(57)【要約】【課題】製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供すること、およびその半導体装置を製造するための製造方法を提供する。【解決手段】半導体装置としてのＳＢＤ１０は、半導体からなる基板１１と、基板１１上に形成されたｎ型層１２と、ｎ型層１２上に配置されたアノード電極１４と、アノード電極１４に接続され、ｎ型層１２に突出するｐ型領域１３とを備えている。ｐ型領域１３は、ｎ型層１２との境界領域において、境界領域に隣接するｐ型領域１３内の領域である高不純物領域１３Ｂよりも導電型がｐ型であるｐ型不純物の濃度の低い低不純物領域１３Ａを含んでいる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体からなる第１導電型の基板と、
前記基板上に形成された第１導電型の半導体層と、
前記第１導電型の半導体層上に配置された電極と、
前記電極に接続され、前記第１導電型の半導体層に突出する、前記第１導電型とは導電型の異なる第２導電型の半導体領域とを備え、
前記第２導電型の半導体領域は、前記第１導電型の半導体層との境界領域において、前記境界領域に隣接する前記第２導電型の半導体領域内の領域よりも第２導電型の不純物の濃度の低い低不純物領域を含んでいる、半導体装置。
【請求項２】
前記低不純物領域における、前記第２導電型の不純物の濃度は、前記第１導電型の半導体層における、第１導電型の不純物の濃度の２倍以上６倍以下である、請求項１に記載の半導体装置。
【請求項３】
前記低不純物領域の厚さは、０．５μｍ以上２．０μｍ以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記第２導電型の半導体領域は、前記電極に面する表面層において、前記表面層に隣接する前記第２導電型の半導体領域内の領域よりも前記第２導電型の不純物の濃度の低い第２の低不純物領域をさらに含んでいる、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記基板、前記第１導電型の半導体層および前記第２導電型の半導体領域は、ワイドバンドギャップ半導体からなっている、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
半導体からなる第１導電型の基板を準備する基板準備工程と、
前記基板上に第１導電型の半導体層を形成する第１導電型の半導体層形成工程と、
前記第１導電型の半導体層に、前記基板側の表面である第１の面とは反対側の表面である第２の面から前記第１の面に向けて突出する、前記第１導電型とは導電型の異なる第２導電型の半導体領域を形成する第２導電型の半導体領域形成工程と、
前記第２導電型の半導体領域が形成された前記第１導電型の半導体層上に電極を形成する電極形成工程とを備え、
前記第２導電型の半導体領域形成工程においては、前記第２導電型の半導体領域が、前記第１導電型の半導体層との境界領域において、前記境界領域に隣接する前記第２導電型の半導体領域内の領域よりも前記第２導電型の不純物の濃度の低い低不純物領域を含むように形成される、半導体装置の製造方法。
【請求項７】
前記第２導電型の半導体領域形成工程においては、イオン注入により前記第２導電型の半導体領域が形成され、
前記第２導電型の半導体領域形成工程においては、前記イオン注入における加速電圧とドーズ量とを変更することにより、前記境界領域に隣接する領域と、前記低不純物領域とが形成される、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２導電型の半導体領域形成工程においては、前記第１導電型の半導体層における第１導電型の不純物の濃度の２倍以上６倍以下の前記第２導電型の不純物を含有する前記低不純物領域が形成される、請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第２導電型の半導体領域形成工程においては、０．５μｍ以上２．０μｍ以下の厚さを有する前記低不純物領域が形成される、請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第２導電型の半導体領域形成工程においては、前記電極に面する前記第２導電型の半導体領域における表面層に、前記表面層に隣接する前記第２導電型の半導体領域内の領域よりも前記第２導電型の不純物の濃度の低い第２の低不純物領域が形成される、請求項６〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第２導電型の半導体領域形成工程においては、イオン注入により前記第２導電型の半導体領域が形成され、
前記第２導電型の半導体領域形成工程においては、前記イオン注入における加速電圧とドーズ量とを変更することにより、前記表面層に隣接する領域と、前記第２の低不純物領域とが形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記基板準備工程においては、ワイドバンドギャップ半導体からなる第１導電型の基板が準備され、
前記第１導電型の半導体層形成工程においては、ワイドバンドギャップ半導体からなる第１導電型の半導体層が形成され、
前記第２導電型の半導体領域形成工程においては、ワイドバンドギャップ半導体からなる第２導電型の半導体領域が形成される、請求項６〜１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より特定的には、半導体からなる基板を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の自動車、家電製品等の性能向上にともない、これらに用いられるパワーエレクトロニクス分野の半導体装置に対しては、省電力化や、冷却フィンなどの小型化による電源の小型化（動作時の発熱の抑制）などの観点から低損失化が求められている。一方、高電力化、信頼性向上の観点から耐圧の向上も要求されている。
【０００３】
一般に、ダイオード、トランジスタなどの半導体装置において、耐圧を担うドリフト層を構成する材料が同一であれば、所望の耐圧を確保するために必要なドリフト層の厚さおよび不純物濃度が決定される。その結果、ドリフト層の抵抗も決定される。パワーエレクトロニクス分野の半導体装置においては、高い耐圧が要求されるため、半導体装置の損失に占めるドリフト層の抵抗の割合は大きい。したがって、ドリフト層の抵抗を下げることで、半導体装置の低損失化を図ることができる。ここで、ドリフト層の厚みを薄く、不純物濃度を高くすることにより、ドリフト層の抵抗を下げることができるが、それに伴い耐圧は低下する。すなわち、ドリフト層の抵抗の低減と耐圧の向上とは相反する要求である。そのため、従来、高い耐圧を確保しながら低損失化を図ることは困難であった。
【０００４】
これに対し、ドリフト層において薄いｐ型層（導電型がｐ型の材料からなる層）と薄いｎ型層（導電型がｎ型の材料からなる層）とを交互に配置することにより、ｐｎ接合を形成した構造（スーパージャンクション構造；ＳＪ構造）が提案されている。これによれば、上述したｐｎ接合により形成される空乏層のはたらきによってＳＪ構造を有するドリフト層は高い耐圧を有する。一方、ＳＪ構造中のｎ型層あるいはｐ型層のいずれかが電流の流路となって低い抵抗を確保することができる。さらに、ドリフト層の抵抗はｐ型層およびｎ型層の数を増やすことで、一層低減することができる。その結果、高い耐圧を確保しながら低損失化を図ることができる（たとえば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｔａｔｓｕｈｉｋｏ  ＦＵＪＩＨＩＲＡ、“Ｔｈｅｏｒｙ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｕｐｅｒｊｕｎｃｔｉｏｎ  Ｄｅｖｉｃｅｓ”、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、１９９７年、Ｖｏｌ.３６、ｐ６２５４−６２６２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のＳＪ構造を半導体装置、たとえば酸化膜電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）の１つである縦型ＭＯＳＦＥＴのドリフト層に適用する場合、基板を含む平面と交差する方向（縦方向）に伸びる薄いｐ型層およびｎ型層の繰り返し構造を形成する必要がある。一般に、ｐ型層やｎ型層は、イオン注入などの方法により不純物を導入した後、アニール処理により不純物を拡散させることにより形成される。しかし、上述の薄いｐ型層およびｎ型層を形成するためには、不純物の横方向への拡散を抑制しつつ、縦方向に選択的に拡散させる必要があり、実際の製造は非常に困難である。また、複雑な製造工程を採用してＳＪ構造を含む縦型ＭＯＳＦＥＴを製造可能としても、製造コストが上昇するという問題を生じる。さらに、上述のようにドリフト層の抵抗を一層低減するためにはｐ型層およびｎ型層の数を増やす（集積度を上げる）必要がある。しかし、ＳＪ構造形成後の半導体装置の製造工程において行なわれるエピタキシャル成長、熱酸化などの工程において、ＳＪ構造内の不純物が拡散するため、集積度の上昇には限界がある。すなわち、上記ＳＪ構造を有する半導体装置においては、その製造工程に実施が困難な工程を含んでいる点が問題となっている。
【０００７】
そこで、本発明の目的は、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供すること、およびその半導体装置を製造するための製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従った半導体装置は、半導体からなる第１導電型の基板と、基板上に形成された第１導電型の半導体層と、第１導電型の半導体層上に配置された電極と、電極に接続され、第１導電型の半導体層に突出する、第１導電型とは導電型の異なる第２導電型の半導体領域とを備えている。そして、第２導電型の半導体領域は、第１導電型の半導体層との境界領域において、当該境界領域に隣接する第２導電型の半導体領域内の領域よりも第２導電型の不純物の濃度の低い低不純物領域を含んでいる。
【０００９】
上述のように第１導電型の基板、第１導電型の半導体層、電極および第２導電型の半導体領域が配置された半導体装置においては、第２導電型の半導体領域（例えば、ｐ型領域）と第１導電型の半導体層（例えば、ｎ型層）との境界においてｐｎ接合が形成される。上述の半導体装置をダイオード、電界効果型トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）などの半導体装置に適用した場合、当該ｐｎ接合によって耐圧を確保するとともに、第１導電型の半導体層を電流経路であるドリフト層として利用することができる。ここで、第２導電型の半導体領域における第２導電型の不純物濃度が第１導電型の半導体層における第１導電型の不純物濃度よりも高く、その濃度差が大きい場合、耐圧のほとんどを第１導電型の半導体層において担う必要がある。そのため、ドリフト層としての第１導電型の半導体層において、第１導電型の不純物濃度を低減する必要が生じるため、ドリフト層に生じる空乏層の幅が厚くなる。その結果、ドリフト層の抵抗が大きくなり、半導体装置の低損失化が阻害される。
【００１０】
これに対し、本発明の半導体装置においては、上述の第２導電型の半導体領域は、第１導電型の半導体層との境界領域において、当該境界領域に隣接する第２導電型の半導体領域内の領域よりも第２導電型の不純物の濃度の低い低不純物領域を含んでいる。この第２導電型の半導体領域内の低不純物領域とドリフト層としての第１導電型の半導体層との間でｐｎ接合が形成されることにより、当該ｐｎ接合の近傍における、第２導電型の半導体領域内の第２導電型の不純物と第１導電型の半導体層内の第１導電型の不純物との濃度差が小さくなる。その結果、第２導電型の半導体領域においてある程度耐圧を担うことが可能となる。そうすると、第１導電型の半導体層において担うべき耐圧が小さくなり、第１導電型の半導体層における第１導電型の不純物の濃度を上昇させ、しかも厚みを薄くすることが可能となるため、ドリフト層としての第１導電型の半導体層の抵抗を抑制して半導体装置を低損失化することができる。さらに、後述するように、上述の半導体装置の構成は、実施することが困難な製造工程を経ることなく、実現することができる。以上のように、本発明の半導体装置によれば、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供することができる。
【００１１】
上記半導体装置において好ましくは、低不純物領域における、第２導電型の不純物の濃度は、第１導電型の半導体層における、第１導電型の不純物の濃度の２倍以上６倍以下である。
【００１２】
低不純物領域における第２導電型の不純物の濃度が第１導電型の半導体層における第１導電型の不純物の濃度の６倍を超えている場合、第２導電型の半導体領域において担うことが可能な耐圧が必ずしも大きいとはいえず、第１導電型の半導体層の抵抗の抑制効果が小さい。一方、低不純物領域における第２導電型の不純物の濃度が第１導電型の半導体層における第１導電型の不純物の濃度の２倍未満である場合、この低不純物領域の濃度による絶縁破壊電界によって、所望の耐圧を得られないおそれがある。したがって、上述のように、低不純物領域における第２導電型の不純物の濃度が第１導電型の半導体層における第１導電型の不純物の濃度の２倍以上６倍以下であることが好ましい。
【００１３】
また、第２導電型の半導体領域と第１導電型の半導体層との界面から第２導電型の半導体領域に向けて広がる空乏層が大きくなり過ぎて電極まで到達し、半導体装置の特性に悪影響を与えるおそれがある。この悪影響を回避するためには、上述の第２導電型の半導体領域と第１導電型の半導体層との境界領域に隣接する第２導電型の半導体領域内に高不純物領域を設け、当該高不純物領域における、第２導電型の不純物の濃度が、第１導電型の半導体層における、第１導電型の不純物の濃度の１０倍以上であることが好ましい。これにより、空乏層の広がりにくい高不純物領域によって上述の空乏層の広がりを抑制することができる。また、高不純物領域における、第２導電型の不純物の濃度は、第１導電型の半導体層における、第１導電型の不純物の濃度の２５倍以上であることがより好ましい。これにより、低不純物領域における第２導電型の不純物の濃度が第１導電型の半導体層における第１導電型の不純物の濃度の２倍程度である場合においても、上述の空乏層の広がりを十分に抑制することができる。
【００１４】
上記半導体装置において好ましくは、低不純物領域の厚さは、０．５μｍ以上２．０μｍ以下である。低不純物領域の厚さが大きいほど第２導電型の半導体領域において担うことが可能な耐圧が大きくなるため、第１導電型の半導体層の低抵抗化には有利である。低不純物領域の厚さが０．５μｍ未満では、第２導電型の半導体領域において担うことが可能な耐圧が必ずしも大きいとはいえず、第１導電型の半導体層の低抵抗化の効果が小さい。一方、低不純物領域の厚さが２．０μｍを超えると、本発明の半導体装置の製造方法において、第２導電型の半導体領域を形成するための工程を実施することが必ずしも容易ではなくなり、製造工程が複雑になりコストの上昇の原因となり得る。そのため、低不純物領域の厚さは、０．５μｍ以上２．０μｍ以下であることが好ましい。
【００１５】
上記半導体装置において好ましくは、第２導電型の半導体領域は、電極に面する表面層において、表面層に隣接する第２導電型の半導体領域内の領域よりも第２導電型の不純物の濃度の低い第２の低不純物領域をさらに含んでいる。
【００１６】
本発明の半導体装置は、第２導電型の半導体領域の電極に面する表面層に電圧を負荷することによって当該表面層に反転層を形成し、オン状態とオフ状態とを切り替える構成を有する場合がある。この場合、当該表面層における第２導電型の不純物の濃度は、オン状態とオフ状態とを切り替え可能な電圧である閾値電圧の大きさに影響する。第２の低不純物領域が形成されていることによって、本発明の半導体装置における閾値電圧を抑制することができる。
【００１７】
なお、上記第２の低不純物領域における第２導電型の不純物の濃度は、第１導電型の半導体層における、第１導電型の不純物の濃度とは関係なく、半導体装置に求められる特性に合わせて決定することができる。したがって、上述の第２導電型の半導体領域内において、第２の低不純物領域に隣接する領域に高濃度の第２導電型の不純物を含む高不純物領域を設け、第１導電型の半導体層との境界領域における第１の低不純物領域より広がる空乏層を当該高不純物領域で止めることにより、所望の半導体の特性を得ることができる。また、上記第２の低不純物領域の厚さは、少なくとも０．４μｍ以上あることが好ましい。これにより、所望の半導体装置の特性を得ることができる。
【００１８】
上記半導体装置において好ましくは、第１導電型の基板、第１導電型の半導体層および第２導電型の半導体領域は、ワイドバンドギャップ半導体からなっている。ワイドバンドギャップ半導体は半導体装置に一般的に用いられている珪素（Ｓｉ）などの半導体に比べて破壊電界強度が高いため、ドリフト層である第１導電型の半導体層を薄くしても耐圧を確保しやすくなる。そして、ドリフト層を薄くすることでドリフト層の抵抗を低減し、低損失な半導体装置を提供することができる。
【００１９】
ここで、ワイドバンドギャップ半導体とは、従来から半導体として使用されてきたＳｉよりもバンドギャップが大きい半導体材料をいい、たとえば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどが挙げられる。
【００２０】
本発明に従った半導体装置の製造方法は、半導体からなる第１導電型の基板を準備する基板準備工程と、基板上に第１導電型の半導体層を形成する第１導電型の半導体層形成工程と、第１導電型の半導体層に、基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて突出する、第１導電型とは導電型の異なる第２導電型の半導体領域を形成する第２導電型の半導体領域形成工程と、第２導電型の半導体領域が形成された第１導電型の半導体層上に電極を形成する電極形成工程とを備えている。そして、第２導電型の半導体領域形成工程においては、第２導電型の半導体領域が、第１導電型の半導体層との境界領域において、境界領域に隣接する第２導電型の半導体領域内の領域よりも第２導電型の不純物の濃度の低い低不純物領域を含むように形成される。
【００２１】
本発明の半導体装置の製造方法によれば、上述の優れた特性を有する本発明の半導体装置を、実施することが困難な工程を経ることなく、容易に製造することができる。その結果、上述の優れた特性を有する本発明の半導体装置を低コストで製造することができる。
【００２２】
本発明の半導体装置の製造方法において好ましくは、第２導電型の半導体領域形成工程においては、イオン注入により第２導電型の半導体領域が形成される。そして、当該第２導電型の半導体領域形成工程においては、イオン注入における加速電圧とドーズ量とを変更することにより、上述の境界領域に隣接する領域と、低不純物領域とが形成される。また、第２導電型の半導体領域内には、上述の境界領域に隣接する領域に高濃度の第２導電型の不純物を含む高不純物領域が形成されてもよい。
【００２３】
イオン注入により第１導電型の半導体層に対して第２導電型の不純物を導入することにより、第１導電型の半導体層に第２導電型の半導体領域を形成することができる。そして、イオン注入における加速電圧とドーズ量とを変更することにより、当該第２導電型の不純物の深さ方向における濃度分布を比較的容易に制御することができる。これにより、低コストで本発明の半導体装置を製造することができる。
【００２４】
本発明の半導体装置の製造方法において好ましくは、第２導電型の半導体領域形成工程においては、第１導電型の半導体層における第１導電型の不純物の濃度の２倍以上６倍以下の第２導電型の不純物を含有する低不純物領域が形成される。これにより、十分な第１導電型の半導体層の抵抗の抑制効果を確保しつつ、第２導電型の半導体領域と第１導電型の半導体層との界面から第２導電型の半導体領域に向かう空乏層が広がり過ぎて、半導体装置の特性に悪影響を与えることを回避することが可能な本発明の半導体装置を製造することができる。
【００２５】
さらに、第１導電型の半導体層における第１導電型の不純物の濃度の１０倍以上の第２導電型の不純物を含有する高不純物領域が、第２導電型の半導体領域における低不純物領域から見て第１導電型の半導体層とは反対側の領域に形成されてもよい。これにより、第２導電型の半導体領域と第１導電型の半導体層との界面から第２導電型の半導体領域に向かう空乏層の広がりを抑制して、当該空乏層による半導体装置の特性への悪影響を一層抑制することができる。
【００２６】
本発明の半導体装置の製造方法において好ましくは、第２導電型の半導体領域形成工程においては、０．５μｍ以上２．０μｍ以下の厚さを有する低不純物領域が形成される。これにより、第２導電型の半導体領域において十分な耐圧を担いつつ、製造コストの大幅な上昇を回避することが可能な本発明の半導体装置を製造することができる。
【００２７】
本発明の半導体装置の製造方法において好ましくは、第２導電型の半導体領域形成工程においては、電極に面する第２導電型の半導体領域における表面層に、当該表面層に隣接する第２導電型の半導体領域内の領域よりも第２導電型の不純物の濃度の低い第２の低不純物領域が形成される。これにより、本発明の半導体装置が第２導電型の半導体領域の電極に面する表面層に電圧を印加することによって当該表面層に反転層を形成し、オン状態とオフ状態とを切り替える構成を有する場合においても、閾値電圧が抑制された本発明の半導体装置を製造することができる。
【００２８】
本発明の半導体装置の製造方法において好ましくは、第２導電型の半導体領域形成工程においては、イオン注入により第２導電型の半導体領域が形成される。そして、第２導電型の半導体領域形成工程においては、イオン注入における加速電圧とドーズ量とを変更することにより、表面層に隣接する領域と、第２の低不純物領域とが形成される。これにより、第２の低不純物領域を有する本発明の半導体装置を低コストで製造することができる。
【００２９】
本発明の半導体装置の製造方法において好ましくは、基板準備工程においては、ワイドバンドギャップ半導体からなる基板が準備され、第１導電型の半導体層形成工程においては、ワイドバンドギャップ半導体からなる第１導電型の半導体層が形成され、第２導電型の半導体領域形成工程においては、ワイドバンドギャップ半導体からなる第２導電型の半導体領域が形成される。これにより、ドリフト層である第１導電型の半導体層を薄くしても耐圧を確保しやすくなり、低損失な半導体装置を製造することができる。
【００３０】
ここで、上述の半導体装置および半導体装置の製造方法において、第２導電型の半導体領域内における第２導電型の不純物の深さ方向（基板に垂直な方向）の濃度分布は、直線的に変化（一定の変化率をもって濃度が変化）していてもよいし、曲線的に変化（濃度の変化率が変化しつつ濃度が変化）していてもよいし、階段状に変化（濃度の異なる層が積み重なるように変化）していてもよいし、これらが組み合わされて変化していてもよい。
【発明の効果】
【００３１】
以上の説明から明らかなように、本発明の半導体装置およびその製造方法によれば、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置およびその半導体装置を容易に製造することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】実施の形態１の半導体装置としてのＳＢＤの構成を示す概略断面図である。
【図２】順方向に電圧が印加された場合における実施の形態１のＳＢＤの動作を説明するための図である。
【図３】逆方向に電圧が印加された場合における実施の形態１のＳＢＤの動作を説明するための図である。
【図４】半導体のｐｎ接合の模式図である。
【図５】半導体材料が４Ｈ−ＳｉＣ、耐圧が１４００Ｖである場合のｐｎ接合におけるｐ型層の不純物濃度とｎ型層の抵抗との関係を示す図である。
【図６】実施の形態１におけるＳＢＤの製造工程の概略を示す図である。
【図７】実施の形態１のＳＢＤの製造方法を説明するための概略断面図である。
【図８】実施の形態１のＳＢＤの製造方法を説明するための概略断面図である。
【図９】実施の形態１のＳＢＤの製造方法を説明するための概略断面図である。
【図１０】実施の形態１のＳＢＤの製造方法を説明するための概略断面図である。
【図１１】実施の形態１のＳＢＤの製造方法を説明するための概略断面図である。
【図１２】ｐ型領域形成工程に含まれるイオン注入工程において形成されるｐ型領域の不純物濃度の分布を示す図である。
【図１３】実施の形態２における半導体装置としてのＪＦＥＴの構成を示す概略断面図である。
【図１４】実施の形態２におけるＪＦＥＴの製造工程の概略を示す図である。
【図１５】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１６】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１７】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１８】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図１９】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図２０】実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。
【図２１】実施の形態３の半導体装置であるＭＯＳＦＥＴの構成を示す概略断面図である。
【図２２】実施の形態３におけるＭＯＳＦＥＴの製造工程の概略を示す図である。
【図２３】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２４】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２５】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２６】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２７】実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２８】ｐ型ウェル形成工程に含まれるイオン注入工程において形成されるｐ型ウェルの不純物濃度の分布を示す図である。
【発明を実施するための形態】
【００３３】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００３４】
（実施の形態１）
図１は本発明の一実施の形態である実施の形態１の半導体装置としてのショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ；ＳＢＤ）の構成を示す概略断面図である。図１を参照して、実施の形態１の半導体装置であるＳＢＤの構成を説明する。なお、図１は実施の形態１におけるＳＢＤの一部を示しており、図１に示す構造が複数回繰り返されることにより、実施の形態１のＳＢＤは構成されている。
【００３５】
図１を参照して、実施の形態１の半導体装置であるＳＢＤ１０は、ワイドバンドギャップ半導体からなる基板１１と、基板１１上に形成されたワイドバンドギャップ半導体からなるｎ型層１２と、ｎ型層１２上に配置された電極としてのアノード電極１４と、アノード電極１４に接続され、基板１１に向けてｎ型層１２に突出するワイドバンドギャップ半導体からなるｐ型領域１３とを備えている。そして、ｐ型領域１３は、基板１１に面する側のｎ型層１２との境界領域において、ｎ型層１２の厚み方向（基板１１の主面に垂直な方向）に隣接するｐ型領域１３内の領域である高不純物領域１３Ｂよりも導電型がｐ型であるｐ型不純物の濃度の低い低不純物領域１３Ａを含んでいる。すなわち、ｐ型領域１３は、基板に面する側に低不純物領域１３Ａを有し、アノード電極１４に面する側に高不純物領域１３Ｂを有している。なお、図示しないが、基板１１の裏面側（ｎ型層１２が形成された表面と反対側の面）にカソード電極を形成してもよい。
【００３６】
次に、実施の形態１におけるＳＢＤ１０の動作を説明する。図２は、順方向に電圧が印加された場合における実施の形態１のＳＢＤの動作を説明するための図である。また、図３は、逆方向に電圧が印加された場合における実施の形態１のＳＢＤの動作を説明するための図である。図２および図３を参照して、実施の形態１におけるＳＢＤ１０の動作を説明する。
【００３７】
図２を参照して、アノード電極１４の電位が、ｎ型層１２が形成された側とは反対側の基板１１の主面上に配置されたカソード電極１９の電位より高い場合、すなわち順方向電圧が加えられた場合、隣り合うｐ型領域１３、１３のそれぞれとｎ型層との境界部から広がる空乏層１７、１７は各ｐ型領域１３、１３のそれぞれの周辺にとどまり、アノード電極１４とカソード電極１９との間の電流経路は維持される。そのため、ＳＢＤ１０には矢印１８に沿って電流が流れる。このとき、アノード電極１４とカソード電極１９との間の電流経路にはｐ型領域１３は含まれず、ｎ型層１２の抵抗を抑制することで、ＳＢＤ１０を低損失化することができる。
【００３８】
一方、図３を参照して、アノード電極１４の電位がカソード電極１９の電位より低い場合、すなわち逆方向電圧が加えられた場合、隣り合うｐ型領域１３、１３のそれぞれとｎ型層との境界部から大きく広がる空乏層１７、１７は互いに重なることにより一体化する。この空乏層１７によりアノード電極１４とカソード電極との間の電流経路が遮断されるため、ＳＢＤ１０には電流は流れない。このとき、耐圧はｎ型層１２とｐ型領域１３とによって担われる。
【００３９】
ここで、ＳＢＤ１０において、ｐ型領域１３が低不純物領域１３Ａを有することにより、実施の形態１のＳＢＤ１０は、以下のように高い耐圧を確保しながら低損失化が図られている。
【００４０】
いま、ｘ軸上において不純物濃度ＮＡ、幅ＷＰのｐ型層と不純物濃度ＮＤ、幅Ｗｎのｎ型層とのｘ＝０における半導体のｐｎ接合を考える。図４は、半導体のｐｎ接合の模式図である。図４において横軸ｘはｐｎ接合からの距離、縦軸ρは電荷密度を示している。このとき、ポアソンの方程式から電荷密度ρは以下の式（１）のように表される。
【００４１】
【数１】
2011003919.tif 000003
【００４２】
ここで、φは電位、ｑは電荷、εＳは半導体の比誘電率である。この式（１）を電荷中性から導かれる式（２）の条件の下で積分すると、電界Ｅは以下の式（３）のように表される。
【００４３】
【数２】
2011003919.tif 000004
【００４４】
【数３】
2011003919.tif 000005
【００４５】
ここで、Ｅｍａｘは最大電界強度である。さらに、式（３）を積分すると、電位φは式４のように表すことができる。
【００４６】
【数４】
2011003919.tif 000006
【００４７】
この式（４）から、耐圧に関して式（５）の関係が導かれる。ここで、最大電界強度Ｅｍａｘは、式（６）のように表される。
【００４８】
【数５】
2011003919.tif 000007
【００４９】
【数６】
2011003919.tif 000008
【００５０】
以上より、所望の耐圧が決まれば、以上の式（１）〜式（６）に基づいて、ドリフト層としてのｎ型層の不純物濃度が決まり、その結果ｎ型層の抵抗が決定される。図５は、半導体材料が４Ｈ−ＳｉＣ（炭化珪素）、耐圧が１４００Ｖである場合のｐｎ接合におけるｐ型層の不純物濃度とｎ型層の抵抗との関係を示す図である。図５において横軸はｐ型層の不純物濃度、縦軸はｎ型層の抵抗である。図５を参照して、ｐ型層の不純物濃度とｎ型層の抵抗との関係を説明する。
【００５１】
図５を参照して、ｐ型層の不純物濃度が低減されるにしたがって、ｎ型層の抵抗が抑制されている。これは、所望の耐圧を実現する条件のもと、ｐ型層の不純物濃度を低減することによりｐ型層において担う耐圧を大きくし、ｎ型層において担うべき耐圧を小さくすることで、ｎ型層の抵抗を抑制することができることを示している。そして、ｐ型層の不純物濃度が８×１０１６ｃｍ−１以下では、ｐ型層の不純物濃度を低減することによるｎ型層の抵抗を抑制する効果が一層大きくなっている。なお、ｐ型層の不純物濃度が３×１０１６ｃｍ−１よりも小さくなると、この不純物濃度に応じた絶縁破壊電界によって、所望の耐圧を得られないおそれがある。しかも後述するように、ｎ型層にｐ型不純物のイオン注入を用いてｐ型層を形成するため、ｐ型層の不純物濃度はｎ型層の不純物濃度よりも濃くする必要があり、製造ばらつきを考えると、ｐ型層の不純物濃度は少なくともｎ型層の不純物濃度の２倍以上は必要である。したがって、上記条件の下では、ｐ型層の不純物濃度は３×１０１６ｃｍ−１以上８×１０１６ｃｍ−１以下であることが好ましい。
【００５２】
上記結果を実施の形態１のＳＢＤ１０にあてはめると、ｐ型領域１３が低不純物領域１３Ａを有することにより、所望の耐圧を確保しつつ、ドリフト層であるｎ型層１２の抵抗を抑制できることが分かる。このとき、ｐ型領域１３における不純物濃度が低下することで、ｐ型領域１３におけるキャリア密度が低下する。しかし、前述のように、実施の形態１のＳＢＤ１０においては、ｐ型領域１３は電流経路とならない。そのため、上述のようにｐ型領域１３が低不純物領域１３Ａを有することにより、所望の耐圧を確保しつつ電流経路となるｎ型層１２の抵抗が抑制され、実施の形態１のＳＢＤ１０を低損失化することができる。
【００５３】
より具体的には、たとえばｎ型層１２およびｐ型領域１３が４Ｈ−ＳｉＣから構成され、耐圧が１４００Ｖ必要である場合、厚み１．５μｍのｐ型領域１３が低不純物領域１３Ａを有さず、ｐ型領域１３全体の不純物濃度が１×１０１８ｃｍ−１であれば、厚み１０．９μｍのｎ型層１２の抵抗は０．７１ｍΩｃｍ２である。これに対し、厚み１．５μｍのｐ型領域１３が、厚み１．２μｍの低不純物領域１３Ａ（不純物濃度は６×１０１６ｃｍ−１）を有し、残部の厚み０．３μｍの部分が不純物濃度１×１０１８ｃｍ−１の高不純物領域１３Ｂから構成されている場合、厚み８．６μｍのｎ型層１２の抵抗は０．４４ｍΩｃｍ２である。すなわち、この場合ｎ型層１２の抵抗が約３５％低減されており、上述の場合と同じ１４００Ｖの耐圧が確保されつつＳＢＤ１０の低損失化が実現される。
【００５４】
なお、上述のように、実施の形態１のＳＢＤ１０は、基本的にはショットキー障壁により整流効果が得られるダイオードであるが、ｎ型層１２に形成される空乏層により耐圧の向上が図られている。そのため、一般的なＳＢＤとは構成および動作が異なるが、一般的なＳＢＤと近似した構成を有するため、本願出願書類においては実施の形態１のＳＢＤ１０のようなダイオードをＳＢＤと呼ぶ。
【００５５】
ここで、ＳＢＤ１０において、低不純物領域１３Ａにおける、導電型がｐ型であるｐ型不純物の濃度は、ｎ型層１２における、導電型がｎ型であるｎ型不純物の濃度の２倍以上６倍以下であることが好ましい。
【００５６】
低不純物領域１３Ａにおけるｐ型不純物の濃度がｎ型層１２におけるｎ型不純物の濃度の６倍を超えている場合、ｐ型領域１３において担うことが可能な耐圧が必ずしも大きいとはいえず、ｎ型層１２の抵抗の抑制効果が小さい。一方、低不純物領域１３Ａにおけるｐ型不純物の濃度がｎ型層１２におけるｎ型不純物の濃度の２倍未満である場合、このｐ型不純物濃度に応じた絶縁破壊電界によって、所望のＳＢＤ１０の耐圧を得られないおそれがある。しかも後述するように、ｎ型層１２にｐ型不純物をイオン注入することによりｐ型不純物領域１３Ａを形成するため、ｐ型不純物領域１３Ａの不純物濃度はｎ型層１２の不純物濃度よりも濃くする必要があり、製造ばらつきを考えると、ｐ型不純物領域１３Ａの不純物濃度は少なくともｎ型層１２の不純物濃度の２倍以上は必要である。したがって、上述のように、低不純物領域におけるｐ型不純物の濃度がｎ型層におけるｎ型不純物の濃度の２倍以上６倍以下であることが好ましい。
【００５７】
また、ｐ型領域１３とｎ型層１２との界面からｐ型領域１３に向けて広がる空乏層が大きくなり過ぎて、アノード電極１４まで到達し、ＳＢＤ１０の特性に悪影響を与えるおそれがある。この悪影響を回避するためには、高不純物領域１３Ｂにおけるｐ型不純物の濃度が、ｎ型層１２におけるｎ型不純物の濃度の１０倍以上であることが好ましい。これにより、空乏層の広がりにくい高不純物領域１３Ｂによって上述の空乏層の広がりを抑制することができる。また、高不純物領域１３Ｂにおけるｐ型不純物の濃度は、ｎ型層１２におけるｎ型不純物の濃度の２５倍以上であることがより好ましい。これにより、低不純物領域１３Ａにおけるｐ型不純物の濃度がｎ型層１２におけるｎ型不純物の濃度の２倍程度である場合においても、上述の空乏層の広がりを十分に抑制することができる。
【００５８】
また、ＳＢＤ１０において、低不純物領域１３Ａの基板１１の主面に対して垂直な方向の厚さは、０．５μｍ以上１．５μｍ以下であることが好ましい。
【００５９】
低不純物領域１３Ａの厚さが０．５μｍ未満では、ｐ型領域１３において担うことが可能な耐圧が必ずしも大きいとはいえず、ｎ型層１２の低抵抗化の効果が小さい。一方、低不純物領域１３Ａの厚さが１．５μｍを超えると、実施の形態１におけるＳＢＤ１０の製造方法において、ｐ型領域１３を形成するための工程（特にイオン注入工程）を実施することが必ずしも容易ではなくなり、製造コストの上昇の原因となり得る。そのため、低不純物領域１３Ａの厚さは、０．５μｍ以上１．５μｍ以下であることが好ましい。
【００６０】
次に、本発明における半導体装置の製造方法の一実施の形態として、実施の形態１におけるＳＢＤの製造方法について図に基づいて説明する。図６は、実施の形態１におけるＳＢＤの製造工程の概略を示す図である。また、図７〜図１１は実施の形態１のＳＢＤの製造方法を説明するための概略断面図である。図６〜図１１を参照して、実施の形態１におけるＳＢＤの製造方法について説明する。
【００６１】
図６に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にワイドバンドギャップ半導体からなるｎ型層を形成するｎ型層形成工程が実施される。具体的には、図７に示すように、基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素（ＳｉＣ）からなる基板１１の上に、たとえば基板１１よりも少ないｎ型不純物を含むＳｉＣからなるｎ型層１２が形成される。このｎ型層形成工程は、たとえばｎ型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。また、ｎ型不純物としては、たとえば窒素（Ｎ）、リン（Ｐ）などを採用することができ、原料ガスとしてはシラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）との混合ガスを採用することができる。さらに、ｎ型層１２の厚みは、たとえば１２μｍ程度とすることができ、Ｎを不純物として採用する場合、たとえば不純物濃度は１．６４×１０１６／ｃｍ３とすることができる。
【００６２】
次に、図６に示すように、ｎ型層に、基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて突出するｐ型領域を形成するｐ型領域形成工程が実施される。ｐ型領域形成工程はマスク層形成工程、マスクパターン形成工程、イオン注入工程の順に実施される。具体的には、図８に示すようにｎ型層１２の基板１１側の面である第１の面１２Ａと反対側の面である第２の面１２Ｂ上にマスク層として、たとえば熱酸化膜１５Ａおよび酸化膜１６Ａが形成される工程がマスク層形成工程として実施される。このマスク層形成工程はたとえば第２の面１２Ｂ側を１２００℃の温度で熱酸化することにより厚み５０ｎｍ程度の熱酸化膜１５Ａを形成し、さらにテトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）により厚み２μｍ程度の酸化膜１６Ａを形成することにより実施することができる。
【００６３】
さらに、図９に示すように、たとえば酸化膜１６Ａの上にフォトリソグラフィーにより所望のｐ型領域１３の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いて、たとえばテトラフルオロメタン（ＣＦ４）系ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜１６Ａおよび熱酸化膜１５Ａの一部を除去するマスクパターン形成工程が実施される。その後、レジスト膜を除去する工程が実施された後、上記工程により開口パターンが形成された熱酸化膜１５Ａおよび酸化膜１６Ａをマスクとして用いて、たとえばイオン注入によりｐ型領域１３をｎ型層１２に形成することにより、イオン注入工程が実施される。イオン注入工程においては、たとえば基板１１の温度を１０００℃程度とし、注入イオンとしてはアルミニウム（Ａｌ）、ホウ素（Ｂ）などを採用することができる。このイオン注入工程の詳細については、後述する。以上の手順により、ｐ型領域形成工程が実施される。
【００６４】
次に、図６に示すようにｐ型領域１３が形成されたｎ型層１２上にアノード電極を形成するアノード電極形成工程が実施される。アノード電極形成工程はショットキー電極形成工程、ボンディング電極形成工程の順に実施される。具体的には、図１０に示すように、まず開口パターンが形成された熱酸化膜１５Ａおよび酸化膜１６Ａが、たとえばフッ酸（フッ化水素酸；ＨＦ水溶液）系エッチング液を用いたエッチングにより、除去される。そして、１８００℃程度の温度で２０分間程度保持されることにより活性化アニールが実施された後、１２００℃の温度で犠牲酸化としての熱酸化が実施されることにより厚み５０ｎｍ程度の熱酸化膜１５Ｂが形成される。
【００６５】
そして、図１１に示すように、当該熱酸化膜１５Ｂがたとえばフッ酸系エッチング液を用いたエッチングにより除去された後、ｎ型層１２とショットキー接触可能なタングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などの金属膜からなるショットキー電極１４Ａがｎ型層１２の第２の面１２Ｂ上に形成される。これにより、ショットキー電極形成工程が完了する。さらに、ショットキー電極１４Ａ上にボンディングが容易なアルミニウム（Ａｌ）などの金属膜からなるボンディング電極１４Ｂを形成するボンディング電極形成工程が実施される。このショットキー電極１４Ａおよびボンディング電極１４Ｂは、たとえば蒸着により形成することができる。上記ショットキー電極１４Ａおよびボンディング電極１４Ｂはアノード電極１４を構成する。以上により、アノード電極形成工程が完了する。なお、アノード電極１４は、ショットキー電極１４Ａのみにより構成されていてもよいが、上述のようにボンディング電極１４Ｂを含むことにより、ボンディングが容易となる。その後、基板１１の裏面にカソード電極を形成する。
【００６６】
以上の製造方法により、実施の形態１のＳＢＤ１０を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態１のＳＢＤ１０を容易に製造することができる。
【００６７】
なお、実施の形態１はたとえば以下の条件により実施することができる。図７を参照して、基板１１としては４Ｈ−ＳｉＣ（六方晶）を材料とし、（０００１）面が主面となるように使用することができる。このとき、基板１１はｎ型不純物として窒素を１×１０１９／ｃｍ３程度含むことにより、ｎ＋基板として使用することができる。また、基板１１の厚みは０．４ｍｍ程度とすることができる。
【００６８】
また、図１１を参照して、ショットキー電極１４Ａは、Ｗ、Ｔｉなどの金属を０．１μｍ程度の厚さになるように蒸着することにより形成することができる。また、ボンディング電極１４ＢはＡｌなどの金属を３μｍ程度の厚さになるように蒸着することにより形成することができる。
【００６９】
次に、ｐ型領域形成工程に含まれるイオン注入工程の詳細について説明する。図１２は、ｐ型領域形成工程に含まれるイオン注入工程において形成されるｐ型領域の不純物濃度の分布を示す図である。図１２において、横軸はｎ型層１２の第２の面１２Ｂからの距離を示しており、縦軸は不純物濃度を示している。また、破線は、複数回行なわれるイオン注入の各注入による不純物分布を示しており、実線は複数回行なわれるイオン注入の各注入による不純物分布の総和を示している。
【００７０】
図１２を参照して、イオン注入が複数回実施されることにより、イオン注入工程が実施される。表１は、イオン注入の条件を示す表である。
【００７１】
【表１】
2011003919.tif 000009
【００７２】
図１２および表１を参照して、ｐ型領域形成工程に含まれるイオン注入工程においては、イオン注入における加速電圧とドーズ量とを変更することにより、高不純物領域１３Ｂと低不純物領域１３Ａとが形成される。すなわち、表１に示すように、Ａｌのイオン注入を加速電圧とドーズ量とを変更して３回、Ｂのイオン注入を加速電圧とドーズ量とを変更して４回実施することにより、図１２に示すようなｐ型領域における不純物濃度の分布が得られる。図１２において実線で示された不純物濃度の高い表面に近い領域が高不純物領域１３Ｂであり、不純物濃度の低い表面から遠い領域が低不純物領域１３Ａである。以上のようにして、低不純物領域１３Ａを含むｐ型領域を形成するｐ型領域形成工程を実施することができる。
【００７３】
ここで、イオン注入により注入されるイオン種は１種類でもよいが、本実施の形態１のように２種類のイオン種を用いてもよいし、３種類以上のイオン種を用いてもよい。これにより、各イオン種の特性を活用したイオン注入を実施することができる。たとえば、表１に示すように、表面に近い領域へのイオン注入には、電極とのオーミックコンタクトを得やすいイオン種であるＡｌを採用しつつ、表面から遠い領域へのイオン注入には上記オーミックコンタクトを得やすいイオン種より小さい加速電圧で、より深い領域へのイオン注入が可能なイオン種であるＢを採用することができる。これにより、電極とのオーミックコンタクトを容易にしつつ、低不純物領域１３Ａを含むｐ型領域を形成するｐ型領域形成工程を効率よく実施することができる。なお、オーミックコンタクトを得やすいイオン種や、より深い領域へのイオン注入が可能なイオン種として、ＡｌやＢ以外のイオン種を用いてもよい。たとえば、オーミックコンタクトを得やすいイオン種としては、Ａｌ、Ｉｎ（インジウム）などが挙げられ、より深い領域へのイオン注入が可能なイオン種としてはＢ、ＢＦ＋（フッ化ホウ素）、Ｇａ（ガリウム）などが挙げられる。また、上述のワイドバンドギャップ半導体としてＳｉＣを採用した場合、イオン注入工程の後に実施される活性化アニール等の熱処理によっては、イオン注入工程において導入された不純物の拡散はほとんど生じないため、完成したＳＢＤ１０におけるｐ型領域の不純物分布は図１２の状態が維持される。そのため、上述のイオン注入工程を含むｐ型領域形成工程を実施することにより、低不純物領域１３Ａを含むｐ型領域を備えた実施の形態１のＳＢＤ１０を比較的容易に製造することができる。
【００７４】
以上の工程により、実施の形態１のＳＢＤ１０を製造することができる。上記説明から明らかなように、本実施の形態１におけるＳＢＤ１０の製造工程においては、実施が困難な工程は含まれておらず、比較的容易にＳＢＤ１０を製造することができる。その結果、実施の形態１におけるＳＢＤ１０の製造方法によれば、高い耐圧を確保しながら低損失化を図ることができるＳＢＤ１０を容易に製造することができる。
【００７５】
（実施の形態２）
図１３は本発明の実施の形態２における半導体装置としての接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＪＦＥＴ）の構成を示す概略断面図である。図１３を参照して、本発明の実施の形態２における半導体装置としてのＪＦＥＴの構成を説明する。なお、図１３は実施の形態２におけるＪＦＥＴの一部を示しており、図１３に示す構造が複数回繰り返されることにより、実施の形態２のＪＦＥＴは構成されている。
【００７６】
図１３を参照して、実施の形態２におけるＪＦＥＴ３０は、上述した実施の形態１における図１のＳＢＤ１０と比較して、ワイドバンドギャップ半導体からなる基板３１と、基板３１上に形成されたｎ型層３２と、ｎ型層３２上に配置された電極としてのソース電極３４と、ソース電極３４に接続され、ｎ型層３２に突出するｐ型領域３３とを備えている点で基本的には同様の構成を有している。さらに、ｐ型領域３３は、基板３１に面する側の、ｎ型層３２との境界領域において、境界領域のｎ型層３２の厚み方向に隣接するｐ型領域３３内の領域よりも導電型がｐ型であるｐ型不純物の濃度の低い低不純物領域３３Ａを含んでいる点でも、上述した実施の形態１における図１のＳＢＤ１０と同様の構成を有している。したがって、実施の形態２のＪＦＥＴ３０と実施の形態１のＳＢＤ１０とは、本発明の半導体装置の構成を含んでいる点で同様の構成を有しており、低コストで、高い耐圧を確保しつつ低損失化が実現可能である点において基本的には同様の効果を有している。しかし、実施の形態２のＪＦＥＴは以下の点において実施の形態１のＳＢＤ１０とは異なった構成を有し、異なった態様で動作する。
【００７７】
すなわち、基板３１上に形成されたｎ型層３２において、ｐ型領域３３は、ソース電極３４に接続され、基板３１に向けて延びる高濃度のｐ型不純物を含む接続領域３３Ｃと、接続領域３３Ｃに接続され、接続領域３３Ｃが延びる方向と交差する方向に延びる接続領域３３Ｃよりもｐ型不純物濃度の低い埋め込みｐ型領域３３Ｄとを含んでいる。つまり、ｐ型領域３３は、基板３１の主面と交差する方向に延びる接続領域３３Ｃと、接続領域３３Ｃに接続され、基板３１の主面に沿った方向に延びる埋め込みｐ型領域３３Ｄとを含んでいる。そして、埋め込みｐ型領域３３Ｄは、基板３１に面する側のｎ型層３２との境界領域において、当該境界領域のｎ型層３２の厚み方向（基板３１の主面に垂直な方向）に隣接する埋め込みｐ型領域３３Ｄ内の領域である高不純物領域３３Ｂよりもｐ型不純物の濃度の低い低不純物領域３３Ａを含んでいる。
【００７８】
さらに、ｎ型層３２には、埋め込みｐ型領域３３Ｄの基板３１と対向する面とは反対側の面の一部と、その一部が対向するように高濃度のｐ型不純物を含むゲートｐ型領域３９が形成されている。すなわち、ゲートｐ型領域３９はｎ型層３２の一部の領域（チャネル領域）を挟んで、埋め込みｐ型領域３３Ｄに対向し、基板３１に垂直な方向に交差する方向に延在するように形成されている。そして、ゲートｐ型領域３９は、その基板３１側の面の一部が基板３１の主面に対向するように配置されている。
【００７９】
さらに、ゲートｐ型領域３９上には、ゲートｐ型領域３９に接触して延在するように、ゲート電極４１が形成されている。つまり、ゲート電極４１と埋め込みｐ型領域３３Ｄとは、ゲートｐ型領域３９およびｎ型層３２の一部の領域（チャネル領域）を挟んで配置されている。
【００８０】
さらに、ゲート電極４１上には、ゲート電極４１のゲートｐ型領域３９に接触する面とは反対側の面と、ｎ型層３２に面する面とを取り囲むように電極間絶縁膜４２が形成されている。電極間絶縁膜４２は絶縁体からなっており、たとえば酸化物（酸化珪素など）からなっている。そして、電極間絶縁膜４２と接続領域３３Ｃとの間であって、ｎ型層３２の基板３１とは反対側の表面に沿った領域には、高濃度のｎ型不純物を含むｎ型領域３８が形成されている。さらに、ｎ型領域３８上には、接続領域３３Ｃ、ｎ型領域３８および電極間絶縁膜４２を覆うようにソース電極３４が形成されている。つまり、ソース電極３４は接続領域３３Ｃおよびｎ型領域３８に接続され、かつゲート電極４１とは電極間絶縁膜４２を隔てて接触しないように配置されている。
【００８１】
次に、実施の形態２におけるＪＦＥＴ３０の動作について説明する。ＪＦＥＴの動作の型にはノーマリーオフ型とノーマリーオン型があり、ゲート電極４１と埋め込みｐ型領域３３Ｄとに挟まれたｎ型層３２の領域（チャネル領域）の不純物濃度と厚みによってノーマリーオフ型とノーマリーオン型とを選択することができる。ここでは、ＪＦＥＴとして一般的であるノーマリーオン型について動作の説明を行なう。図１３を参照して、ゲート電極４１の電圧が０Ｖ（ソース電極３４と同電位）の状態では、ｎ型層３２において、ゲート電極４１と埋め込みｐ型領域３３Ｄとで挟まれた領域（チャネル領域）は完全には空乏化されていない。そのため、ソース電極３４は、ｎ型領域３８、ｎ型層３２および基板３１を介して基板３１のｎ型層３２が形成された面とは反対側の面に形成された図示しないドレイン電極と電気的に接続された状態となっている。そのため、電子の流れ４３に沿って電子が移動することにより電流が流れる。
【００８２】
一方、ソース電極３４に対してゲート電極４１を負の電圧に印加していくと、上述のチャネル領域の空乏化が進行し、ソース電極３４と前述のドレイン電極とは電気的に遮断された状態となる。そのため、電子の流れ４３に沿って電子が移動することができず、電流は流れない。
【００８３】
ここで、実施の形態２のＪＦＥＴ３０においては、ｐ型領域３３が低不純物領域３３Ａを有することにより、実施の形態１と同様に所望の耐圧を確保しつつ、ドリフト層であるｎ型層３２の抵抗を抑制することができる。このとき、ｐ型領域３３における不純物濃度が低下することで、ｐ型領域３３におけるキャリア密度が低下する。しかし、前述のように、実施の形態２のＪＦＥＴ３０においては、実施の形態１のＳＢＤ１０と同様に、ｐ型領域３３は電流経路とならない。そのため、上述のようにｐ型領域３３が低不純物領域３３Ａを有することにより、所望の耐圧を確保しつつ電流経路となるｎ型層３２の抵抗が抑制され、実施の形態２のＪＦＥＴ３０を低損失化することができる。
【００８４】
ここで、ＪＦＥＴ３０において、低不純物領域３３Ａにおける、導電型がｐ型であるｐ型不純物の濃度は、ｎ型層３２、特にｎ型層３２のうち低不純物領域３３Ａに面する領域における、導電型がｎ型であるｎ型不純物の濃度の２倍以上６倍以下であることが好ましい。
【００８５】
低不純物領域３３Ａにおけるｐ型不純物の濃度がｎ型層３２、特にｎ型層３２のうち低不純物領域３３Ａに面する領域におけるｎ型不純物の濃度の６倍を超えている場合、ｐ型領域３３において担うことが可能な耐圧が必ずしも大きいとはいえず、ｎ型層３２の抵抗の抑制効果が小さい。一方、低不純物領域３３Ａにおけるｐ型不純物の濃度がｎ型層３２、特にｎ型層３２のうち低不純物領域３３Ａに面する領域におけるｎ型不純物の濃度の２倍未満である場合、ｐ型領域３３とｎ型層３２との界面からｐ型領域３３に向けて広がる空乏層が大きくなり過ぎて、埋め込みｐ型領域３３Ｄとゲートｐ型領域３９に挟まれたｎ型層３２の一部（チャネル領域）に到達し、ＪＦＥＴ３０がオンできないなどの特性に悪影響を与えるおそれがある。したがって、上述のように、低不純物領域におけるｐ型不純物の濃度がｎ型層におけるｎ型不純物の濃度の２倍以上６倍以下であることが好ましい。
【００８６】
なお、ｐ型領域３３とｎ型層３２との界面からｐ型領域３３に向けて広がる空乏層が大きくなり過ぎて、ＪＦＥＴ３０の特性に悪影響を与えることを回避するためには、高不純物領域３３Ｂにおけるｐ型不純物の濃度が、ｎ型層３２、特にｎ型層３２のうち低不純物領域３３Ａに面する領域におけるｎ型不純物の濃度の１０倍以上であることが好ましい。これにより、空乏層の広がりにくい高不純物領域３３Ｂによって上述の空乏層の広がりを抑制することができる。また、高不純物領域３３Ｂにおけるｐ型不純物の濃度は、ｎ型層３２、特にｎ型層３２のうち低不純物領域３３Ａに面する領域におけるｎ型不純物の濃度の２５倍以上であることがより好ましい。これにより、低不純物領域３３Ａにおけるｐ型不純物の濃度がｎ型層３２におけるｎ型不純物の濃度の２倍程度である場合においても、上述の空乏層の広がりを十分に抑制することができる。
【００８７】
また、ＪＦＥＴ３０において、低不純物領域３３Ａの基板３１表面に対して垂直な方向の厚さは、０．５μｍ以上１．５μｍ以下であることが好ましい。
【００８８】
低不純物領域３３Ａの厚さが０．５μｍ未満では、ｐ型領域３３において担うことが可能な耐圧が必ずしも大きいとはいえず、ｎ型層３２の低抵抗化の効果が小さい。一方、低不純物領域３３Ａの厚さが１．５μｍを超えると、実施の形態２におけるＪＦＥＴ３０の製造方法において、ｐ型領域３３を形成するための工程（特にイオン注入工程）を実施することが必ずしも容易ではなくなり、製造コストの上昇の原因となり得る。そのため、低不純物領域３３Ａの厚さは、０．５μｍ以上１．５μｍ以下であることが好ましい。
【００８９】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態２におけるＪＦＥＴの製造方法について図に基づいて説明する。図１４は、実施の形態２におけるＪＦＥＴの製造工程の概略を示す図である。また、図１５〜図２０は実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。図１４〜図２０を参照して、実施の形態２におけるＪＦＥＴの製造方法について説明する。
【００９０】
図１４に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上に下部ｎ型層を形成する下部ｎ型層形成工程が実施される。具体的には、実施の形態１の基板準備工程およびｎ型層形成工程と同様に、図１５に示すように、基板準備工程において準備されたワイドバンドギャップ半導体からなる基板３１の上に下部ｎ型層３２Ａが形成される。
【００９１】
次に、図１４に示すように、下部ｎ型層に、基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて突出するｐ型領域の一部である埋め込みｐ型領域を形成する埋め込みｐ型領域形成工程が実施される。埋め込みｐ型領域形成工程はマスク層形成工程、マスクパターン形成工程、イオン注入工程の順に実施される。具体的には、実施の形態１のｐ型領域形成工程と同様に、図１５に示すように、下部ｎ型層３２Ａの基板３１側の面とは反対側の面上にマスク層として、たとえば熱酸化膜３５Ａおよび酸化膜３６Ａが形成される工程がマスク層形成工程として実施される。さらに、たとえば酸化膜３６Ａの上にフォトリソグラフィーにより所望の埋め込みｐ型領域３３Ｄの形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いて、たとえばＲＩＥにより酸化膜３６Ａおよび熱酸化膜３５Ａの一部を除去するマスクパターン形成工程が実施される。その後、レジスト膜を除去する工程が実施された後、上記工程により開口パターンが形成された熱酸化膜３５Ａおよび酸化膜３６Ａをマスクとして用いて、たとえばイオン注入により埋め込みｐ型領域３３Ｄをｎ型層３２に形成することにより、イオン注入工程が実施される。このイオン注入工程は、実施の形態１と同様に、加速電圧とドーズ量とを変更することにより、高不純物領域３３Ｂと低不純物領域３３Ａとが形成されるように実施することができる。
【００９２】
次に、図１４に示すように、上部ｎ型層形成工程とｎ型領域形成工程とが実施される。具体的には、図１６に示すように、まず開口パターンが形成された熱酸化膜３５Ａおよび酸化膜３６Ａが、たとえばフッ酸系エッチング液を用いたエッチングにより、除去される。そして、埋め込みｐ型領域形成工程において埋め込みｐ型領域３３Ｄが形成された下部ｎ型層３２Ａ上に、たとえば基板１１よりも少なく、かつ下部ｎ型層３２Ａよりも多いｎ型不純物を含むＳｉＣからなる上部ｎ型層３２Ｂが形成される。この上部ｎ型層３２Ｂと下部ｎ型層３２Ａとは、上述のｎ型層３２を構成する。これにより、上部ｎ型層形成工程が完了する。この上部ｎ型層形成工程は、たとえばｎ型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。また、ｎ型不純物としては、たとえば窒素（Ｎ）を採用することができ、原料ガスとしてはシランとプロパンとの混合ガスを採用することができる。さらに、上部ｎ型層３２Ｂの厚みは、たとえば１μｍ程度とすることができ、Ｎを不純物として採用する場合、たとえば不純物濃度は５×１０１６／ｃｍ３とすることができる。
【００９３】
さらに、図１６を参照して、上部ｎ型層形成工程において形成された上部ｎ型層３２Ｂ上に、たとえば上部ｎ型層３２Ｂよりも多いｎ型不純物を含むＳｉＣからなるｎ型領域となるべき層３８が形成される。そして、ｎ型領域となるべき層３８上にマスク層として、埋め込みｐ型領域形成工程と同様に、たとえば熱酸化膜３５Ｂおよび酸化膜３６Ｂが形成される。
【００９４】
さらに、埋め込みｐ型領域形成工程と同様に、図１６に示すように、たとえば酸化膜３６Ｂの上にフォトリソグラフィーにより所望のｎ型領域３８の形状に応じた領域以外の領域に開口を有するレジスト膜３７を形成し、これをマスクとして用いて、たとえばＲＩＥにより酸化膜３６Ｂおよび熱酸化膜３５Ｂの一部を除去する工程が実施される。その後、上記レジスト膜３７をマスクとして用いて、たとえば６フッ化硫黄（ＳＦ６）および酸素（Ｏ２）系のガスを使用したＲＩＥにより、図１７に示すように、ｎ型領域となるべき層３８および上部ｎ型層３２Ｂの一部を除去する工程が実施されてｎ型領域３８が形成される。これにより、ｎ型領域形成工程が完了する。
【００９５】
次に、図１４に示すように、接続領域形成工程が実施される。具体的には、図１７に示すように、まず、レジスト膜３７が除去される工程が実施された上で、上部ｎ型層３２Ｂの基板３１とは反対側の表面全体を覆うように、たとえばＣＶＤにより厚み１．５μｍ程度の酸化膜３６Ｃが形成される。そして、埋め込みｐ型領域形成工程と同様に、図１７に示すように、たとえば酸化膜３６Ｃ上にフォトリソグラフィーにより所望の接続領域３３Ｃの形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いて、たとえばＲＩＥにより酸化膜３６Ｃの一部を除去する工程が実施される。さらに、レジスト膜を除去する工程が実施された後、上記工程により開口パターンが形成された酸化膜３６Ｃをマスクとして用いて、たとえばイオン注入により接続領域３３Ｃを上部ｎ型層３２Ｂに形成することにより、高濃度のｐ型不純物を含む接続領域３３Ｃが形成される。このイオン注入においては、接続領域３３Ｃが埋め込みｐ型領域３３Ｄと接続されるように、加速電圧およびドーズ量が調整されつつ実施される。これにより、接続領域形成工程は完了する。ここで、接続領域形成工程におけるイオン注入は、たとえば注入イオン（不純物）としてＡｌを採用し、不純物濃度１×１０１９／ｃｍ３、注入深さ１μｍとすることにより実施することができる。
【００９６】
次に、図１４に示すように、ゲートｐ型領域形成工程が実施される。具体的には、埋め込みｐ型領域形成工程と同様に、図１８に示すように、たとえば接続領域３３Ｃおよび酸化膜３６Ｃ上にフォトリソグラフィーにより所望のゲートｐ型領域３９の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いて、たとえばＲＩＥにより酸化膜３６Ｃの一部を除去する工程が実施される。さらに、上記工程により開口パターンが形成された酸化膜３６Ｃおよびレジストをマスクとして用いて、たとえばイオン注入によりゲートｐ型領域３９を上部ｎ型層３２Ｂに形成することにより、高濃度のｐ型不純物を含むゲートｐ型領域３９が形成される。ここで、ゲートｐ型領域形成工程におけるイオン注入は、たとえば注入イオン（不純物）としてＡｌを採用し、不純物濃度１×１０１８／ｃｍ３、注入深さ０．４μｍとすることにより実施することができる。
【００９７】
次に、図１４に示すように、活性化アニール工程およびゲート電極形成工程が実施される。具体的には、図１９に示すように、レジストが除去された上で、
開口パターンが形成された酸化膜３６Ｃが、たとえばフッ酸系エッチング液を用いたエッチングにより、除去される。そして、たとえば１８００℃の温度で２０分間保持されることにより活性化アニールが実施されることにより活性化アニール工程が実施された後、熱酸化により上部ｎ型層３２Ｂおよびｎ型領域３８を覆うように熱酸化膜３５Ｃが形成される。さらに、たとえばｎ型層３２およびｎ型領域３８上にフォトリソグラフィーにより所望のゲート電極４１の形状に応じた開口を有するレジスト膜が形成され、これをマスクとして用いて、ＲＩＥにより熱酸化膜３５Ｃの一部を除去する工程が実施される。そして、ゲート電極４１を構成するＮｉなどの金属を上部ｎ型層３２Ｂおよび上記レジスト膜の上部表面を覆い、０．３μｍ程度の厚みを有するように蒸着する。その後、レジスト膜を除去することにより、レジスト膜上に蒸着されていた上記金属をレジスト膜とともに除去する。その結果、上部ｎ型層３２Ｂ上の一部の領域（ゲートｐ型領域３９上の一部または全部の領域）に位置する上記金属膜からなるゲート電極４１が形成されるとともに、上記ゲート電極４１となる部分以外の上述の金属が除去される（リフトオフ）。これにより、ゲート電極形成工程が完了する。
【００９８】
次に、図１４に示すように、電極間絶縁膜形成工程およびソース電極形成工程が実施される。ソース電極形成工程はオーミックコンタクト電極形成工程、ボンディング電極形成工程の順に実施される。具体的には、図２０に示すように、まず、熱酸化膜３５Ｃおよびゲート電極４１の表面全体を覆うように、たとえばＣＶＤにより酸化膜３６Ｃが形成される。そして、たとえば酸化膜３６Ｃ上にフォトリソグラフィーによりソース電極３４と接触させるべき領域の形状に応じた開口を有するレジスト膜が形成され、これをマスクとして用いて、ＲＩＥにより酸化膜３６Ｃおよび熱酸化膜３５Ｃの一部を除去する工程が実施される。このとき残存した酸化膜３６Ｃおよび熱酸化膜３５Ｃが電極間絶縁膜４２を構成する。その後、上記レジスト膜が除去される工程が実施されることにより、電極間絶縁膜形成工程が完了する。
【００９９】
さらに、少なくともｎ型領域３８とオーミックコンタクト可能な金属、たとえば０．１μｍ程度の厚みを有するＴｉなどの金属膜からなるオーミックコンタクト電極３４Ａが、少なくとも接続領域３３Ｃ、ｎ型領域３８および電極間絶縁膜４２を覆うように形成される。好ましくは、オーミックコンタクト電極３４Ａは、接続領域３３Ｃ、上部ｎ型層３２Ｂ、ｎ型領域３８および電極間絶縁膜４２と接触するように、これらの上部全体に延在して形成される。これにより、オーミックコンタクト電極形成工程が完了する。
【０１００】
さらに、オーミックコンタクト電極３４Ａ上にボンディングの容易な金属、たとえば３μｍ程度の厚みを有するＡｌなどの金属膜からなるボンディング電極３４Ｂが、オーミックコンタクト電極３４Ａの上部全体を覆うように形成されることにより、ボンディング電極形成工程が実施される。このオーミックコンタクト電極３４Ａおよびボンディング電極３４Ｂは、たとえば蒸着により形成することができる。上記オーミックコンタクト電極３４Ａおよびボンディング電極３４Ｂは、ソース電極３４を構成する。以上の工程により、ソース電極形成工程が完了する。
【０１０１】
なお、ソース電極３４は、オーミックコンタクト電極３４Ａおよびボンディング電極３４Ｂのうちいずれか一方により構成されてもよいが、上述のようにオーミックコンタクト電極３４Ａおよびボンディング電極３４Ｂを組み合わせることにより、低損失であるとともにボンディングが容易なＪＦＥＴ３０を構成することができる。
【０１０２】
以上の工程により、実施の形態２のＪＦＥＴ３０を製造することができる。上記説明から明らかなように、本実施の形態２におけるＪＦＥＴ３０の製造工程においては、実施が困難な工程は含まれておらず、比較的容易にＪＦＥＴ３０を製造することができる。その結果、実施の形態２におけるＪＦＥＴ３０の製造方法によれば、高い耐圧を確保しながら低損失化を図ることができるＪＦＥＴ３０を容易に製造することができる。
【０１０３】
（実施の形態３）
図２１は本発明の一実施の形態である実施の形態３の半導体装置である酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の構成を示す概略断面図である。図２１を参照して、本発明の実施の形態３における半導体装置であるＭＯＳＦＥＴの構成を説明する。なお、図２１は実施の形態３におけるＭＯＳＦＥＴの一部を示しており、図２１に示す構造が複数回繰り返されることにより、実施の形態３のＭＯＳＦＥＴは構成されている。
【０１０４】
図２１を参照して、実施の形態３におけるＭＯＳＦＥＴ５０は、上述した実施の形態１における図１のＳＢＤ１０と比較して、ワイドバンドギャップ半導体からなる基板５１と、基板５１上に形成されたｎ型層５２と、ｎ型層５２上に配置された電極としてのソース電極５４と、ソース電極５４に接続され、ｎ型層５２に突出するｐ型領域としてのｐ型ウェル５３とを備えている点で基本的には同様の構成を有している。さらに、ｐ型ウェル５３は、基板５１に面する側の、ｎ型層５２との境界領域において、境界領域のｎ型層５２の厚み方向に隣接するｐ型ウェル５３内の領域である高不純物領域５３Ｂよりも導電型がｐ型であるｐ型不純物の濃度の低い低不純物領域５３Ａを含んでいる点でも、上述した実施の形態１における図１のＳＢＤ１０と同様の構成を有している。したがって、実施の形態３のＭＯＳＦＥＴ５０と実施の形態１のＳＢＤ１０とは、本発明の半導体装置の構成を含んでいる点で同様の構成を有しており、低コストで、高い耐圧を確保しつつ低損失化が実現可能である点において基本的には同様の効果を有している。しかし、実施の形態３のＭＯＳＦＥＴは以下の点において実施の形態１のＳＢＤ１０とは異なった構成を有し、異なった態様で動作する。
【０１０５】
すなわち、ｐ型ウェル５３は、ソース電極５４に面する側の表面層において、当該表面層のｎ型層５２の厚み方向（基板５１の主面に垂直な方向）に隣接するｐ型領域内の領域よりも導電型がｐ型であるｐ型不純物の濃度の低い第２の低不純物領域５３Ｃをさらに含んでいる。より具体的には、第２の低不純物領域５３Ｃは高不純物領域５３Ｂに比べてｐ型不純物の濃度が低い。
【０１０６】
さらに、ｐ型ウェル５３のソース電極５４に面する側の表面層には、少なくとも一部がソース電極５４と接触するように、高濃度のｎ型不純物を含むｎ型領域５８が形成されている。ｎ型領域５８は、ｐ型ウェル５３のソース電極５４に面する側の表面と同一面上にその表面を露出しており、ｐ型ウェル５３は図２１に表された断面において、ｎ型領域５８をソース電極５４に面する側の表面以外の面において取り囲むように形成されている。
【０１０７】
さらに、ｎ型層５２上には、その一部がｐ型ウェル５３の一部に対向するようにゲート電極６１が形成されている。より具体的には、隣り合う一方のｐ型ウェル５３の上部表面におけるｎ型領域５８が形成されていない部分に対向する位置から、他方のｐ型ウェル５３の上部表面におけるｎ型領域５８が形成されていない部分に対向する位置にまで延在するように、ゲート電極６１は配置されている。そして、ゲート電極６１を取り囲むように、ゲート酸化膜６２が形成されている。すなわち、ゲート電極６１とｐ型ウェル５３との間にはゲート酸化膜６２が介在し、ゲート電極６１とｐ型ウェル５３とは直接接触していない。
【０１０８】
さらに、ｐ型ウェル５３およびゲート酸化膜６２の上部表面を覆うように、ソース電極５４が形成されている。ソース電極５４は、ｎ型領域５８の上部表面およびｐ型ウェル５３の上部表面に接触している。また、ソース電極５４とゲート電極６１との間にはゲート酸化膜６２が介在し、ソース電極５４とゲート電極６１とは直接接触していない。
【０１０９】
次に、実施の形態３におけるＭＯＳＦＥＴ５０の動作について説明する。図２１を参照して、ゲート電極６１の電圧が０Ｖの状態すなわちオフ状態では、ｐ型ウェル５３のゲート酸化膜６２と接触する付近において反転層が形成されず、ｐ型ウェル５３とｎ型層５２との間が逆バイアスとなり、非導通状態となる。
【０１１０】
一方、ゲート電極６１に正の電圧を印加していくと、ｐ型ウェル５３のゲート酸化膜６２と接触する付近において反転層が形成される。その結果、ｎ型領域５８とｎ型層５２とが電気的に接続され、電子の流れ６３Ａに沿って電子が移動することにより電流が流れる。
【０１１１】
ここで、実施の形態３のＭＯＳＦＥＴ５０においては、ｐ型ウェル５３が低不純物領域５３Ａを有することにより、実施の形態１と同様に所望の耐圧を確保しつつ、ドリフト層であるｎ型層５２の抵抗を抑制することができる。このとき、ｐ型ウェル５３における不純物濃度が低下することで、低不純物領域５３Ａにおけるキャリア密度が低下する。しかし、前述のように、実施の形態３のＭＯＳＦＥＴ５０においては、低不純物領域５３Ａは電流経路とならないため、低不純物領域５３Ａの存在はＭＯＳＦＥＴ５０の低損失化には悪影響を与えない。一方、ｐ型ウェル５３が低不純物領域５３Ａを有することにより、ｐ型ウェル５３において担うことが可能な耐圧を大きくすることができる。その結果、ｎ型層５２において担うべき耐圧を小さくできるため、ｎ型層５２のｎ型不純物の濃度を上昇させ、ｎ型層５２の抵抗を抑制することができる。
【０１１２】
さらに、実施の形態３のＭＯＳＦＥＴ５０のｐ型ウェル５３は、第２の低不純物領域５３Ｃを含んでいる。そのため、反転層が形成されるべき、ｐ型ウェル５３がゲート酸化膜６２と接触する付近におけるｐ型不純物の濃度が小さい。その結果、実施の形態３のＭＯＳＦＥＴ５０は、所望の閾値電圧が制御されている。
【０１１３】
また、ＭＯＳＦＥＴ５０において、低不純物領域５３Ａにおける、導電型がｐ型であるｐ型不純物の濃度は、ｎ型層５２における、導電型がｎ型であるｎ型不純物の濃度の２倍以上６倍以下であることが好ましい。
【０１１４】
低不純物領域５３Ａにおけるｐ型不純物の濃度がｎ型層５２におけるｎ型不純物の濃度の６倍を超えている場合、ｐ型ウェル５３において担うことが可能な耐圧が必ずしも大きいとはいえず、ｎ型層５２の抵抗の抑制効果が小さい。一方、低不純物領域５３Ａにおけるｐ型不純物の濃度がｎ型層５２におけるｎ型不純物の濃度の２倍未満である場合、ｐ型ウェル５３とｎ型層５２との界面からｐ型ウェル５３に向けて広がる空乏層が大きくなり過ぎて、反転層が形成されるべき、ｐ型ウェル５３がゲート酸化膜６２と接触する付近まで到達し、ＭＯＳＦＥＴ５０の閾値電圧などの特性に悪影響を与えるおそれがある。したがって、上述のように、低不純物領域５３Ａにおけるｐ型不純物の濃度がｎ型層５２におけるｎ型不純物の濃度の２倍以上６倍以下であることが好ましい。
【０１１５】
なお、ｐ型ウェル５３とｎ型層５２との界面からｐ型ウェル５３に向けて広がる空乏層が大きくなり過ぎて、ＭＯＳＦＥＴ５０の特性に悪影響を与えることを回避するためには、高不純物領域５３Ｂにおけるｐ型不純物の濃度が、ｎ型層５２におけるｎ型不純物の濃度の１０倍以上であることが好ましい。これにより、空乏層の広がりにくい高不純物領域３３Ｂによって上述の空乏層の広がりを抑制することができる。また、高不純物領域５３Ｂにおけるｐ型不純物の濃度は、ｎ型層５２におけるｎ型不純物の濃度の２５倍以上であることがより好ましい。これにより、低不純物領域５３Ａにおけるｐ型不純物の濃度がｎ型層５２におけるｎ型不純物の濃度の２倍程度である場合においても、上述の空乏層の広がりを十分に抑制することができる。
【０１１６】
また、ＭＯＳＦＥＴ５０において、低不純物領域５３Ａの基板５１表面に対して垂直な方向の厚さは、０．５μｍ以上１．５μｍ以下であることが好ましい。
【０１１７】
低不純物領域５３Ａの厚さが０．５μｍ未満では、ｐ型ウェル５３において担うことが可能な耐圧が必ずしも大きいとはいえず、ｎ型層５２の低抵抗化の効果が小さい。一方、低不純物領域５３Ａの厚さが１．５μｍを超えると、実施の形態３におけるＭＯＳＦＥＴ５０の製造方法において、ｐ型ウェル５３を形成するための工程（特にイオン注入工程）を実施することが必ずしも容易ではなくなり、製造コストの上昇の原因となり得る。そのため、低不純物領域５３Ａの厚さは、０．５μｍ以上１．５μｍ以下であることが好ましい。
【０１１８】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態３におけるＭＯＳＦＥＴの製造方法について図に基づいて説明する。図２２は、実施の形態３におけるＭＯＳＦＥＴの製造工程の概略を示す図である。また、図２３〜図２７は実施の形態３におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。図２２〜図２７を参照して、実施の形態３におけるＭＯＳＦＥＴの製造方法について説明する。
【０１１９】
図２２に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にｎ型層を形成するｎ型層形成工程が実施される。具体的には、実施の形態１の基板準備工程およびｎ型層形成工程と同様に、図２３に示すように、基板準備工程において準備されたワイドバンドギャップ半導体からなる基板５１の上にワイドバンドギャップ半導体からなるｎ型層５２が形成される。
【０１２０】
次に、図２２に示すように、ｎ型層に、基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて突出するｐ型領域としてのｐ型ウェルを形成するｐ型ウェル形成工程が実施される。ｐ型ウェル形成工程はマスク層形成工程、マスクパターン形成工程、イオン注入工程の順に実施される。具体的には、実施の形態１のｐ型領域形成工程と同様に、図２４に示すように、ｎ型層５２の基板５１側の面とは反対側の面上にマスク層として、たとえば熱酸化膜５５Ａおよび酸化膜５６Ａが形成される工程がマスク層形成工程として実施される。さらに、たとえば酸化膜５６Ａの上にフォトリソグラフィーにより所望のｐ型ウェル５３の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いて、たとえばＲＩＥにより酸化膜５６Ａおよび熱酸化膜５５Ａの一部を除去するマスクパターン形成工程が実施される。その後、レジスト膜を除去する工程が実施された後、上記工程により開口パターンが形成された熱酸化膜５５Ａおよび酸化膜５６Ａをマスクとして用いて、たとえばイオン注入によりｐ型ウェル５３をｎ型層５２に形成することにより、イオン注入工程が実施される。このイオン注入工程は、基本的には実施の形態１と同様に、加速電圧とドーズ量とを変更することにより、低不純物領域５３Ａ、高不純物領域５３Ｂおよび第２の低不純物領域５３Ｃが形成されるように実施することができる。イオン注入工程の詳細については後述する。
【０１２１】
次に、図２２に示すように、ｐ型ウェル５３内に高濃度のｎ型不純物を含むｎ型領域５８を形成するｎ型領域形成工程が実施される。具体的には、図２５に示すように、たとえば酸化膜５６Ａおよび熱酸化膜５５Ａがフッ酸などを用いたエッチングによりすべて除去された後、熱酸化により熱酸化膜５５Ｂが形成され、さらにＣＶＤにより酸化膜５６Ｂが形成される。そして、たとえば酸化膜５６Ｂの上にフォトリソグラフィーにより所望のｎ型領域の形状に応じた開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いて、たとえばＲＩＥにより酸化膜５６Ｂおよび熱酸化膜５５Ｂが部分的に除去されることにより、ｐ型ウェル５３上に開口パターンを有する酸化膜５６Ｂおよび熱酸化膜５５Ｂからなるマスク層が形成される。このマスク層をマスクとして用いてＮなどのｎ型不純物のイオン注入を行なうことにより、たとえば１×１０１９／ｃｍ２程度のｎ型不純物を含むｎ型領域５８が形成される。
【０１２２】
次に、図２２に示すように、ＭＯＳＦＥＴのゲートを形成するゲート形成工程が実施される。ゲート形成工程はゲート酸化膜形成工程およびゲート電極形成工程を含んでいる。具体的には、図２６に示すように、たとえば酸化膜５６Ｂおよび熱酸化膜５５Ｂがフッ酸などを用いたエッチングによりすべて除去された後、１８００℃程度の温度で２０分間程度保持されることにより活性化アニールが実施される。その後、１２００℃の温度で犠牲酸化としての熱酸化が実施されることにより厚み５０ｎｍ程度の熱酸化膜５５Ｃが、ｐ型ウェル５３、ｎ型領域５８およびｎ型層５２の上部表面を覆うように形成される。さらに、熱酸化膜５５Ｃ上にたとえばＣＶＤによりゲート電極となるべきポリシリコン膜６１が形成される。そして、たとえばゲート電極となるべきポリシリコン膜６１上にフォトリソグラフィーにより所望のゲート電極６１の形状以外の部分に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いてＲＩＥによりポリシリコン膜が部分的に除去されることにより、図２６に示すようにゲート電極６１が形成される（ゲート電極形成工程）。ここで、たとえばゲート電極６１を形成するためのポリシリコン膜は、低圧化学蒸着（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ；ＬＰＣＶＤ）により０．３μｍ程度の厚みになるように形成することができる。また、たとえばゲート電極６１を形成するためのポリシリコン膜の除去は、ＣＦ４系ガスを使用したＲＩＥにより実施することができる。
【０１２３】
さらに、図２７に示すように、たとえばレジスト膜が除去された後、ゲート電極６１が形成されたｎ型層５２の上部表面を覆うように、ＣＶＤにより厚み０．５μｍ程度の酸化膜５６Ｃが形成される。そして、たとえば酸化膜５６Ｃ上にフォトリソグラフィーによりソース電極５４と接触すべきｐ型ウェル５３およびｎ型領域５８の表面領域の形状に応じた開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてＲＩＥにより酸化膜５６Ｃおよび熱酸化膜５５Ｃが部分的に除去される。この結果、ゲート電極６１を覆うように酸化膜５６Ｃおよび熱酸化膜５５Ｃが残存する。このゲート電極６１を取り囲むように残存した酸化膜５６Ｃおよび熱酸化膜５５Ｃがゲート酸化膜６２である（ゲート酸化膜形成工程）。
【０１２４】
次に、図２２に示すように、ソース電極形成工程が実施される。ソース電極形成工程はオーミックコンタクト電極形成工程、ボンディング電極形成工程の順に実施される。具体的には、図２７に示すように、たとえばレジスト膜を除去した後、ｐ型ウェル５３、ｎ型領域５８および酸化膜５６Ｃの上部表面を覆うように、少なくともｎ型領域５８とオーミックコンタクト可能な金属、たとえば０．１μｍ程度の厚みを有するＴｉなどの金属膜からなるオーミックコンタクト電極５４Ａが形成されることにより、オーミックコンタクト電極形成工程が実施される。
【０１２５】
さらに、オーミックコンタクト電極５４Ａ上にボンディングの容易な金属、たとえば３μｍ程度の厚みを有するＡｌなどの金属膜からなるボンディング電極５４Ｂが、オーミックコンタクト電極５４Ａの上部全体を覆うように形成されることにより、ボンディング電極形成工程が実施される。このオーミックコンタクト電極５４Ａおよびボンディング電極５４Ｂは、たとえば蒸着により形成することができる。上記オーミックコンタクト電極５４Ａおよびボンディング電極５４Ｂは、ソース電極５４を構成する。以上の工程により、ソース電極形成工程が完了する。
【０１２６】
なお、ソース電極５４は、オーミックコンタクト電極５４Ａおよびボンディング電極５４Ｂのうちいずれか一方により構成されてもよいが、上述のようにオーミックコンタクト電極５４Ａおよびボンディング電極５４Ｂを組み合わせることにより、低損失であるとともにボンディングが容易なＭＯＳＦＥＴ５０を構成することができる。
【０１２７】
次に、ｐ型ウェル形成工程に含まれるイオン注入工程の詳細について説明する。図２８は、ｐ型ウェル形成工程に含まれるイオン注入工程において形成されるｐ型ウェルの不純物濃度の分布を示す図である。図２８において、横軸はｎ型層５２の基板５１とは反対側の表面からの距離を示しており、縦軸は不純物濃度を示している。また、破線は、複数回行なわれるイオン注入の各注入による不純物分布を示しており、実線は複数回行なわれるイオン注入の各注入による不純物分布の総和を示している。
【０１２８】
図２８を参照して、イオン注入が複数回実施されることにより、イオン注入工程が実施される。表２は、イオン注入の条件を示す表である。
【０１２９】
【表２】
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【０１３０】
図２８および表２を参照して、実施の形態３におけるイオン注入工程は、基本的には実施の形態１におけるイオン注入工程と同様に実施される。しかし、実施の形態３においては、図２８および表２に示すように、イオン注入工程においては、イオン注入における加速電圧とドーズ量とを変更することにより、高不純物領域５３Ｂおよび低不純物領域５３Ａだけでなく、第２の低不純物領域５３Ｃをも形成される点で実施の形態１とは異なっている。より具体的には、表２に示すように、Ａｌのイオン注入を加速電圧とドーズ量とを変更して５回、Ｂのイオン注入を加速電圧とドーズ量とを変更して４回実施することにより、図２８に示すようなｐ型ウェルにおける不純物濃度の分布が得られる。図２８において実線で示された不純物濃度の分布において、表面に近い不純物濃度の低い領域が第２の低不純物領域５３Ｃ、表面から遠い不純物濃度の低い領域が低不純物領域５３Ａ、そして低不純物領域５３Ａおよび第２の低不純物領域５３Ｃに挟まれた不純物濃度の高い領域が高不純物領域５３Ｂである。以上のようにして、低不純物領域５３Ａおよび第２の低不純物領域５３Ｃを含むｐ型ウェルを形成するｐ型ウェル形成工程に含まれるイオン注入工程を実施することができる。
【０１３１】
以上の工程により、実施の形態３のＭＯＳＦＥＴ５０を製造することができる。上記説明から明らかなように、本実施の形態３におけるＭＯＳＦＥＴ５０の製造工程においては、実施が困難な工程は含まれておらず、比較的容易にＭＯＳＦＥＴ５０を製造することができる。その結果、実施の形態３におけるＭＯＳＦＥＴ５０の製造方法によれば、高い耐圧を確保しながら低損失化を図ることができるＭＯＳＦＥＴ５０を容易に製造することができる。
【０１３２】
なお、上記においては、ワイドバンドギャップ半導体からなる基板およびｎ型層を備えた半導体装置およびその製造方法について説明したが、本発明はこれに限定されるものではなく、Ｓｉなどの一般的な半導体からなる基板およびｎ型層を備えた半導体装置およびその製造方法にも適用することができる。また、上記においては、オーミックコンタクト電極の材料の一例としてＴｉ、ボンディング電極の材料の一例としてＡｌを挙げたが、本発明におけるオーミックコンタクト電極の材料として、たとえばＭｇ（マグネシウム）、Ｎｉ（ニッケル）などを採用することができ、ボンディング電極の材料として、たとえばＡｕ（金）、Ｃｕ（銅）などを採用することができる。
【０１３３】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１３４】
本発明の半導体装置およびその製造方法は、半導体からなる基板を備えた半導体装置およびその製造方法に特に有利に適用され得る。
【符号の説明】
【０１３５】
１０  ＳＢＤ、１１，３１，５１  基板、１２，３２，５２  ｎ型層、１２Ａ  第１の面、１２Ｂ  第２の面、１３，３３  ｐ型領域、１３Ａ，３３Ａ，５３Ａ  低不純物領域、１３Ｂ，３３Ｂ，５３Ｂ  高不純物領域、１４  アノード電極、１４Ａ  ショットキー電極、１４Ｂ  ボンディング電極、１５Ａ，１５Ｂ，３５Ａ，３５Ｂ，３５Ｃ，５５Ａ，５５Ｂ，５５Ｃ  熱酸化膜、１６Ａ，３６Ａ，３６Ｂ，３６Ｃ，５６Ａ，５６Ｂ，５６Ｃ  酸化膜、１７  空乏層、１８  矢印、１９  カソード電極、３０  ＪＦＥＴ、３２Ａ  下部ｎ型層、３２Ｂ  上部ｎ型層、３３Ｃ  接続領域、３３Ｄ  埋め込みｐ型領域、３４，５４  ソース電極、３４Ａ，５４Ａ  オーミックコンタクト電極、３４Ｂ，５４Ｂ  ボンディング電極、３７  レジスト膜、３８  ｎ型領域（ｎ型領域となるべき層）、３９  ゲートｐ型領域、４１  ゲート電極、４２  電極間絶縁膜、５０  ＭＯＳＦＥＴ、５３  ｐ型ウェル、５３Ｃ  第２の低不純物領域、５８  ｎ型領域、６１  ゲート電極（ゲート電極となるべきポリシリコン膜）、６２  ゲート酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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