(57)【要約】      （修正有）【課題】読み出しまたは書き込み動作が行われない場合、グローバル入出力ラインに関連した回路部での漏れ電流を削減できる半導体メモリを提供する。【解決手段】読み出しまたは書き込み動作が行われない場合、グローバル入出力ラインを所定電圧でプリチャージする入出力ラインプリチャージ部と、複数のＭＯＳトランジスタで構成され、読み出し動作が行われる場合、ローカル入出力ライン及び反転ローカル入出力ラインのデータを受信してグローバル入出力ラインを駆動するドライバと、を含むデータ制御回路を備える。【選択図】図１
2011034660.tif 000002
【特許請求の範囲】
【請求項１】
読み出しまたは書き込み動作が行われない場合、グローバル入出力ラインを所定電圧でプリチャージする入出力ラインプリチャージ部と、
前記読み出し動作が行われる場合、前記グローバル入出力ラインを駆動するドライバと、
を含むことを特徴とするデータ制御回路。
【請求項２】
前記入出力ラインプリチャージ部は、
前記読み出し動作が行われる場合にイネーブルされる第１イネーブル信号及び前記書き込み動作が行われる場合にイネーブルされる第２イネーブル信号を受信して駆動信号を生成する駆動信号生成部と、
前記駆動信号に応答して前記グローバル入出力ラインを内部電圧または接地電圧で駆動する駆動素子と、
を含むことを特徴とする請求項１に記載のデータ制御回路。
【請求項３】
前記駆動信号生成部は、前記第１イネーブル信号及び第２イネーブル信号がディセーブルされる場合に前記駆動素子の駆動を活性化させる駆動信号を生成することを特徴とする請求項２に記載のデータ制御回路。
【請求項４】
前記ドライバは、
前記ローカル入出力ライン及び前記反転ローカル入出力ラインのデータを受信して差動増幅し、プルアップ信号及びプルダウン信号を生成する差動増幅部と、
前記プルアップ信号及びプルダウン信号を受信して前記グローバル入出力ラインを駆動する駆動部と、
を含むことを特徴とする請求項１に記載のデータ制御回路。
【請求項５】
前記駆動部は、前記差動増幅部に含まれているＭＯＳトランジスタよりも低いしきい電圧を有するＭＯＳトランジスタを含むことを特徴とする請求項４に記載のデータ制御回路。
【請求項６】
読み出しまたは書き込み動作が行われない場合、第１グローバル入出力ラインを所定電圧でプリチャージする第１入出力ラインプリチャージ部と、
前記読み出しまたは書き込み動作が行われない場合、第２グローバル入出力ラインを所定電圧でプリチャージする第２入出力ラインプリチャージ部と、
前記読み出し動作が行われる場合、前記第１グローバル入出力ラインのデータを増幅して前記第２グローバル入出力ラインに伝達し、前記書き込み動作が行われる場合、前記第２グローバル入出力ラインのデータを増幅して前記第１グローバル入出力ラインに伝達するリピータと、
を含むことを特徴とするデータ制御回路。
【請求項７】
前記第１入出力ラインプリチャージ部は、
前記読み出し動作が行われる場合にイネーブルされる第１イネーブル信号及び前記書き込み動作が行われる場合にイネーブルされる第２イネーブル信号を受信して第１駆動信号を生成する第１駆動信号生成部と、
前記第１駆動信号に応答して前記第１グローバル入出力ラインを内部電圧で駆動する第１駆動素子と、
を含むことを特徴とする請求項６に記載のデータ制御回路。
【請求項８】
前記第２入出力ラインプリチャージ部は、
前記第１及び第２イネーブル信号を受信して第２駆動信号を生成する第２駆動信号生成部と、
前記第２駆動信号に応答して前記第２グローバル入出力ラインを前記内部電圧で駆動する第２駆動素子と、
を含むことを特徴とする請求項７に記載のデータ制御回路。
【請求項９】
前記リピータは、
前記第１イネーブル信号に応答して前記第１グローバル入出力ラインの信号を受信して第１プルアップ信号及び第１プルダウン信号を生成する第１プルアップ／プルダウン信号生成部と、
前記第１プルアップ信号に応答して前記第２グローバル入出力ラインの信号をプルアップ駆動する第１プルアップ素子と、前記第１プルダウン信号に応答して前記第２グローバル入出力ラインの信号をプルダウン駆動する第１プルダウン素子と、を含む第１駆動部と、
前記第２イネーブル信号に応答して前記第２グローバル入出力ラインの信号を受信して第２プルアップ信号及び第２プルダウン信号を生成する第２プルアップ／プルダウン信号生成部と、
前記第２プルアップ信号に応答して前記第１グローバル入出力ラインの信号をプルアップ駆動する第２プルアップ素子と、前記第２プルダウン信号に応答して前記第１グローバル入出力ラインの信号をプルダウン駆動する第２プルダウン素子と、を含む第２駆動部と、
を含むことを特徴とする請求項８に記載のデータ制御回路。
【請求項１０】
前記第１プルアップ素子は、前記第１プルダウン素子よりも低いしきい電圧を有するＭＯＳトランジスタからなり、前記第２プルアップ素子は、前記第２プルダウン素子よりも
低いしきい電圧を有するＭＯＳトランジスタからなることを特徴とする請求項９に記載のデータ制御回路。
【請求項１１】
前記第１入出力ラインプリチャージ部は、
前記読み出し動作が行われる場合にイネーブルされる第１イネーブル信号及び前記書き込み動作が行われる場合にイネーブルされる第２イネーブル信号を受信して第１駆動信号を生成する第１駆動信号生成部と、
前記第１駆動信号に応答して前記第１グローバル入出力ラインを接地電圧でプリチャージする第１駆動素子と、
を含むことを特徴とする請求項６に記載のデータ制御回路。
【請求項１２】
前記第２入出力ラインプリチャージ部は、
前記第１及び第２イネーブル信号を受信して第２駆動信号を生成する第２駆動信号生成部と、
前記第２駆動信号に応答して前記第２グローバル入出力ラインを前記接地電圧でプリチャージする第２駆動素子と、
を含むことを特徴とする請求項１１に記載のデータ制御回路。
【請求項１３】
前記リピータは、
前記第１イネーブル信号に応答して前記第１グローバル入出力ラインの信号を受信して第１プルアップ信号及び第１プルダウン信号を生成する第１プルアップ／プルダウン信号生成部と、
前記第１プルアップ信号に応答して前記第２グローバル入出力ラインの信号をプルアップ駆動する第１プルアップ素子と、前記第１プルダウン信号に応答して前記第２グローバル入出力ラインの信号をプルダウン駆動する第１プルダウン素子と、を含む第１駆動部と、
前記第２イネーブル信号に応答して前記第２グローバル入出力ラインの信号を受信して第２プルアップ信号及び第２プルダウン信号を生成する第２プルアップ／プルダウン信号生成部と、
前記第２プルアップ信号に応答して前記第１グローバル入出力ラインの信号をプルアップ駆動する第２プルアップ素子と、前記第２プルダウン信号に応答して前記第１グローバル入出力ラインの信号をプルダウン駆動する第２プルダウン素子と、を含む第２駆動部と、
を含むことを特徴とする請求項１２に記載のデータ制御回路。
【請求項１４】
前記第１プルダウン素子は、前記第１プルアップ素子よりも低いしきい電圧を有するＭＯＳトランジスタからなり、前記第２プルダウン素子は、前記第２プルアップ素子よりも低いしきい電圧を有するＭＯＳトランジスタからなることを特徴とする請求項１３に記載のデータ制御回路。
【請求項１５】
読み出しまたは書き込み動作が行われない場合、グローバル入出力ラインを所定電圧でプリチャージする入出力ラインプリチャージ部と、
前記書き込み動作が行われる場合、データパッドを通じて入力されたデータを受信して前記グローバル入出力ラインを駆動するドライバと、
を含むことを特徴とするデータ制御回路。
【請求項１６】
前記入出力ラインプリチャージ部は、
前記読み出し動作が行われる場合にイネーブルされる第１イネーブル信号及び前記書き込み動作が行われる場合にイネーブルされる第２イネーブル信号を受信して駆動信号を生成する駆動信号生成部と、
前記駆動信号に応答して前記グローバル入出力ラインを内部電圧または接地電圧で駆動する駆動素子と、
を含むことを特徴とする請求項１５に記載のデータ制御回路。
【請求項１７】
前記駆動信号生成部は、前記第１イネーブル信号及び第２イネーブル信号がディセーブルされる場合、前記駆動素子の駆動を活性化させる駆動信号を生成することを特徴とする請求項１６に記載のデータ制御回路。
【請求項１８】
前記ドライバは、
前記データを受信して差動増幅し、プルアップ信号及びプルダウン信号を生成する差動増幅部と、
前記プルアップ信号及びプルダウン信号を受信して前記グローバル入出力ラインを駆動する駆動部と、
を含むことを特徴とする請求項１５に記載のデータ制御回路。
【請求項１９】
前記駆動部は、前記差動増幅部に含まれているＭＯＳトランジスタよりも低いしきい電圧を有するＭＯＳトランジスタを含むことを特徴とする請求項１８に記載のデータ制御回路。
【請求項２０】
読み出しまたは書き込み動作が行われない場合、第１及び第２グローバル入出力ラインを所定電圧でプリチャージする入出力ラインプリチャージ部と、
前記読み出し動作が行われる場合、ローカル入出力ライン及び反転ローカル入出力ラインのデータを受信して前記第１グローバル入出力ラインを駆動する第１ドライバと、
前記読み出し動作が行われる場合、前記第１グローバル入出力ラインのデータを増幅して前記第２グローバル入出力ラインに伝達し、前記書き込み動作が行われる場合、前記第２グローバル入出力ラインのデータを増幅して前記第１グローバル入出力ラインに伝達するリピータと、
前記書き込み動作が行われる場合、データパッドを通じて入力されたデータを受信して前記第２グローバル入出力ラインを駆動する第２ドライバと、
を含むことを特徴とするデータ制御回路。
【請求項２１】
前記入出力ラインプリチャージ部は、
前記読み出しまたは書き込み動作が行われない場合、第１グローバル入出力ラインを所定電圧でプリチャージする第１入出力ラインプリチャージ部と、
前記読み出しまたは書き込み動作が行われない場合、第２グローバル入出力ラインを所定電圧でプリチャージする第２入出力ラインプリチャージ部と、
を含むことを特徴とする請求項２０に記載のデータ制御回路。
【請求項２２】
前記第１入出力ラインプリチャージ部は、
前記読み出し動作が行われる場合にイネーブルされる第１イネーブル信号及び前記書き込み動作が行われる場合にイネーブルされる第２イネーブル信号を受信して駆動信号を生成する駆動信号生成部と、
前記駆動信号に応答して前記第１グローバル入出力ラインを内部電圧または接地電圧で駆動する駆動素子と、
を含むことを特徴とする請求項２１に記載のデータ制御回路。
【請求項２３】
前記第２入出力ラインプリチャージ部は、
前記読み出し動作が行われる場合にイネーブルされる第１イネーブル信号及び前記書き込み動作が行われる場合にイネーブルされる第２イネーブル信号を受信して駆動信号を生成する駆動信号生成部と、
前記駆動信号に応答して前記第２グローバル入出力ラインを内部電圧または接地電圧で駆動する駆動素子と、
を含むことを特徴とする請求項２１に記載のデータ制御回路。
【請求項２４】
前記リピータは、
前記読み出し動作が行われる場合にイネーブルされる第１イネーブル信号に応答して前記第１グローバル入出力ラインの信号を受信して第１プルアップ信号及び第１プルダウン信号を生成する第１プルアップ／プルダウン信号生成部と、
前記第１プルアップ信号に応答して前記第２グローバル入出力ラインの信号をプルアップ駆動する第１プルアップ素子と、前記第１プルダウン信号に応答して前記第２グローバル入出力ラインの信号をプルダウン駆動する第１プルダウン素子と、を含む第１駆動部と、
前記書き込み動作が行われる場合にイネーブルされる第２イネーブル信号に応答して前記第２グローバル入出力ラインの信号を受信して第２プルアップ信号及び第２プルダウン信号を生成する第２プルアップ／プルダウン信号生成部と、
前記第２プルアップ信号に応答して前記第１グローバル入出力ラインの信号をプルアップ駆動する第２プルアップ素子と、前記第２プルダウン信号に応答して前記第１グローバル入出力ラインの信号をプルダウン駆動する第２プルダウン素子と、を含む第２駆動部と、
を含むことを特徴とする請求項２０に記載のデータ制御回路。
【請求項２５】
前記第１及び第２グローバル入出力ラインが前記第１及び第２入出力ラインプリチャージ部により内部電圧で駆動される場合、前記第１プルアップ素子は、前記第１プルダウン素子よりも低いしきい電圧を有するＭＯＳトランジスタからなり、前記第２プルアップ素子は、前記第２プルダウン素子よりも低いしきい電圧を有するＭＯＳトランジスタからなることを特徴とする請求項２４に記載のデータ制御回路。
【請求項２６】
前記第１及び第２グローバル入出力ラインが前記第１及び第２入出力ラインプリチャージ部により接地電圧で駆動される場合、前記第１プルダウン素子は、前記第１プルアップ素子よりも低いしきい電圧を有するＭＯＳトランジスタからなり、前記第２プルダウン素子は、前記第２プルアップ素子よりも低いしきい電圧を有するＭＯＳトランジスタからなることを特徴とする請求項２４に記載のデータ制御回路。
【請求項２７】
前記第１ドライバは、
前記ローカル入出力ライン及び前記反転ローカル入出力ラインのデータを受信して差動増幅し、プルアップ信号及びプルダウン信号を生成する差動増幅部と、
前記プルアップ信号及びプルダウン信号を受信して前記第１グローバル入出力ラインを駆動する駆動部と、を含み、
前記駆動部は、前記差動増幅部に含まれているＭＯＳトランジスタよりも低いしきい電圧を有するＭＯＳトランジスタを含むことを特徴とする請求項２０に記載のデータ制御回路。
【請求項２８】
前記第２ドライバは、
前記データを受信して差動増幅し、プルアップ信号及びプルダウン信号を生成する差動増幅部と、
前記プルアップ信号及びプルダウン信号を受信して前記第２グローバル入出力ラインを駆動する駆動部と、
を含み、
前記駆動部は、前記差動増幅部に含まれているＭＯＳトランジスタよりも低いしきい電圧を有するＭＯＳトランジスタを含むことを特徴とする請求項２０に記載のデータ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ制御回路に係り、特に、読み出しまたは書き込み動作が行われない場合、グローバル入出力ラインをプリチャージさせることによって、漏れ電流を減少させることができる入出力ラインプリチャージ回路及びデータ制御回路に関する。
【背景技術】
【０００２】
コンピュータシステムや電子通信分野などにおける技術進歩に伴い、情報の格納のために使われる半導体メモリ装置は次第に低価格化、小型化及び大容量化しつつあり、かつ、エネルギー効率への要求も増大しつつあり、余分の電流の消耗を抑える方向に半導体メモリ装置に関する技術開発が進められている。
【０００３】
一方、ＤＲＡＭにおいて読み出し動作または書き込み動作を行うためには、様々なドライバが備えられなければならない。例えば、ＤＲＡＭの読み出し動作時には、ローカル入出力ラインに載せられたデータをグローバル入出力ラインに伝達するためにグローバル入出力ラインを駆動する入出力ラインセンスアンプドライバが必要であり、書き込み動作時には、ＤＱパッドを通じて入力されたデータをグローバル入出力ラインに伝達するために、グローバル入出力ラインを駆動するデータ入力ドライバが必要である。
【０００４】
一般に、ＤＲＡＭに含まれているドライバは、ＭＯＳトランジスタで具現され、これらＭＯＳトランジスタは、低い電源電圧（ＶＤＤ）で電流特性が急激に低下するため、ドライバの駆動力を劣化させるという問題がある。したがって、ドライバに大きいサイズのＭＯＳトランジスタを使用することによって、ドライバが低い電源電圧（ＶＤＤ）でも駆動力を確保できるようにしている。
【０００５】
しかしながら、読み出しまたは書き込み動作が行われない場合、例えば、パワーダウンモードでは、駆動の中断されたドライバに含まれているＭＯＳトランジスタは電流経路を形成させ、漏れ電流を発生させる。そのため、低い電源電圧（ＶＤＤ）でドライバの駆動力を確保するためにＭＯＳトランジスタのサイズを増大させると、その分、漏れ電流も増加するという不具合があった。
【０００６】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７，５７０，５４２  Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、読み出しまたは書き込み動作が行われない場合、グローバル入出力ラインをプリチャージさせることによって、漏れ電流を減少させることができる入出力ラインプリチャージ回路及びデータ制御回路を開示する。
【課題を解決するための手段】
【０００９】
このために、本発明は、読み出しまたは書き込み動作が行われない場合、グローバル入出力ラインを所定電圧でプリチャージする入出力ラインプリチャージ部と、前記読み出し動作が行われる場合、ローカル入出力ライン及び反転ローカル入出力ラインのデータを受信して前記グローバル入出力ラインを駆動するドライバと、を含むデータ制御回路を提供する。
【００１０】
また、本発明は、読み出しまたは書き込み動作が行われない場合、第１グローバル入出力ラインを所定電圧でプリチャージする第１入出力ラインプリチャージ部と、前記読み出しまたは書き込み動作が行われない場合、第２グローバル入出力ラインを所定電圧でプリチャージする第２入出力ラインプリチャージ部と、前記読み出し動作が行われる場合、前記第１グローバル入出力ラインのデータを増幅して前記第２入出力ラインに伝達し、前記書き込み動作が行われる場合、前記第２グローバル入出力ラインのデータを増幅して前記第１グローバル入出力ラインに伝達するリピータと、を含むデータ制御回路を提供する。
【００１１】
また、本発明は、読み出しまたは書き込み動作が行われない場合、グローバル入出力ラインを所定電圧でプリチャージする入出力ラインプリチャージ部と、前記書き込み動作が行われる場合、データパッドを通じて入力されたデータを受信して前記グローバル入出力ラインを駆動するドライバと、を含むデータ制御回路を提供する。
【００１２】
また、本発明は、読み出しまたは書き込み動作が行われない場合、第１グローバル入出力ラインを所定電圧でプリチャージする第１入出力ラインプリチャージ部と、前記読み出しまたは書き込み動作が行われない場合、第２グローバル入出力ラインを所定電圧でプリチャージする第２入出力ラインプリチャージ部と、前記読み出し動作が行われる場合、ローカル入出力ライン及び反転ローカル入出力ラインのデータを受信して前記第１グローバル入出力ラインを駆動する第１ドライバと、前記読み出し動作が行われる場合、前記第１グローバル入出力ラインのデータを増幅して前記第２入出力ラインに伝達し、前記書き込み動作が行われる場合、前記第２グローバル入出力ラインのデータを増幅して前記第１グローバル入出力ラインに伝達するリピータと、前記書き込み動作が行われる場合、データパッドを通じて入力されたデータを受信して前記第２グローバル入出力ラインを駆動する第２ドライバと、を含むデータ制御回路を提供する。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例によるデータ制御回路の構成を示すブロック図である。
【図２】図１に示すデータ制御回路に含まれている第１グローバル入出力ラインプリチャージ部の回路図である。
【図３】図１に示すデータ制御回路に含まれている第２グローバル入出力ラインプリチャージ部の回路図である。
【図４】図１に示すデータ制御回路に含まれているグローバル入出力ラインリピータの回路図である。
【図５】図１に示すデータ制御回路に含まれている入出力ラインセンスアンプドライバの回路図である。
【図６】図１に示すデータ制御回路に含まれているデータ入力ドライバの回路図である。
【図７】図２及び図３に示す第１及び第２入出力ラインプリチャージ部の他の実施例の回路図である。
【発明を実施するための形態】
【００１４】
以下、添付の図面を参照しつつ、本発明の実施例について説明する。ただし、これらの実施例は例示的なもので、本発明の思想を制限するためのものではない。
【００１５】
図１は、本発明の一実施例によるデータ制御回路の構成を示すブロック図である。
【００１６】
図１に示すように、本実施例によるデータ制御回路は、入出力ラインプリチャージ部１、入出力ラインセンスアンプドライバ２、グローバル入出力ラインリピータ３、データパッド４、データバッファ５、及びデータ入力ドライバ６で構成される。入出力ラインプリチャージ部１は、第１グローバル入出力ラインプリチャージ部１０及び第２グローバル入出力ラインプリチャージ部１１で構成される。
【００１７】
第１グローバル入出力ラインプリチャージ部１０は、図２に示すように、第１駆動信号生成部１００及びＰＭＯＳトランジスタＰ１０で構成される。第１駆動信号生成部１００は、読み出し動作が行われる場合にハイレベルにイネーブルされる第１イネーブル信号ＯＥと、書き込み動作が行われる場合にハイレベルにイネーブルされる第２イネーブル信号ＷＴ＿ＥＮを受信して論理和演算を行い、第１駆動信号ＤＲＶ１を生成する。ＰＭＯＳトランジスタＰ１０は、ローレベルの第１駆動信号ＤＲＶ１に応答してターンオンされ、第１グローバル入出力ラインＧＩＯ１を内部電圧ＶＰＥＲＩで駆動する。このような構成の第１グローバル入出力ラインプリチャージ部１０は、読み出し動作及び書き込み動作が行われない場合、第１グローバル入出力ラインＧＩＯ１を内部電圧ＶＰＥＲＩで駆動する。
【００１８】
第２グローバル入出力ラインプリチャージ部１１は、図３に示すように、第２駆動信号生成部１１０及びＰＭＯＳトランジスタＰ１１で構成される。第２駆動信号生成部１１０は、第１イネーブル信号ＯＥと第２イネーブル信号ＷＴ＿ＥＮを受信して論理和演算を行い、第２駆動信号ＤＲＶ２を生成する。ＰＭＯＳトランジスタＰ１１は、ローレベルの第２駆動信号ＤＲＶ２に応答してターンオンされて、第２グローバル入出力ラインＧＩＯ２を内部電圧ＶＰＥＲＩで駆動する。このような構成の第２グローバル入出力ラインプリチャージ部１１は、読み出し動作及び書き込み動作が行われない場合、第２グローバル入出力ラインＧＩＯ２を内部電圧ＶＰＥＲＩで駆動する。
【００１９】
入出力ラインセンスアンプドライバ２は、図４に示すように、第１プルアップ／プルダウン信号生成部２０及び第１駆動部２２で構成される。
【００２０】
第１プルアップ／プルダウン信号生成部２０は、第１差動増幅部２１と、ストローブ信号ＩＯＳＴＢに応答して第１差動増幅部２１の動作をイネーブルさせるＰＭＯＳトランジスタＰ２２〜Ｐ２４及びＮＭＯＳトランジスタＮ２４とで構成される。第１差動増幅部２１は、ＰＭＯＳトランジスタＰ２０，Ｐ２１及びＮＭＯＳトランジスタＮ２０〜Ｎ２３で構成され、ローカル入出力ラインＬＩＯ及び反転ローカル入出力ラインＬＩＯＢのデータを差動増幅して第１プルアップ信号ＰＵ１及び第１プルダウン信号ＰＤ１を生成する。このような構成の第１差動増幅部２１は、ストローブ信号ＩＯＳＴＢがハイレベルの時に駆動され、ローカル入出力ラインＬＩＯがハイレベルの場合にローレベルの第１プルアップ信号ＰＵ１及び第１プルダウン信号ＰＤ１を生成し、ローカル入出力ラインＬＩＯがローレベルの場合にハイレベルの第１プルアップ信号ＰＵ１及び第１プルダウン信号ＰＤ１を生成する。
【００２１】
第１駆動部２２は、第１プルアップ信号ＰＵ１に応答して第１グローバル入出力ラインＧＩＯ１を内部電圧ＶＰＥＲＩでプルアップ駆動するＰＭＯＳトランジスタＰ２５と、第１プルダウン信号ＰＤ１に応答して第１グローバル入出力ラインＧＩＯ１を接地電圧ＶＳＳでプルダウン駆動するＮＭＯＳトランジスタＮ２５と、で構成される。ここで、ＰＭＯＳトランジスタＰ２５は、低いしきい電圧（threshold voltage）を有するＭＯＳトランジスタからなることが好ましい。低いしきい電圧を有するＰＭＯＳトランジスタＰ２５は、低い電源電圧ＶＤＤで読み出し動作が行われても、充分の電流駆動力を確保できるようにする。
【００２２】
グローバル入出力ラインリピータ３は、図５に示すように、第２プルアップ／プルダウン信号生成部３０、第２駆動部３１、第３プルアップ／プルダウン信号生成部３２及び第３駆動部３３で構成される。
【００２３】
第２プルアップ／プルダウン信号生成部３０は、第１イネーブル信号ＯＥがハイレベルの場合、第１グローバル入出力ラインＧＩＯ１に載せられたデータを反転させて、第２プルアップ信号ＰＵ２として伝達するＮＡＮＤゲートＮＤ３０と、第１グローバル入出力ラインＧＩＯ１に載せられたデータを反転させて、第２プルダウン信号ＰＤ２として伝達するＮＯＲゲートＮＲ３０と、で構成される。
【００２４】
第２駆動部３１は、第２プルアップ信号ＰＵ２に応答して、第２グローバル入出力ラインＧＩＯ２を内部電圧ＶＰＥＲＩでプルアップ駆動するＰＭＯＳトランジスタＰ３０と、第２プルダウン信号ＰＤ２に応答して、第２グローバル入出力ラインＧＩＯ２を接地電圧ＶＳＳでプルダウン駆動するＮＭＯＳトランジスタＮ３０と、で構成される。ここで、ＰＭＯＳトランジスタＰ３０は、低いしきい電圧を有するＭＯＳトランジスタからなることが好ましい。低いしきい電圧を有するＰＭＯＳトランジスタＰ３０は、低い電源電圧ＶＤＤで読み出し動作が行われても、充分の電流駆動力を確保できるようにする。
【００２５】
第３プルアップ／プルダウン信号生成部３２は、第２イネーブル信号ＷＴ＿ＥＮがハイレベルの場合、第２グローバル入出力ラインＧＩＯ２に載せられたデータを反転させて、第３プルアップ信号ＰＵ３として伝達するＮＡＮＤゲートＮＤ３１と、第２グローバル入出力ラインＧＩＯ２に載せられたデータを反転させて、第３プルダウン信号ＰＤ３として伝達するＮＯＲゲートＮＲ３１と、で構成される。
【００２６】
第３駆動部３３は、第３プルアップ信号ＰＵ３に応答して、第１グローバル入出力ラインＧＩＯ１を内部電圧ＶＰＥＲＩでプルアップ駆動するＰＭＯＳトランジスタＰ３１と、第３プルダウン信号ＰＤ３に応答して、第１グローバル入出力ラインＧＩＯ１を接地電圧ＶＳＳでプルダウン駆動するＮＭＯＳトランジスタＮ３１と、で構成される。ここで、ＰＭＯＳトランジスタＰ３１は、低いしきい電圧を有するＭＯＳトランジスタからなることが好ましい。低いしきい電圧を有するＰＭＯＳトランジスタＰ３１は、低い電源電圧ＶＤＤで書き込み動作が行われても、充分の電流駆動力を確保できるようにする。
【００２７】
データ入力ドライバ６は、図６に示すように、第４プルアップ／プルダウン信号生成部６０及び第４駆動部６２で構成される。
【００２８】
第４プルアップ／プルダウン信号生成部６０は、第２差動増幅部６１と、データ入力クロックＤＩＮＣＬＫに応答して第２差動増幅部６１の動作をイネーブルさせるＰＭＯＳトランジスタＰ６２〜Ｐ６４及びＮＭＯＳトランジスタＮ６４で構成される。第２差動増幅部６１は、ＰＭＯＳトランジスタＰ６０，Ｐ６１及びＮＭＯＳトランジスタＮ６０〜Ｎ６３で構成され、データパッド４及びデータバッファ５を通じて入力されたデータＤＩＮを差動増幅して、第４プルアップ信号ＰＵ４及び第４プルダウン信号ＰＤ４を生成する。このような構成の第２差動増幅部６１は、データ入力クロックＤＩＮＣＬＫがハイレベルの時に駆動されて、データＤＩＮがハイレベルの場合にローレベルの第４プルアップ信号ＰＵ４及び第４プルダウン信号ＰＤ４を生成し、データＤＩＮがローレベルの場合にハイレベルの第４プルアップ信号ＰＵ４及び第４プルダウン信号ＰＤ４を生成する。
【００２９】
第４駆動部６２は、第４プルアップ信号ＰＵ４に応答して、第２グローバル入出力ラインＧＩＯ２を内部電圧ＶＰＥＲＩでプルアップ駆動するＰＭＯＳトランジスタＰ６５と、第４プルダウン信号ＰＤ４に応答して、第２グローバル入出力ラインＧＩＯ２を接地電圧ＶＳＳでプルダウン駆動するＮＭＯＳトランジスタＮ６５と、で構成される。ここで、ＰＭＯＳトランジスタＰ６５は、低いしきい電圧を有するＭＯＳトランジスタからなることが好ましい。低いしきい電圧を有するＰＭＯＳトランジスタＰ６５は、低い電源電圧ＶＤＤで読み出し動作が行われても、充分の電流駆動力を確保できるようにする。
【００３０】
次に、このように構成されたデータ制御回路の動作について説明する。ここでは、読み出し動作が行われる場合、書き込み動作が行われる場合及びパワーダウンモードなどのスタンバイモードにおける動作の場合に分けて説明する。
【００３１】
まず、読み出し動作で第１イネーブル信号ＯＥがハイレベルにイネーブルされるので、第１グローバル入出力ラインプリチャージ部１０のＰＭＯＳトランジスタＰ１０及び第２グローバル入出力ラインプリチャージ部１１のＰＭＯＳトランジスタＰ１１は両方ともターンオフされる。このような状態で、入出力ラインセンスアンプドライバ２は、ストローブ信号ＩＯＳＴＢに応答してローカル入出力ラインＬＩＯ及び反転ローカル入出力ラインＬＩＯＢのデータを差動増幅して、第１グローバル入出力ラインＧＩＯ１を駆動する。この時、入出力ラインセンスアンプドライバ２に含まれている第１駆動部２２のＰＭＯＳトランジスタＰ２５は、低いしきい電圧を有するＭＯＳトランジスタからなるので、充分の電流駆動力を確保して第１グローバル入出力ラインＧＩＯ１を駆動する。また、ハイレベルにイネーブルされた第１イネーブル信号ＯＥにより、第２プルアップ／プルダウン信号生成部３０は第１グローバル入出力ラインＧＩＯ１に載せられたデータを増幅して、第２グローバル入出力ラインＧＩＯ２に伝達する。この時、第２グローバル入出力ラインＧＩＯ２を駆動する第２駆動部３１のＰＭＯＳトランジスタＰ３０は、低いしきい電圧を有するＭＯＳトランジスタからなるので、充分の電流駆動力を確保して第２グローバル入出力ラインＧＩＯ２を駆動する。
【００３２】
以上の如く、本実施例のデータ制御回路は、低いしきい電圧を有するＭＯＳトランジスタからなるＰＭＯＳトランジスタＰ２５及びＰＭＯＳトランジスタＰ３０により充分の電流駆動力を確保することによって、低い電源電圧ＶＤＤで動作しても、速い動作速度で読み出し動作が行われるようにしている。
【００３３】
次に、書き込み動作で第２イネーブル信号ＷＴ＿ＥＮがハイレベルにイネーブルされるので、第１グローバル入出力ラインプリチャージ部１０のＰＭＯＳトランジスタＰ１０及び第２グローバル入出力ラインプリチャージ部１１のＰＭＯＳトランジスタＰ１１は両方ともターンオフされる。このような状態で、データ入力ドライバ６は、データ入力クロックＤＩＮＣＬＫに応答して、データパッド４及びデータバッファ５を通じて入力されたデータＤＩＮを差動増幅して、第２グローバル入出力ラインＧＩＯ２を駆動する。この時、データ入力ドライバ６に含まれている第４駆動部６２のＰＭＯＳトランジスタＰ６５は、低いしきい電圧を有するＭＯＳトランジスタからなるので、充分の電流駆動力を確保して第２グローバル入出力ラインＧＩＯ２を駆動する。また、ハイレベルにイネーブルされた第２イネーブル信号ＷＴ＿ＥＮにより、第３プルアップ／プルダウン信号生成部３２は、第２グローバル入出力ラインＧＩＯ２に載せられたデータを増幅して、第１グローバル入出力ラインＧＩＯ１に伝達する。この時、第１グローバル入出力ラインＧＩＯ１を駆動する第３駆動部３３のＰＭＯＳトランジスタＰ３１は、低いしきい電圧を有するＭＯＳトランジスタからなるので、充分の電流駆動力を確保して第１グローバル入出力ラインＧＩＯ２を駆動する。
【００３４】
以上の如く、本実施例のデータ制御回路は、低いしきい電圧を有するＭＯＳトランジスタからなるＰＭＯＳトランジスタＰ６５及びＰＭＯＳトランジスタＰ３１により充分の電流駆動力を確保することによって、低い電源電圧ＶＤＤで動作しても、速い動作速度で書き込み動作が行われるようにしている。
【００３５】
最後に、読み出し動作及び書き込み動作が行われない場合、すなわち、例えば、パワーダウンモードなどのスタンバイモードにおいて第１イネーブル信号ＯＥ及び第２イネーブル信号ＷＴ＿ＥＮは両方ともローレベルである。したがって、第１グローバル入出力ラインプリチャージ部１０のＰＭＯＳトランジスタＰ１０がターンオンされて、第１グローバル入出力ラインＧＩＯ１を内部電圧ＶＰＥＲＩで駆動し、第２グローバル入出力ラインプリチャージ部１１のＰＭＯＳトランジスタＰ１１がターンオンされて、第２グローバル入出力ラインＧＩＯ２を内部電圧ＶＰＥＲＩで駆動する。このような状態で、読み出し動作または書き込み動作で動作する入出力ラインセンスアンプドライバ２、グローバル入出力ラインリピータ３、データ入力ドライバ６は駆動されない。ところが、入出力ラインセンスアンプドライバ２に含まれてるＰＭＯＳトランジスタＰ２５、グローバル入出力ラインリピータ３に含まれているＰＭＯＳトランジスタＰ３０及びＰＭＯＳトランジスタＰ３１、及びデータ入力ドライバ６に含まれているＰＭＯＳトランジスタＰ６５は、低いしきい電圧を有するＭＯＳトランジスタからなるため、スタンバイモードで漏れ電流を増加させることがある。しかし、本実施例のデータ制御回路は、読み出し動作及び書き込み動作が行われない場合、第１グローバル入出力ラインＧＩＯ１及び第２グローバル入出力ラインＧＩＯ２を内部電圧ＶＰＥＲＩで駆動することによって、漏れ電流を減少させている。
【００３６】
以上説明したように、本実施例のデータ制御回路は、第１グローバル入出力ラインＧＩＯ１及び第２グローバル入出力ラインＧＩＯ２を駆動するＰＭＯＳトランジスタを、低いしきい電圧を有するＭＯＳトランジスタで構成し、電流駆動力を確保することによって、低い電源電圧ＶＤＤでｔＡＡ特性が劣化することを防止している。また、本実施例のデータ制御回路は、読み出し動作または書き込み動作が行われない場合には、第１グローバル入出力ラインＧＩＯ１及び第２グローバル入出力ラインＧＩＯ２を内部電圧ＶＰＥＲＩでプリチャージさせることによって、漏れ電流を減少させている。
【００３７】
上記の実施例とは違い、第１グローバル入出力ラインＧＩＯ１及び第２グローバル入出力ラインＧＩＯ２を駆動するＮＭＯＳトランジスタを、しきい電圧の低いＭＯＳトランジスタで構成することもできる。すなわち、入出力ラインセンスアンプドライバ２に含まれているＮＭＯＳトランジスタＮ２５と、グローバル入出力ラインリピータ３に含まれているＮＭＯＳトランジスタＮ３０及びＮＭＯＳトランジスタＮ３１と、データ入力ドライバ６に含まれているＮＭＯＳトランジスタＮ６５とを、低いしきい電圧を有するＭＯＳトランジスタで構成することもできる。
【００３８】
このように具現された実施例では、図２に示す第１グローバル入出力ラインプリチャージ部１０及び図３に示す第２グローバル入出力ラインプリチャージ部１１の構成を、図７に示す回路に取り替えなければならない。図７に示すように、第１グローバル入出力ラインプリチャージ部１０及び第２グローバル入出力ラインプリチャージ部１１の他の実施例は、第１イネーブル信号ＯＥ及び第２イネーブル信号ＷＴ＿ＥＮを受信して駆動信号ＤＲＶを生成するＮＯＲゲートＮＲ７０と、駆動信号ＤＲＶに応答してグローバル入出力ラインＧＩＯを接地電圧ＶＳＳでプルダウン駆動するＮＭＯＳトランジスタＮ７０と、で構成される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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