(57)【要約】【課題】短チャネル化を可能とし、オン抵抗と寄生容量の低減を図った絶縁ゲート型炭化珪素ラテラル電界効果トランジスタを提供する。【解決手段】ドリフト領域(５)表面の一部に電界緩和領域(９)を設け、ソース領域(３)とドリフト領域(５)との間に凹部(リセス)(８)を形成したリセスゲート構造を有し、凹部(リセス)(８)底面の両端部近傍にソース領域(３)、ドリフト領域(５)の薄い領域(３a、５a)を設ける。【選択図】図１
2011049407.tif 000002
【特許請求の範囲】
【請求項１】
一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース領域(３)およびドリフト領域(５、６)と、前記一主面に接し前記ドリフト領域(６)内に形成された前記一導電型とは反対導電型のドレイン領域(７)と、前記一主面に接し前記ソース領域(３)に近接するドリフト領域(５)の表面部分に前記ドリフト領域(５)の深さより浅く形成された前記一導電型の電界緩和領域(９)と、前記離間して形成されたソース領域(３)およびドリフト領域(５)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(３)に接する第１の側面と、前記ドリフト領域(５)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース領域(３)およびドリフト領域(５)を接続する底面とからなる凹部(８)と、前記ソース領域(３)の一部および前記電界緩和領域(９)が接する前記一主面を覆い、前記凹部(８)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(１１)と、前記ゲート絶縁膜(１１)上に形成されたゲート電極(１２)と、前記ソース、ドレイン領域(３、７)に電気的に接続されたソース、ドレイン電極(１３、１４)とを有し、前記ソース、ドリフト領域(３、５)を接続する前記底面に隣接する前記炭化珪素半導体領域(２)部分でチャネル形成領域を構成し、前記底面の両端近傍の部分は前記ソース、ドリフト領域(３、５)の薄い領域(３a、５a)に接して、前記ゲート電極(１２)は前記電界緩和領域(９)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項２】
前記ゲート電極(１２)直下の前記一主面に接する前記ソース領域(３)の表面部分に前記ソース領域(３)の深さより浅い前記一導電型の容量緩和領域(１０)が形成されてなることを特徴とする請求項１記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項３】
前記ドリフト領域は、キャリア不純物濃度の異なる二つ以上の部分(５、６)からなり、各部分のキャリア不純物濃度がドレイン電極(１４)側からゲート電極(１２)側に向かって段階的に低く選定されてなることを特徴とする請求項１記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項４】
前記電界緩和領域(９)の長さは、前記凹部(８)の前記第２の側面から１μｍより長く、前記電界緩和領域(９)と前記ドリフト領域(５)との境界部からドレイン電極(１４)までの長さの２/３より短く選定されてなることを特徴とする請求項１記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項５】
前記ソース領域(３)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(４)が形成され、該キャリア不純物濃度は前記ドリフト領域(６)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項１記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項６】
前記一導電型はｐ型であり、前記一導電型とは反対導電型はｎ型であることを特徴とする請求項１記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項７】
一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域内に前記一主面に接し、互いに離間しかつ前記一主面から第１の所定の深さで形成された前記一導電型とは反対導電型のソース領域(３)およびドリフト領域(５、６)と、前記一主面に接し前記ドリフト領域(６)内に形成された前記一導電型とは反対導電型のドレイン領域(７)と、前記一主面に接し前記ソース領域(３)に近接するドリフト領域(５)の表面部分に前記ドリフト領域(５)の深さより浅く形成された前記一導電型の電界緩和領域(９)と、前記離間して形成されたソース領域(３)およびドリフト領域(５)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(３)に接しかつ前記第１の所定の深さと実質的に同じ長さをもつ第１の側面と、前記ドリフト領域(５)に接しかつ前記前記第１の所定の深さと実質的に同じ長さをもつ第２の側面と、前記一主面から第２の所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース領域(３)およびドリフト領域(５)を接続する底面とからなる凹部(８)と、前記ソース領域(３)の一部および前記電界緩和領域(９)が接する前記一主面を覆い、前記凹部(８)の前記第１および第２の側面上および前記底面上に形成されたゲート絶縁膜(１１)と、前記ゲート絶縁膜(１１)上に形成されたゲート電極(１２)と、前記ソース、ドレイン領域(３、７)に電気的に接続されたソース、ドレイン電極(１３、１４)とを有し、前記ソース領域(３)およびドリフト領域(５)を接続する前記底面の全長にわたり隣接する前記炭化珪素半導体領域(２)部分でチャネル形成領域を構成し、前記第２の所定の深さは前記第１の所定の深さとほぼ等しいかそれより浅く選定されてなり、前記ゲート電極(１２)は前記電界緩和領域(９)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項８】
前記ゲート電極(１２)直下の前記一主面に接する前記ソース領域(３)の表面部分に前記ソース領域(３)の深さより浅い前記一導電型の容量緩和領域(１０)が形成されてなることを特徴とする請求項７記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項９】
前記ドリフト領域キャリア不純物濃度の異なる二つ以上の部分(５、６)からなり、各部分のキャリア不純物濃度がドレイン電極(１４)側からゲート電極(１２)側に向かって段階的に低く選定されてなることを特徴とする請求項７記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項１０】
前記電界緩和領域(９)の長さは、前記凹部(８)の前記第２の側面から１μｍより長く、前記電界緩和領域(９)と前記ドリフト領域(５)との境界部からドレイン電極(１４)までの長さの２/３より短く選定されてなることを特徴とする請求項７記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項１１】
前記ソース領域(３)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(４)が形成され、該キャリア不純物濃度は前記ドレイン領域(７)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項７記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【請求項１２】
前記一導電型はｐ型であり、前記一導電型とは反対導電型はｎ型であることを特徴とする請求項７記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、リセスゲート構造を用い炭化珪素(ＳｉＣ)基板上に作製した、絶縁ゲート型ラテラル電界効果トランジスタに関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）はシリコン（Ｓｉ）と比較してバンドギャップが広い、破壊電界強度が大きい、電子の飽和ドリフト速度が大きいなど優れた物性を有する。したがって、ＳｉＣを出発材料として用いることにより、Ｓｉの限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。またＳｉＣにはＳｉと同様に熱酸化によって絶縁層(酸化膜)を形成できるという特徴がある。これらのことから、ＳｉＣ単結晶を素材料とした絶縁ゲート型電界効果トランジスタ(以下ＳｉＣ  ＭＩＳＦＥＴ、典型的にはＭＯＳＦＥＴとして知られている)高耐圧で低オン抵抗のデバイスが実現できると考えられ、数多くの研究開発が行われている。
【０００３】
また、ＳｉＣは過渡応答特性が優れていることも知られており、１００ｋＨｚを超える高周波領域での利用も可能となる。Ｓｉでは実現できないような高周波・高パワー密度を持つパワーＩＣの作製が可能となる。ＩＣ化を考慮に入れた場合、横型の電力素子(ラテラルパワーデバイス)を開発する意義は大きい。
【０００４】
パワーデバイスへの適用を考慮したＳｉＣラテラルＭＩＳＦＥＴにおいては、ｐ型領域の表面に厚みの薄いリサーフ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）と呼ばれるｎ型のドリフト領域を設け、逆バイアス時はｐｎ接合からの空乏層の伸びを利用することにより高耐圧化と低抵抗化を図る構造が一般に知られている。最近では、このドリフト領域の表面にｐ型の電界緩和領域を設ける試みがなされている。ドリフト領域がｐ型領域とｐ型の電界緩和領域とで挟みこまれることにより、ドリフト領域の空乏化が促されることから、ドリフト領域のキャリアキャリア不純物濃度を一層高くしてオン抵抗の低減が期待できるというものである。
【０００５】
ドリフト領域表面に電界緩和領域を設けたＳｉＣラテラルＭＯＳＦＥＴは、図１７に示すように従来提案されている(非特許文献１参照)。すなわち、このデバイスは、ｐ＋型の基板２１上に形成したｐ型エピタキシャル層２２内に、ソース領域２３、２４(２４はソース電極３１の高キャリア不純物濃度のコンタクト領域)、ドレイン領域２７(ドレイン電極３２の高キャリア不純物濃度のコンタクト領域)、ＲＥＳＵＲＦ１領域２５、ＲＥＳＵＲＦ２領域２６とで構成されるドリフト領域、を設け、ドリフト領域表面にｐ型の電界緩和領域２８を形成し、エピタキシャル層表面に形成したゲート酸化膜上にゲート電極３０を設け、基板２１に基板電極３３を形成した構造をもつ。
【０００６】
この構造をもつデバイスでは、降服電圧が１４３０Ｖ、オン抵抗５７ｍΩｃｍ２、デバイス性能(Ｆｉｇｕｒｅ  ｏｆ  Ｍｅｒｉｔ)を表すＶＢ２/ＲＯＮが３６ＭＷ/ｃｍ２(Ｓｉ面上に形成した場合)、４４ＭＷ/ｃｍ２(Ｃ面上に形成した場合)が得られたと報告されている。
【０００７】
ドリフト領域と電界緩和領域を用いた、ＳｉＣラテラルＭＩＳＦＥＴの高耐圧化、低オン抵抗化のキーとなるパラメータは、リサーフ構造を構成するドリフト領域と電界緩和領域のキャリア不純物濃度と長さにあり、適切に選択することにより相応の効果を期待できるが、そうした努力によるオン抵抗低減効果が頭打ちになってきており、次なるアプローチへの模索がはじまろうとしている。
【０００８】
また、ＳｉＣラテラルＭＩＳ  ＦＥＴのパワーシステムへの応用を考えると、個別デバイスのオン抵抗低減と並行して、電力損失の抑制も考慮しなければならない事項である。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】“４Ｈ−ＳｉＣ  Ｄｏｕｂｌｅ  ＲＥＳＵＲＦ  ＭＯＳＦＥＴｓ  ｗｉｔｈ  ａ  Ｒｅｃｏｒｄ  Ｐｅｒｆｏｒｍａｎｃｅ  ｂｙ  Ｉｎｃｒｅａｓｉｎｇ  ＲＥＳＵＲＦ  Ｄｏｓｅ”Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ２０ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ‘ｓ  Ｍａｙ  １８−２２,  ２００８  第２６３−２６５頁(第２６３頁、Ｆｉｇ.１)
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１７に示したＳｉＣラテラルＭＯＳＦＥＴでは、降服電圧が１４３０Ｖ、オン抵抗５７ｍΩｃｍ２、デバイス性能(Ｆｉｇｕｒｅ  ｏｆ  Ｍｅｒｉｔ)を表すＶＢ２/ＲＯＮが３６ＭＷ/ｃｍ２(Ｓｉ面上に形成した場合)、４４ＭＷ/ｃｍ２(Ｃ面上に形成した場合)が得られたと報告されているが、オン抵抗、デバイス性能値ともにＳｉＣの理論的限界値より極めて大きく、実用に供し得るものではない。
ドリフト領域と電界緩和領域を用いた、ＳｉＣラテラルＭＩＳＦＥＴの高耐圧化、低オン抵抗化のキーとなるパラメータは、リサーフ構造を構成するドリフト領域と電界緩和領域のキャリア不純物濃度と長さにあり、適切に選択することにより相応の効果を期待できる。しかしながら、上記従来構造によって得られるデバイスの性能を見る限り、リサーフ構造の採用、パラメータの適切な選択だけでは十分ではなく、さらなる低オン抵抗実現のためのアプローチ、着眼点のシフトが必要である。以下に、この点について詳述する。
【００１１】
ＳｉＣラテラルＭＩＳＦＥＴの Ｆｉｇｕｒｅ  ｏｆ  Ｍｅｒｉｔとして、ＶＢ２/ＲＯＮが用いられる。ここで、ＶＢは耐圧、ＲＯＮ（以下「オン抵抗」という）はオン状態での抵抗のことである。
オン抵抗の構成要素は以下の通りである。
(1)ドレイン(ドリフト)領域の抵抗：ＲＤｒ
(2)チャネル領域の抵抗：ＲＣｈ
(3)ドレイン電極とドレイン領域とのコンタクト抵抗：ＲＤＣ
(4)ソース電極とソース領域とのコンタクト抵抗：ＲＳＣ
上記抵抗には次の大小関係がある。
ＲＤｒ 〜 ＲＣｈ >> ＲＤＣ 〜 ＲＳＣ
上記抵抗の値に効く因子は下記の通りである。
(1)ＲＤｒ：耐圧 ‥‥ 耐圧を高くするにはドレイン(ドリフト)領域のキャリア不純物濃度を下げて領域のキャリア不純物濃度を下げて領域の長さを長くする必要があるのでドレイン(ドリフト)抵抗ＲＤｒは大きくなる。
(2)ＲＣｈ：チャネル長‥‥チャネル長を短くするとチャネル抵抗ＲＣｈは小さくなる。
(3) ＲＤＣ：電極材料、ドレイン領域表面ドナー濃度
(4) ＲＳＣ：電極材料、ソース領域表面ドナー濃度
従来の研究開発は、主として(1)に注力しており、(2)はほとんど検討されていない。(3)、(4)については現状大きな問題とは見做されていない。
本発明の一つめの課題は、(2)に着眼したもので、サブミクロンのチャネル長を有するＳｉＣラテラルＭＩＳＦＥＴを実現することである。短チャネル化の課題は、ＳｉＣ  ＭＩＳＦＥＴの短チャネル効果を抑制することである。
【００１２】
ＳｉＣ  ＭＩＳＦＥＴでは、Ｓｉ  ＭＩＳＦＥＴよりオン抵抗を２桁下げることができるとされており、デバイスの性能向上のためにはオン抵抗の低減が重要な要素となる。オン抵抗低減の端的なアプローチはゲート長(＝チャネル長)を短くすることであるが、一般的には、短かいゲート長のＭＩＳＦＥＴを作製する場合、ゲート長のみならずゲート絶縁膜(酸化膜)ならびにソース、ドレイン(ドリフト)領域の厚さも併せて縮小(スケールダウン)する必要がある。ゲート長が３μｍ、ゲート酸化膜の厚さが４０ｎｍ、ソース、ドレイン(ドリフト)領域厚さが３００ｎｍの寸法をもつ図１７に示すような従来のＳｉＣ  ＭＩＳＦＥＴのゲート長を１μｍにしようとすると、ゲート酸化膜を１３ｎｍ、ソース、ドレイン(ドリフト)領域厚さを１００ｎｍに縮小することになる。この結果、ゲート長が短くなる点ではオン抵抗は低減される一方で、オン抵抗を構成する他方の主要成分であるソース、ドレイン(ドリフト)領域でのシート抵抗は１３ｋΩ/□から２０ｋΩ/□に増加してしまい、ゲート(チャネル)長短縮によるオン抵抗の低減効果が相殺されてしまうという問題があった。また、逆に、ソース、ドレイン(ドリフト)領域をある程度の厚さを維持してゲート(チャネル)長を短くしていくと、シート抵抗成分は低くできても、短チャネル効果が発生しデバイスの閾値電圧(Ｖｔｈ)が不安定になるという問題に遭遇する恐れがあった。
【００１３】
パワーシステムへの適用を考えるとき考慮すべきもう一つの事項は、ＳｉＣ  ＭＩＳＦＥＴに寄生する容量を低減する必要があるということでありこれが本発明の二つ目の課題である。以下に、ＳｉＣ  ＭＩＳＦＥＴで構成されるインバータ回路(直流を交流に変換する回路)を例にとり詳述する。
【００１４】
図３はインバータ回路構成図を示し、直列接続されたスイッチデバイスとしてのＳｉＣ  ＭＩＳＦＥＴ２１および２２、２３および２４(２１Ｇ〜２４Ｇはゲート電極端子、２１Ｓ〜２４Ｓはソース電極端子を示す)と負荷ＺＬとがブリッジ接続された構成において、１９に＋、２０に−のＤＣ電圧を印加し、スイッチ２１、２２、２３、２４のオン・オフを時間的に制御することによって交流を得る。具体的には、スイッチ２１、２４をオン、スイッチ２２、２３をオフにすると負荷ＺＬには左から右方向に電流が流れる。
次に、スイッチ２１、２４をオフ、スイッチ２２、２３をオンにすると、負荷ＺＬには右から左方向に電流が流れ、これで交流に変換されたことになる。
直流から交流への変換効率を決める因子は、二つある。一つ目はスイッチがオンしている時の抵抗（オン抵抗）であり、二つ目は各スイッチのゲート電極とドレイン、ソース、領域との重なりに起因する寄生容量(ＣＧＤ、ＣＧＳ)である。すなわち、スイッチ２１、２２、２３、２４のオン・オフは、ＳｉＣ  ＭＩＳＦＥＴのゲート・ソース間にパルス状の電圧信号を印加することによって制御するが、スイッチング時に、この寄生容量(ＣＧＤ、ＣＧＳ)を通して流れる電流は、負荷に供給されずに無駄に消費されてしまうからである。
【００１５】
また、ＭＩＳＦＥＴを作製しようとする場合、ＳｉＣプロセスでは、Ｓｉ  ＭＩＳＦＥＴ製造プロセスで一般に用いられている自己整合技術を用いることができないため、非自己整合的に行わざるを得ないという制約から、短ゲート(チャネル)長のＭＩＳＦＥＴの実現が困難である。すなわち、ＳｉＣプロセスでは、不純物のイオン注入後に行う活性化アニールの温度がＳｉプロセスに比べて高く(１６００℃程度)、ゲート絶縁膜がその高温処理に耐えられないので、ゲート絶縁膜、ゲート電極形成をイオン注入による不純物領域形成後に非自己整合的に行うことになるからである。したがって、非自己整合的に作製した場合でも短ゲート(チャネル)長のＳｉＣ  ＭＩＳＦＥＴを得られる製造方法もその出現が期待されている。
【００１６】
本発明は、上記問題に鑑み、オン抵抗の低いＳｉＣラテラルＭＩＳＦＥＴを提供するものであって、短チャネル長化を図った場合でも短チャネル効果を抑制できるデバイスを提供することを目的とするものである。
本発明はまた、ゲート電極とドレイン、ソース領域との重なりに起因する寄生容量の低減を図ったＳｉＣラテラルＭＩＳＦＥＴを提供することを目的とするものである。
本発明はさらに、非自己整合製造プロセスを使用した場合でも短ゲート(チャネル)長デバイスの実現を可能とするＳｉＣ  ＭＩＳＦＥＴの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１７】
本発明は、上記目的を達成するためになされたものであり、請求項１に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース領域(３)およびドリフト領域(５、６)と、前記一主面に接し前記ドリフト領域(６)内に形成された前記一導電型とは反対導電型のドレイン領域(７)と、前記一主面に接し前記ソース領域(３)に近接するドリフト領域(５)の表面部分に前記ドリフト領域(５)の深さより浅く形成された前記一導電型の電界緩和領域(９)と、前記離間して形成されたソース領域(３)およびドリフト領域(５)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(３)に接する第１の側面と、前記ドリフト領域(５)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース領域(３)およびドリフト領域(５)を接続する底面とからなる凹部(８)と、前記ソース領域(３)の一部および前記電界緩和領域(９)が接する前記一主面を覆い、前記凹部(８)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(１１)と、前記ゲート絶縁膜(１１)上に形成されたゲート電極(１２)と、前記ソース、ドレイン領域(３、７)に電気的に接続されたソース、ドレイン電極(１３、１４)とを有し、前記ソース、ドリフト領域(３、５)を接続する前記底面に隣接する前記炭化珪素半導体領域(２)部分でチャネル形成領域を構成し、前記底面の両端近傍の部分は前記ソース、ドリフト領域(３、５)の薄い領域(３a、５a)に接して、前記ゲート電極(１２)は前記電界緩和領域(９)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【００１８】
本発明は、上記目的を達成するためになされたものであり、請求項２に記載のものは、前記ゲート電極(１２)直下の前記一主面に接する前記ソース領域(３)の表面部分に前記ソース領域(３)の深さより浅い前記一導電型の容量緩和領域(１０)が形成されてなることを特徴とする請求項１記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【００１９】
本発明は、上記目的を達成するためになされたものであり、請求項３に記載のものは、前記ドリフト領域は、キャリア不純物濃度の異なる二つ以上の部分(５、６)からなり、各部分のキャリア不純物濃度がドレイン電極(１４)側からゲート電極(１２)側に向かって段階的に低く選定されてなることを特徴とする請求項１記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【００２０】
本発明は、上記目的を達成するためになされたものであり、請求項４に記載のものは、前記電界緩和領域(９)の長さは、前記凹部(８)の前記第２の側面から１μｍより長く、前記電界緩和領域(９)と前記ドリフト領域(５)との境界部からドレイン電極(１４)までの長さの２/３より短く選定されてなることを特徴とする請求項１記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【００２１】
本発明は、上記目的を達成するためになされたものであり、請求項５に記載のものは、前記ソース領域(３)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(４)が形成され、該キャリア不純物濃度は前記ドリフト領域(６)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項１記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【００２２】
本発明は、上記目的を達成するためになされたものであり、請求項６に記載のものは、前記一導電型はｐ型であり、前記一導電型とは反対導電型はｎ型であることを特徴とする請求項１記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【００２３】
本発明は、上記目的を達成するためになされたものであり、請求項７に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域内に前記一主面に接し、互いに離間しかつ前記一主面から第１の所定の深さで形成された前記一導電型とは反対導電型のソース領域(３)およびドリフト領域(５、６)と、前記一主面に接し前記ドリフト領域(６)内に形成された前記一導電型とは反対導電型のドレイン領域(７)と、前記一主面に接し前記ソース領域(３)に近接するドリフト領域(５)の表面部分に前記ドリフト領域(５)の深さより浅く形成された前記一導電型の電界緩和領域(９)と、前記離間して形成されたソース領域(３)およびドリフト領域(５)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(３)に接しかつ前記第１の所定の深さと実質的に同じ長さをもつ第１の側面と、前記ドリフト領域(５)に接しかつ前記前記第１の所定の深さと実質的に同じ長さをもつ第２の側面と、前記一主面から第２の所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース領域(３)およびドリフト領域(５)を接続する底面とからなる凹部(８)と、前記ソース領域(３)の一部および前記電界緩和領域(９)が接する前記一主面を覆い、前記凹部(８)の前記第1および第2の側面上および前記底面上に形成されたゲート絶縁膜(１１)と、前記ゲート絶縁膜(１１)上に形成されたゲート電極(１２)と、前記ソース、ドレイン領域(３、７)に電気的に接続されたソース、ドレイン電極(１３、１４)とを有し、前記ソース領域(３)およびドリフト領域(５)を接続する前記底面の全長にわたり隣接する前記炭化珪素半導体領域(２)部分でチャネル形成領域を構成し、前記第２の所定の深さは前記第１の所定の深さとほぼ等しいかそれより浅く選定されてなり、前記ゲート電極(１２)は前記電界緩和領域(９)に対して重畳配置されてなることを特徴とするリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【００２４】
本発明は、上記目的を達成するためになされたものであり、請求項８に記載のものは、前記ゲート電極(１２)直下の前記一主面に接する前記ソース領域(３)の表面部分に前記ソース領域(３)の深さより浅い前記一導電型の容量緩和領域(１０)が形成されてなることを特徴とする請求項７記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【００２５】
本発明は、上記目的を達成するためになされたものであり、請求項９に記載のものは、前記ドリフト領域キャリア不純物濃度の異なる二つ以上の部分(５、６)からなり、各部分のキャリア不純物濃度がドレイン電極(１４)側からゲート電極(１２)側に向かって段階的に低く選定されてなることを特徴とする請求項７記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【００２６】
本発明は、上記目的を達成するためになされたものであり、請求項１０に記載のものは、前記電界緩和領域(９)の長さは、前記凹部(８)の前記第２の側面から１μｍより長く、前記電界緩和領域(９)と前記ドリフト領域(５)との境界部からドレイン電極(１４)までの長さの２/３より短く選定されてなることを特徴とする請求項７記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【００２７】
本発明は、上記目的を達成するためになされたものであり、請求項１１に記載のものは、前記ソース領域(３)の表面部分には、前記一主面に接しかつ前記ソース領域の深さより浅い高キャリア不純物濃度のソース領域(４)が形成され、該キャリア不純物濃度は前記ドレイン領域(７)のキャリア不純物濃度とほぼ等しいことを特徴とする請求項７記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【００２８】
本発明は、上記目的を達成するためになされたものであり、請求項１２に記載のものは、前記一導電型はｐ型であり、前記一導電型とは反対導電型はｎ型であることを特徴とする請求項７記載のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタである。
【発明の効果】
【００２９】
本発明のリセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタによれば、次のような効果を奏する。
すなわち、リセスゲート構造の採用によりゲート電極に隣接するソース、ドレイン(ドリフト)領域の厚さを選択的に薄く、もしくは実質ゼロにできるので、短チャネル効果を抑制でき、短ゲート長(チャネル長)によるオン抵抗の低いＳｉＣラテラルＭＩＳＦＥＴを得ることができる。ゲート電極隣接部から離れたソース、ドレイン(ドリフト)領域は厚さは薄くしなくてすむので、ソース、ドレイン(ドリフト)領域のシート抵抗上昇の恐れもなくなるため、この点でもデバイスのオン抵抗を低減できる。その結果、本発明によるＳｉＣラテラルＭＩＳＦＥＴは、パワーＩＣの構成素子として好適なものとなる。
また、自己整合によらずとも短ゲート長(チャネル長)のＳｉＣ  ＭＩＳＦＥＴを作製することが可能となる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態１が適用されたＳｉＣラテラルＭＩＳＦＥＴを示す断面図。
【図２】本発明の実施の形態２が適用されたＳｉＣラテラルＭＩＳＦＥＴを示す断面図。
【図３】インバータ回路構成図。
【図４】本発明の実施の形態３が適用されたＳｉＣラテラルＭＩＳＦＥＴを示す断面図。
【図５】図１に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図６】図１に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図７】図１に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図８】図１に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図９】図２に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図１０】図２に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図１１】図２に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図１２】図２に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図１３】図３に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図１４】図３に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図１５】図３に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図１６】図３に示すＳｉＣラテラルＭＩＳＦＥＴの製造方法を示す工程図。
【図１７】従来のＳｉＣラテラルＭＯＳＦＥＴの断面図。
【発明を実施するための形態】
【００３１】
以下に、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、実施の形態を説明する全図において、同一の機能を有する部材には同一の符号を付し、必要な場合以外の繰り返し説明は省略する。
［実施の形態１］
図１は、実施の形態１にかかるＳｉＣラテラルＭＩＳＦＥＴを示す。ＳｉＣ基板１上にｐ型のＳｉＣ半導体領域２を形成した基体を準備し、ＳｉＣ半導体領域２内にその一主面に隣接し、離間・対向するｎ型のソース領域３、ｎ型のドリフト領域(この図ではｎ−型の領域５とそれに隣接するｎ型の領域６とから構成されており、ドレイン領域として機能する)を設ける。ｎ−型領域およびｎ型領域６は、先に述べたように、リサーフ領域とも呼ばれている。ドリフト領域は、図示のような二つの異なるキャリア不純物濃度の領域からなる形態に限定されず、目標とする耐圧、ドリフト領域の寄生抵抗の大きさとの兼ね合いで、必要に応じ単一のキャリア不純物濃度領域を形成してもよいし、あるいは、三つ以上のキャリア不純物濃度の異なる領域で構成してもよいことに留意すべきである。ドリフト領域を構成するｎ型領域の表面部分にはｎ−型領域から離れた位置にＳｉＣ半導体領域２の一主面に接してｎ型の高キャリア不純物濃度のドレイン電極コンタクト領域７が形成されており、ソース領域表面部分にはｎ型の高キャリア不純物濃度のソース電極コンタクト領域４が形成されている。ｎ−、ｎ、ｎ＋はキャリア不純物濃度の高低をシンボル化したものでｎ−<ｎ<ｎ＋の関係にある。ｎ−型領域の表面部分にはｎ−型領域５の厚さより浅いｐ型の電界緩和領域９がＳｉＣ半導体領域２の一主面に接し、ｎ−型領域５の端縁に沿って設けられている。ここで、ＳｉＣ基板１は、ｐ型、ｎ型あるいは半絶縁性のいずれかであって、結晶面は、(０００１)Ｓｉ面、または(０００−１)Ｃ面とするか、あるいはその他の面方位であってもよい。また、ｐ型ＳｉＣ半導体領域２は、デバイスを構成する領域が形成される活性層であり、例えばキャリア不純物濃度が５×１０１５/ｃｍ３程度でドーピングされた１０μｍの厚さをもつエピタキシャル成長層からなる。ソース、ドレインコンタクト領域４、７のキャリア不純物濃度は約１×１０２０/ｃｍ３である。ｎ−型領域５、ｎ型領域６、ｐ型電界緩和領域９のキャリア不純物濃度は目標耐圧、ドリフト領域の寄生抵抗(オン抵抗に効いてくる要素)の相関で決まるので一概に固定できないが、この例では、ｎ型の領域をのキャリア不純物濃度６×１０１７/ｃｍ３、深さ３００ｎｍで、ｎ−型の領域をキャリア不純物濃度１．４×１０１７/ｃｍ３、深さ３００ｎｍで形成した。また、ｐ型の電界緩和領域９は、キャリア不純物濃度１×１０１８/ｃｍ３、深さ１００ｎｍで形成した。
ソース領域３とｎ−型領域５との離間距離(対向間隔)は１μｍであり、この距離が、すなわちゲート長Lg(チャネル長)を規定する。
【００３２】
図１のＳｉＣラテラルＭＩSＦＥＴ２１には、半導体領域２の一主面側に設けられた凹部８と、凹部を覆うゲート絶縁膜１１上に形成されたゲート電極１２とからなるリセスゲート構造が存在する。すなわち、凹部８は、ソース領域３およびｎ−型領域５の対向する端縁(半導体領域２の一主面上でのソース領域、ドレイン(ドリフト)領域の終端)で挟まれた半導体領域２の一主面側に形成されており、ソース領域３、ｎ−型領域５に接する二つの側面と一主面から所定の深さに位置し二つの側面に連続し離間形成されたソース領域３、ｎ−型領域５を接続する底面から構成されている。この例では、凹部(リセス)は幅２μｍ、深さ１５０ｎｍで形成することができる。
ゲート絶縁膜１１は、シリコン酸化膜を用いることができ、その厚さは例えば、１３ｎｍである。図１では、単純化のために、ゲート絶縁膜１１がＳｉＣ半導体領域２の一主面のほぼ全体を覆うように示しているが、実際に作成される場合には、ＳｉＣ半導体領域２の一主面の一部上および凹部８の両側面および底面上でゲート電極１２に接する部分にのみゲート絶縁膜１１が存在し、ＳｉＣ半導体領域２の一主面上のその他の部分にはより厚い絶縁膜(フィールド絶縁膜)が形成される。また、この例では、ゲート絶縁膜１１として凹部(リセス)８の底面と両側面上ならびにソース領域３およびｎ−型領域５の一部表面上にかけて一様な厚さのものを用いているが、これに限ることなく、例えば、ソース領域３およびｎ−型領域５の一部表面上のゲート絶縁膜を凹部内のそれより厚くしてもよい。これにより、ゲート電極とソース、ドレイン(ドリフト)領域とのオーバラップによる容量の増加を抑制できる。
ゲート電極１２は、ポリシリコン材料を用いることができ、ｎ型の不純物を１×１０２０/ｃｍ３程度ドーピングしたものを利用する。
図１の構造では、凹部８の底面の両端部近傍直下のソース領域３、ｎ−型領域５一部が薄い領域３a、５aとして存在している。また、ソース電極１３直下のソース領域３、ドレインとして機能するｎ型の領域５、６は比較的厚く維持されている。この結果、かかるＳｉＣ  ＭＩＳＦＥＴでは、ゲート長(チャネル長)を短くしていっても短チャネル効果を抑制でき、オン抵抗の低減を可能とするという特徴をもつ。
【００３３】
電界緩和領域９の長さは、電界緩和が十分に得られ高い耐圧を得るためには、前記凹部８の前記第２の側面から１μｍより長く、前記電界緩和領域９と前記ドリフト領域５との境界部からドレイン電極までの長さの２/３より短く、望ましくは１/２以下の長さに選定すればよい。
ゲート電極１２のｎ−型の領域上への張り出し延長は、いわゆるフィールドプレート効果を果たすもので、半導体領域内での空乏層の伸びを助長する働きをもつ。
【００３４】
ソース、ドレインコンタクト領域４、７にそれぞれソース、ドレイン電極１３、１４が電気的に接続される。ソース、ドレイン電極材料としては、Ａｌ(アルミニウム)とＮｉ(ニッケル)を利用できる。これらの材料を蒸着後、１０００℃程度の高温で処理することにより、酸化膜８の開口内のソース、ドレイン領域表面に低抵抗コンタクトをつくることができる。ソース、ドレイン電極の厚さは約１μｍである。同様に基板１に対しても基板電極１５が電気的に接続される。
【００３５】
このデバイスでは、ｐ型の電界緩和領域９は上述の機能に加え、寄生容量低減の働きも併せもつ。すなわち、この場合のゲート電極１２とｎ−型領域５との重なりによるゲート・ドレイン間の静電容量は、ゲートゲート絶縁膜の容量とｐｎ接合のビルトイン容量とが直列接続された合成容量で表わされるが、後者のほうが小さいので、合成容量は主として後者で決まり、ゲート電極重なり容量を低減でき、このような構造をもつＳｉＣ  ＭＩＳＦＥＴは、電力損失の少ない(電力利用効率の高い)前述のインバータを含むパワーエレクトロニクスシステム・回路の構成素子として有益に機能するという特徴をもつ。
【００３６】
以下に、ｎ型のソース、ドレイン領域の表面にｐ型の容量緩和領域設けたことによる効果を数値実例をもとに補足説明する。
ゲート電極とソースまたはドレイン電極間の容量ＣＧＳ(ゲート・ソース間)、ＣＧＤ(ゲート・ドレイン間)は下式（１）で表わされる(ＣＧＳ、ＣＧＤいずれも同じなので、ここではＣＧＳについて言及する)。
【数１】
2011049407.tif 000003
ここで、ＣＯＸは、ゲート絶縁膜(酸化膜)を挟むゲート電極とゲート電極直下のｐ型容量緩和領域との間で構成されるＭＯＳ容量を示し、Ｃｂｉは、ｐ型容量緩和領域と隣接するｎ型ソース領域(ソース電極含む)との間のｐｎ接合で構成されるビルトイン容量を示す。式（１）中のＣＯＸ、Ｃｂｉはそれぞれ以下のように表わされる。
【数２】
2011049407.tif 000004
【数３】
2011049407.tif 000005
以下の数値の場合の実例を計算すると、
【数４】
2011049407.tif 000006
【数５】
2011049407.tif 000007
【数６】
2011049407.tif 000008
となり、この値は、容量緩和領域が存在しない場合の値（＝８０４ｎＦ）と比較すると、極めて低い値であることが分かる。
【００３７】
［実施の形態２］
図２は、実施の形態２にかかるＳｉＣラテラルＭＩＳＦＥＴを示す。このデバイスでは、ＳｉＣ半導体領域２の一主面を基準にして、凹部(リセス)８の底面が位置する深さがソース領域３、ｎ−型の領域５の厚さとほぼ等しく選定されている。理想的には両者の深さ(厚さ)が同一であることが望ましいが、製造プロセス的には同一に合わせこむことが難しいので、凹部底面８の深さをソース、ドレイン領域１３、１４の厚さよりごくわずかに小さくするように制御する。逆の関係になると、チャネル長が目標値より長くなってしまうからである。
この構造によれば、図１の３a、５aに相当するソース領域３、ｎ−領域５の一部の厚さをさらに薄く、ほぼゼロにできるので、短チャネル効果の抑制効果がより高くなるという特徴をもつ。
【００３８】
［実施の形態３］
図４は、実施の形態３にかかるＳｉＣラテラルＭＩＳＦＥＴを示す。このデバイスでは、図１に示す構造に加え、ｐ型の容量緩和領域１０がソース領域３の表面部分に、ＳｉＣ半導体領域２の一主面に接して設けられている。ｐ型の容量緩和領域１０の働きは、［００３５］で述べたことと同様で、ゲート電極とソース領域３との重なりに起因する寄生容量を低減する。この容量緩和領域１０は、例えば、凹部(リセス)８の端部から１μｍ程度張り出し、深さは約１００ｎｍ、キャリア不純物濃度は約１×１０１８/ｃｍ３である。
このデバイスは、ゲート・ドレイン、ゲート・ソース間双方で寄生容量低減を図れるので、最良の実施の形態となる。
【００３９】
図１に示すＳｉＣラテラルＭＩＳＦＥＴを作製する方法について、図５〜図８を参照しながら説明する。
【００４０】
まず、図５に示すように、ＳｉＣ基板１上にｐ型のＳｉＣ半導体領域２を形成したＳｉＣ基体を準備する。ここで、ＳｉＣ基板１は、ｐ型、ｎ型あるいは半絶縁性のいずれかであって、結晶面は、(０００１)Ｓｉ面、または(０００−１)Ｃ面とするか、あるいはその他の面方位であってもよい。また、ｐ型のＳｉＣ半導体領域２は、デバイスを構成する領域が形成される活性層であり、例えばキャリア不純物濃度が５×１０１５/ｃｍ３程度でドーピングされた１０μｍの厚さをもつエピタキシャル成長層からなる。
【００４１】
次いで、図６に示すように、ＳｉＣ半導体領域２の一主面に接して、対向・離間するｎ型のソース領域３およびｎ−型の領域５と、ｎ−型の領域５に隣接するｎ型の領域６をＳｉＣ半導体領域２内に選択的に形成する。また、ソース領域３の表面部分、ｎ−型の領域５から離間したｎ型の領域６の表面部分にｎ＋型のソース、ドレインコンタクト領域４、７をＳｉＣ半導体領域２の一主面に接して選択的に形成する。さらに、ソース領域３に近い側のｎ−型の領域５の表面部分にＳｉＣ半導体領域２の一主面に接し領域５より浅いｐ型の電界緩和領域９を選択的に形成する。ここで示した各領域は、同時の処理ですべてが形成されるわけではなく、キャリア不純物のドーピング条件に合わせて複数のドーピング処理により形成される点に留意すべきである。選択的に形成する手段としては、酸化膜などからなる絶縁膜をＳｉＣ半導体領域２の一主面上に形成し、フォトリソグラフィ技術によりソース、ドレイン領域３、４の形成予定領域上においてその絶縁膜を開口させてマスク(図示せず)を形成し、その後、ｎ型不純物として例えばＰ(リン)，ｐ型不純物としてＡｌ(アルミニウム)をイオン注入する方法を用いることができる。これら各領域のキャリア不純物濃度、寸法(長さ、深さ(厚さ))は図１の説明で述べた通りである。
この後で、基体を、例えば、１６００℃で３０分間アニール処理することで、注入されたｎ型不純物およびｐ型不純物を活性化させる。
【００４２】
次いで、図７に示すように、ソース、ドレイン領域３、４に跨るＳｉＣ半導体領域２を一主面から所定の深さまで選択的に除去して凹部(リセス)８を形成する。ここでの選択的除去は、ＳｉＣ半導体領域２の一主面上に形成した酸化膜などからなる絶縁膜に開口を形成したマスク(図示せず)を用いてドライエッチングで実行することができる。凹部(リセス)８形成の結果、凹部(リセス)８の一方の側面はソース領域３とそれに隣接するソースコンタクト領域４に接し、他方の側面はｎ−型の領域５とそれに隣接するｐ型の電界緩和領域９に接し、凹部(リセス)８の底面はその両端部近傍でソース領域３、ｎ−型の領域５一部の薄い領域３a、５a(図１参照)に接する構造が得られる。
【００４３】
図８の工程では、ＳｉＣ半導体領域２の表面にシリコン酸化膜１１を形成する。厚さは１３ｎｍとすることができる。ここでは、シリコン酸化膜１１が一様な厚さで形成されたように図示されているが、後で形成されるゲート電極１２に接しない酸化膜部分は、より厚さの厚く形成する(通常フィールド酸化膜と呼ぶ)ことができる。
【００４４】
次いで、酸化膜１１上にポリシリコン膜を形成し、フォトリソグラフィ技術でポリシリコン膜上に形成したマスクでパターニング(ポリシリコン膜の選択的除去)して(図示せず)、ポリシリコンからなるゲート電極１１を形成する(図１参照)。ポリシリコン膜には形成時に、または形成後にｎ型不純物を１×１０２０/ｃｍ３の濃度でドーピングする。パターニングしたゲート電極７をマスクとして下地の酸化膜６を選択的に除去し、ゲート酸化膜６を画定する。
【００４５】
図２に示すＳｉＣラテラルＭＩＳＦＥＴを作製する方法について、図９〜図１２を参照しながら説明する。
【００４６】
図９に示す工程は、図５に示した工程と同様である。
【００４７】
図１０に示した工程も、図６に示した工程と基本的には同じであるが、この例では、ソース領域３とｎ−型領域５、電界緩和領域９とが隣接形成されている。必要に応じ図６のように離間形成してもよく、どちらにするかの選択は本質的なものではない。
【００４８】
図１１に示した工程の特徴は、半導体領域２を一主面からｎ型のソース領域３およびｎ−型の領域５の深さ(厚さ)とほぼ等しい深さまで選択的に除去して凹部(リセス)８を形成した点である。この点を除き、この工程での処理内容は図７に関して説明したものと同様である。
【００４９】
図１２で示した工程およびその後の工程処理も、図８に示した工程ならびにその後に行われる処理と同様であるが、出来上がるデバイスは図２に示される構造となる。
【００５０】
図４に示すＳｉＣラテラルＭＩＳＦＥＴを作製する方法について、図１３〜図１６を参照しながら説明する。
【００５１】
図１３に示す工程は、図５に示した工程と同様である。
【００５２】
図１４に示した工程も、図６に示した工程と基本的には同じであるが、この例では、
ソース領域３の表面部分に、ＳｉＣ半導体領域２の一主面に接して浅いｐ型の容量緩和領域１０が選択的に形成される。
【００５３】
図１５に示した工程での処理は、図７で示した工程と同様であり、凹部(リセス)８形成の結果、凹部(リセス)８の一方の側面はソース領域３とそれに隣接するソースコンタクト領域４およびｐ型の容量緩和領域１０に接し、他方の側面はｎ−型の領域５とそれに隣接するｐ型の電界緩和領域９に接し、凹部(リセス)８の底面はその両端部近傍でソース領域３、ｎ−型の領域５一部の薄い領域３a、５a(図４参照)に接する構造が得られる。
【００５４】
図１６で示した工程およびその後の工程処理も、図８に示した工程ならびにその後に行われる処理と同様であるが、出来上がるデバイスは図４に示される構造となる。
【符号の説明】
【００５５】
１  ＳｉＣ基板
２  ＳｉＣ半導体領域
３  ソース領域
３a  ソース領域の薄い領域
４  ソースコンタクト領域
５  ｎ−型の領域(ドリフト領域)
５a  ｎ−型の領域(ドリフト領域)の薄い領域
６  ｎ型の領域(ドリフト領域)
７  ドレインコンタクト領域
８  凹部(リセス)
９  電界緩和領域
１０  容量緩和領域
１１  ゲート絶縁膜
１２  ゲート電極
１３  ソース電極
１４  ドレイン電極
１５  基板電極
【図１】
2011049407.tif 000009
【図２】
2011049407.tif 000010
【図３】
2011049407.tif 000011
【図４】
2011049407.tif 000012
【図５】
2011049407.tif 000013
【図６】
2011049407.tif 000014
【図７】
2011049407.tif 000015
【図８】
2011049407.tif 000016
【図９】
2011049407.tif 000017
【図１０】
2011049407.tif 000018
【図１１】
2011049407.tif 000019
【図１２】
2011049407.tif 000020
【図１３】
2011049407.tif 000021
【図１４】
2011049407.tif 000022
【図１５】
2011049407.tif 000023
【図１６】
2011049407.tif 000024
【図１７】
2011049407.tif 000025