(57)【要約】【課題】回路を構成する素子の特性バラツキの影響を受けることなく、信号伝送で減衰した成分が補償された良好な信号が得られるイコライザ回路を提供する。【解決手段】入力される電圧信号をトランスコンダクタンスにより電流に変換して、その出力に応じて各容量負荷の充放電を行い、容量負荷毎に期間を異ならせて、電圧信号に応じた電流による容量負荷からの電荷の引き抜きと電圧信号に応じた電流による容量負荷への電荷の注入とを行うようにして、デジタルフィルタにおけるハイパスフィルタの機能を実現し、素子の特性バラツキの影響を受けることなくイコライズ機能を実現できるようにする。【選択図】図１
2011066804.tif 000002
【特許請求の範囲】
【請求項１】
入力される電圧信号を電流に変換する複数の増幅器と、
前記増幅器の出力に応じて充放電される複数の容量負荷と、
前記容量負荷毎に設けられ、対応する前記容量負荷に対して電荷の引き抜き／注入を行う回路と、
前記容量負荷毎に設けられ、対応する前記容量負荷に蓄積された電荷を初期化するリセット回路とを備え、
前記容量負荷毎に期間を異ならせて前記電圧信号に応じた電流の積分を行うとともに、当該積分に係る動作は、第１期間にて前記電圧信号に応じた電流により前記容量負荷から電荷を引き抜き、前記第１期間に続く次の第２期間にて前記電圧信号に応じた電流により前記容量負荷に電荷を注入する動作を含むことを特徴とするイコライザ回路。
【請求項２】
前記容量負荷に対して電荷の引き抜き／注入を行う回路は、
前記電圧信号に応じた電流により前記容量負荷から電荷を引き抜く第１の回路と、
前記電圧信号に応じた電流により前記容量負荷に電荷を注入する第２の回路とを有することを特徴とする請求項１記載のイコライザ回路。
【請求項３】
前記容量負荷毎に、前記電圧信号に応じた電流により前記容量負荷に対して電荷の引き抜き／注入を行う第１の動作、前記第１の動作により前記容量負荷に蓄積された電荷を保持する第２の動作、及び前記容量負荷に蓄積された電荷を初期化する第３の動作を繰り返し行うことを特徴とする請求項２記載のイコライザ回路。
【請求項４】
前記第１の動作、前記第２の動作、及び前記第３の動作は、互いに期間を異ならせて排他的に活性化される複数の制御信号に基づいて実行されることを特徴とする請求項３記載のイコライザ回路。
【請求項５】
位相が互いに異なる複数の発振信号が入力され、当該発振信号を基に前記複数の制御信号を生成する信号生成回路を備えることを特徴とする請求項４記載のイコライザ回路。
【請求項６】
前記第１の回路及び前記第２の回路の各々は、前記増幅器と前記容量負荷との間に接続されたスイッチを有し、前記第１の回路のスイッチ及び前記第２の回路のスイッチは、異なる前記制御信号に基づいて制御されることを特徴とする請求項４又は５記載のイコライザ回路。
【請求項７】
前記第１の回路は、ゲインが負の値である第１の前記増幅器と前記容量負荷との間に接続され、前記第１の増幅器と前記容量負荷との接続状態を制御し、
前記第２の回路は、ゲインが正の値である第２の前記増幅器と前記容量負荷との間に接続され、前記第２の増幅器と前記容量負荷との接続状態を制御することを特徴とする請求項２〜６の何れか１項に記載のイコライザ回路。
【請求項８】
入力される前記電圧信号は差動信号であって、
前記第１の回路は、前記差動信号における逆相信号が入力される第１の前記増幅器と前記容量負荷との間に接続され、前記第１の増幅器と前記容量負荷との接続状態を制御し、
前記第２の回路は、前記差動信号における正相信号が入力される第２の前記増幅器と前記容量負荷との間に接続され、前記第２の増幅器と前記容量負荷との接続状態を制御することを特徴とする請求項２〜６の何れか１項に記載のイコライザ回路。
【請求項９】
伝送路を介して伝送される信号を受信する受信部と、
前記受信部で受信した信号に対して、伝送での信号劣化を補償するための信号処理を行うイコライザ回路とを備え、
前記イコライザ回路は、
前記受信した信号を電流に変換する複数の増幅器と、
前記増幅器の出力に応じて充放電される複数の容量負荷と、
前記容量負荷毎に設けられ、対応する前記容量負荷に対して電荷の引き抜き／注入を行う回路と、
前記容量負荷毎に設けられ、対応する前記容量負荷に蓄積された電荷を初期化するリセット回路とを備え、
前記容量負荷毎に期間を異ならせて前記受信した信号に応じた電流の積分を行うとともに、当該積分に係る動作は、第１期間にて前記受信した信号に応じた電流により前記容量負荷から電荷を引き抜き、前記第１期間に続く次の第２期間にて前記受信した信号に応じた電流により前記容量負荷に電荷を注入する動作を含むことを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送路による伝送信号の波形歪等を補正するイコライザ回路及びそれを有する受信装置に関する。
【背景技術】
【０００２】
近年、数Ｇｂｐｓ〜数十Ｇｂｐｓといったデータレートでの高速な信号伝送が利用されている。このような信号伝送を高速で行う送受信系では、送受信回路間のチャネル長と周波数特性は必ずしも一定ではないため、チャネルの周波数特性を補償するためのイコライザ回路が必要となる。例えば、伝送路（チャネル）の特性は基本的にローパスフィルタの特性となるため、信号伝送において高い周波数の信号は伝送路により減衰してしまう。受信側では、例えば図１２に示すような、伝送路とは逆の特性を与えるハイパスフィルタを用いて減衰した高周波成分を補償する。
【０００３】
図１２に示すアナログハイパスフィルタは、差動入力信号ｉｎ及びｉｎｘを入力し、差動出力信号ｏｕｔ及びｏｕｔｘを出力する。ＮチャネルＭＯＳ（metal oxide semiconductor）トランジスタＴＲ１２１は、ゲートに入力信号ｉｎが入力され、ソースが電流源１２１に接続され、ドレインが抵抗Ｒ１２１を介して電源電圧に接続される。また、ＮチャネルＭＯＳトランジスタＴＲ１２２は、ゲートに入力信号ｉｎｘが入力され、ソースが電流源１２２に接続され、ドレインが抵抗Ｒ１２２を介して電源電圧に接続される。また、ＮチャネルＭＯＳトランジスタＴＲ１２１及びＴＲ１２２は、ソースが容量Ｃ１２１で結合されている。出力信号ｏｕｔの信号線は、ＮチャネルＭＯＳトランジスタＴＲ１２１のドレインと抵抗Ｒ１２１との相互接続点に接続され、出力信号ｏｕｔｘの信号線は、ＮチャネルＭＯＳトランジスタＴＲ１２２のドレインと抵抗Ｒ１２２との相互接続点に接続される。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Willy M.C. Sansen, “Analog Design Essentials”, Springer
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述のようにハイパスフィルタをアナログ回路で実現しようとすると、様々なデータレートに対して、各々の素子（抵抗、トランジスタ、容量等）の特性バラツキや温度依存性による特性の変動を抑える必要があり、回路のコスト（消費電力、回路面積及び設計工数）が増大するという問題があった。
【課題を解決するための手段】
【０００６】
イコライザ回路の一態様は、入力される電圧信号を電流に変換する複数の増幅器と、増幅器の出力に応じて充放電される複数の容量負荷とを備える。さらに、容量負荷に対して電荷の引き抜き／注入を行う回路及び容量負荷に蓄積された電荷を初期化するリセット回路を容量負荷毎に備える。イコライザ回路は、容量負荷毎に期間を異ならせて電圧信号に応じた電流の積分を行う。この積分に係る動作は、第１期間にて電圧信号に応じた電流により容量負荷から電荷を引き抜き、続く次の第２期間にて電圧信号に応じた電流により容量負荷に電荷を注入する動作を含む。
【発明の効果】
【０００７】
イコライザ回路が有する複数の容量負荷毎に期間を異ならせて、入力される電圧信号に応じた電流による容量負荷からの電荷の引き抜き、及び入力される電圧信号に応じた電流による容量負荷への電荷の注入を行うことで、イコライザ回路はデジタルフィルタにおけるハイパスフィルタの機能を実現する。したがって、回路を構成する素子の特性バラツキの影響を受けることなく、信号伝送において減衰した高周波成分を補償することができ、良好な信号を得ることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態におけるイコライザ回路の構成例を示す図である。
【図２】本実施形態におけるイコライザ回路の動作を説明するための図である。
【図３】本実施形態におけるイコライザ回路の動作を説明するための図である。
【図４】本実施形態における多相タイミング信号生成回路の構成例を示す図である。
【図５】本実施形態におけるイコライザ回路の第１の具体例（一部構成）を示す図である。
【図６】本実施形態におけるイコライザ回路の第１の具体例（全体構成）を示す図である。
【図７】本実施形態におけるイコライザ回路の第１の具体例の他の例を示す図である。
【図８】本実施形態におけるイコライザ回路の第２の具体例（一部構成）を示す図である。
【図９】本実施形態におけるイコライザ回路の第２の具体例（全体構成）を示す図である。
【図１０】本実施形態におけるイコライザ回路の第２の具体例の他の例を示す図である。
【図１１】本実施形態におけるイコライザ回路を適用した受信器の構成例を示す図である。
【図１２】アナログハイパスフィルタの構成を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
図１は、本発明の一実施形態におけるイコライザ回路の構成例を示す図である。
図１において、１１及び１２は、電圧信号を電流に変換するトランスコンダクタ（増幅器）である。Ｃｊは、トランスコンダクタ１１、１２の出力に応じて充放電される容量負荷である。ＳＷＡｊ、ＳＷＢｊ、及びＳＷＣｊはスイッチである。なお、ｊは添え字であり、ｊ＝０、１、２、３である。
【００１１】
トランスコンダクタ１１、１２は、入力端子Ｖｉを介して電圧信号が入力され、その電圧信号に応じた電流を出力する。また、トランスコンダクタ１１のトランスコンダクタンスＧｍ１は負であり、トランスコンダクタ１２のトランスコンダクタンスＧｍ２は正である。したがって、入力端子Ｖｉより入力される信号の電圧をＶとすると、トランスコンダクタ１１は図示した矢印方向に流れる（Ｇｍ１×Ｖ）の電流を出力し、トランスコンダクタ１２は図示した矢印方向に流れる（Ｇｍ２×Ｖ）の電流を出力する。
【００１２】
容量負荷Ｃ０の一端は、スイッチＳＷＡ０を介してトランスコンダクタ１１に接続され、スイッチＳＷＢ０を介してトランスコンダクタ１２に接続され、スイッチＳＷＣ０を介して基準電位（例えばグランド）に接続される。容量負荷Ｃ０の他端は、基準電位に接続される。また、容量負荷Ｃ０の一端が出力端子Ｖｏ０に接続される。
【００１３】
容量負荷Ｃ１の一端は、スイッチＳＷＡ１を介してトランスコンダクタ１１に接続され、スイッチＳＷＢ１を介してトランスコンダクタ１２に接続され、スイッチＳＷＣ１を介して基準電位に接続される。容量負荷Ｃ１の他端は、基準電位に接続される。また、容量負荷Ｃ１の一端が出力端子Ｖｏ１に接続される。
【００１４】
容量負荷Ｃ２の一端は、スイッチＳＷＡ２を介してトランスコンダクタ１１に接続され、スイッチＳＷＢ２を介してトランスコンダクタ１２に接続され、スイッチＳＷＣ２を介して基準電位に接続される。容量負荷Ｃ２の他端は、基準電位に接続される。また、容量負荷Ｃ２の一端が出力端子Ｖｏ２に接続される。
【００１５】
容量負荷Ｃ３の一端は、スイッチＳＷＡ３を介してトランスコンダクタ１１に接続され、スイッチＳＷＢ３を介してトランスコンダクタ１２に接続され、スイッチＳＷＣ３を介して基準電位に接続される。容量負荷Ｃ３の他端は、基準電位に接続される。また、容量負荷Ｃ３の一端が出力端子Ｖｏ３に接続される。
【００１６】
なお、出力端子Ｖｏ０、Ｖｏ１、Ｖｏ２、Ｖｏ３は、タイムインタリーブ動作する図示しない複数のＡ／Ｄコンバータの入力端に電気的に結合される。
【００１７】
図１に示した本実施形態におけるイコライザ回路は、トランスコンダクタ１１、１２と、添え字ｊの値が同じである容量負荷Ｃｊ、スイッチＳＷＡｊ、ＳＷＢｊ、ＳＷＣｊとを１組として単位回路（積分ダンプ型サンプラ）を構成する。そして、スイッチＳＷＡｊ、ＳＷＢｊ、ＳＷＣｊを適宜オン／オフ制御して、入力端子Ｖｉより入力される電圧信号に応じた電流の積分を単位回路毎に期間を異ならせて行うことで、ハイパスフィルタとして動作しイコライザ機能を実現する。
【００１８】
次に、本実施形態におけるイコライザ回路の動作について説明する。
まず、図２を参照して、イコライザ回路における１つの単位回路の動作について説明する。以下では、トランスコンダクタ１１、１２、容量負荷Ｃ０、スイッチＳＷＡ０、ＳＷＢ０、ＳＷＣ０からなる単位回路を一例として説明する。また、スイッチＳＷＡ０は制御信号ＳＣ０によりオン／オフ制御され、スイッチＳＷＢ０は制御信号ＳＣ１によりオン／オフ制御され、スイッチＳＷＣ０は制御信号ＳＣ３によりオン／オフ制御されるものとする。なお、各スイッチＳＷＡ０、ＳＷＢ０、ＳＷＣ０は、制御信号がハイレベルであるときオン（導通状態）になり、制御信号がローレベルであるときオフ（非導通状態）になるとする。図２においては、制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３及び容量負荷Ｃ０の電圧変化を図示している。
【００１９】
制御信号ＳＣ０がハイレベルの期間は、スイッチＳＷＡ０がオンして、トランスコンダクタ１１と容量負荷Ｃ０が接続された状態となることで、入力端子Ｖｉより入力される電圧信号に応じた電流（電荷）が容量負荷Ｃ０から引き抜かれる。制御信号ＳＣ１がハイレベルの期間は、スイッチＳＷＢ０がオンして、トランスコンダクタ１２と容量負荷Ｃ０が接続された状態となることで、入力端子Ｖｉより入力される電圧信号に応じた電流（電荷）が容量負荷Ｃ０に注入される。制御信号ＳＣ２がハイレベルの期間は、スイッチＳＷＡ０、ＳＷＢ０、ＳＷＣ０はいずれもオフであるので、容量負荷Ｃ０に蓄積されている電荷は保持される。制御信号ＳＣ３がハイレベルの期間は、スイッチＳＷＣ０がオンして、容量負荷Ｃ０の両端が基準電位に接続されることで、容量負荷Ｃ０に蓄積されている電荷が引き抜かれリセット（初期化）される。
【００２０】
つまり、制御信号ＳＣ０がハイレベルである時刻ｔ１〜ｔ２、ｔ５〜ｔ６の期間は、入力信号に応じた電流（電荷）を容量負荷Ｃ０から引き抜き、制御信号ＳＣ１がハイレベルである時刻ｔ２〜ｔ３、ｔ６〜ｔ７の期間は、入力信号に応じた電流（電荷）を容量負荷Ｃ０に注入する。また、制御信号ＳＣ２がハイレベルである時刻ｔ３〜ｔ４、ｔ７〜ｔ８の期間は、容量負荷Ｃ０に蓄積された電荷を保持し、制御信号ＳＣ３がハイレベルである時刻ｔ４〜ｔ５、ｔ８〜ｔ９の期間において、容量負荷Ｃ０をリセットする。
【００２１】
このように本実施形態のイコライザ回路における単位回路は、容量負荷Ｃｊに対する入力信号に応じた電流（電荷）の引き抜き／注入、容量負荷Ｃｊに蓄積された電荷の保持、容量負荷Ｃｊのリセットを繰り返し行う。ここで、ある期間（サンプリング期間）において入力信号に応じた電流（電荷）を引き抜き、それに続く期間（サンプリング期間）において入力信号に応じた電流（電荷）を注入することは、デジタルフィルタにおけるハイパスフィルタの動作に相当する。そしてハイパスフィルタに相当する動作によって蓄積された電荷を保持している期間に、容量負荷Ｃｊの電圧が出力端子Ｖｏｊを介してＡ／Ｄコンバータにより読み取られる。このようにしてデジタル的な処理によりハイパスフィルタの機能を実現し、信号の高周波成分の強度を回復し利得を与えることで、素子の特性バラツキの影響を受けることなく、信号伝送で減衰した高周波成分を補償することができ、イコライズ（等化処理）された良好な信号を得ることができる。
【００２２】
続いて、図３を参照して、本実施形態におけるイコライザ回路の全体動作について説明する。図３に示す例では、スイッチＳＷＡ０、ＳＷＣ１、ＳＷＢ３は制御信号ＳＣ０によりオン／オフ制御され、スイッチＳＷＢ０、ＳＷＡ１、ＳＷＣ２は制御信号ＳＣ１によりオン／オフ制御されるものとする。また、スイッチＳＷＢ１、ＳＷＡ２、ＳＷＣ３は制御信号ＳＣ２によりオン／オフ制御され、スイッチＳＷＣ０、ＳＷＢ２、ＳＷＡ３は制御信号ＳＣ３によりオン／オフ制御されるものとする。なお、各スイッチＳＷＡｊ、ＳＷＢｊ、ＳＷＣｊは、制御信号がハイレベルであるときオン（導通状態）になり、制御信号がローレベルであるときオフ（非導通状態）になるとする。
【００２３】
前述のように各スイッチＳＷＡｊ、ＳＷＢｊ、ＳＷＣｊを制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３により制御することで、各単位回路において容量負荷Ｃｊについての、入力信号に応じた電流（電荷）の引き抜き、入力信号に応じた電流（電荷）の注入、蓄積された電荷の保持、リセットを繰り返し行う。また、単位回路毎に期間をずらして、入力信号に応じた電流（電荷）の引き抜き、入力信号に応じた電流（電荷）の注入、蓄積された電荷の保持、リセットを行う。このようにして、単位回路毎に期間を異ならせて入力端子Ｖｉからの入力信号に係る積分を行うことで、本実施形態におけるイコライザ回路はデジタルフィルタにおけるハイパスフィルタの機能を実現する。
【００２４】
図４は、前述したような制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３を生成する多相タイミング信号生成回路を説明するための図である。図４（Ａ）は、制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３を生成する多相タイミング信号生成回路の構成例を示す図である。図４（Ａ）において、４１は４相クロック信号（発振信号）ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３を出力する電圧制御発振器（ＶＣＯ）である。電圧制御発振器（ＶＣＯ）４１は、図４（Ｂ）に示すような、それぞれ位相が９０度異なる（図示の例では、０°、９０°、１８０°、２７０°の位相の）４相クロック信号ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３を出力する。
【００２５】
４２は電圧制御発振器（ＶＣＯ）４１の４相クロック信号ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３を基に制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３を生成する信号生成回路である。信号生成回路４２は、ＡＮＤ回路（論理積演算回路）４３、４４、４５、４６を有する。ＡＮＤ回路４３は、クロック信号（０°）ＳＴ０が入力されるとともに、クロック信号（９０°）ＳＴ１が反転入力され、その演算結果を制御信号ＳＣ０として出力する。ＡＮＤ回路４４は、クロック信号（９０°）ＳＴ１が入力されるとともに、クロック信号（１８０°）ＳＴ２が反転入力され、その演算結果を制御信号ＳＣ１として出力する。ＡＮＤ回路４５は、クロック信号（１８０°）ＳＴ２が入力されるとともに、クロック信号（２７０°）ＳＴ３が反転入力され、その演算結果を制御信号ＳＣ２として出力する。ＡＮＤ回路４６は、クロック信号（２７０°）ＳＴ３が入力されるとともに、クロック信号（０°）ＳＴ０が反転入力され、その演算結果を制御信号ＳＣ３として出力する。
【００２６】
前述のように構成することで、図４（Ｃ）に示すように、互いに期間を異ならせて排他的に活性化される制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３が生成される。すなわち、クロック信号ＳＴ０がハイレベルかつクロック信号ＳＴ１がローレベルである期間のみハイレベルとなり、その他の期間はローレベルとなる制御信号ＳＣ０が出力される。また、クロック信号ＳＴ１がハイレベルかつクロック信号ＳＴ２がローレベルである期間のみハイレベルとなり、その他の期間はローレベルとなる制御信号ＳＣ１が出力され、クロック信号ＳＴ２がハイレベルかつクロック信号ＳＴ３がローレベルである期間のみハイレベルとなり、その他の期間はローレベルとなる制御信号ＳＣ２が出力される。また、クロック信号ＳＴ３がハイレベルかつクロック信号ＳＴ０がローレベルである期間のみハイレベルとなり、その他の期間はローレベルとなる制御信号ＳＣ３が出力される。
【００２７】
以下、本実施形態におけるイコライザ回路の具体例について説明する。なお、以下では、ＮチャネルＭＯＳトランジスタをＮＭＯＳトランジスタと称し、ＰチャネルＭＯＳトランジスタをＰＭＯＳトランジスタと称す。また、以下の説明では、制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３として、前述した図４に示す信号が供給されるものとする。
【００２８】
図５は、本実施形態におけるイコライザ回路の第１の具体例を示す回路図である。図５においては、本実施形態におけるイコライザ回路のうち、１つの単位回路に相当する一部構成を示している。
【００２９】
図５において、５１は入力される電圧信号に応じた電流（電荷）の引き抜きを行うための第１の回路（ＰＡＣ）であり、５２は入力される電圧信号に応じた電流（電荷）の注入を行うための第２の回路（ＰＢＣ）である。また、５３は、容量負荷のリセットを行うためのリセット回路（ＮＲＣ）である。
【００３０】
第１の回路（ＰＡＣ）５１は、ＰＭＯＳトランジスタＰＴ５１、ＰＴ５２、ＰＴ５３、ＰＴ５４を有する。ＰＭＯＳトランジスタＰＴ５１は、ゲートが入力端子ＣＴＬＡに接続され、ソースが電流源５４に接続され、ドレインがＰＭＯＳトランジスタＰＴ５２のソースに接続される。ＰＭＯＳトランジスタＰＴ５２は、ゲートが入力端子Ｖｉに接続され、ドレインがノードＮＤ５１に接続される。また、ＰＭＯＳトランジスタＰＴ５３は、ゲートが入力端子ＣＴＬＡに接続され、ソースが電流源５５に接続され、ドレインがＰＭＯＳトランジスタＰＴ５４のソースに接続される。ＰＭＯＳトランジスタＰＴ５４は、ゲートが入力端子Ｖｉｘに接続され、ドレインがノードＮＤ５２に接続される。また、抵抗Ｒ５１は、ＰＭＯＳトランジスタＰＴ５１及びＰＴ５３のソース間に接続される。
【００３１】
第２の回路（ＰＢＣ）５２は、ＰＭＯＳトランジスタＰＴ５５、ＰＴ５６、ＰＴ５７、ＰＴ５８を有する。ＰＭＯＳトランジスタＰＴ５５は、ゲートが入力端子ＣＴＬＢに接続され、ソースが電流源５６に接続され、ドレインがＰＭＯＳトランジスタＰＴ５６のソースに接続される。ＰＭＯＳトランジスタＰＴ５６は、ゲートが入力端子Ｖｉｘに接続され、ドレインがノードＮＤ５１に接続される。また、ＰＭＯＳトランジスタＰＴ５７は、ゲートが入力端子ＣＴＬＢに接続され、ソースが電流源５７に接続され、ドレインがＰＭＯＳトランジスタＰＴ５８のソースに接続される。ＰＭＯＳトランジスタＰＴ５８は、ゲートが入力端子Ｖｉに接続され、ドレインがノードＮＤ５２に接続される。また、抵抗Ｒ５２は、ＰＭＯＳトランジスタＰＴ５５及びＰＴ５７のソース間に接続される。
【００３２】
リセット回路（ＮＲＣ）５３は、容量負荷Ｃ５１、Ｃ５２、及びＮＭＯＳトランジスタＮＴ５１、ＮＴ５２、ＮＴ５３を有する。容量負荷Ｃ５１は、一端がノードＮＤ５１に接続され、他端が基準電位（例えばグランド）に接続される。同様に、容量負荷Ｃ５２は、一端がノードＮＤ５２に接続され、他端が基準電位に接続される。また、ＮＭＯＳトランジスタＮＴ５１は、ゲートが入力端子ＣＴＬＣに接続され、ソースが基準電位に接続され、ドレインが容量負荷Ｃ５１の一端に接続される。ＮＭＯＳトランジスタＮＴ５２は、ゲートが入力端子ＣＴＬＣに接続され、ソースが基準電位に接続され、ドレインが容量負荷Ｃ５２の一端に接続される。ＮＭＯＳトランジスタＮＴ５３は、ゲートが入力端子ＣＴＬＣに接続され、ソース及びドレインが容量負荷Ｃ５１及びＣ５２の一端に接続される。
【００３３】
また、出力端子ＶｏがノードＮ５２に接続され、出力端子ＶｏｘがノードＮ５１に接続される。
【００３４】
第１の回路（ＰＡＣ）の入力端子ＣＴＬＡ、第２の回路（ＰＢＣ）の入力端子ＣＴＬＢ、及びリセット回路（ＮＲＣ）の入力端子ＣＴＬＣには、制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３の何れかが入力される。なお、入力端子ＣＴＬＡ、ＣＴＬＢ、及びＣＴＬＣに入力される制御信号は互いに異なる。例えば、入力端子ＣＴＬＡに制御信号ＳＣ０が入力される場合には、入力端子ＣＴＬＢに制御信号ＳＣ１が入力され、入力端子ＣＴＬＣに制御信号ＳＣ３が入力される。また、第１の回路（ＰＡＣ）の入力端子Ｖｉ、及び第２の回路（ＰＢＣ）の入力端子Ｖｉには、イコライザ回路に入力される差動入力信号Ｖｉ及びＶｉｘのうちの信号（正相信号）Ｖｉが入力される。一方、第１の回路（ＰＡＣ）の入力端子Ｖｉｘ、及び第２の回路（ＰＢＣ）の入力端子Ｖｉｘには、イコライザ回路に入力される差動入力信号Ｖｉ及びＶｉｘのうちの信号（逆相信号）Ｖｉｘが入力される。
【００３５】
図５に示した例において、ＰＭＯＳトランジスタＰＴ５２、ＰＴ５４、電流源５４、５５、及び抵抗Ｒ５１からなる回路が、図１に示したトランスコンダクタ１１に相当し、ＰＭＯＳトランジスタＰＴ５１及びＰＴ５３からなる回路が図１に示したスイッチＳＷＡｊに相当する。また、ＰＭＯＳトランジスタＰＴ５６、ＰＴ５８、電流源５６、５７、及び抵抗Ｒ５２からなる回路が、図１に示したトランスコンダクタ１２に相当し、ＰＭＯＳトランジスタＰＴ５５及びＰＴ５７からなる回路が図１に示したスイッチＳＷＢｊに相当する。また、ＮＭＯＳトランジスタＮＴ５１、ＮＴ５２、ＮＴ５３からなる回路が、図１に示したスイッチＳＷＣｊに相当し、容量負荷Ｃ５１及びＣ５２が図１に示した容量負荷Ｃｊに相当する。図５に示した回路では、第２の回路（ＰＢＣ）５２が容量負荷Ｃ５１、Ｃ５２に電流（電荷）の注入を行う入力信号Ｖｉ、Ｖｉｘに対してそれぞれ逆相の入力信号Ｖｉｘ、Ｖｉに応じた電流（電荷）を第１の回路（ＰＡＣ）５１により容量負荷Ｃ５１、Ｃ５２に注入する。このように、逆相の入力信号Ｖｉｘ、Ｖｉに応じた電流（電荷）を容量負荷Ｃ５１、Ｃ５２に注入することで、第１の回路（ＰＡＣ）５１は、容量負荷Ｃ５１、Ｃ５２からの入力信号Ｖｉｘ、Ｖｉに応じた電流（電荷）の引く抜きを実現する。
【００３６】
図６（Ａ）、（Ｂ）は、本実施形態におけるイコライザ回路の第１の具体例の全体構成を示す図である。図６（Ａ）、（Ｂ）において、６１−０、６１−１、６１−２、６１−３は入力信号に応じた電流（電荷）を容量負荷から引き抜くための第１の回路（ＰＡＣ）であり、その各々は図５に示した第１の回路（ＰＡＣ）５１と同様に構成される。６２−０、６２−１、６２−２、６２−３は入力信号に応じた電流（電荷）を容量負荷に注入するための第２の回路（ＰＢＣ）であり、その各々は図５に示した第２の回路（ＰＢＣ）５２と同様に構成される。また、６３−０、６３−１、６３−２、６３−３は容量負荷の電荷をリセットするためのリセット回路（ＮＲＣ）であり、その各々は図５に示したリセット回路（ＮＲＣ）５３と同様に構成される。
【００３７】
第１の回路（ＰＡＣ）６１−０、６１−１、６１−２、６１−３、及び第２の回路（ＰＢＣ）６２−０、６２−１、６２−２、６２−３の各々の入力端子Ｖｉに、イコライザ回路に入力される差動入力信号Ｖｉ及びＶｉｘのうちの信号Ｖｉが入力される。第１の回路（ＰＡＣ）６１−０、６１−１、６１−２、６１−３、及び第２の回路（ＰＢＣ）６２−０、６２−１、６２−２、６２−３の各々の入力端子Ｖｉｘに、イコライザ回路に入力される差動入力信号Ｖｉ及びＶｉｘのうちの信号Ｖｉｘが入力される。
【００３８】
第１の回路（ＰＡＣ）６１−０、第２の回路（ＰＢＣ）６２−０、リセット回路（ＮＲＣ）６３−０、電流源６４、６５、６６、６７、及び抵抗Ｒ６１、Ｒ６２により１つの単位回路が構成され、出力信号Ｖｏ０、Ｖｏｘ０が出力される。第１の回路（ＰＡＣ）６１−０の入力端子ＣＴＬＡに制御信号ＳＣ０が入力され、第２の回路（ＰＢＣ）６２−０の入力端子ＣＴＬＢに制御信号ＳＣ１が入力され、リセット回路（ＮＲＣ）６３−０の入力端子ＣＴＬＣに制御信号ＳＣ３が入力される。
【００３９】
第１の回路（ＰＡＣ）６１−１、第２の回路（ＰＢＣ）６２−１、リセット回路（ＮＲＣ）６３−１、電流源６４、６５、６６、６７、及び抵抗Ｒ６１、Ｒ６２により１つの単位回路が構成され、出力信号Ｖｏ１、Ｖｏｘ１が出力される。第１の回路（ＰＡＣ）６１−１の入力端子ＣＴＬＡに制御信号ＳＣ１が入力され、第２の回路（ＰＢＣ）６２−１の入力端子ＣＴＬＢに制御信号ＳＣ２が入力され、リセット回路（ＮＲＣ）６３−１の入力端子ＣＴＬＣに制御信号ＳＣ０が入力される。
【００４０】
第１の回路（ＰＡＣ）６１−２、第２の回路（ＰＢＣ）６２−２、リセット回路（ＮＲＣ）６３−２、電流源６４、６５、６６、６７、及び抵抗Ｒ６１、Ｒ６２により１つの単位回路が構成され、出力信号Ｖｏ２、Ｖｏｘ２が出力される。第１の回路（ＰＡＣ）６１−２の入力端子ＣＴＬＡに制御信号ＳＣ２が入力され、第２の回路（ＰＢＣ）６２−２の入力端子ＣＴＬＢに制御信号ＳＣ３が入力され、リセット回路（ＮＲＣ）６３−２の入力端子ＣＴＬＣに制御信号ＳＣ１が入力される。
【００４１】
第１の回路（ＰＡＣ）６１−３、第２の回路（ＰＢＣ）６２−３、リセット回路（ＮＲＣ）６３−３、電流源６４、６５、６６、６７、及び抵抗Ｒ６１、Ｒ６２により１つの単位回路が構成され、出力信号Ｖｏ３、Ｖｏｘ３が出力される。第１の回路（ＰＡＣ）６１−３の入力端子ＣＴＬＡに制御信号ＳＣ３が入力され、第２の回路（ＰＢＣ）６２−３の入力端子ＣＴＬＢに制御信号ＳＣ０が入力され、リセット回路（ＮＲＣ）６３−３の入力端子ＣＴＬＣに制御信号ＳＣ２が入力される。
【００４２】
前述のように構成して多相タイミング信号生成回路により生成される制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３が供給されることで、図６に示すイコライズ回路は、図３に示したような動作を行い、イコライズ機能を実現する。
【００４３】
図７は、本実施形態におけるイコライザ回路の第１の具体例の他の例を示す図である。図７においては、入力される電圧信号に応じた電流（電荷）を容量負荷から引き抜く部分については図示を省略している。
【００４４】
図７において、７１−０、７１−１、７１−２、７１−３は、容量負荷の電荷をリセットするためのリセット回路（ＮＲＣ）であり、その各々は図５に示したリセット回路（ＮＲＣ）５３と同様に構成される。リセット回路（ＮＲＣ）７１−０の入力端子ＣＴＬＣに制御信号ＳＣ３が入力され、リセット回路（ＮＲＣ）７１−１の入力端子ＣＴＬＣに制御信号ＳＣ０が入力される。また、リセット回路（ＮＲＣ）７１−２の入力端子ＣＴＬＣに制御信号ＳＣ１が入力され、リセット回路（ＮＲＣ）７１−３の入力端子ＣＴＬＣに制御信号ＳＣ２が入力される。
【００４５】
ＰＭＯＳトランジスタＰＴ７１は、ゲートに差動入力信号Ｖｉ及びＶｉｘのうちの信号Ｖｉｘが入力され、ソースが電流源７２に接続される。ＰＭＯＳトランジスタＰＴ７２は、ゲートに差動入力信号Ｖｉ及びＶｉｘのうちの信号Ｖｉが入力され、ソースが電流源７３に接続される。抵抗Ｒ７１は、ＰＭＯＳトランジスタＰＴ７１及びＰＴ７２のソース間に接続される。
【００４６】
ＰＭＯＳトランジスタＰＴ７３−０は、ゲートに制御信号ＳＣ１が入力され、ソースがＰＭＯＳトランジスタＰＴ７１のドレインに接続され、ドレインが出力信号Ｖｏｘ０の信号線に接続される。ＰＭＯＳトランジスタＰＴ７４−０は、ゲートに制御信号ＳＣ１が入力され、ソースがＰＭＯＳトランジスタＰＴ７２のドレインに接続され、ドレインが出力信号Ｖｏ０の信号線に接続される。
【００４７】
同様に、ＰＭＯＳトランジスタＰＴ７３−１（ＰＴ７４−１）は、ゲートに制御信号ＳＣ２が入力され、ソースがＰＭＯＳトランジスタＰＴ７１（ＰＴ７２）のドレインに接続され、ドレインが出力信号Ｖｏｘ１（Ｖｏ１）の信号線に接続される。ＰＭＯＳトランジスタＰＴ７３−２（ＰＴ７４−２）は、ゲートに制御信号ＳＣ３が入力され、ソースがＰＭＯＳトランジスタＰＴ７１（ＰＴ７２）のドレインに接続され、ドレインが出力信号Ｖｏｘ２（Ｖｏ２）の信号線に接続される。ＰＭＯＳトランジスタＰＴ７３−３（ＰＴ７４−３）は、ゲートに制御信号ＳＣ０が入力され、ソースがＰＭＯＳトランジスタＰＴ７１（ＰＴ７２）のドレインに接続され、ドレインが出力信号Ｖｏｘ３（Ｖｏ３）の信号線に接続される。
【００４８】
図７に示すように、入力信号Ｖｉ、Ｖｉｘの入力トランジスタをそれぞれの単位回路に対して個別に設けずに、複数の単位回路で共通に用いることで回路規模を低減することができるとともに駆動に係る負荷を軽減することができる。
【００４９】
図８は、本実施形態におけるイコライザ回路の第２の具体例を示す回路図である。図８においては、本実施形態におけるイコライザ回路のうち、１つの単位回路に相当する一部構成を示している。
【００５０】
図８において、８１は入力される電圧信号に応じた電流（電荷）の引き抜きを行うための第１の回路（ＮＡＣ）であり、８２は入力される電圧信号に応じた電流（電荷）の注入を行うための第２の回路（ＮＢＣ）である。また、８３は、容量負荷のリセットを行うためのリセット回路（ＰＲＣ）である。
【００５１】
第１の回路（ＮＡＣ）８１は、ＮＭＯＳトランジスタＮＴ８１、ＮＴ８２、ＮＴ８３、ＮＴ８４を有する。ＮＭＯＳトランジスタＮＴ８１は、ゲートが入力端子ＣＴＬＡに接続され、ソースが電流源８４に接続され、ドレインがＮＭＯＳトランジスタＮＴ８２のソースに接続される。ＮＭＯＳトランジスタＮＴ８２は、ゲートが入力端子Ｖｉに接続され、ドレインがノードＮＤ８１に接続される。また、ＮＭＯＳトランジスタＮＴ８３は、ゲートが入力端子ＣＴＬＡに接続され、ソースが電流源８５に接続され、ドレインがＮＭＯＳトランジスタＮＴ８４のソースに接続される。ＮＭＯＳトランジスタＮＴ８４は、ゲートが入力端子Ｖｉｘに接続され、ドレインがノードＮＤ８２に接続される。また、抵抗Ｒ８１は、ＮＭＯＳトランジスタＮＴ８１及びＮＴ８３のソース間に接続される。
【００５２】
第２の回路（ＮＢＣ）８２は、ＮＭＯＳトランジスタＮＴ８５、ＮＴ８６、ＮＴ８７、ＮＴ８８を有する。ＮＭＯＳトランジスタＮＴ８５は、ゲートが入力端子ＣＴＬＢに接続され、ソースが電流源８６に接続され、ドレインがＮＭＯＳトランジスタＮＴ８６のソースに接続される。ＮＭＯＳトランジスタＮＴ８６は、ゲートが入力端子Ｖｉｘに接続され、ドレインがノードＮＤ８１に接続される。また、ＮＭＯＳトランジスタＮＴ８７は、ゲートが入力端子ＣＴＬＢに接続され、ソースが電流源８７に接続され、ドレインがＮＭＯＳトランジスタＮＴ８８のソースに接続される。ＮＭＯＳトランジスタＮＴ８８は、ゲートが入力端子Ｖｉに接続され、ドレインがノードＮＤ８２に接続される。また、抵抗Ｒ８２は、ＮＭＯＳトランジスタＮＴ８５及びＮＴ８７のソース間に接続される。
【００５３】
リセット回路（ＰＲＣ）８３は、容量負荷Ｃ８１、Ｃ８２、及びＰＭＯＳトランジスタＰＴ８１、ＰＴ８２、ＰＴ８３を有する。容量負荷Ｃ８１は、一端がノードＮＤ８１に接続され、他端が電源電位に接続される。同様に、容量負荷Ｃ８２は、一端がノードＮＤ８２に接続され、他端が電源電位に接続される。また、ＰＭＯＳトランジスタＰＴ８１は、ゲートが入力端子ＣＴＬＣに接続され、ソースが電源電位に接続され、ドレインが容量負荷Ｃ８１の一端に接続される。ＰＭＯＳトランジスタＰＴ８２は、ゲートが入力端子ＣＴＬＣに接続され、ソースが電源電位に接続され、ドレインが容量負荷Ｃ８２の一端に接続される。ＰＭＯＳトランジスタＰＴ８３は、ゲートが入力端子ＣＴＬＣに接続され、ソース及びドレインが容量負荷Ｃ８１及びＣ８２の一端に接続される。
【００５４】
また、出力端子ＶｏがノードＮ８２に接続され、出力端子ＶｏｘがノードＮ８１に接続される。
【００５５】
第１の回路（ＮＡＣ）の入力端子ＣＴＬＡ、第２の回路（ＮＢＣ）の入力端子ＣＴＬＢ、及びリセット回路（ＰＲＣ）の入力端子ＣＴＬＣには、制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３の何れかが入力される。なお、入力端子ＣＴＬＡ、ＣＴＬＢ、及びＣＴＬＣに入力される制御信号は互いに異なる。例えば、入力端子ＣＴＬＡに制御信号ＳＣ０が入力される場合には、入力端子ＣＴＬＢに制御信号ＳＣ１が入力され、入力端子ＣＴＬＣに制御信号ＳＣ３が入力される。また、第１の回路（ＮＡＣ）の入力端子Ｖｉ、及び第２の回路（ＮＢＣ）の入力端子Ｖｉには、イコライザ回路に入力される差動入力信号Ｖｉ及びＶｉｘのうちの信号（正相信号）Ｖｉが入力される。一方、第１の回路（ＮＡＣ）の入力端子Ｖｉｘ、及び第２の回路（ＮＢＣ）の入力端子Ｖｉｘには、イコライザ回路に入力される差動入力信号Ｖｉ及びＶｉｘのうちの信号（逆相信号）Ｖｉｘが入力される。
【００５６】
図８に示した例において、ＮＭＯＳトランジスタＮＴ８２、ＮＴ８４、電流源８４、８５、及び抵抗Ｒ８１からなる回路が、図１に示したトランスコンダクタ１１に相当し、ＮＭＯＳトランジスタＮＴ８１及びＮＴ８３からなる回路が図１に示したスイッチＳＷＡｊに相当する。また、ＮＭＯＳトランジスタＮＴ８６、ＮＴ８８、電流源８６、８７、及び抵抗Ｒ８２からなる回路が、図１に示したトランスコンダクタ１２に相当し、ＮＭＯＳトランジスタＮＴ８５及びＮＴ８７からなる回路が図１に示したスイッチＳＷＢｊに相当する。また、ＰＭＯＳトランジスタＰＴ８１、ＰＴ８２、ＰＴ８３からなる回路が、図１に示したスイッチＳＷＣｊに相当し、容量負荷Ｃ８１及びＣ８２が図１に示した容量負荷Ｃｊに相当する。図８に示した回路では、第２の回路（ＮＢＣ）８２が容量負荷Ｃ８１、Ｃ８２に電流（電荷）の注入を行う入力信号Ｖｉ、Ｖｉｘに対してそれぞれ逆相の入力信号Ｖｉｘ、Ｖｉに応じた電流（電荷）を第１の回路（ＮＡＣ）８１により容量負荷Ｃ８１、Ｃ８２に注入する。このように、逆相の入力信号Ｖｉｘ、Ｖｉに応じた電流（電荷）を容量負荷Ｃ８１、Ｃ８２に注入することで、第１の回路（ＮＡＣ）８１は、容量負荷Ｃ８１、Ｃ８２からの入力信号Ｖｉｘ、Ｖｉに応じた電流（電荷）の引く抜きを実現する。
【００５７】
図９（Ａ）、（Ｂ）は、本実施形態におけるイコライザ回路の第２の具体例の全体構成を示す図である。図９（Ａ）、（Ｂ）において、９１−０、９１−１、９１−２、９１−３は入力信号に応じた電流（電荷）を容量負荷から引き抜くための第１の回路（ＮＡＣ）であり、その各々は図８に示した第１の回路（ＮＡＣ）８１と同様に構成される。９２−０、９２−１、９２−２、９２−３は入力信号に応じた電流（電荷）を容量負荷に注入するための第２の回路（ＮＢＣ）であり、その各々は図８に示した第２の回路（ＮＢＣ）８２と同様に構成される。また、９３−０、９３−１、９３−２、９３−３は容量負荷の電荷をリセットするためのリセット回路（ＰＲＣ）であり、その各々は図８に示したリセット回路（ＰＲＣ）８３と同様に構成される。
【００５８】
第１の回路（ＮＡＣ）９１−０、９１−１、９１−２、９１−３、及び第２の回路（ＮＢＣ）９２−０、９２−１、９２−２、９２−３の各々の入力端子Ｖｉに、イコライザ回路に入力される差動入力信号Ｖｉ及びＶｉｘのうちの信号Ｖｉが入力される。第１の回路（ＮＡＣ）９１−０、９１−１、９１−２、９１−３、及び第２の回路（ＮＢＣ）９２−０、９２−１、９２−２、９２−３の各々の入力端子Ｖｉｘに、イコライザ回路に入力される差動入力信号Ｖｉ及びＶｉｘのうちの信号Ｖｉｘが入力される。
【００５９】
第１の回路（ＮＡＣ）９１−０、第２の回路（ＮＢＣ）９２−０、リセット回路（ＰＲＣ）９３−０、電流源９４、９５、９６、９７、及び抵抗Ｒ９１、Ｒ９２により１つの単位回路が構成され、出力信号Ｖｏ０、Ｖｏｘ０が出力される。第１の回路（ＮＡＣ）９１−０の入力端子ＣＴＬＡに制御信号ＳＣ０が入力され、第２の回路（ＮＢＣ）９２−０の入力端子ＣＴＬＢに制御信号ＳＣ１が入力され、リセット回路（ＰＲＣ）９３−０の入力端子ＣＴＬＣに制御信号ＳＣ３が入力される。
【００６０】
第１の回路（ＮＡＣ）９１−１、第２の回路（ＮＢＣ）９２−１、リセット回路（ＰＲＣ）９３−１、電流源９４、９５、９６、９７、及び抵抗Ｒ９１、Ｒ９２により１つの単位回路が構成され、出力信号Ｖｏ１、Ｖｏｘ１が出力される。第１の回路（ＮＡＣ）９１−１の入力端子ＣＴＬＡに制御信号ＳＣ１が入力され、第２の回路（ＮＢＣ）９２−１の入力端子ＣＴＬＢに制御信号ＳＣ２が入力され、リセット回路（ＰＲＣ）９３−１の入力端子ＣＴＬＣに制御信号ＳＣ０が入力される。
【００６１】
第１の回路（ＮＡＣ）９１−２、第２の回路（ＮＢＣ）９２−２、リセット回路（ＰＲＣ）９３−２、電流源９４、９５、９６、９７、及び抵抗Ｒ９１、Ｒ９２により１つの単位回路が構成され、出力信号Ｖｏ２、Ｖｏｘ２が出力される。第１の回路（ＮＡＣ）９１−２の入力端子ＣＴＬＡに制御信号ＳＣ２が入力され、第２の回路（ＮＢＣ）９２−２の入力端子ＣＴＬＢに制御信号ＳＣ３が入力され、リセット回路（ＰＲＣ）９３−２の入力端子ＣＴＬＣに制御信号ＳＣ１が入力される。
【００６２】
第１の回路（ＮＡＣ）９１−３、第２の回路（ＮＢＣ）９２−３、リセット回路（ＰＲＣ）９３−３、電流源９４、９５、９６、９７、及び抵抗Ｒ９１、Ｒ９２により１つの単位回路が構成され、出力信号Ｖｏ３、Ｖｏｘ３が出力される。第１の回路（ＮＡＣ）９１−３の入力端子ＣＴＬＡに制御信号ＳＣ３が入力され、第２の回路（ＮＢＣ）９２−３の入力端子ＣＴＬＢに制御信号ＳＣ０が入力され、リセット回路（ＰＲＣ）９３−３の入力端子ＣＴＬＣに制御信号ＳＣ２が入力される。
【００６３】
前述のように構成して多相タイミング信号生成回路により生成される制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３が供給されることで、図９に示すイコライズ回路は、図３に示したような動作を行い、イコライズ機能を実現する。
【００６４】
図１０は、本実施形態におけるイコライザ回路の第２の具体例の他の例を示す図である。図１０においては、入力される電圧信号に応じた電流（電荷）を容量負荷から引き抜く部分については図示を省略している。
【００６５】
図１０において、１０１−０、１０１−１、１０１−２、１０１−３は、容量負荷の電荷をリセットするためのリセット回路（ＰＲＣ）であり、その各々は図８に示したリセット回路（ＰＲＣ）８３と同様に構成される。リセット回路（ＰＲＣ）１０１−０の入力端子ＣＴＬＣに制御信号ＳＣ３が入力され、リセット回路（ＰＲＣ）１０１−１の入力端子ＣＴＬＣに制御信号ＳＣ０が入力される。また、リセット回路（ＰＲＣ）１０１−２の入力端子ＣＴＬＣに制御信号ＳＣ１が入力され、リセット回路（ＰＲＣ）１０１−３の入力端子ＣＴＬＣに制御信号ＳＣ２が入力される。
【００６６】
ＮＭＯＳトランジスタＮＴ１０１は、ゲートに差動入力信号Ｖｉ及びＶｉｘのうちの信号Ｖｉｘが入力され、ソースが電流源１０２に接続される。ＮＭＯＳトランジスタＮＴ１０２は、ゲートに差動入力信号Ｖｉ及びＶｉｘのうちの信号Ｖｉが入力され、ソースが電流源１０３に接続される。抵抗Ｒ１０１は、ＮＭＯＳトランジスタＮＴ１０１及びＮＴ１０２のソース間に接続される。
【００６７】
ＮＭＯＳトランジスタＮＴ１０３−０は、ゲートに制御信号ＳＣ１が入力され、ソースがＮＭＯＳトランジスタＮＴ１０１のドレインに接続され、ドレインが出力信号Ｖｏｘ０の信号線に接続される。ＮＭＯＳトランジスタＮＴ１０４−０は、ゲートに制御信号ＳＣ１が入力され、ソースがＮＭＯＳトランジスタＮＴ１０２のドレインに接続され、ドレインが出力信号Ｖｏ０の信号線に接続される。
【００６８】
同様に、ＮＭＯＳトランジスタＮＴ１０３−１（ＮＴ１０４−１）は、ゲートに制御信号ＳＣ２が入力され、ソースがＮＭＯＳトランジスタＮＴ１０１（ＮＴ１０２）のドレインに接続され、ドレインが出力信号Ｖｏｘ１（Ｖｏ１）の信号線に接続される。ＮＭＯＳトランジスタＮＴ１０３−２（ＮＴ１０４−２）は、ゲートに制御信号ＳＣ３が入力され、ソースがＮＭＯＳトランジスタＮＴ１０１（ＮＴ１０２）のドレインに接続され、ドレインが出力信号Ｖｏｘ２（Ｖｏ２）の信号線に接続される。ＮＭＯＳトランジスタＮＴ１０３−３（ＮＴ１０４−３）は、ゲートに制御信号ＳＣ０が入力され、ソースがＮＭＯＳトランジスタＮＴ１０１（ＮＴ１０２）のドレインに接続され、ドレインが出力信号Ｖｏｘ３（Ｖｏ３）の信号線に接続される。
【００６９】
図１０に示すように、入力信号Ｖｉ、Ｖｉｘの入力トランジスタをそれぞれの単位回路に対して個別に設けずに、複数の単位回路で共通に用いることで回路規模を低減することができるとともに駆動に係る負荷を軽減することができる。
【００７０】
以上説明したように、本実施形態におけるイコライザ回路は、単位回路毎に期間を異ならせて、入力される電圧信号に応じた電流の積分を行い、デジタルフィルタにおけるハイパスフィルタとして機能する。このようにしてデジタル的な処理によりハイパスフィルタの機能を実現することで、素子の特性バラツキの影響を受けることなく、信号伝送で減衰した高周波成分を補償し、イコライズ（等化処理）された良好な信号を得ることができ、受信回路系全体の性能向上を図ることができる。さらには、同じ機能をアナログ回路で実現する場合と比較して、実装面積を低減することができる。
【００７１】
図１１は、本実施形態におけるイコライザ回路を適用した受信器の構成例を示す図である。図１１において、１１０１は送信器、１１０２は伝送線路、１１０３は受信器である。
【００７２】
受信器１１０３は、制御部１１０４、受信部１１０５、クロック・データ再生処理部１１０６、等化処理部１１０７を有する。制御部１１０４は、受信部１１０５、クロック・データ再生処理部１１０６、等化処理部１１０７等を含む受信器１１０３内部の各機能部を統括的に制御する。受信部１１０５は、送信器１１０１より伝送線路１１０２を介して送信された信号を受信する。クロック・データ再生処理部１１０６は、受信部１１０５で受信された信号にクロック・データ再生処理を施す。等化処理部１１０７は、本実施形態におけるイコライザ回路を有し、伝送線路１１０２とは逆の特性を与えるハイパスフィルタを用いて、受信した信号における減衰した高周波成分を補償する。
【００７３】
なお、前述した説明では、４相の制御信号ＳＣ０、ＳＣ１、ＳＣ２、ＳＣ３を用いた場合を一例として示しているが、これに限定されるものではない。例えば、容量負荷についての電流（電荷）の引き抜き→電流（電荷）の注入→電流（電荷）の引き抜き→電荷の保持→リセットとの一連の動作を繰り返し行うようにしても良いし、また例えば容量負荷についての電流（電荷）の引き抜き→電流（電荷）の注入→電流（電荷）の引き抜き→電流（電荷）の注入→電荷の保持→リセットとの一連の動作を繰り返し行うようにしても良い。このように、任意のＮ相の制御信号によって電流（電荷）の引き抜きや電流（電荷）の注入を行う回数を増やすことで、より複雑なフィルタ特性を実現することが可能である。
【００７４】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００７５】
（付記１）
入力される電圧信号を電流に変換する複数の増幅器と、
前記増幅器の出力に応じて充放電される複数の容量負荷と、
前記容量負荷毎に設けられ、対応する前記容量負荷に対して電荷の引き抜き／注入を行う回路と、
前記容量負荷毎に設けられ、対応する前記容量負荷に蓄積された電荷を初期化するリセット回路とを備え、
前記容量負荷毎に期間を異ならせて前記電圧信号に応じた電流の積分を行うとともに、当該積分に係る動作は、第１期間にて前記電圧信号に応じた電流により前記容量負荷から電荷を引き抜き、前記第１期間に続く次の第２期間にて前記電圧信号に応じた電流により前記容量負荷に電荷を注入する動作を含むことを特徴とするイコライザ回路。
（付記２）
前記容量負荷に対して電荷の引き抜き／注入を行う回路は、
前記電圧信号に応じた電流により前記容量負荷から電荷を引き抜く第１の回路と、
前記電圧信号に応じた電流により前記容量負荷に電荷を注入する第２の回路とを有することを特徴とする付記１記載のイコライザ回路。
（付記３）
前記容量負荷毎に、前記電圧信号に応じた電流により前記容量負荷に対して電荷の引き抜き／注入を行う第１の動作、前記第１の動作により前記容量負荷に蓄積された電荷を保持する第２の動作、及び前記容量負荷に蓄積された電荷を初期化する第３の動作を繰り返し行うことを特徴とする付記２記載のイコライザ回路。
（付記４）
前記第１の動作、前記第２の動作、及び前記第３の動作は、互いに期間を異ならせて排他的に活性化される複数の制御信号に基づいて実行されることを特徴とする付記３記載のイコライザ回路。
（付記５）
位相が互いに異なる複数の発振信号が入力され、当該発振信号を基に前記複数の制御信号を生成する信号生成回路を備えることを特徴とする付記４記載のイコライザ回路。
（付記６）
前記第１の回路及び前記第２の回路の各々は、前記増幅器と前記容量負荷との間に接続されたスイッチを有し、前記第１の回路のスイッチ及び前記第２の回路のスイッチは、異なる前記制御信号に基づいて制御されることを特徴とする付記４又は５記載のイコライザ回路。
（付記７）
前記スイッチは、ソース及びドレインが前記増幅器及び前記容量負荷に接続され、ゲートに前記制御信号が供給されるトランジスタであることを特徴とする付記６記載のイコライザ回路。
（付記８）
前記第１の回路は、ゲインが負の値である第１の前記増幅器と前記容量負荷との間に接続され、前記第１の増幅器と前記容量負荷との接続状態を制御し、
前記第２の回路は、ゲインが正の値である第２の前記増幅器と前記容量負荷との間に接続され、前記第２の増幅器と前記容量負荷との接続状態を制御することを特徴とする付記２〜７の何れか１項に記載のイコライザ回路。
（付記９）
入力される前記電圧信号は差動信号であって、
前記第１の回路は、前記差動信号における逆相信号が入力される第１の前記増幅器と前記容量負荷との間に接続され、前記第１の増幅器と前記容量負荷との接続状態を制御し、
前記第２の回路は、前記差動信号における正相信号が入力される第２の前記増幅器と前記容量負荷との間に接続され、前記第２の増幅器と前記容量負荷との接続状態を制御することを特徴とする付記２〜７の何れか１項に記載のイコライザ回路。
（付記１０）
前記制御信号は４相の制御信号であって、
前記電圧信号に応じた電流による前記容量負荷からの電荷の引き抜き、前記電圧信号に応じた電流による前記容量負荷への注入、前記容量負荷に蓄積された電荷の保持、及び前記容量負荷に蓄積された電荷の初期化からなる４つの動作を各相の前記制御信号に対応させ行うことを特徴とする付記４記載のイコライザ回路。
（付記１１）
伝送路を介して伝送される信号を受信する受信部と、
前記受信部で受信した信号に対して、伝送での信号劣化を補償するための信号処理を行うイコライザ回路とを備え、
前記イコライザ回路は、
前記受信した信号を電流に変換する複数の増幅器と、
前記増幅器の出力に応じて充放電される複数の容量負荷と、
前記容量負荷毎に設けられ、対応する前記容量負荷に対して電荷の引き抜き／注入を行う回路と、
前記容量負荷毎に設けられ、対応する前記容量負荷に蓄積された電荷を初期化するリセット回路とを備え、
前記容量負荷毎に期間を異ならせて前記受信した信号に応じた電流の積分を行うとともに、当該積分に係る動作は、第１期間にて前記受信した信号に応じた電流により前記容量負荷から電荷を引き抜き、前記第１期間に続く次の第２期間にて前記受信した信号に応じた電流により前記容量負荷に電荷を注入する動作を含むことを特徴とする受信装置。
【符号の説明】
【００７６】
１１、１２  トランスコンダクタ（増幅器）
Ｃ０、Ｃ１、Ｃ２、Ｃ３  容量負荷
ＳＷＡ０、ＳＷＡ１、ＳＷＡ２、ＳＷＡ３  スイッチ（電流引き抜き）
ＳＷＢ０、ＳＷＢ１、ＳＷＢ２、ＳＷＢ３  スイッチ（電流注入）
ＳＷＣ０、ＳＷＣ１、ＳＷＣ２、ＳＷＣ３  スイッチ（リセット）
Ｖｉ  入力端子
Ｖｏ０、Ｖｏ１、Ｖｏ２、Ｖｏ３  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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