(57)【要約】【課題】大規模なメモリセルアレイブロック内に分散配置されたセンスアンプを持つ場合に、動作マージンを向上させ、かつ、高速読み出しを実現することができなかった。【解決手段】複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイに隣接して配置されるとともに、対応する前記メモリセルから読み出された信号を増幅するセンスアンプと、読み出し信号線と、前記センスアンプと前記読み出し信号線とを選択的に接続する複数の接続回路と、選択信号によって選択された前記接続回路によって前記センスアンプから前記読み出し信号線を経由して読み出された信号を増幅して出力する複数のメインアンプと、前記メインアンプに接続された起動信号線と、前記起動信号線に前記メインアンプの起動信号を出力する起動信号発生回路と、を備え、前記起動信号発生回路は、前記接続回路に近接して配置される。【選択図】図１２
2011170918.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに隣接して配置されるとともに、対応する前記メモリセルから読み出された信号を増幅するセンスアンプと、
読み出し信号線と、
前記センスアンプと前記読み出し信号線とを選択的に接続する複数の接続回路と、
選択信号によって選択された前記接続回路によって前記センスアンプから前記読み出し信号線を経由して読み出された信号を増幅して出力する複数のメインアンプと、
前記メインアンプに接続された起動信号線と、
前記起動信号線に前記メインアンプの起動信号を出力する起動信号発生回路と、
を備え、
前記起動信号発生回路は、前記接続回路に近接して配置されることを特徴とする半導体記憶装置。
【請求項２】
前記起動信号発生回路は、前記選択信号を受けることにより、前記接続回路にて前記センスアンプと前記読み出し信号線とを接続するタイミングに合わせて前記起動信号を発生することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記起動信号線は、前記読み出し信号線と近接して配線されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記接続回路は、複数個の前記センスアンプと対応する複数本又は複数組の前記読み出し信号線とを接続することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記起動信号発生回路は、前記起動信号線を介して複数個の前記メインアンプのそれぞれと接続され、
前記起動信号は、複数個の前記メインアンプを同時に起動させることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに隣接して配置されるとともに、対応する前記メモリセルから読み出された信号を増幅するセンスアンプと、
読み出し信号線と、
前記読み出し信号線と前記センスアンプとを選択的に接続する接続回路と、
選択信号によって選択された前記接続回路によって前記センスアンプから前記読み出し信号線を経由して読み出された信号を増幅して出力するメインアンプと、
前記メインアンプに接続された参照信号線と、
前記参照信号線に前記メインアンプの参照信号を出力する参照信号発生回路と、
を備え、
前記参照信号発生回路は、前記接続回路に近接して配置されることを特徴とする半導体記憶装置。
【請求項７】
前記参照信号発生回路は、前記選択信号を受けることにより、前記接続回路にて前記センスアンプと前記読み出し信号線とを接続するタイミングに合わせて前記参照信号を発生することを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記参照信号線は、前記読み出し信号線と近接して配線されることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記接続回路は、複数個の前記センスアンプと対応する複数本の前記読み出し信号線とを接続することを特徴とする請求項６記載の半導体記憶装置。
【請求項１０】
前記参照信号発生回路は、前記参照信号線を介して複数個の前記メインアンプのそれぞれと接続され、
前記参照信号は、複数個の前記メインアンプで共有されることを特徴とする請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、メインアンプの起動タイミングを制御する構成を有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置においては、メモリセルアレイから読み出されたデータをセンスアンプを経由して増幅して出力するメインアンプの起動タイミングを制御することにより、メモリセルアレイの読み出しタイミングをプロセスや電圧などによるばらつきに追従させる技術が知られている。
【０００３】
例えば、特許文献１には、多ビット構成のＤＲＡＭにおいて、４個のメモリセルブロックに対応して３個のシングルエンド型メインアンプ、及び１個のダブルエンド型メインアンプを設け、メインアンプのそれぞれに対応して、４本の読出バス、及び４個の出力バッファを配置し、ダブルエンド型メインアンプ内の差動アンプの増幅動作が完了したときに生成される検知信号に応答して４個の出力バッファを起動する技術が開示されている。
【０００４】
また、ＳＲＡＭにおいて、従来からダミービット線を用いたレプリカ遅延回路を使ってセンスアンプの起動タイミングを制御する技術が知られている。
【０００５】
例えば、特許文献２には、センスアンプを起動する信号を、ダミービット線の信号に基づいて発生させる構成の半導体メモリにおいて、ダミービット線にダミーメモリセルを接続することにより、ダミービット線の寄生容量と、その充放電電流が、ビット線の寄生容量と、その充放電電流の変動を補償するようにする技術が開示されている。
【０００６】
また、特許文献３には、実際のメモリセルを使ってビット線上で読み出し信号の電位差が現れる時間をモニタするために、重複列における多数のＲビットセルの出力を同時に接続し、発生された信号を使って多数のＲビットセルにアクセスし、センス増幅器（センスアンプ）に適用するためのセンスイネーブル信号を発生させる技術が開示されている。
【０００７】
また、非特許文献１には、ＳＲＡＭのセンスアンプの起動タイミングをダミービット線で制御する際に、ダミービット線の長さを最適化する技術が開示されている。
【０００８】
非特許文献２には、ＳＲＡＭのセンスアンプの起動タイミングをダミービット線で制御する際に、ダミーワード線を用いてダミービット線に接続されるダミーセルの数を最適化する技術が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−１６７２８６号公報
【特許文献２】特開平９−２５９５８９号公報
【特許文献３】特開２００１−３５１３８５号公報
【非特許文献】
【００１０】
【非特許文献１】B. S. Amrutur and M. A. Horowitz,“A Replica Technique for Wordline and Sense Control in Low-Power SRAM’s” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.33, NO.8, AUGUST 1998, pp.1208-1219.
【非特許文献２】K. Osada et al, “Universal-Vdd 0.65-2.0-V 32-kB Cache Using a Voltage-Adapted Timing-Generation Scheme and a Lithographically Symmetrical Cell” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.36, NO.11, NOVEMBER 2001, pp.1738-1744.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１の技術ではメインアンプの増幅動作の完了を検知して出力バッファを起動するため、大規模なメモリセルアレイブロック内に分散配置されたセンスアンプを持つメモリにおいては、メインアンプの起動タイミングを制御することができないという問題がある。
【００１２】
また、特許文献２、３の技術ではメモリセルが接続されるビット線の動作をモニタしてセンスアンプの起動タイミングを制御するため、大規模なメモリセルアレイブロック内に分散配置されたセンスアンプを持つメモリにおいて、メインアンプの起動タイミングを制御することができないという問題がある。
【００１３】
また、非特許文献１、２の技術ではダミービット線の遅延量をダミービット線の長さ（ダミービット線の寄生容量）やダミーセルの数（ダミービット線の数）で最適化するため、大規模なメモリセルアレイブロック内に分散配置されたセンスアンプを持つメモリにおいて、メインアンプの起動タイミングを制御することができないという問題がある。
【００１４】
さらに、特許文献１〜３及び非特許文献１、２の技術では、メインアンプに対して読み出し参照信号を与えることができないという問題がある。
【００１５】
そのため、従来技術では、大規模なメモリセルアレイブロック内に分散配置されたセンスアンプを持つ場合に、動作マージンを向上させ、かつ、高速読み出しを実現することができなかった。
【課題を解決するための手段】
【００１６】
本発明の第１の視点においては、半導体記憶装置において、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイに隣接して配置されるとともに、対応する前記メモリセルから読み出された信号を増幅するセンスアンプと、読み出し信号線と、前記センスアンプと前記読み出し信号線とを選択的に接続する複数の接続回路と、選択信号によって選択された前記接続回路によって前記センスアンプから前記読み出し信号線を経由して読み出された信号を増幅して出力する複数のメインアンプと、前記メインアンプに接続された起動信号線と、前記起動信号線に前記メインアンプの起動信号を出力する起動信号発生回路と、を備え、前記起動信号発生回路は、前記接続回路に近接して配置されることを特徴とする。
【００１７】
本発明の前記半導体記憶装置において、前記起動信号発生回路は、前記選択信号を受けることにより、前記接続回路にて前記センスアンプと前記読み出し信号線とを接続するタイミングに合わせて前記起動信号を発生することが好ましい。
【００１８】
本発明の前記半導体記憶装置において、前記起動信号線は、前記読み出し信号線と近接して配線されることが好ましい。
【００１９】
本発明の前記半導体記憶装置において、前記接続回路は、複数個の前記センスアンプと対応する複数本又は複数組の前記読み出し信号線とを接続することが好ましい。
【００２０】
本発明の前記半導体記憶装置において、前記起動信号発生回路は、前記起動信号線を介して複数個の前記メインアンプのそれぞれと接続され、前記起動信号は、複数個の前記メインアンプを同時に起動させることが好ましい。
【００２１】
本発明の第２の視点においては、半導体記憶装置において、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイに隣接して配置されるとともに、対応する前記メモリセルから読み出された信号を増幅するセンスアンプと、読み出し信号線と、前記読み出し信号線と前記センスアンプとを選択的に接続する接続回路と、選択信号によって選択された前記接続回路によって前記センスアンプから前記読み出し信号線を経由して読み出された信号を増幅して出力するメインアンプと、前記メインアンプに接続された参照信号線と、前記参照信号線に前記メインアンプの参照信号を出力する参照信号発生回路と、を備え、前記参照信号発生回路は、前記接続回路に近接して配置されることを特徴とする。
【００２２】
本発明の前記半導体記憶装置において、前記参照信号発生回路は、前記選択信号を受けることにより、前記接続回路にて前記センスアンプと前記読み出し信号線とを接続するタイミングに合わせて前記参照信号を発生することが好ましい。
【００２３】
本発明の前記半導体記憶装置において、前記参照信号線は、前記読み出し信号線と近接して配線されることが好ましい。
【００２４】
本発明の前記半導体記憶装置において、前記接続回路は、複数個の前記センスアンプと対応する複数本の前記読み出し信号線とを接続することが好ましい。
【００２５】
本発明の前記半導体記憶装置において、前記参照信号発生回路は、前記参照信号線を介して複数個の前記メインアンプのそれぞれと接続され、前記参照信号は、複数個の前記メインアンプで共有されることが好ましい。
【発明の効果】
【００２６】
本発明の第１の視点によれば、ＤＲＡＭ等の大規模なメモリセルアレイブロックを持つ半導体記憶装置において、メモリセルアレイブロック内に分散配置された複数のセンスアンプから、対応するメインアンプに読み出し信号を転送し、転送された読み出し信号をメインアンプで増幅する際に、メインアンプの起動タイミングと読み出し信号の転送タイミングとを常に一致させることができるため、半導体記憶装置の動作マージンを向上させ、かつ、高速読み出しを実現できるという効果がある。
【００２７】
本発明の第２の視点によれば、ＤＲＡＭ等の大規模なメモリセルアレイブロックを持つ半導体記憶装置において、メモリセルアレイブロック内に分散配置された複数のセンスアンプから、対応するメインアンプに読み出し信号を転送し、転送された読み出し信号をメインアンプで増幅する際に、メインアンプの参照信号と読み出し信号の転送タイミングとを常に一致させることができる、読み出し信号をシングルエンドで転送してもメインアンプでは差動信号として増幅することができるため、半導体記憶装置の動作マージンを確保しつつ、読み出し信号線の本数を半減し、かつ、チップ面積を削減できるという効果がある。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施例１に係る半導体記憶装置の構成を模式的に示した全体のブロック図である。
【図２】本発明の実施例１に係る半導体記憶装置の構成における読み出しデータの経路を模式的に示した図である。
【図３】本発明の実施例１に係る半導体記憶装置の構成におけるメインアンプ起動信号線又は／及び参照信号の経路を模式的に示した図である。
【図４】本発明の実施例１に係る半導体記憶装置の構成における選択されたメモリセルアレイからメインアンプまでの読み出しデータの経路を模式的に示した図である。
【図５】本発明の実施例１に係る半導体記憶装置の構成における選択されたメモリセルアレイからメインアンプまでのメインアンプ起動信号線又は／及び参照信号線の経路を模式的に示した図である。
【図６】本発明の実施例２に係る半導体記憶装置の構成を模式的に示した全体のブロック図である。
【図７】本発明の実施例２に係る半導体記憶装置の構成における読み出しデータの経路を模式的に示した図である。
【図８】本発明の実施例２に係る半導体記憶装置の構成におけるメインアンプ起動信号線又は／及び参照信号線の経路を模式的に示した図である。
【図９】本発明の実施例２に係る半導体記憶装置の構成における選択されたメモリセルアレイからメインアンプまでの読み出しデータの経路を模式的に示した図である。
【図１０】本発明の実施例２に係る半導体記憶装置の構成における選択されたメモリセルアレイからメインアンプまでのメインアンプ起動信号線又は／及び参照信号線の経路を模式的に示した図である。
【図１１】本発明の実施例３に係る半導体記憶装置におけるメモリセルアレイ及びセンスアンプエリアの構成を模式的に示した回路図である。
【図１２】本発明の実施例３−１に係る半導体記憶装置におけるスイッチエリアの構成（実施例３に係るメモリセルアレイ及びセンスアンプエリアを実施例１に適用した構成）を模式的に示した回路図である。
【図１３】本発明の実施例３−２に係る半導体記憶装置におけるスイッチエリアの構成（実施例３に係るメモリセルアレイ及びセンスアンプエリアを実施例２に適用した構成）を模式的に示した回路図である。
【図１４】本発明の実施例３に係る半導体記憶装置におけるメインアンプの構成を模式的に示した回路図である。
【図１５】本発明の実施例３に係る半導体記憶装置におけるメインアンプの動作波形を模式的に示したタイムチャートである。
【図１６】本発明の実施例４に係る半導体記憶装置におけるメモリセルアレイ及びセンスアンプエリアの構成を模式的に示した回路図である。
【図１７】本発明の実施例４−１に係る半導体記憶装置におけるスイッチエリアの構成（実施例４に係るメモリセルアレイ及びセンスアンプエリアを実施例１に適用した構成）を模式的に示した回路図である。
【図１８】本発明の実施例４−２に係る半導体記憶装置におけるスイッチエリアの構成（実施例４に係るメモリセルアレイ及びセンスアンプエリアを実施例２に適用した構成）を模式的に示した回路図である。
【図１９】本発明の実施例４に係る半導体記憶装置におけるメインアンプの構成を模式的に示した回路図である。
【図２０】本発明の実施例４に係る半導体記憶装置におけるメインアンプの動作波形を模式的に示したタイムチャートである。
【図２１】本発明の実施例５に係る半導体記憶装置におけるメモリセルアレイ及びセンスアンプエリアの構成を模式的に示した回路図である。
【図２２】本発明の実施例５−１に係る半導体記憶装置におけるスイッチエリアの構成（実施例５に係るメモリセルアレイ及びセンスアンプエリアを実施例１に適用した構成）を模式的に示した回路図である。
【図２３】本発明の実施例５−２に係る半導体記憶装置におけるスイッチエリアの構成（実施例５に係るメモリセルアレイ及びセンスアンプエリアを実施例２に適用した構成）を模式的に示した回路図である。
【図２４】本発明の実施例５に係る半導体記憶装置におけるメインアンプの構成を模式的に示した回路図である。
【図２５】本発明の実施例５に係る半導体記憶装置におけるメインアンプの動作波形を模式的に示したタイムチャートである。
【図２６】本発明の実施例３〜５に係る半導体記憶装置におけるスイッチエリアに配置されるスイッチの構成を模式的に示した回路図である。
【発明を実施するための形態】
【００２９】
本発明の実施形態１に係る半導体記憶装置では、複数のメモリセル（図１１、図１６、図２１のＭＣ）を有するメモリセルアレイ（図１１、図１６、図２１のＭＣＡ）と、前記メモリセルアレイに隣接して配置されるとともに、対応する前記メモリセルから読み出された信号を増幅するセンスアンプ（図１１、図１６、図２１のＳＡ）と、読み出し信号線（図１２、図１７、図２２のＧＤＬ、／ＧＤＬ）と、前記センスアンプと前記読み出し信号線とを選択的に接続する複数の接続回路（図１１、図１６、図２１のＱ５、ＬＤＬ、／ＬＤＬ、図１２、図１７、図２２のＳＷ）と、選択信号（図１１、図１６、図２１のＹＳ）によって選択された前記接続回路によって前記センスアンプから前記読み出し信号線を経由して読み出された信号を増幅して出力する複数のメインアンプ（図１２、図１７、図２２のＭＡ）と、前記メインアンプに接続された起動信号線（図１２、図１７、図２２の／ＭＡＥ）と、前記起動信号線に前記メインアンプの起動信号を出力する起動信号発生回路（図１１、図１６、図２１のＱ６、／ＬＭＡＥ、図１２、図１７、図２２のＳＷ）と、を備え、前記起動信号発生回路は、前記接続回路に近接して配置される。
【００３０】
本発明の実施形態２に係る半導体記憶装置では、複数のメモリセル（図２１のＭＣ）を有するメモリセルアレイ（図２１のＭＣＡ）と、前記メモリセルアレイに隣接して配置されるとともに、対応する前記メモリセルから読み出された信号を増幅するセンスアンプ（図２１のＳＡ）と、読み出し信号線（図２３のＧＤＬ、／ＧＤＬ）と、前記読み出し信号線と前記センスアンプとを選択的に接続する接続回路（図２１のＱ５、／ＬＤＬ、図２３のＳＷ）と、選択信号（図２１のＹＳ）によって選択された前記接続回路によって前記センスアンプから前記読み出し信号線を経由して読み出された信号を増幅して出力するメインアンプ（図２３のＭＡ）と、前記メインアンプに接続された参照信号線（図２３のＲＥＦ）と、前記参照信号線に前記メインアンプの参照信号を出力する参照信号発生回路（図２１のＱ７、ＬＲＥＦ、図２２のＳＷ）と、を備え、前記参照信号発生回路は、前記接続回路に近接して配置される。
【実施例１】
【００３１】
本発明の実施例１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体記憶装置の構成を模式的に示した全体のブロック図である。図２は、本発明の実施例１に係る半導体記憶装置の構成における読み出しデータの経路を模式的に示した図である。図３は、本発明の実施例１に係る半導体記憶装置の構成におけるメインアンプ起動信号線又は／及び参照信号線の経路を模式的に示した図である。図４は、本発明の実施例１に係る半導体記憶装置の構成における選択されたメモリセルアレイからメインアンプまでの読み出しデータの経路を模式的に示した図である。図５は、本発明の実施例１に係る半導体記憶装置の構成における選択されたメモリセルアレイからメインアンプまでのメインアンプ起動信号線又は／及び参照信号線の経路を模式的に示した図である。
【００３２】
図１を参照すると、実施例１に係る半導体記憶装置においては、メモリセルアレイＭＣＡが４行×８列のマトリクス状に配置されている。メモリセルアレイＭＣＡでは、情報の最小単位である０又は１から成る１ビットの情報を保持する複数のメモリセル（図１１、図１６、図２１のＭＣに相当）がマトリクス状に配置されている。なお、メモリセルアレイＭＣＡの詳細は、実施例３〜５で述べる。
【００３３】
一つのメモリセルアレイＭＣＡの上辺と下辺には、ワード線ドライバＷＬＤが配置されている。ワード線ドライバＷＬＤは、対応するワード線（図１１、図１６、図２１のＷＬに相当）を駆動する回路である。なお、特に制限されないが、メモリセルアレイＭＣＡ内にて複数列に配線されたワード線（図１１、図１６、図２１のＷＬに相当）は、１本おきに上下のワード線ドライバＷＬＤで交互に駆動される。また、実施例１では、隣接する２個のメモリセルアレイＭＣＡに挟まれているワード線ドライバＷＬＤは、その両側の２個のメモリセルアレイＭＣＡで共有される。
【００３４】
一つのメモリセルアレイＭＣＡの左辺と右辺には、センスアンプエリアＳＡＡが配置されている。センスアンプエリアＳＡＡには、選択されたメモリセル（図１１、図１６、図２１のＭＣに相当）からビット線（図１１、図１６、図２１のＢＬ、／ＢＬに相当）を通じて読み出された信号（データ）を論理レベルに増幅する複数のセンスアンプ（図１１、図１６、図２１のＳＡに相当）を有するエリアである。なお、特に制限されないが、メモリセルアレイＭＣＡ内の複数行に配線されたビット線（図１１、図１６、図２１のＢＬ、／ＢＬに相当）は、１本おきに左右のセンスアンプエリアＳＡＡに交互に接続される。また、実施例１では、隣接する２個のメモリセルアレイＭＣＡに挟まれているセンスアンプエリアＳＡＡは、その両側の２個のメモリセルアレイＭＣＡで共有される。センスアンプエリアＳＡＡの詳細は、実施例３〜５で述べる。
【００３５】
センスアンプエリアＳＡＡとワード線ドライバＷＬＤが交差する領域には、スイッチエリアＳＷＡが配されている。スイッチエリアＳＷＡは、後述するローカルデータ線（図２、図１２、図１７、図２２のＬＤＬ、／ＬＤＬに相当）とグローバルデータ線（図２、図１２、図１７、図２２のＧＤＬ、／ＧＤＬに相当）を選択的に接続する複数のスイッチ（図１２、図１７、図２２のＳＷに相当）が配置されたエリアである。
【００３６】
メモリセルアレイブロック（メモリセルアレイＭＣＡ、ワード線ドライバＷＬＤ、センスアンプエリアＳＡＡ、スイッチエリアＳＷＡ）全体の領域の下側には、ロウデコーダＲＤが配置されている。ロウデコーダＲＤは、後述するロウ選択線（図４のＭＷＬに相当）によりワード線ドライバＷＬＤを駆動し、ワード線（図１１、図１６、図２１のＷＬに相当）を選択する。
【００３７】
メモリセルアレイブロック全体の領域の左側には、カラムデコーダＣＤが配置されている。カラムデコーダＣＤは、後述するカラム選択線（図４のＹＳに相当）によりセンスアンプエリアＳＡＡの選択制御を行う。
【００３８】
メモリセルアレイブロック全体の領域の右側には、３２個のメインアンプＭＡが配置されている。メインアンプＭＡは、後述するローカルデータ線（図２、図１２、図１７、図２２のＬＤＬ、／ＬＤＬに相当）とグローバルデータ線（図２、図１２、図１７、図２２のＧＤＬ、／ＧＤＬに相当）を経由して読み出されたメモリセル（図１１、図１６、図２１のＭＣに相当）の読み出しデータを増幅して出力する。メインアンプＭＡの詳細は、実施例３〜５で述べる。
【００３９】
図２を参照すると、センスアンプエリアＳＡＡ内には、ローカルデータ線ＬＤＬが配線されている。ローカルデータ線ＬＤＬは、センスアンプエリアＳＡＡにおける対応するセンスアンプ（図１１、図１６、図２１のＳＡに相当）が選択されたときに、当該センスアンプで増幅された信号をスイッチエリアＳＷＡに伝達する信号線である。ローカルデータ線ＬＤＬは、スイッチエリアＳＷＡにてメモリセルアレイＭＣＡの上辺又は下辺のワード線ドライバＷＬＤ内に配置されるグローバルデータ線ＧＤＬに接続される。
グローバルデータ線ＧＤＬは、読み出し信号線となり、スイッチエリアＳＷＡにおける対応するスイッチ（図１２、図１７、図２２のＳＷに相当）が選択されたときに、対応するローカルデータ線ＬＤＬから当該スイッチを通じてメインアンプＭＡに伝達する信号線である。なお、特に制限されないが、ローカルデータ線ＬＤＬとグローバルデータ線ＧＤＬは４ビット分がまとめて配置されており、メインアンプＭＡが配置されている場所に引き出されてメインアンプＭＡに接続される。また、１ビットのデータは差動信号の場合は２本の信号線で伝送され、シングルエンド信号の場合は１本の信号線で伝送される。
【００４０】
図３を参照すると、メインアンプ起動信号／ＭＡＥ（「／」は負論理信号であることを示す。その他も同様）又は／及び参照信号ＲＥＦは、図２のデータ線（ＬＤＬ、ＧＤＬ）の経路と同様に、センスアンプエリアＳＡＡ内からスイッチエリアＳＷＡを経由するローカルメインアンプ起動信号線／ＬＭＡＥ又は／及びローカル参照信号線ＬＲＥＦを通り、メモリセルアレイＭＣＡの上辺又は下辺のワード線ドライバＷＬＤ内のメインアンプ起動信号線／ＭＡＥ又は／及び参照信号線ＲＥＦを通って、メインアンプＭＡが配置されている場所に引き出されてメインアンプＭＡに入力される。
【００４１】
図４を参照すると、図の左から５列目の４個のメモリセルアレイＭＣＡが選択された場合を示しており、１本のロウ選択線ＭＷＬと、メモリセルアレイＭＣＡ毎に１本で計４本のカラム選択線ＹＳと、が選択されている。選択された各メモリセルアレイＭＣＡからは８ビットのデータが読み出され、そのうち４ビットが左側のセンスアンプエリアＳＡＡ内のローカルデータ線ＬＤＬから対応するメモリセルアレイＭＣＡの上側のグローバルデータ線ＧＤＬを経由してメインアンプＭＡに転送される。一方、残りの４ビットが右側のセンスアンプエリアＳＡＡ内のローカルデータ線ＬＤＬから対応するメモリセルアレイＭＣＡの下側のグローバルデータ線ＧＤＬを経由してメインアンプＭＡに転送される。従って４個のメモリセルアレイＭＣＡから合計３２ビットのデータが読み出され、対応する３２個のメインアンプＭＡに転送される。
【００４２】
図５を参照すると、選択された各メモリセルアレイＭＣＡの左側のセンスアンプエリアＳＡＡ内のローカルデータ線（図４のＬＤＬ）から読み出されるデータに対応する信号（／ＭＡＥ又は／及びＲＥＦ）は、対応するローカルデータ線（図４のＬＤＬ）と同じ経路（／ＬＭＡＥ又は／及びＬＲＥＦ）を通り、メモリセルアレイＭＣＡの上側のグローバルデータ線（図４のＧＤＬ）と同じ経路（／ＭＡＥ又は／及びＲＥＦ）を経由して対応するメインアンプＭＡに転送される。一方、右側のセンスアンプエリアＳＡＡ内のローカルデータ線（図４のＬＤＬ）から読み出されるデータに対応する信号（／ＭＡＥ又は／及びＲＥＦ）は、対応するローカルデータ線（図４のＬＤＬ）と同じ経路（／ＬＭＡＥ又は／及びＬＲＥＦ）を通り、メモリセルアレイＭＣＡの下側のグローバルデータ線（図４のＧＤＬ）と同じ経路（／ＭＡＥ又は／及びＲＥＦ）を経由して対応するメインアンプＭＡに転送される。したがって、メインアンプＭＡに転送されるデータと、そのメインアンプＭＡを起動するメインアンプ起動信号／ＭＡＥ、参照信号ＲＥＦとは、同じ経路を経由してセンスアンプエリアＳＡＡからメインアンプＭＡに転送されることになる。
【００４３】
実施例１によれば、ＤＲＡＭ等の大規模なメモリセルアレイブロックを持つ半導体記憶装置において、メモリセルアレイブロック内に分散配置された複数のセンスアンプエリアＳＡＡから、対応するメインアンプＭＡに読み出しデータを転送し、転送された読み出しデータをメインアンプＭＡで増幅する際に、メインアンプＭＡの起動タイミングと読み出しデータの転送タイミングを常に一致させることができる。そのため、半導体記憶装置の動作マージンを向上させ、かつ、高速読み出しを実現させることができる。また、メインアンプＭＡの読み出し参照信号ＲＥＦと読み出しデータの転送タイミングを常に一致させることができる。そのため、読み出しデータをシングルエンドで転送してもメインアンプＭＡでは差動信号として増幅することができるため、半導体記憶装置の動作マージンを確保しつつ、読み出しデータ線の本数を半減し、チップ面積を削減することができる。
【実施例２】
【００４４】
本発明の実施例２に係る半導体記憶装置について図面を用いて説明する。図６は、本発明の実施例２に係る半導体記憶装置の構成を模式的に示した全体のブロック図である。図７は、本発明の実施例２に係る半導体記憶装置の構成における読み出しデータの経路を模式的に示した図である。図８は、本発明の実施例２に係る半導体記憶装置の構成におけるメインアンプ起動信号線又は／及び参照信号線の経路を模式的に示した図である。図９は、本発明の実施例２に係る半導体記憶装置の構成における選択されたメモリセルアレイからメインアンプまでの読み出しデータの経路を模式的に示した図である。図１０は、本発明の実施例２に係る半導体記憶装置の構成における選択されたメモリセルアレイからメインアンプまでのメインアンプ起動信号線又は／及び参照信号線の経路を模式的に示した図である。
【００４５】
実施例２では、メインアンプＭＡをメモリセルアレイブロック全体の領域の上側に配置し、メインアンプＭＡに接続されるグローバルデータ線ＧＤＬのパターンを変更したものである。その他の構成は、実施例１と同様である。
【００４６】
図６を参照すると、メモリセルアレイブロック全体の領域の上側には、３２個のメインアンプＭＡが配置されている。メインアンプＭＡは、後述するローカルデータ線（図７、図１３、図１８、図２３のＬＤＬ、／ＬＤＬに相当）とグローバルデータ線（図７、図１３、図１８、図２３のＧＤＬ、／ＧＤＬに相当）を経由して読み出されたメモリセルの読み出しデータを増幅して出力する。
【００４７】
図７を参照すると、メモリセルアレイＭＣＡの上辺又は下辺のワード線ドライバＷＬＤ内に配置されるグローバルデータ線ＧＤＬは、所定の場所（グローバルデータ線分岐部ＧＤＬＢに相当する部分）で分岐し、メモリセルアレイＭＣＡの上を通りメインアンプＭＡに接続される。なお、特に制限されないが、ローカルデータ線ＬＤＬとグローバルデータ線ＧＤＬは４ビット分がまとめて配置されており、グローバルデータ線分岐部ＧＤＬＢで１ビット分に分岐されてメモリセルアレイＭＣＡの上を通りメインアンプＭＡが配置されている場所に引き出されてメインアンプＭＡに接続される。また、特に制限されないが、分岐した先の全てのグローバルデータ線ＧＤＬの長さは、その寄生容量が等しくなるように同じ長さとすることが好ましい。
【００４８】
図８を参照すると、メインアンプ起動信号／ＭＡＥ又は／及び参照信号ＲＥＦは、図７のデータ線（ＬＤＬ、ＧＤＬ）の経路と同様に、センスアンプエリアＳＡＡ内からスイッチエリアＳＷＡを経由するローカルメインアンプ起動信号線／ＬＭＡＥ又は／及びローカル参照信号線ＬＲＥＦを通り、メモリセルアレイＭＣＡの上辺又は下辺のワード線ドライバＷＬＤ内のメインアンプ起動信号線／ＭＡＥ又は／及び参照信号線ＲＥＦを通って、ワード線ドライバＷＬＤ内の所定の場所（メインアンプ起動信号線分岐部／ＭＡＥＢ又は／及び参照信号線分岐部ＲＥＦＢ）で分岐し、メモリセルアレイＭＣＡ上を通ってメインアンプＭＡが配置されている場所に引き出されてメインアンプＭＡに入力される。なお、特に制限されないが、分岐した先の全てのメインアンプ起動信号線／ＭＡＥ又は／及び参照信号線ＲＥＦの長さは、その寄生容量が等しくなるように同じ長さとすることが好ましく、分岐した先の全てのグローバルデータ線ＧＤＬの長さと同じ長さとすることが好ましい。
【００４９】
図９を参照すると、選択された各メモリセルアレイＭＣＡからは、８ビットのデータが読み出され、そのうち４ビットが左側のセンスアンプエリアＳＡＡ内のローカルデータ線ＬＤＬから対応するメモリセルアレイＭＣＡの上側のグローバルデータ線ＧＤＬ上の所定の場所で分岐し、メモリセルアレイＭＣＡ上を経由してメインアンプＭＡに転送される。一方、残りの４ビットが右側のセンスアンプエリアＳＡＡ内のローカルデータ線ＬＤＬから対応するメモリセルアレイＭＣＡの下側のグローバルデータ線ＧＤＬ上の所定の場所で分岐し、メモリセルアレイＭＣＡ上を経由してメインアンプＭＡに転送される。
【００５０】
図１０を参照すると、選択された各メモリセルアレイＭＣＡの左側のセンスアンプエリアＳＡＡ内のローカルデータ線ＬＤＬから読み出されるデータに対応する信号（／ＭＡＥ又は／及びＲＥＦ）は、対応するローカルデータ線（図９のＬＤＬ）と同じ経路（／ＬＭＡＥ又は／及びＬＲＥＦ）を通り、メモリセルアレイＭＣＡの上側のグローバルデータ線（図９のＧＤＬ）と同じ経路（／ＭＡＥ又は／及びＲＥＦ）を通り、グローバルデータ線（図９のＧＤＬ）上の所定の場所（／ＭＡＥＢ又は／及びＲＥＦＢ）で分岐し、対応するメインアンプＭＡに転送される。一方、右側のセンスアンプエリアＳＡＡ内のローカルデータ線（図９のＬＤＬ）から読み出されるデータに対応する信号（／ＭＡＥ又は／及びＲＥＦ）は、対応するローカルデータ線（図９のＬＤＬ）と同じ経路（／ＬＭＡＥ又は／及びＬＲＥＦ）を通り、メモリセルアレイＭＣＡの下側のグローバルデータ線（図９のＧＤＬ）と同じ経路（／ＭＡＥ又は／及びＲＥＦ）を通り、グローバルデータ線ＧＤＬ上の所定の場所（／ＭＡＥＢ又は／及びＲＥＦＢ）で分岐し対応するメインアンプＭＡに転送される。したがって、メインアンプＭＡに転送されるデータと、そのメインアンプＭＡを起動するメインアンプ起動信号／ＭＡＥ、参照信号ＲＥＦとは、同じ経路を経由してセンスアンプエリアＳＡＡからメインアンプＭＡに転送されることになる。
【００５１】
実施例２によれば、ＤＲＡＭ等の大規模なメモリセルアレイブロックを持つ半導体記憶装置において、メモリセルアレイブロックＭＣＡ内に分散配置された複数のセンスアンプエリアＳＡＡから、対応するメインアンプＭＡに読み出しデータを転送し、転送された読み出しデータをメインアンプＭＡで増幅する際に、メインアンプＭＡの起動タイミングと読み出しデータの転送タイミングを常に一致させることができる。そのため、半導体記憶装置の動作マージンを向上させ、かつ、高速読み出しを実現させることができる。また、メインアンプＭＡの読み出し参照信号ＲＥＦと読み出しデータの転送タイミングを常に一致させることができる。そのため、読み出しデータをシングルエンドで転送してもメインアンプＭＡでは差動信号として増幅することができるため、半導体記憶装置の動作マージンを確保しつつ、読み出しデータ線の本数を半減し、チップ面積を削減することができる。
【実施例３】
【００５２】
本発明の実施例３に係る半導体記憶装置について図面を用いて説明する。図１１は、本発明の実施例３に係る半導体記憶装置におけるメモリセルアレイ及びセンスアンプエリアの構成を模式的に示した回路図である。図１２は、本発明の実施例３−１に係る半導体記憶装置におけるスイッチエリアの構成（実施例３に係るメモリセルアレイ及びセンスアンプエリアを実施例１に適用した構成）を模式的に示した回路図である。図１３は、本発明の実施例３−２に係る半導体記憶装置におけるスイッチエリアの構成（実施例３に係るメモリセルアレイ及びセンスアンプエリアを実施例２に適用した構成）を模式的に示した回路図である。図１４は、本発明の実施例３に係る半導体記憶装置におけるメインアンプの構成を模式的に示した回路図である。図１５は、本発明の実施例３に係る半導体記憶装置におけるメインアンプの動作波形を模式的に示したタイムチャートである。
【００５３】
実施例３は、実施例１、２におけるメモリセルアレイＭＣＡ、センスアンプエリアＳＡＡ、及びメインアンプＭＡの詳細な構成の一例を示したものである。実施例３では、ローカルデータ線をＬＤＬ、／ＬＤＬとするとともに、グローバルデータ線をＧＤＬ、／ＧＤＬとし、ビット線をＢＬ、／ＢＬとしたダブルエンド構成となっている。
【００５４】
図１１を参照すると、ワード線ＷＬとビット線ＢＬ、／ＢＬの一方との交点にメモリセルＭＣが配置されている。センスアンプＳＡと、カラムスイッチｎＭＯＳトランジスタＱ５、メインアンプ起動信号発生ｎＭＯＳトランジスタＱ６とは、左右のメモリセルアレイＭＣＡで共有される。スイッチｎＭＯＳトランジスタＱ４は、ゲートに対応する共有制御信号ＳＨ０〜ＳＨ３を受けことによって、選択されたビット線ＢＬ、／ＢＬとセンスアンプＳＡとを選択的に接続する。カラムスイッチｎＭＯＳトランジスタＱ５は、ゲートにカラム選択信号ＹＳを受けることによって、選択されたセンスアンプＳＡとローカルデータ線ＬＤＬ、／ＬＤＬを選択的に接続する。メインアンプ起動信号発生ｎＭＯＳトランジスタＱ６は、メインアンプ起動信号／ＭＡＥを発生する回路であり、ゲートにカラム選択信号ＹＳを受けることによって、選択されたセンスアンプＳＡがローカルデータ線ＬＤＬ、／ＬＤＬに接続されるタイミングに同期して、近接した場所でローカルメインアンプ起動信号線／ＬＭＡＥを経由してメインアンプ起動信号／ＭＡＥをスタンバイ状態のハイレベルからアクティブ状態のロウレベルに駆動する。実施例３では１本のカラム選択線ＹＳでメモリセルアレイＭＣＡの左右４個ずつ計８個のセンスアンプＳＡが選択される。
【００５５】
図１２を参照すると、図１１に示す実施例３に係るメモリセルアレイＭＣＡ及びセンスアンプエリアＳＡＡを実施例１に適用した場合（実施例３−１）、選択されたメモリセルアレイＭＣＡに対応したスイッチ選択信号ＳＷＳＳによってローカルデータ線ＬＤＬ、／ＬＤＬとグローバルデータ線ＧＤＬ、／ＧＤＬが対応するスイッチＳＷによって接続されるとともに、メインアンプ起動信号（／ＭＡＥ）もローカルデータ線ＬＤＬ、／ＬＤＬの領域のローカルメインアンプ起動信号線／ＬＭＡＥとグローバルデータ線ＧＤＬ、／ＧＤＬの領域のメインアンプ起動信号線／ＭＡＥとが対応するスイッチＳＷによって接続される。
【００５６】
スイッチＳＷの具体的な回路の例を図２６に示す。スイッチ選択信号ＳＷＳＳが選択状態のハイレベルになると、インバータＩＮＶ１で反転されたロウレベルでｐＭＯＡトランジスタＱ１をオンさせる。さらに、ＩＮＶ２で反転されたハイレベルでｎＭＯＳトランジスタＱ２をオンさせると共に、ローカルデータ線ＬＤＬ、／ＬＤＬ側の信号を電源電位ＶＤＤにプリチャージするｐＭＯＳトランジスタＱ３をオフさせる。これによって、ローカルデータ線ＬＤＬ、／ＬＤＬ側の信号線のプリチャージが終了し、カラム選択線（図１１のＹＳ）で駆動された信号がグローバルデータ線ＧＤＬ、／ＧＤＬ側に伝達される。
【００５７】
図１３を参照すると、図１１に示す実施例３に係るメモリセルアレイＭＣＡ及びセンスアンプエリアＳＡＡを実施例２に適用した場合（実施例３−２）、選択されたメモリセルアレイＭＣＡに対応したスイッチ選択信号ＳＷＳＳによってローカルデータ線ＬＤＬ、／ＬＤＬとグローバルデータ線ＧＤＬ、／ＧＤＬとがスイッチＳＷによって接続され、グローバルデータ線ＧＤＬ、／ＧＤＬは分岐部（ＧＤＬＢ、／ＧＤＬＢ）で分岐しメインアンプＭＡに接続される。一方、メインアンプ起動信号（／ＭＡＥ）もローカルデータ線ＬＤＬ、／ＬＤＬの領域のローカルメインアンプ起動信号線／ＬＭＡＥとグローバルデータ線ＧＤＬ、／ＧＤＬの領域のメインアンプ起動信号線／ＭＡＥがスイッチＳＷによって接続され、メインアンプ起動信号／ＭＡＥは分岐部（／ＭＡＥＢ）で分岐しメインアンプＭＡに接続される。
【００５８】
図１４を参照すると、メインアンプ（図１２、図１３のＭＡ）において、プリチャージ用ｐＭＯＳトランジスタＱ８、Ｑ９、Ｑ１０は、ゲートにプリチャージ制御信号／ＰＣを受けることによって、プリチャージ制御信号／ＰＣがロウの期間、グローバルデータ線ＧＤＬ、／ＧＤＬとメインアンプ起動信号／ＭＡＥを電源電位ＶＤＤにプリチャージする。メインアンプ起動信号／ＭＡＥは、インバータＩＮＶ３で反転され、切り離しｐＭＯＳトランジスタＱ１１、Ｑ１２のゲートに接続されるとともに、メインアンプ活性化ｎＭＯＳトランジスタＱ１７のゲートに接続される。メインアンプ起動信号／ＭＡＥがロウレベルとなりメインアンプＭＡが活性化されると、グローバルデータ線ＧＤＬ、／ＧＤＬはメインアンプ（図１２、図１３のＭＡ）から切り離されるとともに、メインアンプ活性化ｎＭＯＳトランジスタＱ１７がオンして、ｐＭＯＳトランジスタＱ１３、Ｑ１４とｎＭＯＳトランジスタＱ１５、Ｑ１６とからなるクロスラッチがグローバルデータ線ＧＤＬ、／ＧＤＬから入力された差動読み出し信号を増幅してラッチする。この結果をインバータＩＮＶ４で反転して出力端子ＤＯから出力する。なお、インバータＩＮＶ５はクロスラッチの入力ノードの寄生容量をバランスさせるためのダミーである。
【００５９】
図１５を参照すると、左側がメモリセル（図１１のＭＣ）からハイ（Ｈ）データを読み出した場合、右側がメモリセル（図１１のＭＣ）からロウ（Ｌ）データを読み出した場合を示す。
【００６０】
ハイデータ読み出しの場合、まず、プリチャージ期間の終わりにプリチャージ制御信号／ＰＣがハイレベルとなり、続いて読み出し期間にカラム選択線ＹＳがハイレベルとなると、グローバルデータ線ＧＤＬはハイレベルのまま保持され、グローバルデータ線／ＧＤＬがロウレベル側に駆動され読み出し信号が現れる。これと同時にメインアンプ起動信号／ＭＡＥがロウレベルに駆動される。この結果、メインアンプＭＡが活性化され出力データＤＯがハイレベルとなり、ハイデータが出力される。カラム選択線ＹＳがロウレベルになると、グローバルデータ線／ＧＤＬはそれ以上ロウレベルに駆動されなくなり、続いてプリチャージ期間が始まると、プリチャージ制御信号／ＰＣがロウレベルとなって、グローバルデータ線ＧＤＬ、／ＧＤＬとメインアンプ起動信号／ＭＡＥがハイレベルにプリチャージされる。その後、出力データＤＯがロウレベルとなって一連の読み出し動作が終了する。
【００６１】
ロウデータの読み出しの場合は、グローバルデータ線／ＧＤＬがハイレベルのまま保持され、グローバルデータ線ＧＤＬがロウレベル側に駆動され読み出し信号が現れる。この結果、出力データＤＯがロウレベルとなり、ロウデータが出力される。その他の動作はハイデータ読み出しの場合と同様である。
【００６２】
実施例３によれば、ＤＲＡＭ等の大規模なメモリセルアレイブロックを持つ半導体記憶装置において、メモリセルアレイブロック内に分散配置されたどのセンスアンプＳＡを選択して読み出しを行う場合でも、メインアンプ起動信号／ＭＡＥも選択したセンスアンプＳＡの近傍で駆動されるため、メインアンプＭＡに入力されるグローバルデータ線ＧＤＬ、／ＧＤＬの読み出し信号とメインアンプ起動信号／ＭＡＥによるメインアンプ活性化タイミングの関係が一定となり、メインアンプＭＡの動作マージンを向上させ、かつ、高速読み出しを実現できる。
【実施例４】
【００６３】
本発明の実施例４に係る半導体記憶装置について図面を用いて説明する。図１６は、本発明の実施例４に係る半導体記憶装置におけるメモリセルアレイ及びセンスアンプエリアの構成を模式的に示した回路図である。図１７は、本発明の実施例４−１に係る半導体記憶装置におけるスイッチエリアの構成（実施例４に係るメモリセルアレイ及びセンスアンプエリアを実施例１に適用した構成）を模式的に示した回路図である。図１８は、本発明の実施例４−２に係る半導体記憶装置におけるスイッチエリアの構成（実施例４に係るメモリセルアレイ及びセンスアンプエリアを実施例２に適用した構成）を模式的に示した回路図である。図１９は、本発明の実施例４に係る半導体記憶装置におけるメインアンプの構成を模式的に示した回路図である。図２０は、本発明の実施例４に係る半導体記憶装置におけるメインアンプの動作波形を模式的に示したタイムチャートである。
【００６４】
実施例４は、実施例３（図１１〜図１５参照）の変形例であり、ローカルデータ線を／ＬＤＬのみとするとともに、グローバルデータ線を／ＧＤＬのみとし、ビット線をＢＬのみとしたシングルエンド構成とし、差動増幅型のメインアンプＭＡの差動信号入力の一方に参照電圧Ｖｒｅｆが入力されるようにしたものである。
【００６５】
図１６を参照すると、ワード線ＷＬとビット線ＢＬとの交点にメモリセルＭＣが配置されている。センスアンプＳＡと、カラムスイッチｎＭＯＳトランジスタＱ５、メインアンプ起動信号発生ｎＭＯＳトランジスタＱ６とは、左右のメモリセルアレイＭＣＡで共有される。スイッチｎＭＯＳトランジスタＱ４は、ゲートに対応する共有制御信号ＳＨ０〜ＳＨ３を受けることによって、選択されたビット線ＢＬとセンスアンプＳＡとを選択的に接続する。カラムスイッチｎＭＯＳトランジスタＱ５は、ゲートにカラム選択信号ＹＳを受けることによって、選択されたセンスアンプＳＡとローカルデータ線／ＬＤＬとを選択的に接続する。メインアンプ起動信号発生ｎＭＯＳトランジスタＱ６は、メインアンプ起動信号／ＭＡＥを発生する回路の一部であり、ゲートにカラム選択信号ＹＳを受けることによって、選択されたセンスアンプＳＡがローカルデータ線／ＬＤＬに接続されるタイミングに同期して、近接した場所でローカルメインアンプ起動信号線／ＬＭＡＥを経由してメインアンプ起動信号／ＭＡＥをスタンバイ状態のハイレベルからアクティブ状態のロウレベルに駆動する。実施例４では１本のカラム選択線ＹＳでメモリセルアレイＭＣＡの左右４個ずつ計８個のセンスアンプＳＡが選択される。
【００６６】
図１７を参照すると、図１６に示す実施例４に係るメモリセルアレイＭＣＡ及びセンスアンプエリアＳＡＡを実施例１に適用した場合（実施例４−１）、選択されたメモリセルアレイＭＣＡに対応したスイッチ選択信号ＳＷＳＳによってローカルデータ線／ＬＤＬとグローバルデータ線／ＧＤＬとが対応するスイッチＳＷによって接続され、メインアンプ起動信号（／ＭＡＥ）もローカルデータ線／ＬＤＬの領域のローカルメインアンプ起動信号線／ＬＭＡＥとグローバルデータ線／ＧＤＬの領域のメインアンプ起動信号線／ＭＡＥが対応するスイッチＳＷによって接続される。なお、スイッチＳＷの具体的な回路の例は、図２６に示したものと同じなのでその説明は省略する（実施例３におけるスイッチＳＷの説明を参照）。
【００６７】
図１８を参照すると、図１６に示す実施例４に係るメモリセルアレイＭＣＡ及びセンスアンプエリアＳＡＡを実施例２に適用した場合（実施例４−２）、選択されたメモリセルアレイＭＣＡに対応したスイッチ選択信号ＳＷＳＳによってローカルデータ線／ＬＤＬとグローバルデータ線／ＧＤＬとが対応するスイッチＳＷによって接続され、グローバルデータ線／ＧＤＬは分岐部（／ＧＤＬＢ）で分岐しメインアンプＭＡに接続される。一方、メインアンプ起動信号（／ＭＡＥ）もローカルデータ線／ＬＤＬの領域のローカルメインアンプ起動信号線／ＬＭＡＥとグローバルデータ線／ＧＤＬの領域のメインアンプ起動信号線／ＭＡＥとが対応するスイッチＳＷによって接続され、メインアンプ起動信号／ＭＡＥは分岐部（／ＭＡＥＢ）で分岐しメインアンプＭＡに接続される。
【００６８】
以上のように、実施例４では、ビット線ＢＬ、センスアンプＳＡ、ローカルデータ線／ＬＤＬ、及びグローバルデータ線／ＧＤＬは、全てシングルエンド構成となっている。一方、メインアンプＭＡは差動増幅型であるため、図１７、図１８に示すメインアンプＭＡの差動信号入力の一方には参照電圧Ｖｒｅｆが入力される。
【００６９】
図１９を参照すると、実施例４に係るメインアンプＭＡの回路において、図１４に示した実施例３に係るメインアンプＭＡの回路との相違は、グローバルデータ線ＧＤＬ、／ＧＤＬの一方の信号の代わりに参照電圧Ｖｒｅｆが入力され、プリチャージｐＭＯＳトランジスタＱ９が無い点のみである。ここで、参照電圧Ｖｒｅｆは、グローバルデータ線／ＧＤＬに読み出されるハイデータとロウデータの信号電圧のほぼ中間の電位に設定されるのが一般的である。その他の構成要素は、図１４に示す実施例３に係るメインアンプＭＡと同様である。
【００７０】
図２０を参照すると、左側がメモリセル（図１６のＭＣ）からハイ（Ｈ）データを読み出す場合、右側がメモリセルからロウ（Ｌ）データを読み出した場合を示す。ここでは、参照電圧Ｖｒｅｆは、グローバルデータ線／ＧＤＬに読み出されるハイデータとロウデータの信号電圧のほぼ中間の電位に設定されている。その他の動作は、図１５に示した実施例３に係るメインアンプＭＡの動作波形と同様である。
【００７１】
実施例４によれば、ＤＲＡＭ等の大規模なメモリセルアレイブロックを持つ半導体記憶装置において、読み出しデータをシングルエンドで転送してもメモリセルアレイブロック内に分散配置されたどのセンスアンプＳＡを選択して読み出しを行う場合でも、メインアンプ起動信号／ＭＡＥも選択したセンスアンプＳＡの近傍で駆動されるため、メインアンプＭＡに入力されるグローバルデータ線／ＧＤＬの読み出し信号とメインアンプ起動信号／ＭＡＥによるメインアンプ活性化タイミングの関係が一定となり、メインアンプＭＡの動作マージンを向上させ、かつ、高速読み出しを実現しつつ、読み出しデータ線の本数を半減し、チップ面積を削減することができる。
【実施例５】
【００７２】
本発明の実施例５に係る半導体記憶装置について図面を用いて説明する。図２１は、本発明の実施例５に係る半導体記憶装置におけるメモリセルアレイ及びセンスアンプエリアの構成を模式的に示した回路図である。図２２は、本発明の実施例５−１に係る半導体記憶装置におけるスイッチエリアの構成（実施例５に係るメモリセルアレイ及びセンスアンプエリアを実施例１に適用した構成）を模式的に示した回路図である。図２３は、本発明の実施例５−２に係る半導体記憶装置におけるスイッチエリアの構成（実施例５に係るメモリセルアレイ及びセンスアンプエリアを実施例２に適用した構成）を模式的に示した回路図である。図２４は、本発明の実施例５に係る半導体記憶装置におけるメインアンプの構成を模式的に示した回路図である。図２５は、本発明の実施例５に係る半導体記憶装置におけるメインアンプの動作波形を模式的に示したタイムチャートである。
【００７３】
実施例５は、実施例４（図１６〜図２０参照）の変形例であり、参照信号線ＲＥＦ及び参照信号発生ｎＭＯＳトランジスタＱ７を追加し、差動増幅型のメインアンプＭＡの差動信号入力の一方に参照電圧Ｖｒｅｆの代わりに参照信号ＲＥＦが入力されるようにしたものである。
【００７４】
図２１を参照すると、実施例５に係るメモリセルアレイの回路において、図１６に示した実施例４に係るメモリセルアレイＭＣＡの回路との相違点は、参照信号発生ｎＭＯＳトランジスタＱ７が追加されている点である。参照信号発生ｎＭＯＳトランジスタＱ７は、ゲートにカラム選択信号ＹＳを受けることによって、選択されたセンスアンプＳＡがローカルデータ線／ＬＤＬに接続されるタイミングに同期して、近接した場所でローカル参照信号線ＬＲＥＦを経由して参照信号ＲＥＦをスタンバイ状態のハイレベルからアクティブ状態の電位に駆動する。このアクティブ状態の電位は、ローカルデータ線／ＬＤＬに読み出されるハイデータとロウデータの信号電位のほぼ中間の電位になるように、参照信号発生ｎＭＯＳトランジスタＱ７のオン電流が設定されている。その他の構成・動作は、図１６に示す実施例４と同様である。
【００７５】
図２２を参照すると、図２１に示す実施例５に係るメモリセルアレイＭＣＡ及びセンスアンプエリアＳＡＡを実施例１に適用した場合（実施例５−１）、図１７に示す実施例４−１との相違点は、参照信号線ＲＥＦの配線経路が追加されている点である。参照信号線ＲＥＦは、ローカルデータ線／ＬＤＬ、グローバルデータ線／ＧＤＬ、メインアンプ起動信号／ＭＡＥと同じ経路を通って、メインアンプＭＡの一方の差動入力に接続される。その他の構成・動作は、図１７に示す実施例４−１と同様である。
【００７６】
図２３を参照すると、図２１に示す実施例５に係るメモリセルアレイＭＣＡ及びセンスアンプエリアＳＡＡを実施例２に適用した場合（実施例５−２）、図１８に示す実施例４−２との相違点は、参照信号線ＲＥＦの配線経路が追加されている点である。参照信号線ＲＥＦは、ローカルデータ線／ＬＤＬ、グローバルデータ線／ＧＤＬ、メインアンプ起動信号／ＭＡＥと同じ経路を通って、メインアンプＭＡの一方の差動入力に接続される。その他の構成・動作は、図１８に示す実施例４−２と同様である。
【００７７】
以上のように、実施例５では、ビット線ＢＬ、センスアンプＳＡ、ローカルデータ線／ＬＤＬ、及びグローバルデータ線／ＧＤＬは、全てシングルエンド構成となっている。一方、メインアンプＭＡは差動増幅型であるため、図２２、図２３に示すメインアンプＭＡの差動信号入力の一方には参照信号ＲＥＦが入力される。
【００７８】
図２４を参照すると、実施例５に係るメインアンプＭＡの回路において、図１４に示した実施例３に係るメインアンプＭＡの回路との相違は、グローバルデータ線ＧＤＬの代わりに参照信号ＲＥＦが入力されている点のみである。ここで、参照信号ＲＥＦは、グローバルデータ線／ＧＤＬに読み出されるハイデータとロウデータの信号電圧のほぼ中間の信号電圧が出るように設定されるのが一般的である。その他の構成要素は、図１４に示す実施例３に係るメインアンプＭＡと同様である。
【００７９】
図２５を参照すると、左側がメモリセル（図２１のＭＣ）からハイ（Ｈ）データを読み出す場合、右側がメモリセルからロウ（Ｌ）データを読み出した場合を示す。ここでは、参照信号ＲＥＦは、グローバルデータ線／ＧＤＬに読み出されるハイデータとロウデータの信号電圧のほぼ中間の信号電圧が出るように設定されている。その他の動作は、図２０に示した実施例４に係るメインアンプＭＡの動作波形と同様である。
【００８０】
実施例５によれば、ＤＲＡＭ等の大規模なメモリセルアレイブロックを持つ半導体記憶装置において、メモリセルアレイブロック内に分散配置されたどのセンスアンプＳＡを選択して読み出しを行う場合でも、メインアンプ起動信号／ＭＡＥと参照信号ＲＥＦも選択したセンスアンプＳＡの近傍で駆動されるため、メインアンプＭＡに入力されるグローバルデータ線／ＧＤＬの読み出し信号、参照信号ＲＥＦとメインアンプ起動信号／ＭＡＥによるメインアンプ活性化タイミングの関係が一定となり、メインアンプＭＡの動作マージンを向上させ、かつ、高速読み出しを実現できる。また、メインアンプＭＡの読み出し参照信号ＲＥＦと読み出しデータの転送タイミングを常に一致させることができる。そのため、読み出しデータをシングルエンドで転送してもメインアンプＭＡでは差動信号として増幅することができるため、半導体記憶装置の動作マージンを確保しつつ、読み出しデータ線の本数を半減し、チップ面積を削減することができる。
【００８１】
本発明の全開示（特許請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８２】
ＢＬ、／ＢＬ  ビット線
ＣＤ  カラムデコーダ
ＤＯ  出力データ
ＧＤＬ、／ＧＤＬ  グローバルデータ線（読み出し信号線）
ＧＤＬＢ、／ＧＤＬＢ  グローバルデータ線分岐部
ＩＮＶ１〜ＩＮＶ５  インバータ
ＬＤＬ、／ＬＤＬ  ローカルデータ線（接続回路）
／ＬＭＡＥ  ローカルメインアンプ起動信号線（起動信号発生回路）
ＬＲＥＦ  ローカル参照信号線（参照信号発生回路）
ＭＡ  メインアンプ
／ＭＡＥ  メインアンプ起動信号線、メインアンプ起動信号（起動信号線）
／ＭＡＥＢ  メインアンプ起動信号線分岐部
ＭＣ  メモリセル
ＭＣＡ  メモリセルアレイ
ＭＷＬ  ロウ選択線
／ＰＣ  プリチャージ制御信号
Ｑ１  ｐＭＯＡトランジスタ
Ｑ２  ｎＭＯＳトランジスタ
Ｑ３  ｐＭＯＳトランジスタ
Ｑ４  スイッチｎＭＯＳトランジスタ
Ｑ５  カラムスイッチｎＭＯＳトランジスタ（接続回路）
Ｑ６  メインアンプ起動信号発生ｎＭＯＳトランジスタ（起動信号発生回路）
Ｑ７  参照信号発生ｎＭＯＳトランジスタ（参照信号発生回路）
Ｑ８〜Ｑ１０  プリチャージ用ｐＭＯＳトランジスタ
Ｑ１１、Ｑ１２  切り離しｐＭＯＳトランジスタ
Ｑ１３、Ｑ１４  ｐＭＯＳトランジスタ
Ｑ１５、Ｑ１６  ｎＭＯＳトランジスタ
Ｑ１７  メインアンプ活性化ｎＭＯＳトランジスタ
ＲＤ  ロウデコーダ
ＲＥＦ  参照信号線、参照信号
ＲＥＦＢ  参照信号線分岐部
ＳＡ  センスアンプ
ＳＡＡ  センスアンプエリア
ＳＨ０〜ＳＨ３  共有制御信号
ＳＷ  スイッチ（接続回路、起動信号発生回路、参照信号発生回路）
ＳＷＡ  スイッチエリア
ＳＷＳＳ  スイッチ選択信号線、スイッチ選択信号
ＶＤＤ  電源電位
Ｖｒｅｆ  参照電圧
ＶＳＳ  接地電位
ＷＬ  ワード線
ＷＬＤ  ワード線ドライバ
ＹＳ  カラム選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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