(57)【要約】【課題】外付け素子を使用する場合に、内蔵素子を制御する機能部分を確実に停止させることができる電源用集積回路を提供する。【解決手段】電源回路ＩＣ４１の無効化部４２は、外付けされたＮＰＮトランジスタ５を使用する場合に、機能選択部４において内蔵素子制御部３Ａ側を選択させる機能部分を無効化するように動作する。具体的には、機能選択部４が、入力電源電圧が第１閾値電圧Ｖth1を超えると、外付け素子制御部２を機能させる信号を出力するコンパレータ１４と、入力電源電圧が閾値Ｖth1未満に設定される閾値電圧Ｖth2を超えると内蔵素子制御部３Ａを機能させる信号を出力するコンパレータ２３とで構成される場合、無効化部４２は、入力電源電圧が閾値Ｖth3を超えると、内蔵素子制御部３Ａを機能させる信号をコンパレータ２３に優先して出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子に与えられる電源電圧を降圧して出力する電源用集積回路において、
内蔵される降圧制御用素子と、
この降圧制御用素子を介して出力される電圧を基準電圧と比較することで、当該降圧用制御素子を制御する内蔵素子制御部と、
降圧用制御素子が外付けされた場合に、前記降圧用制御素子を介して出力される電圧を基準電圧と比較することで、当該降圧用制御素子を制御する外付け素子制御部と、
入力条件に応じて、前記内蔵素子制御回路と前記外付け素子制御回路との何れか一方を機能させるように選択する選択部と、
前記外付けされた降圧用制御素子を使用する場合に、前記選択部において前記内蔵素子制御回路側を選択させる機能部分を無効化する無効化部とを備えたことを特徴とする電源用集積回路。
【請求項２】
前記選択部は、
入力電源電圧を第１閾値と比較し、前記入力電源電圧が前記第１閾値電圧を超えると、前記外付け素子制御部を機能させる信号を出力する外付け素子側選択部と、
前記入力電源電圧を、前記第１閾値よりも低い値に設定される第２閾値と比較し、前記入力電源電圧が前記第２閾値電圧未満である場合に前記内蔵素子制御部を機能させる信号を出力する内蔵素子側選択部とで構成され、
前記内蔵素子制御部を機能させる場合に、前記外付け素子側選択部並びに内蔵素子側選択部に前記入力電源電圧が与えられる端子はロウレベルに固定され、
前記無効化部は、前記入力電源電圧を、前記第１閾値よりも低く且つ前記第２閾値よりも高く設定される第３閾値と比較し、前記入力電源電圧が前記第３閾値電圧を超えると、内蔵素子制御部を機能させる信号を、前記内蔵素子側選択部に優先して出力するように構成されていることを特徴とする請求項１記載の電源用集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端子に与えられる電源電圧を降圧して出力する電源用集積回路に関する。
【背景技術】
【０００２】
入力される電源電圧を降圧して出力するいわゆるシリーズレギュレータタイプの電源回路であって集積回路として構成されるものは、一般に降圧制御用のトランジスタを内蔵している。しかし、出力電流定格がより大きな負荷が接続された場合にも対応できるように、電流容量がより大きい降圧制御用のトランジスタを外付けして使用可能としたものがある（例えば特許文献１参照）。
したがって、そのような集積回路では、内蔵トランジスタ，外付けトランジスタの何れを制御対象とするかを選択する機能がある。例えば特許文献１では、外付けトランジスタが実装されたことを検知して、制御対象を自動的に外付けトランジスタ側に切り換える構成が開示されている（図１６参照）。
【０００３】
ここで、図７は、特許文献１の図１６に開示されている電源用集積回路と同様に、内蔵トランジスタ，外付けトランジスタを使用するものについて、それらのトランジスタを、それぞれ異なるアンプで制御するように構成した回路の一例を示す。
電源回路ＩＣ１は、外付け素子制御部２と、内蔵素子制御部３と、内蔵素子制御部３を機能させる機能選択部４とで構成されている。電源回路１は、外部端子（１）〜（５）を有しており、外部端子（３）には、外付けされるＰＮＰトランジスタ５のベースが接続され、外部端子（２）にはＰＮＰトランジスタ５のエミッタが、外部端子（４）には、ＰＮＰトランジスタ５のコレクタがコンデンサ６を介して接続されている。外部端子（１）には入力側として電源（例えば車両に搭載されるバッテリ）が接続され、外部端子（１），（２）間には電流制限用の抵抗素子７が接続されている。
【０００４】
外部端子（５）には、ＰＮＰトランジスタ５のコレクタが直接接続されており、また、電源平滑用のコンデンサ８がグランドとの間に外付けで接続されている。また、外部端子（５）は、電源回路１の内部で抵抗素子９及び１０を介してグランドに接続されており、抵抗素子９及び１０の共通接続点は、外付け素子制御部２を構成するアンプ１１の反転入力端子に接続されている。アンプ１１の非反転入力端子には、出力電源電圧を制御するための基準電圧ＶRefが与えられており、アンプ１１の出力端子は、ＮＰＮトランジスタ１２のベースに接続されている。ＮＰＮトランジスタ１２のコレクタは外部端子（３）に接続され、エミッタは抵抗素子１３を介してグランドに接続されている。
【０００５】
機能選択部４は、コンパレータ１４（Comp1）を備えており、コンパレータ１４の反転入力端子は外部端子（２）に接続され、非反転入力端子には、閾値電圧Ｖth1が与えられている。また、外部端子（２）は抵抗素子１５を介してグランドに接続されている。コンパレータ１４の出力端子は、アンプ１１の制御端子に接続されており、アンプ１１は、制御端子がハイレベルの場合に機能するように構成されている。
一方、内蔵素子制御部３は、内蔵素子であるＰチャネルＭＯＳＦＥＴ１６を駆動制御するもので、ＰチャネルＭＯＳＦＥＴ１６のソースは外部端子（１）に接続され、ドレインは外部端子（５）に接続されている。アンプ１１と同様に、アンプ１７の反転入力端子は抵抗素子９及び１０の共通接続点に接続され、非反転入力端子には基準電圧ＶRefが与えられている。そして、アンプ１７の出力端子はＰチャネルＭＯＳＦＥＴ１６のゲートに接続されている。
【０００６】
ＰチャネルＭＯＳＦＥＴ１６には、並列に電流検出用のＰチャネルＭＯＳＦＥＴ１８（ドレイン電流比が小さく設定されている）が接続されているが、ＰチャネルＭＯＳＦＥＴ１８のソースは、抵抗素子１９を介してＰチャネルＭＯＳＦＥＴ１６のソースに接続されている。そして、ＰチャネルＭＯＳＦＥＴ１８のゲートも、アンプ１７の出力端子に接続され、ソースは、コンパレータ２０（Comp2）の非反転入力端子に接続されている。コンパレータ２０の反転入力端子は、抵抗素子２１を介して外部端子（１）に接続されていると共に、定電流源２２を介してグランドに接続されている。コンパレータ２０は過電流検出用のコンパレータであり、その出力端子は、アンプ１７の制御端子に接続されている。
【０００７】
また、機能選択部４はコンパレータ２３（Comp3）を備えており、コンパレータ２３の非反転入力端子には閾値電圧Ｖth2が与えられ、反転入力端子は外部端子（２）に接続されている。そして、コンパレータ２３の出力端子は、内蔵素子制御部３のアンプ１７におけるもう１つの制御端子に接続されている。コンパレータ２３は、反転入力端子の電位が閾値電圧Ｖth2未満である場合に、アンプ１７の機能を有効化するハイレベル信号を出力する。
尚、ＰＮＰトランジスタ５を使用する場合に、ＰＮＰトランジスタ５を介して過電流が流れると、抵抗素子７による電圧降下が大きくなることで、外付け素子制御部２のコンパレータ１４の出力レベルはロウに転じる。すなわち、機能選択部４のコンパレータ１４は、過電流検出機能も備えている。
【０００８】
図８は、電源回路１の内蔵素子、ＰチャネルＭＯＳＦＥＴ１６を使用する場合の接続状態を示しており、外部端子（２）は、抵抗素子２４を介してプルダウンされている。閾値電圧Ｖth1，Ｖth2は、例えばそれぞれ３．８５Ｖ，２．５Ｖに設定されており、３．８５Ｖ以上が外付け素子制御部２が機能する電圧領域に設定されている。そして、閾値電圧Ｖth2は、閾値電圧Ｖth1未満の任意の値として設定されている。
【０００９】
また図９は、ＰチャネルＭＯＳＦＥＴ１６を使用する場合に、外部端子（１）に与えられる電源電圧に応じて、電源回路１の外部端子（５）より出力される電源電圧の変化を示している。この場合、外部端子（２）がプルダウンされているため、コンパレータ１４は常時ロウレベル，コンパレータ２３は常時ハイレベルを出力するので、外付け素子制御部２のアンプ１１は動作せず、内蔵素子制御部３のアンプ１７が動作して、ＰチャネルＭＯＳＦＥＴ１６を制御する。この時、外部端子（５）より出力される電源電圧は、閾値電圧Ｖth1に達する以前に定常化して例えば１．５Ｖ程度となる。
【００１０】
尚、内蔵素子制御部３のコンパレータ２０は、外部端子（１）に与えられる入力電源電圧より、定電流源２２が流す電流で抵抗素子２１に生じる電圧降下分を減じたものが過電流判定の基準電圧として与えられている。そして、ＰチャネルＭＯＳＦＥＴ１６を介して過電流が流れると、その過電流に比例した電流がＰチャネルＭＯＳＦＥＴ１８を介して流れることでソース電位が低下するので、コンパレータ２０はハイレベル信号を出力するようになっている。
【００１１】
図１０は、アンプ１７の内部構成を、定電流部と出力段部のみ概略的に示したものである。定電流部２５では、グランド側のＮＰＮトランジスタ２６に並列にＮチャネルＭＯＳＦＥＴ２７が接続されており、ＮチャネルＭＯＳＦＥＴ２７のゲートにＮＯＴゲート２８を介してハイレベル信号（コンパレータ２３の出力信号の反転）が与えられると、アンプ１７内部の定電流の供給が停止して、アンプ１７の出力レベルはロウになる。
【００１２】
また、出力段部２９では、出力端子ＯＵＴとグランドとの間に、抵抗素子３０及びＰＮＰトランジスタ３１の直列回路が接続されており、電源とＰＮＰトランジスタ３１のベースとの間には、ＮＰＮトランジスタ３２が接続されている。そして、ＮＰＮトランジスタ３２のベースにＮＯＴゲート３３を介してハイレベル信号（コンパレータ２０の出力信号の反転）が与えられると、ＮＰＮトランジス３２がオンする。この時、出力端子ＯＵＴは上記ベースと同じ電位（ハイレベル）になる。
尚、アンプ１１側については、制御端子が１つしかないが、コンパレータ１４の出力信号により制御されるのは、上記定電流部２５に相当する部分である。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−１４０６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、図７に示す電源回路１では、外付け素子であるＰＮＰトランジスタ５を使用する場合に、図１１に示すように、入力電源電圧が０Ｖから次第に上昇して行く過程で、電圧が閾値Ｖth2を超えるまでの間にコンパレータ２３の出力信号がハイレベルとなるため内蔵素子制御部３が一瞬動作してしまい、その後に外付け素子制御部２が動作するという問題があった。このような問題は、特許文献１の図１６に示す回路においても同様に発生する。
【００１５】
本発明は上記事情に鑑みてなされたものであり、その目的は、集積回路に外付けさる素子と内蔵素子との双方が使用可能に構成されるものにおいて、外付け素子を使用する場合に、内蔵素子を制御する機能部分を確実に停止させることができる電源用集積回路を提供することにある。
【課題を解決するための手段】
【００１６】
請求項１記載の電源用集積回路によれば、無効化部は、外付けされた降圧用制御素子を使用する場合に、選択部において内蔵素子制御回路側を選択させる機能部分を無効化するように動作する。したがって、入力側に供給される電源電圧が上昇する過程において、内蔵素子制御回路側を無用に動作させることを確実に防止できる。
【００１７】
請求項２記載の電源用集積回路によれば、選択部が、入力電源電圧が第１閾値電圧を超えると外付け素子制御部を機能させ外付け素子側選択部と、入力電源電圧が第１閾値未満に設定される第２閾値電圧を下回る場合に内蔵素子制御部を機能させる内蔵素子側選択部とで構成される場合に、無効化部は、入力電源電圧が、第１閾値よりも低く且つ第２閾値よりも高く設定される第３閾値を超えると、内蔵素子制御部を機能させる信号を内蔵素子側選択部に優先して出力する。したがって、外付け素子制御部を機能させる場合は、内蔵素子制御部の機能を無効化部によって確実に無効化することができる。また、内蔵素子制御部を機能させる場合は、入力電源電圧が第３閾値を超える領域で、無効化部の作用により内蔵素子制御部を優先的に機能させることができる。
【図面の簡単な説明】
【００１８】
【図１】第１実施例であり、外付け素子を制御する場合の電源回路の構成を示す図
【図２】アンプ内の定電流部の構成を示す図
【図３】内蔵素子を制御する場合の動作を示す図
【図４】外付け素子を制御する場合の動作を示す図
【図５】第２実施例を示す図１相当図
【図６】図４相当図
【図７】従来技術を示す図１相当図
【図８】内蔵素子を制御する場合の図７相当図
【図９】図３相当図
【図１０】図２相当図
【図１１】図４相当図
【発明を実施するための形態】
【００１９】
（第１実施例）
以下、第１実施例について図１ないし図４を参照して説明する。尚、図７と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例の電源回路ＩＣ（電源用集積回路）４１は、図７に示す電源回路ＩＣ１に無効化部４２を追加して構成されている。無効化部４２は、コンパレータ４３（Comp4）を備えており、電源回路ＩＣ４１の外部端子（６）を介して供給される電源とグランドとの間には、抵抗素子４４及び４５の直列回路が接続され、それらの共通接続点はコンパレータ４３の非反転入力端子に接続されている。コンパレータ４３の反転入力端子には閾値電圧Ｖth3が与えられており、その閾値電圧Ｖth3（第３閾値電圧）のレベルは、閾値電圧Ｖth1，Ｖth2（第１，第２閾値電圧）の間，例えば３．８Ｖ程度に設定されている。
【００２０】
コンパレータ４３の出力端子は、内蔵素子制御部３Ａにおいて、アンプ１７に替えて配置されているアンプ４６の制御端子に接続されている。図２は、アンプ４６における定電流部４７部分の構成を示すもので、ＮＰＮトランジスタ２６のエミッタとグランドとの間には、ＮチャネルＭＯＳＦＥＴ４８が接続されており、ＮチャネルＭＯＳＦＥＴ４８のゲートには、ＮＯＴゲート４９を介してコンパレータ４３の出力端子が接続されている。斯様に構成されることで、コンパレータ２３の出力信号と、コンパレータ４３の出力信号とはＯＲ条件でアンプ４６に作用する。すなわちアンプ４６の制御端子入力は３つであり、コンパレータ２３，４３の何れか一方の出力信号がロウレベルになれば、アンプ４６の定電流部４７の動作は停止する。
【００２１】
次に、本実施例の作用について図３及び図４を参照して説明する。図３は、電源回路ＩＣ４１が内蔵素子であるＰチャネルＭＯＳＦＥＴ１６を制御する場合の動作（図９相当図）である。この場合は、電源回路ＩＣ１と同様に外部端子（２）がプルダウンされるので、コンパレータ１４（外付け素子選択部），コンパレータ２３（内蔵素子選択部：Comp3）の動作は従来と同様である。
しかし、コンパレータ４３（Comp4）の非反転入力端子には入力電源電圧の分圧電位が与えられているので、（入力電源電圧＜Ｖth3）の範囲では、コンパレータ４３の出力信号がロウレベルとなることで、アンプ４６（Amp2）の動作は停止する。したがって、内蔵素子制御部３Ａの動作は、上記電圧範囲において無効化される。そして、（入力電源電圧＞Ｖth3）の範囲では、コンパレータ４３の出力信号がハイレベルとなってアンプ４６が動作するので、内蔵素子制御部３Ａの機能はアクティブとなる。
【００２２】
また、図４は、電源回路ＩＣ４１が外付け素子であるＰＮＰトランジスタ５を制御する場合の動作（図１１相当図）である。この場合のコンパレータ１４（Comp1），２３の動作は従来と同様であり、コンパレータ４３の動作は図３と同様である。その結果、（入力電源電圧＜Ｖth3）の範囲では、コンパレータ４３の出力信号がロウレベルであるから、上記と同様にアンプ４６の動作は停止する。
そして、（Ｖth3＜入力電源電圧＜Ｖth1）の範囲では、コンパレータ２３の出力信号によりアンプ４６の動作は停止し（Ｖth1＜入力電源電圧においても同状態を継続）、内蔵素子制御部３Ａの機能は停止する。（Ｖth1＜入力電源電圧）の範囲では、コンパレータ１４の出力信号がハイレベルとなってアンプ１１（Amp1）が動作するので、外付け素子制御部２の機能はアクティブとなる。
【００２３】
以上のように本実施例によれば、電源回路ＩＣ４１の無効化部４２は、外付けされたＰＮＰトランジスタ５を使用する場合に、機能選択部４において内蔵素子制御部３Ａ側を選択させる機能部分を無効化するように動作するので、入力電源電圧が上昇する過程で内蔵素子制御回路３Ａを無用に動作させることを確実に防止できる。具体的には、機能選択部４が、入力電源電圧が第１閾値電圧Ｖth1を超えると外付け素子制御部２を機能させる信号を出力するコンパレータ１４と、入力電源電圧が閾値Ｖth1未満に設定される閾値電圧Ｖth2未満である場合に内蔵素子制御部３Ａを機能させる信号を出力するコンパレータ２３とで構成される場合、無効化部４２のコンパレータ４３は、入力電源電圧が閾値Ｖth3を超えると、内蔵素子制御部３Ａを機能させる信号をコンパレータ２３に優先して出力する。
したがって、外付け素子制御部２を機能させる場合は、内蔵素子制御部３Ａの機能を無効化部４２によって確実に無効化することができる。また、内蔵素子制御部３Ａを機能させる場合は、入力電源電圧が閾値Ｖth3を超える領域で、無効化部４２の作用により内蔵素子制御部３Ａを優先的に機能させることができる。
【００２４】
（第２実施例）
図５及び図６は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例は、第１実施例の電源回路ＩＣ４１により外付けのＰＮＰトランジスタ５を使用する場合に、外部端子（６），（１）の間にスイッチング（ＳＷ）電源回路４９を挿入する。すなわち、電源回路ＩＣ４１がＰＮＰトランジスタ５を制御して降圧制御を行う前段において、スイッチング電源回路４９により予め１段階降圧しておくようにする。
【００２５】
すなわち、電源回路ＩＣ４１の負荷である例えばマイクロコンピュータの消費電流が大きい場合、第１実施例のように、車両のバッテリ電源を直接電源回路ＩＣ４１によって降圧しようとすると、電源回路ＩＣ４１の発熱が大きくなることが想定される。そのような場合に、予めスイッチング電源回路４９により電源電圧を降圧し、その後電源回路ＩＣ４１により降圧するように２段階で行うようにすれば、電源回路ＩＣ４１の発熱を低減できる。
図６には、この場合に外部端子（１）より出力される降圧電源を示すが、例えば１４Ｖ程度のバッテリ電源が、スイッチング電源回路４９を介すことで４Ｖに降圧されて外部端子（１）に供給される。尚、内蔵のＰチャネルＭＯＳＦＥＴ１６を使用する場合も、同様の出力となる。
【００２６】
本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
電源電圧や各閾値電圧の具体数値は一例であり、本願発明に適合する範囲で個別の設計に応じて適宜変更して実施すれば良い。
コンパレータ４３の出力端子をコンパレータ１４の出力端子に接続することで、外付け素子制御部２側についても無効化部４２をＯＲ条件で作用させても良い。この場合、外付け素子制御部２側のフェイルセーフレベルを向上させることができる。またこの場合、コンパレータ４３の出力段が２系統に分かれたデュアル出力端子構成となっている場合は、２つの出力端子の一方をアンプ４６側に接続し、他方をアンプ１１側に接続しても良い。
外付けの降圧用制御素子をＭＯＳＦＥＴとし、内蔵の降圧用制御素子をバイポーラトランジスタとしても良い。
過電流検出機能は、必要に応じて設ければ良い。
【符号の説明】
【００２７】
図面中、２は外付け素子制御部、３Ａは内蔵素子制御部、４は機能選択部、５はＰＮＰトランジスタ（降圧用制御素子）、１４はコンパレータ（外付け素子選択部）、１６はＰチャネルＭＯＳＦＥＴ（降圧用制御素子）、２３はコンパレータ（内蔵素子選択部）、４１は電源回路ＩＣ（電源用集積回路）、４２は無効化部、４３はコンパレータを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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