(57)【要約】【課題】本発明は、電子シャッタ動作のリニアリティを短時間で行なうことを特徴とする。【解決手段】入射光を光電変換する画素セル３１が行列状に配置された撮像領域１１と、画素セルにおける信号蓄積の開始タイミングが全ての行の画素セルで同一となり、かつ信号蓄積開始後に信号読み出しの開始タイミングが行毎に異なるように駆動して、画素セルに対する露光時間が行毎に異なるように制御する制御モードを有する垂直駆動回路１２とを具備している。【選択図】    図１
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【特許請求の範囲】
【請求項１】
入射光を光電変換する画素セルが行列状に配置された撮像領域と、
前記画素セルにおける信号蓄積の開始タイミングが全ての行の画素セルで同一となり、かつ信号蓄積開始後に信号読み出しの開始タイミングが行毎に異なるように駆動して、前記画素セルに対する露光時間が行毎に異なるように制御する制御モードを有する垂直駆動回路
とを具備したことを特徴する固体撮像装置。
【請求項２】
前記垂直駆動回路は、前記画素セルからの信号読み出しの開始タイミングが、行毎に一定時間ずつずれるように駆動することを特徴する請求項１記載の固体撮像装置。
【請求項３】
前記垂直駆動回路は、
前記画素セルにおける信号蓄積の開始期間を制御するための第１制御データ及び第１シフト用信号が供給され、第１シフト用信号に基づいて第１制御データをシフトする第１シフトレジスタと、
前記画素セルからの信号読み出しの開始期間を制御するための第２制御データ及び第２シフト用信号が供給され、第２シフト用信号に基づいて第２制御データをシフトする第２シフトレジスタと、
前記第１、第２制御データ及び第１、第２シフト用信号を出力し、前記第１シフトレジスタにおいて同一水平期間内で前記第１制御データのシフトが完了するように前記第１シフト用信号を出力する制御回路と、
少なくとも前記画素セルで蓄積された信号電荷のリセット動作を制御するためのリセットタイミング信号、前記画素セルで蓄積された信号電荷の読み出し動作を制御するためのリードタイミング信号が供給され、前記第１、第２シフトレジスタの出力信号に基づいて前記リセットタイミング信号及びリードタイミング信号を選択して、対応する行の前記画素セルに供給する選択回路
とを備えていることを特徴する請求項２記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係り、特に電子シャッタ動作の制御回路に関するもので、例えばＣＭＯＳイメージセンサに使用される。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ等の固体撮像装置において、電子シャッタ動作時のフォトダイオードの蓄積時間とセンサ出力の直線性（電子シャッタのリニアリティ）は重要な特性の一つであり、製品出荷前に電子シャッタのリニアリティ評価が実施される。
【０００３】
電子シャッタのリニアリティ評価は、電子シャッタ動作の開始タイミングを制御する制御信号ＥＳＲと、終了タイミングを制御する制御信号ＶＲＲからなる２つの制御信号を外部から供給する外部同期モードで行なう場合と、センサ内部で発生させる内部同期モードで行なう場合の２通りがある。これら２つの制御信号によって撮像領域の露光時間が制御される。電子シャッタ動作では、制御信号ＥＳＲが入力された時点で一度フォトダイオードの電荷が排出され、次に制御信号ＶＲＲが入力されるまで電荷の蓄積が行なわれ、その後、フォトダイオードに蓄積された信号電荷が画像信号として読み出される。
【０００４】
通常、フォトダイオードからの信号読み出し動作は行単位（水平ライン単位）で行なわれ、電子シャッタのリニアリティ評価の際の信号読み出し動作も行単位で行なわれる。通常、フォトダイオードにおける蓄積時間は、全行で共通の一定時間となるように設計されている。電子シャッタのリニアリティ評価を実施するためには、露光時間を変化させて画像データを取得する必要がある。このため、従来では、露光時間を変えて何回も撮像を行なって画像データを取得する必要があり、リニアリティ評価に時間がかかるという問題がある。
【０００５】
なお、特許文献１には、露光量制御手段とダイナミックレンジ制御手段との併用による第１の露光制御を行なった後に、露光設定用の被写体輝度に対応する撮像センサの出力レベルと、予め設定された所望の出力レベルとを比較する出力レベル判定部を設けた撮像装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−５０５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、電子シャッタのリニアリティ評価を短時間で行なうことができる固体撮像装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態の固体撮像装置は、入射光を光電変換する画素セルが行列状に配置された撮像領域と、前記画素セルにおける信号蓄積の開始タイミングが全ての行の画素セルで同一となり、かつ信号蓄積開始後に信号読み出しの開始タイミングが行毎に異なるように駆動して、前記画素セルに対する露光時間が行毎に異なるように制御する制御モードを有する垂直駆動回路とを具備している。
【発明の効果】
【０００９】
本発明によれば、電子シャッタのリニアリティ評価を短時間で行なうことができる固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係るＣＭＯＳイメージセンサのブロック図。
【図２】図１に示す撮像領域内の一部の画素セルを抽出して垂直駆動回路及びレベルシフト回路と共に示すブロック図。
【図３】図１及び図２中の画素セルの一構成例を示す回路図。
【図４】図２中に示すセレクタの詳細な構成をシフトレジスタ内のフリップフロップと共に示す回路図。
【図５】図３に示す画素セルの基本的な動作を示すタイミング図。
【図６】通常の制御モード時における図１のイメージセンサの動作の一例を示すタイミング図。
【図７】電子シャッタのリニアリティ評価を実施する制御モード時における図１のイメージセンサの動作の一例を示すタイミング図。
【図８】電子シャッタのリニアリティ評価を実施する制御モード時における図２中のシフトレジスタの設定状態の変化を画素セルと共に模式的に示すブロック図。
【図９】電子シャッタのリニアリティ評価の一例を示す特性図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の固体撮像装置を実施の形態により説明する。図１は、本発明の一実施形態に係るＣＭＯＳイメージセンサのブロック図である。本実施形態のイメージセンサは、センサコア部１０とセンサコア部１０を制御する周辺回路部２０とを備えている。
【００１２】
センサコア部１０は、入射光を光電変換して蓄積する画素セルが行列状に配置された撮像領域１１、撮像領域１１内の画素セルを行単位で選択して駆動する垂直駆動回路１２、垂直駆動回路１２の出力信号をレベルシフトして撮像領域１１に供給するレベルシフト回路１３、撮像領域１１内の各列の画素セルから読み出される画素信号をＡＤ変換する複数のＡＤ変換器、ＡＤ変換された信号をラッチする複数のラッチ回路、複数のラッチ回路でラッチされた信号を選択して順次出力させる制御を行なう水平レジスタを含む水平回路１４、レベルシフト回路１３で使用される電圧を出力する昇圧回路１５、及び各回路で使用される基準電圧を生成する基準電圧生成回路（Ｖref）１６等を備えている。
【００１３】
周辺回路部２０は、水平同期信号ＨＤ、電子シャッタ動作の開始タイミングを制御する制御信号ＥＳＲ、及び終了タイミングを制御する制御信号ＶＲＲ等が供給され、これらの信号から各種制御信号を出力するマスタカウンタ回路２１、マスタカウンタ回路２１から出力される制御信号に基づいて垂直駆動回路１２の動作を制御するための各種データ及び各種制御信号を出力する垂直駆動制御回路２２、マスタカウンタ回路２１から出力される制御信号に基づいてセンサコア部１０内の垂直駆動回路１２以外の回路の動作を制御するための各種制御信号を出力するセンサコア内部制御信号生成回路２３、及び水平回路１４から出力されるパラレル信号をシリアル化して、画像データとして出力するシリアル回路２４等を備えている。
【００１４】
図２は、図１に示す撮像領域１１内の一部の画素セルを抽出し、垂直駆動回路１２、及びレベルシフト回路１３と共に示すブロック図である。画素セル３１は撮像領域１１内で行列状に配置されており、画素セル３１から読み出された画素信号Ｖsigは、列毎に共通に設けられた垂直信号線３２に伝達される。
【００１５】
垂直駆動回路１２は、シフトレジスタ３３、３４、及び選択回路３５を備えている。シフトレジスタ３３内には、撮像領域１１内の画素セルの各行に対応してフリップフロップＦＦ１が設けられており、これら複数のフリップフロップＦＦ１は直列に接続されている。そして、垂直駆動制御回路２２から出力され、画素セルにおける信号蓄積の開始期間を制御するためのデータＥＳＤＡＴＡが入力データとして、かつ垂直駆動制御回路２２から出力されるクロック信号ＥＳＶＲＥＧＣＬＫがシフト用信号として、それぞれシフトレジスタ３３に供給される。同様に、シフトレジスタ３４内には、撮像領域１１内の画素セルの各行に対応してフリップフロップＦＦ２が設けられており、これら複数のフリップフロップＦＦ２は直列に接続されている。そして、垂直駆動制御回路２２から出力され、画素セルからの信号読み出しの開始期間を制御するためのデータＲＯＤＡＴＡが入力データとして、かつ垂直駆動制御回路２２から出力されるクロック信号ＲＯＶＲＥＧＣＬＫがシフト用信号として、それぞれシフトレジスタ３４に供給される。
【００１６】
選択回路３５内には、撮像領域１１内の画素セルの各行に対応してセレクタＳＥＬが設けられている。これら複数のセレクタＳＥＬには、垂直駆動制御回路２２からそれぞれ出力される電子シャッタ用のリセットタイミング信号ＥＳＲＥＳＥＴ及びリードタイミング信号ＥＳＲＥＡＤ、信号読み出し用のリセットタイミング信号ＲＯＲＥＳＥＴ及びリードタイミング信号ＲＯＲＥＡＤ、信号読み出し用のアドレスタイミング信号ＲＤＡＤＲが並列的に供給されると共に、シフトレジスタ３３、３４内のそれぞれの対応する行のフリップフロップＦＦ１、ＦＦ２の出力信号が供給される。そして、各セレクタＳＥＬは、シフトレジスタ３３、３４内の対応するフリップフロップＦＦ１、ＦＦ２の出力信号に基づいて、タイミング信号ＥＳＲＥＳＥＴ、ＥＳＲＥＡＤ、ＲＯＲＥＳＥＴ、ＲＯＲＥＡＤ、及びＲＤＡＤＲを選択して出力する。
【００１７】
レベルシフト回路１３内には、撮像領域１１内の画素セルの各行に対応してレベルシフタＬ／Ｓが設けられている。これら複数のレベルシフタＬ／Ｓは、選択回路３５内の対応するセレクタＳＥＬの出力信号をレベルシフトして、撮像領域１１内の画素セルの対応する行に供給する。
【００１８】
図３は、図１及び図２中の画素セル３１の一構成例を示す回路図である。各画素セル３１は、例えば１個のフォトダイオード４１と、４個のトランジスタ４２、４３、４４、４５を備えている。すなわち、各画素セル３１は、アノードに接地電圧が供給されるフォトダイオード４１と、フォトダイオード４１のカソードにソース、ドレイン間の電流通路の一端が接続された読み出しトランジスタ（シャッタゲートトランジスタ）４２と、読み出しトランジスタ４２のソース、ドレイン間の電流通路の他端にゲートが接続された増幅トランジスタ４３と、増幅トランジスタ４３のソース、ドレイン間の電流通路の一端にソース、ドレイン間の電流通路の一端が接続された垂直選択トランジスタ（行選択トランジスタ）４４と、増幅トランジスタ４３のゲートにソース、ドレイン間の電流通路の一端が接続されたリセットトランジスタ４５を備えている。読み出しトランジスタ４２のゲートにはリード用のタイミング信号ＲＥＡＤが供給される。リセットトランジスタ４５のゲートにはリセット用のタイミング信号ＲＥＳＥＴが供給される。さらに、垂直選択トランジスタのゲートにはアドレス用のタイミング信号ＡＤＲが供給される。
【００１９】
垂直選択トランジスタ４４及びリセットトランジスタ４５の電流通路の他端は共に、行毎に設けられた電源線Ｒｏｗに接続されている。また、読み出しトランジスタ４２の電流通路の他端には、フォトダイオード４１で光電変換されて蓄積された信号電荷を検出するフローティングジャンクション（浮遊接合領域）ＦＪが接続されている。
【００２０】
増幅トランジスタ４３の電流通路の他端は垂直信号線３２に接続されている。垂直信号線３２には負荷トランジスタ４６のソース、ドレイン間の電流通路の一端が接続されている。負荷トランジスタ４６の電流通路の他端には接地電圧が供給されている。なお、トランジスタ４２、４３、４４、４５、４６は全てＮチャネルのＭＯＳトランジスタである。
【００２１】
図４は、図２中に示すセレクタＳＥＬの詳細な構成を、シフトレジスタ３３、３４内のフリップフロップＦＦ１、ＦＦ２と共に示す回路図である。このセレクタＳＥＬは、フリップフロップＦＦ１の出力信号とタイミング信号ＥＳＲＥＳＥＴが入力されるＡＮＤゲート５１、フリップフロップＦＦ２の出力信号とタイミング信号ＲＯＲＥＳＥＴが入力されるＡＮＤゲート５２、フリップフロップＦＦ１の出力信号とタイミング信号ＥＳＲＥＡＤが入力されるＡＮＤゲート５３、フリップフロップＦＦ２の出力信号とタイミング信号ＲＯＲＥＡＤが入力されるＡＮＤゲート５４、フリップフロップＦＦ２の出力信号とタイミング信号ＲＤＡＤＲが入力されるＡＮＤゲート５５、ＡＮＤゲート５１、５２の出力信号が入力されるＯＲゲート５６、ＡＮＤゲート５３、５４の出力信号が入力されるＯＲゲート５７を備えている。そして、ＯＲゲート５６からリセット用のタイミング信号ＲＥＳＥＴが出力され、ＯＲゲート５７からリード用のタイミング信号ＲＥＡＤが出力され、ＡＮＤゲート５５からアドレス用のタイミング信号ＡＤＲが出力される。これらのタイミング信号は、図３に示される画素セル３１内の対応するトランジスタのゲートに供給される。
【００２２】
次に、図３に示す画素セルの基本的な動作を図５のタイミング図を用いて説明する。なお、図３におけるＡＭＰ出力は垂直信号線３２に出力される画素信号Ｖsigを示し、“Ｚ”は垂直信号線３２がハイインピーダンス状態であることを示している。電子シャッタ動作では、電子シャッタ動作の開始タイミングを制御する制御信号ＥＳＲが入力された時点で一度フォトダイオードの電荷が排出され、次に終了タイミングを制御する制御信号ＶＲＲが入力されるまでフォトダイオードで電荷が蓄積される。
【００２３】
まず、タイミング信号ＲＥＳＥＴとＲＥＡＤがハイ（“Ｈ”）レベルにされる。このとき、電源線ＲｏｗにはＶＤＤ（“１”）電圧が供給される。これにより、リセットトランジスタ４５と読み出しトランジスタ４２がオンし、フォトダイオード４１及びフローティングジャンクションＦＪに蓄積されていた信号電荷が電源線Ｒｏｗに排出される。続いて、タイミング信号ＲＥＳＥＴがハイレベルにされ、電源線Ｒｏｗに接地（“０”）電圧が供給される。このとき、リセットトランジスタ４５がオンし、フローティングジャンクションＦＪが接地電圧にセットされ、フォトダイオード４１で信号蓄積が開始される。
【００２４】
それから所望の時間が経過すると、タイミング信号ＲＥＳＥＴがハイレベルにされ、リセットトランジスタ４５がオンする。このとき、電源線ＲｏｗにはＶＤＤ電圧が供給されており、フローティングジャンクションＦＪがＶＤＤ電圧にリセットされる。その後、タイミング信号ＡＤＲがハイレベルにされて垂直選択トランジスタ４４がオンし、増幅トランジスタ４３と負荷トランジスタ４６とからなるソースフォロワ回路が動作し、フローティングジャンクションＦＪのリセット電圧（画素リセット電圧）が増幅されて垂直信号線３２に出力される。さらに、タイミング信号ＲＥＡＤがハイレベルにされて読み出しトランジスタ４２がオンし、入射光を光電変換することにより予めフォトダイオード４１に蓄積された信号電荷がフローティングジャンクションＦＪに読み出され、さらに増幅された画素電圧が垂直信号線３２に出力される。この後、図１中の水平回路１４において、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）動作によるリセットレベルの除去が行なわれて信号成分のみが抽出され、さらにＡＤ変換されて画素信号が生成される。その後、タイミング信号ＡＤＲがロウレベルにされて垂直選択トランジスタ４４がオフし、垂直信号線３２がハイインピーダンス状態に設定される。
【００２５】
ところで、図４に示す各セレクタＳＥＬでは、シフトレジスタ３３の複数のフリップフロップＦＦ１のうち対応する行のフリップフロップＦＦ１の出力信号がハイレベルのときにタイミング信号ＥＳＲＥＳＥＴとＥＳＲＥＡＤが入力されると、両タイミング信号が選択されて、タイミング信号ＲＥＳＥＴとＲＥＡＤが出力される。同様に、シフトレジスタ３４の複数のフリップフロップＦＦ２のうち対応する行のフリップフロップＦＦ２の出力信号がハイレベルのときにタイミング信号ＲＯＲＥＳＥＴ、ＲＯＲＥＡＤ、及びＲＤＡＤＲが入力されると、これらのタイミング信号が選択されて、タイミング信号ＲＥＳＥＴ、ＲＥＡＤ、及びＡＤＲが出力される。
【００２６】
また、図２中に示すシフトレジスタ３３、３４により、垂直駆動制御回路２２から出力されるデータＥＳＤＡＴＡ及びＲＯＤＡＴＡが、同じく垂直駆動制御回路２２から出力されるクロック信号ＥＳＶＲＥＧＣＬＫ及びＲＯＶＲＥＧＣＬＫに同期してシフトされることにより、フリップフロップＦＦ１、ＦＦ２の値が設定される。
【００２７】
マスタカウンタ回路２１に電子シャッタ動作の開始タイミングを制御する制御信号ＥＳＲ及び終了タイミングを制御する制御信号ＶＲＲが入力されると、垂直駆動制御回路２２は、それぞれ“１”レベルのＥＳＤＡＴＡ及びＲＯＤＡＴＡを出力すると共にクロック信号ＥＳＶＲＥＧＣＬＫ及びＲＯＶＲＥＧＣＬＫを出力する。
【００２８】
ここで、通常の制御モード時では、垂直駆動制御回路２２は、クロック信号ＥＳＶＲＥＧＣＬＫ及びＲＯＶＲＥＧＣＬＫを水平同期信号ＨＤに同期して出力する。従って、シフトレジスタ３３、３４内のフリップフロップＦＦ１、ＦＦ２の出力信号は、１水平同期期間毎に順次“１”レベルにシフトする。従って、制御信号ＥＳＲが入力された後は、図２中に示す選択回路３５内の各セレクタＳＥＬでは、図中、最も下に位置するセレクタＳＥＬからそれよりも上に位置するセレクタＳＥＬに向かって、セレクタＳＥＬから出力される各タイミング信号が順次ハイレベルにされる。同様に、制御信号ＶＲＲが入力された後は、図２中に示す選択回路３５内の各セレクタＳＥＬでは、図中、最も下に位置するセレクタＳＥＬからそれよりも上に位置するセレクタＳＥＬに向かって、セレクタＳＥＬから出力される各タイミング信号が順次ハイレベルにされる。
【００２９】
図６は、通常の制御モード時における図１のイメージセンサの動作の一例を示すタイミング図であり、制御信号ＥＳＲ及びＶＲＲがそれぞれ入力された後にセレクタＳＥＬから出力されるリード用のタイミングＲＥＡＤを代表して示している。図６に示すように、制御信号ＥＳＲが入力された後は、撮像領域１１内の画素セルにおける電荷の排出動作が行毎に順次時間がずれた状態で開始され、その後、制御信号ＶＲＲが入力された後は、撮像領域１１内の画素セルにおける電荷の読み出し動作が行毎に順次時間がずれた状態で開始される。従って、撮像領域１１内の画素セルの信号蓄積期間（Ｈ）（露光期間）は、各行で共通となる。
【００３０】
一方、電子シャッタのリニアリティ評価を実施する制御モードの時、垂直駆動制御回路２２は、クロック信号ＲＯＶＲＥＧＣＬＫについては通常の制御モードの時と同様に水平同期信号ＨＤに同期して出力するが、クロック信号ＥＳＶＲＥＧＣＬＫについては、１水平同期信号ＨＤ内でシフトレジスタ３３内の全てのフリップフロップＦＦ１で“１”レベルのデータＥＳＤＡＴＡのシフトが完了するように出力する。このシフト期間中、データＥＳＤＡＴＡは“１”レベルに維持される。具体的には、垂直駆動制御回路２２は、シフトレジスタ３３内に設けられているフリップフロップＦＦ１の数、換言すれば撮像領域１１内の画素セルの行数分のクロック信号ＥＳＶＲＥＧＣＬＫを１水平同期信号ＨＤ内に出力する。これにより、シフトレジスタ３３内のフリップフロップＦＦ１の出力信号は、制御信号ＥＳＲが入力された１水平同期期間内に全て“１”レベルにセットされる。一方、シフトレジスタ３４については、フリップフロップＦＦ２の出力信号は１水平同期期間毎に順次“１”レベルにシフトする。従って、制御信号ＥＳＲが入力された後は、図２中に示す選択回路３５内の全てのセレクタＳＥＬで、タイミング信号、例えばＲＥＳＥＴが同時にハイレベルにされる。これに対し、制御信号ＶＲＲが入力された後は、図中、最も下に位置するセレクタＳＥＬからそれよりも上に位置するセレクタＳＥＬに向かって、セレクタＳＥＬから出力されるタイミング信号が順次ハイレベルにされる。
【００３１】
図７は、電子シャッタのリニアリティ評価を実施する制御モード時における図１のイメージセンサの動作の一例を示すタイミング図であり、図６の場合と同様にリード用のタイミングＲＥＡＤを代表して示している。図７に示すように、制御信号ＥＳＲが入力された後は、撮像領域１１内の画素セルにおける電荷の排出動作が各行で同時に開始される（全画素リセット）。このような動作は、一般にグローバルリセット（Global Reset）動作と呼ばれる。その後、制御信号ＶＲＲが入力された後は、撮像領域１１内の画素セルにおける電荷の読み出し動作が、行毎に１水平期間ずつずれた状態で開始される。従って、撮像領域１１内の画素セルの信号蓄積期間（Ｈ）（露光期間）は、行毎に一定時間ずれたものとなる。
【００３２】
図８は、電子シャッタのリニアリティ評価を実施する制御モード時における図２中のシフトレジスタ３３、３４の設定状態の変化を画素セルと共に模式的に示すブロック図である。なお、ここではシフトレジスタ３３、３４をＶＲＥＧ（垂直レジスタ）と表記し、かつシフトレジスタ３３をＥＳ、シフトレジスタ３４をＲＯと表記している。
【００３３】
制御信号ＥＳＲが入力された後は、図８（ａ）に示すように、ＥＳ内の全てのフリップフロップに、データＥＳＤＡＴＡに基づいて“１”レベルが設定される。この後、グローバルリセット動作が行われ、撮像領域１１内の各行の画素セルで同時に信号蓄積が開始される。グローバルリセット動作後は、ＥＳ内の全てのフリップフロップで“０”レベルのデータＥＳＤＡＴＡがシフトされる。次に、制御信号ＶＲＲが入力された後に、まず、図８（ｂ）に示すように、ＲＯ内の最初のフリップフロップに、データＲＯＤＡＴＡに基づいて“１”レベルがセットされ、このフリップフロップに対応した行の画素セルで露光が終了しかつ読み出しが開始される（１ライン目露光終了＆読み出し）。続いて、図８（ｃ）に示すように、ＲＯ内の次のフリップフロップに“１”レベルがシフトされ、このフリップフロップに対応した行の画素セルで露光が終了しかつ読み出しが開始される。以下、同様に、図８（ｄ）〜（ｆ）に示すように、ＲＯ内の後段のフリップフロップに“１”レベルが順次シフトされていき、各フリップフロップに対応した行の画素セルで露光が終了しかつ読み出しが開始される。
【００３４】
このように、撮像領域１１内の画素セルでグローバルリセット動作が行われた後は、行毎に異なるタイミングで読み出しが行われるので、行毎に露光時間の異なる画素データを取得することができる。図９は、このようにして取得された電子シャッタのリニアリティ評価の一例を示す特性図である。図９において、横軸は露光時間ＥＳ（相対値）を示し、横軸は画素データの出力レベルＯＵＴ（相対値）を示している。
【００３５】
このように、本実施形態のイメージセンサでは、１回の撮像により露光時間の異なる画素データを取得できるので、リニアリティ評価を短時間で行なうことができる。なお、制御信号ＶＲＲを入力するタイミングを変えることにより、撮像領域内の各行の画素セルにおける露光時間を任意に設定できる。
【符号の説明】
【００３６】
１０…センサコア部、１１…撮像領域、１２…垂直駆動回路、１３…レベルシフト回路、１４…水平回路、１５…昇圧回路、１６…基準電圧生成回路、２０…周辺回路部、２１…マスタカウンタ回路、２２…垂直駆動制御回路、２３…センサコア内部制御信号生成回路、２４…シリアル回路、３１…画素セル、３３、３４…シフトレジスタ、３５…選択回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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