(57)【要約】【課題】メモリアルアレイが複数のメモリマットに分割された半導体装置の回路規模を縮小する。【解決手段】Ｘ方向に並べて配置された複数のメモリマットＭＡＴと、ロウアドレスに基づいて複数のメモリマットの一部を活性化させ、残りを非活性化させるマット選択回路５１ａとを備える。複数のメモリマットＭＡＴは、Ｘ方向に並べられそれぞれ同数のメモリマットからなる複数のメモリマットグループＡ〜Ｆに分類される。マット選択回路５１ａは、各メモリマットグループに含まれる１又は２以上のメモリマットを活性化させ、各メモリマットグループに含まれる残りのメモリマットを非活性化させる。これにより、Ｘ方向に並ぶ複数のメモリマットに切れ目となる部分が生じないことから、切れ目となる部分に２つのサブワードドライバ領域を設ける必要がなくなる。【選択図】図２
2011034645.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをそれぞれ含む複数のメモリマットと、
前記メモリセルのロウ番地を指定する複数のアドレスビットで構成されたロウアドレス信号の一部分のビットに基づいて前記複数のメモリマットの一部である少なくとも第１乃至第４のメモリマットを活性化させ、残りの前記複数のメモリマットを非活性化させるマット選択回路と、
活性化された前記第１と第２のメモリマットから読み出されたリードデータを伝送する第１のＩ／Ｏ配線と、
活性化された前記第３と第４のメモリマットから読み出されたリードデータを伝送する第２のＩ／Ｏ配線と、
前記第１と第２のＩ／Ｏ配線を介して読み出されたそれぞれのリードデータを増幅する第１と第２のメインアンプと、
前記第１と第２のメインアンプによって増幅されたそれぞれのリードデータを外部に出力するための第１と第２のデータ入出力端子と、を備え、
前記第１と第２のメモリマットは、第１と第２の前記データ入出力端子にそれぞれ対応したデータが割り当てられ、
前記第３と第４のメモリマットは、前記第２と第１のデータ入出力端子にそれぞれ対応したデータが割り当てられ、
前記第１と第２のメインアンプは、前記メモリセルのカラム番地を指定するカラムアドレス信号に基づいて、
前記第１と第３のメモリマットがそれぞれ前記第１と第２のＩ／Ｏ配線に接続されるとき、前記第１と第２のメインアンプのそれぞれの出力を前記第１と第２のデータ入出力端子に接続し、
前記第２と第４のメモリマットがそれぞれ前記第１と第２のＩ／Ｏ配線に接続されるとき、前記第１と第２のメインアンプのそれぞれの出力を前記第２と第１のデータ入出力端子に接続する、ことを特徴とする半導体装置。
【請求項２】
前記第１と第３のメモリマットは、同一の第１の前記カラム番地が割り当てられ、前記第２と第４のメモリマットは、前記第１のカラム番地と異なる第２のカラム番地が割り当てられる、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１乃至第４のメモリマットのそれぞれのメモリセルは、同一の前記ロウ番地が割り当てられる、ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１の方向に並べて配置され、複数のメモリセルをそれぞれ含む複数のメモリマットと、
前記メモリセルのロウ番地を指定する複数のアドレスビットで構成されたロウアドレス信号の一部分のビットに基づいて前記複数のメモリマットの一部である少なくとも第１乃至第４のメモリマットを活性化させ、残りの前記複数のメモリマットを非活性化させるマット選択回路と、
第１乃至第４のメモリマットのデータを外部と通信する通信回路と、を備え、
前記複数のメモリマットは、前記第１の方向に並べられそれぞれ同数のメモリマットからなる複数のメモリマットグループに分類され、
互いに隣接して配置される前記第１と第２のメモリマット、前記残りの前記複数のメモリマットの一部は、第１の前記メモリマットグループに含まれ、
互いに隣接して配置される前記第３と第４のメモリマット、前記残りの前記複数のメモリマットの一部は、第２の前記メモリマットグループに含まれ、
前記第１と第３のメモリマットは、同一の第１のＩ／Ｏデータビットグループ、且つ、第１のカラム番地が割り当てられ、
前記第２と第４のメモリマットは、同一の第２のＩ／Ｏデータビットグループ、且つ、第２のカラム番地が割り当てられ、
前記第１乃至第４のメモリマットのそれぞれのメモリセルは、同一の前記ロウ番地が割り当てられ、
前記通信回路は、前記第１及び第３のメモリマット並びに前記第２及び第４のメモリマットのそれぞれのデータのいずれか一方を前記外部と通信し、他方を前記外部と通信しない、ことを特徴とする半導体装置。
【請求項５】
前記第１の方向に隣接するメモリマット間にそれぞれ配置された複数のサブワードドライバ領域をさらに備え、前記複数のサブワードドライバ領域は、互いに同じ回路構成を有していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数のサブワードドライバ領域は、それぞれ前記第１の方向に隣接する２つのメモリマットに割り当てられており、
これにより、前記各メモリマットグループに含まれる前記第１の方向に隣接する２つのメモリマットが活性化されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
更に、前記複数のメモリセルにそれぞれ対応した複数のセンスアンプと、
前記複数のメモリマットにそれぞれ割り当てられ、前記複数のメモリマットからみて前記第１の方向と交差する第２の方向に設けられた前記複数のセンスアンプを含む複数のセンスアンプ領域と、
前記複数のセンスアンプ領域にそれぞれ割り当てられ、カラムアドレス信号に基づいて、前記複数のセンスアンプの一部を選択する複数のカラムデコーダと、
各メモリマットグループに含まれる前記活性化された複数のメモリマットのうち一つのメモリマットに割り当てられたカラムデコーダを活性化させ、前記活性化された複数のメモリマットのうち前記一つのメモリマットを除く残りのメモリマットに割り当てられたカラムデコーダを非活性化させ、更に各メモリマットグループに含まれる前記非活性化されたメモリマットにそれぞれ割り当てられたカラムデコーダを非活性化させるデコーダ選択回路と、を備えることを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記デコーダ選択回路は、少なくとも前記ロウアドレス信号の一部分のビットに基づいて、活性化させるカラムデコーダを選択することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記デコーダ選択回路により活性化されるカラムデコーダに割り当てられたメモリマットは、前記マット選択回路により活性化される前記複数のメモリマットのいずれかのメモリマットと一致していることを特徴とする請求項７又は８に記載の半導体記憶。
【請求項１０】
前記活性化されたカラムデコーダは前記複数のセンスアンプの一部を選択し、前記非活性化されたカラムデコーダは前記複数のセンスアンプのいずれも選択しないことを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
更に、前記第１と第２のメモリマットグループにそれぞれ対応する前記センスアンプ領域にそれぞれ接続された第１と第２のＩ／Ｏ配線と、
前記第１と第２のＩ／Ｏ配線を介して読み出されたそれぞれのリードデータを増幅する第１と第２メインアンプと、
前記メインアンプによって増幅されたそれぞれのリードデータを外部に出力するための第１と第２のデータ入出力端子と、を備え、
前記第１と第２のメインアンプは、前記メモリセルのカラム番地を指定するカラムアドレス信号に基づいて、
前記第１と第３のメモリマットがそれぞれ前記第１と第２のＩ／Ｏ配線に接続されるとき、前記第１と第２のメインアンプのそれぞれの出力を前記第１と第２のデータ入出力端子に接続し、
前記第２と第４のメモリマットがそれぞれ前記第１と第２のＩ／Ｏ配線に接続されるとき、前記第１と第２のメインアンプのそれぞれの出力を前記第２と第１のデータ入出力端子に接続する、
ことを特徴とする請求項７乃至１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、メモリアルアレイが複数のメモリマットに分割された半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の多くは、外部から入力されるロウアドレスに基づいてワード線を選択し、外部から入力されるカラムアドレスに基づいてビット線を選択する方式が採用されている。しかしながら、１本のワード線に多数のメモリセルを割り当てるとワード線の負荷が大きくなるため、近年の半導体記憶装置においてはワード線が階層化されることが多い。つまり、１つのメモリバンクを多数のメモリマットに分割し、ロウアドレスを構成する複数のアドレスビットの一部に基づいてメモリマットを選択し、ロウアドレスの残りの部分に基づいてメモリマット内のサブワード線を選択する方式が広く採用されている（特許文献１参照）。
【０００３】
メモリマットとは、１つのサブワードドライバ領域と１つのセンスアンプ領域に割り当てられたメモリセル領域を指し、ワード線方向（ワード線の延在方向）及びビット線方向（ビット線の延在方向）にマトリクス状にレイアウトされる。つまり、ワード線方向に並べて配置された複数のメモリマット行がビット線方向に複数行設けられた構成を有している。ここで、一般的な半導体記憶装置においては、ロウアドレスの第１の部分に基づいていずれかのメモリマット行が選択され、選択されたメモリマット行の中からロウアドレスの第２の部分に基づいて一部（例えば半分）のメモリマットが選択され、さらに、選択された各メモリマットに含まれるいずれかのサブワード線がロウアドレスの第３の部分に基づいて選択される。
【０００４】
通常、ロウアドレスの第２の部分に基づくメモリマットの選択は、ロウアドレスの最上位ビットを用いることにより、選択されたメモリマット行の中から片側半分のメモリマットを選択することにより行われる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２９７９６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、選択されたメモリマット行の中から片側半分のメモリマットを選択する方式では、次の問題が生じる。まず第１に、ワード線方向に隣接する２つのメモリマット間にはそれぞれ１つのサブワードドライバ領域が配置されるが、メモリマット行を構成する複数のメモリマットのうち右側（又は上側）半分のメモリマットと左側（又は下側）半分のメモリマットは同時に選択されることがないため、これらの境界を挟んだ２つのメモリマット間には２つのサブワードドライバ領域を設ける必要がある。言い換えれば、その他の多数のメモリマット間には、一つのサブワードドライバを配置することができるのに、前記片側半分のメモリマット間においては、２つのサブワードドライバを配置しなければならない。これは所謂、複数のメモリマット配列における「切れ目」である。このため、この部分において回路規模が増大してしまう。
【０００７】
第２に、上述の通り、メモリマット行を構成する複数のメモリマットのうち、右側（又は上側）半分のメモリマットと左側（又は下側）半分のメモリマットは同時に選択されることがないため、これらに対してそれぞれ別個のＩ／Ｏ配線を割り当てる必要がある。したがって、必要となるＩ／Ｏ配線は一度に入出力されるビット数の２倍となり、多くの配線領域を占有してしまう。尚、Ｉ／Ｏは、所謂、情報を記憶する複数のメモリセル（それらは、一つの外部アドレスに対応する）がそれぞれ対応する複数のデータ入出力外部端子（複数のＩ／Ｏ端子）に並列に入出力されるうちの一つのデータビットである。例えば、１バイトのＩ／Ｏであれば、Ｉ／Ｏ配線は８本（もしくは相補信号で８対本）と言う概念である。尚、実際には、複数のメモリマットで構成されたメモリセルアレイ内には、一つのＩ／Ｏ端子に対応する複数のＩ／Ｏ配線で構成される場合が多い。この理由は、前述の複数データビットのプリフェッチ動作の概念による。
【０００８】
第３に、上述の通りＩ／Ｏ配線が多い結果、これをメインＩ／Ｏ配線とローカルＩ／Ｏ配線に階層化すると、メインＩ／Ｏ配線とローカルＩ／Ｏ配線とを接続するサブアンプの台数も多くなる。サブアンプは、通常、メモリセルが接続されるビット線延在方向に複数のサブワードドライバが展開されたサブワードドライバ領域と、ワード線延在方向に複数のセンスアンプが展開されたセンスアンプ領域との交点（クロスエリア）に配置されるが、クロスエリアの面積は限られているため、ここに多くのサブアンプを配置するためには、トランジスタサイズを小型化（概して、駆動能力が小さくなる）したり、回路構成を簡素化（概して、センシング感度が低下する）するなど、サブアンプの特性を犠牲にせざるを得ない。更に、メインＩ／Ｏ配線ＭＩＯの本数が多い結果、対応するメインアンプの総数も多い。
【０００９】
以上の問題は、ＤＲＡＭなどの半導体記憶装置に限らず、複数の記憶セルを複数のマットで構成したメモリセルアレイを備えたＣＰＵ、ＭＣＵ、ＤＳＰ等の半導体装置においても生じる問題である。
【課題を解決するための手段】
【００１０】
本発明の一側面による半導体装置は、複数のメモリセルをそれぞれ含む複数のメモリマットと、前記メモリセルのロウ番地を指定する複数のアドレスビットで構成されたロウアドレス信号の一部分のビットに基づいて前記複数のメモリマットの一部である少なくとも第１乃至第４のメモリマットを活性化させ、残りの前記複数のメモリマットを非活性化させるマット選択回路と、活性化された前記第１と第２のメモリマットから読み出されたリードデータを伝送する第１のＩ／Ｏ配線と、活性化された前記第３と第４のメモリマットから読み出されたリードデータを伝送する第２のＩ／Ｏ配線と、前記第１と第２のＩ／Ｏ配線を介して読み出されたそれぞれのリードデータを増幅する第１と第２のメインアンプと、前記第１と第２のメインアンプによって増幅されたそれぞれのリードデータを外部に出力するための第１と第２のデータ入出力端子と、を備え、前記第１と第２のメモリマットは、第１と第２の前記データ入出力端子にそれぞれ対応したデータが割り当てられ、前記第３と第４のメモリマットは、前記第２と第１のデータ入出力端子にそれぞれ対応したデータが割り当てられ、前記第１と第２のメインアンプは、前記メモリセルのカラム番地を指定するカラムアドレス信号に基づいて、前記第１と第３のメモリマットがそれぞれ前記第１と第２のＩ／Ｏ配線に接続されるとき、前記第１と第２のメインアンプのそれぞれの出力を前記第１と第２のデータ入出力端子に接続し、前記第２と第４のメモリマットがそれぞれ前記第１と第２のＩ／Ｏ配線に接続されるとき、前記第１と第２のメインアンプのそれぞれの出力を前記第２と第１のデータ入出力端子に接続する、ことを特徴とする。
【００１１】
本発明の他の側面による半導体装置は、第１の方向に並べて配置され、複数のメモリセルをそれぞれ含む複数のメモリマットと、前記メモリセルのロウ番地を指定する複数のアドレスビットで構成されたロウアドレス信号の一部分のビットに基づいて前記複数のメモリマットの一部である少なくとも第１乃至第４のメモリマットを活性化させ、残りの前記複数のメモリマットを非活性化させるマット選択回路と、第１乃至第４のメモリマットのデータを外部と通信する通信回路と、を備え、前記複数のメモリマットは、前記第１の方向に並べられそれぞれ同数のメモリマットからなる複数のメモリマットグループに分類され、互いに隣接して配置される前記第１と第２のメモリマット、前記残りの前記複数のメモリマットの一部は、第１の前記メモリマットグループに含まれ、互いに隣接して配置される前記第３と第４のメモリマット、前記残りの前記複数のメモリマットの一部は、第２の前記メモリマットグループに含まれ、前記第１と第３のメモリマットは、同一の第１のＩ／Ｏデータビットグループ、且つ、第１のカラム番地が割り当てられ、前記第２と第４のメモリマットは、同一の第２のＩ／Ｏデータビットグループ、且つ、第２のカラム番地が割り当てられ、前記第１乃至第４のメモリマットのそれぞれのメモリセルは、同一の前記ロウ番地が割り当てられ、前記通信回路は、前記第１及び第３のメモリマット並びに前記第２及び第４のメモリマットのそれぞれのデータのいずれか一方を前記外部と通信し、他方を前記外部と通信しない、ことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、カラムアドレス信号に基づいて、使用されるＩ／Ｏ配線が動的に変更されることから、Ｉ／Ｏ配線の本数を削減することが可能となる。また、によれば、第１の方向に並ぶ複数のメモリマットを複数のメモリマットグループにグループ分けし、各メモリマットグループに含まれる１又は２以上のメモリマットを活性化させていることから、第１の方向に並ぶ複数のメモリマットに切れ目となる部分が生じない。このため、従来の半導体記憶装置のように、切れ目となる部分に２つのサブワードドライバ領域を設ける必要がなくなり、回路規模の増大を防止することができる。
【００１３】
また、従来の半導体記憶装置のように、片側半分のメモリマットがロウアドレスによって排他的に選択されることがないため、これらに対してそれぞれ別個のＩ／Ｏ配線を割り当てる必要もなくなる。このため、必要となるＩ／Ｏ配線を削減することが可能となる。
【００１４】
さらに、Ｉ／Ｏ配線の本数が削減される結果、これをメインＩ／Ｏ配線とローカルＩ／Ｏ配線に階層化した場合であっても、メインＩ／Ｏ配線とローカルＩ／Ｏ配線とを接続するサブアンプの台数も少なくなる。このため、サブアンプを構成するトランジスタサイズを小型化したり、回路構成を簡素化するなど、特性を犠牲する必要がなくなる。更に、メインＩ／Ｏ配線ＭＩＯの本数が削減される結果、対応するメインアンプの総数も削減できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の好ましい実施形態による半導体記憶装置１０の構成を示すブロック図である。
【図２】メモリセルアレイ６０のメモリマット構造を示す模式図である。
【図３】活性化されるメモリマットとアドレスとの関係を説明するための表である。
【図４】図２に示す領域６２を拡大して示す図である。
【図５】図４に示すメモリマットＭＡＴ１〜ＭＡＴ４に接続される配線の配線構造をより詳細に示す図である。
【図６】ロウデコーダ５１とメモリマットＭＡＴとの関係を示す配線図である。
【図７】図４に示すメモリマットＭＡＴ１〜ＭＡＴ４の構造及びその周辺回路をより詳細に示す図である。
【図８】メインアンプ７０による切り替え動作を説明するための図であり、（ａ）は第１の状態を示し、（ｂ）は第２の状態を示している。
【図９】カラムデコーダ５２に含まれるプリデコード回路５２ａの回路図である。
【図１０】メインアンプ７０の一部分を示す回路図である。
【図１１】参考例による半導体記憶装置のアドレス割り付けを示す図である。
【発明を実施するための形態】
【００１６】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、片側半分のメモリマットをロウアドレスによって排他的に選択するのではなく、選択するメモリマットをワード線延在方向に分散させるとともに、メモリマットとデータ入出力端子との対応関係をカラムアドレスに基づいて動的に切り替えることを技術思想とするものである。
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態による半導体記憶装置１０の構成を示すブロック図である。
【００１９】
本実施形態による半導体記憶装置１０はＤＤＲ２型（ＤＤＲは、Double Data Rateの略）のシンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。ＤＤＲ２型のシンクロナスＤＲＡＭはプリフェッチ数が４ビットであり、したがって、メモリセルアレイに対しては１つのＩ／Ｏ当たり４ビットのデータが同時に入出力される。また、本実施形態による半導体記憶装置のＩ／Ｏ数は８ビットである。したがって、メモリセルアレイに対しては合計３２（＝４×８）ビットのデータが同時に入出力される。
【００２０】
図１に示すように、本実施形態による半導体記憶装置１０は、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４を少なくとも備えている。
【００２１】
クロック端子１１は、同期信号であるクロック信号ＣＬＫが供給される端子であり、供給されたクロック信号ＣＬＫは、内部クロック生成回路２１に供給される。内部クロック生成回路２１は内部クロックＩＣＬＫを生成し、これをＤＬＬ回路２２や各種内部回路に供給する役割を果たす。ＤＬＬ回路２２は、内部クロックＩＣＬＫを受けて出力用クロックＬＣＬＫを生成する回路である。出力用クロックＬＣＬＫは、後述する入出力回路８０に供給される。
【００２２】
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳなどのコマンド信号が供給される端子である。これらのコマンド信号は、コマンドデコーダ３１に供給される。コマンドデコーダ３１は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。
【００２３】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレスラッチ回路４１に供給される。アドレスラッチ回路４１は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする回路である。アドレスラッチ回路４１にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスＸＡについてはロウデコーダ５１に供給され、カラムアドレスＹＡについてはカラムデコーダ５２に供給される。
【００２４】
ロウデコーダ５１は、ロウアドレスＸＡに基づいて、メモリセルアレイ６０に含まれるいずれかのサブワード線ＳＷＬを選択する回路である。後述するように、メモリセルアレイ６０は複数のメモリマットに分割されており、これらメモリマットの選択は、ロウデコーダ５１に含まれるマット選択回路５１ａによって行われる。図１に示すように、メモリセルアレイ６０内においては、複数のサブワード線ＳＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のサブワード線ＳＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センスアンプ列５３内の対応するセンスアンプＳＡに接続されている。
【００２５】
センスアンプ列５３に含まれるセンスアンプＳＡの選択は、カラムアドレスＹＡに基づきカラムデコーダ５２によって行われる。選択されたセンスアンプＳＡは、メインＩ／Ｏ配線ＭＩＯを介してメインアンプ７０に接続される。上述の通り、本実施形態による半導体記憶装置１０では、メモリセルアレイ６０から３２ビットのデータが同時に入出力されるため、１回の入出力動作で３２ビット分のメインＩ／Ｏ配線ＭＩＯが用いられる。詳細については後述するが、本実施形態では４８ビット分のメインＩ／Ｏ配線ＭＩＯが備えられており、このうち１回当たり３２ビット分のメインＩ／Ｏ配線ＭＩＯが使用される。特に限定されるものではないが、本実施形態ではメインＩ／Ｏ配線ＭＩＯは相補の配線であり、したがって、メインＩ／Ｏ配線ＭＩＯの本数は９６（＝４８×２）本である。後述する比較例としての図１１においては、１２８（＝６４×２）本のメインＩ／Ｏ配線ＭＩＯを形成しなければならないことに注意が必要である。よって、比較例よりも少ない数のメインアンプ７０が実現できる。
【００２６】
後述するように、カラムデコーダ５２には複数のデコーダＹＤＥＣが含まれており、ロウデコーダ５１に含まれるデコーダ選択回路５１ｂによって複数のデコーダＹＤＥＣの一部が活性化される。
【００２７】
メインアンプ７０は、メインＩ／Ｏ配線ＭＩＯを介してメモリセルから読み出されたリードデータを増幅してリードライトバスＲＷＢＳに供給するとともに、リードライトバスＲＷＢＳを介して供給された外部からメモリセルへのライトデータをメインＩ／Ｏ配線ＭＩＯに供給する役割を果たす。リードライトバスＲＷＢＳはシングルエンド型の配線であり、したがって３２本設けられている。ここで、本願の特徴の一つは、メインＩ／Ｏ配線ＭＩＯとリードライトバスＲＷＢＳとの対応関係は固定的ではなく、カラムデコーダ５２より供給されるプリデコード信号ＣＦ（カラムアドレスの一部を部分的にデコードした信号）に基づいて切り替えられる。ここで、「カラムアドレスの一部の部分」とは、カラムアドレスを構成する複数のアドレスビットの一部のアドレスビットを示す。後述の説明においては、「ロウアドレス（またはカラムアドレス）を構成する複数のアドレスビットの一部のアドレスビット」のことを、単に「アドレスの一部」と呼ぶことがある。
【００２８】
リードライトバスＲＷＢＳは入出力回路８０に接続されている。入出力回路８０は、高い周波数のクロック信号ＣＬＫに対応するためのデータをパラレル／シリアル変換及びシリアル／パラレル変換する回路である。これにより、リードライトバスＲＷＢＳを介してパラレルに読み出されたリードデータは、データ入出力端子１４を介してシリアルに出力され、データ入出力端子１４を介してシリアルに入力されたライトデータはリードライトバスＲＷＢＳにパラレルに供給される。リード動作を例に具体的に説明すると、３２本のリードライトバスＲＷＢＳを介してパラレルに供給されたリードデータは、Ｉ／Ｏごとに４ビットにシリアル変換され、４ビットのリードデータが出力用クロックＬＣＬＫに同期して８個のデータ入出力端子１４からそれぞれ出力される。
【００２９】
以上が本実施形態による半導体記憶装置１０の全体構成である。以下、メモリセルアレイ６０を中心に、本実施形態による半導体記憶装置１０の構成についてより詳細に説明する。
【００３０】
図２は、メモリセルアレイ６０の一部であるメモリマット構造を示す模式図である。
【００３１】
図２に示すように、本実施形態では、メモリマットＭＡＴがＸ方向（ワード線延在方向）に２４マット、ビット線延在方向（Ｙ方向）に１７マット配列されたマトリクス構造を有している。言い換えれば、Ｘ方向に並べて配置された２４個のメモリマット列が１７行設けられている。メモリマット行の選択は、図２に示すように、ロウアドレスＸＡの一部であるＸ９〜Ｘ１２に基づいて行われる。一例として、Ｘ９〜Ｘ１２が「１０００」であれば、２行目のメモリマット行６１が選択される。かかる選択は図１に示したマット選択回路５１ａによって行われる。
【００３２】
ビット線延在方向（Ｙ方向）に１７マット配列されるのは、この図２が特願２００８−２０３７４７のオープンビット線構造のメモリアレイであるからである。Ｘ９〜Ｘ１２が「００００」であれば、最も端の行である１行目と１７行目のメモリマット行６１が選択される。但し、本願の技術思想においては、フォールデッドビット線（folded bit-line）構造においても適用できる。
【００３３】
本実施形態では、各メモリマット行を構成する２４個のメモリマットが４列ずつ６つのグループＡ〜Ｆにグループ分けされている。各メモリマットグループは、それぞれローカルＩ／Ｏ配線ＬＩＯ及びメインＩ／Ｏ配線ＭＩＯを共有する単位である。ローカルＩ／Ｏ配線ＬＩＯはＸ方向に延在する配線であり、各メモリマットに付随するセンスアンプＳＡとメインＩ／Ｏ配線ＭＩＯとを接続するために用いられる配線である。一方、メインＩ／Ｏ配線ＭＩＯはＹ方向に延在する配線であり、ローカルＩ／Ｏ配線ＬＩＯとメインアンプ７０とを接続するために用いられる配線である。ローカルＩ／Ｏ配線ＬＩＯとメインＩ／Ｏ配線ＭＩＯとの接続は、クロスエリアＣＡに設けられたサブアンプＳＵＢを介して行われる。詳細は、図５で説明する。
【００３４】
本実施形態では、１つのメモリマットグループ（それは４列のメモリマットで構成される）に８対のメインＩ／Ｏ配線ＭＩＯが割り当てられており、したがって、メインＩ／Ｏ配線ＭＩＯは合計で４８対（＝８対×６）設けられている。上述の通り、このうち一度に使用されるのは３２対であり、いずれのメインＩ／Ｏ配線ＭＩＯを使用するかはロウアドレスＸＡ及びカラムアドレスＹＡの一部によって定められる。その詳細については後述する。
【００３５】
また、各メモリマットグループを構成する４つのメモリマットは、ロウアドレスＸＡの一部（Ｘ１３）に基づいていずれか２つが活性化され、残りの２つが非活性化される。ここで、メモリマットの活性化とは、いずれかのサブワード線ＳＷＬが活性化され、対応するメモリセルがアクセスされる状態を指す。このように、本実施形態では、１つのメモリマットグループ内で２つのメモリマットが活性化され、これが複数のメモリマットグループ（Ａ〜Ｆ）にて繰り返されることから、活性化されるメモリマットの位置がＸ方向に分散される。
【００３６】
図３は、活性化されるメモリマットとアドレスとの関係を説明するための表である。図２における１つのメモリマット行に含まれる２４個のメモリマット列が、ロウアドレスＸＡの一部であるＸ０，Ｘ１３によって、どの様に選択されるかを４つの行で表したものであり、物理的な構造を意味するのではないことに注意が必要である。
【００３７】
図３に示す表の左端の数字１〜２４はメモリマットの列番号を示しており、その右欄（メモリマットを示す枠内）に記載されているのが、接続先となるデータ入出力端子１４の番号（ＤＱ番号）及び選択時におけるカラムアドレス範囲である。一例として、ロウアドレスＸＡの一部であるＸ０，Ｘ１３がいずれも「０」である場合には、１，２，５，６，９，１０，１３，１４，１７，１８，２１，２２列目のメモリマットが選択される。同様に、Ｘ０，Ｘ１３がそれぞれ「１」，「０」である場合には、２，３，６，７，１０，１１，１４，１５，１８，１９，２２，２３列目のメモリマットが選択され、Ｘ０，Ｘ１３がそれぞれ「０」，「１」である場合には、３，４，７，８，１１，１２，１５，１６，１９，２０，２３，２４列目のメモリマットが選択され、Ｘ０，Ｘ１３がいずれも「１」である場合には、１，４，５，８，９，１２，１３，１６，１７，２０，２１，２４列目のメモリマットが選択される。かかる選択は図１に示したマット選択回路５１ａによって行われる。
【００３８】
さらに、選択された１２個のメモリマットのうち、カラムアドレスに応じて４つのメモリマットにそれぞれ付随するセンスアンプのデータが実際にメインＩ／Ｏ配線ＭＩＯに接続される。具体的には、Ｘ０，Ｘ１３がいずれも「０」であるケースでは、カラムアドレスが０００〜２Ｂ０の範囲にある場合には１，５，１３，１７列目のメモリマットがメインＩ／Ｏ配線ＭＩＯに接続され、カラムアドレスが２Ｂ１〜５６０の範囲にある場合には２，９，１４，２１列目のメモリマットがメインＩ／Ｏ配線ＭＩＯに接続され、カラムアドレスが５６１〜７ＦＦの範囲にある場合には６，１０，１８，２２列目のメモリマットがメインＩ／Ｏ配線ＭＩＯに接続される。メインＩ／Ｏ配線ＭＩＯに接続されないメモリマットは、所謂センスアンプによるメモリセルデータのリフレッシュを行なっている。尚、リフレッシュは、メモリセルの情報である電荷をセンスアンプによって再度充電し直す情報維持行為である。
【００３９】
上記のように、１，５，１３，１７列目のメモリマットがメインＩ／Ｏ配線ＭＩＯに接続される場合、グループＡ，Ｂ，Ｄ，Ｅにそれぞれ割り当てられたメインＩ／Ｏ配線ＭＩＯが使用される。つまり、それらのメインＩ／Ｏ配線ＭＩＯは、アクセス対象であり、外部とメモリセルとが通信状態にある。一方、グループＣ，Ｆに割り当てられたメインＩ／Ｏ配線ＭＩＯは使用されない。つまり、それらのメインＩ／Ｏ配線ＭＩＯは、アクセス非対象であり、例えば、所定のイコライズ電位に制御される。この時、選択グループＡ，Ｂ，Ｄ，ＥはそれぞれＤＱ３／２，ＤＱ４／５，ＤＱ１／０，ＤＱ７／６に割り当てられる。
【００４０】
同様に、２，９，１４，２１列目のメモリマットがメインＩ／Ｏ配線ＭＩＯに接続される場合、グループＡ，Ｃ，Ｄ，Ｆに割り当てられたメインＩ／Ｏ配線ＭＩＯが使用される一方、グループＢ，Ｅに割り当てられたメインＩ／Ｏ配線ＭＩＯは使用されない。この時、選択グループＡ，Ｃ，Ｄ，ＦはそれぞれＤＱ４／５，ＤＱ３／２，ＤＱ７／６，ＤＱ１／０に割り当てられる。さらに、６，１０，１８，２２列目のメモリマットがメインＩ／Ｏ配線ＭＩＯに接続される場合、グループＢ，Ｃ，Ｅ，Ｆに割り当てられたメインＩ／Ｏ配線ＭＩＯが使用される一方、グループＡ，Ｄに割り当てられたメインＩ／Ｏ配線ＭＩＯは使用されない。この時、選択グループＢ，Ｃ，Ｅ，ＦはそれぞれＤＱ３／２，ＤＱ４／５，ＤＱ１／０，ＤＱ７／６に割り当てられる。
【００４１】
このように、使用されるメインＩ／Ｏ配線ＭＩＯは、特定のＩ／Ｏがアサインされたメモリセルに対応するデータビットを通信する意味において、それは固定的ではなく、ロウアドレスＸＡ及びカラムアドレスＹＡに応じて動的に変化する。また、メインＩ／Ｏ配線ＭＩＯとデータ入出力端子１４との対応関係も、ロウアドレスＸＡ及びカラムアドレスＹＡに応じて動的に変化する。
【００４２】
図４は、図２に示す領域６２を拡大して示す図である。また、図５は、図４に示すメモリマットＭＡＴ１〜ＭＡＴ４に接続される配線の配線構造をより詳細に示す図である。
【００４３】
図４に示すように、Ｘ方向に隣接するメモリマットＭＡＴ間にはサブワードドライバ領域ＳＷＤＡが設けられており、Ｙ方向に隣接するメモリマットＭＡＴ間にはセンスアンプ領域ＳＡＡが設けられている。サブワードドライバ領域ＳＷＤＡは、複数のサブワードドライバが形成された領域であり、所定のサブワードドライバ領域ＳＷＤＡが選択されると、Ｘ方向に隣接する両側のメモリマットＭＡＴが活性化される。また、センスアンプ領域ＳＡＡは、複数のセンスアンプＳＡが形成された領域であり、カラムデコーダ５２（図１参照）によって一部のセンスアンプＳＡがローカルＩ／Ｏ配線ＬＩＯに接続される。その接続構造（カラムスイッチＹＳＷ）の一例は、図７に開示される。
【００４４】
図４に示す例では、メモリマットＭＡＴ１〜ＭＡＴ４は同じグループＡに属している。メモリマットＭＡＴ１〜ＭＡＴ４の左側に位置するセンスアンプ領域ＳＡＡ上には、ローカルＩ／Ｏ配線ＬＩＯ２が形成されており、メモリマットＭＡＴ１〜ＭＡＴ４の右側に位置するセンスアンプ領域ＳＡＡ上には、ローカルＩ／Ｏ配線ＬＩＯ３が形成されている。実際には、図５に示すように、ローカルＩ／Ｏ配線ＬＩＯ２，ＬＩＯ３とも４ビットのデータを同時に入出力するためそれぞれ４対（＝８本）設けられているが、図４においては簡単のため１本の線でこれらを表示している。
【００４５】
ローカルＩ／Ｏ配線ＬＩＯとメインＩ／Ｏ配線ＭＩＯとの接続は、クロスエリアＣＡに設けられたサブアンプＳＵＢを介して行われる。クロスエリアＣＡとは、Ｙ線方向に延在するサブワードドライバ領域ＳＷＤＡと、Ｘ線方向に延在するセンスアンプ領域ＳＡＡとの交点となる領域である。クロスエリアＣＡの面積は、サブワードドライバ領域ＳＷＤＡのＸ方向における幅と、センスアンプ領域ＳＡＡのＹ方向における幅によって決まるため、その大きさはその非常に限られる。
【００４６】
本実施形態では、１つのグループを構成する４つのメモリマットＭＡＴ１〜ＭＡＴ４に８つのクロスエリアＣＡ１〜ＣＡ８が割り当てられる。そして、１つのグループに割り当てられるメインＩ／Ｏ配線ＭＩＯは上述の通り８対である。したがって、図４及び図５に示すように、これら８つのクロスエリアＣＡ１〜ＣＡ８にそれぞれ１つのサブアンプＳＵＢ（図７に開示される）を配置することにより、全てのサブアンプＳＵＢを収容することができる。サブアンプＳＵＢは、例えば、ローカルＩ／Ｏ配線ＬＩＯとメインＩ／Ｏ配線ＭＩＯとをトランジスタのソースとドレインで接続する所謂トランスファゲート（スイッチ）である。トランスファゲートに代えて、増幅する回路形式のトランジスタを用いても良い。この場合、図５で理解できるように、狭い面積の一つのクロスエリアＣＡに一つのサブアンプが配置できることから、駆動能力の高いサブアンプが実現できる。言い換えれば、異なるＤＱがアサインされる複数のメモリマットで一つのローカルＩ／Ｏ配線ＬＩＯを共有し、アドレスによって異なるＤＱのデータビットがそのローカルＩ／Ｏ配線ＬＩＯ上に伝達され、そのローカルＩ／Ｏ配線ＬＩＯをいずれか一つのクロスエリアＣＡでメインＩ／Ｏ配線ＭＩＯと接続する駆動能力の高いサブアンプが実現できる。
【００４７】
図６は、ロウデコーダ５１とメモリマットＭＡＴとの関係を示す配線図である。また、図７は、図４に示すメモリマットＭＡＴ１〜ＭＡＴ４の構造及びその周辺回路をより詳細に示す図である。
【００４８】
図６に示すように、ロウデコーダ５１は、メモリセルアレイ６０のＸ方向における端部に配置されており、センスアンプ起動信号ＳＡＥ０〜ＳＡＥ７及びサブワード線選択信号ＦＸ０〜ＦＸ７を生成する。その他、メインワード線選択信号ＭＷＢｎ（図７参照）の生成も行うが、図６には示されていない。図６には、一つのメモリマット行を示している。図７に示すように、サブワード線選択信号ＦＸ０〜ＦＸ７はロウアドレスＸＡの一部であるＸ０，Ｘ１，Ｘ１３の論理積によって生成される。このため、１つのセンスアンプ領域ＳＡＡあたり４本（例えばＦＸ０〜ＦＸ３）割り当てられる。センスアンプＳＡはサブワード線選択信号ＦＸに応じて分けて起動する必要があるため、センスアンプ起動信号ＳＡＥは１つのセンスアンプ領域ＳＡＡあたり４本（例えばＳＡＥ０〜ＳＡＥ３）となる。また、センスアンプＳＡのコモンソースもメモリマットごとに分離している必要がある（ＣＳ００〜ＣＳ０Ｂ，ＣＳ１０〜ＣＳ１Ｂ）。センスアンプＳＡはワード線延在方向（Ｘ方向）に同時に起動するので、電源線はセンスアンプ列の垂直方向に低抵抗にする必要がある。よって、センスアンプ起動信号ＳＡＥの配線チャネル増加の影響は少ない。
【００４９】
図７に示すように、各センスアンプ領域ＳＡＡには、それぞれ対応するカラムデコーダＹＤＥＣが割り当てられている。図７に示すカラムデコーダＹＤＥＣは、図１に示したカラムデコーダ５２の一部を構成する。図示しないが、各カラムデコーダＹＤＥＣにはそれぞれ対応するプリデコード信号ＣＦが入力されており、これに基づいて対応するセンスアンプ領域ＳＡＡ内の一部のセンスアンプＳＡをローカルＩ／Ｏ配線ＬＩＯに接続する。尚、図７は、周辺回路を簡素に表現するために、２つのメインＩ／Ｏ配線ＭＩＯ（ＭＩＯ２Ｔ／Ｂ、ＭＩＯ３Ｔ／Ｂ）にそれぞれ対応するローカルＩ／Ｏ配線ＬＩＯとその関連回路のみの表現となっている。実際には、４つのメモリマットＭＡＴにおいて、８対メインＩ／Ｏ配線ＭＩＯが備わる。
【００５０】
更に、メモリマットの番号は、０から順に振っている。一つのメモリマットは、複数のＤＱにそれぞれ対応する複数のメモリセルが含まれる。例えば、ＭＡＴ１においては、ＤＱ２に対応する第２のメモリセルは第２のビット線に接続され、第２のビット線は第２のセンスアンプＳＡに接続され、第２のセンスアンプはカラムスイッチＹＳＷを介して第２のローカルビット線（ＬＩＯ２Ｔ／Ｂ）に接続され、第２のローカルビット線はサブアンプを介して第２のメインＩ／Ｏ配線（ＭＩＯ２Ｔ／Ｂ）に接続される。ＤＱ３に対応する第３のメモリセルは第３のビット線に接続され、第３のビット線は第３のセンスアンプＳＡに接続され、第３のセンスアンプはカラムスイッチＹＳＷを介して第３のローカルビット線（ＬＩＯ３Ｔ／Ｂ）に接続され、第３のローカルビット線はサブアンプを介して第３のメインＩ／Ｏ配線（ＭＩＯ３Ｔ／Ｂ）に接続される。
【００５１】
他方、ＭＡＴ２においては、ＤＱ４に対応する第２のメモリセルは第２のビット線に接続され、第２のビット線は第２のセンスアンプＳＡに接続され、第２のセンスアンプはカラムスイッチＹＳＷを介して第２のローカルビット線（ＬＩＯ２Ｔ／Ｂ）に接続され、第２のローカルビット線はサブアンプを介して第２のメインＩ／Ｏ配線（ＭＩＯ２Ｔ／Ｂ）に接続される。ＤＱ５に対応する第３のメモリセルは第３のビット線に接続され、第３のビット線は第３のセンスアンプＳＡに接続され、第３のセンスアンプはカラムスイッチＹＳＷを介して第３のローカルビット線（ＬＩＯ３Ｔ／Ｂ）に接続され、第３のローカルビット線はサブアンプを介して第３のメインＩ／Ｏ配線（ＭＩＯ３Ｔ／Ｂ）に接続される。
【００５２】
カラムデコーダＹＤＥＣは、デコーダ選択回路５１ｂ（図１）によって生成されるイネーブル信号ＥＮＡＢＬＥに基づいて活性化される。デコーダ選択回路５１ｂは、ロウアドレスＸＡの一部であるＸ０，Ｘ１３に基づいてイネーブル信号ＥＮＡＢＬＥ生成する回路である。図７に示す回路から明らかなとおり、デコーダ選択回路５１ｂは、Ｘ０とＸ１３の論理レベルに基づいて、１つのグループに割り当てられた４つのカラムデコーダＹＤＥＣのうち、いずれか２つを活性化し、残りの２つを非活性化する。一例として、Ｘ０とＸ１３がいずれも「０」である場合には、カラムデコーダＹＤＥＣ１，ＹＤＥＣ２が活性化され、カラムデコーダＹＤＥＣ３，ＹＤＥＣ４が非活性化される。
【００５３】
しかしながら、同じグループに割り当てられた４つのカラムデコーダＹＤＥＣから出力されるカラム選択信号ＹＳは、同じローカルＩ／Ｏ配線ＬＩＯに接続されたカラムスイッチＹＳＷに入力されている。このため、活性化された２つのカラムデコーダＹＤＥＣのうち、いずれか一方のカラムデコーダＹＤＥＣから出力されるカラム選択信号ＹＳだけが活性化する。図２に開示される（サブワードＳＷＤを挟んだ両側のメモリマットは異なるカラムアドレスが割り付けられる）様に、カラムデコーダＹＤＥＣ１，ＹＤＥＣ２のアドレス割付けは異なるからである。
【００５４】
これにより、同じグループに属する４つのメモリマットＭＡＴ１〜ＭＡＴ４のうち、いずれか一つのメモリマットに割り当てられたセンスアンプ領域ＳＡＡのみが、カラムスイッチＹＳＷを介してローカルＩ／Ｏ配線ＬＩＯに接続されることになる。そして、ローカルＩ／Ｏ配線ＬＩＯはサブアンプＳＵＢを介してメインＩ／Ｏ配線ＭＩＯに接続さるため、合計３２個のセンスアンプＳＡが３２対のメインＩ／Ｏ配線ＭＩＯを介してメインアンプ７０に接続されることになる。よって、１つのメモリマットグループ（それは４列のメモリマットで構成される）で共有する一つのローカルＩ／Ｏ配線ＬＩＯとそれに関連する一つのメインＩ／Ｏ配線ＭＩＯは、Ｘ０，Ｘ１３とカラムアドレスに基づいて制御されるカラムデコーダＹＤＥＣによりＤＱ２（又はＤＱ３）とＤＱ４（又はＤＱ５）のいずれか一方がアサインされる。そして、１つのメモリマットグループあたり８本のメインＩ／Ｏ配線ＭＩＯ（１つのＤＱあたり４本のメインＩ／Ｏ配線ＭＩＯ）があるから、４ビットのプリフェッチのデータを実現できる。一つのメインＩ／Ｏ配線ＭＩＯに何のＤＱを接続するかは、アドレスによって決まる。
【００５５】
図７において、センスアンプはオープンビット線構造であり、例えば、センスアンプを中心にメモリマットＭＡＴ１がアクセス側のビット線、センスアンプを挟むようにメモリマットＭＡＴ１との間に配置される不図示のメモリマット（隣のメモリマット行）が基準側のビット線である。更に、メモリマット内の隣接するアクセス側の複数のビット線、隣接する基準側の複数のビット線のそれぞれは、メモリマット行方向（Ｙ方向）にメモリマットの両側にそれぞれ配置される複数のセンスアンプで互い違いの接続関係となっている、所謂串刺し型のビット線構造である。
【００５６】
図８は、メインアンプ７０による切り替え動作を説明するための図である。
【００５７】
図８に示すように、メインアンプ７０には、カラムアドレスＹＡの一部をプリデコードしたプリデコード信号ＣＦが入力されており、これに基づいて、メインＩ／Ｏ配線ＭＩＯ０〜ＭＩＯ７とリードライトバスＲＷＢＳ０〜ＲＷＢＳ７との接続関係が切り替えられる。具体的には、図８（ａ）に示すように、第１の状態においてはメインＩ／Ｏ配線ＭＩＯ０〜ＭＩＯ７がそのままＲＷＢＳ０〜ＲＷＢＳ７に対応する。これに対し、図８（ｂ）に示すように、第２の状態においてはメインＩ／Ｏ配線ＭＩＯ０〜ＭＩＯ７がそれぞれＲＷＢＳ６，ＲＷＢＳ７，ＲＷＢＳ４，ＲＷＢＳ５，ＲＷＢＳ２，ＲＷＢＳ３，ＲＷＢＳ０，ＲＷＢＳ１にそれぞれ対応する。リードライトバスＲＷＢＳ０〜ＲＷＢＳ７は、それぞれデータ入出力端子１４のＤＱ０〜ＤＱ７に対応し、その関係は固定的である。
【００５８】
図９は、カラムデコーダ５２に含まれるプリデコード回路５２ａの回路図である。
【００５９】
図９に示すプリデコード回路５２ａは、カラムアドレスＹＡのうちＹ２〜Ｙ４をデコードすることによってプリデコード信号ＣＦ２０〜ＣＦ２７を生成し、Ｙ５〜Ｙ７をデコードすることによってプリデコード信号ＣＦ５０〜ＣＦ５７を生成し、Ｙ８，Ｙ９をデコードすることによってプリデコード信号ＣＦ８０〜ＣＦ８３を生成する。このようにして生成されるプリデコード信号ＣＦは、図７に示したカラムデコーダＹＤＥＣ及び図８に示したメインアンプ７０に供給される。
【００６０】
図１０は、メインアンプ７０の一部分を示す回路図である。
【００６１】
図１０に示す部分は、メインＩ／Ｏ配線ＭＩＯ２，ＭＩＯ３をそれぞれリードライトバスＲＷＢＳ２，ＲＷＢＳ３に接続するか、或いは、それぞれリードライトバスＲＷＢＳ４，ＲＷＢＳ５に接続するかを切り替える部分である。図１０に示すように、プリデコード信号ＣＦ５０〜ＣＦ５２，ＣＦ５６，ＣＦ５７，ＣＦ８０〜ＣＦ８３が制御回路７１によってデコードされ、これにより生成されるイネーブル信号ＥＮ２３，ＥＮ４５に基づいて接続が切り替えられる。具体的には、イネーブル信号ＥＮ２３がハイレベルであれば、メインＩ／Ｏ配線ＭＩＯ２，ＭＩＯ３はそれぞれリードライトバスＲＷＢＳ２，ＲＷＢＳ３に接続され、逆に、イネーブル信号ＥＮ４５がハイレベルであれば、メインＩ／Ｏ配線ＭＩＯ２，ＭＩＯ３はそれぞれリードライトバスＲＷＢＳ４，ＲＷＢＳ５に接続される。
【００６２】
以上説明したように、本実施形態によれば、Ｘ方向に並ぶ複数のメモリマットＭＡＴを複数のメモリマットグループＡ〜Ｆにグループ分けし、各メモリマットグループに含まれる２つのメモリマットを活性化させていることから、Ｘ方向に並ぶ複数のメモリマットに切れ目（その問題は、課題で開示された「切れ目」である）となる部分が生じない。このため、メモリマット間に配置されるサブワードドライバ領域を全て同じ回路構成とすることが可能となる。つまり、後述する参考例のＸ１３の変化場所に対応するＸ方向に並ぶ複数のメモリマットＭＡＴ間に配置される２つのサブワードドライバ領域ＳＷＤＡが不要である。よって、チップ面積の削減が可能となる。
【００６３】
また、本実施形態では、ロウアドレスＸＡ及びカラムアドレスＹＡに基づいて、使用されるメインＩ／Ｏ配線ＭＩＯが動的に変更されることから、メインＩ／Ｏ配線ＭＩＯの本数を削減することが可能となる。
【００６４】
さらに、メインＩ／Ｏ配線ＭＩＯの本数が削減される結果、メインＩ／Ｏ配線ＭＩＯとローカルＩ／Ｏ配線ＬＩＯとを接続するサブアンプＳＵＢの台数が少なくなり、各クロスエリアＣＡにサブアンプＳＵＢを１台だけ配置すれば足りる。このため、サブアンプＳＵＢを構成するトランジスタサイズを小型化したり、回路構成を簡素化するなど、特性を犠牲する必要がなくなる。更に、メインＩ／Ｏ配線ＭＩＯの本数が削減される結果、対応するメインアンプの総数も削減できる。
【００６５】
図１１は、本願の特徴と優位性を示すために対比すべく発明者が特許文献１から更なる課題を導いた参考例（関連図）としての半導体記憶装置のアドレス割り付けを示す図であり、上述した図２に対応している。
【００６６】
図１１に示す参考例では、Ｘ１３に基づいて上側半分のメモリマット又は下側半分のメモリマットが選択される。このようなアドレス割り付けでは、上側半分のメモリマットと下側半分のメモリマットは同時に選択されることがないため、これらの境界となる位置１００にはＸ方向に２つのサブワードドライバ領域を設ける必要がある。このため、この部分において回路規模が増大してしまう。
【００６７】
また、上側半分のメモリマットと下側半分のメモリマットは本願の様に同時に選択されることがないため、これらに対してそれぞれ別個のメインＩ／Ｏ配線ＭＩＯ配線を割り当てる必要がある。具体的には、Ｘ方向に並ぶ３つのメモリマットを１つのグループとし、これらグループにメインＩ／Ｏ配線ＭＩＯが固定的に割り当てられる。このため、メインＩ／Ｏ配線ＭＩＯは、上側半分のメモリマットと下側半分のメモリマットに対してそれぞれ別個に必要となり、合計で６４対（＝１２８本）のメインＩ／Ｏ配線ＭＩＯを形成しなければならない。
【００６８】
さらに、各グループには８台のサブアンプが必要となるが、図１１に示すレイアウトでは１つのグループにクロスエリアＣＡが６個しかないため、対称性を考慮するとひとつのクロス領域に２台のサブアンプＳＵＢを配置する必要が生じる。上述の通り、クロスエリアＣＡの面積は非常に限られていることから、１つのクロスエリアＣＡに２台のサブアンプＳＵＢを配置するためには、サブアンプＳＵＢを構成するトランジスタサイズを小型化したり、回路構成を簡素化するなど、特性を犠牲する必要が生じてしまう。更に、メインＩ／Ｏ配線ＭＩＯの本数が多い結果、対応するメインアンプの総数も多い。
【００６９】
これらの問題は、本実施形態による半導体記憶装置１０では全て解決される。
【００７０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７１】
例えば、実施形態ではＤＲＡＭで開示をしたが、本願の基本的技術思想はこれに限られず、例えば、ＳＲＡＭや不揮発性メモリを含むその他の同期型メモリであっても良い。更に、サブワードドライバ、センスアンプ、メインアンプ、カラムスイッチ、サブアンプ等の回路形式は特に限定されない。また、各信号配線の電圧値なども特に限定されない。
【００７２】
例えば、実施形態では一部メインアンプ７０、サブアンプＳＵＢを用いてメモリセルから外部端子へメモリセルのデータを読み出すリード動作で開示したが、ライトアンプを用いて外部端子からメモリセルへ外部データをライトすることにおいても、同様に実現できる。当業者であれば、容易に理解できる。即ち、本願の説明において、ローカルＩ／Ｏ配線ＬＩＯ、メインＩ／Ｏ配線ＭＩＯとリードライトバスＲＷＢＳは、データ通信において双方向の信号線であり、本願の技術思想はリードのみ、ライトのみ、リードとライトの両方において適用できる。２ポートメモリ等のインタフェースの場合、リードのみまたはライトのみの場合が適用できる。
【００７３】
また、本発明は、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。更に、記憶セルを備えたロジック機能を備えた半導体装置、ＣＰＵ、ＭＣＵ、ＤＳＰ等の半導体装置にも適用できる。
【００７４】
また、トランジスタとして、電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合には、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴを用いることができる。トランジスタとしては、バイポーラ型トランジスタなど、ＦＥＴ以外のトランジスタを用いても構わない。
【００７５】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００７６】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７７】
１０      半導体記憶装置
１１      クロック端子
１２      コマンド端子
１３      アドレス端子
１４      データ入出力端子
２１      内部クロック生成回路
２２      ＤＬＬ回路
３１      コマンドデコーダ
４１      アドレスラッチ回路
５１      ロウデコーダ
５１ａ    マット選択回路
５１ｂ    デコーダ選択回路
５２      カラムデコーダ
５２ａ    プリデコード回路
５３      センスアンプ列
６０      メモリセルアレイ
６１      メモリマット行
７０      メインアンプ
７１      制御回路
８０      入出力回路
ＣＡ      クロスエリア
ＣＦ      プリデコード信号
ＥＮＡＢＬＥ    イネーブル信号
ＦＸ      サブワード線選択信号
ＬＩＯ    ローカルＩ／Ｏ配線
ＭＡＴ    メモリマット
ＭＩＯ    メインＩ／Ｏ配線
ＲＷＢＳ  リードライトバス
ＳＡ      センスアンプ
ＳＡＡ    センスアンプ領域
ＳＵＢ    サブアンプ
ＳＷＤＡ  サブワードドライバ領域
ＳＷＬ    サブワード線
ＸＡ      ロウアドレス
ＹＡ      カラムアドレス
ＹＤＥＣ  カラムデコーダ
【図１】
2011034645.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2011034645.tif 000010
【図９】
2011034645.tif 000011
【図１０】
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【図１１】
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