(57)【要約】【課題】半導体基板の機械的強度を確保しつつ、インダクタ性能の向上を可能とする半導体装置とその製造方法を提供する。【解決手段】半導体基板と、前記半導体基板の第１領域に形成された能動素子と、前記第１領域とは異なる前記半導体基板の第２領域の上方に形成されたインダクタ素子と、前記第２領域における前記半導体基板の裏面に形成された複数の溝を有する溝部とを備え、前記複数の溝は、前記インダクタ素子の中心部に対応する位置から放射状に形成されている。【選択図】図１
2011003747.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１領域に形成された能動素子と、
前記第１領域とは異なる前記半導体基板の第２領域の上方に形成されたインダクタ素子と、
前記第２領域における前記半導体基板の裏面に形成された複数の溝を有する溝部とを備え、
前記複数の溝は、前記インダクタ素子の中心部に対応する位置から放射状に形成されている
半導体装置。
【請求項２】
前記複数の溝は、前記半導体基板を貫通する貫通溝である
請求項１に記載の半導体装置。
【請求項３】
前記複数の溝は、前記半導体基板の裏面から略２００〜３００μｍの深さで形成されている
請求項１に記載の半導体装置。
【請求項４】
前記複数の溝は、前記放射状に沿って形成された複数の凹部から構成される
請求項１に記載の半導体装置。
【請求項５】
前記複数の溝は、樹脂で充填されている
請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記樹脂は、フッ素を含む
請求項５に記載の半導体装置。
【請求項７】
半導体装置の製造方法であって、
半導体基板の第１領域に能動素子を形成する能動素子形成工程と、
前記第１領域とは異なる前記半導体基板の第２領域の上方にインダクタ素子を形成するインダクタ素子形成工程と、
前記第２領域における前記半導体基板の裏面に複数の溝を有する溝部を形成する溝部形成工程とを含み、
前記溝部形成工程において、前記複数の溝は複数の溝は、前記インダクタ素子の中心部に対応する位置から放射状に形成される
半導体装置の製造方法。
【請求項８】
前記溝部形成工程において、前記複数の溝は、前記半導体基板の裏面にエッチングのマスクとなるレジストを塗布し、前記第2面からエッチングすることにより形成される
請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、インダクタ素子と能動素子とを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話等の情報端末器に対する小型化、軽量化の要求が強くなっている。これに応えるために、ＭＯＳトランジスタ及びバイポーラトランジスタ等の能動素子に加えて、インダクタやコンデンサ等の受動素子を同一プロセスで同一半導体基板上に搭載する高周波集積回路の開発及び研究が進んでいる。
【０００３】
図１１は、ＣＭＯＳプロセスで従来インダクタ素子を形成した場合の例を示す図である。図１２Ａ〜図１２Ｃは、ＣＭＯＳプロセスでインダクタ素子を形成する場合の製造方法を説明するための図である。図１１に示す半導体装置１１００は、半導体基板１１０１と、半導体基板１１０１に形成される能動素子と、半導体基板上に形成される多層配線層と、その多層配線層上に形成されるインダクタ素子１１１３とを備える。
【０００４】
インダクタ素子１１１３は、例えばＭＯＳトランジスタ１１０３等の能動素子と同一半導体基板上にＣＭＯＳプロセスで形成される。具体的には、インダクタ素子１１１３は、ＭＯＳトランジスタ１１０３が形成されている半導体基板領域１１１１とは別の半導体基板領域１１１２上方における多層配線層最上層の上にスパイラル状の構造でＣＭＯＳプロセスに組み込まれて形成される。
【０００５】
このように、インダクタ素子１１１３は、ＣＭＯＳプロセスに組み込んで形成することができるので、トランジスタ等の能動素子とインダクタ等の受動素子とを１チップのＬＳＩで形成することが可能となっている。これは、高周波集積回路の小型化実現に繋がる。
【０００６】
次に、インダクタ素子の形成を組み込んだＣＭＯＳプロセスについて説明する。
まず、図１２Ａに示すように、面方位（１００）、比抵抗１０〜１５Ω・ｃｍのＰ型半導体基板１１０１に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程によりシリコン酸化膜を埋め込み、深さ３００ｎｍの素子分離１２０２を形成する。その後、ＭＯＳトランジスタ１１０３のＮ型ウェル１２０３、Ｐ型ウェル１２０４について選択的にイオン注入を実施して形成する。次に８００〜９００℃で６０分程度の熱処理で、拡散層の活性化を行う。
【０００７】
次に、図１２Ｂに示すように、ＭＯＳトランジスタ１１０３が形成される素子領域に厚さ２ｎｍのゲート酸化膜１２０５を形成し、その上に厚さ１８０ｎｍのポリシリコン膜を堆積する。そして、周知の技術でドライエッチングを実施し、ゲート電極１２０６を形成する。さらに周知の技術でサイドウォール１２０７を形成後、素子領域に選択的にイオン注入を実施してソース及びドレイン領域１２０８を形成する。
【０００８】
次に、図１２Ｃに示すように、１０００〜１５００ｎｍ程度のＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を層間絶縁膜１２１０として形成する。次いで、層間絶縁膜１２１０に、ドライエッチングにより半導体基板１１０１まで到達する複数のホール１２１１を形成し、その中にタングステンを埋め込む。その後、タングステンを埋め込んだホール１２１１の上部にアルミニウムをスパッタリングして配線層を形成する。
【０００９】
次に、形成した配線層を、ドライエッチングすることによりホール１２１１上部にアルミニウム電極１２１２を形成する。その後、図１２Ｃに示すように、形成したアルミニウム電極１２１２がある配線層の上層に層間絶縁膜及び配線層を順次形成し、多層配線構造を構築する。このようにして、多層配線層は、半導体基板１１０１上に形成される。
【００１０】
次に、形成された多層配線層上にスパッタリングにより２０００ｎｍ程度のアルミニウム金属膜を堆積し、周知の技術でドライエッチングを実施することで、半導体基板領域１１１２上方における多層配線層上にスパイラル状のインダクタ素子１１１３を形成する。なお、一般的な技術として使用されているＣＭＰ（化学的機械的研磨）等の平坦化方法については説明を省略する。
【００１１】
以上のようにして、インダクタ素子をＣＭＯＳプロセスにより形成する。
しかしながら、上記のように同一の半導体基板１１０１に能動素子とインダクタ素子１１１３とを形成する場合、半導体基板との電磁的及び容量的結合によりＱ（Ｑｕａｌｉｔｙ  ｆａｃｔｏｒ）値が低下してしまう問題がある。ここで、Ｑ値とは、インダクタ性能を示す係数のひとつであり、Ｑ値が高いほど、損失が小さく高効率であることを示す。そのため、インダクタ素子は、Ｑ値が高いほど性能がよいことが知られている。
【００１２】
図１３は、電磁的結合によるＱ値低下のメカニズムを説明するための図である。図１４は、Ｑ値と基板抵抗値の関係を示す図である。
【００１３】
図１３に示す半導体装置では、例えばインダクタ素子１３１３に電流１３０４が流れると、流れる電流１３０４により半導体基板１３０１に磁界変化１３０５が発生する。発生した磁界変化１３０５により、半導体基板１３０１にはその磁界変化１３０５を妨げる方向に渦電流１３０６が流れる。そのため、図１３に示す半導体装置では、インダクタ素子１３１３に損失が生じＱ値を低下させてしまう。
【００１４】
さらに、図１３に示す半導体装置では、インダクタ素子１３１３とインダクタ素子１３１３下部と半導体基板１３０１との間に形成される寄生容量が大きい場合、または半導体基板１３０１自体の抵抗値が低い場合、デジタル回路部等の他の回路領域からのノイズが回り込みやすくなる。したがって、この半導体装置で構成される高周波回路全体としての機能が低下する。なお、Ｑ値に関しては、図１４に示すようにＱ値と基板抵抗値の関係があり、基板抵抗値を向上させることによりＱ値が上昇することが一般的に知られている。
【００１５】
それに対して、特許文献１では、半導体基板との電磁的及び容量的結合によりＱ値が低下してしまうことを抑制する半導体装置が開示されている。この半導体装置１５００では、図１５に示すようにインダクタ素子１１１３の下方の半導体基板１１０１の裏面に凹部１５０５を形成する。それにより、実質的な抵抗成分を向上させ、半導体基板１１０１に発生する渦電流を抑制する。さらにインダクタ素子１１１３と半導体基板１１０１との間に形成される寄生容量も抑える。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００４−３９９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記の半導体装置では、インダクタ素子１１１３下方の半導体基板１１０１に大きな凹みである凹部１５０５を形成するため、半導体基板の機械的強度が低下してしまう懸念がある。また、上記の半導体装置では、渦電流の抑制が十分でない、すなわちインダクタ性能が十分でないため、インダクタ性能の向上が必要である。
【００１８】
そこで、本発明は、上述の事情を鑑みてなされたもので、半導体基板の機械的強度を確保しつつ、インダクタ性能の向上を可能とする半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板の第１領域に形成された能動素子と、前記第１領域とは異なる前記半導体基板の第２領域の上方に形成されたインダクタ素子と、前記第２領域における前記半導体基板の裏面に形成された複数の溝を有する溝部とを備え、前記複数の溝は、前記インダクタ素子の中心部に対応する位置から放射状に形成されている。
【００２０】
この構成により、半導体基板の機械的強度を確保しつつ、渦電流が発生する方向の基板抵抗を高抵抗化することができ、渦電流の発生を抑制することができる。さらに、インダクタ素子１１３と半導体基板１０１との間の寄生容量も低減することができる。
【００２１】
それにより、半導体基板の機械的強度を確保しつつ、インダクタ性能の向上を可能とする半導体装置を実現することができる。
【００２２】
また、前記複数の溝は、前記半導体基板を貫通する貫通溝であってもよい。
また、前記複数の溝は、前記半導体基板の裏面から略２００〜３００μｍの深さで形成されてもよい。
【００２３】
また、前記複数の溝は、前記放射状に沿って形成された複数の凹部から構成されるとしてもよい。
【００２４】
また、前記複数の溝は、樹脂で充填されているとしてもよい。
また、上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体装置の製造方法であって、半導体基板の第１領域に能動素子を形成する能動素子形成工程と、前記第１領域とは異なる前記半導体基板の第２領域の上方にインダクタ素子を形成するインダクタ素子形成工程と、前記第２領域における前記半導体基板の裏面に複数の溝を有する溝部を形成する溝部形成工程とを含み、前記溝部形成工程において、前記複数の溝は複数の溝は、前記インダクタ素子の中心部に対応する位置から放射状に形成される。
【００２５】
なお、本発明は、装置として実現するだけでなく、このような装置が備える処理手段を備える集積回路として実現することもできる。
【発明の効果】
【００２６】
本発明によれば、半導体基板の機械的強度を確保しつつ、インダクタ性能の向上を可能とする半導体装置とその製造方法を実現することができる。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１における半導体装置の構造を示す図である。
【図２】実施の形態１における半導体装置のインダクタ素子を上からみた場合の図である。
【図３Ａ】実施の形態１における半導体装置の製造方法を説明するための図である。
【図３Ｂ】実施の形態１における半導体装置の製造方法を説明するための図である。
【図３Ｃ】実施の形態１における半導体装置の製造方法を説明するための図である。
【図３Ｄ】実施の形態１における半導体装置の製造方法を説明するための図である。
【図４】実施の形態１の変形例１における半導体装置の構造を示す図である。
【図５】実施の形態１の変形例２における半導体装置の構造を示す図である。
【図６】実施の形態２における半導体装置のインダクタ素子を上からみた場合の図である。
【図７】実施の形態３における半導体装置の構造を示す図である。
【図８】実施の形態４における半導体装置の構造を示す図である。
【図９】実施の形態４の変形例１における半導体装置の構造を示す図である。
【図１０】実施の形態４の変形例２における半導体装置の構造を示す図である。
【図１１】ＣＭＯＳプロセスでインダクタ素子を形成した場合の例を示す図である。
【図１２Ａ】ＣＭＯＳプロセスでインダクタ素子を形成する場合の製造方法を説明するための図である。
【図１２Ｂ】ＣＭＯＳプロセスでインダクタ素子を形成する場合の製造方法を説明するための図である。
【図１２Ｃ】ＣＭＯＳプロセスでインダクタ素子を形成する場合の製造方法を説明するための図である。
【図１３】電磁的結合によるＱ値低下のメカニズムを説明するための図である。
【図１４】Ｑ値と基板抵抗値の関係を示す図である。
【図１５】特許文献１に開示される半導体装置の構造を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００２９】
（実施の形態１）
図１は、実施の形態１における半導体装置の構造を示す図である。図２は、実施の形態１における半導体装置のインダクタ素子を上からみた場合の図である。図１に示す半導体装置１００は、半導体基板１０１と、半導体基板１０１上に形成された多層配線層１０２と、能動素子１０４と、インダクタ素子１１３と、溝部１１４とを備える。
【００３０】
半導体基板１０１は、例えば面方位（１００）、比抵抗１０〜１５ΩｃｍのＰ型シリコンからなる半導体基板である。また、半導体基板１０１の表面側には、素子分離２と、Ｎ型ウェル３と、Ｐ型ウェル４と、ゲート酸化膜５と、ゲート電極６と、ソース及びドレイン領域８とを備えるトランジスタ（能動素子１０４）が形成されている。
【００３１】
多層配線層１０２は、例えば１０００〜１５００ｎｍ程度のＢＰＳＧ膜で形成された層間絶縁膜１０と、層間絶縁膜１０上に形成された配線層とを複数備える多層配線構造からなる。そして、層間絶縁膜１０には、配線層に形成されるアルミニウム電極１２と導通するためのホール１１が形成されている。ホール１１には、例えばタングステンが埋め込まれて、アルミニウム電極１２と能動素子１０４の電極と接続される。
【００３２】
能動素子１０４は、例えばトランジスタであり、半導体基板１０１に形成されている。また、能動素子１０４は、ゲート電極６と、ソース及びドレイン領域８とを備え、これらは、多層配線層１０２に形成されているホール１１を介してアルミニウム電極１２と接続されている。
【００３３】
インダクタ素子１１３は、半導体基板１０１の能動素子１０４が形成されていない領域（以下、インダクタ素子形成領域と記載。）の上方かつ多層配線層１０２上に形成されている。インダクタ素子１１３は、例えばアルミニウムからなり、厚さ２０００ｎｍ程度、配線幅は５μｍ程度でスパイラル状に形成されている。
【００３４】
溝部１１４は、半導体基板１０１のインダクタ素子形成領域に形成されている。溝部１１４では、半導体基板１０１の裏面に複数の溝が形成されている。溝部１１４が有する複数の溝は、図２に示すように、インダクタ素子１１３の中心部から周辺部に向かうようにすなわちインダクタ素子１１３の中心部に対応する位置から放射状に形成されている。ここで、溝部１１４が有する溝の幅は、例えば１μｍ程度である。
【００３５】
以上のようにして、半導体装置１００は構成される。
次に、半導体装置１００の製造方法について説明する。
【００３６】
図３Ａ〜図３Ｄは、実施の形態１における半導体装置の製造方法を説明するための図である。
【００３７】
まず、図３Ａに示すように、半導体基板１０１の能動素子１０４が形成される領域（以下、能動素子形成領域と記載。）に、ＳＴＩ工程によりシリコン酸化膜を埋め込み、深さ３００ｎｍの素子分離２を形成する。ここで、半導体基板１０１は、例えば面方位（１００）、比抵抗１０〜１５ΩｃｍのＰ型シリコンからなる半導体基板である。その後、能動素子領域にある素子分離２の間に選択的にイオン注入を実施し、例えばトランジスタである能動素子１０４のＮ型ウェル３及びＰ型ウェル４を形成する。次いで、８００〜９００℃で６０分程度の熱処理を行い、拡散層を活性化する。
【００３８】
次に、図３Ｂに示すように、能動素子形成領域に厚さ２ｎｍのゲート酸化膜５を形成し、その上に厚さ１８０ｎｍのポリシリコン膜を堆積する。そして、周知の技術でドライエッチングを実施し、ゲート電極６を形成する。さらに周知の技術でサイドウォール７を形成後、半導体基板１０１の能動素子形成領域に選択的にイオン注入を実施してソース及びドレイン領域８を形成する。
【００３９】
次に、図３Ｃに示すように、１０００〜１５００ｎｍ程度のＢＰＳＧ膜を層間絶縁膜１０として形成する。次いで、その層間絶縁膜１０に、ドライエッチングにより半導体基板１０１まで到達する複数のホール１１を形成し、その中にタングステンを埋め込む。その後、タングステンを埋め込んだホール１１の上部にアルミニウムをスパッタリングし配線層を形成する。
【００４０】
次に、形成した配線層をドライエッチングすることによりホール１１の上部にアルミニウム電極１２を形成する。その後、形成したアルミニウム電極１２がある配線層の上層に、上述同様に、層間絶縁膜１０及び配線層を順次形成し、多層配線構造を構築する。このようにして、多層配線層１０２は、半導体基板１０１上に形成される。
【００４１】
次に、形成された多層配線層１０２上にスパッタリングにより２０００ｎｍ程度のアルミニウム金属膜を堆積し、周知の技術でドライエッチングを実施することで、インダクタ素子形成領域の上方にスパイラル状のインダクタ素子１１３を形成する。ここで、インダクタ素子１１３の配線幅は５μｍ程度で形成される。
【００４２】
次に、図３Ｄに示すように、半導体基板１０１のインダクタ素子形成領域を裏面より周知の技術でドライエッチングを実施し、溝部１１４を形成する。具体的には、溝部１１４は、図２に示すように半導体装置１００の上方から見てインダクタ素子１１３の中心部から周辺部にかけて線状に複数本の溝が形成される。ここで、この溝の幅は１μｍ程度である。また、溝部１１４の側面にＰＮ接合が形成されないように、インダクタ素子１１３下には、すなわち、半導体基板１０１のインダクタ素子形成領域にはウェル注入層、接合分離層等は形成されていない。なお、一般的な技術として使用されているＣＭＰ（化学的機械的研磨）等の平坦化方法についての説明を省略する。
【００４３】
以上のようにして、半導体装置１００を製造する。
以上のように、本実施の形態１における半導体装置１００は、同一の半導体基板１０１上にインダクタ素子１１３とトランジスタ等の能動素子１０４と溝部１１４とを備える。そして、溝部１１４には、インダクタ素子１１３の下方すなわち半導体基板１０１のインダクタ素子形成領域に複数の溝が形成されている。また、その複数の溝はそれぞれ、半導体基板１０１の裏面に形成され、インダクタ素子１１３の中心部に対応する位置から放射状に形成されている。
【００４４】
このように構成されることにより、半導体装置１００は、半導体基板１０１の機械的強度を確保しつつ、渦電流が発生する方向の基板抵抗を高抵抗化することができ、渦電流の発生を抑制することができる。さらに、インダクタ素子１１３と半導体基板１０１との間の寄生容量も低減することができる。それにより、半導体基板１０１の機械的強度を確保しつつ、インダクタ性能の向上を可能とする半導体装置とその製造方法を実現することができる。
【００４５】
なお、溝部１１４が有する複数の溝は、実施の形態１において説明した場合に限られない。以下、その例を変形例として説明する。
【００４６】
（変形例１）
図４は、実施の形態１の変形例１における半導体装置の構造を示す図である。なお、図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００４７】
図４に示す半導体装置２００は、実施の形態１に係る半導体装置１００に対して、溝部２１４の構成が異なる。具体的には、半導体装置１００が有する溝部１１４が半導体基板１０１の表面に到達していないように形成されているのに対して、半導体装置２００が有する溝部２１４は、半導体基板１０１の表面に到達するように、すなわち、半導体基板１０１を貫通するように形成されている。
【００４８】
ここで、溝部２１４は、半導体基板１０１のインダクタ素子形成領域を裏面より周知の技術で層間絶縁膜１０エッチングストッパ膜としてドライエッチングが実施され形成される。なお、エッチングストッパ膜として用いられる層間絶縁膜１０にはオーバーエッチングにより多少溝ができるが、インダクタ素子の特性やその他能動素子の特性を考慮しても問題はない。
【００４９】
したがって、半導体基板１０１を貫通するよう溝部２１４を形成した場合でも、半導体基板１０１の機械的強度を確保しつつ、インダクタ性能の向上を可能とする半導体装置とその製造方法を実現することができる。
【００５０】
（変形例２）
図５は、実施の形態１の変形例２における半導体装置の構造を示す図である。なお、図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００５１】
図５に示す半導体装置３００は、実施の形態１に係る半導体装置１００に対して、溝部３１４の構成が異なる。具体的には、半導体装置１００が有する溝部１１４と半導体装置３００が有する溝部３１４とは、半導体基板１０１の裏面から表面に向かって形成される溝の深さが異なる。
【００５２】
ここで、溝部３１４が有する複数の溝の深さは、２００〜３００μｍ程度である。なお、溝部１１４が有する複数の溝の深さは、半導体基板１０１の厚さ以下すなわち、０．５ｍｍ〜１．０ｍｍ以下であればよい。
【００５３】
また、溝部３１４は、その複数の溝を形成する際のドライエッチング時間を固定して実施される。なお、エッチングガスや圧力、半導体基板１０１の濃度のバラツキにより複数の溝の深さにバラツキが発生するが、インダクタ素子の特性やその他能動素子の特性を考慮しても問題はない。
【００５４】
したがって、溝部３１４のように溝の深さを浅く形成してもよい。その場合でも、半導体基板１０１の機械的強度を確保しつつ、インダクタ性能の向上を可能とする半導体装置とその製造方法を実現することができる。
【００５５】
（実施の形態２）
実施の形態１において説明したように、溝部１１４の複数の溝はそれぞれ、線状に連なって形成される場合に限られない。以下、その場合の例を実施の形態２として説明する。
【００５６】
図６は、実施の形態２における半導体装置のインダクタ素子を上からみた場合の図である。なお、図２と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００５７】
図６に示す半導体装置は、実施の形態１に係る半導体装置１００に対して、溝部４１４の構成が異なる。具体的には、半導体装置１００が有する溝部１１４では連なった線状の溝が複数形成されるのに対して、実施の形態２における溝部４１４では、ドット状すなわち複数の凹部から構成される溝が複数形成される点が異なる。
【００５８】
溝部４１４は、図６に示すように、半導体装置１００の上方から見て、インダクタ素子中心部から周辺部にかけた線に沿って形成される複数の凹部から構成される溝を複数有する。また、複数の凹部はそれぞれ、半導体基板１０１の裏面に形成されており、その深さは、実施の形態１における溝の深さである。また、複数の凹部の開口（上記ドットに相当）の大きさは1μｍ×1μｍ程度である。
【００５９】
（実施の形態３）
実施の形態３では、実施の形態１及び実施の形態２で説明した溝部とは別の態様の例について説明する。
【００６０】
図７は、実施の形態３における半導体装置の構造を示す図である。なお、図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００６１】
図７に示す半導体装置５００は、実施の形態１に係る半導体装置１００に対して、溝部５１４の構成が異なる。すなわち、半導体基板１０１の裏面に形成された溝部５１４は、半導体基板１０１の表面側に絶縁膜が形成されてなる素子分離層と繋がっている点が異なる。
【００６２】
なお、溝部５１４は、半導体基板１０１のインダクタ素子形成領域を裏面より周知の技術で素子分離層の絶縁膜をエッチングストッパ膜としてドライエッチングが実施されて形成される。ここで、エッチングストッパ膜として用いられる素子分離層にはオーバーエッチングにより多少溝が形成される可能性があるが、インダクタ素子の特性やその他能動素子の特性を考慮しても問題はない。
【００６３】
したがって、半導体基板１０１に形成された素子分離層と繋がるように溝部５１４を形成した場合でも、半導体基板１０１の機械的強度を確保しつつ、インダクタ性能の向上を可能とする半導体装置とその製造方法を実現することができる。
【００６４】
（実施の形態４）
実施の形態４では、実施の形態１〜実施の形態３で説明した溝部とは別の態様の例について説明する。
【００６５】
図８は、実施の形態４における半導体装置の構造を示す図である。なお、図４と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００６６】
図８に示す半導体装置６００は、実施の形態１の変形例１に係る半導体装置２００に対して、溝部２１４の内壁が絶縁膜８１で覆われている点が異なる。
【００６７】
なお、溝部２１４には、例えば金属８２が埋め込まれてもよい。その場合でも、絶縁膜８１により半導体基板１０１と金属８２とは絶縁することができるので、例えば３次元実装技術として開発されている貫通電極と共用することができる。
【００６８】
（変形例１）
図９は、実施の形態４の変形例１における半導体装置の構造を示す図である。なお、図４と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００６９】
図８に示す半導体装置７００は、実施の形態１の変形例１に係る半導体装置２００に対して、溝部２１４が樹脂９１で充填されている点が異なる。
【００７０】
ところで、溝部を備えた半導体チップがパッケージングされる場合、応力が発生し、発生した応力の溝部への影響でパッケージングされたデバイスの特性変動が発生する場合がある。このような懸念がある場合でも、半導体装置７００が示すように、溝部２１４を樹脂９１で充填することにより、パッケージ応力を緩和させることができ、デバイスの特性変動を抑制することができる。
【００７１】
なお、樹脂９１は、例えばフッ素樹脂、エポキシ樹脂、アクリル系樹脂またはポリイミドからなる。
【００７２】
（変形例２）
図１０は、実施の形態４の変形例２における半導体装置の構造を示す図である。なお、図４と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００７３】
図１０に示す半導体装置８００は、実施の形態１の変形例１に係る半導体装置２００に対して、溝部２１４が酸化膜９２で充填されている点が異なる。
【００７４】
この半導体装置８００の構成により、実施の形態４における変形例２の樹脂充填と同様にパッケージングによる応力を緩和させることができる。
【００７５】
以上、本発明によれば、同一半導体基板上にインダクタ素子とトランジスタ等の能動素子とに加えて、半導体基板のインダクタ素子形成領域に複数の溝を有する溝部とを備える半導体装置は、その複数の溝がそれぞれ、半導体基板の裏面に形成され、インダクタ素子１１３の中心部に対応する位置から放射状に形成される。このようにして、半導体基板の機械的強度を確保しつつ、渦電流が発生する方向の基板抵抗を高抵抗化することができるので、渦電流の発生を抑制することができる。さらに、インダクタ素子１１３と半導体基板１０１との間の寄生容量も低減することができる。
【００７６】
それにより、半導体基板の機械的強度を確保しつつ、インダクタ性能の向上を可能とする半導体装置とその製造方法を実現することができる。
【００７７】
以上、本発明の半導体装置とその製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【００７８】
本発明は、半導体装置とその製造方法に利用でき、特に、携帯電話等の情報端末器などに用いられる半導体装置とその製造方法や、半導体基板にインダクタまたはコンダクタンス等の受動素子とＭＯＳトランジスタまたはバイポーラトランジスタ等の能動素子とが混在する回路が組み込まれた半導体装置及びその製造方法に利用することができる。
【符号の説明】
【００７９】
２、１２０２  素子分離
３、１２０３  Ｎ型ウェル
４、１２０４  Ｐ型ウェル
５、１２０５  ゲート酸化膜
６、１２０６  ゲート電極
７、１２０７  サイドウォール
８、１２０８  ソース及びドレイン領域
１０、１２１０  層間絶縁膜
１１、１２１１  ホール
１２、１２１２  アルミニウム電極
８１  絶縁膜
８２  金属
９１  樹脂
９２  酸化膜
１００、２００、３００、５００、６００、７００、８００、１１００、１５００  半導体装置
１０１、１１０１、１３０１  半導体基板
１０２  多層配線層
１０４  能動素子
１１３、１１１３、１３１３  インダクタ素子
１１４、２１４、３１４、４１４、５１４  溝部
１１０３  ＭＯＳトランジスタ
１１１１、１１１２  半導体基板領域
１３０２  配線層
１３０４  電流
１３０５  磁界変化
１３０６  渦電流
１５０５  凹部
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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