(57)【要約】【課題】本発明の目的は、さらに精度良く微細な複数のメモリセルと、高性能な複数のトランジスタと、を形成しつつ、複数の工程を１つの工程に集約させることを可能にする、不揮発性半導体記憶装置とその製造方法を提供するものである。【解決手段】シリコン基板上に、ゲート絶縁膜用膜と浮遊ゲート電極膜用膜とゲート電極間絶縁膜用膜と制御ゲート電極膜用膜と、を積層し、制御ゲート電極膜用膜をエッチングして、同一の幅を有する複数の制御ゲート電極膜を形成する。この複数の制御ゲート電極膜の任意の数のもの毎を、それぞれトランジスタ単位となし、各トランジスタ単位におけるゲート電極間絶縁膜と浮遊ゲート電極膜とゲート絶縁膜とを形成する。各トランジスタ単位において、複数の制御ゲート電極膜に沿って形成したコンタクトホールに、コンタクトを埋め込んで、トランジスタを形成する。【選択図】図２
2011049237.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを備えるメモリセルアレイ部と、複数のトランジスタを備えるトランジスタ領域部と、を備える不揮発性半導体記憶装置の製造方法であって、
メモリセルアレイ部形成予定領域とトランジスタ領域部形成予定領域とにおいて、シリコン基板上に、ゲート絶縁膜用膜と浮遊ゲート電極膜用膜とゲート電極間絶縁膜用膜と制御ゲート電極膜用膜と、を順次積層し、
前記メモリセル自体の幅に対応する幅のライン部分を有する第１のマスクを用いて、前記制御ゲート電極膜用膜を、前記ゲート電極間絶縁膜用膜に達するまでエッチングして、同一の幅を有する複数の制御ゲート電極膜となし、
前記メモリセルアレイ部形成予定領域において、前記複数の制御ゲート電極膜に沿って、前記ゲート電極間絶縁膜用膜と前記浮遊ゲート電極膜用膜と前記ゲート絶縁膜用膜と、を、前記シリコン基板に至るまでエッチングすることにより、前記ゲート電極間絶縁膜用膜と前記浮遊ゲート電極膜用膜と前記ゲート絶縁膜用膜とをそれぞれゲート電極間絶縁膜と浮遊ゲート電極膜とゲート絶縁膜となして、前記複数のメモリセルを形成し、
前記トランジスタ領域部形成予定領域において、前記複数の制御ゲート電極膜の任意の数のもの毎を、それぞれトランジスタ単位となし、前記各トランジスタ単位において少なくとも前記複数の制御ゲート電極膜を覆う埋設レジストを形成して、前記埋設レジストを第３のマスクとして用いて、前記ゲート電極間絶縁膜用膜と前記浮遊ゲート電極膜用膜と前記ゲート絶縁膜用膜とを、前記シリコン基板に至るまでエッチングすることにより、各トランジスタ単位におけるゲート電極間絶縁膜と浮遊ゲート電極膜とゲート絶縁膜とを形成し、
前記埋設レジストを除去した後、前記トランジスタ領域部形成予定領域において、層間絶縁膜を形成し、
前記各トランジスタ単位において、前記複数の制御ゲート電極膜をマスクとして、前記層間絶縁膜と前記ゲート電極間絶縁膜と前記浮遊ゲート電極膜とをエッチングして形成したコンタクトホールに、前記制御ゲート電極膜と前記浮遊ゲート電極膜とを電気的に導通させて、前記制御ゲート電極膜と前記浮遊ゲート電極膜とを電気的に一体のトランジスタゲート電極膜となす、コンタクトを埋め込んで、前記トランジスタを形成する、
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記コンタクトホールに、前記コンタクトとして、前記制御ゲート電極膜を構成する材料の抵抗率よりも低い抵抗率を有する電気伝導性膜を埋め込むことを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
複数のメモリセルを備えるメモリセルアレイ部と、複数のトランジスタを備えるトランジスタ領域部と、を備える不揮発性半導体記憶装置であって、
前記各メモリセルは、シリコン基板上に順次積層された、第１のゲート絶縁膜と、浮遊ゲート電極膜と、ゲート電極間絶縁膜と、制御ゲート電極膜と、を備えるものとして構成されており、
前記各トランジスタは、前記シリコン基板上の第２のゲート絶縁膜と、トランジスタゲート電極膜と、を備えるものとして構成されており、
前記トランジスタゲート電極膜は、前記第２のゲート絶縁膜上に順次積層された浮遊ゲート電極膜とゲート電極間絶縁膜と制御ゲート電極膜と、コンタクトと、を備えるものとして構成されており、
前記トランジスタゲート電極膜における前記制御ゲート電極膜は、前記複数のメモリセルにおける前記複数の制御ゲート電極膜と同一の幅を有する複数の制御ゲート電極膜として構成されており、
前記コンタクトは、隣り合う前記複数の制御ゲート電極膜間の間隙に沿って前記制御ゲート電極膜から前記ゲート電極間絶縁膜を貫通して前記浮遊ゲート電極膜に達するコンタクトホールに埋め込まれ、前記制御ゲート電極膜と前記浮遊ゲート電極膜とを一体の前記トランジスタゲート電極膜とする、
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記コンタクトは、前記制御ゲート電極膜の上面全体と前記制御ゲート電極膜間と前記制御ゲート電極膜の端部の外側側面全体とを覆っていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記コンタクトは、前記制御ゲート電極膜を構成する材料の抵抗率よりも低い抵抗率を有する電気伝導性膜によって構成されていることを特徴とする請求項３又は４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置の製造では、メモリセルアレイ部の複数のメモリセルと、選択ゲート部、周辺回路部等のトランジスタ領域部の複数のトランジスタ（ＭＯＳトランジスタ）と、を一括して形成する方法が用いられている。
【０００３】
しかしながら、不揮発性半導体記憶装置の製造は、構造やピッチの異なる各メモリセルと各トランジスタとを一括して形成するために、ＥＩ孔を形成するＥＩ（Etching Interpoly）工程や、不揮発性半導体記憶装置の所定の領域上のレジストパターンを保護膜で保護しつつ、側壁残し法によって、所望のマスクパターンを形成する工程を、必要とする（例えば、特許文献１）。
【０００４】
さらに、不揮発性半導体記憶装置の開発においては、動作速度の向上、消費電力の低減が求められている。これらの要求に対応するためには、さらなる不揮発性半導体記憶装置の縮小化、特に、メモリセルの微細化が、必要となる。よって、不揮発性半導体記憶装置の製造には、さらに精度良く微細なメモリセルを形成することが求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３０５９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記に鑑みてなされたものであり、その目的は、さらに精度良く微細な複数のメモリセルと、高性能な複数のトランジスタと、を形成することを可能にする、不揮発性半導体記憶装置とその製造方法とを提供するものである。
【課題を解決するための手段】
【０００７】
本発明の一態様にかかる半導体装置の製造方法は、複数のメモリセルを備えるメモリセルアレイ部と、複数のトランジスタを備えるトランジスタ領域部と、を備える不揮発性半導体記憶装置の製造方法であって、メモリセルアレイ部形成予定領域とトランジスタ領域部形成予定領域とにおいて、シリコン基板上に、ゲート絶縁膜用膜と浮遊ゲート電極膜用膜とゲート電極間絶縁膜用膜と制御ゲート電極膜用膜と、を順次積層し、前記メモリセル自体の幅に対応する幅のライン部分を有する第１のマスクを用いて、前記制御ゲート電極膜用膜を、前記ゲート電極間絶縁膜用膜に達するまでエッチングして、同一の幅を有する複数の制御ゲート電極膜となし、前記メモリセルアレイ部形成予定領域において、前記複数の制御ゲート電極膜に沿って、前記ゲート電極間絶縁膜用膜と前記浮遊ゲート電極膜用膜と前記ゲート絶縁膜用膜と、を、前記シリコン基板に至るまでエッチングすることにより、前記ゲート電極間絶縁膜用膜と前記浮遊ゲート電極膜用膜と前記ゲート絶縁膜用膜とをそれぞれゲート電極間絶縁膜と浮遊ゲート電極膜とゲート絶縁膜となして、前記複数のメモリセルを形成し、前記トランジスタ領域部形成予定領域において、前記複数の制御ゲート電極膜の任意の数のもの毎を、それぞれトランジスタ単位となし、前記各トランジスタ単位において少なくとも前記複数の制御ゲート電極膜を覆う埋設レジストを形成して、前記埋設レジストを第３のマスクとして用いて、前記ゲート電極間絶縁膜用膜と前記浮遊ゲート電極膜用膜と前記ゲート絶縁膜用膜とを、前記シリコン基板に至るまでエッチングすることにより、各トランジスタ単位におけるゲート電極間絶縁膜と浮遊ゲート電極膜とゲート絶縁膜とを形成し、前記埋設レジストを除去した後、前記トランジスタ領域部形成予定領域において、層間絶縁膜を形成し、前記各トランジスタ単位において、前記複数の制御ゲート電極膜をマスクとして、前記層間絶縁膜と前記ゲート電極間絶縁膜と前記浮遊ゲート電極膜とをエッチングして形成したコンタクトホールに、前記制御ゲート電極膜と前記浮遊ゲート電極膜とを電気的に導通させて、前記制御ゲート電極膜と前記浮遊ゲート電極膜とを電気的に一体のトランジスタゲート電極膜となす、コンタクトを埋め込んで、前記トランジスタを形成する、ことを備える。
【０００８】
本発明の一態様にかかる不揮発性半導体記憶装置は、複数のメモリセルを備えるメモリセルアレイ部と、複数のトランジスタを備えるトランジスタ領域部と、を備える不揮発性半導体記憶装置であって、前記各メモリセルは、シリコン基板上に順次積層された、第１のゲート絶縁膜と、浮遊ゲート電極膜と、ゲート電極間絶縁膜と、制御ゲート電極膜と、を備えるものとして構成されており、前記各トランジスタは、前記シリコン基板上の第２のゲート絶縁膜と、トランジスタゲート電極膜と、を備えるものとして構成されており、前記トランジスタゲート電極膜は、前記第２のゲート絶縁膜上に順次積層された浮遊ゲート電極膜とゲート電極間絶縁膜と制御ゲート電極膜と、コンタクトと、を備えるものとして構成されており、前記トランジスタゲート電極膜における前記制御ゲート電極膜は、前記複数のメモリセルにおける前記複数の制御ゲート電極膜と同一の幅を有する複数の制御ゲート電極膜として構成されており、前記コンタクトは、隣り合う前記複数の制御ゲート電極膜間の間隙に沿って前記制御ゲート電極膜から前記ゲート電極間絶縁膜を貫通して前記浮遊ゲート電極膜に達するコンタクトホールに埋め込まれ、前記制御ゲート電極膜と前記浮遊ゲート電極膜とを一体の前記トランジスタゲート電極膜とする。
【発明の効果】
【０００９】
本発明によれば、さらに精度良く微細な複数のメモリセルと、高性能な複数のトランジスタと、を形成することを可能にすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態の不揮発性半導体記憶装置の概略的平面図（一部）。
【図２】本発明の第１実施形態の不揮発性半導体記憶装置の概略的断面図（一部）。
【図３】本発明の実施形態の不揮発性半導体記憶装置の製造工程を説明するための概略的工程断面図（その１）。
【図４】本発明の実施形態の不揮発性半導体記憶装置の製造工程を説明するための概略的工程断面図（その２）。
【図５】本発明の実施形態の不揮発性半導体記憶装置の製造工程を説明するための概略的工程断面図（その３）。
【図６】本発明の実施形態の不揮発性半導体記憶装置の製造工程を説明するための概略的工程断面図（その４）。
【図７】本発明の実施形態の不揮発性半導体記憶装置の製造工程を説明するための概略的工程断面図（その５）。
【図８】本発明の実施形態の不揮発性半導体記憶装置の製造工程を説明するための概略的工程断面図（その６）。
【図９】本発明の実施形態の不揮発性半導体記憶装置の製造工程を説明するための概略的工程断面図（その７）。
【図１０】本発明の実施形態の不揮発性半導体記憶装置の製造工程を説明するための概略的工程断面図（その８）。
【図１１】本発明の実施形態の不揮発性半導体記憶装置の製造工程を説明するための概略的工程断面図（その９）。
【図１２】本発明の実施形態の不揮発性半導体記憶装置の製造工程を説明するための概略的工程断面図（その１０）。
【図１３】本発明の実施形態の変形例である不揮発性半導体記憶装置の概略的断面図（一部）。
【発明を実施するための形態】
【００１１】
本発明の実施形態を説明する前に、本発明者が本発明をなすに至った経緯について説明する。
【００１２】
まず、最初に、従来の不揮発性半導体記憶装置の製造方法について、簡単に説明する。ここでは、ＮＡＮＤ型フラッシュメモリの製造方法を例として説明する。
【００１３】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルを備えるメモリセルアレイ部と、複数のトランジスタを備える選択ゲート部や周辺回路部といったトランジスタ領域部と、を備えている。
【００１４】
そこで、従来のＮＡＮＤ型フラッシュメモリにおいては、各メモリセルと各トランジスタと、を一括して製造するために、各メモリセルと各トランジスタとを、以下のような構造とした。
【００１５】
すなわち、各トランジスタは、基本的には、各メモリセルと同じ積層構造、詳細には、ゲート絶縁膜と浮遊ゲート電極膜とゲート電極間絶縁膜と制御ゲート電極膜と、が順次積層した構造とした。さらに、それらのトランジスタを、メモリセル構造ではなく、ＭＯＳトランジスタ構造とするため、積層構造を形成する途中における電極間絶縁膜の積層後に、このゲート電極間絶縁膜に孔（本明細書においては、この孔のことを今後ＥＩ（Etching Interpoly）孔と呼ぶ）を設ける工程を追加し、次いで、制御ゲート電極膜を積層する。その際、ＥＩ孔に、制御ゲート電極膜が埋め込まれ、それによって、浮遊ゲート電極膜と制御ゲート電極膜とを電気的に接続することとなる。言い換えると、ＥＩ孔中の制御ゲート電極膜によって電気的に接続された浮遊ゲート電極膜と制御ゲート電極膜とが電気的に一体のトランジスタゲート電極膜となることで、ＭＯＳトランジスタ構造を形成していた。
【００１６】
よって、従来のＮＡＮＤ型フラッシュメモリにおいては、各メモリセルと各トランジスタと、を一括して製造するために、このＥＩ孔を形成するＥＩ工程を必要とする。
【００１７】
さらに、ＮＡＮＤ型フラッシュメモリの製造方法においては、各メモリセルは、リソグラフィー法の露光精度の限界よりもさらに微細なピッチを有するものとして形成される。そこで、このような微細なメモリセルを形成するためのマスクパターンを、側壁残し法と呼ばれる方法によって形成していた。
【００１８】
この側壁残し法とは、以下のようなものである。
【００１９】
まず、例えば、レジスト膜からなる粗いピッチのマスクパターンを、リソグラフィー法等によって被処理基板上に形成する。このレジスト膜をマスクとしてエッチングすることにより、下地のマスク材（例えば、シリコン窒化膜）にマスクパターンを形成する。このマスクパターンは、それ自体に、所望のピッチに対応する幅と間隔とを持たせている。次いで、少なくともこのマスクパターンの側壁を覆うように、側壁膜（例えば、シリコン酸化膜）を積層する。さらに、この側壁膜をエッチングして、側壁膜がマスクパターンを、マスクパターンの両側から挟みこむ状態になるように、側壁膜をマスクパターンの両側にのみに残存させる。同時に、隣り合う側壁膜の間には、所望のピッチの隙間を形成する。ついで、マスクパターンを選択的に除去し、側壁膜のみを被処理基板上に残存させる。このようにすることにより、側壁膜は、被処理基板上に所望の間隔で並ぶこととなる。言い換えると、側壁膜は、被処理基板上に、当初形成したマスクパターンのピッチよりも微細なピッチ、すなわち、微細なメモリセルに対応したピッチ、を有するマスクパターンとして形成される。
【００２０】
なお、側壁残し法には、さらなる微細なピッチを有するマスクパターンを形成するために、粗いピッチのマスクパターンの幅をさらに狭いものにしてから、側壁膜を積層する、スリミング法（工程）を追加することもできる。
【００２１】
この側壁残し法は、リソグラフィー法の露光精度の限界よりもさらに微細なピッチを有するマスクパターンを、被処理基板全面に、均一に、且つ、簡便に、形成することができるという利点を有する。
【００２２】
この側壁残し法によって形成されたマスクパターンを用いて、各メモリセルと各トランジスタとを一括して形成すると、所望の形状の各メモリセルを得ることができる。しかしながら、このマスクパターンでは、ピッチが微細なことにより、所望の形状の各トランジスタを得ることができない。言い換えると、所望の形状の各トランジスタを得るためには、粗いピッチを有するマスクパターンが必要なのである。
【００２３】
そこで、従来のＮＡＮＤ型フラッシュメモリの製造方法においては、各メモリセルと各トランジスタとを一括して形成するために、トランジスタ領域部を保護膜で覆いながら、側壁残し法を用いてマスクパターンを形成する方法がとられている。このような保護膜を形成する工程をＧＰ工程と呼ぶ。
【００２４】
以下に、ＧＰ工程を追加した側壁残し法について、説明する。
【００２５】
まず、先程説明した側壁残し法を用いて、メモリセルアレイ部とトランジスタ領域部とに、微細な側壁膜からなるマスクパターンを形成する。この時、側壁膜に挟まれたマスクパターンは残存させた状態のままにする。これによって、マスクパターンは、両側から側壁膜に挟まれつつ、隣り合うマスクパターンの間には、所定の幅を持った隙間が存在することとなる。
【００２６】
次に、トランジスタ領域部において、マスクパターンの上面と側壁膜の上面とを覆うように、且つ、側壁膜に挟まれたマスクパターンの間の隙間を埋めるように、保護膜（例えば、レジスト膜）を積層する。
【００２７】
そして、保護膜を積層させたまま、マスクパターンを選択的に除去する。このようにすることで、メモリセルアレイ部においては、マスクパターンは除去され、一方、トランジスタ領域部においては、保護膜で覆われているため、マスクパターンは除去されることはない。
【００２８】
次に、保護膜を除去すると、メモリセルアレイ部には、側壁膜のみで構成された微細なマスクパターンが現れ、トランジスタ領域部には、マスクパターンと側壁膜とが一体となって粗いピッチを構成するマスクパターンが現れることとなる。
【００２９】
すなわち、以上に説明した方法によって、メモリセルアレイ部とトランジスタ領域部とに、それぞれに対して適切なピッチを有するマスクパターンを作り分けることができる。そして、そのマスクパターンを用いて、所望の形状のメモリセルとトランジスタとを一括して形成する。
【００３０】
本発明者は、これまで説明してきたように、多くの工程を必要とするＮＡＮＤ型フラッシュメモリの製造方法において、さらに精度良く微細な複数のメモリセルと、高性能な複数のトランジスタと、を形成することができないものかと考えていた。さらに合わせて、複数の工程を１つの工程に集約することで、製造工程の短縮を図る方法も考えていた。つまり、ＮＡＮＤ型フラッシュメモリの製造時間及び製造コストを減らすためである。
【００３１】
さらに、本発明者は、ＧＰ工程を追加した側壁残し法によって形成したマスクパターンを用いて、一括して各メモリセルと各トランジスタとを加工すると、微細なメモリセルの加工精度に、限界があることに気がついた。ＧＰ工程を追加した側壁残し法によって形成したマスクパターンは、メモリセルアレイ部においては、微細なピッチを有しているが、一方、トランジスタ領域部においては、粗いピッチを有しているような、不均一なピッチのマスクパターンである。通常、このような不均一なピッチのマスクパターンを用いて加工すると、均一なピッチのマスクパターンの場合と比べて、加工精度が劣るからである。
【００３２】
そこで、本発明者は、各トランジスタの構造を、従来のものと異なるものにすることによって、さらに精度良く微細な複数のメモリセルと、高性能な複数のトランジスタと、を形成しつつ、複数の工程を１つの工程に集約することを可能にする本発明を想到した。
【００３３】
詳細には、本発明にかかるトランジスタの構造は、従来のトランジスタと比べて以下のように異なる。
【００３４】
本発明のトランジスタは、従来のものと比べて、ＥＩ孔を備えていない。そのかわりに、本発明のトランジスタにおいては、配線層から、ＴＥＯＳ膜、ＳｉＮ膜等の絶縁膜を貫き制御ゲート電極膜まで達していたコンタクト（コンタクト本体部）を、さらに、制御ゲート電極膜の下にあるゲート電極間絶縁膜を貫き浮遊ゲート電極膜まで達するコンタクトの部分（コンタクト脚部）を備えるものとした。言い換えると、ＥＩ孔のかわりに、このコンタクトの部分によって、制御ゲート電極膜と浮遊ゲート電極膜とを電気的に接続して、電気的に一体のトランジスタゲート電極膜となした。
【００３５】
さらに、本発明者は、このコンタクトが、制御ゲート電極膜と浮遊ゲート電極膜とに接触する面積が大きくなるような構造のものとした。詳細には、ゲート電極間絶縁膜を貫き、制御ゲート電極膜と浮遊ゲート電極膜とを接続するコンタクトの部分（コンタクト脚部）を、トランジスタの大きさに合わせて、複数のもので構成した。このようにすることで、コンタクトが、制御ゲート電極膜と浮遊ゲート電極膜とに接触する面積を大きくして、制御ゲート電極膜と浮遊ゲート電極膜との間の抵抗を減らし、よって、トランジスタを高性能なものとした。また、このような形状を形成するにあたっては、精度良く加工した制御ゲート電極膜を利用して形成することとした。このようにすることで、コンタクトを精度良く形成することができる。
【００３６】
また、各トランジスタをこのような構造にすることによって、従来のＮＡＮＤ型フラッシュメモリの製造方法において行われていた、浮遊ゲート電極膜と制御ゲート電極膜とを電気的に接続するためＥＩ孔を形成するＥＩ工程を行う必要がなくなる。そして、配線と制御ゲート電極膜とを接続するコンタクト（コンタクト本体部）を形成する際に、同時に、ＥＩ孔に代わって、制御ゲート電極膜と浮遊ゲート電極膜とを電気的に接続するコンタクトの部分（コンタクト脚部）をも形成することができる。つまり、本発明によれば、複数の工程を１つの工程に集約させることが可能となる。
【００３７】
また、本発明にかかるＮＡＮＤ型フラッシュメモリの製造方法においては、一度、側壁残し法によって、均一に微細なピッチを有するマスクパターンを形成し、そのマスクパターンを用いて、各メモリセルと各トランジスタとを、一括して加工することとした。このようにすることで、微細なメモリセルをさらに精度良く加工することが可能となる。
【００３８】
次に、本発明の実施形態を説明する。
【００３９】
まず、本発明のＮＡＮＤ型フラッシュメモリの平面構造を簡単に説明する。
【００４０】
本発明のＮＡＮＤ型フラッシュメモリは、図１（ａ）に示されるメモリセルアレイ部ＭＣＰと選択ゲート部（トランジスタ領域部）ＳＧＰと、図１（ｂ）に示される周辺回路部（トランジスタ領域部）ＰＣＰと、を備える。
【００４１】
さらに詳細には、本発明のＮＡＮＤ型フラッシュメモリのメモリセルアレイ部ＭＣＰには、従来のＮＡＮＤ型フラッシュメモリのメモリセルアレイ部と同様に、図１（ａ）の紙面の上下方向に沿って、複数のビット線５０が形成されている。この複数のビット線５０は、紙面の横方向に一定の間隔をおいて配置され、互いに平行である。さらに、この複数のビット線５０と平面的に見て直交するように、複数のワード線６０が形成されている。これら各ビット線５０と各ワード線６０とが立体的に交差する各部分には、それぞれ、メモリセルＭＣが形成されている。言い換えると、複数のメモリセルＭＣは、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ部ＭＣＰに、マトリックス状に配置されていることとなる。
【００４２】
次に、選択ゲート部ＳＧＰは、メモリセルアレイ部ＭＣＰの少なくとも一端側に配置される。この選択ゲート部ＳＧＰには、複数のトランジスタ（ＭＯＳトランジスタ）Ｔが形成されている。さらに、各トランジスタＴは、各ビット線５０によって対応する複数のメモリセルＭＣと接続されている。さらに、複数のビット線５０と平面的に見て直交するように形成されている選択ゲート線７０によって、各トランジスタＴは、隣り合う各トランジスタＴと接続されている。
【００４３】
次に、これらのメモリセルアレイ部ＭＣＰと選択ゲート部ＳＧＰとの周りには、周辺回路部ＰＣＰが配置されている。この周辺回路部ＰＣＰは、複数のトランジスタ（ＭＯＳトランジスタ）Ｔを備える。詳細には、図１（ｂ）に示されるように、周辺回路部ＰＣＰには、活性領域９０とゲート線８０とが配置され、それらの交点には、トランジスタゲート電極膜（制御ゲート電極と浮遊ゲート電極膜）が形成されている。さらに、このトランジスタゲート電極膜を挟むように、トランジスタゲート電極膜の両側にある活性領域９０の表面には、ソース・ドレイン拡散層が形成されている。この複数のトランジスタＴは、ＨＶ-ＭＯＳ（高電圧駆動ＭＯＳトランジスタ）トランジスタ、動作電圧がＨＶ−ＭＯＳよりも低いＬＶ−ＭＯＳ（低電圧駆動ＭＯＳトランジスタ）トランジスタ等である。
【００４４】
次に、本発明のＮＡＮＤ型フラッシュメモリの断面構造を、図２を用いて説明する。図２は、図１（ａ）のＡ−Ａ´、及び、図１（ｂ）のＢ−Ｂ´で切断した、概略的断面図であり、本発明のＮＡＮＤ型フラッシュメモリの断面構造を示すものである。
【００４５】
メモリセルアレイ部の各メモリセルＭＣは、シリコン基板１０の上に、ゲート絶縁膜（シリコン酸化膜）（第１のゲート絶縁膜）１１と、浮遊ゲート電極膜（ポリシリコン膜）１２と、ゲート電極間絶縁膜であるＩＰＤ（Inter poly Dielectric）膜（シリコン酸化膜）１３と、制御ゲート電極膜（ポリシリコン膜）１４と、を備える。
【００４６】
選択ゲート部ＳＧＰと周辺回路部ＰＣＰとの各トランジスタＴは、先に説明したメモリセルＭＣと同様に、ゲート絶縁膜（第２のゲート絶縁膜）１１と浮遊ゲート電極膜１２とＩＰＤ膜１３と制御ゲート電極膜１４と、を備える。
【００４７】
また、各メモリセルＭＣ及び各トランジスタＴが備える、ゲート絶縁膜１１と浮遊ゲート電極膜１２とＩＰＤ膜１３と制御ゲート電極膜１４とを覆うように、シリコン酸化膜（層間絶縁膜）２５が形成されている。さらに、シリコン酸化膜２５の上には、ＳｉＮ膜２６とＴＥＯＳ（Tetraethoxysilane）膜２７とが形成されている。
【００４８】
そして、各トランジスタＴは、ＴＥＯＳ膜２７とＳｉＮ膜２６と制御ゲート電極膜１４とＩＰＤ膜（ゲート電極間絶縁膜）１３と、を貫き、浮遊ゲート電極膜１２まで達するコンタクト２９を備える。
【００４９】
さらに、コンタクト２９の、ＩＰＤ膜１３を貫き制御ゲート電極膜１４と浮遊ゲート電極膜１２とを接続する部分（コンタクト脚部）は、トランジスタの大きさに合わせて、複数の部分で構成されている。
【００５０】
言い換えると、各トランジスタＴの備える複数の制御ゲート電極膜１４は、メモリセルアレイ部ＭＣＰにおける制御ゲート電極膜１４と同一の幅を有している。さらに、コンタクト２９は、隣り合う制御ゲート電極膜１４間にある間隙に沿って、制御ゲート電極膜１４からＩＰＤ膜１３を貫通して浮遊ゲート電極膜１２に達するコンタクトホールに埋め込まれている。このコンタクト２９は、ポリシリコン膜で構成される制御ゲート電極膜１４の抵抗率よりも低い抵抗率を持つ電気伝導性膜、例えば、タングステン膜であっても良い。
【００５１】
このようにすることで、制御ゲート電極膜１４と浮遊ゲート電極膜１２とは電気的に導通され、電気的に一体のトランジスタゲート電極膜となる。さらに、このようにすることで、制御ゲート電極膜と浮遊ゲート電極膜との間の抵抗を減らし、よって、トランジスタを高性能なものとすることができる。
【００５２】
次に、本発明のＮＡＮＤ型フラッシュメモリの製造方法を図３から図１２を用いて説明する。
【００５３】
図３から図１２は、図１（ａ）のＡ−Ａ´、及び、図１（ｂ）のＢ−Ｂ´で切断した断面、言い換えると、図２、に対応するものである。
【００５４】
まず、図３（ａ）に示されるように、シリコン基板１０の上に、ゲート絶縁膜（シリコン酸化膜）１１と、浮遊ゲート電極膜（ポリシリコン膜）１２と、ＩＰＤ膜（シリコン酸化膜）１３と、制御ゲート電極膜（ポリシリコン膜）１４と、ＳｉＮ膜１７と、マスク形成用ＴＥＯＳ（Tetraethoxysilane）膜１８と、第１のレジスト膜２２と、を順次積層する。なお、第１のレジスト膜２２のエッチングに対する耐久性を向上するために、ＳＯＧ（Spin on Glass）膜を積層することも可能である。また、ＨＶ-ＭＯＳトランジスタが形成される領域においては、他の領域よりゲート絶縁膜１１の膜厚が厚くなっている。
【００５５】
次に、図３（ｂ）に示すように、第１のレジスト膜２２に対して露光して、第１のレジストパターン３２を形成する。
【００５６】
そして、第１のレジストパターン３２をマスクとして、マスク形成用ＴＥＯＳ膜１８を、ＲＩＥ（Reactive Ion Etching）によりエッチングする。これにより、図４（ａ）に示されるように、マスク形成用ＴＥＯＳ膜１８が第１のレジストパターン３２に沿ったパターンを形成する。
【００５７】
さらに、図４（ｂ）のように、第１のレジストパターン３２を除去する。このようにすることで、マスク形成用ＴＥＯＳ膜１８が、ストライプ状にパターンとして残存することとなる。
【００５８】
次に、スリミング法を行う。図５のように、例えば、ウエットエッチングを用いて、マスク形成用ＴＥＯＳ膜１８を、選択的にスリミングする。言い換えると、マスク形成用ＴＥＯＳ膜１８のパターンの幅を第１のレジストパターン３２の幅よりも細いものとする。
【００５９】
次に、微細な側壁膜のマスクパターン３３を形成するために、側壁残し法を行う。詳細には、図６（ａ）のように、スリミングされたマスク形成用ＴＥＯＳ膜１８の上面及び側面を覆うように、側壁膜（ポリシリコン膜）２３を成膜する。この膜が、後に、微細な側壁膜のマスクパターン（第１のマスク）３３を構成することとなる。
【００６０】
そして、図６（ｂ）のように、側壁膜２３のうちの、マスク形成用ＴＥＯＳ膜１８の両側にある部分のみを残存させるため、マスク形成用ＴＥＯＳ膜１８と、側壁膜２３と、をＲＩＥによりエッチングする。このようにすることで、側壁膜２３で覆われていたマスク形成用ＴＥＯＳ膜１８の上面は露出し、側壁膜２３で覆われていたＳｉＮ膜１７の上面も部分的に露出する。
【００６１】
さらに、図７(ａ)のように、側壁膜２３に挟まれていたマスク形成用ＴＥＯＳ膜１８を選択的にＲＩＥによって除去する。このようにすることによって、ＳｉＮ膜１７の上に、側壁膜２３がストライプ状に所望の間隔で並び、全体として、微細な側壁膜のマスクパターン（第１のマスク）３３を形成する。このマスクパターン３３は、詳細には、最終的に形成されるメモリセルＭＣの幅に対応するラインを有するものである。
【００６２】
次に、図７（ｂ）のように、側壁膜のマスクパターン３３をマスクとして、ＳｉＮ膜１７と、制御ゲート電極膜１４とを、順次ＲＩＥによってエッチングする。これによって、側壁膜のマスクパターン３３からＩＰＤ膜１３の上面まで伸びる、同一の幅を有し且つ同一の間隔で並ぶ溝Ｇ１が形成される。そして、この溝Ｇ１によって分離された複数の制御ゲート電極膜１４も、同一の幅を有して並ぶものとなる。
【００６３】
この際、制御ゲート電極膜全面に亘って、微細、且つ、均一な幅でエッチングを行うため、従来のＮＡＮＤ型フラッシュメモリの製造方法で行っていた不均一な幅でのエッチングに比べて、精度良く制御ゲート電極膜１４等をエッチングすることができる。なお、メモリセルアレイ部ＭＣＰと選択ゲート部ＳＧＰ間の溝Ｇ１は、メモリセルアレイ部ＭＣＰ間の溝Ｇ１、又は、選択ゲート部ＳＧＰ間の溝Ｇ１より、広くしても良い。また、ＨＶ-ＭＯＳトランジスタが形成される領域と、ＬＶ-ＭＯＳトランジスタが形成される領域と、の間の溝Ｇ１は、ＨＶ-ＭＯＳトランジスタが形成される領域中の溝Ｇ１、又は、ＬＶ-ＭＯＳトランジスタが形成される領域中の溝Ｇ１より、広くしても良い。
【００６４】
さらに、図８（ａ）のように、側壁膜のマスクパターン３３を除去する。
【００６５】
そして、図８（ｂ）のように、選択ゲート部ＳＧＰと周辺回路部ＰＣＰとにおいて、最終的に得ようとする各トランジスタＴの大きさにあわせて、溝Ｇ１のうちの所定の溝Ｇ１に、第２のレジスト膜（埋設レジスト）２４を埋め込み、レジストマスクを形成する。このようにすることで、メモリセルアレイ部ＭＣＰにおいては、制御ゲート電極膜１４が柱状に一体のものとなって、各メモリセルの大きさに対応する微細なピッチを有するパターン（第２のマスク）を形成する。一方、選択ゲート部ＳＧＰと周辺回路部ＰＣＰとにおいては、柱状に一体である制御ゲート電極膜１４が、最終的に得ようとする各トランジスタの大きさにあわせて、第２のレジスト膜で覆われ、トランジスタ単位のマスク片となる。さらに、これらのマスク片が粗いピッチを有するそれぞれのトランジスタゲート電極膜のパターン（第３のマスク）を形成する。そして、このように異なるピッチを有する２つのパターン（第２のマスク及び第３のマスク）を、マスクパターン３４とする。
【００６６】
次に、このマスクパターン３４をマスクとして、図９（ａ）のように、ＩＰＤ膜１３と浮遊ゲート電極膜１２とゲート絶縁膜１１と、をＲＩＥによってエッチングする。
【００６７】
このようにすることによって、メモリセルアレイ部ＭＣＰにおいては、溝Ｇ１がさらに下方に伸びることとなり、ＳｉＮ膜１７からシリコン基板１０の上面まで伸びる溝Ｇ２が形成される。この溝Ｇ２によって、各メモリセルＭＣは形成されることとなる。また、柱状に一体のものとなっているＳｉＮ膜１７と制御ゲート電極膜１４とは、既に精度良く加工されているため、これらをマスクとして用いてエッチングすることによって、溝Ｇ２、すなわち、メモリセルＭＣは、精度良く加工することができる。
【００６８】
同時に、選択ゲート部ＳＧＰと周辺回路部ＰＣＰとにおいては、溝Ｇ１のうちの所定の溝がさらに下方に延長されるような、ＳｉＮ膜１７からシリコン基板１０の上面に至る溝Ｇ３が形成される。この溝Ｇ３によって、各トランジスタＴのトランジスタゲート電極膜は分離されることとなる。
【００６９】
さらに、図９（ｂ）のように、マスクパターン３４を構成している、第２のレジスト膜２４とＳｉＮ膜１７とを除去する。
【００７０】
この後、各メモリセルＭＣと各トランジスタＴと、の閾値調整のためのイオンインプランテーション工程等を行う。
【００７１】
次に、図１０（ａ）のように、メモリセルアレイ部の溝Ｇ２と、選択ゲート部ＳＧＰと周辺回路部ＰＣＰとの溝Ｇ１と溝Ｇ３とに、例えば、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜等のシリコン酸化膜２５を埋め込む。
【００７２】
そして、図１０（ｂ）のように、シリコン酸化膜２５と制御ゲート電極膜１４との上面の上に、ＳｉＮ膜２６を積層する。
【００７３】
さらに、図１１（ａ）にように、ＳｉＮ膜２６の上に、ＴＥＯＳ膜２７と第３のレジスト膜２８と、を順次積層する。
【００７４】
次に、図１１（ｂ）のように、第３のレジスト膜２８に対して露光して、第３のレジストパターン３８を形成する。このレジストパターン３８は、コンタクトホールＣＨを形成するためのマスクである。
【００７５】
そして、第３のレジストパターン３８をマスクとして、選択ゲート部ＳＧＰと周辺回路部ＰＣＰとにおいて、ＴＥＯＳ膜２７と、ＳｉＮ膜２６と、をＲＩＥ（Reactive Ion Etching）によりエッチングする。
【００７６】
さらに、続けて、制御ゲート電極膜１４をマスクとして用いて、すなわち、制御ゲート電極膜の間にある溝Ｇ１に沿って、シリコン酸化膜２５とＩＰＤ膜１３と浮遊ゲート電極膜１２と、を順次、ＲＩＥ（Reactive Ion Etching）によりエッチングする。このようにして、図１２（ａ）に示す、第３のレジストパターン３８から浮遊ゲート電極膜１２に達するコンタクトホールＣＨを形成する。このとき、精度良く加工された制御ゲート電極膜１４をマスクとして用いてエッチングすることから、精度良くコンタクトホールＣＨを加工することができる。
【００７７】
次に、図１２（ｂ）のように、コンタクトホールＣＨに、電気伝導性膜を埋め込み、コンタクト２９を形成する。この電気伝導性膜は、先に説明したように、ポリシリコン膜で構成される制御ゲート電極膜１４の抵抗率よりも低い抵抗率を持つ電気伝導性膜であり、例えば、タングステン膜である。
【００７８】
さらに、第３のレジストパターン３８を除去し、配線等を積層し、最終的に、本発明にかかるＮＡＮＤ型フラッシュメモリを得ることができる。
【００７９】
また、本実施形態の変形例として、図１３に示すような構造のＮＡＮＤ型フラッシュメモリにすることもできる。この変形例を簡単に説明すると、各トランジスタのコンタクト２９の形状をさらに変えたものである。コンタクト２９の形状をさらに変えることによって、コンタクト２９が制御ゲート電極膜１４と浮遊ゲート電極膜１２とに接触する部分の面積をさらに大きくし、制御ゲート電極膜１４と浮遊ゲート電極膜１２との間の抵抗を減らすものである。
【００８０】
変形例の詳細を、図１３を用いて説明する。
【００８１】
本実施形態の変形例にかかる各トランジスタＴは、図２によって説明される実施形態と同様に、ゲート絶縁膜（シリコン酸化膜）（第２のゲート絶縁膜）１１と浮遊ゲート電極膜（ポリシリコン膜）１２とＩＰＤ膜（ゲート電極間絶縁膜）（シリコン酸化膜）１３と制御ゲート電極膜（ポリシリコン膜）１４と、を備える。また、各トランジスタＴが備える、ゲート絶縁膜１１と浮遊ゲート電極膜１２とＩＰＤ膜１３と制御ゲート電極膜１４とを覆うように、シリコン酸化膜２５が形成されている。さらに、シリコン酸化膜２５の上には、ＳｉＮ膜２６とＴＥＯＳ膜２７とが形成されている。また、各トランジスタＴの備える複数の制御ゲート電極膜１４は、メモリセルアレイ部ＭＣＰにおける制御ゲート電極膜１４と同一の幅を有している。さらに、各トランジスタは、本実施形態と同様に、隣り合う制御ゲート電極膜１４間にある間隙に沿って、制御ゲート電極膜１４からＩＰＤ膜１３を貫通して浮遊ゲート電極膜１２に達するコンタクトホールに埋め込まれ、制御ゲート電極膜１４と浮遊ゲート電極膜１２とを電気的に接続するコンタクト２９を備える。
【００８２】
しかしながら、この変形例におけるコンタクト２９の形状は、図１３からわかるように、制御ゲート電極膜１４の上面全体と制御ゲート電極１４間と制御電極膜１４の端部の外側側面全体とは、電気伝導性膜で構成されるコンタクト２９によって覆われている。すなわち、この変形例は、コンタクト２９が制御ゲート電極膜１４と接触する部分の面積をさらに大きくしたのである。このようにすることで、さらに、制御ゲート電極膜１４と浮遊ゲート電極膜１２との間の抵抗を減らし、よって、各トランジスタをさらに高性能なものとした。
【００８３】
この図１３で示される本実施形態の変形例にかかるＮＡＮＤ型フラッシュメモリの製造方法は、本実施形態にかかるＮＡＮＤ型フラッシュメモリの製造方法と同じであるため、説明を省略する。
【００８４】
本発明においては、ＮＡＮＤ型フラッシュメモリの備える、各トランジスタを、以上に説明したような構造にすることによって、各トランジスタを高性能なものとしつつ、複数の異なる工程を１つの工程に集約させることを可能にした。これによって、ＮＡＮＤ型フラッシュメモリの製造時間及び製造コストを抑えることができる。
【００８５】
さらに、本発明においては、一度、側壁残し法により、均一に微細なピッチを有するマスクパターンを形成し、そのマスクパターンを用いて、メモリセルと各トランジスタと、を、一括して加工することによって、微細なメモリセルをさらに精度良く加工することを可能にした。
【００８６】
なお、本発明は、上記各実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。
【符号の説明】
【００８７】
１０  シリコン基板
１１  ゲート絶縁膜（シリコン酸化膜）
１２  浮遊ゲート電極膜（ポリシリコン膜）
１３  ＩＰＤ（Inter poly Dielectric）膜  （ゲート電極間絶縁膜）（シリコン酸化膜）
１４  制御ゲート電極膜（ポリシリコン膜）
１７  ＳｉＮ膜
１８  マスク形成用ＴＥＯＳ（Tetraethoxysilane）膜
２２  第１のレジスト膜
２３  側壁膜（ポリシリコン膜）
２４  第２のレジスト膜（埋設レジスト）
２５  シリコン酸化膜（ＢＰＳＧ（Boro -Phospho Silicate Glass）膜）（層間絶縁膜）
２６  ＳｉＮ膜
２７  ＴＥＯＳ膜
２８  第３のレジスト膜
２９  コンタクト
３０  配線
３２  第１のレジストパターン
３３  側壁膜のパターン（第１のマスク）
３４  マスクパターン（第２のマスク及び第３のマスク）
３８  第３のレジストパターン
５０  ビット線（配線）
６０  ワード線（配線）
７０  選択ゲート線（配線）
８０  ゲート線（配線）
９０  活性領域
ＭＣ  メモリセル
Ｔ  トランジスタ
ＣＨ  コンタクトホール
Ｇ１、Ｇ２、Ｇ３  溝
ＭＣＰ  メモリセルアレイ部
ＳＧＰ  選択ゲート部（トランジスタ領域部）
ＰＣＰ  周辺回路部（トランジスタ領域部）
【図１】
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【図２】
2011049237.tif 000004
【図３】
2011049237.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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