(57)【要約】【課題】高耐圧ＭＩＳＦＥＴを含む半導体装置の信頼性向上を図ることができる技術を提供する。【解決手段】高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を、酸化シリコン膜と窒化シリコン膜という異なる種類の膜から形成する。具体的に、高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を、酸化シリコン膜ＰＲＥＯＸ１と、この酸化シリコン膜ＰＲＥＯＸ１上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から形成している。【選択図】図３
2011238686.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のメモリセル形成領域に形成されたメモリセルと、前記半導体基板の高耐圧ＭＩＳＦＥＴ形成領域に形成された高耐圧ＭＩＳＦＥＴとを有する半導体装置であって、
前記メモリセルは、
（ａ）前記半導体基板上に形成され、前記メモリセルの第１電位障壁膜として機能する第１酸化シリコン膜と、
（ｂ）前記第１酸化シリコン膜上に形成され、前記メモリセルの電荷蓄積膜として機能する窒化シリコン膜と、
（ｃ）前記窒化シリコン膜上に形成され、前記メモリセルの第２電位障壁膜として機能する第２酸化シリコン膜と、
（ｄ）前記第２酸化シリコン膜上に形成された第１ゲート電極と、
（ｅ）前記半導体基板内に形成された第１ソース領域および第１ドレイン領域とを有し、
前記高耐圧ＭＩＳＦＥＴは、
（ｆ）前記半導体基板上に形成された第１絶縁膜と、
（ｇ）前記第１絶縁膜上に形成された前記第１酸化シリコン膜と、
（ｈ）前記第１酸化シリコン膜上に形成された前記窒化シリコン膜と、
（ｉ）前記窒化シリコン膜上に形成された前記第２酸化シリコン膜と、
（ｊ）前記第２酸化シリコン膜上に形成された第２ゲート電極と、
（ｋ）前記半導体基板内に形成された第２ソース領域および第２ドレイン領域とを有し、
前記高耐圧ＭＩＳＦＥＴでは、前記第１絶縁膜と前記第１酸化シリコン膜と前記窒化シリコン膜と前記第２酸化シリコン膜からなる積層膜が、前記高耐圧ＭＩＳＦＥＴのゲート絶縁膜として機能することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１絶縁膜は、酸化シリコン膜から形成されており、
前記第１絶縁膜と前記第１酸化シリコン膜とは一体化していることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記第１酸化シリコン膜の膜厚は、前記第２酸化シリコン膜の膜厚よりも薄いことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記第１絶縁膜と前記第１酸化シリコン膜とを合わせた膜厚は、前記第２酸化シリコン膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記高耐圧ＭＩＳＦＥＴは、非接触ＩＣカードのアンテナと接続されている前記非接触ＩＣカード内のアナログ回路に使用されることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記半導体装置は、さらに、前記半導体基板の低耐圧ＭＩＳＦＥＴ形成領域に形成された低耐圧ＭＩＳＦＥＴと、前記半導体基板の中耐圧ＭＩＳＦＥＴ形成領域に形成された中耐圧ＭＩＳＦＥＴとを有し、
前記低耐圧ＭＩＳＦＥＴは、ゲート電極と前記半導体基板間の耐圧であるゲート耐圧が前記高耐圧ＭＩＳＦＥＴよりも低く、
前記中耐圧ＭＩＳＦＥＴは、前記ゲート耐圧が前記低耐圧ＭＩＳＦＥＴよりも高く、かつ、前記ゲート耐圧が前記高耐圧ＭＩＳＦＥＴよりも低いことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記低耐圧ＭＩＳＦＥＴのゲート絶縁膜は、前記中耐圧ＭＩＳＦＥＴのゲート絶縁膜よりも薄く、かつ、前記中耐圧ＭＩＳＦＥＴのゲート絶縁膜は、前記高耐圧ＭＩＳＦＥＴのゲート絶縁膜よりも薄いことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記メモリセルは、非接触ＩＣカード内の不揮発性メモリに使用され、
前記高耐圧ＭＩＳＦＥＴは、前記非接触ＩＣカードのアンテナと接続されている前記非接触ＩＣカード内のアナログ回路に使用され、
前記中耐圧ＭＩＳＦＥＴは、前記不揮発性メモリを動作させるための昇圧回路に使用され、
前記低耐圧ＭＩＳＦＥＴは、前記非接触ＩＣカード内のロジック回路に使用されることを特徴とする半導体装置。
【請求項９】
半導体基板のメモリセル形成領域に形成されたメモリセルと、前記半導体基板の高耐圧ＭＩＳＦＥＴ形成領域に形成された高耐圧ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面全面に第１絶縁膜を形成する工程と、
（ｂ）前記半導体基板の前記メモリセル形成領域に形成されている前記第１絶縁膜を除去する工程と、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記主面全面に第１酸化シリコン膜を形成することにより、前記メモリセル形成領域では、前記半導体基板上に前記第１酸化シリコン膜を形成し、かつ、前記高耐圧ＭＩＳＦＥＴ形成領域では、前記第１絶縁膜上に前記第１酸化シリコン膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記第１酸化シリコン膜上に窒化シリコン膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記窒化シリコン膜上に第２酸化シリコン膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第２酸化シリコン膜上に第１導体膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記第１導体膜をパターニングすることにより、前記メモリセル形成領域では、前記メモリセルの第１ゲート電極を形成し、前記高耐圧ＭＩＳＦＥＴ形成領域では、前記高耐圧ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
（ｈ）前記（ｇ）工程後、前記メモリセル形成領域に形成されている前記第１ゲート電極をマスクとして、順次、前記第２酸化シリコン膜、前記窒化シリコン膜、前記第１酸化シリコン膜をエッチングすることにより、前記第２酸化シリコン膜からなる前記メモリセルの第２電位障壁膜、前記窒化シリコン膜からなる前記メモリセルの電荷蓄積膜、前記第１酸化シリコン膜からなる前記メモリセルの第１電位障壁膜を形成し、前記高耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第２ゲート電極をマスクとして、順次、前記第２酸化シリコン膜、前記窒化シリコン膜、前記第１酸化シリコン膜、前記第１絶縁膜をエッチングすることにより、前記第２酸化シリコン膜、前記窒化シリコン膜、前記第１酸化シリコン膜、および、前記第１絶縁膜の積層膜からなる前記高耐圧ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、
（ｉ）前記（ｈ）工程後、前記メモリセル形成領域の前記半導体基板内に、前記メモリセルの第１ソース領域および第１ドレイン領域を形成し、前記高耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に、前記高耐圧ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記第１絶縁膜の膜厚は、前記第１酸化シリコン膜の膜厚よりも厚く、
前記第２酸化シリコン膜の膜厚は、前記第１酸化シリコン膜の膜厚よりも厚く、
前記第１絶縁膜と前記第１酸化シリコン膜とを合わせた膜厚は、前記第２酸化シリコン膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法であって、
前記第１絶縁膜は、酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法であって、
前記半導体基板は、さらに、低耐圧ＭＩＳＦＥＴを形成する低耐圧ＭＩＳＦＥＴ形成領域と、中耐圧ＭＩＳＦＥＴを形成する中耐圧ＭＩＳＦＥＴ形成領域とを有し、
前記（ｈ）工程後の段階で、前記低耐圧ＭＩＳＦＥＴ形成領域と前記中耐圧ＭＩＳＦＥＴ形成領域では、前記半導体基板の主面が露出しており、
前記（ｈ）工程後、前記（ｉ）工程前に、
（ｊ）前記半導体基板の前記主面全面に第２絶縁膜を形成する工程と、
（ｋ）前記（ｊ）工程後、前記第２絶縁膜をパターニングすることにより、前記中耐圧ＭＩＳＦＥＴ形成領域にだけ前記第２絶縁膜を残す工程と、
（ｌ）前記（ｋ）工程後、前記半導体基板の前記主面全面に第３絶縁膜を形成することにより、前記低耐圧ＭＩＳＦＥＴ形成領域では、前記半導体基板上に前記第３絶縁膜を形成し、前記中耐圧ＭＩＳＦＥＴ形成領域では、前記第２絶縁膜上に前記第３絶縁膜を形成する工程と、
（ｍ）前記（ｌ）工程後、前記第３絶縁膜上に第２導体膜を形成する工程と、
（ｎ）前記（ｍ）工程後、前記第２導体膜をパターニングすることにより、前記低耐圧ＭＩＳＦＥＴ形成領域では、前記低耐圧ＭＩＳＦＥＴの第３ゲート電極を形成し、前記中耐圧ＭＩＳＦＥＴ形成領域では、前記中耐圧ＭＩＳＦＥＴの第４ゲート電極を形成する工程と、
（ｏ）前記（ｎ）工程後、前記低耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第３ゲート電極をマスクとして、前記第３絶縁膜をエッチングすることにより、前記第３絶縁膜からなる前記低耐圧ＭＩＳＦＥＴのゲート絶縁膜を形成し、前記中耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第４ゲート電極をマスクとして、順次、前記第３絶縁膜、前記第２絶縁膜をエッチングすることにより、前記第３絶縁膜と前記第２絶縁膜からなる前記高耐圧ＭＩＳＦＥＴのゲート絶縁膜を形成する工程とを有し、
前記（ｉ）工程は、さらに、前記低耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に、前記低耐圧ＭＩＳＦＥＴの第３ソース領域および第３ドレイン領域を形成し、前記中耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に、前記中耐圧ＭＩＳＦＥＴの第４ソース領域および第４ドレイン領域を形成することを含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記第２絶縁膜の膜厚は、前記第３絶縁膜の膜厚よりも厚く、
前記第２絶縁膜と前記第３絶縁膜を合わせた膜厚は、前記第１絶縁膜と前記第１酸化シリコン膜と前記窒化シリコン膜と前記第２酸化シリコン膜を合わせた膜厚よりも薄いことを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板のメモリセル形成領域に形成されたメモリセルと、前記半導体基板の高耐圧ＭＩＳＦＥＴ形成領域に形成された高耐圧ＭＩＳＦＥＴと、前記半導体基板の低耐圧ＭＩＳＦＥＴ形成領域に形成された低耐圧ＭＩＳＦＥＴと、前記半導体基板の中耐圧ＭＩＳＦＥＴ形成領域に形成された中耐圧ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面全面に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜をパターニングすることにより、前記メモリセル形成領域、前記低耐圧ＭＩＳＦＥＴ形成領域、および、前記中耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第１絶縁膜を除去し、前記高耐圧ＭＩＳＦＥＴ形成領域にだけ前記第１絶縁膜を残す工程と、
（ｃ）前記（ｂ）工程後、前記半導体基板の前記主面全面に第２絶縁膜を形成することにより、前記メモリセル形成領域、前記低耐圧ＭＩＳＦＥＴ形成領域、および、前記中耐圧ＭＩＳＦＥＴ形成領域では、前記半導体基板上に前記第２絶縁膜を形成し、かつ、前記高耐圧ＭＩＳＦＥＴ形成領域では、前記第１絶縁膜上に前記第２絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記第２絶縁膜をパターニングすることにより、前記メモリセル形成領域と前記低耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜を除去し、かつ、前記中耐圧ＭＩＳＦＥＴ形成領域と前記高耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第２絶縁膜を残す工程と、
（ｅ）前記（ｄ）工程後、前記半導体基板の前記主面全面に第３絶縁膜を形成することにより、前記メモリセル形成領域と前記低耐圧ＭＩＳＦＥＴ形成領域では、前記半導体基板上に前記第３絶縁膜を形成し、かつ、前記中耐圧ＭＩＳＦＥＴ形成領域と前記高耐圧ＭＩＳＦＥＴ形成領域では、前記第２絶縁膜上に前記第３絶縁膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第３絶縁膜上に第２導体膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記第２導体膜をパターニングすることにより、前記メモリセル形成領域と前記高耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第２導体膜を除去し、かつ、前記低耐圧ＭＩＳＦＥＴ形成領域と前記中耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第２導体膜を残す工程と、
（ｈ）前記（ｇ）工程後、前記メモリセル形成領域に露出する前記第３絶縁膜を除去し、かつ、前記高耐圧ＭＩＳＦＥＴ形成領域の前記第３絶縁膜と前記第２絶縁膜とを除去する工程と、
（ｉ）前記（ｈ）工程後、前記半導体基板の前記主面全面に第１酸化シリコン膜を形成することにより、前記メモリセル形成領域では、前記半導体基板上に前記第１酸化シリコン膜を形成し、前記低耐圧ＭＩＳＦＥＴ形成領域と前記中耐圧ＭＩＳＦＥＴ形成領域では、前記第２導体膜上に前記第１酸化シリコン膜を形成し、かつ、前記高耐圧ＭＩＳＦＥＴ形成領域では、前記第１絶縁膜上に前記第１酸化シリコン膜を形成する工程と、
（ｊ）前記（ｉ）工程後、前記第１酸化シリコン膜上に窒化シリコン膜を形成する工程と、
（ｋ）前記（ｊ）工程後、前記窒化シリコン膜上に第２酸化シリコン膜を形成する工程と、
（ｌ）前記（ｋ）工程後、前記第２酸化シリコン膜上に第１導体膜を形成する工程と、
（ｍ）前記（ｌ）工程後、前記第１導体膜をパターニングすることにより、前記メモリセル形成領域では、前記メモリセルの第１ゲート電極を形成し、前記高耐圧ＭＩＳＦＥＴ形成領域では、前記高耐圧ＭＩＳＦＥＴの第２ゲート電極を形成し、かつ、前記低耐圧ＭＩＳＦＥＴ形成領域と前記中耐圧ＭＩＳＦＥＴ形成領域では、前記第１導体膜を除去する工程と、
（ｎ）前記（ｍ）工程後、前記メモリセル形成領域に形成されている前記第１ゲート電極をマスクとして、順次、前記第２酸化シリコン膜、前記窒化シリコン膜、前記第１酸化シリコン膜をエッチングすることにより、前記第２酸化シリコン膜からなる前記メモリセルの第２電位障壁膜、前記窒化シリコン膜からなる前記メモリセルの電荷蓄積膜、前記第１酸化シリコン膜からなる前記メモリセルの第１電位障壁膜を形成し、前記高耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第２ゲート電極をマスクとして、順次、前記第２酸化シリコン膜、前記窒化シリコン膜、前記第１酸化シリコン膜、前記第１絶縁膜をエッチングすることにより、前記第２酸化シリコン膜、前記窒化シリコン膜、前記第１酸化シリコン膜、および、前記第１絶縁膜の積層膜からなる前記高耐圧ＭＩＳＦＥＴのゲート絶縁膜を形成し、かつ、前記低耐圧ＭＩＳＦＥＴ形成領域と前記中耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第２酸化シリコン膜と前記窒化シリコン膜と前記第１酸化シリコン膜とを除去する工程と、
（ｏ）前記（ｎ）工程後、前記低耐圧ＭＩＳＦＥＴ形成領域と前記中耐圧ＭＩＳＦＥＴ形成領域の前記第２導体膜をパターニングすることにより、前記低耐圧ＭＩＳＦＥＴ形成領域では、前記低耐圧ＭＩＳＦＥＴの第３ゲート電極を形成し、前記中耐圧ＭＩＳＦＥＴ形成領域では、前記中耐圧ＭＩＳＦＥＴの第４ゲート電極を形成する工程と、
（ｐ）前記（ｏ）工程後、前記低耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第３ゲート電極をマスクとして、前記第３絶縁膜をエッチングすることにより、前記第３絶縁膜からなる前記低耐圧ＭＩＳＦＥＴのゲート絶縁膜を形成し、前記中耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第４ゲート電極をマスクとして、順次、前記第３絶縁膜、前記第２絶縁膜をエッチングすることにより、前記第３絶縁膜と前記第２絶縁膜からなる前記高耐圧ＭＩＳＦＥＴのゲート絶縁膜を形成する工程と、
（ｑ）前記（ｐ）工程後、前記メモリセル形成領域の前記半導体基板内に、前記メモリセルの第１ソース領域および第１ドレイン領域を形成し、前記高耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に、前記高耐圧ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成し、前記低耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に、前記低耐圧ＭＩＳＦＥＴの第３ソース領域および第３ドレイン領域を形成し、前記中耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に、前記中耐圧ＭＩＳＦＥＴの第４ソース領域および第４ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記第２絶縁膜の膜厚は、前記第３絶縁膜の膜厚よりも厚く、
前記第２絶縁膜と前記第３絶縁膜を合わせた膜厚は、前記第１絶縁膜と前記第１酸化シリコン膜と前記窒化シリコン膜と前記第２酸化シリコン膜を合わせた膜厚よりも薄いことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法であって、
前記（ａ）工程後、前記（ｂ）工程前に、
（ｒ）前記半導体基板内に導電型不純物を導入することにより、前記低耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に第１ウェルを形成し、前記中耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に第２ウェルを形成し、かつ、前記高耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に第３ウェルを形成する工程を有し、
前記（ｒ）工程は、前記（ａ）工程で形成された前記第１絶縁膜を介して前記半導体基板内に前記導電型不純物を導入することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法であって、
前記（ａ）工程前に、
（ｓ）前記半導体基板の前記主面全面にスルー絶縁膜を形成する工程と、
（ｔ）前記（ｓ）工程後、前記スルー絶縁膜を介して、前記半導体基板内に導電型不純物を導入することにより、前記低耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に第１ウェルを形成し、前記中耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に第２ウェルを形成し、かつ、前記高耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に第３ウェルを形成する工程と、
（ｕ）前記（ｔ）工程後、前記半導体基板の前記主面全面に形成されている前記スルー絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、同一の半導体基板上に不揮発性メモリと、ゲート耐圧の高い高耐圧ＭＩＳＦＥＴを備える半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００４−２９６６８３号公報（特許文献１）および特開２００４−０４７８８９号公報（特許文献２）には、不揮発性メモリセルであるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタの半導体基板とメモリゲート電極の間に形成される第１酸化シリコン膜と窒化シリコン膜と第２酸化シリコン膜からなる積層膜（ＯＮＯ膜という）を、高耐圧ＭＩＳＦＥＴのゲート絶縁膜として使用する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２９６６８３号公報
【特許文献２】特開２００４−０４７８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、半導体チップには、内部回路と入出力回路（Ｉ／Ｏ（Input／Output）回路）が形成されている。内部回路には、不揮発性メモリやＣＰＵ（Central Processing Unit）が形成されており、例えば、不揮発性メモリは、ＭＯＮＯＳ型トランジスタから形成され、ＣＰＵを構成するロジック回路は、ゲート耐圧が低く、電流駆動力の大きな低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）から形成される。一方、不揮発性メモリの昇圧回路や入出力回路は、ゲート電極に比較的大きな電圧が印加されることから、ゲート耐圧の高い高耐圧ＭＩＳＦＥＴから形成される。
【０００５】
低耐圧ＭＩＳＦＥＴと高耐圧ＭＩＳＦＥＴの相違点の１つは、半導体基板とゲート電極の間に形成されるゲート絶縁膜の膜厚である。つまり、高耐圧ＭＩＳＦＥＴでは、ゲート電極に大きな電圧が印加されるので、ゲート電極に比較的大きな電圧が印加された場合であってもゲート絶縁膜が破壊されないように、ゲート絶縁膜の膜厚が厚くなっている。すなわち、高耐圧ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、低耐圧ＭＩＳＦＥＴのゲート絶縁膜の膜厚よりも厚く形成されている。
【０００６】
ゲート絶縁膜は、例えば、酸化シリコン膜から形成される。したがって、高耐圧ＭＩＳＦＥＴのゲート絶縁膜は、酸化シリコン膜という一種類の膜から形成されることになる。この場合、例えば、ゲート絶縁膜を構成する酸化シリコン膜にピンホールが形成されると、高耐圧ＭＩＳＦＥＴでは、ゲート電極に比較的高い電圧が印加されるので、ゲート絶縁膜に形成されたピンホールを介して、ゲート電極と半導体基板の間にリーク電流が流れ、高耐圧ＭＩＳＦＥＴの動作不良を招くことになる。つまり、ゲート絶縁膜を酸化シリコン膜という一種類の膜から形成すると、この酸化シリコン膜にピンホールが形成される場合、このピンホールが酸化シリコン膜を貫通するように形成されやすくなる。この結果、ゲート電極に比較的大きな電圧を印加する高耐圧ＭＩＳＦＥＴでは、酸化シリコン膜に形成されたピンホールを介したリーク電流が発生しやすくなり、高耐圧ＭＩＳＦＥＴの信頼性低下を招くことになる。
【０００７】
本発明の目的は、高耐圧ＭＩＳＦＥＴを含む半導体装置の信頼性向上を図ることができる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
代表的な実施の形態における半導体装置は、半導体基板のメモリセル形成領域に形成されたメモリセルと、前記半導体基板の高耐圧ＭＩＳＦＥＴ形成領域に形成された高耐圧ＭＩＳＦＥＴとを有する。このとき、前記メモリセルは、（ａ）前記半導体基板上に形成され、前記メモリセルの第１電位障壁膜として機能する第１酸化シリコン膜と、（ｂ）前記第１酸化シリコン膜上に形成され、前記メモリセルの電荷蓄積膜として機能する窒化シリコン膜とを有する。さらに、（ｃ）前記窒化シリコン膜上に形成され、前記メモリセルの第２電位障壁膜として機能する第２酸化シリコン膜と、（ｄ）前記第２酸化シリコン膜上に形成された第１ゲート電極と、（ｅ）前記半導体基板内に形成された第１ソース領域および第１ドレイン領域とを有する。一方、前記高耐圧ＭＩＳＦＥＴは、（ｆ）前記半導体基板上に形成された第１絶縁膜と、（ｇ）前記第１絶縁膜上に形成された前記第１酸化シリコン膜と、（ｈ）前記第１酸化シリコン膜上に形成された前記窒化シリコン膜と、（ｉ）前記窒化シリコン膜上に形成された前記第２酸化シリコン膜とを有する。さらに、（ｊ）前記第２酸化シリコン膜上に形成された第２ゲート電極と、（ｋ）前記半導体基板内に形成された第２ソース領域および第２ドレイン領域とを有する。ここで、前記高耐圧ＭＩＳＦＥＴでは、前記第１絶縁膜と前記第１酸化シリコン膜と前記窒化シリコン膜と前記第２酸化シリコン膜からなる積層膜が、前記高耐圧ＭＩＳＦＥＴのゲート絶縁膜として機能することを特徴とするものである。
【００１１】
また、代表的な実施の形態における半導体装置の製造方法は、半導体基板のメモリセル形成領域に形成されたメモリセルと、前記半導体基板の高耐圧ＭＩＳＦＥＴ形成領域に形成された高耐圧ＭＩＳＦＥＴとを有する半導体装置の製造方法に関する。この半導体装置の製造方法は、（ａ）前記半導体基板の主面全面に第１絶縁膜を形成する工程と、（ｂ）前記半導体基板の前記メモリセル形成領域に形成されている前記第１絶縁膜を除去する工程とを有する。そして、（ｃ）前記（ｂ）工程後、前記半導体基板の前記主面全面に第１酸化シリコン膜を形成することにより、前記メモリセル形成領域では、前記半導体基板上に前記第１酸化シリコン膜を形成し、かつ、前記高耐圧ＭＩＳＦＥＴ形成領域では、前記第１絶縁膜上に前記第１酸化シリコン膜を形成する工程とを有する。さらに、（ｄ）前記（ｃ）工程後、前記第１酸化シリコン膜上に窒化シリコン膜を形成する工程と、（ｅ）前記（ｄ）工程後、前記窒化シリコン膜上に第２酸化シリコン膜を形成する工程と、（ｆ）前記（ｅ）工程後、前記第２酸化シリコン膜上に第１導体膜を形成する工程とを有する。次に、（ｇ）前記（ｆ）工程後、前記第１導体膜をパターニングすることにより、前記メモリセル形成領域では、前記メモリセルの第１ゲート電極を形成し、前記高耐圧ＭＩＳＦＥＴ形成領域では、前記高耐圧ＭＩＳＦＥＴの第２ゲート電極を形成する工程とを有する。続いて、（ｈ）前記（ｇ）工程後、前記メモリセル形成領域に形成されている前記第１ゲート電極をマスクとして、順次、前記第２酸化シリコン膜、前記窒化シリコン膜、前記第１酸化シリコン膜をエッチングすることにより、前記第２酸化シリコン膜からなる前記メモリセルの第２電位障壁膜、前記窒化シリコン膜からなる前記メモリセルの電荷蓄積膜、前記第１酸化シリコン膜からなる前記メモリセルの第１電位障壁膜を形成する。これとともに、前記高耐圧ＭＩＳＦＥＴ形成領域に形成されている前記第２ゲート電極をマスクとして、順次、前記第２酸化シリコン膜、前記窒化シリコン膜、前記第１酸化シリコン膜、前記第１絶縁膜をエッチングすることにより、前記第２酸化シリコン膜、前記窒化シリコン膜、前記第１酸化シリコン膜、および、前記第１絶縁膜の積層膜からなる前記高耐圧ＭＩＳＦＥＴのゲート絶縁膜を形成する。その後、（ｉ）前記（ｈ）工程後、前記メモリセル形成領域の前記半導体基板内に、前記メモリセルの第１ソース領域および第１ドレイン領域を形成し、前記高耐圧ＭＩＳＦＥＴ形成領域の前記半導体基板内に、前記高耐圧ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程を有する。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
高耐圧ＭＩＳＦＥＴを含む半導体装置の信頼性向上を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における非接触タイプのＩＣカードを示す図である。
【図２】実施の形態１におけるＩＣカードの概略回路構成を示す回路ブロック図である。
【図３】半導体基板に形成されているＭＯＮＯＳ型トランジスタ、低耐圧ＭＩＳＦＥＴ、中耐圧ＭＩＳＦＥＴ、および、高耐圧ＭＩＳＦＥＴのデバイス構造を示す断面図である。
【図４】一般的な高耐圧ＭＩＳＦＥＴのゲート電極近傍を拡大して示す図である。
【図５】実施の形態１における高耐圧ＭＩＳＦＥＴのゲート電極近傍を拡大して示す図である。
【図６】比較例１における半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１における半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】比較例２における半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】図４３に続く半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す断面図である。
【図４９】図４８に続く半導体装置の製造工程を示す断面図である。
【図５０】図４９に続く半導体装置の製造工程を示す断面図である。
【図５１】図５０に続く半導体装置の製造工程を示す断面図である。
【図５２】図５１に続く半導体装置の製造工程を示す断面図である。
【図５３】図５２に続く半導体装置の製造工程を示す断面図である。
【図５４】実施の形態２における半導体装置の製造工程を示す断面図である。
【図５５】図５４に続く半導体装置の製造工程を示す断面図である。
【図５６】図５５に続く半導体装置の製造工程を示す断面図である。
【図５７】図５６に続く半導体装置の製造工程を示す断面図である。
【図５８】図５７に続く半導体装置の製造工程を示す断面図である。
【図５９】図５８に続く半導体装置の製造工程を示す断面図である。
【図６０】図５９に続く半導体装置の製造工程を示す断面図である。
【図６１】図６０に続く半導体装置の製造工程を示す断面図である。
【図６２】図６１に続く半導体装置の製造工程を示す断面図である。
【図６３】図６２に続く半導体装置の製造工程を示す断面図である。
【図６４】図６３に続く半導体装置の製造工程を示す断面図である。
【図６５】図６４に続く半導体装置の製造工程を示す断面図である。
【図６６】実施の形態３における半導体装置の製造工程を示す断面図である。
【図６７】図６６に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２０】
（実施の形態１）
ＩＣカードは、メモリやマイクロプロセッサを内蔵した半導体チップ（ＩＣチップ）をカードに搭載したものである。このＩＣカードは、磁気カードに比べて格段に多くの情報を記憶することができるとともに、偽造やデータの改ざんがされにくく、セキュリティ性が高いという利点を有している。
【００２１】
このようなＩＣカードには、まず、接点タイプのＩＣカードがある。この接点タイプのＩＣカードは、ＩＣカードの表面に８つの接触電極を有しており、この接触電極にリーダの接触端子を接続させることにより、ＩＣカードへ情報の読み書きを行なう。つまり、接点タイプのＩＣカードはリーダに挿入することで、リーダの接触端子とＩＣカードの接触電極が擦れ合って接続される。したがって、ＩＣカードをリーダに挿入するたびに、ＩＣカードの接触電極とリーダの接触端子が擦れ合うため、ＩＣカードの接触電極に磨耗や汚れの付着が発生し、ＩＣカードとリーダとの接触不良が生じやすい。さらに、接点タイプのＩＣカードでは、表面に形成されている接触電極における静電気放電によって、半導体チップの内部に形成されている集積回路が破壊されるおそれも生じる。また、接点タイプのＩＣカードの表面に形成されている接触電極は、ＩＣカードの中心に対して偏った位置にあるので、ＩＣカードをリーダに挿入する際、前後・左右・表裏の方向を確認して挿入しなければならない煩わしさもある。
【００２２】
そこで、近年では、接触電極を使用する接点タイプのＩＣカードに代わって、電磁誘導を使用する非接触タイプのＩＣカードが実用化されている。この非接触タイプのＩＣカードは、ＩＣカードをリーダの発生する電磁界に近づけるだけで、ＩＣカードへ情報の読み書きを行なうことができるように構成されている。したがって、非接触タイプのＩＣカードによれば、リーダとの接続に接触電極を使用しなくてもよいので、接触電極の磨耗の問題も発生せず、また、ＩＣカードをリーダに挿入する機構も不必要となる利点がある。さらには、非接触タイプのＩＣカードでは、方向性や位置合わせも気にしなくてよいので、取り扱いが大変便利になるという利点も有している。
【００２３】
本実施の形態１では、半導体装置として、上述した利点を有する非接触タイプのＩＣカードを例に挙げて、本発明の技術的思想を説明する。図１は、本実施の形態１における非接触タイプのＩＣカード１を示す図である。図１において、本実施の形態１におけるＩＣカード１は、矩形形状をしており、ＩＣカード１の内部に、半導体チップＣＨＰと、アンテナコイル３が埋め込まれている。半導体チップＣＨＰの内部には、トランジスタなどの半導体素子からなる集積回路が形成されており、集積回路が形成された半導体チップＣＨＰがアンテナコイル３と接続されている。このアンテナコイル３は、例えば、プラスチック板上に導体を付着させたシートを貼り付け、この導体をパターニングすることにより形成することができる。
【００２４】
次に、上述した非接触タイプのＩＣカード１の回路構成について説明する。図２は、本実施の形態１におけるＩＣカード１の概略回路構成を示す回路ブロック図である。図２に示すように、半導体チップＣＨＰの接続端子ＬＡ、ＬＢには、プラスティックカードの外周部近傍に埋め込まれたアンテナとなるアンテナコイル３が接続されている。このアンテナコイル３は、ＩＣカード１の動作時に、カード端末機（リーダライタ）からの電波を受け、電力供給や情報通信などを行なう際に使用されるものである。
【００２５】
半導体チップＣＨＰは、図２に示すように、ＲＦ部アナログ回路４、および、マイコン部５から構成されている。ＲＦ部アナログ回路４は、整流回路６、レギュレータ７、基準電圧回路８、受信回路９、送信回路１０、ならびに、検出回路１１からなる。マイコン部５は、ＣＰＵ１２、ＲＯＭ１３、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１４、およびＥＥＰＲＯＭ１５から構成されている。
【００２６】
整流回路６には、アンテナコイル３の両端部がそれぞれ接続されている。整流回路６は、リーダライタなどの外部装置ＲＷから放射される電波を受けることにより、アンテナコイル３に電磁誘導によって電流が流れ、このアンテナコイル３の両端発生した交流電圧を整流して直流電圧に変換するように構成されている。
【００２７】
レギュレータ７には、整流回路６が接続されており、レギュレータ７は、上述した整流回路６が整流した直流電圧を安定化し、内部電源電圧Ｖｄｄを生成するように構成されている。基準電圧回路８は、例えば、バンドギャップ回路からなり、レギュレータ７に用いられる基準電圧Ｖｒｅｆを生成するようになっている。
【００２８】
受信回路９は、アンテナコイル３が受信した搬送波の振幅を入力ディジタル信号に対応させて変化させたＡＳＫ（Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ：振幅シフトキーイング）信号のデータを復調してＣＰＵ１２に出力するように構成されている。
【００２９】
送信回路１０は、ＣＰＵ１２から出力されたデータをＡＳＫ変調し、アンテナコイル３から送信するように構成されている。検出回路１１は、搬送波の周波数、内部電源電圧Ｖｄｄの電圧レベル、ＩＣカード１内の温度などを検出し、異常の際にＣＰＵ１２にリセット信号を出力して、ＣＰＵ１２をリセットさせるように構成されている。
【００３０】
マイコン部５において、ＣＰＵ１２、ＲＯＭ１３、ＲＡＭ１４、およびＥＥＰＲＯＭ１５は、内部バスＢにより相互にそれぞれ接続されている。ＣＰＵ１２は、ＲＯＭ１３に格納されたプログラムに基づいてＩＣカード１におけるすべての制御を司る。
【００３１】
ＲＯＭ１３は読み出し専用メモリであり、ＩＣカード１の制御プログラムなどが格納されている。ＲＡＭ１４は揮発性メモリからなり、ＩＣカード１の接触動作時に、ＩＣカード１から入出力されるデータを一時的に格納する。
【００３２】
ＥＥＰＲＯＭ１５は電気的に消去／書き換えが可能なメモリであり、外部装置ＲＷとの間での通信を暗号化するために暗号化鍵や金融決済情報など、またＲＡＭ１４に一時的に格納されたデータなどを格納する。
【００３３】
上述したように、ＩＣカード１に内蔵されている半導体チップＣＨＰには、様々な種類の回路が形成されており、それぞれの回路に適したトランジスタ（ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が使用されている。
【００３４】
例えば、ＥＥＰＲＯＭ１５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ１５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ１５の書き込み動作および消去動作には、例えば、トンネル現象が利用される。
【００３５】
ＣＰＵ（回路）１２は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１２は、記憶装置から命令（プログラム）を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。このようなＣＰＵ１２は、例えば、電流駆動力の大きな低耐圧ＭＩＳＦＥＴから構成されている。つまり、ＣＰＵ１２は、内部電源電圧Ｖｄｄによって動作する回路であり、半導体チップＣＨＰに形成されているＭＩＳＦＥＴの微細化に伴って、微細化されたＭＩＳＦＥＴを駆動する内部電源電圧Ｖｄｄも低電圧化（約１．５Ｖ）されている。したがって、ＣＰＵ１２は、低電圧化された内部電源電圧Ｖｄｄよりも大きな電圧が印加されないことと、ＣＰＵ１２には高速処理が要求されることから、ＣＰＵ１２には、電流駆動力の大きな低耐圧ＭＩＳＦＥＴが使用される。
【００３６】
一方、上述したＥＥＰＲＯＭ１５は、ＭＯＮＯＳ型トランジスタから構成されるメモリセルがアレイ状（行列状）に配置されたメモリセルアレイと、このメモリセルアレイを制御する周辺回路から形成されている。この周辺回路の中には、メモリセルに情報を書き込む書き込み動作や、メモリセルに記憶されている情報を消去する消去動作に使用される昇圧回路が含まれている。つまり、ＥＥＰＲＯＭ１５も基本的に、内部電源電圧Ｖｄｄで動作するようになっているが、ＥＥＰＲＯＭ１５の書き込み動作や消去動作の際、内部電源電圧Ｖｄｄよりも高い電圧が必要となる。このため、ＥＥＰＲＯＭ１５を構成する周辺回路の中には、内部電源電圧Ｖｄｄから、内部電源電圧Ｖｄｄよりも高い電圧を生成する昇圧回路が含まれている。この昇圧回路は、内部電源電圧Ｖｄｄよりも高い電圧を取り扱うため、昇圧回路を構成するトランジスタは、上述した低耐圧ＭＩＳＦＥＴよりも耐圧（ゲート耐圧）の大きな中耐圧ＭＩＳＦＥＴ（例えば、５Ｖ系ＭＩＳＦＥＴ）が使用される。
【００３７】
さらに、本実施の形態１における半導体チップＣＨＰでは、中耐圧ＭＩＳＦＥＴよりも耐圧（ゲート耐圧）が大きな高耐圧ＭＩＳＦＥＴも使用される。この高耐圧ＭＩＳＦＥＴは、例えば、半導体チップＣＨＰの接続端子（パッド）ＬＡ、ＬＢと、ＲＦ部アナログ回路４の間に形成されるＩ／Ｏ（Input／Output）回路（入出力回路）や、ＲＦ部アナログ回路を構成するトランジスタに使用される。
【００３８】
このように、Ｉ／Ｏ回路やＲＦ部アナログ回路に高耐圧ＭＩＳＦＥＴを使用する理由について説明する。本実施の形態１で対象としている半導体装置は、非接触タイプのＩＣカード１である。このＩＣカード１では、磁場を発生している外部装置ＲＷにＩＣカード１を近づけることにより、ＩＣカード１に埋め込まれているアンテナコイル３を貫く磁束を変化させる。すると、電磁誘導によって、アンテナコイル３に誘導起電力が発生し、この誘導起電力が、Ｉ／Ｏ回路を介して、ＲＦ部アナログ回路４に入力される。そして、ＲＦ部アナログ回路４で、誘導起電力に基づいて、内部電源電圧Ｖｄｄの生成や、送受信信号の処理が行なわれる。
【００３９】
このとき、電磁誘導によって発生する誘導起電力は、アンテナコイル３を貫く磁束の時間変化が大きくなればなるほど、大きくなる。したがって、ＩＣカード１を外部装置ＲＷに近づける近づけ方によっては、アンテナコイル３を貫く磁束の時間変化が予想以上に大きくなり、予想外に大きな誘導起電力が発生することが考えられる。このように大きな誘導起電力が発生した場合であっても、ＩＣカード１は故障せずに正常に動作することが要求される。このことから、非接触タイプのＩＣカード１では、予想外に大きな誘導起電力が発生することも考慮し、大きな誘導起電力が発生しても破壊されない程度の耐圧を有するＭＩＳＦＥＴを使用する必要がある。特に、誘導起電力が印加されるＩ／Ｏ回路やＲＦ部アナログ回路４では、予想外に大きな誘導起電力に対しても破壊されない高耐圧ＭＩＳＦＥＴを使用する必要があるのである。
【００４０】
以上のように、非接触タイプのＩＣカード１に内蔵される半導体チップＣＨＰには、少なくとも、性能の異なる４種類のトランジスタが使用されることがわかる。例えば、ＥＥＰＲＯＭ１５のメモリセルには、ＭＯＮＯＳ型トランジスタが使用され、ＥＥＰＲＯＭ１５の周辺回路の一部を構成する昇圧回路には、中耐圧ＭＩＳＦＥＴが使用される。そして、ＣＰＵ１２には、低耐圧ＭＩＳＦＥＴが使用され、Ｉ／Ｏ回路やＲＦ部アナログ回路４には、高耐圧ＭＩＳＦＥＴが使用される。
【００４１】
続いて、上述したＭＯＮＯＳ型トランジスタ、低耐圧ＭＩＳＦＥＴ、中耐圧ＭＩＳＦＥＴ、および、高耐圧ＭＩＳＦＥＴのデバイス構造について図面を参照しながら説明する。図３は、ＭＯＮＯＳ型トランジスタ、低耐圧ＭＩＳＦＥＴ、中耐圧ＭＩＳＦＥＴ、および、高耐圧ＭＩＳＦＥＴのデバイス構造を示す断面図である。具体的に、図３では、半導体基板１Ｓのメモリセル（ＥＥＰＲＯＭ１５のメモリセル）形成領域ＭＣＲにＭＯＮＯＳ型トランジスタＱ１が形成され、半導体基板１Ｓの低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに低耐圧ＭＩＳＦＥＴＱ２が形成されている。そして、半導体基板１Ｓの中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに中耐圧ＭＩＳＦＥＴＱ３が形成され、半導体基板１Ｓの高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに高耐圧ＭＩＳＦＥＴＱ４が形成されている。
【００４２】
まず、図３において、メモリセルを構成するＭＯＮＯＳ型トランジスタＱ１の構成について説明する。半導体基板１Ｓ上には素子を分離する素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで分離された活性領域にＭＯＮＯＳ型トランジスタＱ１が形成されている。メモリセル形成領域ＭＣＲの半導体基板１Ｓ内には、ウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ１が形成されている。半導体基板１Ｓおよびｐ型ウェルＰＷＬ１には、ボロン（ホウ素）などのｐ型不純物が導入されている。一方、ウェル分離層ＮＩＳＯには、リンや砒素などのｎ型不純物が導入されている。半導体基板１Ｓに形成されたｐ型ウェルＰＷＬ１上にＭＯＮＯＳ型トランジスタＱ１が形成されている。
【００４３】
具体的に、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ１上に第１電位障壁膜ＥＢ１が形成されており、この第１電位障壁膜ＥＢ１上に電荷蓄積膜ＥＣが形成されている。そして、この電荷蓄積膜ＥＣ上に第２電位障壁膜ＥＢ２が形成され、この第２電位障壁膜ＥＢ２上に導電膜からなるメモリゲート電極Ｇ１が形成されている。メモリゲート電極Ｇ１は、低抵抗化を図るため、例えば、ポリシリコン膜ＰＦ１とシリサイド膜ＣＳの積層膜から構成されている。シリサイド膜ＣＳは、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、または、プラチナシリサイド膜、ニッケルプラチナシリサイド膜などから形成されている。メモリゲート電極Ｇ１の両側の側壁には、酸化シリコン膜（ライト酸化シリコン膜）ＬＯＸ１を介して、ＬＤＤ（Lightly Doped Drain）構造を形成するため、例えば、絶縁膜からなるサイドウォールＳＷが形成されている。
【００４４】
サイドウォールＳＷ直下の半導体基板１Ｓ内には、半導体領域として、ｎ型不純物拡散領域ＥＸ１が形成されており、このｎ型不純物拡散領域ＥＸ１の外側に、ｎ型不純物拡散領域ＮＲ１が形成されている。そして、ｎ型不純物拡散領域ＮＲ１の表面には、低抵抗化のためのシリサイド膜ＣＳが形成されている。
【００４５】
サイドウォールＳＷは、ＭＯＮＯＳ型トランジスタＱ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＱ１のソース領域およびドレイン領域は、ｎ型不純物拡散領域ＥＸ１とｎ型不純物拡散領域ＮＲ１より形成されている。このとき、ｎ型不純物拡散領域ＥＸ１の不純物濃度は、ｎ型不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度のｎ型不純物拡散領域ＥＸ１とすることにより、メモリゲート電極Ｇ１の端部下における電界集中を抑制できる。
【００４６】
上記のように構成されたＭＯＮＯＳ型トランジスタＱ１において、第１電位障壁膜ＥＢ１は、例えば、酸化シリコン膜ＯＸ１から形成されている。この第１電位障壁膜ＥＢ１は、電荷蓄積膜ＥＣに蓄積された電荷が半導体基板１Ｓへリークすることを抑制する電位障壁膜として機能するとともに、トンネル絶縁膜としても機能する。すなわち、ＭＯＮＯＳ型トランジスタＱ１は、半導体基板１Ｓから第１電位障壁膜ＥＢ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに蓄積した電子を半導体基板１Ｓに放出したりすることにより、データの記憶や消去を行なうので、第１電位障壁膜ＥＢ１は、トンネル絶縁膜としても機能するのである。なお、この第１電位障壁膜ＥＢ１は、酸化シリコン膜ＯＸ１に限らず、窒素を導入した酸化シリコン膜で形成することもできる。
【００４７】
そして、この第１電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣを窒化シリコン膜ＳＮ１から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極Ｇ１下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極Ｇ１下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００４８】
本実施の形態１では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜ＳＮ１が挙げられるが、窒化シリコン膜ＳＮ１に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００４９】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む絶縁膜のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導電膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００５０】
そこで、本実施の形態１では、電荷蓄積膜ＥＣとして、絶縁膜である窒化シリコン膜ＳＮ１が使用されている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜ＳＮ１中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り囲む絶縁膜中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、本実施の形態１におけるＭＯＮＯＳ型トランジスタＱ１によれば、データ保持の信頼性向上を図ることができる。
【００５１】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜ＳＮ１に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持特性の向上を図ることができる。さらに、本実施の形態１では、電荷蓄積膜ＥＣとしてデータ保持特性に優れた窒化シリコン膜ＳＮ１を使用している。このため、電荷蓄積膜ＥＣからの電荷の流出を防止するために設けられている第１電位障壁膜ＥＢ１および第２電位障壁膜ＥＢ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。
【００５２】
そして、電荷蓄積膜ＥＣ上に形成されている第２電位障壁膜ＥＢ２は、例えば、酸化シリコン膜ＯＸ２から形成されている。ここで、本実施の形態１におけるＭＯＮＯＳ型トランジスタＱ１では、第１電位障壁膜ＥＢ１の膜厚が、第２電位障壁膜ＥＢ２の膜厚よりも薄くなっている。具体的に、第１電位障壁膜ＥＢ１を構成する酸化シリコン膜ＯＸ１の膜厚は、第２電位障壁膜ＥＢ２を構成する酸化シリコン膜ＯＸ２の膜厚よりも薄くなっている。これは、本実施の形態１におけるＭＯＮＯＳ型トランジスタＱ１では、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）から第１電位障壁膜ＥＢ１を介して電子を電荷蓄積膜ＥＣに注入することにより、書き込み動作を行ない、かつ、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）から第１電位障壁膜ＥＢ１を介して正孔を電荷蓄積膜ＥＣに注入することにより、消去動作を行なうためである。つまり、本実施の形態１におけるＭＯＮＯＳ型トランジスタＱ１は、第１電位障壁膜ＥＢ１をトンネル絶縁膜として使用しており、第１電位障壁膜ＥＢ１をトンネル絶縁膜として機能させるには、膜厚を非常に薄くする必要があるからである。このことを表現するため、本実施の形態１では、トンネル絶縁膜として使用する第１電位障壁膜ＥＢ１の膜厚が第２電位障壁膜ＥＢ２の膜厚よりも薄くなっていると表現している。なお、上述した書き込み動作とは、電荷蓄積膜ＥＣに電子を注入して、ＭＯＮＯＳ型トランジスタＱ１のしきい値電圧を高くする動作をいい、消去動作とは、電荷蓄積膜ＥＣに正孔を注入して、ＭＯＮＯＳ型トランジスタＱ１のしきい値電圧を低くする動作として定義される。以上のようにして、メモリセル形成領域ＭＣＲにＭＯＮＯＳ型トランジスタＱ１が形成されている。
【００５３】
次に、図３において、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成された低耐圧ＭＩＳＦＥＴＱ２の構成について説明する。半導体基板１Ｓ上には素子を分離する素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで分離された活性領域に低耐圧ＭＩＳＦＥＴＱ２が形成されている。低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内には、ウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ２が形成されている。半導体基板１Ｓおよびｐ型ウェルＰＷＬ２には、ボロン（ホウ素）などのｐ型不純物が導入されている。一方、ウェル分離層ＮＩＳＯには、リンや砒素などのｎ型不純物が導入されている。半導体基板１Ｓに形成されたｐ型ウェルＰＷＬ２上に低耐圧ＭＩＳＦＥＴＱ２が形成されている。
【００５４】
低耐圧ＭＩＳＦＥＴＱ２では、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ２上にゲート絶縁膜ＧＯＸ２が形成されており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜ＯＸ４から形成され、ゲート電極Ｇ２は、低抵抗化のため、例えば、ポリシリコン膜ＰＦ２とシリサイド膜ＣＳの積層膜から形成されている。シリサイド膜ＣＳは、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、または、プラチナシリサイド膜、ニッケルプラチナシリサイド膜などから形成されている。
【００５５】
ゲート電極Ｇ２の両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、ｎ型不純物拡散領域ＥＸ２が形成されている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、ｎ型不純物拡散領域ＥＸ２の外側にｎ型不純物拡散領域ＮＲ２が形成され、このｎ型不純物拡散領域ＮＲ２の表面にシリサイド膜ＣＳが形成されている。
【００５６】
サイドウォールＳＷは、低耐圧ＭＩＳＦＥＴＱ２の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、低耐圧ＭＩＳＦＥＴＱ２のソース領域およびドレイン領域は、ｎ型不純物拡散領域ＥＸ２とｎ型不純物拡散領域ＮＲ２より形成されている。このとき、ｎ型不純物拡散領域ＥＸ２の不純物濃度は、ｎ型不純物拡散領域ＮＲ２の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度のｎ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。
【００５７】
続いて、図３において、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成された中耐圧ＭＩＳＦＥＴＱ３の構成について説明する。半導体基板１Ｓ上には素子を分離する素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで分離された活性領域に中耐圧ＭＩＳＦＥＴＱ３が形成されている。中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内には、ウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ３が形成されている。半導体基板１Ｓおよびｐ型ウェルＰＷＬ３には、ボロン（ホウ素）などのｐ型不純物が導入されている。一方、ウェル分離層ＮＩＳＯには、リンや砒素などのｎ型不純物が導入されている。半導体基板１Ｓに形成されたｐ型ウェルＰＷＬ３上に中耐圧ＭＩＳＦＥＴＱ３が形成されている。
【００５８】
中耐圧ＭＩＳＦＥＴＱ３では、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ３上にゲート絶縁膜ＧＯＸ３が形成されており、このゲート絶縁膜ＧＯＸ３上にゲート電極Ｇ３が形成されている。ゲート絶縁膜ＧＯＸ３は、例えば、酸化シリコン膜ＯＸ３と酸化シリコン膜ＯＸ４の積層膜から形成され、ゲート電極Ｇ３は、低抵抗化のため、例えば、ポリシリコン膜ＰＦ２とシリサイド膜ＣＳの積層膜から形成されている。シリサイド膜ＣＳは、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、または、プラチナシリサイド膜、ニッケルプラチナシリサイド膜などから形成されている。
【００５９】
ゲート電極Ｇ３の両側の側壁には、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、ｎ型不純物拡散領域ＥＸ３が形成されている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、ｎ型不純物拡散領域ＥＸ３の外側にｎ型不純物拡散領域ＮＲ３が形成され、このｎ型不純物拡散領域ＮＲ３の表面にシリサイド膜ＣＳが形成されている。
【００６０】
サイドウォールＳＷは、中耐圧ＭＩＳＦＥＴＱ３の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、中耐圧ＭＩＳＦＥＴＱ３のソース領域およびドレイン領域は、ｎ型不純物拡散領域ＥＸ３とｎ型不純物拡散領域ＮＲ３より形成されている。このとき、ｎ型不純物拡散領域ＥＸ３の不純物濃度は、ｎ型不純物拡散領域ＮＲ３の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度のｎ型不純物拡散領域ＥＸ３とすることにより、ゲート電極Ｇ３の端部下における電界集中を抑制できる。
【００６１】
次に、図３において、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成された高耐圧ＭＩＳＦＥＴＱ４の構成について説明する。半導体基板１Ｓ上には素子を分離する素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで分離された活性領域に高耐圧ＭＩＳＦＥＴＱ４が形成されている。高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内には、ウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ４が形成されている。半導体基板１Ｓおよびｐ型ウェルＰＷＬ４には、ボロン（ホウ素）などのｐ型不純物が導入されている。一方、ウェル分離層ＮＩＳＯには、リンや砒素などのｎ型不純物が導入されている。半導体基板１Ｓに形成されたｐ型ウェルＰＷＬ４上に高耐圧ＭＩＳＦＥＴＱ４が形成されている。
【００６２】
高耐圧ＭＩＳＦＥＴＱ４では、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ４上にゲート絶縁膜ＧＯＸ４が形成されており、このゲート絶縁膜ＧＯＸ４上にゲート電極Ｇ４が形成されている。ゲート絶縁膜ＧＯＸ４は、例えば、酸化シリコン膜ＰＲＥＯＸ１と、酸化シリコン膜ＯＸ１と、窒化シリコン膜ＳＮ１と、酸化シリコン膜ＯＸ２の積層膜から形成されている。このとき、本実施の形態１では、酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１とを合わせた膜厚が、酸化シリコン膜ＯＸ２の膜厚よりも厚くなっている。なお、酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１は同じ種類の膜から形成されているので、酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１とは一体化しているということができる。また、ゲート電極Ｇ４は、低抵抗化のため、例えば、ポリシリコン膜ＰＦ１とシリサイド膜ＣＳの積層膜から形成されている。シリサイド膜ＣＳは、例えば、コバルトシリサイド膜、ニッケルシリサイド膜、または、プラチナシリサイド膜、ニッケルプラチナシリサイド膜などから形成されている。
【００６３】
ゲート電極Ｇ４の両側の側壁には、酸化シリコン膜（ライト酸化シリコン膜）ＬＯＸ１を介して、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の半導体基板１Ｓ内には、半導体領域として、ｎ型不純物拡散領域ＥＸ４が形成されている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、ｎ型不純物拡散領域ＥＸ４の外側にｎ型不純物拡散領域ＮＲ４が形成され、このｎ型不純物拡散領域ＮＲ４の表面にシリサイド膜ＣＳが形成されている。
【００６４】
サイドウォールＳＷは、高耐圧ＭＩＳＦＥＴＱ４の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、高耐圧ＭＩＳＦＥＴＱ４のソース領域およびドレイン領域は、ｎ型不純物拡散領域ＥＸ４とｎ型不純物拡散領域ＮＲ４より形成されている。このとき、ｎ型不純物拡散領域ＥＸ４の不純物濃度は、ｎ型不純物拡散領域ＮＲ４の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度のｎ型不純物拡散領域ＥＸ４とすることにより、ゲート電極Ｇ４の端部下における電界集中を抑制できる。
【００６５】
次に、図３に示すように、ＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３、および、高耐圧ＭＩＳＦＥＴＱ４を形成した半導体基板１Ｓの上方には多層配線が形成されている。以下に、多層配線の構成について説明する。図３に示すように、ＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３、および、高耐圧ＭＩＳＦＥＴＱ４を形成した半導体基板１Ｓ上には、ＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３、および、高耐圧ＭＩＳＦＥＴＱ４を覆うように窒化シリコン膜ＳＮ２が形成されており、この窒化シリコン膜ＳＮ２上にコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（tetra ethyl ortho silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬおよび窒化シリコン膜ＳＮ２を貫通して、ＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３、および、高耐圧ＭＩＳＦＥＴＱ４のソース領域やドレイン領域に達するプラグＰＬＧが形成されている。このプラグＰＬＧは、例えば、チタン膜と、チタン膜上に形成された窒化チタン膜と、窒化チタン膜上に形成されたタングステン膜とをコンタクトホールＣＮＴに埋め込むことにより形成されている。チタン膜および窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜である。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜のいずれかの膜から形成されていてもよい。
【００６６】
続いて、コンタクト層間絶縁膜ＣＩＬ上に第１配線層として配線Ｌ１が形成されている。具体的に、配線Ｌ１は、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上に形成されたバリア絶縁膜（図示せず）と層間絶縁膜ＩＬ１に埋め込まれるように形成されている。つまり、バリア絶縁膜（図示せず）と層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧが露出する配線溝に、バリア導体膜と、銅を主体とする膜（以下、銅膜と記載する）を埋め込むことにより、配線Ｌ１が形成されている。つまり、配線Ｌ１は、配線溝の側面と底面を覆うように形成されたバリア導体膜と、バリア導体膜上で配線溝を埋め込むように形成された銅膜から形成されている。さらに、配線Ｌ１上に多層配線が形成されるが、本実施の形態１では、その説明を省略する。以上のようにして、半導体基板１Ｓ上にＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３、および、高耐圧ＭＩＳＦＥＴＱ４が形成され、このＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３、および、高耐圧ＭＩＳＦＥＴＱ４の上方に配線Ｌ１が形成されている。
【００６７】
本実施の形態１における半導体装置は上記のように構成されており、まず、低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３、および、高耐圧ＭＩＳＦＥＴＱ４の相違点の１つについて説明する。低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３、および、高耐圧ＭＩＳＦＥＴＱ４の相違点の１つは、ゲート耐圧が異なる点である。ここでいうゲート耐圧とは、ゲート電極と半導体基板１Ｓ内のチャネル形成領域との間の耐圧を意味している。具体的に、ゲート耐圧は、低耐圧ＭＩＳＦＥＴＱ２よりも中耐圧ＭＩＳＦＥＴＱ３の方が高くなっており、さらに、中耐圧ＭＩＳＦＥＴＱ３よりも高耐圧ＭＩＳＦＥＴＱ４の方が高くなっている。
【００６８】
この関係を実現するデバイス構造が図３に示されている。例えば、低耐圧ＭＩＳＦＥＴＱ２のゲート絶縁膜ＧＯＸ２は、比較的薄い酸化シリコン膜ＯＸ４から形成されている一方、中耐圧ＭＩＳＦＥＴＱ３のゲート絶縁膜ＧＯＸ３は、比較的厚い酸化シリコン膜ＯＸ３と比較的薄い酸化シリコン膜ＯＸ４の積層膜から形成されている。したがって、低耐圧ＭＩＳＦＥＴＱ２のゲート絶縁膜ＧＯＸ２（酸化シリコン膜ＯＸ４）は、中耐圧ＭＩＳＦＥＴＱ３のゲート絶縁膜ＧＯＸ３（酸化シリコン膜ＯＸ３＋酸化シリコン膜ＯＸ４）よりも薄く構成されている。このことは、低耐圧ＭＩＳＦＥＴＱ２のゲート耐圧よりも、中耐圧ＭＩＳＦＥＴＱ３のゲート耐圧の方が高いことを意味している。
【００６９】
次に、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４は、酸化シリコン膜ＰＲＥＯＸ１と、酸化シリコン膜ＯＸ１と、窒化シリコン膜ＳＮ１と、酸化シリコン膜ＯＸ２から形成されている。したがって、図３から明らかなように、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４は、中耐圧ＭＩＳＦＥＴＱ３のゲート絶縁膜ＧＯＸ３よりも厚く形成されていることがわかる。このことから、高耐圧ＭＩＳＦＥＴＱ４のゲート耐圧は、中耐圧ＭＩＳＦＥＴＱ３のゲート耐圧よりも高くなっている。
【００７０】
ここで、本実施の形態１の特徴は、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４の構成にある。以下に、この特徴について説明する。
【００７１】
まず、第１特徴点は、図３に示すように、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を、酸化シリコン膜と窒化シリコン膜という異なる種類の膜から形成している点にある。具体的に、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を、酸化シリコン膜ＰＲＥＯＸ１と、この酸化シリコン膜ＰＲＥＯＸ１上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から形成している。これにより、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ４の信頼性向上を図ることができる。この理由について図面を参照しながら説明する。
【００７２】
図４は、一般的な高耐圧ＭＩＳＦＥＴＱＰのゲート電極近傍を拡大して示す図である。図４において、半導体基板内に形成されたｐ型ウェルＰＷＬ上に酸化シリコン膜ＯＸからなるゲート絶縁膜が形成されており、この酸化シリコン膜ＯＸ上にゲート電極Ｇが形成されている。このように構成されている一般的な高耐圧ＭＩＳＦＥＴＱＰでは、例えば、図４に示すように、ゲート絶縁膜を構成する酸化シリコン膜ＯＸにピンホールＰＨ１が形成されると、高耐圧ＭＩＳＦＥＴＱＰでは、ゲート電極Ｇに比較的高い電圧が印加されるので、酸化シリコン膜ＯＸに形成されたピンホールＰＨ１を介して、ゲート電極Ｇと半導体基板の間にリーク電流が流れ、高耐圧ＭＩＳＦＥＴＱＰの動作不良を招くことになる。つまり、ゲート絶縁膜を酸化シリコン膜ＯＸという一種類の膜から形成すると、この酸化シリコン膜ＯＸにピンホールＰＨ１が形成される場合、このピンホールＰＨ１が酸化シリコン膜ＯＸを貫通するように形成されやすくなる。この結果、ゲート電極Ｇに比較的大きな電圧を印加する高耐圧ＭＩＳＦＥＴＱＰでは、酸化シリコン膜ＯＸに形成されたピンホールＰＨ１を介したリーク電流が発生しやすくなり、高耐圧ＭＩＳＦＥＴＱＰの信頼性低下を招くことになる。
【００７３】
これに対し、図５は、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ４のゲート電極近傍を拡大して示す図である。図５において、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ４は、半導体基板内に形成されたｐ型ウェルＰＷＬ４上にゲート絶縁膜ＧＯＸ４を有しており、このゲート絶縁膜ＧＯＸ４上にゲート電極Ｇ４が形成されている。このとき、ゲート絶縁膜ＧＯＸ４は、酸化シリコン膜ＰＲＥＯＸ１と、酸化シリコン膜ＯＸ１と、窒化シリコン膜ＳＮ１と、酸化シリコン膜ＯＸ２からなる積層膜で形成されている。
【００７４】
例えば、酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１は、半導体基板を熱酸化する熱酸化法で形成される。したがって、酸化シリコン膜ＰＲＥＯＸ１にピンホールＰＨ２が形成されると、この酸化シリコン膜ＰＲＥＯＸ１上に形成される酸化シリコン膜ＯＸ１も半導体基板を熱酸化して形成されるものであるため、同じ位置にピンホールＰＨが形成されやすくなる。このことから、例えば、図５に示すように、酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１を貫通するピンホールＰＨ２が形成される。
【００７５】
ところが、本実施の形態１では、酸化シリコン膜ＯＸ１上に種類の異なる窒化シリコン膜ＳＮ１を形成している。この窒化シリコン膜ＳＮ１は、例えば、熱酸化法とは異なるＣＶＤ法（Chemical Vapor Deposition）で形成されるため、ピンホールＰＨ２上の窒化シリコン膜ＳＮ１にピンホールが形成されることはほとんどないと考えられる。すなわち、熱酸化法で形成された酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１上に、熱酸化法とは異なるＣＶＤ法で窒化シリコン膜ＳＮ１を形成しているので、酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１に形成されたピンホールＰＨ２と同じ位置の窒化シリコン膜ＳＮ１にピンホールが形成されることは確率的に極めて低いということができる。このことから、図５に示すように、たとえ酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１を貫通するピンホールＰＨ２が形成されたとしても、このピンホールＰＨ２は、窒化シリコン膜ＳＮ１および窒化シリコン膜ＳＮ１上に形成される酸化シリコン膜ＯＸ２を貫通することはない。つまり、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を製法も種類も異なる酸化シリコン膜ＰＲＥＯＸ１、ＯＸ１、ＯＸ２と窒化シリコン膜ＳＮ１の積層膜で形成しているので、ゲート絶縁膜ＧＯＸ４を貫通するピンホールＰＨ２は形成されにくくなるのである。この結果、ゲート電極Ｇに比較的大きな電圧を印加する高耐圧ＭＩＳＦＥＴＱ４であっても、ピンホールＰＨ２がゲート絶縁膜ＧＯＸ４を貫通していないため、ピンホールＰＨ２を介したリーク電流を抑制することができる。したがって、図５に示す本実施の形態１における高耐圧ＭＩＳＦＥＴＱ４によれば、図４に示す一般的な高耐圧ＭＩＳＦＥＴＱＰに比べて、信頼性向上を図ることができる。
【００７６】
続いて、本実施の形態１における第２特徴点は、図３に示すように、ＭＯＮＯＳ型トランジスタＱ１の第１電位障壁膜ＥＢ１を構成する酸化シリコン膜ＯＸ１と、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を構成する酸化シリコン膜ＯＸ１とを同じ膜から形成し、ＭＯＮＯＳ型トランジスタＱ１の電荷蓄積膜ＥＣを構成する窒化シリコン膜ＳＮ１と、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を構成する窒化シリコン膜ＳＮ１とを同じ膜から形成している点にある。さらに、ＭＯＮＯＳ型トランジスタＱ１の第２電位障壁膜ＥＢ２を構成する酸化シリコン膜ＯＸ２と、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を構成する酸化シリコン膜ＯＸ２とを同じ膜で形成している点が第２特徴点である。つまり、ＭＯＮＯＳ型トランジスタＱ１のＯＮＯ膜（酸化シリコン膜ＯＸ１＋窒化シリコン膜ＳＮ１＋酸化シリコン膜ＯＸ２）を高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４の一部として利用している点が本実施の形態１における第２特徴点である。
【００７７】
これにより、後述するように、ＭＯＮＯＳ型トランジスタＱ１と高耐圧ＭＩＳＦＥＴＱ４とを備える半導体装置の製造方法において、ＭＯＮＯＳ型トランジスタＱ１と高耐圧ＭＩＳＦＥＴＱ４の製造工程の一部を共有化することができるので、製造工程の簡略化を図ることができるのである。つまり、本実施の形態１では、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を製法も種類も異なる酸化シリコン膜ＰＲＥＯＸ１、ＯＸ１、ＯＸ２と窒化シリコン膜ＳＮ１から構成して信頼向上を図ることができるという特徴構造を、製造工程を工夫することにより簡略化して製造できるという顕著な効果を得ることができるのである。
【００７８】
次に、本実施の形態１における第３特徴点は、図３に示すように、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４において、ＭＯＮＯＳ型トランジスタＱ１と同じ構成を有するＯＮＯ膜の下層に酸化シリコン膜ＰＲＥＯＸ１を形成している点にある。例えば、第１特徴点で説明したように、ゲート絶縁膜ＧＯＸ４を貫通するピンホールを形成しない観点からは、ＭＯＮＯＳ型トランジスタＱ１と同じ構成を有するＯＮＯ膜だけで、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を構成することが考えられる。
【００７９】
しかし、ＭＯＮＯＳ型トランジスタＱ１のＯＮＯ膜は、酸化シリコン膜ＯＸ１をトンネルして電子を電荷蓄積膜ＥＣに注入することにより書き込み動作を行ない、かつ、酸化シリコン膜ＯＸ１をトンネルして正孔を電荷蓄積膜ＥＣに注入することにより消去動作を行なうように構成されている。すなわち、ＯＮＯ膜を構成する酸化シリコン膜ＯＸ１は、電子や正孔をトンネルさせる機能を有しており、トンネル効果を起こさせるために、非常に薄い膜から構成されている。
【００８０】
したがって、ＭＯＮＯＳ型トランジスタＱ１に使用されているＯＮＯ膜を、そのまま高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４に使用すると、以下に示す不都合が生じる。例えば、高耐圧ＭＩＳＦＥＴＱ４をオンしている場合、ゲート電極Ｇ４の下層のチャネル形成領域に電流が流れる。この場合、ＯＮＯ膜を構成する酸化シリコン膜ＯＸ１が非常に薄い膜であるので、この電流を構成する電子が非常に薄い酸化シリコン膜ＯＸ１をトンネルして酸化シリコン膜ＯＸ１上に形成されている窒化シリコン膜ＳＮ１のトラップ準位に捕獲されることが生じる。この結果、高耐圧ＭＩＳＦＥＴＱ４のしきい値電圧が変動することになる。つまり、ＭＯＮＯＳ型トランジスタＱ１に使用されているＯＮＯ膜を、そのまま高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４に使用すると、不本意なトンネル効果によって、高耐圧ＭＩＳＦＥＴＱ４のしきい値電圧が変動してしまう問題点が発生する。このため、ＭＯＮＯＳ型トランジスタＱ１に使用されているＯＮＯ膜を、そのまま高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４に使用することはできないのである。
【００８１】
そこで、本実施の形態１では、図３に示すように、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４として、ＭＯＮＯＳ型トランジスタＱ１に使用されているＯＮＯ膜を使用するとともに、このＯＮＯ膜の下層に酸化シリコン膜ＰＲＥＯＸ１を形成している。これにより、トンネル絶縁膜として機能していた酸化シリコン膜ＯＸ１の下層に比較的厚い酸化シリコン膜ＰＲＥＯＸ１が形成されることになるので、トンネル効果によって窒化シリコン膜ＳＮ１に電荷が注入されることを抑制することができる。この結果、高耐圧ＭＩＳＦＥＴＱ４のしきい値電圧の変動を抑制することができるのである。このように、本実施の形態１において、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を構成する酸化シリコン膜ＰＲＥＯＸ１は、トンネル効果を抑制して、電荷がＯＮＯ膜を構成する窒化シリコン膜ＳＮ１に注入されることを抑制する機能を有していることになる。以上のことから、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ４では、第３特徴点を実現する構成例として、酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１とを合わせた膜厚が、酸化シリコン膜ＯＸ２の膜厚よりも厚くなるように構成している。
【００８２】
続いて、本実施の形態１における第４特徴点は、図３に示すように、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４の一部に酸化シリコン膜よりも誘電率の高い窒化シリコン膜ＳＮ１を使用している点である。窒化シリコン膜ＳＮ１は、酸化シリコン膜よりも誘電率の高い膜である。したがって、窒化シリコン膜ＳＮ１をゲート絶縁膜ＧＯＸ４の一部に使用する場合、高耐圧ＭＩＳＦＥＴＱ４のゲート容量（ゲート電極Ｇ４を上部電極とし、ゲート絶縁膜ＧＯＸ４を容量絶縁膜とし、チャネル形成領域を下部電極とする容量素子）の低下を抑制しながら、ゲート絶縁膜ＧＯＸ４の物理膜厚を厚くすることができる。このことは、高耐圧ＭＩＳＦＥＴＱ４の性能低下を抑制しながら、ゲート電極Ｇ４とチャネル形成領域との間のリーク電流を低下させることができるとともに、ゲート耐圧を向上できることを意味している。つまり、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４の一部に窒化シリコン膜ＳＮ１を使用することにより、高耐圧ＭＩＳＦＥＴＱ４の性能低下を抑制しながら、ゲート電極Ｇ４とチャネル形成領域との間のリーク電流を低下させることができ、さらに、ゲート耐圧を向上できるという顕著な効果を得ることができるのである。
【００８３】
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。以下の説明では、まず、比較例１における半導体装置の製造方法について説明した後、この比較例１における半導体装置の製造方法を改良した本実施の形態１における半導体装置の製造方法について説明する。
【００８４】
はじめに、図６〜図２４を使用して比較例１における半導体装置の製造方法について説明する。図６に示すように、半導体基板１Ｓの主面側に素子分離領域ＳＴＩを形成した後、イオン注入法を使用して、リンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入することにより、ｎ型半導体領域からなるウェル分離層ＮＩＳＯを形成する。
【００８５】
次に、図７に示すように、半導体基板１Ｓの主面（表面）上に酸化シリコン膜ＰＲＥＯＸ１を形成する。この酸化シリコン膜ＰＲＥＯＸ１は、例えば、熱酸化法により形成することができる。そして、図８に示すように、酸化シリコン膜ＰＲＥＯＸ１上にレジスト膜ＦＲ１を塗布した後、このレジスト膜ＦＲ１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲ、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲ、および、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲを覆い、かつ、メモリセル形成領域ＭＣＲを露出するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１をマスクにしたイオン注入法により、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ１を形成することができる。さらに、パターニングしたレジスト膜ＦＲ１をマスクにしたエッチングにより、メモリセル形成領域ＭＣＲに露出している酸化シリコン膜ＰＲＥＯＸ１を除去する。
【００８６】
続いて、パターニングしたレジスト膜ＦＲ１を除去した後、図９に示すように、半導体基板１Ｓ上に酸化シリコン膜ＯＸ１を形成し、この酸化シリコン膜ＯＸ１上に窒化シリコン膜ＳＮ１を形成する。さらに、窒化シリコン膜ＳＮ１上に酸化シリコン膜ＯＸ２を形成し、この酸化シリコン膜ＯＸ２上にポリシリコン膜ＰＦ１を形成する。そして、ポリシリコン膜ＰＦ１上にキャップ絶縁膜ＣＡＰ１を形成する。
【００８７】
酸化シリコン膜ＯＸ１は、例えば、熱酸化法を使用することにより形成され、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２は、例えば、ＣＶＤ法を使用することにより形成される。また、ポリシリコン膜ＰＦ１やキャップ絶縁膜ＣＡＰ１も、例えば、ＣＶＤ法を使用することにより形成される。なお、キャップ絶縁膜ＣＡＰ１は、例えば、酸化シリコン膜から形成されている。
【００８８】
次に、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、キャップ絶縁膜ＣＡＰ１、ポリシリコン膜ＰＦ１、酸化シリコン膜ＯＸ２および窒化シリコン膜ＳＮ１を加工する。具体的に、キャップ絶縁膜ＣＡＰ１は、メモリセル形成領域ＭＣＲのゲート電極形成領域にだけ残存するようにパターニングされ、パターニングされたキャップ絶縁膜ＣＡＰ１をマスクにしたエッチングにより、ポリシリコン膜ＰＦ１をパターニングする。これにより、メモリセル形成領域ＭＣＲにポリシリコン膜ＰＦ１からなるメモリゲート電極Ｇ１が形成される。さらに、形成したメモリゲート電極Ｇ１をマスクにしたエッチングにより、酸化シリコン膜ＯＸ２をパターニングする。この段階で、メモリゲート電極Ｇ１の下層に形成されている酸化シリコン膜ＯＸ２だけが残存し、その他の領域に形成されている酸化シリコン膜ＯＸ２は除去される。そして、酸化シリコン膜ＯＸ２を除去することにより露出した窒化シリコン膜ＳＮ１を途中までエッチングする。
【００８９】
続いて、図１１に示すように、半導体基板１Ｓの表面に窒化シリコン膜ＳＮ１が露出した状態で、熱酸化法を実施することにより、メモリゲート電極Ｇ１の側面に酸化シリコン膜ＬＯＸ１を形成する（ライト酸化）。
【００９０】
その後、図１２に示すように、メモリセル形成領域ＭＣＲに形成されているメモリゲート電極Ｇ１をマスクにして半導体基板１Ｓの表面に残存する窒化シリコン膜ＳＮ１を除去し、さらに、窒化シリコン膜ＳＮ１を除去することにより露出した酸化シリコン膜ＯＸ１も除去する。このようにして、メモリセル形成領域ＭＣＲに形成されているメモリゲート電極Ｇ１の下層にだけ酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ１が残存することになる。この残存している酸化シリコン膜ＯＸ２が第２電位障壁膜ＥＢ２となり、窒化シリコン膜ＳＮ１が電荷蓄積膜ＥＣとなる。さらに、酸化シリコン膜ＯＸ１が第１電位障壁膜ＥＢ１となる。このとき、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲ、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲでは、酸化シリコン膜ＰＲＥＯＸ１が露出する。
【００９１】
次に、酸化シリコン膜ＰＲＥＯＸ１を除去した後、図１３に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＰＲＥＯＸ２を形成する。酸化シリコン膜ＰＲＥＯＸ２は、例えば、熱酸化法により形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ２を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ３を形成することができる。さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ４を形成することができる。
【００９２】
続いて、酸化シリコン膜ＰＲＥＯＸ２を除去した後、図１４に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＨＧＡＴを形成する。この酸化シリコン膜ＨＧＡＴも熱酸化法を使用することにより形成することができる。そして、図１５に示すように、酸化シリコン膜ＨＧＡＴ上にレジスト膜ＦＲ２を塗布した後、このレジスト膜ＦＲ２に対して露光・現像処理を施すことによりパターニングする。レジスト膜ＦＲ２のパターニングは、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲにレジスト膜ＦＲ２が残存し、メモリセル形成領域ＭＣＲと中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されているレジスト膜ＦＲ２を除去するように行なわれる。その後、パターニングしたレジスト膜ＦＲ２をマスクしたエッチングにより、酸化シリコン膜ＨＧＡＴをパターニングする。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲにだけ酸化シリコン膜ＨＧＡＴが残存し、メモリセル形成領域ＭＣＲと中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されている酸化シリコン膜ＨＧＡＴが除去される。
【００９３】
次に、パターニングしたレジスト膜ＦＲ２を除去した後、図１６に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ３を形成する。この酸化シリコン膜ＯＸ３は、例えば、熱酸化法により形成することができる。そして、図１７に示すように、酸化シリコン膜ＯＸ３上にレジスト膜ＦＲ３を塗布した後、このレジスト膜ＦＲ３に対して露光・現像処理を施すことによりパターニングする。レジスト膜ＦＲ３のパターニングは、メモリセル形成領域ＭＣＲと中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲにレジスト膜ＦＲ３が残存し、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されているレジスト膜ＦＲ３を除去するように行なわれる。その後、パターニングしたレジスト膜ＦＲ３をマスクしたエッチングにより、酸化シリコン膜ＯＸ３をパターニングする。これにより、メモリセル形成領域ＭＣＲと中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに酸化シリコン膜ＯＸ３が残存し、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されている酸化シリコン膜ＯＸ３が除去される。
【００９４】
続いて、パターニングしたレジスト膜ＦＲ３を除去した後、図１８に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ４を形成する。酸化シリコン膜ＯＸ４は、例えば、熱酸化法により形成することができる。さらに、図示はしないが、酸化シリコン膜ＯＸ４上にポリシリコン膜とキャップ絶縁膜を形成する。そして、図１９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、キャップ絶縁膜ＣＡＰ２とポリシリコン膜ＰＦ２をパターニングする。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲでは、ポリシリコン膜ＰＦ２からなるゲート電極Ｇ２を形成し、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲでは、ポリシリコン膜ＰＦ２からなるゲート電極Ｇ３を形成する。さらに、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲでは、ポリシリコン膜ＰＦ２からなるゲート電極Ｇ４が形成される。このとき、メモリセル形成領域ＭＣＲでは、メモリゲート電極Ｇ１の側壁にポリシリコン膜ＰＦ２からなるサイドウォールが形成される。
【００９５】
さらに、ゲート電極Ｇ２〜Ｇ４をマスクとして、酸化シリコン膜ＯＸ４、酸化シリコン膜ＯＸ３および酸化シリコン膜ＨＧＡＴを除去する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲでは、ゲート電極Ｇ２の下層に酸化シリコン膜ＯＸ４からなるゲート絶縁膜ＧＯＸ２が形成され、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲでは、ゲート電極Ｇ３の下層に酸化シリコン膜ＯＸ４と酸化シリコン膜ＯＸ３からなるゲート絶縁膜ＧＯＸ３が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲでは、ゲート電極Ｇ４の下層に酸化シリコン膜ＯＸ４、酸化シリコン膜ＯＸ３および酸化シリコン膜ＨＧＡＴからなるゲート絶縁膜ＧＯＸ４が形成される。
【００９６】
そして、メモリセル形成領域ＭＣＲに形成されているメモリゲート電極Ｇ１の側壁に形成されているサイドウォール（ポリシリコン膜ＰＦ２）を除去した後、図２０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲに形成されているメモリゲート電極Ｇ１に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ１を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されているゲート電極Ｇ２に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ２を形成することができる。
【００９７】
次に、図２１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されているゲート電極Ｇ３に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ３を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているゲート電極Ｇ４に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ４を形成することができる。
【００９８】
続いて、図２２に示すように、半導体基板１Ｓの主面上に酸化シリコン膜を形成した後、形成した酸化シリコン膜に対して異方性エッチングを施すことにより、サイドウォールＳＷを形成する。具体的には、メモリセル形成領域ＭＣＲに形成されているゲート積層構造体（酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＮ１と酸化シリコン膜ＯＸ２とメモリゲート電極Ｇ１からなる積層構造体）の両側の側壁にサイドウォールＳＷを形成する。同様に、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されているゲート積層構造体（ゲート絶縁膜ＧＯＸ２とゲート電極Ｇ２からなる積層構造体）の両側の側壁にサイドウォールＳＷを形成し、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されているゲート積層構造体（ゲート絶縁膜ＧＯＸ３とゲート電極Ｇ３からなる積層構造体）の両側の側壁にサイドウォールＳＷを形成する。同様に、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているゲート積層構造体（ゲート絶縁膜ＧＯＸ４とゲート電極Ｇ４からなる積層構造体）の両側の側壁にサイドウォールＳＷを形成する。
【００９９】
その後、図２３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ１を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ２を形成することができる。
【０１００】
さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ３を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ４を形成することができる。
【０１０１】
その後、半導体基板１Ｓ上にコバルト膜を形成する。このとき、メモリゲート電極Ｇ１とゲート電極Ｇ２〜ゲート電極Ｇ４に直接接するようにコバルト膜が形成される。同様に、ｎ型不純物拡散領域ＮＲ１〜ｎ型不純物拡散領域ＮＲ４にもコバルト膜が直接接する。
【０１０２】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、図２４に示すように、コバルト膜を形成した後、熱処理を施すことにより、メモリゲート電極Ｇ１を構成するポリシリコン膜ＰＦ１や、ゲート電極Ｇ２〜ゲート電極Ｇ４を構成するポリシリコン膜ＰＦ２とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＣＳを形成する。これにより、メモリゲート電極Ｇ１は、ポリシリコン膜ＰＦ１とシリサイド膜ＣＳの積層構造となり、ゲート電極Ｇ２〜ゲート電極Ｇ４は、ポリシリコン膜ＰＦ２とシリサイド膜ＣＳの積層構造となる。シリサイド膜ＣＳは、メモリゲート電極Ｇ１およびゲート電極Ｇ２〜ゲート電極Ｇ４の低抵抗化のために形成される。同様に、上述した熱処理により、ｎ型不純物拡散領域ＮＲ１〜ｎ型不純物拡散領域ＮＲ４の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＣＳが形成される。このため、ｎ型不純物拡散領域ＮＲ１〜ｎ型不純物拡散領域ＮＲ４においても低抵抗化を図ることができる。
【０１０３】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜からなるシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルシリサイド膜、チタンシリサイド膜、ニッケルプラチナシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＣＳを形成するようにしてもよい。以上のようにして、例えば、半導体基板１Ｓ上にＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３および高耐圧ＭＩＳＦＥＴＱＣを形成することができる。
【０１０４】
上述した比較例１における半導体装置の製造方法で製造される高耐圧ＭＩＳＦＥＴＱＣのゲート絶縁膜ＧＯＸ４は、酸化シリコン膜ＨＧＡＴと酸化シリコン膜ＯＸ３と酸化シリコン膜ＯＸ４から形成されている。したがって、比較例１における製造方法自体では、図３に示すような本実施の形態１の特徴的構造である高耐圧ＭＩＳＦＥＴＱ４を製造することはできない。つまり、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＮ１と酸化シリコン膜ＯＸ２から形成しているため、比較例１自体の製造方法をそのまま適用することはできない。そこで、本実施の形態１では、比較例１における半導体装置の製造方法に工夫を施して、本実施の形態１における高耐圧ＭＩＳＦＥＴＱ４を製造できるようにしている。以下に、工夫を施した本実施の形態１における半導体装置の製造方法について図２５〜図４０を参照しながら説明する。
【０１０５】
まず、図２５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓに形成される半導体素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、半導体素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。その後、イオン注入法を使用して、リンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入することにより、ｎ型半導体領域からなるウェル分離層ＮＩＳＯを形成する。
【０１０６】
次に、図２６に示すように、半導体基板１Ｓの主面（表面）上に酸化シリコン膜ＰＲＥＯＸ１を形成する。この酸化シリコン膜ＰＲＥＯＸ１は、例えば、熱酸化法により形成することができる。そして、図２７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ４を形成することができる。
【０１０７】
続いて、図２８に示すように、酸化シリコン膜ＰＲＥＯＸ１上にレジスト膜ＦＲ４を塗布した後、このレジスト膜ＦＲ４に対して露光・現像処理を施すことにより、レジスト膜ＦＲ４をパターニングする。レジスト膜ＦＲ４のパターニングは、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲ、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲ、および、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲを覆い、かつ、メモリセル形成領域ＭＣＲを露出するように行なわれる。その後、パターニングしたレジスト膜ＦＲ４をマスクにしたイオン注入法により、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ１を形成することができる。さらに、パターニングしたレジスト膜ＦＲ４をマスクにしたエッチングにより、メモリセル形成領域ＭＣＲに露出している酸化シリコン膜ＰＲＥＯＸ１を除去する。
【０１０８】
次に、パターニングしたレジスト膜ＦＲ４を除去した後、図２９に示すように、半導体基板１Ｓ上に酸化シリコン膜ＯＸ１を形成し、この酸化シリコン膜ＯＸ１上に窒化シリコン膜ＳＮ１を形成する。さらに、窒化シリコン膜ＳＮ１上に酸化シリコン膜ＯＸ２を形成し、この酸化シリコン膜ＯＸ２上にポリシリコン膜ＰＦ１を形成する。そして、ポリシリコン膜ＰＦ１上にキャップ絶縁膜ＣＡＰ１を形成する。
【０１０９】
酸化シリコン膜ＯＸ１は、例えば、熱酸化法を使用することにより形成され、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２は、例えば、ＣＶＤ法を使用することにより形成される。また、ポリシリコン膜ＰＦ１やキャップ絶縁膜ＣＡＰ１も、例えば、ＣＶＤ法を使用することにより形成される。なお、キャップ絶縁膜ＣＡＰ１は、例えば、酸化シリコン膜から形成されている。
【０１１０】
続いて、図３０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、キャップ絶縁膜ＣＡＰ１、ポリシリコン膜ＰＦ１、酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１および酸化シリコン膜ＰＲＥＯＸ１を加工する。具体的に、キャップ絶縁膜ＣＡＰ１は、メモリセル形成領域ＭＣＲのゲート電極形成領域と高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲのゲート電極形成領域にだけ残存するようにパターニングされ、パターニングされたキャップ絶縁膜ＣＡＰ１をマスクにしたエッチングにより、ポリシリコン膜ＰＦ１をパターニングする。これにより、メモリセル形成領域ＭＣＲにポリシリコン膜ＰＦ１からなるメモリゲート電極Ｇ１が形成され、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲにポリシリコン膜ＰＦ１からなるゲート電極Ｇ４が形成される。さらに、形成したメモリゲート電極Ｇ１およびゲート電極Ｇ４をマスクにしたエッチングにより、酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１、酸化シリコン膜ＯＸ１および酸化シリコン膜ＰＲＥＯＸ１を順次パターニングする。このようにして、メモリセル形成領域ＭＣＲに形成されているメモリゲート電極Ｇ１の下層に酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ１が残存することになる。この残存している酸化シリコン膜ＯＸ２が第２電位障壁膜ＥＢ２となり、窒化シリコン膜ＳＮ１が電荷蓄積膜ＥＣとなる。さらに、酸化シリコン膜ＯＸ１が第１電位障壁膜ＥＢ１となる。同様に、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているゲート電極Ｇ４の下層に酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１、酸化シリコン膜ＯＸ１および酸化シリコン膜ＰＲＥＯＸ１が残存することになる。この残存している酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＮ１と酸化シリコン膜ＯＸ２によりゲート絶縁膜ＧＯＸ４が形成される。
【０１１１】
続いて、図３１に示すように、熱酸化法を使用することにより、メモリゲート電極Ｇ１の側面に酸化シリコン膜ＬＯＸ１を形成し（ライト酸化）、かつ、ゲート電極Ｇ４の側壁に酸化シリコン膜ＬＯＸ１を形成する（ライト酸化）。
【０１１２】
次に、図３２に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＰＲＥＯＸ２を形成する。酸化シリコン膜ＰＲＥＯＸ２は、例えば、熱酸化法により形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ２を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ３を形成することができる。
【０１１３】
続いて、酸化シリコン膜ＰＲＥＯＸ２を除去した後、図３３に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ３を形成する。この酸化シリコン膜ＯＸ３は、例えば、熱酸化法により形成することができる。そして、図３４に示すように、酸化シリコン膜ＯＸ３上にレジスト膜ＦＲ５を塗布した後、このレジスト膜ＦＲ５に対して露光・現像処理を施すことによりパターニングする。レジスト膜ＦＲ５のパターニングは、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲにだけレジスト膜ＦＲ５が残存し、メモリセル形成領域ＭＣＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているレジスト膜ＦＲ５を除去するように行なわれる。その後、パターニングしたレジスト膜ＦＲ５をマスクしたエッチングにより、酸化シリコン膜ＯＸ３をパターニングする。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに酸化シリコン膜ＯＸ３が残存し、その他のメモリセル形成領域ＭＣＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されている酸化シリコン膜ＯＸ３が除去される。
【０１１４】
次に、パターニングしたレジスト膜ＦＲ５を除去した後、図３５に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ４を形成する。酸化シリコン膜ＯＸ４は、例えば、熱酸化法により形成することができる。ただし、半導体基板１Ｓの主面上に形成する膜（低耐圧ＭＩＳＦＥＴＱ２のゲート絶縁膜ＧＯＸ２となる膜）は、酸化シリコン膜ＯＸ４に限定されるものではなく種々変更可能であり、例えば、半導体基板１Ｓの主面上に形成する膜を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。
【０１１５】
また、半導体基板１Ｓの主面上に形成する膜（低耐圧ＭＩＳＦＥＴＱ２のゲート絶縁膜ＧＯＸ２となる膜）は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。例えば、高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１１６】
続いて、図示はしないが、酸化シリコン膜ＯＸ４上にポリシリコン膜とキャップ絶縁膜を形成する。そして、図３６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、キャップ絶縁膜ＣＡＰ２とポリシリコン膜ＰＦ２をパターニングする。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲでは、ポリシリコン膜ＰＦ２からなるゲート電極Ｇ２を形成し、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲでは、ポリシリコン膜ＰＦ２からなるゲート電極Ｇ３を形成する。このとき、メモリセル形成領域ＭＣＲでは、メモリゲート電極Ｇ１の側壁にポリシリコン膜ＰＦ２からなるサイドウォールが形成され、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲでは、ゲート電極Ｇ４の側壁にポリシリコン膜ＰＦ２からなるサイドウォールが形成される。
【０１１７】
さらに、ゲート電極Ｇ２とゲート電極Ｇ３をマスクとして、酸化シリコン膜ＯＸ４および酸化シリコン膜ＯＸ３を除去する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲでは、ゲート電極Ｇ２の下層に酸化シリコン膜ＯＸ４からなるゲート絶縁膜ＧＯＸ２が形成され、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲでは、ゲート電極Ｇ３の下層に酸化シリコン膜ＯＸ４と酸化シリコン膜ＯＸ３からなるゲート絶縁膜ＧＯＸ３が形成される。
【０１１８】
そして、メモリセル形成領域ＭＣＲに形成されているメモリゲート電極Ｇ１の側壁に形成されているサイドウォール（ポリシリコン膜ＰＦ２）と、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているゲート電極Ｇ４の側壁に形成されているサイドウォール（ポリシリコン膜ＰＦ２）を除去する。その後、図３７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲに形成されているメモリゲート電極Ｇ１に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ１を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されているゲート電極Ｇ２に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ２を形成することができる。また、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているゲート電極Ｇ４に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ４を形成することができる。
【０１１９】
次に、図３８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されているゲート電極Ｇ３に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ３を形成することができる。
【０１２０】
続いて、図３９に示すように、半導体基板１Ｓの主面上に酸化シリコン膜を形成した後、形成した酸化シリコン膜に対して異方性エッチングを施すことにより、サイドウォールＳＷを形成する。具体的には、メモリセル形成領域ＭＣＲに形成されているゲート積層構造体（酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＮ１と酸化シリコン膜ＯＸ２とメモリゲート電極Ｇ１からなる積層構造体）の両側の側壁にサイドウォールＳＷを形成する。同様に、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されているゲート積層構造体（ゲート絶縁膜ＧＯＸ２とゲート電極Ｇ２からなる積層構造体）の両側の側壁にサイドウォールＳＷを形成し、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されているゲート積層構造体（ゲート絶縁膜ＧＯＸ３とゲート電極Ｇ３からなる積層構造体）の両側の側壁にサイドウォールＳＷを形成する。同様に、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているゲート積層構造体（ゲート絶縁膜ＧＯＸ４とゲート電極Ｇ４からなる積層構造体）の両側の側壁にサイドウォールＳＷを形成する。
【０１２１】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ１を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ２を形成することができる。
【０１２２】
さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ３を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ４を形成することができる。
【０１２３】
その後、半導体基板１Ｓ上にコバルト膜を形成する。このとき、メモリゲート電極Ｇ１とゲート電極Ｇ２〜ゲート電極Ｇ４に直接接するようにコバルト膜が形成される。同様に、ｎ型不純物拡散領域ＮＲ１〜ｎ型不純物拡散領域ＮＲ４にもコバルト膜が直接接する。
【０１２４】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、図４０に示すように、コバルト膜を形成した後、熱処理を施すことにより、メモリゲート電極Ｇ１やゲート電極Ｇ４を構成するポリシリコン膜ＰＦ１や、ゲート電極Ｇ２やゲート電極Ｇ３を構成するポリシリコン膜ＰＦ２とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＣＳを形成する。これにより、メモリゲート電極Ｇ１やゲート電極Ｇ４は、ポリシリコン膜ＰＦ１とシリサイド膜ＣＳの積層構造となり、ゲート電極Ｇ２やゲート電極Ｇ３は、ポリシリコン膜ＰＦ２とシリサイド膜ＣＳの積層構造となる。シリサイド膜ＣＳは、メモリゲート電極Ｇ１およびゲート電極Ｇ２〜ゲート電極Ｇ４の低抵抗化のために形成される。同様に、上述した熱処理により、ｎ型不純物拡散領域ＮＲ１〜ｎ型不純物拡散領域ＮＲ４の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＣＳが形成される。このため、ｎ型不純物拡散領域ＮＲ１〜ｎ型不純物拡散領域ＮＲ４においても低抵抗化を図ることができる。
【０１２５】
そして、未反応のニッケルプラチナ膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜からなるシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルシリサイド膜、チタンシリサイド膜、ニッケルプラチナシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＣＳを形成するようにしてもよい。以上のようにして、例えば、半導体基板１Ｓ上にＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３および高耐圧ＭＩＳＦＥＴＱ４を形成することができる。
【０１２６】
次に、配線工程について図３を参照しながら説明する。図３に示すように、半導体基板１Ｓの主面上に窒化シリコン膜ＳＮ２を形成し、この窒化シリコン膜ＳＮ２上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、例えば、酸化シリコン膜から形成される。その後、コンタクト層間絶縁膜ＣＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１２７】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴを形成する。
【０１２８】
その後、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１２９】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成することができる。
【０１３０】
次に、図３に示すように、プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ１上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ１上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ１上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ１に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１３１】
なお、本実施の形態１では、銅膜よりなる配線Ｌ１を形成する例について説明したが、例えば、アルミニウム膜よりなる配線Ｌ１を形成してもよい。この場合は、コンタクト層間絶縁膜ＣＩＬおよびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。これにより、アルミニウム膜よりなる配線Ｌ１を形成することができる。
【０１３２】
このように本実施の形態１における半導体装置の製造方法によれば、比較例１における半導体装置の製造方法では実現できない高耐圧ＭＩＳＦＥＴＱ４（本実施の形態１の特徴的構造）を製造することができる。そして、本実施の形態１と比較例１とを対比すると、比較例１では、図１４および図１５に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＨＧＡＴを形成し、この酸化シリコン膜ＨＧＡＴをパターニングする工程が存在する。これに対し、本実施の形態１では、図３２と図３３の間の工程での酸化シリコン膜ＨＧＡＴの形成およびパターニング工程が省略されている。つまり、本実施の形態１では、酸化シリコン膜ＨＧＡＴを使用していない。このため、本実施の形態１における半導体装置の製造方法では、酸化シリコン膜ＨＧＡＴの形成およびパターニング工程を省略することができるので、比較例１における半導体装置の製造方法に比べて、製造工程を簡略化することができる。つまり、本実施の形態１における半導体装置の製造方法は、信頼性の高い高耐圧ＭＩＳＦＥＴＱ４を製造できるとともに、製造工程も簡略化できる利点を有していることになる。したがって、本実施の形態１における半導体装置の製造方法では、製造工程を簡略化することができるので、製造される半導体装置のコスト低減も可能となる。
【０１３３】
（実施の形態２）
本実施の形態２では、前記実施の形態１とは異なる半導体装置の製造方法について説明する。以下の説明では、まず、比較例２における半導体装置の製造方法について説明した後、この比較例２における半導体装置の製造方法を改良した本実施の形態２における半導体装置の製造方法について説明する。
【０１３４】
はじめに、図４１〜図５３を使用して比較例２における半導体装置の製造方法について説明する。図４１に示すように、半導体基板１Ｓの主面側に素子分離領域ＳＴＩを形成した後、イオン注入法を使用して、リンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入することにより、ｎ型半導体領域からなるウェル分離層ＮＩＳＯを形成する。
【０１３５】
次に、半導体基板１Ｓの主面（表面）上に酸化シリコン膜ＰＲＥＯＸ１を形成する。この酸化シリコン膜ＰＲＥＯＸ１は、例えば、熱酸化法により形成することができる。
【０１３６】
その後、図４２に示すように、フォトリソグラフィ技術およびイオン注入法により、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ２を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ３を形成することができる。また、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ４を形成することができる。
【０１３７】
続いて、酸化シリコン膜ＰＲＥＯＸ１を除去した後、図４３に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＨＧＡＴを形成する。酸化シリコン膜ＨＧＡＴは、例えば、熱酸化法により形成することができる。そして、図４４に示すように、酸化シリコン膜ＨＧＡＴ上にレジスト膜ＦＲ６を塗布した後、このレジスト膜ＦＲ６に対して露光・現像処理を施すことにより、レジスト膜ＦＲ６をパターニングする。レジスト膜ＦＲ６のパターニングは、メモリセル形成領域ＭＣＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲを覆い、かつ、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲを露出するように行なわれる。その後、パターニングしたレジスト膜ＦＲ６をマスクにしたエッチングにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに露出する酸化シリコン膜ＨＧＡＴを除去する。
【０１３８】
次に、パターニングしたレジスト膜ＦＲ６を除去した後、図４５に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ３を形成する。酸化シリコン膜ＯＸ３は、例えば、熱酸化法により形成することができる。そして、図４６に示すように、酸化シリコン膜ＯＸ３上にレジスト膜ＦＲ７を塗布した後、このレジスト膜ＦＲ７に対して露光・現像処理を施すことにより、レジスト膜ＦＲ７をパターニングする。レジスト膜ＦＲ７のパターニングは、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲを覆い、かつ、メモリセル形成領域ＭＣＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲを露出するように行なわれる。その後、パターニングしたレジスト膜ＦＲ７をマスクにしたエッチングにより、メモリセル形成領域ＭＣＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに露出する酸化シリコン膜ＯＸ３を除去する。
【０１３９】
続いて、パターニングしたレジスト膜ＦＲ７を除去した後、図４７に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ４を形成する。酸化シリコン膜ＯＸ４は、例えば、熱酸化法により形成することができる。その後、図４８に示すように、酸化シリコン膜ＯＸ４上にポリシリコン膜ＰＦ２を形成し、このポリシリコン膜ＰＦ２上にキャップ絶縁膜ＣＡＰ２を形成する。キャップ絶縁膜ＣＡＰ２は、例えば、酸化シリコン膜から構成されており、ポリシリコン膜ＰＦ２およびキャップ絶縁膜ＣＡＰ２は、例えば、ＣＶＤ法により形成することができる。
【０１４０】
次に、図４９に示すように、キャップ絶縁膜ＣＡＰ２上にレジスト膜ＦＲ８を塗布した後、このレジスト膜ＦＲ８に対して露光・現像処理を施すことにより、レジスト膜ＦＲ８をパターニングする。レジスト膜ＦＲ８のパターニングは、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲと中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲを覆い、かつ、メモリセル形成領域ＭＣＲを露出するように行なわれる。その後、パターニングしたレジスト膜ＦＲ８をマスクにしたエッチングにより、メモリセル形成領域ＭＣＲに形成されているキャップ絶縁膜ＣＡＰ２、ポリシリコン膜ＰＦ２および酸化シリコン膜ＯＸ４を順次除去する。さらに、パターニングしたレジスト膜ＦＲ８をマスクとしたイオン注入法により、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ１を形成することができる。
【０１４１】
続いて、パターニングしたレジスト膜ＦＲ８を除去した後、図５０に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ１を形成し、この酸化シリコン膜ＯＸ１上に窒化シリコン膜ＳＮ１を形成する。さらに、窒化シリコン膜ＳＮ１上に酸化シリコン膜ＯＸ２を形成し、この酸化シリコン膜ＯＸ２上にポリシリコン膜ＰＦ１を形成する。そして、ポリシリコン膜ＰＦ１上にキャップ絶縁膜ＣＡＰ１を形成する。
【０１４２】
酸化シリコン膜ＯＸ１は、例えば、熱酸化法を使用することにより形成され、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２は、例えば、ＣＶＤ法を使用することにより形成される。また、ポリシリコン膜ＰＦ１やキャップ絶縁膜ＣＡＰ１も、例えば、ＣＶＤ法を使用することにより形成される。なお、キャップ絶縁膜ＣＡＰ１は、例えば、酸化シリコン膜から形成されている。
【０１４３】
次に、図５１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、キャップ絶縁膜ＣＡＰ１、ポリシリコン膜ＰＦ１、酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１および酸化シリコン膜ＰＲＥＯＸ１を加工する。具体的に、キャップ絶縁膜ＣＡＰ１は、メモリセル形成領域ＭＣＲのゲート電極形成領域にだけ残存するようにパターニングされ、パターニングされたキャップ絶縁膜ＣＡＰ１をマスクにしたエッチングにより、ポリシリコン膜ＰＦ１をパターニングする。これにより、メモリセル形成領域ＭＣＲにポリシリコン膜ＰＦ１からなるメモリゲート電極Ｇ１が形成される。さらに、形成したメモリゲート電極Ｇ１をマスクにしたエッチングにより、酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１、酸化シリコン膜ＯＸ１を順次パターニングする。このようにして、メモリセル形成領域ＭＣＲに形成されているメモリゲート電極Ｇ１の下層に酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ１が残存することになる。この残存している酸化シリコン膜ＯＸ２が第２電位障壁膜ＥＢ２となり、窒化シリコン膜ＳＮ１が電荷蓄積膜ＥＣとなる。さらに、酸化シリコン膜ＯＸ１が第１電位障壁膜ＥＢ１となる。
【０１４４】
続いて、図５２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、キャップ絶縁膜ＣＡＰ２とポリシリコン膜ＰＦ２をパターニングする。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲでは、ポリシリコン膜ＰＦ２からなるゲート電極Ｇ２を形成し、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲでは、ポリシリコン膜ＰＦ２からなるゲート電極Ｇ３を形成する。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲでは、ポリシリコン膜ＰＦ２からなるゲート電極Ｇ４を形成する。
【０１４５】
さらに、ゲート電極Ｇ２とゲート電極Ｇ３とゲート電極Ｇ４をマスクとして、酸化シリコン膜ＯＸ４、酸化シリコン膜ＯＸ３および酸化シリコン膜ＨＧＡＴを除去する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲでは、ゲート電極Ｇ２の下層に酸化シリコン膜ＯＸ４からなるゲート絶縁膜ＧＯＸ２が形成され、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲでは、ゲート電極Ｇ３の下層に酸化シリコン膜ＯＸ４と酸化シリコン膜ＯＸ３からなるゲート絶縁膜ＧＯＸ３が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲでは、ゲート電極Ｇ４の下層に酸化シリコン膜ＯＸ４、酸化シリコン膜ＯＸ３および酸化シリコン膜ＨＧＡＴからなるゲート絶縁膜ＧＯＸ４が形成される。
【０１４６】
その後は、図５３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲに形成されているメモリゲート電極Ｇ１に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ１を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されているゲート電極Ｇ２に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ２を形成することができる。また、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されているゲート電極Ｇ３に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ３を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているゲート電極Ｇ４に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ４を形成することができる。
【０１４７】
次に、半導体基板１Ｓの主面上に酸化シリコン膜を形成した後、形成した酸化シリコン膜に対して異方性エッチングを施すことにより、サイドウォールＳＷを形成する。
【０１４８】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ１を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ２を形成することができる。
【０１４９】
さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ３を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ４を形成することができる。
【０１５０】
続いて、メモリゲート電極Ｇ１の表面、ゲート電極Ｇ２〜ゲート電極Ｇ４の表面、および、ｎ型不純物拡散領域ＮＲ１〜ｎ型不純物拡散領域ＮＲ４の表面にシリサイド膜ＣＳを形成する。このシリサイド膜ＣＳは、例えば、コバルトシリサイド膜からなるが、コバルトシリサイド膜に代えてニッケルシリサイド膜、チタンシリサイド膜、ニッケルプラチナシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＣＳを形成するようにしてもよい。
【０１５１】
以上のようにして、例えば、半導体基板１Ｓ上にＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３および高耐圧ＭＩＳＦＥＴＱＣを形成することができる。
【０１５２】
上述した比較例２における半導体装置の製造方法で製造される高耐圧ＭＩＳＦＥＴＱＣのゲート絶縁膜ＧＯＸ４は、酸化シリコン膜ＨＧＡＴと酸化シリコン膜ＯＸ３と酸化シリコン膜ＯＸ４から形成されている。したがって、比較例２における製造方法自体では、図３に示すような本実施の形態１の特徴的構造である高耐圧ＭＩＳＦＥＴＱ４を製造することはできない。つまり、本実施の形態２における高耐圧ＭＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＮ１と酸化シリコン膜ＯＸ２から形成しているため、比較例２自体の製造方法をそのまま適用することはできない。そこで、本実施の形態２では、比較例２における半導体装置の製造方法に工夫を施して、本実施の形態２における高耐圧ＭＩＳＦＥＴＱ４を製造できるようにしている。以下に、工夫を施した本実施の形態２における半導体装置の製造方法について図５４〜図６５を参照しながら説明する。
【０１５３】
図５４に示すように、半導体基板１Ｓの主面側に素子分離領域ＳＴＩを形成した後、イオン注入法を使用して、リンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入することにより、ｎ型半導体領域からなるウェル分離層ＮＩＳＯを形成する。
【０１５４】
次に、半導体基板１Ｓの主面（表面）上に酸化シリコン膜ＰＲＥＯＸ１を形成する。この酸化シリコン膜ＰＲＥＯＸ１は、例えば、熱酸化法により形成することができる。
【０１５５】
その後、図５５に示すように、フォトリソグラフィ技術およびイオン注入法により、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ２を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ３を形成することができる。また、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ４を形成することができる。このように、本実施の形態２では、酸化シリコン膜ＰＲＥＯＸ１を介してイオン注入を行なうため、酸化シリコン膜ＰＲＥＯＸ１はスルー絶縁膜として機能する。
【０１５６】
続いて、図５６に示すように、酸化シリコン膜ＰＲＥＯＸ１上にレジスト膜ＦＲ９を塗布した後、このレジスト膜ＦＲ９に対して露光・現像処理を施すことにより、レジスト膜ＦＲ９をパターニングする。レジスト膜ＦＲ９のパターニングは、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲを覆い、かつ、メモリセル形成領域ＭＣＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲと中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲを露出するように行なわれる。そして、パターニングしたレジスト膜ＦＲ９をマスクとしてエッチングにより、メモリセル形成領域ＭＣＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲと中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに露出している酸化シリコン膜ＰＲＥＯＸ１を除去する。
【０１５７】
次に、パターニングしたレジスト膜ＦＲ９を除去した後、図５７に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ３を形成する。酸化シリコン膜ＯＸ３は、例えば、熱酸化法により形成することができる。そして、図５８に示すように、酸化シリコン膜ＯＸ３上にレジスト膜ＦＲ１０を塗布した後、このレジスト膜ＦＲ１０に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１０をパターニングする。レジスト膜ＦＲ１０のパターニングは、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲを覆い、かつ、メモリセル形成領域ＭＣＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲを露出するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１０をマスクとしたエッチングにより、メモリセル形成領域ＭＣＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに露出している酸化シリコン膜ＯＸ３を除去する。
【０１５８】
続いて、パターニングしたレジスト膜ＦＲ１０を除去した後、図５９に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ４を形成する。酸化シリコン膜ＯＸ４は、例えば、熱酸化法により形成することができる。その後、図６０に示すように、酸化シリコン膜ＯＸ４上にポリシリコン膜ＰＦ２を形成し、このポリシリコン膜ＰＦ２上にキャップ絶縁膜ＣＡＰ２を形成する。キャップ絶縁膜ＣＡＰ２は、例えば、酸化シリコン膜から構成されており、ポリシリコン膜ＰＦ２およびキャップ絶縁膜ＣＡＰ２は、例えば、ＣＶＤ法により形成することができる。
【０１５９】
次に、図６１に示すように、キャップ絶縁膜ＣＡＰ２上にレジスト膜ＦＲ１１を塗布した後、このレジスト膜ＦＲ１１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１１をパターニングする。レジスト膜ＦＲ１１のパターニングは、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲと中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲを覆い、かつ、メモリセル形成領域ＭＣＲと高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲを露出するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１１をマスクにしたエッチングにより、メモリセル形成領域ＭＣＲに形成されているキャップ絶縁膜ＣＡＰ２、ポリシリコン膜ＰＦ２および酸化シリコン膜ＯＸ４を順次除去するとともに、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているキャップ絶縁膜ＣＡＰ２、ポリシリコン膜ＰＦ２および酸化シリコン膜ＯＸ４を除去する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲでは、酸化シリコン膜ＰＲＥＯＸ１が露出する。さらに、パターニングしたレジスト膜ＦＲ１１をマスクとしたイオン注入法により、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にｐ型ウェルＰＷＬ１を形成することができる。なお、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にｐ型不純物を導入したくない場合いは、レジスト膜ＦＲ１１を除去した後、別途、メモリセル形成領域ＭＣＲだけを露出するパターニングを施されたレジスト膜を形成し、このレジスト膜をマスクにして、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にボロンなどのｐ型不純物を導入してもよい。
【０１６０】
続いて、パターニングしたレジスト膜ＦＲ１１を除去した後、図６２に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ１を形成し、この酸化シリコン膜ＯＸ１上に窒化シリコン膜ＳＮ１を形成する。さらに、窒化シリコン膜ＳＮ１上に酸化シリコン膜ＯＸ２を形成し、この酸化シリコン膜ＯＸ２上にポリシリコン膜ＰＦ１を形成する。そして、ポリシリコン膜ＰＦ１上にキャップ絶縁膜ＣＡＰ１を形成する。
【０１６１】
酸化シリコン膜ＯＸ１は、例えば、熱酸化法を使用することにより形成され、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２は、例えば、ＣＶＤ法を使用することにより形成される。また、ポリシリコン膜ＰＦ１やキャップ絶縁膜ＣＡＰ１も、例えば、ＣＶＤ法を使用することにより形成される。なお、キャップ絶縁膜ＣＡＰ１は、例えば、酸化シリコン膜から形成されている。
【０１６２】
次に、図６３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、キャップ絶縁膜ＣＡＰ１、ポリシリコン膜ＰＦ１、酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１および酸化シリコン膜ＰＲＥＯＸ１を加工する。具体的に、キャップ絶縁膜ＣＡＰ１は、メモリセル形成領域ＭＣＲのゲート電極形成領域と高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲのゲート電極形成領域にだけ残存するようにパターニングされ、パターニングされたキャップ絶縁膜ＣＡＰ１をマスクにしたエッチングにより、ポリシリコン膜ＰＦ１をパターニングする。これにより、メモリセル形成領域ＭＣＲにポリシリコン膜ＰＦ１からなるメモリゲート電極Ｇ１が形成され、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲにポリシリコン膜ＰＦ１からなるゲート電極Ｇ４が形成される。さらに、形成したメモリゲート電極Ｇ１およびゲート電極Ｇ４をマスクにしたエッチングにより、酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１、酸化シリコン膜ＯＸ１、酸化シリコン膜ＰＲＥＯＸ１を順次パターニングする。このようにして、メモリセル形成領域ＭＣＲに形成されているメモリゲート電極Ｇ１の下層に酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ１が残存することになる。この残存している酸化シリコン膜ＯＸ２が第２電位障壁膜ＥＢ２となり、窒化シリコン膜ＳＮ１が電荷蓄積膜ＥＣとなる。さらに、酸化シリコン膜ＯＸ１が第１電位障壁膜ＥＢ１となる。同様に、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているゲート電極Ｇ４の下層に酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１、酸化シリコン膜ＯＸ１および酸化シリコン膜ＰＲＥＯＸ１が残存することになる。これらの残存している酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＮ１、酸化シリコン膜ＯＸ１および酸化シリコン膜ＰＲＥＯＸ１よりなる積層膜がゲート絶縁膜ＧＯＸ４となる。
【０１６３】
続いて、図６４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、キャップ絶縁膜ＣＡＰ２とポリシリコン膜ＰＦ２をパターニングする。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲでは、ポリシリコン膜ＰＦ２からなるゲート電極Ｇ２を形成し、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲでは、ポリシリコン膜ＰＦ２からなるゲート電極Ｇ３を形成する。
【０１６４】
さらに、ゲート電極Ｇ２とゲート電極Ｇ３をマスクとして、酸化シリコン膜ＯＸ４、酸化シリコン膜ＯＸ３を除去する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲでは、ゲート電極Ｇ２の下層に酸化シリコン膜ＯＸ４からなるゲート絶縁膜ＧＯＸ２が形成され、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲでは、ゲート電極Ｇ３の下層に酸化シリコン膜ＯＸ４と酸化シリコン膜ＯＸ３からなるゲート絶縁膜ＧＯＸ３が形成される。
【０１６５】
その後は、図６５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲに形成されているメモリゲート電極Ｇ１に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ１を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されているゲート電極Ｇ２に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ２を形成することができる。また、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されているゲート電極Ｇ３に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ３を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているゲート電極Ｇ４に整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＥＸ４を形成することができる。
【０１６６】
次に、半導体基板１Ｓの主面上に酸化シリコン膜を形成した後、形成した酸化シリコン膜に対して異方性エッチングを施すことにより、サイドウォールＳＷを形成する。
【０１６７】
その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、メモリセル形成領域ＭＣＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ１を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ２を形成することができる。
【０１６８】
さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ３を形成することができる。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲの半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入する。これにより、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに形成されているサイドウォールＳＷに整合して、半導体基板１Ｓ内にｎ型不純物拡散領域ＮＲ４を形成することができる。
【０１６９】
続いて、メモリゲート電極Ｇ１の表面、ゲート電極Ｇ２〜ゲート電極Ｇ４の表面、および、ｎ型不純物拡散領域ＮＲ１〜ｎ型不純物拡散領域ＮＲ４の表面にシリサイド膜ＣＳを形成する。このシリサイド膜ＣＳは、例えば、コバルトシリサイド膜からなるが、コバルトシリサイド膜に代えてニッケルシリサイド膜、チタンシリサイド膜、ニッケルプラチナシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＣＳを形成するようにしてもよい。
【０１７０】
以上のようにして、例えば、半導体基板１Ｓ上にＭＯＮＯＳ型トランジスタＱ１、低耐圧ＭＩＳＦＥＴＱ２、中耐圧ＭＩＳＦＥＴＱ３および高耐圧ＭＩＳＦＥＴＱ４を形成することができる。
【０１７１】
このように本実施の形態２における半導体装置の製造方法によれば、比較例２における半導体装置の製造方法では実現できない高耐圧ＭＩＳＦＥＴＱ４（本実施の形態２の特徴的構造）を製造することができる。
【０１７２】
（実施の形態３）
前記実施の形態２においては、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４を、酸化シリコン膜ＰＲＥＯＸ１と酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＮ１と酸化シリコン膜ＯＸ２の積層膜から形成していた。ここで、高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４の一部を構成している酸化シリコン膜ＰＲＥＯＸ１は、例えば、図５５に示すようにスルー絶縁膜として使用されている。したがって、スルー絶縁膜として使用している酸化シリコン膜ＰＲＥＯＸ１をゲート絶縁膜ＧＯＸ４として使用する場合、ゲート絶縁膜ＧＯＸ４の信頼性が低下するおそれがある。
【０１７３】
本実施の形態３では、スルー絶縁膜として使用される酸化シリコン膜ＰＲＥＯＸ１を高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４に使用しない製造方法について説明する。本実施の形態３における半導体装置の製造方法は、前記実施の形態２における半導体装置の製造方法とほぼ同様である。
【０１７４】
まず、前記実施の形態２と同様に、図５４から図５５に示す工程を実施する。続いて、本実施の形態３では、スルー絶縁膜に使用した酸化シリコン膜ＰＲＥＯＸ１を除去する。そして、図６６に示すように、酸化シリコン膜ＰＲＥＯＸ１を除去した半導体基板１Ｓの主面上に酸化シリコン膜ＨＧＡＴを形成する。酸化シリコン膜ＨＧＡＴは、例えば、熱酸化法により形成することができる。
【０１７５】
次に、図６７に示すように、酸化シリコン膜ＨＧＡＴ上にレジスト膜ＦＲ１２を塗布した後、このレジスト膜ＦＲ１２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１２をパターニングする。レジスト膜ＦＲ１２のパターニングは、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲを覆い、かつ、メモリセル形成領域ＭＣＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲと中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲを露出するように行なわれる。そして、パターニングしたレジスト膜ＦＲ１２をマスクとしてエッチングにより、メモリセル形成領域ＭＣＲと低耐圧ＭＩＳＦＥＴ形成領域ＬＴＲと中耐圧ＭＩＳＦＥＴ形成領域ＭＴＲに露出している酸化シリコン膜ＨＧＡＴを除去する。
【０１７６】
ここまでの工程により、前記実施の形態２の図５６と同等となる。本実施の形態３の図６７に示す工程と、前記実施の形態２の図５６に示す工程との差異は、高耐圧ＭＩＳＦＥＴ形成領域ＨＴＲに残存している膜が、本実施の形態３では、酸化シリコン膜ＨＧＡＴであるのに対し、前記実施の形態２では、酸化シリコン膜ＰＲＥＯＸ１である点である。
【０１７７】
本実施の形態３のその後の工程は、図５６〜図６５で、酸化シリコン膜ＰＲＥＯＸ１を酸化シリコン膜ＨＧＡＴに代えたものに相当する。このようにして、本実施の形態３における半導体装置を製造することができる。本実施の形態３で製造される高耐圧ＩＳＦＥＴＱ４では、ゲート絶縁膜ＧＯＸ４を、酸化シリコン膜ＨＧＡＴと酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＮ１と酸化シリコン膜ＯＸ２の積層膜から形成することになる。したがって、本実施の形態３では、スルー絶縁膜として機能する酸化シリコン膜ＰＲＥＯＸ１を高耐圧ＭＩＳＦＥＴＱ４のゲート絶縁膜ＧＯＸ４に使用していないため、ゲート絶縁膜ＧＯＸ４の信頼性を向上させることができる。この結果、高耐圧ＭＩＳＦＥＴＱ４の信頼性を向上させることができる。
【０１７８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１７９】
前記実施の形態１〜３では、半導体装置の一例として、非接触タイプのＩＣカードを取り上げて説明したが、本発明の技術的思想は、非接触タイプのＩＣカードに限定されず、例えば、ＭＯＮＯＳ型トランジスタと高耐圧ＭＩＳＦＥＴを備える半導体装置に幅広く適用することができる。また、前記実施の形態１〜３では、ｎチャネル型ＭＩＳＦＥＴについて説明したが、本発明の技術的思想は、これに限らず、ｐチャネル型ＭＩＳＦＥＴにも適用することができる。
【産業上の利用可能性】
【０１８０】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１８１】
１  ＩＣカード
１Ｓ  半導体基板
３  アンテナコイル
４  ＲＦ部アナログ回路
５  マイコン部
６  整流回路
７  レギュレータ
８  基準電圧回路
９  受信回路
１０  送信回路
１１  検出回路
１２  ＣＰＵ
１３  ＲＯＭ
１４  ＲＡＭ
１５  ＥＥＰＲＯＭ
ＣＡＰ１  キャップ絶縁膜
ＣＡＰ２  キャップ絶縁膜
ＣＨＰ  半導体チップ
ＣＩＬ  コンタクト層間絶縁膜
ＣＮＴ  コンタクトホール
ＣＳ  シリサイド膜
ＥＢ１  第１電位障壁膜
ＥＢ２  第２電位障壁膜
ＥＣ  電荷蓄積膜
ＥＸ１  ｎ型不純物拡散領域
ＥＸ２  ｎ型不純物拡散領域
ＥＸ３  ｎ型不純物拡散領域
ＥＸ４  ｎ型不純物拡散領域
ＦＲ１  レジスト膜
ＦＲ２  レジスト膜
ＦＲ３  レジスト膜
ＦＲ４  レジスト膜
ＦＲ５  レジスト膜
ＦＲ６  レジスト膜
ＦＲ７  レジスト膜
ＦＲ８  レジスト膜
ＦＲ９  レジスト膜
ＦＲ１０  レジスト膜
ＦＲ１１  レジスト膜
ＦＲ１２  レジスト膜
Ｇ  ゲート電極
Ｇ１  メモリゲート電極
Ｇ２  ゲート電極
Ｇ３  ゲート電極
Ｇ４  ゲート電極
ＧＯＸ２  ゲート絶縁膜
ＧＯＸ３  ゲート絶縁膜
ＧＯＸ４  ゲート絶縁膜
Ｇ４  ゲート電極
ＨＧＡＴ  酸化シリコン膜
ＨＴＲ  高耐圧ＭＩＳＦＥＴ形成領域
ＩＬ１  層間絶縁膜
ＬＯＸ１  酸化シリコン膜
ＬＴＲ  低耐圧ＭＩＳＦＥＴ形成領域
Ｌ１  配線
ＭＣＲ  メモリセル形成領域
ＭＴＲ  中耐圧ＭＩＳＦＥＴ形成領域
ＮＩＳＯ  ウェル分離層
ＮＲ１  ｎ型不純物拡散領域
ＮＲ２  ｎ型不純物拡散領域
ＮＲ３  ｎ型不純物拡散領域
ＮＲ４  ｎ型不純物拡散領域
ＯＸ  酸化シリコン膜
ＯＸ１  酸化シリコン膜
ＯＸ２  酸化シリコン膜
ＯＸ３  酸化シリコン膜
ＯＸ４  酸化シリコン膜
ＰＨ１  ピンホール
ＰＨ２  ピンホール
ＰＬＧ  プラグ
ＰＦ１  ポリシリコン膜
ＰＦ２  ポリシリコン膜
ＰＲＥＯＸ１  酸化シリコン膜
ＰＲＥＯＸ２  酸化シリコン膜
ＰＷＬ  ｐ型ウェル
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
ＰＷＬ３  ｐ型ウェル
ＰＷＬ４  ｐ型ウェル
ＱＣ  高耐圧ＭＩＳＦＥＴ
ＱＰ  高耐圧ＭＩＳＦＥＴ
Ｑ１  ＭＯＮＯＳ型トランジスタ
Ｑ２  低耐圧ＭＩＳＦＥＴ
Ｑ３  中耐圧ＭＩＳＦＥＴ
Ｑ４  高耐圧ＭＩＳＦＥＴ
ＳＮ１  窒化シリコン膜
ＳＮ２  窒化シリコン膜
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
【図１】
2011238686.tif 000003
【図２】
2011238686.tif 000004
【図３】
2011238686.tif 000005
【図４】
2011238686.tif 000006
【図５】
2011238686.tif 000007
【図６】
2011238686.tif 000008
【図７】
2011238686.tif 000009
【図８】
2011238686.tif 000010
【図９】
2011238686.tif 000011
【図１０】
2011238686.tif 000012
【図１１】
2011238686.tif 000013
【図１２】
2011238686.tif 000014
【図１３】
2011238686.tif 000015
【図１４】
2011238686.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
2011238686.tif 000020
【図１９】
2011238686.tif 000021
【図２０】
2011238686.tif 000022
【図２１】
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【図２２】
2011238686.tif 000024
【図２３】
2011238686.tif 000025
【図２４】
2011238686.tif 000026
【図２５】
2011238686.tif 000027
【図２６】
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【図２７】
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【図２８】
2011238686.tif 000030
【図２９】
2011238686.tif 000031
【図３０】
2011238686.tif 000032
【図３１】
2011238686.tif 000033
【図３２】
2011238686.tif 000034
【図３３】
2011238686.tif 000035
【図３４】
2011238686.tif 000036
【図３５】
2011238686.tif 000037
【図３６】
2011238686.tif 000038
【図３７】
2011238686.tif 000039
【図３８】
2011238686.tif 000040
【図３９】
2011238686.tif 000041
【図４０】
2011238686.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
2011238686.tif 000049
【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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