(57)【要約】【課題】動作速度を高速化できる  ＳｉＣ  ＭＩＳＦＥＴで構成された論理ゲート回路デバイスを得る。【解決手段】ｎチャネルエンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ(２２)と、ｎチャネルデプリーション型ＳｉＣ  ＭＩＳＦＥＴ(２２、２２ｂ)とでインバータ、ＮＡＮＤ/ＮＯＲ論理ゲート回路を構成する。【選択図】図１
2011049410.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン、ゲートを有するｎチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(２２)と、ソース、ドレイン、ゲートを有するｎチャネルデプリーション型絶縁ゲート電界効果トランジスタ(２１)とを備え、前記エンハンスメント型絶縁ゲート電界効果トランジスタの前記ゲートおよびソースにはそれぞれ入力信号(２３)および第１の電源電位(２５)が供給され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ドレインには第２の電源電位(２４)が供給され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ゲートと前記デプリーション型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、前記エンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインと前記デプリーション型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、その接続点から出力信号(２６)が取り出されるように構成され、前記エンハンスメント型絶縁ゲート電界効果トランジスタと前記デプリーション型絶縁ゲート電界効果トランジスタは炭化珪素材料を用いて構成されてなることを特徴とするインバータ回路。
【請求項２】
前記エンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくとも一方は、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ、４Ｅ)と、前記離間して形成されたソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ、４Ｅ)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(４Ｄ、４Ｅ)に接する第１の側面と、前記ドレイン領域(３Ｄ，３Ｅ)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ、４Ｅ)を接続する底面とからなる凹部(５Ｄ、５Ｅ)と、前記ソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ，４Ｅ)が接する前記一主面の一部を覆い、前記凹部(５Ｄ、５Ｅ)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(６Ｄ、６Ｅ)と、前記絶縁膜(６Ｄ、６Ｅ)上に形成されたゲート電極(７Ｄ、７Ｅ)と、前記ソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ、４Ｅ)の少なくとも一方に電気的に接続されたソースまたはドレイン電極(９、または１０)とを有し、前記ソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ、４Ｅ)を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有する炭化珪素電界効果トランジスタからなることを特徴とする請求項１記載のインバータ回路。
【請求項３】
前記エンハンスメント型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜(６Ｅ)上に形成されたゲート電極(７Ｅ)直下のソース、ドレイン領域(３Ｅ、４Ｅ)に前記一導電型の容量緩和領域(１２Ｅ、１２Ｅ)を形成してなることを特徴とする請求項２記載のインバータ回路。
【請求項４】
前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜(６Ｄ)上に形成されたゲート電極(７Ｄ)直下のドレイン領域(３Ｄ)に前記一導電型の容量緩和領域(１２Ｄ)を形成してなることを特徴とする請求項２記載のインバータ回路。
【請求項５】
前記インバータ回路が同一の基板上に形成されてなることを特徴とする請求項１記載のインバータ回路。
【請求項６】
前記インバータ回路が炭化珪素を主成分とする半導体領域を含む基板上に形成されてなることを特徴とする請求項１記載のインバータ回路。
【請求項７】
一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型の第１のソース、ドレイン領域(４Ｅ、３Ｅ)と、前記離間して形成された第１のソース、ドレイン領域(４Ｅ、３Ｅ)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記第１のソース領域(４Ｅ)に接する第１の側面と、前記第１のドレイン領域(３Ｅ)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成された第１のソース、ドレイン領域(４Ｅ、３Ｅ)を接続する第１の底面とからなる第１の凹部(５Ｅ)と、前記第１のソース、ドレイン領域(４Ｅ、３Ｅ)が接する前記一主面の一部を覆い、前記第１の凹部(５Ｅ)の前記第１および第２の側面上および前記第１の底面上に形成された第１の絶縁膜(６Ｅ)と、前記第１の絶縁膜(６Ｅ)上に形成された第１のゲート電極(７Ｅ)と、前記第１のソース、(４Ｅ)に電気的に接続された第１のソース電極(１０)とを有し、前記第１のソース、ドレイン領域(４Ｅ、３Ｅ)を接続する前記第１の底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有するエンハンスメント型絶縁ゲート炭化珪素電界効果トランジスタと、
前記一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型の第２のソース、ドレイン領域(４Ｄ、３Ｄ)と、前記離間して形成された第２のソース、ドレイン領域(４Ｄ、３Ｄ)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記第２のソース領域(４Ｄ)に接する第３の側面と、前記第２のドレイン領域(３Ｄ)に接する第４の側面と、前記一主面から所定の深さに位置し前記第３および第４の側面に連続し前記離間形成された第２のソース、ドレイン領域(４Ｄ、３Ｄ)を接続する第２の底面とからなる第２の凹部(５Ｄ)と、前記第２のソース、ドレイン領域(４Ｄ、３Ｄ)が接する前記一主面の一部を覆い、前記第２の凹部(５Ｄ)の前記第３および第４の側面上および前記第２の底面上に形成された第２の絶縁膜(６Ｄ)と、前記第２の絶縁膜(６Ｄ)上に形成された第２のゲート電極(７Ｄ)と、前記第２のドレイン領域(３Ｄ)に電気的に接続された第２のドレイン電極(９)とを有し、前記第２のソース、ドレイン領域(４Ｄ、３Ｄ)を接続する前記第２の底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有するデプリーション型炭化珪素絶縁ゲート電界効果トランジスタとを有し、
前記エンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタの前記第１のゲート電極および前記第１のソース電極はそれぞれ入力信号および第１の電源電位に接続され、前記デプリーション型炭化珪素電界効果トランジスタの前記第２のドレイン電極は第２の電源電位に接続され、前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの前記第２のゲート電極と前記第２のソース領域とは電気的に接続され、前記エンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタの前記第１のドレイン領域と前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの前記第２のソース領域とは電気的に接続され、その接続点(１１)から出力信号が取り出されるように構成されてなることを特徴とするリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路。
【請求項８】
前記エンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタおよび前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの少なくとも一方は、前記第１または第２の底面の両端近傍の部分は前記第１または第２のソース、ドレイン領域(４Ｅ、３Ｅ、４Ｄ，３Ｄ)の薄い領域(３a、３a)に接してなることを特徴とする請求項７記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路。
【請求項９】
前記第１のソース、ドレイン領域(４Ｅ、３Ｅ)または第２のソース、ドレイン領域(４Ｄ、３Ｄ)は前記一主面から第１の所定の深さで形成され、前記第１または第２の底面は前記一主面から第２の所定の深さに位置するように形成され、前記エンハンスメント型炭化珪素電界効果トランジスタおよび前記デプリーション型炭化珪素電界効果トランジスタの少なくとも一方は、前記第２の所定の深さが前記第１の所定の深さとほぼ等しいかそれより浅く選定され、前記第１または第２の底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなることを特徴とする請求項７記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路。
【請求項１０】
前記エンハンスメント型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜(６Ｅ)上に形成されたゲート電極(７Ｅ)直下のソース、ドレイン領域(３Ｅ、４Ｅ)に前記一導電型の容量緩和領域(１２Ｅ、１２Ｅ)を形成してなることを特徴とする請求項７記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路。
【請求項１１】
前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜(６Ｄ)上に形成されたゲート電極(７Ｄ)直下のドレイン領域(３Ｄ)に前記一導電型の容量緩和領域(１２Ｄ)を形成してなることを特徴とする請求項７記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路。
【請求項１２】
前記エンハンスメント型炭化珪素電界効果トランジスタおよび前記デプリーション型炭化珪素電界効果トランジスタにおいて形成されるチャネルはｎ型であることを特徴とする請求項７記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路。
【請求項１３】
ソース、ドレイン、ゲートを有する第１のｎチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(２２ｂ)と、ソース、ドレイン、ゲートを有する第２のｎチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(２２)と、ソース、ドレイン、ゲートを有するｎチャネルデプリーション型絶縁ゲート電界効果トランジスタ(２１)とを備え、前記第１のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインと前記第２のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ゲートと前記デプリーション型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、前記第１のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースは第１の電源電位(２５)に接続され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ドレインは第２の電源電位(２４)に接続され、前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタのそれぞれの前記ゲートは第１および第２の入力信号(２３ｂ、２３)に接続され、前記第２のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインと前記デプリーション型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、その接続点から出力信号(２６)が取り出されるように構成され、前記エンハンスメント型絶縁ゲート電界効果トランジスタと前記デプリーション型絶縁ゲート電界効果トランジスタは炭化珪素材料を用いて構成されてなることを特徴とするＮＡＮＤ論理ゲート回路。
【請求項１４】
前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつは、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)と、前記離間して形成されたソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(４Ｄ、４Ｅ、４ｂＥ)に接する第１の側面と、前記ドレイン領域(３Ｄ、３Ｅ、３ｂＥ)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)を接続する底面とからなる凹部(５Ｄ、５Ｅ、５ｂＥ)と、前記ソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)が接する前記一主面の一部を覆い、前記凹部(５Ｄ、５Ｅ、５ｂＥ)の前記第１および第２の側面上および前記底面上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極(７Ｄ、７Ｅ、７ｂＥ)と、前記ソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)の少なくとも一方に電気的に接続されたソースまたはドレイン電極(９、または１０)とを有し、前記ソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有する炭化珪素電界効果トランジスタからなることを特徴とする請求項１３記載のＮＡＮＤ論理ゲート回路。
【請求項１５】
前記第１または第２のエンハンスメント型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極(７Ｅ、７ｂＥ)直下のソース、ドレイン領域(３Ｅ、４Ｅ、３ｂＥ、４ｂＥ)に前記一導電型の容量緩和領域(１２Ｅ、１２Ｅ、１２ｂＥ，１２ｂＥ)を形成してなることを特徴とする請求項１４記載のＮＡＮＤ論理ゲート回路。
【請求項１６】
前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極(７Ｄ)直下のドレイン領域(３Ｄ)に前記一導電型の容量緩和領域(１２Ｄ)を形成してなることを特徴とする請求項１４記載のＮＡＮＤ論理ゲート回路。
【請求項１７】
前記ＮＡＮＤ論理ゲート回路が同一の基板上に形成されてなることを特徴とする請求項１３記載のＮＡＮＤ論理ゲート回路。
【請求項１８】
前記ＮＡＮＤ論理ゲート回路が炭化珪素を主成分とする半導体領域を含む基板上に形成されてなることを特徴とする請求項１３記載のＮＡＮＤ論理ゲート回路。
【請求項１９】
前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつは、前記底面の両端近傍の部分が前記ソース、ドレイン領域(３Ｄ，４Ｄ、３Ｅ、４Ｅ、３ｂＥ、４ｂＥ)の薄い領域(３a、３a)に接してなることを特徴とする請求項１４記載のＮＡＮＤ論理ゲート回路。
【請求項２０】
前記第ソース、ドレイン領域(３Ｄ，４Ｄ、３Ｅ、４Ｅ、３ｂＥ、４ｂＥ)は前記一主面から第１の所定の深さで形成され、前記底面は前記一主面から第２の所定の深さに位置するように形成され、前記第１および第２のエンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタおよび前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの少なくともひとつは、前記第２の所定の深さが前記第１の所定の深さとほぼ等しいかそれより浅く選定され、前記底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなることを特徴とする請求項１４記載のＮＡＮＤ論理ゲート回路。
【請求項２１】
ソース、ドレイン、ゲートを有する第１のｎチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(２２ｂ)と、ソース、ドレイン、ゲートを有する第２のｎチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(２２)と、ソース、ドレイン、ゲートを有するｎチャネルデプリーション型絶縁ゲート電界効果トランジスタ(２１)とを備え、前記第１のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースと前記第２のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、その接続点は第１の電源電位(２５)に接続され、前記第１のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインと前記第２のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインとが電気的に接続されるとともに前記デプリーション型絶縁ゲート電界効果トランジスタの前記ゲートおよびソースに電気的に接続され、それらの接続点から出力信号(２６)が取り出されるように構成され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ドレインは第２の電源電位(２４)に接続され、前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ゲートはそれぞれ第１および第２の入力信号(２３ｂ、２３)に接続され、前記エンハンスメント型絶縁ゲート電界効果トランジスタと前記デプリーション型絶縁ゲート電界効果トランジスタは炭化珪素材料を用いて構成されてなることを特徴とするＮＯＲ論理ゲート回路。
【請求項２２】
前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつは、一主面を有する一導電型の炭化珪素半導体領域を含む基板と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域と、前記離間して形成されたソース、ドレイン領域の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域の一主面側に形成され、前記ソース領域に接する第１の側面と、前記ドレイン領域に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域を接続する底面とからなる凹部と、前記ソース、ドレイン領域が接する前記一主面の一部を覆い、前記凹部の前記第１および第２の側面上および前記底面上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記ソース、ドレイン領域の少なくとも一方に電気的に接続されたソースまたはドレイン電極とを有し、前記ソース、ドレイン領域を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有する炭化珪素電界効果トランジスタからなることを特徴とする請求項２１記載のＮＯＲ論理ゲート回路。
【請求項２３】
前記第１または第２のエンハンスメント型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極直下のソース、ドレイン領域に前記一導電型の容量緩和領域を形成してなることを特徴とする請求項２２記載のＮＯＲ論理ゲート回路。
【請求項２４】
前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極直下のドレイン領域に前記一導電型の容量緩和領域を形成してなることを特徴とする請求項２２記載のＮＯＲ論理ゲート回路。
【請求項２５】
前記ＮＯＲ論理ゲート回路が同一の基板上に形成されてなることを特徴とする請求項２１記載のＮＯＲ論理ゲート回路。
【請求項２６】
前記ＮＯＲ論理ゲート回路が炭化珪素を主成分とする半導体領域を含む基板上に形成されてなることを特徴とする請求項２１記載のＮＯＲ論理ゲート回路。
【請求項２７】
前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつは、前記底面の両端近傍の部分が前記ソース、ドレイン領域の薄い領域に接してなることを特徴とする請求項２２記載のＮＯＲ論理ゲート回路。
【請求項２８】
前記第ソース、ドレイン領域は前記一主面から第１の所定の深さで形成され、前記底面は前記一主面から第２の所定の深さに位置するように形成され、前記第１および第２のエンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタおよび前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの少なくともひとつは、前記第２の所定の深さが前記第１の所定の深さとほぼ等しいかそれより浅く選定され、前記底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなることを特徴とする請求項２２記載のＮＯＲ論理ゲート回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素絶縁ゲート電界効果トランジスタを用いて構成したインバータ回路および論理ゲート回路に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）はシリコン（Ｓｉ）と比較してバンドギャップが広い、破壊電界強度が大きい、電子の飽和ドリフト速度が大きいなど優れた物性を有する。したがって、ＳｉＣを出発材料として用いることにより、Ｓｉの限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。またＳｉＣにはＳｉと同様に熱酸化によって絶縁層を形成できるという特徴がある。これらのことから、ＳｉＣ単結晶を素材料とした高耐圧で低オン抵抗の絶縁ゲート型電界効果トランジスタ(以下ＭＩＳＦＥＴ、典型的にはＭＯＳＦＥＴとして知られている)が実現できると考えられ、数多くの研究開発が行われている。
【０００３】
また、ＳｉＣは過渡応答特性が優れていることも知られており、１００ｋＨｚを超える高周波領域での利用も可能となる。Ｓｉでは実現できないような高周波・高パワー密度を持つパワーＩＣの作製が可能となる。このような性能は、パワーＩＣのみならず、高速動作を必要とする論理回路の実用化にも好適である。
【０００４】
上述のように、ＳｉＣ  ＭＩＳＦＥＴはＳｉ素子に比べて優れた特徴をもっているにもかかわらず、論理回路への応用に関しては報告例がきわめて少なく、実用化レベルにある技術もほとんど紹介されていない。図１８は、従来より知られている論理回路の典型例の一つであるＣＭＯＳインバータ回路を示すもので、低い消費電力で高速動作を実行できることから、Ｓｉデバイスの分野では広く用いられている。
【０００５】
非特許文献１には、ＳｉＣ  ＭＯＳＦＥＴを用いたＣＭＯＳインバータ開発例が開示されている。ｎ＋型の基板上に形成したｎ型の４Ｈ−ＳｉＣエピタキシャル層にｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを作製したもので、双方のデバイスのチャネル長は３μｍ、ゲート酸化膜の厚さが４０ｎｍ、ソース、ドレイン領域厚さが３００ｎｍの寸法をもつ。ＳｉＣ  ＭＩＳＦＥＴでは、Ｓｉ  ＭＩＳＦＥＴよりオン抵抗を２桁下げることができるとされており、デバイス動作の高速化のためにはオン抵抗の低減が重要な要素となる。この点、非特許文献で扱われているＳｉＣ  ＭＯＳデバイスのゲート長(またはチャネル長＝ソース・ドレイン領域の間隔)は３μｍと、さほど短くないのでかかるデバイスのオン抵抗低減に著しく貢献することは期待できない。
【０００６】
上記ＳｉＣ  ＣＭＯＳインバータ用ＭＯＳＦＥＴにおいて、ゲート長(チャネル長)を３μｍ程度でしか作製できないのは、ＳｉＣプロセスでは自己整合技術を用いることが困難だからである。ＳｉＣプロセスでは、不純物のイオン注入後に行う活性化アニールの温度がＳｉプロセスに比べて高く(１６００℃程度)、ゲート酸化膜がその高温処理に耐えられないので、ゲート酸化膜、ゲート電極をイオン注入による不純物領域形成後に別途のマスク合せで形成することになる(非自己整合)ためである。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】“Ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  Ａ  ４Ｈ−ＳｉＣ  ＣＭＯＳ  Ｉｎｖｅｒｔｅｒ”Ｍａｔｅｒ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．９１１，２００６(Ｆｉｇｕｒｅ１、Ｆｉｇｕｒｅ４、Ｆｉｇｕｒｅ８)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述の非特許文献に記載されているＳｉＣ  ＣＭＯＳインバータは、ＳｉＣ  ＭＯＳＦＥＴの論理回路への数少ない適用例であるが、Ｆｉｇｕｒｅ４に示されているＮＭＯＳＦＥＴの電界移動度とＦｉｇｕｒｅ８に示されるＰＭＯＳＦＥＴの電界移動度の比較からも、ＰＭＯＳＦＥＴの移動度が圧倒的に低い。このことから、ＮＯＭＳＦＥＴの移動度にＰＭＯSＦＥＴの特性を近づけようとすると、デバイスサイズを極端に大きくせざるを得ず、実用に足る論理回路設計が行えないという問題があった。このような現象の発生はＳｉＣの物性上必然・不可避であり、Ｓｉデバイスで常識的に採用されているＣＭＯＳ構成のインバータの実用化はＳｉＣでは困難である。したがって、ＳｉＣの特徴を生かして高速動作を実現するためには、ＰＭＯＳＦＥＴを用いないで、どのように論理回路を構成するかの解明がひとつの課題となる。
【０００９】
高速動作を図る上での考慮すべき要素は、抵抗と寄生容量の低減であり、使用するＳｉＣ  ＭＩＳＦＥＴの構造も検討すべき課題である。
【００１０】
ＳｉＣ  ＭＩＳＦＥＴは、Ｓｉ  ＭＩＳＦＥＴよりオン抵抗を２桁下げることができるとされており、デバイス動作の高速化のためにはオン抵抗の低減が重要な要素となる。オン抵抗低減の端的なアプローチはゲート長(＝チャネル長)を短くすることであるが、一般的には、短かいゲート長のＭＩＳＦＥＴを作製する場合、ゲート長のみならずゲート絶縁膜(酸化膜)ならびにソース、ドレイン領域の厚さも併せて縮小(スケールダウン)する必要がある。ゲート長が３μｍ、ゲート酸化膜の厚さが４０ｎｍ、ソース、ドレイン領域厚さが３００ｎｍの寸法をもつＳｉＣ  ＭＩＳＦＥＴのゲート長を１μｍにしようとすると、ゲート酸化膜を１３ｎｍ、ソース、ドレイン領域厚さを１００ｎｍに縮小することになる。この結果、ゲート長が短くなる点ではオン抵抗は低減される一方で、オン抵抗を構成する他方の主要成分であるソース、ドレイン領域でのシート抵抗は１３ｋΩ/□から２０ｋΩ/□に増加してしまい、ゲート(チャネル)長短縮によるオン抵抗の低減効果が相殺されてしまうという問題があった。また、逆に、ソース、ドレイン領域をある程度の厚さを維持してゲート(チャネル)長を短くしていくと、シート抵抗成分は低くできても、短チャネル効果が発生しデバイスの閾値電圧(Ｖｔｈ)が不安定になるという問題に遭遇する恐れがあった。
【００１１】
また、ＳｉＣ  ＭＩＳＦＥＴを作製しようとする場合、Ｓｉ  ＭＩＳＦＥＴ製造プロセスで一般に用いられている自己整合技術を用いることができないという制約は、短ゲート(チャネル)長ＭＩＳＦＥＴの実現に不利であるばかりでなく、マスク合せ→電極パターニングの非自己整合製造工程のゆえに、出来上がったデバイスでのゲート電極とソース、ドレイン領域との重なり部分での寄生容量が発生するので、この低減も解決すべき課題となる。
【００１２】
本発明は、上記問題に鑑み、ＰＭＯＳＦＥＴを用いずにＳｉＣ  ＭＩＳＦＥＴにより構成した論理回路を提供することを目的とする。
また、本発明は、オン抵抗の低いＳｉＣ  ＭＩＳＦＥＴを用いて構成した論理回路を提供することを目的とする。
さらに、本発明は、寄生容量の低減を図ったＳｉＣ  ＭＩＳＦＥＴを用いて構成した論理回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明は、上記目的を達成するためになされたものであり、請求項１に記載のものは、ソース、ドレイン、ゲートを有するｎチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(２２)と、ソース、ドレイン、ゲートを有するｎチャネルデプリーション型絶縁ゲート電界効果トランジスタ(２１)とを備え、前記エンハンスメント型絶縁ゲート電界効果トランジスタの前記ゲートおよびソースにはそれぞれ入力信号(２３)および第１の電源電位(２５)が供給され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ドレインには第２の電源電位(２４)が供給され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ゲートと前記デプリーション型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、前記エンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインと前記デプリーション型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、その接続点から出力信号(２６)が取り出されるように構成され、前記エンハンスメント型絶縁ゲート電界効果トランジスタと前記デプリーション型絶縁ゲート電界効果トランジスタは炭化珪素材料を用いて構成されてなることを特徴とするインバータ回路である。
【００１４】
本発明は、上記目的を達成するためになされたものであり、請求項２に記載のものは、前記エンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくとも一方は、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ、４Ｅ)と、前記離間して形成されたソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ、４Ｅ)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(４Ｄ、４Ｅ)に接する第１の側面と、前記ドレイン領域(３Ｄ、３Ｅ)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ、４Ｅ)を接続する底面とからなる凹部(５Ｄ、５Ｅ)と、前記ソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ，４Ｅ)が接する前記一主面の一部を覆い、前記凹部(５Ｄ、５Ｅ)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(６Ｄ、６Ｅ)と、前記絶縁膜(６Ｄ、６Ｅ)上に形成されたゲート電極(７Ｄ、７Ｅ)と、前記ソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ、４Ｅ)の少なくとも一方に電気的に接続されたソースまたはドレイン電極(９、または１０)とを有し、前記ソース、ドレイン領域(３Ｄ、４Ｄ、３Ｅ、４Ｅ)を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有する炭化珪素電界効果トランジスタからなることを特徴とする請求項１記載のインバータ回路である。
【００１５】
本発明は、上記目的を達成するためになされたものであり、請求項３に記載のものは、前記エンハンスメント型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜(６Ｅ)上に形成されたゲート電極(７Ｅ)直下のソース、ドレイン領域(３Ｅ、４Ｅ)に前記一導電型の容量緩和領域(１２Ｅ、１２Ｅ)を形成してなることを特徴とする請求項２記載のインバータ回路である。
【００１６】
本発明は、上記目的を達成するためになされたものであり、請求項４に記載のものは、前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜(６Ｄ)上に形成されたゲート電極(７Ｄ)直下のドレイン領域(３Ｄ)に前記一導電型の容量緩和領域(１２Ｄ)を形成してなることを特徴とする請求項２記載のインバータ回路である。
【００１７】
本発明は、上記目的を達成するためになされたものであり、請求項５に記載のものは、前記インバータ回路が同一の基板上に形成されてなることを特徴とする請求項１記載のインバータ回路である。
【００１８】
本発明は、上記目的を達成するためになされたものであり、請求項６に記載のものは、前記インバータ回路が炭化珪素を主成分とする半導体領域を含む基板上に形成されてなることを特徴とする請求項１記載のインバータ回路である。
【００１９】
本発明は、上記目的を達成するためになされたものであり、請求項７に記載のものは、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型の第１のソース、ドレイン領域(４Ｅ、３Ｅ)と、前記離間して形成された第１のソース、ドレイン領域(４Ｅ、３Ｅ)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記第１のソース領域(４Ｅ)に接する第１の側面と、前記第１のドレイン領域(３Ｅ)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成された第１のソース、ドレイン領域(４Ｅ、３Ｅ)を接続する第１の底面とからなる第１の凹部(５Ｅ)と、前記第１のソース、ドレイン領域(４Ｅ、３Ｅ)が接する前記一主面の一部を覆い、前記第１の凹部(５Ｅ)の前記第１および第２の側面上および前記第１の底面上に形成された第１の絶縁膜(６Ｅ)と、前記第１の絶縁膜(６Ｅ)上に形成された第１のゲート電極(７Ｅ)と、前記第１のソース、(４Ｅ)に電気的に接続された第１のソース電極(１０)とを有し、前記第１のソース、ドレイン領域(４Ｅ、３Ｅ)を接続する前記第１の底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有するエンハンスメント型絶縁ゲート炭化珪素電界効果トランジスタと、
前記一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型の第２のソース、ドレイン領域(４Ｄ、３Ｄ)と、前記離間して形成された第２のソース、ドレイン領域(４Ｄ、３Ｄ)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記第２のソース領域(４Ｄ)に接する第３の側面と、前記第２のドレイン領域(３Ｄ)に接する第４の側面と、前記一主面から所定の深さに位置し前記第３および第４の側面に連続し前記離間形成された第２のソース、ドレイン領域(４Ｄ、３Ｄ)を接続する第２の底面とからなる第２の凹部(５Ｄ)と、前記第２のソース、ドレイン領域(４Ｄ、３Ｄ)が接する前記一主面の一部を覆い、前記第２の凹部(５Ｄ)の前記第３および第４の側面上および前記第２の底面上に形成された第２の絶縁膜(６Ｄ)と、前記第２の絶縁膜(６Ｄ)上に形成された第２のゲート電極(７Ｄ)と、前記第２のドレイン領域(３Ｄ)に電気的に接続された第２のドレイン電極(９)とを有し、前記第２のソース、ドレイン領域(４Ｄ、３Ｄ)を接続する前記第２の底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有するデプリーション型炭化珪素絶縁ゲート電界効果トランジスタとを有し、
前記エンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタの前記第１のゲート電極および前記第１のソース電極はそれぞれ入力信号および第１の電源電位に接続され、前記デプリーション型炭化珪素電界効果トランジスタの前記第２のドレイン電極は第２の電源電位に接続され、前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの前記第２のゲート電極と前記第２のソース領域とは電気的に接続され、前記エンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタの前記第１のドレイン領域と前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの前記第２のソース領域とは電気的に接続され、その接続点(１１)から出力信号が取り出されるように構成されてなることを特徴とするリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路である。
【００２０】
本発明は、上記目的を達成するためになされたものであり、請求項８に記載のものは、前記エンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタおよび前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの少なくとも一方は、前記第１または第２の底面の両端近傍の部分は前記第１または第２のソース、ドレイン領域(４Ｅ、３Ｅ、４Ｄ，３Ｄ)の薄い領域(３a、３a)に接してなることを特徴とする請求項７記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路である。
【００２１】
本発明は、上記目的を達成するためになされたものであり、請求項９に記載のものは、前記第１のソース、ドレイン領域(４Ｅ、３Ｅ)または第２のソース、ドレイン領域(４Ｄ、３Ｄ)は前記一主面から第１の所定の深さで形成され、前記第１または第２の底面は前記一主面から第２の所定の深さに位置するように形成され、前記エンハンスメント型炭化珪素電界効果トランジスタおよび前記デプリーション型炭化珪素電界効果トランジスタの少なくとも一方は、前記第２の所定の深さが前記第１の所定の深さとほぼ等しいかそれより浅く選定され、前記第１または第２の底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなることを特徴とする請求項７記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路である。
【００２２】
本発明は、上記目的を達成するためになされたものであり、請求項１０に記載のものは、前記エンハンスメント型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜(６Ｅ)上に形成されたゲート電極(７Ｅ)直下のソース、ドレイン領域(３Ｅ、４Ｅ)に前記一導電型の容量緩和領域(１２Ｅ、１２Ｅ)を形成してなることを特徴とする請求項７記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路である。
【００２３】
本発明は、上記目的を達成するためになされたものであり、請求項１１に記載のものは、前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜(６Ｄ)上に形成されたゲート電極(７Ｄ)直下のドレイン領域(３Ｄ)に前記一導電型の容量緩和領域(１２Ｄ)を形成してなることを特徴とする請求項７記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路である。
【００２４】
本発明は、上記目的を達成するためになされたものであり、請求項１２に記載のものは、前記エンハンスメント型炭化珪素電界効果トランジスタおよび前記デプリーション型炭化珪素電界効果トランジスタにおいて形成されるチャネルはｎ型であることを特徴とする請求項７記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路である。
【００２５】
本発明は、上記目的を達成するためになされたものであり、請求項１３に記載のものは、ソース、ドレイン、ゲートを有する第１のｎチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(２２ｂ)と、ソース、ドレイン、ゲートを有する第２のｎチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(２２)と、ソース、ドレイン、ゲートを有するｎチャネルデプリーション型絶縁ゲート電界効果トランジスタ(２１)とを備え、前記第１のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインと前記第２のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ゲートと前記デプリーション型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、前記第１のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースは第１の電源電位(２５)に接続され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ドレインは第２の電源電位(２４)に接続され、前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタのそれぞれの前記ゲートは第１および第２の入力信号(２３ｂ、２３)に接続され、前記第２のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインと前記デプリーション型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、その接続点から出力信号(２６)が取り出されるように構成され、前記エンハンスメント型絶縁ゲート電界効果トランジスタと前記デプリーション型絶縁ゲート電界効果トランジスタは炭化珪素材料を用いて構成されてなることを特徴とするＮＡＮＤ論理ゲート回路である。
【００２６】
本発明は、上記目的を達成するためになされたものであり、請求項１４に記載のものは、前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつは、一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)と、前記離間して形成されたソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(４Ｄ、４Ｅ、４ｂＥ)に接する第１の側面と、前記ドレイン領域(３Ｄ、３Ｅ、３ｂＥ)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)を接続する底面とからなる凹部(５Ｄ、５Ｅ、５ｂＥ)と、前記ソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)が接する前記一主面の一部を覆い、前記凹部(５Ｄ、５Ｅ、５ｂＥ)の前記第１および第２の側面上および前記底面上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極(７Ｄ、７Ｅ、７ｂＥ)と、前記ソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)の少なくとも一方に電気的に接続されたソースまたはドレイン電極(９、または１０)とを有し、前記ソース、ドレイン領域(４Ｄ、３Ｄ、４Ｅ、３Ｅ、４ｂＥ、３ｂＥ)を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有する炭化珪素電界効果トランジスタからなることを特徴とする請求項１３記載のＮＡＮＤ論理ゲート回路である。
【００２７】
本発明は、上記目的を達成するためになされたものであり、請求項１５に記載のものは、前記第１または第２のエンハンスメント型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極(７Ｅ、７ｂＥ)直下のソース、ドレイン領域(３Ｅ、４Ｅ、３ｂＥ、４ｂＥ)に前記一導電型の容量緩和領域(１２Ｅ、１２Ｅ、１２ｂＥ，１２ｂＥ)を形成してなることを特徴とする請求項１４記載のＮＡＮＤ論理ゲート回路である。
【００２８】
本発明は、上記目的を達成するためになされたものであり、請求項１６に記載のものは、前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極(７Ｄ)直下のドレイン領域(３Ｄ)に前記一導電型の容量緩和領域(１２Ｄ)を形成してなることを特徴とする請求項１４記載のＮＡＮＤ論理ゲート回路。
【００２９】
本発明は、上記目的を達成するためになされたものであり、請求項１７に記載のものは、前記ＮＡＮＤ論理ゲート回路が同一の基板上に形成されてなることを特徴とする請求項１３記載のＮＡＮＤ論理ゲート回路。
【００３０】
本発明は、上記目的を達成するためになされたものであり、請求項１８に記載のものは、前記ＮＡＮＤ論理ゲート回路が炭化珪素を主成分とする半導体領域を含む基板上に形成されてなることを特徴とする請求項１３記載のＮＡＮＤ論理ゲート回路である。
【００３１】
本発明は、上記目的を達成するためになされたものであり、請求項１９に記載のものは、前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつは、前記底面の両端近傍の部分が前記ソース、ドレイン領域(３Ｄ，４Ｄ、３Ｅ、４Ｅ、３ｂＥ、４ｂＥ)の薄い領域(３a、３a)に接してなることを特徴とする請求項１４記載のＮＡＮＤ論理ゲート回路である。
【００３２】
本発明は、上記目的を達成するためになされたものであり、請求項２０に記載のものは、前記第ソース、ドレイン領域(３Ｄ，４Ｄ、３Ｅ、４Ｅ、３ｂＥ、４ｂＥ)は前記一主面から第１の所定の深さで形成され、前記底面は前記一主面から第２の所定の深さに位置するように形成され、前記第１および第２のエンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタおよび前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの少なくともひとつは、前記第２の所定の深さが前記第１の所定の深さとほぼ等しいかそれより浅く選定され、前記底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなることを特徴とする請求項１４記載のＮＡＮＤ論理ゲート回路である。
【００３３】
本発明は、上記目的を達成するためになされたものであり、請求項２１に記載のものは、ソース、ドレイン、ゲートを有する第１のｎチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(２２ｂ)と、ソース、ドレイン、ゲートを有する第２のｎチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(２２)と、ソース、ドレイン、ゲートを有するｎチャネルデプリーション型絶縁ゲート電界効果トランジスタ(２１)とを備え、前記第１のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースと前記第２のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、その接続点は第１の電源電位(２５)に接続され、前記第１のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインと前記第２のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインとが電気的に接続されるとともに前記デプリーション型絶縁ゲート電界効果トランジスタの前記ゲートおよびソースに電気的に接続され、それらの接続点から出力信号(２６)が取り出されるように構成され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ドレインは第２の電源電位(２４)に接続され、前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ゲートはそれぞれ第１および第２の入力信号(２３ｂ、２３)に接続され、前記エンハンスメント型絶縁ゲート電界効果トランジスタと前記デプリーション型絶縁ゲート電界効果トランジスタは炭化珪素材料を用いて構成されてなることを特徴とするＮＯＲ論理ゲート回路である。
【００３４】
本発明は、上記目的を達成するためになされたものであり、請求項２２に記載のものは、前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつは、一主面を有する一導電型の炭化珪素半導体領域を含む基板と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域と、前記離間して形成されたソース、ドレイン領域の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域の一主面側に形成され、前記ソース領域に接する第１の側面と、前記ドレイン領域に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域を接続する底面とからなる凹部と、前記ソース、ドレイン領域が接する前記一主面の一部を覆い、前記凹部の前記第１および第２の側面上および前記底面上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記ソース、ドレイン領域の少なくとも一方に電気的に接続されたソースまたはドレイン電極とを有し、前記ソース、ドレイン領域を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有する炭化珪素電界効果トランジスタからなることを特徴とする請求項２１記載のＮＯＲ論理ゲート回路である。
【００３５】
本発明は、上記目的を達成するためになされたものであり、請求項２３に記載のものは、前記第１または第２のエンハンスメント型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極直下のソース、ドレイン領域に前記一導電型の容量緩和領域を形成してなることを特徴とする請求項２２記載のＮＯＲ論理ゲート回路である。
【００３６】
本発明は、上記目的を達成するためになされたものであり、請求項２４に記載のものは
、前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極直下のドレイン領域に前記一導電型の容量緩和領域を形成してなることを特徴とする請求項２２記載のＮＯＲ論理ゲート回路である。
【００３７】
本発明は、上記目的を達成するためになされたものであり、請求項２５に記載のものは、前記ＮＯＲ論理ゲート回路が同一の基板上に形成されてなることを特徴とする請求項２１記載のＮＯＲ論理ゲート回路である。
【００３８】
本発明は、上記目的を達成するためになされたものであり、請求項２６に記載のものは、前記ＮＯＲ論理ゲート回路が炭化珪素を主成分とする半導体領域を含む基板上に形成されてなることを特徴とする請求項２１記載のＮＯＲ論理ゲート回路である。
【００３９】
本発明は、上記目的を達成するためになされたものであり、請求項２７に記載のものは、前記第１および第２のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつは、前記底面の両端近傍の部分が前記ソース、ドレイン領域の薄い領域に接してなることを特徴とする請求項２２記載のＮＯＲ論理ゲート回路である。
【００４０】
本発明は、上記目的を達成するためになされたものであり、請求項２８に記載のものは、前記第ソース、ドレイン領域は前記一主面から第１の所定の深さで形成され、前記底面は前記一主面から第２の所定の深さに位置するように形成され、前記第１および第２のエンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタおよび前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの少なくともひとつは、前記第２の所定の深さが前記第１の所定の深さとほぼ等しいかそれより浅く選定され、前記底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなることを特徴とする請求項２２記載のＮＯＲ論理ゲート回路である。
【発明の効果】
【００４１】
本発明のインバータ回路、ＮＡＮＤ論理ゲート回路、ＮＯＲ論理ゲート回路によれば、次のような効果を奏する。
すなわち、ｎチャネルＳｉＣ  ＭＩＳＦＥＴのみを用いて論理回路を構成したので、オン抵抗と寄生容量を小さくでき、ＣＭＯＳ構成の論理回路より高速動作を実現することができる。
また、リセスゲート構造を有するＳｉＣ  ＭＩＳＦＥＴの採用によりゲート電極に隣接するソース、ドレイン領域の厚さを選択的に薄く、もしくは実質ゼロにできることから短チャネル効果を抑制でき、短ゲート長(チャネル長)によるオン抵抗の低いＳｉＣ  ＭＩＳＦＥＴを得ることができるので論理回路の動作速度がさらに向上する。加えて、ゲート電極隣接部から離れたソース、ドレイン領域は厚さは薄くしなくてすむので、ソース、ドレイン領域のシート抵抗上昇の恐れもなくなるため、この点でもデバイスのオン抵抗を低減でき、高速動作に寄与する。
さらに、容量緩和領域の形成によりゲート電極に寄生する静電容量を低減できるので、論理回路の動作をより一層高速化できる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１が適用されたＳｉＣ  ＭＩＳＦＥＴを用いて構成されたインバータ回路デバイス示す、図２のＡ−Ａ’に沿う断面図。
【図２】図１に示すインバータ回路デバイスを示す平面図。
【図３】図３は、図１および図２に示したインバータ回路デバイスを示す回路構成図。
【図４】図３で示したインバータ回路に寄生容量を付加した回路構成を示す図。
【図５】ＳｉＣで構成したＣＭＯSインバータの回路構成を示す図。
【図６】本発明の実施の形態２が適用されたＳｉＣ  ＭＩＳＦＥＴを用いて構成されたインバータ回路デバイス示す断面図。
【図７】図６に示すインバータ回路デバイスの製造方法を示す工程図。
【図８】図６に示すインバータ回路デバイスの製造方法を示す工程図。
【図９】図６に示すインバータ回路デバイスの製造方法を示す工程図。
【図１０】図６に示すインバータ回路デバイスの製造方法を示す工程図。
【図１１】図６に示すインバータ回路デバイスの製造方法を示す工程図。
【図１２】図６に示すインバータ回路デバイスの製造方法を示す工程図。
【図１３】図６に示すインバータ回路デバイスの製造方法を示す工程図。
【図１４】本発明の実施の形態４が適用されたＳｉＣ  ＭＩＳＦＥＴを用いて構成されたＮＡＮＤ論理ゲート回路構成を示す図。
【図１５】本発明の実施の形態４が適用されたＳｉＣ  ＭＩＳＦＥＴを用いて構成されたＮＡＮＤ論理ゲート回路デバイス示す断面図。
【図１６】本発明の実施の形態５が適用されたＳｉＣ  ＭＩＳＦＥＴを用いて構成されたＮＯＲ論理ゲート回路構成を示す図。
【図１７】本発明の実施の形態３が適用されたＳｉＣ  ＭＩＳＦＥＴを用いて構成されたインバータ回路デバイスを示す断面図。
【図１８】従来のＣＭＯＳインバータを示す回路構成を示す図。
【発明を実施するための形態】
【００４３】
以下に、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、実施の形態を説明する全図において、同一の機能を有する部材には同一の符号を付し、必要な場合以外の繰り返し説明は省略する。
[実施の形態１]
図１および図２は、実施の形態１にかかるＳｉＣ  ＭＩＳＦＥＴを用いて構成したインバータ回路デバイスの構造を示すもので、図１が拡大断面図、図２がその平面図である(図１は図２の一点鎖線に沿った断面図)。ＳｉＣ基板１上にｐ型のＳｉＣ半導体領域２を形成した基体を準備し、ＳｉＣ半導体領域２内にｎチャネルエンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ２２とデプリーション型ＳｉＣ  ＭＩＳＦＥＴ２１とを形成する。それぞれのＳｉＣ  ＭＩＳＦＥＴはＳｉＣ半導体領域２内にその一主面に隣接し、離間・対向するｎ＋型のソース、ドレイン領域４Ｄ、３Ｄ(デプリーション型ＳｉＣ  ＭＩＳＦＥＴ形成用)および４Ｅ，３Ｅ(エンハンスメント型ＳｉＣ  ＭＩSＦＥＴ形成用)を選択的に設ける。エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴのドレイン領域３Ｅとデプリーション型ＳｉＣ  ＭＩSＦＥＴのソース領域４Ｄは電気的に接続されるので一体の領域として形成してあるが、別個に形成してもよい。デプリーション型ＳｉＣ  ＭＩSＦＥＴのチャネル形成予定領域(ソース、ドレイン領域で挟まれた半導体領域２の表面領域)には予めｎ型の不純物がドーピングされている。この結果、エンハンスメント型ＳｉＣ  ＭＩSＦＥＴはノーマリーオフで動作し、デプリーションＳｉＣ  ＭＩSＦＥＴはノーマリーオンで動作する。ここで、ＳｉＣ基板１は、ｐ型、ｎ型あるいは半絶縁性のいずれかであって、結晶面は、(０００１)Ｓｉ面、または(０００−１)Ｃ面とするか、あるいはその他の面方位であってもよい。また、ｐ型半導体領域２は、デバイスを構成する領域が形成される活性層であり、例えば不純物濃度が５×１０１５/ｃｍ３程度でドーピングされた１０μｍの厚さをもつエピタキシャル成長層からなる。ソース、ドレイン領域４Ｄ、３Ｄ、４Ｅ、３Ｅの不純物濃度は約１×１０２０/ｃｍ３で、厚さは２５０ｎｍである。ソース、ドレイン領域４Ｄ、３Ｄ、４Ｅ、３Ｅの離間距離(対向間隔)は１μｍであり、この距離が、すなわちゲート長Lg(チャネル長)を規定する。
【００４４】
デプリーション型ＳｉＣ  ＭＩSＦＥＴ２１およびエンハンスメント型ＳｉＣ  ＭＩSＦＥＴ２２には、半導体領域２の一主面側に設けられた凹部５Ｄ、５Ｅと、それぞれの凹部を覆うゲート絶縁膜６Ｄ，６Ｅ上に形成されたゲート電極７Ｄ，７Ｅとからなるリセスゲート構造が存在する。すなわち、凹部５Ｄ、５Ｅは、ソース、ドレイン領域４Ｄ、３Ｄまたは４Ｅ、３Ｅの対向する端縁(半導体領域２の一主面上でのソース、ドレイン領域の終端)で挟まれた半導体領域２の一主面側に形成されており、ソース、ドレイン領域４Ｄ、３Ｄまたは４Ｅ、３Ｅに接する二つの側面と一主面から所定の深さに位置し二つの側面に連続し離間形成されたソース、ドレイン領域４Ｄ、３Ｄまたは４Ｅ、３Ｅを接続する底面から構成されている。この例では、凹部(リセス)は幅２μｍ、深さ１５０ｎｍで形成することができる。
ゲート絶縁膜６Ｄ、６Ｅは、シリコン酸化膜を用いることができ、その厚さは例えば、１３ｎｍである。図１では、ゲート絶縁膜６Ｄ、６Ｅとして凹部(リセス)の底面と両側面上ならびにソース、ドレイン領域３Ｄ、４Ｄまたは３Ｅ，４Ｅの一部表面上にかけて一様な厚さのものを用いているが、これに限ることなく、例えば、ソース、ドレイン領域４Ｄ、３Ｄまたは４Ｅ、３Ｅの一部表面上のゲート絶縁膜を凹部内のそれより厚くしてもよい。これにより、ゲート電極とソース、ドレイン領域とのオーバラップによる容量の増加を抑制できる。
ゲート電極７Ｄ、７Ｅは、ポリシリコン材料を用いることができ、ｎ型の不純物を１×１０２０/ｃｍ３程度ドーピングしたものを利用する。
図１の構造では、凹部５Ｄ、５Ｅの両端部近傍直下のソース、ドレイン領域４Ｄ、３Ｄまたは４Ｅ、３Ｅの一部が薄い領域３a、３aとして存在している(図１では、薄い領域３aが各ＳｉＣ  ＭＩＳＦＥＴにつき一箇所で符号表示してあるが、実際にはソース領域、ドレイン領域それぞれに同じ構造が存在する。図６、図１５でも同様である。)。また、ソース、ドレイン電極９、１０、１１直下のソース、ドレイン領域４Ｄ、３Ｄまたは４Ｅ、３Ｅの部分は比較的厚く維持されている。この結果、かかるＳｉＣ  ＭＩＳＦＥＴでは、ゲート長(チャネル長)を短くしていっても短チャネル効果を抑制でき、オン抵抗の低減を可能とするという特徴をもつ。
【００４５】
絶縁膜８は、電極・配線形成用にＳｉＣ半導体領域２上に形成され、シリコンの酸化膜であってよい。基板１上の半導体領域２表面には、絶縁膜８の形成に先立ち、フィールド絶縁膜を形成しておくのが通常であるが、ここでは、図示を省略してある。
ソース、ドレイン電極９、１０、１１が絶縁膜８に形成したコンタクト開口を通してソース、ドレイン領域４Ｄ、３Ｄまたは４Ｅ、３Ｅに電気的に接続される。コンタクト開口は、図２に示すように四角形状でそのサイズは２μｍ角である。また、図２におけるコンタクト開口のピッチは４μｍである。ゲート電極７Ｄ、７Ｅは、ソース、ドレイン電極９、１０、１１とは別個の層で構成されているが、実際には、ゲート電極７Ｄ、７Ｅは図２の平面図の上方に延伸し、そこで絶縁膜８に設けた別のコンタクト開口を通してソース、ドレイン電極と同じ材料のゲート引出し電極が形成される。
【００４６】
図３は、図１および図２に示したインバータ回路デバイスの回路構成図であって、エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ２２のドレインとデプリーション型ＳｉＣ  ＭＩＳＦＥＴ２１のソースとが電気的に接続され、その接続点は出力ノード２６に接続され、デプリーション型ＳｉＣ  ＭＩＳＦＥＴ２１のゲートとソースとが電気的に接続され、エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ２２のソースは第１の電源電位２５に接続され、デプリーション型ＳｉＣ  ＭＩＳＦＥＴ２１のドレインは第２の電源電位２４に接続され、エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ２２のゲートは入力信号が入力される入力ノード２３に接続されている。かかる回路構成は、エンハンスメント型のデバイスとデプリーション型のデバイスで構成されることからＥＤインバータとも呼ばれる。ＥＤインバータはｎチャネルのデバイス同士の組合せからなるので、単チャネルインバータである。エンハンスメント型のデバイスおよびデプリーション型のデバイスは、それぞれ通常スイッチングデバイス/トランジスタおよび負荷デバイス/トランジスタと呼ばれる。
【００４７】
次に、図４および図５を参照し、ＳｉＣ材料を利用したＳｉＣ  ＭＯＳＦＥＴにより構成した場合のＥＤインバータとＣＭＯＳインバータとの高速性比較について述べる。
図４は図３で示したＥＤインバータ回路にデバイスの構造上付加される寄生容量を書き加えたもので、２７はデプリーション型ＳｉＣ  ＭＯＳＦＥＴ２１のゲート重なり(オーバラップ)容量、２８はエンハンスメント型ＳｉＣ  ＭＯＳＦＥＴ２２のゲート重なり容量を示す。図５はＳｉＣで構成したＣＭＯSインバータ回路を示し、ｎチャネルエンハンメント型ＭＯＳＦＥＴ(以下、ｎＭＯＳＦＥＴ)２２Ｃとｐチャネルエンハンスメント型ＭＯＳＦＥＴ(以下、ｐＭＯＳＦＥＴ)２１Ｃのゲート同士、ドレイン同士が電気的に接続され、前者の接続点は入力信号が供給される入力ノード２３に接続され、後者の接続点は出力ノード２６に接続され、ｎＭＯＳＦＥＴ２２Ｃのソースは第１の電源電位２５に接続され、ｐＭＯＳＦＥＴ２１Ｃのソースは第２の電源電位２４に接続されてなる。
ここで、２７Ｃは、ｐＭＯＳＦＥＴ２１Ｃのゲート重なり容量、２８Ｃは、ｎＭＯＳＦＥＴ２２Ｃのゲート重なり容量を示す。
【００４８】
まず、図５に示すＣＭＯＳインバータの固有遅延時間τpdＣ は 、下式によって近似される。
τpdＣ ＝ Ｒ×Ｃ                                             （１）
Ｒ＝ ( Ｒｐ ＋ Ｒｎ ) / ２                              （２）
Ｃ＝ＣＧｐ＋ＣＧｎ＋ＣＧｐｏ＋ＣＧｎｏ＋ＣＤｐ＋ＣＤｎ  （３）
ここで、
Ｒｐ ‥‥ ｐＭＯＳＦＥＴのオン抵抗
Ｒｎ ‥‥ ｎＭＯＳＦＥＴのオン抵抗
ＣＧｐ ‥‥ ｐＭＯＳＦＥＴのゲート容量
ＣＧｎ ‥‥ ｎＭＯＳＦＥＴのゲート容量
ＣＧｐｏ ‥‥ｐＭＯＳＦＥＴのゲート重なり容量（２７Ｃ）
ＣＧｎｏ ‥‥ｎＭＯＳＦＥＴのゲート重なり容量（２８Ｃ）
ＣＤｐ ‥‥ ｐＭＯＳＦＥＴのドレイン寄生容量
ＣＤｐ‥‥ ｎＭＯＳＦＥＴのドレイン寄生容量
ただし、ＣＧｐ、ＣＧｎ、ＣＤｐ、およびＣＤｐは図示していない。
一方、ＥＤインバータの固有遅延時間τpdＥＤ を決めるＲおよびＣは 、上記（２），（３）式でｐＭＯＳＦＥＴに関わる変数がｎＭＯＳＦＥＴのそれと同じ値になり、かつ、ｐＭＯＳＦＥＴのゲート重なり容量（２７Ｃ）に対応する部分の容量が半分になる（図４の回路においては、デプリーション型ＭＯＳＦＥＴのゲート重なり容量はゲートとドレイン間の２７のみである）。
ＳｉＣを用いたＭＯＳＦＥＴでは、非特許文献１に記載されているように正孔の移動度が電子のそれに比べて大変小さいために、Ｒｐ＞＞Ｒｎ である。また、ＳｉＣではソース、ドレイン領域をゲート電極に自己整合的に形成することが出来ないために、ゲート重なり容量の影響が甚大である。したがって、τpdＣ と τpdＥＤ の差が大きくなる。すなわち、ＳｉＣでは、ＣＭＯＳインバータのほうがこれらの因子の影響を顕著に受けやすいので、τpdＥＤ＜ τpdＣとなり、ＥＤインバータの方がはるかに高速で動作する。
【００４９】
［実施の形態２］
図６は、実施の形態２にかかるインバータ(ＥＤインバータ)回路デバイスを示す。このデバイスでは、図１に示したデバイス構造に加えて、エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ２２において、半導体領域２の一主面上でゲート電極７Ｅと重なるソース、ドレイン領域４Ｅ、３Ｅの表面部分にｐ型のゲート容量緩和領域１２Ｅ、１２Ｅをソース、ドレイン領域の端縁に沿って形成している。これらの領域１２Ｅ、１２Ｅはそれぞれ、凹部(リセス)端から１μｍ程度横方向(半導体領域２の一主面と平行方向)に延在し、深さは約１００ｎｍである。不純物濃度は、１×１０１８/ｃｍ３程度である。この場合のゲート電極とソース、ドレイン領域との重なりによるゲート・ソース間およびゲート・ドレイン間の静電容量は、ゲートゲート絶縁膜の容量とｐｎ接合のビルトイン容量とが直列接続された合成容量で表わされるが、後者のほうが小さいので、合成容量は主として後者で決まり、ゲート電極重なり容量を低減でき、このような構造をもつＳｉＣ  ＭＩＳＦＥＴは、高速ロジック回路の構成素子として有益に機能するという特徴をもつ。
また、デプリーション型ＳｉＣ  ＭＩＳＦＥＴ２１においては、ゲート電極直下のドレイン領域３Ｄの表面部分にｐ型のゲート容量緩和領域１２Ｄをドレイン領域の端縁に沿って形成している。ゲート電極７Ｄとソース領域４Ｄとが電気的に直結されているので、ソース領域４Ｄの表面部分に容量緩和領域を形成する必要はない。ゲート容量緩和領域１２Ｄを設ける狙いは上記と同様である。このＳｉＣ  ＭＩＳＦＥＴは図１の構造の利点に加え、ゲート電極の重なり容量の低減も実現できるので論理回路動作の一層の高速化が図れるので、最良の実施の形態である。
【００５０】
以下に、ｎ型のソース、ドレイン領域の表面にｐ型の容量緩和領域設けたことによる効果を数値実例をもとに補足説明する。
ゲート電極とソースまたはドレイン電極間の容量ＣＧＳ(ゲート・ソース間)、ＣＧＤ(ゲート・ドレイン間)は下式（１）で表わされる(ＣＧＳ、ＣＧＤいずれも同じなので、ここではＣＧＳについて言及する)。
【数１】
2011049410.tif 000003
ここで、ＣＯＸは、ゲート絶縁膜(酸化膜)を挟むゲート電極とゲート電極直下のｐ型容量緩和領域との間で構成されるＭＯＳ容量を示し、Ｃｂｉは、ｐ型容量緩和領域と隣接するｎ型ソース領域(ソース電極含む)との間のｐｎ接合で構成されるビルトイン容量を示す。式（１）中のＣＯＸ、Ｃｂｉはそれぞれ以下のように表わされる。
【数２】
2011049410.tif 000004
【数３】
2011049410.tif 000005
以下の数値の場合の実例を計算すると、
【数４】
2011049410.tif 000006
【数５】
2011049410.tif 000007
【数６】
2011049410.tif 000008
となり、この値は、容量緩和領域が存在しない場合の値（＝８０４ｎＦ）と比較すると、極めて低い値であることが分かる。
【００５１】
以下に、図６に示したＳｉＣ  ＭＩＳＦＥＴを用いたＥＤインバータ回路デバイスを作製する方法について、図７〜図１３を参照しながら説明する。
【００５２】
まず、図７に示すように、ＳｉＣ基板１上にｐ型のＳｉＣ半導体領域２を形成したＳｉＣ基体を準備する。ここで、ＳｉＣ基板１は、ｐ型、ｎ型あるいは半絶縁性のいずれかであって、結晶面は、(０００１)Ｓｉ面、または(０００−１)Ｃ面とするか、あるいはその他の面方位であってもよい。また、ｐ型のＳｉＣ半導体領域２は、デバイスを構成する領域が形成される活性層であり、例えば不純物濃度が５×１０１５/ｃｍ３程度でドーピングされた１０μｍの厚さをもつエピタキシャル成長層からなる。
【００５３】
次いで、図８に示すように、ＳｉＣ半導体領域２の一主面に接して、対向・離間するｎ＋型のソース、ドレイン領域をＳｉＣ半導体領域２内に選択的に形成する。ここでは、エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴのドレイン領域３Ｅとデプリーション型ＳｉＣ  ＭＩＳＦＥＴのソース領域４Ｄとを共通の領域として形成する(選択的に作成する領域は三つとなる)ものとして説明する。選択的に形成する手段としては、酸化膜などからなる絶縁膜を半導体領域２の一主面上に形成し、フォトリソグラフィ技術によりソース、ドレイン領域４Ｅ、３Ｅおよび４Ｄ，３Ｄの形成予定領域上においてその絶縁膜を開口させてマスク(図示せず)を形成し、その後、ｎ型不純物として例えばＰ(リン)をイオン注入する方法を用いることができる。これらの領域の不純物濃度は約１×１０２０/ｃｍ３で、厚さは２５０ｎｍとすることができる。
【００５４】
その後、図９に示すように、半導体領域２の一主面に隣接し、エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ部においては、ソース、ドレイン領域４Ｅ、３Ｅに跨るようにｐ型の領域１２Ｅを選択的に形成し、デプリーション型ＳｉＣＭＩＳＦＥＴ部においては、ドレイン領域３ＤとＳｉＣ半導体領域２の境界部近傍に容量緩和領域１２Ｄを形成する。選択的に形成する方法は、図８の工程で用いるのと同様であり、ｐ型の不純物として例えばＡｌ(アルミニウム)をイオン注入する。領域１７の深さは約１００ｎｍで、不純物濃度は、約１×１０１８/ｃｍ３とすることができる。
【００５５】
次いで、図１０に示すように、ソース、ドレイン領域４Ｅおよび３Ｅ、４Ｄおよび３Ｄに跨るＳｉＣ半導体領域２を一主面から所定の深さまで選択的に除去して凹部(リセス)５Ｄ、５Ｅを形成する。ここでの選択的除去は、ＳｉＣ半導体領域２の一主面上に形成した酸化膜などからなる絶縁膜に開口を形成したマスク(図示せず)を用いてドライエッチングで実行することができる。凹部(リセス)形成の結果、エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ部では、図９の工程で形成した単一のｐ型の領域１２Ｅはソース領域４Ｅ、ドレイン領域３Ｅそれぞれに接する領域１２Ｅ、１２Ｅに分離されて容量緩和領域１２Ｅ、１２Ｅが構成され、凹部(リセス)の一方の側面はソース領域４Ｅとそれに接するｐ型の領域１２Ｅとに接し、他方の側面はドレイン領域３Ｅとそれに接するｐ型の領域１２Ｅに接し、凹部(リセス)底面はその両端部近傍でソース、ドレイン領域の一部３a、３a(図５参照)に接する構造が得られる。
次いで、デプリーション型ＳｉＣ  ＭＩＳＦＥＴ部の凹部(リセス) ５Ｄの底部に選択的にｎ型不純物として例えばＰ(リン)イオンを注入してしきい電圧を所定の値に制御する（図示せず）。デプリーション型ＳｉＣ  ＭＩＳＦＥＴを作製するには、このほかにも、例えば、エピタキシャル層で構成されるｐ型ＳｉＣ半導体領域２の不純物濃度を通常の５×１０１５/ｃｍ３に代えて１×１０１５/ｃｍ３に下げ、これによりｐ型ＳｉＣ半導体領域２表面をデプリーション化させてもよい。この場合には、エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴを形成する部分(凹部(１２Ｅ))に、４×１０１５/ｃｍ３程度の濃度で不純物を追加注入する。
デプリーション型ＳｉＣ  ＭＩＳＦＥＴ部も、ソース領域４Ｄ表面部分に容量緩和領域が形成されていない点を除き、エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ部と同様である
この後で、基体を、例えば、１６００℃で３０分間アニール処理することで、注入されたｎ型不純物およびｐ型不純物を活性化させる。
【００５６】
図１１の工程では、ＳｉＣ半導体領域２の表面にシリコン酸化膜１８を形成する。厚さは１３ｎｍとすることができる。
【００５７】
図１２の工程では、まず、酸化膜１８上にポリシリコン膜を形成し、フォトリソグラフィ技術でポリシリコン膜上に形成したマスク(図示せず)でパターニング(ポリシリコン膜の選択的除去)して、ポリシリコンからなるゲート電極７Ｄ、７Ｅを形成する。ポリシリコン膜には形成時に、または形成後にｎ型不純物を１×１０２０/ｃｍ３の濃度でドーピングする。パターニングしたゲート電極７Ｄ、７Ｅをマスクとして下地の酸化膜１８を選択的に除去し、ゲート酸化膜６Ｄ，６Ｅを画定する。
【００５８】
図１３の工程では、ＳｉＣ半導体領域２の表面上にシリコン酸化膜からなる絶縁膜８を形成し、ソース、ドレイン領域上に位置する部分に開口を形成する。
【００５９】
図１３の工程で形成した酸化膜８の開口を通してソース、ドレイン領域に電気的に接続するソース、ドレイン電極９、１０、１１を形成し、デバイスが出来上がる(図６参照)。これらソース、ドレイン電極もマスクを用いた電極材料層のパターニングで形成される。ソース、ドレイン電極材料としては、Ａｌ(アルミニウム)とＮｉ(ニッケル)を利用できる。これらの材料を蒸着後、１０００℃程度の高温で処理することにより、酸化膜８の開口内のソース、ドレイン領域表面に低抵抗コンタクトをつくることができる。ソース、ドレイン電極の厚さは約１μｍである。
【００６０】
図７〜図１３に示すＳｉＣ  ＭＩＳＦＥＴを用いたＥＤインバータ回路デバイスの製造方法においては、容量緩和領域１２Ｄ、１２Ｅ、１２Ｅを形成した場合を説明したが、例えば図１のように、これらの領域を設けない形でＥＤインバータ回路デバイスを作製する場合には、図９に示すｐ型の領域１２Ｄ，１２Ｅの形成工程を省略すればよい。
【００６１】
［実施の形態３］
図１７は、実施の形態３にかかるＳｉＣ  ＭＩＳＦＥＴを用いたＥＤインバータ回路デバイスを示す。このデバイスでは、ＳｉＣ半導体領域２の一主面を基準にして、凹部(リセス)１４Ｄ，１４Ｅの底面が位置する深さがソース、ドレイン領域４Ｄ、３Ｄ、４Ｅ、３Ｅの厚さとほぼ等しく選定されている。理想的には両者の深さ(厚さ)が同一であることが望ましいが、製造プロセス的には同一に合わせこむことが難しいので、凹部底面１４Ｄ、１４Ｅの深さをソース、ドレイン領域１３、１４の厚さよりごくわずかに小さくするように制御する。逆の関係になると、チャネル長が目標値より長くなってしまうからである。
この構造によれば、図１の３a、３aに相当するソース、ドレイン領域の一部の厚さをさらに薄く、ほぼゼロにできるので、短チャネル効果の抑制効果がさらに高くなるという特徴をもつ。
このデバイスではさらに、エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ部においては、ＳｉＣ半導体領域２の一主面上でゲート電極７Ｅと重なるソース、ドレイン領域４Ｅ、３Ｅの表面部分に、デプリーション型ＳｉＣ  ＭＩＳＦＥＴ部においては、ゲート電極７Ｄと重なるドレイン両機３Ｄの表面部分に、ｐ型の領域１２Ｅ、１２Ｄをそれぞれソース、ドレイン領域の端縁に沿って形成している。この場合も、実施の形態２と同様に、ゲート電極重なり容量を低減できる。
【００６２】
［実施の形態４］
図１４および図１５は、実施の形態４にかかる単チャネル(ｎチャネル)ＳｉＣ  ＭＩＳＦＥＴを用いて構成されるＮＡＮＤ論理ゲート回路デバイスを示す。図１４に示される回路構成図のように、このデバイスは、二つのエンハンスメント型ＳＩＣ  ＭＩＳＦＥＴ２２、２２ｂと、デプリーション型ＳｉＣ  ＭＩＳＦＥＴ２１とからなり、図３に示すインバータ回路におけるエンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ２２に直列に同種のＳｉＣ  ＭＩＳＦＥＴ２２ｂを接続したものである。これらのＳｉＣ  ＭＩＳＦＥＴ２２、２２ｂはゲーティングトランジスタと呼ばれ、入力ノード２３、２３ｂに入力される信号の相互関係に基づいて出力ノードに所定の論理出力信号を出力する(このデバイスの論理回路動作の詳細は本発明の主題ではないので説明を省略する)。
図１５に示すデバイス構造は、エンハンスメント型ＳｉＣ  ＭＩＳＦＥＴ２２ｂ(ソース領域４ｂＥ、ドレイン領域３ｂＥ、凹部５ｂＥ、ゲート絶縁膜６ｂＥ、ゲート電局７ｂＥおよび容量緩和領域１２ｂＥ，１２ｂＥとから構成される)が追加されたことを除き、基本的には図６のＥＤインバータ回路デバイスと同様である。もちろん、ｐ型の容量緩和領域１２Ｄ、１２Ｅ、１２ｂＥは、図１に示すデバイス構造のように、必要に応じ省略してもよい。
また、凹部を図１７のように、ソース、ドレイン領域の深さと同程度の位置に形成するようにしてもよく、その場合にも容量緩和領域は省略してもよい。
【００６３】
［実施の形態５］
図１６は、実施の形態５にかかる単チャネル(ｎチャネル)ＳｉＣ  ＭＩＳＦＥＴを用いて構成されるＮＯＲ論理ゲート回路構成を示す。この回路構成の具体的なデバイス構造は、図１、図６、図１５で説明したことと同様に得ることができる。
【符号の説明】
【００６４】
１  ＳｉＣ基板
２  ＳｉＣ半導体領域
４Ｄ、４Ｅ、４ｂＥ  ソース領域
３a  ソース、ドレイン領域の薄い領域
３Ｄ、３Ｅ、３ｂＥ  ドレイン領域
５Ｄ、５Ｅ、５ｂＥ  凹部(リセス)
６Ｄ、６Ｅ、６ｂＥ  ゲート絶縁膜
７Ｄ、７Ｅ、７ｂＥ  ゲート電極
８  絶縁膜
９、１０、１１、１３  ソース、ドレイン電極
１２Ｄ、１２Ｅ、１２ｂＥ  容量緩和領域
【図１】
2011049410.tif 000009
【図２】
2011049410.tif 000010
【図３】
2011049410.tif 000011
【図４】
2011049410.tif 000012
【図５】
2011049410.tif 000013
【図６】
2011049410.tif 000014
【図７】
2011049410.tif 000015
【図８】
2011049410.tif 000016
【図９】
2011049410.tif 000017
【図１０】
2011049410.tif 000018
【図１１】
2011049410.tif 000019
【図１２】
2011049410.tif 000020
【図１３】
2011049410.tif 000021
【図１４】
2011049410.tif 000022
【図１５】
2011049410.tif 000023
【図１６】
2011049410.tif 000024
【図１７】
2011049410.tif 000025
【図１８】
2011049410.tif 000026