(57)【要約】【課題】半導体基板の裏面を保護するとともに裏面のシリコン窒化膜に起因する応力を軽減し、半導体基板が表面側に大きく凸に反を防止した半導体素子の製造方法を提供する。【解決手段】  半導体装置製造方法は、半導体基板の表裏面上にシリコン窒化膜を形成する工程と、半導体基板の表面よりも裏面のシリコン窒化膜の膜厚を薄くして半導体基板の裏面のシリコン窒化膜を残す工程と、半導体基板の表面を選択的に露出させる分離マスク開口部をシリコン窒化膜に形成する工程と、分離マスク開口部を通して半導体基板の表面に素子分離溝を形成する工程と、素子分離溝の内面を酸化する工程と、素子分離溝の深さを越える膜厚で素子分離溝にシリコン酸化膜を充填する工程と、シリコン酸化膜を平坦化する工程とを、この順序に有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の表裏面上にシリコン窒化膜を形成する工程と、
前記半導体基板の表面よりも裏面の前記シリコン窒化膜の膜厚を薄くして前記半導体基板の裏面の前記シリコン窒化膜を残す工程と、
前記半導体基板の表面を選択的に露出させる分離マスク開口部を前記シリコン窒化膜に形成する工程と、
前記分離マスク開口部を通して前記半導体基板の表面に素子分離溝を形成する工程と、
前記素子分離溝の内面を酸化する工程と、
前記素子分離溝の深さを越える膜厚で前記素子分離溝にシリコン酸化膜を充填する工程と、
前記シリコン酸化膜を平坦化する工程とを、この順序に有することを特徴とする半導体装置製造方法。
【請求項２】
前記シリコン窒化膜を残す工程において、前記半導体基板の裏面の前記シリコン窒化膜の膜厚は、前記半導体基板の裏面の前記シリコン窒化膜の残留応力と前記分離マスク開口部が形成された前記シリコン窒化膜の残留応力とが相殺される膜厚であることを特徴とする請求項１記載の半導体装置製造方法。
【請求項３】
前記シリコン窒化膜を残す工程において、前記半導体基板の裏面の前記シリコン窒化膜は、前記半導体基板の表面に形成された前記シリコン窒化膜の面積に対する前記シリコン窒化膜に形成された前記分離マスク開口部の面積の比率以上の膜厚に減少されることを特徴とする請求項１又は２記載の半導体装置製造方法。
【請求項４】
前記シリコン窒化膜を半導体基板上に直接または他の層を介して形成することを特徴とする請求項１乃至３のいずれか１記載の半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体基板上に浅い素子分離溝を形成し、それを絶縁膜で埋め戻して素子分離領域を形成する技術を用いた半導体装置製造方法に関する。
【背景技術】
【０００２】
従来の半導体プロセスにおいて、シリコンなどの半導体基板（ウエハともいう）上の隣接半導体素子間の電気的絶縁を行う素子分離領域はＬＯＣＯＳ（Local Oxidation of Silicon）法と呼ばれる技術によって形成されていた。しかし、ＬＯＣＯＳ法では有効である素子形成領域を狭めてしまうために、近年、ＬＳＩ（半導体集積回路）の微細化が進行するにつれて、最近はＳＴＩ（Shallow Trench Isolation）法と呼ばれる、ウエハ上にシリコン窒化膜のようなストッパ膜を付着させ、素子分離溝（トレンチともいう）内にシリコン酸化膜のような絶縁膜を埋め込み、溝の外部の余分な絶縁膜を化学機械研磨（ＣＭＰ：chemical vapor polishing）を用いて平担化し、ストッパ膜を露出させ、その後ストッパ膜をエッチング除去する方法が採用されている。ＣＭＰ研磨液（スラリ）は、ストッパ膜に対する絶縁膜の研磨速度選択比が低く、トレンチが密集した部分の研磨がトレンチの疎な部分に比べ進行してしまい、シニングが発生するという問題がある。また、シニングを防ぐためにストッパ膜を厚くすると、ストッパ膜のシリコン窒化膜の残留応力がウエハに影響するようになる。
【０００３】
従来の一般的な半導体装置のＳＴＩ形成方法について、図面を参照しながらその概略を説明する。図１は半導体装置におけるＳＴＩの製造工程を順に示したウエハの概略部分断面図である。
【０００４】
図１に示すように、ウエハ１上に、シリコン酸化膜２，２ｂ、シリコン窒化膜３，３ｂの順に積層形成し（図１（ａ））、ウエハ１表面側にてレジストパターン（図示せず）をマスクとして用い、表面（被処理面）側のシリコン窒化膜３、シリコン酸化膜２を順次パターニングし（図１（ｂ））、次いで、両膜の一部が除去され露出したウエハ１の素子分離領域をさらに異方性エッチングし、露出したウエハ１にトレンチＴを形成し（図１（ｃ））、ＣＭＰ法により、トレンチＴを絶縁膜４で埋めるようにウエハ１の表面全面に絶縁膜４を形成し（図１（ｄ））、その後、シリコン窒化膜３をストッパとしたＣＭＰによりシリコン窒化膜３上部に形成された絶縁膜４を除去することにより、トレンチＴ内部にのみ絶縁膜４を残して素子分離構造を形成し（図１（ｅ））、次いで、熱リン酸溶液により、シリコン窒化膜３，３ｂを除去する（図１（ｆ））。
【０００５】
しかしながら、上記ＳＴＩ方法では図１（ｂ）に示すパターニングする工程において、部分的に露出したウエハ表面と全面にシリコン窒化膜が形成されている裏面との間で、残留応力に差が生じウエハ１が表面側に大きく凸に反るため、強い応力に起因する結晶欠陥等をウエハの表面側に発生させる原因ともなり、トランジスタ特性や分離特性に悪影響を与えることがある。
【０００６】
ウエハの表裏面に成膜されたシリコン窒化膜は、シリコン酸化膜よりヤング率が高いため、熱処理等を行う際、シリコン窒化膜に発生した応力はシリコン窒化膜中では緩和されず、ウエハに応力を与えることとなる。そのため、ウエハに歪み、ウエハ表面で転移、結晶欠陥などを発生させる。
【０００７】
この問題点を解決するために、ウエハ裏面の窒化膜をすべて除去する方法が用いられていた（特許文献１、参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−３４０７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来方法では、ウエハ裏面のシリコン窒化膜をすべて除去するので、ウエハ表面の異方性エッチングによる後のトレンチ形成工程において、表面から裏面にエッチングガスが回り込みによるウエハ裏面の汚染が懸念される。
【００１０】
そこで、本発明は、ウエハの裏面を汚染から保護するとともに裏面のシリコン窒化膜に起因する応力を軽減し、ウエハが表面側に大きく凸に反るというの不具合を改善した半導体素子の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明の半導体装置製造方法は、半導体基板の表裏面上にシリコン窒化膜を形成する工程と、半導体基板の表面よりも裏面のシリコン窒化膜の膜厚を薄くして半導体基板の裏面のシリコン窒化膜を残す工程と、半導体基板の表面を選択的に露出させる分離マスク開口部をシリコン窒化膜に形成する工程と、分離マスク開口部を通して半導体基板の表面に素子分離溝を形成する工程と、素子分離溝の内面を酸化する工程と、素子分離溝の深さを越える膜厚で素子分離溝にシリコン酸化膜を充填する工程と、シリコン酸化膜を平坦化する工程とを、この順序に有することを特徴とする。本発明は、半導体集積回路の中で、特に、素子分離溝（トレンチ）の形成前に、半導体基板裏面に形成されるシリコン窒化膜を薄くすることで、トレンチ形成後の半導体基板の反りを抑制する。
【００１２】
上記半導体装置製造方法のシリコン窒化膜を残す工程においては、半導体基板の裏面のシリコン窒化膜の膜厚は、半導体基板の裏面のシリコン窒化膜の残留応力と分離マスク開口部が形成されたシリコン窒化膜の残留応力とが相殺される膜厚であることとすることができる。本発明は、トレンチ形成前に、裏面に形成されるシリコン窒化膜をトレンチのパターンレシオ（半導体基板の表面に形成されたシリコン窒化膜の面積に対する当該シリコン窒化膜に形成された分離マスク開口部の面積の比率）と同じ比率だけウェットエッチングで除去することで、トレンチ形成後の半導体基板の反りを完全に抑制する。
【００１３】
上記半導体装置製造方法においては、半導体基板の裏面のシリコン窒化膜は、トレンチのパターンレシオ以上の膜厚にウェットエッチングで減少されることとすることができる。
【００１４】
上記半導体装置製造方法においては、シリコン窒化膜を半導体基板上に直接またはシリコン酸化膜などの他の層を介して形成することとすることができる。
【発明の効果】
【００１５】
本発明の半導体装置製造方法によれば、半導体ＳＴＩ−ＣＭＰプロセスにおいて、ウエハの表裏面上にシリコン窒化膜を形成する工程後の分離マスク開口部をシリコン窒化膜に形成する工程の前に、ウエハ裏面に形成されるシリコン窒化膜の膜厚を薄くする、好ましくはトレンチのパターンレシオに応じた膜厚分だけ除去することで、トレンチ形成後のウエハの反りを完全に抑制し、結晶欠陥を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】半導体ＳＴＩ−ＣＭＰプロセスのウエハを示す概略部分断面図である。
【図２】本発明による実施形態の半導体ＳＴＩ−ＣＭＰプロセスを示す概略部分断面図である。
【符号の説明】
【００１７】
１    ウエハ
２，２ｂ    シリコン酸化膜
３，３ｂ    シリコン窒化膜
４    ＮＳＧ膜
Ｍ    分離マスク開口部
Ｔ    トレンチ
【発明を実施するための形態】
【００１８】
以下に、本発明による一実施形態の半導体装置製造方法について、図面を用いて説明する。
【００１９】
図２は半導体装置製造方法におけるＳＴＩ−ＣＭＰプロセスを順に示したウエハの概略部分断面図である。
【００２０】
まず、図２（ａ）に示すように、ウエハ１の表裏面上に、シリコン酸化膜２，２ｂ、シリコン窒化膜３，３ｂを順に積層形成する。例えば、シリコン酸化膜は表面酸化によって形成され、シリコン窒化膜は低圧または常圧の化学気相成長（CVD:Chemical Vapor Deposition）などによって形成される。
【００２１】
次に、図２（ｂ）に示すように、ウエハ１の裏面に形成されたシリコン窒化膜３ｂを、後に形成すべきトレンチのパターンレシオ（後述する）と同じ比率だけウェットエッチングで除去し、シリコン窒化膜３ｂ膜厚を減少させる（いわゆるバックエッチング工程）。
【００２２】
次に、図２（ｃ）に示すように、レジストパターン（図示せず）をマスクとして用い、ウエハ１の表面（被処理面）側のシリコン窒化膜３、シリコン酸化膜２を順次パターニングする。シリコン窒化膜３とシリコン酸化膜２は、フォトリソグラフィー工程のエッチングによって、ウエハ１の所定部分が露出するように分離マスク開口部Ｍが形成されたマスクとして、形成される。ここで、露出したウエハ表面部分は予定の素子分離領域である。
【００２３】
次に、図２（ｄ）に示すように、ウエハ１の表面にトレンチＴを形成する。分離マスク開口部Ｍを通して、露出したウエハは所定深さだけ異方性エッチングされてトレンチＴが形成される。
【００２４】
次に、図２（ｅ）に示すように、熱酸化によりトレンチＴの内壁に熱シリコン酸化膜Ｈを形成した後、ＣＶＤ法により、トレンチＴがＮＳＧ膜４で埋まるように、すなわち、トレンチＴの深さを越える膜厚でウエハ１表面全面にＮＳＧ膜４を形成する。ここで、ＮＳＧ膜４は、例えば、Tetra Ethyl Ortho Silicateを用いたＯ3−ＴＥＯＳ−ＣＶＤ装置などにより作製したＮＳＧ（None-doped Silicate Glass）、すなわち、不純物を含まないシリコン酸化膜である。ここで、トレンチＴ部分の上に形成されたＮＳＧ膜にトレンチの段差によって凹みが形成される。
【００２５】
その後、図２（ｆ）に示すように、シリコン窒化膜３をストッパとしたＣＭＰ法によりシリコン窒化膜３上部に形成されたＮＳＧ膜４を除去することによりトレンチＴ内部にのみＮＳＧ膜４を残し素子分離領域を形成する。
【００２６】
次いで、図２（ｇ）に示すように、熱リン酸処理によりシリコン窒化膜３，３ｂを除去する。
【００２７】
以上の半導体装置製造方法において、シリコン窒化膜３、シリコン酸化膜２を順次パターニングする工程（図２（ｃ））の前に、図２（ｂ）に示すバックエッチング工程、すなわち、裏面に形成されるシリコン窒化膜を、トレンチＴのパターンレシオ（ウエハ１の表面に形成されたシリコン窒化膜３の面積Ｂに対するシリコン窒化膜３に形成された分離マスク開口部Ｍの面積Ａの比率：Ａ／Ｂ）と同じ比率だけ除去する。一例としては、例えば、シリコン窒化膜を１５００オングストローム厚で堆積し、トレンチＴのパターンレシオが４０％の場合、表面にはマスクのパターンレシオ６０％のシリコン窒化膜が残るため、シリコン窒化膜が全面に堆積されている裏面と６０％堆積されている表面との間で、応力に４０％の差が生じる。そのため、トレンチＴのパターンレシオ４０％である６００オングストローム厚の裏面のシリコン窒化膜をウェットエッチングまで除去して、表面のマスクのパターンレシオ６０％である９００オングストローム厚のシリコン窒化膜を裏面に残す。すなわち、図２（ｂ）に示すシリコン窒化膜を残す工程において、ウエハの裏面のシリコン窒化膜３ｂの膜厚は、ウエハの裏面のシリコン窒化膜３ｂの残留応力と分離マスク開口部が形成された表面のシリコン窒化膜３の残留応力とが相殺される膜厚に設定する。
【００２８】
上記の実施例によれば、トレンチ形成前にトレンチのパターンレシオと同じ比率だけでなく、トレンチのパターンレシオ以上の膜厚にウェットエッチングで減少することにより、裏面と表面との間で、応力の差が完全に解消され、強いストレスに起因するウエハの表面側の結晶欠陥等を抑制することができる。
【００２９】
上記の実施例の半導体装置製造方法においては、シリコン窒化膜とウエハの間に自然酸化膜などシリコン酸化膜を積層しているが、本発明はこれに限定されず、ウエハ上にシリコン窒化膜を直接して形成することもできる。
【００３０】
更に、上記の実施例では半導体基板としてシリコン基板を対象としたが、本発明は必ずしもシリコンバルクのプロセスに限定するものではなく、例えば、シリコンカーバイド（ＳｉＣ）基板や、ＥＰＩ層を有したシリコン基板、ＳＯＩ（Silicon-on-Insulator）基板にも適用可能である。
【図１】
2011003792.tif 000003
【図２】
2011003792.tif 000004