(57)【要約】【課題】静電容量素子を内蔵する実装基板において実装基板の大きさを制限し小型化する。【解決手段】樹脂基板（１０，１３，１６）に貫通開口部（スルーホールＴＨ）が形成されており、樹脂基板の貫通開口部の内壁を被覆するように下部電極２０が形成されており、下部電極の上層に誘電体膜２１が形成されており、誘電体膜の上層に上部電極２３が形成されており、樹脂基板上に配線（３１，３２）が形成されている構成とする。【選択図】図１
2011066331.tif 000002
【特許請求の範囲】
【請求項１】
貫通開口部が形成された樹脂基板と、
前記樹脂基板の少なくとも前記貫通開口部の内壁を被覆するように形成された下部電極と、
前記下部電極の上層に形成された誘電体膜と、
前記誘電体膜の上層に形成された上部電極と、
前記樹脂基板上に形成された配線と
を有する実装基板。
【請求項２】
前記貫通開口部内における前記上部電極の内側の領域及び前記樹脂基板の上面及び下面に樹脂層が形成されており、
前記配線が前記樹脂層上に形成されている
請求項１に記載の実装基板。
【請求項３】
前記樹脂層に前記下部電極に達する開口部及び前記上部電極に達する開口部がそれぞれ形成されており、
前記下部電極に達する開口部及び前記上部電極に達する開口部内に前記下部電極及び前記上部電極にそれぞれ接続する取り出し電極がそれぞれ形成されている
請求項２に記載の実装基板。
【請求項４】
前記誘電体膜が前記下部電極の上層に直接堆積されて形成された膜である
請求項１に記載の実装基板。
【請求項５】
前記誘電体膜が原子層堆積により形成された膜である
請求項４に記載の実装基板。
【請求項６】
前記下部電極が前記樹脂基板の前記貫通開口部の内壁及び近傍部を被覆するように直接堆積されて形成された膜であり、
前記上部電極が前記誘電体膜の上層に直接堆積されて形成された膜である
請求項４に記載の実装基板。
【請求項７】
前記下部電極及び前記上部電極がそれぞれ原子層堆積により形成された膜である
請求項６に記載の実装基板。
【請求項８】
樹脂基板に貫通開口部を形成する工程と、
前記樹脂基板の少なくとも前記貫通開口部の内壁を被覆するように下部電極を形成する工程と、
前記下部電極の上層に誘電体膜を形成する工程と、
前記誘電体膜の上層に上部電極を形成する工程と、
前記樹脂基板上に配線を形成する工程と
を有する実装基板の製造方法。
【請求項９】
前記貫通開口部内における前記上部電極の内側の領域及び前記樹脂基板の上面及び下面に樹脂層を形成する工程をさらに有し、
前記配線を形成する工程において、前記樹脂層上に配線を形成する
請求項８に記載の実装基板の製造方法。
【請求項１０】
前記樹脂層を形成する工程の後に、
前記樹脂層に前記下部電極に達する開口部及び前記上部電極に達する開口部をそれぞれ形成する工程と、
前記下部電極に達する開口部及び前記上部電極に達する開口部内に前記下部電極及び前記上部電極にそれぞれ接続する取り出し電極を形成する工程と
をさらに有する請求項９に記載の実装基板の製造方法。
【請求項１１】
前記誘電体膜を形成する工程において前記誘電体膜を前記下部電極の上層に直接堆積して形成する
請求項８に記載の実装基板の製造方法。
【請求項１２】
前記誘電体膜を形成する工程において原子層堆積により形成する
請求項１１に記載の実装基板の製造方法。
【請求項１３】
前記下部電極を形成する工程において前記樹脂基板の前記貫通開口部の内壁及び近傍部を被覆するように導電体を直接堆積して形成し、
前記上部電極を形成する工程において前記誘電体膜の上層に導電体を直接堆積して形成する
請求項１１に記載の実装基板の製造方法。
【請求項１４】
前記下部電極を形成する工程及び前記上部電極を形成する工程において原子層堆積により形成する
請求項１３に記載の実装基板の製造方法。
【請求項１５】
請求項１から１４記載の実装基板を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は実装基板及びその製造方法並びに電子機器に関し、特に、静電容量素子を内蔵する実装基板及びその製造方法並びに電子機器に関する。
【背景技術】
【０００２】
半導体集積回路装置内に形成される容量素子は、高周波化、高速化と同時に、携帯機器等では小型化、高集積化が求められている。また実装基板（プリント配線板）などでは、半導体集積回路装置とは別に、静電容量素子（コンデンサ）として機能する単体部品が併用されている。このような単体部品の静電容量素子の容量値は、半導体の集積回路装置内に形成される容量素子の容量値よりも非常に大きいため、単体部品の静電容量素子を半導体集積回路装置内の容量素子に置き換えることは、実質不可能である。
そこで、近年では容量素子を実装基板内に取り込む技術の開発が進められている。
【０００３】
例えば、従来は単体部品の静電容量素子を実装基板の表面に実装していたが、特許文献１に記載されているように、実装基板内に単体部品の静電容量素子を埋め込む方法が提案されている。
【０００４】
しかしながら、このような単体部品の静電容量素子の埋め込みは実装基板の厚みを制限してしまう問題がある。そこで次世代の容量素子とし、実装基板上に直接形成する技術が注目されてきている。
【０００５】
容量素子を有する実装基板の従来の容量素子構造には、例えば特許文献２に記載されているような、平行に配置された平板型の２枚の電極とこの間に誘電体膜を配する構造が知られている。
また従来、誘電体膜として誘電体シート等が使用されているが、このシートの厚さは数μｍにもなり、大容量を確保することが困難であった。
これに対し、近年では誘電体膜の形成方法としてスパッタリングなどの薄膜形成技術を適応することが注目されている。
【０００６】
容量素子の容量値は一般に下記式（１）のように表すことができる。Ｃは容量値、ε０は真空中の誘電率、εは使用する誘電体膜の比誘電率、Ｓは電極面積、Ｔは誘電体膜の膜厚である。
【０００７】
［数１］
Ｃ＝ε０・ε・Ｓ／Ｔ      …（１）
【０００８】
この式からも明らかなように、実装基板上に形成される従来の前記平行平板型電極を持つ容量素子において、その容量値は電極面積に比例する。よって大容量素子を形成するためには、大きな占有面積が必要となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１５２３０３号公報
【特許文献２】特開２００８−７８５４７号公報
【特許文献３】特開２００８−３４６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、実装基板に内蔵された従来の容量素子構造では、実装基板の大きさを制限し小型化することは困難であることである。
【課題を解決するための手段】
【００１１】
本発明の実装基板は、貫通開口部が形成された樹脂基板と、前記樹脂基板の前記貫通開口部の内壁を被覆するように形成された下部電極と、前記下部電極の上層に形成された誘電体膜と、前記誘電体膜の上層に形成された上部電極と、前記樹脂基板上に形成された配線とを有する。
【００１２】
上記の本発明の実装基板は、樹脂基板に貫通開口部が形成されており、樹脂基板の貫通開口部の内壁を被覆するように下部電極が形成されており、下部電極の上層に誘電体膜が形成されており、誘電体膜の上層に上部電極が形成されており、樹脂基板上に配線が形成されている。
【００１３】
本発明の実装基板の製造方法は、樹脂基板に貫通開口部を形成する工程と、前記樹脂基板の前記貫通開口部の内壁を被覆するように下部電極を形成する工程と、前記下部電極の上層に誘電体膜を形成する工程と、前記誘電体膜の上層に上部電極を形成する工程と、前記樹脂基板上に配線を形成する工程とを有する。
【００１４】
上記の本発明の実装基板の製造方法は、樹脂基板に貫通開口部を形成し、樹脂基板の貫通開口部の内壁を被覆するように下部電極を形成し、下部電極の上層に誘電体膜を形成し、誘電体膜の上層に上部電極を形成し、樹脂基板上に配線を形成する。
【発明の効果】
【００１５】
本発明の実装基板によれば、実装基板（プリント配線板）内に容量素子を有しており、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【００１６】
本発明の実装基板の製造方法によれば、実装基板（プリント配線板）内に容量素子を形成することができる。これにより、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）は本発明の第１実施形態に係る実装基板の模式断面図であり、図１（ｂ）は静電容量素子の部分の平面図であり、図１（ｃ）は静電容量素子の部分を拡大した模式断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の第１実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図３】図３（ａ）及び（ｂ）は本発明の第１実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第１実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の第１実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第２実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第２実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図９】図９は本発明の第３実施形態に係る実装基板の静電容量素子の部分を拡大した模式断面図である。
【発明を実施するための形態】
【００１８】
以下に、本発明に係る実装基板及びその製造方法の実施の形態について、図面を参照して説明する。
【００１９】
尚、説明は以下の順序で行う。
１．第１実施形態（全体構成）
２．第２実施形態（リフトオフによる製造方法）
３．第３実施形態（上部電極から下部電極まで一括で加工する方法）
４．第４実施形態（上部電極から下部電極までＡＬＤ法で形成する方法）
【００２０】
＜第１実施形態＞
［実装基板全体の構成］
図１（ａ）は本実施形態に係る実装基板の模式断面図である。
樹脂基板１は、例えば複数の樹脂層が積層して構成されており、内部に内部配線２及び配線間コンタクト３などが埋め込まれており、表面に表面配線４が形成されており、実装基板が構成されている。
本実施形態の実装基板は、例えば、図１（ａ）に示すように、半導体チップ５がバンプを介したフリップチップで実装されて用いられる。あるいは、その他の電子素子が実装されることができる。また、フリップチップ以外の方法で実装されることもできる。
ここで、本実施形態に係る実装基板には、静電容量素子６が形成されている。
【００２１】
［静電容量素子の構成］
図１（ｂ）は、本実施形態に係る実装基板に形成された静電容量素子６の部分を拡大した平面図であり、図１（c）は模式断面図である。
例えば、第１樹脂層１０の一方の面上に第１導電層１１がパターン形成されており、他方の面上に第２導電層１２がパターン形成されている。
また、第２樹脂層１３の一方の面上に第３導電層１４がパターン形成されており、他方の面上に第４導電層１５がパターン形成されている。
上記の構成の第１樹脂層１０と第２樹脂層１３が、それぞれ第２導電層１２及び第４導電層１５側から第３樹脂層１６を介して積層され、コアとなる樹脂基板（以下コア基板ＣＳと称する）が形成されている。
例えば、第１樹脂層１０、第２樹脂層１３及び第３樹脂層１６はそれぞれプリプレグなどからなる。また、第１導電層１１、第２導電層１２、第３導電層１４及び第４導電層１５は銅箔などの導電体がパターン加工されて形成されたものである。
【００２２】
上記の構成のコア基板ＣＳに、これを貫通するスルーホール（貫通開口部）ＴＨが形成されている。
例えば、スルーホールＴＨの内壁及び近傍の領域を被覆するように下部電極２０が形成されており、下部電極２０の上層に誘電体膜２１が形成されており、誘電体膜２１の上層に上部電極２３が形成されている。即ち、スルーホールＴＨ内においては、下部電極２０、誘電体膜２１及び上部電極２３が円筒状に積層された形状となっている。
【００２３】
スルーホールＴＨの外部であるスルーホールＴＨの近傍の領域においては、下部電極２０、誘電体膜２１及び上部電極２３は下記の構成となっている。
図１（ｂ）及び図１（ｃ）に示すように、例えば、下部電極２０が上部電極２３より広く形成されている。即ち、下部電極２０の形成領域が上部電極２３の形成領域からはみ出した構成である。
また、例えば、誘電体膜２１は、下部電極２０より狭く、上部電極２３より広く形成されている。即ち、誘電体膜２１の形成領域は上部電極２３の形成領域からはみ出しており、下部電極２０の形成領域は誘電体膜２１の形成領域からはみ出した構成である。
【００２４】
上記の下部電極２０は、スルーホールＴＨの内壁及び近傍の領域を被覆するように導電体が直接堆積されて形成された膜である。
上記の誘電体膜２１は、下部電極２０の表面を被覆するように誘電体が直接堆積されて形成された膜である。
上記の上部電極２３は、誘電体膜２１の表面を被覆するように導電体が直接堆積されて形成された膜である。
上記の構成により、下部電極２０、誘電体膜２１及び上部電極２３が積層されてなる静電容量素子が構成されている。
下部電極２０は第１導電層１１及び第３導電層１４に接続して形成されており、下部電極２０、第１導電層１１及び第３導電層１４から下部電極が構成されているということもできる。これにより、下部電極２０の寄生抵抗を低減することが可能であり、高周波回路用途に適した静電容量素子とすることができる。
【００２５】
誘電体膜２１は、例えば、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により形成された膜である。誘電体膜２１は、例えば、酸化シリコン、窒化シリコン、酸化アルミ、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム、及びこれらの材料の積層または混合した材料、あるいは上記材料に別の元素を添加した材料を用いる。
【００２６】
下部電極２０及び上部電極２３は、例えば、それぞれ原子層堆積法により形成された膜である。下部電極２０及び上部電極２３は、例えば、それぞれＲｕ、Ｍｏ、Ｐｔなどの金属材料、あるいは誘電体膜２１の誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化物が用いられる。導電性窒化物の場合、誘電体膜中の酸素が第１導電層１１あるいは第３導電層１４などに拡散することを防止することが可能となる。
【００２７】
また、例えば、スルーホールＨＴ内における上部電極２３の内側の領域及びコア基板ＣＳの上面及び下面に第４樹脂層３０が形成されている。即ち、第１樹脂層１０、第２樹脂層１３及び第３樹脂層１６が積層してなるコア基板ＣＳの両面に第４樹脂層３０が積層されて、図１（ａ）に示す樹脂基板１に相当し、樹脂層が積層してなる樹脂基板ＲＳが構成されている。
【００２８】
また、第４樹脂層３０の一方の面上に第５導電層３１及び第６導電層３２が積層してパターン形成されており、図１（ａ）に示す表面配線４に相当する樹脂基板ＲＳの表面の配線となる。また、第４樹脂層３０の他方の面上には第５導電層３１がパターン形成されており、図１（ａ）に示す表面配線４に相当する樹脂基板ＲＳの表面の配線となる。
一方、第１導電層１１、第２導電層１２、第３導電層１４及び第４導電層１５は、図１（ａ）に示す内部配線２に相当する樹脂基板ＲＳの内部の配線を構成する。
【００２９】
また、例えば、第５導電層３１及び第４樹脂層３０に対して上部電極２３に達する開口部ＣＴ１が形成されており、上部電極２３に接続する取り出し電極３３が形成されている。
さらに、例えば、第５導電層３１及び第４樹脂層３０に対して下部電極２０に達する開口部ＣＴ２が形成されており、下部電極２０に接続する取り出し電極３４が形成されている。
【００３０】
上記のように、スルーホールＴＨの内壁表面における部分と、スルーホールＴＨの外部の第４樹脂層３０の上層において、誘電体膜２１を介して下部電極２０と上部電極２３が対向して、本実施形態に係る実装基板の静電容量素子が構成されている。
【００３１】
本実施形態の実装基板に形成された静電容量素子の容量値は、スルーホールＴＨの内壁表面における部分と、スルーホールＴＨの外部の第４樹脂層３０の上層において、誘電体膜２１を介して下部電極２０と上部電極２３が対向する面積に依存する。
スルーホールの内壁表面においては、下部電極２０と上部電極２３が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積で大容量の素子とすることが可能となる。
【００３２】
［静電容量素子の形成方法］
図２〜６は、本実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
まず、図２（ａ）に示すように、例えば、プリプレグからなる第１樹脂層１０の両面上に第１導電層１１及び第２導電層１２を形成する。また、第１導電層１１及び第２導電層１２は、第１樹脂層１０に貼り合わされた銅箔などの導電体である。
【００３３】
次に、図２（ｂ）に示すように、例えば、第１導電層１１及び第２導電層１２の上層に所望の領域を開口したドライフィルムなどをパターン形成して第１導電層１１及び第２導電層１２をパターンエッチングする。図面上は第２導電層１２のみがエッチングされていることを示しているが、第１導電層１１は図面外の領域で所望のパターンに加工されていてもよい。
【００３４】
次に、図２（ｃ）に示すように、上記と同様にして、プリプレグからなる第２樹脂層１３の両面上に第３導電層１４及び第４導電層１５をパターン形成する。
さらに、プリプレグからなる貼り合わせ用の第３樹脂層１６を準備する。
【００３５】
次に、図３（ａ）に示すように、上記の構成の第１樹脂層１０と第２樹脂層１３を、それぞれ第２導電層１２及び第４導電層１５側から第３樹脂層１６を介して積層して、プレス加工することによって、コア基板ＣＳを形成する。
【００３６】
次に、図３（ｂ）に示すように、例えば、ドリルを用いてコア基板ＣＳにスルーホールＴＨを形成する。
【００３７】
次に、図４（ａ）に示すように、例えば、パラジウム触媒などを用いた無電解メッキ法などによりスルーホールＴＨの側壁を含む全表面に導電体を直接堆積して、下部電極２０となる導電層を形成する。この工程は、既存の貫通ビア配線を形成する工程と兼用することが可能である。
【００３８】
下部電極２０は第１導電層１１及び第３導電層１４に接続して形成しており、下部電極２０、第１導電層１１及び第３導電層１４から下部電極が構成されているということもできる。これにより、下部電極２０の寄生抵抗を低減することが可能であり、高周波回路用途に適した静電容量素子を形成することができる。
【００３９】
次に、図４（ｂ）に示すように、例えば、下部電極２０の表面を被覆するように誘電体を直接堆積して誘電体膜２１を形成する。
【００４０】
誘電体膜２１の成膜方法として、例えば、樹脂基板がダメージを受ける温度より低い温度で成膜する、低温成膜により形成することが好ましい。ここで、樹脂基板の耐熱温度は例えば１５０℃であり、低温成膜の温度としては１００〜１３０℃程度とする。
低温成膜を実現する方法として、例えば、酸化源として酸素あるいはオゾンなど、また窒化源として窒素あるいはアンモニアなどを用い、プラズマ反応により酸化または窒化を行なうプラズマＡＬＤ法を用いることができる。また酸化膜の場合、シリコンや金属を含む有機材料と、低温でもＨ２Ｏとの反応が進行する加水分解を利用した熱ＡＬＤ法を用いることができる。
あるいは、ＥＣＲ（Electron Cyclotron Resonance）などの高密度プラズマ源を用いた低温でのプラズマＣＶＤ（Chemical Vapor Deposition）法や、あるいは加水分解を利用した低温での熱ＣＶＤ法を用いて誘電体膜の形成を行なってもよい。
【００４１】
例えば、ステップカバレッジが良好なＡＬＤ法を用いることが好ましい。誘電体膜２１を構成する誘電体材料としては、例えば、酸化シリコン、窒化シリコン、酸化アルミ、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム、及びこれらの材料の積層または混合した材料、あるいは上記材料に別の元素を添加した材料を用いることができる。
【００４２】
次に、図５（ａ）に示すように、静電容量素子の領域を開口するようにしてドライフィルム２２をパターン形成する。
次に、パラジウム触媒などを用いた無電解メッキ法などにより、誘電体膜２１の表面を被覆するように導電体を直接堆積して上部電極２３を形成する。
【００４３】
下部電極２０及び上部電極２３の成膜は、無電解メッキ法の他、ステップカバレッジが良好なＡＬＤ法を用いることが好ましい。
例えば、ＡＬＤ法により、上記の下部電極２０、誘電体膜２１及び上部電極２３を連続的に成膜することができる。
また導電材料としては、Ｒｕ、Ｍｏ、Ｐｔなどの金属材料、または誘電体膜２１の誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化材料を用いる。これは、誘電体膜中の酸素が第１導電層１１あるいは第３導電層１４などに拡散することを防止するのに有効である。
上記のＡＬＤ法により、下部電極２０、誘電体膜２１及び上部電極２３を連続的に成膜することができる。
【００４４】
次に、図５（ｂ）に示すように、例えば、上記のドライフィルム２２を除去することで、リフトオフにより上部電極２３をパターン加工する。
次に、上部電極２３の上層に所望の領域を開口するようにしてドライフィルム２４をパターン形成する。ここでは、誘電体膜２１の形成領域を保護するようにして形成する。
次に、ドライフィルム２４をマスクとしてウェットエッチングあるいはドライエッチングなどのエッチング処理を行い、誘電体膜２１をパターン加工する。
【００４５】
次に、図６（ａ）に示すように、例えば、上記のドライフィルム２４を除去し、上部電極２３及び誘電体膜２１の上層に所望の領域を開口するようにしてドライフィルム２５をパターン形成する。ここでは、下部電極２０の形成領域を保護するようにして形成する。
次に、ドライフィルム２５をマスクとしてドライエッチングなどのエッチング処理を行い、下部電極２０及び第１導電層１１をパターン加工する。
上記の工程において、図面外の領域で第１導電層１１及び下部電極２０となる導電層を所望のパターンに加工して内部配線としてもよい。
【００４６】
次に、ドライフィルム２５を除去し、図６（ｂ）に示すように、例えば、静電容量素子の領域を被覆してコア基板ＣＳの両面に全面に第４樹脂層３０を形成し、その上層に第５導電層３１を形成する。例えば第５導電層３１が形成された第４樹脂層３０をコア基板ＣＳの両面にプレス加工により貼り合わせることなどにより形成することができる。
上記のプレス加工により、第４樹脂層３０がスルーホールＴＨ内における上部電極２３の内側の領域にまで埋め込まれて形成される。
【００４７】
次に、例えば、第５導電層３１及び第４樹脂層３０に対して上部電極２３に達する開口部ＣＴ１を形成する。例えば、上部電極２３に対するコンタクト領域を開口したドライフィルムなどをパターン形成し、第５導電層３１をパターンエッチングして開口し、次に、例えばレーザー加工などで第４樹脂層３０を開口して形成する。
また、上記と同様に、第５導電層３１及び第４樹脂層３０に対して下部電極２０に達する開口部ＣＴ２を形成する。例えば、下部電極に対するコンタクト領域を開口したドライフィルムなどをパターン形成し、第５導電層３１をパターンエッチングして開口し、次に、例えばレーザー加工などで第４樹脂層３０を開口して形成する。
【００４８】
次に、例えば、パラジウム触媒などを用いた無電解メッキ法などにより開口部ＣＴ１内を埋め込んで導電層を形成し、上部電極２３に接続する取り出し電極３３を形成する。
また、上記と同時に、例えば、開口部ＣＴ２内を埋め込んで導電層を形成し、下部電極２０に接続する取り出し電極３４を形成する。
【００４９】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールＴＨの内壁表面における部分と、スルーホールＴＨの外部の第４樹脂層３０の上層において、誘電体膜２１を介して下部電極２０と上部電極２３が対向する面積に依存する。
スルーホールの内壁表面においては、下部電極２０と上部電極２３が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積に大容量の素子とすることが可能となる。
【００５０】
本実施形態の実装基板の製造方法において、樹脂基板を構成する樹脂層の層数に制限はない。樹脂層を多層積層してもドリルなどで容易に貫通開口することが可能であり、多層になるほどさらに大きい容量値が得られる。
【００５１】
＜第２実施形態＞
［静電容量素子の形成方法］
本実施形態の係る実装基板の静電容量素子は、実質的に第１実施形態と同様である。
本実施形態の係る実装基板の製造方法は、第１実施形態の図４（ａ）に示す工程までは第１実施形態と同様に行う。
次に、図７（ａ）に示すように、静電容量素子の領域を開口するようにしてドライフィルム２６をパターン形成する。
次に、ステップカバレッジが良好なＡＬＤ法により、下部電極２０及びドライフィルム２６の表面を被覆するように誘電体を直接堆積して誘電体膜２１を形成する。
【００５２】
次に、図７（ｂ）に示すように、例えば、上記のドライフィルム２６を除去することで、リフトオフにより誘電体膜２１をパターン加工する。
【００５３】
次に、図８（ａ）に示すように、静電容量素子の領域を開口するようにしてドライフィルム２７をパターン形成する。
次に、パラジウム触媒を用いた無電解メッキ法あるいはステップカバレッジが良好なＡＬＤ法を用いて誘電体膜２１及びドライフィルム２７の表面を被覆するように導電体を直接堆積して上部電極２３を形成する。
【００５４】
次に、図８（ｂ）に示すように、例えば、上記のドライフィルム２７を除去することで、リフトオフにより上部電極２３をパターン加工する。
以降の工程は第１実施形態と同様に行うことができる。
このような製造方法を取ることで、誘電体膜２１を加工する際のオーバーエッチングによる下地である下部電極へのダメージや膜厚減りを回避することが可能となる。
【００５５】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールＴＨの内壁表面における部分と、スルーホールＴＨの外部の第４樹脂層３０の上層において、誘電体膜２１を介して下部電極２０と上部電極２３が対向する面積に依存する。
スルーホールＴＨの内壁表面においては、下部電極２０と上部電極２３が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積で大容量の素子とすることが可能となる。
【００５６】
＜第３実施形態＞
［静電容量素子の構成及び形成方法］
第１実施形態及び第２実施形態の実装基板の製造方法においては、誘電体膜２１のパターン加工のために誘電体膜２１のエッチング加工またはリフトオフによるパターン加工を行っているが、必ずしもこの工程は必要でない。
図９は本実施形態に係る実装基板の静電容量素子の部分を拡大した模式断面図である。
【００５７】
誘電体膜２１を下部電極２０上に全面に形成した後、誘電体膜２１のみをパターン加工することなく、下部電極２０のパターン加工用のドライフィルムなどを用いて、下部電極２０のパターン加工と同時に誘電体膜２１のパターン加工を行う。これは、上記のドライフィルムをマスクとして、エッチングなどの条件を変更することで、誘電体膜２１と下部電極２０を連続的にパターン加工することができる。
その後、下部電極２０に対する開口部ＣＴ２を形成するときに、この誘電体膜２１を除去することで、開口部ＣＴ２を形成することが可能である。
上記の製造方法によれば、誘電体膜を加工するパターニング加工工程を省略して工程数を減らすことができ、コスト低減を実現する。
【００５８】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールＴＨの内壁表面における部分と、スルーホールＴＨの外部の第４樹脂層３０の上層において、誘電体膜２１を介して下部電極２０と上部電極２３が対向する面積に依存する。
スルーホールＴＨの内壁表面においては、下部電極２０と上部電極２３が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積に大容量の素子とすることが可能となる。
【００５９】
＜第４実施形態＞
本実施形態では、スルーホールＴＨ内の下部電極の全部または一部をＡＬＤ法で形成する。このことにより、下部電極表面の細かい凹凸が緩和され、容量素子の信頼性が向上する。
あるいは、上部電極の全部または一部をＡＬＤ法で形成する。このことにより、カバレッジに優れた電極を形成することが可能となる。
このＡＬＤ法で形成する電極材料としては、ＴｉＮなどが有るが、さらには誘電体膜２１に含まれる金属元素を窒化した導電窒化物で形成することが望ましい。
もちろん、下部電極２０と上部電極２３の全部または一部をＡＬＤ法で形成することも可能である。誘電体膜２１と連続で形成することで、清浄な界面が得られ、トラップなどに起因するリーク電流の発生を抑制し、高信頼性を得ることが出来る。
上記を除いて、第１〜第３実施形態の実装基板の製造方法と同様に形成することができる。
【００６０】
本実施形態の実装基板の製造方法により形成される静電容量素子の容量値は、スルーホールＴＨの内壁表面における部分と、スルーホールＴＨの外部の第４樹脂層３０の上層において、誘電体膜２１を介して下部電極２０と上部電極２３が対向する面積に依存する。
スルーホールＴＨの内壁表面においては、下部電極２０と上部電極２３が対向する面積として従来の静電容量素子と比較して大きな面積を確保できる。これにより、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができ、小さい占有面積に大容量の素子とすることが可能となる。
【００６１】
本発明は上記の説明に限定されない。
例えば、上記実施形態では、３層の樹脂層及び４層の導電層を積層した後に、静電容量素子となるスルーホールＴＨを形成し、静電容量素子を形成したが、本発明が提案する容量素子構造は、これに限定するものではない。例えば、４層以上の樹脂層と６層以上の導電層などを積層した後に、スルーホールＴＨを形成し、静電容量素子することも可能である。また、１層または２層の樹脂層と２層の導電層を積層した後にスルーホールＴＨを形成し、静電容量素子とすることも可能である。
スルーホールＴＨは円筒状に限定するものでもなく、方形、３角形などの形状でも効果が得られる。上面から見て単位面積当たりにしめる壁面の面積が大きいほど好ましい。
さらに、上記実施形態では、一つの容量素子に一つのスルーホールＴＨを用いていたが、複数のスルーホールＴＨに接続するように上部電極及び下部電極を形成し、一つの静電容量素子とすることで、より大きい容量値を効率よく形成することが可能となる。
また、本発明は、上記の実装基板に対して半導体チップあるいは各種電子部品などを搭載した電子機器に適用できる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【００６２】
１…樹脂基板、２…内部配線、３…配線間コンタクト、４…表面配線、５…半導体チップ、６…静電容量素子、１０…第１樹脂層、１１…第１導電層、１２…第２導電層、１３…第２樹脂層、１４…第３導電層、１５…第４導電層、１６…第３樹脂層、２０…下部電極、２１…誘電体膜、２２，２４，２５，２６，２７…ドライフィルム、２３…上部電極、３０…第４樹脂層、３１…第５導電層、３２…第６導電層、３３，３４…取り出し電極、ＣＴ１，ＣＴ２…開口部、ＴＨ…スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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