(57)【要約】【課題】半導体集積回路装置の集積密度を向上させることができる素子分離構造を提供する。【解決手段】２つのＰチャネル型ＭＯＳトランジスタＴ１，Ｔ３は、ｘ方向に互いに隣接して、Ｎ型半導体基板１０上に形成されている。それらのトランジスタの間には、Ｐチャネル型ＭＯＳトランジスタからなる素子分離トランジスタＳＴ１が形成されている。同様に、ｘ方向に互いに隣接して配置された２つのＰチャネル型ＭＯＳトランジスタＴ４，Ｔ７の間にも、それらを電気的に分離する素子分離トランジスタＳＴ２が形成されている。【選択図】図２
2011003779.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に互いに離間して形成された第１及び第２の半導体素子と、
前記第１の半導体素子と前記第２の半導体素子の間に形成された素子分離トランジスタと、を備え、
前記素子分離トランジスタのゲート電極は前記素子分離トランジスタをオフする電位に固定され、前記素子分離トランジスタは、前記第１の半導体素子と前記第２の半導体素子とを電気的に分離することを特徴とする半導体集積回路装置。
【請求項２】
前記第１の半導体素子、前記第２の半導体素子及び前記素子分離トランジスタは、前記半導体基板上に形成された１つの素子形成領域の中に形成され、前記素子分離トランジスタは、前記素子形成領域の中で前記第１の半導体素子及び前記第２の半導体素子に接していることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１及び第２の半導体素子は、ＭＯＳトランジスタであることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
【請求項４】
前記素子分離トランジスタのゲート電極は、前記第１及び第２の半導体素子のゲート電極と同じ材料からなることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記素子分離トランジスタのゲート絶縁膜は、前記第１及び第２の半導体素子のゲート絶縁膜と同じ絶縁膜材料からなり、かつ前記第１及び第２の半導体素子のゲート絶縁膜と同じ膜厚を有することを特徴とする請求項３又は請求項４に記載の半導体集積回路装置。
【請求項６】
半導体基板と、
前記半導体基板上に複数の半導体素子を含んで配置された第１のセルと、
前記第１のセルに隣接して、前記半導体基板上に複数の半導体素子を含んで配置された第２のセルと、
前記第１のセルの端部に形成された第１の半導体素子と、
前記第２のセルの端部に形成された第２の半導体素子と、
前記第１の半導体素子と前記第２の半導体素子との間に形成された素子分離トランジスタを備え、
前記素子分離トランジスタのゲート電極は前記素子分離トランジスタをオフする電位に固定され、前記素子分離トランジスタは、前記第１の半導体素子と前記第２の半導体素子とを電気的に分離することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離構造を有する半導体集積回路装置に関するものである。
【背景技術】
【０００２】
半導体集積回路装置においては、半導体基板上に多数のＭＯＳトランジスタが形成され、これらのＭＯＳトランジスタにより各種の電子回路が形成される。この場合、これらのＭＯＳトランジスタは、必要に応じて互いに電気的に分離される。
【０００３】
一般に、そのような素子分離は、ＬＯＣＯＳ（Local Oxidation of Silicon）を用いて行われている。即ち、ＬＯＣＯＳ法により、隣接する２つのＭＯＳトランジスタの間に、ゲート酸化膜より厚いＬＯＣＯＳ酸化膜が形成される。そして、ＬＯＣＯＳ酸化膜の下の半導体基板の表面には反転防止用の不純物層が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１１８９２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＬＯＣＯＳ法にも加工限界があり、隣接する２つのＭＯＳトランジスタの間隔をある程度大きく設計する必要がある。そのため、半導体集積回路装置の集積密度が低下するという問題があった。
【課題を解決するための手段】
【０００６】
本発明は上記課題に鑑みて為されたものであり、その主な特徴は以下の通りである。
【０００７】
本発明の半導体集積回路装置は、半導体基板と、半導体基板上に互いに離間して形成された第１及び第２の半導体素子と、第１の半導体素子と第２の半導体素子の間に形成された素子分離トランジスタと、を備え、素子分離トランジスタのゲート電極は素子分離トランジスタをオフする電位に固定され、素子分離トランジスタは、前記第１の半導体素子と前記第２の半導体素子とを電気的に分離することを特徴とする。
【０００８】
また、本発明の半導体集積回路装置は、半導体基板と、半導体基板上に複数の半導体素子を含んで配置された第１のセルと、第１のセルに隣接して、半導体基板上に複数の半導体素子を含んで配置された第２のセルと、第１のセルの端部に形成された第１の半導体素子と、第２のセルの端部に形成された第２の半導体素子と、第１の半導体素子と第２の半導体素子との間に形成された素子分離トランジスタを備え、素子分離トランジスタのゲート電極は素子分離トランジスタをオフする電位に固定され、素子分離トランジスタは、前記第１の半導体素子と前記第２の半導体素子とを電気的に分離することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＬＯＣＯＳ法による素子分離に比して半導体集積回路装置の集積密度を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態による半導体集積回路装置の回路図である。
【図２】図１の半導体集積回路装置の一部を示す平面図である。
【図３】図２のＡ−Ａ線に沿った断面図である。
【図４】比較例による半導体集積回路装置を示す平面図である。
【図５】図４のＢ−Ｂ線に沿った断面図である。
【図６】本発明の第２の実施形態による半導体集積回路装置を示す平面図である。
【図７】図６の部分拡大図である。
【発明を実施するための形態】
【００１１】
［第１の実施形態］
本発明の第１の実施形態による半導体集積回路装置について図面を参照して説明する。この半導体集積回路装置は、例えばＤ型フリップフロップのセルを含むものであり、図１（Ａ）に示されたＣＭＯＳインバータと、図１（Ｂ）に示されたＣＭＯＳアナログスイッチを含んで同一の半導体基板上に構成される。ＣＭＯＳインバータは、電源電位Ｖｄｄと接地電位間に直列接続されたＰチャネル型ＭＯＳトランジスタＴ１とＮチャネル型ＭＯＳトランジスタＴ２からなる。また、ＣＭＯＳアナログスイッチは、直列接続されたＰチャネル型ＭＯＳトランジスタＴ３，Ｔ４と、直列接続されたＮチャネル型ＭＯＳトランジスタＴ５，Ｔ６からなる。
【００１２】
図２は半導体集積回路装置の平面図である。図２においては、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３，Ｔ４と、半導体集積回路装置を構成する別の回路の一部であるＰチャネル型ＭＯＳトランジスタＴ７（図１では図示していない）が含まれている。図３は、図２のＡ−Ａ線に沿った断面図である。
【００１３】
図示のように、２つのＰチャネル型ＭＯＳトランジスタＴ１，Ｔ３は、ｘ方向に互いに隣接して、Ｎ型半導体基板１０上に形成されている。それらのトランジスタの間には、Ｐチャネル型ＭＯＳトランジスタからなる素子分離トランジスタＳＴ１が形成されている。同様に、ｘ方向に互いに隣接して配置された２つのＰチャネル型ＭＯＳトランジスタＴ４，Ｔ７の間にも、それらを電気的に分離する素子分離トランジスタＳＴ２が形成されている。
【００１４】
素子分離トランジスタＳＴ１，ＳＴ２は、半導体集積回路装置を構成しているＰチャネル型ＭＯＳトランジスタＴ１，Ｔ３，Ｔ４，Ｔ７と同じ構造を有しており、これらのトランジスタと同じ１つの素子形成領域１１（活性化領域）の中に形成されていることが好ましい。素子形成領域１１は、平面的に見るとＬＯＣＯＳ酸化膜１２で囲まれている。
【００１５】
この場合、素子分離トランジスタＳＴ１，ＳＴ２は、ＭＯＳトランジスタＴ１，Ｔ３，Ｔ４，Ｔ７と同じ構造の一対のＰ型不純物層１３（ソース層及びドレイン層に相当するもの）、ゲート絶縁膜１４、ゲート電極１５を有している。これらのＰ型不純物層１３、ゲート絶縁膜１４、ゲート電極１５は、それぞれ同一の工程で形成されることが好ましい。この場合、Ｐ型不純物層１３は半導体基板１０の深さ方向に同じ不純物濃度を有している。ゲート絶縁膜１４はＳｉＯ２等の同じ絶縁材料で形成され、同じ膜厚を有している。ゲート電極１５は、金属ポリサイド、ポリシリコン等の同じゲート材料で同じ膜厚を有している。
【００１６】
ゲート電極１５上には層間絶縁膜１６が形成されている。層間絶縁膜１６には、各Ｐ型不純物層１３に対応したコンタクトホール１７が形成されている。そして、コンタクトホール１７を通して、対応するＰ型不純物層１３に接続される配線層１８が形成されている。
【００１７】
そして、素子分離トランジスタＳＴ１は、１つの素子形成領域１１の中で、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３と接して形成されている。つまり、素子分離トランジスタＳＴ１のＰ型不純物層１３は、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３の一方のＰ型不純物層１３と共通になっている。
【００１８】
同様に、素子分離トランジスタＳＴ２は、１つの素子形成領域１１の中で、Ｐチャネル型ＭＯＳトランジスタＴ４，Ｔ７と接して形成されている。素子分離トランジスタＳＴ２のＰ型不純物層１３は、Ｐチャネル型ＭＯＳトランジスタＴ４，Ｔ７の一方のＰ型不純物層１３と共通になっている。
【００１９】
また、素子分離トランジスタＳＴ１，ＳＴ２のゲート電極１５には、素子分離トランジスタＳＴ１をオフさせるような電位、好ましくは半導体集積回路装置の電源電位Ｖｄｄが印加されるようになっている。この場合、素子分離トランジスタＳＴ１，ＳＴ２のゲート電極１５は一体に形成されており、電源配線１９に接続されることで、電源電位Ｖｄｄ（接地電位０Ｖより高い電位で、例えば３Ｖ）が印加されるようになっている。
【００２０】
これにより、素子分離トランジスタＳＴ１は、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３を電気的に分離し、素子分離トランジスタＳＴ２は、Ｐチャネル型ＭＯＳトランジスタＴ４，Ｔ７を電気的に分離することになる。
【００２１】
なお、図２の平面図のように、Ｐチャネル型ＭＯＳトランジスタＴ１の左側のＰ型不純物層１３とＰチャネル型ＭＯＳトランジスタＴ３の左側のＰ型不純物層１３とは、回路を形成するために配線層１８により電気的に接続されているが、Ｐチャネル型ＭＯＳトランジスタＴ１の右側のＰ型不純物層１３とＰチャネル型ＭＯＳトランジスタＴ３の左側のＰ型不純物層１３とは、素子分離トランジスタＳＴ１により電気的に分離されている。
【００２２】
図４は、比較例による半導体集積回路装置を示す平面図である。図５は、図４のＢ−Ｂ線に沿った断面図である。図２に示した本実施形態と、比較例による半導体集積回路装置との相違点は、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３との間にはＬＯＣＯＳ酸化膜１２が形成されており、ＬＯＣＯＳ酸化膜１２がＰチャネル型ＭＯＳトランジスタＴ１，Ｔ３を電気的に分離している点である。
【００２３】
同様に、Ｐチャネル型ＭＯＳトランジスタＴ４，Ｔ７との間にはＬＯＣＯＳ酸化膜１２が形成されており、ＬＯＣＯＳ酸化膜１２がＰチャネル型ＭＯＳトランジスタＴ４，Ｔ７を電気的に分離している点で、本実施形態と比較例は相違する。
【００２４】
図２に示した本実施形態による半導体集積回路装置によれば、比較例による半導体集積回路装置に比べて、ｘ方向のパターン面積を小さくすることができる。これは、パターン加工技術の限界により規定されるパターンデザインルールによれば、本実施形態の素子分離トランジスタＳＴ１，ＳＴ２を用いた素子分離構造の方が、ＬＯＣＯＳ酸化膜１２を用いた比較例の素子分離構造よりもそのパターン面積を小さくすることができるからである。
【００２５】
０．３μｍの一般的なデザインルールを一例として、両者を比較すると、比較例によれば、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３を分離しているＬＯＣＯＳ酸化膜１２の分離幅Ｌ１は約０．８μｍ、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３のコンタクトホール１７，１７間の距離Ｌ２は約１．６μｍである。
【００２６】
一方、本実施形態によれば、素子分離トランジスタＳＴ１のゲート電極１５の幅Ｌ３は約０．３μｍ、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３のコンタクトホール１７，１７間の距離Ｌ４は約１．０μｍである。両者のパターン面積の差は、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３のコンタクトホール１７，１７間の距離Ｌ２，Ｌ４の差で比較することができるので、本実施形態の方が比較例によりも約０．６μｍ小さくなる。
【００２７】
図２の平面図は、Ｄ型フリップフロップのセルの一部のみを示したものであるが、当該セルの全体のパターン面積で比較すると、本実施形態の方が比較例よりも約４．５％小さくなる。この場合、当該セルのＮチャネル型ＭＯＳトランジスタで形成される部分についても、本実施形態と同様の素子分離トランジスタによる分離構造が用いられる。そして、素子分離トランジスタはＮチャネル型ＭＯＳトランジスタで形成され、そのゲート電極には当該素子分離トランジスタをオフさせる電位、好ましくは接地電位０Ｖが印加される。
【００２８】
上述したように、本実施形態による半導体集積回路装置によれば、ｘ方向のパターン面積を小さくすることができるため、半導体集積回路装置の集積密度を高めることができる。
【００２９】
また、半導体集積回路装置の集積密度が高くなることから、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３，Ｔ４，Ｔ７、素子分離トランジスタＳＴ１，ＳＴ２の各ゲート電極１５のパターン密度も高くなる。これにより、同じゲート材料（金属ポリサイド、ポリシリコン等）で形成されたゲート電極１５のパターニング工程において、いわゆるマイクロローディング効果の発生を抑止することができるため、ゲート電極１５の加工精度が高まって半導体集積回路装置の歩留まりが向上する。
【００３０】
なお、ＬＯＣＯＳ酸化膜１２を用いた素子分離構造の比較例では、所定のデザインルールにより、ＬＯＣＯＳ酸化膜１２を介して電気的に分離される各Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３，Ｔ４，Ｔ７において、ゲート電極１５とコンタクトホール１７との距離が、電気的に分離する必要のない他のＰチャネル型ＭＯＳトランジスタ（不図示）と比べて、１０％程度大きく設定される場合がある。この場合、各ゲート電極１５のパターン密度は小さくなるため、ゲート電極１５のパターニング工程においてマイクロローディング効果が発生し易くなる。
【００３１】
これに対して、本実施形態によれば、ｘ方向において、Ｐチャネル型ＭＯＳトランジスタＴ１，Ｔ３は素子分離トランジスタＳＴ１と隣接し、Ｐチャネル型ＭＯＳトランジスタＴ４，Ｔ７は素子分離トランジスタＳＴ２と隣接しているため、上述のデザインルールが適用されてもゲート電極１５とコンタクトホール１７との距離を大きくする必要はない。従って、この場合においても、各ゲート電極１５のパターン密度が高くなることから、ゲート電極１５のパターニング工程におけるマイクロローディング効果の発生を抑止することができる。
【００３２】
［第２の実施形態］
第１の実施形態は、Ｄ型フリップフロップのセルの中の素子分離構造に関するものであるが、本実施形態は、Ｄ型フリップフロップに含まれる２つのセル２０，２１の間の素子分離構造に関するものである。
【００３３】
図６は、本実施形態の半導体集積回路装置を示す平面図である。なお、図６の各セル２０，２１は、Ｐチャネル型ＭＯＳトランジスタが形成される領域と、Ｎチャネル型ＭＯＳトランジスタが形成される領域を有しているものとする。図７は、図６のセル２０，２１の境界領域であってＰチャネル型ＭＯＳトランジスタ側の領域２３の部分拡大図である。本実施形態は、このセル２０，２１について、第１の実施形態と同じ素子分離トランジスタによる素子分離構造を用いたものである。
【００３４】
図７に示すように、セル２０，２１が半導体基板１０上に形成され、セル２０，２１の境界領域に素子分離トランジスタＳＴ３が設けられている。即ち、素子分離トランジスタＳＴ３は、セル２０の端部のＰチャネル型ＭＯＳトランジスタＴ８とセル２１の端部のＰチャネル型ＭＯＳトランジスタＴ９との間に形成される。この素子分離構造は、第１の実施形態のものと全く同じである。即ち、素子分離トランジスタＳＴ３のゲート電極１５の電位は電源電位Ｖｄｄに固定されている。なお、図示していないが、図６のセル２０，２１の境界領域であってＮチャネル型ＭＯＳトランジスタ側の領域にも同様の素子分離構造が形成されている。
【００３５】
これにより、ｘ方向に互いに隣接するＰチャネル型ＭＯＳトランジスタＴ８，Ｔ９を電気的に分離しながら、それらの距離、例えば、コンタクトホール１７間の距離Ｌ５を小さくすることができる。これにより、Ｄ型フリップフロップの２つのセル２０，２１を並べて配置してなる回路（例えば、シフトレジスタ）のパターン面積を小さくすることができる。結果として、半導体集積回路装置の集積密度を高めることができる。マイクロローディング効果の抑止に関しても、第１の実施形態と同様の効果を得ることができる。
【００３６】
また、図６のセル２０，２１のパターンと、図７の素子分離構造のパターンを自動設計データベースに予め登録しておき、半導体集積回路装置の自動設計上、互いに隣接するセル２０，２１の間に、当該パターンを自動的に配置するようにしても良い。これにより、自動設計により、半導体集積回路装置のパターン面積を小さくすることができ、半導体集積回路装置の集積密度を高めることができる。この場合、セル２０，２１は同じ回路でも良いし、異なる回路であっても良い。
【００３７】
なお、本発明は上記実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。例えば、上記実施形態では、半導体集積回路装置の一例として、Ｄ型フリップフロップを含むものを挙げて説明したが、本発明は、ＭＯＳトランジスタを用いた半導体集積回路装置に広く適用することができる。
【００３８】
また、上記実施形態では、ｘ方向に隣接する２つのＭＯＳトランジスタの間に素子分離トランジスタを配置しているが、これに限らず、ｙ方向に隣接する２つのＭＯＳトランジスタの間に素子分離トランジスタを配置しても良い。
【００３９】
さらに、上記実施形態では、素子分離トランジスタは、隣接する２つのＭＯＳトランジスタを電気的に分離しているが、ＭＯＳトランジスタ以外の半導体素子を電気的に分離するために用いても良い。例えば、ダイオードとＭＯＳトランジスタとを電気的に分離する必要があれば、それらの間に素子分離トランジスタを形成すれば良い。また、Ｐ型不純物層１３を用いた抵抗素子とＭＯＳトランジスタとを電気的に分離する必要があれば、それらの間に素子分離トランジスタを形成すれば良い。
【符号の説明】
【００４０】
１０  半導体基板            １１  素子形成領域
１２  ＬＯＣＯＳ酸化膜      １３  Ｐ型不純物層
１４  ゲート絶縁膜          １５  ゲート電極
１６  層間絶縁膜            １７  コンタクトホール
１８  配線層                １９  電源配線
Ｔ１，Ｔ３，Ｔ４，Ｔ７  Ｐチャネル型ＭＯＳトランジスタ
Ｔ２，Ｔ５，Ｔ６  Ｎチャネル型ＭＯＳトランジスタ
ＳＴ１〜ＳＴ３  素子分離トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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