(57)【要約】【課題】一斉に動作するコンパレータ群とその後に動作するコンパレータ群とを作り出すことができる固体撮像素子及び撮像機器を提供すること。【解決手段】光電変換素子を含む単位画素２０が行列状に配置された画素アレイ部１１と、画素アレイ部１１の画素列に対応して設けられ、単位画素２０から垂直信号線２１を通して出力されるアナログ信号を、レベルが漸次変化する参照信号Ｖｒａｍｐと比較する複数のコンパレータ３１と、コンパレータ３１毎に設けられ、コンパレータ３１の比較結果に基づきカウント動作を行なう複数のカウンタ３２と、画素アレイ部１１の画素列に対応して設けられた垂直信号線２１に、２種類以上の電圧を印加する電圧供給部１９と、を備える。【選択図】図２
2011188036.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む単位画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を、電圧レベルが漸次変化する参照信号と比較する複数のコンパレータと、
前記コンパレータ毎に設けられ、前記コンパレータの比較結果に基づきカウント動作を行なう複数のカウンタと、
前記画素アレイ部の画素列に対応して設けられた前記垂直信号線に、２種類以上の電圧を印加する電圧供給部と、を備えた固体撮像素子。
【請求項２】
前記電圧供給部は、前記垂直信号線毎に、前記２種類以上の電圧を選択的に印加する
請求項１に記載の固体撮像素子。
【請求項３】
前記電圧供給部は、各前記垂直信号線に印加する電圧を所定期間毎に切り替え可能とした請求項２に記載の固体撮像素子。
【請求項４】
固体撮像素子を備え、
前記固体撮像素子は、
光電変換素子を含む単位画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を、レベルが漸次変化する参照信号と比較する複数のコンパレータと、
前記コンパレータ毎に設けられ、前記コンパレータの比較結果に基づきカウント動作を行なう複数のカウンタと、
前記画素アレイ部の画素列に対応して設けられた前記垂直信号線に、２種類以上の電圧を印加する電圧供給部と、を備えた撮像機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及び撮像機器に関するものであり、特に、ＣＭＯＳイメージセンサに代表される固体撮像素子及びそれを備えた撮像機器に関する。
【背景技術】
【０００２】
近年、ＣＣＤイメージセンサに代わる固体撮像素子として、ＣＭＯＳイメージセンサが注目を集めている。これは、ＣＣＤ画素の製造に専用プロセスが必要であり、また、その動作に複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるといったＣＣＤイメージセンサの処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
【０００３】
すなわち、ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能である。さらにＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができる。このように、ＣＭＯＳイメージセンサは、ＣＣＤイメージセンサに比べて、大きなメリットを複数持ち合わせている。
【０００４】
ＣＣＤイメージセンサの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。これに対して、ＣＭＯＳイメージセンサは単位画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイ部の中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。これは、単位画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００５】
この列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである（例えば、特許文献１参照）。
【０００６】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサの一例を図７に示す。
【０００７】
この固体撮像素子１００は、図７に示すように、撮像部としての画素アレイ部１１０、カラム信号処理部群１３０、ＲＡＭＰ信号生成回路１４０、アンプ回路（Ｓ／Ａ）１５０、信号処理回路１６０を有している。
【０００８】
画素アレイ部１１０は、フォトダイオードと画素内アンプとを含む単位画素１１１がマトリックス状（行列状）に配置されて構成される。また、固体撮像素子１００においては、単位画素１１１から信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１７０、行アドレスや行走査を制御する垂直走査部１８０、列アドレスや列走査を制御する水平走査部１９０が配置される。
【０００９】
カラム信号処理部群１３０は、コンパレータ１３２と、カウンタ１３３と、ラッチ１３４とからなるＡＤＣ１３１が垂直信号線１４４毎に配列されており、各ＡＤＣ１３１は、ｎビットデジタル信号変換機能を有している。なお、垂直信号線１４４は、画素アレイ部１１０の画素列単位で設けられる。
【００１０】
ＲＡＭＰ信号生成回路１４０は、電圧レベルを階段状に変化させたランプ波形（ある傾きを持った線形に電圧レベルが漸次変化するスロープ波形）である参照信号Ｖｒａｍｐを出力する。コンパレータ１３２は、この参照信号Ｖｒａｍｐの電圧と、行線毎に単位画素から垂直信号線１４４を経由し得られるアナログ信号の電圧Ｖｓｌとを比較する。このとき、コンパレータ１３２と同様に画素列毎に配置されたカウンタ１３３が動作しており、ランプ波形である参照信号Ｖｒａｍｐとカウンタ値が一対一の対応を取りながら変化することで垂直信号線１４４の電圧（アナログ信号）Ｖｓｌをデジタル信号に変換する。
【００１１】
参照信号Ｖｒａｍｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。そしてアナログ信号の電圧Ｖｓｌと参照信号Ｖｒａｍｐの電圧とが交わったとき、コンパレータ１３２の出力が反転し、カウンタ１３３の入力クロックを停止し、ＡＤ変換が完了する。以上のＡＤ変換期間終了後、水平走査部１９０により、各ラッチ１３４に保持されたデータが、水平転送線１４５、アンプ回路１５０を経て信号処理回路１６０に入力され、２次元画像が生成される。このようにして、列並列出力処理が行われる。なお、水平転送線１４５は、たとえば２ｎビット幅の転送バスであり、アンプ回路１５０は、水平転送線１４５に対応して２ｎ個設けられる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来のＣＭＯＳイメージセンサのコンパレータは共通の参照信号Ｖｒａｍｐと各画素列の単位画素からの信号の電圧Ｖｓｌとを比較するものであり、アナログ信号の電圧Ｖｓｌの値により、各画素列のコンパレータが一斉動作する場合がある。このとき、ＩＲドロップによるアナログ電源変動が大きくなり、電源経由ノイズで隣接するコンパレータや動作中のコンパレータ自身が誤動作する可能性がある。
【００１４】
このようなコンパレータの誤動作による影響を確認するために、従来では、ＣＭＯＳイメージセンサに所定画像を撮像させることによって、カラム信号処理部群のコンパレータのうちその出力が一斉に反転する第１コンパレータ群とその後に出力が反転する第２コンパレータ群とを作り出すようにしている。そして、一斉に反転動作する第１コンパレータ群の動作結果が、その後に反転動作する第２コンパレータ群へ与える誤動作影響を、その時の撮像結果を通して確認していた。
【００１５】
例えば、図８（ａ）に示すような撮像用画像２００を用意する。この撮像用画像２００は、一斉に反転動作をさせるための画像領域と、その後に反転動作させて一斉反転動作の影響を確認するための画像領域が設けられている。この撮像用画像２００を図８（ｂ）に示すようにＣＭＯＳイメージセンサの画素部に重ねて、ＣＭＯＳイメージセンサにより撮像させる。そして、ＣＭＯＳイメージセンサの時の撮像結果により、誤動作の影響を確認する。このときの撮像結果が、例えば、図８（ｃ）に示すように、一部の領域が撮像用画像２００とは異なる画像となったとき、第１コンパレータ群の動作結果が、第２コンパレータ群に影響を与えていることになる。これは、第１コンパレータ群のコンパレータ１３２の出力が一斉反転するときに生じるノイズにより、比較動作を行っている第２コンパレータ群のコンパレータが誤動作して生じたものである。
【００１６】
この影響をＣＭＯＳイメージセンサ間で比較する場合、厳密な影響比較を行うためには、第１コンパレータ群と第２コンパレータ群とを、ＣＭＯＳイメージセンサ間で同じにしなければならず、また、このことは、測定の再現性の面についても同様のことが言える。
【００１７】
しかしながら、画素部の小型化が進んでいるため、画素間の間隔が極めて狭く、所定画像にＣＭＯＳイメージセンサを画素列単位の精度で位置合わせすることは困難である。
【００１８】
そこで、本発明は、一斉に動作するコンパレータ群とその後に動作するコンパレータ群とを作り出すことができる固体撮像素子及び撮像機器を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、請求項１に記載の発明は、光電変換素子を含む単位画素が行列状に配置された画素アレイ部と、前記画素アレイ部の画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を、電圧レベルが漸次変化する参照信号と比較する複数のコンパレータと、前記コンパレータ毎に設けられ、前記コンパレータの比較結果に基づきカウント動作を行なう複数のカウンタと、前記画素アレイ部の画素列に対応して設けられた前記垂直信号線に、２種類以上の電圧を印加する電圧供給部と、を備えた固体撮像素子とした。
【００２０】
また、請求項２に記載の発明は、請求項１に記載の固体撮像素子において、前記電圧供給部は、前記垂直信号線毎に、前記２種類以上の電圧を選択的に印加することを特徴とする。
【００２１】
また、請求項３に記載の発明は、請求項２に記載の固体撮像素子において、前記電圧供給部は、各前記垂直信号線に印加する電圧を所定期間毎に切り替え可能としたことを特徴とする。
【００２２】
また、請求項４に記載の発明は、固体撮像素子を備え、前記固体撮像素子は、光電変換素子を含む単位画素が行列状に配置された画素アレイ部と、前記画素アレイ部の画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を、レベルが漸次変化する参照信号と比較する複数のコンパレータと、前記コンパレータ毎に設けられ、前記コンパレータの比較結果に基づきカウント動作を行なう複数のカウンタと、前記画素アレイ部の画素列に対応して設けられた前記垂直信号線に、２種類以上の電圧を印加する電圧供給部と、を備えた撮像機器とした。
【発明の効果】
【００２３】
本発明によれば、垂直信号線に電圧供給部から２種類以上の電圧を印加することで、一斉に動作するコンパレータ群とその後に動作するコンパレータ群とを作り出すことができる。そのため、所定画像を用意して撮像させる場合に比べて、コンパレータの一斉動作影響の測定について、正確性及び再現性を向上することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に係る撮像機器の構成を示す図である。
【図２】本発明の一実施形態に係る固体撮像素子の構成を示す図である。
【図３】ＡＤ変換処理の説明図である。
【図４】図２に示す電圧供給部の具体的構成を示す図である。
【図５】検査モードのタイミングを示す図である。
【図６】検査モードの出力画像の例を示す図である。
【図７】従来の固体撮像素子の構成を示す図である。
【図８】従来のコンパレータの一斉動作影響の測定方法を説明するための図である。
【発明を実施するための形態】
【００２５】
以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．全体概要
２．撮像機器の構成
３．固体撮像素子の構成及び動作
【００２６】
［１．全体概要］
本実施形態の撮像機器は、固体撮像素子を有しており、この固体撮像素子は、入射光を信号電荷に変換する光電変換素子を含む単位画素が行列状に配置され、所定数の画素列毎に垂直信号線がそれぞれ配線された画素アレイ部を有するＣＭＯＳイメージセンサである。
【００２７】
この固体撮像素子は、列並列ＡＤＣ搭載ＣＭＯＳイメージセンサであり、単位画素から垂直信号線を通して出力されるアナログ信号を、レベルが漸次変化する参照信号と比較する複数のコンパレータと、コンパレータ毎に設けられ、コンパレータの比較結果に基づきカウント動作を行なう複数のカウンタとを有している。
【００２８】
そして、画素アレイ部の画素列に対応して設けられた垂直信号線に、２種類以上の電圧を印加する電圧供給部を備えている。
【００２９】
このように、本実施形態に係る固体撮像装置では、垂直信号線に電圧供給部から２種類以上の電圧を印加することで、一斉に動作する第１コンパレータ群とそれ以外のコンパレータ群とを作り出すことができる。そのため、所定画像を用意して撮像させる場合に比べて、コンパレータの一斉動作影響の測定について、正確性及び再現性を向上することができる。
【００３０】
また、電圧供給部を、垂直信号線毎に、２種類以上の電圧を選択的に印加することができるように構成することで、一斉に動作する第１コンパレータ群とそれ以外の第２コンパレータ群とを自由に作り出すことができ、コンパレータの一斉動作影響の測定について、状況設定の自由度を向上することができる。
【００３１】
電圧供給部は、各垂直信号線に印加する電圧を所定期間毎に切り替え可能に構成することで、第１コンパレータ群と第２コンパレータ群とを順次変更することができ、状況設定を変えながら連続してコンパレータの一斉動作影響の測定を行うことができる。
【００３２】
以下、本実施形態おける撮像装置及び固体撮像素子の具体的な一例を図面を参照して説明する。
【００３３】
［２.撮像機器の構成及び動作］
まず、本実施形態おける撮像機器の構成について図面を用いて説明する。
【００３４】
図１に示すように、撮像機器１は、固体撮像素子２、信号処理回路３、システムコントローラ４、入力部５、光学ブロック６を具備している。また、この撮像機器１には、光学ブロック６内の機構を駆動するためのドライバ７、固体撮像素子２を駆動するためのタイミングジェネレータ（ＴＧ）８などが設けられている。固体撮像素子２は、ＣＭＯＳイメージセンサである。
【００３５】
光学ブロック６は、被写体からの光を固体撮像素子２へ集光するためのレンズ、レンズを移動させてフォーカス合わせやズーミングを行うための駆動機構、メカシャッタ、絞りなどを具備している。ドライバ７は、システムコントローラ４からの制御信号に応じて、光学ブロック６内の機構の駆動を制御する。
【００３６】
固体撮像素子２は、ＴＧ８から出力されるタイミング信号に基づいて駆動され、被写体からの入射光を電気信号に変換する。ＴＧ８は、システムコントローラ４の制御の下でタイミング信号を出力する。
【００３７】
信号処理回路３は、固体撮像素子２からのデジタル信号に対するＡＦ（Auto Focus）、ＡＥ（Auto Exposure）、欠陥画素の検出処理及び補正処理、ホワイトバランス調整、マトリクス処理などの各種カメラ信号処理を実行する。
【００３８】
システムコントローラ４は、例えば、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などから構成される。ＣＰＵはＲＯＭに記憶されたプログラムを実行することにより、この撮像機器１の各部を統括的に制御し、また、その制御のための各種演算を実行する。入力部５は、ユーザの操作入力を受け付ける操作キー、ダイアル、レバーなどを含み、操作入力に応じた制御信号をシステムコントローラ４に出力する。
【００３９】
信号処理回路３から出力された画像データは、図示しないグラフィックインタフェース回路に供給されて表示用の画像信号に変換され、これにより図示しないモニタにカメラスルー画像が表示される。また、入力部５へのユーザの入力操作などによりシステムコントローラ４に対して画像の記録が指示されると、信号処理回路３からの画像データはＣＯＤＥＣ（enCOder,DECoder）に供給され、圧縮符号化処理が施されて記録媒体に記録される。静止画像の記録の際には、信号処理回路３からは１フレーム分の画像データがＣＯＤＥＣに供給され、動画像の記録の際には、処理された画像データがＣＯＤＥＣに連続的に供給される。
【００４０】
［３.固体撮像素子２の構成］
次に、本実施形態に係る固体撮像素子２の構成について図面を用いて説明する。
【００４１】
固体撮像素子２は、半導体基板上に、図２に示すように、画素アレイ部１１、垂直走査部１２、カラム信号処理部群１３、水平走査部１４、出力部１５、タイミング制御回路１６、ＲＡＭＰ信号生成回路１７、信号処理回路１８等を有して構成される。半導体基板１０は、例えばシリコン基板からなる。なお、垂直走査部１２、水平走査部１４及びタイミング制御回路１６は、画素アレイ部１１やカラム信号処理部群１３を制御する制御部として機能する。
【００４２】
画素アレイ部１１は、撮像領域を構成し、入射光を信号電荷に変換する光電変換部を含む単位画素２０が行列状（ｍ行×ｎ列）に配置され、画素列毎に垂直信号線２１1〜２１nが配線されている。
【００４３】
タイミング制御回路１６は、固体撮像素子２外の制御装置により制御されて、垂直走査部１２、カラム信号処理部群１３及び水平走査部１４などの動作の基準となるクロック信号や制御信号などを生成する。タイミング制御回路１６は、このように生成した制御信号を、垂直走査部１２、カラム信号処理部群１３及び水平走査部１４などに入力する。
【００４４】
垂直走査部１２は、例えばシフトレジスタによって構成される。この垂直走査部１２は、行転送信号φＴＲＧ１〜φＴＲＧｍ及び行選択信号φＳＥＬ１〜φＳＥＬｍを出力して画素アレイ部１１の各単位画素２０を行単位で順次垂直方向に選択走査する。これにより、各単位画素２０の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号が垂直信号線２１1〜２１nを通してカラム信号処理部群１３に供給される。また、垂直走査部１２は、各行の単位画素２０に共通に印加される行リセット信号φＲＳＴ１〜φＲＳＴｍを供給して、単位画素２０のリセットを行う。なお、垂直信号線２１1〜２１nには、グランドとの間に定電流源２６が接続される。
【００４５】
カラム信号処理部群１３は、画素アレイ部１１の画素列（カラム毎）に対応してそれぞれ配置される複数のカラム信号処理部３０1〜３０nを有する。各カラム信号処理部３０1〜３０nは、各単位画素２０から出力される信号の電圧に応じたデジタル信号を出力する。具体的には、カラム信号処理部３０1〜３０nは、画素アレイ部１１のアナログ出力を、参照信号Ｖｒａｍｐを使用したＡＰＧＡ対応積分型ＡＤ変換及びデジタルＣＤＳを行って、デジタル信号に変換して出力する。
【００４６】
水平走査部１４は、例えばシフトレジスタによって構成され、列走査パルスを順次出力して、カラム信号処理部群１３により信号処理を施した信号をカラム信号処理部群１３から水平信号線４０に出力させる。出力部１５は、カラム信号処理部群１３から水平信号線４０を通して順次に供給される信号に対し、所定の信号処理を行って出力する。
【００４７】
カラム信号処理部３０1〜３０nは、図２に示すように、コンパレータ３１、カウンタ３２、ラッチ３３を有している。コンパレータ３１は、画素アレイ部１１の単位画素２０から出力される信号と段階的に値が変化する参照信号Ｖｒａｍｐとを比較し、これらの大小関係が入れ替わったときに、その出力を反転する。この参照信号Ｖｒａｍｐは、レベルが漸次変化し、ある傾きを持った線形に変化するスロープ波形であるランプ信号であり、ＲＡＭＰ信号生成回路１７により生成される。カウンタ３２は、画素アレイ部１１から出力される信号と参照信号Ｖｒａｍｐとの大小関係が入れ替わる時間量である比較時間をカウントする。カウンタ３２とラッチ３３によりアナログデジタル変換手段が構成される。ラッチ３３は、カウンタ３２による比較時間のカウント結果を保持する。各ラッチ３３の出力は、水平信号線４０に接続されており、各ラッチ３３から出力される信号は、所定の信号処理を施されて信号処理回路１８から出力される。
【００４８】
画素アレイ部１１の列毎に設けられた垂直信号線２１1〜２１nに単位画素２０から読み出された信号は、コンパレータ３１で参照信号Ｖｒａｍｐと比較される。このとき、コンパレータ３１と同様に列毎に配置されたカウンタ３２が動作しており、参照信号Ｖｒａｍｐの電圧とカウンタ３２のカウンタ値が一対一の対応を取りながら変化することで垂直信号線２１1〜２１nに読み出された信号をデジタル変換する。すなわち、参照信号Ｖｒａｍｐの電圧の変化は電圧の変化を時間の変化に変換するものであり、その時間をカウンタ３２によりある周期(クロック)で数えることでデジタル値に変換される。そして、垂直信号線２１1〜２１nに読み出された信号と参照信号Ｖｒａｍｐが交わったとき、図３に示すように、コンパレータ３１の出力が反転し、カウンタ３２の入力クロックを停止し、カウンタ３２のカウント値をラッチ３３に保持させる。これにより、アナログデジタル変換が完了する。
【００４９】
以上のアナログデジタル変換期間終了後、水平走査部１４により、各ラッチ３３に保持されたデータが、水平信号線４０に転送され、出力部１５を介して信号処理回路１８に入力される。なお、信号処理回路１８では、出力部１５の出力に所定の信号処理を行って２次元画像を生成する。この場合、信号処理回路１８では、例えば、縦線欠陥や点欠陥の補正、信号のクランプなどや、パラレル−シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理などを行うことができる。
【００５０】
本実施形態に係る固体撮像素子２では、さらに、画素アレイ部１１の画素列に対応して設けられた垂直信号線２１に、２種類以上の電圧を印加する電圧供給部１９を備えている。
【００５１】
電圧供給部１９は、第１電圧Ｖ１を生成する第１電源４１と、第２電圧Ｖ２を生成する第２電源４２とを有しており、第１電源４１は第１電圧Ｖ１の電圧値を、第２電源４２は第２電圧Ｖ２の電圧値をそれぞれ変更可能に構成されている。
【００５２】
各垂直信号線２１1〜２１nには、第１電圧Ｖ１を出力する第１出力回路４３1〜４３nと、第２電圧Ｖ２を出力する第２出力回路４４1〜４４nとが接続されている。そして、電圧供給部１９には、水平走査部１４からの出力信号Ｖｓｅｌ1〜Ｖｓｅｌnに基づいて、垂直信号線２１1〜２１nに第１電圧Ｖ１を印加するのか第２電圧Ｖ２を印加するのかを選択するための選択回路４５1〜４５nが設けられている。なお、垂直信号線２１1〜２１nを総称して垂直信号線２１とし、第１出力回路４３1〜４３nを総称して第１出力回路４３とし、第２出力回路４４1〜４４nを総称して第２出力回路４４とし、選択回路４５1〜４５nを総称して選択回路４５という場合がある。また、出力信号Ｖｓｅｌ1〜Ｖｓｅｌnを総称して出力信号Ｖｓｅｌという場合がある。
【００５３】
選択回路４５は、垂直走査部１２から出力される制御信号Ｐｓｅlによって、垂直信号線２１に印加する電圧を選択しない非選択動作状態か、垂直信号線２１に印加する電圧を選択する選択動作状態か、いずれかの状態になる。すなわち、垂直走査部１２によって、垂直信号線２１に第１又は第２電圧Ｖ１,Ｖ２を印加する検査モードと、第１又は第２電圧Ｖ１,Ｖ２を印加することなく、垂直信号線２１に画素アレイ部１１の単位画素２０からの信号を出力させる通常モードとのいずれかのモードが選択される。
【００５４】
ここで、電圧供給部１９の具体的構成を図４に示す。なお、図面の構成上、一部の第１出力回路４３、第２出力回路４４、選択回路４５を図示している。
【００５５】
図４に示すように、第１出力回路４３は、カスコード接続されたＭＯＳトランジスタＴｒ１，Ｔｒ２からなり、ＭＯＳトランジスタＴｒ１のゲートに第１電源４１から第１電圧Ｖ１が入力される。そして、ＭＯＳトランジスタＴｒ２のゲートが選択回路４５に接続されており、選択回路４５によってＭＯＳトランジスタＴｒ２のＯＮ／ＯＦＦが制御される。ＭＯＳトランジスタＴｒ２のソースは垂直信号線２１に接続されており、ＭＯＳトランジスタＴｒ２がＯＮ状態になると、第１出力回路４３は、ソースフォロワ回路として、第１電圧Ｖ１を垂直信号線２１に印加する。
【００５６】
また、第２出力回路４４は、カスコード接続されたＭＯＳトランジスタＴｒ３，Ｔｒ４からなり、ＭＯＳトランジスタＴｒ３のゲートに第２電源４２から第２電圧Ｖ２が入力される。そして、ＭＯＳトランジスタＴｒ４のゲートが選択回路４５に接続されており、選択回路４５によってＭＯＳトランジスタＴｒ４のＯＮ／ＯＦＦが制御される。ＭＯＳトランジスタＴｒ４のソースは垂直信号線２１に接続されており、ＭＯＳトランジスタＴｒ４がＯＮ状態になると、第２出力回路４４は、ソースフォロワ回路として、第２電圧Ｖ２を垂直信号線２１に印加する。
【００５７】
選択回路４５は、２つのＡＮＤ回路と、１つのインバータ回路から構成される。２つのＡＮＤ回路の一方の入力には、垂直走査部１２の電源選択回路５０から出力される制御信号Ｐｓｅlが入力される。また、一方のＡＮＤ回路の他方の入力は、水平走査部１４のＦＦから出力信号Ｖｓｅｌが入力され、出力は第１出力回路４３のＭＯＳトランジスタＴｒ２のゲートに接続される。また、他方のＡＮＤ回路の他方の入力には、ＲＡＭＰ信号生成回路１７が接続されて参照信号Ｖｒａｍｐが入力され、出力には、第２出力回路４４のＭＯＳトランジスタＴｒ４のゲートが接続される。
【００５８】
そして、制御信号Ｐｓｅlがアクティブな状態（Ｈレベルの電圧）のときに、出力信号ＶｓｅｌがＨレベルのときには、第１出力回路４３から第１電圧Ｖ１が垂直信号線２１に印加される。一方、制御信号Ｐｓｅlがアクティブな状態のときに、出力信号ＶｓｅｌがＬレベルのときには、第２出力回路４４から第２電圧Ｖ２が垂直信号線２１に印加される。なお、制御信号Ｐｓｅlが非アクティブな状態（Ｌレベルの電圧）のときには、第１及び第２出力回路４３，４４から第１電圧Ｖ１及び第２電圧Ｖ２が垂直信号線２１に印加されない。
【００５９】
このように電圧供給部１９では、垂直信号線２１毎に、２つのソースフォロワ回路を有し、第１電源４１及び第２電源４２で第１電圧Ｖ１と第２電圧Ｖ２とを生成する。そして、２つのソースフォロワ回路のいずれかを垂直信号線２１に接続して、第１電圧Ｖ１又は第２電圧Ｖ２を垂直信号線２１に独立して印加可能としている。また、垂直走査部１２から出力される制御信号Ｐｓｅlにより、選択回路４５による選択を不可として、２つのソースフォロワ回路を垂直信号線２１に接続しないようにすることができる。
【００６０】
また、水平走査部１４は、シリアル接続されたｎ個のフリップフロップＦＦから構成されている。そして、水平走査部１４から出力される出力信号Ｖｓｅｌにより、上述のように垂直信号線２１に第１電圧Ｖ１を印加するか第２電圧Ｖ２を印加するかを選択することができるようにしている。このように、単位画素２０からの信号を読み出すときに用いる水平走査部１４のｎ個のフリップフロップＦＦを用いて、垂直信号線２１に印加する電圧を選択することができるようにしており、回路規模が増大することを抑制している。
【００６１】
以上のように構成された固体撮像素子２の検査モード時の動作について図５のタイミングチャートを参照して具体的に説明する。
【００６２】
図５に示すように、検査モード時では、３回の水平同期タイミングを１周期として、固体撮像素子２から１ライン分の画像信号を出力するようにしている。すなわち、（Ａ）水平走査部ＦＦ設定期間、（Ｂ）ソースフォロワ設定によるＡＤ変換期間、（Ｃ）１行ＡＤ変換結果出力期間を１周期として、１ライン分の画像信号が出力され、これらの処理が、この１フレームの各フレーム毎に実行されることで１フレーム分の画像が出力される。
【００６３】
まず始めに、タイミングｔ１〜ｔ２の間に、タイミング制御回路１６から水平走査部１４の各フリップフロップＦＦの出力を設定するための信号を出力し、各フリップフロップＦＦの値をシフトさせていくことで、フリップフロップＦＦの出力をＨレベルかＬレベルのいずれかに設定する。これにより、各出力信号Ｖｓｅｌ1〜Ｖｓｅｌnにより選択回路４５1〜４５nを所定の状態に制御することができる。
【００６４】
次に、タイミングｔ２〜ｔ３の間で、垂直走査部１２から出力される制御信号Ｐｓｅlをアクティブにすることで、選択回路４５による制御によって、各出力信号Ｖｓｅｌに応じた電圧（第１電圧Ｖ１又は第２電圧Ｖ２）が垂直信号線２１に印加される。そして、垂直信号線２１に印加された電圧と参照信号Ｖｒａｍｐとが、コンパレータ３１によって比較される。このとき、コンパレータ３１と同様に列毎に配置されたカウンタ３２が動作しており、参照信号Ｖｒａｍｐの電圧とカウンタ３２のカウンタ値が一対一の対応を取りながら変化することで垂直信号線２１に読み出された信号をデジタル変換する。そして、垂直信号線２１に読み出された信号と参照信号Ｖｒａｍｐが交わったとき、コンパレータ３１の出力が反転し、カウンタ３２の入力クロックを停止し、カウンタ３２のカウント値をラッチ３３に保持させてアナログデジタル変換を完了する。
【００６５】
次に、タイミングｔ３〜ｔ４の間で、各ラッチ３３に保持したデータが水平信号線４０及び出力部１５を介して、信号処理回路１８に入力され、所定の信号処理を施されて、信号処理回路１８から１ライン分の画像信号として出力される。
【００６６】
以降、タイミングｔ４から、上記タイミングｔ１〜ｔ４までの処理と同様の処理が繰り返し行われ、１フレーム分の画像が出力される。
【００６７】
上記「（Ｂ）ソースフォロワ設定によるＡＤ変換期間」では、一部のソースフォロワ回路の電圧設定は、ＡＤ変換結果が低いレベル（画素が低い輝度）となるように設定し、残りのソースフォロワ回路の電圧設定は、ＡＤ変換結果が高いレベル（画素が高い輝度）となるように設定する。第１電圧Ｖ１を第２電圧Ｖ２よりも高くして、第１出力回路４３から垂直信号線２１へ第１電圧Ｖ１を印加することで、ＡＤ変換結果が高いレベルとなる。また、このとき、第２電圧Ｖ２は第１電圧Ｖ１よりも低く、出力回路４３から垂直信号線２１へ第２電圧Ｖ２を印加することで、ＡＤ変換結果が低いレベルとなる。
【００６８】
例えば、図６（ａ）に示すように、中央の画素の輝度が低く、周囲の輝度が高い画像となるように設定したり、図６（ｂ）に示すように、端の一部の輝度が低く、その他の輝度が高い画像となるように設定したりすることができる。このとき、ＡＤ変換結果が低いレベルとなる電圧が印加された垂直信号線２１に接続されたコンパレータ３１の出力が先に一斉に反転する。その後、ＡＤ変換結果が高いレベルとなる電圧が印加された垂直信号線２１に接続されたコンパレータ３１の出力が出力する。このとき、ＡＤ変換結果が高いレベルとなる電圧が印加された垂直信号線２１に接続されたコンパレータ３１の出力が、垂直信号線２１に印加された電圧に応じた値にならなければ、先に一斉に動作するコンパレータ３１からの影響があると判定できる。
【００６９】
また、図６（ｃ）に示すように、中央の画素の輝度が高く、周囲の輝度が低い画像となるように設定したり、図６（ｄ）に示すように、端の一部の輝度が高く、その他の輝度が低い画像となるように設定したりしてもよい。
【００７０】
電圧供給部１９は、各垂直信号線２１に印加する電圧を所定期間毎に切り替えることができるように構成されており、図６（ａ）〜図６（ｄ）に示す画像以外に様々な画像に対応することができ、一斉動作影響の測定をより精度よく行うことができる。
【００７１】
以上のように固体撮像素子２では、画素列単位で一斉に動作する第１コンパレータ群とその後に動作するコンパレータ群とを作り出すことができる。そのため、所定画像を用意して撮像させる場合に比べて、コンパレータの一斉動作影響の測定について、正確性及び再現性を向上することができる。
【００７２】
以上、本発明の実施形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【符号の説明】
【００７３】
１  撮像機器
２  固体撮像素子
１１  画素アレイ部
１２  垂直走査部
１３  カラム信号処理部群
１４  水平走査部
１９  電圧供給部
４１  第１電源
４２  第２電源
４３  第１出力回路
４４  第２出力回路
４５  選択回路
Ｔｒ１〜Ｔｒ４  ＭＯＳトランジスタ
【図１】
2011188036.tif 000003
【図２】
2011188036.tif 000004
【図３】
2011188036.tif 000005
【図４】
2011188036.tif 000006
【図６】
2011188036.tif 000007
【図５】
2011188036.tif 000008
【図７】
2011188036.tif 000009
【図８】
2011188036.tif 000010