(57)【要約】【課題】記憶領域の増大を抑制しつつ、より多くの情報を記憶できる不揮発性半導体記憶素子を提供する。【解決手段】第１ソース／ドレイン拡散層（１１）と、第２ソース／ドレイン拡散層（１２）と、チャネル領域の上に構成され、電気的に絶縁される二つの電荷蓄積層（２１）と、電気的に絶縁された二つのゲート電極（１３、１４）とを具備する不揮発性半導体記憶装置を構成する。第１の電荷蓄積層（２−１、２−２）は、第１領域（２−１）と第２領域（２−２）とを有し、第２の電荷蓄積層（２−３、２−４）は、第３領域（２−３）と第４領域（２−４）とを有するものとする。そして、第１のゲート電極（１３）は、第１領域（２−１）と第３領域（２−３）とに跨り、第２のゲート電極（１４）は、第２領域（２−２）と第４領域（２−４）とに跨る。【選択図】図７
2011049329.tif 000002
【特許請求の範囲】
【請求項１】
第１ソース／ドレイン拡散層と、
第２ソース／ドレイン拡散層と、
前記第１ソース／ドレイン拡散層と前記第２ソース／ドレイン拡散層との間のチャネル領域と、
前記チャネル領域の上に構成される第１電荷蓄積層と、
前記第１電荷蓄積層と電気的に絶縁され、前記第１電荷蓄積層と同じ層に構成される第２電荷蓄積層と、
第１ゲート電極と、
前記第１ゲート電極と電気的に絶縁された第２ゲート電極と
を具備し、
前記第１電荷蓄積層は、
第１領域と第２領域とを有し、
前記第２電荷蓄積層は、
第３領域と第４領域とを有し、
前記第１ゲート電極は、前記第１領域と前記第３領域との上に構成され、
前記第２ゲート電極は、前記第２領域と前記第４領域との上に構成される
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、さらに、
前記第１領域と前記第２領域とを分離する第１分離領域と、
前記第３領域と前記第４領域とを分離する第２分離領域と
を具備する
不揮発性半導体記憶装置。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記第１電荷蓄積層と前記第２電荷蓄積層は、第１方向に並んで構成され、
前記第１領域と前記第２領域は、前記第１方向に直角な第２方向に並んで構成され、
前記第３領域と前記第４領域は、前記第２方向に並んで構成される
不揮発性半導体記憶装置。
【請求項４】
請求項１から３の何れか１項に記載の不揮発性半導体記憶装置において、
前記第１ゲート電極は、
前記第２領域と前記第４領域に独立に構成され、前記第１領域と前記第３領域に同時に第１ゲート電圧を加え、
前記第２ゲート電極は、
前記第１領域と前記第３領域に独立に構成され、前記第２領域と前記第４領域に同時に第２ゲート電圧を加える
不揮発性半導体記憶装置。
【請求項５】
アレイ状に配置される記憶素子を有する不揮発性半導体記憶装置であって、
前記記憶素子は、
第１トラップ領域と第２トラップ領域とを有する第１電荷蓄積層と、
第３トラップ領域と第４トラップ領域とを有する第２電荷蓄積層と、
前記第１トラップ領域と前記第３トラップ領域との上に構成される第１ゲート電極と、
前記第２トラップ領域と前記第４トラップ領域との上に構成される第２ゲート電極と
を具備する
不揮発性半導体記憶装置。
【請求項６】
（ａ）第１素子分離領域と第２素子分離領域の間に電荷蓄積層を形成し、前記電荷蓄積層と前記第１素子分離領域と前記第２素子分離領域の上に、第１開口部を有する第１窒化膜を形成する工程と、
（ｂ）前記第１開口部の側面にサイドウォールを形成し、前記サイドウォールをマスクとして、前記電荷蓄積層を選択的に除去して、半導体基板の表面を露出する工程と、
（ｃ）前記サイドウォールを除去し、前記半導体基板の表面と、前記電荷蓄積層と、前記開口部の側面と、前記第１窒化膜の表面とを覆う第１絶縁膜を形成する工程と、
（ｄ）前記第１開口部を第１ポリシリコン膜で埋める工程と、
（ｅ）前記第２素子分離側に構成されている部分を残留させたまま、前記第１ポリシリコン膜を部分的に除去する工程と、
（ｆ）残留している前記第１ポリシリコン膜の側面と上面とを覆う第２絶縁膜を形成し、前記第２絶縁膜と前記第１絶縁膜の上に第２ポリシリコン膜を形成する工程と、
（ｇ）前記第２ポリシリコン膜の上に第３絶縁膜を形成する工程と、
（ｈ）前記第１素子分離側に構成されている部分を残留させたまま、前記第２素子分離側の前記第２ポリシリコン膜を部分的に除去して前記第２絶縁膜を露出する工程と、
（ｉ）前記第２ポリシリコン膜を覆う第４絶縁膜を形成し、前記第２絶縁膜と、前記第３絶縁膜と、前記第４絶縁膜とをマスクに前記第１窒化膜を除去して、前記電荷蓄積層を露出する工程と、
（ｊ）露出した前記電荷蓄積層を除去して前記半導体基板の表面を露出した後、露出した前記半導体基板の表面に不純物を注入する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項７】
（ａ）第１方向に沿って構成される第１素子分離領域と、前記第１方向に沿って構成される２素子分離領域との間に、電荷蓄積層と第１ポリシリコン膜と第１窒化膜とを順に形成した後、前記第１方向に直角な第２方向に延伸する第１開口部を前記第１窒化膜に形成し、
記第１窒化膜をマスクにして、前記第１ポリシリコン膜を、第１ポリシリコン領域と第２ポリシリコン領域とに分離すると共に、前記電荷蓄積層を露出する工程と、
（ｂ）前記第２方向に沿って構成される第２開口部を有する第２窒化膜を形成し、前記第２窒化膜と前記第１ポリシリコン膜と前記電荷蓄積層を覆う第１酸化膜を形成する工程と、
（ｃ）前記第１酸化膜をエッチバックして、前記第２窒化膜の側面と、前記第１ポリシリコン領域の側面と、前記第２ポリシリコン領域の側面とにサイドウォールを形成し、前記サイドウォールをマスクに、前記第１ポリシリコン領域を選択的に除去して第１ゲートポリと第２ゲートポリを形成するとともに、前記第２ポリシリコン領域を選択的に除去して第３ゲートポリと第４ゲートポリを形成する工程と、
（ｄ）前記第２開口部に露出している前記電荷蓄積層を除去して前記半導体基板の表面を露出し、露出した前記半導体基板の表面と、前記第１ゲートポリと、前記第２ゲートポリと、前記第３ゲートポリと、前記第４ゲートポリとを覆う第２酸化膜を形成する工程と、
（ｅ）前記第２開口部を埋める第２ポリシリコン膜を形成し、前記第１ゲートポリ、前記第２ゲートポリ、前記第３ゲートポリおよび前記第４ゲートポリの上面の前記第２酸化膜が露出する高さまで前記第２ポリシリコン膜をエッチングする工程と、
（ｆ）前記第２素子分離側の前記第２酸化膜を残留させたまま、前記第１ゲートポリの上面と前記第２ゲートポリの上面との前記第２酸化膜を除去し、前記第１ゲートポリの上面と前記第２ゲートポリの上面と前記第２ポリシリコン膜とを接続する第３ポリシリコン膜を形成し、前記第３ポリシリコン膜の表面に第３酸化膜を形成する工程と、
（ｇ）前記第１素子分離側の前記第３ポリシリコン膜と前記第３酸化膜とを残留させたまま、前記第３ゲートポリの表面の前記第２酸化膜と、前記第４ゲートポリの表面の前記第２酸化膜とを露出し、前記第２酸化膜と前記第３酸化膜を除去する工程と、
（ｈ）前記第３ゲートポリの表面と、前記第４ゲートポリの表面と、前記第３ポリシリコン膜の表面とを覆う第４酸化膜を形成し、前記第４酸化膜を介して前記第３ゲートポリの側面と前記第４ゲートポリの側面とに構成される開口部を、第４ポリシリコン膜で埋める工程と、
（ｉ）前記第３ポリシリコン膜の表面を覆う前記第４酸化膜を残留させたまま、前記第３ゲートポリの上面の前記第４酸化膜と前記第４ゲートポリの上面の前記第４酸化膜とを除去し、前記第３ゲートポリの上面と前記第４ゲートポリの上面と前記第４ポリシリコン膜とを接続する第５ポリシリコン膜を形成し、前記第５ポリシリコン膜の表面を覆う第５酸化膜を形成する工程と、
（ｊ）前記第１窒化膜を除去して、前記第１ポリシリコン膜と前記電荷蓄積層を露出し、露出した前記第１ポリシリコン膜と前記電荷蓄積層とを除去して前記半導体基板の表面を露出し、露出した前記半導体基板の表面に不純物を注入する工程と
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項８】
第１素子分離側に構成された第１ゲートと第２素子分離側に構成された第２ゲートとを有し、前記第１素子分離と前記第２素子分離との間に配置された第１素子と、
前記第２素子分離側に構成された第３ゲートと前記第１素子分離側に構成された第４ゲートとを有し、前記第１素子分離と前記第２素子分離との間に配置された第２素子と、
前記第１素子と前記第２素子に共有の第１ソース拡散層と、
前記第１素子に対応する第１ドレイン拡散層と、
前記第２素子に対応する第２ドレイン拡散層と、
前記第１ゲートと前記第３ゲートとに接続される第１配線と、
前記第２ゲートと前記第４ゲートとに接続される第２配線と、
前記第１ドレイン拡散層に接続される第３配線と、
前記第２ドレイン拡散層に接続される第４配線と
を具備する
半導体装置。
【請求項９】
請求項８に記載の半導体装置において、さらに、
第２ソース拡散層と、
前記第２素子と前記第２ドレイン拡散層を共有する第３素子と、
前記第３素子と前記第２ソース拡散層を共有する第４素子と、
前記第４素子に対応する第３ドレイン拡散層と
を具備し、
前記第３配線は
前記第１ドレイン拡散層と前記第３ドレイン拡散層の各々に接続される
半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、さらに、
第３ソース拡散層と、
前記第１素子と前記第１ドレイン拡散層を共有する第５素子と、
前記第５素子と前記第３ソース拡散層を共有する第６素子と、
前記第６素子に対応する第４ドレイン拡散層と
を具備し、
前記第４配線は
前記第２ドレイン拡散層と前記第４ドレイン拡散層の各々に接続される
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、および、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
情報処理技術の進歩に伴って、記憶領域の増大を抑制しつつ、より多くの情報を記憶できる半導体記憶装置が求められてきている。不揮発性半導体記憶装置においては、そのような要求に対応して、１つのセルで複数ビットの値を記憶できる素子に関する技術が知られている（例えば、特許文献１、２参照。）。
【０００３】
特許文献１（特開２００４−２４７７１４号公報）には、データ識別性が優れた２ビット記憶可能なＳＯＮＯＳ記憶セル及びその製造方法に関する技術が記載されている。特許文献１に記載の記憶セルは、半導体基板内に、所定の間隔で離されて形成されたソース領域及びドレイン領域と、そのソース領域及びドレイン領域の間に定義されたチャンネル領域を含んでいる。また、そのソース領域及びドレイン領域に隣接したチャンネル領域のエッジ上に電荷貯蔵絶縁層が形成されている。さらに、電荷貯蔵絶縁層の間のチャンネル領域上には、ゲート絶縁膜が形成され、そのゲート絶縁膜及び電荷貯蔵絶縁層上にゲート電極が形成されている。
【０００４】
この素子を製造する場合、半導体基板に多層絶縁層、下部導電膜及びハードマスク膜を順次に積層した後、そのハードマスク膜、下部導電膜及び多層絶縁膜を順次にパターニングしてギャップ領域を形成している。そして、そのギャップ領域に露出した半導体基板及び下部導電膜の表面にゲート酸化膜を形成し、ゲート酸化膜上にギャップ領域を満たすゲートパターンを形成している。
【０００５】
また、特許文献２（特開２００４−８００２２号公報）には、局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法に関する技術が記載されている。特許文献２に記載の技術では、半導体基板上に第１酸化膜パターン、窒化膜パターン及び第２酸化膜パターンが順次に積層された垂直構造物を形成する。次に、第３酸化膜を形成する段階と、その上にポリシリコン膜を形成する。次に、平坦化工程によりコントロールゲート電極を形成する。次に、その電極をマスクとしたエッチングにより、コントロールゲート電極の下部に、第１酸化膜パターンよりなるトンネリング層、窒化膜パターンよりなる電荷トラップ層及び第３酸化膜よりなる遮蔽層が順次に積層されたＯＮＯ膜と、第３酸化膜よりなるゲート絶縁膜とを並べて配置する。次に、半導体基板にイオン注入工程を行ってソース領域及びドレーン領域を形成する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２４７７１４号公報
【特許文献２】特開２００４−８００２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の不揮発性半導体記憶装置は、一つの記憶セルに二つの電荷トラップ層を備えている。そのため、従来の不揮発性半導体記憶装置では、１つの記憶セルに２ビットしか情報を記憶することができない。
【０００８】
本発明が解決しようとする課題は、記憶領域の増大を抑制しつつ、より多くの情報を記憶できる不揮発性半導体記憶素子を提供することにある。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
上記の課題を解決するために、第１ソース／ドレイン拡散層（１１）と、第２ソース／ドレイン拡散層（１２）と、前記第１ソース／ドレイン拡散層（１１）と前記第２ソース／ドレイン拡散層（１２）との間のチャネル領域と、前記チャネル領域の上に構成される第１電荷蓄積層（２−１、２−２）と、前記第１電荷蓄積層（２−１、２−２）と電気的に絶縁され、前記第１電荷蓄積層（２−１、２−２）と同じ層に構成される第２電荷蓄積層（２−３、２−４）と、第１ゲート電極（１３）と、前記第１ゲート電極（１３）と電気的に絶縁された第２ゲート電極（１４）とを具備する不揮発性半導体記憶装置を構成する。
ここにおいて、前記第１電荷蓄積層（２−１、２−２）は、第１領域（２−１）と第２領域（２−２）とを有し、前記第２電荷蓄積層（２−３、２−４）は、第３領域（２−３）と第４領域（２−４）とを有するものとする。そして、前記第１ゲート電極（１３）は、前記第１領域（２−１）と前記第３領域（２−３）との上に構成される。さらに、前記第２ゲート電極（１４）は、前記第２領域（２−２）と前記第４領域（２−４）との上に構成される。
【発明の効果】
【００１１】
本発明によると、記憶領域の増大を抑制しつつ、より多くの情報を記憶できる不揮発性半導体記憶素子を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本実施形態の不揮発性半導体記憶素子２の構成を例示する等価回路図である。
【図２】図２は、不揮発性半導体記憶素子２の構成を例示する平面図である。
【図３】図３は、不揮発性半導体記憶素子２の構成を例示する断面図である。
【図４】図４は、不揮発性半導体記憶素子２の構成を例示する断面図である。
【図５】図５は、不揮発性半導体記憶素子２の構成を例示する断面図である。
【図６】図６は、不揮発性半導体記憶素子２の構成を例示する断面図である。
【図７】図７は、不揮発性半導体記憶素子２の構成を例示する断面図である。
【図８】図８は、不揮発性半導体記憶素子２の構成を例示する断面図である。
【図９】図９は、第１実施形態の不揮発性半導体記憶素子２を製造するための第１工程の状態を例示する図である。
【図１０】図１０は、不揮発性半導体記憶素子２を製造するための第２工程の状態を例示する図である。
【図１１】図１１は、不揮発性半導体記憶素子２を製造するための第３工程の状態を例示する図である。
【図１２】図１２は、不揮発性半導体記憶素子２を製造するための第４工程の状態を例示する図である。
【図１３】図１３は、不揮発性半導体記憶素子２を製造するための第５工程の状態を例示する図である。
【図１４】図１４は、不揮発性半導体記憶素子２を製造するための第６工程の状態を例示する図である。
【図１５】図１５は、不揮発性半導体記憶素子２を製造するための第７工程の状態を例示する図である。
【図１６】図１６は、不揮発性半導体記憶素子２を製造するための第８工程の状態を例示する図である。
【図１７】図１７は、不揮発性半導体記憶素子２を製造するための第９工程の状態を例示する図である。
【図１８】図１８は、不揮発性半導体記憶素子２を製造するための第１０工程の状態を例示する図である。
【図１９】図１９は、不揮発性半導体記憶素子２を製造するための第１１工程の状態を例示する図である。
【図２０】図２０は、不揮発性半導体記憶素子２を製造するための第１２工程の状態を例示する図である。
【図２１】図２１は、不揮発性半導体記憶素子２を製造するための第１３工程の状態を例示する図である。
【図２２】図２２は、不揮発性半導体記憶素子２を製造するための第１４工程の状態を例示する図である。
【図２３】図２３は、不揮発性半導体記憶素子２を製造するための第１５工程の状態を例示する図である。
【図２４】図２４は、不揮発性半導体記憶素子２を製造するための第１６工程の状態を例示する図である。
【図２５】図２５は、不揮発性半導体記憶素子２を製造するための第１７工程の状態を例示する図である。
【図２６】図２６は、不揮発性半導体記憶素子２を製造するための第１８工程の状態を例示する図である。
【図２７】図２７は、第２実施形態の不揮発性半導体記憶素子２の構成を例示する平面図である。
【図２８】図２８は、第２実施形態の不揮発性半導体記憶素子２の構成を例示する断面図である。
【図２９】図２９は、第２実施形態の不揮発性半導体記憶素子２の構成を例示する断面図である。
【図３０】図３０は、第２実施形態の不揮発性半導体記憶素子２の構成を例示する断面図である。
【図３１】図３１は、第２実施形態の不揮発性半導体記憶素子２の構成を例示する断面図である。
【図３２】図３２は、第２実施形態の不揮発性半導体記憶素子２の構成を例示する断面図である。
【図３３】図３３は、第２実施形態の不揮発性半導体記憶素子２の構成を例示する断面図である。
【図３４】図３４は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１工程の状態を例示する図である。
【図３５】図３５は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２工程の状態を例示する図である。
【図３６】図３６は、第２実施形態の不揮発性半導体記憶素子２を製造するための第３工程の状態を例示する図である。
【図３７】図３７は、第２実施形態の不揮発性半導体記憶素子２を製造するための第４工程の状態を例示する図である。
【図３８】図３８は、第２実施形態の不揮発性半導体記憶素子２を製造するための第５工程の状態を例示する図である。
【図３９】図３９は、第２実施形態の不揮発性半導体記憶素子２を製造するための第６工程の状態を例示する図である。
【図４０】図４０は、第２実施形態の不揮発性半導体記憶素子２を製造するための第７工程の状態を例示する図である。
【図４１】図４１は、第２実施形態の不揮発性半導体記憶素子２を製造するための第８工程の状態を例示する図である。
【図４２】図４２は、第２実施形態の不揮発性半導体記憶素子２を製造するための第９工程の状態を例示する図である。
【図４３】図４３は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１０工程の状態を例示する図である。
【図４４】図４４は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１１工程の状態を例示する図である。
【図４５】図４５は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１２工程の状態を例示する図である。
【図４６】図４６は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１３工程の状態を例示する図である。
【図４７】図４７は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１４工程の状態を例示する図である。
【図４８】図４８は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１５工程の状態を例示する図である。
【図４９】図４９は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１６工程の状態を例示する図である。
【図５０】図５０は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１７工程の状態を例示する図である。
【図５１】図５１は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１８工程の状態を例示する図である。
【図５２】図５２は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１９工程の状態を例示する図である。
【図５３】図５３は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２０工程の状態を例示する図である。
【図５４】図５４は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２１工程の状態を例示する図である。
【図５５】図５５は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２２工程の状態を例示する図である。
【図５６】図５６は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２３工程の状態を例示する図である。
【図５７】図５７は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２４工程の状態を例示する図である。
【図５８】図５８は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２５工程の状態を例示する図である。
【図５９】図５９は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２６工程の状態を例示する図である。
【図６０】図６０は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２７工程の状態を例示する図である。
【図６１】図６１は、不揮発性半導体記憶素子２を有するメモリセルアレイ１ａの構成を例示する等価回路である。
【図６２】図６２は、不揮発性半導体記憶素子２に書き込みを行うときの動作を例示するテーブルである。
【図６３】図６３は、不揮発性半導体記憶素子２の情報を消去するときの動作を例示するテーブルである。
【図６４】図６４は、不揮発性半導体記憶素子２に書き込まれた情報を読み出すときの動作を例示するテーブルである。
【図６５】図６５は、メモリセルアレイ１ａを有する記憶回路４８の構成を例示するブロック図である。
【図６６】図６６は、メモリセルアレイ１ａに設けられた配線レイアウトの構成を例示する平面図である。
【図６７】図６７は、メモリセルアレイ１ａの断面の構成を例示する断面図である。
【図６８】図６８は、メモリセルアレイ１ａの断面の構成を例示する断面図である。
【図６９】図６９は、下地層を上から見た時の構成を例示する平面図である。
【図７０】図７０は、下地層にコンタクトを形成したときの状態を上から見た構成を例示する平面図である。
【図７１】図７１は、下地層と、第１配線層５５に形成される第１ワード線３とを示す平面図である。
【図７２】図７２は、下地層と、第２配線層５６に形成される第２ワード線４とを示す平面図である。
【図７３】図７３は、下地層と、第３配線層５７に形成される第１ビット線６とを示す平面図である。
【図７４】図７４は、下地層と、第４配線層５８に形成される第２ビット線７とを示す平面図である。
【発明を実施するための形態】
【００１３】
［第１実施形態］
以下に、図面を参照して本実施形態の不揮発性半導体記憶素子２に関する説明を行う。図１は、本実施形態の不揮発性半導体記憶素子２の構成を例示する等価回路図である。不揮発性半導体記憶素子２は、半導体装置１に配置される。不揮発性半導体記憶素子２は、第１ワード線３に接続されるゲートと、第２ワード線４に接続されるゲートを含んでいる。また、不揮発性半導体記憶素子２は、第１記憶領域２−１と、第２記憶領域２−２と、第３記憶領域２−３と、第４記憶領域２−４とを含んでいる。第１記憶領域２−１のゲートと第４記憶領域２−４のゲートは、第１ワード線３に接続されている。また、第１記憶領域２−１と第４記憶領域２−４のソースはソース線５に接続され、ドレインは、第１ビット線６に接続されている。同様に、第２記憶領域２−２と第３記憶領域２−３のゲートは第２ワード線４に接続されている。また、第２記憶領域２−２と第４記憶領域２−４のソースは、ソース線５に接続され、ドレインは第１ビット線６に接続されている。
【００１４】
図２は、不揮発性半導体記憶素子２の構成を例示する平面図である。また、図３〜図８は、不揮発性半導体記憶素子２の構成を例示する断面図である。図２を参照すると、不揮発性半導体記憶素子２は、二つのＳＴＩ８の間に配置されている。不揮発性半導体記憶素子２は、第１ソース／ドレイン領域１１と、第２ソース／ドレイン領域１２と、第１ワードゲート１３と、第２ワードゲート１４とを含んでいる。第１ワードゲート１３と第２ワードゲート１４との間には、絶縁膜１５が備えられている。また、不揮発性半導体記憶素子２には、サイドウォール１６とサイドウォール１７とが備えられている。
【００１５】
図３は、図２の平面図における不揮発性半導体記憶素子２を、位置Ａ−Ａ’で切ったときの断面（以下、Ａ−Ａ’断面と記載する）を例示している。図３を参照すると、不揮発性半導体記憶素子２は、半導体基板９に形成されたＰウェル１８の上に構成されている。そのＰウェル１８には、第１ソース／ドレイン領域１１と第２ソース／ドレイン領域１２とＬＤＤ構造部１９とが構成されている。第１ソース／ドレイン領域１１と第２ソース／ドレイン領域１２とは、ソースまたはドレインとして機能する。本実施形態においては、半導体基板９が、Ｐ型シリコン基板（Ｐ型ウェル）である場合を例示する。この場合、第１ソース／ドレイン領域１１と第２ソース／ドレイン領域１２とは、Ｎ型拡散領域である。また、第１ソース／ドレイン領域１１と第２ソース／ドレイン領域１２の間の半導体領域がチャネル領域である。不揮発性半導体記憶素子２は、そのチャネル領域上に、複数のゲート電極（第１ワードゲート１３、第２ワードゲート１４）を備えている。第１ワードゲート１３の側面は、サイドウォール１７によって、周囲から電気的に絶縁されている。サイドウォール１７の下のＰウェル１８内には、ＬＤＤ構造部１９が構成されている。
【００１６】
図３に示されているように、Ａ−Ａ’断面における不揮発性半導体記憶素子２は、第１ワードゲート１３とＰウェル１８との間に第１記憶領域２−１に対応する電荷蓄積層２１と、第４記憶領域２−４に対応する電荷蓄積層２１とを含んでいる。各々の電荷蓄積層２１は、ボトム絶縁膜２１−１、電荷トラップ膜２１−２及びトップ絶縁膜２１−３を含んでいる。
【００１７】
ボトム絶縁膜２１−１は、Ｐウェル１８側の絶縁膜であり、電荷トラップ膜２１−２、Ｐウェル１８の間に形成されている。一方、トップ絶縁膜２１−３は、第１ワードゲート１３側の絶縁膜であり、電荷トラップ膜２１−２と第１ワードゲート１３との間に形成されている。電荷トラップ膜２１−２は、電荷をトラップする性質を有する絶縁膜であり、ボトム絶縁膜２１−１とトップ絶縁膜２１−３に挟まれている。電荷蓄積層２１は、例えばＯＮＯ膜である。この場合、ボトム絶縁膜２１−１、電荷トラップ膜２１−２、及びトップ絶縁膜２１−３は、それぞれシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜である。したがって、本実施形態の不揮発性半導体記憶素子２は、第１記憶領域２−１と第４記憶領域２−４とが同様の形状になるように構成されている。
【００１８】
図３に示されているように、不揮発性半導体記憶素子２は、第１記憶領域２−１と第４記憶領域２−４の間の領域に、電荷トラップ膜２１−２が存在しない領域を含んでいる。これによって、第１記憶領域２−１と第４記憶領域２−４との電荷の移動は抑制される。
【００１９】
図４は、図２の平面図における不揮発性半導体記憶素子２を、位置Ｂ−Ｂ’で切った時の断面（以下、Ｂ−Ｂ’断面と記載する）を例示している。図４を参照すると、Ｂ−Ｂ’断面における不揮発性半導体記憶素子２は、絶縁膜１５の上に構成された第１ワードゲート１３と、絶縁膜１５の下に構成された第２ワードゲート１４とを含んでいる。
【００２０】
図４に示されているように、第１ワードゲート１３と第２ワードゲート１４とは、絶縁膜１５の作用により、電気的に絶縁されている。また、第２ワードゲート１４とＰウェル１８の間に電荷蓄積層２１が備えられている。電荷蓄積層２１は、上述の図３と同様に、ボトム絶縁膜２１−１と、電荷トラップ膜２１−２と、トップ絶縁膜２１−３と含んでいる。したがって、不揮発性半導体記憶素子２は、Ｂ−Ｂ断面において、第１記憶領域２−１と第４記憶領域２−４とが同様に構成されている。さらに、第１記憶領域２−１と第４記憶領域２−４の間に、電荷トラップ膜２１−２が構成されていない領域を含んでいる。
【００２１】
図５は、図２の平面図における不揮発性半導体記憶素子２を、位置Ｃ−Ｃ’で切ったときの断面（以下、Ｃ−Ｃ’断面と記載する）を例示している。図５を参照すると、Ｃ−Ｃ’断面において、不揮発性半導体記憶素子２は、第２ワードゲート１４を備えている。図５に示されているように、Ｃ−Ｃ’断面における不揮発性半導体記憶素子２は、第２ワードゲート１４とＰウェル１８との間に第２記憶領域２−２に対応する電荷蓄積層２１と、第３記憶領域２−３に対応する電荷蓄積層２１とを含んでいる。各々の電荷蓄積層２１は、ボトム絶縁膜２１−１、電荷トラップ膜２１−２及びトップ絶縁膜２１−３を含んでいる。
【００２２】
図６は、図２の平面図における不揮発性半導体記憶素子２を、位置Ｄ−Ｄ’で切った時の断面（以下、Ｄ−Ｄ’断面と記載する）を例示している。不揮発性半導体記憶素子２は、二つのＳＴＩ８の間に構成されている。不揮発性半導体記憶素子２はＰウェル１８の上に構成されたボトム絶縁膜２１−１を備えている。ボトム絶縁膜２１−１は、絶縁膜１５に接続されている。図６に示されているように、第１ワードゲート１３と第２ワードゲート１４とは、絶縁膜１５によって、電気的に絶縁されている。
【００２３】
図７は、図２の平面図における不揮発性半導体記憶素子２を、位置Ｅ−Ｅ’で切った時の断面（以下、Ｅ−Ｅ’断面と記載する）を例示している。Ｅ−Ｅ’断面における不揮発性半導体記憶素子２は、第１記憶領域２−１と第２記憶領域２−２とを含んでいる。電荷蓄積層２１は、二つのＳＴＩ８の間に構成されている。不揮発性半導体記憶素子２は、トップ絶縁膜２１−３に接続される絶縁膜１５を備えている。第１ワードゲート１３と第２ワードゲート１４とは、絶縁膜１５の作用によって電気的に絶縁されている。
【００２４】
図８は、図２の平面図における不揮発性半導体記憶素子２を、位置Ｆ−Ｆ’で切ったときの断面（以下、Ｆ−Ｆ’断面と記載する）を例示している。Ｆ−Ｆ’断面における不揮発性半導体記憶素子２は、第２ソース／ドレイン領域１２を備え、その第２ソース／ドレイン領域１２は、二つのＳＴＩ８の間に構成されている。また、第２ソース／ドレイン領域１２は、Ｐウェル１８に構成されている。なお、上述の第１ソース／ドレイン領域１１は、第２ソース／ドレイン領域１２と同様に構成されている。
【００２５】
以下に、本実施形態の不揮発性半導体記憶素子２を製造する工程について説明を行う。図９は、本実施形態の不揮発性半導体記憶素子２を製造するための第１工程の状態を例示する図である。図９の（ａ）は、第１工程の材料を上方から見たときの状態を例示する平面図である。図９の（ｂ）は、第１工程の材料を、図９の（ａ）における、位置Ａ−Ａ’で切ったときの断面の構成を例示する断面図である。図９の（ｃ）は、第１工程の材料を、図９の（ａ）における、位置Ｂ−Ｂ’で切ったときの断面の構成を例示する断面図である。図９の（ｄ）は、第１工程の材料を、図９の（ａ）における、位置Ｃ−Ｃ’で切ったときの断面の構成を例示する断面図である。図９の（ｅ）は、第１工程の材料を、図９の（ａ）における、位置Ｄ−Ｄ’で切ったときの断面の構成を例示する断面図である。図９の（ｆ）は、第１工程の材料を、図９の（ａ）における、位置Ｅ−Ｅ’で切ったときの断面の構成を例示する断面図である。図９の（ｇ）は、第１工程の材料を、図９の（ａ）における、位置Ｆ−Ｆ’で切ったときの断面の構成を例示する断面図である。
【００２６】
図９の（ａ）に示されているように、不揮発性半導体記憶素子２の製造の第１工程では、窒化膜２２を挟むようにＳＴＩ８が構成される。図９の（ｂ）、（ｃ）および（ｄ）に示されているように、第１工程において、半導体基板９上に、３〜６ｎｍの酸化膜（ボトム絶縁膜２１−１）、４〜８ｎｍの窒化膜（電荷トラップ膜２１−２）、３〜６ｎｍの酸化膜（トップ絶縁膜２１−３）を順に、ＣＶＤ法により成膜して電荷蓄積層２１を構成する。
【００２７】
その後、電荷蓄積層２１の上に窒化膜２２をＣＶＤ法により形成する。ボトム絶縁膜２１−１とトップ絶縁膜２１−３は熱酸化法を用いても構わない。この、酸化膜、窒化膜、酸化膜はメモリセルのトラップ層を形成するＯＮＯ膜として機能するものである。
【００２８】
続いて、窒化膜２２の上にフォトレジストを塗布し、マスクを用いたパターニングを行う（図示せず）。パターニングされたレジスト（図示せず）をマスクに、窒化膜２２、電荷蓄積層２１、半導体基板９を、順次エッチングによって除去する。このとき、シリコン基板は、２００〜３００ｎｍ程度エッチングする。その後、フォトレジストを剥離する。
【００２９】
次に、全面に酸化膜をＣＶＤ法により形成する。先にエッチングにより形成された溝部分も酸化膜で埋め込まれる。ＣＭＰ法によりその酸化膜を窒化膜表面が露出するまで研磨する。溝部分に埋め込まれた酸化膜はＳＴＩ８として用いられる。図９の（ｅ）、（ｆ）および（ｇ）に示されているように、第１工程において、電荷蓄積層２１を形成した後に、ＳＴＩ８によって、その電荷蓄積層２１が分離される。
【００３０】
そして、図９（ｂ）〜（ｇ）に示されているように、電荷蓄積層２１を分離した後、レジストを塗布し、マスクを用いたパターニングを行う（図示せず）。パターニングされたレジスト（図示せず）をマスクに、例えばボロンなどのＰ型不純物を注入し、Ｐウェル１８を形成する。
【００３１】
図１０は、不揮発性半導体記憶素子２を製造するための第２工程の状態を例示する図である。図１０の（ａ）は、第２工程の材料を上方から見たときの状態を例示する平面図である。図１０の（ｂ）は、第２工程の材料のＡ−Ａ’断面を例示する断面図である。図１０の（ｃ）は、第２工程の材料のＢ−Ｂ’断面を例示する断面図である。図１０の（ｄ）は、第２工程の材料のＣ−Ｃ’断面を例示する断面図である。図１０の（ｅ）は、第２工程の材料のＤ−Ｄ’断面を例示する断面図である。図１０の（ｆ）は、第２工程の材料のＥ−Ｅ’断面を例示する断面図である。図１０の（ｇ）は、第２工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００３２】
図１０の（ａ）に示されているように、第２工程において、窒化膜２２とＳＴＩ８の上に、窒化膜を成膜することによって、窒化膜２３を構成する。このとき、窒化膜２３の膜厚が、３００〜４５０ｎｍ程度になるように窒化膜を成膜することが好ましい。図１０の（ｂ）、（ｃ）および（ｄ）に示されているように、第２工程で成膜される窒化膜は、窒化膜２２と一体化され窒化膜２３として、電荷蓄積層２１の上に形成される。
【００３３】
また、図１０（ｅ）、（ｆ）および（ｇ）に示されているように、第２工程で成膜される窒化膜は、ＳＴＩ８と、窒化膜２２の上に構成される。電荷蓄積層２１の上の窒化膜２２は、その窒化膜と一体化され窒化膜２３を構成している。
【００３４】
図１１は、不揮発性半導体記憶素子２を製造するための第３工程の状態を例示する図である。図１１の（ａ）は、第３工程の材料を上方から見たときの状態を例示する平面図である。図１１の（ｂ）は、第３工程の材料のＡ−Ａ’断面を例示する断面図である。図１１の（ｃ）は、第３工程の材料のＢ−Ｂ’断面を例示する断面図である。図１１の（ｄ）は、第３工程の材料のＣ−Ｃ’断面を例示する断面図である。図１１の（ｅ）は、第３工程の材料のＤ−Ｄ’断面を例示する断面図である。図１１の（ｆ）は、第３工程の材料のＥ−Ｅ’断面を例示する断面図である。図１１の（ｇ）は、第３工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００３５】
図１１の（ａ）に示されているように、第３工程において、窒化膜２３に開口部２４を形成して、電荷蓄積層２１とＳＴＩ８を露出する。図１１の（ｂ）、（ｃ）および（ｄ）に示されているように、第３工程では、レジスト（図示せず）を塗布し、マスクを用いてパターニングする。そのパターニングされたレジスト（図示せず）をマスクに、窒化膜２３をエッチングによって除去して開口部２４を構成する。開口部２４によって、電荷蓄積層２１の表面を露出する。その後、レジストを剥離し、また、図１１の（ｅ）、（ｆ）に示されているように、Ｄ−Ｄ’断面およびＥ−Ｅ’断面において、電荷蓄積層２１の表面を露出する。このとき、図１１の（ｇ）に示されているように、Ｆ−Ｆ’断面における窒化膜２３は、レジストによって保護されるため、除去されることなく残留する。
【００３６】
図１２は、不揮発性半導体記憶素子２を製造するための第４工程の状態を例示する図である。図１２の（ａ）は、第４工程の材料を上方から見たときの状態を例示する平面図である。図１２の（ｂ）は、第４工程の材料のＡ−Ａ’断面を例示する断面図である。図１２の（ｃ）は、第４工程の材料のＢ−Ｂ’断面を例示する断面図である。図１２の（ｄ）は、第４工程の材料のＣ−Ｃ’断面を例示する断面図である。図１２の（ｅ）は、第４工程の材料のＤ−Ｄ’断面を例示する断面図である。図１２の（ｆ）は、第４工程の材料のＥ−Ｅ’断面を例示する断面図である。図１２の（ｇ）は、第４工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００３７】
図１２の（ａ）に示されているように、第４工程において、開口部２４（窒化膜２３の側面）に酸化膜サイドウォール２５を形成する。図１２の（ｂ）、（ｃ）および（ｄ）に示されているように、第４工程において、まず、窒化膜２３に開口部２４を形成した後、窒化膜２３とＳＴＩ８と電荷蓄積層２１とを覆うような酸化膜を、ＣＶＤ方により１００〜２００ｎｍ程度形成する。その後、その酸化膜をエッチバックすることによって酸化膜サイドウォール２５を形成する。  この酸化膜をエッチバックする時に、チャネル上の電荷蓄積層２１もエッチングによって除去するように条件を設定することが好ましい。これによって、ＳＴＩ８と酸化膜サイドウォール２５とに囲まれた部分の電荷蓄積層２１は、同時にエッチング除去され、Ｐウェル１８の表面が露出している。
【００３８】
図１２の（ｅ）に示されているように、Ｄ−Ｄ’断面では、第４工程において、ＳＴＩ８の間の電荷蓄積層２１を除去して、Ｐウェル１８の表面を露出している。また、図１２の（ｆ）に示されているように、Ｅ−Ｅ’断面では、第４工程において、電荷蓄積層２１とＳＴＩ８の上に酸化膜サイドウォール２５が構成されている。さらに、図１２の（ｇ）に示されているように、Ｆ−Ｆ’断面では、第４工程において、電荷蓄積層２１とＳＴＩ８の上の窒化膜２３は、第３工程と同様の状態で構成されている。
【００３９】
図１３は、不揮発性半導体記憶素子２を製造するための第５工程の状態を例示する図である。図１３の（ａ）は、第５工程の材料を上方から見たときの状態を例示する平面図である。図１３の（ｂ）は、第５工程の材料のＡ−Ａ’断面を例示する断面図である。図１３の（ｃ）は、第５工程の材料のＢ−Ｂ’断面を例示する断面図である。図１３の（ｄ）は、第５工程の材料のＣ−Ｃ’断面を例示する断面図である。図１３の（ｅ）は、第５工程の材料のＤ−Ｄ’断面を例示する断面図である。図１３の（ｆ）は、第５工程の材料のＥ−Ｅ’断面を例示する断面図である。図１３の（ｇ）は、第５工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００４０】
図１３の（ａ）に示されているように、第５工程において、酸化膜サイドウォール２５を除去する。このとき、酸化膜サイドウォール２５の下に構成されていたトップ絶縁膜２１−３を同時に除去することによって、電荷トラップ膜２１−２を露出する。図１３の（ｂ）、（ｃ）および（ｄ）に示されているように、第５工程において、開口部２４のトップ絶縁膜２１−３が除去され、開口部２４の電荷トラップ膜２１−２の表面を露出する。
【００４１】
図１３の（ｆ）に示されているように、Ｅ−Ｅ’断面では、第５工程において、酸化膜サイドウォール２５とトップ絶縁膜２１−３が同時的に除去されることよって、ＳＴＩ８の間の電荷トラップ膜２１−２が露出する。なお、第５工程における、Ｄ−Ｄ’断面およびＦ−Ｆ’断面は、図１３の（ｅ）および図１３（ｇ）に示されているように、第４工程と同様の状態で構成されている。
【００４２】
図１４は、不揮発性半導体記憶素子２を製造するための第６工程の状態を例示する図である。図１４の（ａ）は、第６工程の材料を上方から見たときの状態を例示する平面図である。図１４の（ｂ）は、第６工程の材料のＡ−Ａ’断面を例示する断面図である。図１４の（ｃ）は、第６工程の材料のＢ−Ｂ’断面を例示する断面図である。図１４の（ｄ）は、第６工程の材料のＣ−Ｃ’断面を例示する断面図である。図１４の（ｅ）は、第６工程の材料のＤ−Ｄ’断面を例示する断面図である。図１４の（ｆ）は、第６工程の材料のＥ−Ｅ’断面を例示する断面図である。図１４の（ｇ）は、第６工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００４３】
図１４の（ａ）に示されているように、第６工程において、露出していた窒化膜２３、電荷トラップ膜２１−２、Ｐウェル１８の表面を覆うように、全面にＣＶＤ法や熱酸化法によって３〜６ｎｍの酸化膜２６を成膜する。図１４の（ｂ）、（ｃ）および（ｄ）に示されているように、第６工程において、酸化膜２６によって、窒化膜２３の上面と側面とを覆う。また、酸化膜２６によって、電荷トラップ膜２１−２の表面とＰウェル１８の表面とを覆う。このとき形成される酸化膜２６は、後の工程において、新たなトップ絶縁膜２１−３となる。また、酸化膜２６は、電荷蓄積層２１の間のチャネル酸化膜として作用する。
【００４４】
図１４の（ｅ）に示されているように、Ｄ−Ｄ’断面では、第６工程において、Ｐウェル１８の上に酸化膜２６が成膜される。図１４の（ｆ）に示されているように、Ｅ−Ｅ’断面では、第６工程において、露出していた電荷トラップ膜２１−２の上に、酸化膜２６が成膜される。上述のように、この酸化膜２６は、後の工程において、新たなトップ絶縁膜２１−３となる。図１４の（ｇ）に示されているように、Ｆ−Ｆ’断面では、第６工程において、窒化膜２３の上に酸化膜２６が成膜される。
【００４５】
図１５は、不揮発性半導体記憶素子２を製造するための第７工程の状態を例示する図である。図１５の（ａ）は、第７工程の材料を上方から見たときの状態を例示する平面図である。図１５の（ｂ）は、第７工程の材料のＡ−Ａ’断面を例示する断面図である。図１５の（ｃ）は、第７工程の材料のＢ−Ｂ’断面を例示する断面図である。図１５の（ｄ）は、第７工程の材料のＣ−Ｃ’断面を例示する断面図である。図１５の（ｅ）は、第７工程の材料のＤ−Ｄ’断面を例示する断面図である。図１５の（ｆ）は、第７工程の材料のＥ−Ｅ’断面を例示する断面図である。図１５の（ｇ）は、第７工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００４６】
図１５の（ａ）に示されているように、第７工程において、窒化膜２３の間に第１ポリシリコン膜２７を形成する。第１ポリシリコン膜２７は、リンやヒ素のｎ型不純物がドープされたドープドポリシリコンを用いてもよい。また第１ポリシリコン膜２７を形成した後に、リンやヒ素のｎ型不純物をイオン注入法により注入し形成されたものでも良い。
【００４７】
図１５の（ｂ）、（ｃ）および（ｄ）に示されているように、第７工程において、全面にＣＶＤ法などにより、第１ポリシリコン膜２７を、３００〜４００ｎｍ程度の膜厚で堆積する。次に、ＣＭＰ法などにより、窒化膜２３の上に形成された酸化膜２６が露出するまで平坦化研磨を行う。その後、ウェットエッチングにより窒化膜２３上の酸化膜２６をエッチングする。
【００４８】
図１５の（ｅ）に示されているように、Ｄ−Ｄ’断面では、第７工程において、酸化膜２６の上に第１ポリシリコン膜２７が形成される。また、図１５の（ｆ）に示されているように、Ｅ−Ｅ’断面では、第７工程において、電荷蓄積層２１の上に第１ポリシリコン膜２７が形成される。このとき、図１５の（ｇ）に示されているように、Ｆ−Ｆ’断面では、第７工程において、窒化膜２３の上に形成されていた酸化膜２６が除去され、窒化膜２３の上面が露出する。
【００４９】
図１６は、不揮発性半導体記憶素子２を製造するための第８工程の状態を例示する図である。図１６の（ａ）は、第８工程の材料を上方から見たときの状態を例示する平面図である。図１６の（ｂ）は、第８工程の材料のＡ−Ａ’断面を例示する断面図である。図１６の（ｃ）は、第８工程の材料のＢ−Ｂ’断面を例示する断面図である。図１６の（ｄ）は、第８工程の材料のＣ−Ｃ’断面を例示する断面図である。図１６の（ｅ）は、第８工程の材料のＤ−Ｄ’断面を例示する断面図である。図１６の（ｆ）は、第８工程の材料のＥ−Ｅ’断面を例示する断面図である。図１６の（ｇ）は、第８工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００５０】
図１６の（ａ）〜（ｆ）に示されているように、第８工程において、全面をドライエッチング法により選択的にポリシリコンを５０〜１００ｎｍエッチング除去する。このとき、図１６の（ｇ）に示されているように、Ｆ−Ｆ’断面では、第７工程と同様の状態で構成される。
【００５１】
図１７は、不揮発性半導体記憶素子２を製造するための第９工程の状態を例示する図である。図１７の（ａ）は、第９工程の材料を上方から見たときの状態を例示する平面図である。図１７の（ｂ）は、第９工程の材料のＡ−Ａ’断面を例示する断面図である。図１７の（ｃ）は、第９工程の材料のＢ−Ｂ’断面を例示する断面図である。図１７の（ｄ）は、第９工程の材料のＣ−Ｃ’断面を例示する断面図である。図１７の（ｅ）は、第９工程の材料のＤ−Ｄ’断面を例示する断面図である。図１７の（ｆ）は、第９工程の材料のＥ−Ｅ’断面を例示する断面図である。図１７の（ｇ）は、第９工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００５２】
図１７の（ａ）に示されているように、第９工程において、第１ポリシリコン膜２７の一部を除去し、酸化膜２６とＳＴＩ８とを露出する。図１７の（ｂ）に示されているように、Ａ−Ａ’断面では、第９工程において、第１ポリシリコン膜２７が除去される。また、図１７の（ｃ）、（ｄ）に示されているように、Ｂ−Ｂ’断面およびＣ−Ｃ’断面では、第９工程において、第１ポリシリコン膜２７が残留する。
【００５３】
図１７の（ｅ）、（ｆ）に示されているように、第９工程において、レジスト（図示されず）を塗布してパターニングを行う。パターニングされたレジストをマスクに、チャネル上の一部の第１ポリシリコン膜２７をエッチングによって除去する。これによって、酸化膜２６の表面と、電荷蓄積層２１の表面とを露出する。その後、そのレジストを剥離して、残留した第１ポリシリコン膜２７の表面を露出する。図１７の（ｇ）に示されているように、第９工程を経た後のＦ−Ｆ’断面は、第７工程と同様の状態で構成される。
【００５４】
図１８は、不揮発性半導体記憶素子２を製造するための第１０工程の状態を例示する図である。図１８の（ａ）は、第１０工程の材料を上方から見たときの状態を例示する平面図である。図１８の（ｂ）は、第１０工程の材料のＡ−Ａ’断面を例示する断面図である。図１８の（ｃ）は、第１０工程の材料のＢ−Ｂ’断面を例示する断面図である。図１８の（ｄ）は、第１０工程の材料のＣ−Ｃ’断面を例示する断面図である。図１８の（ｅ）は、第１０工程の材料のＤ−Ｄ’断面を例示する断面図である。図１８の（ｆ）は、第１０工程の材料のＥ−Ｅ’断面を例示する断面図である。図１８の（ｇ）は、第１０工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００５５】
図１８の（ａ）に示されているように、第１０工程において、露出した第１ポリシリコン膜２７の表面を覆う酸化膜２８を形成する。第１０工程では、エッチング除去したポリシリコン下部に露出した酸化膜をフッ酸によるウェットエッチングにより除去する。次に、ＣＶＤ法もしくは熱酸化法により、開口部のチャネル上、ポリシリコンの側壁及び上面に３〜６ｎｍの酸化膜を形成する。
【００５６】
図１８の（ｃ）、（ｄ）に示されているように、Ｂ−Ｂ’断面およびＣ−Ｃ’断面では、第１０工程において、第１ポリシリコン膜２７の表面に酸化膜２８が形成される。また、図１８の（ｂ）に示されているように、Ａ−Ａ’断面は、第１０工程において、第９工程と同様の状態で構成される。また、図１８の（ｅ）、（ｆ）に示されているように、Ｄ−Ｄ’断面およびＥ−Ｅ’断面では、第１０工程において、第１ポリシリコン膜２７の上面と側面に酸化膜２８を成膜する。このとき、図１８の（ｇ）に示されているように、Ｆ−Ｆ’断面は、第７工程と同様の状態で構成される。
【００５７】
図１９は、不揮発性半導体記憶素子２を製造するための第１１工程の状態を例示する図である。図１９の（ａ）は、第１１工程の材料を上方から見たときの状態を例示する平面図である。図１９の（ｂ）は、第１１工程の材料のＡ−Ａ’断面を例示する断面図である。図１９の（ｃ）は、第１１工程の材料のＢ−Ｂ’断面を例示する断面図である。図１９の（ｄ）は、第１１工程の材料のＣ−Ｃ’断面を例示する断面図である。図１９の（ｅ）は、第１１工程の材料のＤ−Ｄ’断面を例示する断面図である。図１９の（ｆ）は、第１１工程の材料のＥ−Ｅ’断面を例示する断面図である。図１９の（ｇ）は、第１１工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００５８】
図１９の（ａ）〜（ｇ）に示されているように、第１１工程において、全面に第２ポリシリコン膜２９を、３００〜４００ｎｍ程度の膜厚で、ＣＶＤ法などにより堆積する。第１１工程における第２ポリシリコン膜２９は、リンやヒ素のｎ型不純物がドープされたドープドポリシリコンを用いてもよい。また、第２ポリシリコン膜２９を形成した後に、リンやヒ素のｎ型不純物をイオン注入法により注入し形成されたものでも良い。
【００５９】
図２０は、不揮発性半導体記憶素子２を製造するための第１２工程の状態を例示する図である。図２０の（ａ）は、第１２工程の材料を上方から見たときの状態を例示する平面図である。図２０の（ｂ）は、第１２工程の材料のＡ−Ａ’断面を例示する断面図である。図２０の（ｃ）は、第１２工程の材料のＢ−Ｂ’断面を例示する断面図である。図２０の（ｄ）は、第１２工程の材料のＣ−Ｃ’断面を例示する断面図である。図２０の（ｅ）は、第１２工程の材料のＤ−Ｄ’断面を例示する断面図である。図２０の（ｆ）は、第１２工程の材料のＥ−Ｅ’断面を例示する断面図である。図２０の（ｇ）は、第１２工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００６０】
図２０の（ａ）〜（ｇ）に示されているように、第１２工程において、ＣＭＰ法などにより、窒化膜２３が露出するまで第２ポリシリコン膜２９の平坦化研磨を行う。
【００６１】
図２１は、不揮発性半導体記憶素子２を製造するための第１３工程の状態を例示する図である。図２１の（ａ）は、第１３工程の材料を上方から見たときの状態を例示する平面図である。図２１の（ｂ）は、第１３工程の材料のＡ−Ａ’断面を例示する断面図である。図２１の（ｃ）は、第１３工程の材料のＢ−Ｂ’断面を例示する断面図である。図２１の（ｄ）は、第１３工程の材料のＣ−Ｃ’断面を例示する断面図である。図２１の（ｅ）は、第１３工程の材料のＤ−Ｄ’断面を例示する断面図である。図２１の（ｆ）は、第１３工程の材料のＥ−Ｅ’断面を例示する断面図である。図２１の（ｇ）は、第１３工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００６２】
図２１の（ａ）に示されているように、第１３工程において、平坦化した第２ポリシリコン膜２９の表面に酸化膜３１を成膜する。図２１の（ｂ）〜（ｆ）に示されているように、第１３工程において、ＣＶＤ法もしくは熱酸化法により、酸化膜３１を、１０〜１５ｎｍ程度の膜厚で、第２ポリシリコン膜２９の上に形成する。ここにおいて、図２１の（ｇ）に示されているように、Ｆ−Ｆ’断面は、第７工程と同様の状態で構成される。
【００６３】
図２２は、不揮発性半導体記憶素子２を製造するための第１４工程の状態を例示する図である。図２２の（ａ）は、第１４工程の材料を上方から見たときの状態を例示する平面図である。図２２の（ｂ）は、第１４工程の材料のＡ−Ａ’断面を例示する断面図である。図２２の（ｃ）は、第１４工程の材料のＢ−Ｂ’断面を例示する断面図である。図２２の（ｄ）は、第１４工程の材料のＣ−Ｃ’断面を例示する断面図である。図２２の（ｅ）は、第１４工程の材料のＤ−Ｄ’断面を例示する断面図である。図２２の（ｆ）は、第１４工程の材料のＥ−Ｅ’断面を例示する断面図である。図２２の（ｇ）は、第１４工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００６４】
図２２の（ａ）に示されているように、第１４工程において、酸化膜３１の一部と、第２ポリシリコン膜２９の一部とを除去して、酸化膜２８を露出する。図２２の（ｂ）、（ｃ）に示されているように、Ａ−Ａ’断面およびＢ−Ｂ’断面においては、酸化膜３１と第２ポリシリコン膜２９とは、第１４工程で除去されること無く残留する。図２２の（ｄ）に示されているように、Ｃ−Ｃ’断面では、第１４工程において、酸化膜３１と第２ポリシリコン膜２９が除去される。
図２２の（ｅ）、（ｆ）に示されているように、第１４工程において、レジスト（図示されず）をパターニングし、そのパターニングされたレジストをマスクに、第１ポリシリコン膜２７の上部に構成された酸化膜３１のと、第２ポリシリコン膜２９のとをエッチングによって除去する。その後、そのレジストを剥離する。
【００６５】
図２３は、不揮発性半導体記憶素子２を製造するための第１５工程の状態を例示する図である。図２３の（ａ）は、第１５工程の材料を上方から見たときの状態を例示する平面図である。図２３の（ｂ）は、第１５工程の材料のＡ−Ａ’断面を例示する断面図である。図２３の（ｃ）は、第１５工程の材料のＢ−Ｂ’断面を例示する断面図である。図２３の（ｄ）は、第１５工程の材料のＣ−Ｃ’断面を例示する断面図である。図２３の（ｅ）は、第１５工程の材料のＤ−Ｄ’断面を例示する断面図である。図２３の（ｆ）は、第１５工程の材料のＥ−Ｅ’断面を例示する断面図である。図２３の（ｇ）は、第１５工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００６６】
図２３の（ａ）、（ｅ）および（ｆ）に示されているように、第１５工程において、露出している第２ポリシリコン膜２９の側面に熱酸化を行う。これによって、第２ポリシリコン膜２９の露出していた側面に側壁に、１０〜１５ｎｍ程度の酸化膜３２を形成する。図２３の（ｂ）〜（ｄ）および図２３の（ｇ）に示されているように、このとき、Ａ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面およびＦ−Ｆ’断面の構成は、第１４工程の状態を同様である。
【００６７】
図２４は、不揮発性半導体記憶素子２を製造するための第１６工程の状態を例示する図である。図２４の（ａ）は、第１６工程の材料を上方から見たときの状態を例示する平面図である。図２４の（ｂ）は、第１６工程の材料のＡ−Ａ’断面を例示する断面図である。図２４の（ｃ）は、第１６工程の材料のＢ−Ｂ’断面を例示する断面図である。図２４の（ｄ）は、第１６工程の材料のＣ−Ｃ’断面を例示する断面図である。図２４の（ｅ）は、第１６工程の材料のＤ−Ｄ’断面を例示する断面図である。図２４の（ｆ）は、第１６工程の材料のＥ−Ｅ’断面を例示する断面図である。図２４の（ｇ）は、第１６工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００６８】
図２４の（ａ）〜（ｄ）および図２４の（ｇ）に示されているように、第１６工程において、窒化膜２３を、リン酸などを用いたウェットエッチングによって除去する。
【００６９】
図２５は、不揮発性半導体記憶素子２を製造するための第１７工程の状態を例示する図である。図２５の（ａ）は、第１７工程の材料を上方から見たときの状態を例示する平面図である。図２５の（ｂ）は、第１７工程の材料のＡ−Ａ’断面を例示する断面図である。図２５の（ｃ）は、第１７工程の材料のＢ−Ｂ’断面を例示する断面図である。図２５の（ｄ）は、第１７工程の材料のＣ−Ｃ’断面を例示する断面図である。図２５の（ｅ）は、第１７工程の材料のＤ−Ｄ’断面を例示する断面図である。図２５の（ｆ）は、第１７工程の材料のＥ−Ｅ’断面を例示する断面図である。図２５の（ｇ）は、第１７工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００７０】
図２５の（ａ）〜（ｇ）に示されているように、ドライエッチング法により、第１ポリシリコン膜２７の上の酸化膜２６と、第２ポリシリコン膜２９の上の酸化膜３１とをエッチングによって除去する。またこのとき、Ｐウェル１８上に形成されている電荷蓄積層２１をエッチングによって除去する。
【００７１】
図２６は、不揮発性半導体記憶素子２を製造するための第１８工程の状態を例示する図である。図２６の（ａ）は、第１８工程の材料を上方から見たときの状態を例示する平面図である。図２６の（ｂ）は、第１８工程の材料のＡ−Ａ’断面を例示する断面図である。図２６の（ｃ）は、第１８工程の材料のＢ−Ｂ’断面を例示する断面図である。図２６の（ｄ）は、第１８工程の材料のＣ−Ｃ’断面を例示する断面図である。図２６の（ｅ）は、第１８工程の材料のＤ−Ｄ’断面を例示する断面図である。図２６の（ｆ）は、第１８工程の材料のＥ−Ｅ’断面を例示する断面図である。図２６の（ｇ）は、第１８工程の材料のＦ−Ｆ’断面を例示する断面図である。
【００７２】
第１８工程において、全面にヒ素やリンのｎ型不純物を３ｅ１３／ｃｍ程度注入し、ＬＤＤ構造部１９を形成する。そして、１００ｎｍ程度の膜厚で酸化膜を堆積し、その酸化膜のエッチバックによりサイドウォール１６、サイドウォール１７を形成する。次に、全面にヒ素やリンのｎ型不純物を５ｅ１５／ｃｍ程度注入し、第１ソース／ドレイン領域１１、第２ソース／ドレイン領域１２を形成する。
【００７３】
その後、層間絶縁膜を形成し、コンタクト、配線層の形成を行う。上述のような製造方法で不揮発性半導体記憶素子２を製造することで、ソース、ドレイン拡散層に隣接する部分にのみトラップ層であるＯＮＯ膜が形成され、チャネル上に２つのゲート構造を有するメモリセルが完成する。
【００７４】
［第２実施形態］
以下に、図面を参照して、本発明を実施するための第２の形態について説明を行う。図２７は、第２実施形態の不揮発性半導体記憶素子２の構成を例示する平面図である。また、図２８〜図３３は、第２実施形態の不揮発性半導体記憶素子２の構成を例示する断面図である。
【００７５】
図２７を参照すると、不揮発性半導体記憶素子２は、二つのＳＴＩ８の間に配置されている。不揮発性半導体記憶素子２は、第１ソース／ドレイン領域１１と、第２ソース／ドレイン領域１２と、第１ワードゲート１３と、第２ワードゲート１４とを含んでいる。第１ワードゲート１３と第２ワードゲート１４との間には、絶縁膜１５が備えられている。また、不揮発性半導体記憶素子２には、サイドウォール１６とサイドウォール１７とが備えられている。
【００７６】
図２８は、図２７の平面図における不揮発性半導体記憶素子２を、位置Ａ−Ａ’で切ったときの断面を例示している。図２８を参照すると、不揮発性半導体記憶素子２は、半導体基板９に形成されたＰウェル１８の上に構成されている。第２実施形態においては、第１実施形態と同様に、半導体基板９が、Ｐ型シリコン基板（Ｐ型ウェル）である場合を例示する。Ｐウェル１８には、第１ソース／ドレイン領域１１と第２ソース／ドレイン領域１２とＬＤＤ構造部１９とが構成されている。第１ソース／ドレイン領域１１と第２ソース／ドレイン領域１２は、ソースまたはドレインとして機能する。第２実施形態において、第１ソース／ドレイン領域１１と第２ソース／ドレイン領域１２は、Ｎ型拡散領域である場合を例示している。また、第１ソース／ドレイン領域１１と第２ソース／ドレイン領域１２の間の半導体領域がチャネル領域である。不揮発性半導体記憶素子２は、そのチャネル領域上に、複数のゲート電極（第１ワードゲート１３、第２ワードゲート１４）を備えている。第１ワードゲート１３と第２ワードゲート１４の側面は、サイドウォール１７によって、周囲から電気的に絶縁されている。サイドウォール１７の下のＰウェル１８に、ＬＤＤ構造部１９が構成されている。
【００７７】
図２８に示されているように、Ａ−Ａ’断面における不揮発性半導体記憶素子２は、第１ワードゲート１３とＰウェル１８との間に第１記憶領域２−１に対応する電荷蓄積層２１と、第４記憶領域２−４に対応する電荷蓄積層２１とを含んでいる。各々の電荷蓄積層２１は、ボトム絶縁膜２１−１、電荷トラップ膜２１−２及びトップ絶縁膜２１−３を含んでいる。
【００７８】
ボトム絶縁膜２１−１は、Ｐウェル１８側の絶縁膜であり、電荷トラップ膜２１−２とＰウェル１８の間に形成されている。一方、トップ絶縁膜２１−３は、第１ワードゲート１３側の絶縁膜であり、電荷トラップ膜２１−２と第１ワードゲート１３との間に形成されている。電荷トラップ膜２１−２は、電荷をトラップする性質を有する絶縁膜であり、ボトム絶縁膜２１−１とトップ絶縁膜２１−３に挟まれている。電荷蓄積層２１は、例えばＯＮＯ膜である。この場合、ボトム絶縁膜２１−１、電荷トラップ膜２１−２、及びトップ絶縁膜２１−３は、それぞれシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜である。したがって、第２実施形態の不揮発性半導体記憶素子２は、第１実施形態の不揮発性半導体記憶素子２と同様に、第１記憶領域２−１と第４記憶領域２−４とが同様の形状になるように構成されている。また、図２８に示されているように、不揮発性半導体記憶素子２は、第１記憶領域２−１と第４記憶領域２−４の間の領域に、電荷トラップ膜２１−２が存在しない領域を含んでいる。これによって、第１記憶領域２−１と第４記憶領域２−４との電荷の移動は抑制される。
【００７９】
図２９は、図２７の平面図における不揮発性半導体記憶素子２を、位置Ｂ−Ｂ’で切ったときの断面を例示している。図２９を参照すると、Ｂ−Ｂ’断面における不揮発性半導体記憶素子２は、ボトム絶縁膜２１−１と、第２ワードゲート１４を含んでいる。ボトム絶縁膜２１−１は、第２ワードゲート１４とＰウェル１８の間に備えられている。また、Ｂ−Ｂ’断面における不揮発性半導体記憶素子２は、電荷トラップ膜２１−２と、トップ絶縁膜２１−３とを含んでいない。したがって、不揮発性半導体記憶素子２は、Ｂ−Ｂ断面において、第１記憶領域２−１と第２記憶領域２−２との電荷の移動を抑制し、かつ、第３記憶領域２−３と第４記憶領域２−４との電荷の移動を抑制する。
【００８０】
図３０は、図２７の平面図における不揮発性半導体記憶素子２を、位置Ｃ−Ｃ’で切った時の断面を例示している。図３０を参照すると、Ｃ−Ｃ’断面において、不揮発性半導体記憶素子２は、第２ワードゲート１４を備えている。Ｃ−Ｃ’断面における不揮発性半導体記憶素子２は、第２ワードゲート１４とＰウェル１８との間に第２記憶領域２−２に対応する電荷蓄積層２１と、第３記憶領域２−３に対応する電荷蓄積層２１とを含んでいる。各々の電荷蓄積層２１は、ボトム絶縁膜２１−１、電荷トラップ膜２１−２及びトップ絶縁膜２１−３を含んでいる。
【００８１】
図３１は、図２７の平面図における不揮発性半導体記憶素子２を、位置Ｄ−Ｄ’ で切った時の断面を例示している。不揮発性半導体記憶素子２は、二つのＳＴＩ８の間に構成されている。Ｄ−Ｄ’断面において、不揮発性半導体記憶素子２はＰウェル１８の上にボトム絶縁膜２１−１を備えている。そのボトム絶縁膜２１−１は、絶縁膜１５に接続されている。そのため、第１ワードゲート１３と第２ワードゲート１４とは、絶縁膜１５によって、電気的に絶縁されている。
【００８２】
また、Ｄ−Ｄ’断面において、不揮発性半導体記憶素子２には、ボトム絶縁膜２１−１を備え、電荷トラップ膜２１−２と、トップ絶縁膜２１−３とが備えられていない。図３１に示されているように、したがって、不揮発性半導体記憶素子２は、第１記憶領域２−１と第３記憶領域２−３との電荷の移動は抑制し、かつ、第２記憶領域２−２と第４記憶領域２−４との電荷の移動を抑制する。
【００８３】
図３２は、図２７の平面図における不揮発性半導体記憶素子２を、位置Ｅ−Ｅ’で切った時の断面を例示している。Ｅ−Ｅ’断面における不揮発性半導体記憶素子２は、第１記憶領域２−１と第２記憶領域２−２とを含んでいる。図３２に示されているように、電荷蓄積層２１は、二つのＳＴＩ８の間に構成されている。不揮発性半導体記憶素子２は、トップ絶縁膜２１−３に接続される絶縁膜１５を備えている。第１ワードゲート１３と第２ワードゲート１４とは、絶縁膜１５の作用によって電気的に絶縁されている。
【００８４】
図３３は、図２７の平面図におけるＦ−Ｆ’の断面を例示している。Ｆ−Ｆ’断面における不揮発性半導体記憶素子２は、第２ソース／ドレイン領域１２を備え、その第２ソース／ドレイン領域１２は、二つのＳＴＩ８の間に構成されている。また、第２ソース／ドレイン領域１２は、Ｐウェル１８に構成されている。なお、上述の第１ソース／ドレイン領域１１は、第２ソース／ドレイン領域１２と同様に構成されている。
【００８５】
以下に、第２実施形態の不揮発性半導体記憶素子２の製造方法に関して説明を行う。図３４は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１工程の状態を例示する図である。図３４の（ａ）は、第１工程の材料を上方から見たときの状態を例示する平面図である。図３４の（ｂ）は、第１工程の材料を、図３４の（ａ）における、位置Ａ−Ａ’で切ったときの断面の構成を例示する断面図である。図３４の（ｃ）は、第１工程の材料を、図３４の（ａ）における、位置Ｂ−Ｂ’で切ったときの断面の構成を例示する断面図である。図３４の（ｄ）は、第１工程の材料を、図３４の（ａ）における、位置Ｃ−Ｃ’で切ったときの断面の構成を例示する断面図である。図３４の（ｅ）は、第１工程の材料を、図３４の（ａ）における、位置Ｄ−Ｄ’で切ったときの断面の構成を例示する断面図である。図３４の（ｆ）は、第１工程の材料を、図３４の（ａ）における、位置Ｅ−Ｅ’で切ったときの断面の構成を例示する断面図である。図３４の（ｇ）は、第１工程の材料を、図３４の（ａ）における、位置Ｆ−Ｆ’で切ったときの断面の構成を例示する断面図である。
【００８６】
図３４の（ａ）を参照すると、第１工程において、ＳＴＩ８の間に窒化膜２２を構成する。図３４の（ｂ）、（ｃ）、（ｄ）に示されているように、第１工程では、半導体基板９のＰウェル１８の上に、３〜６ｎｍの酸化膜（ボトム絶縁膜２１−１）、４〜８ｎｍの窒化膜（２１−２）、３〜６ｎｍの酸化膜（トップ絶縁膜２１−３）をＣＶＤ法により順次形成することで、電荷蓄積層２１を構成する。酸化膜は熱酸化法を用いても構わない。この、酸化膜、窒化膜、酸化膜はメモリセルのトラップ層を形成するＯＮＯ膜（電荷蓄積層２１）として機能するものである。
【００８７】
その電荷蓄積層２１の上に、１００〜２００ｎｍの第１ポリシリコン膜２７、５０〜１００ｎｍの窒化膜２２をＣＶＤ法により順次形成する。第１ポリシリコン膜２７は、リンやヒ素のｎ型不純物がドープされたドープドポリシリコンを用いてもよい。また第１ポリシリコン膜２７を形成した後に、リンやヒ素のｎ型不純物をイオン注入法により注入し形成されたものでも良い。
【００８８】
また、図３４の（ｅ）、（ｆ）、（ｇ）に示されているように、第１工程では、窒化膜２２上にフォトレジスト（図示されず）を塗布し、マスク（図示されず）を用いたパターニングを行う。パターニングされたレジストをマスクに、窒化膜２２、第１ポリシリコン膜２７、電荷蓄積層２１、半導体基板９を、順次エッチングによって除去する。このとき、半導体基板９は、２００〜３００ｎｍ程度エッチングする。その後、レジストを剥離する。
【００８９】
次に全面に酸化膜をＣＶＤ法により形成する。このとき、エッチングにより形成された溝部分が酸化膜で埋め込まれる。そして、ＣＭＰ法により酸化膜を窒化膜２２表面が露出するまで研磨してＳＴＩ８（フィールド絶縁膜）を構成する。つまり、溝部分に埋め込まれた酸化膜は、ＳＴＩ８として用いられる。
【００９０】
図３５は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２工程の状態を例示する図である。図３５の（ａ）は、第２工程の材料を上方から見たときの状態を例示する平面図である。図３５の（ｂ）は、第２工程における材料の、Ａ−Ａ’断面を例示する断面図である。図３５の（ｃ）は、第２工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図３５の（ｄ）は、第２工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図３５の（ｅ）は、第２工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図３５の（ｆ）は、第２工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図３５の（ｇ）は、第２工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【００９１】
図３５の（ａ）に示されているように、第２工程において、全面に窒化膜２３を形成する。
【００９２】
図３５の（ｂ）〜（ｇ）に示されているように、第２工程において、窒化膜２２をリン酸によるウェットエッチングにより選択的に除去する。その後、全面にＣＶＤ法により窒化膜２３を１００〜１５０ｎｍの厚さで形成する。
【００９３】
図３６は、第２実施形態の不揮発性半導体記憶素子２を製造するための第３工程の状態を例示する図である。図３６の（ａ）は、第３工程の材料を上方から見たときの状態を例示する平面図である。図３６の（ｂ）は、第３工程における材料の、Ａ−Ａ’断面を例示する断面図である。図３６の（ｃ）は、第３工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図３６の（ｄ）は、第３工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図３６の（ｅ）は、第３工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図３６の（ｆ）は、第３工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図３６の（ｇ）は、第３工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【００９４】
図３６の（ａ）に示されているように、第３工程において、窒化膜２３をドライエッチングし、ＳＴＩ８の側面に窒化膜サイドウォール２３ａを形成する。この窒化膜サイドウォール２３ａは、後の工程において、第１ポリシリコン膜２７をエッチングにより除去するためのマスクとして機能する。
【００９５】
図３６の（ｂ）、（ｄ）に示されているように、Ａ−Ａ’断面、および、Ｃ−Ｃ’断面において、窒化膜サイドウォール２３ａが構成される。また、図３６の（ｃ）に示されているように、Ｂ−Ｂ’断面において、窒化膜２３がエッチバックされたことにより、第１ポリシリコン膜２７の表面が露出する。
【００９６】
図３６の（ｅ）〜（ｇ）に示されているように、第３工程において、ＳＴＩ８と同等の高さの窒化膜サイドウォール２３ａを形成する。窒化膜サイドウォール２３ａを形成すると共に、その窒化膜サイドウォール２３ａの間の第１ポリシリコン膜２７の表面を露出する。
【００９７】
図３７は、第２実施形態の不揮発性半導体記憶素子２を製造するための第４工程の状態を例示する図である。図３７の（ａ）は、第４工程の材料を上方から見たときの状態を例示する平面図である。図３７の（ｂ）は、第４工程における材料の、Ａ−Ａ’断面を例示する断面図である。図３７の（ｃ）は、第４工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図３７の（ｄ）は、第４工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図３７の（ｅ）は、第４工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図３７の（ｆ）は、第４工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図３７の（ｇ）は、第４工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【００９８】
図３７の（ｅ）〜（ｇ）に示されているように、第４工程において、ＳＴＩ８に対してドライエッチングまたはウェットエッチングを行い、その表面を、第１ポリシリコン膜２７の表面と同じ程度の高さにする。図３７の（ａ）〜（ｄ）に示されているように、このときの、Ａ−Ａ’断面、Ｂ−Ｂ’断面およびＣ−Ｃ’断面の構成は、第３工程と同様の構成である。
【００９９】
図３８は、第２実施形態の不揮発性半導体記憶素子２を製造するための第５工程の状態を例示する図である。図３８の（ａ）は、第５工程の材料を上方から見たときの状態を例示する平面図である。図３８の（ｂ）は、第５工程における材料の、Ａ−Ａ’断面を例示する断面図である。図３８の（ｃ）は、第５工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図３８の（ｄ）は、第５工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図３８の（ｅ）は、第５工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図３８の（ｆ）は、第５工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図３８の（ｇ）は、第５工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１００】
図３８の（ａ）に示されているように、第５工程において、窒化膜サイドウォール２３ａの間の第１ポリシリコン膜２７除去して電荷蓄積層２１（トップ絶縁膜２１−３）を露出する。図３８の（ｃ）に示されているように、第５工程において、Ｂ−Ｂ’断面では、第１ポリシリコン膜２７が除去されることにより、ボトム絶縁膜２１−１が露出する。また、図３８の（ｅ）〜（ｆ）に示されているように、第５工程において、窒化膜サイドウォール２３ａをマスクに、第１ポリシリコン膜２７をドライエッチングによって除去する。なお、図３８の（ｂ）〜（ｄ）に示されているように、このときの、Ａ−Ａ’断面〜Ｃ−Ｃ’断面の構成は、第３工程と同様の構成である。
【０１０１】
図３９は、第２実施形態の不揮発性半導体記憶素子２を製造するための第６工程の状態を例示する図である。図３９の（ａ）は、第６工程の材料を上方から見たときの状態を例示する平面図である。図３９の（ｂ）は、第６工程における材料の、Ａ−Ａ’断面を例示する断面図である。図３９の（ｃ）は、第６工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図３９の（ｄ）は、第６工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図３９の（ｅ）は、第６工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図３９の（ｆ）は、第６工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図３９の（ｇ）は、第６工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１０２】
図３９の（ａ）に示されているように、第６工程において、窒化膜３３を構成する。図３９の（ｂ）〜（ｄ）に示されているように、第６工程においては、まず、窒化膜サイドウォール２３ａをリン酸によるウェットエッチングにより選択的に除去する。次に、窒化膜３３をＣＶＤ法により３００〜４００ｎｍの膜厚で形成する。その後、レジスト（図示されず）を塗布し、マスクを用いたパターニングを行う。そして、パターニングされたレジストをマスクに、その窒化膜をドライエッチングによって除去し、開口部を有する窒化膜３３を形成する。図３９の（ｇ）に示されているように、第６工程で形成される窒化膜３３によって、Ｆ−Ｆ’断面における第１ポリシリコン膜２７が覆われる。このとき、図３９の（ｅ）、（ｆ）に示されているように、Ｄ−Ｄ’断面およびＥ−Ｅ’断面では、第１ポリシリコン膜２７の表面と側面とが露出している。
【０１０３】
図４０は、第２実施形態の不揮発性半導体記憶素子２を製造するための第７工程の状態を例示する図である。図４０の（ａ）は、第７工程の材料を上方から見たときの状態を例示する平面図である。図４０の（ｂ）は、第７工程における材料の、Ａ−Ａ’断面を例示する断面図である。図４０の（ｃ）は、第７工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図４０の（ｄ）は、第７工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図４０の（ｅ）は、第７工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図４０の（ｆ）は、第７工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図４０の（ｇ）は、第７工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１０４】
図４０の（ａ）〜（ｇ）に示されているように、第７工程において、ＣＶＤ法などを用いて、酸化膜３４を、１００〜２００ｎｍ程度の膜厚で全面に形成する。
【０１０５】
図４１は、第２実施形態の不揮発性半導体記憶素子２を製造するための第８工程の状態を例示する図である。図４１の（ａ）は、第８工程の材料を上方から見たときの状態を例示する平面図である。図４１の（ｂ）は、第８工程における材料の、Ａ−Ａ’断面を例示する断面図である。図４１の（ｃ）は、第８工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図４１の（ｄ）は、第８工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図４１の（ｅ）は、第８工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図４１の（ｆ）は、第８工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図４１の（ｇ）は、第８工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１０６】
図４１の（ａ）に示されているように、第８工程において、酸化膜３４を異方性ドライエッチングによりエッチバックし、第１ポリシリコン膜２７の上および電荷蓄積層２１の上に酸化膜サイドウォール３５を形成する。この後の工程において、この酸化膜サイドウォール３５をマスクに第１ポリシリコン膜２７をドライエッチングによって除去する。
【０１０７】
図４１の（ｂ）、（ｄ）に示されているように、第８工程において、Ａ−Ａ’断面およびＣ−Ｃ’断面には、窒化膜３３の側面に酸化膜サイドウォール３５が形成される。また、図４１の（ｃ）に示されているように、Ｂ−Ｂ’断面には、電荷蓄積層２１の上に酸化膜サイドウォール３５が形成される。また、二つの酸化膜サイドウォール３５の間の領域において、酸化膜３４の除去と同時にトップ絶縁膜２１−３が除去され、電荷トラップ膜２１−２が露出する。
【０１０８】
図４１の（ｅ）に示されているように、第８工程において、Ｄ−Ｄ’断面には、第１ポリシリコン膜２７の側面に酸化膜サイドウォール３５が形成される。また、Ｄ−Ｄ’断面の二つの酸化膜サイドウォール３５の間の領域では、酸化膜３４が除去されるときに、同時に、トップ絶縁膜２１−３も除去される。そのため、二つの酸化膜サイドウォール３５の間の電荷トラップ膜２１−２が露出する。また、図４１の（ｆ）に示されているように、第８工程において、Ｅ−Ｅ’断面には、窒化膜３３に沿うように酸化膜サイドウォール３５が形成される。
【０１０９】
図４２は、第２実施形態の不揮発性半導体記憶素子２を製造するための第９工程の状態を例示する図である。図４２の（ａ）は、第９工程の材料を上方から見たときの状態を例示する平面図である。図４２の（ｂ）は、第９工程における材料の、Ａ−Ａ’断面を例示する断面図である。図４２の（ｃ）は、第９工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図４２の（ｄ）は、第９工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図４２の（ｅ）は、第９工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図４２の（ｆ）は、第９工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図４２の（ｇ）は、第９工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１１０】
図４２の（ａ）に示されているように、第９工程において、酸化膜サイドウォール３５をマスクに、第１ポリシリコン膜２７をドライエッチングによって除去する。
【０１１１】
図４２の（ｂ）、（ｄ）に示されているように、Ａ−Ａ’断面およびＣ−Ｃ’断面では、第９工程において、酸化膜サイドウォール３５の間の第１ポリシリコン膜２７が除去される。そのため、酸化膜サイドウォール３５の間の電荷蓄積層２１（ボトム絶縁膜２１−１）の表面が露出する。また、図４２の（ｃ）に示されているように、Ｂ−Ｂ’断面の構成は、第８工程で得られた状態と同様となり、電荷トラップ膜２１−２が露出している。
【０１１２】
図４２の（ｅ）に示されているように、Ｄ−Ｄ’断面では、第９工程において、第１ポリシリコン膜２７が除去される。そのため、ボトム絶縁膜２１−１が露出する。このとき、Ｅ−Ｅ’断面とＦ−Ｆ’断面の構成は、第８工程で得られた状態と同様である。
【０１１３】
図４３は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１０工程の状態を例示する図である。図４３の（ａ）は、第１０工程の材料を上方から見たときの状態を例示する平面図である。図４３の（ｂ）は、第１０工程における材料の、Ａ−Ａ’断面を例示する断面図である。図４３の（ｃ）は、第１０工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図４３の（ｄ）は、第１０工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図４３の（ｅ）は、第１０工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図４３の（ｆ）は、第１０工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図４３の（ｇ）は、第１０工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１１４】
図４３の（ａ）に示されているように、第１０工程において、フッ酸により酸化膜サイドウォール３５、及び、電荷蓄積層２１のトップ絶縁膜２１−３をウェットエッチングによって除去する。
【０１１５】
図４３の（ｂ）、（ｄ）に示されているように、Ａ−Ａ’断面およびＣ−Ｃ’断面では、第１０工程において、第１ポリシリコン膜２７の上に構成されていた酸化膜サイドウォール３５が除去される。そのため、第１ポリシリコン膜２７の表面が露出する。また、図４３の（ｃ）に示されているように、Ｂ−Ｂ’断面では、第１０工程において、酸化膜サイドウォール３５と、その下のトップ絶縁膜２１−３とが同時的に除去されることにより、電荷トラップ膜２１−２が露出する。
【０１１６】
図４３の（ｅ）に示されているように、第１０工程において、Ｄ−Ｄ’断面では、酸化膜サイドウォール３５と、トップ絶縁膜２１−３とが同時的に除去されることにより、電荷トラップ膜２１−２が露出する。図４３の（ｆ）に示されているように、題１０工程において、Ｅ−Ｅ’断面では、窒化膜３３に沿って構成されていた酸化膜サイドウォール３５が除去され、第１ポリシリコン膜２７の表面と側面が露出する。また、お電荷トラップ膜２１−２が露出する。このとき、Ｆ−Ｆ’断面の構成は、第８工程の状態と同様である。
【０１１７】
図４４は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１１工程の状態を例示する図である。図４４の（ａ）は、第１１工程の材料を上方から見たときの状態を例示する平面図である。図４４の（ｂ）は、第１１工程における材料の、Ａ−Ａ’断面を例示する断面図である。図４４の（ｃ）は、第１１工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図４４の（ｄ）は、第１１工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図４４の（ｅ）は、第１１工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図４４の（ｆ）は、第１１工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図４４の（ｇ）は、第１１工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１１８】
第１０工程を終えたとき、窒化膜３３とＳＴＩ８に囲まれた領域では、酸化膜サイドウォール３５に覆われていた第１ポリシリコン膜２７が除去されること無く残留する。図４４の（ａ）に示されているように、第１１工程において、この第１ポリシリコン膜２７をマスクに、窒化膜３３とＳＴＩ８に囲まれた領域の電荷蓄積層２１をドライエッチングにより除去する。
【０１１９】
図４４の（ｂ）、（ｄ）に示されているように、Ａ−Ａ’断面およびＣ−Ｃ’断面では、第１１工程において、第１ポリシリコン膜２７の間の電荷蓄積層２１を除去し、その下のＰウェル１８を露出する。また、図４４の（ｃ）に示されているように、Ｂ−Ｂ’断面では、窒化膜３３の間の電荷蓄積層２１を除去し、その下のＰウェル１８を露出する。
【０１２０】
図４４の（ｅ）に示されているように、第１１工程において、Ｄ−Ｄ’断面では、ＳＴＩ８の間の電荷蓄積層２１を除去し、その下のＰウェル１８を露出する。また、図４４の（ｆ）に示されているように、第１１工程において、Ｅ−Ｅ’断面では、第１ポリシリコン膜２７の間の電荷蓄積層２１を除去し、その下のＰウェル１８を露出する。このとき、Ｆ−Ｆ’断面の構成は、第８工程の状態と同様である。
【０１２１】
図４５は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１２工程の状態を例示する図である。図４５の（ａ）は、第１２工程の材料を上方から見たときの状態を例示する平面図である。図４５の（ｂ）は、第１２工程における材料の、Ａ−Ａ’断面を例示する断面図である。図４５の（ｃ）は、第１２工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図４５の（ｄ）は、第１２工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図４５の（ｅ）は、第１２工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図４５の（ｆ）は、第１２工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図４５の（ｇ）は、第１２工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１２２】
図４５の（ａ）に示されているように、第１２工程において、窒化膜３３とＳＴＩ８に囲まれた領域に、ＣＶＤ法や熱酸化法などにより、酸化膜３６を形成する。この酸化膜３６は、ゲート絶縁膜の一部として作用する。
【０１２３】
図４５の（ｂ）、（ｄ）に示されているように、Ａ−Ａ’断面およびＣ−Ｃ’断面では、第１２工程において、第１ポリシリコン膜２７の表面、第１ポリシリコン膜２７と電荷蓄積層２１の側面、および、Ｐウェル１８の表面に酸化膜３６が形成される。また、図４５の（ｃ）に示されているように、Ｂ−Ｂ’断面では、第１２工程において、Ｐウェル１８の表面に酸化膜３６が形成される。
【０１２４】
図４５の（ｅ）に示されているように、第１２工程において、Ｄ−Ｄ’断面では、ＳＴＩ８の間に露出していたＰウェル１８の上に酸化膜３６が形成される。また、図４５の（ｆ）に示されているように、第１２工程において、Ｅ−Ｅ’断面では、第１ポリシリコン膜２７の表面、第１ポリシリコン膜２７と電荷蓄積層２１の側面、および、Ｐウェル１８の表面に酸化膜３６が形成される。
【０１２５】
図４６は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１３工程の状態を例示する図である。図４６の（ａ）は、第１３工程の材料を上方から見たときの状態を例示する平面図である。図４６の（ｂ）は、第１３工程における材料の、Ａ−Ａ’断面を例示する断面図である。図４６の（ｃ）は、第１３工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図４６の（ｄ）は、第１３工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図４６の（ｅ）は、第１３工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図４６の（ｆ）は、第１３工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図４６の（ｇ）は、第１３工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１２６】
図４６の（ａ）に示されているように、第１３工程において、窒化膜３３の間に第２ポリシリコン膜２９を構成する。図４６の（ｂ）〜（ｇ）に示されているように、第１３工程において、全面に第２ポリシリコン膜２９を堆積する。その第２ポリシリコン膜２９は、リンやヒ素などのｎ型不純物がドープされたドープドポリシリコンを用いてもよい。また、第２ポリシリコン膜２９を形成した後に、リンやヒ素などのｎ型不純物をイオン注入法により注入し形成されたものでも良い。第２ポリシリコン膜２９を堆積した後、ＣＭＰ法などにより、窒化膜３３の表面が露出するまで平坦化研磨を行う。これによって、窒化膜３３の開口部が第２ポリシリコン膜２９で埋め込まれた状態にする。
【０１２７】
図４７は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１４工程の状態を例示する図である。図４７の（ａ）は、第１４工程の材料を上方から見たときの状態を例示する平面図である。図４７の（ｂ）は、第１４工程における材料の、Ａ−Ａ’断面を例示する断面図である。図４７の（ｃ）は、第１４工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図４７の（ｄ）は、第１４工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図４７の（ｅ）は、第１４工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図４７の（ｆ）は、第１４工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図４７の（ｇ）は、第１４工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１２８】
図４７の（ａ）に示されているように、第１４工程において、第２ポリシリコン膜２９をエッチングにより除去する。これにより、第１ポリシリコン膜２７の上面を覆う酸化膜３６の表面を露出する。
【０１２９】
図４７の（ｂ）、（ｄ）に示されているように、Ａ−Ａ’断面およびＣ−Ｃ’断面では、第１４工程において、窒化膜３３の間の領域において、第２ポリシリコン膜２９をドライエッチングで除去することにより、第１ポリシリコン膜２７の表面の酸化膜３６を露出する。また、図４７の（ｃ）に示されているように、第１４工程において、Ｂ−Ｂ’断面では、第２ポリシリコン膜２９の表面が、窒化膜３３の表面よりも低くなる。
【０１３０】
図４７の（ｅ）、（ｆ）に示されているように、Ｄ−Ｄ’断面およびＥ−Ｅ’断面では、第１４工程において、第２ポリシリコン膜２９は、ＳＴＩ８と同等の高さで構成される。
【０１３１】
図４８は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１５工程の状態を例示する図である。図４８の（ａ）は、第１５工程の材料を上方から見たときの状態を例示する平面図である。図４８の（ｂ）は、第１５工程における材料の、Ａ−Ａ’断面を例示する断面図である。図４８の（ｃ）は、第１５工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図４８の（ｄ）は、第１５工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図４８の（ｅ）は、第１５工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図４８の（ｆ）は、第１５工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図４８の（ｇ）は、第１５工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１３２】
図４８の（ａ）に示されているように、第１５工程において、フォトレジスト３７を塗布し、マスクを用いたパターニングを行い、ＳＴＩ８と窒化膜３３とで囲まれた領域の半分を覆うようなフォトレジスト３７を形成する。そして、ドライエッチング法、または、フッ酸などによるウェットエッチング法により、露出している酸化膜３６を除去する。
【０１３３】
図４８の（ｂ）に示されているように、Ａ−Ａ’断面では、第１５工程において、第１ポリシリコン膜２７の表面を覆っていた酸化膜３６が除去される。また、図４８の（ｃ）、（ｄ）に示されているように、Ｂ−Ｂ’断面およびＣ−Ｃ’断面では、第１５工程において、窒化膜３３の間の開口部分と、窒化膜３３の表面とを覆うフォトレジスト３７が形成される。図４８の（ｅ）〜（ｇ）に示されているように、Ｄ−Ｄ’断面、Ｅ−Ｅ’断面およびＦ−Ｆ’断面では、第１５工程において、材料の半分を覆うようなフォトレジスト３７が形成される。
【０１３４】
図４９は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１６工程の状態を例示する図である。図４９の（ａ）は、第１６工程の材料を上方から見たときの状態を例示する平面図である。図４９の（ｂ）は、第１６工程における材料の、Ａ−Ａ’断面を例示する断面図である。図４９の（ｃ）は、第１６工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図４９の（ｄ）は、第１６工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図４９の（ｅ）は、第１６工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図４９の（ｆ）は、第１６工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図４９の（ｇ）は、第１６工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１３５】
図４９の（ａ）に示されているように、第１６工程において、フォトレジスト３７を除去した後、窒化膜３３の間に酸化膜３９が形成される。図４９の（ｂ）〜（ｇ）に示されているように、第１６工程において、ＣＶＤ法などにより、１００〜１５０ｎｍ程度の膜厚の第３ポリシリコン膜３８を全面に堆積する。なお、第３ポリシリコン膜３８は、リンやヒ素のｎ型不純物がドープされたドープドポリシリコンを用いてもよい。また第３ポリシリコン膜３８を形成した後に、リンやヒ素のｎ型不純物をイオン注入法により注入し形成されたものでも良い。
【０１３６】
第３ポリシリコン膜３８を形成した後、窒化膜３３の表面より、第３ポリシリコン膜３８の表面が下方に位置するように、第３ポリシリコン膜３８をエッチバックする。その後、熱酸化法などにより第３ポリシリコン膜３８の表面に１０〜１５０ｎｍ程度の膜厚の酸化膜３９を形成する。
【０１３７】
図５０は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１７工程の状態を例示する図である。図５０の（ａ）は、第１７工程の材料を上方から見たときの状態を例示する平面図である。図５０の（ｂ）は、第１７工程における材料の、Ａ−Ａ’断面を例示する断面図である。図５０の（ｃ）は、第１７工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図５０の（ｄ）は、第１７工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図５０の（ｅ）は、第１７工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図５０の（ｆ）は、第１７工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図５０の（ｇ）は、第１７工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１３８】
図５０の（ａ）に示されているように、第１７工程において、フォトレジスト４１を塗布し、マスクを用いたパターニングを行い、第１５工程でフォトレジスト３７で覆われていた部分を露出するように、フォトレジスト４１を形成する。その後、ドライエッチング法により、第３ポリシリコン膜３８の上の酸化膜３９を除去し、続けて第３ポリシリコン膜３８を除去する。
【０１３９】
図５０の（ｂ）に示されているように、第１７工程において、Ａ−Ａ’断面では、酸化膜３９の上にフォトレジスト４１が構成されている。図５０の（ｃ）、（ｄ）に示されているように、Ｂ−Ｂ’断面およびＣ−Ｃ’断面では、フォトレジスト４１で覆われていない酸化膜３９が除去された後、第３ポリシリコン膜３８が除去される。そのため、トップ絶縁膜２１−３の表面が露出する。
【０１４０】
図５０の（ｅ）〜（ｇ）に示されているように、第１７工程において、フォトレジスト４１は、Ｄ−Ｄ’断面、Ｅ−Ｅ’断面およびＦ−Ｆ’断面に対応する材料に約半分の領域をマスクしている。Ｄ−Ｄ’断面およびＥ−Ｅ’断面では、フォトレジスト４１に覆われていない酸化膜３９と第３ポリシリコン膜３８が除去される。
【０１４１】
図５１は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１８工程の状態を例示する図である。図５１の（ａ）は、第１８工程の材料を上方から見たときの状態を例示する平面図である。図５１の（ｂ）は、第１８工程における材料の、Ａ−Ａ’断面を例示する断面図である。図５１の（ｃ）は、第１８工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図５１の（ｄ）は、第１８工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図５１の（ｅ）は、第１８工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図５１の（ｆ）は、第１８工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図５１の（ｇ）は、第１８工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１４２】
図５１の（ａ）に示されているように、第１８工程において、フォトレジスト４１を剥離する。そして、フッ酸によるウェットエッチングを行い、第３ポリシリコン膜３８の上の酸化膜３９、および、露出している酸化膜３６（ボトム絶縁膜２１−１）を除去する。残留している第３ポリシリコン膜３８と第１ポリシリコン膜２７とは、一体化して第１ワードゲート１３として機能する。したがって、以降、それらを第１ワードゲート１３と記載する。
【０１４３】
図５１の（ｂ）に示されているように、Ａ−Ａ’断面では、第１８工程において、第３ポリシリコン膜３８（第１ワードゲート１３）の上の酸化膜３９が除去される。図５１の（ｃ）、（ｄ）に示されているように、第１８工程において、Ｂ−Ｂ’断面およびＣ−Ｃ’断面では、Ｐウェル１８の上の酸化膜（酸化膜３６、ボトム絶縁膜２１−１）が除去され、Ｐウェル１８の表面が露出する。
【０１４４】
図５１の（ｅ）、（ｆ）に示されているように、Ｄ−Ｄ’断面およびＥ−Ｅ’断面では、第１８工程において、第３ポリシリコン膜３８（第１ワードゲート１３）の上の酸化膜３９と、Ｐウェル１８の上の酸化膜（酸化膜３６、ボトム絶縁膜２１−１）が除去され、Ｐウェル１８の表面が露出する。
【０１４５】
図５２は、第２実施形態の不揮発性半導体記憶素子２を製造するための第１９工程の状態を例示する図である。図５２の（ａ）は、第１９工程の材料を上方から見たときの状態を例示する平面図である。図５２の（ｂ）は、第１９工程における材料の、Ａ−Ａ’断面を例示する断面図である。図５２の（ｃ）は、第１９工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図５２の（ｄ）は、第１９工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図５２の（ｅ）は、第１９工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図５２の（ｆ）は、第１９工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図５２の（ｇ）は、第１９工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１４６】
図５２の（ａ）〜（ｆ）に示されているように、第１９工程において、窒化膜３３の間に、酸化膜４２を形成する。第１９工程では、熱酸化法などによりＰウェル１８の表面、第１ワードゲート１３の表面と側面、および、第１ポリシリコン膜２７の表面と側面を酸化させる。このとき、Ｐウェル１８には、３〜６ｎｍ程度の膜厚でフォトレジスト４１が形成され、第１ワードゲート１３と第１ポリシリコン膜２７の表面には、１０〜１５ｎｍ程度の膜厚でフォトレジスト４１が形成されることが好ましい。
【０１４７】
図５３は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２０工程の状態を例示する図である。図５３の（ａ）は、第２０工程の材料を上方から見たときの状態を例示する平面図である。図５３の（ｂ）は、第２０工程における材料の、Ａ−Ａ’断面を例示する断面図である。図５３の（ｃ）は、第２０工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図５３の（ｄ）は、第２０工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図５３の（ｅ）は、第２０工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図５３の（ｆ）は、第２０工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図５３の（ｇ）は、第２０工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１４８】
図５３の（ａ）〜（ｆ）に示されているように、第２０工程において、窒化膜３３の間の開口部分を第４ポリシリコン膜４３によって埋め込む。全面に第４ポリシリコン膜４３を２００〜３００ｎｍ程度の膜厚で形成した後、窒化膜３３の表面と同程度の高さまで研磨することで窒化膜３３の間の開口部分を第４ポリシリコン膜４３によって埋めても良い。
【０１４９】
図５４は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２１工程の状態を例示する図である。図５４の（ａ）は、第２１工程の材料を上方から見たときの状態を例示する平面図である。図５４の（ｂ）は、第２１工程における材料の、Ａ−Ａ’断面を例示する断面図である。図５４の（ｃ）は、第２１工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図５４の（ｄ）は、第２１工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図５４の（ｅ）は、第２１工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図５４の（ｆ）は、第２１工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図５４の（ｇ）は、第２１工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１５０】
図５４の（ａ）に示されているように、第２１工程において、フォトレジスト４４を塗布し、マスクを用いたパターニングを行い、第１ワードゲート１３に重なるようなフォトレジスト４４を形成する。そのフォトレジスト４４をマスクにして、ドライエッチング法により、第４ポリシリコン膜４３を除去する。
【０１５１】
図５５は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２２工程の状態を例示する図である。図５５の（ａ）は、第２２工程の材料を上方から見たときの状態を例示する平面図である。図５５の（ｂ）は、第２２工程における材料の、Ａ−Ａ’断面を例示する断面図である。図５５の（ｃ）は、第２２工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図５５の（ｄ）は、第２２工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図５５の（ｅ）は、第２２工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図５５の（ｆ）は、第２２工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図５５の（ｇ）は、第２２工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１５２】
図５５の（ａ）に示されているように、第２２工程において、フォトレジスト４４を剥離した後、第４ポリシリコン膜４３をエッチバックして、第１ポリシリコン膜２７の上の酸化膜３６を露出する。これによって、第４ポリシリコン膜４３をエッチバックし、第１ワードゲート１３の側方とＳＴＩ８との間の溝部分にポリシリコンが埋め込まれる。
【０１５３】
図５５の（ｂ）に示されているように、Ａ−Ａ’断面では、第２２工程において、第４ポリシリコン膜４３が除去され、酸化膜４２が露出する。また、図５５の（ｃ）に示されているように、Ｂ−Ｂ’断面では、第２２工程において、窒化膜３３の間に、第４ポリシリコン膜４３が埋め込まれる。図５５の（ｄ）に示されているように、Ｃ−Ｃ’断面では、第２２工程において、第１ポリシリコン膜２７の側方に第４ポリシリコン膜４３が埋め込まれる。
【０１５４】
図５５の（ｅ）に示されているように、Ｄ−Ｄ’断面では、第２２工程において、ＳＴＩ８と第１ワードゲート１３の側面の酸化膜４２との間に第４ポリシリコン膜４３が構成される。図５５の（ｆ）に示されているように、Ｅ−Ｅ’断面では、第２２工程において、第１ワードゲート１３の側面の酸化膜４２と第１ポリシリコン膜２７の側面の酸化膜３６との間に第４ポリシリコン膜４３が埋め込まれる。
【０１５５】
図５６は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２３工程の状態を例示する図である。図５６の（ａ）は、第２３工程の材料を上方から見たときの状態を例示する平面図である。図５６の（ｂ）は、第２３工程における材料の、Ａ−Ａ’断面を例示する断面図である。図５６の（ｃ）は、第２３工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図５６の（ｄ）は、第２３工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図５６の（ｅ）は、第２３工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図５６の（ｆ）は、第２３工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図５６の（ｇ）は、第２３工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１５６】
図５６の（ａ）に示されているように、第２３工程において、レジストを塗布し、マスクを用いたパターニングを行う。このとき、第１ポリシリコン膜２７の酸化膜３６を露出しつつ、酸化膜４２を覆うようなフォトレジスト４５を形成する。そして、フッ酸などによるウェットエッチング法により、第１ポリシリコン膜２７の上面の酸化膜３６を除去する。
【０１５７】
図５６の（ｂ）、（ｃ）に示されているように、Ａ−Ａ’断面では、第２３工程において、酸化膜４２の表面がフォトレジスト４５で覆われている。また、Ｂ−Ｂ’断面では、第４ポリシリコン膜４３の上面がフォトレジスト４５で覆われている。図５６の（ｄ）に示されているように、Ｃ−Ｃ’断面では、第２３工程において、第１ポリシリコン膜２７の上の酸化膜３６が除去される。そのため、第１ポリシリコン膜２７と第４ポリシリコン膜４３の表面が露出している。
【０１５８】
図５６の（ｅ）に示されているように、第２３工程において、フォトレジスト４５は、露出していた酸化膜４２の上面と側面と覆っている。Ｄ−Ｄ’断面において、このとき、フォトレジスト４５は、第４ポリシリコン膜４３の表面の一部をマスクするように構成される。図５６の（ｆ）に示されているように、第２３工程において、第１ポリシリコン膜２７の上に構成され、フォトレジスト４５で覆われていない酸化膜３６が除去される。これによって、第１ポリシリコン膜２７の表面が露出する。
【０１５９】
図５７は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２４工程の状態を例示する図である。図５７の（ａ）は、第２４工程の材料を上方から見たときの状態を例示する平面図である。図５７の（ｂ）は、第２４工程における材料の、Ａ−Ａ’断面を例示する断面図である。図５７の（ｃ）は、第２４工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図５７の（ｄ）は、第２４工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図５７の（ｅ）は、第２４工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図５７の（ｆ）は、第２４工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図５７の（ｇ）は、第２４工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１６０】
図５７の（ａ）に示されているように、第２４工程において、窒化膜３３の間に、酸化膜４７を構成する。図５７の（ｂ）〜（ｆ）に示されているように、第２４工程において、フォトレジスト４５を剥離した後、全面に第５ポリシリコン膜４６を１００〜１５０ｎｍ程度の厚さで形成する。第５ポリシリコン膜４６はリンやヒ素のｎ型不純物がドープされたドープドポリシリコンを用いてもよい。また第５ポリシリコン膜４６を形成した後に、リンやヒ素のｎ型不純物をイオン注入法により注入し形成されたものでも良い。
【０１６１】
その後、第５ポリシリコン膜４６の上にレジスト剤（図示されず）を塗布し、マスクを用いてパターニングを行い、レジストパターン（図示されず）を形成する。このレジストパターンをマスクに、第５ポリシリコン膜４６をドライエッチングによって除去する。そして、熱酸化法などにより第５ポリシリコン膜４６の表面に１０〜１５ｎｍ程度の酸化膜４７を形成する。
【０１６２】
図５７の（ｅ）、（ｆ）に示されているように、形成されるレジストパターンは、第２３工程で露出した第１ポリシリコン膜２７の表面と第４ポリシリコン膜４３の表面とに上の第５ポリシリコン膜４６を覆うように構成され、その第５ポリシリコン膜４６を保護することが好ましい。
【０１６３】
図５８は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２５工程の状態を例示する図である。図５８の（ａ）は、第２５工程の材料を上方から見たときの状態を例示する平面図である。図５８の（ｂ）は、第２５工程における材料の、Ａ−Ａ’断面を例示する断面図である。図５８の（ｃ）は、第２５工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図５８の（ｄ）は、第２５工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図５８の（ｅ）は、第２５工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図５８の（ｆ）は、第２５工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図５８の（ｇ）は、第２５工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１６４】
図５８の（ａ）に示されているように、第２５工程において、リン酸などによるウェットエッチングを行い、窒化膜３３を除去する。図５８の（ｂ）、（ｄ）に示されているように、第２５工程において、Ａ−Ａ’断面およびＣ−Ｃ’断面では、窒化膜３３が除去されることで、その窒化膜３３に覆われていた第１ポリシリコン膜２７の表面が露出する。また、図５８の（ｃ）に示されているように、Ｂ−Ｂ’断面では、窒化膜３３が除去されることで、その窒化膜３３に覆われていた電荷蓄積層２１が露出する。図５８の（ｇ）に示されているように、第２５工程において、Ｆ−Ｆ’断面では、窒化膜３３に覆われていた第１ポリシリコン膜２７と電荷蓄積層２１（トップ絶縁膜２１−３）が露出する。
【０１６５】
図５９は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２６工程の状態を例示する図である。図５９の（ａ）は、第２６工程の材料を上方から見たときの状態を例示する平面図である。図５９の（ｂ）は、第２６工程における材料の、Ａ−Ａ’断面を例示する断面図である。図５９の（ｃ）は、第２６工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図５９の（ｄ）は、第２６工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図５９の（ｅ）は、第２６工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図５９の（ｆ）は、第２６工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図５９の（ｇ）は、第２６工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１６６】
図５９の（ａ）に示されているように、第２６工程において、露出している第１ポリシリコン膜２７と、酸化膜４７とを除去する。
【０１６７】
図５９の（ｂ）、（ｄ）に示されているように、Ａ−Ａ’断面およびＣ−Ｃ’断面では、第５ポリシリコン膜４６の上に形成された酸化膜４７をマスクに、露出している第１ポリシリコン膜２７を選択的にドライエッチングによって除去する。また、図５９の（ｂ）〜（ｄ）に示されているように、第２６工程において、第１ポリシリコン膜２７をエッチングによって除去した後に、ドライエッチングによって、電荷蓄積層２１の除去を行う。このとき、第５ポリシリコン膜４６の上の酸化膜４７も同時に除去される。
【０１６８】
図５９の（ｇ）に示されているように、第２６工程において、Ｆ−Ｆ’断面では、露出している第１ポリシリコン膜２７が除去される。第１ポリシリコン膜２７をエッチングによって除去した後に、ドライエッチングによって、電荷蓄積層２１の除去が行われる。また、図５９の（ｅ）、（ｆ）に示されているように、電荷蓄積層２１の除去を行うとき、第５ポリシリコン膜４６の上の酸化膜４７も同時に除去される。
【０１６９】
図６０は、第２実施形態の不揮発性半導体記憶素子２を製造するための第２７工程の状態を例示する図である。図６０の（ａ）は、第２７工程の材料を上方から見たときの状態を例示する平面図である。図６０の（ｂ）は、第２７工程における材料の、Ａ−Ａ’断面を例示する断面図である。図６０の（ｃ）は、第２７工程における材料の、Ｂ−Ｂ’断面を例示する断面図である。図６０の（ｄ）は、第２７工程における材料の、Ｃ−Ｃ’断面を例示する断面図である。図６０の（ｅ）は、第２７工程における材料の、Ｄ−Ｄ’断面を例示する断面図である。図６０の（ｆ）は、第２７工程における材料の、Ｅ−Ｅ’断面を例示する断面図である。図６０の（ｇ）は、第２７工程における材料の、Ｆ−Ｆ’断面を例示する断面図である。
【０１７０】
図６０の（ａ）に示されているように、第２７工程において、第１ソース／ドレイン領域１１と、第２ソース／ドレイン領域１２と、サイドウォール１６と、サイドウォール１７を形成する。
【０１７１】
図６０の（ｂ）〜（ｄ）に示されているように、第２７工程において、形成されたゲート構造物をマスクに、ヒ素やリンのｎ型不純物を３ｅ１５／ｃｍ程度でＰウェル１８に注入してＬＤＤ構造部１９を形成する。続けて、１００ｎｍ程度の酸化膜を堆積し、その酸化膜のエッチバックすることにより、サイドウォール１６とサイドウォール１７を形成する。次に全面にヒ素やリンのｎ型不純物を５ｅ１５／ｃｍ程度で注入し、第１ソース／ドレイン領域１１と第２ソース／ドレイン領域１２を形成する。
【０１７２】
以降は、層間膜の形成、コンタクト、配線層の形成を行うことで、第１ソース／ドレイン領域１１または第２ソース／ドレイン領域１２に隣接する部分にのみトラップ層であるＯＮＯ膜が形成され、チャネル上に２つのゲート構造を有するメモリセルが完成する。
【０１７３】
［第３実施形態］
以下に、図面を参照して、本発明を実施するための第３の形態について説明を行う。図６１は、不揮発性半導体記憶素子２を有するメモリセルアレイ１ａの構成を例示する等価回路である。メモリセルアレイ１ａは、アレイ状に配置された複数の不揮発性半導体記憶素子２を含んでいる。また、本実施形態におけるメモリセルアレイ１ａは、第１ワード線３と、第２ワード線４と、ソース線５と、第１ビット線６と、第２ビット線７とを含んでいる。
【０１７４】
図６１に示されているように、メモリセルアレイ１ａの隣り合う二つのメモリセル（第１メモリセル２ａ、第２メモリセル２ｂ）は、ソース線５を共有している。第１メモリセル２ａのドレインは、第１ビット線６に接続され、第２メモリセル２ｂのドレインは、第２ビット線７に接続されている。第１メモリセル２ａに書き込みを行うときは、第２ビット線７に所定の電圧を印加して第２メモリセル２ｂに対する書き込みが行われないようにする。また、第２メモリセル２ｂに書き込みを行うときは、第２ビット線７に所定の電圧を印加して第１メモリセル２ａに対する書き込みが行われないようにする。
【０１７５】
図６２は、不揮発性半導体記憶素子２に書き込みを行うときの動作を例示するテーブルである。図６２は、第１メモリセル２ａに対して、情報を書き込むときの動作を例示している。第１記憶領域２−１または第２記憶領域２−２に情報を書き込むとき、ソース線５を０Ｖとし、第１ビット線６に５Ｖの電圧を印加する。そして、第１ワード線３または第２ワード線４のどちらかに書き込み用の電圧として６Ｖを印加し、他方を０Ｖとすることで、第１記憶領域２−１または第２記憶領域２−２に対する書き込みを実行する。同様に、第３記憶領域２−３または第４記憶領域２−４に情報を書き込むとき、第１ビット線６を０Ｖとし、ソース線５に５Ｖの電圧を印加する。そして、第１ワード線３または第２ワード線４のどちらかに書き込み用の電圧として６Ｖを印加し、他方を０Ｖにすることで、第３記憶領域２−３または第４記憶領域２−４に対する書き込みを実行する。
【０１７６】
図６３は、不揮発性半導体記憶素子２の情報を消去するときの動作を例示するテーブルである。図６３に示されているように、不揮発性半導体記憶素子２の情報を消去する場合、第１ワード線３と第２ワード線４とに、−３Ｖを印加し、ソース線５と第１ビット線６（または第２ビット線７）に５Ｖを印加する。
【０１７７】
図６４は、不揮発性半導体記憶素子２に書き込まれた情報を読み出すときの動作を例示するテーブルである。図６４に示されているように、第１記憶領域２−１または第２記憶領域２−２の情報を読み出すとき、第１ビット線６を０Ｖとし、ソース線５に１.２Ｖの電圧を印加する。そして、第１ワード線３または第２ワード線４のどちらかに読み出し用の電圧として１.５Ｖを印加し、他方をハイインピーダンスにすることで、第１記憶領域２−１または第２記憶領域２−２に保持された情報の読み出しを実行する。同様に、第３記憶領域２−３または第４記憶領域２−４の情報を読み出すとき、ソース線５を０Ｖとし、第１ビット線６に１.２Ｖの電圧を印加する。そして、第１ワード線３または第２ワード線４のどちらかに読み出し用の電圧として１.５Ｖを印加し、他方をハイインピーダンスにすることで、第３記憶領域２−３または第４記憶領域２−４に保持された情報の読み出しを実行する。
【０１７８】
図６５は、メモリセルアレイ１ａを有する記憶回路４８の構成を例示するブロック図である。第１コンタクト５１は、単独の記憶装置として構成されても良いし、システムＬＳＩなど集積回路の一部として構成されてもよい。
【０１７９】
書き込みを行う場合、書き込みモード信号が動作モード制御回路に入力される。動作モード制御回路は、書き込みモード信号に応答して、書き込み電圧を生成する信号を駆動電圧生成回路に入力する。駆動電圧生成回路は、書き込み、消去、読み出しの各動作に対応する電圧を生成する回路である。この場合、駆動電圧生成回路は、ワード線に供給する書き込み電圧（以下、ワード線書込電圧と呼ぶ）と、ビット線に供給する書き込み電圧（以下、ビット線書込電圧と呼ぶ）と、ソース線に供給する書込み電圧（以下、ソース線書込み電圧と呼ぶ）を生成する。生成されたワード線書込電圧は、Ｘデコーダに入力される。また、生成されたビット線書込電圧は、書き込み回路に入力される。
【０１８０】
入出力バッファを介して入力された書き込みデータが書き込み回路に入力され、ビット線書込電圧を第１Ｙセレクタと第２Ｙセレクタに出力する。アドレス信号がアドレスバッファに入力され、アドレスデータがＸデコーダ、Ｙデコーダに入力される。Ｘデコーダで所望のワード線を選択し、選択されたワード線にワード線書込電圧が印加される。また、Ｙデコーダを介して所望のＹセレクタ（第１Ｙセレクタまたは第２Ｙセレクタ）およびビット線を選択し、書き込み回路から出力されるビット線書込電圧が印加される。このとき、ソース線書込み電圧は、ソースドライバを介した選択回路により決定する。このような動作によって書き込みが行われる。
【０１８１】
消去を行う場合、消去モード信号が動作モード制御回路に入力される。動作モード制御回路は、消去モード信号に応答して、消去電圧を生成する信号を駆動電圧生成回路に入力する。駆動電圧生成回路は、ワード線に供給する消去電圧（以下、ワード線消去電圧と呼ぶ）と、ビット線に供給する消去電圧（以下、ビット線消去電圧と呼ぶ）と、ソース線に供給する消去電圧（以下、ソース線消去電圧と呼ぶ）を生成する。
【０１８２】
生成されたワード線消去電圧は、Ｘデコーダに入力される。また、ビット線消去電圧、ソース線消去電圧は、ソースドライバに入力される。選択回路により、第１Ｙセレクタ側（ビット線）、または、第２Ｙセレクタ側（ソース線）を選択し、消去電圧が印加される。選択回路は、第１Ｙセレクタと第２Ｙセレクタの両方を選択することも可能である。
【０１８３】
読み出し動作を行う場合、読み出しモード信号が動作モード制御回路に入力される。動作モード制御回路は、読み出しモード信号に応答して、読み出し電圧を生成する信号を駆動電圧生成回路に入力する。駆動電圧生成回路は、ワード線に供給する読み出し電圧（以下、ワード線読み出し電圧と呼ぶ）と、ビット線に供給する読み出し電圧（以下、ビット線読み出し電圧と呼ぶ）と、ソース線に供給する読み出し電圧（以下、ソース線読み出し電圧と呼ぶ）を生成する。
【０１８４】
生成されたワード線読み出し電圧は、Ｘデコーダに入力される。また生成されたビット線読み出し電圧は、書き込み回路へ入力される。アドレス信号がアドレスバッファに入力され、アドレスデータがＸデコーダ、Ｙデコーダに入力される。Ｘデコーダで所望のワード線を選択し、ワード線読み出し電圧が印加される。まあ、Ｙデコーダを介して所望のＹセレクタ（第１Ｙセレクタまたは第２Ｙセレクタ）およびビット線を選択し、書込み回路から出力されるビット線読み出し電圧が印加される。ソース電圧は、ソースドライバを介した選択回路により決定する。このような動作によって読み出された読み出しデータは、Ｙセレクタ、センスアンプを介してデータラッチ回路でラッチされる。
【０１８５】
以下に、上述の動作を実現するための配線レイアウトについて説明を行う。図６６は、メモリセルアレイ１ａに設けられた配線レイアウトの構成を例示する平面図である。図６６には、本実施形態の配線レイアウトの構成に対する理解を容易にするために、半導体素子を省略し、コンタクトとメタル配線とを模擬的に示している。
【０１８６】
図６６を参照すると、メモリセルアレイ１ａは、第１コンタクト５１と、第２コンタクト５２、第３コンタクト５３と、第４コンタクト５４とを含んでいる。第１コンタクト５１は、第１ワード線３と不揮発性半導体記憶素子２とを接続している。第２コンタクト５２は、第２ワード線４と不揮発性半導体記憶素子２とを接続している。第３コンタクト５３は、第１ビット線６と不揮発性半導体記憶素子２とを接続している。第４コンタクト５４は、第２ビット線７と不揮発性半導体記憶素子２とを接続している。また、図６６には示されていないが、メモリセルアレイ１ａは、第１ソース／ドレイン領域１１に接続するスリット状のコンタクトを備えている。そのスリット状のコンタクトはソース線５として作用する。第１コンタクト５１、第２コンタクト５２、第３コンタクト５３、第４コンタクト５４およびソース線５は、タングステンなどで構成されることが好ましい。また、第１ワード線３、第２ワード線４、第１ビット線６及び第２ビット線７は、アルミ配線であることが好ましい。
【０１８７】
図６７は、メモリセルアレイ１ａの断面の構成を例示する断面図である。図６７は、メモリセルアレイ１ａを、図６６における線分Ｇ−Ｇ’で切った断面の構成を例示している。図６７に示されているように、第１ワード線３は、第１配線層５５に設けられている。第１ワード線３は、第１コンタクト５１を介して不揮発性半導体記憶素子２の第２ワードゲート１４に接続されている。また、第２ワード線４は、第２配線層５６に設けられている。第２ワード線４は、第２コンタクト５２を介して不揮発性半導体記憶素子２の第１ワードゲート１３に接続されている。第１ビット線６は、第３配線層５７に設けられ、第２ビット線７は、第４配線層５８に設けられている。
【０１８８】
図６８は、メモリセルアレイ１ａの断面の構成を例示する断面図である。図６８は、メモリセルアレイ１ａを、図６６における線分Ｈ−Ｈ’で切った断面の構成を例示している。図６８に示されているように、第１ワード線３の下層には、ソース線５が設けられている。また、そのソース線５を挟んで二つの不揮発性半導体記憶素子２（第１メモリセル２ａ、第２メモリセル２ｂ）が構成されている。第１メモリセル２ａ側の第２ソース／ドレイン領域１２は、第３コンタクト５３を介して第１ビット線６に接続されている。また、第２メモリセル２ｂ側の第２ソース／ドレイン領域１２は、第４コンタクト５４を介して第２ビット線７に接続されている。
【０１８９】
図６９〜図７４は、下地層および各配線層の構成を例示する平面図である。図６９は、複数の不揮発性半導体記憶素子２が配置される下地層を上から見た時の構成を例示する平面図である。なお、図６９には、本実施形態に対する理解を容易にするために、サイドウォール１６とサイドウォール１７とを省略した不揮発性半導体記憶素子２を記載している。図６９に示されているように、Ｘ軸方向に配置される複数の不揮発性半導体記憶素子２は、ＳＴＩ８の間に構成されている。ソースを供給して隣り合う不揮発性半導体記憶素子２（第１メモリセル２ａ、第２メモリセル２ｂ）は、それぞれ第１ワードゲート１３と第２ワードゲート１４とを備えている。また、不揮発性半導体記憶素子２の第１ワードゲート１３は、一方のＳＴＩ８を介して隣り合う素子と共有化されている。同様に、不揮発性半導体記憶素子２の第２ワードゲート１４は、他方のＳＴＩ８を介して隣り合う素子と共有化されている。
【０１９０】
図７０は、下地層にコンタクトを形成したときの状態を上から見た構成を例示する平面図である。図７０に示されているように、第１メモリセル２ａは、第１コンタクト５１、第２コンタクト５２、第３コンタクト５３およびソース線５に対応して構成されている。第２メモリセル２ｂは、第１コンタクト５１、第２コンタクト５２、第４コンタクト５４およびソース線５に対応して構成されている。
【０１９１】
図７１は、下地層と、第１配線層５５に形成される第１ワード線３とを示す平面図である。図７１に示されているように、第１ワード線３は、第１メモリセル２ａの第１ワードゲート１３に第１コンタクト５１を介して接続されている。また、その同じ第１ワード線３は、第２メモリセル２ｂの第２ワードゲート１４に第１コンタクト５１を介して接続されている。
【０１９２】
図７２は、下地層と、第２配線層５６に形成される第２ワード線４とを示す平面図である。図７２は、本実施形態の理解を容易にするために、第１配線層５５の記載を省略している。図７２に示されているように、第２ワード線４は、第１メモリセル２ａの第２ワードゲート１４に第２コンタクト５２を介して接続されている。また、その同じ第２ワード線４は、第２メモリセル２ｂの第１ワードゲート１３に第２コンタクト５２を介して接続されている。
【０１９３】
図７３は、下地層と、第３配線層５７に形成される第１ビット線６とを示す平面図である。図７３は、本実施形態の理解を容易にするために、第１配線層５５、第２配線層５６の記載を省略している。図７３に示されているように、第１ビット線６は、第３コンタクト５３を介して、第１メモリセル２ａ側の第２ソース／ドレイン領域１２に接続されている。ここにおいて、第１ビット線６は、第２メモリセル２ｂ側の第２ソース／ドレイン領域１２に接続することなく構成されている。
【０１９４】
図７４は、下地層と、第４配線層５８に形成される第２ビット線７とを示す平面図である。図７４は、本実施形態の理解を容易にするために、第１配線層５５、第２配線層５６および第３配線層５７の記載を省略している。図７４に示されているように、第２ビット線７は、第４コンタクト５４を介して、第２メモリセル２ｂ側の第２ソース／ドレイン領域１２に接続されている。ここにおいて、第２ビット線７は、第１メモリセル２ａ側の第２ソース／ドレイン領域１２に接続することなく構成されている。
【符号の説明】
【０１９５】
１…半導体装置
１ａ…メモリセルアレイ
２…不揮発性半導体記憶素子
２ａ…第１メモリセル
２ｂ…第２メモリセル
２−１…第１記憶領域
２−２…第２記憶領域
２−３…第３記憶領域
２−４…第４記憶領域
３…第１ワード線
４…第２ワード線
５…ソース線
６…第１ビット線
７…第２ビット線
８…ＳＴＩ
９…半導体基板
１１…第１ソース／ドレイン領域
１２…第２ソース／ドレイン領域
１３…第１ワードゲート
１４…第２ワードゲート
１５…絶縁膜
１６…サイドウォール
１７…サイドウォール
１８…Ｐウェル
１９…ＬＤＤ構造部
２１…電荷蓄積層
２１−１…ボトム絶縁膜
２１−２…電荷トラップ膜
２１−３…トップ絶縁膜
２２…窒化膜
２３…窒化膜
２３ａ…窒化膜サイドウォール
２４…開口部
２５…酸化膜サイドウォール
２６…酸化膜
２７…第１ポリシリコン膜
２８…酸化膜
２９…第２ポリシリコン膜
３１…酸化膜
３２…酸化膜
３３…窒化膜
３４…酸化膜
３５…酸化膜サイドウォール
３６…酸化膜
３７…フォトレジスト
３８…第３ポリシリコン膜
３９…酸化膜
４１…フォトレジスト
４２…酸化膜
４３…第４ポリシリコン膜
４４…フォトレジスト
４５…フォトレジスト
４６…第５ポリシリコン膜
４７…酸化膜
４８…記憶回路
５１…第１コンタクト
５２…第２コンタクト
５３…第３コンタクト
５４…第４コンタクト
５５…第１配線層
５６…第２配線層
５７…第３配線層
５８…第４配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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