(57)【要約】      （修正有）【課題】高速無線通信における直交変復調に関し、変調器または復調器に用いられるDACまたはADCにおいてIデータクロックとQデータクロックとの位相ずれを検出して位相を合わせる。【解決手段】I-DACおよびQ-DACから出力されるIデータクロック６２１およびQデータクロック６３１を受けて位相比較を行う。また、Q-DAC６３０に対してデータクロックDELAY信号を出力する機能を有する位相比較器を設ける。位相を合わせるにあたり、IデータクロックとQデータクロックとをXORで比較し、その結果をデータクロックとは非同期の別の位相クロックでサンプリングし、サンプリング値が０である回数、１である回数を夫々カウントして、それらのカウント値からデータクロックの位相ずれを判断する。さらにDAC内またはFPGA内に装備される遅延器６８０を設け、データクロック遅延機能を使って９０度ずれと２７０度ずれを判別する。【選択図】図６
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【特許請求の範囲】
【請求項１】
直交変調または直交復調に用いられるIデータ信号またはQデータ信号を処理するにあたって、サンプリングクロックを基準として得られるIデータクロックとQデータクロックとの位相ずれを検出する方法であって、
IデータクロックとQデータクロックとを入力として受け取るステップと、
IデータクロックとQデータクロックとについて排他的論理和（XOR）をとるステップと、
Iデータクロックと非同期であってかつQデータクロックとも非同期であるような位相サンプルクロックを用いて、排他的論理和（XOR）をとった結果をラッチするステップと、
所定の期間内において、０としてカウントされる第１の数をカウントするステップと、
所定の期間内において、１としてカウントされる第２の数をカウントするステップと、
カウントされた第１の数と、カウントされた第２の数とを比較することによって、IデータクロックとQデータクロックとの間に生じていると予想される位相のずれを、位相判断基準に基づいて判断するステップと、
位相判断基準に基づいた判断によって、IデータクロックとQデータクロックとの位相ずれを検出するステップと
を有する
前記方法。
【請求項２】
直交変調または直交復調に用いられるIデータ信号またはQデータ信号を処理するにあたって、サンプリングクロックを基準として得られるIデータクロックとQデータクロックとの位相ずれを検出する方法であって、
IデータクロックとQデータクロックとを入力として受け取るステップと、
Iデータクロックと非同期であってかつQデータクロックとも非同期であるような位相サンプルクロックを用いて、IデータクロックとQデータクロックとについてラッチするステップと、
IデータクロックとQデータクロックとについて排他的論理和（XOR）をとるステップと、
所定の期間内において、０としてカウントされる第１の数をカウントするステップと、
所定の期間内において、１としてカウントされる第２の数をカウントするステップと、
カウントされた第１の数と、カウントされた第２の数とを比較することによって、IデータクロックとQデータクロックとの間に生じていると予想される位相のずれを、位相判断基準に基づいて判断するステップと、
位相判断基準に基づいた判断によって、IデータクロックとQデータクロックとの位相ずれを検出するステップと
を有する
前記方法。
【請求項３】
請求項１または２に記載のIデータクロックとQデータクロックとの位相ずれを検出する方法を用いて、IデータクロックとQデータクロックとの位相ずれを修正する方法であって、
IデータクロックまたはQデータクロックのどちらかを遅延させるステップと、
を有する
前記方法。
【請求項４】
請求項１〜３の何れかに記載のIデータクロックとQデータクロックとの位相ずれを検出する方法を用いて、IデータクロックとQデータクロックとの位相ずれを区別する方法であって、
IデータクロックまたはQデータクロックのどちらかを相対的に遅延させる前記ステップを実行しない場合の、第１の数、第２の数をカウントするステップと、
IデータクロックまたはQデータクロックのどちらかを相対的に遅延させる前記ステップを実行した場合の、第３の数、第４の数をカウントするステップと、
第１の数、第２の数、第３の数、および、第４の数、の比較によって、IデータクロックとQデータクロックとの位相が９０度ずれている場合と、IデータクロックとQデータクロックとの位相が２７０度ずれている場合とを区別して、判断するステップと
を有する
前記方法。
【請求項５】
請求項１〜４の何れかに記載の方法において、位相サンプルクロックは、IデータクロックとQデータクロックとの基準となっているサンプリングクロックを分周（プリスケーリング）して生成されたものである、
前記方法。
【請求項６】
請求項１〜５の何れかに記載の方法において、さらに、
前記位相判断基準を変更するステップを有する、
前記方法。
【請求項７】
請求項１〜６の何れかに記載の方法において、さらに、
IデータクロックをIデジタルアナログ変換器（DAC）に入力して、アナログ変調信号Iを得るステップと、
QデータクロックをQデジタルアナログ変換器（DAC）に入力して、アナログ変調信号Qを得るステップと、
アナログ変調信号Iに、搬送波を乗じるステップと、
アナログ変調信号Qには、アナログ変調信号Iに乗じたものとは９０度ずれた搬送波を乗じるステップと、
を有する、
直交変調の方法。
【請求項８】
直交変調または直交復調に用いられるIデータ信号またはQデータ信号を処理するにあたって、サンプリングクロックを基準として得られるIデータクロックとQデータクロックとの位相を比較する装置（６１０）であって、
IデータクロックとQデータクロックとを入力として受け取り、IデータクロックとQデータクロックとについて排他的論理和（XOR）をとるXOR回路と、
XOR回路に接続され、Iデータクロックと非同期であってかつQデータクロックとも非同期であるような位相サンプルクロックを用いて、排他的論理和（XOR）をとった結果をラッチする、ラッチ回路と、
ラッチ回路に接続され、０としてカウントされる第１の数をカウントする、第１のカウンタ回路と、
ラッチ回路に接続され、１としてカウントされる第２の数をカウントする、第２のカウンタ回路と、
第１のカウンタ回路および第２のカウンタ回路に接続され、カウントされた第１の数と、カウントされた第２の数とを比較することによって、IデータクロックとQデータクロックとの間に生じていると予想される位相のずれを、位相判断基準に基づいて判断する位相判断器（６１６）と、
を有する
前記装置（６１０）。
【請求項９】
直交変調または直交復調に用いられるIデータ信号またはQデータ信号を処理するにあたって、サンプリングクロックを基準として得られるIデータクロックとQデータクロックとの位相を比較する装置（９１０）であって、
IデータクロックとQデータクロックとを入力として受け取り、Iデータクロックと非同期であってかつQデータクロックとも非同期であるような位相サンプルクロックを用いて、ラッチする、複数のラッチ回路と、
複数のラッチ回路に接続され、IデータクロックとQデータクロックとについて排他的論理和（XOR）をとるXOR回路と、
XOR回路に接続され、０としてカウントされる第１の数をカウントする、第１のカウンタ回路と、
XOR回路に接続され、１としてカウントされる第２の数をカウントする、第２のカウンタ回路と、
第１のカウンタ回路および第２のカウンタ回路に接続され、カウントされた第１の数と、カウントされた第２の数とを比較することによって、IデータクロックとQデータクロックとの間に生じていると予想される位相のずれを、位相判断基準に基づいて判断する位相判断器（９１６）と、
を有する
前記装置（９１０）。
【請求項１０】
請求項８または請求項９に記載の装置（６１０，９１０）を有し、さらに、
これらの装置（６１０，９１０）に接続され、これらの装置による位相判断に応じて、データクロックを遅延させるかどうかについてオンオフの切替を可能にする、遅延器（６８０，１０１０，１０１１）を有する
直交変調器（１０）または直交復調器（２０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速無線通信における直交変復調に関し、特に、変調器または復調器に用いられるDACまたはADCにおいてIデータクロックとQデータクロックとの位相ずれを検出して位相を合わせること、に関する。
【背景技術】
【０００２】
変調は、情報を伝送するにあたり、情報および伝送媒体の性質に応じて情報を最適な電気信号に変換する操作の方式である。復調は、変調信号が伝送されてきたとき、それからもとの信号波を復元することである。無線通信における情報の伝送では、送信側において送信すべきデータが変調されて出力され、電波として伝送され、受信側において入力として受信されたデータが復調される。
【０００３】
直交変調器(Quadrature modulator)では、送信すべきデータを変換テーブルでI,Qの信号に変換し、I-DAC（DAC：ディジタルアナログ変換器）およびQ-DACにそれぞれ入力する。I-DACおよびQ-DACから出力されたアナログ変調信号Iおよびアナログ変調信号Qは、それぞれ位相が９０度ずれた搬送波と乗じられたのちに、合成されて、変調された出力となる。直交の技術的な意義は、２つに分けた元の信号のそれぞれにsin波とcos波を乗することで互いに相関の無い信号を作り、この２波を加えて送信する信号とするものである。
【０００４】
この点、I-DACおよびQ-DACから出力されるアナログ変調信号Iおよびアナログ変調信号Qは、お互いに正確に同期していなければならない。このような同期を実現するためには、I-DACおよびQ-DACに入力されるサンプリングクロックを基準にして、I-DACとQ-DACから生成されるIデータクロックとQデータクロックとの位相が合っていることが求められる。
【０００５】
非特許文献１においては、I-DACのデータクロックとQ-DACのデータクロックとの位相を合わせるために、I-DACとQ-DACに対して同時にリセットをかけている。しかし、高い周波数のサンプリングクロックに同期させてリセットをかけなければならず、簡単ではない。リセットによってきちんとデータクロックが同相になっているかどうかをチェックしなければならない。
【０００６】
非特許文献２においては、DACにリセット入力を用意しないため、データクロックの位相ずれを検出して、データを送り込む側で送る順番を変更する必要がある。
【０００７】
非特許文献３においては、I-DACのデータクロックとQ-DACのデータクロックとのXOR（排他的論理和）をとり、XOR値が１であるときI-DACに入力されるサンプリングクロックを一瞬止める方法(Clock Swallowing)が採用されている。しかし、サンプリングクロックに直接にロジックを挿入するため、I-DACとQ-DACへ到達するサンプリングクロックにスキューが生じる。さらに、ロジック（能動素子）がはいるので、ジッタも増加する。
【０００８】
非特許文献３においては、サンプリングクロックを生成するPLL（位相同期回路：Phase-lockedloop）にデータクロックのフィードバックをかけて位相を合わせる方法を紹介している。しかし、PLLにはVCO（電圧制御発振器：Voltage Controlled Oscillator）が用いられるが、周波数安定性に難がある。また、I-DACとQ-DACとで別々のPLLを用いるため、周波数ずれ、スキューが大きくなり易い。
【０００９】
非特許文献３においては、さらに、XilinxFPGAのデジタルクロックマネージャ（DCM）の位相ずらし機能を使い、片方のデータクロックを徐々に遅らせながら比較する方法を紹介している。しかし、DCMの位相制御可能最大周波数は最新のVirtex-５スピードグレード３でも４００MHｚであり、使うことができる周波数が低い。
【００１０】
非特許文献４においては、デジタル位相同期回路（DPLL）に用いられる位相比較器について紹介しているが、XOR出力に対しM倍のオーバーサンプリングを行う。MはDPLLがロックするための、条件のひとつであり、Mは1以上でなるべく大きくなければならない（クロックに比べて高速なサンプリングが必要となる）。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】National Semiconductor, “A 6Gs/s, 8-bitData Acquisition Channel Using National Ultra-High-Speed ADCs,” ApplicationNote.
【非特許文献２】Maxim, “12-Bit 4.0Gsps High-DynamicPerformance Wideband DAC,” Data Sheet.
【非特許文献３】Maxim, “Synchronizing Multiple High-SpeedMultiplexed DACs for Transmit Applications,”Application Note.
【非特許文献４】Texas Instruments, “Digital Phase-LockedLoop Design Using SN54/74LS297,” Application note, SDLA005B, March 1997.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、変調器または復調器に用いられるDACまたはADCにおいてIデータクロックとQデータクロックとの位相ずれを検出して位相を合わせることにある。
【課題を解決するための手段】
【００１３】
直交変調または直交復調に用いられるIデータ信号またはQデータ信号を処理するにあたって、サンプリングクロックを基準として得られるIデータクロックとQデータクロックとの位相ずれを検出する方法では、IデータクロックとQデータクロックとを入力として受け取るステップと、IデータクロックとQデータクロックとについて排他的論理和（XOR）をとるステップと、Iデータクロックと非同期であってかつQデータクロックとも非同期であるような位相サンプルクロックを用いて、排他的論理和（XOR）をとった結果をラッチするステップと、所定の期間内において、０としてカウントされる第１の数をカウントするステップと、所定の期間内において、１としてカウントされる第２の数をカウントするステップと、カウントされた第１の数と、カウントされた第２の数とを比較することによって、IデータクロックとQデータクロックとの間に生じていると予想される位相のずれを、位相判断基準に基づいて判断するステップと、位相判断基準に基づいた判断によって、IデータクロックとQデータクロックとの位相ずれを検出するステップとによって実現される。
【発明の効果】
【００１４】
本発明に従えば、以下のような特徴が得られる。
（１）高速なサンプリングクロックに手を加える必要がない。
（２）高速なサンプリングクロックを観測する必要がない。
（３）高速なデータクロック（500MHz以上）に対応することができる。
（４）外付けロジックが不要となり、FPGA単体で実装することが可能になる。
（５）位相サンプルクロックはデータクロック周波数より低くてよい。
【図面の簡単な説明】
【００１５】
【図１】図１は、直交変調器の一般的な構成を示す図である。
【図２】図２は、直交復調器の一般的な構成を示す図である。
【図３】図３は、FPGAを用いて直交変換器に実装した例を示す全体図である。
【図４】図４は、FPGAとI-DACとの間の接続関係を示す図であり、図３の点線で囲った部分を詳細化して示す図である。
【図５】図５は、２GHｚサンプリングクロックとI-DACデータクロックを基準として、Q-DACデータクロックの位相のとりうる４つのケース（ケース１、ケース２、ケース３、ケース４）を示した模式図である。
【図６】図６は、本発明の全体構成を示す図である。
【図７】図７は、本発明の位相比較器の第１の実施形態である実装方法を示す図である。
【図８】図８は、Iデータクロックと、Qデータクロックと、それらに基づいたXOR波形を示す図である。
【図９】図９は、本発明の位相比較器の第２の実施形態である実装方法を示す図である。
【図１０】図１０は、DACに備わっているデータクロック出力を９０度遅らせる機能を使った本発明の構成を示す図である。
【図１１】図１１は、FPGAに備わっている遅延器を使用した本発明の構成を示す図である。
【発明を実施するための形態】
【００１６】
図１は、直交変調器の一般的な構成を示す図である。送信すべきデータが変調出力として直交復調器に出力される。
【００１７】
図２は、直交復調器の一般的な構成を示す図である。図１の直交変調器からの変調出力が、電波として伝送され、直交復調器において、入力として受信されたデータが復調される。
【００１８】
図１において、直交変調器１０は、送信データ１００を、変換テーブル１１０においてIの信号およびQの信号にそれぞれ変換して、I-DAC１２０およびQ-DAC１３０にそれぞれ入力する。I-DAC１２０から出力されたアナログ変調信号I１４０、およびQ-DAC１３０から出力されたアナログ変調信号Q１５０は、それぞれが、お互いに９０度位相がずれた状態の搬送波Fc１６０と乗じられた後に、１７０において合成されて、変調出力となる。
【００１９】
図２において、直交復調器２０は、受信データ２００から、お互いに９０度位相がずれた搬送波Fｃ２１０を除いて、I-ADC（ADC:アナログディジタル変換器）２２０およびQ-ADC２３０にそれぞれ入力される。I-ADC２２０からの出力とQ-ADC２３０からの出力は合成されて、復調出力となる。
【００２０】
以後の説明においては、図１の直交変調器について述べていくことにするが、本発明の技術的思想の同じ仕組みを図２の直交復調器にも適用することができる。
【００２１】
図３は、FPGAを用いて直交変換器に実装した例を示す全体図である。FPGA (FieldProgrammable Gate Array) とは、利用者が独自の論理回路を書き込むことの出来るゲートアレイの一種である。プログラマブルロジックデバイスの中で比較的大規模で、特に再書き換え可能であるものをこう呼ぶ場合が多い。図３は、図１の点線で囲った部分３０の構成に相当している。送信データ３００がFPGA３１０に入力される。FPGA３１０とI-DAC３２０とは、データクロック線３２１とデータバス線３２２とで接続されている。FPGA３１０とQ-DAC３３０とは、データクロック線３３１とデータバス線３３２とで接続されている。
【００２２】
I-DAC３２０から出力されるアナログ変調信号I３４０と、Q-DAC３３０から出力されるアナログ変調信号Q３５０とは、お互い正確に同期していなければならない。FPGA３１０は、I-DAC３２０およびQ-DAC３３０からデータクロック線３２１およびデータクロック線３３１を通じて、データクロックを受け取り、それを基準にして同期させたデータを、I-DAC３２０およびQ-DAC３３０に対して、データバス３２２およびデータバス３３２を通じて、送り込む。
【００２３】
いま、I-DAC３２０から出力されるアナログ変調信号I３４０と、Q-DAC３３０から出力されるアナログ変調信号Q３５０とを、２５６（複数のビットで表現できる）レベルとし、サンプリングレートを４Gsps（周波数２GHｚクロックの両エッジを使ってサンプル）と仮定すると、データバス３２２およびデータバス３３２は、８×４G＝３２Gbpsのデータ転送レートが必要となる。このような高い転送レートを実現するにあたっては、FPGA３１０とI-DAC３２０およびQ-DAC３３０との間にインターリーブされた並列バスを使うことにする。
【００２４】
図４は、FPGAとI-DACとの間の接続関係を示す図であり、図３の点線で囲った部分を詳細化して示す図である。データバスはA,B,C,Dの４バンクに分けられ、１バンクあたり、８ビットのデータが５００MHｚクロック（両エッジ）に同期して転送される。I-DAC３２０は、外部から供給される（または、I-DAC自身から供給されてもよい）２GHｚのサンプリングクロック３０１を、分周器（プリスケーラ）等により４分周して、５００MHｚデータクロックを生成する。FPGA３１０は、５００MHｚデータクロックの両エッジに同期させてデータを出力する。データクロックはサンプリングクロックを４分周して作るため、I-DAC３２０から出力されるデータクロックと、Q-DAC３３０（図３）とから出力されるデータクロックとの間で位相のずれが生じ得ることが問題となる。
【００２５】
図５は、２GHｚサンプリングクロックとI-DACデータクロックを基準として、Q-DACデータクロックの位相のとりうる４つのケース（ケース１、ケース２、ケース３、ケース４）を示した模式図である。ケース１はI-DACデータクロックに対してQ-DACデータクロックが同位相となる場合、ケース２は９０度遅れた場合、ケース３は１８０度遅れた場合、ケース４は２７０度遅れた場合である。このように、I-DAC３２０と、Q-DAC３３０とでは、各々が独立して分周を行なっているため、サンプリングクロックを基準としているといっても、どのタイミングを利用して分周を行なっているかについて、４通りの異なるパターンが生じている可能性がある。
【００２６】
図６は、本発明の全体構成を示す図である。本発明では、I-DAC６２０およびQ-DAC６３０から出力されるIデータクロック６２０およびQデータクロック６３０を受けて、位相比較を行う。また、データクロック遅延信号（データクロックDELAY）を出力する機能を有する位相比較器（PFD：Phase FrequencyDetector）６１０を設ける。
【００２７】
本発明においては、Iデータクロック６２１とQデータクロック６３１との位相を合わせるにあたり、Iデータクロック６２１とQデータクロック６３１とをXOR（排他的論理和）で比較し、その結果をデータクロックとは非同期の別の「位相サンプルクロック」でサンプリングし、サンプリングした値が０である回数、サンプリングした値が１である回数をそれぞれカウントして、それらのカウント値を基にしてデータクロックの位相ずれを判断する。
【００２８】
さらには、DAC内（またはFPGA内）に装備することができる遅延器６８０を設け、データクロック遅延機能を使って９０度遅れた場合（ケース２）と２７０度遅れた場合（ケース４）とを判別する。
【００２９】
図７は、本発明の位相比較器の第１の実施形態である実装方法を示す図である。図６の点線で囲った部分に相当しており、Iデータクロック６２１とQデータクロック６３１のXOR（排他的論理和）をとり、位相サンプルクロックによってラッチする。位相サンプルクロックは、データクロックと非同期であれば、任意の周波数であってよいが、通常はデータクロックよりも低い周波数を使うことになろう。ただし、位相サンプルクロックの周波数が遅くなればなるほど単位時間あたりのサンプリング数が少なくなってしまうので、それだけ長時間測定が必要となってくる。位相サンプルクロックは、この位相比較器６１０自身で供給してもよいし、外部において独立させたものから供給してもよい。「非同期」または「データクロックと非同期」という表現は、本発明の技術的思想の意義において重要であり、このような技術的意義において広く解釈されるべきである。
【００３０】
図８は、Iデータクロックと、Qデータクロックと、それらに基づいたXOR波形を示す図である。ラッチの出力は図７に示された２つのカウンタ、０-カウンタ(0-counter)と１-カウンタ(1-counter)とに入力される。ここで、０-カウンタはラッチ出力が０のときだけカウントアップする。同様に、１-カウンタはラッチ出力が１のときだけカウントアップする。一定時間測定をしたのち、これら２つのカウンタ値を参照することによって、IデータクロックとQデータクロックの位相ずれを、位相判断器６１６（図７）において判断することができる。
【００３１】
図８に示されている通り、ケース１の状態とケース３の状態とでは、XOR出力が０または１の固定値をとる。一方において、ケース２の状態とケース４の状態とでは、XOR出力がI-データクロックとQ-データクロックとの半分の周期で現れてくるので、これらをカウントすることができる。
【００３２】
ここに以上の関係を示すと、０-カウンタの値と１-カウンタの値との比較から、位相ずれが以下のようになるであろうと  容易に判断することができる。
０-カウンタ  ＞＞  １-カウンタ  であれば、位相のずれは、ほぼ０度である。
０-カウンタ  ＜＜  １-カウンタ  であれば、位相のずれは、ほぼ１８０度である。
０-カウンタ  ≒    １-カウンタ  であれば、位相のずれは、ほぼ９０度または２７０度である。これは「位相判断基準」の一例にすぎず、当業者であれば様々な態様を考えることができ、さらには柔軟に変更するなど、かかる位相判断基準に基づいた判断ができることであろう。
【００３３】
ここで、Iデータクロック６２１とQデータクロック６３１が位相比較器６１０に入力されて、XORまで到達する遅延時間は同じであることが望ましいが、差分が発生した場合には、静的タイミング解析結果とデータクロックの周波数から位相判断器６１０の判断基準を変更すればよい。
【００３４】
図９は、本発明の位相比較器の第２の実施形態である実装方法を示す図である。図６の点線で囲った部分に相当している。これは、XORの動作速度が１GHｚに満たない場合に有効な実装方法である。ラッチについては、FPGAがもっているSERDES用の高速なI/O付随のものを使うことができるのであれば、有効な実装方法となるであろう。ラッチの構成、XORの構成、これらの位置関係、接続関係・接続順序が、図７における構成とは異なっていることに注意されたい。
【００３５】
図１０は、DACに備わっているデータクロック出力を９０度遅らせる機能を使った本発明の構成を示す図である。ここでは、Q-DACに備わっているクロック遅延器１０１０を使用することによって、９０度の位相ずれと、２７０度の位相ずれとを区別する方法を示す。DACに対して、データクロックDELAY信号６１８を与えると、DACは９０度遅らせてデータクロックを出力する。もちろん、I-DACに備わっているように構成してもよいが、I-DAC Q-DACのどちらかを相対的に遅延させることについては、様々な方法が考えられるであろう。
【００３６】
ここに関係を示すと、データクロックDELAYをオフにしたときとオンにしたときのカウンタ値を測定することによって、ケース２（位相のずれが９０度）と、ケース４（位相のずれが２７０度）との区別ができる。
ケース２（位相のずれが９０度）である場合：
データクロックDELAYをオフにした場合に
０-カウンタ  ≒    １-カウンタ  であって、
データクロックDELAYをオンにした場合に
０-カウンタ  ＜＜  １-カウンタ  であれば、位相のずれは、ほぼ９０度である。
ケース４（位相のずれが２７０度）である場合：
データクロックDELAYをオフにした場合に
０-カウンタ  ≒    １-カウンタ  であって、
データクロックDELAYをオンにした場合に
０-カウンタ  ＞＞  １-カウンタ  であれば、位相のずれは、ほぼ２７０度である。
必要に応じて、カウントした値を一旦メモリに記憶しておく態様も考え得る。
【００３７】
図１１は、FPGAに備わっている遅延器を使用した本発明の構成を示す図である。Xilinx  Virtex-5に装備されている遅延器または遅延回路（IODELAY）は、７５psec単位で０から６４ステップの遅延を入れることができる（７５×０psec〜７５×６３psec）。いま、データクロックが５００MHzとすると、１/４位相をずらすためには、６ないし７ステップの遅延を入れればよいことになる。
【符号の説明】
【００３８】
１０，３０  直交変調器
２０  直交復調器
１００，３００  送信データ
１１０  変換テーブル
１２０，３２０，６２０  I-DAC
１３０，３３０，６３０  Q-DAC
１４０，３４０  アナログ変調信号I
１５０，３５０  アナログ変調信号Q
１６０，２１０  搬送波Fc
１７０  変調出力
２００  受信データ
２２０，６２０  I-ADC
２３０，６３０  Q-ADC
３０１  サンプリングクロック
３２１，６２１，９２１  Iデータクロック
３３１，６３１，９３１  Qデータクロック
３２２，３３２  データバス
３２３，３２４，３２５，３２６  A,B,C,Dの４バンクに分けられたデータバス
６１０，９１０  位相比較器
６１６，９１６  位相判断器
６１８，９１８  データクロックDELAY
６８０，１０１０、１０１１  遅延器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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