(57)【要約】【課題】レベルシフト回路を構成する素子数の削減を図る。【解決手段】レベルシフト回路１において、第２の電源ＶＣＣ、第３のトランジスタＰＭ３、及び第１の出力端子ＯＵＴＢと直列に接続する第１のスイッチＰＭ１と、第２の電源ＶＣＣ、第４のトランジスタＰＭ２、及び第２の出力端子ＯＵＴと直列に接続し、第１のスイッチＰＭ１と同一の通電状態となる第２のスイッチＰＭ２と、第１の出力端子ＯＵＴＢ及び第２の出力端子ＯＵＴの間に接続され、第１のスイッチＰＭ１及び第２のスイッチＰＭ２に対して排他的な通電状態となる第３のスイッチＮＭ１０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲートに入力信号が入力され、ソースが第１の電源に接続する第１のトランジスタと、
ゲートに前記入力信号が反転された信号が入力され、ソースが前記第１の電源に接続する第２のトランジスタと、
前記第１のトランジスタのドレインが接続する第１の出力端子と、
前記第２のトランジスタのドレインが接続する第２の出力端子と、
ゲートが前記第２のトランジスタのドレイン及び前記第２の出力端子と接続し、ソースが第２の電源と接続する第３のトランジスタと、
ゲートが前記第１のトランジスタのドレイン及び前記第１の出力端子と接続し、ソースが前記第２の電源と接続する第４のトランジスタと、
前記第２の電源、前記第３のトランジスタ、及び前記第１の出力端子と直列に接続する第１のスイッチと、
前記第２の電源、前記第４のトランジスタ、及び前記第２の出力端子と直列に接続し、前記第１のスイッチと同一の通電状態となる第２のスイッチと、
前記第１の出力端子及び前記第２の出力端子の間に接続され、前記第１のスイッチ及び前記第２のスイッチに対して排他的な通電状態となる第３のスイッチと、
を備えるレベルシフト回路。
【請求項２】
前記第１のスイッチ、前記第２のスイッチ、及び前記第３のスイッチは、同一の制御信号により制御される、
請求項１に記載のレベルシフト回路。
【請求項３】
前記第１のスイッチは、前記第３のトランジスタと前記第１の出力端子との間に接続され、
前記第２のスイッチは、前記第４のトランジスタと前記第２の出力端子との間に接続される、
請求項１又は２に記載のレベルシフト回路。
【請求項４】
前記入力信号と、前記第１〜第３のスイッチを制御する信号とが異なる、
請求項１〜３のいずれか１つに記載のレベルシフト回路。
【請求項５】
停止状態において、前記第１のトランジスタ又は前記第２のトランジスタの一方のみが通電状態となる、
請求項１〜４のいずれか１つに記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関する。
【背景技術】
【０００２】
近年、表示装置、記憶装置等の各種電子装置において、信号電圧サイズを異なる電圧範囲に切り換えるレベルシフト回路が利用されている。図２は、先行技術（特許文献１）に係るレベルシフト回路１０１の構成を示している。このレベルシフト回路１０１は、ＶＣＣの電源電圧とＶＳＳの接地電圧との間に、ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）であるＰＭ１０１、ＰＭ１０３、ＰＭ１１１と、ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）であるＮＭ１０１とがシリーズに接続されると共に、ＰＭＯＳであるＰＭ１０２、ＰＭ１０４、ＰＭ１１２と、ＮＭＯＳであるＮＭ１０２とがシリーズに接続されている。そして、前記ＰＭ１０１及び前記ＮＭ１０１のゲートにＩＮの電圧レベルの信号が入力され、前記ＰＭ１０２及び前記ＮＭ１０２のゲートにＩＮの電圧レベルの信号の反転信号ＩＮＢが入力され、前記ＰＭ１１１及び前記ＰＭ１１２のゲートにＴＥＳＴ信号が入力される。また、前記ＰＭ１０４のゲートと前記ＮＭ１０１のドレインとが接続されると共に、前記ＰＭ１０３のゲートと前記ＮＭ１０２のドレインとが接続され、前記ＮＭ１０２のドレインが出力端子ＯＵＴ、前記ＮＭ１０１のドレインが出力端子ＯＵＴＢとなる。そして、前記出力端子ＯＵＴと接地電圧ＶＳＳとの間に前記ＮＭ１１１が接続され、前記ＮＭ１１１のゲートにＴＥＳＴ信号が入力されている。
【０００３】
上記構成のレベルシフト回路１０１は、６Ｔｒ＋３Ｔｒ＝９Ｔｒ構成である。また、前記ＰＭ１０３及び前記ＰＭ１０４は、一般的に大きなＬ寸法（ゲート長）を有し抵抗として動作する。ＩＮ／ＩＮＢは低振幅入力信号、ＴＥＳＴは高振幅入力信号、ＯＵＴ／ＯＵＴＢは高振幅出力信号、ＶＣＣは高圧電源、ＶＳＳはグランドである。
【０００４】
前記レベル変換回路１０１は、信号の電圧レベルをＩＮの電圧レベルからＶＣＣの電圧レベルに変換する。ＴＥＳＴがロー（通常動作）の時、ＩＮがハイでＩＮＢがローの場合には、前記ＰＭ１０１、前記ＰＭ１０３、前記ＮＭ１０２、及び前記ＮＭ１１１がオフ、前記ＰＭ１０２、前記ＰＭ１０４、前記ＰＭ１１１、前記ＰＭ１１２、及び前記ＮＭ１０１がオンとなり、ＯＵＴがＶＣＣ（Ｖ）でＯＵＴＢがＶＳＳ（Ｖ）となる。一方、ＩＮがローでＩＮＢがハイの場合には、前記ＰＭ１０２、前記ＰＭ１０４、前記ＮＭ１０１、及び前記ＮＭ１１１がオフ、前記ＰＭ１０１、前記ＰＭ１０３、前記ＰＭ１１１、前記ＰＭ１１２、及び前記ＮＭ１０２がオンとなり、ＯＵＴがＶＳＳ（Ｖ）でＯＵＴＢがＶＣＣ（Ｖ）となる。前記ＰＭ１０１及び前記ＰＭ１０２は、Ｌ寸法が大きいＰＭＯＳであり、抵抗として機能する。そのため、反転時に流れる貫通電流を緩和することができる。
【０００５】
ＴＥＳＴがハイの時には、前記ＰＭ１１１及び前記ＰＭ１１２がオフ、前記ＮＭ１１１がオンとなり、レベル変換回路の動作が停止し、前記出力端子ＯＵＴを接地電圧（ＶＳＳ）に固定することができる。下記表１は、前記レベルシフト回路１０１における動作の真理値表を示す。
【表１】
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【０００６】
テスト時に出力をロー固定する前記ＮＭ１１１を、通常の６Ｔｒ構成に追加した場合、ＩＮがハイであれば、ＶＣＣから出力に電流が流れる。そして、この電流を遮断するためのスイッチの役割を果たす前記ＰＭ１１１及び前記ＰＭ１１２が必要である。また、ＴＥＳＴがハイの時、レベル変換回路の動作は停止するが、前記出力端子ＯＵＴにはロー固定するための前記ＮＭ１１１が付加されている反面、前記出力端子ＯＵＴＢには同様のものがない。従って、６素子構成のレベルシフト回路に加えて３素子必要であり、合計９素子が必要となる。また、ＩＮがロー、且つＩＮＢ／ＴＥＳＴがハイ時に前記出力端子ＯＵＴＢが不定となるため、前記出力端子ＯＵＴＢを後段の回路に使用している場合には、後段回路に貫通電流等が流れる等の不具合が生ずる可能性がある。
【０００７】
上記のような問題の解決を図る回路として、特許文献２が開示されている。図３は、特許文献２に係るレベルシフト回路２０１を示している。図２に示すレベルシフト回路１０１との差異は、前記ＰＭ１１１及び前記ＰＭ１１２を削除し、ＰＭ１０１及びＰＭ１０２のゲートにＴＥＳＴ信号を入力する点、及び出力端子ＯＵＴＢにロー固定するためのＮＭＯＳであるＮＭ２１２が付加されている点である。また、ＮＭ１１１及び前記ＮＭ２１２のゲートにもＴＥＳＴ信号を入力する。前記レベルシフト回路２０１においては、ＩＮがロー、且つＩＮＢ／ＴＥＳＴがハイの時に、出力端子ＯＵＴ／ＯＵＴＢをロー固定とするために2素子が必要となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０９６４７３号公報
【特許文献２】特開２００９−２６０８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のように、図２に示すレベルシフト回路１０１においては、６素子構成のレベルシフト回路に加えて３素子必要であると共に、ＩＮがロー、且つＩＮＢ／ＴＥＳＴがハイ時に前記出力端子ＯＵＴＢが不定となる不具合がある。また、図３に示すレベルシフト回路２０１においては、６素子構成のレベルシフト回路に加えて２素子が必要となる。
【課題を解決するための手段】
【００１０】
本発明の一態様は、ゲートに入力信号が入力され、ソースが第１の電源に接続する第１のトランジスタと、ゲートに前記入力信号が反転された信号が入力され、ソースが前記第１の電源に接続する第２のトランジスタと、前記第１のトランジスタのドレインが接続する第１の出力端子と、前記第２のトランジスタのドレインが接続する第２の出力端子と、ゲートが前記第２のトランジスタのドレイン及び前記第２の出力端子と接続し、ソースが第２の電源と接続する第３のトランジスタと、ゲートが前記第１のトランジスタのドレイン及び前記第１の出力端子と接続し、ソースが前記第２の電源と接続する第４のトランジスタと、前記第２の電源、前記第３のトランジスタ、及び前記第１の出力端子と直列に接続する第１のスイッチと、前記第２の電源、前記第４のトランジスタ、及び前記第２の出力端子と直列に接続し、前記第１のスイッチと同一の通電状態となる第２のスイッチと、前記第１の出力端子及び前記第２の出力端子の間に接続され、前記第１のスイッチ及び前記第２のスイッチに対して排他的な通電状態となる第３のスイッチとを備えるレベルシフト回路である。
【００１１】
上記態様によれば、前記第１のトランジスタ又は前記第２のトランジスタのどちらかがオン、即ち第１又は第２の出力端子のどちらかが第１の電源電圧（例えば接地）となる時、前記第３のスイッチがオンとなる時に、前記第１のスイッチと前記第２のスイッチとがオフとなることにより、前記第１及び第２の出力端子の両方を前記第１の電源電位に固定することができる。
【発明の効果】
【００１２】
本発明によれば、十分な機能を有するレベルシフト回路を従来よりも少ない素子数で構成することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態に係るレベルシフト回路の構成を示す図である。
【図２】先行技術に係るレベルシフト回路の第１の構成例を示す図である。
【図３】先行技術に係るレベルシフト回路の第２の構成例を示す図である。
【発明を実施するための形態】
【００１４】
実施の形態１
図１は、本発明の実施の形態に係るレベルシフト回路１の構成を示している。このレベルシフト回路１は、ＶＣＣの電源電圧とＶＳＳの接地電圧との間に、ＰＭＯＳであるＰＭ１、ＰＭ３と、ＮＭＯＳであるＮＭ１とがシリーズに接続されると共に、ＰＭＯＳであるＰＭ２、ＰＭ４と、ＮＭＯＳであるＮＭ２とがシリーズに接続されている。前記ＮＭ１のゲートにＩＮの電圧レベルの信号が入力されると共に前記ＮＭ２にＩＮの電圧レベルの信号の反転信号ＩＮＢが入力され、前記ＰＭ１のゲート及び前記ＰＭ２のゲートにＴＥＳＴ信号が入力される。また、前記ＰＭ４のゲートと前記ＮＭ１のドレインとが接続されると共に、前記ＰＭ３のゲートと前記ＮＭ２のドレインとが接続され、前記ＮＭ２のドレインが出力端子ＯＵＴとなり、前記ＮＭ１のドレインが出力端子ＯＵＴＢとなる。
【００１５】
そして、本実施の形態に係るレベルシフト回路１においては、前記出力端子ＯＵＴ，ＯＵＴＢの間に、スイッチとして機能するＮＭＯＳであるＮＭ１０が設けられている。前記ＮＭ１０のゲートには、ＴＥＳＴ信号が入力される。
【００１６】
前記レベルシフト回路１と、図３に示す先行技術に係るレベルシフト回路２０１との差異は、前記レベルシフト回路２０１における前記ＮＭ２１１及び前記ＮＭ２１２を削除し、前記ＮＭ１０を付加している点である。
【００１７】
以下に、前記レベルシフト回路１の動作を説明する。ＴＥＳＴがロー（通常動作）の時、ＩＮがハイでＩＮＢがローの場合には、前記ＰＭ３、前記ＮＭ２、及び前記ＮＭ１０がオフ、前記ＰＭ１、前記ＰＭ２、前記ＰＭ４、及び前記ＮＭ１がオンとなり、ＯＵＴ＝ＶＣＣ／ＯＵＴＢ＝ＶＳＳとなる。一方、ＩＮがローでＩＮＢがハイの場合には、前記ＰＭ４、前記ＮＭ１、及び前記ＮＭ１０がオフ、前記ＰＭ１、前記ＰＭ２、前記ＰＭ３、及び前記ＮＭ２がオンとなり、ＯＵＴ＝ＶＳＳ／ＯＵＴＢ＝ＶＣＣとなる。前記ＰＭ１及び前記ＰＭ２は、Ｌ寸法が大きいＰＭＯＳであり、抵抗として機能するため、反転時に流れる貫通電流を緩和することができる。
【００１８】
ＴＥＳＴがハイの時は、前記ＰＭ１及び前記ＰＭ２がオフ、前記ＮＭ１０がオンとなり、レベル変換回路の動作が停止し、前記出力端子ＯＵＴ／ＯＵＴＢを、接地電圧（ＶＳＳ）に固定することができる。下記表２は、上記シフトレベル回路１における動作の真理値表である。
【表２】
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【００１９】
上記のように、前記レベルシフト回路１においては、ＴＥＳＴがハイの時に、前記ＰＭ１及び前記ＰＭ２がオフ、前記ＰＭ１及び前記ＰＭ２がオフ、前記ＮＭ１及び前記ＮＭ２のどちらかがオン、即ち前記出力端子ＯＵＴ／ＯＵＴＢのどちらかがＶＳＳとなり、更に前記ＮＭ１０がオンとなる。これにより、前記ＮＭ１０のゲートに入力されるＴＥＳＴ信号がハイになった時、前記出力端子ＯＵＴ，ＯＵＴＢ両方がＶＳＳに固定される。これにより、従来回路と同等の機能をより少ない素子数（７素子）で実現することができる。
【００２０】
尚、本発明は、上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。例えば、上記実施の形態においては、前記ＰＭ１及び前記ＰＭ２が、前記ＰＭ３及び前記ＰＭ４と、前記出力端子ＯＵＴＢ，ＯＵＴとの間に設けられているが、前記ＰＭ１及び前記ＰＭ２は、前記ＶＣＣと、前記ＰＭ３及び前記ＰＭ４との間に設けられてもよい。
【符号の説明】
【００２１】
１  レベルシフト回路
ＰＭ１  ＰＭＯＳ（第１のスイッチ）
ＰＭ２  ＰＭＯＳ（第２のスイッチ）
ＰＭ３  ＰＭＯＳ（第３のトランジスタ）
ＰＭ４  ＰＭＯＳ（第４のトランジスタ）
ＮＭ１  ＮＭＯＳ（第１のトランジスタ）
ＮＭ２  ＮＭＯＳ（第２のトランジスタ）
ＮＭ１０  ＮＭＯＳ（第３のトランジスタ）
【図１】
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【図２】
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【図３】
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