(57)【要約】【課題】ゲート電極の下部からゲート電極の形成されていない基板上の領域に斜め方向のイオン注入を行って形成される不純物拡散領域を有する半導体装置において、半導体装置のサイズを従来に比して縮小化することができる半導体装置を提供する。【解決手段】Ｎ型半導体層１３の表面に形成されるＰ型のベース領域２１と、ベース領域２１内に形成されるＰ＋型ソース領域２２およびＮ＋型ソース領域２３を有するソース領域と、Ｎ型半導体層１３の表面にベース領域２１から離れて形成されるＮ＋型のドレイン領域２６と、ソース領域とドレイン領域２６との間にゲート絶縁膜４１を介して形成されるゲート電極４２と、ドレイン領域２６からゲート電極４２の下部にかけて、ドレイン領域２６に隣接して形成されるＮ型のドリフト領域と、を備え、ゲート電極４２とゲート絶縁膜４１との積層体のソース領域側側面の高さが、ドレイン領域側側面の高さよりも高く形成される。【選択図】図１
2011066158.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板と、
前記半導体基板の表面に形成される前記第２の導電型の第１ソース領域と、前記第１ソース領域と隣接して形成される第１の導電型の第２ソース領域と、を有するソース領域と、
前記半導体基板の表面に、前記ソース領域から離れて形成される前記第２の導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間で、前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、
前記ドレイン領域から前記ゲート電極の下部にかけて、前記ドレイン領域に隣接して形成され、前記ドレイン領域の不純物濃度よりも低い濃度の前記第２の導電型のドリフト領域と、
前記ソース領域に接続されるソース電極と、
前記ドレイン領域に接続されるドレイン電極と、
を備え、
前記ゲート電極と前記ゲート絶縁膜との積層体の前記ソース領域側側面の高さが、前記ドレイン領域側側面の高さよりも高くなるように前記ゲート電極の上面が形成されることを特徴とする半導体装置。
【請求項２】
前記ドレイン領域、前記ゲート電極および前記ソース領域が形成される素子形成領域を、隣接する素子形成領域と分離するように、前記半導体基板の表面から所定の深さに到達し、前記素子形成領域の周囲に形成される素子分離絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子形成領域内に前記ゲート電極が所定の距離をおいて２つ配置され、
前記ドレイン領域は、前記２つのゲート電極間の前記半導体基板の表面に形成され、
前記ドリフト領域は、前記２つのゲート電極のそれぞれについて、前記ドレイン領域から前記ゲート電極の下部にかけて、前記ドレイン領域に隣接して形成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記ソース領域側側面の高さが前記ドレイン領域側側面の高さに比して高くなるように、階段状の、傾斜状の、または階段状と傾斜状とを組み合わせた上面を有することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体層および前記ゲート電極は、シリコンで構成され、
前記ゲート電極、前記ソース領域および前記ドレイン領域の上面には、シリサイド層が形成されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記半導体基板は、前記第１の導電型の半導体基板上に、第２の導電型の埋め込み層と、前記埋め込み層よりも前記第２の導電型の不純物濃度が低い所定の厚さの前記第２の導電型の半導体層と、が積層された構造を有し、
前記素子形成領域内の前記半導体層の表面から所定の深さに形成される前記第１の導電型のウェルと、
前記素子形成領域内の前記ソース領域の形成位置を含み、前記半導体層の厚さよりも浅く形成されるベース領域と、
をさらに備えることを特徴とすることを特徴とする請求項２〜５のいずれか１つに記載の半導体装置。
【請求項７】
第１の導電型の半導体基板上の所定の位置に、ゲート絶縁膜を介してゲート電極を形成する第１の工程と、
前記半導体基板上にレジストを塗布し、前記ゲート電極の第１の側面側の上面の一部が露出するとともに、前記ゲート電極の上面に向かって傾斜を有するように前記レジストをパターニングする第２の工程と、
前記ゲート電極の前記第１の側面が、対向する第２の側面よりも低くなるように、前記レジストをマスクとして、前記ゲート電極の一部をエッチングする第３の工程と、
前記レジストと前記ゲート電極をマスクとして、斜め方向から前記半導体基板の表面に第２の導電型の不純物をイオン注入し、ドリフト層を形成する第４の工程と、
前記ゲート電極をマスクとして、前記第２の導電型の不純物をイオン注入し、前記ドリフト層中の所定の領域にドレイン領域を形成し、また、前記第２の側面側の前記半導体基板の表面の所定の領域に第２ソース領域を形成する第５の工程と、
前記第２のソース領域の所定の領域に、前記第１の導電型の不純物をイオン注入し、第１のソース領域を形成する第６の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体層は、シリコン層によって構成され、
前記ゲート電極を形成した前記基板上に、シリコンと反応してシリサイドを構成する金属を含む金属膜を形成する第９の工程と、
熱処理を行って、前記ゲート電極上、前記第１および第２ソース領域上、および前記ドレイン領域上に、シリサイド膜を形成する第１０の工程と、
をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal-Oxide-Semiconductor）構造の高耐圧デバイスによって構成されるパワーＩＣ（Integrated  Circuit）などのパワーデバイスは、高電圧、高電流用として広く用いられている。このパワーデバイスに用いられるものとして、特許文献１に開示されているＬＤＭＯＳ（Laterally  Diffused  MOS）が知られている。このＬＤＭＯＳは、Ｐ型シリコン基板上にＮ型埋め込み層とＮ型半導体層とが形成された基板のＰ型ウェル上に下記のように形成されている。すなわち、Ｐ型ウェルのソースが形成される領域の表面には、Ｐ＋型ソース領域とＮ＋型ソース領域とが隣接して形成され、これらのＰ＋型ソース領域とＮ＋型ソース領域の表面にまたがるようにソース電極が形成されている。また、ドレインが形成される領域の基板の表面には、Ｎ＋型ドレイン領域が形成され、この表面にドレイン電極が形成される。ソース電極とドレイン電極との間の基板表面には、ゲート酸化膜を介してゲート電極が形成されている。また、基板表面のＮ＋型ドレイン領域からゲート電極のＮ＋型ドレイン領域側の下部にかけて、Ｎ＋型ドレイン領域よりもＮ型不純物濃度の低いＮ型ドレイン領域が形成されている。
【０００３】
このＬＤＭＯＳでは、基板のゲート電極の下の領域に、Ｎ型ドレイン領域が潜り込むように形成されている。このようなＮ型ドレイン領域は、ドレイン領域の形成領域が開口するようにゲート電極を形成した基板上にレジストパターンを形成し、基板面から垂直でない所定の角度で、すなわち斜め方向からＰなどのＮ型不純物をイオン注入することによって、形成することができる。
【０００４】
ところで、パワーデバイスにおいては、ＬＤＭＯＳを基板上に１つのみ形成するのではなく、２つ以上形成するのが一般的である。たとえば、特許文献２には、隣接するＬＤＭＯＳ同士でドレイン領域を共有した構造のものが提案されている。
【０００５】
しかしながら、上記したように、斜め方向から不純物のイオン注入を行う場合には、不純物の注入角度や、レジストおよびゲート電極のシャドーイング効果によって不純物が注入されない領域（シャドーイング領域）が生じてしまう。たとえば、隣接するゲート電極の距離が近接しすぎる状態で、かつ基板面からの不純物の注入角度が小さい状態で不純物の注入を行うと、ゲート電極やレジストによって、不純物が遮られてしまい、ゲート電極間の基板表面に到達しない。そのため、斜め方向からの不純物の注入を行って、隣接するゲート電極間にシャドーイング領域を形成せずに拡散層を形成する場合には、隣接するゲート電極間の距離を所定の距離以上に設定しなければならなかった。その結果、半導体装置のサイズの縮小化を妨げてしまうという問題点があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２０２８４７号公報
【特許文献２】特開２００５−３２７８２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体装置のサイズを従来に比して縮小化することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１の導電型の半導体基板と、前記半導体基板の表面に形成される前記第２の導電型の第１ソース領域と、前記第１ソース領域と隣接して形成される第１の導電型の第２ソース領域と、を有するソース領域と、前記半導体基板の表面に、前記ソース領域から離れて形成される前記第２の導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間で、前記半導体基板上にゲート絶縁膜を介して形成されるゲート電極と、前記ドレイン領域から前記ゲート電極の下部にかけて、前記ドレイン領域に隣接して形成され、前記ドレイン領域の不純物濃度よりも低い濃度の前記第２の導電型のドリフト領域と、前記ソース領域に接続されるソース電極と、前記ドレイン領域に接続されるドレイン電極と、を備え、前記ゲート電極と前記ゲート絶縁膜との積層体の前記ソース領域側側面の高さが、前記ドレイン領域側側面の高さよりも高くなるように前記ゲート電極の上面が形成されることを特徴とする半導体装置が提供される。
【０００９】
また、本発明の一態様によれば、第１の導電型の半導体基板上の所定の位置に、ゲート絶縁膜を介してゲート電極を形成する第１の工程と、前記半導体基板上にレジストを塗布し、前記ゲート電極の第１の側面側の上面の一部が露出するとともに、前記ゲート電極の上面に向かって傾斜を有するように前記レジストをパターニングする第２の工程と、前記ゲート電極の前記第１の側面が、対向する第２の側面よりも低くなるように、前記レジストをマスクとして、前記ゲート電極の一部をエッチングする第３の工程と、前記レジストと前記ゲート電極をマスクとして、斜め方向から前記半導体基板の表面に第２の導電型の不純物をイオン注入し、ドリフト層を形成する第４の工程と、前記ゲート電極をマスクとして、前記第２の導電型の不純物をイオン注入し、前記ドリフト層中の所定の領域にドレイン領域を形成し、また、前記第２の側面側の前記半導体基板の表面の所定の領域に第２ソース領域を形成する第５の工程と、前記第２のソース領域の所定の領域に、前記第１の導電型の不純物をイオン注入し、第１のソース領域を形成する第６の工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、半導体装置のサイズを従来に比して縮小化することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施の形態による半導体装置の構造の一例を模式的に示す断面図である。
【図２−１】図２−１は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図２−２】図２−２は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図２−３】図２−３は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図２−４】図２−４は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図２−５】図２−５は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図２−６】図２−６は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３】図３は、第２の実施の形態によるゲート電極の形状を模式的に示す断面図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１３】
（第１の実施の形態）
図１は、第１の実施の形態による半導体装置の構造の一例を模式的に示す断面図である。基板１０としては、Ｎ＋型埋め込み層１２が所定の深さに形成されたＰ型のシリコン基板１１が用いられる。この基板１０は、Ｐ型のシリコン基板１１上に、Ｎ型不純物が導入されたシリコン層からなるＮ＋型埋め込み層１２と、Ｎ＋型埋め込み層１２よりもＮ型不純物の濃度が低いシリコン層からなるＮ型半導体層１３とが形成された構造を有している。
【００１４】
この基板１０の所定の領域には、Ｎ＋型埋め込み層１２の下層のシリコン基板１１まで到達する所定の深さのディープトレンチ１４が、平面視上たとえば額縁状に形成されており、ディープトレンチ１４にはシリコン酸化膜やシリコン膜などが埋め込まれ、素子分離絶縁膜としてのディープトレンチ膜１５を形成している。このディープトレンチ膜１５で区画される領域が素子形成領域となる。
【００１５】
素子形成領域内のＮ型半導体層１３の表面から所定の深さにはＰ型ウェル１７が形成され、ディープトレンチ膜１５で挟まれた領域にソース領域、ゲート電極およびドレイン領域を有する２つのＬＤＭＯＳ２０が形成されている。
【００１６】
Ｐ型ウェル１７の所定の位置には、ゲート絶縁膜４１を介してたとえばポリシリコン膜からなるゲート電極４２が形成されている。また、ゲート電極４２の上面にはシリサイド膜４３が形成され、ゲート電極４２の側面にはシリコン酸化膜やシリコン窒化膜などからなるサイドウォール４４が形成されている。
【００１７】
ゲート電極４２の中央部下部付近からディープトレンチ膜１５にかけて、Ｐ型のベース領域２１が形成され、そのＰ型のベース領域２１の表面には、Ｐ＋型ソース領域２２とＮ＋型ソース領域２３とが互いに接してソース領域が形成される。Ｐ＋型ソース領域２２とＮ＋型ソース領域２３との上面にはシリサイド膜２４が形成されている。そして、Ｐ＋型ソース領域２２の表面とＮ＋型ソース領域２３の表面にかけてソース電極３１が形成される。
【００１８】
２つのゲート電極４２で挟まれるＮ型半導体層１３の表面には、ドリフト層２５とドレイン領域２６とが形成される。ドリフト層２５は、ゲート電極４２の中央部下部付近から隣接するゲート電極４２の中央部下部付近にわたるＮ型半導体層１３の表面付近に形成される。また、ドレイン領域２６は、２つのゲート電極４２の対向するサイドウォール４４間のＮ型半導体層１３の表面付近に、ドリフト領域よりもＮ型不純物濃度が高くなるように形成される。これによって、２つのゲート電極４２間では、横方向に不純物濃度の異なる複数のＮ型拡散層が形成される。また、ドレイン領域２６の上面にはシリサイド膜２７が形成され、さらにその上部にはドレイン電極３２が形成される。
【００１９】
このように、第１の実施の形態による半導体装置においては、隣接するＬＤＭＯＳ２０同士で、ドリフト層２５、ドレイン領域２６およびドレイン電極３２を共有した構造となっている。
【００２０】
ここで、第１の実施の形態によるゲート電極４２の構造について説明する。ゲート電極４２のソース領域側の側面（以下、第１の側面という）の高さは、ドレイン領域２６側の側面（以下、第２の側面という）の高さの１．０５倍以上となるように設定される。図１の例では、第２の側面の高さが第１の側面の高さよりも低くなるように、ゲート電極４２の上面に、曲面状の傾斜が設けられるとともに１段の段差が設けられている場合を示している。なお、第１の側面の高さが第２の側面高さの１．０５倍よりも低い場合には、後述するドリフト層２５の形成時にシャドーイング領域を低減する効果が低くなる。
【００２１】
これは、後に説明するように、ゲート電極４２の下部に入り込むドリフト層２５を形成する際に、基板面に垂直な方向ではない斜め方向からのイオン注入が行われるが、このとき斜め方向のイオン注入がゲート電極４２やレジストによって遮られてしまうシャドーイング領域を減少させるために設けられる。
【００２２】
つぎに、このような構造の半導体装置の製造方法について説明する。図２−１〜図２−６は、第１の実施の形態による半導体装置の製造方法の手順の一例を模式的に示す断面図である。まず、図２−１（ａ）に示されるように、基板１０として、基板１０表面から５μｍの深さにＮ＋型埋め込み層１２を形成したＰ型シリコン基板１１を用いる。具体的には、Ｐ型シリコン基板１１上に、Ｎ＋型埋め込み層１２および厚さ５μｍのＮ型半導体層１３が順に形成された基板１０を用いる。
【００２３】
ついで、図２−２（ｂ）に示されるように、基板１０に、Ｎ＋型埋め込み層１２の下面よりも深くなるようにディープトレンチ１４を形成し、ディープトレンチ膜１５を埋め込んだ後、Ｎ型半導体層１３の表面から所定の深さにかけてＰ型ウェル１７を形成する。
【００２４】
たとえば、基板１０上に、ＬＰＣＶＤ（Low  Pressure  CVD）法によって２００ｎｍの厚さのＳｉＮ膜からなるストッパ膜と、ＣＶＤ法によってＳｉＯ系のマスク膜と、を順に形成し、さらにマスク膜上にレジストを塗布し、ディープトレンチ１４を形成するための開口を形成する。その後、レジストに形成したパターンをマスク膜に転写し、さらにマスク膜をマスクとしてＲＩＥ（Reactive  Ion  Etching）法などのドライエッチング方法で、Ｎ＋型埋め込み層１２の下面よりも深い位置までエッチングしてディープトレンチ１４を形成する。その後、ディープトレンチ１４の側壁を酸化し、さらにその内部をシリコン酸化膜やシリコン膜などで埋め込み、ディープトレンチ膜１５を形成する。このディープトレンチ膜１５で区画される領域が素子形成領域となる。その後、イオン注入法によって、Ｎ型半導体層１３の表面からＮ型半導体層１３の下面よりも浅い位置にかけてＰ型不純物を導入し、Ｐ型ウェル１７を形成する。
【００２５】
ついで、図２−２（ａ）に示されるように、基板１０上にレジスト６１を塗布し、ベース領域２１を形成する領域が開口するようにフォトリソグラフィ技術によってパターニングを行う。その後、基板面に対して垂直な方向からイオン注入を行ってＰ型ウェル１７の深さの範囲内で、ＢなどのＰ型不純物を導入し、活性化させてベース領域２１を形成する。
【００２６】
レジスト６１をアッシングなどの方法で除去した後、酸化技術によって基板１０上に酸化膜を形成し、その後ＬＰＣＶＤ法などの方法によってポリシリコン膜を堆積する。ポリシリコン膜上にレジストを塗布し、リソグラフィ技術によってゲート電極形状にパターニングを行った後、ドライエッチング法によってレジストパターンをマスクとして、ポリシリコン膜と酸化膜とをエッチングする。これによって、図２−２（ａ）に示されるように、素子形成領域上にゲート絶縁膜４１とゲート電極４２の積層体が形成される。なお、ここでは、素子形成領域内に２つのゲート絶縁膜４１とゲート電極４２の積層体が形成される。
【００２７】
ついで、図２−３（ａ）に示されるように、ゲート電極４２を形成した基板１０上の全面にレジスト６２を塗布し、リソグラフィ技術によってゲート電極４２の上面のうち、少なくともベース領域２１側の領域の一部がレジスト６２でマスクされるようにパターニングするとともに、ゲート電極４２の上面に形成されるレジスト６２がテーパ形状を有するようにパターニングを行う。このような形状のパターンは、たとえばゲート電極４２上で露光後のレジスト６２にテーパが形成されるように露光条件を適正化させることによって、または仕上がり時にゲート電極４２上でレジスト６２にテーパが形成されるように、露光後に低温熱処理を行うことによって形成することができる。
【００２８】
ついで、図２−３（ｂ）に示されるように、ドライエッチング法によってレジスト６２をマスクとしてゲート電極４２のエッチングを行う。このエッチング中に、露出しているゲート電極４２とともにレジスト６２は徐々に減少していくが、ゲート電極４２の上面に形成されるレジスト６２の端部は、テーパ状となっているため、レジスト６２の薄い部分は、エッチングによってレジスト６２が除去されるとその下部のゲート電極４２がエッチングされる。これによって、ゲート電極４２の片側（第２の側面側）のみにカーブを有する段差４２ａが形成される。このとき、ゲート電極４２の第１の側面側の高さは、第２の側面側の高さの１．０５倍以上となるように、エッチング時間を調整することが望ましい。
【００２９】
その後、図２−４（ａ）に示されるように、ゲート電極４２を加工するのに用いたレジスト６２と、上面に段差４２ａが設けられたゲート電極４２とをマスクとして、基板面に対して直角でない角度θの方向からＰなどのＮ型不純物をイオン注入し、一方のゲート電極４２の下部中央付近からもう一方のゲート電極４２の下部中央付近にかけてドリフト層２５を形成する。この斜め方向からのイオン注入の際に、第２の側面側の高さを低くしたゲート電極４２と、第２の側面側に向かって傾斜を有するレジスト６２を用いているので、不純物イオンがこれらのゲート電極４２やレジスト６２によって遮られてしまうシャドーイング領域を、ゲート電極４２の第２の側面側の高さを低くせず、第２の側面側のレジスト６２に傾斜を持たせないでイオン注入を行った場合に比して、減少させることができる。
【００３０】
レジスト６２をアッシングによって除去した後、ゲート電極４２を形成した基板１０上にＬＰＣＶＤ法などの方法でシリコン酸化膜などの絶縁膜をたとえば１００ｎｍの厚さで形成する。ついで、ドライエッチング法によってエッチバックを行い、基板１０上とゲート電極４２上に形成された絶縁膜を除去し、ゲート絶縁膜４１とゲート電極４２の積層体の側面にのみ絶縁膜を残す。これによって、図２−４（ｂ）に示されるように、ゲート絶縁膜４１とゲート電極４２の積層体の側面にサイドウォール４４が形成される。さらにその後、素子形成領域以外の領域にマスクをして、素子形成領域にＮ型不純物を基板面に対して垂直な方向からイオン注入する。このとき、素子形成領域では、ゲート電極４２とサイドウォール４４がマスクとなり、基板１０の表面から所定の深さにＮ型拡散層が形成される。その後、注入したＮ型不純物を活性化させることによって、ゲート電極４２の第１の側面側のＮ型拡散層は、Ｎ＋型ソース領域２３となり、第２の側面側のＮ型拡散層は、ドレイン領域２６となる。この結果、２つのゲート電極４２に挟まれる領域の直下に横方向に濃度勾配を有するＮ型拡散層、すなわちドリフト層２６とドレイン領域２６、が形成される。また、このとき、ゲート電極４２にもＮ型不純物が導入され、Ｎ型ポリシリコンとなり、導電性を有するようになる。
【００３１】
ついで、図２−５（ａ）に示されるように、基板１０上の全面にレジスト６３を塗布し、リソグラフィ技術によって、Ｐ＋型ソース領域２２の形成領域のみ開口するようにパターニングを行う。そして、ＢなどのＰ型不純物を基板面に対して垂直な方向からイオン注入し、活性化させることで、Ｐ＋型ソース領域２２が形成される。
【００３２】
ついで、図２−５（ｂ）に示されるように、基板１０上の全面に、シリコンと反応してシリサイドを形成する金属を含む金属膜４５をＬＰＣＶＤ法によって堆積する。このような金属として、Ｗ，Ｔｉ，ＣｏまたはＮｉを例示することができる。
【００３３】
その後、図２−６に示されるように、ＲＴＡ（Rapid  Thermal  Annealing）によって熱処理を行い、自己整合的にＰ＋型ソース領域２２、Ｎ＋型ソース領域２３、ドレイン領域２６およびゲート電極４２の上面をシリサイド化する。そして、未反応の金属膜を除去し、Ｐ＋型ソース領域２２とＮ＋型ソース領域２３とからなるソース領域上、およびドレイン領域２６上にそれぞれソース電極３１およびドレイン電極３２を形成することで、図１に示される半導体装置が得られる。
【００３４】
第１の実施の形態によれば、ゲート電極４２の上面に、傾斜を有するレジスト６２をマスクとして形成した後、エッチングを行って、ゲート電極４２の第２の側面側の高さに比して第１の側面側の高さが１．０５倍以上となるように段差を設けた後に、基板面に対してθの角度から不純物をイオン注入した。これによって、レジスト６２とゲート電極４２によって、斜め方向からのイオン注入が遮られてしまうシャドーイング領域を減少させることができるという効果を有する。
【００３５】
たとえば、図２−４（ａ）で、ゲート絶縁膜４１とゲート電極４２の積層体の第１の側面の高さをｈsとし、第２の側面の高さをｈdとし、イオン注入時の角度をθとした場合、上記したようにゲート電極４２の上面に段差を設けたり、テーパを有するレジスト６２を形成したりしないでシャドーイング領域を形成しないように配置した２つのゲート電極４２間の距離に比して、第１の実施の形態では、次式（１）に示される距離ｘだけ２つのゲート電極４２間の距離を縮めることができる。
【００３６】
ｘ＝２×｜ｈs−ｈd｜／ｔａｎθ  ・・・（１）
【００３７】
つまり、第１の実施の形態のようにゲート電極４２の上部に段差を設けず、かつレジスト６２をテーパ形状に加工しない場合に比して、第１の実施の形態による半導体装置の製造方法では、式（１）で示される距離ｘだけ隣接する２つのゲート電極４２間の距離を短縮することができる。その結果、半導体装置のチップのサイズの縮小も可能となるとともに、同一のウェハから取れるチップ数が増え、半導体装置の製造コストを低減することもできるという効果を有する。
【００３８】
たとえば、ゲート絶縁膜４１とゲート電極４２の積層体の第１の側面の高さｈsを２００ｎｍとし、第２の側面の高さｈdを１８０ｎｍとし（ｈs／ｈd＝１．１１とし）、イオン注入時の角度θを４５°とした場合には、（１）式によって、２つのゲート電極４２間の距離をｘ＝４０ｎｍだけ短縮することができる。
【００３９】
ところで、特許文献２に示されるように、ゲート電極の上面にシリサイド膜を形成した場合に、さらに寄生抵抗を低下させるためには、ゲート電極の寸法を太くしたり、シリサイド材料を変更したりする方法がある。しかし、ゲート電極の寸法を太くする方法は、半導体装置のサイズが大きくなってしまい、デバイスの動作速度が遅くなるという問題点があった。また、シリサイド材料を変更する方法は、プロセスの変更を要し、コストが増加してしまうという問題点もあった。
【００４０】
これに対して、第１の実施の形態によれば、ゲート電極４２上に、段差４２ａを形成したので、ゲート電極４２の上面でシリサイド化する表面積が増加するので、ゲート電極４２の低抵抗化に一層大きな効果が得られる。つまり、ゲート電極４２の寸法を太くしたり、シリサイド材料を変更したりすることなく、ゲート電極の寄生抵抗を低減化することができる。その結果、従来に比して高速動作に対応可能な半導体装置を製造することができるという効果も有する。
【００４１】
（第２の実施の形態）
図３は、第２の実施の形態によるゲート電極の形状を模式的に示す断面図である。図３（ａ）は、第１の側面よりも第２の側面側の高さの方が低くなるように、ゲート電極４２の上面の高さが中央付近で不連続に変化する段差を有する場合を示している。また、図３（ｂ）は、第１の側面よりも第２の側面側の高さの方が低くなるように、ゲート電極４２の上面の高さが中央付近から第２の側面側に向かって徐々に高さが低くなるように傾斜構造を有する場合を示している。この図３に示されるような構造のゲート電極４２としても、第１の実施の形態と同様の効果を得ることができる。なお、第１の実施の形態と同一の構成要素には同一の符号を付して、その説明を省略している。
【符号の説明】
【００４２】
１０…基板、１１…シリコン基板、１２…Ｎ＋型埋め込み層、１３…Ｎ型半導体層、１４…ディープトレンチ、１５…ディープトレンチ膜、１７…Ｐ型ウェル、２０…ＬＤＭＯＳ、２１…ベース領域、２２…Ｐ＋型ソース領域、２３…Ｎ＋型ソース領域、２４，２７，４３…シリサイド膜、２５…ドリフト層、２６…ドレイン領域、３１…ソース電極、３２…ドレイン電極、４１…ゲート絶縁膜、４２…ゲート電極、４２ａ…段差、４４…サイドウォール。
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図３】
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