(57)【要約】  【課題】ゲートリーク電流の増加が抑制された信頼性の高い電界効果トランジスタを提供する。  【解決手段】  ゲート電極は、第１金属層１６および第２金属層１７を含み、第２金属層１７は、第１金属層１６よりも導電率が高く、第１金属層１６の上方に、第２金属層１７が積層され、ソース電極１８およびドレイン電極１９は、半導体層１２〜１４上にオーム性接触し、ゲート電極は、ソース電極１８およびドレイン電極１９の間に配置され、かつ、第１金属層１６により半導体層上にショットキー性接触し、半導体層上におけるソース電極１８およびゲート電極の間、ならびに、ゲート電極およびドレイン電極１９の間は、絶縁膜１５Ａにより覆われ、かつ、第２金属層１７下面の全体が第１金属層１６上面の上方に重なっているか、または、第１金属層１６の厚みが絶縁膜１５Ａの厚み以上であることを特徴とする電界効果トランジスタ。【選択図】図１Ａ
2011238805.tif 000002
【特許請求の範囲】
【請求項１】
半導体層、ソース電極、ドレイン電極、ゲート電極、および絶縁膜を有し、
前記ゲート電極は、第１金属層および第２金属層を含み、
前記第２金属層は、前記第１金属層よりも導電率が高く、
前記第１金属層の上方に、前記第２金属層が積層され、
前記ソース電極および前記ドレイン電極は、前記半導体層上にオーム性接触し、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に配置され、かつ、前記第１金属層により前記半導体層上にショットキー性接触し、
前記半導体層上における前記ソース電極および前記ゲート電極の間、ならびに、前記ゲート電極および前記ドレイン電極の間は、前記絶縁膜により覆われ、
かつ、
前記第２金属層下面の全体が前記第１金属層上面の上方に重なっているか、または、前記第１金属層の厚みが前記絶縁膜の厚み以上であることを特徴とする電界効果トランジスタ。
【請求項２】
前記半導体層が、III族窒化物半導体から形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記半導体層が、電子走行層および電子供給層を含み、前記電子供給層が、前記電子走行層の上方にヘテロ接合されていることを特徴とする請求項１または２記載の電界効果トランジスタ。
【請求項４】
前記第１金属層がＮｉから形成され、前記第２金属層がＡｕから形成されていることを特徴とする請求項１から３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
前記ゲート電極が、さらに、第３金属層を含み、前記第３金属層が、前記第１金属層および前記第２金属層の間に配置されていることを特徴とする請求項１から４のいずれか一項に記載の電界効果トランジスタ。
【請求項６】
前記第３金属層が、Ｍｏ、Ｐｔ、Ｗ、Ｔｉ、Ｔａ、ならびにこれらの窒化物およびシリサイドからなる群から選択される少なくとも一つから形成されていることを特徴とする請求項５記載の電界効果トランジスタ。
【請求項７】
前記絶縁膜が、少なくともシリコンおよび窒素を構成元素として含むことを特徴とする請求項１から６のいずれか一項に記載の電界効果トランジスタ。
【請求項８】
前記絶縁膜が、少なくともシリコンおよび酸素を構成元素として含むことを特徴とする請求項１から７のいずれか一項に記載の電界効果トランジスタ。
【請求項９】
前記半導体層上に前記ソース電極および前記ドレイン電極を形成する、オーミック電極形成工程と、
前記半導体層上における前記ソース電極および前記ドレイン電極の間に前記絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に、その上面から下面まで達する深さの開口部を形成する開口部形成工程と、
前記開口部を塞ぐように前記第１金属層を形成する第１金属層形成工程と、
前記第１金属層上方に前記第２金属層を積層させる第２金属層形成工程とを含むことを特徴とする、請求項１から８のいずれか一項に記載の電界効果トランジスタの製造方法。
【請求項１０】
請求項１から８のいずれか一項に記載の電界効果トランジスタを含むことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置に関する。
【背景技術】
【０００２】
電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、ＦＥＴ）のうち、ゲート電極が半導体にショットキー性接触したＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、高速動作などの優れた特性を有する。
【０００３】
ＭＥＳＦＥＴにおいては、ゲート電極は、例えば、半導体層とショットキー性接触させるための第１の金属層（例えばＮｉ）、および、それよりも導電率が高い第２の金属層（例えばＡｕ）から形成される。このようなＭＥＳＦＥＴにおいて、高電圧印加時に十分な電流を得る等の目的で、半導体層上におけるゲート電極およびオーミック電極の間に、絶縁膜を配置することがある（例えば、特許文献１および２参照）。図９の断面図に、このようなＭＥＳＦＥＴの構造の一例を、模式的に示す。図示のとおり、このＭＥＳＦＥＴは、シリコン・カーバイド（ＳｉＣ）基板１０上に窒化アルミニウム（ＡｌＮ）からなるバッファ層１１が形成されている。ＡｌＮバッファ層１１上には、窒化ガリウム（ＧａＮ）チャネル層１２、窒化アルミニウムガリウム（ＡｌＧａＮ）電子供給層１３、およびキャップ層１４が前記順序で積層されて半導体積層構造を構成している。すなわち、このＭＥＳＦＥＴは、ＡｌＧａＮ／ＧａＮのヘテロ接合を有するＨＦＥＴ（Ｈｅｔｅｒｏ  Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、ヘテロ接合電界効果トランジスタ）である。また、キャップ層１４上面に接してソース電極およびドレイン電極（図示せず）が形成され、オーム性接触が取られている。また、ＡｌＧａＮ電子供給層に接してゲート電極が形成され、ショットキー性接触が取られている。ゲート電極は、Ｎｉ層１６とＡｕ層１７の積層構造からなる。さらに、ゲート電極およびソース電極の間と、ゲート電極およびドレイン電極の間は、絶縁膜１５Ａで覆われ、ゲート電極表面は、絶縁膜（保護膜）１５Ｂで覆われている。絶縁膜１５Ａおよび１５Ｂは、それぞれＳｉＮにより形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００９−５３１８５９号公報
【特許文献２】特許第４３８５２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者らによる検討の結果、このようなＭＥＳＦＥＴは、ゲートリーク電流（トランジスタの動作と無関係な電流の漏れ）が大きくなるおそれがある。本発明者らは、図９に示す構造のＭＥＳＦＥＴに対し、信頼性試験項目の一つである高温通電試験を行った。図１０のグラフに、その試験結果の一例を示す。図１０左側のグラフは、ゲート電圧が負の場合の試験結果を示し、右側のグラフは、ゲート電圧が正の場合の試験結果を示す。両グラフにおいて、それぞれ、横軸は、ゲート電圧Ｖｇを示し、縦軸は、ゲートリーク電流Ｉｇを示す。図示のとおり、通電の比較的初期段階において、ＦＥＴのゲートショットキー特性に大幅なリーク電流が生じ、ストレス印加後においてゲートリーク電流が増加している。
【０００６】
図１０の試験を行ったＭＥＳＦＥＴにおいて、透過電子顕微鏡（ＴＥＭ）観察および組成分析を行った結果、ゲート電極下部の両端付近において、Ａｕが絶縁膜（ＳｉＮ）側壁とＮｉ電極の間に拡散するとともに、半導体層からゲート電極のＡｕ中にＧａが拡散していた。このようなＡｕとＧａの拡散の原因は、必ずしも明らかではないが、下記（１）（２）の原因が推定される。
（１）図９に示すようにゲート電極を構成するＮｉ層１６の厚さが比較的薄いことから、Ｎｉ層１６側面と絶縁膜１５Ａとの界面で、Ｎｉ層１６のカバレッジ（前記界面の接合状態）が悪く、Ｎｉ層１６の厚みが非常に薄くなっていること。
（２）Ｎｉ層１６のうち、図９のＮｉ層ＡからＮｉ層Ｄに示す部分では、絶縁膜１５Ａと接触しているＮｉがＡｕ中に拡散してほぼ消失していること（組成分析により確認）。
【０００７】
前記（１）（２）により、ゲート電極下部両端においてＡｕが半導体層に接触しやすく、半導体中のＧａがＡｕ中へ拡散し、最終的にはゲート電極内部へもＧａが拡散すると考えられる。このような金属拡散が生じることによりゲート電極両端においてＡｕとＧａの合金が形成され、局所的にショットキー障壁高さφBが低下し、前記のようにゲートリーク電流が増大すると推測される。
【０００８】
そこで、本発明は、ゲートリーク電流の増加が抑制された信頼性の高いＭＥＳＦＥＴ（電界効果トランジスタ）、電界効果トランジスタの製造方法および電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明の電界効果トランジスタは、
半導体層、ソース電極、ドレイン電極、ゲート電極、および絶縁膜を有し、
前記ゲート電極は、第１金属層および第２金属層を含み、
前記第２金属層は、前記第１金属層よりも導電率が高く、
前記第１金属層の上方に、前記第２金属層が積層され、
前記ソース電極および前記ドレイン電極は、前記半導体層上にオーム性接触し、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に配置され、かつ、前記第１金属層により前記半導体層上にショットキー性接触し、
前記半導体層上における前記ソース電極および前記ゲート電極の間、ならびに、前記ゲート電極および前記ドレイン電極の間は、前記絶縁膜により覆われ、
かつ、
前記第２金属層下面の全体が前記第１金属層上面の上方に重なっているか、または、前記第１金属層の厚みが前記絶縁膜の厚み以上であることを特徴とする。
【００１０】
本発明の製造方法は、
前記半導体層上に前記ソース電極および前記ドレイン電極を形成する、オーミック電極形成工程と、
前記半導体層上における前記ソース電極および前記ドレイン電極の間に前記絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に、その上面から下面まで達する深さの開口部を形成する開口部形成工程と、
前記開口部を塞ぐように前記第１金属層を形成する第１金属層形成工程と、
前記第１金属層上方に前記第２金属層を積層させる第２金属層形成工程とを含むことを特徴とする、前記本発明の電界効果トランジスタの製造方法である。
【００１１】
本発明の電子装置は、本発明の電界効果トランジスタを含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ゲートリーク電流の増加が抑制された信頼性の高いＭＥＳＦＥＴ（電界効果トランジスタ）、電界効果トランジスタの製造方法および電子装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１Ａ】第１の実施形態の電界効果トランジスタの構造を模式的に示す断面図である。
【図１Ｂ】図１Ａの電界効果トランジスタにおけるゲート電極およびその付近の構造を示す拡大図である。
【図２Ａ】第１の実施形態の電界効果トランジスタの変形例の構造を模式的に示す断面図である。
【図２Ｂ】図２Ａの電界効果トランジスタにおけるゲート電極およびその付近の構造を示す拡大図である。
【図３】第１の実施形態の電界効果トランジスタのさらに別の変形例の構造を模式的に示す断面図である。
【図４】第１の実施形態の電界効果トランジスタのさらに別の変形例の構造を模式的に示す断面図である。
【図５】図１Ａの電界効果トランジスタの製造方法の一例を模式的に示す工程図である。
【図６】図２Ａの電界効果トランジスタの製造方法の一例を模式的に示す工程図である。
【図７Ａ】第２の実施形態の電界効果トランジスタの構造を模式的に示す断面図である。
【図７Ｂ】図７Ａの電界効果トランジスタにおけるゲート電極およびその付近の構造を示す拡大図である。
【図８Ａ】第２の実施形態の電界効果トランジスタの変形例の構造を模式的に示す断面図である。
【図８Ｂ】図８Ａの電界効果トランジスタにおけるゲート電極およびその付近の構造を示す拡大図である。
【図９】本発明と関連する窒化ガリウム系電界効果トランジスタの構造の一例を模式的に示す断面図である。
【図１０】図９の窒化ガリウム系電界効果トランジスタにおける、ストレス印加前後のゲートショットキー特性の変化を示すグラフである。
【発明を実施するための形態】
【００１４】
以下、本発明について、さらに具体的に説明する。
【００１５】
本発明において「接合」とは、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。電極が半導体層と接合している状態とは、例えば、ソース電極、ドレイン電極もしくはゲート電極が半導体層に直接接触している状態、または、ゲート電極がゲート絶縁膜を介して半導体層とつなぎ合わされた状態等がある。また、「オーム性接触」または「ショットキー性接触」という場合は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。例えば、電極と半導体層とがオーム性接触またはショットキー性接触している状態とは、前記電極と前記半導体層とが、直接接触した状態でも良いし、他の半導体層等を介してつなぎ合わされた状態でも良い。また、本発明において「電気的に接続」とは、電気的に何らかの相互作用が可能な状態であれば良い。より具体的には、「電気的に接続」は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良く、通電可能な状態でも良いし、絶縁膜等を介して電気的な相互作用が可能な状態でも良い。
【００１６】
また、本発明において、「上に」または「上方に」は、特に断らない限り、上面に直接接触している状態でも良いし、間に他の構成要素等が存在していても良い。同様に、「下に」または「下方に」も同様とする。また、「上面に」は、上面に直接接触している状態を指す。「下面に」も同様とする。本発明の電界効果トランジスタにおいて、「上」「上方」とは、特に断らない限り、前記半導体層において、前記ソース電極、前記ドレイン電極、前記ゲート電極、および前記絶縁膜が形成された面側を指す。本発明の半導体装置の各構成要素において、「上面」は、特に断らない限り、前記「上」または「上方」側の面を指す。
【００１７】
また、本発明において、「組成」および「組成比」とは、例えば、ＡｌｘＧａ１−ｘＮの組成で表される半導体層において、ｘの数値を「Ａｌ組成比」というものとする。また、本発明において、一つの半導体層と他の半導体層との組成を比較する場合、導電性を発現させるための不純物（ドーパント）は、半導体層を構成する元素として考慮しないものとする。例えば、ｐ型ＧａＮ層とｎ型ＧａＮ層とは、不純物（ドーパント）が異なるが、組成は同一であるものとする。また、例えば、ｎ型ＧａＮ層と、不純物濃度がさらに高いｎ＋ＧａＮ層とがあった場合、それらの組成は同一であるものとする。
【００１８】
以下、本発明の実施形態について、図面に基づいて説明する。ただし、以下の実施形態は例示であり、本発明を限定しない。各図面において、同様な構成要素には同様の符号を付し、重複する部分は適宜説明を省略する場合がある。各図面は例示的な模式図であり、説明に必要な構成要素以外は図示を省略する場合があり、各部の寸法比等は実物とは異なる場合がある。
【００１９】
［第１の実施形態］
図１Ａの断面図に、本発明の第１の実施形態に係る電界効果トランジスタ（ＭＥＳＦＥＴ）の構造の一例を模式的に示す。図示のとおり、このＭＥＳＦＥＴは、半導体層１２〜１４、ソース電極１８、ドレイン電極１９、ゲート電極、および絶縁膜１５Ａを有する。ゲート電極は、第１金属層１６および第２金属層１７を含む。第２金属層１７は、第１金属層１６よりも導電率が高く、第１金属層１６の上方に、第２金属層１７が積層されている。このＭＥＳＦＥＴは、基板１０、および、基板１０とエピタキシャル成長層の間の格子定数の差を緩和するためのバッファ層１１をさらに含む。本発明のＭＥＳＦＥＴにおいて、バッファ層１１は、なくても良いが、あれば好ましい。また、本発明のＭＥＳＦＥＴにおいて、半導体層の構造は特に限定されないが、同図のＭＥＳＦＥＴにおいては、ＧａＮ電子走行層１２、ＡｌＧａＮ電子供給層１３、およびＧａＮキャップ層１４からなる。バッファ層１１、ＧａＮ電子走行層１２、ＡｌＧａＮ電子供給層１３、およびＧａＮキャップ層１４は、基板１０上に前記順序で積層されている。すなわち、このＭＥＳＦＥＴは、ＡｌＧａＮ／ＧａＮヘテロ接合を有するＨＦＥＴである。
【００２０】
ソース電極１８およびドレイン電極１９は、前記半導体層上（ＧａＮキャップ層１４上）にオーム性接触している。前記ゲート電極は、ソース電極１８およびドレイン電極１９の間に配置され、かつ、第１金属層１６により前記半導体層上（ＧａＮキャップ層１４上）にショットキー性接触している。前記半導体層上におけるソース電極１８および前記ゲート電極の間、ならびに、前記ゲート電極およびドレイン電極１９の間は、絶縁膜１５Ａにより覆われている。同図において、第１金属層１６は、絶縁膜１５Ａよりも厚い。すなわち、第１金属層１６の厚みが絶縁膜１５Ａの厚み以上である。
【００２１】
さらに、同図のＭＥＳＦＥＴにおける前記ゲート電極上部は、ソース電極１８側およびドレイン電極１９側に突出した突出部（ひさし）を有する。同図のＭＥＳＦＥＴにおいては、前記突出部は、第１金属層１６および第２金属層１７を含む。なお、以下、本発明のＭＥＳＦＥＴが有するゲート電極において、前記突出部（ひさし）を、「フィールドプレート電極（ＦＰ電極）」ということがあり、それ以外の部分を「ゲート電極部」ということがある。また、図１ＡのＭＥＳＦＥＴは、さらに、ファラデーシールド（ＦＳ）膜１５Ｂおよびファラデーシールド電極２０を含む。ファラデーシールド膜１５Ｂは、絶縁膜１５Ａ上面、ソース電極１８上面、ドレイン電極１９上面、前記ゲート電極側面、および前記ゲート電極上面を覆っている。ファラデーシールド電極２０は、ファラデーシールド膜１５Ｂを介して、前記ゲート電極におけるドレイン電極１９側の側面および上面を覆っている。なお、図１Ｂの拡大図に、図１Ａにおける前記ゲート電極およびその付近の構造を示す。
【００２２】
前記のとおり、このＭＥＳＦＥＴ（電界効果トランジスタ）は、ゲート電極を構成する第１金属層１６が、絶縁膜（フィールドプレート膜）１５Ａよりも厚く（第１金属層１６の厚みが絶縁膜１５Ａの厚み以上に）形成されている。このため、絶縁膜１５Ａと第１金属層１６側面との接触部分（図２Ｂにおいて、符号ＡおよびＢで示す部分）に、第２金属層１７が接触していない。図９を用いて説明したとおり、絶縁膜と第１金属層側面との接触部分では、前記第１金属層形成材料（図９ではＮｉ）および前記第２金属層形成材料（図９ではＡｕ）の相互拡散が起こりやすいことを、本発明者らは検証している。本実施形態のＭＥＳＦＥＴでは、絶縁膜１５Ａと第１金属層１６側面との接触部分に第２金属層１７が接触しないことにより、第１金属層１６形成材料および第２金属層１７形成材料の相互拡散が抑制できる。これにより、第２金属層１７形成材料（例えばＡｕ）の絶縁膜１５Ａ中への拡散を抑制できるため、第２金属層１７形成材料が絶縁膜１５Ａを介して前記半導体層に接触することも抑制される。さらに、絶縁膜１５Ａが厚いために、第１金属層１６側面および絶縁膜１５Ａの界面のカバレッジも良好であり、前記界面の隙間からの第２金属層１７形成材料の侵入も抑制できる。したがって、前記半導体層の構成元素（例えばＧａ）が、前記ゲート電極中に拡散することも抑制可能である。以上の理由により、本実施形態のＭＥＳＦＥＴは、ゲートリーク電流の増加が抑制され、信頼性が高い。本発明によれば、例えば、高温での通電においてもゲートリーク電流の増大が防止されたＭＥＳＦＥＴを提供することも可能である。
【００２３】
なお、本実施形態のＭＥＳＦＥＴは、図１Ａに示した単位が複数連続して形成されたマルチフィンガー型のＦＥＴであっても良い。他の実施形態および他の図面に示すＦＥＴにおいても、同様である。
【００２４】
図１Ａに示す本実施形態のＭＥＳＦＥＴにおいて、第１金属層１６の厚みは、絶縁膜１５Ａの厚みと等しくても良い。ただし、絶縁膜１５Ａと第１金属層１６との接触部分に対する第２金属層１７の接触をさらに確実に防止する観点から、例えば図１Ａのように、第１金属層１６の厚みが絶縁膜１５Ａの厚みよりも大きいことが好ましい。
【００２５】
また、本発明のＭＥＳＦＥＴにおいて、前記第１金属層の形成材料は特に制限されないが、例えば、Ｎｉ（ニッケル）が好ましい。前記第２金属層の形成材料は特に制限されないが、例えば、Ａｕ（金）が好ましい。
【００２６】
また、本発明のＭＥＳＦＥＴにおいて、図１Ａに示したＦＰ電極（前記ゲート電極の突出部）、ファラデーシールド（ＦＳ）膜１５ＢおよびＦＳ電極２０は、なくても良い。図３の断面図に、本実施形態のＭＥＳＦＥＴの変形例を示す。図示のとおり、このＭＥＳＦＥＴは、前記ＦＰ電極（前記ゲート電極の突出部）、ファラデーシールド（ＦＳ）膜１５ＢおよびＦＳ電極２０がない以外は図１ＡのＭＥＳＦＥＴと同じである。ただし、本発明のＭＥＳＦＥＴにおいて、ＦＳ膜およびＦＳ電極があれば、電界遮蔽の観点から好ましい。また、前記ＦＰ電極（前記ゲート電極の突出部）があれば、高耐圧と電流コラプス抑制を両立しやすいため好ましい。
【００２７】
また、本発明のＭＥＳＦＥＴにおいて、前記半導体層の形成材料は特に限定されないが、III−Ｖ族半導体から形成されていることが好ましく、III族窒化物半導体から形成されていることがより好ましい。前記III−Ｖ族半導体としては、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＮ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓ等が挙げられる。前記III族窒化物半導体としては、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＮ等が挙げられる。特に、III族窒化物半導体は、大きなバンドギャップ、高い飽和電子速度等の特性により、高出力動作、高温動作、高速動作などの優れた特性を実現しやすいため好ましい。
【００２８】
また、前記半導体層の数は特に限定されず、１層でも複数でも良い。それら各層の構成も特に制限されず、例えば、公知のＦＥＴ等に準じて良い。例えば、前記半導体層が、電子走行層および電子供給層を含み、前記電子供給層が、前記電子走行層の上方にヘテロ接合されていることが好ましい。このようなヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ  Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、高い電子移動度により、高出力動作、高温動作、高速動作などの優れた特性を実現しやすい。前記電子供給層の形成材料は、例えば、ＡｌＧａＮ等が挙げられる。前記電子走行層の形成材料は、例えば、ＧａＮ等が挙げられる。
【００２９】
また、本発明のＭＥＳＦＥＴにおいて、前記絶縁膜（図１Ａにおいては１５Ａ）は、例えば、少なくともシリコンおよび窒素を構成元素として含んでいても良く、または、少なくともシリコンおよび酸素を構成元素として含んでいても良い。前記絶縁膜の形成材料は、例えば、ＳｉＮ、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯＮ、ＳｉＯＣ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２およびこれらの化合物等が挙げられる。また、前記ファラデーシールド膜（図１Ａにおいては１５Ｂ）の形成材料は、例えば、前記絶縁膜と同様でも良い。前記ファラデーシールド電極の形成材料も特に限定されず、例えば、公知のＦＥＴ等に準じて良い。
【００３０】
なお、前記半導体層、前記絶縁膜および前記ゲート電極の突出部（フィールドプレート電極）には、例えば、以下のような関係がある。ただし、この説明は例示であり、本発明を何ら限定しない。すなわち、まず、III族窒化物半導体を用いたトランジスタでは、基板表面に大きな負電荷が発生し、トランジスタ性能に大きな影響を与えることがある。例えば、アンドープＧａＮの上にＡｌＧａＮを成長させたＡｌＧａＮ／ＧａＮヘテロ構造では、自発分極とピエゾ分極との両作用によりヘテロ界面に正の固定電荷が発生する。このときＡｌＧａＮ上面には負の分極電荷が発生する。分極電荷濃度はＡｌＧａＮの組成等によって変化するが、例えば、１×１０１３／cm2オーダーの極めて大きなシート電子濃度が発生する。このヘテロ構造にオーミック電極を形成し、前記オーミック電極間に電界を印加すると、１×１０１３／cm2オーダーの高電子濃度の電荷輸送に基づく電流が流れる。ここで、ＡｌＧａＮ上面に発生する負の分極電荷は、その上に堆積する絶縁膜（保護膜、またはパッシベーション膜とも言うことがある）の電気的性質によって、ＦＥＴ特性に大きな影響を与える。前記絶縁膜が窒化シリコン膜（ＳｉＮ）の場合は、ＡｌＧａＮ上面に大きな負の固定電荷が存在すると、大きなゲート耐圧が得られるが、交流動作時の最大ドレイン電流が直流時に比べて低くなる傾向が見られる（電流コラプス）。一方、ＡｌＧａＮ上面の負電荷量が小いほど、ゲート耐圧は小さいが、交流動作時の最大ドレイン電流の低下も少ない傾向がある。前記ゲート電極の突出部（フィールドプレート電極、Ｆｉｅｌｄ  ｐｌａｔｅ）により、このような耐圧低下と電流コラプスのトレードオフ関係を解消し、高耐圧と電流コラプスの抑制を両立可能である。
【００３１】
本発明のＭＥＳＦＥＴ（電界効果トランジスタ）の製造方法は、特に限定されないが、前記本発明の製造方法により製造することが好ましい。図１Ａに示すＭＥＳＦＥＴの製造方法は特に限定されないが、例えば、図５の工程図に示す方法により製造できる。すなわち、まず、炭化シリコン（ＳｉＣ）またはシリコン（Ｓｉ）等から形成された半導体基板１０上に、例えば有機金属気相成長法（Metal-organic  vapor  phase  epitaxy、ＭＯＶＰＥ）などにより、バッファ層１１、ＧａＮチャネル層１２、ＡｌＧａＮ電子供給層１３、およびＧａＮキャップ層１４を前記順序でエピタキシャル成長させる（図示せず）。つぎに、通常のフォトリソグラフィーと電子ビーム（e-gun）蒸着により、前記半導体層上に、オーミック電極１８および１９を形成する（前記「オーミック電極形成工程」、図５（ａ））。さらに、前記半導体層上におけるソース電極１８およびドレイン電極１９の間に、例えばプラズマＣＶＤにより、絶縁膜（保護膜、ＦＰ膜）１５Ａを形成する（前記「絶縁膜形成工程」、図５（ｂ））。絶縁膜１５Ａは、図示のように、ソース電極１８上およびドレイン電極１９上にも形成しても良い。さらに、必要に応じ、前記半導体層の端に、隣の素子との絶縁を行うための絶縁イオン注入層２１を形成する（図５（ｃ））。続いて、絶縁膜１５Ａに、その上面から下面まで達する深さの開口部を、例えばドライエッチングにより形成する（前記「開口部形成工程」、図５（ｄ））。つぎに、フォトレジスト（ＰＲ）をマスクとして、ゲート電極であるＮｉ層（第１金属層）１６およびＡｕ層（第２金属層）１７をこの順にそれぞれe-gun蒸着し、リフトオフによりゲート電極を形成する（前記「第１金属層形成工程」および前記「第２金属層形成工程」、図５（ｆ））。このとき、フォトレジスト開口幅をゲート開口幅（前記開口部の幅）よりも大きくすることで、ゲート電極にひさし（突出部、ＦＰ電極）を形成することができる。また、ゲート電極を構成するＮｉ層（第１金属層）１６の厚さを絶縁膜１５Ａ（ＦＰ膜）よりも厚く形成することで、ゲート電極下部（ゲート電極部）両端におけるＡｕ（第２金属層形成材料）の拡散と、半導体層構成元素（例えばＧａ）の這い上がりを防止する。なお、Ｎｉは高融点金属であるため、膜厚を厚くする場合にe-gunで連続的に長時間蒸着すると、レジストが高温になり変質するなどの不具合を起こすことがある。このレジストの変質を防止するためには、例えば、Ｎｉの蒸着を必要な膜厚に応じて数回に分ければ良い。図５（ｆ）の素子は、このまま本発明のＭＥＳＦＥＴとして用いることもできるが、さらに、例えばプラズマＣＶＤにより、前記ゲート電極上面、前記ゲート電極側面、ソース電極１８上面、および度連電極１９上面を覆うように、絶縁膜（層間絶縁膜、ＦＳ膜）１５Ｂを形成しても良い（図５（ｇ））。なお、図５（ｇ）では、便宜上、絶縁膜１５Ａおよび絶縁膜１５Ｂの境界を実線で示しているが、絶縁膜１５Ａおよび絶縁膜１５Ｂが同じ材質で形成されている場合は、両者の境界は明確でない。さらに、スルーホール（図示せず）とＦＳ電極２０を形成し（図５（ｈ））、スルーホール部分にスパッタおよびＡｕメッキを用いて配線（図示せず）と電極パッド（図示せず）を形成し、図１Ａに示すＭＥＳＦＥＴを製造することができる。
【００３２】
つぎに、図２Ａの断面図に、本実施形態のＭＥＳＦＥＴのさらに別の変形例を示す。図２Ｂの断面図に、図２ＡのＭＥＳＦＥＴのゲート電極およびその周囲の構造を模式的に示す。これらの図に示すとおり、このＭＥＳＦＥＴは、ゲート電極において、第２金属層１７下面の全体が第１金属層１６上面の上方に重なっている。すなわち、第２金属層１７下面の面積が、第１金属層１６上面の面積以下であり、かつ、第２金属層１７下面が、第１金属層１６上面からはみ出していない。また、同図では、第１金属層１６の厚みは、絶縁膜１５Ａの厚みよりも小さい。前記ゲート電極上部の突出部（フィールドプレート電極）は、第２金属層１７のみから形成されている。これら以外は、図２Ａおよび図２Ｂに示すＭＥＳＦＥＴは、図１Ａおよび図１Ｂに示すＭＥＳＦＥＴと同様である。
【００３３】
図示のとおり、このＭＥＳＦＥＴは、絶縁膜１５Ａと第１金属層１６側面との接触部分に、第２金属層１７が接触していない。図９を用いて説明したとおり、絶縁膜と第１金属層側面との接触部分では、前記第１金属層形成材料（図９ではＮｉ）および前記第２金属層形成材料（図９ではＡｕ）の相互拡散が起こりやすいことを、本発明者らは検証している。本実施形態のＭＥＳＦＥＴでは、絶縁膜１５Ａと第１金属層１６側面との接触部分に第２金属層１７が接触しないことにより、第１金属層１６形成材料および第２金属層１７形成材料の相互拡散が抑制できる。これにより、第２金属層１６形成材料（例えばＡｕ）が絶縁膜１５Ａ中に拡散しないため、第２金属層１７形成材料が絶縁膜１５Ａを介して前記半導体層に接触することが抑制される。したがって、前記半導体層の構成元素（例えばＧａ）が、前記ゲート電極中に拡散することも抑制可能である。以上の理由により、同図に示す構造のＭＥＳＦＥＴは、ゲートリーク電流の増加が抑制され、信頼性が高い。例えば、高温での通電においてもゲートリーク電流の増大が防止されたＭＥＳＦＥＴを提供することも可能である。また、図２Ａおよび図２Ｂの構造では、さらに、絶縁膜１５Ａが、第１金属層１６上面の縁を覆うように形成されている。このため、第１金属層１６側面および絶縁膜１５Ａの界面のカバレッジも良好であり、前記界面の隙間からの第２金属層１７形成材料の侵入も抑制できる。
【００３４】
また、図１Ａに示したＭＥＳＦＥＴと同様、ＦＰ電極（前記ゲート電極の突出部）、ファラデーシールド（ＦＳ）膜１５ＢおよびＦＳ電極２０は、なくても良い。図４の断面図に、図２ＡのＭＥＳＦＥＴの変形例を示す。図示のとおり、このＭＥＳＦＥＴは、前記ＦＰ電極（前記ゲート電極の突出部）、ファラデーシールド（ＦＳ）膜１５ＢおよびＦＳ電極２０がない以外は図２ＡのＭＥＳＦＥＴと同じである。ただし、前記のとおり、本発明のＭＥＳＦＥＴにおいて、ＦＳ膜およびＦＳ電極があれば、電界遮蔽の観点から好ましい。また、前記ＦＰ電極（前記ゲート電極の突出部）があれば、高耐圧と電流コラプス抑制を両立しやすいため好ましい。
【００３５】
また、第１金属層１６の厚みは、図２Ａおよび図２Ｂにおいては、絶縁膜１５Ａの厚みよりも小さいが、絶縁膜１５Ａの厚みと同じでもよいし、絶縁膜１５Ａの厚みよりも大きくても良い。
【００３６】
図２ＡのＭＥＳＦＥＴの製造方法も特に制限されないが、例えば、図６の工程図に示す方法で製造できる。同図の製造方法においては、前記ゲート電極の構造を、図２Ａおよび図２Ｂに示す構造とする。さらに、前記開口部形成工程および前記第１金属層形成工程（図６（ｄ））後、前記第２金属層形成工程（図６（ｆ））に先立ち、再度、絶縁膜１５Ａを、例えばプラズマＣＶＤにより、第１金属層１６上面の縁を覆うように形成する（図６（ｅ））。これにより、第１金属層１６側面および絶縁膜１５Ａの界面のカバレッジがさらに良好になる。これら以外は、図６の工程図に示す製造方法は、図５の工程図に示す製造方法と同様である。
【００３７】
［第２の実施形態］
つぎに、本発明の第２の実施形態について説明する。
【００３８】
図７Ａの断面図に、本実施形態（第２の実施形態）のＭＥＳＦＥＴの構造の一例を模式的に示す。図７Ｂの拡大図には、図７ＡのＭＥＳＦＥＴにおけるゲート電極およびその周囲の構造を示す。図示のとおり、このＭＥＳＦＥＴは、前記ゲート電極が、さらに、第３金属層（バリアメタル）２２を含み、第３金属層２２が、第１金属層１６および第２金属層１７の間に配置されている。第３金属層（バリアメタル）２２の形成材料は特に限定されないが、Ｍｏ、Ｐｔ、Ｗ、Ｔｉ、Ｔａ、ならびにこれらの窒化物およびシリサイドからなる群から選択される少なくとも一つから形成されていることが好ましく、Ｐｔが特に好ましい。これ以外は、このＭＥＳＦＥＴは、図１Ａおよび図１Ｂ（第１の実施形態）のＭＥＳＦＥＴと同様である。
【００３９】
本実施形態のＭＥＳＦＥＴは、第１金属層１６と第２金属層１７が、直接接触せず、第３金属層（バリアメタル）２２により分離されている。このため、第１金属層形成材料（例えばＮｉ）および第２金属層形成材料（例えばＡｕ）の相互拡散が、さらに効果的に抑制されている。これにより、第２金属層１７形成材料（例えばＡｕ）の絶縁膜１５Ａ中への拡散、および、第２金属層１７形成材料が絶縁膜１５Ａを介して前記半導体層に接触することも、さらに効果的に抑制される。したがって、本実施形態のＭＥＳＦＥＴは、第１の実施形態のＭＥＳＦＥＴよりも、さらに、ゲートリーク電流の増加が抑制され、信頼性が高い。
【００４０】
また、図８Ａの断面図に、本実施形態のＭＥＳＦＥＴの変形例の構造を模式的に示す。図８Ｂの拡大図には、図８ＡのＭＥＳＦＥＴにおけるゲート電極およびその周囲の構造を示す。このＭＥＳＦＥＴは、前記ゲート電極が、第３金属層（バリアメタル）２２を含むこと以外は、図２Ａおよび図２Ｂ（第１の実施形態の変形例）のＭＥＳＦＥＴと同様である。より具体的には、図８Ａおよび図８Ｂに示すとおり、このＭＥＳＦＥＴは、前記ゲート電極が、第３金属層（バリアメタル）２２を含み、第３金属層２２が、第１金属層１６および第２金属層１７の間に配置されている。第３金属層（バリアメタル）２２の形成材料は、図７Ａおよび図７ＢのＭＥＳＦＥＴと同様、特に限定されないが、Ｍｏ、Ｐｔ、Ｗ、Ｔｉ、Ｔａ、ならびにこれらの窒化物およびシリサイドからなる群から選択される少なくとも一つから形成されていることが好ましい。図８Ａおよび図８ＢのＭＥＳＦＥＴにおいては、第３金属層２２の形成材料は、Ｍｏが特に好ましい。このＭＥＳＦＥＴは、図７Ａおよび図７ＢのＭＥＳＦＥＴと同様の理由により、図２Ａおよび図２Ｂ（第１の実施形態の変形例）のＭＥＳＦＥＴよりも、さらに、ゲートリーク電流の増加が抑制され、信頼性が高い。
【００４１】
本実施形態のＭＥＳＦＥＴにおいては、第１の実施形態のＭＥＳＦＥＴと同様、ＦＰ電極（前記ゲート電極の突出部）、ファラデーシールド（ＦＳ）膜１５ＢおよびＦＳ電極２０は、なくても良いが、あれば好ましい。
【００４２】
本実施形態のＭＥＳＦＥＴの製造方法も特に制限されず、例えば、前記第１金属層および前記第２金属層の間に前記第３金属層を形成する以外は、第１の実施形態のＭＥＳＦＥＴと同様で良い。
【００４３】
以上、本発明を各実施形態に即して説明したが、前述の通り、前記各実施形態は例示であり、種々の変更が可能である。
【００４４】
前記絶縁膜（フィールドプレート膜）および前記ファラデーシールド膜の形成材料は、前記各材料等から自由に選ぶことが可能である。さらに他の絶縁膜を含む場合も、同様である。
【００４５】
また、前記半導体層は、III−Ｖ族半導体およびIII族窒化物半導体のみには限定されず、例えば、シリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、燐化物系半導体（ＡｌＩｎＧａＰなど）、ダイヤモンド（Ｃ）、セレン化物系半導体（ＺｎＭｇＳＳｅなど）など、どのような材料でも良い。
【００４６】
また、前記各実施形態では、電子走行層材料としてＧａＮを用いたが、窒化インジウムガリウム（ＩｎＧａＮ）、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＮなど他のIII族窒化物半導体を用いても良いし、Ｓｉ、ＳｉＣ等を用いても良い。
【００４７】
また、前記各実施形態では、電子供給層材料としてＡｌＧａＮを用いたが、電子走行層よりバンドギャップの大きい他のIII族窒化物半導体を用いても良い。前記III族窒化物半導体は、例えば、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＧａＮ、ＡｌＮなどであっても良い。
【００４８】
また、前記各実施形態では、電子供給層と電子走行層とのヘテロ接合構造を用いたが、電子供給層を設けなくても良い。この場合には、例えば、前記電子走行層を、ｎ型のＧａＮ等のIII族窒化物半導体、若しくは、ｎ型のＳｉ、ＳｉＣ等によって構成しても良い。
【００４９】
前記ゲート電極の形成材料は、前記各材料等から自由に選ぶことができる。また、前記オーミック電極（ソース電極およびドレイン電極）の形成材料は、特に限定されず、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌ／モリブデン（Ｍｏ）／Ａｕ、Ｔｉ／Ａｌ／ニオビウム（Ｎｂ）／Ａｕ、Ｔｉ／Ａｌなど、どのような材料でも良い。
【実施例】
【００５０】
［実施例１］
図１Ａに示す構造のＭＥＳＦＥＴを、図５の工程図およびその説明（第１の実施形態）に基づいて製造した。基板１０としては、ＳｉＣ（０００１）基板を用いた。その上に、ＡｌＮからなるバッファ層１１を２０ｎｍ、アンドープＧａＮチャネル層１２を２．０μｍ、アンドープＡｌ０．２Ｇａ０．８Ｎ電子供給層１３を２５０ｎｍ、およびＧａＮキャップ層１４を２０ｎｍ、ＭＯＶＰＥにより、前記順序でエピタキシャル成長層させた。ＦＰ膜１５ＡおよびＦＳ膜１５Ｂには、プラズマＣＶＤによるＳｉＮ膜を用い、厚さをそれぞれ６０ｎｍ、２００ｎｍとした。ゲート電極には、Ｎｉ／Ａｕ電極、オーミック電極にはＴｉ／Ａｌ／Ｎｉ／Ａｕ電極を用いた。ゲート電極のＮｉ層１６の厚さを、ＦＰ膜（絶縁膜）１５Ａの厚さよりも大きい８０ｎｍとし、Ａｕ層１７の厚さを３２０ｎｍとした。オーミック電極１８、１９の厚さは、それぞれ４００ｎｍとした。本実施例のＭＥＳＦＥＴは、ゲート電極下部（ゲート電極部）両端付近でのＡｕおよびＧａの拡散が抑制され、ゲートリーク電流が小さく高信頼なＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）であることを、透過電子顕微鏡（ＴＥＭ）観察、組成分析および通電試験により確認した。
【００５１】
［実施例２］
図１Ａに示す構造のＭＥＳＦＥＴを、図５の工程図およびその説明（第１の実施形態）に基づいて製造した。本実施例では、ＦＰ膜１５ＡとしてプラズマＣＶＤによるＳｉＯＮ膜を用い、厚さを１００ｎｍとした。また、ゲート電極のＮｉ層１６の厚さを、ＦＰ膜（絶縁膜）１５Ａの厚さよりも大きい１２０ｎｍとし、Ａｕ層１７の厚さを２８０ｎｍとした。これら以外は、実施例１のＭＥＳＦＥＴと同様とした。本実施例のＭＥＳＦＥＴは、ゲート電極下部（ゲート電極部）両端付近でのＡｕおよびＧａの拡散が抑制され、ゲートリーク電流が小さく高信頼なＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）であることを、透過電子顕微鏡（ＴＥＭ）観察、組成分析および通電試験により確認した。
【００５２】
なお、ＳｉＯＮ膜はＳｉＮ膜に比べて膜中に発生する内部応力が小さいことから、クラックの発生なしに成膜可能な膜厚を大きく取れる。また酸素組成比を増加することにより成膜可能膜厚が増大し、膜厚に関する設計自由度が大きいという利点があり、例えばＦＰ電極下のＦＰ膜（絶縁膜）の厚さを厚くすることにより、容量低減による高周波特性の改善が得られる。
【００５３】
［実施例３］
図２Ａに示す構造のＭＥＳＦＥＴを、図６の工程図およびその説明（第１の実施形態）に基づいて製造した。本実施例では、ゲート電極のＮｉ層１６の厚さを３５ｎｍとし、Ａｕ層１７の厚さを３６５ｎｍとした。また、本実施例では、Ｎｉ層（第１金属層）１６上面の幅（ソース電極からドレイン電極への方向の幅）は１．０μｍとし、Ａｕ層（第２金属層）１７上面（Ｎｉ層下面との界面）の幅（ソース電極からドレイン電極への方向の幅）は０．６μｍとした。Ａｕ層（第２金属層）１７の幅はＮｉ層（第１金属層）１６の幅よりも小さく、Ａｕ層（第２金属層）１７下面の全体がＮｉ層（第１金属層）１６上面の上方に重なっていた。これら以外の各構成要素の材質、厚さおよび構成は、実施例１と同様とした。本実施例のＭＥＳＦＥＴは、ゲート電極下部（ゲート電極部）両端付近でのＡｕおよびＧａの拡散が抑制され、ゲートリーク電流が小さく高信頼なＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）であることを、透過電子顕微鏡（ＴＥＭ）観察、組成分析および通電試験により確認した。
【００５４】
［実施例４］
ＦＰ膜（絶縁膜）１５Ａを、ＳｉＮに代えてＳｉＯＮとする以外は実施例３と同様のＭＥＳＦＥＴを製造した。本実施例のＭＥＳＦＥＴは、ゲート電極下部（ゲート電極部）両端付近でのＡｕおよびＧａの拡散が抑制され、ゲートリーク電流が小さく高信頼なＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）であることを、透過電子顕微鏡（ＴＥＭ）観察、組成分析および通電試験により確認した。
【００５５】
［実施例５］
図７Ａに示す構造のＭＥＳＦＥＴを製造した。本実施例では、ゲート電極を、Ｎｉ／Ｐｔ／Ａｕ電極とした。すなわち、前記ゲート電極は、Ｎｉ層（第１金属層）１６およびＡｕ層（第２金属層）１７の間に、Ｐｔ層（第３金属層）２２を含む。Ｎｉ層１６の厚さは８０ｎｍ、Ａｕ層１７の厚さは３２０ｎｍ、Ｐｔ層２２の厚さは２０ｎｍとした。これら以外の各構成要素の材質、厚さおよび構成は、実施例１と同様とし、実施例１のＭＥＳＦＥＴと同様の製造方法により製造した。本実施例のＭＥＳＦＥＴは、ゲート電極下部（ゲート電極部）両端付近でのＡｕおよびＧａの拡散が抑制され、ゲートリーク電流が小さく高信頼なＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）であることを、透過電子顕微鏡（ＴＥＭ）観察、組成分析および通電試験により確認した。
【００５６】
［実施例６］
ＦＰ膜（絶縁膜）１５Ａとして、ＳｉＮ膜に代えてプラズマＣＶＤによるＳｉＯＣ膜を用い、厚さを２００ｎｍとした。ゲート電極のＮｉ層１６の厚さを１２０ｎｍとし、Ａｕ層１７の厚さを２８０ｎｍ、Ｐｔ層２２の厚さは２０ｎｍとした。これら以外の各構成要素の材質、厚さおよび構成は、実施例５と同様として、ＭＥＳＦＥＴを製造した。本実施例のＭＥＳＦＥＴは、ゲート電極下部（ゲート電極部）両端付近でのＡｕおよびＧａの拡散が抑制され、ゲートリーク電流が小さく高信頼なＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）であることを、透過電子顕微鏡（ＴＥＭ）観察、組成分析および通電試験により確認した。
【００５７】
なお、ＳｉＯＣ膜はＳｉＮ膜に比べてストレスが小さいことから、窒化ガリウム系（III族窒化物半導体）電界効果トランジスタのキャリア発生を担っているＡｌＧａＮ層のピエゾ分極に影響を与えずに膜厚を厚くすることができる。
【００５８】
［実施例７］
図８Ａに示す構造のＭＥＳＦＥＴを製造した。本実施例では、ゲート電極を、Ｎｉ／Ｐｔ／Ａｕ電極とした。すなわち、前記ゲート電極は、Ｎｉ層（第１金属層）１６およびＡｕ層（第２金属層）１７の間に、Ｐｔ層（第３金属層）２２を含む。Ｎｉ層１６の厚さは８０ｎｍ、Ａｕ層１７の厚さは３２０ｎｍ、Ｐｔ層２２の厚さは２０ｎｍとした。これら以外の各構成要素の材質、厚さおよび構成は、実施例３と同様とし、実施例３のＭＥＳＦＥＴと同様の製造方法により製造した。本実施例のＭＥＳＦＥＴは、ゲート電極下部（ゲート電極部）両端付近でのＡｕおよびＧａの拡散が抑制され、ゲートリーク電流が小さく高信頼なＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）であることを、透過電子顕微鏡（ＴＥＭ）観察、組成分析および通電試験により確認した。
【００５９】
［実施例８］
ＦＰ膜（絶縁膜）１５Ａとして、ＳｉＮ膜に代えてプラズマＣＶＤによるＳｉＯＣ膜を用い、厚さを２００ｎｍとした。ゲート電極のＮｉ層１６の厚さを１２０ｎｍとし、Ａｕ層１７の厚さを２８０ｎｍ、Ｐｔ層２２の厚さは２０ｎｍとした。これら以外の各構成要素の材質、厚さおよび構成は、実施例７と同様として、ＭＥＳＦＥＴを製造した。本実施例のＭＥＳＦＥＴは、ゲート電極下部（ゲート電極部）両端付近でのＡｕおよびＧａの拡散が抑制され、ゲートリーク電流が小さく高信頼なＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）であることを、透過電子顕微鏡（ＴＥＭ）観察、組成分析および通電試験により確認した。
【００６０】
以上のように、前記各実施例によれば、ゲート電極下部のエッジにおけるＡｕの拡散と、Ｇａの電極側への拡散が抑制されていた。その結果、高温での通電試験におけるゲートリーク電流が抑制された、信頼性の高いＡｌＧａＮ／ＧａＮ系ＨＦＥＴが得られた。
【産業上の利用可能性】
【００６１】
以上、説明したとおり、本発明によれば、ゲートリーク電流の増加が抑制された信頼性の高いＭＥＳＦＥＴ（電界効果トランジスタ）、電界効果トランジスタの製造方法、および電子装置を提供することができる。前記のとおり、本発明の電子装置は、本発明のＭＥＳＦＥＴを含むことを特徴とする。本発明の電子装置としては、例えば、携帯電話基地局用増幅器、各種レーダ用増幅器等が挙げられるが、これに限定されず、電界効果トランジスタが使用される電子装置であれば、どのような装置でも良い。
【００６２】
上記の実施形態の一部または全部は、以下の付記のようにも記載しうるが、以下には限定されない。
【００６３】
（付記１）
半導体層、ソース電極、ドレイン電極、ゲート電極、および絶縁膜を有し、
前記ゲート電極は、第１金属層および第２金属層を含み、
前記第２金属層は、前記第１金属層よりも導電率が高く、
前記第１金属層の上方に、前記第２金属層が積層され、
前記ソース電極および前記ドレイン電極は、前記半導体層上にオーム性接触し、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に配置され、かつ、前記第１金属層により前記半導体層上にショットキー性接触し、
前記半導体層上における前記ソース電極および前記ゲート電極の間、ならびに、前記ゲート電極および前記ドレイン電極の間は、前記絶縁膜により覆われ、
かつ、
前記第２金属層下面の全体が前記第１金属層上面の上方に重なっているか、または、前記第１金属層の厚みが前記絶縁膜の厚み以上であることを特徴とする電界効果トランジスタ。
【００６４】
（付記２）
前記ゲート電極上部が、前記ソース電極側および前記ドレイン電極側に突出した突出部を有することを特徴とする付記１記載の電界効果トランジスタ。
【００６５】
（付記３）
前記半導体層が、III−Ｖ族半導体から形成されていることを特徴とする付記１または２に記載の電界効果トランジスタ。
【００６６】
（付記４）
前記半導体層が、III族窒化物半導体から形成されていることを特徴とする付記１から３のいずれか一項に記載の電界効果トランジスタ。
【００６７】
（付記５）
前記半導体層が、電子走行層および電子供給層を含み、前記電子供給層が、前記電子走行層の上方にヘテロ接合されていることを特徴とする付記１から４のいずれか一項に記載の電界効果トランジスタ。
【００６８】
（付記６）
前記第１金属層がＮｉから形成され、前記第２金属層がＡｕから形成されていることを特徴とする付記１から５のいずれか一項に記載の電界効果トランジスタ。
【００６９】
（付記７）
前記ゲート電極が、さらに、第３金属層を含み、前記第３金属層が、前記第１金属層および前記第２金属層の間に配置されていることを特徴とする付記１から６のいずれか一項に記載の電界効果トランジスタ。
【００７０】
（付記８）
前記第３金属層が、Ｍｏ、Ｐｔ、Ｗ、Ｔｉ、Ｔａ、ならびにこれらの窒化物およびシリサイドからなる群から選択される少なくとも一つから形成されていることを特徴とする付記７記載の電界効果トランジスタ。
【００７１】
（付記９）
前記絶縁膜が、少なくともシリコンおよび窒素を構成元素として含むことを特徴とする付記１から８のいずれか一項に記載の電界効果トランジスタ。
【００７２】
（付記１０）
前記絶縁膜が、少なくともシリコンおよび酸素を構成元素として含むことを特徴とする付記１から９のいずれか一項に記載の電界効果トランジスタ。
【００７３】
（付記１１）
前記半導体層上に前記ソース電極および前記ドレイン電極を形成する、オーミック電極形成工程と、
前記半導体層上における前記ソース電極および前記ドレイン電極の間に前記絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に、その上面から下面まで達する深さの開口部を形成する開口部形成工程と、
前記開口部を塞ぐように前記第１金属層を形成する第１金属層形成工程と、
前記第１金属層上方に前記第２金属層を積層させる第２金属層形成工程とを含むことを特徴とする、付記１から１０のいずれか一項に記載の電界効果トランジスタの製造方法。
【００７４】
（付記１２）
付記１から１０のいずれか一項に記載の電界効果トランジスタを含むことを特徴とする電子装置。
【符号の説明】
【００７５】
１０  基板
１１  バッファ層
１２  ＧａＮチャネル層
１３  ＡｌＧａＮ電子供給層
１４  ＧａＮキャップ層
１５Ａ  絶縁膜（フィールドプレート膜）
１５Ｂ  絶縁膜（ファラデーシールド膜）
１６  ゲート電極の第１金属層（Ｎｉ層）
１７  ゲート電極の第２金属層（Ａｕ層）
１８  ソース電極
１９  ドレイン電極
２０  ファラデーシールド電極
２１  絶縁イオン注入層
２２  ゲート電極の第３金属層（バリアメタル）
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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