(57)【要約】【課題】溝側面に側壁膜を形成する際に、側壁膜表面にエッチングダメージを受けることなく、側壁膜上面の溝開口部からの深さのばらつきを抑制して形成可能な方法を提供する。【解決手段】半導体基板主表面に形成された溝の側壁に第１の層を形成する工程、溝を保護膜で埋設する工程、保護膜の表面の高さが溝の開口部よりも低い位置になるようにドライエッチング法でエッチバックし、該エッチバックにより露出した第１の層をエッチング除去する工程、とを含む半導体装置の製造方法。【選択図】図１２
2011066303.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板主表面に形成された溝の側壁に第１の層を形成する工程、
前記溝を保護膜で埋設する工程、
前記保護膜の表面の高さが前記溝の開口部よりも低い位置になるようにドライエッチング法でエッチバックし、該エッチバックにより露出した第１の層をエッチング除去する工程、
とを含む半導体装置の製造方法。
【請求項２】
半導体基板主表面に第１、第２の溝および第１、第２の溝に挟まれた半導体ピラーを形成する工程、
前記第１、第２の溝の側壁に、前記半導体ピラーに対してゲート絶縁膜を介してゲート電極膜を形成する工程、
前記第１、第２の溝を保護膜で埋設する工程、
前記保護膜をエッチバックし、該エッチバックにより露出したゲート電極膜をエッチング除去する工程、
前記半導体ピラーの上部、下部それぞれに前記半導体ピラーと反対導電型の不純物拡散層を形成する工程、
とを含む半導体装置の製造方法。
【請求項３】
半導体基板の主表面に溝を設け、少なくとも該溝で分離され隣接する第１および第２の半導体領域を形成する工程、
前記溝内の第１、第２の半導体領域側壁上に絶縁膜、第１の層、および第２の層を順次被着する工程、
前記溝を保護膜で埋設する工程、
前記保護膜をエッチバックし、該エッチバックにより露出した第２の層をエッチング除去する工程、
とを含む半導体装置の製造方法であって、
前記絶縁膜と第２の層とは前記第１の層に設けた開口部を介して接続されており、
前記露出した第２の層をエッチング除去する工程の後、さらに前記第１および第２の半導体領域の一方の側の第２の層の表面の少なくとも一部を露出する開口を有するマスクを用いて第２の層を選択的に除去し、前記第１の層及び前記第１の層の開口部に前記絶縁膜を露出させ、露出した前記絶縁膜を除去して前記第１および第２の半導体領域の一方の側面を露出させる工程を含む半導体装置の製造方法。
【請求項４】
エッチバックする前の前記保護層の溝内表面には対水平面角度θ１の傾斜を含む窪みが設けられており、エッチバック後の当該箇所の傾斜の対水平面角度θ２がθ１よりも小さいことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記エッチバックは、前記保護層と前記保護層のエッチバックにより露出して除去される層の平坦部に対するエッチング速度が同じであり、前記保護層の傾斜部に対するエッチング速度が前記平坦部に対するエッチング速度より速くなる条件で実施される請求項４に記載の半導体装置の製造方法。
【請求項６】
前記エッチバックは、ＢＣｌ３を含むエッチングガスを用いて実施される請求項５に記載の半導体装置の製造方法。
【請求項７】
前記エッチバックを第２エッチバックとして、該第２エッチバック前に前記保護層の溝内表面に設けられる窪みは、前記溝内に前記溝の幅の半分以上、溝幅未満の範囲の膜厚の前記保護層を成膜した後、平坦化することなく前記溝周囲の構造物表面を露出させる第１エッチバックにより形成されたものである請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
半導体基板主表面に形成された溝を第１の層で埋設し、前記溝内の前記第１の層の上端が前記溝開口部の高さよりも所定の値だけ低くなるようにドライエッチング法でエッチバックする半導体装置の製造方法であって、エッチバックする前の前記第１の層の前記溝内表面には対水平面角度θ1の傾斜を含む窪みが設けられており、エッチバック後の当該箇所の傾斜の対水平面角度θ2がθ1よりも小さい半導体装置の製造方法。
【請求項９】
前記エッチバックは、前記第１の層の傾斜部に対するエッチング速度が平坦部に対するエッチング速度より速くなる条件で実施される請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記エッチバックは、ＢＣｌ３を含むエッチングガスを用いて実施される請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記エッチバックを第２エッチバックとして、該第２エッチバック前に前記第１の層の溝内表面に設けられる窪みは、前記溝内に前記溝の幅の半分以上、溝幅未満の範囲の膜厚の前記第１の層を成膜した後、平坦化することなく前記溝周囲の構造物表面を露出させる第１エッチバックにより形成されたものである請求項８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板に設けられた溝に膜を埋め込んだ後にエッチバックして膜表面の高さを溝の開口部から所望の深さの位置に設定する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、高集積度半導体デバイスの開発に拍車がかかり、そのアプローチの一つとして縦型ＭＯＳトランジスタの採用が検討されるようになった。例えば特許文献１（特開２００８−４９１５号公報）には、シリコン基板表面に設けられた溝によって形成されたシリコンフィンの上部と下部に第１、第２のソース／ドレイン領域を形成し、溝の側壁に誘電層を介して伝導性物質層を設けることでゲート電極を形成する技術が開示されている。この技術によれば、メモリセルが占める面積を半分以下に減らし、高集積度のＮＡＮＤフラッシュメモリアレイが得られる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−４９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１では、トレンチが形成された基板の全面に誘電層、伝導性物質層を蒸着した後、そのままエッチバックを実施することでトレンチの両側に側壁ゲートが互いに離れて形成されるようにしている。
【０００５】
一般に柱状シリコンに形成された縦型ＭＯＳトランジスタの側壁ゲート電極の上端の高さは、柱状シリコン上部に形成されたソース／ドレイン領域と側壁ゲート電極との重なり部分に寄生するソース／ドレイン・ゲート間容量を低減する必要から、柱状シリコン上端、すなわちトレンチ開口部の高さより所定の距離だけ低く設定する必要がある。このため、伝導性物質層のエッチバックは、トレンチの両側の側壁ゲート電極を分離した後も引き続きオーバーエッチングを施し、側壁ゲート電極の上端の高さを所定の高さにする必要がある。このオーバーエッチングは、側壁ゲート電極の上端部のみならず、側壁ゲート電極の側壁表面のエッチングが異常に進行した結果、部分的に薄い場所ができてしまったり、側壁ゲート電極の高さがばらついてしまうという問題があり、制御が極めて困難である。
【０００６】
本発明は、以上述べた従来技術の問題点に鑑みてなされたもので、溝側面に側壁膜を形成する際に、側壁膜表面にエッチングダメージを受けることなく、側壁膜上面の溝開口部からの深さのばらつきを抑制して形成可能な方法について提供するものである。
【０００７】
また、溝内に埋め込んだ膜をエッチバックして溝開口部から所望の位置に膜表面を設定する際に、その深さのばらつきを抑制して形成可能な方法について提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一実施態様によれば、
半導体基板主表面に形成された溝の側壁に第１の層を形成する工程、
前記溝を保護膜で埋設する工程、
前記保護膜の表面の高さが前記溝の開口部よりも低い位置になるようにドライエッチング法でエッチバックし、該エッチバックにより露出した第１の層をエッチング除去する工程、
とを含む半導体装置の製造方法が提供される。
【０００９】
本発明の一実施態様によれば、
半導体基板主表面に第１、第２の溝および第１、第２の溝に挟まれた半導体ピラーを形成する工程、
前記第１、第２の溝の側壁に、前記半導体ピラーに対してゲート絶縁膜を介してゲート電極膜を形成する工程、
前記第１、第２の溝を保護膜で埋設する工程、
前記保護膜をエッチバックし、該エッチバックにより露出したゲート電極膜をエッチング除去する工程、
前記半導体ピラーの上部、下部それぞれに前記半導体ピラーと反対導電型の不純物拡散層を形成する工程、
とを含む半導体装置の製造方法が提供される。
【００１０】
本発明の一実施態様によれば、
半導体基板の主表面に溝を設け、少なくとも該溝で分離され隣接する第１および第２の半導体領域を形成する工程、
前記溝内の第１、第２の半導体領域側壁上に絶縁膜、第１の層、および第２の層を順次被着する工程、
前記溝を保護膜で埋設する工程、
前記保護膜をエッチバックし、該エッチバックにより露出した第２の層をエッチング除去する工程、
とを含む半導体装置の製造方法であって、
前記絶縁膜と第２の層とは前記第１の層に設けた開口部を介して接続されており、
前記露出した第２の層をエッチング除去する工程の後、さらに前記第１および第２の半導体領域の一方の側の第２の層の表面の少なくとも一部を露出する開口を有するマスクを用いて第２の層を選択的に除去し、前記第１の層及び前記第１の層の開口部に前記絶縁膜を露出させ、露出した前記絶縁膜を除去して前記第１および第２の半導体領域の一方の側面を露出させる工程を含む半導体装置の製造方法が提供される。
【００１１】
また、本発明の別の実施態様によれば、半導体基板主表面に形成された溝を第１の層で埋設し、前記溝内の前記第１の層の上端が前記溝開口部の高さよりも所定の値だけ低くなるようにドライエッチング法でエッチバックする半導体装置の製造方法であって、エッチバックする前の前記第１の層の前記溝内表面には対水平面角度θ1の傾斜を含む窪みが設けられており、エッチバック後の当該箇所の傾斜の対水平面角度θ2がθ1よりも小さい半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、半導体基板表面に形成された溝を埋設した層をその上端部高さが溝開口部から所定の高さだけ低くなるようにエッチバックする際にウエハ内での高さのばらつきを低減できる。
【００１３】
また、本発明によれば、半導体基板表面に形成された溝の内壁に形成された膜の上端部高さを溝開口部から所望の高さだけ低くなるようにエッチバックする際にウエハ内での高さのばらつきを低減すると共に、膜表面の過剰なエッチングによる膜厚の減少を防止できる。
【００１４】
特に、本発明では、従来、時間により制御されたエッチング終点を、溝内に形成した膜表面の窪み形状によって自己整合的に制御できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係るＤＲＡＭのメモリセルアレイを示す回路図である。
【図２Ａ】図１に示すＤＲＡＭメモリセルアレイ回路に対応する平面図である。
【図２Ｂ】図２ＡのＸ−Ｘ’断面図である。
【図２Ｃ】図２ＡのＹ−Ｙ’断面図である。
【図３】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｙ−Ｙ’断面図である。
【図４】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｙ−Ｙ’断面図である。
【図５】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｙ−Ｙ’断面図である。
【図６】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｙ−Ｙ’断面図である。
【図７】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｂ’）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｘ１−Ｘ１’断面図、Ｙ−Ｙ’断面図である。
【図８】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｂ’）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｘ１−Ｘ１’断面図、Ｙ−Ｙ’断面図である。
【図９】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｂ’）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｘ１−Ｘ１’断面図、Ｙ−Ｙ’断面図である。
【図１０】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｂ’）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｘ１−Ｘ１’断面図、Ｙ−Ｙ’断面図である。
【図１１】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｂ’）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｘ１−Ｘ１’断面図、Ｙ−Ｙ’断面図である。
【図１２】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｂ’）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｘ１−Ｘ１’断面図、Ｙ−Ｙ’断面図である。
【図１３】保護膜表面の傾斜の変化を説明する概略図であり、（ａ）は保護膜第２エッチバック前、（ｂ）は保護膜第２エッチバック後の状態を示す。
【図１４】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｂ’）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｘ１−Ｘ１’断面図、Ｙ−Ｙ’断面図である。
【図１５】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｂ’）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｘ１−Ｘ１’断面図、Ｙ−Ｙ’断面図である。
【図１６】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｂ’）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｘ１−Ｘ１’断面図、Ｙ−Ｙ’断面図である。
【図１７】第１の実施形態による半導体装置の製造プロセスを説明する図であり、（ａ）は平面図、（ｂ）、（ｂ’）、（ｃ）はそれぞれ（ａ）のＸ−Ｘ’断面図、Ｘ１−Ｘ１’断面図、Ｙ−Ｙ’断面図である。
【図１８】第１の実施形態の変形例による半導体装置の製造プロセスを説明する図１２（ｂ）に対応するＸ−Ｘ’断面を示す工程断面図である。
【図１９】第１の実施形態の変形例による半導体装置の製造プロセスを説明する図１２（ｂ）に対応するＸ−Ｘ’断面を示す工程断面図である。
【図２０】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【図２１】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【図２２】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【図２３】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【図２４】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【図２５】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【図２６】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【図２７】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【図２８】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【図２９】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【図３０】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【図３１】第２の実施形態による半導体装置の製造プロセスを説明する図であり、図２ＡのＹ−Ｙ’断面を示す。
【発明を実施するための形態】
【００１６】
まず、本発明を適用した半導体装置の一例としてのＤＲＡＭデバイスの構成について簡単に説明する。
【００１７】
図１は、本発明の一実施形態に係るＤＲＡＭのメモリセルアレイを示す回路図である。
【００１８】
複数のワード線ＷＬと複数のビット線ＢＬとが互いに直交して配列され、各交点にはメモリセルＭＣが設けられている。各メモリセルＭＣは、選択用Ｎチャネル型ＭＯＳトランジスタＱとキャパシタＣとの直列回路で構成されており、選択用Ｎチャネル型ＭＯＳトランジスタＱのソース／ドレインの一方はキャパシタＣの一端と、ソース／ドレインの他方はビット線ＢＬ、ゲートはワード線ＷＬにそれぞれ接続され、キャパシタＣの他端には一定電位、例えば電源電位と接地電位との中間電位が与えられる。
【００１９】
図２Ａは図１に示すＤＲＡＭメモリセルアレイ回路に対応する平面図である。図２Ｂ、図２Ｃは、それぞれ図２ＡのＸ−Ｘ’断面図、Ｙ−Ｙ’断面図である。図２Ａは、主要な構成要素についてその構成がわかりやすいように層間絶縁膜等は省略して表示している。
【００２０】
これらの図を参照すると、Ｐ型シリコン基板１に形成され、ビット線形成用溝３Ｔと、ワード線形成用溝７Ｔに囲まれたシリコンピラー２がアレイ配置されている。シリコンピラー２に隣接するビット線形成用溝３Ｔの底部には導電材料で形成されたビット線３がＸ方向に延在している。ビット線３はビット線形成用溝３Ｔの内壁に設けられた絶縁膜８に形成された開口部を介してシリコンピラー２に形成されたＮ型不純物拡散層４と接続されている。一方、シリコンピラー２に隣接するワード線形成用溝７Ｔの側壁にはシリコンピラー２をゲート絶縁膜６を介して両側から挟むようにワード線７ａ、７ｂが設けられ、Ｙ方向に延在している。シリコンピラー２の上部にはＮ型不純物拡散層５が設けられ、Ｎ型不純物拡散層４と共に縦型ＭＯＳトランジスタのソース・ドレインを形成している。さらに、シリコンピラー２の上方には下部電極１３、誘電体膜１４、上部電極１５よりなるシリンダ型キャパシタが設けられ、下部電極１３はコンタクトプラグ１２を介してＮ型不純物拡散層５に接続されている。上部電極１５の上には層間絶縁膜１６、１７が設けられている。
【００２１】
＜実施の形態１＞
次に、第１の実施形態による半導体装置の製造プロセスについて説明する。
【００２２】
図３（ａ）〜図１２（ａ）、図１４（ａ）〜図１７（ａ）は平面図、図３（ｂ）〜図１２（ｂ）、図１４（ｂ）〜図１７（ｂ）、図１８、図１９はＸ−Ｘ’断面図、図７（ｂ’）図１２（ｂ’）、図１４（ｂ’）〜図１７（ｂ’）はＸ１−Ｘ１’断面図、図３（ｃ）〜図１２（ｃ）、図１４（ｃ）〜図１７（ｃ）はＹ−Ｙ’断面図で、第１の実施形態による半導体装置の製造プロセスについて示した図である。ここでは、図２Ａ、図２Ｂ、図２Ｃのワード線形成用溝７Ｔ内にワード線７ａ、７ｂを形成するプロセスに本発明を適用した例について説明する。
【００２３】
図３（ａ）、図３（ｂ）、図３（ｃ）に示すように、Ｐ導電型シリコン基板１上に、膜厚３０ｎｍのマスク窒化膜２１を形成する。
【００２４】
マスク窒化膜２１上に、フォトリソグラフィー技術を用いてフォトレジストマスク２２を形成する。フォトレジストマスクパターンは、Ｙ方向に幅６０ｎｍ、間隔６０ｎｍを持つライン＆スペースパターンで形成した（図３（ａ））。
【００２５】
フォトレジストマスク２２をマスクにして、マスク窒化膜２１とシリコン基板１を順次エッチングし、Ｘ方向に延在するシリコンフィン２’とビット線形成用溝３Ｔを形成する。この例では、シリコン基板１を３００ｎｍエッチングした。
【００２６】
次に、図４（ａ）、図４（ｂ）、図４（ｃ）に示すように、フォトレジストマスク２２を除去する。続いて、シリコンフィン２’側壁、ビット線形成用溝３Ｔ底面を被覆し、シリコンフィン２’の２つの側面のうちの片方の側面の底部に取り除かれた開口部分（開口部分をビットコンタクトと呼ぶ）を持つ絶縁膜８を例えばシリコン酸化膜で形成し、ビット線形成用溝３Ｔ底部にビット線３を形成することでビット線３はビットコンタクトを介してシリコンフィン２’側壁と接続される。ビット線３が接続したシリコンフィン２’の側壁部分に、砒素不純物から成るＮ型不純物拡散層４を形成する。ビット線３は、ビット線形成用溝３Ｔ底面から高さ１００ｎｍの高さを持ち、シリコンフィン２’側壁に沿ってＸ方向に延在して形成される。これら、ビット線、ビットコンタクト、不純物拡散層４の形成方法は、特開２００９−１０３６６号公報（図８〜１４）に開示されている方法などを用いて形成することができる。
【００２７】
次に、図５（ａ）、図５（ｂ）、図５（ｃ）に示すように、ビット線形成用溝３Ｔ内を埋め込むように、埋め込み絶縁膜を形成する。埋め込み絶縁膜としてシリコン酸化膜を溝内を埋めてシリコン基板表面全面に形成した後、ＣＭＰ法を用いて研磨除去して、ビット線形成用溝３Ｔ内に埋め込み絶縁膜９を埋め込む。
【００２８】
次に、図６（ａ）に示すように、フォトリソグラフィー技術を用いて、Ｙ方向に延在し、Ｘ方向に幅６０ｎｍ、間隔６０ｎｍで形成されたフォトレジストマスク２３を形成する。
【００２９】
次に、図７（ａ）、図７（ｂ）、図７（ｂ’）、図７（ｃ）に示すように、フォトレジストマスク２３をマスクにマスク窒化膜２１とシリコンフィン２’を順次エッチングし、また、フォトレジストマスク２３をマスクとしてビット線形成用溝３Ｔ内の埋め込み絶縁膜９エッチングすることでシリコンピラー２とワード線形成用溝７Ｔを形成する。シリコン基板１を深さ１５０ｎｍエッチングして、高さ１５０ｎｍのシリコンピラー２を形成する。一方、埋め込み絶縁膜９は深さ１８０ｎｍエッチングし、ビット線３上面上には埋め込み絶縁膜９を約５０ｎｍ残し、ビット線上面は露出しないようにエッチングする。埋め込み絶縁膜９から成る埋め込み絶縁膜ピラー９’と、Ｘ方向に隣接する埋め込み絶縁膜ピラー間に埋め込み絶縁膜溝７Ｔｂが形成される。シリコンピラー側壁と埋め込み絶縁膜ピラー側壁、及び、第２溝７Ｔａ底面と埋め込み絶縁膜溝７Ｔｂ底面は、それぞれＹ方向に連なってワード線形成用溝７Ｔが形成される。
【００３０】
シリコンピラー２、埋め込み絶縁膜ピラー９’は、基板に平行な平面で見てＸ方向、Ｙ方向それぞれに６０ｎｍの幅を持つ略矩形形状を有する。
【００３１】
次に、図８（ａ）、図８（ｂ）、図８（ｂ’）、図８（ｃ）に示すように、シリコンピラー２の側壁上、ワード線形成用溝７Ｔ底面上に、ゲート絶縁膜６を形成する。材料にはシリコン酸化膜を用いた。形成方法は熱酸化法を用い、膜厚５ｎｍで形成した。材料、形成方法はこれに限定されず、シリコン酸窒化膜や、ＣＶＤ法を用いた高誘電率金属酸化膜などを用いることもできる。
【００３２】
続いて、ゲート電極膜７を形成する。材料には窒化チタン膜を用いた。膜厚は２０ｎｍで形成した。
【００３３】
ゲート電極膜７をエッチバックして、シリコンピラー側壁、埋め込み絶縁膜側壁にゲート電極（ワード線７ａ、７ｂの前駆体という意味で７ａ’、７ｂ’とする）を形成する（このエッチングをゲート電極エッチバックと呼ぶことにする）。ここでは、マスク窒化膜２１上及びワード線形成用溝７Ｔ底面上、埋め込み絶縁膜上及び埋め込み絶縁膜溝底面上のゲート電極膜７をエッチング除去することでゲート電極７ａ’、７ｂ’を分離形成する。このとき、ゲート電極膜７の膜厚のばらつきやエッチングレートのばらつきを考慮し、エッチング残りを回避する目的で、さらにゲート電極膜に対してオーバーエッチを加える。ゲート電極上面の位置は、マスク窒化膜２１上面から、ｈ８＝約１０〜３０ｎｍ、埋め込み絶縁膜上面からｈ８’＝約１０〜３０ｎｍリセスされる（図８（ｂ）、（ｂ’））。リセス量ｈ８、ｈ８’は、ゲート電極膜３と同等の厚さ（本例では２０ｎｍ）の量を行えば良い。エッチングは、塩素系ガスを含むガスを用いて行った。エッチング量は、ゲート電極膜と同等の厚さ程度の少ないエッチング量であるので、ゲート電極の側壁方向のエッチングが進んで横方向の幅が薄くなる、側壁表面がエッチングでたたかれて荒れる、上面のエッチングが進んで高さのばらつきが大きくなるなどの問題の発生はない。
【００３４】
ゲート電極７ａ’、７ｂ’は、シリコンピラー２側壁と埋め込み絶縁膜９側壁に渡ってＹ方向に延在して形成される（図８（ａ））。Ｘ方向に隣接するシリコンピラー間、埋め込み絶縁膜ピラー間で、ゲート電極７ａ’、７ｂ’は電気的に分離される。
【００３５】
次に、図９（ａ）に示すように、ワード線形成用溝７Ｔを保護膜１０で埋め込む。この時、図９（ｂ）に示すように、Ｘ−Ｘ’断面ではワード線形成用溝（７Ｔａとする）中央部上方に、傾斜部ｂ９と、底部ａ９を持つ窪みができるように保護膜１０を形成する。図９（ｂ’）に示すように、Ｘ１−Ｘ１’断面ではワード線形成用溝（７Ｔｂとする）中央部上方にはＸ−Ｘ’断面のワード線形成用溝７Ｔａに形成された窪みと同様の形状の、傾斜部ｂ９’、底部ａ９’を持つ窪みが形成される。
【００３６】
保護膜１０の材料にはシリコン酸化膜を用いた。成長方法はＬＰＣＶＤ法で行った。成長方法はこれに限定されず、プラズマＣＶＤ法、ＡＬＤ法などの形成方法を用いても良い。このような窪み形状を得るためには、ワード線形成用溝幅（ゲート電極を除く）の半分以上、ワード線形成用溝幅未満の範囲の膜厚で形成する。ここでは、５０ｎｍ厚に形成した。
【００３７】
プラズマＣＶＤ法で形成した膜のように、段差被覆性が良くない膜の場合、ワード線形成用溝底部にボイドが形成される場合がある。このようなボイドが形成される膜であっても、後の図１４に示す工程の段階において、ボイドの上部が露出しないような位置に形成されたボイドであれば問題はない。
【００３８】
次に、図１０に示すように、保護膜１０をエッチバックし、マスク窒化膜２１上部を露出させる（このエッチングを保護膜第１エッチバックと呼ぶ）。この工程では、保護膜１０表面はほぼその形状を残して、高さが低い位置に移動し、傾斜部ｂ１０，底部ａ１０を持つ窪みが形成される（図１０（ｂ））。このときの窪みにおける保護膜表面の水平面に対する角度（窪みの底部ａ１０から傾斜部ｂ１０への仰角）をθ１とする。
【００３９】
エッチングは、フッ素系ガスであるＣＦ４を含むガスを用いて行った。条件の一例を下記に示す。
【００４０】
ガス：ＣＦ４：１００ｓｃｃｍ
バイアスパワー：１８０Ｗ
ソースパワー：１５００Ｗ
圧力：０．５３Ｐａ（４ｍＴｏｒｒ）
【００４１】
尚、ガスは、これらに限定されず、一般的なシリコン酸化膜のドライエッチング用のガスを用いることができる。このエッチングでは、ゲート電極上面ｃ１０は露出しないように行う。その理由は、フッ素系ガスのエッチングでゲート電極材料である窒化チタン膜をエッチングすると、反応生成物（ＴｉＦ系）が生成されやすく、窒化チタン膜上、マスク絶縁膜上に付着する。この反応生成物はアッシング等で除去することが困難であり、異物として残りやすいという問題があるからである。
【００４２】
次に、ゲート電極の高さをリセスさせるためのエッチングを図１１〜図１２の工程において行う（このエッチングを保護膜第２エッチバックと呼ぶ）。保護膜第２エッチバックの方法は、エッチングガスに三塩化ホウ素（ＢＣｌ３）を含むガスを用いて行う。
【００４３】
ＢＣｌ３ガスによるシリコン酸化膜のエッチングは、物理的エッチング要素の効果が大きいが、これに加えて還元反応を促進する作用が加わってシリコン酸化膜のエッチングが進む。図１０の工程で形成された窪み部は、高さが低い位置に移動し、傾斜部ｂ１１，底部ａ１１を持つ窪みが形成される。保護膜のエッチングが進むと、次に、ゲート電極の窒化チタン膜上部が露出し始め、窒化チタン膜はＢＣｌ３ガスによりエッチングされ始める。ＢＣｌ３による窒化チタン膜のエッチングも、物理的エッチング要素による作用が大きいが、これに加えてＢＣｌ３に含まれる塩素ガスによる化学的エッチング要素の成分も加わってエッチングが進む。窒化チタンの上面の形状は、図１０の工程の保護膜１０の形状を反映して、傾斜部ｂ１１よりも緩い傾きを持つ。
【００４４】
ＢＣｌ３ガスを用いたエッチングでは、窒化チタン膜をＣＦ４を用いてエッチングした場合に生成されるような除去困難な反応生成物が発生するような問題は生じない。
【００４５】
平面で見て、窒化チタン膜の上面の露出されている部分は、幅２０ｎｍで縦長形状のスリット状を有しており、このような狭い幅の窒化チタンをエッチングしなければならない。しかしながらこのような幅の狭いスリット状の材料の物理的エッチングによるエッチングでは、エッチング途中で形成される高アスペクトな溝底部へのエッチングイオンの入射がされにくいので、エッチングが進みにくい。本発明では、窒化チタンの側壁に接して存在する保護膜１０のエッチングを進行させて保護膜１０の高さを下げることにより、窒化チタン膜の側壁を露出させ、窒化チタン膜の上面に加えて側面からもエッチングイオンを入射させてエッチングすることにより、エッチングを促進させることができる。
【００４６】
エッチング条件の一例を下記に示す。
ガス：ＢＣｌ３  １２０ｓｃｃｍ
バイアスパワー：８０Ｗ
ソースパワー：８００Ｗ
圧力：０．６７Ｐａ（５ｍＴｏｒｒ）
【００４７】
このエッチングでの平坦部のエッチング速度は、保護膜のシリコン酸化膜で３０ｎｍ／分、窒化チタン膜で３０ｎｍ／分とほぼ同じエッチング速度である。物理的エッチング作用が大きいエッチングのため、エッチング速度は比較的遅い。
【００４８】
一方、保護膜の傾斜部ｂ１１部分は、急峻な傾斜を有しており、物理的エッチングの特性によりシリコン酸化膜の底部ａ１１及び緩い傾斜部を持つ窒化チタン膜の部分ｃ１１よりも、約５倍速い速度で進むことが実験により確認された。
【００４９】
図１２に示すように、窪み部の底部よりも傾斜部の方がより速いエッチングが進行するに従い、傾斜部の傾斜は次第に緩やかになる。その結果、窪み部の形状は緩やかなＵ字状になり、底部は概ね平坦状となる。物理的エッチングでは、傾斜部ではスパッタリング効果が大きく作用してエッチングが速く進むが、平坦部ではスパッタリング効果が減り、デポジション膜の堆積速度が増すため、平坦状になった保護膜底部ではエッチング速度が遅くなる。傾斜部に対して平坦部のエッチング速度が遅いことに加え、細溝の中のエッチングのためマイクロローディング効果が作用して、傾斜部に対して平坦部のエッチング速度は１／５以下となり、平坦部の形状が形成され始めると、急激に深さ方向にエッチングが進まなくなることが見出された。
【００５０】
すなわち、細溝内に設けられた保護膜のエッチバックの場合は、エッチバックに用いるガスは少なくともそれによるエッチングが物理的エッチングの特性を有しておればよく、必ずしも化学的エッチング特性に対して優勢でなくともよい。
【００５１】
さらに、保護膜１０のエッチングの進行が遅くなると、それに伴い窒化チタン膜のエッチングも遅くなることを発明者は見出した。これは、図１１の工程で述べたように、物理的エッチングでは幅の狭い窒化チタン部分のエッチングが進行しにくいという特性と、保護膜１０上底部で優勢となったデポジション膜の堆積が窒化チタン膜上にも堆積されるようになることが原因と考えられる。
【００５２】
この結果、保護膜の窪みの底部が平坦状になるところまでエッチングが進むと、シリコン酸化膜の底部の深さのエッチングによる変化量は小さくなり、それに伴い窒化チタン膜のリセス量ｈ１２のエッチングによる変化量も小さくなる。かくして、保護膜１０の窪みの底部が平坦状になるところまでエッチングが進んだ時点で、窒化チタン膜のリセス量の変化量が安定するので、オーバーエッチングを加えてもリセス量の変動は小さくて済む。よって、オーバーエッチングを十分に加えることができるので、チップ内、ウエハ面内でリセス量を揃えることができることを発明者は見出した。このリセス量ｈ１２は、図９の工程の保護膜成長時の窪みの傾斜形状に依存しており、傾斜を急峻にすることによりリセス量を大きく、傾斜を緩やかにすることによりリセス量を小さくして、リセス量ｈ１２を制御できることがわかった。従来、エッチング時間で制御していたいリセス量を、保護膜成長時の窪みの傾斜形状を制御することにより、リセス量を制御することができるようになる。図１３に示すように、このようにして、窪みにおける保護膜表面の水平面に対する角度（窪みの底部ａ１２近傍での仰角：図１３（ｂ）参照）θ２はθ１（図１３（ａ）参照）よりも小さく、０°に近いところで自動的にエッチングを終了させることができる。
【００５３】
尚、図１１〜１２工程のエッチング条件では、希釈ガスとして不揮発性ガスのアルゴン、へリウム、ネオン、キセノンなどを含ませてもよい。また、窒化チタン膜の化学的エッチング効果を促進させるため塩素ガスを含ませても良い。
【００５４】
図１０の工程の保護膜第１エッチバックはＣＦ４を用いたガスで行っている。これは、シリコン酸化膜のエッチング速度が速いＣＦ４を用いることにより生産性が向上するためである。生産性に問題なければ保護膜第１エッチバックを、保護膜第２エッチバックで用いた条件を用いて行っても良い。但し、保護膜第１エッチバック条件でのシリコン酸化膜のエッチング速度は１２０ｎｍ／分であるのに対し、保護膜第２エッチバック条件でのシリコン酸化膜のエッチング速度は３０ｎｍ／分であるため、エッチング時間が約４倍長くなる。以上により、ワード線７ａ、７ｂが形成される。なお、ワード線は半導体ピラー２を挟む１組のワード線毎に動作し、保護膜１０で分離されたワード線７ａ、７ｂは異なる組である。
【００５５】
次に、図１４に示すように、層間膜１１としてシリコン酸化膜をＣＶＤ法で成長する。成膜した層間膜をＣＭＰ法で研磨除去し、マスク窒化膜２１を露出させ、リセスしたワード線形成用溝７Ｔ内に埋め込む。
【００５６】
図１５に示すように、マスク窒化膜２１を除去し、シリコンピラー２の表面２ｓを露出させる。この部分をシリコンピラー開口部と呼ぶ。
【００５７】
図１６に示すように、シリコンピラー上部に、不純物を導入してＮ型不純物拡散層５を形成する。導入は、砒素を、エネルギー３０ＫｅＶ、ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２でイオン注入により行った。
【００５８】
図１７に示すように、シリコンピラー開口部を埋め込むようにコンタクトプラグ１２を形成する。材料は、リンドープトシリコン膜を用いた。材料は、これに限定されず、砒素ドープトシリコン膜や、チタン膜、窒化チタン膜、タングステン膜の積層膜などを用いることができる。成膜は、シリコンピラー上面開口部を埋め込むように形成される。
【００５９】
コンタクトプラグ材料を、ＣＭＰ法を用いて研磨除去し、層間膜上面を露出させる。形成方法としては、ＣＭＰ法以外にもドライエッチング技術を用いてエッチバックして形成しても良い。
【００６０】
以降は、図２に示すように、コンタクトプラグ１２に接続する下部電極１３、誘電体膜１４、上部電極１５よりなるシリンダ型キャパシタを形成する。さらに上部電極１５の上に層間絶縁膜１６、１７を形成する。層間絶縁膜１６上には、キャパシタ層間膜を貫き、ワード線７ａ、７ｂ、ビット線３と電気的に接続するコンタクト（不図示）をそれぞれ形成する。それぞれのコンタクトに接続する配線（不図示）を形成する。配線上に層間絶縁膜１７を形成する。
【００６１】
以上の工程を経て、ピラー型ＭＯＳ構造を持つメモリセルトランジスタと、ピラー型ＭＯＳの下部に形成されるソース／ドレインに接続されるビット線と、ピラー型ＭＯＳの上部のドレイン／ソースに接続されるキャパシタを有するＤＲＡＭが形成される。
【００６２】
図１２の工程では、保護膜の窪み部が、平坦状になる所まで進むとゲート電極のリセス量をそれよりも大きくすることができなかったが、本実施形態の変形例として、さらにゲート電極のリセス量を深くする方法を開示する。図１８，１９は、図１２（ｂ）に対応するＸ−Ｘ’断面を示す工程断面図である。
【００６３】
図１２の工程の後に、塩素ガスを含むエッチングを行う。塩素系ガスを用いて窒化チタン膜をエッチングすることにより化学的エッチングが作用し、窒化チタン膜の高さを、リセス量ｈ１７まで下げることが可能である。エッチング条件の一例を下記に示す。
【００６４】
ガス：塩素Ｃｌ２  １４０ｓｃｃｍ
バイアスパワー：０Ｗ
ソースパワー：１２００Ｗ
圧力：１．３３Ｐａ（１０ｍＴｏｒｒ）
【００６５】
リセス量をさらに大きくしたい場合には、図１８の工程の後に、同じ条件でさらにエッチングを行う。第１保護膜上面より低い位置のリセス量ｈ１８まで下げることが可能である。尚、第１保護膜１０やゲート絶縁膜６等のシリコン酸化膜は殆どエッチングされない。
【００６６】
本工程の後の工程は、図１４以降の工程と同じ工程を行う。
【００６７】
塩素系ガスのエッチングは化学的エッチング作用が大きいため、窒化チタン膜上に反応生成物などが存在すると、エッチングの進行が阻害されやすく、リセス量のばらつきを生じさせることがある。その場合には、エッチングする前の表面の状態を清浄化して行う。
【００６８】
本実施形態では、シリコン基板に溝を設けることでシリコンピラーを形成し、シリコンピラー側壁にゲート絶縁膜、ゲート電極膜である窒化チタン膜を順次形成した後、溝内にシリコン酸化膜よりなる保護膜を埋め込む。次に、保護膜をエッチバックして保護膜表面を所望の深さまでリセスさせる。当該エッチバック時、もしくは、その後に、露出した窒化チタン膜をエッチング除去することで、ゲート電極を形成する。シリコンピラーの上部、下部にシリコンピラーと反対導電型の不純物拡散層を設けて縦型ＭＯＳトランジスタを得る。エッチバックおよび窒化チタン膜のエッチング時に窒化チタン膜表面を保護膜で覆っていることから、窒化チタン膜表面のエッチングダメージを回避でき、かつ、窒化チタン膜上端の深さのばらつきを抑制することができる。
【００６９】
また、溝内に設けた保護膜表面に窪みを設けて保護膜表面に水平面に対して角度を設け、ドライエッチング法でエッチバックして、保護膜表面の窪みにおける水平面に対する角度が小さくなり、Ｕ字形状となったところでエッチングを終了させることで、保護膜のリセスの深さのばらつきを低減することができる。従来のエッチバック技術では、膜表面の形状はエッチバック前と後とで変化がないのが普通で、エッチバック後の膜表面を平坦にする目的で、エッチバック前の膜表面を平坦にしてからエッチバックするのが一般的であった。
これらを組み合わせることで、より好適な半導体装置の製造方法を提供できる。
【００７０】
＜実施の形態２＞
次に、第２の実施形態による半導体装置の製造プロセスについて説明する。
【００７１】
図２０〜図３１は第２の実施形態による半導体装置の製造プロセスについて示した図である。図２０〜図３１は図２ＡのＹ−Ｙ’断面図を示す。
【００７２】
ここでは、図２Ａ、図２Ｂ、図２Ｃのビット線３と、シリコンピラー２に形成されたＮ型不純物拡散層４とを接続する開口部ｗ２９を形成するプロセスに本発明を適用した例について説明する。
【００７３】
図３でビット線形成用溝３Ｔを形成した後、図２０に示すように、シリコンフィン２’側壁、ビット線形成用底面を覆ってシリコン酸化膜よりなる絶縁膜８を形成する。導電材料膜を、ビット線形成用溝を埋め込むように形成する。材料は例えばリンドープトシリコン膜である。
【００７４】
導電材料膜をエッチバックして、ビット線形成用溝底面から高さ約１００ｎｍの高さを持つ導電材料膜３ａを形成する。導電材料膜３ａは、平面で見てＸ方向に延在して形成される。
【００７５】
次に、図２１に示すように、シリコン窒化膜を、導電材料膜３ａ上、絶縁膜８上、およびマスク窒化膜上を被覆するように形成し、エッチバックして、ビット線形成用溝側壁の絶縁膜８上にスペーサ３１を形成する。導電材料膜３ａの上面を露出させる。
【００７６】
次に、図２２に示すように、導電材料膜３ａをエッチバックして、ビット線形成用溝底部からの高さを５０ｎｍまでリセスする。エッチバックはスペーサ３１下の導電材料膜３ａの一部が除去され、絶縁膜８が露出してスペーサ３１に側面開口部ｗ２１を形成する。
【００７７】
次に、図２３に示すように、膜３２を形成する。材料は窒化チタン膜を用いた。成膜はＣＶＤ法を用いて、膜厚２０ｎｍで形成した。
【００７８】
次に、図２４に示すように、実施の形態１の図８の工程と同様に、膜３２をエッチバックして、スペーサ３２を形成する。
【００７９】
次に、図２５に示すように、実施の形態１の図９の工程の保護膜１０と同様に、保護膜３３を形成する。
【００８０】
次に、図２６に示すように、実施の形態１の図１０の工程と同様に、保護膜３３に対して保護膜第１エッチバックを行う。
【００８１】
図２７〜２８に示すように、実施の形態１の図１１〜１２と同様に、保護膜第２エッチバックを行う。実施の形態１の図１２の工程で述べたように、本方法を用いれば、チップ内、ウエハ面内で高さが揃ったリセス量ｈ２７を持つスペーサ３２を形成することができる。かつ、ビット線形成用溝間の側壁の両側に形成された２つのスペーサ３２の間に保護膜３３を埋設させることができる。
【００８２】
次に、図２９に示すように、マスク窒化膜２１上面から、ビット線形成用溝内のスペーサ３２、保護膜３３上面の半分程度を覆い、平面で見てＹ方向に延在する、マスク膜３４を形成する。マスク膜３４によりビット線形成用溝間の側壁の両側に形成された２つのスペーサ３２のうち、片方のスペーサ３２の上面の少なくとも一部が露出される。ここでは、実施の形態１の図７の工程で形成されるシリコンピラー２として残るシリコンフィン２’の側面のスペーサ３２の上面の一部または全部が少なくとも露出されるようにマスク膜３４に開口を設ける。
【００８３】
図２８の工程で、リセス量ｈ２７の大きさがチップ内、ウエハ面内で揃って形成されているため、ビット線形成用溝内を半分開口するマスク膜の形成を容易に行うことができる。
【００８４】
次に、図３０に示すように、マスク膜を用いて、上面が露出されているスペーサ３２を選択的にエッチング除去し、側面開口部ｗ２１に絶縁膜８を露出させる。続いて、側面開口部ｗ２１に露出する絶縁膜８を選択的に除去して、シリコンフィンを露出する側面開口部ｗ２９を形成する。
【００８５】
次に、図３１に示すように、マスク膜３４、保護膜３３、スペーサ３２を除去する。導電材料膜を、ビット線形成用溝を埋め込むように形成する。導電材料膜をエッチバックして、導電材料膜３ａの上に厚さ約５０ｎｍの導電材料膜３ｂを形成する。導電材料膜３ｂは、側面開口部ｗ２９を介して、シリコンフィン側面と接続される。導電材料膜３ｂの材料は例えばリンドープトシリコン膜であり、導電材料膜３ｂから不純物のリンを拡散してＮ型不純物拡散層４を形成する。この工程の後は、実施の形態１の図５以降と同様の工程を経ることでＤＲＡＭチップが完成する。
【００８６】
本実施形態では、シリコン基板に溝を設けてシリコンフィンを形成し、溝の側壁にシリコン酸化膜、シリコン窒化膜、窒化チタン膜を順次被着する。このとき、シリコン酸化膜と窒化チタン膜とはシリコン窒化膜に設けた開口部で接続しておく。次に、溝内にシリコン酸化膜よりなる保護膜を埋め込んだ後、保護膜をエッチバックして保護膜表面を所望の深さまでリセスさせる。当該エッチバック時、もしくは、その後に、露出した窒化チタン膜をエッチング除去する。さらに、窒化チタン膜の一部を選択的に除去し、開口部で露出したシリコン酸化膜を除去することでシリコンフィン側壁の一部を露出する。エッチバックおよび窒化チタン膜のエッチング時に窒化チタン膜表面を保護膜で覆っていることから、窒化チタン膜表面のエッチングダメージを回避でき、かつ、窒化チタン膜上端の深さのばらつきを抑制することができる。
【００８７】
また、溝内に設けた保護膜表面に窪みを設けて保護膜表面に水平面に対して角度を設け、ドライエッチング法でエッチバックして、保護膜表面の窪みにおける水平面に対する角度が小さくなり、Ｕ字形状となったところでエッチングを終了させることで、保護膜のリセスの深さのばらつきを低減することができる。
これらを組み合わせることで、より好適な半導体装置の製造方法を提供できる。
【００８８】
上記各実施の形態ではＤＲＡＭ製造工程におけるワード線形成工程およびビットコンタクト形成工程について本発明を適用した例について具体的に示したが、これらに限定されず、半導体装置の製造プロセスにおいて、半導体基板表面に設けられた溝内に埋め込まれた材料の表面のリセスを所定の深さに設定する際に適用可能である。
【符号の説明】
【００８９】
１  半導体基板（シリコン基板）
２  シリコンピラー
２’  シリコンフィン
２ｓ  シリコンピラーの表面
３  ビット線
３ａ  導電材料膜
３ｂ  導電材料膜
４  Ｎ型不純物拡散層
５  Ｎ型不純物拡散層
６  ゲート電極
７ａ、７ｂ  ワード線
８  絶縁膜
９  埋め込み絶縁膜
９’  埋め込み絶縁膜ピラー
１０  保護膜
１１  第１層間膜
１２  コンタクト
１３  下部電極
１４  誘電体膜
１５  上部電極
１６，１７  層間絶縁膜
２１  マスク窒化膜
２２  レジストマスク
２３  レジストマスク
３１  スペーサ
３２  スペーサ
３３  保護膜
３４  マスク膜
Ｃ  キャパシタ
Ｑ  セルトランジスタ
ＭＣ  メモリセル
【図１】
2011066303.tif 000003
【図２Ａ】
2011066303.tif 000004
【図２Ｂ】
2011066303.tif 000005
【図２Ｃ】
2011066303.tif 000006
【図３】
2011066303.tif 000007
【図４】
2011066303.tif 000008
【図５】
2011066303.tif 000009
【図６】
2011066303.tif 000010
【図７】
2011066303.tif 000011
【図８】
2011066303.tif 000012
【図９】
2011066303.tif 000013
【図１０】
2011066303.tif 000014
【図１１】
2011066303.tif 000015
【図１２】
2011066303.tif 000016
【図１３】
2011066303.tif 000017
【図１４】
2011066303.tif 000018
【図１５】
2011066303.tif 000019
【図１６】
2011066303.tif 000020
【図１７】
2011066303.tif 000021
【図１８】
2011066303.tif 000022
【図１９】
2011066303.tif 000023
【図２０】
2011066303.tif 000024
【図２１】
2011066303.tif 000025
【図２２】
2011066303.tif 000026
【図２３】
2011066303.tif 000027
【図２４】
2011066303.tif 000028
【図２５】
2011066303.tif 000029
【図２６】
2011066303.tif 000030
【図２７】
2011066303.tif 000031
【図２８】
2011066303.tif 000032
【図２９】
2011066303.tif 000033
【図３０】
2011066303.tif 000034
【図３１】
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