(57)【要約】【課題】積層構造を有する柱状の複数のメモリセル間のショート発生を防止した不揮発性半導体記憶装置の製造方法を提供すること。【解決手段】本発明は、マトリクス状に配置された柱状の複数のメモリセルＭＣを形成する工程と、直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行なワードライン４７ａ，４７ｃ，４７ｅを形成する工程と、直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつワードラインと同一平面視で交差するビットライン５６ｂ，５６ｄを形成する工程とを含み、ワードラインを形成する工程では、複数のメモリセルのうち同じワードラインまたはビットラインに接触する一群のメモリセルの端部に位置する端部メモリセルＭＣｅ１，ＭＣｅ３と所定間隔を隔てて配置され、メモリセルＭＣと同じ積層構造を有するダミーメモリセルＤＭＣ１，ＤＭＣ２を形成する。【選択図】図３
2011066337.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルを形成するメモリセル形成工程と、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第１の配線を形成する第１の配線形成工程と、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第１の配線と同一平面視で交差する複数の第２の配線を形成する第２の配線形成工程と、
を含み、
前記メモリセル形成工程は、前記複数のメモリセルのうち同じ前記第１または第２の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第２の配線と接触しないダミーメモリセルを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記メモリセルは、高さ方向に複数積層されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記ダミーメモリセルは、前記第１の配線上に、前記複数のメモリセルの配置間隔と同間隔を隔てて前記端部メモリセルの隣りに形成されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１の配線形成工程は、前記第１の配線と間隔を隔てて、前記第１の配線と同一平面上に配置されたダミー配線を形成し、
前記ダミーメモリセルは、前記ダミー配線上に形成されることを特徴とする請求項１〜３のいずれか一つに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記ダミー配線は、前記第１の配線に対し、前記第１の配線の延長線上、および／または、前記第１の配線の延伸方向と直交する直線上に形成されることを特徴とする請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルと、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第１の配線と、
前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第１の配線と同一平面視で交差する複数の第２の配線と、
前記複数のメモリセルのうち同じ前記第１または第２の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第２の配線と接触しないダミーメモリセルと、
を備えたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装に関する。
【背景技術】
【０００２】
従来、不揮発性半導体装置の代表としてフラッシュメモリが多用されている。しかしながら、このフラッシュメモリは微細化にも限界がある上に書き換え処理が煩雑であることから、近年、フラッシュメモリに代わる不揮発性半導体記憶装置として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。
【０００３】
この可変抵抗素子として、たとえば、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。そして、抵抗変化型メモリでは、この抵抗変化素子とショットキーダイオードとの直列回路によってメモリセルを構成することができる。このメモリセルの形状は柱状であり、柱の下面、上面にそれぞれワードラインおよびビットラインが接続されている（たとえば、特許文献１参照）。この抵抗変化型メモリは、メモリセルの形状が柱状であることからメモリセルを縦方向に積層することが可能であるため、メモリセルをマトリクス状に２次元的に配置できる上に、縦方向に複数のメモリセルを積層した３次元構造化を図ることも可能である。
【０００４】
近年、半導体回路上の最小線幅は、ＬＳＩの微細化にともない、現在主に製造に用いられる露光装置の光源波長の１／２以下の長さが求められるようになってきている。このように微細化が要求される昨今、上述した抵抗変化型メモリにおいては、従来から要求されていたラインパターン、ホールパターンの微細化に加えて、マトリクス状に残存させる柱状パターンの微細化も必要となっている。
【０００５】
この柱状パターンは、ショットキーダイオードと抵抗変化素子とを構成する各材料層およびハードマスク層を積層した後、フォトリソグラフィ工程およびエッチング工程を行なうことによって形成される。ここで、この柱状のメモリセルは密周期でマトリクス状に形成され、開口角が大きくなる周期端部ではエッチング工程で生じる加工変換差が大きくなってしまっていた。このため、端部に位置するメモリセルにおいては、開口角が広い方向に向かってテーパーが生じ、メモリセルのサイズが大きくなってしまっていた。特に、端部に位置するメモリセルにおいては、下層配線の幅方向の直径が大きくなってしまうという現象が発生していた。この結果、異なる配線上に形成された端部のメモリセル同士がショートしてしまい、このショートしたメモリセルを介して配線間でショートが発生しまうという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４０８８３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、積層構造を有する柱状の複数のメモリセル間のショート発生を防止した不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルを形成するメモリセル形成工程と、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第１の配線を形成する第１の配線形成工程と、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第１の配線と同一平面視で交差する複数の第２の配線を形成する第２の配線形成工程と、を含み、前記メモリセル形成工程は、前記複数のメモリセルのうち同じ前記第１または第２の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第２の配線と接触しないダミーメモリセルを形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【０００９】
本願発明の一態様によれば、半導体基板の主面側にマトリクス状に配置され、積層構造を有する柱状の複数のメモリセルと、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの一方の底面に各々接触し、互いに平行な複数の第１の配線と、前記複数のメモリセルのうち直線上に並んだ一群のメモリセルの他方の底面に各々接触し、互いに平行であり、かつ前記第１の配線と同一平面視で交差する複数の第２の配線と、前記複数のメモリセルのうち同じ前記第１または第２の配線に接触する一群のメモリセルの端部に位置する端部メモリセルと所定間隔を隔てて配置され、前記メモリセルと同じ積層構造を有する前記第２の配線と接触しないダミーメモリセルと、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明によれば、積層構造を有する柱状のメモリセルと同じ積層構造を有するダミーメモリセルを端部メモリセルと所定間隔を隔てて形成することによって、端部メモリセルにテーパーが生じることを防止できるため、複数のメモリセル間のショート発生を防止でき、不揮発性半導体記憶装置の微細化と正常動作化とを実現することができる。
【００１１】
また、本発明によれば、積層構造を有する柱状のメモリセルと同じ積層構造を有し端部メモリセルと所定間隔を隔てて配置されたダミーメモリセルを備えることによって、メモリセル間のショートのない微細かつ正常動作可能である不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルの斜視図である。
【図２】図２は、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルアレイの一部の斜視図である。
【図３】図３は、第１実施形態にかかる不揮発性半導体記憶装置要部の断面図である。
【図４】図４は、第１実施形態にかかる不揮発性半導体記憶装置の集積回路要部の平面図の一例を示す図である。
【図５】図５は、ダミーメモリセル、ダミー配線は設けられていない場合におけるメモリセルＭＣ加工後の半導体ウェハを上面から見た図である。
【図６】図６は、実施の形態におけるメモリセル加工後の半導体ウェハを上面から見た図である。
【図７】図７は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図８】図８は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図９】図９は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】図１０は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】図１１は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】図１２は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１３】図１３は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１４】図１４は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１５】図１５は、実施の形態の変形例１における集積回路要部の平面図である。
【図１６】図１６は、実施の形態の変形例２における集積回路要部の平面図である。
【図１７】図１７は、実施の形態の変形例３における集積回路要部の平面図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。また、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実と異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
【００１４】
（実施の形態）
先ず、図１を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置の概略構成について説明する。図１は、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルの斜視図である。
【００１５】
図１に示すように、実施の形態にかかる不揮発性半導体記憶装置を構成するメモリセルＭＣは、柱状を有し、ダイオード素子と該ダイオード素子に直列接続する可変抵抗素子とが積層された構造を有する。ワードライン４７は所定方向に延伸し、ビットライン５６はワードライン４７と同一平面視で交差するように延伸する。メモリセルＭＣは、ワードライン４７およびビットライン５６の交差部に両配線に挟まれるように配置される。
【００１６】
そして、実施の形態にかかる不揮発性半導体記憶装置は、図２の斜視図に示すように、メモリセルＭＣがマトリクス状に等ピッチで２次元的に配置された複数のメモリセルアレイＭＣＡ１〜ＭＣＡ４が、メモリセルの高さ方向に積層された３次元構造を有する。メモリセルアレイＭＣＡ１は、複数のメモリセルＭＣ１によって構成され、メモリセルアレイＭＣＡ２は、メモリセルＭＣ１上に積層される複数のメモリセルＭＣ２によって構成され、メモリセルアレイＭＣＡ３は、メモリセルＭＣ２上に積層される複数のメモリセルＭＣ３によって構成され、メモリセルアレイＭＣＡ４は、メモリセルＭＣ３上に積層される複数のメモリセルＭＣ４によって構成される。そして、不揮発性半導体記憶装置は、互いに平行である複数本のワードライン４７ａ，４７ｃ，４７ｅと、互いに平行であるとともにワードライン４７ａ，４７ｃ，４７ｅと同一平面視で交差するビットライン５６ｂ，５６ｄとを備える。ワードライン４７ａ，４７ｃ，４７ｅは、マトリクス状に配置された複数のメモリセルＭＣのうち直線状に並んだ一群のメモリセルＭＣの一方の底面に各々接触し、ワードライン５６ｂ，５６ｄは、マトリクス状に配置された複数のメモリセルＭＣのうち直線状に並んだ一群のメモリセルＭＣの他方の底面に各々接触する。各メモリセルＭＣのうち、最下段のメモリセルアレイＭＣＡ１を構成するメモリセルＭＣ１は、下面において、複数のワードライン４７ａのうち所定のワードラインと接触し、上面においてビットライン５６ｂのうち所定のビットラインと接触する。また、メモリセルアレイＭＣＡ２を構成するメモリセルＭＣ２は、下面において、複数のビットライン５６ｂのうち所定のビットラインと接触し、上面においてワードライン４７ｃのうち所定のワードラインと接触する。また、メモリセルアレイＭＣＡ３を構成するメモリセルＭＣ３は、下面においてワードライン４７ｃのうち所定のワードラインと接触し、上面においてビットライン５６ｄのうち所定のビットラインと接触し、メモリセルアレイＭＣＡ４を構成するメモリセルＭＣ４は、下面においてビットライン５６ｄのうち所定のビットラインと接触し、上面においてワードライン４７ｅのうち所定のワードラインと接触する。なお、ビットライン５４ｂ，５４ｄは、ワードライン４７ａ，４７ｃ，４７ｅとそれぞれ直交している。
【００１７】
続いて、図３を参照して、本実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。図３は、本実施の形態にかかる不揮発性半導体記憶装置１０の要部の断面図である。図３は、ワードライン４７ａ，４７ｃ，４７ｅの延伸方向に沿って不揮発性半導体記憶装置１０を積層方向で切断した断面図であって、メモリセルアレイの端部領域を含む部分断面図である。
【００１８】
図３に示すように、ウェル４２が形成されたシリコン基板４１には周辺回路を構成するトランジスタの不純物拡散層４３およびゲート電極４４が形成されている。その上に酸化シリコン（ＳｉＯ２）膜等の多層の絶縁膜で形成された層間絶縁膜４５が堆積されている。この層間絶縁膜４５には、シリコン基板４１の表面に達するビア４６ａ、または、トランジスタのゲート電極４４に達するビア４６ｂ、ビア４６ｂに接続する配線４６ｃ、および配線４６ｃに到達するビア４６ｄが適宜形成されている。層間絶縁膜４５の上には、ビア４６ａ，４６ｄと接続するワードライン４７ａが、例えばタングステン（Ｗ）等の低抵抗金属で形成される。
【００１９】
このワードライン４７ａの上層に、複数のメモリセルＭＣ１が形成される。メモリセルＭＣ１は、バリアメタル４８、ダイオード素子４９、第１電極５０、可変抵抗素子５１および第２電極５２を構成する層が積層された積層構造を有する。まず、ワードライン４７ａ上には、メモリセルＭＣ１を構成するバリアメタル４８が形成されている。これらのバリアメタル４８は、チタン（Ｔｉ）およびチタン窒化物（ＴｉＮ）の両方又は一方により形成することができる。バリアメタル４８の上方には、ショットキーダイオード等のダイオード素子４９が形成されている。ダイオード素子４９は、たとえば、不純物を含むポリシリコン膜によって形成される。
【００２０】
そして、ダイオード素子４９の上には、第１電極５０、可変抵抗素子５１および第２電極５２がこの順に形成されている。第１電極５０は、たとえばＴｉＮによって形成される。そして、可変抵抗素子５１は、印加電圧によって抵抗変化を起こす材料によって形成され、たとえばチタン酸窒化物（ＴｉＯＮ）によって形成される。また、第２電極５２は、たとえばＴｉＮによって形成される。なお、可変抵抗素子５１は、たとえば、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等によって形成されてもよい。
【００２１】
このようにバリアメタル４８から第２電極５２を有するメモリセルＭＣ１がマトリクス状に配置されることによって前述したメモリセルアレイＭＣＡ１が形成される。隣接するメモリセルＭＣ１と、メモリセルＭＣ１との間は層間絶縁膜５５ａで埋められている。この層間絶縁膜５５ａは、多層で形成されるほか、単層で形成されてもよい。
【００２２】
そして、各メモリセルＭＣ１の上に、ワードライン４７ａと直交する方向に延びるビットライン５６ｂが形成されている。このビットライン５６ｂは、例えばＷ等の低抵抗金属で形成される。
【００２３】
つぎに、メモリセルＭＣ１と同様に、バリアメタル４８、ダイオード素子４９、第１電極５０、可変抵抗素子５１および第２電極５２で構成されたメモリセルＭＣ２が、各ビットライン５６ｂ上に形成され、このメモリセルＭＣ２がマトリクス状に配置されることによってメモリセルアレイＭＣＡ２が形成される。隣接するメモリセルＭＣ２間は、層間絶縁膜５５ｂで埋められている。これらの各メモリセルＭＣ２の上に、ワードライン４７ｃが形成される。同様に、ワードライン４７ｃ上には、メモリセルＭＣ１，ＭＣ２と同じ積層構造を有するメモリセルＭＣ３が形成され、このメモリセルＭＣ３上にはビットライン５６ｄが形成される。そして、ビットライン５６ｄ上には、メモリセルＭＣ１，ＭＣ２，ＭＣ３と同じ積層構造を有するメモリセルＭＣ４が形成され、このメモリセルＭＣ４上にはワードライン４７ｅが形成される。隣接するメモリセルＭＣ２間および隣接するメモリセルＭＣ３間は、それぞれ層間絶縁膜５５ｃ，５５ｄで埋められている。そして、最上層のワードライン４７ｅ上に、所定の保護膜５７が形成されることによって、４層の多層構造である不揮発性半導体記憶装置１０を実現する。
【００２４】
さらに、不揮発性半導体記憶装置１０は、図３に示すように、ダミーメモリセルＤＭＣ１、ダミー配線ＤＬ１およびダミーメモリセルＤＭＣ２を備える。このダミーメモリセルＤＭＣ１，ＤＭＣ２は、柱状であるとともに、各メモリセルＭＣ１〜ＭＣ４と同じ積層構造を有し、ダイオード素子４９、第１電極５０、可変抵抗素子５１および第２電極５２の順に形成されている。また、ダミーメモリセルＤＭＣ１，ＤＭＣ２の一方の底面、図ではダミーメモリセルＤＭＣ１，ＤＭＣ２の上面は、いずれの配線にも接触していない。したがって、ダミーメモリセルＤＭＣ１，ＤＭＣ２は、メモリセルＭＣが行う記憶動作を行うことはない。なお、図示していないが、このダミーメモリセルＤＭＣ１，ＤＭＣ２は、全てのメモリセルアレイＭＣＡ１〜４に対して形成される。
【００２５】
ダミーメモリセルＤＭＣ１，ＤＭＣ２は、複数のメモリセルＭＣのうち同じワードライン４７ａ，４７ｃまたは同じビットライン５６ｂ，５６ｄに接触する一群のメモリセルの端部に位置する端部メモリセルの隣りに配置される。たとえば図３に示すように、ワードライン４７ａ上のメモリセルＭＣのうちワードライン４７ａの延長側端部に位置するメモリセルＭＣｅ１の隣りには、ダミーメモリセルＤＭＣ１が配置される。このダミーメモリセルＤＭＣ１は、端部メモリセルＭＣｅ１と同じワードライン４７ａ上に配置される。また、ワードライン４７ｃのラインエンド側端部に位置するメモリセルＭＣｅ３の隣りには、ダミーメモリセルＤＭＣ２が配置される。ダミーメモリセルＤＭＣ２は、ワードライン４７ｃの延長線上に形成されたダミー配線ＤＬ１上に配置される。このダミー配線ＤＬ１は、ワードライン４７ｃと同一平面上に配置される。そして、ダミー配線ＤＬ１は、ワードライン４７ｃと所定間隔を隔てて配置される。なお、後述するように、ダミー配線ＤＬ１は、ワードライン４７ｃの形成工程と同工程で形成される。
【００２６】
このように、本実施の形態にかかる不揮発性半導体記憶装置１０は、複数のメモリセルＭＣのうち同じワードライン４７ａ，４７ｃまたは同じビットライン５６ｂ，５６ｄに接触する一群のメモリセルの端部、すなわちメモリセルアレイの端部に位置する端部メモリセルの隣りに、ダミーメモリセルＤＭＣ１，ＤＭＣ２が配置される構成を有する。
【００２７】
次に、このダミーメモリセルＤＭＣ１，ＤＭＣ２およびダミー配線ＤＬ１と、各メモリセルＭＣおよび配線の配置関係について詳細に説明する。図４は、集積回路要部の平面図の一例であり、たとえばメモリセルアレイＭＣを構成する配線としてワードライン４７（ワードライン４７はワードライン４７ａ，４７ｃ，４７ｅの総称である。）と、このワードライン４７上に形成されるメモリセルＭＣとの一部を示す。
【００２８】
図４に示すように、平行に配置するワードライン４７１〜４７５は、それぞれ交互に図中右方向または図中左方向に延伸している。たとえば、図中、最も下部に位置するワードライン４７１は、図中右方向から左方向に引き出されるように配線が延伸しており、このワードライン４７１の図中上側に隣接するワードライン４７２は、図中左方向から右方向に引き出されるように配線が延伸している。そして、ワードライン４７３，４７５は、ワードライン４７１と同様に左方向に延伸し、ワードライン４７４は、ワードライン４７２と同様に右方向に延伸する。ワードライン４７１〜４７５は、配線幅と同じスペースを隔ててそれぞれ形成される。
【００２９】
このワードライン４７１〜４７５上には、各メモリセルＭＣが、ピッチＰでマトリクス状に形成される。このようにマトリクス状に配置されたメモリセルＭＣは、メモリセルアレイＭＣＡを形成する。なお、図４には図示していないが、各メモリセルＭＣ上には、各ワードライン４７１〜４７５の延伸方向と同一平面視で直交する方向にそれぞれ延伸する複数のビットラインが形成される。
【００３０】
そして、ダミーメモリセルＤＭＣ１は、メモリセルアレイＭＣＡの端部に位置するメモリセルＭＣのうち、ワードライン４７１〜４７５の延長側に位置する端部メモリセルＭＣａの隣りにそれぞれ配置される。ダミーメモリセルＤＭＣ１は、ワードライン４７１〜４７５の延長側に配置されることから、これらのワードライン４７１〜４７５上に配置されることとなる。
【００３１】
また、ダミーメモリセルＤＭＣ２は、メモリセルアレイＭＣＡの端部に位置するメモリセルＭＣのうち、ワードライン４７１〜４７５のラインエンド側に位置する端部メモリセルＭＣｂの隣りにそれぞれ配置される。ダミーメモリセルＤＭＣ２は、ワードライン４７１〜４７５のラインエンド側、すなわち、本来、ワードライン４７１〜４７５が形成されない領域であって隣接するワードライン４７１〜４７５に挟まれた領域に配置される。このため、本実施の形態では、図４に示すように、ワードライン４７１〜４７５と同一平面上に、ワードライン４７１〜４７５のラインエンド側端部と所定間隔を隔てた位置にダミー配線ＤＬ１のパターンを配置し、このダミー配線ＤＬ１上にダミーメモリセルＤＭＣ２が形成される。このダミー配線ＤＬ１は、いずれの配線にも接続せず、フローティングとなるように設計される。なお、配線形成工程に使用するフォトマスクには、各ワードライン４７１〜４７５のラインエンド部とダミー配線ＤＬ１との間に、ＳＲＡＦパターンを配置し、露光工程における配線端部のレジストの後退発生を防止してもよい。このフォトマスク上のＳＲＡＦパターンの配置位置および大きさは、マスクの作成ルールを満たす範囲であれば、いずれの位置および大きさであってもよい。
【００３２】
そして、これらのダミーメモリセルＤＭＣ１，ＤＭＣ２は、端部メモリセルＭＣａ，ＭＣｂの直径のうち端部メモリセルＭＣａ，ＭＣｂが下面で接触する下層配線の幅方向の直径の拡大化を防止するために、端部メモリセルＭＣａ，ＭＣｂと所定の間隔を隔てて配置される。
【００３３】
ダミーメモリセルＤＭＣ１は、ワードライン４７１〜４７５の延長方向においては、同じワードライン４７ａ上に位置する隣りの端部メモリセルＭＣａに対し、メモリセルＭＣ間のピッチＰと同間隔の間隔Ｌａを隔てて配置される。また、ワードライン４７１〜４７５のラインエンド側に配置されるダミーメモリセルＤＭＣ２は、ワードライン４７１〜４７５の延長方向においては、このダミーメモリセルＤＭＣ２が配置されるワードライン４７１〜４７５の幅方向側で隣り合うワードライン４７１〜４７５上のダミーメモリセルＤＭＣ１に対し、メモリセルＭＣ間のピッチＰと同間隔の間隔Ｌｂを隔てて配置される。したがって、ダミーメモリセルＤＭＣ２は、ワードライン４７１〜４７５の延長方向においては、ダミーメモリセルＤＭＣ２と隣りあうメモリセルＭＣｂに対し、メモリセルＭＣ間のピッチＰの２倍の間隔を隔てて配置されることとなる。そして、ダミー配線ＤＬ１は、ワードライン４７１〜４７５の延長方向においては、ワードライン４７１〜４７５のラインエンド側端部に対し、所定の距離Ｌｃを隔てて配置される。この距離Ｌｃは、ピッチＰの１／２以上となる。また、ダミー配線ＤＬ１は、ワードライン４７１〜４７５と等幅であり、ワードライン４７１〜４７５の幅方向においては、ワードライン４７１〜４７５の配置間隔と同じ間隔でワードライン４７１〜４７５間に交互に配置される。このため、このダミー配線ＤＬ１上に配置されるダミーメモリセルＤＭＣ２間の下層配線の幅方向の間隔Ｌｅは、ピッチＰの２倍となる。なお、ダミーメモリセルＤＭＣ１は、交互に右方向または左方向に延伸するワードライン４７１〜４７５の延長線上にそれぞれ形成されるため、ダミーメモリセルＤＭＣ１間のワードラインの幅方向の間隔Ｌｄは、メモリセルＭＣ間のピッチＰの２倍となる。
【００３４】
このように、本実施の形態においては、端部メモリセルＭＣａ，ＭＣｂと所定の間隔を隔ててダミーメモリセルＤＭＣ１，ＤＭＣ２を配置することによって、メモリセルＭＣ形成工程における端部メモリセルＭＣａ，ＭＣｂの下層配線の幅方向の直径の拡大化を防止する。
【００３５】
ところで、ダミーメモリセルおよびダミー配線が形成されていない場合には、メモリセルアレイの端部に位置する端部メモリセルの直径は、実際には拡大化してしまう。図５は、ダミーメモリセル、ダミー配線は設けられていない場合におけるメモリセルＭＣ加工後の半導体ウェハを上面から見た図である。この図５に示すように、メモリセルアレイ中央部に位置するメモリセルＭＣｔについては、メモリセル径の拡大化は生じず、ワードライン４７１〜４７３の幅方向の直径Ｄｔは、正常に形成できる。これに対し、開口角が大きくなるメモリセルアレイ端部に位置する端部メモリセルＭＣａ，ＭＣｂにおけるワードライン４７１〜４７３の幅方向の直径Ｄｅ０は、メモリセルＭＣｔと比較し、格段に大きくなってしまう。これは、端部メモリセルＭＣａ，ＭＣｂにおいては、開口角が広い方向に向かってテーパーが生じてしまうため、エッチング工程後に大きな加工変換差が生じるからである。さらに、この場合には、メモリセルＭＣａ，ＭＣｂの仕上がり径は、ばらつきも大きくなっている。この結果、ダミーメモリセルおよびダミー配線が形成されていない場合には、領域Ｓ０において、端部メモリセルＭＣａ，ＭＣｂ同士がショートしてしまい、このショートしたメモリセルＭＣａ，ＭＣｂを介して配線間でショートが発生しまう場合があった。
【００３６】
これに対し、メモリセルの端部に位置する端部メモリセルの隣りにダミーメモリセルＤＭＣ１，ＤＭＣ２およびダミー配線ＤＬ１を設けた本実施の形態では、ダミーメモリセルＤＭＣ１，ＤＭＣ２が開口角が大きくなるメモリセルアレイ端部に位置する。このため、このダミーメモリセルＤＭＣ１，ＤＭＣ２よりも内側に位置する端部メモリセルＭＣａ，ＭＣｂにおいては、開口角の広がりに起因したサイズ拡大が発生しない。図６は、本実施の形態におけるメモリセルＭＣ加工後の半導体ウェハを上面から見た図である。この図６に示すように、端部メモリセルＭＣａ，ＭＣｂの隣りに形成されるダミーメモリセルＤＭＣ１，ＤＭＣ２のワードライン４７１〜４７３の幅方向の直径は他のメモリセルＭＣと比較して格段に大きくなるものの、端部メモリセルＭＣａ，ＭＣｂの直径Ｄｅは、メモリセルアレイ中央部に位置するメモリセルＭＣｔの直径Ｄｔと同程度の大きさである。
【００３７】
ここで、各工程後のメモリセル径の目標値の一例について説明する。フォトリソグラフィ工程後のレジスト径の目標値は、ピッチＰの０．５８倍に設定されている。そして、エッチング工程後のメモリセル径の目標値は、メモリセルアレイＭＣＡの中央部のメモリセルＭＣについてはピッチＰの０．６３倍に設定されており、メモリセルアレイＭＣＡの端部メモリセルＭＣａ，ＭＣｂについては、下層配線の幅方向の直径がピッチＰの０．７３倍に設定されている。
【００３８】
実際に、ダミーメモリセルＤＭＣ１，ＤＭＣ２を図４において説明した配置法則に則って形成した場合、端部メモリセルＭＣａ，ＭＣｂの下層配線の幅方向の直径Ｄｅは、上述した目標値に対して、演算上、±１５％程度のばらつきで精度よく形成することが可能になる。すなわち、図６に示すように、端部メモリセルＭＣａ，ＭＣｂの配線方向の直径は目標値を超えて拡大することがない。言い換えると、端部メモリセルＭＣａ，ＭＣｂは、図６の領域Ｓ１分、離間した状態で形成される。したがって、ダミーメモリセルＤＭＣ１，ＤＭＣ２を形成することによって、端部メモリセルＭＣａ，ＭＣｂ同士の接触を確実に防止することができる。なお、メモリセルアレイ中央部に位置するメモリセルＭＣｔの直径Ｄｔは、目標値に対して、演算上、±１８％程度のばらつきで形成できる。
【００３９】
そして、ダミーメモリセルＤＭＣ１，ＤＭＣ２の一方の底面は、いずれの配線にも接続していない上、ダミーメモリセルＤＭＣ２が上部に形成されるダミー配線ＤＬ１はフローティングとなっている。このため、ダミーメモリセルＤＭＣ１，ＤＭＣ２の下層配線の幅方向の直径が拡大化し、ダミーメモリセルＤＭＣ１，ＤＭＣ２同士が接触した場合であっても、不揮発性半導体記憶装置１０の正常動作を阻害することはない。
【００４０】
したがって、本実施の形態では、領域Ｓ１における端部メモリセルＭＣａ，ＭＣｂ間のショート発生を確実に防止できるため、メモリセルＭＣａ，ＭＣｂを介する配線間ショートを阻止することができる。言い換えると、本実施の形態では、ダミーメモリセルＤＭＣ１，ＤＭＣ２を端部メモリセルＭＣａ，ＭＣｂの隣りにそれぞれ配置することによって、不揮発性半導体記憶装置の微細化と正常動作化とを確実に実現することができる。
【００４１】
次に、図７〜図１４を参照し、不揮発性半導体記憶装置１０の製造方法について説明する。図７〜図１４は、実施の形態にかかる不揮発性半導体記憶装置の製造工程を示す断面図である。なお、図７（１）〜図１４（１）は、ワードライン４７ａ，４７ｃ，４７ｅの延伸方向に沿って不揮発性半導体記憶装置１０の要部を積層方向に切断した断面図であり、図７（２）〜図１４（２）は、ビットライン５６ｂ，５６ｄの延伸方向に沿って不揮発性半導体記憶装置１０の要部を積層方向に切断した断面図である。
【００４２】
先ず、シリコン基板４１に各ウェル４２、ゲート電極４４および各不純物拡散層４３を形成し、層間絶縁膜４５の下層部分を堆積後、所定の平坦化処理を行ない、ビア４６ｂおよび配線４６ｃを形成する。次いで、層間絶縁膜４５の上層部分を堆積後、所定の平坦化処理を行なった後に、ビア４７ａ，４６ｄを形成する。そして、Ｗ等の低抵抗金属膜を形成した後、フォトリソグラフィ工程およびエッチング工程を行うことによって、ワードライン４７ａおよびダミー配線ＤＬ１を形成する。なお、ワードライン４７ａおよびダミー配線ＤＬ１の間に層間絶縁層を堆積後、所定の平坦化処理を行なっている（図示略）。続いて、ワードライン４７ａおよびダミー配線ＤＬ１上に、バリアメタル４８となる層４８Ａの形成、ダイオード素子４９となる層４９Ａの形成、第１電極５０となる層５０Ａの形成、可変抵抗素子５１となる層５１Ａの形成、および第２電極５２となる層５２Ａの形成を順次実行する。以上の工程により、図７に示す積層構造が形成される。
【００４３】
次に、図８に示すように、層５２Ａ上にハードマスク６１Ａおよびハードマスク６１Ｂを堆積する。そして、所定の反射膜を形成し、レジストをコーティング後、フォトリソグラフィ工程を行なうことによって、図９に示すように、ハードマスク６１Ｂ上に、パターニングされたレジスト６２を形成する。レジスト６２は、メモリセルＭＣの形状に対応するため、マトリクス状に形成される。
【００４４】
次に、図１０に示すように、レジスト６２をマスクとして、ハードマスク６１Ａ，６１Ｂをエッチングし、柱状のハードマスク６１，６１ｂを形成する。そして、図１１に示すように、レジスト６２およびハードマスク６１ｂを除去する。
【００４５】
続いて、図１２に示すように、ハードマスク６１をマスクとして、層４８Ａ〜５２Ａをエッチングして、柱状のバリアメタル４８、ダイオード素子４９、第１電極５０、可変抵抗素子５１、および第２電極５２を形成する。その後、ハードマスク６１を除去する。
【００４６】
次に、図１３に示すように、柱状のバリアメタル４８、ダイオード素子４９、第１電極５０、可変抵抗素子５１、および第２電極５２の間を埋めるように、層間絶縁膜５５を堆積する。そして、図１４に示すように、ＣＭＰ処理を行い、第２電極５２の上面まで平坦化する。この結果、メモリセルアレイ１を構成するメモリセルＭＣ１とともに、ダミーメモリセルＤＭＣ１，ＤＭＣ２が形成される。なお、ワードライン４７１〜４７５が形成されない領域に配置されるダミーメモリセルＤＭＣ２は、層間絶縁膜の直上ではなく、ダミー配線ＤＬ１上に形成される。ダミーメモリセルＤＭＣ２は他のメモリセルＭＣと同様に配線層上に形成されることから、層構成および高さの違いに起因するダミーメモリセルＤＭＣ２の倒壊を防止することができる。
【００４７】
以上の工程のうち、配線を構成する低抵抗金属膜形成工程（図７を参照。）からＣＭＰ工程（図１４を参照。）を繰り返すことによって、メモリセルアレイＭＣＡ２〜４を積層する。そして、最上層のメモリセルアレイＭＣＡ４の各メモリセルＭＣ４の上面と接触するワードライン４７ｅを形成した後、所定の保護膜５７を形成することによって、不揮発性半導体記憶装置１０を形成することができる。
【００４８】
（変形例１）
つぎに、本実施の形態の変形例１について説明する。図１５は、本変形例１における集積回路要部の平面図であり、たとえばメモリセルアレイＭＣを構成する配線としてワードライン４７と、このワードライン４７上に形成されるメモリセルＭＣとの一部を示す。図１５に示すように、本変形例１においては、図４に示す場合と比較し、ダミーメモリセルＤＭＣ２およびダミー配線ＤＬ１に代えて、ダミーメモリセルＤＭＣ３を配置している。
【００４９】
ダミーメモリセルＤＭＣ３は、ダミーメモリセルＤＭＣ１が配置されるワードライン４７１〜４７５上であって、ダミーメモリセルＤＭＣ１の隣りに形成される。このダミーメモリセルＤＭＣ３は、メモリセルＭＣと同じ積層構造を有するとともに、ダミーメモリセルＤＭＣ３の上面は、ダミーメモリセルＤＭＣ１と同様に、いずれの配線にも接触していない。このため、ダミーメモリセルＤＭＣ３は、ダミーメモリセルＤＭＣ１と同様に記憶動作を行うことはない。
【００５０】
ダミーメモリセルＤＭＣ３は、ワードライン４７１〜４７５の延長方向においては、ダミーメモリセルＤＭＣ１に対し、メモリセルＭＣ間のピッチＰと同間隔の間隔Ｌｆを隔てて配置される。したがって、ダミーメモリセルＤＭＣ１，ＤＭＣ３および端部メモリセルＭＣａは、ワードライン４７１〜４７５の延長方向においては、ピッチＰで配置される。すなわち、本変形例１では、ダミーメモリセルＤＭＣ１，ＤＭＣ３に示すように、ワードライン４７１〜４７５上に、メモリセルＭＣの配置間隔と同間隔で、端部メモリセルＭＣａの隣りに複数のダミーメモリセルが配置される。また、ダミーメモリセルＤＭＣ３は、交互に右方向または左方向に延伸するワードライン４７１〜４７５上の延長側に配置されるため、このダミーメモリセルＤＭＣ３間の下層配線の幅方向の間隔Ｌｇは、ピッチＰの２倍の間隔となる。
【００５１】
この場合、ダミーメモリセルＤＭＣ１は、同じワードライン上であって隣りに位置する端部メモリセルＭＣａの直径の拡大化を防止する。そして、ダミーメモリセルＤＭＣ３は、このダミーメモリセルＤＭＣ３が配置されるワードライン４７１〜４７５の幅方向側において隣りあったワードライン４７１〜４７５上に位置する端部メモリセルＭＣｂの直径の拡大を防止する。この場合も、実施の形態と同様に、ダミーメモリセルＤＭＣ１，ＤＭＣ３を近接して形成したメモリセルＭＣａ，ＭＣｂの直径Ｄｅは、目標値に対して、演算上、±１５％程度のばらつきで精度よく形成することが可能になる。
【００５２】
このように端部メモリセルＭＣａの隣りに複数のダミーメモリセルＤＭＣ１，ＤＭＣ３を配置した場合も、実施の形態と同様に、端部メモリセルＭＣａ，ＭＣｂの下層配線の幅方向の直径の拡大化を防止することができる。
【００５３】
（変形例２）
つぎに、本実施の形態の変形例２について説明する。図１６は、本変形例２における集積回路要部の平面図であり、たとえばメモリセルアレイＭＣを構成する配線としてワードライン４７と、このワードライン４７上に形成されるメモリセルＭＣとの一部を示す。図１６に示すように、本変形例２においては、図４に示す場合と比較し、ダミーメモリセルＤＭＣ１，ＤＭＣ２およびダミー配線ＤＬ１に加え、変形例１において説明したダミーメモリセルＤＭＣ３をさらに配置している。
【００５４】
ダミーメモリセルＤＭＣ１，ＤＭＣ２，ＤＭＣ３およびダミー配線ＤＬ１は、本実施の形態および変形例１で説明した配置法則に則って配置される。ダミーメモリセルＤＭＣ１の隣りに配置されるダミーメモリセルＤＭＣ３と、このダミーメモリセルＤＭＣ３が配置されるワードライン４７１〜４７５の幅方向側で隣り合うダミー配線ＤＬ１上に配置されるダミーメモリセルＤＭＣ２とは、メモリセルＭＣ間のピッチＰと同間隔の間隔Ｌｈを隔てて配置される。
【００５５】
この場合、ワードライン４７１〜４７５の延長側に位置する端部メモリセルＭＣａは、この端部メモリセルＭＣａの隣りに位置するダミーメモリセルＤＭＣ１によって、直径の拡大化を防止される。そして、ワードライン４７１〜４７５のラインエンド側に位置する端部メモリセルＭＣｂは、この端部メモリセルＭＣｂの隣りに位置するダミー配線ＤＬ１上のダミーメモリセルＤＭＣ２、および、この端部メモリセルＭＣｂが位置するワードライン４７１〜４７５の隣りのワードライン４７１〜４７５上のダミーメモリセルＤＭＣ３によって、直径の拡大化を防止される。
【００５６】
このように、配線上に、ダミーメモリセルＤＭＣ１，ＤＭＣ３およびダミー配線ＤＬ１上のダミーメモリセルＤＭＣ２を配置した場合も、実施の形態と同様に、端部メモリセルＭＣａ，ＭＣｂの下層配線の幅方向の直径の拡大化を防止することができる。
【００５７】
（変形例３）
つぎに、変形例３について説明する。図１７は、本変形例３における集積回路要部の平面図であり、たとえばメモリセルアレイＭＣを構成する配線としてワードライン４７と、このワードライン４７上に形成されるメモリセルＭＣとの一部を示す。図１７に示すように、本変形例３においては、図４に示す場合と比較し、ワードライン４７１〜４７５の延長側のみならず、ワードライン４７１〜４７３の延伸方向と直交する直線上にもダミーメモリセルＤＭＣ４，ＤＭＣ５が形成される。このダミーメモリセルＤＭＣ３は、メモリセルＭＣと同じ積層構造を有するとともに、ダミーメモリセルＤＭＣ４，ＤＭＣ５の上面は、ダミーメモリセルＤＭＣ１，ＤＭＣ２，ＤＭＣ３と同様に、いずれの配線にも接触しておらず、ダミーメモリセルＤＭＣ４，ＤＭＣ５は、ダミーメモリセルＤＭＣ１，ＤＭＣ２，ＤＭＣ３と同様に記憶動作を行うことはない。
【００５８】
そして、ダミーメモリセルＤＭＣ４，ＤＭＣ５は、メモリセルアレイＭＣＡ外のワードライン４７が形成されない領域に配置される。このため、変形例３においては、ワードライン４７１〜４７３と同一平面上にダミー配線ＤＬ２，３を形成している。このダミー配線ＤＬ２、ＤＬ３は、ワードライン４７１〜４７３の延伸方向と直交する直線上であって、ワードライン４７１の幅方向側の端部と所定間隔を隔てた位置に配置される。そして、ダミー配線ＤＬ２，ＤＬ３は、ワードライン４７１を構成する工程と同工程で形成される。変形例３においては、このダミー配線ＤＬ２，ＤＬ３上にダミーメモリセルＤＭＣ４，ＤＭＣ５が形成される。なお、ダミーメモリセルＤＭＣ４のパターンは、ダミー配線ＤＬ２上に配置され、ダミーメモリセルＤＭＣ５は、ダミー配線ＤＬ３上に配置される。
【００５９】
端部メモリセルＭＣａと、ワードライン４７１の幅方向側において隣り合うダミーメモリセルＤＭＣ４は、この端部メモリセルＭＣａに対し、メモリセルＭＣ間のピッチＰと同間隔の間隔Ｌｉを隔てて配置される。そして、このダミーメモリセルＤＭＣ４が配置されるダミー配線ＤＬ１は、ワードライン４７１の幅方向においては、ワードライン４７１に対し、所定の距離Ｌｍを隔てて配置される。この距離Ｌｍは、上述した距離Ｌｃと同じく、ピッチＰの１／２以上となる。
【００６０】
ダミーメモリセルＤＭＣ５は、隣り合うダミーメモリセルＤＭＣ４に対し、ワードライン４７１の延伸方向においては、メモリセルＭＣ間のピッチＰと同間隔の間隔Ｌｌを隔てて配置される。そして、ダミーメモリセルＤＭＣ５は、隣り合うダミーメモリセルＤＭＣ４に対し、ワードライン４７１の幅方向においては、メモリセルＭＣ間のピッチＰと同間隔の間隔Ｌｋを隔てて配置される。したがって、ダミーメモリセルＤＭＣ５は、メモリセルＭＣｃに対し、ワードライン４７１の幅方向側においては、間隔Ｌｉおよび間隔Ｌｋを加算した距離分を隔てて、すなわちメモリセルＭＣ間のピッチＰの２倍の間隔を隔てて配置されることとなる。そして、このメモリセルＭＣｃの隣りに位置するメモリセルＭＣｄと、ワードライン４７１の幅方向側で隣り合うダミーメモリセルＤＭＣ４は、ワードライン４７１の幅方向においては、メモリセルＭＣ間のピッチＰと同間隔を隔てて配置される。そして、ダミーメモリセルＤＭＣ４は、隣り合うダミーメモリセルＤＭＣ５に対し、ワードライン４７１の延伸方向においては、メモリセルＭＣ間のピッチＰと同間隔を隔てて配置される。したがって、ダミーメモリセルＤＭＣ４間は、ワードライン４７１の延伸方向においては、メモリセルＭＣ間のピッチＰの２倍の間隔である間隔Ｌｊを隔てて配置されることとなる。
【００６１】
このように、変形例３においては、ワードライン４７ａのラインエンド側のみならず、メモリセルアレイＭＣＡ端部に位置するワードライン４７１の幅方向側にも、ダミーメモリセルＤＭＣ４，ＤＭＣ５およびダミー配線ＤＬ２，ＤＬ３を配置している。このため、変形例３によれば、メモリセルアレイＭＣＡ端部の配線上に並ぶメモリセルＭＣの直径の拡大化も防止することが可能になる。
【符号の説明】
【００６２】
１０  不揮発性半導体記憶装置、４１  シリコン基板、４２  ウェル、４３  不純物拡散層、４４  ゲート電極、４５  層間絶縁膜、４６ａ，４６ｂ，４６ｄ  ビア、４６ｃ  配線、４７，４７ａ，４７ｃ，４７ｅ  ワードライン、４８  バリアメタル、４９  ダイオード素子、５０  第１電極、５１  可変抵抗素子、５２  第２電極、５５ａ〜５５ｄ  層間絶縁膜  ５６，５６ｂ，５６ｄ  ビットライン、５７  保護膜、ＤＭＣ１〜ＤＭＣ５  ダミーメモリセル、ＤＬ１〜ＤＬ３  ダミー配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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