(57)【要約】【課題】半導体装置製造の歩留まりを向上させる。【解決手段】半導体基板の第１の主面の表面層に半導体素子の表面構造を形成し、半導体基板の第２の主面の表面層に、裏面電極を形成し、裏面電極層上に、導電性及び弾性を備えたシートを固着させる。そのシートは、樹脂層と、樹脂層上に形成された金属層と、金属層上に形成された金属粉を含有する粘着層と、を有し、粘着層と裏面電極とが固着される。これにより、半導体素子の裏面電極の傷の発生が防止され、そのような半導体素子を搭載する半導体装置の生産性が向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の第１の主面の表面層に半導体素子の表面構造を形成する工程と、
前記半導体基板の第２の主面の表面層に、裏面電極を形成する工程と、
前記裏面電極上に、導電性を備えたシートを固着させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記シートが樹脂層と、前記樹脂層上に形成された金属層と、前記金属層上に形成された金属粉を含有する粘着層と、を有し、前記粘着層と前記裏面電極とを固着させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シートを前記裏面電極上に固着させた後から、前記半導体基板を個片化し、個片化された半導体素子を半導体モジュール内に搭載するまで、前記シートを前記裏面電極に固着させた状態を維持することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記裏面電極の下端の少なくとも一部と、前記シートを支持するフレームとが、コンタクト電極を介して導通していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、縦型半導体素子を搭載した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子においては、ノンパンチスルー型ＩＧＢＴ素子よりも、スイッチング損失の少ないＦＳ（Field Stop）型ＩＧＢＴ素子の利用が主流になりつつある。
【０００３】
ＦＳ型ＩＧＢＴ素子は、例えば、ｎチャネル型の場合、低濃度ｎ型ドリフト層と裏面側の高濃度ｐ型コレクタ層との間に、高濃度ｎ型バッファ層が形成されていることを特徴としている。そして、ＦＳ型ＩＧＢＴ素子は、裏面電極層に電圧が印加されても、ブレークダウンが発生し難く、低スイッチング損失で高耐圧性を有している。
【０００４】
このようなＦＳ型ＩＧＢＴ素子の製造には、従来は、エピタキシャル成長基板が用いられてきた。例えば、基板をコレクタ層として、ｎ型バッファ層から表面構造までウエハプロセスにより形成していた。
【０００５】
しかし、最近では、ＦＺ（Floating Zone）基板を用い、予め、ＦＺ基板の表面側に表面構造を形成した後に、ＦＺ基板の裏面研磨を行い、ＦＺ基板の裏面側への２種のイオン注入並びに熱処理を行い、バッファ層並びに裏面コレクタ層を形成し、最後に、ＦＺ基板の裏面側に裏面電極（コレクタ電極）を形成する方法が一般的になりつつある。
【０００６】
また、このようなＦＺ基板は、マトリクスコンバータ等で使用されている逆阻止型ＩＧＢＴ素子の製造にも用いられている。この逆阻止型ＩＧＢＴ素子においても、同様なプロセスにより裏面電極が形成される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３１９６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、これらの半導体素子の製造工程においては、ウエハプロセス完了からチップサイズに個片化する前に、所謂ウエハ検査を実行するのが一般的である。
この検査は、通常、ウエハ状態にある半導体素子を検査用の金属ステージに載置して行う。即ち、ウエハ検査において、半導体素子の裏面電極層と金属ステージ表面とを接触させて、その検査を行う。
【０００９】
ところで、半導体製造におけるクリーン化技術は進展しているものの、金属ステージに付着した異物（ダスト）を完全に除去することは難しい。また、金属ステージ表面には、初めから微小な突起が形成されている場合がある。さらに、ＩＧＢＴ素子の裏面電極層がスパッタリング等によって形成された金属膜である場合、当該金属膜には数１０μｍ以下の欠陥が形成されている場合がある。
【００１０】
また、ウエハ検査時には、プローブピンを半導体素子の電極と接触させるが、その押圧力は、数百ｇｆ〜数ｋｇｆになる。従って、ウエハ検査においては、ウエハ裏面と金属ステージに異物が挟まれた状態で、局所的な荷重がウエハに印加される。
【００１１】
このような状態でウエハ検査を実行すると、上述した異物等及び荷重により、半導体素子の裏面電極に容易に傷が入る。特に、裏面電極がアルミニウム（Ａｌ）等の柔らかい金属膜で構成されている場合には、傷の発生が著しくなる。
【００１２】
また、スイッチング試験や半導体モジュールの動作時には、数１００Ａ以上の大電流が頻繁に半導体素子内に流れる。従って、裏面電極層に異物が付着した状態、あるいは裏面電極層が傷付いた状態で、このような大電流が半導体素子内に通電すると、ＦＺ基板内のシリコン（Ｓｉ）層にまで、スパイキングが発生することがある。
【００１３】
このようなスパイキングが裏面バッファ層まで到達すると、ＦＳ型ＩＧＢＴ素子では、半導体素子内に漏れ電流が発生するという問題があった。
また、逆阻止型ＩＧＢＴ素子においては、スパイキングがＰＮ接合部まで到達すると、さらに、逆耐圧不良や逆漏れ電流不良が発生するという問題があった。
【００１４】
特に、逆阻止型ＩＧＢＴ素子においては、逆バイアス印加時に裏面ＰＮ接合部に強電界が印加される。そして、裏面ＰＮ接合の深さが、例えば、０．３μｍ程度の半導体素子では、裏面電極層に発生した僅かな傷により容易にパンチスルーが発生し、半導体素子としての機能が損失するという問題があった。
【００１５】
また、このような半導体素子を用いてモジュール化する工程においては、半田付け等の熱処理工程があり、上記のウエハ検査によって、不良品と判別されなかった半導体素子は、損傷を受けているにもかかわらず、モジュール化工程に組み込まれる。そして、組み込まれた後に、初めて、傷が熱処理等によって顕在化する。そして、半導体モジュールが完成した後の検査工程で、不良品と判別され、結果的に半導体モジュールの歩留まりが低下するということが問題になっていた。
【００１６】
本発明は、このような点に鑑みてなされたものであり、半導体素子の裏面電極の傷の発生を防止し、そのような半導体素子を搭載する、生産性の高い半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明では上記課題を解決するために、半導体基板の第１の主面の表面層に半導体素子の表面構造を形成する工程と、前記半導体基板の第２の主面の表面層に、裏面電極を形成する工程と、前記裏面電極層上に、導電性を備えたシートを固着させる工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１８】
このような半導体装置の製造方法によれば、半導体基板の第１の主面の表面層に半導体素子の表面構造が形成され、半導体基板の第２の主面の表面層に、裏面電極が形成され、裏面電極層上に、導電性を備えたシートが固着される。
【発明の効果】
【００１９】
本発明では、半導体基板の第１の主面の表面層に半導体素子の表面構造を形成し、半導体基板の第２の主面の表面層に、裏面電極を形成し、裏面電極層上に、導電性を備えたシートを固着するようにした。
【００２０】
これにより、半導体素子の裏面電極の傷の発生が防止され、そのような半導体素子を搭載する半導体装置の生産性が向上する。
【図面の簡単な説明】
【００２１】
【図１】半導体装置の製造方法の基本原理を説明するフロー図である。
【図２】半導体素子の表面構造形成工程を説明する要部断面模式図である。
【図３】半導体素子の裏面電極層形成工程を説明する要部断面模式図である。
【図４】ダイシングテープの貼り合わせ工程を説明する要部断面模式図である。
【図５】ウエハ検査工程を説明する要部断面模式図である。
【図６】ダイシングテープとその周辺部品の変形例を説明する要部図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は半導体装置の製造方法の基本原理を説明するフロー図である。
このフロー図では、半導体装置（半導体モジュール）に搭載する半導体素子として、縦型の逆阻止型ＩＧＢＴ素子が例示されている。
【００２３】
先ず、ｎ型半導体基板（シリコンウエハ）を用意し、その表側の主面から半導体基板内に、ｐ型分離層を形成する（ステップＳ１）。
次に、ｐ型分離層の領域以外の半導体基板の主面の表面層に、ｐ型ベース領域を選択的に形成する（ステップＳ２）。
【００２４】
次に、ｐ型ベース領域の表面層に、ｎ型エミッタ領域を選択的に形成する（ステップＳ３）。
次に、半導体基板とｎ型エミッタ領域とに挟まれたｐ型ベース領域上に、ゲート絶縁膜を介してゲート電極を形成する。さらに、ｎ型エミッタ領域上にエミッタ電極を形成する。この工程で表面電極が形成する（ステップＳ４）。
【００２５】
次に、ｐ型分離層に導通するコレクタ領域を半導体基板の裏側の主面の表面層に形成し、ｐ型ベース領域を取り囲むように、半導体基板の裏側の主面並びに半導体基板の表側の主面から裏側の主面に亘ってｐ型コレクタ領域を形成する（ステップＳ５）。
【００２６】
そして、ｐ型コレクタ領域上に、コレクタ電極となる裏面電極層を形成する（ステップＳ６）。
以上までが所謂ウエハプロセスである。これにより、ｎ型半導体基板内の縦横方向に逆阻止型ＩＧＢＴ素子が配列される。
【００２７】
続いて、裏面電極層上に粘着性、導電性及び弾性を兼ね備えたシートを固着させる（ステップＳ７）。これにより、ｎ型半導体基板の裏面側が当該シートにより保護される。
次に、逆阻止型ＩＧＢＴ素子の電極にプローブピンを接触させ、複数の逆阻止型ＩＧＢＴ素子のウエハ検査を連続して実行する（ステップＳ８）。
【００２８】
次に、半導体基板をダイシングにより個々の半導体チップに分割し、ウエハ検査により良品と判断された半導体チップと不良品と判断された半導体チップとを判別する。そして、良品の半導体チップからシートを剥離した後、この良品の半導体チップを用いて、半導体モジュールを作製する（ステップＳ９）。
【００２９】
なお、上記のフロー図に示す半導体素子は一例として、逆阻止型ＩＧＢＴ素子を示したものであり、半導体モジュールに搭載する半導体素子としては、逆阻止型ＩＧＢＴ素子以外の半導体素子を用いてもよい。
【００３０】
このように、本発明の半導体装置の製造方法においては、半導体基板の表側の主面の表面層に半導体素子の表面構造が形成され、半導体基板の裏側の主面の表面層に、コレクタ電極を構成する裏面電極が形成される。そして、ウエハプロセスが完了した直後に、裏面電極上に導電性かつ弾性を兼ね備えたシートが固着され、裏面電極が当該シートにより保護される。そして、その状態を維持し、ウエハ検査が実行され、良品と判断された半導体素子のみが導体モジュール内に組み込まれる。
【００３１】
次に、図１に示すフロー図を基に、半導体装置の具体的な製造方法について説明する。また、以下の図面においては、同一の部材に同一の符号を付し、一度説明した部材については、再度の説明を省略する。
【００３２】
図２は半導体素子の表面構造形成工程を説明する要部断面模式図である。
先ず、図（Ａ）に示すように、低濃度ｎ型シリコンで構成されるウエハ状のＦＺ基板１０の表面から選択的に、ｐ型イオン（例えば、ボロン（Ｂ）イオン）を注入・熱拡散させることにより、ＦＺ基板１０の表面層にｐ型分離層１１を形成する。
【００３３】
例えば、定格１２００Ｖの逆阻止型ＩＧＢＴ素子を製造する場合、ＦＺ基板１０の表
側の主面から２００μｍ程度まで、ｐ型イオンを拡散させ、ｐ型分離層１１を形成する。そして、ｐ型分離層１１間は、低濃度ｎ型ドリフト層１２になる。
【００３４】
なお、通常のＩＧＢＴ素子を製造する場合は、このｐ型分離層１１形成を省略する。
次に、図（Ｂ）に示すように、ＦＺ基板１０の表面側から、選択的にｐ型イオンを注入し、熱処理を行う。このような処理によって、ＦＺ基板１０の表面層に、ｐ型ベース領域１３並びにｎ型エミッタ領域１４が形成される。さらに、ＦＺ基板１０上に、ゲート電極１５並びにゲート絶縁膜１６を形成する。
【００３５】
そして、ＦＺ基板１０表面並びにゲート絶縁膜１６上に、多層の金属膜で構成される表面電極層１７（エミッタ電極）を形成する。
図３は半導体素子の裏面電極層形成工程を説明する要部断面模式図である。
【００３６】
先ず、図（Ａ）に示すように、ＦＺ基板１０内に形成させたｐ型分離層１１が露出するまで、ＦＺ基板１０の裏面を研磨する。
次に、図（Ｂ）に示すように、ｐ型イオンをＦＺ基板１０の裏面から注入し、熱処理を行う。これにより、ＦＺ基板１０の裏面に、ｐ型コレクタ領域１８が形成する。
【００３７】
なお、ＦＳ型ＩＧＢＴ素子を製造する場合は、ＦＺ基板１０の裏面を研磨した後に、ｐ型イオン並びにｎ型イオン（例えば、リン（Ｐ）イオン）をＦＺ基板１０の裏面から注入し、熱処理を行う（不図示）。これにより、ＦＺ基板１０の裏面に、ｐ型コレクタ領域１８が形成すると共に、低濃度ｎ型ドリフト層１２とｐ型コレクタ領域１８との間にｎ型バッファ層（ＦＳ層）が形成する（不図示）。
【００３８】
次に、図（Ｃ）に示すように、積層構造の裏面電極層を形成するために、先ず、第１層目の金属膜１９をｐ型コレクタ領域１８上に形成する。この金属膜１９の材質は、例えば、アルミニウムで構成される。
【００３９】
続けて、この金属膜１９上に、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）等で構成される金属多層膜２０を形成する。
これにより、ＦＺ基板１０の裏面に、金属膜１９並びに金属多層膜２０で構成される裏面電極層２１（コレクタ電極）が形成される。
【００４０】
このような工程で、縦型の逆阻止型ＩＧＢＴ素子がＦＺ基板１０内に完成する。
次に、ウエハプロセスが完了した後、ＦＺ基板１０の裏面側、即ち、裏面電極層２１とダイシングテープとを貼り合わせる。この状態を図４に示す。
【００４１】
図４はダイシングテープの貼り合わせ工程を説明する要部断面模式図である。
上述したように、ＦＺ基板１０とダイシングテープ３０との位置合わせを行い、ＦＺ基板１０内に形成されている逆阻止型ＩＧＢＴ素子の裏面電極層２１とダイシングテープ３０とを貼り合わせる。
【００４２】
ここで、拡大図に示すように、ダイシングテープ３０は、積層構造をなし、樹脂層３０ａと、樹脂層３０ａ上に形成した金属箔層３０ｂと、さらに、金属箔層３０ｂ上に形成した粘着層３０ｃと、を含む構造をしている。そして、この粘着層３０ｃには、金属粉（不図示）が含有されている。
【００４３】
即ち、ダイシングテープ３０はシート状であり、粘着層３０ｃによる粘着性（粘着力：約１０Ｎ・ｍｍ-2）と、金属箔層３０ｂ並びに金属粉を含有させた粘着層３０ｃによる金属程度の導電性と、樹脂層３０ａによる弾性とを兼ね備えている。
【００４４】
また、樹脂層３０ａの厚みは、上述した異物の粒径より充分に厚く、例えば、１００μｍ以上の膜厚で構成されている。
また、樹脂層３０ａと金属箔層３０ｂとは、高耐熱性の接着剤により接合されている。
【００４５】
さらに、粘着層３０ｃは、所定の温度（例えば、１５０℃）になると、その粘着性が低下し（約０．１Ｎ・ｍｍ-2まで低下）、粘着層３０ｃと裏面電極層２１とが容易に剥離する性質を有する。
【００４６】
次に、ウエハ状態にある逆阻止型ＩＧＢＴ素子のウエハ検査を行う。この状態を図５に示す。
図５はウエハ検査工程を説明する要部断面模式図である。
【００４７】
ＦＺ基板１０並びにダイシングテープ３０のダイシングステージ３１に対する位置合わせを行った後、ＦＺ基板１０、ダイシングテープ３０並びにダイシングフレーム３２をダイシングステージ３１上に載置して、固定する。
【００４８】
ここで、ダイシングテープ３０上端に固着させたダイシングフレーム３２は、金属製のフレームであり、ダイシングテープ３０上に固着させたＦＺ基板１０とダイシングフレーム３２とは、ダイシングテープ３０を介して導電している。なお、ダイシングフレーム３２は接地されている。
【００４９】
次に、逆阻止型ＩＧＢＴ素子の電気的特性を検査するために、プローブピン４０をＦＺ基板１０の上方から、逆阻止型ＩＧＢＴ素子の電極（不図示）に接触させ、ウエハ検査装置（不図示）を用いて、複数の逆阻止型ＩＧＢＴ素子の電気的特性検査を実行する。
【００５０】
ここで、ウエハ検査においては、プローブピン４０からＦＺ基板１０上面に、５００〜１０００ｇｆ程度の押圧力が印加される。その結果、プローブピン４０がＦＺ基板１０を介してダイシングステージ３１を押圧する。
【００５１】
従来のウエハ検査では、ＦＺ基板１０に形成された裏面電極層２１をウエハ検査用の金属ステージに直接接触させて、ウエハ検査を実行していたため、裏面電極層２１と金属ステージとの間に、異物が存在すると、この押圧力により裏面電極層２１に必ず傷が発生していた。
【００５２】
しかし、本実施の形態においては、図示するように、ＦＺ基板１０に形成された裏面電極層２１がダイシングテープ３０により保護されている。
上述したように、ダイシングテープ３０の下地は、異物５０の粒径より充分厚い樹脂層３０ａで構成されている。従って、当該荷重がＦＺ基板１０に印加されても、異物５０は、樹脂層３０ａで止まり、裏面電極層２１に直接接触することはない。
【００５３】
さらに、樹脂層３０ａの弾性により、プローブピン４０の荷重は、ＦＺ基板１０全体に分散され、従来発生していた、プローブピン４０の押圧によるＦＺ基板１０上面の損傷が抑制される。
【００５４】
このような状態で、プローブピン４０を介して、逆阻止型ＩＧＢＴ素子に、検査用の電気的信号を入力し、ＦＺ基板１０内に形成されている逆阻止型ＩＧＢＴ素子の電気的特性検査を行う。
【００５５】
このとき、逆阻止型ＩＧＢＴ素子のエミッタ電極（不図示）−裏面電極層２１間には、数１００Ａ程度の電流が流れる場合がある。
上述したように、ダイシングテープ３０の上層は、金属粉を含有した粘着層３０ｃと金属箔層３０ｂとにより構成されている。従って、エミッタ電極からダイシングフレーム３２までは、ダイシングテープ３０を介して、当該大電流が安定して通電する電流経路が確保されている。
【００５６】
このような作用により、裏面電極層２１の異物５０による傷が防止され、且つ、ウエハ検査時に逆阻止型ＩＧＢＴ素子内に発生したスパイキングが低減する。また、樹脂層３０ａの弾性により、プローブピン４０によるＦＺ基板１０上の荷重が分散され、プローブピン４０の押圧によるＦＺ基板１０上面の損傷が抑制される。従って、ウエハ検査が安定して遂行される。
【００５７】
次に、ウエハ検査が完了した後に、ダイサーでＦＺ基板１０をチップサイズに個片化する（不図示）。そして、ウエハ検査において、良品と判断された逆阻止型ＩＧＢＴチップのみを判別して取出し、当該良品の逆阻止型ＩＧＢＴチップのみをウエハ拡張装置に設置する（不図示）。そして、約１５０℃で逆阻止型ＩＧＢＴチップを加熱する。
【００５８】
上述したように、１５０℃では、粘着層３０ｃの粘着力が弱まり、粘着層３０ｃは裏面電極層２１から容易に剥離する。そして、ダイシングテープ３０を剥離した後、当該半導体チップを搭載した半導体モジュールを作製する。
【００５９】
このように、本実施の形態の半導体装置の製造方法によれば、ウエハプロセスが完了し、裏面電極層２１にダイシングテープ３０を固着させてから逆阻止型ＩＧＢＴ素子が半導体モジュールに搭載されるまでの間に、逆阻止型ＩＧＢＴ素子の裏面電極層２１がダイシングテープ３０で保護された状態が維持されている。
【００６０】
従って、従来のウエハ検査で発生した逆阻止型ＩＧＢＴ素子の裏面電極層２１の傷の発生が抑制され、ウエハ検査時や半導体装置の動作時において、この傷を起因とする半導体素子内のスパイキング発生が防止される。その結果、本発明の製造方法で作製した逆阻止型ＩＧＢＴ素子においては、従来の製造方法で作製した逆阻止型ＩＧＢＴ素子より、逆耐圧不良・逆漏れ電流不良がより低減する。
【００６１】
また、プローブピン４０によるＦＺ基板１０への押圧力がダイシングテープ３０の弾性により分散されるため、素子表面へのダメージが抑制される。その結果、ウエハ検査において、Ｖon等の大電流スイッチング試験を確実に行うことができる。
【００６２】
また、このようなダイシングテープ３０を裏面電極層２１に固着させることにより、ウエハ検査以外の他の工程でも有利な効果を得る。例えば、薄いＦＺ基板１０の裏面側にダイシングテープ３０が固着された状態が維持されているので、ＦＺ基板１０が割れ難くなり、ＦＺ基板１０の取り扱いが容易になる。
【００６３】
さらに、ウエハ検査時に不良と判断されなかった潜在的な傷を原因とする、モジュール化工程での組み立て不良が防止され、半導体モジュールとしての製造歩留りが向上する。
なお、上記の実施の形態においては、逆阻止型ＩＧＢＴ素子の製造方法について説明してきたが、半導体素子としては、特に、逆阻止型ＩＧＢＴ素子に限ることはない。半導体素子としては、半導体基板の一方の主面に半導体素子の表面構造を有し、他の主面に裏面電極層を備えた全ての半導体素子（例えば、ＩＧＢＴ、ダイオード等）において、本実施の形態は転用できる。特に、本発明の製造方法によれば、スパイキングの影響を受け易い、薄型の半導体素子ほど有利な効果を得る。
【００６４】
最後に、ダイシングテープとその周辺部品の変形例を説明する。図６はダイシングテープとその周辺部品の変形例を説明する要部図である。ここで、図（Ａ）には上面図が示され、図（Ｂ）には断面図が示されている。
【００６５】
図示するように、ＦＺ基板１０に形成された裏面電極層２１の下端の一部もしくは複数の部分に裏面電極層２１と電気的に接続するコンタクト電極３３を引き出し、金属製のダイシングフレーム３４とコンタクト電極３３とを電気的に接続させる。
【００６６】
この場合、裏面電極層２１とダイシングフレーム３４とは、コンタクト電極３３を介して、電気的に接続されている。このようなダイシングテープ３５とその周辺部品の構成によっても、上記の実施の形態と同様の作用並びに効果を得る。なお、ダイシングテープについては、上記ダイシングテープ３０を用いてもよい。
【符号の説明】
【００６７】
１０  ＦＺ基板
１１  ｐ型分離層
１２  低濃度ｎ型ドリフト層
１３  ｐ型ベース領域
１４  ｎ型エミッタ領域
１５  ゲート電極
１６  ゲート絶縁膜
１７  表面電極層
１８  ｐ型コレクタ領域
１９  金属膜
２０  金属多層膜
２１  裏面電極層
３０，３５  ダイシングテープ
３０ａ  樹脂層
３０ｂ  金属箔層
３０ｃ  粘着層
３１  ダイシングステージ
３２，３４  ダイシングフレーム
３３  コンタクト電極
４０  プローブピン
５０  異物
【図１】
2011049337.tif 000003
【図２】
2011049337.tif 000004
【図３】
2011049337.tif 000005
【図４】
2011049337.tif 000006
【図５】
2011049337.tif 000007
【図６】
2011049337.tif 000008