(57)【要約】      （修正有）【課題】負荷容量の充放電を行わずに階段電圧および複数の定常電圧を生成することができる電圧生成回路を提供すること。【解決手段】（Ｎ−１）個のキャパシタ（Ｎは２以上の整数）および各キャパシタに接続される端子１〜（Ｎ−１）と、接地電位に接続される端子０と、電源電位ＶＤＤに接続される端子Ｎと、接合容量と、接合容量を介して端子０と端子１、端子１と端子２、端子２と端子３、…、端子（Ｎ−１）とＮの各端子間を任意の順序で周期的に接続する接続手段とを備え、端子１，２，…，（Ｎ−１）から、それぞれ定常電圧ＶＤＤ／Ｎ，２ＶＤＤ／Ｎ，…，（Ｎ−１）ＶＤＤ／Ｎを取り出す構成である。【選択図】図１
2011188641.tif 000002
【特許請求の範囲】
【請求項１】
（Ｎ−１）個のキャパシタ（Ｎは２以上の整数）および各キャパシタに接続される端子１〜（Ｎ−１）と、接地電位に接続される端子０と、電源電位ＶＤＤに接続される端子Ｎと、接合容量と、前記接合容量を介して端子０と端子１、端子１と端子２、端子２と端子３、…、端子（Ｎ−１）とＮの各端子間を任意の順序で周期的に接続する接続手段とを備え、
前記端子１，２，…，（Ｎ−１）から、それぞれ定常電圧ＶＤＤ／Ｎ，２ＶＤＤ／Ｎ，…，（Ｎ−１）ＶＤＤ／Ｎを取り出す構成である
ことを特徴とする電圧生成回路。
【請求項２】
（Ｎ−１）個のキャパシタ（Ｎは２以上の整数）および各キャパシタに接続される端子１〜（Ｎ−１）と、接地電位に接続される端子０と、電源電位ＶＤＤに接続される端子Ｎと、接合容量およびその両端に接続される端子Ａ，Ｂと、前記接合容量を介して端子０と端子１、端子１と端子２、端子２と端子３、…、端子（Ｎ−１）とＮの各端子間を任意の順序で周期的に接続する接続手段とを備え、
前記端子ＡからＶＤＤ／Ｎ，２ＶＤＤ／Ｎ，…，（Ｎ−１）ＶＤＤ／Ｎ，ＶＤＤの階段電圧を取り出し、前記端子Ｂから０，ＶＤＤ／Ｎ，２ＶＤＤ／Ｎ，…，（Ｎ−１）ＶＤＤ／Ｎの階段電圧を取り出す構成である
ことを特徴とする電圧生成回路。
【請求項３】
請求項１または請求項２に記載の電圧生成回路において、
前記接続手段は、前記接合容量を介して端子０と端子１、端子１と端子２、端子２と端子３、…、端子（Ｎ−１）とＮの各端子間をこの順序で順次接続し、その後に逆の順次で順次接続し、これを１周期として周期的に接続することを特徴とする電圧生成回路。
【請求項４】
請求項１または請求項２に記載の電圧生成回路において、
前記接続手段は、前記接合容量を介して端子０と端子１、端子１と端子２、端子２と端子３、…、端子（Ｎ−１）とＮの各端子間をこの順序で順次接続し、これを１周期として周期的に接続することを特徴とする電圧生成回路。
【請求項５】
請求項１または請求項２に記載の電圧生成回路において、
前記（Ｎ−１）個のキャパシタの少なくとも１つのキャパシタを導体に置き換えた構成であることを特徴とする電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、階段電圧を生成する電圧生成回路に関する。
【背景技術】
【０００２】
図１０は、従来の電圧生成回路の構成例を示す（非特許文献１）。
図１０において、従来の電圧生成回路は、キャパシタＣ1 ，Ｃ2 ，Ｃ3 の一端を端子Ｖc1，端子Ｖc2，端子Ｖc3とし、接地電位の導体を端子Ｖc0とし、電源電位ＶＤＤの導体を端子Ｖc4とし、負荷容量ＣL の一端を端子Ｖout とし、端子Ｖout にスイッチＴ0 ，Ｔ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 を介して端子Ｖc0，端子Ｖc1，端子Ｖc2，端子Ｖc3，端子Ｖc4を接続する構成である。なお、各スイッチは、図１０(2) に示すように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの並列接続で実現できる。
【０００３】
ここで、図１１に示すように、スイッチＴ0 ，Ｔ1 ，Ｔ2 ，Ｔ3 ，Ｔ4 ，Ｔ3 ，Ｔ2 ，Ｔ1 を順にオンとし、これを繰り返すことにより、端子Ｖout の電圧は自発的に０、ＶＤＤ／４、２ＶＤＤ／４、３ＶＤＤ／４、ＶＤＤという階段電圧波形となる。また、端子Ｖc1，端子Ｖc2，端子Ｖc3の電圧は、それぞれ定常電圧ＶＤＤ／４，２ＶＤＤ／４，３ＶＤＤ／４に収束する。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Shunji Nakata, “Adiabatic Charging Reversible Logic using a Switched Capacitor Regenerator, ” IEICE Trans. Electron., vol. E87-C, no. 11, pp.1837-1846 (2004).
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の電圧生成回路は、負荷容量ＣL に接続される端子Ｖout が端子Ｖc0〜Ｖc4に順次接続され、負荷容量ＣL がキャパシタＣ1 ，Ｃ2 ，Ｃ3 との間で充放電を繰り返しながら、すなわち電力を消費しながら階段電圧および複数の定常電圧を生成する構成になっている。
【０００６】
本発明は、負荷容量の充放電を行わずに階段電圧および複数の定常電圧を生成することができる電圧生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、（Ｎ−１）個のキャパシタ（Ｎは２以上の整数）および各キャパシタに接続される端子１〜（Ｎ−１）と、接地電位に接続される端子０と、電源電位ＶＤＤに接続される端子Ｎと、接合容量と、接合容量を介して端子０と端子１、端子１と端子２、端子２と端子３、…、端子（Ｎ−１）とＮの各端子間を任意の順序で周期的に接続する接続手段とを備え、端子１，２，…，（Ｎ−１）から、それぞれ定常電圧ＶＤＤ／Ｎ，２ＶＤＤ／Ｎ，…，（Ｎ−１）ＶＤＤ／Ｎを取り出す構成である。
【０００８】
また、端子ＡからＶＤＤ／Ｎ，２ＶＤＤ／Ｎ，…，（Ｎ−１）ＶＤＤ／Ｎ，ＶＤＤの階段電圧を取り出し、端子Ｂから０，ＶＤＤ／Ｎ，２ＶＤＤ／Ｎ，…，（Ｎ−１）ＶＤＤ／Ｎの階段電圧を取り出す構成である。
【０００９】
接続手段は、接合容量を介して端子０と端子１、端子１と端子２、端子２と端子３、…、端子（Ｎ−１）とＮの各端子間をこの順序で順次接続し、その後に逆の順次で順次接続し、これを１周期として周期的に接続する。
【００１０】
また、接続手段は、接合容量を介して端子０と端子１、端子１と端子２、端子２と端子３、…、端子（Ｎ−１）とＮの各端子間をこの順序で順次接続し、これを１周期として周期的に接続する。
【００１１】
本発明の電圧生成回路において、（Ｎ−１）個のキャパシタの少なくとも１つのキャパシタを導体に置き換えた構成としてもよい。
【発明の効果】
【００１２】
本発明の電圧生成回路は、端子０と端子１、端子１と端子２、端子２と端子３、…、端子（Ｎ−１）とＮの各端子間の電位差はＶＤＤ／Ｎとなり、接合容量の両端の電位差もＶＤＤ／Ｎで変化しないことから電流が流れず、従来構成のように負荷容量ＣL の充放電を行わなくとも、（Ｎ−１）個の電圧あるいは、これを順次取り出して階段電圧を生成することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の電圧生成回路の実施例構成を示す図である。
【図２】ＣJ ＝１ｐＦとしたときのシミュレーション１の結果を示す図である。
【図３】ＣJ ＝１ｐＦとしたときのシミュレーション１の結果を示す図である。
【図４】ＣJ ＝1000ｐＦとしたときのシミュレーション２の結果を示す図である。
【図５】ＣJ ＝1000ｐＦとしたときのシミュレーション２の結果を示す図である。
【図６】シミュレーション３の結果を示す図である。
【図７】シミュレーション４の結果を示す図である。
【図８】シミュレーション５の結果を示す図である。
【図９】端子Ｖc1，端子Ｖc2，端子Ｖc3の電位が収束することを説明する図である。
【図１０】従来の電圧生成回路の構成例を示す図である。
【図１１】従来の電圧生成回路の動作例を示す図である。
【発明を実施するための形態】
【００１４】
図１は、本発明の電圧生成回路の実施例構成を示す。
図１において、本実施例の電圧生成回路は、キャパシタＣ1 ，Ｃ2 ，Ｃ3 の一端を端子Ｖc1，端子Ｖc2，端子Ｖc3とし、接地電位の導体を端子Ｖc0とし、電源電位ＶＤＤの導体を端子Ｖc4とし、接合容量ＣJ の両端を端子ＶA ，ＶB とし、端子ＶA にスイッチＡＴ0 ，ＡＴ1 ，ＡＴ2 ，ＡＴ3 を介して端子Ｖc1，端子Ｖc2，端子Ｖc3，端子Ｖc4を接続し、端子ＶB にスイッチＢＴ0 ，ＢＴ1 ，ＢＴ2 ，ＢＴ3 を介して端子Ｖc0，端子Ｖc1，端子Ｖc2，端子Ｖc3を接続する構成である。なお、各スイッチは、図１０(2) に示すように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの並列接続で実現できる。
【００１５】
ここで、スイッチＡＴ0 とスイッチＢＴ0 、スイッチＡＴ1 とスイッチＢＴ1 、スイッチＡＴ2 とスイッチＢＴ2 、スイッチＡＴ3 とＢＴ3 は、それぞれオンになるタイミングが同じであるので、以下まとめてスイッチＴ0 〜Ｔ3 として説明する。
【００１６】
各スイッチは、図１１に示す従来の電圧生成回路と同様に、Ｔ0 ，Ｔ1 ，Ｔ2 ，Ｔ3 ，Ｔ2 ，Ｔ1 の順にオンとし、これを繰り返す。これにより、接合容量ＣJ は、端子Ｖc0−Ｖc1（ＧＮＤ−Ｃ1 ）、端子Ｖc1−Ｖc2（Ｃ1 −Ｃ2 ）、端子Ｖc2−Ｖc3（Ｃ2 −Ｃ3 ）、端子Ｖc3−Ｖc4（Ｃ3 −ＶＤＤ）の端子間に順次接続され、次に逆順に接続される構成となる。このとき、端子Ｖc1，端子Ｖc2，端子Ｖc3の電圧は、それぞれ定常電圧ＶＤＤ／４，２ＶＤＤ／４，３ＶＤＤ／４に収束する。また、端子ＶA の電圧は、自発的にＶＤＤ／４、２ＶＤＤ／４、３ＶＤＤ／４、ＶＤＤという階段電圧波形となり、端子ＶB の電圧は、自発的に０、ＶＤＤ／４、２ＶＤＤ／４、３ＶＤＤ／４という階段電圧波形となる。
【００１７】
すなわち、端子Ｖc0−Ｖc1（ＧＮＤ−Ｃ1 ）、端子Ｖc1−Ｖc2（Ｃ1 −Ｃ2 ）、端子Ｖc2−Ｖc3（Ｃ2 −Ｃ3 ）、端子Ｖc3−Ｖc4（Ｃ3 −ＶＤＤ）の電位差は常にＶＤＤ／４となり、接合容量ＣJ の両端の端子ＶA ，ＶB の電位差も常にＶＤＤ／４となる（図３，図５参照）。ここで重要な点は、接合容量ＣJ の両端の電位差は変化しないことから電流が流れず、接合容量ＣJ の充放電が行われないことである。
【００１８】
なお、図１のキャパシタＣ1 ，Ｃ2 ，Ｃ3 に代えて、配線のような金属導体を用いて、そこから端子を取り出した構成としてもよい。
【００１９】
以下、本実施例回路の動作を調べるために行った spiceシミュレーションの結果を示す。
（シミュレーション１）
図２，図３は、ＣJ ＝１ｐＦとしたときのシミュレーション１の結果を示す。Ｃ1,Ｃ2,Ｃ3 ＝ 100ｐＦとした。スイッチＴ1,Ｔ2,Ｔ3 のオン時間は 125μｓ、スイッチＴ0 のオン時間は 375μｓとした。すなわち、スイッチ動作の１周期は１ｍｓである。シミュレーションに用いたトランジスタは0.18μｍデザインルールを用いており、ゲート長およびゲート幅は0.18μｍおよび１μｍである。電源電圧ＶＤＤは 1.8Ｖとした。
【００２０】
図２(1) は０ｓから３ｓ、図２(2) は０ｓから30ｍｓ、図３は 0.998ｓ〜１ｓの端子Ｖc1，Ｖc2，Ｖc3の電位の時間変化を示す。さらに、図３には端子ＶA ，ＶB の電位の時間変化を示す。
【００２１】
図２(1) に示すように、約１ｓ（1000周期のスイッチ動作）で、端子Ｖc1，Ｖc2，Ｖc3の電位はＶＤＤ／４（0.45Ｖ），２ＶＤＤ／４（0.9 Ｖ），３ＶＤＤ／４（1.35Ｖ）に収束することがわかる。
【００２２】
また、図３に示すように、端子ＶA の電圧は、自発的にＶＤＤ／４（0.45Ｖ）、２ＶＤＤ／４（ 0.9Ｖ）、３ＶＤＤ／４（1.35Ｖ）、ＶＤＤ（ 1.8Ｖ）という階段電圧波形となり、端子ＶB の電圧は、自発的に０Ｖ、ＶＤＤ／４（0.45Ｖ）、２ＶＤＤ／４（ 0.9Ｖ）、３ＶＤＤ／４（1.35Ｖ）という階段電圧波形となることがわかる。端子ＶA ，ＶB の電位差は常にＶＤＤ／４である。
【００２３】
（シミュレーション２）
図４，図５は、ＣJ ＝1000ｐＦとしたときのシミュレーション２の結果を示す。ＣJ 以外の条件は、シミュレーション１と同じである。
【００２４】
図４(1) は０ｓから１ｓ、図４(2) は０ｓから20ｍｓ、図５は 0.998ｓ〜１ｓの端子Ｖc1，Ｖc2，Ｖc3の電位の時間変化を示す。さらに、図５には端子ＶA ，ＶB の電位の時間変化を示す。
【００２５】
図４(2) に示すように、約５ｍｓ（５周期のスイッチ動作）で、端子Ｖc1，Ｖc2，Ｖc3の電位はＶＤＤ／４（0.45Ｖ），２ＶＤＤ／４（0.9 Ｖ），３ＶＤＤ／４（1.35Ｖ）に収束することがわかる。
【００２６】
また、図５に示すように、端子ＶA の電圧は、自発的にＶＤＤ／４（0.45Ｖ）、２ＶＤＤ／４（ 0.9Ｖ）、３ＶＤＤ／４（1.35Ｖ）、ＶＤＤ（ 1.8Ｖ）という階段電圧波形となり、端子ＶB の電圧は、自発的に０Ｖ、ＶＤＤ／４（0.45Ｖ）、２ＶＤＤ／４（ 0.9Ｖ）、３ＶＤＤ／４（1.35Ｖ）という階段電圧波形となることがわかる。端子ＶA ，ＶB の電位差は常にＶＤＤ／４である。
【００２７】
図３および図５に示すように、ＣJ ＝１ｐＦおよびＣJ ＝1000ｐＦのいずれにおいても、端子Ｖc1，Ｖc2，Ｖc3の電位が収束した時点では同じ状態になる。
【００２８】
（シミュレーション３）
図６は、Ｃ1＝100ｐＦ，Ｃ2＝200ｐＦ，Ｃ3＝300ｐＦ，ＣJ＝100ｐＦとしたときのシミュレーション３の結果を示す。その他の条件は、シミュレーション１と同じである。ここでは、０ｓから40ｍｓの端子Ｖc1，Ｖc2，Ｖc3の電位の時間変化を示す。
【００２９】
シミュレーション３においても、約20ｍｓ（20周期のスイッチ動作）で、端子Ｖc1，Ｖc2，Ｖc3の電位はＶＤＤ／４（0.45Ｖ），２ＶＤＤ／４（0.9 Ｖ），３ＶＤＤ／４（1.35Ｖ）に収束することがわかる。
【００３０】
（シミュレーション４）
図７は、Ｃ1＝100ｐＦ，Ｃ2＝200ｐＦ，Ｃ3＝100ｐＦ，ＣJ＝100ｐＦとしたときのシミュレーション４の結果を示す。ただし、スイッチＴ0,Ｔ1,Ｔ2,Ｔ3 の順にオンとし、以下繰り返す。すなわち、Ｔ0,Ｔ1,Ｔ2,Ｔ3,Ｔ0,Ｔ1,Ｔ2,Ｔ3,…である。スイッチＴ0,Ｔ1,Ｔ2,Ｔ3 のオン時間は 250μｓとした。すなわち、スイッチ動作の１周期は１ｍｓである。その他の条件は、シミュレーション１と同じである。ここでは、０ｓから50ｍｓの端子Ｖc1，Ｖc2，Ｖc3の電位の時間変化を示す。
【００３１】
シミュレーション４においても、約15ｍｓ（15周期のスイッチ動作）で、端子Ｖc1，Ｖc2，Ｖc3の電位はＶＤＤ／４（0.45Ｖ），２ＶＤＤ／４（0.9 Ｖ），３ＶＤＤ／４（1.35Ｖ）に収束することがわかる。
【００３２】
（シミュレーション５）
図８は、Ｃ1＝100ｐＦ，Ｃ2＝200ｐＦ，Ｃ3＝100ｐＦ，ＣJ＝100ｐＦとしたときのシミュレーション５の結果を示す。ただし、スイッチのオンになる順番を変えてスイッチＴ0,Ｔ1,Ｔ3,Ｔ2 の順にオンとし、以下繰り返す。すなわち、Ｔ0,Ｔ1,Ｔ3,Ｔ2,Ｔ0,Ｔ1,Ｔ3,Ｔ2,…である。スイッチＴ2 とＴ3 の順番を入れ替えた点がシミュレーション４と異なる。スイッチＴ0,Ｔ1,Ｔ3,Ｔ2 のオン時間は、 250μｓとした。すなわち、スイッチ動作の１周期は１ｍｓである。その他の条件は、シミュレーション１と同じである。ここでは、０ｓから50ｍｓの端子Ｖc1，Ｖc2，Ｖc3の電位の時間変化を示す。
【００３３】
シミュレーション５においても、約15ｍｓ（15周期のスイッチ動作）で、端子Ｖc1，Ｖc2，Ｖc3の電位はＶＤＤ／４（0.45Ｖ），２ＶＤＤ／４（0.9 Ｖ），３ＶＤＤ／４（1.35Ｖ）に収束することがわかる。
【００３４】
以上、シミュレーション１〜３のようにキャパシタの容量を変えても、シミュレーション４のようにスイッチをオンにするパターンを変えても、さらにシミュレーション５のようにスイッチをオンにする順番を変えても、端子Ｖc1，Ｖc2，Ｖc3の収束する電位に変化はないことがわかる。
【００３５】
ここで、端子Ｖc1，Ｖc2，Ｖc3の電位が収束することについて図９を参照して証明する。
本回路において、非定常状態から始めると１周期ｔの後にエネルギー散逸（ジュール熱）が発生する。よって、熱の流れが発生する。このときに、エントロピーＳは必ず増大する。
【００３６】
エントロピーの増分の数学的表現は下記の通りである。ＬＳＩチップが吸収する熱をｄＱ、ＬＳＩチップの熱容量をＣ、温度変化をｄＴとすると、ｄＱ＝ＣｄＴが成立する。よって、エントロピーＳの増分は
ｄＳ＝ｄＱ／Ｔ＝Ｃ／ＴｄＴ＝ＣｄlnＴ
となる。よって
【００３７】
【数１】
2011188641.tif 000003
【００３８】
となる。特に、Ｃが温度に依らず一定ならば、
ΔＳ＝Ｃln（Ｔ2/Ｔ1)
となる。
【００３９】
本回路において、電流が流れなくなる定常状態が存在する。すなわち、端子Ｖc1，Ｖc2，Ｖc3の電位がＶＤＤ／４，２ＶＤＤ／４，３ＶＤＤ／４となるときである。この場合、端子Ｖc0−Ｖc1（ＧＮＤ−Ｃ1 ）、端子Ｖc1−Ｖc2（Ｃ1 −Ｃ2 ）、端子Ｖc2−Ｖc3（Ｃ2 −Ｃ3 ）、端子Ｖc3−Ｖc4（Ｃ3 −ＶＤＤ）の電位差は常にＶＤＤ／４となり、接合容量ＣJ の両端の端子ＶA ，ＶB の電位差も常にＶＤＤ／４となる。したがって、スイッチＴ0,Ｔ1,Ｔ2,Ｔ3 をどのようにオンしても、接合容量ＣJ の両端に電位差は発生せず、電流は流れない。この状態はエントロピーが増加しない。この状態が電気的平衡状態、すなわち、熱的平衡状態にありエントロピー最大となる（図９のＳmax ）。
【００４０】
本回路において、端子Ｖc1，Ｖc2，Ｖc3の電位がＶＤＤ／４，２ＶＤＤ／４，３ＶＤＤ／４でない場合には、必ず電流が流れ、ジュール熱が発生し、エントロピーが必ず増加する。そして、この回路のエントロピーは無限大となることはない。図９のＳmax がエントロピーの最大値である。よって、回路は図９のＳmax 、すなわち、端子Ｖc1，Ｖc2，Ｖc3の電位がＶＤＤ／４，２ＶＤＤ／４，３ＶＤＤ／４の状態に必ず収束する。
【００４１】
この証明において、（Ｎ−１）個のキャパシタの系に限定されないことはいうまでもない。キャパシタの代わりに、配線のような金属導体を用いても良いことはいうまでもない。
【符号の説明】
【００４２】
Ｃ1 ，Ｃ2 ，Ｃ3   キャパシタ
ＣJ   接合容量
Ｖc0，Ｖc1，Ｖc2，Ｖc3，Ｖc4  端子
ＶA ，ＶB   ＣJ の両端の端子
ＡＴ0 ，ＡＴ1 ，ＡＴ2 ，ＡＴ3 ，ＢＴ0 ，ＢＴ1 ，ＢＴ2 ，ＢＴ3   スイッチ
【図１】
2011188641.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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