(57)【要約】【課題】  間欠受信を行い、かつ振幅変調方式の受信装置は、立ち上がり直後の初期段階では高速ＡＧＣを、定常状態においては低速ＡＧＣを実施することが必要である。しかし、高速ＡＧＣをデジタル処理のみで実現するためには、ＣＰＵの負荷や消費電力が大きいという課題があった。【解決手段】  本発明に係る受信装置は、立ち上がり直後の初期段階において過渡期的な受信電界レベルに追従させる高速ＡＧＣにおいては、アナログ処理による包絡線検波によって得られるアナログＲＳＳＩを用いた自動利得制御を行い、定常状態においてフェージング環境下でも安定的に利得制御を行う低速ＡＧＣにおいては、デジタル処理によって得られるデジタルＲＳＳＩ（平均電力、ピーク電力）を用いた自動利得制御を行う。【選択図】  図１
2011188268.tif 000002
【特許請求の範囲】
【請求項１】
所定の時間間隔で基地局より送信されたデータフレームを含む受信アナログ信号をデジタル信号に変換して復調するとともに、受信電界強度を測定してデジタル受信電界強度信号を出力する受信部と、
前記受信アナログ信号を包絡線検波し、受信電界強度を測定するとともにアナログ受信電界強度信号を出力するアナログ検波部と、
外部からの利得制御信号に基づいて前記受信アナログ信号の増幅率ないし減衰率を変更する自動利得制御部と、
所望のデータフレームを受信する所定時間前に前記受信部への電源供給を開始するとともに、前記アナログ検波部から出力されたアナログ受信電界強度信号に基づいて前記利得制御信号を生成し、前記データフレームを受信していて、かつ、前記受信電界強度が安定している場合に、前記受信部から出力されたデジタル受信電界強度信号に基づいて前記利得制御信号を生成する制御部とを設けたことを特徴とする受信装置。
【請求項２】
所定の時間間隔で基地局より送信されたデータフレームを含む受信アナログ信号をデジタル信号に変換して復調するとともに、受信電界強度を測定してデジタル受信電界強度信号を出力する受信部と、
前記受信アナログ信号を包絡線検波し、受信電界強度を測定するとともにアナログ受信電界強度信号を出力するアナログ検波部と、
所望のデータフレームを受信する所定時間前に前記受信部への電源供給を開始するとともに、前記アナログ検波部から出力されたアナログ受信電界強度信号に基づいて前記利得制御信号を生成し、前記データフレームを受信していて、かつ、前記受信電界強度が安定している場合に、前記受信部から出力されたデジタル受信電界強度信号に基づいて前記利得制御信号を生成することを特徴とする制御部とを備え、
前記受信部は、前記制御部から出力された前記利得制御信号に応じて、前期デジタル信号のビット列を補正することを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、間欠受信時に受信電界レベルに応じて利得を自動的に制御する（自動利得制御  Automatic Gain Control)受信装置に関する。
【背景技術】
【０００２】
復調時に振幅の線形性を必要とする変調方式を用いる通信装置は、受信するとき、受信電界レベルのダイナミックレンジを確保するため、受信レベルに応じて自立的に利得を変化させる自動利得制御（AGC）を行っている。無線通信環境下において、受信装置が受信する信号のレベルは伝播路特性により変動する。受信装置は、伝播路の入力信号レベルが変動しても復調器に入力する信号レベルを一定に保つよう自動利得制御を行う。自動利得制御は、入力する受信信号を対数増幅し包絡線検波して得た受信電界強度(Received Signal Strength Indicator RSSI)信号を用いて可変増幅器の増幅率や減衰率を変更することにより受信信号のレベルを調整する。
【０００３】
消費電力の削減を目的として、受信装置は間欠受信を行う。受信開始直後、信号波形の立ち上がり直後においては、過渡期的な受信電界レベルに追従させるため、自動利得制御を瞬時に行う必要がある。以下の説明では、短い処理時間で実行する自動利得制御を「高速ＡＧＣ」と記載する。また、信号波形が立ち上がった定常状態においては、フェージング環境下でも安定的に利得制御を行うため自動利得制御を行っている。このときの自動利得制御は先の「高速ＡＧＣ」ほどの即応性は要求されない。以下の説明では、この状態の自動利得制御を「低速ＡＧＣ」と記載する。高速ＡＧＣを実現するため、高速に応答するデジタル処理で受信電界強度を求めるデジタルＲＳＳＩを用いたり、アナログ回路によって検波した電圧に応じた制御をアナログ処理のみによって行うＡＧＣを使用するといったことが考えられている。
【０００４】
特許文献１では、短周期で入力信号の電力計算を行う高速電力計算回路と、通常周期で電力計算を行う通常電力計算回路と、高速電力計算回路または通常電力計算回路の電力計算結果を入力しフィードバック増幅器を計算する回路によって、高速電力計算回路の電力計算結果と予め定めたターゲットとする受信電力との差の値に応じて高速電力計算回路と通常電力計算回路を切り替える受信装置が開示されている。
【０００５】
特許文献２では、高速ＡＧＣを実施する必要がある受信信号レベル立ち上がり時の検出方法として、ＲＳＳＩ信号の瞬時値と長区間の差信号を閾値と比較し、差信号が閾値を越えた場合に受信信号レベルの立ち上がりと判断し、ＡＧＣの制御を高速に引き込んでいる。デジタル処理により得られるデジタルＲＳＳＩ値によって、受信信号の立ち上がりを検出している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１３５３４６
【０００７】
【特許文献２】特開２００６−１９７６５４
【発明の概要】
【発明が解決しようとする課題】
【０００８】
例えば、振幅変調やＱＰＳＫ（Quadrature Phase-Shift Keying）、π／４ＱＰＳＫといった位相偏移変調においても送信ダイバーシチを行う場合は、復調時に振幅の線形性を必要とする。間欠受信を行い、かつ復調時に振幅の線形性を必要とする受信装置は、立ち上がり直後の初期段階では高速ＡＧＣを、定常状態においては低速ＡＧＣを実施することが必要である。しかし、高速ＡＧＣをデジタル処理のみで実現するためには、きわめて短い時間でデジタルＲＳＳＩを算出するため、高速なデジタル処理が必要不可欠となる。これは、消費電力の削減が重要となる受信装置においては、大きな課題の一つとなる。また、シンボルレートが遅い通信においてはオーバーサンプル数の増大により、高速なサンプリング処理が必要となり、これもまた消費電力増大の要因となる。本発明は上記課題を解決するためになされたものであり、ＣＰＵの負荷軽減や低消費電力化を削減しながら、高速に自動利得制御を行うことができる受信装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る受信装置は、所定の時間間隔で基地局より送信されたデータフレームを含む受信アナログ信号をデジタル信号に変換して復調するとともに、受信電界強度を測定してデジタル受信電界強度信号を出力する受信部と、受信アナログ信号を包絡線検波し、受信電界強度を測定するとともにアナログ受信電界強度信号を出力するアナログ検波部と、外部からの利得制御信号に基づいて受信アナログ信号の増幅率ないし減衰率を変更する自動利得制御部と、所望のデータフレームを受信する所定時間前に受信部への電源供給を開始するとともに、アナログ検波部から出力されたアナログ受信電界強度信号に基づいて利得制御信号を生成し、データフレームを受信していて、かつ、受信電界強度が安定している場合に、受信部から出力されたデジタル受信電界強度信号に基づいて利得制御信号を生成する制御部とを設けたものである。
【発明の効果】
【００１０】
本発明に係る受信装置は、所定の時間間隔で基地局より送信されたデータフレームを含む受信アナログ信号をデジタル信号に変換して復調するとともに、受信電界強度を測定してデジタル受信電界強度信号を出力する受信部と、受信アナログ信号を包絡線検波し、受信電界強度を測定するとともにアナログ受信電界強度信号を出力するアナログ検波部と、外部からの利得制御信号に基づいて受信アナログ信号の増幅率ないし減衰率を変更する自動利得制御部と、所望のデータフレームを受信する所定時間前に受信部への電源供給を開始するとともに、アナログ検波部から出力されたアナログ受信電界強度信号に基づいて利得制御信号を生成し、データフレームを受信していて、かつ、受信電界強度が安定している場合に、受信部から出力されたデジタル受信電界強度信号に基づいて利得制御信号を生成する制御部とを設けたので、ＣＰＵの負荷軽減や低消費電力化を削減しながら、高速に自動利得制御を行うことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る受信装置の構成を示すブロック図である。
【図２】本発明の実施の形態２に係る受信装置の構成を示すブロック図である。
【図３】間欠受信の同期モードの様子を示す説明図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る受信装置の構成を示すブロック図である。本発明における構成は、無線通信におけるデジタル携帯通信機（スーパーヘテロダイン受信機）を想定しており、アンテナ部１、ＲＦ(Radio Frequency)部２、周波数変換を行うミキサー３、ローカル信号生成部４、ＩＦ（Intermediate Frequency）部５、復調用Ａ／Ｄ（アナログ／デジタル）変換器６、高速ＲＳＳＩ測定用のＡ／Ｄ変換器７、デジタル処理部８である。デジタル処理部８は、主に復調処理を行うＤＥＭ（DEModulator）９と、自動利得制御（ＡＧＣ）などの無線機制御を行うＣＰＵ（Central Processing Unit）１０から構成される。システム上、要求される受信装置のダイナミックレンジがＡ／Ｄ変換器６のダイナミックレンジによって、制約される場合、ＲＦ部２によって、プリアンプのＯＮ／ＯＦＦ制御やＡＴＴ（Attenuator）のＯＮ／ＯＦＦ制御のような自動利得制御（ＡＧＣ）が必要となる。
【００１３】
立ち上がり直後の初期段階において過渡期的な受信電界レベルに追従させる高速ＡＧＣを実施する場合の動作を説明する。本発明に係る受信装置は、低消費電力化のため以下二つのモードで動作する。「圏外モード」は十分な電界が得られていないときの受信装置の動作モードであり、「同期モード」は十分な電界が得られているときの受信装置の動作モードを示す。受信装置は「圏外モード」では、数秒周期で受信電源のオン／オフを繰り返し、受信電源をオンした後に、アナログＲＳＳＩのレベルに応じて高速ＡＧＣを実行する。また、受信装置は「同期モード」では、既知の時間間隔で送信されるデータフレームに対し、受信したいフレームのタイミングが分かっているので、受信したいデータフレームの数十ｍｓ前に受信電源をオンし、その後、アナログＲＳＳＩのレベルに応じて高速ＡＧＣを実行する。
【００１４】
また、定常状態においてフェージング環境下でも安定的に利得制御を行う低速ＡＧＣを実施する場合の動作を説明する。定常状態とは、受信装置が上記説明の同期モードに入っていて、受信電源がオンされており、かつフレームを受信している状態を示す。受信装置は、高速ＡＧＣを実施した後、ＬＳＩからＣＰＵに対する受信割り込み（ＬＳＩが受信フレーム単位でＣＰＵに入れる）を検知すると、低速ＡＧＣを実施する。
【００１５】
図３は、間欠受信の同期モードの様子を示す説明図である。対象の受信装置は基地局から連続的に送信されるデータを受信する。データはフレーム長が４０ｍｓのフレームが１６個を１セットとし、６４０ｍｓ長のスーパーフレームを構成している。基地局は、スーパーフレームを周期的に送信する。各フレームは、同期を確立するためのシンクワード（Sync- Word）、誤り訂正符号、汎用のデータ等から構成されている。受信装置は、図３に示す０〜１５のフレームのうち、１つ以上のフレームを受信する。図３では、フレーム番号１のみを受信する場合の様子を示している。この場合、図中符号１〜４に示すデータを受信する必要がある。符号１のデータは高速ＡＧＣ用受信、符号２はプリアンブル、符号３は受信したいフレーム、符号４はプリアンブルを示す。受信装置は、符号１の区間では高速ＡＧＣを実施しており、ＣＰＵ１０は、アナログ処理による包絡線検波によって得られるアナログＲＳＳＩを用いて自動利得制御信号を生成し、ＲＦ部２に出力して自動利得制御を行う。そして、符号２の区間ではＤＥＭ部９のデジタル処理によって検出可能な平均ＲＳＳＩ値とピークＲＳＳＩ値を用いて自動利得制御信号を生成し、ＲＦ部２に出力して自動利得制御を行う。ＣＰＵ１０は、符号１から符号２の区間に移行したときにＤＥＭ９から受信割り込み信号を受ける。この受信割り込み信号を契機にＣＰＵ１０は高速ＡＧＣから低速ＡＧＣに遷移する。
【００１６】
高速ＡＧＣにおいて、アナログ包絡線検波を行うため、単一の検波ＩＣを用いることが一般的であるが、ダイオードを使用して検波回路を構成することも可能である。一方、低速ＡＧＣにおいては、デジタル処理によって得られるデジタルＲＳＳＩ（平均電力、ピーク電力）を用いた自動利得制御を行う。すなわち、ベースバンド信号であるＩ、Ｑ信号の振幅より、フレーム単位で平均化した平均電力と最大電力を算出し、得られる各電力を変換テーブルによりデジベル単位に変換する。高速ＡＧＣに使用するアナログＲＳＳＩの検出はＲＦ部２による伝播遅延のみに依存し、μｓｅｃオーダーの自動利得制御が可能となり、バースト単位で完結する制御を行うことができる。
【００１７】
一方、低速ＡＧＣに使用するデジタルＲＳＳＩの検出はフレーム単位でのデジタル処理でよく、ＤＥＭ部９とＣＰＵ１０とのアクセス頻度の低減を図ることにより、ＣＰＵ１０の負荷軽減や消費電力の低減を実現することができることが特長である。
【００１８】
上記説明のように、本発明に係る受信装置は、立ち上がり直後の初期段階において過渡期的な受信電界レベルに追従させる高速ＡＧＣにおいては、アナログ処理による包絡線検波によって得られるアナログＲＳＳＩを用いた自動利得制御を行い、定常状態においてフェージング環境下でも安定的に利得制御を行う低速ＡＧＣにおいては、デジタル処理によって得られるデジタルＲＳＳＩ（平均電力、ピーク電力）を用いた自動利得制御を行う。
【００１９】
したがって、本発明により、間欠受信を行う無線通信において、通信のビットレートによらず、立ち上がり直後に、μsecオーダーで高速に追従可能である高速ＡＧＣが実現可能であり、デジタル処理の軽減を図ることが可能である。また、定常状態においては、デジタルＲＳＳＩ（平均電力、ピーク電力）を用いた低速ＡＧＣを行うことにより、間欠受信を行う携帯機においても安定的な無線通信を実現することが可能となる。また、バーストごとに独立して受信電力に応じた自動利得制御が可能である。ＣＰＵの負荷軽減や低消費電力化を削減しながら、高速に自動利得制御を行うことができる。
【００２０】
なお、上記説明は、スーパーヘテロダイン方式の受信装置について説明したが、ダブルスーパーヘテロダイン方式の受信装置にも適用可能である。
【００２１】
実施の形態２．
図２は、本発明の実施の形態２に係る受信装置の構成を示すブロック図である。本発明における構成は、無線通信におけるデジタル携帯機（スーパーヘテロダイン受信機）を想定している。図２において、構成要素としては、アンテナ部１、ＲＦ（Radio Frequency）部２、周波数変換を行うミキサー３、ローカル信号生成部４、ＩＦ（Intermediate Frequency）部５、復調用のＡ／Ｄ（アナログ／デジタル）変換器６、高速ＲＳＳＩ用のＡ／Ｄ（アナログ／デジタル）変換器７、デジタル処理部８である。デジタル処理部８は、主に復調処理を行うＤＥＭ（DEModulator）９と、自動利得制御（ＡＧＣ）などの無線機制御を行うＣＰＵ（Central Processing Unit）１０から構成される。
【００２２】
システム上、要求される受信装置のダイナミックレンジがデジタル処理におけるビット幅によるダイナミックレンジによって、制約される場合、ビットシフトを行うビット最適化による自動利得制御（ＡＧＣ）が必要となる。自動利得制御（ＡＧＣ）では、通常、受信装置内部で検出するＲＳＳＩ値に基づいて、利得制御を行う。本発明ではＩＦ部５のアナログ処理による包絡線検波によって得られるアナログＲＳＳＩと、ＤＥＭ部９のデジタル処理によって検出可能な平均ＲＳＳＩ値とピークＲＳＳＩ値を用いて、ＣＰＵ１０がＤＥＭ部９のビット最適化を行うことによって、デジタル自動利得制御（ＡＧＣ）を実現する。このとき、立ち上がり直後の初期段階において過渡期的な受信電界レベルに追従させる高速ＡＧＣにおいては、アナログ処理による包絡線検波によって得られるアナログＲＳＳＩを用いた自動利得制御を行い、定常状態においてフェージング環境下でも、安定的に利得制御を行う低速ＡＧＣにおいてはデジタル処理によって得られるデジタルＲＳＳＩ（平均電力、ピーク電力）を用いた自動利得制御を行う。
【００２３】
高速ＡＧＣに使用するアナログＲＳＳＩの検出はＲＦ部２による伝播遅延のみにより、μsecオーダーの自動利得制御が可能となり、バースト単位で完結する制御を行うことができる。一方、低速ＡＧＣに使用するデジタルＲＳＳＩの検出はフレーム単位でのデジタル処理でよく、ＤＥＭ部９とＣＰＵ１０とのアクセス頻度の低減を図ることにより、ＣＰＵ１０の負荷軽減や消費電力の低減を実現することが特長である。
【００２４】
実施の形態１では、受信装置はＩＦ部５のアナログ処理による包絡線検波によって得られるアナログＲＳＳＩと、ＤＥＭ部９のデジタル処理によって検出可能な平均ＲＳＳＩ値とピークＲＳＳＩ値を用いて、ＣＰＵ１０がＲＦ部２のゲイン制御を行っていたが、実施の形態２では、ＩＦ部５のアナログ処理による包絡線検波によって得られるアナログＲＳＳＩと、ＤＥＭ部９のデジタル処理によって検出可能な平均ＲＳＳＩ値とピークＲＳＳＩ値を用いて、ＣＰＵ１０がＤＥＭ部９のビット最適化を行うことでゲイン制御を行っている。両者はともに、間欠受信を行う無線通信においても安定的な無線通信を実現することが可能であり、バーストごとに独立して受信電力に応じた自動利得制御が可能であるという効果を奏する。
【符号の説明】
【００２５】
１：アンテナ部、２：ＲＦ部、３：ミキサー、４：ローカル信号生成部、５：ＩＦ部、
６：Ａ／Ｄ（アナログ／デジタル）変換器（復調用）、
７：Ａ／Ｄ（アナログ／デジタル）変換器（高速ＲＳＳＩ用）、
８：デジタル処理部、９：ＤＥＭ部、１０：ＣＰＵ
【図１】
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【図２】
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【図３】
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