(57)【要約】【課題】効果的にイオンマイグレーションを抑制すること。【解決手段】本発明に係る半導体装置は、第１の電極パッドＳＰと、第１の電極パッドＳＰに対向して設けられ、第１の電極パッドＳＰより低電圧が印加される第２の電極パッドＧＰと、第１の電極パッドＳＰと第２の電極パッドＧＰとの間に設けられた導体ライン１１０ａと、導体ライン１１０ａと、第１の電極パッドＳＰ又は第２の電極パッドＧＰとを電気的に接続する連結部１１０ｃと、導体ライン１１０ａ及び連結部１１０ｃを被覆する絶縁膜１０３と、を備えるものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電極パッドと、
前記第１の電極パッドに対向して設けられ、前記第１の電極パッドより低電圧が印加される第２の電極パッドと、
前記第１の電極パッドと前記第２の電極パッドとの間に設けられた導体ラインと、
前記導体ラインと、前記第１又は第２の電極パッドとを電気的に接続する連結部と、
前記導体ライン及び前記連結部を被覆する絶縁膜と、を備える半導体装置。
【請求項２】
前記導体ラインが、前記第１の電極パッドよりも面積が小さい前記第２の電極パッドと電気的に接続されている請求項１に記載の半導体装置。
【請求項３】
前記第１の電極パッドがソース電極パッドであり、前記第２の電極パッドがゲート電極パッドである請求項１又は２に記載の半導体装置。
【請求項４】
前記導体ラインは、前記ゲート電極パッドを略コ字状に取り囲む請求項３に記載の半導体装置。
【請求項５】
前記導体ラインは、前記ソース電極パッドよりも前記ゲート電極パッドに近い位置に配置された請求項３又は４に記載の半導体装置。
【請求項６】
前記導体ラインが１本のみである請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記導体ラインと前記連結部とが、前記第１及び第２の電極パッドと同一の金属層から一体形成されている請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記導体ラインと前記連結部との間に形成された層間絶縁膜を更に備え、
前記連結部が、前記導体ラインとは異なる導電層から形成された請求項１から６のいずれか１項に記載の半導体装置。
【請求項９】
前記連結部は、
前記層間絶縁膜の下層に形成されたポリシリコンからなる配線と、
前記層間絶縁膜を貫通するコンタクトプラグと、を備える請求項８に記載の半導体装置。
【請求項１０】
前記絶縁膜は、ＳｉＮまたはＳｉＯＮからなる請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記ソース電極パッドに対向する側の前記導体ラインのコーナーが丸められた請求項３から１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記導体ラインにスリット及び孔部のうちの少なくとも１つが設けられた請求項１から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記連結部が、前記導体ラインの終端に設けられた請求項１から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記半導体装置は、パワーＭＯＳＦＥＴチップ又はＩＧＢＴチップを備えている請求項１から１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記ソース電極パッドの最表面には、チタン、ニッケル、銀からなる金属層が設けられている請求項１４に記載の半導体装置。
【請求項１６】
前記ソース電極パッドは、銀ペーストと金属板とにより外部リードと接続される請求項１４又は１５に記載の半導体装置。
【請求項１７】
前記ゲート電極パッドは、ワイヤボンディングにより外部リードと接続される請求項１４から１６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、比較的大きな電流が流れるパワーＭＯＳＦＥＴなどの半導体装置に関する。
【背景技術】
【０００２】
近年、比較的大きな電流が流れるパワーＭＯＳＦＥＴなどの半導体チップでは、ソース電極パッドと外部リードとの接続に、例えばＣｕ（銅）製の金属板を用いることが検討されている。従来のＡｕ（金）線やＡｌ（アルミニウム）線に比べ、オン抵抗の低減や放熱性に有利だからである。この金属板は、例えばＡｇ（銀）ペースト等の導電性接着剤を用いて、一端をソース電極パッドに、他端を外部リードに接続される。しかしながら、このようにＡｇペーストを使用すると、高温・高湿下での通電試験において、Ａｇイオン（Ａｇ＋）が溶出し析出するイオンマイグレーションにより、ソース−ゲート間が短絡するという不良が発生した。
【０００３】
特許文献１には、ソース電極パッドと外部リードとが金属板により接続された半導体装置が開示されている。図５（ａ）は、特許文献１に記載の半導体装置の平面図（但し、封止樹脂は省略）、図５（ｂ）は、図５（ａ）のＩ−Ｉ断面図である。
【０００４】
パワーＭＯＳＦＥＴチップ１が、リードフレーム５のアイランド部６上に搭載されている。チップ１上面には、ソース電極パッド２とゲート電極パッド３が形成されている。両電極パッド２，３は、ＡｌまたはＡｌ合金で形成されている。チップ１裏面には、ドレイン電極（不図示）が設けられており、アイランド部６に接続されている。ソース電極パッド２と外部リード８とは、Ａｇペースト１２を介して金属板１０ａで接続されている。ゲート電極パッド３と外部リード９とは、図５では金属板１０ｂで接続されているが、ワイヤボンディング接続であってもよい。チップ１は封止樹脂１３により封止されている。
【０００５】
両電極パッド２，３間は、保護絶縁膜（不図示）で電気的に分離されている。上記のように、Ａｇペーストを用いた接続を行った場合、水分と電界が存在するとＡｇイオンが溶出して析出するイオンマイグレーションによる電極間の短絡を起こしやすい。ここで、イオンマイグレーションの発生メカニズムの一つを、図６を参照して説明する。図６はイオンマイグレーションの発生メカニズムを説明するための模式図である。
【０００６】
図６に示すように、２つの電極間には高電位側から低電位側に向けた電界が生じる（破線矢印）。水分の存在により高電位側電極から溶出した金属イオンは電界の向きに移動する（実線矢印）。移動して低電位側電極に達した金属イオンは、そこで電子をもらって還元析出して樹枝状に成長する。そして最終的に両電極間を短絡させる。
【０００７】
特許文献２には、このようなイオンマイグレーションの抑制技術が開示されている。図７（ａ）は、特許文献２に記載の半導体チップの概略構成を示す平面図、図７（ｂ）は図７（ａ）の半導体チップを搭載した半導体装置の概略構成を示す断面図である。
【０００８】
図７（ａ）に示すように、半導体チップ２１には素子形成領域２２が設けられている。そして、その周囲に配置された電極パッド２３は配線２４を介して素子形成領域２２に接続されている。隣り合う電極パッド２３間には、電極パッド２３と同一層に形成された凸状の導体ライン２５が形成されている。
【０００９】
図７（ｂ）に示すように、電極パッド２３及び凸状の導体ライン２５は、半導体チップ２１表面に形成された保護絶縁膜２６で被覆されている。保護絶縁膜２６には、所定の開口部２７が設けられ、突出電極２８が形成されている。そして、半導体チップ２１は、配線基板３１上の端子電極３２にフリップチップ実装される。ここで、半導体チップ２１と配線基板３１との間には封止樹脂３３が充填されている。
【００１０】
このような凸状の導体ライン２５を設けることにより、金属イオンの移動距離が長くなると共に、封止樹脂３３の密着性が向上する。そのため、金属イオンの移動が困難になり、イオンマイグレーションが抑制される。また、凸状の導体ライン２５と配線２４とは電気的に分離されている。そのため、半導体チップ２１に形成された素子の電気的特性に影響を与えずに、電極パッド間のマイグレーション耐性を向上させるとされている（特許文献２の段落［０００７］参照）。
【００１１】
図８（ａ）は、特許文献３の図４（半導体チップの要部平面図）である。また、図８（ｂ）は特許文献３の図１５であって、図８（ａ）のＩＩＩ−ＩＩＩ断面図である。図８（ａ）に示すように、この半導体チップでは、チップ上面に形成された絶縁膜５１から露出した複数の電極パッド５０が設けられており、その電極パッド５０間には凸状部５２が設けられている。凸状部５２は、図８（ｂ）に示すように、金属膜からなる凸状の導体ライン５２ａを絶縁膜５１で被覆して形成されている。
【００１２】
ベース基板５３上には絶縁膜５４が形成され、さらに絶縁膜５４上には平坦化膜５９が設けられている。そして、平坦化膜５９上に電極パッド５０が形成されている。電極パッド５０は平坦化膜５９に設けられた導通用配線５０ｂを通じて、絶縁膜５４上の中間電極５０ｃと接続されている。導体ライン５２ａは電極パッド５０を包囲するように配置されている。
【００１３】
この半導体チップでは、電極パッド５０を包囲するように凸状部５２を配置して、電極パッド５０間の表面距離を増大させる。また、凸状の導体ライン５２ａを接地電位に固定している。
【００１４】
さらに、特許文献４には、コンタクト部の近傍に、バイアス電圧が印加された配線パターンを配置して、コンタクト部近傍の電極や配線等からのイオンの移動を阻止し、腐食を防止する技術が開示されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００１−２７４２０６号公報
【特許文献２】特開２００５−０７９４９９号公報
【特許文献３】特開２００８−０３４４７２号公報
【特許文献４】特開平５−２１７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
発明者は、特許文献２〜４に記載の半導体装置には、以下のような問題があることを見出した。特許文献２，３に記載の構成は、いずれも電極間に表面距離を増大させる目的で凸状部を設けている。このため、十分な表面距離を稼ぐには、導体ラインの本数は多いほどよく、また、導体ラインの高さ（膜厚）は高いほどよい。
【００１７】
しかしながら、一定距離に設定された電極間に配置できる導体ラインの本数には限界がある。また、導体ラインは電極と同じ材料で同時形成されるため、凸状部の高さ（導体ラインの膜厚）は電極の膜厚の制約を受ける。
【００１８】
さらに、特許文献３のように、導体ライン５２ａを接地電位にするためには、チップ上にわざわざ接地配線の引き回しや接地電極を形成する必要が生じ、チップ面積の増大を招くおそれがあった。
【００１９】
特許文献４のように、コンタクト部を囲う配線パターンにバイアス電圧を印加する場合は、バイアス電圧配線の引き回しやバイアス電圧電極の形成のみならず、バイアス電圧電源を別途用意しなければならないという問題も生じる。
【課題を解決するための手段】
【００２０】
本発明に係る半導体装置は、
第１の電極パッドと、
前記第１の電極パッドに対向して設けられ、前記第１の電極パッドより低電圧が印加される第２の電極パッドと、
前記第１の電極パッドと前記第２の電極パッドとの間に設けられた導体ラインと、
前記導体ラインと、前記第１又は第２の電極パッドとを電気的に接続する連結部と、
前記導体ライン及び前記連結部を被覆する絶縁膜と、を備えるものである。
【００２１】
本発明では、第１の電極パッドと第２の電極パッドとの間に設けられた導体ラインと、当該導体ラインと前記第２の電極パッドとを電気的に接続する連結部と、前記導体ライン及び前記連結部を被覆する絶縁膜と、を備える。そのため、溶出した金属イオンが効果的に導体ライン形成部にトラップされ、イオンマイグレーションを抑制することができる。
【発明の効果】
【００２２】
本発明によれば、効果的にイオンマイグレーションを抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】第１の実施の形態に係る半導体装置の平面図（ａ）及び斜視図（ｂ）、要部断面図（ｃ）である。
【図２】第１の実施の形態（ａ）と比較例（ｂ）とにおけるＡｇイオンの挙動を説明する模式図である。
【図３】第２の実施の形態に係る半導体装置の断面図（ａ）及び斜視図（ｂ）である。
【図４】導体ラインの変形例の斜視図（ａ）（ｂ）（ｃ）である。
【図５】特許文献１に開示された半導体装置の平面図（ａ）及び断面図（ｂ）である。
【図６】イオンマイグレーションの発生メカニズムの説明図である。
【図７】特許文献２に開示された半導体装置の平面図（ａ）及び断面図（ｂ）である。
【図８】特許文献３に開示された半導体装置の平面図（ａ）及び断面図（ｂ）である。
【発明を実施するための形態】
【００２４】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００２５】
（実施の形態１）
図１は、本発明の第１の実施の形態に係る半導体装置の平面図（ａ）及び斜視図（ｂ）、要部断面図（ｃ）である。より詳細には、図１（ａ）は、本実施の形態に係るパワーＭＯＳＦＥＴチップの平面図、図１（ｂ）は導体ラインの斜視図である。図１（ｃ）は図１（ａ）のＶ−Ｖ断面図である。尚、図１（ｃ）では説明の簡略化のため基板表面上の構造のみ示す。
【００２６】
このパワーＭＯＳＦＥＴチップ１００は、ゲート電極パッドＧＰ、ソース電極パッドＳＰ、層間絶縁膜１０１、金属膜１０２、保護絶縁膜１０３、イオンストッパ１１０、導体ライン１１０ａ、連結部１１０ｃ、ゲート金属層１０４（ゲート電極パッドＧＰを構成する金属層。例えばＡｌ層）、保護絶縁膜の開口部１０４ａ、ソース金属層１０５（ソース電極パッドＳＰを構成する金属層。例えばＡｌ層）、保護絶縁膜の開口部１０５ａ、コンタクトプラグ１０６ａ，１０６ｂ、ＬＯＣＯＳ膜１０７、ポリシリコン配線１０８（不純物が導入されて低抵抗化されたポリシリコンからなる配線）を備えている。導体ライン１１０ａとゲート金属層１０４の間には、領域ＥＧが形成されている。また、導体ライン１１０ａとソース金属層１０５の間には、領域ＥＳが形成されている。
【００２７】
図１（ａ）に示すように、パワーＭＯＳＦＥＴチップ１００の表面には、外部リードと接続するためのソース電極パッドＳＰとゲート電極パッドＧＰが設けられている。ソース電極パッドＳＰでは、その上を被覆する保護絶縁膜１０３に所定の開口部１０５ａが設けられる。さらに、ソース金属層１０５上には、例えばＴｉＮｉＡｇ（チタン／ニッケル／銀）からなる金属膜１０２が設けられている。さらに、その上にＡｇペーストが塗布されて、金属板（不図示）の一端が接続される。当該金属板の他端は、外部リード（不図示）と接続される。
【００２８】
ゲート電極パッドＧＰでは、その上を被覆する保護絶縁膜１０３に所定の開口部１０４ａが設けられ、その開口領域にＡｕ線やＡｌ線などが超音波や溶接などでワイヤボンディングされて、外部リード（不図示）と接続される。尚、ソース電極パッドＳＰには大電流が流れるため、ソース電極パッドＳＰはゲート電極パッドＧＰよりも面積が大きく形成されている。
【００２９】
ソース電極パッドＳＰとゲート電極パッドＧＰとの間には、本発明の特徴部分であるイオンストッパ１１０が配置されている。イオンストッパ１１０は、ゲート電極パッドＧＰとソース電極パッドＳＰとの間の表面距離を増大させるだけでなく、Ａｇイオンを強い静電力でトラップして、そこから先に移動することを抑制する役目をする。イオンストッパ１１０は、導体ライン１１０ａと、連結部１１０ｃと、それらを被覆する保護絶縁膜１０３とで構成される。
【００３０】
導体ライン１１０ａは、ゲート電極パッドＧＰとソース電極パッドＳＰとが対向する全領域に亘って、ゲート電極パッドＧＰ（低電位側電極）を取り囲むように設けられている。導体ライン１１０ａは、特許文献２，３のように複数本あっても良いが、唯１本のライン状パターンとすれば、チップ面積の増大を抑制しつつ、イオンマイグレーション抑制効果を上げることができる。
【００３１】
つまり、導体ライン１１０ａは、ゲート金属層１０４とソース金属層１０５との対向領域を、導体ライン１１０ａとゲート金属層１０４間の領域ＥＧと、導体ライン１１０ａとソース金属層１０５間の領域ＥＳとに区画する。
【００３２】
導体ライン１１０ａは、少なくとも、ゲート電極パッドＧＰとソース電極パッドＳＰとが互いに対向する領域に設けられる。図１では、略コ字状となっている。電界が集中しやすいゲート電極パッドＧＰのソース電極パッドＳＰ側のコーナー部を包囲し、さらにゲート電極パッドＧＰに沿って導体ライン１１０ａを延在すれば、ソース電極パッドＳＰからゲート電極パッドＧＰに向かって金属イオンが回り込むような移動経路も遮断できる。
【００３３】
また、導体ライン１１０ａはゲート電極パッドＧＰの外周に沿って近傍に配置される。より具体的には、ゲート電極パッドＧＰとソース電極パッドＳＰとの間の中央位置よりもゲート電極パッドＧＰ寄りに配置する。即ち、導体ラインとゲート金属層間距離ｄ１＜導体ラインとソース金属層間距離ｄ２となる。このようにすると領域ＥＧを無電界領域に近い状態としやすくてよい。
【００３４】
連結部１１０ｃは、導体ライン１１０ａとゲート金属層１０４とを電気的接続する細く短いストライプ状パターンである。ここで、導体ライン１１０ａ及び連結部１１０ｃは、ゲート金属層１０４と同一の材料で一体形成されている。
【００３５】
図１（ｃ）に示すように、基板表面に形成された層間絶縁膜１０１上に、ゲート金属層１０４、ソース金属層１０５、導体ライン１１０ａ及び連結部１１０ｃが形成されている。基板表面の所定位置には、ＬＯＣＯＳ膜１０７が形成され、その上にはポリシリコン配線１０８が形成されている。ポリシリコン配線１０８は、ＦＥＴ素子のゲート電極（不図示）と接続されている。
【００３６】
ゲート金属層１０４は、層間絶縁膜１０１に設けられたＷ（タングステン）からなるコンタクトプラグ１０６ａを介して、ポリシリコン配線１０８と接続されている。ソース金属層１０５は、層間絶縁膜１０１に設けられたＷ（タングステン）からなるコンタクトプラグ１０６ｂを介して、基板表面層に形成されたソース拡散領域（不図示）と接続されている。
【００３７】
導体ライン１１０ａ及び連結部１１０ｃを含むチップ表面は、所定の開口部１０４ａ，１０５ａを除いて保護絶縁膜１０３で被覆されている。保護絶縁膜１０３は、例えば、ＳｉＯＮ（酸窒化膜）からなり、膜厚は４〜５μｍ程度である。
【００３８】
金属膜１０２は、隙間からソース金属層１０５が露出しないように保護絶縁膜１０３上に一部オーバーラップして設けられ、大きな電流が流れるソース金属層１０５を酸化や腐食から保護すると共に、Ａｇペーストとの接合性を良好にする役目をしている。
【００３９】
上記のようなパワーＭＯＳＦＥＴチップ１００のソース電極パッドＳＰに高電位（正電位）、ゲート電極パッドＧＰに低電位（負電位）の電圧を印加した場合のＡｇイオンの挙動を、図２（ａ）を参照して説明する。信頼性試験の１つとして、高温・高湿下でゲートに低電位、ソースに高電位を付与した通電試験が行われる。
【００４０】
図２（ａ）に示すように、ゲートに低電位ＶＬ、ソースに高電位ＶＨを付与した場合、領域ＥＳには、電位差（ＶＨ−ＶＬ）に応じた電界が生じる（図中、破線矢印）。これに対して、領域ＥＧは、ゲート金属層１０４と導体ライン１１０ａとが電気的接続されているため同電位となり、ほぼ無電界に近い領域となる。
【００４１】
水分の存在により、Ａｇペーストや金属膜１０２（ＴｉＮｉＡｇ）から溶出したＡｇイオンは電界の向きに移動する。導体ライン１１０ａの位置まで移動したＡｇイオンは、ゲート電位である低電位ＶＬに基づく静電力で強くトラップされる。
【００４２】
図２（ａ）中の拡大図に示すように、Ａｇイオンと、保護絶縁膜１０３と、導体ライン１１０ａとで、あたかも薄膜コンデンサが形成された格好となり、保護絶縁膜１０３にはトラップされるＡｇイオンの増加に伴って高電界が形成されていく。互いに同符号（正イオン）を有するＡｇイオン同士は反発して保護膜上に散在し、還元・析出することはない。保護絶縁膜１０３に生じる高電界による静電力でＡｇイオンは強くトラップされ、ゲート電極パッドＧＰにはほとんど到達できない。このため、ゲート電極パッドＧＰでの還元析出が行われず、その結果、イオンマイグレーションを抑制できる。
【００４３】
尚、上記では、ゲート電極パッドＧＰ側をワイヤボンディング接続する例を挙げて説明したが、ゲート電極パッドＧＰにおいても、ソース電極パッドと同様に、金属膜１０２（ＴｉＮｉＡｇ）及びＡｇペーストを介して金属板を接続するようにしても良い。ゲート電極パッドＧＰにＡｇが存在したとしても、イオンストッパ１１０とゲート電極パッドＧＰが同電位であるため、領域ＥＧは、ほとんど無電界となる。ゲート電極パッドＧＰ側からＡｇイオンが溶出しても、領域ＥＧ内ではＡｇイオンの移動はない。即ち、ゲート電極パッドＧＰとイオンストッパ１１０間ではイオンマイグレーションはほとんど発生しない。
【００４４】
特許文献３、４のように、導体ラインを接地電位やバイアス電圧の電位とした場合は、導体ラインとゲート電極パッドＧＰの電位が異なるために、これらの間に電界が生じ、導体ラインとゲート電極パッドＧＰ間のイオンマイグレーションを誘発する恐れがある。
これに対し、本発明によれば、イオンストッパ１１０とゲート電極パッドＧＰが同電位であるため、イオンストッパ１１０とゲート電極パッドＧＰ間のイオンマイグレーションを誘発する電界が存在しない。つまり、ゲート電極パッドＧＰにＡｇイオンの発生源が存在していても、Ａｇイオンの移動が生じないため、短絡路が形成されない。
【００４５】
また、上記では、Ａｇペーストを例に説明したが、ＰｂＳｎ（鉛錫）半田やＡｕＳｎ半田を用いた場合にも、ＰｂやＳｎがイオンマイグレーションを起こし易い金属であるため、本発明により、イオンマイグレーション抑制効果が得られる。また、Ａｕ線やＡｌ線に代えてＣｕ線をワイヤボンディングした場合にも、Ｃｕがイオンマイグレーションを起こし易い金属であるため、本発明により、イオンマイグレーション抑制効果が得られる。
イオンマイグレーションの起こし易さは、Ａｇ＞Ｐｂ≧Ｃｎ＞Ｓｎである。
【００４６】
次に、上記のようなパワーＭＯＳＦＥＴチップ１００の製造方法を、図１を参照して簡単に説明する。まず、ＦＥＴ素子が形成された基板表面に、層間絶縁膜１０１を形成する。次に、層間絶縁膜に１０１に所定のコンタクト孔を形成した後、その内部にＷ（タングステン）からなるコンタクトプラグ１０６ａ，１０６ｂを形成する。
【００４７】
次に、層間絶縁膜１０１上にＡｌ膜を形成後、フォトリソグラフィ法とエッチングを用いて、所定パターンのゲート金属層１０４、ソース金属層１０５、導体ライン１１０ａ及び連結部１１０ｃを同時形成する。次に、チップ全面に保護絶縁膜１０３を形成後、所定の開口部１０４ａ，１０５ａを形成する。その後、所定パターンの金属膜１０２を形成する。
【００４８】
上記の製造方法によると、ゲート金属層１０４及びソース金属層１０５を形成するためのマスクパターンを変更するだけでよく、工程増加を招くことがなく好適である。
【００４９】
次に、比較例として、イオンストッパを電気的にフローティング状態とした場合（導体ラインとゲート金属層とを接続しない場合）について、図２（ｂ）を参照して説明する。図２（ｂ）に示すように、導体ライン１１０ａは、低電位ＶＬと高電位ＶＨの中間電位ＶＭを有する。このため、領域ＥＳには電位差（ＶＨ−ＶＭ）に基づく電界が、領域ＥＧには電位差（ＶＭ−ＶＬ）に基づく電界がそれぞれ生じる。
【００５０】
図２（ｂ）中の拡大図に示すように、ソース電極パッドＳＰ側から溶出し、導体ライン１１０ａの位置まで移動したＡｇイオンは、中間電位ＶＭに基づく静電力でトラップされるが、この静電力は、図２（ａ）に示す場合ほど強くなく、静電容量も小さい。また、領域ＥＧには電界が存在する。このため、導体ライン１１０ａでＡｇイオンは十分にトラップされず、さらに移動を続行してゲート電極パッドＧＰに到達しやすくなる。
【００５１】
これに対して、本発明の構成では、イオンストッパの低電圧ＶＬを最大限に利用した静電力と静電容量で金属イオンを導体ラインに強くトラップできる上に、低電位側の電極パッド近傍にほとんど電界のない領域を形成できるため、導体ラインから先に金属イオンが移動することを抑制できる点で優れている。
【００５２】
（実施の形態２）
第１の実施の形態では、連結部１１０ｃ及び導体ライン１１０ａが共に、層間絶縁膜１０１上のゲート金属層１０４及びソース金属層１０５と同一の金属層から形成されている。これに対し、第２の実施の形態では、図３に示すように、連結部１１０ｃと導体ライン１１０ａとの間に層間絶縁膜１０１が形成され、両者が異なる導電層から形成されている。
【００５３】
図３（ａ）はパワーＭＯＳＦＥＴチップの断面図である。また、図３（ｂ）は導体ラインと連結部の斜視図である。尚、断面図では説明の簡略化のため基板表面上の構造のみ示す。図１と同一部分には同一符号を付し説明を省略する。図３において、１０６ｃはコンタクトプラグ、１０８ｃは不純物が導入されて低抵抗化されたポリシリコン配線である。
【００５４】
図３に示すように、連結部１１０ｃは、ＬＯＣＯＳ膜１０７上に形成されたポリシリコン配線１０８ｃと、層間絶縁膜１０１を貫通するコンタクトプラグ１０６ｃとで構成されている。また、ポリシリコン配線１０８ｃは、ポリシリコン配線１０８と一体形成されて接続されている。また、導体ライン１１０ａはコンタクトプラグ１０６ｃを介してポリシリコン配線１０８ｃと接続されている。
【００５５】
つまり、ゲート金属層１０４は、この順に、コンタクトプラグ１０６ａ，ポリシリコン配線１０８，ポリシリコン配線１０８ｃ，コンタクトプラグ１０６ｃを介して、導体ライン１１０ａと接続されている。
【００５６】
上記のような連結部１１０ｃの製造方法は、主に、従来のポリシリコン配線、コンタクト孔及びコンタクトプラグを形成する際に用いたマスクパターン等を変更するだけでよい。このため工程増加を招くことがなく好適である。
【００５７】
第２の実施の形態では、連結部１１０ｃが導体ライン１１０ａと異なる層に設けられているため、イオンストッパ１１０に達したＡｇイオンが連結部１１０ｃ上を伝ってゲート電極パッドＧＰに到達することがない。
【００５８】
導体ライン１１０ａのパターンの変形例を図４に示す。図４（ａ）に示すように、ソース電極パッドＳＰ側のコーナーを丸めたアール部Ｒを設けると、電界集中を緩和できて好適である。また、図４（ｂ）に示すように、スリット１１０ｓや孔部１１０ｈなどを設けるなど、種々に表面積を拡大させるようにすると静電容量が増加し、より多くの金属イオンをトラップできて、さらによい。さらに、連結部１１０ｃの配置位置は特に限定されず、例えば図４（ｃ）に示すように、導体ライン１１０ａの終端であってもよい。このようにすると、導体ライン１１０ａに到達した金属イオンが連結部１１０ｃを伝って低電位電極パッドに移動しにくくてよい。
【００５９】
上記実施の形態では、イオンストッパを構成する導体ライン１１０ａをゲート電極パッドＧＰに接続した例を説明したが、導体ライン１１０ａはゲート電極パッドＧＰに接続せず、ソース電極パッドＳＰに接続しても良い。
【００６０】
イオンストッパ（導体ライン１１０ａ）をゲート電極パッドＧＰと接続した場合、イオンストッパとゲート電極パッドＧＰが同電位となるので、イオンストッパとゲート電極パッドＧＰ間の金属イオンの移動を誘発する電界が生じない第１の効果と、ソース電極パッドＳＰからイオンストッパまで金属イオンが移動しても、導体ライン１１０ａが低電位であるため、金属イオンが静電力によりイオンストッパに強くトラップされる第２の効果の両方が得られる。
【００６１】
イオンストッパ（導体ライン１１０ａ）をソース電極パッドＳＰと接続した場合、導体ライン１１０ａが高電位であるため、上記第２の効果は期待できないが、ソース電極パッドＳＰとイオンストッパが同電位となるので、ソース電極パッドＳＰとイオンストッパ間の金属イオンの移動を誘発する電界が生じないため、上記第１の効果と同程度の効果が期待できる。つまり、ソース電極パッドＳＰとイオンストッパ間に形成される無電界領域が、ゲート電極パッドＧＰによる電界に対してシールドする効果が期待できる。従って、イオンストッパをソース電極パッドＳＰに接続した場合においても、金属イオンの移動を阻止する効果が得られる。ただし、面積の小さいゲート電極パッドＧＰと接続するほうが、省スペース化の点で有利である。
【００６２】
さらに、チップ面積が許すならば、ゲート電極パッドＧＰに接続したイオンストッパと、ソース電極パッドＳＰに接続したイオンストッパとの両方を備えるようにしても良い。
【００６３】
なお、上記では、パワーＭＯＳＦＥＴチップの例について説明したが、これに限るものではなく、半導体装置の構成は、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）チップ等の他のパワー半導体チップを備えた半導体装置であってもよい。パワーＭＯＳＦＥＴチップにおいてはソース電極パッドであったが、ＩＧＢＴチップの場合は、ソース電極パッドに代えてエミッタ電極パッドとなる。
【００６４】
また、保護絶縁膜としてＳｉＯＮ膜の例で説明したが、ＳｉＮ膜（窒化シリコン）やＳｉＯ２膜（酸化シリコン）などの他の絶縁膜としても良い。これらの誘電率は、ＳｉＮ＞ＳｉＯＮ＞ＳｉＯ２の関係にあるが、誘電率が高い絶縁材料を使用すれば、ある程度以上の膜厚を確保しても金属イオンのトラップ効果を高く保つことができる。
【００６５】
以上説明したように、本発明の実施の形態に係る半導体装置では、互いに隣り合う２つの電極パッドの対向領域に、両電極パッドのうちのいずれかと電気的接続された導体ラインを配置している。このため、導体ラインと、これに接続された電極パッドとの間には無電界領域が形成され、導体ラインと電極パッド間におけるイオンマイグレーションを誘発しない。
【００６６】
さらに、導体ラインをゲート電極パッドに接続した場合には、ソース電極パッド側から溶出してゲート電極パッドに向けて金属イオンが移動してきたとしても、導体ラインと絶縁膜とでなるイオンストッパに金属イオンが強くトラップされ、イオンストッパからゲート電極パッドへの移動が抑制される。すなわち、図６で説明した発生メカニズムにおいて、金属イオンは低電位であるイオンストッパにイオン状態のままトラップされて、ゲート電極パッドに到達しにくいため、還元析出が抑制される。その結果、イオンマイグレーションを抑制することができる。
【符号の説明】
【００６７】
１００  パワーＭＯＳＦＥＴチップ
１０１  層間絶縁膜
１０２  金属膜
１０３  保護絶縁膜
１０４  ゲート金属層
１０４ａ  開口部
１０５  ソース金属層
１０５ａ  開口部
１０６ａ、１０６ｂ、１０６ｃ  コンタクトプラグ
１０７  ＬＯＣＯＳ膜
１０８、１０８ｃ  ポリシリコン配線
１１０  イオンストッパ
１１０ａ  導体ライン
１１０ｃ  連結部
１１０ｈ  孔部
１１０ｓ  スリット
ＧＰ  ゲート電極パッド
Ｒ  アール部
ＳＰ  ソース電極パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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