(57)【要約】【課題】判定帰還型等化器（ＤＦＥ）において、タップ係数を決定する回路に入力されるビット列が有するビットパターンに偏りがある場合であっても、タップ係数を素早く収束させること。【解決手段】データフィルタ回路は、判定帰還型等化回路から出力されたビット列を受けて、当該ビット列の取り得るビットパターンのそれぞれの出現回数を均一化するようにフィルタリングを行い、フィルタリング後のビット列を当該判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
判定帰還型等化回路から出力されたビット列を受けて、該ビット列の取り得るビットパターンのそれぞれの出現回数を均一化するようにフィルタリングを行い、フィルタリング後のビット列を該判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に出力することを特徴とするデータフィルタ回路。
【請求項２】
前記フィルタリングにおいて、出現回数が所定の第１の閾値以上となったビットパターンから成るビット列を除去するとともにそれ以外のビット列を通過させることを特徴とする、請求項１に記載のデータフィルタ回路。
【請求項３】
前記フィルタリングを所定の回数行った場合に、出現回数が前記所定の第１の閾値以上となったビットパターンの数が所定の第２の閾値以上であるときにはタップ係数及びオフセットの更新を行うように前記タップ係数決定回路を制御し、それ以外のときにはタップ係数及びオフセットの更新を行わないように前記タップ係数決定回路を制御することを特徴とする、請求項２に記載のデータフィルタ回路。
【請求項４】
判定帰還型等化回路から出力されたビット列をデマルチプレクサを介して受けることを特徴とする、請求項１乃至３のいずれか１項に記載のデータフィルタ回路。
【請求項５】
判定帰還型等化回路から出力されたビット列にビットシフトを施したものを、デマルチプレクサを介して受けることを特徴とする、請求項１乃至３のいずれか１項に記載のデータフィルタ回路。
【請求項６】
前記第１の閾値、及び／又は、前記第２の閾値を、ユーザによって指定された任意の値に設定する設定部をさら備えていることを特徴とする、請求項２乃至５のいずれか１項に記載のデータフィルタ回路。
【請求項７】
判定帰還型等化回路と、
請求項１乃至６のいずれか１項に記載のデータフィルタ回路とを備え、
前記データフィルタ回路は、前記判定帰還型等化回路のタップ係数を決定するタップ係数決定回路に入力されるビット列のフィルタリングを行うこと特徴とする判定帰還型等化器。
【請求項８】
前記データフィルタ回路からフィルタリング後のビット列を受けて、該ビット列に基づいてタップ係数及びオフセットを決定し、決定したタップ係数及びオフセットを、前記判定帰還型等化回路に出力するタップ係数決定回路をさらに備えていることを特徴とする、請求項７に記載の判定帰還型等化器。
【請求項９】
前記判定帰還型等化回路から出力されたビット列を受けて前記データフィルタ回路に出力するデマルチプレクサをさらに備えていることを特徴とする、請求項７又は８に記載の判定帰還型等化器。
【請求項１０】
前記タップ係数決定回路から出力された制御信号に応じて、前記判定帰還型等化回路から出力されたビット列のビットシフトを前記デマルチプレクサに行わせるビットシフト制御回路をさらに備え、
前記タップ係数決定回路は、前記データフィルタ回路から出力されたビット列を参照して、前記制御信号を生成し、前記ビットシフト制御回路に出力することを特徴とする、請求項９に記載の判定帰還型等化器。
【請求項１１】
判定帰還型等化回路から出力されたビット列を受けて、該ビット列がトレーニングパターンに含まれる所定のヘッダパターンと一致するか否かを判定し、ヘッダパターンと一致する場合には該ビット列を廃棄するとともに、それ以外の場合には該ビット列を通過させるフィルタリングを行い、フィルタリング後のビット列を該判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に出力することを特徴とするデータフィルタ回路。
【請求項１２】
判定帰還型等化回路から出力されたビット列がトレーニングパターンに含まれる所定のヘッダパターンと一致した場合にはカウント値を更新し、それ以外の場合にはカウント値をリセットするヘッダ判定回路と、
前記カウント値が所定の閾値以上となった場合には、前記判定帰還型透過回路から出力されたビット列を廃棄するとともに、それ以外の場合にはビット列を通過させるデータ削除回路と、を備えていることを特徴とする、請求項１１に記載のデータフィルタ回路。
【請求項１３】
判定帰還型等化回路から出力されたビット列を、デマルチプレクサを介して受けることを特徴とする、請求項１１又は１２に記載のデータフィルタ回路。
【請求項１４】
判定帰還型等化回路と、
前記判定帰還型等化回路のタップ係数を決定するタップ係数決定回路に入力されるビット列のフィルタリングを行う、請求項１１乃至１３のいずれか１項に記載のデータフィルタ回路と、を備えていること特徴とする判定帰還型等化器。
【請求項１５】
前記データフィルタ回路からフィルタリング後のビット列を受けて、該ビット列に基づいてタップ係数及びオフセットを決定し、決定したタップ係数及びオフセットを、前記判定帰還型等化回路に出力するタップ係数決定回路をさらに備えていることを特徴とする、請求項１４に記載の判定帰還型等化器。
【請求項１６】
前記判定帰還型等化回路から出力されたビット列を受けて、前記データフィルタ回路に出力するデマルチプレクサをさらに備えていることを特徴とする、請求項１４又は１５に記載の判定帰還型等化器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データフィルタ回路及び判定帰還型等化器に関し、特に、判定帰還型等化回路のタップ係数の決定に用いられるデータをフィルタリングするデータフィルタ回路、及び、かかるデータフィルタ回路を有する判定帰還型等化器に関する。
【背景技術】
【０００２】
図１０は、第１の従来例に係る判定帰還型等化器（ＤＦＥ：Ｄｅｃｉｓｉｏｎ  Ｆｅｅｄｂａｃｋ  Ｅｑｕａｌｉｚｅｒ）の構成を示すブロック図である。図１０を参照すると、ＤＦＥは、判定帰還型等化回路（以下「ＤＦＥ回路」という。）８０及びタップ係数決定回路（アダプテーション（Ａｄａｐｔａｔｉｏｎ）回路ともいう。）９０を有する。
【０００３】
ＤＦＥ回路８０は、サンプラＡ８４、サンプラＢ８５、シフトレジスタ８６、増幅器Ａ０〜Ａｎ及び加算回路（Ｓｕｍｍｅｒ回路）８８を有する。サンプラＡ８４は、オフセットを用いることなく入力データのサンプリングを行い、サンプリング結果をビットＤ１として出力する。一方、サンプラＢ８５は、オフセットを用いて入力データのサンプリングを行い、エラービットＥ１を出力する。シフトレジスタ８６は、サンプラＡ８４からビットＤ１を受けて、ビット列Ｄ１〜Ｄｎ＋１を出力する。アンプＡ０〜Ａｎは、入力信号Ｄ０及びフィードバック信号Ｄ１〜Ｄｎをそれぞれタップ係数ｗ０〜ｗｎ倍する。加算回路８８は、タップ係数倍された入力信号Ｄ０及びフィードバック信号を足し合わせる。
【０００４】
タップ係数決定回路９０は、ＤＦＥ回路８０のシフトレジスタ８６からデータＤ１〜Ｄｎ＋１を受けるとともに、サンプラＢ８５からエラー信号Ｅ１を受ける。タップ係数決定回路９０は、ＤＦＥ回路８０から出力されたＤ１〜Ｄｎ＋１及びＥ１、並びに現在のタップ係数ｗ０〜ｗｎに基づいて、タップ係数及びオフセットを更新し、更新後のタップ係数ｗ０〜ｗｎ及びオフセット値をＤＦＥ回路８０に出力する。
【０００５】
図１１は、第２の従来例に係る判定帰還型等化器（ＤＦＥ）の構成を示すブロック図である。図１１を参照すると、第２の従来例のＤＦＥは、第１の従来例のＤＦＥの構成（図１０）に加えて、デマルチプレクサ（ＤＥＭＵＸ回路）６０を有する。
【０００６】
タップ係数決定回路９０は、ＤＦＥ回路８２の後段のデマルチプレクサ６０から出力されたパラレルデータを用いて、タップ係数及びオフセットを決定する。ＤＥＭＵＸ後のパラレルデータを用いることで、タップ係数決定回路９０を低速で動作させることができる。
【０００７】
図１２は、第３の従来例に係る判定帰還型等化器（ＤＦＥ）の構成を示すブロック図である。図１２を参照すると、第３の従来例のＤＦＥは、第２の従来例のＤＦＥの構成（図１１）に加えて、ビットシフト制御回路３２を有する。
【０００８】
受信トレーニングパターンのパターン長がパラレルビット数（ＤＥＭＵＸ比）の整数倍の関係にある場合には、タップ係数の決定に使用される特定のビット列ＤＰ１〜ＤＰｎ＋１に出現するビットパターンが固定化して出現しないビットパターンが生じてしまい、データのランダム性が損なわれる（すなわち、ビット列のビットパターンの出現頻度に偏りが生じる）場合がある。これを回避するために、ビットシフト制御回路３２は、ＤＦＥ回路８２から出力されたビット列に対するビットシフトを、デマルチプレクサ６２に行わせる。ビットシフトによると、ビット列ＤＰ１〜ＤＰｎ＋１に出現しないビットパターンを減らすことができる。
【０００９】
図１３は、第４の従来例（特許文献１参照）に係る判定帰還型等化器（ＤＦＥ）の構成を示すブロック図である。図１３を参照すると、第４の従来例のＤＦＥは、第２の従来例のＤＦＥの構成（図１１）に加えて、自己相関処理回路７０及びタップ係数更新制御回路７２を有する。
【００１０】
デマルチプレクサ６０は、ビット列を分岐させて、タップ係数決定回路９０及び自己相関処理回路７０とに出力する。自己相関処理回路７０は、データの相関の強さ（ランダム性）を判定する。自己相関処理回路７０は、相関が強い（ランダム性が低い）と判定した場合には、そのデータを用いて決定されたタップ係数及びオフセットを廃棄するようにタップ係数更新制御回路７２に通知し、相関が弱い（ランダム性が高い）と判定した場合には、タップ係数及びオフセットを更新するようにタップ係数更新制御回路７２に通知する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許出願公開２００５／０１５７７８０号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
以下の分析は、本発明者によってなされたものである。
【００１３】
第１の従来例のＤＦＥによると、受信回路に入力されるデータ自体のランダム性が低く、そのランダム性の低いデータをタップ係数決定処理に用いた場合には、タップ係数が正しい値に収束せず、又はタップ係数の収束過程が安定しないという問題がある。
【００１４】
一方、第２及び第３の従来例のＤＦＥによると、ＤＥＭＵＸ比ごとに特定ビットが抜き出されるためにランダム性が損なわれる場合があり、ランダム性が損われたデータでタップ係数を決定すると、タップ係数が正しい値に収束せず、又はタップ係数の収束過程が安定しないという問題がある。
【００１５】
第３の従来例のＤＦＥによると、ＤＥＭＵＸ後の特定ビットのデータが固定化した場合において、ビットシフト機能によって、Ｄ１〜Ｄｎ＋１に出現しないビットパターンが減り、ランダム性を高めることができる。しかしながら、ビットシフトを行った場合であっても、ビット列Ｄ１〜Ｄｎ＋１のビットパターンの出現回数には依然として偏りがあり、タップ係数の収束特性を安定化させるのに十分なランダム性が得られない場合がある。
【００１６】
ビットシフト後にもビットパターンの出現回数に偏りがある場合として、ＤＥＭＵＸ前のデータのランダム性が低い場合が考えられる。かかる場合には、ビットシフトを行ったとしても、ＤＥＭＵＸ前の信号が持っているデータの偏り（非ランダム性）を取り除くことはできない。
【００１７】
例えば、ＯＩＦ−ＣＥＩ−２．０及びＳＡＳ−２規格のトレーニングパターンのように、ヘッダ部分にＬＦＰ（Ｌｏｗ  Ｆｒｅｑｕｅｎｃｙ  Ｐａｔｔｅｒｎ）又はＨＦＰ（Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ  Ｐａｔｔｅｒｎ）のような規則性のあるデータ列が含まれる場合、ビットシフトを行った後のビット列Ｄ１〜Ｄｎ＋１のビットパターンにおいては、ＬＦＰ又はＨＦＰに含まれるビットパターンの出現回数が多くなる。また、データがデータパターンの周期においてはランダムであっても、限られた区間においてはランダム性が低い場合がある。例えば、ＰＲＢＳ（Ｐｓｅｕｄｏ−Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｅｑｕｅｎｃｅ）パターンは、ランダムなデータであって、パターン周期においてはビット列Ｄ１〜Ｄｎ＋１にすべてのビットパターンが同じ回数出現する。しかし、パターン周期の中で各ビットパターンの出現する順序には偏りがあるため、パターン周期よりも短い限られた区間においては、各ビットパターンの出現する回数には偏りが生じ、ランダム性が低いビット列となる場合がある。
【００１８】
第４の従来例のように、自己相関処理により相関が強いと判定された場合にタップ係数及びオフセットが更新されないようにすると、規格に基づいて規定されたトレーニングパターンの相関が強いと判断された場合には、いつまでもタップ係数及びオフセットの更新が行われないという問題がある。また、相関の判定基準を緩和した場合には、タップ係数及びオフセットの更新は行われるものの、ランダム性の低いデータでタップ係数が決定されることになるため、タップ係数の収束特性が不安定になるという問題がある。
【００１９】
以上より、従来の判定帰還型等化器（ＤＦＥ）によると、タップ係数を決定する回路に入力されるビット列が有するビットパターンに偏りがある場合には、タップ係数の収束性が悪化する。そこで、判定帰還型等化器（ＤＦＥ）において、タップ係数を決定する回路に入力されるビット列が有するビットパターンに偏りがある場合であっても、タップ係数を素早く収束させることが課題となる。本発明の目的は、かかる課題を解決するデータフィルタ回路及び判定帰還型等化器（ＤＦＥ）を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の第１の視点に係るデータフィルタ回路は、判定帰還型等化回路から出力されたビット列を受けて、該ビット列の取り得るビットパターンのそれぞれの出現回数を均一化するようにフィルタリングを行い、フィルタリング後のビット列を該判定帰還型等化回路のタップ係数を決定するタップ係数決定回路に出力する。
【００２１】
本発明の第２の視点に係るデータフィルタ回路は、判定帰還型等化回路から出力されたビット列を受けて、該ビット列がトレーニングパターンに含まれる所定のヘッダパターンと一致するか否かを判定し、ヘッダパターンと一致する場合には該ビット列を廃棄するとともに、それ以外の場合には該ビット列を通過させるフィルタリングを行い、フィルタリング後のビット列を該判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に出力する。
【発明の効果】
【００２２】
本発明に係るデータフィルタ回路及び判定帰還型等化器（ＤＦＥ）によると、タップ係数を決定する回路に入力されるビット列が有するビットパターンに偏りがある場合であっても、タップ係数を素早く収束させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態に係る判定帰還型等化器の構成を示すブロック図である。
【図２】本発明の第２の実施形態に係る判定帰還型等化器の構成を示すブロック図である。
【図３】本発明の第３の実施形態に係る判定帰還型等化器の構成を示すブロック図である。
【図４】本発明の第４の実施形態に係る判定帰還型等化器のデータフィルタ回路の構成を示すブロック図である。
【図５】本発明の第５の実施形態に係る判定帰還型等化器のデータフィルタ回路の構成を示すブロック図である。
【図６】第３の従来例に係る判定帰還型等化器におけるビットパターンの出現回数（ヒストグラム）を示す図である。
【図７】第３の従来例に係る判定帰還型等化器におけるタップ係数の収束特性を示す図である。
【図８】第３の実施形態に係る判定帰還型等化器におけるビットパターンの出現回数（ヒストグラム）を示す図である。
【図９】第３の実施形態に係る判定帰還型等化器におけるタップ係数の収束特性を示す図である。
【図１０】第１の従来例に係る判定帰還型等化器の構成を示すブロック図である。
【図１１】第２の従来例に係る判定帰還型等化器の構成を示すブロック図である。
【図１２】第３の従来例に係る判定帰還型等化器の構成を示すブロック図である。
【図１３】第４の従来例に係る判定帰還型等化器の構成を示すブロック図である。
【図１４】本発明の第６の実施形態に係る判定帰還型等化器の一構成を示すブロック図である。
【図１５】本発明の第６の実施形態に係る判定帰還型等化器の他の構成を示すブロック図である。
【図１６】本発明の第６の実施形態に係る判定帰還型等化器におけるデータフィルタ回路の構成を示すブロック図である。
【図１７】ＯＩＦ−ＣＥＩ−２．０におけるトレーニングパターンのヘッダを示す表である。
【発明を実施するための形態】
【００２４】
本発明の第１の展開形態によると、上記第１の視点に係るデータフィルタ回路が提供される。
【００２５】
本発明の第２の展開形態によると、前記フィルタリングにおいて、出現回数が所定の第１の閾値以上となったビットパターンから成るビット列を除去するとともにそれ以外のビット列を通過させる、データフィルタ回路が提供される。
【００２６】
本発明の第３の展開形態によると、前記フィルタリングを所定の回数行った場合に、出現回数が前記所定の第１の閾値以上となったビットパターンの数が所定の第２の閾値以上であるときにはタップ係数及びオフセットの更新を行うように前記タップ係数決定回路を制御し、それ以外のときにはタップ係数及びオフセットの更新を行わないように前記タップ係数決定回路を制御する、データフィルタ回路が提供される。
【００２７】
本発明の第４の展開形態によると、判定帰還型等化回路から出力されたビット列を、デマルチプレクサを介して受ける、データフィルタ回路が提供される。
【００２８】
本発明の第５の展開形態によると、判定帰還型等化回路から出力されたビット列にビットシフトを施したものを、デマルチプレクサを介して受ける、データフィルタ回路が提供される。
【００２９】
本発明の第６の展開形態によると、前記第１の閾値、及び／又は、前記第２の閾値を、ユーザによって指定された任意の値に設定する設定部をさら有する、データフィルタ回路が提供される。
【００３０】
本発明の第７の展開形態によると、
判定帰還型等化回路と、
上記第１乃至第６のいずれかの展開形態に係るデータフィルタ回路とを有し、
前記データフィルタ回路は、前記判定帰還型等化回路のタップ係数及びオフセットを決定するタップ係数決定回路に入力されるビット列のフィルタリングを行う、判定帰還型等下器が提供される。
【００３１】
本発明の第８の展開形態によると、前記データフィルタ回路からフィルタリング後のビット列を受けて、該ビット列に基づいてタップ係数及びオフセットを決定し、決定したタップ係数及びオフセットを、前記判定帰還型等化回路に出力するタップ係数決定回路をさらに有する、判定帰還型等化器が提供される。
【００３２】
本発明の第９の視点によると、前記判定帰還型等化回路から出力されたビット列を受けて前記データフィルタ回路に出力するデマルチプレクサをさらに有する、判定帰還型等化器が提供される。
【００３３】
本発明の第１０の展開形態によると、
前記タップ係数決定回路から出力された制御信号に応じて、前記判定帰還型等化回路から出力されたビット列のビットシフトを前記デマルチプレクサに行わせるビットシフト制御回路をさらに有し、
前記タップ係数決定回路は、前記データフィルタ回路から出力されたビット列を参照して、前記制御信号を生成し、前記ビットシフト制御回路に出力する、判定帰還型等化器が提供される。
【００３４】
本発明の第１１の展開形態によると、上記第２の視点に係るデータフィルタ回路が提供される。
【００３５】
本発明の第１２の展開形態によると、判定帰還型等化回路から出力されたビット列がトレーニングパターンに含まれる所定のヘッダパターンと一致した場合にはカウント値を更新し、それ以外の場合にはカウント値をリセットするヘッダ判定回路と、
カウント値が所定の閾値以上となった場合には、判定帰還型透過回路から出力されたビット列を廃棄するとともに、それ以外の場合にはビット列を通過させるデータ削除回路と、を備えている、データフィルタ回路が提供される。
【００３６】
本発明の第１３の展開形態によると、判定帰還型等化回路から出力されたビット列を、デマルチプレクサを介して受ける、データフィルタ回路が提供される。
【００３７】
本発明の第１４の展開形態によると、判定帰還型等化回路と、判定帰還型等化回路のタップ係数を決定するタップ係数決定回路に入力されるビット列のフィルタリングを行う、第１１乃至第１３のいずれかの展開形態に係るデータフィルタ回路とを備えている、判定帰還型等化器が提供される。
【００３８】
本発明の第１５の展開形態によると、データフィルタ回路からフィルタリング後のビット列を受けて、該ビット列に基づいてタップ係数及びオフセットを決定し、決定したタップ係数及びオフセットを、判定帰還型等化回路に出力するタップ係数決定回路をさらに備えている、判定帰還型等化器が提供される。
【００３９】
本発明の第１６の展開形態によると、判定帰還型等化回路から出力されたビット列を受けて、データフィルタ回路に出力するデマルチプレクサをさらに備えている、判定帰還型等化器が提供される。
【００４０】
本発明に係るデータフィルタ回路及び判定帰還型等化器（ＤＦＥ）によると、タップ係数を決定する回路に入力されるビット列が有するビットパターンに偏りがある場合であっても、タップ係数を素早く収束させることができる。
【００４１】
（実施形態１）
本発明の第１の実施形態に係る判定帰還型等化器（ＤＦＥ）について、図面を参照して説明する。図１は、本実施形態のＤＦＥの構成を示すブロック図である。図１を参照すると、ＤＦＥは、判定帰還型等化回路（ＤＦＥ回路）８０、タップ係数決定回路（アダプテーション回路）９０及びデータフィルタ回路１０を有する。
【００４２】
ＤＦＥ回路８０は、サンプラＡ８４、サンプラＢ８５、シフトレジスタ８６、増幅器Ａ０〜Ａｎ及び加算回路８８を有する。サンプラＡ８４は、オフセットを用いることなく入力データのサンプリングを行い、サンプリング結果をビットＤ１として出力する。一方、サンプラＢ８５は、オフセットを用いて入力データのサンプリングを行い、エラービットＥ１を出力する。シフトレジスタ８６は、サンプラＡ８４からビットＤ１を受けて、ビット列Ｄ１〜Ｄｎ＋１を出力する。アンプＡ０〜Ａｎは、入力信号Ｄ０及びフィードバック信号Ｄ１〜Ｄｎをそれぞれタップ係数ｗ０〜ｗｎ倍する。加算回路８８は、タップ係数倍された入力信号Ｄ０及びフィードバック信号を足し合わせる。なお、ＤＦＥ回路８０の構成は、かかる構成に限定されない。
【００４３】
データフィルタ回路１０は、ＤＦＥ回路８０のシフトレジスタ８６から出力されたビット列Ｄ１〜Ｄｎ＋１を受けるとともに、サンプラＢ８５からビットＤ１に対応するエラービットＥ１を受ける。データフィルタ回路１０は、入力されたビット列Ｄ１〜Ｄｎ＋１をモニタし、ビット列Ｄ１〜Ｄｎ＋１をタップ係数決定回路９０に出力すべきか、又は棄却すべきかを判定し、ビット列Ｄ１〜Ｄｎ＋１及びエラー信号Ｅ１のフィルタリングを行う。
【００４４】
タップ係数決定回路９０は、データフィルタ回路１０から出力されたビット列ＤＰａ１〜ＤＰａｎ＋１及びビットＥＰａ１、並びに現在のタップ係数ｗ０〜ｗｎに基づいて、タップ係数及びオフセットを更新し、更新後のタップ係数ｗ０〜ｗｎ及びオフセットをＤＦＥ回路８０に出力する。
【００４５】
データフィルタ回路１０によるフィルタリング動作は、一例として、次のような動作としてもよい。まず、データフィルタ回路１０は、タップ係数及びオフセットを更新してから次にタップ係数及びオフセットを更新するまでの期間のビット列Ｄ１〜Ｄｎ＋１をモニタし、ビット列Ｄ１〜Ｄｎ＋１のビットパターンごとに出現回数をカウントする。データフィルタ回路１０は、設定した回数以上出現したビットパターンから成るビット列を棄却する。このとき、タップ係数決定回路９０で処理されるビットパターンの出現回数は均一化され、データのランダム性を確保することができる。
【００４６】
本実施形態のＤＦＥでは、データフィルタ回路１０において、タップ係数決定処理に使用されるデータのランダム性を確保するように入力データをフィルタリングする。データフィルタ回路１０によると、タップ係数を決定するために用いられるビット列に現れるビットパターンの偏りが消失し、タップ係数決定回路９０におけるタップ係数の収束性が向上する。また、タップ係数の収束性が向上することにより、タップ係数を収束させるのに必要とされる期間も短縮される。
【００４７】
特に、タップ係数を最小二乗平均（ＬＭＳ）アルゴリズムを用いて決定する方式において、タップ係数の収束が安定して行われるためには、タップ係数決定回路に入力されるビット列Ｄ１〜Ｄｎ＋１は規則性のないランダムなデータであることが求められる。これは、ランダムでない固定化したビットパターンからなるビット列に基づいてタップ係数を決定した場合、タップ係数は固定化したデータの受信を容易にするような係数に最適化されてしまい、異なるデータが入力されたときに正しく信号を受信することができなくなるからである。
【００４８】
ＯＩＦ−ＣＥＩ−２．０及びＳＡＳ−２規格の受信装置のトレーニングパターンは、ランダムなデータ部分以外に、クロックデータリカバリ（ＣＤＲ：Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）の引き込みを安定化させるために、ＬＦＰ（Ｌｏｗ  Ｆｒｅｑｕｅｎｃｙ  Ｐａｔｔｅｒｎ）又はＨＦＰ（Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ  Ｐａｔｔｅｒｎ）のような規則性を有するデータをヘッダ部分に含む。このようなヘッダ部分は、ＤＦＥにおけるタップ係数の収束動作を妨げる要因となり得る。
【００４９】
本実施形態のＤＦＥによると、かかるトレーニングパターンに対するタップ係数の収束特性を改善することができる。データフィルタ回路１０により、タップ係数決定回路９０に入力されるデータのランダム性を高める処理を行うからである。
【００５０】
データフィルタ回路１０は、具体的なフィルタリングの動作として、タップ係数決定処理に用いられるビット列Ｄ１〜Ｄｎ＋１の取りうる０と１から成るビットパターンのすべてが均一に含まれるように、各ビットパターンの出現回数を制限するようにしてもよい。これにより、ビット列のビットパターンの出現頻度の偏りを無くする（すなわち、ランダム性を確保する）ことができる。
【００５１】
第４の従来例のＤＦＥは入力データのランダム性を判定する機能を有するものの、入力データがランダム性を有するようにフィルタリングを行う機能を有していないことから、トレーニングデータの相関が強いと判定された場合には、タップ係数及びオフセットの更新が滞るという問題がある。一方、本実施形態のＤＦＥによると、かかる場合においても、フィルタリングによってデータのランダム性を確保し、タップ係数及びオフセットを継続的に更新することができる。
【００５２】
（実施形態２）
本発明の第２の実施形態に係る判定帰還型等化器（ＤＦＥ）について、図面を参照して説明する。図２は、本実施形態のＤＦＥの構成を示すブロック図である。図２を参照すると、ＤＦＥは、ＤＦＥ回路８２、タップ係数決定回路９０、デマルチプレクサ（ＤＥＭＵＸ回路）６０及びデータフィルタ回路２０を有する。すなわち、本実施形態のＤＦＥは、第１の実施形態のＤＦＥの構成（図１）に加えて、デマルチプレクサ６０を有する。
【００５３】
データフィルタ回路２０は、ＤＦＥ回路８２の後段のデマルチプレクサ６０から出力されたパラレルデータＤＰ１〜ＤＰｎ＋１及びエラー信号ＥＰ１のフィルタリングを行い、フィルタリング後のデータを、パラレルデータＤＰａ１〜ＤＰａｎ＋１及びエラービットＥＰａ１としてタップ係数決定回路９０に出力する。本実施形態のＤＦＥにおいては、ＤＥＭＵＸ後のパラレルデータを用いることで、データフィルタ回路２０及びタップ係数決定回路９０を低速で動作させることができる。
【００５４】
一方、デマルチプレクサ６０を用いると、ＤＥＭＵＸ比ごとにパラレルデータの特定ビットが抜き出されて使用されることから、データのランダム性が損なわれる場合がある。特に、トレーニングパターンのパターン長がＤＥＭＵＸ比の整数倍となる場合にデータが固定化されやすい。本実施形態のＤＦＥにおいては、ＤＥＭＵＸ後のデータをデータフィルタ回路２０に入力することにより、データのランダム性が確保される（すなわち、ビット列ＤＰ１〜ＤＰｎ＋１のビットパターンの出現頻度の偏りを取り除くことができる）。
【００５５】
（実施形態３）
本発明の第３の実施形態に係る判定帰還型等化器（ＤＦＥ）について、図面を参照して説明する。図３は、本実施形態のＤＦＥの構成を示すブロック図である。図３を参照すると、ＤＦＥは、ＤＦＥ回路８２、タップ係数決定回路９２、デマルチプレクサ（ＤＥＭＵＸ回路）６２、データフィルタ回路３０及びビットシフト制御回路３２を有する。すなわち、本実施形態のＤＦＥは、第２の実施形態のＤＦＥの構成（図２）に加えて、ビットシフト制御回路３２を有する。
【００５６】
受信トレーニングパターンのパターン長がパラレルビット数（ＤＥＭＵＸ比）の整数倍の関係にある場合には、タップ係数の決定に使用される特定のビット列Ｄ１〜Ｄｎ＋１に出現するビットパターンが固定化して出現しないビットパターンが生じてしまい、データのランダム性が損なわれる場合がある。これを回避するために、ビットシフト制御回路３２は、ＤＦＥ回路８２から出力されたビット列に対するビットシフトを、デマルチプレクサ６２に行わせる。ビットシフトによると、ビット列Ｄ１〜Ｄｎ＋１に出現しないビットパターンを削減することができ、ランダム性を高めることができる。しかしながら、ビットシフトを行った場合であっても、ビット列Ｄ１〜Ｄｎ＋１のビットパターンの出現回数には依然として偏りがあり、タップ係数の収束特性を安定化させるには不十分な場合がある。
【００５７】
本実施形態のＤＦＥによると、かかる場合においても、データフィルタ回路３０によってビット列Ｄ１〜Ｄｎ＋１のビットパターンの出現回数を均一化し、データのランダム性をさらに向上させることで、タップ係数の収束特性を安定化させ得る。本実施形態のＤＦＥによると、データフィルタ回路３０によるフィルタリングのみでは十分なランダム性が得られない場合においても、ビットシフト制御回路３２によるビットシフトと組み合わせることで、タップ係数の収束特性を向上させることができる。
【００５８】
（実施形態４）
本発明の第４の実施形態に係るデータフィルタ回路について、図面を参照して説明する。図４は、本実施形態のデータフィルタ回路４０の構成を示すブロック図である。図４を参照すると、データフィルタ回路４０は、データ受信回路４２、タイミング調整回路４４、判定回路４６、記憶回路Ｍ＿１〜Ｍ＿２２−１、ＸＯＲゲートＸＯＲ＿１＿１〜ＸＯＲ＿２２−１＿ｎ＋１、ＯＲゲートＯＲ＿１〜ＯＲ＿２２−１、ＮＯＴゲートＮＯＴ＿１〜ＮＯＴ＿２２−１、及びカウンタ回路Ｃ＿１〜Ｃ＿２ｎ−１を有する。
【００５９】
データ受信回路４２は、ビット列Ｄ１〜Ｄｎ＋１を受信して、ビットＤｉ（ｉ＝１〜ｎ＋１）をＸＯＲゲートＸＯＲ＿ｊ＿ｉに出力する（ｊ＝１〜２ｎ−１）。記憶回路Ｍ＿ｊ（ｊ＝１〜２ｎ−１）は、ビット列Ｄ１〜Ｄｎ＋１の取りうる互いに異なるビットパターンをそれぞれ保持するとともに、保持するビットパターンを、ＸＯＲゲートＸＯＲ＿ｊ＿ｉ（ｉ＝１〜ｎ＋１）に出力する。
【００６０】
ＯＲゲートＯＲ＿ｊ（ｊ＝１〜２ｎ−１）は、ＸＯＲゲートＸＯＲ＿ｊ＿１〜ＸＯＲ＿ｊ＿ｎ＋１の出力を受けて、論理和演算した結果をＮＯＴゲートＮＯＴ＿ｊに出力する。ＮＯＴゲートＮＯＴ＿ｊ（ｊ＝１〜２ｎ−１）は、ＯＲゲートＯＲ＿ｊの出力を論理反転して、カウンタ回路Ｃ＿ｊに出力する。カウンタ回路Ｃ＿ｊ（ｊ＝１〜２ｎ−１）は、ＮＯＴゲートＮＯＴ＿ｊから出力された真値（例えば１）の数をカウントする。このとき、カウンタ回路Ｃ＿ｊ（ｊ＝１〜２ｎ−１）は、ビット列Ｄ１〜Ｄｎ＋１の取りうる複数のビットパターンの各ビットパターンの出現回数をカウントすることになる。
【００６１】
タイミング調整回路４４は、データ受信回路４２からビット列Ｄ１〜Ｄｎ＋１を受けて、出力タイミングを調整して判定回路４６に出力する。
【００６２】
判定回路４６は、タイミング調整回路４４からビット列Ｄ１〜Ｄｎ＋１を受けるとともに、カウンタ回路Ｃ＿ｊ（ｊ＝１〜２ｎ−１）からビット列Ｄ１〜Ｄｎ＋１の出現回数を受け、ビット列Ｄ１〜Ｄｎ＋１の出現回数が所定の第１の閾値以上である場合にはビット列Ｄ１〜Ｄｎ＋１を棄却し、それ以外の場合には、ビット列Ｄ１〜Ｄｎ＋１をタップ係数決定回路９０に出力する。
【００６３】
（実施形態５）
本発明の第５の実施形態に係るデータフィルタ回路について、図面を参照して説明する。図５は、本実施形態のデータフィルタ回路５０の構成を示すブロック図である。図５を参照すると、データフィルタ回路５０は、実施形態４のデータフィルタ回路４０の構成（図４）に加えて、タップ係数更新制御回路５２を有する。
【００６４】
タップ係数更新制御回路５２は、カウンタ回路Ｃ＿ｊ（ｊ＝１〜２ｎ−１）からビット列Ｄ１〜Ｄｎ＋１の各ビットパターンの出現回数を受ける。タップ係数更新制御回路５２は、判定回路４６による上記のフィルタリング（実施形態４）を所定の回数行った場合に、出現回数が所定の第１の閾値以上となったビットパターンの数が所定の第２の閾値以上であるときにはタップ係数の更新を行うようにタップ係数決定回路９０を制御し、それ以外のときにはタップ係数の更新を行わないようにタップ係数決定回路９０を制御する。また、タップ係数更新制御回路５２は、判定回路４６によるフィルタリングを所定の回数行った場合には、カウンタ回路Ｃ＿ｊ（ｊ＝１〜２ｎ−１）のカウント値をリセットする。
【００６５】
（実施形態６）
判定帰還型等化器（ＤＦＥ：Ｄｅｃｉｓｉｏｎ  Ｆｅｅｄｂａｃｋ  Ｅｑｕａｌｉｚｅｒ）では、受信回路に入力されるランダム性の低いデータを、タップ係数決定処理に用いる場合、タップ係数が正しい値に収束せず、又は、収束過程が安定しないという問題がある。
【００６６】
ＤＦＥのタップ係数を最小二乗平均（ＬＭＳ）アルゴリズムを用いて決定する方式において、タップ係数の収束が安定して行われるためには、タップ係数決定回路に入力されるビット列Ｄ１〜Ｄｎ＋１は規則性のないランダムなデータであることが求められる。ランダムでない固定化したビットパターンからなるビット列に基づいてタップ係数を決定した場合、タップ係数は固定化したデータの受信を容易にするような係数に最適化されてしまい、異なるデータが入力されたときに正しく信号を受信することができなくなるからである。
【００６７】
ＯＩＦ−ＣＥＩ−２．０及びＳＡＳ−２規格で規定されているトレーニングパターン（Ｔｒａｉｎｉｎｇ  Ｐａｔｔｅｒｎ）は、ヘッダパターンと疑似ランダムパターンとで構成される。ここで、ヘッダ部分にはＬＦＰ（Ｌｏｗ  Ｆｒｅｑｕｅｎｃｙ  Ｐａｔｔｅｒｎ）又はＨＦＰ（Ｈｉｇｈ  Ｆｒｅｑｕｅｎｃｙ  Ｐａｔｔｅｒｎ）のような規則性を有する繰り返しデータ列が含まれる。したがって、タップ係数決定回路に入力されるビット列の組み合せには、ＬＦＰ又はＨＦＰが含まれる組み合わせの出現回数が多くなり、出現するビット列の組み合わせに偏りが生じ、結果として、ランダム性が低下してしまう。特に、疑似ランダムパターンの長さが短いトレーニングパターンの場合に、ランダム性が顕著に低下する。
【００６８】
上記の第１〜第５の実施形態に係る判定帰還型等化器（ＤＦＥ）では、タップ係数の決定に用いられるデータのフィルタリングを行い、ランダム性を高めたデータでタップ係数の最適化を行う。
【００６９】
すなわち、これらの実施形態では、判定帰還型等化回路（ＤＦＥ回路）から出力されるビット列を確認し、そのビット列が取り得る各組合せの出現回数を均一化するようにフィルタリングを行う。また、フィルタリングされたデータをタップ係数の最適化に用いることで、収束特性を改善する。
【００７０】
図１は、第１の実施形態に係る判定帰還型等化器（ＤＦＥ）の構成を示すブロック図であり、ＤＦＥにおけるデータフィルタ回路１０の配置場所を示している。ＤＦＥは、ＤＦＥ回路８０、タップ係数決定回路（Ａｄａｐｔａｔｉｏｎ回路）９０、及び、データフィルタ回路１０を有する。また、ＤＦＥ回路８０は、オフセット無しサンプラＡ８４とオフセット有りサンプラＢ８５、シフトレジスタ８６、フィードバック信号をタップ係数倍する増幅器（アンプ）Ａ０〜Ａｎ、入力信号とフィードバック信号を足し合わせる加算回路（Ｓｕｍｍｅｒ回路）８８を有する。
【００７１】
ＤＦＥ回路８０の内部のシフトレジスタ８６から出力されるＤ１，…，Ｄｎ＋１と、Ｄ１に対応するエラー信号Ｅ１がデータフィルタ回路１０へ入力される。
【００７２】
データフィルタ回路１０では、入力されたＤ１，…，Ｄｎ＋１をモニタし、Ｄ１、…，Ｄｎ＋１をタップ係数決定回路９０へ出力するか、又は、リジェクトするかを判定することで、データのフィルタリングを行う。タップ係数決定回路９０は、データフィルタ回路２０から出力されるＤＰａ１，…ＤＰａｎ＋１、ＥＰａ１、及び、現在のタップ係数ｗ０，…，ｗｎに基づいてタップ係数を更新し、更新後のタップ係数をＤＦＥ回路８０へ出力する。
【００７３】
図２は、第２の実施形態に係る判定帰還型等化器（ＤＦＥ）の構成を示すブロック図である。第２の実施形態のＤＦＥは、デマルチプレクサ（ＤＥＭＵＸ）６０から出力されるＤＰ１、…，ＤＰｎ＋１と、Ｄ１に対応するエラー信号ＥＰ１がデータフィルタ回路２０へ入力される点において、第１の実施形態に係るＤＦＥ（図１）と相違する。
【００７４】
図４は、第４の実施形態に係る判定帰還型等化器（ＤＦＥ）のデータフィルタ回路４０の構成を示すブロック図である。
【００７５】
フィルタリング動作は次のようにして行なわれる。すなわち、タップ係数を更新後、次にタップ係数を更新するまでの期間のデータをモニタし、Ｄ１，…，Ｄｎ＋１の各組み合わせの出現回数をカウントする。判定回路４６は、設定した回数以上出現した組み合わせのデータをリジェクト（除去）する。これにより、タップ係数決定回路９０で処理される各組み合わせの出現回数を均一化し、データのランダム性を確保する。
【００７６】
図４を参照すると、第４の実施形態のデータフィルタ回路４０は、Ｄ１〜Ｄｎ＋１の取り得る組合せごとに出現回数をカウントするために、Ｄ１〜Ｄｎ＋１の組合せの数に応じた個数のカウンタ回路を必要とする。したがって、ＤＦＥのタップ数が増えるに従ってデータフィルタ回路４０の回路規模が増大し、ＬＳＩに実装した際の回路のレイアウトサイズが増大するとともに、消費電力も増大する。
【００７７】
図１４は、本実施形態（第６の実施形態）に係る判定帰還型等化器（ＤＦＥ）の構成を示すブロック図である。
【００７８】
図１４を参照すると、本実施形態のＤＦＥは、ＤＦＥ回路８０、タップ係数決定回路（Ａｄａｐｔａｔｉｏｎ回路）９０、及び、データフィルタ回路１２を備えている。また、ＤＦＥ回路８０は、オフセット無しサンプラＡ８４とオフセット有りサンプラＢ８５、シフトレジスタ８６、フィードバック信号をタップ係数倍する増幅器（アンプ）Ａ０〜Ａｎ、入力信号とフィードバック信号を足し合わせる加算回路（Ｓｕｍｍｅｒ回路）８８を有する。
【００７９】
図１５は、本実施形態に係る判定帰還型等化器（ＤＦＥ）の他の構成を示すブロック図である。図１５に示したＤＦＥの構成は、デマルチプレクサ（ＤＥＭＵＸ）６０から出力されるＤＰ１，…，ＤＰｎ＋１と、Ｄ１に対応するエラー信号ＥＰ１がデータフィルタ回路１２へ入力される点において、図１４に示したＤＦＥの構成と相違する。
【００８０】
図１４の回路構成において、ＤＦＥ回路８０の内部のシフトレジスタ８６から出力されるＤ１，…，Ｄｎ＋１と、Ｄ１に対応するエラー信号Ｅ１がデータフィルタ回路１２へ入力される。
【００８１】
データフィルタ回路１２では、入力されたＤ１，…，Ｄｎ＋１をモニタし、Ｄ１，…，Ｄｎ＋１がヘッダであるか否かを判定し、ヘッダであると判定した場合には、データをリジェクト（廃棄）し、それ以外の場合には、タップ係数決定回路９０へ出力する。タップ係数決定回路９０は、データフィルタ回路１２から出力されるＤＰａ１，…，ＤＰａｎ＋１、ＥＰａ１、及び、現在のタップ係数ｗ０，…、ｗｎに基づいて、タップ係数及びオフセットを更新し、更新後のタップ係数ｗ０，…，ｗｎ及びオフセットをＤＦＥ回路８０へ出力する。
【００８２】
図１６は、本実施形態に係る判定帰還型等化器（ＤＦＥ）におけるデータフィルタ回路１２の構成を示すブロック図である。
【００８３】
図１６を参照すると、データフィルタ回路１２は、ヘッダ検出回路２５、ヘッダ判定回路２６、タイミング調整回路２４、及び、データ削除回路２８を備えている。
【００８４】
ヘッダ検出回路２５は、データ受信回路２２、記憶回路Ｍ＿１〜Ｍ＿Ｘ、ＸＯＲゲートＸＯＲ＿１＿１〜ＸＯＲ＿Ｘ＿ｎ＋１、ＯＲゲートＯＲ＿０〜ＯＲ＿Ｘ、ＮＯＴゲートＮＯＴ＿１〜ＮＯＴ＿Ｘを有する。ヘッダ判定回路２６は、ＮＯＴゲートＮＯＴ＿０、及び、カウンタ回路Ｃ＿０を有する。
【００８５】
記憶回路Ｍ＿１〜Ｍ＿Ｘは、それぞれ、ヘッダパターンのバリエーションのうちのいずれかのものを保持する。
【００８６】
次に、図１６に示したデータフィルタ回路１２の動作について説明する
【００８７】
ここでは、一例として、トレーニング期間中に入力されるトレーニングデータが、ＯＩＦ−ＣＥＩ−２．０又はＳＡＳ−２の規格で定められている、ヘッダパターンと疑似ランダムパターンとで構成されるものとする。図１７は、ＯＩＦ−ＣＥＩ−２．０におけるトレーニングパターンのヘッダを示す表である。
【００８８】
ヘッダ検出回路２５は、Ｄ１〜Ｄｎ＋１に現れる組合せをモニタし、Ｄ１〜Ｄｎ＋１の値と既知のヘッダパターンのバリエーションのそれぞれとを比較する。Ｄ１〜Ｄｎ＋１の値とヘッダのバリエーションのいずれかが一致する場合には、ヘッダ検出部２５はハイレベル信号Ｈｉｇｈを出力する。
【００８９】
ヘッダ判定回路２６のカウンタ回路Ｃ＿０は、ヘッダ検出回路２５の出力がＨｉｇｈの場合には、カウント値をカウントアップさせる。一方、カウンタ回路Ｃ＿０は、ヘッダ検出回路２５の出力がＬｏｗの場合には、カウント値をリセットする。
【００９０】
データ削除回路２８は、ヘッダ判定回路２６の出力をモニタし、カウント値が所定の閾値Ｙ以上である場合には、現在入力されているデータがヘッダパターン部分であると判定し、データをタップ係数決定回路９０へ出力することなく廃棄する。一方、データ削除回路２８は、カウント値が所定の閾値未満で場合は、入力データをタップ係数決定回路９０へ出力し、最適化処理に使用する。閾値を設定することにより、疑似ランダムパターン部に含まれる、ヘッダパターンに類似するデータが除去されることを防ぐことができる。
【００９１】
以上の処理により、タップ係数決定回路９０に入力されるトレーニングデータからランダム性が低いヘッダパターン部分が除去され、ランダム性の高い疑似ランダムパターン部分のみでタップ係数の最適化を行うことができる。このとき、タップ係数決定処理に使われるデータのランダム性が高まり、トレーニング時のタップ係数の収束特性を改善することができる。
【００９２】
図４に示した第４の実施形態のＤＦＥにおけるデータフィルタ回路４０は、Ｄ０〜Ｄｎ＋１の組合せの数に相当するカウンタ回路を必要とする。一方、図１６に示した本実施形態のデータフィルタ回路１２によると、カウンタ回路の個数を１つにすることができる。したがって、本実施形態によると、第４の実施形態と比較して、ヘッダ判定回路２６の回路規模を大幅に削減することができる。
【００９３】
また、第４の実施形態によると、Ｄ１〜Ｄｎ＋１の取り得る組合せのすべてについて、出現回数をモニタする必要があった。一方、本実施形態によると、所定のヘッダパターンのバリエーションの個数に応じて、データの照合を行なえば十分である。したがって、本実施形態によると、ヘッダ検出回路２５の回路規模も大幅に削減することができる。
【００９４】
一例として、タップ数が５のＤＦＥの場合、第４の実施形態によると、Ｄ１〜Ｄ６について２６（＝６４）通りの組合せの照合が必要となる。一方、本実施形態によると、図１７に示したＯＩＦ−ＣＥＩ−２．０のトレーニングパターンのヘッダの場合には、ヘッダの任意の場所からＤ１〜Ｄ６の６ｂｉｔを抽出したときにＤ１〜Ｄ６が取り得る２６通りの組合せの照合で済むため、ヘッダ検出回路２５の回路規模を半分以下にすることができる。
【００９５】
本実施形態の判定帰還型等化器（ＤＦＥ）は、ＤＦＥのタップ係数最適化処理において既知のヘッダを持ったトレーニングパターンを用いる場合において、パターンのランダム性を低くする原因となるヘッダ部分を除去する。これにより、タップ係数決定処理に使われるデータのランダム性を高めて、トレーニング時のタップ係数の収束特性を改善することができる。
【００９６】
また、本実施形態のＤＦＥによると、第４の実施形態と比較して、ＤＦＥの回路規模を小さくすることができる。特に、本実施形態のＤＦＥによると、タップ数が大きい判定帰還型回路において、第４の実施形態と比較して、大幅に回路規模を削減することができる。
【実施例】
【００９７】
次に、本発明の第３の実施形態に係るＤＦＥ（図３）の動作を、具体的なデータに基づいて検証した結果を示す。比較のために、第３の従来例に係るＤＦＥ（図１２）の動作を、同一のデータに基づいて検証した結果も示す。ここでは、これらのＤＦＥ（それぞれ、５タップのＤＦＥとする。）に対して、ＳＡＳ−２のトレーニングパターンを入力したときのシミュレーション結果を示す。
【００９８】
図６は、第３の従来例に係るＤＦＥにおけるビットパターンの出現回数（ヒストグラム）を示す図である。図６の横軸はタップ係数の更新回数を表し、縦軸は各ビットパターンの出現回数を表す。図６を参照すると、従来例のＤＦＥにおいては、ビットパターンごとに、出現回数が大きく異なっており、ビットパターンの出現頻度に偏りがあることが分かる。
【００９９】
図７は、第３の従来例に係るＤＦＥにおけるタップ係数及びオフセット値の収束特性を示す図である。図７の横軸はタップ係数の更新回数を表し、縦軸はタップ係数ｗ１〜ｗ５及びオフセット値を表す。図７を参照すると、タップ係数は収束過程の初期において、一旦プラス側に振れており、収束特性が不安定であることが分かる。また、本従来例のＤＦＥにおいては、タップ係数及びオフセット値が収束するまでに、３０回程度の更新が必要とされる。
【０１００】
図８は、第３の実施形態に係るＤＦＥにおけるビットパターンの出現回数（ヒストグラム）を示す図である。図８の横軸はタップ係数の更新回数を表し、縦軸は各ビットパターンの出現回数を表す。ここでは、データフィルタ回路３０は、各ビットパターンの出現回数を３回以内に制限している。図８を参照すると、大半のビットパターンが３回ずつ出現し、ビットパターンの出現頻度の偏りがほとんど無くなっていることが分かる。
【０１０１】
図９は、第３の実施形態に係るＤＦＥにおけるタップ係数及びオフセット値の収束特性を示す図である。図９の横軸はタップ係数の更新回数を表し、縦軸はタップ係数ｗ１〜ｗ５及びオフセット値を表す。図９を参照すると、タップ係数は、収束過程の初期からつねに収束値に向かって更新されており、収束特性が安定化していることが分かる。本実施形態のＤＦＥにおいては、タップ係数及びオフセット値が収束するまでに、２０回程度の更新が必要とされる。したがって、上記の第３の従来例と比較して、収束に必要とされる更新回数が大幅に削減されており、これに伴って、タップ係数が収束するのに要する期間も大幅に削減することができる。
【０１０２】
以上の記載は実施形態及び実施例に基づいて行ったが、本発明は、上記実施形態又は実施例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更を加えることができる。
【符号の説明】
【０１０３】
１０、２０、３０、４０、５０  データフィルタ回路
３２  ビットシフト制御回路
４２  データ受信回路
４４  タイミング調整回路
４６  判定回路
６０、６２  デマルチプレクサ
７０  自己相関処理回路
５２、７２  タップ係数更新制御回路
８０、８２  判定帰還型等化回路（ＤＦＥ回路）
８４  サンプラＡ
８５  サンプラＢ
８６  シフトレジスタ
８８  加算回路（Ｓｕｍｍｅｒ回路）
９０、９２  タップ係数決定回路
Ａ０〜Ａｎ  増幅器（アンプ）
Ｃ＿１〜Ｃ＿２ｎ−１  カウンタ回路
Ｍ＿１〜Ｍ＿２２−１  記憶回路
ＮＯＴ＿１〜ＮＯＴ＿２２−１  ＮＯＴゲート
ＯＲ＿１〜ＯＲ＿２２−１  ＯＲゲート
ＸＯＲ＿１＿１〜ＸＯＲ＿２２−１＿ｎ＋１  ＸＯＲゲート
１２  データフィルタ回路
２２  データ受信回路
２４  タイミング調整回路
２５  ヘッダ検出回路
２６  ヘッダ判定回路
２８  データ削除回路
Ｃ＿０  カウンタ回路
Ｍ＿１〜Ｍ＿Ｘ  記憶回路
ＮＯＴ＿０、ＮＯＴ＿１〜ＮＯＴ＿Ｘ  ＮＯＴゲート
ＯＲ＿０、ＯＲ＿１〜ＯＲ＿Ｘ  ＯＲゲート
ＸＯＲ＿１＿１〜ＸＯＲ＿Ｘ＿ｎ＋１  ＸＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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