(57)【要約】【課題】SoCにおけるRF・アナログ集積回路のプロトタイピングにおいて，チップ毎に柔軟かつ簡便に短TATで素子パラメータを調整する手段を提供する。【解決手段】本発明によれば，製造プロセス終了後にダイシングされた集積回路チップの最上部に，単一あるいは小数の金属層，絶縁層などの機能層を積層・パターニングし，インダクタンスや容量素子，抵抗素子，伝送線路などを構成して下地回路と結合したり，あらかじめ下地集積回路中に形成しておいた受動素子等を金属配線層でプログラミングすることにより，下地集積回路のRF・アナログ回路の特性を実チップ上でチップ毎に柔軟に，低コストかつ短TATで調整することができる。【選択図】図３
2011077423.tif 000002
【特許請求の範囲】
【請求項１】
パッシベーションされた集積回路チップ内に、少なくとも2箇所以上のアライメントのための構造が表面から確認できるとともに、
パッシベーション層表面上に、所定の受動素子特性を実現するための電気的特性および平面的形状を有する機能層が形成してあること、
あるいは、パッシベーション開口部に露出する集積回路の最上層金属配線層が，所定の受動素子特性を実現するための平面的形状に加工されていることを特徴とする集積回路。
【請求項２】
ダイシングされた集積回路チップに対して、
パッシベーションされた集積回路チップの表面上に、所定の受動素子特性を実現するための電気的特性および平面的形状を有する機能層を形成することにより、
あるいは、パッシベーション開口部に露出する集積回路の最上層金属配線層を，所定の受動素子特性を実現するための平面的形状に加工することにより、
集積回路チップの表面に所定の特性を有する受動素子を形成することを特徴とする集積回路製造方法。
【請求項３】
パッシベーションされ、ダイシングされた集積回路チップの表面に、所定の受動素子特性を実現するための電気的特性および平面的形状を有する機能層を形成することにより、
チップ内部に通常の製造プロセスで形成される受動素子と同等の特性を模擬する所定の電気的特性を有する受動素子を構成し、該受動素子特性変化に伴う集積回路の動作を実測により検証したり、チップ内部にあらかじめ形成されている回路の構成を実験的に変更して最適回路構成を検証することによって、
所定の集積回路の特性を実現することを特徴とする集積回路設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，システム集積回路の短期間プロトタイプ手法，およびそのために用いる素子の製造方法，および集積回路素子に関する。
【背景技術】
【０００２】
微細化技術の進展と共に，CMOS集積回路で実現可能なRF・アナログ回路の上限周波数が向上している。また，高周波フロントエンド回路やADC/DAC等のアナログフロントエンド回路を，大規模なデジタルベースバンド処理回路と共にシステムLSI（SoC : System on a Chip）として１チップに集積化することが一般化してきている。
【０００３】
高度に設計検証環境が整備されたデジタル回路設計に比べ，RF・アナログ回路では，インダクタンス等の受動素子特性や雑音レベル等の正確な見積りが十分ではなく，必然的に数回の再設計・再試作を余儀なくされており，RF・アナログ回路の開発期間が長期間化するとともにコストが増大してきている。さらに，単独では正常に動作することが確認されたRF・アナログ要素回路が，他のRF・アナログ回路やデジタルベースバンド回路と共にSoCとして集積化されると，それら回路ブロック間の相互干渉により，RF・アナログ回路の性能が劣化したり，スペックを逸脱することも起こりうる状況となっている。この問題は，他のRF・アナログ回路やデジタル回路と集積化したSoCチップを実際に試作した時点で初めて評価可能な事象である。デジタル回路も含めてチップ全体の詳細な回路シミュレーションが実行できれば，ある程度この影響を試作前に評価することが可能になると思われるが，残念ながら現状のシミュレーション技術では，チップ規模のトランジスタレベル回路シミュレーションには膨大な演算時間が必要であり，現実的ではなく，チップ全体の試作評価に頼らざるを得ない。
【０００４】
テクノロジの先鋭化と共に，チップの面積コストは増大し，SoC全体に対してわずかな面積のRF・アナログ集積回路部分の不具合により，チップ全体の再試作，再評価が必要となると，その影響は極めて大きい。さらに近年の集積回路試作環境は，ほとんどがマルチプロジェクト形式でシャトル運用されており，配線層一層のみの設計変更でも，新規集積回路の試作と変わらず全製造プロセスを最初から繰り返す必要があり，試作検証期間の長期化とコスト増大は避けられない状況となっている。
【０００５】
従来，RF・アナログ回路の試作による特性調整（プロトタイピング）は，以下のように行われていた。ショットガン方式と呼ばれる方法では，チップ上に調整対象の回路において少しずつパラメータを変えたものを複数配置し，製造後の実測評価により，所望の特性を有する回路を選別し，必要なパラメータを特定していた。いわば，「下手な鉄砲も数打ちゃ当たる」方式であり，複数の回路を配置することによる貴重なチップ面積の浪費や，調整値の予測が必要である点，また，チップ製造に数ヶ月の期間が必要であり，プロトタイピングの繰り返し時間（TAT：Turn Around Time）が長くなってしまう，という欠点がある。さらに，要素回路をチップ上に複数配置しなければならないため，他の回路を搭載したSoC状態での評価は不可能であり，要素回路間の干渉問題の解決は不可能である。また，まったく同一の集積回路チップが大量（通常のウェハ1枚分で数百チップ）に製造されるが，プロトタイプにおける評価では，その内の1チップ〜数チップを測定すれば十分であり，その他のチップは無駄になるという問題もある。
【０００６】
また，電子ビーム（EB）直描装置を用いて，同一ウェハ内のチップ毎に異なるパラメータの素子や回路を配置することにより，異なるパラメータの集積回路チップを一度に製造することが可能である。しかし，EB直描によるパターン形成は高コストという欠点がある。また，基本的に素子パラメータを予測し，その予測により複数のパラメータで設計するため，製造されたチップに，所望の特性と一致するものが無かった場合には，改めての再試作が必要で，設計検証期間の長期間化とコストの増大を招いていた。
【０００７】
また，収束イオンビーム（FIB）加工装置を用いて製造後のチップの回路パターンを修正する技術が確立されている。イオンビームを用いて集積回路チップ表面の配線を切断したり，金属薄膜を所望の平面形状に堆積させたりして回路を変更したり，パラメータを調整したりすることができる。金属配線の単純な切断や接続は可能であるが，素子パラメータを精度良く広範囲に調整することはできない。金属薄膜を成膜する場合も，比較的抵抗が大きい材料を，薄い膜厚でしか形成することができないため，通常の集積回路チップに搭載される素子の特性を再現することはできない。また，高真空中での精密加工となるため，高コストである。
【０００８】
一方，ウェハ製造行程を終了した半導体ウェハに対して，パッケージング工程として厚膜の金属配線を形成する技術であるWLP（Wafer Level Packaging）技術を用い，集積回路チップ上に素子を形成する技術が報告されている（非特許文献１）。これにより，集積回路チップ上の素子により下地集積回路の特性を調整することが可能であるが，このWLP技術はウェハレベルで実施する行程であり，ウェハ上に形成されている数百個の集積回路チップ上に同一の素子しか形成することができないため，柔軟な素子パラメータの調整はできない。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】G. Carchon, et al., “Thin-Film as Enabling Passive Integration Technology for RF SoC and SiP,” ISSCC 2005 Dig. Tech. Papers, pp.398-399, 2005.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記のように従来の技術では，SoCにおけるRF・アナログ集積回路のプロトタイピングにおいて，チップ毎に柔軟かつ簡便に短TATで素子パラメータを調整することができないため，SoCの設計検証期間の長期間化とコストの増大を招いていた，という問題があった。
【００１１】
本発明は，SoCにおけるRF・アナログ集積回路のプロトタイピングにおいて，チップ毎に柔軟かつ簡便に短TATで素子パラメータを調整する手段を提供し，SoCの設計検証期間の短期間化とコストの低減を実現することを目的としている。
【課題を解決するための手段】
【００１２】
本発明によれば、
パッシベーションされた集積回路チップ内に、少なくとも2箇所以上のアライメントのための構造が表面から確認できるとともに、
パッシベーション層表面上に、所定の受動素子特性を実現するための電気的特性および平面的形状を有する機能層が形成してあること、
あるいは、パッシベーション開口部に露出する集積回路の最上層金属配線層が、所定の受動素子特性を実現するための平面的形状に加工されていることを特徴とする集積回路が得られる。
【００１３】
また本発明は、
ダイシングされた集積回路チップに対して、
パッシベーションされた集積回路チップの表面上に、所定の受動素子特性を実現するための電気的特性および平面的形状を有する機能層を形成することにより、
あるいは、パッシベーション開口部に露出する集積回路の最上層金属配線層を、所定の受動素子特性を実現するための平面的形状に加工することにより、
集積回路チップの表面に所定の特性を有する受動素子を形成する集積回路製造方法を提供する。
【００１４】
また本発明は、
パッシベーションされ、ダイシングされた集積回路チップの表面に、所定の受動素子特性を実現するための電気的特性および平面的形状を有する機能層を形成することにより、
チップ内部に通常の製造プロセスで形成される受動素子と同等の特性を模擬する所定の電気的特性を有する受動素子を構成し、該受動素子特性変化に伴う集積回路の動作を実測により検証したり、チップ内部にあらかじめ形成されている回路の構成を実験的に変更して最適回路構成を検証することによって、
所定の集積回路の特性を実現する集積回路設計方法を提供する。
【発明の効果】
【００１５】
本発明によれば，製造プロセス終了後にダイシングされた集積回路チップの最上部に，単一あるいは小数の金属層，絶縁層などの機能層を積層・パターニングし，インダクタンスや容量素子，抵抗素子，伝送線路などを構成して下地回路と結合したり，あらかじめ下地集積回路中に形成しておいた受動素子等を金属配線層でプログラミングすることにより，下地集積回路のRF・アナログ回路の特性を実チップ上でチップ毎に柔軟に，低コストかつ短TATで調整することができる。いわば，プリント基板上での受動素子追加やジャンパ線による回路修正に相当する設計検証技術を，集積回路の上で容易に実現するものである。また，チップ毎に柔軟にパラメータが調整されて形成された集積回路を用いて，SoCの実動作環境で性能評価が可能となり，RF・アナログ回路を含むSoCの低コスト，短期間プロトタイピングが実現される。
【図面の簡単な説明】
【００１６】
【図１】ダイシングされた集積回路チップをサポート基板に接着した様子を示す模式図である。
【図２】第一の実施例において，サポート基板に接着された集積回路チップの平面と断面図である。
【図３】第一の実施例において，1回目のインダクタンスパターン形成が終了した集積回路チップの平面と断面図である。
【図４】第一の実施例において，2回目のインダクタンスパターン形成が終了した集積回路チップの平面と断面図である。
【図５】第二の実施例において，サポート基板に接着された集積回路チップの平面と断面図である。
【図６】第二の実施例において，全面にアルミニウム薄膜が成膜された集積回路チップの平面と断面図である。
【図７】第二の実施例において，1回目のアルミニウム薄膜パターン形成が終了した集積回路チップの平面と断面図である。
【図８】第二の実施例において，2回目のアルミニウム薄膜パターン形成が終了した集積回路チップの平面と断面図である。
【図９】第三の実施例において，サポート基板に接着された集積回路チップの平面と断面図である。
【図１０】第三の実施例において，アルミニウム薄膜パターンが下地コイルパターンに重なるように形成された集積回路チップの平面と断面図である。
【図１１】第三の実施例において，アルミニウム薄膜パターンが下地オンチップインダクタンスと誘導結合するインダクタンスパターンとくし型容量パターンからなる集積回路チップの平面と断面図である。
【図１２】第三の実施例において，パッシベーション層上に形成する機能層として磁性誘電体膜を用いる場合の集積回路チップの平面と断面図である。
【図１３】第四の実施例において，サポート基板に接着された集積回路チップの平面図である。
【図１４】サポート基板に接着された集積回路チップの平面図である。
【図１５】サポート基板に接着された集積回路チップの平面図である。
【図１６】サポート基板に接着された集積回路チップの平面図である。
【発明を実施するための形態】
【００１７】
本発明の第一の実施例について図面を参照しながら説明する。集積回路チップのパッシベーション開口部に露出した最上層の金属配線層をコイルパターンに加工し，異なる特性を有するインダクタンスをチップ毎に形成し，電圧制御発振回路（VCO）の発振周波数を調整するものである。
【００１８】
図1に示すように，まず，通常の製造プロセスが終了し，数mm角にダイシングされた集積回路チップ101は，数インチ径のサポート基板102に接着される。ダイシングされた数mmの半導体チップのままでは，この後の製造プロセス時にチップの保持などが困難である。サポート基板への接着は，プロセス時のハンドリングのためであり，本質的に必要なものではない。ここでは，5 mm角のチップを2インチ径のシリコンウェハに接着した。接着には，導電性ペーストを用いた。サポート基板と，半導体チップ表面の平行を維持することが重要である。この時点での集積回路チップの平面と断面を図2に示す。201は最上層金属配線層であるアルミニウムであり，202は集積回路を汚染物質や水分等から保護するためのパッシベーション膜であるシリコン窒化膜である。コイルパターンが形成される場所はあらかじめパッシベーション膜が大きく開口し，最上層金属配線層が露出している。次にホトリソグラフィプロセスにより，基板全面にホトレジストを塗布する。スピンコートによりレジスト塗布を行う場合は，集積回路チップエッジとサポート基板の段差により，特にチップのコーナー部でレジスト膜厚が不均一になるので注意が必要である。レジスト粘性とスピン回転数の最適化が重要である。レジスト塗布後，ホトマスクを用いて露光を行う。このとき用いるホトマスクは，電子ビーム描画装置を用いて形成した。パターンの最小寸法は大きいので，電子ビーム描画であっても描画時間は長くない。あらかじめ集積回路チップ101上には，露光装置にて認識可能なアライメントマーク203が形成されており，このマークを位置基準として位置合わせを行う。露光後は現像を経て，レジストパターンが形成される。表面に露出している最上層金属配線層202は，アルミニウムであり，燐酸系の溶液でエッチングを行った。エッチング後，レジスト剥離液にてレジストを除去した。一回目のインダクタンスパターン形成が終了したこの時点での集積回路チップの平面と断面を図3に示す。集積回路チップ101の最上層のパッシベーション膜開口部に，最上層金属配線層からなるインダクタンスパターン301が形成されている。外径寸法200 um，配線幅20 um，配線間隔5 um，巻き数3のインダクタンスであり，オンチップのインダクタンスとしての実現目標の1.8nHをターゲットに設定されている。下地CMOS集積回路として本インダクタンスに接続された電圧制御発振回路（VCO）302を測定したところ，発振周波数は2.3 GHzであり，目標の2.45 GHzとは異なる値であった。これは，インダクタンス値の見積りが不正確であったためである。
【００１９】
そこで，同一マスクを用いて製造され，別チップとしてダイシングされた別の集積回路チップを用いて，上述と同様のプロセスを経て，異なるインダクタンス値を有するインダクタンスを形成した。その集積回路チップの平面と断面を図4に示す。集積回路チップ401は，別チップではあるが，内部のCMOS集積回路そのものは集積回路チップ101と同じである。しかし，今回，最上層金属配線層のパターニングに用いるホトマスクは集積回路チップ101に用いたものとは異なり，コイルパターンが異なるものである。個別に電子ビーム描画装置を用いて作成したものである。形成されたインダクタンスパターン402は，外径寸法175 um，配線幅20 um，配線間隔5 um，巻き数2のインダクタンスであり，1回目に試作したインダクタよろも小さいインダクタンスを有する。測定したVCOの発振周波数は目標どおりの2.45 GHzとなった。
【００２０】
このように簡単なプロセスで，チップ毎に自由にパラメータ値の異なる受動素子を形成し，実チップでその特性を評価できることから，高周波受動素子のパラメータ最適化の効率が向上し，プロトタイピング期間が短期間化した。
【００２１】
なお，サポート基板102として2インチ径のシリコンウェハを用いたが，サポート可能な基板であれば他のものでも良く，例えばガラス基板などでも良い。また，チップの接着には，導電性ペーストを用いたが，接着可能であれば他のものでも良く，例えばプロセス上，清浄度が要求される場合は，スピンオンガラスなどを用いても良い。ホトリソグラフィ行程では，ホトレジストのスピンコート法を用いたが，スプレー塗布法やインクジェット塗布法を用いても良い。また，レジストパターン形成にはホトマスクを用いた露光を行ったが，レーザーや電子ビームによる直接描画でも良い。最上層金属配線層のエッチング可能にはウェットエッチングを用いたがドライエッチングでも良い。アライメントのための構造としては十字型のアライメントマークを用いたが，露光装置において認識可能であれば他のものでも良く，例えば，丸型や，チップの境界線などでも良い。所定の受動素子特性を実現するための平面的形状として，VCOの発振周波数を2.45 GHzとするインダクタンス値を実現するためのコイルパターンを例示したが，他のものでも良く，例えば，下地金属配線層と絶縁膜を介して重なる平板構造パターンによって容量値を所定の値に調整することも同様に可能である。
【００２２】
次に，本発明の第二の実施例について図面を参照しながら説明する。集積回路チップのパッシベーション層表面上に，機能層として新たに低抵抗の金属薄膜を堆積させ，所定の形状にエッチングすることよってコイルパターンに加工し，所望の特性を有するインダクタンスをチップ毎に形成し，低ノイズ増幅回路（LNA）のインピーダンスマッチング回路特性を調整するものである。
【００２３】
図5は，第一の実施例と同様にサポート基板に接着された集積回路チップ501の平面と断面を示す。502は最上層金属配線層であり，コイルパターンの一部が形成されている。503は，パッシベーション膜に形成された5 um角の開口部である。504は下地CMOS回路として形成された低雑音増幅回路（LNA）である。まず，図6に示すように，集積回路チップ501上に，全面にスパッタ法を用いてアルミニウム薄膜601を1 um厚成膜した。このとき，良好なコンタクトを得るため，パッシベーション開口部503に露出した最上層金属配線層表面に形成されている自然酸化膜は成膜前にあらかじめ除去しておいた。次に，第一の実施例と同様にホトリソグラフィ行程，エッチング工程を経て，成膜したアルミニウム薄膜を所望のパターンに形成した。図7は，パッシベーション膜上にアルミニウム薄膜パターン701が形成された集積回路チップ501を示す。集積回路チップの最上層金属配線層502とアルミニウム薄膜パターン701が組み合わされ一体としてインダクタンスを形成している。本インダクタンスと接続されている低雑音増幅回路（LNA）504を測定したところ，入力反射係数S11は周波数2.35 GHzで最小値を示し，目標の2.45 GHzでの入力整合が得られなかった。
【００２４】
そこで，図8に示すように，同一ロットで製造され，別チップとしてダイシングされた別の集積回路チップ801を用いて，上述と同様のプロセスを経て，異なるインダクタンス値を有するインダクタンスを形成した。集積回路チップ801は，別チップではあるが，内部のCMOS集積回路そのものは集積回路チップ501と同じである。しかし，今回，最上層金属配線層のパターニングに用いるホトマスクは集積回路チップ501に用いたものとは異なり，アルミニウム薄膜パターン802の形状を，配線幅を太く，内径を小さく変えて，インダクタンス値を小さくしたものである。本インダクタンスと接続されている低雑音増幅回路（LNA）803を測定したところ，入力反射係数S11は目標周波数の2.45 GHzで最小値-30dBを示した。
【００２５】
このように，簡単なプロセスで，チップ毎に自由にパラメータ値の異なる受動素子を形成し，実チップでその特性を評価できることから，高周波受動素子のパラメータ最適化の効率が向上し，プロトタイピング期間が短期間化した。特に本実施例に示す手法では，下地CMOS集積回路の配線層を用いてインダクタンスの一部を形成しておき，新たに成膜するアルミニウム薄膜層を用いてパターンを形成し，下地CMOS集積回路上のパターンと組み合わせて用いることにより，安定にかつ精度良くインダクタンス値を調整することができた。
【００２６】
なお，本実施例ではアルミニウム薄膜を用いたが，他の金属でも良いことは言うまでもない。パターン形成プロセスは，第一の実施例に示したとおり様々な手法が使用可能であり，本実施例で示した手法に限定されるものではない。所定の受動素子特性を実現するための電気的特性および平面的形状として，アルミニウム金属配線層をコイルパターンに形成する例を示したが，他の手法も可能であり，例えば，銅配線により伝送線路パターンを形成してインピーダンスマッチング等を行っても良いし，抵抗性の金属酸化物薄膜を抵抗線路状に加工して抵抗分割基準電圧生成に応用しても良い。
【００２７】
次に，本発明の第三の実施例について図面を参照しながら説明する。すでにオンチップインダクタンスが形成された集積回路チップのパッシベーション上に新たに低抵抗の金属薄膜や透磁率の高い磁性誘電体の薄膜を堆積させ，シールド平板形状やコイル状インダクタンスパターンやくし型容量パターン等の形状にエッチングすることよって，インダクタンスの特性を所望の値に調整し，低ノイズ増幅回路（LNA）のインピーダンスマッチング回路特性を調整するものである。本実施例では，オンチップインダクタンスにより下地CMOS集積回路単体で回路動作が可能であること，本発明の手法によって下地CMOS集積回路上に形成するパターンの事をあらかじめ考慮することなく下地CMOS集積回路の設計が行える点が特徴である。本発明の適用を考慮せずに設計・製造されたCMOS集積回路に対しても本発明を適用し，インダクタンス等の受動素子パラメータを簡便に調整することが可能となる。
【００２８】
図9は，第一および第二の実施例と同様にサポート基板に接着された集積回路チップ901の平面と断面を示す。902は最上層金属配線層で形成されたコイルパターンであり，下地CMOS回路として形成された低雑音増幅回路（LNA）903の入力インピーダンスマッチング用のインダクタンスとして働いている。この状態でも低雑音増幅回路（LNA）は動作可能であるが，事前設計の精度が悪く，入力インピーダンス整合する周波数は，設計値の2.45 GHzからはずれており，2.6 GHzであった。設計値の2.45 GHzでインピーダンスマッチングか実現された状態で低雑音増幅回路（LNA）を含めた集積回路全体の動作を検証するため，入力インピーダンスマッチング用のインダクタンス値の調整を以下の手法で実施した。
【００２９】
第二の実施例と同様に，集積回路チップ901のパッシベーション上に新たにアルミニウム薄膜を堆積させ，図10に示すように，下地コイルパターン902に平面的に重なるようにアルミニウム薄膜パターン1001を形成した。本実施例では，下地CMOS集積回路チップ内の配線層と形成したアルミニウム薄膜パターン1001の直接的な接続は無く，パッシベーション膜を介して容量的に結合しているだけである。インダクタンスに寄生する並列容量成分が増大し，自己共振周波数が減少すると共に，自己共振周波数より低い周波数範囲では共振現象による実効インダクタンスの向上が見られる。本実施例では，インダクタンスパターンの中心部において25%の面積をカバーするアルミニウム薄膜を形成した。これにより，低雑音増幅回路（LNA）の入力インピーダンスマッチング周波数は目標値の2.45 GHzとなり，低雑音増幅回路（LNA）を含むCMOS集積回路全体の動作機能検証が，新たに集積回路を再設計・再製造することなく実施でき，プロトタイピング期間が短縮された。
【００３０】
図11は，集積回路チップのパッシベーション層上に形成するアルミニウム薄膜の形状として，下地オンチップインダクタンス902と誘導結合するインダクタンスパターン1101とくし型容量パターン1102からなる例を示している。誘導結合によるインピーダンス変換機能により，実効インダクタンス値の調整がより広範囲に実施することができる。もちろん，くし型容量パターン1102以外にも，ループインダクタンスパターンや抵抗素子などと組み合わせても良い。
【００３１】
図12は，集積回路チップのパッシベーション層上に形成する機能層として磁性誘電体膜1201を用いる例を示している。フェライト微粒子を樹脂中に均一分散させて形成した磁性誘電体薄膜を下地CMOS集積回路中のオンチップインダクタンス1202上に形成することにより，損失を増大させることなくインダクタンス値を増大させることができる。もちろん磁性誘電体の形状や膜厚を調整することにより，実効インダクタンス値を微調整することが可能である。また，形状制御する必要が無ければ，パターン形成する必要はなく，集積回路チップ全面に堆積しても良い。また磁性誘電体膜の替わりに高周波減衰特性の異なる誘電体薄膜なども用いても良い。
【００３２】
次に，本発明の第四の実施例について図面を参照しながら説明する。集積回路チップ内に複数の接続されていない抵抗素子が配置されており，集積回路チップ製造後，電気的測定によってそれぞれの抵抗値を実測し，抵抗値が所望の値になるように抵抗パターンを取捨選択し，集積回路チップのパッシベーション上に形成する低抵抗の金属配線パターンを接続配線としてパターニングし下地CMOSチップ内の回路と接続するものである。集積回路製造に伴う素子特性バラツキの影響を，実測と実測結果に基づく集積回路上のチップ毎再配線によって除外するものである。
【００３３】
図13は，第一から第三の実施例と同様にサポート基板に接着された集積回路チップ1301の平面を示す。1302はCMOS集積回路内に形成された抵抗素子を示している。抵抗素子は同一形状で6個形成されている。1303は下地CMOS回路から引き出された接続端子であり，2つの抵抗素子のそれぞれの両端子を接続するため4個形成されている。6個の抵抗素子は，集積回路製造後に実測され，それぞれの抵抗値が明らかになっている。左から2番目の抵抗素子と右から3番目の抵抗素子の組合せが，それぞれの抵抗値の差が最も小さいことがわかったので，図14に示すように，第二や第三の実施例と同様に，アルミニウム薄膜の成膜，パターン形成を経て，下地CMOS回路との接続端子と，それらの抵抗素子を接続する配線1401を形成した。マッチング特性の優れた回路が形成できた。
【００３４】
一方，図15に示すように，同一マスクを用いて製造され，別チップとしてダイシングされた別の集積回路チップ1501を測定したところ，左から1番目の抵抗素子と左から2番目の抵抗素子の組合せが，それぞれの抵抗値の差が最も小さいことがわかったので，それらの抵抗素子を接続する配線1502を形成した。
【００３５】
さらに，これまでの例で用いた抵抗素子の半分の抵抗値を必要とする応用の場合，図16に示すように，同一マスクを用いて製造され，別チップとしてダイシングされた別の集積回路チップ1601を測定し，左から2番目と3番目の抵抗素子の並列合成抵抗と，右から1番目と3番目の抵抗素子の並列合成抵抗が，抵抗値の差が最も小さいことがわかったので，それらの抵抗素子を接続する配線1602を形成した。
【００３６】
このように，本発明の手法によれば，製造後の集積回路チップのあらかじめ形成されている素子を選別して使用することができるため，素子特性のバラツキを抑えた高精度回路が実現できる。あらかじめ形成されている素子や回路ブロックを製造後に選択する手法としては，レーザートリミングによるヒューズや，絶縁破壊現象を用いるアンチヒューズ技術などが知られているが，前者では，製造後の段階で全ての素子が接続されている状態なので個別に素子特性が評価できず，後者では，接続後の抵抗値が高くかつばらつくため，本実施例に示したような高精度素子応用には適用できないが，本発明を適用すれば，それらの問題が解消される。
【００３７】
なお，本実施例では，抵抗素子の選別を例にしたが，抵抗素子以外，例えばトランジスタ素子や容量素子，あるいは回路ブロックの選択や電源ライン，接地ラインの選択などに対しても同様に適用可能である。また，実測評価により用いる素子を選別した後，実際に配線で接続する方法を述べたが，実測評価無しに想定されるいくつかの組合せパターンを配線で接続・形成した後に評価して特性の良いものを選択する手法でも良い。
【産業上の利用可能性】
【００３８】
本発明に係る集積回路は，高周波回路やアナログ回路を含むミクストシグナルSoC等の様々な分野に適用できる。
【００３９】
また本発明による素子形成技術は，高周波回路やアナログ回路を含むミクストシグナルSoCの特性を容易に調整することのできる手法として広く用いることが出来る。
【００４０】
また本発明によって実現された手法により，高周波回路やアナログ回路を含むミクストシグナルSoCの設計開発期間の短期間化，低コスト化などとして広く用いることができる。
【符号の説明】
【００４１】
101，401，501，801，901，1301，1501，1601    集積回路チップ
102    サポート基板
201    最上層金属層
202    パッシベーション層
203    アライメントマーク
301，402    インダクタンスパターン
302    電圧制御発振回路
502，902    最上層金属層パターン
503    パッシベーション開口部
504，803，903    低雑音増幅回路
601    アルミニウム薄膜
701，802，1001，1101，1102，1401，1502，1602    アルミニウム薄膜パターン
1201    磁性誘電体膜
1302    抵抗素子
1303    接続端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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