(57)【要約】【課題】ＧａＡｓを材料として用いた基板の基板厚さのばらつきを抑制することが可能な半導体装置の製造方法を提供すること。【解決手段】ＧａＡｓ基板２９上に、ＡｌＧａＡｓからなる基板厚制御層１８を形成する工程と、基板厚制御層１８上にＧａＡｓからなるバッファ層１７を形成する工程と、このバッファ層１７上に電界効果トランジスタ１６を形成する工程と、次亜塩素酸ナトリウム水溶液を用いて、ＧａＡｓ基板２９を、基板厚制御層１８が露出するまで研磨する工程と、を具備する。【選択図】図５
2011238743.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＡｓ基板上に、ＡｌＧａＡｓからなる基板厚制御層を形成する工程と、
基板厚制御層上にＧａＡｓからなるバッファ層を形成する工程と、
このバッファ層上に半導体素子を形成する工程と、
次亜塩素酸ナトリウム水溶液を用いて、前記ＧａＡｓ基板を、前記基板厚制御層が露出するまで研磨する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ＧａＡｓ基板を研磨する工程は、前記ＧａＡｓ基板が研削されることに残された前記ＧａＡｓ基板を研磨する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記基板厚制御層のＡｌ組成は、０．２以上０．４以下であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体素子を形成する工程は、前記半導体素子を動作させるための動作層を含む素子領域を形成する工程を含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記基板厚制御層を形成する工程は、０．５μｍ以上の厚さで前記基板厚制御層を形成する工程であるとともに、
前記研磨する工程は、研磨後の前記基板厚制御層の下面から前記素子領域の上面までの距離が、１０μｍ以上、２００μｍ以下となるように研磨する工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体素子を形成する工程は、電界効果トランジスタを形成する工程であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記電界効果トランジスタを形成する工程は、前記バッファ層上にＡｌＧａＡｓからなる動作層を形成する工程と、
この動作層上の少なくとも一部にＧａＡｓからなるキャップ層を形成する工程と、
前記キャップ層上にドレイン電極およびソース電極を形成するとともに、前記動作層上にゲート電極を形成する工程と、
を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＧａＡｓを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ等の半導体装置の多くは、基板上に半導体素子を形成した後、装置の熱抵抗を低減させるために基板を裏面から研磨して所望の厚さまで薄くすることにより製造される。
【０００３】
例えば高周波動作に適した材料であるＧａＡｓを用いた電界効果トランジスタ（以下、ＦＥＴと称す）を製造する場合、以下のように製造される。すなわち、まず、ＧａＡｓ基板上に半導体素子であるＦＥＴとして、動作層等、ドレイン電極、ソース電極、およびゲート電極を形成する。この後、ＧａＡｓ基板を裏面から研磨し、ＧａＡｓ基板を例えば数十〜数百μｍ程度まで薄くすることによって、半導体装置が製造される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特願２００１−１７６８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ＧａＡｓ基板を用いた半導体装置の製造方法において、ＧａＡｓ基板の研磨は、次亜塩素酸ナトリウム水溶液を基板に滴下し、ＧａＡｓ基板とこの水溶液との化学的な反応を利用して行われる。この場合、ＧａＡｓ基板の基板厚の制御は、研磨する厚さに応じた研磨時間を定め、定められた研磨時間だけＧａＡｓ基板を研磨することによって行われる。しかし、研磨するための研磨装置の特性、ＧａＡｓ基板の状態、温度等の環境の変化等の様々な理由により、研磨する厚さに応じた研磨時間は変化する。一方、ＧａＡｓ基板は比較的次亜塩素酸ナトリウム水溶液によるエッチングレートが早い。従って、研磨する厚さに応じて研磨時間を定めても、例えば±５μｍ程度と、比較的大きなばらつきが生ずる問題がある。
【０００６】
例えば設計された基板厚さより薄くなった場合、製造された半導体装置をパッケージングする際のリフロー処理により基板が反り、半導体パッケージの信頼性が低下する。反対に設計された基板厚さより厚くなった場合、製造された半導体装置の熱抵抗が所望の熱抵抗より高くなり、装置の各種特性を劣化させる。
【０００７】
また、他の半導体装置として、ＧａＡｓ基板上にＦＥＴおよびキャパシタが形成されたＭＭＩＣの場合、ＧａＡｓ基板上には、ＦＥＴとキャパシタとを電気的に接続するマイクロストリップラインが形成される。しかし、上述のように基板厚さがばらつくと、マイクロストリップラインのインピーダンスが変化する。これにより、マイクロストリップラインとＦＥＴ若しくはキャパシタとは整合せず、信号の反射損失を増大させる。
【０００８】
このように、ＧａＡｓ基板を有する半導体装置において、ＧａＡｓ基板の基板厚さのばらつきを少なくすることは、半導体装置の特性上極めて重要である。しかし、ＧａＡｓ基板の基板厚さのばらつきを少なくすることは困難である。
【０００９】
本発明は、この問題に鑑みてなされたものであり、ＧａＡｓを材料として用いた基板の基板厚さのばらつきを少なくすることが可能な半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明による半導体装置の製造方法は、ＧａＡｓ基板上に、ＡｌＧａＡｓからなる基板厚制御層を形成する工程と、基板厚制御層上にＧａＡｓからなるバッファ層を形成する工程と、このバッファ層上に半導体素子を形成する工程と、次亜塩素酸ナトリウム水溶液を用いて、前記ＧａＡｓ基板を、前記基板厚制御層が露出するまで研磨する工程と、を具備することを特徴とする方法である。
【図面の簡単な説明】
【００１１】
【図１】本実施形態に係る半導体装置によって製造された半導体装置を示す上面図である。
【図２】図１の一点鎖線Ａ−Ａ´に沿った装置の部分断面図である。
【図３】図１の半導体装置の製造方法を説明するための図であって、ＧａＡｓ基板上に、基板厚制御層、バッファ層、素子領域をそれぞれ形成する工程を示す、図２に相当する断面図である。
【図４】図１の半導体装置の製造方法を説明するための図であって、電界効果トランジスタを形成する工程を示す、図２に相当する断面図である。
【図５】図１の半導体装置の製造方法を説明するための図であって、ＧａＡｓ基板および基板厚制御層の一部を研磨する工程を示す、図２に相当する断面図である。
【発明を実施するための形態】
【００１２】
図１は、本実施形態に係る半導体装置の製造方法によって製造された半導体装置を示す上面図である。図２は、図１の一点鎖線Ａ−Ａ´に沿って示す装置の部分断面図である。図１に示すように、本実施形態に係る半導体装置の製造方法によって製造される半導体装置は、ＧａＡｓ材料からなる基板１１上に半導体素子が形成されたものである。本実施形態においては、例えば、ＧａＡｓ材料からなる基板１１上に、ドレイン電極１２、ソース電極１３、ゲート電極１４および素子領域１５を備えた複数の電界効果トランジスタ１６（以下、ＦＥＴ１６と称す）が並列に配列形成されたものである。
【００１３】
図２に示すように、基板１１は、ＧａＡｓからなるバッファ層１７、およびこのバッファ層１７の裏面上に形成された、ノンドープのＡｌＧａＡｓ層からなる基板厚制御層１８によって構成される。この基板厚制御層１８は、例えばＡｌ組成が０．３、Ｇａ組成が０．７となるように形成される。
【００１４】
基板厚制御層１８は、基板１１の厚さを精密に制御可能にするための層であり、所望の基板厚に相当する位置に形成される。なお、基板厚制御層１８のＡｌ組成は、０．２〜０．４であることが好ましいが、この理由については後述する。さらに、基板厚制御層１８の厚さは０．５μｍ以上であることが好ましいが、この理由についても後述する。
【００１５】
また、このような基板１１上には、ＦＥＴ１６の素子領域１５が形成されている。素子領域１５は、ＦＥＴ１６の動作に必要な動作層を含む領域であり、基板１１の表面上に形成されたｎ型のＡｌＧａＡｓからなる動作層１９、この動作層１９上に形成されたｎ＋型のＧａＡｓからなるキャップ層２０からなる。
【００１６】
動作層１９は、例えばＡｌ組成が０．３、Ｇａ組成が０．７であるＡｌＧａＡｓからなり、ＦＥＴ１６のチャネルとして機能する層である。そして、キャップ層２０は、ＦＥＴ１６のドレイン領域およびソース領域として機能すると同時に、動作層１９の表面の酸化を抑制するための層である。なお、動作層１９のＡｌ組成およびＧａ組成はこれらに限定されない。
【００１７】
さらに、キャップ層２０の一部は、動作層１９上から除去されており、この領域が第１のリセス領域２１となる。また、第１のリセス領域２１内、すなわち、動作層１９の表面の一部には、凹状の溝が帯状に形成されており、この溝が第２のリセス領域２２となる。これらの第１、第２のリセス領域２１、２２が形成されることにより、ＦＥＴ１６の耐圧を向上させる。
【００１８】
なお、第１、第２のリセス領域２１、２２は、半導体装置の耐圧を向上させる点において形成されることが好ましいが、本実施形態においては、必ずしも形成される必要はない。
【００１９】
動作層１９上から一部が除去されることにより分割された一方のキャップ層２０上にはドレイン電極１２が形成されている。また、他方のキャップ層２０上にはソース電極１３が形成されている。そして、第２のリセス領域２２の表面には、ゲート電極１４が形成されている。
【００２０】
以上に説明したＦＥＴ１６は、図１に示すように、基板１１上に複数形成されている。複数のＦＥＴ１６を構成する複数のドレイン電極１２は、基板１１上に形成されたドレインパッド２３に接続されている。同様に、複数のソース電極１３は、基板１１上に形成されたソースパッド２４に接続されている。また、複数のゲート電極１４は、基板１１上に形成されたゲートバスライン２５に接続されている。このゲートバスライン２５は、基板１１上に形成された複数の引き出しライン２６を介して、基板１１上に形成されたゲートパッド２７に接続されている。なお、ドレインパッド２３、ソースパッド２４、ゲートバスライン２５、複数の引き出しライン２６および、ゲートパッド２７は、それぞれ基板１１上の素子領域１５外に形成されている。
【００２１】
このように、複数のＦＥＴ１６、各パッド２３、２４、２７等が形成された基板１１上には、各パッド２３、２４、２７、およびドレイン電極１２、ソース電極１３が露出するように絶縁膜２８（図１においては図示せず）が形成されている。絶縁膜２８は、例えば窒化珪素（ＳｉＮ）、酸化珪素（ＳｉＯ２）からなる。なお、この絶縁膜２８は、ドレイン電極１２、ソース電極１３を覆うように形成されてもよい。
【００２２】
以上に説明した半導体装置は、図２に示すように、基板厚制御層１８の下面からキャップ層２０の上面までの距離が１０μｍ〜２００μｍであることが好ましい。これは、基板厚制御層１８の下面からキャップ層２０の上面までの距離が１０μｍより短い場合、半導体装置をパッケージングする際のリフロー処理により基板１１が反ってしてしまうためである。また、基板厚制御層１８の下面からキャップ層２０の上面までの距離が２００μｍより長い場合、ＦＥＴ１６に必要な熱抵抗が得られなくなるためである。
【００２３】
次に、図１、図２に示される半導体装置の製造方法について、図３乃至図５を参照して説明する。図３乃至図５は、本実施形態に係る半導体装置の製造方法を説明するための、図２に相当する断面図である。
【００２４】
上述の半導体装置は、ＧａＡｓからなるウェハ上に複数の半導体装置を一括して形成し、ウェハが薄くなるように研磨した後、ダイシングによって個片化することによって製造される。しかし、以下の製造方法の説明においては、一つの半導体装置に着目してその製造方法を説明する。従って、図３乃至図５にそれぞれ示されるＧａＡｓ基板２９は、実際にはＧａＡｓからなるウェハである。
【００２５】
また、以下の説明においては、一例として、基板厚制御層１８の下面からキャップ層２０の上面までの距離が５０μｍ、このうち、基板１１の厚さが４９μｍとなる半導体装置の製造方法について説明する。
【００２６】
まず、図３に示すように、例えば厚さ５５０μｍのＧａＡｓ基板２９を用意し、このＧａＡｓ基板２９の表面上に、例えばＡｌ組成が０．３、Ｇａ組成が０．７であるＡｌＧａＡｓからなる基板厚制御層１８を、例えば５μｍの厚さになるようにエピタキシャル成長させる。この後、基板厚制御層１８の表面上に、バッファ層１７、動作層１９、およびキャップ層２０を、この順でエピタキシャル成長させる。本実施形態においては、バッファ層１７は、例えば厚さ４４μｍになるように成長させ、動作層１９およびキャップ層２０は、これらの合計の層厚が例えば１μｍになるように成長させる。これにより、ＧａＡｓ基板２９の裏面からキャップ層２０の上面までの距離は、６００μｍとなる。
【００２７】
ここで、基板厚制御層１８は、所望の基板厚に相当する位置に形成される。すなわち、所望の基板厚さをＬとすれば、基板厚制御層１８は、バッファ層１７の上面から基板厚制御層１８の下面までの距離がＬになる位置に、所望の厚さで形成される。本実施形態においては、Ｌ＝４９μｍの場合についての説明であるため、基板厚制御層１８は、バッファ層１７の上面から基板厚制御層１８の下面までの距離Ｌが４９μｍとなるように形成される。なお、基板厚制御層１８をこのような位置に形成する理由については後述する。
【００２８】
次に、図４に示すように、動作層１９上のキャップ層２０の一部を除去することにより第１のリセス領域２１を形成し、さらに、キャップ層２０が除去されることによって表面に露出した動作層２０の一部に、第２のリセス領域２２を形成する。この後、キャップ層２０上にドレイン電極１２およびソース電極１３を形成するとともに、第２のリセス領域２２の表面上にゲート電極１４を形成する。このとき、図１に示されるドレインパッド２３、ソースパッド２４、ゲートバスライン２５、引き出しライン２６、およびゲートパッド２７も、各電極１２、１３、１４と同時に形成される。さらにこの後、各パッド２３、２４、２７、およびドレイン電極１２、ソース電極１３が露出するように絶縁膜２８を形成する。
【００２９】
次に、図５に示すように、ＧａＡｓ基板２９が薄く残る程度、例えばＧａＡｓ基板２９の裏面を５３５μｍ〜５４５μｍ程度研削した後、基板厚制御層１８が露出するまで研磨する。研磨は、次亜塩素酸ナトリウム水溶液をＧａＡｓ基板２９の裏面に滴下しながら行われる。これにより、キャップ層２０の上面から基板厚制御層１８の下面までの距離は５０μｍとなり、このうち、基板１１の厚さＬは４９μｍとなる。なお、研磨によって除去されるＧａＡｓ基板２９の厚さの制御は、予め定められた研磨時間だけ研磨することにより制御される。
【００３０】
ここで、次亜塩素酸ナトリウム水溶液によるＧａＡｓ基板２９のエッチングレートは、およそ１５０Å／ｓｅｃ程度である。これに対し、Ａｌ０．３Ｇａ０．７Ａｓからなる基板厚制御層１８のエッチングレートは、およそ１５Å／ｓｅｃ程度である。
【００３１】
なお、図５に示されるＧａＡｓ基板２９を除去する工程においては、製造時間を短縮する観点から、ＧａＡｓ基板２９を研削した後に研磨する方法を採用することが好ましい。しかし、研削せずに、ＧａＡｓ基板２９を全て研磨してもよい。ただし、例えば５５０μｍ程度の厚さのＧａＡｓ基板２９を全て研磨するとおよそ１０時間程度かかり、好ましい方法ではない。
【００３２】
以上に示す工程により、図１、図２に示される半導体装置が製造される。
【００３３】
本実施形態に係る半導体装置の製造方法によれば、ＧａＡｓ基板２９よりエッチングレートが小さい基板厚制御層１８が形成されたＧａＡｓ基板２９を研磨する。従って、ＧａＡｓ基板２９を研磨するための研磨時間がばらついても、この研磨時間のばらつきに起因する基板厚のばらつきは、基板厚制御層１８で吸収される。すなわち、基板厚制御層１８のエッチングレートは遅いため、研磨時間がばらついても、ＧａＡｓ基板２９と基板厚制御層１８との境界で研磨は実質的に止まる。従って、研磨時間がばらついても、基板厚のばらつきは抑制される。
【００３４】
また、この製造方法により製造された半導体装置によれば、この半導体装置を内部に有する半導体パッケージの信頼性の劣化が抑制される。または、半導体装置の熱抵抗が所望の熱抵抗より高くなることが抑制される。
【００３５】
なお、本実施形態の半導体装置の製造方法において、基板厚制御層１８は、この層１８のＡｌ組成が０．２〜０．４となるように形成されることが好ましい。これは、基板厚制御層１８のＡｌ組成が０．２より小さい場合、ＧａＡｓ基板２９との選択比がとれなくなる、すなわち、実質的にＧａＡｓを研磨することに等しくなるためである。また、０．４より大きい場合、バッファ層１７との格子整合に問題が生じ、バッファ層１７と基板厚制御層１８との界面付近に転位が発生し、これが動作層１９等に進展するためである。
【００３６】
また、基板厚制御層１８の厚さは、０．５μｍ以上であることが好ましい。これは、基板厚制御層１８の厚さがこれより薄くなると、研磨時間がばらついた場合に基板厚制御層１８が全て研磨され、この層１８の上層であり、エッチングレートが早いバッファ層１７まで研磨されてしまう場合が生ずるためである。
【００３７】
以上に、本実施形態に係る半導体装置の製造方法について説明した。しかし本発明は上述の実施形態に限定されず、例えばＭＭＩＣを製造する際にも適用可能である。ＭＭＩＣは、基板１１上に形成されたＦＥＴ１６およびキャパシタが、同じく基板１１上に形成されたマイクロストリップラインによって相互に接続された装置である。すなわち、ＭＭＩＣは、マイクロストリップラインの一端が例えばＦＥＴ１６のドレインパッド２３若しくはソースパッド２４に接続され、マイクロストリップラインの他端がキャパシタの電極に接続されたものである。この装置の場合、バッファ層１７上にＦＥＴ１６、キャパシタ、およびマイクロストリップラインを形成した後、同様に、ＧａＡｓ基板２９を研削、研磨することにより製造される。従って、基板１１の厚さＬのばらつきは抑制される。これにより、基板厚さに依存するマイクロストリップラインのインピーダンスのばらつきは抑制され、装置の特性が向上する。
【００３８】
この他にも、本発明は、ＧａＡｓ基板の表面上に半導体素子を形成した後に、基板を薄くすることによって製造される半導体装置の製造方法であれば、全てに適用可能である。従って、基板厚制御層１８上にバッファ層１７を介して形成される半導体素子は限定されない。すなわち、素子領域１５の構造、若しくは素子領域１５上の構成は限定されない。
【符号の説明】
【００３９】
１１・・・基板
１２・・・ドレイン電極
１３・・・ソース電極
１４・・・ゲート電極
１５・・・素子領域
１６・・・電界効果トランジスタ（ＦＥＴ）
１７・・・バッファ層
１８・・・基板厚制御層
１９・・・動作層
２０・・・キャップ層
２１・・・第１のリセス領域
２２・・・第２のリセス領域
２３・・・ドレインパッド
２４・・・ソースパッド
２５・・・ゲートバスライン
２６・・・引き出しライン
２７・・・ゲートパッド
２８・・・絶縁膜
２９・・・ＧａＡｓ基板
【図１】
2011238743.tif 000003
【図２】
2011238743.tif 000004
【図３】
2011238743.tif 000005
【図４】
2011238743.tif 000006
【図５】
2011238743.tif 000007