(57)【要約】【課題】コンパレータの比較速度の悪化や消費電力の増加を抑えて入力信号に加わるオフセットを補正する。【解決手段】比較回路部１１において、比較対象の２つの差動入力信号ＶＩＰ，ＶＩＭを入力するトランジスタＮＭ１，ＮＭ２のバックゲートＢＧ１，ＢＧ２のそれぞれに可変容量Ｃ１，Ｃ２と抵抗Ｒ１，Ｒ２を並列に接続し、可変容量Ｃ１，Ｃ２と抵抗Ｒ１，Ｒ２の少なくとも一方の値を可変することで差動入力信号ＶＩＰ，ＶＩＭに加わるオフセットを補正する。【選択図】図１
2011151452.tif 000002
【特許請求の範囲】
【請求項１】
比較対象の２つの入力信号を入力する２つのトランジスタを有し、前記２つの入力信号の比較結果を出力する比較回路部と、
前記２つのトランジスタのバックゲートのそれぞれに並列に接続した容量素子と抵抗素子を有し、前記容量素子と前記抵抗素子の少なくとも一方の値を可変することで前記入力信号に加わるオフセットを補正するオフセット補正部と、
を具備する半導体装置。
【請求項２】
前記オフセット補正部は、前記比較回路部のリセット状態から比較動作の実行状態への遷移時に前記トランジスタのソースまたはドレインの電位レベルが変化すると、前記バックゲートの電位を前記容量素子または前記抵抗素子の値に応じて変化させて、前記オフセットを補正することを特徴とする請求項１記載の半導体装置。
【請求項３】
比較対象の２つの入力信号を入力する比較回路の２つのトランジスタのバックゲートのそれぞれに並列に接続した、容量素子と抵抗素子の少なくとも一方の値を可変することで、前記入力信号に加わるオフセットを補正することを特徴とするオフセット補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びオフセット補正方法に関する。
【背景技術】
【０００２】
コンパレータ（比較器）のような、差動入力部を有する半導体装置では、トランジスタの製造ばらつきやレイアウトの非対称性などにより入力信号にオフセットが加わり、正しい出力が得られないなど、回路に悪影響を及ぼすことが知られている。
【０００３】
このようなオフセットを補正するため、いくつかの補正技術が知られている。
たとえば、コンパレータの入力信号の信号経路に容量を付加して、電流量を調整することでオフセット分を補正する技術があった。
【０００４】
また、コンパレータの差動入力部のトランジスタのバックゲートに所定の直流電圧を印加して、トランジスタの閾値電圧を定常的に変化させて電流駆動能力を調整することでオフセットを補正する技術もあった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−９５６１号公報
【特許文献２】特開平５−１２９８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来のオフセット補正技術では、コンパレータの比較速度を悪化させたり、消費電力を増加させてしまう問題があった。
たとえば、オフセットを補正するために入力信号の信号経路に容量を接続する技術では、信号経路の負荷容量が増加するため、コンパレータの比較速度に悪影響を及ぼす。また、トランジスタのバックゲートに定常的に直流電圧を印加する場合、直流電圧を生成するための抵抗回路などが必要となり、消費電力が増加してしまう。
【０００７】
上記の点を鑑みて、本発明は、コンパレータの比較速度の悪化や消費電力の増加を抑えてオフセットを補正可能な半導体装置及びオフセット補正方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、以下のような半導体装置が提供される。
この半導体装置は、比較対象の２つの入力信号を入力する２つのトランジスタを有し、前記２つの入力信号の比較結果を出力する比較回路部と、前記２つのトランジスタのバックゲートのそれぞれに並列に接続した容量素子と抵抗素子を有し、前記容量素子と抵抗素子の少なくとも一方の値を可変することで前記入力信号に加わるオフセットを補正するオフセット補正部と、を有する。
【０００９】
また、上記目的を達成するために、以下のようなオフセット補正方法が提供される。
このオフセット補正方法は、比較対象の２つの入力信号を入力する比較回路の２つのトランジスタのバックゲートのそれぞれに並列に接続した、容量素子と抵抗素子の少なくとも一方の値を可変することで、前記入力信号に加わるオフセットを補正する。
【発明の効果】
【００１０】
開示の半導体装置及びオフセット補正方法によれば、コンパレータの比較速度の悪化や消費電力の増加を抑えてオフセットを補正できる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態の半導体装置の構成を示す図である。
【図２】差動入力部の一方のトランジスタのバックゲートの様子を示す図である。
【図３】差動入力部のトランジスタのドレインの電位とバックゲートの電位の変化の一例を示す図である。
【図４】可変容量の一例の構成を示す図である。
【図５】オフセット検出回路の一例の構成を示す図である。
【図６】オフセット検出回路の接続例を示す図である。
【図７】オフセット補正の一例を示すタイミングチャートである。
【図８】オフセット補正後の各部の信号の様子を示すシミュレーションの一例を示す図である。
【図９】オフセット調整機能を有したコンパレータの一例を示す図である。
【図１０】オフセット調整機能を有したコンパレータの他の例を示す図である。
【図１１】第２の実施の形態の半導体装置の構成を示す図である。
【図１２】オフセット補正後の各部の信号の様子を示すシミュレーションの一例を示す図である。
【図１３】バックゲートに可変容量と可変抵抗を接続した場合の一例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の半導体装置及びオフセット補正方法の実施の形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置の構成を示す図である。
【００１３】
半導体装置１０は、たとえば、オフセット補正機能付きのコンパレータであり、比較回路部１１とオフセット補正部１２を有している。
比較回路部１１は、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）ＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４（以下単にトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４と呼ぶ）を有する。また、比較回路部１１は、ｐチャネル型ＭＯＳＦＥＴＰＭ１，ＰＭ２（以下単にトランジスタＰＭ１，ＰＭ２と呼ぶ）と、スイッチΦ１，Φ２，Φ３を有している。
【００１４】
トランジスタＮＭ１，ＮＭ２は、比較対象の差動入力信号ＶＩＰ，ＶＩＭを入力する差動入力部として機能している。トランジスタＮＭ１のゲート端子に差動入力信号ＶＩＰ、トランジスタＮＭ２のゲート端子に差動入力信号ＶＩＭが入力されている。トランジスタＮＭ１，ＮＭ２のソース端子は互いに接続されており、２つのソース端子間のノードＳＳは、スイッチΦ１の一方の端子に接続されている。スイッチΦ１の他方の端子は接地されている。
【００１５】
トランジスタＮＭ１のドレイン端子は、トランジスタＮＭ３のソース端子と接続され、トランジスタＮＭ２のドレイン端子は、トランジスタＮＭ４のソース端子と接続されている。トランジスタＮＭ３のゲート端子は、トランジスタＮＭ４のドレイン端子と接続され、トランジスタＮＭ４のゲート端子は、トランジスタＮＭ３のドレイン端子と接続されている。
【００１６】
トランジスタＮＭ３のドレイン端子は、トランジスタＰＭ１のドレイン端子と接続され、トランジスタＮＭ４のドレイン端子は、トランジスタＰＭ２のドレイン端子と接続されている。トランジスタＰＭ１のゲート端子は、トランジスタＰＭ２のドレイン端子と接続、トランジスタＰＭ２のゲート端子は、トランジスタＰＭ１のドレイン端子と接続されている。トランジスタＰＭ１，ＰＭ２のソース端子は、電源線ＡＶＤに接続されている。
【００１７】
また、トランジスタＮＭ１のドレイン端子と、トランジスタＮＭ３のソース端子間のノードＤＭには、スイッチΦ２の一方の端子が接続され、スイッチΦ２の他方の端子は、電源線ＡＶＤに接続されている。トランジスタＮＭ２のドレイン端子と、トランジスタＮＭ４のソース端子間のノードＤＰには、スイッチΦ３の一方の端子が接続され、スイッチΦ３の他方の端子は、電源線ＡＶＤに接続されている。
【００１８】
比較回路部１１の差動出力信号ＯＰは、トランジスタＮＭ４のドレイン端子と、トランジスタＰＭ２のドレイン端子間のノードＮ１から取り出される。また、差動出力信号ＯＭは、トランジスタＮＭ３のドレイン端子と、トランジスタＰＭ１のドレイン端子間のノードＮ２から取り出される。
【００１９】
スイッチΦ１〜Φ３は、たとえば、ｎチャネル型ＭＯＳＦＥＴまたはｐチャネル型ＭＯＳＦＥＴを用いて実現される。
オフセット補正部１２は、可変容量Ｃ１，Ｃ２と、抵抗Ｒ１，Ｒ２を有する。
【００２０】
可変容量Ｃ１と抵抗Ｒ１による並列回路の一端は、差動入力信号ＶＩＰが入力されるトランジスタＮＭ１のバックゲートＢＧ１に接続され、他端は接地されている。可変容量Ｃ２と抵抗Ｒ２による並列回路の一端は、差動入力信号ＶＩＭが入力されるトランジスタＮＭ２のバックゲートＢＧ２に接続され、他端は接地されている。
【００２１】
以下、第１の実施の形態の半導体装置１０の動作を説明する。
比較動作を行う際、図示しない制御信号により、スイッチΦ１はオン、スイッチΦ２，Φ３はオフされる。このとき、差動入力信号ＶＩＰが差動入力信号ＶＩＭよりも大きい場合には、差動出力信号ＯＰがＨ（High）レベルとなり、差動出力信号ＯＭがＬ（Low）レベルとなる。また逆に、差動入力信号ＶＩＰが差動入力信号ＶＩＭよりも小さい場合には、差動出力信号ＯＰがＬレベルとなり、差動出力信号ＯＭがＨレベルとなる。
【００２２】
比較動作の際、本実施の形態の半導体装置１０では、オフセット補正部１２が、トランジスタＮＭ１，ＮＭ２のバックゲートＢＧ１，ＢＧ２の電位を変化させることで、トランジスタＮＭ１，ＮＭ２の閾値電圧を調整する。これにより、オフセット補正部１２は、トランジスタＮＭ１，ＮＭ２のドレイン−ソース間の電流量を変化させ、差動入力信号ＶＩＰ，ＶＩＭに加わるオフセット成分を補正する。
【００２３】
以下、オフセット補正部１２によりトランジスタＮＭ１，ＮＭ２の閾値電圧が調整される仕組みを説明する。
図２は、差動入力部の一方のトランジスタのバックゲートの様子を示す図である。
【００２４】
トランジスタＮＭ１のバックゲートＢＧ１には、ドレインとの間に図２に示すような寄生容量Ｃｐが存在する。ソースについても同様の寄生容量が存在するが図示を省略している。ドレインまたはソースの電位が変動しないときには、バックゲートＢＧ１の電位は接地電位となる。
【００２５】
比較動作を行う場合、スイッチΦ１は高速でオンまたはオフし、ドレインまたはソースの電位は高速にＨレベルまたはＬレベルに遷移する。
図３は、差動入力部のトランジスタのドレインの電位とバックゲートの電位の変化の一例を示す図である。
【００２６】
上側がドレインの電位、下側がバックゲートの電位の変化の様子を示しており、横軸は時間、縦軸は電圧である。
図３に示すようにドレインの電位が遷移する部分、すなわち、ドレインの電位の立ち下がり、または立ち上がり部分で、寄生容量Ｃｐを介して電流が流れ、バックゲートＢＧ１の電位が変動する。
【００２７】
ここで、寄生容量Ｃｐの容量値をＣｐとしたとき、寄生容量ＣｐのインピーダンスＺCpは、ＺCp＝１／（２πｆ・Ｃｐ）となる。また、可変容量Ｃ１の容量値をＣ１としたとき、可変容量Ｃ１のインピーダンスＺC1は、ＺC1＝１／（２πｆ・Ｃ１）となる。したがって、抵抗Ｒ１の抵抗値をＲとしたとき、可変容量Ｃ１と抵抗Ｒ１の並列インピーダンスＺRCは、以下の式のようになる。
【００２８】
【数１】
2011151452.tif 000003
【００２９】
バックゲートＢＧ１の電位の振幅ＢＧは、ドレイン電位の振幅をＤとすると以下の式であらわされる。
【００３０】
【数２】
2011151452.tif 000004
【００３１】
また、トランジスタＮＭ１の閾値電圧ＶTHは、以下の式であらわされる。
【００３２】
【数３】
2011151452.tif 000005
【００３３】
ここで、ＶSBはソース−バックゲート間の電圧であり、ΦFはトランジスタＮＭ１の固有値（フェルミポテンシャル）、γは基板バイアス係数（たとえば、０．３〜０．４程度の値）、ＶTH0はＶSB＝０のときの閾値電圧である。
【００３４】
式（２）、式（３）から、バックゲートＢＧ１の電位を変化させることで、ソース−バックゲート間電圧ＶSBが変化し、トランジスタＮＭ１の閾値電圧ＶTHを可変できることがわかる。閾値電圧ＶTHの調整量は、可変容量Ｃ１の容量値Ｃ１を調整することで制御できる。
【００３５】
たとえば、ドレイン電位がＨレベルからＬレベルに遷移する場合、図３で示したようにバックゲートＢＧ１の電位は、一時的にマイナス側に変化する。そのため、式（３）のソース−バックゲート間電圧ＶSBはマイナスである。このとき、可変容量Ｃ１を大きくすると、インピーダンスＺC1は小さくなるので、式（１），（２）より、バックゲートＢＧ１の電位の振幅ＢＧは小さくなる。これにより、式（３）の２ΦF＋ＶSBが大きくなるので、トランジスタＮＭ１の閾値電圧ＶTHも大きくなる。その結果、トランジスタＮＭ１のソース−ドレイン間の電流量が減少する。
【００３６】
逆に可変容量Ｃ１を小さくすると、式（１）〜（３）より、トランジスタＮＭ１の閾値電圧ＶTHが小さくなり、トランジスタＮＭ１のソース−ドレイン間の電流量が増加する。
トランジスタＮＭ２についても同様に閾値電圧を制御できる。
【００３７】
以下、図１の半導体装置１０によるオフセット補正方法の詳細を説明する。
図４は、可変容量の一例の構成を示す図である。
図１で示した可変容量Ｃ１，Ｃ２は、たとえば、図４のように、複数の容量Ｃ１１，Ｃ１２，Ｃ１３…，Ｃ１ｎと、スイッチＳＷ１，ＳＷ２，ＳＷ３，…，ＳＷｎを有する。容量Ｃ１１〜Ｃ１ｎは、たとえば、ＭＩＭ（Metal Insulator Metal）容量やＭＯＳＦＥＴのゲート−ドレイン間容量などの微小な容量である。容量Ｃ１１〜Ｃ１ｎは、たとえば、数個から数十個、並列に接続されており、各容量と直列に接続されたスイッチＳＷ１〜ＳＷｎにより選択される。
【００３８】
スイッチＳＷ１〜ＳＷｎは、以下に示すようなオフセット検出回路により、オンまたはオフされる。
図５は、オフセット検出回路の一例の構成を示す図である。
【００３９】
オフセット検出回路３０は、ＡＮＤ回路３１、パルスカウンタ３２、デコーダ３３を有する。
ＡＮＤ回路３１は、たとえば、図示しない試験装置（以下テスタと呼ぶ）から、クロック信号ＣＬＫ、補正信号を入力するとともに、比較回路部１１から差動出力信号ＯＰまたは差動出力信号ＯＭを入力し、それらの論理和を出力する。
【００４０】
パルスカウンタ３２は、ＡＮＤ回路３１の出力結果をカウントする。パルスカウンタ３２は、Ｄ−フリップフロップ回路などのラッチ回路を用いて実現される。
デコーダ３３は、パルスカウンタ３２のカウント値をもとに、可変容量Ｃ１，Ｃ２における、図４で示したようなスイッチＳＷ１〜ＳＷｎをオンまたはオフする。
【００４１】
図６は、オフセット検出回路の接続例を示す図である。
ここでは、差動出力信号ＯＰを入力するオフセット検出回路３０ａと、差動出力信号ＯＭを入力するオフセット検出回路３０ｂを比較回路部１１に接続した例を示している。また、図６では、オフセット検出回路３０ａ，３０ｂに、図５で示したようなクロック信号ＣＬＫ及び補正信号を入力するためのテスタ４０を示している。
【００４２】
オフセット検出回路３０ａ，３０ｂは、半導体装置１０内に内蔵してもよいし、オフセット補正時に、半導体装置１０に接続して用いるようにしてもよい。
図７は、オフセット補正の一例を示すタイミングチャートである。
【００４３】
上からクロック信号ＣＬＫ、差動入力信号ＶＩＰ，ＶＩＭ、補正信号、差動出力信号ＯＰ，ＯＭ、パルスカウンタ３２のカウント値を示している。
オフセット検出回路３０ａ，３０ｂのパルスカウンタ３２のカウント値の初期値は０である。このときデコーダ３３は、図４で示したようなスイッチＳＷ１〜ＳＷｎを全てオフさせており、可変容量Ｃ１，Ｃ２の容量値を０としている。
【００４４】
図７に示す例では、差動入力信号ＶＩＰ，ＶＩＭが等しいにも係わらず、差動出力信号ＯＰがＨレベル、差動出力信号ＯＭがＬレベルとなっている。この場合、ノードＤＭを通る差動入力信号ＶＩＰ側の信号経路に、ノードＤＰを通る差動入力信号ＶＩＭ側の信号経路よりも大きな電流を流すようなオフセットが付加されていることが考えられる。そのため、たとえば、テスタ４０は、オフセット検出回路３０ａ側にＨレベルの補正信号を送出する（時刻ｔ１）。
【００４５】
オフセット検出回路３０ａのＡＮＤ回路３１は、入力される補正信号がＨレベルとなり、クロック信号ＣＬＫが立ち上がると（時刻ｔ２）、差動出力信号ＯＰがＨレベルであるので、“１”を出力する。これによりパルスカウンタ３２はカウントアップし、カウント値は“１”となる。そして、デコーダ３３は、可変容量Ｃ１のスイッチＳＷ１をオンし、容量Ｃ１１を選択する。トランジスタＮＭ１のバックゲートＢＧ１側の容量の増加により、式（１）〜（３）から、トランジスタＮＭ１の閾値電圧ＶTHは大きくなり、オン電流が減少する。
【００４６】
ただし、図７に示す例の場合、容量Ｃ１１をバックゲートＢＧ１側に追加しても、まだ差動出力信号ＯＰがＨレベルのままである。このとき、オフセット検出回路３０ａのパルスカウンタ３２は、次のクロック信号ＣＬＫの立ち上がりに同期して、カウントアップし（時刻ｔ３）、カウント値を“２”とする。これにより、デコーダ３３は可変容量Ｃ１のスイッチＳＷ２を更にオンし、容量Ｃ１２を追加する。オフセット検出回路３０ａは、差動出力信号ＯＰの出力レベルが反転するまで同様の処理を繰り返す。
【００４７】
図７に示す例の場合、時刻ｔ４でカウント値が“３”となり、バックゲートＢＧ１に更に容量Ｃ１３が追加された後、差動出力信号ＯＰと差動出力信号ＯＭの出力レベルが反転している（時刻ｔ５）。これにより、テスタ４０は差動入力信号ＶＩＰと差動入力信号ＶＩＭに付加されたオフセットが補正されたと判定して、補正信号をＬレベルにしてオフセットの補正を終了する（時刻ｔ６）。
【００４８】
図７の例では、時刻ｔ５以降では、差動出力信号ＯＭがＨレベルとなっているが、微小な容量Ｃ１１〜Ｃ１ｎを用いているため、差動入力信号ＶＩＰ，ＶＩＭに付加されているオフセットの差は小さい。そのため、高い精度で比較動作を行えるようになる。
【００４９】
上記では、差動入力信号ＶＩＰ，ＶＩＭが等しいにも係わらず、差動出力信号ＯＰがＨレベル、差動出力信号ＯＭがＬレベルとなっている場合のオフセット補正方法について説明したが、逆の場合にも同様にオフセットを補正可能である。すなわち、差動入力信号ＶＩＰ，ＶＩＭが等しいにも係わらず、差動出力信号ＯＰがＬレベル、差動出力信号ＯＭがＨレベルとなっている場合、オフセット検出回路３０ｂを用いることで、同様のオフセットの補正が可能である。
【００５０】
図８は、オフセット補正後の各部の信号の様子を示すシミュレーションの一例を示す図である。
上から、スイッチΦ１に加える信号、ノードＤＰ，ＤＭの電位、差動出力信号ＯＰ，ＯＭ、バックゲートＢＧ１，ＢＧ２の電位を示している。縦軸は電圧［Ｖ］、横軸は時間［ｓｅｃ］である。
【００５１】
なお、電源線ＡＶＤに印加される電源電圧は１．２Ｖ、スイッチΦ１に加える信号の周波数は１ＧＨｚ、抵抗Ｒ１，Ｒ２の抵抗値は１０ｋΩとしている。また、差動入力信号ＶＩＰ，ＶＩＭは図示していないが同電圧としている。
【００５２】
また、図８では、可変容量Ｃ２の容量値を８ｆＦとして、可変容量Ｃ１の容量値４ｆＦよりも大きくして、差動入力信号ＶＩＭ側の信号経路の電流量を減少させたオフセット補正の例を示している。
【００５３】
スイッチΦ１に入力される信号の電圧レベルがＨレベルになると（時刻ｔ１０）、スイッチΦ１はオンし、比較回路部１１は、リセット状態から比較動作の実行状態に遷移する。このとき、トランジスタＮＭ１，ＮＭ２が差動入力信号ＶＩＰ，ＶＩＭにより、共にオンしている場合、図８のようにノードＤＰ，ＤＭの電位は急激に立ち下がる。これにより、トランジスタＮＭ１，ＮＭ２のバックゲートＢＧ１，ＢＧ２の電位も一時的に立ち下がるが、可変容量Ｃ１，Ｃ２の容量の違いにより、振幅に差が生じている。図８で示す例の場合、バックゲートＢＧ２の電位変化の振幅がバックゲートＢＧ１の電位変化の振幅よりも小さくなっている。このタイミング（時刻ｔ１１）が比較の判定ポイントであり、オフセットを抑制した比較が行われる。
【００５４】
本実施の形態の半導体装置１０では、このようなトランジスタＮＭ１，ＮＭ２のソースまたはドレイン電位が変化するタイミングでオフセット補正が行われるので、定常的にバックゲートに電圧印加する場合よりも消費電力が抑制できる。
【００５５】
なお、図８の例では、差動入力信号ＶＩＰ，ＶＩＭは同電圧であるが、オフセットを補正した結果、比較の判定ポイントでは、差動入力信号ＶＩＰ側の信号経路に差動入力信号ＶＩＭ側の信号経路よりも、わずかに多くの電流が流れるようになる。そのため、差動出力信号ＯＰがＨレベル、差動出力信号ＯＭがＬレベルに遷移している。
【００５６】
スイッチΦ１に入力される信号の電圧レベルがＬレベルになると（時刻ｔ１２）、図１で示したようなスイッチΦ１はオフ、スイッチΦ２，Φ３はオンされ、比較回路部１１はリセットされる。その後は、同様の動作が繰り返される。
【００５７】
以下に本実施の形態の半導体装置１０の効果を、比較例を用いて説明する。
（比較例１）
図９は、オフセット調整機能を有したコンパレータの一例を示す図である。
【００５８】
図１の半導体装置１０と同一の構成要素については同一の符号を付している。
図９で示すコンパレータ５０では、ノードＤＭに複数の容量Ｃ２１，Ｃ２２，…，Ｃ２ｎを並列に接続し、ノードＤＰにも複数の容量Ｃ３１，Ｃ３２，…，Ｃ３ｍを並列に接続している。図９のコンパレータ５０は、差動入力信号ＶＩＰ側の信号経路と、差動入力信号ＶＩＭ側の信号経路に容量Ｃ２１〜Ｃ２ｎ，Ｃ３１〜Ｃ３ｍを付加し、オフセット分の電荷を調整することで、オフセットを補正するものである。
【００５９】
このような、コンパレータ５０では、信号経路の負荷容量が増加するため比較速度が遅くなる。これに対して、本実施の形態の半導体装置１０では、信号経路にオフセット調整用の容量を付加するものではないため、比較速度の悪化を招かない。
【００６０】
（比較例２）
図１０は、オフセット調整機能を有したコンパレータの他の例を示す図である。
図１の半導体装置１０と同一の構成要素については同一の符号を付している。
【００６１】
図１０で示すコンパレータ６０では、差動入力部のトランジスタＮＭ１，ＮＭ２のバックゲートＢＧ１，ＢＧ２にオフセットに応じた直流電圧Ｖ１，Ｖ２を印加している。この直流電圧Ｖ１，Ｖ２により、トランジスタＮＭ１，ＮＭ２の閾値電圧が調整され、電流駆動能力が調整される。
【００６２】
このようなコンパレータ６０では、バックゲートＢＧ１，ＢＧ２に印加する直流電圧を生成するために抵抗ラダーなどを必要とし、消費電力が増加する。これに対して、本実施の形態の半導体装置１０では、直流電圧を印加させるためのバイアス回路などを設けなくとも、図８で示したように、比較動作を行う際に、バックゲートＢＧ１，ＢＧ２の電圧を変化させることができる。そのため、消費電力の増加を招かない。
【００６３】
以上のように、本実施の形態の半導体装置１０によれば、差動入力信号ＶＩＰ，ＶＩＭに付加されるオフセットを補正できるとともに、低消費電力かつ高速動作を両立させることができる。
【００６４】
（第２の実施の形態）
図１１は、第２の実施の形態の半導体装置の構成を示す図である。
第２の実施の形態の半導体装置７０は、第１の実施の形態の半導体装置１０と同様に、比較回路部７１とオフセット補正部７２を有している。
【００６５】
比較回路部７１は、トランジスタＮＭ５，ＮＭ６，ＰＭ３，ＰＭ４，ＰＭ５，ＰＭ６と、スイッチΦ４，Φ５，Φ６を有している。差動入力部としてｎチャネル型のトランジスタＮＭ１，ＮＭ２ではなく、ｐチャネル型のトランジスタＰＭ３，ＰＭ４を用いている点が、第１の実施の形態の半導体装置１０と異なっている。
【００６６】
トランジスタＰＭ３のゲート端子には差動入力信号ＶＩＰ、トランジスタＰＭ４のゲート端子には差動入力信号ＶＩＭが入力されている。トランジスタＰＭ３，ＰＭ４のソース端子は互いに接続されており、２つのソース端子間のノードＳＳは、スイッチΦ４の一方の端子に接続されている。スイッチΦ４の他方の端子は電源線ＡＶＤに接続されている。
【００６７】
トランジスタＰＭ３のドレイン端子は、トランジスタＰＭ５のソース端子と接続され、トランジスタＰＭ４のドレイン端子は、トランジスタＰＭ６のソース端子と接続されている。トランジスタＰＭ５のゲート端子は、トランジスタＰＭ６のドレイン端子と接続され、トランジスタＰＭ６のゲート端子は、トランジスタＰＭ５のドレイン端子と接続されている。
【００６８】
トランジスタＰＭ５のドレイン端子は、トランジスタＮＭ５のドレイン端子と接続され、トランジスタＰＭ６のドレイン端子は、トランジスタＮＭ６のドレイン端子と接続されている。トランジスタＮＭ５のゲート端子は、トランジスタＮＭ６のドレイン端子と接続され、トランジスタＮＭ６のゲート端子は、トランジスタＮＭ５のドレイン端子と接続されている。トランジスタＮＭ５，ＮＭ６のソース端子は接地されている。
【００６９】
また、トランジスタＰＭ３のドレイン端子と、トランジスタＰＭ５のソース端子間のノードＤＭには、スイッチΦ５の一方の端子が接続され、スイッチΦ５の他方の端子は接地されている。トランジスタＰＭ４のドレイン端子と、トランジスタＰＭ６のソース端子間のノードＤＰには、スイッチΦ６の一方の端子が接続され、スイッチΦ６の他方の端子は接地されている。
【００７０】
比較回路部７１の差動出力信号ＯＰは、トランジスタＰＭ６のドレイン端子と、トランジスタＮＭ６のドレイン端子間のノードＮ１から取り出される。また、差動出力信号ＯＭは、トランジスタＰＭ３のドレイン端子と、トランジスタＮＭ５のドレイン端子間のノードＮ２から取り出される。
【００７１】
オフセット補正部７２は、可変容量Ｃ３，Ｃ４と、抵抗Ｒ３，Ｒ４を有する。
可変容量Ｃ３と抵抗Ｒ４による並列回路の一端は、差動入力信号ＶＩＰが入力されるトランジスタＰＭ３のバックゲートＢＧ３に接続され、他端は電源線ＡＶＤと接続されている。可変容量Ｃ４と抵抗Ｒ４による並列回路の一端は、差動入力信号ＶＩＭが入力されるトランジスタＰＭ４のバックゲートＢＧ４に接続され、他端は電源線ＡＶＤと接続されている。
【００７２】
以下、第２の実施の形態の半導体装置７０の動作を説明する。
比較動作を行う際、図示しない制御信号により、スイッチΦ４はオン、スイッチΦ５，Φ６はオフされる。このとき、差動入力信号ＶＩＰが差動入力信号ＶＩＭよりも大きい場合には、差動出力信号ＯＰがＬレベルとなり、差動出力信号ＯＭがＨレベルとなる。また逆に、差動入力信号ＶＩＰが差動入力信号ＶＩＭよりも小さい場合には、差動出力信号ＯＰがＨレベルとなり、差動出力信号ＯＭがＬレベルとなる。
【００７３】
比較動作の際、オフセット補正部７２が、トランジスタＰＭ３，ＰＭ４のバックゲートＢＧ３，ＢＧ４の電位を変化させて、トランジスタＰＭ３，ＰＭ４の閾値電圧を調整する。これにより、オフセット補正部７２は、トランジスタＰＭ３，ＰＭ４のソース−ドレイン間の電流量を変化させ、差動入力信号ＶＩＰ，ＶＩＭに加わるオフセット成分を補正する。
【００７４】
オフセットを補正する方法は、前述した第１の実施の形態の半導体装置１０と同様であり、たとえば、図５に示したオフセット検出回路３０を用いて、検出されたオフセットに応じて、可変容量Ｃ３，Ｃ４の容量値を変化させる。
【００７５】
図１２は、オフセット補正後の各部の信号の様子を示すシミュレーションの一例を示す図である。
上から、スイッチΦ４に加える信号、ノードＤＰ，ＤＭの電圧、差動出力信号ＯＰ，ＯＭ、バックゲートＢＧ３，ＢＧ４の電圧を示している。縦軸は電圧、横軸は時間である。
【００７６】
なお、差動入力信号ＶＩＰ，ＶＩＭは図示していないが同電圧としている。
スイッチΦ４に入力される信号の電圧レベルがＨレベルになると（時刻ｔ２０）、スイッチΦ４はオンし、スイッチΦ５，Φ６はオフして比較動作が開始される。このとき、図１１のトランジスタＰＭ３，ＰＭ４が差動入力信号ＶＩＰ，ＶＩＭにより、共にオンしている場合、図１２のようにノードＤＰ，ＤＭの電位はＨレベルに急激に立ち上がる。
【００７７】
これにより、トランジスタＰＭ３，ＰＭ４のバックゲートＢＧ３，ＢＧ４の電位も一時的に立ち上がるが、可変容量Ｃ３，Ｃ４の容量の違いにより、振幅に差が生じている。図１２で示す例の場合、バックゲートＢＧ３の電位変化の振幅がバックゲートＢＧ４の電位変化の振幅よりも大きくなっている。このタイミング（時刻ｔ２１）が比較の判定ポイントであり、オフセットを補正した状態で比較動作が行われる。図１２の例では、差動入力信号ＶＩＰ，ＶＩＭは同電圧であるが、オフセットを補正した結果、比較の判定ポイントでは、ノードＤＭ側の電流量が抑制され、ノードＤＰ側にわずかに多くの電流が流れる。これにより、差動出力信号ＯＰがＬレベル、差動出力信号ＯＭがＨレベルに遷移している。
【００７８】
スイッチΦ４に入力される信号の電圧レベルがＬレベルになると（時刻ｔ２２）、図１で示したようなスイッチΦ１はオフ、スイッチΦ２，Φ３はオンされ、比較回路部７１はリセットされる。その後は、同様の動作が繰り返される。
【００７９】
このような第２の実施の形態の半導体装置７０においても第１の実施の形態の半導体装置１０と同様に、差動入力信号ＶＩＰ，ＶＩＭに付加されるオフセットを補正できるとともに、低消費電力かつ高速動作を両立させることができる。
【００８０】
以上説明してきた、半導体装置１０，７０は、Ａ／Ｄ（アナログ／デジタル）変換器、Ｄ／Ａ変換器など様々な装置に適用可能である。半導体装置１０，７０によれば、前述のように、オフセットの補正と低消費電力及び高速動作を実現できるので、Ａ／Ｄ変換器などの装置を高精度に動作させることができ、消費電力の抑制や動作速度の高速化にも寄与できる。
【００８１】
なお、上記の説明では、可変容量を用いて差動入力部のトランジスタのバックゲートの電圧を変化させる場合について説明したが、抵抗を可変抵抗としてもよいし、どちらか一方の値を変化させるようにしてもよい。
【００８２】
図１３は、バックゲートに可変容量と可変抵抗を接続した場合の一例を示す図である。
図１３では、図１のトランジスタＮＭ１のバックゲートＢＧ１に、可変容量Ｃ１と可変抵抗Ｒ５による並列回路を接続した例を示している。
【００８３】
このような可変抵抗Ｒ５の抵抗値を可変することでも、式（１）〜（３）からトランジスタＮＭ１の閾値電圧を調整することができ、オフセットの補正を行うことができる。
以上、実施の形態に基づき、本発明の半導体装置及びオフセット補正方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【符号の説明】
【００８４】
１０  半導体装置
１１  比較回路部
１２  オフセット補正部
ＡＶＤ  電源線
ＢＧ１，ＢＧ２  バックゲート
Ｃ１，Ｃ２  可変容量
ＤＭ，ＤＰ，Ｎ１，Ｎ２，ＳＳ  ノード
ＮＭ１〜ＮＭ４，ＰＭ１〜ＰＭ２  トランジスタ
ＯＰ，ＯＭ  差動出力信号
Ｒ１，Ｒ２  抵抗
ＶＩＰ，ＶＩＭ  差動入力信号
Φ１〜Φ３  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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