(57)【要約】      （修正有）【課題】単一の半導体メモリチップを互いに異なるピン配列を備えたパッケージに実装する場合に、半導体メモリチップのパッド数の増加を防止する。【解決手段】製品指定情報が、ボンディンク回路、ヒューズ回路等の製品指定情報回路２２８から与えられる。デコーダ回路２２４は、この製品指定情報をデコードして、該デコード結果に応じて複数の信号回路２２０の１つを選択的にチップ・パッド２１０に接続する。【選択図】図１０
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【特許請求の範囲】
【請求項１】
所定数のチップパッドからなるパッド配列を備え、×８品、×１６品および×３２品のいずれか一つで動作可能な半導体メモリチップと、複数のピンからなるピン配列とを備えたパッケージとを有し、前記チップパッド配列は、少なくとも２列に配列されると共に、前記半導体メモリチップは、所定のチップパッドに接続するピンの信号に応じて、前記所定のチップパッドに接続させる信号回路を、切り替える切り替え回路を備え、前記切り替え回路により、前記パッケージが×８品の場合、前記所定のチップパッドはリードデータストローブ信号用の信号回路に接続され、前記パッケージが×１６品の場合、前記所定のチップパッドはデータ信号用の信号回路に接続されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記切り替え回路により、前記パッケージが×３２品の場合、前記所定のチップパッドはデータストローブ信号用の信号回路に接続されることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、前記半導体メモリチップは、ＤＤＲ２  ＳＤＲＡＭチップであることを特徴とする半導体装置。
【請求項４】
所定数のチップパッドと、前記チップパッドのうち、特定のチップパッドの信号を切り替える切り替え回路を備え、×８品、×１６品および×３２品のいずれか一つのＤＤＲ２  ＳＤＲＡＭチップとして動作可能であることを特徴とする半導体メモリチップ。
【請求項５】
請求項４に記載の半導体メモリチップにおいて、前記切り替え回路により、前記パッケージが×８品の場合、前記所定のチップパッドはリードデータストローブ信号用の信号回路に接続され、前記パッケージが×１６品の場合、前記所定のチップパッドはデータ信号用の信号回路に接続されることを特徴とする半導体メモリチップ。
【請求項６】
請求項５に記載の半導体メモリチップにおいて、前記切り替え回路により、前記パッケージが×３２品の場合、前記所定のチップパッドはデータストローブ信号用の信号回路に接続されることを特徴とする半導体メモリチップ。
【請求項７】
所定数のチップパッドからなるパッド配列を備え、×８品、×１６品および×３２品のいずれか一つとして動作可能な半導体メモリチップと、複数のピンからなるピン配列とを備えたパッケージとを用意し、前記パッケージが×８品の場合、所定のチップパッドはリードデータストローブ信号用の信号回路に接続され、前記パッケージが×１６品の場合、前記所定のチップパッドはデータ信号用の信号回路に接続され、前記パッケージが×３２品の場合、前記所定のチップパッドはデータストローブ信号用の信号回路に接続されることにより、×８品、×１６品および×３２品のＤＤＲ２ ＳＤＲＡＭを個別に製造することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体チップのパッケージ技術に関する。
【背景技術】
【０００２】
現在、半導体装置は、高容量化および高速化が進んでいるだけでなく、パッケージのサイズも同時に縮小化されている。ＤＲＡＭ（Ｄｉｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、高機能なメモリとして、携帯電話、サーバ、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）等、様々な用途に使用されているため、少品種、且つ、大量生産が求められている。したがって、１つのチップで、４、８、１６、３２ビット等、異なるデータ幅で動作可能なＤＲＡＭチップが開発されている。このようなＤＲＡＭチップは、４ビット構成品、８ビット構成品、１６ビット構成品、３２ビット構成品（以下、×４品、×８品、１６品、×３２品と記載）のいずれか一つとして使用可能である。また、一般製品は、ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）と呼ばれる組織により標準化されている。この規格では、ＤＲＡＭチップおよびデータ幅に応じて、パッケージのピン配置、ピンの信号の割り当て等が定められている。
【０００３】
引用文献１では、×１６品として動作させる際に、ＤＱ系上位ビット側パッドとして用いられる複数のパッド（パッケージパッド）が配列形成されるパッケージのＤＱ系上位ビット側パッド領域に、ＤＱ系上位ビット側パッド以外の
追加のパッドを形成させた半導体装置が開示されている。該追加のパッドは、×４品又は×８品として動作させる際に使用される。すなわち、パッドを追加することにより、×４品、×８品および×１６品のいずれのビット構成品としても動作可能な半導体装置を得ている。また、引用文献１に示された半導体装置は、ＤＤＲ３ ＳＤＲＡＭチップとして使用されることが前提となっており、ＤＤＲ２ ＳＤＲＡＭチップについては何ら記載されていない。パッケージのピン配置およびピンの信号の割り当ては、ＤＤＲ２ ＳＤＲＡＭチップとＤＤＲ３ ＳＤＲＡＭチップでは全く異なるため、ＤＤＲ２  ＳＤＲＡＭチップでは、ＤＤＲ３  ＳＤＲＡＭチップとは異なる配慮が必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−９５９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のように、半導体メモリチップおよびデータ幅の種類により、パッケージのピン配置およびピンの信号の割り当てが異なる。また、異なるビット構成品を同一のチップで構成するには、専用のチップパッドが必要となるため、チップサイズが増大する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、所定数のチップパッドからなるパッド配列を備え、×８品、×１６品および×３２品のいずれか一つで動作可能な半導体メモリチップと、複数のピンからなるピン配列とを備えたパッケージとを有し、前記チップパッド配列は、少なくとも２列に配列されると共に、前記半導体メモリチップは、所定のチップパッドに接続するピンの信号に応じて、前記所定のチップパッドに接続させる信号回路を、切り替える切り替え回路を備え、前記切り替え回路により、前記パッケージが×８品の場合、前記所定のチップパッドはリードデータストローブ信号用の信号回路に接続され、前記パッケージが×１６品の場合、前記所定のチップパッドはデータ信号用の信号回路に接続されることを特徴とする半導体装置が得られる。
【０００７】
本発明の別の態様によれば、所定数のチップパッドと、前記チップパッドのうち、特定のチップパッドの信号を切り替える切り替え回路を備え、×８品、×１６品および×３２品のいずれか一つのＤＤＲ２  ＳＤＲＡＭチップとして動作可能であることを特徴とする半導体メモリチップが得られる。
【０００８】
本発明のさらに別の態様によれば、所定数のチップパッドからなるパッド配列を備え、×８品、×１６品および×３２品のいずれか一つとして動作可能な半導体メモリチップと、複数のピンからなるピン配列とを備えたパッケージとを用意し、前記パッケージが×８品の場合、所定のチップパッドはリードデータストローブ信号用の信号回路に接続され、前記パッケージが×１６品の場合、前記所定のチップパッドはデータ信号用の信号回路に接続され、前記パッケージが×３２品の場合、前記所定のチップパッドはデータストローブ信号用の信号回路に接続されることにより、×８品、×１６品および×３２品のＤＤＲ２ ＳＤＲＡＭを個別に製造することを特徴とする半導体装置の製造方法が得られる。
【発明の効果】
【０００９】
本発明によると、×８品、×１６品および×３２品のいずれか一つで動作可能な半導体メモリチップは、半導体メモリチップのビット構成品に応じて、チップパッドに接続させる信号回路を切り替える。これにより、専用のチップパッドが不要となり、チップサイズの増大を防止することができる。
【図面の簡単な説明】
【００１０】
【図１】ＪＥＤＥＣにより標準化されたＤＤＲ２ ＳＤＲＡＭチップにおける×８品のパッケージのピン配置図である。
【図２】ＪＥＤＥＣにより標準化されたＤＤＲ２ ＳＤＲＡＭチップにおける×１６品のパッケージのピン配置図である。
【図３】ＪＥＤＥＣにより標準化されたＤＤＲ２ ＳＤＲＡＭチップにおける×３２品のパッケージのピン配置図である。
【図４】本発明に係るＤＤＲ２ ＳＤＲＡＭチップにおけるチップパッドの配置図である。
【図５】本発明に係るＤＤＲ２ ＳＤＲＡＭチップにおける×８品、×１６品および×３２品のチップパッドへの信号の割り当てを示す図である。
【図６】本発明に係るＤＤＲ２ ＳＤＲＡＭチップにおける×８品のピンとチップパッド間の配線図である。
【図７】本発明に係るＤＤＲ２ ＳＤＲＡＭチップにおける×１６品のピンとチップパッド間の配線図である。
【図８】本発明に係るＤＤＲ２ ＳＤＲＡＭチップにおける×３２品のピンとチップパッド間の配線図である。
【図９】本発明に係るＤＤＲ２ ＳＤＲＡＭチップのデータ幅に応じて、チップパッドに接続させる信号回路を、切り替える切り替え回路の第１の実施例を示す図である。
【図１０】ＤＤＲ２ ＳＤＲＡＭチップのデータ幅に応じて、チップパッドに接続させる信号回路を、切り替える切り替え回路の第２の実施例を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１２】
本発明の実施の形態に係る半導体装置は、×８品、×１６品および×３２品のいずれか一つで動作可能な半導体メモリチップと複数のピン１１０からなるピン配列とを備えたパッケージ１００を有する。ここで、半導体メモリチップは、ＤＤＲ２ ＳＤＲＡＭチップ２００であるとする。
【００１３】
理解を容易にするために、先ず、ＤＤＲ２ ＳＤＲＡＭチップ２００のパッケージ１００について説明する。
【００１４】
図１〜図３に、ＪＥＤＥＣにより標準化されたＤＤＲ２ ＳＤＲＡＭチップ２００における×８品、×１６品および×３２品のパッケージ１００のピン配置が示されている。パッケージ１００のピン１１０の配置および信号は、ＪＥＤＥＣにより定められている。尚、図１〜図３に示されたピン１１０は、ピン１１０に付された信号を送受する。ここで、各ピン１１０で送受される信号について説明すると、Ａが冒頭に付された信号はアドレス信号群、ＢＡが冒頭に付された信号はバンクアドレス信号群、ＤＱが冒頭に付された信号はデータ信号群、ＲＡＳＢはロウアドレスストローブ信号、ＣＡＳＢはカラムアドレスストローブ信号、ＤＱＳ、ＵＤＱＳおよびＬＤＱＳはデータストローブ信号群、ＤＱＳＢ、ＵＤＱＳＢおよびＬＤＱＳＢは反転データストローブ信号群、ＲＤＱＳはリードデータストローブ信号、ＲＤＱＳＢは反転リードデータストローブ信号である。また、ＣＳはチップセレクト信号、ＣＳＢは反転チップセレクト信号、ＣＫＥはクロックイネーブル信号、ＣＫはクロック信号、ＣＫＢは反転クロック信号、ＶＤＤは内部回路の電源信号、ＶＳＳは内部回路のグランド信号、ＶＤＤＱはデータ回路の電源信号、ＶＳＳＱはデータ回路のグランド信号、ＶＤＤＬはＤＤＬ回路の電源信号、ＶＳＳＬはＤＤＬ回路のグランド信号、ＶＲＥＦは参照電圧信号、ＤＭが付された信号はデータマスク信号群である。ＷＥＢはライトイネーブル信号、ＯＤＴはオンダイターミネーション信号である。
【００１５】
即ち、アドレス信号群、バンクアドレス信号群、データ信号群、ロウアドレスストローブ信号、カラムアドレスストローブ信号、データストローブ信号群、ＤＱＳＢ、反転データストローブ信号群、リードデータストローブ信号、反転リードデータストローブ信号、チップセレクト信号、反転チップセレクト信号、クロックイネーブル信号、クロック信号、反転クロック信号、内部回路の電源信号、内部回路のグランド信号、データ回路の電源信号、データ回路のグランド信号、ＤＤＬ回路の電源信号、ＤＤＬ回路のグランド信号、参照電圧信号、データマスク信号群、ライトイネーブル信号、オンダイターミネーション信号は、互いに異なる機能を有する信号である。
【００１６】
以下、ＤＤＲ２ ＳＤＲＡＭチップ２００における×８品、×１６品および×３２品のパッケージ１００のピン配置を具体的に説明する。
【００１７】
図１に示すように、ＤＤＲ２ ＳＤＲＡＭチップ２００における×８品のパッケージ１００は、６０個のピン１１０を備えている。また、パッケージ１００は、データ幅が８ビットであることから８本のデータ信号ＤＱ０〜ＤＱ７、１つのデータストローブ信号対（ＤＱＳ、ＤＱＳＢ）および１つのリードデータストローブ対（ＲＤＱＳ、ＲＤＱＳＢ）を備えている。パッケージ１００は、縦方向にＡ〜Ｌで示され、横方向に１〜９で示された部分領域に区分されている。パッケージ１００は、縦横方向の一点鎖線で表したパッケージ１００の中心線により、４つのブロック、すなわち、左下（１〜５、Ａ〜Ｆ）、左上（１〜５、Ｆ〜Ｌ）、右下（５〜９、Ａ〜Ｆ）、右上（５〜９、Ｆ〜Ｌ）のブロックに分けられている。（ＤＱＳ、ＤＱＳＢ）は、右下のブロックに配置され、（ＲＤＱＳ、ＲＤＱＳＢ）は、左下のブロックに配置されている。
【００１８】
図２に示すように、ＤＤＲ２ ＳＤＲＡＭチップ２００における×１６品のパッケージ１００は、８４個のピン１１０を備えている。また、パッケージ１００は、データ幅が１６ビットであることから１６本のデータ信号ＤＱ０〜ＤＱ１５と、２つのデータストローブ信号対（ＬＤＱＳ、ＬＤＱＳＢ）および（ＵＤＱＳ、ＵＤＱＳＢ）を備えている。パッケージ１００は、縦方向にＡ〜Ｒで示され、横方向に１〜９で示された部分領域に区分されている。パッケージ１００は、縦横方向の一点鎖線で表したパッケージ１００の中心線により、４つのブロック、すなわち、左下（１〜５、Ａ〜Ｈ）、左上（１〜５、Ｈ〜Ｒ）、右下（５〜９、Ａ〜Ｈ）、右上（５〜９、Ｈ〜Ｒ）のブロックに分けると、２つのデータストローブ信号対（ＬＤＱＳ、ＬＤＱＳＢ）および（ＵＤＱＳ、ＵＤＱＳＢ）ともに、右下のブロックに配置されている。
【００１９】
図３に示すように、ＤＤＲ２ ＳＤＲＡＭチップ２００における×３２品のパッケージ１００は、１２８個のピン１１０を備えている。パッケージ１００は、データ幅が３２ビットであることから３２本のデータ信号ＤＱ０〜ＤＱ３１と、４つのデータストローブ信号対（ＤＱＳ０〜３、ＤＱＳ０〜３Ｂ）を備えている。パッケージ１００は、縦方向にＡ〜Ｓで示され、横方向に１〜１２で示された部分領域に区分されている。パッケージ１００は、縦横方向の一点鎖線で表したパッケージ１００の中心線により、４つのブロック、左下（１〜５、Ａ〜Ｈ）、左上（１〜５、Ｈ〜Ｓ）、右下（５〜９、Ａ〜Ｈ）、右上（５〜９、Ｈ〜Ｓ）のブロックに分けると、４つのデータストローブ信号対（ＤＱＳ０〜３、ＤＱＳ０〜３Ｂ）は、４つのブロックに別々に配置されている。
【００２０】
上記のように、×８品のパッケージ１００は、×１６品および×３２品のいずれのパッケージ１００にもない１つのリードデータストローブ信号対（ＲＤＱＳ、ＲＤＱＳＢ）を有し、これらはリードデータストローブ信号用の信号である。データ信号（ＤＱ０〜７）をＤＤＲ２ ＳＤＲＡＭチップ２００から読み出すとき、すなわち、ＤＤＲ２ ＳＤＲＡＭチップ２００がデータ信号をメモリチップコントローラに出力するときに機能し、データ信号をＤＤＲ２ ＳＤＲＡＭチップ２００に書き込むときには機能しない。
【００２１】
一方、×８品のパッケージ１００における１つのデータストローブ信号対（ＤＱＳ、ＤＱＳＢ）と、×１６品のパッケージ１００における２つのデータストローブ信号対（ＬＤＱＳ、ＬＤＱＳＢ）、（ＵＤＱＳ、ＵＤＱＳＢ）と、×３２品のパッケージ１００における４つのデータストローブ信号対（ＤＱＳ０〜３、ＤＱＳ０〜３Ｂ）は、データストローブ信号用の信号であり、ＤＤＲ２ ＳＤＲＡＭチップ２００の読み書きの両方において機能する。
【００２２】
具体的には、×８品のパッケージ１００における１つのデータストローブ信号対（ＤＱＳ、ＤＱＳＢ）は、ＤＱ０〜７の読み書きのときに機能する。また、×１６品のパッケージ１００における２つのデータストローブ信号対（ＬＤＱＳ、ＬＤＱＳＢ）、（ＵＤＱＳ、ＵＤＱＳＢ）は、それぞれＤＱ０〜７、ＤＱ８〜１５の読み書きのときに機能する。×３２品のパッケージ１００では、４つのデータストローブ信号対（ＤＱＳ０、ＤＱＳＢ０）、（ＤＱＳ１、ＤＱＳＢ１）、（ＤＱＳ２、ＤＱＳＢ２）、（ＤＱＳ３、ＤＱＳＢ３）は、それぞれＤＱ０〜７、ＤＱ８〜１５、ＤＱ１６〜２３、ＤＱ２４〜３１の読み書きのときに機能する。
【００２３】
次に、ＤＤＲ２ ＳＤＲＡＭチップ２００におけるチップパッド２１０の配置について説明する。
【００２４】
図４に示されたＤＤＲ２ ＳＤＲＡＭチップ２００のチップパッド２１０は、ＤＤＲ２ ＳＤＲＡＭチップ２００の略中央部分に２列に配置されている。このように、１列よりも２列に配置するほうが、チップの面積を減少させることができるため、本実施の形態では、チップパッド２１０を２列に配列した場合を例にとって説明する。また、ＤＤＲ２ ＳＤＲＡＭチップ２００は、１３３個のチップパッド２１０を有している。
【００２５】
ここで、ＤＤＲ２ ＳＤＲＡＭチップ２００における×８品、×１６品および×３２品のチップパッド２１０への信号の割り当てについて説明する。
【００２６】
図５を参照すると、チップパッド２１０の個数は１３３個であるのに対し、ピン１１０の個数は、最も多いビット構成品である×３２品においても１２８個であり、チップパッド２１０の個数のほうが、ピン１１０の個数より多くなっている。これは、ＤＤＲ２ ＳＤＲＡＭチップ２００には、パッケージ１００のピン１１０には接続されないがテスト動作等のためのチップパッド２１０が必要であるためである。マイナス記号は不使用又はテスト用、ＮＣは不使用を表す。
【００２７】
次に、パッケージ１００に搭載されたチップパッド２１０について具体的に説明する。
【００２８】
図６は、ＤＤＲ２ ＳＤＲＡＭチップ２００における×８品のピン１１０とチップパッド２１０間の配線図である。パッケージ１００の表面（紙面裏側）には、ＤＤＲ２ ＳＤＲＡＭチップ２００が搭載されている。ＤＤＲ２ ＳＤＲＡＭチップ２００の所定数のチップパッド２１０からなるチップパッド配列は、パッケージ１００の裏面（紙面前側）に向けて、パッケージ１００の開口部（図示せず）に配置されている。該開口部を通して、パッケージ１００のピン１１０とＤＤＲ２ ＳＤＲＡＭチップ２００のチップパッド２１０が接続される。尚、開口部は、パッケージ１００における数字４〜６で示された領域の一部が切り取られることにより形成される。
【００２９】
続いて、パッケージ１００のピン１１０とＤＤＲ２ ＳＤＲＡＭチップ２００のチップパッド２１０の接続方法について詳細に説明する。図６に示すように、パッケージ１００の裏面には、外部との接続端子となるピン１１０と、ボンディングフィンガ（図示せず）と、配線１２０とを備えている。ボンディングフィンガは、チップパッド２１０とピン１１０の間に配置される。配線１２０により、ピン１１０とボンディングフィンガとが接続される。さらに、ボンディングフィンガと、ＤＤＲ２ ＳＤＲＡＭチップ２００のチップパッド２１０とが配線１２０により接続される。このようにパッケージ１００のピン１１０とＤＤＲ２ ＳＤＲＡＭチップ２００のチップパッド２１０とが接続された後、配線１２０を含む開口部を樹脂等で封止することで半導体装置が形成される。
【００３０】
図６に示された×８品のパッケージ１００における部分領域（３、Ｂ）のＲＤＱＳ信号のピン１１０は、番号５３のチップパッド２１０に、部分領域（２、Ａ）のＲＤＱＳＢ信号のピン１１０は、番号５４のチップパッド２１０に接続されている。
【００３１】
図７は、ＤＤＲ２ ＳＤＲＡＭチップ２００における×１６品の、パッケージ１００のピン１１０とチップパッド２１０間の配線図である。図示されているように、部分領域（Ｆ，１）のＤＱ６信号のピン１１０は、番号５３のチップパッド２１０に、部分領域（Ｄ，１）のＤＱ１２信号のピン１１０は、番号５４のチップパッド２１０に接続されている。
【００３２】
図８は、ＤＤＲ２ ＳＤＲＡＭチップ２００における×３２品の、パッケージ１００のピン１１０とチップパッド２１０間の配線図である。図示されているように、部分領域（Ｄ，３）のＤＱＳ０信号のピン１１０は、番号５３のチップパッド２１０に、部分領域（Ｃ，４）のＤＱＳ０Ｂ信号のピン１１０は、番号５４のチップパッド２１０に接続されている。
【００３３】
上記したように、本発明に係る実施形態では、ＤＤＲ２  ＳＤＲＡＭチップ２００では、番号５３および５４で示されたチップパッド２１０に割り当てられる信号が×８品、×１６品、および、×３２品で異なる。しかし、特定のチップパッド２１０（ここでは、番号５３、５４）に対して、×８品、×１６品、および×３２品に応じた信号を切り替える切り替え回路を設けている。
【００３４】
ここで、図５に戻ると、図５の点線で囲まれた領域からも理解できるように、番号５３のチップパッド２１０は、×８品の場合はＲＤＱＳ信号に、×１６品の場合はＤＱ６信号に、×３２品の場合はＤＱＳ０信号に割り当てられている。同様に、番号５４のチップパッド２１０は、×８品の場合はＲＤＱＳＢ信号に、×１６品の場合はＤＱ１２信号に、×３２品の場合はＤＱＳ０Ｂ信号に割り当てられている。即ち、本発明の一実施形態は、番号５３および／又は５４のチップパッド２１０の信号の割り当てを切り替えることを特徴としている。後述するが、本発明に係るＤＤＲ２ ＳＤＲＡＭチップ２００は、チップパッド２１０に接続する信号回路を切り替える切り替え回路を有することによって特徴付けられる。
【００３５】
これにより、×８品、×１６品および×３２品を同一のチップで構成する際、×１６品および×３２品になく、×８品にのみ有するＲＤＱＳ信号およびＲＤＱＳＢ信号のための専用のチップパッド２１０を別途設ける必要がなくなり、チップパッド２１０の増加によるチップサイズの増大を防止することができる。
【００３６】
図５に示すようにチップパッド２１０の信号の割り当てを定めた場合、上記以外のチップパッド２１０のうち切り替えが必要なチップパッド２１０として、例えば、番号３８、３９、５１、６０、９４、９６、９８〜１００、１１１、１１７、１１９、１２０、１２６のチップパッド２１０を挙げることができる。例えば、番号１２０のチップパッド２１０については、×１６品の場合はＤＱ１３信号、×３２品の場合はＤＱＳ１Ｂ信号に切り替える必要がある。×８品の場合は不使用であるため、ＤＱ１３信号、ＤＱＳ１Ｂ信号のどちらに接続されても、開放していてもよい。
【００３７】
その他の番号のチップパッド２１０については、異なるビット構成品間で同一機能の信号となるように割り当てているため、切り替えは必要ない。例えば、番号９２のチップパッド２１０は、×８品の場合はＡ１１信号、×１６品の場合はＡ１１信号、×３２品の場合はＡ４信号の割り当てであるため、切り替えが必要ない。
【００３８】
上記のように、×８品〜×３２品間で、チップパッド２１０に同一の機能を有する信号回路を割り当てることにより、異なる機能を有する信号回路同士の切り替えを行う切り替え回路の数を少なくしている。これにより、余分なチップパッド２１０、切り替え回路、信号回路を省略することができる。
【００３９】
図９および図１０に、ビット構成品に応じて、チップパッド２１０に接続させる信号回路２２０を、切り替える切り替え回路の実施例を示す。
【００４０】
図９を参照すると、切り替え回路として、ヒューズ２２２を含むヒューズ回路を用いた例が示されている。図９に示された例では、×８品、×１６品および×３２品の信号回路２２０（８）、２２０（１６）および２２０（３２）は、それぞれヒューズ２２２（８）、２２２（１６）および２２２（３２）を介して、番号５４のチップパッド２１０に設けられている。
【００４１】
図示されたヒューズ２２２の選択的な切断により、番号５４のチップパッド２１０と信号回路２２０の接続を切り替える。実線は接続状態、点線は開放状態を示す。この例の場合、番号５４のチップパッド２１０と、×１６品および×３２品のヒューズの両方が切断されており、×８品のヒューズは接続した状態である。図９に示された切り替え回路は、ＤＤＲ２ ＳＤＲＡＭチップ２００の製造の際は、番号５４のチップパッド２１０に、×８品、×１６品および×３２品の信号回路２２０の全てを接続した状態で製造される。組み立て工程の際に、上記のように、ビット構成品に応じてヒューズ２２２を選択的に切断する。また、ボンディングによって切り替えを行う場合、切り替え回路として、ヒューズ２２２の代わりにアンチヒューズを含むボンディング回路を用いれば良い。この場合は、ＤＤＲ２ ＳＤＲＡＭチップ２００の製造のときは、×８品、×１６品および×３２品の信号回路２２０（８）、２２０（１６）および２２０（３２）と番号５４のチップパッド２１０を、アンチヒューズを介することにより開放しておき、組み立て工程でアンチヒューズを短絡させる。これによって、ビット構成品に応じた信号回路２２０のいずれか一つを番号５４のチップパッド２１０に接続させることができる。
【００４２】
図１０を参照すると、デコーダ回路２２４と、デコーダ回路２２４によって制御されるトライステートバッファ２２６とを組み合わせた回路が切り替え回路として用いられている。図１０に示された例では、×８品、×１６品および×３２品の信号回路２２０（８）、２２０（１６）および２２０（３２）が、それぞれトライステートバッファ２２６（８）、２２６（１６）および２２６（３２）を介して、番号５４のチップパッド２１０に設けられている。各トライステートバッファ２２６は、番号５４のチップパッドと各信号回路２２０の間を流れる方向において反対向きに向いた２つのトライステートバッファ（以下、サブトライステートバッファと記載）から構成される。更に、図示されたデコーダ回路２２４には、×８品、×１６品および×３２品のビット構成品に応じた２ビットの製品指定情報が、ボンディング回路、ヒューズ回路、又は、別の回路等の製品指定情報回路２２８から与えられる。この例においても、番号５４のチップパッド２１０に設けられた信号回路２２０を切り替え回路によって切り替える場合が示されている。
【００４３】
図示されたデコーダ回路２２４は、製品指定情報回路２２８から２ビットの製品指定情報が与えられると、当該製品指定情報に応じ、トライステートバッファ２２６のそれぞれに対して、１ビットの制御信号が供給される。
【００４４】
トライステートバッファ２２６の各々は、制御信号が、例えば、論理“１”の場合、２つのサブトライステートバッファで信号が入力から出力へ流れることが可能になることにより、番号５４のチップパッド２１０とトライステートバッファ２２６に対応する信号回路２２０の間で双方向に信号を流すことができる。このトライステートバッファ２２６の各々の状態をハイ／ロウ状態と呼ぶ。他方、制御信号が、論理“０”の場合、トライステートバッファ２２６の各々は、ハイインピーダンス状態となることにより、番号５４のチップパッド２１０と対応する信号回路２２０が絶縁される。
【００４５】
この構成では、製品指定情報回路２２８から製品指定情報がデコーダ回路２２４に与えられると、デコーダ回路２２４は、製品指定情報に応じ、論理“１”の制御信号を単一のトライステートバッファ（例えば、２２６（８））に出力し、残りの２つのトライステートバッファ（２２６（１６），２２６（３２））には、論理“０”の制御信号を出力する。この結果、論理“１”の制御信号を受けた単一のトライステートバッファ２２６（８）のみがハイ／ロウ状態となり、信号が入力から出力へ流れることにより、番号５４のチップパッドと信号回路２２０を双方向に信号を流すことができる。論理“０”の制御信号を受けた他のトライステートバッファ２２８（１６）、２２６（３２）は、ハイインピーダンス状態となり、番号５４のチップパッドと信号回路２２０（８）、２２０（１６）、２２０（３２）が絶縁される。このように、図９の場合と同様に、この構成によっても、ビット構成品に応じた信号回路２２０のいずれか一つをチップパッド５４に接続することができる。
【００４６】
尚、トライステートバッファ２２６の各々は、番号５４のチップパッド２１０とトライステートバッファ２２６に対応する信号回路２２０の間で一方向にのみ信号を流す場合には、１つのサブトライステートバッファを省略することができる。
【００４７】
図２および図３に戻ると、×１６品では、２つのデータストローブ信号対（ＬＤＱＳ、ＬＤＱＳＢ）および（ＵＤＱＳ、ＵＤＱＳＢ）は、右下のブロックに配置されている。一方、×３２品では、４つのデータストローブ信号対（ＤＱＳ０〜３、ＤＱＳ０〜３Ｂ）は、４つのブロックに別々に配置されている。したがって、×３２品と×１６品を１チップで実現するには、配線１２０や配線の引き回しが困難であり、専用のチップパッド２１０が必要であるという問題があった。
【００４８】
本実施形態では、図５に示すように、×８品、×１６品および×３２品のうち、少なくとも２つで共用されるチップパッド２１０（例えば、番号１１７、１２６、１２８等）を設け、これらチップパッド２１０近傍に、ビット構成品に応じた信号回路２２０を設置すると共に、これらチップパッド２１０と信号回路２２０との間に、切り替え回路を設けた構成を備えている。この構成によれば、ビット構成品に応じた信号回路２２０を切り替え回路により選択的にチップパッド２１０に接続することにより、前述した実施形態と同様な効果を得ることができる。
【符号の説明】
【００４９】
１００  パッケージ
１１０  ピン
１２０  配線
２００  ＤＤＲ２ ＳＤＲＡＭチップ
２１０  チップパッド
２２０  信号回路
２２０（８）  ×８品の信号回路
２２０（１６）  ×１６品の信号回路
２２０（３２）  ×３２品の信号回路
２２２  ヒューズ
２２２（８）  ×８品のヒューズ
２２２（１６）  ×１６品のヒューズ
２２２（３２）  ×３２品のヒューズ
２２４  デコーダ回路
２２６  トライステートバッファ
２２６（８）  ×８品のトライステートバッファ
２２６（１６）  ×１６品のトライステートバッファ
２２６（３２）  ×３２品のトライステートバッファ
２２８  製品指定情報回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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