(57)【要約】【課題】  ＤＤＳを用いて高速スイープを可能にすると共に、周波数設定を容易に行うことができる周波数ジェネレータを提供する。【解決手段】  スイープ制御部１が、スタート周波数やスイープ周波数ステップ設定値等の周波数設定値を入力して十進数の周波数設定データを出力し、周波数設定データ変換部２が、スイープ制御部１から入力された十進数に、動作周波数、ＤＤＳ３への入力設定データのビット数、スイープ周波数のステップ設定値に基づく係数をスイープ制御部から入力される十進数の周波数設定データに乗算することで二進数に変換するｂｉｔデータ変換部２１と、丸め処理を行う丸め処理部２２とを備え、ＤＤＳ３が、入力された二進数の周波数設定データに従って周波数信号を生成して出力する周波数ジェネレータである。【選択図】        図１
2011151532.tif 000002
【特許請求の範囲】
【請求項１】
周波数をスイープする周波数ジェネレータであって、
少なくとも、スタート周波数、スイープ周波数ステップ設定値の周波数設定値を十進数の周波数設定データとして出力するスイープ制御部と、
前記スイープ制御部から入力された十進数を二進数に変換するビットデータ変換部を備える周波数設定データ変換部と、
前記周波数設定データ変換部から入力された二進数の周波数設定データに従って周波数信号を生成して出力する直接デジタル信号発生器とを有することを特徴とする周波数ジェネレータ。
【請求項２】
ビットデータ変換部は、動作周波数、直接デジタル信号発生器への入力設定データのビット数、スイープ周波数のステップ設定値に基づく係数をスイープ制御部から入力される十進数の周波数設定データに乗算することで二進数の周波数設定データに変換することを特徴とする請求項１記載の周波数ジェネレータ。
【請求項３】
スイープ制御部は、周波数設定値が小数点以下ｎ桁の場合、前記周波数設定値に１０nを乗算して出力することを特徴とする請求項１又は２記載の周波数ジェネレータ。
【請求項４】
周波数設定データ変換部は、二進数に変換されたデータの内、下位ビットを破棄する丸め処理を行い、直接デジタル信号発生器に出力する丸め処理部を有することを特徴とする請求項１乃至３のいずれか記載の周波数ジェネレータ。
【請求項５】
直接デジタル信号発生器は、周波数設定データ変換部のビットデータ変換部からの二進数の周波数設定データを上位ビットと下位ビットに分離するデータ分離部と、
分離された下位ビットについて補正値を記憶し、入力された下位ビットに対応する補正値を出力する補正部と、
分離された上位ビットについて累積加算を行うアキュムレータと、前記アキュムレータからの出力に基づいて、記憶する波形データを出力するＲＯＭテーブルと、
前記ＲＯＭテーブルからの出力と前記補正部からの出力をベクトル演算するベクトル演算部と、
ベクトル演算されたデータから補正されたデータを抽出する補正値抽出部とを有することを特徴とする請求項１乃至３のいずれか記載の周波数ジェネレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数を高速にスイープする周波数ジェネレータに係り、特に周波数引き込み時間を短縮すると共に、周波数の設定を容易にして使い勝手を向上させることができる周波数ジェネレータに関する。
【背景技術】
【０００２】
［従来の周波数ジェネレータ：図６］
水晶振動子の共振点調査や、レーダー等の用途において、周波数をスイープする機能が必要であり、周波数ジェネレータが用いられている。
従来の周波数ジェネレータの構成について図６を用いて説明する。図６は、従来の周波数ジェネレータの概略構成を示す模式説明図である。
図６に示すように、従来の周波数ジェネレータは、スイープ制御部（図では「Sweep Control」と記載）５１と、デジタルＰＬＬ回路（図では「Digital PLL」）５２と、Ｄ／Ａ変換器５３と、電圧制御発振器（Voltage Controlled Oscillator：以下、「ＶＣＯ」と記載）５４と、１／Ｎ分周器（図では「１／Ｎ」）５５と、Ａ／Ｄ変換器５６とを備えている。
【０００３】
各構成部分について説明する。
スイープ制御部５１は、デジタルＰＬＬ回路５２に周波数の設定を行うと共に、同期パルス出力タイミング（Trigger_Out）を制御する。
デジタルＰＬＬ回路５２は、スイープ制御部５１から設定された周波数を生成して出力する。
Ｄ／Ａ変換器５３は、デジタルＰＬＬ回路５２からの出力周波数をＤ／Ａ（デジタル／アナログ）変換する。
【０００４】
ＶＣＯ５４は、Ｄ／Ａ変換器５２から出力された信号を制御電圧として出力周波数（Wave_Out）を生成する。
１／Ｎ分周器５５は、ＶＣＯ５４からの出力周波数を１／Ｎに分周する。
Ａ／Ｄ変換器５６は、１／Ｎ分周器５５からの出力信号をＡ／Ｄ（アナログ／デジタル）変換して、デジタルＰＬＬ回路５２に出力する。
【０００５】
上記構成の周波数ジェネレータにおいては、ＰＬＬ回路を用いているため、設定周波数の引き込みに時間がかかってしまう。そのため、周波数切替周期は、少なくとも１００μｓｅｃ程度となる。
また、同期パルス出力タイミングが固定であるため、アプリケーションにおいて別途タイミング調整を行うことが必要であった。
また、その多くは周波数を連続的にリニアに変化させるものであるため、測定等において周波数を特定するのが困難であった。
【０００６】
そこで、ＰＬＬを用いずに、ＤＤＳ（Direct Digital Synthesizer；直接デジタル信号発生器）を用いたデジタル処理により波形を発生させる周波数ジェネレータが考案されている。
【０００７】
［関連技術］
尚、周波数ジェネレータに関する技術としては、特開平０７−０９４９４８号公報「高スペクトル純度のデジタル波形シンセサイザ」（出願人：ヒューズ・エアクラフト・カンパニー、特許文献１）、特開平０８−３１６７３３号公報「スイープジェネレータ」（出願人：横河電気株式会社、特許文献２）、特開２０００−３０４７８３号公報「周波数掃引信号発生器」（株式会社アドバンテスト、特許文献３）、特開２００８−２５６４５２号公報「パルス信号発生装置」（日本無線株式会社、特許文献４）がある。
【０００８】
特許文献１には、周波数シンセサイザにおいて、波形発生器の信号を直接ＤＤＳに入力することで、スプリアス信号特性を改善する構成が記載されている。
また、特許文献２には、スイープジェネレータにおいて、時間軸（Ｘ軸方向）のスイープ比率やスイープパラメータ方向（Ｙ軸方向）の分割数（スイープステップ数）を可変とすることにより、スイープ形状を自由に設定することが記載されている。
【０００９】
特許文献３には、周波数掃引信号発生器において、ＤＤＳのビットをセットする構成が記載されている。
特に、特許文献３には、掃引開始周波数を初期値として、２進数のＮ＋Ｍビットの累積加算値のＮビット整数部をＤＤＳの周波数設定部に設定することが記載されている。
【００１０】
特許文献４には、パルス信号発生装置において、２組のＤＤＳがそれぞれ波形テーブルを参照して、その信号を合成することで、乗算器なしで振幅制御を可能とする構成が記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平０７−０９４９４８号公報
【特許文献２】特開平０８−３１６７３３号公報
【特許文献３】特開２０００−３０４７８３号公報
【特許文献４】特開２００８−２５６４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のＰＬＬを用いた周波数ジェネレータでは、設定周波数の引き込みに時間がかかり、周波数切替周期が長くなってしまい、十分な高速スイープができないという問題点があった。
また、特許文献３に記載されたＤＤＳを用いた従来の周波数ジェネレータでは、スイープ制御部に周波数を設定する際に二進数で設定しなければならず、設定操作が煩雑であるという問題点があった。
【００１３】
本発明は上記実状に鑑みて為されたもので、ＤＤＳを用いて高速スイープを可能にすると共に、周波数設定を容易に行うことができる周波数ジェネレータを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記従来例の問題点を解決するための本発明は、周波数をスイープする周波数ジェネレータであって、少なくとも、スタート周波数、スイープ周波数ステップ設定値の周波数設定値を十進数の周波数設定データとして出力するスイープ制御部と、スイープ制御部から入力された十進数を二進数に変換するビットデータ変換部を備える周波数設定データ変換部と、周波数設定データ変換部から入力された二進数の周波数設定データに従って周波数信号を生成して出力する直接デジタル信号発生器とを有することを特徴とする。
【００１５】
本発明は、上記周波数ジェネレータにおいて、ビットデータ変換部が、動作周波数、直接デジタル信号発生器への入力設定データのビット数、スイープ周波数のステップ設定値に基づく係数をスイープ制御部から入力される十進数の周波数設定データに乗算することで二進数の周波数設定データに変換することを特徴とする。
【００１６】
本発明は、上記周波数ジェネレータにおいて、スイープ制御部が、周波数設定値が小数点以下ｎ桁の場合、周波数設定値に１０nを乗算して出力することを特徴とする。
【００１７】
本発明は、上記周波数ジェネレータにおいて、周波数設定データ変換部が、二進数に変換されたデータの内、下位ビットを破棄する丸め処理を行い、直接デジタル信号発生器に出力する丸め処理部を有することを特徴とする。
【００１８】
本発明は、上記周波数ジェネレータにおいて、直接デジタル信号発生器が、周波数設定データ変換部のビットデータ変換部からの二進数の周波数設定データを上位ビットと下位ビットに分離するデータ分離部と、分離された下位ビットについて補正値を記憶し、入力された下位ビットに対応する補正値を出力する補正部と、分離された上位ビットについて累積加算を行うアキュムレータと、アキュムレータからの出力に基づいて、記憶する波形データを出力するＲＯＭテーブルと、ＲＯＭテーブルからの出力と補正部からの出力をベクトル演算するベクトル演算部と、ベクトル演算されたデータから補正されたデータを抽出する補正値抽出部とを有することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、スイープ制御部が、少なくとも、スタート周波数、スイープ周波数ステップ設定値の周波数設定値を十進数の周波数設定データとして出力し、周波数設定データ変換部が、スイープ制御部から入力された十進数を二進数に変換するビットデータ変換部を備え、直接デジタル信号発生器が、周波数設定データ変換部から入力された二進数の周波数設定データに従って周波数信号を生成して出力する周波数ジェネレータとしているので、高速スイープを可能にすると共に、周波数設定を容易に行うことができる効果がある。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態に係る周波数ジェネレータの構成ブロック図である。
【図２】スイープ制御部１の構成ブロック図である。
【図３】スイープ周波数制御部１４の構成図である。
【図４】周波数設定データ変換部の概略構成図である。
【図５】ＤＤＳの別の実施形態を示すブロック図である。
【図６】従来の周波数ジェネレータの概略構成を示す模式説明図である。
【発明を実施するための形態】
【００２１】
［実施の形態の概要］
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る周波数ジェネレータは、スタート周波数やスイープ周波数ステップ設定値等の周波数設定値を十進数で入力して十進数の周波数設定データを出力するスイープ制御部と、スイープ制御部から入力された十進数を二進数に変換し、丸め処理を行って出力する周波数設定データ変換部と、入力された二進数の周波数設定データに従って周波数信号を生成して出力するＤＤＳとを備えたものであり、高速スイープを可能とすると共に周波数の設定を容易にすることができるものである。
【００２２】
［本周波数ジェネレータの構成：図１］
本発明の実施の形態に係る周波数ジェネレータ（本周波数ジェネレータ）の構成について図１を用いて説明する。図１は、本発明の実施の形態に係る周波数ジェネレータの構成ブロック図である。
図１に示すように、本周波数ジェネレータは、スイープ制御部１と、周波数設定データ変換部２と、ＤＤＳ３と、Ｄ／Ａ変換器４と、ＬＰＦ（Low Pass Filter）５とを備えている。
【００２３】
［本周波数ジェネレータの各部］
各構成部分について説明する。
スイープ制御部１は、スイープ周波数を生成するためのパラメータを入力し、周波数設定データを算出してクロック毎に出力すると共に、アプリケーションに対するトリガ出力信号（Trigger_Out）を出力する。
本周波数ジェネレータの特徴として、スイープ制御部１には十進数で各パラメータが設定され、十進数の周波数設定データが算出されて出力されるようになっている。
【００２４】
周波数設定データ変換部２は、本周波数ジェネレータの特徴部分であり、十進数で入力された周波数設定データを二進数に変換するｂｉｔデータ変換部と、まるめ処理を行うまるめ処理部とを有するものである。
【００２５】
また、ＤＤＳ３は、二進数の周波数設定データに基づいて、当該周波数のクロック毎のデータを出力するものであり、クロック毎に位相を積算して出力する位相アキュムレータ３１と、サイン波形のデータを記憶し、位相アキュムレータ３１で指定された位相データに対応するサイン（ｓｉｎ）波形のデジタル値を出力するＲＯＭテーブル３２とを備えている。
【００２６】
位相アキュムレータ３１は、加算器３１１と、ラッチ回路（Ｄ）３１２とを備えている。
加算部３１１は、周波数設定データ変換部２からのデジタルデータとラッチ回路３１２からの出力を加算してラッチ回路３１２に出力する。
ラッチ回路３１２は、加算部３１１からの加算結果をラッチして遅延させて加算器３１１とＲＯＭテーブル３２に出力する。
そして、ＲＯＭテーブル３２は、ラッチ回路３１２からの出力データ（位相データ）を入力し、当該位相データに対応するサイン波形のデジタル値をＤ／Ａ変換機４に出力する。
【００２７】
Ｄ／Ａ変換器４は、ＤＤＳ３から出力されたデジタル値の波形データをアナログ信号に変換するものである。
ＬＰＦ５は、アナログ信号波形を帯域制限して平滑化し、出力周波数信号（Wave_Out）を出力する。
【００２８】
［スイープ制御部の構成：図２］
次に、スイープ制御部１の構成について図２を用いて説明する。図２は、スイープ制御部１の構成ブロック図である。
図２に示すように、スイープ制御部１は、コントロール部（図では「Ｃｏｎｔｒｏｌ部」）１１と、カウンタ部（図では「Ｃｏｕｎｔｅｒ」）１２と、スイープ時間制御部１３と、スイープ周波数制御部１４と、同期パルス信号タイミング制御部１５とを備えている。
【００２９】
コントロール部１１は、スタート周波数、スイープ周波数ステップ、スイープステップ数、スイープ周波数可変時間、スイープ極性、トリガ時間の各値をパラメータとして入力し、入力された値に基づいて、装置全体を制御する。
具体的には、コントロール部１１は、動作イネーブル信号を、カウンタ部１２、スイープ時間制御部１３、スイープ周波数制御部１４、同期パルス信号タイミング制御部１５、及び周波数ジェネレータの各部に出力し、動作の開始／停止を制御する。
また、コントロール部１１は、時間設定値を、スイープ時間制御部１３に出力し、スタート周波数及びステップ周波数設定値をスイープ周波数制御部１４に出力し、出力タイミング設定値を同期パルス信号タイミング制御部１５に出力する。
【００３０】
カウンタ部１２は、クロックカウンタであり、コントロール部１１からの動作イネーブル信号によりカウントを開始してスイープ時間制御部１３と同期パルス信号タイミング制御部１５にスイープ開始タイミングを示すタイミング信号を出力する。
スイープ時間制御部１３は、コントロール部１１からの動作イネーブル信号により動作し、カウンタ部１２からのタイミング信号と、コントロール部からの時間設定値に基づいて、ある周波数に切り替わってから次の周波数に切り替えるまでの時間を計時して、スイープタイミング信号をスイープ周波数制御部１４に出力する。
【００３１】
スイープ周波数制御部１４は、コントロール部１１からの動作イネーブル信号により動作し、スタート周波数設定値とステップ周波数設定値とに基づいて、スイープ周波数の周波数設定データ（F_DATA）を生成して、周波数設定データ変換部２に出力する。周波数設定データは十進数である。
【００３２】
［スイープ周波数制御部１４：図３］
ここで、スイープ周波数制御部１４の構成について図３を用いて説明する。図３は、スイープ周波数制御部１４の構成図である。
図３に示すように、スイープ周波数制御部１４は、乗算器１４１と、加算器１４２と、ラッチ回路１４３と、乗算器１４４とから構成されている。
【００３３】
乗算器１４１は、設定されたステップ周波数（Δｆ）に１０を乗算する。
加算器１４２は、１０倍されたステップ周波数にラッチ回路１４３からの出力値を加算してラッチ回路１４３に出力する。
乗算器１４４は、設定されたスタート周波数（ｆｓ）に１０を乗算する。
【００３４】
上記構成のスイープ周波数制御部においては、設定されたスタート周波数ｆｓは乗算器１４４で１０倍されて、初期値としてラッチ回路１４３に入力される。
また、ステップ周波数Δｆは、乗算器１４１で１０倍されて、加算器１４２でラッチ回路１４３からの出力が加算され、次の周波数設定データとなる。
【００３５】
つまり、スイープ周波数制御部は、周波数設定値が小数点以下ｎ桁の場合、周波数設定値に１０nを乗算して出力することで、十進法として周波数設定データを周波数設定データ変換部２に出力することができるものである。
【００３６】
ラッチ回路１４３に保持された周波数設定データは、スイープ時間制御部１３からのスイープタイミング信号に基づいて出力される。
これにより、スイープ周波数制御部１４からは、スタート周波数ｆｓを初期値として、スイープタイミング毎にステップ周波数Δｆずつ高くなる周波数設定データが出力されるものである。
【００３７】
尚、スイープ極性がマイナスの場合には、加算器１４２の極性が負となり、ラッチ回路１４３の出力からΔｆを減算することにより、スイープタイミング毎にΔｆずつ低くなる周波数データが出力される。
【００３８】
また、図２に示す同期パルス信号タイミング制御部１５は、カウンタ部１２からのタイミング信号と、コントロール部１１からの出力タイミング設定値に基づいて、一定のタイミングで、同期パルス出力タイミングとしてトリガ出力信号をアプリケーションに出力する。
【００３９】
［周波数設定データ変換部２の構成：図４］
周波数設定データ変換部２について図４を参照しながら説明する。図４は、周波数設定データ変換部の概略構成図である。
図４に示すように、周波数設定データ変換部２は、ｂｉｔデータ変換部２１と、丸め処理部２２とを有し、ｂｉｔデータ変換部２１には、乗算器２１１と乗算器２１２とを備え、丸め処理部２２には、乗算器２２１から構成されている。
【００４０】
［ｂｉｔデータ変換部２１］
ｂｉｔデータ変換部２１における乗算器２１１は、スイープ周波数制御部１４のラッチ回路１４３からの周波数設定データ（ＦDATA）３０ｂｉｔを入力し、３６０２８７９７を乗算して乗算器２１２に出力する。
乗算器２１２は、乗算器２１１からの出力に２-23を乗算し、３３ｂｉｔを丸め処理部２２に出力する。
【００４１】
ここで、乗算器２１１で３６０２８７９７を乗算し、乗算器２１２で２-23を乗算しているのは、３６０２８７９７／２23（この演算値を「Ａ」とする）の演算を行っていることである。
演算値Ａ＝１／（２００×１０6／２33／０．１）を演算したものである。
ここで、「２００×１０6」は、動作周波数２００ＭＨｚを示し、「２33」は、ＤＤＳ回路３の入力設定データｂｉｔ数３３ｂｉｔを示し、「０．１」は、０．１Ｈｚステップ設定での係数を示している。
【００４２】
ｂｉｔデータ変換部２１での演算は、スイープ制御部１のスイープ周波数制御部１４から演算値Ａという係数が十進数で入力される周波数設定データＦDATAを二進数のＤＤＳ３の入力設定データに変換するものである。
つまり、ｂｉｔデータ変換部２１が、動作周波数、ＤＤＳ３への入力設定データのビット数、スイープ周波数のステップ設定値に基づく係数Ａをスイープ制御部１から入力される十進数の周波数設定データに乗算することで二進数の周波数設定データに変換している。
【００４３】
尚、乗算器２１１で３６０２８７９７を乗算し、乗算器２１２で２-23を乗算しているが、同様の演算結果を得るためには、乗算器２１１で１８０１４３９９を乗算し、乗算器２１２で２-22を乗算してもよく、乗算器２１１で９００７１９９を乗算し、乗算器２１２で２-21を乗算してもよく、極端に、乗算器２１１で４３９８を乗算し、乗算器２１２で２-10を乗算してもよい。
【００４４】
図４の回路では、３６０２８７９７／２23を採用したのは、所望の変換誤差範囲内に抑え、かつ回路実現が可能な規模を勘案したためである。
図４の回路において、変換誤差は、約０．０００５ｐｐｍとなり、回路規模も低減できるものとなっている。
【００４５】
［丸め処理部２２］
丸め処理部２２における乗算器２２１では、ｂｉｔデータ変換部２１の乗算器２１２からの出力３３ｂｉｔに２-19を乗算し、１４ｂｉｔをＤＤＳ３の位相アキュムレータ３１に出力する。つまり、乗算器２２１は、乗算器２１２からの出力３３ｂｉｔについて下位１９ｂｉｔを破棄し、上位１４ｂｉｔに丸める処理を行っている。
【００４６】
［周波数設定データ変換部２の動作］
具体的に、動作を説明すると、スイープ制御部１で、スタート周波数（スタートｆｓ）を１００．５Ｈｚ、スイープ周波数（ステップΔｆ）を０．１Ｈｚとすると、図３に示したように、乗算器１４１，１４４でそれぞれ１０倍にしているので、スタート周波数設定データは「１００５」で、スイープ周波数設定データは「１」が周波数設定データ変換部２に出力される。
【００４７】
十進数の周波数設定データ「１００５，１００６，１００７，１００８，１００９，１０１０，…」は、周波数設定データ変換部２に入力され、周波数設定データ変換部２で演算処理が為されると、二進数の周波数設定データ「４３１６，４３２１，４３２５，４３２９，４３３４，４３３８，…」がＤＤＳ３に出力される。
この二進数の周波数設定データの差を平均すると、「３６０２８７９７／２23＝４．２９４９…」となるものである。
【００４８】
［ＤＤＳの別の実施の形態：図５］
次に、ＤＤＳの別の実施形態について図５を参照しながら説明する。図５は、ＤＤＳの別の実施形態を示すブロック図である。
図５に示すＤＤＳは、データ分離部３３と、補正部３４と、ＲＯＭテーブル３２と、ベクトル演算部３５と、補正値抽出部３６と、位相アキュムレータの加算器３１１とラッチ回路３１２とを備えている。
【００４９】
データ分離部３３は、周波数設定データ変換部２からの二進数に変換された周波数設定データＦDATA（３３ｂｉｔ）を入力し、上位１４ｂｉｔと下位１９ｂｉｔに分離し、上位１４ｂｉｔを加算器３１１に、下位１９ｂｉｔを補正部３４に出力する。
従って、図５のＤＤＳを使用する場合には、図４における丸め処理部２２を設けないようにし、ｂｉｔデータ変換部２１からの３３ｂｉｔの周波数設定データをデータ分離部３３に入力するようにしている。
【００５０】
補正部３４は、入力される下位１９ｂｉｔに対応するＩ（同相成分），Ｑ（直交成分）の補正値を記憶する補正値テーブル３４１を有しており、下位１９ｂｉｔが入力されると、補正値テーブル３４１を参照して補正値Ｉ2，Ｑ2をベクトル演算部３５に出力する。
【００５１】
位相アキュムレータは、データ分離部３３からのデータを累積加算してＲＯＭテーブル３２に出力する。
位相アキュムレータの加算器３１１は、入力される上位１４ｂｉｔとラッチ回路３１２からの出力を加算し、ラッチ回路３１２に出力する。
ラッチ回路３１２は、ラッチしたデータを遅延させて加算器３１１とＲＯＭテーブル３２に出力する。
【００５２】
ＲＯＭテーブル３２は、サイン波形のデータをテーブルで記憶しており、ラッチ回路３１２からの出力に対してテーブルを参照して、サイン波形のデータＩ1，Ｑ1をベクトル演算部３５に出力する。
【００５３】
ベクトル演算部３５は、周波数設定データの上位１４ｂｉｔに対するサイン波形のデータＩ1，Ｑ1と、補正部３４から得られた周波数設定データの下位１９ｂｉｔの補正データＩ2，Ｑ2とをベクトル演算し、ベクトル演算結果のデータＩ3，Ｑ3を補正値抽出部３６に出力する。
補正値抽出部３６は、ベクトル演算結果のデータＩ3，Ｑ3から同相成分（実数値）のＩ3を選択してＤ／Ａ変換器４に出力する。Ｉ3の実行値は、補正された周波数データということになる。
【００５４】
［実施の形態の効果］
本周波数ジェネレータによれば、スイープ制御部１が、スタート周波数やスイープ周波数ステップ設定値等の周波数設定値を入力して十進数の周波数設定データを出力し、周波数設定データ変換部２が、スイープ制御部１から入力された十進数を二進数に変換し、丸め処理を行って出力し、ＤＤＳ３が、入力された二進数の周波数設定データに従って周波数信号を生成して出力するようにしているので、高速スイープを可能とすると共に周波数の設定を容易にすることができる効果がある。
【００５５】
また、本周波数ジェネレータによれば、ＤＤＳ３が、データ分離部３３で上位ビットと下位ビットに分離し、上位ビットについてアキュムレータとＲＯＭテーブルで波形データを出力し、下位ビットは補正部３４で対応する補正値を出力し、ベクトル演算部３５で波形データと補正値とをベクトル演算して、補正値抽出部３６でベクトル演算結果の補正されたデータを出力するようにしているので、更に正確な出力周波数を得ることができる効果がある。
【産業上の利用可能性】
【００５６】
本発明は、スプリアス特性を向上させることができるＰＬＬ回路に適している。
【符号の説明】
【００５７】
１…スイープ制御部、  ２…周波数設定データ変換部、  ３…ＤＤＳ、  ４…Ｄ／Ａ変換器、  ５…ＬＰＦ、  １１…コントロール部、１２…カウンタ部、  １３…スイープ時間制御部、  １４…スイープ周波数制御部、  １４１，１４４…乗算器、  １４２…加算器、  １４３…ラッチ回路、  １５…同期パルス信号タイミング制御部、  ２１…周波数設定データ変換部、  ２１１…乗算器、  ２１２…乗算器、  ２２…丸め処理部、  ２２１…乗算器、  ３１…位相アキュムレータ、  ３１１…加算器、  ３１２…ラッチ回路、  ３２…ＲＯＭテーブル、  ３３…データ分離部、  ３４…補正部、３４１…補正値テーブル、  ３５…ベクトル演算部、  ３６…補正値抽出部、  ５１…スイープ制御部、  ５２…デジタルＰＬＬ回路、  ５３…Ｄ／Ａ変換器、  ５４…電圧制御発振器（ＶＣＯ）、  ５５…１／Ｎ分周器、  ５６…Ａ／Ｄ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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