(57)【要約】【課題】基準電圧生成回路を低耐圧素子で構成することが可能で、かつ大きな出力電流を得ることのできる定電圧出力回路を提供する。【解決手段】中間電圧生成部１は、外部電源ＶＤＤの電圧を降圧して、出力電圧Ｖｏｕｔよりも高く基準電圧生成部２で使用される素子の耐圧よりも低い中間電圧Ｖｍを生成し、基準電圧生成部２へ電源電圧として供給する。基準電圧生成部２は、基準電圧Ｖｒｅｆを生成する。出力用のＰ型ＭＯＳトランジスタＰ１は、ソース端子が外部電源ＶＤＤへ接続され、ドレイン端子が出力端子ＯＵＴへ接続される。分圧部４は、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｂを生成する。比較器３は、帰還電圧Ｖｂを基準電圧Ｖｒｅｆと比較して、帰還電圧Ｖｂが基準電圧Ｖｒｅｆと一致するようＰ型ＭＯＳトランジスタＰ１のゲート端子へ印加する電圧を制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ソース端子が外部電源へ接続され、ドレイン端子が出力端子へ接続される出力用ＭＯＳトランジスタと、
前記出力端子の出力電圧を分圧した帰還電圧を生成する分圧部と、
前記帰還電圧を基準電圧と比較して、前記帰還電圧が前記基準電圧と一致するよう前記出力用ＭＯＳトランジスタのゲート端子へ印加する電圧を制御する比較器と、
前記基準電圧を生成する基準電圧生成部と、
前記外部電源の電圧を降圧して、前記出力電圧よりも高く前記基準電圧生成部で使用される素子の耐圧よりも低い中間電圧を生成し、前記基準電圧生成部へ電源電圧として供給する中間電圧生成部と
を備えることを特徴とする定電圧出力回路。
【請求項２】
前記中間電圧生成部が、
低耐圧素子で構成されるバンドギャップレファレンス回路と、
前記外部電源で駆動される高耐圧素子で構成され、前記バンドギャップレファレンス回路の出力をミラー入力として前記中間電圧を出力するカレントミラー回路と、
前記外部電源の立ち上り時に前記中間電圧を出力するスタートアップ回路と
を備え、
前記バンドギャップレファレンス回路が前記中間電圧で駆動される
ことを特徴とする請求項１に記載の定電圧出力回路。
【請求項３】
前記バンドギャップレファレンス回路が、
第１のダイオードと、
前記第１のダイオードとはＰＮ接合面積の異なる第２のダイオードと、
前記第２のダイオードに直列に接続された第１の抵抗と、
前記中間電圧で駆動されて、前記第１のダイオードおよび前記第２のダイオードへ印加する順方向電流を生成する電流生成手段と、
前記第１のダイオードの順方向電圧と、前記第２のダイオードの順方向電圧に前記第１の抵抗の端子間電圧を加算した電圧とを比較する差動段と
を備えることを特徴とする請求項２に記載の定電圧出力回路。
【請求項４】
前記スタートアップ回路が、
前記外部電源と前記中間電圧を出力する端子の間に接続された高耐圧のＭＯＳトランジスタと、
前記高耐圧のＭＯＳトランジスタへゲート電圧を供給するゲート電圧供給部と
を備えることを特徴とする請求項２または３に記載の定電圧出力回路。
【請求項５】
前記ゲート電圧供給部が、
前記外部電源と前記高耐圧のＭＯＳトランジスタのゲート端子との間に接続された第２の抵抗と、
前記高耐圧のＭＯＳトランジスタのゲート端子と接地端子との間に直列に接続されたダイオード接続のＰ型ＭＯＳトランジスタおよびダイオード接続のＮ型ＭＯＳトランジスタと
を有することを特徴とする請求項４に記載の定電圧出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧出力回路に関する。
【背景技術】
【０００２】
近年の電子機器の低消費電力化の要求を受け、電子機器に使用される半導体集積回路の低電圧化が進んでいる。これに対して、電子機器に供給される電源電圧は、その機器の標準規格から規定されている場合が多く、半導体集積回路の内部電圧に比べてかなりの高電圧となることがある。そこで、このような場合、外部電源電圧を降圧する定電圧出力回路を設けて、半導体集積回路の内部回路へ低電圧の電源電圧を供給することが行われる。
【０００３】
従来の定電圧出力回路として、高電圧の外部電源電圧にソース端子が接続された出力用ＭＯＳトランジスタのドレイン端子から出力される出力電圧を抵抗で分圧し、その分圧電圧と基準電圧を差動増幅器で比較し、その差動増幅器の出力で出力用ＭＯＳトランジスタのゲート電圧を制御することにより、出力電圧を定電圧に保つようにした回路が知られている（例えば、特許文献１参照。）。
【０００４】
また、上述の回路の基準電圧を生成する回路として、ＰＮ接合のバンドギャップにもとづき、温度の変化に対して安定な基準電圧を発生するバンドギャップレファレンス回路がよく用いられる。
【０００５】
従来のバンドギャップレファレンス回路として、バンドギャップ回路と、バンドギャップ回路の安定化を早めるスタートアップ回路と、信号レベル変換回路と、で構成されたバンドギャップレファレンス回路が提案されている（例えば、特許文献２参照。）。
【０００６】
このような従来の定電圧出力回路およびバンドギャップレファレンス回路は、外部電源に接続されるため、外部電源が高電圧である場合、定電圧出力回路およびバンドギャップレファレンス回路を高耐圧素子で構成する必要がある。
【０００７】
これに対して、外部電源電圧を降圧する第１の定電圧出力回路と、第１の定電圧出力回路から出力された定電圧を降圧して内部回路へ供給する第２の定電圧出力回路とを設ける電源回路が提案されている（例えば、特許文献３参照。）。
【０００８】
このように、定電圧出力回路を２段化することにより、後段の定電圧出力回路の電源電圧を低電圧化することができる。
【０００９】
しかし、第２の定電圧出力回路内の基準電圧発生回路は外部電源へ接続されているため、この基準電圧発生回路には高耐圧素子を用いる必要がある。
【００１０】
一般的に、高耐圧のＭＯＳトランジスタは、ゲート酸化膜が厚く、また、ドレインにＬＤＤ（Lightly  Doped  Drain）構造を採用するなど、低耐圧素子に比べて素子サイズが大きく、素子特性の均一性など、ＦＥＴとしての特性が低耐圧素子に比べて劣る。
【００１１】
したがって、そのような高耐圧のＭＯＳトランジスタで構成されたバンドギャップレファレンス回路から得られる基準電圧はバラツキが大きく、結果として、定電圧出力回路の出力電圧も大きく変動してしまう。
【００１２】
一方、定電圧出力回路の出力電圧が低電圧の場合、その出力電圧が印加される回路には低耐圧素子が使用される。低耐圧素子は動作電圧と耐圧との差が小さい。そのため、定電圧出力回路の出力電圧が高電圧側に変動して印加され続けると、低耐圧素子は、経年変化による特性の劣化が生じ、最悪の場合は破壊に至る。
【００１３】
すなわち、基準電圧発生回路に高耐圧素子を用いると、定電圧出力回路の出力電圧の変動が大きくなり、その出力電圧が印加される回路の信頼性の低下をもたらす、という問題が生じる。
【００１４】
また、上述の第２の定電圧出力回路の出力ＭＯＳトランジスタのソース端子へ供給される電圧が、第１の定電圧出力回路により降圧された電圧であるため、出力ＭＯＳトランジスタのソース−ドレイン間電圧が小さく、出力ＭＯＳトランジスタから大きな出力電流を得ることが困難になる、という問題も生じる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００５−３２２１０５号公報  （第６ページ、図１）
【特許文献２】特開２００１−１４７７２５号公報  （第６ページ、図１）
【特許文献３】特開２００３−１８００７３号公報  （第３−４ページ、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
そこで、本発明の目的は、基準電圧生成回路を低耐圧素子で構成することが可能で、かつ大きな出力電流を得ることのできる定電圧出力回路を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一態様によれば、ソース端子が外部電源へ接続され、ドレイン端子が出力端子へ接続される出力用ＭＯＳトランジスタと、前記出力端子の出力電圧を分圧した帰還電圧を生成する分圧部と、前記帰還電圧を基準電圧と比較して、前記帰還電圧が前記基準電圧と一致するよう前記出力用ＭＯＳトランジスタのゲート端子へ印加する電圧を制御する比較器と、前記基準電圧を生成する基準電圧生成部と、前記外部電源の電圧を降圧して、前記出力電圧よりも高く前記基準電圧生成部で使用される素子の耐圧よりも低い中間電圧を生成し、前記基準電圧生成部へ電源電圧として供給する中間電圧生成部とを備えることを特徴とする定電圧出力回路が提供される。
【発明の効果】
【００１８】
本発明によれば、基準電圧生成回路を低耐圧素子で構成することが可能で、かつ大きな出力電流を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例に係る定電圧出力回路の構成の例を示すブロック図。
【図２】本発明の実施例における各電圧と素子の耐圧との関係を示す説明図。
【図３】本発明の実施例の中間電圧生成部の構成の例を示す回路図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例】
【００２１】
図１は、本発明の実施例に係る定電圧出力回路の構成の例を示すブロック図である。
【００２２】
本実施例の定電圧出力回路は、ソース端子が外部電源ＶＤＤへ接続され、ドレイン端子が出力端子ＯＵＴへ接続される出力用のＰ型ＭＯＳトランジスタＰ１と、出力端子ＯＵＴへ出力される出力電圧Ｖｏｕｔを抵抗Ｒ１、Ｒ２で分圧して、帰還電圧Ｖｂを生成する分圧部４と、帰還電圧Ｖｂを基準電圧生成部２で生成される基準電圧Ｖｒｅｆとを比較して、帰還電圧Ｖｂが基準電圧Ｖｒｅｆと一致するよう、出力用のＰ型ＭＯＳトランジスタＰ１のゲート端子へ印加する電圧を制御する比較器３と、を備え、また、基準電圧生成部２へ供給する電源電圧を生成する中間電圧生成部１を備える。
【００２３】
ここで、中間電圧生成部１は、外部電源ＶＤＤを降圧して、出力電圧Ｖｏｕｔよりも高く、基準電圧生成部２で使用される素子の耐圧よりも低い、中間電圧Ｖｍを生成する。
【００２４】
従来は基準電圧を生成する回路を外部電源電圧で駆動していたのに対して、本実施例では、外部電源ＶＤＤを降圧した中間電圧Ｖｍで基準電圧生成部２を駆動するため、基準電圧生成部２を低耐圧素子で構成することができる。
【００２５】
一方、出力用のＰ型ＭＯＳトランジスタＰ１および比較器３は、外部電源ＶＤＤで駆動されるので、高耐圧素子で構成される。
【００２６】
図２に、中間電圧Ｖｍと素子の耐圧との関係を図式化して示す。また、図２には、外部電源ＶＤＤの電圧ＶＤＤ、基準電圧Ｖｒｅｆ、出力電圧Ｖｏｕｔも、併せて示す。中間電圧Ｖｍ、基準電圧Ｖｒｅｆ、出力電圧Ｖｏｕｔは、外部電源ＶＤＤの電圧ＶＤＤがｍｉｎ−ｍａｘ間で変動しても一定の値に制御される。
【００２７】
中間電圧生成部１で生成する中間電圧Ｖｍの値を低耐圧素子の耐圧よりも低く設定することにより、外部電源ＶＤＤの電圧が低耐圧素子の耐圧よりも高くても、基準電圧生成部２を低耐圧素子で構成することができる。
【００２８】
なお、外部電源ＶＤＤに接続されるＰ型ＭＯＳトランジスタＰ１および比較器３は、外部電源ＶＤＤの電圧よりも耐圧が高い高耐圧素子により構成する。
【００２９】
次に、中間電圧生成部１の具体的な回路構成の例を図３に示す。図３では、ダイオードのバンドギャップを利用する回路の例を示している。
【００３０】
図３に示す回路は、バンドギャップレファレンス回路１１と、バンドギャップレファレンス回路１１の出力を入力として、そのミラー出力を中間電圧Ｖｍとして出力するカレントミラー回路１２と、外部電源の立ち上り時に前記中間電圧を出力するスタートアップ回路１３と、を備える。
【００３１】
バンドギャップレファレンス回路１１は、バンドギャップ回路１１１と、差動段１１２と、バイアス部１１３と、から構成される。
【００３２】
バンドギャップ回路１１１は、中間電圧Ｖｍを出力する信号線（以下、Ｖｍ出力線と称す）にソース端子が接続され、ゲート端子が自身のドレイン端子に接続されたＰ型ＭＯＳトランジスタＰ１１と、Ｐ型ＭＯＳトランジスタＰ１１のドレイン端子と接地端子との間に接続された抵抗Ｒ１１と、ソース端子がＶｍ出力線に接続され、ゲート端子がＰ型ＭＯＳトランジスタＰ１１のドレイン端子に接続されたＰ型ＭＯＳトランジスタＰ１２と、Ｐ型ＭＯＳトランジスタＰ１２のドレイン端子と接地端子との間に接続されたダイオードＤ１１と、ソース端子がＶｍ出力線に接続され、ゲート端子がＰ型ＭＯＳトランジスタＰ１１のドレイン端子に接続されたＰ型ＭＯＳトランジスタＰ１３と、Ｐ型ＭＯＳトランジスタＰ１３のドレイン端子に一端が接続された抵抗Ｒ１２と、抵抗Ｒ１２の他端と接地端子との間に接続された、ＰＮ接合面積がダイオードＤ１１とは異なるダイオードＤ１２と、を備える。
【００３３】
差動段１１２は、ソース端子がＶｍ出力線に接続され、ゲート端子が自身のドレイン端子に接続されたＰ型ＭＯＳトランジスタＰ２１と、ドレイン端子がＰ型ＭＯＳトランジスタＰ２１のドレイン端子に接続され、ゲート端子がバンドギャップ回路１１１のＰ型ＭＯＳトランジスタＰ１３のドレイン端子に接続されたＮ型ＭＯＳトランジスタＮ２１と、ソース端子がＶｍ出力線に接続され、ゲート端子がＰ型ＭＯＳトランジスタＰ２１のドレイン端子に接続されたＰ型ＭＯＳトランジスタＰ２２と、ドレイン端子がＰ型ＭＯＳトランジスタＰ２２のドレイン端子に接続され、ゲート端子がバンドギャップ回路１１１のＰ型ＭＯＳトランジスタＰ１２のドレイン端子に接続されたＮ型ＭＯＳトランジスタＮ２２と、ドレイン端子がＮ型ＭＯＳトランジスタＮ２１のソース端子およびＮ型ＭＯＳトランジスタＮ２２のソース端子に共通に接続され、ソース端子が接地端子に接続され、ゲート端子がバイアス部１１３の出力に接続されたＮ型ＭＯＳトランジスタＮ２３と、を備える。
【００３４】
バイアス部１１３は、ソース端子がＶｍ出力線に接続され、ゲート端子がバンドギャップ回路１１１のＰ型ＭＯＳトランジスタＰ１１のドレイン端子に接続されたＰ型ＭＯＳトランジスタＰ３１と、ドレイン端子およびゲート端子がＰ型ＭＯＳトランジスタＰ３１のドレイン端子に接続され、ソース端子が接地端子に接続されたＮ型ＭＯＳトランジスタＮ３１と、を備える。
【００３５】
カレントミラー回路１２は、ソース端子が外部電源ＶＤＤに接続され、ゲート端子が自身のドレイン端子に接続されたＰ型ＭＯＳトランジスタＨＰ１と、ドレイン端子がＰ型ＭＯＳトランジスタＨＰ１のドレイン端子に接続され、ゲート端子が差動段１１２のＰ型ＭＯＳトランジスタＰ２１のドレイン端子に接続されたＮ型ＭＯＳトランジスタＨＮ１と、ソース端子が外部電源ＶＤＤに接続され、ゲート端子がＰ型ＭＯＳトランジスタＨＰ１のドレイン端子に接続され、ドレイン端子がＶｍ出力線に接続されたＰ型ＭＯＳトランジスタＨＰ２と、を備える。
【００３６】
なお、Ｎ型ＭＯＳトランジスタＨＮ１のゲート端子とドレイン端子の間には、位相補償用のキャパシタＣ１１が接続されている。
【００３７】
スタートアップ回路１３は、外部電源ＶＤＤとＶｍ出力線との間に接続されたＮ型ＭＯＳトランジスタＨＮ２と、外部電源ＶＤＤとＮ型ＭＯＳトランジスタＨＮ２のゲート端子との間に接続された抵抗Ｒ１３と、ＭＯＳトランジスタＨＮ２のゲート端子と接地端子との間に直列に接続されたダイオード接続のＰ型ＭＯＳトランジスタＰ４１およびダイオード接続のＮ型ＭＯＳトランジスタＮ４１と、を備える。
【００３８】
次に、図３に示す回路の動作について説明する。
【００３９】
バンドギャップ回路１１１では、Ｐ型ＭＯＳトランジスタＰ１１と、Ｐ型ＭＯＳトランジスタＰ１２およびＰ型ＭＯＳトランジスタＰ１３はカレントミラー回路を構成しており、Ｐ型ＭＯＳトランジスタＰ１１のドレイン端子から出力される電流と同じ大きさの電流が、Ｐ型ＭＯＳトランジスタＰ１２のドレイン端子およびＰ型ＭＯＳトランジスタＰ１３のドレイン端子から、それぞれ出力される。
【００４０】
Ｐ型ＭＯＳトランジスタＰ１１のドレイン端子から出力される電流をＩ（Ｐ１１）とすると、電流Ｉ（Ｐ１１）は、
Ｉ（Ｐ１１）＝（Ｖｍ−Ｖｔｈ（Ｐ１１））／Ｒ１１                    （１）
と、表される。
【００４１】
ここで、Ｖｍは中間電圧Ｖｍの値、Ｖｔｈ（Ｐ１１）はＰ型ＭＯＳトランジスタＰ１１の閾値、Ｒ１１は抵抗Ｒ１１の抵抗値を表す。
【００４２】
Ｐ型ＭＯＳトランジスタＰ１２のドレイン端子およびＰ型ＭＯＳトランジスタＰ１３のドレイン端子から出力される電流も、Ｉ（Ｐ１１）となる。
【００４３】
このドレイン電流が流れたときに、Ｐ型ＭＯＳトランジスタＰ１２のドレイン端子の電圧Ｖｄ（Ｐ１２）、およびＰ型ＭＯＳトランジスタＰ１３のドレイン端子の電圧Ｖｄ（Ｐ１３）は、それぞれ、
Ｖｄ（Ｐ１２）＝ＶＦ１                                              （２）
Ｖｄ（Ｐ１３）＝ＶＦ２＋Ｉ（Ｐ１１）×Ｒ１２                        （３）
と、表される。
【００４４】
ここで、ＶＦ１はダイオードＤ１１の順方向電圧、ＶＦ２はダイオードＤ１２の順方向電圧、Ｒ１２は抵抗Ｒ１２の抵抗値を表す。
【００４５】
差動段１１２は、この電圧Ｖｄ（Ｐ１２）と電圧Ｖｄ（Ｐ１３）を比較し、その差分に応じた電圧を、カレントミラー回路１２のＮ型ＭＯＳトランジスタＨＮ１のゲート端子へ印加する。
【００４６】
カレントミラー回路１２は、Ｎ型ＭＯＳトランジスタＨＮ１のゲート端子へ印加される電圧が変化すると、Ｐ型ＭＯＳトランジスタＨＰ１のドレイン端子に流れる電流が変化し、そのミラー出力であるＰ型ＭＯＳトランジスタＨＰ１のドレイン端子の出力電流も変化する。これにより、Ｐ型ＭＯＳトランジスタＨＰ１のドレイン端子の電圧である中間電圧Ｖｍの値が変化する。
【００４７】
中間電圧Ｖｍの値の変化は、Ｖｄ（Ｐ１２）＝Ｖｄ（Ｐ１３）となったときに、平衡状態となる。すなわち、式（２）、（３）より
ＶＦ１＝ＶＦ２＋Ｉ（Ｐ１１）×Ｒ１２                                （４）
が成り立つときに、中間電圧Ｖｍの値は安定する。
【００４８】
このときの中間電圧Ｖｍは、式（４）に式（１）を代入して、
Ｖｍ＝Ｖｔｈ（Ｐ１１）＋（ＶＦ１−ＶＦ２）×Ｒ１１／Ｒ１２          （５）
と、表される。
【００４９】
ここで、ダイオードＤ１１のＰＮ接合面積をＡ１、ダイオードＤ１２のＰＮ接合面積をＡ２とし、ダイオードＤ１２のＰＮ接合面積をダイオードＤ１１のＰＮ接合面積よりも大きくする（Ａ２＞Ａ１）と、熱電圧ＶＴを用いて、（ＶＦ１−ＶＦ２）は、
ＶＦ１−ＶＦ２＝ＶＴ×ｌｎ（Ａ２／Ａ１）                            （６）
と、表される。
【００５０】
そこで、式（５）に式（６）を代入すると、中間電圧Ｖｍは、
Ｖｍ＝Ｖｔｈ（Ｐ１１）＋ＶＴ×ｌｎ（Ａ２／Ａ１）×Ｒ１１／Ｒ１２    （７）
と、表される。
【００５１】
これより、Ｐ型ＭＯＳトランジスタＰ１１の閾値Ｖｔｈ（Ｐ１１）、ダイオードＤ１２とダイオードＤ１１のＰＮ接合面積の比Ａ２／Ａ１、抵抗Ｒ１１と抵抗Ｒ１２の抵抗値の比Ｒ１１／Ｒ１２を適切に設定することにより、中間電圧Ｖｍを所望の値に設定することができる。
【００５２】
ただし、バンドギャップレファレンス回路１１の起動には、Ｐ型ＭＯＳトランジスタＰ１１に電流が流れることが必要である。そこで、外部電源ＶＤＤの立ち上がり時には、スタートアップ回路１３からＶｍ出力線に電圧を印加し、Ｐ型ＭＯＳトランジスタＰ１１に電流が流れるようにする。
【００５３】
スタートアップ回路１３は、Ｎ型ＭＯＳトランジスタＨＮ２のゲート端子に、外部電源ＶＤＤに接続された抵抗Ｒ１３と、接地端子との間に直列に接続されたダイオード接続のＰ型ＭＯＳトランジスタＰ４１およびダイオード接続のＮ型ＭＯＳトランジスタＮ４１とが接続されている。
【００５４】
そこで、Ｎ型ＭＯＳトランジスタＨＮ２の閾値をＶｔｈ（ＨＮ２）、Ｐ型ＭＯＳトランジスタＰ４１の閾値をＶｔｈ（Ｐ４１）、Ｎ型ＭＯＳトランジスタＮ４１の閾値をＶｔｈ（Ｎ４１）として、Ｐ型ＭＯＳトランジスタＰ１１の閾値Ｖｔｈ（Ｐ１１）に対して、
Ｖｔｈ（Ｐ４１）＋Ｖｔｈ（Ｎ４１）−Ｖｔｈ（ＨＮ２）＞Ｖｔｈ（Ｐ１１）
となるように、それぞれのＭＯＳトランジスタのアスペクト比および抵抗Ｒ１３の抵抗値を設定する。これにより、外部電源ＶＤＤが立ち上がると、Ｖｍ出力線に、Ｐ型ＭＯＳトランジスタＰ１１のＶＧＳ（ゲート−ソース間電圧）として十分な電圧が印加される。
【００５５】
このときのＶｍ出力線の電圧は、式（５）で示される、平衡状態での中間電圧Ｖｍに比べて低い値であり、平衡状態に近づく過程で、Ｎ型ＭＯＳトランジスタＨＮ２は非導通となる。
【００５６】
このようにして、中間電圧生成部１は、外部電源ＶＤＤの立ち上がり当初は、スタートアップ回路１３で発生させた電圧を中間電圧Ｖｍとして出力し、差動段１１２の動作により平衡状態に至った後は、式（７）で表される任意の電圧を中間電圧Ｖｍとして出力することができる。
【００５７】
そこで、中間電圧Ｖｍを低耐圧素子の耐圧よりも低く設定すると、中間電圧生成部１により電源電圧が供給される基準電圧生成部２を低耐圧素子で構成することができる。
【００５８】
また、中間電圧生成部１の内部においても、バンドギャップレファレンス回路１１は中間電圧Ｖｍにより駆動されるので、バンドギャップレファレンス回路１１も低耐圧素子で構成することができる。
【００５９】
すなわち、中間電圧生成部１は、外部電源ＶＤＤで駆動される、Ｐ型ＭＯＳトランジスタＨＰ１、Ｐ型ＭＯＳトランジスタＨＰ２、Ｎ型ＭＯＳトランジスタＨＮ１、Ｎ型ＭＯＳトランジスタＨＮ２およびキャパシタＣ１１のみを高耐圧素子とし、それ以外を低耐圧素子とする、構成が可能である。
【００６０】
このような本実施例によれば、中間電圧生成部１により低耐圧素子の耐圧よりも低い中間電圧Ｖｍを生成することができるので、中間電圧Ｖｍが電源電圧として供給される基準電圧生成部２を低耐圧素子で構成することができる。
【００６１】
基準電圧生成部２を低耐圧素子で構成することにより、基準電圧Ｖｒｅｆのバラツキが減少し、出力電圧Ｖｏｕｔの変動を抑制することができる。
【００６２】
出力電圧Ｖｏｕｔの変動が抑制されることにより、出力電圧Ｖｏｕｔが印加される回路へかかるストレスが緩和され、その回路の信頼性を向上させることができる。
【００６３】
また、出力用のＰ型ＭＯＳトランジスタＰ１のソース端子を外部電源ＶＤＤへ接続することができるため、出力用のＰ型ＭＯＳトランジスタＰ１のソース−ドレイン間電圧を大きくすることができ、そのドレイン端子から大きな出力電流を流すことができる。
【００６４】
さらに、中間電圧生成部１のバンドギャップレファレンス回路１１を中間電圧Ｖｍにより駆動することができるので、バンドギャップレファレンス回路１１を低耐圧素子で構成することができ、高耐圧素子の使用割合を大きく減らすことができる。
【符号の説明】
【００６５】
１  中間電圧生成部
２  基準電圧生成部
３  比較器
４  分圧部
１１  バンドギャップレファレンス回路
１１１  バンドギャップ回路
１１２  差動段
１１３  バイアス部
１２  カレントミラー回路
１２  スタートアップ回路
Ｐ１、Ｐ１１〜Ｐ１３、Ｐ２１、Ｐ２２、Ｐ３１、Ｐ４１、ＨＰ１、ＨＰ２  Ｐ型ＭＯＳトランジスタ
Ｎ２１〜Ｎ２３、Ｎ３１、Ｎ４１、ＨＮ１、ＨＮ２  Ｎ型ＭＯＳトランジスタ
Ｄ１１、Ｄ１２  ダイオード
Ｒ１、Ｒ２、Ｒ１１〜Ｒ１３  抵抗
Ｃ１、Ｃ１１  キャパシタ
【図１】
2011150547.tif 000003
【図２】
2011150547.tif 000004
【図３】
2011150547.tif 000005