(57)【要約】【課題】スイッチトキャパシタ回路におけるシングル／差動変換時の演算増幅器の同相入力変動を抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を実現する。【解決手段】サンプリングモード時とホールドモード時とで演算増幅器１１０の入力側のキャパシタＣ１〜Ｃ４をスイッチ回路ＳＷで切り換えて単相入力信号を差動出力信号に変換するについて、サンプルモード時にサンプリング用キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の一端側に供給する第２の入力信号（電圧ＶＨ）を第１の信号入力電圧ＶＩＰと第１の参照信号電圧ＶＩＮの中間の電圧とするような電圧生成部２０を設けた。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号を受ける第１の入力用導体部と第１の参照信号を受ける第１の参照信号入力用導体部との間に供給される単相信号を差動信号に変換して該差動信号を反転出力用導体部および非反転出力用導体部間に出力するスイッチトキャパシタ回路であって、
差動出力を前記反転出力用導体部および非反転出力用導体部間に出力する演算増幅器と、サンプリングモードにおいて前記演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる一の帰還用キャパシタと、前記サンプリングモードにおいて前記第１の入力用導体部と前記演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照信号入力用導体部と前記演算増幅器の非反転入力用導体部間に接続されるように接続状態が切換えられるＮ（Ｎは自然数）個の第１群の非帰還用キャパシタと、前記サンプリングモードにおいて前記演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる他の帰還用キャパシタと、前記サンプリングモードにおいて前記第１の参照信号入力用導体部と前記演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照信号入力用導体部と前記演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられるＮ個の第２群の非帰還用キャパシタと、前記一の帰還用キャパシタおよび前記第１群の非帰還用キャパシタの各該当端部と前記演算増幅器の非反転入力用導体部との接続点である第１接続点、および、前記第２群の非帰還用キャパシタおよび前記他の帰還用キャパシタの各該当端部と前記演算増幅器の反転入力用導体部との接続点である第２接続点との両接続点に前記サンプリングモードにおいて前記入力信号と前記第１の参照信号との中間電位に相当する電圧を印加し前記ホールドモードにおいて当該印加を解除する電圧印加切換え部と、前記サンプリングモードおよび前記ホールドモードにおける、前記各キャパシタの接続状態および前記電圧印加切替え部による前記電圧の印加状態を所定の制御信号に応答して切換えるスイッチ回路と、を備えたスイッチトキャパシタアンプ部と、
前記第１の入力用導体部に印加される入力信号電圧と前記第１の参照信号入力用導体部に印加される第１の参照電圧との差分の電圧を分圧して前記中間電位に相当する電圧を生成し前記電圧印加切替え部に供給する電圧生成部と、
を備えていることを特徴とするスイッチトキャパシタ回路。
【請求項２】
前記電圧生成部は、前記入力信号電圧と前記１の参照電圧との差分の電圧を分圧するための第１の抵抗および第２の抵抗の直列接続体と、前記入力用導体部と前記直列接続体の一端との間に介挿された第１のバッファアンプと、前記第１の参照信号入力用導体部と前記直列接続体の他端との間に介挿された第２のバッファアンプと、前記直列接続体の接続中点と前記第２の入力用導体部との間に介挿された分圧出力バッファアンプと、を備えていることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項３】
前記電圧生成部は、前記入力信号電圧と前記１の参照電圧との差分の電圧を分圧するために一端が前記入力用導体部に接続され他端が前記第１の参照信号入力用導体部に接続された第１の抵抗および第２の抵抗の直列接続体と、前記直列接続体の接続中点と前記２の入力用導体部との間に介挿された分圧出力バッファアンプと、を備えていることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項４】
前記電圧生成部は、前記入力信号電圧と前記１の参照電圧との差分の電圧を分圧するために一端が前記入力用導体部に接続され他端が前記第１の参照信号入力用導体部に接続され且つ接続中点が前記２の入力用導体部に接続された第１の抵抗および第２の抵抗の直列接続体を備えていることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【請求項５】
前記スイッチ回路における切換え動作を制御するための前記制御信号を生成するように構成され、前記スイッチトキャパシタ回路に関連した回路系を統括的に制御する制御信号をも生成するように構成されたシステムコントローラを更に備えたことを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路に関し、特に演算増幅器の同相入力変動を効果的に抑制することが可能なシングル／差動変換回路として適用されるスイッチトキャパシタ回路に関する。
【背景技術】
【０００２】
図６は、スイッチトキャパシタ回路を用いたシングル／差動変換回路の従来における一般的な構成を示す回路図である。
図示のスイッチトキャパシタ回路は、入力信号ＶＩＰを受ける入力用導体部１００と、第１の参照電圧ＶＩＮを受ける第１の参照信号入力用導体部１０１との間に供給される単相信号を差動信号に変換して該差動信号を演算増幅器１１０の反転出力用導体部１１１および非反転出力用導体部１１２の間に出力するシングル／差動変換回路として機能する。
【０００３】
演算増幅器１１０は非反転入力用導体部（＋）、反転入力用導体部（−）、反転出力用導体部（−）１１１、および、非反転出力用導体部（＋）１１２を有すると共に、図示しないコモンモードフィードバック回路を内蔵している。
以下の説明では、演算増幅器１１０に関し、非反転入力用導体部（＋）への入力信号をＶｘ、反転入力用導体部（−）への入力信号をＶｙ、反転出力用導体部（−）１１１からの出力信号をＶＯＰ、非反転出力用導体部（＋）１１２からの出力信号をＶＯＮと表記する。
【０００４】
演算増幅器１１０の入力側の回路および帰還回路に関連して、図示のように、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４と、これらキャパシタの接続状態を切換えるスイッチＳＷ１〜スイッチＳＷ１０を含んで構成されるスイッチ回路ＳＷが設けられている。
上述のシングル／差動変換回路におけるサンプリングモードとホールドモードとにおけるこれらキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の接続状態が、スイッチ回路の各スイッチＳＷ１〜スイッチＳＷ１０によって切換えられる。
【０００５】
スイッチ回路ＳＷの切換えは図４のタイミングチャートに示す制御信号φ１およびφ２によって制御される。
制御信号φ１はサンプリングモードにおいて"Ｈ"となり、ホールドモードにおいて"Ｌ"となる。他方、制御信号φ２は、サンプリングモードにおいて"Ｌ"であり、ホールドモードにおいて"Ｈ"となる。各スイッチＳＷ１〜スイッチＳＷ１０は、自己に供給される制御信号が"Ｈ"のときにオン、"Ｌ"のときにオフとなる。
【０００６】
このため、サンプリングモードにおいて、制御信号φ１に対応する各スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオンになり、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８はオフとなる。
従って、キャパシタＣ１は、サンプリングモードにおいて、一端がスイッチＳＷ１を通して入力用導体部１００に接続される。同時に、キャパシタＣ２の一端がスイッチＳＷ３を通して入力用導体部１００に接続される。このとき、キャパシタＣ１およびＣ２の各他端側はＳＷ９を通して第２の参照電圧入力用導体部１０２に接続される。
【０００７】
従って、サンプリングモードにおいて、キャパシタＣ１およびＣ２の各一端側には入力信号ＶＩＰが印加され各他端側には第２の参照電圧ＶＣＭが印加されて、電圧ＶＩＰ−ＶＣＭによって充電される。
一方、キャパシタＣ４は、サンプリングモードにおいて、一端がスイッチＳＷ７を通して第１の参照信号入力用導体部１０１に接続される。同時に、キャパシタＣ３の一端がスイッチＳＷ６を通して第１の参照信号入力用導体部１０１に接続される。このとき、キャパシタＣ４およびＣ３の各他端側はＳＷ１０を通して第２の参照電圧入力用導体部１０２に接続される。
【０００８】
従って、サンプリングモードにおいて、キャパシタＣ４およびＣ３の各一端側には第１の参照電圧ＶＩＮが印加され各他端側には第２の参照電圧ＶＣＭが印加されて、電圧ＶＩＮ−ＶＣＭによって充電される。
尚、以下の説明においては、便宜上、上述の各キャパシタとそれらの各容量値については同じ符号、Ｃ１、Ｃ２、Ｃ３、および、Ｃ４を用いて表記する。
【０００９】
サンプリングモードにおいて、各キャパシタは上述のように充電されるため、それらの各容量Ｃ１、Ｃ２、Ｃ３、および、Ｃ４における電荷量Ｑ１、Ｑ２、Ｑ３、および、Ｑ４は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＣＭ）  ………（１）
Ｑ２＝Ｃ２（ＶＩＰ−ＶＣＭ）  ………（２）
Ｑ３＝Ｃ３（ＶＩＮ−ＶＣＭ）  ………（３）
Ｑ４＝Ｃ４（ＶＩＮ−ＶＣＭ）  ………（４）
サンプリングモードにおいて、反転出力用導体部１１１と非反転出力用導体部１１２とは内部のコモンモードフィードバック回路によって短絡されており両出力用導体部からは所定の定電圧ＶＣＭに近い電圧が出力される。
【００１０】
一方、ホールドモードにおいては、φ２が"Ｈ"となり、スイッチＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８がオン、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオフとなる。
この状態で、キャパシタＣ１の一端に上述の出力信号ＶＯＰが印加され、キャパシタＣ４の一端に上述の出力信号ＶＯＮが印加されてネガティブフィードバックがかかり、演算増幅器１１０の非反転入力用導体部と反転入力用導体部とは仮想短絡状態（Ｖｘ≒Ｖｙ）になる。
【００１１】
また、キャパシタＣ２およびＣ３の各一端側に第２の参照電圧ＶＣＭが印加される。
ホールドモードにおいて、各キャパシタには上述のように電圧が印加されるため、それらの各容量Ｃ１、Ｃ２、Ｃ３、および、Ｃ４に充電される電荷量Ｑ１、Ｑ２、Ｑ３、および、Ｑ４についてはそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−Ｖｘ）  ………（５）
Ｑ２＝Ｃ２（ＶＣＭ−Ｖｘ）  ………（６）
Ｑ３＝Ｃ３（ＶＣＭ−Ｖｙ）  ………（７）
Ｑ４＝Ｃ４（ＶＯＮ−Ｖｙ）  ………（８）
【００１２】
サンプリングモードとホールドモードでＱ１とＱ２の総電荷量、Ｑ３とＱ４の総電荷量は一定なので、Ｃ１＝Ｃ４＝Ｃａ、Ｃ２＝Ｃ３＝Ｃｂのとき出力の差動電圧ＶＯＰ―ＶＯＮは次式のようになる。
ＶＯＰ−ＶＯＮ＝（Ｃａ＋Ｃｂ）／Ｃａ×（ＶＩＰ−ＶＩＮ）
＋（Ｃａ＋Ｃｂ）／Ｃａ×（Ｖｘ−Ｖｙ）
………（９）
【００１３】
既述のとおり、ホールドモードでは非反転入力用導体部（電圧Ｖｘ）と反転入力用導体部（電圧Ｖｙ）とは仮想短絡状態（Ｖｘ≒Ｖｙ）になっているので、差動出力ＶＯＰ−ＶＯＮは（９）より次式のようになりシングル／差動変換動作を行うことができる。
ＶＯＰ−ＶＯＮ＝（Ｃａ＋Ｃｂ）／Ｃａ×（ＶＩＰ−ＶＩＮ）
………（１０）
【００１４】
ここで入力信号の同相成分（以下、同相入力という）について考察すると、上述した従来のスイッチトキャパシタ回路でのシングル／差動変換動作においては、サンプリングモードのスイッチトキャパシタ回路の同相入力（ＶＩＰ＋ＶＩＮ）／２および、各容量の値、ＣａおよびＣｂに依存してホールドモードの演算増幅器１１０の同相入力（ＶＸ＋ＶＹ）／２が大きく変動する（以下、演算増幅器１１０の同相入力変動と記載）という問題があり、その変化量は（１０）より次式のようになる。
（ＶＸ＋ＶＹ）／２
＝Ｃａ／[２（Ｃａ＋Ｃｂ）]×（ＶＯＰ＋ＶＯＮ）
−１／２×（ＶＩＰ＋ＶＩＮ）
＋（Ｃａ＋２Ｃｂ）／（Ｃａ＋Ｃｂ）×ＶＣＭ
………（１１）
【００１５】
図６における演算増幅器１１０の回路構成の例を図７に示し、このような構成の演算増幅器に関して、上述のサンプリングモードにおけるスイッチトキャパシタ回路の同相入力（ＶＩＰ＋ＶＩＮ）／２、および、ホールドモードにおける演算増幅器１１０の同相入力（Ｖｘ＋Ｖｙ）／２が及ぼす影響について以下に説明する。
図７に示す演算増幅器は、初段にＭＯＳトランジスタＭ１〜Ｍ９で構成されるテレスコピック型のゲイン段を有し、後段にＭＯＳトランジスタＭ１０〜Ｍ１４で構成されるスイング段を有する２ステージの形式をとる。
【００１６】
演算増幅器の後段で出力スイングを限界まで確保すると、後段の同相入力レベル（ＶＭＰ＋ＶＭＮ）／２は次式のようになる。尚、ここでは、ＭＯＳトランジスタのドレイン−ソース間電圧をＶｄｓとし、この後に該当するＭＯＳトランジスタを特定する符号を括弧書きにて添えるように表記する。同様にＭＯＳトランジスタのゲート−ソース間電圧をＶｇｓとし、この後に該当するＭＯＳトランジスタを特定する符号を括弧書きにて添えるように表記する。閾値電圧Ｖｔｈについても同様である。
（ＶＭＰ＋ＶＭＮ）／２
＝Ｖｄｓ（Ｍ１０）＋Ｖｇｓ（Ｍ１１（Ｍ１２））
＝ＶＯＮ（Ｍ１０）＋ＶＯＮ（Ｍ１１（Ｍ１２））＋Ｖｔｈ（Ｍ１１（Ｍ１２）
＝２ＶＯＮ＋Ｖｔｈ  ………（１２）
【００１７】
Ｍ３、Ｍ４のＶｄｓにも十分なＶＯＮを与えるとすると、Ｍ３、Ｍ４のソース電圧は
（ＶＭＰ＋ＶＭＮ）／２−ＶＯＮ（Ｍ３（Ｍ４））＝ＶＯＮ＋Ｖｔｈ……（１３）
となり、初段の入力差動対Ｍ１、Ｍ２が飽和領域で動作するための同相入力レベル（Ｖｘ＋Ｖｙ）／２の上限は、Ｍ１（Ｍ２）のドレイン電圧ＶＯＮ＋ＶｔｈにＭ１（Ｍ２）の閾値電圧Ｖｔｈを足した値となる。
（Ｖｘ＋Ｖｙ）／２（ＭＡＸ）＝ＶＯＮ＋Ｖｔｈ＋Ｖｔｈ（Ｍ１（Ｍ２））
＝ＶＯＮ＋２Ｖｔｈ  ………（１４）
【００１８】
一方、初段の入力差動対Ｍ１、Ｍ２が飽和領域で動作するための同相入力レベル（Ｖｘ＋Ｖｙ）／２の下限は次式のようになる。
（Ｖｘ＋Ｖｙ）／２（ＭＩＮ）
＝Ｖｄｓ（Ｍ９）＋Ｖｇｓ（Ｍ１（Ｍ２））
＝ＶＯＮ（Ｍ９）＋ＶＯＮ（Ｍ１（Ｍ２））＋Ｖｔｈ（Ｍ１（Ｍ２））
＝２ＶＯＮ＋Ｖｔｈ  ………（１５）
従って、この演算増幅器の全てのＭＯＳトランジスタが飽和領域で動作する同相入力（Ｖｘ＋Ｖｙ）／２の範囲は、（１４）−（１５）より
ＶＯＮ＋２Ｖｔｈ−（２ＶＯＮ＋Ｖｔｈ）＝Ｖｔｈ−ＶＯＮ  ………（１６）
となる。
【００１９】
このように全てのＭＯＳトランジスタが飽和領域で動作するための同相入力の範囲が狭い演算増幅器を用いてシングル／差動変換動作を行うと、スイッチトキャパシタ回路の同相入力（ＶＩＰ＋ＶＩＮ）／２が高く演算増幅器の同相入力（Ｖｘ＋Ｖｙ）／２が２ＶＯＮ＋Ｖｔｈより低いときはＭ９が飽和領域から外れてしまう。
また、逆に（ＶＩＰ＋ＶＩＮ）／２が低く（Ｖｘ＋Ｖｙ）／２がＶＯＮ＋Ｖｔｈより高いときはＭＯＳトランジスタＭ１、Ｍ２が飽和領域から外れてしまい、低電源電圧での変換、または高速の変換が困難になるという問題がある。
【００２０】
入力信号の同相成分の変動を防止する回路技術が提案されている（例えば特許文献１参照）。
特許文献１の提案では、第１及び第２のクロックでスイッチトキャパシタ回路における複数のスイッチを制御して、演算増幅器に負帰還を施すキャパシタと入力信号をサンプルするキャパシタとをスイッチで切り換える。
この提案の場合、第１のクロックがオンの時に演算増幅器の入出力をショートして、サミングノードの電位と入力電圧との差をサンプル容量にチャージしておく。そして、第２のクロックがオンの時にスイッチが動作点を決定する参照電圧に接続され、サンプル容量と帰還容量との比によって増幅し出力するサンプルホールド回路において、補正回路を設け、入力信号のコモン電圧と参照電圧に応じた制御信号を演算増幅器に供給し、同相入力の変動を防止するようにしている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００６−１２１３０７号公報（要約；段落００１１；段落００１５；図１等）
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、特許文献１の技術では、サンプルホールド回路のホールドモードのときの出力電圧から同相電圧のズレを検出するため、演算増幅器の同相入力レベルの変化分の補正は１周期後のホールドモードに行われる。このため、大信号入力時のシングル／差動変換において、補正が追従できず、図６の従来例と同様に高速の変換が困難になるという技術課題を残している。
本発明は上述のような状況に鑑みてなされたものであり、スイッチトキャパシタ回路におけるシングル／差動変換時の演算増幅器の同相入力変動を抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するべく、本願では次に列記するようなスイッチトキャパシタ回路を提案する。
（１）入力信号を受ける第１の入力用導体部と第１の参照信号を受ける第１の参照信号入力用導体部との間に供給される単相信号を差動信号に変換して該差動信号を反転出力用導体部および非反転出力用導体部間に出力するスイッチトキャパシタ回路であって、
差動出力を前記反転出力用導体部および非反転出力用導体部間に出力する演算増幅器と、サンプリングモードにおいて前記演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる一の帰還用キャパシタと、前記サンプリングモードにおいて前記第１の入力用導体部と前記演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照信号入力用導体部と前記演算増幅器の非反転入力用導体部間に接続されるように接続状態が切換えられるＮ（Ｎは自然数）個の第１群の非帰還用キャパシタと、前記サンプリングモードにおいて前記演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる他の帰還用キャパシタと、前記サンプリングモードにおいて前記第１の参照信号入力用導体部と前記演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照信号入力用導体部と前記演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられるＮ個の第２群の非帰還用キャパシタと、前記一の帰還用キャパシタおよび前記第１群の非帰還用キャパシタの各該当端部と前記演算増幅器の非反転入力用導体部との接続点である第１接続点、および、前記第２群の非帰還用キャパシタおよび前記他の帰還用キャパシタの各該当端部と前記演算増幅器の反転入力用導体部との接続点である第２接続点との両接続点に前記サンプリングモードにおいて前記入力信号と前記第１の参照信号との中間電位に相当する電圧を印加し前記ホールドモードにおいて当該印加を解除する電圧印加切換え部と、前記サンプリングモードおよび前記ホールドモードにおける、前記各キャパシタの接続状態および前記電圧印加切替え部による前記電圧の印加状態を所定の制御信号に応答して切換えるスイッチ回路と、を備えたスイッチトキャパシタアンプ部と、
前記第１の入力用導体部に印加される入力信号電圧と前記第１の参照信号入力用導体部に印加される第１の参照電圧との差分の電圧を分圧して前記中間電位に相当する電圧を生成し前記電圧印加切替え部の電圧入力用導体部に供給する電圧生成部と、
を備えていることを特徴とするスイッチトキャパシタ回路。
【００２４】
上記（１）のスイッチトキャパシタ回路では、そのスイッチトキャパシタ部におけるスイッチ回路が、次のように、各該当するキャパシタの接続状態を切換える。
即ち、一の帰還用キャパシタは、サンプリングモードにおいて反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成せず且つホールドモードにおいて前記演算増幅器の反転出力用導体部から非反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる。
また、第１群の非帰還用キャパシタは、サンプリングモードにおいて前記第１の入力用導体部と前記演算増幅器の非反転入力用導体部間に接続され且つ前記ホールドモードにおいて所定の第２の参照電圧入力用導体部と前記演算増幅器の非反転入力用導体部間に接続される。
【００２５】
更に、サンプリングモードにおいて他の帰還用キャパシタは、前記演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成せず且つ前記ホールドモードにおいて前記演算増幅器の非反転出力用導体部から反転入力用導体部への容量性帰還回路を形成するように接続状態が切換えられる。
更にまた、第２群の非帰還用キャパシタは、サンプリングモードにおいて所定の第１の参照信号入力用導体部と前記演算増幅器の反転入力用導体部間に接続され且つ前記ホールドモードにおいて前記第２の参照電圧入力用導体部と前記演算増幅器の反転入力用導体部間に接続されるように接続状態が切換えられる。
【００２６】
また、電圧印加切替え部で、前記一の帰還用キャパシタおよび前記第１群の非帰還用キャパシタの各該当端部と前記演算増幅器の非反転入力用導体部との接続点である第１接続点、および、前記第２群の非帰還用キャパシタおよび前記他の帰還用キャパシタの各該当端部と前記演算増幅器の反転入力用導体部との接続点である第２接続点との両接続点に前記サンプリングモードにおいて前記入力信号と前記第１の参照信号との中間電位に相当する電圧を印加し前記ホールドモードにおいて当該印加を解除するように前記中間電位に相当する電圧の印加および解除を切換える。
更に、電圧生成部が、前記第１の入力用導体部に印加される入力信号電圧と前記第１の参照信号入力用導体部に印加される第１の参照電圧との差分の電圧を分圧して前記中間電位に相当する電圧を生成し前記電圧印加切替え部の電圧入力用導体部に供給する。
【００２７】
（２）前記電圧生成部は、前記入力信号電圧と前記１の参照電圧との差分の電圧を分圧するための第１の抵抗および第２の抵抗の直列接続体と、前記入力用導体部と前記直列接続体の一端との間に介挿された第１のバッファアンプと、前記第１の参照信号入力用導体部と前記直列接続体の他端との間に介挿された第２のバッファアンプと、前記直列接続体の接続中点と前記電圧印加切替え部の電圧入力用導体部との間に介挿された分圧出力バッファアンプと、を備えていることを特徴とする（１）のスイッチトキャパシタ回路。
【００２８】
上記（２）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、第１の抵抗および第２の抵抗の直列接続体によって前記入力信号電圧と前記１の参照電圧との差分の電圧を分圧する。この場合、前記入力用導体部から第１のバッファアンプを介して前記直列接続体の一端に電圧が印加され、また、前記第１の参照信号入力用導体部から第２のバッファアンプを介して前記直列接続体の他端に電圧が印加される。そして、前記直列接続体の接続中点から分圧出力バッファアンプを介して前記電圧印加切替え部の電圧入力用導体部に該分圧による電圧を供給する。
【００２９】
（３）前記電圧生成部は、前記入力信号電圧と前記１の参照電圧との差分の電圧を分圧するために一端が前記入力用導体部に接続され他端が前記第１の参照信号入力用導体部に接続された第１の抵抗および第２の抵抗の直列接続体と、前記直列接続体の接続中点と前記電圧印加切替え部の電圧入力用導体部との間に介挿された分圧出力バッファアンプと、を備えていることを特徴とする（１）のスイッチトキャパシタ回路。
【００３０】
上記（３）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、一端が前記入力用導体部に接続され他端が前記第１の参照信号入力用導体部に接続された第１の抵抗および第２の抵抗の直列接続体によって前記入力信号電圧と前記１の参照電圧との差分の電圧を分圧する。また、前記直列接続体の接続中点から分圧出力バッファアンプを介して前記電圧印加切替え部の電圧入力用導体部に該分圧による電圧を供給する。
【００３１】
（４）前記電圧生成部は、前記入力信号電圧と前記１の参照電圧との差分の電圧を分圧するために一端が前記入力用導体部に接続され他端が前記第１の参照信号入力用導体部に接続され且つ接続中点が前記電圧印加切替え部の電圧入力用導体部に接続された第１の抵抗および第２の抵抗の直列接続体を備えていることを特徴とする（１）のスイッチトキャパシタ回路。
上記（４）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、一端が前記入力用導体部に接続され他端が前記第１の参照信号入力用導体部に接続され且つ接続中点が前記２の入力用導体部に接続された第１の抵抗および第２の抵抗の直列接続体によって前記入力信号電圧と前記１の参照電圧との差分の電圧を分圧し、該分圧によって得た電圧を前記直列接続体の接続中点から前記電圧印加切替え部の電圧入力用導体部に該分圧による電圧を供給する。
【００３２】
（５）前記スイッチ回路における切換え動作を制御するための前記制御信号を生成するように構成され、前記スイッチトキャパシタ回路に関連した回路系を統括的に制御する制御信号をも生成するように構成されたシステムコントローラを更に備えたことを特徴とする（１）のスイッチトキャパシタ回路。
上記（５）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、当該スイッチトキャパシタ回路に関連した回路系を統括的に制御する制御信号をも生成するように構成されたシステムコントローラによって、関連した回路系全体の動作のタイミングが最適化され得る。
【発明の効果】
【００３３】
本発明によれば、スイッチトキャパシタ回路におけるシングル／差動変換時の演算増幅器の同相入力変動を抑制し、低電源電圧での変換、または高速の変換にも対応することが可能なスイッチトキャパシタ回路を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明のスイッチトキャパシタ回路の第１の実施の形態の構成を示す回路図である。
【図２】本発明のスイッチトキャパシタ回路の第２の実施の形態の構成を示す回路図である。
【図３】本発明のスイッチトキャパシタ回路の第３の実施の形態の構成を示す回路図である。
【図４】スイッチトキャパシタ回路の動作モードを切換える制御信号を表すタイミングチャートである。
【図５】本発明のスイッチトキャパシタ回路を用いたシングル／差動変換回路の閉ループ利得を任意に選択可能にする構成について説明するための図である。
【図６】スイッチトキャパシタ回路を用いたシングル／差動変換回路の従来における一般的な構成を示す回路図である。
【図７】スイッチトキャパシタ回路に適用される演算増幅器の構成例を示す回路図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明のスイッチトキャパシタ回路の第１の実施の形態の構成を示す回路図である。
このスイッチトキャパシタ回路１は、入力信号ＶＩＰを受ける第１の入力用導体部１００と第１の参照電圧ＶＩＮを受ける第１の参照信号入力用導体部１０１との間に供給される単相信号を差動信号（ＶＯＰ−ＶＯＮ）に変換して該差動信号を反転出力用導体部１１１および非反転出力用導体部１１２間に出力する。
【００３６】
第１の参照電圧ＶＩＮは任意のＤＣ電圧であればよい。但し、シングル／差動変換という観点から、入力信号ＶＩＰの基準（０）レベルを入力するのが一般的である。
差動出力（ＶＯＰ−ＶＯＮ）を反転出力用導体部１１１および非反転出力用導体部１１２間に出力する演算増幅器１１０が設けられ、この演算増幅器１１０の入力側に複数のキャパシタ（図１の例ではＣ１〜Ｃ４）が設けられている。
【００３７】
また、演算増幅器１１０の反転入力と非反転入力は、サンプリングモードにおいて第２の入力用導体部１０３に接続され、ホールドモード時において第２の入力用導体部１０３と切り離されるように切換えられる。
更に、スイッチトキャパシタ回路１の動作モードがサンプリングモードにあるかホールドモードにあるかに応じてこれらのキャパシタの接続状態を切換えるスイッチ回路ＳＷが設けられている。
【００３８】
上述のキャパシタのうちの一のものは、サンプリングモードにおいて一端が入力用導体部１００に接続され他端側が演算増幅器１１０の非反転入力用導体部（＋）に接続され且つホールドモードにおいて該一端が演算増幅器１１０の反転出力用導体部（−）に接続されるように接続状態が切換えられて演算増幅器１１０の反転出力用導体部（−）から非反転入力用導体部（＋）への帰還回路を形成す帰還用キャパシタＣ１を成している。
【００３９】
上述のキャパシタのうち帰還用キャパシタＣ１に該当しないＮ（Ｎは自然数）個の第１群の非帰還用キャパシタ（図１の例ではＮ＝１、即ち、一つのキャパシタＣ２）は、サンプリングモードにおいて、帰還用キャパシタＣ１と並列に接続され、且つ、ホールドモードにおいて、第２の参照電圧入力用導体部１０２と、演算増幅器１１０の非反転入力用導体部（＋）間に接続されるように接続状態が切換えられる。後述するように第２の参照電圧入力用導体部１０２の電位は、反転出力用導体部１１１の電位と非反転出力用導体部１１２の電位との中間の電位ＶＣＭである。
【００４０】
更に、上述のキャパシタのうちの他の一のものは帰還用キャパシタＣ４として用いられ、該帰還用キャパシタＣ４は、サンプリングモードにおいて一端が第１の参照信号入力用導体部１０１に接続され他端側が演算増幅器１１０の反転入力用導体部（−）に接続され且つホールドモードにおいて該一端が演算増幅器１１０の非反転出力用導体部（＋）に接続されるように接続状態が切換えられて、演算増幅器１１０の非反転出力用導体部（＋）から反転入力用導体部（−）への帰還回路を形成する。
【００４１】
また、上述のキャパシタのうち帰還用キャパシタＣ４に該当しないＮ（Ｎは自然数）個の第２群の非帰還用キャパシタ（図１の例ではＮ＝１、即ち、一つのキャパシタＣ３）は、サンプリングモードにおいて帰還用キャパシタＣ４と並列に接続され且つホールドモードにおいて第２の参照電圧入力用導体部１０２と演算増幅器１１０の反転入力用導体部（−）間に接続されるように接続状態が切換えられる。
【００４２】
上述のサンプリングモードおよびホールドモードにおける各キャパシタ（図１の例ではＣ１〜Ｃ４）の接続状態を所定の制御信号（図１の例ではφ１、φ２）に応答して切換えるスイッチ回路ＳＷが設けられ、このスイッチ回路ＳＷは、後述する各スイッチＳＷ１〜ＳＷ１０を含んで構成されている。
上述の演算増幅器１１０、各キャパシタＣ１〜Ｃ４、および、スイッチ回路ＳＷを含んでスイッチトキャパシタアンプ部１０が構成される。
【００４３】
スイッチトキャパシタアンプ部１０における上述の第２の入力用導体部１０３に供給する第２入力信号ＶＨを生成する第２入力信号生成部２０が設けられている。
この第２入力信号ＶＨは、入力信号ＶＩＰと参照信号ＶＩＮの中間電位となるように生成される。
即ち、上述の第２入力信号生成部２０は、第１の入力用導体部１００に印加される入力信号電圧ＶＩＰと第１の参照信号入力用導体部１０１に印加される第１の参照電圧ＶＩＮとの差分の電圧を分圧して該中間電位に相当する電圧を生成し後述する電圧印加切替え部の電圧入力用導体部（第２の入力用導体部１０３）に供給する電圧生成部を成している。
【００４４】
図１におけるこの第２入力信号生成部２０は、入力信号ＶＩＰをバッファする第１のバッファアンプ２１０と参照信号ＶＩＮをバッファする第２のバッファアンプ２２０と入力信号ＶＩＰと参照信号ＶＩＮとの中間電位である第２入力信号ＶＨを第２の入力用導体部１０３に供給するための分圧出力バッファアンプ２３０、および、入力信号ＶＩＰと参照信号ＶＩＮの中間電位を生成するための抵抗Ｒ１および抵抗Ｒ２の直列接続体を有する。
【００４５】
既述のように、スイッチ回路ＳＷは、各スイッチＳＷ１〜ＳＷ１０を含んで構成される。これらのスイッチＳＷ１〜ＳＷ１０の配置について次に説明する。
スイッチＳＷ１は、キャパシタＣ１の一端と演算増幅器１１０の反転出力用導体部１１１との間に介挿されている。
スイッチＳＷ２は、キャパシタＣ１の一端と入力用導体部１００との間に介挿されている。
スイッチＳＷ３は、キャパシタＣ２の一端と入力用導体部１００との間に介挿されている。
スイッチＳＷ４は、キャパシタＣ２の一端と第２の参照電圧入力用導体部１０２との間に介挿されている。
スイッチＳＷ５は、キャパシタＣ３の一端と第２の参照電圧入力用導体部１０２との間に介挿されている。
【００４６】
スイッチＳＷ６は、キャパシタＣ３の一端と第１の参照信号入力用導体部１０１との間に介挿されている。
スイッチＳＷ７は、キャパシタＣ４の一端と第１の参照信号入力用導体部１０１との間に介挿されている。
スイッチＳＷ８は、キャパシタＣ４の一端と演算増幅器１１０の非反転出力用導体部１１２との間に介挿されている。
スイッチＳＷ９は、入力信号ＶＩＰと参照信号ＶＩＮの中間の電位ＶＨが入力される、第２の入力用導体部１０３と演算増幅器１１０の非反転入力用導体部（＋）との間に介挿されている。
スイッチＳＷ１０は、入力信号ＶＩＰと参照信号ＶＩＮの中間の電位Ｖｈが入力される第２の入力用導体部１０３と、演算増幅器１１０の反転入力用導体部（−）との間に介挿されている。
【００４７】
そして、スイッチＳＷ９およびスイッチＳＷ１０は、キャパシタＣ１およびキャパシタＣ２の各該当端部（図示の例では右端）と演算増幅器１１０の非反転入力用導体部（＋）との接続点である第１接続点、および、キャパシタＣ３およびＣ４の各該当端部（図示の例では右端）と演算増幅器の１１０反転入力用導体部との接続点である第２接続点との両接続点に上述の中間電位に相当する電圧を印加し且つホールドモードにおいて当該印加を解除する電圧印加切換え部１２０を構成している。
【００４８】
次に本発明の図１の実施の形態におけるスイッチトキャパシタ回路１の動作を図４に示した制御信号のタイミングチャートを適宜参照して説明する。
制御信号φ１はサンプリングモードにおいて"Ｈ"となり、ホールドモードにおいて"Ｌ"となる。他方、制御信号φ２は、サンプリングモードにおいて"Ｌ"であり、ホールドモードにおいて"Ｈ"となる。各スイッチＳＷ１〜スイッチＳＷ１０は、自己に供給される制御信号が"Ｈ"のときにオン、"Ｌ"のときにオフとなる。
【００４９】
サンプリングモードにおいて、φ１が"Ｈ"の時に、スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオン、ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８はオフになり、キャパシタＣ１およびＣ２の一端に入力信号ＶＩＰ（電圧値ＶＩＮ）が印加され、キャパシタＣ３およびＣ４の一端に第１の参照信号ＶＩＮ（電圧値ＶＩＮ）が印加される。また、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の各他端には入力信号ＶＩＰと参照信号ＶＩＮの中間の電位ＶＨ（電圧値ＶＨ＝（ＶＩＰ＋ＶＩＮ）／２）が印加される。
【００５０】
従って、キャパシタＣ１は、サンプリングモードにおいて演算増幅器１１０の反転出力用導体部１１１から非反転入力用導体部（＋）への容量性帰還回路を形成せず且つホールドモードにおいて演算増幅器１１０の反転出力用導体部１１１から非反転入力用導体部（＋）への容量性帰還回路を形成する。
また、キャパシタＣ４は、サンプリングモードにおいて演算増幅器１１０の非反転出力用導体部１１２から反転入力用導体部（−）への容量性帰還回路を形成せず且つホールドモードにおいて演算増幅器１１０の非反転出力用導体部１１２から反転入力用導体部（−）への容量性帰還回路を形成する。
【００５１】
それぞれの容量Ｃ１、Ｃ２、Ｃ３、Ｃ４に充電される電荷量についてはそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−（ＶＩＰ＋ＶＩＮ）／２）  ………（１７）
Ｑ２＝Ｃ２（ＶＩＰ−（ＶＩＰ＋ＶＩＮ）／２）  ………（１８）
Ｑ３＝Ｃ３（ＶＩＮ−（ＶＩＰ＋ＶＩＮ）／２）  ………（１９）
Ｑ４＝Ｃ４（ＶＩＮ−（ＶＩＰ＋ＶＩＮ）／２）  ………（２０）
ホールドモードにおいて、φ２が"Ｈ"の時に、ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８がオン、ＳＷ２、ＳＷ３、ＳＷ６、ＳＷ７、ＳＷ９、ＳＷ１０がオフになり、キャパシタＣ１の一端にＶＯＰが印加されると共にキャパシタＣ４の一端にＶＯＮが印加されて演算増幅器１１０にネガティブフィードバックがかかる。
【００５２】
このため演算増幅器１１０の入力Ｖｘ，Ｖｙは仮想短絡状態（Ｖｘ≒Ｖｙ）になる。
それぞれの容量Ｃ１、Ｃ２、Ｃ３、および、Ｃ４に充電される電荷量についてはそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−Ｖｘ）  ………（２１）
Ｑ２＝Ｃ２（（ＶＯＰ＋ＶＯＮ）／２−Ｖｘ）………（２２）
Ｑ３＝Ｃ３（（ＶＯＰ＋ＶＯＮ）／２−Ｖｙ）………（２３）
Ｑ４＝Ｃ４（ＶＯＮ−Ｖｙ）  ………（２４）
【００５３】
サンプリングモードとホールドモードでＱ１とＱ２の総電荷量、および、Ｑ３とＱ４の総電荷量はそれぞれ一定なので、Ｃ１＝Ｃ２、Ｃ３＝Ｃ４のとき演算増幅器１１０の両出力電圧ＶＯＰ、ＶＯＮはそれぞれ次式のようになる。
（２１）から（２４）式より、演算増幅器１１０の同相入力（Ｖｘ＋Ｖｙ）／２は、次式のようになる。
（Ｖｘ＋Ｖｙ）／２＝（ＶＯＰ＋ＶＯＮ）／２    ………（２５）                  
以上から理解されるとおり、第２の参照電圧ＶＣＭが一定の電圧であれば、ＶＩＰに依存して演算増幅器１１０の同相入力（ＶＸ＋ＶＹ）／２が変動していたのに対し、第２入力信号電圧ＶＨを入力信号電圧ＶＩＰと第１の参照電圧ＶＩＮとの中間の電圧とすることによって演算増幅器１１０の同相入力を所定の定電圧に保つことができる。
【００５４】
図２は、本発明の第２の実施の形態としてのスイッチトキャパシタ回路２の構成を示す回路図である。
図２の実施の形態において図１との対応部は同一の参照符号によって示してある。この第２の実施の形態における第１の実施の形態との相違点は、第１の実施の形態における電圧生成部（第２入力信号生成部）２０内の第１のバッファアンプ２１０、および、第２のバッファアンプ２２０を削除した点にある。この第２の実施の形態においても、分圧出力バッファアンプ２３０から入力信号ＶＩＰと参照信号ＶＩＮとの中間の電位ＶＨ（電圧値ＶＨ＝（ＶＩＰ＋ＶＩＮ）／２）が出力される。一方、スイッチトキャパシタアンプ部１０の構成については図１を参照して説明したものと同様である。
【００５５】
従って、上述の第２の実施の形態においても、図１の第１の実施の形態と同様の機能が実現されるが、特に第２の実施の形態においては、図１の第１の実施の形態に比し、第１のバッファアンプ２１０、および、第２のバッファアンプ２２０を削除した分だけ回路が簡素化される点で優れる。このため、入力信号ＶＩＰおよび参照信号ＶＩＮが比較的大容量の供給源から入力される場合などそれらの入力信号の安定度が高い条件での実施に好適な構成である。
【００５６】
図３は、本発明の第３の実施の形態としてのスイッチトキャパシタ回路３の構成を示す回路図である。
図３の実施の形態において図１との対応部は同一の参照符号によって示してある。この第３の実施の形態における第１の実施の形態との相違点は、第１の実施の形態における電圧生成部（第２入力信号生成部）２０内の第１のバッファアンプ２１０、第２のバッファアンプ２２０、および分圧出力バッファアンプ２３０を削除した点にある。この第３の実施の形態においても、分圧出力バッファアンプ２３０から入力信号ＶＩＰと参照信号ＶＩＮとの中間の電位ＶＨ（電圧値ＶＨ＝（ＶＩＰ＋ＶＩＮ）／２）が出力される。一方、スイッチトキャパシタアンプ部１０の構成については図１を参照して説明したものと同様である。
【００５７】
従って、上述の第３の実施の形態においても、図１の第１の実施の形態と同様の機能が実現されるが、特に第３の実施の形態においては、図１の第１の実施の形態に比し、第１のバッファアンプ２１０、および、第２のバッファアンプ２２０、ならびに、分圧出力バッファアンプ２３０を削除した分だけ回路が簡素化される点で優れる。このため、入力信号ＶＩＰおよび参照信号ＶＩＮが比較的大容量の供給源から入力される場合などそれらの入力信号の安定度が高い条件での実施に好適な構成である。
【００５８】
以上、図１、図２、および、図３の各実施の形態に関して、スイッチ回路ＳＷにおける各スイッチＳＷ１〜スイッチＳＷ１０の切換え動作を制御するための制御信号（φ１、φ２）をシステムコントローラ５００によって生成し供給するように構成することができる。
システムコントローラ５００はスイッチトキャパシタ回路に関連した回路系を統括的に制御する制御信号（φ３、…、φn-1、φn）をも生成するように構成されたものである。
このようなシステムコントローラ５００によってスイッチ回路ＳＷのスイッチＳＷ１〜ＳＷ１０のオンオフを制御するように構成することによって、関連した回路系全体の動作のタイミングが最適化され得る。
【００５９】
図５は、図１、図２、および、図３の実施の形態におけるシングル／差動変換回路の閉ループ利得を第１群の非帰還用キャパシタおよび第２群の非帰還用キャパシタの並列接続の個数Ｎ（Ｎは自然数）を選択することによって任意に選択することが可能であることについて説明するための図である。
図５において既述の図１、図２、および、図３との対応部は同一の参照符号によって示してある。図１、図２、および、図３では、Ｎ（Ｎは自然数）個の第１群の非帰還用キャパシタについてはＮ＝１、即ち、一つのキャパシタＣ２であり、同様にＮ（Ｎは自然数）個の第２群の非帰還用キャパシタについてもＮ＝１、即ち、一つのキャパシタＣ３である場合が表記されていた。
【００６０】
これに対し、図５では、第１群の非帰還用キャパシタがＣ２、Ｃ３、…、ＣN、ＣN+1のＮ個であり、第２群の非帰還用キャパシタがＣN+2、ＣN+3、…、Ｃ2N、Ｃ2N+1のＮ個である場合が表記されている。
また、帰還用キャパシタは、図５においてＣ1およびＣ2N+2である。スイッチ回路ＳＷの切換えは図４のタイミングチャートに示す制御信号φ１およびφ２によって制御される。
【００６１】
上記構成の図５のスイッチトキャパシタ回路によるシングル／差動変換回路では、サンプリングモードおよびホールドモードにおける各キャパシタの電荷蓄積状況は、上掲の数式（１７）〜（２０）を考察して敷衍すれば明らかな通り次のようになる。
即ち、サンプリングモードにおいて：
Ｑ１＝Ｃ１（ＶＩＰ−ＶＣＭ）
Ｑ２＝Ｃ２（ＶＩＰ−ＶＣＭ）
・・・
ＱN+1＝ＣN+1（ＶＩＰ−ＶＣＭ）
ＱN+2＝ＣN+2（ＶＩＮ−ＶＣＭ）
ＱN+3＝ＣN+3（ＶＩＮ−ＶＣＭ）
・・・
Ｑ2N+2＝Ｃ2N+2（ＶＩＮ−ＶＣＭ）
次に、ホールドモードにおいて：
Ｑ１＝Ｃ１（ＶＯＰ−Ｖｘ）
Ｑ２＝Ｃ２（ＶＣＭ−Ｖｘ）
・・・
ＱN+1＝ＣN+1（ＶＣＭ−Ｖｘ）
ＱN+2＝ＣN+2（ＶＣＭ−Ｖｙ）
ＱN+3＝ＣN+3（ＶＣＭ−Ｖｙ）
・・・
Ｑ2N+2＝Ｃ2N+2（ＶＯＮ−Ｖｙ）
【００６２】
サンプリングモードとホールドモードとでは、Ｑ１〜ＱN+1の総電荷量、および、ＱN+2〜Ｑ2N+2の総電荷量は一定である。
従って、Ｃ１＝Ｃ２＝・・・＝Ｃ2N+1＝Ｃ2N+2のとき、
（２Ｎ＋１）（ＶＩＰ−ＶＣＭ）＝（ＶＯＰ−Ｖｘ）＋２Ｎ（ＶＣＭ−Ｖｘ）…（２６）
（２Ｎ＋１）（ＶＩＮ−ＶＣＭ）＝（ＶＯＮ−Ｖｙ）＋２Ｎ（ＶＣＭ−Ｖｙ）…（２７）
上記式（２６）および（２７）より
ＶＯＰ−ＶＯＮ＝（２Ｎ＋１）（ＶＩＰ−ＶＩＮ）…（２８）
即ち、Ｎの値の如何によって、スイッチトキャパシタ回路によるシングル／差動変換回路の閉ループ利得を任意に選択することができる。
【産業上の利用可能性】
【００６３】
本発明のスイッチトキャパシタ回路は、例えば、ＡＤ変換回路の前段の処理回路部として適用することができる。
【符号の説明】
【００６４】
１，２，３…スイッチトキャパシタ回路
１０…スイッチトキャパシタアンプ部
２０…電圧生成部（第２入力信号生成部）
１１０…演算増幅器
１２０…電圧印加切換え部
２１０…第１のバッファアンプ
２２０…第２のバッファアンプ
２３０…分圧出力バッファアンプ
５００…システムコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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