(57)【要約】【課題】寄生抵抗の低下を図る。【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上のソース／ドレイン領域に形成された第１半導体層１１と、前記第１半導体層上に形成された第１部分１２ａと、前記ソース／ドレイン領域の間に位置するチャネル領域に形成された第２部分１２ｂとを有する第２半導体層１２と、前記第２半導体層の前記第１部分上に形成された第３半導体層１３と、前記第２半導体層の前記第２部分の周囲に絶縁膜２１を介して形成されたゲート電極２２と、前記第１半導体層、前記第２半導体層の第１部分および前記第３半導体層内に形成されたコンタクトプラグ３１と、を具備し、前記第２半導体層内における前記コンタクトプラグの径は、前記第１半導体層及び前記第３半導体層内における前記コンタクトプラグの径より小さい。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上のソース／ドレイン領域に形成された第１半導体層と、
前記第１半導体層上に形成された第１部分と、前記ソース／ドレイン領域の間に位置するチャネル領域に形成された第２部分とを有する第２半導体層と、
前記第２半導体層の前記第１部分上に形成された第３半導体層と、
前記第２半導体層の前記第２部分の周囲に絶縁膜を介して形成されたゲート電極と、
前記第１半導体層、前記第２半導体層の第１部分および前記第３半導体層からなる前記ソース／ドレイン領域内に形成されたコンタクトプラグと、
を具備し、
前記第２半導体層内における前記コンタクトプラグの径は、前記第１半導体層及び前記第３半導体層内における前記コンタクトプラグの径より小さいことを特徴とする半導体装置。
【請求項２】
前記コンタクトプラグは、前記第２半導体層の前記第１部分における上面および下面に直接接していることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項３】
前記コンタクトプラグの最下面は、前記第２半導体層の下面より下に形成されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項４】
半導体基板上に、第１半導体層を形成し、
前記第１半導体層上に、第２半導体層を形成し、
前記第２半導体層上に第３半導体層を形成し、
前記第１、第２、および第３半導体層を加工して、前記第１、第２、および第３半導体層によりソース／ドレイン領域を形成するとともに、前記第１、第２、および第３半導体層により前記ソース／ドレイン領域の間に位置するチャネル形成領域を形成し、
前記チャネル形成領域の前記第１および第３半導体層を除去して、前記第２半導体層によりチャネル領域を形成し、
前記チャネル領域の前記第２半導体層の周囲に、絶縁膜を介してゲート電極を形成し、
前記ソース／ドレイン領域の前記第１、第２、および第３半導体層内に、前記第２半導体層に対応する径が前記第１および第３半導体層に対応する径より小さい溝を形成し、
前記溝にコンタクトプラグを埋め込む、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧＡＡ（Gate All Around）構造のトランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えばスピン注入型のＭＲＡＭでは、メモリセルに対して書き込み経路と読み出し経路とが同一である。このため、書き込み動作では大電流、読み出し動作では低リーク電流が求められる。すなわち、ＭＲＡＭでは、セルトランジスタに高いオンオフ比が求められる。このような高いオンオフ比を有するセルトランジスタとして、ＧＡＡ（Gate All Around）トランジスタが提案されている（例えば、非特許文献１参照）。
【０００３】
ＧＡＡトランジスタは、チャネルとなる細いシリコン（Ｓｉ）ナノワイヤーを有している。このＳｉナノワイヤーを囲むように、ゲート電極が形成されている。ＧＡＡトランジスタは、微細なＳｉナノワイヤーをチャネルとして有するため、チャネルに対して不純物の注入をすることなく電流を流すことができる。このため、ＧＡＡトランジスタは、移動中の電子が不純物等に衝突して散乱することが低減されるため、バリスティック電導が期待されている。
【０００４】
しかしながら、ＧＡＡトランジスタは、微細な構造のため、寄生抵抗が高く、十分な電流が得られない。例えば、チャネルとなるＳｉナノワイヤーが微細であるため、Ｓｉナノワイヤーとコンタクトプラグとの接触面積が小さくなる。これに伴い、Ｓｉナノワイヤーとコンタクトプラグとの接触抵抗が大きくなり、駆動電流が低下するという問題が生じる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ming Li, et. al., Int. Electron Devices Meet. 2007, 899
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、寄生抵抗の低下を図ることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板上のソース／ドレイン領域に形成された第１半導体層と、前記第１半導体層上に形成された第１部分と、前記ソース／ドレイン領域の間に位置するチャネル領域に形成された第２部分とを有する第２半導体層と、前記第２半導体層の前記第１部分上に形成された第３半導体層と、前記第２半導体層の前記第２部分の周囲に絶縁膜を介して形成されたゲート電極と、前記第１半導体層、前記第２半導体層の第１部分および前記第３半導体層内に形成されたコンタクトプラグと、を具備し、前記第２半導体層内における前記コンタクトプラグの径は、前記第１半導体層及び前記第３半導体層内における前記コンタクトプラグの径より小さい。
【０００８】
本発明の第２の視点による半導体装置の製造方法は、半導体基板上に、第１半導体層を形成し、前記第１半導体層上に、第２半導体層を形成し、前記第２半導体層上に前記第１半導体層と同じ材料で構成される第３半導体層を形成し、前記第１、第２、および第３半導体層を加工して、前記第１、第２、および第３半導体層によりソース／ドレイン領域を形成するとともに、前記第１、第２、および第３半導体層により前記ソース／ドレイン領域の間に位置する線状のチャネル形成領域を形成し、前記チャネル形成領域の前記第１および第３半導体層を除去して、前記第２半導体層によりチャネル領域を形成し、前記チャネル領域の前記第２半導体層の周囲に、絶縁膜を介してゲート電極を形成し、前記ソース／ドレイン領域の前記第１、第２、および第３半導体層内に、前記第２半導体層に対応する径が前記第１および第３半導体層に対応する径より小さい溝を形成し、前記溝にコンタクトプラグを埋め込む。
【発明の効果】
【０００９】
本発明によれば、寄生抵抗の低下を図ることが可能な半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るＧＡＡトランジスタの構造を示す斜視図。
【図２】図２（ａ）は、本発明の実施形態に係るＧＡＡトランジスタの構造を示すものであり、図１のII−II線に沿った断面図、図２（ｂ）は、本発明の実施形態に係るＧＡＡトランジスタの構造を示す平面図。
【図３】本発明の実施形態に係るＧＡＡトランジスタの製造工程を示す斜視図。
【図４】図３に続く、製造工程を示す斜視図。
【図５】図４に続く、製造工程を示す斜視図。
【図６】図５に続く、製造工程を示すものであり、図５のVI−VI線に沿った断面図。
【図７】図６に続く、製造工程を示す断面図。
【発明を実施するための形態】
【００１１】
本発明の実施の形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１２】
＜構造＞
まず、本発明の実施形態に係るＧＡＡトランジスタの構造について説明する。図１は、ＧＡＡトランジスタの斜視図を示している。
【００１３】
図１に示すように、ＧＡＡトランジスタは、ソース／ドレイン領域Ｓ／Ｄおよびチャネル領域ＣＨを有している。
【００１４】
ソース／ドレイン領域Ｓ／Ｄは、半導体基板１０上に、ある間隔をおいて２つ形成されている。このソース／ドレイン領域Ｓ／Ｄには、例えば図示せぬシリコンゲルマニウム（ＳｉＧｅ）膜と図示せぬシリコン（Ｓｉ）膜との積層膜２０が形成されている。この積層膜２０の最下層および最上層はＳｉＧｅ膜（第１半導体層および第３半導体層）であり、これらＳｉＧｅ膜の間にＳｉ膜（第２半導体層）が形成されている。Ｓｉ膜は、不純物拡散層を有し、ソース／ドレインとして機能する。この積層膜２０上に、酸化膜（ＳｉＯ２膜）１８が形成されている。これら酸化膜１８および積層膜２０内で、ソース／ドレイン領域Ｓ／Ｄの中央部に、コンタクトプラグ３１が形成されている。
【００１５】
チャネル領域ＣＨは、半導体基板１０上で、２つのソース／ドレイン領域Ｓ／Ｄの間に形成されている。このチャネル領域ＣＨには、ワイヤー状のＳｉ（Ｓｉナノワイヤー）１２ｂが形成されている。このＳｉナノワイヤー１２ｂがチャネルとなることで、２つのソース／ドレイン領域Ｓ／Ｄが電気的に接続されている。すなわち、Ｓｉナノワイヤー１２ｂは、ソース／ドレイン領域Ｓ／ＤにおけるＳｉ膜から連続して形成された膜である。このＳｉナノワイヤー１２ｂの周囲に、図示せぬゲート絶縁膜を介してゲート電極２２が形成されている。
【００１６】
なお、２つのソース／ドレイン領域Ｓ／Ｄに対して１本のＳｉナノワイヤー１２ｂが形成された例を示したが、図１に破線で囲って示すように、半導体基板１０に平行な平面内（同一のＳｉ膜内）に複数形成されてもよい。また、ＳｉＧｅ膜とＳｉ膜との積層膜２０を複数積層することで、Ｓｉナノワイヤー１２ｂだけでなく、半導体基板１０に垂直方向に複数のＳｉナノワイヤー１４ｂ，１６ｂが形成されてもよい。
【００１７】
図２（ａ）は、図１のII−II線に沿った断面図を示している。図２（ｂ）は、図１におけるＧＡＡトランジスタの平面図を示している。なお、図２（ａ）および（ｂ）は、図１に示す積層膜２０を３段積層した構造の例を示している。
【００１８】
図２（ａ）に示すように、本実施形態に係るＧＡＡトランジスタは、２つのソース／ドレイン領域Ｓ／Ｄと、これらソース／ドレイン領域Ｓ／Ｄを接続するチャネル領域ＣＨとで構成されている。
【００１９】
ソース／ドレイン領域Ｓ／Ｄのそれぞれには、ＳｉＧｅ膜１１，１３，１５，１７、Ｓｉ膜１２ａ，１４ａ，１６ａ、酸化膜１８およびコンタクトプラグ３１が形成されている。ＳｉＧｅ膜１１は、半導体基板１０上に形成されている。このＳｉＧｅ膜１１上に、Ｓｉ膜１２ａが形成されている。同様に、Ｓｉ膜１２ａ上に、ＳｉＧｅ膜１３，１５，１７とＳｉ膜１４ａ，１６ａとが交互に順に形成されている。さらに、ＳｉＧｅ膜１７上に、酸化膜１８が形成されている。これらＳｉＧｅ膜１１，１３，１５，１７、Ｓｉ膜１２ａ，１４ａ，１６ａおよび酸化膜１８内に、溝３０が形成されている。この溝３０内に、コンタクトプラグ３１が形成されている。このコンタクトプラグ３１については後述する。
【００２０】
チャネル領域ＣＨには、Ｓｉ膜１２ｂ，１４ｂ，１６ｂ、ゲート絶縁膜２１およびゲート電極２２が形成されている。Ｓｉ膜１２ｂ，１４ｂ，１６ｂは、Ｓｉ膜１２ａ，１４ａ，１６ａと同一レベルに形成されている。また、図２（ｂ）に示すように、Ｓｉ膜１２ｂ，１４ｂ，１６ｂは、ワイヤー状に形成されている（以下、Ｓｉナノワイヤー１２ｂ，１４ｂ，１６ｂと称す）。Ｓｉナノワイヤー１２ｂは、後述するように、Ｓｉ膜１２ａと同一の膜であり、２つのソース／ドレイン領域Ｓ／ＤにおけるＳｉ膜１２ａを接続している。すなわち、Ｓｉ膜１２ａとＳｉナノワイヤー１２ｂとで、Ｓｉ膜１２を構成している。同様に、Ｓｉ膜１４ｂ，１６ｂはそれぞれ、Ｓｉ膜１４ａ，１６ａと同一の膜であり、２つのソース／ドレイン領域Ｓ／ＤにおけるＳｉ膜１４ａ，１６ａをそれぞれ接続している。Ｓｉナノワイヤー１２ｂ，１４ｂ，１６ｂの周囲全面に、ゲート絶縁膜２１が形成されている。このゲート絶縁膜２１の周囲全面に、ゲート電極２２が形成されている。すなわち、Ｓｉナノワイヤー１２ｂ，１４ｂ，１６ｂの周囲全面は、ゲート絶縁膜２１を介してゲート電極２２で覆われている。
【００２１】
上述したように、コンタクトプラグ３１は、ソース／ドレイン領域Ｓ／ＤにおけるＳｉＧｅ膜１１，１３，１５，１７、Ｓｉ膜１２ａ，１４ａ，１６ａおよび酸化膜１８内に形成された溝３０内に埋め込まれている。このコンタクトプラグ３１は、例えば円柱状に形成されている。コンタクトプラグ３１のＳｉ膜１２ａ，１４ａ，１６ａに対応する径は、ＳｉＧｅ膜１１，１３，１５，１７に対応する径よりも小さい。すなわち、溝３０内におけるＳｉＧｅ膜１１，１３，１５，１７の側面は、Ｓｉ膜１２ａ，１４ａ，１６ａの側面より後退している。このため、コンタクトプラグ３１は、溝３０内におけるＳｉ膜１２ａ，１４ａ，１６ａの側面、上面および下面と接触している。
【００２２】
＜製造方法＞
次に、本発明の実施形態に係るＧＡＡトランジスタの製造方法について説明する。図３乃至図５はＧＡＡトランジスタの製造工程の斜視図を示している。
【００２３】
まず、図３に示すように、半導体基板１０上に、ＳｉＧｅ膜１１，１３，１５，１７とＳｉ膜１２，１４，１６とが順に交互に形成される。このとき、最下層はＳｉＧｅ膜１１、最上層はＳｉＧｅ膜１７になるように形成される。これらＳｉＧｅ膜１１，１３，１５，１７およびＳｉ膜１２，１４，１６は、例えばエピタキシャル成長により形成される。また、Ｓｉ膜１２，１４，１６は、例えば１０数ｎｍである。次に、ＳｉＧｅ膜１７上に、酸化膜１８が形成される。この酸化膜１８上に、リソグラフィにより、後に形成されるＳｉナノワイヤーに対応するレジストパターン１９が形成される。
【００２４】
次に、図４に示すように、酸化膜１８にパターンが転写され、レジストパターン１９が剥離される。この酸化膜１８をハードマスクとして、例えばＲＩＥ（Reactive Ion Etching）により、ＳｉＧｅ膜１７，１５，１３，１１およびＳｉ膜１６，１４，１２が一括して加工される。このとき、半導体基板１０の表面で加工はストップする。これにより、チャネル領域ＣＨにおけるＳｉＧｅ膜１１，１３，１５，１７およびＳｉ膜１２，１４，１６はそれぞれ、ワイヤー状に形成される。
【００２５】
次に、図５に示すように、ＳｉＧｅ膜に対して選択比の大きな薬液を用いて、チャネル領域ＣＨにおけるＳｉＧｅ膜１７，１５，１３，１１が除去される。この薬液としては、ドライエッチングで行う場合、例えば三フッ化塩素（ＣｌＦ３）を含んだガスが用いられ、ウェットエッチングで行う場合、例えばフッ硝酸が用いられる。これにより、チャネル領域ＣＨにおけるＳｉ膜１２，１４，１６の周囲全面が露出され、Ｓｉナノワイヤー１２ｂ，１４ｂ，１６ｂが形成される。
【００２６】
その後、図示はしないが、Ｓｉナノワイヤー１２ｂ，１４ｂ，１６ｂの表面を、例えば約８００度のＨ２雰囲気でアニールする。これにより、Ｓｉナノワイヤー１２ｂ，１４ｂ，１６ｂが円柱状になる。
【００２７】
図６は、図５に続く、ＧＡＡトランジスタの製造工程を示すものであり、図５におけるVI−VI線に沿った断面図である。図７は、図６に続く、ＧＡＡトランジスタの製造工程を示す断面図である。
【００２８】
図６に示すように、Ｓｉナノワイヤー１２ｂ，１４ｂ，１６ｂの形成後、Ｓｉナノワイヤー１２ｂ，１４ｂ，１６ｂの周囲全面に、ゲート絶縁膜２１が形成される。このゲート絶縁膜２１は、例えば酸化膜である。ゲート絶縁膜２１上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、ゲート電極２２が形成される。これにより、Ｓｉナノワイヤー１２ｂ，１４ｂ，１６ｂの周囲全面に、ゲート絶縁膜２１を介してゲート電極２２が形成される。
【００２９】
次に、図７に示すように、ソース／ドレイン領域Ｓ／Ｄにおける酸化膜１８、ＳｉＧｅ膜１１，１３，１５，１７およびＳｉ膜１２ａ，１４ａ，１６ａ内に、例えばＲＩＥにより、溝３０が形成される。このＲＩＥは、Ｓｉ膜１２ａ，１４ａ，１６ａよりＳｉＧｅ膜１１，１３，１５，１７が選択的にエッチングされやすいガス条件で行われる。ここで、ガス種として、例えばＣｌＦ３、ＣＦ４、ＣＨＦ３、Ｂｒ２、Ｃｌ２、ＣＨ２Ｆ２、Ｃ４Ｆ８、またはＣＨ２Ｆ２などが用いられる。これにより、溝３０内におけるＳｉＧｅ膜１１，１３，１５，１７の側面は、Ｓｉ膜１２ａ，１４ａ，１６ａの側面よりも後退する。言い換えれば、ＳｉＧｅ膜１１，１３，１５，１７に対応する溝３０の径は、Ｓｉ膜１２ａ，１４ａ，１６ａに対応する溝３０の径より大きくなるように形成される。すなわち、溝３０は、ＳｉＧｅ膜１１，１３，１５，１７部分で凹部を有し、Ｓｉ膜１２ａ，１４ａ，１６ａ部分で凸部を有する。なお、溝３０の最下面は、半導体基板１０の表面まで達することが望ましいが、少なくともＳｉ膜１２ａの下面よりも下に形成されていればよい。
【００３０】
次に、図２（ａ）に示すように、溝３０内にコンタクトプラグ３１が埋め込まれる。このコンタクトプラグ３１は、以下のように形成される。まず、全面に、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、チタン膜が形成される。次に、チタン膜が熱処理される。これにより、溝３０内の表面のみに、チタン膜によるサリサイド膜が形成される。次に、溝３０内のサリサイド膜上に、例えばタングステン膜が形成される。このように形成することで、溝３０内の側面の凹凸部全面に、チタン膜およびタングステン膜からなるコンタクトプラグ３１が埋め込まれ、ＧＡＡトランジスタが完成する。
【００３１】
＜効果＞
本実施形態によれば、ソース／ドレイン領域Ｓ／Ｄに形成される溝３０およびコンタクトプラグ３１のＳｉ膜１２ａ，１４ａ，１６ａに対応する径は、ＳｉＧｅ膜１１，１３，１５，１７に対応する径より小さい。すなわち、溝３０内におけるＳｉＧｅ膜１１，１３，１５，１７の側面は、Ｓｉ膜１２ａ，１４ａ，１６ａの側面に対して後退している。このため、溝３０内に埋め込まれるコンタクトプラグ３１は、Ｓｉ膜１２ａ，１４ａ，１６ａの側面だけでなく、上面および下面にも直接接する。すなわち、コンタクトプラグ３１と、ソース／ドレインとして機能するＳｉ膜１２ａ，１４ａ，１６ａとの接触面積が大きくなる。したがって、コンタクトプラグ３１とＳｉ膜１２ａ，１４ａ，１６ａとの接触抵抗（寄生抵抗）を低下させることができ、駆動電流を大きくすることが可能である。
【００３２】
一方、上述したように、微細なＳｉナノワイヤー１２ｂ，１４ｂ，１６ｂを形成するために、プロセスが容易なＳｉＧｅ／Ｓｉの積層膜が用いられる。これらＳｉＧｅとＳｉとは、格子定数が異なる。このため、ＳｉＧｅ膜とＳｉ膜との界面に歪み応力が生じる。この歪み応力により、Ｓｉナノワイヤー内の電子の移動度が低減し、駆動電流が低下するという問題がある。この歪み応力は、ＳｉＧｅ膜とＳｉ膜との接触面積の大きさによって決まる。本実施形態では、溝３０内におけるＳｉＧｅ膜１１，１３，１５，１７の側面をＳｉ膜１２ａ，１４ａ，１６ａの側面に対して後退させることにより、ＳｉＧｅとＳｉとの接触面積の大きさを制御することができる。したがって、ＳｉＧｅとＳｉとの界面の歪み応力をデバイスによって適当な大きさに制御、調節することが可能である。
【００３３】
なお、上記実施形態は、本発明をＧＡＡトランジスタに適用した場合について説明した。しかし、これに限らず、Ｓｉ／ＳｉＧｅ膜を積層した半導体層にコンタクトを形成する場合に適用可能なことは勿論である。
【００３４】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００３５】
１０…半導体基板、１１，１３，１５，１７…ＳｉＧｅ膜、１２，１４，１６…Ｓｉ膜、２１…ゲート絶縁膜、２２…ゲート電極、３０…溝、３１…コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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