(57)【要約】【課題】動作電流の変化により電源配線に生じるノイズの少ない配線基板およびそれを用いた半導体装置を提供する。【解決手段】絶縁性基板１１と、絶縁性基板１１の第１の面１１ａに載置された半導体チップ１２と、絶縁性基板１１の第１の面１１ａに形成され、一端がワイヤ１３を介して半導体チップ１２の電源パッド１４に電気的に接続され、他端が絶縁性基板１１の第１の面１１ａと反対の第２の面１１ｂに形成された外部電源端子１５に接続された第１電源配線１６と、絶縁性基板１１の第１の面１１ａに形成され、一端が第１電源配線１６の一端に連接して半導体チップ１２の周りの空き領域に延伸し、他端が開放されるとともに、一端から他端までの信号伝播時間が第１電源配線１６の一端から他端までの信号伝播時間より長い第２電源配線１７と、を具備する。【選択図】図１
2011034990.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板の第１の面に載置された半導体チップと、
前記絶縁性基板の第１の面に形成され、一端が接続導体を介して前記半導体チップの電源パッドに電気的に接続され、他端が前記絶縁性基板の前記第１の面と反対の第２の面に形成された外部電源端子に接続された第１電源配線と、
前記絶縁性基板の第１の面に形成され、一端が前記第１電源配線の一端に連接して前記半導体チップの周りの空き領域に延伸し、他端が開放されるとともに、一端から他端までの信号伝播時間が前記第１電源配線の一端から他端までの信号伝播時間より長い第２電源配線と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１電源配線の一端と前記第２電源配線の一端とが離間し、前記第２電源配線の一端が第２接続導体を介して前記電源パッドに共通に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記半導体チップが互いに前記電源パッドを露出するように積層され、各前記半導体チップの前記電源パッドに前記第１電源配線および前記第２電源配線が前記接続導体を介して電気的に接続されている請求項１に記載の半導体装置。
【請求項４】
前記第２電源配線の長さが、前記第１電源配線の長さより大きいことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
絶縁性基板と、
前記絶縁性基板の第１の面に形成され、一端が接続導体を介して前記絶縁性基板に載置される半導体チップの電源パッドに電気的に接続され、他端が前記絶縁性基板の前記第１の面と反対の第２の面に形成された外部電源端子に接続された第１電源配線と、
前記絶縁性基板の第１の面に形成され、一端が前記第１電源配線の一端に連接して前記半導体チップの周りの空き領域に延伸し、他端が開放されるとともに、一端から他端までの信号伝播時間が前記第１電源配線の一端から他端までの信号伝播時間より長い第２電源配線と、
を具備することを特徴とする配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板および半導体装置に関する。
【背景技術】
【０００２】
従来、複数の半導体チップが積層された、所謂ＭＣＰ（Multi Chip Package）タイプの半導体装置においては、積層する半導体チップの数に応じて、半導体チップを載置する基板上に形成される信号配線、電源配線、接地配線などの配線数が多くなるので、信号の伝送速度を確保するために信号配線が優先して最短で配置され、電源配線は信号配線を迂回するように引き回されて配置されていた。
【０００３】
そのため、電源配線が長くなるので、半導体チップの動作電流の変化に起因したノイズが電源配線に発生し、内部回路が誤作動するという問題がある。  
通常、電源配線に生じたノイズを除去するために、電源配線の外部接続端子に大容量のバイバスコンデンサが接続されるが、実装面積が増加するので、半導体装置を内蔵する機器の小型化の障害になる問題がある。
【０００４】
これに対して、電源配線で主に発生する電磁波を減少させる信号伝送部材が知られている。（例えば、特許文献１参照。）。  
特許文献１に開示された信号伝送部材は、ベースフィルムと、ベースフィルムに実装され、第１信号が入力されて第２信号を出力する半導体チップと、ベースフィルムに形成されて半導体チップと電気的に接続され、一部分が蛇行形状を有するように折れ曲がり、第１信号を半導体チップに供給する入力配線部と、ベースフィルムに形成されて半導体チップと電気的に接続され、半導体チップから第２信号を受信しこれを送信する出力配線部とを具備している。
【０００５】
入力配線部のなかの蛇行形状を有する電源ラインの長さを調節することにより、電源を供給する外部入力装置とのインピーダンスマッチングを向上させ、電源ラインに生じる電磁波を減少させている。
【０００６】
然しながら、特許文献１に開示された信号伝送部材は、電源ラインを意図的に長くしているので、電源ラインの抵抗が増加し、電力損失が増加するという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−７２０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、動作電流の変化により電源配線に生じるノイズの少ない配線基板およびそれを用いた半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体積装置は、絶縁性基板と、前記絶縁性基板の第１の面に載置された半導体チップと、前記絶縁性基板の第１の面に形成され、一端が接続導体を介して前記半導体チップの電源パッドに電気的に接続され、他端が前記絶縁性基板の前記第１の面と反対の第２の面に形成された外部電源端子に接続された第１電源配線と、前記絶縁性基板の第１の面に形成され、一端が前記第１電源配線の一端に連接して前記半導体チップの周りの空き領域に延伸し、他端が開放されるとともに、一端から他端までの信号伝播時間が前記第１電源配線の一端から他端までの信号伝播時間より長い第２電源配線と、を具備することを特徴としている。
【００１０】
本発明の一態様の配線基板は、絶縁性基板と、前記絶縁性基板の第１の面に形成され、一端が接続導体を介して前記絶縁性基板に載置される半導体チップの電源パッドに電気的に接続され、他端が前記絶縁性基板の前記第１の面と反対の第２の面に形成された外部電源端子に接続された第１電源配線と、前記絶縁性基板の第１の面に形成され、一端が前記第１電源配線の一端に連接して前記半導体チップの周りの空き領域に延伸し、他端が開放されるとともに、一端から他端までの信号伝播時間が前記第１電源配線の一端から他端までの信号伝播時間より長い第２電源配線と、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、動作電流の変化により電源配線に生じるノイズの少ない配線基板およびそれを用いた半導体装置が得られる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係る半導体集置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。
【図２】本発明の実施例１に係る配線基板を示す図で、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図。
【図３】本発明の実施例１に係る半導体装置の要部の等価回路を示す図。
【図４】本発明の実施例１に係る半導体装置の要部の動作を比較例と対比して示す図で、図４（ａ）が実施例の動作を示す図、図４（ｂ）が比較例の動作を示す図。
【図５】本発明の実施例１に係る比較例の半導体装置を示す図。
【図６】本発明の実施例２に係る半導体集積装置を示す図。
【図７】本発明の実施例３に係る半導体集積装置を示す図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本発明の実施例１に係る配線基板および半導体装置について図１乃至図４を用いて説明する。図１は本実施例の半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２は配線基板を示す図で、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図である。
【００１５】
始に、配線基板について説明する。図２に示すように、本実施例の配線基板３０は、中央部に半導体チップが載置される第１の領域３１と、第１の領域の周りに信号配線、電源配線、接地配線と、信号配線、電源配線、接地配線を外部に引き出すための外部接続端子などが形成される第２の領域３２とを具備している。
【００１６】
配線基板３０は、絶縁性基板１１と、絶縁性基板１１の第１の面１１ａに形成され、一端が接続導体を介して絶縁性基板１１の中央部に載置される予定の半導体チップの電源パッドに電気的に接続され、他端が絶縁性基板１１の第１の面１１ａと反対の第２の面１１ｂの外周部に形成された外部電源端子１５に接続された第１電源配線１６と、絶縁性基板１１の第１の面１１ａに形成され、一端が第１電源配線１６の一端に連接して半導体チップの周りの空き領域に延伸し、他端が開放されるとともに、一端から他端までの信号伝播時間が第１電源配線１６の一端から他端までの信号伝播時間より長い第２電源配線１７と、を具備している。
【００１７】
図１に示すように、本実施例の半導体装置１０は、配線基板３０の第１の領域３１に半導体チップが載置され、第２の領域に信号配線、電源配線、接地配線と、信号配線、電源配線、接地配線を外部に引き出すための外部接続端子などが形成され、半導体チップと信号配線、電源配線、接地配線はワイヤを介して電気的に接続されている。
【００１８】
半導体装置１０は、絶縁性基板１１と、絶縁性基板１１の第１の面１１ａの中央部に載置された半導体チップ１２と、絶縁性基板１１の第１の面１１ａに形成され、一端がワイヤ（接続導体）１３を介して半導体チップ１２の電源パッド１４に電気的に接続され、他端が絶縁性基板１１の第１の面１１ａと反対の第２の面１１ｂの外周部に形成された外部電源端子１５に接続された第１電源配線１６と、絶縁性基板１１の第１の面１１ａに形成され、一端が第１電源配線１６の一端に連接して半導体チップ１２の周りの空き領域に延伸し、他端が開放されるとともに一端から他端までの信号伝播時間が第１電源配線１６の一端から他端までの信号伝播時間より長い第２電源配線１７と、を具備している。
【００１９】
絶縁性基板１１は、例えば板状のセラミックス基板である。半導体チップ１２は、例えば入力信号に対して所定の処理を施し、処理結果をＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタが直列接続された出力バッファ回路を介して出力する半導体集積回路である。
【００２０】
外部電源端子１５は、例えばハンダボールで、ビア１８を介して第１電源配線１６に接続されている。同様に、その他の外部接続端子もハンダボールで、ビアを介して信号配線、接地配線などに接続されている。
【００２１】
第１電源配線１６、第２電源配線１７は、例えばフォトリソグラフィ法によりパターニングされた金配線である。第１電源配線１６の一端と、第２電源配線１７との連接部には、ワイヤ１３をボンディングするための接続パッド１９が形成されている。
【００２２】
第１電源配線１６は、電源パッド１４と外部電源端子１５とを最短距離で接続するように直線的に配置されている。  
第２電源配線１７は、図では便宜上直線的なＬ字状に表示されているが、実際には種々蛇行して配置されている。即ち、図示しない信号配線、接地配線、別の電源配線などを迂回し、信号配線、接地配線、別の電源配線などが配置されていない空き領域を縫う様に引き回して配置されている。
【００２３】
蛇行パターンには、Ｓ字状のパターンだけでなく、九十九折状のパターン、渦巻き状のパターン、空き領域の形状に応じて各種のパターンを種々組み合わせたパターンなどが含まれる。
【００２４】
第２電源配線１７の一端から他端までの信号伝播遅延時間τ２が第１電源配線１６の一端から他端までの信号伝播遅延時間τ１より大きくなるように（τ１＜τ２）、第２電源配線１７の長さＬ２は、第１電源配線１６の長さＬ１より大きく設定されている（Ｌ１＜Ｌ２）。
【００２５】
図３は半導体装置１０の要部の等価回路を示す図である。図３に示すように、半導体装置１０は、外部電源端子１５が、例えば出力電圧が１．８Ｖの安定化された電源４１に接続され、電源４１から第１電源配線１６を通して半導体チップ１２に動作電流が供給される。  
外部電源端子１５には、動作電流の変化に起因して第１電源配線１６に生じたノイズを吸収するための大容量、例えば０．１μＦのバイパスコンデンサ４２が接続されている。
【００２６】
第１電源配線１６は、例えば特性インピーダンスが５０Ωで、長さＬ１の同軸ケーブルで表わされる。同様に、第２電源配線１７は特性インピーダンスが５０Ωで、長さＬ２の同軸ケーブルで表わされる。長さＬ２は長さＬ１より大きいので、第２電源配線１７の信号伝播遅延時間τ２は第１電源配線１６の信号伝播遅延時間τ１より大きく設定されている。
【００２７】
半導体チップ１２は、５０Ωの内部抵抗４３を有するノイズ発生源４４で表わされる。ＰチャネルＭＯＳトランジスタＭ１とＮチャネルＭＯＳトランジスタＭ２とが直列接続された出力バッファ回路４５は、ＮＭＯＳトランジスタＭ２がオフし、ＰＭＯＳトランジスタＭ１がオンすると、外部の容量性負荷４６を充電するための電流が増加して出力バッファ回路４５にかかる電圧が過渡的に降下し、降下した電圧を補償するように電源４１側から電力が供給されて出力バッファ回路４５にかかる電圧が上昇するという動作電流の変化に起因してパルスノイズを発生する。
【００２８】
ここで、Ｖｉｎはノイズ発生源４４の出力電圧、Ｖｂは第１電源配線１６と第２電源配線１７との接続ノードＮ１の電圧、Ｖｃは外部電源端子１５とバイパスコンデンサ４２との接続ノードＮ２の電圧を表している。
【００２９】
図４は半導体装置１０の要部の動作を比較例と対比して示す図で、図４（ａ）が本実施例の動作を示す図、図４（ｂ）が比較例の動作を示す図である。比較例とは、図５に示すように、第２電源配線１７が形成されていない半導体装置６０のことである。
【００３０】
半導体装置の要部の動作は、電源４１の電圧が１．８Ｖ、第１電源配線１６の信号伝播遅延時間が２ｎｓ、第２電源配線１７の信号伝播遅延時間が５ｎｓとしてシミュレーションにより求めた。出力バッファ回路４５がオフしている初期状態では、電圧Ｖｉｎ、電圧Ｖｂ、電圧Ｖｃはともに電源４１の電圧１．８Ｖである。
【００３１】
始に、比較例について説明する。図４（ｂ）に示すように、比較例では、出力バッファ回路４５がオンして容量性負荷４６を充電する電流が流れると、電圧Ｖｉｎは破線５１に示すように１．８Ｖから１Ｖまで過渡的に低下する。
【００３２】
次に、電圧Ｖｉｎの低下量０．８Ｖは内部抵抗４３と第１電源配線１６のインピーダンスに応じて１／２に分圧され、電圧Ｖｂは実線５２に示すように０．４Ｖ減少し、１．８Ｖから１．４Ｖまで過渡的に低下する。
【００３３】
次に、電圧Ｖｂの低下が第１電源配線１６の信号伝播遅延時間τ１後に、電源４１に伝わり、電圧Ｖｂの低下を補うように電源４１から電力が供給されるので、反動として２τ１後に、電圧Ｖｂは実線５３に示すように０．４３Ｖ増加し、２．２４Ｖまで過渡的に上昇する。
【００３４】
その結果、第１接続ノードＮ１に振幅が０．８４Ｖのパルス状のノイズＶｎ２が生じる。第２接続ノードＮ２の電圧Ｖｃは、安定化された電源４１に接続されているので、基本的に一定である。
【００３５】
一方、図４（ａ）に示すように、本実施例では、第１電源配線１６と第２電源配線１７が並列に接続されているので、特性インピーダンスが１／２になっている。  
そのため、電圧Ｖｉｎの低下量０．８Ｖは内部抵抗４３と並列接続された第１電源配線１６と第２電源配線１７のインピーダンスに応じて１／３に分圧され、電圧Ｖｂは実線５４に示すように０．２６Ｖ減少し、１．８Ｖから１．５４Ｖまで過渡的に低下する。電圧Ｖｂの低下は、比較例に比べて少ないことが分かる。
【００３６】
次に、反動として２τ１後に、電圧Ｖｂは実線５５に示すように０．２Ｖ増加し、２Ｖまで過渡的に上昇するのは比較例と同様である。電圧Ｖｂの上昇は、比較例に比べて少ないことが分かる。
【００３７】
その結果、第１接続ノードＮ１に振幅が０．４６Ｖのパルス状のノイズＶｎ１が生じる。ノイズＶｎ１は比較例のノイズＶｎ２に比べて少なくなり、ほぼ半減している。  
これにより、第１接続ノードＮ１の電圧Ｖｂが安定化され、電源配線に生じるノイズが内部回路へ与える影響を低減することが可能である。
【００３８】
更に、発生したノイズＶｎ１は、第２電源配線１７を伝播し、開放されている他端で反射して２τ２後にほぼそのまま戻ってくるので、第１接続ノードＮ１に振幅が０．４３Ｖのパルス状のノイズＶｎ１ａが生じる。実線５４に示す負極性ノイズの反射が実線５７に示すノイズであり、実線５５に示す正極性ノイズの反射が実線５８に示すノイズである。
【００３９】
信号伝播遅延時間τ１が信号伝播遅延時間τ２より短かく、接続ノードＮ１にノイズＶｎ１ａが到着する前に信号の授受が完了しているので、ノイズＶｎ１ａが内部回路の動作に影響を及ぼすことは無い。
【００４０】
更に、ノイズＶｎ１ａが到着しても、ノイズＶｎ１はバイパスコンデンサ４２により消された状態に有るので、ノイズＶｎ１とノイズＶｎ１ａが干渉することはなく、ノイズＶｎ１ａが内部回路の動作に影響を及ぼすことは無い。
【００４１】
以上説明したように、本実施例では絶縁性基板１１の第１の面１１ａに形成され、一端がワイヤ１３を介して半導体チップ１２の電源パッド１４に電気的に接続され、他端が絶縁性基板１１の第１の面１１ａと反対の第２の面１１ｂに形成された外部電源端子１５に接続された第１電源配線１６と、絶縁性基板１１の第１の面１１ａに形成され、一端が第１電源配線１６の一端に連接して半導体チップ１２の周りの空き領域に延伸し、他端が開放されるとともに、一端から他端までの信号伝播時間τ２が第１電源配線１６の一端から他端までの信号伝播時間τ１より長い第２電源配線１７と、を具備している。
【００４２】
その結果、第１電源配線１６と第２電源配線１７とが並列接続されて電源配線のインピーダンスが低下するので、動作電流の変化に起因するノイズＶｎ１の振幅を低減することができる。  
従って、動作電流の変化により電源配線に生じるノイズの少ない配線基板およびそれを用いた半導体装置が得られる。
【００４３】
第１電源配線１６は、最短で配置しているので、特許文献１に記載された信号伝送部材に比べて配線抵抗の増加によりムダに消費される電力を抑制することができる。更に、第２電源配線１７は他端が開放されているので、第２電源配線１７による消費電力は無視できるレベルである。
【００４４】
ここでは、第１電源配線１６と第２電源配線１７の特性インピーターンスが等しい場合に説明したが、異なっていても構わない。その場合は、第２電源配線１７の特性インピーターンスが第１電源配線１６の特性インピーターンスより小さいことが望ましい。第１電源配線１６と第２電源配線１７が並列接続された電源配線の特性インピーダンスをより小さくできるからである。
【００４５】
第２電源配線１７の特性インピーターンスを第１電源配線１６の特性インピーターンスより小さくするには、例えば第２電源配線１７の幅を第１電源配線の幅より大きくすることが考えられる。
【００４６】
外部電源端子１５がハンダボールである場合について説明したが、リード端子とすることも可能である。
【実施例２】
【００４７】
本発明の実施例２に係る半導体装置について図６を用いて説明する。図６は本実施例の半導体装置を示す図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１電源配線の一端と第２電源配線の一端とが離間していることにある。
【００４８】
即ち、図６に示すように、本実施例の半導体集積装置７０は、一端が第１電源配線１６の一端と離間し、ワイヤ（第２接続導体）７１を介して電源パッド１４に共通に接続され、他端が開放された第２電源配線７２を具備している。
【００４９】
第２電源配線７２の一端にはワイヤ７１をボンディングするための接続パッド７３が形成されている。第２電源配線７２は、図１に示した第２電源配線１７と同様に蛇行して配置されている。第２電源配線７２の信号伝播遅延時間τ２が第１電源配線１６の信号伝播遅延時間τ１より大きくなるように（τ１＜τ２）、第２電源配線７２の長さＬ２は、第１電源配線１６の長さＬ１より大きく設定されている（Ｌ１＜Ｌ２）。
【００５０】
これにより、半導体チップ１２の電源パッド１４でのノイズ量が少なくなる利点がある。図１に示す第１、第２電源配線１６、１７が分離されていない場合は、ワイヤが共通なので、半導体チップ１２の電源パッド部１４にはワイヤ１３による影響が生じる。
【００５１】
更に、第１電源配線１６と第２電源配線７２との間の空き領域７４には、信号配線、別の電源配線、接地配線などを配置することが可能である。
【００５２】
以上説明したように、本実施例では、第１電源配線１６の一端と第２電源配線７２の一端とが離間し、それぞれワイヤ１３、７１を介して電源パッド１４に接続されているので、電源パッド１４でのノイズ量が少なくなる利点がある。更に、空き領域７４に別の配線などを配置することができる利点がある。そのため、優先的に信号配線を最短で配置し、信号の伝送速度を確保するのに支障をきたす恐れがない。
【実施例３】
【００５３】
本発明の実施例３に係る半導体装置について図７を用いて説明する。図７は本実施の半導体装置を示す図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、複数の半導体チップを積層し、各半導体チップに第１および第２電源配線を接続したことにある。
【００５４】
即ち、図７に示すように、本実施例の半導体装置８０は、半導体チップ１２の上に電源パッド１４を露出するように半導体チップ８１が積層され、第１電源配線８２および第２電源配線８３がワイヤ８４介して半導体チップ８１の電源パッド８５に電気的に接続されている。第１電源配線８２および第２電源配線８３の連接部には、ワイヤ８４をボンディングするための接続パッド８６が形成されている。
【００５５】
第１電源配線８２および第２電源配線８３は、第１電源配線１６および第２電源配線１７と同様に蛇行して配置され、第２電源配線８３の信号伝播遅延時間τ２が第１電源配線８２信号伝播遅延時間τ１より大きくなるように（τ１＜τ２）、第２電源配線８３の長さＬ４は、第１電源配線８２の長さＬ３より大きく設定されている（Ｌ３＜Ｌ４）。
【００５６】
積層する半導体チップの数に応じて、絶縁性基板１１上に形成される信号配線、電源配線、接地配線などの配線数が多くなり、必然的に電源配線が長くなるが、半導体チップの周りの空き領域を有効に利用し、半導体チップ毎に動作電流の変化に起因して電源配線に生じるノイズを低減することができる。
【００５７】
以上説明したように、本実施例の半導体装置８０は、半導体チップ１２、８１が積層され、半導体チップ１２に第１および第２電源配線１６、１７が接続され、半導体チップに第１および第２電源配線８２、８３が接続されているので、半導体チップ毎に動作電流の変化に起因して第１電源配線に生じるノイズを低減できる利点がある。
【００５８】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  複数の前記半導体チップが互いに前記電源パッドを露出するように積層され、各前記半導体チップの前記電源パッドに前記第１電源配線および前記第２電源配線がそれぞれ前記第１および第２接続導体を介して電気的に接続されている請求項２に記載の半導体装置。
【００５９】
（付記２）  前記第２電源配線が蛇行している請求項１、２、３、付記１に記載の半導体装置。
【００６０】
（付記３）  前記第２電源配線の特性インピーダンスが、前記第１電源配線の特性インピーダンスより小さい請求項１、２、３、付記１、２に記載の半導体装置。
【００６１】
（付記４）  前記第２電源配線の長さが、前記第１電源配線の長さより大きい請求項５に記載の配線基板。
【００６２】
（付記５）  前記第１電源配線の一端と前記第２電源配線の一端とが離間していることを特徴とする請求項５、付記４に記載の配線基板。
【００６３】
（付記６）  前記第２電源配線が蛇行している請求項５、付記４、５に記載の配線基板。
【００６４】
（付記７）  前記第２電源配線の特性インピーダンスが、前記第１電源配線の特性インピーダンスより小さい請求項５、付記４、５、６に記載の半導体装置。
【００６５】
（付記８）  一対の前記第１電源配線および前記第２電源配線を、複数具備する請求項５または付記４、５、６、７に記載の配線基板。
【符号の説明】
【００６６】
１０、４０、６０、７０、８０  半導体装置
１１  絶縁性基板
１２、８１  半導体チップ
１３、７１、８４  ワイヤ（接続導体）
１４、８５  電源パッド
１５  外部電源端子
１６、８２  第１電源配線
１７、６１、７２、８３  第２電源配線
１８  ビア
１９、７３、８６  接続パッド
３０  配線基板
３１  第１の領域
３２  第２の領域
４１  電源
４２  バイパスコンデンサ
４３  内部抵抗
４４  ノイズ発生源
４５  出力バッファ
４６  容量性負荷
７４  空き領域
Ｎ１、Ｎ２  接続ノード
Ｍ１  ＰＭＯＳトランジスタ
Ｍ２  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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