(57)【要約】【課題】閾値電圧が相対的に高い半導体装置のチャネル領域における不純物濃度を閾値電圧が相対的に低い半導体装置のチャネル領域における不純物濃度よりも高くすると、閾値電圧が相対的に高い半導体装置の駆動力の低下を招来する虞があった。【解決手段】半導体装置は、第１のトランジスタと第２のトランジスタとを備えている。第１のトランジスタは、第１のチャネル領域３ａと、第１のゲート絶縁膜４ａと、第１のゲート電極５ａと、第１のエクステンション領域８ａとを有している。第２のトランジスタは、第１のトランジスタよりも高い閾値電圧を有しており、第２のチャネル領域３ｂと、第２のゲート絶縁膜４ｂと、第２のゲート電極５ｂと、第２のエクステンション領域８ｂとを有している。第２のエクステンション領域８ｂは浅接合化不純物を含んでおり、第２のエクステンション領域８ｂの接合深さは第１のエクステンション領域８ａの接合深さよりも浅い。【選択図】図２
2011003635.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１のトランジスタと、前記第１のトランジスタよりも高い閾値電圧を有する第１導電型の第２のトランジスタとを備えた半導体装置であって、
前記第１のトランジスタは、
半導体基板における第１の活性領域内に形成された第２導電型の第１のチャネル領域と、
前記第１の活性領域における前記第１のチャネル領域上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、
前記第１の活性領域における前記第１のゲート電極の側方下の領域に形成された第１導電型の第１のエクステンション領域とを有し、
前記第２のトランジスタは、
前記半導体基板における第２の活性領域内に形成された第２導電型の第２のチャネル領域と、
前記第２の活性領域における前記第２のチャネル領域上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられた第２のゲート電極と、
前記第２の活性領域における前記第２のゲート電極の側方下の領域に形成された第１導電型の第２のエクステンション領域とを有し、
前記第２のエクステンション領域は、浅接合化不純物を含んでおり、
前記第２のエクステンション領域の接合深さは、前記第１のエクステンション領域の接合深さよりも浅いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１のエクステンション領域は、前記浅接合化不純物を含有していないことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１のエクステンション領域は、前記浅接合化不純物を含有しており、
前記第１のエクステンション領域における前記浅接合化不純物の濃度は、前記第２のエクステンション領域における前記浅接合化不純物の濃度よりも低いことを特徴とする半導体装置。
【請求項４】
請求項１から３の何れか一つに記載の半導体装置であって、
前記浅接合化不純物は、導電性を持たない不純物であることを特徴とする半導体装置。
【請求項５】
請求項１から４の何れか一つに記載の半導体装置であって、
前記浅接合化不純物を含む浅接合化不純物注入領域の接合深さは、前記第２のエクステンション領域の接合深さよりも深いことを特徴とする半導体装置。
【請求項６】
請求項１から４の何れか一つに記載の半導体装置であって、
前記浅接合化不純物を含む浅接合化不純物注入領域の接合深さは、前記第２のエクステンション領域の接合深さよりも浅いことを特徴とする半導体装置。
【請求項７】
請求項１から６の何れか一つに記載の半導体装置であって、
前記浅接合化不純物は、Ｃ，Ｎ，Ｆ，Ａｒ及びＧｅのうちの少なくとも１つであることを特徴とする半導体装置。
【請求項８】
請求項１から６の何れか一つに記載の半導体装置であって、
前記半導体基板は、シリコンからなり、
前記浅接合化不純物を含む浅接合化不純物注入領域におけるシリコン濃度は、前記半導体基板のうち前記不純物注入領域以外の部分におけるシリコン濃度よりも高いことを特徴とする半導体装置。
【請求項９】
請求項１から８の何れか一つに記載の半導体装置であって、
前記第１のチャネル領域は、前記第２のチャネル領域と同一の不純物濃度を有することを特徴とする半導体装置。
【請求項１０】
半導体基板における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、前記半導体基板における第２の活性領域上に設けられ、前記第１のトランジスタよりも高い閾値電圧を有する第１導電型の第２のトランジスタとを備えた半導体装置の製造方法であって、
前記第１の活性領域内に第２導電型の第１のチャネル領域を形成する一方、前記第２の活性領域内に第２導電型の第２のチャネル領域を形成する工程（ａ）と、
前記工程（ａ）の後に、前記第１の活性領域における前記第１のチャネル領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成する一方、前記第２の活性領域における前記第２のチャネル領域上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第２の活性領域における前記第２のゲート電極の側方下の領域に浅接合化不純物を選択的にイオン注入して浅接合化不純物注入領域を形成する工程（ｃ）と、
前記工程（ｂ）の後に、前記第１の活性領域における前記第１のゲート電極の側方下の領域に第１導電型不純物をイオン注入して第１のエクステンション注入領域を形成する一方、前記第２の活性領域における前記第２のゲート電極の側方下の領域に第１導電型不純物をイオン注入して第２のエクステンション注入領域を形成する工程（ｄ）と、
前記工程（ｃ）及び（ｄ）の後で、前記半導体基板に熱処理を行い、前記第１の活性領域における前記第１のゲート電極の側方下の領域に第１のエクステンション領域を形成する一方、前記第２の活性領域における前記第２のゲート電極の側方下の領域に第２のエクステンション領域を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記第２のエクステンション注入領域の注入深さは、前記浅接合化不純物注入領域の注入深さよりも浅いことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法であって、
前記工程（ｄ）の前に前記工程（ｃ）を行う半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、閾値電圧が互いに異なる２つのＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高性能化と低消費電力化とを両立させるために、Ｍｕｌｔｉ−Ｖｔ技術が一般的に使われている（例えば特許文献１）。Ｍｕｌｔｉ−Ｖｔ技術は、導電型が互いに同じで閾値電圧が互いに異なるＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称する）を同一の半導体基板に混載させる技術である。
【０００３】
図５（ａ）〜（ｄ）を参照しながら、Ｍｕｌｔｉ−Ｖｔ技術を使用した従来の半導体装置の製造方法について以下に簡単に説明する。図５（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。なお、図５（ａ）〜（ｄ）において、「Ｌｖｔ」は閾値電圧が相対的に低い第１のＮ型ＭＩＳトランジスタが形成される第１のＮ型ＭＩＳトランジスタ形成領域であり、「Ｈｖｔ」は閾値電圧が相対的に高い第２のＮ型ＭＩＳトランジスタが形成される第２のＮ型ＭＩＳトランジスタ形成領域である。
【０００４】
まず、図５（ａ）に示す工程では、シリコン基板１０１の上部に素子分離領域１０２を形成する。これにより、第１のＮ型ＭＩＳトランジスタ形成領域Ｌｖｔには、素子分離領域１０２に囲まれたシリコン基板１０１からなる第１の活性領域１０１ａが形成され、第２のＮ型ＭＩＳトランジスタ形成領域Ｈｖｔには、素子分離領域１０２に囲まれたシリコン基板１０１からなる第２の活性領域１０１ｂが形成される。
【０００５】
その後、第１の活性領域１０１ａの上部にｐ型不純物を注入して第１のｐ型チャネル領域１０３ａを形成する一方、第２の活性領域１０１ｂの上部にｐ型不純物を注入して第２のｐ型チャネル領域１０３ｂを形成する。このとき、第２のｐ型チャネル領域１０３ｂにおけるｐ型不純物濃度が第１のｐ型チャネル領域１０３ａにおけるｐ型不純物濃度よりも高くなるように、第１の活性領域１０１ａの上部及び第２の活性領域１０１ｂの上部にｐ型不純物を注入する。
【０００６】
その後、シリコン基板１０１の上面上にゲート絶縁膜１０４及びポリシリコン膜１０５を順次形成する。
【０００７】
次に、図５（ｂ）に示す工程では、ゲート絶縁膜１０４及びポリシリコン膜１０５をパターニングする。これにより、第１のｐ型チャネル領域１０３ａ上には第１のゲート絶縁膜１０４ａ及び第１のゲート電極１０５ａが順に形成され、第２のｐ型チャネル領域１０３ｂ上には第２のゲート絶縁膜１０４ｂ及び第２のゲート電極１０５ｂが順に形成される。
【０００８】
その後、第１の活性領域１０１ａ内のうち第１のゲート電極１０５ａの側方下に位置する部分には第１のｎ型エクステンション領域１０６ａと第１のｐ型ポケット領域（不図示）とを形成し、第２の活性領域１０１ｂ内のうち第２のゲート電極１０５ｂの側方下に位置する部分には第２のｎ型エクステンション領域１０６ｂと第２のｐ型ポケット領域（不図示）とを形成する。
【０００９】
次に、図５（ｃ）に示す工程では、第１のゲート電極１０５ａの側面上に第１のサイドウォール１０７ａを形成し、第２のゲート電極１０５ｂの側面上に第２のサイドウォール１０７ｂを形成する。
【００１０】
その後、第１の活性領域１０１ａ内のうち第１のサイドウォール１０７ａの側方下に位置する部分には第１のｎ型ソースドレイン領域１０８ａを形成し、第２の活性領域１０１ｂ内のうち第２のサイドウォール１０７ｂの側方下に位置する部分には第２のｎ型ソースドレイン領域１０８ｂを形成する。その後、シリコン基板１０１に対して熱処理を行い、導電型不純物を活性化させる。それから、第１のゲート電極１０５ａ、第２のゲート電極１０５ｂ、第１のｎ型ソースドレイン領域１０８ａ及び第２のｎ型ソースドレイン領域のそれぞれの上部にシリサイド膜１０９を形成する。これにより、Ｍｕｌｔｉ−Ｖｔ技術を使用した従来の半導体装置を製造することができる。このように第２のｐ型チャネル領域１０３ｂにおけるｐ型不純物濃度を第１のｐ型チャネル領域１０３ａにおけるｐ型不純物濃度に比べて高くすれば、第２のＭＩＳトランジスタの閾値電圧を第１のＭＩＳトランジスタの閾値電圧よりも高くすることができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−１４７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、第２のチャネル領域における不純物濃度が第１のチャネル領域における不純物濃度よりも高い場合、このような半導体装置を動作させると、第２のチャネル領域では第１のチャネル領域に比べて導電型不純物とキャリアとが衝突し易くなる。そのため、第２のチャネル領域では第１のチャネル領域に比べてキャリアが散乱し易くなるので、第２のＭＩＳトランジスタでは第１のＭＩＳトランジスタに比べてキャリア移動度が低下する場合がある。
【００１３】
本発明は、かかる点に鑑みてなされたものであり、その目的は、閾値電圧が互いに異なる半導体装置及びその製造方法において閾値電圧が相対的に高いトランジスタの駆動力の低下を抑制することにある。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置は、第１導電型の第１のトランジスタと、第１のトランジスタよりも高い閾値電圧を有する第１導電型の第２のトランジスタとを備えている。第１のトランジスタは、第２導電型の第１のチャネル領域と、第１のゲート絶縁膜と、第１のゲート電極と、第１導電型の第１のエクステンション領域とを有している。第１のチャネル領域は半導体基板における第１の活性領域内に形成されており、第１のゲート絶縁膜は第１の活性領域における第１のチャネル領域上に設けられており、第１のゲート電極は第１のゲート絶縁膜上に設けられており、第１のエクステンション領域は第１の活性領域における第１のゲート電極の側方下の領域に形成されている。第２のトランジスタは、第２導電型の第２のチャネル領域と、第２のゲート絶縁膜と、第２のゲート電極と、第１導電型の第２のエクステンション領域とを有している。第２のチャネル領域は半導体基板における第２の活性領域内に形成されており、第２のゲート絶縁膜は第２の活性領域における第２のチャネル領域上に設けられており、第２のゲート電極は第２のゲート絶縁膜上に設けられており、第２のエクステンション領域は第２の活性領域における第２のゲート電極の側方下の領域に形成されている。第２のエクステンション領域は浅接合化不純物を含んでおり、第２のエクステンション領域の接合深さは第１のエクステンション領域の接合深さよりも浅い。
【００１５】
上記構成の半導体装置では、第２のエクステンション領域の接合深さが第１のエクステンション領域の接合深さよりも浅いので、第２のトランジスタの実効チャネル長が第１のトランジスタの実効チャネル長よりも長くなる。よって、第２のトランジスタでは、第１のトランジスタに比べて、短チャネル効果を抑制することができる。これにより、第２のトランジスタの閾値電圧を第１のトランジスタの閾値電圧よりも高くすることができる。
【００１６】
第１のエクステンション領域は、浅接合化不純物を含有していなくても良く、浅接合化不純物を含有していても良い。第１のエクステンション領域が浅接合化不純物を含有している場合には、第１のエクステンション領域における浅接合化不純物の濃度は第２のエクステンション領域における浅接合化不純物の濃度よりも低いことが好ましい。どちらの場合であっても、第２のエクステンション領域の接合深さは、第１のエクステンション領域の接合深さよりも浅くなる。よって、第２のトランジスタでは、第１のトランジスタに比べて、短チャネル効果を抑制することができる。
【００１７】
浅接合化不純物は、導電性を持たない不純物であることが好ましい。浅接合化不純物は、Ｃ，Ｎ，Ｆ，Ａｒ及びＧｅのうちの少なくとも１つであっても良い。又は、半導体基板がシリコンからなる場合には、浅接合化不純物注入領域におけるシリコン濃度が半導体基板のうち不純物注入領域以外の部分におけるシリコン濃度よりも高くても良い。浅接合化不純物として上記具体例の何れを選択した場合であっても、第２のエクステンション領域の接合深さは、第１のエクステンション領域の接合深さよりも浅くなる。
【００１８】
浅接合化不純物を含む浅接合化不純物注入領域の接合深さは、第２のエクステンション領域の接合深さよりも深くても良く、第２のエクステンション領域の接合深さよりも浅くても良い。前者の場合には、第２のエクステンション領域を構成する導電型不純物の拡散を抑制できる。後者の場合には、第２のエクステンション領域を構成する導電型不純物の注入深さを浅くすることができる。
【００１９】
第１のチャネル領域は、第２のチャネル領域と同一の不純物濃度を有することが好ましい。これにより、第２のチャネル領域におけるキャリア移動度の低下を抑制することができる。
【００２０】
本発明の半導体装置の製造方法では、半導体基板における第１の活性領域上に設けられた第１導電型の第１のトランジスタと、半導体基板における第２の活性領域上に設けられ、第１のトランジスタよりも高い閾値電圧を有する第１導電型の第２のトランジスタとを備えた半導体装置を製造する。具体的には、第１の活性領域内に第２導電型の第１のチャネル領域を形成する一方、第２の活性領域内に第２導電型の第２のチャネル領域を形成する工程（ａ）と、工程（ａ）の後に、第１の活性領域における第１のチャネル領域上に第１のゲート絶縁膜を介して第１のゲート電極を形成する一方、第２の活性領域における第２のチャネル領域上に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｂ）と、工程（ｂ）の後に、第２の活性領域における第２のゲート電極の側方下の領域に浅接合化不純物を選択的にイオン注入して浅接合化不純物注入領域を形成する工程（ｃ）と、工程（ｂ）の後に、第１の活性領域における第１のゲート電極の側方下の領域に第１導電型不純物をイオン注入して第１のエクステンション注入領域を形成する一方、第２の活性領域における第２のゲート電極の側方下の領域に第１導電型不純物をイオン注入して第２のエクステンション注入領域を形成する工程（ｄ）と、工程（ｃ）及び（ｄ）の後で、半導体基板に熱処理を行い、第１の活性領域における第１のゲート電極の側方下の領域に第１のエクステンション領域を形成する一方、第２の活性領域における第２のゲート電極の側方下の領域に第２のエクステンション領域を形成する工程（ｅ）とを備えている。
【００２１】
ここで、工程（ｃ）における「浅接合化不純物を選択的にイオン注入させる」とは、例えば、レジストマスク等を用いて浅接合化不純物を所望の位置にイオン注入することである。
【００２２】
このような半導体装置の製造方法では、第２のエクステンション領域の接合深さを第１のエクステンション領域の接合深さよりも浅くすることができる。よって、第２のトランジスタでは、第１のトランジスタに比べて、短チャネル効果を抑制することができる。従って、第２のトランジスタの閾値電圧を第１のトランジスタの閾値電圧よりも高くすることができる。
【００２３】
工程（ｅ）の前に工程（ｃ）を行っても良いし、工程（ｄ）の前に工程（ｃ）を行っても良い。前者の場合には、第２のエクステンション注入領域内に存在する導電型不純物が拡散することを防止できる。また、この場合、第２のエクステンション注入領域の注入深さは、浅接合化不純物注入領域の注入深さよりも浅いことが好ましい。後者の場合には、第２のエクステンション注入領域の注入深さを第１のエクステンション注入領域の注入深さよりも浅くすることができる。
【発明の効果】
【００２４】
本発明によれば、閾値電圧が相対的に高いトランジスタの駆動力の低下を抑制することができる。
【図面の簡単な説明】
【００２５】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の断面図である。
【図５】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は以下に示す実施形態に限定されない。具体的には、膜を構成する材料、膜厚、成膜方法、成膜条件及びイオン注入条件等は、以下の実施形態に記載された具体例に限定されない。また、以下では、同一部材について同一の符号を付しその説明を省略する場合がある。
【００２７】
《第１の実施形態》
図１（ａ）〜（ｅ）を参照しながら、本発明の第１の実施形態に係る半導体装置の製造方法を説明する。図１（ａ）〜（ｅ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図中において、左側に示す「Ｌｖｔ」とは閾値電圧が相対的に低い第１のＮ型ＭＩＳトランジスタが形成される第１のＮ型ＭＩＳトランジスタ形成領域Ｌｖｔを示し、右側に示す「Ｈｖｔ」とは閾値電圧が相対的に高い第２のＮ型ＭＩＳトランジスタが形成される第２のＮ型ＭＩＳトランジスタ形成領域Ｈｖｔを示している。
【００２８】
まず、図１（ａ）に示す工程では、例えば埋め込み素子分離（Ｓhallow Ｔrench Ｉsolation：ＳＴＩ）法により、シリコン領域等の半導体領域を有する一導電型の基板（以下、「半導体基板」と称する）１の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域２を選択的に形成する。これにより、第１のＮ型ＭＩＳトランジスタ形成領域Ｌｖｔには、素子分離領域２によって囲まれた半導体基板１からなる第１の活性領域１ａが形成され、第２のＮ型ＭＩＳトランジスタ形成領域Ｈｖｔには、素子分離領域２によって囲まれた半導体基板１からなる第２の活性領域１ｂが形成される。
【００２９】
その後、図示は省略しているが、第１の活性領域１ａ内にホウ素等のｐ型不純物をイオン注入して、第１の活性領域１ａ内にｐ型ウェル領域及びｐ型パンチスルーストッパを形成する。また、第２の活性領域１ｂ内にホウ素等のｐ型不純物をイオン注入して、第２の活性領域１ｂ内にｐ型ウェル領域及びｐ型パンチスルーストッパを形成する。ここで、ｐ型ウェル領域を形成するための注入条件としては、注入エネルギーを例えば２００ｋｅＶとすれば良く、注入ドーズ量を例えば１×１０13ｃｍ-2とすれば良い。また、Ｐ型パンチスルーストッパを形成するための注入条件としては、注入エネルギーを例えば１００ｋｅＶとすれば良く、注入ドーズ量を例えば１×１０13ｃｍ-2とすれば良い。
【００３０】
その後、第１の活性領域１ａの上部にホウ素等のｐ型不純物をイオン注入して、第１の活性領域１ａの上部に第１のｐ型チャネル領域３ａを形成する（工程（ａ））。また、第２の活性領域１ｂの上部にホウ素等のｐ型不純物をイオン注入して、第２の活性領域１ｂの上部に第２のｐ型チャネル領域３ｂを形成する（工程（ａ））。このときの注入条件としては、注入エネルギーを例えば３０ｋｅＶとすれば良く、注入ドーズ量を例えば２×１０12ｃｍ-2とすれば良い。また、第１の活性領域１ａの上部へのｐ型不純物の注入ドーズ量と第２の活性領域１ｂの上部へのｐ型不純物の注入ドーズ量とが互いに同一であるので、第１のｐ型チャネル領域３ａにおけるｐ型不純物の濃度と第２のｐ型チャネル領域３ｂにおけるｐ型不純物の濃度とは互いに同一である。よって、第２のｐ型チャネル領域３ｂにおけるキャリア移動度の低下を抑制することができる。
【００３１】
その後、半導体基板１の上面上にゲート絶縁膜４を形成した後、ゲート絶縁膜４の上面上に例えばポリシリコン膜５を形成する。ゲート絶縁膜４は、例えば２ｎｍの膜厚を有し、例えばシリコン酸化膜である。ポリシリコン膜５は、例えば１００ｎｍの膜厚を有する。
【００３２】
次に、図１（ｂ）に示す工程では、ポリシリコン膜５の上面上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成する。その後、そのレジストパターンをマスクにして、ゲート絶縁膜４及びポリシリコン膜５をドライエッチングする。これにより、第１のｐ型チャネル領域３ａ上には第１のゲート絶縁膜４ａ及び第１のゲート電極５ａが順次形成され、第２のｐ型チャネル領域３ｂ上には第２のゲート絶縁膜４ｂ及び第２のゲート電極５ｂが順次形成される（工程（ｂ））。なお、第１のゲート絶縁膜４ａ及び第２のゲート絶縁膜４ｂはゲート絶縁膜４がパターンニングされたものであり、第１のゲート電極５ａ及び第２のゲート電極５ｂはポリシリコン膜５がパターンニングされたものである。
【００３３】
その後、第１の活性領域１ａの上面と素子分離領域２のうち第１の活性領域１ａの上面の周辺部分とをレジストマスク６で覆う。このレジストマスク６及び第２のゲート電極５ｂをマスクにして、浅接合化不純物を注入する。これにより、第２の活性領域１ｂ内のうち第２のゲート電極５ｂの側方下に浅接合化不純物注入領域７ｂが形成される（工程（ｃ））。その後、レジストマスク６を除去する。
【００３４】
浅接合化不純物は、導電型を有していない不純物であれば良く、例えばＣ、Ｎ、Ｆ、Ａｒ、Ｇｅ及びＳｉの少なくとも１つであれば良いが、本実施形態ではＣ、Ｎ及びＦの少なくとも１つであることが好ましい。浅接合化不純物としてＣを用いた場合には、注入エネルギーを例えば１０ｋｅＶとすれば良く、注入ドーズ量を例えば１×１０15ｃｍ-2とすれば良い。浅接合化不純物については後で詳述する。
【００３５】
次に、図１（ｃ）に示す工程では、第１のゲート電極５ａをマスクにして第１の活性領域１ａにヒ素等のｎ型不純物を注入する一方、第２のゲート電極５ｂをマスクにして第２の活性領域１ｂにヒ素等のｎ型不純物を注入する。このときの注入条件としては、注入エネルギーを例えば２ｋｅＶとすれば良く、注入ドーズ量を例えば１×１０15ｃｍ-2とすればよい。これにより、第１の活性領域１ａのうち第１のゲート電極５ａの側方下に、第１のｎ型エクステンション注入領域８Ａが形成される（工程（ｄ））。また、第２の活性領域１ｂのうち第２のゲート電極５ｂの側方下であって浅接合化不純物注入領域７ｂよりも上に、第２のｎ型エクステンション注入領域８Ｂが形成される（工程（ｄ））。つまり、第２のｎ型エクステンション注入領域８Ｂの注入深さは浅接合化不純物注入領域７ｂの注入深さよりも浅く、第２のｎ型エクステンション注入領域８Ｂ内には、ｎ型不純物だけでなく浅接合化不純物も含まれる。
【００３６】
その後、第１のゲート電極５ａをマスクにして第１の活性領域１ａにホウ素等のｐ型不純物をイオン注入する一方、第２のゲート電極５ｂをマスクにして第２の活性領域１ｂにホウ素等のｐ型不純物を注入する。このときの注入条件としては、注入エネルギーを例えば１０ｋｅＶとすれば良く、注入ドーズ量を例えば１×１０13ｃｍ-2とすれば良い。これにより、第１の活性領域１ａのうち第１のゲート電極５ａの側方下であって第１のｎ型エクステンション注入領域８Ａよりも下方には、第１のｐ型ポケット注入領域（不図示）が形成され、第２の活性領域１ｂのうち第２のゲート電極５ｂの側方下であって第２のｎ型エクステンション注入領域８Ｂよりも下方には、第２のｐ型ポケット注入領域（不図示）が形成される。
【００３７】
その後、例えばＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法により、半導体基板１の上面全体に絶縁膜（不図示）を形成する。絶縁膜は、例えば５０ｎｍの膜厚を有し、例えばシリコン酸化膜である。それから、この絶縁膜に対して異方性エッチングを行う。これにより、第１のゲート電極５ａの側面上に第１のサイドウォール９ａを形成すると共に、第２のゲート電極５ｂの側面上に第２のサイドウォール９ｂを形成する。
【００３８】
続いて、図１（ｄ）に示す工程では、第１のゲート電極５ａ及び第１のサイドウォール９ａをマスクにして第１の活性領域１ａにヒ素等のｎ型不純物をイオン注入する一方、第２のゲート電極５ｂ及び第２のサイドウォール９ｂをマスクにして第２の活性領域１ｂにヒ素等のｎ型不純物をイオン注入する。このときの注入条件としては、注入エネルギーを例えば１０ｋｅＶとすれば良く、注入ドーズ量を例えば５×１０15ｃｍ-2とすれば良い。これにより、第１の活性領域１ａのうち第１のサイドウォール９ａの側方下には、第１のｎ型ソースドレイン注入領域１０Ａが形成され、第２の活性領域１ｂのうち第２のサイドウォール９ｂの側方下には、第２のｎ型ソースドレイン注入領域１０Ｂが形成される。
【００３９】
続いて、図１（ｅ）に示す工程では、例えば１０５０℃の下、半導体基板１に対してスパイクＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理を行う（工程（ｅ））。この熱処理により、第１及び第２のｎ型エクステンション注入領域８Ａ，８Ｂ内に存在するｎ型不純物が電気的に活性化されるとともに所定の位置まで拡散する。よって、第１の活性領域１ａのうち第１のゲート電極５ａの側方下に第１のｎ型エクステンション領域８ａが形成され、第２の活性領域１ｂのうち第２のゲート電極５ｂの側方下であって浅接合化不純物注入領域７ｂよりも上に第２のｎ型エクステンション領域８ｂが形成される。同じく、この熱処理により、第１及び第２のｐ型ポケット注入領域内に存在するｐ型不純物が電気的に活性化されるとともに所定の位置まで拡散する。よって、第１の活性領域１ａのうち第１のゲート電極５ａの側方下であって第１のｎ型エクステンション領域８ａよりも下には第１のｐ型ポケット領域（不図示）が形成され、第２の活性領域１ｂのうち第２のゲート電極５ｂの側方下であって第２のｎ型エクステンション領域８ｂよりも下には第２のｐ型ポケット領域（不図示）が形成される。さらに、この熱処理により、第１及び第２のｎ型ソースドレイン注入領域１０Ａ，１０Ｂ内に存在するｎ型不純物が電気的に活性化されるとともに所定の位置まで拡散する。これにより、第１の活性領域１ａ内のうち第１のサイドウォール９ａの側方下には第１のｎ型ソースドレイン領域１０ａが形成され、第２の活性領域１ｂ内のうち第２のサイドウォール９ｂの側方下には第２のｎ型ソースドレイン領域１０ｂが形成される。
【００４０】
このとき、第２の活性領域１ｂには、第２のｎ型エクステンション注入領域８Ｂの下に浅接合化不純物注入領域７ｂが形成されている。浅接合化不純物は、本実施形態では、上記スパイクＲＴＡ処理（導電型不純物の拡散工程）において第２のｎ型エクステンション注入領域８Ｂ内に存在するｎ型不純物が拡散することを抑制する。よって、図１（ｅ）に示すように、第２のｎ型エクステンション領域８ｂの接合深さは、第１のｎ型エクステンション領域８ａの接合深さよりも浅くなる。例えば、第１のｎ型エクステンション領域８ａの接合深さが１５ｎｍであるときには第２のｎ型エクステンション領域８ｂの接合深さは１０ｎｍ程度であり、第１のｎ型エクステンション領域８ａの接合深さが２０ｎｍであるときには第２のｎ型エクステンション領域８ｂの接合深さは１５ｎｍ程度である。このように、浅接合化不純物は、熱処理によるｎ型不純物の拡散を抑制し、第２のｎ型エクステンション領域８ｂの接合深さを第１のｎ型エクステンション領域８ａの接合深さよりも浅くする不純物である。
【００４１】
浅接合化不純物としてＣ，Ｎ及びＦの少なくとも１つを選択すると、浅接合化不純物を第２の活性領域１ｂの比較的深い位置にまで注入することができる。よって、浅接合化不純物注入領域７ｂを第２のｎ型エクステンション注入領域８Ｂよりも下に形成することができるので、上記スパイクＲＴＡ処理において第２のｎ型エクステンション注入領域８Ｂ内に存在するｎ型不純物の拡散を効果的に防止することができる。従って、本実施形態では、浅接合化不純物としてＣ，Ｎ及びＦの少なくとも１つを選択することが好ましい。
【００４２】
また、第２のｎ型エクステンション注入領域８Ｂ内にはｎ型不純物だけでなく浅接合化不純物も含まれているので、第２のｎ型エクステンション領域８ｂ内にはｎ型不純物だけでなく浅接合化不純物も含まれることとなる。
【００４３】
その後、スパッタリング法により、半導体基板１の上面全体に、シリサイド用金属膜（図示省略）を堆積する。シリサイド用金属膜としては、膜厚が１０ｎｍであるニッケル膜を用いることができる。その後、例えば窒素雰囲気中、３２０℃の下、半導体基板１に対して１回目のＲＴＡ処理を行う。これにより、第１及び第２のｎ型ソースドレイン領域１０ａ，１０ｂ中のシリコンとシリサイド用金属膜中の金属（本実施形態ではニッケル）とが反応し、第１及び第２のゲート電極５ａ，５ｂ中のシリコンとシリサイド用金属膜中の金属とが反応する。その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１を浸漬させる。これにより、未反応のシリサイド用金属膜（素子分離領域２上、第１のサイドウォール９ａ上及び第２のサイドウォール９ｂ上等に残存する）を除去することができる。その後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、半導体基板１に対して２回目のＲＴＡ処理を行う。これにより、第１及び第２のｎ型ソースドレイン領域１０ａ，１０ｂの上部と第１及び第２のゲート電極５ａ，５ｂの上部とにシリサイド膜（本実施形態ではニッケルシリサイド膜）１１が形成される。このようにして本実施形態に係る半導体装置を製造することができる。
【００４４】
本実施形態に係る半導体装置の製造方法では、図１（ｂ）に示す工程において、第２の活性領域１ｂには浅接合化不純物注入領域７ｂを形成する。よって、図１（ｅ）に示す工程において導電型不純物を拡散させるときには、第２のｎ型エクステンション注入領域８Ｂ内に存在するｎ型不純物は、第１のｎ型エクステンション注入領域８Ａ内に存在するｎ型不純物よりも拡散しにくい。従って、図１（ｅ）に示すように、第２のｎ型エクステンション領域８ｂの接合深さは、第１のｎ型エクステンション領域８ａの接合深さよりも浅くなる。これにより、製造された半導体装置では、第２のＮ型ＭＩＳトランジスタの実効チャネル長は、第２のＮ型ＭＩＳトランジスタの実効チャネル長よりも短くなる。その結果、第２のＮ型ＭＩＳトランジスタでは第１のＮ型ＭＩＳトランジスタに比べて短チャネル効果を抑制することができるので、第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。例えば、第１のＮ型ＭＩＳトランジスタの閾値電圧が０．２Ｖであるときには、第２のＮ型ＭＩＳトランジスタの閾値電圧を０．３Ｖにすることができる。
【００４５】
また、本実施形態に係る半導体装置の製造方法では、第２のｐ型チャネル領域３ｂにおけるｐ型不純物濃度を第１のｐ型チャネル領域３ａにおけるｐ型不純物濃度よりも高くしなくても、第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。よって、製造された半導体装置では、第２のｐ型チャネル領域３ｂにおいてｐ型不純物とキャリアとが衝突し易くなるということを抑制できるので、第２のｐ型チャネル領域３ｂにおけるキャリア移動度の減少を防止することができる。つまり、本実施形態に係る半導体装置の製造方法では、第２のＮ型ＭＩＳトランジスタの駆動力の低下を伴うことなく、第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。
【００４６】
ところで、以前より、閾値電圧を高くする方法として主に３つの方法が知られている。１つ目の方法はチャネル領域における導電型不純物の高濃度化であり、２つ目の方法はポケット領域における導電型不純物の高濃度化であり、３つ目の方法はソースドレイン領域における導電型不純物の低濃度化である。１つ目の方法では、上述のように、チャネル領域において導電型不純物とキャリアとが衝突し易くなるので、チャネル領域におけるキャリア移動度の減少を招来する。２つ目の方法では、導電型不純物がポケット領域からチャネル領域に拡散し易くなるので、チャネル領域において導電型不純物とキャリアとが衝突し易くなる。そのため、１つ目の方法と同じく、チャネル領域におけるキャリア移動度の減少を招来する。３つ目の方法では、ソースドレイン領域の抵抗が大きくなるので、寄生抵抗に起因する駆動力の低下を招来する。しかし、本実施形態に係る半導体装置の製造方法では、第２のｐ型チャネル領域３ｂにおけるｐ型不純物の濃度を第１のｐ型チャネル領域３ａにおけるｐ型不純物の濃度よりも高くしなくても、第２のｐ型ポケット領域におけるｐ型不純物の濃度を第１のｐ型ポケット領域におけるｐ型不純物の濃度よりも高くしなくても、及び、第２のｎ型ソースドレイン領域１０ｂにおけるｎ型不純物の濃度を第１のｎ型ソースドレイン領域１０ａにおけるｎ型不純物の濃度よりも低くしなくても、第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。従って、本実施形態に係る半導体装置の製造方法では、第２のｐ型チャネル領域３ｂにおけるキャリア移動度の減少を招来することなく、且つ、寄生抵抗に起因する第２のＮ型ＭＩＳトランジスタの駆動力の低下を招来することなく、第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。
【００４７】
さらに、図１（ｃ）に示す工程では、第２のｎ型エクステンション注入領域８Ｂの下方に第２のｐ型ポケット注入領域（不図示）を形成する。よって、図１（ｅ）に示す工程において導電型不純物を拡散させるときに、第２のｐ型ポケット注入領域内に存在するｐ型不純物が第１のｐ型ポケット注入領域内に存在するｐ型不純物に比べて拡散しにくくなる場合がある。これにより、ｐ型不純物が第２のｐ型ポケット領域から第２のｐ型チャネル領域３ｂへ拡散することを抑制できるので、第２のｐ型チャネル領域３ｂにおけるｐ型不純物濃度が高くなることを防止できる。従って、第２のｐ型チャネル領域３ｂにおけるキャリア移動度の低下を抑制することができる。
【００４８】
それだけでなく、図１（ｄ）に示す工程では、第２の活性領域１ｂのうち第２のサイドウォール９ｂの側方下に第２のｎ型ソースドレイン注入領域１０Ｂを形成する。よって、図１（ｅ）に示す工程において導電型不純物を拡散させるときに、第２のｎ型ソースドレイン注入領域１０Ｂ内に存在するｎ型不純物が第１のｎ型ソースドレイン注入領域１０Ａ内に存在するｎ型不純物に比べて拡散しにくくなる場合がある。従って、第２のｎ型ソースドレイン領域１０ｂの接合深さを第１のｎ型ソースドレイン領域１０ａの接合深さよりも浅くすることができるので、これによっても、第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。
【００４９】
なお、第２のｎ型ソースドレイン領域１０ｂの接合深さを第１のｎ型ソースドレイン領域１０ａの接合深さよりも浅くするためには、浅接合化不純物注入領域７ｂを第２のサイドウォール９ｂの側方下であって第２のｎ型ソースドレイン注入領域１０Ｂよりも下にも形成することが好ましい。
【００５０】
また、本実施形態では、図１（ｂ）に示す工程において、浅接合化不純物注入領域７ｂのみを形成している。しかし、レジストマスク６で覆った状態で、浅接合化不純物注入領域７ｂの形成前又はその形成後に、第２の活性領域１ｂに、第２のｎ型エクステンション注入領域の一部となるｎ型不純物、第２のｐ型ポケット注入領域の一部となるｐ型不純物、又は、ｎ型不純物（第２のｎ型エクステンション注入領域の一部となるｎ型不純物）及びｐ型不純物（第２のｐ型ポケット注入領域の一部となるｐ型不純物）の両方を注入しても良い。その後、図１（ｃ）に示す工程において、第１の活性領域１ａにｎ型不純物を注入して第１のｎ型エクステンション注入領域８Ａを形成する一方、第２の活性領域１ｂにｎ型不純物を注入して第２のｎ型エクステンション注入領域８Ｂを形成する。このとき、第２のｎ型エクステンション注入領域８Ｂにおけるｎ型不純物のドーズ量は、図１（ｃ）に示す工程において第２の活性領域１ｂに注入されたｎ型不純物のドーズ量と、図１（ｂ）に示す工程において第２の活性領域１ｂに注入されていたｎ型不純物のドーズ量との合計となる。これにより、第２のｎ型エクステンション注入領域８Ｂにおけるｎ型不純物のドーズ量を第１のｎ型エクステンション注入領域８Ａにおけるｎ型不純物のドーズ量よりも多くすることができる。
【００５１】
同様に、図１（ｃ）に示す工程において第１の活性領域１ａにｐ型不純物を注入して第１のｐ型ポケット注入領域を形成する一方、第２の活性領域１ｂにｐ型不純物を注入して第２のｐ型ポケット注入領域を形成する。このとき、第２のｐ型ポケット注入領域におけるｐ型不純物のドーズ量は、図１（ｃ）に示す工程において第２の活性領域１ｂに注入されたｐ型不純物のドーズ量と、図１（ｂ）に示す工程において第２の活性領域１ｂに注入されていたｐ型不純物のドーズ量との合計となる。これにより、第２のｐ型ポケット注入領域におけるｐ型不純物のドーズ量を第１のｐ型ポケット注入領域におけるｐ型不純物のドーズ量よりも多くすることができる。
【００５２】
以上説明したように、本実施形態に係る半導体装置の製造方法では、第２のＮ型ＭＩＳトランジスタの駆動力低下を伴うことなく第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。
【００５３】
以下では、図２を参照しながら、本実施形態に係る半導体装置の構成を簡単に説明する。図２は、本実施形態に係る半導体装置の断面図である。なお、図２中における「Ｌｖｔ」及び「Ｈｖｔ」はそれぞれ上述の通りである。
【００５４】
本実施形態に係る半導体装置では、半導体基板１の上部に素子分離領域２が選択的に形成されている。これにより、第１のＮ型ＭＩＳトランジスタ形成領域Ｌｖｔには、素子分離領域２によって囲まれた半導体基板１からなる第１の活性領域１ａが形成されており、第２のＮ型ＭＩＳトランジスタ形成領域Ｈｖｔには、素子分離領域２によって囲まれた半導体基板１からなる第２の活性領域１ｂが形成されている。第１の活性領域１ａの上には第１のＮ型ＭＩＳトランジスタが形成されており、第２の活性領域１ｂの上には第２のＮ型ＭＩＳトランジスタが形成されている。第２のＮ型ＭＩＳトランジスタの閾値電圧は第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高く、例えば、第１のＮ型ＭＩＳトランジスタの閾値電圧が０．２Ｖであれば第２のＮ型ＭＩＳトランジスタの閾値電圧は０．３Ｖである。
【００５５】
第１のＮ型ＭＩＳトランジスタでは、第１のｐ型チャネル領域３ａが第１の活性領域１ａ内に形成されており、第１のｐ型チャネル領域３ａ上には第１のゲート絶縁膜４ａ及び第１のゲート電極５ａが順次形成されており、第１のゲート電極５ａの側面上には第１のサイドウォール９ａが形成されている。第１の活性領域１ａ内には、第１のゲート電極５ａの側方下に第１のｎ型エクステンション領域８ａが形成されており、第１のｎ型エクステンション領域８ａの下に第１のｐ型ポケット領域（不図示）が形成されており、第１のサイドウォール９ａの側方下に第１のｎ型ソースドレイン領域１０ａが形成されている。第１のｎ型ソースドレイン領域１０ａの上部及び第１のゲート電極５ａの上部には、シリサイド膜１１が形成されている。
【００５６】
第２のＮ型ＭＩＳトランジスタでは、第２のｐ型チャネル領域３ｂが第２の活性領域１ｂ内に形成されており、第２のｐ型チャネル領域３ｂ上には第２のゲート絶縁膜４ｂ及び第２のゲート電極５ｂが順次形成されており、第２のゲート電極５ｂの側面上には第２のサイドウォール９ｂが形成されている。第２の活性領域１ｂ内には、第２のゲート電極５ｂの側方下に第２のｎ型エクステンション領域８ｂが形成されており、第２のｎ型エクステンション領域８ｂの下に第２のｐ型ポケット領域（不図示）が形成されており、第２のサイドウォール９ｂの側方下に第２のｎ型ソースドレイン領域１０ｂが形成されている。第２のｎ型ソースドレイン領域１０ｂの上部及び第２のゲート電極５ｂの上部には、シリサイド膜１１が形成されている。ここで、第２のｐ型チャネル領域３ｂにおけるｐ型不純物濃度は第１のｐ型チャネル領域３ａにおけるｐ型不純物濃度と略同一であり、第２のｐ型ポケット領域におけるｐ型不純物濃度は第１のｐ型ポケット領域におけるｐ型不純物濃度と略同一であり、第２のｎ型ソースドレイン領域１０ｂにおけるｎ型不純物濃度は第１のｎ型ソースドレイン領域１０ａにおけるｎ型不純物濃度と略同一である。
【００５７】
また、第２のＮ型ＭＩＳトランジスタでは、第２の活性領域１ｂ内のうち第２のｎ型エクステンション領域８ｂよりも下には、浅接合化不純物注入領域７ｂが形成されており、浅接合化不純物注入領域７ｂには、浅接合化不純物が注入されている。浅接合化不純物は、第２のｎ型エクステンション領域８ｂの接合深さが第１のｎ型エクステンション領域８ａの接合深さよりも深くなることを抑制する不純物であり、半導体装置の製造工程のうち導電型不純物を拡散させる工程において第２のｎ型エクステンション注入領域８Ｂ内に存在するｎ型不純物の拡散を抑制する。この浅接合化不純物は、浅接合化不純物注入領域７ｂ内だけでなく第２のｎ型エクステンション領域８ｂ内にも含まれている。
【００５８】
このように第２のＮ型ＭＩＳトランジスタは、第２のｎ型エクステンション領域８ｂよりも下に浅接合化不純物注入領域７ｂを有している。よって、本実施形態に係る半導体装置では、第２のｎ型エクステンション領域８ｂの接合深さは第１のｎ型エクステンション領域８ａの接合深さよりも浅い。これにより、第２のＮ型ＭＩＳトランジスタの実効チャネル長は第１のＮ型ＭＩＳトランジスタの実効チャネル長よりも長くなるので、第２のＮ型ＭＩＳトランジスタでは第１のＮ型ＭＩＳトランジスタに比べて短チャネル効果を抑制することができる。従って、上述のように、第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。
【００５９】
また、本実施形態に係る半導体装置では、第１のｐ型チャネル領域３ａと第２のｐ型チャネル領域３ｂとではｐ型不純物濃度が互いに実質的に同じであり、第１のｐ型ポケット領域と第２のｐ型ポケット領域とではｐ型不純物濃度が互いに実質的に同じである。よって、第２のｐ型チャネル領域３ｂ内におけるキャリア移動度の低下を抑制することができる。また、本実施形態に係る半導体装置では、第１のｎ型ソースドレイン領域１０ａと第２のｎ型ソースドレイン領域１０ｂとではｎ型不純物濃度が互いに実質的に同じである。よって、寄生抵抗に起因する第２のＮ型ＭＩＳトランジスタの駆動力の低下を防止できる。
【００６０】
以上説明したように、本実施形態に係る半導体装置では、第２のＮ型ＭＩＳトランジスタの駆動力の低下を伴うことなく第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。
【００６１】
なお、本実施形態は、以下に示す構成であっても良い。
【００６２】
浅接合化不純物注入領域７ｂを形成するとき、第２の活性領域１ｂ内のうち第２のｎ型エクステンション注入領域８Ｂよりも深い位置にのみ浅接合化不純物を注入しても良い。この場合であっても、製造された半導体装置では、第２のｎ型エクステンション領域８ｂの接合深さを第１のｎ型エクステンション領域８ａの接合深さよりも浅くすることができるので、第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。
【００６３】
本実施形態では浅接合化不純物を注入してから第１及び第２のｎ型エクステンション注入領域、及び、第１及び第２のｐ型ポケット注入領域を形成するとしたが、導電型不純物を拡散させる前であって、図１（ｃ）に示す工程における第１及び第２のサイドウォールを形成する前に浅接合化不純物を半導体基板に注入すればよい。例えば、第１及び第２のｎ型エクステンション注入領域、及び、第１及び第２のｐ型ポケット注入領域を形成した後であって第１及び第２のサイドウォールを形成する前に浅接合化不純物を半導体基板に注入しても良いし、第１及び第２のｎ型エクステンション領域を形成した後であって第１及び第２のｐ型ポケット注入領域を形成する前に浅接合化不純物を半導体基板に注入しても良い。
【００６４】
《第２の実施形態》
第２の実施形態では、上記第１の実施形態と同じく、第２の活性領域内のうち第２のゲート電極の側方下に位置する部分には、浅接合化不純物注入領域が存在している。本実施形態における浅接合化不純物は、半導体装置の製造工程のうちエクステンション領域を構成する導電型不純物を注入する工程においてその導電型不純物が活性領域の深い位置に注入されることを抑制する。以下では、図３（ａ）〜（ｃ）を参照しながら、上記第１の実施形態に係る半導体装置の製造方法とは異なる点を重点的に本実施形態に係る半導体装置の製造方法を説明する。図３（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図中における「Ｌｖｔ」及び「Ｈｖｔ」はそれぞれ上記第１の実施形態において説明した通りである。
【００６５】
まず、上記第１の実施形態における図１（ａ）に示す工程に従って、半導体基板１の上部に素子分離領域２、第１のｐ型チャネル領域３ａ及び第２のｐ型チャネル領域３ｂを形成し、半導体基板１の上面全体にゲート絶縁膜４及びポリシリコン膜５を形成する。
【００６６】
その後、上記第１の実施形態における図１（ｂ）に示す工程に倣って、ゲート絶縁膜４及びポリシリコン膜５をパターニングする。これにより、第１のｐ型チャネル領域３ａ上には第１のゲート絶縁膜４ａ及び第１のゲート電極５ａが順次形成され、第２のｐ型チャネル領域３ｂ上には第２のゲート絶縁膜４ｂ及び第２のゲート電極５ｂが順次形成される（工程（ｂ））。
【００６７】
次に、図３（ａ）に示す工程では、第１の活性領域１ａの上面と素子分離領域２のうち第１の活性領域１ａの周辺部分の上面とをレジストマスク６で覆う。このレジストマスク６及び第２のゲート電極５ｂをマスクにして、浅接合化不純物を注入する。これにより、第２の活性領域１ｂ内のうち第２のゲート電極５ｂの側方下に浅接合化不純物注入領域１７ｂが形成される（工程（ｃ））。その後、レジストマスク６を除去する。
【００６８】
浅接合化不純物は、導電型を有していない不純物であれば良く、例えばＣ、Ｎ、Ｆ、Ａｒ、Ｇｅ及びＳｉの少なくとも１つであれば良いが、本実施形態ではＡｒ、Ｇｅ及びＳｉの少なくとも１つであることが好ましい。浅接合化不純物としてＳｉを用いた場合には、浅接合化不純物注入領域１７ｂにおけるシリコン濃度は、半導体基板１のうち浅接合化不純物注入領域１７ｂ以外の部分におけるシリコン濃度よりも高くなる。浅接合化不純物としてＧｅを選択した場合には、注入エネルギーを例えば５ｋｅＶとすれば良く、注入ドーズ量を例えば１×１０15ｃｍ-2とすれば良い。
【００６９】
続いて、図３（ｂ）に示す工程では、第１のゲート電極５ａをマスクにして第１の活性領域１ａ内にｎ型不純物を注入する一方、第２のゲート電極５ｂをマスクにして第２の活性領域１ｂ内にｎ型不純物を注入する。このときの注入条件は、上記第１の実施形態において記載した通りであれば良い。これにより、第１の活性領域１ａのうち第１のゲート電極５ａの側方下には、第１のｎ型エクステンション注入領域８Ａが形成される（工程（ｄ））。また、第２の活性領域１ｂのうち第２のゲート電極５ｂの側方下には、第２のｎ型エクステンション注入領域８Ｂが形成される（工程（ｄ））。
【００７０】
このとき、第２の活性領域１ｂのうち第２のゲート電極５ｂの側方下には浅接合化不純物注入領域１７ｂが形成されている。浅接合化不純物は、本工程においてｎ型不純物が第２の活性領域１ｂ内の深い位置まで注入されることを抑制する。よって、図３（ｂ）に示すように、第２のｎ型エクステンション注入領域８Ｂの注入深さは、第１のｎ型エクステンション注入領域８Ａの注入深さよりも浅くなる。
【００７１】
浅接合化不純物として比較的重い元素（Ａｒ、Ｇｅ及びＳｉの少なくとも１つ）を選択すると、浅接合化不純物が注入された領域（浅接合化不純物注入領域１７ｂ）がアモルファス化されやすくなる。よって、浅接合化不純物注入領域１７ｂが形成された第２の活性領域１ｂ内にｎ型不純物をイオン注入すると、ｎ型不純物が第２の活性領域１ｂの深い位置まで注入されることを抑制できる。従って、本実施形態では、浅接合化不純物としてＡｒ、Ｇｅ及びＳｉの少なくとも１つを選択することが好ましい。
【００７２】
また、第２のｎ型エクステンション注入領域８Ｂ内にはｎ型不純物だけでなく浅接合化不純物も含まれているので、第２のｎ型エクステンション領域８ｂ内にはｎ型不純物だけでなく浅接合化不純物も含まれることとなる。
【００７３】
その後、上記第１の実施形態において記載した方法に従って本実施形態に係る半導体装置を製造する。つまり、第１の活性領域１ａ内のうち第１のｎ型エクステンション注入領域８Ａの下に第１のｐ型ポケット注入領域（不図示）を形成し、第２の活性領域１ｂ内のうち第２のｎ型エクステンション注入領域８Ｂの下に第２のｐ型ポケット注入領域を形成する。その後、第１のゲート電極５ａの側面上に第１のサイドウォール９ａを形成し、第２のゲート電極５ｂの側面上に第２のサイドウォール９ｂを形成する。その後、第１の活性領域１ａ内のうち第１のサイドウォール９ａの側方下に第１のｎ型ソースドレイン注入領域１０Ａを形成し、第２の活性領域１ｂ内のうち第２のサイドウォール９ｂの側方下に第２のｎ型ソースドレイン注入領域１０Ｂを形成する。それから、スパイクＲＴＡ処理を行って導電型不純物を拡散させる。これにより、第１及び第２のｎ型エクステンション注入領域８Ａ，８Ｂ内に存在するｎ型不純物が電気的に活性化されるとともに拡散されて第１及び第２のｎ型エクステンション領域８ａ，８ｂが形成され、第１及び第２のｐ型ポケット注入領域内に存在するｐ型不純物が電気的に活性化されるとともに拡散されて第１及び第２のｐ型ポケット領域が形成され、第１及び第２のｎ型ソースドレイン注入領域１０Ａ，１０Ｂ内に存在するｎ型不純物が電気的に活性化されるとともに拡散されて第１及び第２のｎ型ソースドレイン領域１０ａ，１０ｂが形成される（工程（ｅ））。このとき、図３（ｂ）に示す工程において第２のｎ型エクステンション注入領域８Ｂの注入深さの方が第１のｎ型エクステンション注入領域８Ａの注入深さよりも浅いので、第２のｎ型エクステンション領域８ｂの接合深さの方が第１のｎ型エクステンション領域８ａの接合深さよりも浅くなる。その後、第１のゲート電極５ａ、第２のゲート電極５ｂ、第１のｎ型ソースドレイン領域１０ａ及び第２のｎ型ソースドレイン領域１０ｂのそれぞれの上部にシリサイド膜１１を形成する。これにより、図３（ｃ）に示す半導体装置を製造することができる。
【００７４】
本実施形態に係る半導体装置の製造方法では、図３（ａ）に示す工程において、第２の活性領域１ｂには浅接合化不純物注入領域１７ｂを形成する。よって、その後に第１及び第２のｎ型エクステンション注入領域８Ａ，８Ｂを形成すると、第２のｎ型エクステンション注入領域８Ｂの注入深さは第１のｎ型エクステンション注入領域８Ａの注入深さよりも浅くなる。従って、製造された半導体装置では、第２のｎ型エクステンション領域８ｂの接合深さは第１のｎ型エクステンション領域８ａの接合深さよりも浅くなる。これにより、本実施形態に係る半導体装置の製造方法では、上記第１の実施形態に係る半導体装置の製造方法と略同一の効果を得ることができる。
【００７５】
なお、本実施形態では、第２のｎ型エクステンション注入領域を形成してから浅接合化不純物を第２の活性領域内に注入すると、第２のｎ型エクステンション注入領域の深さを第１のｎ型エクステンション注入領域の深さよりも浅くすることは難しい。よって、本実施形態では、第２のｎ型エクステンション注入領域８Ｂを形成する前に浅接合化不純物注入領域１７ｂを形成することが好ましい。
【００７６】
以下では、図４を参照しながら、本実施形態に係る半導体装置の構成を説明する。図４は、本実施形態に係る半導体装置の断面図である。
【００７７】
本実施形態に係る半導体装置は、上記第１の実施形態に係る半導体装置と同じく、第１のＮ型ＭＩＳトランジスタと第２のＮ型ＭＩＳトランジスタとを備えている。第２のＮ型ＭＩＳトランジスタの閾値電圧は第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高く、具体的には、第１のＮ型ＭＩＳトランジスタの閾値電圧が０．２Ｖ程度であれば第２のＮ型ＭＩＳトランジスタの閾値電圧は０．３Ｖ程度である。本実施形態における第１のＮ型ＭＩＳトランジスタは、上記第１の実施形態における第１のＮ型ＭＩＳトランジスタと同一の構成を有している。そのため、本実施形態では、第１のＮ型ＭＩＳトランジスタの構成を省略する。
【００７８】
第２のＮ型ＭＩＳトランジスタでは、第２のｐ型チャネル領域３ｂの上に第２のゲート絶縁膜４ｂ及び第２のゲート電極５ｂが順次形成されており、第２のゲート電極５ｂの側面上には第２のサイドウォール９ｂが形成されている。第２の活性領域１ｂ内には、第２のゲート電極５ｂの側方下に第２のｎ型エクステンション領域８ｂが形成されており、第２のサイドウォール９ｂの側方下に第２のｎ型ソースドレイン領域１０ｂが形成されている。第２のゲート電極５ｂの上部及び第２のｎ型ソースドレイン領域１０ｂの上部にはシリサイド膜１１が形成されている。さらに、第２の活性領域１ｂ内のうち第２のｎ型エクステンション領域８ｂよりも上には、浅接合化不純物注入領域１７ｂが形成されている。浅接合化不純物注入領域１７ｂには浅接合化不純物が注入されており、この浅接合化不純物は、第２のｎ型エクステンション注入領域８Ｂを形成するときにｎ型不純物が第２の活性領域１ｂの深い位置まで注入されることを抑制する。なお、この浅接合化不純物は、浅接合化不純物注入領域１７ｂ内だけでなく第２のｎ型エクステンション領域８ｂ内にも含まれている。
【００７９】
このように第２のＮ型ＭＩＳトランジスタは、浅接合化不純物注入領域１７ｂを有している。よって、半導体装置を製造する工程のうち第１及び第２のｎ型エクステンション注入領域８Ａ，８Ｂを形成する工程では、第２の活性領域１ｂにおけるｎ型不純物の注入深さが第１の活性領域１ａにおけるｎ型不純物の注入深さよりも浅くなる。従って、本実施形態に係る半導体装置では、第２のｎ型エクステンション領域８ｂの接合深さは、第１のｎ型エクステンション領域８ａの接合深さよりも浅い。従って、上記第１の実施形態で記載したように、第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。
【００８０】
また、本実施形態に係る半導体装置では、上記第１の実施形態に係る半導体装置と同じく、第２のｐ型チャネル領域３ｂにおけるｐ型不純物濃度は第１のｐ型チャネル領域３ａにおけるｐ型不純物濃度と略同一であり、第２のｐ型ポケット領域におけるｐ型不純物濃度は第１のｐ型ポケット領域におけるｐ型不純物濃度と略同一であり、第２のｎ型ソースドレイン領域１０ｂにおけるｎ型不純物濃度は第１のｎ型ソースドレイン領域１０ａにおけるｎ型不純物濃度と略同一である。これにより、第２のＮ型ＭＩＳトランジスタの駆動力の低下を伴うことなく第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。
【００８１】
なお、本実施形態は、以下に示す構成であっても良い。
【００８２】
本実施形態は、上記第１の実施形態における構成も有していることが好ましい。つまり、本実施形態に係る半導体装置は、本実施形態における浅接合化不純物注入領域１７ｂだけでなく上記第１の実施形態における浅接合化不純物注入領域７ｂも有していることが好ましい。また、本実施形態に係る半導体装置の製造方法では、第１及び第２のＮ型エクステンション注入領域を形成する前に注入深さを抑制するための浅接合化不純物（好ましくはＧｅ、Ａｒ又はＳｉ）を第２の活性領域内に注入するだけでなく、サイドウォールを形成する前に熱処理（スパイクＲＴＡ処理）による拡散を抑制するための浅接合化不純物（好ましくはＣ、Ｆ又はＮ）を第２の活性領域内に注入しても良い。このとき、前者の浅接合化不純物を第２のｎ型エクステンション注入領域よりも浅い位置に注入することが好ましく、後者の浅接合化不純物を第２のｎ型エクステンション注入領域よりも深い位置に注入することが好ましい。これにより、本実施形態に比べて、第２のｎ型エクステンション領域の接合深さを第１のｎ型エクステンション領域の接合深さよりもさらに浅くすることができるので、第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりもさらに高くすることができる。
【００８３】
《その他の実施形態》
上記第１及び第２の実施形態は、以下に示す構成であっても良い。
【００８４】
浅接合化不純物注入領域を形成するとき、浅接合化不純物を第１の活性領域内にも注入しても良い。この場合、第１の活性領域内への浅接合化不純物のドーズ量を第２の活性領域内への浅接合化不純物のドーズ量の１／２程度とすればよい。このような場合であっても、第２のＮ型ＭＩＳトランジスタの閾値電圧を第１のＮ型ＭＩＳトランジスタの閾値電圧よりも高くすることができる。昨今、ゲート長は短くなる傾向にある。ゲート長が短くなればなるほど、浅接合化不純物を第２の活性領域内にのみ注入することが難しくなる。このように浅接合化不純物を第２の活性領域内にのみ注入することが難しい場合には、第１の活性領域内にも浅接合化不純物を注入し、第１の活性領域内への浅接合化不純物のドーズ量を第２の活性領域内への浅接合化不純物のドーズ量の１／２程度とすればよい。
【００８５】
第１のｐ型チャネル領域の接合深さは第１のｎ型ソースドレイン領域の接合深さよりも深くても良く、第２のｐ型チャネル領域の接合深さは第２のｎ型ソースドレイン領域の接合深さよりも深くても良い。この場合であっても、第２のｐ型ポケット領域から第２のｎ型ソースドレイン領域へのリーク電流の発生を抑制することができ、また、第２のｎ型ソースドレイン領域から半導体基板へのリーク電流の発生を抑制することができる。
【００８６】
第１のゲート電極と第１のサイドウォールとの間に第１のオフセットスペーサが設けられていても良く、第２のゲート電極と第２のサイドウォールとの間に第２のオフセットスペーサが設けられていても良い。このような半導体装置の製造方法は、浅接合化不純物注入領域を形成した後であって第１及び第２のｎ型エクステンション注入領域を形成する前に（第１の実施形態では図１（ｂ）に示す工程と図１（ｃ）に示す工程との間に、第２の実施形態では図３（ａ）に示す工程と図３（ｂ）に示す工程との間に）、第１のゲート電極の側面上に第１のオフセットスペーサーを形成するとともに第２のゲート電極の側面上に第２のオフセットスペーサーを形成すればよい。
【００８７】
半導体装置が有するＭＩＳトランジスタの個数は３個以上であっても良い。
【００８８】
ＭＩＳトランジスタの導電型はＰ型であっても良い。その場合、チャネル領域及びポケット領域の導電型はｎ型であり、エクステンション領域及びソースドレイン領域の導電型はｐ型である。また、浅接合化不純物としては、上記第１及び第２の実施形態において列挙した材料を用いることができる。
【００８９】
第１及び第２のポケット注入領域を形成してから、第１及び第２のエクステンション注入領域を形成しても良い。
【００９０】
第２のチャネル領域におけるキャリア移動度が低下しない程度であれば、第２のチャネル領域における導電型不純物の濃度を第１のチャネル領域における導電型不純物の濃度よりも高くしても良いし、第２のポケット領域における導電型不純物の濃度を第１のポケット領域における導電型不純物の濃度よりも高くしても良い。また、第２のソースドレイン領域の高抵抗化を招来しない程度であれば、第２のソースドレイン領域における導電型不純物の濃度を第１のソースドレイン領域における導電型不純物の濃度よりも低くしても良い。
【００９１】
ゲート絶縁膜が高誘電体膜（シリコン窒化膜よりも高誘電率な膜）であり、且つ、ゲート電極がメタル膜（例えばＴｉＮ膜）とポリシリコン膜との積層体であっても良い。これにより、ゲート絶縁膜がシリコン酸化膜でありゲート電極がポリシリコン電極である場合に比べて、第１及び第２のＭＩＳトランジスタの仕事関数がミッドギャップ寄りになる傾向があり、第２のＭＩＳトランジスタだけでなく第１のＭＩＳトランジスタの閾値電圧も高くなる。この場合には、第１の活性領域には、浅接合化不純物を全く注入しないことが好ましい。また、第１の活性領域に浅接合化不純物を注入する場合には、ゲート絶縁膜がシリコン酸化膜でありゲート電極がポリシリコン電極である場合に比べて、第１の活性領域への浅接合化不純物のドーズ量を減少させることが好ましい。
【産業上の利用可能性】
【００９２】
以上説明したように、本発明は、導電型が互いに同一であり閾値電圧が互いに異なるＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。
【符号の説明】
【００９３】
１      半導体基板 
１ａ    第１の活性領域 
１ｂ    第２の活性領域 
２      素子分離領域 
３ａ    第１のｐ型チャネル領域 
３ｂ    第２のｐ型チャネル領域 
４      ゲート絶縁膜 
４ａ    第１のゲート絶縁膜 
４ｂ    第２のゲート絶縁膜 
５      ポリシリコン膜 
５ａ    第１のゲート電極 
５ｂ    第２のゲート電極 
６      レジストマスク 
７ｂ    浅接合化不純物注入領域 
８Ａ    第１のｎ型エクステンション注入領域 
８Ｂ    第２のｎ型エクステンション注入領域 
８ａ    第１のｎ型エクステンション領域 
８ｂ    第２のｎ型エクステンション領域 
９ａ    第１のサイドウォール 
９ｂ    第２のサイドウォール 
１０Ａ    第１のｎ型ソースドレイン注入領域 
１０Ｂ    第２のｎ型ソースドレイン注入領域 
１０ａ    第１のｎ型ソースドレイン領域 
１０ｂ    第２のｎ型ソースドレイン領域 
１１      シリサイド 
１７ｂ    浅接合化不純物注入領域 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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