(57)【要約】【課題】高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の不揮発性記憶装置において、この不揮発性記憶装置に設けられるコンタクトを形成するための工程数を従来に比して削減することができる不揮発性記憶装置を提供する。【解決手段】ビット線ＢＬのいずれかに接続される複数のビット線コンタクトＢＣと、ワード線ＷＬに接続される複数のワード線コンタクトＷＣと、を備え、ビット線コンタクトＢＣとワード線コンタクトＷＣは、複数のメモリ層の形成位置に対応するコンタクト層を貫通して形成される複数のコンタクト部８１〜８３と、高さ方向に隣接するコンタクト部８１〜８３間を接続する接続配線部４１−１，４１−２と、を有し、接続配線部４１−１，４１−２は、ビット線コンタクトＢＣとワード線コンタクトＷＣとで同じ高さのコンタクト層に形成される。【選択図】図２
2011066143.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された制御用素子と接続される、第１の層間絶縁膜上の第１の配線と、
前記第１の層間絶縁膜上に形成される第２の層間絶縁膜と、
第１の方向に並行して延在する複数のビット線と、第２の方向に並行して延在する複数のワード線と、整流層と不揮発性記憶層とを含む積層膜からなる不揮発性メモリセルが前記ビット線と前記ワード線の交差位置にマトリックス状に配置されたメモリ層と、を有し、前記メモリ層が前記第２の層間絶縁膜上に高さ方向に隣接するメモリ層で前記ビット線または前記ワード線を共有して複数積層された不揮発性メモリセル部と、
前記不揮発性メモリセル間および前記不揮発性メモリセル部の上部に設けられる第３の層間絶縁膜と、
前記第３の層間絶縁膜上の前記第１の配線の形成位置に対応して形成される第２の配線と、
前記第１の配線と前記第２の配線の間を接続するとともに、前記ビット線のいずれかに接続される複数のビット線コンタクトと、
前記第１の配線と前記第２の配線の間を接続するとともに、前記ワード線に接続される複数のワード線コンタクトと、
を備え、
前記ビット線コンタクトと前記ワード線コンタクトは、複数のメモリ層の形成位置に対応するコンタクト層を貫通して形成される複数のコンタクト部と、高さ方向に隣接する前記コンタクト部間を接続する接続配線部と、を有し、
前記接続配線部は、前記ビット線コンタクトと前記ワード線コンタクトとで同じ高さの前記コンタクト層に形成されることを特徴とする不揮発性記憶装置。
【請求項２】
前記配線接続部の直下の前記コンタクト層を貫通するコンタクトの周囲には、前記不揮発性メモリセルを構成する積層膜が残されていることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
下部電極を第１方向配線または第２方向配線に加工することで、前記下部電極上に形成された不揮発性記憶層と整流層とを含むメモリ層を加工すると同時に、コンタクト形成領域に形成された前記下部電極と前記メモリ層を含むメモリ層構成材料を所定形状にエッチングする第１の工程と、
エッチングした領域に絶縁膜を埋め込む第２の工程と、
を繰り返し行って前記第１方向配線と前記第２方向配線が交互に重なった交差位置に前記メモリ層が柱状に加工された不揮発性メモリセルを積層させて形成する不揮発性記憶装置の製造方法において、
前記コンタクト形成領域に前記メモリ層に対応するコンタクト層を複数貫通するコンタクト部を形成する際に、
前記第１の工程では、すべてのコンタクトに関して、前記コンタクト部の最上層を構成するコンタクト層のコンタクト形成位置が開口するように前記コンタクト層を加工し、
前記第２の工程で前記開口に前記絶縁膜を埋め込んだ後、
前記コンタクト形成領域の前記コンタクト形成位置にのみ開口パターンを形成する第３の工程と、
前記開口パターンを用いて、前記複数のコンタクト層を貫通するコンタクト形成用溝を形成する第４の工程と、
前記コンタクト形成用溝に導電性材料を埋め込んでコンタクト部を形成する第５の工程と、
を含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項４】
前記第１の工程では、前記メモリ層構成材料に前記コンタクト形成位置に対応する開口を形成することを特徴とする請求項３に記載の不揮発性記憶装置の製造方法。
【請求項５】
前記第１の工程で、前記コンタクト部の最上層ではないコンタクト層を加工する際に、対応する前記メモリ層の下部電極と接続されるコンタクトの形成位置が開口するように前記コンタクト層を加工することを特徴とする請求項３または４に記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性記憶装置として、高さの異なるワード線とビット線の交差位置に、整流層と抵抗変化素子とを積層させたメモリセルを配置し、高さ方向に隣接するメモリセル間でワード線またはビット線を共有するように積層させた構造の抵抗変化型メモリが提案されている（たとえば、特許文献１参照）。この特許文献１には、抵抗変化型メモリとは別に制御回路に接続される複数のコンタクトを形成し、あるメモリ層を構成するワード線またはビット線が、いずれかのコンタクトと接続される構成について開示されている。
【０００３】
このような高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の抵抗変化型メモリに設けられるコンタクトの製造方法については、たとえばワード線コンタクトの場合には、積層したメモリ層のうちワード線を形成するごとに、また、ビット線コンタクトの場合には、積層したメモリ層のうちビット線を形成するごとに、コンタクトを形成するための加工を行うのが一般的である。そのため、コンタクトを形成するための工程数が多くなってしまうという問題点があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１６５８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の不揮発性記憶装置において、この不揮発性記憶装置に設けられるコンタクトを形成するための工程数を従来に比して削減することができる不揮発性記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板上に形成された制御用素子と接続される、第１の層間絶縁膜上の第１の配線と、前記第１の層間絶縁膜上に形成される第２の層間絶縁膜と、第１の方向に並行して延在する複数のビット線と、第２の方向に並行して延在する複数のワード線と、整流層と不揮発性記憶層とを含む積層膜からなる不揮発性メモリセルが前記ビット線と前記ワード線の交差位置にマトリックス状に配置されたメモリ層と、を有し、前記メモリ層が前記第２の層間絶縁膜上に高さ方向に隣接するメモリ層で前記ビット線または前記ワード線を共有して複数積層された不揮発性メモリセル部と、前記不揮発性メモリセル間および前記不揮発性メモリセル部の上部に設けられる第３の層間絶縁膜と、前記第３の層間絶縁膜上の前記第１の配線の形成位置に対応して形成される第２の配線と、前記第１の配線と前記第２の配線の間を接続するとともに、前記ビット線のいずれかに接続される複数のビット線コンタクトと、前記第１の配線と前記第２の配線の間を接続するとともに、前記ワード線に接続される複数のワード線コンタクトと、を備え、前記ビット線コンタクトと前記ワード線コンタクトは、複数のメモリ層の形成位置に対応するコンタクト層を貫通して形成される複数のコンタクト部と、高さ方向に隣接する前記コンタクト部間を接続する接続配線部と、を有し、前記接続配線部は、前記ビット線コンタクトと前記ワード線コンタクトとで同じ高さの前記コンタクト層に形成されることを特徴とする不揮発性記憶装置が提供される。
【０００７】
また、本発明の一態様によれば、下部電極を第１方向配線または第２方向配線に加工することで、前記下部電極上に形成された不揮発性記憶層と整流層とを含むメモリ層を加工すると同時に、コンタクト形成領域に形成された前記下部電極と前記メモリ層を含むメモリ層構成材料を所定形状にエッチングする第１の工程と、エッチングした領域に絶縁膜を埋め込む第２の工程と、を繰り返し行って前記第１方向配線と前記第２方向配線が交互に重なった交差位置に前記メモリ層が柱状に加工された不揮発性メモリセルを積層させて形成する不揮発性記憶装置の製造方法において、前記コンタクト形成領域に前記メモリ層に対応するコンタクト層を複数貫通するコンタクト部を形成する際に、前記第１の工程では、すべてのコンタクトに関して、前記コンタクト部の最上層を構成するコンタクト層のコンタクト形成位置が開口するように前記コンタクト層を加工し、前記第２の工程で前記開口に前記絶縁膜を埋め込んだ後、前記コンタクト形成領域の前記コンタクト形成位置にのみ開口パターンを形成する第３の工程と、前記開口パターンを用いて、前記複数のコンタクト層を貫通するコンタクト形成用溝を形成する第４の工程と、前記コンタクト形成用溝に導電性材料を埋め込んでコンタクト部を形成する第５の工程と、を含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の不揮発性記憶装置において、この不揮発性記憶装置に設けられるコンタクトを形成するための工程数を従来に比して削減することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、不揮発性記憶装置のメモリセル部の構成の一例を示す斜視図である。
【図２】図２は、実施の形態による不揮発性記憶装置を模式的に示す断面図である。
【図３】図３は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４】図４は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図５】図５は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図６】図６は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図７】図７は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図８】図８は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図９】図９は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図１０】図１０は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図１１】図１１は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図１２】図１２は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図１３】図１３は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１１）。
【図１４】図１４は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１２）。
【図１５】図１５は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１３）。
【図１６】図１６は、一般的な不揮発性記憶装置の構造を示す図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置およびその製造方法を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１１】
図１は、不揮発性記憶装置のメモリセル部の構成の一例を示す斜視図であり、図２は、実施の形態による不揮発性記憶装置を模式的に示す断面図である。図１に示されるように、不揮発性記憶装置は、Ｘ方向に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さでＸ方向に垂直なＹ方向に延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差位置に抵抗変化層ＶＲと整流層Ｄとが直列に接続された抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置される。また、高さ方向に、ワード線ＷＬとビット線ＢＬを交互に形成し、それぞれのワード線ＷＬとビット線ＢＬの交差位置にメモリセルＭＣが形成される。つまり、高さ方向に隣接するメモリセルＭＣ間で、ビット線ＢＬまたはワード線ＷＬが共有される構造となっている。
【００１２】
整流層Ｄは、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流作用を有する材料からなる。以下の例では、整流層Ｄは、たとえばＰＩＮ構造のシリコン層で構成され、その積層順を変えることによってビット線ＢＬからワード線ＷＬに向かう方向の電流を流すように設定されているものとする。
【００１３】
抵抗変化層ＶＲは、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物によって構成される。たとえばＳｉ，Ｔｉ，Ｔａ，Ｎｂ，Ｈｆ，Ｚｒ，Ｗ，Ａｌ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｃｕ，Ｍｏなどの元素を少なくとも１種以上含む厚さ約２０ｎｍ程度の金属酸化膜などを例示することができる。以下の例では、抵抗変化層ＶＲは、厚さ約２０ｎｍのＮｉＯ膜によって構成されるものとする。
【００１４】
図２には、図１に示されるメモリセル部１００に加えて、制御素子としてのセル制御用トランジスタ１２と、セル制御用トランジスタ１２とメモリセル部１００の各配線（ワード線ＷＬとビット線ＢＬ）とを接続するコンタクトＷＣ，ＢＣを含む接続部１１０と、を図示している。図２（ａ）は、ワード線ＷＬに沿った方向（Ｙ方向に垂直な方向）の断面の一例を示しており、図２（ｂ）は、ビット線ＢＬに沿った方向（Ｘ方向に垂直な方向）の断面の一例を示している。
【００１５】
シリコン基板などの半導体基板１０上には、メモリセルを制御するセル制御用トランジスタ１２が形成されている。このセル制御用トランジスタ１２は、半導体基板１０上の素子分離絶縁膜１１で区画された領域内にゲート絶縁膜１３を介して形成されるゲート電極１４と、ゲート電極１４の線幅方向両側の半導体基板１０表面に形成されるソース／ドレイン領域１５と、を有する。セル制御用トランジスタ１２が形成された半導体基板１０上には第１の層間絶縁膜２０が形成され、その上には第１の配線２５が形成されている。第１の配線２５は、第１の層間絶縁膜２０に形成されたコンタクト２１を介してセル制御用トランジスタ１２のソース／ドレイン領域１５と接続されている。また、第１の層間絶縁膜２０上には第２の層間絶縁膜３０が形成され、その上には第２の配線３５が形成されている。第２の配線３５は、第２の層間絶縁膜３０に形成されたビア３１を介して第１の配線２５と接続される。そして、第２の層間絶縁膜３０上のメモリセル形成領域ＲMにメモリセルが積層したメモリセル部１００が形成され、コンタクト形成領域ＲCに各メモリセルの各配線と接続される複数のコンタクトＷＣ，ＢＣからなる接続部１１０が形成される。
【００１６】
メモリセル形成領域ＲMでは、第２の層間絶縁膜３０上に形成された第３の層間絶縁膜４０上に、ワード線ＷＬとビット線ＢＬとの交差位置に整流層Ｄと抵抗変化層ＶＲとが直列に接続されたメモリセルが、高さ方向に隣接するメモリセルとビット線ＢＬまたはワード線ＷＬを共有しながら積層された構造を有している。ここでは、メモリセルが８層積層された構造が示されている。
【００１７】
コンタクト形成領域ＲCでは、各コンタクトＷＣ，ＢＣは、第２の配線３５と第３の配線９１との間の第３の層間絶縁膜４０、メモリ層に対応するコンタクト層および第４の層間絶縁膜（以下、単に層間絶縁膜という）６０を貫通して形成される。あるメモリ層の配線（ワード線ＷＬまたはビット線ＢＬ）は、いずれかのコンタクトＷＣ，ＢＣと接続される。なお、以下では、ワード線ＷＬと接続されるコンタクトをワード線コンタクトＷＣといい、ビット線ＢＬに接続されるコンタクトをビット線コンタクトＢＣという。また、ワード線コンタクトＷＣとビット線コンタクトＢＣとをまとめて総称する場合には、単にコンタクトＷＣ，ＢＣという。
【００１８】
図２（ａ）では、２つのワード線コンタクトＷＣ１，ＷＣ２が設けられており、各ワード線コンタクトＷＣは、１層おきのワード線ＷＬ間を共通に接続する構成となっている。つまり、ワード線コンタクトＷＣ１は、ワード線ＷＬ１，ＷＬ３，ＷＬ５と接続されており、ワード線コンタクトＷＣ２は、ワード線ＷＬ２，ＷＬ４と接続されている。
【００１９】
また、図２（ｂ）では、ビット線コンタクトＢＣ１〜ＢＣ４は、各ビット線ＢＬに対して設けられており、自身が接続するビット線ＢＬ以外のビット線ＢＬとは接続されていない。つまり、ビット線コンタクトＢＣ１はビット線ＢＬ１と接続され、ビット線コンタクトＢＣ２はビット線ＢＬ２と接続され、ビット線コンタクトＢＣ３はビット線ＢＬ３と接続され、ビット線コンタクトＢＣ４はビット線ＢＬ４と接続される。
【００２０】
これらのコンタクトＷＣ，ＢＣは、複数のメモリ層に対応する層を厚さ方向に貫通する複数のコンタクト部８１〜８３と、隣接する上下のコンタクト部間に設けられる接続配線部４１−１，４１−２と、を有する。そして、コンタクト部８１〜８３と接続配線部４１−１，４１−２は、ワード線コンタクトＷＣとビット線コンタクトＢＣとで、高さ方向の同じ位置に形成されている。
【００２１】
図２には、ワード線コンタクトＷＣとビット線コンタクトＢＣのそれぞれが、３つのコンタクト部８１〜８３と２つの接続配線部４１−１，４１−２によって構成されている場合が示されている。すなわち、ワード線コンタクトＷＣとビット線コンタクトＢＣは、第２の配線３５上に、第１のコンタクト部８１、第１の接続配線部４１−１、第２のコンタクト部８２、第２の接続配線部４１−２および第３のコンタクト部８３が順に形成され、第３のコンタクト部８３上で第３の配線９１と接続されている。
【００２２】
第１のコンタクト部８１は、３層目のコンタクト層から第２の配線３５までに形成され、第２のコンタクト部８２は、６層目のコンタクト層から４層目のコンタクト層に形成され、第３のコンタクト部８３は、第３の配線９１から７層目のコンタクト層までに形成される。また、第１の接続配線部４１−１は、４層目のメモリ層の下部電極（ビット線ＢＬ２）に対応して形成され、第２の接続配線部４１−２は、７層目のメモリ層の下部電極（ワード線ＷＬ４）に対応して形成される。接続配線部４１−１，４１−２のいずれかはワード線ＷＬまたはビット線ＢＬと図示しない接続用配線を介して接続されている。
【００２３】
これらのコンタクトＷＣ，ＢＣにおいて、メモリ層の配線と接続される位置には、メモリ層の配線と同じ材料からなり、メモリ層の配線とコンタクト部８１〜８３とを、図示しない接続用配線を介して接続される接続パターン４２が形成される。この接続パターン４２は、たとえば平面視上で中央に開口部が形成された矩形の額縁状の形状を有している。そして、この開口部の内面および上面でコンタクト部８１〜８３を構成する導電性材料と接続される。なお、接続配線部４１−１，４１−２ではない位置における接続パターン４２の開口径は、コンタクト部８１〜８３の上部におけるコンタクトの径に比して小さくなっている。
【００２４】
また、接続配線部４１−１，４１−２の直下のコンタクト層の下部には、メモリ層の配線と同じ材料からなるコンタクト形成用加工パターン４３が形成されている。コンタクト形成用加工パターン４３も接続パターン４２と同様に、たとえば平面視上で矩形の額縁状の形状を有している。また、このコンタクト形成用加工パターン４３の開口径は、接続パターンの開口径とほぼ同じ大きさに設定される。なお、同じ層に形成されるいずれかのコンタクトＷＣ，ＢＣのコンタクト形成用加工パターン４３は、メモリ層の配線と接続される接続パターン４２としての機能も有している。この場合には、メモリ層の配線と図示しない接続用配線を介して接続される。
【００２５】
さらに、接続パターン４２、コンタクト形成用加工パターン４３または接続配線部４１を有するコンタクト層の直上のコンタクト層に、接続パターン４２、コンタクト形成用加工パターン４３または接続配線部４１が形成されている場合には、その直上のコンタクト層のコンタクトの周囲に、メモリ層構成材料が残された構造となっている。
【００２６】
つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。図３〜図１５は、実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。ここでは、メモリセルＭＣが８層積層される場合を例に挙げて説明する。また、これらの図において、（ａ）は、ワード線ＷＬに沿ったメモリセル形成領域ＲMとコンタクト形成領域ＲCの断面図であり、（ｂ）は、ビット線ＢＬに沿ったメモリセル形成領域ＲMとコンタクト形成領域ＲCの断面図であるが、これらの図では、図２の第２の層間絶縁膜３０よりも上の部分のみを図示している。
【００２７】
まず、セル制御用トランジスタを形成した図示しない半導体基板上に、第１の層間絶縁膜を形成し、第１の層間絶縁膜上にセル制御用トランジスタとコンタクトを介して接続される第１の配線を形成する。さらに第１の層間絶縁膜上に第２の層間絶縁膜を形成し、第２の層間絶縁膜上に第１の配線とビアを介して接続される第２の配線３５を形成する。そして、第２の配線３５が形成された第２の層間絶縁膜上に、ＬＰＣＶＤ（Low  Pressure  Chemical  Vapor  Deposition）法によってＴＥＯＳ（Tetraethyl  orthosilicate）膜からなる第３の層間絶縁膜４０を形成する。
【００２８】
その後、図３に示されるように、第３の層間絶縁膜４０上に、１層目のメモリ層を構成するためのメモリ層構成材料を積層し、下層の配線（ワード線ＷＬ）形状にパターニングを行う。つまり、ワード線となるタングステンなどからなる下部電極ＷＬ１、たとえばＮｉＯからなる抵抗変化層ＶＲ１、たとえばＰＩＮ構造のポリシリコンが積層された整流層Ｄ１、およびタングステンなどからなるキャップ膜Ｃ１を順に積層する。ここで、整流層Ｄ１は、ビット線ＢＬからワード線ＷＬに電流を流すように設定されるため、Ｎ層、Ｉ層、Ｐ層の順で積層されるものとする。その後、Ｄ−ＴＥＯＳ（Dual  Frequency  Plasma  Tetra  Ethyl  Ortho  Silicate）などからなるハードマスク層５１をキャップ膜Ｃ１上に形成する。このハードマスク層５１は、先に形成した下部電極ＷＬ１からキャップ膜Ｃ１までの層をＲＩＥ（Reactive  Ion  Etching）法などのドライエッチング法でエッチングすることができる厚さに設定される。
【００２９】
ついで、ハードマスク層５１上にレジスト５２を塗布し、リソグラフィ技術によって、メモリセル形成領域ＲMには、Ｘ方向に延在したラインアンドスペースパターンを形成する。また、コンタクト形成領域ＲCでは、メモリセル部１００のワード線ＷＬ１と接続されるワード線コンタクトＷＣ１の形成位置にのみ矩形の開口部を有する額縁状のパターンを形成する。図示されていないが、ワード線コンタクトＷＣ１とメモリセル部１００のワード線ＷＬ１とを接続する接続用配線を形成するための配線パターンも形成される。なお、コンタクト形成領域ＲCの他のコンタクト形成位置には、パターンは形成されない。
【００３０】
その後、図４に示されるように、パターンを形成したレジスト５２をマスクとして、ＲＩＥ法などのエッチング法によって、メモリセル形成領域ＲMとコンタクト形成領域ＲCをエッチングする。このとき、下部電極ＷＬ１の底部が隣接する下部電極ＷＬ１と切断されるまでエッチングを行う。これによって、下部電極はＸ方向に延在するワード線ＷＬ１となり、整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１は、ワード線ＷＬ１と同じＸ方向に延在したパターンとして形成される。また、コンタクト形成領域ＲCでは、額縁状のパターンによってワード線コンタクトＷＣ１の形成位置のコンタクト層を貫通するようにエッチングされ、このコンタクト層の下層のワード線ＷＬ１に対応する層は、接続パターン４２となる。また、その他のコンタクトＷＣ，ＢＣの形成位置の積層膜は完全に除去される。
【００３１】
ＲＩＥ処理で生じた堆積物を除去した後、エッチングした領域にシリコン酸化膜などの層間絶縁膜６０を埋め込み、ＣＭＰ法によってキャップ膜Ｃ１よりも上に形成されている層間絶縁膜６０やハードマスク層５１を除去するとともに上面を平坦化する。これによって、Ｘ方向に延在する積層膜間とコンタクト形成領域ＲCには、層間絶縁膜６０が形成される。
【００３２】
ついで、図５に示されるように、２層目のメモリ層を構成するためのメモリ層構成材料を積層する。すなわち、ビット線となる下部電極ＢＬ１、整流層Ｄ２、抵抗変化層ＶＲ２およびキャップ膜Ｃ２を順に積層する。なお、ここでは、ビット線ＢＬからワード線ＷＬに電流が流れるようにするので、整流層Ｄ２がＰＩＮ構造のポリシリコン膜からなる場合には、Ｐ層、Ｉ層、Ｎ層の順で積層される。ついで、２層目のキャップ膜Ｃ２から１層目の整流層Ｄ１までをエッチングすることができる厚さのハードマスク層５３をキャップ膜Ｃ２上に形成する。
【００３３】
その後、ハードマスク層５３上にレジスト５４を塗布し、リソグラフィ技術によって、メモリセル形成領域ＲMには、１層目のメモリ層の加工時に形成したラインアンドスペースパターンを面内方向に９０度回転させたパターン、すなわちＹ方向に延在するラインアンドスペースパターンを形成する。また、コンタクト形成領域ＲCのビット線コンタクトＢＣ１の形成位置線にのみ矩形の開口部を有する額縁状のパターンを形成し、その他のコンタクトの形成位置には、パターンが形成されず、レジスト５４が除去された状態にする。なお、ビット線コンタクトＢＣ１とメモリセル部１００のビット線ＢＬ１とを接続する接続用配線を形成するための配線パターンも形成される。
【００３４】
そして、このパターンを形成したレジスト５４をマスクとして、ハードマスク層５３から１層目の整流層Ｄ１の底部が隣接する整流層Ｄ１と分離されるまで、ＲＩＥ法などでエッチングする。このとき、層間絶縁膜６０でエッチングが止まるような条件でエッチングを行う。
【００３５】
これによって、図６に示されるように、メモリセル形成領域ＲMでは、２層目のメモリ層の下部電極はＹ方向に延在するビット線ＢＬ１となり、ワード線ＷＬ１とビット線ＢＬ１の各交差位置には、ワード線ＷＬ１の幅とビット線ＢＬ１の幅とで規定された整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１の積層膜からなる１層目のメモリセルが形成される。また、２層目の整流層Ｄ２、抵抗変化層ＶＲ２およびキャップ膜Ｃ２は、ビット線ＢＬ１と同じＹ方向に延在したパターンとして形成される。
【００３６】
コンタクト形成領域ＲCのビット線コンタクトＢＣ１の形成位置では、額縁状のパターンによってコンタクト層を貫通するようにエッチングされ、このコンタクト層の下層のビット線ＢＬ１に対応する層は、接続パターン４２となる。また、ワード線コンタクトＷＣ１の形成位置では、２層目のコンタクト層がエッチングされるとともに、１層目のコンタクト層の層間絶縁膜６０の周囲に残ったキャップ膜Ｃ１、抵抗変化層ＶＲ１および整流層Ｄ１からなるメモリ層構成材料もエッチングされ、除去される。なお、その他のコンタクトＷＣ，ＢＣの形成位置では、２層目のメモリ層構成材料が完全に除去される。
【００３７】
ＲＩＥ処理で生じた堆積物を除去した後、エッチングした領域に層間絶縁膜６０を埋め込み、ＣＭＰ法によってキャップ膜Ｃ２よりも上に形成されている層間絶縁膜６０とハードマスク層５３を除去するとともに上面を平坦化する。
【００３８】
ついで、図７に示されるように、３層目のメモリ層を構成するためのメモリ層構成材料を積層する。すなわち、下部電極ＷＬ２、整流層Ｄ３、抵抗変化層ＶＲ３およびキャップ膜Ｃ３を順に積層する。さらに、３層目のキャップ膜Ｃ３から２層目の整流層Ｄ２までをエッチングすることができる厚さのハードマスク層５５をキャップ膜Ｃ３上に形成する。その後、ハードマスク層５５上にレジスト５６を塗布し、リソグラフィ技術によって、メモリセル形成領域ＲMには、Ｘ方向に延在するラインアンドスペースパターンを形成する。また、コンタクト形成領域ＲCの各コンタクトの形成位置には、矩形の額縁状のパターンを形成する。なお、ワード線コンタクトＷＣ２とメモリセル部１００のワード線ＷＬ２とを接続する接続用配線を形成するための配線パターンも形成される。
【００３９】
その後、このパターンを形成したレジスト５６をマスクとして、ハードマスク層５５から２層目の整流層Ｄ２の底部が隣接する整流層Ｄ２と分離されるまで、ＲＩＥ法などでエッチングする。このとき、層間絶縁膜６０でエッチングが止まるような条件でエッチングを行う。
【００４０】
これによって、図８に示されるように、メモリセル形成領域ＲMでは、３層目のメモリ層の下部電極はＸ方向に延在するワード線ＷＬ２となり、ビット線ＢＬ１とワード線ＷＬ２との各交差位置には、ビット線ＢＬ１の幅とワード線ＷＬ２の幅で規定された整流層Ｄ２、抵抗変化層ＶＲ２およびキャップ膜Ｃ２の積層膜からなる２層目のメモリセルが形成される。また、３層目の整流層Ｄ３、抵抗変化層ＶＲ３およびキャップ膜Ｃ３は、ワード線ＷＬ２と同じＸ方向に延在したパターンとして形成される。
【００４１】
コンタクト形成領域ＲCの各コンタクト形成位置では、額縁状のパターンによって３層目のコンタクト層を貫通するようにエッチングされる。これによって、エッチングされた開口部の周囲にはメモリ層構成材料が残された状態となる。また、各コンタクト形成位置のコンタクト層の下層のワード線ＷＬ２に対応する層は、コンタクト形成用加工パターン４３となる。なお、ビット線コンタクトＢＣ１の形成位置では、接続パターン４２の上に、形状が同じコンタクト形成用加工パターン４３が形成されているので、２層目のコンタクト層の層間絶縁膜６０の周囲のメモリ層構成材料は除去されずに残された状態となる。
【００４２】
ＲＩＥ処理で生じた堆積物を除去した後、エッチングした領域に層間絶縁膜６０を埋め込み、ＣＭＰ法によってキャップ膜Ｃ３よりも上に形成されている層間絶縁膜６０とハードマスク層５５を除去するとともに上面を平坦化する。
【００４３】
ついで、図９に示されるように、層間絶縁膜６０を埋め込んだ３層目のメモリセル上の全面にレジスト５７を塗布し、コンタクト形成領域ＲCの各コンタクト形成位置にコンタクト形成用溝を形成するための開口パターンを形成する。また、メモリセル形成領域ＲCは、レジスト５７で覆われた状態となる。
【００４４】
その後、レジスト５７をマスクとして、ＲＩＥ法などでエッチングを行う。このとき、配線を構成する材料に比して層間絶縁膜３０の方がエッチングされやすい条件でエッチングを行う。これによって、図１０に示されるように、第２の配線３５に到達するコンタクト形成用溝７１が形成される。このとき、３層目のコンタクト層はレジスト５７の開口パターンにしたがってエッチングされるが、２層目以下のコンタクト層は、３層目のコンタクト層の下部に形成されたコンタクト形成用加工パターン４３にしたがってエッチングされる。
【００４５】
ついで、図１１に示されるように、コンタクト形成用溝７１内にタングステンなどの導電性材料を埋め込み、コンタクト形成位置間で層間絶縁膜６０が露出するまでＣＭＰ法などの方法で平坦化を行う。これによって、第１のコンタクト部８１が、各コンタクト形成位置に形成される。
【００４６】
その後、上記と同様の手順によって、図１２に示されるように、４層目〜６層目のメモリセルと第２のコンタクト部８２を形成する処理を行う。なお、４層目のメモリセルの形成時に、各コンタクトＷＣ，ＢＣの形成位置では、メモリセル構成材料が矩形状に加工されたパターンが形成される。これは、第１のコンタクト部８１上に第１の接続配線部４１−１を形成するためである。また、５層目のメモリセル形成時に、ワード線コンタクトＷＣ１の形成位置ではワード線ＷＬ３と接続される接続パターン４２が形成される。そのため、ワード線コンタクトＷＣ１の形成位置における４層目のコンタクト層の開口部の周囲には、メモリ層構成材料が残されたままの状態となっている。さらに、６層目のメモリセル形成時に、各コンタクトＷＣ，ＢＣの形成位置ではコンタクト形成用加工パターン４３が形成されるため、ワード線コンタクトＷＣ１の形成位置における５層目のコンタクト層の開口部の周囲にもメモリ層構成材料が残されたままの状態となっている。また、各コンタクトＷＣ，ＢＣの形成位置における６層目のコンタクト層では、上記した３層目のコンタクト層と同様に、開口部の周囲にはメモリ層構成材料が残されたままの状態となっている。
【００４７】
ついで、７層目〜８層目のメモリ層と対応するコンタクト層を上記と同様の手順によって形成する。その後、図１３に示されるように、８層目のメモリ層とコンタクト層上に上部電極ＷＬ５を形成し、さらに、上部電極ＷＬ５から８層目の整流層Ｄ８までをエッチングすることができる厚さのハードマスク層５８を上部電極ＷＬ５上に形成する。その後、ハードマスク層５８上にレジスト５９を塗布し、リソグラフィ技術によって、メモリセル形成領域ＲMには、Ｘ方向に延在するラインアンドスペースパターンを形成する。また、コンタクト形成領域ＲCのワード線コンタクトＷＣ１の形成位置には矩形状の開口部を有する額縁状のパターンを形成し、他の領域にはレジスト５９を除去した状態とする。なお、ワード線コンタクトＷＣ１とメモリセル部１００のワード線ＷＬ５とを接続する接続用配線を形成するための配線パターンも形成される。
【００４８】
その後、レジスト５９をマスクとして、ハードマスク層５８から８層目のメモリ層の整流層Ｄ８の底部が隣接する整流層Ｄ８と分離されるまで、ＲＩＥ法などでエッチングする。これによって、上部電極はＸ方向に延在するワード線ＷＬ５となり、ビット線ＢＬ４とワード線ＷＬ５の各交差位置には柱状構造の８層目のメモリセルが形成される。また、ワード線コンタクトＷＣ１の形成位置では、額縁状のパターンによって上部電極ＷＬ８を貫通するようにエッチングされ、他のコンタクトＷＣ，ＢＣの形成位置では、上部電極ＷＬ５が完全に除去される。そして、図１４に示されるように、エッチングによって削られた領域に、層間絶縁膜６０が埋め込まれる。この層間絶縁膜６０は、ワード線ＷＬ５の上面よりも高く形成される。
【００４９】
ついで、層間絶縁膜６０上の全面にレジストを塗布し、コンタクト形成領域ＲCのコンタクトの形成位置のみ開口するように、リソグラフィによってコンタクト形成用溝を形成するためのパターンを形成する。その後、このレジストをマスクとして、エッチングを行い、７層目のコンタクト層の下部電極（メモリ層のワード線に対応）ＷＬ４に到達するまでエッチングを行う。これによって、図１５に示されるように、コンタクト形成用溝７３が形成される。
【００５０】
その後、図２に示されるように、コンタクト形成用溝７３にタングステンなどの導電性材料を埋め込むように形成し、層間絶縁膜６０の上面が露出するまでＣＭＰ法などの方法で平坦化を行う。これによって、第３のコンタクト部８３が形成される。ついで、層間絶縁膜６０上にタングステンなどの導電性材料膜を形成し、リソグラフィ技術とＲＩＥ法などによって、所定の形状にパターニングを行って第３の配線９１を形成する。以上によって、コンタクト形成領域ＲCに第２の配線３５と第３の配線９１とを結ぶコンタクトＷＣ，ＢＣが形成される。
【００５１】
図１６は、一般的な不揮発性記憶装置の構造を示す図である。この図１６において、（ａ）は、ワード線ＷＬに沿ったメモリセル形成領域ＲMとコンタクト形成領域ＲCの断面図であり、（ｂ）は、ビット線ＢＬに沿ったメモリセル形成領域ＲMとコンタクト形成領域ＲCの断面図である。
【００５２】
図１６に示されるように、一般的な不揮発性記憶装置でも、各コンタクトは第１〜第３のコンタクト部１０１〜１０３，１１１〜１１３から構成される。しかし、ワード線コンタクトＷＣとビット線コンタクトＢＣとでは、その構造が異なる。これは、ワード線コンタクトＷＣを構成する第１〜第３のコンタクト部１０１〜１０３は、ワード線ＷＬの形成時に形成され、ビット線コンタクトＢＣを構成する第１〜第３のコンタクト部１１１〜１１３は、ビット線ＢＬの形成時に形成されるからである。
【００５３】
これらのコンタクトＷＣ，ＢＣの製造順序は以下のようになる。まず、２層目のコンタクト層から第２の配線３５に至るワード線コンタクトＷＣの第１のコンタクト部１０１が形成され、ついで、３層目のコンタクト層から第２の配線３５に至るビット線コンタクトＢＣの第１のコンタクト部１１１が形成され、その後、６層目〜３層目のコンタクト層を貫通するワード線コンタクトＷＣの第２のコンタクト部１０２が形成され、ついで、７層目〜４層目のコンタクト層を貫通するビット線コンタクトＢＣの第２のコンタクト部１１２が形成され、その後、第３の配線９１から７層目のコンタクト層を貫通するワード線コンタクトＷＣの第３のコンタクト部１０３と第３の配線９１から８層目のコンタクト層を貫通するビット線コンタクトＢＣの第３のコンタクト部１１３が同時に形成される。
【００５４】
このように、図１６に示される８層のメモリ層を有する不揮発性記憶装置を製造する場合には、コンタクト部を形成するためのリソグラフィ処理およびＲＩＥ処理をそれぞれ５回行っていた。
【００５５】
これに対して、上記したように第１の実施の形態では、コンタクト部を構成する最上層のコンタクト層を形成する際に、コンタクト形成領域ＲCのすべてのコンタクト形成位置に、コンタクト形成用加工パターンを形成し、層間絶縁膜６０を埋め込んでから、コンタクト形成用溝７１〜７３を形成した。これによって、ワード線コンタクトＷＣかビット線コンタクトＢＣかの種類にかかわらず、同じ高さにコンタクト形成用溝７１〜７３を形成することができる。その結果、たとえば、８層のメモリ層を有する不揮発性記憶装置を製造する場合には、コンタクト部８１〜８３を形成するためのリソグラフィ処理およびＲＩＥ処理の回数をそれぞれ３回として、上記の不揮発性記憶装置の一般的な製造方法の場合に比して工程数を簡略化することができるという効果を有する。
【００５６】
なお、上述した説明では、接続パターンやコンタクト形成用加工パターンが、矩形の額縁状である場合を説明したが、リング状であってもよい。また、コンタクトの基板面に平行な方向の形状も、矩形状に限られず円形状であってもよいし、長円状であってもよい。さらに、上記した説明では、コンタクト部８１〜８３は、３層分または２層分のコンタクト層を貫通して形成される場合を例に挙げたが、４層以上のコンタクト層を貫通して形成されるものであってもよい。
【符号の説明】
【００５７】
１０…半導体基板、１２…セル制御用トランジスタ、２０，３０，４０，６０…層間絶縁膜、２５…第１の配線、３５…第２の配線、４１…接続配線部、４２…接続パターン、４３…コンタクト形成用加工パターン、５１，５３，５５，５８…ハードマスク層、５２，５４，５６，５７，５９…レジスト、７１〜７３…コンタクト形成用溝、８１〜８３…コンタクト部、９１…第３の配線、１００…メモリセル部、１０１〜１０３…コンタクト部、１１０…接続部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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