(57)【要約】【課題】内部回路の一部の回路が起動または停止したときに内部電源電圧の変動が緩和されるようにした集積回路を提供する。【解決手段】電源が供給される集積回路において，電源が供給され内部電源を内部に供給する電源配線と，内部電源を供給される第１及び第２の内部回路と，第２の内部回路を非動作状態から動作状態に制御するイネーブル信号を第２の内部回路に供給するイネーブル信号供給回路とを有し，イネーブル信号供給回路は，イネーブル信号が非動作状態から動作状態に変化したときに動作状態の期間を間欠的に発生する調整イネーブル信号を生成し第２の内部回路に供給する。【選択図】  図４
2011151483.tif 000002
【特許請求の範囲】
【請求項１】
電源が供給される集積回路において，
前記電源が供給され内部電源を内部に供給する電源配線と，
前記内部電源を供給される第１及び第２の内部回路と，
前記第２の内部回路を非動作状態から動作状態に制御するイネーブル信号を前記第２の内部回路に供給するイネーブル信号供給回路とを有し，
前記イネーブル信号供給回路は，前記イネーブル信号が非動作状態から動作状態に変化したときに前記動作状態の期間を間欠的に発生する調整イネーブル信号を生成し前記第２の内部回路に供給する集積回路。
【請求項２】
請求項１において，
前記第１の内部回路は，第１のクロックを生成するシンセサイザ回路を有し，
前記第２の内部回路は，前記第１のクロックを入力し，第３の内部回路に前記第１のクロックを供給するクロックバッファとを有する集積回路。
【請求項３】
請求項１または２において，
前記イネーブル信号供給回路は，
前記イネーブル信号が非動作状態と動作状態との間で変化したときに時間の経過と共に電圧が低下及び上昇するターゲット信号を生成するターゲット信号生成回路と，前記内部電源の電圧に対応するモニタ用内部電源電圧と前記ターゲット信号の電圧とを比較し比較結果に応じて前記調整イネーブル信号を生成するコンパレータとを有する集積回路。
【請求項４】
請求項３において，
前記ターゲット信号生成回路は，前記イネーブル信号が非動作状態のときに前記ターゲット信号を第１の電圧にし，前記イネーブル信号が前記非動作状態から動作状態に変化したときに前記ターゲット信号を前記第１の電圧より低い第２の電圧に低下させるヒステリシス特性を有する集積回路。
【請求項５】
請求項１，２または３において，
前記イネーブル信号供給回路は，前記イネーブル信号が動作状態から非動作状態に変化したときに前記調整イネーブル信号の前記非動作状態の期間を間欠的に発生させる集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，電源変動緩和回路を有する集積回路に関する。
【背景技術】
【０００２】
集積回路は，外部からまたは内蔵する電源レギュレータから電源電圧を供給され，内部回路にはその電源電圧が電源配線を介して供給される。この内部回路に供給される内部電源電圧は，安定した電圧を維持することが望ましい。
【０００３】
内部電源電圧の急激な変化を緩和した回路については，例えば，特許文献１，２，３などに記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−９４４４６号公報
【特許文献２】特開平１０−２７１０２０号公報
【特許文献３】特開平１０−２４２８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
内部回路の一部の回路を必要に応じて動作状態と非動作状態に切り替えることで，その一部の回路による消費電力を節約することができる。しかし，その一方で，一部の回路を非動作状態から動作状態に切り替えたときに，内部電源配線に流れる電源電流が増大し内部電源電圧が低下する。また，一部の回路を動作状態から非動作状態に切り替えたときは，逆に内部電源配線に流れる電源電流が減少し内部電源電圧が上昇する。この内部電源電圧の低下と上昇は，内部回路の他の回路の正常動作に支障を与えることがある。特に，内部電源電圧が急激に低下または上昇すると，他の回路の正常動作を保証することができなくなる。
【０００６】
そこで，本発明の目的は，内部回路の一部の回路が起動または停止したときに内部電源電圧の変動が緩和されるようにした集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
集積回路の第１の側面は，電源が供給される集積回路において，前記電源が供給され内部電源を内部に供給する電源配線と，前記内部電源を供給される第１及び第２の内部回路と，前記第２の内部回路を非動作状態から動作状態に制御するイネーブル信号を前記第２の内部回路に供給するイネーブル信号供給回路とを有し，前記イネーブル信号供給回路は，前記イネーブル信号が非動作状態から動作状態に変化したときに前記動作状態の期間を間欠的に発生する調整イネーブル信号を生成し前記第２の内部回路に供給する。
【発明の効果】
【０００８】
第１の側面によれば，内部電源電圧の変動が緩和され内部回路の誤動作を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態が適用される集積回路とその動作を示す図である。
【図２】本実施の形態にかかる集積回路の一例を示す図である。
【図３】本実施の形態にかかる集積回路の一例を具体的に示す図である。
【図４】第１の実施の形態におけるイネーブル信号供給回路を有する集積回路の図である。
【図５】第１の実施の形態における動作を示す図である。
【図６】第１の実施の形態における動作を示す図である。
【図７】第１の実施の形態のイネーブル信号供給回路のシミュレーション結果を示す図である。
【図８】第２の実施の形態におけるイネーブル信号供給回路を有する集積回路の図である。
【図９】第２の実施の形態における動作を示す図である。
【図１０】第２の実施の形態における動作を示す図である。
【図１１】第２の実施の形態における動作を示すフローチャート図である。
【図１２】第２の実施の形態における動作を示すフローチャート図である。
【図１３】第２の実施の形態のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１０】
図１は，本実施の形態が適用される集積回路とその動作を示す図である。集積回路は，電源VDOが供給され，寄生抵抗Rwを有する電源配線２を介して内部電源VDIが供給される内部回路１を有する。内部回路１にはグランドGNDも供給される。図中の動作波形に示されるとおり，内部回路１内の一部の回路がその動作を開始すると動作電流Ic(t)が増加し，寄生抵抗Rwの電圧降下により内部電源VDIは供給電源VDOから急激に低下し，内部回路１の消費電流Ic(t)に対応する電圧になる。この場合，内部回路１内の上記一部の回路以外の回路は，内部電源VDIの急激な変化に対応できず，誤動作を招く。
【００１１】
一方，図示されていないが，内部回路１内の一部の回路が動作を停止すると，内部電源VIDの電圧が急激に上昇し，同様に誤動作を招く。
【００１２】
よって，内部回路内の一部の回路が動作を開始したときは，内部電源VIDが破線に示されるようにその電圧を徐々に低下するように制御することが求められる。また，図示しないが，内部回路内の一部の回路が動作を停止したときも内部電源VIDはその電圧を徐々に上昇するように制御することが求められる。
【００１３】
図２は，本実施の形態にかかる集積回路の一例を示す図である。集積回路は，図１と同様に，電源VDO，電源配線２の寄生抵抗Rw，内部電源VDI，グランドGNDを有する。そして，内部回路は，水晶発振器１０の発振クロックに基づいて高周波の第１のクロックCLK1を生成するシンセサイザ１１と，第１のクロックCLK1を入力し第２のクロックCLK2を生成しクロック供給配線１３を介して送信または受信回路１４に供給するクロックバッファ１２と，送信または受信回路１４とを有する。送信または受信回路１４が，送信回路と受信回路とに分かれている場合は，クロックバッファ１２は送信回路と受信回路に対応して別々のクロックバッファを有する。
【００１４】
そして，クロックバッファ１２は，イネーブル信号ENを供給され，イネーブル信号ENがディセーブル状態（非動作状態，たとえばLレベル）のときに動作を停止して停止状態になり，イネーブル信号ENがイネーブル状態（動作状態，たとえばHレベル）のときに動作状態になる。
【００１５】
送信または受信回路１４は，第２のクロックCLK2からローカルクロックを生成し，受信信号をダウンコンバートする受信用ミキサ回路または送信信号をアップコンバートする送信用ミキサ回路のローカルクロックとして使用する。
【００１６】
たとえば，時分割通信方式では，送信回路が送信状態の間は受信回路は停止状態に制御され，逆に受信回路が受信状態の間は送信回路は停止状態に制御される。そのため，集積回路の消費電力を節約するために，クロックバッファ１２はイネーブル信号ENにより動作状態と非動作状態とに制御される。上記の例では，送信状態では送信回路用のクロックバッファは動作状態に制御され，受信回路用のクロックバッファは非動作状態（動作停止状態）に制御される。逆に，受信状態では受信回路用のクロックバッファは動作状態に制御され，送信回路用のクロックバッファは非動作状態（動作停止状態）に制御される。これにより，クロックバッファの消費電力，クロック供給配線１３の駆動電力を節約する。
【００１７】
一方，シンセサイザ１１は，ＰＬＬ回路を内蔵し，電源起動時にＰＬＬ回路により第１のクロックＣＬＫ１が所望の高周波数にロックオンされ，シンセサイザ１１はクロックバッファ１２の動作状態にかかわらずその動作状態を継続する。そして，上記の通りクロックバッファ１２が非動作状態から動作状態に変化したときや動作状態から非動作状態に変化したときに，内部電源VDIの電圧が急激に低下したり急激に上昇したりする。このような内部電源VDIの電圧の急低下や急上昇は，シンセサイザ１１内のＰＬＬ回路の動作不良をもたらす。このＰＬＬ回路の動作不良は，ＰＬＬ回路をロックオン状態からロックオフ状態に遷移させ，送信又は受信回路１４の動作を停止させなければならない事態を招く。送信または受信回路において，ＰＬＬ回路のロックオフに伴い待機時間は長く，正常な通信制御の妨げになる。
【００１８】
図３は，本実施の形態にかかる集積回路の一例を具体的に示す図である。集積回路ＬＳＩは，シンセサイザ１１と，クロックバッファ１２と，クロック供給配線１３と，送信回路１４とを有する。
【００１９】
シンセサイザ１１は，水晶発振器１０の発振クロックと分周器１１８の出力クロックとの位相を比較し位相比較結果に応じたパルス幅を有する出力信号を出力する位相比較器１１０と，位相比較器１１０の出力パルスを積分するチャージポンプ回路１１２と，チャージポンプ回路１１２の出力電圧の高周波成分をカットするＰＬＬフィルタ１１４と，その出力電圧に応じた周波数のクロックＣＬＫ１を生成する電圧制御発振回路１１６と，クロックＣＬＫ１の周波数を分周して低周波数に変換する分周器１１８とを有する。シンセサイザ１１は，水晶発振器１０の発振クロックの位相に同期した高周波のクロックＣＬＫ１を生成する。
【００２０】
クロックバッファ１２は，ＰチャネルトランジスタＰ１，Ｐ２とＮチャネルトランジスタＮ３，Ｎ４とからなる初段CMOSインバータと，トランジスタＰ６，Ｎ７からなる２段目インバータらの複数CMOSインバータと，トランジスタＰ８，Ｎ９からなる最終段CMOSインバータとを有し，クロック供給配線１３に第２のクロックＣＬＫ２を出力する。これらのCMOSインバータは，内部電源VDIとグランドＧＮＤとの間に設けられる。
【００２１】
一方，クロックバッファ１２にはイネーブル信号ENが供給され，イネーブル信号ENの反転信号ｎ２と非反転信号ｎ３とが，初段インバータのトランジスタＰ１とＮ４のゲートにそれぞれ供給される。また，反転信号ｎ２は初段インバータの出力ノードｎ１とグランドＧＮＤとの間のトランジスタＮ５のゲートにも供給される。
【００２２】
イネーブル信号ENがディセーブル状態（非動作状態）のＬレベルのときは，反転信号ｎ２はＨレベル，非反転信号ｎ３はＬレベルになり，トランジスタＰ１，Ｎ４はオフになり，トランジスタＮ５はオンになり，ノードｎ１はＬレベルにクランプされる。その結果，クロックバッファ１２は動作停止状態になり，消費電流が微少になる。
【００２３】
逆に，イネーブル信号ENがイネーブル状態（動作状態）のＨレベルのときは，反転信号ｎ２はＬレベル，非反転信号ｎ３はＨレベルになり，トランジスタＰ１，Ｎ４はオンになり，トランジスタＮ５はオフになり，初段インバータがアクティブ状態になり，ノードｎ１にシンセサイザ１１の出力クロックＣＬＫ１を伝搬する。その結果，クロックバッファ１２は動作状態になり，出力クロックＣＬＫ２をクロック配線１３に出力し，消費電流は増大する。
【００２４】
なお，クロックバッファ１２は，クロック供給配線１３の複数箇所に設けられる場合もある。
【００２５】
送信回路１４は，デジタル送信信号を生成するデジタルベースバンド回路１６と，デジタルアナログコンバータＤＡＣと，ローパスフィルタ１４３，１４４と，第２のクロックＣＬＫ２から０°と９０°の位相関係を有するローカルクロックを生成するフェイズシフタ１４１と，フェイズシフタ１４１が生成したローカルクロックを供給される送信ミキサを有する直交変調回路１４２と，電圧増幅器ＶＧＡとを有する。さらに，送信回路はパワーアンプＰＡを介してアンテナ１８から送信信号を送出する。
【００２６】
近年実用化されているWiMAXでは，2.5GHzの高周波RFを送出する。それに伴い，クロックバッファ１２が伝送するクロックCLK1の周波数は上記高周波周波数の２倍の周波数が必要になる。フェイズシフタ１４１が０°と９０°の位相をもつローカルクロックを生成するためであり，送信周波数とのクロストーク防止のためである。
【００２７】
集積回路ＬＳＩ内のクロックバッファ１２は，シンセサイザ１１が生成した高周波クロックCLK1を送信回路１４に伝搬するために，クロック供給配線１３の寄生容量を高速の周波数で駆動しなければならず消費電力が大きい。そのため，イネーブル信号ENにより適宜クロックバッファ１２を動作停止状態にして省電力化を図ることが行われる。クロックバッファ１２は，CMOSインバータで構成されることが多く，動作停止中はほとんど電流が流れず，クロックバッファ１２を動作停止状態にすることは省電力化に効果的である。
【００２８】
しかし，一方で，クロックバッファは動作停止中と動作中とで消費電力差が大きい。そのため，電源配線の寄生抵抗Rwが小さくても，クロックバッファ１２を非動作状態（動作停止状態）から動作状態に切り替えたときに，クロックバッファ１２の消費電流により内部電源VDIの電圧が急激に低下する。同様に，クロックバッファ１２を動作状態から非動作状態に切り替えたときに，クロックバッファ１２の消費電流の減少により内部電源VDIの電圧が急激に上昇する。
【００２９】
そして，シンセサイザ１１内の電圧制御発振器１１６の出力周波数は，内部電源VDIの電圧依存性があるので，内部電源電圧の変動により出力周波数CLK2の周波数が大きく変動し，シンセサイザ１１のロック状態が外れるという問題がある。特に，WiMAXなどにおいては，ローカルクロックの周波数が非常に高く，わずかな周波数誤差しか許されていないので，ロック外れしやすくなっている。
【００３０】
シンセサイザのロック状態が外れると送信回路にとって深刻な障害であり，そのロックはずれから数１０ｍｓの復帰シーケンスが必要となり，長時間の送信回路の動作停止状態を招く。
【００３１】
［第１の実施の形態］
図４は，第１の実施の形態におけるイネーブル信号供給回路を有する集積回路の図である。集積回路は，図１，２，３と同様に，電源VDOと，電源配線２と，内部電源VDIと，グランドGNDと，内部回路１とを有し，内部回路１は，シンセサイザ１１とクロックバッファ１２と送信または受信回路１４とを有する。電源VDOは外部からまたは内部の電圧レギュレータから供給される。また，内部電源VDIとグランドGNDとの間にはバスコンデンサCpが設けられている。
【００３２】
さらに，集積回路は，図示しない制御回路から供給されるイネーブル信号EN0に応答して，クロックバッファ１２に供給する調整されたイネーブル信号EN2を生成するイネーブル信号生成回路２０を有する。イネーブル信号生成回路２０は，イネーブル信号EN0がディセーブル状態（非動作状態，Lレベル）からイネーブル状態（動作状態，Hレベル）に変化したときに動作状態（Hレベル）の期間が間欠的に発生する調整イネーブル信号EN2を生成し，逆に，イネーブル信号EN0がイネーブル状態（Hレベル）からディセーブル状態（Lレベル）に変化したときに非動作状態（Lレベル）の期間が間欠的に発生する調整イネーブル信号EN2を生成する。これにより，内部電源VDIの電圧変動をシンセサイザ１１がロックはずれを起こさない程度に遅くすることができる。逆に言えば，イネーブル信号生成回路２０は，イネーブル信号EN0の変動時に，内部電源VDIの低下または上昇がシンセサイザ１１がロックはずれを起こさない程度に遅くなるように調整イネーブル信号EN2の動作状態と非動作状態とを交互に発生するように制御する。
【００３３】
この調整イネーブル信号EN2の動作状態と非動作状態とが交互に発生する制御信号は，クロックバッファ１２の動作状態と非動作状態との間で変化したときの消費電流の変化に基づく内部電源の変化に基づいて，動作状態と非動作状態の期間と繰り返しの回数などを予め設計しておけばよい。
【００３４】
好ましい実施例によれば，イネーブル信号生成回路２０は，イネーブル信号EN0がディセーブル状態EN0=L(0)とイネーブル状態EN0=H(1)との間で変化したときに，時間の経過と共に電圧が低下及び上昇するターゲット信号EN1（VTARGET）を生成するターゲット信号生成回路２１と，内部電源VDIの電圧に対応するモニタ用内部電源電圧VMONとターゲット信号EN1（VTARGET）の電圧とを比較し，比較結果に応じて調整イネーブル信号EN2を生成するコンパレータ２４とを有する。ターゲット信号生成回路２１は，インバータInvと抵抗Ra,容量CaからなるRC遅延回路とを有し，イネーブル信号EN0の切り替わりに応答して，CR時定数に基づいて時間と共に電圧が低下または上昇するターゲット信号EN1を生成する。このCR時定数は，内部電源の低下と増加の緩和の程度に対応して設定される。すなわち，シンセサイザがロックはずれを生じない程度の緩やかさに設定される。
【００３５】
モニタ用内部電源電圧VMONは，内部電源VDIの電圧をわずかに低下させる電圧ドロップ回路２２と，イネーブル信号EN0に応じてそれがイネーブル状態EN0=Hのときに内部電源VDIを選択し，ディセーブル状態ENO=Lのときに内部電源VDIよりわずかに低い電圧VDI-α（αは約５ｍV）を選択するセレクタ２３とからなるモニタ用内部電源電圧生成回路により生成される。
【００３６】
そして，コンパレータ２４は，モニタ用内部電源電圧VMONがターゲット信号EN1=VTARGETに追従するように動作状態と非動作状態とを交互に有する調整されたイネーブル信号EN2を生成する。この調整イネーブル信号EN2は，イネーブル信号EN0がディセーブル状態EN0=L(0)からイネーブル状態EN0=H(1)に変化したときは，動作状態が間欠的に発生し，好ましくは徐々に動作状態の時間が長くなる。これによりクロックバッファ１２は徐々に動作状態に移行し，それに伴って内部電源VDIの電圧は徐々に低下する。一方，調整イネーブル信号EN2は，イネーブル信号EN0が上記と逆方向に変化したときは，非動作状態が間欠的に発生し，好ましくは徐々に非動作状態の時間が長くなる。これによりクロックバッファ１２は徐々に非動作状態に移行し，それに伴って内部電源VDIの電圧は徐々に上昇する。
【００３７】
図５は，第１の実施の形態における動作を示す図である。図５は，イネーブル信号EN0がディセーブル状態EN0=L(0)からイネーブル状態EN0=H(1)に変化したときの動作を示す。イネーブル信号EN0=L(0)のときは，セレクタ２３が電圧ドロップ回路２２の出力VDI-αを選択するので，モニタ用内部電源電圧VMONはVDI-αであり，一方，ターゲット信号生成回路２１の出力EN1=VTARGETは内部電源VDIの電圧であり，コンパレータ２４は確実に調整イネーブル信号EN2をLレベル（非動作状態）に制御する。
【００３８】
そして，時間t1でイネーブル信号EN0がディセーブル状態EN0=L(0)からイネーブル状態EN0=H(1)に変化すると，それに伴い，ターゲット信号生成回路２１がターゲット信号VTARGETの電圧を時間の経過に伴って徐々に低下させる。このターゲット信号VTARGETの低下に伴い，VMON＞VTARGETになると，コンパレータ２４は調整イネーブル信号EN2を動作状態（Hレベル）にする(t2)。その結果，クロックバッファ１２の動作により消費電流ICONSが発生し内部電源VDIの電圧は低下し，VMON＜VTARGETになると(t3)コンパレータ２４は調整イネーブル信号EN2を非動作状態（Lレベル）にする。つまり，内部電源電圧VDIの下降が速すぎる場合はクロックバッファを強制的に停止して，内部電源電圧の下降が十分緩和される程度までその電圧を上昇させる。
【００３９】
しかし，ターゲット信号VTARGETの低下は継続し，やがてVMON＞VTARGETになると，コンパレータ２４は調整イネーブル信号EN2を動作状態（Hレベル）にする(t4)。その結果，クロックバッファ１２の動作により消費電流が発生し内部電源VDIの電圧は低下する。その後，VMON＜VTARGETになると，コンパレータ２４は再び調整イネーブル信号EN2を非動作状態（Lレベル）にする(t5)。
【００４０】
上記の動作が繰り返され，調整イネーブル信号EN2の動作状態（Hレベル）の期間が間欠的に発生し，時間t12以降はVMON＞VTARGETになり，調整イネーブル信号EN2は動作状態（Hレベル）で安定する。その後は，ターゲット電圧VTARGETの低下はグランド電位まで継続する。一方，クロックバッファ１２の動作状態が安定すると消費電流も一定レベルで安定するので，内部電源VDIの電圧は一定電位に維持される。
【００４１】
以上のように，内部電源VDIの電圧は，ターゲット信号生成回路２１の時定数で低下するターゲット信号VTARGETの電圧に追従して，ゆっくりと低下する。したがって，シンセサイザ１１の周波数変動の急激な変動がなくロックはずれを起こすことが抑制または回避される。
【００４２】
図６は，第１の実施の形態における動作を示す図である。図６は，逆に，イネーブル信号EN0がイネーブル状態EN0=H(1)からディセーブル状態EN0=L(0)に変化したときの動作であり，図５の動作波形と左右逆になる。すなわち，イネーブル信号EN0がディセーブル状態EN0=L(0)に変化すると，ターゲット信号生成回路２１が出力するターゲット信号VTARGETがゆっくりと上昇する。やがて，VMON＜VTARGETになるとコンパレータ２４は調整イネーブル信号EN2を非動作状態（Lレベル）にする。それに伴い，内部電源VDIが上昇してVMON＞VTARGETになると，コンパレータ２４は調整イネーブル信号EN2を動作状態（Hレベル）にする。つまり，内部電源VDIの上昇が速すぎるとクロックバッファを強制的に動作状態にして，内部電源電圧の上昇が十分緩和される程度までその電圧を低下させる。その後，内部電源VDIの電圧は低下し，VMON＜VTARGETになるとコンパレータ２４は再び調整イネーブル信号EN2を非動作状態（Lレベル）にする。
【００４３】
この動作を繰り返しながら，内部電源VDIはターゲット信号VTARGETのCR時定数に基づく緩やかな上昇に追従して，徐々に上昇し，電源VDOのレベルまで達する。
【００４４】
その結果，シンセサイザ１１の周波数変動の急激な変動がなくロックはずれを起こすことが抑制または回避される。
【００４５】
図４の第１の実施の形態では，ターゲット信号生成回路２１のターゲット信号VTARGETは，インバータInvのLレベルまで低下するので，イネーブル信号EN0がイネーブル状態EN0=H(1)からディセーブル状態EN0=L(0)に変化したときにターゲット信号VTARGETがモニタ用内部電源電圧VMONのレベルに達するまで一定の時間を要し，クロックバッファ１２の動作停止までに長い時間を要する。
【００４６】
そこで，ターゲット信号生成回路２１のターゲット信号VTARGETがモニタ用内部電源電圧VMONの安定レベルよりわずかに低い電位でクランプするようなクランプ回路を設けてもよい。それにより，クロックバッファ１２の動作停止までの時間を短縮させることができる。
【００４７】
図７は，第１の実施の形態のイネーブル信号供給回路のシミュレーション結果を示す図である。この図は，イネーブル信号EN0がディセーブル状態EN0=L(0)からイネーブル状態EN0=H(1)に変化したときの動作を示す。ターゲット信号電圧VTARGETが緩やかに低下し，内部電源電圧VDI-2もそれに追従してターゲット信号電圧VTARGETを上下しながら緩やかに低下している。図中，電圧VID-1は，イネーブル信号供給回路を設けない場合の内部電源電圧の波形であり，急激に低下している。
【００４８】
［第２の実施の形態］
図８は，第２の実施の形態におけるイネーブル信号供給回路を有する集積回路の図である。図４の第１の実施の形態と異なる構成は，ターゲット信号生成回路２１と，モニタ用内部電源電圧生成回路２６である。それ以外は図４と同じである。
【００４９】
モニタ用内部電源電圧VMONを生成する回路２６は，内部電源VDIとグランドGNDとの間に設けられた抵抗R1,R2からなる。この抵抗R1,R2は，好ましくはR1=R2=Rに設定されている。これにより，モニタ用内部電源電圧VMONは常に内部電源電圧の半分のVDI/2になる。
【００５０】
一方，ターゲット信号生成回路２１は，内部電源VDIとグランドGNDとの間に設けられた抵抗R3,R4と，キャパシタC5と，ヒステリシス生成回路２６とを有する。ヒステリシス生成回路２６は，イネーブル信号EN0を反転するトランジスタP14,N15からなるインバータとを有する。このインバータは，トランジスタP13,N16を介してそれぞれ内部電源VDIとグランドGNDに接続され，抵抗R3,R4の接続点にバイアス電流IBを供給する。この抵抗R3,R4も好ましくはR3=R4=Rに設定されている。さらに，トランジスタN16はトランジスタN10,N11とカレントミラー回路を構成し，トランジスタP13はトランジスタP12とカレントミラー回路を構成する。
【００５１】
カレントミラー回路のトランジスタN10には微少電流Ismallが供給され，カレントミラー回路により同じ微少電流が，イネーブル信号EN0に応じてトランジスタP13またはN16に流れ，それがバイアス電流IBとして流出または吸収される。このバイアス電流の流出と吸収によりターゲット電圧に後述のヒステリシス特性が生成される。
【００５２】
たとえば，イネーブル信号EN0がディセーブル状態のLレベルのときは，トランジスタP14がオン，N15がオフになり，トランジスタP13の微少電流Isamllがバイアス電流IBとして抵抗R3,R4に流出する。このバイアス電流IBは，抵抗R3,R4に均等に流れ，ターゲット電圧VTARGETは内部電源電圧の半分VDI/2よりヒステリシス電圧Vhys＝R*Ismall/2だけ高くなる。
【００５３】
逆に，イネーブル信号EN0がイネーブル状態のHレベルのときは，トランジスタP14がオフ，N15がオンになり，トランジスタN16の微少電流Isamllがバイアス電流IBとして抵抗R3,R4から流入。このバイアス電流IBは，抵抗R3,R4に均等に流れ，ターゲット電圧VTARGETは内部電源電圧の半分VDI/2よりヒステリシス電圧Vhys＝R*Ismall/2だけ低くなる。
【００５４】
このように，ターゲット電圧VTARGETは，イネーブル信号EN0のH，Lレベルに対応して＋Vhys，−Vhys変化するヒステリシス特性を有する。これにより，コンパレータ２４の動作を安定的にすることができる。さらに，モニタ用内部電源電圧VMONを内部電源電圧の半分のVDI/2にしたことで，イネーブル信号EN0がイネーブル状態Hレベル中にターゲット電圧VTARGETがグランドレベルまで低下しても，イネーブル信号EN0がディセーブル状態Lレベルに変化したときターゲット電圧は短時間でモニタ用内部電源電圧VMONのレベルまで復帰できるので，クロックバッファを短時間で非動作状態にすることができる。
【００５５】
図９は，第１の実施の形態における動作を示す図である。図９は，イネーブル信号EN0がディセーブル状態EN0=L(0)からイネーブル状態EN0=H(1)に変化したときの動作を示す。図１１はその動作を示すフローチャート図である。これらを参照しながら動作を説明する。
【００５６】
イネーブル信号EN0=L(0)のときは，調整されたイネーブル信号EN2もLレベル(0)であり，内部電源VDIは高い電圧VHにある（S1）。一方，上記の通り，モニタ電圧VMONはVDI/2で安定していて，ターゲット電圧VTARGETはVDI/2＋Vhysに安定している。その結果，調整されたイネーブル信号EN2はLレベル(0)になり，クロックバッファ１２の動作は停止している（S2）。
【００５７】
そこで，時間t1でイネーブル信号EN0がHレベル(1)になると（S3）,バイアス電流生成回路２５内のトランジスタN15がオンになり，ターゲット電圧VTARGETは時定数(R4/2)*C5＝R*C5/2で電圧VDI/2-Vhysに向かってゆっくりと低下する（S4）。同時にモニタ電圧VMONは電圧VDI/2に即座に追従する（S5）。そして，VTARGET＜VMONになると（S6のYES），時間t2で調整イネーブル信号EN2がHレベル(1)になりクロックバッファが動作状態になる（S7）。その結果，電源配線の電圧降下により内部電源VDIは電圧VLに向かって高速に低下する（S8）。
【００５８】
次に，VTARGET＞VMONになると（S6のNO），時間t3で調整イネーブル信号EN2がLレベル(0)になりクロックバッファが非動作状態になる（S9）。その結果，電源配線の電圧降下がなくなり内部電源VDIは電圧VHに向かって高速に上昇する（S10）。
【００５９】
その後，クロックバッファを動作状態に制御する工程S4,S5,S6,S7,S8と，非動作状態に制御する工程S4,S5,S6,S9,S10とを交互に繰り返しながら，調整イネーブル信号EN2が動作状態と非動作状態とを繰り返し，つまり間欠的に動作状態になり，内部電源VDIの半分のモニタ電圧VMON=VDI/2をターゲット電圧VTARGETに追従させながら，内部電源VDIがゆっくりと低下する。その結果，シンセサイザのロックはずれを抑制または回避することができる。電圧VLは，電源VDOからクロックバッファらの内部回路の消費電流ICONSと電源配線２の寄生抵抗Rwとの積ΔV＝ICONS*Rw低い電圧である。また，ターゲット電圧VTARGETは内部電源VDIの半分のモニタ電圧VMON=VDI/2よりヒステリシス電圧Vhysだけ低い電圧に達して安定する。
【００６０】
図１０は，第１の実施の形態における動作を示す図である。図１０は，イネーブル信号EN0がイネーブル状態EN0=H(1)からディセーブル状態EN0=L(0)に変化したときの動作を示す。図１２はその動作を示すフローチャート図である。これらを参照しながら動作を説明する。
【００６１】
イネーブル信号EN0=H(1)のときは，調整されたイネーブル信号EN2もHレベル(1)であり，内部電源VDIは低い電圧VLにある（S21）。一方，上記の通り，モニタ電圧VMONはVDI/2で安定していて，ターゲット電圧VTARGETはVDI/2-Vhysに安定している。その結果，調整されたイネーブル信号EN2はHレベル(1)になり，クロックバッファ１２は動作状態にある（S22）。
【００６２】
そこで，イネーブル信号EN0がLレベル(0)になると（S23）,バイアス電流生成回路２５内のトランジスタP14がオンになり，ターゲット電圧VTARGETは時定数(R4/2)*C5＝R*C5/2で電圧VDI/2+Vhysに向かってゆっくりと上昇する（S24）。同時にモニタ電圧VMONは電圧VDI/2に即座に追従する（S25）。そして，VTARGET＜VMONになると（S26のNO），調整イネーブル信号EN2がLレベル(0)になりクロックバッファが動作状態になる（S29）。その結果，電源配線の電圧降下がなくなり内部電源VDIは電圧VHに向かって高速に上昇する（S28）。
【００６３】
次に，VTARGET＜VMONになると（S26のYES），調整イネーブル信号EN2がHレベル(1)になりクロックバッファが動作状態になる（S27）。その結果，電源配線の電圧降下により内部電源VDIは電圧VLに向かって高速に低下する（S28）。
【００６４】
その後，クロックバッファを非動作状態に制御する工程S24,S25,S26,S29,S30と，動作状態に制御する工程S24,S25,S26,S27,S28とを交互に繰り返しながら，調整イネーブル信号EN2が非動作状態と動作状態とを繰り返し，つまり間欠的に非動作状態になり，内部電源VDIの半分のモニタ電圧VMON=VDI/2をターゲット電圧VTARGETに追従させながら，内部電源VDIがゆっくりと上昇する。その結果，シンセサイザのロックはずれを抑制または回避することができる。ターゲット電圧VTARGETは内部電源VDIの半分のモニタ電圧VMON=VDI/2よりヒステリシス電圧Vhysだけ高い電圧に達して安定する。
【００６５】
図１３は，第２の実施の形態のシミュレーション結果を示す図である。これに示されるとおり，モニタ用内部電源電圧VMONとターゲット電圧VTARGETとは，0.6V近傍で上下し，内部電源VDI-2は1.1〜1.2V程度で上下する。また，第１の実施の形態と同様に，第２の実施の形態の内部電源VDI-2は，イネーブル信号供給回路を設けない場合の内部電源VDI-1よりも緩やかに変化している。
【００６６】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６７】
（付記１）
電源が供給される集積回路において，
前記電源が供給され内部電源を内部に供給する電源配線と，
前記内部電源を供給される第１及び第２の内部回路と，
前記第２の内部回路を非動作状態から動作状態に制御するイネーブル信号を前記第２の内部回路に供給するイネーブル信号供給回路とを有し，
前記イネーブル信号供給回路は，前記イネーブル信号が非動作状態から動作状態に変化したときに前記動作状態の期間を間欠的に発生する調整イネーブル信号を生成し前記第２の内部回路に供給する集積回路。
【００６８】
（付記２）
付記１において，
前記第１の内部回路は，第１のクロックを生成するシンセサイザ回路を有し，
前記第２の内部回路は，前記第１のクロックを入力し，第３の内部回路に前記第１のクロックを供給するクロックバッファとを有する集積回路。
【００６９】
（付記３）
付記１または２において，
前記イネーブル信号供給回路は，
前記イネーブル信号が非動作状態と動作状態との間で変化したときに時間の経過と共に電圧が低下及び上昇するターゲット信号を生成するターゲット信号生成回路と，前記内部電源の電圧に対応するモニタ用内部電源電圧と前記ターゲット信号の電圧とを比較し比較結果に応じて前記調整イネーブル信号を生成するコンパレータとを有する集積回路。
【００７０】
（付記４）
付記３において，
前記ターゲット信号生成回路は，前記イネーブル信号が非動作状態のときに前記ターゲット信号を第１の電圧にし，前記イネーブル信号が前記非動作状態から動作状態に変化したときに前記ターゲット信号を前記第１の電圧より低い第２の電圧に低下させるヒステリシス特性を有する集積回路。
【００７１】
（付記５）
付記３において，
前記イネーブル信号供給回路は，さらに，前記イネーブル信号が非動作状態のときに前記モニタ用内部電源電圧を前記内部電源の電圧より低くし，前記イネーブル信号が動作状態のときに前記モニタ用内部電源電圧を前記内部電源の電圧にするモニタ用内部電源電圧生成回路を有する集積回路。
【００７２】
（付記６）
付記１，２または３において，
前記イネーブル信号供給回路は，前記イネーブル信号が動作状態から非動作状態に変化したときに前記調整イネーブル信号の前記非動作状態の期間を間欠的に発生させる集積回路。
【００７３】
（付記７）
付記３または４において，
前記イネーブル信号供給回路は，前記内部電源の電圧をインピーダンス分割して前記モニタ用内部電源電圧を生成するモニタ用内部電源電圧生成回路を有する集積回路。
【００７４】
（付記８）
付記３において，
前記ターゲット信号生成回路は，前記ターゲット信号を時間の経過と共に低下させた後，前記イネーブル信号が動作状態のときの前記内部電源の電圧より低くグランドより高いクランプレベルにクランプする集積回路。
【符号の説明】
【００７５】
１：内部回路                              １１：第１の内部回路（シンセサイザ）
１２：第２の内部回路（クロックバッファ）  １４：送信または受信回路
VDO：外部電源                            VDI:内部電源
EN0:イネーブル信号                      EN2:調整イネーブル信号
VTARGET:ターゲット電圧                  VMON：モニタ用内部電源電圧
【図１】
2011151483.tif 000003
【図２】
2011151483.tif 000004
【図３】
2011151483.tif 000005
【図４】
2011151483.tif 000006
【図５】
2011151483.tif 000007
【図６】
2011151483.tif 000008
【図７】
2011151483.tif 000009
【図８】
2011151483.tif 000010
【図９】
2011151483.tif 000011
【図１０】
2011151483.tif 000012
【図１１】
2011151483.tif 000013
【図１２】
2011151483.tif 000014
【図１３】
2011151483.tif 000015