(57)【要約】【課題】本体の側面に配線が配置された積層チップパッケージを、低コストで短時間に大量生産する。【解決手段】積層チップパッケージは、本体と、本体の側面に配置された複数のワイヤを含む配線とを備えている。本体は、積層された複数の半導体チップと、半導体チップとワイヤとを電気的に接続する複数の電極とを含んでいる。積層チップパッケージの製造方法は、配列された複数の分離前本体２Ｐと、隣接する２つの分離前本体２Ｐの間に形成された、複数の予備ワイヤ１４３を収容するための複数の孔とを含む基礎構造物１２０を作製する工程と、めっき法によって、複数の孔内に予備ワイヤ１４３を形成する工程と、複数の分離前本体２Ｐが互いに分離され且つ予備ワイヤ１４３が２組に分断されて２つの異なる本体のワイヤになるように、基礎構造物１２０を切断する工程とを備えている。【選択図】図２６
2011151365.tif 000002
【特許請求の範囲】
【請求項１】
上面、下面および４つの側面を有する本体と、
前記本体の少なくとも１つの側面に配置された複数のワイヤを含む配線とを備え、
前記本体は、それぞれ上面、下面および４つの側面を有し積層された複数の半導体チップと、前記複数の半導体チップの各々における４つの側面のうちの少なくとも１つの側面を覆い、前記ワイヤが配置された前記本体の前記少なくとも１つの側面を形成する絶縁部と、少なくとも１つの半導体チップと前記ワイヤとを電気的に接続する複数の電極とを含む積層チップパッケージを複数個製造する方法であって、
それぞれ後に互いに分離されることによって前記本体となる、配列された複数の分離前本体と、隣接する２つの分離前本体の間に形成された、複数の予備ワイヤを収容するための複数の孔とを含む基礎構造物を作製する工程と、
めっき法によって、前記基礎構造物の前記複数の孔内に前記予備ワイヤを形成する工程と、
前記複数の分離前本体が互いに分離され且つ前記予備ワイヤが切断されて少なくとも１つの本体のワイヤになって複数個の積層チップパッケージが形成されるように、前記基礎構造物を切断する工程とを備えたことを特徴とする積層チップパッケージの製造方法。
【請求項２】
前記基礎構造物を切断する工程では、前記予備ワイヤが２組に分断されて２つの異なる本体のワイヤになることを特徴とする請求項１記載の積層チップパッケージの製造方法。
【請求項３】
前記複数の分離前本体の各々は、後に複数の電極となる複数の予備電極を含み、
前記基礎構造物において、隣接する２つの分離前本体の複数の予備電極は互いに連結されており、
互いに連結された前記２つの分離前本体の複数の予備電極は、基礎構造物を切断する際に分離されて２つの異なる本体の電極となることを特徴とする請求項２記載の積層チップパッケージの製造方法。
【請求項４】
前記基礎構造物を作製する工程は、後に前記複数の孔が形成されることによって前記基礎構造物となる初期基礎構造物を作製する工程と、前記初期基礎構造物に前記複数の孔を形成して、前記基礎構造物を形成する工程とを含むことを特徴とする請求項１記載の積層チップパッケージの製造方法。
【請求項５】
前記初期基礎構造物は、それぞれ、各々が前記本体に含まれる半導体チップのいずれかとなる予定の、配列された複数の半導体チップ予定部と、隣接する２つの半導体チップ予定部の間に配置された絶縁層とを含む複数のチップアレイを積層して作製されることを特徴とする請求項４記載の積層チップパッケージの製造方法。
【請求項６】
前記初期基礎構造物は、それぞれ前記本体に含まれる積層された複数の半導体チップを含む複数の積層体を配列し、隣接する積層体の間に絶縁層を形成して、複数の積層体を連結することによって作製されることを特徴とする請求項４記載の積層チップパッケージの製造方法。
【請求項７】
前記絶縁部は樹脂によって構成されていることを特徴とする請求項１記載の積層チップパッケージの製造方法。
【請求項８】
上面、下面および４つの側面を有する本体と、
前記本体の少なくとも１つの側面に配置された複数のワイヤを含む配線とを備え、
前記本体は、それぞれ上面、下面および４つの側面を有し積層された複数の半導体チップと、前記複数の半導体チップの各々における４つの側面のうちの少なくとも１つの側面を覆い、前記ワイヤが配置された前記本体の前記少なくとも１つの側面を形成する絶縁部と、少なくとも１つの半導体チップと前記ワイヤとを電気的に接続する複数の電極とを含む積層チップパッケージを複数個製造するために用いられる基礎構造物であって、
それぞれ後に互いに分離されることによって前記本体となる、配列された複数の分離前本体と、
隣接する２つの分離前本体の間に形成された、複数の予備ワイヤを収容するための複数の孔とを備え、
前記複数の孔内に前記予備ワイヤが形成された後、前記複数の分離前本体が互いに分離され且つ前記予備ワイヤが切断されて少なくとも１つの本体のワイヤになって複数個の積層チップパッケージが形成されるように切断されるものであることを特徴とする基礎構造物。
【請求項９】
前記予備ワイヤは、基礎構造物を切断する際に２組に分断されて２つの異なる本体のワイヤになるものであることを特徴とする請求項８記載の基礎構造物。
【請求項１０】
前記複数の分離前本体の各々は、後に複数の電極となる複数の予備電極を含み、
隣接する２つの分離前本体の複数の予備電極は互いに連結されており、
互いに連結された前記２つの分離前本体の複数の予備電極は、基礎構造物を切断する際に分離されて２つの異なる本体の電極となるものであることを特徴とする請求項９記載の基礎構造物。
【請求項１１】
前記絶縁部は樹脂によって構成されていることを特徴とする請求項８記載の基礎構造物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の半導体チップを含む積層チップパッケージの製造方法およびそれに用いられる基礎構造物に関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、半導体メモリの大容量化のためにも、電子部品の高集積化が求められている。
【０００３】
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【０００４】
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【０００５】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。
【０００６】
貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。
【０００７】
また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。
【０００８】
また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。
【０００９】
特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウェハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
【００１０】
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。
【００１１】
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第５，９５３，５８８号明細書
【特許文献２】米国特許第７，１２７，８０７  Ｂ２号明細書
【非特許文献】
【００１３】
【非特許文献１】Keith D. Gann，“Neo-Stacking Technology”，HDI Magazine，１９９９年１２月
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。
【００１５】
前述のように、非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。このように個々の積層体の側面に配線を形成する場合には、多数の積層チップパッケージを製造する際に、配線を形成するための工程数が多くなり、積層チップパッケージのコストが高くなるという問題点がある。
【００１６】
また、前述のように、特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。
【００１７】
特許文献２に記載された多層モジュールの製造方法によれば、モジュール積層体に含まれる複数の多層モジュールについて一括して複数の導電線を形成することができるため、多層モジュール毎に複数の導電線を形成する場合に比べると、導電線を形成するための工程数を少なくすることができる。しかし、それでも、この方法では、モジュールアレイ積層体を切断して得られる複数のモジュール積層体の各々に対して導電線を形成する工程が必要であるため、やはり導電線を形成するための工程数が多くなり、多層モジュールのコストが高くなるという問題点がある。
【００１８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の半導体チップを含む本体の側面に配線が配置された積層チップパッケージを、低コストで短時間に大量生産できるようにした積層チップパッケージの製造方法およびそれに用いられる基礎構造物を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の製造方法によって製造される積層チップパッケージは、上面、下面および４つの側面を有する本体と、本体の少なくとも１つの側面に配置された複数のワイヤを含む配線とを備えている。本体は、それぞれ上面、下面および４つの側面を有し積層された複数の半導体チップと、複数の半導体チップの各々における４つの側面のうちの少なくとも１つの側面を覆い、ワイヤが配置された本体の少なくとも１つの側面を形成する絶縁部と、少なくとも１つの半導体チップとワイヤとを電気的に接続する複数の電極とを含んでいる。本発明の積層チップパッケージの製造方法は、積層チップパッケージを複数個製造する方法である。
【００２０】
本発明の積層チップパッケージの製造方法は、
それぞれ後に互いに分離されることによって本体となる、配列された複数の分離前本体と、隣接する２つの分離前本体の間に形成された、複数の予備ワイヤを収容するための複数の孔とを含む基礎構造物を作製する工程と、
めっき法によって、基礎構造物の複数の孔内に予備ワイヤを形成する工程と、
複数の分離前本体が互いに分離され且つ予備ワイヤが切断されて少なくとも１つの本体のワイヤになって複数個の積層チップパッケージが形成されるように、基礎構造物を切断する工程とを備えている。
【００２１】
本発明の積層チップパッケージの製造方法において、基礎構造物を切断する工程では、予備ワイヤが２組に分断されて２つの異なる本体のワイヤになってもよい。この場合、複数の分離前本体の各々は、後に複数の電極となる複数の予備電極を含み、基礎構造物において、隣接する２つの分離前本体の複数の予備電極は互いに連結されていてもよい。この場合、互いに連結された２つの分離前本体の複数の予備電極は、基礎構造物を切断する際に分離されて２つの異なる本体の複数の電極となる。
【００２２】
また、本発明の積層チップパッケージの製造方法において、基礎構造物を作製する工程は、後に複数の孔が形成されることによって基礎構造物となる初期基礎構造物を作製する工程と、初期基礎構造物に複数の孔を形成して、基礎構造物を形成する工程とを含んでいてもよい。
【００２３】
初期基礎構造物は、それぞれ、各々が本体に含まれる半導体チップのいずれかとなる予定の、配列された複数の半導体チップ予定部と、隣接する２つの半導体チップ予定部の間に配置された絶縁層とを含む複数のチップアレイを積層して作製されてもよい。
【００２４】
あるいは、初期基礎構造物は、それぞれ本体に含まれる積層された複数の半導体チップを含む複数の積層体を配列し、隣接する積層体の間に絶縁層を形成して、複数の積層体を連結することによって作製されてもよい。
【００２５】
また、本発明の積層チップパッケージの製造方法において、絶縁部は樹脂によって構成されていてもよい。
【００２６】
本発明の基礎構造物は、上記積層チップパッケージを複数個製造するために用いられるものである。この基礎構造物は、それぞれ後に互いに分離されることによって本体となる、配列された複数の分離前本体と、隣接する２つの分離前本体の間に形成された、複数の予備ワイヤを収容するための複数の孔とを備えている。基礎構造物は、複数の孔内に予備ワイヤが形成された後、複数の分離前本体が互いに分離され且つ予備ワイヤが切断されて少なくとも１つの本体のワイヤになって複数個の積層チップパッケージが形成されるように切断されるものである。絶縁部は樹脂によって構成されていてもよい。
【００２７】
本発明の基礎構造物において、予備ワイヤは、基礎構造物を切断する際に２組に分断されて２つの異なる本体のワイヤになるものであってもよい。この場合、複数の分離前本体の各々は、後に複数の電極となる複数の予備電極を含み、隣接する２つの分離前本体の複数の予備電極は互いに連結されていてもよい。この場合、互いに連結された２つの分離前本体の複数の予備電極は、基礎構造物を切断する際に分離されて２つの異なる本体の電極となる。
【発明の効果】
【００２８】
本発明の積層チップパッケージの製造方法または基礎構造物によれば、基礎構造物の複数の孔内に予備ワイヤを形成した後、基礎構造物を切断することによって、少ない工程数で、積層された複数の半導体チップを含む本体の側面に配線が配置された積層チップパッケージを複数個製造することができる。従って、本発明によれば、積層チップパッケージを、低コストで短時間に大量生産することが可能になるという効果を奏する。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施の形態に係る積層チップパッケージの斜視図である。
【図２】図１における１つの階層部分を示す斜視図である。
【図３】半導体チップに含まれるデバイスの一部を示す断面図である。
【図４】本発明の第１の実施の形態に係る積層チップパッケージの製造方法における一工程で作製されるアレイ前ウェハを示す平面図である。
【図５】図４に示したアレイ前ウェハの一部を拡大して示す平面図である。
【図６】図５における６−６線断面図である。
【図７】図５に示した工程に続く工程を示す平面図である。
【図８】図７における８−８線断面図である。
【図９】図８に示した工程に続く工程を示す断面図である。
【図１０】図９に示した工程に続く工程を示す断面図である。
【図１１】本発明の第１の実施の形態に係る積層チップパッケージの製造方法において使用される露光装置の構成の一例を示す説明図である。
【図１２】本発明の第１の実施の形態に係る積層チップパッケージの製造方法における、複数の電極を形成するための露光工程を示すフローチャートである。
【図１３】図１０に示した工程に続く工程を示す断面図である。
【図１４】図１３に示した工程に続く工程を示す断面図である。
【図１５】図１４に示した工程に続く工程を示す断面図である。
【図１６】図１５（ａ）に示した工程を示す平面図である。
【図１７】図１５および図１６に示した工程に続く工程を示す断面図である。
【図１８】図１７に示した工程に続く工程を示す断面図である。
【図１９】図１８に示した工程に続く工程を示す断面図である。
【図２０】図１９に示した工程に続く工程を示す断面図である。
【図２１】図２０に示した工程で作製される初期基礎構造物を示す斜視図である。
【図２２】図２０に示した工程に続く工程で作製される基礎構造物の一部を示す平面図である。
【図２３】図２２に示した基礎構造物の一部の斜視図である。
【図２４】図２２に示した基礎構造物における複数の予備電極を示す斜視図である。
【図２５】図２２に示した工程に続く工程を示す断面図である。
【図２６】図２５に示した工程に続く工程を示す断面図である。
【図２７】図２６に示した工程を示す平面図である。
【図２８】図２６に示した工程で形成される予備ワイヤを示す斜視図である。
【図２９】図２６に示した工程に続く工程を示す断面図である。
【図３０】図２９に示した工程を示す平面図である。
【図３１】図２９に示した工程で形成されるワイヤを示す斜視図である。
【図３２】本発明の第１の実施の形態に係る積層チップパッケージの製造方法の第１の変形例における一工程を示す斜視図である。
【図３３】本発明の第１の実施の形態に係る積層チップパッケージの製造方法の第２の変形例における一工程を示す平面図である。
【図３４】図３３に示した工程を示す斜視図である。
【図３５】本発明の第２の実施の形態に係る積層チップパッケージの斜視図である。
【図３６】本発明の第２の実施の形態に係る積層チップパッケージの製造方法における一工程を示す断面図である。
【図３７】図３６に示した工程に続く工程を示す断面図である。
【図３８】図３７に示した工程に続く工程を示す平面図である。
【図３９】図３８に示した工程を示す斜視図である。
【図４０】図３８に示した工程に続く工程を示す断面図である。
【図４１】図４０に示した工程を示す平面図である。
【図４２】図４０に示した工程を示す斜視図である。
【図４３】図４０に示した工程に続く工程を示す断面図である。
【図４４】図４３に示した工程に続く工程を示す平面図である。
【図４５】図４３に示した工程を示す斜視図である。
【発明を実施するための形態】
【００３０】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係る積層チップパッケージの構成について説明する。図１は、本実施の形態に係る積層チップパッケージの斜視図である。
【００３１】
図１に示したように、本実施の形態に係る積層チップパッケージ１は、ほぼ直方体形状の本体２を備えている。本体２は、上面２ａ、下面２ｂおよび４つの側面２ｃ，２ｄ，２ｅ，２ｆを有している。積層チップパッケージ１は、更に、本体２の少なくとも１つの側面に配置された複数のワイヤ３ａを含む配線３を備えている。図１に示した例では、ワイヤ３ａは、本体２の４つの側面２ｃ，２ｄ，２ｅ，２ｆの各々に複数本ずつ配置されている。
【００３２】
本体２は、積層された複数の階層部分１０を含んでいる。図１には、一例として、本体２が、８つの階層部分１０を含んでいる例を示している。しかし、本体２に含まれる階層部分１０の数は８つに限らず、複数であればよい。
【００３３】
図２は、図１における１つの階層部分１０を示す斜視図である。図２に示したように、階層部分１０は、半導体チップ３０を含んでいる。半導体チップ３０は、上面３０ａ、下面３０ｂおよび４つの側面３０ｃ，３０ｄ，３０ｅ，３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。
【００３４】
階層部分１０は、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁層３１を含んでいる。絶縁層３１は、ワイヤ３ａが配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図２に示した例では、絶縁層３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁層３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。絶縁層３１は、半導体チップ３０の上面３０ａも覆っている。
【００３５】
本体２に含まれる複数の階層部分１０のうちの少なくとも１つは、更に、半導体チップ３０とワイヤ３ａとを電気的に接続する複数の電極３２を含んでいる。本体２に含まれる複数の階層部分１０のうちの他の少なくとも１つは、複数の電極３２を含まないものであってもよい。以下、複数の電極３２を含む階層部分１０を第１の種類の階層部分と呼び、符号１０Ａを付して表す。また、複数の電極３２を含まない階層部分１０を第２の種類の階層部分と呼び、符号１０Ｂを付して表す。第１の種類の階層部分１０Ａにおける半導体チップ３０は正常に動作するものであり、第２の種類の階層部分１０Ｂにおける半導体チップ３０は正常に動作しないものである。以下、正常に動作する半導体チップ３０を良品の半導体チップ３０と言い、正常に動作しない半導体チップ３０を不良の半導体チップ３０と言う。
【００３６】
本体２は、積層された複数の半導体チップ３０と、複数の半導体チップ３０の各々における４つの側面のうちの少なくとも１つの側面を覆い、ワイヤ３ａが配置された本体２の少なくとも１つの側面を形成する絶縁部６と、少なくとも１つの半導体チップ３０とワイヤ３ａとを電気的に接続する複数の電極３２とを含んでいる。絶縁部６は、複数の階層部分１０の絶縁層３１によって構成されている。絶縁層３１および絶縁部６は、例えば樹脂によって構成されている。
【００３７】
本体２は、更に、上面２ａと下面２ｂの少なくとも一方に配置された複数の端子４を含んでいる。複数の端子４は、ワイヤ３ａに電気的に接続されている。図１には、本体２が、上面２ａに配置された複数の端子４を含んでいる例を示している。本体２は、下面２ｂに配置された複数の端子４を含んでいてもよい。本体２は、上面２ａに配置された複数の端子４と下面２ｂに配置された複数の端子４とを含んでいることが好ましい。
【００３８】
１つの本体２において最も上に配置された階層部分１０が第１の階層部分１０Ａである場合には、その階層部分１０の複数の電極３２は、絶縁層３１によって覆われておらず、露出している。最も上に配置された階層部分１０Ａの複数の電極３２は、複数の端子４を兼ねている。なお、最も上に配置された階層部分１０においても、絶縁層３１が複数の電極３２を覆い、この絶縁層３１の上に、複数の電極３２とは別に複数の端子４を設けてもよい。
【００３９】
なお、第２の種類の階層部分１０Ｂは、半導体チップ３０とワイヤ３ａとを電気的に接続するような形態の電極３２ではなければ、他の形態の電極や配線を含んでいてもよい。例えば、第２の種類の階層部分１０Ｂは、半導体チップ３０には電気的に接続されているが、ワイヤ３ａには電気的に接続されていない電極や、半導体チップ３０の端子同士を接続する配線を含んでいてもよい。
【００４０】
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ３０を含む積層チップパッケージ１によって、大容量のメモリを実現することができる。また、本実施の形態に係る積層チップパッケージ１によれば、積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリを容易に実現することができる。
【００４１】
半導体チップ３０が複数のメモリセルを有する場合、半導体チップ３０が１つ以上の欠陥のあるメモリセルを含んでいても、冗長技術によって正常に動作させることができる場合には、その半導体チップ３０は、良品の半導体チップである。
【００４２】
半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージ１は、特にＳｉＰを実現するのに適している。
【００４３】
次に、図３を参照して、半導体チップ３０に含まれるデバイスの一例について説明する。ここでは、一例として、半導体チップ３０に含まれるデバイスが、メモリを構成する複数のメモリセルを含む回路である場合について説明する。図３は、複数のメモリセルのうちの１つを示している。このメモリセル４０は、Ｐ型シリコン基板４１の表面の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。
【００４４】
次に、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。積層チップパッケージ１の製造方法は、基礎構造物を作製する工程を備えている。後で詳しく説明するが、基礎構造物は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体と、隣接する２つの分離前本体の間に形成された、複数の予備ワイヤを収容するための複数の孔とを含んでいる。
【００４５】
積層チップパッケージ１の製造方法は、更に、めっき法によって、基礎構造物の複数の孔内に予備ワイヤを形成する工程と、複数の分離前本体が互いに分離され且つ予備ワイヤが切断されて少なくとも１つの本体２のワイヤ３ａになって複数個の積層チップパッケージ１が形成されるように、基礎構造物を切断する工程とを備えている。基礎構造物を切断する工程では、予備ワイヤが２組に分断されて２つの異なる本体２のワイヤ３ａになってもよい。以下、予備ワイヤが２組に分断されて２つの異なる本体２のワイヤ３ａになる場合の例について説明する。
【００４６】
基礎構造物を作製する工程は、後に複数の孔が形成されることによって基礎構造物となる初期基礎構造物を作製する工程と、初期基礎構造物に複数の孔を形成して、基礎構造物を形成する工程とを含んでいる。
【００４７】
以下、図４ないし図２１を参照して、初期基礎構造物を作製する工程について詳しく説明する。初期基礎構造物を作製する工程では、まず、各々が本体２に含まれる半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含むアレイ前ウェハ１０１を作製する。図４は、アレイ前ウェハ１０１を示す平面図である。図５は、図４に示したアレイ前ウェハ１０１の一部を拡大して示す平面図である。図６は、図５における６−６線断面図である。
【００４８】
アレイ前ウェハ１０１を作製する工程では、具体的には、互いに反対側を向いた２つの面を有する１つの半導体ウェハ１００における一方の面に処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含む複数の半導体チップ予定部３０Ｐが配列されたアレイ前ウェハ１０１を作製する。アレイ前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、アレイ前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、半導体ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。なお、図４は、理解を容易にするために、半導体ウェハ１００に比べて半導体チップ予定部３０Ｐを大きく描いている。例えば、半導体ウェハ１００が１２インチウェハで、半導体チップ予定部３０Ｐの上面の一辺の長さが８〜１０ｍｍとすると、１枚の半導体ウェハ１００を用いて、７００〜９００個の半導体チップ予定部３０Ｐを形成することが可能である。
【００４９】
図６に示したように、半導体チップ予定部３０Ｐは、半導体ウェハ１００の一方の面の近傍に形成されたデバイス形成領域３３を含んでいる。デバイス形成領域３３は、半導体ウェハ１００における一方の面に処理を施すことによってデバイスが形成された領域である。半導体チップ予定部３０Ｐは、更に、デバイス形成領域３３の上に配置された複数の電極パッド３４と、絶縁材料よりなりデバイス形成領域３３の上に配置されたパッシベーション膜３５とを含んでいる。パッシベーション膜３５は、複数の電極パッド３４の上面を露出させる複数の開口部を有している。複数の電極パッド３４は、後に形成される複数の電極３２に対応した位置に配置され、且つデバイス形成領域３３に形成されたデバイスに電気的に接続されている。以下、アレイ前ウェハ１０１において、複数の電極パッド３４およびパッシベーション膜３５により近い面を第１の面１０１ａと呼び、その反対側の面を第２の面１０１ｂと呼ぶ。
【００５０】
初期基礎構造物を作製する工程では、次に、ウェハソートテストによって、アレイ前ウェハ１０１に含まれる複数の半導体チップ予定部３０Ｐについて、正常に動作する半導体チップ予定部と正常に動作しない半導体チップ予定部とを判別する工程が行われる。この工程では、各半導体チップ予定部３０Ｐの複数の電極パッド３４に試験装置のプローブを接触させて、試験装置によって、半導体チップ予定部３０Ｐが正常に動作するか否かをテストする。図４において、記号“ＮＧ”を付した半導体チップ予定部３０Ｐは、正常に動作しない半導体チップ予定部３０Ｐであり、他の半導体チップ予定部３０Ｐは、正常に動作する半導体チップ予定部３０Ｐである。この工程によって、アレイ前ウェハ１０１毎に、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報が得られる。この位置情報は、後で説明するフレームを形成するための露光工程において利用される。
【００５１】
図７は、図５に示した工程に続く工程を示す平面図である。図８は、図７における８−８線断面図である。この工程では、アレイ前ウェハ１０１に対して、複数の半導体チップ予定部３０Ｐの各々の領域を画定するように、アレイ前ウェハ１０１の第１の面１０１ａにおいて開口する複数の溝１０４を形成する。隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。溝１０４は、その底部がアレイ前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば１０〜１５０μｍの範囲内である。溝１０４の深さは、例えば３０〜１５０μｍの範囲内である。溝１０４は、例えば、ダイシングソーによって形成してもよいし、反応性イオンエッチング等のエッチングによって形成してもよい。このようにして、複数の溝１０４が形成された後のアレイ前ウェハ１０１よりなる研磨前アレイ本体１０５が作製される。
【００５２】
図９は、図８に示した工程に続く工程を示している。この工程では、研磨前アレイ本体１０５の複数の溝１０４を埋め、且つ複数の電極パッド３４を覆うように、絶縁層１０６を形成する。この絶縁層１０６は、後に絶縁層３１の一部となるものである。絶縁層１０６は、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、絶縁層１０６は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。
【００５３】
図１０は、図９に示した工程に続く工程を示している。この工程では、絶縁層１０６に、複数の電極パッド３４を露出させるための複数の開口部１０６ａを形成する。絶縁層１０６が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層１０６に開口部１０６ａを形成することができる。絶縁層１０６が感光性を有しない材料によって形成されている場合には、絶縁層１０６を選択的にエッチングすることによって、絶縁層１０６に開口部１０６ａを形成することができる。
【００５４】
また、絶縁層１０６は、複数の溝１０４を埋める第１層と、この第１層および複数の電極パッド３４を覆う第２層とを含んでいてもよい。この場合には、開口部１０６ａは、第２層に形成される。第１層と第２層は、共に、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。第２層が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって第２層に開口部１０６ａを形成することができる。第２層が感光性を有しない材料によって形成されている場合には、第２層を選択的にエッチングすることによって、第２層に開口部１０６ａを形成することができる。また、アッシング、化学機械研磨（ＣＭＰ）等によって第１層の上面を平坦化した後に、第１層の上に第２層を形成してもよい。
【００５５】
次に、正常に動作しない半導体チップ予定部３０Ｐでは複数の予備電極３２Ｐを形成することなく、正常に動作する半導体チップ予定部３０Ｐでは複数の予備電極３２Ｐを形成する工程が行われる。複数の予備電極３２Ｐは、後に複数の電極３２となるものである。この工程は、半導体チップ予定部３０Ｐ毎に複数の予備電極３２Ｐを形成するために用いられ、全ての半導体チップ予定部３０Ｐに対応する複数の部分を含むフォトレジスト層を形成する工程と、フォトリソグラフィによりフォトレジスト層をパターニングすることによって、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分において、後に複数の予備電極３２Ｐが収容される複数の開口部を有するフレームを形成する工程と、フレームの複数の開口部に収容されるように複数の予備電極３２Ｐを形成する工程とを含んでいる。
【００５６】
ここで、図１１を参照して、上記フレームを形成する工程で用いられる露光装置の構成の一例について説明する。図１１に示した露光装置は、ステップ式投影露光装置、いわゆるステッパーである。この露光装置は、マスク２０１を保持するマスクステージ２１０と、マスク２０１を移動または交換するためにマスクステージ２１０を駆動する駆動装置２１１と、ウェハ２０２を保持するウェハステージ２２０と、このウェハステージ２２０を移動させる移動機構２２１と、移動機構２２１を駆動する駆動装置２２２と、縮小投影光学系２０３と、照明装置２０４と、ウェハ２０２の位置を検出する検出装置２４０と、照明装置２０４、駆動装置２１１，２２２および検出装置２４０を制御する制御装置２５０とを備えている。
【００５７】
マスクステージ２１０は、ウェハステージ２２０の上方に配置されている。縮小投影光学系２０３は、マスクステージ２１０とウェハステージ２２０との間に配置されている。照明装置２０４は、マスクステージ２１０の上方に配置され、マスク２０１に対して、露光用の光を照射する。
【００５８】
移動機構２２１は、ウェハステージ２２０を、図１１に示したＸ，Ｙ，Ｚの各方向に移動可能であると共に、ＸＹ平面に対するウェハステージ２２０の傾斜角度を変えることができるようになっている。なお、Ｘ方向とＹ方向は、いずれも縮小投影光学系２０３の光軸方向に対して直交する方向であって、互いに直交する方向である。Ｚ方向は、縮小投影光学系２０３の光軸方向に平行な方向である。検出装置２４０は、ウェハ２０２の表面の位置およびＸＹ平面に対するウェハ２０２の表面の傾斜角度を検出する。
【００５９】
制御装置２５０は、マイクロプロセッサユニット（ＭＰＵ）と、リード・オンリ・メモリ（ＲＯＭ）と、ランダム・アクセス・メモリ（ＲＡＭ）とを有している。
【００６０】
この露光装置を用いて、ウェハ２０２の露光を行う際には、ウェハ２０２の表面に、複数のパターン投影領域が設定される。照明装置２０４より出射された光束は、マスク２０１を通過し、縮小投影光学系２０３によって１つのパターン投影領域に照射される。これにより、マスク２０１が有するマスクパターンが、縮小投影光学系２０３を介して１つのパターン投影領域に投影され、１つのパターン投影領域を露光する処理が行われる。この露光装置では、マスクパターンに基づいて１つのパターン投影領域を露光する処理を行なった後、ウェハ２０２をＸ方向またはＹ方向に移動させ、次のパターン投影領域において、同様の露光処理を行なう。
【００６１】
次に、図１２のフローチャートを参照して、複数の予備電極３２Ｐを形成するために用いられるフレームを形成するためのフォトレジスト層の露光工程について説明する。ここでは、フォトレジスト層がネガ型である場合について説明する。ネガ型のフォトレジスト層では、光が照射されなかった部分は現像液に対して可溶性であり、光が照射された部分は現像液に対して不溶性になる。この露光工程では、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には複数の予備電極３２Ｐに対応する潜像が形成されず、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分には複数の予備電極３２Ｐに対応した潜像が形成されるように、フォトレジスト層の露光を行う。この露光工程では、まず、図１１に示した露光装置において、複数の半導体チップ予定部３０Ｐに対応する複数のパターン投影領域のうち、最初の半導体チップ予定部３０Ｐに対応するパターン投影領域が露光される状態に設定される（ステップＳ１０１）。次に、設定されたパターン投影領域に対応する半導体チップ予定部３０Ｐが正常に動作する半導体チップ予定部３０Ｐか否かが、制御装置２５０によって判断される（ステップＳ１０２）。なお、ウェハソートテストによって得られたアレイ前ウェハ１０１毎の、正常に動作する半導体チップ予定部３０Ｐと正常に動作しない半導体チップ予定部３０Ｐの位置情報は、制御装置２５０に入力され、制御装置２５０によって保持されている。制御装置２５０は、その位置情報に基づいて、ステップＳ１０２の判断を行う。
【００６２】
ステップＳ１０２において、正常に動作する半導体チップ予定部３０Ｐであると判断された場合（Ｙ）には、複数の予備電極３２Ｐに対応したパターン（以下、電極パターンと記す。）を有するマスク２０１を用いて、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分に対して、電極パターンによる露光を行う（ステップＳ１０３）。電極パターンは、具体的には、パターン投影領域のうち、後に予備電極３２Ｐを収容する開口部が形成される部分に対しては光が照射されず、他の部分に対しては光が照射されるようにするパターンである。この露光により、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分には、複数の予備電極３２Ｐに対応した潜像が形成される。具体的には、この露光が行われた後、フォトレジスト層のうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分では、後に予備電極３２Ｐを収容する開口部が形成される部分は現像液に対して可溶性であり、他の部分は現像液に対して不溶性になる。
【００６３】
ステップＳ１０２において、正常に動作しない半導体チップ予定部３０Ｐであると判断された場合（Ｎ）には、全面的に光を透過するマスク２０１を用いて、あるいはマスク２０１を用いずに、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分に対して、全面的に露光を行う（ステップＳ１０４）。これにより、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には、予備電極３２Ｐに対応する潜像は形成されない。具体的には、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分の全体が、現像液に対して不溶性になる。なお、第２の種類の階層部分１０Ｂが、不良の半導体チップ３０とワイヤ３ａとを電気的に接続するような形態の電極ではない、他の形態の電極や配線を含んでいる場合には、ステップＳ１０４において、全面的に露光を行う代りに、他の形態の電極や配線に対応する潜像が形成されるように露光を行う。この場合にも、フォトレジスト層のうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分には、予備電極３２Ｐに対応する潜像は形成されない。
【００６４】
ステップＳ１０３またはステップＳ１０４の実行後は、ステップＳ１０３またはステップＳ１０４を実行した露光したパターン投影領域が、最後の半導体チップ予定部３０Ｐに対応するパターン投影領域であったか否かが、制御装置２５０によって判断される（ステップＳ１０５）。最後の半導体チップ予定部３０Ｐに対応するパターン投影領域であった場合（Ｙ）には、露光工程を終了する。最後の半導体チップ予定部３０Ｐに対応するパターン投影領域ではなかった場合（Ｎ）には、次の半導体チップ予定部３０Ｐに対応するパターン投影領域が露光される状態に設定されて（ステップＳ１０６）、ステップＳ１０２以降の処理が繰り返される。
【００６５】
図１３は、図１０に示した工程に続く工程を示している。図１３（ａ）は、正常に動作する半導体チップ予定部３０Ｐに対応する領域を示し、図１３（ｂ）は、正常に動作しない半導体チップ予定部３０Ｐに対応する領域を示している。
【００６６】
図１３に示した工程では、まず、全ての半導体チップ予定部３０Ｐに対応する複数の部分を含むフォトレジスト層１０８Ｐを形成する。正常に動作する半導体チップ予定部３０Ｐに対応する部分では、次に、図１２のステップＳ１０３において、図１３（ａ）に示したように、電極パターンを有するマスク２０１Ａを用いて、フォトレジスト層１０８Ｐのうち、正常に動作する半導体チップ予定部３０Ｐに対応する部分に対して、電極パターンによる露光を行う。一方、正常に動作しない半導体チップ予定部３０Ｐに対応する部分では、図１２のステップＳ１０４において、図１３（ｂ）に示したように、フォトレジスト層１０８Ｐのうち、正常に動作しない半導体チップ予定部３０Ｐに対応する部分に対して、全面的に露光を行う。
【００６７】
図１４は、図１３に示した工程に続く工程を示している。図１４（ａ）は、正常に動作する半導体チップ予定部３０Ｐに対応する領域を示し、図１４（ｂ）は、正常に動作しない半導体チップ予定部３０Ｐに対応する領域を示している。この工程では、フォトレジスト層１０８Ｐを、現像液によって現像する。これにより、フレーム１０８が形成される。図１４（ａ）に示したように、正常に動作する半導体チップ予定部３０Ｐに対応する領域では、フレーム１０８に、後に複数の予備電極３２Ｐが収容される複数の開口部１０８ａが形成されている。一方、図１４（ｂ）に示したように、正常に動作しない半導体チップ予定部３０Ｐに対応する領域では、フレーム１０８に複数の開口部１０８ａは形成されていない。
【００６８】
図１５および図１６は、図１４に示した工程に続く工程を示している。図１５（ａ）および図１６は、正常に動作する半導体チップ予定部３０Ｐに対応する領域を示し、図１５（ｂ）は、正常に動作しない半導体チップ予定部３０Ｐに対応する領域を示している。図１５（ａ）は、図１６における１５Ａ−１５Ａ線で示す位置の断面を表している。この工程では、図１５（ａ）に示したように、正常に動作する半導体チップ予定部３０Ｐに対応する領域において、例えばめっき法によって、フレーム１０８の複数の開口部１０８ａ内に複数の予備電極３２Ｐを形成する。複数の予備電極３２Ｐは、各予備電極３２Ｐの一部が絶縁層１０６の上に配置されるように形成される。各予備電極３２Ｐは、開口部１０６ａを通して電極パッド３４に接続される。図１５（ｂ）に示したように、正常に動作しない半導体チップ予定部３０Ｐに対応する領域では、フレーム１０８に複数の開口部１０８ａが形成されていないことから、複数の予備電極３２Ｐは形成されない。このようにして、図１５および図１６に示した研磨前アレイ１０９が作製される。研磨前アレイ１０９は、アレイ前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、アレイ前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。
【００６９】
予備電極３２Ｐは、Ｃｕ等の導電性材料によって形成される。また、予備電極３２Ｐをめっき法によって形成する場合には、フォトレジスト層を形成する前に、絶縁層１０６の上に、めっき用のシード層を形成する。次に、シード層の上に、フォトレジスト層を形成し、フォトリソグラフィによりフォトレジスト層をパターニングすることによってフレーム１０８を形成する。次に、めっき法によって、フレーム１０８の開口部１０８ａ内であってシード層の上に、予備電極３２Ｐの一部となるめっき層を形成する。めっき層の厚みは、例えば５〜１５μｍの範囲内である。次に、フレーム１０８を除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって予備電極３２Ｐが形成される。
【００７０】
図１６に示した例では、隣接する２つのチップ予定部３０Ｐの複数の予備電極３２Ｐは、２つのチップ予定部３０Ｐの間の位置において、互いに連結されている。より詳しく説明すると、隣接する２つのチップ予定部３０Ｐにおいて互いに対向する２つの辺に沿って並ぶ２組の予備電極３２Ｐは、互いに一対一に連結されている。予備電極３２Ｐの形状については、後で詳しく説明する。
【００７１】
図１７は、図１５および図１６に示した工程に続く工程を示している。この工程では、まず、研磨前アレイ１０９の第１の面１０９ａが、図１７に示した板状の治具１１２の一方の面に対向するように、絶縁性の接着剤によって、研磨前アレイ１０９を治具１１２に張り付ける。以下、この治具１１２に貼り付けられた研磨前アレイ１０９を、第１の研磨前アレイ１０９と呼ぶ。図１７において、符号１１３は、接着剤によって形成された絶縁層１１３を示している。
【００７２】
次に、第１の研磨前アレイ１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。第１の研磨前アレイ１０９における第２の面１０９ｂを研磨することにより、第１の研磨前アレイ１０９が薄くされて、治具１１２に張り付けられた状態のチップアレイ１１０が形成される。このチップアレイ１１０の厚みは、例えば３０〜１００μｍである。以下、治具１１２に張り付けられたチップアレイ１１０を、第１のチップアレイ１１０と呼ぶ。第１のチップアレイ１１０は、第１の研磨前アレイ１０９の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。複数の溝１０４が露出するまで、第１の研磨前アレイ１０９における第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離される。
【００７３】
図１８は、図１７に示した工程に続く工程を示している。この工程では、まず、治具１１２に張り付けられた第１のチップアレイ１１０に、絶縁性の接着剤によって、研磨前アレイ１０９を張り付ける。この研磨前アレイ１０９は、第１の面１０９ａが、第１のチップアレイ１１０の研磨された面すなわち第２の面１１０ｂに対向するように、第１のチップアレイ１１０に張り付けられる。以下、第１のチップアレイ１１０に張り付けられる研磨前アレイ１０９を、第２の研磨前アレイ１０９と呼ぶ。第１のチップアレイ１１０と第２の研磨前アレイ１０９との間において接着剤によって形成される絶縁層１１３は、第２の研磨前アレイ１０９における複数の予備電極３２Ｐを覆い、後に絶縁層３１の一部となる。
【００７４】
次に、図示しないが、第２の研磨前アレイ１０９における第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。第２の研磨前アレイ１０９における第２の面１０９ｂを研磨することにより、第２の研磨前アレイ１０９が薄くされて、第１のチップアレイ１１０に張り付けられた状態の第２のチップアレイ１１０が形成される。第２のチップアレイ１１０の厚みは、第１のチップアレイ１１０と同様に、例えば３０〜１００μｍである。
【００７５】
以下、図１８に示した工程と同様の工程を繰り返し行って、積層された３つ以上のチップアレイ１１０を形成してもよい。図１９は、積層された４つのチップアレイ１１０を形成した状態を示している。
【００７６】
図２０は、図１９に示した工程に続く工程を示している。図１８に示した工程と同様の工程を繰り返し行って、積層された所定の数のチップアレイ１１０を形成した後は、所定の数のチップアレイ１１０の積層体を治具１１２から分離する。図２０には、８つのチップアレイ１１０の積層体を形成した例を示している。
【００７７】
次に、図２０に示したように、積層体において最も上に配置されたチップアレイ１１０から絶縁層１１３を除去する。これにより、最も上に配置されたチップアレイ１１０における複数の予備電極３２Ｐが露出する。この露出した複数の予備電極３２Ｐは、後に複数の端子４を兼ねた電極３２になる。また、積層体において最も下に配置されたチップアレイ１１０の下面に、複数の端子４を形成してもよい。このようにして、積層された複数のチップアレイ１１０を含む初期基礎構造物１１５が形成される。図２１は、初期基礎構造物１１５を示す斜視図である。
【００７８】
各チップアレイ１１０は、配列された複数の半導体チップ予定部３０Ｐと、隣接する２つの半導体チップ予定部３０Ｐの間に配置され後に絶縁部６の一部となる絶縁層１３１とを含んでいる。絶縁層１３１は、例えば樹脂によって構成されている。各チップアレイ１１０は、後に隣接する半導体チップ予定部３０Ｐの間の位置で切断される。これにより、各半導体チップ予定部３０Ｐは、半導体チップ３０になる。初期基礎構造物１１５において、最も上に配置されたチップアレイ１１０における絶縁層１３１は、絶縁層１０６によって構成されている。他のチップアレイ１１０における絶縁層１３１は、絶縁層１０６，１１３によって構成されている。初期基礎構造物１１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。図２０に示した例では、１つの分離前本体２Ｐは、積層された８つの半導体チップ予定部３０Ｐを含んでいる。
【００７９】
次に、図２２ないし図２４を参照して、初期基礎構造物１１５を用いて基礎構造物を形成する工程について説明する。この工程では、初期基礎構造物１１５に対して、隣接する２つの分離前本体２Ｐの間において、複数の予備ワイヤを収容するための複数の孔１３３を形成する。これにより、初期基礎構造物１１５は基礎構造物１２０となる。図２２は、基礎構造物１２０の一部を示す平面図である。図２３は、基礎構造物１２０の一部の斜視図である。図２４は、基礎構造物１２０における複数の予備電極３２Ｐを示す斜視図である。
【００８０】
ここで、図２３および図２４を参照して、予備電極３２Ｐの形状について詳しく説明する。図２３に示したように、隣接する２つのチップ予定部３０Ｐにおいて互いに対向する２つの辺に沿って並ぶ２組の予備電極３２Ｐは、互いに一対一に連結されている。予備電極３２Ｐは、チップ予定部３０Ｐの外周よりも外側に位置して二又に分岐した端部を有している。一対の予備電極３２Ｐの二又に分岐した端部同士は２つの連結部３２Ｃによって連結されている。一対の予備電極３２Ｐと２つの連結部３２Ｃは、１つの導体層１３２における互いに異なる部分である。図２３および図２４において、予備電極３２Ｐと連結部３２Ｃとの境界の位置を破線で示している。導体層１３２には、一対の予備電極３２Ｐと２つの連結部３２Ｃとによって囲まれた開口部１３２ａが形成されている。図２４に示したように、１つの孔１３３は、複数のチップアレイ１１０が積層された方向に並ぶ複数の導体層１３２の開口部１３２ａを通り、基礎構造物１２０を貫通するように形成される。予備電極３２Ｐは、孔１３３の壁面において露出している。
【００８１】
複数の孔１３３は、複数のチップアレイ１１０における絶縁層１３１に対して形成される。孔１３３の形成は、例えば、レーザ加工や反応性イオンエッチングを用いて行うことができる。絶縁層１３１が樹脂によって構成されている場合には、レーザ加工や反応性イオンエッチングによって、容易に且つ短時間で複数の孔１３３を形成することができる。
【００８２】
次に、図２５ないし図２８を参照して、めっき法によって、基礎構造物１２０の複数の孔１３３内に予備ワイヤを形成する工程について説明する。図２５は、図２２に示した工程に続く工程を示す断面図である。この工程では、まず、図２５に示したように、基礎構造物１２０における最下層のチップアレイ１１０の下面に、めっき用のシード層１４１を接合する。シード層１４１は、銅等の金属によって構成されている。シード層１４１は、樹脂等よりなる板１４２によって保持された金属膜であってもよい。あるいは、シード層１４１は、金属板であってもよい。この場合には、シード層１４１を保持する板１４２は不要である。
【００８３】
図２６は、図２５に示した工程に続く工程を示す断面図である。この工程では、電気めっき法によって、基礎構造物１２０の複数の孔１３３内に、それぞれ、めっき膜よりなる予備ワイヤ１４３を形成する。このとき、シード層１４１は通電され、めっき膜は、シード層１４１の表面から成長して、孔１３３を埋める。図２７は、予備ワイヤ１４３の形成後の基礎構造物１２０の一部を示す平面図である。図２８は、図２７に示した基礎構造物１２０における複数の予備電極３２Ｐと１つの予備ワイヤ１４３を示す斜視図である。１つの予備ワイヤ１４３は、複数のチップアレイ１１０が積層された方向に並ぶ複数の予備電極３２Ｐに接触する。
【００８４】
次に、図２９ないし図３１を参照して、基礎構造物１２０を切断する工程について説明する。図２９は、図２６に示した工程に続く工程を示す断面図である。図３０は、図２９に示した工程を示す平面図である。この工程では、図２９および図３０に示したように、複数の分離前本体２Ｐが互いに分離され且つ複数の予備ワイヤ１４３が２組に分断されて２つの異なる本体２の複数のワイヤ３ａになって複数個の積層チップパッケージ１が形成されるように、基礎構造物１２０を切断する。複数の分離前本体２Ｐは、互いに分離されることにより、それぞれ本体２となる。また、この工程において、互いに連結された２つの分離前本体２Ｐの複数の予備電極３２Ｐは、基礎構造物１２０を切断する際に分離されて２つの異なる本体２の電極３２となる。図３１は、１つの予備ワイヤ１４３が２つに分断されて形成された２つのワイヤ３ａを示している。ワイヤ３ａは、本体２において複数の階層部分１０が積層された方向に並ぶ複数の電極３２に電気的に接続されている。
【００８５】
以上、図４ないし図３１を参照して説明した一連の工程により、積層チップパッケージ１が複数個作製される。ここまでは、図２０に示したように８つのチップアレイ１１０を含む初期基礎構造物１１５を用いて、８つの階層部分１０を含む積層チップパッケージ１を複数個作製する例について説明してきた。しかし、本実施の形態では、初期基礎構造物１１５に含まれるチップアレイ１１０の数を変えることによって、階層部分１０の数の異なる複数種類の積層チップパッケージ１を作製することができる。
【００８６】
ここで、本実施の形態に係る積層チップパッケージ１の製造方法の第１および第２の変形例について説明する。まず、図３２を参照して、第１の変形例について説明する。第１の変形例では、電気めっき法によって予備ワイヤ１４３を形成する前に、無電解めっき法によって、基礎構造物１２０の複数の孔１３３の壁面に金属膜よりなるシード層１５１を形成する。その後、電気めっき法によって、基礎構造物１２０の複数の孔１３３内に、それぞれ、めっき膜よりなる予備ワイヤ１４３を形成する。このとき、シード層１５１は通電され、めっき膜は、シード層１５１の表面から成長して、孔１３３を埋める。
【００８７】
次に、図３３および図３４を参照して、第２の変形例について説明する。図３３は、第２の変形例において予備ワイヤ１４３を形成した後の基礎構造物１２０の一部を示す平面図である。図３４は、図３３に示した基礎構造物１２０における複数の予備電極３２Ｐと１つの予備ワイヤ１４３を示す斜視図である。第２の変形例では、隣接する２つのチップ予定部３０Ｐの複数の予備電極３２Ｐは、２つのチップ予定部３０Ｐの間の位置において連結されていない。予備ワイヤ１４３を形成する前の基礎構造物１２０において、予備電極３２Ｐは、孔１３３の壁面において露出している。従って、孔１３３内に予備ワイヤ１４３を形成すると、予備ワイヤ１４３は予備電極３２Ｐに電気的に接続される。その後、基礎構造物１２０を切断すると、複数の予備ワイヤ１４３は２組に分断されて２つの異なる本体２の複数のワイヤ３ａになる。
【００８８】
以上説明したように、本実施の形態に係る積層チップパッケージ１では、積層された複数の半導体チップ３０を含む本体２の少なくとも１つの側面に、配線３を構成する複数のワイヤ３ａが配置されている。本実施の形態に係る積層チップパッケージ１の製造方法または基礎構造物１２０によれば、基礎構造物１２０の複数の孔１３３内に予備ワイヤ１４３を形成した後、基礎構造物１２０を切断することによって、少ない工程数で、本体２の少なくとも１つの側面に複数のワイヤ３ａが配置された積層チップパッケージ１を複数個製造することができる。従って、本実施の形態によれば、積層チップパッケージ１を、低コストで短時間に大量生産することが可能になる。
【００８９】
本実施の形態において、図２３および図２４に示したように、基礎構造物１２０において隣接する２つのチップ予定部３０Ｐの複数の予備電極３２Ｐが互いに連結されている場合には、更に以下のような効果を奏する。すなわち、この場合には、図３０および図３１に示したように、基礎構造物１２０の切断後において、電極３２とワイヤ３ａとの接触面積が大きくなる。そのため、この場合、電極３２とワイヤ３ａの電気的接続の信頼性を向上させることができる。
【００９０】
また、本実施の形態に係る積層チップパッケージ１では、本体２に含まれる複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された複数のワイヤ３ａを含む配線３によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
【００９１】
また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。
【００９２】
また、本実施の形態では、複数の半導体チップ３０間の電気的接続を、本体２の少なくとも１つの側面に配置された複数のワイヤ３ａを含む配線３によって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。
【００９３】
また、本実施の形態では、配線３を構成するワイヤ３ａの線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来におけるワイヤ３ａの微細化の要望にも容易に対応することができる。
【００９４】
また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、ワイヤ３ａはめっき法によって形成されるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、半導体チップ３０が熱によって損傷を受けることを防止することができる。
【００９５】
また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された複数のワイヤ３ａを含む配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。
【００９６】
また、本実施の形態に係る積層チップパッケージ１の本体２は、上面２ａと下面２ｂの少なくとも一方に配置された複数の端子４を含んでいる。これにより、２つ以上の積層チップパッケージ１を積層して、互いに電気的に接続することが可能になる。
【００９７】
積層チップパッケージ１は、本体２が上面２ａと下面２ｂの両方に配置された複数の端子４を含んでいるものであることが好ましい。このような積層チップパッケージ１によれば、３つ以上の積層チップパッケージ１を積層して、それらを互いに電気的に接続することが可能になる。
【００９８】
ところで、もし、不良の半導体チップ３０を含む階層部分１０においても、半導体チップ３０とワイヤ３ａとを電気的に接続する複数の電極３２が設けられていると、この電極３２は配線３に接続される。この場合、不良の半導体チップ３０に接続された電極３２は、メモリデバイス等、積層チップパッケージ１によって実現するデバイスにとって不要なキャパシタンスや不要なインダクタンスを発生させたり、良品の半導体チップ３０に接続された電極３２等との間に浮遊容量を発生させたりする。このことは、メモリデバイス等のデバイスの動作の高速化の妨げとなる。
【００９９】
これに対し、本実施の形態では、不良の半導体チップ３０を含む第２の種類の階層部分１０Ｂでは、半導体チップ３０とワイヤ３ａとを電気的に接続する複数の電極３２は設けられない。そのため、積層チップパッケージ１において、不良の半導体チップ３０を含む第２の種類の階層部分１０Ｂは、単なる絶縁層とみなすことができる。従って、本実施の形態によれば、不良の半導体チップ３０に接続された配線に起因する問題を低減しながら、不良の半導体チップ３０を使用不能にすることができる。
【０１００】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３５は、本実施の形態に係る積層チップパッケージ４０１の斜視図である。本実施の形態に係る積層チップパッケージ４０１の本体２は、階層部分１０毎の絶縁層３１の外側に配置されて本体２の４つの側面２ｃ，２ｄ，２ｅ，２ｆのうちの少なくとも１つの側面を形成する絶縁膜４０６を有している。本実施の形態では、複数の半導体チップ３０の各々における４つの側面のうちの少なくとも１つの側面を覆い、複数のワイヤ３ａが配置された本体２の少なくとも１つの側面を形成する絶縁部が、階層部分１０毎の絶縁層３１と絶縁膜４０６とによって構成されている。図３５に示した例では、特に、絶縁膜４０６は、本体２の４つの側面２ｃ，２ｄ，２ｅ，２ｆの全てを形成している。絶縁膜４０６は、例えば樹脂によって構成されている。
【０１０１】
次に、本実施の形態に係る積層チップパッケージ４０１の製造方法について説明する。本実施の形態では、初期基礎構造物を作製する工程が第１の実施の形態と異なっている。本実施の形態では、図２０に示した第１の実施の形態における初期基礎構造物１１５を切断して、図３６に示したように、それぞれ本体２に含まれる積層された複数の半導体チップ３０を含む複数の積層体４０２を作製する。積層体４０２は、本実施の形態における本体２から絶縁膜４０６を除いた部分である。積層体４０２は、上面と下面と４つの側面を有している。また、積層体４０２は、少なくとも１つの半導体チップ３０に電気的に接続された複数の電極３２を含んでいる。複数の電極３２は、積層体４０２の４つの側面のいずれかにおいて露出している。
【０１０２】
次に、図３７に示したように、隣接する積層体４０２の側面同士が対向するように複数の積層体４０２を配列し、隣接する積層体４０２の間に、後に絶縁膜４０６となる絶縁層４０６Ｐを形成して、この絶縁層４０６Ｐを介して複数の積層体４０２を連結する。絶縁層４０６Ｐは、例えば樹脂によって形成される。このようにして、本実施の形態における初期基礎構造物４１５が作製される。初期基礎構造物４１５は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。
【０１０３】
次に、図３８および図３９を参照して、初期基礎構造物４１５を用いて基礎構造物を形成する工程について説明する。この工程では、初期基礎構造物４１５に対して、隣接する２つの分離前本体２Ｐの間において、複数の予備ワイヤを収容するための複数の孔４３３を形成する。これにより、初期基礎構造物４１５は基礎構造物４２０となる。図３８は、基礎構造物４２０の一部を示す平面図である。図３９は、基礎構造物４２０における複数の電極３２と１つの孔４３３を示す斜視図である。複数の電極３２は孔４３３の壁面において露出している。
【０１０４】
次に、図４０ないし図４２を参照して、めっき法によって、基礎構造物４２０の複数の孔４３３内に予備ワイヤを形成する工程について説明する。図４０は、図３８に示した工程に続く工程を示す断面図である。図４１は、図４０に示した工程を示す平面図である。図４２は、図４０に示した工程を示す斜視図である。この工程では、第１の実施の形態における予備ワイヤ１４３を形成する工程と同様にして、電気めっき法によって、基礎構造物４２０の複数の孔４３３内に、それぞれ、めっき膜よりなる予備ワイヤ４４３を形成する。１つの予備ワイヤ４４３は、１つの孔４３３の壁面において露出する複数の電極３２に接触する。
【０１０５】
次に、図４３ないし図４５を参照して、基礎構造物４２０を切断する工程について説明する。図４３は、図４０に示した工程に続く工程を示す断面図である。図４４は、図４３に示した工程を示す平面図である。この工程では、図４３および図４４に示したように、複数の分離前本体２Ｐが互いに分離され且つ複数の予備ワイヤ４４３が２組に分断されて２つの異なる本体２の複数のワイヤ３ａになって複数個の積層チップパッケージ４０１が形成されるように、基礎構造物４２０を切断する。複数の分離前本体２Ｐは、互いに分離されることにより、それぞれ本体２となる。図４５は、１つの予備ワイヤ４４３が２つに分断されて形成された２つのワイヤ３ａを示している。ワイヤ３ａは、本体２において複数の階層部分１０が積層された方向に並ぶ複数の電極３２に電気的に接続されている。
【０１０６】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１０７】
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態では、配線３を構成する複数のワイヤ３ａが本体の４つの側面に配置された例を示している。しかし、本発明において、複数のワイヤ３ａは、本体の１つ、２つまたは３つの側面にのみ配置されていてもよい。
【０１０８】
また、各実施の形態では、基礎構造物を切断する工程において、予備ワイヤが２組に分断されて２つの異なる本体２のワイヤ３ａになる場合の例について説明した。しかし、本発明では、基礎構造物を切断する工程において、予備ワイヤが切断されて、１つの本体２のワイヤ３ａになるようにしてもよい。
【符号の説明】
【０１０９】
１…積層チップパッケージ、２…本体、２Ｐ…分離前本体、３…配線、３ａ…ワイヤ、４…端子、１０…階層部分、３０…半導体チップ、１２０…基礎構造物、１３３…孔、１４３…予備ワイヤ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011151365.tif 000009
【図８】
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【図９】
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【図１０】
2011151365.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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