(57)【要約】【課題】本発明は、配線層の平坦性を保つためのダミーパターンを有する半導体装置とその製造方法を提供することを目的とする。【解決手段】半導体装置の機能を実現するうえで必要な機能パターンと、半導体装置の所定の層に、前記機能パターンと共に複数のダミーパターンとを備え、第一の大きさの複数のダミーパターンが配置され、前記第一の大きさの複数のダミーパターンが配置されない領域に、第二の大きさの複数のダミーパターンが配置され、前記第一の大きさの複数のダミーパターンと前記機能パターンとの間に前記第二の大きさの複数のダミーパターンが配置され、第一所定方向に配置された前記第一の大きさの複数のダミーパターンと、第二所定方向に配置された前記第二の大きさの複数のダミーパターンとは隣り合い、前記第一の大きさのダミーパターン間の幅は、前記第二の大きさのダミーパターン間の幅よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
前記複数のダミーパターンは、第一の大きさの複数のダミーパターンと、前記第一の大きさよりも小さい第二の大きさの複数のダミーパターンとで構成され、
前記第一の大きさの複数のダミーパターンが規則的に配置され、
前記第一の大きさの複数のダミーパターンが規則的に配置されない領域に、前記第二の大きさの複数のダミーパターンが規則的に配置され、
前記第一の大きさの複数のダミーパターンと前記機能パターンとの間に前記第二の大きさの複数のダミーパターンが配置され、
第一所定方向に配置された前記第一の大きさの複数のダミーパターンそれぞれと、第二所定方向に配置された前記第二の大きさの複数のダミーパターンそれぞれとは隣り合うように配置され、
前記第一の大きさのダミーパターン間の幅は、前記第二の大きさのダミーパターン間の幅よりも大きいことを特徴とする半導体装置。
【請求項２】
前記機能パターンは、少なくとも１つの配線層を貫通する配線部材を備え、
前記ダミーパターンは、前記配線部材と干渉しないように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
メモリ装置の構成要素となる機能パターンが形成されるメモリ領域と、
ロジック回路の構成要素となる機能パターンが形成されるロジック回路領域とを備え、
前記ロジック回路領域に形成される前記ダミーパターンは、そのダミーパターンと同じ層に形成されるメモリ回路用の機能パターンと同じパターンを含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第一の大きさのダミーパターンは、第一の方向の一辺が第一の長さで、前記第一の方向と異なる第二の方向の一辺が第二の長さの四角形であり、
前記第二の大きさのダミーパターンは、第三の方向の一辺が第三の長さで、前記第三の方向と異なる第四の方向の一辺が第四の長さの四角形であり、
前記第一の長さは前記第三の長さよりも長く、前記第二の長さは前記第四の長さよりも長いことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第一所定方向は前記第二所定方向であり、前記第一の方向は前記第三の方向と同じであり、前記第二の方向は前記第四の方向と同じあり、前記第一の長さは前記第二の長さと同じであり、前記第三の長さは前記第四の長さと同じであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記所定の層は、ゲート電極を覆う層間絶縁膜上に形成される層であり、
前記第一の大きさの複数のダミーパターンそれぞれの形状は等しく、前記第二の大きさの複数のダミーパターンそれぞれの形状は等しいことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記機能パターンは複数存在し、
前記第一所定方向に配置された前記第一の大きさの複数のダミーパターンそれぞれは前記複数の機能パターンの一部と隣接するように配置され、
前記第二所定方向に配置された前記第二の大きさの複数のダミーパターンそれぞれは前記複数の機能パターンの他の一部と隣接するように配置されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
前記複数のダミーパターンは、第一の面積の複数のダミーパターンと、前記第一の面積よりも小さい第二の面積の複数のダミーパターンとで構成され、
前記第一の面積の複数のダミーパターンが規則的に第一の領域に配置され、
前記第二の面積の複数のダミーパターンが規則的に第二の領域に配置され、
前記機能パターンと前記第一の領域の間に前記第二の領域が設けられ、
前記第一の領域内の前記第一の面積の複数のダミーパターンそれぞれと、前記第二の領域内の前記第二の面積の複数のダミーパターンそれぞれとは隣接するように配置され、
前記第一の面積のダミーパターン間の距離は、前記第二の面積のダミーパターン間の距離よりも大きいことを特徴とする半導体装置。
【請求項９】
前記第一の面積のダミーパターンは、第一の方向の一辺が第一の長さで、前記第一の方向と異なる第二の方向の一辺が第二の長さの四角形であり、
前記第二の面積のダミーパターンは、第三の方向の一辺が第三の長さで、前記第三の方向と異なる第四の方向の一辺が第四の長さの四角形であり、
前記第一の長さは前記第三の長さよりも長く、前記第二の長さは前記第四の長さよりも長いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第一の方向は前記第三の方向と同じであり、前記第二の方向は前記第四の方向と同じであり、前記第一の長さは前記第二の長さと同じであり、前記第三の長さは前記第四の長さと同じであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記所定の層は、ゲート電極を覆う層間絶縁膜上に形成される層であり、
前記第一の面積の複数のダミーパターンそれぞれの形状は等しく、前記第二の面積の複数のダミーパターンそれぞれの形状は等しいことを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記機能パターンは複数存在し、
前記第一の領域内の前記第一の面積の複数のダミーパターンそれぞれは前記複数の機能パターンの一部と隣接するように配置され、
前記第二の領域内の前記第二の面積の複数のダミーパターンそれぞれは前記複数の機能パターンの他の一部と隣接するように配置されることを特徴とする請求項８に記載の半導体装置。
【請求項１３】
多層配線構造を有する半導体装置であって、
半導体装置の機能を実現するうえで必要な機能パターンと、
半導体装置の所定の層に、前記機能パターンと共に形成される複数のダミーパターンとを備え、
平面視で見た際に前記複数のダミーパターンは、それぞれが第一の大きさの領域を有する複数の第一ダミーパターンと、それぞれが前記第一の大きさよりも小さい第二の大きさの領域を有する複数の第二ダミーパターンとで構成され、
前記複数の第一ダミーパターンが規則的に配置され、
前記複数の第一ダミーパターンが規則的に配置されない領域に、前記複数の第二ダミーパターンが規則的に配置され、
前記複数の第一ダミーパターンと前記機能パターンとの間に前記複数の第二ダミーパターンが配置され、
第一所定方向に配置された前記複数の第一ダミーパターンそれぞれと、第二所定方向に配置された前記複数の第二ダミーパターンそれぞれとは隣り合うように配置され、
前記第一ダミーパターン間の距離は、前記第二ダミーパターン間の距離よりも大きいことを特徴とする半導体装置。
【請求項１４】
前記第一ダミーパターンは、第一の方向の一辺が第一の長さで、前記第一の方向と異なる第二の方向の一辺が第二の長さの四角形であり、
前記第二ダミーパターンは、第三の方向の一辺が第三の長さで、前記第三の方向と異なる第四の方向の一辺が第四の長さの四角形であり、
前記第一の長さは前記第三の長さよりも長く、前記第二の長さは前記第四の長さよりも長いことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第一所定方向は前記第二所定方向であり、前記第一の方向は前記第三の方向と同じであり、前記第二の方向は前記第四の方向と同じであり、前記第一の長さは前記第二の長さと同じであり、前記第三の長さは前記第四の長さと同じであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記所定の層は、ゲート電極を覆う層間絶縁膜上に形成される層であり、
前記第一ダミーパターンそれぞれの形状は等しく、前記第二ダミーパターンそれぞれの形状は等しいことを特徴とする請求項１３に記載の半導体装置。
【請求項１７】
前記機能パターンは複数存在し、
前記第一所定方向に配置された前記複数の第一ダミーパターンそれぞれは前記複数の機能パターンの一部と隣接するように配置され、
前記第二所定方向に配置された前記複数の第二ダミーパターンそれぞれは前記複数の機能パターンの他の一部と隣接するように配置されることを特徴とする請求項１３に記載の半導体装置。
【請求項１８】
複数のトランジスタを形成する工程と、
前記複数のトランジスタが形成された層上に、半導体装置の機能を実現するのに必要な機能パターンと、複数のダミーパターンとを形成する工程とを有する半導体装置の製造方法であって、
前記複数のダミーパターンは、第一の面積の複数のダミーパターンと、前記第一の面積よりも小さい第二の面積の複数のダミーパターンとで構成され、
前記第一の面積の複数のダミーパターンが規則的に配置され、
前記第一の面積の複数のダミーパターンが規則的に配置されない領域に、前記第二の面積の複数のダミーパターンが規則的に配置され、
前記第一の面積の複数のダミーパターン間の距離は、前記第二の面積の複数のダミーパターン間の距離よりも大きく、
前記第一の面積の複数のダミーパターンと前記機能パターンとの間に前記第二の面積の複数のダミーパターンが配置され、
第一所定方向に配置された前記第一の面積の複数のダミーパターンそれぞれと、第二所定方向に配置された前記第二の面積の複数のダミーパターンそれぞれとは隣り合うように配置されていることを特徴とする半導体装置の製造方法。
【請求項１９】
前記機能パターンは、少なくとも１つの配線層を貫通する配線部材を備え、
前記ダミーパターンは、前記配線部材と干渉しないように形成されていることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
メモリ装置の構成要素となる機能パターンが形成されるメモリ領域と、ロジック回路の構成要素となる機能パターンが形成されるロジック回路領域とを備え、
前記ロジック回路領域に形成される前記ダミーパターンは、そのダミーパターンと同じ層に形成されるメモリ回路用の機能パターンと同じパターンを含むことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２１】
前記第一の面積のダミーパターンは、第一の方向の一辺が第一の長さで、前記第一の方向と異なる第二の方向の一辺が第二の長さの四角形であり、
前記第二の面積のダミーパターンは、第三の方向の一辺が第三の長さで、前記第三の方向と異なる第四の方向の一辺が第四の長さの四角形であり、
前記第一の長さは前記第三の長さよりも長く、前記第二の長さは前記第四の長さよりも長いことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２２】
前記第一所定方向は前記第二所定方向であり、前記第一の方向は前記第三の方向と同じであり、前記第二の方向は前記第四の方向と同じあり、前記第一の長さは前記第二の長さと同じであり、前記第三の長さは前記第四の長さと同じであることを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第一の面積の複数のダミーパターンそれぞれの形状は等しく、前記第二の面積の複数のダミーパターンそれぞれの形状は等しいことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２４】
前記機能パターンは複数存在し、
前記第一所定方向に配置された前記第一の面積の複数のダミーパターンそれぞれは前記複数の機能パターンの一部と隣接するように配置され、
前記第二所定方向に配置された前記第二の面積の複数のダミーパターンそれぞれは前記複数の機能パターンの他の一部と隣接するように配置されることを特徴とする請求項２３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、配線層の段差を抑制するうえで好適な構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図８は、従来の半導体装置１０の断面図を示す。半導体装置１０は、ロジック回路とＤＲＡＭ（Dynamic Random Access Memory）とを同一基板上に備える混載デバイスである。半導体装置１０は、シリコン基板１２を備えている。シリコン基板１２には、シャロートレンチプロセスで形成された分離酸化膜１４が埋め込まれている。
【０００３】
シリコン基板１２の上部には、ロジック回路の構成要素であるゲート電極１６やサイドウォール１８、並びにＤＲＡＭの構成要素であるトランスファゲート（ＴＧ）２０やサイドウォール２２が形成されている。ゲート電極１６やＴＧ２０の上層には、ＢＰＳＧで構成された第１の層間膜２４が形成されている。第１の層間膜２４には、ＤＲＡＭの活性領域と導通する複数のコンタクトプラグ２６が設けられている。
【０００４】
コンタクトプラグ２６は、以下の手順で形成される。すなわち、コンタクトプラグ２６の形成工程では、先ず、第１の層間膜２４にＤＲＡＭの活性領域に開口するコンタクトホール２８が形成される。次に、そのコンタクトホール２８の内部が充填されるようにドープトポリシリコンが堆積される。最後に、第１の層間膜２４の上面とコンタクトプラグ２６の端面とが平坦となるようにＣＭＰ（Chemical Mechanical Polishing）が行われる。
【０００５】
第１の層間膜２４の上層には、ＴＥＯＳで構成された第２の層間膜３０が形成されている。半導体装置１０は、第２の層間膜３０を貫通して一部のコンタクトプラグ２６に導通するビットライン３２と、第１および第２の層間膜２４，３０を貫通してロジック回路の活性領域と導通する金属配線３４とを備えている。ビットライン３２および金属配線３４は以下の手順で形成される。すなわち、それらの形成工程では、先ず、第２の層間膜２４を貫通するコンタクトホール３６と、第１および第２の層間膜２４，３０を貫通するコンタクトホール３８とが形成される。次に、それらのコンタクトホール３６，３８の内部が充填されるように、第２の層間膜３０の全面にタングステンシリサイド（WSi）が堆積される。最後に、写真製版とエッチングとによりそのWSiが所望の形状にパターニングされる。
【０００６】
第２の層間膜３０の上層には、ＴＥＯＳで構成された第３の層間膜４０が形成されている。半導体装置１０は、第２および第３の層間膜３０、４０を貫通して一部のコンタクトプラグ２６と導通するストレージノードコンタクトプラグ（ＳＣプラグ）４２を備えている。ＳＣプラグ４２は以下の手順で形成される。すなわち、ＳＣプラグの形成工程では、先ず、第２および第３の層間膜３０，４０を貫通するコンタクトホール４４が形成される。次に、そのコンタクトホール４４の内部が充填されるようにドープトポリシリコンが堆積される。最後に、第３の層間膜４０の上面とＳＣプラグ４２の端面とが平坦となるようにＣＭＰが行われる。
【０００７】
第３の層間膜４０の上層には、ＢＰＳＧで構成された第４の層間膜４６が形成されている。第４の層間膜４６にはＳＣプラグ４２に通じる開口部４８が設けられている。開口部４８の内壁およびＳＣプラグ４２の表面は、絶縁膜５０により覆われている。絶縁膜５０で囲まれる空間の内部、および第４の層間膜４６の上部には、ドープトポリシリコンで構成されたセルプレート５２が形成されている。セルプレート５２は以下の手順で形成される。すなわち、セルプレート５２の形成工程では、先ず、第４の層間膜４６を貫通する開口部４８が形成される。次に、その開口部４８の内部が充填されるように、第４の層間膜４６の全面にドープトポリシリコンが堆積される。最後に、写真製版とエッチングとによりそのドープトポリシリコンが所望の形状にパターニングされる。
【０００８】
半導体装置１０のような混載デバイスにおいて、セルプレート５２はＤＲＡＭの領域にのみ形成される。このため、セルプレート５２が形成されると、ＤＲＡＭの領域とロジック回路の領域とに、セルプレート５２の膜厚に起因する段差が発生する。
【０００９】
第４の層間膜４６の上層には、セルプレート５２が覆われるように第５の層間膜５４が形成される。半導体装置１０は、セルプレート５２や金属配線３４と導通する複数の金属配線５６を備えている。金属配線５６の形成工程では、先ず、第５の層間膜５４や第４の層間膜４６に開口部が設けられる。次に、それらの開口部が充填されるように、第５の層間膜５４の全面にバリアメタル（TiN：１５nmなど）および配線部材（AlCu：１５０nmなど）が成膜される。最後に、写真製版とエッチングとによりそれらの積層膜が所望の形状にパターニングされる。以後、必要に応じて上記のような処理が繰り返されることにより多層の配線構造が形成される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平０５−１５２２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
半導体装置１０のような混載デバイスには、上述したセルプレート５２のように、ＤＲＡＭおよびロジック回路の一方にのみ形成されるパターンが存在する。このため、そのようなパターンの上層では、ＤＲＡＭの領域とロジック回路の領域とに段差が生ずる。このような段差が発生すると、写真製版におけるマージンが小さくなり、コンタクトホールの開口不良や配線パターンの精度劣化などが生じ易くなる。また、段差を減らすためにＣＭＰを行うと、被研磨面の凹凸の影響で、研磨のされ方が不均一となるという不都合が生ずる。
【００１２】
本発明は、上記のような課題を解決するためになされたもので、配線層の平坦性を保つためのダミーパターンを有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本願の発明に係る半導体装置は、多層配線構造を有する半導体装置であって、半導体装置の機能を実現するうえで必要な機能パターンと、半導体装置の所定の層に、該機能パターンと共に形成される複数のダミーパターンとを備え、該複数のダミーパターンは、第一の大きさの複数のダミーパターンと、該第一の大きさよりも小さい第二の大きさの複数のダミーパターンとで構成され、該第一の大きさの複数のダミーパターンが規則的に配置され、該第一の大きさの複数のダミーパターンが規則的に配置されない領域に、該第二の大きさの複数のダミーパターンが規則的に配置され、該第一の大きさの複数のダミーパターンと該機能パターンとの間に該第二の大きさの複数のダミーパターンが配置され、第一所定方向に配置された該第一の大きさの複数のダミーパターンそれぞれと、第二所定方向に配置された該第二の大きさの複数のダミーパターンそれぞれとは隣り合うように配置され、該第一の大きさのダミーパターン間の幅は、該第二の大きさのダミーパターン間の幅よりも大きいことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、多層配線構造に含まれる各層が、機能パターンと複数種類のダミーパターンとによって、高い充填率で占有されている。従って、本発明によれば、各層が優れた平坦性を有する半導体装置を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１の半導体装置の断面図である。
【図２】本発明の実施の形態１において用いられるパターン設計装置のブロック図である。
【図３】図２に示すパターン設計装置においてダミーパターンを設計するために実行されるルーチンのフローチャートである。
【図４】図３に示すルーチンに従って１種類のダミーパターンが生成された状態での配線パターンを平面視で表す図である。
【図５】図３に示すルーチンに従って２種類のダミーパターンが生成された状態での配線パターンを平面視で表す図である。
【図６】図２に示すパターン設計装置においてダミーパターンの不要部分を削除するために実行されるルーチンのフローチャートである。
【図７】本発明の実施の形態２において用いられるパターン設計装置においてダミーパターンを設計するために実行されるルーチンのフローチャートである。
【図８】従来の半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【００１７】
実施の形態１．
図１は、本発明の実施の形態１の半導体装置６０の断面図を示す。半導体装置６０は、ロジック回路とＤＲＡＭ（Dynamic Random Access Memory）とを同一基板上に備える混載デバイスである。半導体装置６０は、シリコン基板１２を備えている。シリコン基板１２には、シャロートレンチプロセスで形成された分離酸化膜１４が埋め込まれている。
【００１８】
シリコン基板１２の上部には、ロジック回路の構成要素であるゲート電極１６やサイドウォール１８、並びにＤＲＡＭの構成要素であるＴＧ２０やサイドウォール２２が形成されている。ゲート電極１６やＴＧ２０の上層には、ＢＰＳＧで構成された第１の層間膜２４が形成されている。第１の層間膜２４には、ＤＲＡＭの活性領域と導通する複数のコンタクトプラグ２６が設けられている。
【００１９】
コンタクトプラグ２６は、以下の手順で形成される。すなわち、コンタクトプラグ２６の形成工程では、先ず、第１の層間膜２４にＤＲＡＭの活性領域に開口するコンタクトホール２８が形成される。次に、そのコンタクトホール２８の内部が充填されるようにドープトポリシリコンが堆積される。最後に、第１の層間膜２４の上面とコンタクトプラグ２６の端面とが平坦となるようにＣＭＰが行われる。
【００２０】
第１の層間膜２４の上層には、ＴＥＯＳで構成された第２の層間膜３０が形成されている。半導体装置６０は、第２の層間膜３０を貫通して一部のコンタクトプラグ２６に導通するビットライン３２と、第１および第２の層間膜２４，３０を貫通してロジック回路の活性領域と導通する金属配線３４とを備えている。ビットライン３２および金属配線３４は以下の手順で形成される。すなわち、それらの形成工程では、先ず、第２の層間膜２４を貫通するコンタクトホール３６と、第１および第２の層間膜２４，３０を貫通するコンタクトホール３８とが形成される。次に、それらのコンタクトホール３６，３８の内部が充填されるように、第２の層間膜３０の全面にタングステンシリサイド（WSi）が堆積される。最後に、写真製版とエッチングとによりそのWSiが所望の形状にパターニングされる。
【００２１】
第２の層間膜３０の上層には、ＴＥＯＳで構成された第３の層間膜４０が形成されている。半導体装置６０は、第２および第３の層間膜３０を貫通して一部のコンタクトプラグ２６と導通するＳＣプラグ４２を備えている。ＳＣプラグ４２は以下の手順で形成される。すなわち、ＳＣプラグの形成工程では、先ず、第２および第３の層間膜３０，４０を貫通するコンタクトホール４４が形成される。次に、そのコンタクトホール４４の内部が充填されるようにドープトポリシリコンが堆積される。最後に、第３の層間膜４０の上面とＳＣプラグ４２の端面とが平坦となるようにＣＭＰが行われる。
【００２２】
第３の層間膜４０の上層には、ＢＰＳＧで構成された第４の層間膜４６が形成されている。第４の層間膜４６にはＳＣプラグ４２に通じる開口部４８が設けられている。開口部４８の内壁およびＳＣプラグ４２の表面は、絶縁膜５０により覆われている。絶縁膜５０で囲まれる空間の内部、および第４の層間膜４６の上部には、ドープトポリシリコンで構成されたセルプレート５２が形成されている。
【００２３】
また、本実施形態において、第４の層間膜４６の上層には、セルプレート５２と同じ材質（すなわち、ドープトポリシリコン）で構成されたダミーパターン６２が形成されている。ダミーパターン６２は、半導体装置１０が備える他の配線部材の何れとも干渉しないようにロジック回路の領域に設けられている。尚、本明細書において、「ダミーパターン」とは、半導体装置６０の本質的な機能を確保する上では不必要なパターンを指す。これに対して、半導体装置６０の機能上必要な全てのパターン（ビットライン３２や金属配線３４、並びにサイドウォール１８，２２等を含む）を、以下「機能パターン」と称す。
【００２４】
セルプレート５２、およびダミーパターン６２は以下の手順で形成される。すなわち、それらの形成工程では、先ず、第４の層間膜４６を貫通する開口部４８が形成される。次に、その開口部４８の内部が充填されるように、第４の層間膜４６の全面にドープトポリシリコンが堆積される。最後に、写真製版とエッチングとによりそのドープトポリシリコンが、予め設計された形状に、すなわち、セルプレート５２の形状とダミーパターンの形状とにパターニングされる。
【００２５】
半導体装置６０のような混載デバイスにおいて、セルプレート５２はＤＲＡＭの領域にのみ形成される。このため、ダミーパターン６２が存在しない場合は、セルプレート５２が形成されることにより、ＤＲＡＭの領域とロジック回路の領域とに段差が発生する。これに対して、本実施形態のようにロジック回路の領域にダミーパターン６４を設けることとすると、ＤＲＡＭの領域とロジック回路の領域とに上記の段差が生ずるのを有効に防止することができる。
【００２６】
第４の層間膜４６の上層には、セルプレート５２およびダミーパターン６２が覆われるように第５の層間膜５４が形成される。第５の層間膜５４の表面は、ＣＭＰにより平坦化される。本実施形態では、第５の層間膜５４の下層が上記の如く平坦化されている。このため、第５の層間膜５４を平坦化するためのＣＭＰの研磨特性は、その全面においてほぼ均一となる。その結果、第５の層間膜５４の表面には、ダミーパターン６２が形成されない場合に比して顕著に良好な平坦性が確保される。
【００２７】
半導体装置６０は、セルプレート５２や金属配線３４と導通する複数の金属配線５６を備えている。金属配線５６の形成工程では、先ず、第５の層間膜５４や第４の層間膜４６に開口部が設けられる。次に、それらの開口部が充填されるように、第５の層間膜５４の全面にバリアメタル（TiN：１５nmなど）および配線部材（AlCu：１５０nmなど）が成膜される。最後に、写真製版とエッチングとによりそれらの積層膜が所望の形状にパターニングされる。
【００２８】
以後、必要に応じて上記のような処理が繰り返されることにより多層の配線構造が形成される。ところで、図１では、セルプレート５２を含む配線層にのみダミーパターン６２を発生させることとしているが、ダミーパターンはこの配線層にのみ含まれるものではない。すなわち、半導体装置６０は、機能パターンの影響で平坦性の悪化する全ての配線層に、その平坦性を向上させるためのダミーパターンを有している。
【００２９】
次に、図２乃至図６を参照して、本実施形態の半導体装置６０に含まれるダミーパターン（ダミーパターン６２を含む）の特徴やその設計方法、並びにそれらのダミーパターンを自動的に設計するパターン設計装置について説明する。
【００３０】
図２は、本実施形態のパターン設計装置７０のブロック図を示す。パターン設計装置７０は、一般的なコンピュータシステムのハードウェア構成を利用して実現することができる。すなわち、パターン設計装置７０は、ＣＰＵ７２、ＲＯＭ７４、およびＲＡＭ７６を備えている。それらの構成要素はバスライン７８を介して互いに接続されている。バスライン７８には、更に、記録制御部８０、入力制御部８２、および表示インターフェース（表示Ｉ／Ｆ）８４などが接続されている。
【００３１】
記録制御部８０は、ハードディスクやＣＤ−ＲＯＭなどの記録媒体８６からデータを読み出したり、或いはそれらの記録媒体８６へデータを書き込んだりする装置である。入力制御部８２は、キーボードやマウスなどの入力装置８８からの入力信号をバスライン７８に出力する装置である。また、表示Ｉ／Ｆ８４は、ディスプレイ９０に表示する画像の生成などを行うインターフェースである。
【００３２】
パターン設計装置７０において、ＣＰＵ７２は、記録媒体８６からＲＡＭ７６にロードされたプログラムやデータを用いて後述する処理を実行することにより、ダミーパターン等の設計を行う。以下、パターン設計装置７０が、ダミーパターンを含むパターンを設計する手順について説明する。
【００３３】
図３は、パターン設計装置７０においてダミーパターンを発生させるために実行される第１のルーチンのフローチャートを示す。図３に示すルーチンは、各配線層に含まれる機能パターンの設計が終了した後に実行される。図１に示す半導体装置６０の設計過程では、例えば、第４の層間膜４６上に形成すべきセルプレート５２の設計が終了した後に、図３に示すルーチンが実行される。
【００３４】
ステップ１００では、処理の対象とされている層に含まれる空き領域（機能パターンによって占有されていない領域）の中から、ダミーパターンを配置する領域として抽出すべきスペースの大きさが設定される。以下、このようなスペースを「探索スペース」と称す。本ステップでは、例えば、「一辺が１０μｍの正方形領域」のように探索スペースの大きさが設定される。
【００３５】
ステップ１０２では、上記の如く設定された探索スペースのサイズに対応するダミーパターンの大きさが設定される。本ステップでは、例えば、一辺１０μｍの探索スペースに対して「一辺７μｍの正方形領域」がダミーパターンの大きさとして設定される。
【００３６】
ステップ１０４では、処理の対象である配線層に含まれる空き領域の中から、上記ステップ１００で設定された探索スペースを抽出する処理が実行される。ステップ１０６では、抽出された探索スペースの中に、上記ステップ１０２で設定されたダミーパターンを発生させる処理が行われる。
【００３７】
図４は、上述した一連の処理により設計された配線パターンの一例を示す。図４において、符号９２を付して表すパターンは半導体装置６０の機能パターンである。また、符号９４を付して表す領域は、一辺が１０μｍの空き領域である。更に、符号９６を付して表すパターンは、上記ステップ１０６の処理により設定されたダミーパターンである。図４に示すように、本実施形態のパターン設計方法によれば、配線層の空き領域に、サイズと形状の等しい複数のダミーパターン９６を規則正しく配置することができる。
【００３８】
ステップ１０８では、ダミーパターンの発生終了条件が成立しているか否かが判別される。本実施形態では、例えば、上記ステップ１０６で生成されたダミーパターンの大きさが、所定の大きさ以下である場合、或いは処理の対象である配線層におけるパターンの充填率（機能パターンおよびダミーパターンが、配線層の中に占める割合）が所定値以上である場合に、ダミーパターンの発生終了条件が成立していると判断される。上記の判別の結果、未だ終了条件が成立していないと判別された場合は、再び上記ステップ１００以降の処理が実行される。一方、終了条件が既に成立していると判別された場合は、今回の処理サイクルが終了される。
【００３９】
上記ステップ１００の処理が再び実行される場合は、探索スペースのサイズが、前回の処理サイクル時に設定されたサイズに比して小さなサイズに変更される。例えば、１回目の処理サイクル時に「一辺が１０μｍの正方形領域」と設定された探索スペースは、２回目の処理サイクル時には「一辺が４μｍの正方形領域」に変更される。
【００４０】
上記ステップ１０２の処理が再び実行される場合は、ダミーパターンのサイズも変更される。例えば、１回目の処理サイクル時に「一辺が７μｍの正方形領域」と設定されたダミーパターンは、２回目の処理サイクル時には、一辺が４μｍの探索スペースに合わせて「一辺が３μｍの正方形領域」に変更される。
【００４１】
図５は、探索スペースおよびダミーパターンが上記の如く設定された後にステップ１０４および１０６が実行されることにより設計された配線パターンの一例を示す。図５において、符号９７を付して表す領域は、一辺が４μｍの空き領域である。また、符号９８を付して表すパターンは、一辺が３μｍのダミーパターンである。図５に示すように、上述した方法によれば、ダミーパターン９６を配置することのできなかった空き領域に、サイズと形状の等しい複数のダミーパターン９８を規則正しく配置することができる。
【００４２】
大きなダミーパターン９６が配置できない空き領域に、小さなダミーパターン９８を配置することによれば、配線層におけるパターンの充填率をより一層高めることができる。パターンの充填率を高めると、機能パターンの分布に関わらず、配線層の全面におけるパターン密度を均一化することができる。更に、本実施形態の方法では、大きさおよび形状の等しい複数のダミーパターンを規則正しく配置することでパターン充填率の向上が図られている。
【００４３】
配線層の上に形成される層間膜をＣＭＰで研磨する際に、ＣＭＰのパターン依存性が現れるのを防止するうえでは、配線層のパターン充填率が高く、また、パターンの分布が配線層の全面において均一であることが望ましい。本実施形態の方法によれば、複数種類のダミーパターンを規則正しく配置することで、それらの要求を有効に満たすことができる。従って、本実施形態の方法によれば、ダミーパターンが形成されない場合や、ダミーパターンが単一のルールに従って設計されるに過ぎない場合に比べて、多層配線構造に含まれる個々の層に優れた平坦性を与えることができる。
【００４４】
図６は、パターン設計装置７０においてダミーパターンの一部を削除するために実行されるルーチンのフローチャートを示す。図６に示すルーチンは、各配線層に含まれるダミーパターンの設計が終了した後に実行される。より具体的には、処理対象の配線層について上記図３に示すルーチンが終了した後に実行される。
【００４５】
ステップ１１０では、処理対象の配線層を貫通するパターンが読み出される。本ステップでは、例えば、図１に示す金属配線５６などのパターンが読み出される。以下、上記の処理で読み出されたパターンを「貫通パターン」と称す。
【００４６】
ステップ１１２では、設計されたダミーパターンのうち、貫通パターンと干渉する可能性のある領域（以下、「干渉領域」と称す）が探索される。尚、本実施形態では、貫通パターンの大きさに、写真製版のずれなどを考慮したプロセスマージンを加えた領域が干渉領域とされる。
【００４７】
ステップ１１４では、設計済みのダミーパターンから干渉領域を削除する処理が行われる。上記の処理が実行されることにより、図１に示すダミーパターン６２のように、金属配線５６などの配線部材と干渉することのないダミーパターンが設計される。上述した一連の処理が終了すると、今回の処理サイクルが終了される。
【００４８】
上述の如く、本実施形態のパターン設計装置７０によれば、個々の配線層に、他の配線部材と干渉せず、かつ、ＣＭＰのパターン依存性を防止する上で有効なダミーパターンを設計することができる。このようなダミーパターンを用いることによれば、半導体装置６０の機能に影響を与えることなく、各配線層を精度良く形成することが可能となる。このため、本実施形態によれば、安定した品質を有し、かつ、高い歩留まりで製造し得る半導体装置６０を実現することができる。
【００４９】
実施の形態２．
次に、図７を参照して、本発明の実施の形態２のパターン設計装置について説明する。本実施形態のパターン設計装置は、上記図２に示す構成を有する装置に、図７に示すルーチンを実行させることにより実現することができる。
【００５０】
半導体装置が十分に微細化されている場合は、写真製版の際に用いられるマスクの開口率に応じて、エッチングのプロセスウィンドウ、すなわち、適正な加工精度を得ることのできるエッチング条件の範囲が変化する。表１は、上記図１に示すコンタクトホール２８を開口するためのエッチングに対するプロセスウィンドウを示す。表１において、「ＯＫ」の表示はエッチング残渣を生ずることなくコンタクトホールを適正に開口し得ることを表す。表１に示す結果は、マスクの開口率が小さくなるほどコンタクトホールの開口不良が生じ易くなること、および、エッチングチャンバーの使用時間が長くなるほどコンタクトホールの開口不良が発生し易くなることを表している。
【００５１】
【表１】
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【００５２】
半導体装置６０のような混載デバイスについては、製品毎に専用の生産ラインが敷設されることは希である。換言すると、半導体装置６０のような混載デバイスは、生産効率上の観点より、一般に汎用の生産ライン、すなわち、複数の製品を生産するためのラインで生産される。
【００５３】
混載デバイスの中でロジック回路やＤＲＡＭが占める割合は、製品の仕様等に応じて大きく変化する。更に、ロジック回路やＤＲＡＭに含まれる機能パターンが、個々の配線層の中に占める割合も、製品の仕様等に応じて大きく変化する。このため、混載デバイスの機能パターンを転写するためのマスクの開口率は、製品の仕様に応じて大きく変化する。
【００５４】
汎用の生産ラインでは、プロセスウィンドウが重複しない複数の配線層がエッチングの対象となることがある。この場合、エッチングの条件が常に一定であると、一部の配線層についてはエッチングの条件がプロセスウィンドウ外となり、その配線層の機能パターンに不良が生じ易くなる。このような機能パターンの不良は、例えば、各配線層について用いられるマスクの開口率に応じてエッチングの条件を変えることにより防止することができる。しかしながら、上記の手法によると、エッチング条件の変更が要求される度に条件確認が必要となり、混載デバイスの生産性が悪化する。
【００５５】
混載デバイスの機能パターンを転写するためのマスクの開口率は、機能パターンに加えてダミーパターンを設けることにより高めることができる。従って、個々の配線層に適宜ダミーパターンを設けることによれば、複数の配線層についてのマスク開口率を合わせて、汎用の生産ラインで処理すべき全ての製品に対するエッチングのプロセスウィンドウを整合させることができる。全ての製品に対するプロセスウィンドウが整合していると、エッチングの条件を常に一定に維持しつつ、全ての製品の機能パターンを適正にエッチングすることが可能となる。従って、このような手法によれば、複数の混載デバイスを単一の汎用ラインで効率的に生産することが可能となる。
【００５６】
図７は、本実施形態のパターン設計装置が上記の手法で配線パターンを設計するために実行するルーチンのフローチャートを示す。図７に示すルーチンは、パターンの形成がエッチングにより行われる配線層の全てについて、その配線層の機能パターンが設計された後に実行される。
【００５７】
ステップ１１６では、目標のマスク開口率が設定される。目標開口率は、同じ汎用ラインで処理される全ての配線層について共通に用いられる値である。
【００５８】
ステップ１１８では、処理の対象である配線層に含まれる空き領域の中から、ダミーパターンを発生させるべき空き領域が探索される。
【００５９】
ステップ１２０では、空き領域に発生させるダミーパターンの大きさや配置が設定される。本ステップでは、処理の対象である配線層に含まれる機能パターンの大きさおよび配置が、ダミーパターンの大きさや配置として設定される。より具体的には、例えば、空き領域がロジック回路の領域に見出されている場合は、ＤＲＡＭ領域上の機能パターンの大きさや配置がダミーパターンの大きさや配置として設定される。
【００６０】
ダミーパターンの大きさや配置を上記の如く設定すると、同じ配線層に含まれる全てのパターンの大きさや配置を統一することができる。また、機能パターンについては、信頼性などの確認が行われるため、ダミーパターンを上記の如く機能パターンに倣って設計すると、間接的にダミーパターンの信頼性などを保証することが可能である。
【００６１】
ステップ１２２では、探索された空きスペースの中に、上記の如く設定されたダミーパターンを発生させる処理が行われる。上記の処理が終了すると、今回の処理サイクルが終了される。
【００６２】
上記の処理によれば、配線層の空き領域に、その層に含まれている機能パターンと同様のダミーパターンを発生させることができる。機能パターンだけではマスク開口率が低い場合（例えば、表１における８％以下のような場合）でも、上記の手法でダミーパターンを発生させれば、マスク開口率を十分に大きな値とすることができる。従って、本実施形態のパターン設計方法によれば、複数の製品に含まれる全ての配線層のプロセスウィンドウを重複させて、混合デバイスの生産性を高めることができる。
【００６３】
ところで、実施の形態２においては、空き領域に、ダミーパターンを１種類だけ形成することとしているが、本発明はこれに限定されるものではなく、実施の形態１の手法で、複数種類のダミーパターンを設けることとしても良い。複数種類のダミーパターンを設けることとすると、配線パターンの充填率を高めることができ、マスクの開口率を高めると共に、配線層の平坦性を向上させることが可能となる。
【００６４】
また、上述した実施の形態１および２では、混載デバイスにＤＲＡＭとロジック回路とが搭載されることとしているが、本発明はこれに限定されるものではなく、混載デバイスには、ＤＲＡＭに代えて、またはＤＲＡＭと共に、ＳＲＡＭを搭載してもよい。
【符号の説明】
【００６５】
１２ シリコン基板、 １６ ゲート電極、 １８，２２ サイドウォール、 ２０ トランスファゲート、 ２４ 第１の層間膜、 ２６ コンタクトプラグ、 ３０ 第２の層間膜、 ３２ ビットライン、 ３４，５６ 金属配線、 ４０ 第３の層間膜、 ４６ 第４の層間膜、 ５０絶縁膜、 ５２ セルプレート、 ５４ 第５の層間膜、 ６０ 半導体装置、 ６２，９６，９８ ダミーパターン、 ７０ パターン設計装置、９２ 機能パターン、 ９４，９７ 空き領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2011049598.tif 000009
【図７】
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【図８】
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