(57)【要約】【課題】階層が異なる電極層間での特性ばらつきを抑制する半導体装置の製造方法及び半導体装置を提供する。【解決手段】本発明の半導体装置の製造方法は、絶縁層１５と電極層ＷＬとを交互に複数積層する工程と、絶縁層１５と電極層ＷＬとの積層体を貫通するメモリホール１８を形成する工程と、メモリホール１８の内壁に導電膜３１を形成する工程と、導電膜３１に対して異方性エッチングを行い、メモリホール１８の側壁に導電膜３１を選択的に残す工程と、熱処理を行い、導電膜３１を絶縁物に変質させる工程と、電極層ＷＬを覆う絶縁物を除去し、メモリホール１８内に電極層ＷＬを露出させる工程と、を備えた。【選択図】図５
2011049206.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と電極層とを交互に複数積層する工程と、
前記絶縁層と前記電極層との積層体を貫通するメモリホールを形成する工程と、
前記メモリホールの内壁に導電膜を形成する工程と、
前記導電膜に対して異方性エッチングを行い、前記メモリホールの側壁に前記導電膜を選択的に残す工程と、
熱処理を行い、前記導電膜を絶縁物に変質させる工程と、
前記電極層を覆う前記絶縁物を除去し、前記メモリホール内に前記電極層を露出させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記導電膜を熱酸化させることで前記絶縁物に変質させることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記電極層と前記導電膜とは同材料であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記電極層と前記導電膜は、シリコンを含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
複数の絶縁層と複数の電極層とが交互に積層された積層体と、
前記積層体を貫通するメモリホール内に設けられた半導体層と、
前記電極層と前記半導体層との間に設けられた電荷蓄積層と、
を備え、
前記メモリホールにおける前記各電極層に囲まれる部分の孔径は略同じであり、前記電極層の前記メモリホールに対向する部分は、前記絶縁層の前記メモリホールに対向する部分よりも前記メモリホールの中心側に突出していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
メモリデバイスにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積層を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。
【０００３】
これは柱状のシリコンを電極層が所定間隔ごとに覆う構造となり、各電極層とシリコン柱との交差部にメモリセルが形成される。メモリホールは複数の電極層と複数の絶縁層との積層体を貫通して形成されるが、特に積層数が増え、メモリホールのアスペクト比が高くなると、メモリホールの側壁がテーパー形状になり、メモリホールの下部ほど孔径が小さくなる傾向がある。メモリホールの深さ方向での孔径のばらつきは、上層側と下層側とでのメモリセルの特性のばらつきにつながるおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、階層が異なる電極層間での特性ばらつきを抑制する半導体装置の製造方法及び半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、絶縁層と電極層とを交互に複数積層する工程と、前記絶縁層と前記電極層との積層体を貫通するメモリホールを形成する工程と、前記メモリホールの内壁に導電膜を形成する工程と、前記導電膜に対して異方性エッチングを行い、前記メモリホールの側壁に前記導電膜を選択的に残す工程と、熱処理を行い、前記導電膜を絶縁物に変質させる工程と、前記電極層を覆う前記絶縁物を除去し、前記メモリホール内に前記電極層を露出させる工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
また、本発明の他の一態様によれば、複数の絶縁層と複数の電極層とが交互に積層された積層体と、前記積層体を貫通するメモリホール内に設けられた半導体層と、前記電極層と前記半導体層との間に設けられた電荷蓄積層と、を備え、前記メモリホールにおける前記各電極層に囲まれる部分の孔径は略同じであり、前記電極層の前記メモリホールに対向する部分は、前記絶縁層の前記メモリホールに対向する部分よりも前記メモリホールの中心側に突出していることを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、階層が異なる電極層間での特性ばらつきを抑制する半導体装置の製造方法及び半導体装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置の模式斜視図。
【図２】図１における要部の模式拡大断面図。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す模式断面図。
【図４】図３に続く工程を示す模式断面図。
【図５】図４に続く工程を示す模式断面図。
【図６】図５に続く工程を示す模式断面図。
【図７】図６に続く工程を示す模式断面図。
【図８】本発明の他の実施形態に係る半導体装置の模式斜視図。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【００１０】
本発明の実施形態に係る半導体装置は、複数のメモリセルが３次元配列されたメモリセルアレイを有する。図１は、そのメモリセルアレイの構成を例示する模式斜視図である。
【００１１】
図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１１の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向、すなわち複数の電極層ＷＬの積層方向をＺ方向とする。
【００１２】
基板（例えばシリコン基板）１１上にはソース層１２が設けられている。ソース層１２上には、絶縁層を介してソース側選択ゲート（もしくは下部選択ゲート）ＳＧＳが設けられている。ソース層１２、ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層である。
【００１３】
ソース側選択ゲートＳＧＳ上には絶縁層が設けられ、その絶縁層上には、複数の電極層ＷＬと複数の絶縁層とが交互に積層された積層体が設けられている。電極層ＷＬの層数は任意であり、図１には例えば４層の場合を例示する。電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。
【００１４】
最上層の電極層ＷＬ上には絶縁層が設けられ、その絶縁層上にはドレイン側選択ゲート（もしくは上部選択ゲート）ＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層である。
【００１５】
電極層ＷＬ、ソース側選択ゲートＳＧＳおよびソース層１２は、ＸＹ平面に対して略平行な板状の層として形成されている。ドレイン側選択ゲートＳＧＤは、Ｘ方向に延びる複数本の配線状の導電部材となっている。
【００１６】
基板１１上の前述した積層体にはＺ方向に延びる複数本のメモリホールが形成され、それらメモリホールは、例えばＸ方向及びＹ方向にマトリクス状に配列されている。各メモリホールの内部には、柱状の半導体層としてシリコンボディ１９が埋め込まれている。シリコンボディ１９は、ドレイン側選択ゲートＳＧＤ、電極層ＷＬおよびソース側選択ゲートＳＧＳを貫通している。シリコンボディ１９の下端はソース層１２に接続されている。
【００１７】
ドレイン側選択ゲートＳＧＤ上には絶縁層が設けられ、その絶縁層上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンボディ１９の直上域を通過するように配列されており、シリコンボディ１９の上端に接続されている。
【００１８】
１本のシリコンボディ１９の周囲には、電極層ＷＬの層数と同数のメモリセルがＺ方向に直列接続され、１本のメモリストリングＭＳが構成される。このようなメモリストリングＭＳがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルＭＣが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。
【００１９】
図２は、メモリセルが形成された部分の拡大断面図を示す。
【００２０】
各電極層ＷＬの層間には、例えばシリコン酸化物を含む絶縁層１５が設けられている。最上層の電極層ＷＬ上には、例えばシリコン窒化物を含む絶縁層１６が設けられている。これらの積層体に形成されたメモリホール１８の側壁には、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造の絶縁膜２０が形成されている。
【００２１】
絶縁膜２０は、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２を挟んだ構造を有する。第２の絶縁膜２３の内側にシリコンボディ１９が設けられ、第２の絶縁膜２３はシリコンボディ１９に接している。第１の絶縁膜２１は電極層ＷＬに接して設けられ、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２が設けられている。
【００２２】
シリコンボディ１９はチャネルとして機能し、各電極層ＷＬはコントロールゲートとして機能し、電荷蓄積層２２はシリコンボディ１９から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンボディ１９と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２３】
このメモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層２２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜２３は、例えばシリコン酸化膜からなり、電荷蓄積層２２にシリコンボディ１９から電荷が注入される際、または電荷蓄積層２２に蓄積された電荷がシリコンボディ１９へ拡散する際に電位障壁となる。第１の絶縁膜２１は、例えばシリコン酸化膜からなり、電荷蓄積層２２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００２４】
再び図１を参照すると、ソース側選択ゲートＳＧＳ及びその上下の絶縁層からなる積層体に形成されたホールの内周壁には、図示しないゲート絶縁膜が筒状に形成され、この内側にシリコンボディ１９が設けられている。これにより、ソース側選択ゲートＳＧＳをゲート電極とし、この内側にゲート絶縁膜を介して設けられたシリコンボディ１９をチャネルとするソース側選択トランジスタＳＴＳが構成される。
【００２５】
また、ドレイン側選択ゲートＳＧＤ及びその上下の絶縁層からなる積層体に形成されたホールの内周壁には、図示しないゲート絶縁膜が筒状に形成され、この内側にシリコンボディ１９が設けられている。これにより、ドレイン側選択ゲートＳＧＤをゲート電極とし、この内側にゲート絶縁膜を介して設けられたシリコンボディ１９をチャネルとするドレイン側選択トランジスタＳＴＤが構成される。
【００２６】
以上説明したメモリセルアレイの周辺には図示しない周辺回路が、同じ基板１１上に形成されている。周辺回路は、ビット線ＢＬを介してシリコンボディ１９の上端部に電位を与えるドライバ回路、ソース層１２を介してシリコンボディ１９の下端部に電位を与えるドライバ回路、ドレイン側選択ゲートＳＧＤに電位を与えるドライバ回路、ソース側選択ゲートＳＧＳに電位を与えるドライバ回路、各電極層ＷＬに電位を与えるドライバ回路などを含む。
【００２７】
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２８】
ビット線ＢＬを選択することによりメモリセルのＸ座標を選択し、ドレイン側選択ゲートＳＧＤを選択してドレイン側選択トランジスタＳＴＤを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、電極層ＷＬを選択することによりメモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２２に電子を注入することによりデータを記憶する。また、そのメモリセルを通過するシリコンボディ１９にセンス電流を流すことにより、そのメモリセルに記憶されたデータを読み出す。
【００２９】
次に、図３〜７を参照し、本実施形態に係る半導体装置の製造方法について説明する。
【００３０】
基板１１上にソース層１２、ソース側選択ゲートＳＧＳなどを形成した後、ソース側選択ゲートＳＧＳ上に、図３（ａ）に示すように、絶縁層１５と電極層ＷＬとを交互に複数積層する。さらに最上層の電極層ＷＬ上に絶縁層１６を積層する。
【００３１】
電極層ＷＬは例えば多結晶シリコン層である。電極層ＷＬ、絶縁層１５、１６は、例えばＣＶＤ（chemical vapor deposition）法で形成される。なお、電極層ＷＬの材料としては、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）などを用いてもよい。
【００３２】
また、絶縁層１５、１６の材料としては、酸化シリコン、窒化シリコン、アルミナなどを用いることができる。本実施形態では、例えば、絶縁層１５は酸化シリコン層であり、絶縁層１６は窒化シリコン層である。
【００３３】
次に、図３（ｂ）に示すように、絶縁層１６上にレジスト膜１７を形成した後パターニングを行い、レジスト膜１７に開口１７ａを形成する。そして、このレジスト膜１７をマスクにしてＲＩＥ（Reactive Ion Etching）を行い、図４（ａ）に示すように、絶縁層１６にホール１６ａを形成する。この後、レジスト膜１７は除去する。
【００３４】
続けて、絶縁層１６をマスクにしたＲＩＥを行い、図４（ｂ）に示すように、絶縁層１５と電極層ＷＬとの積層体を貫通するメモリホール１８を形成する。このとき、メモリホール１８の側壁を構成する各層の側壁において、特に下層の絶縁層１５の側壁が逆円錐台状に傾斜して形成される傾向がある。すなわち、メモリホール１８の孔径が深さ方向で一定ではなく、下方にいくほど細くなりやすい。これは、記憶容量の大容量化のために電極層ＷＬと絶縁層１５との積層数を増やしてメモリホール１８のアスペクト比が高くなるほど顕著になる。
【００３５】
メモリホール１８の深さ方向の孔径のばらつきによって、電極層ＷＬによって囲まれるチャネルの周囲長が上層側と下層側とでばらつくことになり、メモリセルの特性が階層間でばらつくことにつながり得る。したがって、メモリホール１８の孔径は深さ方向で一定であることが望ましい。
【００３６】
そこで本実施形態では、図４（ｂ）の工程の後、以下の工程が続けられる。まず、図５（ａ）に示すように、メモリホール１８の側壁及び底部を含む内壁に、導電膜３１を形成する。導電膜３１は、電極層ＷＬと同材料の例えばシリコン膜である。導電膜３１は例えばＣＶＤ法で形成される。
【００３７】
次に、導電膜３１に対して異方性エッチングを行う。具体的には、基板の主面に対して略垂直な縦方向にエッチングを進行させるＲＩＥを行う。これにより、図５（ｂ）に示すように、絶縁層１６上の導電膜３１及びメモリホール１８底部の導電膜３１が除去され、メモリホール１８の側壁に導電膜３１が選択的に残る。
【００３８】
このとき、基板の主面に対して略垂直な縦方向にエッチングが進むため、そのエッチング方向に対して略平行となっている上層側の導電膜３１の側面はあまりエッチングされず、基板の主面に対して略垂直な側面が維持される。
【００３９】
これに対して、特にメモリホール１８下方の傾斜した側壁に形成された導電膜３１の側面はエッチング方向に対して傾斜しているため、エッチング量は相対的に多くなる。このため、メモリホール１８の下方の導電膜３１の膜厚は上方の導電膜３１の膜厚よりも薄くされる。さらに、縦方向にエッチングされることで導電膜３１の側面の傾斜が矯正されて基板の主面に対して略垂直な側面にされる。
【００４０】
結果として、導電膜３１の内側のメモリホール１８の深さ方向の孔径のばらつきが緩和され、孔径が深さ方向でほぼ一定なメモリホール１８が得られる。ただし、側壁に導電膜３１が残ったままでは、導電膜３１を介して各電極層ＷＬ間が短絡してしまう。
【００４１】
そこで、次に熱処理を行い、図６（ａ）に示すように、導電膜３１を絶縁物に変質させる。具体的には、酸素を含む雰囲気中で熱処理を行い、シリコンである導電膜３１を熱酸化させてシリコン酸化物に変質させる。
【００４２】
この熱酸化処理により、導電膜３１自体がシリコン酸化物になると共に、メモリホール１８の中心（径方向の中心）側にも酸化成長が進行し、元の導電膜３１に対して体積膨張した熱酸化部３２が得られる。
【００４３】
導電膜３１が電極層ＷＬに対向する部分では、電極層ＷＬ側にも酸化成長が進む。図５（ｂ）に示す熱酸化前の状態で、各電極層ＷＬに対向する部分に形成された導電膜３１の対向する側面間の間隔（その導電膜３１の内側のメモリホール１８の孔径）は、各層間でほぼ一定である。さらに、電極層ＷＬと導電膜３１とは同材料である。このため、各電極層ＷＬに対向する部分では、メモリホール１８側から電極層ＷＬ側への酸化成長量を各層間でほぼ同じにすることができる。したがって、図６（ａ）に示すように、各電極層ＷＬにおけるメモリホール１８に対向する端面間の間隔を、各層間で略同じにそろえることができる。
【００４４】
なお、電極層ＷＬと導電膜３１とは同材料に限らず、異なる材料であってもよい。この場合、導電膜３１の酸化速度と電極層ＷＬの酸化速度との差が大きいと、各電極層ＷＬのメモリホール１８周囲の端面位置が各層間でばらつくことが起こり得る。したがって、導電膜３１と電極層ＷＬとは、酸化速度の差がなるべく小さいものどうしの組み合わせが望ましい。導電膜３１と電極層ＷＬとを同材料にした場合には、導電膜３１の酸化速度と電極層ＷＬの酸化速度とをほぼ同じにでき、メモリホール１８周囲の各電極層ＷＬの対向端面間の間隔を各層間で同じにそろえやすい。
【００４５】
前述した熱酸化後、例えばウェットエッチングにより、メモリホール１８の内壁に形成された熱酸化部３２を除去する。これにより、各電極層ＷＬの端面を覆う熱酸化部３２が除去され、図６（ｂ）に示すように、メモリホール１８内に電極層ＷＬが露出する。このとき、電極層ＷＬはエッチングストッパーとなるのに対して、電極層ＷＬの層間の絶縁層１５は熱酸化部３２と同じシリコン酸化物であるため少しエッチングされる。このため、図６（ｂ）、図２に示すように、電極層ＷＬの方が絶縁層１５よりもメモリホール１８の中心（径方向の中心）側に突出した構造になる。いずれにしても、メモリホール１８における各電極層ＷＬで囲まれた部分の孔径は、各電極層ＷＬ間で略同じになっている。なお、熱酸化部３２の除去は、ウェットエッチングに限らず、ドライエッチングで行ってもかまわない。
【００４６】
次に、図７（ａ）に示すように、メモリホール１８の側壁及び底部を含む内壁に、前述した図２に示す構造の絶縁膜２０を形成する。具体的には、まずメモリホール１８の内壁に第１の絶縁膜２１を形成した後、その第１の絶縁膜２１を覆うように電荷蓄積層２２を形成し、次いで電荷蓄積層２２を覆うように第２の絶縁膜２３を形成する。
【００４７】
次に、絶縁層１６上およびメモリホール１８底部の絶縁膜２０を除去した後、図７（ｂ）に示すように、メモリホール１８内にシリコンボディ１９となるシリコンを埋め込む。その後、絶縁層１６上のシリコンを除去し、ドレイン側選択トランジスタＳＴＤや各種配線などの形成工程が続けられる。
【００４８】
以上説明したように、本実施形態によれば、メモリホール１８における各電極層ＷＬで囲まれた部分の孔径を各電極層ＷＬ間で略同じにできる。この結果、各電極層ＷＬをコントロールゲートとする各メモリセルの特性が、上層側と下層側とでばらつくことを抑制でき、安定した品質の半導体装置を提供できる。
【００４９】
また、前述したように電極層ＷＬをストッパーとしてシリコン酸化物のエッチングをメモリホール１８の径方向外側に進めることから、図２に示すように、電極層ＷＬの方が絶縁層１５よりもメモリホール１８の中心（径方向の中心）側に突出した構造となる。すなわち、電荷蓄積層２２において電極層ＷＬと絶縁層１５との境界付近に段差が形成されることから、電荷蓄積層２２に蓄積された電荷が他のメモリセルの電荷蓄積層２２へと拡散しにくくできる。この結果、各メモリセルごとに蓄積電荷の安定した保持が可能となる。
【００５０】
導電膜３１を絶縁物に変質させる熱処理は熱酸化処理に限らず、熱窒化処理であってもよい。すなわち、導電膜３１がシリコンの場合は、熱窒化処理によって、導電膜３１はシリコン窒化物にされる。
【００５１】
導電膜３１が残っていると各層の電極層ＷＬ間が短絡してしまうため、少なくとも導電膜３１の膜厚分は熱酸化または熱窒化を進行させる必要がある。シリコンに対しては熱窒化膜よりも熱酸化膜の方が厚く形成しやすく、より短時間で確実にすべての導電膜３１を絶縁物に変質させるには熱酸化処理を行うことが望ましい。
【００５２】
図８は、本発明の他の実施形態に係る半導体装置におけるメモリセルアレイの構成を示す模式斜視図である。図８においては、ホール内に形成された絶縁膜２０、３５、３６以外の絶縁部分については図示を省略している。また、図８においても図１と同様にＸＹＺ直交座標系を導入する。複数の電極層ＷＬ１〜ＷＬ４はＺ方向に積層されている。各ビット線ＢＬはＹ方向に延在している。
【００５３】
基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の電極層ＷＬ１〜ＷＬ４と、図示しない絶縁層とが交互に積層されている。電極層ＷＬ１〜ＷＬ４の層数は任意であり、図８においては例えば４層の場合を例示する。電極層ＷＬ１〜ＷＬ４は、例えば不純物が添加され導電性を有するシリコン層である。
【００５４】
バックゲートＢＧ上の電極層ＷＬ１〜ＷＬ４を含む積層体は、Ｘ方向に延在する溝によって複数のブロックに分断されている。あるブロックにおける最上層の電極層ＷＬ１上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の電極層ＷＬ１上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００５５】
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば不純物が添加され導電性を有するシリコン層である。あるいは、ソース線ＳＬとして金属材料を用いてもよい。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数本のビット線ＢＬが設けられている。
【００５６】
基板１０上の前述した積層体には、Ｕ字状のメモリホールが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の電極層ＷＬ１〜ＷＬ４を貫通しＺ方向に延在するメモリホール４１ａが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の電極層ＷＬ１〜ＷＬ４を貫通しＺ方向に延在するメモリホール４１ｂが形成されている。それら両メモリホール４１ａ、４１ｂは、バックゲートＢＧ内に形成されＹ方向に延在するメモリホール４２を介してつながっている。
【００５７】
メモリホール４１ａ、４１ｂ、４２の内部には、Ｕ字状の半導体層としてシリコンボディ４０が設けられている。ドレイン側選択ゲートＤＳＧとシリコンボディ４０との間のメモリホール４１ａの内壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとシリコンボディ４０との間のメモリホール４１ｂの内壁には、ゲート絶縁膜３６が形成されている。各電極層ＷＬ１〜ＷＬ４とシリコンボディ４０との間のメモリホール４１ａ、４１ｂの内壁には、絶縁膜２０が形成されている。バックゲートＢＧとシリコンボディ４０との間のメモリホール４２の内壁にも、絶縁膜２０が形成されている。
【００５８】
絶縁膜２０は、図２を参照して前述した実施形態と同様、シリコン酸化膜である第１の絶縁膜２１と、シリコン酸化膜である第２の絶縁膜２３とで、シリコン窒化膜である電荷蓄積層２２を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００５９】
シリコンボディ４０はチャネルとして機能し、各電極層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層はシリコンボディ４０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンボディ４０と各電極層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００６０】
ドレイン側選択ゲートＤＳＧを貫通するシリコンボディ４０とドレイン側選択ゲートＤＳＧとの間にはゲート絶縁膜３５が設けられ、これらはドレイン側選択トランジスタＤＳＴを構成する。シリコンボディ４０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
【００６１】
ソース側選択ゲートＳＳＧを貫通するシリコンボディ４０とソース側選択ゲートＳＳＧとの間にはゲート絶縁膜３６が設けられ、これらはソース側選択トランジスタＳＳＴを構成する。シリコンボディ４０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。
【００６２】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたシリコンボディ４０及びバックゲートＢＧとシリコンボディ４０との間の絶縁膜２０は、バックゲートトランジスタＢＧＴを構成する。
【００６３】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、電極層ＷＬ１をコントロールゲートとするメモリセルＭＣ１と、電極層ＷＬ２をコントロールゲートとするメモリセルＭＣ２と、電極層ＷＬ３をコントロールゲートとするメモリセルＭＣ３と、電極層ＷＬ４をコントロールゲートとするメモリセルＭＣ４が設けられている。
【００６４】
バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間には、電極層ＷＬ４をコントロールゲートとするメモリセルＭＣ５と、電極層ＷＬ３をコントロールゲートとするメモリセルＭＣ６と、電極層ＷＬ２をコントロールゲートとするメモリセルＭＣ７と、電極層ＷＬ１をコントロールゲートとするメモリセルＭＣ８が設けられている。
【００６５】
ドレイン側選択トランジスタＤＳＴ、メモリセルＭＣ１〜ＭＣ４、バックゲートトランジスタＢＧＴ、メモリセルＭＣ５〜ＭＣ８およびソース側選択トランジスタＳＳＴは、直列接続され、１つのメモリストリングを構成する。１つのメモリストリングは、Ｚ方向に延在する一対の柱状部５１と、これら柱状部５１の下端部をつなぐ連結部５２とを有するＵ字状に形成されている。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣ１〜ＭＣ８がＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００６６】
本実施形態の構造におけるメモリホール４１ａ、４１ｂを形成するプロセスにも、前述した実施形態と同様なプロセスが適用される。
【００６７】
具体的には、バックゲートＢＧに、メモリホール４２となる凹部を形成する。次に、凹部内を犠牲膜で埋め込んだ後、その上に電極層ＷＬ１〜ＷＬ４を含む積層体を積層し、その積層体にメモリホール４１ａ、４１ｂを形成する。
【００６８】
次に、図５（ａ）の工程と同様に、メモリホール４１ａ、４１ｂの内壁に導電膜（例えばシリコン膜）を形成する。次に、図５（ｂ）の工程と同様に、導電膜に対して異方性エッチングを行いメモリホール４１ａ、４１ｂの側壁に導電膜を選択的に残す。次に、図６（ａ）の工程と同様に、熱酸化処理を行い、導電膜を絶縁物（例えばシリコン酸化物）に変質させる。次に、図６（ｂ）の工程と同様に、電極層ＷＬ１〜ＷＬ４を覆う熱酸化物を例えばウェットエッチングで除去し、メモリホール４１ａ、４１ｂの側壁に電極層ＷＬ１〜ＷＬ４を露出させる。
【００６９】
次に、メモリホール４１ａ、４１ｂ内を犠牲膜で埋め込んだ後、その上に、ドレイン側選択トランジスタＤＳＴ、ソース側選択トランジスタＳＳＴを構成する積層体を形成し、その積層体におけるメモリホール４１ａ、４１ｂ直上にホールを形成する。そして、そのホールを通じて、メモリホール４１ａ、４１ｂ内の犠牲膜及びバックゲートＢＧに形成した凹部（メモリホール４２）内の犠牲膜を除去する。これにより、メモリホール４１ａ、４１ｂ、４２がＵ字状につながる。
【００７０】
その後、メモリホール４１ａ、４１ｂ、４２の側壁に電荷蓄積層を含む絶縁膜を形成した後、メモリホール４１ａ、４１ｂ、４２内にシリコンボディを埋め込む。
【００７１】
本実施形態においても、前述したプロセスを適用することで、メモリホール４１ａ、４１ｂにおける各電極層ＷＬ１〜ＷＬ４で囲まれた部分の孔径を各電極層ＷＬ１〜ＷＬ４間で略同じにできる。この結果、各電極層ＷＬ１〜ＷＬ４をコントロールゲートとする各メモリセルの特性が、上層側と下層側とでばらつくことを抑制でき、安定した品質の半導体装置を提供できる。
【００７２】
また、本実施形態においても、メモリホール４１ａ、４１ｂの形成に、前述したプロセスを適用することから、電極層ＷＬ１〜ＷＬ４の方が電極層ＷＬ１〜ＷＬ４間の絶縁層よりもメモリホール４１ａ、４１ｂの中心（径方向の中心）側に突出した構造となる。このため、電荷蓄積層に蓄積された電荷が他のメモリセルの電荷蓄積層へと拡散しにくく、メモリセルごとに蓄積電荷の安定した保持が可能となる。
【００７３】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７４】
メモリホール内のすべてをシリコンボディで埋め込むことに限らず、電荷蓄積層を含む絶縁膜に接する部分にだけシリコン膜を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。また、電極層とシリコンボディとの間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００７５】
１１…基板、１２…ソース層、１５，１６…絶縁層、１８，４１ａ，４１ｂ…メモリホール、１９，４０…シリコンボディ、２０…絶縁膜、２２…電荷蓄積層、３１…導電膜、３２…熱酸化部、ＷＬ，ＷＬ１〜ＷＬ４…電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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