(57)【要約】【課題】耐圧を向上させることができ、かつ半導体基板が反るのを防ぐことができる誘電体分離型半導体装置の製造方法を得る。【解決手段】ｐ型シリコン基板１０の主面の領域４２に複数のトレンチ溝４４を形成する。ｐ型シリコン基板１０の表面を酸化して、ｐ型シリコン基板１０の主面に誘電体層１２を形成し、領域４２に厚膜誘電体層３８を形成する。ｐ型シリコン基板１０に誘電体層１２を介してｎ−型半導体層１４を貼り合せる。厚膜誘電体層３８の上方においてｎ−型半導体層１４の一部にｎ＋型半導体領域１８を形成する。ｎ＋型半導体領域１８から離間してｎ＋型半導体領域１８を取り囲むようにｎ−型半導体層１４の一部にｐ＋型半導体領域２０を形成する。ｎ＋型半導体領域１８に接続された主電極２６を形成する。ｐ＋型半導体領域２０に接続された主電極２８を形成する。ｐ型シリコン基板１０の裏面に裏面電極３２を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面の第１の領域に複数のトレンチ溝を形成する工程と、
前記半導体基板の表面を酸化して、前記半導体基板の前記主面に第１の誘電体層を形成し、前記第１の領域に第１の厚膜誘電体層を形成する工程と、
前記半導体基板に前記第１の誘電体層を介して第１導電型の半導体層を貼り合せる工程と、
前記第１の厚膜誘電体層の上方において前記半導体層の一部に不純物を注入して第１の半導体領域を形成する工程と、
前記第１の半導体領域から離間して前記第１の半導体領域を取り囲むように前記半導体層の一部に、前記第１導電型とは反対の第２の導電型の不純物を注入して第２の半導体領域を形成する工程と、
前記第１の半導体領域に接続された第１の主電極を形成する工程と、
前記第２の半導体領域に接続された第２の主電極を形成する工程と、
前記半導体基板の裏面に裏面電極を形成する工程とを備えることを特徴とする誘電体分離型半導体装置の製造方法。
【請求項２】
前記第１の厚膜誘電体層に前記複数のトレンチ溝を空洞として残すことを特徴とする請求項１に記載の誘電体分離型半導体装置の製造方法。
【請求項３】
前記半導体層の主面の第２の領域に複数のトレンチ溝を形成する工程と、
前記半導体層の表面を酸化して、前記半導体層の前記主面に第２の誘電体層を形成し、前記第２の領域に第２の厚膜誘電体層を形成する工程とを更に備え、
前記半導体基板に前記半導体層を貼り合せる際に、前記第１の厚膜誘電体層と前記第２の厚膜誘電体層が対向するようにアライメント調整を行って、前記第１の誘電体層と前記第２の誘電体層を密接させることを特徴とする請求項１又は２に記載の誘電体分離型半導体装置の製造方法。
【請求項４】
前記第２の厚膜誘電体層の幅は、前記第１の半導体領域の幅より大きいことを特徴とする請求項３に記載の誘電体分離型半導体装置の製造方法。
【請求項５】
前記第１の厚膜誘電体層の幅は、前記第２の厚膜誘電体層の幅に対して同じ又は大きいことを特徴とする請求項３又は４に記載の誘電体分離型半導体装置の製造方法。
【請求項６】
前記第２の厚膜誘電体層から前記第１の半導体領域の上面までの長さγと前記半導体層の不純物濃度Ｎは、γ×Ｎ＜１．２Ｅ１２ｃｍ−２の関係を有することを特徴とする請求項３〜５の何れか１項に記載の誘電体分離型半導体装置の製造方法。
【請求項７】
前記第１の半導体領域は前記第２の導電型であり、
前記第１の半導体領域を形成する際に、前記第１の半導体領域と前記第２の厚膜誘電体層との間に前記第１の導電型のバッファ層を形成することを特徴とする請求項３〜６の何れか１項に記載の誘電体分離型半導体装置の製造方法。
【請求項８】
前記複数のトレンチ溝を同心円状又は渦巻き状に形成することを特徴とする請求項１〜７の何れか１項に記載の誘電体分離型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧を向上させることができ、かつ半導体基板が反るのを防ぐことができる誘電体分離型半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、誘電体層を介して半導体基板に半導体層を貼り合せ、半導体層にパワーデバイスを形成した誘電体分離型半導体装置が提案されている。しかし、従来の誘電体分離型半導体装置では、誘電体層の厚さと半導体層の厚さに依存して半導体装置の耐圧が制限されていた。この問題を解消するために、誘電体層に接するように半導体基板の主面に局所的に厚膜誘電体層を形成することが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１７５２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、半導体基板の主面に局所的に厚膜誘電体層を形成すると、半導体基板が反るという問題があった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、耐圧を向上させることができ、かつ半導体基板が反るのを防ぐことができる誘電体分離型半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明は、半導体基板の主面の第１の領域に複数のトレンチ溝を形成する工程と、前記半導体基板の表面を酸化して、前記半導体基板の前記主面に第１の誘電体層を形成し、前記第１の領域に第１の厚膜誘電体層を形成する工程と、前記第１の誘電体層を介して前記半導体基板に半導体層を貼り合せる工程と、前記半導体層に前記パワーデバイスを形成する工程とを備えることを特徴とする誘電体分離型半導体装置の製造方法である。
【発明の効果】
【０００７】
本発明により、耐圧を向上させることができ、かつ半導体基板が反るのを防ぐことができる。
【図面の簡単な説明】
【０００８】
【図１】図１は実施の形態１に係る誘電体分離型半導体装置を示す断面斜視図である。
【図２】実施の形態１に係る誘電体分離型半導体装置を示す要部断面図である。
【図３】実施の形態１に係る誘電体分離型半導体装置の順方向耐圧の保持動作を説明するための断面図である。
【図４】図３のＡ−Ａ'に沿った電界強度分布を示す図である。横軸は裏面電極側の位置、縦軸は電界強度を示している。
【図５】耐圧条件下における実施の形態１に係る誘電体分離型半導体装置の順方向耐圧の保持動作を説明するための断面図である。
【図６】図５のＢ−Ｂ'線に沿った電界強度分布を示す説明図である。
【図７】実施の形態１に係る誘電体分離型半導体装置におけるＷ／Ｌと耐圧との関係を示す図である。
【図８】実施の形態１に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図９】実施の形態１に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図１０】実施の形態１に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図１１】実施の形態１に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図１２】実施の形態２に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図１３】実施の形態２に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図１４】実施の形態２に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図１５】実施の形態３に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図１６】実施の形態３に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図１７】実施の形態３に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図１８】実施の形態３に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図１９】実施の形態３に係る誘電体分離型半導体装置の製造方法の変形例を説明するための断面図である。
【図２０】実施の形態４に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【図２１】実施の形態５に係る誘電体分離型半導体装置の製造方法を説明するための平面図である。
【図２２】実施の形態５に係る誘電体分離型半導体装置の製造方法を説明するための平面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る誘電体分離型半導体装置の製造方法について図面を参照して説明する。同じ構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は実施の形態１に係る誘電体分離型半導体装置を示す断面斜視図であり、図２は実施の形態１に係る誘電体分離型半導体装置を示す要部断面図である。
【００１１】
ｐ型シリコン基板１０の主面に誘電体層１２が形成されている。ｎ−型半導体層１４の主面に誘電体層１６が形成されている。誘電体層１２と誘電体層１６が密接され、ｐ型シリコン基板１０の主面にｎ−型半導体層１４が貼り合わせられている。誘電体層１２，１６は、ｐ型シリコン基板１０とｎ−型半導体層１４とを誘電体分離する。
【００１２】
ｎ−型半導体層１４より高い不純物濃度を持つｎ＋型半導体領域１８が、ｎ−型半導体層１４の表面に選択的に形成されている。ｎ＋型半導体領域１８から離間してｎ＋型半導体領域１８を取り囲むようにｎ−型半導体層１４の表面に、ｐ＋型半導体領域２０が選択的に形成されている。ｐ＋型半導体領域２０の外周縁を取り囲み、かつ、ｎ−型半導体層１４の表面から誘電体層１６に到るようにｎ−型半導体層１４に、リング状のトレンチ分離２２が形成されている。ｎ＋型半導体領域２４がｐ＋型半導体領域２０の表面に選択的に形成されている。
【００１３】
ｎ＋型半導体領域１８に主電極２６が接続されている。ｐ＋型半導体領域２０及びｎ＋型半導体領域２４に主電極２８が接続されている。主電極２６と主電極２８は、絶縁膜３０により互いに電気的に絶縁されている。ｐ型シリコン基板１０の裏面に裏面電極３２が形成されている。
【００１４】
主電極２８の近傍で、かつ主電極２６側のｎ−型半導体層１４上に、ゲート絶縁膜３４を介してゲート電極３６が形成されている。ゲート電極３６がゲート絶縁膜３４を介してｐ＋型半導体領域２０、ｎ＋型半導体領域２４及びｎ−型半導体層１４と対峙している。この半導体装置は、主電極２６をドレイン電極、主電極２８をソース電極とするｎチャンネルＭＯＳトランジスタとして機能する。さらに、本実施の形態では、主電極２６の真下位置においてｐ型シリコン基板１０の主面に、厚膜誘電体層３８が形成されている。
【００１５】
図３は、実施の形態１に係る誘電体分離型半導体装置の順方向耐圧の保持動作を説明するための断面図である。主電極２８及び裏面電極３２を接地電位（０Ｖ）に設定し、主電極２６に正の電圧（＋Ｖ）を与えてこれを漸次増加させると、ｎ−型半導体層１４とｐ＋型半導体領域２０との間のｐｎ接合から空乏層４０ａが伸びる。
【００１６】
この際に、ｐ型シリコン基板１０は、誘電体層１２，１６及び厚膜誘電体層３８を介して、接地電位に固定されたフィールドプレートとして働く。従って、空乏層４０ａに加えて、ｎ−型半導体層１４と誘電体層１６との境界面から上方向に空乏層４０ｂが伸びる。これにより、空乏層４０ａが主電極２６に向かって伸び易くなり、ｎ−型半導体層１４とｐ＋型半導体領域２０との間のｐｎ接合での電界は緩和される。この効果は一般にＲＥＳＵＲＦ（Reduced SURface Field）効果として知られている。
【００１７】
図４は、図３のＡ−Ａ'に沿った電界強度分布を示す図である。横軸はＡ−Ａ'に沿った位置、縦軸は電界強度を示している。横軸の原点はｎ−型半導体層１４の上面である。Ａ−Ａ'は、ｐ＋型半導体領域２０から十分に離れた位置である。Ａ−Ａ'における全電圧降下Ｖは以下の式（１）で表される。
Ｖ＝ｑ・Ｎ／（ε２・ε０）×（ｘ２／２＋ε２・ｔ０・ｘ／ε３）・・・（１）
ここで、ｑは電荷、Ｎはｎ−型半導体層１４の不純物濃度［ｃｍ−３］、ε２はｎ−型半導体層の比誘電率、ε０は真空の誘電率［Ｃ・Ｖ−１・ｃｍ−１］、ｘは空乏層４０ｂの厚さ、ｔ０は誘電体層１２，１６の合計厚さ、ε３は誘電体層の比誘電率である。
【００１８】
この式から分かるように、全電圧降下Ｖを等しく保ちながら誘電体層１２，１６の合計厚さｔ０を厚くすると、空乏層４０ｂの厚さｘが短くなる。これはＲＥＳＵＲＦ効果が弱くなることを意味する。
【００１９】
一方、ｎ−型半導体層１４とｐ＋型半導体領域２０との間のｐｎ接合での電界集中、及び、ｎ−型半導体層１４とｎ＋型半導体領域１８との界面での電界集中によるアバランシェ破壊が発生しない耐圧条件下では、半導体装置の耐圧は、ｎ＋型半導体領域１８の直下におけるｎ−型半導体層１４と誘電体層１６との界面での電界集中によるアバランシェ破壊で決定される。
【００２０】
このような耐圧条件が満足されるように半導体装置を構成するためには、ｐ＋型半導体領域２０とｎ＋型半導体領域１８との距離Ｌを十分長く設定し、ｎ−型半導体層１４の厚さｄとその不純物濃度Ｎとを最適化すればよい。例えば、耐圧６００Ｖを得るには、距離Ｌを７０μｍ〜１００μｍ程度に設計する。
【００２１】
図５は、耐圧条件下における実施の形態１に係る誘電体分離型半導体装置の順方向耐圧の保持動作を説明するための断面図である。上記の耐圧条件では、ｎ−型半導体層１４と誘電体層１６との界面からｎ−型半導体層１４の表面まで空乏化した場合に、ｎ−型半導体層１４と誘電体層１６との界面での電界集中が丁度アバランシェ条件を満たすことが知られている。空乏層４０ｂはｎ＋型半導体領域１８に達し、ｎ−型半導体層１４の全体が空乏化する。
【００２２】
この耐圧条件での耐圧Ｖは、ｎ＋型半導体領域１８の直下（図５のＢ−Ｂ'）における全電圧降下で示され、以下の式（２）のように表される。
Ｖ＝Ｅｃｒ・（ｄ／２＋ε２・ｔ１／ε３）・・・（２）
ここで、Ｅｃｒはアバランシェ破壊を起こす臨界電界強度であり、ｔ１は誘電体層１２，１６と厚膜誘電体層３８の合計厚さ〔ｃｍ〕である。ｎ＋型半導体領域１８の厚さは無視する。
【００２３】
図６は図５のＢ−Ｂ'に沿った電界強度分布を示す説明図である。横軸はＢ−Ｂ''に沿った位置、縦軸は電界強度を示している。横軸の原点はｎ−型半導体層１４の上面である。ｎ−型半導体層１４と誘電体層１６との境界（ｎ−型半導体層１４の上面から裏面電極３２側へ距離ｄの位置）における電界強度は、臨界電界強度Ｅｃｒに達している。
【００２４】
上記の式（１）と式（２）から分かるように、誘電体層１２，１６の合計厚さｔ０を薄く設定してＲＥＳＵＲＦ効果を損なわないようにし、かつ誘電体層の合計厚さｔ１を厚く設定することにより、厚膜誘電体層３８の形成範囲において電圧降下を稼いで耐圧を向上させることができる。
【００２５】
図７は、実施の形態１に係る誘電体分離型半導体装置におけるＷ／Ｌと耐圧との関係を示す図である。縦軸に規格化された耐圧を示し、横軸にＷ／Ｌを示している。Ｗは厚膜誘電体層３８の幅であり、Ｌは主電極２８と主電極２６の距離である。図７から分かるように、幅Ｗが距離Ｌの４０％未満の領域では、幅Ｗが大きくなると耐圧が急激に大きくなる。また、幅Ｗが距離Ｌの４０％を超えると、ほぼ所定値の耐圧が得られる。このことから、厚膜誘電体層３８のエッジ３８ａは、耐圧を考慮すれば、距離Ｌに対して、主電極２６側から主電極２８に向かって４０％以上の位置に設定することが望ましい。
【００２６】
続いて、実施の形態１に係る誘電体分離型半導体装置の製造方法について説明する。図８〜図１１は、実施の形態１に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【００２７】
まず、図８に示すように、ｐ型シリコン基板１０の主面の領域４２に複数のトレンチ溝４４を形成する。ここでは、トレンチ溝４４間の領域の幅αを１μｍより小さくし、トレンチ溝４４の開口幅βを約１．５×αとする。
【００２８】
次に、図９に示すように、ｐ型シリコン基板１０の表面全体を熱酸化する。ここでは、酸化膜の厚みを０．５×α以上にして、トレンチ溝４４間の領域とトレンチ溝４４内の領域の両方を酸化膜で充填する。これにより、ｐ型シリコン基板１０の主面に誘電体層１２を形成し、領域４２に厚膜誘電体層３８を形成する。その後、誘電体層１２と厚膜誘電体層３８の表面をポリッシング又はスピンエッチにより平坦化する。
【００２９】
次に、図１０に示すように、酸化処理によりｎ−型半導体層１４の表面を酸化して、ｎ−型半導体層１４の主面に誘電体層１６を形成する。そして、誘電体層１２と誘電体層１６とを密接させて、ｐ型シリコン基板１０に誘電体層１２，１６を介してｎ−型半導体層１４を貼り合わせる。さらに、例えば１２００℃で３時間、パイロ酸化等の温度処理を行って貼り合わせ強度を向上させる。そして、ｎ−型半導体層１４の表面を研削・研磨して所定の厚みにする。これにより、ＳＯＩ（silicon On Insulator）構造が得られる。
【００３０】
次に、図１１に示すように、ｎ−型半導体層１４上に酸化膜（不図示）を形成し、トレンチ分離２２に対応する酸化膜の部位を除去し、この酸化膜をマスクにしてｎ−型半導体層１４をエッチングして誘電体層１６に達する溝を形成する。そして、酸化膜を除去した後、熱酸化によって再び酸化膜（不図示）を形成して溝を埋め込んで、この酸化膜のエッチバックを行ってトレンチ分離２２を形成する。
【００３１】
次に、ｎ−型半導体層１４上に酸化膜（不図示）を形成し、この酸化膜のパターニングを行う。そして、このパターニングした酸化膜をマスクとして、厚膜誘電体層３８の上方においてｎ−型半導体層１４の一部にリンなどｎ型不純物を注入し、アニールを行ってｎ＋型半導体領域１８を形成する。また、ｎ＋型半導体領域１８から離間してｎ＋型半導体領域１８を取り囲むようにｎ−型半導体層１４の一部にボロンなどのｐ型不純物を注入してｐ＋型半導体領域２０を形成する。また、同様にイオン注入及びアニールを行って、ｎ＋型半導体領域２４を形成する。さらに、絶縁膜３０、ゲート電極３６、ｎ＋型半導体領域１８に接続された主電極２６、及びｐ＋型半導体領域２０に接続された主電極２８を形成する。
【００３２】
最後に、ｐ型シリコン基板１０の裏面全面をポリッシュ処理し、ｐ型シリコン基板１０の裏面に形成された酸化膜を除去する。そして、ｐ型シリコン基板１０の裏面に金属蒸着層（例えば、Ｔｉ／Ｎｉ／Ａｕの３層蒸着など）からなる裏面電極３２を形成する。以上の工程により、実施の形態１に係る誘電体分離型半導体装置が製造される。
【００３３】
以上説明したように、本実施の形態では、ｐ型シリコン基板１０の主面に局所的に複数のトレンチ溝４４を形成し、その領域を酸化して厚膜誘電体層３８を形成する。従って、酸化した部分が膨張しても、トレンチ溝４４により歪が緩和される。よって、ｐ型シリコン基板１０が反るのを防ぐことができる。
【００３４】
実施の形態２．
実施の形態２に係る誘電体分離型半導体装置の製造方法について説明する。実施の形態２は、実施の形態１とはトレンチ溝４４及び厚膜誘電体層３８の形成工程が異なる。図１２〜図１４は、実施の形態２に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【００３５】
まず、図１２に示すように、ｐ型シリコン基板１０の主面の領域４２に複数のトレンチ溝４４を形成する。ここでは、トレンチ溝４４間の領域の幅αを１μｍより小さくし、トレンチ溝４４の開口幅βを約１．５×αとする。そして、トレンチ溝４４の側壁及び底部を含むｐ型シリコン基板１０の上面全面にボロンを回転注入した後に熱拡散を行って、領域４２に一体的にｐ型高濃度拡散領域４６を形成する。
【００３６】
次に、図１３に示すように、増速酸化によりｐ型シリコン基板１０の表面を酸化して、ｐ型シリコン基板１０の主面に誘電体層１２を形成する。ここでは酸化膜の厚みを０．５×α以上にしてｐ型高濃度拡散領域４６を全てポーラス化及び酸化して、領域４２に厚膜誘電体層３８を形成する。ただし、実施の形態２では、厚膜誘電体層３８に複数のトレンチ溝４４を空洞４８として僅かに残す。その後、誘電体層１２と厚膜誘電体層３８の表面をポリッシング又はスピンエッチにより平坦化する。
【００３７】
次に、図１４に示すように、酸化処理によりｎ−型半導体層１４の表面を酸化して、ｎ−型半導体層１４の主面に誘電体層１６を形成する。そして、誘電体層１２と誘電体層１６とを密接させて、ｐ型シリコン基板１０にｎ−型半導体層１４を減圧状態下で貼り合わせる。さらに、減圧状態から加圧状態に変化させ、ランプアニール等で貼り合わせ部を局所的に加熱して貼り合わせ強度を向上させる。そして、ｎ−型半導体層１４の表面を研削・研磨して所定の厚みにする。その後の工程は実施の形態１と同様である。
【００３８】
以上説明したように、本実施の形態では、厚膜誘電体層３８に複数のトレンチ溝４４を空洞４８として僅かに残す。これにより、厚膜誘電体層３８の表面の平坦性を確保することができる。従って、ｐ型シリコン基板１０とｎ−型半導体層１４の接合状態を良好にして接合強度を高めることができる。
【００３９】
また、ｐ型シリコン基板１０にｎ−型半導体層１４を張り合わせる際に基板全体を高温長時間加熱すると、ポーラス酸化膜からなる厚膜誘電体層３８が変形する恐れがある。そこで、本実施の形態では、ランプアニール等で貼り合わせ部を局所的に加熱する。これにより、貼り合わせ強度を向上させるのに必要最小限の熱プロファイルを得ることができる。
【００４０】
実施の形態３．
実施の形態３に係る誘電体分離型半導体装置の製造方法について説明する。図１５〜図１８は、実施の形態３に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。
【００４１】
まず、実施の形態１と同様にｐ型シリコン基板１０に誘電体層１２と厚膜誘電体層３８を形成する。
【００４２】
次に、図１５に示すように、ｎ−型半導体層１４の主面の領域５０に複数のトレンチ溝５２を形成する。そして、図１６に示すように、ウェハ全体を熱酸化してｎ−型半導体層１４の表面を酸化する。これにより、ｎ−型半導体層１４の主面に誘電体層１６を形成し、領域５０に厚膜誘電体層５４を形成する。その後、誘電体層１６と厚膜誘電体層５４の表面をポリッシング又はスピンエッチにより平坦化する。
【００４３】
次に、図１７に示すように、厚膜誘電体層３８と厚膜誘電体層５４が対向するようにアライメント調整を行って、誘電体層１２と誘電体層１６とを密接させて、ｐ型シリコン基板１０にｎ−型半導体層１４を常圧状態又は減圧状態下で貼り合わせる。さらに、ランプアニール等で貼り合わせ部を局所的に加熱して貼り合わせ強度を向上させる。そして、ｎ−型半導体層１４の表面を研削・研磨して所定の厚みにする。
【００４４】
次に、図１８に示すように、ｎ−型半導体層１４上に酸化膜（不図示）を形成し、トレンチ分離２２に対応する酸化膜の部位を除去し、この酸化膜をマスクにしてｎ−型半導体層１４をエッチングして誘電体層１６に達する溝を形成する。そして、酸化膜を除去した後、熱酸化によって再び酸化膜（不図示）を形成して溝を埋め込んで、この酸化膜のエッチバックを行ってトレンチ分離２２を形成する。
【００４５】
次に、ｎ−型半導体層１４上に酸化膜（不図示）を形成し、この酸化膜のパターニングを行う。そして、このパターニングした酸化膜をマスクとしてボロン注入及びアニールを行って、ｐ＋コレクタ拡散層５６及びｐ＋型半導体領域２０を形成する。また、同様にイオン注入及びアニールを行って、ｎ＋型半導体領域２４を形成する。ｐ＋型半導体領域２０とｐ＋コレクタ拡散層５６の間のｎ−型半導体層１４の表面にフィールド酸化膜５８を形成する。さらに、ゲート電極３６、ｐ＋コレクタ拡散層５６に接続された主電極２６、及びｐ＋型半導体領域２０に接続された主電極２８を形成する。また、主電極２６と主電極２８の間を容量分割して電位ポテンシャルを均等に分布させるために、フィールド酸化膜５８上にフローティング状態の複数の電極６０を形成する。
【００４６】
最後に、ｐ型シリコン基板１０の裏面全面をポリッシュ処理し、ｐ型シリコン基板１０の裏面に形成された酸化膜を除去して、金属蒸着層（例えば、Ｔｉ／Ｎｉ／Ａｕの３層蒸着など）からなる裏面電極３２を形成する。以上の工程により、実施の形態３に係る誘電体分離型半導体装置が製造される。
【００４７】
この半導体装置は、主電極２６をコレクタ電極、主電極２８をエミッタ電極とする横型デバイスＮＰ型ＩＧＢＴとして機能する。ＮＰ型であるため、高温下でＩＧＢＴのオン電圧が上昇し電流分布が均一となることから並列使用に有利である。
【００４８】
本実施の形態では、実施の形態１と同様に、ｐ型シリコン基板１０の主面に局所的に複数のトレンチ溝４４を形成し、その領域を酸化して厚膜誘電体層３８を形成する。これにより、酸化した部分が膨張しても、トレンチ溝４４により歪が緩和される。よって、ｐ型シリコン基板１０が反るのを防ぐことができる。
【００４９】
また、本実施の形態では、ｎ−型半導体層１４にも厚膜誘電体層５４を形成する。これにより、デバイスの順方向阻止電圧印加時における電位ポテンシャルの一部をｎ−型半導体層１４側でも保持することができる。従って、安定的に高耐圧を得ることができ、かつ設計自由度を上げることができる。
【００５０】
また、厚膜誘電体層５４の幅Ｗ１は、ｐ＋コレクタ拡散層５６の幅より大きい。これにより、電位ポテンシャルが優先的に厚膜誘電体層５４内に誘導されるため、ｐ＋コレクタ拡散層５６への空乏層の伸長を防止して安定的な耐圧特性を実現することができる。
【００５１】
また、厚膜誘電体層３８の幅Ｗ２は、厚膜誘電体層５４の幅Ｗ１に対して同じ又は大きい。これにより、阻止電圧印加時における電位ポテンシャルの集中を緩和することができる。
【００５２】
また、厚膜誘電体層５４からｐ＋コレクタ拡散層５６の上面までの長さγとｎ−層の不純物濃度Ｎは、γ×Ｎ＜１．２Ｅ１２ｃｍ−２の関係を有する。これにより、ＲＥＳＵＲＦ効果を保持することができ、阻止電圧印加時における電位ポテンシャルの伸長を確保して安定的な耐圧特性を実現することができる。
【００５３】
図１９は、実施の形態３に係る誘電体分離型半導体装置の製造方法の変形例を説明するための断面図である。このように、厚膜誘電体層３８において、複数のトレンチ溝４４を空洞４８として僅かに残してもよい。これにより、ｐ型シリコン基板１０とｎ−型半導体層１４の接合状態を良好にして接合強度を高めることができる。なお、厚膜誘電体層５４において複数のトレンチ溝５２を空洞４８として僅かに残してもよい。
【００５４】
実施の形態４．
図２０は、実施の形態４に係る誘電体分離型半導体装置の製造方法を説明するための断面図である。本実施の形態では、図２０に示すように、ｐ＋コレクタ拡散層５６を形成する際に、ｐ＋コレクタ拡散層５６と厚膜誘電体層５４との間にｎ−型バッファ層６２を形成する。その他は実施の形態３と同じである。これにより、阻止電圧の印加時に空乏層の伸長をｎ−型バッファ層６２のエッジでストップさせることができるため、ｐ＋コレクタ拡散層５６への空乏層の伸長を防止して安定的な耐圧特性を実現することができる。
【００５５】
実施の形態５．
図２１及び図２２は、実施の形態５に係る誘電体分離型半導体装置の製造方法を説明するための平面図である。本実施の形態では、実施の形態１〜４に係る製造工程において複数のトレンチ溝４４，５２を図２１に示すように同心円状に形成するか、又は図２２に示すように渦巻き状に形成する。トレンチ溝４４，５２の開口部の幅と非開口部の幅は中心に向かって一定である。
【００５６】
これにより、酸化後の研削・研磨時に印加されるストレスを分散させることができる。従って、厚膜誘電体層３８，５４の変形・破断を防止でき、貼り合わせ時の圧力を均一化することで貼り合わせ面の密着性を向上させることができる。なお、複数のトレンチ溝４４，５２の形状を同心円パターン又は渦巻き型パターンと直線パターンを組み合わせた複合パターンにしても、同様の効果を得ることができる。
【００５７】
また、上記の実施の形態１〜５ではｎチャネルＭＯＳトランジスタ又はｎチャネルＩＧＢＴの場合について説明したが、これに限らず本発明はｐチャネルＭＯＳトランジスタやｐチャネルＩＧＢＴにも適用することができる。
【符号の説明】
【００５８】
１０  ｐ型シリコン基板（半導体基板）
１２  誘電体層（第１の誘電体層）
１４  ｎ−型半導体層（半導体層）
１６  誘電体層（第２の誘電体層）
１８  ｎ＋型半導体領域（第１の半導体領域）
２０  ｐ＋型半導体領域（第２の半導体領域）
２６  主電極（第１の主電極）
２８  主電極（第２の主電極）
３２  裏面電極
３８  厚膜誘電体層（第１の厚膜誘電体層）
４２  領域（第１の領域）
４４，５２  トレンチ溝
４８  空洞
５０  領域（第２の領域）
５４  厚膜誘電体層（第２の厚膜誘電体層）
５６  ｐ＋コレクタ拡散層（第１の半導体領域）
６２  ｎ−型バッファ層（バッファ層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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