(57)【要約】【課題】本発明の一態様は回路の面積を減少させることができる半導体装置のアドレス出力タイミング制御回路を提供することにある。【解決手段】半導体装置のアドレス出力タイミング制御回路は、動作規格情報をデコーディングした結果によって、リード命令またはライト命令を遅延させてタイミング信号を生成するように構成されたタイミング信号生成部と、リード命令または前記ライト命令に応答して保存制御信号を生成するように構成された保存制御信号生成部と、タイミング信号に応答して出力制御信号を生成するように構成された出力制御信号生成部と、アドレスを前記保存制御信号に応答して保存し、保存されたアドレスを前記出力制御信号に応答してタイミング調整されたアドレスとして出力するように構成された保存／出力部とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
動作規格情報をデコーディングした結果により、リード命令またはライト命令を遅延させてタイミング信号を生成するように構成されたタイミング信号生成部と、
前記リード命令または前記ライト命令に応答して保存制御信号を生成するように構成された保存制御信号生成部と、
前記タイミング信号に応答して出力制御信号を生成するように構成された出力制御信号生成部と、
アドレスを前記保存制御信号に応答して保存し、保存されたアドレスを前記出力制御信号に応答してタイミング調整されたアドレスとして出力するように構成された保存／出力部とを備える、半導体装置のアドレス出力タイミング制御回路。
【請求項２】
前記動作規格情報は、
ＣＡＳレイテンシ情報、バースト長情報及びＣＡＳライトレイテンシ情報を含むことを特徴とする、請求項１に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項３】
前記タイミング信号生成部は、
前記ライト命令と関連した動作規格情報をデコーディングしてライト遅延制御信号を生成するように構成された第１デコーダーと、
前記リード命令と関連した動作規格情報をデコーディングしてリード遅延制御信号を生成するように構成された第２デコーダーと、
前記ライト命令または前記リード命令に応答して前記ライト遅延制御信号または前記リード遅延制御信号を選択して遅延制御信号として出力するように構成された選択部と、
前記ライト命令または前記リード命令を前記遅延制御信号に該当する時間だけ遅延させて前記タイミング信号を生成するように構成されたタイミング調整部とを備えることを特徴とする、請求項１に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項４】
前記ライト命令と関連した動作規格情報は、ＣＡＳレイテンシ情報、バースト長情報及びＣＡＳライトレイテンシ情報を含むことを特徴とする、請求項３に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項５】
前記リード命令と関連した動作規格情報は、ＣＡＳレイテンシ情報及びバースト長情報を含むことを特徴とする、請求項３に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項６】
前記タイミング調整部は、
複数の遅延器と、
前記遅延制御信号に応答して前記リード命令と前記ライト命令とのうちで一つまたは前記複数の遅延器それぞれの出力を選択して出力するように構成された複数の多重化器とを備えることを特徴とする、請求項３に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項７】
前記複数の遅延器のうち一つは、前記遅延制御信号に応答して遅延時間を可変できるように構成されていることを特徴とする、請求項６に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項８】
前記遅延制御信号は、第１遅延制御信号及び第２遅延制御信号を含むことを特徴とする、請求項３に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項９】
前記タイミング調整部は、
複数の遅延器と、
前記第１遅延制御信号に応答して前記リード命令と前記ライト命令とのうちで一つまたは前記複数の遅延器の出力を選択して出力するように構成された複数の多重化器とを含み、
前記複数の遅延器のうちいずれか一つが、前記第２遅延制御信号に応答して遅延時間を可変できるように構成されていることを特徴とする、請求項８に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項１０】
前記タイミング信号生成部は、
前記ライト命令と関連した動作規格情報をデコーディングしてライト遅延制御信号を生成するように構成された第１デコーダーと、
前記リード命令と関連した動作規格情報をデコーディングしてリード遅延制御信号を生成するように構成された第２デコーダーと、
前記ライト命令を前記ライト遅延制御信号に該当する時間だけ遅延させてライトタイミング信号を生成するように構成されたライトタイミング調整部と、
前記リード命令を前記リード遅延制御信号に該当する時間だけ遅延させて前記リードタイミング信号を生成するように構成されたリードタイミング調整部と、
前記ライトタイミング信号と前記リードタイミング信号とを組合して前記タイミング信号を生成するように構成された組合部とを備えることを特徴とする、請求項１に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項１１】
前記ライト命令と関連した動作規格情報は、ＣＡＳレイテンシ情報、バースト長情報及びＣＡＳライトレイテンシ情報を含むことを特徴とする、請求項１０に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項１２】
前記リード命令と関連した動作規格情報は、ＣＡＳレイテンシ情報及びバースト長情報を含むことを特徴とする、請求項１０に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項１３】
前記ライトタイミング調整部は、
複数の遅延器と、
前記ライト遅延制御信号に応答して前記ライト命令または前記複数の遅延器それぞれの出力を選択して出力するように構成された複数の多重化器とを備えることを特徴とする、請求項１０に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項１４】
前記複数の遅延器のうち一つは、前記ライト遅延制御信号に応答して遅延時間を可変できるように構成されていることを特徴とする、請求項１３に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項１５】
前記リードタイミング調整部は、
複数の遅延器と、
前記リード遅延制御信号に応答して前記リード命令または前記複数の遅延器それぞれの出力を選択して出力するように構成された複数の多重化器とを備えることを特徴とする、請求項１０に記載の半導体装置のアドレス出力タイミング制御回路。
【請求項１６】
前記複数の遅延器のうち一つは、前記リード遅延制御信号に応答して遅延時間を可変できるように構成されていることを特徴とする、請求項１５に記載の半導体装置のアドレス出力タイミング制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に半導体装置のアドレス出力タイミング制御回路に関するものである。
【背景技術】
【０００２】
半導体装置例えば、半導体メモリは、リード（ＲＥＡＤ）命令またはライト（ＷＲＩＴＥ）命令が入力されると、各々と関連した動作規格によって決まったタイミング以後にアドレス（ＡＤＤＲＥＳＳ）を該当回路の構成に提供する。
【０００３】
この時、リード命令と関連した動作規格としてはＣＡＳレイテンシ（ＣＬ：ＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）  Ｌａｔｅｎｃｙ）とバースト長（ＢＬ：Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）があり、ライト命令と関連した動作規格としてはＣＡＳレイテンシ、バースト長及びＣＡＳライトレイテンシ（ＣＷＬ：ＣＡＳ  Ｗｒｉｔｅ  Ｌａｔｅｎｃｙ）がある。
【０００４】
図１に図示されたように、従来技術に係るアドレス出力タイミング制御回路１は複数のフリップフロップ（ＤＦＦ）、複数のラッチ及びロジック回路１０を含む。
【０００５】
ロジック回路１０はナンドゲートを含むことができる。
【０００６】
これと共に構成されたアドレス出力タイミング制御回路１は、複数のフリップフロップ（ＤＦＦ）がＣＡＳレイテンシとバースト長及びＣＡＳライトレイテンシに合うようにライト命令（ＷＲＩＴＥ）をシフトさせる。
【０００７】
複数のラッチはシフトされたライト命令（ＷＲＩＴＥ）に応答してＣＡＳレイテンシとバースト長及びＣＡＳライトレイテンシに合うようにカラムアドレス（ＴＬＡ＜０＞）をラッチしてロジック回路１０に出力する。
【０００８】
ロジック回路１０は複数のラッチの出力をナンド組み合わせすることでＣＡＳレイテンシ、バースト長及びＣＡＳライトレイテンシに該当するタイミング調整がなされたカラムアドレス（ＡＴＣＤ＜０＞）を出力する。
【０００９】
一方、図１には図示されていないが、リード命令（ＲＥＡＤ）に対しても該当カラムアドレスをＣＡＳレイテンシ（ＣＬ：ＣＡＳ  Ｌａｔｅｎｃｙ）とバースト長（ＢＬ：Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）に該当するタイミングを適用して出力するための回路の構成が必要である。
【００１０】
詳述したように、従来のアドレス出力タイミング制御回路１はＣＡＳレイテンシ、バースト長及びＣＡＳライトレイテンシの規格を適用するためにライト命令（ＷＲＩＴＥ）とリード命令（ＲＥＡＤ）及び各々に該当するアドレスを順次シフトさせる方式を使用する。
【００１１】
この時、ＣＡＳレイテンシは５〜１６、バースト長は４または８（ＤＤＲ３基準）、そしてＣＡＳライトレイテンシは５〜１２の値を有することができる。結局、ライト命令（ＷＲＩＴＥ）によるカラムアドレス（ＴＬＡ＜０＞）が決まった規格によるタイミングを有するようにするためには、フリップフロップとラッチとが各々２２個必要になる。もちろん、リード命令の場合にも同じである。
【００１２】
したがって、従来のアドレス出力タイミング制御回路１は多数のラッチ及びフリップフロップを必要とするので回路の具現のための面積が増加するという問題がある。また、ＣＡＳレイテンシ、バースト長及びＣＡＳライトレイテンシは半導体メモリの技術開発と高速化によってさらに増加できるようになり、この場合詳述した面積の問題はさらに深刻になり得る。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第７１２３５４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の一態様は、回路の面積を減少させることができる半導体装置のアドレス出力タイミング制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様は、動作規格情報をデコーディングした結果により、リード命令またはライト命令を遅延させてタイミング信号を生成するように構成されたタイミング信号生成部と、リード命令またはライト命令に応答して保存制御信号を生成するように構成された保存制御信号生成部と、タイミング信号に応答して出力制御信号を生成するように構成された出力制御信号生成部及びアドレスを保存制御信号に応答して保存し、保存されたアドレスを出力制御信号に応答してタイミング調整されたアドレスとして出力するように構成された保存／出力部を含むことを特徴とする。
【発明の効果】
【００１６】
本発明の一態様に係る半導体装置のアドレス出力タイミング制御回路は、リード命令とライト命令に関連した動作規格をデコーディングしてカラムアドレスを遅延させるべきであるクロック数に該当する情報を直ちに生成し、その情報に該当するタイミングにカラムアドレスが出力できるようにするのでフリップフロップ及びラッチなどの数を減少させて回路の面積を減少させることができる。
【図面の簡単な説明】
【００１７】
【図１】従来技術に係る半導体装置のアドレス出力タイミング制御回路１のブロック図である。
【図２】本発明の一実施形態に係る半導体装置のアドレス出力タイミング制御回路１００のブロック図である。
【図３】図２のタイミング情報生成部の構成例を表したブロック図である。
【図４】図２のタイミング情報生成部の他の構成例を表したブロック図である。
【発明を実施するための形態】
【００１８】
以下では、添付された図面を参照して本発明の一実施形態をより詳細に説明する。
【００１９】
図２に図示されたように、本発明の一実施形態に係る半導体装置のアドレス出力タイミング制御回路１００はタイミング信号生成部２００、保存制御信号生成部３００、出力制御信号生成部４００及び保存／出力部５００を含む。
【００２０】
タイミング信号生成部２００は、半導体メモリの動作規格情報（以下、動作規格情報）をデコーディングした結果によりリード命令（ＲＥＡＤ）またはライト命令（ＷＲＩＴＥ）を遅延させてタイミング信号（Ｒ／Ｗ＿ＣＮＴ）を生成するように構成される。
【００２１】
半導体メモリの動作規格として、ＣＡＳレイテンシ（ＣＬ：ＣＡＳ  Ｌａｔｅｎｃｙ）、バースト長（ＢＬ：Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）及びＣＡＳライトレイテンシ（ＣＷＬ：ＣＡＳ  Ｗｒｉｔｅ  Ｌａｔｅｎｃｙ）を含む。
【００２２】
この時、ＣＡＳレイテンシ（ＣＬ５〜ＣＬ１６）、バースト長（ＢＬ４、ＢＬ８）及びＣＡＳライトレイテンシ（ＣＷＬ５〜ＣＷＬ１２）が、ＣＡＳレイテンシ情報（ＣＬ＜３：０＞）、バースト長情報（ＢＬ＜１：０＞）及びＣＡＳライトレイテンシ情報（ＣＷＬ＜２：０＞）のデジタル情報形態でモードレジスターに保存されることができる。
【００２３】
保存制御信号生成部３００はリード命令（ＲＥＡＤ）またはライト命令（ＷＲＩＴＥ）に応答して保存制御信号（Ｃ＜０：８＞）を生成するように構成される。
【００２４】
保存制御信号生成部３００は複数のフリップフロップ（ＤＦＦ＿Ａ１〜ＤＦＦ＿Ａ９）を含む。複数のフリップフロップ（ＤＦＦ＿Ａ１〜ＤＦＦ＿Ａ９）はリード命令（ＲＥＡＤ）またはライト命令（ＷＲＩＴＥ）を共通に受信する。
【００２５】
出力制御信号生成部４００はタイミング信号（Ｒ／Ｗ＿ＣＮＴ）に応答して出力制御信号（Ｒ＜０：８＞）を生成するように構成される。
【００２６】
出力制御信号生成部４００は複数のフリップフロップ（ＤＦＦ＿Ｂ１〜ＤＦＦ＿Ｂ９）を含む。複数のフリップフロップ（ＤＦＦ＿Ｂ１〜ＤＦＦ＿Ｂ９）はタイミング信号（Ｒ／Ｗ＿ＣＮＴ）を共通に受信する。
【００２７】
保存／出力部５００はカラムアドレス（ＴＬＡ＜０＞）を保存制御信号（Ｃ＜０：８＞）に応答して保存し、保存されたカラムアドレス（ＴＬＡ＜０＞）を出力制御信号（Ｒ＜０：８＞）に応答してタイミング調整されたカラムアドレス（ＡＴＣＤ＜０＞）として出力するように構成される。
【００２８】
保存／出力部５００は複数のラッチ（ＬＴ１〜ＬＴ９）、複数のアンドゲート（ＡＮＤ１〜ＡＮＤ９）、複数のインバータ（ＩＶ１〜ＩＶ９）及び複数のパスゲート（ＰＧ１〜ＰＧ９）を含む。
【００２９】
複数のラッチ（ＬＴ１〜ＬＴ９）は第１入力端でカラムアドレス（ＴＬＡ＜０＞）を共通に受信して、第２入力端で複数のアンドゲート（ＡＮＤ１〜ＡＮＤ９）の出力を受信する。
【００３０】
複数のインバータ（ＩＶ１〜ＩＶ９）は出力制御信号（Ｒ＜０：８＞）を受信する。
【００３１】
複数のパスゲート（ＰＧ１〜ＰＧ９）は入力端で複数のラッチ（ＬＴ１〜ＬＴ９）の出力を受信して、第１制御端で複数のインバータ（ＩＶ１〜ＩＶ９）の出力を受信して、第２制御端で出力制御信号（Ｒ＜０：８＞）を受信して、共通に連結された出力端を通してタイミング調整されたカラムアドレス（ＡＴＣＤ＜０＞）を出力する。
【００３２】
この時、図２のタイミング信号生成部２００は図３または図４のように構成することができる。
【００３３】
図３に図示されたように、タイミング信号生成部２００ａは第１デコーダー２１０、第２デコーダー２２０、選択部２３０及びタイミング調整部２４０を含む。
【００３４】
第１デコーダー２１０はライト命令（ＷＲＩＴＥ）と関連した動作規格情報をデコーディングしてライト遅延制御信号を生成するように構成される。
【００３５】
この時、ライト命令と関連した動作規格情報はＣＡＳレイテンシ情報（ＣＬ＜３：０＞）、バースト長情報（ＢＬ＜１：０＞）及びＣＡＳライトレイテンシ情報（ＣＷＬ＜２：０＞）を含む。そして、ライト遅延制御信号は第１ライト遅延制御信号（Ｓａ＜４：０＞）及び第２ライト遅延制御信号（ＩＮＩＴａ＜１：０＞）を含む。
【００３６】
第２デコーダー２２０はリード命令（ＲＥＡＤ）と関連した動作規格情報をデコーディングしてリード遅延制御信号を生成するように構成される。
【００３７】
この時、リード命令と関連した動作規格情報はＣＡＳレイテンシ情報（ＣＬ＜３：０＞）及びバースト長情報（ＢＬ＜１：０＞）を含む。そして、リード遅延制御信号は第１リード遅延制御信号（Ｓｂ＜４：０＞）及び第２リード遅延制御信号（ＩＮＩＴｂ＜１：０＞）を含む。
【００３８】
選択部２３０はライト命令（ＷＲＩＴＥ）またはリード命令（ＲＥＡＤ）に応答してライト遅延制御信号またはリード遅延制御信号を選択して遅延制御信号として出力するように構成される。
【００３９】
この時、遅延制御信号は第１遅延制御信号（Ｓ＜４：０＞）及び第２遅延制御信号（ＩＮＩＴ＜１：０＞）を含む。
【００４０】
タイミング調整部２４０はライト命令（ＷＲＩＴＥ）またはリード命令（ＲＥＡＤ）を遅延制御信号に該当する時間だけ遅延させてタイミング信号（Ｒ／Ｗ＿ＣＮＴ）を生成するように構成される。
【００４１】
タイミング調整部２４０はスイッチ（ＳＷ１）、複数の遅延器（ＤＬＹ１〜ＤＬＹ４）及び複数の多重化器（ＭＵＸ１〜ＭＵＸ４）を含む。
【００４２】
タイミング調整部２４０はライト命令（ＷＲＩＴＥ）とリード命令（ＲＥＡＤ）を共通に受信する。
【００４３】
スイッチ（ＳＷ１）は第１遅延制御信号（Ｓ＜０＞）に応答してリード命令（ＲＥＡＤ）またはライト命令（ＷＲＩＴＥ）を遅延器（ＤＬＹ１）に入力させるように構成される。
【００４４】
複数の多重化器（ＭＵＸ１〜ＭＵＸ４）は、第１遅延制御信号（Ｓ＜４：１＞）に応答してリード命令（ＲＥＡＤ）とライト命令（ＷＲＩＴＥ）とのうち一つまたは複数の遅延器（ＤＬＹ１〜ＤＬＹ４）の出力を選択して出力するように構成される。
【００４５】
複数の遅延器（ＤＬＹ１〜ＤＬＹ３）は入力信号をすでに設定された遅延時間例えば、４ｔＣＫだけ遅延させて出力し、２ビットカウンターで構成することができる。
【００４６】
遅延器（ＤＬＹ４）は遅延時間の可変が可能な遅延器として、入力信号を第２遅延制御信号（ＩＮＩＴ＜１：０＞）に応答して決まった可変遅延時間例えば、１ｔＣＫ〜４ｔＣＫだけ遅延させて出力するように構成される。
【００４７】
詳述したタイミング信号生成部２００ａの動作を説明すれば、次の通りである。
【００４８】
例えば、ライト命令（ＷＲＩＴＥ）が入力されて７ｔＣＫ以後にカラムアドレス（ＴＬＡ＜０＞）が出力されるようにＣＡＳレイテンシ情報（ＣＬ＜３：０＞）、バースト長情報（ＢＬ＜１：０＞）及びＣＡＳライトレイテンシ情報（ＣＷＬ＜２：０＞）が決められていると仮定する。
【００４９】
ライト命令（ＷＲＩＴＥ）が入力されることによって、第１デコーダー２１０がＣＡＳレイテンシ情報（ＣＬ＜３：０＞）、バースト長情報（ＢＬ＜１：０＞）及びＣＡＳライトレイテンシ情報（ＣＷＬ＜２：０＞）をデコーディングして第１ライト遅延制御信号（Ｓａ＜４：０＞）及び第２ライト遅延制御信号（ＩＮＩＴａ＜１：０＞）を生成する。
【００５０】
ライト命令（ＷＲＩＴＥ）が入力されているので選択部２３０が第１ライト遅延制御信号（Ｓａ＜４：０＞）及び第２ライト遅延制御信号（ＩＮＩＴａ＜１：０＞）を選択して第１遅延制御信号（Ｓ＜４：０＞）及び第２遅延制御信号（ＩＮＩＴ＜１：０＞）として出力する。
【００５１】
この時、第１遅延制御信号（Ｓ＜４：０＞）及び第２遅延制御信号（ＩＮＩＴ＜１：０＞）はタイミング調整部２４０がライト命令（ＷＲＩＴＥ）を７ｔＣＫだけ遅延させることができる値を有する。
【００５２】
第１遅延制御信号（Ｓ＜４：０＞）によってスイッチ（ＳＷ１）はターンオフされ、多重化器（ＭＵＸ１、ＭＵＸ３、ＭＵＸ４）は遅延器（ＤＬＹ１、ＤＬＹ３、ＤＬＹ４）の出力を選択して、多重化器（ＭＵＸ２）はライト命令（ＷＲＩＴＥ）を選択する。
【００５３】
また、遅延器（ＤＬＹ４）は第２遅延制御信号（ＩＮＩＴ＜１：０＞）によって３ｔＣＫの遅延時間を有するように設定される。
【００５４】
この時、複数の遅延器（ＤＬＹ１〜ＤＬＹ３）は各々４ｔＣＫの遅延時間が設定されている。したがって、ライト命令（ＷＲＩＴＥ）は遅延器（ＤＬＹ３、ＤＬＹ４）を経由して７ｔＣＫだけ遅延された後、タイミング信号（Ｒ／Ｗ＿ＣＮＴ）として出力される。
【００５５】
一方、図４に図示されたように、タイミング信号生成部２００ｂは第１デコーダー２１０、第２デコーダー２２０、ライトタイミング調整部２５０、リードタイミング調整部２６０及び組合部２７０を含む。
【００５６】
この時、第１デコーダー２１０及び第２デコーダー２２０は図３と同一に構成することができる。
【００５７】
ライトタイミング調整部２５０はライト命令（ＷＲＩＴＥ）をライト遅延制御信号に該当する時間だけ遅延させてライトタイミング信号（ＷＴ＿ＣＮＴ）を生成するように構成される。
【００５８】
ライトタイミング調整部２５０はスイッチ（ＳＷ１）、複数の遅延器（ＤＬＹ１〜ＤＬＹ４）及び複数の多重化器（ＭＵＸ１〜ＭＵＸ４）を含む。
【００５９】
スイッチ（ＳＷ１）は第１ライト遅延制御信号（Ｓａ＜０＞）に応答してライト命令（ＷＲＩＴＥ）を遅延器（ＤＬＹ１）に入力させるように構成される。
【００６０】
複数の多重化器（ＭＵＸ１〜ＭＵＸ４）は第１ライト遅延制御信号（Ｓａ＜４：１＞）に応答してライト命令（ＷＲＩＴＥ）または複数の遅延器（ＤＬＹ１〜ＤＬＹ４）の出力を選択して出力するように構成される。
【００６１】
複数の遅延器（ＤＬＹ１〜ＤＬＹ３）は入力信号をすでに設定された遅延時間例えば、４ｔＣＫだけ遅延させて出力し、２ビットカウンターで構成することができる。
【００６２】
遅延器（ＤＬＹ４）は、遅延時間の可変が可能な遅延器で、入力信号を第２ライト遅延制御信号（ＩＮＩＴａ＜１：０＞）に応答して決まった可変遅延時間例えば、１ｔＣＫ〜４ｔＣＫだけ遅延させて出力するように構成される。
【００６３】
リードタイミング調整部２６０はリード命令（ＲＥＡＤ）をリード遅延制御信号に該当する時間だけ遅延させてリードタイミング信号（ＲＤ＿ＣＮＴ）を生成するように構成される。
【００６４】
リードタイミング調整部２６０はスイッチ（ＳＷ２）、複数の遅延器（ＤＬＹ５〜ＤＬＹ８）及び複数の多重化器（ＭＵＸ５〜ＭＵＸ８）を含む。
【００６５】
スイッチ（ＳＷ２）は第１リード遅延制御信号（Ｓｂ＜０＞）に応答してリード命令（ＲＥＡＤ）を遅延器（ＤＬＹ５）に入力させるように構成される。
【００６６】
複数の多重化器（ＭＵＸ５〜ＭＵＸ８）は第１リード遅延制御信号（Ｓｂ＜４：１＞）に応答してリード命令（ＲＥＡＤ）または複数の遅延器（ＤＬＹ５〜ＤＬＹ８）の出力を選択して出力するように構成される。
【００６７】
複数の遅延器（ＤＬＹ５〜ＤＬＹ７）は入力信号をすでに設定された遅延時間例えば、４ｔＣＫだけ遅延させて出力し、２ビットカウンターで構成することかできる。
【００６８】
遅延器（ＤＬＹ８）は遅延時間の可変が可能な遅延器で、入力信号を第２リード遅延制御信号（ＩＮＩＴｂ＜１：０＞）に応答して決まった可変遅延時間例えば、１ｔＣＫ〜４ｔＣＫだけ遅延させて出力するように構成される。
【００６９】
組合部２７０はオアゲート（ＯＲ１）で構成することができて、ライトタイミング信号（ＷＴ＿ＣＮＴ）とリードタイミング信号（ＲＤ＿ＣＮＴ）とを論理合わせしてタイミング信号（Ｒ／Ｗ＿ＣＮＴ）を生成するように構成される。
【００７０】
詳述したタイミング信号生成部２００ｂの動作を説明すれば、次の通りである。
【００７１】
例えば、ライト命令（ＷＲＩＴＥ）が入力されて７ｔＣＫ以後にカラムアドレス（ＴＬＡ＜０＞）が出力されるようにＣＡＳレイテンシ情報（ＣＬ＜３：０＞）、バースト長情報（ＢＬ＜１：０＞）及びＣＡＳライトレイテンシ情報（ＣＷＬ＜２：０＞）が決められていると仮定する。
【００７２】
ライト命令（ＷＲＩＴＥ）が入力されることによって、第１デコーダー２１０がＣＡＳレイテンシ情報（ＣＬ＜３：０＞）、バースト長情報（ＢＬ＜１：０＞）及びＣＡＳライトレイテンシ情報（ＣＷＬ＜２：０＞）をデコーディングして第１ライト遅延制御信号（Ｓａ＜４：０＞）及び第２ライト遅延制御信号（ＩＮＩＴａ＜１：０＞）を生成する。
【００７３】
この時、第１ライト遅延制御信号（Ｓａ＜４：０＞）及び第２ライト遅延制御信号（ＩＮＩＴａ＜１：０＞）は、ライトタイミング調整部２５０がライト命令（ＷＲＩＴＥ）を７ｔＣＫだけ遅延させることができる値を有する。
【００７４】
第１ライト遅延制御信号（Ｓａ＜４：０＞）によってスイッチ（ＳＷ１）はターンオフされて、多重化器（ＭＵＸ１、ＭＵＸ３、ＭＵＸ４）は遅延器（ＤＬＹ１、ＤＬＹ３、ＤＬＹ４）の出力を選択して、多重化器（ＭＵＸ２）はライト命令（ＷＲＩＴＥ）を選択する。
【００７５】
また、遅延器（ＤＬＹ４）は第２ライト遅延制御信号（ＩＮＩＴａ＜１：０＞）によって３ｔＣＫの遅延時間を有するように設定される。
【００７６】
この時、複数の遅延器（ＤＬＹ１〜ＤＬＹ３）は各々４ｔＣＫの遅延時間が設定されている。したがって、ライト命令（ＷＲＩＴＥ）は遅延器（ＤＬＹ３、ＤＬＹ４）を経由して７ｔＣＫだけ遅延された後ライトタイミング信号（ＷＴ＿ＣＮＴ）として出力される。
【００７７】
組合部２７０は、ライトタイミング信号（ＷＴ＿ＣＮＴ）またはリードタイミング信号（ＲＤ＿ＣＮＴ）のうちで、いずれか一つでもアクティブされると、これをタイミング信号（Ｒ／Ｗ＿ＣＮＴ）として出力するように構成されている。したがって、ライトタイミング信号（ＷＴ＿ＣＮＴ）をタイミング信号（Ｒ／Ｗ＿ＣＮＴ）として出力する。
【００７８】
詳述したように、図３のタイミング信号生成部２００ａはライト命令（ＷＲＩＴＥ）とリード命令（ＲＥＡＤ）とに対して一つのタイミング調整部２４０を兼用することができるように構成したものであり、図４のタイミング信号生成部２００ｂはライト命令（ＷＲＩＴＥ）とリード命令（ＲＥＡＤ）とに対して別のタイミング調整部すなわち、ライトタイミング調整部２５０とリードタイミング調整部２６０とを構成したものである。
【００７９】
以下、図２を参照して本発明のアドレス出力タイミング調整動作を説明すれば、次の通りである。
【００８０】
保存制御信号生成部３００がリード命令（ＲＥＡＤ）またはライト命令（ＷＲＩＴＥ）例えば、ライト命令（ＷＲＩＴＥ）に応答して保存制御信号（Ｃ＜０：８＞）のうちＣ＜０＞をアクティブにする。
【００８１】
保存／出力部５００が保存制御信号（Ｃ＜０＞）とライト命令（ＷＲＩＴＥ）とによってカラムアドレス（ＴＬＡ＜０＞）をラッチ（ＬＴ１）に保存する。
【００８２】
一方、出力制御信号生成部４００がタイミング信号（Ｒ／Ｗ＿ＣＮＴ）に応答して出力制御信号（Ｒ＜０：８＞）のうちＲ＜０＞をアクティブにする。
【００８３】
保存／出力部５００が、出力制御信号（Ｒ＜０＞）によりラッチ（ＬＴ１）に保存されたカラムアドレス（ＴＬＡ＜０＞）を、タイミング調整されたカラムアドレス（ＡＴＣＤ＜０＞）として出力する。
【００８４】
そして、また他のライト命令（ＷＲＩＴＥ）またはリード命令（ＲＥＡＤ）が入力されると以前のライト命令（ＷＲＩＴＥ）によるＣ＜０＞がシフトされてＣ＜１＞がアクティブになる。このような方式で、順次入力されるライト命令（ＷＲＩＴＥ）またはリード命令（ＲＥＡＤ）に対応して保存制御信号（Ｃ＜０：８＞）のうちでアクティブになる信号ビット（Ｂｉｔ）が順次シフトされる。
【００８５】
保存／出力部５００が、つながるライト命令（ＷＲＩＴＥ）またはリード命令（ＲＥＡＤ）により順次入力されるカラムアドレス（ＴＬＡ＜０＞）を、保存制御信号（Ｃ＜０：８＞）とライト命令（ＷＲＩＴＥ）またはリード命令（ＲＥＡＤ）とによって複数のラッチ（ＬＴ１〜ＬＴ９）に順次保存する。
【００８６】
同じように、また他のライト命令（ＷＲＩＴＥ）またはリード命令（ＲＥＡＤ）によって発生されたまた他の一つのタイミング信号（Ｒ／Ｗ＿ＣＮＴ）によってＲ＜０＞がシフトされてＲ＜１＞がアクティブになる。このような方式で、順次入力されるタイミング信号（Ｒ／Ｗ＿ＣＮＴ）に対応して出力制御信号（Ｒ＜０：８＞）のうちでアクティブになる信号ビット（Ｂｉｔ）が順次シフトされる。
【００８７】
保存／出力部５００が、出力制御信号（Ｒ＜０：８＞）によって複数のラッチ（ＬＴ１〜ＬＴ９）に保存されたカラムアドレス（ＴＬＡ＜０＞）を、タイミング調整されたカラムアドレス（ＡＴＣＤ＜０＞）として出力する。
【００８８】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【符号の説明】
【００８９】
１００  アドレス出力タイミング制御回路
２００  タイミング信号生成部
２１０  第１デコーダー
２２０  第２デコーダー
２３０  選択部
２４０  タイミング調整部
２５０  ライトタイミング調整部
２６０  リードタイミング調整部
２７０  組合部
３００  保存制御信号生成部
４００  出力制御信号生成部
５００  保存／出力部
ＤＬＹ１〜ＤＬＹ８  遅延器
ＭＵＸ１〜ＭＵＸ８  多重化器
【図１】
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【図２】
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【図３】
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【図４】
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