(57)【要約】【課題】  不良検出率を向上させた半導体メモリ装置のテスト回路及びリペア効率性を向上させた半導体メモリ装置を提供する。【解決手段】  第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第１の不良検出部と、第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて当該メモリセルグループの不良の可否を検出する第２の不良検出部と、複数の第１及び第２のテストデータ信号を共通的に組み合わせて第１及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、第１及び第２の不良検出部の不良検出結果に応じて、第１及び第２の不良検出部の不良検出結果または共通不良検出部の不良検出結果を最終不良検出結果として出力する不良判断部とを備える。【選択図】図１
2011238330.tif 000002
【特許請求の範囲】
【請求項１】
第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて、前記第１のメモリブロックのメモリセルグループの不良の可否を検出する第１の不良検出部と、
第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて、前記第２のメモリブロックのメモリセルグループの不良の可否を検出する第２の不良検出部と、
前記複数の第１のテストデータ信号及び前記複数の第２のテストデータ信号を共通的に組み合わせて、前記第１のメモリブロック及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、
前記第１の不良検出部及び第２の不良検出部の不良検出結果に応じて、前記第１の不良検出部及び第２の不良検出部の不良検出結果または前記共通不良検出部の不良検出結果を最終不良検出結果として出力する不良判断部と、
を備えることを特徴とする半導体メモリ装置のテスト回路。
【請求項２】
前記共通不良検出部が、前記第１のメモリブロックのメモリセルグループ及び前記第２のメモリブロックのメモリセルグループのうち、いずれか１つのみが不良であっても、前記第１のメモリブロック及び第２のメモリブロックのメモリセルグループが全て不良という検出結果を出力することを特徴とする請求項１に記載の半導体メモリ装置のテスト回路。
【請求項３】
前記不良判断部が、前記第１の不良検出部及び前記第２の不良検出部のうち、いずれか１つが該当メモリブロックのメモリセルグループの不良を検出すれば、不良を検出した不良検出部の検出結果を最終不良検出結果として出力し、前記第１の不良検出部及び前記第２の不良検出部が全て該当メモリブロックのメモリセルグループの不良がないことを検出すれば、前記共通不良検出部の不良検出結果を最終不良検出結果として出力することを特徴とする請求項１に記載の半導体メモリ装置のテスト回路。
【請求項４】
前記第１の不良検出部が、
前記複数の第１のテストデータ信号を各々割り当てられた数の分だけ組み合わせて複数の第１のサブ不良検出信号を出力する複数の第１のサブ不良検出部と、
前記複数の第１のサブ不良検出信号を全て組み合わせて第１の不良検出信号を出力する信号組み合わせ部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置のテスト回路。
【請求項５】
前記第２の不良検出部が、
前記複数の第２のテストデータ信号を各々割り当てられた数の分だけ組み合わせて複数の第２のサブ不良検出信号を出力する複数の第２のサブ不良検出部と、
前記複数の第２のサブ不良検出信号を全て組み合わせて第２の不良検出信号を出力する信号組み合わせ部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置のテスト回路。
【請求項６】
前記共通不良検出部が、
前記複数の第１のテストデータ信号及び第２のテストデータ信号を各々割り当てられた数の分だけ組み合わせて複数のサブ共通不良検出信号を出力する複数のサブ共通不良検出部と、
前記複数のサブ共通不良検出信号を全て組み合わせて共通不良検出信号を出力する信号組み合わせ部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置のテスト回路。
【請求項７】
前記不良判断部が、
前記第１の不良検出部から出力される第１の不良検出信号と、前記第２の不良検出部から出力される第２の不良検出信号と、前記共通不良検出部から出力される共通不良検出信号とを全て組み合わせて不良組み合わせ信号を出力する不良検出組み合わせ部と、
前記不良組み合わせ信号及び前記第１の不良検出信号を組み合わせて第１の最終不良検出信号を出力する第１の信号出力部と、
前記不良組み合わせ信号及び前記第２の不良検出信号を組み合わせて第２の最終不良検出信号を出力する第２の信号出力部と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置のテスト回路。
【請求項８】
第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて、前記第１のメモリブロックのメモリセルグループの不良の可否を検出する第１の不良検出部と、
第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて、前記第２のメモリブロックのメモリセルグループの不良の可否を検出する第２の不良検出部と、
前記複数の第１のテストデータ信号及び前記複数の第２のテストデータ信号を共通的に組み合わせて、前記第１のメモリブロック及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、
モード選択信号の制御によって、前記第１の不良検出部及び第２の不良検出部の不良検出結果または前記共通不良検出部の不良検出結果を最終不良検出結果として出力する選択部と、
を備えることを特徴とする半導体メモリ装置のテスト回路。
【請求項９】
前記共通不良検出部が、前記第１のメモリブロックのメモリセルグループ及び前記第２のメモリブロックのメモリセルグループのうち、いずれか１つのみが不良であっても、前記第１のメモリブロック及び第２のメモリブロックのメモリセルグループが全て不良という検出結果を出力することを特徴とする請求項８に記載の半導体メモリ装置のテスト回路。
【請求項１０】
前記第１の不良検出部が、
前記複数の第１のテストデータ信号を各々割り当てられた数の分だけ組み合わせて複数の第１のサブ不良検出信号を出力する複数の第１のサブ不良検出部と、
前記複数の第１のサブ不良検出信号を全て組み合わせて第１の不良検出信号を出力する信号組み合わせ部と、
を備えることを特徴とする請求項８に記載の半導体メモリ装置のテスト回路。
【請求項１１】
前記第２の不良検出部が、
前記複数の第２のテストデータ信号を各々割り当てられた数の分だけ組み合わせて複数の第２のサブ不良検出信号を出力する複数の第２のサブ不良検出部と、
前記複数の第２のサブ不良検出信号を全て組み合わせて第２の不良検出信号を出力する信号組み合わせ部と、
を備えることを特徴とする請求項８に記載の半導体メモリ装置のテスト回路。
【請求項１２】
前記共通不良検出部が、
前記複数の第１のテストデータ信号及び第２のテストデータ信号を各々割り当てられた数の分だけ組み合わせて複数のサブ共通不良検出信号を出力する複数のサブ共通不良検出部と、
前記複数のサブ共通不良検出信号を全て組み合わせて共通不良検出信号を出力する信号組み合わせ部と、
を備えることを特徴とする請求項８に記載の半導体メモリ装置のテスト回路。
【請求項１３】
前記選択部が、前記モード選択信号が活性化されると、前記共通不良検出部から出力される共通不良検出信号を最終不良検出信号として出力し、前記モード選択信号が非活性化されると、前記第１の不良検出部から出力される第１の不良検出信号及び前記第２の不良検出部から出力される第２の不良検出信号を最終不良検出信号として出力する複数のスイチング部を備えることを特徴とする請求項８に記載の半導体メモリ装置のテスト回路。
【請求項１４】
第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて、前記第１のメモリブロックのメモリセルグループの不良の可否を検出する第１の不良検出部と、
第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて、前記第２のメモリブロックのメモリセルグループの不良の可否を検出する第２の不良検出部と、
前記複数の第１のテストデータ信号及び前記複数の第２のテストデータ信号を共通的に組み合わせて、前記第１のメモリブロック及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、
前記第１の不良検出部及び第２の不良検出部の不良検出結果及び前記共通不良検出部の不良検出結果のうち、いずれか１つを最終不良検出結果として出力する不良判断部と、
複数のリダンダンシメモリセルグループを備えるリダンダンシメモリブロックと、
前記不良判断部から出力される最終不良検出結果に基づいて、前記第１のメモリブロック及び第２のメモリブロックをリダンダンシメモリセルグループでリペアするリペア部と、
を備えることを特徴とする半導体メモリ装置。
【請求項１５】
前記不良判断部が、
前記第１の不良検出部及び第２の不良検出部の不良検出結果に応じて、前記第１の不良検出部及び第２の不良検出部の不良検出結果または前記共通不良検出部の不良検出結果を最終不良検出結果として出力することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記不良判断部が、前記第１の不良検出部及び前記第２の不良検出部のうち、いずれか１つが該当メモリブロックのメモリセルグループの不良を検出すれば、不良を検出した不良検出部の検出結果を最終不良検出結果として出力し、前記第１の不良検出部及び前記第２の不良検出部が全て該当メモリブロックのメモリセルグループの不良がないことを検出すれば、前記共通不良検出部の不良検出結果を最終不良検出結果として出力することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記リペア部が、前記不良判断部が前記第１の不良検出部または前記第２の不良検出部の不良検出結果を最終不良検出結果として出力すれば、不良と判断されたメモリブロックのメモリセルグループのみをリダンダンシメモリセルグループに置き換える動作を行い、前記不良判断部が前記共通不良検出部の不良検出結果を最終不良検出結果として出力すれば、前記第１のメモリブロック及び第２のメモリブロックの該当メモリセルグループを同時にリダンダンシメモリセルグループに置き換える動作を行うことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１８】
前記不良判断部が、モード選択信号の制御によって、前記第１の不良検出部及び第２の不良検出部の不良検出結果または前記共通不良検出部の不良検出結果を最終不良検出結果として出力することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１９】
前記共通不良検出部が、前記第１のメモリブロックのメモリセルグループ及び前記第２のメモリブロックのメモリセルグループのうち、いずれか１つのみが不良であっても、前記第１のメモリブロック及び第２のメモリブロックのメモリセルグループが全て不良という検出結果を出力することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項２０】
前記第１の不良検出部が、
前記複数の第１のテストデータ信号を各々割り当てられた数の分だけ組み合わせて複数の第１のサブ不良検出信号を出力する複数の第１のサブ不良検出部と、
前記複数の第１のサブ不良検出信号を全て組み合わせて第１の不良検出信号を出力する信号組み合わせ部と、
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項２１】
前記第２の不良検出部が、
前記複数の第２のテストデータ信号を各々割り当てられた数の分だけ組み合わせて複数の第２のサブ不良検出信号を出力する複数の第２のサブ不良検出部と、
前記複数の第２のサブ不良検出信号を全て組み合わせて第２の不良検出信号を出力する信号組み合わせ部と、
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項２２】
前記共通不良検出部が、
前記複数の第１のテストデータ信号及び第２のテストデータ信号を各々割り当てられた数の分だけ組み合わせて複数のサブ共通不良検出信号を出力する複数のサブ共通不良検出部と、
前記複数のサブ共通不良検出信号を全て組み合わせて共通不良検出信号を出力する信号組み合わせ部と、
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項２３】
前記不良判断部が、
前記第１の不良検出部から出力される第１の不良検出信号と、前記第２の不良検出部から出力される第２の不良検出信号と、前記共通不良検出部から出力される共通不良検出信号とを全て組み合わせて不良組み合わせ信号を出力する不良検出組み合わせ部と、
前記不良組み合わせ信号及び前記第１の不良検出信号を組み合わせて第１の最終不良検出信号を出力する第１の信号出力部と、
前記不良組み合わせ信号及び前記第２の不良検出信号を組み合わせて第２の最終不良検出信号を出力する第２の信号出力部と、
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、不良を検出してリペアする技術に関する。
【背景技術】
【０００２】
半導体メモリ装置の高集積化技術の発展にともない、１つの半導体メモリ装置に入るメモリセルと信号線の数が急激に増加している。半導体メモリ装置は、限定された空間内で集積するため、内部回路の線幅が狭くなり、メモリセルの大きさも次第に小さくなっている。上記のような理由で、半導体メモリ装置のメモリセルの不良可能性が高くなるが、セルの欠陥があるにもかかわらず、期待する容量を有したメモリが高い歩留まりを有して出荷され得ることは、半導体メモリ装置の内部に不良メモリセルを救済するリダンダンシ回路及びリペア回路があるためである。
【０００３】
一般に、ウエハ工程が終了すると、各種テストを行うようになるが、不良と読み取られたメモリセルのうち、修理が可能な場合、リダンダンシメモリセルに置き換える方式などによって不良を救済するようになる。これにより、不良メモリセルに該当するアドレスが入力されると、リダンダンシメモリセルに代替されて半導体メモリ装置は正常な動作を行うようになる。
【０００４】
一方、圧縮テストは、テスト時間を減少させるために利用している。圧縮テストは、複数のメモリセルに同じデータの書き込み動作を行い、読み出し動作時、複数のメモリセルのデータを圧縮して出力する過程を介して行われる。半導体メモリ装置は、複数のメモリブロックに区分されているが、圧縮テストをどのようなメモリブロック単位で行い、データをどのように組み合わせるのかによって不良検出率及びリペア効率性が決定される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７１２６８６５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、不良検出率を向上させた半導体メモリ装置のテスト回路を提供することにある。
また、本発明の目的は、リペア効率性を向上させた半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００７】
そこで、上記の目的を達成するための本発明に係る半導体メモリ装置のテスト回路は、第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて、前記第１のメモリブロックのメモリセルグループの不良の可否を検出する第１の不良検出部と、第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて、前記第２のメモリブロックのメモリセルグループの不良の可否を検出する第２の不良検出部と、前記複数の第１のテストデータ信号及び前記複数の第２のテストデータ信号を共通的に組み合わせて、前記第１のメモリブロック及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、前記第１の不良検出部及び第２の不良検出部の不良検出結果に応じて、前記第１の不良検出部及び第２の不良検出部の不良検出結果または前記共通不良検出部の不良検出結果を最終不良検出結果として出力する不良判断部とを備えることを特徴とする。
【０００８】
また、上記の目的を達成するための本発明に係る半導体メモリ装置のテスト回路は、第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて、前記第１のメモリブロックのメモリセルグループの不良の可否を検出する第１の不良検出部と、第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて、前記第２のメモリブロックのメモリセルグループの不良の可否を検出する第２の不良検出部と、前記複数の第１のテストデータ信号及び前記複数の第２のテストデータ信号を共通的に組み合わせて、前記第１のメモリブロック及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、モード選択信号の制御によって、前記第１の不良検出部及び第２の不良検出部の不良検出結果または前記共通不良検出部の不良検出結果を最終不良検出結果として出力する選択部とを備えることを特徴とする。
【０００９】
さらに、上記の目的を達成するための本発明に係る半導体メモリ装置は、第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号を組み合わせて、前記第１のメモリブロックのメモリセルグループの不良の可否を検出する第１の不良検出部と、第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号を組み合わせて、前記第２のメモリブロックのメモリセルグループの不良の可否を検出する第２の不良検出部と、前記複数の第１のテストデータ信号及び前記複数の第２のテストデータ信号を共通的に組み合わせて、前記第１のメモリブロック及び第２のメモリブロックのメモリセルグループの不良の可否を検出する共通不良検出部と、前記第１の不良検出部及び第２の不良検出部の不良検出結果及び前記共通不良検出部の不良検出結果のうち、いずれか１つを最終不良検出結果として出力する不良判断部と、複数のリダンダンシメモリセルグループを備えるリダンダンシメモリブロックと、前記不良判断部から出力される最終不良検出結果に基づいて、前記第１のメモリブロック及び第２のメモリブロックをリダンダンシメモリセルグループでリペアするリペア部とを備えることを特徴とする。
【発明の効果】
【００１０】
テスト部を含む半導体メモリ装置は不良判定のエラーを減少させることができ、不良が発生した部分のみをリダンダンシメモリセルに置き換えることができるので、リペア効率が向上する。
また、第１の不良検出部及び第２の不良検出部が誤った判定をしても、共通不良検出部の検出結果を出力して判定のエラーを減少させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る半導体メモリ装置の概念図である。
【図２】図１のテスト部の第１の実施形態に係る構成図である。
【図３】図２のテスト部の動作を示した真理表である。
【図４】図１のテスト部の第２の実施形態に係る構成図である。
【図５】図４のテスト部の動作を示した真理表である。
【図６】図１のテスト部の第３の実施形態に係る構成図である。
【図７】図１のテスト部の第４の実施形態に係る構成図である。
【発明を実施するための形態】
【００１２】
以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を添付した図面を参照して説明する。
参考的に、図面及び詳細な説明において、素子、ブロックなどを呼ぶときに使用する用語、記号、符号などは、必要に応じて細部単位別に表記することもできるので、同じ用語、記号、符号が全体回路で同じ素子などを呼ばないこともあることに留意しよう。一般的に、回路の論理信号及び２進データ値は、電圧レベルに対応してハイレベル（ＨＩＧＨ  ＬＥＶＥＬ、Ｈ）またはローレベル（ＬＯＷ  ＬＥＶＥＬ、Ｌ）に区分し、各々「１」と「０」などに表現することもある。また、必要に応じて追加的にハイインピーダンス（ｈｉｇｈ  ｉｍｐｅｄａｎｃｅ、Ｈｉ−Ｚ）状態などを有することができると定義し記述する。
【００１３】
図１は、本発明の一実施形態に係る半導体メモリ装置の概念図である。
本実施形態に係る半導体メモリ装置は、提案しようとする技術的な思想を明確に説明するための簡略な構成のみを含んでいる。
同図に示すように、半導体メモリ装置は、複数のメモリブロック１００Ａ、１００Ｂと、テスト部２００と、リペア部３００と、リダンダンシメモリブロック４００とを備える。
上記のように構成される半導体メモリ装置の細部構成と主な動作を説明すれば、次のとおりである。
【００１４】
複数のメモリブロック１００Ａ、１００Ｂは、第１のメモリブロック１００Ａと第２のメモリブロック１００Ｂとに区分される。また、第１のメモリブロック１００Ａは、第１のサブメモリブロック及び第２のサブメモリブロックに区分され、各々のサブメモリブロックは複数のメモリセルを備えている。なお、第２のメモリブロック１００Ｂは、第３のサブメモリブロック及び第４のサブメモリブロックに区分され、各々のサブメモリブロックは複数のメモリセルを備えている。一般的に、複数のメモリセルはグループ単位でデータを入出力するようになる。
【００１５】
第１のメモリブロック１００Ａに割り当てられた複数のビットライン感知増幅部ＢＬＳＡ１＿１〜ＢＬＳＡ１＿８は、ビットライン（Ｂｉｔ  Ｌｉｎｅ、ＢＬ）を介して第１のサブメモリブロック及び第２のサブメモリブロックのメモリセルとデータ交換をするようになる。複数のビットライン感知増幅部ＢＬＳＡ１＿１〜ＢＬＳＡ１＿８は、データ読み出し動作状態でビットラインを介して伝達されるメモリセルのデータを感知増幅して外部に出力する。また、複数のビットライン感知増幅部ＢＬＳＡ１＿１〜ＢＬＳＡ１＿８は、データ書き込み動作状態で外部のデータをビットラインを介してメモリセルに伝達する。参考的に、本実施形態において半導体メモリ装置は、オープンビットライン（ｏｐｅｎ  ｂｉｔ  ｌｉｎｅ）形態で設計されている。したがって、代表的に第１のメモリブロック１００Ａの第２のビットライン感知増幅部ＢＬＳＡ１＿２を説明すると、第２のビットライン感知増幅部ＢＬＳＡ１＿２の正ビットラインＢＬ２は、第１のサブメモリブロックに割り当てられており、第２のビットライン感知増幅部ＢＬＳＡ１＿２の負ビットラインＢＬ２Ｂは、第２のサブメモリブロックに割り当てられている。
【００１６】
一方、第２のメモリブロック１００Ｂは、第１のメモリブロック１００Ａと同様な形態で構成されるので、これに対する説明を省略する。
圧縮テストが行われると、同じテストデータが選択されたメモリセルグループに格納され、再度、メモリセルグループから出力される複数のテストデータ信号が圧縮されて出力される。リペア関連回路は、このような圧縮された不良検出結果を介して該当メモリセルグループをリダンダンシメモリセルグループに置き換える作業を行う。
【００１７】
テスト部２００は、第１のメモリブロック１００Ａのメモリセルグループから出力される複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８と第２のメモリブロック１００Ｂのメモリセルグループから出力される複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８とによって該当メモリセルグループの不良の可否を検出するようになる。
【００１８】
また、リペア部３００は、テスト部２００の検出結果に基づいて、不良と判定されたメモリセルグループをリダンダンシメモリブロック４００のリダンダンシメモリセルグループに置き換える作業を行う。リダンダンシメモリブロック４００は、複数のリダンダンシメモリセルグループを備えている。参考的に、図１の概念図では、リダンダンシメモリブロック４００とメモリブロック１００Ａ、１００Ｂとを区分しているが、メモリブロック１００Ａ、１００Ｂの内部に複数のリダンダンシメモリセルグループが配置され得る。
【００１９】
図２は、図１のテスト部の第１の実施形態に係る構成図である。
同図に示すように、テスト部は、第１のメモリブロック１００Ａのメモリセルグループから出力される複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８及び第２のメモリブロック１００Ｂのメモリセルグループから出力される複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８を共通的に組み合わせて第１のメモリブロック及び第２のメモリブロック１００Ａ、１００Ｂの該当メモリセルグループの不良の可否を同時に検出する。
【００２０】
テスト部は、第１のメモリブロック１００Ａのメモリセルグループ及び第２のメモリブロック１００Ｂのメモリセルグループのうち、いずれか１つのメモリセルが不良であっても、前記第１のメモリブロック及び第２のメモリブロック１００Ａ、１００Ｂのメモリセルグループが全て不良という検出結果を出力する。
【００２１】
ここで、テスト部は、複数のサブ共通不良検出部２１＿１〜２１＿４と、信号組み合わせ部２１＿５とで構成される。複数のサブ共通不良検出部２１＿１〜２１＿４は、複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８及び複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８を各々割り当てられた数の分だけ組み合わせて複数のサブ共通不良検出信号ＤＥＴ＿Ｃ１Ｂ〜ＤＥＴ＿Ｃ４Ｂを出力する。複数のサブ共通不良検出部２１＿１〜２１＿４は、各々同じ構造で構成されて同じ動作を行うので、代表的に第１のサブ共通不良検出部２１＿１について説明する。
【００２２】
第１のサブ共通不良検出部２１＿１は、排他的否定論理和ロジック部で構成される。ここで、排他的否定論理和ロジック部は、論理積手段ＡＮＤ１と、否定論理和手段ＮＯＲ１と、論理和手段ＯＲ１とで構成される。
【００２３】
第１のサブ共通不良検出部２１＿１は、第１のメモリブロック１００Ａから出力される複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８のうち、自分に割り当てられた２個のテストデータ信号Ｄ１＿２、Ｄ１＿６と、第２のメモリブロック１００Ｂから出力される複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８のうち、自分に割り当てられた２個のテストデータ信号Ｄ２＿２、Ｄ２＿６とを排他的否定論理和して第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１Ｂとして出力する。したがって、４個のテストデータ信号Ｄ１＿２、Ｄ１＿６、Ｄ２＿２、Ｄ２＿６が全て同じデータ値を有すると、第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１Ｂはハイレベルに非活性化される。これは、不良が検出されていないことを意味する。一方、４個のテストデータ信号Ｄ１＿２、Ｄ１＿６、Ｄ２＿２、Ｄ２＿６のうち、いずれか１つが異なるデータ値を有すると、第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１Ｂはローレベルに活性化される。これは、不良が検出されたことを意味する。参考的に、４個のテストデータ信号Ｄ１＿２、Ｄ１＿６、Ｄ２＿２、Ｄ２＿６を組み合わせて不良を検出するので、このようなテストを４ビット圧縮テストと記述することもある。
【００２４】
信号組み合わせ部２１＿５は、複数のサブ共通不良検出信号ＤＥＴ＿Ｃ１Ｂ〜ＤＥＴ＿Ｃ４Ｂを全て組み合わせて共通不良検出信号ＤＥＴ＿ＣＯＵＴＢを出力する。信号組み合わせ部２１＿５は、複数のサブ共通不良検出信号ＤＥＴ＿Ｃ１Ｂ〜ＤＥＴ＿Ｃ４Ｂを論理積して共通不良検出信号ＤＥＴ＿ＣＯＵＴＢを出力する。本実施形態において信号組み合わせ部２１＿５は、論理積手段ＡＮＤ０で構成されている。ここで、第２のサブ共通不良検出信号ＤＥＴ＿Ｃ２Ｂないし第４のサブ共通不良検出信号ＤＥＴ＿Ｃ４Ｂが全てハイレベルに非活性化され、第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１Ｂのみがローレベルに活性化されたと仮定すれば、共通不良検出信号ＤＥＴ＿ＣＯＵＴＢはローレベルに活性化されて第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂの該当メモリセルグループが不良という検出結果を出力する。すなわち、第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１Ｂないし第４のサブ共通不良検出信号ＤＥＴ＿Ｃ４Ｂのうち、いずれか１つでもローレベルに活性化されると、共通不良検出信号ＤＥＴ＿ＣＯＵＴＢはローレベルに活性化されて、第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂの該当メモリセルグループが不良という検出結果を出力する。
【００２５】
したがって、共通不良検出信号ＤＥＴ＿ＣＯＵＴＢによってリペア動作を行うときは、第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂの該当メモリセルグループを同時にリダンダンシメモリセルグループに置き換えるようになる。このようなリペア動作は、第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂのメモリセルグループのうち、いずれか１つが不良と検出されれば、第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂに該当する２個のメモリセルグループを同時にリダンダンシメモリセルグループに置き換えるようになる。
【００２６】
図３は、図２のテスト部の動作を示した真理表である。
図３は、第１のサブ共通不良検出部２１＿１の内部動作に対する結果を示したものであって、図３の真理表及び図２を参照して内部動作を説明する。４個のテストデータ信号Ｄ１＿２、Ｄ１＿６、Ｄ２＿２、Ｄ２＿６が全て「０」として出力されるときに正常と仮定する。
【００２７】
まず、４個のテストデータ信号Ｄ１＿２、Ｄ１＿６、Ｄ２＿２、Ｄ２＿６が全て「０」であれば、第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１Ｂがハイレベルに非活性化されて不良が検出されていないことを出力する。
【００２８】
次に、４個のテストデータ信号Ｄ１＿２、Ｄ１＿６、Ｄ２＿２、Ｄ２＿６のうち、いずれか１つでも「１」であれば、第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１Ｂがローレベルに活性化されて不良が検出されたことを出力する。
【００２９】
次に、４個のテストデータ信号Ｄ１＿２、Ｄ１＿６、Ｄ２＿２、Ｄ２＿６が全て「１」である場合、不良が検出されなければならないが、第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１Ｂがハイレベルに非活性化されて正常という検出結果を出力する。４ビット圧縮テストがこのように誤った判定をするようになる確率は算術的に６．２５％であるが、４個のテストデータ信号Ｄ１＿２、Ｄ１＿６、Ｄ２＿２、Ｄ２＿６は、互いに隣接していないメモリセルから出力される信号であるから、全て不良メモリセルである確率は非常に低い。
【００３０】
図４は、図１のテスト部の第２の実施形態に係る構成図である。
同図に示すように、テスト部は、第１の不良検出部２２＿１〜２２＿５と、第２の不良検出部２３＿１〜２３＿５とで構成される。
【００３１】
第１の不良検出部２２＿１〜２２＿５は、第１のメモリブロックのメモリセルグループから出力される複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８を組み合わせて第１のメモリブロック１００Ａのメモリセルグループの不良の可否を検出する。第１の不良検出部２２＿１〜２２＿５は、複数の第１のサブ不良検出部２２＿１〜２２＿４と、第１の信号組み合わせ部２２＿５とで構成される。複数の第１のサブ不良検出部２２＿１〜２２＿４は、複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８を各々割り当てられた数の分だけ組み合わせて複数の第１のサブ不良検出信号ＤＥＴ１＿１Ｂ〜ＤＥＴ１＿４Ｂを出力する。
【００３２】
複数の第１のサブ不良検出部２２＿１〜２２＿４は、各々同じ構造で構成されて同じ動作を行うので、代表的に１つの第１のサブ不良検出部２２＿１について説明する。
【００３３】
第１のサブ不良検出部２２＿１は、排他的否定論理和ロジック部で構成される。第１のサブ不良検出部２２＿１は、複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８のうち、自分に割り当てられた２個のテストデータ信号Ｄ１＿２、Ｄ１＿６を排他的否定論理和して第１のサブ不良検出信号ＤＥＴ１＿１Ｂとして出力する。したがって、２個のテストデータ信号Ｄ１＿２、Ｄ１＿６が全て同じデータ値を有すると、第１のサブ不良検出信号ＤＥＴ１＿１Ｂはハイレベルに非活性化される。これは、不良が検出されていないことを意味する。一方、２個のテストデータ信号Ｄ１＿２、Ｄ１＿６のうち、いずれか１つが異なるデータ値を有すると、第１のサブ不良検出信号ＤＥＴ１＿１Ｂはローレベルに活性化される。これは、不良が検出されたことを意味する。参考的に、２個のテストデータ信号Ｄ１＿２、Ｄ１＿６を組み合わせて不良を検出するので、このようなテストを２ビット圧縮テストと記述することもある。
【００３４】
第１の信号組み合わせ部２２＿５は、複数の第１のサブ不良検出信号ＤＥＴ１＿１Ｂ〜ＤＥＴ１＿４Ｂを全て組み合わせて第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂを出力する。第１の信号組み合わせ部２２＿５は、複数の第１のサブ不良検出信号ＤＥＴ１＿１Ｂ〜ＤＥＴ１＿４Ｂを論理積して第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂを出力する。本実施形態において第１の信号組み合わせ部２２＿５は、論理積手段ＡＮＤ１で構成されている。ここで、３個の第１のサブ不良検出信号ＤＥＴ１＿２Ｂ〜ＤＥＴ１＿４Ｂが全てハイレベルに非活性化され、１つの第１のサブ不良検出信号ＤＥＴ１＿１Ｂのみがローレベルに活性化されたと仮定すれば、第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂはローレベルに活性化されて第１のメモリブロック１００Ａの該当メモリセルグループが不良という検出結果を出力する。すなわち、複数の第１のサブ不良検出信号ＤＥＴ１＿２Ｂ〜ＤＥＴ１＿４Ｂのうち、いずれか１つでもローレベルに活性化されると、第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂはローレベルに活性化されて第１のメモリブロック１００Ａの該当メモリセルグループが不良という検出結果を出力する。
【００３５】
第２の不良検出部２３＿１〜２３＿５は、第２のメモリブロックのメモリセルグループから出力される複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８を組み合わせて第２のメモリブロック１００Ｂのメモリセルグループの不良の可否を検出する。第２の不良検出部２３＿１〜２３＿５は、複数の第２のサブ不良検出部２３＿１〜２３＿４と、第２の信号組み合わせ部２３＿５とで構成される。複数の第２のサブ不良検出部２３＿１〜２３＿４は、複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８を各々割り当てられた数の分だけ組み合わせて複数の第２のサブ不良検出信号ＤＥＴ２＿１Ｂ〜ＤＥＴ２＿４Ｂを出力する。
【００３６】
複数の第２のサブ不良検出部２３＿１〜２３＿４は、各々同じ構造で構成されて同じ動作を行うので、代表的に１つの第２のサブ不良検出部２３＿１について説明する。
【００３７】
第２のサブ不良検出部２３＿１は、排他的否定論理和ロジック部で構成される。第２のサブ不良検出部２３＿１は、複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８のうち、自分に割り当てられた２個のテストデータ信号Ｄ２＿２、Ｄ２＿６を排他的否定論理和して第２のサブ不良検出信号ＤＥＴ２＿１Ｂとして出力する。したがって、２個のテストデータ信号Ｄ２＿２、Ｄ２＿６が全て同じデータ値を有すると、第２のサブ不良検出信号ＤＥＴ２＿１Ｂはハイレベルに非活性化される。これは、不良が検出されていないことを意味する。一方、２個のテストデータ信号Ｄ２＿２、Ｄ２＿６のうち、いずれか１つが異なるデータ値を有すると、第２のサブ不良検出信号ＤＥＴ２＿１Ｂはローレベルに活性化される。これは、不良が検出されたことを意味する。
【００３８】
第２の信号組み合わせ部２３＿５は、複数の第２のサブ不良検出信号ＤＥＴ２＿１Ｂ〜ＤＥＴ２＿４Ｂを全て組み合わせて第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂを出力する。第２の信号組み合わせ部２３＿５は、複数の第２のサブ不良検出信号ＤＥＴ２＿１Ｂ〜ＤＥＴ２＿４Ｂを論理積して第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂを出力する。本実施形態において第２の信号組み合わせ部２３＿５は、論理積手段ＡＮＤ２で構成されている。ここで、３個の第２のサブ不良検出信号ＤＥＴ２＿２Ｂ〜ＤＥＴ２＿４Ｂが全てハイレベルに非活性化され、１つの第２のサブ不良検出信号ＤＥＴ２＿１Ｂのみがローレベルに活性化されたと仮定すれば、第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂはローレベルに活性化されて第２のメモリブロック１００Ｂの該当メモリセルグループが不良という検出結果を出力する。すなわち、複数の第２のサブ不良検出信号ＤＥＴ２＿２Ｂ〜ＤＥＴ２＿４Ｂのうち、いずれか１つでもローレベルに活性化されると、第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂはローレベルに活性化されて第２のメモリブロック１００Ｂの該当メモリセルグループが不良という検出結果を出力する。
【００３９】
したがって、第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂ及び第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂによってリペア動作を行うときは、第１のメモリブロック１００Ａの該当メモリセルグループ及び第２のメモリブロック１００Ｂの該当メモリセルグループを各々のリダンダンシメモリセルグループに置き換えるようになる。このようなリペア動作は、第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂのメモリセルグループのうち、いずれか１つが不良と検出されれば、不良が発生したメモリブロックのメモリセルグループのみをリダンダンシメモリセルグループに置き換えるようになる。
【００４０】
図５は、図４のテスト部の動作を示した真理表である。
図５は、第１のサブ不良検出部２２＿１及び第２のサブ不良検出部２３＿１の内部動作に対する結果を示したものであって、図５の真理表及び図４を参照して内部動作を説明する。２個の第１のテストデータ信号Ｄ１＿２、Ｄ１＿６が全て「０」として出力されるときに正常と仮定し、第２のサブ不良検出部２３＿１に入力される２個の第２のテストデータ信号Ｄ２＿２、Ｄ２＿６は参考的に示した。また、第１のサブ不良検出部２２＿１及び第２のサブ不良検出部２３＿１がセットで動作すると仮定する。
【００４１】
まず、２個の第１のテストデータ信号Ｄ１＿２、Ｄ１＿６が全て「０」であれば、第１のサブ不良検出信号ＤＥＴ１＿１Ｂがハイレベルに非活性化されて不良が検出されていないことを出力する。
【００４２】
次に、２個の第１のテストデータ信号Ｄ１＿２、Ｄ１＿６のうち、いずれか１つでも「１」であれば、第１のサブ不良検出信号ＤＥＴ１＿１Ｂがローレベルに活性化されて不良が検出されたことを出力する。
【００４３】
次に、２個の第１のテストデータ信号Ｄ１＿２、Ｄ１＿６が全て「１」である場合、不良が検出されなければならないが、第１のサブ不良検出信号ＤＥＴ１＿１Ｂがハイレベルに非活性化されて正常という検出結果を出力する。２ビット圧縮テストがこのように誤った判定をするようになる確率は算術的に２５％である。
【００４４】
図６は、図１のテスト部の第３の実施形態に係る構成図である。
同図に示すように、テスト部は、第１の不良検出部２４と、第２の不良検出部２５と、共通不良検出部２６と、不良判断部２７とを備える。
上記のように構成されるテスト部の細部構成と主な動作を説明すれば、次のとおりである。
【００４５】
第１の不良検出部２４は、第１のメモリブロック１００Ａのメモリセルグループから出力される複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８を組み合わせて第１のメモリブロック１００Ａのメモリセルグループの不良の可否を検出する。すなわち、第１の不良検出部２４は、複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８によって不良を検出し、不良が検出されれば、第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂをローレベルに活性化して出力する。第１の不良検出部２４は、図４のテスト部の第１の不良検出部２２＿１〜２２＿５と同様であるため、重複した説明を省略する。
【００４６】
第２の不良検出部２５は、第２のメモリブロック１００Ｂのメモリセルグループから出力される複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８を組み合わせて第２のメモリブロック１００Ｂのメモリセルグループの不良の可否を検出する。すなわち、第２の不良検出部２５は、複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８によって不良を検出し、不良が検出されれば、第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂをローレベルに活性化して出力する。第２の不良検出部２５は、図４のテスト部の第２の不良検出部２３＿１〜２３＿５と同様であるため、重複した説明を省略する。
【００４７】
共通不良検出部２６は、第１のメモリブロック１００Ａのメモリセルグループから出力される複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８及び第２のメモリブロック１００Ｂのメモリセルグループから出力される複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８を共通的に組み合わせて第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂの該当メモリセルグループの不良の可否を同時に検出する。
【００４８】
共通不良検出部２６は、第１のメモリブロック１００Ａのメモリセルグループ及び第２のメモリブロック１００Ｂのメモリセルグループのうち、いずれか１つのメモリセルが不良であっても、前記第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂのメモリセルグループが全て不良という検出結果を出力する。
【００４９】
ここで、共通不良検出部２６は、複数のサブ共通不良検出部２６＿１〜２６＿４と、信号組み合わせ部２６＿５とで構成される。複数のサブ共通不良検出部２６＿１〜２６＿４は、複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８及び複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８を各々割り当てられた数の分だけ組み合わせて複数のサブ共通不良検出信号ＤＥＴ＿Ｃ１〜ＤＥＴ＿Ｃ４を出力する。複数のサブ共通不良検出部２６＿１〜２６＿４は、各々同じ構造で構成されて同じ動作を行うので、代表的に第１のサブ共通不良検出部２６＿１について説明する。
【００５０】
第１のサブ共通不良検出部２６＿１は、排他的論理和ロジック部で構成される。ここで、排他的論理和ロジック部は、論理積手段ＡＮＤ１と、第１の否定論理和手段ＮＯＲ１と、第２の否定論理和手段ＮＯＲ２とで構成される。
【００５１】
第１のサブ共通不良検出部２６＿１は、第１のメモリブロック１００Ａから出力される複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８のうち、自分に割り当てられた２個のテストデータ信号Ｄ１＿２、Ｄ１＿６と、第２のメモリブロック１００Ｂから出力される複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８のうち、自分に割り当てられた２個のテストデータ信号Ｄ２＿２、Ｄ２＿６とを排他的論理和して第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１として出力する。したがって、４個のテストデータ信号Ｄ１＿２、Ｄ１＿６、Ｄ２＿２、Ｄ２＿６が全て同じデータ値を有すると、第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１はローレベルに非活性化される。これは、不良が検出されていないことを意味する。一方、４個のテストデータ信号Ｄ１＿２、Ｄ１＿６、Ｄ２＿２、Ｄ２＿６のうち、いずれか１つが異なるデータ値を有すると、第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１はハイレベルに活性化される。これは、不良が検出されたことを意味する。参考的に、４個のテストデータ信号Ｄ１＿２、Ｄ１＿６、Ｄ２＿２、Ｄ２＿６を組み合わせて不良を検出するので、このようなテストを４ビット圧縮テストと記述することもある。
【００５２】
信号組み合わせ部２６＿５は、複数のサブ共通不良検出信号ＤＥＴ＿Ｃ１〜ＤＥＴ＿Ｃ４を全て組み合わせて共通不良検出信号ＤＥＴ＿ＣＯＵＴを出力する。信号組み合わせ部２６＿５は、複数のサブ共通不良検出信号ＤＥＴ＿Ｃ１〜ＤＥＴ＿Ｃ４を論理和して共通不良検出信号ＤＥＴ＿ＣＯＵＴを出力する。本実施形態において信号組み合わせ部２６＿５は、論理和手段ＯＲ０で構成されている。ここで、第２のサブ共通不良検出信号ＤＥＴ＿Ｃ２ないし第４のサブ共通不良検出信号ＤＥＴ＿Ｃ４が全てローレベルに非活性化され、第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１のみがハイレベルに活性化されたと仮定すれば、共通不良検出信号ＤＥＴ＿ＣＯＵＴはハイレベルに活性化されて第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂの該当メモリセルグループが不良という検出結果を出力する。すなわち、第１のサブ共通不良検出信号ＤＥＴ＿Ｃ１ないし第４のサブ共通不良検出信号ＤＥＴ＿Ｃ４のうち、いずれか１つでもハイレベルに活性化されると、共通不良検出信号ＤＥＴ＿ＣＯＵＴはハイレベルに活性化されて第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂの該当メモリセルグループが不良という検出結果を出力する。
【００５３】
不良判断部２７は、第１の不良検出部２４及び第２の不良検出部２５の不良検出結果に応じて、第１の不良検出部２４及び第２の不良検出部２５の不良検出結果または共通不良検出部２６の不良検出結果を最終不良検出結果として出力する。不良判断部２７は、第１の不良検出部２４及び第２の不良検出部２５のうち、いずれか１つが該当メモリブロックのメモリセルグループの不良を検出すれば、不良を検出した不良検出部の検出結果を最終不良検出結果として出力する。また、不良判断部２７は、第１の不良検出部２４及び第２の不良検出部２５が全て該当メモリブロックのメモリセルグループの不良が無いことを検出すれば、共通不良検出部２６の不良検出結果を最終不良検出結果として出力する。
【００５４】
本実施形態の不良判断部２７は、不良検出組み合わせ部２７＿１と、第１の信号出力部２７＿２と、第２の信号出力部２７＿３とで構成される。
不良検出組み合わせ部２７＿１は、第１の不良検出部２４から出力される第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂと、第２の不良検出部２５から出力される第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂと、共通不良検出部２６から出力される共通不良検出信号ＤＥＴ＿ＣＯＵＴとを全て組み合わせて不良組み合わせ信号ＤＥＴＢを出力する。ここで、不良検出組み合わせ部２７＿１は、第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂと、第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂと、共通不良検出信号ＤＥＴ＿ＣＯＵＴとを否定論理積して不良組み合わせ信号ＤＥＴＢを出力する否定論理積手段ＮＡＮＤ１で構成される。
【００５５】
第１の信号出力部２７＿２は、不良組み合わせ信号ＤＥＴＢ及び第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂを組み合わせて第１の最終不良検出信号ＤＥＴ＿ＣＯＭＰ１Ｂとして出力する。ここで、第１の信号出力部２７＿２は、不良組み合わせ信号ＤＥＴＢと第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂとを論理積して第１の最終不良検出信号ＤＥＴ＿ＣＯＭＰ１Ｂを出力する論理積手段ＡＮＤ７で構成される。
【００５６】
第２の信号出力部２７＿３は、不良組み合わせ信号ＤＥＴＢ及び第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂを組み合わせて第２の最終不良検出信号ＤＥＴ＿ＣＯＭＰ２Ｂとして出力する。ここで、第２の信号出力部２７＿３は、不良組み合わせ信号ＤＥＴＢと第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂとを論理積して第２の最終不良検出信号ＤＥＴ＿ＣＯＭＰ２Ｂを出力する論理積手段ＡＮＤ８で構成される。
不良判断部２７の細部的な内部動作は、次のようになされる。
【００５７】
まず、第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂ及び第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂのうち、いずれか１つがローレベルに活性化されて第１のメモリブロック１００Ａのメモリセルグループまたは第２のメモリブロック１００Ｂのメモリセルグループで不良が発生したことを表わす場合の動作を説明する。ここでは、第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂがローレベルに活性化されて第１のメモリブロック１００Ａのメモリセルグループで実際に不良が発生したときの動作を説明する。
【００５８】
第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂがローレベルに活性化されたので、不良検出組み合わせ部２７＿１は不良組み合わせ信号ＤＥＴＢをハイレベルに出力する。したがって、第１の信号出力部２７＿２は、第１の最終不良検出信号ＤＥＴ＿ＣＯＭＰ１Ｂをローレベルに活性化して出力する。不良判断部２７は、第１の最終不良検出信号ＤＥＴ＿ＣＯＭＰ１Ｂによって第１のメモリブロック１００Ａのメモリセルグループに不良が発生したことを表わす。すなわち、不良判断部２７は、第１の不良検出部２４及び第２の不良検出部２５のうち、いずれか１つが該当メモリブロックのメモリセルグループの不良を検出すれば、共通不良検出部２６の検出結果を考慮せずに、不良を検出した不良検出部の検出結果を最終不良検出結果として出力する。
【００５９】
次に、第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂ及び第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂが全てハイレベルに非活性化されて第１のメモリブロック１００Ａのメモリセルグループまたは第２のメモリブロック１００Ｂのメモリセルグループが全て正常であることを表わす場合の動作を説明する。このとき、実際には、いずれか１つのメモリブロックで不良が発生した場合を例に挙げており、これは、２ビット圧縮テストで判定エラーが発生した場合と同様である。
【００６０】
第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂと第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂとが全てハイレベルに非活性化されたので、不良検出組み合わせ部２７＿１から出力される不良組み合わせ信号ＤＥＴＢは共通不良検出信号ＤＥＴ＿ＣＯＵＴのレベルによって決定される。このとき、共通不良検出信号ＤＥＴ＿ＣＯＵＴがハイレベルに活性化されて不良を検出したと仮定すれば、不良検出組み合わせ部２７＿１は、不良組み合わせ信号ＤＥＴＢをローレベルに出力する。したがって、第１の信号出力部２７＿２は、第１の最終不良検出信号ＤＥＴ＿ＣＯＭＰ１Ｂをローレベルに活性化して出力し、第２の信号出力部２７＿３は、第２の最終不良検出信号ＤＥＴ＿ＣＯＭＰ２Ｂをローレベルに活性化して出力する。不良判断部２７は、第１の最終不良検出信号ＤＥＴ＿ＣＯＭＰ１Ｂ及び第２の最終不良検出信号ＤＥＴ＿ＣＯＭＰ２Ｂによって第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂのメモリセルグループに不良が発生したことを出力する。すなわち、不良判断部２７は、第１の不良検出部２４及び第２の不良検出部２５が全て該当メモリブロックのメモリセルグループの不良がないことを検出すれば、共通不良検出部２６の不良検出結果を最終不良検出結果として出力する。このように、不良判断部２７は、第１の不良検出部２４及び第２の不良検出部２５が誤った判定をしても、共通不良検出部２６の検出結果を出力して判定エラーを減少させる。
【００６１】
第１の最終不良検出信号ＤＥＴ＿ＣＯＭＰ１Ｂ及び第２の最終不良検出信号ＤＥＴ＿ＣＯＭＰ２Ｂによって半導体メモリ装置のリペア動作を行うときは、不良が発生したメモリブロック単位別にリダンダンシメモリセルグループに置き換えられることができ、不良が発生したメモリブロックと同時にテストされるメモリブロックと連動して、同時にリダンダンシメモリセルグループに置き換えられることもできる。
【００６２】
すなわち、半導体メモリ装置のリペア回路は、不良判断部２７から出力される最終不良検出結果に基づいて、第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂをリペアするにあって、不良判断部２７が第１の不良検出部２４または第２の不良検出部２５の不良検出結果を最終不良検出結果として出力すれば、不良と判断されたメモリブロックのメモリセルグループのみをリダンダンシメモリセルグループに置き換える動作を行い、不良判断部２７が共通不良検出部２６の不良検出結果を最終不良検出結果として出力すれば、第１のメモリブロック１００Ａ及び第２のメモリブロック１００Ｂの該当メモリセルグループを同時にリダンダンシメモリセルグループに置き換える動作を行うようになる。したがって、図６のテスト部を含む半導体メモリ装置は、不良判定エラーを減少させることができ、不良が発生した部分のみをリダンダンシメモリセルに置き換えることもできるので、リペア効率が向上する。
【００６３】
図７は、図１のテスト部の第４の実施形態に係る構成図である。
同図に示すように、テスト回路は、第１の不良検出部２８と、第２の不良検出部２９と、共通不良検出部３０と、選択部３１とを備える。ここで、第１の不良検出部２８と、第２の不良検出部２９と、共通不良検出部３０とは、第１の実施形態ないし第３の実施形態に係るテスト部の動作を介して詳細に説明したので重複した説明を省略し、主な動作のみを記述する。
【００６４】
第１の不良検出部２８は、第１のメモリブロック１００Ａのメモリセルグループから出力される複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８を組み合わせて第１のメモリブロック１００Ａのメモリセルグループの不良の可否を検出する。すなわち、第１の不良検出部２８は、複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８によって不良を検出し、不良が検出されれば、第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂをローレベルに活性化して出力する。
【００６５】
第２の不良検出部２９は、第２のメモリブロック１００Ｂのメモリセルグループから出力される複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８を組み合わせて第２のメモリブロック１００Ｂのメモリセルグループの不良の可否を検出する。すなわち、第２の不良検出部２９は、複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８によって不良を検出し、不良が検出されれば、第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂをローレベルに活性化して出力する。
【００６６】
共通不良検出部３０は、第１のメモリブロック１００Ａのメモリセルグループから出力される複数の第１のテストデータ信号Ｄ１＿１〜Ｄ１＿８及び第２のメモリブロック１００Ｂのメモリセルグループから出力される複数の第２のテストデータ信号Ｄ２＿１〜Ｄ２＿８を共通的に組み合わせて第１のメモリブロック及び第２のメモリブロック１０Ａ、１０Ｂの該当メモリセルグループの不良の可否を同時に検出する。共通不良検出部３０は、不良が検出されれば、共通不良検出信号ＤＥＴ＿ＣＯＵＴＢをローレベルに活性化して出力する。
【００６７】
選択部３１は、モード選択信号ＭＯＤＥ＿ＳＥＬの制御によって、第１の不良検出部及び第２の不良検出部２８、２９の不良検出結果または共通不良検出部３０の不良検出結果を最終不良検出結果として出力する。モード選択信号ＭＯＤＥ＿ＳＥＬは、どのような不良検出部の不良検出結果を出力するのかを決定する一種の選択信号であり、モードレジスタセット（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ、ＭＲＳ）、またはリペア関連制御回路、若しくは外部から直接入力される信号として定義されることができる。また、モード選択信号ＭＯＤＥ＿ＳＥＬは、ウエハテストまたはパッケージテストを表わす信号として定義されることもできる。
【００６８】
選択部３１は、複数のスイッチング部ＭＵＸ１、ＭＵＸ２で構成される。複数のスイッチング部ＭＵＸ１、ＭＵＸ２は、モード選択信号ＭＯＤＥ＿ＳＥＬが活性化されると、共通不良検出部３０から出力される共通不良検出信号ＤＥＴ＿ＣＯＵＴＢを最終不良検出信号ＤＥＴ＿ＣＯＭＰ１Ｂ、ＤＥＴ＿ＣＯＭＰ２Ｂとして出力し、モード選択信号ＭＯＤＥ＿ＳＥＬが非活性化されると、第１の不良検出部２８から出力される第１の不良検出信号ＤＥＴ＿ＯＵＴ１Ｂ及び第２の不良検出部２９から出力される第２の不良検出信号ＤＥＴ＿ＯＵＴ２Ｂを最終不良検出信号ＤＥＴ＿ＣＯＭＰ１Ｂ、ＤＥＴ＿ＣＯＭＰ２Ｂとして出力する。
【００６９】
上述したように、本実施形態に係る半導体メモリ装置のテスト回路は、不良検出率を向上させることができる。また、半導体メモリ装置は、リペア効率性を向上させることができる。
【００７０】
以上、本発明の実施形態によって具体的な説明をした。参考的に、本発明の技術的思想とは直接関連がない部分であるが、本発明をより詳細に説明するために追加的な構成を含んだ実施形態を例示することができる。また、信号及び回路の活性化状態を表わすためのアクティブハイ（ａｃｔｉｖｅ  ｈｉｇｈ）またはアクティブロー（ａｃｔｉｖｅ  ｌｏｗ）の構成は実施形態によって変わることができる。なお、同じ機能を実現するために、必要に応じてトランジスタの構成は変更され得る。また、同じ機能を実現するために、必要に応じてロジックゲート（ｌｏｇｉｃ  ｇａｔｅ）の構成は変更され得る。すなわち、否定論理積手段、否定論理和手段などは、ＮＡＮＤゲート（ＮＡＮＤ  ｇａｔｅ）、ＮＯＲゲート（ＮＯＲ  ｇａｔｅ）、インバータ（ｉｎｖｅｒｔｅｒ）などの様々な組み合わせによって構成され得るであろう。このような実施の変更による具体的な説明はあまりにも場合の数が多く、これに対する変更は、通常の専門家であれば、誰でも容易に類推できるので、それに対する列挙を省略する。
【００７１】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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