(57)【要約】      （修正有）【課題】電流密度を下げるために、チップ面積に対しエミッタ電極の面積を大きくした構成を提供する。【解決手段】ｎ型Ｓｉ基板１０上に複数のＩＧＢＴセルが形成されている。それぞれのＩＧＢＴセルはゲート電極４６及び第１エミッタ電極５４を有する。下層ゲート配線１４がｎ型Ｓｉ基板１０上に形成され、ゲート電極４６に接続されている。層間絶縁膜６６が第１エミッタ電極５４及び下層ゲート配線１４を覆っている。第２エミッタ電極２０が層間絶縁膜６６上に形成され、層間絶縁膜６６の開口を介して第１エミッタ電極５４に接続されている。第２エミッタ電極２０は、層間絶縁膜６６を介して下層ゲート配線１４の上方に延在している。【選択図】図８
2011049393.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、それぞれゲート電極及び第１エミッタ電極を有する複数のＩＧＢＴセルと、
前記半導体基板上に形成され、前記ゲート電極に接続された第１ゲート配線と、
前記第１エミッタ電極及び前記第１ゲート配線を覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記層間絶縁膜の開口を介して前記第１エミッタ電極に接続された第２エミッタ電極とを備え、
前記第２エミッタ電極は、前記層間絶縁膜を介して前記第１ゲート配線の上方に延在していることを特徴とする半導体装置。
【請求項２】
前記半導体基板上に形成され、前記ゲート電極に接続され、前記層間絶縁膜に覆われた第２ゲート配線と、
前記層間絶縁膜上に形成され、前記層間絶縁膜の開口を介して前記第２ゲート配線に接続された第３ゲート配線とを更に備え、
前記第３ゲート配線の幅は前記第２ゲート配線の幅より広いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート配線及び前記第３ゲート配線は、前記半導体基板上において前記第２エミッタ電極の外側に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２ゲート配線及び前記第３ゲート配線は、前記半導体基板上において前記第２エミッタ電極の中央に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第２エミッタ電極上に形成され、Ｎｉを有する第３エミッタ電極を更に備えることを特徴とする請求項１−４の何れか１項に記載の半導体装置。
【請求項６】
前記第３エミッタ電極は、前記第２エミッタ電極側から順次形成されたＴｉ膜、Ｎｉ膜及びＡｕ膜を有することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体基板上の終端領域に形成され、前記層間絶縁膜に覆われた第１フィールドプレート電極と、
前記層間絶縁膜上に形成され、前記層間絶縁膜の開口を介して前記第１フィールドプレート電極に接続された第２フィールドプレート電極とを更に備えることを特徴とする請求項１−６の何れか１項に記載の半導体装置。
【請求項８】
前記半導体基板上の終端領域に互いに離間して形成され、前記層間絶縁膜に覆われた複数の第１フィールドプレート電極と、
前記層間絶縁膜上に形成され、隣接する前記第１フィールドプレート電極の間の領域上に配置された複数の第２フィールドプレート電極とを更に備えることを特徴とする請求項１−６の何れか１項に記載の半導体装置。
【請求項９】
前記第１フィールドプレート電極は、前記第２フィールドプレート電極より薄いことを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記第２フィールドプレート電極を覆う保護膜を更に備えることを特徴とする請求項７−９の何れか１項に記載の半導体装置。
【請求項１１】
請求項２−４の何れか１項に記載の半導体装置を製造する方法であって、
前記第１エミッタ電極、前記第１ゲート配線及び前記第２ゲート配線を同一工程で形成し、
前記第２エミッタ電極及び前記第３ゲート配線を同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７−１０の何れか１項に記載の半導体装置を製造する方法であって、
前記第１エミッタ電極、前記第１ゲート配線及び前記第１フィールドプレート電極を同一工程で形成し、
前記第２エミッタ電極及び前記第２フィールドプレート電極を同一工程で形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エミッタ電極を大きくすることができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
インバータ等の電力変換装置にＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられる（例えば、特許文献１参照）。このＩＧＢＴの動作性能を向上するために、ＩＧＢＴセルの構造の見直しやウェハ厚みの適正化などが行われてきた。しかし、これらの手段による性能向上は限界に近づきつつある。そこで、チップ面積に対するエミッタ電極の面積を大きくして電流密度を下げることが検討されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１３５５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チップを大きくせずにエミッタ電極を大きくするには、ゲートパッド、ゲート配線及び終端領域を小さくすればよい。しかし、ゲートパッドの大きさは、外部との接続面積、例えばＡｌワイヤのワイヤ径に制約される。また、ゲート配線の本数を減らすと、並列接続されたＩＧＢＴセル間のアンバランス動作に繋がる。そして、ＩＧＢＴチップの定格電流によってはＯＮとＯＦＦの切り替え時の数μｓｅｃに数Ａのゲート電流が流れる場合があるため、ゲート配線の幅はエレクトロマイグレーションの制約を受ける。また、終端領域は、縦方向のＮ−層の厚み以下にすることは原理的に不可能である。さらに、終端領域を小さくし過ぎると品質上の問題が懸念される。このため、エミッタ電極を大きくすることができなかった。
【０００５】
また、近年、トランスファーモールド技術を応用した製品が多くある。しかし、モールド樹脂と半導体基板の熱膨張係数の差により、モールド樹脂の応力によって半導体基板上の電極が経時的に剥がれ（スライド）してしまう。これを防ぐために、電極を薄膜化して、段差を小さくしている。しかし、上記のゲート配線の幅の制約や、ワイヤボンド時にセル部へのダメージが懸念されるため、電極の薄膜化には限界がある。また、ポリイミドコーティングによる配線の保護も考えられるが、コストアップの要因となる。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、第１の目的は、エミッタ電極を大きくすることができる半導体装置及びその製造方法を得るものである。本発明の第２の目的は、モールド樹脂の応力による電極のスライドを防ぐことができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【０００７】
本発明は、半導体基板と、前記半導体基板上に形成され、それぞれゲート電極及び第１エミッタ電極を有する複数のＩＧＢＴセルと、前記半導体基板上に形成され、前記ゲート電極に接続された第１ゲート配線と、前記第１エミッタ電極及び前記第１ゲート配線を覆う層間絶縁膜と、前記層間絶縁膜上に形成され、前記層間絶縁膜の開口を介して前記第１エミッタ電極に接続された第２エミッタ電極とを備え、前記第２エミッタ電極は、前記層間絶縁膜を介して前記第１ゲート配線の上方に延在していることを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明により、エミッタ電極を大きくすることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る半導体装置を示す上面図である。
【図２】図１の領域Ａにおけるｎ型Ｓｉ基板の表面を示す拡大上面図である。
【図３】図１及び図２のＢ−Ｂ´に沿った断面図である。
【図４】図１及び図２のＣ−Ｃ´に沿った断面図である。
【図５】図１のＤ−Ｄ´に沿った断面図である。
【図６】図１の領域Ｅにおけるｎ型Ｓｉ基板の表面を示す拡大上面図である。
【図７】図１及び図６のＦ−Ｆ´に沿った断面図である。
【図８】図１及び図６のＧ−Ｇ´に沿った断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１２】第１比較例に係る半導体装置を示す上面図である。
【図１３】図１２のＨ−Ｈ´に沿った断面図である。
【図１４】図１２のＩ−Ｉ´に沿った断面図である。
【図１５】本発明の実施の形態２に係る半導体装置を示す上面図である。
【図１６】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図１７】本発明の実施の形態４に係る半導体装置を示す断面図である。
【図１８】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図１９】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図２０】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図２１】第２比較例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態について図面を参照しながら説明する。同様の構成要素には同じ番号を付し、説明を省略する。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す上面図である。この半導体装置はトレンチ型のＩＧＢＴである。
【００１２】
ｎ型Ｓｉ基板１０（半導体基板）上にＡｌからなる下層ゲート配線１２，１４，１６、上層ゲート配線１８、第２エミッタ電極２０及びゲートパッド２２が形成されている。ゲート配線１２，１４，１６，１８はゲートパッド２２に接続されている。リング状の上層ゲート配線１８は、ｎ型Ｓｉ基板１０上において第２エミッタ電極２０の外側に配置されている。直線状の下層ゲート配線１２，１４，１６（第１ゲート配線）は、第２エミッタ電極２０の下方に配置されている。
【００１３】
第２エミッタ電極２０は、例えばワイヤボンドされて外部からエミッタ電流（主電流）が入力される。第２エミッタ電極２０の下には複数のＩＧＢＴセル（後述）が形成されている。ゲートパッド２２は、例えばワイヤボンドされて外部からゲート電圧が入力される。ゲート配線１２，１４，１６，１８は、並列に接続されたＩＧＢＴセルのゲート電極にゲート電圧を印加する。
【００１４】
図２は、図１の領域Ａにおけるｎ型Ｓｉ基板の表面を示す拡大上面図である。図３は、図１及び図２のＢ−Ｂ´に沿った断面図である。図４は、図１及び図２のＣ−Ｃ´に沿った断面図である。図５は、図１のＤ−Ｄ´に沿った断面図である。
【００１５】
第２エミッタ電極２０の下方領域は、ｎ型Ｓｉ基板１０上に複数のＩＧＢＴセル２４が形成されたセル領域である。このセル領域から外側に向かってｎ型Ｓｉ基板１０の上面にリング状のｐウェル２６，２８，３０，３２及びチャンネルストッパ３４が形成されている。このうちｐウェル２８，３０，３２及びチャンネルストッパ３４はｎ型Ｓｉ基板１０の終端領域に形成されている。
【００１６】
セル領域においてｎ型Ｓｉ基板１０の上面にｐ型ベース領域３６が選択的に形成されている。このｐ型ベース領域３６内にｎ＋型エミッタ領域３８及びｐ＋型領域４０が選択的に形成されている。
【００１７】
ｐ型ベース領域３６を貫通するようにトレンチ４２が形成されている。トレンチ４２内にゲート絶縁膜４４が形成されている。ゲート絶縁膜４４上にゲート電極４６が形成されている。トレンチ４２に沿ってｐ型ベース領域３６にチャネルが形成される。
【００１８】
ｎ型Ｓｉ基板１０上に酸化膜４８（絶縁膜）が形成されている。ｐウェル２６上に酸化膜４８を介してゲート電極５０が形成されている。このゲート電極５０は酸化膜４８の開口を介して複数のＩＧＢＴセル２４のゲート電極４６に接続されている。ゲート電極５０は層間絶縁膜５２に覆われている。層間絶縁膜５２上にＡｌからなる第１エミッタ電極５４、下層ゲート配線５６（第２ゲート配線）及び第１フィールドプレート電極５８，６０，６２，６４が形成されている。ただし、第１フィールドプレート電極５８，６０，６２，６４は、ｎ型Ｓｉ基板１０の終端領域に形成されている。
【００１９】
第１エミッタ電極５４は、酸化膜４８及び層間絶縁膜５２の開口を介してｎ＋型エミッタ領域３８及びｐ＋型領域４０に接続されている。下層ゲート配線５６は、層間絶縁膜５２の開口を介してゲート電極５０に接続されている。第１フィールドプレート電極５８，６０，６２，６４は、酸化膜４８及び層間絶縁膜５２の開口を介してそれぞれｐウェル２８，３０，３２及びチャンネルストッパ３４に接続されている。
【００２０】
第１エミッタ電極５４、下層ゲート配線５６及び第１フィールドプレート電極５８，６０，６２，６４は層間絶縁膜６６に覆われている。層間絶縁膜５２上にＡｌからなる第２エミッタ電極２０、上層ゲート配線１８（第３ゲート配線）及び第２フィールドプレート電極６８が形成されている。第２エミッタ電極２０、上層ゲート配線１８及び第２フィールドプレート電極６８は、層間絶縁膜６６の開口を介してそれぞれ第１エミッタ電極５４、下層ゲート配線５６及び第１フィールドプレート電極５８に接続されている。上層ゲート配線１８及び第２フィールドプレート電極６８は窒化ケイ素のような半絶縁性の保護膜７０に覆われている。なお、上層ゲート配線１８の幅は下層ゲート配線５６の幅より広く、第２フィールドプレート電極６８は第１フィールドプレート電極５８，６０，６２，６４より厚い。
【００２１】
ｎ型Ｓｉ基板１０の下面にｐ型コレクタ領域７２が形成されている。ｐ型コレクタ領域７２にコレクタ電極７４が接続されている。コレクタ電極７４は、基板側から順にＡｌ層７６、Ｔｉ層７８、Ｎｉ層８０及びＡｕ層８２を積層したものである。
【００２２】
図６は、図１の領域Ｅにおけるｎ型Ｓｉ基板の表面を示す拡大上面図である。図７は、図１及び図６のＦ−Ｆ´に沿った断面図である。図８は、図１及び図６のＧ−Ｇ´に沿った断面図である。
【００２３】
ｎ型Ｓｉ基板１０上に直線状のｐウェル８４が形成されている。このｐウェル８４の両側に複数のＩＧＢＴセル２４が形成されている。ｐウェル８４上に酸化膜４８を介して直線状のゲート電極８６が形成されている。このゲート電極８６は酸化膜４８の開口を介して複数のＩＧＢＴセル２４のゲート電極４６に接続されている。ゲート電極８６は層間絶縁膜５２に覆われている。層間絶縁膜５２上に第１エミッタ電極５４及び直線状の下層ゲート配線１４が形成されている。下層ゲート配線１４は、層間絶縁膜５２の開口を介してゲート電極８６に接続されている。下層ゲート配線１４の両側において第１エミッタ電極５４が酸化膜４８及び層間絶縁膜５２の開口を介してｎ＋型エミッタ領域３８及びｐ＋型領域４０に接続されている。第２エミッタ電極２０は、層間絶縁膜６６を介して下層ゲート配線１４の上方に延在している。従って、下層ゲート配線１４は、第２エミッタ電極２０で覆われており、露出していない。
【００２４】
本実施の形態に係る半導体装置の製造方法について説明する。図９−１１は、本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【００２５】
まず、図９に示すように、ｎ型Ｓｉ基板１０の上面に拡散領域を形成する。そして、ｎ型Ｓｉ基板１０上に酸化膜４８を形成する。ｐウェル２６（８４）上に酸化膜４８を介してゲート電極５０（８６）を形成する。
【００２６】
次に、図１０に示すように、層間絶縁膜５２をデポなどにより形成し、酸化膜４８及び層間絶縁膜５２に選択的に開口を形成する。そして、アルミなどの導電性材料をスパッタや蒸着により成膜し、選択的にエッチングして第１エミッタ電極５４、下層ゲート配線５６（１２，１４，１６）及び第１フィールドプレート電極５８，６０，６２，６４を同一工程で形成する。
【００２７】
次に、図１１に示すように、層間絶縁膜６６をデポなどにより形成し、層間絶縁膜６６に選択的に開口を形成する。そして、アルミなどの導電性材料をスパッタや蒸着により成膜し、選択的にエッチングして第２エミッタ電極２０、上層ゲート配線１８及び第２フィールドプレート電極６８を同一工程で形成する。その後、通常のＩＧＢＴの製造工程を経て本実施の形態に係る半導体装置が製造される。
【００２８】
本実施の形態の効果について、第１比較例と比較しながら説明する。図１２は、第１比較例に係る半導体装置を示す上面図である。図１３は、図１２のＨ−Ｈ´に沿った断面図である。図１４は、図１２のＩ−Ｉ´に沿った断面図である。
【００２９】
第１比較例では、ゲート配線、エミッタ電極及びフィールドプレート電極が１層だけである。従って、チップ中央で下層ゲート配線１２，１４，１６が露出するため、第１エミッタ電極５４が小さくなる。
【００３０】
ここで、ＩＧＢＴセルのゲート電極４６は一般的にポリシリコンからなり、Ａｌからなる下層ゲート配線１２，１４，１６に比べて抵抗が高い。従って、下層ゲート配線１２，１４，１６に近いセルとゲート配線から遠いセルでは動作タイミングにズレが生じる。このズレを減らすため、下層ゲート配線１２，１４，１６の間隔を狭くする必要がある。従って、第１エミッタ電極５４を大きくするために下層ゲート配線１２，１４，１６の本数を減らすことはできない。
【００３１】
一方、本実施の形態では、第２エミッタ電極２０は、層間絶縁膜６６を介してゲート電極５０の上方に延在している。従って、下層ゲート配線１２，１４，１６の本数を減らすことなく、第１比較例の第１エミッタ電極５４に比べて第２エミッタ電極２０を大きくすることができる。従って、第２エミッタ電極２０のエミッタ電位がチップ内で均等になるため、アンバランス動作や発振を抑制できる。
【００３２】
また、第１比較例では、下層ゲート配線１２，１４，１６が露出しているため、下層ゲート配線１２，１４，１６に接触しないようにワイヤボンドする必要がある。従って、第１エミッタ電極５４にワイヤボンドできる領域が狭い。一方、本実施の形態では、下層ゲート配線１２，１４，１６が露出していないため、第２エミッタ電極２０にワイヤボンドできる領域が広い。
【００３３】
また、本実施の形態では、上層ゲート配線１８の幅を下層ゲート配線５６の幅より広くする。これにより、チップ内の寄生ゲート抵抗を低減して、アンバランス動作を抑制できる。なお、下層ゲート配線１２，１４，１６，５６の幅はゲート電位を伝えるのに必要な幅に設定する。
【００３４】
また、終端領域にリング状のｐウェル２８，３０，３２及び第１フィールドプレート電極５８，６０，６２，６４を配置したガードリング構造を採用することで、ゲート電圧の印加時に空乏層を伸ばし、ＯＦＦ時にコレクタ・エミッタ間に掛かる電圧を保持することができる。最外周のチャネルストッパ３４は空乏層を止めるために設けられている。従って、終端領域で耐圧を保持できる。
【００３５】
また、第１比較例の場合、第１フィールドプレート電極５８，６０，６２，６４と第１エミッタ電極５４を同一工程で形成する。第１エミッタ電極５４はワイヤボンディング性の向上のために厚くする必要があるため、フィールドプレート電極５８，６０，６２，６４も厚くなる。従って、第１比較例の半導体装置をトランスファーモールドした場合、モールド樹脂とＳｉ及びＡｌの熱膨張率の違いで、第１フィールドプレート電極５８，６０，６２，６４がモールド樹脂の応力によりスライドしてしまう。
【００３６】
一方、本実施の形態では、第１フィールドプレート電極５８，６０，６２，６４と第２エミッタ電極２０を別の工程で形成しているため、第１フィールドプレート電極５８，６０，６２，６４を第２フィールドプレート電極６８より薄くすることができる。これにより、モールド樹脂の応力による電極のスライドを防ぐことができる。
【００３７】
また、第１フィールドプレート電極５８，６０，６２，６４及び第２フィールドプレート電極６８を保護膜７０で覆うことで、水分・ストレス・不純物等から保護することができる。
【００３８】
また、本実施の形態では、第１エミッタ電極５４及び下層ゲート配線１２，１４，１６，５６と第１フィールドプレート電極５８，６０，６２，６４を同一工程で形成する。そして、第２エミッタ電極２０及び上層ゲート配線１８と第２フィールドプレート電極６８を同一工程で形成する。これにより、工程を削減し、コストを低減することができる。
【００３９】
実施の形態２．
図１５は、本発明の実施の形態２に係る半導体装置を示す上面図である。図１５は実施の形態１の図１に対応する。第２エミッタ電極２０の中央（チップ中央）に配置されている下層ゲート配線１４上に上層ゲート配線８８を形成している。その他の構成は実施の形態１の構成と同様である。
【００４０】
第２エミッタ電極２０へのワイヤボンドの自由度を十分に確保できるならば、第２エミッタ電極２０の中央にも上層ゲート配線８８を形成することができる。これによりゲート抵抗を更に低減することができる。
【００４１】
実施の形態３．
図１６は、本発明の実施の形態３に係る半導体装置を示す断面図である。図１６は実施の形態１の図７に対応する。第２エミッタ電極２０上に第３エミッタ電極９０が形成されている。その他の構成は実施の形態１の構成と同様である。
【００４２】
第３エミッタ電極９０は、第２エミッタ電極２０側から順次形成されたＴｉ膜９２、Ｎｉ膜９４及びＡｕ膜９６を有する。これらの膜はスパッタや蒸着などの方法で成膜され、選択的にエッチングされる。このように第３エミッタ電極９０は、半田接合材料であるＮｉを有するため、半田接合が可能である。
【００４３】
第１比較例のように下層ゲート配線１２，１４，１６が露出していると、半田接合の自由度も阻害する。一方、本実施の形態では、第２及び第３エミッタ電極２０，９０は、層間絶縁膜６６を介してゲート電極１４の上方に延在している。従って、半田接合の自由度が上昇する。
【００４４】
また、半田接合を用いることで、ワイヤボンドを用いた場合に比べて、通電時のオン抵抗を低減できる。そして、チップとの接合面が剥離するまでの寿命を長くできる。
【００４５】
実施の形態４．
図１７は、本発明の実施の形態４に係る半導体装置を示す断面図である。図１７は、実施の形態１の図３に対応する。実施の形態１と異なる終端領域の構成についてのみ説明する。その他の構成は実施の形態１と同様である。
【００４６】
終端領域において層間絶縁膜５２上に、互いに離間したＡｌからなる第１フィールドプレート電極９８，１００，１０２が形成されている。第１フィールドプレート電極９８，１０２は、酸化膜４８及び層間絶縁膜５２の開口を介してそれぞれｐウェル２８及びチャンネルストッパ３４に接続されている。第１フィールドプレート電極９８，１００，１０２は層間絶縁膜６６に覆われている。
【００４７】
層間絶縁膜６６上に、互いに離間したＡｌからなる第２フィールドプレート電極１０４，１０６，１０８が形成されている。第２フィールドプレート電極１０４、層間絶縁膜５２の開口を介して第１フィールドプレート電極９８に接続されている。第２フィールドプレート電極１０６，１０８は、隣接する第１フィールドプレート電極９８，１００，１０２の間の領域上に配置されている。
【００４８】
このように第１フィールドプレート電極９８，１００，１０２と第２フィールドプレート電極１０４，１０６，１０８を容量結合させたフィールドプレート構造を採用している。この場合でも、実施の形態１と同様に、ゲート電圧の印加時に空乏層を伸ばし、ＯＦＦ時にコレクタ・エミッタ間に掛かる電圧を保持することができる。最外周のチャネルストッパ３４は空乏層を止めるために設けられている。従って、終端領域で耐圧を保持できる。
【００４９】
続いて、本発明の実施の形態４に係る半導体装置の製造方法について説明する。図１８−２０は、本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【００５０】
まず、図１８に示すように、ｎ型Ｓｉ基板１０の上面に拡散領域を形成する。そして、ｎ型Ｓｉ基板１０上に酸化膜４８を形成する。ｐウェル２６（８４）上に酸化膜４８を介してゲート電極５０（８６）を形成する。
【００５１】
次に、図１９に示すように、層間絶縁膜５２をデポなどにより形成し、酸化膜４８及び層間絶縁膜５２に選択的に開口を形成する。そして、アルミなどの導電性材料をスパッタや蒸着により成膜し、選択的にエッチングして第１エミッタ電極５４、下層ゲート配線５６（１２，１４，１６）及び第１フィールドプレート電極９８，１００，１０２を同一工程で形成する。
【００５２】
次に、図２０に示すように、層間絶縁膜６６をデポなどにより形成し、層間絶縁膜６６に選択的に開口を形成する。そして、アルミなどの導電性材料をスパッタや蒸着により成膜し、選択的にエッチングして第２エミッタ電極２０、上層ゲート配線１８及び第２フィールドプレート電極１０４，１０６，１０８を同一工程で形成する。その後、通常のＩＧＢＴの製造工程を経て本実施の形態に係る半導体装置が製造される。
【００５３】
本実施の形態の効果について、第２比較例と比較しながら説明する。図２１は、第２比較例に係る半導体装置を示す断面図である。第２比較例では、ゲート配線及びエミッタ電極が１層だけである。従って、第１フィールドプレート電極１１０，１１２，１１４がゲート電極５０と同一工程で形成され、第２フィールドプレート電極１１６，１１８，１２０，１２２が第１エミッタ電極５４及び下層ゲート配線５６と同一工程で形成される。よって、第１フィールドプレート電極１１０，１１２，１１４がポリシリコンからなるため、製造上の制約を受ける。
【００５４】
一方、本実施の形態では、第１フィールドプレート電極９８，１００，１０２は第１エミッタ電極５４及び下層ゲート配線５６と同一工程で形成され、第２フィールドプレート電極１０４，１０６，１０８は第２エミッタ電極２０及び上層ゲート配線１８と同一工程で形成される。よって、第１フィールドプレート電極はＡｌからなるため、製造上の制約を受けない。
【符号の説明】
【００５５】
１０  ｎ型Ｓｉ基板（半導体基板）
１２，１４，１６  下層ゲート配線（第１ゲート配線）
１８，８８  上層ゲート配線（第３ゲート配線）
２０  第２エミッタ電極
２４  ＩＧＢＴセル
４６  ゲート電極
５４  第１エミッタ電極
５６  下層ゲート配線（第２ゲート配線）
５８，６０，６２，６４，１１０，１１２，１１４  第１フィールドプレート電極
６６  層間絶縁膜
６８，１１６，１１８，１２０，１２２  第２フィールドプレート電極
７０  保護膜
９０  第３エミッタ電極
９２  Ｔｉ膜
９４  Ｎｉ膜
９６  Ａｕ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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