(57)【要約】【課題】周波数の即時調整が可能な節電型トリガー制御装置及びその方法を提供する。【解決手段】本発明に係る装置は、少なくとも２つの信号入力端を有する信号制御ユニットと、計数制御ユニットと、クロック生成器と、からなる。２つの信号入力端はそれぞれ、トリガー回数を受信し、その後対応する回数の周波数逓増トリガー信号又は周波数逓減トリガー信号を生成する。計数制御ユニットにより受信した周波数逓増トリガー信号及び周波数逓減トリガー信号を計数する。クロック生成器により計数した周波数逓増トリガー信号又は周波数逓減トリガー信号の回数に基づき、出力周波数を線形逓増又は逓減する。本発明の装置は更に、電源コントローラーを有し、出力電圧を調整する。本発明は、システムのいかなる状態下でも、外部の制御により即時にシステムの周波数／電圧を線形調整でき、節電目的が達成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
周波数の即時調整が可能な節電型トリガー制御装置であって、
少なくとも２つの信号入力端を有し、トリガー回数に基づいて、それぞれ、対応する回数の逓増トリガー信号、又は、逓減トリガー信号を生成する信号制御ユニットと、
前記信号制御ユニットに接続されて、受信した前記の逓増トリガー信号、又は、前記逓減トリガー信号の回数を計数する計数制御ユニットと、
前記計数制御ユニットが計数した前記逓増トリガー信号、又は、前記逓減トリガー信号の回数に基づいて、それぞれ、出力周波数を、線形逓増、又は、逓減するクロック生成器と、
からなることを特徴とする節電型トリガー制御装置。
【請求項２】
前記出力周波数はＣＰＵチップセットの外部周波数であることを特徴とする請求項１に記載の節電型トリガー制御装置。
【請求項３】
前記２つの信号入力端は、それぞれ、第一信号入力端と第二信号入力端で、前記第一信号入力端は、接触回数に基づいて、同じ回数の前記逓増トリガー信号を生成し、前記第二信号入力端は、接触回数に基づいて、同じ回数の前記逓減トリガー信号を生成することを特徴とする請求項１に記載の節電型トリガー制御装置。
【請求項４】
前記第一信号入力端と前記第二信号入力端は、タッチ制御インターフェース、ボタン、又は、キーであることを特徴とする請求項３に記載の節電型トリガー制御装置。
【請求項５】
前記２つの信号入力端が接触されると同時に、前記出力周波数が初期値プリセットに戻ることを特徴とする請求項３に記載の節電型トリガー制御装置。
【請求項６】
前記計数制御ユニット、及び、前記クロック生成器は、同じチップ中に整合されることを特徴とする請求項１に記載の節電型トリガー制御装置。
【請求項７】
前記計数制御ユニットは、更に、
前記信号入力端の前記逓増トリガー信号、又は、前記逓減トリガー信号を受信するロジックコントローラーと、
前記ロジックコントローラーに接続されて、前記逓増トリガー信号、又は、前記逓減トリガー信号の回数を計数する計数器と、
を有することを特徴とする請求項１に記載の節電型トリガー制御装置。
【請求項８】
前記逓増トリガー信号、又は、前記逓減トリガー信号を一度生成する毎に、前記クロック生成器は、前記出力周波数の固定周波数幅を逓増、又は、逓減することを特徴とする請求項１に記載の節電型トリガー制御装置。
【請求項９】
更に、前記信号制御ユニットに接続される電源コントローラーを有し、前記電源コントローラーは、前記逓増トリガー信号、又は、前記逓減トリガー信号の回数に基づいて、それぞれ、出力電圧を逓増、又は、逓減することを特徴とする請求項１に記載の節電型トリガー制御装置。
【請求項１０】
前記電源コントローラーが、Ｎ個の前記逓増トリガー信号、又は、前記逓減信号を受信後、前記出力電圧を一度逓増、又は、逓減することを特徴とする請求項９に記載の節電型トリガー制御装置。
【請求項１１】
前記電源コントローラーは、計数コントローラーを内蔵することを特徴とする請求項９に記載の節電型トリガー制御装置。
【請求項１２】
前記計数コントローラーは、更に、
前記タッチ制御インターフェースの前記逓増トリガー信号、又は、前記逓減トリガー信号の回数を計数する計数器と、
プリセットの出力電圧を保存するレジスタと、
前記計数器が計数する回数と前記プリセットの出力電圧に基づいて、内部の参考電圧を変化させて、前記電源コントローラーに、前記出力電圧を線形逓増、又は、逓減するデジタルーアナログコンバータと、
を有することを特徴とする請求項１１に記載の節電型トリガー制御装置。
【請求項１３】
更に、電源コントローラーと外部計数コントローラーを有し、前記外部計数コントローラーは前記信号制御ユニットに接続されて、前記外部計数コントローラーは、前記逓増トリガー信号、又は、前記逓減トリガー信号の回数に基づいて、前記電源コントローラーの出力電圧を変化させて、前記出力電圧を線形逓増、又は、逓減することを特徴とする請求項１に記載の節電型トリガー制御装置。
【請求項１４】
前記外部計数コントローラーが、Ｎ個の前記逓増トリガー信号、又は、前記逓減トリガー信号を受信後、前記電源コントローラーが、前記出力電圧を一度逓増、又は、逓減することを特徴とする請求項１３に記載の節電型トリガー制御装置。
【請求項１５】
Ｎ個の前記逓増トリガー信号、又は、前記逓減トリガー信号を生成する毎に、前記電源コントローラーは、前記出力電圧の固定電圧幅を逓増、又は、逓減することを特徴とする請求項１０に記載の節電型トリガー制御装置。
【請求項１６】
Ｎ個の前記逓増トリガー信号、又は、前記逓減トリガー信号を生成する毎に、前記電源コントローラーは、前記出力電圧の固定電圧幅を逓増、又は、逓減することを特徴とする請求項１４に記載の節電型トリガー制御装置。
【請求項１７】
前記外部計数コントローラーは、更に、
前記タッチ制御インターフェースの前記逓増トリガー信号、又は、前記逓減トリガー信号の回数を計数する計数器と、
プリセットの出力電圧を保存するレジスタと、
前記計数器が計数する回数と前記プリセットの出力電圧に基づいて、内部の参考電圧を変化させて、前記電源コントローラーに、前記出力電圧を線形逓増、又は、逓減するデジタルーアナログコンバータと、
を有することを特徴とする請求項１３に記載の節電型トリガー制御装置。
【請求項１８】
前記２つの信号入力端が接触されると同時に、前記出力電圧が初期値プリセットに戻ることを特徴とする請求項９に記載の節電型トリガー制御装置。
【請求項１９】
前記２つの信号入力端が接触されると同時に、前記出力電圧が初期値プリセットに戻ることを特徴とする請求項１３に記載の節電型トリガー制御装置。
【請求項２０】
更に、前記計数制御ユニットに電気的に接続されるマイクロ制御チップを含み、前記マイクロ制御チップは、システム電力を自動的に検出することができ、前記システムの電力不足時に、前記マイクロ制御チップは、逓減トリガー信号を前記計数制御ユニットに生成して、前記クロック生成器に、前記出力周波数を自動逓減させることを特徴とする請求項１に記載の節電型トリガー制御装置。
【請求項２１】
更に、前記計数制御ユニットに電気的に接続されるマイクロ制御チップを含み、システム中で実行されるアプリケーションプログラムにより生成されるシステム負荷に基づいて、逓増トリガー信号、又は、逓減トリガー信号を前記計数制御ユニットに生成して、前記クロック生成器に、前記出力周波数を自動逓増、又は、逓減させることを特徴とする請求項１に記載の節電型トリガー制御装置。
【請求項２２】
前記逓増トリガー信号はポジティブエッジトリガー信号で、且つ、前記逓減トリガー信号はネガティブエッジトリガー信号であることを特徴とする請求項１に記載の節電型トリガー制御装置。
【請求項２３】
周波数の即時調整が可能なトリガー制御方法であって、
第一信号入力端をトリガーして、トリガー回数に基づいて、対応する回数の逓増トリガー信号を生成するステップと、
前記逓増トリガー信号の第一累加回数を計算するステップと、
前記第一累加回数に基づいて、出力周波数に対し、同じ回数の線形逓増を実行するステップと、を有する周波数逓増期と、
第二信号入力端をトリガーして、トリガー回数に基づいて、対応する回数の逓減トリガー信号を生成するステップと、
前記逓減トリガー信号の第二累加回数を計算するステップと、
前記第二累加回数に基づいて、前記出力周波数に対し、同じ回数の線形逓減を実行するステップと、を有する周波数逓減期と、
からなることを特徴とするトリガー制御方法。
【請求項２４】
前記出力周波数はＣＰＵチップセットの外部周波数であることを特徴とする請求項２３に記載のトリガー制御方法。
【請求項２５】
前記第一信号入力端と前記第二信号入力端は、タッチ制御インターフェース、ボタン、又は、キーであることを特徴とする請求項２３に記載のトリガー制御方法。
【請求項２６】
更に、前記第一信号入力端、および、前記第二信入力端に接触すると同時に、前記出力周波数が初期値プリセットに戻ることを特徴とする請求項２３に記載のトリガー制御方法。
【請求項２７】
前記線形逓増は、前記出力周波数の固定周波数幅を毎回逓増することであることを特徴とする請求項２３に記載のトリガー制御方法。
【請求項２８】
前記線形逓減は、前記出力周波数の固定周波数幅を毎回逓減することであることを特徴とする請求項２３に記載のトリガー制御方法。
【請求項２９】
前記周波数逓増期で、更に、前記第一累加回数に基づいて、出力電圧に対し線形逓増を実行することを特徴とする請求項２３に記載のトリガー制御方法。
【請求項３０】
前記第一累加回数中の各Ｎ回数毎に、前記出力電圧は固定電圧幅を逓増することを特徴とする請求項２９に記載のトリガー制御方法。
【請求項３１】
前記周波数逓減期で、更に、前記第二累加回数に基づいて、出力電圧に対し線形逓減を実行することを特徴とする請求項２３に記載のトリガー制御方法。
【請求項３２】
前記第二累加回数中の各Ｎ回数毎に、前記出力電圧は固定電圧幅を逓減することを特徴とする請求項３１に記載のトリガー制御方法。
【請求項３３】
前記逓増トリガー信号はポジティブエッジトリガー信号で、前記逓減トリガー信号はネガティブエッジトリガー信号であることを特徴とする請求項２３に記載のトリガー制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マザーボードのオーバー／アンダークロック技術に関するものであって、特に、周波数の調整以外に、電圧微調整が可能である周波数の即時調整が可能な節電型トリガー制御装置、および、その方法に関するものである。
【背景技術】
【０００２】
ＣＰＵの動作クロック周波数は、外部周波数と周波数逓倍器からなる。外部周波数というのは、全体のシステムバス周波数のことを指す。周波数逓倍器というのは周波数逓倍器係数のことで、ＣＰＵのクロック周波数（内部周波数）と外部周波数との間に、一比率関係が存在する。この比率関係が周波数逓倍器係数である。限りある条件下で、コンピュータシステムの効率を向上させるため、手動により、ＣＰＵの外部周波数と周波数逓倍器を設置して、ＣＰＵを更に高い周波数下で動作させ、これが、オーバークロックと称される。
【０００３】
現在、オーバークロックを達成する方法が三種あり、一つは、外部周波数を変化させる方式で、ＣＰＵとＣＰＵ外部周辺素子間で通信する全体のシステムバス周波数を変化させることにより、外部周波数を増加する。二つ目は、周波数逓倍器を変化させる方式で、周波数逓倍器はＣＰＵの内部周波数と外部周波数の比率関係であるので、ＣＰＵの周波数逓倍器を変化させて、ＣＰＵの動作周波数を増加させ、オーバークロックを達成する。三つ目は、直接、ＣＰＵの動作電圧を変化させ、ＣＰＵ動作電圧中のコア電圧がＣＰＵ内部演算の電圧値に関係するので、多くのオーバークロックが、同時に、コア電圧の逓増により、ＣＰＵ演算時に、快速に安定する。
【０００４】
しかし、上述のどの方式を採用して、ＣＰＵオーバークロックを実行しても、現有のマザーボードにとって、オーバークロックが一高周波数点に達するとき、その後の周波数微調整動作、例えば、１〜２ＭＨ、又は、その他の単位で調整するのは、基本入出力システム（ＢＩＯＳ）メニュー中で調整するか、又は、オペレーティングシステム（ＯＳ）下で、ソフトウェアを使用するか、ファームウェア開発システムを中断することにより、クロック生成器（Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）に書き込んで微調整する必要があり、使用上、融通が利かない。又は、ハードウェアボタンにより制御するが、ファームウェアにより中断制御を発信し続けて、クロック生成器を制御する必要がある。この時、過多な中断により、操作効率が大幅に低下し、また、システムの負荷も増加する。
【０００５】
更に詳細に説明すると、現有の微調整技術は、ハードウェアを利用して、周波数を増加する信号を先に設定し、レジスタ１４内に入れ、図１で示されるように、周波数調整時に、まず、確認ボタン１０を押した後、確認ボタン１０から発信される信号により、ファームウェアコントローラー１２に通知して、レジスタ１４に設定しておいた周波数を変化させる信号を読み取る。更に、ファームウェアコントローラー１２により、システムマネジメントバス（ＳＭ  ＢＵＳ）、又は、１２Ｃバス等のバスにより、変更する周波数の値をクロック生成器１６中に書き込んで、周波数を調整する。この種の方式は、ＣＰＵにより処理する必要があるだけでなく、動作も煩雑で、時間がかかり、また、システム、および、ＣＰＵが処理中のその他のプログラムを中断するので、アプリケーションプログラムの実行過程で、即時性のある快速な周波数の逓増、逓減等の切り換え動作ができない。
【０００６】
また、別の現有技術は、直接、マザーボード製品上に、加速モード（ｔｕｒｂｏ  ｍｏｄｅ）を設置し、システムのＣＰＵ初期周波数は、Ｔｕｒｂｏを押した後、上に、一固定比率ｎ％、例えば、３％、５％等を加えることができるだけで、更に、一度押すと、また、ＣＰＵ初期周波数に戻る。この方式は、一次性のオーバークロックしかできず、無限に、逓増／逓減することができず、１ＭＨＺの小周波数の線形増加等の細微な調整もできない。
【０００７】
上述のように、現有の周波数微調整は、即時調整ができず、つまり、ゲームをしたり、プログラムをテストしたりするとき、即時性のオーバークロックにより効果とレベルを増加することができない。Ｔｕｒｂｏの方式によると、周波数が上に高く飛びすぎて、クラッシュする恐れがある。更に、現有の技術は、即時性のアンダークロックによるエネルギー節約効果を達成することができない。例えば、システムは、電池の電力がなくなりそうな時に、高効率に依存する必要がないＣＰＵ周波数を実行している場合、周波数を酌量低下させて、ＣＰＵの電力損耗を減少させ、電池の使用時間を延長することは、現有の技術では達成できないことである。
【０００８】
この他、ＣＰＵ動作電圧の変化にとって、現有の直流電源レギュレータ（ＤＣ−ＤＣ  Ｐｏｗｅｒ  ｒｅｇｕｌａｔｏｒ）の電圧昇降技術は、主に、ＢＩＯＳ内、又は、ＯＳ内で、ソフトウェアを起動させて電圧を調整するものであり、特に周波数昇降時は、ハードウェアによって即時性ならびに精密な電圧調整を柔軟に行うことができない。現在の技術は、直接、ハードウェアを調整して、電源レギュレータにより検出されたフィードバック電圧を変化させ、その後、ソフトウェア／ファームウェアなしで、出力電圧を変化させることができる。しかし、電圧の逓増は、可変抵抗により精確に制御することが難しく、電圧瞬間変化量が大きすぎて、損滅しやすい。
【０００９】
よって、上述の問題を解決するような、周波数の即時調整が可能な節電型トリガー制御装置、および、その方法が求められている。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、周波数の即時調整が可能な節電型トリガー制御装置、および、その方法を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の周波数の即時調整が可能な節電型トリガー制御装置、および、その方法は、システムがいかなる状態下でも、外部の制御により、即時に、システムの周波数／電圧を線形調整して、使用者が、実際の使用状況に応じて、即時に、システムの効率を向上させたり、又は、即時に、周波数逓減／降圧させ、動態調整するだけでなく、電力管理能力を有して、節電することができる。更に、いかなるソフトウェアやファームウェアも使用せずに、周波数／電圧の昇降ができ、即時性を発揮し、使用上、更に、フレキシブルである。
【００１２】
本発明の周波数の即時調整が可能な節電型トリガー制御装置、および、その方法は、システムの電力不足時に、精密なオーバークロック／アンダークロックを実行して、システムの電力損耗を抑制し、節電目的を達成する。
【００１３】
本発明の周波数の即時調整が可能な節電型トリガー制御装置、および、その方法は、実行中のゲームプログラム中、システムの負荷に基づいて、システムを微細にオーバークロックして、異なる周波数で操作することができる。
【００１４】
本発明の周波数の即時調整が可能な節電型トリガー制御装置は、２つの信号入力端を有し、使用者のトリガー回数に基づいて、それぞれ、対応する回数の逓増トリガー信号、又は、逓減トリガー信号を生成する信号制御ユニットと、受信した逓増トリガー信号、又は、逓減トリガー信号の回数を計数する計数制御ユニットと、計数制御ユニットが計数した逓増トリガー信号、又は、逓減トリガー信号の回数に基づいて、それぞれ、出力周波数を、線形逓増、又は、逓減して、ＣＰＵチップセットに提供するクロック生成器と、からなる。
【００１５】
トリガー制御装置は、更に、電源コントローラーを有し、信号制御ユニットに接続して、上述の逓増トリガー信号、又は、逓減トリガー信号の回数に基づいて、それぞれ、出力電圧を線形逓増、又は、逓減する。且つ、電源コントローラーは、内蔵式計数コントローラー、又は、外部の計数コントローラーを利用して、逓増トリガー信号、又は、逓減トリガー信号の回数を計数する。
【００１６】
上述の周波数を調整するトリガー制御装置以外に、本発明は、トリガー制御方法を提供し、周波数／電圧の昇降を即時に調整する。この方法は、以下のステップからなる。
周波数逓増期：第一信号入力端をトリガーして、トリガー回数に基づいて、対応する回数の逓増トリガー信号を生成する。逓増トリガー信号の第一累加回数を計算する。第一累加回数に基づいて、出力周波数に対し、同じ回数の線形逓増を実行する。
周波数逓減期：第二信号入力端をトリガーして、トリガー回数に基づいて、対応する回数の逓減トリガー信号を生成する。逓減トリガー信号の第二累加回数を計算する。第二累加回数に基づいて、出力周波数に対し、同じ回数の線形逓減を実行する。
【００１７】
上述の周波数逓増期、更に、第一累加回数に基づいて、選択的に、出力電圧に対し線形逓増を実行する。上述の周波数逓減期、更に、第二累加回数に基づいて、出力電圧に対し、選択的に線形逓減を実行する。
【発明の効果】
【００１８】
本発明は、外部の操作制御を利用して、システムの周波数の即時の線形調整、又は、電圧昇降を達成し、コンピュータシステムのいかなる状態下でも、使用者は、実際の使用状況に応じて、システム効率を即時に向上、又は、周波数、電圧を即時に昇降して、動態調整と節電の二重目的を達成する。
【図面の簡単な説明】
【００１９】
【図１】公知技術により周波数調整を実行する図である。
【図２】本発明のトリガー制御装置の全体構造図である。
【図３】本発明の電源管理を結合したトリガー制御装置の全体構造図である。
【図４】本発明の周波数トリガー制御装置を示す図である。
【図５】本発明の電圧トリガー制御装置を示す図である。
【図６】本発明の電圧トリガー制御装置のもう一つの実施例を示す図である。
【図７】本発明の四パルス周期毎に、出力電源を変化させるパルスを生成する説明図である。
【発明を実施するための形態】
【００２０】
本発明の節電型トリガー制御装置の全体構造は、図２で示され、第一信号入力端２０１と第二信号入力端２０３を有する信号制御ユニット２０と、計数制御ユニット２２、クロック生成器２４、からなる。
第一信号入力端２０１と第二信号入力端２０３は、例えば、タッチ制御インターフェース、ボタン、キー等であり、この第一信号入力端２０１は、トリガー回数に基づいて、同じ回数の逓増トリガー信号を生成し、且つ、第二信号入力端２０３は、トリガー回数に基づいて、同じ回数の逓減トリガー信号を生成する。
計数制御ユニット２２は、信号制御ユニット２０に電気的に接続して、受信した逓増トリガー信号、又は、逓減トリガー信号の回数を計数する。この時、クロック生成器２４は、計数制御ユニット２２が計数した逓増トリガー信号、又は、逓減トリガー信号の回数に基づいて、それぞれ、一固定周波数幅に線形逓増、又は、逓減した出力周波数を、ＣＰＵチップセット２８に提供する。また、電源コントローラー２６も第一信号入力端２０１と第二信号入力端２０３に接続し、内蔵式計数コントローラー、又は、外部計数コントローラーが計数した逓増トリガー信号、又は、逓減トリガー信号の回数に基づいて、それぞれ、一固定電圧幅に線形逓増、又は、逓減した出力電圧を、ＣＰＵチップセット２８に提供する。
【００２１】
第一信号入力端２０１と第二信号入力端２０３が、同時に、使用者により接触、又は、押されるとき、出力周波数、又は、前記出力電圧の値がシステムの初期値プリセットに戻る。且つ、安全性を考慮して、同時に、最高、最低周波数と電圧点を制限し、システムを効果的に保護する。
【００２２】
更に、上述の計算制御ユニット２２は独立した外部回路で、それぞれ、信号をクロック生成器２４、又は、電源コントローラー２６に伝送する。この他、本発明は、計数制御ユニット２２を直接、クロック生成器２４中に内臓して、同じクロック生成チップ中に整合することもできる。もちろん、計数制御ユニット２２は、直接、電源コントローラー２６中に内建して、同じ電源制御チップ中に整合し、クロック生成器２４と電源コントローラー２６に、各自、内蔵式計数制御ユニット２２を有させることもできる。
【００２３】
システム電力、特に、ノート型パソコンの電池電量を効果的に制御管理するため、更に、マイクロ制御チップ３０、例えば、８０５１マイクロコントローラーを設置し、図３で示されるように、マイクロ制御チップ３０は、計数制御ユニット２２に電気的に接続される。マイクロ制御チップ３０は、システム電力を自動的に監視し、システム電力の不足時に、マイクロ制御チップ３０は、逓減トリガー信号を計数制御ユニット２２に生成し、クロック生成器２４に、出力周波数を自動逓減させるか、又は、電源コントローラー２６に、出力電圧を自動逓減させる。この他、マイクロ制御チップ３０は、システム中で実行されるアプリケーションプログラムにより生じるシステム負荷に基づいて、逓増トリガー信号、又は、逓減トリガー信号を計数制御ユニット２２に生成し、クロック生成器２４に、出力周波数を自動逓増、又は、自動逓減させるか、又は、電源コントローラー２６に、出力電圧を自動逓増、又は、自動逓減させる。これにより、コンピュータシステムに対し、効果的な電源管理を実行して、節電目的を達成する。
【００２４】
以下は、本発明の節電型トリガー制御装置を、周波数の調整、又は、電圧昇降に応用する実施例を説明する。以下の各実施例は、第一タッチ制御インターフェースと第二タッチ制御インターフェースをそれぞれ、第一信号入力端、及び、第二信号入力端とし、ポジティブエッジトリガー信号とネガティブエッジトリガー信号をそれぞれ、逓増トリガー信号と逓減トリガー信号とし、これを好ましい実施例として、更に、本発明の技術を詳細に説明する。
【００２５】
まず、図４は、本発明の周波数の即時調整が可能な節電型トリガー制御装置を示す図である。図で示されるように、この周波数トリガー制御装置は、計数制御ユニット２２、および、クロック生成器２４を直接、同一のクロック生成チップ３２中に整合する。計数制御ユニット２２は、更に、ロジックコントローラー２２１を有し、第一タッチ制御インターフェース２０２のポジティブエッジトリガー信号、又は、第二タッチ制御インターフェース２０４のネガティブエッジトリガー信号を受信し、および、このロジックコントローラー２２１の計数器２２２を接続して、ポジティブエッジトリガー信号、又は、ネガティブエッジトリガー信号の回数を計数する。クロック生成器２４は、更に、メモリ２４１、プログラマブル分周器（ｐｒｏｇｒａｍｍａｂｌｅ  ｄｉｖｉｄｅｒ）２４２、位相ロックループ２４３、クロック分周器（ｃｌｏｃｋ  ｄｉｖｉｄｅｒ）２４４、出力レジスタ２４５を有する。メモリ２４１は、プリセットの出力電圧を保存すると共に、逓増、又は、逓減の回数を記録する。プログラマブル分周器２４２は、計数回数に基づいて、数値を変化させた後、位相ロックループ２４３、クロック分周器２４４により処理され、出力レジスタ２４５により、ＣＰＵチップセットに出力される。クロック生成器２４は、上述の構造以外に、現有のその他の構造、又は、チップを使用することができる。
【００２６】
この周波数トリガー制御装置の制御方法の詳細は以下のようである。
周波数逓増期：
使用者は、第一タッチ制御インターフェース２０２に接触して、接触回数に基づいて、対応する回数のポジティブエッジトリガー信号をロジック制御ユニット２２１に生成する。
計数器２２２は、ポジティブエッジトリガー信号の第一累加回数を計算する。
クロック生成器２４は、第一累加回数に基づいて、固定周波数幅で、出力周波数に対し、同じ回数の線形逓増を実行して、使用者が必要な出力周波数を生成する。
周波数逓減期：
使用者は、第二タッチ制御インターフェース２０４に接触して、接触回数に基づいて、対応する回数のネガティブエッジトリガー信号をロジック制御ユニット２２１に生成する。
計数器２２２は、ネガティブエッジトリガー信号の第二累加回数を計算する。
クロック生成器２４は、第二累加回数に基づいて、固定周波数幅で、出力周波数に対し、同じ回数の線形逓減を実行して、使用者が必要な出力周波数を生成する。
【００２７】
上述の周波数逓増、又は、周波数逓減は、システムのいかなる状態下でも実行でき、使用者の要求によって周波数昇降ができるので、使用がフレキシブルである。
【００２８】
図５は、本発明の電圧昇降の即時調整が可能なトリガー制御装置を示す図である。図で示されるように、この電圧トリガー制御装置は、更に、外部計数コントローラー２３、および、電源コントローラー２６、を有する。外部計数コントローラー２３は独立した外部計数コントローラーで、更に、計数器２３１、レジスタ２３２、及び、デジタルーアナログコンバータ２３３を有する。計数器２３１は、第一タッチ制御インターフェース２０２のポジティブエッジトリガー信号、又は、第二タッチ制御インターフェース２０４のネガティブエッジトリガー信号の回数を計数する。レジスタ２３２は、プリセットの出力電圧を保存する。デジタルーアナログコンバータ２３３は、計数器２３１が計数した回数とプリセット出力電圧に基づいて、内部の参考電圧を変化させて、外部の計数コントローラー２３に、電源コントローラー２６が、出力電圧を線形逓増、又は、逓減できるようにする。その後、出力電圧をＣＰＵチップセットに提供する。
【００２９】
この電圧トリガー制御装置の制御方法の詳細は、以下のようである。
昇圧期：
使用者は、第一タッチ制御インターフェース２０２に接触して、接触回数に基づいて、対応する回数のポジティブエッジトリガー信号を外部計数コントローラー２３に生成する。
外部計数コントローラー２３は、ポジティブエッジトリガー信号の第一累加回数を計算する。
電源コントローラー２６は、第一累加回数に基づいて、固定周波数幅で、出力周波数に対し、同じ回数の線形逓増を実行して、使用者が必要な出力周波数を生成する。
降圧期：
使用者は、第二タッチ制御インターフェース２０４に接触して、接触回数に基づいて、対応する回数のネガティブエッジトリガー信号を外部計数コントローラー２３に生成する。
外部計数コントローラー２３は、ネガティブエッジトリガー信号の第二累加回数を計算する。
電源コントローラー２６は、第二累加回数に基づいて、固定周波数幅で、出力周波数に対し、同じ回数の線形逓減を実行して、使用者が必要な出力周波数を生成する。
【００３０】
上述の昇圧、又は、降圧は、システムのいかなる状態下でも実行でき、使用者の要求によって、昇圧／降圧できるので、使用がフレキシブルである。
【００３１】
図５で示される実施例は、外部計数コントローラーと現有の電源コントローラーにより達成される。この他、電圧トリガー制御装置は、計数コントローラー２５と電源コントローラー２６を直接、同じ電源制御チップ３４中に整合することができ、図６で示されるように、内蔵式計数コントローラー２５は、計数器２５１、レジスタ２５２、デジタルーアナログコンバータ２５３からなり、その作動と方法の詳細は、図５と同じであるので、詳述しない。
【００３２】
更に、クロック生成器は電源コントローラーと組み合わされ、クロック生成器がオーバークロック、ダウンクロック時に、電源コントローラーも同時に、昇圧、降圧することができるが、クロック生成器が一度の逓増によりオーバークロックされると、電源コントローラーも、一度の逓増により昇圧し、電圧が大幅に増加してしまう。
例えば、周波数が１３３ＭＨｚから、毎回の逓増が１ＭＨｚで、２３３ＭＨｚまで増加する時、逓増数は１００である。初期電圧は１．５Ｖで、電圧の各逓増は０．０１Ｖである。その後、０．０１ｘ１００＝１Ｖで、よって、周波数は２３３ＭＨｚ、電圧は２．５Ｖに達する。システムの最高耐電圧が２Ｖの場合、システム装置が損滅するか、過熱状態になるので、Ｎ個のポジティブエッジトリガー信号、又は、ネガティブエッジトリガー信号を受信したあと、電源コントローラーが、出力電圧を一度逓増、又は、逓減する。
図２で示されるように、電源コントローラー２６は信号制御ユニット２０の信号を受信し、計数制御ユニット２２がクロック生成器２４をトリガーすると同時に、各Ｎ個のパルス周期（Ｐｕｌｓｅ  ｃｙｃｌｅ）を選択し、出力電源を一度だけ変化させることができ、図７で示されるように、各四個のパルス周期経過ごとに、一度だけ出力電圧を変化させることができるパルスを生成する。
【００３３】
よって、本発明は、上述の内容により、即時にオーバークロックし、上限なく、クロック生成器の最高限度まで累加できる。いかなるソフトウェア／ファームウェアを中断させず、システムに影響しないので、公知技術のハードウェア、ファームウェア、および、バスの問題を解決する。
次に、本発明は、主に、外部のハードウェアにより直接、クロック生成器、又は、電源コントローラーを制御でき、反応速度が速く、周波数高低、及び、システム電源の高低を直接変化させることができ、ＳＭバスが不要である。更に、本発明は、アンダークロックと降圧の即時手動が可能で、システムの電力損耗を減少させ、更に、ファームウェアの開発コストが不要である。
【００３４】
更に、多くのマザーボードのオーバークロックはシステム起動時（作業システムＷｉｎｄｏｗに進入する前）、高点に到達することができるが、Ｗｉｎｄｏｗｓに進入する過程でクラッシュしやすいので、まず、現有のオーバークロック技術により、Ｗｉｎｄｏｗｓに進入する適当な周波数に調整し、その後、Ｗｉｎｄｏｗｓで、本発明の外部ハードウェアにより、直接、所望の周波数に微調整し、これにより、Ｗｉｎｄｏｗｓに進入する前よりも更に高い周波数に達することができる。この他、Ｗｉｎｄｏｗｓ環境下で、周波数の高点になっても、消耗が大きいシステムソース、負荷が大きいソフトウェアプログラムを実行しなくてもいいので、本発明の特性により、ソフトウェアプログラムを実行するとき、周波数の即時調整と、即時性の電圧昇降制御により、使用操作が更にフレキシブルで、簡単になる。
【００３５】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、基づいて本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００３６】
１０    確認ボタン
１２    ファームウェアコントローラー
１４    レジスタ
１６    クロック生成器
２０    信号制御ユニット
２０１  第一信号入力端
２０２  第一タッチ制御インターフェース
２０３  第二信号入力端
２０４  第二タッチ制御インターフェース
２２    計数制御ユニット
２２１  ロジックコントローラー
２２２  計数器
２３    外部計数コントローラー
２３１  計数器
２３２  レジスタ
２３３  デジタルーアナログコンバータ
２４    クロック生成器
２４１  メモリ
２４２  プログラマブル分周器
２４３  位相ロックループ
２４４  クロック分周器
２４５  出力レジスタ
２５    計数コントローラー
２５１  計数器
２５２  レジスタ
２５３  デジタルーアナログコンバータ
２６    電源コントローラー
２８    ＣＰＵチップセット
３０    マイクロ制御チップ
３２    クロック生成チップ
３４    電源制御チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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