(57)【要約】【課題】  駆動回路の誤作動を回避して、表示品位の良好な表示装置を提供する。【解決手段】補助容量線駆動回路ＣＡは、第１電極に第１入力信号Ｍが印加され、制御電極にクロック信号ＶＳＲが印加される第１回路Ｔｒと、第１電極に第２入力信号ＭＢが印加され、制御電極が第１回路Ｔｒ１の制御電極に接続された第２回路Ｔｒ２と、制御電極が第１回路Ｔｒ１の第２電極に接続され、第１電極が出力端子に接続され、第２電極に第１電源電圧が印加される第３回路Ｔｒ３と、制御電極が前記第２回路Ｔｒ２の第２電極に接続され、第２電極が出力端子に接続され、第１電極に第２電源電圧が印加される第４回路Ｔｒ４と、第１回路Ｔｒ１がオフされているときに、第３回路Ｔｒ３の制御電極の電位を第１レベルに保つ第１電位保持手段と、第２階路Ｔｒ２がオフされているときに前記第４回路Ｔｒ４の制御電極の電位を第１レベルに保つ第２電位保持手段と、を備える。【選択図】図１
2011150261.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の表示画素と、
前記複数の表示画素が配列する行に沿って延びる複数の補助容量線と、
前記補助容量線を駆動する補助容量線駆動回路と、を備え、
前記補助容量線駆動回路は、第１電極に第１入力信号が印加され、制御電極にクロック信号が印加される第１トランジスタ回路と、
第１電極に第２入力信号が印加され、制御電極が前記第１トランジスタ回路の制御電極に接続された第２トランジスタ回路と、
制御電極が前記第１トランジスタ回路の第２電極に接続され、第１電極が出力端子に接続されるとともに、第２電極に第１電源電圧が印加される第３トランジスタ回路と、
制御電極が前記第２トランジスタ回路の第２電極に接続され、第２電極が前記出力端子に接続されるとともに、第１電極に第２電源電圧が印加される第４トランジスタ回路と、
制御電極が前記第１トランジスタ回路の第２電極に接続され、第２電極が前記第２トランジスタ回路の第２電極に接続されるとともに、第１電極に第３電源電圧が印加される第５トランジスタ回路と、
制御電極が前記第２トランジスタ回路の第２電極に接続され、第２電極が前記第１トランジスタ回路の第２電極に接続されるとともに、第１電極に前記第３電源電圧が印加される第６トランジスタ回路と、
前記第１トランジスタ回路がオフされているときに、前記第３トランジスタ回路の制御電極の電位を第１レベルに保って前記第３トランジスタ回路の第１電極と第２電極との導通状態を保つ第１電位保持手段と、
前記第２トランジスタ回路がオフされているときに前記第４トランジスタ回路の制御電極の電位を前記第１レベルに保って前記第４トランジスタ回路の第１電極と第２電極との導通状態を保つ第２電位保持手段と、を備える表示装置。
【請求項２】
前記第１電位保持手段は、制御電極と第１電極とに、第４電源電圧が印加され、第２電極が前記第１トランジスタ回路の第２電極に電気的に接続された第７トランジスタ回路を備え、
前記第２電位保持手段は、制御電極と第１電極とに、前記第４電源電圧が印加され、第２電極が前記第２トランジスタ回路の第２電極に電気的に接続された第８トランジスタ回路を備える請求項１記載の表示装置。
【請求項３】
前記第１電位保持手段は、制御電極と第２電極とが前記第１トランジスタ回路の第２電極に電気的に接続され、第１電極に前記第４電源電圧が印加される第７トランジスタ回路を備え、
前記第２電位保持手段は、制御電極と第２電極とが前記第２トランジスタ回路の第２電極に電気的に接続され、第１電極に前記第４電源電圧が印加される第８トランジスタ回路を備える請求項１記載の表示装置。
【請求項４】
前記第１乃至前記第８トランジスタ回路は、ＮＭＯＳトランジスタ、あるいは、ＰＭＯＳトランジスタのいずれか一方のみで構成されている請求項２又は請求項３記載の表示装置。
【請求項５】
前記第１電位保持手段は、前記第４電源電圧ラインと、前記第１トランジスタ回路の第２電極との間に電気的に接続された第１抵抗素子を備え、
前記第２電位保持手段は、前記第４電源電圧ラインと、前記第２トランジスタ回路の第２電極との間に電気的に接続された第２抵抗素子を備える請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、特に、ＰＭＯＳあるいはＮＭＯＳのいずれか一方のトランジスタ回路のみで形成された駆動回路を有する表示装置に関する。
【背景技術】
【０００２】
携帯電話端末やパーソナルコンピュータ等の電子機器に搭載される表示装置として、液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置等の表示装置が広く使用されている。
【０００３】
例えば液晶表示装置は、互いに対向して配置された一対の基板と、この一対の基板間に挟持された液晶層と、マトリクス状に配置された複数の表示画素からなる表示部と、複数の表示画素を駆動する駆動回路と、を備えている。
【０００４】
一対の基板の一方には、各表示画素に対応するようにマトリクス状に画素電極が配置されている。一対の基板の他方には、複数の画素電極と対向するように対向電極が配置されている。液晶層に含まれる液晶分子は、画素電極に印加される電圧と対向電極に印加される電圧とによって、液晶分子の配向状態が制御される。
【０００５】
液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定され、その結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。これを防止するために、液晶表示装置においては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、対向電極に印加する電圧を基準にして、画素電極に印加する電圧を一定時間毎に正電圧側および負電圧側に変化させるようにしている。
【０００６】
このように液晶層に交流電圧を印加する駆動方法として、画素スイッチがオフ（非導通状態）されている期間に、補助容量線の電圧を制御し、信号線に供給する信号電位の変化量より、画素電極電位の変化量を大きくする容量結合（ＣＣ：Capacity Coupling）駆動方式が提案されている（例えば特許文献１参照）。
【０００７】
容量結合駆動方式を採用する液晶表示装置において、補助容量線を駆動するための駆動回路をＣＭＯＳ回路で構成すると、製造プロセスが増加することがあった。従来、製造プロセスを増加させないために、補助容量線を駆動するための駆動回路をＰＭＯＳあるいはＮＭＯＳのいずれか一方のトランジスタ回路で構成する技術が提案されている（例えば特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１７３２４４号公報
【特許文献２】特開２００６−２７６５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、近年、プロセス技術の進歩によるトランジスタの小型化が進む一方で、トランジスタがオフの時にオフリーク電流が流れることがある。トランジスタに過大なオフリーク電流が流れると、補助容量線駆動回路内のトランジスタのオンおよびオフを正常に制御することができず、補助容量線駆動回路が誤作動することがあった。
【００１０】
また、トランジスタに過大なオフリークが流れても、電気的にフローティング状態の配線の電位変動が少なくなるように、配線に接続された保持容量の値を大きくすると、容量面積分だけ、表示部の周囲を囲む額縁の幅が大きくなり、液晶表示モジュールの外形が大きくなることがあった。
【００１１】
さらに、トランジスタを介して配線へ電位を書き込む際に時間を要するために、走査線選択信号がハイレベルの期間中に電位の書き込みが終了せず、書き込み不足となることがあった。このような場合にも、補助容量線駆動回路が誤作動することがあった。
【００１２】
本発明は、上記事情に鑑みてなされたものであって、駆動回路の誤作動を回避して、表示品位の良好な表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様による表示装置は、マトリクス状に配置された複数の表示画素と、前記複数の表示画素が配列する行に沿って延びる複数の補助容量線と、前記補助容量線を駆動する補助容量線駆動回路と、を備え、前記補助容量線駆動回路は、第１電極に第１入力信号が印加され、制御電極にクロック信号が印加される第１トランジスタと、第１電極に第２入力信号が印加され、制御電極が前記第１トランジスタの制御電極に接続された第２トランジスタと、制御電極が前記第１トランジスタの第２電極に接続され、第１電極が出力端子に接続されるとともに、第２電極に第１電源電圧が印加される第３トランジスタと、制御電極が前記第２トランジスタの第２電極に接続され、第２電極が前記出力端子に接続されるとともに、第１電極に第２電源電圧が印加される第４トランジスタと、制御電極が前記第１トランジスタの第２電極に接続され、第２電極が前記第２トランジスタの第２電極に接続されるとともに、第１電極に第３電源電圧が印加される第５トランジスタと、制御電極が前記第２トランジスタの第２電極に接続され、第２電極が前記第１トランジスタの第２電極に接続されるとともに、第１電極に前記第３電源電圧が印加される第６トランジスタと、前記第１トランジスタがオフされているときに、前記第３トランジスタの制御電極の電位を第１レベルに保って前記第３トランジスタの第１電極と第２電極との導通状態を保つ第１電位保持手段と、前記第２トランジスタがオフされているときに前記第４トランジスタの制御電極の電位を前記第１レベルに保って前記第４トランジスタの第１電極と第２電極との導通状態を保つ第２電位保持手段と、を備える表示装置である。
【発明の効果】
【００１４】
本発明によれば、駆動回路の誤作動を回避して、表示品位の良好な表示装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る表示装置の一構成例を概略的に示す図である。
【図２】本発明の一実施形態に係る表示装置の走査線および補助容量線を駆動する駆動回路の一構成例を説明するための図である。
【図３】本発明の第１実施形態に係る表示装置の補助容量線駆動回路の一構成例を説明するための図である。
【図４】本発明の第１実施形態に係る表示装置の駆動方法を説明するためのタイミングチャートである。
【図５】本発明の一実施形態に係る表示装置における複数の信号波形の一例を示す図である。
【図６】本発明の第２実施形態に係る表示装置の補助容量線駆動回路の一構成例を説明するための図である。
【図７】本発明の第３実施形態に係る表示装置の補助容量線駆動回路の一構成例を説明するための図である。
【図８】比較例に係る表示装置の補助容量線駆動回路の一構成例を説明するための図である。
【発明を実施するための形態】
【００１６】
以下、本発明の第１実施形態に係る表示装置について、図面を参照して説明する。本実施形態に係る表示装置は、互いに対向する一対の基板と、この一対の基板間に挟持された液晶層ＬＱと、を備えた液晶表示装置である。
【００１７】
図１に示すように、本実施形態に係る表示装置は、アレイ基板ＳＢ１と、アレイ基板ＳＢ１と対向するように配置された対向基板（図示せず）と、アレイ基板ＳＢ１と対向基板との間に挟持された液晶層ＬＱと、マトリクス状に配置された複数の表示画素ＰＸから成る表示部ＤＹＰと、を備えている。
【００１８】
アレイ基板ＳＢ１は、各表示画素ＰＸに対応するようにマトリクス状に配置された画素電極ＰＥと、画素電極ＰＥの配列する行に沿って延びる複数の走査線Ｇ（Ｇ１、Ｇ２、…Ｇｎ）および補助容量線Ｃｓ（Ｃｓ１、Ｃｓ２、…Ｃｓｎ）と、画素電極ＰＥの配列する列に沿って延びる複数の信号線Ｓ（Ｓ１、Ｓ２、…Ｓｍ）と、複数の走査線Ｇと複数の信号線Ｓとが交差する位置近傍に配置された画素スイッチＴ（Ｔ１１〜Ｔｎｍ）と、複数の走査線Ｇおよび補助容量線Ｃｓを駆動する垂直駆動回路ＶＤと、複数の信号線Ｓを駆動する水平駆動回路ＨＤと、を備えている。対向基板は、複数の画素電極ＰＥと対向するように配置された対向電極を備えている。
【００１９】
画素スイッチＴは、例えば薄膜トランジスタである。画素スイッチＴの制御電極は、対応する走査線Ｇと電気的に接続されている（あるいは一体に形成されている）。画素スイッチＴのソース電極は、対応する信号線Ｓと電気的に接続されている（あるいは一体に形成されている）。画素スイッチＴのドレイン電極は、対応する画素電極ＰＥと電気的に接続されている（あるいは一体に形成されている）。
【００２０】
垂直駆動回路ＶＤは、図２に示すように、複数の走査線Ｇに供給するゲート電圧を所定のタイミングで順次ハイレベルとして複数の走査線を順次駆動する。走査線Ｇが駆動されると、画素スイッチＴのソース電極とドレイン電極との間が導通する。水平駆動回路ＨＤは、複数の信号線Ｓのそれぞれに対応する映像信号を供給する。信号線Ｓに供給された映像信号は、画素スイッチＴを介して画素電極ＰＥに供給される。対向電極には、図示しない対向電極駆動回路から対向電極電圧Ｖｃｏｍが供給される。複数の表示画素ＰＸのそれぞれには、画素電極ＰＥの画素電極電位Ｖｐｉｘと、対向電極の対向電極電位Ｖｃｏｍにより液晶容量Ｃｌｃ（Ｃｌｃ１１〜Ｃｌｃｎｍ）が形成される。
【００２１】
垂直駆動回路ＶＤは、走査線Ｇを駆動した後に、同じ複数の表示画素ＰＸの行に対応する補助容量線Ｃｓを駆動して、補助容量線Ｃｓの電位Ｖｃｓを上昇させる。図２に示すように、補助容量線Ｃｓには、対向電極電位Ｖｃｏｍに対する画素電極電位Ｖｐｉｘの極性の方向に補助容量線Ｃｓの電位が変化するように電圧が供給される。補助容量Ｃ（Ｃ１１〜Ｃｎｍ）が、補助容量線Ｃｓの電位と画素電極電位Ｖｐｉｘとにより形成され、液晶容量Ｃｌｃに結合される。
【００２２】
また、続く１フレーム期間においては、画素電極ＰＥに負極性の映像信号が供給される。この１フレーム期間では、垂直駆動回路ＶＤは、走査線Ｇを駆動した後に、補助容量線Ｃｓの電位Ｖｃｓを降下させることにより、画素電極電位Ｖｐｉｘを引き下げている。
【００２３】
従って、図２に示すように、補助容量線Ｃｓの電位を変化させることによって、画素電極電位Ｖｐｉｘの振幅は、信号線Ｓに供給される映像信号の振幅８１よりも大きくなる。このようにして、画素電極ＰＥに印加される画素電極電位Ｖｐｉｘの振幅を信号線Ｓに印加される映像信号の振幅８１より大きくすることによって、液晶表示装置の低消費電力化を実現している。
【００２４】
垂直駆動回路ＶＤは、図３に示すように、複数の走査線駆動回路（シフトレジスタ回路）ＳＲ１〜ＳＲｎ＋１と、複数の補助容量線駆動回路ＣＡ１〜ＣＡｎとを備えている。走査線駆動回路ＳＲ１〜ＳＲｎのそれぞれには、走査線Ｇ１〜Ｇｎが電気的に接続されている。走査線駆動回路ＳＲ２〜ＳＲｎ＋１の出力信号は、補助容量線駆動回路ＣＡ１〜ＣＡｎにも供給されている。
【００２５】
走査線駆動回路ＳＲ１には、図示しないコントローラから水平同期信号が供給される。走査線駆動回路ＳＲ１は、水平同期信号のパルスが供給された次のタイミングで、走査線Ｇ１を駆動するとともに、走査線駆動回路ＳＲ２に同期パルスを供給する。走査線駆動回路ＳＲ２は、走査線駆動回路ＳＲ１から同期パルスが供給された次のタイミングで、走査線Ｇ２を駆動するとともに、走査線駆動回路ＳＲ３に同期パルスを供給する。以下、同様に、走査線駆動回路ＳＲ３〜ＳＲｎに同期パルスが供給され、順次走査線Ｇ３〜Ｇｎが駆動される。上記のように走査線駆動回路ＳＲ１〜ＳＲｎから、図５に示すように順次走査線Ｇ１〜Ｇｎを駆動する走査線選択信号が出力される。
【００２６】
複数の走査線Ｇ１〜Ｇｎが順次駆動されると同時に、走査線駆動回路ＳＲ２〜ＳＲｎから出力される走査線Ｇ１〜Ｇｎの走査線選択信号が、補助容量線駆動回路ＣＡ１〜ＣＡｎ−１にも供給される。走査線駆動回路ＳＲｎ＋１の出力信号は補助容量線駆動回路ＣＡｎにのみ供給される。
【００２７】
以下補助容量線駆動回路ＣＡの構成について説明する。なお、図４には補助容量線駆動回路ＣＡｎの一構成例を概略的に示しているが、他の補助容量線駆動回路ＣＡ１〜ＣＡｎ−１の構成も同様である。図４に示すように、補助容量線駆動回路ＣＡｎは、複数のトランジスタ回路Ｔｒ１〜Ｔｒ８を備えている。複数のトランジスタ回路Ｔｒ１〜Ｔｒ８は、ＮＭＯＳトランジスタである。
【００２８】
第１トランジスタ回路Ｔｒ１および第２トランジスタ回路Ｔｒ２の制御電極には、走査線駆動回路ＳＲｎ＋１から出力された走査線選択信号ＶＳＲｎ＋１が供給される。走査線選択信号ＶＳＲｎ＋１は走査線駆動回路ＳＲｎ＋１から出力されるｎ＋１番目の走査線選択信号であって、所定周期でオンおよびオフするクロック信号である。
【００２９】
第１トランジスタ回路Ｔｒ１のソース電極には、交流化信号（第１入力信号）Ｍが供給される。第１トランジスタ回路Ｔｒ１のドレイン電極は、第１ノードＮＤ１に電気的に接続されている。第１ノードＮＤ１は、第３トランジスタＴｒ３の制御電極に電気的に接続されている。第１トランジスタ回路Ｔｒ１を介して第１ノードＮＤ１に供給された交流化信号Ｍは、第３トランジスタ回路Ｔｒ３の制御電極に印加される。
【００３０】
第２トランジスタ回路Ｔｒ２のソース電極には、交流化信号（第２入力信号）ＭＢが供給される。第２トランジスタ回路Ｔｒ２のドレイン電極は、第２ノードＮＤ２に電気的に接続されている。第２ノードＮＤ２は、第４トランジスタＴｒ４の制御電極に電気的に接続されている。第２トランジスタ回路Ｔｒ２を介して第２ノードＮＤ２に供給された交流化信号ＭＢは、第４トランジスタ回路Ｔｒ４の制御電極に印加される。
【００３１】
第３トランジスタ回路Ｔｒ３のソース電極には、補助容量線Ｃｓｎに供給される正極性の共通電圧ＶＣＳＨが供給される。第４トランジスタ回路Ｔｒ４のソース電極には、補助容量線Ｃｓｎに供給される負極性の共通電圧ＶＣＳＬが供給される。第３トランジスタ回路Ｔｒ３および第４トランジスタ回路Ｔｒ４のドレイン電極は、補助容量線Ｃｓｎに電気的に接続されている。
【００３２】
第５トランジスタ回路Ｔｒ５の制御電極は、第１ノードＮＤ１と電気的に接続されている。第５トランジスタ回路Ｔｒ５のソース電極には基準電圧ＶＳＳが供給される。第５トランジスタ回路Ｔｒ５のドレイン電極は、第２ノードＮＤ２と電気的に接続されている。
【００３３】
第６トランジスタ回路Ｔｒ６の制御電極は、第２ノードＮＤ２と電気的に接続されている。第６トランジスタ回路Ｔｒ６のソース電極には基準電圧ＶＳＳが供給される。第６トランジスタ回路Ｔｒ６のドレイン電極は、第１ノードＮＤ１と電気的に接続されている。
【００３４】
第７トランジスタ回路Ｔｒ７の制御電極は、ソース電極と電気的に接続されている。第７トランジスタ回路Ｔｒ７の制御電極とソース電極とには基準電圧ＶＤＤが供給される。第７トランジスタ回路Ｔｒ７のドレイン電極は、第１ノードＮＤ１と電気的に接続されている。
【００３５】
第８トランジスタ回路Ｔｒ８の制御電極は、ソース電極と電気的に接続されている。第８トランジスタ回路Ｔｒ８の制御電極とソース電極とには基準電圧ＶＤＤが供給される。第８トランジスタ回路Ｔｒ８のドレイン電極は、第２ノードＮＤ２と電気的に接続されている。
【００３６】
本実施形態に係る表示装置では、基準電圧ＶＤＤは交流化信号Ｍ、ＭＢのハイ（Ｈｉｇｈ）レベルに相当する電圧であって、基準電圧ＶＳＳは交流化信号Ｍ、ＭＢのロウ（Ｌｏｗ）レベルに相当する電圧である。
【００３７】
図５に示すように、走査線選択信号ＶＳＲｎ＋１がハイレベルで、交流化信号Ｍがハイレベル、交流化信号ＭＢがロウレベルの時に、第１ノードＮＤ１の電位がハイレベル、第２ノードＮＤ２の電位がロウレベルとなる。
【００３８】
ここで、走査線選択信号ＶＳＲｎ＋１がロウレベルとなっても、第１ノードＮＤ１および第２ノードＮＤ２の電位が１フレーム期間保持されるので、補助容量線Ｃｓｎへの出力として、１フレーム期間、正極性の共通電圧ＶＣＳＨが出力される。
【００３９】
すなわち、走査線選択信号ＶＳＲｎ＋１がロウレベルとなって第１トランジスタ回路Ｔｒ１および第２トランジスタ回路Ｔｒ２がオフされている間、第１ノードＮＤ１には第７トランジスタ回路Ｔｒ７を介して基準電圧ＶＤＤが継続して供給される。
【００４０】
また、走査線選択信号ＶＳＲｎ＋１がハイレベルで、交流化信号Ｍがロウレベル、交流化信号ＭＢがハイレベルの時に、第１ノードＮＤ１の電位がロウレベル、第２ノードＮＤ２の電位がハイレベルとなり、１フレーム期間保持されるので、補助容量線Ｃｓｎへの出力として、１フレーム期間、負極性の共通電圧ＶＣＳＬが出力される。
【００４１】
すなわち、走査線選択信号ＶＳＲｎ＋１がロウレベルとなって第１トランジスタ回路Ｔｒ１および第２トランジスタ回路Ｔｒ２がオフされている間、第２ノードＮＤ２には第８トランジスタ回路Ｔｒ８を介して基準電圧ＶＤＤが継続して供給される。このように、本実施形態に係る表示装置では補助容量線Ｃｓｎに印加する共通電圧（補助容量線電位Ｖｃｓ）の交流化が可能としている。
【００４２】
上記のように、補助容量線駆動回路ＣＡｎにおいては、第７トランジスタ回路Ｔｒ７および第８トランジスタ回路Ｔｒ８を介して、常に第１ノードＮＤ１および第２ノードＮＤ２にハイレベルの電圧ＶＤＤを供給しつづける。
【００４３】
このようにすれば、時刻ｔ４〜ｔ５の間、ハイレベル状態である第１ノードＮＤ１は、電気的にフローティング状態ではなくなるため、安定してハイレベル状態を維持することができる。また、時刻ｔ２〜ｔ３の間、ハイレベル状態である第２ノードＮＤ２も、電気的にフローティング状態ではなくなるため、安定して、ハイレベル状態を維持することができる。なお、図５では、例として補助容量線駆動回路ＣＡ１内の各ノードの電位変化を示しているが、他の補助容量線駆動回路ＣＡ２〜ＣＡｎについても同様である。
【００４４】
ここで例えば、第７トランジスタ回路Ｔｒ７および第８トランジスタ回路Ｔｒ８が設けられない場合、第１トランジスタ回路Ｔｒ１および第２トランジスタ回路Ｔｒ２がオフしている期間、第１ノードＮＤ１と第２ノードＮＤ２とは電気的にフローティング状態となる。そうすると、共通電圧を供給する第３トランジスタ回路Ｔｒ３あるいは第４トランジスタ回路Ｔｒ４を一定期間オン状態とするために、第１ノードＮＤ１および第２ノードＮＤ２のうち一方をハイレベルに、もう片一方をロウレベルに保持することが困難となる。
【００４５】
そこで、例えば図８に示すように、第１ノードＮＤ１および第２ノードＮＤ２と基準電圧ＶＳＳが供給される基準電源線との間に、保持容量Ｃ１、Ｃ２を接続すると、第１ノードＮＤ１および第２ノードＮＤ２の電圧を安定化することが出来る。
【００４６】
また、第１ノードＮＤ１および第２ノードＮＤ２に第５トランジスタ回路Ｔｒ５および第６トランジスタ回路Ｔｒ６を接続することで、第１ノードＮＤ１と第２ノードＮＤ２との一方がハイレベルのときは、常にもう一方をロウレベルとすることが出来る。
【００４７】
しかしながら、このような場合、トランジスタ回路に過大なオフリーク電流が流れると、第１ノードＮＤ１および第２ノードＮＤ２の電位が変動し、第３トランジスタ回路Ｔｒ３および第４トランジスタ回路Ｔｒ４のオンおよびオフを正常に制御できなくなる。
【００４８】
図８に示すような補助容量線駆動回路では、第１トランジスタ回路Ｔｒ１および第６トランジスタ回路Ｔｒ６のオフリーク電流が大きいと、時刻ｔ４〜ｔ５の間、ハイレベル状態である第１ノードＮＤ１（フローティングノード）から基準電圧ＶＳＳ側に、第６トランジスタ回路Ｔｒ６を介して電流が流れる。また、交流化信号Ｍがロウレベル状態の時には、ハイレベル状態である第１ノードＮＤ１（フローティングノード）から交流化信号Ｍ側に、第１トランジスタ回路Ｔｒ１を介して電流が流れる。
【００４９】
そうすると、第１ノードＮＤ１は電気的にフローティング状態であるため、リーク電流によって第１ノードＮＤ１の電位が降下し、第３トランジスタ回路Ｔｒ３がオフし、補助容量線ＣｓにＶＣＳＨ電圧を供給することが出来なくなる。その結果、フローティング状態となった補助容量線Ｃｓが電位変動し、画質不良をひきおこす可能性があった。
【００５０】
同様に、第２トランジスタ回路Ｔｒ２および第５トランジスタ回路Ｔｒ５のオフリーク電流が大きいと、時刻ｔ２〜ｔ３の間、ハイレベル状態であるフローティングノード（第２ノードＮＤ２）から基準電圧ＶＳＳ側に、第５トランジスタ回路Ｔｒ５を介して電流が流れる。また、交流化信号ＭＢがロウレベル状態の時には、ハイレベル状態であるフローティングノード（第２ノードＮＤ２）から交流化信号ＭＢ側に、第２トランジスタ回路Ｔｒ２を介して電流が流れる。
【００５１】
そうすると、第２ノードＮＤ２は電気的にフローティング状態であるため、リーク電流によって第２ノードＮＤ２の電位が降下し、第４トランジスタ回路Ｔｒ４がオフし、補助容量線ＣｓにＶＣＳＬ電圧を供給することが出来なくなる。その結果、フローティング状態となった補助容量線Ｃｓが電位変動し、画質不良をひきおこす可能性があった。
【００５２】
また、トランジスタに過大なオフリーク電流が流れても、第１ノードＮＤ１および第２ノードＮＤ２の電位変動が少なくなるように、保持容量Ｃ１、Ｃ２の値を大きくすると、容量面積分だけ、表示部ＤＹＰの周囲の領域である回路額縁の幅が大きくなり、表示装置の外形が大きくなる。
【００５３】
さらに、第１トランジスタ回路Ｔｒ１および第２トランジスタ回路Ｔｒ２から第１ノードＮＤ１および第２ノードＮＤ２への書き込みを考えた場合、時刻ｔ１〜ｔ２、時刻ｔ３〜ｔ４、及び時刻ｔ５〜ｔ６の走査線選択信号ＶＳＲ２がハイレベルの期間中に保持容量Ｃ１、Ｃ２への書き込みが終了しないことがあった。また、第１ノードＮＤ１および第２ノードＮＤ２が規定の電圧に達しない、書き込み不足となることがあり、第３トランジスタ回路Ｔｒ３および第４トランジスタ回路Ｔｒ４のオンおよびオフを正常に制御できなくなる原因となっていた。
【００５４】
これに対し、本実施形態に係る表示装置では、第７トランジスタ回路Ｔｒ７および第８トランジスタ回路Ｔｒ８を付加することにより、第１ノードＮＤ１および第２ノードＮＤ２が電気的にフローティング状態で無くなる。このことによって、図８における保持容量Ｃ１、Ｃ２の値を小さくする、または、保持容量Ｃ１、Ｃ２を省略することも可能となり、補助容量線駆動回路ＣＡを小さくし、狭額縁化することもできる。
【００５５】
なお、図４に示す補助容量線駆動回路ＣＡｎにおいて、第７トランジスタ回路Ｔｒ７および第８トランジスタ回路Ｔｒ８のＷ／Ｌ（Ｗ：チャネル幅、Ｌ：チャネル長）を、第５トランジスタ回路Ｔｒ５および第６トランジスタ回路Ｔｒ６のＷ／Ｌより、十分小さく設定することが望ましい。
【００５６】
時刻ｔ３〜ｔ５の間、第８トランジスタ回路Ｔｒ８と第５トランジスタ回路Ｔｒ５との両方がオンすることになるが、この際、第８トランジスタ回路Ｔｒ８のＷ／Ｌは、第２ノードＮＤ２がロウレベル状態を保てるように、第５トランジスタ回路Ｔｒ５のＷ／Ｌより十分小さく設定されている。
【００５７】
このように、Ｗ／Ｌを設定すれば、第２ノードＮＤ２がロウレベル状態となり、時刻ｔ３〜ｔ５の間に第４トランジスタ回路Ｔｒ４がオンすることはなく、補助容量線駆動回路ＣＡは安定して動作する。
【００５８】
また、第８トランジスタ回路Ｔｒ８と第５トランジスタ回路Ｔｒ５とを介して基準電圧ＶＤＤから基準電圧ＶＳＳ側に流れる貫通電流を小さくできる。したがって、第８トランジスタ回路Ｔｒ８を配置したことによって増加する消費電力を十分小さくすることができる。
【００５９】
同様に、時刻ｔ１〜ｔ３の間、第７トランジスタ回路Ｔｒ７と第６トランジスタ回路Ｔｒ６との両方がオンすることになるが、この際、第７トランジスタ回路Ｔｒ７のＷ／Ｌは、第１ノードＮＤ１がロウレベル状態を保てるように、第６トランジスタ回路Ｔｒ６のＷ／Ｌより十分小さく設定する。
【００６０】
このように、Ｗ／Ｌを設定すれば、第１ノードＮＤ１がロウレベル状態となり、時刻ｔ１〜ｔ３巻に第３トランジスタ回路Ｔｒ３がオンすることはなく、補助容量線駆動回路ＣＡは安定して動作する。
【００６１】
また、第７トランジスタ回路Ｔｒ７と第６トランジスタ回路Ｔｒ６とを介して基準電圧ＶＤＤから基準電圧ＶＳＳ側に流れる貫通電流を小さくできる。したがって、第７トランジスタ回路Ｔｒ７を配置したことによって増加する消費電力を十分小さくすることができる。
【００６２】
上記のように、本実施形態に係る表示装置では、フローティング状態のノードを有するトランジスタに流れる過大なオフリーク電流に起因する回路の誤動作を防止することができる単チャネル構成の補助容量線駆動回路を備えた表示装置を提供することが可能となる。すなわち、本実施形態に係る表示装置によれば、駆動回路の誤作動を回避して、表示品位の良好な表示装置を提供することができる。
【００６３】
次に、本発明の第２実施形態に係る表示装置について、図面を参照して説明する。なお、以下の説明において、上述の第１実施形態に係る表示装置と同様の構成については、同一の符号を付して説明を省略する。
【００６４】
本実施形態に係る表示装置は、補助容量線駆動回路ＣＡの構成以外は、上述の第１実施形態に係る表示装置と同様である。図６に示すように、本実施形態に係る表示装置の補助容量線駆動回路ＣＡは、図６に示すように、第７トランジスタ回路Ｔｒ７および第８トランジスタ回路Ｔｒ８に代えて、第１抵抗素子Ｒ１および第２抵抗素子Ｒ２を備えている。
【００６５】
第１抵抗素子Ｒ１および第２抵抗素子Ｒ２の抵抗値を、図５における、時刻ｔ１〜ｔ３の間第１ノードＮＤ１および、時刻ｔ３〜ｔ５の間第２ノードＮＤ２がロウレベル状態を保てるように設定すれば、上述の第１実施形態に係る表示装置と同様の効果を得ることができる。
【００６６】
すなわち、本実施形態に係る表示装置によれば、駆動回路の誤作動を回避して、表示品位の良好な表示装置を提供することができる。
【００６７】
次に、本発明の第３実施形態に係る表示装置について図面を参照して説明する。本実施形態に係る表示装置は、補助容量線駆動回路ＣＡの構成以外は、上述の第１実施形態に係る表示装置と同様である。
【００６８】
図７に示すように、本実施形態に係る表示装置の補助容量線駆動回路ＣＡは、第７トランジスタ回路Ｔｒ７および第８トランジスタ回路Ｔｒ８の制御電極が、それぞれ第１ノードＮＤ１および第２ノードＮＤ２に接続されている。
【００６９】
この場合、第７トランジスタ回路Ｔｒ７および第８トランジスタ回路Ｔｒ８はオフ状態となり、第１ノードＮＤ１および第２ノードＮＤ２はフローティング状態となってしまう。しかし、第７トランジスタ回路Ｔｒ７および第８トランジスタ回路Ｔｒ８のＷ／Ｌを、第１トランジスタ回路Ｔｒ１、第２トランジスタ回路Ｔｒ２、第５トランジスタ回路Ｔｒ５、および第６トランジスタ回路Ｔｒ６のＷ／Ｌより大きく設定し、第７トランジスタ回路Ｔｒ７および第８トランジスタ回路Ｔｒ８のオフリーク電流を利用して、第１ノードＮＤ１および第２ノードＮＤ２のハイレベル状態を保つようにしている。
【００７０】
このように第１乃至第８トランジスタ回路Ｔｒ１〜Ｔｒ８のＷ／Ｌを設定すると、上述の第１実施形態に係る表示装置と同様の効果を得ることが出来る。すなわち、本実施形態に係る表示装置によれば、駆動回路の誤作動を回避して、表示品位の良好な表示装置を提供することができる。
【００７１】
以上説明したように、本実施例によれば、トランジスタ、または、抵抗素子を配置して、補助容量線駆動回路内のフローティングノードを無くすことにより、トランジスタに流れる過大なオフリーク電流に起因した回路の誤動作を防止することができる。
【００７２】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【００７３】
なお、上記第１乃至第３実施形態では、ＮＭＯＳトランジスタを用いた補助容量線駆動回路について説明したが、ＰＭＯＳトランジスタを用いて同様の補助容量線駆動回路を構成しても、同様の効果を得られることは言うまでもない。
【００７４】
また、上記第１乃至第３実施形態では、表示装置として液晶表示装置を例に説明したが、本発明はこれに限定されるものではなく、回路を構成するトランジスタがＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタの一方のみである駆動回路を備える表示装置であれば、たとえば有機ＥＬ表示装置等の表示装置にも適用可能であることは言うまでもない。
【００７５】
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００７６】
ＬＱ…液晶層、ＰＸ…表示画素、ＤＹＰ…表示部、ＰＥ…画素電極、Ｇ１〜Ｇｎ…走査線、Ｃｓ１〜Ｃｓｎ…補助容量線、Ｓ１〜Ｓｍ…信号線、Ｔ…画素スイッチ、ＶＤ…垂直駆動回路、ＨＤ…水平駆動回路、Ｃ…補助容量、Ｃｌｃ…液晶容量、ＳＲ１〜ＳＲｎ＋１…走査線駆動回路（シフトレジスタ）、ＣＡ１〜ＣＡｎ…補助容量線駆動回路、Ｔｒ１〜Ｔｒ８…トランジスタ回路、ＶＣＳＨ…共通電圧（ハイレベル）、ＶＣＳＬ…共通電圧（ロウレベル）、ＶＤＤ…基準電圧、Ｃ１、Ｃ２…保持容量、Ｒ１、Ｒ２…抵抗素子、ＮＤ１…第１ノード、ＮＤ２…第２ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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