(57)【要約】      （修正有）【課題】半導体装置の側面に現れた界面近傍に熱によるクラックが発生しないようにする構造体を提供する。【解決手段】半導体装置１が、半導体基板１１と、前記半導体基板１１に形成された突起電極２３と、前記突起電極２３を除く半導体基板１１上に形成された封止膜２６と、半導体基板１１上の周側面に形成された枠部２４とを備える。枠部２４は、封止膜２６の線膨張係数よりも半導体基板１１の線膨張係数に近い線膨張係数の材料からなる。【選択図】図２
2011151289.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたと突起電極と、
前記突起電極を除く前記半導体基板上に形成された封止膜と、
前記半導体基板上の前記封止膜の周側面に形成された枠部と、
を備え、
前記枠部は、線膨張係数の値が前記封止膜の値よりも前記半導体基板の値に近い材料からなることを特徴とする半導体装置。
【請求項２】
前記枠部は、無機ガラスまたは金属酸化物のいずれかからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された突起電極と、
前記突起電極を除く前記半導体基板上に形成された封止膜と、
前記半導体基板上の前記封止膜の周側面に形成された、線膨張係数の値が前記封止膜の値よりも前記半導体基板の値に近い材料からなる枠部と、
を備える半導体装置が、
回路基板上の端子に半田を介して接続され、少なくとも前記半導体装置と前記回路基板との間には、アンダーフィル材が設けられていることを特徴とする半導体装置の実装構造。
【請求項４】
前記枠部は、無機ガラスまたは金属酸化物のいずれかからなることを特徴とする請求項３に記載の半導体装置の実装構造。
【請求項５】
ウエハ状態の半導体基板上に形成された突起電極を含む前記半導体基板上の周側面に枠部を形成する工程と、
前記枠部の内側であって各前記突起電極間を含む前記半導体基板上に封止膜を成膜する工程と、
を含み、
前記枠部は、線膨張係数の値が前記封止膜の値よりも前記半導体基板の値に近い材料からなることを特徴とする半導体装置の製造方法。
【請求項６】
前記枠部は、無機ガラスまたは金属酸化物のいずれかからなることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
複数のチップ領域に区画された半導体ウエハ上に、枠部を前記チップ領域の境界線に沿って形成する工程と、
前記枠部の内側であって前記半導体ウエハ上に封止膜を成膜する工程と、
前記チップ領域の境界線に沿って前記半導体ウエハと前記枠部を個片化し、前記チップ領域ごとに分割する工程と、
を含み、
前記枠部は、線膨張係数の値が前記封止膜の値よりも前記半導体ウエハの値に近い材料からなることを特徴とする半導体装置の製造方法。
【請求項８】
前記枠部は、無機ガラスまたは金属酸化物のいずれかからなることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置並びにその実装構造及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板下に複数の柱状電極が設けられ、柱状電極の周囲における半導体基板下に封止膜が設けられ、封止膜で覆われずに露出された柱状電極下に半田ボールが設けられた所謂ＷＬＰ（Wafer Level Package）と呼ばれる半導体装置がある。この場合、複数の半田ボールはマトリクス状に配置されている。そして、この半導体装置を回路基板上に実装する場合、半田ボールを回路基板の上面に設けられた接続パッドに接合させて、フェースダウン実装している。半導体装置と回路基板との間には、液状のアンダーフィル材が充填され、液状のアンダーフィル材を加熱硬化させる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３４７３６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ウエハ状態でウエハに樹脂封止を行うと、ウエハと封止樹脂の界面が形成さる。そのようなウエハを切り出すと、切り出された半導体チップの側面においては、封止樹脂と半導体基板の側面が露出し、それらの界面が半導体チップの側面に現れる。
そのような半導体チップを回路基板に半田付けする際に、リフローによって半導体チップに熱が与えられ、半導体チップの側面のうち封止樹脂と半導体基板の間の界面近傍にクラックが生じることがある。
また、リフロー時にクラックが生じない場合でも、その後の使用や試験によって温度サイクルが発生すると、半導体チップの側面のうち封止樹脂と半導体基板の間の界面近傍にクラックが生じることがある。そのようなクラックの発生を防止するべく、半導体基板と回路基板の間からはみ出たアンダーフィルのフィレットによって、半導体チップの側面に現れた界面を被覆することがある。その場合、アンダーフィルの塗布面積が増え、半導体チップの実装に要するスペースが大きくなってしまう。
そこで、本発明が解決しようとする課題は、半導体チップ等の半導体装置の側面に現れた界面近傍に熱によるクラックが発生しないようにすることである。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係る半導体装置が、半導体基板と、前記半導体基板上に形成されたと突起電極と、前記突起電極を除く前記半導体基板上に形成された封止膜と、前記半導体基板上の前記封止膜の周側面に形成された枠部と、を備え、前記枠部は、線膨張係数の値が前記封止膜の値よりも前記半導体基板の値に近い材料からなることとした。
【０００６】
本発明に係る半導体装置の実装構造においては、半導体基板と、前記半導体基板上に形成された突起電極と、前記突起電極を除く前記半導体基板上に形成された封止膜と、前記半導体基板上の前記封止膜の周側面に形成された、線膨張係数の値が前記封止膜の値よりも前記半導体基板の値に近い材料からなる枠部と、を備える半導体装置が、回路基板上の端子に半田を介して接続され、少なくとも前記半導体装置と前記回路基板との間には、アンダーフィル材が設けられていることとした。
【０００７】
本発明に係る半導体装置の製造方法は、ウエハ状態の半導体基板上に形成された突起電極を含む前記半導体基板上の周側面に枠部を形成する工程と、前記枠部の内側であって各前記突起電極間を含む前記半導体基板上に封止膜を成膜する工程と、を含み、前記枠部は、線膨張係数の値が前記封止膜の値よりも前記半導体基板の値に近い材料からなることとした。
【０００８】
本発明に係る半導体装置の製造方法は、複数のチップ領域に区画された半導体ウエハ上に、枠部を前記チップ領域の境界線に沿って形成する工程と、前記枠部の内側であって前記半導体ウエハ上に封止膜を成膜する工程と、前記チップ領域の境界線に沿って前記半導体ウエハと前記枠部を個片化し、前記チップ領域ごとに分割する工程と、を含み、前記枠部は、線膨張係数の値が前記封止膜の値よりも前記半導体ウエハの値に近い材料からなることとした。
【０００９】
好ましくは、前記半導体装置、前記実装構造及び前記製造方法において、前記枠部は、無機ガラスまたは金属酸化物のいずれかからなることとした。
【発明の効果】
【００１０】
本発明によれば、半導体装置の側面に現れた界面近傍に、熱によるクラックが発生しないようにすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態における半導体装置の斜視図。
【図２】同実施形態における半導体装置の断面図。
【図３】変形例における半導体装置の斜視図。
【図４】変形例における半導体装置の斜視図。
【図５】変形例における半導体装置の断面図。
【図６】変形例における半導体装置の断面図。
【図７】変形例における半導体装置の断面図。
【図８】半導体装置の実装構造の断面図。
【図９】半導体装置の製造に用いるウエハの断面図。
【図１０】図９に示したウエハから半導体装置を製造する方法の一工程における断面図。
【図１１】図１０に続く工程における断面図。
【図１２】図１１に続く工程における断面図。
【図１３】図１２に続く工程における断面図。
【図１４】図１３に続く工程における断面図。
【図１５】図１４に続く工程における断面図。
【図１６】図１５に続く工程における断面図。
【図１７】図１６に続く工程における断面図。
【図１８】図１７に続く工程における断面図。
【図１９】図１８に続く工程における断面図。
【図２０】図１９に続く工程における断面図。
【発明を実施するための形態】
【００１２】
以下に、本発明を実施するための形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１３】
図１は、半導体装置１の斜視図である。図２は、半導体装置１の断面図である。
図１、図２に示すように、半導体装置１が半導体基板１１、再配線２１、柱状電極２２、半田２３、枠部２４、絶縁膜２５及び封止膜２６等を備える。
半導体基板１１がシリコン等からなり、半導体基板１１の表面にＬＳＩが形成されている。複数の接続パッド１２が半導体基板１１の表面に形成され、接続パッド１２がＬＳＩの配線に接続されている。パッシベーション膜１３は、半導体基板１１の表面に成膜されているとともに、ＬＳＩを被覆する。例えば、パッシベーション膜１３は、酸化シリコン又は窒化シリコンからなる。また、パッシベーション膜１３には、接続パッド１２を露出させる開口１３ａが設けられている。
【００１４】
絶縁膜２５がパッシベーション膜１３上に成膜されている。絶縁膜２５は、エポキシ系樹脂、ポリイミド系樹脂その他の樹脂からなる。例えば、絶縁膜２５には、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）等の高機能プラスチック材料、エポキシ系、フェノール系、シリコン系等のプラスチック材料、又はこれらの複合材料等を用いることができる。平面視した絶縁膜２５のサイズが半導体基板１１及びパッシベーション膜１３のサイズよりも小さく、パッシベーション膜１３の周縁部が、絶縁膜２５によって覆われずに露出している。
【００１５】
絶縁膜２５には、接続パッド１２を露出させる開口２５ａが設けられている。絶縁膜２５の開口２５ａはパッシベーション膜１３の開口１３ａよりも小さく、開口２５ａの外周部で接続パッド１２と絶縁膜２５とが密着している。
【００１６】
絶縁膜２５の表面上には、電解メッキ用シード層２０が形成されている。電解メッキ用シード層２０は、銅（Ｃｕ）の薄膜、チタン（Ｔｉ）の薄膜、チタンに銅を積層した薄膜その他の金属薄膜であり、平面視して、電解メッキ用シード層２０が所定の形状にパターニングされている。電解メッキ用シード層２０の一部が接続パッド１２上に積層され、電解メッキ用シード層２０が開口１３ａ，２５ａを介して接続パッド１２に接続されている。電解メッキ用シード層２０は、２００ｎｍ〜２０００ｎｍの厚さが好ましい。なお、絶縁膜２５が形成されておらず、電解メッキ用シード層２０がパッシベーション膜１３上に形成されていてもよい。
【００１７】
電解メッキ用シード層２０上には、再配線２１が積層されている。再配線２１は、銅メッキその他の金属メッキからなる。平面視して、再配線２１が所定の形状にパターニングされており、再配線２１の平面形状と電解メッキ用シード層２０の平面形状がほぼ同じである。再配線２１の厚さが１μｍ〜１０μｍであることが好ましい。
各電解メッキ用シード層２０及び再配線２１の積層体は、他の電解メッキ用シード層２０及び再配線２１の積層体と電気的に絶縁されるように配列されている。
【００１８】
円柱形状の柱状電極２２が再配線２１の一部上に形成されている。柱状電極２２は、銅その他の金属からなる。
各電解メッキ用シード層２０及び再配線２１の積層体は、それぞれに対応する接続パッド１２と柱状電極２２とを電気的に接続する。
【００１９】
絶縁膜２５上には、封止膜２６が成膜されている。再配線２１は、柱状電極２２が形成された箇所を除いて、封止膜２６によって覆われている。封止膜２６の表面が柱状電極２２の表面と面一に設けられ、柱状電極２２の表面が封止膜２６によって覆われずに露出している。封止膜２６は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂からなり、好ましくは、フィラー（ガラスフィラー）を含有した熱硬化性樹脂（例えば、エポキシ樹脂）からなる。封止膜２６は、柱状電極２２をその側面から保護し、電解メッキ用シード層２０及び再配線２１をそれらの上部から保護する。封止膜２６は遮光性を有する。
【００２０】
各柱状電極２２の表面（頂面）には、バンプ状の半田２３が形成されている。半田２３が柱状電極２２の表面に結合することによって、半田２３と柱状電極２２が相互に電気的に接続している。なお、半田２３が設けられていなくてもよい。
【００２１】
平面視した封止膜２６のサイズが絶縁膜２５、半導体基板１１及びパッシベーション膜１３のサイズよりも小さく、絶縁膜２５及びパッシベーション膜１３の周縁部が封止膜２６によって覆われていない。
【００２２】
封止膜２６の周囲には枠部２４が設けられ、封止膜２６が枠部２４によって囲繞されている。枠部２４がパッシベーション膜１３の周縁部上に形成され、枠部２４とパッシベーション膜１３が接触している。更に、枠部２４の一部が絶縁膜２５の周縁部に載り上げて、絶縁膜２５の周縁部上に形成され、枠部２４が封止膜２６の縁に接触している。封止膜２６の表面と枠部２４の表面が面一に設けられている。また、枠部２４の側面と半導体基板１１の側面が面一に設けられている。枠部２４は無機塗布ガラス（無機ＳＯＧ材：Spin On Glass）又は金属酸化物からなる。枠部２４に用いる塗布ガラスとしては、水素化シルセスキオキサン（ＨＳＧ）、ケイ酸塩等、無機ＳｉＯ２系材料があり、枠部２４に用いる金属酸化物としては酸化チタン（ＴｉＯ２）があるが、その他の塗布ガラス・金属酸化物を用いてもよい。
【００２３】
黒色又は暗色の顔料が塗布ガラス又は金属酸化物に含有され、枠部２４が遮光性を有することが好ましい。枠部２４及び封止膜２６が遮光性を有するので、半導体基板１１の表面に形成されたＬＳＩに光が入射せず、ＬＳＩの誤動作を防止することができる。
【００２４】
図１に示すように、枠部２４の入隅２４ａが直角に設けられている。また、図３に示すように、枠部２４の入隅２４ａが円弧状に丸められていてもよい。また、図４に示すように、枠部２４の入隅２４ａがその入隅２４ａを挟む一方の面から他方の面に至る斜面状に設けられている。枠部２４の厚み（内側の側面から外側の側面までの長さ）が１μｍであるが、枠部２４の入隅２４ａが図３や図４のように形成されていることによってその入隅２４ａの部分における厚みが図１の場合よりも厚くなっている。
【００２５】
枠部２４の線膨張係数は、封止膜２６の線膨張係数よりも小さい。また、枠部２４の線膨張係数は、封止膜２６の線膨張係数よりも、シリコンからなる半導体基板１１の線膨張係数に近い。つまり、枠部２４の線膨張係数と封止膜２６の線膨張係数の差が、枠部２４の線膨張係数と半導体基板１１の線膨張係数の差よりも大きい。一般に、半導体装置を回路基板上にフェースダウン実装する場合、半導体装置と回路基板との間に充填されたアンダーフィル材が、半導体装置の半導体基板の周側面にかかっている場合は、温度サイクル試験を行っても、封止樹脂との界面に近い半導体基板にクラックが発生することはない。しかし、アンダーフィル材が、半導体装置の封止樹脂の周側面までで、半導体基板の周側面にまでかかっていない場合、封止樹脂との界面に近い半導体基板にクラックが発生することがある。つまり、封止樹脂の周側面に、封止樹脂よりも半導体基板に近い線膨張係数の値の材料からなる枠部２４を設ければ、アンダーフィル材の応力に耐えることができる。このように、線膨張係数の値が封止膜よりも半導体基板に近い材料からなる枠部２４を設けることで、封止樹脂と半導体基板の界面付近に集中していた応力を分散する。ここで、枠部２４が無機系ＳｉＯ２からなる場合には、枠部２４の線膨張係数が８×１０−６〜１３．４×１０−６〔１／℃〕であり、枠部２４が酸化チタンからなる場合には、枠部２４の線膨張係数が７．１×１０−６〜９．１×１０−６〔１／℃〕である。シリコンからなる半導体基板１１の線膨張係数は、２．８×１０−６〜７．３×１０−６〔１／℃〕である。封止膜２６がガラスフィラーを含むエポキシ系樹脂である場合、封止膜２６の線膨張係数が３０×１０−６〔１／℃〕である。
【００２６】
図２に示すように、枠部２４の一部が絶縁膜２５の周縁部に載り上げていたが、図５に示すように、枠部２４が絶縁膜２５に載り上げずに、枠部２４の全体がパッシベーション膜１３の周縁部上に形成されていてもよい。
また、図２に示すように、半導体基板１１の表面の周縁部では、パッシベーション膜１３が半導体基板１１上に形成されていたが、図６に示すように、平面視したパッシベーション膜１３のサイズが半導体基板１１のサイズよりも小さく、半導体基板１１の表面の周縁部がパッシベーション膜１３によって覆われていなくてもよい。この場合、枠部２４が半導体基板１１の周縁部上に形成され、枠部２４と半導体基板１１が接触している。そのため、枠部２４の線膨張係数と封止膜２６の線膨張係数の差が枠部２４の線膨張係数と半導体基板１１の線膨張係数との差よりも大きいから、枠部２４の線膨張係数が、封止膜２６の線膨張係数よりも、半導体基板１１の表面の周縁部において露出した無機材料の線膨張係数に近い。
以上のように、図２、図５、図６の何れの場合でも、半導体基板１１の表面の周縁部が、シリコン、酸化シリコン又は窒化シリコンからなる。
なお、図３又は図４に示す半導体装置１においても、枠部２４を図５又は図６に示すようにしてもよい。
【００２７】
図２に示すように、半導体基板１１の側面が露出していたが、図７に示すように、半導体基板１１及び枠部２４の側面が被膜２９によって覆われていてもよい。被膜２９は、枠部２４と同様に、無機塗布ガラス（無機ＳＯＧ材：Spin On Glass）又は金属酸化物からなる。
【００２８】
半導体装置１の実装構造について図８を参照して説明する。
図８に示すように、この実装構造においては、半導体装置１がその封止膜２６の表面を回路基板８０に向けた状態で回路基板８０上に表面実装されている。回路基板８０には配線が形成され、その配線の端部が端子８１となって回路基板８０上に形成されている。端子８１と柱状電極２２が半田２３によって接合されており、半田２３が端子８１と柱状電極２２に結合している。半導体装置１と回路基板８０の間の隙間、つまり封止膜２６及び枠部２４と回路基板８０との間の隙間には、アンダーフィル材８２が充填されている。
【００２９】
アンダーフィル材８２は、エポキシ系樹脂、ポリイミド系樹脂その他の絶縁性樹脂からなる。アンダーフィル材８２の線膨張係数は、例えばガラスフィラーを含むエポキシ樹脂の場合、３０×１０−６〜７０×１０−６〔１／℃〕である。ガラスフィラーの含有率が少ない程、線膨張係数の値は大きくなる。
【００３０】
アンダーフィル材８２のフィレット８２ａが封止膜２６及び枠部２４と回路基板８０との間の隙間からはみ出ており、そのフィレット８２ａが半導体装置１の側面の一部に形成されている。具体的には、フィレット８２ａが半導体装置１の側面のうち枠部２４の側面に形成されてその側面を覆っているが、半導体基板１１の側面には形成されていない。なお、フィレット８２ａが半導体基板１１の側面に形成されてその側面を覆ってもよい。
【００３１】
図８では、図２に示された半導体装置１を実装したものが示されているが、図３〜図７の半導体装置１の何れについても図８に示すように実装してもよい。
【００３２】
半導体装置１の製造方法について説明する。
図９は、ダイシングする前の半導体ウエハ１１０の断面図である。図９に示すように、半導体ウエハ１１０は、分割予定線としての格子状のダイシングストリート１１２によって複数のチップ領域１１１に区画されている。これらチップ領域１１１がマトリクス状に配列されている。チップ領域１１１が半導体構成体に相当する。
【００３３】
半導体ウエハ１１０の表面には、チップ領域１１１ごとにＬＳＩが形成されている。また、半導体ウエハ１１０の表面には、複数の接続パッド１２が形成されている。半導体ウエハ１１０の表面にパッシベーション膜１３が成膜され、ＬＳＩがパッシベーション膜１３によって覆われている。
図２、図５に示す半導体装置１を製造する場合には、パッシベーション膜１３が半導体ウエハ１１０の表面一面に形成されている。
一方、図６に示す半導体装置１を製造する場合には、パッシベーション膜１３がチップ領域１１１ごとに分割され、分割された各パッシベーション膜１３がダイシングストリート１１２から離れて各チップ領域１１１内において島状に設けられている。そのため、チップ領域１１１の表面の周縁部では、半導体ウエハ１１０のシリコンが露出している。
【００３４】
まず、図１０に示すように、半導体ウエハ１１０の表面に絶縁性樹脂膜を成膜し、その絶縁性樹脂膜をパターニングすることで、その絶縁性樹脂膜に開口２５ａ及び溝２５ｂを形成して、その絶縁性樹脂膜をチップ領域１１１ごとの絶縁膜２５に分割する。ここで、溝２５ｂは、ダイシングストリート１１２に沿うように格子状に形成する。溝２５ｂの幅は、ダイシングストリート１１２の幅よりも広いものとする。なお、絶縁膜２５を形成しなくてもよい。
【００３５】
次に、無電解メッキ法若しくは気相成長法（例えば、スパッタ法）又はこれらの組合せによって、絶縁膜２５（絶縁膜２５を形成しない場合には、パッシベーション膜１３）及び接続パッド１２等の上の一面に電解メッキ用シード層２０を成長させる。
次に、電解メッキ用シード層２０の上にレジストを塗布して、そのレジストの露光・現像をすることで、再配線形成用レジスト１２１を形成する。再配線形成用レジスト１２１を形成する位置は、後に形成しようとする再配線２１を形成しない位置である。
次に、再配線形成用レジスト１２１をマスクとして電解メッキ用シード層２０の一部に被覆した状態で、電解メッキ用シード層２０を電極として電解メッキ法を行う。これにより、電解メッキ用シード層２０の上であって再配線形成用レジスト１２１の間の部分に、再配線２１を成長させる。ここで、再配線２１を電解メッキ用シード層２０よりも厚く成長させる。
再配線２１の形成後、再配線形成用レジスト１２１を除去する。
【００３６】
次に、図１１に示すように、再配線２１よりも厚いドライフィルムレジスト１２２を電解メッキ用シード層２０及び再配線２１の上の一面に貼り付け、そのドライフィルムレジスト１２２の露光・現像することによって、ドライフィルムレジスト１２２に開口１２２ａを形成する。開口１２２ａ内では、再配線２１の一部を露出させる。開口１２２ａを形成する位置が、後に形成しようとする柱状電極２２の位置であり、後に形成しようとする柱状電極２２を形成しない位置には、ドライフィルムレジスト１２２を残留させる。
【００３７】
次に、ドライフィルムレジスト１２２をマスクとして電解メッキ用シード層２０及び再配線２１の一部に被覆した状態で、電解メッキ用シード層２０及び再配線２１を電極として電解メッキ法を行う。これにより、図１２に示すように、開口１２２ａ内において、柱状電極２２を再配線２１の上に成長させる。ここで、柱状電極２２を再配線２１よりも厚く成長させる。
柱状電極２２の形成後、ドライフィルムレジスト１２２を除去する。
【００３８】
次に、図１３に示すように、電解メッキ用シード層２０のうち再配線２１に重なっていない部分をエッチングにより除去する。このとき、再配線２１及び柱状電極２２の表面が一部エッチングされるが、再配線２１及び柱状電極２２が電解メッキ用シード層２０と比較して充分に厚いため、再配線２１及び柱状電極２２が残留する。
【００３９】
次に、図１４に示すように、柱状電極２２よりも厚いドライフィルムレジスト１２３を柱状電極２２、絶縁膜２５及び再配線２１等の上の一面に貼り付ける。
次に、図１５に示すように、そのドライフィルムレジスト１２３の露光・現像することによって、ドライフィルムレジスト１２３に溝１２３ａを形成する。ここで、溝１２３ａをダイシングストリート１１２に沿わせるようにその溝１２３ａを格子状に設け、溝１２３ａの中心線にダイシングストリート１１２に重ねる。
【００４０】
図２に示す半導体装置１を製造する場合には、ドライフィルムレジスト１２３を露光・現像するに際して、図１５に示すように、溝１２３ａの幅を溝２５ｂの幅よりも広くする。これにより、溝１２３ａ内において絶縁膜２５の周縁部を露出させるとともに、隣り合う絶縁膜２５の間ではパッシベーション膜１３を露出させる。
また、図３に示す半導体装置１を製造する場合には、ドライフィルムレジスト１２３を露光・現像するに際して、溝１２３ａの交差部におけるドライフィルムレジスト１２３の出隅を角丸めする。
また、図４に示す半導体装置１を製造する場合には、ドライフィルムレジスト１２３を露光・現像するに際して、溝１２３ａの交差部におけるドライフィルムレジスト１２３の出隅を斜め面取りする。
また、図５に示す半導体装置１を製造する場合には、ドライフィルムレジスト１２３を露光・現像するに際して、溝１２３ａの幅を溝２５ｂの幅よりも狭くする。これにより。溝１２３ａ内においてパッシベーション膜１３を露出させる。
また、図６に示す半導体装置１を製造する場合には、ドライフィルムレジスト１２３を露光・現像するに際して、溝１２３ａの幅を分割されて隣り合うパッシベーション膜１３の間隔よりも狭くする。これにより、溝１２３ａ内においてチップ領域１１１の表面周縁部のシリコンを露出させる。
【００４１】
次に、スピンコート法、ディスペンサ塗布法、印刷法、ディップコート法その他の塗布法によって液状の無機塗布ガラス（例えば、東京応化製の無機ＳｉＯ２系被膜形成用塗布液（ＳＯＧ材料））又は金属酸化物溶液を塗布して、その液体を溝１２３ａに充填し、その液体を硬化させる。これにより、図１６に示すように、無機塗布ガラス又は金属酸化物からなる格子状の枠部２４を溝１２３ａ内に形成する。
【００４２】
次に、図１７に示すように、ドライフィルムレジスト１２３を除去する。
次に、図１８に示すように、例えばディスペンサを用いて、封止樹脂を枠部２４の内側に塗布し、その封止樹脂を硬化させて封止膜２６とする。
次に、図１９に示すように、封止膜２６及び枠部２４の表面を研削することにより、封止膜２６及び枠部２４の表面が柱状電極２２の頂面と略面一となるように柱状電極２２の頂面を露出させる。このとき、柱状電極２２の頂部も研削されることもある。
次に、図２０に示すように、各柱状電極２２の頂面にボール状の半田２３を形成する。なお、半田２３を形成しなくてもよい。
【００４３】
次に、ダイシングストリート１１２（枠部２４の中心線）に沿って半導体ウエハ１１０をダイシングし、複数の半導体装置１に分割する。ダイシングのとき、格子状の枠部２４が半導体装置１ごとに分割される。以上により、半導体装置１が完成する。なお、半田２３の形成は、ダイシング処理の後に行ってもよい。
【００４４】
半導体装置１の実装方法について説明する。
表面に配線や端子８１が形成された回路基板８０を準備する。半導体装置１に半田２３が形成されていない場合には、半田２３を端子８１又は柱状電極２２に形成する。
次に、半導体装置１の封止膜２６の表面を回路基板８０の表面に向け、柱状電極２２を端子８１に位置合わせし、半導体装置１をフェースダウンする。これにより、半田２３が柱状電極２２と端子８１の間に挟まれる。
次に、半導体装置１が搭載された回路基板８０をリフロー炉に入れ、半田２３をリフローして、端子８１と柱状電極２２を半田付けする。枠部２４の線膨張係数が半導体基板１１の周縁部の線膨張係数に近いから、リフローの熱によっても界面近傍に大きな熱応力が生じない。そのため、半導体基板１１の表面の周縁部と枠部２４との界面に亀裂が発生しないようにすることができる。
【００４５】
半導体装置１及び回路基板８０の冷却後、封止膜２６及び枠部２４と回路基板８０との間にアンダーフィル材８２を注入する。この際、半導体装置１の四辺のうち何れかの一辺側からアンダーフィル材８２を注入する。また、アンダーフィル材８２の一部を封止膜２６及び枠部２４と回路基板８０との間の隙間からはみ出させ、アンダーフィル材８２のフィレット８２ａによって枠部２４の側面を覆うが、アンダーフィル材８２のフィレット８２ａが半導体基板１１の側面に至らないようにする。但し、半導体装置１の四辺のうちアンダーフィル材８２を注入している辺については、アンダーフィル材８２のフィレット８２ａが半導体基板１１の側面に至ってもよい。
【００４６】
アンダーフィル材の注入後、アンダーフィル材８２を加熱し、アンダーフィル材８２を硬化させる。アンダーフィル材８２の硬化温度は半田２３のリフロー温度よりも低い。
以上により、半導体装置１の実装構造が完成する。
【００４７】
以上のように本実施形態によれば、封止膜２６が半導体装置１の側面を構成するのではなく、枠部２４が半導体装置１の側面を構成しているから、高温環境下において半導体装置１の側面に亀裂が発生しないようにすることができる。特に、アンダーフィル材８２のフィレット８２ａが半導体基板１１の表面の周縁部と枠部２４との界面の外側を覆っていなくとも、その界面に亀裂が発生しないようにすることができる。
更に、アンダーフィル材８２の使用量を少なくすることができる。アンダーフィル材８２のはみ出し量も抑えることができる。また、アンダーフィル材８２の塗布領域の面積を小さくすることができ、半導体装置１の実装に要するスペースも狭小化することができる。
【００４８】
また、図３、図４に示すように、枠部２４の角部では、入隅２４ａが柱面又は傾斜面とされているから、その部分では、枠部２４の内側から外側までの厚さが厚くなっている。枠部２４の角部は、他の部分と比較して、界面に亀裂が発生しやすいが、その角部が厚くなっているから、界面の亀裂を効率よく抑えることができる。
【符号の説明】
【００４９】
１  半導体装置
１１  半導体基板
２４  枠部
２６  封止膜
【図１】
2011151289.tif 000003
【図２】
2011151289.tif 000004
【図３】
2011151289.tif 000005
【図４】
2011151289.tif 000006
【図５】
2011151289.tif 000007
【図６】
2011151289.tif 000008
【図７】
2011151289.tif 000009
【図８】
2011151289.tif 000010
【図９】
2011151289.tif 000011
【図１０】
2011151289.tif 000012
【図１１】
2011151289.tif 000013
【図１２】
2011151289.tif 000014
【図１３】
2011151289.tif 000015
【図１４】
2011151289.tif 000016
【図１５】
2011151289.tif 000017
【図１６】
2011151289.tif 000018
【図１７】
2011151289.tif 000019
【図１８】
2011151289.tif 000020
【図１９】
2011151289.tif 000021
【図２０】
2011151289.tif 000022