(57)【要約】【課題】入力の任意のパルス幅に比例したパルス波形をクロック同期でシフト動作させる。【解決手段】表示装置の画素列駆動回路もしくは画素駆動制御回路、ＣＣＤ／ＣＭＯＳなどの固体撮像素子の走査駆動回路などに用いられるシフトレジスタであって、各レジスタを構成する全てのトランジスタＴ１〜Ｔ１２が単一の極性を有する。各レジスタは、正極性および負極性のそれぞれの入力端子Ｄ，Ｄｘを持ち、クロックＣＬＫに同期して前記入力端子からの入力をそれぞれラッチする。ラッチした電圧信号Ｖａ，Ｖｂをチャージポンプ回路Ｔ７，Ｔ８，Ｃ１〜Ｃ４で電源電圧を超える電圧に遷移させ、この遷移させた電圧信号を利用して出力段トランジスタＴ９，Ｔ１１を電源電圧までスイッチしてクロックに同期した正極性および負極性のラッチ信号を出力する。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数のレジスタからなるシフトレジスタであって、
各レジスタを構成する全てのトランジスタが単一の極性を有し、
各レジスタは、
正極性および負極性のそれぞれの入力端子を持ち、
クロックに同期して前記入力端子からの入力をそれぞれラッチし、
ラッチした電圧信号をチャージポンプ回路で電源電圧を超える電圧に遷移させ、
この遷移させた電圧信号を利用して出力段トランジスタを電源電圧までスイッチしてクロックに同期した正極性および負極性のラッチ信号を出力するシフトレジタ。
【請求項２】
請求項１に記載のシフトレジスタであって、
各レジスタを構成するトランジスタがＮＭＯＳであるシフトレジスタ。
【請求項３】
請求項１に記載のシフトレジスタであって、
各レジスタを構成するトランジスタがＰＭＯＳであるシフトレジスタ。
【請求項４】
請求項１〜３のいずれか１つに記載のシフトレジスタであって、
各レジスタは、
出力段トランジスタにおける、ゲート端子と、出力端子に接続される端子と、を除いた第三の端子が電源に接続されているシフトレジスタ。
【請求項５】
請求項１〜４のいずれか１つに記載のシフトレジスタであって、
前記チャージポンプ回路は、ラッチした内部電圧信号ラインをゲートに受け、一方の端子にクロックが供給され、他方の端子が容量を介しラッチした内部電圧信号ラインに接続されているトランジスタを有し、このトランジスタがオンの際にクロックの電圧変化がラッチした内部電圧信号ラインに及ぼす電圧変化を利用するシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の画素列駆動回路もしくは画素駆動制御回路、ＣＣＤ／ＣＭＯＳなどの固体撮像素子の走査駆動回路などに用いられるシフトレジスタに関する。
【背景技術】
【０００２】
図１に、従来のシフトレジスタを構成する基本的なレジスタ回路の構成例を、図２にそのシフトレジスタにおける各所の信号波形を示す。
【０００３】
なお、この図１の構成のシフトレジスタが普及する前はレジスタ回路において、抵抗やデプレッション型のトランジスタをアクティブ負荷として使用したインバータ回路が使用されていたが、そのような構成は、消費電力・コスト・信頼性の面から、通常使用されないようになってきている。また、特許文献１に示されるように、エンハンスメント型のトランジスタで構成されたアクティブ負荷を使用する例もある。
【０００４】
電源ＶＤＤと、負電源ＶＳＳの間には、トランジスタＭ１，Ｍ２の直列接続と、トランジスタＭ３，Ｍ４の直列接続、トランジスタＭ７，Ｍ８の直列接続と、トランジスタＭ９，Ｍ１０の直列接続、が配置されている。また、出力段トランジスタＭ５，Ｍ６の直列接続がクロックＣＬＫ１と負電源ＶＳＳとの間に、出力段トランジスタＭ１１，Ｍ１２の直列接続がクロックＣＬＫ２と負電源ＶＳＳとの間に配置されている。なお、この例では、トランジスタＭ１〜Ｍ１２は、すべてＮＭＯＳで構成されている。
【０００５】
トランジスタＭ１，Ｍ４のゲートには入力Ｄが供給され、トランジスタＭ２，Ｍ６のゲートはトランジスタＭ３，Ｍ４の中間点（信号Ｖａ１）が接続され、トランジスタＭ１，Ｍ２の中間点（信号Ｖｂ１）はトランジスタＭ５のゲートに接続されている。また、トランジスタＭ３のゲートにはクロックＣＬＫ３が供給されている。
【０００６】
トランジスタＭ７，Ｍ１０のゲートには出力段のトランジスタＭ５，Ｍ６の中間点（出力信号Ｑ１）が供給され、トランジスタＭ８，Ｍ１２のゲートはトランジスタＭ９，Ｍ１０の中間点（信号Ｖａ２）が接続され、トランジスタＭ７，Ｍ８の中間点（信号Ｖｂ２）はトランジスタＭ１１のゲートに接続されている。また、トランジスタＭ９のゲートにはクロックＣＬＫ１が供給されている。そして、トランジスタＭ１１，Ｍ１２の中間点から信号Ｑ２が出力される。
【０００７】
出力段のプルアップ側のトランジスタＭ５のドレインはＣＬＫ１に接続されていて、このトランジスタがＯＮになった時にこの接続されたＣＬＫでトランジスタのゲート電位がブートストラップされて、出力（Ｑ１）レベルが電源電圧ＶＤＤ近辺まで引き上げられ、次段以降のレジスタの動作を確実なものとしている。
【０００８】
以下に図１の回路の動作とブートストラップについて、図２を参照しながら説明する。ここで、Ｄおよびクロック（ＣＬＫ１〜ＣＬＫ３）のＨｉはＶＤＤ、ＬｏｗはＶＳＳである。ＤがＨｉ（ＶＤＤレベル）の時Ｍ１，Ｍ４がオンとなる。Ｍ４がオンとなることでＶａ１はＭ４によりＶＳＳにプルダウンされる。これにより、Ｍ２，Ｍ６のゲート電圧がＶＳＳとなってＭ２，Ｍ６はオフとなる。Ｖｂ１はＤの電位からＭ１のスレッショルド電圧分下がったＶＤＤ−Ｖｔｈの電圧となる。Ｍ３はＣＬＫ３がＨｉとなるのでオンとなるがＭ４に比べてその電流駆動能力（トランジスタサイズ）が小さく設計されていてＶａ１をプルアップすることはない。ＣＬＫ１がＨｉになると、トランジスタＭ５に係わる寄生容量Ｃｔ５（主にＣｇｓ，Ｃｇｄなどのゲート−ドレイン/ゲート−ソース間の寄生容量）を通してＣＬＫ１がＶｂ１にΔＶだけ飛び込む。このΔＶはＶｂ１のラインとＶＳＳ間の寄生容量Ｃｌ，Ｃｔ５およびＣＬＫ１の振幅Ｖｃｌｋ１で以下のように定義できる。
【０００９】
【数１】
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【００１０】
図２のＣＬＫ１がＨｉになったところで、Ｖａ１がＶＤＤ−ＶｔｈからΔＶだけ高くなる。寄生容量はレイアウト変更やプロセスの変更により左右されるため、確実な動作を望む場合はこれらの容量を寄生容量に左右されない実際の容量として設置する。このブートストラップにより、Ｑ１は確実にＣＬＫ１のＨｉ（ＶＤＤレベル）までプルアップされる。
【００１１】
ＤがＬｏｗになるとＭ１／Ｍ４はオフとなり、その後の最初のＣＬＫ３のＨｉで、Ｖａ１はトランジスタＭ３により、ＶＤＤにプルアップされてＨｉとなり、Ｍ２／Ｍ６がオフからオンとなり、Ｖｂ１がＶＳＳにプルダウンされ、Ｑ１も同様にＶＳＳにプルダウンされる。
【００１２】
この例以降種々のものが提案されているがいずれも、
１）ブートストラップを利用した出力段
２）レジスタ内部の蓄積電荷の放電をＣＬＫまたは後段のレジスタ出力で行う
構成となっており、簡易な回路構成で、かつ、確実な動作をするように工夫・改良されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−１７６２８８号公報
【特許文献２】米国特許第５，２２２，０８２号明細書
【特許文献３】特開平８−２６３０２７号公報
【特許文献４】特開２０００−１５５５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ここで、入力Ｄが任意の幅を持つパルスの場合、入力ＤがＨｉとなる期間が限定され、図３に示すように出力はクロックで分断された２つのパルスとなり、これがシフトレジスタを伝播することになる。任意の幅を持つ入力Ｄをそのままクロック同期で伝播させたい目的のためには不都合である。また、これらをロジックの組み合わせ回路を用いて目的の波形を作成しようとしても、ＣＬＫタイミングやスキューなどにより目的とするパルスとならないなどの不具合が出ることが考えられる。また、この対策として出力段のＣＬＫによるブートストラップ回路のプルアップ側トランジスタＭ５，Ｍ１１のドレインを図４の右側のように電源に接続することが考えられる。この場合、出力のＨｉレベルが１段ごとにトランジスタのスレッショルド電圧分徐々に低下して（ＶＤＤ−Ｖｔｈ）、レジスタを信号が駆動できなくなり、数段後にパルス伝播が途絶えてしまう。
【課題を解決するための手段】
【００１５】
本発明では、表示装置の画素列駆動回路もしくは画素駆動制御回路、ＣＣＤ／ＣＭＯＳなどの固体撮像素子の走査駆動回路などに用いられるシフトレジスタであって、各レジスタを構成する全てのトランジスタが単一の極性を有し、各レジスタは、正極性および負極性のそれぞれの入力端子を持ち、クロックに同期して前記入力端子からの入力をそれぞれラッチし、ラッチした電圧信号をチャージポンプ回路で電源電圧を超える電圧に遷移させ、この遷移させた電圧信号を利用して出力段トランジスタを電源電圧までスイッチしてクロックに同期した正極性および負極性のラッチ信号を出力する。
【００１６】
また、各レジスタを構成するトランジスタがＮＭＯＳであることが好適である。
【００１７】
また、各レジスタを構成するトランジスタがＰＭＯＳであることが好適である。
【００１８】
また、各レジスタは、出力段トランジスタにおける、ゲート端子と、出力端子に接続される端子と、を除いた第三の端子が電源に接続されていることが好適である。
【００１９】
また、前記チャージポンプ回路は、ラッチした内部電圧信号ラインをゲートに受け、一方の端子にクロックが供給され、他方の端子が容量を介しラッチした内部電圧信号ラインに接続されているトランジスタを有し、このトランジスタがオンの際にクロックの電圧変化がラッチした内部電圧信号ラインに及ぼす電圧変化を利用することが好適である。
【発明の効果】
【００２０】
本発明によれば、ＰＭＯＳ構成またはＮＭＯＳ構成のシフトレジスタにおいて、入力の任意のパルス幅に比例したパルス波形をクロック同期でシフト動作させることができる。
【図面の簡単な説明】
【００２１】
【図１】従来のレジスタの構成を示す図である。
【図２】図１の構成の各所の信号波形の一例を示す図である。
【図３】図１の構成の各所の信号波形の一例を示す図である。
【図４】出力段の変形例を示す図である。
【図５】実施形態１のレジスタの構成を示す図である。
【図６】図５の構成の各所の信号波形の一例を示す図である。
【図７】実施形態１のレジスタを多段に設けた場合の構成を示す図である。
【図８】実施形態２のレジスタの構成を示す図である。
【発明を実施するための形態】
【００２２】
本実施形態においては、従来の回路の基本構成である、
１）ブートストラップを利用した出力段、
２）レジスタ内部の蓄積電荷の放電をＣＬＫまたは後段のレジスタ出力で行う、
という２つの構成を使用しない回路構成とする。
【００２３】
すなわち、
ａ）ブートストラップを利用しない出力段、
ｂ）レジスタ内部の蓄積電荷の放電をＣＬＫまたは後段のレジスタ出力で行なわない、
という構成をとっている。
【００２４】
そして、構成ａ）を実現するために、
ｃ）チャージポンプで内部保持電圧を高めてＨｉ出力を確実にする、
という構成を採り、また、構成ｂ）を実現するために、
ｄ）Ｑ出力およびその反対極性を持つＱｘ出力の両極性出力とする、
という構成を採ることで確実にデータを伝播するシフトレジスタを構成する。
【００２５】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２６】
「実施形態１」
実施形態１として、ＮＭＯＳで構成したレジスタの回路図を図５に示す。ここで、Ｄ，Ｄｘ，ＣＬＫ，ＣＬＫｘのＨｉレベルをＶＤＤ、ＬｏｗレベルをＶＳＳとする。なお、ＣＬＫ，ＣＬＫｘのＨｉレベルはＶＤＤ＋Ｖｔｈ以上が望ましい。
【００２７】
トランジスタＴ１のドレインはＶＤＤ、ゲートはＣＬＫ、ソースはトランジスタＴ２のドレインに接続されている。トランジスタＴ２のゲートには入力Ｄが供給され、ソースはトランジスタＴ３のドレインに接続されている。トランジスタＴ３のソースは、ＶＳＳに接続されている。トランジスタＴ４のドレインはＶＤＤ、ゲートはＣＬＫ、ソースはトランジスタＴ５のドレインに接続されている。トランジスタＴ５のゲートには入力Ｄｘが供給され、ソースはトランジスタＴ６のドレインに接続されている。トランジスタＴ６のソースは、ＶＳＳに接続されている。トランジスタＴ２とＴ３の中間点には、トランジスタＴ６のゲートが接続されるとともに、Ｖａラインが接続されている。トランジスタＴ５とＴ６の中間点には、トランジスタＴ３のゲートが接続されるとともに、Ｖｂラインが接続されている。
【００２８】
Ｖａラインは容量Ｃ１を介しＶＳＳに接続され、Ｖｂラインは容量Ｃ２を介しＶＳＳに接続されている。
【００２９】
また、Ｖａラインには、トランジスタＴ７のゲートが接続され、このトランジスタＴ７のドレインはＣＬＫｘに接続され、ソースは容量Ｃ３を介しＶａラインに接続されている。Ｖｂラインには、トランジスタＴ８のゲートが接続され、このトランジスタＴ８のドレインはＣＬＫｘに接続され、ソースは容量Ｃ４を介しＶｂラインに接続されている。
【００３０】
また、Ｖａラインには、トランジスタＴ９のゲートが接続され、このトランジスタＴ９のドレインはＶＤＤに接続され、ソースはトランジスタＴ１０のドレインに接続されている。トランジスタＴ１０のゲートは、Ｖｂラインに接続され、ソースはＶＳＳに接続されている。Ｖｂラインには、トランジスタＴ１１のゲートが接続され、このトランジスタＴ１１のドレインはＶＤＤに接続され、ソースはトランジスタＴ１２のドレインに接続されている。トランジスタＴ１２のゲートは、Ｖａラインに接続され、ソースはＶＳＳに接続されている。
【００３１】
そして、トランジスタＴ９とトランジスタＴ１０の中間点が出力Ｑライン、トランジスタＴ１１とトランジスタＴ１２の中間点が出力Ｑｘラインに接続されている。
【００３２】
このような回路において、初段のトランジスタＴ１からトランジスタＴ６で構成されるクロック同期のラッチは、入力Ｄもしくは反転入力ＤｘのどちらかのＨｉ側でラッチ動作する。容量Ｃ１およびＣ２は明示的に挿入した場合を示しているが、回路の寄生容量を利用することも可能である。
【００３３】
図６に示すように、クロックＣＬＫと、ＣＬＫｘは、互いに極性が反対のパルスであり、入力ＤとＤｘも互いに極性が反対の信号である。
【００３４】
入力ＤがＨｉ（入力ＤｘがＬｏｗ）の場合、Ｔ２がオンし、ＣＬＫがＨｉの際にＴ１がオンして、ＶａラインはＨｉとなり、入力ＤｘがＬｏｗなのでＴ５がオフし、Ｔ６がオンするため、ＶｂラインはＬｏｗとなる。
【００３５】
ここで、入力ＤがＨｉの場合、Ｔ７およびＣ３はチャージポンプ回路として動作する。すなわち、入力ＤがＨｉの場合、ＣＬＫがＨｉではＶａラインは入力ＤのＨｉ電位（ＶＤＤ）からＴ１のスレッショルド電圧Ｖｔｈ下がった電位で信号線としてはローインピーダンス状態となる。この時、ＣＬＫｘはＬｏｗのためＣ３はＶａラインにクランプされる。次に、ＣＬＫがＬｏｗになるとＴ１はオフし、Ｖａラインはハイインピーダンスとなる。一方、ＣＬＫｘはＨｉとなるため、このＨｉがＣ３を介しＶａ電圧を持ち上げ、チャージポンプとして動作する。
【００３６】
ＤがＬｏｗの場合、ＶａはＬｏｗレベルでかつローインピーダンスなためにＴ７はオフとなり、チャージポンプ回路は動作を停止する。トランジスタＴ８および容量Ｃ４は反転入力ＤｘがＨｉの場合に、同様にチャージポンプ回路として動作する。
【００３７】
従って、ＶａラインおよびＶｂラインは、その電圧がＨｉの場合、それぞれのチャージポンプ回路により、対応するＣＬＫまたはＣＬＫｘがＨｉの期間においてＶＤＤ−ＶｔｈよりΔＶだけ高い電圧を維持する（ＶＤＤ−Ｖｔｈ＋ΔＶ）。ブートストラップのところで説明した時と同様にＶａラインの上昇電圧をΔＶｘ、Ｖｂラインの上昇電圧をΔＶｙとすると、それぞれ次式で示される。
【００３８】
【数２】
2011034620.tif 000004
【００３９】
【数３】
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【００４０】
ここで、ＣｌａはＶａラインのＶＳＳとの間の寄生容量、同様にＣｌｂはＶｂラインのＶＳＳとの間の寄生容量、ＶｃｌｋｘはＣＬＫｘの電圧である。
【００４１】
正極性側の出力ＱはプルアップトランジスタＴ９およびプルダウントランジスタＴ１０で構成された出力段を持ち、トランジスタＴ９はＨｉ出力、Ｔ１０はＬｏｗ出力を担う。トランジスタＴ９がＨｉ出力を行う場合、そのゲート電圧ＶａはＣＬＫｘがＬｏｗ区間はＶＤＤ−ＶｔｈでＣＬＫｘがＨｉ区間は前述したようにＶＤＤ−Ｖｔｈ＋ΔＶｘとなる。容量Ｃ１，Ｃ３の容量値を適切に設定し、かつ、Ｖｃｌｋｘが十分な電圧であれば、ＶＤＤ−Ｖｔｈ＋ΔＶｘは、ＶＤＤを超えた電圧となる。従って、ＣＬＫｘがＨｉ区間においてトランジスタＴ９は確実にオンして、出力ＱはＶＤＤとなり、十分な電圧が次段に出力される。
【００４２】
次段の入力段は逆相のＣＬＫｘでサンプルされるように構成するので、ＶＤＤレベルが入力として利用され、確実な信号伝播が行われる。入力負極性側の出力Ｑｘも同様にプルアップトランジスタＴ１１およびプルダウントランジスタＴ１２で構成され正極性側と同様な動作を行う。
【００４３】
図５のレジスタを多段接続した場合の構成を図７に示す。このように、１つの段の一対の出力（トランジスタＴｍ９とＴｍ１０の中間点と、トランジスタＴｍ１１とＴｍ１２の中間点）Ｑｍ，Ｑｍｘ（ｍ＝１，２，３，・・・）が次段のレジスタのトランジスタＴｎ２，Ｔｎ５のゲートに入力される。
【００４４】
「実施形態２」
実施形態２の構成を図８に示す。トランジスタＴ１，Ｔ２に代えて、トランジスタＴ２１を採用し、トランジスタＴ４，Ｔ５に代えてトランジスタＴ２２を採用している。
【００４５】
トランジスタＴ２１は、ドレインに入力Ｄが供給され、ソースがトランジスタＴ３のドレインに接続されており、ゲートにＣＬＫが供給される。また、トランジスタＴ２２は、ドレインに入力Ｄｘが供給され、ソースがトランジスタＴ６のドレインに接続されており、ゲートにＣＬＫが供給される。
【００４６】
この構成によれば、ＣＬＫがＨｉのときに、トランジスタＴ２１，Ｔ２２がオンし、入力ＤがＶａラインに供給され、入力ＤｘがＶｂラインに供給され、動作タイミングは実施形態１の回路と同様になる。この実施形態２により、実施形態１に比べて簡素な構成となる。
【００４７】
「その他」
上述の実施形態１，２においては、トランジスタとして、ＮＭＯＳを利用したが、すべてのトランジスタにＰＭＯＳをしても、トランジスタのオンタイミングが反対となり、チャージポンプ動作もＬｏｗ側になるだけであって、同様に動作する。
【符号の説明】
【００４８】
Ｔ１〜Ｔ１２  トランジスタ、Ｃ１〜Ｃ４  容量、Ｃｌａ〜Ｃｌｂ  寄生容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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