(57)【要約】【課題】  マスク工程数を低減可能な半導体装置の製造方法を提供する。【解決手段】    ＣＭＯＳ製造プロセスにおいて、ＮＭＯＳ及びＰＭＯＳの形成領域のゲート電極の加工を共通のマスクパターンを用いて同時に行い、ゲート電極を加工後、各ＮＭＯＳ及びＰＭＯＳの形成領域において、夫々、ウェル及びソース・ドレイン領域を形成するための不純物イオンの注入を、ゲート電極をマスクとする共通のマスクパターンを用いて行なうことでマスク工程数を低減する。【選択図】        図３
2011049500.tif 000002
【特許請求の範囲】
【請求項１】
基板上の素子分離領域に素子分離膜を形成する工程と、
前記素子分離膜で区画された活性領域上に第１導電型或いは第２導電型のウェルを形成する工程と、
前記素子分離膜で区画された活性領域上にゲート絶縁膜を形成する工程と、
前記活性領域の夫々において、前記基板表面の一部の領域に、前記ウェルと逆導電型のソース領域及びドレイン領域を形成する工程と、
前記ソース領域と前記ドレイン領域間のチャネル領域の上方に、前記ゲート絶縁膜を介してゲート電極を形成する工程と、を有する半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、
前記ウェルを形成する工程と、前記ソース領域及び前記ドレイン領域を形成する少なくとも一部の工程とを、同一のレジストマスクを用いてイオン注入を行うことにより実施することを特徴とする半導体装置の製造方法。
【請求項２】
前記ソース領域及び前記ドレイン領域を形成する工程は、前記ウェルと逆導電型の低濃度の第１拡散領域を形成する工程と、前記ウェルと逆導電型の高濃度の第２拡散領域を形成する工程からなり、
前記ウェルを形成する工程と、前記第１拡散領域を形成する工程とを、同一のレジストマスクを用いてイオン注入を行うことにより実施することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極を形成する工程の後、前記第２拡散領域を形成する工程の前に、
前記第１拡散領域と逆導電型のポケット注入領域を、前記第１拡散領域の側面の前記チャネル領域上にイオン注入により形成する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記基板上の前記活性領域のうち所定の第１活性領域を開口し、前記第１活性領域を除く前記活性領域の少なくとも一部の第２活性領域を覆う第１レジストマスクを形成後、
前記第１活性領域上に、第２導電型の前記ウェル、及び、第１導電型の前記ソース領域及び前記ドレイン領域の双方を、前記第１レジストマスクをマスクとするイオン注入により形成し、
前記第２活性領域を開口し、前記第１活性領域を覆う第２レジストマスクを形成後、
前記第２活性領域上に、第１導電型の前記ウェル、及び、第２導電型の前記ソース領域及び前記ドレイン領域の双方を、前記第２レジストマスクをマスクとするイオン注入により形成することを特徴とする請求項１〜３の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＣＭＯＳ製造プロセスにおけるマスク工程を削減する方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ製造プロセスにおいて、半導体基板上にゲート電極を加工し、並びに、ウェル、及び、ソース・ドレイン領域をイオン注入により形成する際のマスク工程を削減する方法としては以下に示す方法が従来用いられている。
【０００３】
特許文献１に開示されている方法を図１に示す。先ず、ＮＭＯＳトランジスタの形成領域（ＮＭＯＳ領域）にＰウェル１０１を形成し、ＰＭＯＳトランジスタの形成領域（ＰＭＯＳ領域）にＮウェル１０２を形成し、ＮＭＯＳ領域及びＰＭＯＳ領域内のゲート絶縁膜１０３上に、夫々、ゲート電極１０４ａ及び１０４ｂを加工する（図１（ａ））。その後、全面にＮ型の不純物をイオン注入する。これによりＮ型のソース・ドレイン領域１０５ａがＰウェル内に形成されるが、同時に、Ｎ型の不純物領域１０５ｂが、Ｎウェル内のソース・ドレイン領域が形成される領域に形成される。
【０００４】
その後、ＮＭＯＳ領域をマスクし、ＰＭＯＳ領域のみにＰ型の不純物をイオン注入する。これによりＰ型のソース・ドレイン領域１０６がＰウェル内に形成され、図１（ｃ）に示されるように、ＭＯＳトランジスタがＮＭＯＳ領域及びＰＭＯＳ領域夫々に形成される。
【０００５】
次に、特許文献２に開示されている方法を図２に示す。先ず、ＮＭＯＳ領域にＰウェル２０１を形成し、ＰＭＯＳ領域にＮウェル２０２を形成し、ゲート絶縁膜２０３上に全面にゲート電極材料２０４を堆積する（図２（ａ））。その後、ＰＭＯＳ領域とＮＭＯＳ領域内のゲート電極の形成領域をマスクし、ＮＭＯＳトランジスタのゲート電極２０４ａを加工するとともに、同一のマスクパターンでＮ型の不純物をイオン注入し、Ｎ型のソース・ドレイン領域２０５をＰウェル２０１内に形成する（図２（ｂ））。
【０００６】
その後、ＮＭＯＳ領域とＰＭＯＳ領域内のゲート電極の形成領域をマスクし、ＰＭＯＳトランジスタのゲート電極２０４ｂを加工するとともに、同一のマスクパターンでＰ型の不純物をイオン注入し、Ｐ型のソース・ドレイン領域２０６をＮウェル２０２内に形成する。これにより、図２（ｃ）に示されるように、ＭＯＳトランジスタがＮＭＯＳ領域及びＰＭＯＳ領域夫々に形成される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−２５１６８号公報
【特許文献２】特開平４−１８８７６２号広報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１に示される製造方法では、ＰＭＯＳ領域における（１）Ｎウェル形成、（２）ゲート電極加工、及び（３）ソース・ドレイン領域形成、並びに、ＮＭＯＳ領域における（４）Ｐウェル形成、（５）ゲート電極加工、及び（６）ソース・ドレイン領域形成、の各工程において、（２）と（５）のゲート電極の加工を共通のマスクパターンを用いて同時に行い、また、（６）のＮＭＯＳトランジスタのソース・ドレイン領域形成用のマスクパターンは不要であるので、必要なマスク工程数は４工程である。
【０００９】
また、特許文献２に示される製造方法では、上記（２）と（６）のＰＭＯＳ領域のゲート電極加工とＮＭＯＳ領域のソース・ドレイン領域形成を共通のマスクパターンを用いて、上記（３）と（５）のＮＭＯＳ領域のゲート電極加工とＰＭＯＳ領域のソース・ドレイン領域形成を共通のマスクパターンを用いて行っているため、必要なマスク工程数は４工程である。
【００１０】
本発明は、更に必要なマスク工程数を低減し、マスク工程数が３工程で可能な製造プロセスを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係る半導体装置の製造方法は、基板上の素子分離領域に素子分離膜を形成する工程と、前記素子分離膜で区画された活性領域上に第１導電型或いは第２導電型のウェルを形成する工程と、前記素子分離膜で区画された活性領域上にゲート絶縁膜を形成する工程と、前記活性領域の夫々において、前記基板表面の一部の領域に、前記ウェルと逆導電型のソース領域及びドレイン領域を形成する工程と、前記ソース領域と前記ドレイン領域間のチャネル領域の上方に、前記ゲート絶縁膜を介してゲート電極を形成する工程と、を有する半導体装置の製造方法において、前記ゲート電極を形成する工程の後、前記ウェルを形成する工程と、前記ソース領域及び前記ドレイン領域を形成する少なくとも一部の工程とを、同一のレジストマスクを用いてイオン注入を行うことにより実施することを第１の特徴とする。
【００１２】
更に、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記ソース領域及び前記ドレイン領域を形成する工程は、前記ウェルと逆導電型の低濃度の第１拡散領域を形成する工程と、前記ウェルと逆導電型の高濃度の第２拡散領域を形成する工程からなり、前記ウェルを形成する工程と、前記第１拡散領域を形成する工程とを、同一のレジストマスクを用いてイオン注入を行うことにより実施することを第２の特徴とする。
【００１３】
更に、本発明に係る半導体装置の製造方法は、上記第２の特徴に加えて、前記ゲート電極を形成する工程の後、前記第２拡散領域を形成する工程の前に、前記第１拡散領域と逆導電型のポケット注入領域を、前記第１拡散領域の側面の前記チャネル領域上にイオン注入により形成する工程を含むことを第３の特徴とする。
【００１４】
更に、本発明に係る半導体装置の製造方法は、上記第１乃至第３の何れかの特徴に加えて、前記基板上の前記活性領域のうち所定の第１活性領域を開口し、前記第１活性領域を除く前記活性領域の少なくとも一部の第２活性領域を覆う第１レジストマスクを形成後、  前記第１活性領域上に、第２導電型の前記ウェル、及び、第１導電型の前記ソース領域及び前記ドレイン領域の双方を、前記第１レジストマスクをマスクとするイオン注入により形成し、前記第２活性領域を開口し、前記第１活性領域を覆う第２レジストマスクを形成後、前記第２活性領域上に、第１導電型の前記ウェル、及び、第２導電型の前記ソース領域及び前記ドレイン領域の双方を、前記第２レジストマスクをマスクとするイオン注入により形成することを第４の特徴とする。
【発明の効果】
【００１５】
本発明では、ＣＭＯＳプロセスにおいて、ＮＭＯＳ領域及びＰＭＯＳ領域のゲート電極の加工を共通のレジストマスクを用いて同時に行い、また、各ＮＭＯＳ領域及びＰＭＯＳ領域において、夫々、ウェル及びソース・ドレイン領域を形成するための不純物イオンの注入を共通のレジストマスクを用いて行なうため、必要なマスク工程数は３工程で済み、従来技術よりも更に１工程低減することができる。これによりプロセスコストを低減することができる。
【００１６】
更に、本発明はＣＭＯＳプロセスの他、ＮＭＯＳプロセス、ＰＭＯＳプロセスにおいても利用可能であり、ウェル及びソース・ドレイン領域を形成するための不純物イオンの注入を共通のマスクパターンを用いて行なうことにより、マスク工程数を低減することができ、プロセスコストを低減することができる。
【００１７】
また、上記本発明の製造方法により形成される半導体装置は、ＬＤＤ(Lightly Doped Drain)構造のトランジスタであっても良い。当該ＬＤＤ構造のトランジスタは、ウェル上に低濃度ソース・ドレイン領域（第１拡散領域）をイオン注入（ＬＤＤ注入）により形成し、ゲート電極の側壁に絶縁膜を形成し、その後、当該側壁絶縁膜とゲート電極をマスクとして、高濃度ソース・ドレイン領域（第２拡散領域）をイオン注入により形成することにより製造される。本発明の製造方法を用いることにより、ウェル形成と低濃度ソース・ドレイン領域の形成のためのイオン注入を共通のマスクパターンを用いて行なうことができるので、マスク工程数を低減することができ、プロセスコストを低減することができる。
【図面の簡単な説明】
【００１８】
【図１】従来技術に係るＣＭＯＳ半導体装置の製造方法を模式的に示す工程断面図。
【図２】従来技術に係るＣＭＯＳ半導体装置の製造方法を模式的に示す工程断面図。
【図３】本発明に係るＣＭＯＳ半導体装置の製造方法を模式的に示す工程断面図。
【図４】本発明に係るＣＭＯＳ半導体装置の製造方法を模式的に示す工程断面図。
【発明を実施するための形態】
【００１９】
〈第１実施形態〉
本発明の一実施形態に係る半導体装置の製造方法（以降、適宜「本発明方法」と称す）について以下に、詳細に説明する。図３は本発明の半導体装置の製造工程を模式的に示す断面図である。尚、図３に示される工程断面図では、適宜、要部を強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。
【００２０】
先ず、半導体基板上に、素子分離膜及びゲート絶縁膜３０３を形成しておく。これにより、基板上のＮＭＯＳ領域及びＰＭＯＳ領域の夫々は、素子分離膜により素子分離されている。また、ＮＭＯＳ領域及びＰＭＯＳ成領域内の基板表面には、ゲート絶縁膜３０３が形成されている。
【００２１】
次に、ゲート絶縁膜３０３上に全面にゲート電極材料としてポリシリコンを堆積する。その後、ＰＭＯＳのゲート電極の形成領域とＮＭＯＳのゲート電極の形成領域をマスクし、ＰＭＯＳ領域上にゲート電極３０４ａを、及び、ＮＭＯＳ領域上にゲート電極３０４ｂを、夫々、同時に、エッチングにより形成する。その後、レジストマスクを取り除く。このときの断面構造が図３（ａ）に示されている。
【００２２】
次に、ゲート電極の露出面のポリシリコンに熱酸化膜を形成後、ＰＭＯＳ領域をマスクし、ＮＭＯＳ領域において、Ｐ型のウェル３０１及びＮ型のソース・ドレイン領域３０５を形成するため、共通のマスクパターンを用いてイオン注入を行なう。ここで、Ｐ型のウェルは、例えば、Ｐ型の不純物としてホウ素（Ｂ）を、注入エネルギーが５０〜３００ｋｅＶで、複数段（例えば、３段）に分けて、夫々異なる注入エネルギーでイオン注入を行い、深さ８００ｎｍ程度のウェルを形成できる。上記３段のイオン注入のうち、最も低エネルギーのイオン注入である閾値電圧を調整する注入は、ゲート電極の厚さ（２００ｎｍ〜３００ｎｍ）を超えて、ゲート電極直下にＰ型のチャネル領域を形成させるために、従来よりも高い５０ｋｅＶ以上の注入エネルギーが必要となる。また、Ｎ型のソース・ドレイン領域は、例えば、Ｎ型の不純物として砒素（Ａｓ）を、注入エネルギー３０〜４０ｅＶのイオン注入により行うことで、深さ１００〜２００ｎｍの領域に形成できる。このときの断面構造が図３（ｂ）に示されている。
【００２３】
次に、ＮＭＯＳ領域をマスクし、ＰＭＯＳ領域において、Ｎ型のウェル３０２及びＰ型のソース・ドレイン領域３０６を形成するため、共通のマスクパターンを用いてイオン注入を行なう。ここで、Ｎ型のウェルは、例えば、Ｎ型の不純物としてリン（Ｐ）を、注入エネルギーが１５０〜７００ｅＶで、複数段（例えば、３段）に分けて、夫々異なる注入エネルギーでイオン注入を行い、深さ９００ｎｍ程度のウェルを形成できる。上記３段のイオン注入のうち、最も低エネルギーのイオン注入である閾値電圧を調整する注入は、ゲート電極の厚さ（２００ｎｍ〜３００ｎｍ）を超えて、ゲート電極直下にＮ型のチャネル領域を形成させるために、従来よりも高い１５０ｋｅＶ以上の注入エネルギーが必要となる。また、Ｐ型のソース・ドレイン領域は、例えば、Ｐ型の不純物としてＢＦ２を、注入エネルギー２０〜３０ｋｅＶのイオン注入により行うことで、深さ１００〜２００ｎｍの領域に形成できる。このときの断面構造が図３（ｃ）に示されている。
【００２４】
その後、熱処理（例えば、窒素ガス中で９００℃、３０分程度）を行い、不純物イオンを熱活性化させることで、ＮＭＯＳ領域上にＰ型のウェル３０１及びＮ型のソース・ドレイン領域３０５が、ＰＭＯＳ領域上にＮ型のウェル３０２及びＰ型のソース・ドレイン領域３０６が形成され、結果、ＮＭＯＳ領域上にＮチャネルトランジスタが、ＰＭＯＳ領域上にＰチャネルトランジスタが形成される。
【００２５】
上記の本発明方法を用いると、必要なレジストマスクの数は、ＮＭＯＳ領域及びＰＭＯＳ領域双方のゲート電極をエッチング加工するのに必要なマスク、及び、Ｐ型のウェル及びＮ型のソース・ドレイン領域をＮＭＯＳ領域に形成するためのＰＭＯＳ領域を覆うマスク、及び、Ｎ型のウェル及びＰ型のソース・ドレイン領域をＰＭＯＳ領域に形成するためのＮＭＯＳ領域を覆うマスク、の３つで済むため、従来技術よりも更に１工程、マスク工程数を低減することができ、プロセスコストを低減することができる。
【００２６】
〈第２実施形態〉
次に、上記ＮＭＯＳ領域及びＰＭＯＳ領域に形成されるトランジスタがＬＤＤ構造の場合の製造方法を以下に示す。図４は本実施形態の半導体装置の製造工程を模式的に示す断面図である。尚、図４に示される工程断面図では、適宜、要部を強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。
【００２７】
先ず、第１実施形態と同様、半導体基板上に、素子分離膜及びゲート絶縁４０３を形成し、当該ゲート絶縁膜４０３上に全面にゲート電極材料としてポリシリコンを堆積する。その後、ＰＭＯＳ領域上にゲート電極４０４ａを、及び、ＮＭＯＳ領域上にゲート電極４０４ｂを、夫々、同時に、エッチングにより形成する。その後、レジストマスクを取り除く。このときの断面構造は第１実施形態に係る図３（ａ）と同様となる。その後、ゲート電極の露出面のポリシリコンに熱酸化膜を形成しておく。
【００２８】
次に、ＰＭＯＳ領域をマスクし、ＮＭＯＳ領域において、Ｐ型のウェル４０１及びＮ型の低濃度ソース・ドレイン領域（第１拡散領域）４０５を形成するため、共通のマスクパターンを用いてイオン注入を行なう。ここで、Ｐ型のウェルは、例えば、Ｐ型の不純物としてホウ素（Ｂ）を、注入エネルギーが５０〜３００ｋｅＶで複数段（例えば、３段）に分けて、夫々異なる注入エネルギーでイオン注入を行い、深さ８００ｎｍ程度のウェルを形成できる。上記３段のイオン注入のうち、最も低エネルギーのイオン注入である閾値電圧を調整する注入は、ゲート電極の厚さ（２００ｎｍ〜３００ｎｍ）を超えて、ゲート電極直下にＰ型のチャネル領域を形成させるために、従来よりも高い５０ｋｅＶ以上の注入エネルギーが必要となる。また、Ｎ型の低濃度ソース・ドレイン領域は、例えば、Ｎ型の不純物としてリン（Ｐ）を、注入エネルギー１５〜２０ｋｅＶのイオン注入により行うことで、深さ約１００ｎｍの領域に形成する。
【００２９】
また、ここで短チャネル効果の抑制のためポケット注入を行い、Ｐ型の不純物イオン（例えば、ホウ素）を斜め方向（例えば、基板の垂直方向に対して２５〜３０度傾いた方向）から、基板を回転させながらイオン注入を行うとよい。これによりＰ型の高濃度不純物領域４０７を、Ｎ型の低濃度ソース・ドレイン領域４０５の境界のチャネル領域上に形成することができる。このときの断面構造が図４（ａ）に示されている。
【００３０】
次に、ＮＭＯＳ領域をマスクし、ＰＭＯＳ領域において、Ｎ型のウェル４０２及びＰ型の低濃度ソース・ドレイン領域（第１拡散領域）４０６を形成するため、共通のマスクパターンを用いてイオン注入を行なう。ここで、Ｎ型のウェルは、例えば、Ｎ型の不純物としてリン（Ｐ）を、注入エネルギーが１５０〜７００ｅＶで複数段（例えば、３段）に分けて、夫々異なる注入エネルギーでイオン注入を行い、深さ９００ｎｍ程度のウェルを形成できる。上記３段のイオン注入のうち、最も低エネルギーのイオン注入である閾値電圧を調整する注入は、ゲート電極の厚さ（２００ｎｍ〜３００ｎｍ）を超えて、ゲート電極直下にＮ型のチャネル領域を形成させるために、従来よりも高い１５０ｋｅＶ以上の注入エネルギーが必要となる。また、Ｐ型の低濃度ソース・ドレイン領域は、例えば、Ｐ型の不純物としてＢＦ２を、注入エネルギー１０〜１５ｋｅＶのイオン注入により行うことで、深さ約１５０ｎｍの領域に形成する。
【００３１】
また、ここで短チャネル効果の抑制のためポケット注入を行い、Ｎ型の不純物イオン（例えば、リン）を斜め方向（例えば、基板の垂直方向に対して２５〜３０度傾いた方向）から、基板を回転させながらイオン注入を行うとよい。これによりＮ型の高濃度不純物領域４０８を、Ｐ型の低濃度ソース・ドレイン領域４０６の境界のチャネル領域上に形成することができる。このときの断面構造が図４（ｂ）に示されている。
【００３２】
その後、レジストマスクを取り除き、全面に絶縁膜（例えば、ＳｉＮ）を堆積後、異方性エッチングにより当該絶縁膜を取り除き、各ゲート電極４０４ａ，４０４ｂの側壁に形成される側壁絶縁膜のみ残す。次に、ＰＭＯＳ領域をレジストでマスクし、ＮＭＯＳ領域において、ゲート電極４０４ａとその側壁絶縁膜をマスクとして、Ｎ型の高濃度ソース・ドレイン領域（第２拡散領域）４０９を形成するためのイオン注入を行なう。当該Ｎ型の高濃度ソース・ドレイン領域は、例えば、Ｎ型の不純物として砒素（Ａｓ）を、注入エネルギー３０〜４０ｋｅＶのイオン注入により行うことで、深さ１００〜２００ｎｍの領域に形成できる。
【００３３】
尚、このとき、ＰＭＯＳ領域内の基板とのコンタクト領域に開口部を有するレジストマスクを用いることで、ＮＭＯＳ領域において、Ｎ型の高濃度ソース・ドレイン領域４０９を形成するためのイオン注入と、ＰＭＯＳ領域において、基板に電位を供給するためのＮ型の高濃度不純物領域（第３拡散領域）を形成するためのイオン注入を、同時に、同一のレジストパターンを用いて行うことができる。
【００３４】
次に、ＮＭＯＳ領域をレジストでマスクし、ＰＭＯＳ領域において、ゲート電極４０４ｂとその側壁絶縁膜をマスクとして、Ｐ型の高濃度ソース・ドレイン領域（第２拡散領域）４１０を形成するためのイオン注入を行なう。当該Ｐ型の高濃度ソース・ドレイン領域は、例えば、Ｐ型の不純物としてＢＦ２を、注入エネルギー１５〜２０ｋｅＶのイオン注入により行うことで、深さ２００〜３００ｎｍの領域に形成できる。
【００３５】
尚、このとき、ＮＭＯＳ領域内の基板とのコンタクト領域に開口部を有するレジストマスクを用いることで、ＰＭＯＳ領域において、Ｐ型の高濃度ソース・ドレイン領域４１０を形成するためのイオン注入と、ＮＭＯＳ領域において、基板に電位を供給するためのＰ型の高濃度不純物領域（第３拡散領域）を形成するためのイオン注入を、同時に、同一のレジストパターンを用いて行うことができる。
【００３６】
その後、熱処理（例えば、窒素ガス中で８５０℃、３０分程度のアニール、或いは１０００℃のランプアニール）を行い、不純物イオンを熱活性化させることで、ＮＭＯＳ領域上にＰ型のウェル４０１及びＮ型の低濃度ソース・ドレイン領域４０５が、ＰＭＯＳ領域上にＮ型のウェル４０２及びＰ型の低濃度ソース・ドレイン領域４０６が形成される。
【００３７】
これにより、図４（ｃ）に示されるように、ＮＭＯＳ領域上に、Ｎ型の低濃度ソース・ドレイン領域４０５、Ｎ型の高濃度ソース・ドレイン領域４０９、及びＰ型の高濃度不純物領域４０７を有するトランジスタが形成され、ＰＭＯＳ領域上に、Ｐ型の低濃度ソース・ドレイン領域４０６、Ｐ型の高濃度ソース・ドレイン領域４１０、及びＰ型の高濃度不純物領域４０８を有するトランジスタが形成される。
【００３８】
上記の製造方法でＬＤＤ構造のトランジスタを形成することにより、ウェル形成と低濃度ソース・ドレイン領域の形成のためのイオン注入を共通のマスクパターンを用いて行なうことができるので、従来の製造方法でＬＤＤ構造のトランジスタを形成する場合と比較して、マスク工程数を低減することができ、プロセスコストを低減することができる。
【００３９】
以上、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【００４０】
〈１〉例えば、本実施形態ではＮＭＯＳ領域におけるＰウェルとＮ型のソース・ドレイン領域形成のためのイオン注入後、ＰＭＯＳ領域におけるＮウェルとＰ型のソース・ドレイン領域の形成のためのイオン注入を行なっているが、当該ＮＭＯＳ領域におけるイオン注入とＰＭＯＳ領域におけるイオン注入の順番は逆でも良い。
【００４１】
〈２〉また、本実施形態ではＣＭＯＳプロセスにおける半導体装置の製造方法について説明したが、本発明の半導体装置の製造方法は、ＮＭＯＳ領域のみを含むＮＭＯＳプロセス、及びＰＭＯＳ領域のみを含むＰＭＯＳプロセスにおいても有用であり、ウェル及びソース・ドレイン領域を形成するための不純物イオンの注入を共通のマスクパターンを用いて行なうことにより、マスク工程数を低減することができ、プロセスコストを低減することができる。
【産業上の利用可能性】
【００４２】
本発明は、半導体製造装置の製造方法として利用可能であり、特に、マスク工程数が低減され、以てプロセスコストが低減されるＣＭＯＳ型半導体装置の製造方法に利用することができる。
【符号の説明】
【００４３】
１０１，２０１，３０１，４０１：  Ｎウェル
１０２，２０２，３０２，４０２：  Ｐウェル
１０３，２０３，３０３，４０３：  ゲート絶縁膜
１０４ａ，１０４ｂ，２０４，２０４ａ，２０４ｂ，３０４ａ，３０４ｂ，４０４ａ，４０４ｂ：  ゲート電極
１０５ａ，２０５，３０５：  Ｎ型のソース・ドレイン領域
１０５ｂ：  Ｎ型の不純物領域
１０６，２０６，３０６，４０６：  Ｐ型のソース・ドレイン領域
４０５：  Ｎ型の低濃度ソース・ドレイン領域（第１拡散領域）
４０６：  Ｐ型の低濃度ソース・ドレイン領域（第１拡散領域）
４０７：  Ｐ型の高濃度不純物領域（ポケット注入領域）
４０８：  Ｎ型の高濃度不純物領域（ポケット注入領域）
４０９：  Ｎ型の高濃度ソース・ドレイン領域（第２拡散領域）
４１０：  Ｐ型の高濃度ソース・ドレイン領域（第２拡散領域）
【図１】
2011049500.tif 000003
【図２】
2011049500.tif 000004
【図３】
2011049500.tif 000005
【図４】
2011049500.tif 000006
【手続補正書】
【提出日】平成22年9月2日(2010.9.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
また、特許文献２に示される製造方法では、上記（２）と（３）のＰＭＯＳ領域のゲート電極加工とＰＭＯＳ領域のソース・ドレイン領域形成を共通のマスクパターンを用いて、上記（５）と（６）のＮＭＯＳ領域のゲート電極加工とＮＭＯＳ領域のソース・ドレイン領域形成を共通のマスクパターンを用いて行っているため、必要なマスク工程数は４工程である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
先ず、半導体基板上に、素子分離膜及びゲート絶縁膜３０３を形成しておく。これにより、基板上のＮＭＯＳ領域及びＰＭＯＳ領域の夫々は、素子分離膜により素子分離されている。また、ＮＭＯＳ領域及びＰＭＯＳ領域内の基板表面には、ゲート絶縁膜３０３が形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
次に、ゲート絶縁膜３０３上に全面にゲート電極材料としてポリシリコンを堆積する。その後、ＰＭＯＳのゲート電極の形成領域とＮＭＯＳのゲート電極の形成領域をマスクし、ＮＭＯＳ領域上にゲート電極３０４ａを、及び、ＰＭＯＳ領域上にゲート電極３０４ｂを、夫々、同時に、エッチングにより形成する。その後、レジストマスクを取り除く。このときの断面構造が図３（ａ）に示されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
次に、ゲート電極の露出面のポリシリコンに熱酸化膜を形成後、ＰＭＯＳ領域をマスクし、ＮＭＯＳ領域において、Ｐ型のウェル３０１及びＮ型のソース・ドレイン領域３０５を形成するため、共通のマスクパターンを用いてイオン注入を行なう。ここで、Ｐ型のウェルは、例えば、Ｐ型の不純物としてホウ素（Ｂ）を、注入エネルギーが５０〜３００ｋｅＶで、複数段（例えば、３段）に分けて、夫々異なる注入エネルギーでイオン注入を行い、深さ８００ｎｍ程度のウェルを形成できる。上記３段のイオン注入のうち、最も低エネルギーのイオン注入である閾値電圧を調整する注入は、ゲート電極の厚さ（２００ｎｍ〜３００ｎｍ）を超えて、ゲート電極直下にＰ型のチャネル領域を形成させるために、従来よりも高い５０ｋｅＶ以上の注入エネルギーが必要となる。また、Ｎ型のソース・ドレイン領域は、例えば、Ｎ型の不純物として砒素（Ａｓ）を、注入エネルギー３０〜４０ｋｅＶのイオン注入により行うことで、深さ１００〜２００ｎｍの領域に形成できる。このときの断面構造が図３（ｂ）に示されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
次に、ＮＭＯＳ領域をマスクし、ＰＭＯＳ領域において、Ｎ型のウェル３０２及びＰ型のソース・ドレイン領域３０６を形成するため、共通のマスクパターンを用いてイオン注入を行なう。ここで、Ｎ型のウェルは、例えば、Ｎ型の不純物としてリン（Ｐ）を、注入エネルギーが１５０〜７００ｋｅＶで、複数段（例えば、３段）に分けて、夫々異なる注入エネルギーでイオン注入を行い、深さ９００ｎｍ程度のウェルを形成できる。上記３段のイオン注入のうち、最も低エネルギーのイオン注入である閾値電圧を調整する注入は、ゲート電極の厚さ（２００ｎｍ〜３００ｎｍ）を超えて、ゲート電極直下にＮ型のチャネル領域を形成させるために、従来よりも高い１５０ｋｅＶ以上の注入エネルギーが必要となる。また、Ｐ型のソース・ドレイン領域は、例えば、Ｐ型の不純物としてＢＦ２を、注入エネルギー２０〜３０ｋｅＶのイオン注入により行うことで、深さ１００〜２００ｎｍの領域に形成できる。このときの断面構造が図３（ｃ）に示されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
先ず、第１実施形態と同様、半導体基板上に、素子分離膜及びゲート絶縁４０３を形成し、当該ゲート絶縁膜４０３上に全面にゲート電極材料としてポリシリコンを堆積する。その後、ＮＭＯＳ領域上にゲート電極４０４ａを、及び、ＰＭＯＳ領域上にゲート電極４０４ｂを、夫々、同時に、エッチングにより形成する。その後、レジストマスクを取り除く。このときの断面構造は第１実施形態に係る図３（ａ）と同様となる。その後、ゲート電極の露出面のポリシリコンに熱酸化膜を形成しておく。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
次に、ＮＭＯＳ領域をマスクし、ＰＭＯＳ領域において、Ｎ型のウェル４０２及びＰ型の低濃度ソース・ドレイン領域（第１拡散領域）４０６を形成するため、共通のマスクパターンを用いてイオン注入を行なう。ここで、Ｎ型のウェルは、例えば、Ｎ型の不純物としてリン（Ｐ）を、注入エネルギーが１５０〜７００ｋｅＶで複数段（例えば、３段）に分けて、夫々異なる注入エネルギーでイオン注入を行い、深さ９００ｎｍ程度のウェルを形成できる。上記３段のイオン注入のうち、最も低エネルギーのイオン注入である閾値電圧を調整する注入は、ゲート電極の厚さ（２００ｎｍ〜３００ｎｍ）を超えて、ゲート電極直下にＮ型のチャネル領域を形成させるために、従来よりも高い１５０ｋｅＶ以上の注入エネルギーが必要となる。また、Ｐ型の低濃度ソース・ドレイン領域は、例えば、Ｐ型の不純物としてＢＦ２を、注入エネルギー１０〜１５ｋｅＶのイオン注入により行うことで、深さ約１５０ｎｍの領域に形成する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
これにより、図４（ｃ）に示されるように、ＮＭＯＳ領域上に、Ｎ型の低濃度ソース・ドレイン領域４０５、Ｎ型の高濃度ソース・ドレイン領域４０９、及びＰ型の高濃度不純物領域４０７を有するトランジスタが形成され、ＰＭＯＳ領域上に、Ｐ型の低濃度ソース・ドレイン領域４０６、Ｐ型の高濃度ソース・ドレイン領域４１０、及びＮ型の高濃度不純物領域４０８を有するトランジスタが形成される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
１０１，２０１，３０１，４０１：  Ｐウェル
１０２，２０２，３０２，４０２：  Ｎウェル
１０３，２０３，３０３，４０３：  ゲート絶縁膜
１０４ａ，１０４ｂ，２０４，２０４ａ，２０４ｂ，３０４ａ，３０４ｂ，４０４ａ，４０４ｂ：  ゲート電極
１０５ａ，２０５，３０５：  Ｎ型のソース・ドレイン領域
１０５ｂ：  Ｎ型の不純物領域
１０６，２０６，３０６：  Ｐ型のソース・ドレイン領域
４０５：  Ｎ型の低濃度ソース・ドレイン領域（第１拡散領域）
４０６：  Ｐ型の低濃度ソース・ドレイン領域（第１拡散領域）
４０７：  Ｐ型の高濃度不純物領域（ポケット注入領域）
４０８：  Ｎ型の高濃度不純物領域（ポケット注入領域）
４０９：  Ｎ型の高濃度ソース・ドレイン領域（第２拡散領域）
４１０：  Ｐ型の高濃度ソース・ドレイン領域（第２拡散領域）