(57)【要約】      （修正有）【課題】多段キャパシタの形成およびキャパシタシリンダを支えるサポート絶縁膜の周辺回路領域における除去を工程数を増大させることなく達成する、キャパシタシリンダが多段に積層されたキャパシタを有する半導体装置の製造方法を提供する。【解決手段】容量絶縁膜および上部電極の形成工程をそれぞれ１回の成膜工程で行うと共に、周辺回路領域のスルーホールエッチングや水素アニールの妨害となるサポート絶縁膜について、周辺回路領域の残すべき層間絶縁膜の最上層のみ、容量絶縁膜および上部電極形成時に一括して除去し、それより下層の周辺回路領域のサポート絶縁膜がある場合は、メモリセル領域のコア絶縁膜除去のための開口形成と同時に除去する。【選択図】図１４
2011003598.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２段の積層されたキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成すると同時に、周辺回路領域の前記第１のサポート絶縁膜の少なくとも一部を除去する工程、
全面に第２の層間絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
前記第２の層間絶縁膜上に第２のサポート絶縁膜を前記第２の下部電極及び第２のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第２のサポート絶縁膜に、少なくとも前記第１の開口部に対面する隣接する前記第２の下部電極間を開口する第２の開口部を形成する工程、
前記第２の開口部および第１の開口部を介して、キャパシタ部の第２の層間絶縁膜および第１の層間絶縁膜を除去する工程、
前記第２のサポート絶縁膜上および前記第２および第１の開口部を介して第１および第２の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第２のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法。
【請求項２】
少なくとも２段の積層されたキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成すると同時に、周辺回路領域の前記第１のサポート絶縁膜の少なくとも一部を除去する工程、
全面に第２の層間絶縁膜および第２のサポート絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
メモリセル領域の前記第２のサポート絶縁膜に少なくとも前記第１の開口部に対面する隣接する前記第２の下部電極間を開口する第２の開口部を形成する工程、
前記第２の開口部および第１の開口部を介して、メモリセル領域の第２の層間絶縁膜および第１の層間絶縁膜を除去する工程、
前記第２のサポート絶縁膜上、前記第２の下部電極内壁上および前記第２および第１の開口部を介して第１および第２の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第２のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法。
【請求項３】
少なくとも２段の積層されたキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成する工程、
全面に第２の層間絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
前記第２の層間絶縁膜を除去した後、前記第１の開口部を介して、メモリセル領域の第１の層間絶縁膜を除去する工程、
前記第２の下部電極内壁および外壁上、前記第１のサポート絶縁膜上および前記第１の開口部を介して第１の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第１のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法。
【請求項４】
全面に第３の層間絶縁膜を成膜した後、周辺回路領域において第３の層間絶縁膜から第１の層間絶縁膜を貫通するスルーホールを、少なくとも第１のサポート絶縁膜を除去した領域に形成する工程を有する請求項１乃至３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
周辺回路領域の第１のサポート絶縁膜を除去した後、水素アニール処理を行うことを特徴とする請求項１乃至３の何れか１項に記載の半導体装置の製造方法。
【請求項６】
第１および第２の層間絶縁膜がシリコン酸化膜であり、第１および第２のサポート絶縁膜がシリコン窒化膜である請求項１乃至３の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくはダイナミックランダムアクセスメモリ（Dynamic Random Access Memory、以下ＤＲＡＭ）に使用できる、半導体基板の上方にシリンダ状に積層されたキャパシタ、いわゆるスタック型キャパシタを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭの微細化が進むにつれてゲート長だけでなく、コンタクト、配線、配線と配線を繋ぐビアホール、キャパシタなど、全ての部分のサイズが小さくなってきている。また、キャパシタも容量を稼ぐ為に、高アスペクト比の凸（Ｃｏｎｃａｖｅ）構造、柱状（Ｐｉｌｌａｒ）構造や王冠（Ｃｒｏｗｎ）構造を用いて表面積を稼いでいる。
【０００３】
さらに、高アスペクト比のキャパシタにおいてＣｒｏｗｎ構造やＰｉｌｌａｒ構造では、倒れを防ぐ為に梁を入れる構造の開発が進んでいる（特許文献１〜２参照）。
【０００４】
現在、スタック型のキャパシタを用いたＤＲＡＭではＣＯＢ（Capacitor Over Bitline）構造が主流となっている。ＤＲＡＭの微細化が進むと、前記構造においてキャパシタ容量を確保するために、高アスペクト比の構造を形成するにも限界がある。そこで、特許文献３では、コンタクトパッドを厚く形成し、その上にキャパシタシリンダ（下部電極）を形成することで、コンタクトパッドの側面もキャパシタ下部電極として使用して容量の増大を図っている。これは、高アスペクト比のキャパシタを形成するに際して、問題なくシリンダ孔を形成するためのアスペクト比にも限界があるため、ストレージノードを多段に形成することで、アスペクト比の限界以上の高さを確保するものである。
【０００５】
ＤＲＡＭ等の半導体装置では、キャパシタを有するメモリセル領域に加えて、メモリセルへのデータの入出力やメモリ制御等を行うための周辺回路領域が形成される。キャパシタ用のシリンダ孔を開口する際には、エッチングストッパとなる絶縁膜が設けられる。キャパシタ孔形成のコアとなる絶縁膜が通常シリコン酸化膜であることから、エッチングストッパはシリコン窒化膜で構成される。半導体装置の製造では１枚のウエハ上に複数のチップとなる半導体装置を形成することから、エッチングストッパも全面に形成される。周辺回路領域上にもこのようにエッチングストッパ膜が形成される。一方、ゲート酸化や注入工程などの工程で周辺回路領域およびメモリセル領域のトランジスタのシリコンとゲート酸化膜の界面にダングリングボンドを生じてしまう。これらは接合リーク電流のリークパスとなる可能性がある。ダングリングボンドを回復する為には、水素雰囲気中で行うアニールが効果的である。しかし、このようなエッチングストッパ膜が存在すると水素雰囲気中でのアニール時に、水素が基板まで十分に到達しない場合がある。そのため、特許文献４では、周辺回路領域のエッチングストッパ膜などのシリコン窒化膜を水素雰囲気中でのアニール処理の前に除去する方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１４２６０５号公報
【特許文献２】特開２００３−２９７９５２号公報
【特許文献３】特開２００４−３１１９１８号公報
【特許文献４】特開２００８−１０８７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＤＲＡＭ等の半導体装置では、前述の通りメモリセル領域に加えて、周辺回路領域が形成される。そのため、周辺回路領域からメモリセル領域への電流の漏洩によるメモリデータの消失を防止するため、グランドに接続されたガードリングでキャパシタを保護することが望ましい。また、クラウン構造や凸構造のように下部電極の外壁をキャパシタ容量に使用する場合には、下部電極形成後に下部電極形成の際に使用したコアとなる絶縁膜(コア絶縁膜という)を除去する必要があるが、周辺回路領域においては一度形成した絶縁膜をそのまま層間絶縁膜として残す方が工程上有利となることから、メモリセル領域内のコア絶縁膜のみを除去するためのエッチングストッパとしての役割も、このガードリングで賄う方法が採用される。
【０００８】
特許文献３のように、キャパシタを多段に形成する場合、ガードリングも高く形成する必要があるが、従来の技術において、ガードリングの形成まで考慮した技術は余りない。また、キャパシタの積層を考慮した梁の形成、特に周辺回路領域をメモリセル領域と共に有する半導体装置の製造方法において、周辺回路領域に不要な梁となるシリコン窒化膜などの絶縁膜を工程数を増大させることなく除去する方法が望まれる。
【課題を解決するための手段】
【０００９】
本発明では、多段に積層されたキャパシタを有するメモリセル領域と周辺回路領域とを備える半導体装置において、メモリセル領域のキャパシタ周囲に配されるガードリングの形成と、シリンダを支える梁となるサポート絶縁膜の形成、並びに周辺回路領域に不要なサポート絶縁膜の除去とを、工程数を増大させることなく同時に達成できる方法が提供される。
【００１０】
すなわち、本発明の第１の実施態様によれば、
少なくとも２段の積層されたキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成すると同時に、周辺回路領域の前記第１のサポート絶縁膜の少なくとも一部を除去する工程、
全面に第２の層間絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
前記第２の層間絶縁膜上に第２のサポート絶縁膜を前記第２の下部電極及び第２のガードリング内の空間を埋めて成膜する工程、
メモリセル領域の前記第２のサポート絶縁膜に少なくとも前記第１の開口部に対面する隣接する前記第２の下部電極間を開口する第２の開口部を形成する工程、
前記第２の開口部および第１の開口部を介して、メモリセル領域の第２の層間絶縁膜および第１の層間絶縁膜を除去する工程、
前記第２のサポート絶縁膜上および前記第２および第１の開口部を介して第１および第２の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第２のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法が提供される。
【００１１】
また、本発明の第２の実施態様によれば、
少なくとも２段の積層されたキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング上の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成すると同時に、周辺回路領域の前記第１のサポート絶縁膜の少なくとも一部を除去する工程、
全面に第２の層間絶縁膜および第２のサポート絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
メモリセル領域の前記第２のサポート絶縁膜に少なくとも前記第１の開口部に対面する隣接する前記第２の下部電極間を開口する第２の開口部を形成する工程、
前記第２の開口部および第１の開口部を介して、メモリセル領域の第２の層間絶縁膜および第１の層間絶縁膜を除去する工程、
前記第２のサポート絶縁膜上、前記第２の下部電極内壁上および前記第２および第１の開口部を介して第１および第２の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第２のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法が提供される。
【００１２】
さらに本発明の第３の実施態様によれば、
少なくとも２段の積層されたキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、
メモリセル領域の第１の層間絶縁膜に第１のシリンダ用深穴と、メモリセル領域と周辺回路領域との境界に第１のガードリング用深溝を形成する工程、
前記第１のシリンダ用深穴内および第１のガードリング用深穴に、該深穴を閉塞しない膜厚に第１の下部電極材料を成膜し、第１の下部電極と第１のガードリングを形成する工程、
前記第１の層間絶縁膜上に第１のサポート絶縁膜を前記第１の下部電極及び第１のガードリング上の空間を埋めて成膜する工程、
メモリセル領域の前記第１のサポート絶縁膜に少なくとも隣接する前記第１の下部電極間を開口する第１の開口部を形成する工程、
全面に第２の層間絶縁膜を形成した後、前記第１の下部電極及び第１のガードリングの上端の少なくとも一部を露出する第２のシリンダ用深穴および第２のガードリング用深溝を形成する工程、
前記第２のシリンダ用深穴内および第２のガードリング用深穴に、該深穴を閉塞しない膜厚に第２の下部電極材料を成膜し、第２の下部電極と第２のガードリングを形成する工程、
前記第２の層間絶縁膜を除去した後、前記第１の開口部を介して、メモリセル領域の第１の層間絶縁膜を除去する工程、
前記第２の下部電極内壁および外壁上、前記第１のサポート絶縁膜上および前記第１の開口部を介して第１の下部電極外壁上に容量絶縁膜を成膜し、該容量絶縁膜上に上部電極となるプレート電極を形成する工程、
周辺回路領域のプレート電極、容量絶縁膜および第１のサポート絶縁膜を除去する工程、
とを備える半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、以下の効果が得られる。
（１）多段構造のキャパシタの形成において、メモリセル領域と周辺回路領域を区画するガードリングの形成、梁となるサポート絶縁膜の形成、並びに周辺回路領域において不要となるサポート絶縁膜の除去が効率的にかつ工程数を増大させることなく実施することができる。
【００１４】
（２）周辺回路領域において、キャパシタのサポート絶縁膜として用いているシリコン窒化膜について、周辺回路領域の層間絶縁膜の最上層のみを容量絶縁膜および上部電極の形成時に一括して除去し、それより下層の周辺回路領域のシリコン窒化膜を事前に除去することにより、工程数を増大させることなく、スルーホールのエッチングの難易度が下がり、抜け性が向上することによる歩留まり向上が期待できる。
【００１５】
（３）梁として用いているシリコン窒化膜の周辺回路領域の部分を除去することで、十分な水素を供給することが可能となる。この結果、ダングリングボンドを水素終端することにより、周辺Ｔｒ．では特性改善および接合リーク電流低減、セルＴｒ．においても特性改善および接合リーク電流低減によるリフレッシュ向上を期待することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第一の実施形態に係る半導体装置の製造に用いるマスクを説明する図であり、（ａ）は一段目サポート膜パターン用マスク、（ｂ）は二段目サポート膜パターン用マスクである。
【図２】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図３】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図４】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図５】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図６】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図７】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図８】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図９】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図１０】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図１１】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図１２】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図１３】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図１４】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図１５】本発明の第一の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図１６】周辺回路領域にサポート絶縁膜が残存する場合の問題点を説明する断面図である。
【図１７】本発明の第一の実施形態の変形例を説明する断面図である。
【図１８】本発明の第二の実施形態を説明する断面図である。
【図１９】本発明の第三の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図２０】本発明の第三の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図２１】本発明の第三の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図２２】本発明の第三の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【図２３】本発明の第三の実施形態に係る半導体装置の製造工程を説明する工程断面図である。
【発明を実施するための形態】
【００１７】
図２〜１５は、本発明の製造方法の第一の実施形態を説明する為のメモリセル領域の形成工程順を示す半導体装置の断面である。左側はセル部端＆周辺部、右側はセル部中央であり、他の実施形態例を説明する図面についても同様である。
【００１８】
まず図２の様に、半導体基板１上に素子分離領域２、ゲート電極３とセル領域および周辺回路領域の拡散層４，４’を有するトランジスタを形成する。その半導体基板１上にＣＶＤ法でＢＰＳＧ膜を６００ｎｍ〜７００ｎｍ程度成膜後、８００℃のリフローとＣＭＰ技術によりゲート電極３，３’の形成時にマスクとして用いたシリコン窒素膜をストッパーとして用いて平坦化を行い、それからＴＥＯＳ−ＮＳＧ膜を２００ｎｍ程度付け直し、ＢＰＳＧ膜とＴＥＯＳ−ＮＳＧ膜からなる第一の層間絶縁膜５を形成する。
【００１９】
次いで、リソグラフィ技術とドライエッチ技術を用いて、フォトレジスト膜（図示していない）をマスクに、第一の層間絶縁膜５を貫通して半導体基板１上の拡散層４に達するセルコンタクト孔を開口して形成し、ドライエッチ技術によりフォトレジスト膜を剥離する。次いで、リン等の不純物を添加したポリシリコンやアモルファスシリコンからなる第一のシリコン膜（図示していない）をセルコンタクト孔に充填するとともに第一の層間絶縁膜５上に堆積して、ドライエッチ技術による塩素系プラズマガスのエッチバックとＣＭＰ技術により、第一の層間絶縁膜５上のシリコン膜を除去および、１００ｎｍ程度削り込むことにより、セルコンタクトプラグ６を分離・形成する。第一のシリコン膜の不純物濃度は、１．０ｘ１０２０〜４．５ｘ１０２０atoms/cm3とする。第一のシリコン膜をＣＭＰにより除去した後の第一の層間絶縁膜５の上面と半導体基板１表面との距離は、約２９０ｎｍとなる。
【００２０】
その後、セルコンタクトプラグ６形成後の基板全面にシリコン酸化膜からなる第二の層間絶縁膜７を２００ｎｍ程度形成し、フォトレジスト膜（図示していない）をマスクとしてドライエッチ技術により、周辺回路領域の拡散層４’上および半導体基板１上へ電位を与える周辺コンタクト孔を形成する。レジストは、ドライエッチング技術により剥離する。それから再度リソグラフィ技術とドライエッチング技術を用いて、セル内では第二の層間絶縁膜７を貫通してセルコンタクトプラグ６に達するビットコンタクト孔、及び、セル領域と周辺回路領域のトランジスタに対して、電位を与える為にゲート上に落とすビットコンタクト孔を形成する。
【００２１】
さらにその後、コンタクト抵抗低減のためコンタクトの底にコバルトシリサイドを形成後、ＣＶＤ技術によりバリアメタルとしてＴｉとＴｉＮを順番に１３ｎｍ／１１ｎｍ程度成膜した後（コバルトシリサイドとバリアメタルは図示していない）、タングステンを周辺コンタクト孔とビットコンタクト孔に充填するとともに半導体基板全面に１５０ｎｍ程度形成する。ＣＭＰ技術により第二の層間絶縁膜７上のタングステンを除去し、さらに５０ｎｍ程度削り込むことにより完全にコンタクトを分離する。これにより、タングステンで埋め込まれた周辺コンタクトプラグ８とビットコンタクトプラグ９を形成する。
【００２２】
それから、スパッタ技術により窒化タングステン膜とタングステン膜をそれぞれ膜厚１０ｎｍ／４０ｎｍで順次成膜し、その上へさらに成膜したシリコン窒化膜をハードマスクとして用いて、リソグラフィ技術とドライエッチング技術によりパターニングしてビット線１０とする。さらに、ビット線１０の側面に酸化保護膜および後に形成する容量コンタクトプラグ１２を自己整合的コンタクト技術（ＳＡＣ：Self-Align-Contact）で形成するためにシリコン窒化膜をＣＶＤ技術により２５ｎｍ程度形成し、ドライ技術によりエッチバックを行う。
【００２３】
ビット線１０の層間を埋めるため、プラズマＣＶＤ技術により第三の層間絶縁膜１１となるシリコン酸化膜を３００ｎｍ程度成膜した後、ＣＭＰ技術により平坦化する。さらに、この第三の層間絶縁膜１１にリソグラフィ技術とドライエッチング技術によりセルコンタクトプラグ６と容量コンタクトパッド１３をつなぐ容量コンタクト孔を形成し、レジストは、ドライエッチング技術により剥離する。
【００２４】
それから、ＣＶＤ技術によりバリアメタルとしてＴｉとＴｉＮを順番に１０ｎｍと１５ｎｍ程度、タングステンを容量コンタクト孔へ充填するとともに第三の層間絶縁膜１１上に１００ｎｍ順次成膜する。その後、ＣＭＰ技術により、第三の層間絶縁膜１１上のタングステンを除去し、さらにビット線１０形成時にマスクとして用いたシリコン窒化膜を７０ｎｍ程度残すところまで削り込み、完全にコンタクトプラグを分離させる。これにより、タングステンで埋め込まれた容量コンタクトプラグ１２を形成する。
【００２５】
容量コンタクトプラグ１２を形成後、窒化タングステンとタングステンをそれぞれ１０ｎｍと４０ｎｍ成膜する。その後、マスクとして用いるプラズマ窒化膜を３０ｎｍ程度成膜する。リソグラフィ技術とドライエッチング技術により容量コンタクトパッド１３を形成し、レジストをドライエッチング技術により剥離する。さらに、容量コンタクトパッド１３を形成後、図２に示すようにＣＶＤ技術を使用してシリンダストッパー窒化膜１４を成膜する。
【００２６】
ＣＶＤ技術により、シリンダのコアになる酸化膜（例えば１．５μｍ）からなる第四の層間絶縁膜（シリンダに対しては第１の層間絶縁膜）１５を形成する（図３）。リソグラフィ技術と異方性エッチングを用いて第四の層間絶縁膜１５を貫通して容量コンタクトパッド１３まで達するメモリセル領域のシリンダ用深穴１６とガードリング用深溝１６’を形成する。キャパシタ部のシリンダ用深穴１６は後ほどクラウンキャパシタとなり、ガードリング用深溝１６’にはＷＥＴ技術により第四の層間絶縁膜１５の一部を除去するが、その際にウェットエッチのストッパーとして利用する第１のガードリングを形成する（図４）。
【００２７】
シリンダ用深穴１６、ガードリング用深溝１６’形成後、図５に示す様に、ＭＩＭ構造の下部Ｍｅｔａｌ電極となる膜、例えばＴｉとＴｉＮをプラズマＣＶＤ技術を用いて順に積層する。ＴｉとＴｉＮの膜厚は、シリンダ用深穴１６、ガードリング用深溝１６’を閉塞しない膜厚であり、例えば、それぞれ１０ｎｍ／２０ｎｍ程度とする。Ｔｉの成膜の際に６５０℃程度の高温で成膜を行い、ＴｉＮ膜も続けて成膜する。その後、ＤＲＹ技術により第四の層間絶縁膜１５上のＴｉＮとＴｉを除去すると第１の下部電極（下部Ｍｅｔａｌ電極）１７となる。第四の層間絶縁膜１５上のＴｉＮとＴｉを除去する方法としては、ＴｉＮとＴｉが成膜されたシリンダ用深穴１６、ガードリング用深溝１６’内にレジストやシリコン酸化膜（ＳＯＤ）を埋め込み、ＣＭＰ技術やＤＲＹ技術にて除去する方法やシリンダ用深穴１６、ガードリング用深溝１６’のアスペクト比が１０を超えるとＤＲＹ技術の条件を工夫することにより、第四の層間絶縁膜１５上のＴｉＮとＴｉのみ除去することができ、シリンダ用深穴１６、ガードリング用深溝１６’の側面と底のＴｉＮとＴｉは残すことができる。
【００２８】
下部Ｍｅｔａｌ電極１７を形成後、１段目のシリンダ上部と２段目の下部のサポートとなる第一のシリンダサポート１８を１００ｎｍ程度成膜を行う（図６）。本第一の実施形態では、第一のシリンダサポート１８として、第四の層間絶縁膜１５にシリコン酸化膜を用い、ＷＥＴ技術で選択性を持たせることができるシリコン窒化膜（ＳｉＮ）を使用した。第一のシリンダサポート１８を成膜することにより、第１のシリンダ用深穴１６、第１のガードリング用深溝１６’を埋め込む。従って、ガードリング用深溝１６’の幅は２００ｎｍ以下が好ましい。
【００２９】
その後、図１（ａ）のマスクを使用して、リソグラフィ技術とＤＲＹ技術を用いてパターニングを行い、１段目上部の周辺部の第一のシリンダサポート１８は除去するようなパターンとする。また、メモリセル領域の中央付近に１段目開口部を同時に形成する（図７）。
【００３０】
第一のシリンダサポート１８のパターニング後、ＣＶＤ技術により、２段目のシリンダのコアになる酸化膜（例えば１．５μｍ厚）からなる第五の層間絶縁膜（シリンダに対しては第２の層間絶縁膜）１９を形成する（図８）。リソグラフィ技術と異方性エッチングを用いて第五の層間絶縁膜１９を貫通して下部Ｍｅｔａｌ電極１７まで達する第２のシリンダ深穴２０，第２のガードリング用深溝２０’を形成する。第２のガードリング用深溝２０’は下部Ｍｅｔａｌ電極１７に接続できなくても、下部Ｍｅｔａｌ電極１７の上部より深く掘り込んでいれば、後のＷＥＴ技術によるエッチングによる染み込みに対して問題ない（図９）。
【００３１】
その後、第２のシリンダ深穴２０，第２のガードリング用深溝２０’内に下部Ｍｅｔａｌ電極２１を形成し、さらに第二のシリンダサポート（ＳｉＮ）２２を１段目と同様に形成する。そうすると図１０となる。
【００３２】
第二のシリンダサポート２２成膜後、図１（ｂ）のパターンを使用して、リソグラフィ技術とＤＲＹ技術を用いてメモリセル領域の中央付近には、一段目開口部に連通する二段目開口部を形成する。２段目（最上層）は、周辺部分の第二のシリンダサポート２２を残す。これは、後のＷＥＴ技術にて周辺部分の第四と第五の層間絶縁膜１５，１９を残すためである（図１１）。
【００３３】
その後、ＷＥＴ技術によりメモリセル領域の第四と第五の層間絶縁膜１５，１９を除去する。具体的にはＨＦを含む溶液を用いて、５０秒程度ＷＥＴ処理を行うことにより上記層間絶縁膜を除去する。すると、メモリセル領域の下部Ｍｅｔａｌ電極１７，２１の外側を露出したＰｉｌｌａｒ状のキャパシタが形成される（図１２）。
【００３４】
さらにキャパシタ部の下部Ｍｅｔａｌ電極１７，２１上に容量絶縁膜２３となるＡＬ２Ｏ３やＨｆＯ２を数ｎｍ程度形成後、上部電極となるＴｉＮと容量プレート（上部電極と合わせて符号２４で示す）となる、例えばボロンドープポリシリコン（Ｂ−ＤＯＰＯＳ）とタングステン（Ｗ）およびマスクとなるシリコン酸化膜（図示していない）を成膜する（図１３）。容量絶縁膜２３と上部電極および容量プレート２４をパターニングし、セルアレイ領域のプレート電極を形成する。このとき梁として用いた第二のシリンダサポート２２を同時に除去する（図１４）。
【００３５】
次いで、ＨＤＰ−ＳｉＯ２やＰ−ＴＥＯＳにより容量プレートの層間を埋め込み、ＣＭＰ技術により平坦化を行い、第六の層間絶縁膜（第１および第２の層間絶縁膜に対して第３の層間絶縁膜）２５を形成する。その後、第一スルーホール（１ＴＨ）２６、第一アルミ配線（１ＡＬ）２７、・・・と従来技術を用いることにより、２段構造キャパシタをもつ、ＤＲＡＭを作製することができる（図１５）。
【００３６】
本実施例ではシリンダの外側のみキャパシタの容量として使用する。また、本実施例では２層の積層のキャパシタ構造の作成方法を示したが、３層、４層の積層キャパシタの場合でも適用可能である。その場合は最上層を上記２段目のキャパシタ、それ以下の層を１段目のキャパシタと同様の作製方法を用いることにより作製することができる。
【００３７】
梁となるサポート絶縁膜（シリンダサポート１８）は、図６に示されるように、キャパシタを形成するメモリセル領域だけではなく、周辺回路領域を含む全面に一旦形成されるが、このようなサポート絶縁膜がそのまま周辺回路領域にあると、スルーホールエッチのときに邪魔をして、抜け性が低下する懸念がある。また、上地の配線工程で行う水素雰囲気中のアニールにおいて、サポート絶縁膜（例えばシリコン窒化膜）がストッパーとなり、基板（セル領域及び周辺領域のＴｒ．）近傍へ十分な水素が供給されず、Ｔｒ．の特性改善およびリフレッシュ特性改善という点で不利である（図１６）。
【００３８】
本実施形態では、図７に示す様に周辺回路領域の１段目の第一のシリンダサポート１８を除去することで、１ＴＨのＤＲＹ技術によるエッチングの抜け性が良くなる。また水素雰囲気中でのアニールにより、水素を十分に半導体基板１とゲート絶縁膜３”の界面まで供給することがが可能となり、界面に存在するダングリングボンドを水素終端することにより、周辺Ｔｒ．では特性改善および接合リーク電流低減、セルＴｒ．においても特性改善および接合リーク電流低減によるリフレッシュ向上を期待することができる。例えば、図７に例示される工程を経た被処理基板を、水素アニールのための装置（図示せず）にて水素ガス雰囲気下において４００〜４２０℃の範囲で、１時間〜４時間の範囲で処理することで、ダングリングボンドを水素で終端することができる。水素アニールは、１ＴＨ２６形成後および最上層の配線層形成後（図示していない）、プラズマＣＶＤ技術を使用して行うシリコン酸化膜を１００ｎｍ程度成膜した後の２回行う。
【００３９】
本実施例では、シリンダの梁としてラインアンドスペースのレイアウトを用いているが、ラインアンドスペースで形成される梁に横棒をあるピッチで入れたり、キャパシタ形成用ホールの密度を変えて配置したものなども使用することができる。上記実施例にて提示しているものに限らない。
【００４０】
また、１段目シリンダと２段目シリンダとの目合わせずれを解決するために、１段目シリンダのトップ径より、２段目シリンダのボトム径が大きくすれば良く、２段目に形成するシリンダ用深穴の径を１段目の径より大きくしたり、２段目シリンダ用深穴を形成した後、底部のシリンダサポートを等方性エッチングを行うことで２段目シリンダ用深穴のボトム径を拡張しても良い。また、１段目シリンダと２段目シリンダとの中心を数ｎｍずらして１段目シリンダと２段目シリンダとをコンタクトしやすくしても良い。ガードリング用深穴においてこのようなずれが生じていても、第一のシリンダサポートが存在することで、第四と第五の層間絶縁膜を除去するためのＷＥＴ処理が問題なく達成できる。
【００４１】
［第一の実施形態の変形例］
第一の実施形態では、第一のシリンダサポート１８として用いているシリコン窒化膜は周辺部分を全て除去したが、図１７の様に１ＡＬ２７とビット線１０を繋ぐ１ＴＨ２６を形成する近傍のみ第一のシリンダサポート１８を除去したり、シリンダのコア酸化膜として用いる第五の層間絶縁膜１９の平坦性を上げるために周辺部分の一部の第一のシリンダサポート１８を残しても第一の実施形態と同様の効果を得ることができる。
【００４２】
［第二の実施形態］
１段目のキャパシタ内に第一のシリンダサポート１８として用いるシリンダ窒化膜を埋め込み、下部Ｍｅｔａｌ電極１７の外側のみ電極として用い、２段目に下部Ｍｅｔａｌ電極２１の内側と外側の両面を使用する場合を示す。図８までは第一の実施形態と同様の工程を経る。
【００４３】
その後、第二のシリンダサポート２９となるシリコン窒化膜を先に成膜する。それからは第一の実施形態と同様の工程を経ることで図１８のようになる。この構造により第一の実施形態よりもさらに大きなキャパシタ容量を得ることができ、かつ、第一の実施形態と同様の効果を得ることができる。
【００４４】
［第三の実施形態］
１段目には梁があるが、２段目には梁がない構造の製造工程を図１９〜２３に順に示す。第一の実施形態の図９までは同様の工程を経る（ただし、第一のシリンダサポート１８のパターニングは、図１（ｂ）のマスクを使用する）。そうすると図１９の様になる。その後、第一の実施形態と同様にＷＥＴ技術により、第四と第五の層間絶縁膜１５、１９を除去する。このとき、第四の層間絶縁膜１５の周辺回路領域は除去されず、メモリセル領域の下部Ｍｅｔａｌ電極１７，３０を露出したキャパシタが形成される（図２０）。このとき、１段目のキャパシタは下部電極の外側のみ、２段目のキャパシタは下部電極の外側と内側を使用することができる。
【００４５】
この方法を使うと、溝部から下部電極を介した染み出しが起きても周辺回路領域への染み出しは問題なくなる（１段目はシリコン窒化膜で埋め込まれているために染み込まない）。
【００４６】
その後、最初の実施例と同様にさらにメモリセル領域の下部Ｍｅｔａｌ電極１７，３０上に容量絶縁膜３１となるＡＬ２Ｏ３やＨｆＯ２を数ｎｍ程度、上部電極となるＴｉＮと容量プレート（上部電極と合わせて３２）とマスクとして使用するシリコン酸化膜３３を順次成膜する。３２は例えばＢ−ＤＯＰＯＳとＷおよびマスクとなるシリコン酸化膜を成膜する（図２１）。
【００４７】
容量絶縁膜３１と上部電極および容量プレート３２をパターニングを行い、セルアレイ領域にプレート電極を形成する。このとき１段目の梁として用いている１段目のシリンダサポート１８の周辺回路領域部分を除去する（図２２）。
【００４８】
次いで、層間絶縁膜を形成する。ＨＤＰ−ＳｉＯ２やＰ−ＴＥＯＳにより容量プレートの層間を埋め込み、ＣＭＰ技術により平坦化を行い、第六の層間絶縁膜３４を形成する。その後、１ＴＨ３５、１ＡＬ３６、・・・と従来技術を用いることにより、２段構造キャパシタをもつ、ＤＲＡＭを作製することができる（図２３）。
【００４９】
なお、上記の実施形態においては、シリンダエッチングストッパ窒化膜１４の厚みが薄いため、周辺回路領域においても除去していないが、シリンダエッチングストッパ窒化膜１４の厚みがある程度厚い場合、周辺回路領域の少なくとも一部においてシリンダエッチングストッパ窒化膜１４を予め除去してから第四の層間絶縁膜１５を形成するようにしてもよい。そうすることで、さらに周辺回路領域における水素処理が効果的に実施でき、また、シリンダを下部でも支えることができる。
【符号の説明】
【００５０】
１    半導体基板
２    素子分離領域（ＳＴＩ）
３    ゲート電極（セル領域、溝ゲート付）
３’  ゲート電極（周辺回路領域）
３”  ゲート絶縁膜
４    拡散層（セル領域）
４’  拡散層（周辺回路領域）
５    第一の層間絶縁膜
６    セルコンタクトプラグ
７    第二の層間絶縁膜
８    周辺コンタクトプラグ
９    ビットコンタクトプラグ
１０  ビット線
１１  第三の層間絶縁膜
１２  容量コンタクトプラグ
１３  容量コンタクトパッド
１４  シリンダエッチングストッパ窒化膜
１５  第四の層間絶縁膜（第１の層間絶縁膜）
１６  第１のシリンダ用深穴
１６’第１のガードリング用深溝
１７  下部Ｍｅｔａｌ電極（ＴｉＮ／Ｔｉ）
１８  第一のシリンダサポートＳｉＮ
１９  第五の層間絶縁膜（第２の層間絶縁膜）
２０  第２のシリンダ用深穴
２０’第２のガードリング用深溝
２１  下部Ｍｅｔａｌ電極
２２  第二のシリンダサポートＳｉＮ
２３  容量絶縁膜
２４  上部電極（ＴｉＮ）＆容量プレート
２５  第六の層間絶縁膜（第３の層間絶縁膜）
２６  １ＴＨ
２７  １ＡＬ
２８  マスクシリコン酸化膜
２９  ２段目のシリンダサポートＳｉＮ
３０  下部Ｍｅｔａｌ電極
３１  容量絶縁膜
３２  上部電極（ＴｉＮ）＆容量プレート
３３  シリコン酸化膜
３４  第六の層間絶縁膜
３５  １ＴＨ
３６  １ＡＬ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図１０】
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