(57)【要約】【課題】ビット線の上面にハードマスク膜を形成し、ビット線の側壁に窒化膜をエッチバックして形成したサイドウォールを設けるＳＡＣ（セルフアラインコンタクト）プロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止する。【解 決手段】ＳＡＣ構造を採用していない半導体装置に対して、ビット線６が形成されている場所以外のビットコンタクト層間膜１３をエッチング処理により除去した後に、 ダイレクト窒化膜１９をビット線６の上面および側面の全面にビット線６を覆うようにして形成する。ビット線６上の上面の窒化膜の膜厚を側面とほぼ同一にで きるため、ビット線６自体の高さが低くなり、微細化を図ることができる。また、エッチバックを必要とせずに、ビット線６の側壁に窒化膜を形成するため、 ＳＡＣ構造に比べて、ビット線６の側壁に一定の膜厚を有する窒化膜を容易に形成できる。【選択図】図１
2011077539.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビットコンタクト層間膜の、上層に形成される容量素子と前記セルコンタクトとの間を電気的に接続するための容量コンタクトを形成しようとする場所をエッチング処理により取り除く工程と、
前記ビット線の側面および上面を覆うようにして窒化膜を形成する工程と、前記窒化膜を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。
【請求項２】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、 
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の側面および上面を覆うようにして窒化膜を形成する工程と、
前記窒化膜を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。
【請求項３】
ビット線の形成後であって容量コンタクト層間膜を形成する前に、前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程をさらに有する請求項１または２記載の半導体装置の製造方法。
【請求項４】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程と、
前記ビットコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。
【請求項５】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。
【請求項６】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子が形成された半導体装置であって、
半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、
前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うように形成され、上層に形成される容量素子と前記セルコンタクトとの間を電気的に接続するための容量コンタクトを形成しようとする場所がエッチング処理により取り除かれたビットコンタクト層間膜と、
前記ビットコンタクト層間膜に形成された、前記セルコンタクトと電気的に接続するためのビットコンタクトと、
前記ビットコンタクト層間膜上に形成され、前記ビットコンタクトと電気的に接続するためのビット線と、
前記ビット線の側面と上面および前記ビットコンタクト層間膜の側面をほぼ一定の膜厚で覆うように形成された窒化膜と、
前記窒化膜を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置。
【請求項７】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子が形成された半導体装置であって、
半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に形成され、前記セルコンタクトと電気的に接続するためのビット線と、
前記ビット線の側面および上面をほぼ一定の膜厚で覆うように形成された窒化膜と、 前記窒化膜を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置。
【請求項８】
前記ビット線の下面に形成されたバリアメタル層が、選択的にエッチングされることにより逆テーパ状に形成されている請求項６または７記載の半導体装置。
【請求項９】
半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、
前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うように形成されたビットコンタクト層間膜と、
前記ビットコンタクト層間膜に形成され、前記セルコンタクトと電気的に接続するためのビットコンタクトと、
前記ビットコンタクト層間膜上に形成された、前記ビットコンタクトと電気的に接続するためのビット線と、
前記ビットコンタクト層間膜上に前記ビット線を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置において、
前記ビット線の下面に形成されたバリアメタル層が、選択的にエッチングされることにより逆テーパ状に形成されていることを特徴とする半導体装置。
【請求項１０】
半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、
前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に形成され、前記セルコンタクトと電気的に接続するためのビット線と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置において、
前記ビット線の下面に形成されたバリアメタル層が、選択的にエッチングされることにより逆テーパ状に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置の製造方法に関し、特に、半導体基板上に形成されたトランジスタの上層に、このトランジスタと電気的に接続される容量素子が形成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭを構成するメモリセルは、一般的にメモリセル用トランジスタと容量素子とから構成される。このメモリセルを高い集積度で実現するため、ＤＲＡＭの容量素子をビット線よりも上層に設けた構造のＣＯＢ（Capacitor Over Bitline）型ＤＲＡＭが提案されている。このようなＣＯＢ型ＤＲＡＭの従来の構造を図１８に示す。
【０００３】
この従来のＤＲＡＭでは、シリコン基板１０等の半導体基板上に形成されたＭＯＳトランジスタがメモリセル用トランジスタとして機能していてる。このメモリセル用トランジスタの上層には、セルコンタクト層間膜８を介してビット線６が形成されこのビット線６の上層には容量コンタクト層間膜７を介して容量素子１１が形成されている。そして、ビット線６はバリアメタル層５を介してセルコンタクト９に接続されることによりシリコン基板１０上に形成されたメモリセル用トランジスタに接続され、容量素子１１は、容量コンタクト４、セルコンタクト９を介してシリコン基板１０上に形成されたメモリセル用トランジスタに接続されている。
【０００４】
尚、図１８では、バリアメタル層５はビット線６の下層に設けられているものとして表現しているが、以下の説明では単にビット線６と表現した場合にはバリアメタル層６が含まれているものとする。
【０００５】
このような構造では、ビット線６と、容量コンタクト４またはセルコンタクト９との間では電気的な短絡（ショート）が発生しないように一定の間隔を保った設計がなされている。しかし、半導体装置の高集積化が進むと、ビット線６と、セルコンタクト９または容量コンタクト４との間のマージンが少なくなるため、ビット線６形成の際の位置ずれや容量コンタクト４形成の際の位置ずれ等により、ビット線６とセルコンタクト９または容量コンタクト４との間で短絡が発生してしまう場合がある。このようにビット線６とセルコンタクト９または容量コンタクト４との間で短絡が発生すると、そのメモリセルは不良となりＤＲＡＭの歩留り悪化を招いてしまう。
【０００６】
そのため、ビット線６とセルコンタクト９との間の短絡を防止するために、セルコンタクト層間膜８の上にさらにビットコンタクト層間膜１３を形成するようにした半導体装置が提案されている。このような従来の半導体装置の構成を図１９に示す。この従来の半導体装置では、セルコンタクト層間膜８形成後にビットコンタクト層間膜１３を形成し、このセルコンタクト９とビット線６との接続を行いたビットコンタクト層間膜１３の部分にビットコンタクト１４が形成されている。このような構造とすることによりセルコンタクト９の上端とビット線６との間の短絡防止マージンを拡大することが可能となる。しかし、このような構造を用いた場合でも、ビット線６と容量コンタクト４との間の短絡を防止することはできない。
【０００７】
容量コンタクト４とビット線６との短絡を防止するための半導体装置としては、図２０に示すように、ビット線６の側面に、容量コンタクト層間膜４との間でエッチング選択性を有するシリコン窒化膜等の材料により形成されたサイドウォール１７を設けたセルフアライン（自己整合的）コンタクト構造が提案されている（例えば、特許文献１、２参照。）。セルフアラインコンタクト構造（以下ＳＡＣ構造と称する。）とは、ビット線６の周囲を窒化膜等の絶縁膜で覆うことにより、ビット線６と容量コンタクト４との間の短絡を防止するようにした構造である。
【０００８】
このＳＡＣ構造を用いた半導体装置では、実際のコンタクトホールサイズよりも大きなエッチングマスクパターンを使用し、ビット線６の側面に設けたシリコン窒化膜のサイドウォール１７をエッチングストッパとして使用することにより、自己整合的にコンタクトホールが開口される。そのため、容量コンタクト４の位置がずれた場合でも、ビット線６との間の短絡を防止することが可能となる。
【０００９】
次に、このＳＡＣ構造の半導体装置の製造方法を図２１〜図２７を参照して説明する。
【００１０】
先ず、図２１に示すように、通常のＤＲＡＭを製造する場合と同様に、シリコン基板１０に浅い溝型の溝を形成し、この溝を絶縁材料で埋設した素子分離絶縁膜３を形成して、メモリセル領域内の個々のセル領域を区画する。そして、シリコン基板１０上に不純物を拡散させてソース・ドレイン領域２を形成してメモリセル用トランジスタとなるＭＯＳトランジスタを形成する。
【００１１】
次に、それぞれのトランジスタの拡散層とゲートの全面をコバルトでシリサイドかすることによりコバルトシリサイド層１２を形成する。その後素子分離絶縁膜３の表面を含むシリコン基板１０の表面には各トランジスタを被覆するシリコン窒化膜１が形成される。
【００１２】
次に、メモリセル領域の各メモリセル用トランジスタを覆うようにシリコン酸化膜等の材料によりセルコンタクト層間膜８を形成する。そして、このセルコンタクト層間膜８のメモリセル用トランジスタに対してビット線及び容量素子を接続するためのコンタクトホールを選択エッチングにより開口する。そして、このコンタクトホールが埋設されるまで全面にＷ（タングステン）をＣＶＤ法により堆積する。その後ＣＭＰ（化学機械研磨）方によりセルコンタクト層間膜８の表面を平坦化してＷを各コンタクトホール内にのみ残しセルコンタクト９を形成する。ここまでの工程が終了した半導体装置の断面は図２１のようになる。
【００１３】
次に、図２２に示すように、セルコンタクト９の表面が露呈されているセルコンタクト層間膜８の表面上にシリコン酸化膜からなるビットコンタクト層間膜１３を所定の厚さに形成して、セルコンタクト９の表面を被覆する。そして、ビットコンタクト層間膜１３には、セルコンタクト９のうちビット線６に電気的に接続するものの直上位置のみ選択的にエッチングを行うことによりコンタクトホールを開口してセルコンタクト９の上面を露出する。そして、セルコンタクト９を形成した場合と同様にして、形成したコンタクトホールが埋設されるまでＷをＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化してＷをコンタクトホール内のみ残すことにより、ビット線６に接続するためのビットコンタクト１４を形成する。ここまでの工程が終了した半導体装置の断面は図２２のようになる。
【００１４】
次に、図２３に示すように、ビットコンタクト層間膜１３の表面上にバリアメタル層５となるＴｉＮ（窒化チタン）とビット線６となるＷを堆積し、その上にハードマスク膜１５としてシリコン酸化膜とシリコン窒化膜の積層膜を形成する。そして、フォトレジスト（図示せず）を用いてハードマスク膜１５、ビット線６、バリアメタル層５をビット線形状にパターン形成する。ここまでの工程が終了した半導体装置の断面は図２３のようになる。
【００１５】
次に、図２４に示すように、ハードマスク膜１５、ビット線６を覆う全面にシリコン窒化膜１６を所定の厚さに成長させる。
【００１６】
次に、図２５に示すように、異方性エッチングを行うことによりシリコン窒化膜１６をエッチバックしてビット線６およびバリアメタル層５の側面にのみ残るようにしてサイドウォール１７を形成する。
【００１７】
次に、図２６に示すように、ビット線６を覆うようにしてシリコン酸化膜を形成することにより容量コンタクト層間膜７を形成する。そして、セルコンタクト９のうち、容量素子１１と電気的に接続するセルコンタクトの直上位置に選択的にエッチングしてコンタクトホールを開口する。
【００１８】
ここで、コンタクトホールを開口する位置にずれが生じ、コンタクトホールとビット線６とが重なった場合でも、ビット線６の側面に形成されたサイドウォール１７がシリコン窒化膜により形成されているため、容量コンタクト層間膜７のシリコン酸化膜とのエッチングの選択比によりサイドウォール１７がエッチングされることはなく、セルフアラインにコンタクトホールが開口されるため、コンタクトホール内にビット線６が露出されることはない。
【００１９】
そして、セルコンタクト９やビットコンタクト１４を形成した場合と同様に、コンタクトホールを埋設するまでＷをＣＶＤ法により堆積し、ＣＭＰ法により表面を平坦化してＷをコンタクトホール内にのみ残し、容量素子１１と接続するための容量コンタクト４を形成する。ここまでの工程が終了した半導体装置の断面は図２６のようになる。
【００２０】
そして、最後に容量コンタクト４と接続するための容量素子１１を形成することにより半導体装置が完成する。ここまでの工程が終了した半導体装置の断面は図２７のようになる。
【００２１】
上述したＳＡＣ構造を用いることにより、微細なコンタクトホールをビット線６と短絡することなく形成することが可能となる。しかし、上述したＳＡＣ構造を用いた場合、ビット線６上にハードマスク膜１５を形成する工程、サイドウォール１７を形成するための窒化膜成膜工程、サイドウォール１７のエッチバック工程等が必要となり製造工程が増加してしまう。
【００２２】
ＳＡＣ構造の特徴は、ビット線６等の配線の上部と側壁部に窒化膜があることにより、配線間にコンタクトホール（容量コンタクト）を形成する場合に、位置ずれが生じても、あるいは、故意に配線上部の領域にもコンタクトホールが存在するレイアウトにしても短絡が発生しないことである。
【００２３】
このようなＳＡＣ構造を形成するためには、容量コンタクト４のためのコンタクトホールを加工する際に、容量コンタクト層間膜７である酸化膜と、ビット線６等の配線の上部及び側壁に存在する窒化膜の、エッチングの選択比が大きいエッチング条件を用いることが必要となる。また、膜質の良好な窒化膜を用いることも必要となる。そして、膜質の良好な窒化膜は高温にて成膜することが多く、高性能なロジックトランジスタを劣化させる傾向にある。したがって、ロジック混載ＤＲＡＭデバイスのようにメモリセル領域と他の回路を同一半導体基板上に形成するような場合には、膜質の良好な窒化膜を用いることは難しい。
【００２４】
また、ＳＡＣ構造では、ビット線５等の配線のエッチングの際に、レジストマスクではなく、ＳｉＯ2／ＳｉＮ膜やＳｉＮ膜のハードマスクを用いる。これより、配線上部に厚い窒化膜が形成されることになり、ビット線５等の配線の高さが高くなってしまう。このため、配線エッチング後の窒化膜形成（配線のサイドウォール１７形成プロセス）、及びサイドウォール１７形成後の容量コンタクト層間膜７の形成において、配線（ビット線）のＬ／Ｓ（Line & Space）部のアスペクト比が大きくなり、埋め込みが良好に行われないという問題が発生する。
【００２５】
さらに、ＳＡＣ構造において、ビット線６等の配線の側壁部に窒化膜を厚く残すためには、サイドウォール１７形成のための窒化膜を厚く形成する必要があるが、微細化が進み、Ｌ／Ｓが狭くなる場合には、配線間がくっついてしまうため厚く形成することができなくなる。
【００２６】
また、ＳＡＣプロセスでは、配線上に窒化膜が厚く形成されているために、コンタクト層間膜が厚くなり、微細化にも不利である。これは、レジスト耐性の問題より、エッチングしにくいことや、コンタクトが埋め込みにくい（バリアメタル、Ｗ等）ためである。コンタクト層間膜が厚くなることで、コンタクト抵抗も増大する。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２００２−２３１９０６号公報
【特許文献２】特開２００３−７８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
上述した従来の半導体装置の製造方法では、ビット線等の配線上部にハードマスク膜を設け側部に窒化膜からなるサイドウォールを形成するＳＡＣ構造を採用しているため、下記のような問題点を有していた。（１）ビット線上にハードマスク膜を成膜する工程、サイドウォールを形成するための窒化膜成膜工程、サイドウォールのエッチバック工程等が必要となり製造工程が増加する。
（２）高温にて成膜する必要がある膜質の良好な窒化膜を用いてエッチングの選択比を大きくする必要があるため、高温では劣化する傾向のある高性能なトランジスタを有するロジック混載ＤＲＡＭデバイス等に対して用いることが難しい。
（３）ハードマスク膜をビット線上に形成する必要があるため、ビット線の高さが高くなり、微細化が進むと、ビット線間に層間膜を埋め込んだり、ビット線の側壁に窒化膜を構成することが困難になる。
【００２９】
本発明の目的は、ＳＡＣプロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止することにより、製造工程の削減を図り、微細化にも適し、ロジック混載ＤＲＡＭ等に対しても用いることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００３０】
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビットコンタクト層間膜の、上層に形成される容量素子と前記セルコンタクトとの間を電気的に接続するための容量コンタクトを形成しようとする場所をエッチング処理により取り除く工程と、
前記ビット線の側面と上面および前記ビットコンタクト層間膜の側面をほぼ一定の膜厚で覆うようにして窒化膜を形成する工程と、
前記窒化膜を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する。
【００３１】
本発明によれば、窒化膜によりビット線の上面、側面を覆うようにしているので、ＳＡＣプロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止するができ、製造工程の削減、微細化を図ることができる。また、膜質の良好な窒化膜を用いることが必要とならないため、高温では劣化する傾向のある高性能なトランジスタを有するロジック混載ＤＲＡＭデバイス等に対しても用いることができるようになる。
【００３２】
また、本発明の他の半導体装置の製造方法では、ビットコンタクト層間膜とビットコンタクトを形成することなく、セルコンタクト層間膜上にビット線を直接形成するようにしてもよい。
【００３３】
また、本発明の他の半導体装置の製造方法は、半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程と、
前記ビットコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する。
【００３４】
本発明によれば、ビット線のバリアメタル層を選択的にエッチングして逆テーパ状に形成することにより、ビット線とセルコンタクトおよびビット線と容量コンタクトとの間隔を広げることができるため、ビット線とセルコンタクト及びビット線と容量コンタクト間の短絡を防止することができる。
【００３５】
また、本発明の他の半導体装置の製造方法では、ビットコンタクト層間膜とビットコンタクトを形成することなく、セルコンタクト層間膜上にビット線を直接形成するような半導体装置を製造する際に、前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングするようにしてもよい。
【００３６】
本発明によれば、ビット線のバリアメタル層を逆テーパ状に形成することにより、ビット線とセルコンタクトとの間隔を広げることができるため、ビットコンタクト層間膜を設けてビット線とセルコンタクトとの短絡防止マージンを拡大する必要がなくなり、ビットコンタクト層間膜、ビットコンタクトを形成するための工程を削減することができるとともに、ビットコンタクト抵抗を低減することができる。
【発明の効果】
【００３７】
本発明によれば、下記のような効果を得ることができる。
（１）窒化膜によりビット線の上面、側面およびセルコンタクト層間膜の上部を覆い、容量コンタクト層間膜の容量コンタクトを形成する部分をエッチングして除去するとき、一旦窒化膜でエッチングを止め、エッチングの横広がりを制御できるので、ＳＡＣプロセスを用いることなくビット線と容量コンタクトとの間の短絡を防止するができ、製造工程の削減、微細化を図ることができ、また、膜質の良好な窒化膜を用いることが必要とならないため、高温では劣化する傾向のある高性能なトランジスタを有するロジック混載ＤＲＡＭデバイス等に対しても用いることができるようになる。また、窒化膜によりビット線の上面、側面を覆うようにしていることにより、ビット線とセルコンタクトの間に確実に絶縁膜が形成され、ビット線とセルコンタクトとの間の短絡を確実に防止することが可能となる。
（２）ビット線のバリアメタル層を選択的にエッチングして逆テーパ状に形成することにより、ビット線とセルコンタクトおよびビット線と容量コンタクトとの間隔を広げることができるため、ビット線とセルコンタクト及びビット線と容量コンタクト間の短絡防止マージンを拡大することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態の半導体装置の製造方法により製造された半導体装置の断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図４】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図５】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図６】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図７】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図８】本発明の第１の実施形態の半導体装置の製造方法を説明するための工程図である。
【図９】本発明の第２の実施形態の半導体装置の製造方法により製造された半導体装置の断面図である。
【図１０】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図１１】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図１２】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図１３】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図１４】本発明の第２の実施形態の半導体装置の製造方法を説明するための工程図である。
【図１５】セルコンタクト層間膜８上にビットコンタクト層間膜１３を形成する構成の半導体装置に本発明の第３の実施形態の半導体装置の製造方法を適用した場合の断面図である。
【図１６】セルコンタクト層間膜８上にビットコンタクト層間膜１３を形成しない構成の半導体装置に本発明の第３の実施形態の半導体装置の製造方法を適用した場合の断面図である。
【図１７】バリアメタル層５を逆テーパ状にエッチングすることにより、ビット線６と、セルコンタクト９および容量コンタクト４との間の短絡を防止することができる理由を説明するための図である。
【図１８】従来の半導体装置の断面図である。
【図１９】セルコンタクト層間膜８の上にさらにビットコンタクト層間膜１３が形成された従来の半導体装置の断面図である。
【図２０】ＳＡＣ構造の従来の半導体装置の断面図である。
【図２１】ＳＡＣ構造の半導体装置の製造方法を説明するための工程図である。
【図２２】ＳＡＣ構造の半導体装置の製造方法を説明するための工程図である。
【図２３】ＳＡＣ構造の半導体装置の製造方法を説明するための工程図である。
【図２４】ＳＡＣ構造の半導体装置の製造方法を説明するための工程図である。
【図２５】ＳＡＣ構造の半導体装置の製造方法を説明するための工程図である。
【図２６】ＳＡＣ構造の半導体装置の製造方法を説明するための工程図である。
【図２７】ＳＡＣ構造の半導体装置の製造方法を説明するための工程図である。
【発明を実施するための形態】
【００３９】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００４０】
（第１の実施形態）
図１は本発明の第１の実施形態の半導体装置の製造方法により製造された半導体装置の断面図である。図１において、図２０中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００４１】
本実施形態における半導体装置は、図１に示されるように、ＳＡＣ構造を採用していない従来の半導体装置に対して、ビット線６が形成されている場所以外のビットコンタクト層間膜１３をエッチング処理により除去した後に、ダイレクト窒化膜１９をビット線６の上面および側面の全面にビット線６を覆うようにして同一工程において形成したものである。
【００４２】
ここで、ダイレクト窒化膜１９とは、ビット線６に直接成膜し、その原型を残したままエッチバック等の工程を経ずに、次の工程へ進む場合に、その配線に直接成膜した窒化膜を呼ぶものとする。つまり、ダイレクト窒化膜とは、ＳＡＣ構造におけるサイドウォール等を形成するための窒化膜と区別するためのものであり、形成方法、材料等は通常の窒化膜と同じものである。
【００４３】
次に、図２〜図８を参照して本実施形態の半導体装置の製造方法について説明する。
【００４４】
先ず、図２に示すように、従来の方法と同様な方法により、シリコン基板１０上にメモリセル用トランジスタを形成し、さらにセルコンタクト層間膜８、セルコンタクト９を形成する。そして、図３に示すように、従来の方法と同様な方法により、セルコンタクト層間膜１３、ビットコンタクト１４を形成する。
【００４５】
次に、図４に示すように、ビットコンタクト層間膜１３の表面上にバリアメタル層５となるＴｉＮ（窒化チタン）とビット線６となるＷを堆積する。そして、フォトレジスト（図示せず）を用いてビット線６、バリアメタル層５をビット線形状にパターン形成する。ここまでの工程が終了した半導体装置の断面は図３のようになる。ここで、本実施形態の半導体装置の製造方法では、ビット線６の上面にハードマスク膜は形成しない。
【００４６】
次に、図５に示すように、ビットコンタクト層間膜１３の、上層に形成される容量素子１１とセルコンタクト９との間を電気的に接続するための容量コンタクト４を形成しようとする場所をエッチング処理により取り除く。ただし、ここでは、ビット線６が形成された場所以外の場所のビットコンタクト層間膜１３をエッチング処理により取り除く。
【００４７】
ここで、ダイレクト窒化膜１９を形成する前に、容量コンタクト４を形成しようとする場所のビットコンタクト層間膜１３をエッチングにより除去するようにしているのは下記の理由による。ダイレクト窒化膜１９を形成する前に、容量コンタクト４を形成しようとする場所のビットコンタクト層間膜１３を除去しておかないと、後の工程において容量コンタクト４を形成する際に、容量コンタクト層間膜７、ダイレクト窒化膜１９、ビットコンタクト層間膜１３の３層構造（ＳＩＯ2／ＳｉＮ／ＳＩＯ2）のエッチングを行うことが必要となる。しかし、３層構造（ＳＩＯ2／ＳｉＮ／ＳＩＯ2）をエッチングしようとした場合、最後のＳｉＯ2膜であるビットコンタクト層間膜１３をエッチングするステップにて、多少なりともＳｉＮ膜であるダイレクト窒化膜１９がエッチングされ、容量コンタクト４とビット線６が短絡を起こし易くなってしまうからである。
【００４８】
また、その際に、１層目のＳｉＯ2膜である容量コンタクト層間膜７もエッチングされ、ホール径が増大し、容量コンタクト４とビット線６とが短絡し易くなってしまう。
【００４９】
これに対して、ダイレクト窒化膜１９を形成する前に、容量コンタクト４を形成しようとする場所のビットコンタクト層間膜１３を除去しておけば、容量コンタクト４を形成する際には、容量コンタクト層間膜７とダイレク窒化膜１９の２層構造（ＳｉＮ／ＳｉＯ2）のみのエッチングを行うだけでよい。この場合、ＳｉＯ2膜である容量コンタクト層間膜７、ＳｉＮ膜であるダイレクト窒化膜１９を各ステップでエッチングする。このエッチングでは、ＳｉＮ／ＳｉＯ2の選択比の大きいエッチングを行う。つまり、ダイレクト窒化膜１９のエッチング後にはエッチングステップがないため、容量コンタクト４とビット線６の間隔が狭くなることもなく、容量コンタクト４とビット線６とが短絡し難くなる。
【００５０】
次に、図６に示すように、ＳｉＮからなるダイレクト窒化膜１９をビット線の上面および側面を覆うようにして形成する。
【００５１】
ここで、本実施形態では、ダイレクト窒化膜１９としてＳｉＮを用いる場合について説明しているが、本発明はこのような場合に限定されるものではなく、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ膜等の他の窒化膜をダイレクト窒化膜１９として使用することも可能である。
【００５２】
また、ダイレクト窒化膜１９を形成する際の方法としては、プラズマ系ＣＶＤ膜、ＳＡ−ＣＶＤ膜(Sub-Atmospheric ＣＶＤ)、ＡＬＤ膜（atomic Layer Deposition)を形成するいずれの方法を用いるようにしてもよい。
【００５３】
そして、ダイレクト窒化膜１９を形成した後は、図７に示すように、従来と同様な方法により容量コンタクト層間膜７を形成し、次にこの容量コンタクト層間膜７の容量コンタクト４を形成する部分をエッチングして除去する。このとき、エッチングはダイレクト窒化膜１９で一旦止まるので、エッチングが横方向に広がるオーバエッチングを制御することが可能になり、この部分に形成する容量コンタクト４とビット線６が短絡することを防止できる。次にエッチングされた容量コンタクト層下部のダイレクト窒化膜１９を除去した後、容量コンタクト４を形成する。最後に、図８に示すように、従来と同様な方法により容量素子１１を形成して本実施形態における半導体装置が完成する。
【００５４】
本実施形態の半導体装置の製造方法では、ＳＡＣプロセスを用いずにダイレクト窒化膜１９によりビット線６を覆うようにしているため、ビット線６上部の窒化膜の膜厚は側壁の膜厚とほぼ同じとなる。そのため、ビット線６自体の高さを低くすることができ、ビット線６形成後の容量コンタクト層間膜７形成の際にビット線６間のＬ／Ｓ部のアスペクト比を小さくすることができる。そのため、ビット線６間に容量コンタクト層間膜７を形成できないということが発生し難くなりさらなる微細化が可能となる。また、ＳＡＣプロセスでは、ビット線６間に窒化膜を一旦形成した後にエッチバックしてサイドウォールを形成しているが、エッチバックの際にビット線６の側壁の窒化膜の膜厚も薄くなってしまう。また、あまり窒化膜の膜厚を厚くするとビット線どうしがくっついてしまうことになる。そのため、ＳＡＣプロセスでは、微細化が進むとある厚さ以上のサイドウォールを形成することは困難となる。これに対して、本実施形態では、ダイレクト窒化膜をビット線を覆うようにして形成するのみでエッチバックの際に膜厚が薄くなるようなことがないため、微細化が進んだ昨今では、ＳＡＣ構造に比べて、配線の側壁に一定の膜厚を持つ窒化膜を形成する上で有利である。
【００５５】
また、ＳＡＣプロセスでは、容量コンタクト４のコンタクトホールを加工する際に、容量コンタクト層間膜７である酸化膜と、ビット線６の上部及び側壁に存在する窒化膜の、エッチングの選択比が大きくする必要があり、膜質の良好な窒化膜を用いることが必要となる。しかし、本実施形態の半導体装置の製造方法によれば、酸化膜と窒化膜のエッチングの選択比を大きくする必要がないため、高温にて成膜することが必要な膜質の良好な窒化膜を用いる必要がない。そのため、ダイレクト窒化膜１９を成膜する際に高温にする必要がなく、高性能なロジックトランジスタを有するロジック混載ＤＲＡＭデバイスに対しても適用が可能となる。
【００５６】
また、本実施形態の半導体装置の製造方法におけるダイレクト窒化膜プロセスでは、ビット線６の上にハードマスク膜を形成しないため、ビット線６の高さを低くすることができるため、ダイレクト窒化膜１９の成膜、及び容量コンタクト層間膜７の成膜の際に、アスペクト比が小さく、埋め込みが容易となる。
【００５７】
また、ＳＡＣプロセスでは、ビット線６上に窒化膜が厚く形成されているために、容量コンタクト層間膜７が厚くなりコンタクト抵抗も増大してしまうが、本実施形態の半導体装置の製造方法では、上述した理由によりビット線６の高さを低くすることができるため、コンタクト抵抗の増大を抑制することができる。
【００５８】
尚、ＳＡＣプロセスではビット線６の上部に厚い窒化膜が形成されるため、故意にビット線６の上部の領域にもコンタクトホールが存在するようなレイアウトを採用することが可能であるが、本実施形態のようにダイレクト窒化膜１９によりビット線６全体を覆うようにした場合には、ビット線６の側壁と上部で窒化膜の厚さが同じになるため、故意にビット線６の上部の領域にもコンタクトホールが存在するようなレイアウトを採用することはできない。しかし、ビット線６とビット線６との間にコンタクトホールを形成するようなレイアウトを採用すれば位置ずれによりビット線６の上部にコンタクトホールが形成されることはほとんど起こり得ないため問題とはならない。
【００５９】
（第２の実施形態）
次に、本発明の第２の実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法により構成されたＤＲＡＭの断面図を図９に示す。
【００６０】
本実施形態の半導体装置は、セルコンタクト層間膜８上にビットコンタクト層間膜１３を形成せずに直接ビット線６を形成するような構成のＤＲＡＭに対して本発明を適用した場合である。
【００６１】
本実施形態では、ビットコンタクト層間膜１３を構成せずにセルコンタクト層間膜８上に直接ビット線６を形成する場合でも、ビット線６と容量コンタクト４との間の短絡を防止することができる。
【００６２】
次に、図１０〜図１４を参照して本実施形態の半導体装置の製造方法について説明する。
【００６３】
先ず、図１０に示すように、従来の方法と同様な方法により、シリコン基板１０上にメモリセル用トランジスタを形成し、さらにセルコンタクト層間膜８、セルコンタクト９を形成する。
【００６４】
次に、図１１に示すように、セルコンタクト層間膜８の表面上にバリアメタル層５となるＴｉＮ（窒化チタン）とビット線６となるＷを堆積する。そして、フォトレジスト（図示せず）を用いてビット線６、バリアメタル層５をビット線形状にパターン形成する。ここまでの工程が終了した半導体装置の断面は図１１のようになる。
【００６５】
次に、図１２に示すように、第１の実施形態と同様な方法により、ＳｉＮからなるダイレクト窒化膜１９をビット線６の上面および側面を覆うようにして形成する。
【００６６】
本実施形態においても、ダイレクト窒化膜１９は、ＳｉＮに限定されるものではなく、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ膜等の他の窒化膜を使用することも可能である。
【００６７】
そして、ダイレクト窒化膜１９を形成した後は、図１３に示すように、従来と同様な方法により容量コンタクト層間膜７、容量コンタクト４を形成する。最後に、図１４に示すように、従来と同様な方法により容量素子１１を形成して本実施形態における半導体装置が完成する。
【００６８】
上記第１および第２の実施形態では、ダイレクト窒化膜プロセスを採用すれば、ビット線６と容量コンタクト４との間の短絡を防ぐことができることを説明した。さらに、ダイレクト窒化膜プロセスを採用することにより、特にビットコンタクト層間膜１３のない構造においては、ビット線６と容量コンタクト４との短絡だけでなく、ビット線６とセルコンタクト９との短絡を防ぐことが可能となる。その理由は、セルコンタクト９とビット線６の間に窒化膜が存在する方が短絡が発生し難いためである。
【００６９】
より詳しく説明すると、ダイレクト窒化膜プロセスを採用することにより、セルコンタクト９とビット線６との間には、容量コンタクト層間膜７ではなく窒化膜が存在することとなる。酸化膜よりも窒化膜の方が一般的には絶縁性が良く、また窒化膜の方が酸化膜よりもカバレッジが良い場合も多い。そのため、ダイレクト窒化膜プロセスを採用した場合、ビット線６とセルコンタクト９の間に確実に絶縁膜が形成されるからである。
【００７０】
（第３の実施形態）
次に、本発明の第３の実施形態の半導体装置の製造方法について説明する。
【００７１】
図１５、図１６は本発明の第３の実施形態の半導体装置の製造方法により製造された半導体装置の断面図である。図１５、図１６において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００７２】
図１５は、セルコンタクト層間膜８上にビットコンタクト層間膜１３を形成して、このビットコンタクト層間膜１３上にビット線６を形成する構成の半導体装置に本発明の第３の半導体装置に製造方法を適用した場合の断面図である。図１６は、セルコンタクト層間膜８上にビットコンタクト層間膜１３を形成せずに、セルコンタクト層間膜８上にビット線６を直接形成する構成の半導体装置に本発明の第３の実施形態の半導体装置の製造方法を適用した場合の断面図である。
【００７３】
本実施形態の半導体装置の製造方法では、ビット線６を形成する際に、窒化チタン（ＴｉＮ）のみを選択的にエッチングするＣＦ4等のガスを用いて、窒化チタンにより構成されるバリアメタル層５を逆テーパ状に形成する。そして、バリアメタル層５の選択的なエッチングを行った後は、従来と同様な方法により容量コンタクト層間膜７、容量コンタクト４等を形成する。
【００７４】
本実施形態によれば、ビット線６のバリアメタル層５を選択的にエッチングして逆テーパ状に形成することにより、ビット線６とセルコンタクト９およびビット線６と容量コンタクト４との間隔を広げることができるため、ビット線６とセルコンタクト９及びビット線６と容量コンタクト４間の短絡を防止することができる。
【００７５】
また、本実施形態のようにバリアメタル層５を逆テーパ状に形成するようにすれば、ビット線６とセルコンタクト９との間隔を広げることができるため、場合によっては、ビットコンタクト層間膜１３を設けてビット線６とセルコンタクト９との短絡防止マージンを拡大する必要がなくなる。この場合には、ビットコンタクト層間膜１３、ビットコンタクト１４を形成するための工程を削減することができるとともに、ビットコンタクト抵抗を低減することができる。
【００７６】
以下に、バリアメタル層５を逆テーパ状にエッチングすることにより、ビット線６と、セルコンタクト９および容量コンタクト４との間の短絡防止マージンを拡大することができる理由を図１７を参照して下記に説明する。但し、図１７では、理解を易しくするため、形状的特徴を強調して示している。
【００７７】
ビット線６およびバリアメタル層５をエッチングする際に、ビット線６上にマスク１８ａ、１８ｂを形成する。
【００７８】
この際に、図１７（ａ）に示すマスク１８ａの形状となることが理想的ではあるが、実際には１８ｂのように山なり形状となる。そのため、このマスク１８ａ、１８ｂを用いてエッチング処理を行うと、図１７（ｂ）に示すように理想的にはビット線６ａ、バリアメタル層５ａに示すような形状となるはずが、実際にはビット線６ｂ、バリアメタル層５ｂに示すような台形の形状となってしまう。ここで、マスク１８ａ、１８ｂを除去した後でも、図１７（ｃ）に示すように、実際の形状としては、バリアメタル層５ｂがビット線６ｂよりも幅が広くなる。そのため、図１７（ｄ）に示すように、本実施形態のようにバリアメタル層５ｂのみを選択的に逆テーパ状にエッチング処理することにより、バリアメタル層５ｂのビット線６よりも広がってしまった部分を除去することができセルコンタクト
９、容量コンタクト４との短絡防止マージンを拡大することが可能となる。尚、バリアメタル層５ｂが実際には図１７（ｃ）に示されるような台形形状となってしまった場合であっても、バリアメタル層５ｂの選択的なエッチング処理をさらに行うことによりバリアメタル層５ｂの形状を、図１７（ｅ）に示すような逆テーパ状としてセルコンタクト９とのマージンを確保することが可能となる。
【００７９】
尚、バリアメタル層５のエッチングを行う際の具体的な条件の一例を下記に示す。
【００８０】
温度：５０〜４００℃ （例 １８０℃）
圧力：１００〜１０００ｍ Ｔｏｒｒ （例 ６００ｍ Ｔｏｒｒ)
パワー：５００〜２０００Ｗ(例１２００Ｗ)
流量：Ｏ2／ＣＦ4 Ｏ2：５００〜２０００ｓｃｃｍ、ＣＦ4：５〜３０ｓｃｃｍ （例 Ｏ2／ＣＦ4＝１０００／１２）
本実施形態は、単独で実施してもよいし、上記で説明した第１および第２の実
施形態における半導体装置に対して適用することも可能である。
【符号の説明】
【００８１】
１ シリコン窒化膜
２ ソース・ドレイン領域
３ 素子分離絶縁膜
４ 容量コンタクト
５、５ａ、５ｂ バリアメタル層
６、６ａ、６ｂ ビット線
７ 容量コンタクト層間膜
８ 層間膜
９ セルコンタクト
１０ シリコン基板
１１ 容量素子
１２ コバルトシリサイド層
１３ ビットコンタクト層間膜
１４ ビットコンタクト
１５ ハードマスク膜
１６ シリコン窒化膜
１７ サイドウォール
１８ａ、１８ｂ マスク
１９ ダイレクト窒化膜
【図１】
2011077539.tif 000003
【図２】
2011077539.tif 000004
【図３】
2011077539.tif 000005
【図４】
2011077539.tif 000006
【図５】
2011077539.tif 000007
【図６】
2011077539.tif 000008
【図７】
2011077539.tif 000009
【図８】
2011077539.tif 000010
【図９】
2011077539.tif 000011
【図１０】
2011077539.tif 000012
【図１１】
2011077539.tif 000013
【図１２】
2011077539.tif 000014
【図１３】
2011077539.tif 000015
【図１４】
2011077539.tif 000016
【図１５】
2011077539.tif 000017
【図１６】
2011077539.tif 000018
【図１７】
2011077539.tif 000019
【図１８】
2011077539.tif 000020
【図１９】
2011077539.tif 000021
【図２０】
2011077539.tif 000022
【図２１】
2011077539.tif 000023
【図２２】
2011077539.tif 000024
【図２３】
2011077539.tif 000025
【図２４】
2011077539.tif 000026
【図２５】
2011077539.tif 000027
【図２６】
2011077539.tif 000028
【図２７】
2011077539.tif 000029
【手続補正書】
【提出日】平成22年12月6日(2010.12.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、 
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の側面および上面を覆うようにして窒化膜を形成する工程と、
前記窒化膜を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。
【請求項２】
ビット線の形成後であって容量コンタクト層間膜を形成する前に、前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程をさらに有する請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うようにビットコンタクト層間膜を形成する工程と、
前記ビットコンタクト層間膜に前記セルコンタクトと電気的に接続するためのビットコンタクトを形成する工程と、
前記ビットコンタクト層間膜上に前記ビットコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程と、
前記ビットコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。
【請求項４】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子を形成する半導体装置の製造方法であって、
半導体基板上にトランジスタを形成する工程と、
前記トランジスタを覆うセルコンタクト層間膜を形成する工程と、
前記セルコンタクト層間膜に前記トランジスタと電気的に接続するためのセルコンタクトを形成する工程と、
前記セルコンタクト層間膜上に前記セルコンタクトと電気的に接続されるビット線を形成する工程と、
前記ビット線の下面に形成されたバリアメタル層を選択的に逆テーパ状にエッチングする工程と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして容量コンタクト層間膜を形成する工程と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するための容量コンタクトを形成する工程と、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続される容量素子を形成する工程とを有する半導体装置の製造方法。
【請求項５】
半導体基板上に形成されたトランジスタの上層に、該トランジスタと電気的に接続される容量素子が形成された半導体装置であって、
半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に形成され、前記セルコンタクトと電気的に接続するためのビット線と、
前記ビット線の側面および上面をほぼ一定の膜厚で覆うように形成された窒化膜と、 前記窒化膜を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜と前記窒化膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置。
【請求項６】
前記ビット線の下面に形成されたバリアメタル層が、選択的にエッチングされることにより逆テーパ状に形成されている請求項５記載の半導体装置。
【請求項７】
半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、
前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に前記セルコンタクトを覆うように形成されたビットコンタクト層間膜と、
前記ビットコンタクト層間膜に形成され、前記セルコンタクトと電気的に接続するためのビットコンタクトと、
前記ビットコンタクト層間膜上に形成された、前記ビットコンタクトと電気的に接続するためのビット線と、
前記ビットコンタクト層間膜上に前記ビット線を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置において、
前記ビット線の下面に形成されたバリアメタル層が、選択的にエッチングされることにより逆テーパ状に形成されていることを特徴とする半導体装置。
【請求項８】
半導体基板上のトランジスタを覆うように形成されたセルコンタクト層間膜と、
前記セルコンタクト層間膜に形成され前記トランジスタと電気的に接続するためのセルコンタクトと、
前記セルコンタクト層間膜上に形成され、前記セルコンタクトと電気的に接続するためのビット線と、
前記セルコンタクト層間膜上に前記ビット線を覆うようにして形成された容量コンタクト層間膜と、
前記容量コンタクト層間膜に前記セルコンタクトと電気的に接続するように形成された容量コンタクトと、
前記容量コンタクト層間膜上に前記容量コンタクトと電気的に接続するように形成された容量素子とを有する半導体装置において、
前記ビット線の下面に形成されたバリアメタル層が、選択的にエッチングされることにより逆テーパ状に形成されていることを特徴とする半導体装置。