(57)【要約】【課題】ＭＯＮＯＳ型不揮発性メモリの信頼性を向上させる。【解決手段】メモリセルは、選択ゲート６とその一方の側面に配置されたメモリゲート８とを有している。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。選択ゲート６の側面にはサイドウォール状の酸化シリコン膜１２が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。【選択図】図２
2011049580.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上にゲート絶縁膜を介して形成された選択ゲートと、前記選択ゲートの一方の側面にサイドウォール状に形成されたメモリゲートと、一部が前記選択ゲートの一方の側面と前記メモリゲートの一方の側面との間に形成され、他部が前記メモリゲートの下部に形成された断面Ｌ字状のＯＮＯ膜とを備えたスプリットゲート型のメモリセルを有する半導体装置であって、
前記メモリゲートの他方の側面には、サイドウォール状の第１絶縁膜を介してサイドウォール状の第２絶縁膜が形成され、
前記選択ゲートの他方の側面には、サイドウォール状の第２絶縁膜が形成され、
前記半導体基板上に形成された前記ＯＮＯ膜の一端部は、前記第１絶縁膜の下部で終端し、
前記主面に水平な方向における前記第１絶縁膜の膜厚は、前記主面に水平な方向における前記第１絶縁膜端部と前記ＯＮＯ膜の一端部との間の距離よりも大きくなるように構成されていることを特徴とする半導体装置。
【請求項２】
書き込み時には、前記メモリゲートの近傍の前記半導体基板に第１電圧を印加すると共に、前記メモリゲートに前記第１電圧よりも高い第２電圧を印加することにより、前記半導体基板中に発生したホットエレクトロンを前記ＯＮＯ膜中に注入することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ホットエレクトロンが注入された前記ＯＮＯ膜中にホールを注入することによって消去を行うことを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、窒化シリコン膜によって構成される電荷蓄積層を備えたメモリセルを有する不揮発性半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的にデータの書き換えが可能な不揮発性メモリ(Electrically Erasable and Programmable Read Only Memory)は、電源を切ってもメモリセル内に記憶情報が残ることから、ＬＳＩの様々な応用分野において極めて重要な素子となっている。
【０００３】
Ｓ．Ｓｚｅ著のフィジックス  オブ  セミコンダクタ  デバイス  第２版、ウィリー出版(Physics of Semiconductor Devices, 2nd edition, A Wiley-Interscience publication)（非特許文献１）の４９６頁〜５０６頁には、いわゆる浮遊ゲート型不揮発性メモリや、絶縁膜を用いた不揮発性メモリの記載がある。この文献にも記載されているように、絶縁膜中のトラップに電荷を蓄えたり、多層絶縁膜の界面に電荷を蓄える不揮発性メモリは、多結晶シリコン膜に電荷を蓄積する浮遊ゲート型不揮発性メモリのように、電荷蓄積用の導電層を別途に形成する必要がないので、ＣＭＯＳ−ＬＳＩプロセスと整合性よくメモリセルを形成できることが知られている。
【０００４】
しかし、絶縁膜中に電荷を蓄える不揮発性メモリは、電荷の注入と放出を繰り返しても十分な電荷保持特性を維持できる絶縁膜が求められるため、実現が困難なものになっている。これに対して、電荷を放出させる代わりに、異なる符号を持った電荷を注入することによって記憶情報の書き換えを行なう不揮発性メモリが提案されている。この不揮発性メモリの動作については、１９９７年のシンポジウムオンＶＬＳＩテクノロジー、６３頁〜６４頁（非特許文献２）に記述が見られる。この不揮発性メモリは、メモリセルを動作させる多結晶シリコンゲートとメモリセルの選択を行なうゲートとが分かれて形成されているという特徴がある。また、これと同様の記載が米国特許第５９６９３８３号（特許文献１）や米国特許第６４７７０８４号（特許文献２）にも見られる。
【０００５】
上記非特許文献２などに記載された不揮発性メモリのメモリセルは、基本的にはｎチャネルＭＯＳＦＥＴをベースとした２つのトランジスタ（選択トランジスタおよびメモリトランジスタ）からなり、選択トランジスタの脇にメモリトランジスタが、いわゆる‘縦積み’の配置で連結するように置かれている。これを等価回路で示したのが図３５である。また、このメモリセルを用いて構成されたメモリアレイの一例を図３６に示す。選択トランジスタおよびメモリトランジスタのそれぞれのゲート（選択ゲートおよびメモリゲート）がＳＧＬ、ＭＧＬで示したワードラインをそれぞれ構成し、選択トランジスタおよびメモリトランジスタのそれぞれの拡散層がビット線（ＢＬ）およびソース線（ＳＬ）をそれぞれ構成している。
【０００６】
図３５に示すメモリセルでは、メモリゲートのゲート絶縁膜は、電荷蓄積層となる窒化シリコン膜を２層の酸化シリコン膜で挟んだ、いわゆるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造で構成されている。一方、選択ゲートのゲート絶縁膜は、１層の酸化シリコン膜で構成されている。選択ゲート側の拡散層は、選択ゲートをマスクにした不純物のイオン注入によって形成され、メモリゲート側の拡散層は、メモリゲートをマスクにした不純物のイオン注入によって形成される。これらのノードに印加されるバイアスは、それぞれＶｍｇ、Ｖｃｇ、Ｖｓ、Ｖｄ、Ｖｂｂである（図３５参照）。
【０００７】
このメモリセルの基本的な動作として、（１）書き込み、（２）消去、（３）保持、（４）読み出しの４つの状態が考えられる。ただし、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作オペレーションも代表的なものを用いて説明するが、これ以外にも様々な異なる動作オペレーションが考えられる。ここでは、ｎチャネルＭＯＳＦＥＴで構成されたメモリセルについて説明するが、ｐチャネルＭＯＳＦＥＴで構成されたメモリセルでも原理的には同じである。
【０００８】
図３７は、このメモリセルの書き込み動作を模式的に説明する図、図３８は、このメモリセルの消去動作を模式的に説明する図である。図中の符号５０は、単結晶シリコンからなる半導体基板（以下、単に基板という）、５１は選択ゲート、５２はメモリゲート、５３はゲート絶縁膜、５４はＯＮＯ膜、５５は選択ゲート側の拡散層、５６はメモリゲート側の拡散層をそれぞれ示している。
【０００９】
（１）書き込み時には、メモリゲート５２側の拡散層５６に正電位を与え、選択ゲート５１側の拡散層５５に基板５０と同じ接地電位を与える。メモリゲート５２に基板５０よりも高いゲートオーバードライブ電圧を加えることにより、メモリゲート５２下のチャネルをオン状態にする。ここで、選択ゲート５１の電位を閾値電圧よりも０．１Ｖ〜０．２Ｖ高い値とすることでオン状態にする。このとき、２つのゲート（５１、５２）の境界付近に最も強い電界が生じるため、多くのホットエレクトロンが発生し、これがメモリゲート５２側に注入される。電界加速およびインパクトイオン化によるキャリアの発生の様子を符号Ａで示す。また、電子を白抜きの丸印、正孔をハッチング付した丸印で示す。
【００１０】
この現象は、ソースサイドインジェクション(Source side injection:ＳＳＩ)として知られているものであり、これについては、１９８６年、アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミーティング、テクニカルダイジェスト、５８６頁〜５８９頁(IEEE International Electron Device Meeting，Technical Digest, pp 584-587, 1986)（非特許文献３）にＡ．Ｔ．Ｗｕ等による記述がみられる。この文献では、浮遊ゲート型のメモリセルを用いて記述しているが、絶縁膜を電荷蓄積層とするメモリセルにおいても注入機構は同様である。
【００１１】
この方式におけるホットエレクトロン注入の特徴は、電界が選択ゲート５１とメモリゲート５２の境界付近に集中するために、メモリゲート５２の選択ゲート５１側端部に集中的に注入が行なわれることである。また、浮遊ゲート型メモリセルでは、電荷蓄積層が導電層により構成されるのに対し、絶縁膜型メモリセルでは、絶縁膜（ＯＮＯ膜５４）中に蓄積されることから、電子が極めて狭い領域に保持されることになる。
【００１２】
（２）消去時には、メモリゲート５２に負電位を与えると共に、メモリゲート５２側の拡散層５６に正電位を与え、メモリゲート５２と拡散層５６とがオーバーラップする拡散層５６の端部で強反転が生じるようにすることで、バンド間トンネル現象を起こし、ホールを生成する（符号Ｂで示す）。このバンド間トンネル現象については、例えば１９８７年、アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミーティング、テクニカルダイジェスト、７１８頁〜７２１頁(IEEE International Electron Device Meeting，Technical Digest, pp 718-721, 1987)（非特許文献４）にＴ．Ｙ．Ｃｈａｎ等による記述が見られる。
【００１３】
このメモリセルにおいては、発生したホールがチャネル方向へ加速され、メモリゲート５２のバイアスにより引かれてＯＮＯ膜５４中に注入されることで消去動作が行なわれる。また、発生したホールが２次的な電子−正孔対を発生する様子を符号Ｃで示す。これらのキャリアもＯＮＯ膜５４中に注入される。すなわち、電子の電荷により上昇していたメモリゲート５２の閾値電圧を、注入されたホールの電荷により引き下げることができる。
【００１４】
（３）保持時には、電荷はＯＮＯ膜５４中に注入されたキャリアの電荷として保持される。ＯＮＯ膜５４中でのキャリアの移動は極めて少なく遅いため、メモリゲート５２に電圧が印加されていなくても良好に保持される。
【００１５】
（４）読み出し時には、選択ゲート５１側の拡散層５５と選択ゲート５１とに正電位を与えることにより、選択ゲート５１下のチャネルをオン状態にする。ここで、書き込み、消去状態により与えられるメモリゲート５２の閾値電圧差を判別できる適当なメモリゲート電位、（すなわち、書き込み状態の閾値電圧と消去状態の閾値電圧との中間電位）を与えることで、保持していた電荷情報を電流として読み出す。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】米国特許第５９６９３８３号
【特許文献２】米国特許第６４７７０８４号
【非特許文献】
【００１７】
【非特許文献１】Ｓ．Ｓｚｅ著、フィジックス  オブ  セミコンダクタ  デバイス  第２版、ウィリー出版(Physics of Semiconductor Devices, 2nd edition, A Wiley-Interscience publication)、４９６頁〜５０６頁
【非特許文献２】１９９７年、シンポジウムオンＶＬＳＩテクノロジー、６３頁〜６４頁
【非特許文献３】１９８６年、アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミーティング、テクニカルダイジェスト、５８６頁〜５８９頁(IEEE International Electron Device Meeting，Technical Digest, pp 584-587, 1986)
【非特許文献４】１９８７年、アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミーティング、テクニカルダイジェスト、７１８頁〜７２１頁(IEEE International Electron Device Meeting，Technical Digest, pp 718-721, 1987）
【発明の概要】
【発明が解決しようとする課題】
【００１８】
前記図３５〜図３８に示したメモリセルを製造するには、前記非特許文献２に記載されているように、選択ゲートを形成した後、スペーサプロセスを用いて、選択ゲートの側面にサイドウォール状のメモリゲートを形成する方法が有効である。図３９は、このプロセスを用いて形成したメモリセルの平面構造、図４０は、図３９のＡ−Ａ線に沿った断面図である。このメモリセルをアレイ状に配置すると、前記図３６に示したようなメモリアレイ構造となる。スペーサプロセスは、自己整合プロセスのため、基本的には新たにメモリゲートをパターニングする必要がない。そのため、セル面積の縮小が実現でき、高集積化やチップ面積の低減に有効である。また、メモリゲートのゲート長を最小加工寸法よりも短くすることができるため、大きな電流駆動力が得られるという利点がある。
【００１９】
しかし、本発明者の検討によれば、スペーサプロセスを用いて選択ゲートの側面にメモリゲートを形成する方法には、次のような問題がある。これを図４１〜図４５を参照しながら説明する。図４１〜図４５の各図において、左側は前記図３９のＡ−Ａ線に沿った断面を示し、右側はＡ−Ａ線と直交する方向に沿った断面を示している。
【００２０】
まず、図４１に示すように、基板５０を熱酸化してゲート絶縁膜５３を形成した後、ゲート絶縁膜５３上に選択ゲート５１を形成し、続いて基板５０上にＯＮＯ膜５４を形成する。選択ゲート５１は、基板５０上にＣＶＤ法で堆積した多結晶シリコン膜をパターニングして形成する。ＯＮＯ膜５４は、２層の酸化シリコン膜の間に窒化シリコン膜を形成した積層膜であり、熱酸化とＣＶＤ(Chemical Vapor Deposition)法とを用いて形成する。なお、図中の符号５７は、素子分離溝である。
【００２１】
次に、図４２に示すように、ＯＮＯ膜５４上にＣＶＤ法で多結晶シリコン膜を堆積した後、この多結晶シリコン膜を異方性エッチングすることにより、選択ゲート５１の両側面にサイドウォール状のメモリゲート５２を形成する。
【００２２】
次に、図４３に示すように、選択ゲート５１の両側面に形成されたメモリゲート５２の一方をフォトレジスト膜５７で覆い、もう一方のメモリゲート５２をエッチングして除去することにより、選択ゲート５１の一方の側面にメモリゲート５２を残す。
【００２３】
次に、フォトレジスト膜５７を除去した後、図４４に示すように、選択ゲート５１の上面や一方の側面などに残った不要なＯＮＯ膜５４をエッチングして除去する。このとき、ドライエッチング法を用いたのでは、選択ゲート５１の側面のＯＮＯ膜５４を除去することが困難であるため、等方的なエッチングが可能なウェットエッチングでＯＮＯ膜５４を除去することが必要である。このウェットエッチングを行うと、図に示すように、メモリゲート５２の下部においてＯＮＯ膜５４がサイドエッチングされ、その端部が選択ゲート５１方向に後退するため、メモリゲート５２の端部下に窪み５９が生じる。
【００２４】
その結果、図４５に示すように、後の工程で基板５０上に酸化シリコン膜６０を堆積した際、酸化シリコン膜６０が窪み５９の内部を完全に覆うことができないため、窪み５９の近傍の酸化シリコン膜６０中に空隙６１が生じる。また、空隙６１が生じない場合でも、窪み５９の近傍の酸化シリコン膜６０は、密度が低下するため、窪み５９の近傍、すなわちメモリゲート５２の端部近傍の酸化シリコン膜６０は、破壊耐圧の低い膜となる。
【００２５】
前述したように、このメモリセルの書き込み時には、メモリゲート５２に高い電圧（Ｖｍｇ）が印加され、拡散層５６には低いソース電圧（Ｖｓ）が印加されるので、メモリゲート５２の端部近傍に強い縦方向電界が生じる。そのため、この領域の酸化シリコン膜６０中に低破壊耐圧領域が存在すると、メモリゲート５２と基板５０（拡散層５６）間で短絡が起こる。
【００２６】
上記のような窪み５９を無くす対策として、ＯＮＯ膜５４をウェットエッチングした後、基板５０を熱酸化することによって、メモリゲート５２の下部のＯＮＯ膜５４を厚膜化することが考えられる。しかし、０．１３μｍ〜０．１８μｍ世代の不揮発性メモリは、ＯＮＯ膜５４の膜厚が２０ｎｍ以上あるため、熱酸化によって窪み５９を無くすことは困難である。
【００２７】
本発明の目的は、窒化シリコン膜によって構成される電荷蓄積層を備えたメモリセルを有する不揮発性半導体記憶装置の信頼性を向上させることのできる技術を提供することにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３０】
本願の一発明は、
半導体基板の主面上にゲート絶縁膜を介して形成された選択ゲートと、前記選択ゲートの一方の側面にサイドウォール状に形成されたメモリゲートと、一部が前記選択ゲートの一方の側面と前記メモリゲートの一方の側面との間に形成され、他部が前記メモリゲートの下部に形成された断面Ｌ字状のＯＮＯ膜とを備えたスプリットゲート型のメモリセルを有する半導体装置であって、
前記メモリゲートの他方の側面には、サイドウォール状の第１絶縁膜を介してサイドウォール状の第２絶縁膜が形成され、
前記選択ゲートの他方の側面には、サイドウォール状の第２絶縁膜が形成され、
前記半導体基板上に形成された前記ＯＮＯ膜の一端部は、前記第１絶縁膜の下部で終端し、
前記主面に水平な方向における前記第１絶縁膜の膜厚は、前記主面に水平な方向における前記第１絶縁膜端部と前記ＯＮＯ膜の一端部との間の距離よりも大きくなるように構成されているものである。
【００３１】
本願の一発明は、
（ａ）半導体基板の主面上にゲート絶縁膜を介して第１導電膜を形成した後、前記第１導電膜をパターニングすることによって、前記選択ゲートを形成する工程と、
（ｂ）前記選択ゲートの上面および両側面を含む前記半導体基板上にＯＮＯ膜を形成する工程と、
（ｃ）前記ＯＮＯ膜上に第２導電膜を形成した後、前記第２導電膜を異方性エッチングすることによって、前記ＯＮＯ膜を介して前記選択ゲートおよび前記半導体基板と電気的に分離されたサイドウォール状のメモリゲートを前記選択ゲートの両側面に形成する工程と、
（ｄ）前記半導体基板上に第１絶縁膜を形成した後、前記第１絶縁膜を異方性エッチングすることによって、前記選択ゲートの両側面に形成された前記メモリゲートのそれぞれの他方の側面にサイドウォール状の前記第１絶縁膜を形成する工程と、
（ｅ）フォトレジスト膜をマスクにしたエッチングにより、前記選択ゲートの一方の側面側に前記メモリゲートと前記第１絶縁膜とを残し、前記選択ゲートの他方の側面側に形成された前記メモリゲートと前記第１絶縁膜とを除去する工程と、
（ｆ）前記工程（ｅ）の後、前記ＯＮＯ膜をウェットエッチングすることにより、前記選択ゲートの一方の側面と前記メモリゲートの一方の側面との間、および前記メモリゲートの下部に断面Ｌ字状の前記ＯＮＯ膜を残す工程と、
（ｇ）前記工程（ｆ）の後、前記半導体基板上に第２絶縁膜を形成し、前記第２絶縁膜を異方性エッチングすることによって、前記メモリゲートの他方の側面に前記第１絶縁膜を介してサイドウォール状の第２絶縁膜を形成し、前記選択ゲートの他方の側面にサイドウォール状の第２絶縁膜を形成する工程とを含むものである。
【発明の効果】
【００３２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３３】
半導体装置の信頼性を向上させることが可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施の形態であるＭＯＮＯＳ型不揮発性メモリを示す要部平面図である。
【図２】本発明の一実施の形態であるＭＯＮＯＳ型不揮発性メモリを示す要部断面図である。
【図３】本発明の一実施の形態であるＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図４】図３に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図５】図４に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図６】図５に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図７】図６に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図８】図７に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図９】図８に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図１０】図９に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図１１】図１０に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図１２】図１１に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図１３】図１２に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図１４】図１３に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図１５】図１４に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図１６】本発明の他の実施の形態であるＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図１７】図１６に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図１８】本発明の他の実施の形態であるＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図１９】図１８に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図２０】図１９に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図２１】図２０に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図２２】本発明の他の実施の形態であるＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図２３】図２２に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図２４】図２３に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図２５】図２４に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図２６】図２５に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図２７】図２６に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図２８】本発明の他の実施の形態であるＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図２９】図２８に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図３０】図２９に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図３１】図３０に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図３２】本発明の他の実施の形態であるＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図３３】図３２に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図３４】図３３に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図３５】従来のＭＯＮＯＳ型不揮発性メモリを示す等価回路図である。
【図３６】図３５に示すＭＯＮＯＳ型不揮発性メモリを用いたメモリアレイの等価回路図である。
【図３７】図３５に示すＭＯＮＯＳ型不揮発性メモリの書き込み動作を模式的に説明する図である。
【図３８】図３５に示すＭＯＮＯＳ型不揮発性メモリの消去動作を模式的に説明する図である。
【図３９】図３５に示すＭＯＮＯＳ型不揮発性メモリの平面図である。
【図４０】図３９のＡ−Ａ線に沿った断面図である。
【図４１】図３５に示すＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図４２】図４１に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図４３】図４２に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図４４】図４３に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【図４５】図４４に続くＭＯＮＯＳ型不揮発性メモリの製造方法を示す要部断面図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
（実施の形態１）
図１は、本実施の形態のＭＯＮＯＳ型不揮発性メモリを示す要部平面図、図２の左側は、図１のＡ−Ａ線に沿った断面図、右側は、Ｂ−Ｂ線に沿った断面図である。図１は、ビット線の延在方向に隣接する２個のメモリセル（ＭＣ１、ＭＣ２）を示している。
【００３７】
ＭＯＮＯＳ型不揮発性メモリのメモリセル（ＭＣ１、ＭＣ２）は、ｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１のｐ型ウエル２に形成されている。ｐ型ウエル２は、ウエルアイソレーション用のｎ型埋込み層４を介して基板１と電気的に分離され、所望の電圧が印加されるようになっている。
【００３８】
メモリセル（ＭＣ１、ＭＣ２）のそれぞれは、選択ゲート５とメモリゲート６とを備えたスプリットゲート型構造で構成されている。選択ゲート６はｎ型多結晶シリコン膜からなり、酸化シリコン膜からなるゲート酸化膜５上に形成されている。メモリゲート８はｎ型多結晶シリコン膜からなり、選択ゲート６の一方の側面に配置されている。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成された断面Ｌ字状のＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。ＯＮＯ膜７は、２層の酸化シリコン膜とそれらの間に形成された窒化シリコン膜（電荷蓄積層）とからなる。データの書き込み時には、チャネル領域で発生したホットエレクトロンがＯＮＯ膜７の一部である窒化シリコン膜に注入され、膜中のトラップに捕獲される。
【００３９】
選択ゲート６の近傍のｐ型ウエル２と、メモリゲート８の近傍のｐ型ウエル２とには、ｎ＋型半導体領域１３が形成されている。これらのｎ＋型半導体領域１３は、メモリセル（ＭＣ１、ＭＣ２）を構成するトランジスタのソース、ドレインとして機能する。また、ｎ＋型半導体領域１３に隣接した領域のｐ型ウエル２には、ｎ＋型半導体領域１３よりも不純物濃度が低いｎ−型半導体領域１１が形成されている。ｎ−型半導体領域１１は、ソース、ドレイン（ｎ＋型半導体領域１３）の端部の高電界を緩和するためのエクステンション領域として機能する。
【００４０】
選択ゲート６の側面のうち、前記ＯＮＯ膜７が形成された側面とは反対側の側面には、サイドウォール状の酸化シリコン膜１２が形成されている。メモリゲート８の側面のうち、前記ＯＮＯ膜７が形成された側面とは反対側の側面には、サイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。断面Ｌ字状のＯＮＯ膜７のうち、ｐ型ウエル２上に形成された部分は、酸化シリコン膜９の下部で終端している。
【００４１】
選択ゲート６、メモリゲート８およびｎ＋型半導体領域１３のそれぞれの表面には、Ｃｏ（コバルト）シリサイド層１４が形成されている。Ｃｏシリサイド層１４は、選択ゲート６、メモリゲート８およびｎ＋型半導体領域１３のそれぞれを低抵抗化するために形成されている。
【００４２】
上記のように構成されたメモリセル（ＭＣ１、ＭＣ２）の上部には、窒化シリコン膜２０と酸化シリコン膜２１とを介してビット線（ＢＬ）が形成されている。ビット線（ＢＬ）は、窒化シリコン膜２０と酸化シリコン膜２１とに形成されたコンタクトホール１８内のプラグ１９を介してソース、ドレインの一方（２個のメモリセル（ＭＣ１、ＭＣ２）に共有されたｎ＋型半導体領域１３）に電気的に接続されている。ビット線（ＢＬ）は、Ａｌ（アルミニウム合金）を主成分とするメタル膜からなり、プラグ１９は、Ｗ（タングステン）を主成分とするメタル膜からなる。
【００４３】
上記メモリセル（ＭＣ１、ＭＣ２）を用いたメモリアレイの構成は、前記図２に示すメモリアレイの構成と同じであるため、繰り返して説明しない。また、上記メモリセル（ＭＣ１、ＭＣ２）の動作は、前記図４および図５を用いて説明した動作と同じであるため、繰り返して説明しない。
【００４４】
次に、図３〜図１５を用いて上記ＭＯＮＯＳ型不揮発性メモリの製造方法を工程順に説明する。ここでは、いわゆる０．１３μｍ世代相当のプロセス技術を用いた場合の製造方法を説明する。
【００４５】
まず、図３に示すように、周知の製造技術を用いて基板１の主面に素子分離溝３を形成した後、基板１の主面にｐ型ウエル２とｎ型埋込み層４とを形成する。次に、基板１を熱酸化することによって、ｐ型ウエル２の表面に膜厚２．５ｎｍ程度のゲート酸化膜５を形成する。素子分離溝３を形成するには、基板１上にＣＶＤ法で窒化シリコン膜を堆積した後、この窒化シリコン膜をマスクにして基板１をエッチングし、深さが３００ｎｍ程度の溝を形成する。次に、基板１上にＣＶＤ法で酸化シリコン膜を堆積し、溝の内部に酸化シリコン膜を埋め込む。次に、化学機械的研磨（ＣＭＰ：Chemical mechanical polishing）法を用いて溝の外部の酸化シリコン膜を除去する。なお、ｎ型埋込み層４は、メモリアレイと周辺回路とを分離するための拡散層である。ＭＯＮＯＳ型不揮発性メモリの周辺回路は、例えばセンスアンプ、カラムデコーダ、ロウデコーダ、昇圧回路などからなる。これらの周辺回路は、いずれもｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとで構成されるが、その説明は省略する。
【００４６】
次に、図４に示すように、ゲート酸化膜５上に選択ゲート６を形成する。選択ゲート６を形成するには、ゲート酸化膜５上にＣＶＤ法で膜厚２００ｎｍ程度のｎ型多結晶シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのｎ型多結晶シリコン膜をパターニングする。
【００４７】
次に、図５に示すように、基板１上にＯＮＯ膜７を形成する。ＯＮＯ膜７を形成するには、基板１の表面を熱酸化して膜厚４ｎｍ程度の酸化シリコン膜を形成した後、この酸化シリコン膜上にＣＶＤ法で膜厚８ｎｍ程度の窒化シリコン膜を堆積し、続いてこの窒化シリコン膜上にＣＶＤ法で膜厚７ｎｍ程度の酸化シリコン膜を堆積する。ＯＮＯ膜７は、ＩＳＳＧ（In-Situ Steam Generation）酸化法を用いて形成することもできる。ＩＳＳＧ酸化法は、酸化装置のチャンバ内に水素と酸素を直接導入し、加熱された基板１上でラジカル酸化反応を行うプロセスである。この方法でＯＮＯ膜７を形成するには、基板１の表面をＩＳＳＧ酸化して膜厚５ｎｍ程度の酸化シリコン膜を形成した後、この酸化シリコン膜上にＣＶＤ法で膜厚１４ｎｍ程度の窒化シリコン膜を堆積する。次に、この窒化シリコン膜をＩＳＳＧ酸化し、その一部を膜厚６ｎｍ程度の酸化シリコン膜に変換する。
【００４８】
次に、図６に示すように、ＯＮＯ膜７上にＣＶＤ法で膜厚７０ｎｍ程度のｎ型多結晶シリコン膜８ｎを堆積する。続いて、ｎ型多結晶シリコン膜８ｎを異方性エッチングすることにより、図７に示すように、選択ゲート６の両側面にサイドウォール状のメモリゲート８を形成する。
【００４９】
次に、図８に示すように、基板１上にＣＶＤ法で膜厚２０ｎｍ程度の酸化シリコン膜９を堆積する。続いて、酸化シリコン膜９を異方性エッチングすることにより、図９に示すように、選択ゲート６の側面にサイドウォール状の酸化シリコン膜９を残す。
【００５０】
次に、図１０に示すように、選択ゲート６の両側面に形成されたメモリゲート８の一方をフォトレジスト膜１０で覆い、もう一方のメモリゲート８をその側面の酸化シリコン膜９と共にエッチングして除去することにより、選択ゲート６の一方の側面にメモリゲート８を残す。
【００５１】
次に、フォトレジスト膜１０を除去した後、図１１に示すように、選択ゲート６の上面や一方の側面などに残った不要なＯＮＯ膜７をエッチングして除去する。このとき、ドライエッチング法を用いたのでは、選択ゲート６の側面のＯＮＯ膜７を除去することが困難であるため、等方的なエッチングが可能なウェットエッチングでＯＮＯ膜７を除去する。ＯＮＯ膜７中の酸化シリコン膜はフッ酸を使ってエッチングし、窒化シリコン膜はリン酸を使ってエッチングする。
【００５２】
このウェットエッチングを行うと、図１１に拡大して示すように、メモリゲート８の側面に形成された酸化シリコン膜９の下部において、ＯＮＯ膜７がメモリゲート８の下部方向に後退する（サイドエッチング）。ここで、あらかじめ酸化シリコン膜９の膜厚（基板１の主面に水平な方向の膜厚）を上記ＯＮＯ膜７の後退量よりも厚く設定しておくことにより、サイドエッチングされたＯＮＯ膜７の端部がメモリゲート８の端部にまで達するのを防ぐことができる。
【００５３】
次に、図１２に示すように、基板１に不純物（リンまたはヒ素）をイオン注入することによって、ｎ−型半導体領域１１を形成した後、図１３に示すように、基板１上にＣＶＤ法で酸化シリコン膜１２を堆積し、続いてこの酸化シリコン膜１２を異方性エッチングすることによって、選択ゲート６およびメモリゲート８のそれぞれの一方の側面にサイドウォール状の酸化シリコン膜１２を形成する。
【００５４】
次に、図１４に示すように、基板１に不純物（リンまたはヒ素）をイオン注入することによって、ｎ＋型半導体領域１３（ソース、ドレイン）を形成する。ここで、メモリゲート８側のｎ＋型半導体領域１３は、メモリゲート８とその側面の酸化シリコン膜９、１２とをマスクにして自己整合的に形成される。従って、ｎ＋型半導体領域１３とメモリゲート８は、酸化シリコン膜９、１２の膜厚分だけ離れて形成される。また、ＯＮＯ膜７の端部も、メモリゲート８の直下ではなく、酸化シリコン膜９の直下に位置する。従って、酸化シリコン膜１２を堆積した際、メモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じることはない。これにより、メモリゲート８とｎ＋型半導体領域１３との間に高い電位差が生じても、絶縁破壊によるメモリゲート８とｎ＋型半導体領域１３との短絡を防ぐことができる。
【００５５】
次に、図１５に示すように、選択ゲート６、メモリゲート８およびｎ＋型半導体領域１３のそれぞれの表面にＣｏシリサイド層１４を形成する。Ｃｏシリサイド層１４を形成するには、基板１上にスパッタリング法でＣｏ膜を堆積し、続いて基板１を熱処理してＣｏ膜とシリコン（基板１、選択ゲート６、メモリゲート８）とを反応させた後、残ったＣｏ膜をエッチングして除去する。
【００５６】
次に、基板１上にＣＶＤ法で窒化シリコン膜２０と酸化シリコン膜２１とを堆積し、続いて窒化シリコン膜２０と酸化シリコン膜２１とをエッチングしてコンタクトホール１８を形成する。次に、コンタクトホール１８の内部にプラグ１９を形成した後、酸化シリコン膜２１上にビット線（ＢＬ）を形成することにより、前記図１、図２に示したメモリセル（ＭＣ１、ＭＣ２）が完成する。その後、ビット線（ＢＬ）の上部に層間絶縁膜を介して複数層のメタル配線を形成するが、その説明は省略する。
【００５７】
このようにして製造された半導体装置では、図１５に示すようにＯＮＯ膜７の端部がメモリゲート８の端部より外側に出るように構成される。即ち、メモリゲート８とｎ＋型半導体領域１３との間に高い電位差が生じても、絶縁破壊によるメモリゲート８とｎ＋型半導体領域１３との短絡を防ぐことができる。
【００５８】
また、メモリゲートの側面にマスクとして機能する酸化シリコン膜９を形成するため等方性エッチングを利用してＯＮＯ膜を除去する場合であっても、メモリゲート下のＯＮＯ膜を残すことが可能となる。
【００５９】
なお、上記の製造方法では、基板１に不純物をイオン注入してｎ−型半導体領域１１を形成する際（図１２参照）、選択ゲート６側のｎ−型半導体領域１１とメモリゲート８側のｎ−型半導体領域１１とを同時に形成したが、例えば図１６および図１７に示すように、２種類のフォトレジスト膜２０、２１を使って不純物のイオン注入を２回行い、選択ゲート６側のｎ−型半導体領域１１とメモリゲート８側のｎ−型半導体領域１１とを別工程で形成してもよい。この場合は、選択ゲート６側とメモリゲート８側とでｎ−型半導体領域１１の不純物濃度を最適化することができる。
【００６０】
（実施の形態２）
前記実施の形態１では、図１２に示すように、基板１に不純物をイオン注入してｎ−型半導体領域１１を形成し、次に、図１３に示すように、選択ゲート６およびメモリゲート８のそれぞれの一方の側面に酸化シリコン膜１２を形成した。
【００６１】
これに対して、本実施の形態では、図１８に示すように、基板１に不純物をイオン注入してｎ−型半導体領域１１を形成し、次に、図１９に示すように、メモリゲート８の側面に形成された酸化シリコン膜９をエッチングして除去する。
【００６２】
次に、図２０に示すように、選択ゲート６およびメモリゲート８のそれぞれの一方の側面にサイドウォール状の酸化シリコン膜１２を形成した後、図２１に示すように、基板１に不純物をイオン注入することによって、ｎ＋型半導体領域１３（ソース、ドレイン）を形成する。その後の工程は、前記実施の形態１と同じである。
【００６３】
この製造方法により形成された半導体装置は、酸化シリコン膜９を除去した後ｎ＋型半導体領域１３（ソース、ドレイン）を形成することにより、実施の形態１と比較してメモリゲート８側のｎ＋型半導体領域１３をメモリゲート８近傍に形成することが可能となる。また、ＯＮＯ膜７の端部がメモリゲート８の側面よりも外側に位置するので、酸化シリコン膜１２を堆積した際に、低破壊耐圧領域が発生しない。これにより、メモリゲート８とｎ＋型半導体領域１３との間に高い電圧を加えても、絶縁破壊によるメモリゲート８とｎ＋型半導体領域１３との短絡を防ぐことができる。
【００６４】
（実施の形態３）
まず、図２２に示すように、基板１上に選択ゲート６とＯＮＯ膜７とを形成した後、ＯＮＯ膜７上に堆積したｎ型多結晶シリコン膜を異方性エッチングすることにより、選択ゲート６の両側面にサイドウォール状のメモリゲート８を形成する。ここまでの工程は、前記実施の形態１の図３〜図７に示した工程と同じである。
【００６５】
次に、本実施の形態では、図２３に示すように、選択ゲート６の両側面に形成されたメモリゲート８の一方をフォトレジスト膜２２で覆い、もう一方のメモリゲート８をエッチングで除去することにより、選択ゲート６の一方の側面にメモリゲート８を残す。
【００６６】
次に、図２４に示すように、基板１上に酸化シリコン膜９を堆積した後、酸化シリコン膜９を異方性エッチングすることにより、図２５に示すように、メモリゲート８の側面と選択ゲート６の側面とにサイドウォール状の酸化シリコン膜９を残す。
【００６７】
次に、図２６に示すように、フォトレジスト膜２３をマスクにしたエッチングで選択ゲート６の側面の酸化シリコン膜９を除去する。次に、フォトレジスト膜２３を除去した後、図２７に示すように、選択ゲート６の上面や一方の側面などに残った不要なＯＮＯ膜７をエッチングして除去する。前記実施の形態１と同様、ＯＮＯ膜７を除去するには、等方的なエッチングが可能なウェットエッチングを用いる。その後の工程は、前記実施の形態１と同じである。
【００６８】
前記実施の形態１では、選択ゲート６の一方の側面のメモリゲート８をエッチングして除去する際（図１０参照）、メモリゲート８の側面の酸化シリコン膜９も同時に除去する。すなわち、エッチング選択比の異なるメモリゲート８と酸化シリコン膜９を同時に除去するので、プロセス管理が煩雑となる。これに対して、本実施の形態では、メモリゲート８と酸化シリコン膜９とを別工程で除去するので、煩雑なプロセス管理が不要になる。
【００６９】
（実施の形態４）
前記実施の形態１では、図７に示すように、選択ゲート６の両側面にメモリゲート８を形成した後、図８および図９に示すように、基板１上に堆積した酸化シリコン膜９を異方性エッチングすることにより、選択ゲート６の側面にサイドウォール状の酸化シリコン膜９を残した。
【００７０】
これに対し、本実施の形態では、図２８に示すように、選択ゲート６の両側面にメモリゲート８を形成した後、図２９に示すように、基板１上にＣＶＤ法で膜厚２０ｎｍ程度の多結晶シリコン膜２５を堆積する。続いて、多結晶シリコン膜２５を異方性エッチングすることにより、図３０に示すように、選択ゲート６の側面にサイドウォール状の多結晶シリコン膜２５を残す。このように、前記実施の形態１では、選択ゲート６の側面に酸化シリコン膜９を形成するのに対し、本実施の形態では、選択ゲート６の側面に多結晶シリコン膜２５を形成する。
【００７１】
次に、図３１に示すように、選択ゲート６の両側面に形成されたメモリゲート８の一方をフォトレジスト膜２４で覆い、もう一方のメモリゲート８をその側面の多結晶シリコン膜２５と共にエッチングして除去することにより、選択ゲート６の一方の側面にメモリゲート８を残す。その後の工程は、前記実施の形態１と同じである。
【００７２】
前記実施の形態１では、選択ゲート６の一方の側面のメモリゲート８をエッチングして除去する際（図１０参照）、メモリゲート８の側面の酸化シリコン膜９も同時に除去する。すなわち、エッチング選択比の異なるメモリゲート８と酸化シリコン膜９を同時に除去するので、プロセス管理が煩雑となる。これに対して、本実施の形態では、メモリゲート８とその側面の多結晶シリコン膜２５とが同じ材料であるため、煩雑なプロセス管理が不要になる。
【００７３】
なお、ｎ型多結晶シリコン膜で構成された選択ゲート６の側面に不純物を含んだ多結晶シリコン膜２５を形成すると、選択ゲート６に電圧を印加した際、多結晶シリコン膜２５にも電圧が印加される。すなわち、多結晶シリコン膜２５が実質的に選択ゲート６の一部として機能する。従って、多結晶シリコン膜２５とｎ＋型半導体領域１３との間に高い電位差がかかり、低破壊耐圧領域に強い電圧が印加される。
【００７４】
そこで、多結晶シリコン膜２５は、不純物を導入しないアンドープの多結晶シリコンで構成することが望ましい。この場合は、選択ゲート６に印加された電圧が多結晶シリコン膜２５に伝わらないので、低破壊耐圧領域に強い電圧が印加されることはない。また、基板１上に多結晶シリコン膜２５を堆積する工程（図２９参照）に先立って、メモリゲート８の表面に自然酸化膜や薄い酸化シリコン膜を形成してもよい。このようにすると、メモリゲート８と多結晶シリコン膜２５との界面に薄い酸化シリコン膜が形成されるので、メモリゲート８中の不純物が多結晶シリコン膜２５中に拡散するのを抑制できる。
【００７５】
（実施の形態５）
前記実施の形態１〜４は、選択ゲート５とメモリゲート６とを備えたスプリットゲート型構造のＭＯＮＯＳ型不揮発性メモリについて説明したが、本発明は、単一のメモリゲートを備えたＭＯＮＯＳ型不揮発性メモリに適用することもできる。
【００７６】
図３２は、単一のメモリゲート３１を備えたＭＯＮＯＳ型不揮発性メモリの断面図である。図中の符号３０はゲート絶縁膜を構成するＯＮＯ膜３０、符号３２は高電界緩和用のエクステンション領域を構成するｎ−型半導体領域、符号３３はトランジスタのソース、ドレインを構成するｎ＋型半導体領域、３４、３５は、メモリゲート３１の側面に形成されたサイドウォール状の酸化シリコン膜である。酸化シリコン膜３４は、前記実施の形態１〜４の酸化シリコン膜１２に相当し、酸化シリコン膜３５は、前記実施の形態１〜４の酸化シリコン膜１２に相当する。
【００７７】
上記メモリセルを形成するには、基板１上にＯＮＯ膜３０を形成した後、ＯＮＯ膜３０上に堆積したｎ型多結晶シリコン膜をパターニングしてメモリゲート３１を形成する。次に、メモリゲート３１の下部以外の領域のＯＮＯ膜３０をエッチングして除去するが、ドライエッチングによってＯＮＯ膜３０を除去すると、基板１にエッチングダメージが生じる。そこで、基板１にダメージを与えないウェットエッチングによってＯＮＯ膜３０を除去すると、図３３に示すように、ＯＮＯ膜３０の端部がサイドエッチングされ、メモリゲート３１の側面よりも内側に後退する。その結果、絶縁破壊によるメモリゲート３１とｎ＋型半導体領域３３との短絡が発生し易くなる。これを防ぐためには、図３２に示すように、メモリゲート３１の側面にサイドウォール状の酸化シリコン膜３４を形成した後、ＯＮＯ膜３０をウェットエッチングすればよい。
【００７８】
図３４は、上記メモリセルを製造する際、前記実施の形態２の製造方法を適用した例である。すなわち、メモリゲート３１の側面にサイドウォール状の酸化シリコン膜３４を形成し、続いてメモリゲート３１の下部以外の領域のＯＮＯ膜３０をウェットエッチングで除去した後、酸化シリコン膜３４を除去する。この製造方法によれば、酸化シリコン膜３４を除去することにより、ＯＮＯ膜３０の端部がメモリゲート３１の側面よりも外側に位置するので、酸化シリコン膜３５を堆積した際に、低破壊耐圧領域が発生しない。これにより、メモリゲート３１とｎ＋型半導体領域３３との間に高い電圧を加えても、絶縁破壊によるメモリゲート３１とｎ＋型半導体領域３３との短絡を防ぐことができる。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８０】
以上、本願明細書に開示される発明によると、メモリゲート下のＯＮＯ膜の短部がメモリゲートよりも外側に出ているためメモリゲートの端部近傍の第２絶縁膜中に低破壊耐圧領域が生じないので、メモリセルの動作時にメモリゲートと半導体基板との間に高い電位差が生じても、絶縁破壊によるメモリゲートと半導体基板との短絡を防いだ半導体装置を実現できる。
【００８１】
また、メモリゲートを形成後、更に外側にマスクを形成するため等方性エッチングをした場合であってもメモリゲート下のＯＮＯ膜を取り除くことなく、上記半導体装置を製造することができる。
【産業上の利用可能性】
【００８２】
本発明は、窒化シリコン膜によって構成される電荷蓄積層を備えたメモリセルを有する不揮発性半導体記憶装置に利用されるものである。
【符号の説明】
【００８３】
１  半導体基板
２  ｐ型ウエル
３  素子分離溝
４  ｎ型埋込み層
５  ゲート酸化膜
６  選択ゲート
７  ＯＮＯ膜
８  メモリゲート
８ｎ  ｎ型多結晶シリコン膜
９  酸化シリコン膜
１０  フォトレジスト膜
１１  ｎ−型半導体領域
１２  酸化シリコン膜
１３  ｎ＋型半導体領域
１４  Ｃｏシリサイド層
１６  窒化シリコン膜
１７  酸化シリコン膜
１８  コンタクトホール
１９  プラグ
２０〜２４  フォトレジスト膜
２５  多結晶シリコン膜
３０  ＯＮＯ膜
３１  メモリゲート
３２  ｎ−型半導体領域
３３  ｎ＋型半導体領域
３４、３５  酸化シリコン膜
５０  半導体基板
５１  選択ゲート
５２  メモリゲート
５３  ゲート絶縁膜
５４  ＯＮＯ膜
５５、５６  拡散層
５７  素子分離溝
５８  フォトレジスト膜
５９  窪み
６０  酸化シリコン膜
６１  空隙
ＢＬ  データ線
ＭＣ１、ＭＣ２  メモリセル
【図１】
2011049580.tif 000003
【図２】
2011049580.tif 000004
【図３】
2011049580.tif 000005
【図４】
2011049580.tif 000006
【図５】
2011049580.tif 000007
【図６】
2011049580.tif 000008
【図７】
2011049580.tif 000009
【図８】
2011049580.tif 000010
【図９】
2011049580.tif 000011
【図１０】
2011049580.tif 000012
【図１１】
2011049580.tif 000013
【図１２】
2011049580.tif 000014
【図１３】
2011049580.tif 000015
【図１４】
2011049580.tif 000016
【図１５】
2011049580.tif 000017
【図１６】
2011049580.tif 000018
【図１７】
2011049580.tif 000019
【図１８】
2011049580.tif 000020
【図１９】
2011049580.tif 000021
【図２０】
2011049580.tif 000022
【図２１】
2011049580.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
2011049580.tif 000027
【図２６】
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【図２７】
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【図２８】
2011049580.tif 000030
【図２９】
2011049580.tif 000031
【図３０】
2011049580.tif 000032
【図３１】
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【図３２】
2011049580.tif 000034
【図３３】
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【図３４】
2011049580.tif 000036
【図３５】
2011049580.tif 000037
【図３６】
2011049580.tif 000038
【図３７】
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【図３８】
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【図３９】
2011049580.tif 000041
【図４０】
2011049580.tif 000042
【図４１】
2011049580.tif 000043
【図４２】
2011049580.tif 000044
【図４３】
2011049580.tif 000045
【図４４】
2011049580.tif 000046
【図４５】
2011049580.tif 000047