(57)【要約】【課題】低動作電圧を実現すると共に、スイッチング電圧のばらつきを低減した抵抗変化素子及びその製造方法、並びに半導体装置及びその製造方法を提供すること。【解決手段】抵抗変化素子は、第１電極と、第１電極に接し、電圧の印加により抵抗が変化する抵抗変化層と、抵抗変化層に接する第２電極と、を備える。抵抗変化層は、高密度層と、高密度層より低密度の低密度層を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極に接し、電圧の印加により抵抗が変化する抵抗変化層と、
前記抵抗変化層に接する第２電極と、を備え、
前記抵抗変化層は、高密度層と、前記高密度層より低密度の低密度層を有することを特徴とする抵抗変化素子。
【請求項２】
前記高密度層は、前記第１電極に接し、
前記低密度層は、前記第２電極に接することを特徴とする請求項１に記載の抵抗変化素子。
【請求項３】
前記抵抗変化層は、ニッケル、チタン、ジルコニウム、ハフニウム、鉄、マンガン、及びコバルトの群から選択される少なくとも１種類の金属の酸化物を含有することを特徴とする請求項１又は２に記載の抵抗変化素子。
【請求項４】
前記高密度層及び前記低密度層は、ニッケル酸化物を含有し、
前記高密度層の密度は、５ｇ／ｃｍ３以上７ｇ／ｃｍ３以下であり、
前記低密度層の密度は、４ｇ／ｃｍ３以上５ｇ／ｃｍ３未満であることを特徴とする請求項１〜３のいずれか一項に記載の抵抗変化素子。
【請求項５】
第１電極と、
前記第１電極に接し、電圧の印加により抵抗が変化する抵抗変化層と、
前記抵抗変化層に接する第２電極と、を備え、
前記第２電極と接する前記抵抗変化層の表層は酸化プラズマ処理されていることを特徴とする抵抗変化素子。
【請求項６】
第１電極を形成する工程と、
電圧の印加により抵抗が変化する抵抗変化層を前記第１電極に接するように形成する工程と、
前記抵抗変化層の一部を低密度化する工程と、
前記抵抗変化層の低密度化した領域に接するように第２電極を形成する工程と、を含むことを特徴とする抵抗変化素子の製造方法。
【請求項７】
前記抵抗変化層の一部を低密度化する工程において、
前記抵抗変化層の表層を酸化プラズマ処理により前記抵抗変化層の一部を低密度化することを特徴とする請求項６に記載の抵抗変化素子の製造方法。
【請求項８】
前記酸化プラズマ処理は、酸化ガス及び不活性ガスを含むガスを使用することを特徴とする請求項７に記載の抵抗変化素子の製造方法。
【請求項９】
請求項１〜５のいずれか一項に記載の抵抗変化素子を備えることを特徴とする半導体装置。
【請求項１０】
請求項６〜８のいずれか一項に記載の抵抗変化素子の製造工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば不揮発性記憶装置等に使用される抵抗変化素子及びその製造方法に関する。また、本発明は、該抵抗変化素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてフィールドプログラマブルゲートアレイ（ＦＰＧＡ；Field Programmable Gate Array）と呼ばれるデバイスが開発されている。ＦＰＧＡは、配線接続部に抵抗変化素子を有する。これにより、顧客自身による任意の回路設計を可能にしている。抵抗変化素子としては、例えば、抵抗変化型不揮発素子（以下抵抗変化素子と略）としては、金属酸化物を用いた抵抗メモリ（ＲｅＲＡＭ；Resistance Random Access Memory）、イオン伝導体を用いたナノブリッジ（Ｎａｎｏｂｒｉｄｇｅ）等が知られている。
【０００３】
特許文献１には、遷移金属酸化物を主成分として含む抵抗変化材料を有する抵抗変化素子が開示されている。また、非特許文献１及び非特許文献２には、ニッケル酸化物（ＮｉＯ）を用いた抵抗可変素子が報告されている。
【０００４】
図１８に、背景技術に係る抵抗変化素子の概略断面図を示す。背景技術に係る抵抗変化素子３０は、第１電極３１と、第２電極３３と、第１電極３１と第２電極３３との間に配され、第１電極３１と第２電極３３によって電圧を印加されることによって抵抗が変化する抵抗変化層３２と、を備える。
【０００５】
抵抗変化素子３０の動作について説明する。図１９に、抵抗変化素子の電気的特性図を示す。オフ状態において、第１電極３１に正電圧を印加すると、抵抗変化層３２中にフィラメントと呼ばれる電流経路が形成され、その電流経路により第１電極３１と第２電極３３が電気的に接続され、これによりスイッチが低抵抗のオン状態に変化する（破線）。オン状態において第１電極３１に正電圧を印加すると、フィラメントが破断し、これにより第１電極３１と第２電極３３が電気的に絶縁されることで、スイッチが高抵抗のオフ状態に変化する（実線）。抵抗変化素子３０はこのオン状態とオフ状態の間を不揮発で、かつ繰り返し切り替える動作が可能であり、この特性を利用することで不揮発性メモリあるいは不揮発性スイッチへの応用が可能になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開ＷＯ２００９／０９６３６３号
【非特許文献】
【０００７】
【非特許文献１】J. F. Gibbonsら、"Switching Properties of Thin NiO films"、Solid-State Electronics、１９６４年、７巻、７８５頁
【非特許文献２】D. C. Kimら、"Electrical Observations of Filamentary Conductions for the Resistive Memory Switching in NiO Films"、Applied Physics Letters、２００６年、８８巻、２０２１０２頁
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は、本発明の観点から与えられる。
【０００９】
スイッチ素子においては、ＣＭＯＳ上への混載化の要求に応じるため、動作電圧をＣＭＯＳ互換可能な電圧まで低減しつつ、高信頼性を維持できるスイッチ素子の実現が望まれていた。例えば、ＲｅＲＡＭにおいては、例えば特許文献１に記載されているように、抵抗変化膜として、ＮｉＯ、ＴｉＯ、ＴａＯ等の酸化物が使用される。これらの抵抗変化酸化物の形成方法としては、反応性スパッタ法、ＲＦスパッタ法、ＣＶＤ法等が存在する。しかしながら、いずれの方法も好適な酸化量を維持しつつ、平坦な膜を得ることが困難である。特に、非特許文献１及び非特許文献２に記載されているようなＮｉＯを形成する場合においては、過剰酸化雰囲気ではＮｉ欠損が生じやすく、一方、雰囲気中の酸素が不足すると容易に還元してしまうので、膜の平坦性と、酸素量の両立が極めて困難であった。このため、抵抗変化膜の表面粗度に起因して、スイッチング電圧（特に初回セット電圧）がばらつくことが問題であった。
【００１０】
また、膜内の酸素濃度を制御する手法として、金属膜を酸化させることで酸化物を形成する手法も存在する。しかしながら、金属膜の酸化は反応による体積変化が大きいため、表面粗度を増大させてしまうという問題を有していた。
【００１１】
本発明の目的は、低動作電圧を実現すると共に、スイッチング電圧のばらつきを低減した抵抗変化素子及びその製造方法、並びに半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の第１視点によれば、第１電極と、第１電極に接し、電圧の印加により抵抗が変化する抵抗変化層と、抵抗変化層に接する第２電極と、を備える抵抗変化素子が提供される。抵抗変化層は、高密度層と、高密度層より低密度の低密度層を有する。
【００１３】
本発明の第２視点によれば、第１電極と、第１電極に接し、電圧の印加により抵抗が変化する抵抗変化層と、抵抗変化層に接する第２電極と、を備える抵抗変化素子が提供される。第２電極と接する抵抗変化層の表層は酸化プラズマ処理されている。
【００１４】
本発明の第３視点によれば、第１電極を形成する工程と、電圧の印加により抵抗が変化する抵抗変化層を第１電極に接するように形成する工程と、抵抗変化層の一部を低密度化する工程と、抵抗変化層の低密度化した領域に接するように第２電極を形成する工程と、を含む抵抗変化素子の製造方法が提供される。
【００１５】
本発明の第４視点によれば、上記第１視点又は第２視点に係る抵抗変化素子を備える半導体装置が提供される。
【００１６】
本発明の第５視点によれば、上記第３視点に係る抵抗変化素子の製造工程を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
本発明は、以下の効果のうち少なくとも１つを有する。
【００１８】
本発明においては、金属欠損が多く存在する領域（層）を抵抗変化層に形成している。これにより、電流経路の形成が容易になり、本発明の抵抗変化素子はより低電圧で駆動させることができる。
【００１９】
本発明においては、抵抗変化層の表層を酸化プラズマ処理している。これにより、抵抗変化層の表面粗度が低くなり、抵抗変化素子のスイッチング電圧のばらつきを低減することができる。
【００２０】
本発明の抵抗変化素子を半導体装置に組み込むことにより、動作電圧を低下させることができる。これにより、半導体装置の小型化及び高密度化を実現することができる。
【００２１】
本発明の抵抗変化素子を半導体装置に組み込むことにより、動作電圧のばらつきを抑えることができる。これにより、半導体装置の信頼性を高めることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態に係る抵抗変化素子の概略断面図。
【図２】本発明の第１実施形態に係る抵抗変化素子の製造方法を説明するための概略工程図。
【図３】本発明の第２実施形態に係る半導体装置の概略断面図。
【図４】本発明の第３実施形態に係る半導体装置の概略断面図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１１】本発明の第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１２】酸化プラズマ処理条件に対するＮｉＯ膜の低密度層の特性を示すグラフ。
【図１３】酸化プラズマ処理条件に対するＮｉＯ膜の低密度層の特性を示すグラフ。
【図１４】酸化プラズマ処理条件に対するＮｉＯ膜の低密度層の特性を示すグラフ。
【図１５】酸化プラズマ処理条件に対するＮｉＯ膜の低密度層と高密度層の差を示すグラフ。
【図１６】本発明の抵抗変化素子における電流電圧特性を示すグラフ。
【図１７】本発明の抵抗変化素子における電流電圧特性を示すグラフ。
【図１８】背景技術に係る抵抗変化素子の概略断面図。
【図１９】抵抗変化素子の電気的特性図。
【発明を実施するための形態】
【００２３】
本発明の第１実施形態に係る抵抗変化素子について説明する。図１に、本発明の第１実施形態に係る抵抗変化素子の概略断面図を示す。
【００２４】
本発明の第１実施形態に係る抵抗変化素子１０は、第１電極１１、第１電極１１に接して形成された抵抗変化層１５、及び抵抗変化層１５に接して形成された第２電極１４を備える。抵抗変化層１５は、第１電極１１及び第２電極１４により電圧が印加されると抵抗が変化する。抵抗変化層１５は、高密度層１２、及び高密度層１２より密度が低い低密度層１３を有する。第１電極１１は高密度層１２と接している。第２電極１２は低密度層１３と接している。
【００２５】
抵抗変化層１５は、例えば、金属酸化物で形成することができる。例えば、抵抗変化層１５は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）から選ばれる金属の少なくとも１種類の金属の酸化物を用いることができる。特に、Ｎｉの酸化物（ＮｉＯ）を用いると好ましい。
【００２６】
抵抗変化層１５の層厚は、抵抗変化層１５のリーク電流を低減させるために、５ｎｍ以上であると好ましい。また、抵抗変化層１５の層厚は、スイッチング電圧を低減させるために、２０ｎｍ以下であると好ましい。
【００２７】
低密度層１３は、その内部に金属欠損又は酸素欠損を有する。このとき、第１電極１１及び第２電極１４から抵抗変化層１５に電圧を印加すると、当該金属欠損ないし酸素欠損によって高密度層１２の金属及び酸素が容易に拡散することができる。これにより、フィラメントの形成がされやすくなり、スイッチング動作を低電圧化することができる。
【００２８】
抵抗変化層１５において、低密度層１３の層厚は０．５ｎｍ以上であると好ましい。０．５ｎｍ未満であると、低密度化による金属欠損ないし酸素欠損の増大効果が不十分となる。また、低密度層１３の層厚は１０ｎｍ以下であると好ましい。１０ｎｍより厚くなると、素子の動作信頼性が低下してしまう。
【００２９】
本実施形態においては、低密度層１３は、抵抗変化層１５において第２電極１４側に形成されているが、第１電極１１側に形成されてもよいし、高密度層に挟まれるような形態であってもよい。また、低密度層１３は、１層に限定されること無く、複数層あってもよい。
【００３０】
次に、抵抗変化層１５をニッケル酸化物で形成する例について説明する。
【００３１】
ＮｉＯは、一般的にそのＮｉ：Ｏの組成比が化学量論的に１：１のＮｉＯを形成するが、Ｎｉ欠損を生じやすく、Ｏの組成比が高くなる。抵抗変化層１５に電圧を印加すると電流経路（フィラメント）が形成されるが、この場合のフィラメントは、Ｎｉ欠損が析出したものであり、ホール伝導による電流経路となる。低密度層１３を形成すると、Ｎｉ欠損が局所的に増加することになる。これにより、リーク電流を抑制しながらスイッチング電圧を低減することができる。
【００３２】
ニッケル酸化膜は、単結晶、多結晶、及び非晶質のいずれであってもよい。成膜の容易性から多結晶又は非晶質であると好ましい。また、膜の均一化の観点から非晶質であるとより好ましい。
【００３３】
ニッケル酸化膜における低密度層１３の密度は、４ｇ／ｃｍ３以上であると好ましい。４ｇ／ｃｍ３未満であると酸素成分が過剰となり、第２電極１４との密着性を確保することができなくなる。また、ニッケル酸化膜における低密度層１３に密度は、５ｇ／ｃｍ３未満であると好ましい。５ｇ／ｃｍ３以上になるとＮｉ原子が還元しやすくなり、リーク電流が増大してしまう。
【００３４】
ニッケル酸化膜における高密度層１２の密度は、第１電極１１との密着性を確保するために５ｇ／ｃｍ３以上に設定することと好ましい。また、ニッケル酸化膜における高密度層１２に密度は、リーク電流を抑制するために７ｇ／ｃｍ３以下に設定することと好ましい。
【００３５】
低密度層１３と高密度層１２の密度の差は、０．５ｇ／ｃｍ３以上あると好ましい。
【００３６】
第１電極１１及び第２電極１４は、例えば、Ｒｕ、Ｎｉ、ＴｉＮ、Ｔａ，ＴａＮ、Ｐｔ等の材料で形成すると好ましい。これらの電極材料はドライエッチングやＣＭＰ（Chemical Mechanical Polishing）技術による加工が容易であり、ＬＳＩ製造プロセスとの整合性がよい。第１電極１１及び第２電極１４は同じ材料で形成してもよいし、互いに異なる材料で形成してもよい。
【００３７】
次に、本発明の第１実施形態に係る抵抗変化素子の製造方法について説明する。図２に、本発明の第１実施形態に係る抵抗変化素子の製造方法を説明するための概略工程図を示す。
【００３８】
まず、第１電極１１上に、抵抗変化層１５の高密度層１２を形成する（図２（ａ））。このとき、高密度層１２の厚さは、抵抗変化層１５の厚さ、すなわち高密度層１２の厚さと低密度層１３の厚さを合わせたものとする。
【００３９】
次に、高密度層１２の表面を低密度化して低密度層１３を形成する（図２（ｂ））。例えば、高密度層１２の表面を酸化プラズマ処理によって低密度化することができる。
【００４０】
低密度層１３の形成には、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）装置を用いることができる。例えば、金属酸化物層からなる高密度層１２をプラズマＣＶＤ装置の反応室にシャワーヘッドと対向して配置する。被処理体を所定の温度に加熱し、酸化ガスを含む混合ガスの流量及び圧力をマスフローコントローラにより調整し、シャワーヘッドを介して高密度層１２の表面に供給する。このとき、高周波電力をシャワーヘッドに印加することで、シャワーヘッドと高密度層１２との間に酸化プラズマが発生し、この酸化プラズマによって高密度層１２の表層に低密度層１３を形成することができる。酸化プラズマは酸化ガス及び不活性ガスを含む。酸化ガスと不活性ガスとを混合することで、プラズマの電子密度が上がり、より強い酸化力を得ることができる。
【００４１】
酸化ガスとしては、酸素（Ｏ２）、一酸化二窒素（Ｎ２Ｏ）等の酸化ガスを用いることができ、十分な酸化力を得るためにはプラズマ中でのイオン化率の高いＮ２Ｏを用いると好ましい。また、不活性ガスとしては、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、キセノン（Ｘｅ）等の希ガスを用いることができ、イオンボンバードメントの小さいＨｅを用いると高密度層１２のリーク電流を低く抑えることができる。
【００４２】
酸化ガスとしてＮ２Ｏ、不活性ガスとしてＨｅを用いる場合、十分かつ安定したＮ２Ｏのイオン化率及び電子密度を得るために、反応室中のＮ２Ｏ流量は、１０ｓｃｃｍ〜３００ｓｃｃｍの範囲で設定されると好ましく、Ｈｅ流量は３００ｓｃｃｍ〜３０００ｓｃｃｍの範囲で設定されると好ましい。このとき、反応室中の不活性ガスを含めた混合ガスの全圧は、１Ｔｏｒｒ〜４Ｔｏｒｒ程度の範囲で維持されることが好ましい。なお、１Ｔｏｒｒ＝約１３３Ｐａである。以下では、圧力の単位として、部分的にＴｏｒｒを用いるものとする。
【００４３】
基板温度は、酸化反応を促進し、形成される低密度層１３の膜厚を０．５ｎｍ以上確保するため、かつ、高密度層１２表面における原子のマイグレーションを促進し、表面平坦性を向上させるため、２００℃以上とすることが好ましい。また、結晶性を維持しつつ平坦性を向上させるため、４００℃以下に設定することが好ましい。
【００４４】
抵抗変化層１５をニッケル酸化膜で形成する方法の一例について説明する。ニッケル酸化膜（高密度層１２）は、例えば、スパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法等によって形成することができる。Ｎｉターゲットを用いたスパッタリング法によってニッケル酸化膜を形成する場合、基板温度は結晶化を抑制するために４００℃以下、スパッタリングにおけるＯ２流量は１０ｓｃｃｍ〜３５ｓｃｃｍ、Ａｒ流量は１０ｓｃｃｍ〜５０ｓｃｃｍ、スパッタパワーは０．２ｋＷ〜１ｋＷにそれぞれ設定すると好ましい。この条件によってニッケル酸化膜を形成すると、結晶化が抑制され、かつスイッチング動作が可能なニッケル酸化膜を得ることができる。
【００４５】
次に、低密度層１３上に、第２電極１４を形成する（図２（ｃ））。これにより、抵抗変化素子１０を製造することができる。
【００４６】
なお、ニッケル酸化膜以外にも、上記に例示した抵抗変化層１５の金属酸化物についても酸化プラズマを用いて表層を低密度化することができる。
【００４７】
低密度層１３の密度、膜厚及び表面粗度は、例えばＸ線反射率（ＸＲＲ；X-ray reflectivity）測定によって確認することができる。また、高密度層１２及び低密度層の組成は、例えばＸ線光電子分光（ＸＰＳ；X-ray photoelectron spectroscopy）又はエネルギー分散型Ｘ線分光（ＥＤＸ；Energy Dispersive X-ray spectroscopy）によって確認することができる。
【００４８】
抵抗変化層１５を酸化プラズマ処理することにより、表面粗度を低くすることができる。これにより、スイッチング電圧のばらつきを抑制することができる。
【００４９】
本発明の第２実施形態に係る半導体装置について説明する。図３に、本発明の第２実施形態に係る半導体装置の概略断面図を示す。
【００５０】
半導体装置１００は、本発明の抵抗変化素子を備える。抵抗変化素子は、下部電極１３１、抵抗変化層１３２、及び上部電極１３３を有する。ここでは、上部電極１３３が第１実施形態における第１電極に相当し、下部電極１３１が第１実施形態における第２電極に相当する。抵抗変化層は、第１実施形態で説明したように、高密度層１１１及び低密度層１１２を有する。下部電極１３１は、第１下部電極１０９及び第２下部電極１１０を有する。上部電極１３３は、第１上部電極１１３及び第２上部電極１１４を有する。第１下部電極１０９、第２下部電極１１０、高密度層１１１、低密度層１１２、第１上部電極１１３及び第２上部電極１１４は順に積層され、第２上部電極１１４上にはさらに第２ハードマスク膜１１５及び第３ハードマスク膜１６が積層されている。抵抗変化素子を含むこの積層体は、保護絶縁膜１１７で覆われている。
【００５１】
半導体装置１００においては、半導体基板１０１、第１層間絶縁膜１０２、第２層間絶縁膜１０４、第３層間絶縁膜１１８、及び第４層間絶縁膜１２０が積層されている。ここで言う半導体基板１０１は、半導体基板そのものであってもよく、基板表面に半導体素子（不図示）が形成されている基板であってもよい。
【００５２】
抵抗変化素子は、第３層間絶縁膜１１８に形成されている。下部電極１３１は、第２層間絶縁膜１０４に形成された第１配線１０６と電気的に接続されている。上部電極１３３は、プラグ１２３及び第２バリアメタル１２２を介して、第４層間絶縁膜１２０に形成された第２配線１２４と電気的に接続されている。
【００５３】
第１下部電極１０９及び第２上部電極１１４は、第１配線１０６及び第２配線１２４を構成する金属が、抵抗変化素子へ拡散することを防止するバリアメタルとして機能する。第１下部電極１０９及び第２上部電極１１４は、バリア性を有する導電性膜で形成すると好ましい。例えば、第１配線１０６及び第２配線１２４がＣｕを主成分として構成される場合、第１下部電極１０９は、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、又はそれらの積層膜で形成されると好ましい。
【００５４】
第１配線１０６、プラグ１２３及び第２配線１２４は、第１バリアメタル１０５及び第２バリアメタル１２２を介して層間絶縁膜１０４，１１８，１２０に埋め込まれている。第２配線１２４は、プラグ１２３と一体になっている。プラグ１２３は、第３ハードマスク膜１１６及び第２ハードマスク膜１１５に形成された第３開口部１２５に第２バリアメタル１２２を介して埋め込まれている。第２配線１２４及びプラグ１２３には、例えば、Ｃｕが用いられる。第１バリアメタル１０５及び第２バリアメタル１２２は、第１配線１０６、プラグ１２３及び第２配線１２４に含まれる金属が層間絶縁膜１０４，１１８，１２０や他の層へ拡散しないように、第１配線１０６、プラグ１２３及び第２配線１２４の側面及び底面を被覆している。第１バリアメタル１０５及び第２バリアメタル１２２は、例えば、第１配線１０６、プラグ１２３及び第２配線１２４がＣｕを主成分とする金属からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜で形成されると好ましい。第２バリアメタル１２２は、第２上部電極１１４と同一材料であることが好ましい。例えば、第２バリアメタル１２２がＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第２上部電極１１４に用いると好ましい。あるいは、第２バリアメタル１２２がＴｉ（下層）／Ｒｕ（上層）である場合は、下層材料であるＴｉを第２上部電極１１４に用いると好ましい。
【００５５】
第３ハードマスク膜１１６は、第２ハードマスク膜１１５をエッチングする際のハードマスクとなる膜である。第３ハードマスク膜１１６は、第２ハードマスク膜１１５と異なる種類の膜であることが好ましく、例えば、第２ハードマスク膜１１５がＳｉＮ膜であれば、第３ハードマスク膜１１６にＳｉＯ２膜を用いることが可能である。
【００５６】
保護絶縁膜１１７は、抵抗変化素子へのダメージを防止する機能及び抵抗変化層１３２からの酸素の脱離を防ぐ機能を有する。保護絶縁膜１１７には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることが可能である。保護絶縁膜１１７は、第２ハードマスク膜１１５及び絶縁性バリア膜１０７と同一材料であることが好ましい。同一材料である場合には、保護絶縁膜１１７と絶縁性バリア膜１０７及び第２ハードマスク膜１１５が一体化して、界面の密着性を向上させることができる。
【００５７】
本発明の第３実施形態に係る半導体装置について説明する。図４に、本発明の第３実施形態に係る半導体装置の概略断面図を示す。図４において、第２実施形態と同じ要素には同じ符号を付してある。第３実施形態に係る半導体装置２００においては、半導体基板１０１にＣＭＯＳトランジスタが形成されている。抵抗変化素子は、ＣＭＯＳトランジスタと電気的に接続されている。
【００５８】
抵抗可変素子は、コンタクト２０５、第１バリアメタル１０５及び第１配線１０６を介して第１不純物拡散領域２０１と電気的に接続されている。第２不純物拡散領域２０２は、第３配線に電気的に接続されている。
【００５９】
本発明の抵抗変化素子を半導体装置に組み込むことにより動作電圧を低下させることができる。これにより、サイズが大きい制御用高耐圧トランジスタが不要となり、周辺回路を簡素化することができる。したがって、本発明によれば、半導体装置の小型化及び高密度化を図ることができる。
【００６０】
本発明の抵抗変化素子及び半導体装置の製造方法について説明する。ここでは、一例として、第２実施形態に係る半導体装置１００の製造方法について説明する。図５〜図１１に、本発明の第２実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。
【００６１】
まず、半導体基板１０１上に第１層間絶縁膜１０２、第１絶縁性バリア膜１０３及び第２層間絶縁膜１０４を順に形成する。例えば、第１層間絶縁膜１０２を膜厚３００ｎｍのシリコン酸化膜とし、第１絶縁性バリア膜１０３を膜厚５０ｎｍのシリコン窒化膜をとし、第２層間絶縁膜１０４を膜厚３００ｎｍのシリコン酸化膜とすることができる。
【００６２】
次に、リソグラフィ法を用いて、第２層間絶縁膜１０４、第１絶縁性バリア膜１０３、及び第１層間絶縁膜１０２に、第１配線１０６用の第１配線溝を形成する。このリソグラフィ法では、第２層間絶縁膜１０４の上に所定のパターンのレジストを形成するフォトレジスト形成処理、積層された膜に対してレジストをマスクにして異方性エッチングを行うドライエッチング処理、及び、エッチングにより第１配線溝を形成した後にレジストを除去する処理を含む。第１配線溝は、第２層間絶縁膜１０４及び第１絶縁性バリア膜１０３を貫通し、第１層間絶縁膜１０２の上面を例えば２０ｎｍ程度エッチングするように形成すると好ましい。このようにして、予め第１絶縁性バリア膜１０３をエッチングしておくことにより第１配線溝の抜け性を向上させることができる。
【００６３】
次に、第１配線溝に第１バリアメタル１０５を介して金属を埋め込んで第１配線１０６を形成する（図５（ａ））。第１バリアメタル１０５の積層構造は、例えば、ＴａＮ（膜厚５ｎｍ）／Ｔａ（膜厚５ｎｍ）とすることができる。第１配線１０６の材料としては、例えば、銅を用いることができる。
【００６４】
次に、第１配線１０６及び第２層間絶縁膜１０４上に第２絶縁性バリア膜１０７を形成する。第２絶縁性バリア膜１０７は、例えば、膜厚５０ｎｍのシリコン窒化膜とすることができる。次に、第２絶縁性バリア膜１０７上に第１ハードマスク膜１０８を形成する（図５（ｂ））。第１ハードマスク膜１０８は、例えば、シリコン酸化膜で形成することができる。
【００６５】
次に、所定の開口部パターンを有するフォトレジスト（不図示）を第１ハードマスク膜１０８上に形成し、フォトレジストをマスクにしてドライエッチング行って第１ハードマスク膜１０８に第１開口部１０８ａを形成する。その後、酸素プラズマアッシング等によってフォトレジストを剥離する（図５（ｃ））。
【００６６】
次に、第１ハードマスク膜１０８をマスクとして、第１ハードマスク膜１０８の第１開口部１０８ａに露出している第２絶縁性バリア膜１０７を例えば反応性ドライエッチングによってエッチバックすることにより、第１配線１０６の上面にまで達する第２開口部１０７ａを第２絶縁性バリア膜１０７に形成する。その後、アミン系の剥離液等で有機剥離処理を行うことで、第１配線１０６の露出面に形成された酸化銅を除去するとともに、エッチバック時に発生したエッチング副生成物などを除去する（図５（ｄ））。反応性ドライエッチングは、例えば、ＣＦ４／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。ソースパワーを低下、または基板バイアスを大きくすることで、エッチング時のイオン性を向上させ、テーパ形状の角度を小さくすることができる。このとき、第２絶縁性バリア膜１０７の開口部１０７ａの底における第２絶縁性バリア膜１０７の残膜約３０ｎｍに対して、５５ｎｍ相当（約８０％のオーバーエッチングに相当）のエッチングを行うことができる。また、減圧した雰囲気下で基板を３５０℃に加熱してもよく、この加熱は、エッチバックをスパッタリング装置で行えば、スパッタリング装置内に搭載されているヒートチャンバにて行うことができる。非反応性ガスを用いたＲＦエッチングでエッチバックを行う場合、非反応性ガスを用いたＲＦエッチングは、ＲＦエッチングチャンバにてＡｒガスを用いて、Ａｒガス流量＝３０ｓｃｃｍ、圧力１．３Ｐａ、ソースパワー２９０Ｗ、基板バイアスパワー１３０Ｗの条件で行うことができる。ＲＦエッチング時間は、プラズマＣＶＤ法により形成したＳｉＯ２膜のエッチング量で定量化することができ、ＳｉＯ２膜換算で３ｎｍとすることができる。
【００６７】
次に、第１配線１０６及び第２絶縁性バリア膜１０７上に第１下部電極１０９を例えばＤＣスパッタリング法により堆積する。第１配線１０６の材料が、例えば、銅である場合、第１下部電極１０９には、例えば、膜厚５ｎｍの窒化タンタル（ＴａＮ）膜を用いることができる。続いて、第１下部電極１０９上に第２下部電極１１０を例えばＤＣスパッタリング法により堆積する。第２下部電極１１０は、例えば膜厚５ｎｍのルテニウム（Ｒｕ）膜とすることができる（図６（ｅ））。
【００６８】
次に、第２下部電極１１０上に、抵抗変化層１３２の高密度層１１１を例えばスパッタリング法により堆積する（図６（ｆ））。抵抗変化層１３２の高密度層１１１としては、例えば、膜厚１２ｎｍのＮｉＯ膜を用いることができる。ＮｉＯ膜の高密度層１１１をスパッタリング法により形成する場合、例えば、原料にはＮｉターゲットを用い、基板温度は４００℃以下とし、Ｏ２流量は１０ｓｃｃｍ〜３５ｓｃｃｍ、Ａｒ流量は１０ｓｃｃｍ〜５０ｓｃｃｍ、スパッタパワーは０．２ｋＷ〜１ｋＷと設定することができる。具体的には、基板温度３００℃、Ｏ２流量２５ｓｃｃｍ、Ａｒ流量２０ｓｃｃｍ、スパッタパワー５００Ｗの条件でＮｉＯ膜の高密度層１１１を堆積することができる。
【００６９】
次に、高密度層１１１の表面を例えば酸化プラズマ処理により低密度化することで低密度層１１２を形成する（図６（ｇ））。酸化プラズマ処理においては、例えば、酸化プラズマに含まれる酸化ガスには一酸化二窒素（Ｎ２Ｏ）を用いることができ、混合する不活性ガスにはヘリウム（Ｈｅ）を用いることができる。具体的には、プラズマＣＶＤリアクタにおいて、Ｎ２Ｏ流量６０ｓｃｃｍ、Ｈｅ流量６００ｓｃｃｍ、圧力２．７Ｔｏｒｒ、プラズマパワー３００Ｗ、処理時間６０秒の条件で低密度層１１２を形成することができる。この条件でＮｉＯ膜の高密度層１１１をプラズマ処理すると、高密度層１１１表面に膜厚１．４ｎｍの低密度層１１２が形成される。この場合、高密度層の密度が５．６ｇ／ｃｍ３であるとき、低密度層１１２の密度は４．４ｇ／ｃｍ３となることを確認した。
【００７０】
次に、低密度層１１２上に例えばスパッタリング法により第１上部電極１１３及び第２上部電極１１４をこの順に形成する（図７（ｈ））。第１上部電極１１３は、例えば、ＤＣスパッタリングによりＲｕをターゲットとしてスパッタパワー０．２ｋＷ、Ａｒ流量２０ｓｃｃｍ、圧力０．２７Ｐａの条件で堆積することができる。また、第２上部電極１１４は、例えば、同じくＤＣスパッタリングによりＴａをターゲットとして同条件で堆積することができる。上部電極１１３、１１４を減圧下で堆積する場合、抵抗変化層１３２の高密度層１１１及び低密度層１１２からの酸素の脱離を抑制するため、室温で堆積させると好ましい。
【００７１】
次に、第２上部電極１１４上に第２ハードマスク膜１１５、及び第３ハードマスク膜１１６をこの順に積層する（図７（ｉ））。第２ハードマスク膜１１５は、例えば、膜厚３０ｎｍのシリコン窒化膜とすることができる。第３ハードマスク膜１１６は、例えば、膜厚２００ｎｍのシリコン酸化膜とすることができる。第２ハードマスク膜１１５及び第３ハードマスク膜１１６は、例えば、プラズマＣＶＤ法を用いて成膜することができる。成長温度は２００℃〜４００℃の範囲を選択することが可能である。
【００７２】
次に、第３ハードマスク膜１１６上に、抵抗変化素子１３２等をパターニングするためのフォトレジスト（不図示）を形成する。その後、当該フォトレジストをマスクとして、第２ハードマスク膜１１５が露出するまで第３ハードマスク膜１１６を例えばドライエッチングする。その後、例えば酸素プラズマアッシングと有機剥離を用いてフォトレジストを除去する（図７（ｊ））。第３ハードマスク膜１１６のドライエッチングは、第２ハードマスク膜１１５の上面または内部で停止していることが好ましい。この場合、低密度層１１２は第２ハードマスク膜１１５よってカバーされているため、酸素プラズマ中に暴露されることはない。また、第１上部電極１１３のＲｕも酸素プラズマに暴露されることがないため、第１上部電極１１３に対するサイドエッチの発生を抑制することができる。なお、第３ハードマスク膜１１６のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。
【００７３】
次に、第３ハードマスク膜１１６をマスクとして、第２ハードマスク膜１１５、第２上部電極１１４、第１上部電極１１３、抵抗変化層１３２の低密度層１１２及び高密度層１１１、第２下部電極１１０、及び第１下部電極１０９を連続的に例えばドライエッチングする（図８（ｋ））。このエッチングは、平行平板型のドライエッチャーを用いることができる。第２ハードマスク膜１１５（例えば、ＳｉＮ膜）のエッチングは、ＣＦ４／Ａｒガス流量２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。第２上部電極１１４（例えば、Ｔａ）のエッチングは、基板温度９０℃、Ｃｌ２ガス流量５０ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー６０Ｗの条件で行うことができる。第１上部電極１１３（例えば、Ｒｕ）のエッチングは、基板温度室温、ＣＨ３ＯＨガス流量５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー１２００Ｗ、基板バイアスパワー３００Ｗの条件で行うことができる。抵抗変化層１３２の高密度層１１１（例えば、ＮｉＯ）及び低密度層１１２（例えば、酸化プラズマ処理を施したＮｉＯ）のエッチングは、第１上部電極１１３にＲｕを用いた場合、第１上部電極のエッチングと同条件で行うことができる。したがって、第１上部電極１１３と一括してエッチングを行うこともできる。第２下部電極１１０（例えば、Ｒｕ）のエッチングは、Ｃｌ２／Ｏ２のガス流量８０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー９００Ｗ、基板バイアスパワー１００Ｗの条件で行うことができる。第１下部電極１０９（例えば、ＴａＮ）のエッチングは、Ｃｌ２／Ａｒ／ＣＦ４ガス流量４５／１５／１５ｓｃｃｍ、圧力１．３Ｐａ、ソースパワー８００Ｗ、基板バイアスパワー６０Ｗの条件で行うことができる。特に、塩素ガスを用いると、下層のＳｉＮとの選択比を高く維持したまま、サブトレンチなどの発生を抑制して、低密度層１１２、の高密度層１１１、第２下部電極１１０、及び第１下部電極１０９を加工することができる。このとき、第１配線１０６上の第２絶縁性バリア膜１０７の残膜厚は２０ｎｍ〜４０ｎｍとなるよう調節することができる。
【００７４】
次に、第３ハードマスク膜１１６、第２ハードマスク膜１１５、第２上部電極１１４、第１上部電極１１３、低密度層１１２、抵抗変化層１３２の高密度層１１１、第２下部電極１１０、第１下部電極１０９、及び第２絶縁性バリア膜１０７上に保護絶縁膜１１７を堆積する（図８（ｌ））。保護絶縁膜１１７は、例えば、膜厚３０ｎｍのシリコン窒化膜とすることができる。保護絶縁膜１１７は、ＳｉＨ４とＮ２を原料ガスとし、基板温度２００℃、高密度プラズマを用いて形成することができる。この保護絶縁膜１１７の形成により、第１配線１０６上の第２絶縁性バリア膜１０７、保護絶縁膜１１７、及び第２ハードマスク膜１１５はＳｉＮ膜で同一材料として抵抗変化素子の周囲を一体化し保護することで、界面の密着性が向上し、吸湿性や耐水性、酸素脱離耐性を向上でき、素子の歩留まりと信頼性を向上することができる。
【００７５】
次に、保護絶縁膜１１７上に、例えばプラズマＣＶＤ法を用いて第３層間絶縁膜１１８を堆積する（図９（ｍ））。第３層間絶縁膜１１８は、例えば、膜厚５００ｎｍのシリコン酸化膜とすることができる。
【００７６】
次に、ＣＭＰを用いて、第３層間絶縁膜１１８を平坦化する（図９（ｎ））。第３層間絶縁膜１１８の平坦化では、第３層間絶縁膜１１８の頂面から約３５０ｎｍを削り取り、残膜を約１５０ｎｍとすることができる。このとき、第３層間絶縁膜１１８のＣＭＰでは、一般的な、コロイダルシリカ、あるいはセリア系のスラリーを用いて研磨することができる。
【００７７】
次に、第３層間絶縁膜１１８上に、エッチングストッパ膜１１９（例えば、ＳｉＮ膜、膜厚５０ｎｍ）、第４層間絶縁膜１２０（例えば、ＳｉＯ２膜、膜厚３００ｎｍ）をこの順に堆積する（図１０（ｏ））。エッチングストッパ膜１１９は、例えば、膜厚５０ｎｍのＳｉＮ膜とすることができる。第４層間絶縁膜１２０は、例えば、膜厚３００ｎｍのＳｉＯ２膜とすることができる。である。エッチングストッパ膜１１９及び第４層間絶縁膜１２０は、プラズマＣＶＤ法を用いて堆積することができる。
【００７８】
次に、デュアルダマシン法のビアファースト法を用いて、第２配線１２４、及びプラグ１２３を形成する。まず、第４層間絶縁膜１２０上に、図７に示したプラグ１２３用の第３開口部１２５を形成するためのフォトレジスト（不図示）を形成する。その後、当該フォトレジストをマスクとして例えばドライエッチングすることにより、第４層間絶縁膜１２０、エッチングストッパ膜１１９、第３層間絶縁膜１１８、保護絶縁膜１１７、及び第３ハードマスク膜１１６に、第３開口部１２５を形成する。その後、酸素プラズマアッシングと有機剥離を行うことにより、フォトレジストを除去する（図１０（ｐ））。ドライエッチングにおいては、エッチング条件と時間を調節することで、第３開口部１２５の底を第２ハードマスク膜１１５上またはその内部とすることができる。次に、第４層間絶縁膜１２０上に、第２配線１２４用の第２配線溝１２６を形成するためのフォトレジスト（不図示）を形成する。その後、当該フォトレジストをマスクとして例えばドライエッチングすることにより、第４層間絶縁膜１２０及びエッチングストッパ膜１１９に、第２配線１２４用の配線溝１２６を形成する。その後、酸素プラズマアッシングと有機剥離を行うことにより、フォトレジストを除去する。第３開口部１２５の底には反射防止膜（ＡＲＣ；Anti-Reflection Coating）等を埋め込んでおくことにより、第３開口部１２５の底の突き抜けを防止することができる。第３開口部１２５の底は第２ハードマスク膜１１５によって保護されているため、酸素プラズマアッシングによる酸化ダメージを受けることがない。次に、第３開口部１２５の底の第２ハードマスク膜１１５をエッチングすることで、第３開口部１２５から第２上部電極１１０を露出させる（図１１（ｑ））。
【００７９】
次に、配線溝１２６及び第３開口部１２５内に第２バリアメタル１２２（例えば、Ｔａ、膜厚５ｎｍ）を介して第２配線１２４（例えば、Ｃｕ）及びプラグ１２３（例えば、Ｃｕ）を同時に形成する。次に、第２配線１２４及び第４層間絶縁膜１２０上に絶縁性バリア膜１２１（例えば、ＳｉＮ膜）を堆積する（図１１（ｒ））。第２配線１２４の形成は、下層配線形成と同様のプロセスを用いることができる。このとき、プラグ１２３の底径は、第２絶縁性バリア膜１０７の第１開口部１０７ａの径よりも小さくしておくことが好ましい。例えば、プラグ１２３の底部の直径は２４０ｎｍ、第２絶縁性バリア膜１０７の開口部の直径は４００ｎｍとすることができる。また、第１下部電極１０９と接続する第１配線１０６の幅は、第２絶縁性バリア膜１０７の第１開口部１０７ａの直径よりも大きいことが好ましい。さらに、第２バリアメタル１２２と第２上部電極１１０を同一材料とすることでプラグ１２３と第２上部電極１１０の間の接触抵抗を低減し、素子性能を向上させる（ＯＮ時の抵抗変化層１３２の抵抗を低減させる）ことができるようになる。
【実施例】
【００８０】
［低密度層の形成及び特性測定］
ＮｉＯ膜の表層に、一酸化二窒素を用いた酸化プラズマ処理を施すことにより、ＮｉＯ膜に低密度層を形成した。ＮｉＯ膜は、スパッタリング法により、基板温度３００℃、Ｏ２流量２０ｓｃｃｍ〜３０ｓｃｃｍ、Ａｒ流量２０ｓｃｃｍ、スパッタパワー５００Ｗの条件で堆積し、膜厚を１２ｎｍに設定した。次に、プラズマＣＶＤリアクタにおいて、ＮｉＯ膜に酸化プラズマ処理を施した。酸化プラズマ処理条件は、基板温度３５０℃、Ｎ２Ｏ流量６０ｓｃｃｍ、Ｈｅ流量６００ｓｃｃｍ、全圧２．７Ｔｏｒｒ、プラズマパワー３００Ｗとした。
【００８１】
酸化プラズマ処理を施したＮｉＯ膜と、酸化プラズマ処理を施していないＮｉＯ膜について、Ｘ線反射率（ＸＲＲ）測定により、低密度層の膜厚、密度及び表面粗さを測定した。具体的には、Ｘ線をＮｉＯ膜表面に対し０．１°〜５°の角度で入射させ、反射Ｘ線の強度を検出して得られる反射率データとシミュレーションモデルを比較することで、ＮｉＯ膜の膜厚、密度及び表面粗さを測定した。また、抵抗変化層における低密度層の密度及び高密度層の密度についても同様に測定した。図１２〜図１５に、酸化プラズマ処理条件に対するＮｉＯ膜の低密度層の特性を示すグラフを示す。
【００８２】
図１２は、酸素流量及び酸化プラズマ処理時間に対する低密度層の層厚変化を示すグラフである。図１２によれば、Ｎ２Ｏプラズマ処理により、ＮｉＯ膜中に酸素原子が取り込まれ、酸素流量及び酸化プラズマ処理時間に応じて２ｎｍ〜８ｎｍの低密度層が形成された。
【００８３】
図１３は、酸素流量及び酸化プラズマ処理時間に対する低密度層の密度変化を示すグラフである。なお、酸化プラズマ処理無しの場合、低密度層は存在せず、ＮｉＯ膜自体の密度を示している。図１３によれば、ＮｉＯ膜成膜時の当初密度は５．５ｇ／ｃｍ３〜６．７ｇ／ｃｍ３であったのに対し、酸化プラズマ処理後の密度は３．８ｇ／ｃｍ３〜５．０ｇ／ｃｍ３へと大きく低減していることが分かる。これは、Ｎ２Ｏプラズマ処理によりＮｉＯ層中へ酸素原子が拡散することで表面付近を酸化したためであると考えられる。
【００８４】
図１４は、酸素流量及び酸化プラズマ処理時間に対する低密度層の表面粗さ変化を示すグラフである。なお、酸化プラズマ処理無しの場合、低密度層は存在せず、ＮｉＯ膜自体の表面粗さを示している。図１４によれば、Ｎ２Ｏプラズマ処理によってＮｉＯ低密度層の表面粗さが例えば０．４ｎｍまで低減していることが分かる。これは、Ｎ２Ｏプラズマ処理によりＮｉＯ層表面が低密度化するとともに、表面原子拡散が活性化されたためであると考えられる。
【００８５】
図１５は、酸素流量及び酸化プラズマ処理時間に対する低密度層の密度変化及び高密度層の密度変化を示すグラフである。図１５によれば、Ｏ２流量が３０ｓｃｃｍのとき、低密度層と高密度層の差が小さくなっているが、このときであっても高密度層と低密度層の密度差は０．５ｇ／ｃｍ３以上あった。これにより、抵抗変化層において、酸化プラズマによって密度の異なる層が形成されていることが分かる。
【００８６】
［電流電圧特性の測定］
抵抗変化素子の電流電圧特性を測定した。図１６及び図１７に、電流電圧特性を示すグラフを示す。測定に使用した抵抗変化素子は、第１実施形態に係る抵抗変化素子であり、抵抗変化層としてＮｉＯ膜を用いている。ＮｉＯ膜の形成条件は、Ｏ２流量を２５ｓｃｃｍとした以外は前記条件と同一である。酸化プラズマ処理は、処理時間を３００秒とした以外は前記条件と同一である。第１電極及び第２電極としては、Ｒｕを用いた。比較対照として、低密度層を有しない（酸化プラズマ処理を施していない）抵抗変化素子についても同様の測定を実施した。図１６は、酸化プラズマ処理を行った場合（実線）及び酸化プラズマ処理を行わなかった場合（破線）の抵抗変化素子の電流電圧特性図である。図１６によれば、低密度層を設けていない場合（すなわち酸化プラズマ処理を行わなかった場合）のフォーミング電圧は３Ｖを中心に±１Ｖのばらつきを示しているのに対して、低密度層を設けた場合（すなわち酸化プラズマ処理を行った場合）にはフォーミング電圧を約１．５Ｖまで低下させることができた。これは、Ｎ２Ｏプラズマ処理によりＮｉ欠損密度が増加したことによるものと考えられる。また、図１７は、抵抗変化素子ごとのフォーミング電圧の分布図である。図１７によれば、本発明の抵抗変化素子においては、フォーミング電圧のばらつきは±０．５Ｖ以下であり、動作電圧ばらつきが改善できていることが分かる。これは、Ｎ２Ｏプラズマ処理によりＮｉＯ層の表面粗さが低減したことが反映されているためであると考えられる。
【００８７】
本発明の抵抗変化素子及びその製造方法、並びに半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【００８８】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【産業上の利用可能性】
【００８９】
上記においては、ＣＭＯＳ回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の配線上部に抵抗変化素子を形成する例について説明したが、本発明はそれに限定されるものではなく、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＦＲＡＭ（Ferro-Electric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、あるいはそれらを同時に掲載したボードやパッケージの配線上へも適用することができる。また、本発明は半導体装置と、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ等との接合にも適用することができる。また、本発明ではスイッチ機能での実施形態を中心に説明したが、不揮発性と抵抗変化特性の双方を利用したメモリ素子などに用いることもできる。
【００９０】
（付記１）
第１電極と、
前記第１電極に接し、電圧の印加により抵抗が変化する抵抗変化層と、
前記抵抗変化層に接する第２電極と、を備え、
前記抵抗変化層は、高密度層と、前記高密度層より低密度の低密度層を有することを特徴とする抵抗変化素子。
【００９１】
（付記２）
前記高密度層は、前記第１電極に接し、
前記低密度層は、前記第２電極に接することを特徴とする付記１に記載の抵抗変化素子。
【００９２】
（付記３）
前記抵抗変化層は、ニッケル、チタン、ジルコニウム、ハフニウム、鉄、マンガン、及びコバルトの群から選択される少なくとも１種類の金属の酸化物を含有することを特徴とする付記１又は２に記載の抵抗変化素子。
【００９３】
（付記４）
前記高密度層及び前記低密度層は、ニッケル酸化物を含有し、
前記高密度層の密度は、５ｇ／ｃｍ３以上７ｇ／ｃｍ３以下であり、
前記低密度層の密度は、４ｇ／ｃｍ３以上５ｇ／ｃｍ３未満であることを特徴とする付記１〜３のいずれか一項に記載の抵抗変化素子。
【００９４】
（付記５）
前記高密度層の密度は、前記低密度層の密度より０．５ｇ／ｃｍ３以上高いことを特徴とする付記４に記載の抵抗変化素子。
【００９５】
（付記６）
第１電極と、
前記第１電極に接し、電圧の印加により抵抗が変化する抵抗変化層と、
前記抵抗変化層に接する第２電極と、を備え、
前記第２電極と接する前記抵抗変化層の表層は酸化プラズマ処理されていることを特徴とする抵抗変化素子。
【００９６】
（付記７）
第１電極を形成する工程と、
電圧の印加により抵抗が変化する抵抗変化層を前記第１電極に接するように形成する工程と、
前記抵抗変化層の一部を低密度化する工程と、
前記抵抗変化層の低密度化した領域に接するように第２電極を形成する工程と、を含むことを特徴とする抵抗変化素子の製造方法。
【００９７】
（付記８）
前記抵抗変化層の一部を低密度化する工程において、
前記抵抗変化層の表層を酸化プラズマ処理により前記抵抗変化層の一部を低密度化することを特徴とする付記７に記載の抵抗変化素子の製造方法。
【００９８】
（付記９）
前記酸化プラズマ処理は、酸化ガス及び不活性ガスを含むガスを使用することを特徴とする付記８に記載の抵抗変化素子の製造方法。
【００９９】
（付記１０）
前記酸化ガスは一酸化二窒素であり、
前記不活性ガスはヘリウムであることを特徴とする付記９に記載の抵抗変化素子の製造方法。
【０１００】
（付記１１）
前記酸化プラズマ処理において、被処理体を２００℃〜４００℃に加熱することを特徴とする付記８〜１０のいずれか一項に記載の抵抗変化素子の製造方法。
【０１０１】
（付記１２）
前記抵抗変化層は、ニッケル、チタン、ジルコニウム、ハフニウム、鉄、マンガン、及びコバルトの群から選択される少なくとも１種類の金属の酸化物を用いて形成することを特徴とする付記７〜１１のいずれか一項に記載の抵抗変化素子の製造方法。
【０１０２】
（付記１３）
付記１〜６のいずれか一項に記載の抵抗変化素子を備えることを特徴とする半導体装置。
【０１０３】
（付記１４）
付記７〜１２のいずれか一項に記載の抵抗変化素子の製造工程を含むことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１０４】
１０          抵抗変化素子
１１          第１電極
１２          高密度層
１３          低密度層
１４          第２電極
１５          抵抗変化層
３０          抵抗変化素子
３１          第１電極
３２          抵抗変化層
３３          第２電極
１００，２００        半導体装置
１０１        半導体基板
１０２        第１層間絶縁膜
１０３        第１絶縁性バリア膜
１０４        第２層間絶縁膜
１０５        第１バリアメタル
１０６        第１配線
１０７        第１絶縁性バリア膜
１０７ａ      第２開口部
１０８        第１ハードマスク膜
１０８ａ      第１開口部
１０９        第１下部電極
１１０        第２下部電極
１１１        高密度層
１１２        低密度層
１１３        第１上部電極
１１４        第２上部電極
１１５        第２ハードマスク膜
１１６        第３ハードマスク膜
１１７        保護絶縁膜
１１８        第３層間絶縁膜
１１９        エッチングストッパ膜
１２０        第４層間絶縁膜
１２１        第３絶縁性バリア膜
１２２        第２バリアメタル
１２３        プラグ
１２４        第２配線
１２５        第３開口部
１２６        第２配線溝
１３１        下部電極
１３２        抵抗変化層
１３３        上部電極
２０１        第１不純物拡散領域
２０２        第２不純物拡散領域
２０３        ゲート絶縁膜
２０４        ゲート電極
２０５        コンタクト
２０６        第３配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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