(57)【要約】      （修正有）【課題】低電圧動作でも、センスアンプに対する読み出し／書き込み時のノイズマージンを確保する。【解決手段】センシングされたメモリセルのデータを保持するセンスアンプと、複数のセンスアンプと一つのデータバスとをアドレスによって選択的に導通接続する複数のトランジスタと、一つのデータバスに接続するライトアンプと、第１の動作（リード）モードにおいて、メモリセルのデータを外部へ出力し、第２の動作（ライト）モードにおいて、外部から供給されたデータをセンスアンプへ出力する外部端子と、前記導通接続すべき第１のトランジスタのゲート電極ＹＳに、第１の動作モード時に、第１のトランジスタが第１のインピーダンス値となるように第１の電位（ＶＤＤＬ）を供給し、第２の動作モード時に、第１のトランジスタが第１のインピーダンス値よりも絶対値で低い第２のインピーダンス値となるように第２の電位（ＶＤＤＨ）を供給する制御回路を備える。【選択図】図５
2011170942.tif 000002
【特許請求の範囲】
【請求項１】
センシングされたメモリセルのデータを揮発的に保持するセンスアンプと、
複数の前記センスアンプと一つのデータバスとをそれぞれアドレスによって選択的に電気的に導通接続する複数のトランジスタと、
前記一つのデータバスに接続するライトアンプと、
第１の動作モードにおいて、前記メモリセルのデータを、前記センスアンプ、前記トランジスタ、及び前記一つのデータバスを介して、半導体装置の外部へ出力し、並びに、第２の動作モードにおいて、前記外部から供給されたデータを入力し、前記ライトアンプ、前記一つのデータバス、及び前記トランジスタを介して前記センスアンプへ出力する外部端子と、
前記アドレスによって前記導通接続すべき第１の前記トランジスタのゲート電極に、前記第１の動作モードと前記第２の動作モードにおいて異なる電位を供給する制御回路と、
を備え、
前記制御回路は、
前記第１の動作モード時に、前記第１のトランジスタが第１のインピーダンス値となるように第１の電位を前記第１のトランジスタのゲート電極に供給し、
前記第２の動作モード時に、前記第１のトランジスタが前記第１のインピーダンス値よりも絶対値で低い第２のインピーダンス値となるように第２の電位を前記第１のトランジスタのゲート電極に供給する、半導体装置。
【請求項２】
前記制御回路は、
供給される前記アドレスをデコーディングするデコーダと、
前記第１及び前記第２の動作モードにそれぞれ対応する前記第１及び前記第２の電位を選択的に前記デコーダに供給する第１及び第２のスイッチと、
を含む、請求項１の半導体装置。
【請求項３】
前記デコーダは、
前記アドレスが供給される論理回路と、
前記第１のトランジスタのゲート電極と前記論理回路の出力ノードとの間に接続し、前記第１と第２のスイッチのいずれか一方から対応する前記第１と第２の電位が電源として供給されるドライバと、
を含む、請求項２の半導体装置。
【請求項４】
更に、前記第２の動作モード時に、前記外部から前記外部端子を介して供給されるデータを前記センスアンプに出力しないマスクモードを有し、
前記制御回路は、前記マスクモードが宣言された前記第１のトランジスタのゲート電極に、前記第２のインピーダンス値よりも絶対値で高い第３のインピーダンス値となるように前記第２の電位未満の第３の電位を供給する、請求項１の半導体装置。
【請求項５】
前記第３の電位は、前記第１の電位である、請求項４の半導体装置。
【請求項６】
前記第３の電位は前記第１の電位よりも低い電位であり、前記第３のピンピーダンス値は前記第１のインピーダンス値よりも絶対値で高い、請求項４の半導体装置。
【請求項７】
前記制御回路は、
供給される前記アドレスをデコーディングするデコーダと、
前記第１及び第２の動作モードにそれぞれ対応する前記第１及び第２の電位を選択的に前記デコーダに供給する第１及び第２のスイッチ、
を含み、
前記マスクモードが宣言された時、前記第２のスイッチに代えて前記第１のスイッチを選択する、請求項５の半導体装置。
【請求項８】
前記制御回路は、供給される前記アドレスをデコーディングするデコーダと、
前記第１及び第２の動作モードにそれぞれ対応する前記第１及び第２の電位を選択的に前記デコーダに供給する第１及び第２のスイッチと、
を含み、
前記デコーダは、
前記アドレスが供給される論理回路と、
前記論理回路の出力ノードと前記第１のトランジスタのゲート電極に入力と出力がそれぞれ接続され、前記第１及び第２のスイッチのいずれか一方から対応する前記第１及び第２の電位の一方が第１の電源として供給され、前記第３の電位が第２の電源として供給され、前記第１の電源と前記第２の電源とで動作するドライバと、
を含み、
更に、前記制御回路は、前記マスクモードが宣言された時、前記ドライバが前記第３の電位を出力するように制御し、前記第３の電位が前記ゲート電極に印加された前記第１のトランジスタは電気的に非導通に制御される、請求項５の半導体装置。
【請求項９】
前記マスクモードを示すマスク信号が、前記論理回路に供給される、請求項５の半導体装置。
【請求項１０】
前記マスクモードが宣言された前記ライトアンプは、非活性に制御される、請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
更に、それぞれが、複数の前記メモリセルを有し、
前記外部から前記外部端子を介して供給される時系列的に連続する複数のデータを、それぞれ対応する複数の前記ライトアンプ、複数の前記データバス、及び複数の前記センスアンプを介して順に格納する複数のメモリブロックと、
前記第２の動作モード時に、前記外部から前記外部端子を介して供給されるデータを前記センスアンプに出力しないマスクモードと、
前記マスクモードを示すマスク信号と、
を有し、
前記制御回路は、それぞれが、同一の前記アドレスが供給され、前記複数のメモリブロックにそれぞれ対応する複数の前記マスクモード信号によって、前記複数のメモリブロックにそれぞれ対応する複数の前記第１のトランジスタのゲート電極に、前記第１及び第２の電位のいずれか一方を供給する複数のデコーダを有する、請求項２の半導体装置。
【請求項１２】
前記メモリセルは、前記外部から供給されたデータを前記センスアンプを介して揮発的に記憶する、請求項１の半導体装置。
【請求項１３】
更に、前記メモリセルと前記センスアンプとの間を接続するビット線を備え、
前記センスアンプは、前記メモリセルの情報を前記センシングする機能を含む、請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記センスアンプは、それぞれが、互いに異なる導電型の複数のトランジスタで構成された第１及び第２の相補型トランジスタを含み、前記第１及び第２の相補型トランジスタの入力ノードと出力ノードが互いにクロスカップルに接続されている、請求項１、１２、１３のいずれか一項に記載の半導体装置。
【請求項１５】
複数のデータをそれぞれ記憶する複数のメモリセルと、
センシングされた前記複数のデータを揮発的に保持する複数のセンスアンプと、
前記複数のセンスアンプにそれぞれ対応し、前記複数のデータを半導体装置の外部と入出力する複数の外部端子側に関連する複数のデータバスと、
ゲート電極を有し、前記ゲート電極に印加される電圧に応じて、前記複数のセンスアンプと前記複数のデータバスとの電気的な接続をそれぞれ制御する複数のトランジスタと、
前記複数のデータバスにそれぞれ対応して設けられ、前記外部端子から供給されたデータを前記データとして前記データバス及び前記センスアンプを介して前記メモリセルに書き込む複数のライトアンプと、
アドレスによって前記電気的な接続をすべき前記トランジスタのゲート電極に電位を供給する制御回路と、
を備え、
前記制御回路は、前記センスアンプが揮発的に保持するデータを前記データバスに転送する第１の動作モードにおいて、選択された前記トランジスタのゲート電極に第１の前記電位を印加して前記トランジスタを導通させ、
前記ライトアンプから前記データバスを介して前記センスアンプが揮発的に保持するデータを書き換える第２の動作モードにおいて、選択された前記トランジスタのゲート電極へ前記第１の電位よりも高い第２の前記電位を印加して前記トランジスタを導通させる、半導体装置。
【請求項１６】
前記制御回路は、
出力端子が対応する前記トランジスタのゲート電極に接続され、入力端子に供給されるアドレス信号が予め定められたアドレスのときに前記トランジスタを選択的に活性化させるデコーダと、
前記第１の電位及び前記第２の電位にそれぞれ対応し、前記デコーダに電源を供給する第１の電源及び第２の電源と、
前記デコーダと、前記第１及び第２の電源との間にそれぞれ接続される第１及び第２のスイッチと、
を含み、
前記第１のスイッチは、前記第１の動作モード時に電気的に導通し、
前記第２のスイッチは、前記第２の動作モード時に電気的に導通する、請求項１５の半導体装置。
【請求項１７】
前記デコーダは、
前記アドレス信号が予め定められたアドレスのとき、第１の論理レベルを出力する論理回路と、
前記第１及び第２の電位よりも低い電位である低電位電源と前記出力端子間に接続され、前記論理回路の出力をゲート電極に受け、前記論理回路の出力が第１の論理レベルのとき導通する第１のトランジスタと、
前記出力端子と第１のノード間に接続され、前記論理回路の出力をゲート電極に受け、前記論理回路の出力が第２の論理レベルのとき導通する第２のトランジスタと、
を含み、
前記第１のスイッチは、前記第１のノードと前記第１の電源間に接続され、前記第１の動作モード時に電気的に導通し、
前記第２のスイッチは、前記第１のノードと前記第２の電源間に接続され、前記第２の動作モード時に導通する、請求項１６の半導体装置。
【請求項１８】
更に、前記第２の動作モード時に、前記複数のライトアンプのうち活性化させるライトアンプと非活性化させるライトアンプとを選択するマスクモード、及び、前記マスクモードを示すマスク信号を有し、
前記制御回路は、前記マスク信号によって、非活性化された前記ライトアンプに対応する前記デコーダを非活性とし、対応する前記トランジスタを非導通にする、請求項１６の半導体装置。
【請求項１９】
前記マスク信号が、前記デコーダに、前記アドレス信号とともに入力され、
前記デコーダは、前記マスク信号の活性化時、前記アドレス信号の論理にかかわらず、対応する前記トランジスタを非導通とする信号を前記出力端子から出力する、請求項１８の半導体装置。
【請求項２０】
前記制御回路は、
前記第１及び第２のスイッチを制御する信号を生成する第２の制御回路を含み、
前記第２の制御回路には、前記マスクモードを示すマスク信号、及び、前記第１と第２の動作モードを示す信号が入力され、
前記第２の制御回路は、前記マスク信号の活性化時、前記第１と第２の動作モードを示す信号の論理によらず、前記第１のスイッチを導通とし、且つ前記第２のスイッチを非導通とする信号を出力する、請求項１８の半導体装置。
【請求項２１】
前記複数のライトアンプにそれぞれ対応し、同一のアドレスが入力される複数の前記デコーダを有し、
前記複数のデコーダは、それぞれ対応する複数の前記マスク信号によって、活性と非活性に個別に制御される、請求項１８又は１９の半導体装置。
【請求項２２】
更に、それぞれが、前記複数のメモリセルを有し、前記外部から供給される時系列的に連続する複数の書き込みデータをそれぞれ対応する前記複数のライトアンプ、前記複数のデータバス、及び前記複数のセンスアンプを介して、順に格納する複数のメモリブロックを有し、
前記活性と非活性に個別に制御される複数のデコーダは、それぞれ前記複数のメモリブロックに配置される、請求項２０の半導体装置。
【請求項２３】
前記メモリセルは、前記外部端子から供給されたデータを揮発的に記憶する、請求項１５の半導体装置。
【請求項２４】
更に、前記メモリセルと前記センスアンプとの間を接続するビット線を備え、
前記センスアンプは、前記メモリセルの情報を前記センシングする機能を含む、請求項１５又は２３の半導体装置。
【請求項２５】
前記センスアンプは、それぞれが、互いに異なる導電型の複数のトランジスタで構成された第１及び第２の相補型トランジスタを含み、前記第１及び第２の相補型トランジスタの入力ノードと出力ノードが、互いにクロスカップルに接続される、請求項１５、２３、２４のいずれか一項に記載の半導体装置。
【請求項２６】
請求項１乃至２５のいずれか一項に記載の半導体装置と、システムバスで接続されるコントローラ及び周辺装置を備えたデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば、記憶機能を有する半導体装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：スタティックランダムアクセスメモリ）または、データ保持にリフレッシュ動作を必要とするＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ダイナミックランダムアクセスメモリ）等の揮発性の半導体メモリや、不揮発性の半導体メモリに用いられるセンスアンプには、一般に、ＣＭＯＳクロスラッチを用いたダイナミックラッチ回路が使われている。カラムアドレスで選択されたセンスアンプからコモンデータ線（ＣＤＬ、／ＣＤＬ）にデータを選択的に読み出す際、及び、コモンデータ線からデータを選択的に書き込む際には、選択されたカラムスイッチが電気的に導通状態に設定される。このカラムスイッチは、カラムデコーダの出力であるカラム選択信号ＹＳをゲートに入力するｎＭＯＳトランジスタからなる。以下、発明の背景として、センスアンプ、カラムスイッチについて概説しておく。
【０００３】
＜センスアンプ１＞
ＣＭＯＳクロスラッチを用いたセンスアンプ（ＳＡ）は、本発明の実施例の説明で参照される図４に示すように、第１のコモンソース線ＮＣＳにソースが共通接続されたｎＭＯＳトランジスタ４３、４４と、第２のコモンソース線ＰＣＳにソースが共通接続され、ドレインがｎＭＯＳトランジスタ４３、４４のドレインにそれぞれ接続されたｐＭＯＳトランジスタ４５、４６を備え、ｎＭＯＳトランジスタ４４のゲートとｐＭＯＳトランジスタ４６のゲートは、ｎＭＯＳトランジスタ４３のドレインとｐＭＯＳトランジスタ４５のドレインの接続点であるビット線ペア（対）ＢＬ、／ＢＬの一方ＢＬに接続され、ｎＭＯＳトランジスタ４３のゲートとｐＭＯＳトランジスタ４５のゲートは、ｎＭＯＳトランジスタ４４のドレインとｐＭＯＳトランジスタ４６のドレインの接続点であるビット線ペアの他方／ＢＬに接続されている。例えばメモリセルデータの読み出し時、ビット線ペアの一方ＢＬがＨｉｇｈ電位、他方／ＢＬがＬｏｗ電位のとき、ｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５が導通（オン）し、ｐＭＯＳトランジスタ４６及びｎＭＯＳトランジスタ４３が非導通（オフ）となり、ビット線ペアの一方ＢＬを第２のコモンソース線ＰＣＳの電位、ビット線ペアの他方／ＢＬを第１のコモンソース線ＮＣＳの電位とする（すなわちビット線ペアＢＬ、／ＢＬ間の差電位を増幅しラッチする）。ビット線ペアの一方ＢＬがＬｏｗ電位、ビット線ペアの他方／ＢＬがＨｉｇｈ電位のとき、ｐＭＯＳトランジスタ４６及びｎＭＯＳトランジスタ４３が導通し、ｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５が非導通となり、ビット線ペアの他方／ＢＬを第２のコモンソース線ＰＣＳの電位、ビット線ペアの一方ＢＬを第１のコモンソース線ＮＣＳの電位とする（すなわち、ビット線ペアＢＬ、／ＢＬ間の差電位を増幅しラッチする）。
【０００４】
＜センスアンプ２＞
センスアンプ１のその他の例として、メモリセルの情報をセンシング回路（不図示）によってセンシングし、そのセンシングされたデータを揮発的に保持するラッチ回路（不図示）がある。この場合、ラッチ回路に前記センシング能力があるか否かは、問わない。このラッチ回路も本願においては、センスアンプと呼ぶことがある。
【０００５】
＜カラムスイッチ＞
ｎＭＯＳカラムスイッチ（ＣＳＷ）は、図４に示すように、ビット線ＢＬにソースが接続されゲートがカラム選択信号ＹＳに接続されドレインがコモンデータ線ＣＤＬに接続されたｎＭＯＳトランジスタ４１と、ビット線／ＢＬにソースが接続されゲートがカラム選択信号ＹＳに接続されドレインがコモンデータ線／ＣＤＬに接続されたｎＭＯＳトランジスタ４２と、を、センスアンプＳＡに対応させて備えている。後述されるように、１対コモンデータ線ペアＣＤＬ、／ＣＤＬが、複数組のビット線ペアに対して共通に設けられ、センスアンプ（ＳＡ）は選択されたカラムスイッチ（ＣＳＷ）を介してデータ線ペアＣＤＬ、／ＣＤＬに接続される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１６２１７０公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
＜半導体加工の微細化の進展、低電圧化により顕在化した課題＞
ＭＯＳトランジスタの微細化の進展に伴い、センスアンプを構成するＣＭＯＳクロスラッチ、及び、ｎＭＯＳカラムスイッチを構成するトランジスタの閾値（Ｖｔ）のランダムバラツキが増大する。このため、ｎＭＯＳカラムスイッチが導通（オン）した際、センスアンプがセンシングされたデータを揮発的に保持する能力に対するノイズマージンが減少する。
【０００８】
図４を参照して説明すると、例えばコモンデータ線ペアＣＤＬ、／ＣＤＬがともにＨｉｇｈ電位にプリチャージ・イコライズされており、メモリセルデータが読み出されたビット線ペアの一方ＢＬがＨｉｇｈ電位、他方／ＢＬがＬｏｗ電位の状態で、カラムスイッチＣＳＷを構成するｎＭＯＳトランジスタ４１、４２が導通すると、ビット線ＢＬとコモンデータ線ＣＤＬ、ビット線／ＢＬとコモンデータ線／ＣＤＬとがそれぞれ通電する。プリチャージ電位（Ｈｉｇｈ電位）のコモンデータ線／ＣＤＬとＬｏｗ電位のビット線／ＢＬとの間で電荷再分配が生じ、コモンデータ線の容量（寄生）の方がビット線の容量（寄生）よりも大きいため、ビット線／ＢＬの電位はＬｏｗ電位から浮き上がる。ｎＭＯＳトランジスタ４３の閾値電圧（Ｖｔ）が低い方にばらついている場合、ビット線／ＢＬの電位がｎＭＯＳトランジスタ４３の閾値（Ｖｔ）電圧を上回ると、それまで非導通状態（オフ状態）であったｎＭＯＳトランジスタ４３は導通状態（オン状態）となり、ビット線ＢＬをＨｉｇｈ電位からＬｏｗ電位側に引き下げる。この結果、ｐＭＯＳトランジスタ４６が非導通状態から導通状態となり、／ＢＬをＨｉｇｈ電位とする。また導通状態のｎＭＯＳトランジスタ４４及びｐＭＯＳトランジスタ４５は非導通状態となり、センスアンプ（ＳＡ）の保持データの反転が生じ得る。
【０００９】
微細化の進展、及び低電圧化に伴い、センスアンプの動作電圧が低下すると、センスアンプのノイズマージンはさらに減少することになる。
【００１０】
この結果、読み出し時のコモンデータ線の信号量の確保と、書き込み時の書き込み速度の高速化を両立させることが困難になりつつある。
【００１１】
具体的には、例えば書き込み時の書き込み速度の高速化を図るには、コモンデータ線上の書き込みデータとは反対の情報を有するメモリセルの情報に対応したデータを保持するセンスアンプを高速に反転させる手段、制御方法が必要とされる。しかし他方で、その手段または制御手法によるセンスアンプの反転の高速化は、読み出し時に当該センスアンプの保持データがノイズ等によって容易に反転してしまい、低電圧で動作するセンスアンプのノイズマージンの減少を招く結果となるという具合である。つまり、それらの手段または制御方法は、諸刃の剣である。
【００１２】
＜特許文献１の開示内容＞
なお、本件出願人による先行技術文献サーチでサーチされた特許文献１には、クロック信号に応答して制御信号を発生するクロックバッファと、読出時は、前記制御信号及びカラムアドレス信号を制御するカラムアドレスイネーブル信号に応答してカラム選択制御信号を発生し、書込時は、前記制御信号、前記カラムアドレスイネーブル信号及び書込制御信号に応答して前記読出時に発生するカラム選択制御信号より所定の時間だけ遅延したカラム選択制御信号を発生するカラム選択信号制御器と、前記カラム選択制御信号及びカラムアドレス信号に応答してカラム選択信号を発生するカラムデコーダと、前記カラム選択信号に応答して、外部から入力されるデータをセンスアンプに伝達する他、センスアンプから出力されるデータを外部に伝達するカラム選択ゲートと、を備えた半導体メモリ装置が開示されている。特許文献１では、読み出し時と書き込み時で、ＹＳ信号の活性化タイミングを変え、書き込み時の方が読み出し時よりも遅れてＹＳ信号を活性化するように制御する。この結果、実質的な書き込み時間を長くすることができ、書き込み動作マージンが向上する。
【００１３】
＜関連技術の分析＞。
上記特許文献１の構成を用いても、低電圧で動作するセンスアンプにおける読み出し時のノイズマージンの減少は解決できない。
【００１４】
また、前述したように、半導体の微細化、動作電圧の低電圧化により、読み出し時のセンスアンプのノイズマージンの確保と、書き込み時の書き込み速度の高速化を両立させることは困難となりつつある。
【課題を解決するための手段】
【００１５】
本発明は、上記問題点の少なくとも１つの解決を図るものであり、以下の構成を有する。
【００１６】
本発明によれば、１つの側面（アスペクト）において、センシングされたメモリセルのデータを揮発的には保持するセンスアンプと、複数の前記センスアンプと一つのデータバスとをそれぞれアドレスによって選択的に電気的に導通接続する複数のトランジスタと、前記一つのデータバスに接続するライトアンプ（ライトドライバ）と、第１の動作（リード）モードにおいて、前記メモリセルのデータを前記センスアンプ、前記トランジスタ及び前記一つのデータバスを介して外部へ出力し、並びに第２の動作（ライト）モードにおいて、前記外部から供給されたデータを前記ライトアンプ、前記一つのデータバス及び前記トランジスタを介して前記センスアンプへ出力する外部端子と、前記アドレスによって前記導通接続すべき第１の前記トランジスタのゲート電極に、前記第１と第２の動作モードにおいて異なる電位を供給する制御回路と、を備え、前記制御回路は、前記第１の動作モード時に、前記第１のトランジスタが第１のインピーダンス値となるように第１の電位をそのゲート電極に供給し、前記第２の動作モード時に、前記第１のトランジスタが前記第１のインピーダンス値よりも絶対値で低い第２のインピーダンス値となるように第２の電位をそのゲート電極に供給する、半導体装置が提供される。
【００１７】
また、本発明によれば、別の側面において、複数のデータをそれぞれ記憶する複数のメモリセルと、センシングされた前記複数のデータを揮発的に保持する複数のセンスアンプと、前記複数のセンスアンプにそれぞれ対応し、前記複数のデータを半導体装置の外部と入出力する複数の外部端子側に関連する複数のデータバスと、ゲート電極を有し、前記ゲート電極に印加される電圧に応じて、前記複数のセンスアンプと前記複数のデータバスとの電気的な接続をそれぞれ制御する複数のトランジスタと、前記複数のデータバスにそれぞれ対応して設けられ、前記外部端子から供給されたデータを前記データとして前記データバス及び前記センスアンプを介して前記メモリセルに書き込む複数のライトアンプと、制御回路と、を備え、前記制御回路は、前記センスアンプが揮発的に保持するデータを前記データバスに転送する第１の動作モードにおいて、選択された前記トランジスタのゲート電極へ第１の電位を印加して前記トランジスタを導通させ、前記ライトアンプから前記データバスを介して前記センスアンプが揮発的に保持するデータを書き換える第２の動作モードにおいて、選択された前記トランジスタのゲート電極へ前記第１の電位よりも高い第２の電位を印加して前記トランジスタを導通させる、半導体装置が提供される。
【発明の効果】
【００１８】
本発明によれば、センスアンプにおける読み出し時のノイズマージンの減少を抑制する。
【００１９】
また、本発明によれば、読み出し時のセンスアンプのノイズマージンの確保と、書き込み時の書き込み速度の高速化を両立させることを実現可能としている。
【図面の簡単な説明】
【００２０】
【図１】本発明が適用される半導体メモリの構成を示す図である。
【図２】本発明が適用されるＤＲＡＭ等の半導体メモリの要部構成を示す図である。
【図３】図２におけるデータパス接続関係を示す図である。
【図４】図３におけるセンスアンプとカラムスイッチの回路構成を示す図である
【図５】本発明の第１の実施例におけるカラムデコーダ回路の構成を示す図である。
【図６】本発明の第１の実施例における読出し／書き込み動作波形を示す図である。
【図７】本発明の第２の実施例におけるデータマスク時動作波形とカラムデコーダ回路の構成を示す図である。
【図８】本発明の第２の実施例の第１変形例におけるカラムデコーダ回路の構成を示す図である。
【図９】本発明の第２の実施例の第２変形例におけるライトドライバの構成を示す図である。
【図１０】本発明の第３の実施例のシステム構成を示す図である。
【発明を実施するための形態】
【００２１】
本発明の課題を解決する本発明の好ましい態様（Ｐｒｅｆｅｒｒｅｄ  Ｍｏｄｅｓ）の代表的な一例は、以下に示される。但し、本願の請求内容はこの好ましい態様に限られず、本願の請求項に記載の内容であることは言うまでもない。本発明の好ましい態様（Ｐｒｅｆｅｒｒｅｄ  Ｍｏｄｅｓ）の一つによれば、センスアンプ（ＳＡ）とデータバス（コモンデータ線ＣＤＬ、／ＣＤＬ）を選択的に接続するカラムスイッチ（ＣＳＷ）のゲート端子の電圧（選択されたカラム選択信号ＹＳの電圧）として、読み出し（リード）時と書き込み（ライト）時とで、互いに異なる電圧が印加されるように制御する回路（図５参照）を備える。尚、前記センスアンプの定義は、センシングされたデータを揮発的に保持する回路（前述したセンスアンプ１またはセンスアンプ２）であればよいことに注意が必要である。
【００２２】
センスアンプ１について、より詳細には、ＳＲＡＭやＤＲＡＭ等を一例として、複数のデータをそれぞれ記憶する複数のメモリセル（ＭＣ）と、前記複数のメモリセルデータをセンシングし揮発的に保持する複数のセンスアンプ（ＳＡ）と、前記複数のセンスアンプ（ＳＡ）にそれぞれ対応する複数のデータバス（コモンデータ線ペアＣＤＬ、／ＣＤＬ）と、ゲート電極を有し、前記ゲート電極に印加される電圧に応じて、前記複数のセンスアンプ（ＳＡ）と前記複数のデータバス（コモンデータ線ペアＣＤＬ、／ＣＤＬ）との電気的な接続をそれぞれ制御する複数のトランジスタ（図４のカラムスイッチＣＳＷ）と、前記複数のデータバスにそれぞれ対応して設けられ、外部からのデータを前記データとして前記センスアンプを介して前記複数のメモリセルに書き込む複数のライトアンプ（図９のライトドライバＷＤ）と、を備え、前記センスアンプ（ＳＡ）が保持するデータを前記データバスに転送する第１の動作モード（読み出しモード）において、選択された前記トランジスタ（カラムスイッチＣＳＷ）のゲート電極へ第１の電位（ＶＤＤＬ）を印加し、前記ライトアンプ（図９のＷＤ）から前記データバスを介して、前記センスアンプ（ＳＡ）が保持するデータを書き換える第２の動作モード（書き込みモード）において、選択された前記トランジスタ（カラムスイッチＣＳＷ）のゲート電極へ前記第１の電位よりも高い第２の電位（ＶＤＤＨ）を印加する。
【００２３】
センスアンプ２について、より詳細には、不揮発性の記憶セルを有するフレッシュメモリやＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＰＣＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等を一例として、複数のデータをそれぞれ記憶する複数のメモリセルと、前記複数のメモリセルデータをセンシングする複数のセンシング回路（不図示）、前記複数のセンシング回路のそれぞれの出力を揮発的に保持する複数のセンスアンプ（ラッチ回路）と、前記複数のセンスアンプにそれぞれ対応する複数のデータバスと、ゲート電極を有し、前記ゲート電極に印加される電圧に応じて、前記複数のセンスアンプと前記複数のデータバスとの電気的な接続をそれぞれ制御する複数のトランジスタと、前記複数のデータバスにそれぞれ対応して設けられ、外部からのデータを前記データとして前記センスアンプ（ラッチ回路）に書き込む複数のライトアンプと、を備え、前記センスアンプ（ラッチ回路）が保持するデータを前記データバスに転送する第１の動作モードにおいて、選択された前記トランジスタのゲート電極へ第１の電位を印加し、前記ライトアンプから前記データバスを介して、前記センスアンプ（ラッチ回路）が保持するデータを書き換える第２の動作モードにおいて、選択された前記トランジスタのゲート電極へ前記第１の電位よりも高い第２の電位を印加する。尚、前記センシング回路は、一例として、電流センシングのアンプ形式である。
【００２４】
本発明の一態様によれば、選択されたカラムスイッチのゲート電圧（ＹＳ）を、読み出し時の第１の電圧（図５（Ｂ）のＶＤＤＬ）よりも書き込み時を高い第２の電圧（図５（Ｂ）のＶＤＤＨ）に設定する。このように制御することで、読み出し時にセンスアンプのデータが反転してしまうことを防止しつつ（センスアンプのノイズマージンの減少を解消）、データバスから揮発的にデータを保持するセンスアンプ（ラッチ回路）への書き込み時間の高速化を図ることが可能となる。
【００２５】
また、本発明の一態様によれば、書き込み時に、書き込みデータの一部をマスクして（コモンデータ線に書き込みデータを駆動するライトドライバを電気的に非導通状態（オフ）とし、その出力がハイインピーダンス状態に設定される）、メモリセルにはデータを書き込まないデータマスク機能に対応するため、同時に、マスクされる複数個の書き込みデータに対応するメモリセルを、同一のブロック内に配置し、対応するカラムスイッチが同一のカラム選択信号で制御されるようにする。
【００２６】
そして、本発明の一態様において、書き込み時、マスクされるブロック内のカラムスイッチを選択するカラム選択信号を出力しない。すなわち、マスクされるセンスアンプに対応するカラムスイッチが電気的に導通（オン）しないように制御する（図７（Ｂ）参照）。
【００２７】
あるいは、本発明の一態様においては、マスクされるブロック内のセンスアンプに対応するカラムスイッチを選択するカラム選択信号を読み出し時と同じ第１の電圧（ＶＤＤＬ）に設定するようにしてもよい（図８（Ａ）、（Ｂ）参照）。
【００２８】
あるいは、本発明の一態様においては、マスクされるセンスアンプに対応する前記コモンデータ線がフローテイング状態となるように制御してもよい（図９参照）。
【００２９】
このように、本発明による半導体装置においては、メモリセルから読み出された情報をラッチするセンスアンプと、コモンデータ線と、前記センスアンプと前記コモンデータ線とを選択的に接続するカラムスイッチ（ＭＯＳスイッチ）を備えたメモリ回路を含み、前記カラムスイッチのゲート電圧を読み出し時に第１の電圧（ＶＤＤＬ）に設定し、書き込み時には前記第１の電圧と異なる第２の電圧（ＶＤＤＨ）に設定するように制御する。
【００３０】
本発明において、カラムスイッチはｎＭＯＳトランジスタで構成される場合、前記第１の電圧（ＶＤＤＬ）より前記第２の電圧（ＶＤＤＨ）の方が高く設定される。
【００３１】
本発明において、あるいは、前記カラムスイッチがｐＭＯＳトランジスタで構成される場合には、読み出し時の前記第１の電圧よりも、書き込み時の前記第２の電圧の方が低く設定される。
【００３２】
＜動作原理＞
本発明の動作原理（ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  ｏｐｅｒａｔｉｏｎ）の一つについて以下に説明する。本願の請求内容はこの動作原理に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００３３】
前述したように、書き込みの高速化を図るには、書き込みデータと反対のデータを保持するセンスアンプの反転を高速化させることが必要とされ、読み出し動作では、センスアンプで増幅保持されたデータがデータバス（コモンデータ線ＣＤＬ、／ＣＤＬ）に伝達されるが、このデータバスの初期電位（初期電位は、プリチャージ電位Ｖであり、データバスが有する寄生容量値Ｃとの電荷量Ｑ１＝ＣＶを示し、センスアンプ内のＱよりも例えば１０倍以上大きな値である）によって、該データバスに接続されたセンスアンプの保持データを反転させるようにディスターブが働く。
【００３４】
本発明においては、書き込み時には、カラムスイッチ（カラム選択トランジスタ）のゲート電圧を第２の電圧とし、読み出し時の第１の電圧よりも高電位とし（カラムスイッチトランジスタの導通時のインピーダンス（ｃｏｎｄｕｃｔｉｖｅ  ｉｍｐｅｄａｎｃｅ）を小さくして、書き込みの高速化を実現する。
【００３５】
書き込み時においても、カラムスイッチが導通してデータバス（コモンデータ線ＣＤＬ、／ＣＤＬ）に接続する（センスアンプの電位を伝達する）が、対応するデータバス（コモンデータ線ＣＤＬ、／ＣＤＬ）に接続するライトアンプが非活性（インヒビット）である場合がある。これを書き込み時のデータマスク機能という。
【００３６】
書き込み時には、データマスク機能を適用するデータバスと、適用しないデータバスが同一時刻において存在する。この場合、データマスク機能が適用されるデータバスは、ライトアンプが非活性状態であるので、センスアンプで読み出し（リードアウト）をしているのみである。これをリフレッシュ動作ともいう。書き込み時間の高速化のために、ゲート電位を高くしたカラムスイッチによって、データバスの初期電位（プリチャージ電位；イコライズ電位）が、リフレッシュ動作するセンスアンプへディスターブを与える。そのディスターブ量が、選択されたカラムスイッチのゲート電位を高くする（カラムスイッチの導通時のインピーダンスが低下する）ことによって増加することになる。そこで、本発明においては、ライトマスク機能を適用するカラムスイッチと、適用しないトランジスタを制御するそれぞれのカラムデコーダを分離した構造（バースト書き込みの順に異なるブロックに書き込みが行われるようにアドレスを割り付け、後に詳細に説明される図２、図７（Ａ）ではバースト順にブロック−ＡからＤに割り付ける）とし、ライトマスク機能を適用するカラムデコーダを非活性とする制御を行う。以下、具体的な実施例に即して説明する。
【実施例１】
【００３７】
＜ＤＲＡＭの全体構成＞
図１は、本発明が適用される半導体装置の構成例を示す図である。図１には、一般的なＤＲＡＭの構成がブロック図で示されている。メモリアレイ１、Ｘデコーダ（ロウデコーダ）及びＸタイミング生成回路２、Ｙデコーダ（カラムデコーダ）及びＹタイミング生成回路３、データ制御回路４、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）９、データラッチ回路５、入出力インターフェース６、内部クロック（ＣＬＫ）生成回路７、制御信号生成回路８を備えている。メモリアレイ１はバンク０〜バンクｍを備え、各バンクは、メモリマット列１、２、３を備えている。なお、バンク構成、バンク内のメモリマット構成等はかかる構成に制限されるものでないことは勿論である。制御信号生成回路８は、コマンド信号（／ＣＳ（チップセレクト）、／ＲＡＳ（ロウ（Ｒｏｗ）アドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトエネーブル））を入力し、該コマンドをデコードし、該コマンドデコード結果にしたがって制御信号を生成し、Ｘデコーダ（ロウデコーダ）及びＸタイミング生成回路２、Ｙデコーダ（カラムデコーダ）及びＹタイミング生成回路３、データ制御回路４等に出力する。なお、制御信号の信号名の前の記号「／」はＬｏｗレベルのとき活性状態であることを示す。
【００３８】
入力したアドレス信号（ＡＤＤ）のロウアドレスがＸデコーダ２でデコードされ、サブワードドライバ（ＳＷＤ）によりワード線ＷＬが選択される。ワード線ＷＬが選択されると、メモリセル（ＭＣ）からビット線（ＢＬ）にデータが読み出され、センスアンプ（ＳＡ）で増幅される。なお、アドレス（ＡＤＤ）のカラムアドレスはＹデコーダ３でデコードされ、選択されたカラム選択信号がアクティブとされ、ビット線（ＢＬ）、センスアンプ（ＳＡ）を選択する。
【００３９】
センスアンプ（ＳＡ）で増幅された出力（読み出しデータ）は、Ｙ制御回路（カラムスイッチを含む）を介してコモンデータ線（不図示）に出力され、リードアンプ（不図示）で増幅され、データラッチ回路５、入出力インターフェース６に転送され、ＤＱピンより外部に出力される。ＤＱピン（ＤＱ端子）は複数ピンであり、所謂複数のＩ／Ｏ端子である。
【００４０】
データストローブ信号ＤＱＳ、／ＤＱＳは外部からデータを入力する際に、データをラッチするためのトリガ信号となる。
【００４１】
データマスク信号ＤＭは、例えば、データをマスクするための制御信号である。データを入力するのと同時に、データマスク信号ＤＭをＨｉｇｈとすると、当該データのメモリセルへの書き込みはマスク（インヒビット）され、書き込みは行われない。データマスク信号ＤＭは、半導体装置の外部端子であり、複数のデータマスク信号ＤＭの端子で構成される。それぞれのデータマスク信号ＤＭは、対応する複数のＤＱ端子で構成される複数のグループのうちのいずれかのグループに対応付けられる。
【００４２】
メモリセルにデータを書き込む場合、データマスク信号ＤＭをＬｏｗとして、ＤＱピンにデータを入力すると、入出力インターフェース６、データラッチ回路５を介して、不図示のライトドライバ、Ｙ制御回路のカラムスイッチ、センスアンプ（ＳＡ）に書き込みデータが転送される。
【００４３】
センスアンプ（ＳＡ）は、ビット線（ＢＬ）を書き込みデータに即して駆動し、該ビット線（ＢＬ）に接続され、選択されたワード線に接続するメモリセルにデータを書き込む。
【００４４】
＜メモリバンクの構成＞
図２は、本発明が適用されるＤＲＡＭ等の半導体メモリの要部構成を示す図である。図２を参照すると、メモリセルアレイの左右両側に、センスアンプとカラムスイッチが配置され、上下にサブワード線デコーダ（図１のＳＷＤ）が配置される。この単位が、図２の横方向に８個繰り返して配置され、一つのブロック（メモリマット行）を構成する。そして、このブロックが図２の縦方向に４個配置され、一つのメモリバンクを構成する。ここで、４個のブロックのブロック名を便宜上、Ａ、Ｂ、Ｃ、及びＤとする。
【００４５】
メモリバンクには、ワード線を選択するロウデコーダ（図１のＸデコーダ）、カラム選択信号ＹＳを選択するカラムデコーダ（図１のＹデコーダ）が配置される。
【００４６】
ロウデコーダとサブワード線デコーダは、外部からのロウアドレス情報に従って１本ワード線を選択し活性化させる。ロウデコーダでメインワード線を選択し、サブワード線デコーダで選択されたメインワード線に対応する複数のワード線（サブワード線）中から１つを選択する。
【００４７】
カラムデコーダは、外部からのカラムアドレス情報に従ってブロック毎に１本のカラム選択信号を選択し活性化させる。
【００４８】
ワード線が活性化されると、ワード線に接続されるメモリセルからビット線に読み出されたメモリセル情報をセンスアンプが増幅してラッチする。
【００４９】
読み出し時には、この情報がカラム選択信号ＹＳによって導通（オン）状態に制御されたカラムスイッチを介してコモンデータ線ペア（ＣＤＬ、／ＣＤＬ）に転送され、リードアンプ（ＲＡ）で増幅されて外部に出力される。
【００５０】
書き込み時には、外部から入力された書き込み情報に従ってライトドライバ（ＷＤ）がコモンデータ線ペア（ＣＤＬ、／ＣＤＬ）を駆動し、カラム選択信号ＹＳによって導通（オン）状態に制御されたカラムスイッチを介してセンスアンプ及びビット線を駆動して選択されたメモリセルに情報を書き込む。
【００５１】
活性化されたカラム選択信号ＹＳは、ブロック毎に８個のカラムスイッチを電気的に導通（オン）させ、８個のセンスアンプ及びビット線ペアと８ベアのコモンデータ線とをそれぞれ接続する。この結果、１回の読み出し又は書き込み動作において４ブロック合計で、３２ビットの情報が同時にアクセスされる。尚、８ベアのコモンデータ線は、メモリアレイ１の外部に配置されるデータラッチ回路５（図１）内のそれぞれ対応する複数のリードアンプＲＡ及び複数のライトアンプＷＤに接続する。複数のリードアンプＲＡ及び複数のライトアンプＷＤは、入出力インターフェース６（図１）を介して、それぞれ対応する複数の外部端子ＤＱと通信する。
【００５２】
＜図２のデータパスの接続構成＞
図３は、図２におけるカラム選択線ＹＳ、コモンデータ線ペア、センスアンプ、カラムスイッチ及びビット線ペアの接続関係を示す図である。図３において、カラム選択線ＹＳは、ブロック−Ａ、Ｂ、Ｃ、Ｄ毎に対応させて、ＹＳ−Ａ、ＹＳ＿Ｂ、ＹＳ＿Ｃ及びＹＳ＿Ｄで表されている。
【００５３】
ビット線ペアＢＬ、／ＢＬは、センスアンプを挟んで左右に延在する。すなわち、本発明を特に制限するものではないが、図３に示す例では、１組のセンスアンプとカラムスイッチは、当該センスアンプに対して、左右両側のメモリセルアレイの同一カラムに配設されるビット線ペアＢＬ、／ＢＬの一方と他方にそれぞれ接続されている。１つのメモリセルアレイの左右両側には、４組のコモンデータ線ペアＣＤＬ、／ＣＤＬは配設され、カラムデコーダで選択されたカラムスイッチに対応するセンスアンプ（ビット線ペア）がコモンデータ線ペアＣＤＬ、／ＣＤＬに接続される。
【００５４】
また図３に示すように、１本のＹＳ線（例えばＹＳ＿Ｄ）により８個のセンスアンプ（ブロックＤ内の）が選択され、８個のカラムスイッチを介して８ペアのコモンデータ線ペアに接続される。
【００５５】
＜センスアンプとカラムスイッチ＞
図４は、図３におけるセンスアンプとカラムスイッチの回路構成の一例を示す図である。図４を参照すると、カラムスイッチＣＳＷは、ゲートにカラム選択線ＹＳが接続され、ドレインがコモンデータ線ペアＣＤＬ、／ＣＤＬにそれぞれ接続され、ソースがビット線ペアＢＬ、／ＢＬにそれぞれ接続された１対のｎＭＯＳトランジスタ４１、４２からなり、選択されたビット線対ＢＬ、／ＢＬをコモンデータ線ペアＣＤＬ、／ＣＤＬに接続する。
【００５６】
センスアンプＳＡは、前述したように、ＣＭＯＳダイナミッククロスラッチ型アンプ（共通ソースがＮＣＳに接続され、ドレインがＢＬ、／ＢＬに接続され、ゲートが／ＢＬ、ＢＬに交差接続されたｎＭＯＳトランジスタ４３、４４、共通ソースがＰＣＳに接続され、ゲートが／ＢＬ、ＢＬに交差接続されたｐＭＯＳトランジスタ４５、４６を備え、ｐＭＯＳトランジスタ４５、４６のコモンソース線ＰＣＳ及びｎＭＯＳトランジスタ４３、４４のコモンソース線ＮＣＳにより駆動される。なお、センスアンプＳＡの動作は、背景技術で説明済みであるため省略する。
【００５７】
＜カラムデコーダ＞
図５（Ａ）、図５（Ｂ）は、本発明の第１の実施例におけるカラムデコーダの構成の一例を示す図である。このカラムデコーダは図２、図３のカラムデコーダ、図１のＹデコーダに対応する。図５（Ａ）は、書き込み制御信号ＷＥから、読み出し信号／ＲＥ、書き込み信号／ＷＥを生成する回路（制御信号発生回路）の構成を示す図である。なお、図５において、信号名の前の／は、Ｌｏｗでアクティブであることを示している。図５（Ａ）の制御信号発生回路は図１の制御信号発生回路８に組み込んでもよい。この場合、図１の制御信号発生回路８はＬｏｗで活性化（アクティブ）を示す書き込み信号／ＷＥを入力しているため、図５（Ａ）のインバータ５１は不要とされ、／ＲＥは、インバータ５２による書き込み信号／ＷＥの反転信号として出力される。あるいは、図１の制御信号発生回路８内で入力した書き込み信号／ＷＥを反転して図５（Ｂ）の書き込み制御信号ＷＥを生成するようにしてもよい。
【００５８】
書き込み制御信号ＷＥは、読み出し時にはＬｏｗレベル、書き込み時にはＨｉｇｈレベルに設定される。書き込み信号／ＷＥは、書き込み制御信号ＷＥをインバータ５１で反転した信号、読み出し信号／ＲＥはインバータ５１の出力をインバータ５２で反転した信号とされる。読み出し時には読み出し信号／ＲＥがＬｏｗ、書き込み時には、書き込み信号／ＷＥはＬｏｗに設定される。
【００５９】
図５（Ｂ）を参照すると、カラムデコーダは、複数本のカラムアドレス信号を入力し、これらのカラムアドレス信号の値の組み合わせが所定の組み合わせのとき対応するカラム選択信号ＹＳをＨｉｇｈに設定する。図５（Ｂ）に示す例では、カラムデコーダは、多入力の論理回路（ＮＡＮＤ（否定論理積）回路）５７として模式的に示されている。複数本のカラムアドレス信号が全てＨｉｇｈのとき、ＹＳが選択され、Ｈｉｇｈレベルに活性化される。なお、複数本のカラムアドレス信号の所定ビットがＬｏｗ、他のビットがＨｉｇｈの組み合わせのときに、ＹＳを選択する場合、ＮＡＮＤ回路５７の該所定ビットのカラムアドレス信号に該当する入力端子を負論理入力となる構成に対応している。すなわち、図５（Ｂ）のＮＡＮＤ回路５７は、複数本のカラムアドレス信号をｍ本とした場合の全ての組み合わせ（２ｍ通り）をデコードする回路を表している。
【００６０】
ＮＡＮＤ回路５７の出力は、ソースが電源ＶＳＳ（接地電位）に接続されたｎＭＯＳトランジスタ５６と、ドレインがｎＭＯＳトランジスタ５６のドレインに接続されたｐＭＯＳトランジスタ５５のゲートに入力され、ｐＭＯＳトランジスタ５５のソースと、第１の電圧ＶＤＤＬ間にはｐＭＯＳトランジスタ５４が接続され、ｐＭＯＳトランジスタ５５のソースと、第２の電圧ＶＤＤＨ間にはｐＭＯＳトランジスタ５３が接続されている。ｐＭＯＳトランジスタ５３、５４のゲート電極には、書き込み信号／ＷＥと読み出し信号／ＲＥがそれぞれ入力される。
【００６１】
複数のカラムアドレス信号を入力する論理回路（ＮＡＮＤ回路）５７の出力がＬｏｗのとき、ｐＭＯＳトランジスタ５５が導通（オン）する。このとき、読み出し（リード）動作の場合、読み出し信号／ＲＥがＬｏｗ、書き込み信号／ＷＥがＨｉｇｈに設定されるため、ｐＭＯＳトランジスタ５４が導通（オン）し、ｐＭＯＳトランジスタ５３は非導通（オフ）となり、出力されるカラム選択信号ＹＳは、第１の電圧ＶＤＤＬに設定される。一方、書き込み（ライト）動作の場合、読み出し信号／ＲＥがＨｉｇｈ、書き込み信号／ＷＥがＬｏｗに設定されるため、ｐＭＯＳトランジスタ５３が導通（オン）し、ｐＭＯＳトランジスタ５４は非導通（オフ）となり、出力されるカラム選択信号ＹＳは第２の電圧ＶＤＤＨに設定される。
【００６２】
＜動作波形＞
図６は、本発明の第１の実施例における読み出し及び書き込み動作時の信号波形を示す。図６において、左側の波形（ａ）は読み出し時の波形であり、Ｈｉｇｈ情報読み出しの場合のビット線ペアＢＬ、／ＢＬ、コモンデータ線ペアＣＤＬ、／ＣＤＬ、カラム選択線ＹＳの電圧波形が示されている。
【００６３】
メモリセルから読み出された情報はセンスアンプ（ＳＡ）で増幅され、ビット線ＢＬがＨｉｇｈ（ビット線のＨｉｇｈ電位＝ＶＢＬＨ）、／ＢＬがＬｏｗ（接地電位ＶＳＳ）でラッチされている。
【００６４】
カラム選択線ＹＳが接地遷移ＶＳＳから第１の電圧ＶＤＤＬに立ち上がると、コモンデータ線／ＣＤＬが／ＢＬ側に引き抜かれてコモンデータ線ペアＣＤＬと／ＣＤＬ間に読み出し信号が現れる。この差電位が、リードアンプ（図２のＲＡ）で増幅され外部に読み出される。
【００６５】
Ｈｉｇｈ情報読み出し時には、ビット線／ＢＬの電位は接地電位ＶＳＳから浮き上がる。ここで、カラムスイッチのｎＭＯＳトランジスタ（図４の４２）の閾値電圧Ｖｔが低い方向、かつ、センスアンプ（ＳＡ）のｎＭＯＳトランジスタ（図４の４３）の閾値電圧Ｖｔが高い方向にばらついた場合には、ビット線／ＢＬの浮きの電位が高くなり、センスアンプ（ＳＡ）でラッチした情報が反転しやすくなる。この時、ＹＳのＨｉｇｈ電位が高い程、センスアンプ（ＳＡ）におけるラッチは反転がより容易となる。
【００６６】
本実施例では、第１の電圧ＶＤＤＬを第２の電圧ＶＤＤＨとは独立に設定できるため、このように、トランジスタの閾値電圧Ｖｔがばらついた場合でも、アクセス速度に影響を与えることなく、ラッチ情報の反転が起こらないように、第１の電圧ＶＤＤＬ（読み出し時の選択カラムスイッチのゲート電圧）を低く設定することができる（ビット線／ＢＬの浮きの上がりの増大を抑制する）。
【００６７】
図６の右側の波形（ｂ）は、書き込み時の波形であり、Ｈｉｇｈ情報をラッチしているセンスアンプにＬｏｗ情報を書き込む場合のビット線ペアＢＬ、／ＢＬ、コモンデータ線ペアＣＤＬ、／ＣＤＬ、カラム選択線ＹＳの電圧波形が示されている。
【００６８】
外部からの書き込み情報に従ってコモンデータ線ＣＤＬがＬｏｗに駆動され、カラム選択線ＹＳが第２の電圧ＶＤＤＨに立ち上がると、ビット線ＢＬがＬｏｗに引き落とされ、／ＢＬはＨｉｇｈ（ビット線のＨｉｇｈ電位＝ＶＢＬＨ）に駆働される。
【００６９】
本実施例においては、第２の電圧ＶＤＤＨは、第１の電圧ＶＤＤＬとは独立に読み出し時のノイズマージンを考慮することなく設定することができる。このため、本実施例によれば、第２の電圧ＶＤＤＨは、必要な書き込み速度が得られるような高い電圧に設定することができる。このように本実施例によれば、低電圧で動作するセンスアンプにおける読み出し時のノイズマージンの減少を抑制するとともに、書き込みを高速化することを可能としている。
【００７０】
＜実施例２＞
次に本発明の第２の実施例について説明する。図７（Ａ）は、データマスク時の入力信号波形を示す図であり、データストローブ信号ＤＱＳ、／ＤＱＳ、データ信号ＤＱ、データマスク信号ＤＭの電圧波形が示されている。特に制限されないが、図７（Ａ）には、１クロックサイクルにおいて、クロックの立ち上がりと立ち下りエッジに同期してデータの転送が行われるダブルデータレートの動作波形が示されている。図７（Ａ）に示す波形は、４ビットバースト書き込み時に、バースト２ビット目（ＤＱのＢ）にマスクをかける場合を示す。データマスク信号ＤＭがバースト２ビット目（ＤＱのＢ）にＨｉｇｈとなることは、データマスクするという宣言である。データマスク信号ＤＭがＨｉｇｈの時に取り込まれるデータがマスクされ、メモリセルへの書き込みが行われない。
【００７１】
本発明の第２の実施例においては、データマスク機能を用いた書き込み時にマスクされて情報の書き込みが行われないセンスアンプにおいて、ラッチ情報の反転が起きないように制御することが可能である。
【００７２】
このために、バースト書き込みの順番に異なるブロックに書き込みが行われるように、アドレスを割り付ける。図７（Ａ）に示すように、本実施例では、バースト順に、ブロック−Ａからブロック−Ｄに割り付けられている。図２に示すように、各ブロックは、８ビット単位でアクセスできるので、データＤＱの幅は８ビットに設定されている。
【００７３】
図７（Ｂ）は、本発明の第２の実施例によるカラムデコーダのうちブロック−Ａに対応したカラムデコーダの回路構成を示す図である。図７（Ｂ）を参照すると、本実施例のカラムデコーダは、図５（Ｂ）のカラムデコーダと基本構成は同一とされるが、ＮＡＮＤ回路５７Ａにカラムアドレス信号とともに、マスク制御信号／ＤＭ−Ａが入力されている。「／」は負論理であることを示す。マスク制御信号／ＤＭ−ＡがＬｏｗ（アクティブ）のとき、ＮＡＮＤ回路５７Ａの出力はカラムアドレス信号の値にかかわらず、Ｈｉｇｈとなり、ｎＭＯＳトランジスタ５６が導通（オン）し、カラム選択信号ＹＳ−ＡはＬｏｗ固定とされる。マスク制御信号／ＤＭ−ＡがＨｉｇｈのときは、図５（Ｂ）を参照して説明したカラムデコーダとして動作し、読み出し時、ＹＳ−Ａには第１の電圧ＶＤＤＬ、書き込み時には、ＹＳ−Ａに、第２の電圧ＶＤＤＨを出力する。
【００７４】
ブロック−Ｂ、ブロック−Ｃ、ブロック−Ｄについても、図７（Ｂ）と同様の構成とされ、多入力ＮＡＮＤ回路には、それぞれカラムアドレス信号とともに、／ＤＭ−Ｂ、／ＤＭ−Ｃ、／ＤＭ−Ｄが入力され、カラム選択線ＹＳ−Ｂ、ＹＳ−Ｃ、ＹＳ−Ｄには、非選択時及びマスク時に、Ｌｏｗ電位（ＶＳＳ）、読み出し時に第１の電圧ＶＤＤＬ、書き込み時（非マスク時）に第２の電圧ＶＤＤＨが出力される。
【００７５】
データマスク信号ＤＭのＨｉｇｈ状態に対応して、ブロック毎に設定されたマスク制御信号／ＤＭ−Ａ、及び、図示されない／ＤＭ−Ｂ、／ＤＭ−Ｃ、／ＤＭ−ＤがＬｏｗに制御される。
【００７６】
この結果、対応するブロックの選択ＹＳ線は書き込み時でも活性化されず、カラムスイッチは非導通（オフ）とされ、センスアンプのラッチ情報は反転しない。
【００７７】
＜実施例２の第１の変形例＞
図８は、本発明の第２の実施例の第１の変形例の構成を示す図である。図８（Ｂ）には、カラムデコーダのうちブロック−Ａに対応した回路構成が示されている。
【００７８】
図８（Ａ）に示すように、ＮＡＮＤ回路５８に、マスク制御信号／ＤＭ−Ａと書き込み制御信号ＷＥが入力され、ＮＡＮＤ回路５８の出力が／ＷＥ−Ａ、ＮＡＮＤ回路５８の出力をインバータ５９で反転した信号が／ＲＥ−Ａとして出力される。なお、ブロックＢ、Ｃ、Ｄのカラムデコーダにおいては、ＮＡＮＤ回路５８にマスク制御信号／ＤＭ−Ａの代わりに、／ＤＭ−Ｂ、／ＤＭ−Ｃ、／ＤＭ−Ｄが入力され、／ＷＥ−Ｂ、／ＲＥ−Ｂ、／ＷＥ−Ｃ、／ＲＥ−Ｃ、／ＷＥ−Ｄ、／ＲＥ−Ｄが出力される。
【００７９】
マスク制御信号／ＤＭ−ＡがＬｏｗ（アクティブ）に制御されると、書き込み時（書き込み制御信号ＷＥ＝Ｈｉｇｈ）でも、書き込み信号／ＷＥ−ＡがＨｉｇｈ、読みだし信号／ＲＥ−ＡがＬｏｗに制御される。このため、図８（Ｂ）におけるｐＭＯＳトランジスタ５４が導通し、ＹＳ−ＡのＨｉｇｈ電位は読み出し時と同じ第１の電圧ＶＤＤＬとなる。このため、センスアンプのラッチ情報は反転しない。
【００８０】
＜実施例２の第２の変形例＞
図９は、本発明の第２の実施例の第２の変形例におけるライトドライバ回路（ライトアンプ）のうち、ブロック−Ａに対応した回路構成を示す図である。マスク制御信号／ＤＭ−ＡがＬｏｗに制御されると、書き込み時（ＷＥ＝Ｈｉｇｈ）でも、ライトドライバの出力がハイインピーダンス（Ｈｉ−Ｚ）状態に設定されるため、コモンデータ線ペアＣＤＬ、／ＣＤＬはフローテイング状態となる。この結果、センスアンプのラッチ情報は反転しない。尚、リードアンプＲＡの出力ノードＤＯ及びライトアンプＷＤの入力ノードＤＩは、入出力インターフェース６（図１）を介して、それぞれ対応する複数の外部端子ＤＱと通信する。
【００８１】
＜実施例３＞
図１０は、本発明の第３の実施例の構成を示す図である。図１０には、上記実施例で説明した半導体装置（ＤＲＡＭ）１１０を用いたデータ処理システムのブロック構成が示されている。図１０を参照すると、このデータ処理システム１００は、データプロセッサ１２０と、半導体装置（ＤＲＡＭ）１１０が、システムバス１６０を介して相互に接続されている。データプロセッサ１２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１０においては説明を簡単にするため、システムバス１６０を介してデータプロセッサ１２０と、ＤＲＡＭ１１０とが接続されているが、システムバス１６０を介さずにローカルなバスによってこれらが接続されていてもよい。
【００８２】
また、図１０には、説明を簡単にするためシステムバス１６０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１０に示すデータ処理システムでは、ストレージデバイス１４０、Ｉ／Ｏデバイス１５０、ＲＯＭ１３０がシステムバス１６０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００８３】
ストレージデバイス１４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。Ｉ／Ｏデバイス１５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【００８４】
さらに、図１０に示す各構成要素は、説明の容易化のため、１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００８５】
ＤＲＡＭを制御するコントローラ（例えばデータプロセッサ１２０）は、システムクロックＣＫ，ＣＫＢとその他の制御信号を利用してＤＲＡＭ１１０へデータのリードアクセスに関連する各種コマンドを発行する。コントローラ（例えばデータプロセッサ１２０）からリードコマンドを受けた半導体装置１１０は、内部に保持する記憶情報を読み出し、ＤＱ入出力インターフェース（図１の入出力インターフェース６参照）を介してシステムバス１６０へ、そのデータを出力する。尚、コントローラが発行する前記複数のコマンドは、所謂、周知の半導体装置を制御する業界団体（ＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ）で規定されるコマンド（システムとしてのコマンド）である。
【００８６】
以上のように、本実施例では、揮発性及び不揮発性の半導体メモリにおいて、センスアンプ（ラッチ回路）とコモンデータ線を選択的に接続するカラムスイッチのゲート電圧を、読み出し時より書き込み時の方を高い電圧に設定することで、読み出し時にセンスアンプのデータが反転してしまうことを防止しつつ、データバスからセンスアンプ（ラッチ回路）への書き込み時間の高速化を図ることができるという効果がある。
【００８７】
さらに本発明の第２の実施例においては、書き込み時のデータマスク機能に対応するため、同時にマスクされる複数個のデータに対応するメモリセルを同一ブロック内に配置し、対応するカラムスイッチが同一のカラム選択信号で制御されるようにする。そして、マスクされるブロック内のカラムスイッチの選択信号を出力しない、又は読み出し時と同じ電圧に変更する、あるいは対応するコモンデータ線をフローティング（ｆｌｏａｔｉｎｇ）状態に制御することにより、データマスク機能を用いてもマスクされるセンスアンプのデータが反転してしまうことを防止することができるという効果がある。本願の技術思想は、例えば、メモリやデータプロセッサのデータ信号の伝送ルート等、に適用できる。
【００８８】
更に、センスアンプ、カラムデコーダ、メモリバンク構成、データ本数、制御信号等の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｃｉｒｃｕｉｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ：システムオンチップ）、ＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ  Ｐａｃｋａｇｅ：マルチチップパッケージ）やＰＯＰ（Ｐａｃｋａｇｅ  Ｏｎ  ｃｈｉｐ：パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）トランジスタ等の様々なＦＥＴに適用できる。更に、装置内の一部にバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８９】
以下、本発明のその他の諸態様を付記としてまとめて記載する。
（付記１）
複数のビット線に対して共通に設けられ、一つの情報を相補の論理信号で示すコモンデータ線対と、
それぞれが、第１と第２のノードを有し、前記ビット線が前記第１と第２のノードのいずれか一方に接続する複数のセンスアンプと、
前記コモンデータ線対の一方と前記第１のノードとの間に接続し、且つ前記コモンデータ線対の他方と前記第２のノードとの間に接続し、それぞれのゲートが一つの選択線に共通に接続する第２導電型の第１、第２のトランジスタよりなるスイッチ対と、
複数のアドレス信号が供給され、デコーディングし、そのデコーディング結果を前記一つの選択線に出力し、前記スイッチ対を電気的に導通させるデコーダと、
を備え、
前記センスアンプは、
第１のコモンソース線に共通接続されたソースが接続された第２導電型の第３、第４のトランジスタと、
第２のコモンソース線に共通接続されたソースが接続された第１導電型の第５、第６のトランジスタと、を含み、
前記第３のトランジスタのドレインと前記第５のトランジスタのドレインの接続点が前記第１のノードに接続され、且つ、前記第３のトランジスタのゲートと前記第５のトランジスタのゲートの接続点が前記第２のノードに接続され、
前記第４のトランジスタのドレインと前記第６のトランジスタのドレインの接続点が前記第２のノードに接続され、且つ、前記第４のトランジスタのゲートと前記第６のトランジスタのゲートの接続点が前記第１のノードに接続され、
前記デコーダは、
前記スイッチ対の選択時に前記選択線に供給する電位として、
前記センスアンプから前記コモンデータ線対へ前記ビット線の情報を伝達する読み出し時には、第１の電位、
前記コモンデータ線対から前記センスアンプへ前記コモンデータ線対の情報を伝達する書き込み時には、前記第１の電圧とは異なる値の第２の電位、をそれぞれ出力し、
前記スイッチ対の非選択時に前記選択線に供給する電位として、前記スイッチ対を電気的に非導通とする電位を出力する、半導体装置。
（付記２）
前記第２導電型の第１、第２、第３、第４のトランジスタはいずれもＮ型のトランジスタよりなり、
前記第１導電型の第５、第６のトランジスタはいずれもＰ型のトランジスタよりなり、
前記第１の電圧は前記第２の電圧よりも低い、付記１記載の半導体装置。
（付記３）
前記第２導電型の第１、第２、第３、第４のトランジスタはいずれもＰ型のトランジスタよりなり、
前記第１導電型の第５、第６のトランジスタはいずれもＮ型のトランジスタよりなり、
前記第１の電圧は前記第２の電圧よりも高い、付記１記載の半導体装置。
（付記４）
前記デコーダには、書き込み時、選択された前記ビット線に接続するセンスアンプへの書き込みをマスクする制御を行うマスク制御信号が、前記複数のアドレス信号とともに入力され、
前記デコーダは、前記マスク制御信号の活性化時に、前記複数のアドレス信号によって選択された前記スイッチ対のゲートに接続する前記選択線に対して、前記スイッチ対を非導通とする電圧を出力する、付記１乃至３のいずれか一に記載の半導体装置。
（付記５）
前記デコーダには、書き込み時、選択された前記ビット線に接続するセンスアンプへの書き込みをマスクする制御を行うマスク制御信号が、前記複数のアドレス信号とともに入力され、
前記デコーダは、前記マスク制御信号の活性化時に、前記複数のアドレス信号によって選択された前記スイッチ対のゲートに接続する前記選択線に対して、前記第１の電圧を出力する、付記１乃至３のいずれか一に記載の半導体装置。
（付記６）
外部から入力された書き込みデータを入力として受け、出力が前記コモンデータ線対に接続されたライトアンプを備え、
書き込み時、前記デコーダで選択されたセンスアンプへの書き込みをマスクする制御を行うマスク制御信号が、前記ライトアンプに入力され、
前記マスク制御信号の活性化時に、前記ライトアンプの出力は、ハイインピーダンス状態とされる、付記１乃至３のいずれか一に記載の半導体装置。
（付記７）
複数のスイッチに接続され、アドレスで選択され導通状態とされたスイッチを介して前記センスアンプに接続されるデータバスと、
制御回路と、を備え、
前記制御回路は、
リード時に選択された前記スイッチのゲート電位である第１の電位を、ライト時に選択された前記スイッチのゲート電位である第２の電位よりも低くし、導通状態の前記スイッチを介して前記データバスから前記センスアンプへの電位のディスターブ量を減少させ、
ライト時に同時に選択され得るそれぞれの前記スイッチに対応する複数の前記センスアンプのうち、データの書き込みを行わない非活性状態に制御される前記ライトアンプに対応するスイッチを非活性とすることで、前記第２の電位によるスイッチのインピーダンス値を無限大として、前記データバスから前記センスアンプへの電位のディスターブ量を排除し、且つ、前記マスク信号により、データの書き込みを行う活性制御される前記ライトアンプに対応する前記スイッチの電気的な導通インピーダンス値を、前記第１の電位による導通インピーダンス値よりも小さくすることで、高速なデータの書き込みを行う、半導体装置。
（付記８）
付記１乃至７のいずれか一に記載の半導体装置と、システムバスで接続されるコントローラ及び周辺装置を備えたデータ処理システム。
【符号の説明】
【００９０】
１  メモリアレイ
２  Ｘデコーダ（ロウデコーダ）及びＸタイミング生成回路
３  Ｙデコーダ（カラムデコーダ）及びＹタイミング生成回路
４  データ制御回路
５  データラッチ回路
６  入出力インターフェース
７  内部クロック（ＣＬＫ）生成回路
８  制御信号生成回路
９  ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：遅延同期ループ）
４１、４２  ｎＭＯＳカラムスイッチ（トランジスタ）
４３、４４、５６  ｎＭＯＳトランジスタ
４５、４６、５５  ｐＭＯＳトランジスタ
５１、５２、５９  インバータ
５３、５４  第１、第２のスイッチ（ｐＭＯＳトランジスタ）
５７、５７Ａ、５８  ＮＡＮＤ回路
９１  リードアンプ
９２、９４  トライステート・インバータ（バッファ）
９３  インバータ
１００  データ処理システム
１１０  半導体装置（ＤＲＡＭ）
１２０  データプロセッサ
１３０  ＲＯＭ
１４０  ストレージデバイス
１５０  Ｉ／Ｏデバイス
１６０  システムバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成23年1月28日(2011.1.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
書き込み時には、データマスク機能を適用するデータバスと、適用しないデータバスが同一時刻において存在する。この場合、データマスク機能が適用されるデータバスは、ライトアンプが非活性状態であるので、センスアンプで読み出し（リードアウト）をしているのみである。これをリフレッシュ動作ともいう。書き込み時間の高速化のために、ゲート電位を高くしたカラムスイッチによって、データバスの初期電位（プリチャージ電位；イコライズ電位）が、リフレッシュ動作するセンスアンプへディスターブを与える。そのディスターブ量が、選択されたカラムスイッチのゲート電位を高くする（カラムスイッチの導通時のインピーダンスが低下する）ことによって増加することになる。そこで、本発明においては、ライトマスク機能を適用するカラムスイッチと、適用しないカラムスイッチを制御するそれぞれのカラムデコーダを分離した構造（バースト書き込みの順に異なるブロックに書き込みが行われるようにアドレスを割り付け、後に詳細に説明される図２、図７（Ａ）ではバースト順にブロック−ＡからＤに割り付ける）とし、ライトマスク機能を適用するカラムデコーダを非活性とする制御を行う。以下、具体的な実施例に即して説明する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
カラム選択線ＹＳが接地電位ＶＳＳから第１の電圧ＶＤＤＬに立ち上がると、コモンデータ線／ＣＤＬが／ＢＬ側に引き抜かれてコモンデータ線ペアＣＤＬと／ＣＤＬ間に読み出し信号が現れる。この差電位が、リードアンプ（図２のＲＡ）で増幅され外部に読み出される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
Ｈｉｇｈ情報読み出し時には、ビット線／ＢＬの電位は接地電位ＶＳＳから浮き上がる。ここで、カラムスイッチのｎＭＯＳトランジスタ（図４の４２）の閾値電圧Ｖｔが低い方向、かつ、センスアンプ（ＳＡ）のｎＭＯＳトランジスタ（図４の４４）の閾値電圧Ｖｔが高い方向にばらついた場合には、ビット線／ＢＬの浮きの電位が高くなり、センスアンプ（ＳＡ）でラッチした情報が反転しやすくなる。この時、ＹＳのＨｉｇｈ電位が高い程、センスアンプ（ＳＡ）におけるラッチは反転がより容易となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
更に、センスアンプ、カラムデコーダ、メモリバンク構成、データ本数、制御信号等の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。本発明の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｓｔａｎｄａｒｄ  Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ：システムオンチップ）、ＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ  Ｐａｃｋａｇｅ：マルチチップパッケージ）やＰＯＰ（Ｐａｃｋａｇｅ  Ｏｎ  Ｐａｃｋａｇｅ：パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）トランジスタ等の様々なＦＥＴに適用できる。更に、装置内の一部にバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
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