(57)【要約】【課題】バイポーラの高耐圧縦型ＰＮＰプロセスをベースにして、寄生ＰＮＰトランジスタに起因する漏洩電流の発生しない高耐圧ＩＧＢＴを形成する。【手段】Ｐ型半導体基板１に、ＩＧＢＴのコレクタ電極１５と電気的に接続するＰ＋型コレクタ層８と、当該Ｐ＋型コレクタ層８と連続するＰ＋型埋め込み層４と、該Ｐ＋型埋め込み層４の下層のＮ型埋め込み層２と、該Ｐ＋型埋め込み層４と該Ｎ型埋め込み層２の間のＮ＋型埋め込み層３とを形成する。また、Ｎ＋型埋め込み層３の端部と一体となり、前記Ｐ型半導体基板１上に形成されたＮ型エピタキシャル層５の表面まで延在し、コレクタ電極１５と電気的に接続されたＮ＋型導電層７を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された第２導電型の第１の埋め込み層と、
前記第１の埋め込み層内に形成された第２導電型の第２の埋め込み層と、
前記第２の埋め込み層内に形成された第１導電型の埋め込み層と、
前記第１導電型の半導体基板上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層を貫通し、前記第２の埋め込み層の端部と重畳して形成された第２導電型の導電層と、
前記エピタキシャル層を貫通し、前記第１導電型の埋め込み層の端部と重畳して形成された第１導電型のコレクタ層と、
前記第１導電型のコレクタ層に隣接する前記エピタキシャル層に形成された第１導電型のベース層と、
前記ベース層に形成された第２導電型のエミッタ層と、
前記エミッタ層上から前記ベース層上を経由し前記エピタキシャル層上に延在するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２導電型の導電層に形成された第２導電型のコンタクト層と、
前記第１導電型のコレクタ層と、前記第２導電型の導電層に形成された前記第２導電型のコンタクト層とが電気的に接続されたコレクタ電極と、
前記エミッタ層と電気的に接続されたエミッタ電極と、
前記エピタキシャル層を分離する第１導電型の分離層と、を備えることを特徴とする半導体装置。
【請求項２】
前記コレクタ層が前記ベース層を取り囲んで連続して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電層が前記コレクタ層を取り囲んで連続して形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の埋め込み層のシート抵抗が１００Ω／□以上で、前記第２の埋め込み層のシート抵抗が３０Ω／□以下であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＰＮ接合分離によるＩＧＢＴに係る半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴは高耐圧ＭＯＳＦＥＴの一種で、パワーＭＯＳＦＥＴの高速スイッチング特性とバイポーラトランジスタの高出力特性とを備えた高耐圧半導体デバイスである。ＩＧＢＴはＭＯＳＦＥＴのドレイン部に順方向のＰＮ接合を追加し、Ｐ型半導体層からＮ型半導体層に正孔を注入し、この領域に電子密度及び正孔密度の非常に高い状態を作り、いわゆる導電変調効果により、低オン抵抗を実現している。
【０００３】
一般的に半導体装置においては、半導体基板上に各種デバイスを集積した回路を構成するが、ＩＧＢＴ等の各デバイス素子は、それぞれ他のデバイスからの干渉を防止するため、半導体基板上に素子分離された複数の領域のそれぞれに形成される。素子分離技術としては、バイポーラプロセスで一般的なＰＮ接合分離と、ＭＯＳ型プロセスで一般的なＬＯＣＯＳ等の誘電体分離がある。
【０００４】
大電流スイッチング用途の横型ＩＧＢＴの場合、ＭＯＳ型プロセスで用いられるＬＯＣＯＳのような一般的な誘電体分離では、スイッチング時の過剰正孔により、ＩＧＢＴに隣接する制御回路等に対し誤動作等の弊害を生じさせる場合がある。そこで、各デバイス素子を誘電体で取り囲んだ、いわゆる完全誘電体分離された別々の島状領域に分離して形成する事が一般的に行われている。しかし、完全誘電体分離はＰＮ接合分離に比べて大きな面積をとるため、集積度向上の点で弊害となっている。
【０００５】
特許文献１では、横型ＩＧＢＴとそれに隣接する制御回路等は完全誘電体分離で分離するが、隣接制御回路等内の各デバイス素子はＰＮ接合分離で分離することにより集積度の向上を図っている。また特許文献２においては、誘電体分離を採用せず、ＰＮ接合分離技術を応用して集積度の向上を図っている。即ち、横型ＩＧＢＴと隣接制御回路等の間のＰ型半導体基板にＮ型拡散層を形成し、Ｐ型半導体基板に深く拡散された当該Ｎ型拡散層自体及びそれとＰ型半導体基板で形成される空乏層の拡がりで過剰正孔が制御回路等に流れ込むのを防止し、スイッチング時の誤動作を回避している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平２−１６８６４６号公報
【特許文献２】特開２００８−４５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、特許文献２に記載された発明と同様に誘電体分離ではなく、ＰＮ接合分離を採用して横型ＩＧＢＴを含む半導体装置を形成するものである。相違点は、特許文献２に記載の発明はＰ型半導体基板にＩＧＢＴ等の各デバイスを形成するのに対して、本発明はＰ型半導体基板上に形成されたＮ型エピタキシャル層にＩＧＢＴ等の各デバイスを形成する点である。
【０００８】
この場合、通常のバイポーラプロセスを使用して、２つのＰ＋型分離層で挟まれ分離された領域のＮ型エピタキシャル層にＩＧＢＴのエミッタ層、ベース層、コレクタ層を形成すると、Ｎ型ドリフト層となるＮ型エピタキシャル層から直接、またはＰ＋型分離層を経由して、コレクタ層から注入される正孔がＰ型半導体基板側に漏れ電流として流れ、電力効率の低下をきたすことになる。係る弊害を防止すると共に、併せて寄生トランジスタによるリーク電流の発生しない横型のＩＧＢＴを形成する事が課題となる。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、第１導電型の半導体基板に形成された第２導電型の第１の埋め込み層と、前記第１の埋め込み層内に形成された第２導電型の第２の埋め込み層と、前記第２の埋め込み層内に形成された第１導電型の埋め込み層と、前記第１導電型の半導体基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層を貫通し、前記第２の埋め込み層の端部と重畳して形成された第２導電型の導電層と、前記エピタキシャル層を貫通し、前記第１導電型の埋め込み層の端部と重畳して形成された第１導電型のコレクタ層と、前記第１導電型のコレクタ層に隣接する前記エピタキシャル層に形成された第１導電型のベース層と、前記ベース層に形成された第２導電型のエミッタ層と、前記エミッタ層上から前記ベース層上を経由し前記エピタキシャル層上に延在するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２導電型の導電層に形成された第２導電型のコンタクト層と、前記第１導電型のコレクタ層と前記第２導電型の導電層に形成された前記第２導電型のコンタクト層とが電気的に接続されたコレクタ電極と、前記エミッタ層と電気的に接続されたエミッタ電極と、前記エピタキシャル層を分離する第１導電型の分離層と、を備えることを特徴とする。
【００１０】
また、本発明の半導体装置は、前記コレクタ層が前記ベース層を取り囲んで連続して形成されていることを特徴とする。
【００１１】
また、本発明の半導体装置は、前記導電層が前記コレクタ層を取り囲んで連続して形成されていることを特徴とする。
【００１２】
また、本発明の半導体装置は、前記第１の埋め込み層のシート抵抗が１００Ω／□以上で、前記第２の埋め込み層のシート抵抗が３０Ω／□以下であることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置によれば、コレクタから注入された正孔が、Ｐ型半導体基板やＰ＋型分離層で分離された他の領域に流れ出るのを防止する事ができ、高い電力効率の高耐圧ＩＧＢＴからなる半導体装置を実現する事ができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態における半導体装置の断面図である。
【図２】比較例における半導体装置の断面図である。
【図３】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１５】
先ず、図２の左側に示すように、バイポーラプロセスで使用される高耐圧縦型ＰＮＰトランジスタの構成を利用してＩＧＢＴを形成した場合、Ｎ＋型エミッタ層１１、Ｐ型ベース層９、及びＮ型ドリフト層となるＮ型エピタキシャル層５が、コレクタ層となるＰ＋型コレクタ層８及びＰ＋型埋め込み層４で囲まれ、更にその外側がＮ型エピタキシャル層５及びＮ型埋め込み層２で取り囲まれた構成になる。
【００１６】
従って、コレクタ層から注入される正孔がＰ型半導体基板１等に漏洩するという弊害を防止する事が可能であり、高耐圧縦型ＰＮＰトランジスタの構成をＩＧＢＴの構成にそのまま使用できる。そのことに着目してＩＧＢＴ形成のための検討を進めた。しかし、後述する弊害が認められたことから、係る弊害を排除する本発明に至った。そこで、始めに、高耐圧縦型ＰＮＰトランジスタの構成をそのまま応用したＩＧＢＴに関し比較例として説明し、その後に本発明の実施形態について説明する。
【００１７】
〔比較例〕
図２に基づいて比較例の問題点について説明する。図２の左側には、一対のＰ＋型分離層６に囲まれた領域に形成されたＩＧＢＴを、右側には、別の分離された領域に形成された周辺回路素子の一例を構成するＮＰＮトランジスタを表示している。ＩＧＢＴ形成領域には、Ｐ型半導体基板１にＮ型埋め込み層２、Ｎ型埋め込み層２にＰ＋型埋め込み層４が形成されている。Ｐ型半導体基板１上に形成されたＮ型エピタキシャル層５は一対のＰ＋型分離層６により分離されている。
【００１８】
分離されたＮ型エピタキシャル層５内には、当該Ｎ型エピタキシャル層５の表面からＰ＋型埋め込み層４まで延在し当該Ｐ＋型埋め込み層４と重畳するＰ＋型コレクタ層８がＮ型エピタキシャル層５を取り囲むように形成される。また、Ｎ型エピタキシャル層５内にはＰ型ベース層９、Ｐ型ベース層９内にはＮ＋型エミッタ層１１が形成される。更に、Ｐ＋型分離層６とＰ＋型コレクタ層８に挟まれたＮ型エピタキシャル層５にはＮ＋型コンタクト層１０が形成されている。
【００１９】
当該Ｎ＋型コンタクト層１０はＰ＋型コレクタ層８とコレクタ電極１５で電気的に接続されている。また、Ｎ＋型エミッタ層１１はエミッタ電極１６と電気的に接続されている。また、Ｎ＋型エミッタ層１１上からＰ型ベース層９上を経由しＮ型エピタキシャル層５上まで延在するゲート絶縁膜１２を介してゲート電極１３が形成されている。
【００２０】
また、図２の右側の一対のＰ＋型分離層６に囲まれた領域には、周辺回路を構成するデバイス素子の一例としてＮＰＮトランジスタが形成される。即ち、Ｐ型半導体基板１にＮ＋型埋め込み層２３、その上部にＮ型エピタキシャル層５が形成され、該Ｎ型エピタキシャル層５は一対のＰ＋型分離層６によって他のデバイス形成領域と分離される。Ｎ型エピタキシャル層５にはＰ型ベース層１７、該Ｐ型ベース層１７にはＮ＋型エミッタ層１８が形成される。また、Ｎ型エピタキシャル層５の表面からＮ＋型埋め込み層２３まで延在し、該Ｎ＋型埋め込み層２３と重畳するＮ＋Ｃコレクタ引き出し層２２が形成されている。
【００２１】
それでは係る構成のＩＧＢＴのオン動作時の問題点について、図２を参照しつつ説明する。ＩＧＢＴのコレクタ電極１５に正電圧が印加され、ＩＧＢＴのエミッタ電極１６が接地された状態でゲート電極１３に正電圧が印加されると、ゲート電極１３直下のゲート絶縁膜１２と隣接するＰ型ベース層９の表面はＮ型に反転する。Ｎ型反転層はチャネルとなりＮ＋型エミッタ層１１からチャネルを経由して電子電流がＮ型ドリフト層となるＮ型エピタキシャル層５に流れ込む。
【００２２】
このとき、Ｐ＋型コレクタ層８からは、Ｎ型ドリフト層であるＮ型エピタキシャル層５に向かって正孔が注入される。即ち、Ｐ＋型コレクタ層８からＮ型ドリフト層たるＮ型エピタキシャル層５、前記チャネルを経由してＮ＋型エミッタ層１１に向かうコレクタ電流が流れることになる。係るコレクタ電流は大きく分類すると、図２に示すＡ矢印経路とＢ矢印経路に分流して流れることになる。即ち、Ｐ＋型コレクタ層８から直接Ｎ型エピタキシャル層５へ流れる経路と、Ｐ＋型コレクタ層８の上方から下方に流れ、Ｐ＋型埋め込み層４に流れ込み、当該Ｐ＋型埋め込み層４からＮ型エピタキシャル層に流れ込む経路である。
【００２３】
Ａ矢印経路はＮ＋型エミッタ層１１まで至る距離がＢ矢印経路より短いことから、Ａ矢印経路を通り流れるコレクタ電流成分はＢ矢印経路を通り流れるコレクタ電流成分より多くなる。また、Ｂ矢印経路は、比較的不純物濃度の高いＰ＋型コレクタ層８、Ｐ＋型埋め込み層４から構成される。従って、Ｂ矢印経路となる、この部分での電圧降下は比較的小さい。それに対して、Ａ矢印経路からＮ型エピタキシャル層に流れ込む大きな電流により、高抵抗層であるＮ型エピタキシャル層での寄生抵抗による電圧降下は、Ｂ矢印経路の電圧降下より大きいことになる。従って、Ｂ矢印経路の先端のＰ＋型埋め込み層４の電位がＮ型エピタキシャル層５の電位より高くなる。
【００２４】
そうすると、Ｎ＋型コンタクト層１０とそれに続くＮ型エピタキシャル層５をコレクタ層、Ｐ＋型埋め込み層４をベース層、Ｎ型エピタキシャル層５からＮ型チャネル層を経由してＮ＋型エミッタ層１１に至る経路をエミッタ層とする寄生ＮＰＮトランジスタのエミッタ−ベース間に順方向電圧がかかることになり、該寄生ＮＰＮトランジスタがオンすることになる。この結果、寄生ＮＰＮトランジスタのコレクタ層となるＮ＋型コンタクト層１０からベース層となるＰ＋型埋め込み層４を通り、エミッタ層となるＮ＋型エミッタ層１１に向かってコレクタ電流が流れる。
【００２５】
このコレクタ電流もまた、大きく分けると、図２に示すように、寄生ＮＰＮトランジスタのコレクタ層となるＮ＋型コンタクト層１０、Ｎ型エピタキシャル層５を経由し、直接ベース層となるＰ＋型埋め込み層４を通りエミッタ層となるＮ型エピタキシャル層５に流れ込むＡ´矢印経路と、同じく寄生ＮＰＮトランジスタのコレクタ層となるＮ＋型コンタクト層１０、Ｎ型エピタキシャル層５を経由し、Ｎ型埋め込み層２に流れ込み、その後ベース層となるＰ＋型埋め込み層４を通りエミッタ層となるＮ型エピタキシャル層５に流れ込むＢ´矢印経路に分流することになる。
【００２６】
Ａ´矢印経路は比較的不純物濃度の高いＰ＋型埋め込み層４で構成されるため、前述した如く、この部分での電圧降下は比較的小さい。それに対して、Ｂ´矢印経路はＰ型半導体基板１との絶縁耐圧を確保するため低不純物濃度で形成されたＮ型埋め込み層２で構成される。そのため、この部分での電圧降下は大きくなる。その結果、図２の点線で示す、Ｐ＋型埋め込み層４をエミッタ層、Ｎ型埋め込み層２をベース層、Ｐ型半導体基板１をコレクタ層とする寄生ＰＮＰトランジスタのエミッタ−ベース間が順方向バイアスされることになり、エミッタ層であるＰ＋型埋め込み層４からベース層となるＮ型埋め込み層２を通り、コレクタ層となるＰ型半導体基板１に向かってオン電流が流れることになる。
【００２７】
即ち、ＩＧＢＴのオン電流の一部がＰ＋型コレクタ層８からＰ＋型埋め込み層４を通り、Ｎ型埋め込み層２を経由してＰ型半導体基板１に流れることになり、ＩＧＢＴの電力効率を低下させることになる。
【００２８】
〔実施形態〕
本発明は、比較例における、寄生ＰＮＰトランジスタのオン電流となる、ＩＧＢＴのＰ＋型コレクタ層８からＰ＋型埋め込み層４を通り、Ｎ型埋め込み層２を経由してＰ型半導体基板１に流れる漏れ電流の発生を防止して、ＩＧＢＴの電力効率の改善を図るものである。図１に基づいて本発明の内容について詳細に説明する。比較例を示す図２と同じ構成は同じ記号で表示する。
【００２９】
比較例を示す図２と本発明の図１を比較した場合、図１では存在せず、図２には存在する２つの相違点が認識できる。１つは、Ｎ型埋め込み層２の中にＮ＋型埋め込み層３を形成している点であり、もう１つは、Ｎ＋型コンタクト層１０からＮ＋型埋め込み層３内またはその近傍まで延在する比較的不純物濃度の高いＮ＋型導電層７を形成している点である。係る構成にすることにより、図２の点線で示した寄生ＰＮＰトランジスタのオン電流の発生を防止している。
【００３０】
それでは、コレクタ電極１５に正電圧、エミッタ電極１６に接地電位が印加された場合について、本発明での寄生ＰＮＰトランジスタのオン電流の発生が防止される理由について、以下に説明する。コレクタ電極１５に正電圧が印加され、ゲート電極１３に正電圧が印加され、Ｐ型ベース層９の表面にＮ型層からなるチャネル層が形成された場合、コレクタ電極１５からＰ＋型コレクタ層８を経由してＮ型ドリフト層であるＮ型エピタキシャル層５に向かって、コレクタ電流が流れるのは比較例を示す図２と変わらない。
【００３１】
また、係るコレクタ電流が図２のＡ矢印経路とＢ矢印経路に分流し、Ｎ＋型エミッタ層１１の電位よりＰ＋型埋め込み層４の電位が高くなり、Ｎ＋型エミッタ層１１をエミッタ層、Ｐ＋型埋め込み層４をベース層、Ｎ＋型コンタクト層１０をコレクタとする寄生ＮＰＮトランジスタがオンすることも比較例の図２と同様である。この場合の寄生ＮＰＮトランジスタのオン電流がＡ´矢印経路とＢ´矢印経路に分流するのも比較例の図２と同じである。
【００３２】
しかし、比較例を示す図２と本発明を示す図１とでは、寄生ＮＰＮトランジスタのオン電流の電流経路の内、Ｂ’矢印経路の構成が大きく異なる。比較例の図２においては不純物濃度の低いＮ型埋め込み層２が電流経路になるのに対して、本発明の図１においては比較的不純物濃度の高いＮ＋型埋め込み層３が電流経路になっている点である。ちなみに、不純物拡散後のＮ型埋め込み層２のシート抵抗は１００Ω／□以上であるのに対してＮ＋型埋め込み層３のシート抵抗は３０Ω／□以下である。
【００３３】
また、Ｎ＋型コンタクト層１０からＮ＋型埋め込み層３に至る電流経路も、比較例の図２では不純物濃度の低い高抵抗のＮ型エピタキシャル層５が介在しているのに対して、本発明の図１においては比較的不純物濃度の高いＮ＋型導電層７が介在している。Ｎ＋型導電層７の不純物濃度は１×１０１８／ｃｍ３以上である。従って、比較例の図２と本発明の図１の構成の違いから、寄生ＮＰＮトランジスタのオン電流のうちＢ’矢印経路の電流による電圧降下が、比較例と、本発明では大きく異なることになる。
【００３４】
比較例においては、Ｂ’矢印経路は高抵抗のＮ型エピタキシャル層５及び高抵抗のＮ型埋め込み層２から構成されるため、前述の如くその部分での電圧降下が大きい。結果的にＮ型埋め込み層の電位はコレクタ電極１５の正電位よりかなり低下したものになる。それに対して、本発明においては、Ｂ’矢印経路は比較的低抵抗からなるＮ＋型導電層７及びＮ＋型埋め込み層３で構成されるため、その部分でのＮＰＮトランジスタのオン電流による電圧降下は少なく、結果的にＮ＋型埋め込み層３の電位はＰ＋型埋め込み層４の電位より高くする事ができる。
【００３５】
この場合、寄生ＰＮＰトランジスタのエミッタ層となるＰ＋型埋め込み層４の電位より、ベース層となるＮ＋型埋め込み層３の電位が高くなるため、寄生ＰＮＰトランジスタはオンする事が無く、コレクタ電極１５からＰ型半導体基板１に流れる漏れ電流の発生を防止する事ができる。
【００３６】
それでは、本発明に係る半導体装置の製造方法について、図３〜図５を参照して簡単に説明する。図３等においては、図１の記載の内、本発明の要旨となるＩＧＢＴを形成した領域だけを表示して説明する。先ず、図３に示すように、Ｐ型半導体基板１を準備し、シリコン酸化膜等をマスクにして、Ｐ型半導体基板１上に塗布されたアンチモン（Ｓｂ）入りのＳＯＧ（スピン  オン  グラス）膜からアンチモンをＰ型半導体基板１の所定の領域に拡散し、Ｎ＋型埋め込み層３を形成する。
【００３７】
次に、上記マスクより広い開口を有するレジストマスクにより、リン（Ｐ）をイオン注入によりＰ型半導体基板１内に導入する。その後、高温長時間の熱拡散処理を行いＰ型半導体基板１内のＮ＋型埋め込み層３より深い位置までリンを拡散しＮ型埋め込み層２を形成する。低不純物濃度のＮ型埋め込み層２を形成するのはＰ型半導体基板１との絶縁破壊電圧を高くするためである。
【００３８】
次に、Ｎ＋型埋め込み層３の中のＰ＋型埋め込み層４形成領域に、レジストマスクによりボロン（Ｂ）等をイオン注入する。同時にＰ＋型分離層６を形成する領域にもレジストマスクによりボロン等のイオン注入を行う。その後高温で注入されたボロン等をＮ＋型埋め込み層３内およびＰ型半導体基板１内にドライブインする。その後、図４に示すように、シリコン酸化膜等を除去してから所定の工程を経て、Ｐ型半導体基板１上の全面にＮ型エピタキシャル層５を堆積する。
【００３９】
次に、Ｎ型エピタキシャル層５の表面に形成された薄いシリコン酸化膜上の所定の位置に開口部を有するレジストマスクにより、高濃度でリンのイオン注入を行う。このイオン注入されたリンは、後述の高温拡散により低抵抗のＮ＋型導電層７を形成するため、この工程でのイオン注入量は８×１０１５／ｃｍ２程度の高ドーズ量になる。
【００４０】
次にシリコン基板全体を熱処理し、注入された不純物リンのドライブインとシリコン酸化膜の形成を行う。次に、シリコン酸化膜の所定の領域に所定のフォトエッチングにより開口を形成しボロン等を導入し、高温で熱処理することによりＰ＋型分離層６及びＰ＋型コレクタ層８を形成する。この場合、Ｐ＋型埋め込み層４もＮ型エピタキシャル層５内に這い上がり、Ｐ＋型コレクタ層８と一体になる。
【００４１】
また、Ｎ＋型導電層７もＮ型エピタキシャル層５内に拡散し、這い上がってきたＮ型埋め込み層２またはＮ＋型埋め込み層３と一体化する。Ｎ＋型埋め込み層３と一体化するのが好ましい。Ｐ＋型分離層６もＰ型半導体基板１内に形成したボロン注入層の這い上がりとＮ型エピタキシャル層５の表面から拡散したボロン等が一体化してＰ＋型分離層６を形成する。
【００４２】
次に、図５に示すように、半導体基板全面を被覆するシリコン酸化膜の所定の位置に所定のフォトエッチングプロセスにより開口を形成してから、Ｐ型ベース層９内およびＮ＋型導電層７内に高温炉内でオキシ塩化リン等によりリンを導入する。導入されたリンはＮ＋型エミッタ層１１、Ｎ＋型コンタクト層１０を形成する。次にＣＶＤ法等により絶縁膜１４を形成してから所定のフォトエッチングプロセスによりコンタクトホールを形成する。
【００４３】
次にアルミニューム（Ａｌ）合金等をスパッタリングしてから所定のフォトエッチングプロセスを経てエミッタ電極１６、コレクタ電極１５等を形成する。最後に不図示の保護膜を形成することにより所望の半導体装置が完成する。
【符号の説明】
【００４４】
１  Ｐ型半導体基板２  Ｎ型埋め込み層    ３Ｎ＋型埋め込み層    
４  Ｐ＋型埋め込み層    ５  Ｎ型エピタキシャル層    ６  Ｐ＋型分離層
７  Ｎ＋型導電層    ８  Ｐ＋型導電層    ９  Ｐ型ベース層    
１０  Ｎ＋型コンタクト層    １１  Ｎ＋型エミッタ層    １２  ゲート絶縁膜
１３  ゲート電極    １４  絶縁膜    １５  コレクタ電極    
１６  エミッタ電極    １７  Ｐ型ベース層    １８  Ｎ＋型エミッタ層
１９  エミッタ電極    ２０  ベース電極    ２１コレクタ電極    
２２  Ｎ＋Ｃコレクタ引き出し層    ２３  Ｎ＋型埋め込み層
【図１】
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【図２】
2011077483.tif 000004
【図３】
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【図４】
2011077483.tif 000006
【図５】
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