(57)【要約】 【課題】ＣＯＢ構造の強誘電体半導体メモリにおいて、信号劣化が発生する強誘電体膜の周辺領域の面積を減らす。【解決手段】選択ワード線に直交する方向に隣接する２つのセルトランジスタで通過ワード線を共有させ、各セルのワード線を１．５本にすることにより、キャパシタの形状を正方形に近づける。【選択図】図１
2011066062.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に絶縁膜を介して設けられたワード線と、前記ワード線を間に挟んで前記基板の表面層で対をなすように素子領域に形成された不純物拡散層と、を含む電界効果型トランジスタと、
前記基板の上方に形成され、前記対をなす不純物拡散層のいずれか片方に接続される下部電極と、前記下部電極の少なくとも一部を被覆する強誘電体膜と、前記強誘電体膜を被覆する上部電極と、からなる強誘電体キャパシタと、
前記下部電極の下方に設けられ、前記対をなす不純物拡散層のいずれか他方に、ビット線コンタクトを介して接続されるビット線と、
を備え、第１の方向に所定ピッチで配置されるメモリセルでなる行方向のメモリセル群が第２の方向に複数行分配置されて構成された複数のメモリセルで構成され、
各メモリセルは、前記第１の方向において一方の側に隣接するメモリセルとの間で前記ビット線コンタクトを共有してビット線に接続するとともに前記第１の方向において他方の側に隣接するメモリセルとの間にワード線を有し、
前記第１の方向における前記ビット線コンタクトの間には、前記ワード線が３本のみ形成される、
ことを特徴とする半導体記憶装置。
【請求項２】
前記ビット線は、前記第１の方向との間で鋭角をなすように斜行して配置される、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルは、前記第１の方向が前記ビット線に平行な方向との間で鋭角をなすように斜行して配置される、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記素子領域は、前記ワード線に直交する第１の部分と、前記第１の部分に連続して、かつ、前記ワード線に平行に延在する第２の部分とを有する、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記強誘電体膜は、前記ワード線に直交するように配置されることを特徴とする請求項２乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記ビット線は、最小加工寸法を下回る幅を有することを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
各行方向のメモリセル群は、前記第２の方向に隣り合うメモリセル群に対して前記行方向に所定の距離だけシフトして形成される、
ことを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関する。
【背景技術】
【０００２】
キャパシタ絶縁膜として強誘電体膜を用いる強誘電体メモリは、強誘電体膜の分極反転と残留分極を利用した集積度の高い不揮発性メモリとして近年注目されている。
【０００３】
このような強誘電体メモリとして、キャパシタ絶縁膜をビットラインの上方に配置するＣａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ  （ＣＯＢ）セル構造が提案されている（例えば特許文献１および非特許文献１）。
【０００４】
例えば非特許文献１で提案されるレイアウトによれば、マトリクスをなすように配置される矩形状のメモリセルにおいて、長辺側には単位メモリセルあたり２本のワード線が配置される（図３参照）。一本は選択ワード線で、もう一本は通過ワード線である。短辺方向には単位メモリセルあたり１本のビット線が配置される。各配線は理想的には最小加工寸法で加工されるため、最小加工寸法をＦｅａｔｕｒｅ  Ｓｉｚｅ  （以下、単に「Ｆ」で表す）とした時、単位セルのサイズは長辺側が４Ｆで短辺側が２Ｆであり、その平面積は２Ｆ×４Ｆ＝８Ｆ２となる。非特許文献１のレイアウトにおけるキャパシタサイズは、長辺Ｇ３Ｆ、短辺が１Ｆとなっており、その平面積は３Ｆ２となる。
【０００５】
ここで、非特許文献１のキャパシタレイアウトには、長辺と短辺との比率が３：１と大きくなっているという問題点がある。一般的に、強誘電体膜はプラズマダメージまたは水素による還元などにより製造工程中に特性劣化が起こることが知られている。この特性劣化は強誘電体膜の周辺領域で発生するため、キャパシタの周辺長が長いほど強誘電体膜の特性劣化が大きくなる可能性がある。特性劣化の具体的内容としては、メモリセルからの信号量が低下し、ひいては記憶素子としての信頼性が低下する、などが挙げられる。
【０００６】
ここで、仮に周辺領域から（１／４）Ｆの領域が製造工程中の特性劣化により信号に寄与しない領域であると仮定すると、３Ｆ２のキャパシタ面積中で信号を有するのは１．２５Ｆ２に減少してしまう。すなわち、製造工程中の特性劣化の影響により、キャパシタからの信号量が４２％に減少してしまう。ダメージを受ける領域はキャパシタの大きさに依存することなく一定であるため、特性劣化の影響による信号量低下は最小加工寸法が縮小されるほど大きくなってしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１１９９３７
【非特許文献】
【０００８】
【非特許文献１】Ｈ．  Ｊ．  Ｊｏｏ，  ｅｔ  ａｌ．，  ２００４  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．１４８−１４９
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、キャパシタの周辺領域における特性劣化の影響を低減してキャパシタからの信号量を増大させることにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、
基板と、前記基板上に絶縁膜を介して設けられたワード線と、前記ワード線を間に挟んで前記基板の表面層で対をなすように素子領域に形成された不純物拡散層と、を含む電界効果型トランジスタと、前記基板の上方に形成され、前記対をなす不純物拡散層のいずれか片方に接続される下部電極と、前記下部電極の少なくとも一部を被覆する強誘電体膜と、前記強誘電体膜を被覆する上部電極と、からなる強誘電体キャパシタと、前記下部電極の下方に設けられ、前記対をなす不純物拡散層のいずれか他方に、ビット線コンタクトを介して接続されるビット線と、を備え、第１の方向に所定ピッチで配置されるメモリセルでなる行方向のメモリセル群が第２の方向に複数行分配置されて構成された複数のメモリセルで構成され、各メモリセルは、前記第１の方向において一方の側に隣接するメモリセルとの間で前記ビット線コンタクトを共有してビット線に接続するとともに前記第１の方向において他方の側に隣接するメモリセルとの間にワード線を有し、前記第１の方向における前記ビット線コンタクトの間には、前記ワード線が３本のみ形成される、ことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１１】
本発明によれば、キャパシタの周辺領域における特性劣化の影響を低減してキャパシタからの信号量を増大させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態による半導体記憶装置のレイアウトにおける主要部を示す平面図。
【図２】図１のＡ−Ａ線に沿った断面図。
【図３】従来の技術によるＣＯＢ構造の強誘電体メモリのレイアウトの一例を示す図。
【図４】図１に示す強誘電体メモリのメモリセルにおけるキャパシタの有効面積を従来技術との対比で示す図。
【図５】図１に示す強誘電体メモリのレイアウトのうち、ビット線からワード線までを示す平面図。
【図６】図１に示す強誘電体メモリについて素子領域とビット線コンタクトおよびワード線との位置関係を示す平面図。
【図７】図１に示す強誘電体メモリの製造方法を説明する略示断面図。
【図８】図１に示す強誘電体メモリの製造方法を説明する略示断面図。
【図９】図１に示す強誘電体メモリの製造方法を説明する略示断面図。
【図１０】図１に示す強誘電体メモリの製造方法を説明する略示断面図。
【図１１】本発明の第２の実施の形態による半導体記憶装置のレイアウトにおける主要部を示す平面図。
【図１２】図１１に示す強誘電体メモリのレイアウトのうち、ビット線からワード線までを示す平面図。
【図１３】図１１のＢ−Ｂ線に沿った断面図。
【図１４】図１１に示す強誘電体メモリの製造方法を説明する略示断面図。
【図１５】図１１に示す強誘電体メモリの製造方法を説明する略示断面図。
【図１６】図１１に示す強誘電体メモリの製造方法を説明する略示断面図。
【図１７】図１１に示す強誘電体メモリの製造方法を説明する略示断面図。
【図１８】本発明の第３の実施の形態による半導体記憶装置のレイアウトにおける主要部を示す平面図。
【図１９】図１８のＣ−Ｃ線に沿った断面図。
【図２０】図１８に示す強誘電体メモリのメモリセルにおけるキャパシタの有効面積を従来技術との対比で示す図。
【図２１】図１８に示す強誘電体メモリにおけるワード線、ビット線、および、不純物拡散層と下部電極とのコンタクトのレイアウトを示す図。
【図２２】図１８に示す強誘電体メモリにおけるビット線コンタクト、ワード線および素子領域のレイアウトを示す図。
【図２３】本発明の第４の実施の形態による半導体記憶装置のレイアウトにおける主要部を示す平面図。
【図２４】本発明の第５の実施の形態による半導体記憶装置のレイアウトにおける主要部を示す平面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態のいくつかについて、添付の図面を参照しながら詳細に説明する。  
図面において、同一の部分には同一の参照番号を付し、重複説明は必要な場合に限り行う。
【００１４】
（１）第１の実施の形態
図１は、本発明の第１の実施の形態による半導体記憶装置のレイアウトにおける主要部を示す平面図である。より具体的には、図１は、ＣＯＢ構造の強誘電体メモリの強誘電体膜Ｃ１、ビット線コンタクトＢＬＣおよびワード線ＷＬの平面形状を示す。また、図２は、図１のＡ−Ａ線に沿った断面図である。
【００１５】
図２を参照して本実施形態の強誘電体メモリの概略構成を説明すると、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｉｏｎ）により他の領域から素子分離された基板Ｗの素子領域ＡＡ１に、電界効果型トランジスタが設けられている。電界効果型トランジスタは、基板Ｗの上にゲート絶縁膜を介して形成された、ワード線ＷＬをなすゲート電極と、該ゲート電極を間に挟むように素子領域ＡＡ１の表面層に形成され、ソース／ドレインの対となる不純物拡散層ＩＤＬとを含む。ソース／ドレインの一方の不純物拡散層ＩＤＬに接続してビット線コンタクトＢＬＣが設けられビット線ＢＬに接続される。これにより、各メモリセルは、行方向Ｄｒ（図１参照）において一方の側に隣接するメモリセルとの間でビット線コンタクトＢＬＣを共有してビット線ＢＬ１に接続される。
【００１６】
また、ソース／ドレインの他方の不純物拡散層ＩＤＬに接続して基板Ｗに立設して下部電極コンタクトＬＥＣが形成され、ビット線ＢＬ１の上方に配置された下部電極ＬＥに接続される。下部電極ＬＥの上には、下部電極ＬＥの少なくとも一部を被覆するように強誘電体膜Ｃ１が形成され、さらに、これらの強誘電体膜を覆うように上部電極ＵＥが設けられている。下部電極コンタクトＬＥＣ、強誘電体膜Ｃ１および上部電極ＵＥは、強誘電体キャパシタＦＣ１を構成する。
【００１７】
さらに、上部電極ＵＥは、プレート電極コンタクトＰＣを介してプレート電極ＰＬに接続される。
【００１８】
図１のレイアウト図から明らかなように、本実施形態の強誘電体メモリの第１の特徴は、行方向Ｄｒに隣り合うビット線コンタクトＢＬＣの間にワード線ＷＬが３本のみ配置され、各メモリセルＣＬ１内のワード線ＷＬは１．５本となり、これにより各メモリセルＣＬ１の形状が従来技術と比較してより正方形に近づいている点にある。
【００１９】
より具体的には、行方向Ｄｒに所定ピッチで配置されたメモリセルＣＬ１は、列方向Ｄｃに隣り合うメモリセルＣＬ１との間で上記所定ピッチの１／２だけシフトするように配置され、これにより、各メモリセルＣＬ１内のワード線ＷＬは、自身のトランジスタを駆動するための選択ワード線と、行方向Ｄｒで隣接するメモリセルＣＬ１との境界線ＬＤを通過して列方向Ｄｃで隣接するトランジスタを駆動するための通過ワード線だけとなる。各メモリセルは、行方向Ｄｒにおいてビット線コンタクトＢＬＣとは逆の側に隣接するメモリセルとの間で通過ワード線を有する。即ち、各通過ワード線は、行方向Ｄｒにおいてビット線コンタクトＢＬＣとは逆の側に隣接するキャパシタ間で２つのメモリセルＣＬ１の境界に跨るように形成されているため、メモリセルＣＬ１毎では０．５本となり、この結果、各メモリセルＣＬ１内のワード線の本数は１．５本となる。
【００２０】
比較例として従来の技術によるＣＯＢ構造の強誘電体メモリのレイアウトの一例を図３に示す。図３において、例えばメモリセルＣＬ１０１を取り挙げて説明すると、メモリセルＣＬ１０１内を２本のワード線ＷＬｐが通過し、メモリセルＣＬ１０１のサイズが長軸方向（行方向Ｄｒ）において４Ｆ、短軸方向（列方向Ｄｃ）において２Ｆで、８Ｆ２の面積となり、強誘電体膜Ｃ１０１のサイズも、３Ｆ×１Ｆでその面積は３Ｆ２となっていた。前述したとおり、製造工程中の特性劣化により周辺領域から（１／４）Ｆの領域が信号に寄与しないと仮定すると、図４（ａ）に示すように、キャパシタ面積中で信号を有するのは２．５Ｆ×０．５Ｆ＝１．２５Ｆ２である。図４（ｂ）は、キャパシタサイズと信号量との関係を示すグラフであり、このグラフからも、キャパシタの周辺長が長いほど誘電体膜の特性が大きく劣化することが分かる。
【００２１】
一方、本実施形態の強誘電体メモリによれば、図１に示すように、メモリセルＣ１のサイズは３Ｆ×２．８３Ｆ（＝８．５Ｆ２）と正方形により近づいている。キャパシタのサイズも、図４（ｃ）に示すように、２Ｆ×１．８３Ｆ＝３．６６Ｆ２であり、信号に寄与するキャパシタ面積は、１．５Ｆ×１．３３Ｆ＝２Ｆ２である。従って、同じセル面積を仮定したときの信号に寄与するキャパシタ面積は、
２Ｆ２／１．２５Ｆ２×８Ｆ２／８．５Ｆ２  ＝  １．５１
となり、本実施形態は従来例よりも５１％以上大きいことが分かる。このように、本実施形態によれば、従来とほぼ同様のメモリセルサイズで、信号量を５１％増大させることができる。
【００２２】
図５は、本実施形態の強誘電体メモリのレイアウトのうち、ビット線ＢＬ１からワード線ＷＬまでを示す平面図であり、図６は、素子領域ＡＡ１とビット線コンタクトＢＬＣおよびワード線ＷＬとの位置関係を示す平面図である。図５に示すように、本実施形態の第２の特徴は、ビット線ＢＬ１がメモリセルＣＬ１の行方向Ｄｒに対して斜行するように配置されている点にある。より具体的には、ビット線ＢＬ１の方向ＤｂがメモリセルＣＬ１の行方向Ｄｒとの間で鋭角θ（＜９０°）をなしている。このような配置により、単位メモリセルＣＬ１の短軸が、斜行するビット線ＢＬ１のピッチで規定されるので、メモリセルＣＬ１、ひいてはキャパシタの形状をより正方形に近づけることができる。これにより、キャパシタの周辺長が短くなるので、キャパシタ形成工程に起因して信号劣化を受ける周辺領域を減少させることが可能となる。その結果、従来例に比較して信号劣化を被らないキャパシタ領域が増大し、信号量を増大させることができる。また、ワード線ＷＬの本数が従来と比較して少ないにもかかわらず、センスアンプ（図示せず）との間でＦｏｌｄｅｄ配置を実現することができる。
【００２３】
次に、本実施形態の強誘電体メモリの製造方法について図７乃至図１０を参照しながら説明する。図７乃至図１０はいずれも、以下の各製造工程において図１のＡ−Ａ線に対応する切断線に沿った断面図である。
【００２４】
最初に、通常のトランジスタ製造プロセスを用いて、基板に選択トランジスタを形成する。より具体的には、図７（ａ）に示すように、例えば半導体基板Ｗの表面の活性領域をシリコン窒化膜で覆った後に、素子分離領域に浅い溝ＳＴ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ）を形成し、シリコン酸化膜を全面に堆積する。
【００２５】
続いて、化学的機械的研磨（ＣＭＰ）により、堆積したシリコン酸化膜を素子分離用の溝に残置する。活性領域のシリコン窒化膜を除去することにより素子分離が完成する。
【００２６】
次に、熱酸化によりシリコン酸化膜を全面に形成した後、多結晶シリコンおよびシリコン窒化膜を全面に堆積する。フォトリソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により上記堆積膜を選択的に除去することにより、図７（ｂ）に示すように、ワード線ＷＬを形成する。
【００２７】
続いて、燐（ｐｈｏｓｐｈｏｒ）をメモリセル領域にイオン注入した後にアニール処理を行うことにより、トランジスタのソース・ドレインとなるｎ型不純物拡散層ＩＤＬを形成する（図８（ａ）参照）。
【００２８】
次に、全面にシリコン窒化膜を堆積した後、ＲＩＥにより、図８（ａ）に示すように、ワード線ＷＬの側壁にシリコン窒化膜ＳＷを残置する。このワード線側面に残置したシリコン窒化膜ＳＷは後述するプロセスにおいて、ビット線コンタクトＢＬＣおよび下部電極コンタクトＬＥＣをワード線ＷＬに対してセルフアラインで形成するための絶縁膜となる。
【００２９】
次いで、全面にシリコン酸化膜を堆積した後にＣＭＰにより平坦化した上で、ビット線コンタクトＢＬＣとなる領域にフォトリソグラフィとＲＩＥによりコンタクトＣＨ１を開口する（図８（ｂ）参照）。続いて、タングステン（Ｗ）を全面に堆積した後ＣＭＰで平坦部を除去することにコンタクトＣＨ１内にタングステン（Ｗ）を残置する。再度、タングステン（Ｗ）を全面に堆積した後にフォトリソグラフィとＲＩＥにより、図８（ｂ）に示すように、ビット線ＢＬ１を形成する。
【００３０】
次に、全面にシリコン酸化膜を堆積した後にＣＭＰで平坦化することにより、ビット線ＢＬ１とキャパシタ（図２の符号Ｃ１参照）との間の層間膜を形成する。続いて、フォトリソグラフィとＲＩＥにより、図９に示すように、不純物拡散層ＩＤＬと下部電極（図２の符号ＬＥ参照）との間のコンタクトＣＰを開口する。
【００３１】
次いで、全面にタングステンを堆積しＣＭＰで平坦化することにより、コンタクトＣＰ内にタングステンを残置して図９に示すように、下部電極とのコンタクトＬＥＣを形成する。
【００３２】
さらに、全面に下部電極ＬＥの材料（例えばＩｒ）を堆積した後に、強誘電体膜（例えばＰＺＴ、ＳＢＴＯ）を全面に堆積し、更に上部電極の材料（例えばＰｔ、Ｉｒ、ＩｒＯ２）を堆積する。
【００３３】
続いて、キャパシタを加工する目的で、例えばＡｌ２Ｏ３を全面に堆積した後にフォトリソグラフィとＲＩＥによりＡｌ２Ｏ３を加工し、さらに上部電極、強誘電体膜、下部電極を加工することにより、図１０に示すように、下部電極ＬＥ、強誘電体膜Ｃ１、および上部電極ＵＥでなる強誘電体キャパシタＦＣ１が完成する。
【００３４】
次いで、シリコン酸化膜を全面に堆積した後にＣＭＰで平坦化し強誘電体キャパシタとプレート配線間の層間絶縁膜を形成する。続いて、フォトリソグラフィとＲＩＥにより層間絶縁膜に開口を設けることによりプレートコンタクト（図２の符号ＰＣ参照）を形成する。続いて全面にタングステンを堆積しＣＭＰで平坦化することによりプレートコンタクトにタングステン（Ｗ）を埋め込む。さらに、全面にアルミニウム（Ａｌ）を堆積し、フォトリソグラフィとＲＩＥで加工することにより、プレート線（図２の符号ＰＬ参照）を形成すれば、図２に示すように、強誘電体メモリが提供される。
【００３５】
（２）第２の実施の形態
図１１および図１２は、本発明の第２の実施の形態による半導体記憶装置のレイアウトにおける主要部を示す平面図であり、図１１は、強誘電体膜Ｃ２、ビット線コンタクトＢＬＣおよびワード線ＷＬを示し、また、図１２は、ビット線ＢＬ２からワード線ＷＬまでを示す平面図である。さらに、図１３は、本実施形態による半導体記憶装置において、図１１および図１２のＢ−Ｂ線に沿った断面図である。図１３に示すように、本実施形態において下部電極ＬＥ、強誘電体膜Ｃ２および上部電極ＵＥは、強誘電体キャパシタＦＣ２を構成する。
【００３６】
前述した第１の実施の形態では単位メモリセルの短辺長が２．８３Ｆであったのに対し、本実施形態では、図１１に示すように、２．６６Ｆとなっている。このため、セルのサイズは従来例とほぼ同一であるにもかかわらず、キャパシタの有効面積を拡大することが可能となる。本実施形態では、キャパシタの有効面積は、１．１６Ｆ×１．５Ｆ  ＝  １．７４Ｆ２となり、従来例との比較では３９％の信号量増大が見込まれる。
【００３７】
このように本実施形態において単位セルの短辺長が第１の実施の形態よりも縮小されているのは、図１２に示すように、ビット線ＢＬ２の幅が最小加工寸法Ｆ未満となっているからである。この点は、図１３中のビット線ＢＬ２の幅と図２中の（最小加工寸法通りのライン・アンド・スペースパターンである）ビット線ＢＬ１の幅との対比によっても明らかである。なお、図１１に示す例では、単位メモリセルの短辺長を１．６６Ｆとしたが、後述するように、これを下回る寸法にすることも可能である。
【００３８】
図１１乃至１３に示す強誘電体メモリの製造方法について、本発明に係る半導体記憶装置の製造方法の実施の一形態として図１４乃至図１７を参照して説明する。
【００３９】
まず、通常のトランジスタ製造プロセスを用いて、基板Ｗに選択トランジスタを形成する。ここまでの製造工程は前述した第１の実施の形態と同様であり、その工程図は図７および図８（ａ）と実質的に同一であるため、省略する。
【００４０】
本実施形態の特徴は、図１４および図１５に示すビット線の加工プロセスにある。まず、層間絶縁膜としてＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｓｉｌａｇｅ）膜２０を全面に堆積して平坦化した後、ＣＭＰにより平坦化する。次いで、ビット線コンタクトＢＬＣとなる領域にフォトリソグラフィとＲＩＥによりコンタクトＣＨ１を開口し、タングステン（Ｗ）を全面に堆積した後ＣＭＰで平坦部を除去することにコンタクトＣＨ１内に残置する。本実施形態において、タングステン（Ｗ）は、例えば第１の導電材料に対応する。
【００４１】
次いで、隣り合うビット線ＢＬ２間の所望の間隔に応じたサイズの犠牲膜を形成する。より具体的には、ＢＳＧ（Ｂｏｒｏｎ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を全面に堆積し、ビット線ＢＬ２の倍のピッチで加工してＢＳＧ膜２２を形成する。ＢＳＧ膜２２の膜厚はビット線ＢＬ２の膜厚に対応する厚さとし、例えば１００ｎｍとする。続いて、タングステン（Ｗ）を例えば１００ｎｍ堆積して金属膜２４を形成する。本実施形態において、タングステン（Ｗ）は、例えば第２の導電材料に対応する。なお、ＢＳＧ膜２２の膜厚をより薄くし、かつ、両端をビット線コンタクトＣＨ１により近づければ、ビット線の幅をより縮小することが可能である。
【００４２】
次に、図１５に示すように、金属膜２４を全面ＲＩＥすることによりＢＳＧ膜２２の側壁に残置することによりビット線を形成する。その後、ＢＳＧ膜２２をＨＦ−Ｖａｐｏｒで選択的に除去することによりビット線ＢＬ２が完成する。ＨＦ−Ｖａｐｏｒを用いることにより層間絶縁膜であるＴＥＯＳ（図示せず）を除去することなく、ＢＳＧだけを除去することが可能となる。本実施形態による方法を用いれば、フォトリソグラフィ技術で規定される最小加工寸法を下回るビット線加工が可能となり、単位メモリセルの短辺を縮小することが可能となる。
【００４３】
その後は、図１６および図１７に示ように、第１の実施の形態と同様のプロセスにより図１３に示す強誘電体メモリが提供される。
【００４４】
（３）第３の実施の形態
図１８は、本発明の第３の実施の形態による半導体記憶装置のレイアウトにおける主要部を示す平面図であり、強誘電体膜Ｃ４、ビット線コンタクトＢＬＣおよびワード線ＷＬを示す平面図である。また、図１９は、本実施形態による半導体記憶装置において、図１８のＣ−Ｃ線に沿った断面図である。図１９に示すように、本実施形態において下部電極ＬＥ、強誘電体膜Ｃ４および上部電極ＵＥは、強誘電体キャパシタＦＣ４を構成する。
【００４５】
図１との対比により明らかなように、本実施形態の強誘電体メモリの特徴は、単位メモリセルＣＬ４が斜めに配置されており、ワード線の方向をＸ方向、これに直交する方向をＸ方向とすると、メモリセルの行方向ＤｒがＸ方向と鋭角θをなすように配置されている点にある。本実施形態のメモリセルＣＬ４における長辺の長さは３Ｆで、短辺の長さは２．８３Ｆとなっている。
【００４６】
図２０は、本実施形態の強誘電体メモリのメモリセルＣＬ４における強誘電体膜Ｃ４の有効面積を従来技術との対比で示す図である。同図（ｂ）に示すように、本実施形態における強誘電体膜Ｃ４の長辺の長さは２Ｆ、短辺の長さは１．８３Ｆである。従って、キャパシタ面積は３．６６Ｆ２となり、図２０（ａ）に示す従来技術のキャパシタ面積よりも２２％拡大されている。さらに、製造工程中に被る特性劣化により強誘電体膜の周辺領域から（１／４）Ｆは信号に寄与しないものとすると、３．６６Ｆ２のキャパシタ面積中で信号を有するのは２．０Ｆ２となる。これは、従来技術の１．２５Ｆ２と比較すると６０％増大している。このように、本実施形態によれば、セルサイズが従来技術と実質的に同一であるにもかかわらず、信号量を６０％増大することが可能となる。
【００４７】
本実施形態の強誘電体メモリにおけるワード線ＷＬ、ビット線ＢＬ３、および、不純物拡散層ＩＤＬと下部電極ＬＥとのコンタクト（ＬＥＣ）のレイアウトを図２１に示し、また、ビット線コンタクトＢＬＣ、ワード線ＷＬおよび素子領域ＡＡ３のレイアウトを図２２に示す。
【００４８】
本実施形態の強誘電体メモリの製造方法は、強誘電体キャパシタおよび素子領域ＡＡ３を、ワード線ＷＬに直交する方向に対して斜行するように形成する点を除いて第１の実施の形態と実質的に同一であるので、その詳細説明は省略する。
【００４９】
（４）第４の実施の形態
上述した第３の実施の形態では、素子形成領域および強誘電体キャパシタの双方がワード線ＷＬに直交する方向に対して斜行しているが、これに限ることなく、素子形成領域のみが斜行して強誘電体キャパシタはワード線に直交する方向に配置されることとしてもよい。
【００５０】
図２３は、本実施形態による半導体記憶装置のレイアウトにおける主要部を示す平面図である。同図に示すように、本実施形態の強誘電体メモリにおいては、メモリセルＣＬ６はその行方向ＤｒがＸ方向に対して鋭角θをなすように斜行して配置されているが、強誘電体膜Ｃ６を間に含む強誘電体キャパシタの長辺はＸ方向に平行であり、強誘電体キャパシタがワード線ＷＬに直交するように配置されている。
【００５１】
このように、本実施形態によれば、強誘電体キャパシタの配置方向が従来と同様であるので、製造工程、例えばフォトリソグラフィおよびＲＩＥによる加工や製造プロセス中の検査などが上述の第３の実施の形態と比較して容易になる。この一方、強誘電体膜Ｃ６の平面形状およびサイズは第３の実施の形態と実質的に同一であるので、従来例と比較して信号量を６０％増大することが可能になる。
【００５２】
（５）第５の実施の形態
図２４は、本発明の第５の実施の形態による半導体記憶装置のレイアウトにおける主要部を示す平面図である。同図は、本実施形態の強誘電体メモリにおけるワード線ＷＬ、ビット線コンタクトＢＬＣおよび素子系領域ＡＡ５の平面形状を示す。本実施形態の強誘電体メモリにおける強誘電体膜Ｃ４、ビット線コンタクトＢＬＣおよびワード線ＷＬのレイアウト、並びに、ビット線ＢＬ３、および、不純物拡散層ＩＤＬと下部電極ＬＥとのコンタクト（ＬＥＣ）のレイアウトは、それぞれ図１８および図２１と実質的に同一である。
【００５３】
図２４に示すように、本実施形態の強誘電体メモリの特徴は、素子領域ＡＡ５が斜行配置されておらず、ワード線ＷＬに直交する方向およびワード線ＷＬに平行な方向に形成されている点にある。
【００５４】
より具体的には、素子領域ＡＡは、ワード線ＷＬに直交する部分ＡＡ５ａと、この第１の部分の両端に連続して、ワード線ＷＬに平行に延在する第２の部分ＡＡ５ｂ，ＡＡ５ｃとを有する。部分ＡＡ５ｂ，ＡＡ５ｃは、ワード線ＷＬに平行であるが、互いに逆方向に延在して配置される。また、メモリセルＣＬ８内の素子領域は、行方向Ｄｒに隣り合うメモリセルＣＬ８同士で境界線の中点ＰＳを中心に回転対称となるよう配置される。
【００５５】
本実施形態によれば、素子領域ＡＡ５が斜行配置されず、ワード線ＷＬに平行または直交するように配置されるので、フォトリソグラフィおよびＲＩＥによる加工や製造プロセス中の検査などの製造工程が上述の第３の実施の形態と比較して容易になる。この一方、強誘電体膜Ｃ４の平面形状およびサイズは第３の実施の形態と実質的に同一であるので、従来例と比較して信号量を６０％増大させることが同様に可能である。
【符号の説明】
【００５６】
ＡＡ１，ＡＡ３，ＡＡ５：素子領域
ＡＡ５ａ：ワード線に直交する素子領域部分
ＡＡ５ｂ，ＡＡ５ｃ：ワード線に平行に延在する素子領域部分
ＣＬ６，ＣＬ７，ＣＬ２１〜ＣＬ２４，：メモリセル
ＢＬ１〜ＢＬ３：ビット線
ＢＬ２Ｗ：ビット線の幅
Ｃ１，Ｃ２，Ｃ６：強誘電体膜
Ｄｂ：ビット線方向
Ｄｃ：列方向
Ｄｒ：行方向
ＩＤＬ：不純物拡散層
ＬＥ：下部電極
ＵＥ：上部電極
Ｗ：基板
ＷＬ：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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