(57)【要約】【課題】トレンチ内の断面積を減少させることなく、トレンチの底部の絶縁膜を介して半導体基板に流れるリーク電流を抑制できる半導体装置の製造方法を提供する。【解決手段】トレンチ２ａ、２ｂ間の領域に形成されたシリコンピラー１０１ａ、１０１ｂ、１０１ｃを備える半導体基板１００と、シリコンピラー１０１ａ、１０１ｂ、１０１ｃの下部に備えられた不純物の添加された下部拡散層１０６ａ、１０６ｂと、トレンチ２ａ、２ｂの底部の内壁に設けられた絶縁膜１０４と、トレンチ２ａ、２ｂの底面１ａ、１ｂに配置された絶縁膜１０４を覆う保護膜１４ａ、１４ｂと、トレンチ２ａ、２ｂの側壁に絶縁膜１０４を貫通して設けられたコンタクト部３ａ、３ｂと、保護膜１４ａ、１４ｂ上に設けられ、コンタクト部３ａ、３ｂを介して下部拡散層１０６ａ、１０６ｂに埋め込みビット線１０５ａ、１０５ｂとを有することを特徴とする半導体装置とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
トレンチ間の領域に形成されたピラーを備える半導体基板と、
前記ピラーの下部に備えられた不純物の添加された下部拡散層と、
前記トレンチの底部の内壁に設けられた絶縁膜と、
前記トレンチの底面に配置された前記絶縁膜を覆う保護膜と、
前記トレンチの側壁に前記絶縁膜を貫通して設けられたコンタクト部と、
前記保護膜上に設けられ、前記コンタクト部を介して前記下部拡散層に接続された配線とを有することを特徴とする半導体装置。
【請求項２】
前記保護膜の上面が、前記コンタクト部の下端よりも底面側に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ピラーの上部に備えられた不純物の添加された上部拡散層と、
前記下部拡散層と前記上部拡散層との間の深さに配置され、前記ピラーの側壁にゲート絶縁膜を介して対向するゲート電極とを備えることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記配線が、ビット線として機能するものであることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極が、前記ビット線の延在方向に交差する方向に延在するワード線として機能するものであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
トレンチ間の領域に形成された複数のピラーを備える半導体基板と、
前記ピラーの下部に備えられた不純物の添加された下部拡散層と、
前記トレンチの底部の内壁に設けられた絶縁膜と、
前記トレンチの底面に配置された前記絶縁膜を覆う保護膜と、
前記トレンチの側壁に前記絶縁膜を貫通して設けられたコンタクト部と、
前記保護膜上に設けられ、前記コンタクト部を介して前記下部拡散層に接続された配線とを有し、
前記半導体基板が、ｎ型とｐ型のいずれか一方の型である第１型の半導体からなり、前記保護膜が、前記第１型の不純物または前記第１型と異なる他方の型である第２型の不純物の添加されたものであり、前記下部拡散層が、前記第２型の不純物の添加されたものであることを特徴とする半導体装置。
【請求項７】
前記保護膜が、前記コンタクト部と異なる型の不純物の添加されたものであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記トレンチの下部の半導体基板に前記第１型の不純物が添加されていることを特徴とする請求項６または請求項７に記載の半導体装置。
【請求項９】
半導体基板に複数のトレンチを形成することにより、トレンチ間の領域にピラーを形成する工程と、
前記トレンチの底部の内壁に絶縁膜を形成する工程と、
前記トレンチの底面に配置された前記絶縁膜を覆う保護膜を形成する工程と、
前記トレンチの側壁において前記絶縁膜を貫通するコンタクト部を形成する工程と、
前記ピラーの下部に不純物の添加された下部拡散層を形成する工程と、
前記保護膜上に、前記コンタクト部を介して前記下部拡散層に接続される配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記コンタクト部を形成する工程が、
前記トレンチの側壁に前記絶縁膜の開口部を形成する工程と、
前記トレンチ内に導電材料を埋め込み、前記開口部内に配置された導電材料を残存させて前記トレンチ内の導電材料を除去し、前記保護膜を露出させる工程とを備えることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記保護膜を露出させる工程において、前記開口部の下端よりも底面側の位置に前記保護膜の上面が露出されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記配線を形成する工程が、
前記保護膜上を洗浄する前処理を行う工程と、
前記保護膜上に前記配線となる配線材料層を形成する工程とを備えることを特徴とする請求項９〜請求項１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記配線よりも上方において前記ピラーの側壁にゲート絶縁膜を介して対向するゲート電極を形成する工程と、
前記ゲート電極よりも上方の前記ピラーの上部に不純物の添加された上部拡散層を形成する工程とを備えることを特徴とする請求項９〜請求項１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記配線が、ビット線であることを特徴とする請求項９〜請求項１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記ゲート電極を形成する工程が、前記ビット線の延在方向に交差する方向に延在し、ワード線として機能する配線を形成する工程であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
ｎ型とｐ型のいずれか一方の型である第１型の半導体からなる半導体基板に複数のトレンチを形成することにより、トレンチ間の領域に複数のピラーを形成する工程と、
前記トレンチの底部の内壁に絶縁膜を形成する工程と、
前記トレンチの底面に配置された前記絶縁膜を覆う前記第１型の不純物または前記第１型と異なる他方の型である第２型の不純物の添加された保護膜を形成する工程と、
前記トレンチの側壁において前記絶縁膜を貫通するコンタクト部を形成する工程と、
前記ピラーの下部に前記第２型の不純物の添加された下部拡散層を形成する工程と、
前記保護膜上に、前記コンタクト部を介して前記下部拡散層に接続される配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１７】
前記保護膜を形成する工程が、前記保護膜に前記第１型の不純物を添加するとともに、前記トレンチの下部の半導体基板に前記第１型の不純物を添加する工程を備えていることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記コンタクト部を形成する工程において、前記第２型の不純物を添加してなる前記コンタクト部を形成することを特徴とする請求項１６または請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むにつれて、平面的に半導体素子の占める領域が減少し、トランジスタの形成される領域（活性領域）が減少している。プレナー型トランジスタでは、活性領域の大きさが減少するにつれて、チャネル長やチャネル幅が減少し、短チャネル効果等の問題が発生している。
そこで、プレナー型トランジスタに代わり、微細化された領域でもチャネル長及びチャネル幅を確保できる縦型トランジスタを備えた半導体装置が提案されている。
【０００３】
縦型トランジスタは、プレナー型トランジスタとは異なり、半導体基板の主面に垂直な方向にピラーが形成され、ＯＮ時には、このピラー内の該主面に垂直な方向にチャネルが形成される。したがって、縦型トランジスタは、プレナー型トランジスタと比較して、微細化したＤＲＡＭに代表される半導体メモリ素子に有効に適用することができる。
【０００４】
半導体装置を構成する縦型トランジスタのソース又はドレイン領域には、埋め込みビット線が接続されている。埋め込みビット線としては、内壁に絶縁膜の設けられたトレンチ内に埋め込まれ、トレンチの側壁に設けられた導電材料からなるコンタクト部を介して、トランジスタのソース又はドレインを構成する拡散層と接続されているものがある。
【０００５】
また、ビットラインの形成方法としては、不純物領域を有するシリコン基板を用意する第１段階と、不純物領域にコンタクトホールを有する層間絶縁膜を形成する第２段階と、コンタクトホール内にチタン膜及び窒化チタン膜を形成する第３段階と、チタン膜と基板のシリコンとを熱処理により反応させてＣ５４構造のチタンシリサイドを形成する第４段階と、コンタクトホール内の窒化チタン膜上にタングステンプラグを形成する第５段階とを備える方法がある（例えば、特許文献１参照）。
【０００６】
また、半導体記憶装置の製造方法として、特許文献２には、半導体基板の上部に、列方向に並ぶ複数の溝部を選択的に形成する工程と、各溝部の底面上又は底面の下側の領域に、前記各溝部の両側方同士の領域を電気的に分離する素子分離領域を形成する工程と、各溝部に該溝部の壁面及び底面を覆うトラップ膜を形成する工程と、トラップ膜を覆うと共に各溝部を埋め込むように第１の導電膜を形成することによりゲート電極を形成する工程と、半導体基板における各溝部同士の間で且つ前記素子分離領域よりも浅い領域に、ソース領域又はドレイン領域となる複数の不純物拡散層をそれぞれ行方向に形成する工程と、半導体基板の上のゲート電極及びトラップ膜を含む全面に絶縁膜を形成し、各不純物拡散層を露出する複数の開口部をそれぞれ形成する工程と、絶縁膜の上の各開口部を含む全面に第２の導電膜を形成し、行方向に延びる一の不純物拡散層における複数の開口部を１列おきに含むようにパターニングすることによりビット線を形成する工程とを備える方法が記載されている。
【０００７】
また、半導体記憶装置としては、半導体基板の一主面に形成された複数個のトレンチと、これらのトレンチ内に該トレンチ上部を除きキャパシタ絶縁膜を介してそれぞれ埋め込み形成された蓄積電極と、トレンチ上部の側壁に絶縁膜を介してそれぞれ形成され、下端が蓄積電極に接続され、上端が半導体基板の一主面に接して形成されたドレイン又はソースに接続されて、ＭＯＳトランジスタのチャネルを形成する半導体薄膜と、半導体薄膜が形成されたトレンチ上部にゲート絶縁膜を介してそれぞれ埋め込み形成され、且つ一方向に連続して形成されたワード線となるゲート電極と、半導体基板の一主面に形成されたドレイン又はソースを前記ワード線と交差する方向に接続するビット線となる導体配線とを具備してなるものがある（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１８８２６４号公報
【特許文献２】特開２００８−１６７１１号公報
【特許文献３】特開平７−２５４６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ビット線などとして機能する内壁に絶縁膜の設けられているトレンチ内に埋め込まれた導電材料からなる配線を備えた従来の半導体装置では、配線となる導電材料をトレンチ内に埋め込む前に行われるトレンチ内の洗浄・前処理により、トレンチの底部の絶縁膜が損傷を受けるという不都合があった。トレンチの底部の絶縁膜が損傷を受けると、トレンチ内に埋め込まれた配線からトレンチの底部の絶縁膜を介して半導体基板にリーク電流が流れてしまうという問題があった。
【００１０】
特に、トレンチの側壁に導電材料からなるコンタクト部が備えられている半導体装置では、コンタクト部を形成する際に行われるトレンチ内のコンタクト部となる部分以外の導電材料を除去する工程において、トレンチの底部の絶縁膜が損傷を受けやすいため、トレンチの底部を介して半導体基板にリーク電流が流れてしまう問題が生じやすかった。
【００１１】
ここで、従来の半導体装置の問題点について図面を用いて詳細に説明する。
図２２は、従来の半導体装置の一例として半導体記憶装置（ＤＲＡＭ（Dynamic Random Access Memory））の一部を示した縦断面図である。図２３〜図３０は、図２２に示すＤＲＡＭの問題点を説明するための図であり、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【００１２】
図２２に示す従来の半導体記憶装置では、シリコンからなる半導体基板２００にトレンチ２０２ａ、２０２ｂが形成されている。トレンチ２０２ａ、２０２ｂ間の領域は、トランジスタのチャネルとなるシリコンピラー２０３ａ、２０３ｂ、２０３ｃとなっている。シリコンピラー２０３ａの両側壁には、一対のゲート電極２０８ａ、２０８ｂが埋め込まれ、隣接するシリコンピラー２０３ｂの両側壁には一対のゲート電極２０８ｃ、２０８ｄが埋め込まれている。ゲート電極２０８ａ、２０８ｂ、２０８ｃ、２０８ｄはワード線として機能する。
【００１３】
トレンチ２０２ａ、２０２ｂの底部２０１ａ、２０１ｂの内壁には、熱酸化膜からなる絶縁膜２０４が形成されている。絶縁膜２０４の内側には、埋め込みビット線２０５ａ、２０５ｂが形成されている。ビット線２０５ａ、２０５ｂの延在方向は、平面視においては、ワード線（図２２におけるゲート電極２０８ａ、２０８ｂ、２０８ｃ、２０８ｄ）の延在方向に直交する方向となっている。埋め込みビット線２０５ａ、２０５ｂは、トランジスタのソース又はドレイン領域（Ｓ／Ｄ）の一方である下部拡散層２０６ａ、２０６ｂと、導電材料からなるコンタクト部１３ａ、１３ｂを介してそれぞれ接続されている。
【００１４】
シリコンピラー２０３ａ、２０３ｂ、２０３ｃ各々の上部には、トランジスタの他方のソース又はドレイン領域（Ｓ／Ｄ）である上部拡散層２１０が形成されている。上部拡散層２１０の上には、コンタクトプラグ２１２を介してキャパシタ２１３が形成されている。キャパシタ２１３は、下部電極２１３ａと容量絶縁膜２１３ｂと上部電極２１３ｃとを備えている。シリコンピラー２０３ａ、２０３ｂ、２０３ｃおよびコンタクトプラグ２１２の各々は、層間絶縁膜２０９、２１１により絶縁分離されている。
【００１５】
ここで、シリコンピラー２０３ｂに注目して説明すると、ビット線２０５ｂに接続されている下部拡散層２０６ｂと、シリコンピラー２０３ｂの両側壁にゲート絶縁膜（図２２においては図示略）を介して対向して配置された一対のゲート電極２０８ｃ、２０８ｄと、キャパシタ２１３に接続されている上部拡散層２１０とによって、一つの縦型トランジスタが構成されている。
【００１６】
次に、図２２に示す半導体記憶装置の製造方法を図２３〜図３０を用いて説明する。
まず、シリコンからなる半導体基板２００上に、シリコン窒化膜１４０を成膜し、フォトリソグラフィとドライエッチングとにより、図２３に示すように、底部に半導体基板２００の露出されたビット線開口１０５ｃを形成する。
次に、図２４に示すように、シリコン窒化膜１４０をマスクとして半導体基板２００を異方性ドライエッチングしてトレンチ２０２ａ、２０２ｂを形成し、熱酸化法によりトレンチ２０２ａ、２０２ｂの内壁に熱酸化膜からなる絶縁膜２０４を形成する。
【００１７】
次に、図２５に示すように、トレンチ２０２ａ、２０２ｂ内を埋め込むように、ＣＶＤ法により全面にポリシリコン膜１１１を形成する。次に、図２６に示すように、ドライエッチングによりエッチバックして、ポリシリコン膜１１１の上面がコンタクト部１３ａ、１３ｂ（図２２参照）の上端の位置となるようにポリシリコン膜１１１を除去する。
次に、トレンチ２０２ａ、２０２ｂの側壁に、絶縁膜２０４と異なるエッチングレートの材料からなるサイドウォール１１５を形成し、ドライエッチングによりポリシリコン膜１１１をエッチバックして、図２６に示すように、ポリシリコン膜１１１の上面がコンタクト部１３ａ、１３ｂ（図２２参照）の下端の位置となるようにポリシリコン膜１１１を除去する。
【００１８】
その後、コンタクト部１３ａ、１３ｂの形成される位置を除くトレンチ２０２ａ、２０２ｂの側壁に、絶縁膜２０４と異なるエッチングレートの材料からなるマスクを形成し、ウェットエッチングにより絶縁膜２０４の一部を除去する。このことにより、図２６に示すように、トレンチ２０２ａ、２０２ｂの側壁に半導体基板２００の一部が露出された開口部１００ａを形成する。
【００１９】
次に、ＣＶＤ法により全面にポリシリコン膜１１７を形成し、図２７に示すように、ポリシリコン膜１１７をトレンチ２０２ａ、２０２ｂを埋め込み、ドライエッチングによりエッチバックして、開口部１００ａにのみポリシリコン膜１１７を残存させる。このことにより、図２８に示すように、トレンチ２０２ａ、２０２ｂ内のコンタクト部１３ａ、１３ｂとなる部分以外のポリシリコン膜１１７が除去されて、コンタクト部１３ａ、１３ｂが形成される。
その後、トレンチ２０２ａ、２０２ｂ内を洗浄するとともに、ビット線２０５ａ、２０５ｂとなる導電材料からなる導電膜１２０を形成するための前処理を行う。
【００２０】
次に、図２９に示すように、トレンチ２０２ａ、２０２ｂを埋め込むように、ＣＶＤ法により全面にビット線２０５ａ、２０５ｂとなる導電材料からなる導電膜１２０を形成する。なお、ビット線２０５ａ、２０５ｂとなる導電膜１２０を形成する際の熱処理によって、コンタクト部１３ａ、１３ｂに添加されている不純物が半導体基板２００に拡散されて、拡散層２０６ａ、２０６ｂが形成される。
【００２１】
次に、図３０に示すように、異方性ドライエッチングにより、コンタクト部１３ａ、１３ｂの上端の位置まで導電膜１２０をエッチバックする。これにより、図３０に示すように、トレンチ２０２ａ、２０２ｂの絶縁膜２０４の内側に埋め込まれた導電材料からなり、コンタクト部１３ａ、１３ｂを介して拡散層２０６ａ、２０６ｂに接続された埋め込みビット線２０５ａ、２０５ｂが形成される。
続いて、図３０に示すように、サイドウォール１１５を除去する。
【００２２】
その後、図２２に示すように、ビット線２０５ａ、２０５ｂよりも上方に位置し、ビット線２０５ａ、２０５ｂの延在方向に直交する方向に延在するゲート電極２０８ａ、２０８ｂ、２０８ｃ、２０８ｄ（ワード線）を形成する工程と、シリコン窒化膜１４０を除去してシリコンピラー２０３ａ、２０３ｂ、２０３ｃの上部にトランジスタの他方のソース又はドレイン領域（Ｓ／Ｄ）を構成する拡散層２１０を形成する工程と、拡散層２１０の上にコンタクトプラグ２１２を形成する工程と、コンタクトプラグ２１２の上にキャパシタ２１３を形成する工程を経て、図２２に示す半導体記憶装置が得られる。
【００２３】
このような製造方法を用いて得られた図２２に示す半導体記憶装置では、図２８に示すように、開口部１００ａにのみポリシリコン膜１１７を残存させてコンタクト部１３ａ、１３ｂを形成してから、図２９に示すように、埋め込みビット線２０５ａ、２０５ｂとなる導電材料からなる導電膜１２０を形成しており、導電膜１２０をトレンチ２０２ａ、２０２ｂ内に埋め込むために行われるトレンチ２０２ａ、２０２ｂ内の洗浄や前処理により、トレンチ２０２ａ、２０２ｂの底部２０１ｂの絶縁膜２０４が損傷を受けるという不都合があった。トレンチ２０２ａ、２０２ｂの底部２０１ａ、２０１ｂの絶縁膜２０４が損傷を受けると、トレンチ２０２ａ、２０２ｂ内に埋め込まれた埋め込みビット線２０５ａ、２０５ｂからトレンチ２０２ａ、２０２ｂの底部２０１ａ、２０１ｂの絶縁膜２０４を介して半導体基板２００にリーク電流（図２２において符号Ａで示す）が流れてしまうという問題があった。
【００２４】
また、図２２に示す半導体記憶装置は、トレンチ２０２ａ、２０２ｂの側壁にポリシリコン膜からなるコンタクト部１３ａ、１３ｂが備えられているものであり、コンタクト部１３ａ、１３ｂを形成するために行われる図２８に示すトレンチ２０２ａ、２０２ｂ内のコンタクト部１３ａ、１３ｂとなる部分以外のポリシリコン膜１１７を除去する工程において、トレンチ２０２ａ、２０２ｂの底部２０１ａ、２０１ｂの絶縁膜２０４が損傷を受けやすいものである。このため、トレンチ２０２ａ、２０２ｂの底部２０１ｂの絶縁膜２０４を介して半導体基板２００にリーク電流（図２０において符号Ａで示す）が流れてしまう問題が生じやすかった。
【００２５】
このような問題を解決する方法としては、トレンチ２０２ａ、２０２ｂの底部２０１ａ、２０１ｂの内壁に設けられている絶縁膜２０４の厚みを厚くする方法が考えられる。しかしながら、単に絶縁膜２０４の厚みを厚くすると、トレンチ２０２ａ、２０２ｂの側壁に設けられた絶縁膜２０４によって、トレンチ２０２ａ、２０２ｂ内の断面積が減少するため、絶縁膜２０４を形成した後の製造工程に支障を来たす場合があった。
【課題を解決するための手段】
【００２６】
本発明者は、上記問題を解決し、トレンチ内の断面積を減少させることなく、トレンチの底部の絶縁膜を介して半導体基板に流れるリーク電流を抑制できる半導体装置およびその製造方法を提供するために、鋭意検討を重ねた。
その結果、コンタクト部を形成する際に行われるコンタクト部となる部分の導電材料を残存させてトレンチ内のコンタクト部となる導電材料を除去する工程において、トレンチの底面に配置された絶縁膜を露出させないように、トレンチの底面に配置された絶縁膜を覆う保護膜を設ければよいことを見出した。
【００２７】
すなわち、トレンチの底面に配置された絶縁膜上に保護膜を設けることで、コンタクト部となる部分の導電材料を残存させてトレンチ内のコンタクト部となる導電材料を除去する工程におけるトレンチの底部の絶縁膜の損傷を防止できるとともに、配線となる導電材料をトレンチ内に埋め込む前に行われるトレンチ内の洗浄や前処理によるトレンチの底部の絶縁膜の損傷を防止することができる。
その結果、損傷のないトレンチの底部の絶縁膜によって配線と半導体基板との間の絶縁機能が十分に得られるものとなり、トレンチの底部の絶縁膜を介して半導体基板に流れるリーク電流を抑制できる。
【００２８】
本発明の半導体装置は、トレンチ間の領域に形成されたピラーを備える半導体基板と、前記ピラーの下部に備えられた不純物の添加された下部拡散層と、前記トレンチの底部の内壁に設けられた絶縁膜と、前記トレンチの底面に配置された前記絶縁膜を覆う保護膜と、前記トレンチの側壁に前記絶縁膜を貫通して設けられたコンタクト部と、前記保護膜上に設けられ、前記コンタクト部を介して前記下部拡散層に接続された配線とを有することを特徴とする。
【発明の効果】
【００２９】
本発明の半導体装置は、トレンチ間の領域に形成されたピラーを備える半導体基板と、前記ピラーの下部に備えられた不純物の添加された下部拡散層と、前記トレンチの底部の内壁に設けられた絶縁膜と、前記トレンチの底面に配置された前記絶縁膜を覆う保護膜と、前記トレンチの側壁に前記絶縁膜を貫通して設けられたコンタクト部と、前記保護膜上に設けられ、前記コンタクト部を介して前記下部拡散層に接続された配線とを有するものであるので、トレンチの底面に配置された絶縁膜の損傷を防止でき、損傷のないトレンチの底部の絶縁膜によって配線と半導体基板との間の絶縁機能が十分に得られるものとなり、トレンチの底部の絶縁膜を介して半導体基板に流れるリーク電流を抑制できるものとなる。
しかも、本発明の半導体装置では、トレンチ内の断面積を減少させることなく、トレンチの底面に配置された絶縁膜の損傷を防止できるので、製造工程に支障を来たすことがない。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明の半導体装置の一例である半導体記憶装置（ＤＲＡＭ）を説明するための図であり、ＤＲＡＭのメモリセル部を模式的に示した斜視図である。
【図２】図２は、本発明の半導体装置の一例である半導体記憶装置（ＤＲＡＭ）を説明するための図であり、図１に対応する平面図である。
【図３】図３は、本発明の半導体装置の一例である半導体記憶装置（ＤＲＡＭ）を説明するための図であり、図２のＡ−Ａ断面を示した縦断面図である。
【図４】図４は、図１〜図３に示すＤＲＡＭの製造方法を説明するための図であり、図４（ａ）は製造途中のＤＲＡＭの一部を示した平面図であり、図４（ｂ）は図４（ａ）のＡ−Ａ断面を示した縦断面図である。
【図５】図５は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図６】図６は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図７】図７は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図８】図８は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図９】図９は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図１０】図１０は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図１１】図１１は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図１２】図１２は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図１３】図１３は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図１４】図１４は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図１５】図１５は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図１６】図１６は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図１７】図１７は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図１８】図１８は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図１９】図１９は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図２０】図２０は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図２１】図２１は、図１〜図３に示すＤＲＡＭの製造途中の一部を示した図であり、図４（ａ）のＡ−Ａ断面に対応する縦断面図である。
【図２２】図２２は、従来の半導体装置の一例としてＤＲＡＭ（Dynamic Random Access Memory）の一部を示した縦断面図である。
【図２３】図２３は、図２２に示すＤＲＡＭの問題点を説明するための図であり、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図２４】図２４は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図２５】図２５は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図２６】図２６は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図２７】図２７は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図２８】図２８は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図２９】図２９は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【図３０】図３０は、従来の半導体装置の製造方法を用いて図２２に示すＤＲＡＭを製造している途中の一工程を示したＤＲＡＭの一部の縦断面図である。
【発明を実施するための形態】
【００３１】
本発明の実施形態について、図面を参照して詳細に説明する。
図１〜図３は、本発明の半導体装置の一例である半導体記憶装置（ＤＲＡＭ）を説明するための図である。図１は、ＤＲＡＭのメモリセル部を模式的に示した斜視図であり、図２は、図１に対応する平面図であり、図３は、図２のＡ−Ａ断面を示した縦断面図である。なお、図１および図２においては、シリコンピラー、ワード線、埋め込みビット線の配置関係の説明を容易とするために、シリコンピラー、ワード線、埋め込みビット線の配置関係の説明に関わらない部材の図示を省略し、図面を見やすくしている。
【００３２】
図１〜図３に示すＤＲＡＭは、トランジスタのチャネルとなる複数のシリコンピラー（ピラー）１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃ（図１においては１０２ｃ、１０３ａ、１０３ｂ、１０３ｃは図示略）を有している。シリコンピラー１０１ａ〜１０３ｃは、半導体基板１００を掘り込んで形成したトレンチ（図３における２ａ、２ｂ）間の領域に形成されているものであり、図１および図２に示すＸ方向およびＸ方向と略直交するＹ方向に規則的に並べられている。
半導体基板１００は、ｐ型（第１型）半導体であるｐ型シリコンからなるものであり、トレンチ２ａ、２ｂの下部の半導体基板１００にｐ型の不純物が添加されてなる不純物領域１７ａ、１７ｂが形成されている。
【００３３】
図１〜図３に示すＤＲＡＭでは、各シリコンピラー１０１ａ〜１０３ｃを取り囲むように、トランジスタのゲート電極１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、１０８ｅ、１０８ｆ（図１においては１０８ｅ、１０８ｆは図示略）であるワード線と、埋め込みビット線（配線）１０５ａ、１０５ｂとが、各々異なる高さで且つ略直交する方向に交差して延在している。ゲート電極１０８ａ〜１０８ｆは、ワード線として機能する配線からなるものであり、埋め込みビット線１０５ａ、１０５ｂより高い（上方の）位置で図１および図２に示すＸ方向に延在しており、各埋め込みビット線１０５ａ、１０５ｂはＹ方向に延在している。また、Ｘ方向に配置されたシリコンピラー（例えば、１０１ａ〜１０１ｃ）の間には、Ｙ方向に延在する埋め込みビット線（例えば、１０５ａ、１０５ｂ）が形成されている。各埋め込みビット線は、Ｙ方向に配置された複数のシリコンピラーで共有されている。具体的には、例えば、埋め込みビット線１０５ａは、シリコンピラー１０１ａ、１０２ａ、１０３ａで共有されている。
【００３４】
図１〜図３に示すＤＲＡＭにおいて、単位セルを構成するトランジスタは、トランジスタのチャネルとなるシリコンピラーと、シリコンピラーに接続された１本の埋め込みビット線と、シリコンピラーの両側壁にゲート絶縁膜（図１〜図３においては図示略）を介して対向して配置され、セル領域端部で互いに接続されている一対のゲート電極（ワード線）とを備えている。例えば、シリコンピラー１０１ａは、埋め込みビット線１０５ａと接続され、一対のゲート電極（ワード線）１０８ａ、１０８ｂと対向している。同様に、例えば、シリコンピラー１０２ａは、埋め込みビット線１０５ａと接続され、一対のゲート電極（ワード線）１０８ｃ、１０８ｄと対向している。他のシリコンピラー１０１ｃ〜１０３ｃも同様である。
【００３５】
埋め込みビット線は、導電材料からなるものであり、具体的には例えば、窒化チタンとタングステンとが底面側および側面側からこの順で積層されてなる積層膜からなるものとすることができる。
また、ゲート電極（ワード線）は、導電材料からなるものであればよく、特に限定されない。
【００３６】
また、図１〜図３に示すＤＲＡＭにおいては、隣接するシリコンピラー間に配置された２本のワード線の間（例えば図１に示すゲート電極（ワード線）１０８ｂと１０８ｃとの間）は、絶縁膜で分離されている。また、図１〜図３に示すＤＲＡＭでは、２本のワード線が１つのシリコンピラーに接続されたダブルゲートとなっているが、埋め込みビット線は、片側のシリコンピラーだけに接続されている。
【００３７】
図１〜図３に示すＤＲＡＭでは、図３に示すように、トレンチ２ａ、２ｂの底部の内壁に熱酸化膜からなる絶縁膜１０４が形成されている。また、図１〜図３に示すＤＲＡＭには、トレンチ２ａ、２ｂの底面１ａ、１ｂに配置された絶縁膜１０４を覆う保護膜１４ａ、１４ｂが設けられている。保護膜１４ａ、１４ｂ上には、埋め込みビット線１０５ａ、１０５ｂが設けられている。埋め込みビット線１０５ａ、１０５ｂは、埋め込みビット線１０５ａ、１０５ｂとコンタクト部３ａ、３ｂとの間に配置されたチタンシリサイド（図示略）と、コンタクト部３ａ、３ｂとを介して下部拡散層１０６ａ、１０６ｂにそれぞれ接続されている。
【００３８】
コンタクト部３ａ、３ｂは、導電材料からなるものであり、トレンチ２ａ、２ｂの側壁に絶縁膜１０４を貫通して設けられている。コンタクト部３ａ、３ｂに用いられる導電材料としては、例えば、ｎ型不純物であるヒ素またはリンの添加されたポリシリコン膜が挙げられる。
下部拡散層１０６ａ、１０６ｂは、トランジスタのソース又はドレイン領域（Ｓ／Ｄ）の一方を構成するものであり、シリコンピラー１０１ａ〜１０３ｃの下部に備えられ、不純物が添加されているものである。本実施形態においては、下部拡散層１０６ａ、１０６ｂには、ｎ型不純物であるヒ素またはリンが添加されている。
【００３９】
また、図１〜図３に示すＤＲＡＭでは、保護膜１４ａ、１４ｂは、ｐ型不純物であるボロンイオンの添加されたポリシリコン膜からなるものとされている。図１〜図３に示すＤＲＡＭでは、図３に示すように、埋め込みビット線１０５ａ、１０５ｂの底面が、保護膜１４ａ、１４ｂに接続されている。
なお、保護膜１４ａ、１４ｂの材料としては、上述したように、ボロンイオンの添加されたポリシリコン膜が挙げられるが、絶縁膜１０４を形成してからのＤＲＡＭの製造工程において絶縁膜１０４を保護することができ、製造工程中における絶縁膜１０４の損傷を防止できるものであればよく、特に限定されない。
【００４０】
また、保護膜１４ａ、１４ｂは、製造工程中における絶縁膜１０４の損傷を防止できる十分な厚みを有するとともに、保護膜１４ａ、１４ｂの上面４ａ、４ｂが、図３に示すように、コンタクト部３ａ、３ｂの下端１３ａ、１３ｂよりもトレンチ２ａ、２ｂの底面側に配置される厚みであることが好ましい。保護膜１４ａ、１４ｂの上面４ａ、４ｂが、コンタクト部３ａ、３ｂの下端１３ａ、１３ｂよりもトレンチ２ａ、２ｂの底面側に配置されている場合、トレンチ２ａ、２ｂの側壁に露出しているコンタクト部３ａ、３ｂの全面が、保護膜１４ａ、１４ｂ上に設けられた埋め込みビット線１０５ａ、１０５ｂと接するものとすることができ、コンタクト部３ａ、３ｂと埋め込みビット線１０５ａ、１０５ｂとの接触面積を十分に確保でき、好ましい。
【００４１】
また、図３に示すように、埋め込みビット線１０５ａ、１０５ｂの底面は、トレンチ２ａ、２ｂの底面１ａ、１ｂに配置された絶縁膜１０４によって半導体基板１００と絶縁されている。また、埋め込みビット線１０５ａ、１０５ｂの側面は、トレンチ２ａ、２ｂの底部の内壁に設けられた絶縁膜１０４によって絶縁されており、接続するシリコンピラーと反対側のシリコンピラーとは未接続状態になっている。具体的には、例えば、埋め込みビット線１０５ａは、図３に示すように、絶縁膜１０４によって、接続するシリコンピラー１０１ａと反対側のシリコンピラー１０１ｂとは未接続状態になっている。
【００４２】
また、埋め込みビット線１０５ａ、１０５ｂは、接続するシリコンピラー側の絶縁膜１０４の側面を貫通して設けられたコンタクト部３ａ、３ｂを介してシリコンピラー内に形成された下部拡散層１０６ａ、１０６ｂと接続している。具体的には、例えば、埋め込みビット線１０５ａは、図３に示すように、コンタクト部３ａを介してシリコンピラー１０１ａ内に形成された下部拡散層１０６ａと接続している。
【００４３】
また、図１〜図３に示すＤＲＡＭを構成する各シリコンピラー１０１ａ〜１０３ｃの上部には、上部拡散層１１０（図１および図２においては図示略）が形成されている。上部拡散層１１０は、トランジスタの他方のソース又はドレイン領域（Ｓ／Ｄ）を構成するものであり、不純物が添加されているものである。
また、上部拡散層１１０の上には、コンタクトプラグ１１２（図１および図２においては図示略）を介してキャパシタ１１３が形成されている。キャパシタ１１３は、下部電極１１３ａと容量絶縁膜１１３ｂと上部電極１１３ｃとを備えている。また、図３に示すように、シリコンピラー１０１ａ〜１０３ｃおよびコンタクトプラグ１１２の各々は、層間絶縁膜１０９、１１により絶縁分離されている。
【００４４】
ここで、図３に示すシリコンピラー１０１ｂに注目して説明すると、埋め込みビット線１０５ｂに接続されている下部拡散層１０６ｂと、キャパシタ１１３に接続されている上部拡散層１１０と、下部拡散層１０６ｂと上部拡散層１１０との間の深さにおいてシリコンピラー１０１ｂの両側壁に対向配置されている一対のゲート電極１０８ｃ、１０８ｄとによって、一つの縦型トランジスタが構成されている。
【００４５】
また、図１〜図３に示すＤＲＡＭにおいては、半導体基板１００が、ｎ型とｐ型のいずれか一方の型である第１型の半導体からなり、保護膜１４ａ、１４ｂが、第１型の不純物の添加されたものであり、下部拡散層１０６ａ、１０６ｂが、第１型と異なる他方の型である第２型の不純物の添加されたものとされている。また、保護膜１４ａ、１４ｂは、コンタクト部３ａ、３ｂと異なる型の不純物の添加されたものとされている。また、トレンチ２ａ、２ｂの下部の半導体基板１００には、第１型の不純物が添加されてなる不純物領域１７ａ、１７ｂが形成されていることが好ましい。
なお、保護膜１４ａ、１４ｂは、第１型の不純物の添加されたものに限定されるものではなく、他方の型である第２型の不純物の添加されたものであってもよいし、不純物の添加されていない真性型のものであってもよい。
【００４６】
本実施形態においては、半導体基板１００が、ｐ型（第１型）半導体からなり、トレンチ２ａ、２ｂの下部の半導体基板１００にｐ型の不純物が添加され、保護膜１４ａ、１４ｂが、ｐ型の不純物の添加されたものであり、下部拡散層１０６ａ、１０６ｂおよびコンタクト部３ａ、３ｂが、ｎ型（第２型）不純物の添加されたものとされている。ここでは保護膜１４ａ、１４ｂが、ｐ型の不純物の添加されたものである場合を例に挙げて説明するが、保護膜１４ａ、１４ｂは、ｎ型の不純物の添加されたものであってもよいし、不純物の添加されていない真性型のものであってもよい。
本実施形態において用いられるｐ型またはｎ型の不純物は、特に限定されるものではないが、例えば、ｐ型の不純物としてはボロンイオンが挙げられ、ｎ型の不純物としてはヒ素イオンまたはリンイオンが挙げられる。
【００４７】
なお、図２においては、説明の便宜上ＤＲＡＭを構成するシリコンピラーを９個記載しているが、シリコンピラーの数は特に限定されるものではなく、数千〜数十万個のシリコンピラーが配置されることが好ましい。したがって、埋め込みビット線およびワード線の数も数百〜数千本配置されることが好ましい。
【００４８】
次に、図１〜図３に示すＤＲＡＭの製造方法について説明する。
まず、半導体基板１００に複数のトレンチ２ａ、２ｂを形成することにより、トレンチ２ａ、２ｂ間の領域に複数のシリコンピラー１０１ａ〜１０３ｃを形成する。
より詳細には、まず、半導体基板１００上に、シリコン窒化膜４０を減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により成膜する。本実施形態においては、半導体基板１００として、ｐ型（第１型）の半導体からなるものを用いる。
【００４９】
次に、図４（ａ）および図４（ｂ）に示すように、フォトリソグラフィとドライエッチングを用いて、シリコン窒化膜４０に、図１および図２に示すＹ方向に延在し、底部に半導体基板１００が露出しているビット線開口５ｃを形成する。なお、図４は、図１〜図３に示すＤＲＡＭの製造方法を説明するための図であり、図４（ａ）は製造途中のＤＲＡＭの一部を示した平面図であり、図４（ｂ）は図４（ａ）のＡ−Ａ断面を示した縦断面図である。
【００５０】
次に、図５に示すように、シリコン窒化膜４０をマスクとして半導体基板１００を異方性ドライエッチングし、トレンチ２ａ、２ｂを形成し、トレンチ２ａ、２ｂ間の領域にシリコンピラー１０１ａ〜１０３ｃ（図５においてはシリコンピラー１０１ａ、１０１ｂ、１０１ｃのみ記載）を形成する。半導体基板１００の異方性ドライエッチングとしては、例えば、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）による反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いることができる。
【００５１】
次に、図５に示すように、熱酸化法により、トレンチ２ａ、２ｂの内壁全面にシリコン酸化膜からなる絶縁膜１０４を形成する。
なお、熱酸化法でトレンチ２ａ、２ｂの内壁に絶縁膜１０４を形成する場合、トレンチ２ａ、２ｂ内で酸化種の濃度差が生じ、トレンチ２ａ、２ｂの底面１ａ、１ｂ近傍では、酸化種である酸素が希薄になる。このため、トレンチ２ａ、２ｂの底面１ａ、１ｂ上の絶縁膜１０４の膜厚は、側面上に形成される絶縁膜１０４の膜厚よりも薄くなってしまう。しかしながら、単に絶縁膜１０４の厚みを厚くすると、トレンチ２ａ、２ｂの側壁に設けられた絶縁膜１０４によって、トレンチ２ａ、２ｂ内の断面積が減少するため、絶縁膜１０４を形成した後のトレンチ２ａ、２ｂ内に埋め込みビット線１０５ａ、１０５ｂを形成できなくなる場合がある。
【００５２】
次に、トレンチ２ａ、２ｂの底面１ａ、１ｂに配置された絶縁膜１０４を覆う保護膜１４ａ、１４ｂを形成する工程を行う。
保護膜１４ａ、１４ｂを形成する工程においては、まず、図６に示すように、トレンチ２ａ、２ｂ内を埋めるように全面に保護膜１４ａ、１４ｂとなるポリシリコン膜３１を形成する。
次に、トレンチ２ａ、２ｂの下部に、絶縁膜１０４を覆うようにポリシリコン膜３１を残存させて、異方性ドライエッチングによりポリシリコン膜３１を除去することで、図７に示すように、ポリシリコン膜３１の上面が図３に示すコンタクト部３ａ、３ｂの上端となる位置となるようにする。
【００５３】
次に、半導体基板１００上の全面にＣＶＤ法によりシリコン窒化膜を形成し、異方性ドライエッチングによりエッチバックして、図８に示すように、トレンチ２ａ、２ｂの側壁にシリコン窒化膜からなるサイドウォール保護膜１１４を形成する。サイドウォール保護膜１１４は、後のウエットエッチング工程において、絶縁膜１０４のエッチングを防止する。
【００５４】
次に、サイドウォール保護膜１１４を形成するためにマスクシリコン窒化膜１４０上や保護膜１４ａ、１４ｂ上に形成したシリコン窒化膜を除去する。
次に、図９に示すように、トレンチ２ａ、２ｂ内に露出しているポリシリコン膜３１を異方性ドライエッチングすることにより、上面４ａ、４ｂが図１〜図３に示すコンタクト部３ａ、３ｂの下端１３ａ、１３ｂとなる位置である保護膜１４ａ、１４ｂとする。
【００５５】
次に、保護膜１４ａ、１４ｂにｐ型不純物であるボロンイオンを添加するとともに、トレンチ２ａ、２ｂの下部の半導体基板１００にボロンイオンを添加する。このことにより、図９に示すように、ｐ型不純物の添加されたポリシリコンからなる保護膜１４ａ、１４ｂが形成されるとともに、トレンチ２ａ、２ｂの下部の半導体基板１００に不純物領域１７ａ、１７ｂが形成される。
【００５６】
なお、保護膜１４ａ、１４ｂとしてｎ型の不純物の添加されたものを形成する場合、保護膜１４ａ、１４ｂを形成する工程を行う前に、トレンチ２ａ、２ｂの下部の半導体基板１００にボロンイオンを添加し、トレンチ２ａ、２ｂの下部の半導体基板１００に不純物領域１７ａ、１７ｂが形成することが好ましい。
その後、保護膜１４ａ、１４ｂを形成する工程として、まず、トレンチ２ａ、２ｂ内を埋めるように全面に、例えば、ｎ型不純物であるヒ素またはリンの添加されたポリシリコン膜を形成する。次に、トレンチ２ａ、２ｂの下部に、絶縁膜１０４を覆うようにｎ型不純物の添加されたポリシリコン膜を残存させて、異方性ドライエッチングによりｎ型不純物の添加されたポリシリコン膜を除去することで、ｎ型不純物の添加されたポリシリコン膜の上面が図３に示すコンタクト部３ａ、３ｂの上端となる位置となるようにする。次に、上記と同様にしてサイドウォール保護膜１１４を形成し、トレンチ２ａ、２ｂ内に露出しているｎ型不純物の添加されたポリシリコン膜を異方性ドライエッチングすることにより、上面４ａ、４ｂが図１〜図３に示すコンタクト部３ａ、３ｂの下端１３ａ、１３ｂとなる位置である保護膜１４ａ、１４ｂとする。
【００５７】
次に、トレンチ２ａ、２ｂの側壁において絶縁膜１０４を貫通するコンタクト部３ａ、３ｂを形成する工程を行う。
本実施形態においては、コンタクト部３ａ、３ｂを形成する工程として、トレンチ２ａ、２ｂの側壁に絶縁膜１０４の開口部を形成する工程と、トレンチ２ａ、２ｂ内に導電材料を埋め込み、絶縁膜１０４の開口部内に配置された導電材料を残存させてトレンチ２ａ、２ｂ内の導電材料を除去し、保護膜１４ａ、１４ｂを露出させる工程とを行う。
【００５８】
トレンチ２ａ、２ｂの側壁に絶縁膜１０４の開口部を形成する工程では、まず、半導体基板１００上の全面にＣＶＤ法により窒化チタン膜を形成し、異方性ドライエッチングによりエッチバックして、トレンチ２ａ、２ｂの底面に保護膜１４ａ、１４ｂが露出され、トレンチ２ａ、２ｂの側壁の上部にサイドウォール保護膜１１４が露出されるように、トレンチ２ａ、２ｂの側壁にサイドウォール１５を形成する。これにより、図１０に示すように、トレンチ２ａ、２ｂの側壁に露出していた絶縁膜１０４がサイドウォール１５によって被覆される。
【００５９】
次に、図１０に示すように、トレンチ２ａ、２ｂ内に残存する空間を埋め込むように、シリコン酸化膜１１６を形成する。シリコン酸化膜１１６の形成には、ＣＶＤ法、ＡＬＤ法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｎ）あるいは回転塗布法を用いることができる。
次に、図１１に示すように、シリコン酸化膜１１６をエッチバックし、トレンチ２ａ、２ｂ内の上部のみシリコン酸化膜１１６を除去する。
【００６０】
次に、図１２に示すように、半導体基板１００上の全面にＣＶＤ法によりシリコン膜１１８をＣＶＤ法により形成した。シリコン膜１１８としては、エッチング段階で、不均一なエッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜を設けることが好ましい。非晶質シリコン膜は、成膜温度を５４０℃以下とすることにより得られる。
【００６１】
次に、シリコン膜１１８のうち、シリコン窒化膜１４０上に形成された上面シリコン膜１１８ａと、トレンチ２ａ、２ｂの側壁に形成された側壁シリコン膜１１８ｂ、１１８ｃの片側（図１２においては左側の側壁シリコン膜１１８ｂ）と、シリコン酸化膜１１６上に形成された水平シリコン膜１１８ｄの一部（図１２においては左側半分）に不純物を注入する。ここでの不純物の導入は、側壁シリコン膜１１８ｂ、１１８ｃのうち、コンタクト部３ａ、３ｂを形成するトレンチ２ａ、２ｂの側壁と反対側の側壁に形成された側壁シリコン膜１１８ｂに対して実施する。シリコン膜１１８に添加される不純物としては、フッ化ボロン（ＢＦ２）などが挙げられる。
【００６２】
側壁シリコン膜１１８ｂ、１１８ｃの片側（図１２においては右側の側壁シリコン膜１１８ｃ）に不純物を注入せずに、上面シリコン膜１１８ａと側壁シリコン膜１１８ｂと水平シリコン膜１１８ｄの一部とに不純物を添加する方法としては、例えば、斜めイオン注入法などが挙げられる。図１２においては、斜めイオン注入法を用いて、シリコン膜１１８に不純物を注入する場合を例に挙げて示している。
【００６３】
また、図１２においてシリコン膜１１８に不純物を注入する場合、側壁シリコン膜１１８ｂだけでなく、側壁シリコン膜１１８ｂに対して傾斜して配置されている水平シリコン膜１１８ｄの一部にも不純物を添加する必要がある。このため、シリコン膜１１８に不純物を注入する方法として、側壁シリコン膜１１８ｂと側壁シリコン膜１１８ｂの各部位に最適な注入角度となるように、角度の異なる２段階注入法を用いてもよい。ここで、注入角度とは、半導体基板１００の表面に対する垂線からの傾斜角を意味している。
【００６４】
２段階注入法を用いてシリコン膜１１８に不純物を注入する場合、例えば、加速エネルギー５ｋｅＶ、注入ドーズ量２Ｅ１４ｃｍ−２で、注入角度２０°での注入と注入角度３０°での注入とを組み合わせることが好ましい。なお、注入角度は、シリコン膜１１８の膜厚や、水平シリコン膜１１８ｄの面積、側壁シリコン膜１１８ｂ、１１８ｃの深さなどに応じて適宜変更できる。
【００６５】
次に、図１３に示すように、アンモニア水（ＮＨ３）などをエッチング液として用いるウエットエッチングにより、不純物の注入されていないシリコン膜１１８（図１２における右側の側壁シリコン膜１１８ｃと、水平シリコン膜１１８ｄの右側半分）を除去して、シリコン窒化膜からなるサイドウォール保護膜１１４の上部の一部とシリコン酸化膜１１６の右側半分とを露出させる。
【００６６】
次に、図１４に示すように、残存するシリコン膜１１８（図１２における左側の側壁シリコン膜１１８ｂ、水平シリコン膜１１８ｄの左側半分、上面シリコン膜１１８ａ）をマスクとして、露出している埋め込みシリコン酸化膜１１６の右側半分を異方性ドライエッチングし、サイドウォール１５の上面を露出させた。
【００６７】
次に、図１５に示すように、上面の露出されているサイドウォール１５をウエットエッチングにより選択的に除去する。これにより、図１５における右側のサイドウォール保護絶縁膜１１４、トレンチ２ａ、２ｂの側壁に設けられた絶縁膜１０４の一部、保護膜１４ａ、１４ｂの上面の一部が露出する。
【００６８】
サイドウォール１５のウエットエッチングに用いるエッチング液としては、サイドウォール１５が窒化チタン膜からなり、サイドウォール保護絶縁膜１１４がシリコン窒化膜からなり、保護膜１４ａ、１４ｂがポリシリコン膜からなるものである場合、シリコン酸化膜１１６と保護膜１４ａ、１４ｂとサイドウォール保護絶縁膜１１４とを残存させてサイドウォール１５を効率よく選択的に除去できるアンモニアと過酸化水素水との混合液を用いることが好ましい。
【００６９】
次に、図１６に示すように、残存するシリコン膜１１８を等方性ドライエッチングにより除去する。その後、フッ化水素酸含有溶液などのエッチング液を用いるウエットエッチングにより、シリコン酸化膜１１６とトレンチ２ａ、２ｂの側壁に露出している絶縁膜１０４とを除去し、図１６に示すように、トレンチ２ａ、２ｂの側壁に半導体基板１００の一部を露出する開口部１０ａを形成する。
【００７０】
開口部１０ａは、サイドウォール保護絶縁膜１１４の底面と保護膜１４ａ、１４ｂの上面との間の位置に形成される。
次に、図１７に示すように、トレンチ２ａ、２ｂの側壁に露出したサイドウォール１５を選択的に除去した。これにより、図９で形成したトレンチ２ａ、２ｂの側壁に開口部１０ａが設けられた状態となる。
【００７１】
次に、トレンチ２ａ、２ｂ内に導電材料を埋め込み、絶縁膜１０４の開口部１０ａ内に配置された導電材料を残存させてトレンチ２ａ、２ｂ内の導電材料を除去し、保護膜１４ａ、１４ｂを露出させる工程を行う。
より詳細には、まず、図１８に示すように、半導体基板１００上の全面にＣＶＤ法により、導電材料からなる導電膜１７０を設け、トレンチ２ａ、２ｂ内に導電材料を埋め込む。ここで用いる導電膜１７０は、コンタクト部３ａ、３ｂとなるものであり、例えば、ｎ型不純物であるヒ素またはリンの添加されたポリシリコン膜が挙げられる。
【００７２】
次に、ドライエッチングにより導電膜１７０をエッチバックし、開口部１０ａ内に配置された導電膜１７０を残存させて、トレンチ２ａ、２ｂ内のコンタクト部３ａ、３ｂとなる部分以外の導電膜１７０を除去する。このことにより、図１９に示すように、トレンチ２ａ、２ｂの側壁において絶縁膜１０４を貫通するコンタクト部３ａ、３ｂが形成されるとともに、開口部１０ａの下端よりも底面側の位置に、保護膜１４ａ、１４ｂの上面が露出される。
【００７３】
次に、シリコンピラー１０１ａ、１０１ｂの下部に不純物の添加された下部拡散層１０６ａ、１０６ｂを形成する工程と、保護膜１４ａ、１４ｂ上に、コンタクト部３ａ、３ｂを介して下部拡散層１０６ａ、１０６ｂに接続される埋め込みビット線１０５ａ、１０５ｂ（配線）を形成する工程とを行う。
埋め込みビット線１０５ａ、１０５ｂを形成する工程では、保護膜１４ａ、１４ｂ上を洗浄する前処理を行う工程と、保護膜１４ａ、１４ｂ上に埋め込みビット線１０５ａ、１０５ｂとなる配線材料層を形成する工程とを行う。
【００７４】
保護膜１４ａ、１４ｂ上を洗浄する前処理を行う工程では、ドライエッチングにより導電膜１７０をエッチバックした際のデポ物を、希釈フッ酸を用いるウエットエッチングにより除去したり、コンタクト部３ａ、３ｂと埋め込みビット線１０５ａ、１０５ｂとを良好に電気的に導通させるために、トレンチ２ａ、２ｂ内に露出されているコンタクト部３ａ、３ｂの表面に形成された自然酸化膜を、フッ酸系薬液を用いるウエットエッチングにより除去したりすることによりトレンチ２ａ、２ｂ内を洗浄する。
【００７５】
次に、図２０に示すように、トレンチ２ａ、２ｂを埋め込むように、ＣＶＤ法により全面にビット線１０５ａ、１０５ｂとなる導電材料からなる配線材料層１２１を形成する。配線材料層１２１は、図２０に示すように、トレンチ２ａ、２ｂの形状に沿って形成された窒化チタン膜１９と、トレンチ２ａ、２ｂを埋め込むように形成されたタングステン２０との積層膜であることが好ましい。
【００７６】
なお、積層膜を構成する窒化チタン１９の形成に先立ち、四塩化チタンをプラズマ化してチタン膜（図示略）を形成し、トレンチ２ａ、２ｂの側面に露出しているコンタクト部３ａ、３ｂの表面にチタンシリサイド（図示略）を形成することが好ましい。トレンチ２ａ、２ｂの側面に露出しているコンタクト部３ａ、３ｂの表面にチタンシリサイドを形成することで、コンタクト部３ａ、３ｂと埋め込みビット線１０５ａ、１０５ｂとのコンタクト抵抗を低減することができる。
【００７７】
また、ビット線１０５ａ、１０５ｂとなる配線材料層１２１を形成する際の熱処理によって、コンタクト部３ａ、３ｂのｎ型不純物であるヒ素またはリンが半導体基板１００に拡散されて、シリコンピラー１０１ａ、１０１ｂの下部にヒ素またはリンの添加された下部拡散層１０６ａ、１０６ｂが形成される。
なお、下部拡散層１０６ａ、１０６ｂは、コンタクト部３ａ、３ｂとなる導電膜１７０を設けた後、導電膜１７０をエッチバックする前に熱処理することにより、形成しても良いし、導電膜１７０をエッチバックした後、配線材料層１２１を形成する前に熱処理することにより、形成しても良い。
【００７８】
次に、異方性ドライエッチングにより、コンタクト部３ａ、３ｂの上端の位置まで配線材料層１２１をエッチバックする。これにより、図２１に示すように、保護膜１４ａ、１４ｂ上に、チタンシリサイド（図示略）とコンタクト部３ａ、３ｂとを介して下部拡散層１０６ａ、１０６ｂに接続される埋め込みビット線１０５ａ、１０５ｂが形成される。
次に、サイドウォール保護絶縁膜１１４を選択的に除去し、トレンチ２ａ、２ｂの側壁に絶縁膜１０４を露出させる。
【００７９】
その後、図１〜図３に示すように、埋め込みビット線１０５ａ、１０５ｂよりも上方においてシリコンピラー１０１ａ〜１０３ｃの側壁にゲート絶縁膜を介して対向するゲート電極１０８ａ、１０８ｂ、１０８ｃ、１０８ｄを形成する工程と、ゲート電極１０８ａ、１０８ｂ、１０８ｃ、１０８ｄよりも上方のシリコンピラー１０１ａ〜１０３ｃの上部に、トランジスタの他方のソース又はドレイン領域（Ｓ／Ｄ）を構成する不純物の添加された上部拡散層１１０を形成する工程と、拡散層１１０の上にコンタクトプラグ１１２を形成する工程と、コンタクトプラグ１１２の上にキャパシタ１１３を形成する工程を経て、図１〜図３に示す半導体記憶装置が得られる。
【００８０】
本実施形態の半導体記憶装置は、トレンチ２ａ、２ｂ間の領域に形成されたシリコンピラー１０１ａ〜１０３ｃを備える半導体基板１００と、シリコンピラー１０１ａ〜１０３ｃの下部に備えられた不純物の添加された下部拡散層１０６ａ、１０６ｂと、トレンチ２ａ、２ｂの底部の内壁に設けられた絶縁膜１０４と、トレンチ２ａ、２ｂの底面１ａ、１ｂに配置された絶縁膜１０４を覆う保護膜１４ａ、１４ｂと、トレンチ２ａ、２ｂの側壁に前記絶縁膜を貫通して設けられたコンタクト部３ａ、３ｂと、保護膜１４ａ、１４ｂ上に設けられ、コンタクト部３ａ、３ｂを介して下部拡散層１０６ａ、１０６ｂに接続された埋め込みビット線１０５ａ、１０５ｂとを有するものであるので、保護膜１４ａ、１４ｂによって、トレンチ２ａ、２ｂの底面に配置された絶縁膜１０４が製造工程において損傷を受けることが防止されたものとなる。
【００８１】
よって、損傷のないトレンチ２ａ、２ｂの底部の絶縁膜１０４によって埋め込みビット線１０５ａ、１０５ｂと半導体基板１００との間の絶縁機能が十分に得られるものとなり、トレンチ２ａ、２ｂの底部の絶縁膜１０４を介して半導体基板１００に流れるリーク電流を抑制できる。
しかも、本実施形態の半導体記憶装置では、トレンチ２ａ、２ｂ内の断面積を減少させることなく、トレンチ２ａ、２ｂの底面に配置された絶縁膜１０４の損傷を防止できるので、製造工程に支障を来たすことがない。
【００８２】
また、本実施形態の半導体記憶装置は、半導体基板１００が、ｎ型とｐ型のいずれか一方の型である第１型（ｐ型）の半導体からなり、保護膜１４ａ、１４ｂが、ｐ型の不純物の添加されたものであり、下部拡散層１０６ａ、１０６ｂが、第１型と異なる他方の型である第２型（ｎ型）の不純物の添加されたものであるので、保護膜１４ａ、１４ｂがない場合と比較して、埋め込みビット線１０５ａ、１０５ｂが寄生ＭＯＳトランジスタとしてとして働き、隣接する埋め込みビット線１０５ａ、１０５ｂ同士がトレンチ２ａ、２ｂの外側を介して短絡する場合の閾値電圧を高くすることができ、隣接する埋め込みビット線１０５ａ、１０５ｂ間におけるリーク電流を低減させることができる。
【００８３】
また、本実施形態の半導体記憶装置において、半導体基板１００が、ｎ型とｐ型のいずれか一方の型である第１型（ｐ型）の半導体からなり、保護膜１４ａ、１４ｂが、ｎ型の不純物の添加されたものであり、下部拡散層１０６ａ、１０６ｂが、ｎ型の不純物の添加されたものである場合、埋め込みビット線１０５ａ、１０５ｂに電位が加えられた際に、保護膜１４ａ、１４ｂおよび半導体基板１００が空乏化し、２つの空乏層容量と絶縁膜容量が直列に接続された形となるので、保護膜１４ａ、１４ｂがない場合と比較して、埋め込みビット線１０５ａ、１０５ｂと半導体基板１００との間の容量を低減することができる。
【００８４】
また、本実施形態の半導体記憶装置において、トレンチ２ａ、２ｂの下部の半導体基板１００に第１型（ｐ型）の不純物が添加されている場合、埋め込みビット線１０５ａ、１０５ｂが寄生ＭＯＳトランジスタとしてとして働き、隣接する埋め込みビット線１０５ａ、１０５ｂ同士がトレンチ２ａ、２ｂの外側を介して短絡する場合の閾値電圧をより一層高くすることができ、隣接する埋め込みビット線１０５ａ、１０５ｂ間におけるリーク電流をより低減させることができる。
【００８５】
また、本実施形態の半導体記憶装置において、トレンチ２ａ、２ｂの下部の半導体基板１００に第１型（ｐ型）の不純物が添加されている場合、埋め込みビット線１０５ａ、１０５ｂに電位が加えられた際に、保護膜１４ａ、１４ｂおよび半導体基板１００が空乏化し、２つの空乏層容量と絶縁膜容量が直列に接続された形となるので、埋め込みビット線１０５ａ、１０５ｂと半導体基板１００との間の容量を低減することができる。
【００８６】
また、本実施形態の半導体記憶装置の製造方法は、半導体基板１００に複数のトレンチ２ａ、２ｂを形成することにより、トレンチ２ａ、２ｂ間の領域にシリコンピラー１０１ａ〜１０３ｃを形成する工程と、トレンチ２ａ、２ｂの底部の内壁に絶縁膜１０４を形成する工程と、トレンチ２ａ、２ｂの底面１ａ、１ｂに配置された絶縁膜１０４を覆う保護膜１４ａ、１４ｂを形成する工程と、トレンチ２ａ、２ｂの側壁において絶縁膜１０４を貫通するコンタクト部３ａ、３ｂを形成する工程と、シリコンピラー１０１ａ〜１０３ｃの下部に不純物の添加された下部拡散層１０６ａ、１０６ｂを形成する工程と、保護膜１４ａ、１４ｂ上に、コンタクト部３ａ、３ｂを介して下部拡散層１０６ａ、１０６ｂに接続される埋め込みビット線１０５ａ、１０５ｂを形成する工程とを備える方法であり、保護膜１４ａ、１４ｂを形成した後の工程において、トレンチ２ａ、２ｂの底面に配置された絶縁膜１０４が露出することがない。よって、本実施形態の半導体記憶装置の製造方法では、保護膜１４ａ、１４ｂによって、製造工程におけるトレンチ２ａ、２ｂの底面に配置された絶縁膜１０４の損傷を防止できる。
【００８７】
また、本実施形態の半導体記憶装置の製造方法では、保護膜１４ａ、１４ｂ上に、コンタクト部３ａ、３ｂを介して下部拡散層１０６ａ、１０６ｂに接続される埋め込みビット線１０５ａ、１０５ｂを形成する工程を備えているので、保護膜１４ａ、１４ｂを設けずに埋め込みビット線１０５ａ、１０５ｂを形成する場合と比較して、トレンチ２ａ、２ｂ内に埋め込みビット線１０５ａ、１０５ｂとなる配線材料層を形成する際におけるトレンチ２ａ、２ｂの深さが浅いものとなるため、埋め込みビット線１０５ａ、１０５ｂとなる配線材料層を容易に形成でき、コンタクト部３ａ、３ｂと埋め込みビット線１０５ａ、１０５ｂとを容易に接続させることができる。
【００８８】
また、本実施形態の半導体記憶装置の製造方法において、埋め込みビット線１０５ａ、１０５ｂを形成する工程が、保護膜１４ａ、１４ｂ上を洗浄する前処理を行う工程と、保護膜１４ａ、１４ｂ上に埋め込みビット線１０５ａ、１０５ｂとなる配線材料層を形成する工程とを備えている場合であっても、前処理を行う工程において、トレンチ２ａ、２ｂの底面に配置された絶縁膜１０４が露出することがないので、前処理を行う工程におけるトレンチ２ａ、２ｂの底面に配置された絶縁膜１０４の損傷を防止できる。
【符号の説明】
【００８９】
１０１ａ、１０１ｂ、１０１ｃ、１０２ａ、１０２ｂ、１０２ｃ、１０３ａ、１０３ｂ、１０３ｃ…シリコンピラー（ピラー）、１００…半導体基板、２ａ、２ｂ…トレンチ、１７ａ、１７ｂ…不純物領域、１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、１０８ｅ、１０８ｆ…ゲート電極（ワード線），１０５ａ、１０５ｂ…埋め込みビット線（配線）、１０４…絶縁膜、１ａ、１ｂ…底面、１４ａ、１４ｂ…保護膜、３ａ、３ｂ…コンタクト部、１０６ａ、１０６ｂ…下部拡散層、４ａ、４ｂ…上面、１３ａ、１３ｂ…下端、１１０…上部拡散層、１１２…コンタクトプラグ、１１３…キャパシタ、１１３ａ…下部電極、１１３ｂ…容量絶縁膜、１１３ｃ…上部電極、１０９、１１…層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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