(57)【要約】【課題】データ読み出し速度を維持しつつ、消費電力を抑える。【解決手段】ビット線ＢＬと、複数のワード線（ＷＬＡ１〜ＷＬＡｎに対応）と、ビット線ＢＬと複数のワード線との交点にそれぞれ配置され、ワード線の信号によって開閉が制御されるスイッチ素子（ＴｒＡ１に対応）とスイッチ素子が閉じた場合にビット線ＢＬを介した読み出し電流が流れうる記憶素子（ＲＢ１に対応）とを含むメモリセル（ＣｅｌｌＢ１〜ＣｅｌｌＢｎに対応）と、ビット線ＢＬに流れる読み出し電流を増幅するセンスアンプ（１Ａに対応）と、を備え、接続したワード線の信号がアクティブとされるメモリセルにおける記憶素子が導通状態である場合に導通状態である記憶素子に流れる読み出し電流の電流値を、メモリセルのビット線ＢＬの接続位置によらず一定とするように構成する。【選択図】図１
2011238303.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
複数のワード線と、
前記ビット線と複数の前記ワード線との交点にそれぞれ配置され、前記ワード線の信号によって開閉が制御されるスイッチ素子と前記スイッチ素子が閉じた場合に前記ビット線を介した読み出し電流が流れうる記憶素子とを含むメモリセルと、
前記ビット線に流れる前記読み出し電流を増幅するセンスアンプと、
を備え、
接続した前記ワード線の信号がアクティブとされる前記メモリセルにおける前記記憶素子が導通状態である場合に導通状態である前記記憶素子に流れる前記読み出し電流の電流値を、前記メモリセルの前記ビット線の接続位置によらず一定とするように構成することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、前記スイッチ素子と前記記憶素子との間に電圧制御素子を備え、
前記電圧制御素子は、前記電圧制御素子と接続される前記記憶素子の一端を所定の電圧レベルに制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ビット線の一端と前記センスアンプとの間に電圧制御素子を備え、
前記電圧制御素子は、前記ワード線の信号がアクティブとされた前記メモリセルにおける前記ビット線の接続位置に対応した電圧レベルに前記ビット線の一端を制御することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記所定の電圧レベルに対応する電圧を出力するレベル調整回路を備え、
前記スイッチ素子は、対応する前記ワード線の信号がゲートに供給され、ソース・ドレインの一方を前記ビット線に接続する第１のＭＯＳトランジスタであって、
前記電圧制御素子は、ゲートを前記レベル調整回路の出力に接続し、ソース・ドレインの一方を前記第１のＭＯＳトランジスタのソース・ドレインの他方に接続し、ソース・ドレインの他方を前記記憶素子の一端に接続する第２のＭＯＳトランジスタであることを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
アクティブとされた前記ワード線の位置に応じた電圧を出力するレベル調整回路を備え、
前記スイッチ素子は、対応する前記ワード線の信号がゲートに供給され、ソース・ドレインの一方を前記ビット線に接続し、ソース・ドレインの他方を前記記憶素子の一端に接続する第１のＭＯＳトランジスタであって、
前記電圧制御素子は、ゲートを前記レベル調整回路の出力に接続し、ソース・ドレインの一方を前記センスアンプのビット線電流の入力端に接続し、ソース・ドレインの他方を前記ビット線の一端に接続する第２のＭＯＳトランジスタであることを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記記憶素子が不揮発性記憶素子であることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記不揮発性記憶素子がアンチフューズ素子であることを特徴とする請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、半導体記憶装置におけるデータの読み出し技術に関する。
【背景技術】
【０００２】
電子機器の多機能化に伴って、内蔵される半導体集積回路において、プログラマブルセルが多用されている。このようなプログラマブルセルの一つに、半導体装置内に形成される不揮発性の状態記憶素子において、ワンタイムプログラマブルセル（ＯＴＰセル）と呼ばれる一回のみ書き込みが可能なものがある。例えばＯＴＰセルの破壊耐圧を従来のＯＴＰセルよりも低くすることができるＯＴＰメモリセルが特許文献１において開示されている。このＯＴＰメモリセルによれば、トランジスタサイズが小さく破壊耐圧の低いトランジスタを用いて選択トランジスタ及び周辺回路を構成することが可能となり、回路面積の削減を実現することが可能である。
【０００３】
ところで、格納するプログラムの増大によるメモリ容量の大容量化の要求と、携帯機器等におけるバッテリ駆動のための低消費電力化の要求が高まっている。メモリ容量の大容量化により、プログラマブルセルが接続されるビット線は長くなり、ビット線の寄生抵抗が増大する傾向にある。このため、セル電流が減少し、セルのデータ読み出し速度の低下を招く。しかしながら、全セルのセル電流を増やすと、プログラマブルセルの動作電流が増大してしまう。このことからセルデータ読み出し速度を維持しつつ、動作電流を抑える技術の必要性が高まってきた。
【０００４】
そこで、メモリセルの位置／アドレスに基づいて電圧及び電流の低下を補うことができる装置が特許文献２において開示されている。この装置は、遠‐遠ビットに対するより、近‐近ビットに対して、より低い読み出し電圧を印加することで、より広い読み出しマージンを得ている。あるいは、読み出し電圧は一定にするが、読み出し中のメモリセルが近‐近ビットまたは遠‐遠ビットであるかどうかに依存して、基準電流を変えることで、大きな読み出しマージンを得ている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２８８３５８号公報
【特許文献２】特表２００８−５２４７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
ところで、特許文献２に記載の装置は、メモリセルの位置／アドレスに基づいて電圧及び電流の低下を補うという考え方を示すに留まり、具体的な回路構成を開示していない。このため、半導体記憶装置として具体的な回路を実現することができない。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係る半導体記憶装置は、ビット線と、複数のワード線と、ビット線と複数のワード線との交点にそれぞれ配置され、ワード線の信号によって開閉が制御されるスイッチ素子とスイッチ素子が閉じた場合にビット線を介した読み出し電流が流れうる記憶素子とを含むメモリセルと、ビット線に流れる読み出し電流を増幅するセンスアンプと、を備え、接続したワード線の信号がアクティブとされるメモリセルにおける記憶素子が導通状態である場合に導通状態である記憶素子に流れる読み出し電流の電流値を、メモリセルのビット線の接続位置によらず一定とするように構成する。
【発明の効果】
【０００９】
本発明によれば、データ読み出し速度を維持しつつ、消費電力を抑えることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施例に係る半導体記憶装置の主要部の回路図である。
【図２】本発明の第１の実施例に係る各アンチフューズセルの電流を表す図である。
【図３】本発明の第２の実施例に係る半導体記憶装置の主要部の回路図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態に係る半導体記憶装置は、ビット線（図１のＢＬ）と、複数のワード線（図１のＷＬＡ１〜ＷＬＡｎに対応）と、ビット線と複数のワード線との交点にそれぞれ配置され、ワード線の信号によって開閉が制御されるスイッチ素子（図１のＴｒＡ１に対応）とスイッチ素子が閉じた場合にビット線を介した読み出し電流が流れうる記憶素子（図１のＲＢ１に対応）とを含むメモリセル（図１のＣｅｌｌＢ１〜ＣｅｌｌＢｎに対応）と、ビット線に流れる読み出し電流を増幅するセンスアンプ（図１の１Ａに対応）と、を備え、接続したワード線の信号がアクティブとされるメモリセルにおける記憶素子が導通状態である場合に導通状態である記憶素子に流れる読み出し電流の電流値を、メモリセルのビット線の接続位置によらず一定とするように構成する。
【００１２】
半導体記憶装置において、メモリセルは、スイッチ素子と記憶素子との間に電圧制御素子（図１のＴｒＢ１に対応）を備え、電圧制御素子は、電圧制御素子と接続される記憶素子の一端を所定の電圧レベルに制御するようにしてもよい。
【００１３】
半導体記憶装置において、ビット線の一端とセンスアンプとの間に電圧制御素子（図３のＴｒＨ１に対応）を備え、電圧制御素子は、ワード線の信号がアクティブとされたメモリセルにおけるビット線の接続位置に対応した電圧レベルにビット線の一端を制御するようにしてもよい。
【００１４】
半導体記憶装置において、所定の電圧レベルに対応する電圧を出力するレベル調整回路（図１の１Ｂ）を備え、スイッチ素子は、対応するワード線の信号がゲートに供給され、ソース・ドレインの一方をビット線に接続する第１のＭＯＳトランジスタ（図１のＴｒＡ１）であって、電圧制御素子は、ゲートをレベル調整回路の出力に接続し、ソース・ドレインの一方を第１のＭＯＳトランジスタのソース・ドレインの他方に接続し、ソース・ドレインの他方を記憶素子の一端に接続する第２のＭＯＳトランジスタ（図１のＴｒＢ１）であってもよい。
【００１５】
半導体記憶装置において、アクティブとされたワード線の位置に応じた電圧を出力するレベル調整回路（図３の１Ｄ）を備え、スイッチ素子は、対応するワード線の信号がゲートに供給され、ソース・ドレインの一方をビット線に接続し、ソース・ドレインの他方を記憶素子の一端に接続する第１のＭＯＳトランジスタ（図３のＴｒＡ１）であって、電圧制御素子は、ゲートをレベル調整回路の出力に接続し、ソース・ドレインの一方をセンスアンプのビット線電流の入力端に接続し、ソース・ドレインの他方をビット線の一端に接続する第２のＭＯＳトランジスタ（図３のＴｒＨ１）であってもよい。
【００１６】
半導体記憶装置において、記憶素子が不揮発性記憶素子であってもよい。
【００１７】
半導体記憶装置において、不揮発性記憶素子がアンチフューズ素子であってもよい。
【００１８】
以上のような半導体記憶装置によれば、電圧制御素子の制御電圧を調整してメモリセルがビット線で近端、遠端にあるかに係らず、セル電流を一定にすることができる。したがって、セルデータ読み出し速度を維持しつつ、セルの動作電流、すなわち半導体記憶装置の消費電力を抑えることが可能となる。
【００１９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の第１の実施例に係る半導体記憶装置の主要部の回路図である。図１において、半導体記憶装置は、差動増幅器１Ａ、レベル調整回路１Ｂ、ワード選択回路１Ｃ、アンチフューズセルＣｅｌｌＢ１〜ＣｅｌｌＢｎを備える。なお、差動増幅器１Ａの出力Ｑ以降の読み出しに係る回路やアドレス関連の回路などは、よく知られた技術であり、また本発明と係らないのでその説明を省く。
【００２１】
差動増幅器１Ａは、リファレンス電流Ｉｒｅｆを一方の入力端（−）から入力し、ビット線ＢＬの一端を他方の入力端（＋）に接続し、ビット線ＢＬに流れる読み出し電流とリファレンス電流Ｉｒｅｆとの差分を増幅するセンスアンプとして機能する。
【００２２】
ビット線ＢＬに接続されるアンチフューズセルＣｅｌｌＢ１〜ＣｅｌｌＢｎは、ロウ方向のアンチフューズセルのみを示している。アンチフューズセルは、カラム方向にもアレイ状に配置されるが、図示の簡略化のために省略する。
【００２３】
ワード選択回路１Ｃは、アドレス信号Ａを入力し、それぞれワード線を介したワード選択信号ＷＬＡ１〜ＷＬＡｎをそれぞれアンチフューズセルＣｅｌｌＢ１〜ＣｅｌｌＢｎに対して出力する。アクティブとされたワード選択信号ＷＬＡ１〜ＷＬＡｎのいずれかに対応するアンチフューズセルから読み出された読み出し電流がビット線ＢＬを介して差動増幅器１Ａに流れる。
【００２４】
ビット線ＢＬにおいて、差動増幅器１Ａと近端のアンチフューズセルＣｅｌｌＢ１との間に寄生抵抗ＲＰＡ１が存在し、アンチフューズセルＣｅｌｌＢ１とアンチフューズセルＣｅｌｌＢ１との間に寄生抵抗ＲＰＡ２が存在し、・・・アンチフューズセルＣｅｌｌＢｎ−１と遠端のアンチフューズセルＣｅｌｌＢｎとの間に寄生抵抗ＲＰＡｎが存在する。
【００２５】
レベル調整回路１Ｂは、一定の制御電圧（アナログ電圧）となるゲート電圧制御信号ＶｇＢをアンチフューズセルＣｅｌｌＢ１〜ＣｅｌｌＢｎに出力する回路であって、抵抗分割などの簡単な回路で構成される。
【００２６】
以下、最も差動増幅器１Ａに近い（近端の）アンチフューズセルＣｅｌｌＢ１の構成および接続を説明する。その他のアンチフューズセルＣｅｌｌＢ２〜ＣｅｌｌＢｎの構成および接続は、アンチフューズセルＣｅｌｌＢ１と同等であるため、その説明を省略する。
【００２７】
アンチフューズセルＣｅｌｌＢ１は、選択トランジスタＴｒＡ１、アンチフューズ素子（以下、破壊後の抵抗ＲＢ１として示す）、ＮチャネルＭＯＳトランジスタＴｒＢ１を備える。ここで、ＮチャネルＭＯＳトランジスタＴｒＢ１をデプレッション型ＮチャネルＭＯＳトランジスタで構成することも可能である。
【００２８】
選択トランジスタＴｒＡ１は、ドレインをビット線ＢＬに接続し、ソースをＮチャネルＭＯＳトランジスタＴｒＢ１のドレインに接続し、ゲートにワード選択信号ＷＬＡ１を与える。選択トランジスタＴｒＡ１は、ワード選択信号ＷＬＡ１がＬレベルである場合に導通し、読み出し電流がビット線ＢＬからＮチャネルＭＯＳトランジスタＴｒＢ１を介してアンチフューズ素子破壊後の抵抗ＲＢ１に流れる。
【００２９】
ＮチャネルＭＯＳトランジスタＴｒＢ１は、ソースを抵抗ＲＢ１の一端に接続し、ゲートにレベル調整回路１Ｂからのゲート電圧制御信号ＶｇＢを与える。抵抗ＲＢ１の他端は、接地される。
【００３０】
次に、アンチフューズセルＣｅｌｌＢ１〜ＣｅｌｌＢｎの動作について説明する。
【００３１】
遠端セルのビット線ＢＬの電圧Ｖｎは、近端セルのビット線ＢＬの電圧Ｖ１よりも寄生抵抗ＲＰＡ１〜ＲＰＡｎの影響で低くなる。ここで、ビット線ＢＬに流れる電流をＩＢＬとし、寄生抵抗ＲＰＡ１〜ＲＰＡｎの抵抗値を全て同じＲとする。ビット線ＢＬ上で抵抗Ｒがｎ個直列接続されているので、Ｖｎは、次の式（１）のように表される。
Ｖｎ＝Ｖ１−ＩＢＬ＊ｎＲ                        ・・・式（１）
【００３２】
ここで遠端セルに流れるセル電流を、近端セルで流れるセル電流と同じになるようにして、差動増幅器１Ａにおけるリファレンス電流Ｉｒｅｆとの判定マージンを確保する。このため、ＮチャネルＭＯＳトランジスタＴｒＢ１〜ＴｒＢｎのゲート電圧制御信号ＶｇＢを、予め遠端セルまでの電圧降下分、Ｖ１−Ｖｎだけ高く設定することでアンチフューズセルＣｅｌｌＢ１〜ＣｅｌｌＢｎのそれぞれのセル電流を設定する。
【００３３】
この場合、ＮチャネルトランジスタＴｒＢ１〜ＴｒＢｎの閾値をＶｔｈ、ゲートに与える電圧をＶｇＢとすると、ＮチャネルトランジスタＴｒＢ１〜ＴｒＢｎのソース電圧ＶＲＢ１〜ＶＲＢｎは、次の式（２）のように表される。
ＶＲＢ１〜ＶＲＢｎ＝ＶｇＢ−Ｖｔｈ              ・・・式（２）
【００３４】
レベル調整回路１Ｂは、ゲート電圧制御信号ＶｇＢの電位を調整し、アンチフューズセルを流れるセル電流Ｉｃｅｌｌを調整する。すなわち、ＮチャネルＭＯＳトランジスタＴｒＢ１〜ＴｒＢｎのゲート電圧制御信号ＶｇＢを一定とすることで、ＮチャネルトランジスタＴｒＢ１〜ＴｒＢｎのソース電圧ＶＲＢ１〜ＶＲＢｎは一定となる。これによって、各アンチフューズセルを流れるセル電流Ｉｃｅｌｌが一定となる。差動増幅器１Ａは、リファレンス電流Ｉｒｅｆとアンチフューズセルを流れるセル電流Ｉｃｅｌｌとを比較し読み出し動作を行う。
【００３５】
遠端セルのビット線電圧Ｖｎであるため、近端セルおよび遠端セルのＮチャネルＭＯＳトランジスタのそれぞれのゲート電圧ＶｇＢは、ＮチャンネルＭＯＳトランジスタの閾値をＶｔｈとすると、式（３）で表される。
ＶｇＢ＝Ｖｎ＋Ｖｔｈ                            ・・・式（３）
【００３６】
式（２）、（３）から式（４）が成り立つ。
ＶＲＢ１〜ＶＲＢｎ＝Ｖｎ                        ・・・式（４）
【００３７】
したがって、抵抗ＲＢ１〜ＲＢｎの抵抗値が同じであれば、式（４）から、近端セル〜遠端セルのそれぞれのセル電流Ｉｃｅｌｌ１〜Ｉｃｅｌｌｎは、一定となる。すなわち、図２に示すように、各アンチフューズセルの電流が、アンチフューズセルのビット線の接続位置に係らず、遠端のアンチフューズセルＣｅｌｌＢｎの電流Ｉｃｅｌｌｎと同じ値になるように抑制される。このような構成によれば、セルデータ読み出し速度を維持しつつ、アンチフューズセルの消費電力を抑えることが可能となる。
【実施例２】
【００３８】
図３は、本発明の第２の実施例に係る半導体記憶装置の主要部の回路図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。実施例１との回路構成の違いは、（１）アンチフューズセルＣｅｌｌＧ１〜ＣｅｌｌＧｎ内のそれぞれにおいて、図１のＮチャネルＭＯＳトランジスタＴｒＢ１〜ＴｒＢｎを廃し、ＮチャネルＭＯＳトランジスタＴｒＨ１をビット線ＢＬの根元、すなわち差動増幅器１Ａの入力端（＋）とビット線ＢＬの一端間に配置すること、（２）レベル調整回路１Ｄがアドレス信号Ａを入力することである。
【００３９】
レベル調整回路１Ｄは、それぞれのアンチフューズセルのレイアウト配置位置（ビット線の接続位置）による電位降下分を加味した電圧を出力する回路であり、抵抗分割の電圧をアドレス信号Ａで選択する回路、例えばＤ／Ａ変換回路などで構成される。レベル調整回路１Ｄは、ＮチャネルＭＯＳトランジスタＴｒＨ１のゲートレベルＶｇＧをアドレス信号Ａに応じて可変にすることで、アドレス信号Ａによって選択されたアンチフューズセルを流れるセル電流Ｉｃｅｌｌを調整する。
【００４０】
レベル調整回路１Ｄは、近端セルを選択した場合には、ＮチャネルＭＯＳトランジスタＴｒＨ１のゲート電圧を式（５）、遠端セルを選択した場合には、ＮチャネルＭＯＳトランジスタＴｒＨ１のゲート電圧を式（６）となるように電圧ＶｇＧを出力する。
ＶｇＧ１＝Ｖｎ＋Ｖｔｈ                          ・・・式（５）
ＶｇＧｎ＝Ｖｎ＋（Ｖ１−Ｖｎ）＋Ｖｔｈ
＝Ｖ１＋Ｖｔｈ                          ・・・式（６）
【００４１】
近端セル、遠端セル選択時のＮチャネルＭＯＳトランジスタＴｒＨ１のゲートレベルを式（５）、（６）とすることで、近端セル、遠端セルのそれぞれの抵抗ＲＢ１、ＲＢｎに印加される電圧ＶＲＧ１、ＶＲＧｎは、以下の式（７）、（８）に示すように共にＶｎとなる。なお、式（８）の導出には、式（１）が用いられる。
ＶＲＧ１＝ＶｇＧ１−Ｖｔｈ
＝Ｖｎ＋Ｖｔｈ−Ｖｔｈ
＝Ｖｎ                                  ・・・式（７）
ＶＲＧｎ＝ＶｇＧｎ−Ｖｔｈ−ＩＢＬ＊ｎＲ
＝Ｖ１＋Ｖｔｈ−Ｖｔｈ−ＩＢＬ＊ｎＲ
＝Ｖ１−ＩＢＬ＊ｎＲ
＝Ｖｎ                                  ・・・式（８）
【００４２】
よって、抵抗ＲＢ１〜ＲＢｎの抵抗値が同じであれば、アンチフューズセルの位置に係らず、それぞれのアンチフューズセルにおけるセル電流は一定となる。
【００４３】
本実施例によれば、ＮチャネルＭＯＳトランジスタＴｒＨ１を、アンチフューズセルＣｅｌｌＧ１〜ＣｅｌｌＧｎ内ではなく、ビット線ＢＬの根元に１個のみ配置するだけである。したがって、多数配列されるアンチフューズセルの面積を小さく構成することができる。
【００４４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４５】
１Ａ  差動増幅器
１Ｂ、１Ｄ  レベル調整回路
１Ｃ  ワード選択回路
ＢＬ  ビット線
ＣｅｌｌＢ１〜ＣｅｌｌＢｎ、ＣｅｌｌＧ１〜ＣｅｌｌＧｎ  アンチフューズセル
ＲＢ１〜ＲＢｎ  抵抗（アンチフューズ素子破壊後）
ＲＰＡ１〜ＲＰＡｎ  ビット線寄生抵抗
ＴｒＡ１〜ＴｒＡｎ  選択トランジスタ
ＴｒＢ１〜ＴｒＢｎ、ＴｒＨ１  ＮチャネルＭＯＳトランジスタ
【図１】
2011238303.tif 000003
【図２】
2011238303.tif 000004
【図３】
2011238303.tif 000005