(57)【要約】【課題】基準ＣＬＫのための専用のＣＬＫユニットや各ユニット内のＰＬＬを必要としない構成で、低コスト、低消費電力を実現しながらも、データエラーを引き起こすことのないようにする。【解決手段】他の電子回路ユニットからシリアル伝送によりデータ受信を行う電子回路ユニットについて、上記電子回路ユニットおよび上記他の電子回路ユニットは、基準クロックを発生させるクロック発生器をそれぞれ備え、上記電子回路ユニットは、当該電子回路ユニットにおける基準クロックおよび上記他の電子回路ユニットにおける基準クロックのずれを監視する監視手段と、上記監視手段により検出された基準クロックのずれを該電子回路ユニットの上記クロック発生器に補正させる補正指示手段と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
他の電子回路ユニットからシリアル伝送によりデータ受信を行う電子回路ユニットであって、
前記電子回路ユニットおよび前記他の電子回路ユニットは、基準クロックを発生させるクロック発生器をそれぞれ備え、
前記電子回路ユニットは、
当該電子回路ユニットにおける基準クロックおよび前記他の電子回路ユニットにおける基準クロックのずれを監視する監視手段と、
前記監視手段により検出された基準クロックのずれを該電子回路ユニットの前記クロック発生器に補正させる補正指示手段と、を備えたことを特徴とする電子回路ユニット。
【請求項２】
受信されたデータを格納する第１のメモリ手段と、
前記第１のメモリ手段にデータ書き込みを行う第１のWriteアドレスを生成する第１Writeアドレス生成手段と、
前記第１のメモリ手段からデータ読み出しを行う第１のReadアドレスを生成する第１Readアドレス生成手段と、
を備え、
前記監視手段は、前記第１のメモリ手段における前記第１のWriteアドレスおよび前記第１のReadアドレスの位置間隔を監視することにより、前記電子回路ユニットにおける基準クロックおよび前記他の電子回路ユニットにおける基準クロックのずれを監視することを特徴とする請求項１記載の電子回路ユニット。
【請求項３】
前記補正指示手段は、
前記第１のReadアドレスの移動速度に対して前記第１のWriteアドレスの移動速度の方が速い場合、クロック周波数を上げるよう前記クロック発生器に補正指示を送信し、
前記第１のReadアドレスの移動速度に対して前記第１のWriteアドレスの移動速度の方が遅い場合、クロック周波数を下げるよう前記クロック発生器に補正指示を送信することを特徴とする請求項２記載の電子回路ユニット。
【請求項４】
前記受信されたデータを格納する第２のメモリ手段と、
前記第２のメモリ手段にデータ書き込みを行う第２のWriteアドレスを生成する第２Writeアドレス生成手段と、
前記第２のメモリ手段からデータ読み出しを行う第２のReadアドレスを生成する第２Readアドレス生成手段と、
を備え、
前記第２Writeアドレス生成手段および前記第２Readアドレス生成手段は、前記第２のメモリ手段における前記第２のWriteアドレスおよび前記第２のReadアドレスの位置間隔が、前記第１のメモリ手段における前記第１のWriteアドレスおよび前記第１のReadアドレスの位置間隔よりも、予め定められた割合、広くなるように該第２のWriteアドレスおよび該第２のReadアドレスを生成することを特徴とする請求項２または３記載の電子回路ユニット。
【請求項５】
前記第１のメモリ手段および前記第２のメモリ手段よりも後段への出力を、該第１のメモリ手段からの出力、および該第２のメモリ手段からの出力の何れか一方に選択する選択手段と、
前記監視手段による監視結果に応じて前記選択手段による選択を切り替える切替手段と、
を備えたことを請求項４記載の電子回路ユニット。
【請求項６】
前記切替手段は、前記監視手段による監視結果として、
前記第１のメモリ手段におけるWriteアドレスとReadアドレスの位置間隔が予め定められた閾値以上である場合、前記後段への出力を前記第１のメモリ手段からの出力とし、
該位置間隔が該予め定められた閾値未満である場合、前記後段への出力を前記第２のメモリ手段からの出力とするよう切り替えることを特徴とする請求項５記載の電子回路ユニット。
【請求項７】
前記第１のメモリ手段および前記第２のメモリ手段は、ＦＩＦＯ（First In, First Out）であることを特徴とする請求項４から６の何れか１項に記載の電子回路ユニット。
【請求項８】
請求項１から７の何れか１項に記載の電子回路ユニットと、前記他の電子回路ユニットとを備え、
前記他の電子回路ユニットから前記電子回路ユニットにシリアル伝送可能に構成されたことを特徴とするシリアル伝送システム。
【請求項９】
前記他の電子回路ユニットは、送信を行うための構成を備えた電子回路ユニットであり、
前記電子回路ユニットは、受信を行うための構成を備えた電子回路ユニットであることを特徴とする請求項８記載のシリアル伝送システム。
【請求項１０】
前記他の電子回路ユニットは、前記電子回路ユニットと同様の構成を備え、
前記電子回路ユニットから前記他の電子回路ユニットにもシリアル伝送可能に構成されたことを特徴とする請求項８記載のシリアル伝送システム。
【請求項１１】
電子回路ユニットに他の電子回路ユニットからデータをシリアル伝送する伝送制御方法であって、
前記電子回路ユニットおよび前記他の電子回路ユニットは、基準クロックを発生させるクロック発生器をそれぞれ備え、
前記電子回路ユニットにおける基準クロックおよび前記他の電子回路ユニットにおける基準クロックのずれを監視する監視工程と、
前記監視工程により検出された基準クロックのずれを該電子回路ユニットの前記クロック発生器に補正させる補正指示工程と、を備えたことを特徴とする伝送制御方法。
【請求項１２】
前記電子回路ユニットは、受信されたデータを格納する第１のメモリ手段を備え、
前記監視工程では、前記第１のメモリ手段にデータ書き込みを行う第１のWriteアドレス、および前記第１のメモリ手段からデータ読み出しを行う第１のReadアドレスの位置間隔を監視することにより、前記電子回路ユニットにおける基準クロックおよび前記他の電子回路ユニットにおける基準クロックのずれを監視することを特徴とする請求項１１記載の伝送制御方法。
【請求項１３】
前記補正指示工程では、
前記第１のReadアドレスの移動速度に対して前記第１のWriteアドレスの移動速度の方が速い場合、クロック周波数を上げるよう前記クロック発生器に補正指示を送信し、
前記第１のReadアドレスの移動速度に対して前記第１のWriteアドレスの移動速度の方が遅い場合、クロック周波数を下げるよう前記クロック発生器に補正指示を送信することを特徴とする請求項１２記載の伝送制御方法。
【請求項１４】
前記電子回路ユニットは、前記受信されたデータを格納する第２のメモリ手段を備え、
前記第２のメモリ手段にデータ書き込みを行う第２のWriteアドレス、および前記第２のメモリ手段からデータ読み出しを行う第２のReadアドレスは、該第２のWriteアドレスおよび該第２のReadアドレスの位置間隔が、前記第１のメモリ手段における前記第１のWriteアドレスおよび前記第１のReadアドレスの位置間隔よりも、予め定められた割合、広くなるように生成されることを特徴とする請求項１２または１３記載の伝送制御方法。
【請求項１５】
前記第１のメモリ手段および前記第２のメモリ手段よりも後段への出力を、前記監視工程による監視結果に応じて、該第１のメモリ手段からの出力、および該第２のメモリ手段からの出力の何れか一方に切り替える切替工程を備えたことを請求項１４記載の伝送制御方法。
【請求項１６】
前記切替工程では、前記監視工程による監視結果として、
前記第１のメモリ手段におけるWriteアドレスとReadアドレスの位置間隔が予め定められた閾値以上である場合、前記後段への出力を前記第１のメモリ手段からの出力とし、
該位置間隔が該予め定められた閾値未満である場合、前記後段への出力を前記第２のメモリ手段からの出力とするよう切り替えることを特徴とする請求項１５記載の伝送制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品が実装されたカード（電子回路ユニット）の間でシリアル伝送を行うシステムにおける電子回路ユニット、シリアル伝送システム、および伝送制御方法に関する。
【背景技術】
【０００２】
近年、Ｗ−ＣＤＭＡ（Wideband-Code Division Multiple Access）基地局など無線通信基地局の装置内で、高速シリアル通信を用いてカード間のデータ通信を行うことが広く行われている。その際には、装置内に基準となるＣＬＫ（Clock）を供給するＣＬＫカードなどを実装する態様が良く取られている。
【０００３】
こうした一般的なシリアル伝送システムの構成例を図５に示す。
この一般的な構成例では、カードＡ（３０６）からカードＢ（３０１）へ高速シリアル伝送を行うため、装置内の基準となるＣＬＫを供給するＣＬＫカード（３１０）を備えている。ＣＬＫカード（３１０）内には基準ＣＬＫの発生器（３１１）と、基準ＣＬＫを各カードへ出力するためのＣＬＫバッファ（３１２）が必要となる。また、データを送信するカードＡおよび受信するカードＢ内には、基準ＣＬＫと同期を取る必要があるため、ＰＬＬ（Phase Locked Loop）回路（３０３）（３０９）を備える必要がある。
【０００４】
上述した受信側のカードＢ（３０１）内の詳細な構成を図６のブロック図に示す。
カードＢ（３０１）に入力された高速シリアル信号はDeserializer部（４０２）に入力され、シリアル−パラレル変換されたのちアライメントを実施し、ＦＩＦＯ（First In, First Out）部（４０５）に書き込まれる。抽出されたＣＬＫと自カード内のＣＬＫ（３０２）はＰＬＬ（３０３）でロックさせているため、ＦＩＦＯ部（４０５）におけるWriteアドレスとReadアドレスが近づいたり離れたりすることはない。ＦＩＦＯ部（４０５）に書き込まれたデータはReadアドレスに従って読みだされ、カード内に出力されていく。
【０００５】
また、カード間で通信を行うシステムとして、複数の通信カードに基準信号を供給する基準ソースが基準発生器を備え、複数の通信カードのそれぞれがＣＬＫ発生器、ＰＬＬを備え、各通信カードのクロック周波数が基準信号に依存する形で制御され、基準信号に障害が発生した場合であっても冗長基準信号に切替を行うようにしたものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００５−５３３４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した一般的なシリアル伝送システムを用いた場合、各カードとは別にＣＬＫカードを装置として備える必要があり、装置コストや消費電力が上がってしまうという問題があった。
【０００８】
また、上述した特許文献１のものでも、装置として基準ソースが必要となると共に、各カードにＰＬＬを備えることが必要であり、基準ＣＬＫのためのＣＬＫカードやＰＬＬの分の低コスト化や低消費電力化についてまで考慮されたものではなかった。
【０００９】
また、ＣＬＫカードや各カードのＰＬＬを持たない構成を取った場合、送信側のＣＬＫ源と受信側のＣＬＫ源が異なるため、受信カード側のWriteアドレスとReadアドレスが近づいたり離れたりすることが起きる虞があり、その際にはデータエラーが発生してしまうという問題があった。
【００１０】
本発明はこのような状況に鑑みてなされたものであり、基準ＣＬＫのための専用のＣＬＫユニットや各ユニット内のＰＬＬを必要とせず、低コスト、低消費電力を実現可能でありながらデータエラーを引き起こすことのない電子回路ユニット、シリアル伝送システム、および伝送制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
かかる目的を達成するために、本発明に係る電子回路ユニットは、他の電子回路ユニットからシリアル伝送によりデータ受信を行う電子回路ユニットであって、上記電子回路ユニットおよび上記他の電子回路ユニットは、基準クロックを発生させるクロック発生器をそれぞれ備え、上記電子回路ユニットは、当該電子回路ユニットにおける基準クロックおよび上記他の電子回路ユニットにおける基準クロックのずれを監視する監視手段と、上記監視手段により検出された基準クロックのずれを該電子回路ユニットの上記クロック発生器に補正させる補正指示手段と、を備えたことを特徴とする。
【００１２】
また、本発明に係るシリアル伝送システムは、上述した本発明に係る電子回路ユニットと、上記他の電子回路ユニットとを備え、上記他の電子回路ユニットから上記電子回路ユニットにシリアル伝送可能に構成されたことを特徴とする。
【００１３】
また、本発明に係る伝送制御方法は、電子回路ユニットに他の電子回路ユニットからデータをシリアル伝送する伝送制御方法であって、上記電子回路ユニットおよび上記他の電子回路ユニットは、基準クロックを発生させるクロック発生器をそれぞれ備え、上記電子回路ユニットにおける基準クロックおよび上記他の電子回路ユニットにおける基準クロックのずれを監視する監視工程と、上記監視工程により検出された基準クロックのずれを該電子回路ユニットの上記クロック発生器に補正させる補正指示工程と、を備えたことを特徴とする。
【発明の効果】
【００１４】
以上のように、本発明によれば、基準ＣＬＫのための専用のＣＬＫユニットや各ユニット内のＰＬＬを必要とせず、低コスト、低消費電力を実現可能でありながら、データエラーを引き起こすことのないシリアル伝送ができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態の構成概略を示すブロック図である。
【図２】本発明の実施形態としてのシリアル伝送システムの構成例を示すブロック回路図である。
【図３】該シリアル伝送システムにおける受信側カードの構成例を示すブロック回路図である。
【図４】本発明の他の実施形態の構成概略を示すブロック図である。
【図５】一般的なシリアル伝送システムの構成例を示すブロック回路図である。
【図６】一般的なシリアル伝送システムにおける受信側カードの構成例を示すブロック回路図である。
【発明を実施するための形態】
【００１６】
次に、本発明に係る電子回路ユニット、シリアル伝送システム、および伝送制御方法を適用した一実施形態について、図面を用いて詳細に説明する。
【００１７】
まず、本実施形態の概略について説明する。
本実施形態としてのシリアル伝送システムは、図１に示すように、シリアル伝送により送信を行うための構成を備えた送信側カードと、シリアル伝送による受信を行うための構成を備えた受信側カードとが接続されて構成され、基準クロックを発生させるクロック発生器を各カードが備える。
【００１８】
受信側カードは、受信側カードにおける基準クロックと、送信側カードにおける基準クロックのずれを監視する監視手段を備える。また、その監視手段により検出された基準クロックのずれを受信側カード内のクロック発生器に補正させる補正指示手段を備える。
【００１９】
こうした構成を備えることにより、基準クロックのための専用のＣＬＫカードや各ユニット内のＰＬＬを必要とせず、低コスト、低消費電力を実現可能でありながら、データエラーを引き起こすことのない構成とすることができる。
【００２０】
より詳述すると、本実施形態は、Ｗ−ＣＤＭＡ基地局などの無線通信システムの装置内で複数のカード間で高速シリアル伝送を行う際に、ＣＬＫカードのような共通の基準となるＣＬＫ源を必要とせず、データ伝送を行う各カード内にＦＩＦＯを２つずつ備えてそれを自律で切り替え制御し、かつ自カード内のＣＬＫ源の周波数を制御することによりノーエラー伝送を行うことを特徴としている。
【００２１】
ここで、一般的なカード間シリアル伝送方式では以下の問題があった。
まず、無線通信システムの装置内で複数のカード間で高速シリアル伝送を行う場合、各カードに装置内で共通の基準となるＣＬＫ（Reference CLK）を受け渡し、それぞれのカードでＰＬＬ回路を持ちReference CLKに同期させる必要があった。こうした一般的な構成を用いた場合、装置内にReference CLKを生成するＣＬＫカード、各カード内でＣＬＫに同期させるためのＰＬＬ回路を備える必要があり、装置の構成コストがあがるという課題があった。また、各回路を備えることによりＢＷＢ（Back Wiring Board）の配線数の増加、装置としての消費電力の増加といった課題もあった。また、基準となるＣＬＫの受け渡しを行わない場合は、各カードでＣＬＫ同期が取れていないため、ある周期ごとにエラーが発生してしまうという課題があった。
【００２２】
これに対し、本実施形態では、高速シリアル伝送を行う受信側のカードに、低コストで実現可能な本実施形態としての監視手段や補正指示手段等を実現する回路を追加することにより、装置としてＣＬＫカードの必要が無くなり、かつＢＷＢの配線数の減少、装置としての消費電力の低減を図ることができるようになっている。
【００２３】
図２、図３に本発明の実施形態を示す。図２に装置全体の構成概略を示す。
ここではＷ−ＣＤＭＡ基地局などの無線基地局装置内において、２枚のカード間で高速シリアル伝送する場合の構成例を示す。データを送信する送信側カードの構成を備えたカードＡ（１０２）と、データを受信する受信側カードの構成を備えたカードＢ（１０１）とが、ＢＷＢ（１０３）で接続されて構成される。
【００２４】
カードＢ（１０１）は、高速シリアル信号を受信するためのバッファ（１０５）と、カードＢ内の基準クロックを発生させるＣＬＫ発生器（１０６）と、本実施形態によるＣＬＫ調整回路（１０４）とを備える。カードＡ（１０２）は、高速シリアル信号を送信するためのバッファ（１０７）と、カードＡ内の基準クロックを発生させるＣＬＫ発生器（１０８）とを備える。
【００２５】
図３に、受信側カードであるカードＢ（１０１）内の詳細なブロック図を示す。
カードＢ（１０１）は、受信した高速シリアル信号をシリアル−パラレル変換を行うDeserializer部（２０１）と、受信した高速シリアル信号に同期したＣＬＫを抽出するClock Recovery部（２０２）と、パラレル変換されたデータのアライメントを行うWord Align部（２０３）と、アライメントしたデータをカード内のＣＬＫに同期させるためのPrimary FIFO（２０４）部と、Primary FIFO部（２０４）用のWriteアドレスを生成するWrite Pointer Gen部（２０７）と、Primary FIFO部（２０４）用のReadアドレスを生成するRead Pointer Gen部（２０８）と、Primary FIFO部（２０４）に保存するデータと同じデータを保存するSecondary FIFO部（２１２）と、Secondary FIFO部（２１２）用のWriteアドレスを生成するWrite Pointer Gen部（２１０）と、Secondary FIFO部（２１２）用のReadアドレスを生成するRead Pointer Gen部（２１１）と、Pointer監視部（２０９）と、ＳＥＬ（Selector）部（２０５）と、ＣＬＫ発生器（１０６）へのＣＬＫ同期を実施するＦ／Ｆ（Flip/Flop）部（２０６）とを備えて構成されている。
【００２６】
Pointer監視部（２０９）は、各Read/Write Pointerの値を比較しPrimary FIFO部（２０４）とSecondary FIFO部（２１２）のそれぞれのReset信号を生成し、かつRead/Writeのアドレスを比較することによりカードＢ内のＣＬＫ発生器（１０６）の周波数を制御信号を生成する。かつ、ＳＥＬ部（２０５）がどちらの信号を選択するかの制御信号を生成する。
【００２７】
ＳＥＬ部（２０５）は、Pointer監視部（２０９）の制御に応じて、Primary FIFO部（２０４）から読み出したデータとSecondary FIFO部（２１２）から読み出したデータの何れかを選択し、後段のＦ／Ｆ部（２０６）に出力する。
【００２８】
次に、本実施形態による動作の詳細について、図２、図３を参照して説明する。
まず、カードＡ（１０２）は、カードＡ（１０２）内のＣＬＫ発生器（１０８）に同期したＣＬＫで高速シリアル信号を出力する。出力された高速シリアル信号は、ＢＷＢ（１０７）を介してカードＢ（１０１）で受信される。ここでカードＢ（１０１）では自カード内に備えるＣＬＫ発生器（１０６）にデータを同期させる必要がある。
【００２９】
カード内に入力した高速シリアル信号は、Deserializer部（２０１）に入力する。Deserializer部（２０１）は、カードＡから受信した信号にシリアル−パラレル変換を実施し、後段へデータを出力する。この時点では、未だカードＡ（１０２）内のＣＬＫ発生器（１０８）に同期したデータとなっている。
【００３０】
カード内に入力した高速シリアル信号はClock Recovery部（２０２）へも入力される。Clock Recovery部（２０２）では、入力した高速シリアル信号のデータの変化点よりＣＬＫを抽出し後段へＣＬＫを出力する。なお、この抽出したＣＬＫは送信側のカードＡ（１０２）内のＣＬＫ発生器（１０８）に同期している。
【００３１】
Deserializer部（２０１）より出力されたパラレルデータはWord Align部（２０３）へ入力される。ここでは、パラレルデータのＭＳＢ−ＬＳＢを判定し、パラレルデータのアライメントを実施する。アライメントされたパラレルデータは、Primary FIFO部（２０４）とSecondary FIFO部（２１２）へそれぞれのWriteアドレスに従って書き込みを実施される。WriteアドレスはClock Recovery部で生成されたＣＬＫにより生成される。
【００３２】
Primary FIFO部（２０４）に書き込まれたデータはカードＢ内のＣＬＫ発生器（１０６）に同期したReadアドレスで読みだされＳＥＬ部（２０５）へ出力される。
【００３３】
ここで、Writeアドレスは、カードＡのＣＬＫに同期したWriteアドレスであり、Readアドレスは、カードＢのＣＬＫに同期したReadアドレスである。
従って、カードＡとカードＢのＣＬＫの微妙な差分により、WriteアドレスとReadアドレスの差が縮まったり広がったりする可能性がある。仮にWriteアドレスとReadアドレスが同じになった場合、データＮＧが発生してしまう。
【００３４】
そこで本実施形態では、Pointer監視部（２０９）がWriteアドレスとReadアドレスの差分、すなわちPrimary FIFO部（２０４）へのRead / Write位置の間隔を監視し（監視手段）、このWriteアドレスとReadアドレスの位置間隔が近づいた際に制御を行う。制御の内容は２つあり、以下に説明する。
【００３５】
第１の制御は、カードのＣＬＫ発生器の周波数制御である。Pointer監視部ではアドレスの差分を監視し、Readアドレスの移動速度に対してWriteアドレスの移動速度の方が速い場合、自カードのＣＬＫ周波数を早める制御、すなわちＣＬＫ周波数を上げる（高周波数にする）制御を行う。逆にReadアドレスの移動速度に対してWriteアドレスの移動速度の方が遅い場合、自カードのＣＬＫ周波数を遅くする制御、すなわちＣＬＫ周波数を下げる（低周波数にする）制御を行う（補正指示手段）。例えば早める制御を“１”と定義し遅くする制御を“０”とする。
【００３６】
Pointer監視部（２０９）からの制御信号（補正指示信号）は、ＣＬＫ源周波数制御部（２１４）でデジタル−アナログ変換されてカードＢ内のＣＬＫ発生器（１０６）に送信される。こうして、例えばＶＣＸＯ（Voltage Controlled Xtal Oscillator）などによる自カードのＣＬＫ発生器（１０６）の周波数が制御されることとなる。
【００３７】
第２の制御は、ＳＥＬ部（２０５）の制御である。Primary FIFO部（２０４）用のReadアドレス−Writeアドレスの差が通常の場合、すなわち位置間隔が予め定められた閾値以上である場合、ＳＥＬ部（２０５）がPrimary FIFO部（２０４）からのパラレルデータを選択するように制御を行う。逆に、Primary FIFO部（２０４）用のReadアドレス−Writeアドレスの差が近づいた場合、すなわち位置間隔が予め定められた閾値未満となった場合、ＳＥＬ部（２０５）がSecondary FIFO部（２１２）からのパラレルデータを選択するように制御を行う（切替手段）。
【００３８】
Secondary FIFO部側のRead Pointer Gen（２１１）とWrite Pointer Gen（２１０）は、Primary FIFO部側のRead Pointer Gen（２０８）とWrite Pointer Gen（２０７）よりも予め定められた割合だけRead/Writeアドレスの差を広くするようにRead/Writeの各アドレスを生成するよう設定されている。
【００３９】
Pointer監視部（２０９）は、例えばＳＥＬ部（２０５）に対してSecondary FIFO部（２１２）側のデータを選択するよう制御している間に、上述した第１の制御を行うことで自カードのＣＬＫ発生器（１０６）を制御し、Primary FIFO部（２０４）側のRead/Writeアドレスの差分が元に戻る（位置間隔が十分にある状態に戻る）と、ＳＥＬ部（２０５）に対してPrimary FIFO部（２０４）側のデータを選択するよう制御する。
【００４０】
以上説明したように、本実施形態によれば、以下に記載するような効果を奏する。
第一の効果は、装置（シリアル伝送システム）として共通のＣＬＫカードを備える必要がないため、装置全体としてのコスト、消費電力を下げることが可能となることである。
【００４１】
第二の効果は、各カードにＰＬＬ回路を備える必要がないため、カード単体のコストを下げることが可能で、かつ設計も容易になることである。
【００４２】
第三の効果は、本実施形態の回路を受信カード側が備えることで、ノーエラー伝送による信頼性の高いシステム構成が可能になることである。
【００４３】
なお、上述した各実施形態は本発明の好適な実施形態であり、本発明はこれに限定されることなく、本発明の技術的思想に基づいて種々変形して実施することが可能である。
【００４４】
例えば、上述した実施形態では、接続される２つのカードの内、一方が受信側の構成を備えたカードで、他方が送信側の構成を備えたカードであることとして説明したが、シリアル伝送を行うシステムであればこの構成に限定されず、両方のカードが上述した受信側カードとしての構成を備えたシステム構成であってもよい。
この場合、シリアル伝送システムは、図４に概略を示すような構成となり、２つのカード間で双方向にシリアル伝送による通信が可能となる。
【符号の説明】
【００４５】
１０１    カードＢ（電子回路ユニットの一例）
１０２    カードＡ（送信側カードの一例）
１０３    ＢＷＢ（接続手段の一例）
１０６    ＣＬＫ発生器
２０３    Word Align部
２０４    Primary FIFO部
２０７、２１０    Write Pointer Gen部
２０８、２１１    Read Pointer Gen部
２１２    Secondary FIFO部
２０９    Pointer監視部（監視手段、補正指示手段、および切替手段の一例）
２０５    ＳＥＬ部（選択手段の一例）
【図１】
2011077684.tif 000003
【図２】
2011077684.tif 000004
【図３】
2011077684.tif 000005
【図４】
2011077684.tif 000006
【図５】
2011077684.tif 000007
【図６】
2011077684.tif 000008