(57)【要約】      （修正有）【課題】複数の強誘電体キャパシタによる凹凸形状の影響を受けてキャパシタを被覆する水素バリア膜の水素拡散阻止能力が劣化すること、および強誘電体キャパシタの分極特性がばらつくことを防止する半導体記憶装置とその製造方法を提供する。【解決手段】半導体基板１上に形成された強誘電体キャパシタ１９を被覆する層間絶縁膜２０として、ペロブスカイト型金属酸化物絶縁体、ビスマス層状ペロブスカイト型酸化物強誘電体などのような金属酸化物を含む絶縁体からなる膜を用いる。このような膜はスピンコート法で形成できるので容易にその表面が平坦な膜が得られ、従ってその上に形成される水素バリア膜２２の膜厚も一様となって水素拡散阻止能力が維持できる。また膜２０は酸素が透過しやすい性質を有するので、酸素熱処理により強誘電体キャパシタ１９における分極特性のばらつきも十分防止できる。【選択図】図１１
2011151137.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成された第１の水素バリア膜と、
前記第１の水素バリア膜上に形成され、下部電極、強誘電体容量絶縁膜および上部電極からなるキャパシタと、
前記キャパシタを被覆する第２の層間絶縁膜と、
前記第２の層間絶縁膜を被覆する第２の水素バリア膜とを備え、
前記第２の層間絶縁膜は、その上面が平坦であり、金属酸化物を含む絶縁体からなることを特徴とする半導体装置。
【請求項２】
前記半導体装置は前記キャパシタを複数備え、前記キャパシタの前記上部電極の上に位置する前記第２の層間絶縁膜の厚さは互いに隣接する前記キャパシタ間のスペースより薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属酸化物を含む絶縁体は強誘電体であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記金属酸化物を含む絶縁体はペロブスカイト型金属酸化物絶縁体であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記金属酸化物を含む絶縁体はビスマス層状ペロブスカイト型酸化物強誘電体であることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記金属酸化物を含む絶縁体は酸素の透過率が酸化シリコンより大きいことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記金属酸化物を含む絶縁体は、ＨｆＯ2、Ｌａ2Ｏ3、ＮｉＯ、Ｎｂ2Ｏ5、ＳｒＯ、Ｔａ2Ｏ5、ＺｒＯ2、（Ｂａ，Ｓｒ）ＴｉＯ2、ＢａＴｉＯ3、ＳｒＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｎｂ，Ｔｉ）Ｏ3、ＰｂＺｒＯ3、ＰｂＴｉＯ3、ＬｉＮｂＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ13のうちの、少なくとも一つであることを特徴とする請求項１または２に記載の半導体装置。
【請求項８】
前記第１の層間絶縁膜の下にＭＯＳ型トランジスタが形成されていることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記第２の水素バリア膜は、Ｔａ、Ｈｆ、Ａｌのうちの少なくとも一つを含む絶縁性の金属酸化物からなることを特徴とする請求項１〜８のいずれかに記載の半導体装置。
【請求項１０】
前記第２の層間絶縁膜は島状に形成されており、前記第１の水素バリア膜と前記第２の水素バリア膜は前記第２の層間絶縁膜の端部で接触していることを特徴とする請求項１または２に記載の半導体装置。
【請求項１１】
前記強誘電体容量絶縁膜は、（Ｂａ，Ｓｒ）ＴｉＯ3、ＢａＴｉＯ3、ＳｒＴｉＯ3、Ｔａ2Ｏ5、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｎｂ，Ｔｉ）Ｏ3、ＰｂＺｒＯ3、ＰｂＴｉＯ3、ＬｉＮｂＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ13のうちの、少なくとも一つであることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項１２】
半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の上に第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜の上に、下部電極、強誘電体容量絶縁膜、上部電極からなるキャパシタを形成する工程と、
前記キャパシタを被覆するように絶縁材料の前駆体を含有する溶液を塗布することによって、上面が平坦な第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の上に第２の水素バリア膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記キャパシタは前記第１の水素バリア膜の上に複数形成され、前記キャパシタの前記上部電極の上に位置する前記第２の層間絶縁膜の厚さを、互いに隣接する前記キャパシタ間のスペースより薄く形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記絶縁材料の前駆体は金属の化合物であることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２の層間絶縁膜はペロブスカイト型金属酸化物絶縁体からなることを特徴とする請求項１２〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記第２の層間絶縁膜はビスマス層状ペロブスカイト型酸化物強誘電体からなることを特徴とする請求項１２〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記第２の水素バリア膜を形成する工程の前であって、且つ前記第２の層間絶縁膜を形成する工程の後に、酸素を含む雰囲気で熱処理する工程をさらに含むことを特徴とする請求項１２〜１６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置のうち、特に強誘電体材料膜をキャパシタの容量絶縁膜に用いた半導体記憶装置のメモリセル構造およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、情報の電子化と携帯端末の進化に伴い、書き換え可能なフラッシュメモリやＦＲＡＭに代表される強誘電体メモリなどの不揮発性メモリの用途が拡大している。特に強誘電体メモリはフラッシュメモリとは違って情報の書き換え動作に要する電力が少なくて済み、またバッテリーレスでも記憶を保持することができると共に高速動作が可能であるため、非接触カード（ＲＦ−ＩＤ（Radio Frequency-Identification）カード）への展開が始まりつつある。強誘電体メモリはこれだけではなく、既存のＳＲＡＭ、ＤＲＡＭ、あるいはフラッシュメモリ等との置き換えやさらにはロジック混載メモリ応用等への期待も大きい半導体記憶装置と位置づけられている。
【０００３】
このような強誘電体メモリのメモリセルに用いられているキャパシタは、代表的には上下容量電極に白金（Ｐｔ）膜を用い、容量絶縁膜としての強誘電体膜にＰＺＴ：Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、ＢＩＴ：Ｂｉ4Ｔｉ3Ｏ12、またはＳＢＴ：ＳｒＢｉ2Ｔａ2Ｏ9を用いて形成される。これらＰＺＴ、ＢIＴ、ＳＢＴ膜は全て金属酸化物であると同時に絶縁膜であるが、水素によって比較的容易に還元され、膜中に酸素空孔が生じてリーク電流が増加したり強誘電性を発現する分極値が低下したりする。
【０００４】
一方強誘電体メモリ回路はＭＯＳ型トランジスタで構成されるのが普通であるが、こうした素子の製造途中、ドライエッチングやプラズマＣＶＤ成膜などに起因する各種のダメージにより、ゲート絶縁膜とシリコン基板との界面に準位を形成するので、そのままでは閾値電圧などの特性が設計値からシフトする。そこで製造工程の最後に水素を含む雰囲気で熱処理を行い、上記界面準位に水素を結合させることで電気的に不活性化し、安定したＭＯＳ特性が得られるようにしている。従ってこのような水素処理はＭＯＳ型トランジスタなどの回路素子には必要不可欠であって省略することのできない工程ではあるが、強誘電体キャパシタ特性にとっては上記のようにかえって有害なものとなる。
【０００５】
こうした技術的矛盾を回避するため、強誘電体メモリとしてシリコン系ＬＳＩプロセスでＦＲＡＭを製造する場合は、下部Ｐｔ電極、強誘電体膜、および上部Ｐｔ電極からなる強誘電体キャパシタ上を水素の侵入を阻止する水素バリア膜、例えば、酸化アルミニウム膜（Ａｌ2Ｏ3膜）で予め覆う。なお、強誘電体キャパシタの下地は基本的にはシリコン酸化膜等の絶縁膜であり、シリコン基板上に形成された、ＭＯＳ型トランジスタやキャパシタと電気的接続するコンタクトプラグ等を覆っている。
【０００６】
図１２は従来の強誘電体メモリにおけるメモリセルアレイ部構造の一例を示す断面図である。半導体基板１に設けられた素子分離２に囲まれてＭＯＳ型トランジスタのゲート電極３、ソース／ ドレイン４が形成され、またソース／ドレイン４上には層間絶縁膜４０および第１の水素バリア膜１１が形成されている。そして第１の水素バリア膜１１上には複数の強誘電体キャパシタ４１が形成され、強誘電体キャパシタ４１とソース／ドレイン４とは水素バリア膜１１および層間絶縁膜４０を貫通して形成されたコンタクトプラグ１２で電気的に接続されている。
【０００７】
強誘電体キャパシタ４１は、図には詳細に示していないが強誘電体容量絶縁膜を下部電極と上部電極とで挟んだ構造をしており、強誘電体キャパシタ４１それぞれが層間絶縁膜４２で被覆され、その上に酸化アルミニウム膜からなる水素バリア膜４３が形成されている。このように強誘電体キャパシタ４１は上下水素バリア膜１１、４３で囲まれる構成となっており、これによって周囲から強誘電体キャパシタ４１への水素侵入をほぼ防止しているのである。
【０００８】
ところで最近は低消費電力化、高速動作化などデバイスの特性向上や、シリコンウエハ１枚あたりのチップ取れ数の拡大による製造コスト低下を目的として、ＦＲＡＭにおいても素子寸法の微細化が進められている。図１２において、互いに隣接する強誘電体キャパシタ４１のスペースｓを小さくし、微細化を図るとスペースｓに対する高さｈのアスペクト比が大きくなる。このような状況で層間絶縁膜４２を、その堆積膜厚をｔとして、ｔ＞ｓ／２を満足する厚さに堆積するとキャパシタ４１間をほぼ層間絶縁膜４２で埋め込むことができ、水素バリア膜４３を形成する層間絶縁膜４２の上面は概ね平坦化される。
【０００９】
図１２からわかるようにＦＲＡＭの微細化によりキャパシタ４１間のスペースｓを減少させるほど堆積すべき層間絶縁膜４２の膜厚が薄くても膜表面の凹凸を容易に低減できることになる。このような手法の例は特許文献１に開示されている。特許文献１では、層間絶縁膜４２に相当する膜として等方的に堆積できるＣＶＤ−ＳｉＯ2膜によって強誘電体キャパシタ間の「溝」を埋め込んで表面をなだらかにし、その上に形成される水素拡散防止膜（水素バリア膜）のカバレッジを改善してキャパシタへの水素侵入阻止能力を高めている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１９５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図１２に示した従来のメモリセル部の構造や特許文献１に記載された構造では、なお強誘電体キャパシタを被覆する層間絶縁膜の表面には小さい段差が残存する。図１２においては、強誘電体キャパシタ４１間スペース位置に対応する層間絶縁膜４２の表面上に、強誘電体キャパシタの高さｈよりはかなり小さいが深さgで先鋭な先端を有する凹部４４が生ずる。Ａｌ2Ｏ3のような水素バリア膜４３は通常スパッタリング法にて成膜されるため、凹部４４の特に先鋭な先端部で膜のカバレッジが低下し易く、すなわち膜厚が薄くなり易く、場合によっては先端部で膜の不連続部４５が生じて水素バリア性が著しく低下するという問題が生じる。また、スペースｓが狭くなるとキャパシタ４１の間からその上の部分にかけて層間絶縁膜４２にボイド４６が発生することも問題となる。
【００１２】
上記凹部４４をなくするためには、図１２に示すように、水素バリア膜４３を成膜する前に層間絶縁膜４２を、ＣＭＰ（Chemical Mechanical Polishing）技術によってキャパシタ４１の上面より所定の高さｔ’の位置（Ｘ−Ｘ‘線の位置）まで研磨し、表面を平坦にすると共に層間絶縁膜４２の膜厚を強誘電体キャパシタ４１上でｔ’となる構成とすることが考えられる。
【００１３】
ここで、例えばキャパシタ間スペースｓを２００ｎｍ、その高さｈを５２０ｎｍとしたとき、凹部４４の深さgがｈの１／３程度の１７０ｎｍになり、強誘電体キャパシタ４１の上面からボイドの上端までの高さｆが５０ｎｍになるとする。また層間絶縁膜４２の強誘電体キャパシタ４１上の成膜膜厚ｔは、成膜均一性が約±１０％で成膜され、ＣＭＰの研磨量の半導体基板面内均一性を約±１０％とし、それぞれは独立にばらつくものとする。さらに現実の製造工程では、水素バリア膜４３をスパッタする前に層間絶縁膜４２の表面をプリクリーンによって２０ｎｍ程エッチングするので、研磨完了時に層間絶縁膜４２の表面にボイド４６を露出させないためには、層間絶縁膜４２の上面がボイド４６の上端より２０ｎｍ上となることが必要である。すなわち、ｔ’＞（ｆ＋２０ｎｍ）＝７０（ｎｍ)となることが必要である。
【００１４】
以上の条件の下で研磨前の層間絶縁膜４２の膜厚tと研磨後の層間絶縁膜４２の膜厚ｔ’を見積もる。まず凹部４４をＣＭＰ法で研磨除去する場合、研磨スラリやＣＭＰ装置の研磨パッドの硬さにも依存するが、少なくとも凹部４４の深さｇの１．８倍の研磨量を要するので、層間絶縁膜４２の研磨量は１７０（ｎｍ）×１．８≒３０６（ｎｍ）となる。研磨量が少ない側へ最大１０％ずれた場合でも３０６ｎｍ確保するためには、狙い研磨量を３０６（ｎｍ）÷０．９≒３４０（ｎｍ）に設定する必要がある。
【００１５】
一方、層間絶縁膜４２の成膜膜厚およびＣＭＰ研磨量の狙い値からのばらつきが１０％であるから、上記成膜膜厚に対して０．１ｔ、研磨量に対して３４０×０．１＝３４（ｎｍ）となる。これらから成膜＋研磨工程のＴｏｔａｌばらつきは、
（Ｔｏｔａｌばらつき）2＝（３４2＋（０．１ｔ）2）
従ってばらつきを考慮したＣＭＰ研磨後の最低膜厚ｔ‘は
ｔ‘＝ｔ−３４０−（Ｔｏｔａｌばらつき）
ボイドが露出しない制約条件t'＞７０（ｎｍ）考慮すると、上式から層間絶縁膜４２の確保すべき成膜膜厚はｔ＝４７０（ｎｍ）、この時に達成される研磨後の膜厚ｔ‘は、２０２（ｎｍ）≧ｔ’≧７２（ｎｍ）となる。
【００１６】
以上のようにして層間絶縁膜４２の表面をほぼ完全に平坦化し、水素バリア膜４３の脆弱部をなくして水素阻止能力を向上させることができるが、従来の強誘電体メモリセル構造にはもう一つの課題が存在する。図１３は強誘電体キャパシタ上に堆積された層間絶縁膜部分の膜厚とキャパシタを構成する強誘電体容量絶縁膜の分極量との関係を示す図である。図から明らかなように、層間絶縁膜の膜厚が１６０ｎｍより大きくなると分極量が低下するという問題があることがわかった。一般に容量用強誘電体膜を形成後、膜中の酸素欠損などを修復するために酸素雰囲気で熱処理する酸素補償プロセスを実施するが、本発明者らの検討結果によると、上記分極量の低下は、キャパシタ上の層間絶縁膜の膜厚が厚くなることで、強誘電体膜の酸素欠損補償プロセス時に十分な酸素が強誘電体膜まで十分に行きわたらないためであると考えられた。
【００１７】
上に述べたように層間絶縁膜４２の最小膜厚がボイド４６が露出する直前の７０ｎｍ近辺になるまで研磨除去したとしても、工程ばらつきによりキャパシタ４１上の層間絶縁膜４２の膜厚ｔ’が１６０ｎｍを超える。この結果酸素欠陥補償プロセスによる強誘電性の発現度合いにばらつきが発生し、強誘電体キャパシタの分極特性にもばらつきが生じる。また、実際の工程ではプロセスマージンを考慮しなければならないので層間絶縁膜４２の堆積膜厚ｔがさらに厚くなることは避けられず、それに伴って平坦化後の仕上がり膜厚ｔ’の膜厚も厚くなるので分極量の低下もさらに大きくなる。このように従来の強誘電体メモリセル構造では強誘電体容量絶縁膜の分極量のばらつきを抑制することは困難である。
【００１８】
さらに従来の構造では、デバイスを微細化するために強誘電体キャパシタ４１間のスペースｓを縮小すると層間絶縁膜４２にボイド４６が発生するので、ボイドが露出しないように研磨による残膜厚を合わせ込むという制限がかかる点や、ＣＭＰによる研磨工程追加による製造コスト増加も課題となっていた。
【００１９】
本発明は上記従来の課題に鑑み、互いに隣接する強誘電体キャパシタ間の間隙アスペクト比が高くなっても、強誘電体キャパシタを被覆する層間絶縁膜にボイドが生じず、その表面を、十分な水素素子能を有する水素バリア膜が形成できる程度に平坦化でき、また強誘電体キャパシタの分極特性のばらつきを防止できる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の課題を解決するための本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された第１の水素バリア膜と、前記第１の水素バリア膜上に形成され、下部電極、強誘電体容量絶縁膜および上部電極からなるキャパシタと、前記キャパシタを被覆する第２の層間絶縁膜と、前記第２の層間絶縁膜を被覆する第２の水素バリア膜とを備え、前記第２の層間絶縁膜は、その上面が平坦であり、金属酸化物を含む絶縁体からなるものである。
【００２１】
また前記半導体装置は前記キャパシタを複数備え、前記キャパシタの前記上部電極の上に位置する前記第２の層間絶縁膜の厚さは互いに隣接する前記キャパシタ間のスペースより薄く形成される。
【００２２】
前記金属酸化物を含む絶縁体としては、強誘電体、ペロブスカイト型金属酸化物絶縁体、またはビスマス層状ペロブスカイト型酸化物強誘電体を採用することができる。さらに前記金属酸化物を含む絶縁体は酸素の透過率が酸化シリコンより大きいことが望ましい。
【００２３】
前記金属酸化物を含む絶縁体として、具体的に、ＨｆＯ2、Ｌａ2Ｏ3、ＮｉＯ、Ｎｂ2Ｏ5、ＳｒＯ、Ｔａ2Ｏ5、ＺｒＯ2、（Ｂａ，Ｓｒ）ＴｉＯ2、ＢａＴｉＯ3、ＳｒＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｎｂ，Ｔｉ）Ｏ3、ＰｂＺｒＯ3、ＰｂＴｉＯ3、ＬｉＮｂＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ13のうちの、少なくとも一つを採用することができる。
【００２４】
また本発明に係る半導体装置の一形態においては、前記第１の層間絶縁膜の下にＭＯＳ型トランジスタが形成されている。また前記第２の水素バリア膜は、Ｔａ、Ｈｆ、Ａｌのうちの少なくとも一つを含む絶縁性の金属酸化物からなるものとすることができる。
【００２５】
さらに本発明に係る半導体装置の一形態では、前記第２の層間絶縁膜が島状に形成されており、前記第１の水素バリア膜と前記第２の水素バリア膜が前記第２の層間絶縁膜の端部で接触した構成を有している。
【００２６】
また前記強誘電体容量絶縁膜として、（Ｂａ，Ｓｒ）ＴｉＯ3、ＢａＴｉＯ3、ＳｒＴｉＯ3、Ｔａ2Ｏ5、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｎｂ，Ｔｉ）Ｏ3、ＰｂＺｒＯ3、ＰｂＴｉＯ3、ＬｉＮｂＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ13のうちの、少なくとも一つを使用することができる。
【００２７】
次に上記の課題を解決するための本発明に係る半導体装置の製造方法は、半導体基板の上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の上に第１の水素バリア膜を形成する工程と、前記第１の水素バリア膜の上に、下部電極、強誘電体容量絶縁膜、上部電極からなるキャパシタを形成する工程と、前記キャパシタを被覆するように絶縁材料の前駆体を含有する溶液を塗布することによって、上面が平坦な第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の上に第２の水素バリア膜を形成する工程とを含むものである。
【００２８】
前記キャパシタが前記第１の水素バリア膜の上に複数形成される半導体装置においては、前記キャパシタの前記上部電極の上に位置する前記第２の層間絶縁膜の厚さを、互いに隣接する前記キャパシタ間のスペースより薄く形成することができる。
【００２９】
また前記第２の層間絶縁膜を形成するための前記絶縁材料の前駆体は金属の化合物とすることができる。あるいは前記第２の層間絶縁膜をペロブスカイト型金属酸化物絶縁体、またはビスマス層状ペロブスカイト型酸化物強誘電体からなるものとすることが望ましい。
【００３０】
また本発明に係る半導体装置の製造方法は、前記第２の水素バリア膜を形成する工程の前であって、且つ前記第２の層間絶縁膜を形成する工程の後に、酸素を含む雰囲気で熱処理する工程をさらに含むことが望ましい。
【発明の効果】
【００３１】
本発明に係る半導体装置は、キャパシタを被覆する第２の層間絶縁膜を金属酸化物を含む絶縁体からなるものとした。この金属酸化物を含む絶縁体は、その製造方法において、金属化合物など、絶縁材料の前駆体を含有する溶液を半導体基板にスピンコート法で塗布して形成することが可能である。従って第２の層間絶縁膜は、塗布下地に凹凸があってもボイドを発生させずに表面を平坦とすることができ、その上に形成される第２の水素バリア膜に十分な水素阻止能が確保できる。このため複数のキャパシタ間のアスペクト比が大きく、且つキャパシタの強誘電特性に劣化のない微細化された半導体装置を得ることが可能となる。
【００３２】
また上記の塗布法によれば、キャパシタの上部電極の上に位置する第２の層間絶縁膜の厚さを互いに隣接するキャパシタ間のスペースより薄く形成できるので、強誘電体容量絶縁膜の強誘電特性の発現と酸素欠陥補償のために、酸素を含む雰囲気で熱処理するとき、十分な酸素が第２の層間絶縁膜を通して上記強誘電体容量絶縁膜に到達し、強誘電体キャパシタの分極特性のばらつきを防止できる。
【００３３】
また第２の層間絶縁膜を構成する金属酸化物を主体とする絶縁体、特にペロブスカイト型金属酸化物絶縁体、またはビスマス層状ペロブスカイト型酸化物強誘電体は、酸素の透過率が酸化シリコンより大きいという性質を有するので、強誘電体キャパシタの分極特性のばらつきがさらに効果的に防止され、望ましいものである。
【００３４】
なお、前記キャパシタ上の第２の層間絶縁膜と強誘電体容量絶縁膜に用いる強誘電体とを同一の構成元素を含む材料で構成すると、第２の層間絶縁膜側の元素の一部が上部または下部電極へ拡散するから、強誘電体容量絶縁膜側の元素が両電極へ拡散するのを抑制することができ、より安定した強誘電体キャパシタを得ることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図６】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１０】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１１】本発明の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図１２】従来の強誘電体メモリの断面図。
【図１３】強誘電体容量絶縁膜の分極量と強誘電体キャパシタを被覆する層間絶縁膜の膜厚との関係を示す図。
【発明を実施するための形態】
【００３６】
以下、本発明について図面を参照しながら説明する。図１〜図１１は本発明の実施形態に係る半導体装置の製造方法を説明するための工程断面図であり、半導体装置として特に強誘電体膜を容量絶縁膜とするキャパシタを備えた不揮発性半導体記憶装置（ＦＲＡＭ）のメモリセルアレイの一部、および周辺回路の一部を示すものである。
【００３７】
まず図１に示すように、半導体基板１（シリコン基板）の一主面に形成した溝にシリコン酸化膜などの絶縁膜を埋め込み、半導体基板１の表面を複数のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の素子分離領域２を形成して、半導体基板１の表面を複数の素子形成領域に区画する。なおここでは素子分離領域２で区画された４つ分の素子形成領域のみを示しているが、半導体基板１上には図示しない複数の素子形成領域を含んでいる。その後、メモリセルアレイ形成領域および周辺回路形成領域を含む上記各素子形成領域にＭＯＳ型トランジスタを形成する。図１ではメモリセルを構成する複数のＭＯＳ型トランジスタのみを表示しており、これらのＭＯＳ型トランジスタはそれぞれゲート電極３ａ、３ｂ、３ｃ、３ｄおよびソース・ドレイン４ａ、４ｂからなる。また周辺回路形成領域には拡散層５が形成される。
【００３８】
次に半導体基板１上の全面にわたって化学的気相成長（ＣＶＤ）法により、膜厚が約１０００ｎｍの酸化シリコンからなる層間絶縁膜６を堆積する。続いて化学機械的研磨（ＣＭＰ）法により、堆積した層間絶縁膜６の上面の平坦化を行なってその膜厚を５００ｎｍ程度とする。その後リソグラフィ法およびドライエッチング法により、層間絶縁膜６の、ＭＯＳ型トランジスタのソース・ドレイン４ｂ上に位置する部分にコンタクトホールを選択的に開口する。ソース・ドレイン４ａ、４ｂ、および拡散層５も含めてそれ自身の抵抗を下げるために表面部をＣｏＳｉ2やＴｉＳｉ2などのような高融点金属シリサイドにしておいてもよい。
【００３９】
続いてスパッタリング法またはＣＶＤ法により、コンタクトホールを含む層間絶縁膜６の上に、厚さが約１０ｎｍのチタン(Ｔｉ)および厚さが約２０ｎｍの窒化チタン（ＴｉＮ）を堆積してバリア層（図示せず）を形成する。そしてＣＶＤ法により、バリア層の上にコンタクトホールを充填するように、厚さが約５００ｎｍのタングステン（Ｗ）からなる金属膜を堆積した後、前記バリア層および金属膜の、層間絶縁膜６上に堆積した部分をＣＭＰ法で除去することにより、コンタクトホールにバリア層および金属膜からなる導電性のプラグ７を形成する。
【００４０】
さらにスパッタリング法またはＣＶＤ法により、プラグ７を含む層間絶縁膜６上に厚さが約１０ｎｍのチタンおよび厚さが約２０ｎｍの窒化チタンを堆積してバリア層（図示せず）を形成し、続いてスパッタリング法により、バリア層上に厚さが約８０ｎｍのタングステンからなる金属膜を堆積する。その後リソグラフィ法およびドライエッチング法により前記金属膜、窒化チタンおよびチタンを選択的に除去し、層間絶縁膜６上にローカル配線８を形成する。
【００４１】
次に図２は、図１に示した断面箇所から紙面に垂直に所定の距離だけ離れた部分の断面図であり、メモリセルアレイ形成領域および周辺回路形成領域を示している。図２におけるゲート電極３ａ、３ｂ、３ｃ、３ｄ、ソース・ドレイン４ａ、４ｂおよび拡散層５は図１に示す部分から図２の断面箇所まで延長されてきたものである。図３〜図１１も図２と同一の部分を示すことにし、図１の部分の断面図は省略する。図２において、プラグ９はプラグ７と同時の工程によって周辺回路形成領域上の拡散層５の上に形成されたものである。次に、図１のローカル配線８上および層間絶縁膜６上にＣＶＤ法により、膜厚が約５００ｎｍの酸化シリコンからなる層間絶縁膜１０を堆積する。
【００４２】
続いてＣＭＰ法により、堆積した層間絶縁膜１０の上面の平坦化を行なってその膜厚を２５０ｎｍ程度とする。さらに層間絶縁膜１０上の全面にＣＶＤ法により、膜厚が約２００ｎｍの窒化シリコンからなる第１の水素バリア膜１１を堆積する。その後リソグラフィ法およびドライエッチング法でコンタクトホールを形成し、コンタクトホール内部にチタン、窒化チタンおよびタングステンからなる金属膜を、前記プラグ７、９と同様な方法で埋め込み、水素バリア膜１１、層間絶縁膜１０および層間絶縁膜６を貫通してソース・ドレイン４ａに達するプラグ１２を形成する。プラグ１２を形成する工程でＣＭＰを用いるため、第１の水素バリア膜１１の膜厚は約１３０ｎｍとなる。
【００４３】
次に図３に示すように、スパッタリング法によりプラグ１２を含む第１の水素バリア膜１１上に、厚さが約１０ｎｍのチタンと厚さが約２０ｎｍの窒化チタンからなる密着層膜１３ａ、厚さが約１００ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）からなる第１の酸素バリア膜１４ａ、厚さが約５０ｎｍのイリジウム膜と厚さが約１００ｎｍの酸化イリジウム膜の積層膜からなる第２の酸素バリア膜１５ａ、強誘電体キャパシタの下部電極となる厚さが約１００ｎｍの白金膜１６ａを下から順次堆積する。続いて厚さが約４０〜５０ｎｍで、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）およびニオブ（Ｎｂ）を含むビスマス層状ペロブスカイト型酸化物強誘電体からなる強誘電体膜１７ａをスピンコート法を通じて成膜する。この成膜工程においては、強誘電体としての特性を発現させるために酸素雰囲気中で後に行う、強誘電体膜１７ａの焼結処理に先立って、当該焼結処理における所定の焼結温度より低い温度（例えば、５００℃程度）で仮に焼結しておくことが望ましい。さらに強誘電体膜１７ａ上に強誘電体キャパシタの上部電極となる厚さが約１００ｎｍの白金膜１８ａを成膜する。
【００４４】
次に図４に示すように、図示しないが図３の白金膜１８ａ上にレジストパターンを形成した後、レジストパターンをマスクとして例えばＣＦ4、Ｃl2、Ａｒ、Ｏ2からなる混合ガスを用い、圧力０．５Ｐａの低圧条件下で異方性ドライエッチングを行い、白金膜１８ａ、強誘電体膜１７ａ、白金膜１６ａ、第２の酸素バリア膜１５ａ、第１の酸素バリア膜１４ａ、密着層膜１３ａを順次選択的に除去する。このようにして密着層１３、第１の酸素バリア膜１４、第２の酸素バリア膜１５、下部電極１６、強誘電体容量絶縁膜１７、上部電極１８からなる強誘電体キャパシタ１９を形成する。しかし図３の工程においては、白金膜１８ａの上に第１の酸素バリア膜１４ａと同一材料の膜を追加堆積し、図４の工程においてこれをハードマスクとして白金膜１８ａから密着層膜１３ａに至る積層膜をエッチングするほうが、レジストパターンのみをマスクとしてエッチングする場合よりドライエッチングによる極端な寸法太りが抑制できる。
【００４５】
次に図５に示すように、強誘電体キャパシタ１９を被覆して全面に絶縁材料の前駆体を含有する溶液をスピンコート法を用いて塗布し、例えば３００℃〜６００℃の低温で溶媒を分解・脱離させて層間絶縁膜２０を形成する。スピンコート材料として金属の有機化合物をアルコールなどの有機溶媒に溶解した溶液を使用し、さらに具体的な材料として強誘電体膜１７ａと同一の金属元素で構成する有機化合物を含み、熱処理などを経て最終的にビスマス層状ペロブスカイト型酸化物を生成できる材料を採用する。また層間絶縁膜２０の具体的膜厚は、隣接する強誘電体キャパシタ１９のスペースｓが２００ｎｍ、強誘電体キャパシタ１９の高さhが５２０ｎｍの場合、塗布膜厚ｄとして６００ｎｍ（ｄ＞ｈ）に設定する。
【００４６】
以上の条件では１回の溶液塗布工程で強誘電体キャパシタ１９の上面上の膜厚tを８０ｎｍに薄くすることができる。このような層間絶縁膜２０の前駆体となる塗布膜の膜厚（ｄ、ｔ）は、スピンコート時の半導体基板回転数の調整およびスピンコート材料の溶媒量による粘度の調節によって変更可能であり、必要であればｔをｔ＜ｓ、さらにはキャパシタスペースｓの半分以下とすることも可能である。
【００４７】
スピンコート法で形成される塗布絶縁膜は塗布時に流動性を有しているので、薄い膜厚であっても、隣接する強誘電体キャパシタ１９間のスペースを段差カバレッジ起因のボイドを形成することなく埋め込むことができ、また複数の強誘電体キャパシタ１９の配列に基づく大きい凹凸があっても完全に近い平坦性を有する表面にすることが可能である。スペースｓを狭くする場合は、それに伴いスピンコート材料の粘度を下げる事で塗布膜中に発生する気泡などに起因するボイドの発生を抑制できる。また、スピンコート法の膜厚制御性はＣＶＤ法よりも良く、半導体基板面内における均一性は±１％を達成することができる。従って層間絶縁膜２０の膜厚tも半導体基板面内均一性が良く、上に述べたように８０ｎｍ程度に薄くしても半導体基板面内の特定の箇所で上部電極１８の表面が露出したり、別の部分で膜厚が異常に厚くなったりすることがない。
【００４８】
次に図６に示すように、複数の強誘電体キャパシタ１９上を覆うように、層間絶縁膜２０上に台形状の厚いレジストパターン２１を形成する。その後図７に示すように、レジストパターン２１をマスクとして、例えばＣＦ4、Ｃl2、Ａｒ、Ｏ2の混合ガスを用い、圧力０．５Ｐａの低圧条件下で、層間絶縁膜２０と第１の水素バリア膜１１に対して順次選択的に異方性エッチングを行う。これにより層間絶縁膜２０を、複数の強誘電体キャパシタ１９を包含して完全に覆う台形島状に加工する。この後レジストパターン２１を除去した状態で、強誘電体容量絶縁膜１７の強誘電性を発現させるために、酸素雰囲気または少なくとも酸素を含む雰囲気中６００℃〜８５０℃の温度範囲で焼結処理を行う。
【００４９】
次に図８に示すように、層間絶縁膜２０の上面とテーパーがついた側面、および第１の水素バリア膜１１の切断面と、図７の工程における異方性エッチングのうちのオーバーエッチングにより生じた第２の層間絶縁膜１０の側壁上に、スパッタリング法でチタン・アルミオキサイドからなる第２の水素バリア膜２２を形成する。このとき、後に形成する周辺回路形成領域のコンタクトホールが開口しやすいように第２の水素バリア膜２２の、メモリセルアレイ以外の領域はエッチングによって除去しておくのが好ましい。次に酸化シリコンなどからなる層間絶縁膜２３を全面に堆積する。
【００５０】
次に図９に示すように、周辺回路形成領域では層間絶縁膜２３、層間絶縁膜１０を貫通して予め形成されていたプラグ９に達するプラグ２４を形成する。一方、メモリセルアレイ形成領域では層間絶縁膜２３、第２の水素バリア膜２２、層間絶縁膜２０を貫通して強誘電体キャパシタ１９の上部電極１８にそれぞれ到達するプラグ２５を形成する。これらのプラグ２４、２５はプラグ７（図１参照）、９、１２と同様、通常厚さが約１０ｎｍのチタンと厚さが約２０ｎｍの窒化チタンとが積層されてなるバリア層を下地に設けたタングステン等の金属とするが、プラグ２５のバリア層（図示せず）に特に窒化チタンアルミニウムを用いるようにすると、外部からプラグ２５を通して強誘電体キャパシタ１９へ水素が侵入するのを防止できる。プラグ２４、２５上にはＡｌ合金を主要膜とする配線２６、２７を形成する。ここで配線２６は周辺回路の配線であり、配線２７はＦＲＡＭのプレート線の役目をし、これら配線２６および２７で第１配線層を構成する。
【００５１】
次に図１０に示すように、配線２６、２７、層間絶縁膜２３を被覆して、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法を用いて層間絶縁膜２８を形成し、その表面をＣＭＰ法などで平坦化する。そして層間絶縁膜２８にプラグ２９を埋め込み形成した後、Ａｌ合金を主要膜とする配線３０を形成する。層間絶縁膜２８、プラグ２９、配線３０で第２配線層を構成する。次に図１１に示すように、図１０と同様の工程によって層間絶縁膜３１、プラグ３２、Ａｌ合金を主要膜とする配線３３を形成する。これら第６の層間絶縁膜３１、プラグ３２、配線３３で第３配線層を構成する。
【００５２】
そして配線３３および層間絶縁膜３１を被覆する保護膜３４を形成した後、配線３３上の保護膜３４に図示しないが外部に信号を取り出すための開口を設ける。最後に例えば数％の水素を含む窒素ガス中、３５０℃〜４５０℃（標準４００℃程度）の温度で３０分間水素シンター処理を行う。この処理によってＭＯＳ型トランジスタ部における半導体基板１とゲート絶縁膜界面の準位に水素を結合させることができ、安定したＭＯＳ特性となる。
【００５３】
以上本発明の実施の形態に係る半導体装置の製造方法を説明した。本発明によれば、図５の工程において、強誘電体キャパシタ１９を被覆する層間絶縁膜２０を、溶液のスピンコート法を用いて塗布形成するので、前記溶液の流動性により互いに隣接する強誘電体キャパシタ１９間の間隙アスペクト比（ｈ／ｓ）が高くなっても、その表面をほぼ平坦にすることができる。従って従来のように層間絶縁膜２０上に形成する水素バリア膜に、表面凹凸に起因する脆弱部が生ずることがなくなり、十分な水素阻止能を有するものとすることができる。その結果強誘電体容量絶縁膜１７の分極量の低下を防止することができる。また、強誘電体キャパシタ１９間を埋める層間絶縁膜２０にボイドを生じることがなくなる。
【００５４】
また溶液材料のスピンコート法を用いて形成した膜はＣＶＤ膜よりも膜厚の均一性を向上させることが可能であるため、層間絶縁膜２０における強誘電体キャパシタ１９上の膜厚を実施の形態に述べたように、製造上の問題を生じることなく８０ｎｍ程度に薄く形成できる。従って強誘電体容量絶縁膜１７の強誘電性を発現させるための焼結処理（図７の工程）において酸素ガスが層間絶縁膜２０中を十分に通過できるようになるので、強誘電体キャパシタ１９における分極特性のばらつきが抑制される。
【００５５】
さらに本発明が採用するスピンコート法では溶液材料の塗布工程のみで表面の平坦な膜が得られるので、従来のようなＣＭＰ工程を省略することができ、製造コスト削減に寄与するとともに、ＣＭＰ工程の研磨ばらつきに基づく層間絶縁膜２０の膜厚ばらつきもなくなる。
【００５６】
上記実施の形態ではスピンコート法で膜形成できる第３の層間絶縁膜材料として、強誘電体容量絶縁膜と同一成分で構成される材料、すなわちＳｒ、Ｂｉ、ＴａおよびＮｂを含むビスマス層状ペロブスカイト型酸化物強誘電体を用いた。しかしこの材料に制限されることはなく、基本的に金属酸化物を含む絶縁体を用いることが可能であり、具体的には（１）単金属（高融点金属を含む）酸化物からなる絶縁体、（２）複合金属酸化物を含む絶縁体が挙げられる。（１）の材料としては、ＨｆＯ2、Ｌａ2Ｏ3、ＮｉＯ、Ｎｂ2Ｏ5、ＳｒＯ、Ｔａ2Ｏ5、ＺｒＯ2が具体例である。また（２）の材料としてはペロブスカイト型金属酸化物絶縁体、ビスマス層状ペロブスカイト型酸化物強誘電体があり、（Ｂａ，Ｓｒ）ＴｉＯ3、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＰＺＴ：Ｐｂ（ＺｒxＴｉ1-x）Ｏ3またはＰｂ（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｎｂ，Ｔｉ）Ｏ3、ＰｂＺｒＯ3、ＰｂＴｉＯ3、ＬｉＮｂＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ13が具体例である。
【００５７】
（２）の絶縁体は、原料となる単金属酸化物を含む複数の溶液を混合・調製することによって作製でき、任意の金属元素組成比率を有するものを得ることができる。特にペロブスカイト型金属酸化物絶縁体、ビスマス層状ペロブスカイト型酸化物強誘電体は、従来から強誘電体キャパシタを覆う層間絶縁膜として用いられていた酸化シリコン（ＳｉＯx）より酸素の透過率が高く、図７の工程で行う強誘電体容量絶縁膜の酸素雰囲気中焼結処理には極めて有利であり、強誘電体キャパシタの分極特性ばらつきが一層抑制できる。
【００５８】
また上記実施の形態では第２の水素バリア膜２２としてチタン・アルミオキサイドを用いたが、これ以外にＴａ、Ｈｆ、Ａｌのうちの少なくとも一つを含む絶縁性の金属酸化物を用いることができる。また、強誘電体容量絶縁膜１７としては、（Ｂａ，Ｓｒ）ＴｉＯ3、ＢａＴｉＯ3、ＳｒＴｉＯ3、Ｔａ２Ｏ5、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｎｂ，Ｔｉ）Ｏ3、ＰｂＺｒＯ3、ＰｂＴｉＯ3、ＬｉＮｂＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ13のうちの少なくとも一つとすることができる。
【産業上の利用可能性】
【００５９】
以上のように本発明は、容易な工程を用いて強誘電体キャパシタの分極特性と当該キャパシタを覆う水素バリア膜の膜厚を安定化させることができ、強誘電体容量絶縁膜を有する半導体記憶装置に有用である。しかしながら上に挙げた強誘電体絶縁膜のほか、金属酸化物を含む一方で顕著な強誘電性は示さないが、比誘電率が少なくとも窒化シリコン膜よりは大きい高誘電率膜を有する半導体装置に適用しても有益であり、高誘電率膜のリーク防止などにその効果を発揮する。
【符号の説明】
【００６０】
１  半導体基板
２  素子分離領域
３ａ、３ｂ、３ｃ、３ｄ  ゲート電極
４ａ、４ｂ  ソース・ドレイン
５  拡散層
６、１０、２０、２３、２８、３１、４０、４２  層間絶縁膜
７、９、１２、２４，２５、２９、３２  プラグ
８  ローカル配線
１１  第１の水素バリア膜
１３  密着膜
１３ａ  密着層膜
１４、１４ａ  第１の酸素バリア膜
１５、１５ａ  第２の酸素バリア膜
１６  下部電極
１６ａ、１８ａ  白金膜
１７  強誘電体容量絶縁膜
１７ａ  強誘電体膜
１８  上部電極
１９、４１  強誘電体キャパシタ
２１  レジストパターン
２２  第２の水素バリア膜
２６、２７、３０、３３  配線
３４  保護膜
４３  水素バリア膜
４４  凹部
４５  不連続部
４６  ボイド
【図１】
2011151137.tif 000003
【図２】
2011151137.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2011151137.tif 000011
【図１０】
2011151137.tif 000012
【図１１】
2011151137.tif 000013
【図１２】
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【図１３】
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