(57)【要約】【課題】ＥＳＤサージ印加時にサージ電流を流すための専用の素子を設けることなく、プリバッファなどの前段回路を良好に保護することができる出力バッファを利用したＥＳＤ保護回路を提供する。【解決手段】入力信号ＩＮに応じて動作するプリバッファ１０と、プリバッファ１０と電源を共有しており、プリバッファ１０の出力に基づいて動作することにより負荷を駆動する出力バッファ２０と、電源に対してＥＳＤサージが印加された時に動作し、出力バッファ２０をオンさせることによりサージ電流を出力バッファに吸収させる保護機能有効化回路３０とを備える構成である。【選択図】図１
2011049345.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じて動作するプリバッファと、
前記プリバッファと電源を共有しており、前記プリバッファの出力に基づいて動作することにより負荷を駆動する出力バッファと、
前記電源に対してＥＳＤサージが印加された時に動作し、前記出力バッファをオンさせることによりサージ電流を前記出力バッファに吸収させる保護機能有効化回路と、
を備えることを特徴とする出力バッファを利用したＥＳＤ保護回路。
【請求項２】
前記保護機能有効化回路は、前記電源に対するＥＳＤサージ印加時に、前記プリバッファをオフ状態とすることにより、寄生素子によるサージ電圧の分圧を発生させて前記出力バッファを強制的にオンさせることを特徴とする請求項１記載の出力バッファを利用したＥＳＤ保護回路。
【請求項３】
前記保護機能有効化回路は、前記電源に対するＥＳＤサージ印加時に、前記プリバッファを動作させて前記出力バッファを強制的にオンさせることを特徴とする請求項１記載の出力バッファを利用したＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルアンプなどの出力回路に設けられるＥＳＤ保護回路に関し、特に出力バッファを利用したＥＳＤ保護回路に関する。
【背景技術】
【０００２】
スピーカやＬＥＤ、モータなどの負荷を電流駆動するデジタルアンプは、低オン抵抗の出力バッファを備えている。また出力バッファの前段には、出力バッファと電源を共有するプリバッファなどの回路が設けられることがある。そして従来、それらの回路をＥＳＤ（electrostatic discharge）サージから保護するため、種々のＥＳＤ保護回路を別途設けることが提案されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２６１４２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来のＥＳＤ保護回路は、正常な通電状態で入力信号に応じた動作を行うプリバッファや出力バッファなどの主要回路とは別に、ＥＳＤサージ印加時にオン状態となって電源ラインと接地ラインとを導通させる専用のＮＭＯＳトランジスタやＰＭＯＳトランジスタなどの素子を設け、それらの素子がサージ電流を自ら引き込んで放電させることによって主要回路を保護するものである。そのため、従来のＥＳＤ保護回路は、瞬間的な大電流に対して十分に耐えうる素子を別に設ける必要があり、サイズが大型化して実装面積に占めるＥＳＤ保護回路の割合が大きくなるという問題がある。
【０００５】
また従来のような専用のＥＳＤ保護回路を設ける場合には、プリバッファなどの主要回路が破損する前にＮＭＯＳトランジスタやＰＭＯＳトランジスタなどの素子を作動させる必要があるため、ブレイクダウン電圧をプリバッファよりも低くするなど、保護対象となる回路ごとに最適な設計を行なわなければならないという問題がある。
【０００６】
そこで本発明は、上記従来の問題点を解決することを目的としてなされたものであり、サイズの大きな専用のＥＳＤ保護回路を設けることなく、プリバッファなどの回路をＥＳＤサージから良好に保護することができる出力バッファを利用したＥＳＤ保護回路を提供するものである。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明が解決手段として採用したところは、出力バッファを利用したＥＳＤ保護回路であって、入力信号に応じて動作するプリバッファと、プリバッファと電源を共有しており、プリバッファの出力に基づいて動作することにより負荷を駆動する出力バッファと、電源に対してＥＳＤサージが印加された時に動作し、出力バッファをオンさせることによりサージ電流を出力バッファに吸収させる保護機能有効化回路とを備えることを特徴としている。
【０００８】
好ましくは、保護機能有効化回路は、電源に対するＥＳＤサージ印加時に、プリバッファをオフ状態とすることにより、寄生素子によるサージ電圧の分圧を発生させて出力バッファを強制的にオンさせる構成である。
【０００９】
また好ましくは、保護機能有効化回路は、電源に対するＥＳＤサージ印加時に、プリバッファを動作させて出力バッファを強制的にオンさせる構成である。
【発明の効果】
【００１０】
本発明によれば、電源に対してＥＳＤサージが印加された時に保護機能有効化回路が動作して出力バッファがオンすることにより、サージ電流を出力バッファに流して放電させることができるので、出力バッファとは別に、サージ電流を流すための素子を設ける必要がなくなり、サイズの大型化を抑制することができる。また従来のように専用のＥＳＤ保護回路を設ける必要がなくなるので、プリバッファなどの保護対象となる回路ごとに最適な設計を行う必要がなく、回路設計時の負担を軽減することもできる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態における出力バッファを利用したＥＳＤ保護回路の一構成例を示す図である。
【図２】第１の実施の形態におけるＥＳＤサージ印加時の回路構成例を示す図である。
【図３】第２の実施の形態における出力バッファを利用したＥＳＤ保護回路の一構成例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明に関する好ましい実施形態について図面を参照しつつ詳細に説明する。尚、以下に説明する各実施形態において互いに共通する部材には同一符号を付しており、それらについての重複する説明は省略する。
【００１３】
（第１の実施の形態）
図１は、第１の実施の形態における出力バッファ２０を利用したＥＳＤ保護回路の一構成例を示す図であり、例えば音響機器などのデジタルアンプに設けられる出力回路として構成される。この回路は、入力信号ＩＮに応じて動作するプリバッファ１０と、プリバッファ１０の出力に基づいて動作することにより入力信号ＩＮに対応する出力信号ＯＵＴを出力して負荷を駆動する出力バッファ２０とを備えている。プリバッファ１０および出力バッファ２０は互いに電源を共有しており、それぞれが電源ラインＰＶＤＤと接地ラインＰＶＳＳとに接続されている。
【００１４】
出力バッファ２０はＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とを備え、通常動作時には、これらが入力信号ＩＮに対応して交互にオンオフを切り替えることにより出力信号ＯＵＴを出力する。出力バッファ２０は負荷を電流駆動するため、ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２のそれぞれは、オン状態となった場合のソース−ドレイン間の抵抗（オン抵抗）が低く、数アンペア（Ａ）以上の大電流容量を備えた素子である。
【００１５】
プリバッファ１０は、出力バッファ２０のＰＭＯＳトランジスタ２１を動作させる第１のＰＭＯＳトランジスタ１１および第１のＮＭＯＳトランジスタ１２を備えている。第１のＰＭＯＳトランジスタ１１および第１のＮＭＯＳトランジスタ１２は、入力信号ＩＮに基づいて交互にオンオフ動作を繰り返すことにより、ＰＭＯＳトランジスタ２１のゲートに駆動信号ＰＧを出力する。またプリバッファ１０は、出力バッファ２０のＮＭＯＳトランジスタ２２を動作させる第２のＰＭＯＳトランジスタ１３および第２のＮＭＯＳトランジスタ１４を備えている。第２のＰＭＯＳトランジスタ１３および第２のＮＭＯＳトランジスタ１４も上記と同様、入力信号ＩＮに基づいて交互にオンオフ動作を繰り返すことにより、ＮＭＯＳトランジスタ２２のゲートに駆動信号ＮＧを出力する。
【００１６】
プリバッファ１０に設けられる各トランジスタ１１，１２，１３，１４は、出力バッファ２０のＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２を動作させることができれば良いため、これらについては大電流容量を備えたものである必要はなく、比較的小さなサイズの素子として実装可能である。
【００１７】
そしてプリバッファ１０の前段側には、出力バッファ２０やプリバッファ１０と電源を共有する保護機能有効化回路３０が設けられる。この保護機能有効化回路３０は、電源ラインＰＶＤＤに正常な電源が投入されている状態（通常動作状態）では入力信号ＩＮに基づいてプリバッファ１０を動作させることにより、出力バッファ２０から出力信号ＯＵＴを出力させる。これに対し、電源ラインＰＶＤＤに対して電源が投入されていない状態で電源ラインＰＶＤＤにＥＳＤサージ（プラス電圧）が印加された場合、保護機能有効化回路３０は、そのＥＳＤサージによって動作し、出力バッファ２０に設けられたＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２の双方をオンさせることによりサージ電流を出力バッファ２０に吸収させる。つまり、保護機能有効化回路３０は、ＥＳＤサージ印加時に、出力バッファ２０に対してサージ電流を強制的に流すことにより、プリバッファ１０などの前段回路を保護するように構成される。
【００１８】
図例の場合、保護機能有効化回路３０は、抵抗ＲとコンデンサＣから成るＲＣ回路３１と、プリバッファ１０を動作させるロジック回路３２とを備えている。またロジック回路３２は、インバータ回路３３，３４と、ＮＡＮＤ回路３５，３７と、ＮＯＲ回路３６，３８とを備えている。ここでＲＣ回路３１はＥＳＤサージを検知するためのものであり、ロジック回路３２は通常動作状態およびＥＳＤサージ印加時のそれぞれにおいてプリバッファ１０を制御するためのものである。以下、このような保護機能有効化回路３０による動作ついて説明する。
【００１９】
まず通常動作状態について説明する。通常動作状態では、ＲＣ回路３１のノードＮ１は、接地ラインＰＶＳＳと同電位のローレベルとなる。そしてインバータ回路３３の出力（ノードＮ２）はハイレベルとなり、インバータ回路３４の出力（ノードＮ３）はローレベルとなる。その結果、ＮＡＮＤ回路３５，３７とＮＯＲ回路３６，３８のそれぞれから入力信号ＩＮを反転させた信号が出力される。プリバッファ１０の各トランジスタ１１，１２，１３，１４は、入力信号ＩＮの反転信号に基づいてオンオフ動作を行い、出力バッファ２０に対して駆動信号ＰＧ，ＮＧを出力する。そして出力バッファ２０のＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とが、駆動信号ＰＧ，ＮＧのそれぞれに基づいて交互にオンオフし、入力信号ＩＮに対応する出力信号ＯＵＴを出力する。
【００２０】
次にＥＳＤサージ印加時の動作について説明する。電源ラインＰＶＤＤに電源が投入されていない状態で、電源ラインＰＶＤＤにＥＳＤサージ（プラス電圧）を印加すると、ＲＣ回路３１のコンデンサＣによってＲＣ回路３１のノードＮ１がそれに追従してハイレベルとなる。これに伴い、インバータ回路３３の出力（ノードＮ２）はローレベルとなってＮＡＮＤ回路３５，３７のそれぞれに入力する。またインバータ回路３４の出力（ノードＮ３）はハイレベルとなってＮＯＲ回路３６，３８のそれぞれに入力する。その結果、保護機能有効化回路３０のＮＡＮＤ回路３５，３７は、入力信号ＩＮの状態にかかわらず、プリバッファ１０のＰＭＯＳトランジスタ１１，１３に対してハイレベルの信号を出力し、ＰＭＯＳトランジスタ１１，１３を強制的にオフ状態とする。また保護機能有効化回路３０のＮＯＲ回路３６，３８は、入力信号ＩＮの状態にかかわらず、プリバッファ１０のＮＭＯＳトランジスタ１２，１４に対してローレベルの信号を出力し、ＮＭＯＳトランジスタ１２，１４を強制的にオフ状態とする。これにより、プリバッファ１０の出力（ＰＧ，ＮＧ）はハイインピーダンス状態となる。
【００２１】
上記のような動作はＥＳＤサージの印加に伴って瞬間的に行われる。このとき、図２に示すように、出力バッファ２０のＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２のゲート−ソース間に寄生素子（寄生容量）Ｃｇｓが現れ、ゲート−ドレイン間に寄生素子（寄生容量）Ｃｇｄが現れる。その結果、出力バッファ２０のＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２の各端子の電圧は、寄生素子Ｃｇｓ，Ｃｇｄによって分圧した中間電圧となり、その中間電圧がＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２のそれぞれを強制的にオンさせ、電源ラインＰＶＤＤと接地ラインＰＶＳＳとを導通状態として、ＥＳＤサージによる大電流を出力バッファ２０に流し、プリバッファ１０などの他の回路を保護する。ここで出力バッファ２０は、上述したように大電流を流すことができる素子で構成されているので、サージ電流によって破壊されることはない。
【００２２】
このように本実施形態では、ＥＳＤサージ印加時に保護機能有効化回路３０がプリバッファ１０の各トランジスタ１１，１２，１３，１４を強制的にオフすることにより、出力バッファ２０のＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２の各端子電圧を寄生素子によって分圧した中間電圧とし、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とを強制的にオンさせてサージ電流を出力バッファ２０に引き込んで放電させる構成である。つまり、ＥＳＤサージによりプリバッファ１０などが破損する前に、大電流容量を有する出力バッファ２０それ自体がＥＳＤ保護回路として機能するため、サージ電流を引き込んで放電させるための素子を別に設ける必要がなくなり、大きなサイズのＥＳＤ保護回路を別に実装する必要がなくなるという利点がある。
【００２３】
（第２の実施の形態）
次に第２の実施の形態について説明する。上述した第１の実施の形態では、ＥＳＤサージ印加時に保護機能有効化回路３０がプリバッファ１０をオフすることにより、出力バッファ２０の寄生素子の作用を利用して出力バッファ２０を強制的にオンさせる形態を説明した。これに対し、本実施形態では、ＥＳＤサージ印加時に保護機能有効化回路３０がプリバッファ１０のオンオフ制御を行うことにより、出力バッファ２０のＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ２２を強制的にオン状態に切り替える形態について説明する。
【００２４】
図３は、第２の実施の形態における出力バッファ２０を利用したＥＳＤ保護回路の一構成例を示す図であり、第１の実施の形態で説明した部材と同様の部材については同一符号を付している。本実施形態でも、プリバッファ１０と出力バッファ２０とを備え、プリバッファ１０の前段側には保護機能有効化回路３０が設けられる。
【００２５】
図例の場合、保護機能有効化回路３０は、抵抗ＲとコンデンサＣから成るＲＣ回路３１と、プリバッファ１０を動作させるロジック回路４０とを備えている。ロジック回路４０は、インバータ回路４１と、ＯＲ回路４２と、ＮＡＮＤ回路４３と、ＮＯＲ回路４４，４５とを備えている。この保護機能有効化回路３０は、入力信号ＩＮと電源信号ＰＷＲとを入力する。電源信号ＰＷＲは、電源ラインＰＶＤＤに正常な電源が投入されている状態でハイレベルとなる信号であり、例えばレギュレータなどから出力される信号である。以下、このような保護機能有効化回路３０による動作ついて説明する。
【００２６】
まず通常動作状態について説明する。通常動作状態では、ＲＣ回路３１のノードＮ１はローレベルであり、電源信号ＰＷＲはハイレベルである。そのため、インバータ回路４１の出力はハイレベルとなり、ＯＲ回路４２の出力はハイレベルとなり、ＮＯＲ回路４４の出力はローレベルとなる。その結果、ＮＡＮＤ回路４３とＮＯＲ回路４５のそれぞれから入力信号ＩＮを反転させた信号が出力され、プリバッファ１０の各トランジスタ１１，１２，１３，１４は、入力信号ＩＮの反転信号に基づいてオンオフ動作を行い、出力バッファ２０に対して駆動信号ＰＧ，ＮＧを出力する。そして出力バッファ２０のＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２とが、駆動信号ＰＧ，ＮＧのそれぞれに基づいて交互にオンオフし、入力信号ＩＮに対応する出力信号ＯＵＴを出力する。このとき、ロジック回路４０は、電源信号ＰＷＲがハイレベルであれば、ノードＮ１のレベルにかかわらず、入力信号ＩＮを反転させた信号でプリバッファ１０を動作させるので、ノードＮ１のレベルが変化した場合でもプリバッファ１０の暴走を抑制する機能を有している。
【００２７】
次にＥＳＤサージ印加時の動作について説明する。電源ラインＰＶＤＤに電源が投入されていない状態で、電源ラインＰＶＤＤにＥＳＤサージ（プラス電圧）を印加すると、ＲＣ回路３１のノードＮ１がそれに追従してハイレベルとなる。一方、電源信号ＰＷＲはＥＳＤサージに追従せず、ローレベルのままである。そのため、インバータ回路４１の出力はローレベルとなり、ＯＲ回路４２の出力はローレベルとなり、ＮＯＲ回路４４の出力はハイレベルとなる。その結果、ＮＡＮＤ回路４３は、入力信号ＩＮの状態にかかわらず、プリバッファ１０のＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２に対してハイレベルの信号を出力し、強制的にＰＭＯＳトランジスタ１１をオフ、ＮＭＯＳトランジスタ１２をオンにする。またＮＯＲ回路４５は、入力信号ＩＮの状態にかかわらず、プリバッファ１０のＰＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１４に対してローレベルの信号を出力し、強制的にＰＭＯＳトランジスタ１３をオン、ＮＭＯＳトランジスタ１４をオフにする。したがって、出力バッファ２０のＰＭＯＳトランジスタ２１にはゲートにローレベルの駆動信号ＰＧが入力し、ＮＭＯＳトランジスタ２２にはゲートにハイレベルの駆動信号ＮＧが入力する。このような動作はＥＳＤサージの印加に伴って瞬間的に行われる。それ故、ＥＳＤサージが印加されると、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２の双方が同時にオン状態となり、電源ラインＰＶＤＤと接地ラインＰＶＳＳとを導通させて、ＥＳＤサージによる大電流を出力バッファ２０に流し、プリバッファ１０などの他の回路を保護する。
【００２８】
このように本実施形態では、ＥＳＤサージ印加時に、出力バッファ２０のＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２との双方が同時にオンするようにプリバッファ１０を動作させることにより、サージ電流を出力バッファ２０に引き込んで放電させる構成である。つまり、本実施形態でも、出力バッファ２０自体をＥＳＤ保護回路として機能させるため、サージ電流を引き込んで放電させるための素子を別に設ける必要がなくなり、大きなサイズのＥＳＤ保護回路を別に実装する必要がなくなるという利点がある。
【００２９】
（変形例）
以上、本発明に関するいくつかの実施形態について説明したが、本発明は上述した内容に限定されるものではなく、種々の変形例を適用することが可能である。特に、電源ラインＰＶＤＤにＥＳＤサージが印加された時に動作し、出力バッファ２０を強制的にオンさせる保護機能有効化回路３０には、上述した第１および第２の実施の形態で例示した回路構成の他にも種々の構成が考えられることから、その具体的回路構成は上述したものに限られない。
【００３０】
また上述した第２の実施の形態では、通常動作状態においてノードＮ１のレベルが変化することによるプリバッファ１０の暴走を抑制する機能をロジック回路４０に設けた場合を例示したが、これと同様の機能を第１の実施の形態で示した回路構成（例えばロジック回路３２）に付加しても良い。
【符号の説明】
【００３１】
１０  プリバッファ
１１，１３  ＰＭＯＳトランジスタ
１２，１４  ＮＭＯＳトランジスタ
２０  出力バッファ
２１  ＰＭＯＳトランジスタ
２２  ＮＭＯＳトランジスタ
３０  保護機能有効化回路
３１  ＲＣ回路
３２，４０  ロジック回路 
【図１】
2011049345.tif 000003
【図２】
2011049345.tif 000004
【図３】
2011049345.tif 000005