(57)【要約】【課題】シリコン基板の裏面側に形成する裏面電極の反り量、及びオン抵抗値を改善可能な半導体装置、及びその製造方法を提供すること。【解決手段】シリコン基板２の表面側に表面電極６、裏面側にＰ型不純物拡散層とそれに当接された裏面電極７を有し、表面電極６と裏面電極７の間に電流を流すように構成された縦型の半導体素子を備える。Ｐ型不純物拡散層の表面をウエットエッチングしてＰ型不純物拡散層のシリコン単結晶面を出し、シリコン基板２が１２０℃以下の温度で、シリコン基板２の裏面に裏面電極７を形成する。裏面電極７のうち、少なくともシリコン単結晶面と当接する面には、仕事関数が４．５ｅＶ以上の金属層を配設する。シリコン単結晶面と仕事関数が４．５ｅＶ以上の金属層が接触した接合面であることにより、熱処理無しでオーミック接合の抵抗値を良好に保つことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板の表面側に表面電極、裏面側にＰ型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置の製造方法であって、
前記Ｐ型不純物拡散層の表面をウエットエッチングして前記Ｐ型不純物拡散層のシリコン単結晶面を出し、
前記シリコン基板が１２０℃以下の温度で、前記シリコン単結晶面に前記裏面電極を形成する工程を備え、
前記裏面電極のうち、少なくとも前記シリコン単結晶面と当接する面は、仕事関数が４．５ｅＶ以上の金属層である半導体装置の製造方法。
【請求項２】
前記仕事関数が４．５ｅＶ以上の金属層は、Ｎｉ，Ａｕ，Ｃｒ、Ｐｔから選ばれる金属のいずれかであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記仕事関数が４．５ｅＶ以上の金属層の裏面上に、さらに異なる種類の金属層を積層することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記裏面電極は、前記Ｐ型不純物拡散層のシリコン単結晶面側からＮｉ層、Ａｇ層がこの順に積層されたものであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記Ｐ型不純物拡散層は、不純物濃度が５×１０１８〜５×１０２０ｃｍ−３であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記シリコン基板及びＰ型不純物拡散層が、単一のＰ型シリコン基板であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記Ｐ型不純物拡散層は、前記シリコン基板の裏面にＰ型不純物を拡散して形成されたことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
シリコン基板の表面側に表面電極、裏面側にＰ型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置であって、
前記Ｐ型不純物拡散層と前記裏面電極との接合面は、前記Ｐ型不純物拡散層のシリコン単結晶面と、前記裏面電極の少なくとも一部を構成する仕事関数が４．５ｅＶ以上の金属層とが接触した接合面となっている半導体装置。
【請求項９】
前記仕事関数が４．５ｅＶ以上の金属層は、Ｎｉ，Ａｕ，Ｃｒ、Ｐｔから選ばれる金属のいずれかであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記仕事関数が４．５ｅＶ以上の金属層の裏面上に、さらに異なる種類の金属層を積層されていることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記裏面電極は、前記Ｐ型不純物拡散層のシリコン単結晶面側からＮｉ層、Ａｇ層がこの順に積層されたものであることを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記Ｐ型不純物拡散層は、不純物濃度が５×１０１８〜５×１０２０ｃｍ−３であることを特徴とする請求項８〜１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記シリコン基板及びＰ型不純物拡散層が、単一のＰ型シリコン基板であることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記Ｐ型不純物拡散層は、前記シリコン基板の裏面にＰ型不純物が拡散形成された層であることを特徴とする請求項８〜１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び半導体装置に関する。より詳細には、縦方向に電流を流す半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
大電流を制御する半導体装置、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ（Insulated Gate Bipolar Transistor）），電界効果トランジスタ（ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor）），ダイオード等は、シリコン基板の一方の表面に電子回路を形成し、その裏面に複数の層からなる裏面電極を形成するのが一般的である。
【０００３】
図８は、特許文献１に開示された縦型ＩＧＢＴ構造の半導体装置１００の要部拡大断面図である。この半導体装置１００は、電子回路としての絶縁ゲート型バイポーラトランジスタがシリコン基板に形成されている。半導体装置１００は、Ｐ型エミッタ層１０１、Ｎ型ベース層１０２、Ｐ型ベース層１０３、Ｎ型エミッタ層１０４、ゲート酸化膜１０５、ゲート電極１０６、層間絶縁膜１０７、表面電極（Ａｌ電極）１０８、裏面電極１１０等を具備する。裏面電極１１０は、Ｐ型エミッタ層１０１側から、Ａｌ層１１１、Ｔｉ層１１２、Ｎｉ層１１３、Ａｕ層１１４がこの順に積層されたものからなる。
【０００４】
半導体装置１００は、以下の工程等を経て製造される。まず、低不純物濃度のＮ型のシリコンウェハを用意し、このウェハをＮ型ベース層１０２としてシリコンウェハの表面側に絶縁ゲート構造を形成する。シリコンウェハの裏面側には、Ｐ型エミッタ層１０１を形成する。そして、Ｐ型エミッタ層１０１上に裏面電極１１０を形成する。具体的には、Ｐ型エミッタ層を形成後、シリコンウェハ裏面を洗浄して自然酸化膜を除去する。次いで、Ａｌ，Ｔｉ、Ｎｉ、Ａｕを連続して蒸着可能な装置を用いて成膜する（蒸着時のウェハ温度は２６０℃）。これらの膜を成膜後、４００〜４５０℃の熱処理を行い、Ａｌ層１１１との界面にアルミニウム−シリコン合金層を形成する。これにより、シリコン基板と裏面電極１１０とのオーミック接合を実現する。
【０００５】
図９Ａは、特許文献２に開示されたＩＧＢＴ型の半導体装置の要部拡大断面図、図９Ｂは、裏面電極２２９の構成を説明するための図であり、図９Ａの領域Ａの部分拡大断面図である。半導体装置２００は、低不純物濃度のＮ型のシリコン基板２０１、酸化シリコン膜２０２、フィールド絶縁膜２０４、Ｐ−型半導体領域２０５、Ｎ−型半導体領域２０６、溝２０７、熱酸化膜２０８、ゲート電極２０９、多結晶シリコンパターン２１０、絶縁膜２１１、配線２１７、ポリイミド膜２１９、Ｎ＋型半導体領域２２３、Ｐ＋型半導体領域２２４、裏面電極２２９等を備える。裏面電極２２９は、シリコン基板２０１側から、Ｎｉ層２２５、Ｔｉ層２２６、Ｎｉ層２２７、Ａｕ層２２８がこの順に積層されたものからなる。
【０００６】
半導体装置２００は、以下の工程等を経て製造される。まず、Ｎ−型単結晶シリコンからなるシリコンウェハを用意し、シリコンウェハの表面側に絶縁ゲート構造を形成する。シリコンウェハの裏面側には、Ｎ型の導電型を有する不純物をイオン注入する工程等を経て、Ｎ＋型半導体領域２２３を形成する。また、これより浅い領域には、Ｐ型の導電型を有する不純物イオンを注入する工程等を経て、Ｐ＋型半導体領域２２４を形成する。
【０００７】
裏面電極２２９は、まず、シリコン基板２０１をフッ酸で洗浄した後、半導体基板２０１の裏面上に、Ｎｉ，Ｔｉ，Ｎｉ、Ａｕをスパッタリング法、又は真空蒸着法により順次成膜する。これらの膜を成膜後、アロイ処理（加熱処理）を行うことにより、Ｎｉ層２１１とＮ−型のシリコン基板（単結晶シリコン）２０１とを反応させて化合物を形成し、オーミック接触とする。
【０００８】
図１０は、特許文献３に開示されたＰｃｈ型のパワーＭＯＳＦＥＴ構造の半導体装置３００の要部拡大断面図である。半導体装置３００は、図１０に示すように、Ｐ＋型のシリコン基板３０１、Ｐ−型ドリフト層３０２、Ｎ型ベース領域３０３、Ｎ型ボディ層３０３ａ、Ｎ＋型コンタクト領域３０３ｂ、Ｐ＋型ソース領域３０４、トレンチ３０５、ゲート絶縁膜３０６、ゲート電極３０７、層間絶縁膜３０８、表面電極（ソース電極）３０９、裏面電極３１０、再結晶化シリコン層３１２等を具備する。裏面電極３１０は、シリコン基板側からＡｌ層３１０ａ、Ｔｉ層３１０ｂ、Ｎｉ層３１０ｃ、Ａｕ層３１０ｄがこの順に積層されたものからなる。
【０００９】
半導体装置３００は、以下の工程等を経て製造される。まず、Ｐ＋型シリコンウェハを用意し、シリコンウェハの表面側にゲートトレンチ構造等を形成する。その後、シリコンウェハの裏面側を研磨する。これにより厚さ１０〜１５ｎｍのアモルファスシリコン層（不図示）が形成される。次いで、Ｐ＋型シリコンウェハの裏面側をウエットエッチングすることなく、当該アモルファスシリコン層上にスパッタによりＡｌ層３１０ａを形成する。このときのエネルギーは、３ｋＷ以上とする。これにより、アモルファスシリコン層のシリコン原子がアルミニウム原子と共に再配列され、再結晶化シリコン層３１２となり、シリコン基板３０１と裏面電極３１０のオーミック接続が実現する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第３３３９５５２号
【特許文献２】特開２００５−３０３２１８号公報
【特許文献３】特開２００７−１９４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、発明者の検討によれば、これら特許文献に記載された技術には改善すべき課題があることがわかった。以下にその課題を説明する。
【００１２】
上記特許文献１においては、裏面電極１１０を形成した後に４００〜４５０℃で熱処理を行う。このため、裏面電極のメタル層が収縮して、シリコン基板に反りが発生する。このシリコン基板の反りは、その後のウェハプローブや組立工程において、ウェハ搬送に支障を与える。このシリコン基板の反りは、シリコン基板のサイズが大きくなるほど問題となる。また、この熱処理は、裏面電極１１０を構成するメタル層の酸化防止のために、酸素を遮断した窒素雰囲気中で行う必要がある。このため、特殊仕様を備えた設備が必要となる。
【００１３】
上記特許文献２においても、裏面電極２２９を形成した後にアロイ処理（加熱処理）を行う。このため、上記特許文献１と同様に、シリコン基板に反りが発生するという問題がある。
【００１４】
上記特許文献３においては、シリコン基板の厚みを薄くすることなく、かつ、アニール工程（熱処理）を行わない半導体装置を提供する手段として、裏面研磨したシリコン基板表面に３ｋＷ以上のエネルギーでＡｌをスパッタする。次いで、アモルファスシリコン層を再結晶化して裏面電極３１０を形成する。これにより、裏面電極３１０を形成した後に加熱処理を行わないとしている。しかしながら、裏面研磨により形成されたアモルファスシリコン層の厚さは不均一であるため、Ａｌスパッタにより形成されたシリコン／Ａｌコンタクト部の接触抵抗値が不均一になる。これは、オン抵抗の不均一さを招く。従って、電気的特性のウェハ面内均一性が悪くなるため、歩留まりの低下を招く。
【課題を解決するための手段】
【００１５】
本発明者は、上記問題点を解決すべく鋭意検討を重ねたところ、裏面電極と当接する面がＰ型の導電型のものにおいて、上記問題点を解決する製造方法を見出し、本発明を完成するに至った。
【００１６】
本発明に係る半導体装置の製造方法は、シリコン基板の表面側に表面電極、裏面側にＰ型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置の製造方法であって、前記Ｐ型不純物拡散層の表面をウエットエッチングして前記Ｐ型不純物拡散層のシリコン単結晶面を出し、前記シリコン基板が１２０℃以下の温度で、前記シリコン単結晶面に前記裏面電極を形成する工程を備え、前記裏面電極のうち、少なくとも前記シリコン単結晶面と当接する面には、仕事関数が４．５ｅＶ以上の金属層を配設するものである。
【００１７】
本発明に係る半導体装置は、シリコン基板の表面側に表面電極、裏面側にＰ型不純物拡散層とそれに当接された裏面電極を有し、前記表面電極と前記裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置であって、前記シリコン基板と前記裏面電極との接合面は、前記シリコン基板のシリコン単結晶面と、前記裏面電極の少なくとも一部を構成する仕事関数が４．５ｅＶ以上の金属層が接触した接合面となっている。
【００１８】
本発明によれば、シリコン基板の裏面側に形成されたＰ型不純物拡散層をウエットエッチングすることによりシリコン単結晶面を露出させ、そこに裏面電極を形成しているので、上記特許文献１や２のように、裏面電極を構成する金属層を成膜した後に熱処理を行わずに、Ｐ型不純物拡散層と裏面電極とのオーミック接合を実現することができる。裏面電極は、パターニングされる表面電極とは異なり、シリコン基板の裏面全体に形成される。このため、熱処理によって収縮したときには大きな反りが生じてしまうが、本発明によれば、裏面電極形成に際して、シリコン基板の温度を１２０℃以下に設定しているので、裏面電極の収縮に伴う反りの問題を改善することができる。さらに、裏面電極のうち少なくともＰ型不純物拡散層と当接する面は、仕事関数が４．５ｅＶ以上の金属層を配設しているので、シリコン単結晶面と仕事関数が４．５ｅＶ以上の金属層が接触した接合面となり、オーミック接合の抵抗値を良好に保つことができる。
【発明の効果】
【００１９】
本発明によれば、シリコン基板の裏面側に形成する裏面電極の反り量、及びオン抵抗値を改善可能な半導体装置、及びその製造方法を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００２０】
【図１】実施形態１に係る半導体装置の要部拡大断面図。
【図２Ａ】実施形態１に係る半導体装置の製造工程断面図。
【図２Ｂ】実施形態１に係る半導体装置の製造工程断面図。
【図２Ｃ】実施形態１に係る半導体装置の製造工程断面図。
【図２Ｄ】実施形態１に係る半導体装置の製造工程断面図。
【図３Ａ】Ｐ型のシリコン基板と裏面電極とのエネルギー障壁φＢを説明するための図。
【図３Ｂ】Ｐ型のシリコン基板と裏面電極とのエネルギー障壁φＢを説明するための図。
【図４】実施形態２に係る半導体装置の要部拡大断面図。
【図５】実施形態３に係る半導体装置の要部拡大断面図。
【図６】別の実施形態に係る半導体装置の要部拡大断面図。
【図７】実施例１に係る半導体装置のオン抵抗値の度数分布図。
【図８】特許文献１に係る半導体装置の要部拡大断面図。
【図９Ａ】特許文献２に係る半導体装置の要部拡大断面図。
【図９Ｂ】特許文献２に係る半導体装置の要部拡大断面図。
【図１０】特許文献３に係る半導体装置の要部拡大断面図。
【図１１】比較例１に係る半導体装置のオン抵抗値の度数分布図。
【図１２】比較例２に係る半導体装置のオン抵抗値の度数分布図。
【図１３】比較例３に係る半導体装置のオン抵抗値の度数分布図。
【発明を実施するための形態】
【００２１】
本発明に係る半導体装置は、シリコン基板の表面側に表面電極、裏面側に裏面電極を有し、これらの表面電極と裏面電極の間に電流を流すように構成された縦型の半導体素子を備えるものである。以下、半導体素子の例として縦型のＭＯＳＦＥＴを例に取り、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００２２】
［実施形態１］
図１に、本実施形態１に係る半導体装置１の要部拡大断面図を示す。半導体装置１は、Ｐ型不純物拡散層として機能するＰ型のシリコン基板２上にＰ−型ドリフト領域３１、Ｎ型ボディ領域３２、Ｐ＋型ソース領域３３が形成された半導体層３を備える。また、半導体装置１は、トレンチ４、ゲート電極５、表面電極６、裏面電極７、層間絶縁膜８、底部埋め込み絶縁層４１、ゲート絶縁膜４２等を備える。
【００２３】
Ｐ型のシリコン基板２は、Ｐ型の導電型を有する不純物（例えば、Ｂ（ボロン））が含まれた単結晶半導体基板（単結晶シリコンウェハ）である。Ｐ型のシリコン基板２の不純物濃度は、例えば１×１０２０ｃｍ−３程度とすることができる。Ｐ型のシリコン基板２の抵抗は、特に限定されないが、製造容易性の観点からは、１ｍΩ・ｃｍ以上とすることが好ましい。また、オーミック特性を良好に保つ観点からは、Ｐ型のシリコン基板２の抵抗は、１０ｍΩ・ｃｍ以下とすることが好ましい。抵抗は、不純物濃度を変えることにより容易に調整することが可能である。本実施形態１においては、Ｐ型のシリコン基板２として、抵抗が約４ｍΩ・ｃｍ、不純物がＢである基板を用いた。Ｐ型のシリコン基板２上には、Ｐ−型ドリフト領域３１が形成されている。
【００２４】
トレンチ４は、半導体層３の表面から深さ方向に延在するように形成されている。より具体的には、トレンチ４は、半導体層３の表面からＮ型ボディ領域３２を貫通し、Ｐ−型ドリフト領域３１まで到達するように形成されている。
【００２５】
底部埋め込み絶縁層４１は、トレンチ４内の深部に形成されている。底部埋め込み絶縁層４１は、１種類の層から構成されていてもよいし、壁面を被覆する絶縁層と、深部内を埋設する絶縁層等からなる複数の異なる層から構成されていてもよい。底部埋め込み絶縁層４１の材料としては、公知のものを制限なく利用することができる。底部埋め込み絶縁層４１の上面は、Ｎ型ボディ領域３２の下面より、若干、トレンチ深さ方向に深い位置になっている。
【００２６】
ゲート絶縁膜４２は、トレンチ４の壁面のうち、底部埋め込み絶縁層４１が被覆されていない壁面を被覆している。ゲート絶縁膜４２は、半導体層３の酸化膜から構成される。
【００２７】
ゲート電極５は、底部埋め込み絶縁層４１及びゲート絶縁膜４２が配設されたトレンチ４内に充填されている。従って、ゲート電極５は、底部埋め込み絶縁層４１上に配設され、ゲート絶縁膜４２を介してトレンチ４の壁面と対面している。ゲート電極５は、トレンチ４内導体として機能する。ゲート電極５の材料は、特に限定されないが、例えばポリシリコンとすることができる。ゲート電極５は、トレンチ４の壁面に形成されているゲート絶縁膜４２を介して、Ｐ＋型ソース領域３３、Ｎ型ボディ領域３２と対面している。
【００２８】
Ｐ＋型ソース領域３３は、Ｐ型ボディ領域３２のうちの表面側にゲート絶縁膜４２と当接するようにトレンチ４に沿って形成されている。
【００２９】
表面電極６は、半導体層３の表面側に配設されており、ソース電極として機能する。表面電極６の一部は、Ｐ＋型ソース領域３３と当接するように配設されており、表面電極６は、Ｐ＋型ソース領域３３、Ｎ型ボディ領域３２と電気的に接続されている。表面電極６の材料は、特に限定されず、Ａｌ等をはじめとする公知の材料を制限なく適用することができる。
【００３０】
裏面電極７は、Ｐ型のシリコン基板２の裏面側主面に形成されており、ドレイン電極として機能する。裏面電極７は、少なくともＰ型のシリコン基板２と当接する面は、仕事関数が４．５ｅＶ以上の金属層を配設する。裏面電極７は、１種類の金属膜のみから構成されてもよいし、複数層を積層したものであってもよい。裏面電極７を構成する金属層は、合金層であってもよい。
【００３１】
裏面電極７のうちＰ型のシリコン基板２と当接する金属層の好適な例としては、Ｎｉ（ｆｍ（仕事関数）：４．５０ｅＶ），Ａｕ（ｆｍ：４．８０ｅＶ），Ｃｒ（ｆｍ：４．６０ｅＶ）、Ｐｔ（ｆｍ：５．４０ｅＶ）等を挙げることができる。仕事関数の上限値は、特に制限はないが、入手容易性を考慮すると仕事関数が６．０ｅＶ以下であることが好ましい。Ｔｉ（ｆｍ：３．９５ｅＶ）、Ａｌ（ｆｍ：４．２０ｅＶ）は、仕事関数が４．５ｅＶ未満であるため、裏面電極７のうちＰ型のシリコン基板２と当接する金属層としては用いない。
【００３２】
裏面電極７のうちＰ型のシリコン基板側とは反対側の主面は、半田等の接合部材等を介してリードフレーム等に搭載される。このため、裏面電極７を構成する最表層（シリコン基板側とは反対側の主面）の金属層は、接合部材と良好な密着性を実現できる材料により構成することが好ましい。
【００３３】
仕事関数が４．５ｅＶ以上の金属層において半田等の接合部材と密着性が悪い場合等には、半田等の接合部材と密着性を良好にするための金属層を、仕事関数が４．５ｅＶ以上の金属層の裏面上に積層する。接合部材等との密着性を良好にするための金属層と仕事関数が４．５ｅＶ以上の金属層との密着性等に問題がある場合には、これらの間に他の金属層を配設してもよい。但し、製造工程の簡便化、低コスト化の観点からは、裏面電極７の積層数が少ない方が好ましい。各金属層の膜厚は、特に限定されない。裏面電極７の膜厚としては、例えば、４００ｎｍ〜２０００ｎｍ程度とすることができる。
【００３４】
本実施形態１に係る裏面電極７は、第１金属層７１、第２金属層７２の２層構造からなるものを適用した。具体的には、Ｐ型のシリコン基板２と当接する第１金属層７１として仕事関数が４．５ｅＶのＮｉ層を、第１金属層７１の裏面上に配設される第２金属層７２としてＡｇ層を適用した。
【００３５】
次に、半導体装置１の製造方法を、図２Ａ〜図２Ｄを参照しつつ説明する。まず、Ｐ型のシリコン基板２上にＰ−型シリコン層をエピタキシャル成長により形成する。その後、イオン注入等により所定領域に、Ｎ−型ボディ領域３２、及びＰ＋型ソース領域３３を形成する。
【００３６】
次いで、ドライエッチングによりＰ−ドリフト領域３１に達するトレンチ４を形成する。次に、トレンチ４の所定深さまで底部埋め込み絶縁層４１を形成する（図２Ａ参照）。底部埋め込み絶縁層４１の形成方法は、特に制限されないが、ＣＶＤ法、ドライエッチング法などにより容易に形成することができる。
【００３７】
次に、熱酸化法により、ゲート絶縁膜４２を基板表面、及びトレンチ４側壁に形成する。その後、トレンチ４内部にＣＶＤ法にてポリシリコンを堆積する。これにより、トレンチ４に埋設されたゲート電極５を形成する（図２Ｂ参照）。
【００３８】
その後、層間絶縁膜８のパターンを形成し、所望の位置に表面電極６をパターン形成する（図２Ｃ参照）。
【００３９】
続いて、Ｐ型のシリコン基板２の裏面全体をウエットエッチング法によりエッチバックする。これにより、Ｐ型のシリコン基板２の表面をシリコン単結晶面とする。エッチャントは、本発明の趣旨を逸脱しないものであれば特に限定されないが、一例として、フッ酸、硝酸、硫酸、リン酸の混合液を挙げることができる。
【００４０】
次に、Ｐ型のシリコン基板２の裏面全体に裏面電極７を形成する。この際、Ｐ型のシリコン基板２の温度は、１２０℃以下となるようにする。第１金属層７１及び第２金属層７２の成膜後であって、シリコンウェハをダイシングカットする前の工程においては、加熱処理工程は行わない。
【００４１】
裏面電極７を形成する際のシリコン基板の温度は、１２０℃以下であれば下限値は特に限定されない。水冷等によりＰ型のシリコン基板２の温度を常温より低下させてもよい。裏面電極７形成による反りをより効果的に改善する観点からは、裏面電極７を形成する際の温度は１００℃以下とすることがより好ましく、８０℃以下とすることが特に好ましい。
【００４２】
裏面電極７として、まず、Ｐ型のシリコン基板２の裏面上にＮｉ層を低温スパッタ法により成膜することにより第１金属層７１を得る（図２Ｄ参照）。第１金属層７１の膜厚下限は数原子層程度でも、本発明の効果を得ることができる。続いて、第１金属層７１の裏面上にＡｇ層を低温スパッタ法により成膜することにより第２金属層７２を得る。
【００４３】
上記工程等を経て本実施形態１に係る半導体装置１が製造される（図１参照）。このようにして得られた半導体装置１は、例えば、半田等の接合部材を介してリードフレームのリード等に搭載される。
【００４４】
オーミック接合を実現する手段として、加熱処理工程によりシリコン−メタル合金層を形成する場合は、シリコンとメタルの共晶による多数のグレインが界面に形成される。この多数のグレインは、大きさが不均一であり、反りをもたらす一因と考えられる。
【００４５】
一方、本実施形態１に係る半導体装置１のシリコン基板２と裏面電極７との接合面は、実質的に物理的吸着によりオーミック接合を実現している。本実施形態１によれば、シリコン単結晶面と仕事関数が４．５ｅＶ以上の金属層が接合した接合面を形成するので、シリコン基板２と裏面電極７との界面は均一であり、熱処理による不均一さが無い。なお、シリコン−メタル合金層の場合には、シリコン基板と裏面電極の界面のそれぞれの近傍から互いの層を構成する元素が検出される。これに対し、物理的吸着によるオーミック接合の場合には、シリコン基板と裏面電極の界面のそれぞれの近傍から隣接層を構成する元素が実質的に検出されない。
【００４６】
次に、本実施形態１に係る半導体装置は、裏面電極として、少なくともシリコン基板２と当接する金属層を仕事関数が４．５ｅＶ以上のものとする理由について説明する。
【００４７】
図３Ａに、Ｐ型のシリコン基板の単結晶面に裏面電極を成膜した時のエネルギー障壁φＢを示す。図中のＥＦはフェルミ準位、ＥＣは伝導体の最低エネルギー、ＥＶは価電子帯の最大エネルギーを示す。一般的に、裏面電極として用いられるＴｉ（ｆｍ：３．９５ｅＶ）やＡｌ（ｆｍ：４．２０ｅＶ）では、φＢが大きくなる。このため、オン抵抗値が高くなる。一方、Ｎｉ（ｆｍ：＝４．５０ｅＶ）であれば、φＢを小さくすることができる。その結果、良好なオン抵抗値を得ることができる。
【００４８】
ところで、上記特許文献３では、Ａｌを用いているので、φＢが大きくなり、オン抵抗値が高止まりしてしまう。また、裏面研磨したアモルファスシリコン層にＡｌをスパッタしており、シリコン単結晶面としていないため、界面の均一性が損なわれてしまう。従って、シリコン／Ａｌコンタクト部の接触抵抗値の不均一さを招き、オン抵抗値の不均一さを招来する。なお、特許文献３では、Ａｌの代わりにＡｕを用いても良いとされているが、アモルファスシリコン層にＡｕスパッタするので、上述の欠点は同じである。
【００４９】
本実施形態１に係る半導体装置によれば、熱処理を行わずに接触抵抗値の低い裏面電極を製造することができる。その結果、製造プロセスの簡便化、製造コストの低減を実現することができる。
【００５０】
また、本実施形態1に係る半導体装置によれば、上記特許文献１、２のように、メタル−シリコン合金層を形成するためのメタル層を形成する必要がないので、裏面電極の積層数を削減することができる。その結果、低コスト化、及び製造プロセスの簡便化を実現することができる。また、本実施形態1に係る半導体装置によれば、上記特許文献３のようにメタル層とシリコン基板の界面にアモルファスシリコン層が介在しないので、裏面電極の接触抵抗値を均一にできる。
【００５１】
さらに、本実施形態１に係る半導体装置によれば、シリコン基板の基板温度が１２０℃以下の温度で裏面電極を形成するので、裏面電極の収縮による反りを大幅に改善することができる。しかも、裏面電極７のうちＰ型のシリコン基板２と当接する第１金属層７１として、仕事関数が４．５ｅＶ以上のものを用い、シリコン単結晶面に接合しているので、低オン抵抗を実現することができる。
【００５２】
［実施形態２］
次に、上記実施形態１とは異なる半導体装置の一例について説明する。なお、以降の説明において、前述の実施形態や先行例と同一の要素部材には同一の符号を付し、適宜その説明を省略する。
【００５３】
上記実施形態１では、Ｐ型のシリコン基板に対して仕事関数が４．５ｅＶ以上の金属層を当接する例を示した。しかし、上記実施形態１に限られず、低不純物濃度のＰ型のシリコン基板やＮ型のシリコン基板にイオン注入などで高濃度不純物領域を形成した半導体装置に対しても適用可能である。図３Ｂに、Ｐ型のシリコン基板の単結晶面に、イオン注入などで高濃度不純物領域を設け、その単結晶面上に裏面電極を成膜した時のエネルギー障壁φＢを示す。高濃度不純物領域を設けることにより、空乏層を極めて薄くして、トンネル効果でオーミック接合を実現することが可能となる。従って、高濃度不純物領域を設けることにより、良好なオン抵抗値が得られる。つまり、仕事関数が４．５ｅＶ以上の金属層と当接する面が不純物濃度の高いＰ型のシリコン単結晶面であれば良く、インゴット引き上げのときにＰ型の不純物が高濃度にドープされた場合でも、シリコン基板に対してイオン注入などでＰ型の不純物が高濃度にドープされた場合でも良い。
【００５４】
シリコン基板に対してＰ型不純物をイオン注入した場合は、レーザーアニールを行って不純物を活性化し、例えばＰ型不純物濃度が最終的に５×１０１８〜５×１０２０ｃｍ−３となったＰ型不純物拡散層を形成する。その後、Ｐ型不純物拡散層の表面をウエットエッチングして、Ｐ型不純物拡散層の単結晶面を出し、仕事関数が４．５ｅＶ以上の金属層を１２０℃以下の温度で成膜する。ここで大事なのは、シリコン基板の裏面に金属層を成膜する際及び成膜した後で、金属層がシリコン基板と合金化してしまうような高温に晒さないことである。シリコン基板の裏面に金属層が形成されていなければ、シリコン−メタル合金層は形成され得ないので、不純物活性化のための熱処理を行っても問題はない。但し、シリコン基板の表面側に形成された素子に影響が及ばないように、レーザーアニールとすることが好ましい。
【００５５】
Ｐ型不純物拡散層の濃度範囲について補足すると、仕事関数が４．５ｅＶ以上の金属層との接触抵抗をより良好に保つ観点からは、濃度を５×１０１８ｃｍ−３以上とすることが好ましい。また、単結晶面を歩留まり高く良好に得る観点からは、Ｐ型不純物濃度が５×１０２０ｃｍ−３以下とすることが好ましい。
【００５６】
図４は、本実施形態２に係る半導体装置１ｂの要部拡大断面図である。半導体装置１ｂは、上記実施形態１に係る縦型のＭＯＳＦＥＴに対し、イオン注入及びレーザーアニールによるＰ型不純物拡散層９を適用した例である。
【００５７】
半導体装置１ｂは、図１に示したＰ−型ドリフト領域３１がＰ−型シリコン基板２ｂに置き換えられ、Ｐ−型シリコン基板（Ｐ−型ドリフト領域）２ｂの裏面にイオン注入及びレーザーアニールにてＰ型不純物拡散層９が形成されている。そして、Ｐ型不純物拡散層９の表面をウエットエッチングして単結晶面を出し、これに仕事関数が４．５ｅＶ以上の第１金属層（例えばＮｉ層）と第２金属層７２（例えばＡｇ層）を１２０℃以下で成膜し、裏面電極７を形成することにより得ることができる。
【００５８】
本実施形態２によれば、シリコン基板の裏面側に形成されたＰ型不純物拡散層９をウエットエッチングすることによりシリコン単結晶面を露出させ、そこに仕事関数が４．５ｅＶ以上の裏面電極が当接するように形成しているので、上記実施形態１と同様の効果が得られる。
【００５９】
［実施形態３］
図５は、本実施形態３に係る半導体装置１ｃの要部拡大断面図である。半導体装置１ｃは、図８に示した縦型ＩＧＢＴに本発明の裏面電極７を適用した例である。半導体装置１ｃは、Ｎ型シリコン基板で形成されたＮ型ベース層１０２の裏面側に、例えばイオン注入及びレーザーアニールを用いてＰ型不純物拡散層として機能するＰ型エミッタ層１０１を形成し、この表面をウエットエッチングして単結晶面を出し、これに仕事関数が４．５ｅＶ以上の第１金属層（例えばＮｉ層）と第２金属層７２（例えばＡｇ層）が１２０℃以下で成膜され、裏面電極７が形成されている例である。もし、耐圧などの制約から、Ｐ型エミッタ層１０１全体の不純物濃度を高くできない場合は、Ｐ型エミッタ層１０１の裏面の表層に、イオン注入及びレーザーアニールにて高不純物濃度のＰ型不純物拡散層（図示せず）を形成すればよい。
【００６０】
本実施形態３によれば、シリコン基板の裏面側に形成されたＰ型不純物拡散層であるＰ型エミッタ層１０１をウエットエッチングすることによりシリコン単結晶面を露出させ、そこに仕事関数が４．５ｅＶ以上の裏面電極が当接するように形成しているので、上記実施形態１と同様の効果が得られる。
【００６１】
なお、上記実施形態１〜３においては、第１金属層としてＮｉ，第２金属層としてＡｇの例を挙げたが、一例であって、本発明の趣旨を逸脱しない範囲で種々の金属層とすることができる。第１金属層−第２金属層の好適な組み合わせとしては、Ｃｒ−Ａｇ，Ｃｒ−Ａｕ、Ｎｉ−Ａｕ，Ｐｔ−Ａｇ，Ｐｔ−Ａｕ、Ａｕ−Ａｇ等を挙げることができる。
【００６２】
また、上記実施形態１〜３においては、裏面電極として第１金属層と第２金属層の２層構造からなる例を述べたが、裏面電極は、１層のみでも、３層以上積層されたものであってもよい。１層のみの積層により、Ｐ型のシリコン基板２と半田等の接合部材との密着性を両立できる場合には、図６の半導体装置１ａに示すように、裏面電極７ａとして第１金属層７１ａのみを設ければよい。第１金属層７１ａの好適な例として、Ａｕを挙げることができる。Ｐ型のシリコン基板と当接する第１金属層と、最表面に配置される半田等の接合部材と当接する金属層の接合が良好でない場合には、前述したように、その間に複数層の金属層を配設することができる。
【００６３】
また、上記実施形態１〜３においては、半導体装置の例としてトレンチゲート構造のパワーＭＯＳＦＥＴや縦型ＩＧＢＴの例を挙げたが、これに限定されるものではなく、ダイオード等をはじめとする各種デバイスに好適に適用することができる。換言すると、Ｐ型不純物拡散層の表面側に表面電極、裏面側に裏面電極を有し、これらの表面電極と裏面電極の間に電流を流すように構成された縦型の半導体素子を備える半導体装置に広く本発明を適用することができる。
【００６４】
＜実施例＞
以下、本発明を具体的実施例により更に詳細に説明する。但し、本発明は、以下の実施例に何ら限定されるものではない。
【００６５】
（実施例１）  
Ｐ型不純物拡散層として機能するＰ型のシリコン基板（Ｐ型シリコンウェハ）を用意する。Ｐ型のシリコン基板の抵抗は、４ｍΩ・ｃｍのものを用いた（比較例においても同様の基板を用いた）。次いで、Ｐ型のシリコン基板の表面側に、図１に示すようなゲートトレンチ構造を有する半導体素子を形成した。その後、Ｐ型のシリコン基板の裏面をウエットエッチング処理することにより、単結晶面を露出させた。ウエットエッチングの際のエッチャントとしてフッ酸、硝酸、硫酸、リン酸の混合液を用いた。その後、Ｐ型のシリコン基板の裏面に、第１金属層としてＮｉを低温スパッタ法により成膜した。次いで、第２金属層としてＡｇを低温スパッタ法により成膜した。低温スパッタの際のＰ型のシリコン基板の温度は、８０℃とした。上記工程を経て、Ｎｉからなる第１金属層、Ａｇからなる第２金属層からなる２層構造の裏面電極を形成した。
【００６６】
（比較例１）  
実施例１と同様のＰ型のシリコン基板（Ｐ型シリコンウェハ）を用意し、Ｐ型のシリコン基板の表面側に、図１に示すようなゲートトレンチ構造を有する半導体素子を形成した。その後、Ｐ型のシリコン基板の裏面側についてウエットエッチング処理を行わずに、Ｐ型のシリコン基板の裏面に、蒸着法によりＴｉ層，Ｎｉ層，Ａｇ層をこの順に連続成膜した。これらの膜を成膜後、窒素雰囲気下、４００℃の熱処理を行い、Ｎｉ−シリコン合金層を形成した。
【００６７】
（比較例２）  
裏面電極として機能する裏面電極として、Ｎｉ層、Ａｇ層の代わりにＴｉ層、Ｎｉ層、Ａｇ層をこの順に形成した以外は、上記実施例１と同様の方法でサンプルを作製した。
【００６８】
（比較例３）  
裏面電極として機能する裏面電極として、Ｎｉ層、Ａｇ層の代わりにＡｌ層、Ｔｉ層、Ｎｉ層、Ａｇ層をこの順に形成した以外は、上記実施例１と同様の方法でサンプルを作製した。
【００６９】
実施例１、比較例１〜３の各サンプルについて、オン抵抗値を測定した。オン抵抗値の測定は、ゲート−ソース間電圧ＶＧＳ＝−１０Ｖ，ドレイン電流ＩＤ＝−２０Ａの条件下で行った。図７に実施例１のサンプルについてオン抵抗値の度数分布図を示す。図７中の横軸はオン抵抗値（ｍΩ）を示し、縦軸は、横軸のオン抵抗値（ｍΩ）の範囲内の度数を示す。同様に、図１１に比較例１に係るオン抵抗値の度数分布図を、図１２に比較例２に係るオン抵抗値の度数分布図を、図１３に比較例３に係るオン抵抗値の度数分布図を示す。各サンプルについて、凡そ１５０サンプル作製し、オン抵抗値を測定した。
【００７０】
実施例１（図７）、比較例１（図１１）、比較例２（図１２）、比較例３（図１３）を比較すると、蒸着、加熱処理工程を経た比較例１（図１１）はオン抵抗値が低く、ばらつきも小さいことが分かる。一方、実施例１（図７）のサンプルは、比較例１（図１１）のサンプルと同等かそれ以下の良好なオン抵抗値を示すことがわかる。比較例２（図１２）と比較例３（図１３）は、オン抵抗値が実施例１（図７）及び比較例１（図１１）よりも高くなっている。比較例２（図１２）と比較例３（図１３）を比較すると、仕事関数のより大きなＡｌを第１金属層とした比較例３のサンプルの方が、オン抵抗値が良好であることがわかる。
【符号の説明】
【００７１】
１      半導体装置
２      シリコン基板
３      半導体層
４      トレンチ
５      ゲート電極
６      表面電極
７      裏面電極
８      層間絶縁膜
９      Ｐ型不純物拡散層
３１    Ｐ−型ドリフト領域
３２    Ｎ型ボディ領域
３３    Ｐ＋型ソース領域
４１    底部埋め込み絶縁層
４２    ゲート絶縁膜
７１    第１金属層
７２    第２金属層
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
2011151350.tif 000015
【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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