(57)【要約】【課題】ラッチ回路において出力論理が確定するまでの遅延時間を短縮する技術を提供する。【解決手段】一対のデータ入力端子間の電圧に基づいて正電源端子に接続された第１抵抗からの電流と正電源端子に接続された第２抵抗からの電流とを制御する第１差動ペアと、第１差動ペアによる制御の結果に基づいて第１抵抗からの電流と第２抵抗からの電流とを制御する第２差動ペアと、一対のクロック入力端子間の電圧に基づいて第１差動ペア及び第２差動ペアのいずれかにバイアス電流を流す第３差動ペアと、正負の電圧を含む所定範囲に対し、一対のラッチ出力端子間の電圧が所定範囲内にある場合のバイアス電流が一対のラッチ出力端子間の電圧が所定範囲外にある場合のバイアス電流より大きくなるように、バイアス電流を発生するバイアス電流発生部とを備えるラッチ回路である。【選択図】図１
2011188458.tif 000002
【特許請求の範囲】
【請求項１】
一対のデータ入力端子と一対のクロック入力端子と一対のラッチ出力端子と正電源端子と負電源端子とを有するラッチ回路であって、
前記一対のデータ入力端子間の電圧に基づいて前記正電源端子に接続された第１抵抗からの電流と前記正電源端子に接続された第２抵抗からの電流とを制御する、トランジスタの第１差動ペアと、
前記第１差動ペアによる制御の結果に基づいて前記第１抵抗からの電流と前記第２抵抗からの電流とを制御する、トランジスタの第２差動ペアと、
前記一対のクロック入力端子間の電圧に基づいて前記第１差動ペア及び前記第２差動ペアのいずれかにバイアス電流を流す、トランジスタの第３差動ペアと、
正負の電圧を含む所定範囲に対し、前記一対のラッチ出力端子間の電圧が前記所定範囲内にある場合の前記バイアス電流が前記一対のラッチ出力端子間の電圧が前記所定範囲外にある場合の前記バイアス電流より大きくなるように、前記バイアス電流を発生するバイアス電流発生部と
を備えるラッチ回路。
【請求項２】
前記ラッチ回路は更に、
前記第１抵抗を流れる電流に基づいて前記一対のラッチ出力端子の一方の電位を与える第１エミッタフォロワ回路と、
前記第２抵抗を流れる電流に基づいて前記一対のラッチ出力端子の他方の電位を与える第２エミッタフォロワ回路と、
前記第１エミッタフォロワ回路に流れる電流を流す第１定電流源と、
前記第２エミッタフォロワ回路に流れる電流を流す第２定電流源と
を備え、
前記バイアス電流発生部は、
前記一対のラッチ出力端子の一方と前記第１定電流源との間に接続される第１レベルシフト回路と、
前記第１レベルシフト回路と前記第１定電流源との間に接続される第３抵抗と、
前記一対のラッチ出力端子の他方と前記第２定電流源との間に接続される第２レベルシフト回路と、
前記第２レベルシフト回路と前記第２定電流源との間に接続される第４抵抗と、
前記第３抵抗を流れる電流と前記第４抵抗を流れる電流とに基づいて前記バイアス電流を制御する電流制御部と
を有する、
請求項１に記載のラッチ回路。
【請求項３】
前記バイアス電流発生部は更に、
所定量の電流を流す第３定電流源と、
前記所定量の電流を流す第４定電流源と
を有し、
前記電流制御部は、
前記第３抵抗の正側端子の電位と前記第４抵抗の負側端子の電位とに基づいて、前記第３差動ペア及び前記正電源のいずれかから前記第３定電流源へ電流を流す第１電流制御回路と、
前記第３抵抗の負側端子の電位と前記第４抵抗の正側端子の電位とに基づいて、前記第３差動ペア及び前記正電源のいずれかから前記第４定電流源へ電流を流す第２電流制御回路と
を有し、
前記第２差動ペアは前記一対のラッチ出力端子間の電圧に基づいて、前記第１抵抗及び
前記第２抵抗のいずれかから前記第３差動ペアへ電流を流す、
請求項２に記載のラッチ回路。
【請求項４】
前記バイアス電流発生部は更に、
所定量の電流を流す第３定電流源と、
前記所定量の電流を流す第４定電流源と
を有し、
前記電流制御部は、
前記第３抵抗の正側端子の電位と前記第４抵抗の負側端子の電位とに基づいて、前記第３差動ペア及び前記正電源のいずれかから前記第３定電流源へ電流を流す第１電流制御回路と、
前記第３抵抗の負側端子の電位と前記第４抵抗の正側端子の電位とに基づいて、前記第３差動ペア及び前記正電源のいずれかから前記第４定電流源へ電流を流す第２電流制御回路と
を有し、
前記第２差動ペアの一方のトランジスタは、前記第２抵抗を流れる電流に基づいて前記第１抵抗から前記第３差動ペアへの電流を制御し、
前記第２差動ペアの他方のトランジスタは、前記第１抵抗を流れる電流に基づいて前記第２抵抗から前記第３差動ペアへの電流を制御する、
請求項２に記載のラッチ回路。
【請求項５】
前記バイアス電流発生部は更に、
所定量の電流を流す第３定電流源と、
前記所定量の電流を流す第４定電流源と
を有し、
前記電流制御部は、
前記第３抵抗の正側端子の電位と前記第４抵抗の負側端子の電位とに基づいて、前記第１エミッタフォロワ回路及び前記第２エミッタフォロワ回路と前記第３差動ペアとのいずれかから前記第３定電流源へ電流を流す第３電流制御回路と、
前記第３抵抗の負側端子の電位と前記第４抵抗の正側端子の電位とに基づいて、前記第１エミッタフォロワ回路及び前記第２エミッタフォロワ回路と前記第３差動ペアとのいずれかから前記第４定電流源へ電流を流す第４電流制御回路と
を有し、
前記第２差動ペアは前記一対のラッチ出力端子間の電圧に基づいて、前記第１抵抗及び前記第２抵抗のいずれかから前記第３差動ペアへ電流を流す、
請求項２に記載のラッチ回路。
【請求項６】
前記バイアス電流発生部は更に、
前記正電源から所定量の電流を流す第５定電流源と、
前記正電源から前記所定量の電流を流す第６定電流源と
前記所定量の２倍の電流を流す第７定電流源と、
を有し、
前記電流制御部は、
前記第３抵抗の正側端子の電位と前記第４抵抗の負側端子の電位とに基づいて、前記第３差動ペア及び前記第５定電流源のいずれかから前記第７定電流源へ電流を流す第５電流制御回路と、
前記第３抵抗の負側端子の電位と前記第４抵抗の正側端子の電位とに基づいて、前記第３差動ペア及び前記第６定電流源のいずれかから前記第７定電流源へ電流を流す第６電流制御回路と
を有し、
前記第２差動ペアは前記一対のラッチ出力端子間の電圧に基づいて、前記第１抵抗及び前記第２抵抗のいずれかから前記第３差動ペアへ電流を流す、
請求項２に記載のラッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路に関する。
【背景技術】
【０００２】
図７は、ラッチ回路の構成の一例を示す回路図である（例えば、非特許文献１）。この図に示されたラッチ回路２００は、ＮＰＮトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８と、定電流源Ｓ１，Ｓ２，Ｓ３と、抵抗Ｒ１，Ｒ２と、正電源ｖｃｃ及び負電源ｖｅｅと、データ入力の正側端子ｉｎｐ及び負側端子ｉｎｎと、クロック入力の正側端子ｃｉｎｐ及び負側端子ｃｉｎｎと、ラッチ出力の正側端子ｏｕｔｐ及び負側端子ｏｕｔｎとを有する。
【０００３】
ｖｃｃは、Ｒ１を介してＱ１のコレクタとＱ３のコレクタとＱ８のベースに接続され、Ｒ２を介してＱ２のコレクタとＱ４のコレクタとＱ７のベースに接続される。更にｖｃｃは、Ｑ７のコレクタとＱ８のコレクタに接続される。ｉｎｐはＱ１のベースに接続され、ｉｎｎはＱ２のベースに接続される。ｏｕｔｐはＱ７のエミッタとＱ３のベースとＳ１の正側端子に接続され、ｏｕｔｎはＱ８のエミッタとＱ４のベースとＳ２の正側端子に接続される。Ｑ１のエミッタとＱ２のエミッタはＱ５のコレクタに接続される。Ｑ３のエミッタとＱ４のエミッタはＱ６のコレクタに接続される。ｃｉｎｐはＱ５のベースに接続され、ｃｉｎｎはＱ６のベースに接続される。Ｑ５のエミッタとＱ６のエミッタはＳ３の正側端子に接続される。Ｓ１の負側端子とＳ２の負側端子とＳ３の負側端子は、ｖｅｅに接続される。Ｑ７，Ｑ８は、エミッタフォロワトランジスタである。ここで、Ｑ７のベースをノードｎｐ、Ｑ８のベースをノードｎｎとする。Ｑ７，Ｑ８はｎｐ，ｎｎの電位に基づいてラッチ出力ｏｕｔｐ，ｏｕｔｎに接続される負荷を駆動する。
【０００４】
クロック入力電圧Ｖｃ（＝Ｖｃｉｎｐ−Ｖｃｉｎｎ）がＨｉｇｈレベルである場合、即ちＶｃが判定しきい値以上である場合は、データを取り込む状態であり、以下スルーモードと呼ばれる。次にクロック入力電圧がＨｉｇｈレベルからＬｏｗレベルに遷移した場合は、データを保持する状態であり、以下ラッチモードと呼ばれる。スルーモードにおいて、第１差動ペアであるＱ１，Ｑ２は、データ入力端子間の電圧に基づいてＲ１からの電流とＲ２からの電流とを制御する。つまりラッチモードにおいて、第２差動ペアであるＱ３，Ｑ４は、第１差動ペアによる制御の結果に基づいてＲ１からの電流とＲ２からの電流とを制御する。第３差動ペアであるＱ５，Ｑ６は、クロック入力端子間の電圧に基づいて第１差動ペア及び第２差動ペアのいずれかにバイアス電流を流し、スルーモードとラッチモードを切り替える。
【０００５】
まずスルーモードについて説明する。この場合、モードの切り替えのためのＱ５がＯｎ、Ｑ６がＯｆｆとなり、Ｑ１，Ｑ２側にバイアス電流が供給される。ラッチ出力には、データ入力電圧Ｖｄ（＝Ｖｉｎｐ−Ｖｉｎｎ）に従ったラッチ出力電圧Ｖｏｕｔ（＝Ｖｏｕｔｐ−Ｖｏｕｔｎ）が発生する。
【０００６】
次にラッチモードについて説明する。この場合、モードの切り替えのためのＱ５がＯｆｆ、Ｑ６がＯｎとなり、バイアス電流はＱ３，Ｑ４側に供給され、正帰還動作に移行する。ラッチ出力電圧は、ラッチモードに移行した時点の出力電圧である初期電圧Ｖ０の符号に従い、最終的な出力振幅Ｖｒまで到達する。
【０００７】
ラッチモードにおける出力電圧Ｖｏｕｔは、初期電圧をＶ０、ラッチの時定数をτｌ、時刻をｔとすると、次の（１）式及び（２）式により表される。
【０００８】
Ｖｏｕｔ  ＝  Ｖ０・ｅｘｐ（ｔ／τｌ）          …（１）
τｌ  ＝  Ｃｐ／Ｇｍ                            …（２）
【０００９】
ここでＣｐはノードｎｐおよびｎｎの寄生容量、Ｇｍは差動ペアＱ３，Ｑ４のＧｍ（＝Ｉ／（２・ＶＴ））である。また、Ｖ０はスルーモードのゲインをＧとすると、次の（３）式で表される。
【００１０】
Ｖ０  ＝  Ｇ・Ｖｄ  ＝  Ｖｒ・Ｖｄ／（２・ＶＴ）    …（３）
【００１１】
ここで、Ｖｒはラッチ出力電圧の所望の振幅である出力振幅（＝Ｉ・Ｒ），ＲはＲ１，Ｒ２の抵抗値である。（１）式と（２）式と（３）式により、出力遷移時間Ｔｐｄは次の（４）式のようになる。
【００１２】
Ｔｐｄ  ＝  τｌ・ｌｎ（Ｖｏｕｔ／Ｖ０）
＝  ２・Ｃｐ・ＶＴ／Ｉ・ｌｎ｛２・Ｖｏｕｔ・ＶＴ／（Ｉ・Ｒ・Ｖｄ）｝          …（４）
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】David Johns，Ken Martin著，"Analog Integrated Circuit Design"，（米国），Wiley，１９９６年１１月１５日，３１７頁〜３３０頁
【発明の概要】
【発明が解決しようとする課題】
【００１４】
前述の（４）式より、Ｖｄが小さいほど、Ｔｐｄが大きくなる。しかし、ラッチ回路２００を用いる実際のアプリケーションでは、決められた最小の入力電圧において、一定時間内に出力論理が確定することが必要となる。特に、高速なアプリケーションの場合、出力論理が確定するまでの遅延時間を示すＴｐｄを極力小さくすることが求められる。
【００１５】
（４）式によれば、Ｔｐｄを小さくするためには、バイアス電流Ｉを増やせば良いことがわかる。しかし、ただ電流を増やすだけでは、出力振幅Ｖｒ（＝Ｉ・Ｒ）も増えてしまい、出力回路のドライブ能力を向上させることにより電流を増加させることが必要になる、ノイズが増加する、後段の回路の動作点の制約が大きくなる、などの弊害が生じる。この問題に対し、Ｔｐｄを小さくするために、出力振幅を変えずに（Ｉ・Ｒを一定に保ち）バイアス電流を増やす、即ち抵抗値を小さくする改善方法が知られている。
【００１６】
（４）式によれば前述の改善方法は、Ｔｐｄを減少させる効果はあるものの、出力振幅（＝Ｉ・Ｒ）を一定としているため、バイアス電流を増やすことによる効果は限定される。
【００１７】
本発明は、上述した問題点を解決するためになされたものであり、ラッチ回路において出力論理が確定するまでの遅延時間を短縮する技術を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決するため、本発明の一態様は、一対のデータ入力端子と一対のクロック入力端子と一対のラッチ出力端子と正電源端子と負電源端子とを有するラッチ回路であって、前記一対のデータ入力端子間の電圧に基づいて前記正電源端子に接続された第１抵抗からの電流と前記正電源端子に接続された第２抵抗からの電流とを制御する、トランジスタの第１差動ペアと、前記第１差動ペアによる制御の結果に基づいて前記第１抵抗か
らの電流と前記第２抵抗からの電流とを制御する、トランジスタの第２差動ペアと、前記一対のクロック入力端子間の電圧に基づいて前記第１差動ペア及び前記第２差動ペアのいずれかにバイアス電流を流す、トランジスタの第３差動ペアと、正負の電圧を含む所定範囲に対し、前記一対のラッチ出力端子間の電圧が前記所定範囲内にある場合の前記バイアス電流が前記一対のラッチ出力端子間の電圧が前記所定範囲外にある場合の前記バイアス電流より大きくなるように、前記バイアス電流を発生するバイアス電流発生部とを備えるラッチ回路である。
【発明の効果】
【００１９】
本発明によれば、ラッチ回路において出力論理が確定するまでの遅延時間を短縮することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１のラッチ回路の構成を示す回路図である。
【図２】ラッチ出力電圧とバイアス電流発生部の出力電流との関係を示すグラフである。
【図３】実施の形態２のラッチ回路の構成を示す回路図である。
【図４】実施の形態３のラッチ回路の構成を示す回路図である。
【図５】実施の形態４のラッチ回路の構成を示す回路図である。
【図６】実施の形態５のラッチ回路の構成を示す回路図である。
【図７】ラッチ回路の構成の一例を示す回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００２２】
＜実施の形態１＞
図１は、実施の形態１のラッチ回路の構成を示す回路図である。この図に示されたラッチ回路１００ａは本発明の適用例である。ラッチ回路１００ａにおいて、ラッチ回路２００の構成要素と同一符号は同一の構成要素と同一又は相当物を示している。ラッチ回路１００ａは、ラッチ回路２００における定電流源Ｓ３の代わりにバイアス電流発生部１０ａを有する。バイアス電流発生部１０ａは、正側端子Ｂｐ１，Ｂｐ２，Ｂｐ３と負側端子Ｂｎ１，Ｂｎ２，Ｂｎ３とを有する。Ｂｐ１はｏｕｔｐに接続され、Ｂｎ１はＳ１の正側端子に接続される。Ｂｐ２はｏｕｔｎに接続され、Ｂｎ２はＳ２の正側端子に接続される。Ｂｐ３はＱ５のエミッタとＱ６のエミッタに接続され、Ｂｎ３はｖｅｅに接続される。ここで、Ｂｐ３及びＢｎ３を流れる電流をバイアス電流Ｉとする。
【００２３】
バイアス電流発生部１０ａの動作について説明する。図２は、ラッチ出力電圧とバイアス電流発生部の出力電流との関係を示すグラフである。バイアス電流発生部１０ａによれば、ラッチ出力電圧Ｖｏｕｔに従いバイアス電流出力Ｉが変化する。ＶｏｕｔとＩの関係は、次式で表される。
【００２４】
Ｖｏｕｔ＜−Ｖｘ  のとき、Ｉ＝Ｉ１
−Ｖｘ≦Ｖｏｕｔ  ≦  ＋Ｖｘのとき、Ｉ＝Ｉ１＋ΔＩ
Ｖｏｕｔ＞＋Ｖｘ  のとき、Ｉ＝Ｉ１
【００２５】
ここで、Ｖｏｕｔの絶対値に対するしきい値をＶｘとする。つまり、バイアス電流発生部１０ａはＶｏｕｔがゼロ付近のときにＩを増加させるように動作する。即ち０［Ｖ］を含む（正負を含む）電圧の所定範囲（−Ｖｘ以上且つ＋Ｖｘ以下）に対し、バイアス電流発生部１０ａは、ラッチ出力端子間の電圧が所定範囲内にある場合のバイアス電流が前記ラッチ出力端子間の電圧が所定範囲外にある場合のバイアス電流より大きくなるように、
バイアス電流を発生する。
【００２６】
前述のように（４）式によればラッチ回路２００は、ラッチ出力電圧がゼロに近いほど遅延時間が大きくなる。ラッチ回路１００ａは、ラッチ出力電圧がゼロ付近のときにバイアス電流Ｉを増加させることで、遅延時間を短くすることができる。またラッチ回路１００ａは、ラッチ出力電圧がゼロ付近の場合にのみ電流を増加させ、それ以外の場合にもとの電流値とすることから、最終的な出力振幅は変わらない。また出力振幅（＝Ｉ・Ｒ）を一定にするために電流値の増加にあわせて抵抗値を下げる改善方法と比較すると、ラッチ回路１００ａはバイアス電流増加の効果が大きくなる。
【００２７】
Ｖｘは例えば、Ｖｏｕｔの論理の判定しきい値に基づいて決定される。ΔＩは例えば、ＴｐｄとＶｏｕｔに基づいて決定される。ΔＩを大きくしていくとＴｐｄは短くなるが、Ｖｏｕｔのオーバーシュートが発生するようになる。そこで、ΔＩはＴｐｄとＶｏｕｔの条件を満たすように決定される。
【００２８】
＜実施の形態２＞
図３は、実施の形態２のラッチ回路の構成を示す回路図である。この図に示されたラッチ回路１００ｂはラッチ回路１００ａの変形例である。ラッチ回路１００ｂにおいて、ラッチ回路１００ａの構成要素と同一符号は同一の構成要素と同一又は相当物を示している。ラッチ回路１００ｂは、ラッチ回路１００ａにおけるバイアス電流発生部１０ａの代わりにバイアス電流発生部１０ｂを有する。バイアス電流発生部１０ｂはバイアス電流発生部１０ａの端子に加えて更に、正側端子Ｂｐ４と負側端子Ｂｎ４を有する。Ｂｐ４はｖｃｃに接続され、Ｂｎ４はｖｅｅに接続される。バイアス電流発生部１０ｂは更に、ＮＰＮトランジスタＱ９，Ｑ１０，Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６と、定電流源Ｓ５，Ｓ６と、抵抗Ｒ３，Ｒ４とを有する。Ｓ５，Ｓ６を流れる電流はＩ１（所定量）である。Ｑ１３〜Ｑ１６はＱ９〜Ｑ１２のＶＣＥ（コレクタ−エミッタ間電圧）を確保するためのレベルシフト回路である。Ｒ３，Ｒ４はＶｘを発生するための抵抗である。
【００２９】
Ｂｐ１はＱ１３のコレクタ及びベースに接続され、Ｑ１３のエミッタはＱ１５のコレクタ及びベースに接続される。Ｂｐ２はＱ１４のコレクタ及びベースに接続され、Ｑ１４のエミッタはＱ１６のコレクタ及びベースに接続される。Ｂｐ３は、Ｑ９のコレクタとＱ１２のコレクタに接続される。Ｂｐ４は、Ｑ１０のコレクタとＱ１１のコレクタに接続される。Ｑ１５のエミッタとＱ９のベースはＲ３の正側端子に接続される。Ｑ１６のエミッタとＱ１２のベースはＲ４の正側端子に接続される。Ｑ１１のベースとＲ３の負側端子はＢｎ１に接続される。Ｑ１０のベースとＲ４の負側端子はＢｎ２に接続される。Ｑ９のエミッタとＱ１０のエミッタはＳ５の正側端子に接続される。Ｑ１１のエミッタとＱ１２のエミッタはＳ６の正側端子に接続される。Ｓ５の負側端子はＢｎ３に接続される。Ｓ６の負側端子はＢｎ４に接続される。
【００３０】
Ｑ９〜Ｑ１２は以下のように動作する。
【００３１】
Ｖｏｕｔ＜−Ｖｘのとき、Ｑ９，Ｑ１１がｏｆｆ、Ｑ１０，Ｑ１２がｏｎとなりＩ＝Ｉ１になる。
−Ｖｘ≦Ｖｏｕｔ≦＋Ｖｘのとき、Ｑ９，Ｑ１２がｏｎ、Ｑ１０，Ｑ１１がｏｆｆとなりＩ＝２・Ｉ１になる。
Ｖｏｕｔ＞＋Ｖｘのとき、Ｑ９，Ｑ１１がｏｎ、Ｑ１０，Ｑ１２がｏｆｆとなりＩ＝Ｉ１になる。
【００３２】
＜実施の形態３＞
図４は、実施の形態３のラッチ回路の構成を示す回路図である。この図に示されたラッ
チ回路１００ｃはラッチ回路１００ｂの変形例である。ラッチ回路１００ｃにおいて、ラッチ回路１００ｂの構成要素と同一符号は同一の構成要素と同一又は相当物を示している。ラッチ回路１００ｃは、バイアス電流発生部１０ｂの代わりにバイアス電流発生部１０ｃを有する。バイアス電流発生部１０ｃは、トランジスタＱ１５，Ｑ１６を持たない。
【００３３】
Ｑ１３のエミッタとＱ９のベースはＲ３の正側端子に接続される。Ｑ１４のエミッタとＱ１２のベースはＲ４の正側端子に接続される。Ｑ３のベースはｎｐに接続され、Ｑ４のベースｎｎに接続される。
【００３４】
Ｑ９〜Ｑ１２の動作はラッチ回路１００ｂと同様である。
【００３５】
Ｖｏｕｔ＜−Ｖｘのとき、Ｑ９，Ｑ１１がｏｆｆ、Ｑ１０，Ｑ１２がｏｎとなりＩ＝Ｉ１になる。
−Ｖｘ≦Ｖｏｕｔ≦＋Ｖｘのとき、Ｑ９，Ｑ１２がｏｎ，Ｑ１０，Ｑ１１がｏｆｆとなりＩ＝２・Ｉ１になる。
Ｖｏｕｔ＞＋Ｖｘのとき、Ｑ９，Ｑ１１がｏｎ，Ｑ１０，Ｑ１２がｏｆｆとなりＩ＝Ｉ１になる。
【００３６】
ラッチ回路１００ｂと比較すると、ラッチ回路１００ｃは必要な電源電圧範囲がＶＢＥ（ベース−エミッタ間電圧）分小さくなる。
【００３７】
＜実施の形態４＞
図５は、実施の形態４のラッチ回路の構成を示す回路図である。この図に示されたラッチ回路１００ｅはラッチ回路１００ｂの変形例である。ラッチ回路１００ｅにおいて、ラッチ回路１００ｂの構成要素と同一符号は同一の構成要素と同一又は相当物を示している。ラッチ回路１００ｅは、バイアス電流発生部１０ｂの代わりにバイアス電流発生部１０ｅを有する。バイアス電流発生部１０ｅは、Ｂｐ４の代わりに正側端子Ｂｐ７，Ｂｐ８を有し、Ｑ１０の代わりにＮＰＮトランジスタＱ１０Ａ，Ｑ１０Ｂを有し、Ｑ１１の代わりにＮＰＮトランジスタＱ１１Ａ，Ｑ１１Ｂを有する。
【００３８】
Ｂｐ７はｏｕｔｐに接続され、Ｂｐ８はｏｕｔｎに接続される。Ｂｐ７は更に、Ｑ１０ＡのコレクタとＱ１１Ａのコレクタに接続される。Ｂｐ８は更に、Ｑ１０ＢのコレクタとＱ１１Ｂのコレクタに接続される。Ｑ９のエミッタとＱ１０ＡのエミッタとＱ１０ＢのエミッタはＳ５の正側端子に接続される。Ｑ１１ＡのエミッタとＱ１１ＢのエミッタとＱ１２のエミッタはＳ６の正側端子に接続される。Ｑ１０ＡのベースとＱ１０ＢのベースはＲ４の負側端子とＢｎ２に接続される。Ｑ１１ＡのベースとＱ１１ＢのベースはＲ３の負側端子とＢｎ１に接続される。
【００３９】
Ｑ１０Ａ，Ｑ１０Ｂ，Ｑ１１Ａ，Ｑ１１ＢのトランジスタサイズをＱ１０，Ｑ１１のトランジスタサイズの１／２とすることにより、Ｑ７，Ｑ８に等しい電流を供給する。
【００４０】
Ｑ９，Ｑ１０Ａ，Ｑ１０Ｂ，Ｑ１１Ａ，Ｑ１１Ｂ，Ｑ１２は以下のように動作する。
【００４１】
Ｖｏｕｔ＜−Ｖｘのとき、Ｑ９，Ｑ１１Ａ，Ｑ１１Ｂがｏｆｆ、Ｑ１０Ａ，Ｑ１０Ｂ，Ｑ１２がｏｎとなりＩ＝Ｉ１になる。
−Ｖｘ≦Ｖｏｕｔ≦＋Ｖｘのとき、Ｑ９，Ｑ１２がｏｎ、Ｑ１０Ａ，Ｑ１０Ｂ，Ｑ１１Ａ，Ｑ１１ＢがｏｆｆとなりＩ＝２・Ｉ１になる。
Ｖｏｕｔ＞＋Ｖｘのとき、Ｑ９，Ｑ１１Ａ，Ｑ１１Ｂがｏｎ、Ｑ１０Ａ，Ｑ１０Ｂ，Ｑ１２がｏｆｆとなりＩ＝Ｉ１になる。
【００４２】
Ｑ１０Ａ，Ｑ１０Ｂの出力電流は、エミッタフォロワトランジスタＱ７に供給される。Ｑ１１Ａ，Ｑ１１Ｂの出力電流は、エミッタフォロワトランジスタＱ８に供給される。これにより、エミッタフォロワ回路の負荷駆動能力が向上する。
【００４３】
＜実施の形態５＞
図６は、実施の形態５のラッチ回路の構成を示す回路図である。この図に示されたラッチ回路１００ｄはラッチ回路１００ｂの変形例である。ラッチ回路１００ｄにおいて、ラッチ回路１００ｂの構成要素と同一符号は同一の構成要素と同一又は相当物を示している。ラッチ回路１００ｄは新たに、定電流源Ｓ７，Ｓ８を有する。更にラッチ回路１００ｄは、バイアス電流発生部１０ｂの代わりにバイアス電流発生部１０ｄを有する。バイアス電流発生部１０ｄは、正側端子Ｂｐ４の代わりに正側端子Ｂｐ９，Ｂｐ１０を有する。更にバイアス電流発生部１０ｄは、トランジスタＱ１５，Ｑ１６を持たない。更にバイアス電流発生部１０ｄは、負側端子Ｂｎ４の代わりに負側端子Ｂｎ９を有する。更にバイアス電流発生部１０ｄは、Ｓ５，Ｓ６の代わりに定電流源Ｓ９を有する。更にバイアス電流発生部１０ｄは、ＮＰＮトランジスタＱ９，Ｑ１０，Ｑ１１，Ｑ１２の代わりにＰＮＰトランジスタＱ９Ｎ，Ｑ１０Ｎ，Ｑ１１Ｎ，Ｑ１２Ｎを有する。Ｂｎ９はｖｅｅに接続される。Ｓ７，Ｓ８を流れる電流はいずれもＩ１である。Ｓ９を流れる電流は２・Ｉ１である。
【００４４】
Ｓ７の正側端子はｖｃｃに接続され、Ｓ７の負側端子はＢｐ９に接続される。Ｓ８の正側端子はｖｃｃに接続され、Ｓ８の負側端子はＢｐ１０に接続される。Ｂｐ４はＱ９ＮのエミッタとＱ１０Ｎのエミッタに接続される。Ｂｐ５はＱ１１ＮのエミッタとＱ１２Ｎのエミッタに接続される。Ｑ１３のエミッタとＱ１０NのベースはＲ３の正側端子に接続される。Ｑ１４のエミッタとＱ１１ＮのベースはＲ４の正側端子に接続される。Ｒ３の負側端子はＱ１２ＮのベースとＢｎ１に接続される。Ｒ４の負側端子はＱ９ＮのベースとＢｎ２に接続される。Ｂｐ３とＱ１０ＮのコレクタとＱ１１ＮのコレクタはＳ９の正側端子に接続される。Ｓ９Ｎの負側端子はＢｎ３に接続される。Ｑ９ＮのコレクタとＱ１２ＮのコレクタはＢｎ９に接続される。
【００４５】
Ｑ９Ｎ〜Ｑ１２Ｎは以下のように動作する。
【００４６】
Ｖｏｕｔ＜−Ｖｘのとき、Ｑ９Ｎ，Ｑ１１Ｎがｏｆｆ、Ｑ１０Ｎ，Ｑ１２ＮがｏｎとなりＩ＝Ｉ１になる。
−Ｖｘ≦Ｖｏｕｔ≦＋Ｖｘのとき、Ｑ９Ｎ，Ｑ１２Ｎがｏｎ、Ｑ１０Ｎ，Ｑ１１ＮがｏｆｆとなりＩ＝２・Ｉ１になる。
Ｖｏｕｔ＞＋Ｖｘのとき、Ｑ９Ｎ，Ｑ１１Ｎがｏｎ、Ｑ１０Ｎ，Ｑ１２ＮがｏｆｆとなりＩ＝Ｉ１になる。
【００４７】
ラッチ回路１００ｂと比較すると、ラッチ回路１００ｄは必要な電源電圧範囲がＶＢＥ分小さくなる。
【００４８】
なお、前述の各実施の形態において、第１抵抗はＲ１に、第２抵抗はＲ２に、第１差動ペアはＱ１及びＱ２に、第２差動ペアはＱ３及びＱ４に、第３差動ペアはＱ５及びＱ６に対応する。また、第１エミッタフォロワ回路はＱ７に、第２エミッタフォロワ回路はＱ８に、第１定電流源はＳ１に、第２定電流源はＳ２に、第３定電流源はＳ５に、第４定電流源はＳ６に、第５定電流源はＳ７に、第６定電流源はＳ８に、第７定電流源はＳ９に、第１レベルシフト回路はＱ１３，Ｑ１５、又はＱ１３に、第２レベルシフト回路はＱ１４，Ｑ１６、又はＱ１４に、第３抵抗はＲ３に、第４抵抗はＲ４に、第１電流制御回路はＱ９，Ｑ１０に、第２電流制御回路はＱ１１，Ｑ１２に、第３電流制御回路はＱ９，Ｑ１０Ａ，Ｑ１０Ｂに、第４電流制御回路はＱ１１，Ｑ１２Ａ，Ｑ１２Ｂに、第５電流制御回路はＱ９Ｎ，Ｑ１０Ｎに、第６電流制御回路はＱ１１Ｎ，Ｑ１２Ｎに対応する。
【符号の説明】
【００４９】
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ  バイアス電流発生部
１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ  ラッチ回路
Ｑ９，Ｑ１０，Ｑ１０Ａ，Ｑ１０Ｂ，Ｑ１１，Ｑ１１Ａ，Ｑ１１Ｂ，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６  ＮＰＮトランジスタ
Ｑ９Ｎ，Ｑ１０Ｎ，Ｑ１１Ｎ，Ｑ１２Ｎ  ＰＮＰトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４  抵抗
Ｓ１，Ｓ２，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９  定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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