(57)【要約】【課題】相変化時にヒータ電極で消費されるエネルギーを低減して、相変化メモリ装置の低消費電力化を実現する。【解決手段】層間絶縁膜３０に、層間絶縁膜３０を貫通するヒータ電極３２を形成するステップと、ヒータ電極３２が形成された層間絶縁膜３０上に絶縁層４０ａ，４０ｂを形成するステップと、絶縁層４０ａ，４０ｂに、絶縁層４０ａ，４０ｂを貫通すると共に、ヒータ電極３２の上面の中央部を露出させるテーパ状のホール４２を形成するステップと、ホール４２が形成された絶縁層の一部４０ｂを除去して、絶縁層４０ｂを薄膜化するステップと、絶縁層４０ｂを薄膜化した後で、ホール４２を埋め込むように、絶縁層４０ａ上に相変化層４１を形成するステップと、を含んでいる。【選択図】図１
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【特許請求の範囲】
【請求項１】
層間絶縁膜に、該層間絶縁膜を貫通するヒータ電極を形成するステップと、
前記ヒータ電極が形成された前記層間絶縁膜上に絶縁層を形成するステップと、
前記絶縁層に、前記ヒータ電極の上面の中央部を露出させるテーパ状のホールを形成するステップと、
前記ホールが形成された前記絶縁層の一部を除去して、前記絶縁層を薄膜化するステップと、
前記絶縁層を薄膜化した後で、前記ホールを埋め込むように、前記絶縁層上に相変化層を形成するステップと、
を含むことを特徴とする相変化メモリ装置の製造方法。
【請求項２】
前記絶縁層を薄膜化するステップが、ウェットエッチングによって、前記絶縁層の一部を除去することを特徴とする、請求項１に記載の相変化メモリ装置の製造方法。
【請求項３】
前記絶縁層を薄膜化するステップの前に、前記ホール内にウェットエッチング保護膜を形成するステップをさらに含むことを特徴とする、請求項２に記載の相変化メモリ装置の製造方法。
【請求項４】
層間絶縁膜に、該層間絶縁膜を貫通するヒータ電極を形成するステップと、
前記ヒータ電極が形成された前記層間絶縁膜上に第１の絶縁膜を形成するステップと、
前記第１の絶縁膜上に、第２の絶縁膜を形成するステップと、
前記第１および第２の絶縁膜に、前記ヒータ電極の上面の中央部を露出させるテーパ状のホールを形成するステップと、
前記ホールが形成された前記第２の絶縁膜の少なくとも一部を除去するステップと、
前記第２の絶縁膜を除去した後で、前記ホールを埋め込むように、前記絶縁層上に相変化層を形成するステップと、
を含むことを特徴とする、相変化メモリ装置の製造方法。
【請求項５】
前記第２の絶縁膜の少なくとも一部を除去するステップが、ウェットエッチングによって、前記第２の絶縁膜の少なくとも一部を除去することを特徴とする、請求項４に記載の相変化メモリ装置の製造方法。
【請求項６】
前記第２の絶縁膜のエッチングレートが、前記第１の絶縁膜のエッチングレートよりも高いことを特徴とする、請求項５に記載の相変化メモリ装置の製造方法。
【請求項７】
前記第１の絶縁膜がシリコン窒化膜であり、前記第２の絶縁膜がシリコン酸化膜であることを特徴とする、請求項４から６のいずれか１項に記載の相変化メモリ装置の製造方法。
【請求項８】
前記ホールの内周面のテーパ角度が、前記ヒータ電極の外周面のテーパ角度よりも小さいことを特徴とする、請求項１から７のいずれか１項に記載の相変化メモリ装置の製造方法。
【請求項９】
前記ヒータ電極を形成するステップが、前記ヒータ電極の外周面に、該ヒータ電極よりも電気抵抗の高い材料からなる層を形成することを含むことを特徴とする、請求項１から８のいずれか１項に記載の相変化メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ装置の製造方法に関し、特に、ヒータ電極に電気的に接続された相変化層を有する相変化メモリ装置の製造方法に関する。
【背景技術】
【０００２】
相変化メモリ装置は、相変化層における結晶状態の変化によって電気抵抗が変化する現象を記憶情報に利用したものである。つまり、相変化メモリ装置は、非晶質相となった高抵抗時を記憶情報の“１”に対応させ、結晶相となった低抵抗時を“０”に対応させることで、デジタル情報を記憶することが可能となる。
【０００３】
この結晶状態の変化は、相変化層へ熱エネルギーを与えることで実現される。そのための方法として、電気抵抗の大きい金属材料からなるヒータ電極を電流経路上に配置して相変化層に接触させることで、ヒータ電極に電流が流れる際に発生する熱を相変化層に伝達る方法がとられている。
【０００４】
このような方法では、相変化メモリ装置の低消費電力化のために、ヒータ電極で発生する熱を効率良く相変化層に伝達させることが求められている。そのために、例えば特許文献１には、相変化層を折り曲げるようにしてヒータ電極上に設け、ヒータ電極上面の端部に接触させることで、相変化層とヒータ電極との接触面積を小さくする方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−０８０９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のように、相変化層がヒータ電極上面の端部に接触している場合、ヒータ電極の端部で発生した熱が相変化層へ伝達される。そのため、その熱は、相変化層だけでなく、ヒータ電極の周囲にある絶縁膜にも拡散し、ヒータ電極から相変化層への伝熱効率の低下を引き起こすことになる。したがって、相変化を実現させるためには、ヒータ電極に流す電流を増加させなければならないという問題が生じる。
【０００７】
このような観点から、相変化層とヒータ電極との接触は、ヒータ電極上面の端部ではなく、中央部近傍で行われることが望ましいが、上述の方法では、相変化層をヒータ電極上面の中央部で接触させようとすると、接触面積自体が大きくなってしまう。そのため、相変化層において、ヒータ電極からの熱を受けて結晶状態が変化する領域（相変化領域）が拡大し、相変化を完了させるために必要な熱量が増大することになる。
【０００８】
以上のことから、相変化メモリ装置の低消費電力化のためには、ヒータ電極と相変化層との上述の問題を解決して、相変化時にヒータ電極で消費されるエネルギーを低減することが求められている。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明の相変化メモリ装置の製造方法は、層間絶縁膜に、層間絶縁膜を貫通するヒータ電極を形成するステップと、ヒータ電極が形成された層間絶縁膜上に絶縁層を形成するステップと、絶縁層に、絶縁層を貫通すると共に、ヒータ電極の上面の中央部を露出させるテーパ状のホールを形成するステップと、ホールが形成された絶縁層の一部を除去して、絶縁層を薄膜化するステップと、絶縁層を薄膜化した後で、ホールを埋め込むように、絶縁層上に相変化層を形成するステップと、を含んでいる。
【００１０】
上述の製造方法では、相変化層は、ヒータ電極上の絶縁層を貫通すると共に、ヒータ電極の上面の中央部を露出させるテーパ状のホールを埋め込むように形成される。それにより、相変化層とヒータ電極との接続を、小さな接触面積で、かつヒータ電極の中央部で行うことができる。加えて、テーパ状のホールが形成された絶縁層を薄膜化することで、コンタクト上部における膜面に平行な方向の断面積をプロセス上の最小加工寸法より小さく形成することができ、相変化層の相変化領域の拡大を抑えることができる。
【発明の効果】
【００１１】
以上、本発明によれば、相変化時にヒータ電極で消費されるエネルギーを低減して、相変化メモリ装置の低消費電力化を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の相変化メモリ装置としてのＰＲＡＭの一実施形態を示す断面図である。
【図２】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の一実施形態を示すフローチャートである。
【図３】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の一実施形態を示す図である。
【図４】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の一実施形態を示す図である。
【図５】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の一実施形態を示す図である。
【図６】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の一実施形態を示す図である。
【図７】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の一実施形態を示す図である。
【図８】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の一実施形態を示す図である。
【図９】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の一実施形態を示す図である。
【図１０】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の一実施形態を示す図である。
【図１１】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の別の実施形態を示す図である。
【図１２】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の別の実施形態を示す図である。
【図１３】本発明の相変化メモリ装置としてのＰＲＡＭの製造方法の別の実施形態を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００１４】
本明細書では、製造される相変化メモリ装置として、スイッチング素子としてＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えたＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を例に挙げて説明する。なお、ＭＯＳ型トランジスタは公知であり、その詳細な構造や製造方法については説明を省略する。
【００１５】
まず、図１から図１０を参照して、本発明の一実施形態における相変化メモリ装置としてのＰＲＡＭの製造方法について説明する。
【００１６】
図１は、本実施形態の製造方法によって製造されるＰＲＡＭを示す断面図であり、ＭＯＳトランジスタが形成されたメモリセル領域について、半導体基板に垂直な方向の断面を示している。
【００１７】
本実施形態のＰＲＡＭ１は、スイッチング素子としてのＭＯＳトランジスタと、記憶素子としての相変化層４１とから構成されている。
【００１８】
ＭＯＳトランジスタは、シリコンからなる半導体基板１０の分離領域１１で囲まれた領域に形成され、拡散領域１２，１３と、表面を絶縁膜２１で覆われたゲート電極２２とを有している。ＭＯＳトランジスタの一方の拡散領域１２は、層間絶縁膜２０に設けられたコンタクトプラグ２３を介して配線３１に接続されており、もう一方の拡散領域１３は、層間絶縁膜２０に設けられたコンタクトプラグ２４を介してヒータ電極３２に接続されている。
【００１９】
ヒータ電極３２は、層間絶縁膜２０上に絶縁膜３３を介して形成された層間絶縁膜３０に設けられており、この層間絶縁膜３０上には、下層絶縁膜４０ａを介して相変化層４１が設けられている。相変化層４１は、下層絶縁膜４０ａに設けられたホール４２内に形成されたコンタクト４３を有しており、このコンタクト４３を介して、相変化層４１とヒータ電極３２とは電気的に接続されている。また、相変化層４１は、層間絶縁膜５０に設けられたコンタクトプラグ５１を介して、層間絶縁膜６０に設けられた配線６１に接続されている。
【００２０】
相変化層４１のコンタクト４３は、コンタクト４３が延びる方向に垂直な方向の断面積が上部から底部に向かって徐々に小さくなるテーパ形状を有している。そのため、相変化層４１は、小さな接触面積で、かつヒータ電極３２の上面の中央部でヒータ電極３２と接続することになる。これにより、ヒータ電極３２に流れる電流によってヒータ電極３２の中央部で発生した熱は、ヒータ電極３２の周辺部に発散することなく相変化層４１へ伝わることで、ヒータ電極３２から相変化層４１への伝熱効率を向上させることが可能となる。さらには、ホール４２内に形成されるコンタクト４３は、後述するように、その上部における膜面に平行な方向の断面積がプロセス上の最小加工寸法よりも小さくなるように形成されている。そのため、ヒータ電極３２からの熱によって相変化層４１の結晶状態が変化する領域（相変化領域）が拡大するのを抑制することで、ヒータ電極３２からの発熱を、相変化層４１の結晶状態を変化させるのに効率良く利用することが可能となる。以上により、相変化に必要な電流を小さくすることができ、ヒータ電極で消費されるエネルギーを低減することができる。こうして、ＰＲＡＭの低消費電力化を実現することが可能となる。
【００２１】
次に、図２から図１０を参照しながら、順を追って、本実施形態のＰＲＡＭの製造方法の各ステップについて説明する。
【００２２】
図２は、本実施形態のＰＲＡＭの製造方法を示すフローチャートであり、図３から図１０は、各ステップにおけるＰＲＡＭのメモリセル領域を示す、半導体基板に垂直な方向の断面図である。ここでは、上述したように、ＭＯＳトランジスタ部分の製造方法については説明を省略し、ＭＯＳトランジスタの形成後、ＰＲＡＭ（メモリセル領域）が完成するまでの各ステップについて詳細に説明する。
【００２３】
（ステップＳ１）ＭＯＳトランジスタ形成ステップ
このステップでは、ＭＯＳトランジスタを形成した後、図３に示すように、ＭＯＳトランジスタの拡散領域１２，１３に接続するコンタクトプラグ２３，２４を形成する。
【００２４】
絶縁膜２１で覆われたゲート電極２２を埋め込むように、厚さ８００ｎｍのヒ素リンケイ酸ガラスからなる層間絶縁膜２０を形成する。ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって層間絶縁膜２０の表面を平坦化した後、リソグラフィとドライエッチングによって、層間絶縁膜２０に、拡散領域１２，１３の表面を露出させるホール２５，２６を形成する。このホール２５，２６を埋め込むように、厚さ１５ｎｍのチタンと、厚さ１５ｎｍの窒化チタンと、厚さ１２０ｎｍのタングステンとを順次成膜し、ＣＭＰによって層間絶縁膜２０上の余剰なチタンと窒化チタンとタングステンとを除去することで、コンタクトプラグ２３，２４を形成する。
【００２５】
（ステップＳ２）ヒータ電極形成ステップ
このステップでは、図４に示すように、ＭＯＳトランジスタの拡散領域１３に接続するコンタクトプラグ２４上にヒータ電極３２を形成する。
【００２６】
層間絶縁膜２０上に、厚さ１０ｎｍのタングステンナイトライドと、厚さ４０ｎｍのタングステンと、厚さ１００ｎｍのＣＶＤ法によるシリコン窒化膜を順次成膜する。そして、リソグラフィとドライエッチングによって、一方のコンタクトプラグ２３に接続する配線３１のパターンを形成する。その後、ＣＶＤ法によって、厚さ２０ｎｍのシリコン窒化膜である絶縁膜３３を形成した後、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）−ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、厚さ３００ｎｍのシリコン酸化膜である層間絶縁膜３０を成膜する。
【００２７】
ＣＭＰによって層間絶縁膜３０の表面を平坦化した後、リソグラフィとドライエッチングによって、層間絶縁膜３０に、もう一方のコンタクトプラグ２４上面を露出させるホール３５を形成する。このホール３５の内壁に、厚さ６５ｎｍのシリコン窒化膜をＣＶＤ法によって成膜し、エッチバックによって、ホール３５の内周面をシリコン窒化膜で被覆して、サイドウォール３４を形成する。サイドウォール３４が形成されたホール３５内を窒化チタンで埋め込み、ＣＭＰで層間絶縁膜３０上の余剰な窒化チタンを除去することで、ヒータ電極３２が完成する。ヒータ電極３２の直径Ｘは６０ｎｍ程度であり、ヒータ電極３２の外周面の膜面に対する角度θは８９°程度である。
【００２８】
ここで、シリコン窒化膜からなるサイドウォールと窒化チタンからなるヒータ電極との間に、例えば窒化ケイ素チタン（厚さ１５ｎｍ）など、ヒータ電極よりも電気抵抗の高い材料を介在させることもできる。それにより、ヒータ電極３２の発熱効率を向上させることで、ヒータ電極３２へ供給する電流をさらに低減させることができる。
【００２９】
（ステップＳ３）絶縁層形成ステップ
このステップでは、ヒータ電極３２が形成された層間絶縁膜３０上に絶縁層４０を形成する。本実施形態では、後述する絶縁層薄膜化ステップにおけるエッチングプロセスの容易さから、図５に示すように、この絶縁層４０を、下層絶縁膜４０ａと上層絶縁膜４０ｂとからなる２層構造とする。
【００３０】
まず、ヒータ電極３２が形成された層間絶縁膜３０上に、厚さ５０ｎｍのシリコン窒化膜からなる下層絶縁膜（第１の絶縁膜）４０ａを低圧ＣＶＤ法によって形成する。このプロセスは、バッチ式縦型炉によって行われる。原料ガスとしてジクロロシランおよびアンモニアを用い、原料ガスの流量はそれぞれ１．２５ｃｍ3／ｓ（７５ｓｃｃｍ）、１２．５ｃｍ3／ｓ（７５０ｓｃｃｍ）であり、加熱温度および圧力は、それぞれ６３０℃および３００Ｐａである。
【００３１】
次に、この下層絶縁膜４０ａ上に、厚さ６５ｎｍのシリコン酸化膜からなる上層絶縁膜（第２の絶縁膜）４０ｂを低圧ＣＶＤ法によって形成する。このプロセスは、バッチ式縦型炉によって行われ、原料ガスの流量はそれぞれ、ＴＥＯＳ（テトラエトキシシラン）が４．１７ｃｍ3／ｓ（２５０ｓｃｃｍ）、酸素が３８．３ｃｍ3／ｓ（２３００ｓｃｃｍ）、ヘリウムが１１．７ｃｍ3／ｓ（７００ｓｃｃｍ）、アルゴンが５．０ｃｍ3／ｓ（２５０ｓｃｃｍ）である。また、加熱温度および圧力は、それぞれ３６０℃および４００Ｐａである。
【００３２】
（ステップＳ４）ホール形成ステップ
このステップでは、図６に示すように、下層絶縁膜４０ａと上層絶縁膜４０ｂとからなる絶縁層４０を貫通するホール４２を形成する。
【００３３】
まず、上層絶縁膜４０ｂ上にレジストを塗布し、ヒータ電極３２上にある上層絶縁膜４０ｂだけが露出するようにレジストを現像して、レジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクにして、平行平板ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）方式によってドライエッチングを行い、上層絶縁膜４０ｂおよび下層絶縁膜４０ａを貫通するホール４２を形成する。このエッチングプロセスの条件は、ソースパワーが３０００Ｗ、圧力が１５ｍＴｏｒｒ、ウェハ温度が６０℃であり、プロセスガスの流量はそれぞれ、ヘキサフルオロ−１，３−ブタジエンが０．３３ｃｍ3／ｓ（２０ｓｃｃｍ）、三フッ化メタンが０．８３ｃｍ3／ｓ（５０ｓｃｃｍ）、酸素が０．３３ｃｍ3／ｓ（２０ｓｃｃｍ）、アルゴンが３．３３ｃｍ3／ｓ（２００ｓｃｃｍ）である。
【００３４】
このプロセス後のホール４２は、下層絶縁膜４０aの底面での開口径（直径）Ｘ１が２９〜３１ｎｍ、上層絶縁膜４０ｂの上面での開口径（直径）Ｘ２が５０〜６２．３ｎｍである。ホール４２の内周面の膜面に対する角度θ１は８２〜８５°程度である。
【００３５】
ホール４２の形成される位置は、このテーパ状のホール４２の底部がヒータ電極３２の上面の中央部に位置するように調節される。ここで、ホール４２は、その内周面のテーパ角度（半導体基板に水平な方向に対する傾斜角度）がヒータ電極３２の外面のテーパ角度よりも小さくなるようにドライエッチング条件を調整して形成されることが好ましい。これは、ヒータ電極３２の上面の露出面積を小さくして、後述する相変化層形成ステップにおいて、相変化層４１とヒータ電極３２との接触面積を小さくすることができるためである。
【００３６】
（ステップＳ５）絶縁層薄膜化ステップ
ホール４２上面の開口径は、上述した相変化領域の大きさを左右するため、できるだけ小さい方が好ましいが、上述のドライエッチングプロセスでは、ホール４２上部の開口径を小さくするにはプロセス上の限度がある。そのために、このステップでは、ホール４２上面の開口径をプロセス上の最小加工寸法よりも小さくする目的で、絶縁層４０の一部を除去して、絶縁層４０の薄膜化を行う。
【００３７】
本実施形態では、図７に示すように、下層絶縁膜４０ａが露出するまで、緩衝フッ酸を用いたウェットエッチングによって、絶縁層４０の一部である上層絶縁膜４０ｂを除去する。このときのプロセス条件は、緩衝フッ酸におけるフッ化水素酸（ＨＦ）の水酸化アンモニウム（ＮＨ4ＯＨ）に対する比が０．１〜２０、薬液（緩衝フッ酸）温度が６５℃、シリコン酸化膜（上層絶縁膜４０ｂ）のシリコン窒化膜（下層絶縁膜４０ａ）に対するエッチング選択比が１００以上である。
【００３８】
このプロセス後のホール４２は、下層絶縁膜４０ａの底面での開口径Ｘ１が２９〜３１ｎｍであり、ドライエッチングによるホール４２形成後と比べて変化がない。一方、下層絶縁膜４０ａの上面での開口径Ｘ３は３８．７〜４４．１ｎｍであり、上層絶縁膜４０ｂの上面での開口径Ｘ２よりも１１〜１８ｎｍ程度減少している。ホール４２の内周面の膜面に対する角度θ２は８２°〜８５°程度であり、ドライエッチングによるホール４２形成後と比べて変化がない。
【００３９】
このように、テーパ状のホール４２が形成された絶縁層４０の一部４０ｂをウェットエッチングにより除去して薄膜化することで、ホール４２上部の開口径をプロセス上の最小加工寸法よりも縮小させることが可能となる。
【００４０】
（ステップＳ６）相変化層形成ステップ
このステップでは、図８に示すように、下層絶縁膜４０ａ上に、ホール４２を埋め込むように相変化層４１を形成する。
【００４１】
まず、ホール４２内を埋め込むように、下層絶縁膜４０ａ上に、厚さ６０ｎｍの窒化チタンと、厚さ１ｎｍのチタンと、厚さ１００ｎｍのゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）系材料からなるＧＳＴ膜と、厚さ１５０ｎｍのノンドープ・ケイ酸ガラス（ＮＳＧ）とを成膜して、相変化層４１を形成する。このとき、ホール４２内にはテーパ状のコンタクト４３が形成され、コンタクト４３の底部とヒータ電極３２の上面の中央部とが接触することで、ヒータ電極３２と相変化層４１とが電気的に接続される。
【００４２】
この後、リソグラフィとドライエッチングによって、周辺回路領域（図示せず）の相変化層４１を除去することで、相変化層４１のパターンが完成する。
【００４３】
（ステップＳ７）配線層形成ステップ
このステップでは、相変化層４１上に、図９に示すように、相変化層４１に接続するコンタクトプラグ５１を形成し、その後、図１０に示すように、このコンタクトプラグ５１に接続する配線６１を含む配線層を形成する。
【００４４】
まず、相変化層４１上に、層間絶縁膜５０を以下のように形成する。まず、厚さ１００ｎｍのＮＳＧを成膜した後、厚さ６００ｎｍのシリコン酸化膜をＨＤＰ−ＣＶＤ法によって成膜する。そして、メモリセル領域と周辺回路領域とが平坦化されるまで、このシリコン酸化膜に対してＣＭＰ処理を実施した後、厚さ２００ｎｍのシリコン酸化膜をＣＶＤ法によって成膜する。こうして、相変化層４１上には、ＮＳＧと、ＨＤＰ−ＣＶＤ法およびＣＶＤ法によってそれぞれ形成された２層構造のシリコン酸化膜とからなる層間絶縁膜５０が形成される。その後、リソグラフィとドライエッチングによって、相変化層４１の一部を露出させるホール５２を形成する。このホール５２を埋め込むように、厚さ５０ｎｍの窒化チタンと、厚さ２００ｎｍのタングステンとを順次成膜し、ＣＭＰによって層間絶縁膜５０上の余剰な窒化チタンとタングステンを除去することで、コンタクトプラグ５１を形成する。
【００４５】
次に、図１０に示すように、層間絶縁膜５０上に、厚さ１０ｎｍのチタンと、厚さ７０ｎｍの窒化チタンと、厚さ２７０ｎｍのアルミニウムとを順次成膜した後、厚さ２５０ｎｍのシリコン酸化膜をＣＶＤ法によって成膜し、リソグラフィとドライエッチングによって、配線６１のパターンを形成する。そして、ＨＤＰ−ＣＶＤ法によって、厚さ１０００ｎｍのシリコン酸化膜からなる層間絶縁膜６０で配線６１を埋め込んだ後、ＣＭＰによって層間絶縁膜６０の表面を平坦化することで、配線層を形成する。
【００４６】
その後、必要に応じて、さらに上層の配線層を形成し、ＰＲＡＭ１が完成する。
【００４７】
図１１から図１３は、絶縁層形成ステップ（ステップＳ３）から絶縁層薄膜化ステップ（ステップＳ５）までの別の実施形態を示す図である。
【００４８】
図５から図７に示す実施形態では、絶縁層形成ステップにおいて、ヒータ電極３２上には、上層絶縁膜４０ｂと下層絶縁膜４０ａとからなる２層構造の絶縁層４０を形成したが、ここでは、図１１に示すように、厚さ１１５ｎｍのシリコン酸化膜からなる単層の絶縁層４０ｃを低圧ＣＶＤ法によって形成する。
【００４９】
この場合、図１２に示すホール形成ステップでは、絶縁層４０ｃを貫通すると共に、ヒータ電極３２を露出させるホール４２を形成し、その後、絶縁層薄膜化ステップにおいて、図１３に示すように、絶縁層４０ｃの一部をウェットエッチングにより除去し、絶縁層４０ｃの薄膜化を行う。このとき、絶縁層４０ｃは、残りの膜厚が５０ｎｍとなるようにウェットエッチングの処理時間を制御することで、図７と同じ状態を作り出すことができる。なお、ウェットエッチングによるウェハ間の残膜のばらつきを低減させるために、ウェットエッチング薬液の混合比を調整してエッチングレートを低下させることが好ましい。その場合、ホール４２の内周面にシリコン窒化膜等のウェットエッチング選択比の高い保護膜を形成して、絶縁層薄膜化ステップ後のホール４２の各開口径（Ｘ１，Ｘ３）の拡大を防止する。
【符号の説明】
【００５０】
１  ＰＲＡＭ
１０  半導体基板
１１  分離領域
１２，１３  拡散領域
２０，３０，５０，６０  層間絶縁膜
２１，３３  絶縁膜
２２  ゲート電極
２３，２４，５１  コンタクトプラグ
２５，２６，３５，４２，５２  ホール
３１，６１  配線
３２  ヒータ電極
３４  サイドウォール
４０，４０ｃ  絶縁層
４０ａ  下層絶縁膜
４０ｂ  上層絶縁膜
４１  相変化層
４３  コンタクト
Ｘ  ヒータ電極の直径
Ｘ１  ホール形成ステップ後のホール底部の開口径
Ｘ２  ホール形成ステップ後のホール上部の開口径
Ｘ３  絶縁層薄膜化ステップ後のホール上部の開口径
θ  ヒータ電極の内周面の膜面に対する角度
θ１  ホール形成ステップ後のホールの内周面の膜面に対する角度
θ２  絶縁層薄膜化ステップ後のホールの内周面の膜面に対する角度
【図１】
2011066135.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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