(57)【要約】【課題】出力用素子から半導体基板の内部に進入する電子により、被保護素子が誤動作を起こすことを抑制する半導体装置を提供する。【解決手段】半導体基板と、出力用素子と、被保護素子ＴＲＳと、タップ部ＡＴＤと、第１のアクティブバリア構造ＡＢＲとを備える。第１のアクティブバリア構造ＡＢＲは、被保護素子ＴＲＳとタップ部ＡＴＤとの間に配置される。第１のアクティブバリア構造ＡＢＲは、ｐ型不純物領域ＰＳＲに接続されたｎ型領域と、ｎ型領域とオーミック接続されたｐ型領域とを含む。【選択図】図２
2011243774.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の内部に形成された第１導電型の第１領域と、
前記第１領域とｐｎ接合を構成する第２導電型の第２領域を有する出力用素子と、
前記第１領域上の前記主表面に形成された被保護素子と、
前記被保護素子と前記出力用素子との間に形成され、かつ前記第１領域に接地電位を印加可能なように前記第１領域と前記主表面との間に形成された第１導電型の第３領域を含むタップ部と、
前記第１領域上の前記主表面に形成され、かつ前記被保護素子と前記タップ部との間に配置された第１のアクティブバリア構造とを備え、
前記第１のアクティブバリア構造は、
前記第１領域に接続された第２導電型の第４領域と、
前記第４領域とオーミック接続された第１導電型の第５領域とを含む、半導体装置。
【請求項２】
前記第１のアクティブバリア構造において、前記第４領域は、前記第５領域より前記出力用素子に近い領域に配置されている、請求項１に記載の半導体装置。
【請求項３】
前記第１領域上の前記主表面に形成され、かつ前記被保護素子と前記出力用素子との間に配置された第２のアクティブバリア構造とをさらに備えた、請求項１または２に記載の半導体装置。
【請求項４】
前記第２のアクティブバリア構造は、前記第１領域に接続された第２導電型の第６領域と、前記第６領域とオーミック接続された第１導電型の第７領域とを含み、
前記第２のアクティブバリア構造において、前記第７領域は、前記第６領域より前記出力用素子に近い領域に配置されている、請求項３に記載の半導体装置。
【請求項５】
前記被保護素子と前記第１のアクティブバリア構造との間の前記主表面に形成された素子分離構造をさらに備えた、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記被保護素子と前記第１のアクティブバリア構造との双方を取り囲むように、かつ前記被保護素子と前記第１のアクティブバリア構造との間に位置しないように前記主表面に形成された素子分離構造をさらに備えた、請求項１〜４のいずれかに記載の半導体装置。
【請求項７】
前記被保護素子の形成領域の側部および底部は、前記第５領域および前記素子分離構造とにより囲まれている、請求項６に記載の半導体装置。
【請求項８】
前記第５領域の下方と前記第１領域の上方との間に前記第４領域が位置している、請求項７に記載の半導体装置。
【請求項９】
前記素子分離構造は前記主表面に形成された溝と、前記溝内を埋め込む誘電体層とを有する、請求項５〜８のいずれかに記載の半導体装置。
【請求項１０】
前記素子分離構造は、前記主表面から前記第１領域に達する第１導電型の第８領域を有する、請求項５〜８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にアクティブバリア構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
自動車、モータ駆動、オーディオアンプなどに使用される製品において、配線などのＬ（自己インダクタンス）負荷により逆起電力が生じ、出力トランジスタのドレイン（ｎ型領域）が負電位になる場合がある。この場合、その負電位によって電子がドレインからｐ型基板に注入され、そのｐ型基板を介して出力トランジスタの形成領域から他の素子の形成領域へ移動することにより、その他の素子が誤動作する問題がある。
【０００３】
このようにｐ型基板に注入された電子が周辺の素子に影響を与えることを抑制するために、たとえば特開２００９−１７７０８７号公報（特許文献１）に記載される半導体装置が考えられる。この公報に開示される半導体装置は、保護したいＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路の周囲を取り囲むように高濃度不純物拡散領域が設けられ、この高濃度不純物拡散領域に接地電圧が印加される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１７７０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし上記公報に開示される半導体装置においても、特に半導体装置の微細化が進めば、保護したい回路の周囲の回路からの電子の注入が避けられなくなる可能性がある。
【０００６】
また上記と別の対策として、出力トランジスタの形成領域と他の素子の形成領域との間にアクティブバリア領域を形成する方法がある。このアクティブバリア領域は、フローティング電位を有するｐ型領域とｎ型領域とが導電層によりオーミック接続されることにより構成されている。
【０００７】
つまり、ｐ型基板に注入された電子は、ｐ型基板内で再結合により消滅するか、アクティブバリア領域のｎ型領域に取り込まれる。電子がアクティブバリア領域のｎ型領域に取り込まれることにより、そのｎ型領域が＋電位となる。アクティブバリア領域ではフローティング電位を有するｐ型領域とｎ型領域とが導電層によりオーミック接続されているため、そのｎ型領域が＋電位となると、これを相殺するためにアクティブバリア領域のｐ型領域が−電位となる。アクティブバリア領域のｐ型領域が−電位となると、ｐ型基板に注入された電子は−電位のｐ型領域よりも先に進みにくくなる。これにより、アクティブバリア領域から他の素子形成領域に電子が到達しにくくなり、他の素子の誤動作が抑制される。
【０００８】
ところが、アクティブバリア領域の形成される位置によっては、ｐ型基板に注入された電子が他の素子の形成領域へ到達することを抑制する作用が弱くなることがある。この場合、ｐ型基板に注入された電子が他の素子の形成領域へ到達して、その他の素子が誤動作を生じやすくなる。
【０００９】
本発明は、上記の問題に鑑みなされたものである。その目的は、出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例による半導体装置は、半導体基板と、第１領域と、出力用素子と、被保護素子と、タップ部と、第１のアクティブバリア構造とを備える。上記半導体基板は主表面を有する。第１導電型の第１領域は、半導体基板の内部に形成される。上記出力用素子は第１領域とｐｎ接合を構成する第２導電型の第２領域を有する。上記被保護素子は第１領域上の主表面に形成される。上記タップ部は被保護素子と出力用素子との間に形成され、かつ第１領域に接地電位を印加可能なように第１領域と主表面との間に形成された第１導電型の第３領域を含む。上記第１のアクティブバリア構造は第１領域上の主表面に形成され、かつ被保護素子とタップ部との間に配置される。上記第１のアクティブバリア構造は、第１領域に接続された第２導電型の第４領域と、第４領域とオーミック接続された第１導電型の第５領域とを含む。
【発明の効果】
【００１１】
本発明の一実施例にしたがう半導体装置によれば、第１のアクティブバリア構造が被保護素子とタップ部との間に配置されている。このため、出力用素子から第１領域に注入されたキャリアはタップ部を通り過ぎても被保護素子の手前で第１のアクティブバリア構造で遮断される。よって、そのキャリアは被保護素子に到達しにくくなり、被保護素子の誤動作を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体装置の概略平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う部分における概略断面図である。
【図３】図２の点線で囲んだ領域ＩＩＩにおける出力用素子の構成をより詳細に示す概略断面図である。
【図４】本発明の実施の形態１に係る半導体装置の内部における、電子の動作を示す概略断面図である。
【図５】比較例としての半導体装置の内部における、電子の動作を示す概略断面図である。
【図６】本発明の実施の形態２に係る半導体装置の概略平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う部分における概略断面図である。
【図８】本発明の実施の形態３に係る半導体装置の概略平面図である。
【図９】図８のＩＸ−ＩＸ線に沿う部分における概略断面図である。
【図１０】本発明の実施の形態４に係る半導体装置の概略平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿う部分における概略断面図である。
【図１２】本発明の実施の形態５に係る半導体装置の概略平面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う部分における概略断面図である。
【図１４】本発明の実施の形態６に係る半導体装置の概略平面図である。
【図１５】図１４のＸＶ−ＸＶ線に沿う部分における概略断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１および図２を参照して、本実施の形態の半導体装置は、たとえば出力用素子形成領域と、制御回路形成領域と、基板電位印加領域と、アクティブバリア領域とを有している。これらの領域のそれぞれは半導体基板ＳＵＢに設けられており、たとえばトレンチ分離構造ＴＩよりなる素子分離構造により互いに分離されている。
【００１４】
図２および図３を参照して、出力用素子形成領域には出力用素子が形成されている。出力用素子には埋め込みｎ型拡散領域ＮＥと、エピタキシャル層ＥＰと、高耐圧のLow sideのＭＩＳ（Metal Insulator Semiconductor）トランジスタと、高耐圧のHigh sideのＭＩＳトランジスタとが含まれている。なお図２においては、図示の簡略化のため、出力用素子の具体的な構成は省略されており、その具体的構成は図３に示されている。
【００１５】
図３を参照して、半導体基板ＳＵＢの内部には、ｐ型（第１導電型）のｐ型不純物領域ＰＳＲ（第１領域）が形成されている。このｐ型不純物領域ＰＳＲとｐｎ接合を構成するように、埋め込みｎ型拡散領域ＮＥと、エピタキシャル層ＥＰと、ｎ-拡散領域ＮＮＲと、ｎ型拡散領域ＮＲとを有するｎ型（第２導電型）の領域（第２領域）が形成されている。
【００１６】
エピタキシャル層ＥＰ上においてｎ-拡散領域ＮＮＲと隣接するようにｐ-拡散領域ＰＰＲが形成されており、ｐ-拡散領域ＰＰＲ内の半導体基板ＳＵＢの主表面には、ｎ型拡散領域ＮＲとｐ型拡散領域ＰＲとが互いに隣り合って形成されている。
【００１７】
Low sideおよびHigh sideのＭＩＳトランジスタの各々は、ソース領域ＳＯとしてのｎ型拡散領域ＮＲ（接地端子ＧＮＤと接続）と、ドレイン領域ＤＲとしてのｎ型拡散領域ＮＲ（High sideと接続）と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを主に有している。ソース領域ＳＯはｐ-拡散領域ＰＰＲの内部に形成されており、ドレイン領域ＤＲはｎ-拡散領域ＮＮＲの内部に形成されている。またソース領域ＳＯはｐ型拡散領域ＰＲと隣り合うように形成されている。ゲート電極ＧＥは、ソース領域ＳＯとドレイン領域ＤＲとに挟まれる半導体基板ＳＵＢの主表面上に、ゲート絶縁膜ＧＩを介在して形成されている。
【００１８】
また半導体基板ＳＵＢの主表面上には層間絶縁膜ＦＩが形成されており、半導体基板ＳＵＢの内部においてＭＩＳトランジスタＴＲＳの周囲はトレンチ分離構造ＴＩ（素子分離構造）に囲まれている。トレンチ分離構造ＴＩは、トレンチＴＲ（溝）の内部にたとえばシリコン酸化膜などの埋め込み絶縁層ＥＩ（誘電体層）が埋め込まれた構成を有する。トレンチ分離構造ＴＩは、Low sideのＭＩＳトランジスタの形成領域とHigh sideのＭＩＳトランジスタの形成領域とを電気的に分離する。
【００１９】
High sideのＭＩＳトランジスタのドレイン領域ＮＲにはＶｃｃ電位が印加可能に構成されており、Low sideのＭＩＳトランジスタのソース領域ＮＲにはＧＮＤ電位が印加可能に構成されている。High sideのＭＩＳトランジスタのソース領域ＮＲとLow sideのＭＩＳトランジスタのドレイン領域ＮＲとは、出力端子（たとえば半導体チップのボンディングパッド）に電気的に接続されている。この出力端子は、外部装置の誘導性負荷と電気的に接続される場合がある。
【００２０】
なお本実施の形態では、出力用素子形成領域や基板電位印加領域、アクティブバリア領域についても半導体基板ＳＵＢの内部においてトレンチ分離構造ＴＩに囲まれている。しかしこれらの領域はトレンチ分離構造ＴＩにて囲まれていなくてもよい。
【００２１】
再び図２を参照して、制御回路形成領域には、たとえばロジック回路などの制御回路が形成されており、たとえば複数のＭＩＳトランジスタを含んでいる。図２の制御回路形成領域には、説明の簡略化のため、制御回路を構成する１つのＭＩＳトランジスタのみを示している。制御回路形成領域のＭＩＳトランジスタＴＲＳ（被保護素子）はソース領域ＳＯと、ドレイン領域ＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを主に有している。ソース領域ＳＯとドレイン領域ＤＲとは半導体基板ＳＵＢの主表面に互いに距離を隔てて配置されている。ゲート電極ＧＥは、ソース領域ＳＯとドレイン領域ＤＲとに挟まれる半導体基板ＳＵＢの主表面上にゲート絶縁膜ＧＩを介在して形成されている。ＭＩＳトランジスタＴＲＳは、ｐ型不純物領域ＰＳＲ上の埋め込みｎ型拡散領域ＮＥの上に形成されるｎ型エピタキシャル層ＥＰの内部に形成される。ゲート電極ＧＥには制御用電圧ＣＣＲＶが印加される。
【００２２】
基板電位印加領域には、半導体基板ＳＵＢの主表面からｐ型不純物領域ＰＳＲに達するようにｐ型の領域（第３領域）を含む領域（タップ部ＡＴＤ）が形成されている。このｐ型の領域は、埋め込みｐ型拡散領域ＰＥと、ｐ-拡散領域ＰＰＲと、ｐ型拡散領域ＰＲとを有している。ｐ型拡散領域ＰＲには、接地端子ＧＮＤが接続されており、これにより半導体基板ＳＵＢのｐ型不純物領域ＰＳＲに接地電位ＧＮＤが印加可能とされている。
【００２３】
アクティブバリア領域には、互いに隣り合うように配置されたｎ型領域（第４領域）とｐ型領域（第５領域）とを有するアクティブバリアＡＢＲ（第１のアクティブバリア構造）が形成されている。ｎ型領域とｐ型領域とはオーミック接続されている。ｎ型領域はｎ型エピタキシャル層ＥＰとｎ型拡散領域ＮＲとを有しており、ｐ型領域は埋め込みｐ型拡散領域ＰＥと、ｐ-拡散領域ＰＰＲと、ｐ型拡散領域ＰＲとを有している。ｎ型拡散領域ＮＲとｐ型拡散領域ＰＲとが互いにオーミック接続されており、かつ接地端子ＧＮＤに接続されている。
【００２４】
本実施の形態の半導体装置においては、主表面に沿って、出力用素子形成領域、基板電位印加領域、アクティブバリア領域、制御回路形成領域が、この順に並んでいる。つまり基板電位印加領域は出力用素子形成領域と制御回路形成領域との間に形成されている。またアクティブバリア領域は基板電位印加領域と制御回路形成領域との間に形成されている。
【００２５】
次に、本実施の形態の半導体装置の作用効果について比較例と対比して説明する。
図３を参照して、High sideのＭＩＳトランジスタがＯＮ状態で、Low sideのＭＩＳトランジスタがＯＦＦ状態の場合、電流はHigh sideのＭＩＳトランジスタから誘導性負荷に流れ込む。この状態から、High sideのＭＩＳトランジスタがＯＦＦ状態で、Low sideのＭＩＳトランジスタがＯＮ状態へと切り替わった場合、誘導性負荷は電流を引き続き流そうとする。これにより起電力が生じるため、Low sideのＭＩＳトランジスタのドレイン領域ＮＲに負電位が印加される。このため、Low sideのＭＩＳトランジスタ形成領域のｎ型領域ＮＲ、ＮＮＲ、ＥＰ、ＮＥとｐ型領域ＰＳＲとのｐｎ接合に順バイアスが印加され、ｎ型領域ＮＲ、ＮＮＲ、ＥＰ、ＮＥからｐ型領域に電子が注入される。
【００２６】
図４を参照して、ｐ型不純物領域ＰＳＲにおけるｐ型不純物の濃度が低いため、ｐ型不純物領域ＰＳＲの内部においては、進入した電子はホールと再結合を起こしにくい。したがって、ｐ型不純物領域ＰＳＲの内部で拡散された電子の多くは、基板電位印加領域のタップ部ＡＴＤに印加された接地電圧により、基板電位印加領域の方へ引き寄せられる。これは出力用素子形成領域のｎ型領域に印加された電圧ＯＥＲＶが負電位となっているため、この負電位よりもタップ部ＡＴＤの接地電圧の方が高くなるためである。電子は高い電位側へ移動しようとするため、出力用素子形成領域のｐ型不純物領域ＰＳＲへ入った電子は、接地電圧の印加された基板電位印加領域の方へ移動する。
【００２７】
基板電位印加領域に到達した電子の一部は、勢い余って基板電位印加領域を通過してアクティブバリア領域側へ移動する。アクティブバリア領域へ移動した電子はアクティブバリアを構成するｎ型拡散領域ＮＲに取り込まれる。
【００２８】
ここで、アクティブバリア領域のｎ型領域とｐ型領域とはオーミック接続されているため、ｎ型領域に取り込まれた電子の一部は、配線で短絡したｐ型領域から供給されるホールと再結合する。するとホールを供給したｐ型領域は電位が低下する。アクティブバリア領域のｐ型領域の電位が低下すると、ｐ型不純物領域ＰＳＲに注入された電子は電位の低下したｐ型領域よりも制御回路形成領域側（下流側）に進みにくくなる。これにより、アクティブバリア領域から制御回路形成領域に電子が到達しにくくなる。したがって、制御回路形成領域に形成されるロジック回路などのＭＩＳトランジスタＴＲＳに当該電子が進入して、ＭＩＳトランジスタＴＲＳが誤動作する不具合の発生を抑制することができる。
【００２９】
ここでアクティブバリアＡＢＲのｎ型領域は、ｐ型領域よりも出力用素子形成領域に近い側に配置されている。このため、ｎ型領域がｐ型領域への電子の進入を抑制する効果を高めることができる。
【００３０】
図５を参照して、比較例の半導体装置は、アクティブバリア領域が出力用素子形成領域と基板電位印加領域との間に配置されており、基板電位印加領域と制御回路形成領域との間に配置されていない点において、図２に示す本実施の形態の半導体装置と異なる。図４と図５とを比較して、図５の半導体装置の出力用素子形成領域のｎ型領域からｐ型不純物領域ＰＳＲの内部に進入した電子は、基板電位印加領域のタップ部ＡＴＤに印加された接地電圧により、基板電位印加領域の方へ引き寄せられる。
【００３１】
ここで基板電位印加領域よりも手前にアクティブバリア領域が配置されるため、一部の電子はアクティブバリア領域のｎ型領域に取り込まれ、アクティブバリア領域のｐ型領域は電位が低下する。このためアクティブバリア領域のｐ型領域よりも下流側へ電子が移動することが抑制される。
【００３２】
ところがアクティブバリア領域よりも下流側にタップ部ＡＴＤが配置されるため、一部の電子はアクティブバリア領域のｎ型領域よりもタップ部ＡＴＤに強く引き寄せられる。このため一部の電子はアクティブバリア領域を通過して、基板電位印加領域に到達する。基板電位印加領域より下流側には、アクティブバリア領域のように電子の移動が抑制される領域が存在しない。このため当該電子は制御回路形成領域に進入し、ＭＩＳトランジスタＴＲＳを誤動作させる不具合を生じる可能性が高くなる。
【００３３】
仮に図４と図５との半導体装置の出力用素子からｐ型不純物領域ＰＳＲに進入する電子の数などが等しいとすれば、図４の本実施の形態の半導体装置の方が図５の比較例の半導体装置よりもアクティブバリア領域に到達する電子の数が少ない。これは図４の半導体装置では、図５の半導体装置よりも、アクティブバリア領域が基板電位印加領域に対して制御回路形成領域側に配置されるためである。
【００３４】
本実施の形態の半導体装置では、基板電位印加領域よりも下流側にアクティブバリア領域が配置されているため、アクティブバリア領域に進んだ電子は、より高い割合でアクティブバリア領域のｎ型領域に取り込まれる。このため、アクティブバリア領域を通過して制御回路形成領域に到達する電子の量をより少なくすることができる。
【００３５】
また図４に示す本実施の形態の半導体装置は、図５に示す比較例と比較して、出力用素子形成領域からアクティブバリア領域までの距離が長い。このため、そもそもアクティブバリア領域に到達するまでに、ｐ型不純物と再結合して消滅する電子も多くなる。このためアクティブバリア領域に到達する電子の数が、図５の半導体装置に比べて少なくなる。このため、アクティブバリア領域を通過して制御回路形成領域に到達する電子の数をより少なくすることができる。
【００３６】
以上のように本実施の形態の半導体装置は、基板電位印加領域やアクティブバリア領域の位置関係を特定することにより、真に電子の進入を抑制したい回路領域のみ、電子の進入が抑制される。このため、出力用素子やロジック回路の位置関係を特定する必要がない。したがって、出力用素子形成領域や制御回路形成領域のレイアウト自由度を高めることができる。
【００３７】
さらに本実施の形態の半導体装置はアクティブバリア領域と制御回路形成領域との間にトレンチ分離構造ＴＩが形成されている。つまりアクティブバリア構造ＡＢＲとＭＩＳトランジスタＴＲＳとは電気的に分離されている。このため、アクティブバリア領域を通過して制御回路形成領域に到達する電子の数をより少なくすることができる。
【００３８】
また、埋め込み絶縁層ＥＩを有するトレンチ分離構造ＴＩを有することにより、アクティブバリア領域から制御回路形成領域への電子の移動を抑制する効果をより高めることができる。
【００３９】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、半導体装置を構成する各領域の配置において異なっている。以下、本実施の形態の構成について説明する。
【００４０】
図６および図７を参照して、本実施の形態の半導体装置は、出力用素子形成領域と基板電位印加領域との間にアクティブバリア領域をさらに備えている。このアクティブバリア領域にはアクティブバリアＡＢＲ（第２のアクティブバリア構造）を有している。
【００４１】
第２のアクティブバリアＡＢＲは、ｎ型領域（第６領域）とｐ型領域（第７領域）とを有しており、基本的に第１のアクティブバリア構造ＡＢＲと同様の構成を有している。ただし第２のアクティブバリアＡＢＲは、ｐ型領域が、ｎ型領域よりも出力用素子形成領域に近い側に配置されていることが好ましい。
【００４２】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図６および図７において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００４３】
次に、本実施の形態の作用効果について説明する。
本実施の形態のように、アクティブバリア領域が２箇所に配置されていれば、実施の形態１のようにアクティブバリア領域が１箇所のみ配置されている場合に比べて、制御回路形成領域への電子の進入を抑制する効果がさらに高められる。このことについて以下に説明する。
【００４４】
まず出力用素子からｐ型不純物領域ＰＳＲの内部に注入された電子は、実施の形態１と同様に基板電位印加領域の方へ引き寄せられる。この電子の一部は第２のアクティブバリアＡＢＲのｎ型領域に取り込まれる。すると第２のアクティブバリアＡＢＲのｐ型領域は電位が低下する。このため第２のアクティブバリアＡＢＲのｐ型領域よりも下流側へ電子が移動することが抑制される。
【００４５】
それでも第２のアクティブバリアＡＢＲを通過して基板電位印加領域に到達した電子については、実施の形態１と同様の動きをとる。これは基板電位印加領域より下流側については、実施の形態１の半導体装置と同様の構成を有するためである。
【００４６】
本実施の形態の半導体装置は、出力用素子からｐ型不純物領域ＰＳＲの内部に進入する電子の数に対する、基板電位印加領域に達する電子の数の割合が、実施の形態１の半導体装置よりも低くなる。このため第１のアクティブバリアＡＢＲに達する電子の数の割合が、実施の形態１の半導体装置よりも低くなる。したがって、制御回路形成領域に達する電子の数の割合は、実施の形態１の半導体装置よりも低くなる。
【００４７】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００４８】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、第１のアクティブバリア構造の構成において異なっている。以下、本実施の形態の構成について説明する。
【００４９】
図８および図９を参照して、本実施の形態の半導体装置は、制御回路形成領域において、ＭＩＳトランジスタＴＲＳとアクティブバリアＡＢＲ（第１のアクティブバリア構造）とを有している。ＭＩＳトランジスタＴＲＳとアクティブバリアＡＢＲとは隣り合うように配置され、互いに接している。
【００５０】
第１のアクティブバリアＡＢＲは、互いに隣り合うように配置されたｎ型領域（第４領域）とｐ型領域（第５領域）とを有しており、これらはオーミック接続している。ｎ型領域は埋め込みｎ型拡散領域ＮＥと、ｎ型エピタキシャル層ＥＰと、ｎ型拡散領域ＮＲとを有している。埋め込みｎ型拡散領域ＮＥは、半導体基板ＳＵＢのｐ型不純物領域ＰＳＲに接するように形成されている。またｐ型領域は埋め込みｐ型拡散領域ＰＥと、ｐ-拡散領域ＰＰＲと、ｐ型拡散領域ＰＲとを有している。ｎ型拡散領域ＮＲとｐ型拡散領域ＰＲとには、接地端子ＧＮＤが接続されている。
【００５１】
制御回路形成領域において、埋め込みｐ型拡散領域ＰＥは、ｐ-拡散領域ＰＰＲとＭＩＳトランジスタＴＲＳとの下に配置されている。埋め込みｐ型拡散領域ＰＥは、その一部がｎ型領域のエピタキシャル層ＥＰに食い込んでいてもよい。埋め込みｎ型拡散領域ＮＥは、埋め込みｐ型拡散領域ＰＥと、エピタキシャル層ＥＰとの下に配置されている。
【００５２】
ＭＩＳトランジスタＴＲＳとアクティブバリアＡＢＲとの双方を取り囲むようにトレンチ分離構造ＴＩが形成されている。つまりＭＩＳトランジスタＴＲＳの側部はトレンチ分離構造ＴＩで取り囲まれており、ＭＩＳトランジスタＴＲＳの底部は埋め込みｐ型拡散領域ＰＥや埋め込みｎ型拡散領域ＮＥに覆われている。さらに言えば、本実施の形態の半導体装置は、制御回路形成領域のＭＩＳトランジスタＴＲＳの側部（図９の左側）および底部がアクティブバリアＡＢＲのｐ型領域に囲まれ、ｐ型領域の側部（図９の左側）および
底部がアクティブバリアＡＢＲのｎ型領域に囲まれる。
【００５３】
また本実施の形態の半導体装置も、実施の形態１の半導体装置と同様に、出力用素子形成領域と基板電位印加領域との間にアクティブバリア領域（第２のアクティブバリア構造ＡＢＲ）を備えている。
【００５４】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図８および図９において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００５５】
次に、本実施の形態の作用効果について説明する。
本実施の形態の半導体装置においても、出力用素子からｐ型不純物領域ＰＳＲに注入された電子の一部が、勢い余って基板電位印加領域を通過して第１のアクティブバリア側へ移動する。このとき、当該電子の一部が第１のアクティブバリアの埋め込みｎ型拡散領域ＮＥに取り込まれる。するとｎ型領域とｐ型領域とはオーミック接続されていることから、ｐ型領域のホールの一部が再結合し、ｐ型領域の電位が低下する。このためｐ型領域に電子が流入することが抑制される。
【００５６】
ここで、ＭＩＳトランジスタＴＲＳはその側部（図９の左側）および底部がアクティブバリアＡＢＲのｐ型領域に囲まれており、かつ側部（図９の右側）がトレンチ分離構造ＴＩで囲まれている。アクティブバリアＡＢＲのｐ型領域やトレンチ分離構造ＴＩは、いずれも電子の進入を妨げる障壁として機能する。このため、ＭＩＳトランジスタＴＲＳの内部に電子が進入することがより確実に抑制される。
【００５７】
なお、本実施の形態においても、基板電位印加領域よりも上流側に第２のアクティブバリア構造をさらに設けている。このため、そもそも制御回路形成領域に到達する電子の数をより少なくすることができる。このことから、より確実に電子のＭＩＳトランジスタＴＲＳへの進入を抑制することができる。
【００５８】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００５９】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、素子分離構造の構成において異なっている。以下、本実施の形態の構成について説明する。
【００６０】
図１０および図１１を参照して、本実施の形態の半導体装置は、出力用素子形成領域と制御回路形成領域とに形成される素子が、ｐ型領域とｎ型領域とが接合された領域（ｐｎ接合領域ＳＴＩ）により囲まれている。
【００６１】
具体的には、たとえばＭＩＳトランジスタＴＲＳが、ｎ型領域であるエピタキシャル層ＥＰとｐ型領域とに囲まれている。ｎ型領域はＭＩＳトランジスタＴＲＳの基板としてのエピタキシャル層ＥＰが、その外周に延長した領域である。ｐ型領域はエピタキシャル層ＥＰの外側を取り囲んでいる。ｐ型領域は半導体基板ＳＵＢの主表面からｐ型不純物領域ＰＳＲに達するように形成されており、ｐ-拡散領域ＰＰＲと埋め込みｐ型拡散領域ＰＥとを有している。
【００６２】
なお本実施の形態においては、基板電位印加領域およびアクティブバリア領域（第１のアクティブバリア）の周囲はｐｎ接合領域で取り囲まれていない。しかしこれらの領域についてもｐｎ接合領域ＳＴＩで囲まれていてもよい。たとえばｐｎ接合領域ＳＴＩで囲まれない、タップ部ＡＴＤとアクティブバリアＡＢＲとを電気的に分離するためには、主表面に沿った寸法を実施の形態１の半導体装置よりも大きくすることが好ましい。
【００６３】
本実施の形態のように、素子分離領域が、絶縁層からなるトレンチ分離構造ＴＩの代わりに、ｐｎ接合領域からなる構成であってもよい。ｐｎ接合領域においては、これを構成するｐ型領域とｎ型領域との間に空乏層が発生する。このため当該ｐｎ接合領域が絶縁層として機能する。
【００６４】
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００６５】
（実施の形態５）
本実施の形態は、実施の形態２と比較して、素子分離構造の構成において異なっている。以下、本実施の形態の構成について説明する。
【００６６】
図１２および図１３を参照して、本実施の形態の半導体装置は、素子分離構造として、実施の形態２の半導体装置のトレンチ分離構造ＴＩの代わりに、図１０および図１１と同様のｐｎ接合領域ＳＴＩが用いられる。なお本実施の形態においても実施の形態４と同様に、たとえば基板電位印加領域の周囲など、一部の領域においてｐｎ接合領域ＳＴＩが形成されていない。本実施の形態の半導体装置においても、ｐｎ接合領域ＳＴＩが絶縁層として機能するため、実施の形態２と同様の効果を奏する。
【００６７】
本発明の実施の形態５は、以上に述べた各点についてのみ、本発明の実施の形態２と異なる。すなわち、本発明の実施の形態５について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態２に順ずる。
【００６８】
（実施の形態６）
本実施の形態は、実施の形態３と比較して、素子分離構造の構成において異なっている。以下、本実施の形態の構成について説明する。
【００６９】
図１４および図１５を参照して、本実施の形態の半導体装置は、素子分離構造として、実施の形態３の半導体装置のトレンチ分離構造ＴＩの代わりに、図１０および図１１と同様のｐｎ接合領域ＳＴＩが用いられる。なお本実施の形態においても実施の形態４および実施の形態５と同様に、たとえば基板電位印加領域の周囲など、一部の領域においてｐｎ接合領域ＳＴＩが形成されていない。
【００７０】
図１４および図１５のＭＩＳトランジスタＴＲＳは、実施の形態３の半導体装置と同様に、第１のアクティブバリアＡＢＲと隣り合うように配置される。ここでのＭＩＳトランジスタＴＲＳは、側部および底部が第１のアクティブバリアＡＢＲのｐ型領域（第４領域）に囲まれている。第１のアクティブバリアＡＢＲのｐ型領域は、その側部がｐ型拡散領域ＰＲを有するｐ-拡散領域ＰＰＲで囲まれ、その底部が埋め込みｐ型拡散領域ＰＥで囲まれる。
【００７１】
第１のアクティブバリアＡＢＲのｐ型領域の、左側の側部および底部は、第１のアクティブバリアのｎ型領域で覆われる。このｎ型領域を構成するエピタキシャル層ＥＰと、その外側のｐ型領域（ｐ-拡散領域ＰＰＲと埋め込みｐ型拡散領域ＰＥ）とがｐｎ接合領域ＳＴＩを構成する。
【００７２】
なお、本実施の形態の構成は、上記以外は実施の形態３の構成とほぼ同じであるため、図１４および図１５において実施の形態３と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７３】
本実施の形態のように、実施の形態３のトレンチ分離構造ＴＩの代わりに、図１０および図１１と同様のｐｎ接合領域を用いても、実施の形態３と同様の効果を奏する。
【００７４】
本発明の実施の形態６は、以上に述べた各点についてのみ、本発明の実施の形態３と異なる。すなわち、本発明の実施の形態６について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態３に順ずる。
【００７５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７６】
本発明は、誘電用負荷を含む出力用素子と、ロジック回路とを有する半導体装置に、特に有利に利用されうる。
【符号の説明】
【００７７】
ＡＢＲ  アクティブバリア、ＡＴＤ  タップ部、ＣＣＲＶ  制御用電圧、ＤＲ  ドレイン領域、ＥＩ  埋め込み絶縁層、ＥＰ  エピタキシャル層、ＦＩ  層間絶縁膜、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＮＥ  埋め込みｎ型拡散領域、ＮＮＲ  ｎ-拡散領域、ＮＲ  ｎ型拡散領域、ＯＥＲＶ  出力用電圧、ＰＥ  埋め込みｐ型拡散領域、ＰＰＲ  ｐ-拡散領域、ＰＲ  ｐ型拡散領域、ＰＳＲ  ｐ型不純物領域、ＳＴＩ  ｐｎ接合領域、ＴＩ  トレンチ分離構造、ＴＲ  トレンチ、ＴＲＳ  ＭＩＳトランジスタ、ＳＯ  ソース領域、Ｖｃｃ  印加電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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