(57)【要約】【課題】  プログラム動作時にソース線の電圧を低下させるリーク電流を遮断し、プログラム動作時間を短縮する。【解決手段】  半導体メモリは、マトリックス上に配置され、制御ゲート線、選択ゲート線、ビット線およびソース線に接続された複数の不揮発性のメモリセルおよびソース線制御部を有する。制御ゲート線、選択ゲート線およびソース線は、第１方向に並ぶメモリセルの列にそれぞれ接続されている。ビット線は、第２方向に並ぶ選択トランジスタの列にそれぞれ接続されている。ソース線制御部は、プログラム動作時に、データがプログラムされるメモリセルを含むメモリセルの列に接続されたソース線を高レベル電圧に設定するとともに、データがプログラムされないメモリセルの列に接続されたソース線を選択ゲート線の低レベル電圧より高く、かつ非選択のビット線の高レベル電圧より低く設定する。【選択図】    図１
2011170941.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス上に配置され、電気的に書き換え可能なメモリトランジスタおよび前記メモリトランジスタに接続された選択トランジスタを有する複数の不揮発性のメモリセルと、
第１方向に並ぶ前記メモリセルの列にそれぞれ接続された複数の制御ゲート線と、
前記第１方向に並ぶ前記メモリセルの列にそれぞれ接続された複数の選択ゲート線と、
前記第１方向に並ぶ前記メモリセルの列にそれぞれ接続された複数のソース線と、
前記第１方向と交差する第２方向に並ぶ前記選択トランジスタの列にそれぞれ接続された複数のビット線と、
プログラム動作時に、データがプログラムされるメモリセルを含むメモリセルの列に接続された制御ゲート線を高レベル電圧に設定し、データがプログラムされないメモリセルの列に接続された制御ゲート線を低レベル電圧に設定する制御ゲート線ドライバと、
プログラム動作時に、データがプログラムされるメモリセルを含むメモリセルの列に接続された選択ゲート線を高レベル電圧に設定し、データがプログラムされないメモリセルの列に接続された選択ゲート線を低レベル電圧に設定する選択ゲート線ドライバと、
プログラム動作時に、データがプログラムされるメモリセルを含む選択トランジスタの列に接続されたビット線を低レベル電圧に設定し、データがプログラムされない選択トランジスタの列に接続されたビット線をフローティング状態に設定するビット線制御部と、
プログラム動作時に、データがプログラムされるメモリセルを含むメモリセルの列に接続されたソース線を高レベル電圧に設定するとともに、データがプログラムされないメモリセルの列に接続されたソース線を、前記選択ゲート線の低レベル電圧より高く、かつ高レベル電圧に設定されたソース線からデータがプログラムされないメモリセルのメモリトランジスタおよび選択トランジスタを介してフローティング状態に設定されたビット線に流れる電流により生成されるビット線上の高レベル電圧より低く設定するためのソース線制御部と
を備えていることを特徴とする半導体メモリ。
【請求項２】
前記選択ゲートドライバは、プログラム動作時に、データがプログラムされるメモリセルを含むメモリセルの列に接続された選択ゲート線を電源電圧より高い高レベル電圧に設定すること
を特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記ソース線制御部は、プログラム動作時に、前記データがプログラムされないメモリセルの列に接続されたソース線をフローティング状態に設定し、
前記データがプログラムされないメモリセルの列に接続されたソース線は、データがプログラムされないメモリセルのメモリトランジスタおよび選択トランジスタを介して前記フローティング状態のビット線から流れ込む電流により、前記選択ゲート線の低レベル電圧より高く、前記ビット線の高レベル電圧より低く設定されること
を特徴とする請求項１記載の半導体メモリ。
【請求項４】
前記ソース線制御部は、前記各ソース線に接続され、対応するソース線を高レベル電圧線に接続する第１トランジスタと、対応するソース線を低レベル電圧線に接続する第２トランジスタとを有するソース線ドライバを備え、
データがプログラムされるメモリセルを含むメモリセルの列に対応する前記ソース線ドライバは、プログラム動作時に、前記第１トランジスタをオンし、前記第２トランジスタをオフし、
データがプログラムされないメモリセルの列に対応する前記ソース線ドライバは、プログラム動作時に、前記第１および第２トランジスタをオフすること
を特徴とする請求項３記載の半導体メモリ。
【請求項５】
前記ソース線制御部は、プログラム動作時に、前記データがプログラムされないメモリセルの列に接続されたソース線を、前記選択ゲート線の低レベル電圧より高く、前記ビット線の高レベル電圧より低い電圧に駆動するソース線ドライバを有すること
を特徴とする請求項１記載の半導体メモリ。
【請求項６】
前記制御ゲート線ドライバは、プログラム動作時に、データがプログラムされるメモリセルを含むメモリセルの列に接続された制御ゲート線を電源電圧より高い高レベル電圧に設定し、
前記選択ゲート線ドライバは、プログラム動作時に、データがプログラムされるメモリセルを含むメモリセルの列に接続された選択ゲート線を電源電圧より高い高レベル電圧に設定し、
前記ソース線ドライバは、プログラム動作時に、データがプログラムされるメモリセルを含むメモリセルの列に接続されたソース線を前記電源電圧より高い高レベル電圧に設定し、前記データがプログラムされないメモリセルの列に接続されたソース線を電源電圧に設定すること
を特徴とする請求項５記載の半導体メモリ。
【請求項７】
前記ソース線制御部は、前記各ソース線に接続され、対応するソース線を第１高レベル電圧線に接続する第１トランジスタと、対応するソース線を前記第１高レベル電圧より低い第２高レベル電圧線に接続する第２トランジスタと、対応するソース線を低レベル電圧線に接続する第３トランジスタとを有するソース線ドライバを備え、
データがプログラムされるメモリセルを含むメモリセルの列に対応する前記ソース線ドライバは、プログラム動作時に、前記第１トランジスタをオンし、前記第２および第３トランジスタをオフし、
データがプログラムされないメモリセルの列に対応する前記ソース線ドライバは、プログラム動作時に、前記第１および第３トランジスタをオフし、前記第２トランジスタをオンすること
を特徴とする請求項５または請求項６記載の半導体メモリ。
【請求項８】
前記各ソース線ドライバに対応して設けられ、前記ソース線を選択するためのソース線アドレスを受けるソース線デコーダを備え、
前記ソース線デコーダは、前記第１トランジスタをオンまたはオフするための第１ソース制御信号を生成する第１スイッチ回路と、前記第１ソース制御信号の論理に対して排他的な論理を有し、前記第２トランジスタをオンまたはオフするための第２ソース制御信号を生成する第２スイッチ回路とを有すること
を特徴とする請求項７記載の半導体メモリ。
【請求項９】
請求項１ないし請求項８のいずれか１項記載の半導体メモリと、
前記半導体メモリのアクセスを制御するメモリコントローラと
を備えていることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性のメモリセルを有する半導体メモリおよび半導体メモリを有するシステムに関する。
【背景技術】
【０００２】
マトリックス上に配置され、制御ゲート線、選択ゲート線、ビット線およびソース線に接続されたメモリセルを有するフラッシュメモリ等の半導体メモリが知られている。メモリセルのプログラム動作、消去動作および読み出し動作は、制御ゲート線、選択ゲート線、ビット線およびソース線を所定の電圧に設定することで行われる（例えば、特許文献１−４参照。）。プログラム動作は、例えば、制御ゲートで高レベルを受けるメモリセルと選択トランジスタを介してソース線からビット線に電流を流すことで、ホットエレクトロンを発生させ、発生したホットエレクトロンをメモリセルのフローティングゲートに注入することで行われる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２２６３３２号公報
【特許文献２】特開２００６−１５７０５０号公報
【特許文献３】特開２００４−３０８６６号公報
【特許文献４】特開２００１−３５１３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
プログラム動作において、データをプログラムするメモリセルに接続された高レベルに設定されるソース線の電圧が、プログラムしないメモリセルに接続されている選択トランジスタのリーク電流により低下すると、ホットエレクトロンが十分に発生せず、プログラム動作時間が長くなってしまう。
【０００５】
本発明の目的は、データをプログラムするメモリセルに接続されたソース線の電圧を低下させる選択トランジスタのリーク電流を遮断し、プログラム動作時間を短縮することである。
【課題を解決するための手段】
【０００６】
本発明の一形態では、半導体メモリは、マトリックス上に配置され、電気的に書き換え可能なメモリトランジスタおよびメモリトランジスタに接続された選択トランジスタを有する複数の不揮発性のメモリセルと、第１方向に並ぶメモリセルの列にそれぞれ接続された複数の制御ゲート線と、第１方向に並ぶメモリセルの列にそれぞれ接続された複数の選択ゲート線と、第１方向に並ぶメモリセルの列にそれぞれ接続された複数のソース線と、第１方向と交差する第２方向に並ぶ選択トランジスタの列にそれぞれ接続された複数のビット線と、プログラム動作時に、データがプログラムされるメモリセルを含むメモリセルの列に接続された制御ゲート線を高レベル電圧に設定し、データがプログラムされないメモリセルの列に接続された制御ゲート線を低レベル電圧に設定する制御ゲート線ドライバと、プログラム動作時に、データがプログラムされるメモリセルを含むメモリセルの列に接続された選択ゲート線を高レベル電圧に設定し、データがプログラムされないメモリセルの列に接続された選択ゲート線を低レベル電圧に設定する選択ゲート線ドライバと、プログラム動作時に、データがプログラムされるメモリセルを含む選択トランジスタの列に接続されたビット線を低レベル電圧に設定し、データがプログラムされない選択トランジスタの列に接続されたビット線をフローティング状態に設定するビット線制御部と、プログラム動作時に、データがプログラムされるメモリセルを含むメモリセルの列に接続されたソース線を高レベル電圧に設定するとともに、データがプログラムされないメモリセルの列に接続されたソース線を、選択ゲート線の低レベル電圧より高く、かつ高レベル電圧に設定されたソース線からデータがプログラムされないメモリセルのメモリトランジスタおよび選択トランジスタを介してフローティング状態に設定されたビット線に流れる電流により生成されるビット線上の高レベル電圧より低く設定するためのソース線制御部とを有している。
【発明の効果】
【０００７】
データをプログラムするメモリセルに接続されたソース線の電圧を低下させるプログラムしないメモリセルに接続されている選択トランジスタのリーク電流を遮断でき、プログラム動作時間を短縮できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における半導体メモリの例を示している。
【図２】別の実施形態における半導体メモリの例を示している。
【図３】図２に示したメモリコアの例を示している。
【図４】図３に示した電源制御部およびソース線制御部の例を示している。
【図５】図４に示したソース線デコーダおよびソース線ドライバの例を示している。
【図６】図３に示したメモリセルアレイの例を示している。
【図７】図２に示した半導体メモリが動作するときに信号線の電圧の例を示している。
【図８】プログラム動作において、選択されたセクタ内の選択されたソース線に接続されたソース線デコーダおよびソース線ドライバの動作の例を示している。
【図９】プログラム動作において、選択されたセクタ内の非選択のソース線に接続されたソース線デコーダおよびソース線ドライバの動作の例を示している。
【図１０】プログラム動作において、非選択のセクタ内のソース線に接続されたソース線デコーダおよびソース線ドライバの動作の例を示している。
【図１１】図２に示した半導体メモリのプログラム動作におけるメモリセルアレイ内の動作の例を示している。
【図１２】図２に示した半導体メモリのプログラム動作の例を示している。
【図１３】プログラム動作において、選択されたセクタ内の非選択のソース線を０Ｖに設定したときのメモリセルアレイ内の動作の例を示している。
【図１４】別の実施形態における電源制御部およびソース線制御部の例を示している。
【図１５】図１４に示したソース線デコーダおよびソース線ドライバの例を示している。
【図１６】図１４に示したソース線制御部を有する半導体メモリが動作するときに信号線の電圧の例を示している。
【図１７】図１４に示した電源制御部およびソース線制御部を有する半導体メモリのプログラム動作において、選択されたセクタ内の選択されたソース線に接続されたソース線デコーダおよびソース線ドライバの動作の例を示している。
【図１８】図１４に示した電源制御部およびソース線制御部を有する半導体メモリのプログラム動作において、選択されたセクタ内の非選択のソース線に接続されたソース線デコーダおよびソース線ドライバの動作の例を示している。
【図１９】図１４に示した電源制御部およびソース線制御部を有する半導体メモリのプログラム動作において、非選択のセクタ内のソース線に接続されたソース線デコーダおよびソース線ドライバの動作の例を示している。
【図２０】図１４に示した電源制御部およびソース線制御部を有する半導体メモリのプログラム動作におけるメモリセルアレイの動作の例を示している。
【図２１】図１４に示した電源制御部およびソース線制御部を有する半導体メモリのプログラム動作の例を示している。
【図２２】上述した実施形態の半導体メモリが搭載されるシステムの例を示している。
【発明を実施するための形態】
【０００９】
以下、実施形態を図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１０】
図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。図中の矢印は、信号線およびトランジスタに電流が流れることを示している。太い矢印は電流が多いことを示す。
【００１１】
半導体メモリＭＥＭは、ソース線制御部ＳＬＣＮＴ、制御ゲート線ドライバＣＧＤＲＶ、ビット線制御部ＢＬＣＮＴ、選択ゲート線ドライバＳＧＤＲＶおよびメモリセルアレイＡＲＹを有している。メモリセルアレイＡＲＹは、マトリックス上に配置された複数の不揮発性のメモリセルＭＣ（ＭＣ０−３）と、メモリセルＭＣに接続された制御ゲート線ＣＧ０−１、選択ゲート線ＳＧ０−１、ソース線ＳＬ０−１およびビット線ＢＬ０−１とを有している。
【００１２】
各メモリセルＭＣ（ＭＣ０−３）は、電気的に書き換え可能なメモリトランジスタＭＴ（ＭＴ０−３）と、メモリトランジスタＭＴに接続された選択トランジスタＳＴ（ＳＴ０−３）を有している。例えば、各メモリトランジスタＭＴは、ｎＭＯＳトランジスタの構造を有しており、電子を蓄積するフローティングゲートと、制御ゲート線ＣＧ（ＣＧ０またはＣＧ１）に接続された制御ゲートとを有している。なお、各メモリトランジスタＭＴは、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。選択トランジスタＳＴは、ゲートが選択ゲート線ＳＧに接続されたｎＭＯＳトランジスタである。
【００１３】
メモリトランジスタＭＴは、論理０のデータをプログラムするときに、対応する選択トランジスタＳＴを用いて選択され、プログラム動作により閾値電圧が高く設定される。一方、メモリトランジスタＭＴは、データを論理０から論理１に消去するときに、消去動作により閾値電圧が低く設定される。これにより、メモリセルＭＣに保持されるデータの論理は、電気的に書き換え可能である。例えば、消去状態のメモリトランジスタＭＴの閾値電圧は負に設定される。消去状態の閾値電圧を負にすることで、読み出し動作時に制御ゲート線ＣＧに印加する電圧を低くできる。制御ゲート線ＣＧの電圧振幅を小さくすることで、メモリセルＭＣを高速に読み出しアクセスできる。
【００１４】
制御ゲート線ＣＧ０−１、選択ゲート線ＳＧ０−１およびソース線ＳＬ０−１は、第１方向（図の横方向）に並ぶメモリセルＭＣの列（ＭＣ０、ＭＣ２またはＭＣ１、ＭＣ３）にそれぞれ接続されている。ビット線ＢＬ０−１は第１方向と交差する第２方向（図の縦方向）に並ぶメモリセルＭＣ（ＭＣ０−１またはＭＣ２−３）の選択トランジスタの列（ＳＴ０−１またはＳＴ２−３）にそれぞれ接続されている。
【００１５】
この例では、プログラム動作において太い破線で示したメモリセルＭＣ０が選択トランジスタＳＴ０により選択され、論理０に設定されるものとして説明する。メモリセルＭＣ０−３は、プログラム動作前に論理１（消去状態）に設定されており、メモリトランジスタＭＴ０−３の閾値電圧は低い。
【００１６】
選択ゲートドライバＳＧＤＲＶは、プログラム動作時に、データがプログラムされるメモリセルＭＣ０を含むメモリセルの列（ＭＣ０、ＭＣ２）に接続された選択ゲート線ＳＧ０を高レベル電圧（例えば、４Ｖ）に設定する。また、選択ゲートドライバＳＧＤＲＶは、プログラム動作時に、データがプログラムされないメモリセルＭＣの列（ＭＣ１、ＭＣ３）に接続された選択ゲート線ＳＧ１を低レベル電圧（例えば、０Ｖ）に設定する。制御ゲート線ドライバＣＧＤＲＶは、プログラム動作時に、データがプログラムされるメモリセルＭＣ０を含むメモリセルの列（ＭＣ０、ＭＣ２）に接続された制御ゲート線ＣＧ０を高レベル電圧（例えば、９Ｖ）に設定する。また、制御ゲート線ドライバＣＧＤＲＶは、プログラム動作時に、データがプログラムされないメモリセルＭＣの列（ＭＣ１、ＭＣ３）に接続された制御ゲート線ＣＧ１を低レベル電圧（例えば、０Ｖ）に設定する。
【００１７】
ビット線制御部ＢＬＣＮＴは、プログラム動作時に、データがプログラムされるメモリセルＭＣ０を含む選択トランジスタＳＴの列（ＳＴ０−１）に接続されたビット線ＢＬ０を低レベル電圧（例えば、０Ｖ）に設定する。また、ビット線制御部ＢＬＣＮＴは、プログラム動作時に、データがプログラムされない選択トランジスタＳＴの列（ＳＴ２−３）に接続されたビット線ＢＬ１をフローティング状態ＦＬＴに設定する。
【００１８】
ソース線制御部ＳＬＣＮＴは、プログラム動作時に、データがプログラムされるメモリセルＭＣ０を含むメモリセルの列（ＭＣ０、ＭＣ２）に接続されたソース線ＳＬ０を高レベル電圧（例えば、５Ｖ）に設定する。また、ソース線制御部ＳＬＣＮＴは、データがプログラムされないメモリセルの列（ＭＣ１、ＭＣ３）に接続されたソース線ＳＬ１を所定の電圧に設定するための制御を行う。例えば、所定の電圧は、選択ゲート線ＳＧ１の低レベル電圧（０Ｖ）より高く、ビット線ＢＬ１の電圧より低い。ここで、フローティング状態ＦＬＴのビット線ＢＬ１は、データがプログラムされないメモリセルＭＣ２を介して、高レベル電圧に設定されたソース線ＳＬ０から電流が流れ込み、例えば、３．５Ｖまで上昇する。
【００１９】
例えば、プログラム動作時に、ソース線制御部ＳＬＣＮＴは、ソース線ＳＬ１をフローティング状態ＦＬＴに設定する。消去状態のメモリトランジスタＭＴ３の閾値電圧は負に設定されている。このため、メモリトランジスタＭＴ３を介して高レベルのビット線ＢＬ１からソース線ＳＬ１に電流が流れ込み、フローティング状態ＦＬＴのソース線ＳＬ１の電圧は上昇する。
【００２０】
ソース線ＳＬ１の電圧は、メモリトランスタＭＴ３のゲート・ソース間電圧が、メモリトランジスタＭＴ３の閾値電圧より低くなるまで上昇する。さらに、ソース線ＳＬ１の電圧は、メモリトランジスタＭＴ３のサブスレッショルドリークにより上昇する。最終的に、メモリトランジスタＭＴ３のゲート・ソース間電圧は、メモリトランジスタＭＴ３の閾値電圧（例えば、−０．５Ｖ）より１Ｖから１．５Ｖ低い値になり、サブスレッショルドリークはほとんどなくなる。ソース線ＳＬ１の電圧は、例えば、１．８Ｖまで上昇し維持される。すなわち、ソース線ＳＬ１の電圧は、ソース線制御部ＳＬＣＮＴのフローティング制御により制御ゲート線ＣＧ１の低レベル電圧（０Ｖ）より高く、かつビット線ＢＬ１の高レベル電圧（３．５Ｖ）より低い値に設定される。
【００２１】
この状態では、メモリトランジスタＭＴ２および選択トランジスタＳＴ２を介してソース線ＳＬ０からビット線ＢＬ１に流れる電流はない。選択トランジスタＳＴ３およびメモリトランジスタＭＴ３を介してビット線ＢＬ１からソース線ＳＬ１に流れる電流はない。これにより、ソース線ＳＬ０の高レベル電圧が、ビット線ＢＬ１およびソース線ＳＬ１を含むリークパスにより低下することを防止できる。ソース線ＳＬ０の高レベル電圧を維持できるため、メモリトランジスタＭＴ０に流れる電流が減ることを防止でき、メモリトランジスタＭＴ０で発生するホットエレクトロンが減少することを防止できる。この結果、フローティングゲートへのホットエレクトロンの注入効率を向上できる。換言すれば、メモリセルＭＣへのデータのプログラム動作時間を短縮できる。
【００２２】
なお、ソース線制御部ＳＬＣＮＴは、データがプログラムされないメモリセルの列（ＭＣ１、ＭＣ３）に接続されたソース線ＳＬ１を直接駆動する駆動回路を有していてもよい。そして、ソース線制御部ＳＬＣＮＴの駆動回路は、ソース線ＳＬ１の電圧を、選択ゲート線ＳＧ１の低レベル電圧（０Ｖ）より高く、かつビット線ＢＬ１の高レベル電圧（３．５Ｖ）より低い値Ｖ１に設定する。具体的には、ソース線ＳＬ１の電圧は、駆動回路によりメモリトランジスタＭＴ３にサブスレッショルドリークがほとんど流れない値Ｖ１（例えば、１Ｖから２Ｖ）に設定される。
【００２３】
以上、この実施形態では、データをプログラムするメモリセルＭＣ０に接続されたソース線ＳＬ０の高レベル電圧が、選択トランジスタＳＴ３およびメモリトランジスタＭＴ３のリーク電流により低下することを防止できる。この結果、データをプログラムするメモリトランジスタＭＴ０で発生するホットエレクトロンが減少することを防止でき、プログラム動作時間を短縮できる。
【００２４】
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。
【００２５】
半導体メモリＭＥＭは、アドレス入力部１０、動作制御部１２、データ入出力部１４およびメモリコア１６を有している。アドレス入力部１０は、読み出し動作、プログラム動作および消去動作時にアドレス信号ＡＤを受け、受けたアドレス信号ＡＤをロウアドレス信号ＲＡおよびカラムアドレス信号ＣＡとしてメモリコア１６に出力する。例えば、ロウアドレス信号ＲＡは、アドレス信号ＡＤの上位に割り当てられ、図６に示す制御ゲート線ＣＧ、選択ゲート線ＳＧおよびソース線ＳＬを選択するために半導体メモリＭＥＭに供給される。例えば、カラムアドレス信号ＣＡは、アドレス信号ＡＤの下位に割り当てられ、図６に示すビット線ＢＬを選択するために半導体メモリＭＥＭに供給される。特に限定されないが、アドレス入力部１０は、アドレス信号ＡＤの論理をラッチする機能を有している。
【００２６】
動作制御部１２は、メモリコア１６をアクセスするためのコマンド信号ＣＭＤを外部端子を介して受ける。例えば、コマンド信号ＣＭＤは、クロック信号、ライトイネーブル信号、チップイネーブル信号を含む。特に限定されないが、コマンド信号ＣＭＤとして、プログラム動作を実行するためのプログラムコマンド、読み出し動作を実行するための読み出しコマンド、および消去動作を実行するための消去コマンドがある。動作制御部１２は、コマンド信号ＣＭＤに応答して、アドレス入力部１０、データ入出力部１４およびメモリコア１６の動作を制御する制御信号（タイミング信号）を生成する。
【００２７】
動作制御部１２は、メモリセルＭＣ（図６）を論理０に設定するプログラム動作時およびメモリセルＭＣを論理１に設定する消去動作時に、メモリコア１６内の読み出し回路から出力されるベリファイデータに基づいて、選択されたメモリセルＭＣの閾値電圧をモニタする。動作制御部１２は、閾値電圧が期待値に達していないとき、プログラム動作または消去動作を続けるためにメモリコア１６に制御信号を出力する。
【００２８】
動作制御部１２は、メモリセルＭＣに論理０をプログラムするプログラム動作時に、データ端子Ｉ／Ｏに供給されるデータ信号の論理をデータ入出力部１４を介して受ける。そして、動作制御部１２は、複数ビットを有するデータ端子Ｉ／Ｏのうち、論理０が供給されたデータ端子Ｉ／Ｏに対応するメモリセルＭＣにプログラム動作を実行するためにメモリコア１６に制御信号を出力する。換言すれば、論理１が供給されたデータ端子Ｉ／Ｏに対応するメモリセルＭＣには、プログラム動作が実行されない。」
データ入出力部１４は、読み出し動作時に、メモリコア１６から出力される読み出しデータの論理をデータ端子Ｉ／Ｏに出力する。データ入出力部１４は、プログラム動作時に、データ端子Ｉ／Ｏに供給されるデータ信号の論理を動作制御部１２に出力する。特に限定されないが、データ入出力部１４は、データ端子Ｉ／Ｏに供給されるデータの論理をラッチする機能を有している。データ入出力部１４は、ビット線ＢＬの電圧を設定するビット線制御部の機能を有している。ビット線制御部は、プログラム動作時に、データがプログラムされるメモリセルＭＣを含むメモリセルＭＣの列（図６のビット線ＢＬの配線方向に並ぶ選択トランジスタＳＴの列）に接続されたビット線ＢＬを低レベル電圧に設定する。また、ビット線制御部は、プログラム動作時に、データがプログラムされないメモリセルＭＣの列（図６のビット線ＢＬの配線方向に並ぶ選択トランジスタＳＴの列）に接続されたビット線ＢＬをフローティング状態ＦＬＴに設定する。なお、メモリセルＭＣに論理１を書き込む消去動作では、例えば、セクタＳＥＣ（図４）内のメモリセルＭＣが一括で消去される。
【００２９】
メモリコア１６は、不揮発性のメモリセルＭＣを有するメモリセルアレイＡＲＹ（図３、図６）と、動作制御部１２からの制御信号に応じてメモリセルアレイＡＲＹの動作を制御する制御回路と電圧生成部を有している。制御回路は、外部電源電圧ＶＣＣおよび接地電圧ＶＳＳに基づいて外部電源電圧ＶＣＣより高い高レベル電圧および負電圧を生成する電圧生成部に接続されている。特に限定されないが、外部電源電圧ＶＣＣは、１．８Ｖである。メモリコア１６の例は、図３に示す。
【００３０】
図３は、図２に示したメモリコア１６の例を示している。メモリコア１６は、電圧生成部ＰＷＧＥＮ、電源制御部ＰＷＣＮＴ、ソース線制御部ＳＬＣＮＴ、制御ゲート線ドライバＣＧＤＲＶ、選択ゲート線ドライバＳＧＤＲＶ、カラムデコーダＹＤＥＣ、センスアンプＳＡおよびメモリセルアレイＡＲＹを有している。
【００３１】
電源制御部ＰＷＣＮＴは、電圧生成部ＰＷＧＥＮに接続されている。電源制御部ＰＷＣＮＴは、ソース線デコーダＳＬＤＥＣ、ソース線ドライバＳＬＤＲＶ、制御ゲート線ドライバＣＧＤＲＶおよび選択ゲート線ドライバＳＧＤＲＶに供給される高レベル電圧と、制御ゲート線ドライバＣＧＤＲＶに供給される負電圧を生成する。
【００３２】
ソース線制御部ＳＬＣＮＴは、複数のソース線デコーダＳＬＤＥＣおよび複数のソース線ドライバＳＬＤＲＶを有している。ソース線デコーダＳＬＤＥＣは、ロウアドレス信号ＲＡが示すソース線ＳＬ（ＳＬ０、ＳＬ１、...、ＳＬ７）に対応するソース線ドライバＳＬＤＲＶを駆動するためにソース線制御信号を出力する。ソース線ドライバＳＬＤＲＶは、ソース線デコーダＳＬＤＥＣからのソース線制御信号に応じて、ソース線ＳＬをそれぞれ所定の電圧に設定する。ソース線制御部ＳＬＣＮＴの例は、図４に示す。
【００３３】
制御ゲート線ドライバＣＧＤＲＶは、ロウアドレス信号ＲＡが示す制御ゲート線ＣＧ（ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３、...）を駆動する。選択ゲート線ドライバＳＧＤＲＶは、ロウアドレス信号ＲＡが示す選択ゲート線ＳＧ（ＳＧ０、ＳＧ１、ＳＧ２、ＳＧ３、...）を駆動する。また、選択ゲート線ドライバＳＧＤＲＶは、選択ゲート線ＳＧのデコード論理を利用して、プログラム動作の開始時に制御ゲート線ＣＧを一時的に選択する。選択された制御ゲート線ＣＧは、制御ゲート線ドライバＣＧＤＲＶが動作を開始するまで、例えば、電源電圧ＶＣＣに設定される。
【００３４】
カラムデコーダＹＤＥＣは、カラムアドレス信号ＣＡが示すビット線ＢＬ（図６）を選択するためのカラム選択信号を出力する。カラム選択信号は、ビット線ＢＬをセンスアンプＳＡに接続するカラムスイッチの動作を制御する。
【００３５】
センスアンプＳＡは、読み出し動作時およびベリファイ動作時にメモリセルアレイＡＲＹから出力されるデータの論理を判定する。ベリファイ動作は、メモリセルＭＣの閾値電圧を確認するために、消去動作時およびプログラム動作時に実行される。読み出し動作時に判定された論理は、データ線ＤＴを介してデータ端子Ｉ／Ｏに出力される。ベリファイ動作時に判定された論理は、ベリファイデータとしてデータ線ＤＴを介して動作制御部１２に出力される。
【００３６】
図４は、図３に示した電源制御部ＰＷＣＮＴおよびソース線制御部ＳＬＣＮＴの例を示している。なお、以降では、プログラム動作に必要な回路について説明する。電源制御部ＰＷＣＮＴ（ＰＷＣＮＴ０−１）は、セクタＳＥＣ（ＳＥＣ０−１）に対応してそれぞれ形成されている。各電源制御部ＰＷＣＮＴは、プログラム動作時に、電圧生成部ＰＷＧＥＮで生成された高レベル電圧ＨＶＰＰＩおよびプログラムソース電圧ＶＰＧＭＳＬをプログラム動作の実行するセクタＳＥＣに供給する。例えば、高レベル電圧ＨＶＰＰＩは、プログラム動作が実行されるセクタＳＥＣでは１０Ｖに設定され、プログラム動作が実行されないセクタＳＥＣでは１．８Ｖに設定される。例えば、プログラムソース電圧ＶＰＧＭＳＬは、プログラム動作が実行されるセクタＳＥＣでは５Ｖに設定され、プログラム動作が実行されないセクタＳＥＣでは０Ｖに設定される。
【００３７】
電圧生成部ＰＷＧＥＮは、電源電圧ＶＣＣから１０Ｖおよび５Ｖを生成するチャージポンプを有している。各電源制御部ＰＷＣＮＴ０−１は、セクタＳＥＣ０−１毎に個別に動作するため、消費電力を削減できる。なお、チャージポンプは、各々のセクタＳＥＣ０−１に形成されてもよい。この場合、各電源制御部ＰＷＣＮＴは各々のセクタＳＥＣ０−１のチャージポンプを制御する。
【００３８】
ソース線制御部ＳＬＣＮＴは、ソース線制御回路ＳＬＣと、ソース線ＳＬ（ＳＬ０、ＳＬ１、...、ＳＬ７）にそれぞれ対応する複数のソース線デコーダＳＬＤＥＣおよび複数のソース線ドライバＳＬＤＲＶとを、セクタＳＥＣ（ＳＥＣ０−１）毎に有している。ソース線制御部ＳＬＣＮＴ０−１は、互いに同じ回路である。なお、セクタＳＥＣの数およびソース線制御部ＳＬＣＮＴの数は、２個に限定されず、１個または３個以上でもよい。ソース線ＳＬの数は、８本以外でもよい。
【００３９】
ソース線制御回路ＳＬＣは、セクタアドレスＳＥＣＡＤＤおよびプログラム制御信号ＰＧＭに応じて、ソース制御信号ＳＬＢを出力する。例えば、セクタアドレスＳＥＣＡＤＤは、セクタＳＥＣを選択するためにロウアドレス信号ＲＡの上位ビットをデコードして生成される。半導体メモリＭＥＭが１６個のセクタＳＥＣを有するとき、セクタアドレスＳＥＣＡＤＤは、ロウアドレス信号ＲＡの最上位の４ビットのデコード信号である。プログラム制御信号ＰＧＭは、プログラムコマンドに応答して動作制御部１２から出力される。例えば、ソース制御信号ＳＬＢは、１．８Ｖまたは０Ｖのいずれかに設定される。
【００４０】
各ソース線デコーダＳＬＤＥＣは、高レベル電圧ＨＶＰＰＩ、ソース線アドレスＳＬＡＤＤ、セクタアドレスＳＥＣＡＤＤおよびプログラム制御信号ＰＧＭを受け、各ソース線ＳＬ（ＳＬ０−７）に対応するソース制御信号ＳＬＮを出力する。例えば、ソース線アドレスＳＬＡＤＤは、ロウアドレス信号ＲＡの下位ビットをデコードして生成される。図６に示すように、各ソース線ＳＬは、制御ゲート線ＣＧに沿って配線され、２つのメモリセルに共通に接続される。このため、ソース線ＳＬの数は、制御ゲート線ＣＧの数および選択ゲート線ＳＧの数の半分である。
【００４１】
例えば、各セクタＳＥＣが８本のソース線ＳＬを有するとき、ソース線アドレスＳＬＡＤＤは、ロウアドレス信号ＲＡの最下位ビットを除く下位の３ビットのデコード信号である。なお、ソース線ＳＬの数が制御ゲート線ＣＧの数と同じ場合、ソース線アドレスＳＬＡＤＤは、ロウアドレス信号ＲＡの最下位の３ビットのデコード信号である。例えば、ソース制御信号ＳＬＮは、１０Ｖまたは０Ｖのいずれかに設定される。
【００４２】
各ソース線ドライバＳＬＤＲＶは、ソース制御信号ＳＬＮ、ソース制御信号ＳＬＢおよびプログラムソース電圧ＶＰＧＭＳＬを受け、対応するソース線ＳＬを所定の電圧に設定する。
【００４３】
図５は図４に示したソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶの例を示している。ソース線デコーダＳＬＤＥＣは、ＮＡＮＤゲート、インバータＩＮＶ１−２、ｐＭＯＳトランジスタＰＭ１−３およびｎＭＯＳトランジスタＮＭ１−３を有している。トランジスタＰＭ１−３、ＮＭ１−３の耐圧は、ＮＡＮＤゲートおよびインバータＩＮＶ１−２を形成するトランジスタに比べて高く設計されている。ＮＡＮＤゲートおよびインバータＩＮＶ１−２は、直列に接続されている。ＮＡＮＤゲートは、ソース線アドレスＳＬＡＤＤ、セクタアドレス信号ＳＥＣＡＤＤおよびプログラム制御信号ＰＧＭを受ける。
【００４４】
トランジスタＰＭ１−３のソースおよびバックゲート（基板）は、高レベル電圧線ＨＶＰＰＩに接続されている。トランジスタＰＭ１のゲートは、トランジスタＰＭ２のドレイン、トランジスタＰＭ３のゲートおよびトランジスタＮＭ２のドレインに接続されている。トランジスタＰＭ２のゲートは、トランジスタＰＭ１のドレインおよびトランジスタＮＭ１のドレインに接続されている。トランジスタＮＭ１のソースは、インバータＩＮＶ１の出力に接続されている。トランジスタＮＭ２のソースは、インバータＩＮＶ２の出力およびトランジスタＮＭ３のゲートに接続されている。トランジスタＮＭ１−３のバックゲートは、接地線ＶＳＳに接続されている。トランジスタＮＭ３のソースは、接地線ＶＳＳに接続されている。トランジスタＰＭ３、ＮＭ３のドレインは、ソース制御信号線ＳＬＮに接続されている。
【００４５】
ソース線ドライバＳＬＤＲＶは、ｎＭＯＳトランジスタＮＭ４−５を有している。トランジスタＮＭ４は、ゲートをソース制御信号線ＳＬＮに接続し、ドレインをプログラムソース電圧線ＶＰＧＭＳＬに接続し、ソースをソース線ＳＬに接続し、バックゲートを接地線ＶＳＳに接続している。トランジスタＮＭ５は、ゲートをソース制御信号線ＳＬＢに接続し、ドレインをソース線ＳＬに接続し、ソースおよびバックゲートを接地線ＶＳＳに接続している。
【００４６】
プログラム動作が実行されるセクタＳＥＣに対応するソース線制御回路ＳＬＣは、ソース制御信号ＳＬＢを低レベルに設定する。プログラム動作が実行されないセクタＳＥＣに対応するソース線制御回路ＳＬＣは、ソース制御信号ＳＬＢを高レベル（ＶＣＣ）に設定する。
【００４７】
プログラム動作が実行されるメモリセルＭＣに接続されたソース線ＳＬに対応するソース線デコーダＳＬＤＥＣでは、インバータＩＮＶ１、ＩＮＶ２の出力が高レベル（ＶＣＣ）および低レベル（ＶＳＳ）にそれぞれ設定される。これにより、トランジスタＰＭ２、ＮＭ３がオフし、トランジスタＰＭ１、ＰＭ３がオンする。トランジスタＮＭ１、ＮＭ２は常にオンである。トランジスタＰＭ３のオンにより、ソース制御信号ＳＬＮは高レベル電圧（ＨＶＰＰＩ；１０Ｖ）に設定される。
【００４８】
一方、プログラム動作が実行されるセクタＳＥＣにおいて、プログラム動作が実行されないメモリセルＭＣに接続されたソース線ＳＬに対応するソース線デコーダＳＬＤＥＣでは、インバータＩＮＶ１、ＩＮＶ２の出力が低レベル（ＶＳＳ）および高レベル（ＶＣＣ）にそれぞれ設定される。これにより、トランジスタＰＭ２、ＮＭ３がオンし、トランジスタＰＭ１、ＰＭ３がオフする。トランジスタＮＭ１、ＮＭ２は常にオンである。トランジスタＮＭ３のオンにより、ソース制御信号ＳＬＮは低レベル電圧（ＶＳＳ）に設定される。同様に、プログラム動作が実行されないセクタＳＥＣに対応するソース線デコーダＳＬＤＥＣにおいても、トランジスタＰＭ３がオフし、トランジスタＮＭ３のオンすることにより、ソース制御信号ＳＬＮは低レベル電圧（ＶＳＳ）に設定される。
【００４９】
プログラム動作が実行されるメモリセルＭＣに接続されたソース線ＳＬに対応するソース線ドライバＳＬＤＲＶでは、高レベルのソース制御信号ＳＬＮを受けてトランジスタＮＭ４がオンし、低レベルのソース制御信号ＳＬＢを受けてトランジスタＮＭ５がオフする。このため、ソース線ＳＬは、高レベル（プログラムソース電圧ＶＰＧＭＳＬ；５Ｖ）に設定される。一方、プログラム動作が実行されるセクタＳＥＣにおいて、プログラム動作が実行されないメモリセルＭＣに接続されたソース線ＳＬに対応するソース線ドライバＳＬＤＲＶでは、低レベルのソース制御信号ＳＬＮを受けてトランジスタＮＭ４がオフし、低レベルのソース制御信号ＳＬＢを受けてトランジスタＮＭ５がオフする。このため、ソース線ＳＬは、フローティング状態に設定される。
【００５０】
プログラム動作が実行されないセクタＳＥＣに対応するソース線ドライバＳＬＤＲＶでは、低レベルのソース制御信号ＳＬＮを受けてトランジスタＮＭ４がオフし、高レベルのソース制御信号ＳＬＢを受けてトランジスタＮＭ５がオンする。このため、ソース線ＳＬは、低レベル（ＶＳＳ）に設定される。
【００５１】
図６は、図３に示したメモリセルアレイＡＲＹの例を示している。メモリセルアレイＡＲＹは、マトリックス状に配置される複数の不揮発性のメモリセルＭＣを有している。制御ゲート線ＣＧ（ＣＧ０−３）、ソース線ＳＬ（ＳＬ０−１）および選択ゲート線ＳＧ（ＳＧ０−３）は、図の横方向に並ぶメモリセルＭＣの列に共通に接続されている。ビット線ＢＬ（ＢＬ０−１）は、図の縦方向に並ぶメモリセルＭＣの列に共通に接続されている。各ソース線ＳＬは、ビット線ＢＬの配線方向（図の上下方向）に沿って配置される一対のメモリセルＭＣに共通に接続されている。各メモリセルＭＣは、ソース線ＳＬとビット線ＢＬとの間に直列に配置されたメモリトランジスタＭＴおよび選択トランジスタＳＴを有している。
【００５２】
メモリトランジスタＭＴは、ｎＭＯＳトランジスタの構造を有しており、電子を蓄積するフローティングゲートと、制御ゲート線ＣＧに接続された制御ゲートとを有している。なお、メモリトランジスタＭＴは、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。選択トランジスタＳＴは、ゲートが選択ゲート線ＳＧに接続されたｎＭＯＳトランジスタである。メモリトランジスタＭＴおよび選択トランジスタＳＴは、図５に示したトランジスタＮＭ１−５と同様に、高い耐圧を有している。
【００５３】
図７は、図２に示した半導体メモリＭＥＭが動作するときに信号線の電圧の例を示している。この例では、読み出し動作ＲＤでは、セクタＳＥＣ０の制御ゲート線ＣＧ０と選択ゲート線ＳＧ０とビット線ＢＬ０に接続されたメモリセルＭＣからデータが読み出される。プログラム動作ＰＧＭでは、セクタＳＥＣ０の制御ゲート線ＣＧ０と選択ゲート線ＳＧ０とビット線ＢＬ０とに接続されたメモリセルＭＣが論理０に設定される。消去動作ＥＲＳでは、セクタＳＥＣ０内の全てのメモリセルＭＣが論理１に設定される。このために、消去動作では、セクタＳＥＣ０内の全ての制御ゲート線ＣＧ０−１５が負電圧（例えば、−９Ｖ）に設定され、セクタＳＥＣ０内のメモリセルＭＣの基板であるｐ型ウエル領域ＰＷ０が高レベル（例えば、９Ｖ）に設定される。ｐ型ウエル領域ＰＷ０は、メモリトランジスタＭＴおよび選択トランジスタＳＴのバックゲート（基板）である。
【００５４】
プログラム動作では、選択されたセクタＳＥＣ０内の選択されたビット線ＢＬ０は、低レベル（０Ｖ）に設定される。選択されたセクタＳＥＣ０内の非選択のビット線ＢＬ１−１０２３は、フローティング状態ＦＬＴに設定される。なお、ビット線ＢＬの数は、１０２４本でなくてもよい。プログラム動作では、データがプログラムされるメモリセルＭＣに接続された制御ゲート線ＣＧ０のみが、高レベル（９Ｖ）に設定される。これにより、セルトランジスタＣＴのゲート（ＣＧ）に高レベルが印加される頻度が低くなり、メモリセルＭＣのディスターブを減らすことができる。選択ゲート線ＳＧ０も同様に高レベル（４Ｖ）に設定される。これにより、選択ゲート線ＳＧ０が電源電圧（１．８Ｖ）に設定される場合に比べて、メモリセルＭＣのホットエレクトロンによるプログラムの効率が良くなる。
【００５５】
図８は、プログラム動作において、選択されたセクタＳＥＣ０内の選択されたソース線ＳＬ０に接続されたソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶの動作の例を示している。太い矢印は、信号線およびトランジスタに電流が流れることを示している。
【００５６】
上述したように、ソース線デコーダＳＬＤＥＣは、インバータＩＮＶ１の出力を高レベル（１．８Ｖ）に設定し、インバータＩＮＶ２の出力を低レベル（０Ｖ）に設定する。これにより、トランジスタＰＭ１、ＰＭ３がオンし、ソース制御信号ＳＬＮは高レベル（１０Ｖ）に設定される。トランジスタＮＭ１、ＮＭ２は常にオンである。ソース線ドライバＳＬＤＲＶは、高レベルのソース制御信号ＳＬＮを受けてトランジスタＮＭ４をオンし、ソース線ＳＬ０を５Ｖに設定する。
【００５７】
図９は、プログラム動作において、選択されたセクタＳＥＣ０内の非選択のソース線ＳＬ１に接続されたソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶの動作の例を示している。太い矢印は、信号線およびトランジスタに電流が流れることを示している。
【００５８】
上述したように、ソース線デコーダＳＬＤＥＣは、インバータＩＮＶ１の出力を低レベル（０Ｖ）に設定し、インバータＩＮＶ２の出力を高レベル（１．８Ｖ）に設定する。これにより、トランジスタＰＭ２、ＮＭ３がオンし、ソース制御信号ＳＬＮが低レベル（０Ｖ）に設定される。トランジスタＮＭ１、ＮＭ２は常にオンである。ソース線ドライバＳＬＤＲＶは、低レベルのソース制御信号ＳＬＮ、ＳＬＢを受けてトランジスタＮＭ４、ＮＭ５をオフし、ソース線ＳＬ１をフローティング状態に設定する。セクタＳＥＣ０のソース線ＳＬ２−７に対応する他のソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶも同様に動作する。
【００５９】
図１０は、プログラム動作において、非選択のセクタＳＥＣ１内のソース線ＳＬ０に接続されたソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶの動作の例を示している。太い矢印は、信号線およびトランジスタに電流が流れることを示している。ソース線デコーダＳＬＤＥＣの動作は、図９と同じである。
【００６０】
ソース線ドライバＳＬＤＲＶは、高レベル（１．８Ｖ）のソース制御信号ＳＬＢを受けてトランジスタＮＭ５をオンし、ソース線ＳＬ０を０Ｖに設定する。セクタＳＥＣ１に対応する他のソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶも同様に動作する。
【００６１】
図１１は、図２に示した半導体メモリＭＥＭのプログラム動作におけるメモリセルアレイＡＲＹ内の動作の例を示している。図中の矢印は、配線およびトランジスタに流れる電流を示している。太い矢印は電流が多いことを示す。また、図１１では、説明を分かりやすくするために、メモリセルＭＣ、メモリトランジスタＭＴおよび選択トランジスタＳＴに番号を付けている。この例では、セクタＳＥＣ０の制御ゲート線ＣＧ０と選択ゲート線ＳＧ０とビット線ＢＬ０とに接続された太い破線で示したメモリセルＭＣ０が論理０に設定される。例えば、プログラム動作の前に、全てのメモリセルＭＣ０−７は、論理１に設定されている。
【００６２】
プログラム動作が開始されると、選択ゲート線ＳＧ０は高レベル（４Ｖ）に設定され、制御ゲート線ＣＧ０は高レベル（９Ｖ）に設定される。また、ソース線ＳＬ０は、高レベル（５Ｖ）に設定され、ビット線ＢＬ０は、低レベル（０Ｖ）に設定される。セクタＳＥＣ０内の他の選択ゲート線ＳＧ１−３、制御ゲート線ＣＧ１−３は、低レベル（０Ｖ）に設定される。セクタＳＥＣ０内の他のソース線ＳＬ１とビット線ＢＬ１は、フローティング状態ＦＬＴに設定される。
【００６３】
高レベルの制御ゲート線ＣＧ０および高レベルの選択ゲート線ＳＧ０により、メモリセルＭＣ０のメモリトランジスタＭＴ０および選択トランジスタＳＴ０を介してソース線ＳＬ０からビット線ＢＬ０に電流が流れる。メモリトランジスタＭＴ０のソース・ドレイン間を流れる電子の一部は、制御ゲート線ＣＧ０の高レベルにより、ホットエレクトロンとしてフローティングゲートに注入される。これにより、メモリトランジスタＭＴ０の閾値電圧が高くなり、メモリセルＭＣ０が論理０に設定される。
【００６４】
ビット線ＢＬ１はフローティング状態ＦＬＴに設定されているため、ビット線ＢＬ１が充電されるまで、メモリセルＭＣ４を介してソース線ＳＬ０からビット線ＢＬ１に電流が流れる。例えば、選択トランジスタＳＴ４の閾値電圧が０．５Ｖのとき、ビット線ＢＬ１の電圧は、ほぼ３．５Ｖまで上昇する。すなわち、ビット線ＢＬ１は、選択トランジスタＳＴ４のゲート・ソース間電圧が０．５Ｖ以下になるまで充電される。ここで、選択トランジスタＳＴ４のソースはビット線ＢＬ１である。
【００６５】
例えば、フローティング状態ＦＬＴのソース線ＳＬ１に接続されたメモリセルＭＣ６は、データが消去されている。メモリトランジスタＭＴ６の閾値電圧は負（デプレッション状態）に設定されており、制御ゲート線ＣＧ２が低レベル（０Ｖ）であってもメモリトランジスタＭＴ６のチャネル抵抗は低い。したがって、ソース線ＳＬ１の電圧は、選択トランジスタＳＴ６とメモリトランジスタＭＴ６の間の中間ノードＭＮの電圧に依存して変化する。すなわち、中間ノードに蓄積された電荷は、メモリトランジスタＭＴ６を介してソース線ＳＬ１に流れる。
【００６６】
フローティング状態ＦＬＴのソース線ＳＬ１に接続されたメモリセルＭＣ６の選択トランジスタＳＴ６のゲートは、０Ｖの選択ゲート線ＳＧ２を受けている。選択トランジスタＳＴ６の閾値電圧は、高速動作のために低く設計されており（例えば０．５Ｖ）、ソース・ドレイン間の電圧差に応じてサブスレッショルドリーク電流が発生する。このため、ソース線ＳＬ１とメモリセルＭＣ６の中間ノードＭＮには、選択トランジスタＳＴ６を介してビット線ＢＬ１（３．５Ｖ）からのリーク電流（サブスレッショルドリーク電流）により電荷が蓄積される。このとき、選択トランジスタＳＴ６のドレインはビット線ＢＬ１であり、選択トランジスタＳＴ６のソースは中間ノードＭＮである。
【００６７】
ソース線ＳＬ１と中間ノードＭＮへの電荷の蓄積によりソース線ＳＬ１と中間ノードＭＮの電圧が上昇すると、選択トランジスタＳＴ６のゲート・ソース間電圧は小さくなる。これにより、選択トランジスタＳＴ６がカットオフするのでサブスレッショルドリーク電流を自動的に減らすことができる。
【００６８】
ビット線ＢＬ１からソース線ＳＬ１へのリークパスを遮断することで、ソース線ＳＬ０の高レベルがプログラム動作中に低くなることを防止できる。この結果、メモリトランジスタＭＴ０のソース・ドレイン間に流れる電流が減ることを防止でき、プログラム動作を効率的に実行できる。すなわち、データのプログラム動作時間が長くなることを防止できる。特に、プログラム動作に関係しない選択トランジスタＳＴ４を介してソース線ＳＬ０からビット線ＢＬ１に流れ込むリーク電流を削減できるため、選択トランジスタＳＴ４に接続された選択ゲート線ＳＧ０の高レベル電圧を高くできる（例えば、４Ｖ）。この結果、データのプログラム動作時間をさらに短縮できる。
【００６９】
さらに、ビット線ＢＬ１に接続されたメモリセルＭＣ４、ＭＣ６等に定常的なリーク電流が流れることを防止できるため、メモリトランジスタＭＴ４、ＭＴ６等の閾値電圧が徐々に高くなる、いわゆるディスターブ現象を防止できる。この結果、論理１のデータ保持特性を向上でき、半導体メモリＭＥＭの信頼性を向上できる。
【００７０】
図１２は、図２に示した半導体メモリＭＥＭのプログラム動作の例を示している。この例では、図１１と同様に、セクタＳＥＣ０のメモリセルＭＣ０に論理０がプログラムされる。図１２は、図１１に示したセクタＳＥＣ０の信号線の波形を示している。
【００７１】
まず、プログラム動作前の初期状態（スタンバイ状態）において、選択ゲート線ＳＧ０−３、制御ゲート線ＣＧ０−３およびソース線ＳＬ０−１は、０Ｖに設定され、ビット線ＢＬ０−１は、フローティング状態ＦＬＴに設定されている。動作制御部１２は、プログラムコマンドＰＧＭに応答してメモリコア１６のプログラム動作を開始する（図１２（ａ））。
【００７２】
デコード期間ＰＤＥＣにおいて、図３に示したゲート線選択デコーダＳＧＤＥＣは、ロウアドレス信号ＲＡに応じて選択ゲート線ＳＧ０を駆動し、４Ｖに設定する（図１２（ｂ））。制御ゲート線ＣＧ０は、ゲート線選択デコーダＳＧＤＥＣによる選択ゲート線ＳＧ０のデコード動作に基づいて、一時的に１．８Ｖに設定される（図１２（ｃ））。セクタＳＥＣ０のソース線ＳＬ０は、５Ｖに設定される（図１２（ｄ））。セクタＳＥＣ０の他のソース線ＳＬ１−３は、フローティング状態ＦＬＴに設定される（図１２（ｅ））。
【００７３】
フローティング状態ＦＬＴのビット線ＢＬ０の電圧は、メモリトランジスタＭＴ０および選択トランジスタＳＴ０を介してソース線ＳＬ０から流れる電流により上昇する（図１２（ｆ））。同様に、フローティング状態ＦＬＴのビット線ＢＬ１の電圧は、メモリトランジスタＭＴ４および選択トランジスタＳＴ４を介してソース線ＳＬ０から流れる電流により上昇する（図１２（ｇ））。
【００７４】
次に、高電圧印加開始期間ＰＨＶにおいて、制御ゲート線ドライバＣＧＤＲＶが動作を開始し、制御ゲート線ＣＧ０が９Ｖまで上昇する（図１２（ｈ））。これによりビット線ＢＬ０の電圧は、選択ゲート線ＳＧ０の電圧（４Ｖ）から選択トランジスタＳＴ０の閾値電圧Ｖｔを引いた電圧まで上昇する（図１２（ｉ））。同様に、ビット線ＢＬ１の電圧は、選択ゲート線ＳＧ０の電圧（４Ｖ）から選択トランジスタＳＴ４の閾値電圧Ｖｔを引いた電圧まで上昇する（図１２（ｊ））。ビット線ＢＬ１の上昇に伴い、選択トランジスタＳＴ６およびメモリトランジスタＭＴ６にサブスレッショルドリーク電流が流れ、ソース線ＳＬ１の電圧が上昇する（図１２（ｋ））。サブスレッショルドリーク電流は、ソース線ＳＬ１の上昇により選択トランジスタＳＴ６がカットオフすると流れなくなる。これにより、ソース線ＳＬ１の電圧上昇は停止する。例えば、ソース線ＳＬ１は、０．５Ｖから１Ｖの間に保持される（図１２（ｌ））。すなわち、ソース線ＳＬ１の電圧は、ソース線制御部ＳＬＣＮＴの制御により、非選択の選択ゲート線ＳＧ１−３の電圧（例えば、０Ｖ）より高く、非選択のビット線ＢＬ１の電圧（４Ｖ−Ｖｔ；例えば、３．５Ｖ）より低い値に設定される。
【００７５】
次に、プログラム期間ＰＰＧＭにおいて、ビット線ＢＬ０が０Ｖに設定される（図１２（ｍ））。これにより、メモリトランジスタＭＴ０のソース・ドレイン間にプログラム電流が流れ、メモリセルＭＣ０が論理０に設定される。なお、プログラム期間ＰＰＧＭは、デコード期間ＰＤＥＣおよび高電圧印加開始期間ＰＨＶに比べて十分に長く、プログラム動作時間のほとんどを占めている。プログラム期間ＰＰＧＭでは、図１１で説明したように、ビット線ＢＬ１の電荷を定常的に逃がすリークパスは存在しない。このため、ソース線ＳＬ０の高レベルがプログラム動作中に低くなることを防止でき、プログラム動作を効率的に実行できる。そして、プログラム期間ＰＰＧＭの後、各信号線の電圧は、初期状態に戻され、プログラム動作が完了する。
【００７６】
図１３は、プログラム動作において、選択されたセクタＳＥＣ０内の非選択のソース線ＳＬ１を０Ｖに設定したときのメモリセルアレイＡＲＹ内の動作の例を示している。図１１と同じ要素、同じ動作については、詳細な説明は省略する。
【００７７】
この例では、プログラム動作時に非選択のソース線ＳＬ１が０Ｖに設定される。メモリトランジスタＭＴ６の閾値電圧は負に設定されている。このため、中間ノードＭＮの電圧は、ソース線ＳＬ１の電圧と同じ０Ｖに設定される。選択トランジスタＳＴ６のドレインであるビット線ＢＬ１は、３．５Ｖまで上昇する。したがって、サブスレッショルドリーク電流が、選択トランジスタＳＴ６のソース・ドレイン間およびメモリトランジスタＭＴ６のソース・ドレイン間に定常的に流れる。この結果、ソース線ＳＬ０からソース線ＳＬ１への定常的なリーク電流が発生し、ソース線ＳＬ０の電圧は下がり、プログラム動作に必要な電圧（５Ｖ）を維持できなくなる。
【００７８】
定常的なリーク電流を少なくするためには、選択トランジスタＳＴ６のリーク電流が無くなるまで選択ゲート線ＳＧ０の高レベル電圧を下げる必要がある。しかしながら、選択ゲート線ＳＧ０の高レベル電圧を下げると、データをプログラムするメモリトランジスタＭＴ０のソース・ドレイン間に流れる電流が減る。この結果、ホットエレクトロンが減り、プログラム動作時間が長くなってしまう。本実施形態では、この問題を解決できる。
【００７９】
以上、この実施形態では、データをプログラムするメモリセルＭＣ０に接続された選択ゲート線ＳＧ０を電源電圧ＶＣＣより高い電圧（例えば、４Ｖ）に設定する半導体メモリＭＥＭにおいて、ソース線ＳＬ０からソース線ＳＬ１に流れるリーク電流を削減でき、プログラム動作時間を短縮できる。また、プログラム動作時に、非選択のソース線ＳＬ１をフローティング状態ＦＬＴに設定することで、非選択時の電圧切り換え用のトランジスタが不要になるので、ソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶの回路規模を小さくできる。ソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶは、ソース線ＳＬ毎に必要なため、チップサイズの削減効果は大きい。
【００８０】
図１４は、別の実施形態における電源制御部ＰＷＣＮＴおよびソース線制御部ＳＬＣＮＴの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、電源制御部ＰＷＣＮＴおよびソース線制御部ＳＬＣＮＴが異なることを除き、上述した実施形態と同様である。すなわち、電源制御部ＰＷＣＮＴおよびソース線制御部ＳＬＣＮＴを有する半導体メモリＭＥＭは、例えば、ＮＯＲ型のフラッシュメモリである。半導体メモリＭＥＭは、メモリコア１６内の電源制御部ＰＷＣＮＴおよびソース線制御部ＳＬＣＮＴが異なることを除き、図２と同様である。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。
【００８１】
電源制御部ＰＷＣＮＴは、図４に示した電源制御部ＰＷＣＮＴに、高レベル電圧ＬＶＰＰＩおよび非選択ソース電圧ＶＮＰＧＭを生成する機能を有している。例えば、高レベル電圧ＬＶＰＰＩは、９Ｖまたは０Ｖのいずれかに設定され、非選択ソース電圧ＶＮＰＧＭは、１．８Ｖ（ＶＣＣ）またはフローティング状態ＦＬＴに設定される。
【００８２】
ソース線制御部ＳＬＣＮＴ内の各ソース線デコーダＳＬＤＥＣは、高レベル電圧ＨＶＰＰＩ、ＬＶＰＰＩ、ソース線アドレスＳＬＡＤＤ、セクタアドレスＳＥＣＡＤＤおよびプログラム制御信号ＰＧＭを受け、ソース制御信号ＳＬＮＢ、ＳＬＮを出力する。ソース線制御部ＳＬＣＮＴ内の各ソース線ドライバＳＬＤＲＶは、ソース制御信号ＳＬＮＢ、ＳＬＮ、ＳＬＢおよびプログラムソース電圧ＶＰＧＭＳＬ、非選択ソース電圧ＶＮＰＧＭを受け、対応するソース線ＳＬを所定の電圧に設定する。
【００８３】
図１５は、図１４に示したソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶの例を示している。図５と同じ要素については、詳細な説明は省略する。
【００８４】
ソース線デコーダＳＬＤＥＣは、図５に示したソース線デコーダＳＬＤＥＣにｎＭＯＳトランジスタＮＭ６、ＮＭ７を追加している。トランジスタＮＭ６は、ドレインを高レベル電圧線ＬＶＰＰＩに接続し、ゲートをトランジスタＰＭ３のゲートに接続し、ソースをソース制御信号線ＳＬＮＢに接続している。トランジスタＮＭ７は、ドレインをソース制御信号線ＳＬＮＢに接続し、ゲートをインバータＩＮＶ１の出力に接続し、ソースを接地線ＶＳＳに接続している。トランジスタＮＭ６−７のバックゲートは、接地線ＶＳＳに接続されている。
【００８５】
プログラム動作において、選択されたセクタＳＣＥ０内の非選択のソース線ＳＬに対応するソース線デコーダＳＬＤＥＣは、トランジスタＰＭ２、ＮＭ３、ＮＭ６をオンし、トランジスタＰＭ１、ＰＭ３、ＮＭ７をオフする。トランジスタＮＭ１、ＮＭ２は常にオンである。これにより、ソース制御信号ＳＬＮ、ＳＬＮＢは、低レベル（０Ｖ）および高レベル（例えば、８Ｖ）にそれぞれ設定される。
【００８６】
ソース線ドライバＳＬＤＲＶは、図５に示したソース線ドライバＳＬＤＲＶにｎＭＯＳトランジスタＮＭ８を追加している。トランジスタＮＭ８は、ドレインを非選択ソース電圧ＶＮＰＧＭに接続し、ゲートをソース制御信号線ＳＬＮＢに接続し、対応するソース線ＳＬに接続している。プログラム動作において、選択されたセクタＳＣＥ０内の非選択のソース線ＳＬに対応するソース線ドライバＳＬＤＲＶは、トランジスタＮＭ４−５をオフし、トランジスタＮＭ８をオンする。これにより、非選択のソース線ＳＬは、高レベル（例えば、１．８Ｖ）に設定される。
【００８７】
図１６は、図１４に示したソース線制御部ＳＬＣＮＴを有する半導体メモリＭＥＭが動作するときに信号線の電圧の例を示している。図７と同じ電圧の信号線については、詳細な説明は省略する。読み出し動作ＲＤおよび消去動作ＥＲＳの電圧は、図７と同じである。プログラム動作ＰＧＭでは、選択されたセクタＳＥＣ内の非選択のソース線ＳＬは、１．８Ｖ（ＶＣＣ）に設定される。プログラム動作ＰＧＭのその他の電圧は、図７と同じである。
【００８８】
図１７は、図１４に示した電源制御部ＰＷＣＮＴおよびソース線制御部ＳＬＣＮＴを有する半導体メモリＭＥＭのプログラム動作において、選択されたセクタＳＥＣ０内の選択されたソース線ＳＬ０に接続されたソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶの動作の例を示している。図８と同じ動作については、詳細な説明は省略する。
【００８９】
プログラム動作において、選択されたセクタＳＥＣ０の高レベル電圧ＨＶＰＰＩ、ＬＶＰＰＩは、１０Ｖおよび９Ｖにそれぞれ設定され、選択されたセクタＳＥＣ０のプログラムソース電圧ＶＰＧＭＳＬ、非選択ソース電圧ＶＮＰＧＭは、５Ｖおよび１．８Ｖにそれぞれ設定される。ソース線ＳＬ０が選択されるとき、インバータＩＮＶ１、ＩＮＶ２の出力は、高レベル（１．８Ｖ）および低レベル（０Ｖ）にそれぞれ設定される。これにより、トランジスタＰＭ１、ＰＭ３、ＮＭ７がオンし、トランジスタＰＭ２、ＮＭ３、ＮＭ６がオフし、ソース制御信号ＳＬＮ、ＳＬＮＢは高レベル（１０Ｖ）および低レベル（０Ｖ）にそれぞれ設定される。トランジスタＮＭ１、ＮＭ２は常にオンである。
【００９０】
ソース線ドライバＳＬＤＲＶは、高レベルのソース制御信号ＳＬＮを受けてトランジスタＮＭ４をオンし、低レベルのソース制御信号ＳＬＮＢを受けてトランジスタＮＭ８をオフする。トランジスタＮＭ５はオフしている。このため、ソース線ＳＬ０は、図８と同様に５Ｖに設定される。
【００９１】
図１８は、図１４に示した電源制御部ＰＷＣＮＴおよびソース線制御部ＳＬＣＮＴを有する半導体メモリＭＥＭのプログラム動作において、選択されたセクタＳＥＣ０内の非選択のソース線ＳＬ１に接続されたソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶの動作の例を示している。図９と同じ動作については、詳細な説明は省略する。
【００９２】
ソース線ＳＬ１が選択されないとき、インバータＩＮＶ１、ＩＮＶ２の出力は、低レベル（０Ｖ）および高レベル（１．８Ｖ）にそれぞれ設定される。これにより、トランジスタＰＭ２、ＮＭ３、ＮＭ６がオンし、トランジスタＰＭ１、ＰＭ３、ＮＭ７がオフする。トランジスタＮＭ１、ＮＭ２は常にオンである。ソース制御信号ＳＬＮ、ＳＬＮＢは、低レベル（０Ｖ）および高レベル（例えば、８Ｖ）にそれぞれ設定される。
【００９３】
ソース線ドライバＳＬＤＲＶは、低レベルのソース制御信号ＳＬＮを受けてトランジスタＮＭ４をオフし、高レベルのソース制御信号ＳＬＮＢを受けてトランジスタＮＭ８をオンする。トランジスタＮＭ５はオフしている。トランジスタＮＭ８のゲートは、８Ｖのソース制御信号ＳＬＮＢを受けているため、ソース線ＳＬ１は、プログラムソース電圧ＶＮＰＧＭと同じ１．８Ｖ（ＶＣＣ）に設定される。
【００９４】
図１９は、図１４に示した電源制御部ＰＷＣＮＴおよびソース線制御部ＳＬＣＮＴを有する半導体メモリＭＥＭのプログラム動作において、非選択のセクタＳＥＣ１内のソース線ＳＬ０に接続されたソース線デコーダＳＬＤＥＣおよびソース線ドライバＳＬＤＲＶの動作の例を示している。図１０と同じ動作については、詳細な説明は省略する。
【００９５】
非選択のセクタＳＥＣでは、インバータＩＮＶ１、ＩＮＶ２の出力は、低レベル（０Ｖ）および高レベル（１．８Ｖ）にそれぞれ設定される。これにより、図１８と同様に、トランジスタＰＭ１−３、ＮＭ１−３、ＮＭ６−７がオンまたはオフする。但し、非選択のセクタＳＥＣでは、高レベル電圧ＨＶＰＰＩ、ＬＶＰＰＩは、１．８Ｖ（ＶＣＣ）および０Ｖ（ＶＳＳ）にそれぞれ設定される。このため、ソース制御信号ＳＬＮ、ＳＬＮＢは、ともに低レベル（０Ｖ）に設定される。
【００９６】
ソース線ドライバＳＬＤＲＶは、低レベルのソース制御信号ＳＬＮ、ＳＬＮＢを受けてトランジスタＮＭ４、ＮＭ８をオフする。非選択のセクタＳＥＣでは、プログラムソース電圧ＶＰＧＭＳＬ、非選択ソース電圧ＶＮＰＧＭは、０Ｖおよびフローティング状態ＦＬＴにそれぞれ設定される。また、非選択のセクタＳＥＣでは、トランジスタＮＭ５は、高レベル（１．８Ｖ；ＶＣＣ）のソース制御信号ＳＬＢを受けてオンする。このため、ソース線ＳＬ０は、０Ｖに設定される。
【００９７】
図２０は、図１４に示した電源制御部ＰＷＣＮＴおよびソース線制御部ＳＬＣＮＴを有する半導体メモリのプログラム動作におけるメモリセルアレイＡＲＹの動作の例を示している。図２０は、選択セクタＳＥＣ０内の選択されないソース線ＳＬ１が高レベル（１．８Ｖ；ＶＣＣ）に設定されることを除き、図１１と同様である。
【００９８】
図２１は、図１４に示した電源制御部ＰＷＣＮＴおよびソース線制御部ＳＬＣＮＴを有する半導体メモリＭＥＭのプログラム動作の例を示している。この例では、図２０に示したセクタＳＥＣ０のメモリセルＭＣ０が論理０に設定される。図２１は、図２０に示したセクタＳＥＣ０の信号線の波形を示している。図１２と同じ同じ動作については、詳細な説明は省略する。図２１は、選択されたセクタＳＥＣ０内の非選択のソース線ＳＬ１−３が、デコード期間ＰＤＥＣ、高電圧印加開始期間ＰＨＶおよびプログラム期間ＰＰＧＭに高レベル（１．８Ｖ；ＶＣＣ）に設定されることを除き、図１２と同様である。
【００９９】
デコード期間ＰＤＥＣにおいて、セクタＳＥＣ０の非選択のソース線ＳＬ１−３に対応するソース線ドライバＳＬＤＲＶは、ソース線ＳＬ１−３を高レベル（１．８Ｖ）に設定する（図２１（ａ））。図１２と同様に、デコード期間ＰＤＥＣおよび高電圧印加開始期間ＰＨＶにおいて、フローティング状態ＦＬＴのビット線ＢＬ１の電圧は、図２０に示したメモリトランジスタＭＴ４および選択トランジスタＳＴ４を介してソース線ＳＬ０から流れる電流により上昇する（図２１（ｂ））。
【０１００】
メモリトランジスタＭＴ６の閾値電圧は負（デプレッション状態）に設定されている。このため、図２０に示した選択トランジスタＳＴ６とメモリトランジスタＭＴ６の間の中間ノードＭＮの電圧は、徐々にソース線ＳＬ１の電圧に等しくなる。このとき、選択トランジスタＳＴ６のソース電圧は、ソース線ＳＬ１の電圧（１．８Ｖ）である。選択トランジスタＳＴ６のドレイン電圧は、ビット線ＢＬ１の電圧（３．５Ｖ）である。
【０１０１】
高速動作のために閾値電圧が低く設計されている選択トランジスタＳＴ６は、サブスレッショルドリーク電流を流しやすい。しかし、選択トランジスタＳＴ６のソース電圧（１．８Ｖ）はゲート電圧（０Ｖ）より高い。このため、バックバイアスを深くするのと同様に、実効的な閾値電圧は高くなる。したがって、図１１と同様に、選択トランジスタＳＴ６を介してビット線ＢＬ１からソース線ＳＬ１にリーク電流が流れることを防止できる。ビット線ＢＬ１からソース線ＳＬ１へのリークパスを遮断することで、選択ゲート線ＳＧ０の高レベル電圧を高く設定でき（例えば、４Ｖ）、同時にソース線ＳＬ０の高レベル電圧を維持できる。この結果、データのプログラム動作時間を短縮できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【０１０２】
図２２は、上述した実施形態の半導体メモリが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。
【０１０３】
例えば、ＳｏＣは、上述した実施形態の半導体メモリＭＥＭのいずれかと、半導体メモリＭＥＭのアクセスを制御するＣＰＵ（コントローラ）と、周辺回路Ｉ／Ｏとを有している。ＣＰＵ、半導体メモリＭＥＭおよび周辺回路Ｉ／Ｏは、システムバスＳＢＵＳにより互いに接続されている。なお、ＣＰＵと半導体メモリＭＥＭの間にメモリコントローラを配置してもよい。
【０１０４】
ＣＰＵは、半導体メモリＭＥＭおよび周辺回路Ｉ／Ｏにアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、読み出し動作、プログラム動作および消去動作を実行する。なお、システムＳＹＳの最小構成は、メモリコントローラとして機能するＣＰＵと半導体メモリＭＥＭである。
【０１０５】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１０６】
１０‥アドレス入力部；１２‥動作制御部；１４‥データ入出力部；１６‥メモリコア；ＡＲＹ‥メモリセルアレイ；ＢＬ‥ビット線；ＣＡ‥カラムアドレス信号；ＣＧ‥制御ゲート線；ＣＧＤＲＶ‥制御ゲート線ドライバ；ＭＥＭ‥半導体メモリ；ＭＴ‥メモリトランジスタ；ＰＷＣＮＴ‥電源制御部；ＲＡ‥ロウアドレス信号；ＳＡ‥センスアンプ；ＳＥＣ‥セクタ；ＳＧ‥選択ゲート線；ＳＧＤＲＶ‥選択ゲート線デコーダ；ＳＬ‥ソース線；ＳＬＣ‥ソース線制御回路；ＳＬＣＮＴ‥ソース線制御部；ＳＬＤＥＣ‥ソース線デコーダ；ＳＬＤＲＶ‥ソース線ドライバ；ＳＴ‥選択トランジスタ；ＹＤＥＣ‥カラムデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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