(57)【要約】【課題】ｐ型ＭＯＳＦＥＴの特性を維持したまま、ｎ型ＭＯＳＦＥＴにおける結晶欠陥を抑制した半導体装置及びその製造方法を提供する。【解決手段】半導体層１０の主面１０ａに形成され、第１開口部３８Ｎと第２開口部３８Ｐとを有する素子分離絶縁膜３０と、第１開口部の内側に設けられたｎ型ＭＯＳＦＥＴ１０１Ｎと、第２開口部の内側に設けられたｐ型ＭＯＳＦＥＴ１０１Ｐと、を備えた半導体装置を提供する。ｎ型ＭＯＳＦＥＴでは、素子分離絶縁膜のうちの第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎに隣接する部分の上面３５Ｎは、第１ソース領域及び第１ドレイン領域の上面２５Ｎよりも下方に位置する。ｐ型ＭＯＳＦＥＴでは、素子分離絶縁膜のうちの第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐに隣接する部分の上面３５Ｐは、第２ソース領域及び第２ドレイン領域の上面２５Ｐよりも上方に位置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層の主面に形成され、第１開口部と第２開口部とを有する素子分離絶縁膜と、
ｎ型ＭＯＳＦＥＴであって、
前記第１開口部の内側の前記半導体層の前記主面に形成され、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、を含む第１活性領域と、
前記第１チャネル領域の上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上に設けられた第１ゲート電極と、
を有するｎ型ＭＯＳＦＥＴと、
ｐ型ＭＯＳＦＥＴであって、
前記第２開口部の内側の前記半導体層の前記主面に形成され、第２ソース領域と、第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間に設けられた第２チャネル領域と、を含む第２活性領域と、
前記第２チャネル領域の上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上に設けられた第２ゲート電極と、
を有するｐ型ＭＯＳＦＥＴと、
を備え、
前記素子分離絶縁膜のうちの前記第１ソース領域と前記第１ドレイン領域とに隣接する部分の上面は、前記第１ソース領域及び前記第１ドレイン領域の上面よりも下方に位置し、
前記素子分離絶縁膜のうちの前記第２ソース領域と前記第２ドレイン領域とに隣接する部分の上面は、前記第２ソース領域及び前記第２ドレイン領域の上面よりも上方に位置することを特徴とする半導体装置。
【請求項２】
前記第１ソース領域及び前記第１ドレイン領域の前記上面における、前記第１ソース領域から前記第１ドレイン領域へ向かう第１方向に沿った前記第１活性領域の幅は、
前記素子分離絶縁膜のうちの前記第１ソース領域と前記第１ドレイン領域とに隣接する前記部分の前記上面を含む平面で、前記第１活性領域を切断したときの、前記第１方向に沿った前記第１活性領域の幅よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記素子分離絶縁膜のうちの前記第１チャネル領域に隣接する部分の上面は、前記第１チャネル領域の上面よりも上方に位置することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１ソース領域及び第１ドレイン領域に含まれる不純物は、Ａｓを含むことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
半導体層の主面に形成され、第１開口部と第２開口部とを有する素子分離絶縁膜と、前記第１開口部の内側の第１半導体層に設けられ、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、を含む第１活性領域と、前記第１チャネル領域の上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に設けられた第１ゲート電極と、を有するｎ型ＭＯＳＦＥＴと、前記第２開口部の内側の第２半導体層に設けられ、第２ソース領域と、第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間に設けられた第２チャネル領域と、を含む第２活性領域と、前記第２チャネル領域の上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に設けられた第２ゲート電極と、を有するｐ型ＭＯＳＦＥＴと、を有する半導体装置の製造方法であって、
前記半導体層の前記主面に凹部を形成し、前記凹部に絶縁材料を埋め込み、上面が前記半導体層の上面よりも上方に位置し、前記第１開口部と前記第２開口部とを有する前記素子分離絶縁膜を形成し、
前記第１開口部の内側の第１半導体領域の上に前記第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜の上に前記第１ゲート電極を形成し、前記第２開口部の内側の第２半導体領域の上に前記第２ゲート絶縁膜を形成し、前記第２ゲート絶縁膜の上に前記第２ゲート電極を形成し、
前記第２半導体領域に隣接する前記素子分離絶縁膜と、前記第２半導体領域と、前記第２ゲート絶縁膜と、前記第２ゲート電極と、を被覆する第１マスクをマスクにして、前記第１半導体領域のうちの前記第１ゲート絶縁膜及び前記第１ゲート電極に覆われていない第１露出領域に隣接する前記素子分離絶縁膜をエッチングして、前記第１露出領域に隣接する前記素子分離絶縁膜の上面を、前記第１露出領域の上面よりも下方に後退させ、
前記第１マスクをマスクにして、前記第１露出領域にｎ型不純物を注入し、
前記第１半導体領域に隣接する前記素子分離絶縁膜と、前記第１半導体領域と、前記第１ゲート絶縁膜と、前記第１ゲート電極と、を被覆する第２マスクをマスクにして、前記第２半導体領域のうちの前記第２ゲート絶縁膜及び前記第２ゲート電極に覆われていない第２露出領域にｐ型不純物を注入し、
前記第１露出領域及び前記第２露出領域を熱処理して、前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域及び前記第２ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ｎ型ＭＯＳＦＥＴのソース・ドレインを形成するための不純物として、Ａｓ（ヒ素）やＰ（燐）などが知られている。Ａｓは、原子番号が比較的大きな原子であることからイオン注入時のプロファイルが、Ｐのそれに比べ急峻である。また、Ｓｉ中でのＡｓの拡散係数が、Ｐよりも小さいため、熱工程後のプロファイルもＰに比べ急峻となる。このため、微細なｎ型ＭＯＳＦＥＴを低コストで製造するためには、Ａｓのイオン注入を使用することが好ましい。
【０００３】
しかし、高ドーズのＡｓのイオン注入後に熱工程を施すと、結晶欠陥を誘発するという問題がある。この結晶欠陥により、ＰＮ接合リークが増大し回路の消費電力が著しく増大してしまう。
【０００４】
なお、特許文献１には、結晶欠陥を抑制するために、埋め込み絶縁膜をシリコン基板表面から落ち込ませ、酸化に伴う応力を低減する方法が開示されている。しかし、この方法をｐ型ＭＯＳＦＥＴに適用すると移動度が低下し、特性が劣化する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２２８５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ｐ型ＭＯＳＦＥＴの特性を維持したまま、ｎ型ＭＯＳＦＥＴにおける結晶欠陥を抑制した半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体層の主面に形成され、第１開口部と第２開口部とを有する素子分離絶縁膜と、ｎ型ＭＯＳＦＥＴであって、前記第１開口部の内側の前記半導体層の前記主面に形成され、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、を含む第１活性領域と、前記第１チャネル領域の上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に設けられた第１ゲート電極と、を有するｎ型ＭＯＳＦＥＴと、ｐ型ＭＯＳＦＥＴであって、前記第２開口部の内側の前記半導体層の前記主面に形成され、第２ソース領域と、第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間に設けられた第２チャネル領域と、を含む第２活性領域と、前記第２チャネル領域の上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に設けられた第２ゲート電極と、を有するｐ型ＭＯＳＦＥＴと、を備え、前記素子分離絶縁膜のうちの前記第１ソース領域と前記第１ドレイン領域とに隣接する部分の上面は、前記第１ソース領域及び前記第１ドレイン領域の上面よりも下方に位置し、前記素子分離絶縁膜のうちの前記第２ソース領域と前記第２ドレイン領域とに隣接する部分の上面は、前記第２ソース領域及び前記第２ドレイン領域の上面よりも上方に位置することを特徴とする半導体装置が提供される。
【０００８】
本発明の別の一態様によれば、半導体層の主面に形成され、第１開口部と第２開口部とを有する素子分離絶縁膜と、前記第１開口部の内側の第１半導体層に設けられ、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に設けられた第１チャネル領域と、を含む第１活性領域と、前記第１チャネル領域の上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に設けられた第１ゲート電極と、を有するｎ型ＭＯＳＦＥＴと、前記第２開口部の内側の第２半導体層に設けられ、第２ソース領域と、第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間に設けられた第２チャネル領域と、を含む第２活性領域と、前記第２チャネル領域の上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に設けられた第２ゲート電極と、を有するｐ型ＭＯＳＦＥＴと、を有する半導体装置の製造方法であって、前記半導体層の前記主面に凹部を形成し、前記凹部に絶縁材料を埋め込み、上面が前記半導体層の上面よりも上方に位置し、前記第１開口部と前記第２開口部とを有する前記素子分離絶縁膜を形成し、前記第１開口部の内側の第１半導体領域の上に前記第１ゲート絶縁膜を形成し、前記第１ゲート絶縁膜の上に前記第１ゲート電極を形成し、前記第２開口部の内側の第２半導体領域の上に前記第２ゲート絶縁膜を形成し、前記第２ゲート絶縁膜の上に前記第２ゲート電極を形成し、前記第２半導体領域に隣接する前記素子分離絶縁膜と、前記第２半導体領域と、前記第２ゲート絶縁膜と、前記第２ゲート電極と、を被覆する第１マスクをマスクにして、前記第１半導体領域のうちの前記第１ゲート絶縁膜及び前記第１ゲート電極に覆われていない第１露出領域に隣接する前記素子分離絶縁膜をエッチングして、前記第１露出領域に隣接する前記素子分離絶縁膜の上面を、前記第１露出領域の上面よりも下方に後退させ、前記第１マスクをマスクにして、前記第１露出領域にｎ型不純物を注入し、前記第１半導体領域に隣接する前記素子分離絶縁膜と、前記第１半導体領域と、前記第１ゲート絶縁膜と、前記第１ゲート電極と、を被覆する第２マスクをマスクにして、前記第２半導体領域のうちの前記第２ゲート絶縁膜及び前記第２ゲート電極に覆われていない第２露出領域にｐ型不純物を注入し、前記第１露出領域及び前記第２露出領域を熱処理して、前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域及び前記第２ドレイン領域を形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、ｐ型ＭＯＳＦＥＴの特性を維持したまま、ｎ型ＭＯＳＦＥＴにおける結晶欠陥を抑制した半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図２】第１の実施形態に係る半導体装置の構成を例示する模式図である。
【図３】半導体装置の特性を例示するグラフ図である。
【図４】第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図であり、図４に続く図である。
【図６】第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図であり、図５に続く図である。
【図７】第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
（第１の実施の形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。  
図２は、第１の実施形態に係る半導体装置の構成を例示する模式図である。  
すなわち、図１は、図２（ａ）のＡ−Ａ’線断面図であり、図２（ｂ）は、図２（ａ）のＢ−Ｂ’断面図であり、図２（ｃ）は、図２（ａ）のＣ−Ｃ’線断面図である。
【００１３】
図１及び図２に表したように、本実施形態に係る半導体装置１１０は、相補型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。
【００１４】
半導体装置１１０は、半導体層上に形成された素子分離絶縁膜３０と、素子分離絶縁膜３０に囲まれるように形成された活性領域上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極を挟むように形成された、ソース及びドレインと、を有するｎ型及びｐ型のＭＯＳＦＥＴと、を有する。
【００１５】
すなわち、半導体装置１１０は、素子分離絶縁膜３０と、ｎ型ＭＯＳＦＥＴ１０１Ｎと、ｐ型ＭＯＳＦＥＴ１０１Ｐと、を備える。
【００１６】
素子分離絶縁膜３０は、半導体層１０の主面１０ａに形成され、第１開口部３８Ｎと第２開口部３８Ｐとを有する。
【００１７】
ｎ型ＭＯＳＦＥＴ１０１Ｎは、第１開口部３８Ｎの内部に設けられる。ｎ型ＭＯＳＦＥＴ１０１Ｎは、第１活性領域２０Ｎと、第１ゲート絶縁膜４０Ｎと、第１ゲート電極５０Ｎと、を有する。
【００１８】
第１活性領域２０Ｎは、第１開口部３８Ｎの内側の半導体層１０の主面１０ａに形成される。すなわち、第１活性領域２０Ｎは、第１開口部３８Ｎの内側のｐウエル１１Ｎ（第１半導体領域）に設けられる。第１活性領域２０Ｎは、第１ソース領域２１Ｎと、第１ドレイン領域２２Ｎと、第１ソース領域２１Ｎと第１ドレイン領域２２Ｎとの間に設けられた第１チャネル領域２３Ｎと、を有する。すなわち、第１ソース領域２１Ｎと第１ドレイン領域２２Ｎとは、互いに離間しており、その間に第１チャネル領域２３Ｎが設けられる。
【００１９】
第１ゲート絶縁膜４０Ｎは、第１チャネル領域２３Ｎの上に設けられる。  
第１ゲート電極５０Ｎは、第１ゲート絶縁膜４０Ｎの上に設けられる。
【００２０】
ｐ型ＭＯＳＦＥＴ１０１Ｐは、第２開口部３８Ｐの内部に設けられる。ｐ型ＭＯＳＦＥＴ１０１Ｐは、第２活性領域２０Ｐと、第２ゲート絶縁膜４０Ｐと、第２ゲート電極５０Ｐと、を有する。
【００２１】
第２活性領域２０Ｐは、第２開口部３８Ｐの内側の半導体層１０の主面１０ａに形成される。すなわち、第２活性領域２０Ｐは、第２開口部３８Ｐの内側のｎウエル１１Ｐ（第２半導体領域）に設けられる。第２活性領域２０Ｐは、第２ソース領域２１Ｐと、第２ドレイン領域２２Ｐと、第２ソース領域２１Ｐと第２ドレイン領域２２Ｐとの間に設けられた第２チャネル領域２３Ｐと、を有する。すなわち、第２ソース領域２１Ｐと第２ドレイン領域２２Ｐとは、互いに離間しており、その間に第２チャネル領域２３Ｐが設けられる。
【００２２】
第２ゲート絶縁膜４０Ｐは、第２チャネル領域２３Ｐの上に設けられる。  
第２ゲート電極５０Ｐは、第２ゲート絶縁膜４０Ｐの上に設けられる。
【００２３】
そして、半導体装置１１０においては、素子分離絶縁膜３０のうちの第１ソース領域２１Ｎと第１ドレイン領域２２Ｎとに隣接する部分の上面３５Ｎは、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎの上面２５Ｎよりも下方に位置し、素子分離絶縁膜３０のうちの第２ソース領域２１Ｐと第２ドレイン領域２２Ｐとに隣接する部分の上面３５Ｐは、第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐの上面２５Ｐよりも上方に位置する。
【００２４】
なお、半導体層１０の内部から、素子分離絶縁膜３０が設けられる主面１０ａの側に進む方向が「上方」であり、主面１０ａの側から、半導体層１０の内部に進む方向が「下方」である。
【００２５】
ここで、半導体層１０の主面１０ａに対して垂直な方向をＺ軸方向とする。「上方」は、Ｚ軸の正の方向であり、「下方」は、Ｚ軸の負の方向である。
【００２６】
さらに、第１ソース領域２１Ｎから第１ドレイン領域２２Ｎへ向かう方向をＸ軸方向（第１方向）とする。Ｘ軸方向は、Ｚ軸方向に対して垂直である。そして、Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。なお、第１ゲート電極５０Ｎは、Ｙ軸方向に沿って延在する。
【００２７】
本具体例では、第２ソース領域２１Ｐと第２ドレイン領域２２ＰとはＸ軸方向において対向しており、第２ソース領域２１Ｐと第２ドレイン領域２２Ｐとが対向する方向は、第１ソース領域２１Ｎと第１ドレイン領域２２Ｎとが対向する方向と平行である。ただし、本発明はこれに限らず、第２ソース領域２１Ｐと第２ドレイン領域２２Ｐとが対向する方向と、第１ソース領域２１Ｎと第１ドレイン領域２２Ｎとが対向する方向と、が互いに異なっていても良い。
【００２８】
ｎ型ＭＯＳＦＥＴ１０１Ｎが設けられている領域をｎ側領域１０２Ｎとする。そして、ｐ型ＭＯＳＦＥＴ１０１Ｐが設けられている領域をｐ側領域１０２Ｐとする。ｎ側領域１０２Ｎとｐ側領域１０２Ｐとの境界は、ｎ型ＭＯＳＦＥＴ１０１Ｎとｐ型ＭＯＳＦＥＴ１０１Ｐとの間に形成された素子分離絶縁膜３０の幅方向のいずれかに位置する。
【００２９】
ｎ側領域１０２Ｎにおいて、素子分離絶縁膜３０の上面３５Ｎは、ｎ型ＭＯＳＦＥＴ１０１Ｎの第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎの上面２５Ｎよりも下方に位置しているので、例えば、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎに高濃度のＡｓをドープした時に、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎにおいて体積が膨張しようとしたとき、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎは、素子分離絶縁膜３０の上面３５Ｎに押さえつけられることがない。このため、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎには応力が蓄積されない。これにより、結晶欠陥が抑制される。
【００３０】
一方、ｐ側領域１０２Ｐにおいては、素子分離絶縁膜３０の上面３５Ｐは、ｐ型ＭＯＳＦＥＴ１０１Ｐの第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐの上面２５Ｐよりも上方に位置している。ｐ型ＭＯＳＦＥＴ１０１Ｐにおいては、第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐの形成においては、ＢＦ２またはＢが用いられる。ＢＦ２やＢにおいては、Ａｓよりも体積膨張が小さいため結晶欠陥は発生しない。
【００３１】
一般に、ｐ型ＭＯＳＦＥＴ１０１Ｐにおいては、Ｘ軸方向における圧縮応力、すなわち、第２ドレイン領域２２Ｐの上面２５Ｐに圧縮応力が働くことによってチャネルの移動度が上昇して電流駆動力が増大する。この時、ｐ側領域１０２Ｐにおいて、素子分離絶縁膜３０の上面３５Ｐを、第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐの上面２５Ｐよりも上方に設定することで、第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐは、素子分離絶縁膜３０の上面３５Ｐで第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐの膨張が規制され、第２チャネル領域２３Ｐに圧縮応力が印加される。このように、ｐ型ＭＯＳＦＥＴ１０１Ｐにおいて、圧縮応力が印加されることにより、移動度が向上する。すなわち、ｐ型ＭＯＳＦＥＴの高い移動度の特性を維持できる。
【００３２】
このように、本実施形態に係る半導体装置１１０によれば、ｐ型ＭＯＳＦＥＴの特性を劣化させることなく、ｎ型ＭＯＳＦＥＴにおける結晶欠陥を抑制した半導体装置が提供できる。
【００３３】
なお、例えば、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとの両方において、素子分離絶縁膜の上面を、ソース・ドレイン領域の上面よりも上方にした比較例の場合には、ｎ型ＭＯＳＦＥＴにおいて、ソース・ドレイン領域が素子分離絶縁膜によって規制されるため、ｎ型ＭＯＳＦＥＴのソース・ドレイン領域が膨張しようとした際、ｎ型ＭＯＳＦＥＴのソース・ドレイン領域に非常に大きな圧縮応力が加わり、結晶欠陥が発生する。
【００３４】
また、例えば、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとの両方において、素子分離絶縁膜の上面を、ソース・ドレイン領域の上面よりも下方にした比較例の場合には、ｎ型ＭＯＳＦＥＴにおける結晶欠陥は抑制されるものの、ｐ型ＭＯＳＦＥＴの移動度が低下してしまう。特許文献１においては、埋め込み絶縁膜をシリコン基板表面から落ち込ませ、酸化に伴う応力を低減させているが、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとの違いについては言及されておらず、特許文献１に記載されている技術では、ｐ型ＭＯＳＦＥＴの特性の劣化防止と、ｎ型ＭＯＳＦＥＴにおける結晶欠陥の抑制と、を両立することは困難である。
【００３５】
これに対し、本実施形態に係る半導体装置１１０においては、ｎ型ＭＯＳＦＥＴ１０１Ｎとｐ型ＭＯＳＦＥＴ１０１Ｐとで、ソース・ドレイン領域の上面と、素子分離絶縁膜３０の上面との関係を変えることで、ｐ型ＭＯＳＦＥＴの特性の劣化防止と、ｎ型ＭＯＳＦＥＴにおける結晶欠陥の抑制と、を両立させる。
【００３６】
図３は、半導体装置の特性を例示するグラフ図である。  
すなわち、同図は、素子分離絶縁膜３０の上面の高さが、ソース・ドレインの上面よりも上方である比較例のｎ型ＭＯＳＦＥＴにおけるＡｓのドーズ量ＤＡｓと、結晶欠陥発生の有無と、の関係を示している。横軸は、Ａｓのドーズ量ＤＡｓであり、縦軸は、高温時の素子分離絶縁膜３０の膜応力ＦＳである。同図中の斜めの線よりも下側が、結晶欠陥が発生しない条件の結晶欠陥抑制領域ＮＤＲであり、斜めの線よりも上側が、結晶欠陥が発生する条件の結晶欠陥発生領域ＤＲである。
【００３７】
図３に表したように、一般に、結晶欠陥の発生の有無は、素子分離絶縁膜３０とも関連がある。高温時の素子分離絶縁膜３０の膜応力ＦＳは通常、５０〜７０ＭＰａ程度である。従って、Ａｓのドーズ量ＤＡｓが、３×１０１５ａｔｏｍｓ／ｃｍ２である場合、比較例の構成では、結晶欠陥が発生する。
【００３８】
ソース・ドレインを形成するために行うイオン注入は、不純物を半導体層１０の最表面に分布させる。ここで、コンタクト抵抗や寄生抵抗を十分下げるには、ドーズ量ＤＡｓとして、３×１０１５ａｔｏｍｓ／ｃｍ２程度注入する必要がある。比較例では、このドーズ量ＤＡｓにおいて、結晶欠陥が発生する。
【００３９】
これに対し、本実施形態に係る半導体装置１１０においては、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎに隣接する部分の素子分離絶縁膜３０の上面３５Ｎが、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎの上面２５Ｎよりも下方に位置しているので、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎには応力が蓄積されない。このため、３×１０１５ａｔｏｍｓ／ｃｍ２のＡｓのドーズ量ＤＡｓを用いても、結晶欠陥が発生しない。このように、半導体装置１１０においては、特にＡｓを用いた場合に発生し易い結晶欠陥を抑制することができる。
【００４０】
なお、ｎ型ＭＯＳＦＥＴ１０１Ｎの結晶欠陥を抑制するために、素子分離絶縁膜３０の膜応力ＦＳを小さくする技術も考えられる。しかし、素子分離絶縁膜３０の膜応力ＦＳを小さくすると、ｐ型ＭＯＳＦＥＴ１０１Ｐにおける応力も減少してしまい、ｐ型ＭＯＳＦＥＴ１０１Ｐの電流駆動力が減少してしまう。
【００４１】
これに対し、本実施形態に係る半導体装置１１０においては、素子分離絶縁膜３０の膜応力ＦＳによるｐ型ＭＯＳＦＥＴ１０１Ｐにおける電流駆動力の増大のメリットを享受しつつ、ｎ型ＭＯＳＦＥＴ１０１Ｎにおける結晶欠陥を抑制することができる。
【００４２】
図１に例示したように、半導体装置１１０においては、ｎ型ＭＯＳＦＥＴ１０１Ｎの第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎは、素子分離絶縁膜３０の上面の一部を覆う。すなわち、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎにおいて体積膨張が発生して、素子分離絶縁膜３０の上面の一部が第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎによって覆われる。
【００４３】
すなわち、ｎ型ＭＯＳＦＥＴ１０１Ｎにおいて、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎの上面２５Ｎにおける、Ｘ軸方向（第１ソース領域２１Ｎから第１ドレイン領域２２Ｎへ向かう第１方向）に沿った第１活性領域２０Ｎの幅Ｘｔｏｐは、素子分離絶縁膜３０のうちの第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎに隣接する部分の上面３５Ｎを含む平面で、第１活性領域２０Ｎを切断したときの、Ｘ軸方向に沿った第１活性領域２０Ｎの幅Ｘｍｉｄよりも大きい。このように、第１ゲート電極５０Ｎの延在方向（Ｙ軸方向）に垂直な方向（Ｘ軸方向すなわち、第１方向）に沿った活性領域（Active Area）の幅に関し、ソース・ドレインの上面の高さにおける幅（幅Ｘｔｏｐ）は、素子分離絶縁膜３０の上面の高さにおける幅（幅Ｘｍｉｄ）よりも大きい。
【００４４】
この構成により、素子分離絶縁膜３０の上面の一部が第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎによって覆われる。これにより、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎの体積は膨張でき、第１活性領域２０Ｎにおける応力の蓄積が緩和される。
【００４５】
なお、ｐ型ＭＯＳＦＥＴ１０１Ｐにおいては、第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐの上面における、Ｘ軸方向に沿った第２活性領域２０Ｐの幅は、上面よりも下方における第２活性領域２０ＰのＸ軸方向に沿った幅よりも大きい。すなわち、素子分離絶縁膜３０の第２開口部３８Ｐは、上方から下方に向かって拡開しており、第２活性領域２０ＰのＸ軸方向に沿った幅は、上方から下方に行くに従って増大している。この構成により、第２活性領域２０Ｐは、素子分離絶縁膜３０に押さえ込まれ、Ｘ軸方向に沿った応力がｐ型ＭＯＳＦＥＴ１０１Ｐへ効果的に印加され、移動度が向上する。
【００４６】
また、図２（ｂ）に表したように、素子分離絶縁膜３０のうちの第１チャネル領域２３Ｎに隣接する部分の上面３６Ｎは、第１チャネル領域２３Ｎの上面２６Ｎよりも上方に位置している。すなわち、ｎ型ＭＯＳＦＥＴ１０１Ｎの第１ゲート電極５０Ｎの延在方向（Ｙ軸方向）に沿ったｎ型ＭＯＳＦＥＴ１０１Ｎの断面において、素子分離絶縁膜３０の上面３６Ｎの高さは、第１チャネル領域２３Ｎの上面２６Ｎの高さよりも高い。
【００４７】
第１ゲート電極５０Ｎの断面において、素子分離絶縁膜３０の上面３６Ｎの高さが第１チャネル領域２３Ｎの上面２６Ｎよりも低い比較例においては、第１チャネル領域２３Ｎのエッジに反転しきい値電圧の低い寄生ＭＯＳＦＥＴが形成され、ｎ型ＭＯＳＦＥＴ１０１Ｎのカットオフ電流が増大してしまう。  
これに対し、半導体装置１１０においては、素子分離絶縁膜３０のうちの第１チャネル領域２３Ｎに隣接する部分の上面３６Ｎの高さを、第１チャネル領域２３Ｎの上面２６Ｎよりも高く設定しているので、寄生ＭＯＳＦＥＴが形成されず、ｎ型ＭＯＳＦＥＴ１０１Ｎにおけるカットオフ電流の増大が抑制される。
【００４８】
また、図２（ｃ）に表したように、ｐ型ＭＯＳＦＥＴ１０２Ｐにおいても、同様に、素子分離絶縁膜３０のうちの第２チャネル領域２３Ｐに隣接する部分の上面３６Ｐは、第２チャネル領域２３Ｐの上面２６Ｐよりも上方に位置している。これにより、ｐ型ＭＯＳＦＥＴ１０１Ｐにおけるカットオフ電流の増大が抑制される。
【００４９】
なお、本具体例においては、ｎ側領域１０２Ｎにおける素子分離絶縁膜３０の上面３５Ｎと、ｐ側領域１０２Ｐにおける素子分離絶縁膜３０の上面３５Ｐと、のＺ軸方向の位置が異なり、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎの上面２５Ｎと、第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐの上面２５Ｐと、のＺ軸方向の位置が実質的に同じである。これにより、第１ゲート電極５０Ｎの上面のＺ軸方向の位置と、第２ゲート電極５０Ｐの上面のＺ軸方向の位置と、が実質的に同じにされている。
【００５０】
ただし、本発明はこれに限らず、ｎ側領域１０２Ｎにおいて、素子分離絶縁膜３０の上面３５Ｎが、第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎの上面２５Ｎよりも相対的に下方に位置し、ｐ側領域１０２Ｐにおいて、素子分離絶縁膜３０の上面３５Ｐが、第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐの上面２５Ｐよりも相対的に上方に位置していれば良い。
【００５１】
ただし、半導体装置１１０のように、第１ゲート電極５０Ｎの上面のＺ軸方向の位置と、第２ゲート電極５０Ｐの上面のＺ軸方向の位置と、を実質的に同じにすると、後述する層間絶縁膜の形成の後の平坦化がより容易になる。平坦性を保つことにより、後に行われるリソグラフィ（例えばコンタクト部の形成のため等）のフォーカスマージンが増大し、歩留まりの高い半導体装置を製造することができる。
【００５２】
なお、上記の半導体層１０には、シリコン基板を用いることができる。また、素子分離絶縁膜３０、第１ゲート絶縁膜４０Ｎ及び第２ゲート絶縁膜４０Ｐには、例えばシリコン酸化膜が用いられる。第１ゲート電極５０Ｎ及び第２ゲート電極５０Ｐには、例えばポリシリコンを用いることができる。ただし、上記の材料は一例であり、これらの構成要素には、任意の材料を用いることができる。
【００５３】
なお、半導体装置１１０においては、第１ゲート絶縁膜４０Ｎの側面、及び、第１ゲート電極５０Ｎの側面、には、第１下層スペーサ５５Ｎ及び第１上層スペーサ５６Ｎが設けられている。そして、第２ゲート絶縁膜４０Ｐの側面、及び、第２ゲート電極５０Ｐの側面、には、第２下層スペーサ５５Ｐ及び第２上層スペーサ５６Ｐが設けられている。第１下層スペーサ５５Ｎ及第２下層スペーサ５５Ｐには、例えばＴＥＯＳ（tetra ethyl ortho silicate）によるシリコン酸化膜を用いることができる。第１上層スペーサ５６Ｎ及第２上層スペーサ５６Ｐには、例えばシリコン窒化膜を用いることができる。
【００５４】
第１ソース領域２１Ｎ、第１ドレイン領域２２Ｎ、第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐには、それぞれ、第１ソース用コンタクト６１Ｎ、第１ドレイン用コンタクト６２Ｎ、第２ソース用コンタクト６１Ｐ及び第２ドレイン用コンタクト６２Ｐが設けられ、第１ソース用コンタクト６１Ｎ、第１ドレイン用コンタクト６２Ｎ、第２ソース用コンタクト６１Ｐ及び第２ドレイン用コンタクト６２Ｐは、それぞれ、第１ソース用配線７１Ｎ、第１ドレイン用配線７２Ｎ、第２ソース用配線７１Ｐ及び第２ドレイン用配線７２Ｐに接続される。
【００５５】
また、ｎ型ＭＯＳＦＥＴ１０１Ｎ及びｐ型ＭＯＳＦＥＴ１０１Ｐの上に、例えばシリコン窒化膜からなる保護膜８１が設けられ、その上に、例えばシリコン酸化膜からなる層間絶縁膜８０が設けられる。保護膜８１及び層間絶縁膜８０のソース・ドレイン領域に対応する部分にコンタクトホール及び溝が設けられ、その内部に導電材料が埋め込まれて、上記の各種のコンタクト及び各種の配線が形成される。
【００５６】
以下、半導体装置１１０の製造方法の一例について説明する。  
図４は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。  
図５は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図であり、図４に続く図である。  
図６は、第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図であり、図５に続く図である。
【００５７】
図４（ａ）に表したように、半導体層１０の主面１０ａ上に素子分離用マスクとして、シリコン酸化膜１６ｆ及びシリコン窒化膜１７ｆを堆積する。そして、素子分離絶縁膜３０が形成される領域のシリコン酸化膜１６ｆ及びシリコン窒化膜１７ｆを除去し、異方性エッチングにより半導体層１０に、例えば深さ３００ｎｍ（ナノメートル）程度の溝を形成する。そして、その上にシリコン酸化膜３０ｆを堆積し、溝の内部を埋め込んだ後、ＣＭＰ（Chemical Mechanical Etching）により平坦化する。
【００５８】
次に、図４（ｂ）に表したように、素子分離用マスクのシリコン酸化膜１６ｆ及びシリコン窒化膜１７ｆを除去して半導体層１０の主面１０ａの側の上面１５Ｎ及び１５Ｐを露出させる。これにより、素子分離絶縁膜３０が形成される。この時、素子分離絶縁膜３０の上面は、半導体層１０の上面１５Ｎ及び１５ＰよりもＺ軸方向において上方に位置する。
【００５９】
なお、この段階でｎ側領域１０２Ｎにおける素子分離絶縁膜３０の上面３５Ｎを、半導体層１０の上面１５Ｎ及び１５Ｐよりも低くすると、活性領域のエッジに寄生ＭＯＳＦＥＴが形成され、また、ゲート電極の上面の高さが不均一となり、層間絶縁膜８０の平坦性が劣化する。このため、この段階では、ｎ側領域１０２Ｎも含めて、素子分離絶縁膜３０の上面を、半導体層１０の上面１５Ｎ及び１５ＰよりもＺ軸方向において上方に位置させることが望ましい。
【００６０】
一方、この工程で形成された、素子分離絶縁膜３０の上面が半導体層１０の上面１５Ｎ及び１５ＰよりもＺ軸方向において上方に位置する構成により、素子分離絶縁膜３０のうちのｐ型ＭＯＳＦＥＴ１０１Ｐに隣接する部分の上面３５Ｐが、第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐの上面２５Ｐよりも上方に位置する構成が実現される。
【００６１】
次に、図４（ｃ）に表したように、例えば、半導体層１０の上面を熱酸化することにより、第１ゲート絶縁膜４０Ｎ及び第２ゲート絶縁膜４０Ｐとなるシリコン酸化膜を形成する。次に、第１ゲート電極５０Ｎ及び第２ゲート電極５０Ｐとなるポリシリコンまたはアモルファスシリコンのゲート電極材料を堆積する。そして、レジストパターンをマスクとして、ゲート電極材料及びシリコン酸化膜を異方性エッチングすることにより、第１ゲート絶縁膜４０Ｎ、第２ゲート絶縁膜４０Ｐ、第１ゲート電極５０Ｎ及び第２ゲート電極５０Ｐが形成される。
【００６２】
次に、図５（ａ）に表したように、第１ゲート電極５０Ｎをマスクとして、ｎ側領域１０２Ｎにｎ型不純物をイオン注入し、第２ゲート電極５０Ｐをマスクとして、ｐ側領域１０２Ｐにｐ型不純物をイオン注入する。そして、熱処理を行うことにより、ｎ側領域１０２Ｎのソース・ドレイン・エクステンション領域２４Ｎ、及び、ｐ側領域１０２Ｐのソース・ドレイン・エクステンション領域２４Ｐを形成する。
【００６３】
次に、図５（ｂ）に表したように、ＴＥＯＳに基づくシリコン酸化膜と、シリコン窒化膜と、を堆積し、これらの膜を異方性エッチングすることにより、ゲート電極の側壁にスペーサを形成する。すなわち、第１ゲート絶縁膜４０Ｎの側面、及び、第１ゲート電極５０Ｎの側面、に、第１下層スペーサ５５Ｎ及び第１上層スペーサ５６Ｎが形成される。そして、第２ゲート絶縁膜４０Ｐの側面、及び、第２ゲート電極５０Ｐの側面、に、第２下層スペーサ５５Ｐ及び第２上層スペーサ５６Ｐが形成される。
【００６４】
次に、図５（ｃ）に表したように、ｐ側領域１０２Ｐを被覆する第１マスク９０Ｐを形成する。この第１マスク９０Ｐをマスクとして、例えば、ＢＨＦ（バッファードフッ酸）などのウェットエッチングにより、ｎ側領域１０２Ｎの素子分離絶縁膜３０をエッチングする。これにより、素子分離絶縁膜３０の上面３５Ｎは、半導体層１０の上面１５Ｎよりも下方、すなわち、ｎ型ＭＯＳＦＥＴ１０１Ｎの第１ソース領域２１Ｎ及び第１ドレイン領域２２Ｎの上面２５Ｎよりも下方になる。
【００６５】
次に、図６（ａ）に表したように、第１マスク９０Ｐをマスクとして、ｎ型不純物２８Ｎとして、Ａｓを、例えば、３０ｋｅＶ（キロエレクトロンボルト）の加速エネルギーと、３×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量ＤＡｓで、イオン注入する。この後、第１マスク９０Ｐを剥離する。
【００６６】
このとき、第１マスク９０Ｐをｐ側領域１０２Ｐのイオン注入防止のマスクとして用いるとともに、ｎ側領域１０２Ｎの素子分離絶縁膜３０のエッチングマスクとして用いることができる。その結果、工程を簡略化できる。また、ｎ側領域１０２Ｎの素子分離絶縁膜３０をエッチングする際、第１ゲート絶縁膜４０Ｎの側面には第１下層スペーサ５５Ｎが形成されている。その結果、第１下層スペーサ５５Ｎが保護膜として機能し、第１ゲート絶縁膜４０Ｎがエッチングされるのを防止している。
【００６７】
この後、図６（ｂ）に表したように、ｎ側領域１０２Ｎを被覆する第２マスク９０Ｎを形成する。この第２マスク９０Ｎをマスクとして、ｐ型不純物２８Ｐとして、Ｂを、例えば、４ｋｅＶの加速エネルギーと、３×１０１５ａｔｏｍｓ／ｃｍ２のドーズ量ＤＡｓで、イオン注入する。その後、第２マスク９０Ｎを剥離する。
【００６８】
その後、図６（ｃ）に表したように、熱処理を施すことにより、不純物の拡散および活性化を行い、ソース・ドレイン（第１ソース領域２１Ｎ、第１ドレイン領域２２Ｎ、第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐ）を形成する。なお、熱処理の条件は、例えば、１０００℃の温度で、１０秒のＲＴＡ（Rapid Thermal Annealing)である。
【００６９】
このとき、Ａｓが注入されたｎ側領域１０２Ｎにおいては、体積膨張により、ソース・ドレインの上面２５Ｎの高さにおける第１活性領域２０Ｎの幅Ｘｔｏｐが、素子分離絶縁膜３０の上面３５Ｎの高さにおける第１活性領域２０Ｎの幅Ｘｍｉｄよりも大きくなる。
【００７０】
なお、従来では、この工程において、高濃度のＡｓを含む活性領域が素子分離絶縁膜３０によって押さえつけられているため、非常に大きな応力が活性領域に発生し、結晶欠陥が発生した。本実施形態に係る製造方法によれば、高濃度のＡｓを含む活性領域が素子分離絶縁膜３０によって押さえつけられないので、体積が膨張することが可能となり、応力が緩和されるため結晶欠陥が発生しない。
【００７１】
この後、コンタクトエッチングストッパである保護膜８１としてのシリコン窒化膜、及び、層間絶縁膜８０としてのＢＰＳＧ膜（Boron Phosphorous Silicate Glass）を堆積し、そして、ＣＭＰによりＢＰＳＧ膜を平坦化する。そして、このシリコン窒化膜及びＢＰＳＧ膜にコンタクトホール及び配線溝を形成したのち、例えば金属材料をコンタクトホールおよび配線溝に埋め込み、各種のコンタクト及び各種の配線を形成する。  
以上により、図１及び図２に例示した半導体装置１１０が作製される。
【００７２】
上記の製造方法においては、従来の製造方法に対して、Ｐ側領域１０２Ｐを被覆する第１マスク９０Ｐをマスクとして、ｎ側領域１０２Ｎの素子分離絶縁膜３０をエッチングする工程が追加されている。従って、製造コストの大幅な増加を伴うことなく、ｐ型ＭＯＳＦＥＴ１０１Ｐの特性を維持したまま、ｎ型ＭＯＳＦＥＴ１０１Ｎにおける結晶欠陥を抑制することができる。
【００７３】
なお、第１マスク９０Ｐ及び第２マスク９０Ｎには、各種のレジスト材料を含め、任意の絶縁膜などを用いることができる。
【００７４】
また、上記においては、各ゲート電極の側壁に形成されるスペーサ（第１下層スペーサ５５Ｎ及び第１上層スペーサ５６Ｎ、並びに、第２下層スペーサ５５Ｐ及び第２上層スペーサ５６Ｐ）として、シリコン酸化膜と、シリコン窒化膜と、の積層膜を用いる例を示したが、本発明はこれに限らず、例えば、スペーサには、シリコン酸化膜だけを用いても良く、また、シリコン窒化膜だけを用いても良い。
【００７５】
また、各ゲート電極の上にシリサイドを形成して抵抗を下げても良い。また、各ソース・ドレインの上と、各ゲート電極上と、の両者に、自己整合的にシリサイドを形成しても良い。
【００７６】
（第２の実施の形態）  
本発明の第２の実施形態は、上記の半導体装置１１０の構成を有する半導体装置の製造方法である。  
図７は、第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。  
図７に表したように、本実施形態に係る半導体装置の製造方法においては、まず、半導体層１０の主面１０ａの、素子分離絶縁膜３０となる領域以外の領域に、素子分離用マスクを形成する。その後、素子分離用マスクをマスクにして半導体層１０の主面１０ａに凹部（例えば、溝）を形成し、凹部に絶縁材料を埋め込み、素子分離用マスクを除去して、上面が半導体層１０の上面１５Ｎ及び１５Ｐよりも上方に位置し、第１開口部３８Ｎと第２開口部３８Ｐとを有する素子分離絶縁膜３０を形成する（ステップＳ１１０）。  
例えば、図４（ａ）及び（ｂ）に例示した処理を行う。なお、上記の素子分離用マスクとしては、シリコン酸化膜１６ｆ及びシリコン窒化膜１７ｆを用いることができる。
【００７７】
そして、第１開口部３８Ｎの内側の第１半導体領域（ｐウエル１１Ｎ）の上に第１ゲート絶縁膜４０Ｎを形成し、第１ゲート絶縁膜４０Ｎの上に第１ゲート電極５０Ｎを形成する。そして、第２開口部３８Ｐの内側の第２半導体領域（ｎウエル１１Ｐ）の上に第２ゲート絶縁膜４０Ｐを形成し、第２ゲート絶縁膜４０Ｐの上に第２ゲート電極５０Ｐを形成する（ステップＳ１２０）。例えば、図４（ｃ）に例示した処理を行う。
【００７８】
そして、第２半導体領域に隣接する素子分離絶縁膜３０と、第２半導体領域と、第２ゲート絶縁膜４０Ｐと、第２ゲート電極５０Ｐと、を被覆する第１マスク９０Ｐをマスクにして、第１半導体領域のうちの第１ゲート絶縁膜４０Ｎ及び第１ゲート電極５０Ｎに覆われていない第１露出領域に隣接する素子分離絶縁膜３０をエッチングして、第１露出領域に隣接する素子分離絶縁膜３０の上面３５Ｎを、第１露出領域の上面２５Ｎよりも下方に後退させる（ステップＳ１３０）。
【００７９】
すなわち、ｐ側領域１０２Ｐの素子分離絶縁膜３０と、第２ゲート絶縁膜４０Ｐと、第２ゲート電極５０Ｐと、を被覆する第１マスク９０Ｐをマスクにして、ｎ側領域１０２Ｎの素子分離絶縁膜３０をエッチングして、ｎ側領域１０２Ｎの素子分離絶縁膜３０の上面３５Ｎを、ｎ側領域１０２Ｎの半導体層１０の上面（例えば、図４（ｂ）に例示した上面１５Ｎ）よりも下方に後退させる。例えば、図５（ｃ）に例示した処理を行う。
【００８０】
そして、第１マスク９０Ｐをマスクにして、第１半導体領域のうちの第１ゲート絶縁膜４０Ｎ及び第１ゲート電極５０Ｎに覆われていない上記の第１露出領域に、ｎ型不純物２８Ｎを注入する（ステップＳ１４０）。  
すなわち、第１マスク９０Ｐをマスクにして、ｎ側領域１０２Ｎの第１半導体領域にｎ型不純物２８Ｎを注入する。例えば、図６（ａ）に例示した工程を行う。
【００８１】
そして、第１半導体領域に隣接する素子分離絶縁膜３０と、第１半導体領域と、第１ゲート絶縁膜４０Ｎと、第１ゲート電極５０Ｎと、を被覆する第２マスク９０Ｎをマスクにして、第２半導体領域のうちの第２ゲート絶縁膜４０Ｐ及び第２ゲート電極５０Ｐに覆われていない第２露出領域にｐ型不純物２８Ｐを注入する（ステップＳ１５０）。  
すなわち、ｎ側領域１０２Ｎを被覆する第２マスク９０Ｎをマスクにして、ｐ側領域１０２Ｐの第２半導体領域にｐ型不純物２８Ｐを注入する。例えば、図６（ｂ）に例示した工程を行う。
【００８２】
そして、ｎ型不純物が注入された第１露出領域、及び、ｐ型不純物が注入された第２露出領域を熱処理して、ｎ型不純物及びｐ型不純物を拡散させ、活性化させて、第１ソース領域２１Ｎ、第１ドレイン領域２２Ｎ、第２ソース領域２１Ｐ及び第２ドレイン領域２２Ｐを形成する（ステップＳ１６０）すなわち、図６（ｃ）に例示した工程を行う。
【００８３】
これにより、ｐ型ＭＯＳＦＥＴの特性を維持したまま、ｎ型ＭＯＳＦＥＴにおける結晶欠陥を抑制した半導体装置が製造できる。
【００８４】
なお、上記の各ステップは、技術的に可能な範囲で順序を入れ換えることができ、また、技術的に可能な範囲で複数のステップを同時に実施することもできる。
【００８５】
ｐ側領域１０２Ｐでは、そのソース・ドレインに隣接する素子分離絶縁膜３０の上面３５Ｐの高さは従来と同じであるのでｐ型ＭＯＳＦＥＴ１０１Ｐの特性が劣化することがなく、高い特性が維持される。そして、ｎ側領域１０２Ｎでは、そのソース・ドレインに隣接する素子分離絶縁膜３０の上面３５Ｎの高さがソース・ドレインの上面２５Ｎの高さより低いので、Ａｓのイオン注入による結晶欠陥発生が抑制される。その結果、高性能な相補型ＭＯＳＦＥＴを、製造コストを実質的に増大させることなく製造することができる。
【００８６】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【００８７】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する半導体層、素子分離絶縁膜、半導体領域、ソース領域、ドレイン領域、チャネル領域、活性領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、保護膜、コンタクト、配線等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８８】
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００９０】
１０…半導体層、  １０ａ…主面、  １１Ｎ…第１半導体領域（ｐウエル）、  １１Ｐ…第２半導体領域（ｎウエル）、  １５Ｎ、１５Ｐ…上面、  １６ｆ…シリコン酸化膜、  １７ｆ…シリコン窒化膜、  ２０Ｎ、２０Ｐ…第１及び第２活性領域、  ２１Ｎ、２１Ｐ…第１及び第２ソース領域、  ２２Ｎ、２２Ｐ…第１及び第２ドレイン領域、  ２３Ｎ、２３Ｐ…第１及び第２チャネル領域、  ２４Ｎ、２４Ｐ…ソース・ドレイン・エクステンション領域、  ２５Ｎ、２５Ｐ…上面、  ２６Ｎ、２６Ｐ…上面、  ２８Ｎ…ｎ型不純物、  ２８Ｐ…ｐ型不純物、  ３０…素子分離絶縁膜、  ３０ｆ…シリコン酸化膜、  ３５Ｎ、３５Ｐ…上面、  ３６Ｎ、３６Ｐ…上面、  ３８Ｎ、３８Ｐ…第１及び第２開口部、  ４０Ｎ、４０Ｐ…第１及び第２ゲート絶縁膜、  ５０Ｎ、５０Ｐ…第１及び第２ゲート電極、  ５５Ｎ、５５Ｐ…第１及び第２下層スペーサ、  ５６Ｎ、５６Ｐ…第１及び第２上層スペーサ、  ６１Ｎ、６１Ｐ…第１及び第２ソース用コンタクト、  ６２Ｎ、６２Ｐ…第１及び第２ドレイン用コンタクト、  ７１Ｎ、７１Ｐ…第１及び第２ソース用配線、  ７２Ｎ、７２Ｐ…第１及び第２ドレイン用配線、  ８０…層間絶縁膜、  ８１…保護膜、  ９０Ｐ、９０Ｎ…第１及び第２マスク、  １０１Ｎ…ｎ型ＭＯＳＦＥＴ、  １０１Ｐ…ｐ型ＭＯＳＦＥＴ、  １０２Ｎ…ｎ側領域、  １０２Ｐ…ｐ側領域、  １１０…半導体装置、  ＤＡｓ…ドーズ量、  ＤＲ…結晶欠陥発生領域、  ＦＳ…膜応力、  ＮＤＲ…結晶欠陥抑制領域、  Ｘｔｏｐ、Ｘｍｉｄ…幅
【図１】
2011066188.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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