(57)【要約】【課題】チップ面積が増大することなく設計において大きな後戻りをしなくてすむ半導体集積回路を提供すること。【解決手段】一列に配列された各ＩＯバッファ１〜５と、各ＩＯバッファ１〜５に対応して配列されたパッド接続用配線２１〜２５と、各ＩＯバッファ１〜５に対応して一列に配列されるとともに、ＩＯバッファ１〜５及びパッド接続用配線２１〜２５と異なる層にて対応するパッド接続用配線の一部と重なるように配置され、かつ、対応するパッド接続用配線の隣の他のパッド接続用配線まで延長して配線されたＩＯバッファ切替用配線３１〜３５と、を備え、各ＩＯバッファ切替用配線３１〜３５は、隣の他のＩＯバッファ切替用配線と短絡しないように同じ形状に形成され、各ＩＯバッファ１〜５は、同じ位置にて対応するＩＯバッファ切替用配線３１〜３５と電気的に接続される。【選択図】図１
2011151065.tif 000002
【特許請求の範囲】
【請求項１】
一列に配列された複数のＩＯバッファと、
各前記ＩＯバッファに対応して配列されるとともに、前記ＩＯバッファと異なる層に配された複数のパッド接続用配線と、
各前記ＩＯバッファに対応して一列に配列されるとともに、前記ＩＯバッファ及び前記パッド接続用配線と異なる層にて対応する前記パッド接続用配線の一部と重なるように配置され、かつ、対応する前記パッド接続用配線の１又は２以上の隣に配置された他のパッド接続用配線まで延長して配線された複数のＩＯバッファ切替用配線と、
を備え、
各前記ＩＯバッファ切替用配線は、その隣の他のＩＯバッファ切替用配線と短絡しないように同じ形状に形成され、
各前記ＩＯバッファは、同じ位置にて対応する前記ＩＯバッファ切替用配線と電気的に接続されることを特徴とする半導体集積回路。
【請求項２】
前記ＩＯバッファ切替用配線は、１又は２つ以上の段差を有する階段状に形成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記ＩＯバッファ切替用配線の前記延長して配線された部位は、対応する前記パッド接続用配線の一部と重なる領域から列方向の両側又は片側に配置されていることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記ＩＯバッファ切替用配線は、対応する前記ＩＯバッファと前記パッド接続用配線との間にて両者と離間して配置されることを特徴とする請求項１乃至３のいずれか一に記載の半導体集積回路。
【請求項５】
対応する前記ＩＯバッファ切替用配線に接続された複数のパッドを備え、
前記複数のパッドは、千鳥配置又は単列配置されていることを特徴とする請求項１乃至４のいずれか一に記載の半導体集積回路。
【請求項６】
前記ＩＯバッファに対応して配置されるとともに、対応する前記ＩＯバッファと前記ＩＯバッファ切替用配線とを電気的に接続する複数の第１のヴィアと、
前記ＩＯバッファ切替用配線と、対応する前記パッド接続用配線又は前記他のパッド接続用配線とを電気的に接続可能な複数の第２のヴィアと、
を備えることを特徴とする請求項１乃至５のいずれか一に記載の半導体集積回路。
【請求項７】
前記第２のヴィアは、前記ＩＯバッファ切替用配線と、対応する前記パッド接続用配線とを電気的に接続する場合、対応する前記第１のヴィアと重なる位置に配置されることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記第２のヴィアは、前記ＩＯバッファ切替用配線と前記他のパッド接続用配線とを電気的に接続する場合、対応する前記第１のヴィアから行方向にずれた位置に配置されることを特徴とする請求項６記載の半導体集積回路。
【請求項９】
前記複数のＩＯバッファ切替用配線のうち所定のＩＯバッファ切替用配線は、対応する前記第１のビアを介して前記ＩＯバッファに接続されていないことを特徴とする請求項１乃至８のいずれか一に記載の半導体集積回路。
【請求項１０】
前記複数のＩＯバッファ切替用配線のうち所定のＩＯバッファ切替用配線は、対応する前記第２のビアを介して対応する前記パッド接続用配線及び前記他のパッド接続用配線のいずれにも接続されていないことを特徴とする請求項１乃至９のいずれか一に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、ＩＯバッファとボンディングパッドとの接続配線を改良した半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路においては搭載される機能の増加や複雑化に伴う素子数の増大が著しく、このため機能実現に必要とされる半導体集積回路の入出力信号数も増加が著しい。多くの入出力信号を半導体集積回路に入出力可能にするためには、より多くのボンディングパッド（接続パッド）の配置が必要となる。このため、ボンディングパッドのパッドサイズの縮小やパッドの単列配置といった手法から千鳥配置に代表されるような複数列配置といった手法への見直しなどが行われている。
【０００３】
例えば、特許文献１では、ＩＯ領域３０のＩＯセル１３１ａ〜１３１ｇ（ＩＯバッファ）上に接続パッド１４１ａ〜１４１ｃの列と接続パッド１４２ａ〜１４２ｄの列をずらせて配置し、コア領域１２０の一辺に沿うコア電源配線１２１上に接続パッド１４３ａ〜１４３ｄを配置し、接続パッド１４１ａ〜１４１ｃ、１４２ａ〜１４２ｄ、１４３ａ〜１４３ｄのそれぞれのパッドピッチＰをＩＯセルのセルピッチＳに対してＰ＝２Ｓとし、且つ接続パッド１４１ａ〜１４１ｃ、１４２ａ〜１４２ｄ、１４３ａ〜１４３ｄ全体のパッドピッチをＰ／３（＝２Ｓ／３）として、２個のＩＯセル当り３個の接続パッドを配置した半導体集積回路が開示されている（図９参照）。これによれば、コア領域への電源供給のための接続パッド不足を防止し、ＩＯセルのセル幅を小さくする必要を無くすことができるとしている。
【０００４】
近年、特に顧客要求仕様を基に開発を行うＡＳＩＣ（Application Specific Integrated Circuit）製品などにおいては、顧客自身が作成するボード基板に合わせて半導体集積回路の端子の並びが決定される。しかしながら、要求仕様としての電気的特性の規格が厳しい場合や、端子の並び順によりボード基板上の隣接配線へのノイズの影響が大きい場合などにおいては、ボード基板上の配線の入替えや経路変更や半導体集積回路の端子の並び替えを行う必要が設計の最終段階で生じている。現状の半導体集積回路において、ボンディングパッドの接続を変更するためには、ＩＯバッファとの接続配線の変更や、ＩＯバッファ（ＩＯセル）の配置変更を行う事態が発生してしまう。ＩＯバッファとの接続配線の変更は、配線領域確保のためにＩＯバッファ及びその周辺素子の配置変更が発生するのは必須であり、また、ＩＯバッファの配置変更は、ＩＯバッファの並びが変更されることで接続される回路素子の配置変更や追加、配置素子入替や接続配線の経路変更、さらに経路変さらによる接続配線の遅延の増減が起き、電気的特性が悪化してしまう。そのため、再度の素子配置の見直しや配線の見直しなどの大幅な変更作業と、これに伴う詳細な動作や配置などの検証が必要となり、設計において大きな後戻りが生じる事態となる。今後の半導体集積回路に搭載される機能や素子数の増加の継続により、さらに多くのボンディングパッドを配置することとなり、端子の並び替えが発生することも増加する。よって、端子の並び替えを容易に実施できる方法が望まれる。
【０００５】
端子の並び替えを実施できる技術として、例えば、特許文献１では、外部端子２０１−２０６に接続された外部端子用導入配線２１１−２１６と内部回路に接続された内部回路用導入配線２２１−２２６を同じ配線層とし、それを挟み込む二つの配線層上の導入配線接続用配線線分２４１−２４３を、上位層と下位層で互い違いに、また内部回路用導入配線とは二つの配線層が交差し、外部端子用導入配線とは二つの配線層の一方が交差するように配置し、配線層間を接続するコンタクト２３１−２３４の配置を変更することで、内部回路と外部端子の接続関係が変更される半導体集積回路が開示されている（図１１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３０５８２２号公報（図１）
【特許文献２】特開２００１−３１３３４０号公報（図２）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２に記載の半導体集積回路では、配線層を３層用いて外部端子と内部回路の接続関係を変更しているが、チップ面積の増大を避けるために、接続関係の変更を行うための配線領域を新たに設けることなく、ＩＯセル上（例えば、ＣＵＰ；Circuit Under Pad）で接続関係を変更する構成とすると、３層を用いることは不利である。仮に、配線層を３層から２層にしたことを考えた場合（図１２参照）、第１層の外部端子用導入配線２１１、２１２と、対応する第２層の導入配線接続用配線線分２６１、２６２とを接続するコンタクト２５２、２５３の位置を、対応する外部端子２０１、２０２からの距離が同じになる位置とすることができないため、ＩＯセル２７１、２７２を複数種類準備する必要がある。ＩＯセル２７１、２７２を複数種類準備すると、チップ面積が増大してしまうおそれがある。
【０００８】
本発明の主な課題は、チップ面積が増大することなく設計において大きな後戻りをしなくてすむ半導体集積回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一視点においては、半導体集積回路において、一列に配列された複数のＩＯバッファと、各前記ＩＯバッファに対応して配列されるとともに、前記ＩＯバッファと異なる層に配された複数のパッド接続用配線と、各前記ＩＯバッファに対応して一列に配列されるとともに、前記ＩＯバッファ及び前記パッド接続用配線と異なる層にて対応する前記パッド接続用配線の一部と重なるように配置され、かつ、対応する前記パッド接続用配線の１又は２以上の隣に配置された他のパッド接続用配線まで延長して配線された複数のＩＯバッファ切替用配線と、を備え、各前記ＩＯバッファ切替用配線は、その隣の他のＩＯバッファ切替用配線と短絡しないように同じ形状に形成され、各前記ＩＯバッファは、同じ位置にて対応する前記ＩＯバッファ切替用配線と電気的に接続されることを特徴とする。
【００１０】
本発明の前記半導体集積回路において、前記ＩＯバッファ切替用配線は、１又は２つ以上の段差を有する階段状に形成されていることが好ましい。
【００１１】
本発明の前記半導体集積回路において、前記ＩＯバッファ切替用配線の前記延長して配線された部位は、対応する前記パッド接続用配線の一部と重なる領域から列方向の両側又は片側に配置されていることが好ましい。
【００１２】
本発明の前記半導体集積回路において、前記ＩＯバッファ切替用配線は、対応する前記ＩＯバッファと前記パッド接続用配線との間にて両者と離間して配置されることが好ましい。
【００１３】
本発明の前記半導体集積回路において、対応する前記ＩＯバッファ切替用配線に接続された複数のパッドを備え、前記複数のパッドは、千鳥配置又は単列配置されていることが好ましい。
【００１４】
本発明の前記半導体集積回路において、前記ＩＯバッファに対応して配置されるとともに、対応する前記ＩＯバッファと前記ＩＯバッファ切替用配線とを電気的に接続する複数の第１のヴィアと、前記ＩＯバッファ切替用配線と、対応する前記パッド接続用配線又は前記他のパッド接続用配線とを電気的に接続可能な複数の第２のヴィアと、を備えることが好ましい。
【００１５】
本発明の前記半導体集積回路において、前記第２のヴィアは、前記ＩＯバッファ切替用配線と、対応する前記パッド接続用配線とを電気的に接続する場合、対応する前記第１のヴィアと重なる位置に配置されることが好ましい。
【００１６】
本発明の前記半導体集積回路において、前記第２のヴィアは、前記ＩＯバッファ切替用配線と前記他のパッド接続用配線とを電気的に接続する場合、対応する前記第１のヴィアから行方向にずれた位置に配置されることが好ましい。
【００１７】
本発明の前記半導体集積回路において、前記複数のＩＯバッファ切替用配線のうち所定のＩＯバッファ切替用配線は、対応する前記第１のビアを介して前記ＩＯバッファに接続されていないことが好ましい。
【００１８】
本発明の前記半導体集積回路において、前記複数のＩＯバッファ切替用配線のうち所定のＩＯバッファ切替用配線は、対応する前記第２のビアを介して対応する前記パッド接続用配線及び前記他のパッド接続用配線のいずれにも接続されていないことが好ましい。
【発明の効果】
【００１９】
本発明によれば、ＩＯバッファ切替用配線を複数のパッド接続用配線に跨って配置されることで、パッド接続用配線とＩＯバッファとの接続関係を短期間で変更を実施することができる。また、ＩＯバッファ切替用配線を隣の他のＩＯバッファ切替用配線と短絡しないように同じ形状に形成することにより、各ＩＯバッファが同じ位置にてヴィア等を介して対応するＩＯバッファ切替用配線と電気的に接続することが可能となり、複数のＩＯバッファを準備する必要がなくなり、チップ面積が増大することがない。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例１に係る半導体集積回路のＩＯ領域における構成を部分的に示した平面図である。
【図２】本発明の実施例１に係る半導体集積回路のＩＯ領域における配線接続方法の一例を部分的に示した平面図である。
【図３】本発明の実施例１に係る半導体集積回路のＩＯ領域における配線接続方法の一例を部分的に示した図２の（Ａ）Ｘ−Ｘ´間の断面図、（Ｂ）Ｙ−Ｙ´間の断面図、（Ｃ）Ｚ−Ｚ´間の断面図である。
【図４】本発明の実施例２に係る半導体集積回路のＩＯ領域における構成を部分的に示した平面図である。
【図５】本発明の実施例２に係る半導体集積回路のＩＯ領域における配線接続方法の一例を部分的に示した平面図である。
【図６】本発明の実施例３に係る半導体集積回路のＩＯ領域における構成を部分的に示した平面図である。
【図７】本発明の実施例３に係る半導体集積回路のＩＯ領域における配線接続方法の一例を部分的に示した平面図である。
【図８】本発明の実施例４に係る半導体集積回路のＩＯ領域における構成を部分的に示した平面図である。
【図９】従来例１に係る半導体集積回路のＩＯ領域の一部とコア領域の一部の一例を部分的に示した平面図である。
【図１０】比較例１に係る半導体集積回路のＩＯ領域における配線接続方法の一例を部分的に示した平面図である。
【図１１】従来例２に係る半導体集積回路における配線接続方法の一例を部分的に示した平面図である。
【図１２】比較例２に係る半導体集積回路における配線接続方法の一例を部分的に示した平面図である。
【発明を実施するための形態】
【００２１】
本発明の実施形態に係る半導体集積回路では、一列に配列された複数のＩＯバッファ（図１の１〜５）と、各前記ＩＯバッファに対応して配列されるとともに、前記ＩＯバッファと異なる層に配された複数のパッド接続用配線（図１の２１〜２５）と、各前記ＩＯバッファに対応して一列に配列されるとともに、前記ＩＯバッファ及び前記パッド接続用配線と異なる層にて対応する前記パッド接続用配線の一部と重なるように配置され、かつ、対応する前記パッド接続用配線の１又は２以上の隣に配置された他のパッド接続用配線まで延長して配線された複数のＩＯバッファ切替用配線（図１の３１〜３５）と、を備え、各前記ＩＯバッファ切替用配線は、その隣の他のＩＯバッファ切替用配線と短絡しないように同じ形状に形成され、各前記ＩＯバッファは、同じ位置にて対応する前記ＩＯバッファ切替用配線と電気的に接続される。
【実施例１】
【００２２】
本発明の実施例１に係る半導体集積回路について図面を用いて説明する。図１は、本発明の実施例１に係る半導体集積回路のＩＯ領域における構成を部分的に示した平面図である。図２は、本発明の実施例１に係る半導体集積回路のＩＯ領域における配線接続方法の一例を部分的に示した平面図である。図３は、本発明の実施例１に係る半導体集積回路のＩＯ領域における配線接続方法の一例を部分的に示した図２の（Ａ）Ｘ−Ｘ´間の断面図、（Ｂ）Ｙ−Ｙ´間の断面図、（Ｃ）Ｚ−Ｚ´間の断面図である。
【００２３】
図１を参照すると、半導体集積回路は、信号等が入出力されるＩＯ領域において、ＩＯバッファ１〜５と、ボンディングパッド１１〜１５と、パッド接続用配線２１〜２５と、ＩＯバッファ切替用配線３１〜３５と、ヴィア４１〜４５と、ヴィア５１ａ〜５１ｃ、５２ａ〜５２ｃ、５３ａ〜５３ｃ、５４ａ〜５４ｃ、５５ａ〜５５ｃと、を有する。なお、ヴィア５１ａ〜５１ｃ、５２ａ〜５２ｃ、５３ａ〜５３ｃ、５４ａ〜５４ｃ、５５ａ〜５５ｃについては、ＩＯ領域において全て存在するわけではなく、顧客要求仕様に応じて配置される。
【００２４】
ＩＯバッファ１〜５は、入出力される信号等の入出力速度変動、逆流、負荷変動の影響を吸収するために用いられる回路であり、例えば、入力回路素子、出力回路素子、ＥＳＤ保護素子等を用いることができる。ＩＯバッファ１〜５は、ＩＯ領域において図１の左側から順に列をなして並べて配置されている。ＩＯバッファ１〜５の内部回路は、最上から３番目の配線層（第３層）以下の配線層に形成されている。ＩＯバッファ１上には、ＩＯバッファ１と所定の間隔をおいて、ボンディングパッド１１の一部（全体でも可）、及びボンディングパッド１１に接続されたパッド接続用配線２１が配置されている。同様に、ＩＯバッファ２〜５上にも、それぞれ、ボンディングパッド１２〜１５の一部（全体でも可）、及びボンディングパッド１２〜１５に接続されたパッド接続用配線２２〜２５が配置されている。ＩＯバッファ１〜５は、対応するヴィア４１〜４５を介して、対応するＩＯバッファ切替用配線３１〜３５と電気的に接続されている。ＩＯバッファ１〜５と、対応するヴィア４１〜４５とが接続される位置は、それぞれ同様の位置であり、図１ではＩＯバッファ１〜５の中央部分で同様な位置である。これにより、ＩＯバッファを複数種類準備しなくともよくなる。
【００２５】
ボンディングパッド１１〜１５は、外部に電気的に接続するための端子（外部接続端子、接続パッド）である。ボンディングパッド１１〜１５は、それぞれ、対応するパッド接続用配線２１と接続されている。ボンディングパッド１１〜１５は、それぞれ、対応するＩＯバッファ１〜５上に所定の間隔をおいて配置されている。ボンディングパッド１１〜１５は、最上層の配線層（第１層）に形成されている。ボンディングパッド１１、１３、１５は、ＩＯバッファ１、３、５における図１の下側の端部の近傍に配置されている。ボンディングパッド１２、１４は、ＩＯバッファ２、４における図１の上側の端部の近傍に配置されている。つまり、ボンディングパッド１１〜１５は、奇数番目のボンディングパッドが下段、偶数番目のボンディングパッドが上段となった千鳥配置となっている。
【００２６】
パッド接続用配線２１〜２５は、対応するボンディングパッド１１〜１５に接続するために用いられる配線である。パッド接続用配線２１〜２５は、それぞれＩＯバッファ１〜５の領域内に配線されている。パッド接続用配線２１〜２５は、それぞれ、ＩＯバッファ１〜５上に所定の間隔をおいて配置されている。パッド接続用配線２１〜２５は、ボンディングパッド１１〜１５と同じ最上層の配線層（第１層）に形成されている。パッド接続用配線２１は、図１において、ヴィア５１ｂ又はヴィア５２ｃを介してＩＯバッファ切替用配線３１又はＩＯバッファ切替用配線３２と電気的に接続可能である。パッド接続用配線２２は、ヴィア５１ａ又はヴィア５２ｂ若しくはヴィア５３ｃを介してＩＯバッファ切替用配線３１又はＩＯバッファ切替用配線３２若しくはＩＯバッファ切替用配線３３と電気的に接続可能である。パッド接続用配線２３は、ヴィア５２ａ又はヴィア５２ｂ若しくはヴィア５４ｃを介してＩＯバッファ切替用配線３２又はＩＯバッファ切替用配線３３若しくはＩＯバッファ切替用配線３４と電気的に接続可能である。パッド接続用配線２４は、ヴィア５３ａ又はヴィア５４ｂ若しくはヴィア５５ｃを介してＩＯバッファ切替用配線３３又はＩＯバッファ切替用配線３４若しくはＩＯバッファ切替用配線３５と電気的に接続可能である。パッド接続用配線２５は、図１において、ヴィア５４ａ又はヴィア５５ｂを介してＩＯバッファ切替用配線３４又はＩＯバッファ切替用配線３５と電気的に接続可能である。
【００２７】
ＩＯバッファ切替用配線３１〜３５は、対応するＩＯバッファ１〜５と電気的に接続する切替対象のボンディングパッド（パッド接続用配線）を変更可能にするために用いられる切替用配線である。ＩＯバッファ切替用配線３１〜３５は、ＩＯバッファ１〜５とパッド接続用配線２１〜２５との間にて、ＩＯバッファ１〜５及びパッド接続用配線２１〜２５と離間して配されている。ＩＯバッファ切替用配線３１〜３５は、最上から２番目の配線層（第２層）に形成されている。ＩＯバッファ切替用配線３１〜３５は、隣り合うＩＯバッファ切替用配線と短絡しないように、複数（図１では３個）のＩＯバッファ１〜５（パッド接続用配線２１〜２５）上に跨るように配置されている。図１では、ＩＯバッファ切替用配線３１〜３５は、対応するＩＯバッファ１〜５、及び、その両隣のＩＯバッファの３つのＩＯバッファ上に跨って配置されている。ＩＯバッファ切替用配線３１〜３５は、１又は２つ以上（図１では２つ）の段差を有する階段状（複数の折れ曲がった形状）に形成されている。このように、ＩＯバッファ切替用配線３１〜３５を階段状に折れ曲がる形状とすることで、一列に並べることが可能となり、左右両隣のＩＯバッファ領域上に配置されているボンディングパッドと接続の入れ替えを行うことが可能となる。なお、ＩＯバッファ切替用配線３１〜３５の形状は、右上がりの階段状に折れ曲がる形状に限るものではなく、それぞれが短絡しないようにすれば、右下がりの階段状に折れ曲がる形状や、斜め（右上がり、右下がり）に直線状又は曲線状に形成してもよい。
【００２８】
ＩＯバッファ切替用配線３１は、ＩＯバッファ１に電気的に接続するボンディングパッドを変更するための切替用配線である。ＩＯバッファ切替用配線３１は、対応するＩＯバッファ１、及び、その両隣（図１では片隣のみ表示）にあるＩＯバッファ２の３つのＩＯバッファ上を跨るように配置されており、パッド接続用配線２１、及び、その両隣（図１では片隣のみ表示）にあるパッド接続用配線２２の３つのパッド接続用配線とそれぞれ一部が重なるように配置されている。ＩＯバッファ切替用配線３１は、ＩＯバッファ１の左隣に配置されているＩＯバッファ（図示せず）の領域へ延長し、かつ、下方に階段状に折れ曲げて配線されており、さらに、ＩＯバッファ１の右隣に配置されているＩＯバッファ２の領域へ延長し、かつ、上方に階段状に折れ曲げて配線されている。ＩＯバッファ切替用配線３１は、対応するＩＯバッファ１と重なる領域にて、対応するヴィア４１を介してＩＯバッファ１と電気的に接続されている。ＩＯバッファ切替用配線３１は、パッド接続用配線２１と重なる領域にてヴィア５１ｂを介してパッド接続用配線２１と電気的に接続可能であり、パッド接続用配線２２と重なる領域にてヴィア５１ａを介してパッド接続用配線２２と電気的に接続可能である。
【００２９】
ＩＯバッファ切替用配線３２は、ＩＯバッファ２に電気的に接続するボンディングパッドを変更するための切替用配線である。ＩＯバッファ切替用配線３２は、対応するＩＯバッファ２、及び、その両隣にあるＩＯバッファ１、３の３つのＩＯバッファ上を跨るように配置されており、パッド接続用配線２２、及び、その両隣にあるパッド接続用配線２１、２３の３つのパッド接続用配線とそれぞれ一部が重なるように配置されている。ＩＯバッファ切替用配線３２は、ＩＯバッファ２の左隣に配置されているＩＯバッファ１の領域へ延長し、かつ、下方に階段状に折れ曲げて配線されており、さらに、ＩＯバッファ２の右隣に配置されているＩＯバッファ３の領域へ延長し、かつ、上方に階段状に折れ曲げて配線されている。ＩＯバッファ切替用配線３２は、対応するＩＯバッファ２と重なる領域にて、対応するヴィア４２を介してＩＯバッファ２と電気的に接続されている。ＩＯバッファ切替用配線３２は、パッド接続用配線２１と重なる領域にてヴィア５２ｃを介してパッド接続用配線２１と電気的に接続可能であり、パッド接続用配線２２と重なる領域にてヴィア５２ｂを介してパッド接続用配線２２と電気的に接続可能であり、パッド接続用配線２３と重なる領域にてヴィア５２ａを介してパッド接続用配線２３と電気的に接続可能である。
【００３０】
ＩＯバッファ切替用配線３３は、ＩＯバッファ３に電気的に接続するボンディングパッドを変更するための切替用配線である。ＩＯバッファ切替用配線３３は、対応するＩＯバッファ３、及び、その両隣にあるＩＯバッファ２、４の３つのＩＯバッファ上を跨るように配置されており、パッド接続用配線２３、及び、その両隣にあるパッド接続用配線２２、２４の３つのパッド接続用配線とそれぞれ一部が重なるように配置されている。ＩＯバッファ切替用配線３３は、ＩＯバッファ３の左隣に配置されているＩＯバッファ２の領域へ延長し、かつ、下方に階段状に折れ曲げて配線されており、さらに、ＩＯバッファ３の右隣に配置されているＩＯバッファ４の領域へ延長し、かつ、上方に階段状に折れ曲げて配線されている。ＩＯバッファ切替用配線３３は、対応するＩＯバッファ３と重なる領域にて、対応するヴィア４３を介してＩＯバッファ３と電気的に接続されている。ＩＯバッファ切替用配線３３は、パッド接続用配線２２と重なる領域にてヴィア５３ｃを介してパッド接続用配線２２と電気的に接続可能であり、パッド接続用配線２３と重なる領域にてヴィア５３ｂを介してパッド接続用配線２３と電気的に接続可能であり、パッド接続用配線２４と重なる領域にてヴィア５３ａを介してパッド接続用配線２４と電気的に接続可能である。
【００３１】
ＩＯバッファ切替用配線３４は、ＩＯバッファ５に電気的に接続するボンディングパッドを変更するための切替用配線である。ＩＯバッファ切替用配線３４は、対応するＩＯバッファ４、及び、その両隣にあるＩＯバッファ３、５の３つのＩＯバッファ上を跨るように配置されており、パッド接続用配線２４、及び、その両隣にあるパッド接続用配線２３、２５の３つのパッド接続用配線とそれぞれ一部が重なるように配置されている。ＩＯバッファ切替用配線３４は、ＩＯバッファ４の左隣に配置されているＩＯバッファ３の領域へ延長し、かつ、下方に階段状に折れ曲げて配線されており、さらに、ＩＯバッファ４の右隣に配置されているＩＯバッファ５の領域へ延長し、かつ、上方に階段状に折れ曲げて配線されている。ＩＯバッファ切替用配線３４は、対応するＩＯバッファ４と重なる領域にて、対応するヴィア４４を介してＩＯバッファ４と電気的に接続されている。ＩＯバッファ切替用配線３４は、パッド接続用配線２３と重なる領域にてヴィア５４ｃを介してパッド接続用配線２３と電気的に接続可能であり、パッド接続用配線２４と重なる領域にてヴィア５４ｂを介してパッド接続用配線２４と電気的に接続可能であり、パッド接続用配線２５と重なる領域にてヴィア５４ａを介してパッド接続用配線２５と電気的に接続可能である。
【００３２】
ＩＯバッファ切替用配線３５は、ＩＯバッファ５に電気的に接続するボンディングパッドを変更するための切替用配線である。ＩＯバッファ切替用配線３５は、対応するＩＯバッファ５、及び、その両隣（図１では片隣のみ表示）にあるＩＯバッファ４の３つのＩＯバッファ上を跨るように配置されており、パッド接続用配線２５、及び、その両隣（図１では片隣のみ表示）にあるパッド接続用配線２４の３つのパッド接続用配線とそれぞれ一部が重なるように配置されている。ＩＯバッファ切替用配線３５は、ＩＯバッファ５の左隣に配置されているＩＯバッファ４の領域へ延長し、かつ、下方に階段状に折れ曲げて配線されており、さらに、ＩＯバッファ５の右隣に配置されているＩＯバッファ（図示せず）の領域へ延長し、かつ、上方に階段状に折れ曲げて配線されている。ＩＯバッファ切替用配線３５は、対応するＩＯバッファ５と重なる領域にて、対応するヴィア４５を介してＩＯバッファ５と電気的に接続されている。ＩＯバッファ切替用配線３５は、パッド接続用配線２４と重なる領域にてヴィア５５ｃを介してパッド接続用配線２４と電気的に接続可能であり、パッド接続用配線２５と重なる領域にてヴィア５５ｂを介してパッド接続用配線２５と電気的に接続可能である。
【００３３】
ヴィア４１〜４５は、対応する第２層のＩＯバッファ切替用配線３１〜３５と、対応する第３層のＩＯバッファ１〜５の内部回路とを電気的に接続するヴィアである（図２、図３（Ｂ）参照）。ヴィア４１〜４５は、図１では、対応するＩＯバッファ１〜５の領域において同じ位置（中央の固定位置）に配置され、ＩＯバッファ１〜５の並びに沿って配置されている。
【００３４】
ヴィア５１ａ〜５１ｃ、５２ａ〜５２ｃ、５３ａ〜５３ｃ、５４ａ〜５４ｃ、５５ａ〜５５ｃは、顧客要求仕様に応じて選択的に用いられるヴィアであり、顧客要求仕様に応じて設定された、最上層のパッド接続用配線２１〜２５と、第２層のＩＯバッファ切替用配線３１〜３５とを電気的に接続可能にするためのものである。ヴィア５１ｂ、５２ｂ、５３ｂ、５４ｂ、５５ｂは、対応するＩＯバッファ切替用配線３１〜３５とパッド接続用配線２１〜２５とを電気的に接続可能にするヴィアであり、図１では対応するヴィア４１〜４５と重なる位置に配置される。ヴィア５１ａは、図１において、ヴィア５１ｂよりも上側かつ右側に配置されている。同様に、ヴィア５２ａ、５３ａ、５４ａ、５５ａについても、対応するヴィア５２ｂ、５３ｂ、５４ｂ、５５ｂよりも上側かつ右側にて同じ位置に配置されている。ヴィア５１ｃは、図１において、ヴィア５１ｂよりも下側かつ左側に配置されている。同様に、ヴィア５２ｃ、５３ｃ、５４ｃ、５５ｃについても、対応するヴィア５２ｂ、５３ｂ、５４ｂ、５５ｂよりも下側かつ左側にて同じ位置に配置されている。
【００３５】
ヴィア５１ａは、ＩＯバッファ切替用配線３１とパッド接続用配線２２とを電気的に接続可能にする（図２、図３（Ａ）参照）。ヴィア５１ｂは、ＩＯバッファ切替用配線３１とパッド接続用配線２１とを電気的に接続可能にする。ヴィア５２ａは、ＩＯバッファ切替用配線３２とパッド接続用配線２３とを電気的に接続可能にする。ヴィア５２ｂは、ＩＯバッファ切替用配線３２とパッド接続用配線２２とを電気的に接続可能にする。ヴィア５２ｃは、ＩＯバッファ切替用配線３２とパッド接続用配線２１とを電気的に接続可能にする（図２、図３（Ｃ）参照）。ヴィア５３ａは、ＩＯバッファ切替用配線３３とパッド接続用配線２４とを電気的に接続可能にする（図２、図３（Ａ）参照）。ヴィア５３ｂは、ＩＯバッファ切替用配線３３とパッド接続用配線２３とを電気的に接続可能にする。ヴィア５３ｃは、ＩＯバッファ切替用配線３３とパッド接続用配線２２とを電気的に接続可能にする。ヴィア５４ａは、ＩＯバッファ切替用配線３４とパッド接続用配線２５とを電気的に接続可能にする。ヴィア５４ｂは、ＩＯバッファ切替用配線３４とパッド接続用配線２４とを電気的に接続可能にする。ヴィア５４ｃは、ＩＯバッファ切替用配線３４とパッド接続用配線２３とを電気的に接続可能にする（図２、図３（Ｃ）参照）。ヴィア５５ｂは、ＩＯバッファ切替用配線３５とパッド接続用配線２５とを電気的に接続可能にする（図２、図３（Ｂ）参照）。ヴィア５５ｃは、ＩＯバッファ切替用配線３５とパッド接続用配線２４とを電気的に接続可能にする。
【００３６】
次に、本発明の実施例１に係る半導体集積回路のＩＯ領域におけるボンディングパッド（端子）の並び順を変更する場合について説明する。
【００３７】
一般的に、半導体集積回路において、当初の設計開発時にはＩＯバッファ１〜５とボンディングパッド１１〜１５とは端子配列の設計仕様によって決定し接続される。設計仕様の指定がなければ、通常、配線経路が短くかつ均等になるように、ボンディングパッド１１はＩＯバッファ１と接続し、ボンディングパッド１２はＩＯバッファ２と接続し、ボンディングパッド１３はＩＯバッファ３と接続し、ボンディングパッド１４はＩＯバッファ４と接続し、ボンディングパッド１５はＩＯバッファ５と接続される。つまり、図１のヴィア５１ａ〜５１ｃ、５２ａ〜５２ｃ、５３ａ〜５３ｃ、５４ａ〜５４ｃ、５５ａ〜５５ｃのうち５１ｂ、５２ｂ、５３ｂ、５４ｂ、５５ｂが選択され、ボンディングパッド１１はパッド接続用配線２１、ヴィア５１ｂ、ＩＯバッファ切替用配線３１、及びヴィア４１を介してＩＯバッファ１と電気的に接続し、ボンディングパッド１２はパッド接続用配線２２、ヴィア５２ｂ、ＩＯバッファ切替用配線３２、及びヴィア４２を介してＩＯバッファ２と接続し、ボンディングパッド１３はパッド接続用配線２３、ヴィア５３ｂ、ＩＯバッファ切替用配線３３、及びヴィア４３を介してＩＯバッファ３と接続し、ボンディングパッド１４はパッド接続用配線２４、ヴィア５４ｂ、ＩＯバッファ切替用配線３４、及びヴィア４４を介してＩＯバッファ４と接続し、ボンディングパッド１５はパッド接続用配線２５、ヴィア５５ｂ、ＩＯバッファ切替用配線３５、及びヴィア４５を介してＩＯバッファ５と接続される。
【００３８】
しかし、半導体集積回路は、設計の最終段階において、例えば、ボード基板上の隣接配線へのノイズの影響が大きいなどから、端子の並び順を変更する必要が発生する場合がある。例えば、ボンディングパッド１１、１２とＩＯバッファ２、１の接続の入替えと、ボンディングパッド１３、１４とＩＯバッファ４、３の接続の入替えの必要が発生した場合、図２、図３のように５１ａ、５２ｃ、５３ａ、５４ｃ、５５ｂが選択され、ボンディングパッド１１はパッド接続用配線２１、ヴィア５２ｃ、ＩＯバッファ切替用配線３２、及びヴィア４２を介してＩＯバッファ２と電気的に接続され、ボンディングパッド１２はパッド接続用配線２２、ヴィア５１ａ、ＩＯバッファ切替用配線３１、及びヴィア４１を介してＩＯバッファ１と接続され、ボンディングパッド１３はパッド接続用配線２３、ヴィア５４ｃ、ＩＯバッファ切替用配線３４、及びヴィア４４を介してＩＯバッファ４と接続され、ボンディングパッド１４はパッド接続用配線２４、ヴィア５３ａ、ＩＯバッファ切替用配線３３、及びヴィア４３を介してＩＯバッファ３と接続され、ボンディングパッド１５はパッド接続用配線２５、ヴィア５５ｂ、ＩＯバッファ切替用配線３５、及びヴィア４５を介してＩＯバッファ５と接続される。
【００３９】
以上のようにして、設計仕様に応じてヴィア５１ａ〜５１ｃ、５２ａ〜５２ｃ、５３ａ〜５３ｃ、５４ａ〜５４ｃ、５５ａ〜５５ｃを選択して配置することで、ＩＯバッファ１〜５の位置を変更せずに、ボンディングパッド１１〜１５とＩＯバッファ１〜５の接続を変更して、端子の並び順の入替えが容易に行える。
【００４０】
次に、本発明の実施例１に係る半導体集積回路の構成を採用しなかった場合の問題点について図面を用いて説明する。図９は、従来例１に係る半導体集積回路のＩＯ領域の一部とコア領域の一部の一例を部分的に示した平面図である。図１０は、比較例１に係る半導体集積回路のＩＯ領域における配線接続方法の一例を部分的に示した平面図である。なお、従来例１は、特許文献１に対応するものであり、比較例１は、従来例１を応用して端子の並び順を変更したものである。
【００４１】
例えば、従来例１に係る半導体集積回路は、接続パッド１４１ａ〜１４１ｃ、１４２ａ〜１４２ｄ（ボンディングパッド）と、その下に配されたＩＯセル１３１ａ〜１３１ｇ（ＩＯバッファ）とをヴィア１６１を介して接続したＣＵＰ（Circuit Under Pad）構造となっている（図９参照）。ＣＵＰ構造では、接続パッド１４１ａ〜１４１ｃ、１４２ａ〜１４２ｄとＩＯセル１３１ａ〜１３１ｇの接続関係は１対１に固定配置されているのが一般的であり、ＣＵＰ構造を採用することで、チップサイズの縮小に貢献していることは、広く知られている。
【００４２】
従来例１（図９参照）に示される一般的な構成部分を抜き出し、詳細な内部論理ゲート部分との接続関係を付与すると、例えば、比較例１（図１０参照）のようにすることができる。すなわち、接続パッド１４１ａ〜１４１ｃ、１４２ａ〜１４２ｄはそれぞれヴィア１６１を介して対応するＩＯバッファ１３１ａ〜１３１ｇに接続されている。ＩＯバッファ１３１ａ〜１３１ｇには、それぞれ第１層信号配線１５１が接続されている。それぞれの第１層信号配線１５１は、内部に配置された論理ゲートブロック並び１８１の対応する論理ゲートブロックにそれぞれ接続されている。
【００４３】
ここで、顧客要求や電気特性未達成他により接続パッドの入替えが必要となった場合、ＩＯバッファの入替えと入替えを行う相互のＩＯバッファのサイズの違いによるＩＯバッファの並び方向の配置移動を伴う場合もあるが、以下の例では同サイズとしてＩＯバッファ１３１ｅとＩＯバッファ１３１ｆに接続される信号のみを入れ替えるとする。
【００４４】
ＩＯバッファ１３１ｆに接続される第１層信号配線１５１のうち右側の第１層信号配線１５１において、配線接続変さらによる第２層追加信号配線１７２と追加ヴィア１７１により配線層を別層に切り替えるとともに、配線接続変さらにより第１層信号配線削除部分１５３を削除することにより、配線の接続経路を変更している。配線の削除に伴い、削除された配線部分の手前（論理ゲートブロック並び１８１側）では、第１層信号配線１５１と同層に第１層追加信号配線１５２の追加を行い配線の接続経路を変更している。同様に、ＩＯバッファ１３１ｆに接続される第１層信号配線１５１のうち左側の第１層信号配線１５１とＩＯバッファ１３１ｅの信号配線についても接続変更が行われている。
【００４５】
さらに、接続経路の変更での配線層の切り替えによるヴィア追加と配線経路の変さらにより、配線抵抗と配線容量は変化し、配線遅延が大きく変化する。このため、信号を駆動する論理ゲートにおいても駆動能力の過不足の見直しが必要となる。この時、駆動能力が合致しないと判断した場合、見合う駆動能力を持つ論理ゲートブロックに接続しなおすため、新たな配線変更が必要となる。このように接続変さらにより論理ゲートブロック（論理ゲートブロック削除部分１８３）は削除され、新たに接続変さらにより追加された論理ゲートブロック（追加論理ゲートブロック１８２）が接続される。
【００４６】
さらに、配線経路の変化により、信号接続の確認の検証と、信号配線の配置間隔の検証と、変更部分の遅延変化と論理ゲートブロックの接続変さらによる動作タイミングの検証などを行うことが必須となる。
【００４７】
接続パッドとＩＯバッファとの接続においては、通常、自動配線ツールが用いられることが多いが、比較例１（図１０参照）のような入替えにおいての変更作業は自動ツールを用いる事は難しく、手作業にて配線修正などの再レイアウトを実施する場合が多い。このため、変更箇所が多い場合などにおいては、修正に多くの時間を要し、さらに修正ミスの作り込みも起き易くなる。また、配線経路の変化によって配線抵抗や配線容量が変化し、回路特性が変化するため、レイアウト検証及び動作タイミング検証を実施することが必須となる。そのため、従来技術を用いた手法では、レイアウト設計の手戻りの影響が大きく、設計期間が増大するという問題がある。
【００４８】
一方、実施例１（図１参照）のように、任意のＩＯバッファとこれと接続しているボンディングパッド以外の他のボンディングパッドへと接続変更するためのＩＯバッファ切替用配線を、一つまたはそれ以上隣に配置される他のＩＯバッファの領域上まで延長して配線し、前記任意のＩＯバッファが持つ前記ＩＯバッファ切替用配線は、隣接する他のＩＯバッファが持つ前記ＩＯバッファ切替用配線と短絡することなく並行に配線された構成を有することにより、ボンディングパッドとＩＯバッファの接続の変更が生じた場合、レイアウト設計の手戻りの影響が大きく、かつ、設計期間が増大するという従来技術の問題を解決することができる。
【００４９】
つまり、実施例１によれば、任意のＩＯバッファが一つまたはそれ以上隣に配置される他のＩＯバッファの領域上まで延長して配線されたＩＯバッファ切替用配線を持つことで、任意のＩＯバッファと隣接したＩＯバッファ上層にあるボンディングパッドとを前記ＩＯバッファ切替用配線を介して容易に接続することが可能となり、任意のＩＯバッファの位置を移動することなく任意のＩＯバッファと接続するボンディングパッドの並びを修正することで、設計期間が増大しない。
【００５０】
さらに、実施例１では、ヴィアのみで切替えるため、電気的特性の変化も少なく、ＩＯバッファは外部端子に接続する容量を駆動する為に大きな駆動能力を有しているので、前述のボンディングパッドとＩＯバッファの接続を変更しても回路特性が変化することがなく、レイアウト検証及び動作タイミング検証を実施する必要もないので、設計期間が増大しない。
【００５１】
なお、実施例１においては、任意のＩＯバッファのＩＯバッファ切替用配線を隣接する両隣一つずつのＩＯバッファ領域上に延長することで両隣のＩＯバッファ領域上に存在するボンディングパッドと自由に接続変更できる例を示したが、片方又は両隣２つ以上のＩＯバッファ領域上まで延長することで、接続変更できるボンディングパッドの数を増やしてもよい。この点については他の実施例で説明する。また、実施例１は、ＣＵＰ（Circuit Under Pad）構造を用いた例を示しているが、ＣＵＰ構造に限定するものではない。
【００５２】
実施例１によれば、以下のような効果を奏する。
【００５３】
第１に、ボンディングパッド１１〜１５とＩＯバッファ１〜５との接続の変更が生じた場合、従来に比べて短期間での変更を実施することができる。その理由としては、それぞれのボンディングパッド１１〜１５毎にボンディングパッド接続用のヴィア５１ａ〜５１ｃ、５２ａ〜５２ｃ、５３ａ〜５３ｃ、５４ａ〜５４ｃ、５５ａ〜５５ｃと、ＩＯバッファ切替用配線３１〜３５と、ＩＯバッファ切替用のヴィア４１〜４５を有し、ＩＯバッファ切替用配線３１〜３５はＩＯバッファ１〜５の並び方向の片側または両側のそれぞれ単一または複数のＩＯバッファを跨る構成であり、接続の切替はヴィアの切替のみで行えるため、修正が容易で電気的特性の変化も少なくなり、修正に伴う検証も小規模となり、設計において大きな後戻りが生じないからである。
【００５４】
第２に、チップ面積が増大することなくパッドとＩＯバッファの接続関係を変更することができることである。その理由としては、ＩＯバッファ切替用配線３１〜３５を階段状の形状とし、対応するＩＯバッファ１〜５の個々に領域に含めることで、ＩＯバッファ切替用配線３１〜３５が全て同じ形状とすることができ、隣接配置されたＩＯバッファ１〜５上でＩＯバッファ切替用配線３１〜３５間で配線が重ならいようにＩＯバッファ切替用配線３１〜３５の隣接配置が可能となる。その結果、ＩＯバッファ１〜５とＩＯバッファ切替用配線３１〜３５とを接続するコンタクト４１〜４５の配置位置が一定にすることができ、複数種類のＩＯバッファを準備する必要がなくなるからである。また、ＩＯバッファ切替用配線３１〜３５を、対応するＩＯバッファ１〜５上の同じ場所に配置することで切り替えが可能となるため、設計が容易である。
【実施例２】
【００５５】
本発明の実施例２に係る半導体集積回路について図面を用いて説明する。図４は、本発明の実施例２に係る半導体集積回路のＩＯ領域における構成を部分的に示した平面図である。図５は、本発明の実施例２に係る半導体集積回路のＩＯ領域における配線接続方法の一例を部分的に示した平面図である。
【００５６】
図４を参照すると、実施例２に係る半導体集積回路では、ボンディングパッド１２〜１４が上段（下段でも可）で単列になった単列配置としたものである。その他の構成は、実施例１と同様である。
【００５７】
なお、図５は、ボンディングパッド１２、１３とＩＯバッファ３、２の接続の入替えの必要が発生した場合の例であり、この場合、ヴィア５２ａ、５３ｃ、５４ｂが選択され、ボンディングパッド１２はパッド接続用配線２２、ヴィア５３ｃ、ＩＯバッファ切替用配線３２、及びヴィア４３を介してＩＯバッファ３と接続され、ボンディングパッド１３はパッド接続用配線２３、ヴィア５２ａ、ＩＯバッファ切替用配線３２、及びヴィア４２を介してＩＯバッファ２と接続され、ボンディングパッド１４はパッド接続用配線２４、ヴィア５４ｂ、ＩＯバッファ切替用配線３４、及びヴィア４４を介してＩＯバッファ４と接続されることになる。
【００５８】
実施例２によれば、実施例１と同様な効果を奏する。
【実施例３】
【００５９】
本発明の実施例３に係る半導体集積回路について図面を用いて説明する。図６は、本発明の実施例３に係る半導体集積回路のＩＯ領域における構成を部分的に示した平面図である。図７は、本発明の実施例３に係る半導体集積回路のＩＯ領域における配線接続方法の一例を部分的に示した平面図である。
【００６０】
図６を参照すると、実施例３に係る半導体集積回路では、ボンディングパッド１２〜１５が上段（下段でも可）で単列になった単列配置とし、ＩＯバッファ切替用配線３１〜３５の段数を２段としたもの（最下段部の１段を削除したもの）である。その他の構成は、実施例１と同様である。
【００６１】
なお、図７は、ボンディングパッド１２、１３、１４に接続されるＩＯバッファの変更の必要が発生した場合の例であり、ここでは、ヴィア５２ａ、５３ｃ、５４ｂが選択され、ボンディングパッド１２はパッド接続用配線２２、ヴィア５１ａ、ＩＯバッファ切替用配線３１、及びヴィア（図示せず；図１の４１に相当）を介してＩＯバッファ（図示せず；図１の１に相当）と接続され、ボンディングパッド１３はパッド接続用配線２３、ヴィア５２ａ、ＩＯバッファ切替用配線３２、及びヴィア４２を介してＩＯバッファ２と接続され、ボンディングパッド１４はパッド接続用配線２４、ヴィア５３ａ、ＩＯバッファ切替用配線３３、及びヴィア４３を介してＩＯバッファ３と接続され、ボンディングパッド１５はパッド接続用配線２５、ヴィア５５ｂ、ＩＯバッファ切替用配線３５、及びヴィア４５を介してＩＯバッファ５と接続されることになる。この場合、ＩＯバッファ４及びＩＯバッファ切替用配線３４は用いられず、ＩＯバッファ切替用配線３４に接続されるヴィアは存在しない。
【００６２】
実施例３によれば、実施例１と同様な効果を奏するとともに、実施例１よりもボンディングパッドに接続されるＩＯバッファの変更可能な範囲が小さくなるが、ＩＯ領域を小さくすることができる。
【実施例４】
【００６３】
本発明の実施例４に係る半導体集積回路について図面を用いて説明する。図８は、本発明の実施例４に係る半導体集積回路のＩＯ領域における構成を部分的に示した平面図である。
【００６４】
図８を参照すると、実施例４に係る半導体集積回路では、ボンディングパッド１１〜１５が上段（下段でも可）で単列になった単列配置とし、ＩＯバッファ切替用配線３１〜３５の段数を４段としたもの（最上段部の１段を追加したもの）である。ヴィア５１ｄは、ヴィア５１ａよりも上側かつ右側に配置されている。同様に、ヴィア５２ｄ、５３ｄ、５４ｄについても、対応するヴィア５２ａ、５３ａ、５４ａよりも上側かつ右側にて同じ位置に配置されている。ヴィア５１ｄは、ＩＯバッファ切替用配線３１とパッド接続用配線２３とを電気的に接続可能にする。ヴィア５２ｄは、ＩＯバッファ切替用配線３２とパッド接続用配線２４とを電気的に接続可能にする。ヴィア５３ｄは、ＩＯバッファ切替用配線３３とパッド接続用配線２５とを電気的に接続可能にする。その他の構成は、実施例１と同様である。
【００６５】
実施例４によれば、実施例１と同様な効果を奏するとともに、実施例１よりもＩＯ領域を大きくなるが、ボンディングパッドに接続されるＩＯバッファの変更可能な範囲を大きくすることができる。
【００６６】
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６７】
１〜５  ＩＯバッファ
１１〜１５  ボンディングパッド
２１〜２５  パッド接続用配線
３１〜３５  ＩＯバッファ切替用配線
４１〜４５  ヴィア
５１ａ〜５１ｄ、５２ａ〜５２ｄ、５３ａ〜５３ｄ  ヴィア
５４ａ〜５４ｄ、５５ａ〜５５ｃ  ヴィア
１２１  コア電源配線
１３１ａ〜１３１ｇ  ＩＯセル
１４１ａ〜１４１ｃ  接続パッド
１４２ａ〜１４２ｄ  接続パッド
１４３ａ〜１４３ｄ  接続パッド
１５１  第１層信号配線
１５２  第１層追加信号配線
１５３  第１層信号配線削除部分
１６１  ヴィア
１７１  追加ヴィア
１７２  第２層追加信号配線
１８１  論理ゲートブロック並び
１８２  追加論理ゲートブロック
１８３  論理ゲートブロック削除部分
２０１〜２０６  外部端子
２１１〜２１６  外部端子用導入配線
２２１〜２２６  内部回路用導入配線
２３１〜２３４  コンタクト
２４１〜２４３  導入配線接続用配線線分
２５１〜２５４  コンタクト
２６１、２６２  導入配線接続用配線線分
２７１、２７２  ＩＯセル
【図１】
2011151065.tif 000003
【図２】
2011151065.tif 000004
【図３】
2011151065.tif 000005
【図４】
2011151065.tif 000006
【図５】
2011151065.tif 000007
【図６】
2011151065.tif 000008
【図７】
2011151065.tif 000009
【図８】
2011151065.tif 000010
【図９】
2011151065.tif 000011
【図１０】
2011151065.tif 000012
【図１１】
2011151065.tif 000013
【図１２】
2011151065.tif 000014