(57)【要約】【課題】半導体素子において、半導体基板に存在する欠陥に起因する素子特性の低下を抑制する。【解決手段】半導体基板１０１と、半導体基板１０１の表面に形成されたエピタキシャル層１０２と、エピタキシャル層１０２の上に形成されたゲート絶縁膜１１１と、ゲート絶縁膜１１１によってエピタキシャル層１０２から絶縁されたゲート電極１１３とを備え、ウェル領域１０５とチャネル層１１５との間にウェル領域に比べて欠陥密度が低い欠陥伝播抑制層１１６を備えている。この欠陥伝播抑制層１１６により、半導体基板１０１からの基板面転移を刃状転移に変換することにより、ゲート絶縁膜１１１直下におけるチャネル層１１５における欠陥密度が、ウェル領域１０５の欠陥密度の５０％以下とする。【選択図】図１
2011003825.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成された第１導電型の第１の炭化珪素層と、
前記第１の炭化珪素層内に形成された第２導電型の不純物を含むウェル領域と、
前記ウェル領域内に形成された第１導電型の不純物を含むソース領域と、
前記ウェル領域内に形成された第２導電型の不純物を含むコンタクト領域と、
前記ウェル領域の表面に対向する位置に設けられたゲート絶縁膜と、
前記ウェル領域と前記ゲート絶縁膜との間に形成された第３の炭化珪素層からなるチャネル層と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域と接する位置に形成されたソース電極と、
前記半導体基板の主面と対向する面の上に形成されたドレイン電極と、
前記ウェル領域と前記チャネル層との間に前記ウェル領域に比べて欠陥密度が低い第２の炭化珪素層と、
を備えていることを特徴とする炭化珪素半導体素子。
【請求項２】
前記ゲート絶縁膜の直下における前記チャネル層の欠陥密度が、前記ウェル領域の欠陥密度の５０％以下であることを特徴とする請求項１に記載の炭化珪素半導体素子。
【請求項３】
前記ゲート絶縁膜の直下における前記チャネル層の基底面転位密度が、前記ウェル領域の基底面転位密度の５０％以下であることを特徴とする請求項１または２に記載の炭化珪素半導体素子。
【請求項４】
前記チャネル層が第１導電型の不純物を含むことを特徴とする請求項１から３のいずれかに記載の炭化珪素半導体素子。
【請求項５】
前記第２の炭化珪素層に含まれる第１導電型の不純物濃度は、前記第１の炭化珪素層に含まれる第１導電型の不純物濃度に比べて低いことを特徴とする請求項１から４のいずれかに記載の炭化珪素半導体素子。
【請求項６】
前記半導体基板は、（０００１）Ｓｉ面から所定の角度だけ傾斜させた面を前記主面とする炭化珪素基板である請求項１から５のいずれかに記載の炭化珪素半導体素子。
【請求項７】
（Ａ）所定のオフ角を有する半導体基板の主面上に第１のエピタキシャル成長によって第１導電型の第１の炭化珪素層を形成する工程と、
（Ｂ）前記第１の炭化珪素層内に第２導電型の不純物を含むウェル領域をイオン注入にて形成する工程と、
（Ｃ）前記ウェル領域および前記第１の炭化珪素層上に第２のエピタキシャル成長によって第２の炭化珪素層を形成する工程と、
（Ｄ）前記第２の炭化珪素層上に第１導電型の不純物を含む第３の炭化珪素層からなるチャネル層を形成する工程と、を包含し、
前記工程（Ｃ）は、前記ウェル領域上への前記第２のエピタキシャル成長の開始時に、珪素源より先に炭素源を前記ウェル領域の表面に供給して前記第２のエピタキシャル成長を行う工程（Ｃ１）を含むことを特徴とする炭化珪素半導体素子の製造方法。
【請求項８】
前記工程（Ｃ１）における珪素の含有量に対する炭素の含有量の比（Ｃ／Ｓｉ）は前記チャネル層を形成する際の珪素の含有量に対する炭素の含有量の比よりも大きいことを特徴とする請求項７に記載の炭化珪素半導体素子の製造方法。
【請求項９】
前記第２導電型の不純物としてアルミニウムを用い、当該アルミニウムのイオン注入によって前記ウェル領域を形成することを特徴とする請求項７または８に記載の炭化珪素半導体素子の製造方法。
【請求項１０】
（Ｅ）前記ウェル領域内に第１導電型の不純物を含むソース領域を形成する工程と、
（Ｆ）前記ウェル領域内に第２導電型の不純物を含むコンタクト領域を形成する工程と、
（Ｇ）前記チャネル層の表面にゲート絶縁膜を形成する工程と、
（Ｈ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（Ｉ）前記ソース領域と接する位置にソース電極を形成する工程と、
（Ｊ）前記半導体基板の主面と対向する裏面にドレイン電極を形成する工程と、
をさらに含むことを特徴とする請求項７から９のいずれかに記載の炭化珪素半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を用いた半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きく、絶縁破壊電界強度が高いことなどから、次世代の低損失パワーデバイス等へ応用されることが期待される半導体材料である。炭化珪素は、立方晶系の３Ｃ−ＳｉＣや六方晶系の６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ等、多くのポリタイプを有する。この中で、実用的な炭化珪素半導体素子を作製するために一般的に使用されているポリタイプは４Ｈ−ＳｉＣである。
【０００３】
ＭＯＳＦＥＴなどの炭化珪素半導体素子を作製する際には、通常、ｃ軸の結晶軸に対し垂直な（０００１）Ｓｉ面にほぼ一致する面を主面とする４Ｈ−ＳｉＣ基板が用いられる。４Ｈ−ＳｉＣ基板（以下、単に「ＳｉＣ基板」という）上には、炭化珪素半導体素子の活性領域となるエピタキシャル成長層が形成される。エピタキシャル成長層のうち選択された領域には、作製しようとする半導体素子の種類に応じて、導電型やキャリア濃度が制御された不純物ドープ層が形成される。不純物ドープ層は、例えばＭＯＳＦＥＴではｐ型ウェル領域やｎ＋ソース領域として機能する。
【０００４】
図７に従来技術によるＳｉＣのチャネル構造のＭＯＳＦＥＴについて説明する。従来構造のＭＯＳＦＥＴ３００は、炭化珪素基板３０１上にｎ型の伝導性を示すドーパントを供給しながらエピタキシャル成長によって形成したｎ型ドリフト層３０２を有する。ドリフト層の一部分にｐ型ドーパントとなる不純物、例えばアルミニウム（Ａｌ）をイオン注入することによりｐ型のウェル領域３０５が形成されている。さらに、ウェル領域の一部分にｎ型ドーパントとなる不純物（例えば窒素）及びｐ型不純物（例えばＡｌ）をイオン注入することによりそれぞれ、ソース領域３０８及びコンタクト領域３０９を形成する。さらに、少なくともウェル領域３０５上にｎ型チャネル層３０７をｎ型不純物のイオン注入、もしくはｎ型ドーパントを供給しながらエピタキシャル成長することにより形成する。チャネル層３０７上に例えば熱酸化によりゲート絶縁膜３１１を形成し、ゲート絶縁膜３１１上にゲート電極３１３を形成する。さらに、ソース領域３０８及びコンタクト領域３０９と接するようにソース電極３１２が形成され、炭化珪素基板３０１の裏面にはドレイン電極３１４を有する。
【０００５】
ＳｉＣ基板には、その結晶成長メカニズムなどに起因して結晶欠陥が存在することが知られている。ＳｉＣパワーデバイス特性に大きな影響を与える代表的な結晶欠陥として、基板を貫通する欠陥であるマイクロパイプがある。このようにあらかじめＳｉＣ基板に存在する欠陥に加えて、上記ＭＯＳＦＥＴの作製プロセスにおけるイオン注入工程でＳｉＣエピタキシャル成長層のイオン注入領域に欠陥が発生する。このようにイオン注入領域に発生した欠陥は、１６００℃以上の高温で活性化アニール処理を行うことによって、ある程度は結晶が回復するが、ＳｉＣ結晶が完全に回復することは困難であり、高密度の欠陥が残留する。以下、イオン注入によって発生した欠陥による課題について説明する。
【０００６】
図３はエピタキシャル層１０にイオン注入により注入層１１を形成した断面を透過型電子顕微鏡（ＴＥＭ）により観察した図である。図３において欠陥が発生し結晶が乱れている領域は黒いまだら模様となっている。このようにエピタキシャル層１０にイオン注入することにより、欠陥領域（黒いまだら模様の領域）１２が発生する。このような欠陥領域は、注入されたイオンがエピタキシャル層１０に入射する際にＳｉＣ結晶内の珪素と炭素との結合手を切断したり、注入種が珪素もしくは炭素のサイトに置換されることで珪素もしくは炭素がはじき出されたりすることによって発生する。
【０００７】
従来の成長方法でこのようにして形成された、欠陥を有するイオン注入層の上に、チャネル層をエピタキシャル成長で形成すると、イオン注入層の欠陥は、チャネル層に引き継がれて、チャネル層内にも欠陥が発生する。
【０００８】
本発明者らが検討したところ、このようなチャネル層の欠陥は、半導体素子の特性に与える影響が大きいことがわかった。特に、チャネル層を流れるキャリアが欠陥近傍で散乱することでキャリア移動度が低下したり、チャネル層の表面に形成されるゲート絶縁膜の信頼性を低下させる一因となることがわかった。また、基底面転位と呼ばれるＳｉＣ結晶内の基底面（（０００１）面）に平行に存在する転位がゲート絶縁膜の信頼性を劣化させることも分かった。このため、このような欠陥を有するチャネル層を用いて半導体素子を形成すると、ＳｉＣの優れた物性値から期待されるような電気特性の炭化珪素半導体素子が得られないという問題がある。
【０００９】
これに対し、イオン注入で発生する欠陥による素子特性の劣化を回避するために、特許文献１および特許文献２には、ＭＯＳＦＥＴのウェル領域の一部をイオン注入ではなく、エピタキシャル成長により形成することを開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２１０８４８号公報
【特許文献２】特開２００４−３１４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１および特許文献２の方法によって、ＭＯＳＦＥＴのウェル領域をエピタキシャル成長で形成することで、イオン注入によってウェル領域に発生する欠陥の発生を回避することは可能となる。しかしながら、局所的なウェル領域をエピタキシャル成長で形成することは非常に困難であり、この方法ではＭＯＳＦＥＴの作製工程及びその構造が複雑になるという課題が存在する。このため、量産可能な一般的な構造のＭＯＳＦＥＴを作製するためには特許文献１および特許文献２を適用することはできない。
【００１２】
本発明は、このような従来の問題点に鑑みてなされたものであり、その目的は、ＳｉＣ基板を用いた炭化珪素半導体素子において、欠陥に起因する素子特性の低下を抑制することにある。
【課題を解決するための手段】
【００１３】
本発明の炭化珪素半導体素子は、半導体基板の主面上に形成された第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層内に形成された第２導電型の不純物を含むウェル領域と、前記ウェル領域内に形成された第１導電型の不純物を含むソース領域と、前記ウェル領域内に形成された第２導電型の不純物を含むコンタクト領域と、前記ウェル領域の表面に対向する位置に設けられたゲート絶縁膜と、前記ウェル領域と前記ゲート絶縁膜との間に形成された第３の炭化珪素層からなるチャネル層と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域と接する位置に形成されたソース電極と、前記半導体基板の主面と対向する面の上に形成されたドレイン電極と、前記ウェル領域と前記チャネル層との間に前記ウェル領域に比べて欠陥密度が低い第２の炭化珪素層と、を備えている。
【００１４】
前記ゲート絶縁膜の直下における前記チャネル層の欠陥密度が、前記ウェル領域の欠陥密度の５０％以下であることが好ましい。
【００１５】
また、前記ゲート絶縁膜の直下における前記チャネル層の基底面転位密度が、前記ウェル領域の基底面転位密度の５０％以下であることが好ましい。
【００１６】
前記チャネル層が第１導電型の不純物を含むことが好ましい。
【００１７】
また、前記第２の炭化珪素層に含まれる第１導電型の不純物濃度は、前記第１の炭化珪素層に含まれる第１導電型の不純物濃度に比べて低いことが好ましい。
【００１８】
また、前記半導体基板は、（０００１）Ｓｉ面から所定の角度だけ傾斜させた面を前記主面とする炭化珪素基板であることが好ましい。
【００１９】
本発明の炭化珪素半導体素子の製造方法は、
（Ａ）所定のオフ角を有する半導体基板の主面上に第１のエピタキシャル成長によって第１導電型の第１の炭化珪素層を形成する工程と、
（Ｂ）前記第１の炭化珪素層内に第２導電型の不純物を含むウェル領域をイオン注入にて形成する工程と、
（Ｃ）前記ウェル領域および前記第１の炭化珪素層上に第２のエピタキシャル成長によって第２の炭化珪素層を形成する工程と、
（Ｄ）前記第２の炭化珪素層上に第１導電型の不純物を含む第３の炭化珪素層からなるチャネル層を形成する工程と、を包含し、
前記工程（Ｃ）は、前記ウェル領域上への前記第２のエピタキシャル成長の開始時に、珪素源より先に炭素源を前記ウェル領域の表面に供給して前記第２のエピタキシャル成長を行う工程（Ｃ１）を含む。
【００２０】
前記工程（Ｃ１）における珪素の含有量に対する炭素の含有量の比（Ｃ／Ｓｉ）は前記チャネル層を形成する際の珪素の含有量に対する炭素の含有量の比よりも大きいことが好ましい。
【００２１】
また、前記工程（Ｃ１）を行うことにより、前記ウェル領域と前記チャネル層との間に、前記ウェル領域に比べて欠陥密度が低い層を形成することが好ましい。
【００２２】
前記第２導電型の不純物としてアルミニウムを用い、当該アルミニウムのイオン注入によって前記ウェル領域を形成することが好ましい。
【００２３】
また、本発明の炭化珪素半導体素子の製造方法は、さらに、
（Ｅ）前記ウェル領域内に第１導電型の不純物を含むソース領域を形成する工程と、
（Ｆ）前記ウェル領域内に第２導電型の不純物を含むコンタクト領域を形成する工程と、
（Ｇ）前記チャネル層の表面にゲート絶縁膜を形成する工程と、
（Ｈ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（Ｉ）前記ソース領域と接する位置にソース電極を形成する工程と、
（Ｊ）前記半導体基板の主面と対向する裏面にドレイン電極を形成する工程と、
を含むことが好ましい。
【発明の効果】
【００２４】
本発明の炭化珪素半導体素子によると、イオン注入によって形成したウェル領域上のチャネル層における欠陥の密度が低減されているので、チャネル層の欠陥に起因するキャリアの移動度の低下がなく、チャネル層上に形成される酸化膜の信頼性の劣化も抑制される。また、本発明の製造方法によると、従来の工程に比べて工程を1つ追加するのみであるので、プロセスを複雑にすることなく、上記半導体素子を製造することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明による第１の実施形態に係る半導体素子の断面模式図
【図２】（ａ）〜（ｆ）は、本発明による第１の実施形態に係る半導体素子の製造方法を説明するための工程断面図
【図３】エピタキシャル層にイオン注入により注入層を形成した断面を透過型電子顕微鏡（ＴＥＭ）により観察した図
【図４】（ａ）（ｂ）は、本発明における基板面転位のエピタキシャル層への伝播の様子を説明するための断面図
【図５】本発明による第２の実施形態に係る半導体素子の断面模式図
【図６】（ａ）〜（ｆ）は、本発明による第２の実施形態に係る半導体素子の製造方法を説明するための工程断面図
【図７】従来構造の半導体素子の断面模式図
【図８】注入層上に本発明の方法によりチャネル層をエピタキシャル成長により形成した断面を透過型電子顕微鏡（ＴＥＭ）により観察した図
【図９】（ａ）はエピタキシャル成長のメカニズムを説明する模式図、（ｂ）および（ｃ）は、それぞれ、本発明の実施形態と従来とにおける、基板面転位のエピタキシャル層への伝播の様子を説明するための断面図
【発明を実施するための形態】
【００２６】
本発明の半導体素子は、注入にて形成したウェル領域（以下、注入ウェル領域とも呼ぶ）と、エピタキシャル成長により形成したチャネル層（以下、チャネルエピ層とも呼ぶ）との間に、ウェル領域での注入欠陥を上層のチャネル層に伝搬するのを抑制する機能を有する欠陥伝播抑制層を備える。この欠陥伝播抑制層が、ウェル領域に形成された注入欠陥を抑制する抑制層として作用することで、上記注入欠陥を上層のチャネル層に伝搬しないことを特徴としている。
【００２７】
（第１の実施形態）
以下、図面を参照しながら、本発明による第１の実施形態を説明する。本実施形態の半導体素子は、ウェル領域とチャネルエピ層との間に欠陥伝搬抑制層を形成したことを特徴とするものであり、このような欠陥伝播抑制層を形成したＭＯＳＦＥＴについて説明する。
【００２８】
図１に示す半導体素子１００は、低抵抗のｎ型炭化珪素基板１０１と、炭化珪素基板１０１の主面上に形成された炭化珪素層１０４と、炭化珪素層１０４に形成されたソース電極１１２およびゲート電極１１３と、ゲート電極１１３および炭化珪素層１０４の間に設けられたゲート絶縁膜１１１と、炭化珪素基板１０１の裏面に形成されたドレイン電極１１４とを有している。
【００２９】
炭化珪素基板１０１は、（０００１）Ｓｉ面を主面とする炭化珪素基板であり、例えば、４Ｈ−ＳｉＣからなり、（０００１）Ｓｉ面より数度（例えば４〜８度のオフ角）傾けてステップ密度を増大させた表面を有するオフカット基板である。炭化珪素基板１０１における欠陥は、例えば１０４ｃｍ−２以上（本実施形態では約３×１０４ｃｍ−２）である。
【００３０】
炭化珪素層１０４は、エピタキシャル層１０２（図２を参照）中に形成された複数のｐ型ウェル領域１０５とドリフト領域１０７とを有している。ドリフト領域１０７は、炭化珪素基板１０１よりも低濃度でｎ型不純物を含む炭化珪素層である。ウェル領域１０５の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１０８と、高濃度でｐ型不純物を含むコンタクト領域１０９が形成されている。ソース領域１０８の一部は、ソース電極１１２とオーミック接触を形成している。
【００３１】
また、炭化珪素層１０４は、ウェル領域１０５とゲート絶縁膜１１１との間にｎ型不純物を含むチャネル層１１５を有する。ウェル領域１０５とチャネル層１１５との間には、ウェル領域においてイオン注入により形成された結晶欠陥領域をチャネル層１１５への伝搬を抑制する欠陥伝搬抑制層１１６を有しており、この欠陥伝播抑制層の効果により、欠陥伝搬抑制層１１６の上側、すなわちチャネル層１１５における欠陥密度は、欠陥伝搬抑制層１１６の下面における欠陥密度よりも約一桁小さい。この結果、従来よりもチャネル層１１５の結晶性が向上するので、結晶中に存在する欠陥による電子の散乱が抑制され、ＭＯＳＦＥＴのオン動作時に流れるチャネル電流密度が高くなり、ＭＯＳＦＥＴのオン抵抗を大幅に低減することが可能となる。
【００３２】
＜本実施形態の半導体素子の製造方法＞
以下、図面を参照しながら、本実施形態の半導体素子１００を製造する方法の一例を説明する。
【００３３】
まず、図２（ａ）に示すように、炭化珪素基板１０１の主面上にエピタキシャル成長にて炭化珪素のエピタキシャル層（第１の炭化珪素層）１０２を形成する。炭化珪素基板１０１として、例えば、主面が（０００１）Ｓｉ面から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。基板１０１はｎ型であり、基板１０１における不純物濃度は例えば、８×１０１８ｃｍ−３である。エピタキシャル層１０２の形成は、例えば原料ガスとしてシラン（ＳｉＨ4）およびプロパン（Ｃ3Ｈ8）、キャリアガスとして水素（Ｈ2）、ドーパントガスとして窒素（Ｎ2）ガスを用いて、熱ＣＶＤ法で行うこと形成することができる。ここでは、炭化珪素基板１０１よりも不純物濃度の低いｎ型の炭化珪素からなるエピタキシャル層１０２を形成する。エピタキシャル層１０２の不純物濃度や厚さは、ＭＯＳＦＥＴに要求される仕様によって異なるが、例えば耐圧が６００ＶのＭＯＳＦＥＴを製造しようとすると、エピタキシャル層１０２の不純物濃度が１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下、厚さが５μｍ以上であることが望ましい。このようにして、炭化珪素基板１０１と、炭化珪素基板１０１の上に形成されたエピタキシャル層１０２とを備えたエピ基板１０３が得られる。
【００３４】
続いて、図２（ｂ）に示すように、エピ基板１０３のエピタキシャル層１０２のうち選択された領域に不純物イオンを注入し、ウェル領域１０５を形成する。具体的には、エピタキシャル層１０２の所定の位置上に、シリコン酸化膜（ＳｉＯ2）からなるマスク１０６を形成し、このマスク１０６を形成していない領域にｐ型不純物（例えばＡｌ）イオンを注入する。マスク１０６の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましい。
【００３５】
さらに、図２（ｃ）に示すように、エピタキシャル層１０２の表面に欠陥伝搬抑制層（第２の炭化珪素層）１１６及びｎ型のチャネル層（第３の炭化珪素層）１１５を堆積し、炭化珪素層１０４を形成する。欠陥伝搬抑制層１１６の形成時にはドーパントガスは供給せずに、炭素源であるプロパンガスをシリコン源であるシランガスよりも先に供給し、膜厚は３０ｎｍとした。更に、チャネル層１１５の形成時にはドーパントガスとして窒素を供給して、ｎ型濃度が約１×１０１８ｃｍ−３、膜厚が１０ｎｍからなるドープ層を形成し、このドープ層上にドーパントガスを供給しないアンドープ層を膜厚１００ｎｍで形成した。なお、チャネル層１１５を形成する際は、供給する原料ガス中の珪素の含有量に対する炭素の含有量の比Ｃ／Ｓｉを、欠陥伝搬抑制層１１６を形成する際のＣ／Ｓｉ比よりも小さくなるように設定する。
【００３６】
この後、図２（ｄ）に示すように、チャネル層１１５上の所定の位置に例えばプラズマＣＶＤ装置を用いてマスクとしてのシリコン酸化膜（ＳｉＯ２）を形成（図示せず）し、このマスクの開口部（ウェル領域１０５の一部）にｎ型不純物（例えば窒素）イオンを注入する。
【００３７】
さらに、上記と同様にして所定のマスクを用いて、ウェル領域１０５の一部にｐ型不純物（例えばアルミニウム）イオンを注入する。これらのイオン注入処理を行ったエピ基板１０３の表面にカーボンキャップ層を形成して活性化アニール（約１１００℃）することでウェル領域内にソース領域１０８、コンタクト領域１０９を形成する。
【００３８】
更に、図２（ｅ）に示すように、ゲート絶縁膜１１１を形成する。ゲート絶縁膜１１１は、厚さが約５０ｎｍであるＳｉＯ２膜であり、約１１００℃の温度下でエピタキシャル層１０２の表面を熱酸化することによって形成できる。
【００３９】
最後に、図２（ｆ）に示すように、ゲート電極１１３、ソース電極１１２およびドレイン電極１１４を形成する。ソース電極１１２およびドレイン電極１１４は、それぞれ、電子ビーム（ＥＢ）蒸着装置を用いてソース領域１０８および炭化珪素基板１０１の裏面にＮｉを蒸着し、続いて加熱炉を用いて１０００℃で加熱することによって形成される。ソース電極１１２はソース領域１０８とオーミック接合を形成しており、また、ドレイン電極１１４は炭化珪素基板１０１とオーミック接合を形成している。ゲート電極１１３は、ＬＰＣＶＤ装置を用いて、ゲート絶縁膜１１１上にリンドープpoly-Si膜を堆積することによって形成できる。これにより、半導体素子１００が得られる。
【００４０】
なお、本実施形態の半導体素子の製造方法は、上記方法に限定されない。例えば、炭化珪素基板１０１として４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いてもよい。また、上記方法では、ゲート絶縁膜１１１は、炭化珪素層１０４を熱酸化することによって形成された熱酸化（ＳｉＯ２）膜であるが、炭化珪素層１０４の上にＣＶＤ法で堆積されたＳｉＯ２膜であってもよい。
【００４１】
＜チャネル層の欠陥密度の測定＞
図８は本実施形態で述べた方法により、エピタキシャル層２０に形成されたイオン注入層２１上に欠陥伝搬抑制層２３を形成した断面を透過型電子顕微鏡（ＴＥＭ）により観察した図である。図８において、図３と同様に、欠陥領域２２は黒いまだら模様となっている。一方、欠陥伝搬抑制層２３上に形成したチャネル層２４には黒いまだら模様は観察されず、エピタキシャル層２０と同一の結晶性のエピタキシャル層が形成されていることがわかる。このように、本実施形態の方法によれば、イオン注入層２１の欠陥領域２２の影響を受けることなく、良好な結晶性のチャネル層２４をエピタキシャル成長により形成可能であることが明らかとなった。
【００４２】
次に、エピ基板１０３のチャネル層１１５における欠陥密度を測定したので、その方法および結果を説明する。
【００４３】
５００℃に加熱して溶融させた水酸化カリウム（ＫＯＨ）の中に、エピ基板１０３を５分間浸すことにより、エピタキシャル層表面に対してＫＯＨエッチングを行った。次いで、エッチングされた表面を顕微鏡で観察し、欠陥密度を調べた。また、欠陥や転位の種類はエッチピットの形状により区別した。基板のエピタキシャル層表面における欠陥密度は約１０３ｃｍ−２であった。この欠陥のうち、基底面転位の密度は約１０２ｃｍ−２であった。
【００４４】
上記結果と比較するために、比較サンプル基板として、従来方法によりエピ基板を作製し、上記と同様の方法で欠陥密度の測定を行った。比較サンプル基板は、欠陥伝搬抑制層１１６を形成する代わりに、シリコンと炭素を同時に供給してチャネル層を形成する以外は本実施形態のエピ基板１０３と全く同一の構造とした。得られた比較サンプル基板の表面に対してＫＯＨエッチングを行った後、表面を観察すると、本実施形態のエピ基板１０３よりも高い密度で欠陥が観察された。欠陥密度は約１０５ｃｍ−２で、ウェル領域のイオン注入層とほぼ同等の欠陥密度であり、炭化珪素基板１０１よりも高密度であった。この欠陥のうち、基底面転位の密度は約１０３ｃｍ−２であった。
【００４５】
＜欠陥密度の減少原理に関する検討＞
次に、図面を参照しながら、ウェル領域におけるイオン注入による欠陥密度を、本実施形態によって減少させることができる原理を説明する。
【００４６】
図４は、本実施形態における（０００１）Ｓｉ面から［１１−２０］（１１２バー０）方向にオフ角を有するステップ表面にエピタキシャル成長が進行するメカニズムの模式図である。このステップ構造は（０００１）面に垂直なステップ面とこの面に平行なテラス面を備えており、ステップ面には未結合手を有するキンクと呼ばれる領域が存在する。本実施形態に方法によれば、同図（ａ）に示すように、エピタキシャル層を構成する炭化珪素のステップ構造表面５０にエピタキシャル成長させるので、炭化珪素は各ステップから横方向（図４（ａ）に示すＸ方向）に成長する。欠陥伝搬抑制層を形成するためのエピタキシャル成長工程において、シリコンよりも炭素を先に基板表面に供給することによって、まず、炭素が欠陥領域のステップ近傍のテラス面に存在する未結合手と結合する。引き続き、この炭素がテラス面上部のステップ面の未結合手と結合することで、これ以降はテラス面の欠陥領域の影響を受けずに、ステップ面の情報を伝搬しながらエピタキシャル成長が進行する。このため、イオン注入層の主にテラス面上に存在する欠陥を伝搬することなく、欠陥密度の抑制されたチャネル層を形成することが可能となる。
【００４７】
次に、基底面転位を本実施形態によって減少させることができる原理を説明する。
【００４８】
図４（ｂ）は、同図（ａ）における欠陥伝播抑制層の成長を説明するための部分拡大図である。図４（ｂ）に示すように、欠陥伝搬抑制層を形成するためのエピタキシャル成長工程において、シリコンよりも炭素を先に基板表面に供給することによって、まず、表面のステップの欠陥領域のすべり面の未結合手に炭素が結合し、続いてすべり面上部のステップ面端の未結合手と結合しながらエピタキシャル成長は進行する。このように、すべり面をテンプレートにしてステップ面端のキンクで欠陥が埋められた領域にエピタキシャル層が形成されると、これ以降は欠陥密度の小さいエピタキシャル層が成長する。
【００４９】
さて、上述したように、本実施形態において、基底面転位がチャネル層で減少するのは、成長開始時において炭素をシリコンに比べて先に供給することによって、基板面からの転位線が、ステップフロー成長によって結晶方位のｃ軸に平行な方向に９０°変換し、注入欠陥領域に存在する基底面転位が貫通刃状転位に変換されるからであると考えられる。これについて、図９を用いて説明する。
【００５０】
図９（ａ）は、本実施形態におけるエピタキシャル成長のメカニズムの模式図である。図９（ａ）に示すように、イオン注入層３２のステップ構造表面に炭化珪素をエピタキシャル成長させることにより、エピタキシャル層３４を形成する。炭化珪素はエピタキシャル成長層３４の各ステップ６１から横方向（図９（ａ）の矢印方向）に成長する。欠陥伝播抑制層３３を形成するためのエピタキシャル成長工程において、炭素をシリコンに比べて先に供給すると、図４を用いて説明した原理により、結果として、炭素空孔が低減されて、主に炭素サイトにシリコンが入ってしまう（アンチサイト）。これにより、基板面からの欠陥転位３０が横方向へ伝播するのが止まり、アンチサイトは上方に伝播される。このようにして、基板面欠陥転位は（０００１）面に垂直な上方（ｃ軸方向）に延びる貫通刃状転位に変化する。
【００５１】
欠陥伝播抑制層における転位変化の様子を説明するために、図９（ｂ）に本実施形態における、イオン注入層３２上にエピタキシャル成長させたエピタキシャル層３４の断面図を示す。図９（ｂ）のように、イオン注入層３２における基板面転位３０は、欠陥伝播抑制層３３で刃状転位３１に変化する。一旦刃状転位３１に変化すると刃状転位３１のまま伝播され、エピタキシャル層３４の表面に達する。
【００５２】
一方、従来方法により形成した場合のエピタキシャル層では、図９（ｃ）に示すように、イオン注入層３２のステップの未結合手が存在したまま成長するためにイオン注入層における欠陥は、そのままエピタキシャル層３４に欠陥として引き継がれる。さらに、イオン注入層の基底面転位はエピタキシャル層３４でもそのまま引き継いで伝搬する。なお、従来方法によりチャネル層をエピタキシャル成長した場合でも、欠陥の一部はチャネル層の成長中に消失するが、その割合は本実施形態の方法により成長した場合における変化の割合よりも極めて小さいと考えられる。
【００５３】
＜半導体素子の特性＞
次に、本実施形態における半導体素子の特性を調べたのでその結果を説明する。
【００５４】
まず、図２を参照しながら説明した工程と同様の方法で、実施例のＭＯＳＦＥＴを作製した。また、比較例として、図７に示した従来のチャネル構造のＭＯＳＦＥＴ３００（比較例のＭＯＳＦＥＴ）を作製した。
【００５５】
比較例のＭＯＳＦＥＴ３００は、図７に関して前述した方法で作製し、チャネル層３０７はｎ型のドーパントを供給しながらエピタキシャル成長することによって形成している。
【００５６】
次いで、実施例および比較例のＭＯＳＦＥＴにおける電流−電圧特性をそれぞれ測定し、測定結果を比較したところ、実施例のＭＯＳＦＥＴでは、比較例のＭＯＳＦＥＴに比べて、オン抵抗が３０％低減することがわかった。
【００５７】
この理由は次のように考えられる。比較例のＭＯＳＦＥＴでは、炭化珪素チャネル層表面における欠陥密度がウェル領域における密度と同程度（約１０５ｃｍ−２）と高いため、炭化珪素チャネル層上に形成されたチャネル抵抗が大幅に増加する。これに対し、実施例のＭＯＳＦＥＴでは、欠陥伝搬抑制層によって、チャネル抵抗を増大させる欠陥が大幅に低減しており、エピタキシャル層表面における欠陥密度は約１０３ｃｍ−２まで低減している。そのため、比較例のＭＯＳＦＥＴよりもオン抵抗を低減することができる。
【００５８】
（第２の実施形態）
以下、図面を参照しながら、本発明による第２の実施形態を説明する。本実施形態の半導体素子は、ウェル領域上に形成されたチャネル層が欠陥伝搬抑制層の機能を兼ね備えていることを特徴とするものであり、以下には、チャネル層が欠陥伝搬抑制層の機能を有したＭＯＳＦＥＴについて説明する。
【００５９】
図５に示す半導体素子２００は、低抵抗のｎ型炭化珪素基板２０１と、炭化珪素基板２０１の主面上に形成された炭化珪素層２０４と、炭化珪素層２０４に形成されたソース電極２１２およびゲート電極２１３と、ゲート電極２１３および炭化珪素層２０４の間に設けられたゲート絶縁膜２１１と、炭化珪素基板２０１の裏面に形成されたドレイン電極２１４とを有している。
【００６０】
炭化珪素基板２０１は、（０００１）Ｓｉ面を主面とする炭化珪素基板であり、例えば、４Ｈ−ＳｉＣからなり、（０００１）Ｓｉ面より数度（例えば４〜８度のオフ角）傾けてステップ密度を増大させた表面を有するオフカット基板である。炭化珪素基板２０１における欠陥は、例えば１０４ｃｍ−２以上（本実施形態では約３×１０４ｃｍ−２）である。
【００６１】
炭化珪素層２０４は、エピタキシャル層２０２（図６を参照）中に形成された複数のｐ型ウェル領域２０５とドリフト領域２０７とを有している。ドリフト領域２０７は、炭化珪素基板２０１よりも低濃度でｎ型不純物を含む炭化珪素層である。ウェル領域２０５の内部には、高濃度でｎ型不純物を含むｎ型ソース領域２０８と高濃度でｐ型不純物を含むコンタクト領域２０９が形成されている。ソース領域２０８及びコンタクト領域２０９の一部は、ソース電極２１２とオーミック接触を形成している。
【００６２】
また、炭化珪素層２０４は、ウェル領域２０５とゲート絶縁膜２１１との間にｎ型不純物を含むチャネル層２１５を有している。ここで、チャネル層は、炭素源であるプロパンガスをシリコン源であるシランガスよりも先に供給することによるエピタキシャル成長によって形成するため、チャネル層において欠陥が消滅する欠陥伝搬抑制層として作用し、チャネル層における欠陥の密度は、ウェル領域における欠陥の密度よりも約一桁小さく、約３×１０２ｃｍ−２である。この結果、チャネル層の結晶性は良好となり、従来よりもＭＯＳＦＥＴのオン抵抗を低減することができる。
【００６３】
＜本実施形態の半導体素子の製造方法＞
以下、図面を参照しながら、本実施形態の半導体素子２００を製造する方法の一例を説明する。
【００６４】
まず、図６（ａ）に示すように、炭化珪素基板２０１の主面上にエピタキシャル成長にて炭化珪素のエピタキシャル層（第１の炭化珪素層）２０２を形成する。炭化珪素基板２０１として、例えば、主面が（０００１）Ｓｉ面から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。基板２０１はｎ型であり、基板２０１における不純物濃度は例えば、８×１０１８ｃｍ−３である。エピタキシャル層２０２は、第１の実施形態と同様の方法によって、炭化珪素基板２０１上にｎ型ドーパントとして窒素を用いてｎ型ドリフト層１０μｍを形成する。このようにして、炭化珪素基板２０１と、炭化珪素基板２０１の上に形成されたエピタキシャル層２０２とを備えたエピ基板２０３が得られる。
【００６５】
続いて、図６（ｂ）に示すように、エピ基板２０３のエピタキシャル層２０２のうち選択された領域に不純物イオンを注入する。具体的には、エピタキシャル層２０２のマスク２０６を形成していない領域にｐ型不純物（例えばＡｌ）イオンを注入し、ウェル領域２０５を形成する。
【００６６】
さらに、図６（ｃ）に示すように、エピタキシャル層２０２の表面にｎ型のチャネル層２１５を形成する。チャネル層２１５は炭素源であるプロパンガスをシリコン源であるシランガスよりも先に供給することによるエピタキシャル成長によって形成した。チャネル層２１５の形成時にはドーパントガスとして窒素を用い、ｎ型濃度２×１０１７ｃｍ−３とし、膜厚は１５０ｎｍとした。以上により、エピタキシャル層２０２の上にチャネル層２１５を有する炭化珪素層２０４を形成する。
【００６７】
この後、図２（ｄ）に示すように、チャネル層１１５上の所定の位置に例えばプラズマＣＶＤ装置を用いて、マスクとしてのシリコン酸化膜（ＳｉＯ2）を形成（図示せず）し、このマスクの開口部（ウェル領域２０５の一部）にｎ型不純物（例えば窒素）イオンを注入する。さらに、上記と同様にして所定のマスクを用いて、ウェル領域２０５の一部にｐ型不純物（例えばアルミニウム）イオンを注入する。これらのイオン注入処理を行った炭化珪素基板２０１の表面にカーボンキャップ層を形成して活性化アニール（約１１００℃）することでウェル領域内にソース領域２０８、コンタクト領域２０９を形成する。
【００６８】
更に、図６（ｅ）に示すように、ゲート絶縁膜２１１を形成する。ゲート絶縁膜２１１は、厚さが５０ｎｍであるＳｉＯ２膜であり、約１１００℃の温度下で熱酸化することによって形成できる。
【００６９】
最後に、図６（ｆ）に示すように、ゲート電極２１３、ソース電極２１２およびドレイン電極２１４を形成する。ソース電極２１２およびドレイン電極２１４は、それぞれ、電子ビーム（ＥＢ）蒸着装置を用いてソース領域２０８および炭化珪素基板２０１の裏面にＮｉを蒸着し、続いて加熱炉を用いて１０００℃で加熱することによって形成される。ソース電極２１２はソース領域２０８とオーミック接合を形成しており、また、ドレイン電極２１４は炭化珪素基板２０１とオーミック接合を形成している。ゲート電極２１３は、ＬＰＣＶＤ装置を用いて、ゲート絶縁膜２１１上にリンドープpoly-Si膜を堆積することによって形成できる。これにより、半導体素子２００が得られる。
【００７０】
なお、本実施形態の半導体素子の製造方法は、上記方法に限定されない。例えば、炭化珪素基板２０１として４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いてもよい。また、上記方法では、ゲート絶縁膜２１１は、炭化珪素層２０４を熱酸化することによって形成された熱酸化（ＳｉＯ２）膜であるが、炭化珪素層２０４の上にＣＶＤ法で堆積されたＳｉＯ２膜であってもよい。
【００７１】
＜チャネル層の欠陥密度の測定＞
ここで、エピ基板２０３のチャネル層２１５の表面における欠陥の密度を測定したので、その方法および結果について説明する。
【００７２】
５００℃に加熱して溶融させた水酸化カリウム（ＫＯＨ）の中に、エピ基板２０３を５分間浸すことにより、エピタキシャル層表面に対してＫＯＨエッチングを行った。次いで、エッチングされた表面を顕微鏡で観察し、欠陥の密度を調べた。この結果、サンプル基板のエピタキシャル層表面における欠陥の密度は約１０３ｃｍ−２であり、第１の実施形態の比較サンプル基板に比べて約一桁以上低減していることが明らかとなった。これは、第１の実施形態で説明したウェル領域のイオン注入欠陥を抑制する原理に起因するものと考えられる。
【００７３】
＜チャネル層の欠陥密度の測定＞
次に、本実施形態における半導体素子の特性を調べたのでその結果を説明する。
【００７４】
まず、図６を参照しながら説明した工程と同様の方法で、実施例のＭＯＳＦＥＴを作製した。また、比較例として、図７に示した従来のチャネル構造のＭＯＳＦＥＴ３００（比較例のＭＯＳＦＥＴ）を作製した。
【００７５】
比較例のＭＯＳＦＥＴ３００は、図７に関して前述した方法で作製し、チャネル層は従来通りの方法により形成している。
【００７６】
次いで、実施例および比較例のＭＯＳＦＥＴにおける電流−電圧特性をそれぞれ測定し、測定結果を比較したところ、実施例のＭＯＳＦＥＴでは、比較例のＭＯＳＦＥＴに比べて、オン抵抗が約１０％程度低減する効果があることがわかった。
【００７７】
この理由は次のように考えられる。比較例のＭＯＳＦＥＴでは、チャネル層表面における欠陥密度がウェル領域における密度と同程度（約１０5ｃｍ−２）と高いため、チャネル層上に形成されたチャネル移動度を大幅に低下させる。これに対し、本実施例のＭＯＳＦＥＴでは、欠陥伝搬抑制層をチャネル層とすることで、チャネル層のキャリアの移動度を低下させる欠陥が減少しており、チャネル層表面における欠陥密度は約１０３ｃｍ−２まで約一桁も低減されている。そのため、比較例のＭＯＳＦＥＴよりもオン抵抗を低減することができると考えられる。
【産業上の利用可能性】
【００７８】
本発明によると、半導体層のうち所望のチャネル領域における欠陥密度を低減することにより、オン抵抗が低い低損失半導体素子を提供できる。本発明を炭化珪素パワー素子に適用すると、炭化珪素の優れた物性値から期待されるような低損失を実現できるので、特に有利である。
【符号の説明】
【００７９】
１０，２０    エピタキシャル層
１１，２１    イオン注入層
１２，２２    欠陥領域
２３    欠陥伝搬抑制層
２４    チャネル層
１０１，２０１，３０１    半導体基板（炭化珪素基板）
１０２，２０２    エピタキシャル層
１０３，２０３    エピ基板
１０５，２０５，３０５    ウェル領域
１０７，２０７，３０２    ドリフト領域
１０８，２０８，３０８    ソース領域
１１１，２１１，３１１    ゲート絶縁膜
１１２，２１２，３１２    ソース電極
１１４，２１４，３１４    ドレイン電極
１１３，２１３，３１３    ゲート電極
１１６    欠陥伝搬抑制層
【図１】
2011003825.tif 000003
【図２】
2011003825.tif 000004
【図４】
2011003825.tif 000005
【図５】
2011003825.tif 000006
【図６】
2011003825.tif 000007
【図７】
2011003825.tif 000008
【図９】
2011003825.tif 000009
【図３】
2011003825.tif 000010
【図８】
2011003825.tif 000011