(57)【要約】【課題】本発明は、周辺回路領域のうち、メモリセル領域と周辺回路領域の境界付近に位置する領域において、多層的に配線層のレイアウトを行うことで、高集積化を実現することのできる半導体装置及びその製造方法を提供することを課題とする。【解決手段】素子層１６上であって、周辺回路領域１２のうち、メモリセル領域１１と周辺回路領域１２との境界付近に位置する境界領域１３に設けられた局所配線２１と、素子層１６上に設けられた複数の第１及び第２の下部電極９５，９６及び上部電極９８を有するキャパシタ３１と、複数の第１の下部電極９５を連結すると共に、局所配線１９の一部と対向する位置まで延出形成された第１のサポート膜２６と、上部電極９８とその上方に配置された第１の上部配線４２とを連結すると共に、局所配線１９の上方に位置し、かつ第１のサポート膜２６に到達する第１のコンタクトプラグ３７と、を有する。【選択図】図２
2011243736.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板のメモリセル領域及び周辺回路領域の上に設けられた素子層と、
前記素子層上であって、前記周辺回路領域のうち、前記メモリセル領域と前記周辺回路領域との境界付近に位置する領域に設けられた局所配線と、
前記素子層上に形成され、前記局所配線を覆う層間絶縁膜と、
前記層間絶縁膜中に形成され、複数の第１の下部電極、前記第１の下部電極上に積み重ねられた第２の下部電極、及び複数の前記第１及び第２の下部電極に対して共通の電極である上部電極を有するキャパシタと、
前記層間絶縁膜中にあり、複数の前記第１の下部電極を連結すると共に、前記局所配線の一部と対向する位置まで延出形成された第１のサポート膜と、
前記上部電極よりも上層に位置する第１の上部配線と、
前記上部電極と前記第１の上部配線とを連結すると共に、前記局所配線の上方に位置し、かつ前記第１のサポート膜まで到達する第１のコンタクトプラグと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記局所配線を覆うストッパ膜を設けたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のサポート膜及び前記ストッパ膜は、窒化シリコン膜であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記層間絶縁膜よりも上層に位置する第２の上部配線と、
前記層間絶縁膜中に位置し、前記第２の上部配線と前記局所配線とを接続する第２のコンタクトプラグと、を設けたことを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記第１のコンタクトプラグは、前記第１のサポート膜を貫通し、かつ前記第１のコンタクトプラグの底面を前記局所配線の上方に配置したことを特徴とする請求項１乃至４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記メモリセル領域に形成された前記素子層上に、前記第１の下部電極と接続されるランディングパッドを設けたことを特徴とする請求項１乃至５のうち、いずれか１項記載の半導体装置。
【請求項７】
前記素子層は、前記第１コンタクトプラグの下方の領域を含む前記周辺回路領域に前記局所配線と電気的に接続される下部配線を有することを特徴とする請求項１乃至６のうち、いずれか１項記載の半導体装置。
【請求項８】
複数の前記第２の下部電極を連結し、かつ前記上部電極が容量絶縁膜を介して対向するように形成される第２のサポート膜を設けると共に、前記局所配線と対向するように前記第２のサポート膜を延出させて配置し、
前記上部電極及び前記第２のサポート膜を貫通するように、前記第１のコンタクトプラグを配置したことを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置。
【請求項９】
半導体基板上のメモリセル領域及び周辺回路領域に素子層を形成する工程と、
前記素子層上であって、前記周辺回路領域のうち、前記メモリセル領域と前記周辺回路領域との境界付近に位置する領域に局所配線を形成する工程と、
前記素子層上に、前記局所配線を覆う層間絶縁膜を形成する工程と、
前記メモリセル領域に形成された前記層間絶縁膜中に、キャパシタとなる複数の第１の下部電極を形成する工程と、
前記層間絶縁膜中に、複数の前記第１の下部電極を連結し、かつ前記局所配線の一部と対向するように延出する第１のサポート膜を形成する工程と、
複数の前記第１の下部電極上に位置する前記層間絶縁膜中に、前記キャパシタとなる複数の第２の下部電極を形成する工程と、
前記層間絶縁膜中に、前記キャパシタとなり、かつ複数の前記第１及び第２の下部電極に対して共通の電極である上部電極を、前記局所配線の一部と対向するように形成する工程と、
前記第１のサポート膜をエッチングストッパとするエッチングにより、前記層間絶縁膜中に、前記上部電極を貫通し、かつ前記第１のサポート膜に到達する第１のコンタクト孔を形成する工程と、
前記第１のコンタクト孔内を充填するように、前記上部電極と電気的に接続される第１のコンタクトプラグを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記層間絶縁膜中に、複数の前記第２の下部電極を連結し、かつ前記局所配線の一部と対向するように延出する第２のサポート膜を形成する工程を設け、
前記上部電極を形成する工程では、前記第２のサポート膜上に容量絶縁膜を介して前記上部電極を形成し、
前記第１のコンタクト孔を形成する工程では、前記層間絶縁膜、前記第２のサポート膜、及び前記上部電極のエッチング速度の差が小さい条件で、前記上部電極及び前記第２のサポート膜を貫通するように前記層間絶縁膜のエッチングを行う第１ステップ、前記第１のサポート膜に対して前記層間絶縁膜が選択的にエッチングされる条件で、前記層間絶縁膜をエッチングすることにより、前記第１のサポート膜の上面を露出する第２のステップ、及び前記層間絶縁膜に対して前記第１のサポート膜が選択的にエッチングされる条件で前記第１のサポート膜を貫通するようにエッチングする第３のステップ、を順次行うことで、前記第１のコンタクト孔を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記層間絶縁膜を形成する前に、前記局所配線を覆うストッパ膜を形成する工程を設け、
前記第１のコンタクト孔を形成する工程では、前記第１のコンタクト孔と、前記層間絶縁膜及び前記ストッパ膜を貫通し、前記局所配線に到達する第２のコンタクト孔と、を同時に形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１のコンタクトプラグを形成する工程では、前記第１及び第２のコンタクト孔に導電膜を埋め込むことで、前記第１のコンタクトプラグと、前記第２のコンタクト孔内を充填する第２のコンタクトプラグと、を同時に形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記層間絶縁膜を形成する前に、前記第１の下部電極と前記素子層の間に前記第１の下部電極の下端と接続されるランディングパッドを形成する工程を設け、
前記ランディングパッドを形成する工程では、前記素子層上に導電膜を成膜し、前記導電膜をパターニングすることで、前記ランディングパッドと共に、前記局所配線を形成することを特徴とする請求項９乃至１２のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１４】
前記上部電極よりも上層に、前記第１のコンタクトプラグの上端と接続される第１の上部配線と、前記第２のコンタクトプラグの上端と接続される第２の上部配線とを同時に形成する工程を設けたことを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルは、選択用トランジスタとキャパシタの組合せで構成されている。
キャパシタは、下部電極と、上部電極と、下部電極と上部電極との間に挟みこまれた容量絶縁膜（誘電体膜）とを有した構成とされている。
微細加工技術の進展によるメモリセルの微細化に伴い、キャパシタの電荷蓄積量の減少が問題となってきた。この問題を解決するために、絶縁膜に形成したホール（キャパシタ孔）にキャパシタを設けることが行われている。
また、近年のさらなる微細化の進展に伴って、キャパシタの電極のアスペクト比が大きくなり、加工が困難になってきたため、電極を形成するためのホール（キャパシタ孔）を深さ方向に２回に分けて加工する技術が提案されている（例えば、特許文献１参照）。
また、高アスペクト比の電極の外壁をキャパシタとして利用する場合には、製造工程の途中で倒れて隣接する電極（下部電極）と短絡すること（倒壊）を防止するため、サポート膜（梁）を設けて電極を保持する技術が知られている（例えば、特許文献２参照）。
また、キャパシタの電極形成の際に使用する配線層の一部を、メモリセル以外の領域での配線層（局所配線）として使用する技術も知られている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４―０３９６８３号公報
【特許文献２】特開２００８―２８３０２６号公報
【特許文献３】特開２００８−２５１７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、キャパシタの上部電極には所定の電位を与えるために、第１のコンタクトプラグを介して、上部電極の上層に配置された上部配線（金属配線）に接続する必要がある。
また、メモリセル領域の外側に配置された周辺回路領域に設けられた周辺回路用トランジスタには、第２のコンタクトプラグを介して、上部配線と接続する必要がある。
この際に、半導体装置の製造工程を簡略化するため、第１のコンタクトプラグが配置される第１のコンタクト孔と、第２のコンタクトプラグが配置される第２のコンタクト孔とを同時に形成することが求められる。
近年主流のＤＲＡＭでは、半導体基板上に形成した周辺回路用トランジスタよりも高い位置にキャパシタが設けられている。このため、周辺回路用トランジスタと接続される第２のコンタクトプラグは、キャパシタの上部電極と接続される第１のコンタクトプラグよりも深い位置に底部が到達するように形成する必要がある。つまり、第２のコンタクト孔の深さを第１のコンタクト孔の深さよりも深くする必要がある。
しかしながら、深さの異なる第１及び第２のコンタクト孔を同時に形成しようとすると、第２のコンタクト孔を形成するためのエッチングによって、第１のコンタクト孔が上部電極を付き抜け、さらに上部電極の下層の領域までエッチングが進行してしまう。
したがって、第１のコンタクトプラグの形成領域の直下には、ショートを防止するための配線層を配置することができないと言う問題があった。
このような配線層を配置できない領域の存在は、配線のレイアウトの自由度を小さくするため、半導体装置の高集積化の阻害要因となっていた。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体基板と、前記半導体基板のメモリセル領域及び周辺回路領域の上に設けられた素子層と、前記素子層上であって、前記周辺回路領域のうち、前記メモリセル領域と前記周辺回路領域との境界付近に位置する領域に設けられた局所配線と、前記素子層上に形成され、前記局所配線を覆う層間絶縁膜と、前記層間絶縁膜中に形成され、複数の第１の下部電極、前記第１の下部電極上に積み重ねられた第２の下部電極、及び複数の前記第１及び第２の下部電極に対して共通の電極である上部電極を有するキャパシタと、前記層間絶縁膜中にあり、複数の前記第１の下部電極を連結すると共に、前記局所配線の一部と対向する位置まで延出形成された第１のサポート膜と、前記上部電極よりも上層に位置する第１の上部配線と、前記上部電極と前記第１の上部配線とを連結すると共に、前記局所配線の上方に位置し、かつ前記第１のサポート膜まで到達する第１のコンタクトプラグと、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００６】
本発明の半導体装置によれば、複数の第１の下部電極を連結する第１のサポート膜を、局所配線の一部と対向する位置まで延出させることにより、上部電極と第１の上部配線とを連結する第１のコンタクトプラグの下方に局所配線を配置することが可能になると共に、局所配線の下層に下部配線を配置することが可能となる。
これにより、メモリセル領域と周辺回路領域との境界付近に位置する領域において、局所配線及びその下層に配置された下部配線とを用いて、多層的に配線層のレイアウトを行うことが可能（配線層のレイアウトの自由度が大きくすることが可能）となるので、半導体装置を高集積化することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施の形態に係る半導体装置を模式的に示す平面図である。
【図２】図１に示す半導体装置のＡ−Ａ線方向の概略構成を示す断面図である。
【図３】図２に示すランディングパッド及び局所配線の形状及び位置関係を説明するための平面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図５】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図７】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、図７に示す構造体をＢ−Ｂ線方向で切断した平面図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、図９に示す構造体をＣ−Ｃ線方向で切断した平面図である。
【図１１】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１２】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１３】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１４】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図１５】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。
【図１６】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。
【図１７】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１２）である。
【図１８】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１３）である。
【図１９】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１４）である。
【図２０】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１５）である。
【図２１】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１６）である。
【図２２】本発明の実施の形態に係る半導体装置の製造方法を説明するための図であり、本発明の実施の形態に係る半導体装置の製造工程を示す断面図（その１７）である。
【図２３】比較例の半導体装置の概略を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の半導体装置の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【０００９】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置を模式的に示す平面図である。図１では、本実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を図示する。また、図１は、メモリセル領域１１、周辺回路領域１２、及び周辺回路領域１２の一部である境界領域１３との位置関係を説明するための図であるので、図１では、本実施の形態の半導体装置１０を構成する具体的な構成要素の図示を省略する。図１において、Ｘ−Ｘ方向は、図示していないビット線６５の延出方向を示しており、Ｙ−Ｙ方向は、Ｘ−Ｘ方向と交差するゲート電極８２の延出方向を示している。
図１を参照するに、本実施の形態の半導体装置１０のＤＲＡＭ素子は、複数のメモリセル領域１１と、複数のメモリセル領域１１を囲む周辺回路領域１２とを有する。
メモリセル領域１１は、後述する第１及び第２のガード壁２５，２８によって最外周を囲まれた領域であり、後述する選択用トランジスタ５３，５４及びキャパシタ３１を含む複数のメモリセルが所定の規則に従って配列されている。
周辺回路領域１２には、センスアンプ回路（図示せず）や、ワード線（ゲート電極８２）の駆動回路（図示せず）、外部との入出力回路（図示せず）等が設けられている。
以下の説明では、周辺回路領域１２のうち、メモリセル領域１１と周辺回路領域１２との境界付近に位置する領域（メモリセル領域１１と隣接する周辺回路領域１２の一部）を境界領域１３と記載する。境界領域１３は、説明のため便宜的に設けた呼称である。なお、図１の配置は一例であり、メモリセル領域１１の数や、メモリセル領域１１の配置位置等は、図１のレイアウトに限定されない。
【００１０】
図２は、図１に示す半導体装置のＡ−Ａ線方向の概略構成を示す断面図である。図２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。また、図２に示すＺ−Ｚ方向はＸ−Ｘ方向と直交する方向（第１及び第２のコンタクト孔３４〜３６の深さ方向）を示している。
図２を参照するに、本実施の形態の半導体装置１０は、半導体基板１５と、半導体基板１５の表面１５ａ側に形成された素子層１６と、ランディングパッド１７，１８と、局所配線１９，２１と、ストッパ膜２３と、第１の層間絶縁膜２４と、第１のガード壁２５と、第１のサポート膜２６と、第２の層間絶縁膜２７と、第２のガード壁２８と、第２のサポート膜２９と、キャパシタ３１と、第３の層間絶縁膜３２と、第１のコンタクト孔３４と、第２のコンタクト孔３５，３６と、第１のコンタクトプラグ３７と、第２のコンタクトプラグ３８，３９と、第１の上部配線４２と、第２の上部配線４３，４４と、保護膜４５とを有する。
本実施の形態の場合、素子層１６上に形成された層間絶縁膜は、素子層１６上に順次積層された第１の層間絶縁膜２４、第２の層間絶縁膜２７、及び第３の層間絶縁膜３２により構成されている。
【００１１】
半導体基板１５は、メモリセル領域１１及び周辺回路領域１２（メモリセル領域１１と隣接する周辺回路領域１２の一部である境界領域１３を含む）を有する。半導体基板１５は、板状とされており、例えば、Ｐ型のシリコン基板を用いることができる。
素子層１６は、半導体基板１５のメモリセル領域１１及び周辺回路領域１２に形成されている。素子層１６は、素子分離領域５１と、選択用トランジスタ５３，５４と、周辺領域用トランジスタ５５と、窒化シリコン膜５７と、層間絶縁膜５９，７１と、拡散層用プラグ６１〜６４と、ビット線６５と、下部配線６６〜６８と、コンタクトプラグ７３〜７５とを有する。
素子分離領域５１は、半導体基板１５に設けられており、活性領域を区画している。選択用トランジスタ５３，５４は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、メモリセル領域１１に形成された活性領域に隣接して配置されている。選択用トランジスタ５３，５４は、半導体基板１５の表面１５ａに形成されたゲート絶縁膜８１と、ゲート絶縁膜８１上に設けられたゲート電極８２と、半導体基板１５に形成された不純物拡散層８３，８４とを有する。
不純物拡散層８３は、各選択用トランジスタ５３，５４に対して設けられている。不純物拡散層８３は、ドレイン領域として機能する。不純物拡散層８４は、選択用トランジスタ５３，５４に対して共通の不純物拡散層である。不純物拡散層８４は、ソース領域として機能する。
【００１２】
周辺領域用トランジスタ５５は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであり、周辺回路領域１２に形成された活性領域に配置されている。周辺領域用トランジスタ５５は、ゲート絶縁膜８１と、ゲート電極８２と、半導体基板１５に形成された不純物拡散層８６，８７とを有する。
窒化シリコン膜５７は、ゲート電極８２の上面及び側面を覆うように設けられている。層間絶縁膜５９は、素子分離領域５１、選択用トランジスタ５３，５４、及び周辺領域用トランジスタ５５を覆うように、半導体基板１５の表面１５ａに設けられている。層間絶縁膜５９としては、例えば、酸化シリコン膜を用いることができる。
【００１３】
拡散層用プラグ６１〜６４は、層間絶縁膜５９を貫通するように設けられている。拡散層用プラグ６１は、不純物拡散層８３及びコンタクトプラグ７３と接続されている。拡散層用プラグ６２は、不純物拡散層８４及びビット線６５と接続されている。拡散層用プラグ６３は、不純物拡散層８６及び下部配線６７と接続されている。拡散層用プラグ６４は、不純物拡散層８７及び下部配線６８と接続されている。
ビット線６５は、層間絶縁膜５９上に設けられており、ゲート電極８２と交差する方向（Ｘ−Ｘ方向）に延出している。なお、図２では、模式的にビット線６５の一部のみを図示している。
下部配線６６〜６８は、周辺回路領域１２に形成された層間絶縁膜５９上に設けられている。下部配線６６は、境界領域１３のうち、第１コンタクトプラグ３７の下方の領域を含む領域に配置されている。
コンタクトプラグ７３〜７５は、層間絶縁膜７１を貫通するように設けられている。コンタクトプラグ７３は、ランディングパッド１８及び拡散層用プラグ６１と接続されている。コンタクトプラグ７４は、局所配線１９及び下部配線６６、或いは局所配線１９及び下部配線６７と接続されている。コンタクトプラグ７５は、局所配線２１及び下部配線６８と接続されている。
【００１４】
図３は、図２に示すランディングパッド及び局所配線の形状及び位置関係を説明するための平面図である。図３において、図１及び図２と同一構成部分には同一符号を付す。
図２及び図３を参照するに、ランディングパッド１７は、メモリセル領域１１の最外周を囲むように、層間絶縁膜７１上に設けられている。ランディングパッド１７は、リング形状とされている。ランディングパッド１７は、複数のランディングパッド１８を囲んでいる。ランディングパッド１７は、境界領域１３の近傍に位置するメモリセル領域１１の最外周に配置されている。ランディングパッド１７は、額縁形状とされた第１のガード壁２５の下端と接続されている。
ランディングパッド１８は、ランディングパッド１７よりも内側に位置するメモリセル領域１１に複数設けられている。ランディングパッド１８は、ランディングパッド１７により囲まれている。ランディングパッド１８は、平面視で、例えば、円形状を有するパッドとすることができる。ランディングパッド１８は、円柱状とされた後述する第１の下部電極９５の下端と接続されている。ランディングパッド１８は、ランディングパッド１８上において第１の下部電極９５の位置を調整することで、隣り合う位置に配置された第１の下部電極９５間の距離を最適化するためのパッドである。
【００１５】
局所配線１９，２１は、周辺回路領域１２に形成された層間絶縁膜７１上に設けられている。局所配線１９は、コンタクトプラグ７４と接続されており、コンタクトプラグ７４を介して、周辺回路用トランジスタ５５を構成する不純物拡散層８６と電気的に接続されている。
局所配線１９は、その一部が境界領域１３に配置されている。境界領域１３に配置された局所配線１９（局所配線１９の一部）は、局所配線１９の上方に配置された第１のコンタクトプラグ３７の下端と対向している。
局所配線２１は、局所配線１９よりもメモリセル領域１１から離間した位置に配置されている。局所配線２１は、コンタクトプラグ７５と接続されており、コンタクトプラグ７５を介して、周辺回路用トランジスタ５５を構成する不純物拡散層８７と電気的に接続されている。
【００１６】
図２を参照するに、ストッパ膜２３は、ランディングパッド１７，１８及び局所配線１９，２１を覆うように、層間絶縁膜７１上に設けられている。ストッパ膜２３は、エッチングにより、第１のガード壁２５を配置するための第１のガード壁用溝１０４（図７参照）、第１の下部電極９５を配置するためのキャパシタ孔１０３（図７参照）が貫通するように形成されている。ストッパ膜２３は、キャパシタ３１を構成する第１及び第２の下部電極９５，９６の外壁を露出させるためのウエットエッチングの工程において、薬液が下層に浸透することを防止するためのストッパとして機能する。
また、第１のコンタクト孔３４、及び第２のコンタクト孔３５，３６を形成する際にはドライエッチングのストッパとしても機能する膜である。ストッパ膜２３としては、例えば、窒化シリコン膜を用いることができる。
第１の層間絶縁膜２４は、ストッパ膜２３の上面２３ａを覆うように設けられている。第１の層間絶縁膜２４としては、例えば、酸化シリコン膜を用いることができる。
第１のガード壁２５は、ランディングパッド１７上に形成された第１の層間絶縁膜２４を貫通しており、下端がランディングパッド１７と接続されている。第１のガード壁２５の上端は、第１の層間絶縁膜２４の上面２４ａから突出している。第１のガード壁２５は、キャパシタ３１を形成する際に行う第１の層間絶縁膜２４のウエットエッチングにより、周辺回路領域１２に形成された第１の層間絶縁膜２４がエッチングされることを防止するための壁である。
【００１７】
第１のサポート膜２６は、第１の層間絶縁膜２４の上面２４ａに設けられている。第１のサポート膜２６は、第１乃至第３の層間絶縁膜２４，２７，３２（層間絶縁膜）を構成する酸化シリコン膜とは、異なる絶縁膜である窒化シリコン膜により構成されている。
第１のサポート膜２６は、メモリセル領域１１（具体的には、キャパシタ３１の形成領域）から境界領域１３に形成された第１のコンタクトプラグ３７まで延出しており、局所配線１９の一部と対向している。
メモリセル領域１１に形成された第１のサポート膜２６は、第１の層間絶縁膜２４の上面２４ａから突出した複数の第１の下部電極９５の外周側面と接触することで、複数の第１の下部電極９５を連結している。第１のサポート膜２６は、複数の第１の下部電極９５を形成後に、複数の第１の下部電極９５間に形成された第１の層間絶縁膜２４をエッチングする際、複数の第１の下部電極９５が倒壊して短絡することを防止するための膜である。
メモリセル領域１１に形成された第１のサポート膜２６には、開口部９１が形成されている。開口部９１は、ウエットエッチングにより、メモリセル領域１１に形成された第１の層間絶縁膜２４にキャパシタ３１を構成する容量絶縁膜９７及び上部電極９８を配置するための第１の空間１１１（図１６参照）を形成する際に必要なエッチング液を導入するための導入部である。
【００１８】
境界領域１３に形成された第１のサポート膜２６は、第１のコンタクト孔３４に形成される第１のコンタクトプラグ３７の形成領域を覆うように配置されている。言い換えれば、第１のサポート膜２６は、第１のコンタクト孔３４が形成される前の段階において、第１のコンタクト孔３４の形成領域を塞ぐように配置されている。
このように、複数の第１の下部電極９５を連結する第１のサポート膜２６を、第１のコンタクトプラグ３７の形成領域を塞ぐように境界領域１３まで延出させて配置することで、エッチングにより、第１のコンタクト孔３４と、第１のコンタクト孔３４よりも深さの深い第２のコンタクト孔３５，３６とを同時に形成する際、第１のサポート膜２６をエッチングストッパとして機能させることが可能となるため、第２のコンタクト孔３５，３６を形成後に、第１のコンタクト孔３４が第１の層間絶縁膜２４を貫通することを防止できる。
【００１９】
これにより、第１のコンタクトプラグ３７の深さを第１の層間絶縁膜２４を貫通しない深さにすることが可能となるので、第１のコンタクトプラグ３７の下端と対向する層間絶縁膜７１上に局所配線１９を配置することが可能になると共に、局所配線１９の下層に局所配線１９と電気的に接続される下部配線６６，６７を配置することが可能となる。
よって、境界領域１３において、局所配線１９と、局所配線１９の下方に配置されたコンタクトプラグ７４及び下部配線６６，６７とを用いて、多層的に配線層のレイアウトを行うことが可能（配線層のレイアウトの自由度が大きくすることが可能）となるので、半導体装置１０を高集積化することができる。
【００２０】
第２の層間絶縁膜２７は、複数の第１の下部電極９５を連結する第１のサポート膜２６を覆うように、第１の層間絶縁膜２４上に積層されている。第２の層間絶縁膜２７としては、例えば、酸化シリコン膜を用いることができる。
第２のガード壁２８は、第１のガード壁２５上に形成された第２の層間絶縁膜２７を貫通しており、下端が第１のガード壁２５の上端と接続されている。第２のガード壁２８は、額縁形状とされている。第２のガード壁２８の上端は、第２の層間絶縁膜２７の上面２７ａから突出している。第２のガード壁２８は、キャパシタ３１を形成する際に行う第２の層間絶縁膜２７のエッチングにより、周辺回路領域１２に形成された第２の層間絶縁膜２７がエッチングされることを防止するための壁である。
【００２１】
第２のサポート膜２９は、第２の層間絶縁膜２７の上面２７ａに設けられている。第２のサポート膜２９は、第１乃至第３の層間絶縁膜２４，２７，３２を構成する酸化シリコン膜とは、異なる絶縁膜である窒化シリコン膜により構成されている。
第２のサポート膜２９は、メモリセル領域１１（具体的には、キャパシタ３１の形成領域）から境界領域１３に延出している。
メモリセル領域１１に形成された第２のサポート膜２９は、第２の層間絶縁膜２７の上面２７ａから突出した複数の第２の下部電極９６の外周側面と接触することで、複数の第２の下部電極９６を連結している。第２のサポート膜２９は、複数の第２の下部電極９６を形成後に、複数の第２の下部電極９６間に形成された第２の層間絶縁膜２７をエッチングする際、複数の第２の下部電極９６が倒壊して短絡することを防止するための膜である。
メモリセル領域１１に形成された第２のサポート膜２９には、開口部９２が形成されている。開口部９２は、ウエットエッチングにより、メモリセル領域１１に形成された第２の層間絶縁膜２７にキャパシタ３１を構成する容量絶縁膜９７及び上部電極９８を配置するための第２の空間１１２（図１６参照）を形成する際に必要なエッチング液を導入するための導入部である。
【００２２】
境界領域１３に形成された第２のサポート膜２９は、第１のコンタクト孔３４の形成領域を覆うように配置されている。言い換えれば、第２のサポート膜２９は、第１のコンタクト孔３４が形成される前の段階において、第１のコンタクト孔３４の形成領域を塞ぐように配置されている。境界領域１３に形成された第２のサポート膜２９上には、容量絶縁膜９７を介して、第２のサポート膜２９と対向する上部電極９８が形成されている。
境界領域１３に形成された第２のサポート膜２９は、第１のコンタクト孔３４が上部電極９８を貫通しても、下方に位置する局部配線１９に到達することを防止するためのストッパとして機能する膜である。
【００２３】
キャパシタ３１は、複数の第１の下部電極９５と、複数の第２の下部電極９６と、容量絶縁膜９７と、上部電極９８とを有する。
第１の下部電極９５は、ランディングパッド１８上に形成された第１の層間絶縁膜２４を貫通しており、下端がランディングパッド１８と接続されている。これにより、第１の下部電極９５は、ランディングパッド１８を介して、選択用トランジスタ５３，５４を構成する不純物拡散層８３と電気的に接続されている。
第１の下部電極９５の上端は、第１の層間絶縁膜２４の上面２４ａから突出している。第１の層間絶縁膜２４の上面２４ａから突出した複数の第１の下部電極９５の外周側面は、第１のサポート膜２６により連結されている。
第２の下部電極９６は、第１の下部電極９５上に形成された第２の層間絶縁膜２７を貫通しており、下端が第１の下部電極９５の上端と接続されている。第２の下部電極９６の上端は、第２の層間絶縁膜２７の上面２７ａから突出している。第２の層間絶縁膜２７の上面２７ａから突出した複数の第２の下部電極９６の外周側面は、第２のサポート膜２９により連結されている。上記第１及び第２の下部電極９５，９６は、円柱形状（ペデスタル形状）とされている。第１及び第２の下部電極９５，９６としては、例えば、窒化チタン膜を用いることができる。
【００２４】
容量絶縁膜９７は、第２の下部電極９６の上端面と、第２のサポート膜２９の上面と、メモリセル領域１１に配置された第１及び第２の層間絶縁膜２４，２７に形成された第１及び第２の空間１１１，１１２（図１６参照）に露出された複数の第１及び第２の下部電極９５，９６の外周側面、ストッパ膜２３の上面２３ａ、第１のサポート膜２６の上下面、及び第２のサポート膜２９の下面とを覆うように設けられている。
また、第２のサポート膜２９の上面に設けられた容量絶縁膜９７は、メモリセル領域１１から第１のコンタクト孔３４の形成領域に対応する境界領域１３まで延出している。容量絶縁膜９７は、複数の第１及び第２の下部電極９５，９６と上部電極９８との間に挟みこまれている。
容量絶縁膜９７としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とよりなる積層膜を用いることができる。
上部電極９８は、容量絶縁膜９７を覆うように第１及び第２の空間１１１，１１２を埋め込むと共に、第２の下部電極９６の上端及び第２のサポート膜２９上に形成された容量絶縁膜９７を覆うように設けられている。上部電極９８は、複数の第１及び第２の下部電極９５，９６に対して共通の電極である。上部電極９８としては、例えば、窒化チタン膜を用いることができる。
【００２５】
第３の層間絶縁膜３２は、容量絶縁膜９７及び上部電極９８が形成された第２のサポート膜２９を覆うように、第２の層間絶縁膜２７の上面２７ａに設けられている。第３の層間絶縁膜３２としては、例えば、酸化シリコン膜を用いることができる。
第１のコンタクト孔３４は、境界領域１３に配置された第２及び第３の層間絶縁膜２７，３２、第１及び第２のサポート膜２６，２９、及び第２のサポート膜２９上に形成された容量絶縁膜９７及び上部電極９８を貫通するように形成されており、第１のサポート膜２６に到達している。第１のコンタクト孔３４の側面は、上部電極９８を露出している。
第１のコンタクト孔３４の底面３４ａは、局所配線１９に形成されたストッパ膜２３よりも上方に配置されている。第１のコンタクト孔３４の深さは、ランディングパッド１９，２１に到達する深さとされた第２のコンタクト孔３５，３６よりも浅くなるように構成されている。
【００２６】
第２のコンタクト孔３５は、局所配線１９上に形成されたストッパ膜２３、第１乃至第３の層間絶縁膜２４，２７，３２を貫通するように形成されている。第２のコンタクト孔３５は、局所配線１９の上面１９ａを露出している。
第２のコンタクト孔３６は、局所配線１９上に形成されたストッパ膜２３、第１乃至第３の層間絶縁膜２４，２７，３２を貫通するように形成されている。第２のコンタクト孔３６の底面は、局所配線１９に到達しており、局所配線２１の上面２１ａを露出している。
【００２７】
第１のコンタクトプラグ３７は、第１のコンタクト孔３４を充填するように設けられており、上部電極９８及び第２のサポート膜２９を貫通している。第１のコンタクトプラグ３７は、第１のサポート膜２６まで到達している。
第１のコンタクトプラグ３７の外周側面は、上部電極９８と接続されている。また、第１のコンタクトプラグ３７の上端は、第１の上部配線４２と接続されている。これにより、第１のコンタクトプラグ３７は、第１の上部配線４２と上部電極９８とを電気的に接続（連結）している。第１のコンタクトプラグ３７の下端は、境界領域１３に形成された局所配線１９と対向している。
第２のコンタクトプラグ３８は、第２のコンタクト孔３５を充填するように設けられている。第２のコンタクトプラグ３８の上端は、第２の上部配線４３と接続されており、第２のコンタクトプラグ３８の下端は、局所配線１９と接続されている。これにより、第２のコンタクトプラグ３８は、局所配線１９と第２の上部配線４３とを電気的に接続している。
第２のコンタクトプラグ３９は、第２のコンタクト孔３６を充填するように設けられている。第２のコンタクトプラグ３９の上端は、第２の上部配線４４と接続されており、第２のコンタクトプラグ３９の下端は、局所配線２１と接続されている。これにより、第２のコンタクトプラグ３９は、局所配線２１と第２の上部配線４４とを電気的に接続している。
【００２８】
第１の上部配線４２は、上部電極９８よりも上層に位置する配線である。第１の上部配線４２は、第３の層間絶縁膜３２の上面３２ａに形成されており、第１のコンタクトプラグ３７の上端と接続されている。第１の上部配線４２は、第１のコンタクトプラグ３７を介して、キャパシタ３１の上部電極９８と電気的に接続されている。第１の上部配線４２は、キャパシタ３１の上部電極９８に所定の電位を供給するための配線である。
第２の上部配線４３，４４は、周辺回路領域１２に形成された第３の層間絶縁膜３２の上面３２ａに設けられている。第２の上部配線４３は、第２のコンタクトプラグ３８の上端と接続されている。第２の上部配線４３は、第２のコンタクトプラグ３８を介して、周辺回路用トランジスタ５５を構成する不純物拡散層８６と電気的に接続されている。
第２の上部配線４４は、第２のコンタクトプラグ３９の上端と接続されている。第２の上部配線４４は、第２のコンタクトプラグ３９を介して、周辺回路用トランジスタ５５を構成する不純物拡散層８７と電気的に接続されている。
保護膜４５は、第１及び第２の上部配線４２〜４４を覆うように、第３の層間絶縁膜３２の上面３２ａに設けられている。
【００２９】
本実施の形態の半導体装置によれば、複数の第１の下部電極９５を連結する第１のサポート膜２６を、局所配線１９の一部と対向する位置まで延出させることにより、第１のコンタクトプラグ３７の下方に局所配線１９を配置することが可能になると共に、局所配線１９の下層に下部配線６６，６７を配置することが可能となる。
これにより、メモリセル領域１１と周辺回路領域１２との境界付近に位置する境界領域１３において、局所配線１９及び下部配線６６，６７を用いて、多層的に配線層のレイアウトを行うことが可能（配線層のレイアウトの自由度が大きくすることが可能）となるので、半導体装置１０を高集積化することができる。
【００３０】
図４〜図２２は、本発明の実施の形態に係る半導体装置の製造方法を説明するための図である。図４〜図７、図９、及び図１１〜図２２は、本発明の実施の形態に係る半導体装置の製造工程を示す図であり、図８は、図７に示す構造体をＢ−Ｂ線方向で切断した平面図であり、図１０は、図９に示す構造体をＣ−Ｃ線方向で切断した平面図である。図４〜図７、図９、及び図１１〜図２２は、図２に示す本実施の形態の半導体装置１０の切断面に対応する断面図である。図４〜図２２において、図２に示す半導体装置１０と同一構成部分には同一符号を付す。
なお、本実施の形態では、選択トランジスタ５３，５４及び周辺回路用トランジスタ５５として、Ｎ型ＭＯＳトランジスタを形成する場合を例に挙げて、以下の説明を行う。
【００３１】
図４〜図２２を参照して、本実施の形態の半導体装置１０の製造方法について説明する。始めに、図４に示す工程では、半導体基板１５の表面１５ａ側に素子層１６を形成する。具体的には、例えば、半導体基板１５としてＰ型のシリコン基板を準備し、半導体基板１５に素子分離領域５１を形成することで活性領域を区画する。素子分離領域５１は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用いて、酸化シリコン膜等の絶縁膜を半導体基板１５に形成した溝（図示せず）内に埋め込むことで形成する。
次いで、周知の手法により、ゲート絶縁膜８１、ゲート電極８２、Ｎ型不純物が注入された不純物拡散層８３，８４を備えた選択用トランジスタ５３，５４と、ゲート絶縁膜８１、ゲート電極８２、Ｎ型不純物が注入された不純物拡散層８６，８７を備えた周辺領域用トランジスタ５５とを形成する。
【００３２】
次いで、ゲート電極８２の上面及び側面を覆うように、窒化シリコン膜５７を形成する。窒化シリコン膜５７としては、例えば、Ｓｉ３Ｎ４膜を用いることができる。
次いで、半導体基板１５の表面１５ａに、窒化シリコン膜５７を覆う層間絶縁膜５９として酸化シリコン膜を形成する。次いで、層間絶縁膜５９を貫通する貫通孔（図示せず）を形成し、その後、貫通孔に導電膜を充填することで、コンタクトプラグ６１〜６３を同時に形成する。
次いで、メモリセル領域１１及び周辺回路領域１２に形成された層間絶縁膜５９上に、例えば、タングステン膜を成膜し、該タングステン膜をパターニングすることで、メモリセル領域１１にビット線６５を形成すると共に、周辺回路領域１２に下部配線６６〜６８を形成する。このとき、下部配線６７は、コンタクトプラグ６３を介して、不純物拡散層８６と電気的に接続されるように形成し、下部配線６８は、コンタクトプラグ６４を介して、不純物拡散層８７と電気的に接続されるように形成する。
【００３３】
次いで、層間絶縁膜５９上に、酸化シリコン膜を成膜することで、ビット線６５及び下部配線６６〜６８を覆う層間絶縁膜７１を形成する。
次いで、メモリセル領域１１及び周辺回路領域１２に形成された層間絶縁膜７１に、複数のコンタクト孔（図示せず）を形成し、次いで、該コンタクト孔内に、チタン（Ｔｉ）膜と、窒化チタン（ＴｉＮ）膜と、タングステン（Ｗ）膜とを順次埋め込み、その後、層間絶縁膜７１の上面に形成された余分なチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、及びタングステン（Ｗ）膜を除去することで、メモリセル領域１１にコンタクトプラグ７３を形成すると共に、周辺回路領域１２にコンタクトプラグ７４，７５を形成する。
【００３４】
次いで、図５に示す工程では、例えば、ランディングパッド１７，１８及び局所配線１９，２１の母材となる導電膜として、図４に示す構造体の上面に、窒化タングステン膜（図示せず）と、タングステン膜（図示せず）とを順次成膜させることで積層膜を形成し、次いで、ホトリソグラフィー技術とドライエッチング技術により積層膜をパターニングすることで、メモリセル領域１１にランディングパッド１７，１８を形成すると共に、境界領域１３及び周辺回路領域１２に局所配線１９，２１を形成する。
このように、ランディングパッド１７，１８と、局所配線１９，２１とを同時に形成することにより、ランディングパッド１７，１８を形成する工程と、局所配線１９，２１を形成する工程とを別途設けた場合と比較して、半導体装置１０の製造工程を簡略化することができる。
【００３５】
次いで、図６に示す工程では、層間絶縁膜７１上に、ランディングパッド１７，１８及び局所配線１９，２１を覆うストッパ膜２３を形成する。具体的には、ストッパ膜２３として厚さが０．１μｍの窒化シリコン膜を成膜する。
次いで、ストッパ膜２３上に、第１の層間絶縁膜２４として、例えば、厚さ１μｍの酸化シリコン膜を形成する。次いで、第１の層間絶縁膜２４上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、第１のサポート膜２６の母材となる窒化シリコン膜１０１を形成する。
【００３６】
次いで、図７に示す工程では、ホトリソグラフィー技術とドライエッチング技術により、第１の層間絶縁膜２４及び窒化シリコン膜１０１をエッチングすることで、キャパシタ孔１０３及び第１のガード壁用溝１０４を同時に形成する。
このとき、キャパシタ孔１０３は、円形状とされたランディングパッド１８の上面を露出するように形成し、第１のガード壁用溝１０４は、リング形状とされたランディングパッド１７の上面を露出するように形成する。図８に、図７に示す構造体をＢ−Ｂ線方向で切断した平面図を示す。
【００３７】
次いで、図９に示す工程では、ＣＶＤ法により、キャパシタ孔１０３及び第１のガード壁用溝１０４に、第１のガード壁２５及び第１の下部電極９５の母材となる導電膜として窒化チタン膜を埋め込む。次いで、ＣＭＰ法により、窒化シリコン膜１０１上に形成された余分な窒化チタン膜を研磨除去することで、第１のガード壁２５及び複数の第１の下部電極９５を形成する。図１０に、図９に示す構造体をＣ−Ｃ線方向で切断した平面図を示す。
このように、キャパシタ３１を構成する第１の下部電極９５を窒化チタン膜で構成することにより、第１の下部電極９５をタングステン膜で構成した場合と比較して、仕事関数の点で有利であり、キャパシタ３１のリーク電流を小さくすることが可能となる。
よって、半導体装置１０としてＤＲＡＭを用いる場合、高性能のＤＲＡＭを形成することができる。
【００３８】
次いで、図１１に示す工程では、ホトリソグラフィー技術とドライエッチング技術により、窒化シリコン膜１０１をパターニングすることで、メモリセル領域１１（具体的には、キャパシタ３１の形成領域）から境界領域１３に延出し、かつ局所配線１９の一部（局所配線１９のうち、境界領域１３に形成された部分）と対向し、開口部９１を有した第１のサポート膜２６を形成する。これにより、複数の下部電極９５及び第１のガード壁２５が第１のサポート膜２６により連結される。また、第１のサポート膜２６は、第１のコンタクト孔３４の形成領域を塞ぐように形成する。
このように、第１のコンタクト孔３４の形成領域を塞ぐように、複数の第１の下部電極９５及び第１のガード壁２５を連結する第１のサポート膜２６を境界領域１３に延出させることにより、境界領域１３に形成された第１のサポート膜２６を第１のコンタクト孔３４を形成する際のエッチングストッパとして機能させることが可能となるので、第１及び第２のコンタクト孔３４〜３６を同時に形成する際、第１のコンタクト孔３４が第１の層間絶縁膜２４を貫通することを防止できる。
【００３９】
次いで、図１２に示す工程では、ＣＶＤ法により、第１の層間絶縁膜２４の上面２４ａに、第１のサポート膜２６を覆う第２の層間絶縁膜２７を形成する。具体的には、例えば、厚さ１μｍの酸化シリコン膜を成膜することで、第２の層間絶縁膜２７を形成する。
次いで、ＣＶＤ法により、第２の層間絶縁膜２７の上面２７ａに、第２のサポート膜２９の母材となる窒化シリコン膜１０６（例えば、厚さ０．１μｍ）を成膜する。
【００４０】
次いで、図１３に示す工程では、ホトリソグラフィー技術とドライエッチング技術により、第２の層間絶縁膜２７及び窒化シリコン膜１０６をエッチングすることで、キャパシタ孔１０７及び第２のガード壁用溝１０８を同時に形成する。
このとき、キャパシタ孔１０７は、円柱形状とされた第１の下部電極９５の上面を露出するように形成し、第２のガード壁用溝１０８は、リング形状とされた第１のガード壁２５の上面を露出するように形成する。また、第２のガード壁用溝１０８は、メモリセル領域１１の最外周を囲むように形成する。
【００４１】
次いで、図１４に示す工程では、ＣＶＤ法により、キャパシタ孔１０７及び第２のガード壁用溝１０８に、第２のガード壁２８及び第２の下部電極９６の母材となる導電膜として窒化チタン膜を埋め込む。次いで、ＣＭＰ法により、窒化シリコン膜１０６上に形成された余分な窒化チタン膜を研磨除去することで、第２のガード壁２８及び複数の第２の下部電極９６を形成する。
なお、第１及び第２の下部電極９５，９６は、一部分で接触していればよく、図１４に示すように、アライメントずれによって中心位置が多少ずれて、第１の下部電極９５と第２の下部電極９６とが接続された状態でもかまわない。この点に関しては、第１及び第２のガード壁２５，２８についても同様である。
【００４２】
次いで、図１５に示す工程では、ホトリソグラフィー技術とドライエッチング技術により、図１４に示すメモリセル領域１１に形成された窒化シリコン膜１０６の一部を除去することで、第２の層間絶縁膜２７を露出する開口部９２を有した第２のサポート膜２９を形成する。
このとき、境界領域１３を含む周辺回路領域１２では、窒化シリコン膜１０６のパターニングを行わずに、そのまま残存させておく。そのため、図１５に示すように、この段階での第２のサポート膜２９は、境界領域１３以外の周辺回路領域１２にまで延出している。
なお、後述する図１７に示す工程において、図１５に示す第２のサポート膜２９の一部（境界領域１３を除いた周辺回路領域１２に形成された第２のサポート膜２９）を除去することで、図２に示す第２のサポート膜２９が形成される。
【００４３】
次いで、図１６に示す工程では、開口部９２，９１を介して、メモリセル領域１１に形成された第１及び第２の層間絶縁膜２４，２７に、ウエットエッチング液（例えば、フッ化水素酸（ＨＦ））を供給して、第１のガード壁２５で囲まれた第１の層間絶縁膜２４、及び第２のガード壁２８で囲まれた第２の層間絶縁膜２７をエッチングすることにより、メモリセル領域１１に形成された第１の層間絶縁膜２４に第１の空間１１１を形成すると共に、メモリセル領域１１に形成された第２の層間絶縁膜２７に第２の空間１１２を形成する。
第１の空間１１１は、ストッパ膜２３の上面２３ａ、第１のサポート膜２６の下面、複数の第１の下部電極９５の外周側面、及び第１のガード壁２５の内壁を露出するように形成する。また、第２の空間１１２は、第１のサポート膜２６の上面２６ａ、第２のサポート膜２８の下面、複数の第２の下部電極９６の外周側面、及び第２のガード壁２８の内壁を露出するように形成する。
この際に、ストッパ膜２３によって、メモリセル領域１１の下層へのウエットエッチング液の浸透が防止されるため、既に形成済みのトランジスタ等にダメージが及ぶことは無い。
【００４４】
次いで、図１７に示す工程では、図１６に示す構造体の上面側から、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；原子層堆積）法により、第１及び第２の空間１１１，１１２を覆う容量絶縁膜９７を形成し、次いで、ＣＶＤ法により、容量絶縁膜９７が形成された第１及び第２の空間１１１，１１２を充填する上部電極９８を形成する。
このとき、第３の層間絶縁膜３２の上面３２ａに形成された第２のサポート膜２９上にも容量絶縁膜９７及び上部電極９８が形成される。
容量絶縁膜９７としては、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）と酸化ジルコニウム膜（ＺｒＯ２膜）とよりなる積層膜を用いることができる。上部電極９８としては、例えば、窒化チタン膜を用いることができる。
【００４５】
次いで、境界領域１３を除いた周辺回路領域１２に形成された上部電極９８、容量絶縁膜９７、及び第２のサポート膜２９をエッチングにより除去することで、図２に示す第２のサポート膜２９を形成すると共に、上部電極９８、容量絶縁膜９７、及び第２のサポート膜２９が第２のコンタクト孔３５，３６を形成する際の妨げとならないようにする。
このとき、エッチング後の上部電極９８、容量絶縁膜９７、及び第２のサポート膜２９が、局所配線１９の一部（局所配線１９のうち、境界領域１３に形成された部分）と対向するように上記エッチングを行う。
次いで、ＣＶＤ法により、上部電極９８及び容量絶縁膜９７が形成された第２のサポート膜２９を覆う第３の層間絶縁膜３２を形成する。第３の層間絶縁膜３２としては、例えば、酸化シリコン膜を用いる。
【００４６】
次いで、図１８に示す工程では、ホトリソグラフィー技術により、第３の層間絶縁膜３２上に、開口部１１５ａ，１１５ｂ，１１５ｃを有したレジスト膜１１５を形成する。
このとき、開口部１１５ａは、第１のコンタクト孔３４の形成領域に対応する第３の層間絶縁膜３２の上面３２ａを露出するように形成し、開口部１１５ｂは、第２のコンタクト孔３５の形成領域に対応する第３の層間絶縁膜３２の上面３２ａを露出するように形成する。また、開口部１１５ｃは、第２のコンタクト孔３６の形成領域に対応する第３の層間絶縁膜３２の上面３２ａを露出するように形成する。
【００４７】
次いで、レジスト膜１１５をマスクとする異方性エッチング（例えば、ドライエッチング）により、第１のコンタクト孔３４の一部となる開口部１１６、第２のコンタクト孔３５の一部となる開口部１１７、及び第２のコンタクト孔３６の一部となる開口部１１８を同時に形成する（第１のステップ）。
このとき、第２及び第３の層間絶縁膜２７，３２、第２のサポート膜２９、容量絶縁膜９７、及び上部電極９８のエッチング速度の差が小さく、かつ抜け性のよいエッチング条件を用いて、開口部１１６〜１１８を形成する。
また、開口部１１６は、第３の層間絶縁膜３２、第２のサポート膜２９、容量絶縁膜９７、及び上部電極９８を貫通し、開口部１１６の底面１１６ａが第２の層間絶縁膜２７中に配置されるように形成する。これにより、上部電極９８は開口部１１６の側面により露出される。
また、開口部１１７，１１８は、第２及び第３の層間絶縁膜２７，３２を貫通し、その底面が１１７ａ，１１８ａが第１の層間絶縁膜２４中に配置されるようにエッチング時間を制御して形成する。
【００４８】
次いで、図１９に示す工程では、酸化シリコン膜である第２及び第３の層間絶縁膜２７，３２を選択的にエッチングする条件（言い換えれば、窒化シリコン膜である第１のサポート膜２６及びストッパ膜２３をほとんどエッチングしない条件）を用いて、レジスト膜１１５を介した異方性エッチング（例えば、ドライエッチング）を行うことにより、第１のコンタクト孔３４の一部となる開口部１２１、第２のコンタクト孔３５の一部となる開口部１２２、及び第２のコンタクト孔３６の一部となる開口部１２３を同時に形成する（第２のステップ）。
このとき、開口部１２１は、第１のサポート膜２６の上面２６ａを形成するように形成し、開口部１２２，１２３は、ストッパ膜２３の上面２３ａを露出するように形成する。
第２のステップでは、窒化シリコン膜に対して酸化シリコン膜が選択的にエッチングされるエッチング条件を用いているため、開口部１２１を形成する際のストッパ膜として第１のサポート膜２６を利用することができ、また、開口部１２２，１２３を形成する際のストッパ膜としてストッパ膜２３を利用することができる。
そのため、開口部１２１が第１のサポート膜２６を突き抜けることはなく、また、開口部１２２，１２３がストッパ膜２３を突き抜けることはない。
【００４９】
次いで、図２０に示す工程では、酸化シリコン膜よりなる第１の層間絶縁膜２４に対して、窒化シリコン膜よりなる第１のサポート膜２６及びストッパ膜２３が選択的にエッチングされる条件を用いて、レジスト膜１１５を介した異方性エッチング（例えば、ドライエッチング）を行うことにより、第１のサポート膜２６を貫通し、底面３４ａが局所配線１９に到達しない深さとされた第１のコンタクト孔３４と、ストッパ膜２３を貫通し、局所配線１９の上面１９ａを露出する（局所配線１９に到達する）第２のコンタクト孔３５と、ストッパ膜２３を貫通し、局所配線２１の上面２１ａを露出する（局所配線２１に到達する）第２のコンタクト孔３６と、を同時に形成する（第３のステップ）。
このとき、第３のステップでは、酸化シリコン膜のエッチング速度の遅いエッチング条件を用いているため、第１のコンタクト孔３４の形成領域に対応する第１の層間絶縁膜２４はエッチングされにくい。そのため、第１のコンタクト孔３４よりも深さの深い第２のコンタクト孔３５，３６が形成された段階において、第１のコンタクト孔３４の底面３４ａが境界領域１３に配置された局所配線１９に到達することはない。
したがって、境界領域１３に対応する層間絶縁膜７１上に局所配線１９を形成することができる。これにより、境界領域１３において、局所配線１９及びその下層に配置された下部配線６６，６７を用いて、多層的に配線層のレイアウトを行うことが可能（配線層のレイアウトの自由度が大きくすることが可能）となるので、半導体装置１０を高集積化することができる。
【００５０】
次いで、図２１に示す工程では、ＣＶＤ法により、第１及び第２のコンタクト孔３４，３５，３６を埋め込むように、窒化チタン膜と、タングステン膜とを順次成膜する。
次いで、ＣＭＰ法により、第３の層間絶縁膜３２の上面３２ａに形成された余分な窒化チタン膜及びタングステン膜を研磨除去することで、第１及び第２のコンタクトプラグ３７〜３９を形成する。
第１のコンタクト孔３４に形成された第１のコンタクトプラグ３７は、上部電極９８と電気的に接続される。また、第２のコンタクト孔３５に形成された第２のコンタクトプラグ３８は、局所配線１９と電気的に接続され、第２のコンタクト孔３６に形成された第２のコンタクトプラグ３９は、局所配線２１と電気的に接続される。
また、第１及び第２のコンタクトプラグ３７〜３９を構成する膜として、タングステン膜を用いることにより、第１及び第２のコンタクトプラグ３７〜３９を窒化チタン膜のみで構成した場合と比較して、第１及び第２のコンタクトプラグ３７〜３９の抵抗値を低くすることができる。
【００５１】
次いで、図２２に示す工程では、第３の層間絶縁膜３２の上面３２ａに、第１のコンタクトプラグ３７の上端と接続される第１の上部配線４２と、第２のコンタクトプラグ３８の上端と接続される第２の上部配線４３と、第２のコンタクトプラグ３９の上端と接続される第２の上部配線４４と、を同時に形成する。第１及び第２の上部配線４２〜４４の材料としては、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）等を用いることができる。
次いで、第１及び第２の上部配線４２〜４４を覆うように、第３の層間絶縁膜３２の上面３２ａに保護膜４５を形成する。これにより、本実施の形態の半導体装置１０が製造される。
【００５２】
本実施の形態の半導体装置の製造方法によれば、第２及び第３の層間絶縁膜２７，３２、第２のサポート膜２９、容量絶縁膜９７、及び上部電極９８のエッチング速度の差が小さく、かつ抜け性のよいエッチング条件を用いて、底面１１６ａが第２の層間絶縁膜２７中に配置された開口部１１６（第１のコンタクト孔３４の一部）、及び底面１１７ａ，１１８ａが第１の層間絶縁膜２４中に配置された開口部１１７，１１８（第２のコンタクト孔３５，３６の一部）を形成し、次いで、第１のサポート膜２６及びストッパ膜２３を構成する窒化シリコン膜に対して、第１及び第２の層間絶縁膜２４，２７を構成する酸化シリコン膜が選択的にエッチングされるエッチング条件を用いて、第１のサポート膜２６の上面２６ａを露出する開口部１２１（第１のコンタクト孔３４の一部）、及びストッパ膜２３の上面２３ａを露出する開口部１２２，１２３（第２のコンタクト孔３５，３６の一部）を形成し、次いで、酸化シリコン膜よりなる第１の層間絶縁膜２４に対して、窒化シリコン膜よりなる第１のサポート膜２６及びストッパ膜２３が選択的にエッチングされる条件を用いて、深さの異なる第１及び第２のコンタクト孔３４〜３６を形成することにより、境界領域１３に形成された第１のコンタクト孔３４の底面３４ａが第１のサポート膜２６を貫通し、第１の層間絶縁膜２４を少しエッチングしたところでストップするため、第１のコンタクト孔３４の底面３４ａと対向する境界領域１３に局所配線１９を形成することができる。
これにより、境界領域１３において、局所配線１９及びその下層に配置された下部配線６６，６７を用いて、多層的に配線層のレイアウトを行うことが可能（配線層のレイアウトの自由度が大きくすることが可能）となるので、半導体装置１０を高集積化することができる。
【００５３】
図２３は、比較例の半導体装置の概略を示す断面図である。図２３は、図２に示す本実施の形態の半導体装置１０の切断面に対応する断面図である。図２３において、図２に示す本実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
ここで、図２３を参照して、本実施の形態で説明した第１のサポート膜２６を備えていない比較例の半導体装置１３０について説明する。
図２３に示すように、比較例の半導体装置１３０には、第１のコンタクト孔３４をエッチングにより形成する際のストッパ膜として機能する第１のサポート膜２６がない。このため、深さの異なる第１及び第２のコンタクト孔３４〜３６を同時に形成する場合、には、第２のコンタクト孔３５、３６を局部配線１９、２１に確実に接続するためのオーバーエッチングによって、第１のコンタクト孔３４のエッチングも進行し、その底面３４ａは局部配線１９に達してしまう。これにより、第１のコンタクトプラグ３７と局部配線１９の短絡が発生する。
よって、図２３に示す比較例の半導体装置１３０では、第１のコンタクトプラグ３７の下端と対向する層間絶縁膜７１上に局所配線１９を形成することはできない。
【００５４】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
なお、本実施の形態では、半導体装置の一例としてＤＲＡＭを例に挙げたが、本発明は、１つの半導体チップ上に、ＤＲＡＭとロジック素子とを含んだ混載ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）に適用可能である。
また、本実施の形態では、第１及び第２の下部電極９５，９６として円柱状の電極を用いた場合を例に挙げて説明したが、例えば、第１の下部電極９５を柱型（ペデスタル型）とし、第２の下部電極９６をクラウン型にしてもよい。
【産業上の利用可能性】
【００５５】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【００５６】
１０…半導体装置、１１…メモリセル領域、１２…周辺回路領域、１３…境界領域、１５…半導体基板、１５ａ…表面、１６…素子層、１７，１８…ランディングパッド、１９，２１…局所配線、１９ａ，２１ａ，２３ａ，２４ａ，２６ａ，２７ａ，３２ａ…上面、２３…ストッパ膜、２４…第１の層間絶縁膜、２５…第１のガード壁、２６…第１のサポート膜、２７…第２の層間絶縁膜、２８…第２のガード壁、２９…第２のサポート膜、３１…キャパシタ、３２…第３の層間絶縁膜、３４…第１のコンタクト孔、３４ａ，１１６ａ，１１７ａ，１１８ａ…底面、３５，３６…第２のコンタクト孔、３７…第１のコンタクトプラグ、３８，３９…第２のコンタクトプラグ、４２…第１の上部配線、４３，４４…第２の上部配線、４５…保護膜、５１…素子分離領域、５３，５４…選択用トランジスタ、５５…周辺領域用トランジスタ、５７…窒化シリコン膜、５９，７１…層間絶縁膜、６１〜６４…拡散層用プラグ、６５…ビット線、６６〜６８…下部配線、７３〜７５…コンタクトプラグ、８１…ゲート絶縁膜、８２…ゲート電極、８３，８４，８６，８７…不純物拡散層、９１，９２，１１５ａ，１１５ｂ，１１５ｃ，１１６〜１１８，１２１〜１２３…開口部、９５…第１の下部電極、９６…第２の下部電極、９７…容量絶縁膜、９８…上部電極、１０１，１０６…窒化シリコン膜、１０３、１０７…キャパシタ孔、１０４…第１のガード壁用溝、１０８…第２のガード壁用溝、１１１…第１の空間、１１２…第２の空間、１１５…レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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