(57)【要約】【課題】リーク電流を増大させることなく薄膜化が可能であり、素子を微細化することができ、しかも、界面準位に起因する動作の不安定化を生じるおそれが少ない電磁気素子用絶縁膜、及び、このような電磁気素子用絶縁膜を用いた電界効果素子を提供すること。【解決手段】１２(ＣａxＳｒ1-x)Ｏ・７Ａｌ2Ｏ3（０≦ｘ≦１）で表される組成を有し、アモルファス構造を備えた電磁気素子用絶縁膜。半導体Ａと、半導体Ａ上に形成されたソース電極Ｓ及びドレイン電極Ｄと、ソース電極Ｓ−ドレイン電極Ｄ間の通電方向に対して垂直方向に電界を印加するためのゲート電極Ｇと、半導体Ａとゲート電極Ｇとの間に形成されたゲート絶縁膜Ｂとを備えた電界効果素子１０。ゲート絶縁膜Ｂは、本発明に係る電磁気素子用絶縁膜からなる。【選択図】図１
2011003620.tif 000002
【特許請求の範囲】
【請求項１】
（１）式で表される組成を有し、アモルファス構造を備えた電磁気素子用絶縁膜。
１２(ＣａxＳｒ1-x)Ｏ・７Ａｌ2Ｏ3    ・・・（１）
但し、０≦ｘ≦１
【請求項２】
表面の二乗平均粗さ（Ｒrms値）が０．５ｎｍ以下である請求項１に記載の電磁気素子用絶縁膜。
【請求項３】
粒状組織の粒径が２０ｎｍ以下である請求項１又は２に記載の電磁気素子用絶縁膜。
【請求項４】
密度が３．７−０．９ｘ(ｇ／ｃｍ3)以上４．０−０．９ｘ(ｇ／ｃｍ3)以下である請求項１から３までのいずれかに記載の電磁気素子用絶縁膜。
【請求項５】
絶縁破壊電界が１００ｋＶ／ｃｍ以上であり、
リーク電流密度が１×１０-6Ａ／ｃｍ2（＠１ＭＶ／ｃｍ）以下である
請求項１から４までのいずれかに記載の電磁気素子用絶縁膜。
【請求項６】
以下の構成を備えた電界効果素子。
（１）前記電界効果素子は、
半導体Ａと、
前記半導体Ａの上に形成されたソース電極Ｓ及びドレイン電極Ｄと、
前記ソース電極Ｓ−前記ドレイン電極Ｄ間の通電方向に対して垂直方向に電界を印加するためのゲート電極Ｇと、
前記半導体Ａと前記ゲート電極Ｇとの間に形成されたゲート絶縁膜Ｂと
を備えている。
（２）前記ゲート絶縁膜Ｂは、請求項１から５までのいずれかに記載の電磁気素子用絶縁膜からなる。
（３）前記半導体Ａは、キャリア濃度が１０22個／ｃｍ3以下であり、かつ、バンドギャップが０．２ｅＶ以上前記電磁気素子用絶縁膜のバンドギャップ未満である。
【請求項７】
前記ソース電極Ｓ及び前記ドレイン電極Ｄは、前記半導体Ａ内に生じた温度勾配に応じて起電力を取り出し、又は、通電によって前記半導体Ａ内に温度勾配を生じさせるために用いられる請求項６に記載の電界効果素子。
【請求項８】
前記半導体Ａは、薄膜材料又は２種以上の異なる材料からなる積層薄膜材料である請求項６又は７に記載の電界効果素子。
【請求項９】
前記半導体Ａは、第１層Ａ'と、前記第１層Ａ'の上に形成された前記第１層Ａ'とは異なる組成を有するチャネル層Ｃとを備えた積層薄膜材料からなる請求項６又は７に記載の電界効果素子。
【請求項１０】
前記チャネル層Ｃの厚さは、０．５ｎｍ以上１０ｎｍ以下である請求項９に記載の電界効果素子。
【請求項１１】
前記第１層Ａ'及び前記チャネル層Ｃは、それぞれ、
（１）Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＮ、ＧａＡｓ、ＡｌＮ、並びに、
（２）ＳｒＴｉＯ3、ＬａＡｌＯ3、ＺｎＯ、ＮｉＯ、ＴｉＯ2、Ｃａ3Ｃｏ4Ｏ9、ＮａyＣｏＯ2（０．７≦ｙ≦１．０）、Ｉｎ2Ｏ3(ＺｎＯ)m（１≦ｍ≦１９）、ＳｒＴｉ1-xＮｂxＯ3、Ｌａ1-xＳｒxＴｉＯ3、Ｚｎ1-xＡｌxＯ3、
から選ばれるいずれか１種以上を含む請求項９又は１０に記載の電界効果素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁気素子用絶縁膜及び電界効果素子に関し、さらに詳しくは、各種電磁気素子の絶縁膜として用いられる電磁気素子用絶縁膜、及び、このような電磁気素子用絶縁膜の上に電界を印加するための電極が形成された電界効果素子に関する。
【背景技術】
【０００２】
ある種の半導体に電界を印加すると、その電気的特性又は磁気的特性が変化することが知られている。この現象は、各種の半導体素子に応用され、あるいは、応用が検討されている。
例えば、電界効果トランジスタ（Field effect transistor、ＦＥＴ）は、多数キャリアが流れる狭い伝導チャネル内に電界を印加するためのゲート電極を備えている。ゲート電極に印加する電圧を制御すると、伝導チャネル内に作用する電界が変化し、伝導チャネル内のキャリア数が変化する。そのため、ゲート電圧を制御することによって、ソース・ドレイン端子間の電流を制御することができる。
また、非特許文献８には、ＳｒＴｉＯ3とＴｉＯ2の界面、又は、ＮｂドープＳｒＴｉＯ3とＳｒＴｉＯ3の界面に電界を印加すると、界面に電子キャリアが２次元的に閉じこめられ、量子効果により巨大な熱起電力が生じることが報告されている。その起電力は、室温においても５００〜１０００μＶ／Ｋと大きい。
さらに、非特許文献９には、ＳｒＴｉＯ3基板上にＬａＴｉＯ3薄膜を成長させ、そこに電界を印加すると、界面で電子キャリア数及び電気伝導率が大きく変化することが報告されている。
【０００３】
この種の半導体素子において、電界を印加するための電極とキャリアが流れる領域との間には、通常、絶縁膜が設けられる。例えば、ＦＥＴの場合、伝導チャネルとゲート電極との間にゲート絶縁膜が設けられる。
ＦＥＴを用いた半導体素子の場合、半導体素子の微細化及び低消費電力化のために、ゲート絶縁膜を数ナノメートル程度に薄膜化し、静電容量を大きくすることで高性能化を計ってきた。しかしながら、絶縁膜の薄膜化は、量子力学的なトンネル効果等によるリーク電流の増大を招き、素子の信頼性を著しく低下させている。そのため、薄膜化に代わる静電容量を増大させる方法の必要性が高まっている。
このような方法の１つとして、絶縁膜を、従来の誘電率が低いＳｉＯ2系材料から高誘電率絶縁膜（high-k絶縁膜）にする方法が提案されている。有望な高誘電率絶縁膜として、ハフニウム酸化物（ＨｆＯ2）、ジルコニウム酸化物（ＺｒＯ2）、アルミニウム酸化物（Ａｌ2Ｏ3）などが挙げられる。
【０００４】
また、ＳｒＴｉＯ3基板を用いたＦＥＴ素子は、従来のシリコン基板を用いたＦＥＴ素子では得られなかった透明性、多機能性を有する電子素子として期待されている。そのゲート絶縁膜として、ＭｇＯ（非特許文献１）、Ａｌ2Ｏ3（非特許文献２）、アモルファスＣａＨｆＯ3（非特許文献３）、エピタキシャルＣａＨｆＯ3（非特許文献４）、パリレン（非特許文献５）を用いた報告例がある。
【０００５】
さらに、非特許文献６には、各種電磁気素子に用いられる絶縁膜ではないが、フローティングゾーン法により作製した１２ＣａＯ・７Ａｌ2Ｏ3（Ｃ１２Ａ７）単結晶を２０％Ｈ2／８０％Ｎ2混合ガス中において１３００℃で２時間加熱し、室温まで急冷することにより得られるＨ-含有Ｃ１２Ａ７（Ｃ１２Ａ７：Ｈ）単結晶が開示されている。
同文献には、
（１）Ｃ１２Ａ７を水素雰囲気下で加熱すると、酸化物のサブナノメーターサイズのケージの中にＨ-イオンが導入される点、
（２）Ｃ１２Ａ７:Ｈ単結晶に紫外線を照射すると、無色透明な絶縁体から黄緑色の導電体に変化し、紫外線照射を止めた後も光誘起導電状態が維持される点、及び、
（３）導電性試料を３２０℃より高い温度に加熱すると導電性が急速に低下し、温度を５５０℃より高くすると試料から水素ガスが放出され、光応答性が消失する点、
が記載されている。
【０００６】
また、非特許文献７には、各種電磁気素子に用いられる絶縁膜ではないが、
（１）蓋付きのカーボンるつぼ中においてＣ１２Ａ７を溶融させ、Ｃ１２Ａ７溶湯を急冷して透明なガラスとし、
（２）このガラスを脱気した石英管中において１０００℃で加熱し、結晶化させる
ことにより得られるＣ１２Ａ７：ｅ-エレクトライド（電子化物）が開示されている。
同文献には、
（ａ）還元雰囲気下でＣ１２Ａ７を溶融させると、溶湯内にＣ22-イオンが生成し、これがテンプレートアニオンとして機能し、Ｃ１２Ａ７相を安定化させる点、
（ｂ）結晶化プロセスにおいて、Ｃ22-イオンが格子から除去され、ケージ内に電子が残る点、及び、
（ｃ）得られたＣ１２Ａ７：ｅ-エレクトライドは、暗緑色で電子伝導性を示すが、アルミナるつぼを用いて大気中で作製したＣ１２Ａ７は白色の絶縁体となる点、
が記載されている。
【０００７】
また、特許文献１には、各種電磁気素子に用いられる絶縁膜ではないが、
（１）Ｓｒ(ＯＨ)2、ＣａＣＯ3及びγ−Ａｌ2Ｏ3を６：６：７（（Ｓｒ＋Ｃａ）／Ａｌ＝１２：１４）となるように混合した混合物をプレス成形し、
（２）成形体を９００℃で２時間焼成して固相反応させ、
（３）室温まで約１００℃／秒の速度で急冷する
ことにより得られる１２(Ｃａ0.5Ｓｒ0.5)・７Ａｌ2Ｏ3（(ＣＳ)１２Ａ７）化合物が開示されている。
同文献には、
（ａ）得られた(ＣＳ)１２Ａ７化合物中には、Ｏ2-イオンラジカル及びＯ-イオンラジカルが包摂されている点、及び、
（ｂ）(ＣＳ)１２Ａ７化合物に電場を印加すると、活性酸素種をそのまま雰囲気中に放出させることができる点、
が記載されている。
【０００８】
さらに、特許文献２には、各種電磁気素子に用いられる絶縁膜ではないが、
（１）フローティングゾーン法により作製されたＣ１２Ａ７単結晶を厚み３００μｍの鏡面研磨された板に加工し、
（２）これを２０％容量水素−８０％容量窒素の混合ガス中で１３００℃で２時間保持した後、同一雰囲気中で速やかに冷却する
ことにより得られるＣ１２Ａ７化合物が開示されている。
同文献には、
（ａ）このような方法により、Ｃ１２Ａ７結晶のケージ内に水素陰イオンが導入される点、及び、
（ｂ）水素陰イオンを含むＣ１２Ａ７結晶に紫外線を照射すると、着色が生じると同時に、電子伝導性が生じる点、
が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４１０５４４７号公報
【特許文献２】国際公開ＷＯ２００３／０８９３７３号公報
【非特許文献】
【００１０】
【非特許文献１】Pallecchi et al., Appl.Phys.Lett. 78, 2244(2001)
【非特許文献２】Ueno et al., Appl.Phys.Lett. 83, 1755(2003)
【非特許文献３】Shibuya et al., Appl.Phys.Lett. 85, 425(2004)
【非特許文献４】Shibuya et al., Appl.Phys.Lett. 88, 212116(2006)
【非特許文献５】Takagi et al., Appl.Phys.Lett. 89, 133504(2006)
【非特許文献６】Hayashi et al., Nature 419, 462(2002)
【非特許文献７】Kim et al., Chem.Mater. 18, 1938(2006)
【非特許文献８】H.Ohta et al., Nature Materials 6(2007)129
【非特許文献９】S.Thiel et al., Science 313(2006)1942
【発明の概要】
【発明が解決しようとする課題】
【００１１】
例えば、ＦＥＴの場合、ＦＥＴ特性として、ゲートリーク電流密度：１×１０-6Ａ／ｃｍ2（＠１ＭＶ／ｃｍ）以下、ＯＮ／ＯＦＦ比：１×１０6以上、サブスレッショルドＳ値：０．５Ｖ以下という特性が要求されている。ここで、「ゲートリーク電流」とは、ゲート絶縁膜の薄膜化に起因するゲートへの電流の漏れをいう。「ＯＮ／ＯＦＦ比」とは、ＯＮ時のドレイン電流とＯＦＦ時のドレイン電流の最大比をいう。「サブスレッショルドＳ値」とは、しきい値近傍でドレイン電流を一桁変化させるのに必要なゲート電圧変化量をいう。
【００１２】
しかしながら、従来検討されてきたゲート絶縁膜では、これらの特性のすべてを満足させるのは困難であった。実際、非特許文献２では、ＯＮ／ＯＦＦ比：〜１×１０3である。非特許文献３では、ＯＮ／ＯＦＦ比：１×１０5であり、界面準位に伴うヒステリシスが存在する。非特許文献４では、しきい値が温度によって顕著に変化することが示されている。また、非特許文献４において、ＣａＨｆＯ3は、ＳｒＴｉＯ3上にエピタキシャル成長させているため、格子定数の異なる他の基板への応用が困難である。
【００１３】
また、例えば、熱電素子の場合、一般に、熱電性能はキャリア数によって変化し、熱電性能を最大にするキャリア数が存在する。キャリア数を最適化するためには、通常、材料にドーピングを施す。通常のバルク熱電材料では、混合、焼結、アニール等のプロセルにより材料を作製する。しかしながら、この方法では、材料を均一かつ最適なキャリア数に調整することが困難であった。
【００１４】
一方、非特許文献９に開示されているように、ＳｒＴｉＯ3基板上にＬａＡｌＯ3薄膜を形成し、ゲート電極を用いてＳｒＴｉＯ3−ＬａＡｌＯ3薄膜界面に電界を印加すると、ゲート電極に印加される電圧によって、界面での電子キャリア数及び電気伝導率が大きく変化する。また、キャリアは、熱電材料表面に局在しているため、ゲート電圧の大きな領域では２次元的な閉じ込め効果による熱起電力の増大も生じる。そのため、これを熱電素子に応用すれば、ゲート電圧によって熱電特性を制御したり、あるいは、高い熱電特性を発現させることができる。
しかしながら、ＬａＡｌＯ3をゲート絶縁膜に用いたＦＥＴ構造の熱電素子の場合、ゲート絶縁膜が誘引する界面準位のために、ゲート電圧・ドレイン電流特性に顕著なヒステリシス特性が存在する。
【００１５】
これに対し、Ｃ１２Ａ７のバンドギャップは６ｅＶであり、ワイドギャップの半導体基板（例えば、ＳｒＴｉＯ3の場合、３．２ｅＶ）より大きい。そのため、Ｃ１２Ａ７は、ワイドギャップの半導体基板用のゲート絶縁膜として使用することができる。また、ゲート絶縁膜として通常用いられるＳｉＯ2膜の誘電率は約４であるのに対し、Ｃ１２Ａ７の誘電率は約１２である。そのため、Ｃ１２Ａ７は、キャパシタ容量が大きく、微細化に適している。これらの点は、１２ＳｒＯ・７Ａｌ2Ｏ3（Ｓ１２Ａ７）及びＣ１２Ａ７とＳ１２Ａ７との混晶（(ＣＳ)１２Ａ７）も同様である。
しかしながら、Ｃ１２Ａ７、Ｓ１２Ａ７、及び(ＣＳ)１２Ａ７は、いずれも専ら光誘起透明導電酸化物としての応用が検討されているのみであり、絶縁膜の薄膜化と素子の微細化が要求される各種電磁気素子の絶縁膜に応用された例は、従来にはない。
【００１６】
本発明が解決しようとする課題は、リーク電流を増大させることなく薄膜化が可能であり、これによって素子を微細化することが可能な電磁気素子用絶縁膜、及び、このような電磁気素子用絶縁膜の上に電界を印加するための電極が形成された電界効果素子を提供することにある。
また、本発明が解決しようとする課題は、界面準位に起因する動作の不安定化を生じるおそれが少ない電磁気素子用絶縁膜、及び、このような電磁気素子用絶縁膜の上に電界を印加するための電極が形成された電界効果素子を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するために本発明に係る電磁気素子用絶縁膜は、（１）式で表される組成を有し、アモルファス構造を備えていることを要旨とする。
１２(ＣａxＳｒ1-x)Ｏ・７Ａｌ2Ｏ3    ・・・（１）
但し、０≦ｘ≦１
【００１８】
また、本発明に係る電界効果素子は、以下の構成を備えていることを要旨とする。
（１）前記電界効果素子は、
半導体Ａと、
前記半導体Ａの上に形成されたソース電極Ｓ及びドレイン電極Ｄと、
前記ソース電極Ｓ−前記ドレイン電極Ｄ間の通電方向に対して垂直方向に電界を印加するためのゲート電極Ｇと、
前記半導体Ａと前記ゲート電極Ｇとの間に形成されたゲート絶縁膜Ｂと
を備えている。
（２）前記ゲート絶縁膜Ｂは、請求項１から５までのいずれかに記載の電磁気素子用絶縁膜からなる。
（３）前記半導体Ａは、キャリア濃度が１０22個／ｃｍ3以下であり、かつ、バンドギャップが０．２ｅＶ以上前記電磁気素子用絶縁膜のバンドギャップ未満である。
【発明の効果】
【００１９】
（１）式で表される組成物は、バンドギャップが大きく、かつ、誘電率も大きい。しかも、（１）式で表される組成物からなるアモルファス膜をキャリアが流れる領域の上に形成すると、アモルファス膜とキャリアが流れる領域との界面において欠陥準位が形成されにくくなる。
そのため、これを各種電磁気素子の絶縁膜として用いると、
（ａ）リーク電流の増大を抑制することができる、
（ｂ）絶縁膜を薄膜化することができるので、素子を微細化することができる、
（ｃ）界面に欠陥準位が形成されにくいので、素子の動作が安定化する、
（ｄ）基板上に絶縁膜をエピタキシャル成長させる必要がないので、格子定数の異なる他の基板への応用も容易である、
という効果が得られる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態に係る電界効果素子の平面図（図１（ｂ））及びそのＦ−Ｆ’線断面図（図１（ａ））である。
【図２】本発明の第２の実施の形態に係る電界効果素子の断面図である。
【図３】実施例１で得られたＣ１２Ａ７膜のＸ線回折パターンである。
【図４】図４（ａ）は、実施例１で得られたＦＥＴのゲート電圧と、ドレイン電流及びゲートリーク電流との関係を示す図である。図４（ｂ）は、実施例１で得られたＦＥＴのドレイン電圧とドレイン電流との関係を示す図である。図４（ｃ）は、実施例１で得られたＦＥＴの電界（ゲート電圧）と実効移動度及びシートキャリア濃度との関係を示す図である。
【図５】図５（ａ）は、実施例１で得られたＦＥＴの電界とゼーベック係数及びキャリア濃度との関係を示す図である。図５（ｂ）は、実施例１で得られたＦＥＴの電界とチャネル深さ及び実効移動度との関係を示す図である。
【発明を実施するための最良の形態】
【００２１】
以下に本発明の一実施の形態につて詳細に説明する。
［１．  電磁気素子用絶縁膜］
本発明に係る電磁気素子用絶縁膜は、所定の組成を有し、かつ、アモルファス構造を備えている。
【００２２】
［１．１．  組成］
本発明に係る電磁気素子用絶縁膜は、（１）式で表される組成を有する。
１２(ＣａxＳｒ1-x)Ｏ・７Ａｌ2Ｏ3    ・・・（１）
但し、０≦ｘ≦１
（１）式中、「ｘ」は、Ｃａ及びＳｒに対するＣａのモル比を表す。電磁気素子用絶縁膜は、Ｃａ又はＳｒのいずれか一方のみを含むもの（Ｃ１２Ａ７、Ｓ１２Ａ７）でも良く、あるいは、双方を含んでいるもの（(ＣＳ)１２Ａ７）ても良い。また、電磁気素子用絶縁膜がＣａ及びＳｒの双方を含む場合、Ｃａのモル比ｘは、特に限定されるものではなく、目的に応じて最適なモル比ｘを選択することができる。
以下、Ｃ１２Ａ７、Ｓ１２Ａ７、及び、(ＣＳ)１２Ａ７を総称して、「Ｃ１２Ａ７系化合物」という。
【００２３】
電磁気素子用絶縁膜は、
（１）単一のＣ１２Ａ７系化合物のみからなる単一膜
（２）２種以上のＣ１２Ａ７系化合物からなる２層以上の積層膜、
（３）少なくとも１層のＣ１２Ａ７系化合物膜と、少なくとも１層のＣ１２Ａ７系化合物以外の化合物からなる薄膜の積層膜、
のいずれであっても良い。リーク電流の増大を抑制するためには、電磁気素子用絶縁膜は、１種又は２種以上のＣ１２Ａ７系化合物薄膜のみからなるのが好ましい。
【００２４】
［１．２．  構造］
本発明に係る電磁気素子用絶縁膜は、アモルファス構造を備えている。Ｃ１２Ａ７系化合物は、大きなバンドギャップと高い誘電率を持つ。しかしながら、結晶質のＣ１２Ａ７系化合物を絶縁膜として用いると、結晶粒界があるために、キャリアが流れる領域（例えば、ＦＥＴの場合は伝導チャネル）との界面に欠陥準位が形成されやすい。界面に欠陥準位が形成されると、界面準位に伴うヒステリシスが生じ、素子の動作が不安定になる。また、結晶粒界は、絶縁破壊電界を低下させる原因となる。
アモルファス構造を備えているか否かは、Ｘ線回折パターンにより判断することができる。例えば、Ｃ１２Ａ７の場合、アモルファスであれば、２θ＝２５〜３５°のところにアモルファスＣ１２Ａ７に特徴的なハローな回折パターンが検出される。一方、結晶性のＣ１２Ａ７は、非特許文献７の図３（ｂ）に示されるように、２θ＝１５〜２０°又は３０〜３５°の領域にシャープ（半値幅２°以下）な回折ピークが検出される。
【００２５】
電磁気素子用絶縁膜が２層以上のＣ１２Ａ７系化合物薄膜を含む場合、少なくとも１つのＣ１２Ａ７系化合物薄膜がアモルファス構造を備えていれば良い。リーク電流の増大を抑制するためには、すべてのＣ１２Ａ７系化合物薄膜がアモルファス構造を備えているのが好ましい。
【００２６】
［１．３．  二乗平均粗さ（Ｒrms値）］
一般に、絶縁膜表面の凹凸が大きくなるほど、ピンホールの発生や電界集中によって、リーク電流が大きくなる。この点は、本発明に係る電磁気素子用絶縁膜も同様であり、電磁気素子用絶縁膜の表面粗さは、小さいほど良い。
具体的には、電磁気素子用絶縁膜の二乗平均粗さ（Ｒrms値）は、０．５ｎｍ以下が好ましい。
また、リーク電流の増大を抑制するためには、基板のＲrms値に対する絶縁膜のＲrms値の比（＝Ｒrms（Ｃ１２Ａ７）／Ｒrms（基板））は、１０未満が好ましい。Ｒrms値の比は、さらに好ましくは、５以下、さらに好ましくは、１以下である。
【００２７】
「二乗平均粗さ」とは、表面粗さ曲線の平均線から測定曲線までの偏差の二乗を平均した値の平方根をいう。
Ｒrms値は、例えば、原子間力顕微鏡により所定の範囲を走査（例えば、走査面積：２μｍ×２μｍ、走査数：５１２）し、得られる表面形状（トポ）像を解析する方法により測定することができる。また、より広範囲（例えば、５ｍｍ×５ｍｍ）におけるＲrms値は、例えば、高分解能薄膜用Ｘ線回折装置を用い、すれすれ入射Ｘ線反射率法により得られたＸ線反射パターンを解析する方法により測定することができる。
【００２８】
［１．４．  粒径］
アモルファス薄膜は、一般に、結晶粒に類似した粒状組織の集合体となっている場合が多い。この粒状組織が大きくなるほど、リーク電流が大きくなる。この点は、本発明に係る電磁気素子用絶縁膜も同様であり、粒状組織の粒径は、小さいほど良い。
リーク電流の増大を抑制するためには、粒状組織の粒径は、２０ｎｍ以下が好ましい。
粒状組織の粒径は、例えば、原子間力顕微鏡で所定の範囲を走査（例えば、走査面積：５００ｎｍ×５００ｎｍ〜２μｍ×２μｍ、走査数：５１２）し、得られる表面形状（トポ）像を解析する方法により測定することができる。
【００２９】
電磁気素子用絶縁膜が２層以上のＣ１２Ａ７系化合物薄膜を含む場合、少なくとも１つのＣ１２Ａ７系化合物薄膜が上述した粒径の条件を備えていれば良い。リーク電流の増大を抑制するためには、すべてのＣ１２Ａ７系化合物薄膜が上述した粒径の条件を備えているのが好ましい。
【００３０】
［１．５．  密度］
アモルファス構造を備えたＣ１２Ａ７系化合物の密度は、結晶質のＣ１２Ａ７系化合物の密度より高くなる。
Ｃ１２Ａ７系化合物に含まれるＣａ及びＳｒに対するＣａのモル比をｘとすると、薄膜の密度が［３．７−０．９ｘ］(ｇ／ｃｍ3)以上［４．０−０．９ｘ］(ｇ／ｃｍ3)以下であれば、薄膜がアモルファスであること示す。
薄膜の密度は、例えば、高分解能薄膜用Ｘ線回折装置を用い、すれすれ入射Ｘ線反射率法により得られたＸ線反射パターンを解析する方法により測定することができる。
【００３１】
電磁気素子用絶縁膜が２層以上のＣ１２Ａ７系化合物薄膜を含む場合、少なくとも１つのＣ１２Ａ７系化合物薄膜が上述した密度の条件を備えていれば良い。リーク電流を抑制するためには、すべてのＣ１２Ａ７系化合物薄膜が上述した密度の条件を備えているのが好ましい。
【００３２】
［１．６．  特性］
本発明に係る電磁気素子用絶縁膜は、アモルファス構造を備えたＣ１２Ａ７系化合物からなるので、高い絶縁破壊電界と、低いリーク電流密度を持つ。
具体的には、表面粗さや粒状組織の粒径を最適化などすることによって、絶縁破壊電界は、１００ｋＶ／ｃｍ以上、１ＭＶ／ｃｍ以上、あるいは、２ＭＶ／ｃｍ以上となる。
同様に、表面粗さや粒状組織の粒径などを最適化することによって、リーク電流密度は、１×１０-6Ａ／ｃｍ2（＠１ＭＶ／ｃｍ）以下、あるいは、１×１０-7Ａ／ｃｍ2（＠１ＭＶ／ｃｍ）以下となる。
【００３３】
［１．７．  用途］
本発明に係る電磁気素子用絶縁膜は、各種電磁気素子に用いることができる。
本発明に係る電磁気素子用絶縁膜の用途としては、具体的には、
（１）ＦＥＴ用のゲート絶縁膜、
（２）ＦＥＴと同様の構造を備えた熱電素子用のゲート絶縁膜、
（３）強磁性層と絶縁層が交互に積層されたトンネル磁気抵抗効果（ＴＭＲ）素子用の絶縁層、
などがある。
【００３４】
［２．  電磁気素子用絶縁膜の製造方法］
所定の組成及び構造を備えた電磁気素子用絶縁膜は、種々の方法により製造することができる。電磁気素子用絶縁膜の製造方法としては、具体的には、パルスレーザー堆積法、スパッタリング法、ゾルゲル法、蒸着法などがある
また、製造条件を制御すると、電磁気素子用絶縁膜の構造を制御することができる。例えば、パルスレーザー堆積法を用いる場合、リーク電流の増大を抑制するためには、アモルファス膜が得られるように８００℃以下の基板温度での成膜及びポストアニールを行うのが好ましい。
【００３５】
［３．  電界効果素子］
「電界効果素子」とは、半導体に電界を印加するための電極（ゲート電極）を備え、印加される電界の変化を半導体の電気的・磁気的特性の変化として出力することが可能な電子素子をいう。半導体とゲート電極の間には、本発明に係る電磁気素子用絶縁膜が設けられる。
このような電界効果素子としては、具体的には、
（１）ＦＥＴ、
（２）半導体Ａの表面に形成されたソース電極Ｓ及びドレイン電極Ｄを用いて、半導体Ａ内に生じた温度勾配に応じて起電力を取り出し、又は、通電によって半導体Ａ内に温度勾配を生じさせるＦＥＴ型の熱電素子、
などがある。
【００３６】
［４．  電界効果素子の具体例（１）］
図１に、本発明の第１の実施の形態に係る電界効果素子の概略構成図を示す。図１において、電界効果素子１０は、半導体Ａと、ゲート絶縁膜Ｂと、ソース電極Ｓと、ドレイン電極Ｄと、ゲート電極Ｇとを備えている。
【００３７】
［４．１．  半導体Ａ］
［４．１．１．  半導体Ａの組成］
半導体Ａは、キャリア濃度が１０22個／ｃｍ3以下である材料からなる。キャリア濃度が高すぎると、半導体Ａが金属的となり、各種の電界効果を発現させるのが困難となる。キャリアは、電子又はホールのいずれであっても良い。
また、本発明において、ゲート絶縁膜Ｂには、後述するように本発明に係る電磁気素子用絶縁膜が用いられる。従って、半導体Ａにキャリアを局在させるためには、半導体Ａは、バンドギャップが、０．２ｅＶ以上電磁気素子用絶縁膜のバンドギャップ未満である必要がある。
半導体Ａは、キャリア濃度及びバンドギャップが所定の条件を満たすものであれば良く、その組成や結晶構造等は特に限定されるものではない。例えば、半導体Ａは、金属、金属間化合物、半金属、酸化物、炭化物、窒化物、酸窒化物などのいずれであっても良い。また、半導体Ａは、単結晶、多結晶、あるいは、非晶質であっても良い。
【００３８】
半導体Ａの材料としては、具体的には、
（１）Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＮ、ＧａＡｓ、ＡｌＮなどの非酸化物系半導体、
（２）ＳｒＴｉＯ3、ＬａＡｌＯ3、ＺｎＯ、ＮｉＯ、ＴｉＯ2、Ｃａ3Ｃｏ4Ｏ9、ＮａyＣｏＯ2（０．７≦ｙ≦１．０）、Ｉｎ2Ｏ3(ＺｎＯ)m（１≦ｍ≦１９）、ＳｒＴｉ1-xＮｂxＯ3、Ｌａ1-xＳｒxＴｉＯ3、Ｚｎ1-xＡｌxＯ3などの酸化物系半導体、
などがある。
半導体Ａは、これらのいずれか１種の材料からなるものでも良く、あるいは、２種以上の材料からなるものでも良い。また、半導体Ａは、上述した材料のみからなるものでも良く、あるいは、上述した材料を主な組成として含む複合体であっても良い。いずれの材料を用いる場合であっても、適切なドーピングを行うことにより、キャリア濃度を調節することができる。
【００３９】
これらの中でも、酸化物系半導体は、耐熱性に優れた電界効果素子が得られるので、半導体Ａの材料として特に好適である。また、酸化物の中でも、遷移金属を含む酸化物は、大きな電界効果（例えば、２次元的な閉じ込め効果による巨大熱起電力）を示すので、半導体Ａとして特に好適である。
電界効果素子が熱電素子である場合、ソースＳ−ドレインＤ間の伝導チャネルには、遷移金属を有し、ｄバンドを介して伝導する材料（例えば、ＳｒＴｉＯ3）を用いるのが好ましい。これは、遷移金属を含む酸化物は、ｄバンドを介して伝導するものが多く、ｄ電子キャリアの電子雲が比較的局在しており、二次元的な閉じこめ効果が顕著であるためである。
【００４０】
［４．１．２．  半導体Ａの構造］
半導体Ａは、
（１）バルク材料、
（２）適当な基板(例えば、ガラス基板、表面に絶縁被膜を有するＳｉ基板など)の表面に形成された単一の材料からなる薄膜、
（３）２種以上の異なる材料からなる積層薄膜材料、
のいずれであっても良い。
【００４１】
特に、２種以上の異なる材料からなる積層薄膜材料は、材料の組み合わせ及び薄膜の厚さを最適化することによって、大きな電界効果（例えば、２次元的な閉じ込め効果による巨大な熱起電力）が得られるので、半導体Ａとして好適である。
このような材料の組み合わせとしては、具体的には、ＳｒＴｉＯ3／ＳｒＴｉ1-xＮｂxＯ3、ＴｉＯ2／ＳｒＴｉＯ3、ＢａＴｉＯ3／ＳｒＴｉ1-xＮｂxＯ3、ＳｒＴｉＯ3／Ｌａ1-xＳｒxＴｉＯ3、ＺｎＯ／Ｚｎ1-xＡｌxＯ3（但し、０≦ｘ≦０．５）などがある。
【００４２】
［４．２．  ゲート絶縁膜Ｂ］
ゲート絶縁膜Ｂは、半導体Ａ−ゲート電極Ｇ間のキャリアの移動を抑制するためのものであり、半導体Ａとゲート電極Ｇの間に形成される。
本発明において、ゲート電極Ｇには、上述した本発明に係る電磁気素子用絶縁膜が用いられる。電磁気素子用絶縁膜の詳細については、上述した通りであるので、説明を省略する。
【００４３】
［４．３．  ソース電極Ｓ及びドレイン電極Ｄ］
ソース電極Ｓ及びドレイン電極Ｄは、半導体Ａの伝導チャネルにキャリアを流すための一対の電極である。
また、電界効果素子が熱電素子である場合、ソース電極Ｓ及びドレイン電極Ｄは、半導体Ａ内に生じた温度勾配に応じて起電力を取り出し、又は、通電によって半導体Ａ内に温度勾配を生じさせるために用いられる。
半導体Ａ内に温度勾配が生じた場合において、ソース電極Ｓ−ドレイン電極Ｄの通電方向が温度勾配の方向（熱流束の方向）に対して垂直であるとき（すなわち、ソース電極Ｓとドレイン電極Ｄとの間に温度差が生じないとき）には、ソース電極Ｓ−ドレイン電極Ｄ間に起電力は発生しない。一方、ソース電極Ｓ−ドレイン電極Ｄの通電方向が温度勾配の方向に対して非垂直であるとき（すなわち、ソース電極Ｓとドレイン電極Ｄとの間に温度差が生じたとき）には、ソース電極Ｓ−ドレイン電極Ｄ間に起電力が発生する。
また、ソース電極Ｓ−ドレイン電極Ｄ間に電流を流すと、半導体Ａに含まれる優勢キャリアの種類及び通電方向に応じて、いずれか一方が冷接点となり、他方が温接点となる。
【００４４】
ソース電極Ｓ及びドレイン電極Ｄの材料は、半導体Ａとの間で通電が可能なものであればよい。ソース電極Ｓ及びドレイン電極Ｄの材料としては、具体的には、Ｔｉ、ＩＴＯ、Ａｌ、ＺｎＯ、Ｃｕ、Ｎｉ、Ａｕ、Ａｇ、Ｓｉ、又は、これらの少なくとも１種以上を含む多層膜などがある。
また、ソース電極Ｓ及びドレイン電極Ｄの形状、配置等は、特に限定されるものではなく、目的に応じて任意に選択することができる。
【００４５】
［４．４．  ゲート電極Ｇ］
ゲート電極Ｇは、ソース電極Ｓ−ドレイン電極Ｄ間の通電方向に対して垂直方向に電界を印加するための電極である。
ゲート電極Ｇの材料は、半導体Ａに所定の電界を印加することが可能なものであればよい。ゲート電極Ｇの材料としては、具体的には、Ｔｉ、Ｓｉ、ＩＴＯ、ＺｎＯ、Ａｌ、Ｃｕ、Ｎｉ、Ａｕ、Ａｇ、又は、これらの少なくとも１種以上を含む多層膜などがある。
【００４６】
ゲート電極Ｇの形状、配置、大きさ等は、特に限定されるものではなく、ソース電極Ｓ−ドレイン電極Ｄ間の通電方向に対して垂直方向に電界を印加することができるものであればよい。
例えば、図１に示すように、ソース電極Ｓとドレイン電極Ｄが形成された面と同一面上にゲート絶縁膜Ｂを形成し、ゲート絶縁膜Ｂの表面にゲート電極Ｇを形成しても良い。
あるいは、図示はしないが、ソース電極Ｓとドレイン電極Ｄが形成された面（半導体Ａの表面）とは反対側の面（半導体Ａの裏面）にゲート絶縁膜Ｂを形成し、ゲート絶縁膜Ｂの表面にゲート電極Ｇを形成しても良い。
あるいは、図示はしないが、半導体Ａが薄膜である場合、基板（例えば、ガラス基板）の表面にゲート電極Ｇを形成し、その上にゲート絶縁膜Ｂ、半導体Ａからなる薄膜、並びに、ソース電極Ｓ及びドレイン電極Ｄをこの順で形成しても良い。
あるいは、図示はしないが、ゲート電極Ｇを兼ねた基板（例えば、シリコン基板）表面にゲート絶縁膜Ｂを形成し、その上に半導体Ａからなる薄膜、並びに、ソース電極Ｓ及びドレイン電極Ｄをこの順で形成しても良い。
【００４７】
さらに、図１に示す例において、ゲート電極Ｇは、ソース電極Ｓとドレイン電極Ｄの間に形成されているが、ゲート電極Ｇの配置は、これに限定されるものではなく、ソース電極Ｓ−ドレイン電極Ｄ間の通電方向に対して垂直方向に電界を印加することができる配置であればよい
また、ゲート電極Ｇは、ソース電極Ｓ−ドレイン電極Ｄ間の伝導チャネル内にキャリアを引き寄せるためのものであるので、半導体Ａのいずれか一方の面に形成されていればよいが、ゲート電極Ｇと対になる電極（バックゲート）をゲート電極Ｇが形成された面とは反対の面に形成し、ゲート電極Ｇ−バックゲート間で電界を発生させても良い。
【００４８】
さらに、ゲート電極Ｇは、図示はしないが、ソース電極Ｓ−ドレイン電極Ｄ間の通電方向に沿って（又は、温度勾配の方向に沿って）、複数に分割されていても良い。
この場合、ゲート電極Ｇの分割数、配置等は、特に限定されるものではなく、通電方向に沿って、独立にゲート電圧を加えることが可能なものであれば良い。
ゲート電極Ｇをソース電極Ｓ−ドレイン電極Ｄ間の通電方向に沿って複数に分割すると、位置に応じてチャネル内のキャリア濃度を変化させることができる。
そのため、電界効果素子が熱電素子である場合において、半導体Ａ内の温度分布に応じて、半導体Ａ内のキャリア分布が一定となるように、独立にゲート電圧を制御すると、熱電変換効率をカルノー効率に近づけることができる。
【００４９】
［５．  電界効果素子の具体例（２）］
図２に、本発明の第２の実施の形態に係る電界効果素子の概略構成図を示す。図２において、電界効果素子２０は、半導体Ａと、ゲート絶縁膜Ｂと、ソース電極Ｓと、ドレイン電極Ｄと、ゲート電極Ｇとを備えている。
【００５０】
［５．１．  半導体層Ａ］
図２に示す電界効果素子２０において、半導体Ａは、第１層Ａ'と、第１層Ａ'の上に形成された第１層Ａ'とは異なる組成を有するチャネル層Ｃとを備えた積層薄膜材料からなる。
第１層Ａ'及びチャネル層Ｃは、それぞれ、キャリア濃度及びバンドギャップが上述した条件を満たし、かつ、互いに異なる組成を有していれば良い。
【００５１】
第１層Ａ'及びチャネル層Ｃの材料としては、具体的には、
（１）Ｓｉ、Ｇｅ、ＳｉＣ、ＧａＮ、ＧａＡｓ、ＡｌＮなどの非酸化物系半導体、
（２）ＳｒＴｉＯ3、ＬａＡｌＯ3、ＺｎＯ、ＮｉＯ、ＴｉＯ2、Ｃａ3Ｃｏ4Ｏ9、ＮａyＣｏＯ2（０．７≦ｙ≦１．０）、Ｉｎ2Ｏ3(ＺｎＯ)m（１≦ｍ≦１９）、ＳｒＴｉ1-xＮｂxＯ3、Ｌａ1-xＳｒxＴｉＯ3、Ｚｎ1-xＡｌxＯ3などの酸化物系半導体、
などがある。
第１層Ａ'及びチャネル層Ｃは、それぞれ、これらのいずれか１種の材料からなるものでも良く、あるいは、２種以上の材料からなるものでも良い。また、第１層Ａ'及びチャネル層Ｃは、それぞれ、上述した材料のみからなるものでも良く、あるいは、上述した材料を主な組成として含む複合体であっても良い。いずれの材料を用いる場合であっても、適切なドーピングを行うことにより、キャリア濃度を調節することができる。
【００５２】
第１層Ａ'とチャネル層Ｃの組み合わせを最適化すると、高い電界効果（例えば、２次元的な閉じこめ効果による巨大熱起電力）が得られる。
特に、
（１）電子キャリアの場合において、チャネル層Ｃの伝導帯下端が第１層Ａ'のものより低いとき、あるいは、
（２）ホールキャリアの場合において、チャネル層Ｃの価電子帯上端が第１層Ａ'のものより高いとき
には、チャネル層Ｃにキャリアを局在させることができるので、高い電界効果が得られる。
このような高い電界効果が得られる第１層Ａ'／チャネル層Ｃの組み合わせとしては、例えば、ＬａＡｌＯ3／ＳｒＴｉＯ3、ＬａＴｉＯ3／ＳｒＴｉＯ3、ＳｒＴｉＯ3／Ｎｄ−doped ＳｒＴｉＯ3、ＳｒＴｉＯ3／ＴｉＯ2、ＬａＡｌＯ3／ＴｉＯ2、ＬａＴｉＯ3／ＴｉＯ2、ＺｎＭｎＯ／ＺｎＯ、ＺｎＭｇＯ／ＺｎＯ、ＡｌＧａＡｓ／ＧａＡｓなどがある。
【００５３】
チャネル層Ｃの厚さは、電界効果特性に影響を与える。チャネル層Ｃの厚さが薄すぎると、表面粗さによってチャネルが不連続になるので好ましくない。従って、チャネル層Ｃの厚さは、０．５ｎｍ以上が好ましい。
一方、チャネル層Ｃの厚さが厚すぎると、キャリアを２次元的に閉じこめるのが困難となる。従って、チャネル層Ｃの厚さは、１０ｎｍ以下が好ましい。
【００５４】
半導体層Ａ（すなわち、主層Ａ'及びチャネル層Ｃ）に関するその他の点は、第１の実施の形態と同様であるので、説明を省略する。
【００５５】
［５．２．  その他の構造］
ゲート絶縁膜Ｂ、ソース電極Ｓ、ドレイン電極Ｄ、及び、ゲート電極Ｇについては、第１の実施の形態と同様であるので、説明を省略する。
【００５６】
［６．  電磁気素子用絶縁膜及び電界効果素子の作用］
（１）式で表されるＣ１２Ａ７系化合物は、バンドギャップが大きく、かつ、誘電率も大きい。しかも、Ｃ１２Ａ７系化合物からなるアモルファス膜をキャリアが流れる領域の上に形成すると、アモルファス膜とキャリアが流れる領域との界面において欠陥準位が形成されにくくなる。
そのため、これを各種電磁気素子の絶縁膜として用いると、
（ａ）リーク電流の増大を抑制することができる、
（ｂ）絶縁膜を薄膜化することができるので、素子を微細化することができる、
（ｃ）界面に欠陥準位が形成されにくいので、素子の動作が安定化する、
（ｄ）基板上に絶縁膜をエピタキシャル成長させる必要がないので、格子定数の異なる他の基板への応用も容易である、
という効果が得られる。
【００５７】
電磁気素子用絶縁膜としてＣ１２Ａ７系アモルファス膜を用いると、高い絶縁耐圧性、再現性、熱的安定性が得られる。例えば、これをＦＥＴに応用した場合、ゲートリーク電流密度：１×１０-6Ａ／ｃｍ2（＠１ＭＶ／ｃｍ）以下、ノーマリーオフ、ＯＮ／ＯＦＦ比：１×１０6以上、サブスレッショルドＳ値：０．５Ｖ以下が得られる。
また、電界強度を１×１０4〜１×１０6Ｖ／ｃｍと変化させることにより、熱起電力を−１．６ｍＶ／Ｋ〜−０．５ｍＶ／Ｋと変化させることができる。
【００５８】
本発明に係る電界効果素子のゲート電極Ｇに電圧を印加すると、ソース−ドレイン間に形成される伝導チャネル領域のキャリア数及びチャネル深さが変化する。そのため、ゲート電圧により、ソース−ドレイン間の電流を制御することができる。この点は、通常のＦＥＴと同様であるが、本発明に係る電界効果素子のゲート絶縁膜は、アモルファスのＣ１２Ａ７系化合物からなる。
【００５９】
Ｃ１２Ａ７系化合物は、バンドギャップが６ｅＶとワイドギャップの半導体基板（例えば、ＳｒＴｉＯ3の場合、３．２ｅＶ）より大きいため、基板表面で絶縁膜として機能する。また、通常用いられるＳｉＯ2膜（誘電率：約４）より高い誘電率（約１２）を有するため、キャパシタ容量が大きく、微細化に適している。
また、アモルファス構造を備えたＣ１２Ａ７系化合物は、結晶粒界がないため、伝導チャネルとの界面に欠陥準位を形成しにくい。そのため、ＦＥＴ特性が不安定になることがない。また、Ｃ１２Ａ７系化合物は、ガラス転移温度：８３０℃、融点：１４００℃であるため、通常のＦＥＴ動作温度範囲（１００℃以下）で安定なガラス状態を維持できる。
【００６０】
ゲート電極Ｇ直下の半導体Ａの表面において伝導キャリア数を変化させると、ソース−ドレイン間の温度勾配に応じた熱起電力αを制御することができる。通常、キャリア数が少ないと大きな熱起電力が、多いと小さな熱起電力が生じる。さらに、大きなゲート電圧を印加し、チャネル深さが電子のドブロイ波長（ＳｒＴｉＯ3の場合、６ｎｍ）より小さくなると、既に知られているように、キャリアが２次元的に閉じこめられ、その量子効果により巨大な熱起電力が生じる（非特許文献８参照）。
特に、半導体Ａの表面に薄い閉じ込め層（チャネル層Ｃ）を形成し、ゲート電圧印加時にキャリアがその閉じ込め層に効率よく局在するようなポテンシャル構造にすれば、低いゲート電圧でも２次元閉じ込め効果を顕著にすることができる。２次元閉じ込め状態では、熱起電力と電気伝導度のどちらも大きく、熱電パワーファクター及び熱電変換効率が高い。
【実施例】
【００６１】
（実施例１、比較例１〜２）
［１．  ＳｒＴｉＯ3電界効果トランジスタの作製］
ＳｒＴｉＯ3単結晶（結晶方位（１００）、１０ｍｍ×１０ｍｍ×０．５ｍｍ、信光社製）を大気中１２００℃、３０ｍｉｎ加熱することにより、表面をＳｒＴｉＯ3  １単位格子（約０．４ｎｍ）のステップとテラスのみからなる超平坦化した。この超平坦基板表面上にパルスレーザー堆積法（ＫｒＦエキシマレーザー、基板加熱なし）により、図１に示すトップゲート型電界効果トランジスタを作製した。本実施例では、チャネル幅Ｗ＝４００μｍ、チャネル長Ｌ＝２００μｍとした。
ソース電極Ｓ、ドレイン電極Ｄは、電子ビーム蒸着により作製したＴｉ薄膜であり、厚さは２０ｎｍとした。
【００６２】
次に、ゲート絶縁膜ＢとしてアモルファスＣ１２Ａ７膜をパルスレーザー堆積法（ＫｒＦエキシマレーザー、基板加熱なし、雰囲気酸素圧力：０．１ＭＰａ）により形成した（実施例１）。ゲート絶縁膜の厚さは、２０ｎｍとした。ターゲットには、非特許文献７に記載の方法で作製された多結晶Ｃ１２Ａ７焼結体を用いた。
比較として、同様のＰＬＤ条件にて、
（１）アモルファスＡｌ2Ｏx膜（膜厚：２００ｎｍ、比較例１）、
（２）ＭｇＯ膜（膜厚：２ｎｍ）とその上に形成されたアモルファスＬａＡｌＯ3膜（膜厚：２００ｎｍ）からなる積層膜（比較例２）、
をそれぞれゲート絶縁膜に用いたＦＥＴを作製した。
【００６３】
さらに、ゲート絶縁膜Ｂの上に、ゲート電極Ｇ（Ｔｉ、２０ｎｍ）を蒸着により形成した。最後に、大気中、２００℃の熱処理を行った。
【００６４】
［２．  試験方法及び結果］
［２．１．  Ｘ線回折、Ｒrms、粒径、密度］
図３に、実施例１で得られたＣ１２Ａ７膜のＸ線回折パターンを示す。図３より、実施例１で得られたＣ１２Ａ７膜の回折パターンは、非特許文献７で示されるアモルファスＣ１２Ａ７と一致することが確認できた。
また、原子間力顕微鏡で測定した二乗平均粗さ（Ｒrms）は、０．２ｎｍであった（測定条件：範囲＝２μｍ×２μｍ、ＡＦＭ走査数＝５１２）。これは、ＳｒＴｉＯ3基板とほぼ同じ値であった。
原子間力顕微鏡で粒状組織の粒径を測定したところ、粒径が２０ｎｍ以上のものは観測されなかった（測定条件：測定範囲＝２μｍ×２μｍ及び５００ｎｍ×５００ｎｍ、走査数＝５１２）。
さらに、高分解能薄膜用Ｘ線回折装置で測定した密度は、２．９２ｇ／ｃｍ3であった（測定条件：ＡＴＸ−Ｇ、リガク製、Ｃｕ−Ｋα1線、出力１５ｋＷ）。
【００６５】
［２．２．  ＳｒＴｉＯ3電界効果トランジスタのトランジスタ動作特性］
作製したＳｒＴｉＯ3トランジスタのチャネルはｎ型であり、ゲート電極Ｇに正の電界を印加することにより、チャネルに伝導電子が蓄積され、Ｓ−Ｄ電極間が低抵抗化する。図４及び表１に、実施例１で得られたＦＥＴの出力特性（室温）を示す。Ｉ−Ｖカーブには明瞭なピンチオフが見られ、ゲート電圧の増加に伴い電流が増加する典型的なｎ型電界効果トランジスタ特性が得られた（図４（ａ）及び図４（ｂ））。
また、ＯＮ／ＯＦＦ比は１０6オーダーであり、しきい値：０．３Ｖのノーマリーオフ特性を示し、ゲートリーク電流密度：１×１０-7Ａ／ｃｍ2（＠１ＭＶ／ｃｍ）以下、サブスレッショルドＳ値：０．５Ｖ／decadeであった（図４（ａ））。さらに、実効移動度は、約４ｃｍ2／Ｖ／ｓと、ＳｒＴｉＯ3バルク値：５ｃｍ2／Ｖ／ｓに近い値を示した（図４（ｃ））。図４の特性の再現性及び歩留まりは良好で（１０ｍｍ角基板内で、正常動作９５％以上）、また特性のヒステリシスは見られなかった。
【００６６】
一方、表１で示されるように、比較例１では、サブスレッショルドＳ値が２．４Ｖ／decadeと大きく、立ち上がり特性が良くなかった。また、比較例２では、ゲートリーク電流密度：１×１０-5Ａ／ｃｍ2（＠１ＭＶ／ｃｍ）と大きかった。実効移動度は、比較例１、２ともに、１ｃｍ2／Ｖ／ｓ以下であり、ＳｒＴｉＯ3バルク値を大きく下回った。
以上より、アモルファスＣ１２Ａ７膜がゲート絶縁膜として優れいていることが示された。
【００６７】
【表１】
2011003620.tif 000003
【００６８】
［２．３．  ＳｒＴｉＯ3電界効果トランジスタの熱電特性］
上述のトランジスタ動作特性測定におけるＳ電極及びＤ電極上に、それぞれ、１本ずつ熱電対（Ｋタイプ）を接触させ、温度をモニターした。ヒーターとペルチェクーラーを用いてＳ−Ｄ電極間に０．２〜１．５Ｋの温度差を付与することにより、熱起電力−温度差の関係を測定した。得られた直線の傾きから、ゼーベック係数αを算出した。
【００６９】
図５（ａ）に、ゲート電界強度に対するゼーベック係数αを示す。また、ＳｒＴｉＯ3バルクの熱起電力とキャリア濃度の関係から見積もった、本トランジスタのチャネル部分に誘起されたキャリア濃度ｎ3Dを示す。αの符号は、すべて負であった。これは、ゲート電圧によって誘起された伝導キャリアが電子であることを示す。
熱起電力の絶対値は、電界強度に伴い減少し、熱起電力の制御が可能であることが示された。これは、チャネルの伝導電子濃度が増加したことに対応している。図５（ｂ）に、このキャリア濃度（図５（ａ）のｎ3D）とホール測定から得られたシートキャリア濃度（図５（ａ）のｎxx）から見積もったチャネル深さｔeff.を示す。これより、チャネルの深さは、約１５ｎｍ（＠１．５ＭＶ／ｃｍ）であった。
以上の結果より、本発明の素子構造によって、熱電特性を制御できることがわかった。
【００７０】
さらに、チャネル深さを小さくすると、２次元電子ガスによる熱起電力の増大が生じる。これを容易に実現するために、例えば、図２に示すように、ＳｒＴｉＯ3チャネル層ＣをＬａＡｌＯ3絶縁基板上に形成し、チャネル層Ｃの深さＳｒＴｉＯ3薄膜の膜厚によって制限させることが望ましい。
チャネル層Ｃの深さをＳｒＴｉＯ3のドブロイ波長（〜６ｎｍ）より小さくし、かつゲート電圧の印加によって電子キャリアをチャネル部に誘引することで、２次元電子ガスを実現することができる。また、同時に、ヘテロ界面で２次元電子ガスが生じることが知られているＴｉＯ2薄膜／ＳｒＴｉＯ3薄膜を用いても良い（非特許文献８参照）。
また、キャリアが電子であるＳｒＴｉＯ3に代えて、ｐ型伝導体（例えば、Ｃａ3Ｃｏ4Ｏ9）の表面にゲート電極を形成し、負のゲート電圧を印加すると、伝導ホールをチャネル部に局在させることができる。
【００７１】
（実施例２）
［１．  試料の作製］
Ｃ１２Ａ７膜を形成する際に基板を種々の温度で加熱した以外は、実施例１と同様にしてＦＥＴを作製した。
［２．  試験方法］
実施例１と同一の条件下で、Ｃ１２Ａ７膜のＲrmsを測定した。また、実施例１と同様の手順に従い、トランジスタ特性（１ＭＶ／ｃｍの電界を印加したときのゲートリーク電流密度）を測定した。
【００７２】
［３．  結果］
表２に、その結果を示す。なお、表２中、「○」は、１ＭＶ／ｃｍの電界を印加したときにゲートリーク電流密度が１×１０-6Ａ／ｃｍ2以下であることを示す。また、「×」は、１ＭＶ／ｃｍの電界を印加したときにゲートリーク電流が１×１０-6Ａ／ｃｍ2を超えた（ショートした）ことを示す。
表２より、
（１）Ｃ１２Ａ７膜を結晶化させるためには８００℃以上の加熱が必要であるが、成膜時の基板温度が高くなるほど、Ｃ１２Ａ７膜の二乗表面粗さＲrmsが粗くなる、
（２）Ｃ１２Ａ７膜のＲrmsが大きくなるほど、ショートしやすくなる、
（３）成膜時の基板温度を４００℃以下にすると、Ｃ１２Ａ７膜のＲrmsが０．５ｎｍ以下となる、
（４）成膜時の基板温度を３００℃以下にすると、Ｃ１２Ａ７膜のＲrmsが０．３ｎｍ以下となり、１ＭＶ／ｃｍ時のゲートリーク電流密度が１×１０-6Ａ／ｃｍ2以下になる、
ことがわかる。
【００７３】
【表２】
2011003620.tif 000004
【００７４】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施の形態に何ら限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の改変が可能である。
【産業上の利用可能性】
【００７５】
本発明に係る電磁気素子用絶縁膜は、ＦＥＴ用のゲート絶縁膜、ＦＥＴ型熱電素子のゲート絶縁膜、ＴＭＲ素子の絶縁層などに用いることができる。
本発明に係る電界効果素子は、ＦＥＴ、ＦＥＴ型の熱電素子などに用いることができる。
【符号の説明】
【００７６】
１０    熱電素子
Ａ      半導体
Ｂ      ゲート絶縁膜
Ｓ      ソース電極
Ｄ      ドレイン電極
Ｇ      ゲート電極
【図１】
2011003620.tif 000005
【図２】
2011003620.tif 000006
【図３】
2011003620.tif 000007
【図４】
2011003620.tif 000008
【図５】
2011003620.tif 000009