(57)【要約】【課題】位相雑音を改善することのできる周波数シンセサイザを提供すること。【解決手段】周波数設定部により設定された周波数の正弦波信号を設定信号出力部からディジタル信号として出力し、これをＤ／Ａ変換する。ここから出力された正弦波信号と電圧制御発振部の出力周波数に対応する周波数の正弦波信号と、前記Ｄ／Ａ変換部からの正弦波信号と、の差分を差動増幅器で増幅し、増幅された信号をＡ／Ｄ変換部を介して、既述の両正弦波信号の位相差を取り出す手段に入力する。この位相差を積分した信号に相当する電圧を電圧制御発振器に制御電圧として入力する。そして差動増幅器の利得をＡ／Ｄ変換部の位相雑音劣化の最大値よりも大きく設定し、これによりＡ／Ｄ変換部の位相雑音劣化をキャンセルする。【選択図】図１
2011077910.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に応じた周波数信号を出力する電圧制御発振部と、
周波数設定部により設定された周波数の正弦波信号をディジタル信号として出力する設定信号出力部と、
この設定信号出力部から出力されたディジタル信号をディジタル／アナログ変換するディジタル／アナログ変換部と、
前記電圧制御発振部の出力周波数に対応する周波数の正弦波信号と、前記ディジタル／アナログ変換部からの正弦波信号と、の差分を増幅する差動増幅器と、
この差動増幅器の出力信号をアナログ／ディジタル変換するアナログ／ディジタル変換部と、
このアナログ／ディジタル変換部により得られた周波数信号を直交検波して当該周波数信号のうち、差動増幅器に入力される両正弦波信号の位相差に対応する位相差信号を取り出すための位相検出部と、
前記位相差信号を積分してその積分値に応じた電圧を電圧制御発振部に供給するための積分部と、
差動増幅器に入力される両正弦波信号の振幅が揃うように前記ディジタル／アナログ変換部の出力信号の振幅を調整するための振幅調整部と、を備えたことを特徴とする周波数シンセサイザ。
【請求項２】
ｃｏｓ（ωｔ）で表される前記正弦波信号が前記設定信号出力部より出力された時点から、当該正弦波信号に対応する信号がアナログ／ディジタル変換部より出力される時点までの時間遅れをΔｔとすると、前記直交検波を行うための検波信号であるｓｉｎ[ω（ｔ＋Δｔ）]で表される信号を作成する手段を備えたことを特徴とする請求項１記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザに関する。
【背景技術】
【０００２】
周波数シンセサイザとして、電圧制御発振器の出力信号をＡ／Ｄ変換（アナログ／ディジタル変換）し、得られたディジタル信号を処理して処理結果を電圧制御発振器に入力し、これによりＰＬＬ（Phase  Locked  Loop）を形成するものが知られている。例えば特許文献１には、電圧制御発振器の出力信号をＡ／Ｄ変換（アナログ／ディジタル変換）し、そのディジタル信号により作成される正弦波信号を直交検波して当該正弦波信号と検波に用いた正弦波信号との差分周波数で回転する回転ベクトルを取り出し、この回転ベクトルと、当該回転ベクトルとは逆に回転しかつ設定周波数に対応する周波数で回転する回転ベクトルと、の差分速度を積分して電圧制御発振器の入力電圧とする周波数シンセサイザが記載されている。
しかしながらＰＬＬ中に位相雑音が存在し、このため周波数シンセサイザの出力に位相雑音が発生するという課題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−７４２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明はこのような事情の下になされたものであり、位相雑音を改善することのできる周波数シンセサイザを提供すること目的とする。
【課題を解決するための手段】
【０００５】
本発明は、制御電圧に応じた周波数信号を出力する電圧制御発振部と、
周波数設定部により設定された周波数の正弦波信号をディジタル信号として出力する設定信号出力部と、
この設定信号出力部から出力されたディジタル信号をディジタル／アナログ変換するディジタル／アナログ変換部と、
前記電圧制御発振部の出力周波数に対応する周波数の正弦波信号と、前記ディジタル／アナログ変換部からの正弦波信号と、の差分を増幅する差動増幅器と、
この差動増幅器の出力信号をアナログ／ディジタル変換するアナログ／ディジタル変換部と、
このアナログ／ディジタル変換部により得られた周波数信号を直交検波して当該周波数信号のうち、差動増幅器に入力される両正弦波信号の位相差に対応する位相差信号を取り出すための直交検波部と、
前記位相差信号を積分してその積分値に応じた電圧を電圧制御発振部に供給するための積分部と、
差動増幅器に入力される両正弦波信号の振幅が揃うように前記ディジタル／アナログ変換部の出力信号の振幅を調整するための振幅調整部と、を備えたことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、電圧制御発振部の出力に対応する出力正弦波信号と、周波数設定部から出力される設定周波数に対応する設定正弦波信号と、を両正弦波信号の振幅を同じになるように制御した上で差動増幅器に入力し、その出力をＡ／Ｄ変換器を通してディジタル化し、得られたディジタル信号を直交検波して両正弦波信号の位相差を取り出し、この位相差を積分して電圧制御発振部に入力するようにしている。このように差動増幅器に入力される両正弦波信号の振幅を揃えていることから、当該差動増幅器の利得を大きくすることができる。そこでこの差動増幅器の利得を後段のＡ／Ｄ変換器の位相雑音劣化の最大値よりも大きくすることにより、Ａ／Ｄ変換器の位相雑音レベルが差動増幅器による電力レベルの増加によりキャンセルされ、この結果周波数シンセサイザの位相雑音が改善される。
【図面の簡単な説明】
【０００７】
【図１】実施の形態に係る周波数シンセサイザのブロック図である。
【図２】前記周波数シンセサイザに設けられている積分回路の構成図である。
【図３】実施例に係るシミュレーション結果を示す説明図である。
【図４】比較例に係るシミュレーション結果を示す説明図である。
【図５】実際例に係る実験結果を示す説明図である。
【発明を実施するための形態】
【０００８】
以下、図１に示したブロック図を参照しながら、本実施の形態に係る周波数シンセサイザの構成について説明する。本例に係る周波数シンセサイザは、電圧制御発振器１１（Voltage Controlled Oscillator；以下、ＶＣＯという）から出力された周波数信号に対応する正弦波信号を帰還信号として、ＤＤＳ２１（Direct Digital Synthesizer）から出力された正弦波信号との位相比較を行い、これらの周波数の位相差に対応する電圧を積分して、ＶＣＯ１１の入力側に供給するＰＬＬ（Phased Lock Loop）回路を形成している。これらの信号の周波数差がゼロになったときにＰＬＬがロックされ、ＶＣＯ１１の出力周波数が設定周波数にロックされることになる。このＤＤＳ２１は特許請求の範囲の設定信号出力部に相当する。
【０００９】
図１中ＶＣＯ１１は、供給電圧に応じた周波数ｆＶＣＯのアナログ周波数信号を出力する役割を果たす。ＶＣＯ１１の後段には分周器１２が設けられており、ＶＣＯ１１から出力された周波数信号を１／Ｎ（Ｎは整数）に分周して、その周波数を（ｆＶＣＯ／Ｎ）とする機能を有する。
【００１０】
ミキサ１３は、分周器１２から出力された周波数信号に、周波数ｆＭＩＸの固定周波数信号を乗算し、ヘテロダインの原理により得られる「（ｆＶＣＯ／Ｎ）±ｆＭＩＸ」の２つの周波数を持つ信号のうち、低周波数「（ｆＶＣＯ／Ｎ）―ｆＭＩＸ」の正弦波信号を取り出すことができる。ミキサ１３から出力された正弦波信号は、後段の差動増幅器１４に入力される。
【００１１】
差動増幅器１４には、ＶＣＯ１１側からの正弦波信号に加えて、この信号と位相比較を行うための正弦波信号がＤＤＳ２１側より入力されるので、先にＤＤＳ２１についての説明を行う。ＤＤＳ２１は、不図示の波形テーブルに例えば正弦波の振幅データを位相データに対応付けて記憶しており、不図示の基準クロック発生源からのクロック信号の入力タイミング毎に予め設定された位相幅データを累積加算して得た位相データに基づいて振幅データを読み出し、予め設定された周波数の正弦波信号を出力する機能を備えている。基準クロック発生源は、例えば水晶発振器などから構成される。
【００１２】
ＤＤＳ２１では、位相幅データの値を大きくすることにより、波形テーブルに記憶されている波形データが位相幅データの大きさに応じて読み飛ばされ、これによって周波数を調整している。即ち、位相幅データの値を大きくするほど周波数の高い信号を出力することができる。
【００１３】
パラメータ設定部２０は、ＤＤＳ２１から出力される正弦波信号の周波数設定を行うために、位相幅データの設定をおこなう役割を果たす。このパラメータ設定部２０は、特許請求の範囲の周波数設定部に相当する。本例では、周波数シンセサイザの設定周波数をｆｓとしたとき、ＤＤＳ２１から出力される信号の周波数ｆＤＤＳは、ＶＣＯ１１から出力される周波数信号が設定周波数にロックされたときに、ミキサ１３から出力される信号の周波数「（ｆＳ／Ｎ）―ｆＭＩＸ」と一致するように設定され、この値に基づいてパラメータ設定部２０の位相幅データが設定される。図中、２２は、ＤＤＳ２１から出力されたディジタル信号をアナログ信号に変換して差動増幅器１４へと出力するＤ／Ａ変換器である。このＤ／Ａ変換器１４は特許請求の範囲のディジタル／アナログ変換部に相当する。
【００１４】
差動増幅器１４はＶＣＯ１１側のミキサ１３から入力された正弦波信号とＤＤＳ２１側から入力された正弦波信号との差分値を算出し、この結果を増幅してから後段のＡ／Ｄ変換器１５へと出力する役割を果たす。
【００１５】
ここで正弦波信号の位相比較を行う前に差動増幅器１４を設けた理由について簡単に説明しておく。一般に周波数シンセサイザから出力される周波数信号には位相雑音（周波数の経時的なゆらぎ）が含まれており、この位相雑音を低減することが周波数シンセサイザの性能を高める一つの手段となる。そこで本発明者らは、周波数シンセサイザの解析を行ったところ、例えばＶＣＯ１１からのアナログ信号をディジタル信号に変換するＡ／Ｄ変換器にて、サンプリングクロックの位相雑音よりも大きな位相雑音が発生する位相雑音劣化が起きていることが分かった。
【００１６】
Ａ／Ｄ変換器にて位相雑音劣化が発生する理由としては、アナログ信号からのディジタル信号のサンプリング時に、当該信号を所定のビット数、例えば１４ビットに丸める際に、ディジタル信号中に雑音が含まれてしまうことなどが考えられる。例えばＡ／Ｄ変換器への入力信号を増幅すれば、ビット末における丸め処理の影響は小さくすることができる。しかしながら、入力信号を増幅すると、例えば処理ビット数が大きな回路が必要となるので装置コストが上昇してしまう。
【００１７】
そこで本実施の形態に係る周波数シンセサイザでは差動増幅器１４を設け、ＶＣＯ１１、ＤＤＳ２１の双方から出力される正弦波信号の差分を取り、この差分値を増幅することにより処理ビット数を増やすことなく、ディジタル信号のサンプリング時におけるビット末の丸め処理の影響を小さくしている。本発明者らは、Ａ／Ｄ変換器における位相雑音劣化のない理想的な周波数シンセサイザのシミュレーション結果と実際の周波数シンセサイザの出力とを比較することにより、Ａ／Ｄ変換器における位相雑音の劣化量は最大で１０ｄＢ程度の大きさであることを把握している。
【００１８】
そこで本実施の形態に係る差動増幅器１４は、２つの正弦波信号の差分値を１０ｄＢ以上の例えば２６ｄＢ増幅する（２０倍に増幅する）ことにより、Ａ／Ｄ変換器１５にて発生する位相雑音劣化をキャンセル（相殺）する構成となっている。
【００１９】
ここで例えば、ＤＤＳ２１から出力される正弦波信号の角速度をω［ｒａｄ／秒］としたとき当該正弦波信号はｃｏｓ（ωｔ）で表すことができ、ＶＣＯ１１からの周波数信号の角速度をω’［ｒａｄ／秒］としたとき、ミキサ１３出口の正弦波信号はｃｏｓ（ω’ｔ）で表せる。そして、ＶＣＯ１１の出力周波数ｆＶＣＯが設定周波数ｆｓに十分に近づきＰＬＬがロックされる直前の状態においては、ω≒ω’＝ω＋Δω（Δω≪１）となるのでミキサ１３出口の正弦波信号はｃｏｓ（ωｔ＋Δωｔ）と表現できる。Δω≪１の条件下では、Δωｔの値は時間的に殆ど変化しないので、位相のずれΔθと表すことができる。
【００２０】
即ち、ＰＬＬがロックされる直前の状態においては、ＤＤＳ２１側から差動増幅器１４に入力される正弦波信号をｃｏｓ（ωｔ）、ミキサ１３から差動増幅器１４に入力される正弦波信号をｃｏｓ（ωｔ＋Δθ）と表すことができ、差動増幅器１４からは、以下の（１）式で表される周波数信号が出力されることになる。  
２０{ｃｏｓ（ωｔ＋Δθ）−ｃｏｓ（ωｔ）}  …（１）
【００２１】
差動増幅器１４の後段に設けられたＡ／Ｄ変換器１５は、当該（１）式で表される信号をディジタル信号に変換する役割を果たすが、ＶＣＯ１１側のミキサ１３及びＤＤＳ２１側のＤ／Ａ変換器２２から各々出力された正弦波信号は、差動増幅器１４及びＡ／Ｄ変換器１５で処理される間に時間遅れを生ずる。この時間遅れをΔｔで表し、ｔ’＝ｔ＋Δｔとすると、Ａ／Ｄ変換器１５からの出力信号は下記の（１）’式で表すことができる。  
２０{ｃｏｓ（ωｔ’＋Δθ）−ｃｏｓ（ωｔ’）}  …（１）’
【００２２】
Ａ／Ｄ変換器１５の後段には、２つの正弦波信号の位相差Δθを検出するための直交検波部である位相検出部１６が設けられている。位相検出部１６は、（１）’式で表される前段のＡ／Ｄ変換器１５からの出力信号に、当該（１）’式に含まれるｃｏｓ（ωｔ’）と直交する周波数信号ｓｉｎ（ωｔ’）を乗じて、位相差成分を取り出すための前処理を行う機能を備えている。
【００２３】
ここで既述のＤＤＳ２１からは、ＶＣＯ１１側のミキサ１３出力と位相比較される正弦波信号（ｃｏｓ（ωｔ））と直交する正弦波信号（ｓｉｎ（ωｔ））を並行して出力することができる。そしてこの信号を位相補正部３１にてΔｔだけ位相補正して得られたｓｉｎ（ωｔ’）が位相検出部１６へと入力されるようになっている。位相検出部１６にて実行される演算を整理すると、下記（２）式で表される出力が得られる。  
ｓｉｎ（ωｔ’）
×［２０｛ｃｏｓ（ωｔ’＋Δθ）−ｃｏｓ（ωｔ’）｝］  
＝（２０／２）ｓｉｎ（２ωｔ’＋Δθ）＋（２０／２）ｓｉｎ（−Δθ）
＋（２０／２）ｓｉｎ（２ωｔ’）…（２）  
【００２４】
位相検出部１６の後段には、フィルタ１７が設けられており（２）式で表される位相検出部１６の出力から交流成分を除去して、直流成分である（２０／２）ｓｉｎ（−Δθ）＝−（２０／２）ｓｉｎ（Δθ）を取り出すことにより、２つの正弦波信号の位相差を知ることができる。
【００２５】
積分回路１８は、本実施の形態に係るＰＬＬ回路のループフィルタに相当し、フィルタ１７にて検出した位相差に対応する信号「−（２０／２）ｓｉｎ（Δθ）」にＰＬＬ回路のループゲインを調整するための係数を乗算し、その信号を積分系と直接系とに分けた後に加算する構成となっている。
【００２６】
図２は、積分回路１８の構成例を示しており、図中１８１は入力信号に調整係数を乗ずる乗算部、１８２は乗算後の信号を累積加算する累積加算部、１８３は乗算後の信号（直接系）と累積加算部１８２からの出力信号（積分系）とを加算する加算部である。積分回路１８は、入力された「−（２０／２）ｓｉｎ（Δθ）」の値がゼロとなるように、ＰＬＬ回路のループ制御を実行する役割を果たす。
【００２７】
積分回路１８の後段にはＤ／Ａ変換器１９が設けられており、積分回路１８からの出力がアナログ信号に変換されて、Ｄ／Ａ変換器１９の出力がＶＣＯ１１に制御電圧として入力され、ＰＬＬ回路による周波数調整を実行することができる。
【００２８】
以上に説明した本実施の形態に係る周波数シンセサイザは、既述のように差動増幅器１４を備えており、この差動増幅器１４にてＶＣＯ１１側からの正弦波信号とＤＤＳ２１側からの正弦波信号との差分値を増幅することにより後段のＡ／Ｄ変換器１５にて発生する位相雑音劣化を抑える構成となっている。ここで上述の２つの正弦波信号の信号レベルが互いに大きく異なると、ＰＬＬによる制御が十分にできなくなってしまう。そこで本実施の形態に係る周波数シンセサイザは、Ａ／Ｄ変換器１５の出力信号に基づき、これら２つの信号の振幅をＤＤＳ２１側の出力（Ｄ／Ａ変換器２２）にフィードバックして、２つの信号の振幅を揃えることが可能な構成となっている。
【００２９】
以下、ＤＤＳ２１側出力の振幅を調整する機構について説明すると、Ａ／Ｄ変換器１５の後段には、振幅調整部３２が接続されている。この振幅調整部３２には、（１）’式で表されるＡ／Ｄ変換器１５の出力信号が入力される一方、既述の位相補正部３１にも接続されており、この位相補正部３１からはＤＤＳ２１の出力信号ｃｏｓ（ωｔ）を位相補正した信号ｃｏｓ（ωｔ’）が入力される構成となっている。
【００３０】
ここで、振幅調整の観点から、ミキサ１３からの出力信号をＡｃｏｓ（ωｔ’＋Δθ）、ＤＤＳ２１側のＤ／Ａ変換器２２からの出力信号をＢｃｏｓ（ωｔ’）（いずれの信号もΔｔ分の位相調整済み）とおくと、振幅調整部３２内では以下の（３）式に基づく演算が実行される。
ｃｏｓ（ωｔ’）×｛Ａｃｏｓ（ωｔ’＋Δθ）−Ｂｃｏｓ（ωｔ’）｝
＝（Ａ／２）｛ｃｏｓ（２ωｔ’＋Δθ）＋ｃｏｓ（Δθ）｝
−（Ｂ／２）｛（ｃｏｓ（２ωｔ）＋１）  …（３）
【００３１】
振幅調整部３２は不図示のローパスフィルタを備えており、（３）式中の２ωｔの周波数信号をカットすると下記（４）式の信号が得られる。
（Ａ／２）｛ｃｏｓ（Δθ）｝−Ｂ／２  …（４）  
ここで既述のようにΔθ≪１であり、この場合はｃｏｓ（Δθ）≒１と近似できるので、（４）式は以下（４）’のように書き替えることができる。
（Ａ／２）−（２／Ｂ）…（４）’
【００３２】
振幅調整の観点においては、ＤＤＳ２１の後段に設けられた既述のＤ／Ａ変換器２２は、ＤＤＳ２１から入力される正弦波信号をディジタル信号に変換すると共に、前記（４）’式の結果が０となるように出力信号の振幅調整を行うことができるようにも構成されている。  
【００３３】
以上に説明した構成を備えた周波数シンセサイザの作用について説明する。周波数シンセサイザの各設定値は例えば設定周波数をｆｓ＝８７５５．５ＭＨｚ、分周器１２のＮ＝１０４、ミキサ１３の固定周波数信号ｆＭＩＸ＝８０ＭＨｚとなっている。また、周波数シンセサイザは、不図示の周波数引き込み機構を備えており、その立ち上げ時においてＶＣＯ１１の出力周波数を設定周波数の近傍まで引き込むことが可能となっている。
【００３４】
ＶＣＯ１１の出力周波数が設定周波数の近傍まで引き込まれたら、図１に示すＰＬＬ回路が作用する。ＶＣＯ１１からの出力は、分周器１２にて１／１０４の周波数に分周され、ミキサ１３にて固定周波数８０ＭＨｚが乗算され、差動増幅器１４へ向けて出力される。ここで、ｆＶＣＯ＝ｆｓとなった場合には、ミキサ１３からは８７５５．５×１０６／１０４−８０×１０６＝４１８７５００Ｈｚの周波数信号が出力されることになる。
【００３５】
一方、ＤＤＳ２１においては、出力周波数ｆＤＤＳが上述の４１８７５００Ｈｚとなるように予めパラメータ設定部２０からの設定がなされており、この出力周波数を持つ正弦波信号は、Ｄ／Ａ変換器２２にて振幅調整された後、差動増幅器１４に入力される。
【００３６】
差動増幅器１４ではミキサ１３からの入力値とＤＤＳ２１側からの入力値との差分値が算出され、この算出結果が例えば１０ｄＢ以上の例えば２６ｄＢ分だけ増幅（２０倍に増幅）されてからＡ／Ｄ変換器１５へと入力される。Ａ／Ｄ変換器１５では、入力された周波数データをサンプリングして例えば１４ビットのディジタルデータに変換する演算が行われるが、Ａ／Ｄ変換器１５への入力値が１０ｄＢ以上増幅されている。この結果、量子化誤差が小さくなり、位相雑音劣化の発生を抑えることができる。
【００３７】
このようにして得られたＡ／Ｄ変換器１５の出力は、振幅調整部３２及び位相検出部１６に各々入力され、振幅調整部３２ではミキサ１３、ＤＤＳ２１から各々出力される正弦波信号の振幅が比較されて、これらの振幅が一致するようにＤ／Ａ変換器２２へのフィードバックが行われる。このようにＤＤＳ２１側の正弦波信号の振幅がミキサ１３側の正弦波信号の振幅と一致するように振幅調整が行われるので、差動増幅器１４にてこれらの信号の差分値を増幅する処理を行っても、Ａ／Ｄ変換器１５に入力される信号が過大とならずに済む。
【００３８】
一方、位相検出部１６に入力された信号は、位相差Δθを検出するための演算がなされ、（２）式に示した信号が出力されてフィルタ１７にて当該位相差に対応する信号「−（２０／２）ｓｉｎ（Δθ）」が取り出さる。フィルタ１７で取り出された信号は、積分回路１８にて積分、加算されＤ／Ａ変換器１９にてアナログデータに変換された後、制御電圧としてＶＣＯ１１に印加される。
【００３９】
このＰＬＬ回路により「−（２０／２）ｓｉｎ（Δθ）＝０」、即ちΔθ＝０となるようにループ制御が実行され、Δθ＝０となったときＶＣＯ１１の出力周波数ｆＶＣＯが設定周波数ｆｓにロックされると共に、ミキサ１３から出力される正弦波信号がＤＤＳ２１からの出力に同期した状態となる。
【００４０】
以上に説明した周波数シンセサイザによれば、以下の効果がある。VCO１１の出力に対応する出力正弦波信号と、パラメータ設定部２０にて設定される設定周波数に対応する設定正弦波信号と、を両正弦波信号の振幅を同じになるように制御した上で差動増幅器１４に入力し、その出力をＡ／Ｄ変換器１５を通してディジタル化し、得られたディジタル信号を直交検波して両正弦波信号の位相差を取り出し、この位相差を積分してＶＣＯ１１に入力するようにしている。このように差動増幅器１４に入力される両正弦波信号の振幅を揃えていることから、当該差動増幅器１４の利得を大きくすることができる。そこでこの差動増幅器１４の利得を後段のＡ／Ｄ変換器１５の位相雑音劣化の最大値よりも大きくすることにより、Ａ／Ｄ変換器１５の位相雑音レベルが差動増幅器１４による電力レベルの増加によりキャンセルされ、この結果周波数シンセサイザの位相雑音が改善される。
【実施例】
【００４１】
（シミュレーション）
図１に示す周波数シンセサイザモデルを作成し、差動増幅器１４にて正弦波信号の差分値を増幅した場合とこの増幅を行わなかった場合とにおける位相雑音のレベルのシミュレーションを行った。設定周波数はｆｓ＝８７５５．５ＭＨｚ、分周器１２の分周数はＮ＝１０４、ミキサ１３の固定周波数信号はｆＭＩＸ＝８０ＭＨｚとした。  
Ａ．シミュレーション条件  
（実施例１）  差動増幅器１４にて正弦波信号の差分値を２６ｄＢ分だけ（２０倍に）増幅した。  
（比較例１）  差動増幅器１４にて正弦波信号の増幅を行わなかった。
【００４２】
Ｂ．シミュレーション結果
（実施例１）のシミュレーション結果を図３に示し、（比較例１）の結果を図４に示す。各グラフの横軸は周波数シンセサイザが設定周波数ｆｓにロックされた状態における設定周波数からのずれ量を示すオフセット周波数［Ｈｚ］であり、縦軸は周波数シンセサイザから出力される周波数信号中に含まれる位相雑音のレベル[ｄＢｃ／Ｈｚ]を示す。図中の実線は、周波数シンセサイザ全体の位相雑音レベルを示しており、破線は当該全体レベル中に含まれる位相雑音のうち、Ａ／Ｄ変換器１５に起因して発生する位相雑音のレベルを示している。
【００４３】
図３に示した（実施例１）の結果によれば、例えばオフセット周波数が１０ｋＨｚの位置における位相雑音のレベルは約−１００ｄＢｃ／Ｈｚとなっている。そして破線で示したＡ／Ｄ変換器１５に起因する位相雑音のレベルは、周波数シンセサイザ全体の位相雑音レベルよりも低くなっている。このことは、Ａ／Ｄ変換器１５から発生する位相雑音が周波数シンセサイザ全体の位相雑音レベルを決定するボトルネックにはなっておらず、他の原因で発生する移送雑音を低減することにより、全体の位相雑音レベルをさらに提言することができることを示している。
【００４４】
一方、差動増幅器１４にて差分値の増幅を行っていない（比較例１）では、図４に示すようにオフセット周波数が１０ｋＨｚの位置における位相雑音のレベルが約−９０ｄＢｃ／Ｈｚとなり（実施例１）と比較して位相雑音のレベルが大きい。また、破線で示したＡ／Ｄ変換器１５に起因する位相雑音のレベルは、周波数シンセサイザ全体の位相雑音レベルと一致しており、当該Ａ／Ｄ変換器１５に起因する位相雑音が周波数シンセサイザの位相雑音レベルを決定するボトルネックとなっている。このため、Ａ／Ｄ変換器１５にて発生する位相雑音を低減しない限り、周波数シンセサイザ全体の位相雑音レベルを改善する余地がないことが分かる。
【００４５】
以上のシミュレーション結果から、位相を比較する2つの正弦波信号について差動増幅器１４を設けて差分値を取り、この差分値を１０ｄＢ分以上増幅させると、周波数シンセサイザ全体の位相雑音レベルを改善する（位相雑音劣化を低減する）効果があることが分かる。
【００４６】
（実験）
図１に示す周波数シンセサイザを製作し、位相雑音レベルを実測した。  
Ａ．実験条件  
（実施例２）  （実施例１）と同様の条件にて周波数シンセサイザを作動させ、位相雑音レベルを計測した。
【００４７】
Ｂ．実験結果  
（実施例２）の結果を図５に示す。（実施例２）の結果によれば、実際の周波数シンセサイザにて観測された位相雑音のレベルは（実施例１）のシミュレーション結果と良好に一致した。このことから、実際にも差動増幅器１４を設けることによる位相雑音レベルの改善効果（位相雑音劣化の低減効果）が確認された。
【符号の説明】
【００４８】
１１        電圧制御発振器（ＶＣＯ）
１２        分周器
１３        ミキサ
１４        差動増幅器
１５        Ａ／Ｄ変換器
１６        位相検出部
１７        フィルタ
１８        積分回路
１８１      乗算部
１８２      累積加算部
１８３      加算部
１９        Ｄ／Ａ変換器
２０        パラメータ設定部
２１        ＤＤＳ
２２        Ｄ／Ａ変換器
３１        位相補正部
３２        振幅調整部
【図１】
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【図２】
2011077910.tif 000004
【図３】
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【図４】
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【図５】
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