(57)【要約】【課題】微細かつリーク電流が抑制されたＳＲＡＭ。【解決手段】第１の負荷トランジスタＬＴ１を構成する第１のゲート電極Ｇ１ｂと、第１のゲート電極Ｇ１ｂの長手方向の延長上に、これと離間して延設され、第１の駆動トランジスタＤＴ１を構成する第２のゲート電極Ｇ１ａと、第１のゲート電極Ｇ１ｂと平行に延設され、第２の負荷トランジスタＬＴ２を構成する第３のゲート電極Ｇ１ｂと、第３のゲート電極Ｇ１ｂと交差して形成され、第２の負荷トランジスタＬＴ２を構成する第１のＰ型拡散領域ＰＤ２１と、第１のゲート電極Ｇ１ｂ及び第２のゲート電極Ｇ１ａ及び第１のＰ型拡散領域ＰＤ２１に跨って形成された第１の共通コンタクトＳＣ２と、を備えるＳＲＡＭ。第１のＰ型拡散領域ＰＤ２１は、第１のゲート電極Ｇ１ｂと第２のゲート電極Ｇ１ａとの間隙領域近傍まで延設され、かつ、当該間隙領域には形成されていない。【選択図】図１
2011243684.tif 000002
【特許請求の範囲】
【請求項１】
第１の負荷トランジスタを構成する第１のゲート電極と、
前記第１のゲート電極の長手方向の延長上に、これと離間して延設され、第１の駆動トランジスタを構成する第２のゲート電極と、
前記第１のゲート電極と平行に延設され、第２の負荷トランジスタを構成する第３のゲート電極と、
前記第３のゲート電極と交差して形成され、前記第２の負荷トランジスタを構成する第１のＰ型拡散領域と、
前記第１及び第２のゲート電極及び前記第１のＰ型拡散領域に跨って形成された第１の共通コンタクトと、を備え、
前記第１のＰ型拡散領域は、前記第１及び第２のゲート電極間の第１の間隙領域近傍まで延設され、かつ、当該第１の間隙領域には形成されていないＳＲＡＭ。
【請求項２】
前記第３のゲート電極の長手方向の延長上に、これと離間して延設され、第２の駆動トランジスタを構成する第４のゲート電極と、
前記第１のゲート電極と交差して形成され、前記第１の負荷トランジスタを構成する第２のＰ型拡散領域と、
前記第３及び第４のゲート電極及び前記第２のＰ型拡散領域に跨って形成された第２の共通コンタクトと、を更に備え、
前記第２のＰ型拡散領域は、前記第３及び第４のゲート電極間の第２の間隙領域近傍まで延設され、かつ、当該第２の間隙領域には形成されていないことを特徴とする請求項１に記載のＳＲＡＭ。
【請求項３】
前記第１及び第２の間隙領域には、素子分離層が形成されていることを特徴とする請求項２に記載のＳＲＡＭ。
【請求項４】
前記第１及び第２の共通コンタクトがＬ字形上を有していることを特徴とする請求項２又は３に記載のＳＲＡＭ。
【請求項５】
前記第１及び第２のＰ型拡散領域が同一寸法かつ点対称に形成されていることを特徴とする請求項請求項２〜４のいずれか一項に記載のＳＲＡＭ。
【請求項６】
前記第２のゲート電極と交差して前記第１の駆動トランジスタを構成する第１のＮ型拡散領域と、
前記第４のゲート電極と交差して前記第２の駆動トランジスタを構成する第２のＮ型拡散領域と、を更に備えることを特徴とする請求項２〜５のいずれか一項に記載のＳＲＡＭ。
【請求項７】
前記第３のゲート電極の一端の延長上に形成され、前記第１のＮ型拡散領域と交差して第１のアクセストランジスタを構成する第５のゲート電極と、
前記第１のゲート電極の一端の延長上に形成され、前記第２のＮ型拡散領域と交差して第２のアクセストランジスタを構成する第６のゲート電極と、を更に備えることを特徴とする請求項６に記載のＳＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭに関する。
【背景技術】
【０００２】
近年、ＳＲＡＭ（Static Random Access Memory）では、大容量化やチップサイズの小型化に伴い、メモリセルの更なる微細化が望まれている。図７は特許文献１の図１である。図７のＳＲＡＭは、完全ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型であり、４つのＮＭＯＳトランジスタと、２つのＰＭＯＳトランジスタを備える。具体的には、ＮＭＯＳトランジスタである２つのアクセストランジスタＡＴ１１、ＡＴ１２、ＮＭＯＳトランジスタである２つの駆動トランジスタＤＴ１１、ＤＴ１２、ＰＭＯＳトランジスタである２つの負荷トランジスタＬＴ１１、ＬＴ１２を備えている。図７において点線で示したのはコンタクトＣＴである。また、ハッチング部は拡散領域ＤＡである。
【０００３】
ここで、図７に示すように、従来一体形成されていた駆動用のＮＭＯＳトランジスタＤＴ１１のゲート電極Ｇ１１ａと、負荷用のＰＭＯＳトランジスタＬＴ１１のゲート電極Ｇ１１ｂとが分断して形成されている。同様に、従来一体形成されていた駆動用のＮＭＯＳトランジスタＤＴ１２のゲート電極Ｇ１２ａと、負荷用のＰＭＯＳトランジスタＬＴ１２のゲート電極Ｇ１２ｂとが分断して形成されている。このような構成により、ゲート電極におけるＰ型不純物とＮ型不純物との相互拡散を防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１３５３５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１のＳＲＡＭでは、例えばゲート電極Ｇ１１ａとゲート電極Ｇ１１ｂとの間隙領域にも拡散領域ＤＡが形成されている。メモリセルの微細化により、この間隙領域の幅が狭くなると、この間隙領域においてリーク電流が発生するという問題を発明者は見出した。このリーク電流は、おそらくシリサイド工程における不良に起因すると思われるが、その発生メカニズムの詳細は定かでない。
【課題を解決するための手段】
【０００６】
本発明に係るＳＲＡＭは、
第１の負荷トランジスタを構成する第１のゲート電極と、
前記第１のゲート電極の長手方向の延長上に、これと離間して延設され、第１の駆動トランジスタを構成する第２のゲート電極と、
前記第１のゲート電極と平行に延設され、第２の負荷トランジスタを構成する第３のゲート電極と、
前記第３のゲート電極と交差して形成され、前記第２の負荷トランジスタを構成する第１のＰ型拡散領域と、
前記第１及び第２のゲート電極及び前記第１のＰ型拡散領域に跨って形成された第１の共通コンタクトと、を備え、
前記第１のＰ型拡散領域は、前記第１及び第２のゲート電極間の第１の間隙領域近傍まで延設され、かつ、当該第１の間隙領域には形成されていないものである。
【０００７】
第１のＰ型拡散領域が、第１及び第２のゲート電極間の第１の間隙領域近傍まで延設され、かつ、当該第１の間隙領域には形成されていないため、微細かつリーク電流が抑制されたメモリセルを備えたＳＲＡＭを提供することができる。
【発明の効果】
【０００８】
本発明によれば、微細かつリーク電流が抑制されたメモリセルを備えたＳＲＡＭを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係るＳＲＡＭの単位メモリセルの平面図である。
【図２】実施の形態１の比較例に係るＳＲＡＭの単位メモリセルの平面図である。
【図３Ａ】製造方法を説明するための図１のＩＩＩ−ＩＩＩ断面図である。
【図３Ｂ】製造方法を説明するための図１のＩＩＩ−ＩＩＩ断面図である。
【図３Ｃ】製造方法を説明するための図１のＩＩＩ−ＩＩＩ断面図である。
【図３Ｄ】製造方法を説明するための図１のＩＩＩ−ＩＩＩ断面図である。
【図３Ｅ】製造方法を説明するための図１のＩＩＩ−ＩＩＩ断面図である。
【図３Ｆ】製造方法を説明するための図１のＩＩＩ−ＩＩＩ断面図である。
【図４】実施の形態２に係るＳＲＡＭの単位メモリセルの平面図である。
【図５】実施の形態３に係るＳＲＡＭの単位メモリセルの平面図である。
【図６Ａ】製造方法を説明するための図５のＶＩ−ＶＩ断面図である。
【図６Ｂ】製造方法を説明するための図５のＶＩ−ＶＩ断面図である。
【図７】特許文献１の図１である。
【発明を実施するための形態】
【００１０】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１１】
（実施の形態１）
図１は、本発明の第１の実施の形態に係るＳＲＡＭの単位メモリセル１００の平面図である。図１に示すように、単位メモリセル１００は、６つのゲート電極Ｇ１ａ、Ｇ１ｂ、Ｇ２ａ、Ｇ２ｂ、Ｇ３、Ｇ４、６つのＮ型拡散領域ＮＤ１１、ＮＤ１２ａ、ＮＤ１２ｂ、ＮＤ２１、ＮＤ２２ａ、ＮＤ２２ｂ、４つのＰ型拡散領域ＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤ２２、８つの拡散領域コンタクトＤＣ１〜ＤＣ８、２つのゲートコンタクトＧＣ１、ＧＣ２、２つの共通コンタクトＳＣ１、ＳＣ２を備えている。また、各ゲート電極の周囲にはサイドウォールＳＷが形成されている。
【００１２】
ここで、一点鎖線で示された境界線に囲まれた単位メモリセル１００の外形は矩形状である。そして、単位メモリセル１００は、中心Ｏに対し、点対称のレイアウト構造を有している。従って、ゲート電極Ｇ１ａ、Ｇ２ａは同一形状、ゲート電極Ｇ１ｂ、Ｇ２ｂは同一形状、Ｐ型拡散領域ＰＤ１１、ＰＤ１２は同一形状、Ｐ型拡散領域ＰＤ２１、ＰＤ２２は同一形状、ゲート電極Ｇ３、Ｇ４は同一形状、Ｎ型拡散領域ＮＤ１１、ＮＤ２１は同一形状、Ｎ型拡散領域ＮＤ１２ａ、ＮＤ２２ａは同一形状、Ｎ型拡散領域ＮＤ１２ｂ、ＮＤ２２ｂは同一形状などとなる。また、単位メモリセル１００は、一点鎖線で示した矩形の４辺に対応する各境界線に対し、線対称なレイアウト構造を有している。
【００１３】
また、図１に示されたＳＲＡＭは完全ＣＭＯＳ型である。そのため、単位メモリセル１００は、４つのＮＭＯＳトランジスタと、２つのＰＭＯＳトランジスタを備える。具体的には、単位メモリセル１００は、ＮＭＯＳトランジスタである２つのアクセストランジスタＡＴ１、ＡＴ２、ＮＭＯＳトランジスタである２つの駆動トランジスタＤＴ１、ＤＴ２、ＰＭＯＳトランジスタである２つの負荷トランジスタＬＴ１、ＬＴ２を備えている。ここで、駆動トランジスタＤＴ１と負荷トランジスタＬＴ１とがインバータを構成している。同様に、駆動トランジスタＤＴ２と負荷トランジスタＬＴ２とがインバータを構成している。
【００１４】
図１に示すように、アクセストランジスタＡＴ１は、ゲート電極Ｇ３、Ｎ型拡散領域ＮＤ１１及びＮＤ１２ｂから構成されている。駆動トランジスタＤＴ１は、ゲート電極Ｇ１ａ、Ｎ型拡散領域ＮＤ１１及びＮＤ１２ａから構成されている。即ち、Ｎ型拡散領域ＮＤ１１は、アクセストランジスタＡＴ１と駆動トランジスタＤＴ１とに共有されている。そして、負荷トランジスタＬＴ１は、ゲート電極Ｇ１ｂ、Ｐ型拡散領域ＰＤ１１及びＰＤ１２から構成されている。ここで、ゲート電極Ｇ１ｂは、ゲート電極Ｇ１ａの長手方向の延長上に、これと離間して延設されている。
【００１５】
ここで、Ｎ型拡散領域ＮＤ１２ａ、ＮＤ１１、ＮＤ１２ｂは直線状に延設されており、かつ、ゲート電極Ｇ１ａ、Ｇ３の両方と直交するように形成されている。また、Ｐ型拡散領域ＰＤ１１、ＰＤ１２は、Ｎ型拡散領域ＮＤ１２ａ、ＮＤ１１、ＮＤ１２ｂと平行になるように形成されている。即ち、Ｐ型拡散領域ＰＤ１１、ＰＤ１２は、ゲート電極Ｇ１ｂと直交している。更に、Ｐ型拡散領域ＰＤ１１は、ゲート電極Ｇ１ｂと平行に形成されたゲート電極Ｇ２ａ、Ｇ２ｂの間隙領域近傍まで延設され、かつ、当該間隙領域には形成されていない。また、ゲート電極Ｇ３は、ゲート電極Ｇ２ｂのゲート電極Ｇ２ａと反対側の延長上に形成されている。
【００１６】
同様に、アクセストランジスタＡＴ２は、ゲート電極Ｇ４、Ｎ型拡散領域ＮＤ２１及びＮＤ２２ｂから構成されている。駆動トランジスタＤＴ２は、ゲート電極Ｇ２ａ、Ｎ型拡散領域ＮＤ２１及びＮＤ２２ａから構成されている。即ち、Ｎ型拡散領域ＮＤ２１は、アクセストランジスタＡＴ２と駆動トランジスタＤＴ２とに共有されている。そして、負荷トランジスタＬＴ２は、ゲート電極Ｇ２ｂ、Ｐ型拡散領域ＰＤ２１及びＰＤ２２から構成されている。ここで、ゲート電極Ｇ２ｂは、ゲート電極Ｇ２ａの長手方向の延長上に、これと離間して延設されている。
【００１７】
ここで、Ｎ型拡散領域ＮＤ２２ａ、ＮＤ２１、ＮＤ２２ｂは直線状に延設されており、かつ、ゲート電極Ｇ２ａ、Ｇ４の両方と直交するように形成されている。また、Ｐ型拡散領域ＰＤ２１、ＰＤ２２は、Ｎ型拡散領域ＮＤ２２ａ、ＮＤ２１、ＮＤ２２ｂと平行になるように形成されている。即ち、Ｐ型拡散領域ＰＤ２１、ＰＤ２２は、ゲート電極Ｇ２ｂと直交している。更に、Ｐ型拡散領域ＰＤ２１は、ゲート電極Ｇ２ｂと平行に形成されたゲート電極Ｇ１ａ、Ｇ１ｂの間隙領域近傍まで延設され、かつ、当該間隙領域には形成されていない。また、ゲート電極Ｇ４は、ゲート電極Ｇ１ｂのゲート電極Ｇ１ａと反対側の延長上に形成されている。
【００１８】
アクセストランジスタＡＴ１、ＡＴ２のゲート電極Ｇ３、Ｇ４は、それぞれゲートコンタクトＧＣ１、ＧＣ２を介して、共通のワード線（不図示）に接続されている。ゲートコンタクトＧＣ１、ＧＣ２は、単位メモリセル１００の境界線上に形成されている。アクセストランジスタＡＴ１、ＡＴ２を構成するＮ型拡散領域ＮＤ１２ｂ、ＮＤ２２ｂは、それぞれ拡散領域コンタクトＤＣ５、ＤＣ８を介して、ビット線対（不図示）の各々に接続されている。
【００１９】
駆動トランジスタＤＴ１、ＤＴ２のソースを構成するＮ型拡散領域ＮＤ１２ａ、ＮＤ２２ａは、それぞれ拡散領域コンタクトＤＣ３、ＤＣ６を介して、グランドに接続されている。負荷トランジスタＬＴ１、ＬＴ２のソースを構成するＰ型拡散領域ＰＤ１２、ＰＤ２２は、それぞれ拡散領域コンタクトＤＣ１、ＤＣ２を介して、電源に接続されている。
【００２０】
駆動トランジスタＤＴ１を構成するゲート電極Ｇ１ａ及び負荷トランジスタＬＴ１を構成するゲート電極Ｇ１ｂは、共通コンタクトＳＣ２を介して、負荷トランジスタＬＴ２のドレインを構成するＰ型拡散領域ＰＤ２１に接続されている。更に、共通コンタクトＳＣ２は、メタル配線（不図示）と拡散領域コンタクトＤＣ７を介して、アクセストランジスタＡＴ２及び駆動トランジスタＤＴ２に共有されているＮ型拡散領域ＮＤ２１に接続されている。
【００２１】
同様に、駆動トランジスタＤＴ２を構成するゲート電極Ｇ２ａ及び負荷トランジスタＬＴ２を構成するゲート電極Ｇ２ｂは、共通コンタクトＳＣ１を介して、負荷トランジスタＬＴ１のドレインを構成するＰ型拡散領域ＰＤ１１に接続されている。更に、共通コンタクトＳＣ１は、メタル配線（不図示）と拡散領域コンタクトＤＣ４を介して、アクセストランジスタＡＴ１及び駆動トランジスタＤＴ１に共有されているＮ型拡散領域ＮＤ１１に接続されている。
【００２２】
上述の通り、本実施の形態では、ゲート電極Ｇ１ａ、Ｇ１ｂの間隙領域に拡散領域が形成されておらず、微細化により狭くなった間隙領域におけるリーク電流の発生を抑制することができる。同様に、ゲート電極Ｇ２ａ、Ｇ２ｂの間隙領域に拡散領域が形成されておらず、微細化により狭くなった間隙領域におけるリーク電流の発生を抑制することができる。
例えば、図７のようにゲート電極Ｇ１１ａとゲート電極Ｇ１１ｂとの隙間にＰＮ境界を有する拡散領域が形成される場合、高濃度のＰ＋拡散領域と高濃度のＮ＋拡散領域とが隣接することになり両領域の間でリーク電流の発生が懸念される。本発明では、ゲート電極Ｇ１ａ、Ｇ１ｂの隙間領域には拡散領域が形成されないため、隙間領域においてリーク電流が発生するのを抑制することができる。
【００２３】
図２は、実施の形態１の比較例に係るＳＲＡＭの単位メモリセル１０の平面図である。図２に示した比較例では、図１と異なり、駆動トランジスタＤＴ１のゲート電極と負荷トランジスタＬＴ１のゲート電極とが、一体化されたゲート電極Ｇ１として形成されている。同様に、駆動トランジスタＤＴ２のゲート電極と負荷トランジスタＬＴ２のゲート電極とが、一体化されたゲート電極Ｇ２として形成されている。また、図２では、図１と比較して、Ｐ型拡散領域ＰＤ１１、ＰＤ１２と、Ｐ型拡散領域ＰＤ２１、ＰＤ２２との位置関係が逆転している。
【００２４】
図２では、Ｐ型拡散領域ＰＤ１１にゲート電極Ｇ２のサイドウォールＳＷが重ならないようにするため、ある程度のマージンを以て、Ｐ型拡散領域ＰＤ１１に対して離間してゲート電極Ｇ２が形成される。そのため、図１に比べ、図２の比較例では、Ｐ型拡散領域ＰＤ１１と共通コンタクトＳＣ１との接触面積が減少し、抵抗が上がってしまう。同様に、図２では、Ｐ型拡散領域ＰＤ２１にゲート電極Ｇ１のサイドウォールＳＷが重ならないようにするため、ある程度のマージンを以て、Ｐ型拡散領域ＰＤ２１に対して離間してゲート電極Ｇ１が形成される。そのため、図１に比べ、図２の比較例では、Ｐ型拡散領域ＰＤ２１と共通コンタクトＳＣ２との接触面積が減少し、抵抗が上がってしまう。
【００２５】
一方、図１のＰ型拡散領域ＰＤ１１の先端付近では、ゲート電極がゲート電極Ｇ２ａとＧ２ｂとに分離されている。ゲート電極が分離されているため、加工上、ゲート電極Ｇ２ａ、Ｇ２ｂの先端が細く丸まった形状となる。そのため、Ｐ型拡散領域ＰＤ１１の先端付近まで充分Ｐ型不純物を注入することができるようになる。このため、図２と比較して、Ｐ型拡散領域ＰＤ１１の充分Ｐ型不純物が注入された領域と、ゲート電極Ｇ２ａ、Ｇ２ｂとが接するように形成することができる。これにより、Ｐ型拡散領域ＰＤ１１と共通コンタクトＳＣ２との接触面積が増加し、抵抗を下げることができる。また、もしゲート電極Ｇ２ａとＧ２ｂとがＰ型拡散領域ＰＤ１１側に目ズレが生じた場合でも、Ｐ型拡散領域ＰＤ１１と共通コンタクトＳＣ２との接触面積の減少を最小限とすることができ、抵抗が増加するのを抑制することができる。
同様に、Ｐ型拡散領域ＰＤ２１の先端付近で、ゲート電極Ｇ１ａとＧ１ｂとが分離しているため、Ｐ型拡散領域ＰＤ２１と共通コンタクトＳＣ１との接触面積が増加し、抵抗を下げることができる。
【００２６】
次に、図３Ａ〜３Ｆを用いて、図１に示したＳＲＡＭの製造方法を説明する。図３Ａ〜３Ｆは、製造方法を説明するための図１のＩＩＩ−ＩＩＩ断面図である。まず、素子分離層ＳＴＩ及びＮウェルＮＷが形成されたＰ型半導体基板ＳＵＢ上に、例えばＳｉＯ２などからなるゲート絶縁膜ＧＩＦ、例えばポリシリコン（多結晶シリコン）からなるゲート電極層を形成する。そして、フォトリソグフィ工程によりパターニングし、図１に示すような島状のゲート電極Ｇ１ａ、Ｇ１ｂ、Ｇ４を形成する（図３Ａ）。なお、図３Ａ〜３Ｆでは、ＰＮ境界（Ｐ型不純物注入領域とＮ型不純物注入領域との境界）１、ＰＮ境界２と、Ｐ型半導体基板とＮウェルとの境界と、が一致している。但し、必ずしも両者が一致している必要はない。
【００２７】
次に、ゲート電極Ｇ１ａ、Ｇ１ｂ、Ｇ４を覆うように、ＣＶＤ（Chemical Vapor Deposition）法などによりシリコン酸化膜などからなる絶縁膜を形成する。そして、異方性エッチングを行なうことにより、ゲート電極Ｇ１ａ、Ｇ１ｂ、Ｇ４にサイドウォールＳＷを形成する（図３Ｂ）。
【００２８】
次に、図３Ｃに示すように、ＰＮ境界１、ＰＮ境界２に挟まれたＰＭＯＳ領域をマスクＭＳＫにより覆い、Ｐ（リン）、Ａｓ（砒素）などのＮ型不純物をイオン注入する。これにより、Ｐ型半導体上にＮ型拡散領域（図１のＮＤ１１、ＮＤ１２ａ、ＮＤ１２ｂ、ＮＤ２１、ＮＤ２２ａ、ＮＤ２２ｂ）が形成される。即ち、ＮＭＯＳが形成される。
【００２９】
次に、図３Ｄに示すように、ＮＭＯＳ領域をマスクＭＳＫにより覆い、Ｂ（ボロン）などのＰ型不純物をイオン注入する。これにより、Ｐ型半導体のＮウェル上にＰ型拡散領域（図１のＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤ２２）が形成される。即ち、ＰＭＯＳが形成される。
【００３０】
次に、図３Ｅに示すように、基板全面にＭｏ（モリブデン）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｔｉ（チタン）、Ｎｉ（ニッケル）などからなる金属膜をスパッタリングにより形成する。そして、熱処理を行なうことによりゲート電極Ｇ１ａ、Ｇ１ｂ、Ｇ４及びＰ型拡散領域、Ｎ型拡散領域上に金属シリサイド膜ＭＳＦを形成する。なお、ゲート電極及び拡散領域以外の領域の未反応金属膜は除去される。
【００３１】
最後に、図３Ｆに示すように、基板全面にＣＶＤ法などによりシリコン窒化膜（ＳｉＮ膜）ＳＮＦ、シリコン酸化膜（ＳｉＯ２膜）ＳＯＦを形成する。そして、これらにコンタクトホールを形成した後、Ｗ（タングステン）を埋め込む。これにより、共通コンタクトＳＣ２及びゲートコンタクトＧＣ２が形成される。
【００３２】
（実施の形態２）
次に、図４を参照して本発明の第２の実施の形態に係るＳＲＡＭについて説明する。図４は、本発明の第２の実施の形態に係るＳＲＡＭの単位メモリセル２００の平面図である。実施の形態１に係る図１のＳＲＡＭでは、ＰＮ境界１がゲート電極Ｇ１ａを通過している。そのため、ゲート電極Ｇ１ａの図１における左側にはＮ型不純物が注入され、右側にはＰ型不純物が注入される。従って、ゲート電極Ｇ１ａにおいて不純物が相互拡散し、駆動トランジスタＤＴ１の動作が不安定になるおそれがあった。一方、実施の形態２に係る図４のＳＲＡＭでは、ＰＮ境界１がゲート電極Ｇ１ａを通過しておらず、ゲート電極Ｇ１ａ、Ｇ１ｂの間隙領域を通過している。そのため、ゲート電極Ｇ１ａにはＮ型不純物のみが注入され、駆動トランジスタＤＴ１の動作が安定になる。
【００３３】
同様に、実施の形態１に係る図１のＳＲＡＭでは、ＰＮ境界２がゲート電極Ｇ２ａを通過している。そのため、ゲート電極Ｇ２ａの図１における右側にはＮ型不純物が注入され、左側にはＰ型不純物が注入される。従って、ゲート電極Ｇ２ａにおいて不純物が相互拡散し、駆動トランジスタＤＴ２の動作が不安定になるおそれがあった。一方、実施の形態２に係る図４のＳＲＡＭでは、ＰＮ境界２がゲート電極Ｇ２ａを通過しておらず、ゲート電極Ｇ２ａ、Ｇ２ｂの間隙領域を通過している。そのため、ゲート電極Ｇ２ａにはＮ型不純物のみが注入され、駆動トランジスタＤＴ２の動作が安定になる。
【００３４】
また、実施の形態１と同様に、ゲート電極Ｇ１ａ、Ｇ１ｂの間隙領域に拡散領域が形成されておらず、微細化により狭くなったゲート電極間の間隙領域におけるリーク電流の発生を抑制することができる。同様に、ゲート電極Ｇ２ａ、Ｇ２ｂの間隙領域に拡散領域が形成されておらず、微細化により狭くなったゲート電極間の間隙領域におけるリーク電流の発生を抑制することができる。
【００３５】
また、実施の形態１と同様に、Ｐ型拡散領域ＰＤ１１の先端には、ゲート電極Ｇ２ａ、Ｇ２ｂの間隙領域が位置し、サイドウォールＳＷが形成されていない。そのため、Ｐ型拡散領域ＰＤ１１とゲート電極Ｇ２ａ、Ｇ２ｂとが接するように形成することができる。これにより、Ｐ型拡散領域ＰＤ１１と共通コンタクトＳＣ２との接触面積が増加し、抵抗を下げることができる。また、Ｐ型拡散領域ＰＤ２１の先端には、ゲート電極Ｇ１ａ、Ｇ１ｂの間隙領域が位置し、サイドウォールＳＷが形成されていない。そのため、Ｐ型拡散領域ＰＤ２１とゲート電極Ｇ１ａ、Ｇ１ｂとが接するように形成することができる。これにより、Ｐ型拡散領域ＰＤ２１と共通コンタクトＳＣ１との接触面積が増加し、抵抗を下げることができる。
【００３６】
（実施の形態３）
次に、図５を参照して本発明の第３の実施の形態に係るＳＲＡＭについて説明する。図５は、本発明の第３の実施の形態に係るＳＲＡＭの単位メモリセル３００の平面図である。実施の形態１に係る図１のＳＲＡＭでは、ＰＮ境界１がゲート電極Ｇ１ａを通過している。そのため、ゲート電極Ｇ１ａの図１における左側にはＮ型不純物が注入され、右側にはＰ型不純物が注入される。従って、ゲート電極Ｇ１ａにおいて不純物が相互拡散し、駆動トランジスタＤＴ１の動作が不安定になるおそれがあった。一方、実施の形態３に係る図５のＳＲＡＭでは、ＰＮ境界１がゲート電極Ｇ１ａを通過しておらず、ゲート電極Ｇ１ａ、Ｇ１ｂの間隙領域を通過している。そのため、ゲート電極Ｇ１ａにはＮ型不純物のみが注入され、駆動トランジスタＤＴ１の動作が安定になる。
【００３７】
同様に、実施の形態１に係る図１のＳＲＡＭでは、ＰＮ境界２がゲート電極Ｇ２ａを通過している。そのため、ゲート電極Ｇ２ａの図１における右側にはＮ型不純物が注入され、左側にはＰ型不純物が注入される。従って、ゲート電極Ｇ２ａにおいて不純物が相互拡散し、駆動トランジスタＤＴ２の動作が不安定になるおそれがあった。一方、実施の形態３に係る図５のＳＲＡＭでは、ＰＮ境界２がゲート電極Ｇ２ａを通過しておらず、ゲート電極Ｇ２ａ、Ｇ２ｂの間隙領域を通過している。そのため、ゲート電極Ｇ２ａにはＮ型不純物のみが注入され、駆動トランジスタＤＴ２の動作が安定になる。
【００３８】
また、実施の形態２に係る図４のＳＲＡＭでは、ＰＮ境界１、ＰＮ境界２が直角に折れ曲がっており、目ズレが発生してしまうと特性劣化が生じるため、実際の製造が容易でない。一方、実施の形態３に係る図５のＳＲＡＭでは、ＰＮ境界１、ＰＮ境界２の折れ曲がりが図４に比べ緩やかであり、実際の製造が容易である。ここで、図５のＳＲＡＭでは、共通コンタクトＳＣ１、ＳＣ２がＬ字形状に形成されている。そのため、ゲート電極Ｇ１ａ、Ｇ１ｂの間隙領域及びゲート電極Ｇ２ａ、Ｇ２ｂの間隙領域を図４よりも広げることができる。従って、ＰＮ境界１の折れ曲がりを緩やかにすることができる。
【００３９】
また、実施の形態１と同様に、ゲート電極Ｇ１ａ、Ｇ１ｂの間隙領域に拡散領域が形成されておらず、微細化により狭くなったゲート電極間の間隙領域におけるリーク電流の発生を抑制することができる。同様に、ゲート電極Ｇ２ａ、Ｇ２ｂの間隙領域に拡散領域が形成されておらず、微細化により狭くなったゲート電極間の間隙領域におけるリーク電流の発生を抑制することができる。
【００４０】
また、実施の形態１と同様に、Ｐ型拡散領域ＰＤ１１の先端には、ゲート電極Ｇ２ａ、Ｇ２ｂの間隙領域が位置し、サイドウォールＳＷが形成されていない。そのため、Ｐ型拡散領域ＰＤ１１とゲート電極Ｇ２ａ、Ｇ２ｂとが接するように形成することができる。これにより、Ｐ型拡散領域ＰＤ１１と共通コンタクトＳＣ２との接触面積が増加し、抵抗を下げることができる。また、Ｐ型拡散領域ＰＤ２１の先端には、ゲート電極Ｇ１ａ、Ｇ１ｂの間隙領域が位置し、サイドウォールＳＷが形成されていない。そのため、Ｐ型拡散領域ＰＤ２１とゲート電極Ｇ１ａ、Ｇ１ｂとが接するように形成することができる。これにより、Ｐ型拡散領域ＰＤ２１と共通コンタクトＳＣ１との接触面積が増加し、抵抗を下げることができる。
【００４１】
次に、図６Ａ、６Ｂを用いて、図５に示したＳＲＡＭの製造方法を説明する。図６Ａ、６Ｂは、製造方法を説明するための図５のＩＩＩ−ＩＩＩ断面図である。図３Ｂまでの製造方法は、実施の形態１と同様である。実施の形態１の図３Ｃの工程に代えて、図６Ａに示すように、ＰＮ境界１、ＰＮ境界２に挟まれたＰＭＯＳ領域をマスクＭＳＫにより覆い、Ｐ（リン）、Ａｓ（砒素）などのＮ型不純物をイオン注入する。これにより、Ｐ型半導体上にＮ型拡散領域（図１のＮＤ１１、ＮＤ１２ａ、ＮＤ１２ｂ、ＮＤ２１、ＮＤ２２ａ、ＮＤ２２ｂ）が形成される。即ち、ＮＭＯＳが形成される。ここで、ゲート電極Ｇ１ｂの全体がマスクＭＳＫに覆われている。一方、ゲート電極Ｇ１ａ、Ｇ４の全体が、マスクＭＳＫに覆われておらず、イオン注入される。
【００４２】
次に、実施の形態１の図３Ｄの工程に代えて、図６Ｂに示すように、ＰＮ境界１、ＰＮ境界２に挟まれたＰＭＯＳ領域以外をマスクＭＳＫにより覆い、Ｂ（ボロン）などのＰ型不純物をイオン注入する。これにより、Ｐ型半導体のＮウェル上にＰ型拡散領域（図５のＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤ２２）が形成される。即ち、ＰＭＯＳが形成される。ここで、ゲート電極Ｇ１ｂの全体がマスクＭＳＫに覆われておらず、イオン注入される。一方、ゲート電極Ｇ１ａ、Ｇ４の全体が、マスクＭＳＫに覆われている。図３Ｅ以降の製造方法も、実施の形態１と同様である。図６Ａ、６Ｂからも明らかなように、いずれのゲート電極もＰ型もしくはＮ型一方の不純物のみが注入される。
【００４３】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００４４】
１００、２００、３００  単位メモリセル
ＡＴ１、ＡＴ２  アクセストランジスタ
ＤＣ１〜ＤＣ８  拡散領域コンタクト
ＤＴ１、ＤＴ２  駆動トランジスタ
Ｇ１ａ、Ｇ１ｂ、Ｇ３、Ｇ４  ゲート電極
ＧＣ１、ＧＣ１  ゲートコンタクト
ＧＩＦ    ゲート絶縁膜
ＬＴ１、ＬＴ２  負荷トランジスタ
ＭＳＦ  金属シリサイド膜
ＭＳＫ  マスク
ＮＤ１１、ＮＤ１２ａ、ＮＤ１２ｂ  Ｎ型拡散領域
ＮＤ２１、ＮＤ２２ａ、ＮＤ２２ｂ  Ｎ型拡散領域
ＮＷ  Ｎウェル
ＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤ２２  Ｐ型拡散領域
ＳＣ１、ＳＣ２  共通コンタクト
ＳＮＦ  シリコン窒化膜
ＳＯＦ  シリコン酸化膜
ＳＴＩ  素子分離層
ＳＵＢ  Ｐ型半導体基板
ＳＷ  サイドウォール
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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