(57)【要約】【課題】化合物半導体ウェハー素材を用いてホール素子などを作成するに当たり、無駄となる部分が多くコストの増加を招いていた。【解決手段】  複合半導体素子が、基板（１１）と、基板上（１１）に備えられ有機材料を主材料とする平坦化層（１４）と、例えばホール素子を構成する化合物半導体素子を含み平坦化層（１４）上にボンディングされた半導体薄膜（１２）を有する。化合物半導体薄膜（１２）との電気的接続のための金属配線膜（２３）をさらに備え、化合物半導体薄膜（１２）と金属配線膜（２３）との間に、より高い不純物濃度の化合物半導体層（１７）を介在させても良い。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に備えられ有機材料を主材料とする平坦化層と、
化合物半導体素子を含み前記平坦化層上にボンディングされた半導体薄膜を有することを特徴とする
複合半導体素子。
【請求項２】
上記半導体薄膜はＧａＡｓ、ＩｎＡｓＩｎＳｂ、ＩｎＧａＡｓＳｂのいずれかを含む化合物半導体であることを特徴とする
請求項１に記載の複合半導体素子。
【請求項３】
上記化合物半導体薄膜は不純物濃度が１０−１７〜５×１０−１７ｃｍ−３であることを特徴とする
ことを特徴とする請求項２に記載の複合半導体素子。
【請求項４】
前記化合物半導体薄膜との電気的接続のための金属配線膜をさらに備え、前記化合物半導体薄膜と金属配線膜との間に、前記化合物半導体素子薄膜よりもより高い不純物濃度の化合物半導体層を介在させたことを特徴とする
請求項３に記載の複合半導体素子。
【請求項５】
シリコンウェハー基材上に平坦化層を形成するステップと、
化合物半導体ウェハーの上面に、
剥離層を成膜するステップと、
剥離層の上に、
第１の化合物半導体層を含むエピタキシャル層を成膜するステップと、
上記エピタキシャル層に溝を形成して、複数の小領域に分割するステップと、
剥離層をエッチングすることにより、上記分割されたエピタキシャル層を基板から剥離することで、エピタキシャルフィルムを得るステップと、
エピタキシャルフィルムを上記シリコンウェハー上の上記平坦化層の上に密着させるステップとを含む複合半導体素子の製造方法。
【請求項６】
上記エピタキシャルフィルムを密着させたシリコンウェハーをダイシングにより個片化するステップをさらに有することを特徴とする請求項５に記載の複合半導体素子の製造方法。
【請求項７】
上記エピタキシャル層が、第１の化合物半導体層よりも不純物濃度のより高い、第２の化合物半導体層をさらに含み、
上記第２の化合物半導体層をフォトリソグラフィー及びエッチングにより、コンタクト層を形成することを特徴とする請求項６に記載の複合半導体素子の製造方法。
【請求項８】
集積回路を含む半導体基板と、
前記基板上層に設けられた有機材料を主材料とする平坦化層と、
前記平坦化層上にボンディングされた化合物半導体薄膜を有することを特徴とする
磁気センサ。
【請求項９】
前記基板は集積回路を含む半導体基板であって、その表層には酸化けい素膜及び窒化けい素膜の内の少なくとも一方を含む単層又は多層構造の保護膜を備える
ことを特徴とする請求項８に記載の磁気センサ。
【請求項１０】
前記半導体薄膜が、前記集積回路が形成された領域上に備えられたことを特徴とする請求項８に記載の磁気センサ。
【請求項１１】
前記集積回路を含む半導体基板には
温度に応じた出力電圧を生じる電圧発生回路と
電流駆動回路とを備え、
前記電圧発生回路の出力により前記電流駆動回路が制御されて、温度に応じた駆動電流を発生させ、前記電流により前記化合物半導体薄膜を駆動する
ことを特徴とする請求項８に記載の磁気センサ。
【請求項１２】
前記化合物半導体薄膜がホール電圧を発生するものであり、
前記電圧発生回路は、前記化合物半導体薄膜から生じるホール電圧の温度依存性を補償するように、前記ホール電圧の温度係数と逆極性であってその絶対値が略等しい出力電圧を生じる
ことを特徴とする請求項１１に記載の磁気センサ。
【請求項１３】
請求項８乃至１２のいずれかに記載の磁気センサを、トナーカートリッジ内のトナー残量センサとして用いたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合半導体素子、その製造方法、磁気センサ及び画像形成装置に関する。本発明は特に、化合物半導体素子とシリコン基板とが複合された複合半導体素子およびその製造方法に関し、例えば、ＧａＡｓなどを活性層としたホール素子（Ｈａｌｌ  Ｄｅｖｉｃｅ）とシリコンウェハーとが複合化された複合半導体素子、シリコンＩＣとホール素子とが複合集積された磁気センサに関する。本発明はさらに、磁気センサを用いた画像形成装置に関する。
【背景技術】
【０００２】
高い電子移動度を有するＧａＡｓ、ＩｎＡｓ、ＩｎＳｂなどの化合物半導体は、高感度ホール素子や磁気センサの材料として適している。
また、これら素子とシリコン集積回路による信号処理部とが一体化された磁気センサが知られているが（特許文献１）、これらはＧａＡｓ基板によるチップとシリコン基板によるチップとが一つのパッケージに収容されたマルチチップモジュールやハイブリッドＩＣの構成として実現されていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２４３６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ホール素子は高価な化合物半導体ウェハー素材を用いて製造されるものであるが、前記ウェハーを個片化して作成されるチップにおいてホール素子部が占める面積の割合は僅かであって、端子パッド部や配線部の面積がチップの大部分を占めており、不経済であるという課題があった。
【０００５】
また、ホール素子を用いた磁気センサ等も、ＧａＡｓ基板を用いたホール素子チップとシリコン基板を用いた信号処理部チップとが一つのパッケージに収容された、マルチチップモジュールやハイブリッドＩＣ構成として実現されていた。ホール素子チップと信号処理部チップを用いる磁気センサＩＣは、前記チップをリードフレーム上にそれぞれ搭載して、前記チップ相互の電極パッド間をワイヤーで接続する必要から、パッケージサイズが大型化してしまうという課題があった。
【０００６】
さらにまた、前記化合物半導体からなるホール素子には温度依存性が不可避であって、温度変化によって磁界測定の結果に誤差を生じるという問題があった。
【課題を解決するための手段】
【０００７】
本発明の複合半導体素子は、
基板と、
前記基板上に備えられ有機材料を主材料とする平坦化層と、
化合物半導体素子を含み前記平坦化層上にボンディングされた半導体薄膜を有することを特徴とする。
【０００８】
本発明の磁気センサーは、
集積回路を含む半導体基板と、
前記基板上層に設けられた有機材料を主材料とする平坦化層と、
前記平坦化層上にボンディングされた化合物半導体薄膜を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、複合半導体素子の作成に当たり、無駄となる化合物半導体を少なくすることができる。また、温度依存性の小さい磁気センサを得ることができる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）及び（ｂ）は、本発明の実施の形態１に係る複合半導体素子を示す平面図及び断面図である。
【図２】実施の形態１に係る複合半導体素子の製造方法の一段階を示す図である。
【図３】実施の形態１に係る複合半導体素子の製造方法の一段階を示す図である。
【図４】（ａ）及び（ｂ）は、実施の形態１に係るホール素子の動作を示す図である。
【図５】実施の形態１に係る複合半導体素子の製造方法の変形例における一段階を示す図である。
【図６】図６は本発明の実施の形態２の磁気センサを示す回路図である。
【図７】図６の基準電圧回路の構成例を示す回路図である。
【図８】図６の制御電圧発生回路の構成例を示す回路図である。
【図９】（ａ）〜（ｄ）は、本発明の実施の形態２に係るホール素子を搭載した複合チップ及び該複合チップを用いた磁気センサの構成を概略的に示す図であり、図９（ａ）は磁気センサチップの上面図、図９（ｂ）は図９（ａ）のＡ−Ａ’部に対応する断面図、図９（ｃ）は前記磁気センサチップを樹脂モールドパッケージに組立てたパッケージ品の上面透視図、図９（ｄ）は同様の側面透視図である。
【図１０】実施の形態２に係る構成を用いたチップを樹脂封止して作成した磁気センサと、比較のための従来の磁気センサを示す平面図である。
【図１１】図６の基準電圧回路から出力される基準電圧の温度係数を示すグラフである。
【図１２】図９に示したホール素子のホール電圧の温度特性と図６の構成の磁気センサ回路の出力の温度特性を比較して示すグラフである。
【図１３】実施の形態２に係る磁気センサを搭載した画像形成装置を示す概略断面図である。
【図１４】図１３を参照して説明したプリンタのトナーカートリッジの構成を概略的に示す断面図である。
【発明を実施するための形態】
【００１１】
以下の説明で、信号と、該信号の入出力のための端子を同じ符号で示す場合がある。
【００１２】
実施の形態１．
（実施の形態１の構成）
図１（ａ）及び（ｂ）は本発明の実施の形態１に係るホール素子を形成した複合半導体素子チップ１０の構成を概略的に示す図であって、図１（ａ）はチップの上面図、図１（ｂ）は図１（ａ）のＡ−Ａ’部に対応する断面図である。
【００１３】
図１（ａ）において、複合半導体素子１０は、シリコンウェハー基材からなるチップ１１を有する。該チップ１１は、図示しないシリコンウェハー上に多数形成され、公知のダイシング技術を用いて個片化することにより得られたものである。
略十文宇状にハッチングして示すホール素子１２はＧａＡｓ半導体層からなり、後述するようにＧａＡｓウェハ一基材上からエピタキシャル層をフィルム状に剥離し、前記シリコンウェハー上に貼付した後、所要部をエッチング形成したものである。この貼付に当たっては、接着剤を用いることなく、密着させて接合（ボンディング）させる。
【００１４】
複合半導体素子チップ１０はさらに、チップ１１上に形成された電極パッド１５と、パッド１５とホール素子１２の間を接続する薄膜配線（メタル配線）１６と、ホール素子部１２の上面に形成したコンタクト部１７とを有する。
【００１５】
なお、破線１３で囲まれる領域は、ＧａＡｓエピタキシャルフィルムの貼付領域であって、ＧａＡｓエピタキシャルフィルムが貼付される領域が破線１３で示されている。エピタキシャルフィルムは、前述したＧａＡｓウェハー基材上のエピタキシャル層をフィルム状に分離及び剥離することで得られるものである。
図示の例では、エピタキシャルフィルムが矩形状、より具体的には正方形状であり、一片の長さがＬ２として図示されている。
【００１６】
一点鎖線１４で囲んで示す平坦化領域は、前記エピタキシャルフィルムの貼付前にチップ１１の表面粗さ（表面凹凸部の谷部と山部の高低差に相当する）を小さくして、エピタキシャルフィルムとの密着性を良くするため設けられるものであって、高温処理に耐える耐熱性と弾力性に優れたポリイミドなどを用いることができる。
平坦化した後の前記ポリイミド層の表面粗さは５ｎｍ以下とすることが望ましい。
【００１７】
感光性ポリイミドを用いて平坦化領域１４が形成されたシリコン基材１１は、前記ポリイミド層の表面状態を活性化するためプラズマ洗浄装置を用いて減圧環境下でプラズマ処理される。
次いで、平坦化領域１４の上面に前述したエピタキシャルフィルム１３を積載した後、前記エピタキシャルフィルム１３を挟んで加圧することで、前記ポリイミド層が僅かに弾性変形して前記表面粗さが解消することで密着して、エピタキシャルフィルムとポリイミド層とは分子間力によって強固に接合される。
このとき、前述した加圧時においてシリコン基材を加熱しておくことで密着力をより高めることができる。
【００１８】
次いで、公知のフォトリソグラフィー法を用いて前記したエピタキシャルフィルム領域１３の必要な部分以外をエッチング除去することで、符号１２で示す略十文字形状のホール素子部を形成することができる。なお、ホール素子部１２を、一例として略十文字形状に形成するものとしているが、本発明はこれに限定されない。
【００１９】
図１（ａ）においては、ホール素子部１２を形成する元となったＧａＡｓ領域１３の一辺の長さをＬ２とし、シリコン基材からなるチップの一辺を長さＬ１として図中に記載しているが、当然ながらＬ２＜Ｌ１であり、チップ１１に占めるＧａＡｓ領域１３の面積は僅少である。
後述するように、ＧａＡｓ領域１３はそれが形成されるＧａＡｓウェハーの上層に微小な隙間をもって多数形成されていたものであって、前記ＧａＡｓウェハーからＧａＡｓ領域１３を剥離してチップ１１に積載することでＧａＡｓエピタキシャル層を無駄なく配置し、ＧａＡｓウェハーを無駄なく利用することができる。
【００２０】
図１（ｂ）は図１（ａ）のＡ−Ａ’部に対応する断面図である。
図１（ｂ）に示すように、シリコンウェハー基材１１上に、電極パッドを形成するメタル層１５と、前記パッド１５の周縁部を含むウェハー基材１１の上層を覆うように形成されたパッシベーション保護膜２１と、前述したポリイミドからなる平坦化層１４と、及び前記したＧａＡｓ層１２とが設けられている。ＧａＡｓ層１２は、エピタキシャルフィルム１３を積層した後必要部分が残るようにエッチングにより形成したものである。
保護膜２１は、例えば、酸化けい素膜及び窒化けい素膜のうちの少なくとも一方を含む単層又は多層構造のものである。
コンタクト層２２は、ＧａＡｓ層１２の上層に形成されており、ＧａＡｓ層１２よりも高濃度の不純物を含むＧａＡｓ層からなる。コンタクト層２２は、図１（ａ）のコンタクト部１７に相当する。
【００２１】
メタル配線層２３は、ホール素子１２と電極パッド１５との間を接続する薄膜配線で構成されており、図１（ａ）における配線層１６に相当する。
このように、コンタクト層２２の上部所定箇所にメタル配線層２３をオーバラップさせることでコンタクト領域１７を形成することができる。
【００２２】
なお、メタル配線層２３はコンタクト層２２を形成するＧａＡｓ層とオーミックに接続可能な素材であることが望ましく、Ａｕ−ＧｅやＡｕ−Ｇｅ−Ｎｉなどの材料を用いることができる。
また、図１（ｂ）に示したように、メタル配線層２３をパッド１５の上層に渡って配置することで、ダイシング時におけるパッド１５の表面腐食防止やワイヤーボンディング時の金線との接続強度を増すことができるなどの効果が得られて、より好ましい。
【００２３】
（エピタキシャルフィルムの製造法）
図１に示したＧａＡｓ層１３を構成するために必要となるエピタキシャルフィルムの製造プロセスを説明する。
図２及び図３はエピタキシャルフィルムの製造プロセスを概略的に説明する断面図である。
【００２４】
エピタキシャル層１２２（剥離される前はエピタキシャル層１２２と記載し、剥離された後はエピタキシャルフィルム１２２と記載する）の製造は有機金属気相成長法（ＭＯ−ＣＶＤ：  Ｍｅｔａｌ  Ｏｒｇａｎｉｃ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）や分子線エピタキシー（ＭＢＥ：  Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）等を用いて行うことができる。
【００２５】
図２は前述したエピタキシャルフィルムの製造工程途中の一段階を示す図である。
図２に示すように、化合物半導体ウェハー、例えばＧａＡｓウェハー１００の上面に、バッファ層やエッチングストップ層１０１、及び剥離層１０２を順に成膜する。
なお、エッチングストップ層１０１としてはＩｎＧａＰ、剥離層１０２としてはＡｌＡｓなどを用いることができ、後述するようにエピタキシャルフィルムを剥離層１０２から剥離した後のＧａＡｓ基材を含む基材１２１は製造開始時の形態を留めており、新しいエピタキシャル層を成膜するために再利用することができる。
【００２６】
次に、ＡｌＡｓ剥離層（犠牲層）１０２の上にドナー不純物を含むＧａＡｓ層１０３、エッチングストップ層１０４、及び比較的高濃度のドナー不純物を含むＧａＡｓ層１０５を順に成膜する。
【００２７】
後述するように、公知のフォトリソグラフィー法とウェットエッチング法を用いることでＡｌＡｓ剥離層１０２を選択的に除去することができる。
前記ウェットエッチングに用いる薬液の組成を適切に選択することで、ＡｌＡｓ剥離層１０２に対するエッチング速度を、ＧａＡｓ層１０３やエッチングストップ層１０１に対するエッチング速度に比べ格段に大きくすることができ、ＡｌＡｓ剥離層１０２を選択的にエッチングすることが可能となる。
これによって、エピタキシャルフィルム１２２をエピタキシャルフィルム製造基板１２１から剥がすことができる。
【００２８】
図３は前述したエピタキシャルフィルムの製造工程中の、エピタキシャルフィルム１２２をエピタキシャルフィルム製造基板１２１から剥がす工程の一段階を示している。
【００２９】
図３に示されるようにエピタキシャル層１２２を剥離するに際し、予め溝１１２を形成し、溝によりエピタキシャル層１２２を小領域に分割しておく。この溝により分割される小領域は、各々１個のホール素子を構成する部分となる。
【００３０】
溝１１２の形成は、溝の予定領域以外をレジスト等によりマスクするフォトリソグラフィー工程とウェットエッチング工程を用いて行うことができる。
なお、図３においてはＡｌＡｓ剥離層１０２の一部が残されている状態（エッチング途中の状態）が示されているが、エピタキシャルフィルム１２２を図示しない手段で保持した状態で最終的にＡｌＡｓ剥離層１０２は完全に除去される。
【００３１】
エピタキシャルフィルム１２２の剥離に際して、エピタキシャルフィルムを支持および保護する支持体をエピタキシャルフィルム１２２上に設けることができる。例えば、エピタキシャルフィルム１２２の上に支持体を設けた場合、エピタキシャルフィルム支持体表面を例えば真空吸着や光硬化性粘着シート（光照射によって粘着性を失わせる機能を備えた粘着シート）等により吸着し、所定の位置に移動することができる。
【００３２】
このようにして溝部１１２と剥離層１０２とを用いて略矩形のフィルム状に形成されたエピタキシャルフィルム（図１に符号１３で示す）はポリイミドからなる平坦化層１４の上部に密着させられ、エピタキシャルフィルム１３とポリイミド層１４の表面同士の間に働く分子間力によって強固に接合される。
【００３３】
ついでフォトリソグラフイ一法によって図１のコンタクト領域１７以外のコンタクト層１０５がエッチング除去され、ついで前記ＩｎＧａＰ用のエッチャントを用いてエッチングストップ層１０４も除去され、さらにフォトリソグラフィー法によって図１のホール素子部１２以外の領域のＧａＡｓ層１０３が除去することでホール素子部１２は形成される。
【００３４】
このようにして図３のＧａＡｓ層１０５の一部が、図１（ａ）のコンタクト部１７となり、図３のＧａＡｓ層１０３の一部が図１（ａ）のホール素子部１２となる。
上記のようにして図１（ｂ）のメタル配線層２３とホール素子部１２の間にコンタクト部２２を設けることでコンタクト層２２とメタル配線層２３の界面部分の合金化が促進されその接触抵抗を最小化することができる。
【００３５】
（ホール素子の動作）
図４は図１（ａ）及び（ｂ）に示す構成のホール素子１２の要部を簡略化して示すものであって、図４（ａ）はその平面拡大図、図４（ｂ）は図４（ａ）のＡ−Ａ’線に沿う断面図である。
【００３６】
電子物性の理論から良く知られているように、
ホール素子部１２においてはＨＴ１〜ＨＴ４の各端子を備え、図４（ａ）の紙面に垂直な方向に磁界を掛けた状態で、矢印にて示すように端子ＨＴ１から端子ＨＴ２方向に電流Ｉｄを流したとき、端子ＨＴ３−ＨＴ４間に次式で示されるホール電圧Ｖｈが生じる。
Ｖｈ＝Ｒｈ×Ｉｄ×Ｂ／ｄ      …（１）
ここで、Ｒｈはホール係数、
Ｂは磁束密度であって、ホール素子１２について紙面に垂直に貫く向きの磁界を示す。
また、ｄは図４（ｂ）に示されるように、ホール素子を構成する半導体層の厚さを示す。
【００３７】
ホール係数Ｒｈは次式で与えられる。
Ｒｈ＝１／（Ｎ×ｑ）      …（２）
ここで、ｑは電子の電荷、
Ｎはキャリア密度である。
一方、ρを抵抗率、μを移動度とするとき、
Ｒｈ＝ρ×μ      …（３）
と表すことができる。
【００３８】
式（１）を参照して明らかなように、ホール電圧Ｖｈを測定することで磁束密度Ｂを検出することができ、また式（３）に示すように、温度変化等により移動度μが変動した場合でも移動度の温度係数を打ち消すように電流Ｉｄを変化させることでホール電圧の変動を補償することができる。
【００３９】
図４（ｂ）において、シリコン基材からなるチップ１１の上層に、形成されたパッシベーション保護膜２１、その上に形成されたポリイミドなどからなる平坦化層１４、さらにその上に形成されたドナー不純物を含むＧａＡｓ半導体層１２が示されている。
式（１）で示したように、ホール電圧Ｖｈは半導体層の厚さｄに反比例するので、磁束密度Ｂに対するホール電圧Ｖｈを大きくするためには、すなわち磁束の検出感度を高めるためには厚さｄを薄くすると良く、また式（２）から、ホール係数を大きくするためキャリア密度を低くすると良いことが判る。
【００４０】
一方、キャリア濃度を増加させるとホール素子の感度が低下して高精度な磁界測定には適しないのであるが、ホール電圧の温度変化率を小さくできる利点もあって、これらを勘案した条件設定が必要である。
このため半導体層（図２の１０３）の不純物濃度は、１０−１７〜５×１０−１７ｃｍ−３とし、特に２〜３×１０−１７ｃｍ−３とするのが好ましい。
【００４１】
また、前記半導体層は電子密度が低いために、薄くしすぎると空乏化して電気伝導が生じなくなる。そこで、それを回避するためには半導体層の厚みｄは０．１μｍ以上とするのが好ましい。
【００４２】
（変形例）
図５は図２を参照して説明した製造方法の変形例を示す。図２と同一の符号は同一の層を示す。
【００４３】
図５は、この変形例において、エピタキシャルフィルムの製造工程途中の一段階を示す図である。エピタキシャル層１２２（剥離される前はエピタキシャル層１２２と記載し、剥離された後はエピタキシャルフィルム１２２と記載する）の製造は有機金属気相成長法（ＭＯ−ＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）や分子線エピタキシー法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）等を用いて行うことができる。
【００４４】
図５に示すように、ＧａＡｓウェハー１００の上面に、バッファ層やエッチングストップ層１０１、剥離層１０２を順に成膜する。
なお、エッチングストップ層１０１としてはＩｎＧａＰ、剥離層１０２としてはＡｌＡｓなどを用いることができ、後述するようにエピタキシャルフィルムを剥離層１０２から剥離した後のＧａＡｓ基材を含む基材１２１は製造開始時の形態を留めており、新しいエピタキシャル層を成膜するために再利用することができる。
【００４５】
次に、ＡｌＡｓ剥離層（犠牲層）１０２の上に、ＧａＡｓ層１０３、バッファ層１３１、ドナー不純物を含む化合物半導体層１３２、エッチングストップ層１３３、比較的高濃度（ＧａＡｓ層１０３よりも高濃度）のドナー不純物を含むＧａＡｓ層１３４を順に成膜する。
【００４６】
図５で示した化合物半導体層１３２として、ＩｎＡｓ、ＩｎＳｂ、ＩｎＧａＡｓＳｂなどＧａＡｓよりもキャリア移動度の大きな材料を用いることで、前述したホール係数をさらに大きくすることができ、より高感度な磁気センサを実現することができる。
【００４７】
図５で示した化合物半導体のエピタキシャル層１２２は、図３で示したのと同様に、公知のフォトリソグラフィー法とウェットエッチング法を用いて、前述したＡｌＡｓ剥離層１０２を選択的に除去することで剥離することができる。
【００４８】
前記ウェットエッチングに用いる薬液の組成を適切に選択することで、ＡｌＡｓ剥離層１０２に対するエッチング速度を、ＧａＡｓ層１０３やエッチングストップ層１０１に対するエッチング速度に比べ格段に大きくすることができ、ＡｌＡｓ剥離層１０２を選択的にエッチングすることが可能となる。
これによって、エピタキシャルフィルム１２２をエピタキシャルフィルム製造基板１２１から剥がすことができる。
このためには、図３に示すのと同様にエピタキシャル層１２２を剥離するに際し、予め溝１１２を形成しておくと良い。
【００４９】
（実施の形態１の効果）
ホール素子は高価な化合物半導体ウェハーを用いて製造されるものであるが、
前記ウェハーを個片化して作成されるチップにおいてホール素子部が占める面積の割合は僅かであって、端子パッド部や配線部の面積がチップの大部分を占めており、不経済であるという課題があった。
【００５０】
それに対して実施の形態１の構成（図１）においては、前記化合物半導体ウェハー上の成膜されたエピタキシャル層を区分的に剥離して、基材とするシリコンウェハー上の必要な部分に接合する構成としたので、前記化合物半導体に無駄を生じることがない。
さらに、前記したエピタキシャル層を剥離した後の化合物半導体ウェハー基材はエピタキシャル層の成膜のために再利用することができる。
このように、材料資源の無駄を無くすことで経済性に優れたホール素子を実現することができる。
【００５１】
実施の形態２．
（実施の形態２の構成）
図６は本発明の実施の形態２に係る磁気センサを、一部機能ブロックにより示す回路図である。基準電圧回路２０１は、出力端子ＶＲＥＦを備え、該端子から基準電圧Ｖｒｅｆを発生させる。基準電圧Ｖｒｅｆは温度に対して正の温度係数を持つものであるが、後述するようにその温度係数は正の値のみならず、負の値とすることもでき、温度係数が略ゼロとすることもできる。基準電圧回路２０１の内部構成については後述する。
【００５２】
制御電圧発生回路（ＡＤＪブロック）２０２は、基準電圧の入力端子ＶＲＥＦ、補正信号の入力端子ＳＡ３〜ＳＡ０、制御電圧の出力端子Ｖを備えている。制御電圧発生回路２０２の内部構成については後述する。
図示の磁気センサはさらにＰＭＯＳトランジスタ２０３と、実施の形態１に関して説明したのと同様のＧａＡｓ半導体からなるホール素子部１２と、増幅回路２０４を有する。増幅回路２０４は、演算増幅器２１５と、抵抗２１１〜２１４を有する。抵抗２１１〜２１４の抵抗値をＲＡ１〜ＲＡ４として図中に記載している。
【００５３】
基準電圧回路２０１の出力端子ＶＲＥＦは制御電圧回路２０２の入力端子ＶＲＥＦに接続される。制御電圧回路２０２の論理入力端子ＳＡ３〜ＳＡ０は図示しないポリシリコンヒューズと端子パッドとに接続されている。前記構成を採用する目的は製造ばらつきの補正のためであって、その概要は次のようなものである。
【００５４】
まず、図６に示す磁気センサ回路の製造完了後のプロービング試験において電気測定を行い、半導体製造プロセスに起因する特性ばらつきの程度を把握する。次いで、ホール素子の駆動電流が所定値となるように論理入力端子ＳＡ３〜ＳＡ０の論理レベルを決定する。
【００５５】
さらに、論理入力端子ＳＡ３〜ＳＡ０の論理レベルを固定するように、試験装置によって前記ポリシリコンヒューズを選択的に溶断する。前述した補正処理はホール素子の駆動電流の調整を目的とするが、同様な構成を基準電圧回路２０１や増幅回路２０４に適用することも可能であり、温度特性の補償や磁気センサの出力特性の補償を行うこともできる。
【００５６】
図６のその他箇所の説明に戻ると、ＰＭＯＳトランジスタ２０３のソース端子は電源ＶＤＤと接続され、ゲート端子は制御電圧回路２０２の出力端子Ｖと接続され、ドレーン端子はホール素子１２の端子ＨＴ１と接続される。なお、ＰＭＯＳトランジスタ２０３のドレーン電流、すなわちホール素子１２の端子ＨＴ１を駆動する電流を符号Ｉｄで示している。
【００５７】
また、ホール素子の端子ＨＴ２はグランドと接続され、ホール素子の端子ＨＴ４は増幅回路２０４の入力端子２０４Ａと、ホール素子の端子ＨＴ３は増幅回路２０４の入力端子２０４Ｂとそれぞれ接続される。また、増幅回路２０４の出力端子２０４Ｃは端子Ｖｏと接続される。
【００５８】
図６に示す増幅回路２０４において、端子２０４Ａは抵抗２１１の一端と接続され、抵抗２１１の他端は抵抗２１２の一端及び演算増幅器２１５の反転入力端子と接続される。
端子２０４Ｂは抵抗２１３の一端と接続され、抵抗２１３の他端は抵抗２１４の一端及び演算増幅器２１５の非反転入力端子と接続される。抵抗２１４の他端はグランドと接続されている。抵抗２１２の他端は演算増幅器２１５の出力端子に接続され、増幅回路２０４の出力端子２０４Ｃとも接続されている。また、演算増幅器２１５の出力端子は磁気センサの出力端子Ｖｏと接続される。
【００５９】
いま、入力端子２０４Ａの電位をＶａ、入力端子２０４Ｂの電位をＶｂとする。このとき、増幅回路２０４の出力電圧Ｖｏは
Ｖｏ＝［（ＲＡ１＋ＲＡ２）／（ＲＡ３＋ＲＡ４）］×（ＲＡ４／ＲＡ１）×Ｖｂ−（ＲＡ２／ＲＡ１）×Ｖａ
として求めることができる。
【００６０】
ここで簡略化のため、ＲＡ１＝ＲＡ３、ＲＡ２＝ＲＡ４とおき、
ホール素子１２の端子ＨＴ３、端子ＨＴ４間に生じるホール電圧Ｖｈを
Ｖｈ＝Ｖｂ−Ｖａ
とおいて整理すると、
Ｖｏ＝（ＲＡ２／ＲＡ１）×Ｖｈ
となる。
【００６１】
このように、抵抗ＲＡ１、ＲＡ２の比を適切に設定することで、ホール素子に生じるホール電圧Ｖｈを増幅して所望の電圧レベルを持つ出力電圧Ｖｏを得ることができる。
【００６２】
なお、図６の増幅回路２０４においては説明を簡略化するため１個の演算増幅器を用いて増幅する場合を例として説明したが、増幅回路２０４に替えて２個もしくは３個の演算増幅器からなる計装アンプ（インスツルメンテーションアンプ）を用いることもできる。
【００６３】
（基準電圧回路）
図７は実施の形態２における基準電圧回路（ＶＲＥＦ）２０１の構成を示す。
図示の基準電圧回路２０１は、ＰＭＯＳトランジスタ２２１及び２２２と、ＮＰＮバイポーラトランジスタ２２３及び２２４と、抵抗２２５及び２２６とを有する。
ＰＭＯＳトランジスタトランジスタ２２１、２２２のソース端子は電源ＶＤＤと接続され、両者のゲート端子は互いに接続されている。
また、ＰＭＯＳトランジスタ２２２のゲート端子とドレーン端子とは接続される。
【００６４】
ＰＭＯＳトランジスタ２２１のドレーン端子は抵抗２２６を介してバイポーラトランジスタ２２３のベース端子と接続され、ＮＰＮトランジスタ２２３のベース端子とコレクタ端子とは抵抗２２５を介して接続されている。
【００６５】
ＰＭＯＳトランジスタ２２２のドレーン端子はＮＰＮトランジスタ２２４のコレクタ端子と接続され、ＮＰＮトランジスタ２２４のベース端子はＮＰＮトランジスタ２２３のコレクタ端子と接続されている。
【００６６】
ＮＰＮトランジスタ２２３及び２２４のエミッタ端子はグランドと接続されている。また、ＰＭＯＳトランジスタ２２１のドレーン端子は出力端子ＶＲＥＦと接続されており、基準電圧Ｖｒｅｆを発生している。
【００６７】
ここで、ＮＰＮトランジスタ２２４のエミッタ面積は、ＮＰＮトランジスタ２２３のエミッタ面積のＮ倍（Ｎ＞１）に設定されている。
【００６８】
図７においてはＰＭＯＳトランジスタ２２１及び２２２のドレーン電流をそれぞれ符号Ｉ１、Ｉ２で示し、抵抗２２５の抵抗値をＲＢ１、抵抗２２６の抵抗値をＲＢ２、抵抗２２６と抵抗２２５との接続点を符号２２３Ｂ、ＮＰＮトランジスタのコレクタ部を符号２２３Ｃで示し、さらにＮＰＮトランジスタ２２３のベース・エミッタ間電圧をＶｂｅ１、ＮＰＮトランジスタ２２４のべ一ス・エミッタ間電圧をＶｂｅ２として図中に記載している。
【００６９】
（制御電圧発生回路（ＡＤＪ回路）の構成）
図８は図６の制御電圧発生回路（ＡＤＪ回路）２０２の内部構成の一例を示す。
図示の制御電圧発生回路２０２は、
演算増幅器２３１と、ＰＭＯＳトランジスタ２３２と、アナログマルチプレクサ回路２３３と、抵抗列ＲＣＨとを有する。
ＰＭＯＳトランジスタ２３２のソースは電源ＶＤＤに接続され、ゲート端子は演算増幅器２３１の出力端子に接続されると共に端子Ｖに接続され、該端子Ｖから制御電圧Ｖｃｏｎｔｒｏｌを出力する。
【００７０】
ＰＭＯＳトランジスタ２３２は図６のＰＭＯＳトランジスタ２０３とはゲート長が等しく構成されている。また、ＰＭＯＳトランジスタ２３２のドレーン電流が図中に符号Ｉｒｅｆで示されている。
【００７１】
演算増幅器２３１の反転入力端子はＶＲＥＦ端子に接続され、基準電圧Ｖｒｅｆが印加され、非反転入力端子は後述するマルチプレク２３３の出力端子Ｙと接続され、演算増幅器２３１の出力端子はＰＭＯＳトランジスタ２３２のゲート端子と接続されるとともに、端子Ｖに接続され、図６のＰＭＯＳトランジスタ２０３のゲート端子に接続される。抵抗列ＲＣＨは、１６個の抵抗Ｒ００〜Ｒ１５を直列接続したものである。
【００７２】
マルチプレクサ回路２３３は、アナログ電圧が入力される１６個の入力端子Ｐ０〜Ｐ１５と、アナログ電圧を出力する出力端子Ｙと、論理信号が入力される４個の入力端子ＳＢ３〜ＳＢ０を備え、該４本の論理信号により設定される１６通りの信号論理の組み合わせによって、入力端子Ｐ０〜Ｐ１５のうち、何れかの端子が選択され、当該端子に印加される電位が出力端子Ｙから出力される。換言すれば、入力端子ＳＢ３〜ＳＢ０の論理信号レベルによって、入力端子Ｐ０〜Ｐ１５のうち何れかの端子が選択され、出力端子Ｙとの間に電流経路が形成される。
【００７３】
演算増幅器２３１と抵抗列ＲＣＨと、ＰＭＯＳトランジスタ２３２とで構成される回路でフィードバック制御回路を構成しており、演算増幅器２３１の非反転入力端子の電位は略Ｖｒｅｆと等しくなるように制御される。
このため、図８のＰＭＯＳトランジスタ２３２のドレーン電流Ｉｒｅｆは、抵抗Ｒ００〜Ｒ１５のうち、マルチプレクサ２３３により選択される部位の合成抵抗値（マルチプレクサ２２３により選択される部位からグランドまでの合成抵抗値）と、演算増幅器２３１に入力される基準電圧Ｖｒｅｆとから決定されることになる。
【００７４】
さらに具体的に説明すれば、例えば、入力端子ＳＢ３〜ＳＢ０の論理値が“１１１１”となっていて、補正状態が最大と指令されているとき、マルチプレクサ２３３の入力端子Ｐ１５と出力端子Ｙとが導通状態とされ、入力端子Ｐ１５の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳトランジスタ２３２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ００
となる。
【００７５】
また、入力端子ＳＢ３〜ＳＢ０の論理値が“０１１１”となっていて、補正状態の中心が指令されているとき、マルチプレクサ２３３の入力端子Ｐ７と出力端子Ｙとが導通状態とされ、入力端子Ｐ７の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳトランジスタ２３２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００＋Ｒ０１＋・・・＋Ｒ０７＋Ｒ０８）
となる。
【００７６】
さらにまた、入力端子ＳＢ３〜ＳＢ０の論理値が“００００”となっていて、補正状態の最小が指令されているとき、マルチプレクサ２３３の入力端子Ｐ０と出力端子Ｙとが導通状態とされ、入力端子Ｐ０の電位が基準電圧Ｖｒｅｆと略等しくなるように制御される。この結果、ＰＭＯＳトランジスタ２３２のドレーン電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／（Ｒ００＋Ｒ０１＋・・・＋Ｒ１４＋Ｒ１５）
となる。
【００７７】
前述したように、図６のＰＭＯＳトランジスタ２０３とＰＭＯＳトランジスタ２３２とはゲート長があい等しく構成され、これらトランジスタは飽和領域で動作するように制御されているので、これらの両トランジスタはカレントミラーの関係となり、ＰＭＯＳトランジスタ２０３には基準電流Ｉｒｅｆに比例するドレーン電流Ｉｄを生じる。
【００７８】
この結果、マルチプレクサ２３３の入力端子ＳＢ３〜ＳＢ０に与える論理値状態により、ＰＭＯＳトランジスタ２３２のドレーン電流Ｉｒｅｆを１６段階に調整することができ、図６のＰＭＯＳトランジスタ２０３のドレーン電流もまた１６段階に調整することができる。
【００７９】
（磁気センサ）
図９（ａ）〜（ｄ）は実施の形態２に係るホール素子を搭載した複合チップ２４１及び該複合チップを用いた磁気センサの構成を概略的に示す。
図９（ａ）は磁気センサチップの上面図、図９（ｂ）は図９（ａ）のＡ−Ａ’部に対応する断面図、図９（ｃ）は前記磁気センサチップを樹脂モールドパッケージに組立てたパッケージ品の上面透視図、図９（ｄ）は同様の側面透視図である。
【００８０】
図９（ａ）において、シリコンウェハー基材からなるチップ（その外形線が符号２４１で示される）は、図示しないシリコンウェハー上に多数形成され、公知のダイシング技術を用いて個片化されたものである。
ハッチングで示す略十文字状のＧａＡｓ半導体層からなるホール素子部１２は、実施の形態１に関し図１（ａ）及び（ｂ）、図２及び図３を参照して説明した方法を用いて作成され、ＧａＡｓウェハー基材上からエピタキシャル層をフィルム状に剥離し前記シリコンウェハー上に貼付した後、所要部をエッチング形成したものである。
【００８１】
チップ２４１上には、パッド電極１５が形成されている。図６に示した出力端子Ｖｏの他、電源ＶＤＤ端子、グランド端子として３個のパッド電極１５が図示されている。
【００８２】
なお、破線で囲んで示す２４２Ａは、図６の基準電圧回路２０１、制御電圧発生回路２０２、ＰＭＯＳトランジスタ２０３、増幅回路２０４等からなるシリコン半導体を用いて形成された制御回路部の配置領域を示し、ワイヤーボンディング時のパッド電極下層に与えられる機械的な損傷に配慮して、前記制御回路部はパッド部１５を避けた領域（２４２Ａ）内に配置される。
また、チップ２４１の面積を有効に活用するため、ホール素子部１２は制御回路配置領域２４２Ａの上部に配置することができる。
【００８３】
図９（ｂ）は図９（ａ）を参照して説明した磁気センサチップの上面図のＡ−Ａ’部に対応する断面図であって、シリコン基材１１、パッド電極１５、及び回路配置領域２４２内に配置された制御回路部２４２Ｃ、パッシベーション保護膜２１、薄膜配線（メタル配線）２３、平坦化層１４及びホール素子部１２が示されている。
【００８４】
制御回路部２４２Ｃは、図６の基準電圧回路２０１、制御電圧発生回路２０２、ＰＭＯＳトランジスタ２０３、増幅回路２０４等の回路部材からなる。
薄膜配線（メタル配線）２３は、図９においてはパッド電極１５の上層にも配置されているが、ホール素子１２の図示しないコンタクト部と回路配置領域２４２に配置された制御回路部の所定端子とを接続している。
【００８５】
平坦化層１４は、前記エピタキシャルフィルムの貼付前にチップ１１の表面粗さ（表面凹凸部の谷部と山部の高低差に相当する）を小さくして、エピタキシャルフィルムとの密着性を良くするため設けられるものであって、高温処理に耐える耐熱性と弾力性に優れたポリイミドなどを用いることができる。なお、平坦化した後の表面粗さは５ｎｍ以下とすることが望ましい。
【００８６】
感光性ポリイミドを用いて平坦化層１４が形成されたシリコンウェハーは、前記ポリイミド層の表面状態を活性化するためプラズマ洗浄装置を用いて減圧環境下でプラズマ処理される。
次いで、平坦化層１４の上面に前述したエピタキシャルフィルムを積載した後、前記エピタキシャルフィルムを挟んで加圧することで、前記ポリイミド層が僅かに弾性変形して前記表面粗さが解消することで密着して、エピタキシャルフィルムとポリイミド層とは分子間力によって強固に接合される。なお、前述した加圧時においてシリコン基材を加熱しておくことで密着力をより高めることができる。
【００８７】
次いで、公知のフォトリソグラフィー法を用いて前記したエピタキシャルフィルム領域の必要な部分以外をエッチング除去することで略十文字形状のホール素子部１２を形成することができる。なお、ホール素子部１２は一例として略十文字形状に形成されるものとしているが、本発明はこれに限定されない。
【００８８】
図９（ａ）及び（ｂ）を参照して明らかなように、チップ１１（外形線２４１）に占めるＧａＡｓ領域１２の面積は僅少であって、それを形成するのに要するエピタキシャルフィルム面積も極小である。前記エピタキシャルフィルムはＧａＡｓウェハー上層に微小な隙間をもって多数形成されていたものであって、前記ＧａＡｓウェハーからエピタキシャルフィルムを剥離してチップ１１に積載することで図３に示したＧａＡｓエピタキシャル層１２２を無駄なく配置し、ＧａＡｓウェハーを無駄なく利用することができる。
【００８９】
実施の形態２の構成を用いる複合チップ（図６）は、前述したシリコンチップ２４１とホール素子１２とを複合して形成されたものである。
図９（ｃ）は前記複合チップを樹脂封止してなる磁気センサの上面透視図である。
図示の磁気センサは、前記樹脂封止してなる磁気センサのリードフレーム端子部２５１、２５２、２５３と、前記複合チップ２４１が搭載されるリードフレームのアイランド部２５４と、前記複合チップのパッド部１５とリードフレームの端子部とを接続するボンディングワイヤー２５６と、樹脂封止のためのエポキシモールド部２５５とを備えている。
【００９０】
図９（ｄ）は図９（ｃ）に対応するものであって、前記複合チップを樹脂封止してなる磁気センサの側面透視図である。
【００９１】
（従来構成との比較）
図１０（ａ）及び（ｂ）は実施の形態２の構成を用いたチップを樹脂封止して作成した磁気センサと、比較のための従来の磁気センサを示す図である。
【００９２】
図１０（ａ）は実施の形態２に係る磁気センサの上面透視図であって、図９（ｃ）に対応するものである。一方、図１０（ｂ）は従来構成における同様な磁気センサの上面透視図である。
図１０（ｂ）に示される磁気センサにおいて、ＧａＡｓ基材を用いたホール素子チップ３０１は、ハッチングして示すホール素子部や電極パッドなどからなる。制御回路チップ３０２は、シリコン基材を用いてその上層に形成されたものである。ホール素子チップ３０１及び制御回路チップ３０２はリードフレームのアイランド部２５４に搭載され、制御回路チップ３０２のパッド電極とリードフレーム端子間とはボンディングワイヤー２５６で接続されるのと同時に、ホール素子チップ３０１及び制御回路チップ３０２の所定の端子パッド部との間もボンディングワイヤーにて接続されている。
【００９３】
図１０（ａ）、図１０（ｂ）を比較して明らかなように、従来構成の制御回路チップ３０２には図６において示した出力端子Ｖｏ、電源ＶＤＤ端子、グランド端子のみならず、ホール素子との接続のためさらに４個のパッド電極を配置する必要があって、そのチップサイズは図１０（ａ）のものと比べ大型になる。それに加えて、従来構成においてはリードフレームのアイランド上に複数のチップを搭載してなるものであるため、その構成のために必要な面積が大きく、樹脂封止されたパッケージ外形２５５もまた大型化してしまう。それに対して、実施の形態２の構成とすることで樹脂封止されたパッケージ外形の小型化が可能となる。
【００９４】
（基準電圧回路２０１の動作）
図６及び図７を参照して説明した基準電圧回路２０１において、出力端子ＶＲＥＦに生じる出力電圧Ｖｒｅｆを計算してみよう。そのために、まず電流Ｉ１を求める。電子物性の理論から良く知られているように、バイポーラトランジスタのエミッタ電流Ｉｅとベース・エミッタ間電圧Ｖｂｅとの間には下記の関係が成り立つ。
Ｉｅ≒Ｉｓ×ｅｘｐ（ｑＶｂｅ／（ｋＴ））
ここで、Ｉｓは飽和電流であり、バイポーラトランジスタの素子面積に比例して決まる定数である。
ｅｘｐ（  ）は指数関数、
ｑは電子の電荷であり、ｑ＝１．６×１０−１９［Ｃ］、
ｋはボルツマン定数であり、ｋ＝１．３８×１０−２３［Ｊ／Ｋ］、
Ｔは絶対温度であり、室温２５［℃］において約２９８［Ｋ］である。
【００９５】
上式を変形して次式を得る。
Ｖｂｅ＝（ｋＴ／ｑ）×ｌｎ（Ｉｅ／Ｉｓ）
なお、ｌｎ（  ）は自然対数関数である。
ここで、ＮＰＮトランジスタ２２３、２２４について、
エミッタ間電圧をＶｂｅ１、Ｖｂｅ２、
エミッタ電流をＩｅ１、Ｉｅ２、
飽和電流をＩｓ１、Ｉｓ２
と表記することにする。
【００９６】
このとき、バイポーラトランジスタ２２３及び２２４について次式が成り立つ。
Ｖｂｅ１＝（ｋＴ／ｑ）×ｌｎ（Ｉｅ１／Ｉｓ１）
Ｖｂｅ２＝（ｋＴ／ｑ）×ｌｎ（Ｉｅ２／Ｉｓ２）
図７を参照すると、抵抗ＲＢ１の一端の電位はＶｂｅ１であり、他の一端の電位はＶｂｅ２である。
このため抵抗ＲＢ１の両端に生じる電位差ΔＶｂｅは
ΔＶｂｅ＝Ｖｂｅ１−Ｖｂｅ２
である。前式に上の２式を代入して整理すると、
△Ｖｂｅ＝（ｋＴ／ｑ）×［ｌｎ（Ｉｅ１／Ｉｓｌ）−ｌｎ（Ｉｅ２／Ｉｓ２）］
＝（ｋＴ／ｑ）×ｌｎ［（Ｉｓ２／Ｉｓｌ）×（Ｉｅ１／Ｉｅ２）］
が得られる。
前述したように、バイポーラトランジスタ２２３と２２４のエミッタ面積比は１：Ｎ、（Ｎ＞１）と設定しており、前記飽和電流はトランジスタの素子面積に比例するので、
Ｉｓ２＝Ｉｓ１×Ｎ
となる。
【００９７】
また、前述したように、ＰＭＯＳトランジスタ２２１及び２２２はカレントミラーの関係が設定され、Ｉ１＝Ｉ２とすることができる。こうすれば、Ｉｅ１とＩｅ２とは略等しくなるので、
ΔＶｂｅ＝（ｋＴ／ｑ）×ｌｎ（Ｎ）
の関係が得られる。
【００９８】
図７に示す電流Ｉ１は抵抗ＲＢ１に流れる電流に略等しいので、
Ｉ１＝ΔＶｂｅ／ＲＢ１
＝（１／ＲＢ１）×（ｋＴ／ｑ×ｌｎ（Ｎ）
である。
前記した電流Ｉ１は抵抗ＲＢ２を介して流れるので、これよりＶＲＥＦ出力端子の電位Ｖｒｅｆは
Ｖｒｅｆ＝Ｉ１×ＲＢ２＋Ｖｂｅ１
＝（ＲＢ２／ＲＢ１）×（ｋＴ／ｑ）×ｌｎ（Ｎ）＋Ｖｂｅ１    …（４）
と求まる。
【００９９】
式（４）の第１項は絶対温度に対して正の温度係数を示すのに対して、第２項であるバイボーラトランジスタのベース・エミッタ間電圧の温度係数は約−２ｍＶ／℃と負の依存性を持つ。
この結果、上式の抵抗ＲＢ２、ＲＢ１の比を適切に設定することでＶｒｅｆ電位の温度依存性を正の値や負の値にしたり、略ゼロに設定することもできる。
【０１００】
（基準電圧Ｖｒｅｆの温度係数）
図１１は基準電圧回路２０１から出力される基準電圧Ｖｒｅｆの温度係数を示すグラフであって、横軸に電圧Ｖｒｅｆの設定値、縦軸には電圧Ｖｒｅｆの温度係数を示す。
【０１０１】
グラフ上に記した点ＳＤは前記抵抗値ＲＢ２（図７の抵抗２２６の抵抗値）を略ゼロとする場合であって、このときの電圧ＶｒｅｆはＮＰＮトランジスタ２２３のベース・エミッタ間電圧Ｖｂｅ１に相当しており、前述したようにその温度依存性は約一２ｍＶ／℃であって、ベース・エミッタ間電圧を０．６Ｖとするとき、その温度係数Ｔｃは、
Ｔｃ＝−２×１０−３／０．６＝−０．３３［％／℃］
である。
【０１０２】
一方、グラフの点ＳＥは電圧Ｖｒｅｆが約１．２５Ｖの場合に相当するものであって、この電圧はバンドギャップリファレンス電圧と呼ばれ、その温度係数が略ゼロとなることは良く知られている。
【０１０３】
さらに、抵抗値ＲＢ２を大きく選び、電圧Ｖｒｅｆを高く設定する場合においては、上記の電圧Ｖｒｅｆの式（４）において、その第１項が第２項よりも大きくなり支配的となる。このとき第１項の温度係数Ｔｃは（１／Ｔ）であり、室温Ｔ＝３００［Ｋ］の場合には
Ｔｃ＝＋０．３３［％／℃］
となる。
【０１０４】
図１１のグラフにおいては、温度係数ゼロの箇所を破線で示し、電圧Ｖｒｅｆを高く設定する場合におけるグラフの漸近線（＋０．３３％／℃の線）を一点鎖線にて図示している。
【０１０５】
図１１を参照して明らかなように、図７の構成の基準電圧回路を用いることで、その温度係数を−０３３％／℃から＋０．３３％／℃にまで所望の値に設定することができる。また、これに伴い電圧Ｖｒｅｆの値も増減することになるが、それに応じて図８に示したＲ００〜Ｒ１５の抵抗値を調整することで図８における基準電流Ｉｒｅｆの値を所定値に保つことができる。
【０１０６】
（ホール素子の温度依存性）
図１２は、図９において示したホール素子１２のホール電圧Ｖｈの温度特性（曲線ＣＦ）と、図６の構成の磁気センサ回路の出力の温度特性（曲線ＣＧ）を比較して示すグラフであって、両者を比較しやすいように室温時の値を１００％とし、温度に対する変化分をパーセント表示している。
【０１０７】
図９の構成におけるホール素子はＧａＡｓ半導体のエピタキシャルフィルムを用いており、ホール電圧Ｖｈは曲線ＣＦにて示すように、温度−５０℃において＋４％、＋１５０℃において−６％変化している。
【０１０８】
前記温度範囲（−５０℃〜１５０℃）においてホール電圧の変動幅は１０％であり、温度変化に対しては、
−１０％／（１５０−（−５０））＝−０．０５［％／℃］
の温度依存性を生じており、これはＧａＡｓ半導体層のキャリア移動度が温度によって変動することに原因している。
このことから、ホール係数Ｒｈは前記した温度依存性を生じていることになる。
【０１０９】
一方、曲線ＣＧは図６の構成の磁気センサにおいて、出力電圧Ｖｏの温度特性を示している。図６においては、曲線ＣＦの温度特性−０．０５［％／℃］を補正するように、図６に示した基準電圧回路２０１の出力電圧Ｖｒｅｆの温度係数を＋０．０５［％／℃］と設定している。
【０１１０】
この結果、図８の基準電流Ｉｒｅｆは温度に対して＋０．０５［％／℃］の割合で電流増加し、電流Ｉｒｅｆとカレントミラーの関係が与えられたホール素子の駆動電流Ｉｄもまた温度に対して＋０．０５［％／℃］の割合で増加する。
【０１１１】
前述したように、ホール素子１２から得られるホール電圧Ｖｈは次式で与えられる。
Ｖｈ＝Ｒｈ×Ｉｄ×Ｂ／ｄ
上式から、ホール素子の駆動電流Ｉｄが前記正の温度係数を備えることでホール係数Ｒｈの負の温度依存性を補償して、温度変化に対して略一定なセンサ出力電圧を得ることができる。
【０１１２】
このようにすることで、図１２の曲線ＣＧにおいては温度変化に対しても略一定となる特性となっており、その温度依存性が著しく改善されていることが判る。
【０１１３】
以上のように、基準電圧発生回路２０１は、化合物半導体薄膜で構成されたホール素子１２から生じるホール電圧の温度係数と逆極性であってその絶対値が略等しい出力電圧を発生し、これにより、ホール素子の温度依存性を補償する温度補償回路として動作する。基準電圧回路２０１から出力される基準電圧で制御される制御電圧発生回路２０２及びＰＭＯＳトランジスタ２０３は、基準電圧発生回路２０１の出力に制御され、温度に応じた駆動電流を発生させ化合物半導体薄膜で構成されたホール素子１２を駆動する。
【０１１４】
（実施の形態２の効果）
従来構成のホール素子を用いた磁気センサは、ＧａＡｓ基材上に化合物半導体が形成されたホール素子チップとシリコン基板を用いた信号処理部チップとが一つのパッケージに収容された、マルチチップモジュールやハイブリッドＩＣ構成として実現されていた。前記したホール素子チップと信号処理部チップを用いる磁気センサＩＣは、前記チップをリードフレーム上にそれぞれ搭載して、前記チップ相互の電極パッド間をワイヤーで接続する必要から、パッケージサイズが大型化してしまうという課題があった。
それに対して、実施の形態２の構成（図９）においては、前記化合物半導体ウェハー上の成膜されたエピタキシャル層を区分的に剥離して、基材とするシリコンウェハー上の要部に接合する構成としたので、前記化合物半導体に無駄を生じることがない。
【０１１５】
それに加えて、前記シリコンウェハー上には前記したホール素子を定電流駆動すると共に、ホール素子の温度依存性を補償する駆動回路を備えており、前記ホール素子を備えてなる磁気センサの温度依存性を抑制することができるという効果が得られる。
このように、材料資源の無駄を無くすことで経済性に優れ、さらに温度特性に優れた磁気センサを実現することができる。
【０１１６】
（利用形態）
以上実施の形態１及び２に関して説明したホール素子および磁気センサは、電子写真プリンタにおけるブラシレスモータの回転速度検出や各種センサとして利用することができる。以下その一例としてタンデムカラープリンタをとりあげ、図１３及び図１４を参照してその動作を説明する。
【０１１７】
（タンデムカラープリンタ）
図１３は、実施の形態２に係る磁気センサを搭載した画像形成装置を示す概略断面図であって、実施の形態２の構成による磁気センサを画像形成装置の現像装置を構成するトナーカートリッジ内のトナー残量センサとして用いる場合の適用例を示す。
【０１１８】
図１３において、画像形成装置６００は、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）およびシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット６０１〜６０４を有し、これらが記録媒体６０５の搬送経路６２０の上流側から順に配置されている。これらプロセスユニット６０１〜６０４の内部構成は共通しているため、以下ではマゼンタのプロセスユニット６０３を例に取り、その内部構成を説明する。
【０１１９】
プロセスユニット６０３には、像担持体としての感光体ドラム６０３ａが矢印方向に回転可能に配置され、この感光体ドラム６０３ａの周囲には、その回転方向上流側から順に、帯電装置６０３ｂ、露光装置６０３ｃ、現像装置６０３ｄ及びクリーニング装置６０３ｅが配設されている。
【０１２０】
帯電装置６０３ｂは、感光体ドラム６０３ａの表面に電荷を供給して帯電させる。
露光装置６０３ｃは、帯電された感光体ドラム６０３ａの表面に選択的に光を照射して静電潜像を形成する。露光装置６０３ｃとしては、例えばＬＥＤへッドが用いられる。
【０１２１】
現像装置６０３ｄは、静電潜像が形成された感光体ドラム６０３ａの表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させるものであり、後述のトナーカートリッジで構成されている。
クリーニング装置６０３ｅは、感光体ドラム６０３ａ上のトナーの顕像を転写した際に残留したトナーを除去する。
なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。
【０１２２】
また、画像形成装置６００は、その下部に、紙などの記録媒体６０５を堆積した状態で収納する用紙カセット６０６を装着し、その上方には記録媒体６０５を１枚ずつ分離させて搬送するためのホッピングローラ６０７が配設されている。さらに、記録媒体６０５の搬送方向における、ホッピングローラ６０７の下流側にはピンチローラ６０８、６０９と共に記録媒体６０５を挟持することによって、記録媒体を搬送する搬送ローラ６１０及び、記録媒体６０５の斜行を修正し、プロセスユニット６０１に搬送するレジストローラ６１１を配設している。これらのホッピングローラ６０７、搬送ローラ６１０及びレジストローラ６１１は図示されない駆動源からギア等を経由して動力が伝達され回転する。
【０１２３】
プロセスユニット６０１〜６０４の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ６１２が配設されている。これら転写ローラ６１２には感光ドラム６０３ａ上に付着されたトナーによる顕像を記録媒体６０５に転写する転写時に、感光体ドラム６０１ａ〜６０４ａの表面電位とこれら各転写ローラ６１２の表面電位に電位差を持たせるための電位が印加される。
【０１２４】
定着装置６１３は、加熱ローラとバックアップローラとを有し、記録媒体６０５上に転写されたトナーを加圧・加熱することによって定着する。この下流の排出ローラ６１４及び６１５は、定着装置６１３から排出された記録媒体６０５を、排出部のピンチローラ６１６及び６１７と共に挟持し、記録媒体スタッカ部６１８に搬送する。これら定着装置６１３、排出ローラ６１４等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。
【０１２５】
次に上記構成の画像記録装置の動作を説明する。
まず、用紙カセット６０６に堆積した状態で収納されている記録媒体６０５がホッピングローラ６０７によって、上から１枚ずつ分離されて搬送される。続いて、この記録媒体６０５は、搬送ローラ６１０及びレジストローラ６１１並びにピンチローラ６０８及び６０９に挟持されて、プロセスユニット６０１の感光体ドラム６０１ａと転写ローラ６１２の間に搬送される。その後、記録媒体６０５は、感光体ドラム６０１ａ及び転写ローラ６１２に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム６０１ａの回転によって搬送される。
【０１２６】
同様にして、記録媒体６０５は、順次プロセスユニット６０２〜６０４を通過し、その通過過程で、各露光装置６０１ｃ〜６０４ｃにより形成された静電潜像を、現像装置６０１ｄ〜６０４ｄによって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。
【０１２７】
そして、その記録面上に各色のトナー像が重ね合わせられた後、定着装置６１３によってトナー像が定着された記録媒体６０５は、排出ローラ６１４及び６１５並びにピンチローラ６１６及び６１７に挟持されて、画像記録装置６００の外部の記録媒体スタッカ部６１８に排出される。以上の過程を経て、カラー画像が記録媒体６０５上に形成される。
【０１２８】
（トナーカートリッジ）
図１４は図１３を参照して説明した画像形成装置の現像装置（例えば６０３ｄ）を構成するトナーカートリッジの構成を概略的に示す断面図である。
図示のトナーカートリッジにおいては、トナーカートリッジ本体７００内に設けられたロッド７０１を有する。
ロッド７０１は、その一端部（下端）が、クランク部を成す撹拌シャフト７０５に回転自在に接続されている。
ロッド７０１の他端部（上端）はトナーカートリッジケース７００の上部に設けたガイド部７０２に摺動自在に接続してある。
ロッド７０１の上記他端部（上端）には磁石７０３が取り付けられ、ガイド部７０２の上壁に設けたフィルム７０４を介して磁気センサ７１０に磁力を及ぼすようにしている。
この磁気センサ７１０として実施の形態２の構成によるものを用いることができる。
【０１２９】
なお、トナーカートリッジ本体７００内にはさらに、揺動部７０７、及びノブ部７０８が設けられている。ノブ部７０８は、トナーカートリッジと感光ドラムユニット（図示しない）とを固定する固定爪（図１４には示していない）を移動させる。
【０１３０】
また、トナーカートリッジ本体７００内にはトナー７０６が収納されており、
該トナー７０６の残量により撹拌シャフト７０５の矢印方向への回転の速度が変動する。
即ち、トナー７０６が満杯の場合には撹拌シャフト７０５の回転に対する抵抗が大きく、攪拌シャフトの回転が遅くなる一方、トナー７０６を消費してその残量が少なくなった場合には上部空隙の容積が増して、撹拌シャフト７０５の回転に対する抵抗が減少し、その結果回転が速くなる。
【０１３１】
撹拌シャフト７０５の回転はロッド７０１を介して磁石７０３の上下動として伝達され、磁気センサ７１０への磁力変化波形のデューティー比となって現れる。この結果、前記磁気センサから得られる波形のデューティー比を検出することで、トナーカートリッジ内のトナー残量を検出することが可能となる。
【０１３２】
以上の樣に、実施の形態２に関して説明した磁気センサを用いることで、的確なトナー残量検知を行なうことができる高品質の画像形成装置（プリンタ、コピー機など）を提供することができる。
また、上記説明したフルカラーの画像形成装置に限らずモノクロ、マルチカラーの画像形成装置においても同様な効果が得られる。
【０１３３】
以上、実施の形態１及び２に関して説明した構成を備えるホール素子をプリンタ等の画像形成装置に用いる場合を説明したが、本発明はこれに限定されず、ブラシレスモータにおける着磁されたロータ部の回転速度検出、電線に電流が流れるときにその周囲に生じる磁界を検出することで電流値を検出する電流センサ、ＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ；全地球測位システム）機能を備えた携帯電話機に搭載され、地磁気の方位、強度を測定する地磁気センサなど、広範囲の用途に用いることができる。
【符号の説明】
【０１３４】
１１  基板、  １２  半導体薄膜、  １４  平坦化層、  １７  コンタクト層、  ２３  金属配線膜、  ２０１  基準電圧回路、  ２０２  制御電圧発生回路、  ２０３  ＰＭＯＳトランジスタ、  ２０４  増幅回路、  ７００  トナーカートリッジ、  ７１０  磁気センサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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