(57)【要約】【課題】リーク電流が小さく、信頼性に優れたキャパシタを有する半導体装置を提供する。【解決手段】半導体装置の製造方法は、下部電極上に、アモルファス状態の結晶核を形成した後、熱処理を行うことにより、結晶核を結晶化させる。下部電極上に、結晶核と同じ材料から構成されるアモルファス状態の容量絶縁膜を形成した後、熱処理を行うことにより、アモルファス状態の容量絶縁膜を結晶化させる。容量絶縁膜上に、上部電極を形成することによりキャパシタを得る。【選択図】図３
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【特許請求の範囲】
【請求項１】
下部電極を形成する工程と、
前記下部電極上に、アモルファス状態の結晶核を形成する工程と、
熱処理を行うことにより、前記結晶核を結晶化させる工程と、
前記下部電極上に、前記結晶核と同じ材料から構成されるアモルファス状態の容量絶縁膜を形成する工程と、
熱処理を行うことにより、前記アモルファス状態の容量絶縁膜を結晶化させる工程と、
前記容量絶縁膜上に、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法。
【請求項２】
下部電極を形成する工程と、
前記下部電極上に、結晶化させた結晶核を形成する工程と、
前記下部電極上に、前記結晶核と同じ材料から構成されると共に前記結晶核を元にして結晶化させた容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法。
【請求項３】
下部電極を形成する工程と、
前記下部電極上に、結晶化させた結晶核を元にして成長した結晶粒界を有する容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法。
【請求項４】
前記結晶核を形成する工程において、
原子層堆積法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって前記結晶核を形成する、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記結晶核を形成する工程において、
下記工程（ａ）〜（ｈ）からなるサイクルを１回以上、行う、請求項４に記載の半導体装置の製造方法。
（ａ）Ｓｒ原料ガスを供給して、下部電極上にＳｒ原料を堆積させる工程、
（ｂ）Ｓｒ原料ガスをパージする工程、
（ｃ）酸化性ガスを供給して、下部電極上のＳｒ原料を酸化する工程、
（ｄ）酸化性ガスをパージする工程、
（ｅ）Ｔｉ原料ガスを供給して、下部電極上にＴｉ原料を堆積させる工程、
（ｆ）Ｔｉ原料ガスをパージする工程、
（ｇ）酸化性ガスを供給することにより、下部電極上にチタン酸ストロンチウム（ＳＴＯ）を形成する工程、
（ｈ）酸化性ガスをパージする工程。
【請求項６】
前記工程（ａ）において、前記Ｓｒ原料ガスを３０〜３００秒の間、供給し、
前記工程（ｃ）において、前記酸化性ガスを３０〜３００秒の間、供給し、
前記工程（ｅ）において、前記Ｔｉ原料ガスを３０〜３００秒の間、供給し、
前記工程（ｇ）において、前記酸化性ガスを３０〜３００秒の間、供給する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記Ｓｒ原料ガスは、Ｓｒ（ＭＥＴＨＤ）2、Ｓｒ（ＴＨＤ）2、Ｓｒ（Ｃ5ｉ−Ｐｒ3Ｈ2）、及びＳｒ（ＤＰＭ）2・２ｔｅｔｒａｅｎｅからなる群から選択された少なくとも一種のガスであり、
前記酸化性ガスは、Ｏ2  ｐｌａｓｍａ、Ｏ3、Ｈ2Ｏ、及びＨ2Ｏ  ｐｌａｓｍａからなる群から選択された少なくとも一種のガスであり、
前記Ｔｉ原料ガスは、Ｔｉ（ＭＰＤ）（ＴＨＤ）2、Ｔｉ（Ｏ−ｉ−Ｐｒ）4、及びＴｉ（Ｏ−ｉ−Ｐｒ）2（ＴＨＤ）2からなる群から選択された少なくとも一種のガスであり、
前記結晶核及び容量絶縁膜は、チタン酸ストロンチウム（ＳＴＯ）から構成される、請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記サイクルを１又は２回、行う請求項５〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記結晶核を結晶化させる工程において、
前記熱処理は５００〜６５０℃の温度で行われる、請求項４〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記結晶核及び容量絶縁膜は、ＨｆＯ2、ＺｒＯ、ＴｉＯ2、又はチタン酸バリウムストロンチウム（ＢＳＴ）から構成される、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記下部電極を形成する工程の前に更に、
ＭＯＳ型トランジスタを形成する工程と、
前記ＭＯＳ型トランジスタのソース領域及びドレイン領域の一方に接続されるようにビット線を形成する工程と、
を有し、
前記下部電極を形成する工程において、
前記ＭＯＳ型トランジスタのソース領域及びドレイン領域の他方に接続されるように下部電極を形成する、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、ＤＲＡＭ等に容量絶縁膜を用いたキャパシタが用いられている。特許文献１（特開２００４−１４６５５９号公報）には、チタン酸ストロンチウム膜を容量絶縁膜として用いたキャパシタの製造方法が開示されている。この製造方法では、チタン酸ストロンチウム膜を成膜後、不活性雰囲気中で５００〜６５０℃の範囲の温度で熱処理を行っている。
【０００３】
図１に、容量絶縁膜としてチタン酸ストロンチウム（ＳＴＯ）結晶膜を用いた、従来のキャパシタの製造方法を示す。図１Ａに示すようにまず、下部電極６を形成する。図１Ｂに示すように、下部電極６上にアモルファス状態のＳＴＯ膜７ａを形成する。図１Ｃに示すように、アモルファス状態のＳＴＯ膜に熱処理を行うことにより、結晶化させたＳＴＯ膜７ｂを得る。図１Ｄに示すように、ＳＴＯ膜７ｂ上に上部電極８を形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１４６５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１に示すような、従来のキャパシタの製造方法では、図１Ｃの熱処理時にＳＴＯ膜は結晶化により収縮し、ＳＴＯ膜内に大きな結晶粒界が存在することとなっていた。このような容量絶縁膜は結晶粒界間に亀裂７ｃが生じ、キャパシタ内に電荷を蓄積させた時には亀裂７ｃを通して大きなリーク電流が生じることとなっていた。そして、結果的にキャパシタの特性を劣化させることとなっていた。
【０００６】
図１では、容量絶縁膜としてチタン酸ストロンチウム（ＳＴＯ）膜を使用した例を挙げて、従来例を説明した。しかし、容量絶縁膜として、ＳＴＯ以外の材料からなる膜の成膜及び熱処理による結晶化を行う場合にも、図１に示したのと同様の問題が発生していた。
【課題を解決するための手段】
【０００７】
一実施形態は、
下部電極を形成する工程と、
前記下部電極上に、アモルファス状態の結晶核を形成する工程と、
熱処理を行うことにより、前記結晶核を結晶化させる工程と、
前記下部電極上に、前記結晶核と同じ材料から構成されるアモルファス状態の容量絶縁膜を形成する工程と、
熱処理を行うことにより、前記アモルファス状態の容量絶縁膜を結晶化させる工程と、
前記容量絶縁膜上に、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法に関する。
【０００８】
他の実施形態は、
下部電極を形成する工程と、
前記下部電極上に、結晶化させた結晶核を形成する工程と、
前記下部電極上に、前記結晶核と同じ材料から構成されると共に前記結晶核を元にして結晶化させた容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法に関する。
【０００９】
他の実施形態は、
下部電極を形成する工程と、
前記下部電極上に、結晶化させた結晶核を元にして成長した結晶粒界を有する容量絶縁膜を形成する工程と、
前記容量絶縁膜上に、上部電極を形成することによりキャパシタを得る工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１０】
リーク電流が小さく、信頼性に優れたキャパシタを有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】従来のキャパシタの製造方法を説明する図である。
【図２】第１実施例の半導体装置の製造方法を説明する図である。
【図３】第１実施例の半導体装置の製造方法を説明する図である。
【図４】第１実施例の半導体装置の製造方法を説明する図である。
【図５】第２実施例の半導体装置を説明する図である。
【図６】第２実施例の半導体装置を説明する図である。
【発明を実施するための形態】
【００１２】
半導体装置の製造方法では、予め結晶化した結晶核を形成した後、容量絶縁膜を形成する。この容量絶縁膜は、結晶核を元にして結晶化を進行させることにより形成する。従って、容量絶縁膜内に生じる結晶粒径を小さくすることができ、結晶粒界間の亀裂を各結晶粒に分散して結晶粒界間の亀裂幅を小さくすることができる。この結果、キャパシタの電荷蓄積時に、結晶粒界間の亀裂をリークパスとしたリーク電流を低減することができる。
【００１３】
（第１実施例）
図２〜４は、本実施例の半導体装置の製造方法を説明する図である。図２Ａに示すように、原子層堆積法（ＡＬＤ法：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ法）によって下部電極６を形成する。下部電極６としては例えば、Ｒｕ膜を形成することができる。下部電極６としてＲｕ膜を形成する場合、下記工程（ａ１）〜（ａ４）を１サイクルとして、所望の回数のサイクルを繰り返すことにより、所望の膜厚のＲｕ膜を形成することができる。
（ａ１）原料ガスを供給して、所定平面上に原料を堆積させる工程、
（ａ２）原料ガスをパージする工程、
（ａ３）反応ガスを供給して、所定平面上に堆積した原料をＲｕ膜とする工程、
（ａ４）反応ガスをパージする工程。
【００１４】
この場合、原料ガスとしては、Ｒｕ（ＥｔＣｐ）2、ＲｕＣｐ2、Ｒｕ（ＯＤ）3、Ｒｕ（ＴＨＤ）3を用いることができる。また、反応ガスとしては、Ｏ2、ＮＨ3  ｐｌａｓｍａ、Ｈ2を用いることができる。
【００１５】
図２Ｂに示すように、下部電極６上に、アモルファス状態の結晶核９ａを形成する。結晶核９ａとしては例えば、ＨｆＯ2、ＺｒＯ、ＴｉＯ2、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）などを用いることができる。好ましくは、ＳＴＯを用いるのが良い。
【００１６】
例えば、ＳＴＯを形成する場合、ＡＬＤ法により原子層の堆積を行うＡＬＤ装置の反応室に下部電極６をセットし、下記工程（ａ）〜（ｈ）を１サイクルとして１又は２サイクルを行うことによって形成することができる。
（ａ）Ｓｒ原料ガスを供給して、下部電極上にＳｒ原料を堆積させる工程、
（ｂ）Ｓｒ原料ガスをパージする工程、
（ｃ）酸化性ガスを供給して、下部電極上のＳｒ原料を酸化する工程、
（ｄ）酸化性ガスをパージする工程、
（ｅ）Ｔｉ原料ガスを供給して、下部電極上にＴｉ原料を堆積させる工程、
（ｆ）Ｔｉ原料ガスをパージする工程、
（ｇ）酸化性ガスを供給することにより、下部電極上にチタン酸ストロンチウム（ＳＴＯ）を形成する工程、
（ｈ）酸化性ガスをパージする工程。
【００１７】
従来のＡＬＤ法では、１サイクルを行うごとに、下部電極上の全面に１分子層が形成される。そこで、本実施例では、下部電極上の全面に１分子層が形成されないように、Ｓｒ原料ガス、酸化性ガス、及びＴｉ原料ガスの供給時間を短く調整する。
【００１８】
例えば、上記工程（ａ）のＳｒ原料ガスの供給時間は３０〜３００秒、上記工程（ｃ）の酸化性ガスの供給時間は３０〜３００秒、上記工程（ｅ）のＴｉ原料ガスの供給時間は３０〜３００秒、上記工程（ｇ）の酸化性ガスの供給時間は３０〜３００秒が好ましい。Ｓｒ原料ガス、酸化性ガス、及びＴｉ原料ガスの供給時間を上記の範囲に設定することにより、下部電極上に安定して結晶核を形成することができる。
【００１９】
例えば、Ｓｒ原料ガスとしては、Ｓｒ（ＭＥＴＨＤ）2、Ｓｒ（ＴＨＤ）2、Ｓｒ（Ｃ5ｉ−Ｐｒ3Ｈ2）、Ｓｒ（ＤＰＭ）2・２ｔｅｔｒａｅｎｅを用いることができる。Ｔｉ原料ガスとしては、Ｔｉ（ＭＰＤ）（ＴＨＤ）2、Ｔｉ（Ｏ−ｉ−Ｐｒ）4、Ｔｉ（Ｏ−ｉ−Ｐｒ）2（ＴＨＤ）2を用いることができる。また、酸化性ガスとしては、Ｏ2  ｐｌａｓｍａ、Ｏ3、Ｈ2Ｏ、Ｈ2Ｏ  ｐｌａｓｍａを用いることができる。また、例えば、酸化性ガスの濃度は１５０ｇ／ｍ3であり、上記サイクルは１５０〜３５０℃で実施することができる。
【００２０】
この結晶核９ａは、透過型電子顕微鏡による観察によって確認することができる。結晶核９ａの最長部分の長さは、０．５〜２ｎｍが好ましい。なお、結晶核の最長部分の長さは、透過型電子顕微鏡写真に対して画像解析を行うことによって測定することができる。
【００２１】
図２Ｃに示すように、結晶核９ａに対して熱処理を行うことにより、アモルファス状態の結晶核９ａを、結晶化させた結晶核９ｂとする。結晶核の結晶化は、５００〜６５０℃の熱処理を行うことにより実施することができる。この熱処理は、熱処理装置（ラピッドサーマル装置、乃至炉体装置）を用いて行うことができる。熱処理の条件としては例えば、不活性雰囲気（Ｎ2、Ａｒ）中で５５０℃、１ｍｉｎ（ラピッドサーマル装置を使用する場合）、６００℃、１０ｍｉｎ（炉体装置を使用する場合）とすることができる。
【００２２】
図３Ａに示すように、下部電極６上に、ＡＬＤ法により膜成長を行わせて、結晶核９ｂと同じ材料から構成されるアモルファス状態の容量絶縁膜１０ａを形成する。容量絶縁膜１０ａとしてＳＴＯ膜を形成する場合、ＡＬＤ装置の反応室に結晶核９ｂを形成した下部電極６をセットし、下記工程（ｂ１）〜（ｂ８）を１サイクルとして、所望回数のサイクルを行うことによって、所望の膜厚の容量絶縁膜１０ａを形成する。
（ｂ１）Ｓｒ原料ガスを供給して、下部電極上にＳｒ原料を堆積させる工程、
（ｂ２）Ｓｒ原料ガスをパージする工程、
（ｂ３）酸化性ガスを供給して、下部電極上のＳｒ原料を酸化する工程、
（ｂ４）酸化性ガスをパージする工程、
（ｂ５）Ｔｉ原料ガスを供給して、下部電極上にＴｉ原料を堆積させる工程、
（ｂ６）Ｔｉ原料ガスをパージする工程、
（ｂ７）酸化性ガスを供給することにより、下部電極上にチタン酸ストロンチウム（ＳＴＯ）膜を形成する工程、
（ｂ８）酸化性ガスをパージする工程。
【００２３】
Ｓｒ原料ガスの種類、Ｔｉ原料ガスの種類、酸化性ガスの種類、酸化性ガスの濃度、上記サイクルの実施温度は図２Ｂと同じ条件で実施することができる。また、容量絶縁膜１０ａの厚さは例えば、１０ｎｍとすることができる。
【００２４】
図３Ｂに示すように、容量絶縁膜１０ａに対して熱処理を行うことにより結晶核９ｂを元にして結晶化が進行し、アモルファス状態の容量絶縁膜１０ａを結晶化させた容量絶縁膜１０ｂとする。上記熱処理は５００〜６５０℃で実施することができる。
【００２５】
図４に示すように、容量絶縁膜上に、ＡＬＤ法によって上部電極８を形成する。上部電極８は、下部電極６と同じ方法・条件によって形成することができる。上部電極８としては例えば、Ｒｕ膜を形成することができる。これにより、下部電極６、容量絶縁膜１０ｂ、及び上部電極８を有するキャパシタを得る。図４に示すように、容量絶縁膜１０ｂは、結晶核９ｂを元にして結晶化が進行することにより形成される。従って、容量絶縁膜１０ｂ内に生じる結晶粒径を小さくして結晶粒界間の亀裂を各結晶粒に分散し、結晶粒界間の亀裂幅を小さくすることができる。この結果、キャパシタの電荷蓄積時に、結晶粒界間の亀裂をリークパスとしたリーク電流を低減することができる。
【００２６】
容量絶縁膜１０ｂ内に生じる結晶粒界は、透過型電子顕微鏡による観察によって確認することができる。結晶粒界の最長部分の長さは４〜１０ｎｍが好ましい。結晶粒界の最長部分は、結晶核と同様の方法によって確認することができる。
【００２７】
なお、図２〜４では、キャパシタを構成する下部電極６、容量絶縁膜１０ｂ、及び上部電極８は、平面状の膜として示した。しかし、キャパシタの形状はこれに限定されるわけではなく、例えば、開口の内面上に順に、下部電極、容量絶縁膜、及び上部電極を形成したシリンダー構造のキャパシタとしても良い。また、凹状の下部電極の内面と外面上に順に、容量絶縁膜、及び上部電極を形成したクラウン構造のキャパシタとしても良い。
【００２８】
（第２実施例）
本実施例は、第１実施例のキャパシタを有するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関するものである。本実施例では、キャパシタは一例としてシリンダー構造のものを記載した。
【００２９】
以下、図５及び６を参照して本実施例を説明する。図５は、ＤＲＡＭを構成するメモリセル部の平面レイアウトを示す概念図である。図５の右手側は、後述する、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。簡略化のために、キャパシタは図５においては省略し、断面図（図６）にのみ記載した。
【００３０】
図６は、メモリセル部（図５）のＡ−Ａ’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００３１】
メモリセル部は、図６に示すように、メモリセル用のＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に複数のコンタクトプラグを介して接続されたキャパシタＣａｐとから概略構成されている。
【００３２】
図５、図６において、半導体基板１０１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によりシリコン酸化膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００３３】
本実施例では、図５に示す平面構造のように、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されており、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。
【００３４】
各活性領域Ｋの両端部と中央部には個々に不純物拡散層が形成され、ＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。ソース・ドレイン領域（不純物拡散層）の真上に配置されるように基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置が規定されている。
【００３５】
図５の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット配線１０６が延設され、このビット配線１０６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図５の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図５の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図６に示されるゲート電極１０５を含むように構成されている。本実施例では、ＭＯＳトランジスタＴｒ１は、溝型のゲート電極を備えている。
【００３６】
図６の断面構造に示すように、半導体基板１０１において素子分離領域１０３に区画された活性領域Ｋにソース・ドレイン領域として機能する不純物拡散層１０８が離間して形成され、個々の不純物拡散層１０８の間に、溝型のゲート電極１０５が形成されている。
【００３７】
ゲート電極１０５は、多結晶シリコン膜と金属膜との多層膜により半導体基板１０１の上部に突出するように形成されており、多結晶シリコン膜はＣＶＤ法での成膜時にリン等の不純物を含有させて形成することができる。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００３８】
また、図６に示すように、ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の側壁には窒化シリコン（Ｓｉ3Ｎ4）などの絶縁膜によるサイドウォール１０５ｂが形成されている。ゲート電極１０５上にも窒化シリコンなどの絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
【００３９】
不純物拡散層１０８は、半導体基板１０１にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層１０８と接触するように基板コンタクトプラグ１０９が形成されている。この基板コンタクトプラグ１０９は、図５に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定される、セルフアライン構造となっている。
【００４０】
図６に示すように、ゲート電極上の絶縁膜１０５ｃ及び基板コンタクトプラグ１０９を覆うように第１の層間絶縁膜１０４が形成され、第１の層間絶縁膜１０４を貫通するようにビット線コンタクトプラグ１０４Ａが形成されている。ビット線コンタクトプラグ１０４Ａは、基板コンタク部２０５ａの位置に配置し、基板コンタクトプラグ１０９と導通している。ビット線コンタクトプラグ１０４Ａは、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成されている。
【００４１】
ビット線コンタクトプラグ１０４Ａに接続するようにビット配線１０６が形成されている。ビット配線１０６は窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
【００４２】
ビット配線１０６を覆うように、第２の層間絶縁膜１０７が形成されている。第１の層間絶縁膜１０４及び第２の層間絶縁膜１０７を貫通して、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００４３】
第２の層間絶縁膜１０７上には、窒化シリコンを用いた第３の層間絶縁膜１１１およびシリコン酸化膜を用いた第４の層間絶縁膜１１２が形成されている。第３の層間絶縁膜１１１および第４の層間絶縁膜１１２を貫通して、容量コンタクトプラグ１０７Ａと接続するようにキャパシタＣａｐが形成されている。キャパシタＣａｐは、第１実施例で詳細に説明した方法を用いて形成する。
【００４４】
下部電極１１３は、容量コンタクトプラグ１０７Ａと導通している。第３の層間絶縁膜１１１上には、酸化シリコン等で形成した第５の層間絶縁膜１２０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層１２１、表面保護膜１２２が形成されている。
【００４５】
キャパシタの上部電極１１５には、所定の電位が与えられており、キャパシタ素子に保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能する。
【符号の説明】
【００４６】
１  半導体基板
６  下部電極
７ａ  アモルファス状態の容量絶縁膜
７ｂ  結晶状態の容量絶縁膜
７ｃ  亀裂
８  上部電極
９ａ  ＳＴＯ非晶質
９ｂ  ＳＴＯ結晶
９ｃ  ＳＴＯ結晶粒界
１０１  半導体基板
１０３  素子分離領域
１０４、１０７、１１１、１１２、１２０  層間絶縁膜
１０４Ａ  ビット線コンタクトプラグ
１０５  ゲート電極
１０５ａ  ゲート絶縁膜
１０５ｂ  サイドウォール
１０５ｃ  絶縁膜
１０６  ビット配線
１０７Ａ  容量コンタクトプラグ
１０８  不純物拡散層
１０９  基板コンタクトプラグ
１１３  下部電極
１１５  上部電極
１２１  配線層
１２２  表面保護膜
２０５ａ、２０５ｂ、２０５ｃ  基板コンタクト部
Ｃａｐ  キャパシタ
Ｋ  活性領域
Ｔｒ１  ＭＯＳトランジスタ
Ｗ  ワード配線
【図１】
2011238777.tif 000003
【図２】
2011238777.tif 000004
【図３】
2011238777.tif 000005
【図４】
2011238777.tif 000006
【図５】
2011238777.tif 000007
【図６】
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