(57)【要約】【課題】基板面垂直方向における微細化に対して有利な半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、基板と、前記基板上に設けられる上層配線ＢＬと、前記基板上に設けられる下層配線ＷＬと、前記上層配線と前記下層配線との交差位置に配置され、ダイオード３４と記憶層３３とを備えるメモリセルＭＣと、前記メモリセル間に設けられる層間絶縁膜３０−２と、前記基板面垂直方向における前記上層配線と前記メモリセルとの間に配置される導電層３９とを具備し、前記上層配線と前記層間絶縁膜の界面の位置（ＢＬＵ）は、前記導電層の上面（３９Ｔ）より低く、前記導電層の下面（３９Ｕ）以上である（３９Ｕ≦ＢＬＵ＜３９Ｔ）。【選択図】図１
2011066365.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられる上層配線と、
前記基板上に設けられる下層配線と、
前記上層配線と前記下層配線との交差位置に配置され、ダイオードと記憶層とを備えるメモリセルと、
前記メモリセル間に設けられる層間絶縁膜と、
前記基板面垂直方向における前記上層配線と前記メモリセルとの間に配置される導電層とを具備し、
前記上層配線と前記層間絶縁膜の界面の位置は、前記導電層の上面より低く、前記導電層の下面以上であること
を特徴とする半導体記憶装置。
【請求項２】
前記導電層は、その先端部にテーパ角を有すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に、下層配線を形成する工程と、
前記下層配線上に、ダイオード，記憶層，および導電層を順次形成する工程と、
前記導電層，前記記憶層，ダイオード，および下層配線を、前記第１層間絶縁膜上まで加工し、各メモリセルを電気的に分離するための溝を形成する工程と、
前記溝中に、第２層間絶縁膜を埋め込み形成する工程と、
前記第２層間絶縁膜の上面を、前記導電層の上面より低く、かつ、前記導電層の下面以上となる位置まで、エッチバックする工程と、
前記エッチバックした第２層間絶縁膜上および前記導電層上に、上層配線を形成する工程とを具備すること
を特徴とする半導体記憶装置の製造方法。
【請求項４】
前記溝中に、第２層間絶縁膜を埋め込み形成する工程は、
前記溝中に前記第２層間絶縁膜を埋め込んだ後に、ＣＭＰ法により前記導電層をストッパとして前記第２層間絶縁膜をエッチングすること
特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
前記導電層の先端部にテーパ角を形成する工程を更に具備すること
を特徴とする請求項３または４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、大容量かつ低価格な半導体記憶装置であるフラッシュメモリに代わる、次世代の後継候補として、例えば、ＲｅＲＡＭ（Resistive RAM）、ＰＣＲＡＭ（Phase Change RAM）、ＭＲＡＭ（Magnetic RAM, Magneto-resistive RAM）、さらにはFuse/Anti-Fuse RAM等の抵抗性記憶素子を有する半導体記憶装置が注目を集めており、その開発が進められている（例えば、特許文献１参照）。ここで、例えば、抵抗変化素子を用いた三次元（３Ｄ）クロスポイント型のＲｅＲＡＭ等では、上側配線とメモリセルとの間に導電層が配置される。
【０００３】
しかしながら、この導電層の膜厚分により、基板面垂直方向における素子高さが増大するという傾向がある。上記傾向は、いずれもメモリセルを含むレイヤーの積層数（４層、８層、１６層…等）が増大するほど顕著となる。
【０００４】
上記のように、従来の半導体記憶装置およびその製造方法は、基板面垂直方向における微細化に対して不利であるという傾向がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２７６９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明は、基板面垂直方向における微細化に対して有利な半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体記憶装置は、基板と、前記基板上に設けられる上層配線と、前記基板上に設けられる下層配線と、前記上層配線と前記下層配線との交差位置に配置され、ダイオードと記憶層とを備えるメモリセルと、前記メモリセル間に設けられる層間絶縁膜と、前記基板面垂直方向における前記上層配線と前記メモリセルとの間に配置される導電層とを具備し、前記上層配線と前記層間絶縁膜の界面の位置は、前記導電層の上面より低く、前記導電層の下面以上である。
【０００８】
この発明の一態様に係る半導体記憶装置の製造方法は、第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜上に、下層配線を形成する工程と、前記下層配線上に、ダイオード，記憶層，および導電層を順次形成する工程と、前記導電層，前記記憶層，ダイオード，および下層配線を、前記第１層間絶縁膜上まで加工し、各メモリセルを電気的に分離するための溝を形成する工程と、前記溝中に、第２層間絶縁膜を埋め込み形成する工程と、前記第２層間絶縁膜の上面を、前記導電層の上面より低く、かつ、前記導電層の下面以上となる位置まで、エッチバックする工程と、前記エッチバックした第２層間絶縁膜上および前記導電層上に、上層配線を形成する工程とを具備する。
【発明の効果】
【０００９】
この発明によれば、基板面垂直方向における微細化に対して有利な半導体記憶装置およびその製造方法が得られる。
【図面の簡単な説明】
【００１０】
【図１】この発明に係る半導体記憶装置の一概要を説明するための断面図。
【図２】この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すシステムブロック図。
【図３】第１の実施形態に係るセルアレイの構成例を示す等価回路図。
【図４】第１の実施形態に係る半導体記憶装置の平面構成例を示す平面図。
【図５】（ａ）は図４中のＡ−Ａ´線に沿った断面図、（ｂ）は図４中のＢ−Ｂ´線に沿った断面図。
【図６】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図７】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図８】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図９】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１０】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１１】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１２】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１３】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１４】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１５】第１の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１６】第２の実施形態に係る半導体記憶装置の平面構成例を示す平面図。
【図１７】（ａ）は図１６中のＡ−Ａ´線に沿った断面図、（ｂ）は図１６中のＢ−Ｂ´線に沿った断面図。
【図１８】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図１９】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２０】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２１】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２２】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２３】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２４】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２５】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２６】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２７】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２８】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図２９】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図３０】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図３１】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図３２】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図３３】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図３４】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図３５】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図３６】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図３７】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図３８】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図３９】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図４０】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図４１】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図４２】第２の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図４３】第３の実施形態に係る半導体記憶装置の平面構成例を示す平面図。
【図４４】（ａ）は図４３中のＡ−Ａ´線に沿った断面図、（ｂ）は図４３中のＢ−Ｂ´線に沿った断面図。
【図４５】第３の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図４６】第３の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図４７】第３の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図４８】第３の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図４９】第４の実施形態に係る半導体記憶装置の平面構成例を示す平面図。
【図５０】（ａ）は図４９中のＡ−Ａ´線に沿った断面図、（ｂ）は図４９中のＢ−Ｂ´線に沿った断面図。
【図５１】第４の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図５２】第４の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図５３】第４の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図５４】第４の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図５５】第４の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図５６】第４の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図５７】第４の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図５８】第４の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図５９】第４の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図６０】第５の実施形態に係る半導体記憶装置の平面構成例を示す平面図。
【図６１】（ａ）は図６０中のＡ−Ａ´線に沿った断面図、（ｂ）は図６０中のＢ−Ｂ´線に沿った断面図。
【図６２】第５の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図６３】第５の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図６４】第５の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図６５】第５の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図６６】第６の実施形態に係る半導体記憶装置の平面構成例を示す平面図。
【図６７】（ａ）は図６６中のＡ−Ａ´線に沿った断面図、（ｂ）は図６６中のＢ−Ｂ´線に沿った断面図。
【図６８】第６の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図６９】第６の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図７０】第６の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図７１】第６の実施形態に係る半導体記憶装置の一製造工程を示す断面図。
【図７２】比較例に係る半導体記憶装置の構成例を説明するための断面図。
【発明を実施するための形態】
【００１１】
［概要］  
まず、図１を例に挙げ、この発明の一概要に係る半導体記憶装置について説明する。  
本発明の一例では、基板面垂直方向における微細化に対して有利な半導体記憶装置およびその製造方法を提案する。  
その構成とは、例えば、図示するように、上層配線ＢＬと、下層配線ＷＬと、上層配線ＢＬと下層配線ＷＬとの交差位置に配置されダイオード３４と記憶層３３とを備える複数のメモリセルＭＣと、複数のメモリセルＭＣ間に設けられる層間絶縁膜３０−２と、半導体記憶装置の基板面垂直方向において上層配線ＢＬとメモリセルＭＣとの間に設けられる導電層３９とを具備し、上層配線ＢＬと層間絶縁膜３０−２の界面の位置（ＢＬＵ）は、導電層の上面（３９Ｔ）より低く、導電層の下面（３９Ｕ）以上である（３９Ｕ≦ＢＬＵ＜３９Ｔ）。換言すれば、上層配線ＢＬと層間絶縁膜３０−２の界面（上層配線ＢＬの下面）は、導電層の下面と上面との間の位置（３９Ｕ≦ＢＬＵ＜３９Ｔ）に配置される。  
上記構成によれば、上層配線ＢＬと層間絶縁膜３０−２の界面の位置（ＢＬＵ）は、導電層の上面（３９Ｔ）より低く、導電層の下面（３９Ｕ）以上である（３９Ｕ≦ＢＬＵ＜３９Ｔ）。そのため、半導体記憶装置の基板面垂直方向における高さにおいて、導電層３９の上面と、上層配線ＢＬと層間絶縁膜３０−２との界面（ＢＬＵ）の差分だけ高さの増大を低減することができる。
【００１２】
従って、基板面垂直方向における素子面積を低減でき、微細化に対して有利である。加えて、上記構成において、上層側のメモリセルＭＣと、配線層３９および下層側のメモリセル（図示せず）とを一度に加工した場合であっても、導電層３９をメモリセルＭＣのダメージおよび下層配線ＷＬの埋め込みの際のストッパ膜として用いることにより、アスペクト比を低減できる点でも有利である。上記有利な効果は、メモリセルを含むレイヤーの積層数（４層、８層、１６層…等）が増大するほど顕著である。
【００１３】
ここで、上記構成であっても、メモリセルＭＣ（ダイオード３４，記憶層３３，上下導電層３５−１，３５−２）の高さ（膜厚）Ｈｍｃは、不変とすることができる。そのため、メモリセルＭＣを形成する際の製造工程を変更する必要がない点で、製造コストを低減できるというメリットもある。
【００１４】
以下、この発明の実施形態について図面を参照して説明する。この説明においては、半導体記憶装置として、ＲｅＲＡＭ（Resistive Random Access Memory）を一例に挙げて説明するが、これに限られるものではない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１５】
［第１の実施形態（単層、導電層の下面がビット線の下面と面一の一例）］  
次に、図２乃至図１５を用いて、この発明の第１の実施形態に係る半導体記憶装置およびその製造方法を説明する。本例は、セルアレイが単層（一層）であって、導電層３９の下面３９Ｕがビット線ＢＬの下面ＢＬＵと面一の一例に関するものである。  
＜１．構成例＞  
１−１．全体構成例  
まず、図２を用いて、第１の実施形態に係る半導体記憶装置の全体構成例について説明する。
【００１６】
図示するように、本例に係る半導体記憶装置は、メモリセルアレイ１０、ロウデコーダ１１、カラムゲート１２、センスアンプ１３、アドレスバッファ１４−１、コマンドバッファ１４−２、ヒューズ用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、および入出力バッファ１９を備える。
【００１７】
メモリセルアレイ１０は、複数のビット線およびビット線の交差位置にマトリクス状にそれぞれ配置されるクロスポイント型の複数のメモリセルをそれぞれ有するセルアレイ領域１０−１，１０−２、およびＲＯＭ  Ｆｕｓｅアレイ領域１０−３を有する。また、メモリセルアレイ１０は、半導体基板の基板面垂直方向に、メモリセルアレイが複数積層される三次元構造であっても良いが、本例では単層（一層）の例をまず説明する。複数積層される三次元構造については、後述（第２、第４の実施形態）する。  
ロウデコーダ１１は、ロウ方向（ＷＬ線方向）のアドレスをデコードする。また、ロウデコーダ１１は、ワード線を駆動する駆動回路を備える。  
カラムゲート１２は、カラム方向（ＢＬ線方向）のアドレスをデコードする。また、カラムゲート１２は、ビット線を駆動する駆動回路を備える。本例では、カラムゲート１２は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される形態でも良い。  
センスアンプ１３は、カラムゲート１２およびビット線に電気的に接続され、メモリセルのデータを読み出す。同様に、本例では、センスアンプ１３は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される形態でも良い。  
アドレスバッファ１４−１は、ロウデコーダ１１およびカラムゲート１２に電気的に接続され、ロウアドレスおよびカラムアドレスを一時的に保持する。  
コマンドバッファ１４−２は、制御回路１７に電気的に接続され、制御コマンドを一時的に保持する。  
ヒューズ（Ｆｕｓｅ）用レジスタ１５は、入出力バッファ１９にデータバス線を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。  
パワーオンリセット回路１６は、この装置のパワーオンを検知してリセット信号を制御回路１７に出力する。  
電圧生成回路１８は、ロウデコーダ１１、カラムゲート１２、センスアンプ１３に電気的に接続され、制御回路１９の制御に従ってこれらの回路に必要な電圧を供給する。  
入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５にデータバス線を介して電気的に接続され、ホスト装置等の外部からのデータ（Data）、アドレス（Address）、コマンド（Command）を一時的に保持する。  
制御回路１７は、上記回路を制御する。例えば、制御回路１７は、上記回路を制御し、後述するようなデータ書込み、データ読み出し、データ消去を行う。
【００１８】
１−２．セルアレイの回路構成  
次に、図３を用い、本例に係るセルアレイの回路構成について説明する。図示するように、本例に係るセルアレイは、複数のビット線ＢＬとワード線ＷＬとの交差位置にマトリクス状に配置されるクロスポイント型の複数のメモリセルＭＣを備える。
【００１９】
メモリセルＭＣのそれぞれは、可変抵抗素子である記憶層３３とダイオード３４とにより構成される。可変抵抗素子３３の電流経路の一端はビット線ＢＬに接続され、電流経路の他端はダイオード３４のカソードに接続される。ダイオード３４のアノードは、ワード線ＷＬに接続される。
【００２０】
ワード線ＷＬの一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由してロウデコーダ１１に接続される。ビット線ＢＬの一端は、選択スイッチとしてのＭＯＳトランジスタＣＳＷを経由してカラムゲート１２に電気的に接続される。
【００２１】
ＭＯＳトランジスタＲＳＷのゲートには、１本のワード線（ロウ）を選択するための選択信号Ｒ１が入力される。ＭＯＳトランジスタＣＳＷのゲートには、１本のビット線（カラム）を選択するための選択信号Ｒ２が入力される。
【００２２】
１−３．セルアレイの平面構成例および断面構成例  
１−３−１．セルアレイの平面構成例  
本例に係るセルアレイの平面構成例は、図４のように示される。  
図示するように、複数のワード線ＷＬおよびビット線ＢＬが、互いに直行方向（ＷＬ方向、ＢＬ方向）に配置される。
【００２３】
メモリセルＭＣは、ワード線ＷＬおよびビット線ＢＬに挟まれる交差位置にマトリク状に配置される。
【００２４】
１−３−２．セルアレイの断面構成例  
本例に係るセルアレイの断面構成例は、図５（ａ）（ｂ）のように示される。図５（ａ）は図４中のＡ−Ａ´線に沿った断面図であり、図５（ｂ）は図４中のＢ−Ｂ´線に沿った断面図である。  
図示するように、ビット線ＢＬがＢＬ方向に連続して延び、ワード線ＷＬがＷＬ方向に連続して延びている。ビット線ＢＬとワード線ＷＬとの交差位置に複数のメモリセルＭＣが配置される。各メモリセルＭＣ間は、層間絶縁膜３０−１〜３０−４が設けられ、この層間絶縁膜３０−１〜３０−４により各メモリセルＭＣが電気的に分離される。また、層間絶縁膜３０−１〜３０−４の上面はビット線ＢＬと接し、下面はワード線ＷＬと接している。
【００２５】
基板面垂直方向におけるメモリセルＭＣとビット線ＢＬとの間には、導電層３９が配置される。本例は、セルアレイが単層（一層）であって、導電層３９の下面（３９Ｕ）がビット線ＢＬと層間絶縁膜３０の境界（ＢＬＵ）とほぼ一致する（面一）し、導電層３９はビット線ＢＬの一部として機能する一例に関するものである。導電層３９は、例えば、タングステン（Ｗ）等により形成される。
【００２６】
上記構成によれば、層間絶縁膜３０上のビット線ＢＬの下面が導電層３９の下面より下に位置することにより、導電層３９の側面がビット線ＢＬと接している。すなわち、導電層３９がビット線（上層配線）ＢＬの一部となっていると言える。その結果、半導体記憶装置の基板面垂直方向における高さにおいて、導電層３９の膜厚の寄与をほぼないものとすることができるため、基板面垂直方向における薄膜化に対して最も有利であると言える。また、後述するように、ビット線（上層配線）ＢＬおよびメモリセルＭＣを形成する際の、基板面垂直方向（縦方向）のアスペクト比を低減させることができる。
【００２７】
メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの間に、順次、ダイオード３４，下部電極３５−１，記憶層３３，上部電極３５−２，が積層された構造である。尚、図１で示したバリアメタル層（３８）の図示を以下省略する。
【００２８】
ワード線ＷＬ、ビット線ＢＬは、例えば、タングステン（Ｗ）もしくはアルミニウム（Ａｌ）もしくは銅（Ｃｕ）と、又はこれらとバリアメタル（ＷＮ）の積層膜等で形成される。
【００２９】
ダイオード３４は、一端がワード線ＷＬに接続され、他方が下部電極３５−１に電気的に接続される。ダイオード３４は、例えば、Ｎ型層とイントリンシック層とＰ型層とを順次積層したアモルファスシリコンやポリシリコン等で形成される。
【００３０】
下部電極３５−１は、ダイオード３４上に設けられ、上部電極３５−２と共に記憶層３３を挟むように設けられる。下部電極３５−１、上部電極３５−２は、例えば、チタンナイトライド等で形成される。
【００３１】
記憶層３３は、ワード線ＷＬおよびビット線ＢＬから与えられる電位差によって、その抵抗が変化する可変抵抗素子であって、例えば、金属酸化物等により構成される。
【００３２】
＜２．動作例＞  
２−１．データ書き込み動作（情報記録／セット動作）  
次に、メモリセルＭＣのデータ書込み動作について、簡単に説明する。
【００３３】
データを書き込むためには、選択されたメモリセルＭＣの記憶層（可変抵抗素子）３３に電圧を印加し、その選択可変抵抗素子３３内に電位勾配を発生させて電流を流せばよい。例えば、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に低い状態を作る。ビット線ＢＬを固定電位（例えば、３Ｖ程度）とすれば、ワード線ＷＬに接地電位を与えればよい。
【００３４】
尚、このデータ書き込み動作の際には、非選択のワード線ＷＬ及び非選択のビット線ＢＬについては、全て同電位にバイアスしておくことが好ましい。また、データ書き込み動作前のスタンバイ時には、全てのワード線ＷＬ及び全てのビット線ＢＬをプリチャージしておくことが好ましい。また、情報記録のための電圧印加は、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に高い状態を作ることにより発生させてもよい。
【００３５】
２−２．データ読み出し動作（情報再生動作）  
データ読み出し動作は、例えば、電圧パルスを選択された記憶層（可変抵抗素子）３３に印加し、そのメモリセルＭＣの抵抗によって定まる電流を検出することにより行う。ここで、この電圧パルスは、可変抵抗素子３３を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。例えば、読み出し電圧を、ビット線ＢＬから選択メモリセルＭＣに印加し、センスアンプ１３によりそのときの電流値を測定することにより行う。
【００３６】
２−３．データ消去動作（リセット動作）  
データ消去動作は、選択された記憶層（可変抵抗素子）３３を大電流パルスによりジュール加熱して、その可変抵抗素子３３における酸化還元反応を促進させることにより行う。
【００３７】
＜３．製造方法＞  
次に、図６（ａ）（ｂ）乃至図１５（ａ）（ｂ）用いて、第１の実施形態に係る半導体記憶装置の製造方法の一例について説明する。ここでは、上記図５（ａ）（ｂ）に示した半導体記憶装置の構成を一例に挙げる。この説明において、（ａ）は図４中のＡ−Ａ´線に沿った断面図であり、（ｂ）は図４中のＢ−Ｂ´線に沿った断面図である。以下、同様とする。  
まず、素子領域における半導体基板上に、センスアンプ１３等の周辺回路を形成する（図示せず）。
【００３８】
続いて、図６（ａ）（ｂ）に示すように、上記形成した周辺回路上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜（ＳｉＯ２）等を形成し、層間絶縁膜３０−１を形成する。続いて、層間絶縁膜３０−１上に、例えば、ＣＶＤ法によりタングステン（Ｗ）等を形成し、ワード線ＷＬ（ワード線ＷＬとなる層、以下同じ）を形成する。  
続いて、同様に、形成したワード線ＷＬ上に、例えば、ＣＶＤ法により、Ｎ型層とイントリンシック層とＰ型層とを積層したアモルファスシリコン，チタンナイトライド，金属酸化物，チタンナイトライド，タングステン（Ｗ）等を順次積層し、ダイオード３４，下部電極３５−１，記憶層３３，上部電極３５−２，および導電層３９を順次形成する。
【００３９】
続いて、図７（ａ）（ｂ）に示すように、導電層３９上に、フォトレジストを塗布する。この塗布したフォトレジストに、例えば、リソグラフィー法により露光および転写を行い、ＢＬ方向（Ｂ−Ｂ´方向（ｂ））の素子分離領域における導電層３９の表面上が露出する、ライン＆スペースのマスクパターンを有するマスク材４１を形成する。
【００４０】
続いて、図８（ａ）（ｂ）に示すように、上記形成したマスク材４１をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを用いて、順次、導電層３９、上部電極３５−２、記憶層（可変抵抗素子）３３、下部電極３５−１、ダイオード３４、およびワード線ＷＬを、層間絶縁膜３０−１上まで加工し、ＢＬ方向（ｂ）における各メモリセルＭＣを分離するための溝を形成する。続いて、上記マスク材４１を除去する（以下この説明を省略する）。なお、この異方性エッチング時にマスク材４１が除去される場合もある。
【００４１】
続いて、図９（ａ）（ｂ）に示すように、上記形成した溝中に、例えば、ＣＶＤ法等を用いて、シリコン酸化（ＳｉＯ２）膜等を埋め込み、層間絶縁膜３０−２を形成する。  
ここで、上記シリコン酸化膜を上記溝内に埋め込む工程の際には、例えば、上記溝中に層間絶縁膜３０−２を埋め込んだ後に、ＣＭＰ（Chemical Mechanical Polishing）等を用い、導電層３９をストッパ層としてエッチングすることができる。そのため、上記溝内のみに層間絶縁膜３０−２を形成することができる。
【００４２】
続いて、図１０（ａ）（ｂ）に示すように、層間絶縁膜３０−２を、例えば、ＲＩＥ法等を用いてエッチバック（リセス）することにより、層間絶縁膜３０−２の上面を導電層３９の下面（３９Ｕ）に合わせる。その結果、導電層３９の下面（３９Ｕ）が後にビット線ＢＬとなる下面（ＢＬＵ）とほぼ一致し（面一になる）、導電層３９の上面及び側面が露出される。この工程の際、導電層３９の下面（３９Ｕ）がビット線ＢＬとなる下面（ＢＬＵ）とほぼ一致する（面一になる）までの制御は、例えば、エッチング時間の制御を用いることにより行う。
【００４３】
続いて、図１１（ａ）（ｂ）に示すように、露出された導電層３９の上面、側面および層間絶縁膜３０−２上に、例えば、ＣＶＤ法を用いてタングステン（Ｗ）を形成し、ビット線ＢＬを形成する。尚、この工程の前に、導電層３９の上面、側面および層間絶縁膜３０−２上に、例えば、窒化タングステン（ＷＮ）等を形成し、バリアメタル層（３８：図示せず）を形成しても良い。その結果、導電層３９の下面と上層配線ＢＬと層間絶縁膜３０−２の界面（ＢＬＵ）がほぼ等しくなる。
【００４４】
続いて、図１２（ａ）（ｂ）に示すように、ビット線ＢＬ上に、フォトレジストを塗布する。この塗布したフォトレジストに、例えば、リソグラフィー法により露光および転写を行い、ＷＬ方向（Ａ−Ａ´方向（ａ））の素子分離領域におけるビット線ＢＬの表面上が露出する、ライン＆スペースのマスクパターンを有するマスク材４２を形成する。
【００４５】
続いて、図１３（ａ）（ｂ）に示すように、上記形成したマスク材４２をマスクとして、例えば、ＲＩＥ法等の異方性エッチングを用いて、順次、ビット線ＢＬ、導電層３９、上部電極３５−２、記憶層（可変抵抗素子）３３、下部電極３５−１、およびダイオード３４を、ワード線ＷＬ上まで加工し、ＷＬ方向（ａ）における各メモリセルＭＣを分離するための溝を形成する。
【００４６】
続いて、図１４（ａ）（ｂ）に示すように、上記形成した溝中に、例えば、ＣＶＤ法等を用いて、シリコン酸化（ＳｉＯ２）膜等を埋め込み、層間絶縁膜３０−３を形成する。  
続いて、図１５（ａ）（ｂ）に示すように、ビット線ＢＬ上および層間絶縁膜３０−３上に、例えば、ＣＶＤ法等を用いて、シリコン酸化（ＳｉＯ２）膜等を形成し、層間絶縁膜３０−４を形成する。以上の製造方法により、上記図５（ａ）（ｂ）に示した半導体記憶装置を製造することができる。
【００４７】
＜４．作用効果＞  
第１の実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【００４８】
（１）基板面垂直方向における微細化に対して有利である。  
上記のように、本例に係る導電層３９の下面（３９Ｕ）はビット線ＢＬの下面（ＢＬＵ）とほぼ一致（面一）し、導電層３９はビット線ＢＬの一部として機能させることができる。
【００４９】
上記構成によれば、半導体記憶装置の基板面垂直方向における高さにおいて、導電層３９の膜厚の寄与をほぼないものとすることができるため、基板面垂直方向における薄膜化に対して最も有利であると言える。従って、基板面垂直方向における微細化に対して有利である。
【００５０】
（２）アスペクト比の低減に対して有利である。  
上記図１０（ａ）（ｂ）に示したように、層間絶縁膜３０−２を、例えば、ＲＩＥ法等を用いて、導電層３９の下面（３９Ｕ）がビット線ＢＬとなる下面（ＢＬＵ）とほぼ一致する（面一）まで、エッチバック（リセス）する。続いて、図１１（ａ）（ｂ）に示したように、導電層３９上およびエッチバックした層間絶縁膜３０−２上に、ビット線ＢＬを形成する。
【００５１】
そのため、続いて、図１３（ａ）（ｂ）に示した際の、順次、ビット線ＢＬおよびメモリセルＭＣを、ワード線ＷＬ上まで加工し、ＷＬ方向（ａ）における各メモリセルＭＣを分離するための溝を形成する際には、基板面垂直方向の導電層３９の膜厚を低減した状態で、行うことができる。このため、基板面垂直方向（縦方向）のアスペクト比を低減させることができる。
【００５２】
（３）信頼性を向上に対して有利である。  
さらに、図９（ａ）（ｂ）に示したように、形成した溝中に、層間絶縁膜３０−２を埋め込む工程の際には、導電層３９をストッパ層として用いエッチングすることにより、上記溝にのみ層間絶縁膜３０−２を形成することができる。ここで、導電膜３９はメモリセルＭＣ上に形成されており、メモリセルＭＣの保護膜として働く。その結果、メモリセルＭＣの特性損なうことなく、層間絶縁膜３０−２を形成することができる点で、信頼性の向上に対して有利である。
【００５３】
（４）工程の簡略化に対して有利である。  
導電層３９をエッチングストッパのマスクとして使用すると共に、上層配線の一部にも用いることができる。その結果、絶縁体のエッチングストッパを用いるよりも工程数を簡略化することが可能となる。
【００５４】
［第２の実施形態（複数層、導電層の下面がビット線の下面と面一の一例）］  
次に、第２の実施形態に係る半導体記憶装置およびその製造方法について説明する。この実施形態は、セルアレイが複数層であって、導電層３９の下面３９Ｕがビット線ＢＬの下面ＢＬＵと面一の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５５】
＜平面、断面構成例＞  
まず、図１６および図１７（ａ）（ｂ）を用い、本例に係る半導体記憶装置の平面、断面構成例について説明する。  
図示するように、上記第１の実施形態で示した単層のメモリセル構造でなく、本例は、セルアレイが２層以上の複数層である点で相違する。ここでは、４層のメモリセルＭＣ（１）〜ＭＣ（４）の場合を一例に挙げる。しかしながら、２層、８層、１６層等、複数層の層数は、これに限られるものでない。
【００５６】
導電層３９（１）〜３９（４）の下面３９Ｕ（１）〜３９Ｕ（４）が、上層配線（ＢＬ（１），ＷＬ（２），ＢＬ（３），ＷＬ（４））と層間絶縁膜３０−２、３、４、５、６の界面（ＢＬＵ（１），ＷＬＵ（２），ＢＬＵ（３），ＷＬＵ（４））と面一である点は、上記第１の実施形態と同様である。  
また、メモリセルＭＣの高さ（膜厚）Ｈｍｃ（１）〜Ｈｍｃ（４）は、各層（１）〜（４）において同様である。
【００５７】
＜製造方法＞  
次に、図１８（ａ）（ｂ）乃至図４２（ａ）（ｂ）用いて、第２の実施形態に係る半導体記憶装置の製造方法の一例について説明する。ここでは、上記図１７（ａ）（ｂ）に示した半導体記憶装置の構成を一例に挙げる。この説明において、上記第１の実施形態と重複する部分の説明を省略する。  
（第１層目）  
まず、図１８（ａ）（ｂ）に示すように、形成した周辺回路上に、例えば、同様の製造工程を用いて、層間絶縁膜３０−１，ワード線ＷＬ（１），ダイオード３４（１），下部電極３５−１（１），記憶層３３（１），上部電極３５−２（１），および導線層３９（１）を順次形成する。
【００５８】
続いて、図１９（ａ）（ｂ）に示すように、導電層３９上に、フォトレジストを塗布する。この塗布したフォトレジストに、例えば、リソグラフィー法により露光および転写を行い、ＢＬ方向（Ｂ−Ｂ´方向）の素子分離領域における導電層３９（１）の表面上が露出する、ライン＆スペースのマスクパターンを有するマスク材４４（１）を形成する。
【００５９】
続いて、図２０（ａ）（ｂ）に示すように、上記形成したマスク材４４（１）をマスクとして、例えば、ＲＩＥ法等の異方性エッチングを用いて、順次、導電層３９（１）、上部電極３５−２（１）、記憶層３３（１）、下部電極３５−１（１）、ダイオード３４（１）、およびワード線ＷＬ（１）を、層間絶縁膜３０−１上まで加工し、ＢＬ方向（ｂ）における各メモリセルＭＣ（１）を分離するための溝を形成する。
【００６０】
続いて、図２１（ａ）（ｂ）に示すように、上記形成した溝中に、第１の実施形態と同様に、層間絶縁膜３０−２を形成する。ここで、上記シリコン酸化膜を上記溝内に埋め込んだ後、例えば、ＣＭＰ（Chemical Mechanical Polishing）等を用い、導電層３９（１）をストッパ層として用い、上記溝内のみに層間絶縁膜３０−２を形成することができる。  
続いて、図２２（ａ）（ｂ）に示すように、層間絶縁膜３０−２を、例えば、ＲＩＥ法等を用いてエッチバック（リセス）することにより、層間絶縁膜３０−２の上面を導電層３９の下面（３９Ｕ（１））に合わせる。その結果、導電層３９の下面（３９Ｕ）が後にビット線ＢＬとなる下面（ＢＬＵ（１））とほぼ一致し（面一になる）、導電層３９（１）の上面及び側面が露出される。この工程の際、導電層３９（１）の下面（３９Ｕ（１））がビット線ＢＬとなる下面（ＢＬＵ（１））とほぼ一致する（面一になる）となるまでの制御は、例えば、エッチング時間の制御を用いることにより行う。
【００６１】
続いて、図２３（ａ）（ｂ）に示すように、導電層３９（２）上および層間絶縁膜３０−２上に、順次、ビット線ＢＬ（１），ダイオード３４（２），下部電極３５−１（２），記憶層３３（２），および導線層３９（２）を形成する。
【００６２】
続いて、図２４（ａ）（ｂ）に示すように、導電層３９（２）上に、フォトレジストを塗布する。この塗布したフォトレジストに、例えば、リソグラフィー法により露光および転写を行い、ＷＬ方向（Ａ−Ａ´方向）の素子分離領域におけるビット線ＢＬの表面上が露出する、ライン＆スペースのマスクパターンを有するマスク材４４（２）を形成する。
【００６３】
続いて、図２５（ａ）（ｂ）に示すように、上記形成したマスク材４４（２）をマスクとして、第１層目および第２層目の、導電層３９（１）（２）,上部電極３５−２（１）（２）,記憶層３３（１）（２）,下部電極３５−１（１）（２）,およびダイオード３４（１）（２）,を、ワード線ＷＬ上（１）まで加工し、ＷＬ方向（ａ）における各メモリセルＭＣを分離するための溝を形成する。
【００６４】
続いて、図２６（ａ）（ｂ）に示すように、上記形成した溝中に、例えば、ＣＶＤ法等を用いて、シリコン酸化（ＳｉＯ２）膜等を埋め込み、層間絶縁膜３０−３を形成し、第１層目のメモリセルＭＣ（１）を形成する。ここで、上記シリコン酸化膜を上記溝内に埋め込んだ後、例えば、ＣＭＰ（Chemical Mechanical Polishing）等を用い、導電層３９（２）をストッパ層として用い、上記溝内のみに層間絶縁膜３０−３を形成することができる。  
（第２層目）  
続いて、図２７（ａ）（ｂ）に示すように、層間絶縁膜３０−３を、例えば、ＲＩＥ法等を用いてエッチバック（リセス）することにより、層間絶縁膜３０−３の上面を導電層３９の下面（３９Ｕ（２））に合わせる。その結果、導電層３９（２）の下面（３９Ｕ（２））が後にワード線ＷＬとなる下面（ＷＬＵ（２））とほぼ一致し（面一になる）、導電層３９（２）の上面及び側面が露出される。この工程の際、導電層３９（２）の下面（３９Ｕ（２））がワード線ＷＬとなる下面（ＷＬＵ（２））とほぼ一致する（面一になる）となるまでの制御は、例えば、エッチング時間の制御を用いることにより行う。
【００６５】
続いて、図２８（ａ）（ｂ）に示すように、導電層３９（２）上および層間絶縁膜３０−３上に、順次、ワード線ＷＬ（２），ダイオード３４（３），下部電極３５−１（３），記憶層３３（３），上部電極３５−２（３）,および導線層３９（３）を形成する。
【００６６】
続いて、図２９（ａ）（ｂ）に示すように、導電層３９（３）上に、フォトレジストを塗布する。この塗布したフォトレジストに、例えば、リソグラフィー法により露光および転写を行い、ＢＬ方向（Ｂ−Ｂ´方向（ｂ））の素子分離領域における導電層３９（３）の表面上が露出する、ライン＆スペースのマスクパターンを有するマスク材４４（３）を形成する。
【００６７】
続いて、図３０（ａ）（ｂ）に示すように、上記形成したマスク材４４（３）をマスクとして、第２層目および第３層目の、導電層３９（２）（３）,上部電極３５−２（２）（３）,記憶層３３（２）（３）,下部電極３５−１（２）（３）,およびダイオード３４（２）（３）,を、ビット線ＢＬ（１）上まで加工し、ＢＬ方向（ｂ）における各メモリセルＭＣ（２）を分離するための溝を形成する。
【００６８】
続いて、図３１（ａ）（ｂ）に示すように、上記形成した溝中に、例えば、シリコン酸化（ＳｉＯ２）膜等を埋め込み、層間絶縁膜３０−４を形成し、第２層目のメモリセルＭＣ（２）を形成する。ここで、上記シリコン酸化膜を上記溝内に埋め込んだ後、例えば、ＣＭＰ（Chemical Mechanical Polishing）等を用い、導電層３９（３）をストッパ層として用い、上記溝内のみに層間絶縁膜３０−４を形成することができる。  
（第３層目）  
続いて、図３２（ａ）（ｂ）に示すように、層間絶縁膜３０−４を、例えば、ＲＩＥ法等を用いてエッチバック（リセス）することにより、層間絶縁膜３０−２の上面を導電層３９の下面（３９Ｕ（３））に合わせる。その結果、導電層３９の下面（３９Ｕ（３））が後にビット線ＢＬとなる下面（ＢＬＵ（３））とほぼ一致し（面一になる）、導電層３９の上面及び側面が露出される。この工程の際、導電層３９（３）の下面（３９Ｕ（３））がビット線ＢＬとなる下面（ＢＬＵ（３））とほぼ一致する（面一になる）となるまでの制御は、例えば、エッチング時間の制御を用いることにより行う。
【００６９】
続いて、図３３（ａ）（ｂ）に示すように、導電層３９（３）上および層間絶縁膜３０−４上に、順次、ビット線ＢＬ（３），ダイオード３４（４），下部電極３５−１（４），記憶層３３（４），上部電極３５−２（４）,および導線層３９（４）を形成する。
【００７０】
続いて、図３４（ａ）（ｂ）に示すように、導電層３９（４）上に、フォトレジストを塗布する。この塗布したフォトレジストに、例えば、リソグラフィー法により露光および転写を行い、ＷＬ方向（Ａ−Ａ´方向（ａ））の素子分離領域における導電層３９（４）の表面上が露出する、ライン＆スペースのマスクパターンを有するマスク材４４（４）を形成する。
【００７１】
続いて、図３５（ａ）（ｂ）に示すように、上記形成したマスク材４４（４）をマスクとして、第３層目および第４層目の、導電層３９（３）（４）,上部電極３５−２（３）（４）,記憶層３３（３）（４）,下部電極３５−１（３）（４）,およびダイオード３４（３）（４）,を、ワード線ＷＬ（２）上まで加工し、ＷＬ方向（ａ）における各メモリセルＭＣ（３）、ＭＣ（４）を分離するための溝を形成する。
【００７２】
続いて、図３６（ａ）（ｂ）に示すように、上記形成した溝中に、例えば、シリコン酸化（ＳｉＯ２）膜等を埋め込み、層間絶縁膜３０−５を形成し、第３層目のメモリセルＭＣ（３）を形成する。ここで、上記シリコン酸化膜を上記溝内に埋め込んだ後、例えば、ＣＭＰ（Chemical Mechanical Polishing）等を用い、導電層３９（４）をストッパ層として用い、上記溝内のみに層間絶縁膜３０−５を形成することができる。  
（第４層目）  
続いて、図３７（ａ）（ｂ）に示すように、層間絶縁膜３０−５を、例えば、ＲＩＥ法等を用いてエッチバック（リセス）することにより、層間絶縁膜３０−５の上面を導電層３９（４）の下面（３９Ｕ（４））に合わせる。その結果、導電層３９の下面（３９Ｕ（４））が後にワード線ＷＬとなる下面（ＷＬＵ（４））とほぼ一致し（面一になる）、導電層３９（４）の上面及び側面が露出される。この工程の際、導電層３９（４）の下面（３９Ｕ（４））がワード線ＷＬとなる下面（ＷＬＵ（４））とほぼ一致する（面一になる）となるまでの制御は、例えば、エッチング時間の制御を用いることにより行う。
【００７３】
続いて、図３８（ａ）（ｂ）に示すように、導電層３９（４）上および層間絶縁膜３０−５上に、順次、ワード線ＷＬ（４）を形成する。
【００７４】
続いて、図３９（ａ）（ｂ）に示すように、ワード線ＷＬ（４）上に、フォトレジストを塗布する。この塗布したフォトレジストに、例えば、リソグラフィー法により露光および転写を行い、ＢＬ方向（Ｂ−Ｂ´方向（ｂ））の素子分離領域におけるワード線ＷＬ（４）の表面上が露出する、ライン＆スペースのマスクパターンを有するマスク材４４（５）を形成する。
【００７５】
続いて、４０（ａ）（ｂ）に示すように、上記形成したマスク材４４（４）をマスクとして、第４層目の、導電層３９（４）,上部電極３５−２（４）,記憶層３３（４）,下部電極３５−１（４）,およびダイオード３４（４）,を、ビット線ＢＬ（３）上まで加工し、ＢＬ方向（ｂ）における各メモリセルＭＣ（４）を分離するための溝を形成する。
【００７６】
続いて、図４１（ａ）（ｂ）に示すように、上記形成した溝中に、例えば、シリコン酸化（ＳｉＯ２）膜等を埋め込み、層間絶縁膜３０−６を形成し、第４層目のメモリセルＭＣ（４）を形成する。ここで、上記シリコン酸化膜を上記溝内に埋め込んだ後、例えば、ＣＭＰ（Chemical Mechanical Polishing）等を用い、導電層３９（５）をストッパ層として用い、上記溝内のみに層間絶縁膜３０−６を形成することができる。  
続いて、図４２（ａ）（ｂ）に示すように、上記形成した構造上に、層間絶縁膜３０−７を形成し、図１７（ａ）（ｂ）に示した半導体記憶装置を製造する。
【００７７】
＜作用効果＞  
第２の実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。さらに、本例は、セルアレイが複数層（４層）積層されているため、上記（１）（２）の効果がより顕著であると言える。
【００７８】
（１）の効果においては、半導体記憶装置の基板面垂直方向における高さにおいて、全ての層における導電層３９（１）〜３９（５）の膜厚の寄与をほぼないものとすることができる。すなわち、セルアレイの層数が増えるほどこの効果は顕著になるといえる。
【００７９】
（２）の効果においては、１層のメモリセルＭＣ（１）を加工し分離する実施例１に比べて、実施例２では２層のメモリセルＭＣ（１）（２）をＷＬ方向（ａ）に加工し分離する。すなわち、メモリセルＭＣ（１）に加えてメモリセルＭＣ（２）の高さを加えた分加工する必要があり、実施例１に比べて実施例２ではアスペクト比はさらに大きくなる。
【００８０】
そのため、アスペクト比の低減は実施例１以上に求められている。ゆえに、基板面垂直方向の導電層３９の膜厚を低減した状態で、２層のメモリセルＭＣ（１）（２）をＷＬ方向（ａ）に加工し分離することができるため、実施例２ではより顕著な効果が得られる。
【００８１】
さらに、セルアレイが複数層であるため、メモリセルＭＣ（１）〜ＭＣ（４）の記憶容量を増大できるため、大容量化およびビットコストの低減化に対して有利である。
【００８２】
加えて、本例に係る半導体記憶装置の製造方法は、複数層のメモリセルと配線とを一括加工し合わせ余裕がフリーとなる、クロスポイント型構造に係る製造方法である（例えば、図２５（ａ），図３０（ｂ），図３５（ａ）等）。そのため、複数層にわたるメモリセルと配線の形成工程を一括しておこない、製造工程数を低減することができる点で、製造コストの低減に対して有利である。
【００８３】
［第３の実施形態（単層、導電層がテーパ角を有する一例）］  
次に、第３の実施形態に係る半導体記憶装置およびその製造方法について説明する。この第３の実施形態は、単層であって、導電層３９がテーパ角を有する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００８４】
＜平面、断面構成例＞  
まず、図４３および図４４（ａ）（ｂ）を用い、本例に係る半導体記憶装置の平面、断面構成例について説明する。  
図示するように、本例は、導電層３９が先端部にテーパ角５５を更に有する点で、上記第１の実施形態と相違する。
【００８５】
＜製造方法＞  
次に、図４５（ａ）（ｂ）乃至図４８（ａ）（ｂ）用いて、第３の実施形態に係る半導体記憶装置の製造方法の一例について説明する。ここでは、上記図４４（ａ）（ｂ）に示した半導体記憶装置の構成を一例に挙げる。この説明において、上記第１の実施形態と重複する部分の説明を省略する。  
まず、図４５（ａ）（ｂ）に示すように、同様の製造工程を用い、上記形成した周辺回路上に、層間絶縁膜３０−１，ワード線ＷＬ，ダイオード３４，下部電極３５−１，記憶層３３，上部電極３５−２，および導電層３９を順次形成する。
【００８６】
続いて、図４６（ａ）（ｂ）に示すように、層間絶縁膜３０−２を、例えば、ＲＩＥ法等を用いてエッチバック（リセス）することにより、層間絶縁膜３０−２の上面を導電層３９の下面（３９Ｕ）に合わせる。その結果、導電層３９の下面（３９Ｕ）が後にビット線ＢＬとなる下面（ＢＬＵ）とほぼ一致し（面一になる）、導電層３９の上面及び側面が露出される。この工程の際、導電層３９の下面（３９Ｕ）がビット線ＢＬとなる下面（ＢＬＵ）とほぼ一致する（面一になる）となるまでの制御は、例えば、エッチング時間の制御を用いることにより行う。
【００８７】
続いて、図４７（ａ）（ｂ）に示すように、例えば、等方性エッチング等を用いて、導電層３９の先端部をエッチングし、テーパ角５５を形成する。また、異方性エッチングでもエッチング条件を調整することにより、導電層３９の先端部にテーパ角５５を形成することができる。このテーパ角５５の形成工程のエッチングは、上記図４６（ａ）（ｂ）におけるエッチバック工程と別途異なる条件にてドライエッチングを行なっても良いし、上記図４６（ａ）（ｂ）におけるエッチバック工程の時間を長く制御してこれを継続しても良い。また、層間絶縁膜３０−２と導電層３９のエッチング比を調整することにより、（ａ）（ｂ）におけるエッチバック工程と同時にテーパ角５５を形成することもできる。すなわち、導電層３９のエッチング速度をやや早くする。その結果、層間絶縁膜３０−２から露出した導電層３９の上部が同時にエッチングされ、導電層３９の角が削られる構造、すなわちテーパ角５５が形成できる。その結果、工程を増加させることなくテーパ角５５が形成できる。
【００８８】
続いて、図４８（ａ）（ｂ）に示すように、上記と同様の製造方法を用い、導電層３９上および層間絶縁膜３０−２上にビット線ＢＬを形成する。  
続いて、上記と同様の製造工程を行い、上記図４４（ａ）（ｂ）に示した半導体記憶装置を製造する。
【００８９】
＜作用効果＞  
第３の実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。さらに、本例は、導電層３９が先端部にテーパ角５５を更に有する点で、上記第１の実施形態と相違する。
【００９０】
そのため、図４８（ａ）（ｂ）に示したように、導電層３９上にビット線ＢＬを形成する際に、テーパ角５５によって間口が広がっているため、ビット線ＢＬの埋め込み形成を容易でき、埋め込み不良等の信頼性を向上できる点で更に有利である。
【００９１】
［第４の実施形態（複数層、導電層がテーパ角を有する一例）］  
次に、第４の実施形態に係る半導体記憶装置およびその製造方法について、図４９乃至図５９を用いて説明する。この実施形態は、複数層であって、導電層３９（１）〜３９（４）がテーパ角５５（１）〜５５（４）を有する一例に関するものである。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。
【００９２】
＜平面、断面構成例＞  
まず、図４９および図５０（ａ）（ｂ）を用い、本例に係る半導体記憶装置の平面、断面構成例について説明する。  
図示するように、本例は、セルアレイが２層以上の複数層（４層）である。
【００９３】
加えて、ワード線方向（ａ）における導電層３９（２），３９（４）の両先端部がテーパ角５５（２），５５（４）を有し、ビット線方向（ｂ）における導電層３９（１），３９（３）の両先端部がテーパ角５５（１），５５（３）を更に有する点で、上記第２の実施形態と相違する。  
尚、メモリセルＭＣの高さ（膜厚）Ｈｍｃ（１）〜Ｈｍｃ（４）は、各層（１）〜（４）において同様である。また、ワード線方向（ａ）における導電層３９（１），３９（３）の両先端部にはテーパ角５５を有しておらず、その上部形状は上層に形成されたビット線ＢＬ（１）、（３）の幅とほぼ等しい。また、ビット線方向（ｂ）における導電層３９（２）の両先端部にもテーパ角５５を有しておらず、その上部形状は上層に形成されたワード線（２）（４）の幅とほぼ等しい。すなわち、ビット線ＢＬ（１）（３）またはワード線ＷＬ（２）（４）に共通して接続される方向の断面における導電層３９（１）〜（４）の先端部にのみテーパ角５５が形成されることになる。言い換えれば、ビット線ＢＬ（１）（３）またはワード線ＷＬ（２）（４）が分離された断面においては、導電層３９（１）〜（４）の先端部にテーパ角５５は形成されない。
【００９４】
＜製造方法＞  
次に、図５１（ａ）（ｂ）乃至図５９（ａ）（ｂ）用いて、第４の実施形態に係る半導体記憶装置の製造方法の一例について説明する。ここでは、上記図５０（ａ）（ｂ）に示した半導体記憶装置の構成を一例に挙げる。この説明において、上記第２の実施形態と重複する部分の説明を省略する。  
まず、図５１（ａ）（ｂ）に示すように、同様の製造工程を用い、層間絶縁膜３０−１上に、導電層３９（１），上部電極３５−２（１）、記憶層３３（１）、下部電極３５−１（１）、ダイオード３４（１）、ワード線ＷＬ（１），および層間絶縁膜３０−２を形成する。
【００９５】
続いて、図５２（ａ）（ｂ）に示すように、層間絶縁膜３０−２を、例えば、ＲＩＥ法等を用いてエッチバック（リセス）することにより、層間絶縁膜３０−２の上面を導電層３９（１）の下面（３９Ｕ（１））に合わせる。その結果、導電層３９の下面（３９Ｕ（１））が後にビット線ＢＬとなる下面（ＢＬＵ（１））とほぼ一致し（面一になる）、導電層３９（１）の上面及び側面が露出される。
【００９６】
続いて、図５３（ａ）（ｂ）に示すように、例えば、ＲＩＥ等のドライエッチング法を用いて、導電層３９（１）の先端部をリセスし、ビット線方向（ｂ）における導電層３９（１）の先端部にテーパ角５５（１）を形成する。この工程の際、ＲＩＥ等のドライエッチング法は、別途異なる条件にてドライエッチングを行なっても良いし、上記図５２（ａ）（ｂ）におけるエッチバック工程の時間を長く制御してこれを継続しても良い。
【００９７】
続いて、図５４（ａ）（ｂ）に示すように、上記同様の製造工程を用い、第１層目のメモリセルＭＣ（１）を形成する。続いて、層間絶縁膜３０−３を、例えば、ＲＩＥ法等を用いて、導電層３９（２）の下面（３９Ｕ（２））がワード線ＷＬ（２）となる下面（ＷＬＵ（２））とほぼ一致する（面一）まで、エッチバック（リセス）する。
【００９８】
続いて、図５５（ａ）（ｂ）に示すように、例えば、ＲＩＥ等のドライエッチング法を用いて、導電層３９（２）の先端部をリセスし、ワード線方向（ａ）における導電層３９（２）の先端部にテーパ角５５（２）を形成する。この時、導電層３９（１）の上部にはビット線ＢＬ（１）が形成されているため、導電層３９（１）の先端部にはテーパ角５５は形成されない。
【００９９】
続いて、図５６（ａ）（ｂ）に示すように、上記同様の製造工程を用い、第２層目のメモリセルＭＣ（２）を形成する。続いて、層間絶縁膜３０−４を、例えば、ＲＩＥ法等を用いて、導電層３９（３）の下面（３９Ｕ（３））がビット線ＢＬ（３）となる下面（ＢＬＵ（３））とほぼ一致する（面一）まで、エッチバック（リセス）する。
【０１００】
続いて、図５７（ａ）（ｂ）に示すように、例えば、ＲＩＥ等のドライエッチング法を用いて、導電層３９（３）の先端部をリセスし、ビット線方向（ｂ）における導電層３９（３）の先端部にテーパ角５５（３）を形成する。
【０１０１】
続いて、図５８（ａ）（ｂ）に示すように、上記同様の製造工程を用い、第３層目のメモリセルＭＣ（３）を形成する。続いて、層間絶縁膜３０−５を、例えば、ＲＩＥ法等を用いて、導電層３９（４）の下面（３９Ｕ（４））がワード線ＷＬ（４）となる下面（ＷＬＵ（４））とほぼ一致する（面一）まで、エッチバック（リセス）する。
【０１０２】
続いて、図５９（ａ）（ｂ）に示すように、例えば、ＲＩＥ等のドライエッチング法を用いて、導電層３９（４）の先端部をリセスし、ワード線方向（ａ）における導電層３９（４）の先端部にテーパ角５５（４）を形成する。  
以後、上記第２の実施形態と実質的に同様の製造方法を用い、上記図５０（ａ）（ｂ）に示した半導体記憶装置を製造する。
【０１０３】
＜作用効果＞  
第４の実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。さらに、本例は、セルアレイが複数層（４層）積層されているため、上記（１）（２）の効果がより顕著であると言える。
【０１０４】
加えて、ワード線方向（ａ）における導電層３９（２），３９（４）の両先端部がテーパ角５５（２），５５（４）を有し、ビット線方向（ｂ）における導電層３９（１），３９（３）の両先端部がテーパ角５５（１），５５（３）を更に有する。そのため、角層（１）〜（４）に対応するワード線ＷＬ（２）（４）、ビット線ＢＬ（１）（３）形成の際の埋め込み不良を防止でき、信頼性の向上に対して更に有利である。  
また、ビット線ＢＬ（１）（３）またはワード線ＷＬ（２）（４）が分離された断面においては、導電層３９（１）〜（４）の先端部にテーパ角５５は形成されない。その結果、導電層３９（１）〜（４）の上部に形成されたビット線ＢＬ（１）（３）またはワード線ＷＬ（２）（４）の接続面積が減ることはない。その結果、メモリセルＭＣ（１）〜（４）とビット線ＢＬ（１）（３）またはワード線ＷＬ（２）（４）の接触面積を下げることができる。
【０１０５】
［第５の実施形態（単層、導電層の下面・上面が上層配線の下面の間に位置する例）］  
次に、第５の実施形態に係る半導体記憶装置およびその製造方法について、図６０乃至図６１を用いて説明する。この実施形態は、メモリセルＭＣが単層であって、上層配線とメモリセルとの間に形成された層間絶縁膜３０−２との界面の位置が、導電層の上面より低く、導電層の下面より高く位置する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０６】
図示するように、本例は、上層配線ＢＬと層間絶縁膜３０−２の界面の位置（ＢＬＵ）は、導電層の上面（３９Ｔ）より低く、導電層の下面（３９Ｕ）より高い（３９Ｕ＜ＢＬＵ＜３９Ｔ）。言い換えれば、導電層３９の下面３９Ｕおよび上面３９Ｔは、ビット線の下面ＢＬＵの間（３９Ｕ＜ＢＬＵ＜３９Ｔ）に配置される。上記構成によれば、層間絶縁膜３０上のビット線ＢＬの下面が導電層３９の下面より上に位置することにより、導電層３９の上部側面がビット線ＢＬと接している。すなわち、導電層３９の上部がビット線（上層配線）ＢＬの一部となっていると言える。その結果、半導体記憶装置の基板面垂直方向における高さにおいて、導電層３９の膜厚の寄与を少なくすることができるため、基板面垂直方向における薄膜化に対して有利であると言える。
【０１０７】
＜製造方法＞  
次に、図６２（ａ）（ｂ）乃至図６５（ａ）（ｂ）用いて、第５の実施形態に係る半導体記憶装置の製造方法の一例について説明する。ここでは、上記図６１（ａ）（ｂ）に示した半導体記憶装置の構成を一例に挙げる。
【０１０８】
まず、図６２（ａ）（ｂ）に示すように、上記と同様の製造工程を用い、層間絶縁膜３０−１上に、導電層３９，上部電極３５−２、記憶層３３、下部電極３５−１、ダイオード３４、ワード線ＷＬを形成する。
【０１０９】
続いて、図６３（ａ）（ｂ）に示すように、上記と同様の製造工程を用い、層間絶縁膜３０−２を形成する。
【０１１０】
続いて、図６４（ａ）（ｂ）に示すように、例えば、ＲＩＥ法等を用いて、層間絶縁膜３０−２の上面（ＢＬＵ）を、導電層３９の下面（３９Ｕ）と上面（３９Ｔ）との間（３９Ｕ＜ＢＬＵ＜３９Ｔ）となる位置まで、エッチバック（リセス）する。  
この工程の際、ＲＩＥ法等のドライエッチング法を用い、エッチング時間の制御等で、この位置（３９Ｕ＜ＢＬＵ＜３９Ｔ）となるように、層間絶縁膜３０−２を導電膜３９の下面からオフセットさせる。ここで、エッチングオーバーにより層間絶縁膜３０−２の上面が導電膜３９の下面より低くなると、この後に行われるビット線ＢＬの形成時に、ビット線ＢＬとビット線方向で隣接する上部電極３５−２とがショートしてしまう。そこで、層間絶縁膜３０−２の上面が導電膜３９の下面より低くならないように、オフセットを設けることにより、隣接メモリセルＭＣのショート不良を防止できる点で有利である。
【０１１１】
続いて、図６５（ａ）（ｂ）に示すように、導電層３９上および層間絶縁膜３０−２上に、例えば、ビット線ＢＬを形成する。続いて、上記と同様の製造工程を行い、以上の製造方法により、上記図６１（ａ）（ｂ）に示した半導体記憶装置を製造する。
【０１１２】
＜作用効果＞  
第５の実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。
【０１１３】
さらに、本例は、ビット線の下面と層間絶縁膜３０−２の界面ＢＬＵは導電層３９の下面３９Ｕおよび上面３９Ｔとの間（３９Ｕ＜ＢＬＵ＜３９Ｔ）に配置される。
【０１１４】
そのため、層間絶縁膜３９の落とし込みによるリセス工程（図６４（ａ）（ｂ））の際、にエッチングオーバーによる隣接メモリセルＭＣのショート不良を防止できる点で有利である。すなわち、本実施形態は製造プロセスばらつきに強い製造方法であると言える。
【０１１５】
［第６の実施形態（単層、導電層がテーパ角を有する一例）］  
次に、第６の実施形態に係る半導体記憶装置およびその製造方法について説明する。この第６の実施形態は、単層であって、導電層３９がテーパ角を有し、導電層３９の下面３９Ｕおよび上面３９Ｔはビット線の下面ＢＬＵの間（３９Ｕ＜ＢＬＵ＜３９Ｔ）に配置される一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
【０１１６】
＜平面、断面構成例＞  
まず、図６６および図６７（ａ）（ｂ）を用い、本例に係る半導体記憶装置の平面、断面構成例について説明する。  
図示するように、本例は、単層であって、ビット線方向（ｂ）における導電層３９の先端部にテーパ角５５を更に有し、本例は、導電層３９の下面３９Ｕおよび上面３９Ｔは、ビット線の下面ＢＬＵの間（３９Ｕ＜ＢＬＵ＜３９Ｔ）に配置される点で、上記第３の実施形態と相違する。
【０１１７】
＜製造方法＞  
次に、図６８（ａ）（ｂ）乃至図７１（ａ）（ｂ）用いて、第６の実施形態に係る半導体記憶装置の製造方法の一例について説明する。ここでは、上記図６７（ａ）（ｂ）に示した半導体記憶装置の構成を一例に挙げる。この説明において、上記第３の実施形態と重複する部分の説明を省略する。  
まず、図６８（ａ）（ｂ）に示すように、同様の製造工程を用い、上記形成した周辺回路上に、層間絶縁膜３０−１，ワード線ＷＬ，ダイオード３４，下部電極３５−１，記憶層３３，上部電極３５−２，および導電層３９を順次形成する。
【０１１８】
続いて、図６９（ａ）（ｂ）に示すように、上記と同様の製造工程を用い、層間絶縁膜３０−２を形成する。
【０１１９】
続いて、図７０（ａ）（ｂ）に示すように、上記と同様の製造工程を用い、層間絶縁膜３０−２の下面ＢＬＵを、例えば、ＲＩＥ法等を用いて、エッチング時間を制御する等で、位置（３９Ｕ＜ＢＬＵ＜３９Ｔ）となるように、オフセットさせる。このため、オーバーエッチングによる不良を防止できる点で有利である。
【０１２０】
続いて、図７１（ａ）（ｂ）に示すように、例えば、ＲＩＥ等のドライエッチング法を用いて、ビット線方向（ｂ）における導電層３９の先端部をリセスし、テーパ角５５を形成する。この工程の際、ＲＩＥ等のドライエッチング法は、別途異なる条件にてドライエッチングを行なっても良いし、上記図７０（ａ）（ｂ）におけるエッチバック工程の時間を長く制御してこれを継続しても良い。
【０１２１】
続いて、上記と同様の製造工程を行い、上記図６７（ａ）（ｂ）に示した半導体記憶装置を製造する。
【０１２２】
＜作用効果＞  
第６の実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。さらに、本例は、導電層３９が先端部にテーパ角５５を有する。更に、本例に係る本例は、ビット線の下面と層間絶縁膜３０−２の界面ＢＬＵは導電層３９の下面３９Ｕおよび上面３９Ｔとの間（３９Ｕ＜ＢＬＵ＜３９Ｔ）に配置される。そのため、信頼性を向上できる点で更に有利である。  
また、必要に応じて本例のような構成および製造方法を適用することが可能である。
【０１２３】
［比較例］  
次に、図７２を用い、上記概要、第１乃至第６の実施形態に係る半導体記憶装置およびその製造方法と比較するために、比較例に係る半導体記憶装置について説明する。
【０１２４】
図示するように、比較例に係る半導体記憶装置が有する上層配線（ＢＬ（１），ＷＬ（２），ＢＬ（２），ＷＬ（３））と層間絶縁膜１３０−２〜１３０−６との界面は上層配線（ＢＬ（１），ＷＬ（２），ＢＬ（２），ＷＬ（３））の上面と等しい。そのため、導電層１３９（１）〜１３９（４）の上面１３９Ｔ（１）〜１３９Ｔ（４）は、上層配線（ＢＬ（１），ＷＬ（２），ＢＬ（２），ＷＬ（３））の下面のみと接する。
【０１２５】
即ち、上記構成では、半導体記憶装置の基板面垂直方向において導電層１３９（１）〜１３９（４）の膜厚分による高さの減少が考慮されていない。そのため、基板面垂直方向における素子の高さが増大する。加えて、この構成では、上層側のメモリセルと、配線層および下層側のメモリセルとを一度に加工するため、アスペクト比が増大する。  
上記のように、比較例に係る半導体記憶装置およびその製造方法は、微細化に対して不利である。
【０１２６】
以上、概要，第１乃至第６の実施形態，および比較例を用いて本発明の説明を行ったが、この発明は上記概要，各実施形態，比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記概要，各実施形態，比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば概要，各実施形態，比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１２７】
ＢＬ…上層配線、ＷＬ…下層配線、３３…記憶層、３４…ダイオード、ＭＣ…メモリセル、３９…導電層、３９Ｕ…導電層の下面、ＢＬＵ…上層配線の下面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2011066365.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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