(57)【要約】【課題】安価な構成でフィードバック動作が行われる信号増幅回路を提供する。【解決手段】本発明に係る信号増幅回路１００は、入力信号DIN1を増幅してアナログの出力信号AOUTを生成する増幅部１０と、入力信号DIN1に基づいて出力信号AOUTが基準値Vrefに到達すべき基準タイミングを特定し、当該基準タイミングにおいて、出力信号AOUTと基準値Vrefとを比較し、その比較結果に応じて、増幅部１０のゲインを制御するゲイン制御信号Ｇを生成して増幅部１０における入力信号補正部１２へ帰還させるフィードバック部２０と、を具備する。【選択図】      図１
2011077738.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅してアナログの出力信号を生成する増幅部と、
前記入力信号に基づいて前記出力信号が基準値に到達すべき基準タイミングを特定し、当該基準タイミングにおいて、前記出力信号と前記基準値とを比較し、その比較結果に応じて、前記増幅部のゲインを制御するゲイン制御信号を生成して前記増幅部に帰還させるフィードバック部と、を具備する
信号増幅回路。
【請求項２】
前記フィードバック部は、
前記基準タイミングにおいて、前記出力信号が前記基準値を下回る場合は、前記増幅部のゲインを増大させるゲイン制御信号を生成する一方、前記出力信号が前記基準値を上回る場合は、前記増幅部のゲインを減少させるゲイン制御信号を生成する
請求項１の信号増幅回路。
【請求項３】
前記フィードバック部は、
前記入力信号に基づいて、前記基準タイミングを特定するタイミング特定部と、
前記基準値が常に入力される第１端子と、前記出力信号が入力される第２端子とを有するコンパレータと、
前記タイミング特定部によって特定された前記基準タイミングで、前記コンパレータの出力に応じた前記ゲイン制御信号を生成するゲイン生成部と、を含む
請求項１または請求項２の信号増幅回路。
【請求項４】
前記増幅部の前段に設けられるとともに前記入力信号のレベルを調整する調整部をさらに備え、
前記調整部は、前記入力信号のレベルが所定値を下回り、前記出力信号が前記基準値に到達しないときは、前記出力信号が前記基準値以上となるように、調整信号を生成して当該調整信号を前記入力信号に加える
請求項１から請求項３の何れかの信号増幅回路。
【請求項５】
前記調整部は、
前記入力信号が無信号である期間において前記調整信号を生成する
請求項４の信号増幅回路。
【請求項６】
前記増幅部は、
高位側電源線と、第１ノードとの間に配置される第１トランジスタと、
前記高位側電源線と、第２ノードとの間に配置される第２トランジスタと、
前記第１ノードと、低位側電源線との間に配置される第３トランジスタと、
前記第２ノードと、前記低位側電源線との間に配置される第４トランジスタと、
前記第１ノードと前記第２ノードとの間に設けられるコイルと、
前記第２ノードと負荷との間に設けられる第５トランジスタと、
一方の電極が前記第５トランジスタと前記負荷との接続点に接続され、他方の電極に固定電位が供給される容量素子と、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタおよび前記第５トランジスタの各々のオンオフを制御する制御部と、を具備し、
前記制御部は、
前記入力信号に応じて第１状態と第２状態とを切り替え、
前記第１状態では、前記コイルと前記負荷とを電気的に切り離した状態で、前記第１ノードから前記第２ノードへ向かう電流を前記コイルに流した後、前記コイルと前記負荷とを電気的に接続して、前記第１ノードから前記第２ノードへ向かう電流を前記負荷に流すとともに前記容量素子を充電するように、前記第１乃至第５トランジスタのオンオフを制御し、
前記第２状態では、前記コイルと前記負荷とを電気的に切り離した状態で、前記第２ノードから前記第１ノードへ向かう電流を前記コイルに流した後、前記コイルと前記負荷とを電気的に接続して、前記第２ノードから前記第１ノードへ向かう電流を前記負荷に流すとともに前記容量素子を充電するように、前記第１乃至第５トランジスタのオンオフを制御する
請求項１から請求項５の何れかの信号増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を増幅してアナログの出力信号を生成する信号増幅回路に関する。
【背景技術】
【０００２】
信号増幅回路の一例として、入力信号を振幅が一定なパルス幅変調信号に変換し、そのパルス幅変調信号を電力増幅するＤ級増幅回路が広く知られている。例えば特許文献１には、デジタルの入力信号（音声信号）を増幅してアナログの出力信号を生成するＤ級増幅回路が開示されている。特許文献１に開示されたＤ級増幅回路は、出力信号（アナログ）をＡ／Ｄ変換器でデジタル信号に変換して入力側に帰還することで、性能の改善を図っている（特許文献１の段落００１０および段落００１１、図３参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−５３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された技術では、高速で動作するＡ／Ｄ変換器が必須であるから、コストが増大するという問題がある。
以上の事情を考慮して、本発明は、安価な構成でフィードバック動作が行われる信号増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係る信号増幅回路は、入力信号を増幅してアナログの出力信号を生成する増幅部と、入力信号に基づいて出力信号が基準値に到達すべき基準タイミングを特定し、当該基準タイミングにおいて、出力信号と基準値とを比較し、その比較結果に応じて、増幅部のゲインを制御するゲイン制御信号を生成して増幅部に帰還させるフィードバック部とを具備する。より具体的には、フィードバック部は、基準タイミングにおいて、出力信号が基準値を下回る場合は、増幅部のゲインを増大させるゲイン制御信号を生成する一方、出力信号が基準値を上回る場合は、増幅部のゲインを減少させるゲイン制御信号を生成する。
【０００６】
信号増幅回路の目標ゲインが定まると、出力信号が基準値となる基準タイミングは、入力信号に基づいて特定することができる。実際の信号増幅回路では、回路素子のバラツキや経時変化によって、信号増幅回路の実際のゲインが目標ゲインと一致しない。これをフィードバック制御で補償するため、本発明では、基準タイミングにおいて、出力信号と基準値とを比較し、その比較結果に応じてゲインを調整する。本発明においては、フィードバック動作の際に出力信号（アナログ）をＡ／Ｄ変換器を用いてデジタル信号に変換する必要は無いから、特許文献１の図３に開示された構成に比べてコストを低減できるという利点がある。
【０００７】
本発明に係る信号増幅回路の具体的な態様として、フィードバック部は、入力信号に基づいて、基準タイミングを特定するタイミング特定部と、基準値が常に入力される第１端子と、出力信号が入力される第２端子とを有するコンパレータと、タイミング特定部によって特定された基準タイミングで、コンパレータの出力に応じたゲイン制御信号を生成するゲイン生成部と、を含む。
【０００８】
本発明に係る信号増幅回路の態様として、増幅部の前段に設けられるとともに入力信号のレベルを調整する調整部をさらに備え、調整部は、入力信号のレベルが所定値を下回り、出力信号が基準値に到達しないときは、出力信号が基準値以上となるように、調整信号を生成して当該調整信号を入力信号に加える。
【０００９】
この態様によれば、入力信号のレベルが低い場合であっても、出力信号が基準値以上となるように、調整信号を生成して当該調整信号を入力信号に加えることで、増幅部のゲイン調整が可能になる。例えば、調整部は、入力信号が無信号である期間において調整信号を生成することができる。
【００１０】
本発明に係る信号増幅回路の態様として、増幅部は、高位側電源線（例えば図１に示す電源線４１）と、第１ノードとの間に配置される第１トランジスタと、高位側電源線と、第２ノードとの間に配置される第２トランジスタと、第１ノードと、低位側電源線（例えば図１に示す接地線４３）との間に配置される第３トランジスタと、第２ノードと、低位側電源線との間に配置される第４トランジスタと、第１ノードと第２ノードとの間に設けられるコイルと、第２ノードと負荷との間に設けられる第５トランジスタと、一方の電極が第５トランジスタと負荷との接続点（例えば図１に示す第３ノードND3）に接続され、他方の電極に固定電位が供給される容量素子と、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタおよび第５トランジスタの各々のオンオフを制御する制御部（例えば図１に示す変調部１４）と、を具備し、制御部は、入力信号に応じて第１状態と第２状態とを切り替え、第１状態では、コイルと負荷とを電気的に切り離した状態で、第１ノードから第２ノードへ向かう電流をコイルに流した後、コイルと負荷とを電気的に接続して、第１ノードから第２ノードへ向かう電流を負荷に流すとともに容量素子を充電するように、第１乃至第５トランジスタのオンオフを制御し、第２状態では、コイルと負荷とを電気的に切り離した状態で、第２ノードから第１ノードへ向かう電流をコイルに流した後、コイルと負荷とを電気的に接続して、第２ノードから第１ノードへ向かう電流を負荷に流すとともに容量素子を充電するように、第１乃至第５トランジスタのオンオフを制御する。この態様によれば、入力信号に応じて第１状態と第２状態とを切り替えることで、信号増幅回路の出力電流を反転させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る信号回路の概略構成を示す図である。
【図２】第１状態の動作を示すタイミングチャートである。
【図３】第１状態における駆動部の状態を示す図である。
【図４】第１状態における駆動部の状態を示す図である。
【図５】第２状態の動作を示すタイミングチャートである。
【図６】第２状態における駆動部の状態を示す図である。
【図７】第２状態における駆動部の状態を示す図である。
【図８】フィードバック部の動作を説明するための図である。
【図９】本発明の変形例に係る信号増幅回路の概略構成を示す図である。
【図１０】本発明の変形例に係る信号増幅回路の概略構成を示す図である。
【発明を実施するための形態】
【００１２】
図１は、本発明の実施形態に係る信号増幅回路１００の概略構成を示す図である。図１に示すように、信号増幅回路１００は、増幅部１０とフィードバック部２０とを備える。増幅部１０は、入力信号DIN1を増幅してアナログの出力信号AOUTを生成する手段である。フィードバック部２０は、増幅部１０のゲインを制御するゲイン制御信号Ｇを生成して当該ゲイン制御信号Ｇを増幅部１０に帰還させる手段である。
【００１３】
増幅部１０は、入力信号補正部１２と、変調部１４と、出力信号生成部１６とを備える。入力信号補正部１２は、フィードバック部２０から帰還されるゲイン制御信号Ｇに応じて入力信号DIN1のレベルを補正し、補正後の信号DIN2を変調部１４へ出力する手段である。変調部１０は、信号DIN2を振幅が一定なパルス幅変調信号に変調する。出力信号生成部１６は、パルス幅変調信号（OUTPP,OUTMP,OUTG,OUTPN,OUTMN）に基づいてアナログの出力信号AOUTを生成する手段である。
【００１４】
図１に示すように、出力信号生成部１６は、第１トランジスタTr1〜第５トランジスタTr5と、コイルＬと、容量素子Ｃとを備える。第１トラジスタTr1〜第４トランジスタTr4は、電源電位VDDが供給される電源線４１と、接地電位GND（＜VDD）が供給される接地線４３との間に配置される。Ｎチャネル型の第１トランジスタTr1は、電源線４１と第１ノードND1との間に配置される。第１トランジスタTr1のゲートには、パルス幅変調信号OUTPPが供給される。Ｎチャネル型の第２トランジスタTr2は、電源線４１と第２ノードND2との間に配置される。第２トランジスタTr2のゲートには、パルス幅変調信号OUTMPが供給される。Ｎチャネル型の第３トランジスタTr3は、第１ノードND1と接地線４３との間に配置される。第３トランジスタTr3のゲートには、パルス幅変調信号OUTMNが供給される。Ｎチャネル型の第４トランジスタTr4は、第２ノードND2と接地線４３との間に配置される。第４トランジスタTr4のゲートには、パルス幅変調信号OUTPNが供給される。
【００１５】
第１ノードND1と第２ノードND2との間にはコイルＬが設けられる。第２ノードND2と、例えばスピーカなどの負荷（図示省略）との間には、Ｎチャネル型の第５トランジスタTr5が設けられる。第５トランジスタTr5のゲートには、パルス幅変調信号OUTGが供給される。また、容量素子Ｃは、第１電極D1と第２電極D2とを有する。第１電極D1は、第５トランジスタTr5から負荷へ至る電流経路上に介在する第３ノードND3に接続される。第２電極D2は接地線４３に接続される。
【００１６】
本実施形態において、変調部１４は、信号DIN2（入力信号DIN1）に応じて第１状態と第２状態とを切り替えるように、パルス幅変調信号（OUTPP,OUTMP,OUTG,OUTPN,OUTMN）を生成する。「第１状態」では、コイルＬと負荷とが電気的に切り離された状態で、第１ノードND1から第２ノードND2へ向かう電流がコイルＬを流れ、その後、コイルＬと負荷とが電気的に接続されて、第１ノードND1から第２ノードND2へ向かう電流が負荷に流れるとともに容量素子Ｃに充電される。他方、「第２状態」では、コイルＬと負荷とが電気的に切り離された状態で、第２ノードND2から第１ノードND1へ向かう電流がコイルＬを流れ、その後、コイルＬと負荷とが電気的に接続されて、第２ノードND2から第１ノードND1へ向かう電流が負荷に流れるとともに容量素子Ｃに充電される。
【００１７】
以下、第１状態および第２状態の各々における具体的な動作を説明する。図２および図５に示すように、本実施形態に係る信号増幅回路１００は、第１状態および第２状態の何れにおいても、コイルＬと負荷とが電気的に切り離された状態で、電源線４１からの電流がコイルＬに流れる第１期間T1と、コイルＬと負荷とが電気的に接続されて、コイルＬを流れる電流が負荷へ供給される第２期間T2とを１サイクルとして動作する。第１期間T1および第２期間T2の時間長やサイクル数は、パルス幅変調信号に応じて可変に設定される。
【００１８】
先ず、図２〜図４を参照しながら、第１状態における動作を説明する。第１期間T1が開始すると、図２に示すように、パルス幅変調信号OUTPPとパルス幅変調信号OUTPNとがハイレベルに設定される一方、パルス幅変調信号OUTGとパルス幅変調信号OUTMPとパルス幅変調信号OUTMNとがローレベルに設定される。したがって、図３に示すように、第１トランジスタTr1と第４トランジスタTr4とがオン状態に制御される一方、第２トランジスタTr2と第３トランジスタTr3と第５トランジスタTr5とがオフ状態に制御される。これにより、電源線４１からの電流が、第１トランジスタTr1、コイルＬおよび第４トランジスタTr4を介して接地線４３へ流れる。本実施形態において、コイルＬを流れる電流は、第１ノードND1から第２ノードND2へ向かう方向を正とするから、図２に示すように、第１期間T1においてコイルＬを流れる電流の電流値は経時的に上昇する。
【００１９】
続いて、第２期間T2が開始すると、パルス幅変調信号OUTPPとパルス幅変調信号OUTPNとがローレベルに変化し、パルス幅変調信号OUTGとパルス幅変調信号OUTMNとがハイレベルに変化する。したがって、図４に示すように、第１トランジスタTr1と第４トランジスタTr4とがオフ状態に遷移し、第３トランジスタTr3と第５トランジスタTr5とがオン状態に遷移する。第１トランジスタTr1がオフ状態に遷移することで、電源線４１からコイルＬへ流れる電流は遮断されるが、コイルＬに発生する誘導起電力によって、第１ノードND1から第２ノードND2へ向かう電流がコイルＬを流れ続ける。ただし、図２に示すように、第２期間T2においてコイルＬを流れる電流の電流値は経時的に減少する。そして、当該電流は、第５トランジスタTr5を介して負荷へ供給される。これにより、第３ノードND3の電位（出力信号AOUT）は、経時的に上昇する（図２参照）。
【００２０】
パルス幅変調信号OUTGおよびOUTMNがローレベルに変化して第３トランジスタTr3および第５トランジスタTr5がオフ状態に遷移することで第２期間T2が終了する。第２期間T2の終点における第３ノードND3の電位は、次のサイクルにおける第２期間T2が開始するまでの期間、容量素子Ｃによって保持される。これにより、第２期間T2が終了した後、第３ノードND3の電位が変化することを抑制できるから、不要電磁輻射（EMI：Electro Magnetic Interference）の量を低減できるという利点がある。
【００２１】
次に、図５〜図７を参照しながら第２状態における動作を説明する。図５に示すように、第１期間T1が開始すると、パルス幅変調信号OUTMPとパルス幅変調信号OUTMNとがハイレベルに設定される一方、パルス幅変調信号OUTPPとパルス幅変調信号OUTPNとパルス幅変調信号OUTGとがローレベルに設定される。したがって、図６に示すように、第２トランジスタTr2と第３トランジスタTr3とがオン状態に制御される一方、第１トランジスタTr1と第４トランジスタTr4と第５トランジスタTr5とがオフ状態に制御される。これにより、電源線４１からの電流が、第２トランジスタTr2、コイルＬおよび第３トランジスタTr3を介して接地線４３へ流れる。第２ノードND2から第１ノードND1へ向かう方向に流れる電流は負の値となるから、図５に示すように、第１期間T1においてコイルＬを流れる電流の電流値は経時的に減少する（電流値の絶対値は経時的に上昇する）。
【００２２】
続いて、第２期間T2が開始すると、パルス幅変調信号OUTMPがローレベルに変化する一方、パルス幅変調信号OUTGがハイレベルに変化する。したがって、図７に示すように、第２トランジスタTr2がオフ状態に遷移する一方、第５トランジスタTr5がオン状態に遷移する。第２トランジスタTr2がオフ状態に遷移することで、電源線４１からコイルＬへ流れる電流は遮断されるが、コイルＬに発生する誘導起電力によって、第２ノードND2から第１ノードND1へ向かう電流がコイルＬを流れ続ける。図５に示すように、第２期間T2においてコイルＬを流れる電流の電流値は経時的に上昇する（電流値の絶対値は経時的に減少する）。そして、当該電流は、第５トランジスタTr5を介して負荷へ供給される。すなわち、前述の第１状態とは逆方向の電流が負荷を流れる。このとき、第３ノードND3に存在する電荷は、第５トランジスタ、コイルＬおよび第３トランジスタTr3を介して接地線４３へ移動する（吸い込まれる）から、第３ノードND3の電位（出力信号AOUT）は経時的に減少する。
【００２３】
パルス幅変調信号OUTGおよびOUTMNがローレベルに変化して第３トランジスタTr3および第５トランジスタTr5がオフ状態に遷移することで第２期間T2が終了する。前述の第１状態と同様に、第２期間T2の終点における第３ノードND3の電位は、次のサイクルにおける第２期間T2が開始するまでの期間、容量素子Ｃによって保持される。
【００２４】
以上に説明したように、本実施形態においては、入力信号に応じて第１状態と第２状態とを切り替えることで、負荷を流れる電流（信号増幅回路１００の出力電流）を反転させることができる。そして、本発明によれば、カップリングコンデンサやＤＣ／ＤＣコンバータは不要であるから、簡易な構成で、信号増幅回路の出力電流が反転可能になるという利点がある。
【００２５】
また、本実施形態に係る信号増幅回路１００は、信号ＤIN2（入力信号DIN1）のレベルの単位時間当たりの変化率が正の場合は第１状態に切り替えられ、信号ＤIN2のレベルの単位時間当たりの変化率が負の場合は第２状態に切り替えられる。前述したように、出力信号AOUTは、第１状態においては経時的に上昇する（つまり単位時間当たりの変化率は正となる）一方、第２状態においては経時的に減少する（つまり単位時間当たりの変化率は負となる）から、出力信号AOUTの波形と、入力信号ＤIN1の波形とが互いに相似となる。図８に示すように、本実施形態における出力信号AOUTは、略正弦波状の波形となる。
【００２６】
次に、本実施形態におけるフィードバック部２０について説明する。図１に示すように、フィードバック部２０は、タイミング特定部２１と、コンパレータ２３と、ゲイン生成部２５とを備える。タイミング特定部２１は、出力信号AOUTが基準値Vrefに到達すべき基準タイミングを特定する手段である。増幅部１０の目標ゲインが定まると、出力信号AOUTが基準値Vrefとなる基準タイミングは、入力信号DIN1に基づいて特定することができる。タイミング特定部２１は、入力信号DIN1に基づいて基準タイミングを特定すると、基準タイミング信号TADJをゲイン生成部２５へ出力する。
【００２７】
コンパレータ２３は、出力信号AOUTと基準値Vrefとを比較する手段である。本実施形態では、コンパレータ２３の反転入力側の端子（第１端子）には基準値Vrefが常に入力され、非反転入力側の端子（第２端子）には出力信号AOUTが入力される。出力信号AOUTが基準値Vrefを下回る場合は、コンパレータ２３の出力はローレベルになり、出力信号AOUTが基準値Vrefを上回る場合は、コンパレータ２３の出力はハイレベルになる。
【００２８】
ゲイン生成部２５は、基準タイミングにおいて、ゲイン制御信号Ｇを生成する手段である。ゲイン生成部２５は、タイミング特定部２１から基準タイミング信号TADJが入力されると、そのときのコンパレータ２３の出力に応じたゲイン制御信号Ｇを生成する。より具体的には、ゲイン生成部２５は、基準タイミング信号TADJが入力されたときにおいて、コンパレータ２３の出力がローレベル（出力信号AOUT＜基準値Vref）の場合は、増幅部１０のゲインを増大させるゲイン制御信号Ｇを生成する一方、コンパレータ２３の出力がハイレベル（出力信号AOUT＞基準値Vref）の場合は、増幅部１０のゲインを減少させるゲイン制御信号Ｇを生成する。
【００２９】
次に、図８を参照しながら、フィードバック部２０の具体的な動作を説明する。図８において、実線で表された略正弦波状の波形は、実際の出力信号AOUTの波形の一例を示し、破線で表された略正弦波状の波形は、理想的な出力信号AOUTの波形（目標波形）を示す。図８の態様では、基準タイミングt1において、実際の出力信号AOUTは基準値Vrefを下回るから、コンパレータ２３の出力はローレベルとなる。このとき、図１に示すゲイン生成部２５は、増幅部１０のゲインを増大させるゲイン制御信号Ｇを生成し、当該ゲイン制御信号Ｇを増幅部１０（入力信号補正部１２）に帰還させる。そうすると、入力信号補正部１２において入力信号DIN1のレベルが増大する方向の補正が行われて出力信号AOUTが増大する。したがって、実際の出力信号AOUTの波形が、理想的な出力信号AOUTの波形に近づくように作用する。
【００３０】
一方、図８の態様とは異なり、基準タイミングt1において実際の出力信号AOUTが基準値Vrefを上回る態様を想定する。この場合、基準タイミングt1におけるコンパレータ２３の出力はハイレベルとなるから、ゲイン生成部２５は、増幅部１０のゲインを減少させるゲイン制御信号Ｇを生成し、当該ゲイン制御信号Ｇを増幅部１０に帰還させる。そうすると、入力信号補正部１２において入力信号DIN1のレベルが減少する方向の補正が行われて出力信号AOUTが減少する。したがって、実際の出力信号AOUTの波形が、理想的な出力信号AOUTの波形に近づくように作用する。
【００３１】
以上に説明したように、本実施形態では、増幅部１０の実際のゲインと目標ゲインとの誤差をフィードバック制御で補償するために、基準タイミングにおいて、出力信号AOUTと基準値Vrefとを比較し、その比較結果に応じて増幅部１０のゲインを調整する。本実施形態によれば、フィードバック動作の際に出力信号AOUT(アナログ)をＡ／Ｄ変換器を用いてデジタル信号に変換する必要は無いから、特許文献１の図３に開示された構成に比べてコストを低減できるという利点がある。
【００３２】
＜変形例＞
本発明は上述した実施形態に限定されるものではなく、例えば、以下の変形が可能である。また、以下に示す変形例のうちの２以上の変形例を組み合わせることもできる。
【００３３】
（１）変形例１
図９に示すように、増幅部１０の前段に、入力信号DIN1のレベルを調整するための調整部５０が設けられる態様とすることもできる。調整部５０は、入力信号DIN1の振幅レベルが所定レベルを下回り、出力信号AOUTの振幅レベルが基準値Vrefに到達できないときは、出力信号AOUTの振幅レベルが基準値Vref以上となるように、調整信号ADJを生成して当該調整信号ADJを入力信号DIN1に加える手段である。図９に示すように、調整部５０は、調整信号生成部５２と、加算部５４とを含む。調整信号生成部５２は、入力信号DIN1に基づいて調整信号ADJを生成し、当該調整信号ADJを加算部５４へ出力する手段である。なお、調整信号生成部５２は、入力信号DIN1の振幅レベルが所定レベル以上の場合は、調整信号ADJを生成しない。加算部５４は、調整信号生成部５２にて生成された調整信号ADJと入力信号DIN1とを加算して増幅部１０へ出力する手段である。
【００３４】
図９の態様によれば、入力信号DIN1の振幅レベルが低い場合にも、出力信号AOUTの振幅レベルが基準値Vref以上となるように、調整信号ADJを生成して当該調整信号ADJを入力信号DIN1に加えることで、増幅部１０のゲイン調整が可能になるという利点がある。また、例えば、調整部５０は、入力信号DIN1が無信号である期間において調整信号ADJを生成することもできる。この場合、入力信号DIN1は無信号であるから、調整信号ADJが入力信号として増幅部１０へ供給される。このときの調整信号ADJは、出力信号AOUTの振幅レベルが基準値Vref以上となるように設定される。
【００３５】
（２）変形例２
入力信号DIN1（DIN2）をデジタル信号とする場合、変調部１４はデジタル回路となり、図１０に示すように、この前段にノイズシェーピングフィルタNSを設けて、量子化雑音を低減することが好適である。
【００３６】
（３）変形例３
上述の実施形態において、増幅部１０は、トランジスタ（Tr1〜Tr5）のスイッチング動作を利用して、入力信号DIN1を電力増幅するＤ級動作を行っているが、これに限らず、増幅部１０における増幅動作は任意である。要するに、増幅部１０は、入力信号を増幅してアナログの出力信号を生成するものであればよい。
【００３７】
（４）変形例４
上述の実施形態では、第１状態において、第１ノードND1から第２ノードND2へ向かう電流がコイルＬに流れた後、第１トランジスタTr1がオフ状態、第３トランジスタTr3がオン状態に遷移しているが、例えば、第１ノードND1から第２ノードND2へ向かう電流がコイルＬに流れた後、第１トランジスタTr1がオン状態、第３トランジスタTr3がオフ状態を維持する態様とすることもできる。要するに、第２期間T2において第１ノードND1の電位が所定の値に固定されていればよい。第２状態についても同様である。上述の実施形態では、第２ノードND2から第１ノードND1へ向かう電流がコイルＬに流れた後、第１トランジスタTr1がオフ状態、第３トランジスタTr3がオン状態を維持しているが、例えば、第２ノードND2から第１ノードND1へ向かう電流がコイルＬに流れた後、第１トランジスタTr1がオン状態、第３トランジスタTr3がオフ状態に遷移する態様とすることもできる。
【００３８】
（５）変形例５
上述の実施形態においては、容量素子Ｃの第２電極D2は接地線４３に接続されているが、これに限らず、第２電極D2に供給される固定電位は任意である。
【００３９】
（６）変形例６
信号増幅回路１００は、従来のＤ級アンプでもよいし、リニアアンプでもよい。
【００４０】
（７）変形例７
上述の実施形態においては、増幅部１０に含まれるトランジスタ（Tr1〜Tr5）は全てＮチャネル型のトランジスタであるが、これに限らず、増幅部１０に含まれる各トランジスタの導電型は任意である。例えば、増幅部１０に含まれるトランジスタ（Tr1〜Tr5）の全てをＰチャネル型のトランジスタとすることもできるし、一部をＰチャネル型、残りをＮチャネル型のトランジスタとすることもできる。
【符号の説明】
【００４１】
１０……増幅部、１２……入力信号補正部、１４……変調部、１６……出力信号生成部、２０……フィードバック部、２１……タイミング特定部、２３……コンパレータ、２５……ゲイン生成部、４１……電源線、４３……接地線、５０……調整部、５２……調整信号生成部、５４……加算部、１００……信号増幅回路、AOUT……出力信号、DIN1……入力信号、DIN2……信号、Ｃ……容量素子、D1……第１電極、D2……第２電極、Ｌ……コイル、ND1……第１ノード、ND2……第２ノード、ND3……第３ノード、Tr1……第１トランジスタ、Tr2……第２トランジスタ、Tr3……第３トランジスタ、Tr4……第４トランジスタ、Tr5……第５トランジスタ、ＧＮＤ……接地電位、ＶＤＤ……電源電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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