(57)【要約】【課題】基板及び基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを具備した不揮発性メモリ装置の動作方法を提供する。【解決手段】本発明の動作方法は、選択されたメモリブロックのサブブロックのうちで選択されたサブブロックからデータを読み出す段階、及び選択されたサブブロックの読み出しに応答して選択されたメモリブロックの各サブブロックを選択的にリフレッシュする段階で構成される。選択されたメモリブロックの各サブブロックは独立的に消去される。【選択図】      図１５
2011170953.tif 000002
【特許請求の範囲】
【請求項１】
基板及び前記基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含む不揮発性メモリ装置の動作方法において、
選択されたメモリブロックのサブブロックのうちで選択されたサブブロックからデータを読み出し、
前記選択されたサブブロックの読み出しに応答して前記選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることを含み、
前記選択されたメモリブロックの各サブブロックは独立的に消去されることを特徴とする動作方法。
【請求項２】
前記選択されたサブブロックの読み出しに応答して、前記選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることは、
前記選択されたメモリブロックのサブブロックのうちで特定サブブロックにデータが書き込まれた後、前記選択されたメモリブロックで実行された読み出し回数が基準値に到逹すれば、前記特定サブブロックをリフレッシュすることを含むことを特徴とする請求項１に記載の動作方法。
【請求項３】
前記選択されたサブブロックの読み出しに応答して、前記選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることは、
前記選択されたメモリブロックのサブブロックのうちで特定サブブロックのデータをバックアップし、
前記特定サブブロックを消去することを含むことを特徴とする請求項１に記載の動作方法。
【請求項４】
前記選択されたメモリブロックのワードラインのうちで前記特定サブブロックにデータをバックアップすることは、
前記特定サブブロックのデータを読み出し、
前記読み出されたデータを前記メモリブロックのサブブロックのうちで１つに書き込むことを含むことを特徴とする請求項３に記載の動作方法。
【請求項５】
前記選択されたメモリブロックのワードラインのうちで前記特定サブブロックにデータをバックアップすることは、
前記特定サブブロックのデータを読み出し、
前記読み出されたデータを前記選択されたメモリブロックのサブブロックのうちで１つに書き込むことを含むことを特徴とする請求項３に記載の動作方法。
【請求項６】
前記特定サブブロックを消去することは、
前記選択されたメモリブロックのワードラインのうちで前記特定サブブロックに対応するワードラインにワードライン消去電圧を印加し、
前記選択されたメモリブロックの残りのワードラインをフローティングし、
前記基板に消去電圧を印加することを含むことを特徴とする請求項３に記載の動作方法。
【請求項７】
前記ワードライン消去電圧は接地電圧であることを特徴とする請求項６記載の動作方法。
【請求項８】
前記消去電圧は高電圧であることを特徴とする請求項６記載の動作方法。
【請求項９】
前記特定サブブロックを消去することは、
前記特定サブブロックと前記特定サブブロックに隣接した少なくとも１つのサブブロックとの間に提供される少なくとも１つのダミーワードラインに中間電圧を印加することをさらに含むことを特徴とする請求項６に記載の動作方法。
【請求項１０】
前記中間電圧は前記ワードライン消去電圧及び前記消去電圧の間のレベルを有することを特徴とする請求項９記載の動作方法。
【請求項１１】
前記特定サブブロックを消去することは、
前記選択されたメモリブロックのワードラインのうちで前記特定サブブロックに対応するワードラインにワードライン消去電圧を印加し、
前記選択されたメモリブロックの残りのワードラインにワードライン消去禁止電圧を印加し、
前記基板に消去電圧を印加することを含むことを特徴とする請求項３に記載の動作方法。
【請求項１２】
基板及び前記基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含むメモリセルアレイと、
ワードラインを通じて前記メモリブロックに接続されるデコーダと、
ビットラインを通じて前記メモリブロックに接続される読み出し及び書き込み回路とを含み、
各メモリブロックは前記基板と交差する方向に沿って複数のサブブロックに分割され、
各サブブロックは独立的に消去されることを特徴とする不揮発性メモリ装置。
【請求項１３】
各サブブロック内のメモリセルは前記基板と交差する方向に沿って第１距離だけ離隔されて提供され、
前記基板と交差する方向に沿って隣接したサブブロックの境界面に提供されるメモリセルは、前記基板と交差する方向に沿って前記第１距離より長い第２距離だけ離隔されて提供されることを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
各サブブロックにおいて、前記基板と交差する方向に沿って一番目及び最後のメモリセルは各々第１大きさを有し、残りのメモリセルは各々前記第１大きさより小さい第２大きさを有することを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１５】
前記基板上の特定メモリセル及び前記特定メモリセル上に前記基板と交差する方向に沿って積層されたメモリセルは１つのストリングを構成し、
前記ストリングのメモリセルのチャンネルは前記基板と交差する方向に沿って共通的に連結されることを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１６】
基板及び前記基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含む不揮発性メモリ装置と、
前記不揮発性メモリ装置を制御するように構成されるコントローラとを含み、
各メモリブロックは前記基板と交差する方向に沿って複数のサブブロックに分割され、
各サブブロックは独立的に消去され、
前記コントローラは前記メモリブロックのうちで選択されたメモリブロックの読み出し回数によって前記選択されたメモリブロックの各サブブロックを選択的にリフレッシュするように構成されることを特徴とするメモリシステム。
【請求項１７】
前記選択された基板の選択されたサブブロックにデータが書き込まれた後、前記選択されたメモリブロックの読み出し回数が基準値に到逹する時、前記サブコントローラは前記選択されたメモリブロックの各サブブロックを選択的にリフレッシュするように構成されることを特徴とする請求項１６に記載のメモリシステム。
【請求項１８】
前記選択されたメモリブロックのサブブロックのうちで特定サブブロックがリフレッシュされる時、前記コントローラは前記特定サブブロックのデータを読み出し、前記読み出されたデータを前記メモリブロックのサブブロックのうちの１つに書き込むように構成されることを特徴とする請求項１６に記載のメモリシステム。
【請求項１９】
各メモリブロックで、前記基板と交差する方向に沿って隣接するサブブロックの間に少なくとも１つのダミーメモリセルが提供されることを特徴とする請求項１６に記載のメモリシステム。
【請求項２０】
前記不揮発性メモリ装置及び前記コントローラは、半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成することを特徴とする請求項１６に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリに係り、さらに詳細には、３次元構造を有する不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステムに関する。
【背景技術】
【０００２】
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、砒化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ  ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ  ｐｈｏｓｐｉｄｅ）などのような半導体を利用して実現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置（Ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）に区分される。
【０００３】
揮発性メモリ装置は電源が遮断されれば格納していたデータが消滅するメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）などがある。不揮発性メモリ装置は電源供給が遮断されても格納していたデータを保持するメモリ装置である。不揮発性メモリ装置にはＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌeａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）などがある。フラッシュメモリ装置は大きくＮＯＲタイプとＮＡＮＤタイプに区分される。
最近、半導体メモリ装置の集積度を向上させるために、３次元アレイ構造を有する半導体メモリ装置が研究されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０８８４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、向上した動作速度及び向上した信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置の動作方法、そして不揮発性メモリ装置を含むメモリシステムを提供することにある。
【課題を解決するための手段】
【０００６】
基板及び基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含む本発明の実施形態による不揮発性メモリ装置の読み出し方法は、選択されたメモリブロックのサブブロックのうちで選択されたサブブロックからデータを読み出し、選択されたサブブロックの読み出しに応答して選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることを含み、選択されたメモリブロックの各サブブロックは独立的に消去される。
【０００７】
実施形態として、選択されたサブブロックの読み出しに応答して、選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることは、選択されたメモリブロックのサブブロックのうちの特定サブブロックにデータが書き込まれた後、選択されたメモリブロックで実行された読み出し回数が基準値に到逹すれば、特定サブブロックをリフレッシュすることを含む。
【０００８】
実施形態として、選択されたサブブロックの読み出しに応答して、選択されたメモリブロックの各サブブロックを選択的にリフレッシュすることは、選択されたメモリブロックのサブブロックのうち特定サブブロックのデータをバックアップし、特定サブブロックを消去することを含む。
【０００９】
実施形態として、選択されたメモリブロックのワードラインのうちで特定サブブロックにデータをバックアップすることは、特定サブブロックのデータを読み出し、読み出されたデータをメモリブロックのサブブロックのうちで１つに書き込むことを含む。
【００１０】
実施形態として、選択されたメモリブロックのワードラインのうちで特定サブブロックにデータをバックアップすることは、特定サブブロックのデータを読み出し、読み出されたデータを選択されたメモリブロックのサブブロックのうちで１つに書き込むことを含む。
【００１１】
実施形態として、特定サブブロックを消去することは、選択されたメモリブロックのワードラインのうち特定サブブロックに対応するワードラインにワードライン消去電圧を印加し、選択されたメモリブロックの残りのワードラインをフローティングし、基板に消去電圧を印加することを含む。
【００１２】
実施形態として、ワードライン消去電圧は接地電圧である。
実施形態として、消去電圧は高電圧である。
【００１３】
実施形態として、特定サブブロックを消去することは、特定サブブロックと特定サブブロックに隣接した少なくとも１つのサブブロックとの間に提供される少なくとも１つのダミーワードラインに中間電圧を印加することをさらに含む。
実施形態として、中間電圧はワードライン消去電圧及び消去電圧の間のレベルを有する。
【００１４】
実施形態として、特定サブブロックを消去することは、選択されたメモリブロックのワードラインのうち特定サブブロックに対応するワードラインにワードライン消去電圧を印加し、選択されたメモリブロックの残りのワードラインにワードライン消去禁止電圧を印加し、基板に消去電圧を印加することを含む。
【００１５】
本発明の実施形態による不揮発性メモリ装置は、基板及び基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含むメモリセルアレイと、ワードラインを通じてメモリブロックに接続されるデコーダと、ビットラインを通じてメモリブロックに接続される読み出し及び書き込み回路とを含み、各メモリブロックは基板と交差する方向に沿って複数のサブブロックに分割され、各サブブロックは独立的に消去される。
【００１６】
実施形態として、各サブブロック内のメモリセルは基板と交差する方向に沿って第１距離だけ離隔されて提供され、基板と交差する方向に沿って隣接したサブブロックの境界面に提供されるメモリセルは基板と交差する方向に沿って第１距離より長い第２距離だけ離隔されて提供される。
【００１７】
実施形態として、各サブブロックにおいて、基板と交差する方向に沿って一番目及び最後のメモリセルは各々第１大きさを有し、残りのメモリセルは各々第１大きさより小さい第２大きさを有する。
【００１８】
実施形態として、基板上の特定メモリセル及び特定メモリセル上に基板と交差する方向に沿って積層されたメモリセルは１つのストリングを構成し、ストリングのメモリセルのチャンネルは基板と交差する方向に沿って共通的に連結される。
【００１９】
本発明の実施形態によるメモリシステムは、基板及び基板と交差する方向に沿って積層された複数のメモリセルを有するメモリブロックを含む不揮発性メモリ装置と、不揮発性メモリ装置を制御するように構成されるコントローラとを含み、各メモリブロックは基板と交差する方向に沿って複数のサブブロックに分割され、各サブブロックは独立的に消去され、コントローラはメモリブロックのうちで選択されたメモリブロックの読み出し回数によって選択されたメモリブロックの各サブブロックを選択的にリフレッシュするように構成される。
【００２０】
実施形態として、選択された基板の選択されたサブブロックにデータが書き込まれた後、選択されたメモリブロックの読み出し回数が基準値に到逹する時、サブコントローラは選択されたメモリブロックの各サブブロックを選択的にリフレッシュするように構成される。
【００２１】
実施形態として、選択されたメモリブロックのサブブロックのうち特定サブブロックがリフレッシュされる時、コントローラは特定サブブロックのデータを読み出し、読み出されたデータをメモリブロックのサブブロックのうちの１つに書き込むように構成される。
【００２２】
実施形態として、各メモリブロックで、基板と交差する方向に沿って隣接するサブブロックの間に少なくとも１つのダミーメモリセルが提供される。
【００２３】
実施形態として、不揮発性メモリ装置及びコントローラは半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成する。
【発明の効果】
【００２４】
本発明の実施形態によれば、メモリブロックは複数のサブブロックで構成され、サブブロック単位で消去が実行される。マージ（ｍｅｒｇｅ）の単位が減少するので、向上した動作速度を有する不揮発性メモリ装置、不揮発性メモリ装置の動作方法、そして不揮発性メモリ装置を含むメモリシステムが提供される。
【００２５】
本発明の他の実施形態によれば、サブブロックにデータが書き込まれた後、メモリブロックの読み出し回数によってサブブロックがリフレッシュされる。同一のメモリブロック内の他のサブブロックの読み出し回数が考慮されるので、向上した信頼性を有する不揮発性メモリ装置の動作方法及び不揮発性メモリ装置を含むメモリシステムが提供される。
【００２６】
本発明の他の実施形態によれば、隣接したサブブロックの境界面にダミーメモリセルが提供される。ダミーメモリセルに接続されたダミーワードラインに中間電圧が印加されるので、サブブロックの間のカップリングが減少する。したがって、向上した信頼性を有する不揮発性メモリ装置の動作方法及び不揮発性メモリ装置を含むメモリシステムが提供される。
【００２７】
本発明の他の実施形態によれば、隣接したサブブロックの境界面に提供されるメモリセルの間の距離は各サブブロック内のメモリセルの間の距離より長い。サブブロックの間のカップリングが減少するので、向上した信頼性を有する不揮発性メモリ装置の動作方法及び不揮発性メモリ装置を含むメモリシステムが提供される。
【００２８】
本発明の他の実施形態によれば、サブブロックの外郭に提供されるメモリセルの大きさはサブブロックの内部に提供されるメモリセルの大きさより大きい。サブブロックの外郭に提供されるメモリセル及びチャンネルの間のカップリングが強化されるので、向上した信頼性を有する不揮発性メモリ装置の動作方法及び不揮発性メモリ装置を含むメモリシステムが提供される。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態によるメモリシステムを示すブロック図。
【図２】図１の不揮発性メモリ装置を示すブロック図。
【図３】図２のメモリセルアレイを示すブロック図。
【図４】図３のメモリブロックのうちの１つの第１実施形態を示す斜視図。
【図５】図４のメモリブロックのＩ−Ｉ’線に沿って切断した断面図。
【図６】図５のトランジスタ構造を示す断面図。
【図７】図４〜図６を参照して説明したメモリブロックの第１実施形態による等価回路を示す回路図。
【図８】図７のメモリブロックのメモリセルがサブブロックを構成する実施形態を示す回路図。
【図９】消去動作の時に図８のメモリブロックに印加される電圧条件の第１実施形態を示すテーブル。
【図１０】図９の電圧条件による図８のメモリブロックの電圧変化を示すタイミング図。
【図１１】メモリブロックの１つのＮＡＮＤストリングの断面図。
【図１２】消去動作の時に、ダミーワードライン電圧を可変しながら測定したメモリセルのスレッショルド電圧を示すグラフ。
【図１３】消去動作の時に図８のメモリブロックに印加される電圧条件の第２実施形態を示すテーブル。
【図１４】図１３の電圧条件によるメモリブロックの電圧変化を示すタイミング図。
【図１５】メモリブロックの１つのＮＡＮＤストリングの断面図。
【図１６】図８のメモリブロックのメモリセルのスレッショルド電圧分布の第１実施形態を示すダイヤグラム。
【図１７】図８のメモリブロックのメモリセルのスレッショルド電圧分布の第２実施形態を示すダイヤグラム。
【図１８】本発明の実施形態によるリフレッシュ方法を示すフローチャート。
【図１９】図１のコントローラで駆動されるフラッシュ変換階層を示すブロック図。
【図２０】図１９のリフレッシュ部の動作方法を示すフローチャート。
【図２１】図３のメモリブロックのうちの１つの第２実施形態を示す斜視図。
【図２２】図２１のメモリブロックのＩＩ−ＩＩ’線に沿って切断した断面図。
【図２３】図２１及び図２２を参照して説明したメモリブロックの等価回路を示す回路図。
【図２４】消去動作の時に図２３のメモリブロックに印加される電圧条件を示すテーブル。
【図２５】図２４の電圧条件による図２３のメモリブロックの電圧変化を示すタイミング図。
【図２６】メモリブロックの１つのＮＡＮＤストリングの断面図。
【図２７】図３のメモリブロックのうちの１つの第３実施形態を示す斜視図。
【図２８】図２７のメモリブロックのＩＩＩ−ＩＩＩ’線に沿って切断した断面図。
【図２９】メモリブロックの１つのＮＡＮＤストリングの断面図。
【図３０】図３のメモリブロックのうちの１つの第４実施形態を示す斜視図。
【図３１】図３０のメモリブロックのＩＶ-ＩＶ線に沿って切断した断面図。
【図３２】図４〜図６を参照して説明したメモリブロックの第２実施形態による等価回路を示す回路図。
【図３３】図４〜図６を参照して説明したメモリブロックの第３実施形態による等価回路を示す回路図。
【図３４】図４〜図６を参照して説明したメモリブロックの第４実施形態による等価回路を示す回路図。
【図３５】図４〜図６を参照して説明したメモリブロックの第５実施形態による等価回路を示す回路図。
【図３６】図４〜図６を参照して説明したメモリブロックの第６実施形態による等価回路を示す回路図。
【図３７】図４〜図６を参照して説明したメモリブロックの第７実施形態による等価回路を示す回路図。
【図３８】図４〜図６を参照して説明したメモリブロックの第８実施形態による等価回路を示す回路図。
【図３９】図３のメモリブロックのうちの１つの第５実施形態を示す斜視図。
【図４０】図３９のメモリブロックのＶ−Ｖ’線に沿って切断した断面図。
【図４１】図３のメモリブロックのうちの１つの第６実施形態を示す斜視図。
【図４２】図３のメモリブロックのうちの１つの第７実施形態を示す斜視図。
【図４３】図３のメモリブロックのうちの１つの第８実施形態を示す斜視図。
【図４４】図４３のメモリブロックのＶＩ−ＶＩ’線に沿って切断した断面図。
【図４５】図４３及び図４４のメモリブロックの消去動作の時の電圧条件の第１実施形態を示すテーブル。
【図４６】図４５の電圧条件による図４３及び図４４のメモリブロックの電圧変化を示すタイミング図。
【図４７】図４３及び図４４のメモリブロックのサブブロックの間にダミーメモリセルが提供されない場合の電圧条件を示すテーブル。
【図４８】図４７の電圧条件による電圧変化を示すタイミング図。
【図４９】図３のメモリブロックのうちの１つの第９実施形態を示す斜視図。
【図５０】図４９のメモリブロックのＶＩＩ−ＶＩＩ’線に沿って切断した断面図。
【図５１】図３のメモリブロックのうちの１つの第１０実施形態を示す斜視図。
【図５２】図５１のメモリブロックのＶＩＩＩ−ＶＩＩＩ’線に沿って切断した断面図。
【図５３】図３のメモリブロックのうちの１つの第１１実施形態を示す斜視図。
【図５４】図５３のメモリブロックのＩＸ-ＩＸ'線に沿って切断した断面図。
【図５５】図３のメモリブロックのうちの１つの第１２実施形態を示す斜視図。
【図５６】図５５のメモリブロックのＸ-Ｘ'線に沿って切断した断面図。
【図５７】図１のメモリシステムの応用例を示すブロック図。
【図５８】図５７を参照して説明したメモリシステムを含むコンピューティングシステムを示すブロック図。
【発明を実施するための形態】
【００３０】
以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができるほどに詳細に説明するために、本発明の実施形態を添付の図面を参照して説明する。同じ構成要素は同じ参照番号を利用して引用する。類似の構成要素は類似の参照番号を利用して引用する。
【００３１】
図１は、本発明の実施形態によるメモリシステム１０００を示すブロック図である。図１を参照すれば、メモリシステム１０００は不揮発性メモリ装置１００及びコントローラ５００を含む。
【００３２】
不揮発性メモリ装置１００はデータを格納するように構成される。不揮発性メモリ装置は図２を参照してさらに詳細に説明する。
コントローラ５００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１００に接続される。ホストからの要請に応答して、コントローラ５００は不揮発性メモリ装置１００をアクセスするように構成される。例えば、コントローラ５００は不揮発性メモリ装置１００の読み出し、書き込み、消去、そして背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成される。コントローラ５００は不揮発性メモリ装置１００とホストとの間にインターフェースを提供するように構成される。コントローラ５００は不揮発性メモリ装置１００を制御するファームウエア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【００３３】
コントローラ５００は内部バス５１０、プロセッサ５２０、ＲＡＭ５３０（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ホストインターフェース５４０、エラー 訂正ブロック５５０、メモリインターフェース５６０を含む。
内部バス５１０はコントローラ５００の構成要素の間にチャンネルを提供する。
プロセッサ５２０はコントローラ５００のあらゆる動作を制御するように構成される。例えば、プロセッサ５２０はコントローラ５００で駆動されるファームウエア、コードなどを駆動するように構成される。例えば、プロセッサ５２０は不揮発性メモリ装置１００を制御するファームウエア、コードなどを駆動するように構成される。
【００３４】
ＲＡＭ５３０はプロセッサ５２０の動作メモリ、不揮発性メモリ装置１００とホストとの間のキャッシュメモリ、そして不揮発性メモリ装置１００とホストとの間のバッファメモリのうちの少なくとも１つとして利用される。
ホストインターフェース５４０はホストとコントローラ５００との間のデータ交換を実行するプロトコルを含む。例示的に、ホストインターフェース５４０はＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコルなどのような多様なインターフェースプロトコルのうちの少なくとも１つを通じて外部（ホスト）と通信するように構成される。
【００３５】
エラー訂正ブロック５５０はエラー訂正コード（ＥＣＣ；ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｎｇ  ｃｏｄｅ）を含む。エラー訂正ブロック５５０はエラー訂正コードを利用して不揮発性メモリ装置１００から読み出されたデータのエラーを検出し、訂正するように構成される。
【００３６】
メモリインターフェース５６０は不揮発性メモリ装置２００とインターフェーシングする。例えば、メモリインターフェースはＮＡＮＤインターフェースまたはＮＯＲインターフェースを含む。
【００３７】
コントローラ５００及び不揮発性メモリ装置１００は１つの半導体装置に集積化することができる。例示的に、コントローラ５００及び不揮発性メモリ装置１００は１つの半導体装置に集積して、メモリカードを構成する。例えば、コントローラ５００及び不揮発性メモリ装置１００は１つの半導体装置に集積化してＰＣカード（ＰＣＭＣIＡ；ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ  ｍｅｍｏｒｙ  ｃａｒｄ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ）、ＳＭＣ、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュストレージ（ＵＦＳ）などのようなメモリカードを構成する。
【００３８】
コントローラ５００及び不揮発性メモリ装置１００は１つの半導体装置に集積して半導体ドライブ（ＳＳＤ；Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成する。半導体ドライブ（ＳＳＤ）は半導体メモリにデータを格納するように構成される格納装置を含む。メモリシステム１０００が半導体ドライブ（ＳＳＤ）として利用される場合、メモリシステム１０００に接続されたホストの動作速度は画期的に改善される。
【００３９】
他の例として、メモリシステム１０００は、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ  Ｍｏｂｉｌｅ  ＰＣ）、ワークステーション、ネットブック（ｎeｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａl  Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、Ｅブック（Ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、ポータブルゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ  ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ  Ｍｕｌｔｉｍｅｄｉａ  Ｂｒｏａｄｃａｓｔｉｎｇ）再生機、３次元受像機（３−ｄｉｍｅｎｓｉｏｎａｌ  ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｐｌａｙｅｒ）、デジタルビデオレコーダ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタルビデオプレーヤ（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、データセンタ（ｄａｔａ  ｃｅｎｔｅｒ）のストレージ（ｓｔｏｒａｇｅ）、情報を無線環境で送受信することができる装置、ホームネットワークを構成する多様な電子装置のうちの１つ、コンピュータネットワークを構成する多様な電子装置のうちの１つ、テレマティクスネットワークを構成する多様な電子装置のうちの１つ、ＲＦＩＤ装置、またはコンピューティングシステムを構成する多様な構成要素のうちの１つなどのような電子装置の多様な構成要素のうちの１つに提供される。
【００４０】
例示的に、不揮発性メモリ装置１００またはメモリシステム１０００は多様な形態にパッケージ化して実装することができる。例えば、不揮発性メモリ装置１００またはメモリシステム１０００は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化して実装される。
【００４１】
図２は、図１の不揮発性メモリ装置１００を示すブロック図である。図２を参照すれば、不揮発性メモリ装置１００は、メモリセルアレイ１１０、アドレスデコーダ１２０、読み出し及び書き込み回路１３０、データ入出力回路１４０、制御ロジック１５０を含む。
【００４２】
メモリセルアレイ１１０はワードラインＷＬ及び選択ラインＳＬを通じてアドレスデコーダ１２０に接続され、ビットラインＢＬを通じて読み出し及び書き込み回路１３０に接続される。メモリセルアレイ１１０は複数のメモリセルを含む。例えば、メモリセルアレイ１００は基板と交差する方向に沿って積層された複数のメモリセルを含む。例示的に、メモリセルアレイ１１０はセル当たり１つまたはそれ以上のビットを格納することができる複数のメモリセルで構成される。
【００４３】
アドレスデコーダ１２０はワードラインＷＬ及び選択ラインＳＬを通じてメモリセルアレイ１１０に接続される。アドレスデコーダ１２０は制御ロジック１５０の制御に応答して動作するように構成される。アドレスデコーダ１２０は外部からアドレスＡＤＤＲを受信する。
【００４４】
アドレスデコーダ１２０は受信されたアドレスＡＤＤＲのうち行アドレスをデコーディングするように構成される。アドレスデコーダ１２０はワードラインＷＬのうちデコーディングされた行アドレスに対応するワードラインを選択する。アドレスデコーダ１２０は選択ラインＳＬのうちデコーディングされた行アドレスに対応する選択ラインを選択する。
【００４５】
例示的に、アドレスデコーダ１２０がダミーワードラインＤＷＬ（図示せず）を通じてメモリセルアレイ１１０に追加的に接続される時、アドレスデコーダ１２０はダミーワードラインＤＷＬ（図示せず）のうちデコーディングされた行アドレスに対応するダミーワードラインをさらに選択することができる。
【００４６】
アドレスデコーダ１２０は受信されたアドレスＡＤＤＲのうち列アドレスをデコーディングするように構成される。アドレスデコーダ１２０はデコーディングされた列アドレスを読み出し及び書き込み回路１３０に伝達する。
【００４７】
例示的に、アドレスデコーダ１２０は行アドレスをデコーディングする行デコーダ、列アドレスをデコーディングする列デコーダ、受信されたアドレスＡＤＤＲを格納するアドレスバッファを含むことができる。
【００４８】
読み出し及び書き込み回路１３０はビットラインＢＬを通じてメモリセルアレイ１１０に接続され、データラインＤＬを通じてデータ入出力回路１４０に接続される。読み出し及び書き込み回路１３０は制御ロジック１５０の制御に応答して動作する。読み出し及び書き込み回路１３０はアドレスデコーダ１２０からデコーディングされた列アドレスを受信する。デコーディングされた列アドレスを利用して、読み出し及び書き込み回路１３０はビットラインＢＬを選択する。
【００４９】
例示的に、読み出し及び書き込み回路１３０はデータ入出力回路１４０からデータを受信し、受信されたデータをメモリセルアレイ１１０に書き込む。読み出し及び書き込み回路１３０はメモリセルアレイ１１０からデータを読み出し、読み出されたデータをデータ入出力回路１４０に伝達する。読み出し及び書き込み回路１３０はメモリセルアレイ１１０の第１格納領域からデータを読み出し、読み出されたデータをメモリセルアレイ１１０の第２格納領域に書き込む。例えば、読み出し及び書き込み回路１３０はコピーバック（ｃｏｐｙ−ｂａｃｋ）動作を実行する。
【００５０】
例示的に、読み出し及び書き込み回路１３０はページバッファ（またはページレジスタ）、列選択回路などのような構成要素を含むことができる。他の例として、読み出し及び書き込み回路１３０は感知増幅器、書き込みドライバ、列選択回路などのような構成要素を含むことができる。
【００５１】
データ入出力回路１４０はデータラインＤＬを通じて読み出し及び書き込み回路１３０に接続される。データ入出力回路１４０は制御ロジック１５０の制御に応答して動作する。データ入出力回路１４０は外部とデータＤＡＴＡを交換するように構成される。データ入出力回路１４０は外部から伝達されるデータＤＡＴＡをデータラインＤＬを通じて読み出し及び書き込み回路１３０に伝達するように構成される。データ入出力回路１４０は読み出し及び書き込み回路路からデータラインＤＬを通じて伝達されるデータＤＡＴＡを外部に出力するように構成される。例示的に、データ入出力回路１４０はデータバッファのような構成要素を含むことができる。
【００５２】
制御ロジック１５０はアドレスデコーダ１２０、読み出し及び書き込み回路１３０、データ入出力回路１４０に接続される。制御ロジック１５０は不揮発性メモリ装置１００のあらゆる動作を制御するように構成される。制御ロジック１５０は外部から伝達される制御信号ＣＴＲＬに応答して動作する。
【００５３】
制御ロジック１５０は電圧生成器１５１を含む。例えば、電圧生成器１５１は高電圧を生成するように構成される。例示的に、電圧生成器１５１によって生成された電圧はアドレスデコーダ１２０を通じてワードラインＷＬに伝達することができる。アドレスデコーダ１２０とメモリセルアレイ１１０との間にダミーワードラインＤＷＬ（図示せず）が追加的に提供される時、電圧生成器１５１によって生成された電圧はダミーワードラインＤＷＬ（図示せず）にさらに伝達することができる。
【００５４】
電圧生成器１５１によって生成された電圧はメモリセルアレイ１１０に伝達することができる。例えば、電圧生成器１５１によって生成された電圧はメモリセルアレイ１１０の基板に伝達することができる。
【００５５】
図３は、図２のメモリセルアレイ１１０を示すブロック図である。図３を参照すれば、メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックＢＬＫは３次元構造（または垂直構造）を有する。例えば、各メモリブロックＢＬＫは第１〜第３方向に沿って伸長された構造物を含む。例えば、各メモリブロックＢＬＫは第２方向に沿って伸長された複数のＮＡＮＤストリングＮＳを含む。例えば、第１及び第３方向に沿って複数のＮＡＮＤストリングＮＳが提供される。
【００５６】
各ＮＡＮＤストリングＮＳはビットラインＢＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、ワードラインＷＬ、共通ソースラインＣＳＬに接続される。各メモリブロックは複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、共通ソースラインＣＳＬに接続される。メモリブロックＢＬＫ１〜ＢＬＫｚは図４を参照してさらに詳細に説明する。
【００５７】
例示的に、メモリブロックＢＬＫ１〜ＢＬＫｚは図２に示したアドレスデコーダ１２０によって選択される。例えば、アドレスデコーダ１２０はメモリブロックＢＬＫ１〜ＢＬＫｚのうちでデコーディングされた行アドレスに対応するメモリブロックＢＬＫを選択するように構成される。
【００５８】
図４は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つのＢＬＫｉの第１実施形態を示す斜視図である。図５は、図４のメモリブロックＢＬＫｉのＩ-Ｉ'線に沿って切断した断面図である。図４及び図５を参照すれば、メモリブロックＢＬＫｉは第１〜第３方向に沿って伸長された構造物を含む。
【００５９】
先ず、基板１１１が提供される。例示的に、基板１１１は第１タイプ（例えば、第１導電型（ｃｏｎｄｕｃｔｉｖｅ  ｔｙｐｅ））を有するウェル（ｗｅｌｌ）である。例えば、基板１１１はホウ素（Ｂ、Ｂｏｒｏｎ）のような３族元素が注入されて形成されたｐウェルである。例えば、基板１１１はｎウェル内に提供されるポケットｐウェルである。以下、基板１１１はｐタイプのウェル（またはｐタイプのポケットウェル）と仮定する。しかし、基板１１１の導電型はｐタイプに限定されない。
【００６０】
基板１１１上に第１方向に沿って伸長された複数のドーピング領域３１１〜３１４が提供される。例えば、複数のドーピング領域３１１〜３１４は基板１１１と異なる第２タイプ（例えば、第２導電型（ｃｏｎｄｕｃｔｉｖｅ  ｔｙｐｅ））を有する。例えば、複数のドーピング領域３１１〜３１４はｎタイプを有する。以下、第１〜第４ドーピング領域３１１〜３１４はｎタイプを有すると仮定する。しかし、第１〜第４ドーピング領域３１１〜３１４の導電型はｎタイプに限定されない。
【００６１】
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の領域上に、第１方向に沿って伸長される複数の絶縁物質１１２が第２方向に沿って順次に提供される。例えば、複数の絶縁物質１１２は第２方向に沿って特定の距離だけ離隔されて提供される。例示的に、絶縁物質１１２はシリコン酸化物（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）のような絶縁物質を含む。
【００６２】
第１及び第２ドーピング領域１１、３１２の間の基板１１１の領域上に、第１方向に沿って順次に配置され、第２方向に沿って絶縁物質１１２を貫通する複数のピラー１１３が提供される。例示的に、複数のピラー１１３は絶縁物質１１２を貫通して基板１１１と接触する。
【００６３】
例示的に、各ピラー１１３は複数の物質で構成される。例えば、各ピラー１１３の表面層１１４は第１タイプを有するシリコン物質を含む。例えば、各ピラー１１３の表面層１１４は基板１１１と同一のタイプを有するシリコン物質を含む。以下、各ピラー１１３の表面層１１４はｐタイプのシリコンを含むと仮定する。しかし、各ピラー１１３の表面層１１４はｐタイプのシリコンを含むことに限定されない。
【００６４】
各ピラー１１３の内部層１１５は絶縁物質で構成される。例えば、各ピラー１１３の内部層１１５はシリコン酸化物（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）のような絶縁物質を含む。例えば、各ピラー１１３の内部層１１５はエアギャップ（ａｉｒ  ｇａｐ）を含むことができる。
【００６５】
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁物質１１２、ピラー１１３、そして基板１１１の露出した表面に沿って絶縁膜１１６が提供される。例示的に、第２方向に沿って最後の絶縁物質１１２の第２方向の方の露出面に提供される絶縁膜１１６は除去することができる。
【００６６】
例示的に、絶縁膜１１６の厚さは絶縁物質１１２の間の距離の１／２より小さい。すなわち、絶縁物質１１２のうち第１絶縁物質の下部面に提供された絶縁膜１１６と、第１絶縁物質下部の第２絶縁物質の上部面に提供された絶縁膜１１６との間に、絶縁物質１１２及び絶縁膜１１６以外の物質を配置することができる領域が提供される。
【００６７】
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁膜１１６の露出した表面上に第１導電物質２１１〜２９１が提供される。例えば、基板１１１に隣接した絶縁物質１１２と基板１１１との間に第１方向に沿って伸長される第１導電物質２１１が提供される。さらに詳細には、基板１１１に隣接した絶縁物質１１２の下部面の絶縁膜１１６と基板１１１との間に、第１方向に伸長される第１導電物質２１１が提供される。
【００６８】
絶縁物質１１２のうち特定絶縁物質の上部面の絶縁膜１１６と特定絶縁物質の上部に配置された絶縁物質の下部面の絶縁膜１１６との間に、第１方向に沿って伸長される第１導電物質が提供される。例示的に、絶縁物質１１２の間に、第１方向に伸長される複数の第１導電物質２２１〜２８１が提供される。例示的に、第１導電物質２１１〜２９１は金属物質である。例示的に、第１導電物質２１１〜２９１はポリシリコンなどのような導電物質である。
【００６９】
第２及び第３ドーピング領域３１２、３１３の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同一の構造物が提供される。例示的に、第２及び第３ドーピング領域３１２、３１３の間の領域で、第１方向に伸長される複数の絶縁物質１１２、第１方向に沿って順次に配置され、第３方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出した表面に提供される絶縁膜１１６、そして第１方向に沿って伸長される複数の第１導電物質２１２〜２９２が提供される。
【００７０】
第３及び第４ドーピング領域３１３、３１４の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同一の構造物が提供される。例示的に、第３及び第４ドーピング領域３１２、３１３の間の領域で、第１方向に伸長される複数の絶縁物質１１２、第１方向に沿って順次に配置され、第３方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出した表面に提供される絶縁膜１１６、そして第１方向に沿って伸長される複数の第１導電物質２１３〜２９３が提供される。
【００７１】
複数のピラー１１３上にドレイン３２０が各々提供される。例示的に、ドレイン３２０は第２タイプでドーピングされたシリコン物質を含む。例えば、ドレイン３２０はｎタイプでドーピングされたシリコン物質を含む。以下で、ドレイン３２０はｎタイプのシリコン物質を含むと仮定する。しかし、ドレイン３２０はｎタイプのシリコン物質を含むことに限定されない。
【００７２】
例示的に、各ドレイン３２０の幅は対応するピラー１１３の幅より大きいことがある。例えば、各ドレイン３２０は対応するピラー１１３の上部面にパッド形状に提供することができる。例示的に、各ドレイン３２０は対応するピラー１１３の表面層１１４の一部まで延長することができる。
【００７３】
ドレイン３２０上に、第３方向に伸長された第２導電物質３３１〜３３３が提供される。第２導電物質３３１〜３３３は第１方向に沿って特定の距離だけ離隔されて配置される。第２導電物質３３１〜３３３の各々は対応する領域のドレイン３２０と接続される。例示的に、ドレイン３２０及び第３方向に伸長された第２導電物質３３３は各々コンタクトプラグ（ｃｏｎｔａｃｔ  ｐｌｕｇ）を通じて接続されている。例示的に、第２導電物質３３１〜３３３は金属物質である。例示的に、第２導電物質３３１〜３３３はポリシリコンなどのような導電物質である。
【００７４】
以下、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の高さが定義される。第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３は基板１１１から順次に第１〜第９高さを有すると定義される。すなわち、基板１１１と隣接した第１導電物質２１１〜２１３は第１高さを有する。第２導電物質３３１〜３３３と隣接した第１導電物質２９１〜２９３は第９高さを有する。第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３のうち特定導電物質の基板１１１からの順序が増加するほど、第１導電物質の高さは増加する。
【００７５】
図４及び図５において、各ピラー１１３は絶縁膜１１６及び複数の第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３と共にストリングを形成する。例えば、各ピラー１１３は絶縁膜１１６の隣接した領域及び第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３のうち隣接した領域とともにＮＡＮＤストリングＮＳを形成する。ＮＡＮＤストリングＮＳは複数のトランジスタ構造ＴＳを含む。トランジスタ構造ＴＳは図６を参照してさらに詳細に説明する。
【００７６】
図６は、図５のトランジスタ構造ＴＳを示す断面図である。図４〜図６を参照すれば、絶縁膜１１６は第１〜第３サブ絶縁膜１１７、１１８、１１９を含む。
【００７７】
ピラー１１３のｐタイプのシリコンを含む表面層１１４はボディー（ｂｏｄｙ）として動作する。ピラー１１３に隣接した第１サブ絶縁膜１１７はトンネリング絶縁膜として動作する。例えば、ピラー１１３に隣接した第１サブ絶縁膜１１７は熱酸化膜を含む。
【００７８】
第２サブ絶縁膜１１８は電荷格納膜として動作する。例えば、第２サブ絶縁膜１１８は電荷捕獲層として動作する。例えば、第２サブ絶縁膜１１８は窒化膜または金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜など）を含む。
【００７９】
第１導電物質２３３に隣接した第３サブ絶縁膜１１９はブロッキング絶縁膜として動作する。例示的に、第１方向に伸長された第１導電物質２３３と隣接した第３サブ絶縁膜１１９は単一層または多層で形成することができる。第３サブ絶縁膜１１９は第１及び第２サブ絶縁膜１１７、１１８より高い誘電率を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜など）であり得る。
【００８０】
第１導電物質２３３はゲート（または制御ゲート）として動作する。すなわち、ゲート（または制御ゲート）として動作する第１導電物質２３３、ブロッキング絶縁膜として動作する第３サブ絶縁膜１１９、電荷格納膜として動作する第２サブ絶縁膜１１８、トンネリング絶縁膜として動作する第１サブ絶縁膜１１７、ボディーとして動作するｐタイプのシリコンを含む表面層１１４はトランジスタ（またはメモリセルトランジスタ構造）を形成する。例示的に、第１〜第３サブ絶縁膜１１７〜１１９はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成することができる。以下、ピラー１１３のｐタイプのシリコンを含む表面層１１４は第２方向のボディーとして動作すると定義される。
【００８１】
メモリブロックＢＬＫｉにおいて、１つのピラー１１３は１つのＮＡＮＤストリングＮＳに対応する。メモリブロックＢＬＫｉは複数のピラー１１３を含む。すなわち、メモリブロックＢＬＫｉは複数のＮＡＮＤストリングＮＳを含む。さらに詳細には、メモリブロックＢＬＫｉは第２方向（または基板と垂直な方向）に伸長された複数のＮＡＮＤストリングＮＳを含む。
【００８２】
各ＮＡＮＤストリングＮＳは第２方向に沿って積層される複数のトランジスタ構造ＴＳを含む。各ＮＡＮＤストリングＮＳの複数のトランジスタ構造ＴＳのうちの少なくとも１つはストリング選択トランジスタＳＳＴとして動作する。各ＮＡＮＤストリングＮＳの複数のトランジスタ構造ＴＳのうちの少なくとも１つは接地選択トランジスタＧＳＴとして動作する。
【００８３】
ゲート（または制御ゲート）は第１方向に伸長された第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３に対応する。すなわち、ゲート（または制御ゲート）は第１方向に伸長されてワードラインＷＬ、そして少なくとも２つの選択ラインＳＬ（例えば、少なくとも１つのストリング選択ラインＳＳＬ及び少なくとも１つの接地選択ラインＧＳＬ）を形成する。
【００８４】
第３方向に伸長された第２導電物質３３１〜３３３はＮＡＮＤストリングＮＳの一端に接続される。例示的に、第３方向に伸長された第２導電物質３３１〜３３３はビットラインＢＬとして動作する。すなわち、１つのメモリブロックＢＬＫｉにおいて、１つのビットラインＢＬに複数のＮＡＮＤストリングが接続される。
【００８５】
第１方向に伸長された第２タイプのドーピング領域３１１〜３１４がＮＡＮＤストリングの他端に提供される。第１方向に伸長された第２タイプのドーピング領域３１１〜３１４は共通ソースラインＣＳＬとして動作する。
【００８６】
要約すれば、メモリブロックＢＬＫｉは基板１１１に垂直な方向（第２方向）に伸長された複数のＮＡＮＤストリングＮＳを含み、１つのビットラインＢＬに複数のＮＡＮＤストリングＮＳが接続されるＮＡＮＤフラッシュメモリブロック（例えば、電荷捕獲型）として動作する。
【００８７】
図４〜図６において、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３は９個の層に提供されると説明した。しかし、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３は９個の層に提供されることに限定されない。例えば、第１導電物質はメモリセルを形成する少なくとも８個の層、そして選択トランジスタを形成する少なくとも２個の層に提供することができる。第１導電物質はメモリセルを構成する少なくとも１６個の層、そして選択トランジスタを形成する少なくとも２個の層に提供することができる。また、第１導電物質はメモリセルを形成する複数の層、そして選択トランジスタを形成する少なくとも２個の層に提供することができる。例えば、第１導電物質はダミーメモリセルを形成する層にも提供することができる。
【００８８】
図４〜図６において、１つのビットラインＢＬに３個のＮＡＮＤストリングＮＳが接続されると説明した。しかし、１つのビットラインＢＬに３個のＮＡＮＤストリングＮＳが接続されることに限定されない。例示的に、メモリブロックＢＬＫｉにおいて、１つのビットラインＢＬにｍ個のＮＡＮＤストリングＮＳが接続することができる。この時、１つのビットラインＢＬに接続されるＮＡＮＤストリングＮＳの数だけ、第１方向に伸長される第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の数及び共通ソースラインＣＳＬとして動作するドーピング領域３１１〜３１４の数も調節される。
【００８９】
図４〜図６において、第１方向に伸長された１つの第１導電物質に３個のＮＡＮＤストリングＮＳが接続されると説明した。しかし、１つの第１導電物質に３個のＮＡＮＤストリングＮＳが接続されることに限定されない。例えば、１つの第１導電物質にｎ個のＮＡＮＤストリングＮＳを接続することができる。この時、１つの第１導電物質に接続されるＮＡＮＤストリングＮＳの数だけ、第３方向に伸長される第２導電物質３３１〜３３３の数も調節される。
【００９０】
図４〜図６に示したように、ピラー１１３の第１及び第３方向による断面積は基板１１１に近接するほど減少させることができる。例えば、工程上の特性または誤差によって、ピラー１１３の第１及び第３方向による断面積を変えることができる。
【００９１】
例示的に、ピラー１１３はエッチングによって形成されたホールにシリコン物質及び絶縁物質のような物質が提供されて形成される。エッチングされる深さが増加するほど、エッチングによって形成されるホールの第１及び第３方向による面積を減少させることができる。すなわち、ピラー１１３の第１及び第３方向による断面積は基板１１１に近接するほど減少させることができる。
【００９２】
図７は、図４〜図６を参照して説明したメモリブロックＢＬＫｉの第１実施形態による等価回路ＢＬＫｉ＿１を示す回路図である。図４〜図７を参照すれば、第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にＮＡＮＤストリングＮＳ１１〜ＮＳ３１が提供される。第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にＮＡＮＤストリングＮＳ１２、ＮＳ２２、ＮＳ３２が提供される。第３ビットラインＢＬ３と共通ソースラインＣＳＬとの間にＮＡＮＤストリングＮＳ１３、ＮＳ２３、ＮＳ３３が提供される。第１〜第３ビットラインＢＬ１〜ＢＬ３は第３方向に伸長された第２導電物質３３１〜３３３に各々対応する。
【００９３】
各ＮＡＮＤストリングＮＳのストリング選択トランジスタＳＳＴは対応するビットラインＢＬと接続される。各ＮＡＮＤストリングＮＳの接地選択トランジスタＧＳＴは共通ソースラインＣＳＬと接続される。各ＮＡＮＤストリングＮＳのストリング選択トランジスタＳＳＴと接地選択トランジスタＧＳＴとの間にメモリセルＭＣが提供される。
【００９４】
以下、行及び列単位でＮＡＮＤストリングＮＳが定義される。１つのビットラインに共通接続されたＮＡＮＤストリングＮＳは１つの列を形成する。例えば、第１ビットラインＢＬ１に接続されたＮＡＮＤストリングＮＳ１１〜ＮＳ３１は第１列に対応する。第２ビットラインＢＬ２に接続されたＮＡＮＤストリングＮＳ１２〜ＮＳ３２は第２列に対応する。第３ビットラインＢＬ３に接続されたＮＡＮＤストリングＮＳ１３〜ＮＳ３３は第３列に対応する。
【００９５】
１つのストリング選択ラインＳＳＬに接続されるＮＡＮＤストリングＮＳは１つの行を形成する。例えば、第１ストリング選択ラインＳＳＬ１に接続されたＮＡＮＤストリングＮＳ１１〜ＮＳ１３は第１行を形成する。第２ストリング選択ラインＳＳＬ２に接続されたＮＡＮＤストリングＮＳ２１〜ＮＳ２３は第２行を形成する。第３ストリング選択ラインＳＳＬ３に接続されたＮＡＮＤストリングＮＳ３１〜ＮＳ３３は第３行を形成する。
【００９６】
各ＮＡＮＤストリングＮＳで、高さが定義される。例示的に、各ＮＡＮＤストリングＮＳで、接地選択トランジスタＧＳＴの高さは１であると定義される。接地選択トランジスタＧＳＴに隣接したメモリセルＭＣ１の高さは２であると定義される。ストリング選択トランジスタＳＳＴの高さは９として定義される。ストリング選択トランジスタＳＳＴに隣接したメモリセルＭＣ６の高さは８として定義される。
【００９７】
メモリセルＭＣの接地選択トランジスタＧＳＴからの順序が増加するほど、メモリセルＭＣの高さは増加する。すなわち、第１〜第３メモリセルＭＣ１〜ＭＣ３は各々第２〜第４高さを有すると定義される。ダミーメモリセルＤＭＣは第５高さを有すると定義される。第４〜第６メモリセルＭＣ４〜ＭＣ６は各々第６〜第８高さを有すると定義される。
【００９８】
同一の行のＮＡＮＤストリングＮＳは接地選択ラインＧＳＬを共有する。相異なる行のＮＡＮＤストリングＮＳは接地選択ラインＧＳＬを共有する。第１高さを有する第１導電物質２１１〜２１３が互いに接続されて接地選択ラインＧＳＬを形成する。
【００９９】
同一の行のＮＡＮＤストリングＮＳの同一の高さのメモリセルＭＣはワードラインＷＬを共有する。同一の高さを有し、相異なる行に対応するＮＡＮＤストリングＮＳのワードラインＷＬは共通接続される。すなわち、同一の高さのメモリセルＭＣはワードラインＷＬを共有する。
【０１００】
第２高さを有する第１導電物質２２１〜２２３が共通接続されて第１ワードラインＷＬ１を形成する。第３高さを有する第１導電物質２３１〜２３３が共通接続されて第２ワードラインＷＬ２を形成する。第４高さを有する第１導電物質２４１〜２４３が共通接続されて第３ワードラインＷＬ３を形成する。第５高さを有する第１導電物質２５１〜２５３が共通接続されてダミーワードラインＤＷＬを形成する。第６高さを有する第１導電物質２６１〜２６３が共通接続されて第４ワードラインＷＬ４を形成する。第７高さを有する第１導電物質２７１〜２７３が共通接続されて第５ワードラインＷＬ５を形成する。第８高さを有する第１導電物質２８１〜２８３が共通接続されて第６ワードラインＷＬ６を形成する。
【０１０１】
同一の行のＮＡＮＤストリングＮＳはストリング選択ラインＳＳＬを共有する。相異なる行のＮＡＮＤストリングＮＳは相異なるストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３に各々接続される。第１〜第３ストリング選択ラインＳＳＬ１〜ＳＳＬ３は各々第９高さを有する第１導電物質２９１〜２９３に対応する。
【０１０２】
以下、第１ストリング選択トランジスタＳＳＴ１は第１ストリング選択ラインＳＳＬ１に接続されたストリング選択トランジスタＳＳＴとして定義される。第２ストリング選択トランジスタＳＳＴ２は第２ストリング選択ラインＳＳＬ２に接続されたストリング選択トランジスタＳＳＴとして定義される。第３ストリング選択トランジスタＳＳＴ３は第３ストリング選択ラインＳＳＬ３に接続されたストリング選択トランジスタＳＳＴとして定義される。
【０１０３】
共通ソースラインＣＳＬはＮＡＮＤストリングＮＳに共通接続される。例えば、第１〜第４ドーピング領域３１１〜３１４が互いに接続されて共通ソースラインＣＳＬを形成する。
【０１０４】
図７に示したように、同一の高さのワードラインＷＬは共通接続されている。したがって、特定高さのワードラインＷＬが選択される時、選択されたワードラインＷＬに接続されたすべてのＮＡＮＤストリングＮＳが選択される。
【０１０５】
相異なる行のＮＡＮＤストリングＮＳは相異なるストリング選択ラインＳＳＬに接続されている。したがって、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択及び非選択することによって、同一のワードラインＷＬに接続されたＮＡＮＤストリングＮＳのうち非選択行のＮＡＮＤストリングＮＳは対応するビットラインから電気的に分離し、そして選択行のＮＡＮＤストリングＮＳは対応するビットラインに電気的に接続することができる。
【０１０６】
すなわち、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択及び非選択することによって、ＮＡＮＤストリングＮＳの行を選択することができる。そして、ビットラインＢＬ１〜ＢＬ３を選択することによって、選択行のＮＡＮＤストリングＮＳの列を選択することができる。
【０１０７】
例示的に、プログラム及び読み出し動作の時に、ストリング選択ラインＳＳＬ１〜ＳＳＬ３のうちの１つが選択される。すなわち、プログラム及び読み出し動作はＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の行単位で実行される。
【０１０８】
例示的に、プログラム及び読み出し動作の時に、選択行の選択ワードラインに選択電圧が印加され、非選択ワードライン及びダミーワードラインＤＷＬに非選択電圧が印加される。例えば、選択電圧はプログラム電圧Ｖｐｇｍまたは選択読み出し電圧Ｖｒｄである。例えば、非選択電圧はパス電圧Ｖｐａｓｓまたは非選択読み出し電圧Ｖｒｅａｄである。すなわち、プログラム及び読み出し動作はＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の選択された行のワードライン単位で実行される。
【０１０９】
例示的に、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３のうち選択ラインとして動作する第１導電物質とワードラインとして動作する第１導電物質との間に提供される絶縁物質１１２の厚さは他の絶縁物質１１２の厚さより大きいことがある。
【０１１０】
図４〜図７において、第１高さを有する第１導電物質２１１、２１２、２１３が接地選択ラインＧＳＬとして動作し、第９高さを有する第１導電物質２９１、２９２、２９３がストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３として動作する。
【０１１１】
この時、第１高さを有する第１導電物質２１１、２１２、２１３と第２高さを有する第２導電物質２２１、２２２、２２３との間に提供される絶縁物質１１２の厚さは第２高さを有する第１導電物質２２１、２２２、２２３と第８高さを有する導電物質２８１、２８２、２８３との間に提供される絶縁物質１１２の厚さより大きいことがある。
【０１１２】
また、第８高さを有する第１導電物質２８１、２８２、２８３と第９高さを有する第１導電物質２９１、２９２、２９３との間に提供される絶縁物質１１２の厚さは第２高さを有する第２導電物質２２１、２２２、２２３と第８高さを有する導電物質２８１、２８２、２８３との間に提供される絶縁物質１１２の厚さより大きいことがある。
【０１１３】
図８は、図７のメモリブロックＢＬＫｉ＿１のメモリセルＭＣがサブブロックを構成する実施形態を示す回路図である。図８を参照すれば、メモリブロックＢＬＫｉ＿１において、ダミーメモリセルＤＭＣと接地選択トランジスタＧＳＴとの間に提供される第１〜第３メモリセルＭＣ１〜ＭＣ３は第１サブブロックを構成する。ダミーメモリセルＤＭＣとストリング選択トランジスタＳＳＴとの間に提供される第４〜第６メモリセルＭＣ４〜ＭＣ６は第２サブブロックを構成する。
【０１１４】
例示的に、消去動作はサブブロック単位で実行される。例えば、各サブブロックは独立的に消去される。例えば、第１サブブロックが消去される間第２サブブロックは消去禁止され得る。第２サブブロックが消去される間第１サブブロックは消去禁止され得る。すなわち、各ＮＡＮＤストリングＮＳで、メモリセルＭＣ１〜ＭＣ６のうちの一部（例えば、ＭＣ１〜ＭＣ３）が消去される間、残りの一部（例えば、ＭＣ４〜ＭＣ６）は消去禁止され得る。
【０１１５】
図９は、消去動作の時に図８のメモリブロックＢＬＫｉ＿１に印加される電圧条件の第１実施形態を示すテーブルである。図８及び図９を参照すれば、消去動作の時にストリング選択ラインＳＳＬ１〜ＳＳＬ３はフローティングされる。非選択されたサブブロックのワードラインＷＬはフローティングされる。選択されたサブブロックのワードラインＷＬにワードライン消去電圧Ｖｗｅが印加される。ダミーワードラインＤＷＬに第１ダミーワードライン電圧Ｖｄｗｌ１が印加される。接地選択ラインＧＳＬはフローティングされる。そして、基板１１１に消去電圧Ｖｅｒｓが印加される。
【０１１６】
例示的に、第１サブブロックが選択されると仮定する。消去動作の時に、選択された第１サブブロックのワードラインＷＬ１〜ＷＬ３にワードライン消去電圧Ｖｗｅが印加される。そして、消去動作の時に、非選択された第２サブブロックのワードラインＷＬ４〜ＷＬ６はフローティングされる。
【０１１７】
図１０は、図９の電圧条件によるメモリブロックＢＬＫｉ＿１の電圧変化を示すタイミング図である。図１１は、メモリブロックＢＬＫｉ＿１の１つのＮＡＮＤストリングの断面図である。以下で、図１１に示した１つのＮＡＮＤストリングＮＳの断面図を参照して、メモリブロックＢＬＫｉ＿１の消去動作を説明する。例示的に、第１サブブロックが消去され、第２サブブロックは消去禁止されると仮定する。
【０１１８】
図８〜図１１を参照すれば、第１時間ｔ１に、基板１１１に消去電圧Ｖｅｒｓが印加される。例示的に、消去電圧Ｖｅｒｓは高電圧である。
基板１１１は第２方向のボディーとして動作する表面層１１４と同一のタイプでドーピングされている。したがって、消去電圧ＶｅｒｓはＮＡＮＤストリングＮＳの表面層１１４に伝達される。
【０１１９】
第１高さを有する第１導電物質２１１は接地選択ラインＧＳＬとして動作し、接地選択トランジスタＧＳＴのゲート（または制御ゲート）として動作する。第１時間ｔ１に、接地選択ラインＧＳＬはフローティングされる。第１導電物質２１１は表面層１１４からカップリングの影響を受ける。したがって、表面層１１４の電圧が消去電圧Ｖｅｒｓに上昇することによって、接地選択ラインＧＳＬとして動作する第１導電物質２１１の電圧が上昇する。例示的に、接地選択ラインＧＳＬの電圧は接地選択ライン電圧Ｖｇｓｌに上昇する。
【０１２０】
第２方向のボディーとして動作する表面層１１４の電圧は消去電圧Ｖｅｒｓであり、接地選択トランジスタＧＳＴのゲート（または制御ゲート）として動作する第１導電物質２１１の電圧は接地選択ライン電圧Ｖｇｓｌである。例示的に、消去電圧Ｖｅｒｓ及び接地選択ライン電圧Ｖｇｓｌの差はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングを誘発する程度に大きくない。したがって、接地選択トランジスタＧＳＴは消去禁止される。
【０１２１】
第２〜第４高さを有する第１導電物質２２１〜２４１は各々第１〜第３ワードラインＷＬ１〜ＷＬ３として動作し、第１〜第３メモリセルＭＣ１〜ＭＣ３のゲート（または制御ゲート）として動作する。第１時間ｔ１に、選択されたワードラインにワードライン消去電圧Ｖｗｅが印加される。したがって、第１〜第３ワードラインＷＬ１〜ＷＬ３にワードライン消去電圧Ｖｗｅが印加される。例示的に、ワードライン消去電圧Ｖｗｅは低電圧である。例えば、ワードライン消去電圧Ｖｗｅは接地電圧である。
【０１２２】
第２方向のボディーとして動作する表面層１１４の電圧は消去電圧Ｖｅｒｓであり、第１〜第３メモリセルＭＣ１〜ＭＣ３のゲート（または制御ゲート）として動作する第１導電物質２２１〜２４１の電圧はワードライン消去電圧Ｖｗｅである。例示的に、消去電圧Ｖｅｒｓ及びワードライン消去電圧Ｖｗｅの差はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍを誘発する。例えば、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍが発生するように消去電圧Ｖｅｒｓ及びワードライン消去電圧Ｖｗｅのレベルが設定される。したがって、選択された第１サブブロックの第１〜第３メモリセルＭＣ１〜ＭＣ３は消去される。
【０１２３】
第６〜第８高さを有する第１導電物質２６１〜２８１は各々第４〜第６ワードラインＷＬ４〜ＷＬ６として動作し、第４〜第６メモリセルＭＣ４〜ＭＣ６のゲート（または制御ゲート）として動作する。第１時間ｔ１に、非選択されたワードラインはフローティングされる。第１導電物質２６１〜２８１は表面層１１４からカップリングの影響を受ける。したがって、表面層１１４の電圧が消去電圧Ｖｅｒｓに上昇することによって、第４〜第６ワードラインＷＬ４〜ＷＬ６として動作する第１導電物質２６１〜２８１の電圧が上昇する。例示的に、第４〜第６ワードラインＷＬ４〜ＷＬ６の電圧は非選択ワードライン電圧Ｖｕｗｌに上昇する。
【０１２４】
第２方向のボディーとして動作する表面層１１４の電圧は消去電圧Ｖｅｒｓであり、第４〜第６メモリセルＭＣ４〜ＭＣ６のゲート（または制御ゲート）として動作する第１導電物質２６１〜２８１の電圧は非選択ワードライン電圧Ｖｕｗｌである。例示的に、消去電圧Ｖｅｒｓ及び非選択ワードライン電圧Ｖｕｗｌの差はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングを誘発するほど大きくない。したがって、非選択された第２サブブロックの第４〜第６メモリセルＭＣ４〜ＭＣ６は消去禁止される。
【０１２５】
第９高さを有する第１導電物質２９１はストリング選択ラインＳＳＬとして動作し、ストリング選択トランジスタＳＳＴのゲート（または制御ゲート）として動作する。第１時間ｔ１に、ストリング選択ラインＳＳＬはフローティングされる。第１導電物質２９１は表面層１１４からカップリングの影響を受ける。したがって、表面層１１４の電圧が消去電圧Ｖｅｒｓに上昇することによって、ストリング選択ラインＳＳＬとして動作する第１導電物質２９１の電圧が上昇する。例示的に、ストリング選択ラインＳＳＬの電圧はストリング選択ライン電圧Ｖｓｓｌに上昇する。
【０１２６】
第２方向のボディーとして動作する表面層１１４の電圧は消去電圧Ｖｅｒｓであり、ストリング選択トランジスタＳＳＴのゲート（または制御ゲート）として動作する第１導電物質２９１の電圧はストリング選択ライン電圧Ｖｓｓｌである。例示的に、消去電圧Ｖｅｒｓ及びストリング選択ライン電圧Ｖｓｓｌの差はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングを誘発するほどに大きくない。したがって、ストリング選択トランジスタＳＳＴは消去禁止される。
【０１２７】
第５高さを有する第１導電物質２５１はダミーワードラインＤＷＬとして動作し、ダミーメモリセルＤＭＣのゲート（または制御ゲート）として動作する。第１時間ｔ１に、ダミーワードラインＤＷＬに第１ダミーワードライン電圧Ｖｄｗｌ１が印加される。例示的に、表面層１１４とダミーメモリセルＤＭＣのゲート（または制御ゲート）との間の電圧差によってＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍが発生しないように、第１ダミーワードライン電圧Ｖｄｗｌ１のレベルが設定される。すなわち、ダミーメモリセルＤＭＣは消去禁止される。
【０１２８】
一方、選択されたサブブロックのワードライン（例えば、ＷＬ１〜ＷＬ３）にワードライン消去電圧Ｖｗｅが印加される時、非選択されたサブブロックのワードライン（例えば、ＷＬ４〜ＷＬ６）の電圧はカップリングによって非選択ワードライン電圧Ｖｕｗｌに上昇する。この時、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６は選択されたサブブロックのワードラインＷＬ１〜ＷＬ３に印加されたワードライン消去電圧Ｖｗｅからカップリングの影響を受ける可能性がある。すなわち、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３からのカップリングの影響によって、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６の電圧上昇幅が低下することがある。
【０１２９】
同様に、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３は非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６からカップリングの影響を受けることがある。すなわち、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６からのカップリングの影響によって、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３の電圧が上昇することがある。
【０１３０】
ダミーワードラインＤＷＬは第１及び第２サブブロックの間に提供される。例示的に、第１ダミーワードライン電圧Ｖｄｗｌ１はワードライン消去電圧Ｖｗｅと消去電圧Ｖｅｒｓとの間のレベルを有するように設定される。さらに詳細には、第１ダミーワードライン電圧Ｖｄｗｌ１はワードライン消去電圧Ｖｗｅと非選択ワードライン電圧Ｖｕｗｌとの間のレベルを有するように設定される。この時、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３と非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６との間の電界（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）はダミーワードラインＤＷＬの第１ダミーワードライン電圧Ｖｄｗｌ１によって緩和される。
【０１３１】
したがって、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３からのカップリングによって非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６の電圧上昇幅が減少することが防止される。そして、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６からのカップリングによって選択されたサブブロックのワードラインＷＬ１〜ＷＬ３の電圧が上昇することが防止される。また、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３と非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６との間の電界（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）によってホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）が発生することが防止される。
【０１３２】
上述の実施形態において、消去電圧Ｖｅｒｓ、ワードライン消去電圧Ｖｗｅ、そして第１ダミーワードライン電圧Ｖｄｗｌ１は第１時間に印加されると説明した。しかし、消去電圧Ｖｅｒｓ、ワードライン消去電圧Ｖｗｅ、そして第１ダミーワードライン電圧Ｖｄｗｌ１は予め設定された順序によって順次に印加されても良い。
【０１３３】
図１２は、消去動作の時に、第１ダミーワードライン電圧Ｖｄｗｌ１を可変しながら測定したメモリセルＭＣのスレッショルド電圧を示すグラフである。図１２において、横軸は消去回数を示し、縦軸はメモリセルＭＣ１のスレッショルド電圧を示す。
【０１３４】
例示的に、第１サブブロックに対して消去動作が実行されると仮定する。図１２に示したスレッショルド電圧は選択された第１サブブロックのメモリセルのスレッショルド電圧変化を示す。
【０１３５】
第１及び第２スレッショルド電圧ラインＶｔｈ１、Ｖｔｈ２は第１ダミーワードライン電圧Ｖｄｗｌ１が８Ｖとして設定された時のメモリセルＭＣのスレッショルド電圧の消去回数による変化を示す。例示的に、第１スレッショルド電圧ラインＶｔｈ１はダミーメモリセルＤＭＣと隣接したメモリセルＭＣ３のスレッショルド電圧変化を示す。第２スレッショルド電圧ラインＶｔｈ２は第１サブブロック内部のメモリセルＭＣ１、ＭＣ２を示す。
【０１３６】
第３及び第４スレッショルド電圧ラインＶｔｈ３、Ｖｔｈ４は第１ダミーワードライン電圧Ｖｄｗｌ１が１２Ｖとして設定された時のメモリセルＭＣのスレッショルド電圧の消去回数による変化を示す。例示的に、第３スレッショルド電圧ラインＶｔｈ３はダミーメモリセルＤＭＣと隣接したメモリセルＭＣ３のスレッショルド電圧変化を示す。第４スレッショルド電圧ラインＶｔｈ４は第１サブブロック内部のメモリセルＭＣ１、ＭＣ２を示す。
【０１３７】
第１ダミーワードライン電圧Ｖｄｗｌ１が１２Ｖとして設定された時に、ダミーワードラインＤＷＬに隣接したメモリセルＭＣ３のスレッショルド電圧と第１サブブロック内部のメモリセルＭＣ１、ＭＣ２のスレッショルド電圧との間の差は第１サブブロックの消去回数が増加するほど増加する。すなわち、第１サブブロックの消去回数が増加するほど、メモリセルＭＣ１〜ＭＣ３の消去状態のスレッショルド電圧分布が増加する。
【０１３８】
第１ダミーワードライン電圧Ｖｄｗｌ１が８Ｖとして設定された時に、ダミーワードラインＤＷＬに隣接したメモリセルＭＣ３のスレッショルド電圧とサブブロック内部のメモリセルＭＣ１、ＭＣ２のスレッショルド電圧との間の差は第１サブブロックの消去回数が増加してもメモリセルＭＣ１〜ＭＣ３の間のスレッショルド電圧の差は基準値以下に維持される。すなわち、第１サブブロックの消去回数が増加しても、メモリセルＭＣ１〜ＭＣ３の消去状態のスレッショルド電圧分布は維持される。
【０１３９】
図１３は、消去動作の時に図８のメモリブロックＢＬＫｉ＿１に印加される電圧条件の第２実施形態を示すテーブルである。図８及び図１３を参照すれば、消去動作の時にストリング選択ラインＳＳＬ１〜ＳＳＬ３はフローティングされる。非選択されたサブブロックのワードラインＷＬにワードライン消去禁止電圧Ｖｗｅｉが印加される。選択されたサブブロックのワードラインＷＬにワードライン消去電圧Ｖｗｅが印加される。ダミーワードラインＤＷＬに第２ダミーワードライン電圧Ｖｄｗｌ２が印加される。接地選択ラインＧＳＬはフローティングされる。そして、基板１１１に消去電圧Ｖｅｒｓが印加される。
【０１４０】
例示的に、第１サブブロックが選択されると仮定する。消去動作の時に、選択された第１サブブロックのワードラインＷＬ１〜ＷＬ３にワードライン消去電圧Ｖｗｅが印加される。そして、消去動作の時に、非選択された第２サブブロックのワードラインＷＬ４〜ＷＬ６にワードライン消去禁止電圧Ｖｗｅｉが印加される。
【０１４１】
図１４は、図１３の電圧条件によるメモリブロックＢＬＫｉ＿１の電圧変化を示すタイミング図である。図１５は、メモリブロックＢＬＫｉ＿１の１つのＮＡＮＤストリングの断面図である。以下、図１５に示した１つのＮＡＮＤストリングＮＳの断面図を参照して、メモリブロックＢＬＫｉ＿１の消去動作を説明する。例示的に、第１サブブロックが消去され、第２サブブロックは消去禁止されると仮定する。
【０１４２】
非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６にワードライン消去禁止電圧Ｖｗｅｉが印加され、ダミーワードラインＤＷＬに第２ダミーワードライン電圧Ｖｄｗｌ２が印加されることを除けば、電圧条件及び電圧変化は図９〜図１１を参照して説明した電圧条件及び電圧変化と同一である。したがって、重複の説明は省略する。
【０１４３】
図１３〜図１５を参照すれば、第１時間ｔ１に、基板１１１に消去電圧Ｖｅｒｓが印加される。例示的に、消去電圧Ｖｅｒｓは高電圧である。
【０１４４】
基板１１１は第２方向のボディーとして動作する表面層１１４と同一のタイプでドーピングされている。したがって、消去電圧ＶｅｒｓはＮＡＮＤストリングＮＳの表面層１１４に伝達される。
【０１４５】
第６〜第８高さを有する第１導電物質２６１〜２８１は各々第４〜第６ワードラインＷＬ４〜ＷＬ６として動作し、第４〜第６メモリセルＭＣ４〜ＭＣ６のゲート（または制御ゲート）として動作する。第１時間ｔ１に、非選択されたワードラインにワードライン消去禁止電圧Ｖｗｅｉが印加される。
【０１４６】
第２方向のボディーとして動作する表面層１１４の電圧は消去電圧Ｖｅｒｓであり、第４〜第６メモリセルＭＣ４〜ＭＣ６のゲート（または制御ゲート）として動作する第１導電物質２６１〜２８１の電圧はワードライン消去禁止電圧Ｖｗｅｉである。例示的に、ワードライン消去禁止電圧Ｖｗｅｉ及び消去電圧Ｖｅｒｓの電圧差によってＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングが発生しないようにワードライン消去禁止電圧Ｖｗｅｉが設定される。例えば、ワードライン消去禁止電圧Ｖｗｅｉは高電圧である。したがって、非選択された第２サブブロックの第４〜第６メモリセルＭＣ４〜ＭＣ６は消去禁止される。
【０１４７】
第５高さを有する第１導電物質２５１はダミーワードラインＤＷＬとして動作し、ダミーメモリセルＤＭＣのゲート（または制御ゲート）として動作する。第１時間ｔ１に、ダミーワードラインＤＷＬに第２ダミーワードライン電圧Ｖｄｗｌ２が印加される。例示的に、表面層１１４とダミーメモリセルＤＭＣのゲート（または制御ゲート）との間の電圧差によってＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍが発生しないように、第２ダミーワードライン電圧Ｖｄｗｌ２のレベルが設定される。すなわち、ダミーメモリセルＤＭＣは消去禁止される。
【０１４８】
ダミーワードラインＤＷＬは第１及び第２サブブロックの間に提供される。例示的に、第２ダミーワードライン電圧Ｖｄｗｌ２はワードライン消去電圧Ｖｗｅとワードライン消去禁止電圧Ｖｗｅｉとの間のレベルを有するように設定される。この時、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３と非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６との間の電界（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）はダミーワードラインＤＷＬのダミーワードライン電圧Ｖｄｗｌによって緩和される。
【０１４９】
したがって、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３からのカップリングによって非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６の電圧上昇幅が減少することが防止される。そして、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６からのカップリングによって選択されたサブブロックのワードラインＷＬ１〜ＷＬ３の電圧が上昇することが防止される。また、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３と非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６との間の電界（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）によってホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）が発生することが防止される。
【０１５０】
上述の実施形態において、消去電圧Ｖｅｒｓ、ワードライン消去電圧Ｖｗｅ、ワードライン消去禁止電圧Ｖｗｅｉ、そして第１ダミーワードライン電圧Ｖｄｗｌ１は第１時間に印加されると説明した。しかし、消去電圧Ｖｅｒｓ、ワードライン消去電圧Ｖｗｅ、ワードライン消去禁止電圧Ｖｗｅｉ、そして第１ダミーワードライン電圧Ｖｄｗｌ１は予め設定された順序によって順次に印加されても良い。
【０１５１】
上述のように、本発明の実施形態による不揮発性メモリ装置１００（図１及び図２参照）はサブブロック単位で消去動作を実行する。すなわち、消去動作の単位がメモリブロックＢＬＫからサブブロックに減少する。消去動作の単位が減少すれば、マージ（ｍｅｒｇｅ）、ガベージコレクション（gａｒｂａｇｅ  ｃｏｌｌｅｃｔｉｏｎ）、リフレッシュ（ｒｅｆｒｅｓｈ）などのような背景（ｂａｃｋｇｒｏｕｎｄ）動作の時に要求される時間が減少する。したがって、不揮発性メモリ装置１００の動作速度が向上する。また、不揮発性メモリ装置１００を含むメモリシステム１０００の動作速度が向上する。
【０１５２】
上述のように、サブブロックの間にダミーメモリセルＤＭＣが提供される。例示的に、消去動作の時に、ダミーメモリセルＤＭＣにワードライン消去電圧Ｖｗｅと非選択ワードライン電圧Ｖｕｗｌとの間のレベルを有する第１ダミーワードライン電圧Ｖｄｗｌ１が印加される。他の例として、消去動作の時に、ダミーメモリセルＤＭＣにワードライン消去電圧Ｖｗｅとワードライン消去禁止電圧Ｖｗｅｉとの間のレベルを有する第２ダミーワードライン電圧Ｖｄｗｌ２が印加される。したがって、サブブロックの間の電界が緩和されるので、不揮発性メモリ装置１００及び不揮発性メモリ装置１００を含むメモリシステム１０００の信頼性が向上する。
【０１５３】
図１６は、図８のメモリブロックＢＬＫｉ＿１のメモリセルＭＣのスレッショルド電圧分布の第１実施形態を示すダイヤグラムである。図１６において、横軸はメモリセルＭＣのスレッショルド電圧を示し、縦軸はメモリセルの数を示す。例示的に、セル当たり１ビットを格納するメモリセルＭＣのスレッショルド電圧分布が示されている。図８及び図１６を参照すれば、メモリセルＭＣは消去状態Ｅ及びプログラム状態Ｐのうちの１つを有する。
【０１５４】
読み出し動作の時に、選択されたワードラインに選択読み出し電圧Ｖｒが印加される。選択読み出し電圧Ｖｒは消去状態Ｅのメモリセルのスレッショルド電圧とプログラム状態Ｐのメモリセルのスレッショルド電圧との間のレベルを有する。すなわち、選択されたワードラインに接続されたメモリセルＭＣのうち消去状態Ｅのメモリセルはターンオフされ、プログラム状態Ｐのメモリセルはターンオンされる。
【０１５５】
読み出し動作の時に、非選択されたワードラインに第１非選択読み出し電圧Ｖｒｅａｄ１が印加される。第１非選択読み出し電圧Ｖｒｅａｄ１はメモリセルＭＣのスレッショルド電圧より高いレベルを有する。例えば、第１非選択読み出し電圧Ｖｒｅａｄ１は高電圧である。すなわち、非選択されたワードラインに接続されたメモリセルＭＣはターンオンされる。
【０１５６】
読み出し動作の時に、ダミーワードラインＤＷＬにターンオン電圧が印加される。ターンオン電圧はダミーセルＤＭＣをターンオンする電圧である。例えば、ターンオン電圧は第１非選択読み出し電圧Ｖｒｅａｄ１であり得る。
【０１５７】
図１７は、図８のメモリブロックＢＬＫｉ＿１のメモリセルＭＣのスレッショルド電圧分布の第２実施形態を示すダイヤグラムである。図１７において、横軸はメモリセルＭＣのスレッショルド電圧を示し、縦軸はメモリセルの数を示す。例示的に、セル当たり２ビットを格納するメモリセルＭＣのスレッショルド電圧分布が示されている。図８及び図１７を参照すれば、メモリセルＭＣは消去状態Ｅ及び第１〜第３プログラム状態Ｐ１〜Ｐ３のうちの１つを有する。
【０１５８】
読み出し動作の時に、選択されたワードラインに第１〜第３選択読み出し電圧Ｖｒ１〜Ｖｒ３のうちの少なくとも２つが順次に印加される。選択されたワードラインに第１〜第３選択読み出し電圧Ｖｒ１〜Ｖｒ３のうちの１つが印加される時に、非選択されたワードラインに第２非選択読み出し電圧Ｖｒｅａｄ２が印加され、ダミーワードラインＤＷＬにターンオン電圧が印加される。例えば、ターンオン電圧は第２非選択読み出し電圧Ｖｒｅａｄ２であり得る。
【０１５９】
図１６及び図１７で説明したように、読み出し動作の時に非選択されたワードラインに第１非選択読み出し電圧Ｖｒｅａｄ１または第２非選択読み出し電圧Ｖｒｅａｄ２が印加される。第１及び第２非選択読み出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２はメモリセルＭＣのスレッショルド電圧より高いレベルを有する。例えば、第１及び第２非選択読み出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２は高電圧である。
【０１６０】
読み出し動作の時に、第１または第２非選択読み出し電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２により、非選択されたワードラインに接続されたメモリセルＭＣのスレッショルド電圧が変わる。例えば、非選択されたワードラインに接続されたメモリセルＭＣのスレッショルド電圧は上昇する。すなわち、読み出し撹乱（ｒｅａｄ  ｄｉｓｔｕｒｂ）が発生する。
【０１６１】
読み出し撹乱が発生すれば、メモリセルＭＣに格納されたデータを消失することがある。
１つのメモリセルに格納されるビット数が増加するほど、メモリセルが有することができるスレッショルド電圧も上昇する。すなわち、１つのメモリセルに格納されるビット数が増加するほど、非選択読み出し電圧も上昇する。したがって、１つのメモリセルに格納されるビット数が増加するほど、読み出し撹乱は増加する。
【０１６２】
図８に示したように、第１及び第２サブブロックはＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３を共有する。さらに詳細には、各ＮＡＮＤストリングＮＳのメモリセルＭＣのうちの一部は第１サブブロックに割り当てられ、残りの一部は第２サブブロックに割り当てられる。
【０１６３】
第１サブブロックで読み出し動作が実行される場合、第１サブブロックの選択されたワードラインに選択読み出し電圧Ｖｒ、Ｖｒ１、Ｖｒ２、またはＶｒ３が印加され、非選択されたワードラインに非選択読み出し電圧Ｖｒｅａｄ１またはＶｒｅａｄ２が印加される。第２サブブロックのワードラインに非選択読み出し電圧Ｖｒｅａｄ１またはＶｒｅａｄ２が印加される。
【０１６４】
同様に、第２サブブロックで読み出し動作が実行される場合、第２サブブロックの選択されたワードラインに選択読み出し電圧Ｖｒ、Ｖｒ１、Ｖｒ２、またはＶｒ３が印加され、非選択されたワードラインに非選択読み出し電圧Ｖｒｅａｄ１またはＶｒｅａｄ２が印加される。第１サブブロックのワードラインに非選択読み出し電圧Ｖｒｅａｄ１またはＶｒｅａｄ２が印加される。
【０１６５】
すなわち、メモリブロックＢＬＫｉ＿１のサブブロックのうちの１つで読み出し動作が実行される時、読み出し動作が実行されるサブブロックだけではなく、メモリブロックＢＬＫｉ＿１のすべてのサブブロックで読み出し撹乱が発生する。
【０１６６】
このような問題を解決するために、本発明の実施形態によるメモリシステム１０００（図１参照）は、メモリブロックＢＬＫｉ＿１のサブブロックで実行される読み出しに基づいて、メモリブロックＢＬＫｉ＿１の特定サブブロックをリフレッシュ（ｒｅｆｒｅｓｈ）するように構成される。
【０１６７】
図１８は、本発明の実施形態によるリフレッシュ方法を示すフローチャートである。図１、図８、図１８を参照すれば、Ｓ１１０段階において、メモリブロックのサブブロックのうちの１つからデータが読み出される。例えば、選択されたメモリブロックＢＬＫｉ＿１の第１及び第２サブブロックのうちの１つからデータが読み出される。
【０１６８】
例示的に、ホストからの読み出し要請に応答してデータが読み出される。例えば、コントローラ５００は不揮発性メモリ装置１００の選択されたメモリブロックＢＬＫｉ＿１の第１及び第２サブブロックのうちホストからの読み出し要請に対応するサブブロックからデータを読み出す。
【０１６９】
例示的に、コントローラ５００は予約された作業日程によって不揮発性メモリ装置１００の選択されたメモリブロックＢＬＫｉ＿１の第１及び第２サブブロックのうちの１つからデータを読み出す。例えば、コントローラ５００はマージ（ｍｅｒｇｅ）、ガベージコレクション（ｇａｒｂａｇｅ  ｃｏｌｌｅｃｔｉｏｎ）、リフレッシュ（ｒｅｆｒｅｓｈ）などのような背景動作の時に不揮発性メモリ装置１００の選択されたメモリブロックＢＬＫｉ＿１の第１及び第２サブブロックのうちの１つからデータを読み出す。
【０１７０】
Ｓ１２０において、読み出しに応答してメモリブロックの各サブブロックが選択的にリフレッシュされる。例えば、Ｓ１１０段階で実行された読み出しに応答し、選択されたメモリブロックＢＬＫｉ＿１の各サブブロックが選択的にリフレッシュされる。
【０１７１】
すなわち、選択されたメモリブロックＢＬＫｉ＿１のサブブロックのうちの１つからデータが読み出されれば、選択されたメモリブロックＢＬＫｉ＿１の各サブブロックがリフレッシュされたか否かが判別される。選択されたメモリブロックＢＬＫｉ＿１のサブブロックのうち読み出し撹乱が基準値に到逹したサブブロックはリフレッシュされる。例えば、リフレッシュが実行されたか否かは読み出し回数に基づいて判別される。すなわち、選択されたメモリブロックＢＬＫｉ＿１のサブブロックのうち読み出し回数が基準値に到逹したサブブロックはリフレッシュされる。
【０１７２】
リフレッシュ（ｒｅｆｒｅｓｈ）は特定サブブロックに格納されたデータをバックアップする動作を含む。例えば、リフレッシュ（ｒｅｆｒｅｓｈ）は特定サブブロックに格納されたデータを読み出し、読み出されたデータを同一のメモリブロックＢＬＫｉ＿１または他のメモリブロックのサブブロックに書き込む動作を含む。例示的に、リフレッシュ（ｒｅｆｒｅｓｈ）はバックアップされたデータが格納されていた特定サブブロックを消去または無効化する動作を追加的に含むことができる。
【０１７３】
図１９は、図１のコントローラ５００で駆動されるフラッシュ変換階層６００を示すブロック図である。例示的に、フラッシュ変換階層６００はコントローラ５００のプロセッサ５２０によって駆動される。
【０１７４】
例示的に、フラッシュ変換階層６００は不揮発性メモリ装置１００に格納される。パワーオンの時に、コントローラ５００は不揮発性メモリ装置１００からフラッシュ変換階層６００を読み出す。読み出されたフラッシュ変換階層６００はプロセッサ５２０によって駆動される。
【０１７５】
例示的に、フラッシュ変換階層６００はコントローラ５００に格納することができる。例えば、コントローラ５００はフラッシュ変換階層６００を格納する不揮発性メモリ（図示せず）をさらに含むことができる。
【０１７６】
図１及び図１９を参照すれば、フラッシュ変換階層６００はホストと不揮発性メモリ装置１００との間のインターフェーシングを実行する。例えば、フラッシュ変換階層６００はホストから受信される論理アドレスＬＢＡを不揮発性メモリ装置１００で用いられる物理アドレスＰＢＡに変換する。
【０１７７】
フラッシュ変換階層６００は不揮発性メモリ装置１００の背景動作（ｂａｃｋｇｒｏｕｎｄ  ｏｐｅｒａｔｉｏｎｓ）を実行する。例えば、フラッシュ変換階層６００はマージ（ｍｅｒｇｅ）、ガベージコレクション（ｇａｒｂａｇｅ  ｃｏｌｌｅｃｔｉｏｎ）、摩耗度管理（ｗｅａｒ−ｌｅｖｅｌｉｎｇ）、リフレッシュ（ｒｅｆｒｅｓｈ）などのような動作を実行する。
【０１７８】
フラッシュ変換階層６００はマッピングテーブル６１０、読み出しサイクルテーブル６２０、リフレッシュ部６３０を含む。マッピングテーブル６１０は論理アドレスＬＢＡと物理アドレスＰＢＡとの間の写像情報を格納するように構成される。
【０１７９】
読み出しサイクルテーブル６２０は不揮発性メモリ装置１００のメモリブロックＢＬＫ１〜ＢＬＫｚの各サブブロックの読み出し回数を格納するように構成される。
リフレッシュ部６３０は読み出しサイクルテーブル６２０に格納された各サブブロックの読み出し回数に基づいて、不揮発性メモリ装置１００の各サブブロックを選択的にリフレッシュするように構成される。
【０１８０】
図２０は、図１９のリフレッシュ部６３０の動作方法を示すフローチャートである。例示的に、選択されたメモリブロックＢＬＫｉ＿１の第１及び第２サブブロックの読み出し回数は各々表１と同一であると仮定する。すなわち、読み出しサイクルテーブル６２０に格納された選択されたメモリブロックＢＬＫｉ＿１のサブブロックの読み出し回数は表１の通りであると仮定する。
【０１８１】
【表１】
2011170953.tif 000003
【０１８２】
図１９及び図２０を参照すれば、Ｓ２１０段階において、選択されたメモリブロックＢＬＫｉ＿１のブロックのうちの１つから読み出しが検出される。例えば、選択されたメモリブロックＢＬＫｉ＿１の選択されたサブブロックで読み出しが実行される時、リフレッシュ部６３０が呼び出される。すなわち、選択されたサブブロックで読み出しが実行される時、リフレッシュ部６３０が活性化されるので、リフレッシュ部６３０は選択されたサブブロックから読み出しが検出される時、活性化されると理解することができる。例示的に、選択されたサブブロックで読み出しが実行される時、選択されたサブブロックのアドレスがリフレッシュ部６３０に伝達される。
【０１８３】
Ｓ２２０段階において、選択されたメモリブロックＢＬＫｉ＿１のサブブロックの読み出し回数がカウントアップされる。例えば、選択されたメモリブロックＢＬＫｉ＿１の第１サブブロックまたは第２サブブロックでデータが読み出された場合、リフレッシュ部６２０は第１サブブロック及び第２サブブロックの全部の読み出し回数をカウントアップする。この時、読み出しサイクルテーブル６２０に格納された選択されたメモリブロックＢＬＫｉ＿１のサブブロックの読み出し回数は表２の通りである。
【０１８４】
【表２】
2011170953.tif 000004
【０１８５】
Ｓ２３０段階において、基準値に到逹した読み出し回数を有するサブブロックが存在するか否かが判別される。例えば、リフレッシュ部６２０は選択されたメモリブロックＢＬＫｉ＿１のサブブロックのうち基準値に到逹した読み出し回数を有するサブブロックが存在するか否かを判別する。基準値に到逹した読み出し回数を有するサブブロックが存在しなければ、リフレッシュ部６３０の動作は終了する。基準値に到逹した読み出し回数を有するサブブロックが存在すれば、Ｓ２４０段階が実行される。
【０１８６】
Ｓ２４０において、基準値に到逹した読み出し回数を有するサブブロックがリフレッシュされる。例えば、リフレッシュ部６２０は基準値に到逹した読み出し回数を有するサブブロックをリフレッシュする。選択されたメモリブロックＢＬＫｉ＿１で基準値に到逹した読み出し回数を有するサブブロックが２つ以上存在する場合、リフレッシュ部６２０は基準値に到逹した読み出し回数を有する２つ以上のサブブロックをリフレッシュする。
【０１８７】
例示的に、リフレッシュ部６２０の制御下で、リフレッシュされるサブブロックからデータが読み出される。読み出されたデータはＲＡＭ５３０に格納される。以後に、リフレッシュ部６２０の制御下に、ＲＡＭ５３０に格納されたデータが不揮発性メモリ装置１００の自由サブブロックに書き込まれる。例えば、読み出されたデータは選択されたメモリブロックＢＬＫｉ＿１の自由サブブロック、または選択されたメモリブロックＢＬＫｉ＿１以外のメモリブロックの自由サブブロックに書き込まれる。
【０１８８】
例示的に、リフレッシュはリフレッシュ部６２０の制御下に不揮発性メモリ装置１００内で実行することができる。リフレッシュ部６２０の制御下に、読み出し及び書き込み回路１３０（図２参照）はリフレッシュされるサブブロックから読み出し単位に対応する量のデータを読み出す。以後、読み出し及び書き込み回路１３０は読み出されたデータを自由サブブロックに書き込む。リフレッシュされるサブブロックのすべてのデータが自由サブブロックに書き込まれるまで、読み出し及び書き込み回路１３０は読み出し及び書き込み動作を繰り返す。すなわち、リフレッシュはコピーバック動作に基づいて実行することができる。
【０１８９】
例示的に、選択されたメモリブロックＢＬＫｉ＿１の選択されたサブブロックの読み出しによって選択されたメモリブロックＢＬＫｉ＿１の特定サブブロックの読み出しサイクルが基準値に到逹した場合、リフレッシュ部６２０は選択されたサブブロックの読み出しに連続して特定サブブロックのリフレッシュを実行する。
【０１９０】
例示的に、選択されたメモリブロックＢＬＫｉ＿１の選択されたサブブロックの読み出しによって選択されたメモリブロックＢＬＫｉ＿１の特定サブブロックの読み出しサイクルが基準値に到逹した場合、リフレッシュ部６２０は特定サブブロックのリフレッシュを予約する。メモリシステム１０００が遊休（ｉｄｌｅ）状態である時、リフレッシュ部６２０は特定サブブロックのリフレッシュを実行する。特定サブブロックのリフレッシュが予約された状態で特定サブブロックに対応するメモリブロックＢＬＫｉ＿１のサブブロックの読み出しが要請された場合、リフレッシュ部６２０は読み出しが実行される前に特定サブブロックのリフレッシュを実行することができる。
【０１９１】
Ｓ２５０段階において、リフレッシュされたサブブロックの読み出し回数がリセットされる。例示的に、選択されたメモリブロックＢＬＫｉ＿１の第１サブブロックがリフレッシュされたと仮定する。この時、読み出しサイクルテーブル６２０に格納された選択されたメモリブロックＢＬＫｉ＿１のサブブロックの読み出し回数は表３の通りである。
【０１９２】
【表３】
2011170953.tif 000005
【０１９３】
例示的に、第１サブブロックがリフレッシュされた後に第１サブブロックを無効化することができる。例えば、マッピングテーブル６１０において、第１サブブロックは無効データブロックとして設定することができる。
【０１９４】
例示的に、第１サブブロックがリフレッシュされた後に第１サブブロックを消去することができる。例えば、第１サブブロックのリフレッシュに連続して第１サブブロックの消去を実行することができる。
【０１９５】
例示的に、第１サブブロックがリフレッシュされた後に第１サブブロックの消去を予約することができる。例えば、メモリシステム１０００が遊休（ｉｄｌｅ）状態である時、第１サブブロックは消去することができる。
【０１９６】
要約すれば、メモリブロックＢＬＫｉ＿１のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｉ＿１の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｉ＿１の特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｉ＿１のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。メモリブロックＢＬＫｉ＿１のサブブロックの読み出しによる読み出し撹乱が補償されるので、不揮発性メモリ装置１００及び不揮発性メモリ装置１００を含むメモリシステム１０００の信頼性が向上する。
【０１９７】
上述の実施形態において、メモリセルＭＣはセル当たり１ビットまたはセル当たり２ビットを格納すると説明した。しかし、メモリセルＭＣはセル当たり１ビットまたはセル当たり２ビットを格納することに限定されない。メモリセルＭＣはセル当たり少なくとも３ビットを格納することができる。
【０１９８】
上述の実施形態において、メモリブロックＢＬＫｉ＿１は第１及び第２サブブロックを含むと説明した。しかし、メモリブロックＢＬＫｉ＿１は２つのサブブロックを含むことに限定されない。例えば、メモリブロックＢＬＫｉ＿１は３以上のサブブロックで構成することができる。複数のサブブロックが提供される時、メモリブロックＢＬＫｉ＿１はサブブロックの間に配置される少なくとも１つのダミーワードラインＤＷＬ及びダミーメモリセルＤＭＣを含む。
【０１９９】
図２１は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つの第２実施形態を示す斜視図である。図２２は、図２１のメモリブロックＢＬＫｊのＩＩ-ＩＩ'線に沿って切断した断面図である。
【０２００】
図４〜図６を参照して説明したメモリブロックＢＬＫｉと比較すると、第１〜第８高さに各々対応する第１導電物質２１１'〜２８１'、２１２'〜２８２'、２１３'〜２８３'が提供される。第４高さを有する第１導電物質２４１'、２４２'、２４３'と第５高さを有する第１導電物質２５１'、２５２'、２５３'との間に、絶縁物質１１２より大きい厚さを有する絶縁物質１１２'が提供される。
【０２０１】
図２３は、図２１及び図２２を参照して説明したメモリブロックＢＬＫｊの等価回路を示す回路図である。図２１〜図２３を参照すれば、第１高さを有する導電物質２１１'、２１２'、２１３'は共通接続されて接地選択ラインＧＳＬを形成する。
【０２０２】
第２〜第７高さに各々対応する第１導電物質２２１'〜２７１'、２２２'〜２７２'、２２３'〜２７３'は第１〜第６ワードラインＷＬ１〜ＷＬ６を形成する。第８高さを有する第１導電物質２８１'、２８２'、２８３'は各々第１〜第３ストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３を形成する。
【０２０３】
高さが変わったことを除けば、第１導電物質２１１'〜２８１'、２１２'〜２８２'、２１３'〜２８３'は図４〜図６を参照して説明したように、接地選択ラインＧＳＬ、ワードラインＷＬ１〜ＷＬ６、ストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３を形成する。したがって、詳細な説明は省略する。
【０２０４】
第１〜第３メモリセルＭＣ１〜ＭＣ３は第１サブブロックを形成し、第４〜第６メモリセルＭＣ４〜ＭＣ６は第２サブブロックを形成する。
【０２０５】
図２４は、消去動作の時に図２３のメモリブロックＢＬＫｊ＿１に印加される電圧条件を示すテーブルである。図２３及び図２４を参照すれば、消去動作の時にストリング選択ラインＳＳＬ１〜ＳＳＬ３はフローティングされる。非選択されたサブブロックのワードラインＷＬはフローティングされる。選択されたサブブロックのワードラインＷＬにワードライン消去電圧Ｖｗｅが印加される。そして、基板１１１に消去電圧Ｖｅｒｓが印加される。
【０２０６】
例示的に、第１サブブロックが選択されたと仮定する。消去動作の時に、選択された第１サブブロックのワードラインＷＬ１〜ＷＬ３にワードライン消去電圧Ｖｗｅが印加される。そして、消去動作の時に、非選択された第２サブブロックのワードラインＷＬ４〜ＷＬ６はフローティングされる。
【０２０７】
図２５は、図２４の電圧条件による図２３のメモリブロックＢＬＫｊ＿１の電圧変化を示すタイミング図である。図２６は、メモリブロックＢＬＫｊ＿１の１つのＮＡＮＤストリングの断面図である。以下、図２６に示した１つのＮＡＮＤストリングＮＳの断面図を参照して、メモリブロックＢＬＫｊ＿１の消去動作を説明する。例示的に、第１サブブロックが消去され、第２サブブロックは消去禁止されると仮定する。
【０２０８】
図２３〜図２６を参照すれば、第１時間ｔ１に基板１１１に消去電圧Ｖｅｒｓが印加される。例示的に、消去電圧Ｖｅｒｓは高電圧である。
基板１１１は第２方向のボディーとして動作する表面層１１４と同一のタイプでドーピングされている。したがって、消去電圧ＶｅｒｓはＮＡＮＤストリングＮＳの表面層１１４に伝達される。
【０２０９】
図９〜図１１を参照して説明したように、第１時間ｔ１に、接地選択ラインＧＳＬはフローティングされる。したがって、接地選択トランジスタＧＳＴは消去禁止される。
第１時間ｔ１に、選択されたワードラインにワードライン消去電圧Ｖｗｅが印加される。したがって、選択された第１サブブロックの第１〜第３メモリセルＭＣ１〜ＭＣ３は消去される。
第１時間ｔ１に、非選択されたワードラインはフローティングされる。したがって、非選択された第２サブブロックの第４〜第６メモリセルＭＣ４〜ＭＣ６は消去禁止される。
第１時間ｔ１に、ストリング選択ラインＳＳＬはフローティングされる。したがって、ストリング選択トランジスタＳＳＴは消去禁止される。
【０２１０】
一方、選択されたサブブロックのワードライン（例えば、ＷＬ１〜ＷＬ３）にワードライン消去電圧Ｖｗｅが印加される時、非選択されたサブブロックのワードライン（例えば、ＷＬ４〜ＷＬ６）の電圧はカップリングによって非選択ワードライン電圧Ｖｕｗｌに上昇する。この時、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６は選択されたサブブロックのワードラインＷＬ１〜ＷＬ３に印加されたワードライン消去電圧Ｖｗｅからカップリングの影響を受けることがある。すなわち、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３からのカップリングの影響によって、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６の電圧上昇幅が低下することがある。また、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６からのカップリングによって選択されたサブブロックのワードラインＷＬ１〜ＷＬ３の電圧が上昇することがある。
【０２１１】
第１サブブロックと第２サブブロックとの間に絶縁物質１１２'が提供される。第１及び第２サブブロックの間の絶縁物質１１２'の厚さは各サブブロック内のワードラインＷＬの間の絶縁物質１１２の厚さより大きい。すなわち、各サブブロック内のメモリセルＭＣの間の第２方向による距離を第１距離と仮定する時、基板と交差する方向（すなわち、第２方向）に沿って隣接したサブブロックの境界面に提供されるメモリセルは基板と交差する方向に沿って第１距離より長い第２距離だけ離隔されて提供される。
【０２１２】
第２距離が増加するほど、サブブロックの間のカップリングの影響は減少する。したがって、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６の電圧上昇幅が低下することを防止することができる。そして、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３の電圧が上昇することが防止される。また、第２距離が増加するほど、サブブロックの間の電界が分散する。したがって、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３と非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６との間の電界（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）によってホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）が発生することが防止される。
【０２１３】
上述のように、本発明の実施形態による不揮発性メモリ装置１００（図１及び図２参照）はサブブロック単位で消去動作を実行する。したがって、不揮発性メモリ装置１００の動作速度が向上する。また、不揮発性メモリ装置１００を含むメモリシステム１０００の動作速度が向上する。
【０２１４】
上述のように、本発明の実施形態による不揮発性メモリ装置１００のメモリブロックＢＬＫｊ＿１において、サブブロックの間の絶縁物質１１２'の厚さは各サブブロック内の絶縁物質の厚さより大きい。したがって、不揮発性メモリ装置１００及び不揮発性メモリ装置１００を含むメモリシステム１０００の信頼性が向上する。
【０２１５】
上述の実施形態において、消去電圧Ｖｅｒｓ及びワードライン消去電圧Ｖｗｅは第１時間に印加されると説明した。しかし、消去電圧Ｖｅｒｓ及びワードライン消去電圧Ｖｗｅは予め設定された順序によって順次に印加されても良い。
【０２１６】
上述の実施形態において、非選択されたワードライン（例えば、ＷＬ４〜ＷＬ６）はフローティングされると説明した。しかし、図１３〜図１５に示したように、非選択されたワードライン（例えば、ＷＬ４〜ＷＬ６）にワードライン消去禁止電圧Ｖｗｅｉが印加されても良い。
【０２１７】
図２７は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つの第３実施形態を示す斜視図である。図２８は、図２７のメモリブロックＢＬＫｍのＩＩＩ-ＩＩＩ'線に沿って切断した断面図である。
【０２１８】
図２１〜図２６を参照して説明したメモリブロックＢＬＫｊと比較すれば、第１サブブロックで第２高さを有する第１導電物質２２１''、２２２''、２２３''及び第４高さを有する第１導電物質２４１''、２４２''、２４３''の厚さは残りの第１導電物質の厚さより大きい。また、第２サブブロックで第５高さを有する第１導電物質２５１''、２５２''、２５３''及び第７高さを有する第１導電物質２７１''、２７２''、２７３''の厚さは残りの第１導電物質の厚さより大きい。
【０２１９】
メモリブロックＢＬＫｍの等価回路は図２３に示した等価回路ＢＬＫｊ＿１と同一である。消去動作の時にメモリブロックＢＬＫｍに印加される電圧条件は図２４に示した電圧条件と同一である。また、消去動作の時にメモリブロックＢＬＫｍの電圧変化は図２５に示した電圧変化と同一である。
【０２２０】
図２９は、メモリブロックＢＬＫｍの１つのＮＡＮＤストリングＮＳの断面図である。以下、図２４、図２５、図２９を参照してメモリブロックＢＬＫｍの消去動作を説明する。例示的に、第１サブブロックが消去され、第２サブブロックが消去禁止されると仮定する。
【０２２１】
消去動作の時に、第１〜第３メモリセルＭＣ１〜ＭＣ３に接続された第１〜第３ワードラインＷＬ１〜ＷＬ３にワードライン消去電圧Ｖｗｅが印加される。第２方向のボディーとして動作する表面層１１４に消去電圧Ｖｅｒｓが印加される。第１〜第３メモリセルＭＣ１〜ＭＣ３と表面層１１４との間に形成される電界によって、第１〜第３メモリセルＭＣ１〜ＭＣ３が消去される。
【０２２２】
第２メモリセルＭＣ２の上部に第３メモリセルＭＣ３が提供され、下部に第１メモリセルＭＣ１が提供される。第１及び第３メモリセルＭＣ１、ＭＣ３と表面層１１４との間で生成される電界(1)、(3)の影響によって、第２メモリセルＭＣ２と表面層１１４との間で生成される電界(2)は集中する。
【０２２３】
一方、第１メモリセルＭＣ１の下部にフローティング状態である接地選択トランジスタＧＳＴが提供される。したがって、第１メモリセルＭＣ１と表面層１１４との間の電界(1)は接地選択トランジスタＧＳＴ方向に分散する。したがって、第１メモリセルＭＣ１の消去効率は第２メモリセルＭＣ２より低いことがある。
【０２２４】
第３メモリセルＭＣ３の上部にフローティング状態である第４メモリセルＭＣ４が提供される。したがって、第３メモリセルＭＣ３と表面層１１４との間の電界(3)は第４メモリセルＭＣ４方向に分散する。したがって、第３メモリセルＭＣ３の消去効率は第２メモリセルＭＣ２より低いことがある。
【０２２５】
本発明の実施形態によれば、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３は各々第１大きさを有し、残りのメモリセルＭＣ２は第１大きさより小さい第２大きさを有する。例えば、各サブブロックの外郭に提供されるメモリセルＭＣ１、ＭＣ３の厚さは各サブブロック内部に提供されるメモリセルＭＣ２の厚さより大きい。
【０２２６】
第２高さを有する第１導電物質２２１''の厚さが増加すれば、第２高さを有する第１導電物質２２１''と表面層１１４との間のカップリング比（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）が増加する。したがって、第１メモリセルＭＣ１の消去効率が向上する。
【０２２７】
同様に、第４高さを有する第１導電物質２４１''の厚さが増加すれば、第４高さを有する第１導電物質２４１''と表面層１１４との間のカップリング比（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）が増加する。したがって、第３メモリセルＭＣ３の消去効率が向上する。
【０２２８】
同様に、第２サブブロックで、基板と交差する方向に沿って一番目及び最後のメモリセルＭＣ４、ＭＣ６は第１大きさを有し、残りのメモリセルＭＣ５は第１大きさより小さい第２大きさを有する。したがって、第４及び第６メモリセルＭＣ４、ＭＣ６の消去効率が向上する。
【０２２９】
すなわち、各サブブロックの外郭に提供されるメモリセルＭＣ１、ＭＣ３の大きさを増加させることによって、各サブブロックのメモリセルＭＣ１、ＭＣ２、ＭＣ３の消去速度が平準化される。したがって、メモリセルＭＣ１、ＭＣ２、ＭＣ３の消去状態のスレッショルド電圧分布が減少するので、不揮発性メモリ装置１００及びそれを含むメモリシステム１０００の信頼性が向上する。
【０２３０】
図３０は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つの第４実施形態を示す斜視図である。図３１は、図３０のメモリブロックのＩＶ-ＩＶ'線に沿って切断した断面図である。図４〜図６を参照して説明したメモリブロックＢＬＫｉと比較すれば、メモリブロックＢＬＫｎの第１サブブロックで第２高さを有する第１導電物質２２１''、２２２''、２２３''及び第４高さを有する第１導電物質２４１''、２４２''、２４３''の厚さは残りの第１導電物質の厚さより大きい。また、第２サブブロックで第５高さを有する第１導電物質２５１''、２５２''、２５３''及び第７高さを有する第１導電物質２７１''、２７２''、２７３''の厚さは残りの第１導電物質の厚さより大きい。
【０２３１】
メモリブロックＢＬＫｎの等価回路は図８に示した等価回路ＢＬＫｉ＿１と同一である。消去動作の時にメモリブロックＢＬＫｎに印加される電圧条件は図９または図１３に示した電圧条件と同一である。また、消去動作の時にメモリブロックＢＬＫｎの電圧変化は図１０または図１４に示した電圧変化と同一である。
【０２３２】
図２７〜図２９を参照して説明したように、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３は各々第１大きさを有し、残りのメモリセルＭＣ２は第１大きさより小さい第２大きさを有する。例えば、各サブブロックの外郭に提供されるメモリセルＭＣ１、ＭＣ３の厚さは各サブブロック内部に提供されるメモリセルＭＣ２の厚さより大きい。
【０２３３】
第２高さを有する第１導電物質２２１''の厚さが増加すれば、第２高さを有する第１導電物質２２１''と表面層１１４との間のカップリング比（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）が増加する。したがって、第１メモリセルＭＣ１の消去効率が向上する。
【０２３４】
同様に、第４高さを有する第１導電物質２４１''の厚さが増加すれば、第４高さを有する第１導電物質２４１''と表面層１１４との間のカップリング比（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）が増加する。したがって、第３メモリセルＭＣ３の消去効率が向上する。
【０２３５】
すなわち、各サブブロックの外郭に提供されるメモリセルＭＣ１、ＭＣ３の大きさを増加させることによって、各サブブロックのメモリセルＭＣ１、ＭＣ２、ＭＣ３の消去速度が平準化される。したがって、メモリセルＭＣ１、ＭＣ２、ＭＣ３の消去状態のスレッショルド電圧分布が減少するので、不揮発性メモリ装置１００及びそれを含むメモリシステム１０００の信頼性が向上する。
【０２３６】
図３２は、図４〜図６を参照して説明したメモリブロックＢＬＫｉの第２実施形態による等価回路ＢＬＫｉ＿２を示す回路図である。図８を参照して説明した等価回路と比較すれば、メモリブロックＢＬＫｉ＿２の各ＮＡＮＤストリングＮＳに側面トランジスタＬＴＲが追加的に提供される。
【０２３７】
各ＮＡＮＤストリングＮＳで、側面トランジスタＬＴＲは接地選択トランジスタＧＳＴと共通ソースラインＣＳＬとの間に接続される。側面トランジスタＬＴＲのゲート（または制御ゲート）は接地選択トランジスタＧＳＴのゲート（または制御ゲート）と共に接地選択ラインＧＳＬに接続される。
【０２３８】
図４〜図７を参照して説明したように、第１高さを有する第１導電物質２１１、２１２、２１３は各々第１〜第３接地選択ラインＧＳＬ１〜ＧＳＬ３に対応する。
【０２３９】
第１高さを有する第１導電物質２１１、２１２、２１３に特定電圧が印加されれば、第１導電物質２１１、２１２、２１３に隣接した表面層１１４の領域にチャンネルが形成される。すなわち、接地選択トランジスタＧＳＴにチャンネルが形成される。また、第１導電物質２１１、２１２、２１３に特定電圧が印加されれば、第１導電物質２１１、２１２、２１３に隣接した基板１１１の領域にチャンネルが形成される。
【０２４０】
第１ドーピング領域３１１は第１導電物質２１１の電圧によって基板１１１に生成されたチャンネルと接続される。第１導電物質２１１の電圧によって基板１１１に生成されたチャンネルは第１導電物質２１１の電圧によって第２方向のボディーとして動作する表面層１１４に生成されたチャンネルと接続される。
【０２４１】
同様に、第１導電物質２１１、２１２、２１３の電圧によって基板１１１にチャンネルが形成される。第１〜第４ドーピング領域３１１〜３１４は第１導電物質２１１、２１２、２１３の電圧によって基板１１１に生成されたチャンネルを通じて第２方向のボディーとして動作する表面層１１４に各々接続される。
【０２４２】
図４〜図７を参照して説明したように、第１〜第４ドーピング領域３１１〜３１４は共通接続されて共通ソースラインＣＳＬを形成する。共通ソースラインＣＳＬ及びメモリセルＭＣ１〜ＭＣ６のチャンネルは接地選択ラインＧＳＬの電圧によって形成される基板１１１に垂直なチャンネル及び基板１１１に平行なチャンネルを通じて電気的に接続される。
【０２４３】
すなわち、共通ソースラインＣＳＬと第１メモリセルＭＣ１との間に、接地選択ラインＧＳＬによって駆動され、基板に垂直なトランジスタ及び基板に平行なトランジスタが提供されると理解することができる。基板に垂直なトランジスタは接地選択トランジスタＧＳＴとして理解することができ、基板に平行なトランジスタは側面トランジスタＬＴＲとして理解することができる。
【０２４４】
例示的に、図２１〜図２６を参照して説明したように、サブブロックの間にダミーメモリセルＤＭＣが提供される代わり、サブブロックの間の絶縁物質１１２'の厚さを他の絶縁物質１１２の厚さより大きく形成することができる。
【０２４５】
例示的に、図２７〜図２９を参照して説明したように、ダミーメモリセルＤＭＣが提供されず、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ４は第１大きさより小さい第２大きさを有することができる。
【０２４６】
例示的に、図３０及び図３１を参照して説明したように、ダミーメモリセルＤＭＣが提供され、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ４は第１大きさより小さい第２大きさを有することができる。
【０２４７】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｉ＿２のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｉ＿２の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｉ＿２の特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｉ＿２のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０２４８】
図３３は、図４〜図６を参照して説明したメモリブロックＢＬＫｉの第３実施形態による等価回路ＢＬＫｉ＿３を示す回路図である。図８のメモリブロックＢＬＫｉ＿１と比較すれば、各ＮＡＮＤストリングＮＳで、メモリセルＭＣ１〜ＭＣ４と共通ソースラインＣＳＬとの間に２つの接地選択トランジスタＧＳＴ１、ＧＳＴ２を提供することができる。同一の高さの接地選択トランジスタＧＳＴ１またはＧＳＴ２に対応する接地選択ラインＧＳＬ１、ＧＳＬ２は共通接続することができる。また、同一のＮＡＮＤストリングＮＳに対応する接地選択ラインＧＳＬ１、ＧＳＬ２は共通接続することができる。
【０２４９】
例示的に、第１サブブロック及び第２サブブロックのメモリセルの数を平準化するために、ダミーワードラインＤＷＬ１、ＤＷＬ２及びダミーメモリセルＤＭＣ１、ＤＭＣ２の数が調節されている。そして、第１サブブロックのメモリセルＭＣ１、ＭＣ２の数及び第２サブブロックのメモリセルＭＣ３、ＭＣ４の数が調節されている。しかし、ダミーワードラインＤＷＬ１、ＤＷＬ２及びダミーメモリセルＤＭＣ１、ＤＭＣ２の数は図３３に示したものに限定されない。また、第１サブブロックのメモリセルＭＣ１、ＭＣ２の数及び第２サブブロックのメモリセルＭＣ３、ＭＣ４の数は図３３に示したものに限定されない。
【０２５０】
例示的に、図２１〜図２６を参照して説明したように、サブブロックの間にダミーメモリセルＤＭＣ１、ＤＭＣ２が提供される代わり、サブブロックの間の絶縁物質１１２'の厚さを他の絶縁物質１１２の厚さより大きく形成することができる。
【０２５１】
例示的に、図２７〜図２９を参照して説明したように、ダミーメモリセルＤＭＣ１、ＤＭＣ２が提供されず、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２５２】
例示的に、図３０及び図３１を参照して説明したように、ダミーメモリセルＤＭＣ１、ＤＭＣ２が提供され、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２５３】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｉ＿３のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｉ＿３の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｉ＿３の特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｉ＿３のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０２５４】
図３４は、図４〜図６を参照して説明したメモリブロックＢＬＫｉの第４実施形態による等価回路ＢＬＫｉ＿４を示す回路図である。図３３のメモリブロックＢＬＫｉ＿３と比較すれば、各ＮＡＮＤストリングＮＳで、メモリセルＭＣ１〜ＭＣ４とビットラインＢＬとの間に２つのストリング選択トランジスタＳＳＴａ、ＳＳＴｂを提供することができる。
【０２５５】
同一の行のＮＡＮＤストリングで、同一の高さのストリング選択トランジスタＳＳＴａまたはＳＳＴｂは１つのストリング選択ラインＳＳＬを共有する。例えば、第１行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３で、第１ａストリング選択トランジスタＳＳＴａは第１ａストリング選択ラインＳＳＬ１ａを共有する。第１ｂストリング選択トランジスタＳＳＴｂは第１ｂストリング選択ラインＳＳＬ１ｂを共有する。
【０２５６】
第２行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３で、第１ａストリング選択トランジスタＳＳＴａは第２ａストリング選択ラインＳＳＬ２ａを共有する。第１ｂストリング選択トランジスタＳＳＴｂは第２ｂストリング選択ラインＳＳＬ２ｂを共有する。
【０２５７】
第３行のＮＡＮＤストリングＮＳ３１〜ＮＳ３３で、第１ａストリング選択トランジスタＳＳＴａは第３ａストリング選択ラインＳＳＬ３ａを共有する。第１ｂストリング選択トランジスタＳＳＴｂは第３ｂストリング選択ラインＳＳＬ３ｂを共有する。
【０２５８】
図３３を参照して説明したように、サブブロックの間に提供されるダミーワードラインＤＷＬ及びダミーメモリセルＤＭＣの数、第１サブブロックのメモリセルＭＣ１、ＭＣ２の数、そして第２サブブロックのメモリセルＭＣ３、ＭＣ４の数は限定されない。
【０２５９】
例示的に、図２１〜図２６を参照して説明したように、サブブロックの間にダミーメモリセルＤＭＣが提供される代わりに、サブブロックの間の絶縁物質１１２'の厚さを他の絶縁物質１１２の厚さより大きく形成することができる。
【０２６０】
例示的に、図２７〜図２９を参照して説明したように、ダミーメモリセルＤＭＣが提供されず、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２６１】
例示的に、図３０及び図３１を参照して説明したように、ダミーメモリセルＤＭＣが提供され、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２６２】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｉ＿４のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｉ＿４の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｉ＿４の特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｉ＿４のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０２６３】
図３５は、図４〜図６を参照して説明したメモリブロックＢＬＫｉの第５実施形態による等価回路ＢＬＫｉ＿５を示す回路図である。図３４のメモリブロックＢＬＫｉ＿４と比較すれば、同一の行のＮＡＮＤストリングＮＳに対応するストリング選択ラインＳＳＬは共通接続される。
【０２６４】
図３３を参照して説明したように、サブブロックの間に提供されるダミーワードラインＤＷＬ及びダミーメモリセルＤＭＣの数、第１サブブロックのメモリセルＭＣ１、ＭＣ２の数、そして第２サブブロックのメモリセルＭＣ３、ＭＣ４の数は限定されない。
【０２６５】
例示的に、図２１〜図２６を参照して説明したように、サブブロックの間にダミーメモリセルＤＭＣが提供される代わり、サブブロックの間の絶縁物質１１２'の厚さを他の絶縁物質１１２の厚さより大きく形成することができる。
【０２６６】
例示的に、図２７〜図２９を参照して説明したように、ダミーメモリセルＤＭＣが提供されず、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２６７】
例示的に、図３０及び図３１を参照して説明したように、ダミーメモリセルＤＭＣが提供され、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２６８】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｉ＿５のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｉ＿５の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｉ＿５の特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｉ＿５のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０２６９】
図３６は、図４〜図６を参照して説明したメモリブロックＢＬＫｉの第６実施形態による等価回路ＢＬＫｉ＿６を示す回路図である。図８のメモリブロックＢＬＫｉ＿１と比較すれば、各ＮＡＮＤストリングＮＳでストリング選択トランジスタＳＳＴとメモリセルＭＣ１〜ＭＣ４との間にダミーメモリセルＤＭＣ３が提供される。ダミーメモリセルＤＭＣ３はダミーワードラインＤＷＬ３に共通接続される。すなわち、ストリング選択ラインＳＳＬ１〜ＳＳＬ３とワードラインＷＬ１〜ＷＬ４との間にダミーワードラインＤＷＬ３が提供される。
【０２７０】
図３３を参照して説明したように、サブブロックの間に提供されるダミーワードラインＤＷＬ１、ＤＷＬ２及びダミーメモリセルＤＭＣ１、ＤＭＣ２の数、第１サブブロックのメモリセルＭＣ１、ＭＣ２の数、そして第２サブブロックのメモリセルＭＣ３、ＭＣ４の数は限定されない。同様に、メモリセルＭＣ１〜ＭＣ４とストリング選択トランジスタＳＳＴとの間に提供されるダミーメモリセルＤＭＣ３の数は限定されない。
【０２７１】
例示的に、図２１〜図２６を参照して説明したように、サブブロックの間にダミーメモリセルＤＭＣ１、ＤＭＣ２が提供される代わり、サブブロックの間の絶縁物質１１２'の厚さを他の絶縁物質１１２の厚さより大きく形成することができる。
【０２７２】
例示的に、図２７〜図２９を参照して説明したように、ダミーメモリセルＤＭＣ１、ＤＭＣ２が提供されず、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２７３】
例示的に、図３０及び図３１を参照して説明したように、ダミーメモリセルＤＭＣ１、ＤＭＣ２が提供され、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２７４】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｉ＿６のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｉ＿６の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｉ＿６の特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｉ＿６のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０２７５】
図３７は、図４〜図６を参照して説明したメモリブロックＢＬＫｉの第７実施形態による等価回路ＢＬＫｉ＿７を示す回路図である。図８のメモリブロックＢＬＫｉ＿１と比較すれば、各ＮＡＮＤストリングで接地選択トランジスタＧＳＴとメモリセルＭＣ１〜ＭＣ６との間にダミーメモリセルＤＭＣ１が提供される。ダミーメモリセルＤＭＣ１はダミーワードラインＤＷＬ１に共通接続される。すなわち、接地選択ラインＧＳＬとワードラインＷＬ１〜ＷＬ４との間にダミーワードラインＤＷＬ１が提供される。
【０２７６】
図３３を参照して説明したように、サブブロックの間に提供されるダミーワードラインＤＷＬ２、ＤＷＬ３及びダミーメモリセルＤＭＣ２、ＤＭＣ３の数、第１サブブロックのメモリセルＭＣ１、ＭＣ２の数、そして第２サブブロックのメモリセルＭＣ３、ＭＣ４の数は限定されない。同様に、メモリセルＭＣ１〜ＭＣ４と接地選択トランジスタＧＳＴとの間に提供されるダミーメモリセルＤＭＣ１の数は限定されない。
【０２７７】
例示的に、図２１〜図２６を参照して説明したように、サブブロックの間にダミーメモリセルＤＭＣ２、ＤＭＣ３が提供される代わり、サブブロックの間の絶縁物質１１２'の厚さを他の絶縁物質１１２の厚さより大きく形成することができる。
【０２７８】
例示的に、図２７〜図２９を参照して説明したように、ダミーメモリセルＤＭＣ２、ＤＭＣ３が提供されず、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２７９】
例示的に、図３０及び図３１を参照して説明したように、ダミーメモリセルＤＭＣ２、ＤＭＣ３が提供され、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２８０】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｉ＿７のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｉ＿７の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｉ＿７の特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｉ＿７のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０２８１】
図３８は、図４〜図６を参照して説明したメモリブロックＢＬＫｉの第８実施形態による等価回路ＢＬＫｉ＿８を示す回路図である。図８のメモリブロックＢＬＫｉと比較すれば、各ＮＡＮＤストリングで接地選択トランジスタＧＳＴとメモリセルＭＣ１〜ＭＣ４との間にダミーメモリセルＤＭＣ１が提供される。ダミーメモリセルＤＭＣ１はダミーワードラインＤＷＬ１に共通接続される。すなわち、接地選択ラインＧＳＬとワードラインＷＬ１〜ＷＬ４との間にダミーワードラインＤＷＬ１が提供される。
【０２８２】
各ＮＡＮＤストリングでストリング選択トランジスタＳＳＴとメモリセルＭＣ１〜ＭＣ４との間にダミーメモリセルＤＭＣ３が提供される。ダミーメモリセルＤＭＣ３はダミーワードラインＤＷＬ３に共通接続される。すなわち、ストリング選択ラインＳＳＬ１〜ＳＳＬ３とワードラインＷＬ１〜ＷＬ４との間にダミーワードラインＤＷＬ３が提供される。
【０２８３】
図３３を参照して説明したように、サブブロックの間に提供されるダミーワードラインＤＷＬ２、ＤＷＬ３及びダミーメモリセルＤＭＣ２、ＤＭＣ３の数、第１サブブロックのメモリセルＭＣ１、ＭＣ２の数、そして第２サブブロックのメモリセルＭＣ３、ＭＣ４の数は限定されない。同様に、メモリセルＭＣ１〜ＭＣ４と接地選択トランジスタＧＳＴとの間に提供されるダミーメモリセルＤＭＣ１の数は限定されない。そして、メモリセルＭＣ１〜ＭＣ４とストリング選択トランジスタＳＳＴとの間に提供されるダミーメモリセルＤＭＣ３の数は限定されない。
【０２８４】
例示的に、図２１〜図２６を参照して説明したように、サブブロックの間にダミーメモリセルＤＭＣ２が提供される代わり、サブブロックの間の絶縁物質１１２'の厚さを他の絶縁物質１１２の厚さより大きく形成することができる。
【０２８５】
例示的に、図２７〜図２９を参照して説明したように、ダミーメモリセルＤＭＣ２が提供されず、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２８６】
例示的に、図３０及び図３１を参照して説明したように、ダミーメモリセルＤＭＣ２が提供され、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は各々第１大きさを有し、そして残りのメモリセル（図示せず）は第１大きさより小さい第２大きさを有することができる。
【０２８７】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｉ＿８のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｉ＿８の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｉ＿８の特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｉ＿８のサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０２８８】
図３９は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つの第５実施形態を示す斜視図である。図４０は、図３９のメモリブロックＢＬＫｏのＶ-Ｖ'線に沿って切断した断面図である。図４〜図６を参照して説明したメモリブロックＢＬＫｉと比較すれば、メモリブロックＢＬＫｏで１つのピラーは第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含む。メモリブロックＢＬＫｉのピラー１１３が第１及び第２サブピラー１１３ａ、１１３ｂに取り替えられることを除けば、メモリブロックＢＬＫｏはメモリブロックＢＬＫｉと同一の構造を有する。したがって、重複の説明は省略する。
【０２８９】
図３９及び図４０を参照すれば、基板１１１上に第１サブピラー１１３ａが提供される。例示的に、第１サブピラー１１３ａの表面層１１４ａはｐタイプを有するシリコン物質を含む。第１サブピラー１１３ａの表面層１１４ａは第２方向のボディーとして動作する。第１サブピラー１１３ａの内部層１１５ａは絶縁物質で構成される。
【０２９０】
第１サブピラー１１３ａ上に第２サブピラー１１３ｂが提供される。例示的に、第２サブピラー１１３ｂの表面層１１４ｂはｐタイプを有するシリコン物質を含む。第２サブピラー１１３ｂの表面層１１４ｂは第２方向のボディーとして動作する。第２サブピラー１１３ｂの内部層１１５ｂは絶縁物質で構成される。
【０２９１】
例示的に、第１サブピラー１１３ａの表面層１１４ａ及び第２サブピラー１１３ｂの表面層１１４ｂは接続される。例えば、図３９及び図４０に示したように、第１サブピラー１１３ａの表面層１１４ａ及び第２サブピラー１１３ｂの表面層１１４ｂはｐタイプを有するシリコンパッドＳＩＰを通じて接続される。
【０２９２】
シリコンパッドＳＩＰが提供される領域で、第１サブピラー１１３ａの表面層１１４ａ及び第２サブピラー１１３ｂの表面層１１４ｂは不規則的な形態で接続される。したがって、シリコンパッドＳＩＰが提供される領域で、チャンネルの形成が不安定になることがある。すなわち、シリコンパッドＳＩＰに対応する高さのメモリセルＭＣは正常にデータを格納、消去、または読み出すことができない。
【０２９３】
このような問題を防止するために、シリコンパッドＳＩＰに対応する高さ、すなわち第５高さを有する第１導電物質２５１、２５２、２５３はダミーワードラインＤＷＬ及びダミーメモリセルＤＭＣを形成する。すなわち、メモリブロックＢＬＫｏはシリコンパッドＳＩＰに対応する高さを基準としてサブブロックに分割される。
【０２９４】
例示的に、メモリブロックＢＬＫｏの等価回路は図８に示した等価回路ＢＬＫｉ＿１のように示すことができる。例示的に、メモリブロックＢＬＫｏの等価回路は図３２〜図３８に示した等価回路ＢＬＫｉ＿２〜ＢＬＫｉ＿８のように示すことができる。すなわち、メモリブロックＢＬＫｏの各ＮＡＮＤストリングは側面トランジスタＬＴＲを含むことができる。メモリブロックＢＬＫｏのサブブロックの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。メモリブロックＢＬＫｏのサブブロックの間に提供されるダミーメモリセルＤＭＣの数は可変できる。
【０２９５】
各ＮＡＮＤストリングで、少なくとも２つのストリング選択トランジスタＳＳＴを提供することができる。各ＮＡＮＤストリングで、少なくとも２つの接地選択トランジスタＧＳＴを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣとストリング選択トランジスタＳＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣと接地選択トランジスタＧＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。
【０２９６】
例示的に、図３０及び図３１を参照して説明したように、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ５は第１大きさより小さい第２大きさを有することができる。
【０２９７】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｏのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｏの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｏの特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｏのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０２９８】
例示的に、ピラーは第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むと説明した。しかし、ピラーは少なくとも２つのサブピラーを含むことができる。
【０２９９】
図４１は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つの第６実施形態ＢＬＫｉ’を示す斜視図である。メモリブロックＢＬＫｉ'のＩ−Ｉ'線に沿って切断した断面図は図４に示した断面図と同一である。
図４のメモリブロックＢＬＫｉと比較すれば、メモリブロックＢＬＫｉ'で、ピラー１１３'は四角柱の形態に提供される。また、第１方向に沿って特定の距離だけ離隔されて配置されたピラー１１３'の間に、絶縁物質１０１が提供される。例示的に、絶縁物質１０１は第２方向に沿って伸長されて基板１１１に接触される。
【０３００】
図４を参照して説明した第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３は絶縁物質１０１が提供される領域で１部分２１１ａ〜２９１ａ、２１２ａ〜２９２ａ、２１３ａ〜２９３ａ及び第２部分２１１ｂ〜２９１ｂ、２１２ｂ〜２９２ｂ、２１３ｂ〜２９３ｂに分離される。
【０３０１】
第１及び第２ドーピング領域３１１、３１２上の領域で、各ピラー１１３'は第１導電物質の第１部分２１１ａ〜２９１ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１１ｂ〜２９１ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成する。
【０３０２】
第２及び第３ドーピング領域３１２、３１３上の領域で、各ピラー１１３'は第１導電物質の第１部分２１２ａ〜２９２ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１２ｂ〜２９２ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成する。
【０３０３】
第３及び第４ドーピング領域３１３、３１４上の領域で、各ピラー１１３'は第１導電物質の第１部分２１３ａ〜２９３ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１３ｂ〜２９３ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成する。
【０３０４】
すなわち、絶縁物質１０１を利用して各ピラー１１３'の両側面に提供される第１導電物質の第１及び第２部分２１１ａ〜２９１ａ、２１１ｂ〜２９１ｂを分離することによって、各ピラー１１３'は２つのＮＡＮＤストリングＮＳを形成することができる。
【０３０５】
図４〜図８を参照して説明したように、第１導電物質の第１部分２１１ａ〜２９１ａ及び第２部分２１１ｂ〜２９１ｂ、２１２ｂ〜２９２ｂ、２１３ｂ〜２９３ｂは接地選択ラインＧＳＬ、ワードラインＷＬ、そしてストリング選択ラインＳＳＴに対応する。同一の高さのワードラインＷＬは共通接続される。
【０３０６】
例示的に、メモリブロックＢＬＫｉ'の等価回路はＮＡＮＤストリングＮＳの行の数を除けば、図８に示した等価回路ＢＬＫｉ＿１のように示すことができる。例えば、メモリブロックＢＬＫｉ'の等価回路のＮＡＮＤストリングＮＳの行の数は図８に示した等価回路ＢＬＫｉ＿１のＮＡＮＤストリングＮＳの行の数の２倍である。
【０３０７】
例示的に、メモリブロックＢＬＫｉ'の等価回路はＮＡＮＤストリングＮＳの行の数を除けば、図３２〜図３８に示した等価回路ＢＬＫｉ＿２〜ＢＬＫｉ＿８のように示すことができる。例えば、メモリブロックＢＬＫｉ'の等価回路のＮＡＮＤストリングＮＳの行の数は図３２〜図３８に示した等価回路ＢＬＫｉ＿２〜ＢＬＫｉ＿８のＮＡＮＤストリングＮＳの行の数の２倍である。
【０３０８】
メモリブロックＢＬＫｉ'の各ＮＡＮＤストリングは側面トランジスタＬＴＲを含むことができる。メモリブロックＢＬＫｉ'のサブブロックの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。メモリブロックＢＬＫｉ'のサブブロックの間に提供されるダミーメモリセルＤＭＣの数は可変できる。
【０３０９】
各ＮＡＮＤストリングで、少なくとも２つのストリング選択トランジスタＳＳＴを提供することができる。各ＮＡＮＤストリングで、少なくとも２つの接地選択トランジスタＧＳＴを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣとストリング選択トランジスタＳＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣと接地選択トランジスタＧＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。
【０３１０】
例示的に、図２１〜図２６を参照して説明したように、サブブロックの間にダミーメモリセルＤＭＣが提供される代わり、サブブロックの間の絶縁物質１１２'の厚さを他の絶縁物質１１２の厚さより大きく形成することができる。
【０３１１】
例示的に、図２７〜図２９を参照して説明したように、ダミーメモリセルＤＭＣが提供されず、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ４は第１大きさより小さい第２大きさを有することができる。
【０３１２】
例示的に、図３０及び図３１を参照して説明したように、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ５は第１大きさより小さい第２大きさを有することができる。
【０３１３】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｉ'のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｉ'の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｉ'の特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｏのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０３１４】
図４２は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つの第７実施形態を示す斜視図である。メモリブロックＢＬＫｏ'のＶ-Ｖ'線に沿って切断した断面図は図４０に示した断面図と同一である。メモリブロックＢＬＫｏ'の１つのピラーが第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むことを除けば、メモリブロックＢＬＫｏ'は図４１を参照して説明したメモリブロックＢＬＫｉ’と同一である。
【０３１５】
図３９及び図４０を参照して説明したように、メモリブロックＢＬＫｏ'で１つのピラーは第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含む。四角柱形態の構造を有することを除けば、第１サブピラー１１３ａ及び第２サブピラー１１３ｂは図３９及び図４０の説明と同様に構成される。
【０３１６】
図４１を参照して説明したように、１つのピラー１１３'は２つのＮＡＮＤストリングＮＳを形成する。第１導電物質の第１部分２１１ａ〜２９１ａ及び第２部分２１１ｂ〜２９１ｂ、２１２ｂ〜２９２ｂ、２１３ｂ〜２９３ｂは接地選択ラインＧＳＬ、ワードラインＷＬ、そしてストリング選択ラインＳＳＴに対応する。同一の高さのワードラインＷＬは共通接続される。
【０３１７】
例示的に、メモリブロックＢＬＫｏ'の等価回路はＮＡＮＤストリングＮＳの行の数を除けば、図８に示した等価回路ＢＬＫｉ＿１のように示すことができる。例えば、メモリブロックＢＬＫｏ'の等価回路のＮＡＮＤストリングＮＳの行の数は図８に示した等価回路ＢＬＫｉ＿１のＮＡＮＤストリングＮＳの行の数の２倍である。
【０３１８】
例示的に、メモリブロックＢＬＫｏ'の等価回路はＮＡＮＤストリングＮＳの行の数を除けば、図３２〜図３８に示した等価回路ＢＬＫｉ＿２〜ＢＬＫｉ＿８のように示すことができる。例えば、メモリブロックＢＬＫｏ'の等価回路のＮＡＮＤストリングＮＳの行の数は図３２〜図３８に示した等価回路ＢＬＫｉ＿２〜ＢＬＫｉ＿８のＮＡＮＤストリングＮＳの行の数の２倍である。
【０３１９】
メモリブロックＢＬＫｏ'の各ＮＡＮＤストリングは側面トランジスタＬＴＲを含むことができる。メモリブロックＢＬＫｏ'のサブブロックの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。メモリブロックＢＬＫｏ'のサブブロックの間に提供されるダミーメモリセルＤＭＣの数は可変できる。
【０３２０】
各ＮＡＮＤストリングで、少なくとも２つのストリング選択トランジスタＳＳＴを提供することができる。各ＮＡＮＤストリングで、少なくとも２つの接地選択トランジスタＧＳＴを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣとストリング選択トランジスタＳＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣと接地選択トランジスタＧＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。
【０３２１】
例示的に、図３０及び図３１を参照して説明したように、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ５は第１大きさより小さい第２大きさを有することができる。
【０３２２】
例示的に、図３９及び図４０を参照して説明したように、シリコンパッドＳＩＰに対応する高さ、すなわち、第５高さを有する第１導電物質２５１、２５２、２５３がダミーワードラインＤＷＬ及びダミーメモリセルＤＭＣを形成することができる。すなわち、メモリブロックＢＬＫｏ'はシリコンパッドＳＩＰに対応する高さを基準としてサブブロックに分割することができる。
【０３２３】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｏ'のサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｏ'の各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｏ'の特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｏのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０３２４】
例示的に、ピラーは第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むと説明した。しかし、ピラーは少なくとも２つのサブピラーを含むことができる。
図４３は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つの第８実施形態ＢＬＫｐを示す斜視図である。図４４は、図４３のメモリブロックＢＬＫｐのＶＩ-ＶＩ'線に沿って切断した断面図である。共通ソースラインＣＳＬを形成するｎタイプドーピング領域３１５がプレート（ｐｌａｔｅ）形態に提供されることを除けば、メモリブロックＢＬＫｐは図４〜図８を参照して説明したメモリブロックＢＬＫｉと同一に構成される。例示的に、ｎタイプドーピング領域３１５をｎタイプウェルとして提供することができる。
【０３２５】
図４〜図８を参照して説明したように、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３は接地選択ラインＧＳＬ、ワードラインＷＬ、そしてストリング選択ラインＳＳＴに対応する。同一の高さのワードラインＷＬは共通接続される。
【０３２６】
図４５は、図４３及び図４４のメモリブロックＢＬＫｐの消去動作の時の電圧条件の第１実施形態を示すテーブルである。図４３〜図４５を参照すれば、消去動作の時にストリング選択ラインＳＳＬはフローティングされる。非選択されたサブブロックのワードラインＷＬはフローティングされる。選択されたサブブロックのワードラインＷＬはフローティングされた後に第２ワードライン消去電圧Ｖｗｅ２に駆動される。ダミーワードラインＤＷＬに第３ダミーワードライン電圧Ｖｄｗｌ３が印加される。接地選択ラインＧＳＬは接地電圧Ｖｓｓに駆動された後にフローティングされる。そして、基板１１１はプリ電圧Ｖｐｒｅに駆動された後に第２消去電圧Ｖｅｒｓ２に駆動される。
【０３２７】
図４６は、図４５の電圧条件による図４３及び図４４のメモリブロックＢＬＫｐの電圧変化を示すタイミング図である。例示的に、メモリブロックＢＬＫｐの等価回路は図８に示した等価回路ＢＬＫｉ＿１のように示すことができる。以下で、図８の等価回路ＢＬＫｉ＿１及び図４３〜図４６を参照して、メモリブロックＢＬＫｐの消去動作を説明する。例示的に、第１サブブロックが消去され、第２サブブロックは消去禁止されると仮定する。
【０３２８】
第１時間ｔ１に基板１１１にプリ電圧Ｖｐｒｅが印加される。例示的に、基板１１１はｐタイプのシリコン物質を含み、ドーピング領域３１５はｎタイプのシリコン物質を含む。基板１１１及びドーピング領域３１５が順バイアス条件を形成するので、プリ電圧Ｖｐｒｅは基板１１１を通じてドーピング領域３１５に伝達される。例えば、プリ電圧Ｖｐｒｅは高電圧である。
【０３２９】
第１時間ｔ１に、接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加されている。接地選択トランジスタＧＳＴのゲート（または制御ゲート）に接地電圧が印加され、ソースにプリ電圧Ｖｐｒｅが印加される。プリ電圧Ｖｐｒｅが高電圧であるので、接地選択トランジスタＧＳＴで熱電子が発生する。例えば、接地選択トランジスタＧＳＴでＧＩＤＬ（ｇａｔｅ  ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）によって熱電子が発生する。発生した熱電子はドーピング領域３１５から第２方向のボディーとして動作する表面層１１４に伝達される。したがって、表面層１１４の電圧は上昇する。
【０３３０】
第１時間ｔ１に、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３及び非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６はフローティングされている。したがって、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３及び非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６の電圧は表面層１１４の電圧上昇によるカップリングによって上昇する。
第１時間ｔ１に、ダミーワードラインＤＷＬに第３ダミーワードライン電圧Ｖｄｗｌ３が印加される。
１時間ｔ１に、ストリング選択ラインＳＳＬはフローティングされている。したがって、ストリング選択ラインＳＳＬの電圧は表面層１１４の電圧上昇によるカップリングによって上昇する。
【０３３１】
第２時間ｔ２に、基板１１１に第２消去電圧Ｖｅｒｓ２が印加される。第２消去電圧Ｖｅｒｓ２はドーピング領域３１５に伝達される。第２消去電圧Ｖｅｒｓ２と接地選択ラインＧＳＬ電圧との差によって、接地選択トランジスタＧＳＴで熱電子が発生する。例えば、接地選択トランジスタＧＳＴでＧＩＤＬ（ｇａｔｅ  ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）によって熱電子が発生する。発生した熱電子が表面層１１４に注入され、表面層１１４の電圧が上昇する。
【０３３２】
第２時間ｔ２に、接地選択ラインＧＳＬはフローティングされる。したがって、表面層１１４の電圧上昇によるカップリングによって、接地選択ラインＧＳＬの電圧は上昇する。例えば、接地選択ラインＧＳＬの電圧は第２接地選択ライン電圧Ｖｇｓｌ２まで上昇する。
【０３３３】
第２時間ｔ２に、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３及び非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６はフローティングされている。したがって、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３及び非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６の電圧は表面層１１４の電圧上昇によるカップリングによって上昇する。例えば、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３及び非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６の電圧はワードライン電圧Ｖｗｌまで上昇する。
【０３３４】
第２時間ｔ２に、ストリング選択ラインＳＳＬはフローティングされている。したがって、ストリング選択ラインＳＳＬの電圧は表面層１１４の電圧上昇によるカップリングによって上昇する。例えば、ストリング選択ラインＳＳＬの電圧は第２ストリング選択ライン電圧Ｖｓｓｌ２まで上昇する。
【０３３５】
第３時間ｔ３に、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３に第２ワードライン消去電圧Ｖｗｅ２が印加される。例えば、第２ワードライン消去電圧Ｖｗｅ２は低電圧である。例えば、第２ワードライン消去電圧Ｖｗｅ２は接地電圧Ｖｓｓである。この時、表面層１１４の電圧は高電圧である。したがって、選択されたサブブロックのメモリセルでＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍカップリングが発生する。Ｆ−Ｎトンネリングによって、選択されたサブブロックのメモリセルＭＣ１〜ＭＣ３は消去される。
【０３３６】
第３時間ｔ３に、非選択サブブロックのワードラインＷＬ４〜ＷＬ６の電圧はワードライン電圧Ｖｗｌのレベルを有する。例示的に、ワードライン電圧Ｖｗｌは表面層１１４の電圧上昇によるカップリングによって生成された電圧である。例えば、ワードライン電圧Ｖｗｌは高電圧である。例示的に、ワードライン電圧Ｖｗｌは非選択サブブロックのメモリセルＭＣ４〜ＭＣ６でＦ−Ｎトンネリングが発生することを防止する。したがって、非選択サブブロックのメモリセルＭＣ４〜ＭＣ６は消去禁止される。
【０３３７】
第３時間ｔ３に、接地選択ラインＧＳＬの電圧は第２接地選択ライン電圧Ｖｇｓｌ２のレベルを有する。例示的に、第２接地選択ライン電圧Ｖｇｓｌ２は表面層１１４の電圧上昇によるカップリングによって生成された電圧である。例えば、第２接地選択ライン電圧Ｖｇｓｌ２は高電圧である。例示的に、接地選択トランジスタＧＳＴでＦ−Ｎトンネリングが発生しないように、第２接地選択ライン電圧Ｖｇｓｌ２のレベルが設定される。例えば、接地選択ラインＧＳＬがフローティングされる時点を調節することによって、第２接地選択ライン電圧Ｖｇｓｌ２のレベルを調節することができる。したがって、接地選択トランジスタＧＳＴは消去防止される。
【０３３８】
第３時間ｔ３に、ストリング選択ラインＳＳＬの電圧は第２ストリング選択ライン電圧Ｖｓｓｌ２のレベルを有する。例示的に、第２ストリング選択ライン電圧Ｖｓｓｌ２は表面層１１４の電圧上昇によるカップリングによって生成された電圧である。例えば、第２ストリング選択ライン電圧Ｖｓｓｌ２は高電圧である。例示的に、第２ストリング選択ライン電圧Ｖｓｓｌ２はストリング選択トランジスタＳＳＴでＦ−Ｎトンネリングが発生することを防止する。したがって、ストリング選択トランジスタＳＳＴは消去防止される。
【０３３９】
第２時間〜第３時間ｔ２〜ｔ３で、ダミーワードラインＤＷＬの電圧は第３ダミーワードライン電圧Ｖｄｗｌ３に維持される。例示的に、第３ダミーワードライン電圧Ｖｄｗｌ３のレベルはダミーメモリセルＤＭＣでＦ−Ｎトンネリングが防止されるように設定される。したがって、ダミーメモリセルＤＭＣは消去防止される。
【０３４０】
例示的に、第３ダミーワードライン電圧Ｖｄｗｌ３のレベルは選択されたサブブロックのワードラインＷＬ１〜ＷＬ３及び非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６の間のカップリングの影響を防止または減少するように設定される。
例えば、第３時間ｔ３に選択されたサブブロックのワードラインＷＬ１〜ＷＬ３の電圧はワードライン電圧Ｖｗｌから第２ワードライン消去電圧Ｖｗｅに低くなる。この時、選択されたサブブロックのワードラインＷＬ１〜ＷＬ３の電圧の下落によるカップリングの影響が非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６に伝達されることを防止または減少するように、第３ダミーワードライン電圧Ｖｄｗｌ３を設定することができる。また、非選択サブブロックのワードラインＷＬ４〜ＷＬ６の電圧が維持されることによるカップリングの影響が選択されたサブブロックのワードラインＷＬ１〜ＷＬ３に伝達されることを防止または減少するように、第３ダミーワードライン電圧Ｖｄｗｌ３を設定することができる。
【０３４１】
例示的に、第３ダミーワードライン電圧Ｖｄｗｌ３は第２消去電圧Ｖｅｒｓ２と第２ワードライン消去電圧Ｖｗｅ２との間のレベルを有することができる。例えば、第３ダミーワードライン電圧Ｖｄｗｌ３はワードライン電圧Ｖｗｌと第２ワードライン消去電圧Ｖｗｅ２との間のレベルを有することができる。
【０３４２】
上述の実施形態で、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６はフローティングされると説明した。しかし、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６に第２ワードライン消去禁止電圧Ｖｗｅｉ２を印加することができる。例えば、第１時間ｔ１に、非選択サブブロックのワードラインに予め設定された電圧が印加される。予め設定された電圧は第２ワードライン消去電圧Ｖｗｅｉ２より低いレベルを有する。そして、第２時間ｔ２に、非選択されたサブブロックのワードラインＷＬ４〜ＷＬ６に第２ワードライン消去禁止電圧Ｖｗｅｉ２が印加される。
例示的に、第２ワードライン消去禁止電圧Ｖｗｅｉ２と第２消去電圧Ｖｅｒｓ２との間の電圧差によってＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングが発生しないように、第２ワードライン消去禁止電圧Ｖｗｅｉ２のレベルを設定することができる。
【０３４３】
例示的に、メモリブロックＢＬＫｐの等価回路は図８に示した等価回路ＢＬＫｉ＿１のように示すことができる。例示的に、メモリブロックＢＬＫｐの等価回路は図３２〜図３８に示した等価回路ＢＬＫｉ＿２〜ＢＬＫｉ＿８のように示すことができる。すなわち、メモリブロックＢＬＫｐの各ＮＡＮＤストリングは側面トランジスタＬＴＲを含むことができる。メモリブロックＢＬＫｐのサブブロックの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。メモリブロックＢＬＫｐのサブブロックの間に提供されるダミーメモリセルＤＭＣの数は可変できる。
【０３４４】
各ＮＡＮＤストリングで、少なくとも２つのストリング選択トランジスタＳＳＴを提供することができる。各ＮＡＮＤストリングで、少なくとも２つの接地選択トランジスタＧＳＴを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣとストリング選択トランジスタＳＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣと接地選択トランジスタＧＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。
【０３４５】
例示的に、図３０及び図３１を参照して説明したように、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ５は第１大きさより小さい第２大きさを有することができる。
【０３４６】
例示的に、図２１〜図２６を参照して説明したように、サブブロックの間にダミーメモリセルＤＭＣが提供される代わり、サブブロックの間の絶縁物質１１２'の厚さを他の絶縁物質１１２の厚さより大きく形成することができる。
【０３４７】
例示的に、図２７〜図２９を参照して説明したように、ダミーメモリセルＤＭＣが提供されず、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ４は第１大きさより小さい第２大きさを有することができる。
【０３４８】
サブブロックの間にダミーメモリセルＤＭＣが提供されない場合、メモリブロックＢＬＫｏの消去動作の時の電圧条件及び電圧変化は各々図４７及び図４８の通りである。
図４７は、図４３及び図４４のメモリブロックＢＬＫｐのサブブロックの間にダミーメモリセルＤＭＣが提供されない場合の電圧条件を示すテーブルである。ダミーワードラインＤＷＬの電圧条件が除去されたことを除けば、図４７に示した電圧条件は図４５に示した電圧条件と同一である。
図４８は、図４７の電圧条件による電圧変化を示すタイミング図である。ダミーワードラインＤＷＬの電圧変化が除去されたことを除けば、図４８に示した電圧変化は図４６に示した電圧変化と同一である。
【０３４９】
例示的に、図４６に示した電圧変化でダミーワードラインＤＷＬによってサブブロックの間のカップリングの影響が防止または減少される一方、図４８に示した電圧変化でサブブロックの間に提供される絶縁物質１１２'によってサブブロックの間のカップリングの影響が防止または減少する。
【０３５０】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｐのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｐの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｐの特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｐのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０３５１】
図４９は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つの第９実施形態を示す斜視図である。図５０は、図４９のメモリブロックＢＬＫｑのＶＩＩ-ＶＩＩ'線に沿って切断した断面図である。メモリブロックＢＬＫｑの１つのピラーが第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むことを除けば、メモリブロックＢＬＫｑは図４３及び図４４を参照して説明したメモリブロックＢＬＫｐと同一である。
【０３５２】
図３９及び図４０を参照して説明したように、メモリブロックＢＬＫｑで１つのピラーは第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含む。第１サブピラー１１３ａ及び第２サブピラー１１３ｂは図３９及び図４０を参照して説明したように構成される。
図４３及び図４４を参照して説明したように、共通ソースラインＣＳＬを形成するｎタイプのドーピング領域３１５がプレート（ｐｌａｔｅ）形態に提供される。
【０３５３】
例示的に、メモリブロックＢＬＫｑの消去動作は図４５〜図４８を参照して説明した方法によって実行される。
例示的に、メモリブロックＢＬＫｑの等価回路は図８に示した等価回路ＢＬＫｉ＿１のように示すことができる。例示的に、メモリブロックＢＬＫｑの等価回路は図３２〜図３８に示した等価回路ＢＬＫｉ＿２〜ＢＬＫｉ＿８のように示すことができる。すなわち、メモリブロックＢＬＫｑの各ＮＡＮＤストリングは側面トランジスタＬＴＲを含むことができる。メモリブロックＢＬＫｑのサブブロックの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。メモリブロックＢＬＫｑのサブブロックの間に提供されるダミーメモリセルＤＭＣの数は可変できる。
【０３５４】
各ＮＡＮＤストリングで、少なくとも２つのストリング選択トランジスタＳＳＴを提供することができる。各ＮＡＮＤストリングで、少なくとも２つの接地選択トランジスタＧＳＴを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣとストリング選択トランジスタＳＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣと接地選択トランジスタＧＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。
【０３５５】
例示的に、図３０及び図３１を参照して説明したように、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ５は第１大きさより小さい第２大きさを有することができる。
【０３５６】
例示的に、図３９及び図４０を参照して説明したように、シリコンパッドＳＩＰに対応する高さ、すなわち、第５高さを有する第１導電物質２５１、２５２、２５３がダミーワードラインＤＷＬ及びダミーメモリセルＤＭＣを形成することができる。すなわち、メモリブロックＢＬＫｑはシリコンパッドＳＩＰに対応する高さを基準としてサブブロックに分割することができる。
【０３５７】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｑのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｑの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｑの特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｑのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０３５８】
例示的に、ピラーは第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むと説明した。しかし、ピラーは少なくとも２つのサブピラーを含むことができる。
図５１は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つの第１０実施形態を示す斜視図である。図５２は、図５１のメモリブロックＢＬＫｒのＶＩＩＩ-ＶＩＩＩ'線に沿って切断した断面図である。図５１及び図５２を参照すれば、共通ソースラインＣＳＬを形成するｎタイプのドーピング領域３１５は図４３及び図４４を参照して説明したようにプレート（ｐｌａｔｅ）形態に提供される。
【０３５９】
図４〜図８を参照して説明したメモリブロックＢＬＫｉと比較すれば、接地選択ラインＧＳＬを形成する第１高さを有する第１導電物質２１１ｐはプレート形態に提供される。第１〜第７ワードラインＷＬ１〜ＷＬ７を形成する第２〜第８高さを有する第１導電物質２２１ｐ〜２８１ｐはプレート（ｐｌａｔｅ）形態に提供される。ストリング選択ラインＳＳＬを形成する第９高さを有する第１導電物質２９１ｐ、２９２ｐ、２９３ｐは第１方向に沿って伸長され、第２方向に沿って特定の距離だけ離隔されて提供される。
【０３６０】
各ピラー１１３'の表面層１１６'は絶縁膜を含む。ピラー１１３'の表面層１１６'は図６を参照して説明した絶縁膜１１６のようにデータを格納するように構成される。例えば、表面層１１６'はトンネリング絶縁膜、電荷格納膜、そしてブロッキング絶縁膜を含む。ピラー１１３'の中問層１１４'はｐタイプのシリコンを含む。ピラー１１３'の中問層１１４'は第２方向のボディーとして動作する。ピラー１１３'の内部層１１５'は絶縁物質を含む。
【０３６１】
例示的に、メモリブロックＢＬＫｒの消去動作は図４５〜図４８を参照して説明した方法によって実行される。
例示的に、メモリブロックＢＬＫｒの等価回路は図８に示した等価回路ＢＬＫｉ＿１のように示すことができる。例示的に、メモリブロックＢＬＫｒの等価回路は図３２〜図３８に示した等価回路ＢＬＫｉ＿２〜ＢＬＫｉ＿８のように示すことができる。すなわち、メモリブロックＢＬＫｒの各ＮＡＮＤストリングは側面トランジスタＬＴＲを含むことができる。メモリブロックＢＬＫｒのサブブロックの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。メモリブロックＢＬＫｒのサブブロックの間に提供されるダミーメモリセルＤＭＣの数は可変できる。
【０３６２】
各ＮＡＮＤストリングで、少なくとも２つのストリング選択トランジスタＳＳＴを提供することができる。各ＮＡＮＤストリングで、少なくとも２つの接地選択トランジスタＧＳＴを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣとストリング選択トランジスタＳＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣと接地選択トランジスタＧＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。
【０３６３】
例示的に、図２１〜図２６を参照して説明したように、サブブロックの間にダミーメモリセルＤＭＣが提供される代わり、サブブロックの間の絶縁物質１１２'の厚さを他の絶縁物質１１２の厚さより大きく形成することができる。
【０３６４】
例示的に、図２７〜図２９を参照して説明したように、ダミーメモリセルＤＭＣが提供されず、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ４は第１大きさより小さい第２大きさを有することができる。
【０３６５】
例示的に、図３０及び図３１を参照して説明したように、サブブロックの間にダミーメモリセルＤＭＣが提供され、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ５は第１大きさより小さい第２大きさを有することができる。
【０３６６】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｐのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｐの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｐの特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｐのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０３６７】
図５３は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つの第１１実施形態を示す斜視図である。図５４は、図５３のメモリブロックＢＬＫｓのＩＸ-ＩＸ'線に沿って切断した断面図である。メモリブロックＢＬＫｓの１つのピラーが第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むことを除けば、メモリブロックＢＬＫｓは図５１及び図５２を参照して説明したメモリブロックＢＬＫｒと同一である。
【０３６８】
図３９及び図４０を参照して説明したように、メモリブロックＢＬＫｓで１つのピラーは第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含む。第１サブピラー１１３ａ及び第２サブピラー１１３ｂは図３９及び図４０を参照して説明したように構成される。
【０３６９】
例示的に、メモリブロックＢＬＫｓの等価回路は図８に示した等価回路ＢＬＫｉ＿１のように示すことができる。例示的に、メモリブロックＢＬＫｓの等価回路は図３２〜図３８に示した等価回路ＢＬＫｉ＿２〜ＢＬＫｉ＿８のように示すことができる。すなわち、メモリブロックＢＬＫｓの各ＮＡＮＤストリングは側面トランジスタＬＴＲを含むことができる。メモリブロックＢＬＫｓのサブブロックの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。メモリブロックＢＬＫｓのサブブロックの間に提供されるダミーメモリセルＤＭＣの数は可変できる。
【０３７０】
各ＮＡＮＤストリングで、少なくとも２つのストリング選択トランジスタＳＳＴを提供することができる。各ＮＡＮＤストリングで、少なくとも２つの接地選択トランジスタＧＳＴを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣとストリング選択トランジスタＳＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣと接地選択トランジスタＧＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。
【０３７１】
例示的に、図３０及び図３１を参照して説明したように、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ５は第１大きさより小さい第２大きさを有することができる。
【０３７２】
例示的に、図３９及び図４０を参照して説明したように、シリコンパッドＳＩＰに対応する高さ、すなわち、第５高さを有する第１導電物質２５１ｐ、２５２ｐ、２５３ｐがダミーワードラインＤＷＬ及びダミーメモリセルＤＭＣを形成することができる。すなわち、メモリブロックＢＬＫｓはシリコンパッドＳＩＰに対応する高さを基準としてサブブロックに分割することができる。
【０３７３】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｓのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｓの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｓの特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｓのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０３７４】
例示的に、ピラーは第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むと説明した。しかし、ピラーは少なくとも２つのサブピラーを含むことができる。
図５５は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚのうちの１つの第１２実施形態を示す斜視図である。図５６は、図５５のメモリブロックＢＬＫｔのＸ-Ｘ'線に沿って切断した断面図である。図５５及び図５６を参照すれば、基板１１１上に、第１方向に沿って伸長される第１〜第４上部ワードラインＵＷ１〜ＵＷ４が提供される。第１〜第４上部ワードラインＵＷ１〜ＵＷ４は第２方向に沿って特定の距離だけ離隔されて提供される。第１方向に沿って特定の距離だけ離隔されて提供され、第２方向に沿って第１〜第４上部ワードラインＵＷ１〜ＵＷ４を貫通する第１上部ピラーＵＰ１が提供される。
【０３７５】
基板１１１上に、第１方向に沿って伸長される第１〜第４下部ワードラインＤＷ１〜ＤＷ４が提供される。第１〜第４下部ワードラインＤＷ１〜ＤＷ４は第２方向に沿って特定の距離だけ離隔されて提供される。第１〜第４下部ワードラインＤＷ１〜ＤＷ４は第１〜第４上部ワードラインＵＷ１〜ＵＷ４から第３方向に沿って特定の距離だけ離隔されて提供される。
【０３７６】
第１方向に沿って特定の距離だけ離隔されて配置され、第２方向に沿って第１〜第４下部ワードラインＤＷ１〜ＤＷ４を貫通する第１下部ピラーＤＰ１が提供される。そして、第１方向に沿って特定の距離だけ離隔されて提供され、第２方向に沿って第１〜第４下部ワードラインＤＷ１〜ＤＷ４を貫通する第２下部ピラーＤＰ２が提供される。例示的に、第１下部ピラーＤＰ１及び第２下部ピラーＤＰ２は第２方向に沿って平行に配置することができる。第１下部ピラーＤＰ１及び第２下部ピラーＤＰ２は第３方向に沿って特定の距離だけ離隔されて提供される。
【０３７７】
基板１１１上に、第１方向に沿って伸長される第５〜第８上部ワードラインＵＷ５〜ＵＷ８が提供される。第５〜第８上部ワードラインＵＷ５〜ＵＷ８は第２方向に沿って特定の距離だけ離隔されて提供される。第５〜第８上部ワードラインＵＷ５〜ＵＷ８は第１〜第４下部ワードラインＤＷ１〜ＤＷ４から第３方向に沿って特定の距離だけ離隔されて提供される。第１方向に沿って特定の距離だけ離隔されて配置され、第２方向に沿って第５〜第８上部ワードラインＵＷ５〜ＵＷ８を貫通する第２上部ピラーＵＰ２が提供される。
【０３７８】
第１及び第２下部ピラーＤＰ１、ＤＰ２の上部に第１方向に伸長される共通ソースラインＣＳＬが提供される。例示的に、共通ソースラインＣＳＬはｎタイプのシリコン物質を含む。例示的に、共通ソースラインＣＳＬがｎタイプまたはｐタイプのような導電型（ｃｏｎｄｕｃｔｉｖｅ  ｔｙｐｅ）を有しない導電物質で構成される時、共通ソースラインＣＳＬと第１及び第２下部ピラーＤＰ１、ＤＰ２との間にｎタイプのソースを追加的に提供することができる。例えば、第１及び第２下部ピラーＤＰ１、ＤＰ２の領域のうちで共通ソースラインＣＳＬに隣接した領域はｎタイプでドーピングされ、ソースとして動作することができる。例示的に、共通ソースラインＣＳＬ及び第１及び第２下部ピラーＤＰ１、ＤＰ２はコンタクトプラグを通じて各々接続することができる。例えば、コンタクトプラグはｎタイプでドーピングされ、ソースとして動作することができる。
【０３７９】
第１及び第２上部ピラーＵＰ１、ＵＰ２の上部にドレイン３２０が各々提供される。例示的に、ドレイン３２０はｎタイプのシリコン物質を含む。ドレイン３２０の上部に第３方向に沿って伸長される複数のビットラインＢＬ１〜ＢＬ３が提供される。例えば、ビットラインＢＬ１〜ＢＬ３は第１方向に沿って特定の距離だけ離隔されて提供される。例示的に、ビットラインＢＬ１〜ＢＬ３は金属で構成される。例示的に、ビットラインＢＬ１〜ＢＬ３及びドレイン３２０はコンタクトプラグ（図示せず）を通じて接続することができる。
【０３８０】
第１及び第２上部ピラーＵＰ１、ＵＰ２の各々は表面層１１６''及び内部層１１４''を含む。第１及び第２下部ピラーＤＰ１、ＤＰ２の各々は表面層１１６''及び内部層１１４''を含む。図５１及び図５２を参照して説明したように、第１及び第２上部ピラーＵＰ１、ＵＰ２と第１及び第２下部ピラーＤＰ１、ＤＰ２の表面層１１６''はブロッキング絶縁膜、電荷格納膜、そしてトンネリング絶縁膜を含む。
【０３８１】
例示的に、トンネル絶縁膜は熱酸化膜を含む。電荷格納膜は窒化膜または金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜など）を含む。ブロッキング絶縁膜は単一層または多層で形成することができる。ブロッキング絶縁膜はトンネル絶縁膜及び電荷格納膜より高い誘電率を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜など）であり得る。例示的に、トンネル絶縁膜、電荷格納膜、そしてブロッキング絶縁膜はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成することができる。
【０３８２】
第１及び第２上部ピラーＵＰ１、ＵＰ２、そして第１及び第２下部ピラーＤＰ１、ＤＰ２の内部層１１４''はｐタイプのシリコン物質を含む。第１及び第２上部ピラーＵＰ１、ＵＰ２、そして第１及び第２下部ピラーＤＰ１、ＤＰ２の内部層１１４''は第２方向のボディーとして動作する。
【０３８３】
第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１は第１パイプラインコンタクトＰＣ１を通じて接続される。例示的に、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の表面層１１６''は第１パイプラインコンタクトＰＣ１の表面層を通じて各々接続される。第１パイプラインコンタクトＰＣ１の表面層は第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の表面層１１６''と同一の物質で構成される。
【０３８４】
例示的に、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の内部層１１４''は第１パイプラインコンタクトＰＣ１の内部層を通じて各々接続される。第１パイプラインコンタクトＰＣ１の内部層は第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の内部層１１４''と同一の物質で構成される。
【０３８５】
すなわち、第１上部ピラーＵＰ１及び第１〜第４上部ワードラインＵＷ１〜ＵＷ４は第１上部ストリングを形成し、第１下部ピラーＤＰ１及び第１〜第４下部ワードラインＤＷ１〜ＤＷ４は第１下部ストリングを形成する。第１上部ストリング及び第１下部ストリングは各々第１パイプラインコンタクトＰＣ１を通じて接続される。第１上部ストリングの一端にドレイン３２０及びビットラインＢＬ１〜ＢＬ３が接続される。第１下部ストリングの一端に共通ソースラインＣＳＬが接続される。すなわち、第１上部ストリング及び第１下部ストリングはビットラインＢＬ１〜ＢＬ３及び共通ソースラインＣＳＬの間に接続された複数のストリングを形成する。
【０３８６】
同様に、第２上部ピラーＵＰ２及び第５〜第８上部ワードラインＵＷ５〜ＵＷ８は第２上部ストリングを形成し、第２下部ピラーＤＰ２及び第１〜第４下部ワードラインＤＷ１〜ＤＷ４は第２下部ストリングを形成する。第２上部ストリング及び第２下部ストリングは第２パイプラインコンタクトＰＣ２を通じて接続される。第２上部ストリングの一端にドレイン３２０及びビットラインＢＬ１〜ＢＬ３が接続される。第２下部ストリングの一端に共通ソースラインＣＳＬが接続される。すなわち、第２上部ストリング及び第２下部ストリングはビットラインＢＬ１〜ＢＬ３及び共通ソースラインＣＳＬの間に接続される複数のストリングを形成する。
【０３８７】
例示的に、１つのストリングに８個のトランジスタが提供され、第１〜第３ビットラインＢＬ１〜ＢＬ３の各々に２つのストリングが接続されることを除けば、メモリブロックＢＬＫｔの等価回路は図８に示した等価回路ＢＬＫｉ＿１と同一に示す。また、１つのストリングに８個のトランジスタが提供され、第１〜第３ビットラインＢＬ１〜ＢＬ３の各々に２つのストリングが接続されることを除けば、メモリブロックＢＬＫｔの等価回路は図３２〜図３８に示した等価回路ＢＬＫｉ＿２〜ＢＬＫｉ＿８のように示すことができる。
【０３８８】
すなわち、メモリブロックＢＬＫｏの各ＮＡＮＤストリングは側面トランジスタＬＴＲを含むことができる。メモリブロックＢＬＫｏのサブブロックの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。メモリブロックＢＬＫｏのサブブロックの間に提供されるダミーメモリセルＤＭＣの数は可変できる。各ＮＡＮＤストリングで、少なくとも２つのストリング選択トランジスタＳＳＴを提供することができる。各ＮＡＮＤストリングで、少なくとも２つの接地選択トランジスタＧＳＴを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣとストリング選択トランジスタＳＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。各ＮＡＮＤストリングで、メモリセルＭＣと接地選択トランジスタＧＳＴとの間に少なくとも１つのダミーメモリセルＤＭＣを提供することができる。
【０３８９】
例示的に、第１及び第２パイプラインコンタクトＰＣ１、ＰＣ２内の内部層１１４''に各々チャンネルを形成するために、第１及び第２パイプラインコンタクトゲート（図示せず）を各々提供することができる。例示的に、第１及び第２パイプラインコンタクトゲート（図示せず）は第１及び第２パイプラインコンタクトＰＣ１、ＰＣ２の表面に提供される。
【０３９０】
例えば、第１及び第２パイプラインコンタクトゲート（図示せず）は図８に示したダミーメモリセルＤＭＣに対応する。すなわち、メモリブロックＢＬＫｔは第１及び第２パイプラインコンタクトゲート（図示せず）を基準としてサブブロックに分割することができる。例示的に、第１及び第２パイプラインコンタクトゲート（図示せず）の各々は少なくとも２つのダミーメモリセルＤＭＣに対応することができる。
【０３９１】
例示的に、隣接した下部ピラーＤＰ１、ＤＰ２で下部ワードラインＤＷ１〜ＤＷ４が共有されると説明した。しかし、上部ピラーＵＰ１、またはＵＰ２に隣接した上部ピラーが第３方向に沿って追加される時、第３方向に沿って隣接した上部ピラーは上部ワードラインＵＷ１〜ＵＷ４またはＵＷ５〜ＵＷ８を共有するように構成することができる。例示的に、第３方向に沿って隣接した上部ワードラインＵＷ１〜ＵＷ４またはＵＷ５〜ＵＷ８のうち最も高い高さを有するワードラインＵＷ４、ＵＷ８は特定の距離だけ離れることができる。
【０３９２】
例示的に、図３０及び図３１を参照して説明したように、各サブブロックで基板１１１と交差する方向に沿って一番目及び最後のメモリセルＭＣ１、ＭＣ３、ＭＣ４、ＭＣ６は各々第１大きさを有し、そして残りのメモリセルＭＣ２、ＭＣ５は第１大きさより小さい第２大きさを有することができる。
【０３９３】
例示的に、図１８〜図２０を参照して説明したように、メモリブロックＢＬＫｔのサブブロックのうちで選択されたサブブロックで読み出しが実行される時、メモリブロックＢＬＫｔの各サブブロックが選択的にリフレッシュされる。例えば、メモリブロックＢＬＫｔの特定サブブロックにデータが書き込まれた後、メモリブロックＢＬＫｔのサブブロックで実行された読み出し回数が基準値に到逹する時、特定サブブロックはリフレッシュされる。
【０３９４】
上述の実施形態で、ストリング選択トランジスタＳＳＴ及び接地選択トランジスタＧＳＴを形成する第１導電物質の厚さはサブブロック内部のメモリセルＭＣを形成する第１導電物質の厚さと同一であると示した。しかし、ストリング選択トランジスタＳＳＴ及び接地選択トランジスタＧＳＴを形成する第１導電物質の厚さはサブブロック内部のメモリセルＭＣを形成する第１導電物質の厚さより大きいことある。
【０３９５】
上述の実施形態で、ストリング選択トランジスタＳＳＴを形成する第１導電物質とメモリセルＭＣを形成する第１導電物質との間の絶縁物質１１２の厚さはサブブロック内部の絶縁物質１１２の厚さと同一であると示した。しかし、ストリング選択トランジスタＳＳＴを形成する第１導電物質とメモリセルＭＣを形成する第１導電物質との間の絶縁物質１１２の厚さはサブブロック内部の絶縁物質１１２の厚さより大きいことがある。
【０３９６】
上述の実施形態で、接地選択トランジスタＧＳＴを形成する第１導電物質とメモリセルＭＣを形成する第１導電物質との間の絶縁物質１１２の厚さはサブブロック内部の絶縁物質１１２の厚さと同一であると示した。しかし、接地選択トランジスタＧＳＴを形成する第１導電物質とメモリセルＭＣを形成する第１導電物質との間の絶縁物質１１２の厚さはサブブロック内部の絶縁物質１１２の厚さより大きいことがある。
【０３９７】
図５７は、図１のメモリシステム１０００の応用例を示すブロック図である。図５７を参照すれば、メモリシステム２０００は不揮発性メモリ装置２１００及びコントローラ２２００を含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは１つの共通チャンネルを通じてコントローラ２２００と通信するように構成される。図１７において、複数の不揮発性メモリチップは第１〜第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信すると示されている。各不揮発性メモリチップは図１〜図５６を参照して説明した不揮発性メモリ装置１００と同一に構成される。
【０３９８】
例示的に、コントローラ２２００は不揮発性メモリ装置２１００を制御するように構成される。例えば、コントローラ２２００は不揮発性メモリ装置２１００のリフレッシュ動作を制御するように構成される。コントローラ２２００は図１８〜図２０を参照して説明したように不揮発性メモリ装置２１００のリフレッシュ動作を制御する。
【０３９９】
コントローラ２２００は複数のチャンネルを通じて複数の不揮発性メモリチップと通信する。したがって、特定チャンネルに接続された１つの不揮発性メモリチップでリフレッシュが実行される時、他のチャンネルに接続された不揮発性メモリチップは動作待機（ｓｔａｎｄｂｙ）状態を維持する。すなわち、１つのチャンネルに接続された不揮発性メモリチップでリフレッシュが実行される間、他のチャンネルに接続された不揮発性メモリチップで書き込み、読み出し、消去などのような動作を実行することができる。
【０４００】
図５８は、図５７を参照して説明したメモリシステム２０００を含むコンピューティングシステム３０００を示すブロック図である。図５８を参照すれば、コンピューティングシステム３０００は、中央処理装置３１００、ＲＡＭ３２００（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ユーザインターフェース３３００、電源３４００、メモリシステム２０００を含む。
【０４０１】
メモリシステム２０００はシステムバス３５００を通じて、中央処理装置３１００、ＲＡＭ３２００、ユーザインターフェース３３００、電源３４００に電気的に接続される。ユーザインターフェース３３００を通じて提供されるか、または中央処理装置３１００によって処理されたデータはメモリシステム２０００に格納される。メモリシステム２０００はコントローラ２２００及び不揮発性メモリ装置２１００を含む。
【０４０２】
図５８において、不揮発性メモリ装置２１００はコントローラ２２００を通じてシステムバス３５００に接続されると示されている。しかし、不揮発性メモリ装置２１００はシステムバス３５００に直接接続されるように構成することができる。この時、不揮発性メモリ装置２１００のリフレッシュ動作は中央処理装置３１００の制御下に実行される。
図５８において、図５７を参照して説明したメモリシステム２０００が提供されると示されている。しかし、メモリシステム２０００は図１を参照して説明したメモリシステム１０００に取り替えることができる。
例示的に、コンピューティングシステム３０００は図１及び図５７を参照して説明したメモリシステム１０００、２０００を全部含むように構成することができる。
【０４０３】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から逸脱しない限度内で様々な変形が可能である。したがって、本発明の範囲は上述の実施形態に限定されず、特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なものなどによって決められなければならない。
【符号の説明】
【０４０４】
１０００、２０００  メモリシステム
３０００  コンピューティングシステム
１００、２１００  不揮発性メモリ装置
５００、２２００  コントローラ
１１０  メモリセルアレイ
ＢＬＫ１〜ＢＬＫｚ  メモリブロック
１１１  基板
１１２、１１２'  絶縁物質
１１３、１１３ａ、１１３ｂ  ＵＰ、ＤＰ  ピラー
１１６、１１６'  絶縁膜
２１１〜２９１、２１２〜２９２、２１３〜２９３  第１導電物質
３１１、３１２、３１３、３１４、３１５  ドーピング領域
３２０  ドレイン
３３１、３３２、３３３  第２導電物質
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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