(57)【要約】【課題】コンタクトプラグを介さずに、ＭＯＳトランジスタの第２ソース／ドレイン電極に相変化材料領域を直接、接続することで、電圧降下のロスを抑制し、効率よく相変化材料を加熱する。これにより、消費電力を抑制する。【解決手段】半導体装置は、第１ソース／ドレイン電極及び第２ソース／ドレイン電極を有するＭＯＳトランジスタと、コンタクトプラグを介して第１ソース／ドレイン電極に接続されたＧＮＤ配線と、相変化材料領域と、相変化材料領域上に設けられた上部電極と、を有する。相変化材料領域は、第２ソース／ドレイン電極に直接、接続されている。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１ソース／ドレイン電極及び第２ソース／ドレイン電極を有するＭＯＳトランジスタと、
コンタクトプラグを介して、前記第１ソース／ドレイン電極に接続されたＧＮＤ配線と、
前記第２ソース／ドレイン電極に直接、接続された相変化材料領域と、
前記相変化材料領域上に設けられた上部電極と、
を有する、半導体装置。
【請求項２】
前記第２ソース／ドレイン電極は、前記相変化材料領域と同じ材料により前記相変化材料領域と一体となって形成される、請求項１に記載の半導体装置。
【請求項３】
前記第２ソース／ドレイン電極は半導体基板に導入した不純物層によって形成され、
前記相変化材料領域は前記第２ソース／ドレイン電極とは異なる材料から構成される、請求項１に記載の半導体装置。
【請求項４】
前記第２ソース／ドレイン電極の前記相変化材料領域に接する領域はシリサイド層から構成される、請求項３に記載の半導体装置。
【請求項５】
前記半導体装置はＰＲＡＭを構成する、請求項３又は４に記載の半導体装置。
【請求項６】
前記相変化材料領域がカルコゲナイドから構成される、請求項１〜５の何れか１項に記載の半導体装置。
【請求項７】
前記カルコゲナイドがゲルマニウム・アンチモン・テルル（ＧｅＳｂＴｅ）である、請求項６に記載の半導体装置。
【請求項８】
半導体基板上に順に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板内の、前記ゲート電極を挟んだ両側の領域のうち一方の領域に不純物を導入して第１ソース／ドレイン電極を形成する工程と、
前記第１ソース／ドレイン電極に接続されるようにコンタクトプラグ、及び前記コンタクトプラグに接続されるようにＧＮＤ配線を形成する工程と、
前記ゲート電極を挟んで前記第１ソース／ドレイン電極と対向するように前記半導体基板内に第２ソース／ドレイン電極、及び前記第２ソース／ドレイン電極に直接、接続されるように相変化材料領域を形成する工程と、
前記相変化材料領域上に上部電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項９】
前記第１ソース／ドレイン電極を形成する工程と、前記コンタクトプラグ及びＧＮＤ配線を形成する工程の間に、
前記半導体基板上の全面に第１層間絶縁膜を形成する工程を有し、
前記コンタクトプラグ及びＧＮＤ配線を形成する工程において、
前記第１層間絶縁膜を厚み方向に貫通するようにコンタクトプラグを形成し、前記第１層間絶縁膜上に前記ＧＮＤ配線を形成し、
前記コンタクトプラグ及びＧＮＤ配線を形成する工程と、前記第２ソース／ドレイン電極及び相変化材料領域を形成する工程の間に、
前記第１層間絶縁膜上の全面に第２層間絶縁膜を形成する工程を有し、
前記第２ソース／ドレイン電極及び相変化材料領域を形成する工程は、
前記半導体基板内において前記ゲート電極を挟んで前記第１ソース／ドレイン電極と対向する領域及び前記対向する領域上の第１及び第２層間絶縁膜をエッチングして、コンタクトホールを設ける工程と、
前記コンタクトホール内に相変化材料を埋め込むことにより、前記第２ソース／ドレイン電極及び相変化材料領域を形成する工程と、
を有する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板上に順に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板内の、前記ゲート電極を挟んだ両側の領域に不純物を導入して第１ソース／ドレイン電極及び第２ソース／ドレイン電極を形成する工程と、
前記第１ソース／ドレイン電極に接続されるようにコンタクトプラグ、及び前記コンタクトプラグに接続されるようにＧＮＤ配線を形成する工程と、
前記第２ソース／ドレイン電極に直接、接続されるように相変化材料領域を形成する工程と、
前記相変化材料領域上に上部電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項１１】
前記第１ソース／ドレイン電極及び第２ソース／ドレイン電極を形成する工程と、前記コンタクトプラグ及びＧＮＤ配線を形成する工程の間に、
前記半導体基板上の全面に第１層間絶縁膜を形成する工程を有し、
前記コンタクトプラグ及びＧＮＤ配線を形成する工程において、
前記第１層間絶縁膜を厚み方向に貫通するようにコンタクトプラグを形成し、前記第１層間絶縁膜上に前記ＧＮＤ配線を形成し、
前記コンタクトプラグ及びＧＮＤ配線を形成する工程と、前記相変化材料領域を形成する工程の間に、
前記第１層間絶縁膜上の全面に第２層間絶縁膜を形成する工程を有し、
前記相変化材料領域を形成する工程は、
前記第２ソース／ドレイン電極上の第１及び第２層間絶縁膜をエッチングして、前記第２ソース／ドレイン電極の一部が露出するようにコンタクトホールを設ける工程と、
前記コンタクトホール内に相変化材料を埋め込むことにより前記相変化材料領域を形成する工程と、
を有する、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１ソース／ドレイン電極及び第２ソース／ドレイン電極を形成する工程と、前記第１層間絶縁膜を形成する工程の間に、
前記第１ソース／ドレイン電極及び第２ソース／ドレイン電極の表面にシリサイド層を形成する工程を有する、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体装置はＰＲＡＭを構成する、請求項１０〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記相変化材料領域がカルコゲナイドから構成される、請求項８〜１３の何れか１項に記載の半導体装置の製造方法。
【請求項１５】
前記カルコゲナイドがゲルマニウム・アンチモン・テルル（ＧｅＳｂＴｅ）である、請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、相変化材料を記憶素子とした不揮発メモリ（ＰＲＡＭ：Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が用いられている。この不揮発メモリでは一般的に、ＭＯＳトランジスタに接続したコンタクトプラグを相変化材料に直接、接続させている。そして、コンタクトプラグを加熱用の電極（ヒータ電極）として用いて相変化材料を加熱し、相変化を引き起こす構造が用いられている（特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−０６６４４９号公報
【特許文献２】特開２００９−１６４４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようにコンタクトプラグを用いて相変化材料を加熱した場合、コンタクトプラグの電気抵抗によって電圧降下が生じてしまい、相変化材料の加熱効率が低下してしまうと言う問題があった。
【０００５】
また、ヒータ電極が所定の温度に達するまでの時間を短縮するためには、コンタクトプラグに印加する電圧を高くする必要があった。このため、消費電力の低減が困難であった。
【課題を解決するための手段】
【０００６】
一実施形態は、
第１ソース／ドレイン電極及び第２ソース／ドレイン電極を有するＭＯＳトランジスタと、
コンタクトプラグを介して、前記第１ソース／ドレイン電極に接続されたＧＮＤ配線と、
前記第２ソース／ドレイン電極に直接、接続された相変化材料領域と、
前記相変化材料領域上に設けられた上部電極と、
を有する、半導体装置に関する。
【０００７】
他の実施形態は、
半導体基板上に順に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板内の、前記ゲート電極を挟んだ両側の領域のうち一方の領域に不純物を導入して第１ソース／ドレイン電極を形成する工程と、
前記第１ソース／ドレイン電極に接続されるようにコンタクトプラグ、及び前記コンタクトプラグに接続されるようにＧＮＤ配線を形成する工程と、
前記ゲート電極を挟んで前記第１ソース／ドレイン電極と対向するように前記半導体基板内に第２ソース／ドレイン電極、及び前記第２ソース／ドレイン電極に直接、接続されるように相変化材料領域を形成する工程と、
前記相変化材料領域上に上部電極を形成する工程と、
を有する半導体装置の製造方法に関する。
【０００８】
他の実施形態は、
半導体基板上に順に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板内の、前記ゲート電極を挟んだ両側の領域に不純物を導入して第１ソース／ドレイン電極及び第２ソース／ドレイン電極を形成する工程と、
前記第１ソース／ドレイン電極に接続されるようにコンタクトプラグ、及び前記コンタクトプラグに接続されるようにＧＮＤ配線を形成する工程と、
前記第２ソース／ドレイン電極に直接、接続されるように相変化材料領域を形成する工程と、
前記相変化材料領域上に上部電極を形成する工程と、
を有する半導体装置の製造方法に関する。
【０００９】
なお、上記各実施形態において、「第１ソース／ドレイン電極」及び「第２ソース／ドレイン電極」をそれぞれ、「第１電極」及び「第２電極」として記載することもできる。
【発明の効果】
【００１０】
コンタクトプラグを介さずに、ＭＯＳトランジスタの第２ソース／ドレイン電極に相変化材料領域を直接、接続することで、電圧降下のロスを抑制し、効率よく相変化材料を加熱することができる。このため、消費電力の抑制が可能となる。
【図面の簡単な説明】
【００１１】
【図１】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図２】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図３】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図４】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図５】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図６】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図７】第1実施例の半導体装置の製造方法の一工程を説明する図である。
【図８】第1実施例の半導体装置を説明する図である。
【図９】第２実施例の半導体装置を説明する図である。
【図１０】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１１】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１２】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１３】第２実施例の半導体装置の製造方法の一工程を説明する図である。
【図１４】第２実施例の半導体装置を説明する図である。
【発明を実施するための形態】
【００１２】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１３】
（第１実施例）
図１に示すように、Ｐ型シリコンからなる半導体基板１に、イオン注入にてＮ型ウェル３０を形成する。ＳＴＩ法にて酸化シリコン（ＳｉＯ2）等の絶縁膜を埋め込んだ素子分離領域２を形成し、半導体基板１の主面上に活性領域を区画する。酸化シリコン膜等でゲート絶縁膜３を形成する。ゲート導電膜４およびキャップ絶縁膜５からなる積層体をパターニングし、ゲート電極６を形成する。
【００１４】
ゲート導電膜４としては、不純物を含有した多結晶シリコン、タングステン等の高融点金属やそれらの積層膜を例示できる。キャップ絶縁膜５としては窒化シリコン膜（Ｓｉ3Ｎ4）を例示できる。
【００１５】
図２に示すように、ゲート電極６で分断されている活性領域表面のうち片側を覆うように、フォトレジスト・マスク２０を形成する。イオン注入によってホウ素（Ｂ）を５×１０15ａｔｏｍｓ／ｃｍ2程度のドーズ量で導入し、第１ソース／ドレイン電極７（Ｐ型不純物層；第１のＰ型半導体層に相当する）を形成する。この後に、フォトレジスト・マスク２０を除去する。
【００１６】
図３に示すように、窒化シリコン膜を用いて、ゲート電極６の側面にサイドウォール８を形成する。酸化シリコン膜を用いて、第１層間絶縁膜１０を形成する。第１層間絶縁膜の上面はＣＭＰによって平坦化する。
【００１７】
図４に示すように、タングステン（Ｗ）等を用いて、第１ソース／ドレイン電極７に接続するコンタクトプラグ１１を形成する。タングステン等を堆積した後、パターニングを行い、コンタクトプラグ１１に接続するＧＮＤ配線１２を形成する。ＧＮＤ配線１２は、接地電位に固定される。
【００１８】
図５に示すように、酸化シリコン膜を用いて、第２層間絶縁膜１３を形成する。第２層間絶縁膜の上面はＣＭＰによって平坦化する。第２層間絶縁膜１３および第１層間絶縁膜１０を貫通する、コンタクトホール１５を異方性ドライエッチングにより形成する。
【００１９】
コンタクトホール１５のエッチングによって半導体基板１の上面が露出した後に、引き続きシリコンのエッチングを行い、半導体基板１に掘り込み部を形成する。掘り込み部を形成する際には、多少のサイドエッチングが行われる条件に設定し、サイドウォール８の下方にまで掘り込み部の端部が到達するようにする。
【００２０】
図６に示すように、相変化材料として、カルコゲナイド膜１６をコンタクトホール１５内を充填するように形成する。カルコゲナイドとは、酸素と同じＶＩ族元素（カルコゲン）を構成元素として含有する無機物であって、例えばＧｅＳｂＴｅ（ゲルマニウム・アンチモン・テルル）からなる３元化合物を例示できる。
【００２１】
半導体基板１の掘り込み部に充填されたカルコゲナイド膜１６はＰ型半導体層として機能し、第２ソース／ドレイン電極１８（第２のＰ型半導体層に相当する）が形成される。すなわち、ゲート電極６、ゲート絶縁膜３、および第１ソース／ドレイン電極７、第２ソース／ドレイン電極１８によって、Ｐチャネル型のＭＯＳトランジスタが構成される。
【００２２】
図７に示すように、窒化チタン（ＴｉＮ）等の金属膜を堆積した後にパターニングを行い上部電極１７を形成する。上部電極１７の形成に際して、下層のカルコゲナイド膜１６も同様にパターニングされる。
【００２３】
図８に示すように、ＧＮＤ配線１２を接地電位に固定した状態で、ゲート電極６および上部電極１７に負電圧を印加することで、ＭＯＳトランジスタがオン状態となり、ゲート電極の下方に形成されたチャネル３１を介して電流が流れる。これにより相変化材料（１６）のチャネル３１と接触している部分Ｆが加熱されて、相変化を生じる。本実施例では、相変化材料（カルコゲナイド膜１６）によってソース／ドレイン電極の一方が形成されているため、加熱の際の電圧ロスが抑制される。
【００２４】
なお、本実施例では、第２ソース／ドレイン電極１８と相変化材料領域が共に、カルコゲナイド膜１６から形成されており、第２ソース／ドレイン電極１８と相変化材料領域の境界は明確に判別できない。本発明においては、このようにソース／ドレイン電極と相変化材料領域とが一体となって同じ相変化材料から形成される場合であっても、「相変化材料領域は第２ソース／ドレイン電極に直接、接続されている」ものとする。
【００２５】
（第２実施例）
本実施例は、本発明の構造をメモリセルに適用した例である。
図９は、本実施例のメモリセルを表す平面模式図である。図９に示すように、素子分離領域で区画した活性領域５１を、所定の規則に従って半導体基板上に配置する。活性領域５１と交差するようにゲート電極５２を配置する。５２ａはダミーゲート電極であり、ダミーゲート電極及びゲート電極により、ゲート電極の配置ピッチを規則正しくすることで、微細化の際にパターン精度を向上させる。
【００２６】
以下、図１０〜１４を用いて、本実施例の製造方法を説明する。なお、図１０〜１４は、図９のＡ−Ａ’断面に相当する断面を表す。
【００２７】
図１０に示すように、Ｐ型シリコンからなる半導体基板１に、ＳＴＩ法にて酸化シリコン（ＳｉＯ2）等の絶縁膜を埋め込んだ素子分離領域２を形成し、半導体基板１の主面上に活性領域５１を区画する。酸化シリコン膜等でゲート絶縁膜３を形成する。ゲート導電膜４およびキャップ絶縁膜５からなる積層体をパターニングし、ゲート電極６を形成する。
【００２８】
ゲート導電膜４としては、不純物を含有した多結晶シリコン、タングステン等の高融点金属やそれらの積層膜を例示できる。キャップ絶縁膜５としては窒化シリコン膜（Ｓｉ3Ｎ4）を例示できる。ヒ素またはリン等のＮ型不純物を５×１０15ａｔｏｍｓ／ｃｍ2程度のドーズ量で導入し、ソース／ドレイン電極２７（Ｎ型不純物層）を形成する（図１０中の左側のソース／ドレイン電極２７が第１ソース／ドレイン電極、右側のソース／ドレイン電極２７が第２ソース／ドレイン電極に相当する）。
【００２９】
図１１に示すように、窒化シリコン膜を用いて、ゲート電極６の側面にサイドウォール８を形成する。サイドウォール８とゲート電極６で覆われていない、活性領域内の半導体基板１の表面を露出させる。コバルト（Ｃｏ）等の高融点金属を用いて、ソース／ドレイン電極２７の露出部にシリサイド層２７ａを形成する。シリサイド層２７ａの形成により、ソース／ドレイン電極の電気抵抗を低減できる。
【００３０】
図１２に示すように、酸化シリコン膜を用いて、第１層間絶縁膜１０を形成する。第１層間絶縁膜の上面はＣＭＰによって平坦化する。タングステン（Ｗ）等を用いて、第１ソース／ドレイン電極２７に接続するように、コンタクトプラグ１１を形成する。コンタクトプラグ１１は、サイドウォール８を用いたＳＡＣ（自己整合コンタクト）法によって形成される。タングステン等を堆積してパターニングを行い、コンタクトプラグ１１に接続するＧＮＤ配線１２を形成する。ＧＮＤ配線１２は、接地電位に固定される。
【００３１】
図１３に示すように、酸化シリコン膜を用いて、第２層間絶縁膜１３を形成する。第２層間絶縁膜の上面はＣＭＰによって平坦化する。第２層間絶縁膜１３および第１層間絶縁膜１０を貫通する、コンタクトホール２５を異方性ドライエッチングにより形成する。コンタクトホール２５はサイドウォール８を用いたＳＡＣ（自己整合コンタクト）法によって形成される。コンタクトホール２５の底部ではシリサイド層２７ａが露出する。
【００３２】
図１４に示すように、相変化材料として、カルコゲナイド膜１６をコンタクトホール２５内を充填するように形成する。窒化チタン（ＴｉＮ）等の金属膜を堆積した後にパターニングを行い、上部電極１７を形成する。上部電極１７の形成に際して、下層のカルコゲナイド膜１６も同様にパターニングされる。半導体基板上のカルコゲナイド膜１６が相変化材料領域に相当する。
【００３３】
第２実施例では、ＭＯＳトランジスタのソース／ドレイン電極の一方（第２ソース／ドレイン電極）が、そのまま加熱用のヒータ電極として機能する。コンタクトプラグを介さずに相変化材料を加熱できるので、電圧低下を引き起こさず、加熱効率がよい。なお、第２実施例では、ＭＯＳトランジスタはＮチャネル型、Ｐチャネル型のいずれでも適用可能である。
【００３４】
（第３実施例）
本実施例は、第１実施例の構造において、ＭＯＳトランジスタ構造に代えて、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ；高電子移動度トランジスタ）構造を用いた例に関するものである。本実施例では、半導体基板１として単結晶シリコン基板の代わりに、ＧａＡｓとＡｌＧａＡｓの積層構造からなる基板を用いる。また、第１実施例と同様に形成し、ヘテロ接合の量子井戸によって形成される２次元電子ガス層を、チャネル（３１）の代わりに相変化材料の加熱層として用いればよい。
【符号の説明】
【００３５】
１  半導体基板
２  素子分離領域
３  ゲート絶縁膜
４  ゲート導電膜
５  キャップ絶縁膜
６、５２  ゲート電極
７  第１ソース／ドレイン電極
８  サイドウォール
１０  第１層間絶縁膜
１１  コンタクトプラグ
１２  ＧＮＤ配線
１３  第２層間絶縁膜
１５  コンタクトホール
１６  カルコゲナイド膜
１７  上部電極
１８  第２ソース／ドレイン電極
２０  フォトレジスト・マスク
２５  コンタクトホール
２７  ソース／ドレイン電極
２７ａ  シリサイド層
３０  Ｎ型ウェル
３１  チャネル
５１  活性領域
５２ａ  ダミーゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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