(57)【要約】【課題】十分なラッチアップ耐量を得ることができる半導体装置及びその製造方法を提供する。【解決手段】Ｎ＋バッファ層（第１半導体領域）１１と、主面１１ａ上に設けられたＮ形ドリフト層（第２半導体領域）１２と、主面１１ｂ側に設けられたドレイン電極（第１の主電極）１と、主面１２ａに設けられたＰ形ベース層（第３半導体領域）１３と、Ｐ形ベース層１３に設けられたＮ＋ソース層（第４半導体領域）１４と、Ｐ形ベース層１３及びＮ＋ソース層１４に接するように設けられたソース電極（第２の主電極）２と、ゲート絶縁膜３１を介して設けられたゲート電極（制御電極）３と、Ｎ＋ソース層１４の中央部に貫通して設けられた高濃度Ｎ形埋め込み層（第５半導体領域）１５と、Ｎ＋ソース層１４の底部と接するＰ形ベース層１３に設けられ、Ｐ形ベース層１３よりも不純物濃度の高いＰ＋キャリア抜き層（第６半導体領域）１６と、を備える。【選択図】図１
2011243915.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の一方の主面上に設けられた第１導電型の第２半導体領域と、
前記第１半導体領域の前記一方の主面とは反対側となる他方の主面側に設けられた第１の主電極と、
前記第２半導体領域の前記第１半導体領域とは反対側となる主面に選択的に設けられた第２導電型の第３半導体領域と、
前記第３半導体領域の主面に選択的に設けられた第１導電型の第４半導体領域と、
前記第３半導体領域及び第４半導体領域に接するように設けられた第２の主電極と、
前記第３半導体領域、前記第４半導体領域及び前記第２半導体領域の上にかかる絶縁膜を介して設けられた制御電極と、
前記第３半導体領域の主面に垂直な方向に沿って前記第４半導体領域を貫通して設けられた第１導電型の第５半導体領域と、
前記第４半導体領域の底部に接して設けられ、前記第３半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第５半導体領域の両側に設けられた前記第４半導体領域のうち一方側の前記第４半導体領域のみが、前記制御電極で制御されるチャネルと接することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第６半導体領域の前記第２半導体領域の前記主面から最も浅い部分の深さは、前記制御電極で制御されるチャネルの前記第２半導体領域の前記主面から最も深い位置よりも深いことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第５半導体領域の材質は、前記制御電極の材質と同じであることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１半導体領域と、前記第１の主電極と、の間に第２導電型の第７半導体領域が設けられたことを特徴とする請求項１から４のいずれか１つに記載の半導体装置。
【請求項６】
複数の前記第４半導体領域が設けられ、
前記第３半導体領域の主面に沿ってみた前記複数の第４半導体領域の形状が、それぞれ櫛歯形に設けられ、
前記複数の第４半導体領域のうち隣接する２つについて、前記形状における互いの櫛歯が向かい合って、入れ違いに配置されたことを特徴とする請求項１から５のいずれか１つに記載の半導体装置。
【請求項７】
複数の前記第４半導体領域が設けられ、
前記複数の第４半導体領域は、前記第３半導体領域の主面に沿った第１方向に延在したストライプ状に形成され、
前記複数の第４半導体領域のうち隣接する２つについて、互いの間を接続する第１導電型の接続領域が、前記第１方向に沿って複数配置されたことを特徴とする請求項１から５のいずれか１つに記載の半導体装置。
【請求項８】
第１導電型の第１半導体領域を形成する工程と、
前記第１半導体領域の一方の主面上に第１導電型の第２半導体領域を形成する工程と、
前記第２半導体領域の前記第１半導体領域とは反対側の主面に絶縁膜を形成する工程と、
前記絶縁膜を介して不純物を導入し、前記第２半導体領域の前記主面に選択的に第２導電型の第３半導体領域を形成する工程と、
前記絶縁膜及び第３半導体領域に、前記第２半導体領域の前記主面と垂直な方向に溝を形成する工程と、
前記溝を介して前記第３半導体領域に不純物を導入し、前記第３半導体領域よりも不純物濃度が高い第６半導体領域を、前記溝の底部に接するよう形成する工程と、
前記溝内及び前記絶縁膜上に半導体層を形成した後、前記半導体層に不純物を導入して導電性を与えるとともに、前記溝に隣接する前記第３半導体領域に第１導電型の第４半導体領域を形成する工程と、
前記絶縁膜上の前記半導体層と、前記溝内の前記半導体層と、を分離して、前記絶縁膜の上の前記半導体層を制御電極とし、前記溝内の前記半導体層を第１導電型の第５半導体領域とする工程と、
前記第１半導体領域の他方の主面側に第１の主電極を形成する工程と、
前記第３半導体領域及び前記第４半導体領域に第２の主電極を接続する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
前記溝は、前記第３半導体層の表面側に形成されるチャネルの深さよりも深く形成されることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＩＥＧＴ（Injection Enhanced Gate Transistor）等の半導体装置は、構造上、ＭＯＳ領域に寄生トランジスタが存在する。通常は寄生トランジスタのベースとエミッタとを短絡することで、寄生トランジスタが動作しないように設計されている。しかし、大電流が流れた場合、ベース抵抗によりベース電位が上昇し、ベース−エミッタ間が順バイアスされる。これにより、寄生トランジスタがオン状態になる。寄生トランジスタがオン状態になると、サイリスタ動作（以下ラッチプアップ）によって、ゲート電圧による電流制御ができなくなる。
【０００３】
そこで、ベース抵抗を極力低減するために、閾値に影響を与えない程度で、キャリア抜きのための低抵抗層を設ける構成が考えられてる。プレーナゲート型のＩＧＢＴやＩＥＧＴでは、アクティブセル中央にキャリア抜き層を導入し、サイド拡散によってエミッタ層底部のベース抵抗の低減を図っている。しかし、サイド拡散にばらつきが生じると閾値に影響を与えることになるため、エミッタ層底部のベース抵抗を十分に低減できない。このため、半導体装置のラッチアップ耐量には改善の余地がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−９５９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、十分なラッチアップ耐量を得ることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態によれば、第１導電型の第１半導体領域と、前記第１半導体領域の一方の主面上に設けられた第１導電型の第２半導体領域と、前記第１半導体領域の前記一方の主面とは反対側となる他方の主面側に設けられた第１の主電極と、前記第２半導体領域の前記第１半導体領域とは反対側となる主面に選択的に設けられた第２導電型の第３半導体領域と、前記第３半導体領域の主面に選択的に設けられた第１導電型の第４半導体領域と、前記第３半導体領域及び第４半導体領域に接するように設けられた第２の主電極と、前記第３半導体領域、前記第４半導体領域及び前記第２半導体領域の上にかかる絶縁膜を介して設けられた制御電極と、前記第３半導体領域の主面に垂直な方向に沿って前記第４半導体領域を貫通して設けられた第１導電型の第５半導体領域と、前記第４半導体領域の底部に接して設けられ、前記第３半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
また、他の実施形態によれば、第１導電型の第１半導体領域を形成する工程と、前記第１半導体領域の一方の主面上に第１導電型の第２半導体領域を形成する工程と、前記第２半導体領域の前記第１半導体領域とは反対側の主面にゲート絶縁膜を形成する工程と、前記絶縁膜を介して不純物を導入し、前記第２半導体領域の前記主面に選択的に第２導電型の第３半導体領域を形成する工程と、前記ゲート絶縁膜及び第３半導体領域に、前記第２半導体領域の前記主面と垂直な方向に溝を形成する工程と、前記溝を介して前記第３半導体領域に不純物を導入し、前記第３半導体領域よりも不純物濃度が高い第６半導体領域を、前記溝の底部に接するよう形成する工程と、前記溝内及び前記ゲート絶縁膜上に半導体層を形成した後、前記半導体層に不純物を導入して導電性を与えるとともに、前記溝に隣接する前記第３半導体領域に第１導電型の第４半導体領域を形成する工程と、前記ゲート絶縁膜上の前記半導体層と、前記溝内の前記半導体層と、を分離して、前記ゲート絶縁膜の上の前記半導体層を制御電極とし、前記溝内の前記半導体層を第１導電型の第５半導体領域とする工程と、前記第１半導体領域の他方の主面側に第１の主電極を形成する工程と、前記第３半導体領域及び前記第４半導体領域に第２の主電極を接続する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図２】第１の実施形態に係る半導体装置の一部を拡大した模式的断面図である。
【図３】第１の実施形態に係る半導体装置の全体構成を例示する模式図である。
【図４】第２の実施形態に係る半導体装置の製造方法を順に説明する模式的断面図（その１）である。
【図５】第２の実施形態に係る半導体装置の製造方法を順に説明する模式的断面図（その２）である。
【図６】第２の実施形態に係る半導体装置の製造方法を順に説明する模式的断面図（その３）である。
【図７】第２の実施形態に係る半導体装置の製造方法を順に説明する模式的断面図（その４）である。
【図８】第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図９】第４の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
【図１０】第５の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、以下の説明では、一例として、第１導電型をｎ形、第２導電型をｐ形とした具体例を挙げる。
また、以下の説明では、半導体として、シリコンを用いる場合を例とする。
また、以下の説明では、ｎ＋ドレイン層（第１半導体領域）１１の一方の主面１１ａに平行な方向のうち一つである第１方向をＹ方向とする。また、主面１１ａに平行な方向のうち、第１方向（Ｙ方向）と直交する第２方向をＸ方向とする。また、主面１１ａに対して垂直な方向をＺ方向とする。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図２は、第１の実施形態に係る半導体装置の一部を拡大した模式的断面図である。
図３は、第１の実施形態に係る半導体装置の全体構成を例示する模式図である。
【００１１】
先ず、図３に基づき、本実施形態に係る半導体装置１１０の全体構成例を説明する。
図３（ａ）は、半導体装置１１０の模式的平面図、図３（ｂ）は、図３（ａ）のａ−ａ’線の模式的断面図である。
すなわち、図３に表したように、半導体装置１１０は、中央部分のセル領域Ａと、セル領域Ａを外側を囲む終端領域Ｂと、を備える。セル領域Ａには、複数のゲート電極３が、それぞれＹ方向に沿ってストライプ状に形成されている。また、複数本のゲート電極３は、セル領域Ａ内でＸ方向に沿って所定の間隔で配置される。
【００１２】
終端領域Ｂには、ガードリング電極２５が設けられる。ガードリング電極２５は、セル領域Ａの周辺を囲むように設けられている。ガードリング電極２５は、必要に応じて複数本設けられている。最外周のガードリング電極２５の外側には、ＥＱＰＲ（Equivalent Potential Ring：等価電位リング）電極２６が設けられている。
【００１３】
次に、図１及び図２に基づき、本実施形態に係る半導体装置１１０の断面構造を説明する。なお、以下では、隣接する２つのゲート電極３の間を中心とした断面構造の例示に沿って説明を行う。
【００１４】
図１に表したように、本実施形態に係る半導体装置１１０は、縦型パワーＭＯＳトランジスタとして機能する。
すなわち、半導体装置１１０は、Ｎ＋バッファ層（第１半導体領域）１１と、Ｎ形ドリフト層（第２半導体領域）１２と、ドレイン電極（第１の主電極）１と、Ｐ形ベース層（第３半導体領域）１３と、Ｎ＋ソース層（第４半導体領域）１４と、ソース電極（第２の主電極）２と、ゲート電極（制御電極）３と、高濃度Ｎ形埋め込み層（第５半導体領域）１５と、Ｐ＋キャリア抜き層（第６半導体領域）１６と、を備える。
【００１５】
Ｎ形ドリフト層１２は、Ｎ＋バッファ層１１の一方の主面１１ａ上に設けられている。ドレイン電極１は、Ｎ＋バッファ層１１の他方の主面１１ｂの側に設けられている。Ｐ形ベース層１３は、Ｎ形ドリフト層１２の主面１２ａに選択的に設けられている。Ｐ形ベース層１３は、例えばＮ形ドリフト層１２の主面１２ａに平行な方向に沿ってストライプ状に設けられている。
【００１６】
Ｐ形ベース層１３の主面１３ａにおける中央部には、第３半導体領域の一部として、Ｐ＋層１３１が設けられている。Ｐ＋層１３１は、後述のソース電極２とのコンタクトをとる役目を果たす。このＰ＋層１３１の両外側になるＰ形ベース層１３が、ＭＯＳトランジスタのチャネルになる。
【００１７】
Ｎ＋ソース層１４は、Ｐ形ベース層１３の主面１３ａに選択的に設けられている。図１に例示した２つのＮ＋ソース層１４は、Ｐ形ベース層１３におけるＰ＋層１３１の両端部にそれぞれ設けられている。すなわち、２つのＮ＋ソース層１４は、Ｐ＋層１３１の両端部のそれぞれに沿って設けられている。これにより、Ｐ＋層１３１の両側に設けられたＮ＋ソース層１４のうち一方側のみがチャネルと接するよう設けられる。また、２つのＮ＋ソース層１４の間には、Ｐ＋層１３１が設けられる。２つのＮ＋ソース層１４の間に配置されるＰ＋層１３１には、後述するソース電極２が接続される。
【００１８】
ゲート電極３は、Ｐ形ベース層１３、Ｎ＋ソース層１４及びＮ形ドリフト層１２の上にかかるゲート絶縁膜３１を介して設けられている。図１では、隣接する２つのゲート電極３を例示している。各ゲート電極３１は、Ｎ＋ソース層１４とＮ形ドリフト層１２との間のＰ形ベース層１３の上に配置される。これにより、この部分のＰ形ベース層１３がチャネルとして機能する。なお、各ゲート電極３１は、電気的に同電位になっている。
【００１９】
ゲート電極３の上には層間絶縁膜３２を介してソース電極２が設けられている。ソース電極２は、２つのゲート電極３の間に設けられたスルーホールＴＨを介して２つのＮ＋ソース層１４の間のＰ形ベース層１３と接続される。
【００２０】
それぞれのＮ＋ソース層１４の中央部には、Ｚ方向に貫通して高濃度Ｎ形埋め込み層１５が設けられている。高濃度Ｎ形埋め込み層１５は、ゲート絶縁膜３１の表面から、Ｎ＋ソース層１４の底部にかけて貫通して設けられていてもよい。
【００２１】
また、ｎ＋ソース層１４の底部と接するＰ形ベース層１３には、Ｐ＋キャリア抜き層１６が設けられている。Ｐ＋キャリア抜き層１６の不純物濃度は、Ｐ形ベース層１３の不純物濃度よりも高い。
【００２２】
図２に表したように、Ｎ＋ソース層１４の中央部には、Ｚ方向に貫通する高濃度Ｎ形埋め込み層１５が設けられている。Ｐ＋キャリア抜き層１６は、Ｎ＋ソース層１４の底部、すなわち高濃度Ｎ形埋め込み層１５の下端部からＰ形ベース層１３及びＰ＋層１３１へ拡がって設けられている。
【００２３】
このようなＰ＋キャリア抜き層１６が設けられることで、Ｎ＋ソース層１４の直下のベース抵抗を低減させることができる。これにより、大電流が流れた場合の正孔電流の経路が構成され、ベース電位の上昇が抑制される。よって、半導体装置１１０のラッチアップ耐量が向上する。
【００２４】
また、Ｐ＋キャリア抜き層１６は、Ｐ形ベース層１３に形成されるチャネルとは離れた位置に設けられる。すなわち、Ｐ＋キャリア抜き層１６は、Ｎ＋ソース層１４のチャネル側には至らない。例えば、Ｐ＋キャリア抜き層１６における主面１２ａからＺ方向に沿った最も浅い部分の深さは、チャネルにおける主面１２ａからＺ方向に沿った最も深い位置よりも深くなっている。したがって、Ｐ＋キャリア抜き層１６が設けられていても、トランジスタ動作における閾値は影響を受けない。
【００２５】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置の製造方法を説明する。
図４〜図７は、第２の実施形態に係る半導体装置の製造方法を順に説明する模式的断面図である。
【００２６】
先ず、半導体装置１１０における所望の耐圧が得られるような終端領域Ｂを形成後、図４（ａ）に表したように、Ｎ＋バッファ層１１の上に、Ｎ形ドリフト層１２を形成する。次に、Ｎ形ドリフト層１２の主面１２ａにゲート絶縁膜３１を形成した後、レジストＰＲ１を塗布する。そして、フォトリソグラフィによって、Ｐ形ベース層１３を形成する位置のほぼ中央になる位置に対応したレジストＰＲ１に開口ＰＲ１ｈを形成する。この状態で、レジストＰＲ１の開口ＰＲ１ｈからゲート絶縁膜３１を介してＮ形ドリフト層１２にＢ（ボロン）等を注入する。その後、熱拡散等を施すと、注入した不純物（ボロン）が拡散して、Ｐ形ベース層１３が形成される。Ｐ形ベース層１３は、Ｎ形ドリフト層１２の主面１２ａに選択的に形成される。その後、レジストＰＲ１を剥離する。
【００２７】
次に、図４（ｂ）に表したように、レジストＰＲ２を塗布し、フォトリソグラフィによって、Ｐ形ベース層１３の中央部に対応した位置に開口ＰＲ２ｈを形成する。この状態で、レジストＰＲ２の開口ＰＲ２ｈを介してＢ（ボロン）等を注入する。その後、熱拡散等を施すと、注入した不純物（ボロン）が拡散して、Ｐ形ベース層１３の中央部に選択的にＰ＋層１３１が形成される。その後、レジストＰＲ２を剥離する。
【００２８】
次に、図４（ｃ）に表したように、ゲート絶縁膜３１の上にハードマスクＨＭを、例えばＣＶＤ（Chemical Vapor Deposition）によって形成する。ハードマスクＨＭには、例えばシリコン酸化膜やシリコン窒化膜が用いられる。
【００２９】
次に、図５（ａ）に表したように、ハードマスクＨＭの上にレジストＰＲ３を塗布する。レジストＰＲ３は、ハードマスクＨＭに開口を形成するためである。レジストＰＲ３を塗布した後、後述のトレンチＴを形成する位置に合わせて開口ＰＲ３ｈを形成する。そして、このレジストＰＲ３の開口ＰＲ３ｈを介してＲＩＥ（Reactive Ion Etching）を施し、ゲート絶縁膜３１及びハードマスクＨＭに開口ＨＭｈを形成する。
【００３０】
次に、レジストＰＲ３を剥離した後、図５（ｂ）に表したように、ハードマスクＨＭの開口ＨＭｈを介して例えばＲＩＥを施し、Ｐ＋層１３１にトレンチＴを形成する。トレンチＴは、ゲート絶縁膜３１の表面からＰ＋層１３１の方向（Ｚ方向）に彫り込まれる。トレンチＴは、例えばチャネルの深さよりも深い位置まで設けられる。
【００３１】
次に、図５（ｃ）に表したように、トレンチＴを介して例えばＢ（ボロン）を注入する。これにより、トレンチＴの底部に接するＰ形ベース層１３及びＰ＋層１３１に、これらよりも高濃度のＰ＋キャリア抜き層１６が形成される。Ｐ＋キャリア抜き層１６は、トレンチＴを介してイオン注入することで形成されるため、トレンチＴの底部を中心として拡がり、正確な位置に形成される。
【００３２】
次に、ハードマスクＨＭを除去した後、図６（ａ）に表したように、ポリシリコン４０を例えばＣＶＤによって形成する。ポリシリコン４０は、ゲート絶縁膜３１の上に成膜されるとともに、トレンチＴの内部にも埋め込まれる。
【００３３】
次に、ポリシリコン４０に例えばＰ（燐）を注入し、拡散させて、導電性を与える。この際、図６（ｂ）に表したように、トレンチＴに埋め込まれたポリシリコン４０を介してＰ形ベース層１３及びＰ＋層１３１にＰ（燐）が拡散する。これにより、トレンチＴを中心として両側にＮ＋ソース層１４が形成される。Ｎ＋ソース層１４は、Ｐ形ベース層１３及びＰ＋層１３１の表面と、Ｐ＋キャリア抜き層１６と、の間に形成される。つまり、Ｐ＋キャリア抜き層１６は、Ｎ＋ソース層１４の底部に接して設けられる状態になる。また、Ｎ＋ソース層１４は、トレンチＴの両側に設けられ、このうち一方側のみでチャネルと接する状態になる。
【００３４】
次に、図６（ｃ）に表したように、ポリシリコン４０を所定位置でエッチングして、分離する。図６（ｃ）に表した例では、ゲート絶縁膜３１の上のポリシリコン４０と、トレンチＴ内のポリシリコン４０と、を分離する。分離されたゲート絶縁膜３１上のポリシリコン４０は、ゲート電極３になる。一方、分離されたトレンチＴ内のポリシリコン４０は、高濃度Ｎ形埋め込み層１５になる。つまり、ゲート電極３及び高濃度Ｎ形埋め込み層１５は、同じポリシリコン４０によって同じ製造工程で形成される。そして、その後のポリシリコン４０の分離によって、ゲート電極３及び高濃度Ｎ形埋め込み層１５がそれぞれ構成される。
【００３５】
次に、図７（ａ）に表したように、ゲート電極３の上に層間絶縁膜３２を形成し、Ｐ＋層１３１の位置にスルーホールＴＨを形成する。そして、全面にソース電極２を形成する。ソース電極２には、例えばアルミニウムが用いられる。ソース電極２は、層間絶縁膜３２の上に形成されるとともに、スルーホールＴＨを介してＰ＋層１３１に接続される。これにより、ソース電極２は、Ｐ＋層１３１を介してＰ形ベース層１３と電気的に接続される。
【００３６】
次に、図７（ｂ）に表したように、Ｎ形バッファ層１１の他方の主面１１ｂに接するように、ドレイン電極１を形成する。これにより、半導体装置１１０が完成する。
【００３７】
このような製造方法では、トレンチＴを介して不純物を注入することで、トレンチＴの底部にＰ＋キャリア抜き層１６が形成され、トレンチＴを中心とした両側にＮ＋ソース層１４が形成される。これにより、トレンチＴを基準とした正確な位置にＰ＋キャリア抜き層１６及びＮ＋ソース層１４を形成することができるようになる。
【００３８】
このようにして製造された半導体装置１１０では、トレンチＴ内の高濃度Ｎ形埋め込み層１５の底部に接してＰ＋キャリア抜き層１６が設けられることで、Ｎ＋ソース層１４の直下のベース抵抗を低減させることができる。これにより、大電流が流れた場合の正孔電流の経路が構成され、ベース電位の上昇が抑制される。よって、半導体装置１１０のラッチアップ耐量が向上する。
【００３９】
また、Ｐ＋キャリア抜き層１６は、Ｐ形ベース層１３に形成されるチャネルとは離れた位置に設けられる。すなわち、Ｐ＋キャリア抜き層１６は、Ｎ＋ソース層１４のチャネル側には至らない。したがって、Ｐ＋キャリア抜き層１６が設けられていても、トランジスタ動作における閾値は影響を受けない。
【００４０】
（第３の実施形態）
図８は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。
図８に表したように、本実施形態に係る半導体装置１２０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）として機能する。
【００４１】
半導体装置１２０は、Ｎ＋バッファ層（第１半導体領域）１１と、Ｎ形ドリフト層（第２半導体領域）１２と、コレクタ電極（第１の主電極）１ｉと、Ｐ形ベース層（第２半導体領域）１３と、Ｎ＋エミッタ層（第３半導体領域）１４ｉと、Ｐ形コレクタ層（第４半導体領域）１８と、エミッタ電極２ｉと、ゲート電極（制御電極）３と、高濃度Ｎ形埋め込み層（第５半導体領域）１５と、Ｐ＋キャリア抜き層（第６半導体領域）１６と、を備える。
【００４２】
Ｐ形コレクタ層１８は、Ｎ＋バッファ層１１の他方の主面１１ｂに設けられる。すなわち、Ｐ形コレクタ層１８は、Ｎ＋バッファ層１１とコレクタ電極１ｉとの間に設けられる。
【００４３】
Ｐ形ベース層１３の主面１３ａには、選択的にＰ＋層１３１が設けられている。Ｐ＋層１３１は、Ｐ形ベース層１３の中央部に設けられている。このＰ＋層１３１の両外側になるＰ形ベース層１３が、チャネルになる。
【００４４】
Ｎ＋エミッタ層１４ｉは、Ｐ形ベース層１３の主面１３ａに選択的に設けられている。図８に例示した２つのＮ＋エミッタ層１４ｉは、Ｐ形ベース層１３におけるＰ＋層１３１の両端部にそれぞれ設けられている。すなわち、２つのＮ＋エミッタ層１４ｉは、Ｐ＋層１３１の両端部のそれぞれに沿って設けられている。これにより、Ｐ＋層１３１の両側に設けられたＮ＋エミッタ層１４ｉのうち一方側のみがチャネルと接するよう設けられる。また、２つのＮ＋エミッタ層１４ｉの間には、Ｐ＋層１３１が設けられる。２つのＮ＋エミッタ層１４ｉの間に配置されるＰ＋層１３１には、後述するエミッタ電極２ｉが接続される。
【００４５】
ゲート電極３は、Ｐ形ベース層１３、Ｎ＋エミッタ層１４ｉ及びＮ形ドリフト層１２の上にかかるゲート絶縁膜３１を介して設けられている。図８では、隣接する２つのゲート電極３を例示している。各ゲート電極３１は、Ｎ＋エミッタ層１４ｉとＮ形ドリフト層１２との間のＰ形ベース層１３の上に配置される。これにより、この部分のＰ形ベース層１３がチャネルとして機能する。なお、各ゲート電極３１は、電気的に同電位になっている。
【００４６】
ゲート電極３の上には層間絶縁膜３２を介してエミッタ電極２ｉが設けられている。エミッタ電極２ｉは、２つのゲート電極３の間に設けられたスルーホールＴＨを介して２つのＮ＋エミッタ層１４ｉの間のＰ形ベース層１３と接続される。
【００４７】
それぞれのＮ＋エミッタ層１４ｉの中央部には、Ｚ方向に貫通して高濃度Ｎ形埋め込み層１５が設けられている。高濃度Ｎ形埋め込み層１５は、ゲート絶縁膜３１の表面から、Ｎ＋ソース層１４の底部にかけて貫通して設けられていてもよい。
【００４８】
また、Ｎ＋エミッタ層１４ｉの底部と接するＰ形ベース層１３には、Ｐ＋キャリア抜き層１６が設けられている。Ｐ＋キャリア抜き層１６の不純物濃度は、Ｐ形ベース層１３の不純物濃度よりも高い。
【００４９】
このようなＰ＋キャリア抜き層１６が設けられることで、Ｎ＋エミッタ層１４ｉの直下のベース抵抗を低減させることができる。これにより、大電流が流れた場合の正孔電流の経路が構成され、ベース電位の上昇が抑制される。よって、半導体装置１２０のラッチアップ耐量が向上する。
【００５０】
また、Ｐ＋キャリア抜き層１６は、Ｐ形ベース層１３に形成されるチャネルとは離れた位置に設けられる。すなわち、Ｐ＋キャリア抜き層１６は、Ｎ＋エミッタ層１４ｉのチャネル側には至らない。したがって、Ｐ＋キャリア抜き層１６が設けられていても、トランジスタ動作における閾値は影響を受けない。
【００５１】
（第４の実施形態）
図９は、第４の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
図９に表した本実施形態に係る半導体装置１３０は、ＩＧＢＴとして機能する。
なお、図９では、Ｎ形ドリフト層１２より上側の構成を例示している。
本実施形態に係る半導体装置１３０は、Ｐ形ベース層１３の主面１３ａ（ＸＹ平面）に沿ってみた複数のＮ＋エミッタ層１４ｉの形状が、それぞれ櫛歯形になっている。また、隣り合うＮ＋エミッタ層１４ｉでは、その形状における互いの櫛歯が向かい合って、入れ違いに配置されている。
【００５２】
Ｎ＋エミッタ層１４ｉは、Ｙ方向に沿って延在した延在部１４１と、延在部１４１からＸ方向に沿って延出する複数の延出部１４２と、を有する。複数の延出部１４２は、Ｙ方向に沿って所定の間隔で配置されている。Ｎ＋エミッタ層１４ｉの主面１３ａ（ＸＹ平面）に沿った形状は、延在部１４１から複数の延出部１４２が一方向に延出することで、櫛歯形状になる。
【００５３】
隣接するＮ＋エミッタ層１４ｉにおいては、互いの複数の延出部１４２が向かい合うように配置される。しかも、向かい合う延出部１４２は、互いに対向側の延出部１４２の隙間に向けて延出するように配置される。つまり、向かい合う延出部１４２は、互いに入れ違いに配置される。
【００５４】
Ｎ＋エミッタ層１４ｉの中央部に貫通して設けられる高濃度Ｎ形埋め込み層１５は、Ｎ＋エミッタ層１４ｉの形状に合わせて櫛歯形になっている。エミッタ電極２ｉは、Ｎ＋エミッタ層１４ｉ、高濃度Ｎ形埋め込み層１５及びＰ＋層１３１と接触している。
【００５５】
隣接するＮ＋エミッタ層１４ｉの形状が櫛歯形状に設けられ、互いの櫛歯が向かい合って、入れ違いに配置されることで、エミッタ電極２ｉとの良好な接触を得ることができるようになる。
【００５６】
半導体装置１３０では、Ｐ＋キャリア抜き層１６が設けられることで、Ｎ＋エミッタ層１４ｉの直下のベース抵抗を低減させることができる。これにより、大電流が流れた場合の正孔電流の経路が構成され、ベース電位の上昇が抑制される。よって、半導体装置１３０のラッチアップ耐量が向上する。
【００５７】
また、Ｐ＋キャリア抜き層１６は、Ｐ形ベース層１３に形成されるチャネルとは離れた位置に設けられる。すなわち、Ｐ＋キャリア抜き層１６は、Ｎ＋ソース層１４のチャネル側には至らない。したがって、Ｐ＋キャリア抜き層１６が設けられていても、トランジスタ動作における閾値は影響を受けない。
【００５８】
なお、図９では、ＩＧＢＴの構成を例示した半導体装置１３０を示しているが、ＭＯＳトランジスタの構成であっても適用可能である。ＭＯＳトランジスタの構成では、Ｎ＋エミッタ層１４ｉがＮ＋ソース層１４になり、エミッタ電極２ｉがソース電極２になる。また、ＭＯＳトランジスタでは、図９に示されないＰ形コレクタ層１８が不要である。ＭＯＳトランジスタによる半導体装置１３０では、このＮ＋ソース層１４の形状が図９に例示した櫛歯形になる。
【００５９】
（第５の実施形態）
図１０は、第５の実施形態に係る半導体装置の構成を例示する模式的斜視図である。
図１０に表した本実施形態に係る半導体装置１４０は、ＩＧＢＴとして機能する。
なお、図１０では、Ｎ形ドリフト層１２より上側の構成を例示している。
本実施形態に係る半導体装置１４０では、隣接する２つのＮ＋エミッタ層１４ｉについて、互いの間を接続するＮ形の接続領域１４３が設けられている。
【００６０】
Ｎ＋エミッタ層１４ｉは、Ｙ方向に沿って延在したストライプ状に設けられている。また、隣接する２つのＮ＋エミッタ層１４ｉについて、互いの間を接続する接続領域１４３が設けられている。接続領域１４３は、Ｎ＋エミッタ層１４ｉと同じ導電型である。複数の接続領域１４３は、Ｙ方向に沿って所定の間隔で配置されている。
【００６１】
Ｎ＋エミッタ層１４ｉの中央部に貫通して設けられる高濃度Ｎ形埋め込み層１５は、接続領域１４３にも設けられている。エミッタ電極２ｉは、Ｎ＋エミッタ層１４ｉ、接続領域１４３、高濃度Ｎ形埋め込み層１５及びＰ＋層１３１と接触している。
【００６２】
隣接する２つのＮ＋エミッタ層１４ｉの間に接続領域１４３が設けられることで、エミッタ電極２ｉとの良好な接触を得ることができるようになる。
【００６３】
半導体装置１４０では、Ｐ＋キャリア抜き層１６が設けられることで、Ｎ＋エミッタ層１４ｉの直下のベース抵抗を低減させることができる。これにより、大電流が流れた場合の正孔電流の経路が構成され、ベース電位の上昇が抑制される。よって、半導体装置１４０のラッチアップ耐量が向上する。
【００６４】
また、Ｐ＋キャリア抜き層１６は、Ｐ形ベース層１３に形成されるチャネルとは離れた位置に設けられる。すなわち、Ｐ＋キャリア抜き層１６は、Ｎ＋ソース層１４のチャネル側には至らない。したがって、Ｐ＋キャリア抜き層１６が設けられていても、トランジスタ動作における閾値は影響を受けない。
【００６５】
なお、図１０では、ＩＧＢＴの構成を例示した半導体装置１４０を示しているが、ＭＯＳトランジスタの構成であっても適用可能である。ＭＯＳトランジスタの構成では、Ｎ＋エミッタ層１４ｉがＮ＋ソース層１４になり、エミッタ電極２ｉがソース電極２になる。ＭＯＳトランジスタによる半導体装置１４０では、隣接する２つのＮ＋ソース層１４の間に接続領域１４３が設けられる構成になる。
【００６６】
以上説明した実施形態によれば、ソース領域（エミッタ領域）直下に選択的に高濃度のキャリア抜き層を導入することができ、トランジスタ動作の閾値を変化させることなく、寄生トランジスタ動作を抑制することができるようになる。
【００６７】
以上、本実施形態を説明したが、本実施形態はこれらの例に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００６８】
例えば、前述の各実施形態においては、第１の導電型をｎ形、第２の導電型をｐ形として説明したが、第１の導電型をｐ形、第２の導電型をｎ形としても実施可能である。
【００６９】
また、前述の各実施形態においては、セル領域Ａの構造を中心に説明したが、終端領域Ｂの構造も特に限定されることはなく、ガードリング構造のほか、フィールドプレート構造又はリサーフ構造など様々な構造で実施可能である。
【００７０】
さらにまた、前述の各実施形態においては、半導体としてシリコン（Ｓｉ）を用いた例を説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。
【００７１】
さらにまた、前述の各実施形態においては、ＭＯＳＦＥＴ及びＩＧＢＴの例を説明したが、例えば、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）との混載素子、逆導通形ＩＧＢＴ、ＩＥＧＴ（Injection Enhanced Gate Transistor）などの半導体装置であっても適用可能である。
【符号の説明】
【００７２】
１…ドレイン電極、２…ソース電極、３…ゲート電極、１１…Ｎ＋バッファ層、１２…Ｎ形ドリフト層、１３…Ｐ形ベース層、１４…Ｎ＋ソース層、１５…高濃度Ｎ形埋め込み層、１６…Ｐ＋キャリア抜き層、１１０，１２０，１３０，１４０…半導体装置
【図１】
2011243915.tif 000003
【図２】
2011243915.tif 000004
【図３】
2011243915.tif 000005
【図４】
2011243915.tif 000006
【図５】
2011243915.tif 000007
【図６】
2011243915.tif 000008
【図７】
2011243915.tif 000009
【図８】
2011243915.tif 000010
【図９】
2011243915.tif 000011
【図１０】
2011243915.tif 000012