(57)【要約】      （修正有）【課題】抵抗変化型メモリで簡易なインヒビット制御を行う。【解決手段】可変抵抗素子ＶＲＥに電圧供給するビット線ＢＬおよびプレート線ＰＬと、ダイレクトヴェリファイ動作を制御するＳＡ・ＢＬドライバ６等を有する。この制御では、可変抵抗素子ＶＲＥに書き込みまたは消去後に、ビット線ＢＬへの電圧供給解除を行い、読み出しセル電流を流す動作を制御する。書き込みと消去の一方のダイレクトヴェリファイ動作において、所定のタイミングで、ビット線ＢＬとプレート線ＰＬの一方の電位操作を行う。これによって、ＢＬ−ＰＬ間電圧を、最近に行ったＢＬへの電圧供給時と異なる極性に反転させる。また、書き込みと消去の他方に対応しては、ＢＬ−ＰＬ間電圧を極性反転しない。ここで所定のタイミングとは上記ＢＬへの電圧供給を解除する前、または、読み出しセル電流によるＢＬ放電期間の終了以後を指す。【選択図】図４
2011034604.tif 000002
【特許請求の範囲】
【請求項１】
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子と、
前記記憶素子に前記印加電圧を供給する第１配線および第２配線と、
前記記憶素子に対しデータの書き込みまたは消去を行った後に、前記第１配線への電圧の供給を解除することによって前記記憶素子に素子電流を流すダイレクトヴェリファイ動作の第１駆動制御部と、
前記書き込みと前記消去の一方のダイレクトヴェリファイ動作において、前記第１駆動制御部による前記第１配線への電圧供給を解除する前、または、前記素子電流による前記第１配線の放電期間の終了以後に、前記第１配線と前記第２配線の一方の電位操作によって、前記第１配線と前記第２配線との配線間電圧を、最近に行った前記第１配線への電圧供給時と異なる極性に反転させ、前記書き込みと消去の他方のダイレクトヴェリファイ動作においては、前記配線間電圧の極性反転を行わない第２駆動制御部と、
を有する抵抗変化型メモリデバイス。
【請求項２】
前記第２駆動制御部は、前記書き込みと前記消去の一方のダイレクトヴェリファイ動作において、前記第１配線への電圧供給を解除する前に、前記第１配線の電位を前記第２配線の電位と電位関係が逆転する電位にまで変化させることにより、前記配線間電圧の極性反転を実行する
請求項１に記載の抵抗変化型メモリデバイス。
【請求項３】
前記第２駆動制御部は、前記書き込みおよび前記消去の際にハイレベルの電圧を前記第１配線に印加するときに用いる電位基準より更に低い電位に、前記第１配線の電位を変化させるディスチャージ部を有し、当該ディスチャージ部の制御によって、前記第１配線への電圧供給を解除する前の前記配線間電圧の極性反転を実行する
請求項２に記載の抵抗変化型メモリデバイス。
【請求項４】
前記素子電流に応じて前記第１配線で生じる電位変化を検出するセンスアンプを有し、
前記第２駆動制御部は、前記書き込みと前記消去の一方のダイレクトヴェリファイ動作において、前記センスアンプの起動時に前記第２配線の電位を操作することによって、前記配線間電圧の極性反転を実行する
請求項１に記載の抵抗変化型メモリデバイス。
【請求項５】
前記素子電流に応じて前記第１配線で生じる電位変化を検出するセンスアンプを有し、
前記第２駆動制御部は、前記書き込みと前記消去の一方のダイレクトヴェリファイ動作において、前記センスアンプによる電位変化検出の後に前記第１配線への電圧印加を再開するときに、前記第２配線の電位を操作することによって、前記配線間電圧の極性反転を実行する
請求項１に記載の抵抗変化型メモリデバイス。
【請求項６】
前記記憶素子がマトリクス配置されているメモリセルアレイを有し、
複数の前記第１配線と複数の前記第２配線が、メモリセルアレイのセル行またはセル列ごとに分離して配置され、
前記第２駆動制御部は、前記書き込みと前記消去の動作のうち、一方の動作で前記配線間電圧の極性反転を行い、他方の動作で前記配線間電圧の極性反転を行わない駆動制御によって、抵抗変化が十分なメモリセルにインヒビット設定を行う
請求項１に記載の抵抗変化型メモリデバイス。
【請求項７】
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子に、第１配線と第２配線との配線間電圧の極性に応じてデータの書き込みまたは消去を行うメモリ動作のステップと、
前記メモリ動作の終了時に前記配線間電圧の供給を前記第１配線の側で解除し、解除時の配線間電圧によって前記第１配線を放電し、このとき前記記憶素子に流れる素子電流の大きさを前記第１配線の電位変化で読み出す検証読み出しのステップと、
前記検証読み出しのステップにおいて、前記第１配線への電圧供給を解除する前、または、前記素子電流による前記第１配線の放電期間の終了以後に、前記第１配線と前記第２配線の一方の電位操作によって、前記第１配線と前記第２配線との配線間電圧を、最近に行った前記第１配線への電圧供給時と異なる極性に反転させる電圧操作のステップと、
を含み、
前記電圧操作のステップを、前記書き込みと前記消去の後の前記検証のステップでは行うが、前記書き込みと前記消去の他方の後の前記検証のステップでは行わない
抵抗変化型メモリデバイスの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子を有する抵抗変化型メモリデバイスと、その動作方法とに関する。
【背景技術】
【０００２】
抵抗変化型メモリデバイスは、記憶データを保持するための電力が不要であることから、近年、盛んに用いられるようになっている。メモリデバイスとして現在主流のＦＧ（フローティングゲート）型のフラッシュメモリは、データの書き込み速度が遅いという不利益がある。ＦＧ型のフラッシュメモリでは、データの書き込み速度そのものが低いだけでなく、データの書き込みを行う際に、ヴェリファイ動作を行う必要がある。このため、トータルの書き込み時間が長くなる。
【０００３】
この不利益の解消のため、ヴェリファイ動作を工夫しトータルの書き込み時間を短くする方法があり、その１つである、いわゆるダイレクトヴェリファイ動作を、より書き込みが速い抵抗変化型のメモリデバイスに適用した技術が提案されている（例えば、特許文献１参照）。
【０００４】
通常のヴェリファイ動作は、メモリセルに対し、記録過程（プログラム）の終了後にビット線をプリチャージしたうえで、ヴェリファイ読出し（検出）動作を行っている。このプログラムと検出からなるヴェリファイ動作を、所望の抵抗変化が得られるまで繰り返す一連の動作が実行される。この一連の動作を、それが書き込みを目的とする場合に“書き込みヴェリファイ動作”と呼び、消去を目的とする場合に“消去ヴェリファイ動作”と呼ぶ。以下、記録過程またはプログラムというとき、“１”または“０”のデータの記録（プログラム）を指し、それが書き込み（初期状態から任意の記憶論理を変化させること）であるか消去（記憶論理を初期状態に戻すこと）であるかは任意である。
【０００５】
これに対し、ダイレクトヴェリファイ動作では、記録過程の終了後に、そのときビット線に残留した電荷をそのまま用いてヴェリファイ読出し（検出）を行うことでトータルの時間を短縮する。ダイレクトヴェリファイ動作では、ヴェリファイ読み出しのためのプリチャージを行わない分、トータルの書き込み動作時間を短縮できる。
【０００６】
特許文献１に記載された書き込みヴェリファイ動作を説明する。
【０００７】
図１に、特許文献１に記載された方法で書き込みヴェリファイ動作を行った場合に、書き込みのための記録（書き込み）過程と、それに続く読み出し（検出）過程におけるビット線電圧（以下、ＢＬ電圧とよぶ）がどのように変化するかを示す。
【０００８】
図１に示すビット線の電位変化を説明する。
書き込み動作によりＢＬ電圧はコモン電位Ｖcommonから書き込み電圧Ｖwriteに変化する。それにより書き込みが成功しているときには、可変抵抗素子が低抵抗になっているため、書き込み電圧のビット線への供給が解除されると、ＢＬ電圧は可変抵抗素子の抵抗に応じた十分に低い一定電位に変化する。
【０００９】
一方、書き込みが失敗しているときには、可変抵抗素子が十分な低抵抗になっていないため抵抗値が高く、書き込み電圧の供給が解除されてもＢＬ電圧はあまり下がらない。
【００１０】
そして書き込みのための参照電位Ｖref-writeを、予めこれらの電位の間に設定しておけば、センスアンプにおいて、書き込みが成功したか失敗したかに応じた出力が得られるので、書き込みが正しく行われているかを確認することができる。
【００１１】
図２に、特許文献１に記載された方法で消去ヴェリファイ動作を行った場合に、消去のための記録（消去）過程と、それに続く読み出し（検出）過程におけるＢＬ電圧がどのように変化するかを示す。
既存技術の方法では、ヴェリファイ動作を行うためにビット線ＢＬに電圧を印加する所謂プリチャージ過程を、消去のためにビット線ＢＬに消去電圧Ｖeraseを印加する消去過程で行っている。
【００１２】
消去の成功または失敗の状態によるビット線ＢＬの電位変化は、書き込みヴェリファイ動作の電位変化とは異なっている。
すなわち、消去過程でＢＬ電圧をコモン電位Ｖcommonから消去電圧Ｖeraseに下げた後、消去が成功している場合には、可変抵抗素子が高抵抗に変化しているため、消去信号をオフにしてもＢＬ電圧はあまり変化しない。
消去が失敗している場合には、可変抵抗素子が十分に高抵抗になっておらず抵抗値が低い状態であるためＢＬ電圧は一定電位に上昇する。
【００１３】
そして、消去のための参照電位Ｖref-eraseを、予めこれらのＢＬ電圧がとる２つの電位の間に設定しておけば、センスアンプにおいて消去の成功または失敗に応じた出力が得られる。このため、消去が正しく行われているかを確認することができる。
【００１４】
このように、ビット線ＢＬに電圧を印加して選択セルの可変抵抗素子に書き込み或いは消去を行う過程と、ヴェリファイ動作のプリチャージ過程とを兼用することにより、書き込みヴェリファイ動作や消去動作にかかる時間が短縮される。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００７−１３３９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記特許文献１に記載の技術は、その実現において、インヒビット動作制御を行うための回路が複雑になる。
そのためにセンスアンプ、ビット線ドライバの回路面積が大きくなり、従来メモリ装置と同じ密度でセンスアンプ、ビット線ドライバを配置すると面積が増大してしまう。
【００１７】
回路の複雑化を具体的に説明すると、消去動作時にインヒビットステータスを保管するためのラッチ回路が必要となる。インヒビット動作時にはラッチ回路に保管しているインヒビットステータスを使って、センスアンプをビット線ＢＬと切り離す制御を行うこととなる。
【００１８】
図２を用いてビット線ＢＬの電圧変化に併せて説明すると、消去が成功したセルはそれ以上の消去を必要としないので、インヒビット制御を行い、ＢＬ電圧をコモン電位Ｖcommonとする必要がある。
ところが、その状態でヴェリファイ検出を行うと、ビット線は消去のための参照電位Ｖref-eraseよりも高いコモン電位Ｖcommonであるため、センスアンプで消去失敗と判断されることとなる。
【００１９】
その対策として、消去時はインヒビットステータスを保管するためのラッチ回路を用意しておく。ラッチ回路のステータスがインヒビットの場合には、ビット線ＢＬとセンスアンプ間のスイッチをオフにし、ビット線とセンスアンプを切り離す制御が必要となる。そのためセンスアンプ、ビット線ドライバの回路面積が大きく複雑になってしまう。
【００２０】
なお、書き込みと消去は記憶素子（可変抵抗素子）の初期状態との関係で任意である。通常は初期状態が高抵抗状態であるため、この回路が複雑化する課題は消去インヒビット制御で発生するが、その反対に書き込み時にインヒビットステータスを保管するためのラッチ回路等が必要になる場合も想定できる。
【００２１】
本発明は、上記可変抵抗素子を記憶素子として用いる抵抗変化型メモリデバイスに関わるものである。そして、本発明は、書き込みと消去で抵抗変換が十分となった場合に、つぎの読み出し動作で不十分と判断されないように電圧制御する構成を含む抵抗変化型メモリデバイスを提供するものである。
【課題を解決するための手段】
【００２２】
本発明に関わる抵抗変化型メモリデバイスは、印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子と、前記記憶素子に前記印加電圧を供給する第１配線および第２配線と、ダイレクトヴェリファイ動作の第１駆動制御部および第２駆動制御部とを有する。
前記第１駆動制御部は、前記記憶素子に対しデータの書き込みまたは消去を行った後に、前記第１配線への電圧の供給を解除することによって前記記憶素子に素子電流を流す動作を制御する。
【００２３】
前記第２駆動制御部は、前記書き込みと前記消去の一方のダイレクトヴェリファイ動作において、所定のタイミングで、前記第１配線と前記第２配線の一方の電位操作によって、前記第１配線と前記第２配線との配線間電圧を、最近に行った前記第１配線への電圧供給時と異なる極性に反転させる。また、前記書き込みと消去の他方のダイレクトヴェリファイ動作においては、前記配線間電圧の極性反転を行わない。ここで所定のタイミングとは、前記第１駆動制御部による前記第１配線への電圧供給を解除する前、または、前記素子電流による前記第１配線の放電期間の終了以後を指す。
【００２４】
前者の所定のタイミング、即ち、前記第１駆動制御部による前記第１配線への電圧供給を解除する前においては、このときの第１配線（上記例ではビット線に対応）の電圧によって記憶素子に電流を流す必要がある。
ここで、第１配線がビット線、第２配線がプレート線であるとする。また、例えば消去の場合、第２配線の電位を基準電位として第１配線の電位（ＢＬ電位）を制御すると仮定する。
このときの配線間電圧の極性反転では、極性反転後のＢＬ電位でヴェリファイ読み出しを行う必要がある。そのため、極性反転後のＢＬ電圧は、第２配線としてのプレート線の電圧との間で読み出しのための電圧差を確保する必要があるが、その電圧の向きは問わない。よって、例えば書き込みや消去のビット線電圧の基準電位がプレート線電位であるとすると、読み出し電圧が確保できる程度に基準電位よりも低い電位までビット線電圧を下げて極性反転するとよい。通常、基準電位はセンスアンプの参照電位よりも低いので、ビット線電圧を基準電位よりも下げるとセンスアンプによる誤判定が生じない。
【００２５】
また、後者のタイミング、即ち、前記素子電流による前記第１配線の放電終了以後では、例えば記憶素子の初期状態が高抵抗で、消去の場合を例とする。すると、消去成功時には十分な高抵抗となるため、上記放電によるビット線電位の低下はわずかである。そのため、放電後のビット線電位がセンスアンプの参照電位を下回ることがなく、センスアンプが起動後は、その正電源からの電荷供給によってビット線電位が上昇するため、センスアンプによる誤判定は生じない。なお、この場合の配線間電圧の極性反転は、例えばセンスアンプの起動時等に第２配線（上記例ではプレート線）の電位を操作することで行うことができる。
【００２６】
なお、このような配線間電圧の極性反転は、書き込みと消去の一方で行うことで効果があり、双方で行うと一方は誤判定しやすい電位変化となってしまう。
【発明の効果】
【００２７】
本発明によれば、書き込みと消去で抵抗変換が十分となった場合に、つぎの読み出し動作で不十分と判断されないように電圧制御する構成を含む抵抗変化型メモリデバイスを提供できる。
【図面の簡単な説明】
【００２８】
【図１】背景技術の方式を適用した書き込みヴェリファイ動作のビット線電位変化の波形図である。
【図２】背景技術の方式を適用した消去ヴェリファイ動作のビット線電位変化の波形図である。
【図３】可変抵抗素子の断面構造図と回路記号図である。
【図４】第１の実施の形態に関わるデバイスの回路ブロック図である。
【図５】第１の実施の形態に関わる駆動回路図である。
【図６】第１の実施の形態に関わる動作方法を示す消去ヴェリファイ動作のビット線電位変化の波形図である。
【図７】第１の実施の形態に関わる動作方法の変形例を示すビット線電位変化の波形図である。
【図８】第２の実施の形態に関わるデバイスの回路ブロック図である。
【図９】第２の実施の形態に関わる駆動回路図である。
【図１０】第２の実施の形態に関わる動作方法を示す消去ヴェリファイ動作のビット線およびプレート線電位変化の波形図である。
【発明を実施するための形態】
【００２９】
本発明の実施形態を、図面を参照して、以下の順で説明する。
１．第１の実施の形態：ＢＬ電位解除前のＢＬ−ＰＬ間電圧の極性反転操作に関する実施の形態（変形例１を含む）。
２．第２の実施の形態：ＢＬ放電終了時点以後のＢＬ−ＰＬ間電圧の極性反転操作に関する実施の形態。
３．その他の変形例
【００３０】
＜１．第１の実施の形態＞
本実施の形態は、記憶素子に可変抵抗素子を用いた抵抗変化型メモリデバイスに関するものである。
【００３１】
［記憶素子構成］
図３（Ａ）は、可変抵抗素子の一形態を示す概略断面図である。
図３（Ａ）に図解する可変抵抗素子（ＶＲＥ）５００は、２つの電極１００,２００の間に導体膜３００と絶縁体膜４００を持つ膜構成になっている。
【００３２】
図３（Ｂ）に、「記憶素子」としての可変抵抗素子（ＶＲＥ）５００の回路シンボルを示す。
図３（Ｂ）に示す回路シンボルにおいて、矢印の向きが上向きであることが、図３の電流Ｉの向きが上向きであることに対応している。この回路シンボル中の矢印の向きは、通常、セット（書き込み）時の電流の向きを表す。
【００３３】
図３を用いて、動作原理を簡単に説明すると次のようになる。
電極１００,２００間に、絶縁体膜４００側の電極２００が低電位になるように電圧を加えると、導体膜３００中の金属元素イオン（プラスの金属イオン）が電極２００に引き寄せられて、絶縁体膜４００内に入っていく。そして、プラスの金属イオンが電極２００まで到達すると、上下の電極１００,２００間が導通して抵抗値が下がることになる。このようにして、可変抵抗素子（ＶＲＥ）５００へのデータ（情報）の書き込みが行われる。
【００３４】
一方、電極１００,２００間に、導体膜３００側の電極１００が低電位になるように電圧を加えると、プラスの金属イオンが電極１００に引き寄せられて、絶縁体膜４００から抜けていく。このため、上下の電極１００,２００間の絶縁性が増して、抵抗値が上がることになる。このようにして、可変抵抗素子（ＶＲＥ）５００に対してデータ（情報）の消去が行われる。
【００３５】
上述した変化を繰り返すことにより、可変抵抗素子（ＶＲＥ）５００の抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させることができる。
【００３６】
なお、図３は、特許文献１に記載のものと同様な膜構造を示すが、最近は、導体膜３００と絶縁体膜４００の上下の位置を反対とした膜構造が主流になりつつある。ここで可変抵抗素子（ＶＲＥ）５００の上方に「第１配線」としてのビット線ＢＬが配置され、電極１００は「第２配線」としてのプレート線ＰＬ側に接続される場合が多い。よって、本明細書の回路動作も、図３とは導体膜３００と絶縁体膜４００の関係が逆の素子構造を前提とする。
【００３７】
つまり、本明細書の説明に用いる素子構造では、プラスの金属イオンの供給源となる導体膜３００がビット線ＢＬ側にある。このため、プラスの金属イオンの移動によって絶縁体膜４００の導電性を上げる（この動作方向が書き込みに対応）には、ビット線ＢＬを正極、センサ線ＳＬを負極とする配線間電圧（書き込み電圧）の極性となる。逆に、消去に対応する配線間電圧（消去電圧）では、ビット線ＢＬ側を負極、センサ線ＳＬ側を正極とする電圧印加となる。
【００３８】
［メモリデバイスの回路ブロック構成］
図４に、メモリセルアレイおよびその周辺回路の構成例を示す。
可変抵抗素子（以下、ＶＲＥと表記）とアクセストランジスタＡＴの対でメモリセルＭＣを構成している。
可変抵抗素子ＶＲＥの一端はアクセストランジスタＡＴのソース側に、もう一端はプレート線ＰＬに接続されている。また、プレート線ＰＬはメモリセルアレイで共通のコモン線となっている。
【００３９】
メモリセルアレイ１は、アクセストランジスタＡＴのゲート側にロウデコーダ２を有し、メモリセルＭＣの行選択を行う。
アクセストランジスタＡＴのドレイン側にはＳＡ・ＢＬドライバ６を有する。ＳＡ・ＢＬドライバ６は、ビット線ＢＬを書き込み、消去または読み出しに応じた電源に接続する。また、ＳＡ・ＢＬドライバ６の電源やセンスアンプは、理想的には各ビット線に配置されており、全ビット線で並列に書き込み、消去または読み出しを行うものとする。
【００４０】
特許文献１に記載のヴェリファイ方法では、インヒビット動作制御のために回路が複雑化し大きくなるという課題を残している。
そのため面積の増大なしには各ビット線にＳＡ・ＢＬドライバ６の電源やセンスアンプを配置することができない。
【００４１】
例えばセンスアンプに関していえば、回路面積を大きくしないようにすると、１つのセンスアンプＳＡに対して２つのビット線ＢＬ（１ＳＡ／２ＢＬ接続）あるいは１つのセンスアンプＳＡに４つのビット線ＢＬ（１ＳＡ／４ＢＬ）といった接続を採用する。このときＳＡ・ＢＬドライバ６のセンスアンプ配置数が減ることとなる。
したがって、書き込み、消去、読出しの並列動作数も減ることとなり、その結果、メモリ装置の動作速度が落ちることになる。
【００４２】
本実施の形態では、これらの課題の解決、インヒビット制御回路の複雑化防止のために以下の構成と動作を実現している。
【００４３】
［駆動回路構成］
図５に、本実施の形態に係るメモリ装置において、書き込み、消去または読み出し動作に関わる駆動回路の構成例を示す。
図５に示すように、選択セルの可変抵抗素子ＶＲＥに対してプレート線ＰＬと、アクセストランジスタＡＴが接続され、アクセストランジスタＡＴのゲートに選択されたワード線ＷＬが接続されている。
【００４４】
ビット線ＢＬには、スイッチＳ１,Ｓ２が接続されており、スイッチＳ１の先にはＢＬドライバＢＬｄｒｖが接続されている。ＢＬドライバＢＬｄｒｖの電源はスイッチＳｖで切り替えができる。
これらのスイッチＳ１,Ｓ２,Ｓｖによって、ビット線ＢＬに印加される電圧が、書き込み電圧Ｖwrite、消去電圧Ｖerase、読み出し電圧Ｖreadのいずれかに切り替えられる。
【００４５】
また、ビット線ＢＬにはセンスアンプＳＡが接続されている。ビット線ＢＬにはスイッチＳ３が接続されており、スイッチＳ３の先にはディスチャージ電源１０が接続されている。スイッチＳ３は、消去動作時の消去（プリチャージを兼用）と検出の間に一瞬だけオンとなる。このスイッチＳ３とディスチャージ電源１０が、本発明の「ディスチャージ部」の構成例である。
【００４６】
図５の回路では、センスアンプＳＡが入力電位を参照電位と差動増幅する構成を有している。センスアンプＳＡにスイッチＳ４を介して参照電位を供給する電源が接続される。
参照電位を供給する電源として３つの電源が設けられており、それぞれ、書き込みヴェリファイ動作時に用いる書き込み参照電位Ｖref-write、消去動作時に用いる消去参照電位Ｖref-erase、読み出し動作時に用いる読み出し参照電位Ｖref-readを供給する。
【００４７】
［駆動回路動作］
つぎに、回路動作の説明を行う。
ただし、書き込み、読出し動作については既存技術と同じなので、書き込みヴェリファイのみ簡単に述べ、消去動作（消去過程及び消去のヴェリファイ動作）の説明を詳しく行う。
【００４８】
書き込みヴェリファイ動作では、図５のスイッチＳｖは２つの電源のうち、書き込み電圧Ｖwriteを発生する電源側にスイッチされる。また、書き込み信号によりスイッチＳ１がオンまたはオフされる。書き込みヴェリファイ動作では、スイッチＳ３は操作しない。
【００４９】
書き込みヴェリファイ動作を行うためにビット線ＢＬに電圧を印加する所謂プリチャージを行わないで、書き込み過程終了時点のビット線電圧をそのままプリチャージ電圧の代わりに用いる。
ビット線ＢＬは、書き込み過程ではスイッチＳ１が書き込み信号によりオンされるため所定の電圧の印加状態にある。書き込み過程の終了と同時に、スイッチＳ１がオフされるため、ビット線ＢＬの電圧印加状態が解除され、それがハイインピーダンス状態（フローティング状態）に移行する。
【００５０】
すると、このとき抵抗変化素子ＶＲＥに電流が流れ、その電流量に応じてビット線電圧が上昇する。その電流によるビット線ＢＬの充電が十分と見積もられる充電期間の終了を待って、センスアンプＳＡがＳＡイネーブル信号により起動される。センスアンプＳＡは、スイッチＳ４で予め選択しておいた書き込みのための参照電位Ｖref-writeを基準として、ＢＬ電位の大小を検出し、その検出結果を電源電圧レベルに増幅することで発生した出力データ信号を出力する。
【００５１】
消去動作時は、図５に示したスイッチＳｖは２つの電源のうち、消去電圧Ｖeraseの供給電源にスイッチされる。また、消去信号によりスイッチＳ１がオンまたはオフされる。スイッチＳ４は消去のための参照電圧Ｖref-eraseを供給する電源に接続されている。
【００５２】
図６に、この回路状態での消去ヴェリファイ動作、すなわち消去過程及び検出過程（ヴェリファイ読み出し動作）におけるビット線ＢＬの電位変化を示す。
まず、消去（プリチャージを兼用）動作により、ＢＬ電位はコモン電位Ｖcommonから、よりハイレベルの消去電圧Ｖeraseに変化する。
その後、図５のスイッチＳ１で印加される消去電圧Ｖeraseのビット線ＢＬへの印加をオフし、スイッチＳ３をオンにしてビット線ＢＬをディスチャージ電位Ｖdischargeまで放電する。その後、直ぐに、ＢＬ電位を解除してＢＬ電位（ディスチャージ電位Ｖdischarge）とＰＬ電位（コモン電位Ｖcommon）との電位差でヴェリファイ読み出し動作を行う。
【００５３】
コモン電位Ｖcommonより低いディスチャージ電位ＶdischargeにまでＢＬ電位を変化させる動作が、本発明の“配線間電圧（ＢＬとＳＬ間電圧）の極性反転”に相当する。
つまり、図５のようにプレート線ＰＬはコモン電位Ｖcommon固定なので、それまではＢＬ側が正極、ＳＬ側が負極の配線間電圧であったが、このディスチャージ後はＢＬ側が負極、ＳＬ側が正極となって極性反転が生じる。
【００５４】
消去が成功しているときには、可変抵抗素子ＶＲＥが高抵抗になっているため、ビット線ＢＬをコモン電位Ｖcommonよりも低いディスチャージ電位Ｖdischargeまで放電しても、ビット線ＢＬは参照電圧Ｖref-eraseよりも低い電位のままとなる。
【００５５】
一方、消去が失敗しているときには、可変抵抗素子ＶＲＥが十分に高抵抗になっておらず抵抗値が低い。このため、図５のスイッチＳ１をオフ、スイッチＳ３をオンにして、ビット線ＢＬをコモン電位Ｖcommonよりも低いディスチャージ電位Ｖdischargeまで放電しても、すぐにＢＬ電位はコモン電位Ｖcommonまで充電される。
【００５６】
消去のための参照電位Ｖref-eraseを予め、これら消去成功と消去失敗の場合に生じる２つのＢＬ電位の間に設定しておけば、センスアンプＳＡにおいて消去の成功または失敗に応じた出力が得られる。そのため、消去が正しく行われているかを確認することができる。
【００５７】
このヴェリファイ方式を行うと、インヒビット状態にあるメモリセルＭＣ（消去中にビット線がコモン電位ＶcommonのメモリセルＭＣ）も、一旦ディスチャージ電位Ｖdischargeまで放電したあとに、ＢＬ電位を解除してＢＬ電位（ディスチャージ電位Ｖdischarge）とＰＬ電位（コモン電位Ｖcommon）との電位差でヴェリファイ読出しを行うことになる。したがって、インヒビット状態にあるメモリセルＭＣであっても、消去が成功したメモリセルＭＣと同じヴェリファイ読み出し結果となるので、インヒビット制御のための論理整合回路を必要としなくなる。
【００５８】
なお、先に説明した書き込みヴェリファイ動作では、スイッチＳ３を操作しない。これは書き込み状態では、書き込み成功が低抵抗状態である点で消去と異なるため、仮にスイッチＳ３でディスチャージを行うと、書き込み成功ビット情報が電位上昇し、かえって誤読み出しの確率が高くなるためである。
【００５９】
このように、本実施の形態では、書き込みと消去の一方（本例では消去）においてディスチャージ部（スイッチＳ３とディスチャージ電源１０）が、ビット線ＢＬ側の電位操作を実行し、これにより配線間電圧（ＳＬ−ＢＬ間電圧）の極性反転を行う。また、書き込みと消去の他方では、このような配線間電圧の極性反転は行わない。
【００６０】
［変形例１］
また、ヴェリファイ方法の別形態として、図７のような動作も考えられる。
【００６１】
図７では、消去（プリチャージを兼用）動作によりＢＬ電位はコモン電位Ｖcommonから消去電圧Ｖeraseに変化する。
その後、スイッチＳ１をオフにした後、放電パスを通してビット線ＢＬを一旦、コモン電位Ｖcommonまで放電する。ここで放電パスについては、例えば、図５のＢＬドライバＢＬｄｒｖの起動を停止すると、その出力がコモン電圧Ｖcommonに接続する構成とすることで放電パスの形成を行う場合が挙げられる。
【００６２】
その後に、スイッチＳ３をオンにし、ビット線ＢＬをディスチャージ電位Ｖdischargeまで放電する。ただし、スイッチＳ３を通しての放電は、ある一定電流で行うものとする。そのためディスチャージ電位Ｖdischargeまでビット線ＢＬ放電しようとすると、可変抵抗素子ＶＲＥの抵抗値に応じた電位にビット線ＢＬは変化する。
【００６３】
つまり、消去に失敗し可変抵抗素子ＶＲＥの抵抗値が低い場合は、スイッチＳ３でディスチャージしても、その失われた電荷は低抵抗の可変抵抗素子ＶＲＥを介して供給される。このため、その電荷供給と消失がバランスしている場合、ＢＬ電位は参照電圧Ｖref-eraseよりも高い一定電位となる。
逆に、消去に成功し可変抵抗素子ＶＲＥの抵抗値が高い場合は、電荷供給路が殆ど閉ざされた状態であるため、ＢＬ電位は参照電圧Ｖref-eraseよりも低い一定電位に変化する。
【００６４】
消去のための参照電位Ｖref-eraseを、予めこれらの電位の間に設定しておけば、センスアンプＳＡにおいて消去の成功または失敗に応じた出力が得られるので、消去が正しく行われているかを確認することができる。
【００６５】
このヴェリファイ方式を行うと、インヒビット状態にあるメモリセルＭＣ（消去中にＢＬ電圧がコモン電位ＶcommonであるメモリセルＭＣ）も、ディスチャージ電位Ｖdischargeへ放電しながらヴェリファイ読出しを行うことになる。したがって、インヒビット状態にあるメモリセルＭＣであっても、消去が成功したメモリセルＭＣと同じヴェリファイ読み出し結果となるので、インヒビット制御のための論理整合回路を必要としなくなる。
【００６６】
なお、図７の動作では、ＢＬ電位をコモン電位Ｖcommonと同電位としてからスイッチＳ３を介した一定電流の放電によりＢＬ電位がコモン電位Ｖcommonを下回ると、その時点で極性反転が生じる。このＢＬ電位の放電は、ヴェリファイ読み出し時のＢＬ放電を兼ねている。その後、スイッチＳ３を閉じると、ビット線ＢＬに対する電荷の充放電経路が一切なくなり、この時点でビット線電圧印加が解除されることになる。つまり、この場合も第１および第２配線間電圧（ＢＬ−ＰＬ間電圧）の極性反転は、ＢＬバイアス解除前となる。
【００６７】
＜２．第２の実施の形態＞
本実施の形態は、書き込みと消去の一方（ここでは消去）でプレート線ＰＬ側からの電位操作によって、第１の実施の形態と同様な配線間電圧の極性反転を実行する例を示す。
【００６８】
［メモリデバイスの回路ブロック構成］
図８は、このヴェリファイ方式を実施するためのメモリセルアレイ１の構成例を示す回路ブロック図である。
可変抵抗素子ＶＲＥの一端はアクセストランジスタＡＴのソース側に、もう一端はプレート線ＰＬに接続されている構成となっている。
プレート線ＰＬは図４ではメモリセルアレイ１で共通のコモン線となっていたのに対し、図８では各ビット線と対となって独立に電位制御が可能になっている。図中では各プレート線を（ＰＬ０,ＰＬ１,…,ＰＬｍ）と表記している。その他の構成は図４と同じである。
【００６９】
［駆動回路構成］
図９に、本実施の形態に係るメモリ装置において、書き込み、消去または読み出し動作に関わる駆動回路の構成例を示す。
図９に示すように、選択セルの可変抵抗素子ＶＲＥに対してプレート線ＰＬとアクセストランジスタＡＴが接続され、アクセストランジスタＡＴのゲートに選択ワード線ＷＬが接続されている。
【００７０】
ビット線ＢＬには、スイッチＳ１,Ｓ２が接続されており、スイッチＳ１の先には電源Ｖwriteの印加を制御するＢＬドライバＢＬｄｒｖが接続されている。スイッチＳ２の先のスイッチＳｖで読み出し電圧Ｖread,消去電圧Ｖeraseの切り替えができるようになっている。
これらのスイッチＳ１,Ｓ２,Ｓｖによって、ビット線ＢＬに印加される電圧が、書き込み電圧Ｖwrite、消去電圧Ｖerase、読み出し電圧Ｖreadのいずれかに切り替えられる。
【００７１】
また、ビット線ＢＬには、センスアンプＳＡが接続されている。スイッチＳ３はプレート線ＰＬに印加される電圧の切り替えに使う。
スイッチＳ３の切り替え接点は、書き込み時のプレート電圧Ｖpl-writeと、読み出し時のプレート電圧Ｖpl-readと、ＰＬドライバＰＬｄｒｖとの接続制御が可能になっている。
【００７２】
ＰＬドライバＰＬｄｒｖは、例えばＳＡイネーブル信号ＳＡｅｎ、あるいは、その後に、つぎにセンスアンプＳＡがセンシングを開始するまでに与えられる制御信号によってオンまたはオフする。ＰＬドライバＰＬｄｒｖは、それがオンのときはプレート線ＰＬへスイッチＳ３を介して消去電圧Ｖeraseを供給し、それがオフのときはプレート線ＰＬへスイッチＳ３を介してコモン電圧Ｖcommonを供給可能なスイッチである。
【００７３】
図９の回路では、センスアンプＳＡが入力電位を参照電位と差動増幅する構成を有している。センスアンプＳＡにスイッチＳ４を介して参照電位を供給する電源が接続される。
参照電位を供給する電源として３つの電源が設けられており、それぞれ、書き込みヴェリファイ動作時に用いる書き込み参照電位Ｖref-write、消去動作時に用いる消去参照電位Ｖref-erase、読み出し動作時に用いる読み出し参照電位Ｖref-readを供給する。
【００７４】
［駆動回路動作］
つぎに、回路動作の説明を行う。
ただし、書き込み、読出し動作については既存技術と同じなので、書き込みヴェリファイのみ簡単に述べ、消去動作（消去過程及び消去のヴェリファイ動作）の説明を詳しく行う。
【００７５】
書き込みヴェリファイ動作では、図９のＢＬドライバＢＬｄｒｖが、書き込み電圧Ｖwriteを発生する電源から、書き込み電圧Ｖwriteをビット線ＢＬ側に伝達する状態に制御される。また、書き込み信号によりスイッチＳ１がオンまたはオフされる。書き込みヴェリファイ動作では、スイッチＳ１,Ｓ２およびＰＬドライバＰＬｄｒｖはオンしない。ただし、スイッチＳ３が書き込み時のプレート電圧Ｖpl-writeを供給する状態にスイッチされているため、このプレート電圧Ｖpl-writeがプレート線ＰＬに印加される。
【００７６】
書き込みヴェリファイ動作を行うためにビット線ＢＬに電圧を印加する所謂プリチャージを行わないで、書き込み過程終了時点のビット線電圧をそのままプリチャージ電圧の代わりに用いる。
ビット線ＢＬは、書き込み過程ではスイッチＳ１が書き込み信号によりオンされるため所定の電圧の印加状態にある。書き込み過程の終了と同時に、スイッチＳ１がオフされるため、ビット線ＢＬの電圧印加状態が解除され、それがハイインピーダンス状態（フローティング状態）に移行する。
【００７７】
すると、このとき抵抗変化素子ＶＲＥに電流が流れ、その電流量に応じてビット線電圧が上昇する。その電流による放電が十分と見積もられる放電期間の終了を待って、センスアンプＳＡがＳＡイネーブル信号により起動される。センスアンプＳＡは、スイッチＳ４で予め選択しておいた書き込み参照電位Ｖref-writeを基準として、ＢＬ電位の大小を検出し、その検出結果を電源電圧レベルに増幅することで発生した出力データ信号を出力する。
【００７８】
消去動作時は、図９に示したスイッチＳｖの先の２つの電源のうち、消去電圧Ｖeraseの供給電源にスイッチされる。また、消去信号によりスイッチＳ２がオンまたはオフされる。スイッチＳ４は消去のための参照電圧Ｖref-eraseを供給する電源に接続されている。
【００７９】
図１０に、この回路状態での消去ヴェリファイ動作、即ち消去過程及び検出過程（ヴェリファイ読み出し動作）におけるビット線ＢＬの電位変化を示す。図１０（Ａ）は、連続して消去が失敗しているメモリセルＭＣに関するＢＬ電位変化とＰＬ電位変化を示すものである。また、図１０（Ｂ）は、消去成功となったときに次にセンスアンプＳＡが活性化されるときのＢＬ電位変化とＰＬ電位変化を示すものである。
【００８０】
まず、図１０（Ａ）および（Ｂ）において、消去（プリチャージを兼用）動作により、ＢＬ電位はコモン電位Ｖcommonから消去電圧Ｖeraseに変化する。この動作は、図９において、コモン電位Ｖcommonを出力している非活性のＢＬドライバＢＬｄｒｖを、オン状態のスイッチＳ１を介してビット線ＢＬに接続している状態から、スイッチＳ１のオフとともにビット線ＢＬから切り離し、また、スイッチＳｖが消去電圧Ｖeraseを選択した状態でスイッチＳ２がオンすることにより達成される。
【００８１】
その消去電圧で消去が失敗しているときには、可変抵抗素子ＶＲＥが十分な高抵抗になっておらず、抵抗値が低いため、図９のスイッチＳ２をオフして、消去電圧Ｖeraseのビット線ＢＬへの供給を解除すると、ビット線ＢＬはコモン電位Ｖcommonまで放電される（図１０（Ａ））。
この一連の動作は、可変抵抗素子ＶＲＥが十分高抵抗になるまで繰り返される。
【００８２】
一方、図１０（Ｂ）のように消去が十分な場合、可変抵抗素子ＶＲＥが高抵抗になるため、スイッチＳ２をオフして、消去電圧Ｖeraseのビット線ＢＬへの供給を解除することによって、多少はＢＬ電位が低下する。ところが、ＢＬ電位の低下到達レベルは参照電圧Ｖref-eraseよりも高電位であり、その状態でＳＡイネーブル信号ＳＡｅｎが供給され、センスアンプＳＡが活性される。したがって、センスアンプＳＡの正電源からの電荷供給によりＢＬ電位が再び消去電圧Ｖeraseまで上昇し、これにより消去成功となる。その消去成功というセンスアンプＳＡのデータにより、ＰＬドライバＰＬｄｒｖがオンするので、ＰＬ電位が図１０（Ｂ）のようにコモン電位Ｖcommonから消去電圧Ｖeraseに上昇する。
【００８３】
消去のための参照電位Ｖref-eraseを予め、消去失敗時にローレベルとなるＢＬ電位と消去成功時にハイレベルとなるＢＬ電位との間に設定しておけば、センスアンプＳＡにおいて消去の成功または失敗に応じた出力が得られる。これにより、消去が正しく行われているかを確認することができる。
またこのメモリセルアレイの駆動制御部の構成においては、消去動作時のインヒビット制御をビット線側の電位制御で行うのではなく、ＰＬ線側の電位をコモン電位ＶcommonからＶeraseに制御することで行うことを特徴としている（図１０（Ｂ））。このようなインヒビット制御を行うことで、インヒビット状態にあるメモリセルＭＣもＢＬ電位が消去電圧Ｖeraseでのヴェリファイ読出しを行うことになる。したがって、インヒビット状態にあるメモリセルＭＣであっても、消去が成功したメモリセルＭＣと同じヴェリファイ読み出し結果となるので、インヒビット制御のための論理整合回路を必要としなくなる。
【００８４】
本発明の実施の形態によれば、インヒビット動作制御を簡単な回路構成で実現でき、ＳＡ・ＢＬドライバ６の回路面積増大をなくすことができる。したがって、メモリ装置の面積増大なして、ＳＡ・ＢＬドライバ６の配置数を多くすることできるので並列動作数も増やすことができ、メモリ装置の高速化を実現できる。
【００８５】
＜３．変形例２＞
以上のように、第１の実施の形態では、ＢＬ側からの電位操作により、ビット線ＢＬとプレート線ＰＬの配線間電圧の極性を反転することでインヒビット制御を行う例を示した。
第１の実施の形態は、その極性反転のタイミングを、「第１配線（ここではＢＬ）への電圧供給を解除する前とする場合」の例であり、図６の例で、ディスチャージ後に電圧供給解除を行ってセル電流放電を行うことから、その前の当該ディスチャージの行為が極性反転動作となる。その反転をどのタイミングの配線間電圧に対する反転とするかの基準は、本発明では、「最近に行った第１配線への電圧供給時と異なる極性に反転する」というものである。したがって、ディスチャージ直前が基準となる。
【００８６】
これに対し、第２の実施の形態では、ＳＡイネーブル信号ＳＡｅｎの活性化後にＳＡデータを用いて配線間電圧の極性反転をセンサ線ＳＬ側から行うとした。ただし、「素子電流による前記第１配線の放電期間の終了以後」が要件であることから、ＳＡイネーブル信号ＳＡｅｎの活性化は、まさに、この終了時点の契機となるものである。よって、第２の実施の形態では、ＳＡ活性化時に限らず、その後に極性反転を行うこともできる。例えば、センスアンプＳＡによりヴェリファイ動作を行った後にビット線ＢＬ（第１配線）への電圧印加を再開するときに、プレート線ＰＬ（第２配線）の電位を操作することによって、配線間電圧（ＢＬ−ＰＬ間電圧）の極性反転を実行してもよい。
【００８７】
また、金属イオンで絶縁膜の絶縁特性を制御するタイプの抵抗変化型メモリに限らず、本発明は、どの抵抗変化型メモリにも適用できる。
【００８８】
ここで図５および図９と、本発明の「第１駆動制御部」「第２駆動制御部」との対応を説明する。
第１駆動制御部は、ダイレクトヴェリファイ動作の制御部であるから、図５におけるスイッチＳ１,Ｓ２,Ｓｖと、それにより制御される３つの電源と、ＢＬドライバＢＬｄｒｖと、センスアンプＳＡと、その参照電位のスイッチＳ４および参照電位の３つの電源を含む。これに対し、第２駆動制御部は、スイッチＳ３と、ディスチャージ電位Ｖdischargeの電源を含む。
【００８９】
図９においては、図５と比較では、ディスチャージ電位Ｖdischargeの電源は存在しない一方で、コモン電位Ｖcommonと消去電圧Ｖeraseを切り替えるＰＬドライバＰＬｄｒｖが設けられている。また、スイッチＳ３は、プレート線ＰＬに与える電圧として、ＰＬドライバ出力と、２つのＰＬ電源の出力とを切り替えるスイッチとして設けられている。
このような機能をもつスイッチＳ３とＰＬドライバＰＬｄｒｖは、「第１駆動制御部」「第２駆動制御部」のどちらにも含まれる構成である。また、ＰＬドライバＰＬｄｒｖの出力は配線間電圧の極性反転をセンスアンプＳＡの保持データで行うため、センスアンプＳＡも「第１駆動制御部」「第２駆動制御部」の両方に含まれる構成である。図９におけるその他の構成と「第１駆動制御部」「第２駆動制御部」との対応関係は、図５の場合と同様である。
【符号の説明】
【００９０】
１…メモリセルアレイ、２…ロウデコーダ、６…ＳＡ・ＢＬドライバ、１０…ディスチャージ電源、５００,ＶＲＥ…可変抵抗素子、ＭＣ…メモリセル、ＡＴ…アクセストランジスタ、ＢＬ…ビット線、ＰＬ…プレート線
【図１】
2011034604.tif 000003
【図２】
2011034604.tif 000004
【図３】
2011034604.tif 000005
【図４】
2011034604.tif 000006
【図５】
2011034604.tif 000007
【図６】
2011034604.tif 000008
【図７】
2011034604.tif 000009
【図８】
2011034604.tif 000010
【図９】
2011034604.tif 000011
【図１０】
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