(57)【要約】      （修正有）【課題】単純な構造のナノ点を有するメモリを利用してマルチレベルを保存することができるメモリ素子を提供する。【解決手段】ソース２１０及びソース２１０と対応するドレイン２２０と、ソース２１０とドレイン２２０との間を連結するように形成されているナノチャンネル２３０とを含み、ナノチャンネル２３０は、ソース２１０及びドレイン２２０の電圧によってソース２１０とドレイン２２０との間を電気的に連結するナノ線と、ナノ線上に吸着されて形成され、電荷を補集する複数のポテンシャルを有するナノ点とを含む。【選択図】図１
2011003871.tif 000002
【特許請求の範囲】
【請求項１】
ソース及び前記ソースと対応するドレインと、
前記ソースと前記ドレインとの間を連結するように形成されているナノチャンネルと
を含み、
前記ナノチャンネルは、
前記ソース及び前記ドレインの電圧によって前記ソースと前記ドレインとの間を電気的に連結するナノ線と、
前記ナノ線上に形成され、電荷を補集する複数のポテンシャルを有するナノ点と
を含むことを特徴とするナノ線メモリ。
【請求項２】
前記ナノ線は、ドーピングされた半導体で形成されていることを特徴とする請求項１に記載のナノ線メモリ。
【請求項３】
前記ナノ点は、ドーピングされた半導体又は半導体物質と金属の合成であるシリサイド物質で形成されていることを特徴とする請求項２に記載のナノ線メモリ。
【請求項４】
前記ナノチャンネルは、１つ以上の前記ナノ点を含むことを特徴とする請求項３に記載のナノ線メモリ。
【請求項５】
前記ソース及び前記ドレインは、金属を含むシリサイドで形成されていることを特徴とする請求項１に記載のナノ線メモリ。
【請求項６】
前記ナノ線メモリは、
前記ナノ点に隣接し、前記ナノ点のポテンシャルエネルギーの高さを調節するゲートをさらに含むことを特徴とする請求項４に記載のナノ線メモリ。
【請求項７】
前記ナノ線メモリは、前記ナノ点の数と同一の数の前記ゲートを含むことを特徴とする請求項６に記載のナノ線メモリ。
【請求項８】
前記ナノ線メモリは、複数の前記ゲートを介して前記ナノ点のポテンシャルエネルギーを順次的に又は非順次的に調節することを特徴とする請求項７に記載のナノ線メモリ。
【請求項９】
複数の前記ナノ点の電荷濃度をそれぞれ調節し、不揮発性と揮発性のハイブリッド形態を有することを特徴とする請求項８に記載のナノ線メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノ線メモリに関する。より詳細には、ナノ線をチャンネルとして有し、ナノ線に吸着されているナノ点（ｎａｎｏ  ｄｏｔ）を利用したナノ線メモリに関する。
【背景技術】
【０００２】
ナノ点を含む不揮発性メモリは、ゲート電極に負又は正の電圧を印加し、ナノ点に電荷を注入又は排出しつつ、ソースとドレイン上のしきい電圧を変動させることによって、メモリとして動作する。このようなメモリは、その工程が一般的な半導体工程のように多くのプロセスを経由するようになり、このような複雑な工程を利用することによって、工程費用が高く策定することができるという問題がある。また、従来のメモリは、その状態が２つ、すなわち１又は０の形態を有するようになり、マルチレベルの形態を保存することができない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国登録特許第１０−０７８３１８８号公報
【特許文献２】韓国登録特許第１０−００６１９３２号公報
【特許文献３】特開２００６−２２８８４４号公報
【特許文献４】特開２００８−００４７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、単純な構造のナノ点を有するメモリを利用してマルチレベルを保存することができるメモリ素子を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様に係るナノ線メモリは、ソース及び前記ソースと対応するドレインと、前記ソースと前記ドレインとの間を連結するように形成されているナノチャンネルと、を含み、前記ナノチャンネルは、前記ソース及び前記ドレインの電圧によって前記ソースと前記ドレインとの間を電気的に連結するナノ線と、前記ナノ線上に形成され、電荷を補集する複数のポテンシャルを有するナノ点とを含むことを特徴とする。
【０００６】
前記ナノ線は、ドーピングされた半導体で形成することができる。
【０００７】
前記ナノ点は、ドーピングされた半導体又は半導体物質と金属の合成であるシリサイド物質で形成することができる。
【０００８】
前記ナノチャンネルは、１つ以上の前記ナノ点を含むことができる。
【０００９】
前記ソース及び前記ドレインは、金属を含むシリサイドで形成することができる。
【００１０】
前記ナノ線メモリは、前記ナノ点に隣接し、前記ナノ点のポテンシャルエネルギーの高さを調節するゲートをさらに含むことができる。
【００１１】
前記ナノ線メモリは、前記ナノ点の数と同一の数の前記ゲートを含むことができる。
【００１２】
前記ナノ線メモリは、複数の前記ゲートを介して前記ナノ点のポテンシャルエネルギーを順次的に又は非順次調節することができる。
【００１３】
複数の前記ナノ点の電荷濃度をそれぞれ調節し、不揮発性と揮発性のハイブリッド形態を有することができる。
【発明の効果】
【００１４】
本発明によるナノ線不揮発性メモリは、単純な形態の構造を有するので、工程が単純になり、ゲートを利用して複数のエネルギー状態を調節することによって、マルチレベルの電流レベルを作ることができ、ゲート及びエネルギー準位を調節することによって、不揮発性メモリ又は揮発性メモリとして動作可能であり、エネルギー準位を調節するゲートをさらに設けることによって、揮発性メモリと不揮発性メモリのハイブリッド構造を構成することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施例に係るナノ線メモリの平面図である。
【図２】図１のナノ線チャンネルを拡大した断面図である。
【図３】電圧によるナノ線メモリの状態を示す構成図である。
【図４】図１のナノ線メモリの動作原理を示す構成図である。
【図５】本発明の第１実施例による電流−電圧曲線である。
【図６】本発明の第２実施例に係るナノ線メモリの平面図である。
【図７】図６のナノ線メモリの動作原理を示すグラフである。
【図８】図６のナノ線メモリの動作原理を示すグラフである。
【図９】図６のナノ線メモリの動作原理を示すグラフである。
【発明を実施するための形態】
【００１６】
以下、添付の図面を参照して本発明の属する技術分野における通常の知識を有する者が容易に実施することができるように本発明の実施例を詳細に説明する。しかし、本発明は、様々な異なる形態で具現されることができ、ここで説明する実施例に限定されるものではない。なお、図面において、本発明を明確に説明するために、説明と関係ない部分を省略し、明細書全般において、同様の部分に同様の参照符号を付けた。
【００１７】
明細書全般において、ある部分が任意の構成要素を「含む」とするとき、これは別段の定めがない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含むことができることを意味する。
【００１８】
以下、図１乃至図５を参照して、本発明によるナノ線メモリについて説明する。図１は、本発明の第１実施例に係るナノ線メモリの平面図であり、図２は、図１のナノ線チャンネルを拡大した断面図である。
【００１９】
図１を参照すれば、本発明の第１実施例に係るナノ線メモリは、基板２００上にソース２１０とドレイン２２０及びナノチャンネル２３０を含む。すなわち、基板２００上にソース２１０とドレイン２２０が離隔されて形成され、ソース２１０とドレイン２２０との間を連結するようにナノチャンネル２３０が形成されている。
【００２０】
図２のように、ナノチャンネル２３０は、ソース２１０とドレイン２２０との間の露出された基板２００の上にナノ線２３３、すなわちナノワイヤで形成され、ナノ線２３３で形成されたナノチャンネル２３０の上に複数のナノ点（ｎａｎｏ  ｄｏｔ）２３５が吸着されて形成されている。
【００２１】
基板２００は、シリコン、ガラス、その他の絶縁性を有する物質で形成されており、ソース２１０とドレイン２２０は、金属とのシリサイド、ドーピングされたシリコン及び半導体とドーピングされた半導体で形成されることができ、ナノチャンネル２３０を形成するナノ線２３３は、ドーピングされた半導体で形成され、ナノ点２３５は、ドーピングされた半導体又は金属を利用してナノ線２３３の上に直接吸着させることによって形成することができる。
【００２２】
本発明の第１実施例に係るナノ線メモリは、別途のゲート及びゲート絶縁膜を含まないので、製造工程が単純化される。
【００２３】
以下、図１のナノ線メモリの動作原理について説明する。図３は、電圧によるナノ線メモリの状態を示す構成図であり、図４は、図１のナノ線メモリの動作原理を示す構成図であり、図５は、本発明の第１実施例による電流−電圧曲線である。
【００２４】
図３は、本発明の第１実施例の一例として、Ｐｄナノ点２３５がＶ2Ｏ5ナノ線２３３、すなわちナノチャンネルの上に吸着されて形成されたナノ線メモリを示すものである。
【００２５】
Ｐｄナノ点２３５がＶ2Ｏ5ナノ線２３３に吸着された初期の状態は、Ａ状態の通りである。
【００２６】
すなわち、ナノ点２３５がナノ線２３３の上に吸着されることによって、ナノ線２３３とナノ点２３５との間には、ナノショットキー障壁が形成される。点線で表示された部分は、ナノ線に形成される空乏領域５１０である。
【００２７】
ナノ点２３５では、図３のように、電荷が丸く分布する。このような状態は、ナノ点２３５とナノ線２３３の上に水５２０が吸着された時、Ｂ状態のようにその領域が拡大される。すなわち、ナノ線２３３の空乏領域５１０とナノ点２３５での電子分布領域がそれぞれ拡大される。
【００２８】
このような空乏領域５１０が増加し、且つ空乏領域５１０に正の電荷を有する欠点ポテンシャル（ｄｅｆｅｃｔ  ｐｏｔｅｎｔｉａｌ）が形成されるため、流れる電流の量が電圧の大きさによって異なって分布するようになる。
【００２９】
図４及び図５を参照すれば、まず、空乏領域５１０に起因して、ナノ点２３５の周囲には、ナノショトキー障壁が形成され、このような障壁の形成によって、低いソース−ドレイン電圧Ｖ＝Ｖ１では、非常に小さい電子流れ５３０が発生し、電流の量がＩ状態のように低い値を示す。
【００３０】
しかし、電圧の大きさがますます高くなるにつれて、電圧に起因して発生するポテンシャルは、空乏による障壁より高くなり、これにより、電子流れ５３０が非常に大きくなり、電流の値は、ＩＩ状態のように急激に増加する。このような電圧がますます大きくなれば、ＩＩＩ状態に発展し、この際、ナノ−ショトキー障壁より高いエネルギーを有するポテンシャルを有するようになる。このため、ソース−ドレイン間の電子は、ナノ点２３５に流れ込むようになり、ナノ点２３５に補集される状態となる。
【００３１】
ＩＩＩ状態で電圧を低減すれば、電子の補集が続くと共に、補集された電子がナノ点２３５から離脱し、電子流れ５３０として取り出される。
【００３２】
しかし、ＩＶ状態のように、ナノ点２３５から離脱される電子は、空乏領域５１０に存在する正の電荷との引力に起因して、補集される電子の量に比べて少ない量で排出される。したがって、ＩＶ状態の電流の値もＩＩＩ状態より低い値を示す。
【００３３】
しかし、電圧が次第に減少すれば、正電荷との引力によってとどまっていたナノ点内の電子の離脱が加速化され、このため、ＶとＶＩ状態になる。この際、ＶＩ状態では、同一の電圧であるＩ状態より多い電流を流す。
【００３４】
すなわち、空乏領域５１０に正電荷が分布し、且つナノ点２３５内に流入された電子が排出される時、空乏領域５１０の正電荷によって引力が発生し、外部に排出されるときの電流が流入されるときの電流と異なる値を有するヒステリシスを示すようになる。
【００３５】
このように、本発明の第１実施例に係るナノ線メモリ素子は、別途のゲート絶縁膜及びゲート電極による電流の流れでなく、ドレイン電圧を調節し、ナノ点に電荷を閉じ込むことによって、メモリ動作が可能である。
【００３６】
以下、図６乃至図９を参照して本発明の第２実施例について説明する。図６は、本発明の第２実施例に係るナノ線メモリの平面図であり、図７乃至図９は、図６のナノ線メモリの動作原理を示すグラフである。
【００３７】
図６を参照すれば、ナノ線メモリは、図１と同様の構造を有する。すなわち、基板６１０の上に対応するソース６３０とドレイン６２０が形成され、ソース６３０とドレイン６２０との間にナノチャンネル６９０が形成されている。
【００３８】
また、第２実施例に係るナノ線メモリは、ナノチャンネル６９０上のナノ点６６０、６８０の数と同一の数のゲート６４０、６５０をさらに含む。
【００３９】
すなわち、図６のように、ナノ点６６０、６８０が２つである場合、２つのゲート６４０、６５０それぞれのナノ点６６０、６８０に対応して形成されている。
【００４０】
このようなゲート６４０、６５０は、対応するナノ点６６０、６８０のポテンシャルエネルギーをそれぞれ調節し、具体的な動作は、図７乃至図９に示された通りである。
【００４１】
図７を参照すれば、第１実施例のように、ドレインに正の電圧が加えられたとき、各欠点ポテンシャルは、ソースのフェルミレベルより低くなり、それぞれの欠点ポテンシャルは、電荷で満たされる。
【００４２】
このように満たされた電荷は、ゲート電圧が印加されていない図７の状態では、ドレイン側に流れるようになる。
【００４３】
この際、図８及び図９のように、それぞれの欠点ポテンシャルにかかっているゲート電圧を調節し、図８のように、ゲート電圧を高めれば、欠点ポテンシャルの深さが深くなるため、欠点ポテンシャルにとどまっている電荷は、ドレイン側にトンネリングすることが難しくなるので、不揮発性メモリとして動作し、図９のように、それぞれの欠点ポテンシャルにかかっているゲート電圧を低めれば、欠点ポテンシャルの深さが低くなり、電荷が補集されないため、ソースからドレインまで電荷の移動が発生する。
【００４４】
このような方法を利用してそれぞれナノ点での電荷の量を調節することによって、マルチレベルの信号を保存することができる。すなわち、複数のナノ点及びゲート電圧を調節することによって現われる安定した電流の値を複数個で調節し、マルチレベル信号を制御することができる。
【００４５】
したがって、不揮発性を有するナノ線メモリを示す第１実施例とは異なって、第２実施例のナノ線メモリは、揮発性及び不揮発性をゲートを利用して調節することができる。
【００４６】
また、このような欠点ポテンシャルの深さを調節することによって、不揮発性と揮発性メモリのハイブリッド構造を示すことができる。
【００４７】
すなわち、ナノ点の大きさ及び電荷の濃度を調節することによって、欠点ポテンシャルの深さが変わるようになる。このように異なって現われるポテンシャルの深さを利用して不揮発性及び揮発性メモリハイブリッド形態を具現することができる。
【００４８】
例えば、図７のように、２つのゲート６４０、６５０を用いてエネルギーを調節するナノ線メモリの場合、両方のナノ点が互いに異なる電荷濃度を有すれば、低い電荷濃度を有するナノ点は、揮発性メモリとして使用可能であり、高い電荷濃度を有するナノ点は不揮発性メモリとして活用可能である。
【００４９】
電荷の濃度が高いほど、深いポテンシャル井戸を形成すると共に、空乏領域に正電荷を多く有するようになるので、不揮発性メモリとして活用され、低い濃度を有するナノ点は、ゲート電極を利用してそのポテンシャルの深さを調節することによって、揮発性メモリとして活用可能である。
【００５０】
以上、本発明の実施例について説明したが、本発明の権利は、これに限定されるものではなく、特許請求の範囲と発明の詳細な説明及び添付の図面の範囲内で様々に変形して実
施することが可能である。
【符号の説明】
【００５１】
２００  基板
２１０  ソース
２２０  ドレイン
２３０  ナノチャンネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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