(57)【要約】【課題】高メモリ密度、低電力消費、及び高信頼性を達成可能なＮＡＮＤ型多値メモリセルを提供する。【解決手段】ＮＡＮＤ型多値メモリセルは、２つのドレイン／ソース領域を基板に有する。２つのドレイン／ソース領域の間における基板の上方には、酸化物−窒化物−酸化物構造体が形成される。このうち窒化物層は、電荷を非対称に捕獲する層として機能する。酸化物−窒化物−酸化物構造体の上方には、制御ゲートが配置される。ドレイン／ソース領域に非対称のバイアスをかけることで、ドレイン／ソース領域に高い電圧が生じ、これによってドレイン／ソース領域の略近傍における電荷捕獲層にＧＩＤＬ（ゲートに起因するドレインでの電流漏れ）正孔注入処理を行い、正孔を非対称な分布で注入する。【選択図】図１
2011066436.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電材料からなる基板と、
前記基板内に形成され、第２の導電材料からなる第１及び第２の活性領域と、
前記第１及び第２の活性領域の中間領域の上方に形成された制御ゲートと、
前記制御ゲート及び前記基板の間に形成された電荷捕獲層と、
を有するＮＡＮＤ型多値メモリセルであって、
前記電荷捕獲層は、第１の誘電体層により前記制御ゲートから絶縁され、且つ第２の誘電体層により前記基板から絶縁され、
前記電荷捕獲層は、前記第１及び第２の活性領域に対する非対称のバイアスに応じて、前記第１の活性領域近傍の第１のデータビット及び前記第２の活性領域近傍の第２のデータビットについて非対称に電荷を捕獲する
ことを特徴とするＮＡＮＤ型多値メモリセル。
【請求項２】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記第１の導電材料は、ｐ型導電材料であることを特徴とするＮＡＮＤ型多値メモリセル。
【請求項３】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記第２の導電材料は、ｎ型導電材料であることを特徴とするＮＡＮＤ型多値メモリセル。
【請求項４】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記第１の活性領域はドレイン領域であり、前記第２の活性領域はソース領域であることを特徴とするＮＡＮＤ型多値メモリセル。
【請求項５】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記第１の誘電体層は、酸化アルミニウムからなることを特徴とするＮＡＮＤ型多値メモリセル。
【請求項６】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記第２の誘電体層は、酸化アルミニウムからなることを特徴とするＮＡＮＤ型多値メモリセル。
【請求項７】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記電荷捕獲層は、窒化物からなることを特徴とするＮＡＮＤ型多値メモリセル。
【請求項８】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記電荷捕獲層は、シリコンナノ結晶からなることを特徴とするＮＡＮＤ型多値メモリセル。
【請求項９】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記電荷捕獲層は、ゲートに起因してドレインで電流漏れを発生させる正孔注入処理により消去処理を実行することを特徴とするＮＡＮＤ型多値メモリセル。
【請求項１０】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記電荷捕獲層は、ゲートに起因してドレインで電流漏れを発生させる正孔注入処理により書き込み処理を実行することを特徴とするＮＡＮＤ型多値メモリセル。
【請求項１１】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記電荷捕獲層は、電子注入により消去処理を実行することを特徴とするＮＡＮＤ型多値メモリセル。
【請求項１２】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記電荷捕獲層は、電子注入により書き込み処理を実行することを特徴とするＮＡＮＤ型多値メモリセル。
【請求項１３】
第１の導電材料からなる基板と、
前記基板内に形成され、第２の導電材料からなる第１及び第２の活性領域と、
前記第１及び第２の活性領域の中間領域の上方に形成された制御ゲートと、
前記制御ゲート及び前記基板の間に形成された電荷捕獲層と、
を有するＮＡＮＤ型多値メモリセルであって、
前記電荷捕獲層は、前記第１及び第２の活性領域に対する非対称のバイアスに応じて、前記第１の活性領域近傍の第１のデータビット及び前記第２の活性領域近傍の第２のデータビットについて非対称に電荷を捕獲する
ことを特徴とするＮＡＮＤ型多値メモリセル。
【請求項１４】
請求項１３記載のＮＡＮＤ型多値メモリセルにおいて、
前記基板及び前記制御ゲートから前記電荷捕獲層を絶縁させる複数の誘電体層をさらに有することを特徴とするＮＡＮＤ型多値メモリセル。
【請求項１５】
第１の導電材料からなる基板と、
前記基板内に形成され、第２の導電材料からなる第１及び第２の活性領域と、
前記第１及び第２の活性領域の中間領域の上方に形成された制御ゲートと、
前記制御ゲート及び前記基板の間に形成された不連続な電荷捕獲層と、
を有するＮＡＮＤ型多値メモリセルであって、
前記電荷捕獲層は、第１の誘電体層により前記制御ゲートから絶縁され、且つ第２の誘電体層により前記基板から絶縁され、
前記電荷捕獲層は、前記制御ゲートから延在する少なくとも１つの延在部により複数の部分に分割され、前記複数の部分のそれぞれは、他の部分とは別に電荷を保持可能である
ことを特徴とするＮＡＮＤ型多値メモリセル。
【請求項１６】
列を形成するように配置された複数のＮＡＮＤ型多値メモリセルと、複数の選択ゲートとを有するメモリアレイであって、
前記複数のＮＡＮＤ型多値メモリセルのそれぞれは、ドレイン領域、ソース領域及び電荷捕獲層を有し、
前記電荷捕獲層は、前記ドレイン領域及び前記ソース領域に対する非対称のバイアスに応じて、前記ドレイン領域近傍の第１のデータビット及び前記ソース領域近傍の第２のデータビットについて非対称に電荷を捕獲し、
前記複数の選択ゲートのうち、第１の選択ゲートは、前記列の一端に配置され、第２の選択ゲートは、前記列の他端に配置され、
前記複数のＮＡＮＤ型多値メモリセルのうちの１つのＮＡＮＤ型多値メモリセルの書き込み処理中に、前記第１の選択ゲートを介してドレイン電圧が印加され、且つ前記第２の選択ゲートを介してソース電圧が印加され、
前記ドレイン電圧及び前記ソース電圧は、前記第１及び第２のデータビットの書き込み状態に応じて異なる電圧レベルとされる
ことを特徴とするメモリアレイ。
【請求項１７】
請求項１６記載のメモリアレイにおいて、
前記第１データビットが書き込まれるとき、前記ソース電圧は略０Ｖであり、前記ドレイン電圧は３〜６Ｖであり、
前記第２データビットが書き込まれるとき、前記ドレイン電圧は略０Ｖであり、前記ソース電圧は３〜６Ｖである
ことを特徴とするメモリアレイ。
【請求項１８】
請求項１６記載のメモリアレイにおいて、
前記１つのＮＡＮＤ型多値メモリセルの制御ゲートには、略−１０〜−２０Ｖの電圧が印加されることを特徴とするメモリアレイ。
【請求項１９】
制御ゲートと、第１及び第２の活性領域と、前記第１及び第２の活性領域それぞれの近傍において非対称に電荷を捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの書き込み方法であって、
前記制御ゲートに負のゲート電圧を印加するステップと、
前記第２の活性領域を接地させるステップと、
前記第１の活性領域に正の電圧を印加し、ゲートに起因してドレインで電流漏れを発生させる正孔注入処理を、前記第１の活性領域の略近傍において、前記電荷捕獲層に対して行うことにより、正孔を非対称な分布で注入するステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの書き込み方法。
【請求項２０】
請求項１９記載のＮＡＮＤ型多値メモリセルの書き込み方法において、
前記第１の活性領域を接地するステップと、
前記第２の活性領域に正の電圧を印加し、ゲートに起因してドレインで電流漏れを発生させる正孔注入処理を、前記第２の活性領域の略近傍において、前記電荷捕獲層に対して行うことにより、正孔を非対称な分布で注入するステップと、
をさらに有することを特徴とするＮＡＮＤ型多値メモリセルの書き込み方法。
【請求項２１】
請求項１９記載のＮＡＮＤ型多値メモリセルの書き込み方法において、
前記電荷捕獲層は、前記制御ゲートの延在部により分割された不連続な電荷捕獲層であることを特徴とするＮＡＮＤ型多値メモリセルの書き込み方法。
【請求項２２】
制御ゲートと、第１及び第２の活性領域と、前記第１及び第２の活性領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの消去方法であって、
前記制御ゲートに正の電圧を印加するステップと、
前記第１及び第２の活性領域を接地し、ゲートに起因してドレインで電流漏れを発生させる正孔注入処理を、前記電荷捕獲層に対して行うことにより、前記第１及び第２のデータビットを消去するステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの消去方法。
【請求項２３】
制御ゲートと、第１及び第２の活性領域と、前記第１及び第２の活性領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの消去方法であって、
前記制御ゲートに正の電圧を印加するステップと、
前記第１及び第２の活性領域を接地し、前記電荷捕獲層に対して電子注入を行うことにより、前記第１及び第２のデータビットを消去するステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの消去方法。
【請求項２４】
制御ゲートと、第１及び第２の活性領域と、前記第１及び第２の活性領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの読み出し方法であって、
前記制御ゲートに正の読み出し電圧を印加するステップと、
前記第２の活性領域に正のドレイン電圧を印加するステップと、
前記第１の活性領域を接地し、前記第１のデータビットを読み出すステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの読み出し方法。
【請求項２５】
請求項２４記載のＮＡＮＤ型多値メモリセルの読み出し方法において、
前記第１の活性領域に前記正のドレイン電圧を印加するステップと、
前記第２の活性領域を接地し、前記第２のデータビットを読み出すステップと、
をさらに有することを特徴とするＮＡＮＤ型多値メモリセルの読み出し方法。
【請求項２６】
請求項２４記載のＮＡＮＤ型多値メモリセルの読み出し方法において、
前記正の読み出し電圧は略３〜６Ｖであり、前記正のドレイン電圧は略４〜６Ｖである
ことを特徴とするＮＡＮＤ型多値メモリセルの読み出し方法。
【請求項２７】
プロセッサ及びＮＡＮＤ型フラッシュメモリデバイスを有する電子システムであって、
前記プロセッサは、前記電子システムの動作を制御し、
前記ＮＡＮＤ型フラッシュメモリデバイスは、複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
第１の導電材料からなる基板と、
前記基板内に形成され、第２の導電材料からなる第１及び第２の活性領域と、
前記第１及び第２の活性領域の中間領域の上方に形成された制御ゲートと、
前記制御ゲート及び前記基板の間に形成された電荷捕獲層と、
を有し、
前記電荷捕獲層は、前記第１及び第２の活性領域に対する非対称のバイアスに応じて、前記第１の活性領域近傍の第１のデータビット及び前記第２の活性領域近傍の第２のデータビットについて非対称に電荷を捕獲する
ことを特徴とする電子システム。
【請求項２８】
制御ゲートと、第１及び第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの消去方法であって、
前記制御ゲートに電圧を印加するステップと、
前記第１及び第２のソース／ドレイン領域に非対称の電圧を印加し、前記第１及び第２のデータビットを消去するステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの消去方法。
【請求項２９】
制御ゲートと、第１及び第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの書き込み方法であって、
前記制御ゲートに電圧を印加するステップと、
前記第１及び第２のソース／ドレイン領域に非対称の電圧を印加し、前記第１及び第２のデータビットに書き込み処理をするステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの書き込み方法。
【請求項３０】
制御ゲートと、第１及び第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、をそれぞれが有する複数のＮＡＮＤ型多値メモリセルからなる列アレイの読み出し方法であって、
前記制御ゲートに読み出し電圧を印加するステップと、
前記第２のソース／ドレイン領域に第１のドレイン電圧を印加し、且つ前記第１のソース／ドレイン領域を接地することで、前記第１のデータビットを読み出すステップと、
前記第１のソース／ドレイン領域に第２のドレイン電圧を印加し、且つ前記第２のソース／ドレイン領域を接地することで、前記第２のデータビットを読み出すステップと、
を有することを特徴とする列アレイの読み出し方法。
【請求項３１】
請求項３０記載の列アレイの読み出し方法において、
前記第１及び第２のドレイン電圧は、略同一であることを特徴とする列アレイの読み出し方法。
【請求項３２】
制御ゲートと、第１及び第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの消去方法であって、
前記制御ゲートに電圧を印加するステップと、
ゲートに起因してドレインで電流漏れを発生させる正孔注入処理を、前記第１及び第２のソース／ドレイン領域から行うのと略同時に、前記第１及び第２のデータビットを消去するステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリセルに関し、より詳細には、不揮発性多値メモリセルに関する。
【背景技術】
【０００２】
メモリデバイスには、様々な種類や大きさのものがある。その中には、その性質が揮発性であり、能動的な電力供給なしにはデータを保持できないものがある。一般的な揮発性メモリとしては、コンデンサとして形成される複数のメモリセルを有するＤＲＡＭがある。コンデンサにおける電荷の存在又は不存在により、メモリセルに記憶された２値のデータが示される。動的なメモリデバイスは、不揮発性メモリよりもデータ保持に手間がかかるが、一般に読み出し処理や書き込み処理は速い。
【０００３】
別の構成としては、不揮発性メモリデバイスも利用可能である。例えば、浮遊ゲート型メモリデバイスは、浮遊ゲート型トランジスタを用いてデータを記憶する不揮発性メモリである。トランジスタの閾値電圧を変化させることにより、メモリセルにデータを書き込み、電力供給が停止してもデータは保持される。トランジスタに消去処理を行うことで、トランジスタの閾値電圧を元に戻すことができる。メモリは、消去ブロック毎に配置される。消去ブロックにおける全てのメモリセルは、一度に消去される。これらの不揮発性メモリデバイスは、一般にフラッシュメモリと呼ばれる。
【０００４】
フラッシュメモリでは、浮遊ゲート技術や電荷捕獲技術を用いることができる。浮遊ゲートセルは、ソース及びドレイン領域を有し、これらの領域が横方向に相互に離間されることで中間チャネル領域が形成される。ソース及びドレイン領域は、シリコン基板の共通水平面に形成される。浮遊ゲートは、ドープされたポリシリコンから構成されることが一般的であるが、チャネル領域の上方に配置され、酸化物によりセルにおける他の構成要素から電気的に絶縁される。浮遊ゲート技術における不揮発性メモリの機能は、絶縁された浮遊ゲートに記憶された電荷の存在又は不存在により実現される。電荷捕獲技術では、電子又は正孔を捕獲及び保持する絶縁捕獲部に保持された電荷の存在又は不存在により不揮発性メモリとして機能する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
メモリメーカが競争力を維持するため、メモリ設計者は、フラッシュメモリデバイスの密度向上を常に図っている。一般に、フラッシュメモリデバイスの密度を向上するためには、メモリセル間の隙間を減少させたり、メモリセルを微細化したりすることが必要である。デバイスの構成要素の多くは、微細化によりセルの動作に問題を発生させる可能性がある。例えば、ソース／ドレイン領域間のチャネルを短くすると、激しい短チャネル効果を生じ得る。加えて、セルサイズを微細化することに伴い、セルの一端から他端への電荷の移動が問題として顕在化してくる。
【０００６】
上記の理由により、及び、本明細書を読み、その内容を理解することで当業者に明らかとなる後述する他の理由により、当該分野では、より高密度のメモリデバイスが求められている。
【０００７】
メモリ密度に関する上述の課題及びその他の課題は、本発明により解決され、また、以下の説明を読み、その内容を検討することにより理解されよう。
【課題を解決するための手段】
【０００８】
本発明は、ＮＡＮＤ型多値メモリ構造体に係るものである。この構造体は、第１の導電材料からなる基板を有する。前記基板内には、第１及び第２の活性領域が形成される。前記第１及び第２の活性領域は、第２の導電材料からなる。一実施形態において、前記第１の導電材料はｐ型材料であり、前記第２の導電材料はｎ型材料である。
【０００９】
前記第１及び第２の活性領域の中間領域の上方には、制御ゲートが形成される。前記制御ゲート及び前記基板の間には、電荷捕獲層が配置される。前記電荷捕獲層は、第１の誘電体層により前記制御ゲートから絶縁され、且つ第２の誘電体層により前記基板から絶縁される。前記電荷捕獲層は、前記第１及び第２の活性領域に対する非対称のバイアスに応じて、非対称に電荷を捕獲することができる。これにより、前記第１の活性領域近傍で第１のデータビットを、前記第２の活性領域近傍で第２のデータビットを保持可能となる。
【００１０】
本発明のさらに別の実施形態は、上記内容から派生した方法及び装置を含む。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明に係る非対称の電荷捕獲によりＮＡＮＤ型多値メモリセルに書き込み処理する一実施形態の断面図である。
【図２】図２は、本発明に係る非対称の電荷捕獲によりＮＡＮＤ型多値メモリセルに書き込み処理する別の実施形態の断面図である。
【図３】図３は、本発明に係る非対称の電荷捕獲によりＮＡＮＤ型多値メモリセルを消去する一実施形態の断面図である。
【図４】図４は、本発明に係る非対称の電荷捕獲を行うＮＡＮＤ型多値メモリセルのさらに別の実施形態の断面図である。
【図５】図５は、本発明に係る非対称の電荷捕獲によりＮＡＮＤ型多値メモリセルを読み出す一実施形態の断面図である。
【図６】図６は、本発明に係るＮＡＮＤ型多値メモリセルアレイの一部を示す図である。
【図７】図７は、図６の実施形態を動作させるための電圧の表を示す図である。
【図８】図８は、本発明に係る電子システムの一実施形態のブロック図である。
【発明を実施するための形態】
【００１２】
以下、添付の図面を参照しつつ、本発明について詳述する。添付図面は、本願開示の一部を構成するものであり、これらの図面に基づき、本発明に係る特定の実施形態が示される。各図面において、実質的に同様の構成要素には、同一の参照符号を付すものとする。各実施形態は、当業者が本発明を実施可能な程度に開示される。本発明の範囲から外れない限り、他の実施形態も可能であり、また、構造的、論理的及び電気的変更も可能である。以下で用いる語句「ウェハ」又は「基板」は、土台となるあらゆる半導体構造体を含む。両語句は、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープ済及び非ドープ半導体、土台となる半導体構造体により支持されるシリコンのエピタキシャル層、並びに、当業者にとって周知の他の半導体構造体を含むものである。また、以下の説明においては、語句「ウェハ」又は「基板」に言及する場合、それより前の処理工程により、土台となる半導体構造体における領域／接合部が形成されていてもよい。さらに、語句「ウェハ」又は「基板」は、上記のような領域／接合部を含む下部層を含む。従って、以下の説明は限定的に解釈すべきではなく、本発明の範囲は、添付の特許請求の範囲及びその均等の範囲によってのみ決定される。
【００１３】
浮遊ゲート型メモリの電荷は、浮遊ゲートに拡がるガウス面を形成する。本発明に係る電荷捕獲型メモリの電荷は、局在し、拡がることがない。この特性により、多値セルを形成する能力及び非対称の電荷が実現される。
【００１４】
図１は、非対称の電荷捕獲によりＮＡＮＤ型多値メモリセルに書き込み処理する一実施形態の断面図である。本実施形態は、２つの活性領域１０５、１０７を有する基板１０１を備える。各活性領域１０５、１０７は、実行される処理及び印加される電圧に応じて、交互にドレイン領域又はソース領域として機能する。
【００１５】
一実施形態では、ドレイン及びソース領域１０５、１０７はｎ型導電層であり、基板１０１はｐ型導電層である。他の実施形態として、上記導電層の型を反対にすることもできる。
【００１６】
ドレイン／ソース領域１０５、１０７間に形成されたチャネルの上方には、酸化物−窒化物−酸化物（ＯＮＯ）構造体１０３、１０９、１１１が配置される。窒化物層１０３は、第１の酸化物層１１１により基板１０１から絶縁され、第２の酸化物層１０９により制御ゲート１００から絶縁される。窒化物層１０３は、本発明に係る非対称の電荷を保持する電荷捕獲層である。本発明において、誘電体層及び／又は電荷捕獲層の数量は限定されない。
【００１７】
また、本発明において、誘電体層や電荷捕獲層の組成は限定されない。一実施形態では、酸化物は、酸化アルミニウムとすることができる。電荷捕獲層は、シリコンナノ結晶層とすることができる。他の実施形態として、別の材料からなる誘電体層及び／又は電荷捕獲層を用いることができる。
【００１８】
図１の実施形態では、電荷捕獲層１０３の左側に１つのデータビットに書き込み処理する様子が示されている。この書き込み処理は、比較的高い負の電圧を制御ゲート１００に印加することにより実行される。この電圧によりチャネルがオフとなり、ドレイン領域１０５からソース領域１０７への電流漏れが防止される。一実施形態では、ゲート電圧は−１０〜−１５Ｖに設定される。他の実施形態として、別の値のゲート電圧範囲を用いてもよい。
【００１９】
ドレイン領域１０５及びソース領域１０７には、非対称のバイアスがかけられる。一実施形態では、正の５Ｖがドレイン領域１０５に印加され、ソース領域１０７は接地される（すなわち、０Ｖ）。接合部の左側における、制御ゲート１００及び接合電界両方からの大きな電位により、ＧＩＤＬ（ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ: ゲートに起因するドレインでの電流漏れ）状態が発生する。このＧＩＤＬ状態では、左側の接合部近傍において電荷捕獲層１０３に正孔が注入される。注入された正孔は、事前の消去状態における電子との間で中性化し、閾値電圧を低下させる。
【００２０】
右側の接合部は、接合バイアスがゼロであるため、電界が小さくなる。このため、正孔を注入する程のバイアス状態とはならない。チャネル右側の電子は正孔により補償されないため、当初の書き込み状態又は消去状態がそのまま残る。
【００２１】
図２は、非対称の電荷捕獲によりＮＡＮＤ型多値メモリセルに書き込み処理する第２の実施形態の断面図を示す。図２の実施形態では、電荷捕獲層１０３の右側に１つのデータビットに書き込み処理する様子が示されている。この書き込み処理は、比較的高い負の電圧を制御ゲート１００に印加することにより実行される。この電圧によりチャネルがオフとなり、ドレイン領域１０７からソース領域１０５への電流漏れが防止される。一実施形態では、ゲート電圧は−１０〜−１５Ｖに設定される。他の実施形態として、別の値のゲート電圧範囲を用いてもよい。
【００２２】
ドレイン領域１０７及びソース領域１０５には、非対称のバイアスがかけられる。一実施形態では、正の５Ｖがドレイン領域１０７に印加され、ソース領域１０５は接地される（すなわち、０Ｖ）。接合部の右側における、制御ゲート１００及び接合電界両方からの大きな電位により、ＧＩＤＬ状態が発生する。このＧＩＤＬ状態では、右側の接合部近傍において電荷捕獲層１０３に正孔が注入される。注入された正孔は、事前の消去状態における電子との間で中性化し、閾値電圧を低下させる。
【００２３】
左側の接合部は、接合バイアスがゼロであるため、電界が小さくなる。これにより、正孔を注入する程のバイアス状態とはならない。チャネル左側の電子は正孔により補償されないため、上述した書き込み状態がそのまま残る。
【００２４】
図３は、非対称の電荷捕獲によりＮＡＮＤ型多値メモリセルを消去する一実施形態の断面図である。電荷が均一に広がった反転領域３０１から、電子を電荷捕獲層３０３へとトンネルさせることにより、消去処理が行われる。これにより、電荷捕獲層１０３に捕獲された電荷が均一且つ連続的に広がり、閾値レベルが高くなる。一実施形態では、１０〜２０Ｖの正のゲート電圧を印加することにより消去処理が行われる。ドレイン領域及びソース領域は、いずれも接地される（すなわち、０Ｖ）。他の実施形態として、別の電圧及び別の電圧範囲を用いてもよい。
【００２５】
図４は、非対称の電荷捕獲を行うＮＡＮＤ型多値メモリセルのさらに別の実施形態の断面図を示す。本実施形態では、制御ゲートを電荷捕獲層４０３内に延在させることにより、不連続な電荷捕獲層４０３を形成する。これにより、感度が向上し、データ保持能力が向上し、二次放出に抵抗することができる。
【００２６】
図５は、ソース／ドレイン領域に対する非対称のバイアスを用いる本発明に係るＮＡＮＤ型多値メモリセルの左側における読み出し方法を示す。セルの右側のソース／ドレイン領域５０１に対して比較的高いバイアスをかけることにより、左側のデータビット５００を読み出すことができる。一実施形態において、このドレイン電圧は１〜３Ｖである。ソースとして機能する左側のドレイン／ソース領域５０３は接地される。電圧ＶGは３〜６Ｖの正の電圧である。他の実施形態として、別の電圧及び別の電圧範囲を用いてもよい。
【００２７】
右側のデータビット５０２は、上記と反対の処理により読み出される。この実施形態では、左側のドレイン／ソース領域５０３は接地され、右側のソース／ドレイン領域５０１には、比較的大きな電圧（例えば、１〜３Ｖ）が印加される。この読み出し実施形態におけるＶGは３〜６Ｖである。他の実施形態として、別の電圧及び別の電圧範囲を用いてもよい。
【００２８】
図６は、本発明に係るＮＡＮＤ型多値メモリセルの２つの列アレイを示す。図７には、このメモリアレイにおいて選択された列の動作モード毎の電圧の表が示される。
【００２９】
図６のＮＡＮＤ型メモリアレイは、上述したＮＡＮＤ型多値メモリセルを複数含む２つのＮＡＮＤ列をその一部として含む。第１のＮＡＮＤ列６０１が選択されるとき、第２のＮＡＮＤ列６０２は選択されない。選択された第１のＮＡＮＤ列６０１は、ドレイン電圧Ｖdが供給される選択ゲート６０５と、ソース電圧Ｖsが供給される選択ゲート６０６とを有する。また、選択された第１のＮＡＮＤ列６０１は、それぞれゲート電圧ＶWL1〜ＶWL3を制御するために接続された３つのＮＡＮＤ型多値メモリセル６１０〜６１２を備える。図６のＮＡＮＤ列は説明のためのものであり、実際のメモリにおけるＮＡＮＤ列はより多くのセルを有する。
【００３０】
図７の電圧の表には、２種類の消去処理が示されている。第１の消去処理では、上述のように、ドレイン電圧Ｖd及びソース電圧Ｖsが０Ｖであり、制御ゲート電圧ＶHが１０〜２０Ｖである。この実施形態では、選択ゲート６０５、６０６の制御ゲートはＶH／２に接続される。消去処理に関する他の実施形態として、アレイの両側から同時にＧＩＤＬ正孔注入を用いてもよい。
【００３１】
第２の消去処理では、オープン接続（Ｏ／Ｃ）としてドレイン及びソース端子をフローティング状態としておく。この実施形態では、選択ゲート６０５、６０６もフローティング状態である。
【００３２】
真ん中のセル６１１の左側のビットに対する書き込み処理の間、ＶWL2は−ＶH（例えば、−１０〜−２０Ｖ）であり、ＶdはＶDP（例えば、３〜６Ｖ）であり、Ｖsはグラウンドに接続される。選択ゲート６０５、６０６の制御ゲートは、ＶX1に接続され、ＮＡＮＤ列６０１における他のセル６１０、６１２の制御ゲートはＶX2に接続される。一実施形態において、ＶX1はＶX2と略等しく、これはＶDP＋ＶTと略等しい。ＶTは当該分野において周知のセルの閾値電圧である。真ん中のセル６１１の右側のビットに対する書き込み処理では、左側のビットと略同一の電圧が用いられるが、この場合、ＶsはＶDPに接続され、Ｖdはグラウンドに接続される。他の実施形態として、同様の結果をもたらす別の実施形態を用いることもできる。
【００３３】
真ん中のセル６１１の左側のビットに対する読み出し処理の間、ＶWL2はＶR（例えば、３〜６Ｖ）であり、ＶdはＶDRであり、Ｖsはグラウンドに接続される。選択ゲート６０５、６０６の制御ゲートはＶY1に接続され、ＮＡＮＤ列６０１における他のセル６１０、６１２の制御ゲートはＶY2に接続される。一実施形態において、ＶY1はＶY2と略等しく、これはＶDR＋ＶTと略等しい。ここで、ＶDRは４〜６Ｖである。真ん中のセル６１１の右側のビットに対する読み出し処理では、左側のビットと略同一の電圧が用いられるが、この場合、Ｖsはグラウンドに接続され、ＶdはＶDRに接続される。他の実施形態として、同様の結果をもたらす別の実施形態を用いることもできる。
【００３４】
図８には、本発明に係るＮＡＮＤ型多値メモリセルを組み込み可能なメモリデバイス８００の機能ブロック図が示されている。メモリデバイス８００は、プロセッサ８１０に接続される。プロセッサ８１０としては、マイクロプロセッサその他の制御回路を用いることができる。メモリデバイス８００及びプロセッサ８１０は、電子システム８２０の一部を構成する。メモリデバイス８００は、本発明の理解を容易にするため、本発明の特徴事項に絞るように簡略化されている。
【００３５】
メモリデバイス８００は、メモリセルアレイ８３０を有する。一実施形態では、メモリセルは、不揮発性浮遊ゲート型メモリセルとし、行及び列からなる複数のバンクにメモリアレイ８３０を配置する。
【００３６】
また、アドレス入力端子Ａ０〜Ａｘ ８４２に送信されたアドレス信号をラッチするアドレスバッファ回路８４０が設けられる。アドレス信号は、行デコーダ８４４及び列デコーダ８４６により受信及びデコードされ、メモリアレイ８３０へのアクセスに用いられる。当業者であれば、アドレス入力端子の数は、本発明の効果を伴ったまま、メモリアレイ８３０の密度及び構造に依存可能であることが理解されよう。すなわち、アドレスの数は、メモリセルの数の増加並びにバンク及びブロックの数の増加に伴って増加する。
【００３７】
メモリデバイス８００は、センス／バッファ回路８５０を用いて、メモリアレイの列における電圧又は電流の変化を検出することにより、メモリアレイ８３０のデータを読み出す。一実施形態において、センス／バッファ回路８５０は、メモリアレイ８３０からデータ列を読み出し及びこれをラッチするように接続される。データ入出力バッファ回路８６０により、複数のデータ入出力端子８６２とコントローラ８１０との間で双方向データ通信が可能となる。メモリアレイ８３０にデータを書き込むために書き込み回路８５５が設けられる。
【００３８】
制御回路８７０において、プロセッサ８１０から制御端子８７２に送信された信号をデコードする。この信号は、データ読み出し処理、データ書き込み処理、消去処理といったメモリアレイ８３０に対する処理を制御するために用いられる。制御回路８７０としては、ステートマシン、シーケンサその他の制御装置を用いることができる。
【００３９】
図８に示すフラッシュメモリデバイスは、メモリの特徴の基本的理解を促進するために簡略化されている。フラッシュメモリの内部回路及び機能のより詳細については、当業者にとって周知である。
【００４０】
結び
以上のように、本発明に係るＮＡＮＤ型多値メモリセルは、非対称に電荷を保持できる電荷捕獲型メモリであり、２つのデータビットを記憶することができる。このメモリセルは、電荷捕獲機能により、高メモリ密度、低電力消費、及び高信頼性が達成される。
【００４１】
ここでは具体的な実施形態について説明したが、当業者にとって、上記の実施形態に代えて、同一の目的を達成することのできるあらゆる構成が利用可能であろう。本発明に関する多くの応用が当業者にとって明らかであろう。従って、本願は、本発明に関するあらゆる応用及び改変を包含することを意図している。本発明は、添付の特許請求の範囲及びその均等の範囲によってのみ限定されることが明らかに意図されている。
【図１】
2011066436.tif 000003
【図２】
2011066436.tif 000004
【図３】
2011066436.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2011066436.tif 000009
【図８】
2011066436.tif 000010
【手続補正書】
【提出日】平成22年11月17日(2010.11.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電材料からなる基板と、
前記基板内に形成され、第２の導電材料からなる第１及び第２の活性領域と、
前記第１及び第２の活性領域の中間領域の上方に形成された制御ゲートと、
前記制御ゲート及び前記基板の間に形成された電荷捕獲層と、
を有するＮＡＮＤ型多値メモリセルであって、
前記電荷捕獲層は、前記第１及び第２の活性領域に対する非対称のバイアスに応じて、前記第１の活性領域近傍の第１のデータビット及び前記第２の活性領域近傍の第２のデータビットについて非対称に電荷を捕獲する
ことを特徴とするＮＡＮＤ型多値メモリセル。
【請求項２】
請求項１記載のＮＡＮＤ型多値メモリセルにおいて、
前記基板及び前記制御ゲートから前記電荷捕獲層を絶縁させる複数の誘電体層をさらに有することを特徴とするＮＡＮＤ型多値メモリセル。
【請求項３】
第１の導電材料からなる基板と、
前記基板内に形成され、第２の導電材料からなる第１及び第２の活性領域と、
前記第１及び第２の活性領域の中間領域の上方に形成された制御ゲートと、
前記制御ゲート及び前記基板の間に形成された不連続な電荷捕獲層と、
を有するＮＡＮＤ型多値メモリセルであって、
前記電荷捕獲層は、第１の誘電体層により前記制御ゲートから絶縁され、且つ第２の誘電体層により前記基板から絶縁され、
前記電荷捕獲層は、前記制御ゲートから延在する少なくとも１つの延在部により複数の部分に分割され、前記複数の部分のそれぞれは、他の部分とは別に電荷を保持可能である
ことを特徴とするＮＡＮＤ型多値メモリセル。
【請求項４】
列を形成するように配置された複数のＮＡＮＤ型多値メモリセルと、複数の選択ゲートとを有するメモリアレイであって、
前記複数のＮＡＮＤ型多値メモリセルのそれぞれは、ドレイン領域、ソース領域及び電荷捕獲層を有し、
前記電荷捕獲層は、前記ドレイン領域及び前記ソース領域に対する非対称のバイアスに応じて、前記ドレイン領域近傍の第１のデータビット及び前記ソース領域近傍の第２のデータビットについて非対称に電荷を捕獲し、
前記複数の選択ゲートのうち、第１の選択ゲートは、前記列の一端に配置され、第２の選択ゲートは、前記列の他端に配置され、
前記複数のＮＡＮＤ型多値メモリセルのうちの１つのＮＡＮＤ型多値メモリセルの書き込み処理中に、前記第１の選択ゲートを介してドレイン電圧が印加され、且つ前記第２の選択ゲートを介してソース電圧が印加され、
前記ドレイン電圧及び前記ソース電圧は、前記第１及び第２のデータビットの書き込み状態に応じて異なる電圧レベルとされる
ことを特徴とするメモリアレイ。
【請求項５】
請求項４記載のメモリアレイにおいて、
前記第１データビットが書き込まれるとき、前記ソース電圧は略０Ｖであり、前記ドレイン電圧は３〜６Ｖであり、
前記第２データビットが書き込まれるとき、前記ドレイン電圧は略０Ｖであり、前記ソース電圧は３〜６Ｖである
ことを特徴とするメモリアレイ。
【請求項６】
請求項４記載のメモリアレイにおいて、
前記１つのＮＡＮＤ型多値メモリセルの制御ゲートには、略−１０〜−２０Ｖの電圧が印加されることを特徴とするメモリアレイ。
【請求項７】
制御ゲートと、第１及び第２の活性領域と、前記第１及び第２の活性領域それぞれの近傍において非対称に電荷を捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの書き込み方法であって、
前記制御ゲートに負のゲート電圧を印加するステップと、
前記第２の活性領域を接地させるステップと、
前記第１の活性領域に正の電圧を印加し、ゲートに起因してドレインで電流漏れを発生させる正孔注入処理を、前記第１の活性領域の略近傍において、前記電荷捕獲層に対して行うことにより、正孔を非対称な分布で注入するステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの書き込み方法。
【請求項８】
請求項７記載のＮＡＮＤ型多値メモリセルの書き込み方法において、
前記第１の活性領域を接地するステップと、
前記第２の活性領域に正の電圧を印加し、ゲートに起因してドレインで電流漏れを発生させる正孔注入処理を、前記第２の活性領域の略近傍において、前記電荷捕獲層に対して行うことにより、正孔を非対称な分布で注入するステップと、
をさらに有することを特徴とするＮＡＮＤ型多値メモリセルの書き込み方法。
【請求項９】
請求項７記載のＮＡＮＤ型多値メモリセルの書き込み方法において、
前記電荷捕獲層は、前記制御ゲートの延在部により分割された不連続な電荷捕獲層であることを特徴とするＮＡＮＤ型多値メモリセルの書き込み方法。
【請求項１０】
制御ゲートと、第１及び第２の活性領域と、前記第１及び第２の活性領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの消去方法であって、
前記制御ゲートに正の電圧を印加するステップと、
前記第１及び第２の活性領域を接地し、ゲートに起因してドレインで電流漏れを発生させる正孔注入処理を、前記電荷捕獲層に対して行うことにより、前記第１及び第２のデータビットを消去するステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの消去方法。
【請求項１１】
制御ゲートと、第１及び第２の活性領域と、前記第１及び第２の活性領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの消去方法であって、
前記制御ゲートに正の電圧を印加するステップと、
前記第１及び第２の活性領域を接地し、前記電荷捕獲層に対して電子注入を行うことにより、前記第１及び第２のデータビットを消去するステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの消去方法。
【請求項１２】
制御ゲートと、第１及び第２の活性領域と、前記第１及び第２の活性領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの読み出し方法であって、
前記制御ゲートに正の読み出し電圧を印加するステップと、
前記第２の活性領域に正のドレイン電圧を印加するステップと、
前記第１の活性領域を接地し、前記第１のデータビットを読み出すステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの読み出し方法。
【請求項１３】
請求項１２記載のＮＡＮＤ型多値メモリセルの読み出し方法において、
前記第１の活性領域に前記正のドレイン電圧を印加するステップと、
前記第２の活性領域を接地し、前記第２のデータビットを読み出すステップと、
をさらに有することを特徴とするＮＡＮＤ型多値メモリセルの読み出し方法。
【請求項１４】
請求項１２記載のＮＡＮＤ型多値メモリセルの読み出し方法において、
前記正の読み出し電圧は略３〜６Ｖであり、前記正のドレイン電圧は略４〜６Ｖである
ことを特徴とするＮＡＮＤ型多値メモリセルの読み出し方法。
【請求項１５】
プロセッサ及びＮＡＮＤ型フラッシュメモリデバイスを有する電子システムであって、
前記プロセッサは、前記電子システムの動作を制御し、
前記ＮＡＮＤ型フラッシュメモリデバイスは、複数のメモリセルを有し、
前記複数のメモリセルのそれぞれは、
第１の導電材料からなる基板と、
前記基板内に形成され、第２の導電材料からなる第１及び第２の活性領域と、
前記第１及び第２の活性領域の中間領域の上方に形成された制御ゲートと、
前記制御ゲート及び前記基板の間に形成された電荷捕獲層と、
を有し、
前記電荷捕獲層は、前記第１及び第２の活性領域に対する非対称のバイアスに応じて、前記第１の活性領域近傍の第１のデータビット及び前記第２の活性領域近傍の第２のデータビットについて非対称に電荷を捕獲する
ことを特徴とする電子システム。
【請求項１６】
制御ゲートと、第１及び第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの消去方法であって、
前記制御ゲートに電圧を印加するステップと、
前記第１及び第２のソース／ドレイン領域に非対称の電圧を印加し、前記第１及び第２のデータビットを消去するステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの消去方法。
【請求項１７】
制御ゲートと、第１及び第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの書き込み方法であって、
前記制御ゲートに電圧を印加するステップと、
前記第１及び第２のソース／ドレイン領域に非対称の電圧を印加し、前記第１及び第２のデータビットに書き込み処理をするステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの書き込み方法。
【請求項１８】
制御ゲートと、第１及び第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、をそれぞれが有する複数のＮＡＮＤ型多値メモリセルからなる列アレイの読み出し方法であって、
前記制御ゲートに読み出し電圧を印加するステップと、
前記第２のソース／ドレイン領域に第１のドレイン電圧を印加し、且つ前記第１のソース／ドレイン領域を接地することで、前記第１のデータビットを読み出すステップと、
前記第１のソース／ドレイン領域に第２のドレイン電圧を印加し、且つ前記第２のソース／ドレイン領域を接地することで、前記第２のデータビットを読み出すステップと、
を有することを特徴とする列アレイの読み出し方法。
【請求項１９】
請求項１８記載の列アレイの読み出し方法において、
前記第１及び第２のドレイン電圧は、略同一であることを特徴とする列アレイの読み出し方法。
【請求項２０】
制御ゲートと、第１及び第２のソース／ドレイン領域と、前記第１及び第２のソース／ドレイン領域それぞれの近傍において、第１及び第２のデータビットを示す電荷を非対称に捕獲する電荷捕獲層と、を有するＮＡＮＤ型多値メモリセルの消去方法であって、
前記制御ゲートに電圧を印加するステップと、
ゲートに起因してドレインで電流漏れを発生させる正孔注入処理を、前記第１及び第２のソース／ドレイン領域から行うのと略同時に、前記第１及び第２のデータビットを消去するステップと、
を有することを特徴とするＮＡＮＤ型多値メモリセルの消去方法。