(57)【要約】【課題】  製造工程数の増加を招くことなく形成可能であり、かつ、所望の抵抗値を得ることが可能な抵抗素子を備えた不揮発性半導体記憶装置を提供する。【解決手段】  半導体基板上に形成されたメモリセルトランジスタと、抵抗素子とを備え、  抵抗素子１０は、抵抗体３０と、抵抗体３０上の前記抵抗体両端部に形成された絶縁膜３１と、第１絶縁膜３１上に形成され、第１絶縁膜に形成された開口部を介して抵抗体３０と接続されたポリシリコン電極層３７と、ポリシリコン電極層３７に電気的に接続されたコンタクトプラグＣＰ３、ＣＰ４と、抵抗体３０上の第１絶縁膜３１の間の領域に形成された絶縁膜３２と、絶縁膜３２上に形成されたポリシリコン電極層３８と、ポリシリコン電極層３８に電気的に接続されたコンタクトプラグＣＰ５と、を有することを特徴とする不揮発性半導体記憶装置。【選択図】  図３
2011077406.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメモリセルトランジスタと、抵抗素子とを備え、
前記メモリセルトランジスタは、
フローティングゲート電極と、
前記フローティングゲート電極上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成されたコントロールゲート電極とを有し、
前記抵抗素子は、
抵抗体と、
前記抵抗体上の前記抵抗体両端部に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記第１絶縁膜に形成された開口部を介して前記抵抗体と接続された第１ポリシリコン電極層と、
前記第１ポリシリコン電極層に電気的に接続された第１コンタクトプラグと、
前記抵抗体上の前記第１絶縁膜の間の領域に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２ポリシリコン電極層と、
前記第２ポリシリコン電極層に電気的に接続された第２コンタクトプラグと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記抵抗体と、前記フローティングゲート電極とが、同一の工程で製造されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２コンタクトプラグに印加する電圧値を設定可能なＲＯＭをさらに備えることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２コンタクトプラグに高電圧が印加されることにより前記抵抗体が絶縁させられた前記抵抗素子を含む２つ以上の前記抵抗素子が並列に接続されていることを特徴とする請求項１乃至３いずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記コンタクトプラグを２つ以上備えることを特徴とする請求項１乃至４いずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、メモリセルトランジスタと抵抗素子とを備える不揮発性半導体装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、メモリセルアレイと、抵抗素子を含む周辺回路とから構成される。抵抗素子は、チップサイズの縮小のため高抵抗率の抵抗体で構成されること、抵抗値のばらつきが小さいことが求められており、様々な構造、製造方法が検討されている。
【０００３】
抵抗素子の製造方法として、例えば、抵抗素子の抵抗体を、メモリセルトランジスタのフローティングゲート電極と同一材料で同じ工程で形成する方法がある。通常、フローティングゲート電極は、不純物濃度が高く、低抵抗率のポリシリコン膜を用いるため、この製造方法では、抵抗素子の抵抗体は低抵抗率となる。このため、抵抗素子は、所望の抵抗値を得るために、長く、線幅の細い抵抗体を備える必要があり、抵抗素子の省スペース化、及び抵抗値のばらつきの抑制が困難であった。
【０００４】
これに対し、抵抗素子の製造方法として、抵抗素子の抵抗体と、メモリセルトランジスタのフローティングゲート電極とを別の工程で形成することにより、抵抗体の不純物濃度を調整し、短く、比較的線幅の太い抵抗体で所望の抵抗値を得ることを可能とする不揮発性半導体記憶装置が開示されている（例えば、特許文献１参照。）。この不揮発性半導体記憶装置によれば、抵抗素子の省スペース化、及び抵抗値のばらつきの低減が図れる。
【０００５】
しかし、この不揮発性半導体記憶装置では、メモリセルトランジスタと、フローティングゲート電極とを別の工程で形成するために、製造工程数の増加を招くおそれがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−６６５９３号公報。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明によれば、製造工程数の増加を招くことなく形成可能であり、かつ、所望の抵抗値を得ることが可能な抵抗素子を備えた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の不揮発性半導体記憶装置は、半導体基板上に形成されたメモリセルトランジスタと、抵抗素子とを備え、前記メモリセルトランジスタは、フローティングゲート電極と、前記フローティングゲート電極上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成されたコントロールゲート電極とを有し、前記抵抗素子は、抵抗体と、前記抵抗体上の前記抵抗体両端部に形成された第１絶縁膜前記第１絶縁膜上に形成され、前記第１絶縁膜に形成された開口部を介して前記抵抗体と接続された第１ポリシリコン電極層と、前記第１ポリシリコン電極層に電気的に接続された第１コンタクトプラグと、前記抵抗体上の前記第１絶縁膜の間の領域に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第２ポリシリコン電極層と、前記第２ポリシリコン電極層に電気的に接続された第２コンタクトプラグと、を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、製造工程数の増加を招くことなく形成可能であり、かつ、所望の抵抗値を得ることが可能な抵抗素子を備えた不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置のレイアウト図。
【図２】本発明の実施例１に係る不揮発性半導体記憶装置の一部を示す平面図。
【図３】図２のＩ−Ｉ線に沿う断面を示す断面図。
【図４】本発明の実施例１に係る不揮発性半導体記憶装置の抵抗素子のコンタクトプラグに負電圧を印加した場合の抵抗素子を模式的に示した断面図。
【図５】本発明の実施例１に係る不揮発性半導体記憶装置の抵抗素子のコンタクトプラグに正電圧を印加した場合の抵抗素子を模式的に示した断面図。
【図６Ａ】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図。
【図６Ｂ】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図。
【図６Ｃ】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図。
【図６Ｄ】本発明の実施例１に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図。
【図７】本発明の実施例１に係る不揮発性半導体記憶装置の抵抗素子を並列接続した場合の平面図。
【図８】本発明の実施例２に係る不揮発性半導体記憶装置の一部を示す断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。
【実施例１】
【００１２】
まず、図１を参照して、本発明の実施例１に係る不揮発性半導体記憶装置のレイアウトについて説明する。図１は、本発明の実施例１に係る不揮発性半導体記憶装置のレイアウト図である。本実施例の不揮発性半導体記憶装置は、既存の不揮発性半導体記憶装置と同様に、メモリセルアレイ領域１、ロウデコーダ２、センスアンプ３、周辺回路４を備える。本実施例で説明するメモリセルＭＣは、メモリセルアレイ領域１内に形成されている。本実施例で説明する抵抗素子１０は、周辺回路４内の抵抗素子領域５に形成されている。図１に示す不揮発性半導体装置のレイアウトの詳細については後述する。
【００１３】
次に、図２、図３を参照して、本発明の実施例１に係る不揮発性半導体記憶装置の構造について説明する。図２は、本発明の実施例１に係る不揮発性半導体記憶装置の一部を示す平面図である。図３は、図２のＩ−Ｉ線に沿う断面を示す断面図である。図２、図３には、本実施例に係る不揮発性半導体記憶装置が備えるメモリセルトランジスタが形成された第１領域（メモリセルアレイ領域１内の領域）と、抵抗素子が形成された第２領域（抵抗素子領域５内の領域）を示す。
【００１４】
まず、図２を参照して不揮発性半導体記憶装置の平面構造について説明する。不揮発性半導体記憶装置の第１領域には、素子形成領域ＡＡ上に、メモリセルトランジスタＭＣ０〜ＭＣ１５、選択ゲートトランジスタＳＧ１０１、ＳＧ１０２、ＳＧ２０１、コンタクトプラグＣＰ１、ＣＰ２が形成されている。既知のように、素子形成領域ＡＡには、複数のメモリセル及び選択ゲートが形成されるが、図２には、その一部を示している。
【００１５】
不揮発性半導体記憶装置の第２領域には、抵抗素子１０が形成されている。抵抗素子１０は、コンタクトプラグＣＰ３、ＣＰ４、ＣＰ５を備え、コンタクトプラグＣＰ３、ＣＰ４間を抵抗素子として用いる。詳細は後述するが、コンタクトプラグＣＰ５に印加する電圧値を調整することにより、コンタクトプラグＣＰ３、ＣＰ４間の抵抗値Ｒを調整可能である。
【００１６】
次に、図３を参照して不揮発性半導体記憶装置の断面構造について説明する。第１領域に形成されたメモリセルトランジスタ等は、既知の構造であるため、詳細な説明は省略する。
【００１７】
メモリセルトランジスタＭＣ０〜ＭＣ１５は、既知のように、半導体基板１００上に順次形成された、ゲート絶縁膜である絶縁膜１１、浮遊ゲート電極である第１ポリシリコン電極層１２、ゲート間絶縁膜である絶縁膜１３、制御ゲート電極である第２ポリシリコン電極層１４及び第３ポリシリコン電極層１５から構成される積層構造を有する。さらに、メモリセルトランジスタＭＣ０〜ＭＣ１５は、前述の積層構造の側壁に形成された窒化膜１６、第２ポリシリコン電極層１４上に形成されたシリサイド層１７、半導体基板１００内の絶縁膜１１の両側に形成されたＮ型拡散層１８を備える。
【００１８】
選択ゲートトランジスタＳＧ１０１、ＳＧ１０２、ＳＧ２０１は、前述のメモリセルトランジスタＭＣ０〜ＭＣ１５と同様の積層構造をなすが、絶縁膜１３に形成された開口部において、第１ポリシリコン電極層１２と、第２ポリシリコン電極層１４、第３ポリシリコン電極層１５とが接続された構造を有する。選択ゲートトランジスタＳＧ１０１、ＳＧ１０２、ＳＧ２０１は、半導体基板１００内の絶縁膜１１の両側に形成されたＮ型拡散層１８を有する。メモリセルトランジスタＭＣ０、ＭＣ１５と、選択ゲートトランジスタＳＧ１０１、ＳＧ１０２は、それぞれ、Ｎ型拡散層１８を共有することにより、互いに電気的に接続されている。さらに、選択ゲートトランジスタＳＧ１０１、ＳＧ２０１は、Ｎ型拡散層１８を共有することにより、互いに電気的に接続されている。
【００１９】
メモリセルトランジスタＭＣ０〜ＭＣ１５と、選択ゲートトランジスタＳＧ１０１、ＳＧ１０２、ＳＧ２０１の側部、上部には、第１層間絶縁膜１９、第２層間絶縁膜２０が形成されている。第１層間絶縁膜１９、及び第２層間絶縁膜２０、窒化膜１６、絶縁膜１１を貫通し、選択ゲートトランジスタＳＧ１０１、ＳＧ２０１が共有するＮ型拡散層１８を底部に露出する開口部内にコンタクトプラグＣＰ１、ＣＰ２が形成されている。
【００２０】
次に、第２領域に形成された抵抗素子１０の構造について説明する。抵抗素子１０は、半導体基板１００上に絶縁膜１１を介して形成された抵抗体３０を有する。後述するように、抵抗体３０は、メモリセルトランジスタＭＣ及び選択ゲートトランジスタＳＧ１、ＳＧ２の第１ポリシリコン電極層１２と同一の工程で形成される。このため、抵抗体３０と第１ポリシリコン電極層１２は、同様の材料から構成される。抵抗体３０は、図２に示すように、コンタクトプラグＣＰ３、ＣＰ４を結ぶ方向に平行な辺が、それに垂直な辺より長い、細長い平面構造を有する。抵抗体３０上の長手方向の両端部には、絶縁膜３１が形成され、抵抗体３０上の絶縁膜３１の間の領域には、絶縁膜３２が形成されている。なお、絶縁膜３１、３２は、図３に示すように、抵抗体３０上に分離して形成されていてもよいし、分離されずに、抵抗体３０上に一様に形成されていてもよい。
【００２１】
絶縁膜３１上には、ポリシリコン電極層３３が形成されている。ポリシリコン電極層３３と絶縁膜３１には、抵抗体３０に達する貫通口が形成され、貫通口内及びポリシリコン電極層３３上には、ポリシリコン電極層３４が形成されている。以下において、ポリシリコン電極層３３と、ポリシリコン電極３４とを合わせて抵抗素子コンタクト部３７と称する。
【００２２】
絶縁膜３２上には、ポリシリコン電極層３５が形成されている。ポリシリコン電極層３５上には、ポリシリコン電極層３６が形成されている。以下において、ポリシリコン電極層３５と、ポリシリコン電極層３６とを合わせて抵抗素子抵抗値調整部３８と称する。
【００２３】
さらに、ポリシリコン電極層３４上及びポリシリコン電極層３６上には、シリサイド層１７が形成されている。抵抗素子コンタクト部３７及び抵抗素子抵抗値調整部３８の側壁には、窒化膜１６が形成されている。抵抗素子コンタクト部３７及び抵抗素子抵抗値調整部３８の側部及び上部には、第１層間絶縁膜１９、第２層間絶縁膜２０が形成されている。第２層間絶縁膜２０を貫通し、ポリシリコン層３４上のシリサイド層１７を底部に露出する開口部内にコンタクトプラグＣＰ３、ＣＰ４が形成されている。第２層間絶縁膜２０を貫通し、ポリシリコン層３６上のシリサイド層１７を底部に露出する開口部内にコンタクトプラグＣＰ５が形成されている。
【００２４】
次に、図４、図５を参照して、図２に示した本実施に係る抵抗素子１０の動作について説明する。コンタクトプラグＣＰ３に正電圧、コンタクトプラグＣＰ４をグラウンド電位とすることにより、コンタクトプラグＣＰ３からコンタクトプラグＣＰ４に電流を流す場合を想定し、コンタクトプラグＣＰ３、ＣＰ４間の抵抗値Ｒ（抵抗素子１０の抵抗値）をコンタクトプラグＣＰ５に印加する電圧により変化させる動作について説明する。
【００２５】
まず、図４を参照して、コンタクトプラグＣＰ５に負電圧を印加した場合について説明する。コンタクトプラグＣＰ５に負電圧を印加した場合、抵抗素子抵抗値調整部３８の電位が負電位となる。これにより、抵抗素子抵抗値調整部３８下の絶縁膜３２の直下の抵抗体３０に空乏層４０が形成される。抵抗素子抵抗値調整部３８の負電位が十分大きい場合、空乏層４０により、抵抗体３０の中のコンタクトプラグＣＰ３、ＣＰ４間の電流経路が狭められ、抵抗値Ｒが大きくなる。抵抗値Ｒは、コンタクトプラグＣＰ５に印加される負電圧の電圧値に比例して大きくなる。
【００２６】
次に、図５を参照して、コンタクトプラグＣＰ５に正電圧を印加した場合について説明する。コンタクトプラグＣＰ５に正電圧を印加した場合、抵抗素子抵抗値調整部３８の電位が正電位となる。これにより、抵抗体３０の絶縁膜３２と対向する面に空乏層４０が形成される。抵抗素子抵抗値調整部３８の正電位が十分大きい場合、空乏層４０により、抵抗体３０の中のコンタクトプラグＣＰ３、ＣＰ４間の電流経路が狭められ、抵抗値Ｒが大きくなる。抵抗値Ｒは、コンタクトプラグＣＰ５に印加される正電圧の電圧値に比例して大きくなる。
【００２７】
以上のように、本実施例の抵抗素子１０は、コンタクトプラグＣＰ５に印加する電圧を調整することにより、抵抗素子１０形成後に、コンタクトプラグＣＰ３、ＣＰ４間の抵抗値を電気的に制御することが可能である。このため、メモリセルトランジスタＭＣ０〜ＭＣ１５と、抵抗素子１０を形成した後に、素子のばらつきに起因して抵抗素子１０の抵抗値がばらつき、所望の抵抗値とならない場合であっても、製造後に、電気的に抵抗値を調整することが可能である。これにより、例えば、ダイソート工程後、又は、製品のテスト工程後に、必要に応じて、抵抗素子に印加する電圧値が書き込まれたＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）内のデータを変更することにより、抵抗素子の抵抗値を調整することが可能である。また、抵抗素子の抵抗値を電気的に調整することが可能であるため、抵抗素子の占有面積に頼らず抵抗値を調整でき、さらに、設計段階で設定可能な抵抗値の幅に柔軟性をもたせることが可能となる。
【００２８】
次に、図６Ａから図６Ｄを参照して、本実施例に係る不揮発性半導体記憶装置の製造方法について説明する。図６Ａから図６Ｄは、本発明の実施例１に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である。図６Ａから図６Ｄには、図２、図３と同様、本実施例に係る不揮発性半導体記憶装置が備えるメモリセルトランジスタが形成される第１領域と、抵抗素子が形成される第２領域を示す。
【００２９】
まず、図６Ａに示すように、既知の方法により、第１領域、第２領域の半導体基板１００上に、絶縁膜１１、第１ポリシリコン電極層１２、絶縁膜１３、第２ポリシリコン層１４を順次形成する。第１領域の第１ポリシリコン電極層１２は、メモリセルＭＣの浮遊ゲート電極となるため、空乏層が生じないように十分高い濃度の不純物がドーピングして形成する。絶縁膜１１は、例えば、シリコン酸化膜から構成され、絶縁膜１３は、例えば、シリコン窒化膜から構成される。
【００３０】
次に、図６Ｂに示すように、リソグラフィ技術及びＲＩＥ技術により、第１領域の選択ゲート電極ＳＧ１０１、ＳＧ１０２、ＳＧ２０１となる部分、及び第２領域の抵抗素子コンタクト部３７となる部分とに、第２ポリシリコン電極層１４及び絶縁膜１３とを貫通し、第１ポリシリコン電極層１２に至る開口部５０を形成する。次いで、開口部５０内、及び第２ポリシリコン電極層１４上に第３ポリシリコン電極層１５を形成する。
【００３１】
次に、図６Ｃに示すように、リソグラフィ技術及びＲＩＥ技術により、第１領域の第１ポリシリコン電極層１２、絶縁膜１３、第２ポリシリコン電極層１４、第３ポリシリコン電極層１５をパターニングすることにより、メモリセルトランジスタＭＣ０〜ＭＣ１５の積層構造と、選択ゲートトランジスタＳＧ１０１、ＳＧ１０２、ＳＧ２０１の積層構造とを形成する。さらに、絶縁膜１１を介して半導体基板１００にイオン注入することにより、Ｎ型拡散層１８を形成する。同様に、リソグラフィ技術により、第２領域の絶縁膜１３、第２ポリシリコン電極層１４、第３ポリシリコン電極層１５をパターニングすることにより、抵抗素子コンタクト部３７と、抵抗素子抵抗値調整部３８とを形成する。
【００３２】
次に、図６Ｄに示すように、第１領域、第２領域全面に窒化膜１６を形成したのち、第１領域、第２領域全面に第１層間絶縁膜１９を形成し、次いで、第１層間絶縁膜をエッチバックすることにより、第１領域及び第２領域の第３ポリシリコン電極層１５を露出させる。次いで、露出した第３ポリシリコン電極層１５の上部にシリサイド層１７を形成した後、第１層間絶縁膜層１９及びシリサイド層１７上に第２層間絶縁膜層２０を形成する。
【００３３】
次に、第２層間絶縁膜２０上にフォトレジストを形成した後、リソグラフィ技術により、フォトレジストをパターニングする。次いで、フォトレジストをマスクとして第２層間絶縁膜２０、第１層間絶縁膜１９、絶縁膜１１をエッチングし開口部を形成した後、開口部にコンタクトプラグＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５を形成する。以上の工程により、図２に示す、不揮発性半導体記憶装置のメモリセルＭＣ０〜ＭＣ１５、選択ゲートトランジスタＳＧ１０１、ＳＧ１０２、ＳＧ２０１及び抵抗素子１０が形成される。
【００３４】
以上のように、本実施例の製造方法よれば、メモリセルトランジスタＭＣの浮遊ゲート電極となる第１ポリシリコン電極層１２と、抵抗素子１０の抵抗体３０とを、同一の工程で形成するため、従来のように、浮遊ゲート電極と抵抗体を別の工程で形成する方法に比べ、製造工程数の低減が図れる。
【００３５】
次に、図１を参照して、本実施例の不揮発性半導体記憶装置のレイアウトの特徴を説明する。本実施例の不揮発性半導体記憶装置のレイアウトが、既知の不揮発性半導体記憶装置のレイアウトと異なる点は、周辺回路４内に、抵抗素子領域５が点在して配置されている点である。抵抗素子領域５には、１つ以上の抵抗素子１０が形成されている。通常、抵抗素子は、周辺回路が形成される領域の周辺領域に、集合して配置される。これは、抵抗素子を集合して形成することにより、個々の抵抗素子の抵抗値のばらつきを抑制することができるためである。このため、周辺回路において、抵抗素子が必要な場合には、周辺回路と抵抗素子との間に長い接続配線を形成する必要がある。一方、本実施例の不揮発性半導体記憶装置では、抵抗素子のばらつきは、コンタクトプラグＣＰ５に印加する電圧により制御できるため、抵抗素子を点在して配置しても、抵抗素子の抵抗値のばらつきを制御することが可能である。このため、図１に示すように、周辺回路内で抵抗素子を必要とする回路６に隣接して必要分だけ点在して配置することができ、周辺回路と抵抗素子を接続する接続配線を短くすることが可能となる。さらに、周辺回路４内には、各抵抗素子に印加する電圧値が書き込まれたＲＯＭ７が形成されている。必要に応じて、ＲＯＭ７内のデータを変更することにより、抵抗素子の抵抗値を調整することが可能である。
【００３６】
次に図７を参照して、本発明の実施例１に係る不揮発性半導体記憶装置の抵抗素子の一使用態様について説明する。図７は、本発明の実施例１に係る不揮発性半導体記憶装置の抵抗素子を並列接続した場合の平面図である。
【００３７】
図７を参照して、抵抗素子１０ａと抵抗素子１０ｂとを配線３９により並列接続し、合成抵抗として使用する場合について説明する。抵抗素子１０ａの抵抗値Ｒａ、抵抗素子１０ｂの抵抗値Ｒｂとすると、抵抗素子１０ａと抵抗素子１０ｂを並列接続することにより、合成抵抗１０ｃを形成することが可能である。このとき、合成抵抗１０ｃの抵抗値Ｒｃは、抵抗値Ｒａ、Ｒｂより小さくなる。配線層により、抵抗素子１０ａ、１０ｂを並列接続して合成抵抗１０ｃ形成した後に、合成抵抗１０ｃの抵抗値Ｒｃを、抵抗素子１０ａの抵抗値Ｒａと同一の抵抗値とするには、抵抗素子１０ｂのコンタクトプラグＣＰ５ｂに印加する負電圧を大きくし、抵抗素子１０ｂを電気的に絶縁させることにより可能である。これにより、製造時に、配線層により抵抗素子１０ａ、抵抗素子１０ｂ接続することで合成抵抗１０ｃを形成し用いる場合に、製造後に、合成抵抗１０ｃの抵抗値Ｒｃを抵抗素子１０ａの抵抗値Ｒａとすることが可能である。
【実施例２】
【００３８】
図８を参照して、本発明の実施例２に係る不揮発性半導体記憶装置の構造について説明する。図８は、本発明の実施例２に係る不揮発性半導体記憶装置の一部を示す断面図である。図８には、本実施例に係る不揮発性半導体記憶装置が備えるメモリセルトランジスタが形成された第１領域と、抵抗素子が形成された第２領域を示す。実施例１と同様の構成については、同一の符号を付し、説明を省略する。
【００３９】
本発明の本実施例に係る不揮発性半導体記憶装置の実施例１に係る不揮発性半導体記憶装置と異なる点は、本実施例に係る不揮発性半導体記憶装置の抵抗素子１０’が、抵抗素子抵抗値調整部３７に２本のコンタクトプラグＣＰ５、ＣＰ６を有する点である。
【００４０】
実施例１に係る不揮発性半導体記憶装置の抵抗素子１０では、抵抗素子抵抗値調整部３７のコンタクトプラグＣＰ５が１本であるため、シリサイド層１７の抵抗値が十分に低くない場合に、空乏層が抵抗素子抵抗値調整部３７下の抵抗体に均一に形成されない可能性がある。本実施例に係る不揮発性半導体記憶装置の抵抗素子１０では、抵抗素子抵抗値調整部３７のコンタクトプラグＣＰ５、ＣＰ６を２本とし、コンタクトプラグＣＰ５、ＣＰ６に同一の電圧を印加することにより、シリサイド層１７の抵抗値が十分に低くない場合であっても、空乏層が抵抗素子抵抗値調整部３７下の抵抗体により均一に形成することが可能である。
【００４１】
なお、前述した各実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良されうると共に、本発明にはその等価物も含まれる。
【符号の説明】
【００４２】
１  メモリセルアレイ領域
２  ロウデコーダ
３  センスアンプ
４  周辺回路
５  抵抗素子領域
６  回路
７  ＲＯＭ
１０、１０ａ、１０ｂ、１０ｃ  抵抗素子
１１、１３  絶縁膜
１２  第１ポリシリコン電極層
１４  第２ポリシリコン電極層
１５  第３ポリシリコン電極層
１６  窒化膜
１７  シリサイド層
１８  Ｎ型拡散層
１９  第１層間絶縁膜
２０  第２層間絶縁膜
３０  抵抗体
３１、３２  絶縁膜
３３、３４、３５、３６  ポリシリコン電極層
３７  抵抗素子コンタクト部
３８  抵抗素子抵抗値調整部
３９  配線
４０、４１  空乏層
５０  開口部
５１  フォトレジスト
１００  半導体基板
ＭＣ０、ＭＣ７、ＭＣ１５  メモリセルトランジスタ
ＳＧ１０１、ＳＧ１０２、ＳＧ２０１  選択ゲートトランジスタ
ＣＰ１、ＣＰ３、ＣＰ４、ＣＰ５、ＣＰ６  コンタクトプラグ
Ｒ、Ｒａ、Ｒｂ、Ｒｃ  抵抗値
【図１】
2011077406.tif 000003
【図２】
2011077406.tif 000004
【図３】
2011077406.tif 000005
【図４】
2011077406.tif 000006
【図５】
2011077406.tif 000007
【図６Ａ】
2011077406.tif 000008
【図６Ｂ】
2011077406.tif 000009
【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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