(57)【要約】【課題】  半導体集積回路をＥＳＤの過電流ノイズ及びラッチアップ試験の過電流ノイズから保護する保護回路であって、電源端子から保護素子への配線の配置の自由度を高めることができ、チップ面積の増大とはならない、保護回路を提供する。【解決手段】  ラッチアップ試験の過電流ノイズから保護するバイポーラトランジスタ１２のベース接地電流増幅率を０．５〜１．０になるような構造とすることで、Ｉ/Ｏ端子１０から入ったラッチアップ試験の過電流ノイズは、バイポーラトランジスタ１２を通り接地端子１１へ流れるので、電源端子９からバイポーラトランジスタ１２のベースへの配線を細くすることが可能となり、配線配置の自由度が高まる。【選択図】  図２
2011066244.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に配置され、入出力端子と接地端子の間に接続されたＥＳＤ保護素子と、
前記半導体基板の表面に配置され、エミッタを前記入出力端子に、ベースを電源端子に、コレクタを前記接地端子に接続したバイポーラトランジスタと、を有し、
前記バイポーラトランジスタのベース接地電流利得率が０．５〜１．０である静電気保護用半導体装置。
【請求項２】
前記バイポーラトランジスタは、
第１導電型の前記半導体基板上に設けられた第２導電型の第１の低濃度ウェル領域と、
前記第１の低濃度ウェル領域の下に設けられた第１導電型の埋め込み領域と、
前記第１の低濃度ウェル領域の表面に設けられた第１の第１導電型高濃度領域と、
前記第１の低濃度ウェル領域の表面に前記第１の第１導電型高濃度領域と離間し、前記第１の第１導電型高濃度領域を囲んで設けられた第２導電型高濃度領域と、
前記第１の低濃度ウェル領域に接し、前記第１の低濃度ウェル領域を囲んで設けられた第１導電型の第２の低濃度ウェル領域と、
前記第２の低濃度ウェル領域の表面に設けられた第２の第１導電型高濃度領域と、
を有することを特徴とする請求項１に記載の静電保護用半導体装置。
【請求項３】
前記ＥＳＤ保護素子は、アノードが前記入出力端子に接続され、カソードが前記接地端子に接続された保護ダイオードである請求項１あるいは２に記載の静電気保護用半導体装置。
【請求項４】
前記ＥＳＤ保護素子は、ドレインが前記入出力端子に接続され、ソースとゲートとバックゲートが前記接地端子に接続されたＭＯＳトランジスタである請求項１あるいは２に記載の静電気保護用半導体装置。
【請求項５】
前記ＥＳＤ保護素子は、アノードが前記入出力端子に接続され、カソードが前記接地端子に接続されたサイリスタである請求項１あるいは２に記載の静電気保護用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧な半導体集積回路の静電気保護用半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路は、外部端子から印加される過電流ノイズ（例えばＥＳＤ (Electrostatic Discharge) シミュレータやラッチアップシミュレータの試験パルスのようなパルス電流）によって、内部回路が破壊するのを防ぐために、通常外部端子と内部回路の間に設けられた静電保護回路を有している。この静電保護回路は、例えばＩ/Ｏ端子に過電流ノイズが印加されたとき、内部回路を構成する素子の最大動作電圧よりも数ボルト程度高い電圧（以下、トリガー電圧と呼ぶ）で動作し、過電流ノイズを接地端子或いは、電源端子に流すように設計される。この目的を満たす最も簡単な方法としては、ダイオード(逆方向接続)、オフトランジスタ、サイリスタなどのように、ある電圧以下では電流を流さないが、ある印加電圧以上になると急激に電流が流れるような素子を静電保護素子としてＩ/Ｏ端子と接地端子の間に接続することによって実現できる。上記のような静電保護素子を備えた半導体集積回路のノイズに対する耐量は、ＥＳＤシミュレータ、ＣＤＭ (Charged Device Model) シミュレータ、ラッチアップシミュレータなどのシミュレータを用いて評価される。
【０００３】
より高い耐圧の半導体集積回路を作製しようとする場合、過電流ノイズから保護するために用いられる静電保護素子は、より高いトリガー電圧で過電流ノイズを接地端子或いは電源端子へ流すことが出来なければならない。このような耐圧の高い内部回路を保護するための保護素子は、耐圧の低い内部回路を保護する保護素子よりも、ジュール熱による破壊に関してより厳しい条件に耐えることができなければならない。過電流ノイズのパルス幅に関しても、時間的に長いパルス幅の方が、ジュール熱による破壊に関して厳しい条件となる。特にラッチアップをシミュレートするために用いられる電流パルスのパルス幅は、数msオーダーと他のノイズに比べ時間が長いため、静電保護素子自身の破壊に関して特に注意が必要である。
【０００４】
ジュール熱によって静電保護素子自身が破壊しないようにするためには、電流が流れる断面の単位面積当たりの電流密度を下げて、発熱を抑制することが必要であるが、素子サイズの拡大につながるので、コストの観点から際限なく大きくすることは出来ない。また、過電流ノイズが印加される際の各端子の状態によっても、保護の方法が異なってくる。例えば、ＥＳＤの場合は、ノイズが印加される端子と接地端子以外の端子はオープンの状態でノイズが印加されるので、ノイズを逃がす端子は接地端子しか無いが、ラッチアップ試験の電流パルスの場合は、電源端子と接地端子をそれぞれ接続した状態で、残りの端子に過電流ノイズを印加するので、過電流ノイズを逃がせる端子は、電源端子と接地端子の２つになるといった具合である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２６６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように耐圧の高い内部回路を保護する場合、チップサイズを大きくせずに、上記ＥＳＤの過電流ノイズ及びラッチアップシミュレータの試験パルスのような数msオーダーのパルス幅の過電流ノイズから保護するためには、従来、図３或いは図４に示すような保護回路が考えられた。
【０００７】
第１の従来例（図３）は、Ｉ/Ｏ端子１５と電源端子１４の間にダイオード１７と接続し、Ｉ/Ｏ端子１５と接地端子１６の間にダイオード１８を接続した形の保護回路である。Ｉ/Ｏ端子１５にＥＳＤのような過電流ノイズが印加される場合、電源端子１４は接続しないので、Ｉ/Ｏ端子１５と接地端子１６の間に接続したダイオード１８が降伏し、過電流ノイズを接地端子１６に逃がすことになる。ラッチアップ試験の場合においては、電源端子１４には電源が接続され最大動作電圧に電位が維持される。この状態でＩ/Ｏ端子１５に過電流ノイズを印加すると、Ｉ/Ｏ端子１５の電位が(電源端子１４の電位+ダイオード１７の拡散電位)以上の状態になったときに、過電流ノイズはＩ/Ｏ端子１５と電源端子１４の間に接続されたダイオード１７を通り順方向で電源端子１４に流すことになる。
【０００８】
第２の従来例（図４）は、Ｉ/Ｏ端子２０と電源端子１９の間にダイオード２２、Ｉ/Ｏ端子２０と接地端子２１の間にオフＭＯＳ型電界効果トランジスタ２３を接続した形になっている。第１の従来例（図３）と同様に、Ｉ/Ｏ端子２０にＥＳＤのような過電流ノイズが印加される場合、オフＭＯＳ型電界効果トランジスタ２３が動作して、Ｉ/Ｏ端子２０から接地端子２１に過電流ノイズを流す。ラッチアップ試験の場合においても、第１の従来例(図３)と同様に、過電流ノイズはＩ/Ｏ端子２０と電源端子１９の間に接続されたダイオード２２を通り順方向で電源端子１９に流すことになる。
【０００９】
上記のような構成にすれば、Ｉ/Ｏ端子１５と接地端子１６の間のダイオード１８、或いはＩ/Ｏ端子２０と接地端子２１の間のオフＭＯＳ型電界効果トランジスタ２３は、ＥＳＤのような十数nsオーダーの過電流ノイズだけを流すことが出来るような素子サイズにすれば良いので、素子サイズの縮小化が見込める。また、ラッチアップシミュレータの試験パルスのような数msオーダーのパルス幅をもつエネルギーの大きい過電流ノイズは、Ｉ/Ｏ端子１５と電源端子１４の間のダイオード１７、或いはＩ/Ｏ端子２０と電源端子１９の間のダイオード２２を通って順方向に過電流ノイズを流すことになるから、逆方向で過電流ノイズを流す場合よりも抵抗が低く、素子サイズを小さくすることができる。
【００１０】
上記のような構成を採った場合の問題点として挙げられることは、過電流ノイズが流せるような太い配線を電源端子１４からダイオード１７、或いは電源端子１９からダイオード２２まで引かなければならず、配線配置の自由度が制限され、Ｉ/Ｏ端子の配置によっては、配線幅分のチップ面積の増加につながってしまう可能性があることである。
【００１１】
本発明は、上記のような課題を鑑みたものである。耐圧の高い内部回路を保護する静電保護回路において、ＥＳＤの過電流ノイズ及びラッチアップ試験の過電流ノイズから内部回路を保護し、且つ配線によるチップ面積の増大を抑制するような、静電気保護用半導体装置を提供するのが目的である。
【課題を解決するための手段】
【００１２】
上記課題を解決するたに、本発明に係る静電気保護用半導体装置は、Ｉ/Ｏ端子と接地端子の間に接続されたＥＳＤ保護素子と、電源端子をベース、Ｉ/Ｏ端子をエミッタ、接地端子をコレクタに接続されたバイポーラトランジスタを有する静電保護回路において、バイポーラトランジスタの構造をベース接地電流利得率α0が0.5〜1.0になるような構造にして、Ｉ/Ｏ端子から入ったＥＳＤの過電流ノイズ或いはラッチアップ試験の過電流ノイズを接地端子側に流すようにした。
【発明の効果】
【００１３】
以上の構成とすることで、電源端子からバイポーラトランジスタのベースまでの配線の幅を小さくすることができ、配線配置の自由度の向上や配線分のチップ面積を縮小した静電保護回路を備えた半導体集積回路をつくることが出来る。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る静電気保護用半導体装置の一部を表す断面図。
【図２】本発明の実施形態に係る回路図。
【図３】第１の従来例に係る回路図。
【図４】第２の従来例に係る回路図。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための最良の形態について、図面に基づいて説明する。なお、以下の説明においてはＩ/Ｏ端子あるいは入出力端子という語句はいわゆる入出力端子だけではなく、入力のみの端子および出力のみの端子も含むものとして使用する。
【００１６】
図２は、本発明の実施形態に係る回路図である。実施例では、接地端子１１とＩ/Ｏ端子１０（入出力端子とも呼ぶ）の間にＥＳＤの過電流ノイズを保護するＥＳＤ保護素子として、例えばＮチャネルオフＭＯＳ型電界効果トランジスタ１３を配置して、ドレインをＩ/Ｏ端子１０に接続し、ソースとゲートとバックゲートを接地端子１１に接続する。更に、ラッチアップ試験の過電流ノイズから保護するラッチアップ保護素子として、ベース接地電流利得率α0が0.5〜1.0になるような、例えばpnpバイポーラトランジスタ１２を配置して、エミッタをＩ/Ｏ端子１０にコレクタを接地端子１１に、ベースを電源端子９に接続する。
【００１７】
上記pnpバイポーラトランジスタ１２の実施例の断面図を図１に示す。pnpバイポーラトランジスタ１００は、以下のような構成である。例えば、抵抗が20〜30ΩcmのＰ型シリコン基板1に、Ｐ型埋め込みコレクタ領域７を表面から5〜6um程度の深さ位置から下方に8um程度の厚みに、不純物は例えばボロンとして1×1016cm-3程度に形成する。次いで、Ｐ型埋め込みコレクタ領域７上に低濃度のＮ型ウェルベース領域４を厚み6um程度、不純物は例えばリンとして濃度は1×1016cm-3程度に形成し、次いで、低濃度のＮ型ウェルベース領域４に接してＮ型ウェルベース領域４を囲むように、低濃度のＰ型ウェルコレクタ領域３を厚み10um程度、不純物は例えばボロンとして濃度は1×1016cm-3程度に形成する。次いで、低濃度のＮ型ウェルベース領域４内に、レジストパターンをマスクとしたイオン注入により、Ｐ型高濃度エミッタ領域２を深さ0.4um、不純物は例えばボロンとして1×1020cm-3程度に形成し、更に低濃度のＮ型ウェルベース領域４内に、レジストパターンをマスクとしたイオン注入により、Ｎ型高濃度ベース領域６を深さ0.4um、不純物は例えばリンとして1×1020cm-3程度に形成し、更に低濃度のＰ型ウェルコレクタ領域３内に、レジストパターンをマスクとしたイオン注入により、Ｐ型高濃度コレクタ領域５を深さ0.4um、不純物は例えばリンとして1×1020cm-3程度に形成する。
【００１８】
Ｐ型埋め込みコレクタ領域７を設けることにより、エミッタ−コレクタ間距離８を例えば5um程度に設定することにより、Ｐ型高濃度エミッタ領域２から注入された正孔のうち、Ｎ型ウェルベース領域４を通過して、Ｐ型埋め込みコレクタ領域７に到達し、Ｐ型ウェルコレクタ領域３を通ってＰ型高濃度コレクタ領域５にたどり着く正孔の割合が増え、結果としてベース接地電流利得率α0が0.5〜1.0となるpnpバイポーラトランジスタ１００を得ることができる。図２において、上記のような構造のベース接地電流利得率α0が0.5〜1.0のpnpバイポーラトランジスタ１２を用いれば、Ｉ/Ｏ端子１０から電源端子９に流れる電流が減るので、電源端子９からpnpバイポーラトランジスタ１２のエミッタに接続する配線の太さを小さくすることができ、配線の配置の自由度の向上とチップ面積の縮小を図ることができる。
【００１９】
以上は、Ｉ/Ｏ端子と接地端子との間にＭＯＳ電界効果トランジスタ、Ｉ/Ｏ端子と電源端子との間にバイポーラトランジスタを設けた例で説明したが、Ｉ/Ｏ端子と接地端子との間にはＭＯＳ電界効果トランジスタ以外の半導体素子をＥＳＤ保護素子として配置しても良い。ＥＳＤ保護素子がダイオードやサイリスタの場合にはＩ/Ｏ端子にダイオードのアノードを接続し、接地端子にカソードを接続し、Ｉ/Ｏ端子と電源端子との間にバイポーラトランジスタを設けることで同様の効果を得ることができる。
【符号の説明】
【００２０】
１      Ｐ型シリコン基板
２      Ｐ型高濃度エミッタ領域
３      Ｐ型ウェルコレクタ領域
４      Ｎ型ウェルベース領域
５      Ｐ型高濃度コレクタ領域
６      Ｎ型高濃度ベース領域
７      Ｐ型埋め込みコレクタ領域
８      エミッタ−コレクタ間距離
９      電源端子
１０    Ｉ/Ｏ端子
１１    接地端子
１２    pnpバイポーラトランジスタ
１３    ＮチャネルオフＭＯＳ型電界効果トランジスタ
１００  pnpバイポーラトランジスタ
【図１】
2011066244.tif 000003
【図２】
2011066244.tif 000004
【図３】
2011066244.tif 000005
【図４】
2011066244.tif 000006