(57)【要約】【課題】プロセッサのアイドル時間を短縮し、システムの処理性能を向上させることのできるマルチプロセッサシステムを得る。【解決手段】受信カウンタ１０２は、配信制御部２００から供給される演算データのデータ量をカウントする。完了通知調整手段１０８は、演算データのカウント値が大きいほど、実際の演算データを配信制御部２００に送信するタイミングよりも演算完了通知のタイミングを早くするよう調整する。演算完了通知手段１０９は、完了通知調整手段１０８で調整されたタイミングで演算完了通知を出力する。配信制御部２００は、プロセッサユニット１００−１からの演算完了通知を受け取ると、次の演算データをプロセッサユニット１００−１に送信する。【選択図】図１
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【特許請求の範囲】
【請求項１】
演算データを供給する配信制御手段と、前記演算データを受信して演算を行い、演算結果のデータを前記配信制御手段に送信する複数のプロセッサユニットとを備えたマルチプロセッサシステムにおいて、
前記プロセッサユニットは、
前記配信制御手段から供給される演算データのデータ量を計数する配信データ計数手段と、
前記プロセッサユニットにおける演算完了を通知する演算完了通知手段と、
前記演算完了通知のタイミングを、前記配信データ計数手段の計数結果に基づいて調整する完了通知調整手段とを備え、
前記配信制御手段は、前記演算完了通知を受け取ったタイミングで、前記プロセッサユニットに次の演算データを供給することを特徴とするマルチプロセッサシステム。
【請求項２】
完了通知調整手段は、配信データ計数手段で計数される演算データのデータ量が多いほど、演算データを配信制御手段に送信するタイミングよりも演算完了通知のタイミングを早くすることを特徴とする請求項１記載のマルチプロセッサシステム。
【請求項３】
それぞれのプロセッサユニットは、送受信データの管理を行うＣＰＵと、当該送受信データを格納する共有メモリと、実際の演算処理を行うプロセッサエレメントと、当該プロセッサエレメントの演算データを格納する局所メモリとを備えると共に、配信制御手段とネットワークを介して接続され、
前記ＣＰＵが前記プロセッサエレメントに転送するデータを前記共有メモリに格納する処理を前処理、前記転送するデータを前記共有メモリから前記局所メモリにＤＭＡ転送する処理をＤＭＡ下り、前記プロセッサエレメントが行う演算処理をＰＥ処理、前記局所メモリに格納されたデータを前記共有メモリにＤＭＡ転送する処理をＤＭＡ下り、前記ＣＰＵが前記共有メモリに格納された中間データから前記ネットワークに送信するデータを生成する処理を後処理、当該演算データを前記ネットワークに送出する処理をネットワーク送信とした場合、完了通知調整手段は、計数結果のデータ量の多い順に、前処理完了、ＤＭＡ下り、ＰＥ処理完了、ＤＭＡ上り、後処理完了、ネットワーク送信のタイミングで完了通知を出すよう調整することを特徴とする請求項２記載のマルチプロセッサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算データを供給する配信制御手段と、配信制御手段からの演算データを受信して演算を行い、演算結果のデータを配信制御手段に送信する複数のプロセッサユニットとを備えたマルチプロセッサシステムに関する。
【背景技術】
【０００２】
一般に、コンピュータシステムでは、メインのプロセッサがデータを処理するための演算手段を備えるが、システムの大規模化に伴いプロセッサの能力に比して処理すべきデータ量が大きくなり、あるいはリアルタイム性向上等の理由で許容される処理時間が短くなり、結果としてプロセッサの負荷が増大する。近年のコンピュータシステムは多少なりともこのような傾向にあり、この問題を解決するために一般に採用されるのが、システムに搭載されるプロセッサの数を増やしてマルチプロセッサシステムを構築する手法である。
このようなマルチプロセッサシステムにおいて、各プロセッサはバスあるいはネットワークで相互に接続され、処理すべきデータや、演算処理の結果データを転送して共有する。プロセッサ単体の演算性能が不足する場合にプロセッシングユニットの処理性能を向上するための方策として、複数のプロセッサを搭載したり、プロセッサの外部に演算回路を組み込んだプロセッサエレメント、例えばＦＰＧＡを搭載したり、あるいは複数プロセッサとプロセッサエレメントを組み合わせて搭載する構成も見られる。
【０００３】
このようなプロセッサエレメントを搭載するプロセッシングユニットにおいて、ネットワーク経由のデータ転送を担当するプロセッサの処理時間がプロセッサエレメントの処理時間に比べて短く、プロセッサエレメントの処理中はプロセッサが実行すべき処理のないアイドル時間が発生し、またはプロセッサとプロセッサエレメント間のデータ転送の遅延によりシステムの処理性能が低下する。このような問題を回避するため、例えば特許文献１に示された従来のマルチプロセッサ信号処理装置では、複数の信号処理用プロセッサをパイプラインで並列処理させる際に、外部の共有メモリへのアクセス頻度を低減させることでデータ転送効率を向上させていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−９０４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１で示されているような従来の方法では、データが供給されるタイミングまで含めたデータ転送の効率を制御できないだけでなく、プロセッシングユニットの処理中はプロセッサの処理すべきデータがなくアイドルな状態が発生してしまうという問題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、プロセッサのアイドル時間を短縮し、システムの処理性能を向上させることのできるマルチプロセッサシステムを得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る監視制御装置のマルチプロセッサシステムは、演算データを供給する配信制御手段と、演算データを受信して演算を行い、演算結果のデータを配信制御手段に送信する複数のプロセッサユニットとを備えたマルチプロセッサシステムにおいて、プロセッサユニットは、配信制御手段から供給される演算データのデータ量を計数する配信データ計数手段と、プロセッサユニットにおける演算完了を通知する演算完了通知手段と、演算完了通知のタイミングを、配信データ計数手段の計数結果に基づいて調整する完了通知調整手段とを備え、配信制御手段は、演算完了通知を受け取ったタイミングで、プロセッサユニットに次の演算データを供給するようにしたものである。
【発明の効果】
【０００８】
この発明のマルチプロセッサシステムは、プロセッサユニットから配信制御手段に送信する演算完了通知のタイミングを演算データ量に基づいて調整するようにしたので、プロセッサのアイドル時間を短縮し、システムの処理性能を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１によるマルチプロセッサシステムを示す構成図である。
【図２】この発明の実施の形態１によるマルチプロセッサシステムの動作シーケンスを示す説明図（その１）である。
【図３】この発明の実施の形態１によるマルチプロセッサシステムの動作シーケンスを示す説明図（その２）である。
【図４】この発明の実施の形態１によるマルチプロセッサシステムの演算完了通知テーブルの説明図である。
【図５】この発明の実施の形態１によるマルチプロセッサシステムのフェーズと準備処理との関係を示す説明図である。
【図６】この発明の実施の形態１によるマルチプロセッサシステムの演算完了通知発行タイミングの説明図である
【図７】この発明の実施の形態１によるマルチプロセッサシステムのＤＭＡ下り完了で演算完了通知を送信する場合の動作シーケンスの説明図（その１）である。
【図８】この発明の実施の形態１によるマルチプロセッサシステムのＤＭＡ下り完了で演算完了通知を送信する場合の動作シーケンスの説明図（その２）である。
【図９】この発明の実施の形態１によるマルチプロセッサシステムの受信データの最小単位（１レンジビン）の説明図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１は、この発明の実施の形態１によるマルチプロセッサシステムを示す構成図である。
図１に示すマルチプロセッサシステムは、複数のプロセッサユニット１００−１〜１００−３と、配信制御部（配信制御手段）２００と、これらを接続するローカル・エリア・ネットワーク（ＬＡＮ）３００とを備えている。複数のプロセッサユニット１００−１〜１００−３は、それぞれ配信制御部２００からの演算データをＬＡＮ３００を介して受信して演算を行い、演算結果をＬＡＮ３００に送出するプロセッサユニットである。尚、これら複数のプロセッサユニット１００−１〜１００−３は、それぞれ同一の構成であるため、それぞれのプロセッサユニットをプロセッサユニット１００として説明する。配信制御部２００は、各プロセッサユニット１００に演算データを供給すると共に、各プロセッサユニット１００における演算結果データを受信する制御部である。また、ＬＡＮ３００は配信制御部２００とプロセッサユニット１００とを通信接続するためのネットワークである。
【００１１】
各プロセッサユニット１００は、ＬＡＮコントローラ（ＬＡＮＣ）１０１、受信カウンタ１０２、ＣＰＵ１０３、プロセッサエレメント（ＰＥ）１０４、ＤＭＡコントローラ（ＤＭＡＣ）１０５、共有メモリ１０６、局所メモリ１０７、完了通知調整手段１０８、演算完了通知手段１０９を備えている。ＬＡＮＣ１０１は、ＬＡＮ３００に対してデータを送受信するためのコントローラである。受信カウンタ１０２は、ＬＡＮＣ１０１が受信したデータをカウントするカウンタであり配信データ計数手段を構成する。ＣＰＵ１０３は、種々のソフトウェアを実行するプロセッサであり、プロセッサエレメント１０４は、ＣＰＵ１０３と連携して信号処理を実行する演算手段である。ＤＭＡＣ１０５は、ＣＰＵ１０３とプロセッサエレメント１０４間でデータを転送するためのコントローラである。共有メモリ１０６は、ＣＰＵ１０３とＤＭＡＣ１０５とからアクセス可能なメモリであり、局所メモリ１０７は、プロセッサエレメント１０４の中間データを格納するためのメモリである。完了通知調整手段１０８は、プロセッサユニット１００から出力される演算完了通知のタイミングを調整する手段であり、演算完了通知手段１０９は、演算完了通知を出力する手段である。
【００１２】
プロセッサユニット１００に搭載されるプロセッサエレメント１０４はＣＰＵ１０３から供給されるデータを処理する。ＣＰＵ１０３とプロセッサエレメント１０４間のデータ転送はＤＭＡＣ１０５が担当する。ＤＭＡＣ１０５を制御してデータ転送を起動する機能はＣＰＵ１０３上で実行されるソフトウェアとして実装される。以下、プロセッサエレメント１０４およびＤＭＡＣ１０５を制御するためのソフトウェア群をＡＰＩ（Application Program Interface）と称する。本ＡＰＩをミドルウェアで実装し、他のアプリケーション・ソフトウェアと連携する構成も取れる。その場合、システムに必要な演算処理を複数の部分に分割してプロセッサエレメント１０４とＣＰＵ１０３で分担し、複数のプロセッサユニット１００間をＬＡＮ３００で接続するマルチプロセッサシステムにおいて、プロセッサユニット１００間の通信をＣＰＵ１０３、演算処理をプロセッサエレメント１０４に各々担当させる。例えばレーダ信号処理システムにおいては、目標検出処理を複数の部分に分割し、このうち特に高速に処理すべき部分をプロセッサエレメント１０４に実行させる。ＣＰＵ１０３とプロセッサエレメント１０４の間のデータ転送は共有メモリ１０６および局所メモリ１０７経由で行われ、共有メモリ１０６から局所メモリ１０７へのデータ転送をＤＭＡ下り、逆方向をＤＭＡ上りと称する。ＤＭＡ下りはＣＰＵ１０３からプロセッサエレメント１０４、ＤＭＡ上りはプロセッサエレメント１０４からＣＰＵ１０３へのデータ転送を各々指す。データの流れを明記する必要のない箇所ではＤＭＡＣ１０５によるデータ転送を単にＤＭＡと呼ぶ。
【００１３】
次に、図１から図９を用いて本発明の実施の形態１の動作を説明する。
プロセッサユニット１００の処理の流れは、（１）ＬＡＮ３００からデータ受信、（２）プロセッサエレメント１０４に転送するデータの生成（前処理）、（３）共有メモリ１０６から局所メモリ１０７にデータ転送（データ転送下り）、（４）ＰＥ処理完了待ち、（５）局所メモリ１０７から共有メモリ１０６にデータ転送（データ転送上り）、（６）プロセッサエレメント１０４から転送したデータの後処理、（７）ＬＡＮ３００にデータ送信、である。以下、これら処理の詳細を図２および図３を用いて説明する。
【００１４】
プロセッサユニット１００が配信制御部２００から処理すべきデータを受信すると、ＬＡＮＣ１０１が受信データを共有メモリ１０６に格納し、受信割込みを発生して受信完了をＣＰＵ１０３に通知する。この間に受信カウンタ１０２が起動され、受信データ量をカウントして受信データ量（ＲＣＮＴ：Ｒｅｃｅｉｖｅ  Ｃｏｕｎｔ）に記憶する（ステップＳＴ１０１〜ＳＴ１０４）。なお、受信カウンタ起動（ステップＳＴ１０３）と受信割込み（ステップＳＴ１０４）の発生順序は逆でもよい。ＣＰＵ１０３は、受信データに対してプロセッサエレメント１０４に渡すための前処理を実施して、プロセッサエレメント１０４に渡すデータを生成する（ステップＳＴ１０５）。共有メモリ１０６へのデータ格納後、ＣＰＵ１０３は完了通知調整手段１０８に対して前処理完了通知を行う（ステップＳＴ１０６）。完了通知調整手段１０８は、ステップＳＴ１０３で通知されたＲＣＮＴに基づいて、（Ａ）前処理完了を演算完了通知手段１０９に通知する（ステップＳＴ１０７）が、この（Ａ）前処理完了に関する一連の動作（ステップＳＴ１０６〜ステップＳＴ１０８）については後述する。
【００１５】
ＣＰＵ１０３は、ＤＭＡ下り起動をＤＭＡＣ１０５に通知すると（ステップＳＴ１０９）、ＤＭＡＣ１０５は、共有メモリ１０６から局所メモリ１０７に受信データをＤＭＡ転送する（ステップＳＴ１１０）。ＤＭＡＣ１０５はステップＳＴ１１０のＤＭＡ転送が終了すると、完了通知調整手段１０８に対して完了割込みを行う（ステップＳＴ１１１）。尚、ステップＳＴ１１２〜ステップＳＴ１１３は、後述する（Ｂ）ＤＭＡ下り完了の演算完了通知に関する処理である。一方、プロセッサエレメント１０４で内部処理が行われると中間データが局所メモリ１０７に書き込まれ（ステップＳＴ１１４）、また、プロセッサエレメント１０４から完了通知調整手段１０８に対して完了割込みが発生する（ステップＳＴ１１５）。尚、ステップＳＴ１１６〜ステップＳＴ１１７は、後述する（Ｃ）ＰＥ処理完了の演算完了通知に関する処理である。
【００１６】
ＣＰＵ１０３からＤＭＡ上り起動がＤＭＡＣ１０５に通知されると（ステップＳＴ１１８）、ＤＭＡＣ１０５は、局所メモリ１０７から共有メモリ１０６へのデータのＤＭＡ転送を行う（ステップＳＴ１１９）。そして、ＤＭＡ転送が終了すると、ＤＭＡＣ１０５は完了割込みを完了通知調整手段１０８に行う（ステップＳＴ１２０）。尚、ステップＳＴ１２１〜ステップＳＴ１２２は、後述する（Ｄ）ＤＭＡ上り完了の演算完了通知に関する処理である。
【００１７】
ＣＰＵ１０３が、プロセッサエレメント１０４の中間データからＬＡＮ３００に送信するデータを生成する後処理を行い（ステップＳＴ１２３）、後処理が完了すると完了通知調整手段１０８に対して後処理完了通知を行う（ステップＳＴ１２４）。尚、ステップＳＴ１２５〜ステップＳＴ１２６は、後述する（Ｅ）後処理完了の演算完了通知に関する処理である。
そして、プロセッサユニット１００における全ての処理が終了すると、ＬＡＮＣ１０１は配信制御部２００に対して演算データを送信する（ステップＳＴ１２７）と共に、完了通知調整手段１０８に対して送信完了割込みを行う（ステップＳＴ１２８）。尚、ステップＳＴ１２９〜ステップＳＴ１３０は、後述する（Ｆ）ＬＡＮ送信完了の演算完了通知に関する処理である。
【００１８】
ところで、配信制御部２００からみると、プロセッサユニット１００の演算完了通知はプロセッサユニット１００がデータ待ち状態になったことを示す情報である。配信制御部２００は、演算完了通知を発行したプロセッサユニット１００を、次のデータの送信先候補ＰＵリストに追加する。尚、本発明では配信制御部２００がデータ送付先ＰＵを決定する方式についての説明は省略する。
【００１９】
次に、プロセッサユニット１００が演算完了を通知するタイミングについて説明する。
プロセッサユニット１００が演算完了を通知するタイミングはＲＣＮＴに依存し、図４に示す演算完了通知テーブルに従う。規則は下記のとおりである。即ち、完了通知調整手段１０８は、受信カウンタ１０２でカウントされる演算データのデータ量が多いほど、演算完了通知のタイミングを、プロセッサユニット１００で演算したデータを配信制御部２００に送信するタイミングよりも早くする。また、かっこ内のステップ番号は図２〜図３中のステップ番号である。
（Ａ）ＲＣＮＴが５１２ＫＢ以上
→前処理完了で演算完了通知（ステップＳＴ１０６〜ＳＴ１０８）
（Ｂ）ＲＣＮＴが２５６ＫＢ以上、５１２ＫＢ未満
→ＤＭＡ下り完了で演算完了通知（ステップＳＴ１１１〜ＳＴ１１３）
（Ｃ）ＲＣＮＴが１２８ＫＢ以上、２５６ＫＢ未満
→ＰＥ処理完了で演算完了通知（ステップＳＴ１１５〜ＳＴ１１７）
（Ｄ）ＲＣＮＴが６４ＫＢ以上、１２８ＫＢ未満
→ＤＭＡ上り完了で演算完了通知（ステップＳＴ１２０〜ＳＴ１２２）
（Ｅ）ＲＣＮＴが３２ＫＢ以上、６４ＫＢ未満
→後処理完了で演算完了通知（ステップＳＴ１２４〜ＳＴ１２６）
（Ｆ）ＲＣＮＴが３２ＫＢ未満
→ＬＡＮ送信完了で演算完了通知（ステップＳＴ１２８〜ＳＴ１３０）
【００２０】
プロセッサユニット１００における上述した各処理（１）〜（７）（ＤＭＡを除く）の実行時間はほぼＲＣＮＴに比例する。一方、ＤＭＡは図５の準備処理によるオーバーヘッドが発生するため、処理時間はこのオーバーヘッドとＲＣＮＴ比例部分との合算で求められる。本実施の形態では具体的には示さないが、ＣＰＵ１０３とプロセッサエレメント１０４はＰＣＩエクスプレスなどの高速シリアルバスで接続される構成が想定される。その場合のオーバーヘッドは主にトランザクションの起動処理に起因し、長さは帯域に依存するものの概ね数ミリ秒である。
【００２１】
以下、図６〜図８を用いて、上述した（Ｂ）ＲＣＮＴが２５６ＫＢ以上、５１２ＫＢ未満の場合の動作を説明する。尚、図６と図７〜図８に示す例は、ＣＰＵ１０３によって、受信カウンタ１０２、完了通知調整手段１０８および演算完了通知手段１０９を実現している場合の動作を示している。また、図６における破線矢印及び図７〜図８における破線枠で囲まれた矢印は、配信制御部２００に通知されない処理を示している。
【００２２】
図７〜図８において、配信制御部２００からＬＡＮ３００を介してデータが送信されると、これがプロセッサユニット１００で受信され、ＣＰＵ１０３が前処理を行う（ステップＳＴ１０１〜ＳＴ１０５）。また、ステップＳＴ１０６〜ＳＴ１０８は、通知されない（Ａ）前処理完了の処理である。その後は図２〜図３で説明したのと同様の処理が行われ、完了通知調整手段１０８から（Ｂ）ＤＭＡ下り完了が演算完了通知手段１０９に通知される。これにより、演算完了通知手段１０９は、演算完了通知を生成し（ステップＳＴ２０１）ＣＰＵ１０３は、これを受けて送信要求を出力する（ステップＳＴ２０２）。ＬＡＮＣ１０１は、送信要求を受信すると、共有メモリ１０６から演算完了通知を取得し（ステップＳＴ２０３）、配信制御部２００に対して演算完了通知を送信する（ステップＳＴ２０４）。尚、ステップＳＴ２０１〜ＳＴ２０４は、図２に示すステップＳＴ１１３の演算完了通知を詳細に示したものである。また、ステップＳＴ１１２〜ＳＴ２０４の演算完了通知処理と、プロセッサエレメント１０４の内部処理（ステップＳＴ１１４，ＳＴ１１５）とは互いに独立して行われる。
【００２３】
配信制御部２００は、演算完了通知を受信すると、次のデータを準備してプロセッサユニット１００に対して送信する（ステップＳＴ２０５）。尚、プロセッサユニット１００から送信した完了通知から次のデータを受信するまでは所定のタイムラグがあり、これは、配信制御部２００が送信しようとするデータのサイズに影響される。図９は１レンジビンのデータ量を示しており、そのデータ量は８バイトである。
【００２４】
また、図７〜図８において、ステップＳＴ１１６〜ＳＴ１１７、ステップＳＴ１２１〜ＳＴ１２２、ステップＳＴ１２４〜ＳＴ１２６、ステップＳＴ１２９〜ＳＴ１３０の処理は、それぞれ配信制御部２００には通知されない。また、図６においてもＡ、Ｃ、Ｄ、Ｅ、Ｆの処理は通知されない処理である。更に、ステップＳＴ１１８〜ＳＴ１２０、ステップＳＴ１２３、ステップＳＴ１２７〜ＳＴ１２８は、図２〜図３に示した処理と同様である。
ステップＳＴ１２７でプロセッサユニット１００から配信制御部２００に演算結果をＬＡＮ送信した後、ステップＳＴ１２８の送信完了割込みに続いて次のデータの前処理が開始（ステップＳＴ２０６）される。
【００２５】
以上説明したように、配信制御部２００から供給されたデータを計測して得たＲＣＮＴの値によって演算完了通知の発行タイミングを制御することで、従来方式ではＬＡＮ送信完了後に供給されていた次のデータを、図７のステップＳＴ２０５のタイミングで得ることができるだけでなく、プロセッサエレメント１０４の完了割込みを待たずに、またはプロセッサエレメント１０４の完了割込みに先行して配信制御部２００に次のデータの供給を督促し、プロセッサユニット１００のＣＰＵ１０３が前処理を開始することで、ＣＰＵ１０３が処理をしていないアイドル時間を短縮して稼働率を高めることができる。その結果、配信制御部２００からデータが送信されるタイミングを早め、プロセッサユニット１００の稼働率を高めることで信号処理システム全体の処理性能向上が期待できる。
【００２６】
以上のように、実施の形態１のマルチプロセッサシステムによれば、演算データを供給する配信制御手段と、演算データを受信して演算を行い、演算結果のデータを配信制御手段に送信する複数のプロセッサユニットとを備えたマルチプロセッサシステムにおいて、プロセッサユニットは、配信制御手段から供給される演算データのデータ量を計数する配信データ計数手段と、プロセッサユニットにおける演算完了を通知する演算完了通知手段と、演算完了通知のタイミングを、配信データ計数手段の計数結果に基づいて調整する完了通知調整手段とを備え、配信制御手段は、演算完了通知を受け取ったタイミングで、プロセッサユニットに次の演算データを供給するようにしたので、プロセッサのアイドル時間を短縮し、システムの処理性能を向上させることができる。
【００２７】
また、実施の形態１のマルチプロセッサシステムによれば、完了通知調整手段は、配信データ計数手段で計数される演算データのデータ量が多いほど、演算データを配信制御手段に送信するタイミングよりも演算完了通知のタイミングを早くするようにしたので、よりシステムの処理性能を向上させることができる。
【００２８】
また、実施の形態１のマルチプロセッサシステムによれば、それぞれのプロセッサユニットは、送受信データの管理を行うＣＰＵと、送受信データを格納する共有メモリと、実際の演算処理を行うプロセッサエレメントと、プロセッサエレメントの演算データを格納する局所メモリとを備えると共に、配信制御手段とネットワークを介して接続され、ＣＰＵがプロセッサエレメントに転送するデータを共有メモリに格納する処理を前処理、転送するデータを共有メモリから局所メモリにＤＭＡ転送する処理をＤＭＡ下り、プロセッサエレメントが行う演算処理をＰＥ処理、局所メモリに格納されたデータを共有メモリにＤＭＡ転送する処理をＤＭＡ下り、ＣＰＵが共有メモリに格納された中間データからネットワークに送信するデータを生成する処理を後処理、演算データをネットワークに送出する処理をネットワーク送信とした場合、完了通知調整手段は、計数結果のデータ量の多い順に、前処理完了、ＤＭＡ下り、ＰＥ処理完了、ＤＭＡ上り、後処理完了、ネットワーク送信のタイミングで完了通知を出すよう調整するようにしたので、的確な演算完了通知のタイミングとすることができ、プロセッサのアイドル時間を短縮して、よりシステムの処理性能を向上させることができる。
【符号の説明】
【００２９】
１００−１，１００−２，１００−３  プロセッサユニット、１０１  ＬＡＮＣ、１０２  受信カウンタ、１０３  ＣＰＵ、１０４  プロセッサエレメント、１０５  ＤＭＡＣ、１０６  共有メモリ、１０７  局所メモリ、１０８  完了通知調整手段、１０９  演算完了通知手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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