(57)【要約】【課題】ＣＭＯＳイメージセンサーを提供する。【解決手段】ＣＭＯＳイメージセンサーは、１水平周期の間に、多数の列のピクセルからデータをリードアウトすることができるので、高速フレームレートを具現することができ、少なくとも一つの基本ベイヤーパターンに対応する単位でピクセルデータをリードアウトすることができるので、ピクセルからリードアウトされたピクセルデータを一時的に保存するメモリを減少させることができる。この際、基本ベイヤーパターンに対応する単位でピクセルデータをリードアウトするために、最初の列を含む少なくとも一つの列のピクセルに対するピクセルデータリードアウトはスキップされうる。【選択図】図３
2011151800.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが、ベイヤーパターンのピクセルアレイのｉ行に含まれた奇数列及び偶数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する第１リードアウトライン（ｒｅａｄｏｕｔ  ｌｉｎｅ）及び第２リードアウトライン（ｉは、１以上の自然数）と、
それぞれが、前記ピクセルアレイの（ｉ＋１）行に含まれた奇数列及び偶数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する第３リードアウトライン及び第４リードアウトラインと、を含み、
１水平周期の間に、前記第１リードアウトラインないし第４リードアウトラインに出力されるピクセルデータは、基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、１水平周期単位ごとに、前記ｉ行及び（ｉ＋１）行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされることを特徴とするＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−ｏＸｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサー。
【請求項２】
前記ピクセルアレイの前記ｉ行に含まれた多数の共有ピクセルグループのそれぞれは、前記基本ベイヤーパターンの第１ピクセル及び第２ピクセルを含む１Ｘ２共有ピクセル構造を有し、
前記ピクセルアレイの前記（ｉ＋１）行に含まれた多数の共有ピクセルグループのそれぞれは、前記基本ベイヤーパターンの第３ピクセル及び第４ピクセルを含む１Ｘ２共有ピクセル構造を有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
【請求項３】
ｊ番目の水平周期の間に、
前記第１リードアウトライン及び前記第２リードアウトラインに出力されるピクセルデータは、前記ｉ行のｋ列及び（ｋ＋１）列の共有ピクセルグループの第１ピクセルのデータ及び第２ピクセルのデータであり、前記第３リードアウトライン及び第４リードアウトラインに出力されるピクセルデータは、前記（ｉ＋１）行のｋ列及び（ｋ＋１）列の第３ピクセルのピクセル及び第４ピクセルのデータであることを特徴とする請求項２に記載のＣＭＯＳイメージセンサー（ｊ及びｋは、１以上の自然数）。
【請求項４】
最初の水平周期の間に、
前記第１リードアウトライン及び第３リードアウトラインから出力されるピクセルデータは、前記ｉ行及び（ｉ＋１）行のそれぞれの第１列の共有ピクセルグループの二番目の列のピクセルデータであることを特徴とする請求項３に記載のＣＭＯＳイメージセンサー。
【請求項５】
前記ピクセルアレイの前記ｉ行に含まれた多数の共有ピクセルグループのそれぞれは、前記基本ベイヤーパターンの第１ピクセル及び第２ピクセルが交差に反復される１Ｘ４共有ピクセル構造を有し、
前記ピクセルアレイの前記（ｉ＋１）行に含まれた多数の共有ピクセルグループのそれぞれは、前記基本ベイヤーパターンの第３ピクセル及び第４ピクセルが交差に反復される１Ｘ４共有ピクセル構造を有することを特徴とする請求項１に記載のＣＭＯＳイメージセンサー。
【請求項６】
ｊ番目の水平周期の間に、
前記第１リードアウトライン及び前記第２リードアウトラインに出力されるピクセルデータは、前記ｉ行のｋ列の共有ピクセルグループの第１ピクセル対のうち何れか一つのピクセルのデータ及び前記ｉ行の（ｋ＋１）列の共有ピクセルグループの第２ピクセル対のうち何れか一つのピクセルのデータであり、
前記第３リードアウトライン及び第４リードアウトラインに出力されるピクセルデータは、前記（ｉ＋１）行のｋ列の共有ピクセルグループの第３ピクセル対のうち何れか一つのピクセルのデータ及び前記（ｉ＋１）行の（ｋ＋１）列の共有ピクセルグループの第４ピクセル対のうち何れか一つのピクセルのデータであることを特徴とする請求項５に記載のＣＭＯＳイメージセンサー（ｊ及びｋは、１以上の自然数）。
【請求項７】
請求項１に記載のＣＭＯＳイメージセンサーと、
前記ＣＭＯＳイメージセンサーから出力される電気的映像信号に対する映像信号処理（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ）を行うプロセッサと、
を含むことを特徴とする電子システム。
【請求項８】
ベイヤーパターンのピクセルアレイの各行に含まれた奇数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する第１リードアウトラインと、
前記ベイヤーパターンのピクセルアレイの各行に含まれた偶数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する第２リードアウトラインと、を含み、
１水平周期の間に、前記第１リードアウトラインないし第２リードアウトラインに出力されるピクセルデータは、基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、１水平周期単位ごとに、前記ピクセルアレイの各行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされることを特徴とするＣＭＯＳイメージセンサー。
【請求項９】
前記ピクセルアレイの前記各行に含まれた多数の共有ピクセルグループのそれぞれは、前記基本ベイヤーパターンの第１ピクセル、第２ピクセル、第３ピクセル、及び第４ピクセルを含む２Ｘ２共有ピクセル構造を有することを特徴とする請求項８に記載のＣＭＯＳイメージセンサー。
【請求項１０】
ｊ番目の水平周期の間に、
前記第１リードアウトラインを通じては、前記各行のｋ列の共有ピクセルグループの第１及び第２ピクセルのデータが順次に出力され、前記第２リードアウトラインを通じては、前記各行の（ｋ＋１）列の共有ピクセルグループの第３及び第４ピクセルのデータが順次に出力されることを特徴とする請求項９に記載のＣＭＯＳイメージセンサー（ｊ及びｋは、１以上の自然数）。
【請求項１１】
最初の水平周期の間に、
前記第１リードアウトから出力されるピクセルデータは、第１列の共有ピクセルグループの二番目の列のピクセルデータであることを特徴とする請求項９に記載のＣＭＯＳイメージセンサー。
【請求項１２】
ベイヤーパターンのピクセルアレイのｉ行に含まれた多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する多数の第１リードアウトライン（ｉは、１以上の自然数）と、
前記ピクセルアレイの（ｉ＋１）行に含まれた多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する多数の第２リードアウトラインと、を含み、
１水平周期の間に、前記第１リードアウトラインを通じて出力されるピクセルデータ、前記第２リードアウトラインを通じて出力されるピクセルデータ、前記第１リードアウトライン及び前記第２リードアウトラインを通じて出力されるピクセルデータは、少なくとも一つの基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、１水平周期単位ごとに、前記ｉ行及び（ｉ＋１）行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされることを特徴とするＣＭＯＳイメージセンサー。
【請求項１３】
請求項  １２に記載のＣＭＯＳイメージセンサーと、
前記ＣＭＯＳイメージセンサーから出力される電気的映像信号に対する映像信号処理を行うプロセッサと、
を含むことを特徴とする電子システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサー技術に係り、より詳細には、一般的なＣＭＯＳイメージセンサーのピクセルデータリードアウト方式を改善することによって、高速フレームレート及び小型化を実現することができるＣＭＯＳイメージセンサー、及び該ＣＭＯＳイメージセンサーを含む電子システムに関する。
【背景技術】
【０００２】
一般的に、イメージセンサーは、被写体から出射された光学的映像信号を電気的映像信号に変換する装置である。イメージセンサーは、大きくＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−ｏＸｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を使うＣＭＯＳイメージセンサーと電荷結合素子（ＣＣＤ；Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）技術を使うＣＣＤイメージセンサーとに分けられ、これらは、いずれも半導体技術を用いて製作される。
【０００３】
ＣＭＯＳイメージセンサーは、ＣＭＯＳ製造技術を用いて製作されたイメージセンサーである。ＣＭＯＳイメージセンサーで、各ピクセル（Ｐｉｘｅｌ）は、被写体の対応部分から出射される光信号を、フォトダイオードを用いて電子に変えた後に保存し、蓄積された電子の数に比例して表われる電荷量を電圧信号に変えて出力する方式を使う。このようなＣＭＯＳイメージセンサーは、多様な電子製品、例えば、モバイルフォン（Ｍｏｂｉｌｅ  Ｐｈｏｎｅ）、ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）用カメラ（Ｃａｍｅｒａ）、ビデオカメラ、及びデジタルカメラなどで幅広く使われているデバイス（Ｄｅｖｉｃｅ）である。
【０００４】
ＣＭＯＳイメージセンサーは、従来イメージセンサーとして使われたＣＣＤに比べて駆動方式が簡便であり、信号処理回路（Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｃｉｒｃｕｉｔ）を一チップに集積できて、ＳｏＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）ができるので、モジュールの小型化を可能にする。また、既存のセットアップ（Ｓｅｔ−ｕｐ）されたＣＭＯＳ技術と互換性があるようにできるので、製造コストが低減できるなど多くの長所があるために、その需要がますます急増している状況である。
【０００５】
ＣＭＯＳイメージセンサーの市場で、今後はさらに高画素に高速のフレームレート（ｈｉｇｈ  ｆｒａｍｅ  ｒａｔｅ）を有し、さらに小型化された高性能のＣＭＯＳイメージセンサーに対する需要がさらに増加すると見られる。このような高性能のＣＭＯＳイメージセンサーの性能を具現するには多くの難しさがある。
【０００６】
一般的なＣＭＯＳイメージセンサーのピクセルアレイでは、１水平周期の間に、一つの列（Ｒｏｗ）のピクセルのデータがリードアウト（Ｒｅａｄｏｕｔ）され、ピクセルアレイのピクセルからリードアウトされたデータをイメージとして具現するための信号処理の前段階では、ピクセルからリードアウトされたデータを一時的に保存するためのメモリが必要である。今後、イメージセンサーの市場で要求される小型化された高性能のＣＭＯＳイメージセンサーを具現するためには、このような一般的なＣＭＯＳイメージセンサーのピクセルデータリードアウト方式を改善する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は上記従来のＣＭＯＳイメージセンサーにおける問題点に鑑みてなされたものであって、本発明の目的は、１水平周期の間に、多数の列のピクセルからピクセルデータをリードアウトすることができ、ピクセルからリードアウトされるピクセルデータを基本ベイヤーパターンに相応する単位で、１水平周期の間に、ベイヤー信号を一度に出力することができるＣＭＯＳイメージセンサー、及び該ＣＭＯＳイメージセンサーを含む電子システムを提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するためになされた本発明によるＣＭＯＳイメージセンサーは、それぞれが、ベイヤーパターンのピクセルアレイのｉ行に含まれた奇数列及び偶数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する第１リードアウトライン（ｒｅａｄｏｕｔ  ｌｉｎｅ）及び第２リードアウトライン（ｉは、１以上の自然数）と、それぞれが、前記ピクセルアレイの（ｉ＋１）行に含まれた奇数列及び偶数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する第３リードアウトライン及び第４リードアウトラインと、を含むことを特徴とする。
【０００９】
この際、１水平周期の間に、前記第１リードアウトラインないし第４リードアウトラインに出力されるピクセルデータは、基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、１水平周期単位ごとに、前記ｉ行及び（ｉ＋１）行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされることを特徴とする。
【００１０】
また、上記目的を達成するためになされた本発明によるＣＭＯＳイメージセンサーは、ベイヤーパターンのピクセルアレイの各行に含まれた奇数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する第１リードアウトラインと、前記ベイヤーパターンのピクセルアレイの各行に含まれた偶数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する第２リードアウトラインと、を含むことを特徴とする。
【００１１】
この際、１水平周期の間に、前記第１リードアウトラインないし第２リードアウトラインに出力されるピクセルデータは、基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、１水平周期単位ごとに、前記ピクセルアレイの各行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされることを特徴とする。  
【００１２】
また、上記目的を達成するためになされた本発明によるＣＭＯＳイメージセンサーは、ベイヤーパターンのピクセルアレイのｉ行に含まれた多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する多数の第１リードアウトライン（ｉは、１以上の自然数）と、前記ピクセルアレイの（ｉ＋１）行に含まれた多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する多数の第２リードアウトラインと、を含むことを特徴とする。
【００１３】
この際、１水平周期の間に、前記第１リードアウトラインを通じて出力されるピクセルデータ、前記第２リードアウトラインを通じて出力されるピクセルデータ、前記第１リードアウトライン及び前記第２リードアウトラインを通じて出力されるピクセルデータは、少なくとも一つの基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、１水平周期単位ごとに、前記ｉ行及び（ｉ＋１）行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされることを特徴とする。
【００１４】
前述したＣＭＯＳイメージセンサーのそれぞれは、カメラ機能を有する電子システムに内蔵されうる。
【００１５】
前記技術的課題を解決するための本発明の実施形態によるＣＭＯＳイメージセンサーのピクセルデータリードアウト方法は、（ａ）ベイヤーパターンのピクセルアレイのｉ行に含まれた奇数列及び偶数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する段階（ｉは、１以上の自然数）と、（ｂ）前記ピクセルアレイの（ｉ＋１）行に含まれた奇数列及び偶数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する段階と、を含みうる。
【００１６】
この際、１水平周期の間に、前記（ａ）段階及び（ｂ）段階によって出力されるピクセルデータは、基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、１水平周期単位ごとに、前記ｉ行及び（ｉ＋１）行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされうる。
【００１７】
前記技術的課題を解決するための本発明の他の実施形態によるＣＭＯＳイメージセンサーのピクセルデータリードアウト方法は、（ａ）ベイヤーパターンのピクセルアレイの各行に含まれた奇数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する段階（ｉは、１以上の自然数）と、（ｂ）前記ベイヤーパターンのピクセルアレイの各行に含まれた偶数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する段階と、を含みうる。
【００１８】
この際、１水平周期の間に、前記（ａ）段階及び（ｂ）段階によって出力されるピクセルデータは、基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、前記ピクセルアレイの各行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされうる。
【００１９】
前記技術的課題を解決するための本発明の実施形態によるＣＭＯＳイメージセンサーのピクセルデータリードアウト方法は、（ａ）ベイヤーパターンのピクセルアレイのｉ行に含まれた多数の共有ピクセルグループからピクセルデータを１水平周期ごとに多数の第１リードアウトラインを通じて出力する段階（ｉは、１以上の自然数）と、（ｂ）前記ピクセルアレイの（ｉ＋１）行に含まれた多数の共有ピクセルグループからピクセルデータを１水平周期ごとに多数の第２リードアウトラインを通じて出力する段階と、を含みうる。
【００２０】
この際、１水平周期の間に、前記第１リードアウトラインを通じて出力されるピクセルデータ、前記第２リードアウトラインを通じて出力されるピクセルデータ、前記第１リードアウトライン及び前記第２リードアウトラインを通じて出力されるピクセルデータは、少なくとも一つの基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、１水平周期単位ごとに、前記ｉ行及び（ｉ＋１）行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされうる。
【００２１】
本発明の実施形態によるＣＭＯＳイメージセンサーのピクセルデータリードアウト方法は、コンピュータで読み取り可能な記録媒体に保存された前記ＣＭＯＳイメージセンサーのピクセルデータリードアウト方法を実行するためのコンピュータプログラムを実行することで具現可能である。
【発明の効果】
【００２２】
本発明によるＣＭＯＳイメージセンサー及び該イメージセンサーを含む電子システムは、１水平周期の間に、多数の列のピクセルからデータをリードアウトすることによって、高速のフレームレートを具現することができ、多数の列のピクセルからデータを基本ベイヤーパターンに相応する単位でリードアウトすることによって、別途の臨時保存メモリを要しないために、ＣＭＯＳイメージセンサーの面積を減少させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態によるイメージセンサーのブロック図である。
【図２】図１に示されたピクセルアレイのパターンを示す。
【図３】１Ｘ２共有ピクセル構造のピクセルアレイからデータがリードアウトされる過程を示す。
【図４】図１に示された１Ｘ２共有ピクセル構造の回路図である。
【図５】１Ｘ２共有ピクセル構造のピクセルアレイからデータがリードアウトされる過程を示すフローチャートである。
【図６】１Ｘ４共有ピクセル構造のピクセルアレイからデータがリードアウトされる過程を示す。
【図７】１Ｘ４共有ピクセル構造のピクセルアレイからデータがリードアウトされる過程を示すフローチャートである。
【図８】２Ｘ２共有ピクセル構造のピクセルアレイからデータがリードアウトされる過程を示す。
【図９】２Ｘ２共有ピクセル構造のピクセルアレイからデータがリードアウトされる過程を示すフローチャートである。
【図１０】本発明の一実施形態によるイメージセンサーを含む電子システムのブロック図である。
【発明を実施するための形態】
【００２４】
次に、本発明に係るＣＭＯＳイメージセンサー及び該イメージセンサーを含む電子システムを実施するための形態の具体例を図面を参照しながら説明する。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載の内容を参照しなければならない。以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付した同じ参照符号は、同じ部材を表わす。
【００２５】
図１は、本発明の実施形態によるイメージセンサー１００のブロック図である。図１を参照すると、前記イメージセンサー１００は、ピクセルアレイ１１０、ロードライバー１２０、及び相関二重サンプリング部１３０を含む。前記イメージセンサー１００は、図１に示されたロードライバー１２０及び相関二重サンプリング部（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）１３０の以外に、タイミング制御信号を発生させるための構成要素とピクセルアレイ１１０の各ピクセルの選択及びピクセルアレイ１１０でリードアウトされたピクセルデータの出力のための構成要素と、出力されたピクセルデータに対する信号処理のための構成要素とをさらに含みうる。
【００２６】
前記ピクセルアレイ１１０は、Ｒ（ｒｅｄ）ピクセル及びＧ（ｇｒｅｅｎ）ピクセルが配列される行とＧ（ｇｒｅｅｎ）ピクセル及びＢ（ｂｌｕｅ）ピクセルが配列される行とが反復的に配列され、Ｇピクセルは、互いに対角線上に位置するベイヤー（Ｂａｙｅｒ）パターンを有する。
【００２７】
図２は、図１に示されたピクセルアレイ１１０のパターンを示す。図１を参照すると、前記ピクセルアレイ１１０は、連続して配列される多数の基本ベイヤーパターン１１０Ａを含み、前記基本ベイヤーパターン１１０Ａには、輝度信号と密接な関連があるＧピクセルは、あらゆる行に配され、Ｒピクセル及びＢピクセルは、各行ごとにすれ違うように配されているということが分かる。このようなベイヤーパターンは、一般的なピクセルパターンに比べてさらに高い輝度解像度を有しうる。
【００２８】
相関二重サンプリング部１３０は、ピクセルアレイ１１０を構成するカラムラインから出力されるアナログピクセルデータをデジタル信号に変換するために、カラムラインから出力されるピクセルデータに対して相関二重サンプリングを行う。前記相関二重サンプリング部１３０から出力されるデジタルピクセルデータは、信号処理部（図示せず）に出力される。前記相関二重サンプリング部１３０は、前記ＣＭＯＳイメージセンサー１００のピクセルアレイ１１０の一方向に配されるか、上部及び／又は下部に配されるか、左側及び／又は右側に配置される。
【００２９】
図３は、１Ｘ２共有ピクセル構造のピクセルアレイ１１０からデータがリードアウトされる過程を示す。図３を参照すると、前記ピクセルアレイ１１０は、ｉ行に含まれる多数の共有ピクセルグループ、（ｉ＋１）行に含まれる多数の共有ピクセルグループ、第１リードアウトラインないし第４リードアウトラインＬＩＮＥ１ないしＬＩＮＥ４を含む（ｉは、１以上の自然数）。
【００３０】
前記第１リードアウトラインＬＩＮＥ１は、１水平周期ごとにピクセルアレイ１１０のｉ行に含まれた多数の共有ピクセルグループのうちから奇数列の共有ピクセルグループからピクセルデータを出力する。前記第２リードアウトラインＬＩＮＥ２は、１水平周期ごとにピクセルアレイ１１０のｉ行に含まれた多数の共有ピクセルグループのうちから偶数列の共有ピクセルグループからピクセルデータを出力する。
【００３１】
前記第３リードアウトラインＬＩＮＥ３は、１水平周期ごとにピクセルアレイ１１０の（ｉ＋１）行に含まれた多数の共有ピクセルグループのうちから奇数列の共有ピクセルグループからピクセルデータを出力する。前記第４リードアウトラインＬＩＮＥ４は、１水平周期ごとにピクセルアレイ１１０の（ｉ＋１）行に含まれた多数の共有ピクセルグループのうちから偶数列の共有ピクセルグループからピクセルデータを出力する。
【００３２】
但し、１水平周期の間に、ピクセルデータを基本ベイヤーパターン単位で出力するために、前記ＣＭＯＳイメージセンサー１００は、最初の水平周期の間には、前記ｉ行及び（ｉ＋１）行のそれぞれの第１列ＲＯＷ１の共有ピクセルグループの最初の列のピクセル（Ｇｂピクセル及びＢピクセル）をスキップ（Ｓｋｉｐ）し、前記第１列ＲＯＷ１の共有ピクセルグループの二番目の列のピクセル（Ｒピクセル及びＧｒピクセル）のピクセルデータを第１リードアウトラインＬＩＮＥ１及び第３リードアウトラインＬＩＮＥ３に出力する。
【００３３】
そうすると、最初の水平周期の間には、前記ｉ行及び（ｉ＋１）行のそれぞれの第１列ＲＯＷ１の共有ピクセルグループの二番目の列のＲピクセル及びＧｒピクセルのピクセルデータと前記ｉ行及び（ｉ＋１）行のそれぞれの第２列ＲＯＷ２の共有ピクセルグループの最初の列のＧｂピクセル及びＲピクセルのピクセルデータとが出力される。すなわち、最初の水平周期から前記ｉ行及び（ｉ＋１）行からは、基本ベイヤーパターンのピクセルデータに相応するＲピクセル、Ｇｒピクセル、Ｇｂピクセル、Ｂピクセルのピクセルデータが出力される。
【００３４】
前記ピクセルアレイ１１０のｉ行に含まれた多数の共有ピクセルグループのそれぞれは、前記基本ベイヤーパターンの第１ピクセル（Ｒピクセル）及び第２ピクセル（Ｇｂピクセル）を含む１Ｘ２共有ピクセル構造を有する。前記ピクセルアレイ１１０の前記（ｉ＋１）行に含まれた多数の共有ピクセルグループのそれぞれは、前記基本ベイヤーパターンの第３ピクセル（Ｇｒピクセル）及び第４ピクセル（Ｂピクセル）を含む１Ｘ２共有ピクセル構造を有する。
【００３５】
ｊ番目の水平周期の間に、第１リードアウトラインＬＩＮＥ１及び第２リードアウトラインＬＩＮＥ２に出力されるピクセルデータは、前記ｉ行のｋ列及び（ｋ＋１）列の共有ピクセルグループの第１ピクセルＲのデータ及び第２ピクセルＧｂのデータであり、第３リードアウトラインＬＩＮＥ３及び第４リードアウトラインＬＩＮＥ４に出力されるピクセルデータは、前記（ｉ＋１）行のｋ列及び（ｋ＋１）列の第３ピクセルのピクセルＧｒ及び第４ピクセルＢのデータであり得る（ｊ及びｋは、１以上の自然数）。
【００３６】
１水平周期の間に、多数のリードアウトラインＬＩＮＥ１ないしＬＩＮＥ４に出力されるピクセルデータは、基本ベイヤーパターンのピクセルデータに相応するピクセルデータ（すなわち、Ｒ、Ｇｂ、Ｇｒ、Ｂ）であり、１水平周期単位ごとに、前記ｉ行及び（ｉ＋１）行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされうる。
【００３７】
図４は、図１に示された１Ｘ２共有ピクセル構造１１０Ｂの回路図である。図４を参照すると、前記共有ピクセル構造１１０Ｂは、フォトダイオード１６Ａ、１６Ｂ及び伝送信号ＴＧ１、ＴＧ２に応答してフォトダイオード１６Ａ、１６Ｂで生成された電荷をフローティング・ディフュージョン（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）・ノードに伝送するトランスファートランジスタ１７Ａ、１７Ｂを除いた構成を共有するということが分かる。
【００３８】
すなわち、Ｒピクセル及びＧｂピクセルは、フローティング・ディフュージョン・ノード１８、リセット信号ＲＧに応答してフローティング・ディフュージョン・ノード１８を電源電圧ＶＤＤでリセットさせるリセットトランジスタ１９、ドライブトランジスタ２１、ロードライバー１２０から出力される選択信号ＲＳに応答してフォトダイオード１６Ａ、１６Ｂの動作に基づいて発生するピクセルデータＶｏｕｔを出力する選択トランジスタ２２を共有する。
【００３９】
以上では、図４を参照して、４Ｔ構造のピクセルを基にした共有ピクセル構造の一例を説明した。しかし、本発明の範囲が、これに限定されるものではない。
【００４０】
図５は、１Ｘ２共有ピクセル構造のピクセルアレイ１１０からデータがリードアウトされる過程を示すフローチャートである。以下、図３及び図５を参照して、その過程を順次に説明する。
【００４１】
１番目の水平周期では、ｉ行の第１列ＲＯＷ１の第１ピクセルＲのデータが第１リードアウトラインＬＩＮＥ１に出力され（ステップＳ５０）、ｉ行の第２列ＲＯＷ２の第２ピクセルＧｂのデータが第２リードアウトラインＬＩＮＥ２に出力され（ステップＳ５１）、（ｉ＋１）行の第１列ＲＯＷ１の第３ピクセルＧｒのデータが第３リードアウトラインＬＩＮＥ３に出力され（ステップＳ５２）、（ｉ＋１）行の第２列ＲＯＷ２の第４ピクセルＢのデータが第４リードアウトラインＬＩＮＥ４に出力される（ステップＳ５３）。
【００４２】
２番目の水平周期では、ｉ行の第２列ＲＯＷ２の第１ピクセルＲのデータが第２リードアウトラインＬＩＮＥ２に出力され（ステップＳ５０’）、ｉ行の第３列ＲＯＷ３の第２ピクセルＧｂのデータが第１リードアウトラインＬＩＮＥ１に出力され（ステップＳ５１’）、（ｉ＋１）行の第２列ＲＯＷ２の第３ピクセルＧｒのデータが第４リードアウトラインＬＩＮＥ４に出力され（ステップＳ５２’）、（ｉ＋１）行の第３列ＲＯＷ１の第４ピクセルＢのデータが第３リードアウトラインＬＩＮＥ３に出力される（ステップＳ５３’）。
【００４３】
前述したところを整理すれば、（１）１水平周期の間に、２個の列のピクセルからピクセルデータが出力されるということが分かる。したがって、図３に示された共有ピクセル構造のピクセルアレイ１１０を含むＣＭＯＳイメージセンサー１００は、一般的なイメージセンサーより高速のフレームレートを具現することができる。
【００４４】
（２）１番目の水平周期及び２番目の水平周期の間に、多数のリードアウトラインＬＩＮＥ１ないしＬＩＮＥ４に出力されるピクセルデータは、Ｒピクセル、Ｇｂピクセル、ＧＲピクセル、及びＢピクセルから出力されるピクセルデータ、すなわち、基本ベイヤーパターンのピクセルデータに相応するピクセルデータであるということが分かる。
【００４５】
したがって、図３に示された共有ピクセル構造のピクセルアレイ１１０を含むＣＭＯＳイメージセンサー１００では、ピクセルアレイ１１０から出力されるピクセルデータからイメージを具現するために、多数のリードアウトラインＬＩＮＥ１ないしＬＩＮＥ４から出力されるピクセルデータをベイヤーパターンで配列するためのラインメモリを要しない。これにより、本発明の実施形態によるＣＭＯＳイメージセンサー１００は、一般的なイメージセンサーより小面積で具現可能である。
【００４６】
（３）また、前記ｉ行及び（ｉ＋１）行で１水平周期単位ごとにピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされるということが分かる。
【００４７】
以上では、ｉ行とそれに隣接した（ｉ＋１）行との共有ピクセルグループに対する１番目の水平周期及び２番目の水平周期の間のピクセルデータリードアウト動作のみを説明したが、これを行方向及び列方向に反復確張するならば、全体ピクセルアレイ１１０のピクセルデータリードアウト動作になるということは当業者に自明である。
【００４８】
図６は、１Ｘ４共有ピクセル構造のピクセルアレイ１１０からデータがリードアウトされる過程を示す。図６に示された共有ピクセル構造１１０Ｃは、図４に示された共有ピクセル構造１１０Ｂと同様に、４個のフォトダイオード及び伝送トランジスタを除いたフローティング・ディフュージョン・ノード、リセットトランジスタなどを共有する構造であり得る。
【００４９】
ピクセルアレイ１１０のｉ行に含まれた多数の共有ピクセルグループ１１０Ｃのそれぞれは、前記基本ベイヤーパターンの第１ピクセル（Ｇｂピクセル）及び第２ピクセル（Ｒピクセル）が交差に反復される１Ｘ４共有ピクセル構造を有する。ピクセルアレイ１１０の（ｉ＋１）行に含まれた多数の共有ピクセルグループのそれぞれは、前記基本ベイヤーパターンの第３ピクセル（Ｂピクセル）及び第４ピクセル（ＧＲピクセル）が交差に反復される１Ｘ４共有ピクセル構造を有する。
【００５０】
ｊ番目の水平周期の間に、第１リードアウトラインＬＩＮＥ１及び第２リードアウトラインＬＩＮＥ２に出力されるピクセルデータは、前記ｉ行のｋ列の共有ピクセルグループの第１ピクセル（Ｇｂピクセル）対のうち何れか一つのピクセルのデータ及び前記ｉ行の（ｋ＋１）列の共有ピクセルグループの第２ピクセル（Ｒピクセル）対のうち何れか一つのピクセルのデータであり得る（ｊ及びｋは、１以上の自然数）。
【００５１】
この際、第３リードアウトラインＬＩＮＥ３及び第４リードアウトラインＬＩＮＥ４に出力されるピクセルデータは、前記（ｉ＋１）行のｋ列の共有ピクセルグループの第３ピクセル（Ｂピクセル）対のうち何れか一つのピクセルのデータ及び前記（ｉ＋１）行の（ｋ＋１）列の共有ピクセルグループの第４ピクセル（ＧＲピクセル）対のうち何れか一つのピクセルであり得る。
【００５２】
図７は、１Ｘ４共有ピクセル構造のピクセルアレイ１１０からピクセルデータがリードアウトされる過程を示すフローチャートである。以下、図６及び図７を参照して、その過程を順次に説明する。
【００５３】
１番目の水平周期では、ｉ行の第１列ＲＯＷ１の第１ピクセルＧｂのデータが第１リードアウトラインＬＩＮＥ１に出力され（ステップＳ６０）、ｉ行の第２列ＲＯＷ２の第２ピクセルＲのデータが第２リードアウトラインＬＩＮＥ２に出力され（ステップＳ６１）、（ｉ＋１）行の第１列ＲＯＷ１の第３ピクセルＢのデータが第３リードアウトラインＬＩＮＥ３に出力され（ステップＳ６２）、（ｉ＋１）行の第２列ＲＯＷ２の第４ピクセルＧｒのデータが第４リードアウトラインＬＩＮＥ４に出力される（ステップＳ６３）。
【００５４】
２番目の水平周期では、ｉ行の第１列ＲＯＷ１の第２ピクセルＢのデータが第１リードアウトラインＬＩＮＥ１に出力され（ステップＳ６０’）、ｉ行の第２列ＲＯＷ２の第２ピクセルＧｂのデータが第２リードアウトラインＬＩＮＥ２に出力され（ステップＳ６１’）、（ｉ＋１）行の第１列ＲＯＷ１の第４ピクセルＧｒのデータが第３リードアウトラインＬＩＮＥ３に出力され（ステップＳ６２’）、（ｉ＋１）行の第２列ＲＯＷ２の第３ピクセルＢのデータが第４リードアウトラインＬＩＮＥ４に出力される（ステップＳ６３’）。
【００５５】
図６及び図７に示されたピクセルデータリードアウト方法も、図３及び図５のピクセルデータリードアウト方法でのように、（１）１水平周期の間に、２個の列のピクセルからピクセルデータが出力され、（２）１番目の水平周期及び２番目の水平周期の間に、多数のリードアウトラインＬＩＮＥ１ないしＬＩＮＥ４に出力されるピクセルデータは、Ｒピクセル、Ｇｂピクセル、ＧＲピクセル、及びＢピクセル順序またはＧｂピクセル、Ｒピクセル、Ｂピクセル、ＧＲピクセル順序で出力される基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、（３）前記ｉ行及び（ｉ＋１）行で１水平周期単位ごとにピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされるということが分かる。
【００５６】
以上では、ｉ行とそれに隣接した（ｉ＋１）行との共有ピクセルグループに対する１番目の水平周期及び２番目の水平周期の間のピクセルデータリードアウト動作のみを説明したが、これを行方向及び列方向に反復確張するならば、全体ピクセルアレイ１１０のピクセルデータリードアウト動作になるということは当業者に自明である。
【００５７】
図８は、２Ｘ２共有ピクセル構造のピクセルアレイ１１０からデータがリードアウトされる過程を示す。図８に示された共有ピクセル構造１１０Ｄは、図４に示された共有ピクセル構造１１０Ｂと同様に、Ｒピクセル及びＧＲピクセルが２個のフォトダイオード及び伝送トランジスタを除いたフローティング・ディフュージョン・ノード、リセットトランジスタなどを共有し、Ｇｂピクセル及びＢピクセルが２個のフォトダイオード及び伝送トランジスタを除いたフローティング・ディフュージョン・ノード、リセットトランジスタなどを共有する構造であり得る。
【００５８】
図８に示された共有ピクセル構造のピクセルアレイ１１０は、図３及び図６に示された共有ピクセル構造のピクセルアレイ１１０とは異なって、１水平周期単位ごとに２個の列のそれぞれで２個のピクセルのデータを第１リードアウトラインＬＩＮＥ１及び第２リードアウトラインＬＩＮＥ２を通じて出力する。
【００５９】
第１リードアウトラインＬＩＮＥ１は、ベイヤーパターンのピクセルアレイ１１０の各行に含まれた奇数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する。前記第２リードアウトラインＬＩＮＥ２は、ピクセルアレイ１１０の各行に含まれた偶数列の多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する。
【００６０】
この際、１水平周期の間に、第１リードアウトラインＬＩＮＥ１ないし第２リードアウトラインＬＩＮＥ２に出力されるピクセルデータは、基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり得る。また、１水平周期単位ごとにピクセルアレイ１１０の各行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされうる。
多数の共有ピクセルグループのそれぞれは、前記基本ベイヤーパターンの第１ピクセル（Ｒピクセル）、第２ピクセル（ＧＲピクセル）、第３ピクセル（Ｂピクセル）、及び第４ピクセル（Ｇｂピクセル）を含みうる。
【００６１】
ｊ番目の水平周期の間に、前記第１リードアウトラインＬＩＮＥ１を通じては、各行のｋ列の共有ピクセルグループの第１及び第２ピクセル（Ｒピクセル及びＧＲピクセル）のデータが順次に出力され、前記第２リードアウトラインＬＩＮＥ２を通じては、各行の（ｋ＋１）列の共有ピクセルグループの第３及び第４ピクセル（Ｂピクセル及びＧｂピクセル）のデータが順次に出力される（ｊ及びｋは、１以上の自然数）。
【００６２】
但し、１水平周期の間に、ピクセルデータを基本ベイヤーパターン単位で出力するために、前記ＣＭＯＳイメージセンサー１００は、最初の水平周期の間には、第１列ＲＯＷ１の共有ピクセルグループの最初の列のピクセル（Ｇｂピクセル及びＢピクセル）をスキップし、第１列ＲＯＷ１の共有ピクセルグループの二番目の列のピクセル（Ｒピクセル及びＧＲピクセル）のピクセルデータを第１リードアウトラインＬＩＮＥ１に出力する。
【００６３】
そうすると、最初の水平周期の間には、第１列ＲＯＷ１の共有ピクセルグループの二番目の列のＲピクセル及びＧＲピクセルのピクセルデータと第２列ＲＯＷ２の共有ピクセルグループの最初の列のＧｂピクセル及びＲピクセルのピクセルデータとが出力される。すなわち、最初の水平周期から基本ベイヤーパターンのピクセルデータに相応するＲピクセル、ＧＲピクセル、Ｇｂピクセル、Ｂピクセルのピクセルデータが第１リードアウトラインＬＩＮＥ１及び第２リードアウトラインＬＩＮＥ２を通じて出力される。
【００６４】
図９は、２Ｘ２共有ピクセル構造のピクセルアレイ１１０からデータがリードアウトされる過程を示すフローチャートである。以下、図８及び図９を参照して、その過程を順次に説明する。
【００６５】
１番目の水平周期では、第１列ＲＯＷ１の第１ピクセルＲのデータ及び第２列ＲＯＷ１の第２ピクセル（ＧＲピクセル）のデータが第１リードアウトラインＬＩＮＥ１に出力され（ステップＳ９０）、第２列ＲＯＷ２の第３ピクセル（Ｂピクセル）のデータ及び第４ピクセル（Ｇｂピクセル）のデータが第２リードアウトラインＬＩＮＥ２に出力される（ステップＳ９１）。
【００６６】
２番目の水平周期では、第２列ＲＯＷ２の第１ピクセル（Ｒピクセル）のデータ及び第２列ＲＯＷ１の第２ピクセル（ＧＲピクセル）のデータが第２リードアウトラインＬＩＮＥ２に出力され（ステップＳ９２）、第３列ＲＯＷ３の第３ピクセル（Ｂピクセル）のデータ及び第４ピクセル（Ｇｂピクセル）のデータが第１リードアウトラインＬＩＮＥ１に出力される（ステップＳ９３）。
【００６７】
図８及び図９に示されたピクセルデータリードアウト方法によれば、（１）１水平周期の間に、２個の列のピクセルからピクセルデータが出力され、一つの列で２個のピクセルのデータが出力され、（２）１番目の水平周期及び２番目の水平周期の間に、多数のリードアウトラインＬＩＮＥ１ないしＬＩＮＥ４に出力されるピクセルデータは、Ｒピクセル、ＧＲピクセル、Ｂピクセル、及びＧｂピクセル順序のピクセルデータで基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、（３）ｉ行で１水平周期単位ごとにピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされるということが分かる（ｉは、１以上の自然数）。
【００６８】
以上では、一つの共有ピクセルグループに対する１番目の水平周期及び２番目の水平周期の間のピクセルデータリードアウト動作のみを説明したが、これを行方向及び列方向に反復拡張するならば、全体ピクセルアレイ１１０のピクセルデータリードアウト動作になるということは当業者に自明である。
【００６９】
本発明の実施形態によるＣＭＯＳイメージセンサー１００の一部または全部は、多様な形態のパッケージを用いて実装されうる。例えば、本発明の実施形態によるＣＭＯＳイメージセンサー１００の一部または全部は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを用いて実装されうる。
【００７０】
本発明の実施形態によるＣＭＯＳイメージセンサー１００のピクセルデータリードアウト方法は、またコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現可能である。本発明の実施形態によるＣＭＯＳイメージセンサー１００のピクセルデータリードアウト方法は、コンピュータで読み取り可能な記録媒体に保存された前記ＣＭＯＳイメージセンサー１００のピクセルデータリードアウト方法を実行するためのコンピュータプログラムを実行することで具現可能である。
【００７１】
コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取れるデータが保存されるあらゆる種類の記録装置を含む。例えば、コンピュータで読み取り可能な記録媒体には、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがある。
【００７２】
また、コンピュータで読み取り可能な記録媒体は、ネットワークで連結されたコンピュータシステムに分散されて、分散方式でコンピュータで読み取り可能なコードが保存されて実行可能である。そして、発明の実施形態によるＣＭＯＳイメージセンサー１００のピクセルデータリードアウト方法を具現するための機能的な（ｆｕｎｃｔｉｏｎａｌ）プログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマーによって容易に推論されうる。
【００７３】
以上では、ピクセルアレイ１１０の一つの行に２個のリードアウトラインが連結されて、１水平周期の間に、２個の列の共有ピクセルグループからピクセルデータをリードアウトすることができるＣＭＯＳイメージセンサー１００の動作を説明した。しかし、本発明の範囲が、これに限定されるものではない。
【００７４】
例えば、本発明の他の実施形態によるＣＭＯＳイメージセンサーは、ピクセルアレイのｉ行に含まれた多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する多数の第１リードアウトライン及び前記ピクセルアレイの（ｉ＋１）行に含まれた多数の共有ピクセルグループからピクセルデータを１水平周期ごとに出力する多数の第２リードアウトラインを含みうる。すなわち、本発明の他の実施形態によるＣＭＯＳイメージセンサーは、１水平周期の間に、２以上の列の共有ピクセルグループからピクセルデータを出力することができる。
【００７５】
この際、１水平周期の間に、前記第１リードアウトラインを通じて出力されるピクセルデータ、前記第２リードアウトラインを通じて出力されるピクセルデータ、前記第１リードアウトライン及び前記第２リードアウトラインを通じて出力されるピクセルデータは、一つ以上の基本ベイヤーパターンのピクセルデータに相応するピクセルデータであり、１水平周期単位ごとに、前記ｉ行及び（ｉ＋１）行でピクセルデータがリードアウトされるピクセルは、その前にピクセルデータが出力されたピクセルの行方向の隣接ピクセルに順次にシフティングされたピクセルであり得る。
【００７６】
ＦＩＳ（Ｆｒｏｎｔ−ｓｉｄｅ  Ｉｌｕｍｉｎａｔｉｏｎ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）よりメタルルーティング（Ｍｅｔａｌ  Ｒｏｕｔｉｎｇ）の自由度が高いＢＩＳ（Ｂａｃｋ−ｓｉｄｅ  Ｉｌｌｕｍｉｎａｔｉｏｎ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）が、多数のリードアウトラインを含むＣＭＯＳイメージセンサーを具現するのに容易である。
【００７７】
図１０は、本発明の一実施形態によるイメージセンサーを含む電子システムのブロック図である。図１０を参照すると、本発明の実施形態による電子システム２００は、システムバス２１０に接続されたＣＭＯＳイメージセンサー１００、プロセッサ２２０、メモリ部２３０、インターフェース部２４０、及び電源部２５０を含む。
【００７８】
電子システム２００は、カメラ機能を有する携帯用コンピュータ（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｃｅ）、携帯電話機（ｃｅｌｌｕｌａｒ  ｔｅｌｅｐｈｏｎｅ）などであり得るが、本発明の範囲が、これに限定されるものではない。
【００７９】
ＣＭＯＳイメージセンサー１００は、被写体に対する電気的映像信号を発生して出力することができ、メモリ部２３０には、ＣＭＯＳイメージセンサー１００によって生成されるイメージを保存できる。前記メモリ部２３０には、前記電子システム２００の駆動のための各種のアプリケーションプログラムが保存されることもある。したがって、前記メモリ部２３０は、前記電子システム２００に電源供給が遮断されても、保存されたデータを喪失しないフラッシュメモリ、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）のような不揮発性メモリを含むことが望ましい。
【００８０】
プロセッサ２２０は、前記ＣＭＯＳイメージセンサー１００から出力されるピクセルデータを利用した演算を含む前記電子システム２００の動作に必要な各種の演算を行うことができ、前記電源部２５０の全般的な動作を制御する。前記メモリ部２３０は、プロセッサ２２０の演算動作に必要なデータまたは演算動作で発生するデータを一時的に保存する。したがって、前記メモリ部２３０は、データの一時的に保存のためのＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような揮発性メモリを含むことが望ましい。
【００８１】
また、本発明の実施形態による電子システム２００は、外部の装置またはネットワーク網とデータを送受信できるようにするインターフェース部２４０をさらに含みうる。前記電源部２５０は、外部電源と独立して電子システム２００に電源を供給するためのバッテリー（ｂａｔｔｅｒｙ）を含むか、外部電源で供給される電源を前記電子システム２００に提供するための電力供給回路を含みうる。図１０に図示されていないが、前記電子システム２００は、前記電子システム２００の動作状態、前記メモリ部２３０に保存されたイメージを含む各種データなどをユーザに映像として提供するディスプレイ部をさらに含みうる。
【００８２】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００８３】
本発明は、ＣＭＯＳイメージセンサー、該イメージセンサーのデータリードアウト方法、及び該イメージセンサーを含む電子システムに使われる。
【符号の説明】
【００８４】
１００    イメージセンサー
１１０    ピクセルアレイ
１１０Ａ    基本ベイヤーパターン
１１０Ｂ    共有ピクセル構造
１２０    ロードライバー
１３０    相関二重サンプリング部
２００    電子システム
２１０    システムバス
２２０    プロセッサ
２３０    メモリ部
２４０    インターフェース部
２５０    電源部
【図１】
2011151800.tif 000003
【図２】
2011151800.tif 000004
【図３】
2011151800.tif 000005
【図４】
2011151800.tif 000006
【図５】
2011151800.tif 000007
【図６】
2011151800.tif 000008
【図７】
2011151800.tif 000009
【図８】
2011151800.tif 000010
【図９】
2011151800.tif 000011
【図１０】
2011151800.tif 000012