(57)【要約】【課題】高精度の定電圧を発生することができる定電圧発生回路を提供する。【解決手段】本発明に係る定電圧発生回路１は、一対の不揮発メモリＦＭ１・ＦＭ２と、平衡状態において各不揮発メモリＦＭ１・ＦＭ２に互いに等しい電流を流す一対のトランジスタＭＰ１・ＭＰ２と、トランジスタＭＰ１・ＭＰ２の出力電圧を入力とするオペアンプＡＭＰ２と、オペアンプＡＭＰ２の出力電圧Ｖｏｕｔの変化を検知して不揮発メモリＦＭ１・ＦＭ２に流れる電流が平衡するように制御する抵抗Ｒ１・Ｒ２と、各不揮発メモリＦＭ１・ＦＭ２の閾値電圧を制御する不揮発メモリ制御回路１３と、を備え、不揮発メモリ制御回路１３が不揮発メモリＦＭ１・ＦＭ２の浮動ゲートに保持される電荷量を変化させるときに、不揮発メモリ制御回路１３とオペアンプＡＭＰ２とを電気的に遮断するスイッチ回路ＳＷと、を備える。【選択図】図２
2011003123.tif 000002
【特許請求の範囲】
【請求項１】
ソースとドレインと浮動ゲートと制御ゲートとを有し、浮動ゲートに互いに異なる電荷を保持する一対の不揮発メモリと、
前記一対の不揮発メモリにそれぞれ接続され、平衡状態において各不揮発メモリに互いに等しい電流を流す一対の電流供給回路と、
前記一対の電流供給回路の出力電圧を入力とする増幅回路と、
前記増幅回路の出力電圧の変化を検知して前記一対の不揮発メモリに流れる電流が平衡するように制御する電流制御回路と、
前記浮動ゲートに保持される電荷量を変化させることにより、各不揮発メモリの閾値電圧を制御する不揮発メモリ制御回路と、を備え、
前記電流制御回路は、前記増幅回路の出力電圧を分圧する分圧回路を備え、
前記一対の不揮発メモリの各制御ゲートは、前記分圧回路の電圧の互いに異なる接続点に接続される定電圧発生回路であって、
前記不揮発メモリ制御回路が前記浮動ゲートに保持される電荷量を変化させるときに、前記不揮発メモリ制御回路と前記増幅回路とを電気的に遮断する遮断回路と、を備えることを特徴とする定電圧発生回路。
【請求項２】
ソースとドレインと浮動ゲートと制御ゲートとを有し、浮動ゲートに互いに異なる電荷を保持する一対の不揮発メモリと、
前記一対の不揮発メモリにそれぞれ接続され、平衡状態において各不揮発メモリに互いに等しい電流を流す一対の電流供給回路と、
前記電流供給回路の一方の出力電圧を増幅する出力バッファ回路と、
前記出力バッファ回路の出力電圧の変化を検知して前記一対の不揮発メモリに流れる電流が平衡するように制御する電流制御回路と、
前記浮動ゲートに保持される電荷量を変化させることにより、各不揮発メモリの閾値電圧を制御する不揮発メモリ制御回路と、を備え、
前記電流制御回路は、前記出力バッファ回路の出力電圧を分圧する分圧回路を備え、
前記一対の不揮発メモリの各制御ゲートは、前記分圧回路の電圧の互いに異なる接続点に接続され、
前記電流供給回路は、カレントミラー型の差動増幅回路を構成し、
前記差動増幅回路と前記出力バッファ回路とで１つの増幅回路を構成する定電圧発生回路であって、
前記不揮発メモリ制御回路が前記浮動ゲートに保持される電荷量を変化させるときに、前記不揮発メモリ制御回路と前記増幅回路とを電気的に遮断する遮断回路と、を備えることを特徴とする定電圧発生回路。
【請求項３】
前記増幅回路を構成するトランジスタの相互コンダクタンスは、前記不揮発メモリの相互コンダクタンスおよび前記遮断回路を構成するトランジスタの相互コンダクタンスよりも大きいことを特徴とする請求項１または２に記載の定電圧発生回路。
【請求項４】
液晶パネルと、前記液晶パネルを駆動する駆動回路と、前記駆動回路において使用される基準電圧を発生する基準電圧発生回路と、を備える液晶表示装置であって、
前記基準電圧発生回路として、請求項１〜３のいずれか１項に記載の定電圧発生回路を備えることを特徴とする液晶表示装置。
【請求項５】
前記駆動回路は、
外部電源から供給される直流電圧を前記液晶表示装置の駆動に必要な電圧に変換するＤＣ−ＤＣコンバータと、
前記液晶パネルの各画素形成部に階調表示用データを書き込むソースドライバと、
前記液晶パネルのゲート信号線を順次選択するゲートドライバと、
前記液晶パネルの対向電極に対して各画素共通に与えられる共通電位を生成する共通電圧発生回路と、
前記ソースドライバ、ゲートドライバおよび共通電圧発生回路の駆動に必要なタイミングパルスを生成するタイミングジェネレータと、を含み、
前記基準電圧発生回路は、ＤＣ−ＤＣコンバータ、ソースドライバ、ゲートドライバ、共通電圧発生回路およびタイミングジェネレータの少なくともいずれかにおいて使用される基準電圧を発生することを特徴とする請求項４に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧発生回路に関し、特に、一対の不揮発メモリの閾値電圧差により出力電圧を調整可能な定電圧発生回路に関する。
【背景技術】
【０００２】
従来より、液晶パネル毎に電圧を調整するための要素回路として、２つの不揮発メモリセルの閾値電圧差により出力電圧を調整する定電圧発生回路が用いられている（例えば、特許文献１）。
【０００３】
図１４は、特許文献１に開示されている定電圧発生回路１００の構成を示す回路図である。定電圧発生回路１００は、一対のＰチャネルＭＯＳトランジスタＭＰ１・ＭＰ２、一対のＮチャネルＭＯＳトランジスタＭＮ１・ＭＮ２、一対の不揮発メモリＦＭ１・ＦＭ２、２つの抵抗Ｒ１・Ｒ２、およびオペアンプＡＭＰ１を備えている。各トランジスタＭＰ１・ＭＰ２は、ソースが電源Ｖｃｃに接続され、ドレインとゲートとがダイオード接続される構成である。また、トランジスタＭＰ１のドレインは、トランジスタＭＮ１のドレインおよびオペアンプＡＭＰ１の正相入力端子に接続され、トランジスタＭＰ２のドレインは、トランジスタＭＮ１のドレインおよびオペアンプＡＭＰ１の逆相入力端子に接続されている。各トランジスタＭＰ１・ＭＰ２のゲートには、ノードｎ１からバイアス電圧が印加される。各トランジスタＭＰ１・ＭＰ２のソースは、それぞれ不揮発メモリＦＭ１・ＦＭ２のドレインに接続されている。
【０００４】
各不揮発メモリＦＭ１・ＦＭ２は、ソースとドレインと浮動ゲートと制御ゲートとを有しており、不揮発メモリＦＭ１・ＦＭ２に対する読出し／書込み／消去の各動作が可能となっている。各不揮発メモリＦＭ１・ＦＭ２の浮動ゲートには、互いに異なる電荷を保持されており、これにより、各不揮発メモリＦＭ１・ＦＭ２の閾値電圧は互いに異なっている。不揮発メモリＦＭ１・ＦＭ２のソースは接地されている。
【０００５】
不揮発メモリＦＭ１・ＦＭ２は、平衡状態において各不揮発メモリＦＭ１・ＦＭ２に互いに等しい電流を流す並列の電流供給回路を構成している。オペアンプＡＭＰ１は、トランジスタＭＰ１・ＭＰ２の各出力電圧を増幅して、電圧Ｖｏｕｔを出力する。
【０００６】
オペアンプＡＭＰ１の出力端子と接地との間に、抵抗Ｒ１・Ｒ２が直列接続されている。抵抗Ｒ１・Ｒ２は、オペアンプＡＭＰ１の出力電圧Ｖｏｕｔを分圧する分圧回路であり、オペアンプＡＭＰ１の出力端子と抵抗Ｒ１の一端との間の接続点に、不揮発メモリＦＭ１の制御ゲートが接続され、抵抗Ｒ１の他端と抵抗Ｒ２の一端との間の接続点に、不揮発メモリＦＭ２の制御ゲートが接続されている。これにより、抵抗Ｒ１・Ｒ２は、オペアンプＡＭＰ１の出力電圧Ｖｏｕｔの変化を検知して、不揮発メモリＦＭ１・ＦＭ２に流れる電流が平衡するように制御する電流制御回路として機能する。
【０００７】
定電圧発生回路１００では、オペアンプＡＭＰ１の出力電圧Ｖｏｕｔは、不揮発メモリＦＭ１・ＦＭ２の閾値電圧差および抵抗Ｒ１・Ｒ２の抵抗比によって決定される。よって、不揮発メモリＦＭ１・ＦＭ２の閾値電圧差を調整することにより、オペアンプＡＭＰ１の出力電圧Ｖｏｕｔを調整することができる。出力電圧Ｖｏｕｔの調整について、図１５〜図１７を参照して説明する。
【０００８】
図１５は、不揮発メモリＦＭ１・ＦＭ２を流れる電流とオペアンプＡＭＰ１の出力電圧との関係を示すグラフである。同図において、Ｉ（ＦＭ１）はトランジスタＭＰ１から不揮発メモリＦＭ１に供給される電流を示しており、Ｉ（ＦＭ２）はトランジスタＭＰ２から不揮発メモリＦＭ２に供給される電流を示している。電流Ｉ（ＦＭ１）と電流Ｉ（ＦＭ２）とが等しくなるとき、トランジスタＭＰ１・ＭＰ２は平衡状態となり、このとき出力電圧Ｖｏｕｔは平衡電圧Ｖｅｑとなる。
【０００９】
図１６は、不揮発メモリＦＭ１・ＦＭ２の閾値電圧差とオペアンプＡＭＰ１の出力電圧と抵抗Ｒ１・Ｒ２間における電圧との関係を示すグラフである。不揮発メモリＦＭ１の閾値電圧をＶｔ（ＦＭ１）、不揮発メモリＦＭ２の閾値電圧をＶｔ（ＦＭ２）、不揮発メモリＦＭ１・ＦＭ２の閾値電圧差をΔＶｔとすると、ΔＶｔ＝Ｖｔ（ＦＭ２）−Ｖｔ（ＦＭ１）となる。ここで、閾値電圧差ΔＶｔが抵抗Ｒ１の両端の電位差と等しくなるとき、平衡状態となる。したがって、抵抗Ｒ１・Ｒ２間における電圧をＶｇ１、平衡状態における閾値電圧差をΔＶｅｑとすると、Ｖｏｕｔ−Ｖｇ１（図中矢印の両端に相当）＝ΔＶｅｑが成り立つとき、平衡状態となる。
【００１０】
図１７は、不揮発メモリＦＭ１・ＦＭ２の閾値電圧差および抵抗Ｒ１・Ｒ２の抵抗値とオペアンプＡＭＰの出力電圧との関係を説明するための回路図である。同図では、オペアンプＡＭＰの正相入力端子がオペアンプＡＭＰの出力端子に接続され、オペアンプＡＭＰの逆相入力端子が抵抗Ｒ１と抵抗Ｒ２との間の接続点に接続されている。ここで、オペアンプＡＭＰの正相入力端子への入力電圧をＶＩＰ（＝Ｖｏｕｔ）、オペアンプＡＭＰの逆相入力端子への入力電圧をＶＩＭ、オペアンプＡＭＰのゲインをＡとすると、
【００１１】
【数１】
2011003123.tif 000003
【００１２】
よって、
【００１３】
【数２】
2011003123.tif 000004
【００１４】
となる。理想状態では、Ａ＝∞であるので、
【００１５】
【数３】
2011003123.tif 000005
【００１６】
が成り立つ。これにより、不揮発メモリＦＭ１・ＦＭ２の浮動ゲートの電荷量を制御して閾値電圧差ΔＶｔを調整することにより、式（２）に基づいて出力電圧Ｖｏｕｔを調整することができる。
【００１７】
図１８は、図１４に示す定電圧発生回路１００において、閾値電圧差の調整のための不揮発メモリＦＭ１に対する書込み動作時の状態を示す回路図である。トランジスタＭＮ２のソースと不揮発メモリＦＭ２のドレインとの間の接続点には、ノードｎ２が接続され、トランジスタＭＮ１のソースと不揮発メモリＦＭ１のドレインとの間の接続点には、ノードｎ３が接続されている。また、不揮発メモリＦＭ２の制御ゲートと抵抗Ｒ１の一端との間の接続点には、ＮチャネルＭＯＳトランジスタＭＮ３のドレインが接続され、トランジスタＭＮ３のソースは、ＮチャネルＭＯＳトランジスタＭＮ４のドレインに接続され、トランジスタＭＮ４のソースは、不揮発メモリＦＭ１の制御ゲートと抵抗Ｒ１の他端との間の接続点に接続されている。トランジスタＭＮ４・ＭＮ５の各ゲートは、ノードｎ４に接続され、トランジスタＭＮ３のソースとトランジスタＭＮ４のドレインとの間の接続点は、ノードｎ５に接続されている。
【００１８】
ここで、不揮発メモリＦＭ１に対する書込みを行う場合、ノードｎ１・ｎ２の電位を０Ｖ、ノードｎ３・ｎ５の電位を９Ｖ、ノードｎ４の電位を１０Ｖとする。このとき、不揮発メモリＦＭ１の制御ゲートおよびドレインに９Ｖの高電圧が印加され、浮動ゲートに電荷が保持される。これにより、不揮発メモリＦＭ１・ＦＭ２の各浮動ゲートに保持される電荷量を制御して、不揮発メモリＦＭ１・ＦＭ２の閾値電圧差を調整することができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開平７−７２９４４号公報（１９９５年３月１７日公開）
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、実際のオペアンプのゲインは有限値であるので、出力電圧Ｖｏｕｔは、式（１）に基づいて算出される。したがって、ゲインが高いほど、理想状態に対する出力電圧Ｖｏｕｔの出力誤差が小さくなる。例えば、Ｒ１：Ｒ２＝１：１とすると、Ａ＝１００（４０ｄＢ）における出力誤差は２％となり、Ａ＝２００（４６ｄＢ）における出力誤差は１％となり、Ａ＝１０００（６０ｄＢ）における出力電圧Ｖｏｕｔの出力誤差は０．２％となる。
【００２１】
ここで、オペアンプのゲインと、オペアンプを構成するトランジスタのｇｍ値との関係について説明する。図１９は、２段のオペアンプを有する定電圧発生回路２００の構成を示す回路図である。定電圧発生回路２００は、一対のＰチャネルＭＯＳトランジスタＭＰ１・ＭＰ２、ＰチャネルＭＯＳトランジスタＭＰ３、一対のＮチャネルＭＯＳトランジスタＭＮ１・ＭＮ２、一対の不揮発メモリＦＭ１・ＦＭ２、３つの抵抗Ｒ１〜Ｒ３、およびコンデンサＣ１を備えている。各トランジスタＭＰ１・ＭＰ２は、ソースが電源Ｖｃｃに接続されている。また、トランジスタＭＰ１のゲートとトランジスタＭＰ２のゲートとは互いに接続され、トランジスタＭＰ２は、ゲートとドレインとがダイオード接続されている。トランジスタＭＰ１のドレインは、トランジスタＭＮ１のドレイン、トランジスタＭＰ３のゲートおよび抵抗Ｒ３の一端に接続されている。トランジスタＭＰ２のドレインは、トランジスタＭＮ２のドレインに接続されている。
【００２２】
抵抗Ｒ３の他端は、コンデンサＣ１の一端に接続されており、抵抗Ｒ３とコンデンサＣ１とで、位相補償回路を構成している。トランジスタＭＰ３は、ソースが電源Ｖｃｃに接続され、ドレインが抵抗Ｒ１の一端およびコンデンサＣ１の他端に接続されている。なお、トランジスタＭＮ１・ＭＮ２、不揮発メモリＦＭ１・ＦＭ２、抵抗Ｒ１・Ｒ２の構成は、図１４に示す定電圧発生回路１００におけるものと略同一である。
【００２３】
定電圧発生回路２００では、トランジスタＭＰ１〜ＭＰ３、トランジスタＭＰ１・ＭＰ２および不揮発メモリＦＭ１・ＦＭ２で２段のオペアンプを構成しており、トランジスタＭＰ３のドレインがオペアンプの出力端子となっている。具体的には、トランジスタＭＰ１・ＭＰ２と、トランジスタＭＮ１・ＭＮ２と、不揮発メモリＦＭ１・ＦＭ２とが、カレントミラー型の差動オペアンプ部（１段目）を構成し、トランジスタＭＰ３が、ソース接地の出力バッファ部（２段目）を構成している。ここで、トランジスタＭＰ１の出力抵抗をｒｄｓｐ０、トランジスタＭＮ１の相互コンダクタンスをｇｍｃ０、トランジスタＭＮ１の出力抵抗をｒｄｓｃ０、トランジスタＭＰ３の相互コンダクタンスをｇｍｐ２、トランジスタＭＰ３の出力抵抗をｒｄｓｐ２、不揮発メモリＦＭ１の出力抵抗をｒｄｓｎｖ０、不揮発メモリＦＭ２の相互コンダクタンスをｇｍｎｖ１、オペアンプのゲインをＡｖとすると、
【００２４】
【数４】
2011003123.tif 000006
【００２５】
が成り立つ。式（３）から、オペアンプのゲインを上げるには、相互コンダクタンスの高いトランジスタでオペアンプを構成する必要があることが分かる。
【００２６】
ここで、従来の定電圧発生回路１００では、図１８に示すように、不揮発メモリＦＭ１に対する書込み時に、オペアンプＡＭＰ１にも高電圧が印加される。このため、オペアンプＡＭＰ１は、ＨＶ系の高耐圧トランジスタで構成する必要がある。しかしながら、高耐圧トランジスタは、ゲート酸化膜厚を厚く、および／または、チャンネル長を長くすることにより実現されるため、低耐圧トランジスタに比べ、相互コンダクタンスが小さくなる。したがって、従来の定電圧発生回路１００では、ゲインの高いオペアンプを用いることができないため、理想状態に対する出力電圧Ｖｏｕｔの出力誤差が大きくなってしまうという問題を生じる。
【００２７】
本発明は、上記の問題点を解決するためになされたもので、その目的は、高精度の定電圧を発生することができる定電圧発生回路を実現することにある。
【課題を解決するための手段】
【００２８】
上記の課題を解決するために、本発明に係る定電圧発生回路は、ソースとドレインと浮動ゲートと制御ゲートとを有し、浮動ゲートに互いに異なる電荷を保持する一対の不揮発メモリと、前記一対の不揮発メモリにそれぞれ接続され、平衡状態において各不揮発メモリに互いに等しい電流を流す一対の電流供給回路と、前記一対の電流供給回路の出力電圧を入力とする増幅回路と、前記増幅回路の出力電圧の変化を検知して前記一対の不揮発メモリに流れる電流が平衡するように制御する電流制御回路と、前記浮動ゲートに保持される電荷量を変化させることにより、各不揮発メモリの閾値電圧を制御する不揮発メモリ制御回路と、を備え、前記電流制御回路は、前記増幅回路の出力電圧を分圧する分圧回路を備え、前記一対の不揮発メモリの各制御ゲートは、前記分圧回路の電圧の互いに異なる接続点に接続される定電圧発生回路であって、前記不揮発メモリ制御回路が前記浮動ゲートに保持される電荷量を変化させるときに、前記不揮発メモリ制御回路と前記増幅回路とを電気的に遮断する遮断回路と、を備えることを特徴としている。
【００２９】
上記の構成によれば、不揮発メモリ制御回路が各不揮発メモリの閾値電圧を制御して、各不揮発メモリの閾値電圧差により、定電圧発生回路の出力となる増幅回路の出力電圧を調整することができる。不揮発メモリ制御回路は、不揮発メモリの浮動ゲートに保持される電荷量を変化させるとき、すなわち、不揮発メモリに書込み動作や消去動作を行なうときに、不揮発メモリの制御ゲートやドレインに高電圧を印加する。このとき、遮断回路が不揮発メモリ制御回路と増幅回路とを電気的に遮断するので、該高電圧が増幅回路に印加されることがない。よって、増幅回路を構成するトランジスタとして、相互コンダクタンスの大きい低耐圧トランジスタを用いることが可能となり、定電圧発生回路の出力電圧の理想状態に対する出力誤差を従来よりも小さくすることができる。したがって、高精度の定電圧を発生することができる定電圧発生回路を実現することができる。
【００３０】
本発明に係る定電圧発生回路は、ソースとドレインと浮動ゲートと制御ゲートとを有し、浮動ゲートに互いに異なる電荷を保持する一対の不揮発メモリと、前記一対の不揮発メモリにそれぞれ接続され、平衡状態において各不揮発メモリに互いに等しい電流を流す一対の電流供給回路と、前記電流供給回路の一方の出力電圧を増幅する出力バッファ回路と、前記出力バッファ回路の出力電圧の変化を検知して前記一対の不揮発メモリに流れる電流が平衡するように制御する電流制御回路と、前記浮動ゲートに保持される電荷量を変化させることにより、各不揮発メモリの閾値電圧を制御する不揮発メモリ制御回路と、を備え、前記電流制御回路は、前記出力バッファ回路の出力電圧を分圧する分圧回路を備え、前記一対の不揮発メモリの各制御ゲートは、前記分圧回路の電圧の互いに異なる接続点に接続され、前記電流供給回路は、カレントミラー型の差動増幅回路を構成し、前記差動増幅回路と前記出力バッファ回路とで１つの増幅回路を構成する定電圧発生回路であって、前記不揮発メモリ制御回路が前記浮動ゲートに保持される電荷量を変化させるときに、前記不揮発メモリ制御回路と前記増幅回路とを電気的に遮断する遮断回路と、を備えることを特徴としている。
【００３１】
上記の構成によれば、不揮発メモリに互いに等しい電流を流す電流供給回路が、カレントミラー型の差動増幅回路を構成しており、差動増幅回路と前記出力バッファ回路とで１つの増幅回路を構成している。ここで、不揮発メモリ制御回路は、不揮発メモリの浮動ゲートに保持される電荷量を変化させるとき、すなわち、不揮発メモリに書込み動作や消去動作を行なうときに、不揮発メモリの制御ゲートやドレインに高電圧を印加する。このとき、遮断回路が不揮発メモリ制御回路と増幅回路とを電気的に遮断するので、該高電圧が増幅回路に印加されることがない。よって、増幅回路を構成するトランジスタとして、相互コンダクタンスの大きい低耐圧トランジスタを用いることが可能となり、定電圧発生回路の出力電圧の理想状態に対する出力誤差を従来よりも小さくすることができる。したがって、高精度の定電圧を発生することができる定電圧発生回路を実現することができる。
【００３２】
本発明に係る定電圧発生回路では、前記増幅回路を構成するトランジスタの相互コンダクタンスは、前記不揮発メモリの相互コンダクタンスおよび前記遮断回路を構成するトランジスタの相互コンダクタンスよりも大きいことが好ましい。
【００３３】
上記の構成によれば、増幅回路を構成するトランジスタの相互コンダクタンスが大きいので、相互コンダクタンスの小さいトランジスタで構成された増幅回路に比べ、ゲインを大きくすることができる。したがって、定電圧発生回路の出力電圧の理想状態に対する出力誤差を小さくできる。
【００３４】
本発明に係る液晶表示装置は、液晶パネルと、前記液晶パネルを駆動する駆動回路と、前記駆動回路において使用される基準電圧を発生する基準電圧発生回路と、を備える液晶表示装置であって、前記基準電圧発生回路として、上記定電圧発生回路のいずれかを備えることを特徴としている。
【００３５】
上記の構成によれば、基準電圧発生回路として用いられる定電圧発生回路は、出力誤差が少なく高精度の定電圧を発生することができるので、高品質の画像表示が可能な液晶表示装置を実現することができる。
【００３６】
本発明に係る液晶表示装置では、前記駆動回路は、外部電源から供給される直流電圧を前記液晶表示装置の駆動に必要な電圧に変換するＤＣ−ＤＣコンバータと、前記液晶パネルの各画素形成部に階調表示用データを書き込むソースドライバと、前記液晶パネルのゲート信号線を順次選択するゲートドライバと、前記液晶パネルの対向電極に対して各画素共通に与えられる共通電位を生成する共通電圧発生回路と、前記ソースドライバ、ゲートドライバおよび共通電圧発生回路の駆動に必要なタイミングパルスを生成するタイミングジェネレータと、を含み、前記基準電圧発生回路は、ＤＣ−ＤＣコンバータ、ソースドライバ、ゲートドライバ、共通電圧発生回路およびタイミングジェネレータの少なくともいずれかにおいて使用される基準電圧を発生する構成としてもよい。
【発明の効果】
【００３７】
本発明に係る定電圧発生回路は、ソースとドレインと浮動ゲートと制御ゲートとを有し、浮動ゲートに互いに異なる電荷を保持する一対の不揮発メモリと、前記一対の不揮発メモリにそれぞれ接続され、平衡状態において各不揮発メモリに互いに等しい電流を流す一対の電流供給回路と、前記一対の電流供給回路の出力電圧を入力とする増幅回路と、前記増幅回路の出力電圧の変化を検知して前記一対の不揮発メモリに流れる電流が平衡するように制御する電流制御回路と、前記浮動ゲートに保持される電荷量を変化させることにより、各不揮発メモリの閾値電圧を制御する不揮発メモリ制御回路と、を備え、前記電流制御回路は、前記増幅回路の出力電圧を分圧する分圧回路を備え、前記一対の不揮発メモリの各制御ゲートは、前記分圧回路の電圧の互いに異なる接続点に接続される定電圧発生回路であって、前記不揮発メモリ制御回路が前記浮動ゲートに保持される電荷量を変化させるときに、前記不揮発メモリ制御回路と前記増幅回路とを電気的に遮断する遮断回路と、を備える。
【００３８】
また、本発明に係る定電圧発生回路は、ソースとドレインと浮動ゲートと制御ゲートとを有し、浮動ゲートに互いに異なる電荷を保持する一対の不揮発メモリと、前記一対の不揮発メモリにそれぞれ接続され、平衡状態において各不揮発メモリに互いに等しい電流を流す一対の電流供給回路と、前記電流供給回路の一方の出力電圧を増幅する出力バッファ回路と、前記出力バッファ回路の出力電圧の変化を検知して前記一対の不揮発メモリに流れる電流が平衡するように制御する電流制御回路と、前記浮動ゲートに保持される電荷量を変化させることにより、各不揮発メモリの閾値電圧を制御する不揮発メモリ制御回路と、を備え、前記電流制御回路は、前記出力バッファ回路の出力電圧を分圧する分圧回路を備え、前記一対の不揮発メモリの各制御ゲートは、前記分圧回路の電圧の互いに異なる接続点に接続され、前記電流供給回路は、カレントミラー型の差動増幅回路を構成し、前記差動増幅回路と前記出力バッファ回路とで１つの増幅回路を構成する定電圧発生回路であって、前記不揮発メモリ制御回路が前記浮動ゲートに保持される電荷量を変化させるときに、前記不揮発メモリ制御回路と前記増幅回路とを電気的に遮断する遮断回路と、を備える。
【００３９】
したがって、本発明に係る定電圧発生回路は、高精度の定電圧を発生することができるという効果を奏する。
【００４０】
また、本発明に係る液晶表示装置は、液晶パネルと、前記液晶パネルを駆動する駆動回路と、前記駆動回路において使用される基準電圧を発生する基準電圧発生回路と、を備える液晶表示装置であって、前記基準電圧発生回路として、上記定電圧発生回路のいずれかを備えるので、高品質の画像表示が可能であるという効果を奏する。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態に係る定電圧発生回路の概略構成を示す回路図である。
【図２】図１に示す定電圧発生回路の詳細な構成を示す回路図である。
【図３】図１に示す定電圧発生回路の通常動作時の状態を示す回路図である。
【図４】図１に示す定電圧発生回路の不揮発メモリに対する書込み動作時における状態を示す回路図である。
【図５】図１に示す定電圧発生回路の不揮発メモリに対する消去動作時における状態を示す回路図である。
【図６】図１に示す定電圧発生回路の不揮発メモリに対する読出し動作時における状態を示す回路図である。
【図７】本発明の第１の実施形態の変形例に係る定電圧発生回路の概略構成を示す回路図である。
【図８】本発明の第２の実施形態に係る定電圧発生回路の構成を示す回路図である。
【図９】図８に示す定電圧発生回路の通常動作時の状態を示す回路図である。
【図１０】図８に示す定電圧発生回路の不揮発メモリに対する書込み動作時における状態を示す回路図である。
【図１１】図８に示す定電圧発生回路の不揮発メモリに対する消去動作時における状態を示す回路図である。
【図１２】図８に示す定電圧発生回路の不揮発メモリに対する読出し動作時における状態を示す回路図である。
【図１３】本発明の第３の実施形態に係る液晶表示装置の概略構成を示すブロック図である。
【図１４】従来の定電圧発生回路の構成を示す回路図である。
【図１５】図１４に示す定電圧発生回路において、不揮発メモリを流れる電流とオペアンプの出力電圧との関係を示すグラフである。
【図１６】図１４に示す定電圧発生回路において、不揮発メモリの閾値電圧差とオペアンプの出力電圧と分圧抵抗間における電圧との関係を示すグラフである。
【図１７】不揮発メモリの閾値電圧差および分圧抵抗の抵抗値とオペアンプの出力電圧との関係を説明するための回路図である。
【図１８】図１４に示す定電圧発生回路において、閾値電圧差の調整のための不揮発メモリに対する書込み動作時の状態を示す回路図である。
【図１９】２段のオペアンプを有する定電圧発生回路の構成を示す回路図である。
【発明を実施するための形態】
【００４２】
〔実施形態１〕
本発明の第１の実施形態について図１〜図７に基づいて説明すれば以下のとおりである。
【００４３】
図１は、本実施形態に係る定電圧発生回路１の概略構成を示す回路図である。定電圧発生回路１は、図１４に示す定電圧発生回路１００において、オペアンプＡＭＰ１をオペアンプＡＭＰ２に置き換え、さらにスイッチ回路ＳＷを設けた構成である。スイッチ回路ＳＷは、特許請求の範囲に記載の遮断回路に相当し、スイッチＳＷ１とスイッチＳＷ２とを備えている。スイッチＳＷ１は、トランジスタＭＮ３のドレインとオペアンプＡＭＰ２の出力端子との間に設けられ、スイッチＳＷ２は、抵抗Ｒ１・Ｒ２間の接続点とトランジスタＭＮ４のソースとの間に設けられている。
【００４４】
オペアンプＡＭＰ２は、図１４に示す従来の定電圧発生回路１００におけるオペアンプＡＭＰ１と異なり、ＬＶ系の低耐圧トランジスタで構成されている。低耐圧トランジスタは、ゲート酸化膜厚が薄く、および／または、チャンネル長が短く構成されているので、高耐圧トランジスタに比べ相互コンダクタンスが高いので、オペアンプＡＭＰ２のゲインを、オペアンプＡＭＰ１のゲインよりも高く設定することができる。したがって、式（２）に示すように、定電圧発生回路１の出力電圧の理想状態に対する出力誤差を従来の定電圧発生回路よりも小さくすることができる。
【００４５】
また、定電圧発生回路１では、トランジスタＭＮ３・ＭＮ４を介して不揮発メモリＦＭ１または不揮発メモリＦＭ２の制御ゲートに高電圧が印加されるときに、スイッチＳＷ１・ＳＷ２が非導通となる。これにより、低耐圧トランジスタで構成されているオペアンプＡＭＰ２に高電圧が印加されることを防止している。
【００４６】
図２は、図１に示す定電圧発生回路１の詳細な構成を示す回路図である。同図は、スイッチ回路がトランスファゲートで構成される例を示しており、スイッチ回路ＳＷは、ＮチャネルＭＯＳトランジスタＭＮ５およびＰチャネルＭＯＳトランジスタＭＰ５から構成されるトランスファゲートと、ＮチャネルＭＯＳトランジスタＭＮ６およびＰチャネルＭＯＳトランジスタＭＰ６から構成されるトランスファゲートとを備えている。
【００４７】
トランジスタＭＮ５・ＭＮ６の各ゲートは、ノードｎ６に接続されている。トランジスタＭＰ５・ＭＰ６の各ゲートは、ノードｎ７に接続されている。ノードｎ６・ｎ７は、ともにバイアス回路１１に接続されている。バイアス回路１１は、トランジスタＭＮ５・ＭＮ６・ＭＰ５・ＭＰ６のオン／オフを制御する制御電圧を出力することにより、スイッチ回路ＳＷを構成する各トランスファゲートの導通／非導通を制御する。
【００４８】
また、トランジスタＭＮ１・ＭＮ２の各ゲートに接続されるノードｎ１には、バイアス回路１２が接続されている。バイアス回路１２は、トランジスタＭＮ１・ＭＮ２のオン／オフを制御する制御電圧を出力する。
【００４９】
また、ノードｎ２〜ｎ５には、不揮発メモリ制御回路１３が接続されている。不揮発メモリ制御回路１３は、不揮発メモリＦＭ１・ＦＭ２のゲートおよびドレインに印加される電圧を制御する回路であり、不揮発メモリＦＭ１・ＦＭ２に対する書込み・消去・読出しの各動作を行うことにより、不揮発メモリＦＭ１・ＦＭ２の浮動ゲートに保持される電荷量を変化させる。これにより、不揮発メモリＦＭ１・ＦＭ２の閾値電圧差が調整され、オペアンプＡＭＰ２の出力電圧Ｖｏｕｔを調整することができる。
【００５０】
続いて、定電圧発生回路１の通常動作時、および不揮発メモリＦＭ１に対する書込み・消去・読出しの各動作時について、図３〜図７に基づいて詳細に説明する。
【００５１】
図３は、定電圧発生回路１の通常動作時の状態を示す回路図である。同図では、ノードｎ２・ｎ３の電位はフロート状態であり、ノードｎ４・ｎ５の電位は０Ｖとなっている。また、ノードｎ１には３Ｖの電圧が印加され、トランジスタＭＮ１・ＭＮ２が導通状態となっている。さらに、ノードｎ６には電源電圧ＶＤＤが印加され、ノードｎ７の電位は０Ｖとなっている。これにより、スイッチ回路ＳＷを構成する２つのトランスファゲートは導通状態となっている。なお、図３〜図７では、図２に示すバイアス回路１１・１２および不揮発メモリ制御回路１３は、図示を省略している。
【００５２】
図３に示す状態では、トランジスタＭＰ１・ＭＰ２の各ドレインと不揮発メモリＦＭ１・ＦＭ２の各ドレインとがそれぞれ電気的に接続され、不揮発メモリＦＭ１の制御ゲートが抵抗Ｒ１の一端に電気的に接続され、不揮発メモリＦＭ２の制御ゲートが抵抗Ｒ１の他端に電気的に接続される。これにより、定電圧発生回路１は、不揮発メモリＦＭ１・ＦＭ２の閾値電圧差により出力電圧Ｖｏｕｔを調整することができる。
【００５３】
図４は、定電圧発生回路１の不揮発メモリＦＭ１に対する書込み動作時における状態を示す回路図である。同図では、ノードｎ２の電位が０Ｖであり、ノードｎ３・ｎ５に９Ｖの電圧が印加され、ノードｎ４に１０Ｖの電圧が印加されている。これにより、不揮発メモリＦＭ１のドレインおよびゲートに９Ｖの高電圧が印加され、不揮発メモリＦＭ１の浮動ゲートに電荷が蓄えられる。
【００５４】
このとき、ノードｎ１・ｎ６の電位は０Ｖであり、ノードｎ７には１０Ｖの電圧が印加されている。これにより、トランジスタＭＮ１・ＭＮ２およびスイッチ回路ＳＷを構成する２つのトランスファゲートは、いずれも非導通状態となっている。すなわち、ノードｎ２〜ｎ５とオペアンプＡＭＰ２とが電気的に遮断されているので、不揮発メモリＦＭ１のドレインおよびゲートに印加される高電圧は、オペアンプＡＭＰ２および定電圧発生回路１の出力端子には印加されない。したがって、オペアンプＡＭＰ２は、相互コンダクタンスの高い低耐圧トランジスタで構成することが可能となる。
【００５５】
図５は、定電圧発生回路１の不揮発メモリＦＭ１に対する消去動作時における状態を示す回路図である。同図では、ノードｎ２・ｎ５の電位が０Ｖであり、ノードｎ３に９Ｖの電圧が印加され、ノードｎ４に３Ｖの電圧が印加されている。よって、不揮発メモリＦＭ１は、ドレイン電圧が９Ｖであり、ゲート電圧が０Ｖとなる。これにより、不揮発メモリＦＭ１の浮動ゲートから電荷が引き抜かれる。
【００５６】
このとき、ノードｎ１・ｎ６・ｎ７の電位は、図４に示す状態と同様であり、トランジスタＭＮ１・ＭＮ２およびスイッチ回路ＳＷを構成する２つのトランスファゲートは、いずれも非導通状態となっている。したがって、不揮発メモリＦＭ１のドレインに印加される高電圧は、オペアンプＡＭＰ２および定電圧発生回路１の出力端子には印加されない。
【００５７】
図６は、定電圧発生回路１の不揮発メモリＦＭ１に対する読出し動作時における状態を示す回路図である。同図では、ノードｎ２〜ｎ５の電位が、それぞれ０Ｖ、３Ｖ、１０Ｖ、９Ｖとなっている。よって、不揮発メモリＦＭ１では、制御ゲートに９Ｖの電圧が印加され、ドレインに３Ｖの読出し電圧が印加される。これにより、不揮発メモリＦＭ１に対する電流読出しが行われる。
【００５８】
このとき、ノードｎ１・ｎ６・ｎ７の電位は、図４および図５に示す状態と同様であり、トランジスタＭＮ１・ＭＮ２およびスイッチ回路ＳＷを構成する２つのトランスファゲートは、いずれも非導通状態となっている。したがって、不揮発メモリＦＭ１のゲートに印加される高電圧は、オペアンプＡＭＰ２および定電圧発生回路１の出力端子には印加されない。
【００５９】
本実施形態では、図２に示すように、不揮発メモリ制御回路１３とオペアンプＡＭＰとを電気的に遮断するスイッチ回路ＳＷをトランスファゲートで構成する例について説明したが、スイッチ回路ＳＷをトランスファゲートの代わりにＭＯＳトランジスタやバイポーラトランジスタで構成してもよい。
【００６０】
また、本実施形態では、分圧回路が抵抗素子によって構成されていたが、直列接続されたトランジスタによって分圧回路を構成してもよい。
【００６１】
また、スイッチ回路を設ける位置は、不揮発メモリ制御回路１３とオペアンプＡＭＰとを電気的に遮断可能な位置であれば特に限定されない。例えば、図７に示す定電圧発生回路２ように、遮断回路としてのスイッチＳＷ３を、オペアンプＡＭＰの出力端子と抵抗Ｒ１の一端との間に設けてもよい。なお、定電圧発生回路２において、トランジスタによって分圧回路を構成した場合、不揮発メモリに対する書込み／読出し動作時に、分圧回路に高電圧が印加されるので、高耐圧トランジスタによって分圧回路を構成することが望ましい。
【００６２】
〔実施形態２〕
本発明の第２の実施形態について、図８〜図１２に基づいて説明すれば、以下のとおりである。
【００６３】
図８は、本実施形態に係る定電圧発生回路３の構成を示す回路図である。定電圧発生回路３は、図１９に示す定電圧発生回路２００において、トランジスタＭＮ５・ＭＰ５から構成されるトランスファゲートと、トランジスタＭＮ６・ＭＰ６から構成されるトランスファゲートと、２つのＮチャネルＭＯＳトランジスタＭＮ７・ＭＮ８とをさらに備えた構成である。トランジスタＭＰ１のドレインとトランジスタＭＰ３のゲートとの間には、スタートアップ回路が接続されている。また、抵抗Ｒ１・Ｒ２は、トランジスタＭＮ３によって構成される出力バッファ部の電流源であり、かつ、出力バッファ部の出力電圧の変化をフィードバックする電流制御回路として機能する。なお、説明の便宜上、図１９にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００６４】
トランジスタＭＮ５・ＭＰ５から構成されるトランスファゲートおよびトランジスタＭＮ６・ＭＰ６から構成されるトランスファゲートの構成は、図２に示す定電圧発生回路２におけるものと同一である。すなわち、これらのトランスファゲートは、不揮発メモリＦＭ１・ＦＭ２の制御ゲートへの高電圧印加時に、トランジスタＭＰ１〜ＭＰ３、トランジスタＭＰ１・ＭＰ２および不揮発メモリＦＭ１・ＦＭ２で構成されるオペアンプに高電圧が印加されるのを防止する遮断回路として機能する。
【００６５】
また、トランジスタＭＮ７のドレインとゲートとは、ノードｎ９に接続され、トランジスタＭＮ８のドレインとゲートとは、ノードｎ８に接続されている。これにより、トランジスタＭＮ７・ＭＮ８は、それぞれ不揮発メモリＦＭ１・ＦＭ２のドレインに電圧を印加する電圧印加回路として機能する。
【００６６】
続いて、定電圧発生回路３の通常動作時、および不揮発メモリＦＭ１に対する書込み・消去・読出しの各動作時について、図９〜図１２に基づいて詳細に説明する。
【００６７】
図９は、定電圧発生回路３の通常動作時の状態を示す回路図である。同図では、ノードｎ４・ｎ５・ｎ８・ｎ９の電位は０Ｖとなっている。これにより、各不揮発メモリＦＭ１・ＦＭ２のドレインおよび制御ゲートの電位は、フロート状態となる。
【００６８】
また、ノードｎ１には３Ｖの電圧が印加され、トランジスタＭＮ１・ＭＮ２が導通状態となっている。さらに、ノードｎ６には電源電圧ＶＤＤが印加され、ノードｎ７の電位は０Ｖとなっている。これにより、遮断回路を構成する２つのトランスファゲートは導通状態となっている。
【００６９】
このとき定電圧発生回路３では、トランジスタＭＰ１・ＭＰ２の各ドレインと不揮発メモリＦＭ１・ＦＭ２の各ドレインとがそれぞれ電気的に接続され、不揮発メモリＦＭ１の制御ゲートが抵抗Ｒ１の一端に電気的に接続され、不揮発メモリＦＭ２の制御ゲートが抵抗Ｒ１の他端に電気的に接続される。これにより、定電圧発生回路３は、不揮発メモリＦＭ１・ＦＭ２の閾値電圧差により出力電圧Ｖｏｕｔを調整することができる。
【００７０】
図１０は、定電圧発生回路１の不揮発メモリＦＭ１に対する書込み動作時における状態を示す回路図である。同図では、ノードｎ８の電位が０Ｖであり、ノードｎ５・ｎ９に９Ｖの電圧が印加され、ノードｎ４に１０Ｖの電圧が印加されている。これにより、不揮発メモリＦＭ１のドレインおよびゲートに９Ｖの高電圧が印加され、不揮発メモリＦＭ１の浮動ゲートに電荷が蓄えられる。
【００７１】
このとき、ノードｎ１・ｎ６の電位は０Ｖであり、ノードｎ７には１０Ｖの電圧が印加されている。これにより、トランジスタＭＮ１・ＭＮ２および遮断回路を構成する２つのトランスファゲートは、いずれも非導通状態となっている。したがって、不揮発メモリＦＭ１のドレインおよびゲートに印加される高電圧は、オペアンプおよび定電圧発生回路３の出力端子には印加されない。したがって、オペアンプを構成するトランジスタＭＰ１〜ＭＰ３、トランジスタＭＰ１・ＭＰ２として、相互コンダクタンスの高い低耐圧トランジスタを用いることが可能となる。
【００７２】
図１１は、定電圧発生回路３の不揮発メモリＦＭ１に対する消去動作時における状態を示す回路図である。同図では、ノードｎ５・ｎ８の電位が０Ｖであり、ノードｎ３に９Ｖの電圧が印加され、ノードｎ４に３Ｖの電圧が印加されている。よって、不揮発メモリＦＭ１は、ドレイン電圧が９Ｖであり、ゲート電圧が０Ｖとなる。これにより、不揮発メモリＦＭ１の浮動ゲートから電荷が引き抜かれる。
【００７３】
このとき、ノードｎ１・ｎ６・ｎ７の電位は、図１０に示す状態と同様であり、トランジスタＭＮ１・ＭＮ２および遮断回路を構成する２つのトランスファゲートは、いずれも非導通状態となっている。したがって、不揮発メモリＦＭ１のドレインに印加される高電圧は、オペアンプおよび定電圧発生回路３の出力端子には印加されない。
【００７４】
図１２は、定電圧発生回路３の不揮発メモリＦＭ１に対する読出し動作時における状態を示す回路図である。同図では、ノードｎ４・ｎ５・ｎ８・ｎ９の電位が、それぞれ１０Ｖ、９Ｖ、０Ｖ、３Ｖとなっている。よって、不揮発メモリＦＭ１では、制御ゲートに９Ｖの電圧が印加され、ドレインに３Ｖの読出し電圧が印加される。これにより、不揮発メモリＦＭ１に対する電流読出しが行われる。
【００７５】
このとき、ノードｎ１・ｎ６・ｎ７の電位は、図１０および図１１に示す状態と同様であり、トランジスタＭＮ１・ＭＮ２および遮断回路を構成する２つのトランスファゲートは、いずれも非導通状態となっている。したがって、不揮発メモリＦＭ１のゲートに印加される高電圧は、オペアンプおよび定電圧発生回路３の出力端子には印加されない。
【００７６】
以上のように、定電圧発生回路３では、不揮発メモリに対する書込み・消去・読出しの各動作時において、不揮発メモリのドレインまたは制御ゲートに高電圧が印加されても、遮断回路によって該高電圧がオペアンプに印加されないようになっている。したがって、オペアンプを構成するトランジスタとして、相互コンダクタンスの大きい低耐圧トランジスタを用いることが可能となり、定電圧発生回路３の出力電圧の理想状態に対する出力誤差を従来よりも小さくすることができる。
【００７７】
〔実施形態３〕
本発明の第３の実施形態について、図１３に基づいて説明すれば、以下のとおりである。本実施形態では、第１および第２の実施形態に係る定電圧発生回路を、液晶表示装置に設けられる基準電圧発生回路に適用した例について説明する。
【００７８】
図１３は、本実施形態に係る液晶表示装置２０の概略構成を示すブロック図である。液晶表示装置２０は、ＤＣ−ＤＣコンバータ２１、Ｖｃｏｍドライバ２２、タイミングジェネレータ２３、ＦＰＣ２４、ソースドライバ２５、ゲートドライバ２６、液晶パネル２７および基準電圧発生回路２８を備えている。これらの部材は、ＴＦＴ基板と対向基板との間に設けられる。
【００７９】
ＤＣ−ＤＣコンバータ２１は、外部の電源から供給される直流電圧（例えば２．７Ｖ）を、液晶表示装置２０を駆動するのに必要な電圧に変換する。Ｖｃｏｍドライバ２２は、ＦＰＣ２４を介して液晶パネル２７の対向電極に対して各画素共通に与えられるＶｃｏｍ電位を生成する。タイミングジェネレータ２３は、外部からのコントロール信号に基づいて、Ｖｃｏｍドライバ２２、ソースドライバ２５およびゲートドライバ２６の駆動に必要な各種のタイミングパルスを生成する。ソースドライバ２５には、例えば６ビットのＲＧＢのデジタル画像データが入力され、ソースドライバ２５は、液晶パネル２７における各画素形成部に階調表示用データを書き込むためのデータ信号を生成する。ゲートドライバ２６は、タイミングジェネレータ２３からのタイミングパルスに基づき、液晶パネル２７のゲート信号線を順次選択するための走査信号を生成する。ソースドライバ２５およびゲートドライバ２６はそれぞれ、液晶パネル２７のソース信号線およびゲート信号線を介して液晶パネル２７を駆動する信号を供給する。
【００８０】
基準電圧発生回路２８は、ＤＣ−ＤＣコンバータ２１、Ｖｃｏｍドライバ２２、タイミングジェネレータ２３、ソースドライバ２５およびゲートドライバ２６の各回路で使用する基準電圧（リファレンス電圧）を発生する回路である。本実施形態では、基準電圧発生回路２８として、第１および第２の実施形態に係る定電圧発生回路１〜３を使用している。前述のように、定電圧発生回路１〜３は、出力誤差が少なく高精度の定電圧を発生することができるので、液晶表示装置２０は高品質の画像表示が可能となる。
【００８１】
〔実施形態の総括〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００８２】
本発明に係る定電圧発生回路は、液晶表示装置のＤＣ−ＤＣコンバータ、ソースドライバ、ゲートドライバ等において使用される基準電圧を発生する基準電圧発生回路に利用することができる。
【符号の説明】
【００８３】
１  定電圧発生回路
２  定電圧発生回路
３  定電圧発生回路
１１  バイアス回路（遮断回路）
１２  バイアス回路（遮断回路）
１３  不揮発メモリ制御回路
２０  液晶表示装置
２１  ＤＣ−ＤＣコンバータ
２２  Ｖｃｏｍドライバ（共通電圧発生回路）
２３  タイミングジェネレータ
２５  ソースドライバ
２６  ゲートドライバ
２８  基準電圧発生回路
ＡＭＰ２  オペアンプ（増幅回路）
ＦＭ１  不揮発メモリ
ＦＭ２  不揮発メモリ
ＭＰ１  トランジスタ（電流供給回路、差動増幅回路）
ＭＰ２  トランジスタ（電流供給回路、差動増幅回路）
ＭＮ１  トランジスタ（遮断回路）
ＭＮ２  トランジスタ（遮断回路）
ＭＰ３  トランジスタ（出力バッファ回路）
ＭＮ３  トランジスタ（不揮発メモリ制御回路）
ＭＮ４  トランジスタ（不揮発メモリ制御回路）
ＭＰ５  トランジスタ（遮断回路）
ＭＮ５  トランジスタ（遮断回路）
ＭＰ６  トランジスタ（遮断回路）
ＭＮ６  トランジスタ（遮断回路）
ＭＰ７  トランジスタ（不揮発メモリ制御回路）
ＭＰ８  トランジスタ（不揮発メモリ制御回路）
Ｒ１  抵抗（電流制御回路、分圧回路）
Ｒ２  抵抗（電流制御回路、分圧回路）
ＳＷ  スイッチ回路（遮断回路）
ＳＷ１  スイッチ（遮断回路）
ＳＷ２  スイッチ（遮断回路）
ＳＷ３  スイッチ（遮断回路）
【図１】
2011003123.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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