(57)【要約】【課題】静電気保護素子の設計マージンが厳しい場合であっても、適切に機能する静電気保護素子を提供する。【解決手段】Ｐ型ＦＥＴとＮ型ＦＥＴの互いのソース／ドレイン領域濃度を有する半導体層で形成される第一のＰＮ接合素子と、Ｐ型ＦＥＴのソース／ドレイン領域濃度を有する半導体層とＮ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第二のＰＮ接合素子と、Ｎ型ＦＥＴのソース／ドレイン領域濃度を有する半導体層とＰ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第三のＰＮ接合素子と、Ｐ型ＦＥＴのチャネル領域濃度を有する半導体層とＮ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第四のＰＮ接合素子とを具備する半導体集積回路装置を構成する。第一のＰＮ接合素子、第二のＰＮ接合素子、第三のＰＮ接合素子、および第四のＰＮ接合素子のうちの少なくとも２つのＰＮ接合素子を、異なる２つの電位配線間に順方向バイアスに接続して静電気保護回路とする。【選択図】図３
2011003693.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有し、絶縁膜上に形成されたＰ型ＦＥＴとＮ型ＦＥＴを含む半導体集積回路装置において、
前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴの互いのソース／ドレイン領域濃度を有する半導体層で形成される第一のＰＮ接合素子と、
前記Ｐ型ＦＥＴのソース／ドレイン領域濃度を有する半導体層と前記Ｎ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第二のＰＮ接合素子と、
前記Ｎ型ＦＥＴのソース／ドレイン領域濃度を有する半導体層と前記Ｐ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第三のＰＮ接合素子と、
前記Ｐ型ＦＥＴのチャネル領域濃度を有する半導体層と前記Ｎ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第四のＰＮ接合素子とを具備し、
前記第一のＰＮ接合素子、前記第二のＰＮ接合素子、前記第三のＰＮ接合素子、および前記第四のＰＮ接合素子のうちの少なくとも２つのＰＮ接合素子を、異なる２つの電位配線間に順方向バイアスに接続して静電気保護回路とすることを特徴とする
半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記第一のＰＮ接合素子、前記第二のＰＮ接合素子、前記第三のＰＮ接合素子、および前記第四のＰＮ接合素子の各々の接合面は、前記絶縁膜の面に対して垂直方向に形成されていることを特徴とする
半導体集積回路装置。
【請求項３】
請求項１または２に記載の半導体集積回路装置において、
前記少なくとも２つの前記ＰＮ接合素子が直列接続されたセットが並列接続されて前記静電気保護回路を構成していることを特徴とする
半導体集積回路装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体集積回路装置において、
前記異なる２つの電位配線間は、
電源配線と接地配線間、入出力端子接続配線と電源配線間、入出力端子接続配線と接地配線間、内部電源配線と接地配線間、および内部信号配線と接地配線間の少なくとも１つであることを特徴とする
半導体集積回路装置。
【請求項５】
請求項１から４のいずれか１項に記載の半導体集積回路装置において、
前記異なる２つ電位配線間に設けられた前記少なくとも２つの前記ＰＮ接合素子の順方向バイアス電圧の和は、
前記異なる２つ電位配線間に印加される所定の信号電圧、または、電源電圧より高いことを特徴とする
半導体集積回路装置。
【請求項６】
請求項１から５のいずれ１項に記載の半導体集積回路装置において、
前記静電気保護回路を構成する前記少なくとも２つの前記ＰＮ接合素子は、
ＰＮ接合面の法線方向に延伸した金属配線が、Ｐ型半導体層領域とＮ型半導体層領域に接続されていることを特徴とする
半導体集積回路装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体集積回路装置において、
前記第一のＰＮ接合素子、前記第二のＰＮ接合素子、前記第三のＰＮ接合素子、および前記第四のＰＮ接合素子の各々は、
前記半導体層に不純物を注入する時に、直接注入されない領域を含み、所定の熱工程を経てＰＮ接合が形成されていることを特徴とする
半導体集積回路装置。
【請求項８】
請求項１から７のいずれか１項に記載の半導体集積回路装置において、
前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴの各々は、
ＬＤＤ構造のソース／ドレイン領域有し、
前記ソース／ドレイン領域は、不純物濃度の濃い領域、または不純物濃度の薄い領域のどちらかであることを特徴とする
半導体集積回路装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体集積回路装置において、
前記前記第一のＰＮ接合素子、前記第二のＰＮ接合素子、前記第三のＰＮ接合素子、および前記第四のＰＮ接合素子の各々のＰＮ接合面は、４角形以上の多角形または円形をしていることを特徴とする
半導体集積回路装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体数積回路装置において、
前記前記第一のＰＮ接合素子、前記第二のＰＮ接合素子、前記第三のＰＮ接合素子、および前記第四のＰＮ接合素子の各々の接合面は、
前記絶縁膜上に形成された前記半導体層に、Ｎ領域とＰ領域を所定のマスクを用いてイオン注入して形成され、
前記半導体層は、Ｎ型不純物もＰ型不純物も注入しないアンドープ領域を有し、
前記アンドープ領域が、ＰＮ接合面側になることを特徴とする
半導体集積回路装置。
【請求項１１】
請求項１から１０のいずれか１項に記載の半導体集積回路装置において、
前記ＳＯＩ構造の前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴは、
ＦｉｎＦＥＴまたは柱状ＭＩＳＦＥＴであり、
前記ＰＮ接合素子の接合の少なくとも片方は、
前記ＦｉｎＦＥＴまたは柱状ＭＩＳＦＥＴのソース／ドレインの拡散層領域を含んでいることを特徴とする
半導体集積回路装置。
【請求項１２】
請求項１から１１のいずれか１項に記載の半導体集積回路装置において、
前記ＰＮ接合素子の接合面を含む所定領域以外は、
シリサイド化されていることを特徴とする
半導体集積回路装置。
【請求項１３】
請求項１から１２のいずれか１項に記載の半導体集積回路装置において、
前記静電気保護回路は、
前記第一のＰＮ接合素子、前記第二のＰＮ接合素子、前記第三のＰＮ接合素子、および前記第四のＰＮ接合素子のうちの、少なくとも３つのＰＮ接合素子を含み、
前記少なくとも３つのＰＮ接合素子を、所定の配線工程の変更またはヒューズ素子で選択可能としたことを特徴とする
半導体集積回路装置。
【請求項１４】
絶縁膜上に形成された（ＳＯＩ構造）Ｐ型ＦＥＴとＮ型ＦＥＴを含む半導体集積回路装置において、
所定の半導体層に前記Ｐ型ＦＥＴとＮ型ＦＥＴを形成する工程のうち、少なくとも１つの工程の不純物導入を含む工程で形成された異なる順方向バイアス電圧を有するＰＮ接合素子が、少なくとも２つ以上直列接続されている回路を有することを特徴とする
半導体集積回路装置。
【請求項１５】
請求項１４に記載の半導体集積回路装置において、
前記静電気保護回路を構成する前記少なくとも２つの前記ＰＮ接合素子は、
ＰＮ接合面の法線方向に延伸した金属配線が、Ｐ型半導体層領域とＮ型半導体層領域に接続されていることを特徴とする
半導体集積回路装置。
【請求項１６】
請求項１４または１５に記載の半導体集積回路装置において、
前記少なくとも２つの前記ＰＮ接合素子は、
前記半導体層に不純物を注入する時に、直接注入されない領域を含み、所定の熱工程を経てＰＮ接合が形成されていることを特徴とする
半導体集積回路装置。
【請求項１７】
請求項１４から１６のいずれか１項に記載の半導体集積回路装置において、
前記前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴは、
ＬＤＤ構造のソース／ドレイン領域有し、
前記ソース／ドレイン領域は、不純物濃度の濃い領域、または不純物濃度の薄い領域のどちらかであることを特徴とする
半導体集積回路装置。
【請求項１８】
請求項１４から１７のいずれか１項に記載の半導体集積回路装置において、
前記前記第一のＰＮ接合素子、前記第二のＰＮ接合素子、前記第三のＰＮ接合素子、および前記第四のＰＮ接合素子の各々のＰＮ接合面は、４角形以上の多角形または円形をしていることを特徴とする
半導体集積回路装置。
【請求項１９】
請求項１４から１８のいずれか１項に記載の半導体数積回路装置において、
前記前記第一のＰＮ接合素子、前記第二のＰＮ接合素子、前記第三のＰＮ接合素子、および前記第四のＰＮ接合素子の各々の接合面は、
前記絶縁膜上に形成された前記半導体層に、Ｎ領域とＰ領域を所定のマスクを用いてイオン注入して形成され、
前記半導体層は、Ｎ型不純物もＰ型不純物も注入しないアンドープ領域を有し、
前記アンドープ領域が、ＰＮ接合面側になることを特徴とする
半導体集積回路装置。
【請求項２０】
請求項１４から１９のいずれか１項に記載の半導体集積回路装置において、
前記ＳＯＩ構造の前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴは、
ＦｉｎＦＥＴまたは柱状ＭＩＳＦＥＴであり、
前記ＰＮ接合素子の接合の少なくとも片方は、
前記ＦｉｎＦＥＴまたは柱状ＭＩＳＦＥＴのソース／ドレインの拡散層領域を含んでいることを特徴とする
半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ＦｉｎＦＥＴやプレーナ型ＳＯＩ構造ＦＥＴを有する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高速化、高集積化の著しい進展に伴い、素子の微細化、特に電界効果トランジスタ（ＦＥＴ）のゲート絶縁膜の薄膜化が急速に進んでいる。被保護デバイスであるＦＥＴのゲート絶縁膜が破壊するより低い電圧で、半導体集積回路装置を静電気放電（Electrostatic Discharge (ＥＳＤ)）から保護する静電気保護素子に関する技術が知られている。
【０００３】
電源電圧の低電圧化、ゲート絶縁膜の薄膜化に伴って、静電気保護素子（静電気保護回路）の設計が難しくなってきている。静電気保護素子は、「ＯＮ」状態→スナップバック後の状態＜Ｖｈ＞でも電源電圧より高く、ゲート絶縁膜耐圧や回路破壊耐圧（接合破壊）＜Ｖｏ＞より低い電圧で動作する電圧−電流特性が要求される。微細化が進むと、ＶｈとＶｏの差が小さくなるので、限られた静電気保護素子（静電気保護回路）になる。つまり、設計マージンが少なくなってきている。
【０００４】
このような中、スナップバック動作をさせない静電気保護素子が考えられている。そのような静電気保護素子として、ＰＮ接合素子を二端子間に通常動作時に順方向バイアスとなるように直列多段接続した静電気保護素子（静電気保護回路）が知られている。
【０００５】
このような構造では、所謂スナップバック動作はしないが、静電気保護素子のスナップバック動作の＜Ｖｈ＞に相当するものは、複数のＰＮ接合素子の順方向バイアス時のＯＮ電圧≒Ｂｕｉｌｔ−ｉｎ  ｐｏｔｅｎｔｉａｌ（以下、単に順方向バイアス電圧と記す）の和で決まり、おおよそＥＳＤ電流とＰＮ接合素子の等価抵抗（実効抵抗の和）の積は、＜Ｖｏ＞以下にしなければならない。このことを簡単な式で表すと次の［１］式のようになる。
Ｖｄｄ＜ｎ×Ｖｆ＜ｎ×ｒ×Ｉｅｓｄ＜Ｖｏ・・・［１］
【０００６】
［１］式においては、順方向バイアス電圧をＶｆとし、順方向バイアス時の等価抵抗をｒとし、静電気放電時の電流をＩｅｓｄ、直列接続ＰＮ接合素子数をｎとする。通常動作時の電源電圧や信号電圧をＶｄｄとしている。通常は、順方向バイアス時の（特に高温時）リーク電流抑制（α項）と製造ばらつき（β項）を考慮して、
Ｖｄｄ＋α＜ｎ×Ｖｆ＜ｎ×ｒ×Ｉｅｓｄ＜Ｖｏ―β・・・［２］
のように設計される。
【０００７】
従来、バルクＭＯＳＦＥＴのプロセスでは、ＰＮ接合素子を拡散層とウエルの接合として形成されていた。もちろん、バッティド拡散層のＰＮ接合のような構造もあるが、バッティド拡散層のＰＮ接合においても拡散層底面ではウエル／基板との接合が存在する。バルクＭＯＳＦＥＴプロセスでは、ＰＮ接合の順方向バイアス電圧はウエル／基板の濃度で決まっていると言える。
ＨＢＭ試験においてＶｅｓｄ［Ｖ］の印加試験を行う場合には、［１］式のＩｅｓｄは、
Ｉｅｓｄ≒Ｖｅｓｄ／１５００［Ａ］
となる。（ＨＢＭ試験ではデバイスとの間に１．５ＫΩの抵抗が入る）。この電流を流した時に静電気保護素子全体（ＰＮ接合素子）が破壊されないことが必要である。
【０００８】
［１］式の関係を、Ｖｏに対して満足するためには、つまり、Ｖｅｓｄ［Ｖ］のＨＢＭ試験をパスするためには、静電気保護素子全体の抵抗Ｒは、次のように近似的に表される。
Ｒ≒Ｖｏ／Ｉｅｓｄ＝１５００×Ｖｏ／Ｖｅｓｄ・・・［３］
【０００９】
この時、
ｎ＜Ｒ／ｒ  
となるｎで静電気保護素子を設計することになる。
但し、ｒは電流値によって変化するので単純に値が決まるものではない。また、サイズを変えることで静電気保護素子全体の実効抵抗を変えることが可能である。ｒの値の大きいＰＮ接合素子を用いる場合には、ＰＮ接合素子サイズを大きくすることで実効抵抗を調整が可能である。通常はＰＮ接合周囲長またはＰＮ接合面積あたりの抵抗を測定しておき、［１］式、または［２］式を満足するように必要なサイズを決定する。そのためｒは比較的設計自由度がある。もちろん、保護素子サイズを大きくすることはチップサイズの増加になるので注意しなければならない。
【００１０】
ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）の微細化にあって、通常のバルク（Ｂｕｌｋ）ＭＩＳＦＥＴに変わって、ＳＯＩ構造ＦＥＴが各種提案されている。ＳＯＩ構造ＦＥＴとしては、プレーナ型ＳＯＩＦＥＴやＦｉｎＦＥＴなどが開発されている。ＳＯＩ構造ＦＥＴは、バルクＭＩＳＦＥＴに比べて、すぐれた電気特性を有している。
【００１１】
しかし、一般的に、静電気保護の観点からは、バルクＭＩＳＦＥＴより静電気耐性（以下ＥＳＤ耐性）が悪い。ＳＯＩ構造ＦＥＴは、絶縁膜上に形成されているので、放熱特性が悪い。そのため、ＳＯＩ構造ＦＥＴを、静電気保護素子として使うとＥＳＤ耐性も悪くなる。
【００１２】
このような中、微細化に伴い、電源電圧の低電圧化、ＭＩＳＦＥＴのゲート絶縁膜の薄膜化による絶縁耐圧の低下により、静電気保護素子としての動作範囲（要求される電圧−電流特性範囲）が狭くなってきた。ＳＯＩ構造ＦＥＴを有する半導体装置における最適な静電気保護素子（静電気保護回路）が必要となる。
【００１３】
ＳＯＩ構造デバイスにおける静電気保護素子として、ＰＮ接合素子を通常動作時に順方向バイアスになるように構成した例は、特許文献１に示されている。
【００１４】
特許文献１の［図１０］（図１０ｈ、Ｆｉｇ．１０ｈ）のダイオード１０６０−１０７９が、通常動作時には順方向バイアスとなる。この例においては、ダイオード１０６０−１０７９の各々の順方向バイアス電圧（明細書では順方向ターンオン電圧と記載）は約０．７Ｖと記載されている。すなわち、ダイオード１０６０−１０７９が同じ構造であると考えられる。電源電圧より、７Ｖ（１０個直列で０．７Ｖ×１０＝７Ｖ）以上大きい時に保護素子として電流を流す。
【００１５】
従来技術においては、バルクＭＩＳＦＥＴデバイス、ＳＯＩ構造ＦＥＴデバイスともに、静電気保護回路を構成するＰＮ接合素子は一種類で構成され、順方向バイアス電圧は同一であった。スナップバック特性を持つ保護素子に比べて、順方向バイアス接続ＰＮ接合保護素子は、電源電圧が高く、保護される内部回路素子の耐圧が充分高い場合は、容易に式１を満たように構成するこができた。
【００１６】
しかし、低電圧・薄膜ゲート絶縁膜プロセス製品では、保護素子として、ＰＮ接合素子を用いる場合であっても、［１］式を満足することが難しくなってきた。つまり、順方向バイアス電圧Ｖｆが一種類だと、設計マージンが少なくなってきた。
【００１７】
ＰＮ接合素子を複数直列接続し、両端子間に順方向バイアス電圧（ＥＳＤ電圧）を印加したときに流れる電流（Ｄｉと表記）の関係を模式的に図１Ａ〜図１Ｃに表す。図１Ａに示すように、設計マージンが大きい（Ｗｄ１）時には、ＰＮ接合素子をｎ個、ｎ＋１個どちらで構成しても良かった。図１Ｂに示すように、設計マージンが小さい（Ｗｄ２）時には、ＰＮ接合素子のサイズを大きく（ΔＲ’）した上で、ｋ個の構成だけが満足する。もし、ｋ＋１個で構成するとサイズを非常に大きくしないといけない。これはチップサイズ制限から採用できない。
【００１８】
図１Ａ、図１Ｂでは、保護素子＜Ｖｆ＞は、ちょうど良い「位置」にあるようにしている。しかしながら、実際の製品では、一種類のＶｆ（直列接続にしても一種類）では、［１］式のｎ×Ｖｆ値が、Ｖｄｄ＋α近くの値にならない場合がある、このような場合にｎ＋１個構成では、Ｖｏ−βマージンを満たさなくなることがある。この様子を図１Ｃに示す。なお、図１Ｃではｍ個で示している。
【００１９】
具体的には、
動作開始電圧Ｖｈ（直列接続順方向バイアスＰＮ接合保護素子全体のＶｆ）が、
Ｖｈ＞２．０Ｖ
（電源電圧１．２〜１．５Ｖ程度のデバイスを想定）、
内部素子または保護素子自身の破壊耐圧Ｖｏが、
５Ｖ＜（Ｖｏ−β）
であるデバイスを例として考える。
【００２０】
また、一つのＰＮ接合の所定の基本サイズで１００Ω（基本の面積または周囲長あたり）であるとし、抵抗は、サイズに反比例するとする。ＨＢＭ試験２０００Ｖを想定した場合、保護素子実効抵抗は、［３］式から、３．７Ω以下でなくてはならない。なお、この３．７Ωの抵抗値は、単純化した時の場合の値であり、下記の式より求められる。
２０００Ｖ／１５００Ω＝１．３３３Ａ
１．３３３Ａを１．３４Ａとして、
５Ｖ／１．３４Ａ≒３．７Ω
【００２１】
ここで、一種類のＰＮ接合素子で保護素子を構成する場合を考える。一つのＰＮ接合素子のＶｆが、
Ｖｆ＝０．６Ｖ
ならば
ｎ＝４、Ｖｈ＝２．４Ｖ
で、
（５Ｖ−２．４Ｖ）＝２．６Ｖ／１．３４≒１．９４Ω
となり、ＰＮ接合素子１個当り、
１．９４／４＝０．４９Ω
で、基本素子の約２００倍のサイズが必要（全体で２０４×４＝８１６倍のサイズ）となる。
以下同様に
Ｖｆ＝０．７Ｖ、０．８Ｖ
とした場合も含めて図２に示す。
【００２２】
上記の例の場合は、Ｖｆが０．６Ｖであれば大きなサイズが必要であることが判る。実際には、Ｖｆが異なればｒも異なるので、上記のような単純な計算だけで優劣を決められるものではない。一般にＶｆが小さいとｒが高くなるので、先の例のＶｆ＝０．７ＶとＶｆ＝０．８Ｖでは同じ程度のサイズとなる。従来技術では偶然ちょうど良いＰＮ接合となる場合もあるが、最適設計はできなかった。
【００２３】
バルクＭＯＳＦＥＴプロセスにおいて、特段のプロセスの追加なしにＰＮ接合素子を形成すると、Ｐ＋／Ｎウエル接合、Ｎ＋／Ｐウエル接合となる。両接合ともに、両ウエル濃度と両ＳＤ拡散層（Ｐ＋、Ｎ＋）は各々同程度の濃度比であるため、順方向バイアスＯＮ電圧は同程度の値となる。２種類のＰＮ接合（Ｐ＋／Ｎウエル接合とＮ＋／Ｐウエル接合）を静電気保護素子に利用する技術が知られている（例えば、特許文献２参照）。
【００２４】
特許文献２に記載の技術では、２端子間に２つのＰＮ接合素子を逆方向直列接続している。ただし、一方は外部端子ではなく信号線である。特許文献２に記載の技術では、互いのアノードとカソードを接続するのではなく、アノード同士またはカソード同士を接続している。この例では、少なくとも一方が逆方向バイアスになる構造である。また、この構造のＰＮ接合素子はどちらもウエルを有する構造であり、ＰウエルとＮウエルの濃度が同程度の濃度（オーダが同程度）であるのでＶｆはほぼ同じである。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特表平１０−５１２７１８号公報
【特許文献２】米国特許第６３２９６９１号明細書
【特許文献３】特開２００４−２０７３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
本発明が解決しようとする課題は、静電気保護素子の設計マージンが厳しい場合であっても、適切に機能する静電気保護素子を提供することにある。
【課題を解決するための手段】
【００２７】
上記の課題を解決するために、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有し、絶縁膜上に形成されたＰ型ＦＥＴとＮ型ＦＥＴを含む半導体集積回路装置を以下のように構成する、この半導体集積回路装置において、前記Ｐ型ＦＥＴと前記Ｎ型ＦＥＴの互いのソース／ドレイン領域濃度を有する半導体層で形成される第一のＰＮ接合素子と、前記Ｐ型ＦＥＴのソース／ドレイン領域濃度を有する半導体層と前記Ｎ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第二のＰＮ接合素子と、前記Ｎ型ＦＥＴのソース／ドレイン領域濃度を有する半導体層と前記Ｐ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第三のＰＮ接合素子と、前記Ｐ型ＦＥＴのチャネル領域濃度を有する半導体層と前記Ｎ型ＦＥＴのチャネル領域濃度を有する半導体層で形成される第四のＰＮ接合素子とを具備するものとする。ここにおいて、前記第一のＰＮ接合素子、前記第二のＰＮ接合素子、前記第三のＰＮ接合素子、および前記第四のＰＮ接合素子のうちの少なくとも２つのＰＮ接合素子を、異なる２つの電位配線間に順方向バイアスに接続して静電気保護回路とすることを特徴とする。
【発明の効果】
【００２８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、ＰＮ接合素子の構造を複数用意（ダイオード特性を複数用意）し、それらを組み合わせて保護素子を構成することで、静電気保護素子の設計マージンが厳しい場合であっても、適切に機能する静電気保護素子を提供することが可能である。
また、順方向バイアス電圧（以下Ｖｆと記載）を複数用意することで、上述の［１］式を満たしやすくできる効果がある。
【図面の簡単な説明】
【００２９】
【図１Ａ】図１Ａは、設計マージンが大きい（Ｗｄ１）場合のＰＮ接合素子とＤｉ電流との関係を示すグラフである。
【図１Ｂ】図１Ｂは、設計マージンが小さい（Ｗｄ２）場合のＰＮ接合素子とＤｉ電流との関係を示すグラフである。
【図１Ｃ】図１Ｃは、［１］式のｎ×Ｖｆ値が、Ｖｄｄ＋α近くの値にならない場合を示すグラフである。
【図２】図２は、ＰＮ接合素子のＶｆと保護素子サイズとの関係を示すテーブルである。
【図３】図３は、本発明の第１実施形態の半導体集積回路装置の構成を例示する回路図である。
【図４】図４は、第１実施形態の回路における、ＰＮ接合素子のサイズを比較するためのテーブルである。
【図５Ａ】図５Ａは、半導体層がＰ型、Ｎ型ともにソース／ドレイン層のＰＮ接合（Ｎ＋Ｐ＋）の場合のＰＮ接合素子の形成方法を例示する図である。
【図５Ｂ】図５Ｂは、半導体層がＰ型、Ｎ型ともにソース／ドレイン層のＰＮ接合（Ｎ＋Ｐ＋）の場合のＰＮ接合素子の形成方法を例示する図である。
【図５Ｃ】図５Ｃは、半導体層がＰ型、Ｎ型ともにソース／ドレイン層のＰＮ接合（Ｎ＋Ｐ＋）の場合のＰＮ接合素子の形成方法を例示する図である。
【図６Ａ】図６Ａは、互いに逆導電型のチャネル領域濃度のＰＮ接合（Ｐ−Ｎ−接合）のＰＮ接合素子の形成方法を例示する図である。
【図６Ｂ】図６Ｂは、互いに逆導電型のチャネル領域濃度のＰＮ接合（Ｐ−Ｎ−接合）のＰＮ接合素子の形成方法を例示する図である。
【図６Ｃ】図６Ｃは、互いに逆導電型のチャネル領域濃度のＰＮ接合（Ｐ−Ｎ−接合）のＰＮ接合素子の形成方法を例示する図である。
【図７】図７は、本発明の第２実施形態の構成を例示する回路図である。
【図８】図８は、本発明の第３実施形態の構成を例示する回路図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
［第１実施形態］
図３は、本発明の第１実施形態の半導体集積回路装置の構成を例示する回路図である。図３は、電源端子（電源配線）ＶｄｄとＧＮＤ端子（ＧＮＤ配線）間に、第一のＰＮ接合素子Ｄ１と第二のＰＮ接合素子Ｄ２−１とが設けられたものである。また、電源端子（電源配線）ＶｄｄとＧＮＤ端子（ＧＮＤ配線）間に、ダイオードＤ２−２が逆方向バイアス接続されている。逆方向バイアス接続されているダイオードＤ２−２は、ＧＮＤ端子に正の高電圧サージが印加された場合に放電させるために設けた保護素子である。このダイオードＤ２−２は、自身が破壊されないサイズで構成される。第一のＰＮ接合素子Ｄ１は、Ｖｆ＝０．８Ｖ、第二のＰＮ接合素子Ｄ２−１は、Ｖｆ＝０．６Ｖである。尚、図３の回路は、Ｖｆ＝０．７ＶのＰＮ接合素子が存在しない場合を例示している。尚、図３ではダイオードＤ２−２はＶｆ＝０．６Ｖであるが、Ｄ２−１と異なるＶｆ値のダイオードであっても良い。
【００３１】
図４は、第１実施形態の回路における、ＰＮ接合素子のサイズを比較するためのテーブルである。図４を参照すると、
全体Ｖｆ＝０．６＋０．８＋０．８＝２．２Ｖ  →  Ｖｈ＝２．２Ｖ
となり、Ｖｆ＝０．６Ｖ、または、０．８Ｖの一種類で構成した場合より、全体サイズを小さくできることが判る。
ＰＮ接合素子の順方向バイアス電圧Ｖｆは、以下の［４］式で示される。
Ｖｆ≒Ｖｂｉ＝（ｋＴ／ｑ）×ｌｎ（（Ｎａ×Ｎｄ）／ｎｉ２）・・・［４］
【００３２】
ここで、ＶｂｉはＰＮ接合の拡散電位（ｂｕｉｌｔ−ｉｎ  ｐｏｔｅｎｔｉａｌ）であり、順方向バイアス電圧はＶｂｉをゼロにする電圧と考える。また、各パラメータは以下のように与えられる。
ｑ：Electronic  charge
ｋ：Boltzmann’s  Constant
Ｔ：Temperature  (Kelvin  unit)
ｎｉ：Si  Intrinsic  carrier  concentration  (about  1.45*1E10  at  300K)
Ｎａ：Impurity  (accepter)  concentration  in  p-type  silicon
Ｎｄ：Impurity  (donor)  concentration  in  n-type  silicon
ｋＴ／ｑ：0.02586V  at  300K
【００３３】
バルクＭＩＳＦＥＴのプレーナプロセスにおけるＰＮ接合は、ソース／ドレイン（Ｓ／Ｄ）拡散層とウエルまたは基板との接合になり、Ｐ＋Ｎ接合、Ｎ＋Ｐ接合ともに同程度のＶｆとなる。一方、ＳＯＩ構造ＭＩＳＦＥＴプロセスでの、ＰＮ接合は半導体側面に形成されるので、側面境界での不純物分布を制御することで、Ｖｆを変化させることができる。
【００３４】
以下に本実施形態の、異なるＶｆを持つＰＮ接合素子の形成方法を述べる。ＳＯＩ構造ＭＩＳＦＥＴのソース／ドレイン領域のアクセプタまたはドナーのキャリア濃度を、１Ｅ１９〜１Ｅ２０／ｃｍ３程度とし、チャネル領域のキャリア濃度を、１Ｅ１５〜１Ｅ１７／ｃｍ３とする。
【００３５】
ａ）半導体層がＰ型、Ｎ型ともにソース／ドレイン層のＰＮ接合（Ｎ＋Ｐ＋）
図５Ａ、図５Ｂ、および図５Ｃは、半導体層がＰ型、Ｎ型ともにソース／ドレイン層のＰＮ接合（Ｎ＋Ｐ＋）の場合のＰＮ接合素子の形成方法を例示する図である。実際の接合は、イオン注入で形成される場合は、横方向拡散により完全な階段接合にならない。上述の［２］式から、Ｖｆは、おおよそ次のようになる。
【００３６】
単純に、Ｐ型Ｓ／Ｄ拡散層とＮ型Ｓ／Ｄ拡散層が接合とを形成するとすれば、かなり高濃度拡散層同士の接続となる。しかし、実際は横方向拡散による濃度勾配がある。そのため、１Ｅ１８／ｃｍ３程度のＮ型拡散層と、１Ｅ１７／ｃｍ３程度のＰ型拡散層との接合となる。上述した［２］式での計算上のＶｆは、
Ｖｆ＝０．９Ｖ
前後となる。
【００３７】
尚、１Ｅ１８／ｃｍ３程度以上の濃度を有するＰ型半導体層とＮ型半導体層とのＰＮ接合を形成すると、［２］式での計算上のＶｆは、
Ｖｆ＝０．９５〜１Ｖ
ぐらいとなる。
【００３８】
ｂ）片方がＳ／Ｄ拡散層で片方が逆導電型のチャネル領域濃度のＰＮ接合
片方がＳ／Ｄ拡散層で片方が逆導電型のチャネル領域濃度のＰＮ接合の場合は、高い濃度側が１Ｅ１８〜１Ｅ１９／ｃｍ３程度の拡散層、低濃度側拡散層が１Ｅ１５〜１Ｅ１６／ｃｍ３程度の拡散層とすると、同様に計算上
Ｖｆ＝０．７５Ｖ〜０．９Ｖ
となる。（図示せず）。
【００３９】
ｃ）互いに逆導電型のチャネル領域濃度のＰＮ接合（Ｐ−Ｎ−接合）
図６Ａ、図６Ｂ、および図６Ｃは、互いに逆導電型のチャネル領域濃度のＰＮ接合（Ｐ−Ｎ−接合）のＰＮ接合素子の形成方法を例示する図である。互いに逆導電型のチャネル領域濃度のＰＮ接合（Ｐ−Ｎ−接合）の場合、１Ｅ１５〜１Ｅ１６／ｃｍ３程度の拡散層同士であるが、拡散係数の大きい不純物を注入した側が低濃度側となる。この場合には、
Ｖｆ＝０．６Ｖ
前後となる。
【００４０】
以上、Ｖｆの計算例を示したが、Ｖｆの定義によってＶｆの値が変わる。例えば、上述では、Ｖｆ＝０．６〜１．０Ｖとしたが、これを、Ｖｆ＝０．３〜０．７Ｖと考えても良い。これは、ＭＯＳＦＥＴのしきい値電圧が、定義によって変わるのと同様である。その時には、Ｖｄｄ、Ｖｈ、Ｖｏの互いの関係は、上述とは変わる。すなわち、ＶｈやＶｏは上述より小さな値として考える。
【００４１】
ＳＯＩ構造プロセスでＰＮ接合を形成する場合、上記のｂ）やｃ）の場合には、最初に全面に不純物を注入して後から逆導電型不純物で「打ち返し」を行う方法と、各々、所定領域に不純物を注入して接合を形成する方法がある。プロセス（不純物濃度や熱工程等）によってできるＰＮ接合素子の特性が少し異なるが、上記のごとく、ＳＯＩ構造プロセスにおいては、理論上はＶｆを０．６Ｖ前後から１Ｖ前後になるように構成することが可能である。
【００４２】
さらに、Ｖｆの制御について、ＳＯＩ構造プロセスでは、図３に示すようにすることで、Ｖｆを制御することが可能である。すなわち、Ｐ型不純物、Ｎ型不純物を注入しない領域を適宜設ける。上記のａ）の場合には、Ｓ／Ｄイオン注入しない領域の幅ｄを適宜変えることで、接合部の不純物プロファイルを変化させる。上記のｃ）の場合には、同様にチャネル不純物注入をしない領域幅ｄを変える。但し、この場合には、ｄを大きくするとイントリンシック層ができる可能性がある。これらは、前もってＴＥＧで（ｄ依存性等を）評価しておけば製品への適用は問題なくできる。
【００４３】
以上は、静電気保護素子のために、別途不純物注入工程を追加しないことが前提の場合である。別途不純物注入工程を追加すれば、容易にＶｆを最適化することは言うまでもない。このように、本実施形態の半導体集積回路装置では、Ｖｆを複数用意することで、静電気保護回路の最適設計（特に保護回路面積の最適化）が可能となる。
【００４４】
［第２実施形態］
図７は、本発明の第２実施形態の構成を例示する回路図である。図７（ａ）は、入出力端子と電源端子間に、静電気保護素子を設けたときの回路構成を例示している。また、図７（ｂ）は、入出力端子とＧＮＤ端子間に、静電気保護素子を設けた回路構成を例示している。ここにおいて、各端子間に設ける静電気保護素子は、ＰＮ接合素子の組み合わせを変えて最適化することが好ましい。
【００４５】
このように、直列接続された複数のＰＮ接合素子のＶｆ（保護素子全体のＶｆ）を一種類のＰＮ接合素子を複数で構成した場合に比べて、Ｖｈをより理想値に近づけることが可能である。上述のように、バルクＭＯＳＦＥＴデバイスでは実現が困難であった、静電気保護素子を、ＳＯＩ構造ＦＥＴデバイスを用いることで適切に実現させている。
【００４６】
［第３実施形態］
図８は、本発明の第３実施形態の構成を例示する回路図である。実際の製品では、前もってＴＥＧで評価してＰＮ接合素子を決定できない場合や、製造ばらつきでＶｆが変動する場合がある。このような場合に備えて、最初からＰＮ接合素子を複数形成しておき、配線工程マスクパターンの変更やヒューズ素子で切り替えするなどして最適設計を行う。
図８に示されているように、第３実施形態の回路では、第１実施形態と同様の３段構成のＰＮ接合素子を備えている。それらは、配線工程マスタースライスで切り替えができるようになっている。これによって、一番ＥＳＤ耐性のある組み合わせを選択可能である。そのため、第３実施形態では、より良い条件（ＥＳＤ耐性の最も良い条件）で静電気保護回路を構成することができる。このような構成は、設計マージンが特に厳しい時にも対応することが可能となる。
【００４７】
以上、本願発明の実施の形態を具体的に説明した。上述のように、順方向バイアス方向に従属接続された複数のＰＮ接合素子から構成される静電気保護素子において、複数のＰＮ接合素子の順方向バイアス電圧を２種類以上で構成することによって、静電気保護素子のＥＳＤ耐性を向上することができる。また、静電気保護素子全体のサイズを小さくすることができる。なお、本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００４８】
Ｄ１…第一のＰＮ接合素子
Ｄ２−１…第二のＰＮ接合素子
Ｄ２−２…ダイオード
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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