(57)【要約】【課題】集積回路デバイスの内部の電源容量を大きくすることなく、電流供給能力を高くする。【解決手段】集積回路デバイスと、駆動電圧を発生して集積回路デバイスに供給する電圧供給部と、を備え、集積回路デバイスは、複数の回路と、複数の回路のうち対応する回路を駆動するための駆動電圧を外部から受け取る複数の電圧入力端子と、外部から受け取る駆動電圧の基準となる基準電圧を出力する基準端子とを有し、電圧供給部は、基準電圧を電力増幅した駆動電圧を発生する、装置を提供する。【選択図】図３
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【特許請求の範囲】
【請求項１】
外部から受け取る駆動電圧の基準となる基準値を出力する基準端子を有する集積回路デバイスと、
前記基準値に応じた前記駆動電圧を発生して前記集積回路デバイスに供給する電圧供給部と、
を備える装置。
【請求項２】
前記集積回路デバイスは、前記駆動電圧と等しい基準電圧を前記基準値として出力し、
前記電圧供給部は、前記基準電圧を電力増幅した前記駆動電圧を発生する
請求項１に記載の装置。
【請求項３】
前記集積回路デバイスは、複数の回路と、前記複数の回路のうちの対応する回路を駆動するための前記駆動電圧を外部から受け取る複数の電圧入力端子とを有し、
前記電圧供給部は、前記駆動電圧を前記複数の電圧入力端子のそれぞれに分配して供給する
請求項１または２に記載の装置。
【請求項４】
前記集積回路デバイスは、前記複数の電圧入力端子を内部において接続する接続線を有する
請求項３に記載の装置。
【請求項５】
前記集積回路デバイスは、被試験デバイスを試験する
請求項１から４の何れかに記載の装置。
【請求項６】
前記集積回路デバイスは、前記被試験デバイスに対して信号を供給する複数のドライバを有し、
前記電圧供給部は、前記複数のドライバが出力する試験信号のＨ論理電圧およびＬ論理電圧を前記駆動電圧として発生する
請求項５に記載の装置。
【請求項７】
前記集積回路デバイスは、前記被試験デバイスのピンを終端させる終端抵抗を有し、
前記電圧供給部は、前記終端抵抗を介して前記ピンに接続する終端電圧を前記駆動電圧として発生する
請求項５または６に記載の装置。
【請求項８】
当該装置は、被試験デバイスを試験する複数の試験ボードを備える試験装置であって、
前記複数の試験ボードのそれぞれは、
それぞれが被試験デバイスを試験する複数の前記集積回路デバイスと、
複数の前記電圧供給部と、
前記複数の集積回路デバイスのそれぞれに対応して設けられ、外部電源から供給された電圧を予め定められた変動範囲に安定化した電源電圧を生成して対応する集積回路デバイスに供給する複数の電源部と、
請求項１から７の何れかに記載の装置。
【請求項９】
前記複数の電源部は、前記外部電源から供給された電圧を降圧して前記電源電圧を生成する
請求項８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧を供給する装置に関する。
【背景技術】
【０００２】
複数の被試験デバイス（ＤＵＴと呼ぶ場合もある）を並行して試験する試験装置が知られている（例えば特許文献１参照）。また、ＤＵＴを試験するために必要な機能を一枚のチップに実装した試験用の集積回路デバイスを備える試験装置も知られている（例えば非特許文献１参照）。
特許文献１  国際公開第２００８／０２０５５５号パンフレット
非特許文献１  "Ｂ８５０１ＥＳプレスリリース"、［online］、２００９年１１月１９日、日本エンジニアリング株式会社、［２０１０年４月８日検索］、インターネット〈URL: http://www.jec.co.jp/news_b8501es.html〉
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ところで、このような試験用の集積回路デバイスは、例えばＤＵＴに供給すべき試験信号の数が増加した場合、試験信号を出力するために必要とする電流供給能力を大きくしなければならなかった。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の第１の態様においては、外部から受け取る駆動電圧の基準となる基準値を出力する基準端子を有する集積回路デバイスと、前記基準値に応じた前記駆動電圧を発生して前記集積回路デバイスに供給する電圧供給部と、を備える装置を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本発明の実施形態に係る試験装置１０の構成を複数のＤＵＴ２００とともに示す。
【図２】本発明の実施形態に係る試験ボード２０の構成を示す。
【図３】本発明の実施形態に係る試験部３０の構成を示す。
【図４】本発明の実施形態に係る入出力回路５０の構成の一例を示す。
【図５】本発明の実施形態に係る電源部９０を更に備える試験ボード２０の構成を示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態に係る試験装置１０の構成を複数のＤＵＴ２００とともに示す。試験装置１０は、複数のＤＵＴ２００を並行して試験する。ＤＵＴ２００は、一例として、フラッシュメモリ等の不揮発性メモリである。
【０００９】
試験装置１０は、複数の試験ボード２０と、制御ボード２２と、デバイス接続部２４と、試験コントローラ２６と、ネットワーク部２８とを備える。複数の試験ボード２０のそれぞれは、１または複数のＤＵＴ２００と接続される。複数の試験ボード２０のそれぞれは、接続された１または複数のＤＵＴ２００との間で信号を授受して、これら１または複数のＤＵＴ２００を試験する。
【００１０】
制御ボード２２は、複数の試験ボード２０のそれぞれに電源電圧を供給する。また、制御ボード２２は、複数の試験ボード２０のそれぞれを制御する。制御ボード２２は、一例として、複数の試験ボード２０と対応するＤＵＴ２００との間の接続状態を制御する。試験装置１０は、複数の制御ボード２２を備えてもよい。複数の試験ボード２０および制御ボード２２は、一例として、当該試験装置１０の本体部であるテストヘッドの内部に収納される。
【００１１】
デバイス接続部２４は、複数のＤＵＴ２００を外部から取付けおよび取外し可能な状態で保持する。また、デバイス接続部２４は、保持している複数のＤＵＴ２００のそれぞれと対応する試験ボード２０との間を電気的に接続する。また、デバイス接続部２４は、複数のＤＵＴ２００と制御ボード２２との間を電気的に接続する。
【００１２】
試験コントローラ２６は、ＵＤＰ／ＩＰ（User Datagram Protocol/Internet Protocol）等の通信パケットを複数の試験ボード２０および制御ボード２２とやり取りして、複数の試験ボード２０および制御ボード２２を制御する。また、試験コントローラ２６は、ユーザからの情報を入力し、ユーザに情報を出力する。試験コントローラ２６は、一例として、プログラムを実行するコンピュータである。試験コントローラ２６は、ユーザからの指示に応じてプログラムを実行して、当該試験装置１０を制御する。
【００１３】
ネットワーク部２８は、複数の試験ボード２０および制御ボード２２と、試験コントローラ２６との間を通信可能に接続する。ネットワーク部２８は、Ｅｔｈｅｒｎｅｔ（登録商標）等の高速シリアルバスを中継するハブである。
【００１４】
図２は、本実施形態に係る試験ボード２０の構成を示す。試験ボード２０は、複数の試験部３０と、複数のサブコントローラ３２と、複数のメモリ３４と、ボードコントローラ３６とを有する。例えば、試験ボード２０を構成する、複数の試験部３０、複数のサブコントローラ３２、複数のメモリ３４およびボードコントローラ３６は一枚の基板に実装される。この場合において、ボードコントローラ３６および試験部３０等は、サブ基板に実装されてからコネクタにより一枚の基板に接続されてもよい。
【００１５】
複数の試験部３０のそれぞれは、論理パターンおよび期待値パターン等を順次に発生するためのシーケンスを表す試験プログラムを実行して、一つのＤＵＴ２００を試験する。複数の試験部３０のそれぞれは、対応する一つのＤＵＴ２００との間で試験プログラムに示された論理パターンの信号を送受信することにより、対応する一つのＤＵＴ２００を試験する。例えばＤＵＴ２００が不揮発性メモリであれば、複数の試験部３０のそれぞれは、対応するＤＵＴ２００内のアドレス位置毎のセルの良否を検出する。
【００１６】
また、複数の試験部３０は、それぞれが独立に試験を実行する。例えば、複数の試験部３０は、同一のタイミングに試験を開始した場合であっても、対応するＤＵＴ２００の状態に応じて送受信する信号およびタイミングが異なる。
【００１７】
複数のサブコントローラ３２のそれぞれは、複数の試験部３０のうち互いに異なる１または複数の試験部３０に接続される。本例においては、複数のサブコントローラ３２のそれぞれは、２つの試験部３０に接続される。複数のメモリ３４のそれぞれは、複数のサブコントローラ３２のそれぞれに一対一で対応する。複数のメモリ３４のそれぞれは、対応するサブコントローラ３２によりデータの書込みおよび読出しがされる。
【００１８】
複数のサブコントローラ３２のそれぞれは、対応する試験部３０とボードコントローラ３６との間のデータの転送を制御する。また、複数のサブコントローラ３２のそれぞれは、試験部３０の内部メモリに記憶された試験結果を読み出して、メモリ３４に記憶させる。例えばＤＵＴ２００が不揮発性メモリであれば、不良アドレスの位置を示すフェイルデータを対応する試験部３０の内部メモリから読み出して、対応するメモリ３４に記憶させる。また、複数のサブコントローラ３２のそれぞれは、対応する試験部３０からの指示に応じて、対応するメモリ３４に記憶された試験プログラムを読み出して対応する試験部３０に転送する。
【００１９】
ボードコントローラ３６は、ネットワーク部２８を介して試験コントローラ２６と通信パケットのやり取りをする。また、ボードコントローラ３６は、試験コントローラ２６から供給された通信パケットに含まれる命令に基づき、複数の試験部３０のうちの指定された試験部３０に対してデータを書き込む。これにより、ボードコントローラ３６は、試験コントローラ２６から供給された命令に応じて、複数の試験部３０のそれぞれを制御することができる。
【００２０】
また、ボードコントローラ３６は、通信パケットに含まれる命令に基づき、複数の試験部３０のうちの指定された試験部３０またはメモリ３４からデータを読み出す。これにより、ボードコントローラ３６は、試験コントローラ２６から供給された命令に応じて、指定された試験部３０の試験結果等を試験コントローラ２６に転送することができる。
【００２１】
図３は、本実施形態に係る試験部３０の構成を示す。試験部３０は、集積回路デバイス４０と、電源供給部４２とを備える。集積回路デバイス４０は、一例として、１または複数のチップをパッケージ化したデバイスである。電源供給部４２は、駆動電圧を発生して集積回路デバイス４０に供給する。
【００２２】
集積回路デバイス４０は、試験回路４８と、複数の入出力回路５０と、複数の電圧入力端子５４と、電圧設定部５６と、基準端子５８とを有する。
【００２３】
試験回路４８は、ＤＵＴ２００に供給するべき試験信号の論理を表す論理パターンを、ＤＵＴ２００の複数のピンのそれぞれに対応して発生する。さらに、試験回路４８は、ＤＵＴ２００の複数のピンのそれぞれから出力された応答信号の受信値と、当該応答信号の期待値とを比較して、対応するＤＵＴ２００のそれぞれのアドレス位置毎の良否を判定する。
【００２４】
複数の入出力回路５０のそれぞれは、ＤＵＴ２００の複数のピンのそれぞれに接続される。複数の入出力回路５０のそれぞれは、試験回路４８から対応する論理パターンを受け取り、受け取った論理パターンに応じた電圧レベルの試験信号を出力する。複数の入出力回路５０のそれぞれは、一例として、受け取った論理パターンに応じてＨ論理電圧またはＬ論理電圧の試験信号を出力する。また、複数の入出力回路５０のそれぞれは、一例として、受け取った論理パターンに応じて、対応するピンを終端抵抗を介して終端電圧に接続する。
【００２５】
また、複数の入出力回路５０のそれぞれは、対応するＤＵＴ２００の対応するピンから応答信号を入力する。複数の入出力回路５０のそれぞれは、入力した応答信号のレベルを閾値レベルと比較して、応答信号の値を表す論理信号を試験回路４８に供給する。
【００２６】
ここで、複数の入出力回路５０のそれぞれは、外部の電源供給部４２から供給された駆動電圧を受けて、受け取った駆動電圧により動作する。複数の入出力回路５０のそれぞれは、一例として、駆動電圧としてＨ論理電圧およびＬ論理電圧を受け取る。これにより、複数の入出力回路５０のそれぞれは、外部の電源供給部４２の電力により試験信号を出力することができる。また、複数の入出力回路５０のそれぞれは、駆動電圧として終端電圧を受け取る。これにより、複数の入出力回路５０のそれぞれは、外部の電源供給部４２の電力により対応するピンを終端させることができる。
【００２７】
複数の電圧入力端子５４のそれぞれは、複数の入出力回路５０のそれぞれに対応して設けられ、対応する入出力回路５０を駆動するための駆動電圧を外部の電源供給部４２から受け取る。本例においては、集積回路デバイス４０は、複数の入出力回路５０のそれぞれに対応して、第１の電圧入力端子５４−１、第２の電圧入力端子５４−２および第３の電圧入力端子５４−３を有する。
【００２８】
第１の電圧入力端子５４−１は、Ｈ論理電圧を電源供給部４２から受け取る。第２の電圧入力端子５４−２は、Ｌ論理電圧を電源供給部４２から受け取る。第３の電圧入力端子５４−３は、終端電圧を電源供給部４２から受け取る。これにより、複数の入出力回路５０のそれぞれは、外部の電源供給部４２から駆動電圧を受け取ることができる。
【００２９】
電圧設定部５６は、外部から受け取る駆動電圧の基準となる基準値を発生する。より具体的には、電圧設定部５６は、複数の入出力回路５０に供給するべき駆動電圧と等しい基準電圧を基準値として発生する。
【００３０】
本例においては、電圧設定部５６は、第１設定部６２と、第２設定部６４と、第３設定部６６とを有する。第１設定部６２は、Ｈ論理電圧と等しい第１基準電圧を発生する。第２設定部６４は、Ｌ論理電圧と等しい第２基準電圧を発生する。第３設定部６６は、終端電圧と等しい第３基準電圧を発生する。第１設定部６２、第２設定部６４および第２設定部６４は、一例として、ＤＡコンバータである。
【００３１】
基準端子５８は、電圧設定部５６により発生された基準値を外部に出力する。より具体的には、基準端子５８は、電圧設定部５６により発生された基準電圧を基準値として外部に出力する。本例においては、集積回路デバイス４０は、第１の基準端子５８−１と、第２の基準端子５８−２と、第３の基準端子５８−３とを有する。第１の基準端子５８−１は、第１設定部６２により発生された第１基準電圧を外部に出力する。第２の基準端子５８−２は、第２設定部６４により発生された第２基準電圧を外部に出力する。第３の基準端子５８−３は、第３設定部６６により発生された第３基準電圧を外部に出力する。
【００３２】
電源供給部４２は、集積回路デバイス４０から出力された基準値に応じた駆動電圧を発生して集積回路デバイス４０に供給する。より具体的には、電源供給部４２は、基準端子５８から出力された基準電圧を、電流バッファ回路により電力増幅した駆動電圧を発生する。即ち、電源供給部４２は、駆動電圧を一定とし、電流を負荷に応じて増幅する。
【００３３】
本例において、電源供給部４２は、第１供給部７２と、第２供給部７４と、第３供給部７６とを有する。第１供給部７２は、第１基準電圧を電力増幅したＨ論理電圧を発生する。第２供給部７４は、第２基準電圧を電力増幅したＬ論理電圧を発生する。第３供給部７６は、第３基準電圧を電力増幅した終端電圧を発生する。
【００３４】
また、電源供給部４２は、発生した駆動電圧を、集積回路デバイス４０の複数の電圧入力端子５４のそれぞれに分配して供給する。電源供給部４２は、一例として、駆動電圧の出力端と複数の電圧入力端子５４のそれぞれとを接続する複数の配線を介して、駆動電圧を供給する。
【００３５】
以上のような構成の試験部３０によれば、集積回路デバイス４０からＤＵＴ２００に供給するべき試験信号の数が多い場合であっても、集積回路デバイス４０の内部の電源を大きくすることなく、電流供給能力を高くすることができる。
【００３６】
なお、集積回路デバイス４０は、複数の入出力回路５０のそれぞれに供給するべき駆動電圧が同一値の場合、複数の電圧入力端子５４を内部において接続する接続線を更に有してもよい。これにより、集積回路デバイス４０は、複数の入出力回路５０から出力される試験信号の電圧を正確に同一レベルにすることができる。
【００３７】
図４は、本実施形態に係る入出力回路５０の構成を示す。入出力回路５０は、一例として、入出力端子７８と、ドライバ８０と、第１コンパレータ８２と、第２コンパレータ８４と、終端抵抗８６と、スイッチ８８とを含む。入出力端子７８は、ＤＵＴ２００における対応するピンに接続される。
【００３８】
ドライバ８０は、試験回路４８から発生された論理パターンが入力端に与えられ、出力端が入出力端子７８に接続される。そして、ドライバ８０は、Ｈ論理を示す論理パターンを受けたことに応じて、第１の電圧入力端子５４−１を介して受け取ったＨ論理電圧ＶＩＨを出力する。また、ドライバ８０は、Ｌ論理を示す論理パターンを受けたことに応じて、第２の電圧入力端子５４−２を介して受け取ったＬ論理電圧ＶＩＬを出力する。
【００３９】
第１コンパレータ８２は、マイナス側入力端に、応答信号がＨ論理か否かを判定するためのＨ側閾値電圧ＶＯＨを受け取る。また、第１コンパレータ８２は、プラス側入力端が入出力端子７８に接続される。そして、第１コンパレータ８２は、入出力端子７８を介して受け取った応答信号がＨ側閾値電圧ＶＯＨ以上であるか否かを示す論理信号を出力する。
【００４０】
第２コンパレータ８４は、プラス側入力端に、応答信号がＬ論理か否かを判定するためのＬ側閾値電圧ＶＯＬを受け取る。また、第２コンパレータ８４は、マイナス側入力端が入出力端子７８に接続される。そして、第２コンパレータ８４は、入出力端子７８を介して受け取った応答信号がＬ側閾値電圧ＶＯＬ以下であるか否かを示す論理信号を出力する。
【００４１】
終端抵抗８６は、ＤＵＴ２００のピンを終端する抵抗値を有する。終端抵抗８６は、一例として、５０Ωまたは７５Ωの抵抗値を有する。終端抵抗８６は、一端がスイッチ８８を介して入出力端子７８に接続され、他端に第３の電圧入力端子５４−３を介して受け取った終端電圧ＶＴが供給される。スイッチ８８は、対応するピンを終端することを示す論理パターンを受けたことに応じて入出力端子７８と終端抵抗８６とを接続し、対応するピンを終端すること以外の論理パターンを受けたことに応じて入出力端子７８と終端抵抗８６とを開放する。
【００４２】
このような構成の入出力回路５０は、外部の電源供給部４２により供給された駆動電圧に基づき試験信号を出力することができる。また、このような入出力回路５０は、ＤＵＴ２００の対応するピンを、終端抵抗を介して外部の電源供給部４２により供給された終端電圧に接続することができる。
【００４３】
図５は、複数の電源部９０を更に備える試験ボード２０の構成を示す。複数の試験ボード２０のそれぞれは、複数の電源部９０を更に備える構成であってもよい。
【００４４】
複数の電源部９０のそれぞれは、複数の集積回路デバイス４０のそれぞれに一対一に対応して設けられる。本例においては、複数の電源部９０のそれぞれは、対応する試験部３０内に設けられる。
【００４５】
複数の電源部９０のそれぞれは、外部電源から供給された電圧を予め定められた変動範囲に安定化した電源電圧を生成する。複数の電源部９０のそれぞれは、一例として、外部電源から供給された電圧を降圧して、予め定められた変動範囲（例えば、５ボルトの±５％の範囲）に安定化した電源電圧を生成する。そして、複数の電源部９０のそれぞれは、対応する集積回路デバイス４０に、生成した電源電圧を供給する。
【００４６】
このような試験ボード２０によれば、集積回路デバイス４０が許容する電源電圧の変動範囲が、外部電源から出力される電圧の変化量よりも狭い場合であっても、集積回路デバイス４０を安定して動作させることができる。
【００４７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４８】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００４９】
１０  試験装置、２０  試験ボード、２２  制御ボード、２４  デバイス接続部、２６  試験コントローラ、２８  ネットワーク部、３０  試験部、３２  サブコントローラ、３４  メモリ、３６  ボードコントローラ、４０  集積回路デバイス、４２  電源供給部、４８  試験回路、５０  入出力回路、５４  電圧入力端子、５６  電圧設定部、５８  基準端子、６２  第１設定部、６４  第２設定部、６６  第３設定部、７２  第１供給部、７４  第２供給部、７６  第３供給部、７８  入出力端子、８０  ドライバ、８２  第１コンパレータ、８４  第２コンパレータ、８６  終端抵抗、８８  スイッチ、９０  電源部、２００  ＤＵＴ
【図１】
2011226854.tif 000003
【図２】
2011226854.tif 000004
【図３】
2011226854.tif 000005
【図４】
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【図５】
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