(57)【要約】      （修正有）【課題】ＳｉＧｅから成るチャネルを有し、金属ゲート及び高ｋゲート誘電体を有するＰＦＥＴを提供する。【解決手段】Ｓｉ表面上にＳｉＧｅ層１０をエピタキシャル成長させ、ＳｉＧｅ層の上に、高ｋ誘電体及び金属をブランケット配置し、ゲートスタックを形成した後、ＮＦＥＴ側のゲート誘電体、及びＳｉＧｅ層を除去し、第２の高ｋ誘電体５３及び第２の金属５２を配置する。ＰＦＥＴは、ＳｉＧｅチヤネル１０の上の高ｋ誘電体を有するゲート誘電体、金属を有するゲート及び、シリサイドを有するソース、ドレインから成る。ＮＦＥＴは、第２の高ｋ誘電体５３、第二の金属５２を有するゲート及び、シリサイドを有するソース、ドレインからなる。基板表面上のエピタキシャルＳｉＧｅ層は、ＰＦＥＴのチヤネルのみに形成される。ＰＦＥＴ及びＮＦＥＴデバイス・パラメータは、各ゲート誘電体及びゲートスタックの組成によって別個に最適化することができる。【選択図】図８
2011066406.tif 000002
【特許請求の範囲】
【請求項１】
回路構造体を製造する方法であって、
基板のＳｉ主面上にＮＦＥＴデバイス用及びＰＦＥＴデバイス用の部分を画定するステップと、
ブランケット・エピタキシャル成長を用いて前記部分の上にＳｉＧｅ層を堆積させるステップと、
前記ＳｉＧｅ層の上に、第１の高ｋ誘電体及び第１の金属を含む第１のシーケンスの層をブランケット配置するステップと、
前記第１のシーケンスの層を前記ＮＦＥＴデバイス及び前記ＰＦＥＴデバイスの両方に組み込むステップであって、前記第１の高ｋ誘電体は第１のゲート誘電体に含まれ、前記第１の金属は第１のゲートスタックに含まれる、前記組み込むステップと、
前記ＮＦＥＴデバイス内の、前記第１のゲートスタック、前記第１のゲート誘電体、及び前記ＳｉＧｅ層を除去し、第２の高ｋ誘電体及び第２の金属を含む第２のシーケンスの層を配置して、前記ＮＦＥＴデバイスの第２のゲート誘電体及び第２のゲートスタックを形成するステップと
を含み、
前記ＮＦＥＴデバイス及び前記ＰＦＥＴデバイスの両方の前記ゲートスタックは、５ｎｍから５０ｎｍまでの間の選択した長さを有する、方法。
【請求項２】
前記ＮＦＥＴデバイス及び前記ＰＦＥＴデバイスの両方のソース／ドレイン領域の上に前記ＳｉＧｅ層に接触するシリサイドを形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記ＰＦＥＴデバイスにおいて、前記ソース／ドレイン領域の上に前記シリサイドを形成するのと同時に、前記第１のゲートスタックの頂部に前記シリサイドを形成するステップをさらに含む、請求項２に記載の方法。
【請求項４】
前記ＮＦＥＴデバイス内の前記第１のゲートスタックを除去する前に、ブランケット配置されて前記ＮＦＥＴデバイス内の前記第１のゲートスタックの頂面と同じ高さまで平坦化される層間誘電体（ＩＬＤ）を形成するステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記ＩＬＤを酸化物であるように選択するステップをさらに含む、請求項４に記載の方法。
【請求項６】
前記第１のシーケンスの層において、前記第１の高ｋ誘電体がＨｆＯ２を含むように、及び、前記第１の金属がＴｉＮを含むように選択するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記部分の上に前記第２のシーケンスの層をブランケット配置することにより前記第２のシーケンスの層を前記配置するステップを実施し、前記ＮＦＥＴデバイス内の前記第２のゲートスタックの外側の前記第２のシーケンスの層を除去するように研磨するステップをさらに含む、請求項１に記載の方法。
【請求項８】
前記第２のシーケンスの層において、前記第２の高ｋ誘電体がＨｆＯ２を含むように、及び、前記第２の金属がランタン（Ｌａ）を含むように選択するステップをさらに含む、請求項７に記載の方法。
【請求項９】
前記第１のシーケンスの層を前記ＰＦＥＴデバイスの所望のデバイス・パラメータ値をもたらすように選択し、前記第２のシーケンスの層を前記ＮＦＥＴデバイスの所望のデバイス・パラメータ値をもたらすように選択するステップをさらに含む、請求項１に記載の方法。
【請求項１０】
前記ＮＦＥＴ及び前記ＰＦＥＴデバイスの両方の前記所望のデバイス・パラメータ値としてしきい値電圧値を選択するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記回路構造体をＣＭＯＳ回路となるように選択するステップをさらに含む、請求項１に記載の方法。
【請求項１２】
Ｓｉ主面を有する基板と、
第１の高ｋ誘電体を含むＰＦＥＴゲート誘電体、第１の金属を含むＰＦＥＴゲートスタック、ｐ型ソース／ドレイン、及び前記ｐ型ソース／ドレインの上に形成された第１のシリサイド層を含む、少なくとも１つのＰＦＥＴデバイスと、
第２の高ｋ誘電体を含むＮＦＥＴゲート誘電体、第２の金属を含むＮＦＥＴゲートスタック、ｎ型ソース／ドレイン、及び前記ｎ型ソース／ドレインの上に形成された第２のシリサイド層を含む、少なくとも１つのＮＦＥＴデバイスと、
前記Ｓｉ主面の上にあってこれに直接接触するエピタキシャルＳｉＧｅと、
を備え、
前記エピタキシャルＳｉＧｅは、前記ＰＦＥＴゲート誘電体の真下にあってこれに直接接触し、前記第１のシリサイド層は前記ｐ型ソース／ドレインの上に形成され、前記第２のシリサイド層は前記ｎ型ソース／ドレインの上に形成され、前記エピタキシャルＳｉＧｅは前記ＮＦＥＴゲート誘電体の真下には存在せず、
前記ＮＦＥＴゲートスタック及び前記ＰＦＥＴゲートスタックの両方は、５ｎｍから５０ｎｍまでの間の長さを有する、回路構造体。
【請求項１３】
前記第１のシリサイド層及び前記第２のシリサイドの材料組成は本質的に同一であり、前記ＰＦＥＴゲート誘電体及び前記ＰＦＥＴゲートスタックは、それに応じて前記ＰＦＥＴデバイスの所望のデバイス・パラメータ値をもたらすように構成され、前記ＮＦＥＴゲート誘電体及び前記ＮＦＥＴゲートスタックは、それに応じて前記ＮＦＥＴデバイスの所望のデバイス・パラメータ値をもたらすように構成される、請求項１２に記載の回路構造体。
【請求項１４】
前記第１の高ｋ誘電体はＨｆＯ２を含み、前記第１の金属はＴｉＮを含む、請求項１２に記載の回路構造体。
【請求項１５】
前記第２の高ｋ誘電体はＨｆＯ２を含み、前記第２の金属はランタン（Ｌａ）を含む、請求項１２に記載の回路構造体。
【請求項１６】
前記ＮＦＥＴデバイス及び前記ＰＦＥＴデバイスの両方は側壁スペーサを備え、前記エピタキシャルＳｉＧｅは、前記ＮＦＥＴデバイス及び前記ＰＦＥＴデバイスの両方の前記側壁スペーサの真下にあってこれに直接接触する、請求項１２に記載の回路構造体。
【請求項１７】
前記ＮＦＥＴ側壁スペーサは内面を有し、前記内面は互いに向き合い、前記Ｓｉ主面に対して実質的に垂直であり、前記第２の高ｋ誘電体は、前記ＮＦＥＴ側壁スペーサの前記内側表面を完全に覆う、請求項１６に記載の回路構造体。
【請求項１８】
前記回路構造体はＣＭＯＳ構造体であるものとして特徴付けられる、請求項１２に記載の回路構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスに関する。より具体的には、ＰＦＥＴデバイス用の金属ゲート、高ｋ誘電体、及びチャネルＳｉＧｅを有するＦＥＴデバイスに関する。
【背景技術】
【０００２】
ＦＥＴ（電界効果トランジスタ）デバイスが縮小するにつれ、技術はより複雑になり、１つの継続的なデバイス世代から次の世代へと期待される性能改善を維持するために、デバイス構造体の変更及び新規の製造方法が必要となる。ＰＦＥＴ及びＮＦＥＴデバイスに対するデバイス・パラメータを別個に最適化することにより、性能を向上させることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、ＰＦＥＴ及びＮＦＥＴデバイスのデバイス・パラメータを独立に最適化することによりＦＥＴデバイスの性能を向上させるものである。
【課題を解決するための手段】
【０００４】
回路構造体を製造する方法を開示する。本方法は、ブランケット・エピタキシャル成長を用いてＳｉ表面上にＳｉＧｅ層を堆積させることを含む。ＳｉＧｅ層の上に、高ｋ誘電体及び金属を含む第１のシーケンスの層をブランケット配置する。次に、この第１のシーケンスの層をＮＦＥＴデバイス及びＰＦＥＴデバイスの両方のゲートスタック及びゲート絶縁体に組み込む。この第１のシーケンスの層は、ＰＦＥＴデバイスの所望のデバイス・パラメータ値をもたらすように選択される。本方法はさらに、ＮＦＥＴデバイス内のゲートスタック、ゲート誘電体、及びゲート誘電体の真下にあるＳｉＧｅ層を除去することを含む。次に、第２の高ｋ誘電体及び第２の金属を含む第２のシーケンスの層を配置することにより、ＮＦＥＴデバイスを再形成する。第２のシーケンスの層は、ＮＦＥＴデバイスの所望のデバイス・パラメータ値をもたらすように選択される。
【０００５】
回路構造体も開示される。ＰＦＥＴデバイスは、高ｋ誘電体を有するゲート誘電体、金属を有するゲートスタック、ｐ型ソース／ドレイン、及びｐ型ソース／ドレインの上に形成されたシリサイド層を有する。同様にＮＦＥＴデバイスも、高ｋ誘電体を有するゲート誘電体、金属を有するゲートスタック、ｎ型ソース／ドレイン、及びｎ型ソース／ドレインの上に形成されたシリサイド層を含む。エピタキシャルＳｉＧｅは、ＰＦＥＴゲート誘電体の真下にあってこれに直接接触し、シリサイド層はｐ型ソース／ドレインの上に形成され、シリサイド層はｎ型ソース／ドレインの上に形成され、且つ、ＮＦＥＴデバイス及びＰＦＥＴデバイスの両方の側壁スペーサの真下にあってこれに直接接触する。エピタキシャルＳｉＧｅは、ＮＦＥＴゲート誘電体の真下には存在しない。ＰＦＥＴ及びＮＦＥＴのデバイス・パラメータは、それらのゲート誘電体及びゲートスタックの組成により独立に最適化される。
【０００６】
本発明のこれら及び他の特徴は、添付の詳細な説明及び図面から明らかになるであろう。
【図面の簡単な説明】
【０００７】
【図１】回路構造体を製造する方法の実施形態における初期段階の概略断面図を示す。
【図２】ＳｉＧｅのブランケット・エピタキシャル成長を示す。
【図３】第１のシーケンスの層を配置した後の製造状態を示す。
【図４】第１のシーケンスの層のＰＦＥＴ及びＮＦＥＴデバイスの両方への組み込みを示す。
【図５】シリサイド堆積を含むさらなる処理を示す。
【図６】支持層の堆積及び平坦化を示す。
【図７】ＳｉＧｅ層を含むＮＦＥＴデバイスの部分が除去された、本方法の一実施形態における段階を示す。
【図８】再形成されたＮＦＥＴデバイスを有する、本開示の一実施形態における回路構造体を示す。
【発明を実施するための形態】
【０００８】
電界効果トランジスタ（ＦＥＴ）が電子技術分野において周知のものであることが理解される。ＦＥＴの標準的な構成要素は、ソース、ドレイン、ソースとドレインの間の本体、及びゲートである。ゲートは本体の上にあり、ソースとドレインの間の本体内に導電性チャネルを誘導することができる。通常の用語で言えば、チャネルは本体によりホストされる。ゲートは、典型的には、ゲート絶縁体又はゲート誘電体により本体から分離される。チャネル内の「オン状態」電流が電子によって又は正孔によって運ばれるかどうかに応じて、ＦＥＴは、２つの種類、すなわち、ＮＦＥＴ又はＰＦＥＴになる。（異なる用語では、ＮＦＥＴ及びＰＦＥＴデバイスは、ＮＭＯＳ及びＰＭＯＳデバイスと呼ばれることが多い）。ＮＦＥＴ及びＰＦＥＴデバイスは、多くの場合、回路内で一緒に用いられることも理解される。このようなＮＦＥＴ、ＰＦＥＴの組合せ回路は、アナログ回路、或いは、典型的にはＣＭＯＳ構成に結合されるデジタル回路に応用することができる。
【０００９】
ＮＦＥＴ、ＰＦＥＴ及びＣＭＯＳの製造は当技術分野において非常に良く確立されている。当業者には既知であるように、それらの処理には多数のステップが含まれ、各ステップは実際的に際限のない変形物を有することができることを理解されたい。本開示の実施形態に対しては、あらゆる種類の既知の処理技術がデバイスを製造するのに使用可能であり、本発明の実施形態に関連するプロセスステップだけを詳細に説明することを理解されたい。
【００１０】
マイクロエレクトロニクスの最も一般的な材料はシリコン（Ｓｉ）であり、又はさらに広く言えば、Ｓｉベースの材料である。Ｓｉベースの材料は、Ｓｉと同じ基本的な技術的内容において種々のＳｉの合金である。マイクロエレクトロニクスにとって重要なこうしたＳｉベースの材料は、例えば、シリコンゲルマニウム（ＳｉＧｅ）のような周期表のＩＶ族の他の元素とＳｉの合金である。本開示の実施形態におけるデバイスは、ＳｉＧｅの可能な応用を含み得ることが分かるので、典型的には、Ｓｉデバイステクノロジーの技術の一部分である。
【００１１】
５０ｎｍ未満のゲート長の形態における、先進的な深いサブミクロン（deeply submicron）のデバイスにおいては、同じ回路構造体内のＮＦＥＴ及びＰＦＥＴデバイスの両方のパラメータを最適化することが非常に望ましい。最適化を特に必要とする１つのパラメータは、デバイスのしきい値である。高性能の小型ＦＥＴデバイスは、正確なしきい値電圧の制御を必要とする。動作電圧が１Ｖ未満まで減少するとき、しきい値電圧もまた減少しなければならず、しきい値変動はより許容度が小さくなる。先進的なデバイスには、高ｋゲート誘電体及び金属ゲートを用いることができる。異なるゲート誘電体又は異なるゲート材料のようなあらゆる要素は、しきい値電圧に影響を及ぼし得る。
【００１２】
１つの型のデバイスのしきい値を有利に変化させることができるプロセス又は材料が、同時に、他の型のデバイスのしきい値に悪影響を及ぼす可能性がある。回路構造体を製造する上で、各々の型のデバイスのパラメータを別々に最適化できることが望ましい。
【００１３】
ＰＦＥＴデバイスに有利であることが見出された１つの技術は、ＳｉＧｅチャネル領域を有することである。ＰＦＥＴ内のＳｉＧｅチャネルは、しきい値を最適化する助けとなり、より優れたキャリア移動度をもたらすことができる。ＮＦＥＴに対しては、ＳｉＧｅチャネルは望ましくない。本開示の実施形態では、ＰＦＥＴデバイスに対してＳｉＧｅを使用するが、ＮＦＥＴデバイスに対しては使用を避ける。本開示の実施形態におけるＳｉＧｅは、初めにブランケット堆積され、後でＮＦＥＴチャネル領域から除去される。
【００１４】
図１は、回路構造体を製造するための開示される方法の実施形態における初期段階の概略断面図を示す。この図は、Ｓｉ主面３９を有する基板３０を示す。基板３０は、例えば、バルクＳｉ、又は完全に空乏化した若しくは部分的に空乏化した半導体オン・インシュレータ（ＳＯＩ）、又は制限なく任意の他の型の、電子技術分野で既知の任意の型のものとすることができる。Ｓｉ主面３９において、図中のＮＦＥＴ及びＰＦＥＴという単語で示すように、ＮＦＥＴデバイス用及びＰＦＥＴデバイス用の部分を画定する。多くの場合、これに限られるものではないが、そのような画定は分離構造体９９を用いて実現される。図は浅いトレンチ９９の分離方式を示すが、これは当技術分野で使用可能な典型的な先進的分離技術である。このような浅いトレンチは、回路構造体のＮＦＥＴ及びＰＦＥＴの部分を画定して分離することができる。図１は、波状の破線の境界で示すように、例えば、典型的には、電子チップのような回路構造体全体のごく一部のみとすることができる部分を示す。典型的には、これに限られるものではないが、ウェル９８はＮＦＥＴ及びＰＦＥＴ部分内に製造され、ＰＦＥＴデバイスの場合にはＮウェルとなり、ＮＦＥＴデバイスの場合にはＰウェルとなる。
【００１５】
図２は、製造方法の一ステップである、完了したＳｉＧｅのブランケット・エピタキシャル成長を示す。以下の全ての図面は、同じ発展していく構造体の図を示すので、多くの要素が図面ごとに繰り返される。各図面によって表される変化を強調し、混乱を避けるために、前の図面に関して説明された要素については、表示番号が省略されていることが多い。従って、例えば、図２は、全ての浅いトレンチ又はウェルに対しては、表示番号を表示していない。これらの要素は、図１から明らかに認識可能である。
【００１６】
図２は、ブランケット・エピタキシャル成長を用いて、ＮＦＥＴ及びＰＦＥＴの部分の上にＳｉＧｅ１０層を堆積させた後の製造状態を示す。「ブランケット」という用語は、どの部分もマスキングせずに堆積を実施することを意味する。ＳｉＧｅ１０は、Ｓｉ主面３９の上にエピタキシャルに成長させる。従って、エピタキシャルＳｉＧｅは、Ｓｉ主面３９の上にあり、これと直接接触している。エピタキシャル堆積は選択的である可能性があり、その結果、ＳｉＧｅは普通、Ｓｉ主面３９の上だけに見られる。他の表面、例えば、露出したトレンチ９９の表面は、ＳｉＧｅがないままである。Ｓｉ上へのＳｉＧｅのブランケット・エピタキシャル堆積は、当技術分野において一般的に知られている。本開示の種々の実施形態において、ＳｉＧｅ１０層の厚さは、約１ｎｍから３０ｎｍまでの間、或いは、より典型的には約１０ｎｍから２０ｎｍまでの間にすることができる。
【００１７】
構造体を説明する際に、「エピタキシャル」という形容詞は、典型的には、特定の材料がエピタキシャルに堆積されたことを示すのに用いる。エピタキシャル堆積の構造的な結果は、堆積された材料及びホスト材料がその共通の境界において同じ対称性及び結晶配向を有することである。「エピタキシャル関係」、「エピタキシャルに」、「エピタキシ」、「エピ」、「エピタキシャル成長」などのような、用い得るさらに別の用語は、それらの慣例的な用法として境界を横切る結晶の連続性を意味する。
【００１８】
図３は、ＳｉＧｅ１０層を覆う第１のシーケンスの層１５をブランケット配置した後の製造を示す。例えば、限定を意図したものではなく、化学（ＣＶＤ）気相堆積などの、このような配置のための技術が当技術分野で知られている。この第１のシーケンスの層１５は、デバイス構造体の目的の詳細、及びプロセスの複雑さを容認する際の選択されたトレードオフに応じて、多数の個々の層で構成することができる。本発明の代表的な実施形態において、第１のシーケンスの層１５は、第１の高ｋ誘電体１１層、及び第１の金属１２層を有する。第１の高ｋ誘電体１１層は、全露出表面を覆うことができ、ＳｉＧｅ１０に最も近い層である。第１の高ｋ誘電体１１層は、ＳｉＧｅ１０と直接接触することが多いが、必ずしもその必要はない。幾つかの実施形態において、例えば、薄い酸化物層を、ＳｉＧｅ１０と第１の高ｋ誘電体１１層との間に存在させることができる。第１の金属１２層は、第１の高ｋ誘電体１１層の上にあり、それらは直接接触していてもよい。
【００１９】
図３における第１のシーケンスの層１５の表現は、２つの付加的な層を示す。ポリシリコン１３層、及び典型的にはＳｉＮの保護カバー１４層である。これら２つは、それらが本発明の典型的な実施形態の部分であるゆえに示される。しかしながら、前述のように、表示された順番での第１の高ｋ誘電体１１層及び第１の金属１２層とは別に、第１のシーケンスの層１５は、図３に示したより多くの又はより少ない層を含むことができる。
【００２０】
本発明の代表的な実施形態の場合、ＳｉＧｅ１０、及び、第１のシーケンスの層１５内の種々の層の材料及び厚さに関する選択は、すべて、ＰＦＥＴデバイスの所望のデバイス・パラメータ値をもたらすために役立つ。このような最適化が最も重要となり得るパラメータは、デバイスのしきい値である。ＳｉＧｅ１０の組成、第１の高ｋ誘電体１１及び第１の金属１２の材料、それらの厚さ、並びに、層を調整する可能な付加的しきい値との相互作用を、ＰＭＯＳデバイスの所望のしきい値をもたらすように選択することができる。所望のしきい値の正確な値は、可能的には０．１Ｖから−０．４Ｖ（マイナス０．４Ｖ）までの間、より典型的には、−０．１Ｖから−０．３Ｖまでの間で変化させることができる。所望のＰＦＥＴしきい値の正確な値は、製造される回路構造体が実現すると考えられる特定の機能によって決まり得る。それはまた、ゲート長、電源電圧などのようなさらに別のデバイス特性によっても決まり得る。これらの多くはそれら自体で相互依存している。所望の値を実現するのに考慮することができるＰＦＥＴデバイスのさらに別のデバイス・パラメータには、限定を意図したものではなく、正孔移動度、ゲート容量、フリンジング容量、ＰＦＥＴの消費電力などがある。
【００２１】
上の考察に基づくと、異なる条件は異なる最適化の選択を必要とし得ることが明らかである。しかしながら、本発明の多くの典型的な実施形態において、第１の高ｋ誘電体１１にはＨｆＯ２を選択することができ、第１の金属１２にはＴｉＮの金属化合物を選択することができる。他の可能な選択は、第１の高ｋ誘電体１１に対しては、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ２などとすることができ、第１の金属１２については、ＴａＮ、Ａｌ、Ｗ、ＨｆＮなどとすることができる。ＳＩＧｅ１０層の組成は、１０％から４０％までの間のＧｅ、又は、より典型的には１５％から３０％までの間のＧｅとすることができる。
【００２２】
図４は、第１のシーケンスの層１５のＰＦＥＴ及びＮＦＥＴデバイスの両方への組み込みを示す。デバイス製造は、当技術分野で既知の方式で、図３及び図４に示す回路構造体の状態の間で進めることができる。第１のシーケンスの層１５はパターン化しており、ここではＰＦＥＴ及びＮＦＥＴデバイスに対して同一の役割を果たす。第１の高ｋ誘電体１１層は、含めるか、或いは第１のゲート誘電体の全体、即ち、両方の型のデバイスのゲート誘電体２２とすることができる。第１の金属１２層は、両方の型のデバイスの第１のゲートスタック、即ちゲートスタック２１内に見られる。本発明の典型的な実施形態において、ＮＦＥＴ及びＰＦＥＴデバイスの両方に対してゲートスタック２１の長さは約５ｎｍから５０ｎｍまでの間とすることができる。ＳｉＧｅ１０層は、ゲートの画定及びパターン化の間、所定の位置に残る。
【００２３】
図５は、シリサイド堆積を含むさらなる処理を示す。デバイス製造は、図４及び図５に示す回路構造体の状態の間で、当技術分野で既知の方式で進めることができる。ＮＦＥＴソース／ドレイン３１及びＰＦＥＴソース／ドレイン３２の両方が作成されている。両方の型のデバイスのソース／ドレインは、当技術分野で知られているように、これらの要素自体が複雑な構造体であり得るので、記号を使って示す。ＮＦＥＴスペーサ３４及びＰＦＥＴスペーサ３３もまた作成されている。
【００２４】
図５はまた、シリサイド形成が行われたことも示す。両方の型のデバイスのソース／ドレインは、典型的には単独の処理ステップでシリサイド化３５されている。異なる型のデバイスに属する第１及び第２のシリサイド層と呼ぶことができるが、これらのシリサイドは、本質的には全てのソース／ドレイン上で同じであり、それゆえに共通の表示番号を使用することで、それらの性質を表す。これらのいわゆる接合部シリサイド３５は、両方の型のデバイス内のＳｉＧｅ１０層に接触している。これは、デバイスの電極に対する接触抵抗を低くするので有利である。先進的な小型デバイス電極においては、接触抵抗が問題になる。シリサイドの下にＳｉＧｅを有することは、接触抵抗を低くする１つの方法であることが知られている。本発明の実施形態においてＳｉＧｅ１０層はブランケット堆積させるので、これはＰＦＥＴデバイスにおけるだけでなく、ＮＦＥＴデバイスにおいても同様である。ＰＦＥＴチャネルに対するＳｉＧｅの以前の使用は、ＰＦＥＴ部分に対するＳｉＧｅエピタキシによって実施され、本発明の実施形態とは対照的に、ＮＦＥＴデバイスに対する接触抵抗を低くする利点は見送られた。電子技術分野には既知の多くのシリサイドが存在する。本開示の実施形態に用いることのできる典型的なシリサイドはＮｉＳｉである。
【００２５】
図５は、ＰＦＥＴゲートスタックがまたシリサイド化３７されたことを示す。シリサイド化の前に、第１のシーケンスの層１５の保護カバー層１４からパターン化された典型的にはＳｉＮの保護キャップ層１４’がＮＦＥＴデバイスの所定の場所に残り、一方、同じ層がＰＦＥＴデバイスからは除去されている。従って、ソース／ドレインのシリサイド３５を形成する同じステップにおいて、ＰＦＥＴデバイスのゲートスタックもまたシリサイド化３７することができる。ＰＦＥＴゲートスタック上のシリサイド３７は、本発明の実施形態に対しては随意的なものであるが、いくつかの有用な目的を有する。このようなシリサイド層３７は抵抗を低くし、さらなる処理の間、下にある層を保護する。
【００２６】
図６は、支持層３６の堆積及び平坦化を示す。デバイス製造において、ゲート構造体の完了後、いわゆる層間誘電体（ＩＬＤ）層を加えることが多い。本発明の実施形態において、このような層の役割は主として、接合部の上の主にシリサイド３５を保護することである。支持層３６は、シリサイド化された接合部及び回路構造体の他の部分の上でのさらなる処理の間、不要な層の堆積を防ぐ。このような堆積される層は、後から除去するのが難しい。支持層３６は、低誘電率の酸化物材料とすることができ、回路構造体内に永続的にとどまることができる。しかし、代替物を用いることができ、例えば、支持層３６は、フォトレジスト、又は反射防止コーティング材料のような別の自己平坦化膜、又はスピンオン誘電体とすることができる。これらの代替物は次の処理の間に除去することができる。いかなる場合にも、支持層３６は、典型的には化学／機械研磨（ＣＭＰ）の既知の手段により平坦化することができる。このような平坦化により、支持層３６はＮＦＥＴデバイスの第１のゲートスタックの頂面１６と同じ高さにすることができる。
【００２７】
図７は、ＳｉＧｅ層を含むＮＦＥＴデバイスの部分が除去された、本方法の一実施形態における段階を示す。所定の位置に支持層３６があるので、ＮＦＥＴデバイスから以前に堆積させた第１のシーケンスの層１５の材料を安全に除去することができる。ＰＦＥＴゲートスタックの上層はシリサイド化３７することができ、これがＮＦＥＴゲートスタックの除去の間、ＰＦＥＴゲートスタックを保護することになる。これらの除去は、当技術分野において既知のエッチング法に従う。次に、再び既知の方法で、ＳｉＧｅ１０をＮＦＥＴデバイスのゲート位置の真下から除去する。ＳｉＧｅ１０及び第１のシーケンスの層１５の組成は、ＰＦＥＴの観点から最適化された。そのような要素が所定の位置にあると、しきい値のようなＮＦＥＴパラメータは最適からは程遠いので、この除去はＮＦＥＴデバイスの改良を可能にする。ここでＮＦＥＴゲートスタックの所定の位置にボイドを有するので、ＮＦＥＴスペーサ３４の内面４１も露出する。これらの内面４１は互いに向き合い、Ｓｉ主面３９に対して実質的に垂直である。
【００２８】
図８は、本開示の一実施形態における、再形成したＮＦＥＴデバイスを有する回路構造体を示す。第２の高ｋ誘電体５３及び第２の金属５２を含む第２のシーケンスの層５１を配置することができる。以前の第１のシーケンスの層と同様に、堆積させた第２のシーケンスの層は、第２のゲート誘電体及び第２のゲートスタックを有するＮＦＥＴデバイスを形成又は再形成する。第２のシーケンスの層は、第２の高ｋ誘電体５３及び第２の金属５２を超えてさらなる層を含むことができる。第２のシーケンスの層の材料は、ＮＦＥＴデバイスの所望のデバイス・パラメータ値をもたらすように選択される。また、ＮＦＥＴデバイスのチャネル内にＳｉＧｅ１０を有さないことは、所望のしきい値を可能にし、そしてより優れた電子キャリア移動度を可能にする。ＮＦＥＴデバイスの所望のしきい値の正確な値は、典型的には−０．１Ｖ（マイナス０．１Ｖ）から０．４Ｖ、より典型的には０．１Ｖから０．３Ｖの間で変化させることができる。所望のＮＦＥＴしきい値の正確な値は、製造される回路構造体が実現すると想定される特定の機能に依存し得る。それは、ゲート長、電源電圧などのようなさらなるデバイス特性にも依存し得る。これらの多くはそれら自体で相互依存している。所望の値を実現するために考慮することができるＮＦＥＴデバイスのさらなるデバイス・パラメータには、限定を意図したものではなく、電子移動度、ゲート容量、フリンジング容量、ＮＦＥＴ消費電力などがある。
【００２９】
本発明の代表的な実施形態において、第２の高ｋ誘電体５３は、第１の高ｋ誘電体１１と同じ材料から選択することができ、第２の金属５２は、Ｌａ（ランタン）、ＬａＯ、ＨｆＮなどのような当技術分野において既知のＮＦＥＴ材料とすることができる。
【００３０】
第２の高ｋ誘電体５３及び第２の金属５２を含むＮＦＥＴデバイスを再形成する層は、典型的には、既知の方法によりブランケット堆積させることができる。このような堆積の後、回路構造体に再びＣＭＰを施して、以前に平坦化された表面から不要な材料を除去することができる。
【００３１】
説明した処理方法の実施形態から明らかであり、また図８に示すように、エピタキシャルＳｉＧｅ１０は、Ｓｉ主面３９を覆ってこれに直接接触する。さらに、エピタキシャルＳｉＧｅ１０は、ＰＦＥＴゲート誘電体２２の真下にあってこれに直接接触し、第１及び第２のシリサイド層３５は、ｐ型ソース／ドレイン３２及びｎ型ソース／ドレイン３１の上に形成される。また、典型的な実施形態において、エピタキシャルＳｉＧｅ１０は、ＰＦＥＴデバイス及びＮＦＥＴデバイスの両方の側壁スペーサ３３、３４の真下にあってそれらに直接接触する。しかしながら、ＳｉＧｅ１０はＮＦＥＴデバイスの高ｋゲート誘電体５３の真下には存在しない。さらに、ＮＦＥＴデバイスを再形成するのに実施される処理は、第２の高ｋ誘電体５３がＮＦＥＴの側壁スペーサの内面４１を完全に覆うという点で、その痕跡を残す。
【００３２】
本発明の代表的な実施形態において、上述の回路構造体は、ＣＭＯＳ構造体であるものとして特徴付けられる。
【００３３】
上述の詳細な説明において、本発明が特定の実施形態に関連して説明された。しかしながら、当業者であれば、以下の特許請求の範囲で説明する本発明の範囲から逸脱せずに、種々の修正及び変更を行うことができることを理解する。従って、詳細な説明及び図面は、限定を意図したものではなく例証的なものと考えられるべきであり、全てのそのような修正物は本発明の範囲内に含まれることが意図されている。
【００３４】
さらに、本明細書で説明したいかなる構造体のいかなる特定の材料又はいかなる特定の寸法も例示としてだけのものである。さらに、当業者であれば理解するように、本明細書で説明した構造体は、それらの位置及び配向に関係なく同じ方法で作成するか又は用いることができる。従って、本明細書で用いる「の下に」、「頂部」、「側部」、「の上に」「の直下に」などのような用語及び語句は、構造体の種々の部分の互いに対する相対的位置及び配向を示し、外部の対象物に対するなんらかの特定の絶対的配向が必要又は要求されることを示唆するように意図したものではないことを理解すべきである。
【００３５】
上述の詳細な説明は、処理ステップも説明する。このようなステップの順番は、異なる実施形態においては、上述の詳細な説明で詳しく説明した順序とは異なり得ることが理解される。従って、特許請求の範囲における処理ステップの順序付けは、例えば、「前に」又は「後に」といった形容詞によって特に指示しない限り、ステップの順番の固定された順序を示すものではなく、或いは、それを必要とするものでもない。
【００３６】
利益、他の利点及び問題に対する解決法が、特定の実施形態に関して上述された。しかしながら、利益、利点、問題に対する解決法、及び、いずれの利益、利点、又は解決法をも想起させ得る、或いはこれらをより顕著にさせ得るいかなる要素も、いずれかの又は全ての特許請求の範囲の重要で必要とされる又は本質的な特徴若しくは要素として解釈すべきではない。
【００３７】
上記の教示に照らして、本発明の多くの修正物及び変形物が可能であり、当業者には明らかとなり得る。本発明の範囲は、添付の特許請求の範囲により定められる。
【符号の説明】
【００３８】
１０：ＳｉＧｅ
１１：第１の高ｋ誘電体
１２：第１の金属
１３：ポリシリコン
１４：保護カバー
１４’：保護キャップ層
１５：第１のシーケンスの層
２１：ゲートスタック
２２：ゲート誘電体
３０：基板
３１：ＮＦＥＴソース／ドレイン
３２：ＰＦＥＴソース／ドレイン
３３：ＰＦＥＴスペーサ
３４：ＮＦＥＴスペーサ
３５、３７：シリサイド
３６：支持層
３９：Ｓｉ主面
４１：内面
５１：第２のシーケンスの層
５２：第２の金属
５３：第２の高ｋ誘電体
９８：ウェル
９９：浅いトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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