(57)【要約】【課題】電気光学装置、電気光学装置の駆動方法、電子機器を提供する。【解決手段】本発明の電気泳動表示装置１００は、素子基板３０と対向基板３１との間に電気泳動素子３２を挟持してなり、素子基板３０の電気泳動素子３２側の面に、互いに交差する方向に延びる複数の走査線６６及び複数のデータ線６８と、走査線６６及びデータ線６８と接続された選択トランジスタＴＲｓと、選択トランジスタＴＲｓと接続された画素電極３５と、選択トランジスタＴＲｓ及び画素電極３５に一方の電極１０ｂを接続されるとともに他の行の走査線６６を他方の電極１０ａとするキャパシタＣｓと、を有し、画素電極３５が２００ｄｐｉ以上のドット密度で形成されている。【選択図】図７
2011170172.tif 000002
【特許請求の範囲】
【請求項１】
第１基板と第２基板との間に電気泳動素子を挟持してなり、
前記第１基板の前記電気泳動素子側の面に、
互いに交差する方向に延びる複数の走査線及び複数のデータ線と、
前記走査線及び前記データ線と接続された選択トランジスタと、
前記選択トランジスタと接続された画素電極と、
前記選択トランジスタ及び前記画素電極に一方の電極を接続されるとともに他の行の前記走査線を他方の電極とするキャパシタと、を有し、
前記画素電極が２００ｄｐｉ以上のドット密度で形成されていることを特徴とする電気泳動表示装置。
【請求項２】
第１基板と第２基板との間に電気泳動素子を挟持してなり、
前記第１基板の前記電気泳動素子側の面に、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線及び前記データ線と接続された選択トランジスタと、前記選択トランジスタと接続された画素電極と、前記選択トランジスタ及び前記画素電極に一方の電極を接続されるとともに他の行の前記走査線を他方の電極とするキャパシタと、を有し、
前記選択トランジスタの寄生容量Ｃｇｓが、前記キャパシタの容量Ｃｓの１％以上であることを特徴とする電気泳動表示装置。
【請求項３】
第１基板と第２基板との間に電気泳動素子を挟持してなり、
前記第１基板の前記電気泳動素子側の面に、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線又は前記データ線に対応して形成された複数の容量線と、前記走査線及び前記データ線と接続された選択トランジスタと、前記選択トランジスタと接続された画素電極と、前記選択トランジスタ及び前記画素電極に一方の電極を接続されたキャパシタと、が設けられ、
前記キャパシタが、他の行の前記走査線を他方の電極とする第１キャパシタと、他方の電極を前記容量線とする第２キャパシタとを含むことを特徴とする電気泳動表示装置。
【請求項４】
前記キャパシタの前記他方の電極を構成する前記走査線が、前記キャパシタの前記画素が属する前記走査線の直前に駆動される前記走査線であることを特徴とする請求項１又は２に記載の電気泳動表示装置。
【請求項５】
請求項１から４のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置及び電子機器に関するものである。
【背景技術】
【０００２】
電気泳動表示装置として、電気泳動粒子を分散媒に分散させた電気泳動素子を素子基板と対向基板との間に挟持したものが知られている。例えば特許文献１記載の電気泳動表示装置では、素子基板として、マトリクス状に配列された複数の画素電極と、各々の画素電極に接続された選択トランジスタと、選択トランジスタのドレイン及び画素電極に接続されたキャパシタとを備えるものが用いられていた。さらに、並列接続された第１キャパシタと第２キャパシタとを形成することで、キャパシタの保持電荷の減少を抑制する構成とされていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２０７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、選択トランジスタを介して画像信号をキャパシタに書き込む方式の電気泳動表示装置では、選択トランジスタのフィードスルーの影響が液晶表示装置と比較して著しく大きく、中間階調を表示させたときの濃度ムラが発生しやすいことが本発明者らの研究により判明した。
フィードスルーは選択トランジスタの寄生容量に起因するものであるため、画素内のキャパシタを大きくすることで影響を小さくすることができる。そこで、特許文献１記載の電気泳動表示装置のように、ゲート絶縁膜を用いたキャパシタの上層に、層間絶縁膜を用いたキャパシタを積層する構成を採用することも考えられる。
しかしながら、特許文献１記載の構成では、下層側のキャパシタと上層側のキャパシタが別工程で形成されるためキャパシタ全体での容量がばらつきやすいという問題があった。また、上層側のキャパシタは厚い層間絶縁膜を用いているため、容量を大きくすることができないという問題があった。
【０００５】
本発明は、上記従来技術の問題点に鑑み成されたものであって、画素スイッチング素子のフィードスルーの影響を抑制でき、均一な濃度の表示を得ることができる電気泳動表示装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００６】
本発明の電気泳動表示装置は、上記課題を解決するために、第１基板と第２基板との間に電気泳動素子を挟持してなり、前記第１基板の前記電気泳動素子側の面に、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線及び前記データ線と接続された選択トランジスタと、前記選択トランジスタと接続された画素電極と、前記選択トランジスタ及び前記画素電極に一方の電極を接続されるとともに他の行の前記走査線を他方の電極とするキャパシタと、を有し、前記画素電極が２００ｄｐｉ以上のドット密度で形成されていることを特徴とする。
【０００７】
本発明によれば、各画素領域において、画素電極が２００ｄｐｉ以上のドット密度で形成されていることから、寄生容量に対する実効電圧のバラツキを低減させることができる。キャパシタの保持容量を増加させることによって保持容量Ｃｓに対する寄生容量Ｃｇｓの割合が減少し、実効電圧のバラツキが小さくなる。これにより、表示される画像の階調のバラツキを低減することが可能となる。
また、他行の走査線を他方の電極とするキャパシタを有しているため、前段の走査線の電位変化に応じて画素電極の電位が変動し、残像低減や高速応答の効果が得られる。
【０００８】
本発明の電気泳動表示装置は、上記課題を解決するために、第１基板と第２基板との間に電気泳動素子を挟持してなり、前記第１基板の前記電気泳動素子側の面に、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線及び前記データ線と接続された選択トランジスタと、前記選択トランジスタと接続された画素電極と、前記選択トランジスタ及び前記画素電極に一方の電極を接続されるとともに他の行の前記走査線を他方の電極とするキャパシタと、を有し、前記選択トランジスタの寄生容量Ｃｇｓが、前記キャパシタの容量Ｃｓの１％以上であることを特徴とする。
【０００９】
本発明によれば、選択トランジスタの寄生容量Ｃｇｓがキャパシタの容量Ｃｓの１％以上であることから、寄生容量に対する実効電圧のバラツキを低減させることができる。キャパシタの保持容量を増加させることによって保持容量Ｃｓに対する寄生容量Ｃｇｓの割合が減少し、実効電圧のバラツキが小さくなる。これにより、表示される画像の階調のバラツキを低減することが可能となる。
また、他行の走査線を他方の電極とするキャパシタを有しているため、前段の走査線の電位変化に応じて画素電極の電位が変動し、残像低減や高速応答の効果が得られる。
【００１０】
本発明の電気泳動表示装置は、上記課題を解決するために、第１基板と第２基板との間に電気泳動素子を挟持してなり、前記第１基板の前記電気泳動素子側の面に、互いに交差する方向に延びる複数の走査線及び複数のデータ線と、前記走査線又は前記データ線に対応して形成された複数の容量線と、前記走査線及び前記データ線と接続された選択トランジスタと、前記選択トランジスタと接続された画素電極と、前記選択トランジスタ及び前記画素電極に一方の電極を接続されたキャパシタと、が設けられ、前記キャパシタが、他の行の前記走査線を他方の電極とする第１キャパシタと、他方の電極を前記容量線とする第２キャパシタとを含むことを特徴とする。
【００１１】
本発明によれば、１画素におけるキャパシタが、他の行の走査線を他方の電極とする第１キャパシタと、他方の電極を容量線とする第２キャパシタとに分割することで、走査線の負担を低減させ、高速動作に有利となる。
また、他の行の走査線を他方の電極とする第１キャパシタを有しているため、前段の走査線の電位変化に応じて画素電極の電位が変動し、残像低減や高速応答の効果が得られる。
【００１２】
本発明の電気泳動表示装置は、上記課題を解決するために、前記キャパシタの前記他方の電極を構成する前記走査線が、前記キャパシタの前記画素が属する前記走査線の直前に駆動される前記走査線であることを特徴とする。
【００１３】
本発明によれば、１画素におけるキャパシタの他方の電極を構成する走査線が、キャパシタの画素が属する走査線の直前に駆動される走査線であることから、当該走査線が選択されて電位が変化したとき、保持容量を介して接続された画素電極の電位が変動する。これにより、残像低減や高速応答の効果が得られる。
【００１４】
本発明の電子機器は、上記課題を解決するために、先に記載の本発明の電気泳動表示装置を備えている。
【００１５】
本発明によれば、前段の走査線との間に保持容量を形成することで、開口率を維持しながら、大きな保持容量を確保することのできる画素回路を備えた電気泳動表示装置を備えているので、高精細であってもフィードスルーが少なくなり、表示ムラのない電子機器を提供することが可能である。また、残像が少なく高速駆動が可能な表示装置を備えているので、高品質で信頼性に優れた電子機器が得られる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態に係る電気泳動表示装置の構成を示すブロック図。
【図２】１画素の代表的な回路構成を示す回路図。
【図３】液晶と電気泳動材料の電圧と表示状態の関係を示す図。
【図４】素子基板の部分断面図。
【図５】マトリクス型の液晶表示装置の駆動波形と液晶に印加される電圧。
【図６】マトリクス画素型電気泳動表示装置の駆動波形と電気泳動材料に印加される電圧。
【図７】第１実施形態の電気泳動表示装置の概略構成を示す部分断面図。
【図８】（ａ）は電気泳動表示装置の画素の回路構成図、（ｂ）は（ａ）のＡ−Ａ線の断面図。
【図９】従来の画素回路と本発明の画素回路における寄生容量のバラツキと低減率を示す図。
【図１０】従来の画素回路を本発明の画素回路における寄生容量のバラツキを低減率を示すグラフ。
【図１１】第１実施形態の電気泳動表示装置の製造工程を示す部分断面図。
【図１２】第１実施形態の電気泳動表示装置の製造工程を示す部分断面図。
【図１３】第２実施形態に係る電気泳動表示装置の画素レイアウトを示す平面図。
【図１４】第２実施形態に係る画素回路の詳細構成を説明する図。
【図１５】電子機器の一例を示す図。
【図１６】従来の画素回路を示す図。
【図１７】従来の画素構成を示す図。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００１８】
［第１実施形態］
図１は、本発明の電気泳動表示装置１００の構成を示すブロック図である。
図１に示す電気泳動表示装置１００は、複数の走査線６６（Ｙ１、Ｙ２…、Ｙｍ）と、当該走査線６６を順次選択するための走査ドライバ６１と、走査線６６と交差して設けられる複数のデータ線６８（Ｙ１、Ｘ２…、Ｘｎ）と、当該データ線６８を順次選択するためのデータドライバ６２と、走査線６６とデータ線６８との各交点に設けられ、マトリクス状に配置される複数の画素４０を含んでなる表示部５と、データドライバ６２と走査ドライバ６１とを制御するコントローラー（不図示）とを含んで構成されている。
【００１９】
図２は、１画素の代表的な回路構成を示す。
図２に示すように、各画素４０における画素回路は、電気光学材料としての電気泳動素子３２と、この電気泳動素子３２の電気分極状態を保持するための保持容量Ｃｓ（キャパシタ）と、スイッチング動作を行って保持容量Ｃｓに電荷を蓄積させるための選択トランジスタＴＲｓと、を含んでそれぞれ構成されている。選択トランジスタＴＲｓは、ゲートに走査線６６が接続され、ソースにデータ線６８が接続され、ドレインに電気泳動素子３２及び保持容量Ｃｓの一方の電極１０ａ（一方の電極）が接続されている。
各走査線６６には、列方向で隣り合う他の画素４０Ａ，４０Ｂの保持容量Ｃｓが接続されている。
例えば、画素４０Ａにおける保持容量Ｃ１（Ｃｓ）の電極１０ｂ（他方の電極）が、同画素４０Ａ内の選択トランジスタＴＲｓに接続されているｉ＋１行の走査線６６とは異なるｉ＋２行の走査線６６に接続されている。
また、画素４０Ｂにおける保持容量Ｃ２（Ｃｓ）の電極１０ｂ（他方の電極）が、同画素４０Ｂ内の選択トランジスタＴＲｓに接続されているｉ行の走査線６６とは異なるｉ＋１行の走査線６６に接続されている。
このような構成とすることによって、各画素４０における基準電位線を省略することができる。
【００２０】
次に、フィードスルーが片極性の電気光学材料と両極性の材料に与える影響について述べる。
片極性の材料として電気泳動材料、両極性の材料として液晶を用いて説明する。図３に液晶と電気泳動材料の電圧と表示状態の関係を示す。
液晶表示装置５１は、図３（ａ）に示すように液晶５２に印加される電圧の実効値で表示状態が変化する。一方、電気泳動表示装置５３は、図３（ｂ）に示すように印加される電圧の極性で表示状態が変化する。この場合はマイナス側に白色の電荷粒子２７が引き付けられ、プラス側に黒色の電荷粒子２６が引き付けられるようにそれぞれ帯電している。
液晶表示装置５１は表示させている間は電圧を印加し続ける必要があるが、電気泳動表示装置５３では一度書くとメモリー性を有するため再度書かなくても良い。
【００２１】
電気泳動表示装置５３は各電荷粒子２６，２７に印加される電圧の極性によりその状態が変化する。この場合は白黒変化し、制御される。また、制御は極性だけでなく、印加電圧の絶対値や印加時間にも依存する。本実施形態において最も重要なのは、後述するように表示状態が極性によって異なるという原理原則から生じる課題を新たに発見し、その解決策を新規に発明したということである。
【００２２】
次に、従来の画素回路において、フィードスルーが電気泳動材料（電荷粒子）へ与える影響を液晶と比較して説明する。図４は従来の素子基板の部分断面図である。
図４に示すように、素子基板３０上には、ゲート電極４１ｅ（走査線６６）と保持容量線６９（電極１０ｂ）とが形成されており、これらゲート電極４１ｅ及び保持容量線６９を覆うようにしてゲート絶縁膜４１ｂが設けられている。ゲート絶縁膜４１ｂのゲート電極４１ｅと重なる位置には半導体層４１ａが設けられ、この半導体層４１ａの周縁部に一部乗り上げるようにしてドレイン電極４１ｄとソース電極４１ｃとが形成されている。保持容量Ｃｓの一方の電極１０ａはドレイン電極４１ｄと接続され、他方の電極１０ｂは保持容量線６９に接続されている。
選択トランジスタＴＲｓ上に層間絶縁膜３４ｂを介して形成される画素電極３５は、この層間絶縁膜３４ｂに形成されたコンタクトホールＨを介してドレイン電極４１ｄと接続されている。
【００２３】
ここで、選択トランジスタＴＲｓのゲート電極４１ｅとドレイン電極４１ｄ間には構造上避けられない寄生容量（Ｃｇｄ）が存在する。この容量としては、ゲート電極４１ｅとドレイン電極４１ｄとの重なりにおける両電極４１ｅ，４１ｄ間の容量が中心である。
よく知られているように、寄生容量（Ｃｇｄ）選択トランジスタＴＲｓが導通状態の時は全チャネル領域Ｌのおよそ半分とΔＬで示す領域（ゲート電極４１ｅとドレイン電極４１ｄとが重なっている領域）のゲート絶縁膜４１ｂから成る容量で構成される。ちなみに、チャネル領域Ｌの残り半分ともう一方の領域ΔＬはソース電極４１ｃ側に配分され、ソース電極４１ｃとゲート電極４１ｅとの間の容量（Ｃｇｓ）となる。選択トランジスタＴＲｓが非導通状態では領域ΔＬのゲート絶縁膜４１ｂと半導体層４１ａの積層膜が寄生容量（Ｃｇｄ）を構成する。後述のフィードスルーでは選択トランジスタＴＲｓが導通状態での寄生容量（Ｃｇｄ）を一般に用いる。
【００２４】
ゲート選択期間（ゲート電圧が高電位の期間）に、データ線６８の電圧（画像信号）が、選択トランジスタＴＲｓを介して保持容量Ｃｓに書き込まれる。保持期間（ゲート電極４１ｅの電位が低電位に下げられている期間）においては、選択トランジスタＴＲｓはオフになる。ここで、ゲート電圧の変化量Ｖｇ、保持容量Ｃｓ、電気光学材料の容量Ｃｅ、ゲート−ドレイン間の寄生容量Ｃｇｄとすると、フィードスルーΔＶｇは、下記式１によって得られる。
【００２５】
【数１】
2011170172.tif 000003
【００２６】
この値が１枚の表示体の中でばらついた時の影響を液晶と電気泳動材料で比較する。
【００２７】
図５にマトリクス型の液晶表示装置の駆動波形と液晶に印加される電圧を示す。
保持期間Ｔ１１中のリーク電流を無視した。選択期間内に保持容量Ｃｓおよび電気光学材料の容量Ｃｅに書き込まれ、保持期間に入る際にゲート電圧がオフされてフィードスルーが生じる。フィードスルーの分だけ共通電位Ｖcomが信号電圧のコモン電圧より予め低く設定されており、液晶に交流電圧が印加される。この時液晶に印加される実効電圧は、下記式２により得られる。
【００２８】
【数２】
2011170172.tif 000004
【００２９】
製造ばらつき等の理由でフィードスルーが変化し、先のものよりＶｂ大きくなった時の実効電圧は、下記式３により得られる。
【００３０】
【数３】
2011170172.tif 000005
【００３１】
よって、Ｖｂ×Ｖｂ×（１／２）が実効値のばらつきとなる。ここで、一般にＶｂ≪１Ｖのためこの項は実質的に無視できる（ゼロに近くなる）。すなわち、両極性の電気光学装置では選択トランジスタのバラツキがほとんど表示に影響しない。
【００３２】
図６にマトリクス型電気泳動装置の駆動波形と電気泳動材料に印加される電圧を示す。
ここでは、保持期間中のリーク電流を無視した。選択期間内に保持容量Ｃｓおよび電気光学材料の容量Ｃｅに書き込まれ、保持期間に入る際にゲート電圧がオフされてフィードスルーが生じる。フィードスルーの分だけ共通電位が信号電圧のコモン電圧より予め低く設定されており、電気泳動材料に交流電圧が印加される。この時材料に印加される実効電圧は、下記式４によって得られる。
【００３３】
【数４】
2011170172.tif 000006
【００３４】
製造ばらつき等の理由でフィードスルーが変化し、先のものよりＶｂだけ大きくなった時の実効電圧は下記式５によって得られる。
【００３５】
【数５】
2011170172.tif 000007
【００３６】
Ｖｂの２倍が電圧のばらつきとなる。
またその結果、液晶では問題とならなかったバラツキが片極性では大きな問題となることがわかる。それは中間調での表示ムラ（均一でない表示）となる。この課題は、高精細またはカラー表示を実現する上で画素が小さくなり保持容量が十分確保できなくなると顕著になってくる。事実、３８５ｄｐｉのアモルファスＴＦＴを用いた試作品（Ｃｓ＝４００ｆＦ、Ｃｇｄ＝６０ｆＦ）では中間階調で表示ムラが発生し白黒の２階調表示しかできなかった。
【００３７】
上記表示ムラを解消するにはフィードスルーのバラツキを小さくすればよい。上記式（１）において、一般的に寄生容量Ｃｇｄ<<保持容量Ｃｓ、電気光学材料の容量Ｃｅである。フィードスルーのばらつきを小さくするには式（１）より保持容量Ｃｓを大きくする、あるいは寄生容量Ｃｇｄを小さくすることが考えられる。（電気光学材料の容量Ｃｅは材料起因で固定のためここでは考えない。）保持容量Ｃｓを大きくするのは以下に示す構造及び製造方法にてＴＦＴ基板を作成することが有効であり、寄生容量Ｃｇｄを小さくするには移動度の大きい選択トランジスタＴＲｓを用いて、選択トランジスタＴＲｓそのものを小さくする方法が有効である。
【００３８】
ここで、従来の電気泳動表示装置の回路図を図１６および図１７に示す。
図１６（ａ）は従来の画素回路を示す図であり、図１６（ｂ）は画素構成を示す平面図である。
図１６（ａ）,（ｂ）に示すように、画素回路は、電気光学材料としての電気泳動素子３２と、この電気泳動素子３２の電気分極状態を保持するための保持容量Ｃｓと、スイッチング動作を行っている保持容量Ｃｓに電荷を蓄積させるための選択トランジスタＴＲｓと、を含んで構成されている。選択トランジスタＴＲｓは、そのゲート電極４１ｅに走査線６６が接続され、ソース電極４１ｃにデータ線６８が接続され、ドレインに電気泳動素子３２および保持容量Ｃｓの一方の電極が接続されている。保持容量Ｃｓの他方の電極は、走査線６６と平行して延在する保持容量線６９に接続されている。
【００３９】
先に述べたとおり、表示ムラを解消するにはフィードスルーのバラツキを小さくすることが有効であるから、その画素のレイアウトのほとんどの部分を保持容量Ｃｓが占める構成が知られている。ところが、画面が高精細になればなるほど、画素面積に占める保持容量の割合を小さくせざるを得ない。つまり、駆動素子を構成する部分の面積が素子のデザインルールの制約により、縮小に限界がある。すなわち、特に高精細品においては、電気泳動素子の容量Ｃｅｐやゲート・ドレイン間の容量Ｃｇｄに対する保持容量Ｃｓの比が少なくなるので、フィードスルーの影響が大きくなり、表示ムラが発生しやすくなっていた。
そこで、本発明では、保持容量線と前段の走査線６６とを共通とすることで、大きな保持容量Ｃｓを確保し、フィードスルーのばらつきを低減した。
【００４０】
以下に本実施形態の概略構成について詳述する。
本実施形態では、保持容量Ｃｓを形成する一対の電極のうち一方の電極がトランジスタＴＲｓのドレイン電極と電気的に繋がっており、もう一方の電極が前段の走査線６６と電気的に繋がっている。
【００４１】
図７は、本実施形態の電気泳動表示装置１００の概略構成を示す部分断面図である。
図７に示すように、本実施形態の電気泳動表示装置１００は、素子基板３０（第１基板）と対向基板３１（第２基板）との間にカプセル型の電気泳動素子３２を挟持してなる。素子基板３０の電気泳動素子３２側の面には、互いに交差する方向に延びる複数の走査線６６と複数のデータ線６８とが形成されている。また、これら走査線６６及びデータ線６８と接続される選択トランジスタＴＲｓと該選択トランジスタＴＲｓに接続された画素電極３５と、保持容量Ｃｓ（キャパシタ）と、を有して構成されている。
【００４２】
図８（ａ）は、電気泳動表示装置１００の画素４０Ａ，４０Ｂの回路構成図であり、図８（ｂ）は、（ａ）のＡ−Ａ線に沿う位置における断面図である。
図８（ａ）に示すように、各画素４０Ａ，４０Ｂには、画素スイッチング素子として選択トランジスタＴＲ１（ＴＲｓ）、ＴＲ２（ＴＲｓ）、画素電極３５、電気泳動素子３２、共通電極３７および保持容量Ｃ１（Ｃｓ）、Ｃ２（Ｃｓ）がそれぞれ設けられている。
選択トランジスタＴＲ１、ＴＲ２は、それぞれＮ−ＭＯＳ（Negative Metal Oxide Semiconductor）ＴＦＴで構成されている。
電気泳動素子３２は、画素電極３５と共通電極３７との間で挟持されている。
保持容量Ｃ１，Ｃ２は後述する素子基板３０上に形成され、誘電体膜を介して対向配置された一対の電極１０ａ，１０ｂを有している。
そして、選択トランジスタＴＲ１，ＴＲ２を介してそれぞれ書き込まれた画像信号電圧で充電される。詳しくは後述するが、本実施形態の保持容量Ｃ１，Ｃ２は、隣り合う他の走査線６６を利用して保持容量Ｃｓを形成するCs-on-gate構造とされている。
【００４３】
画素４０Ａの選択トランジスタＴＲ１は、そのゲート電極４１ｅにｉ＋１行の走査線６６が接続されるとともにソース電極４１ｃにはデータ線６８が接続されており、ドレイン電極４１ｄには保持容量Ｃ１の一方の電極１０ａと画素電極３５とが接続されている。そして、保持容量Ｃ１の他方の電極１０ｂはｉ行の走査線６６と接続されている。
【００４４】
画素４０Ｂの選択トランジスタＴＲ２は、そのゲート電極４１ｅにｉ＋２行の走査線６６が接続されるとともにソース４１ｃにはデータ線６８が接続されており、ドレイン４１ｄには保持容量Ｃ２の一方の電極２０ａと画素電極３５とが接続されている。そして、保持容量Ｃ２の他方の電極１０ｂはｉ＋１行の走査線６６に接続されている。
【００４５】
各保持容量Ｃ１,Ｃ２は、それぞれ一対の電極１０ａ、１０ｂによって容量を形成する構成とされており、画素領域の選択トランジスタＴＲｓを形成する領域以外の面積を略占める大きさで形成されている。保持容量Ｃ１の電極１０ｂはｉ行の走査線６６が画素４０Ａ内に延出された部分からなり、保持容量Ｃ２の電極１０ｂはｉ＋１行の走査線６６が画素４０Ｂ内に延出された部分からなっている。つまり、本実施形態では、各画素４０Ａ，４０Ｂの保持容量Ｃ１,Ｃ２の電極１０ｂ,１０ｂとしてそれぞれ前段の走査線６６を利用している。
【００４６】
図８（ｂ）に示すように、ガラス基板からなる素子基板３０上には、厚さ３００ｎｍのアルミニウム（Ａｌ）からなるゲート電極４１ｅと、走査線６６と、保持容量Ｃ１,Ｃ２の一方の電極１０ｂとが設けられている。これらゲート電極４１ｅ、走査線６６および保持容量Ｃ１,Ｃ２の一方の電極１０Ｂを覆って酸化シリコン物や窒化シリコン物からなるゲート絶縁膜４１ｂが基板面全体に形成されている。
このゲート絶縁膜４１ｂ上には、厚さ３００ｎｍのアルミニウム（Ａｌ）からなるソース電極４１ｃとドレイン電極４１ｄとがゲート電極４１ｅ及び半導体層４１ａと一部重なるようにそれぞれ設けられている。ソース電極４１ｃとドレイン電極４１ｄは、半導体層４１ａに一部乗り上げるようにして形成されている。また、同じく厚さ３００ｎｍのアルミニウム（Ａｌ）からなる保持容量Ｃｓの一方の電極１０ｂが保持容量Ｃ１,Ｃ２の電極１０ｂ上に形成されている。この保持容量Ｃｓの一方の電極１０ｂはドレイン電極４１ｄに接続されている。
【００４７】
ソース電極４１ｃ、ドレイン電極４１ｄ及び保持容量Ｃｓの一方の電極１０ａを覆うようにして第２絶縁膜４１Ｂ上に、厚さ１００ｎｍのシリコン酸化膜と、厚さ３００ｎｍの窒化シリコン膜とからなる保護膜４２が設けられている。この保護膜４２は平坦化膜として機能する。
【００４８】
保護膜４２上には、厚さ５０ｎｍのＩＴＯからなる画素電極３５が形成されている。この画素電極３５は、保護膜４２を貫通するコンタクトホールＨを介して下層のドレイン電極４１ｄと接続されている。
【００４９】
一方、対向基板３１には、ＰＥＴからなる透明基板上に厚さ１００ｎｍのＩＴＯからなる共通電極３７（対向電極）が設けられている。ここで、上記した素子基板３０の構成の場合、保持容量Ｃｓの絶縁膜の膜厚が１００ｎｍと薄くなっている。
【００５０】
次に、本実施形態の効果について図９および図１０を用いて説明する。
図９および図１０では、従来の画素回路と、本発明を適用した画素回路において、寄生容量Ｃｇｓのバラツキ＝ΔＣｇｓが、寄生容量Ｃｇｓに対して３０％ばらついたときの実効電圧のバラツキ（２Ｖｂ）の関係と、そのときのバラツキ低減率を示す。図１０において、左軸に寄生容量に対する実効電圧のバラツキ（２Ｖｂ）を示し、右軸にその際のバラツキ低減率を示し、横軸に解像度領域（ｄｐｉ）を示している。
【００５１】
この結果より、本発明の画素回路は、従来の方式と比べて、実効電圧のバラツキ（２Ｖｂ）が減少していることが分かる。特に、２００ｄｐｉ以上の高解像度領域において、そのバラツキ低減率は１０％以上と効果的であった。この結果は、高精細であるほど顕著に現れる。
具体的には、３００ｄｐｉでは実効地のバラツキが０．１Ｖ、約２０％、４００ｄｐｉで、実効値のバラツキが約０．２Ｖ、約３０％のバラツキ低減の効果があることが分かった。これにより、表示される画像の階調のバラツキを低減することが可能となる。
【００５２】
解像度が大きくなると、画素あたりの面積が小さくなる。ここで、解像度によらず、トランジスタのサイズが変化しないとすると、解像度が大きくなるにつれて保持容量や単位画素あたりの電気泳動素子３２の容量Ｃｅｐが小さくなる。その結果、保持容量Ｃｓや、電気泳動素子３２の容量Ｃｅｐに対するゲート・ソース間の容量Ｃｇｓの割合が大きくなり、実効電圧のバラツキが大きくなる。
【００５３】
これに対して、本発明の適用により保持容量Ｃｓを増加させることによって、保持容量Ｃｓに対する寄生容量Ｃｇｓの割合を減少させ、実効電圧のバラツキを小さくすることができる。もともと保持容量Ｃｓの大きな低解像度の表示装置では、大きな効果は発揮されないが、特に高精細の表示装置において有効である。特に、画素電極３５が２００ｄｐｉ以上のドット密度で形成されている場合に効果的である。容量比でいうと、選択トランジスタの寄生容量Ｃｇｓが保持容量Ｃｓの１％以上の表示装置において、効果が覿面に現れる。
【００５４】
本発明のように、前段の走査線６６との間に積極的に容量を形成することは、電気泳動素子３２を駆動する際の高速応答化や、残像対策としても効果が大きい。ある行の走査線６６に接続される画素回路において、順次選択されることによって前段の走査線６６の電圧が変化した際、保持容量Ｃｓを介した容量結合で画素電極３５の電位が瞬時に歪むという現象が生じる。これにより、電気鏡像力によって、画素電極３５の付近に吸着していた、電気泳動粒子３２がマイクロカプセル２０の壁面から引き剥がされて、電気泳動しやすい状態となる。
続いて、当該行の走査線６６が選択されて、画素電極３５に任意の電圧を加えられると、電気泳動粒子３２は高速に応答し、また残像も低減されるという効果が得れる。
【００５５】
次に、本実施形態の電気泳動表示装置１００の製造方法について述べる。
図１１は、電気泳動表示装置１００の製造工程を示す部分断面図である。
【００５６】
図１１（ａ）に示すように、０．６ｍｍ厚の石英からなる基材３０Ａ上に、ＳｉＯ２膜からなる下地絶縁膜２９を形成する。
次に、タンタル（Ｔａ）やクロム（Ｃｒ）を物理気相堆積法にて基板面全体に堆積させて、厚さ１００〜３００ｎｍの金属薄膜を形成し、フォトエッチング法でゲート電極４１ｅ、走査線６６および保持容量Ｃｓの一方の電極１０ｂを形成する。
この際、ゲート電極４１ｅやその他配線が、後に形成する電気泳動素子３２に及ぼす電気的影響を低減するために、これらはできるだけ細い配線幅とすることが好ましい。具体的には、４μｍ以下の配線幅が好ましい。
【００５７】
図１１（ｂ）に示すように、ゲート電極４１ｅ、走査線６６および電極１０ｂを覆うようにして、基板上に、プラズマＣＶＤ法で水酸化窒化シリコン膜（ＳｉＮｘ）を、プラズマ化学気相堆積（ＰＥＣＶＤ）法にてモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）とを原料気体として堆積させる。
このようにして、厚さ３００ｎｍのゲート絶縁膜４１ｂを形成する。
次に、ゲート絶縁膜４１ｂ上には、モノシランと水素を原料として、真性非晶質シリコン膜７１を５０ｎｍから１５０ｎｍ程度、ＰＥＣＶＤ法にて堆積させる。この層は、後に選択トランジスタＴＲｓのチャネルとなる。
【００５８】
図１１（ｃ）に示すように、エッチングストッパ４４となる窒化シリコン膜を堆積し、フォトリソグラフィ法によりアイランド状に加工する。この窒化シリコン膜は、後に選択トランジスタＴＲｓのソース・ドレイン領域となるｎ型非結晶質シリコン膜をエッチング加工する際にチャネル部にシリコン層を保護する目的で形成されるが省略することも可能である。
【００５９】
図１１（ｄ）に示すように、リンを１×１０２０ｃｍ−３程度含んだｎ型非結晶シリコン層７２をＰＥＣＶＤ法にて堆積し、ソース・ドレイン領域とする。
図１１（ｅ）に示すように、フォトリソグラフィ法にて、真性非結晶シリコン層７３とｎ型非結晶質シリコン層７４とを同時に島状に加工する。
図１１（ｆ）に示すように、アルミニウム（Ａｌ）などの金属材料をスパッタ法にて堆積し、この金属膜をフォトリソグラフィ法にてパターニングすることで、ソース電極４１ｃ、ドレイン電極４１ｄ、データ線６８を形成し、トランジスタＴＲｓおよび保持容量Ｃｓを得る。
図１２（ｇ）に示すように、ソース電極４１ｃ、ドレイン電極４１ｄ、データ線６８を覆うようにして、水素化窒化シリコン膜をプラズマＣＶＤ法にて堆積させ、平坦化膜として保護膜４２を形成する。
図１２（ｈ）に示すように、後の工程で形成する画素電極３５とを接続するためのコンタクトホールを、フォトリソグラフィ法にて形成する。
図１２（ｉ）に示すように、ＩＴＯなどからなる透明電極をスパッタ法にて成膜し、フォトリソグラフィ法にて画素電極５３の形状に加工する。本実施形態では、画素領域内に２００ｄｐｉ以上のドット密度で形成する。
図１２（ｊ）に示すように、
対向基板３１上に共通電極３７と複数のマイクロカプセルからなる電気泳動層３２を備えた電気泳動シート３２を素子基板３０の画素電極３５上に貼り合わせることによって、本実施形態の電気泳動表示装置１００が完成する。
【００６０】
本実施形態の製造方法によれば、各画素４０の保持容量Ｃｓの他方の電極１０ｂが前段の走査線６６に接続されていることから、保持容量線を形成する必要がなくなり、製造が容易になる。
【００６１】
以上、本実施形態では、前段の走査線６６との間に保持容量Ｃｓを形成することで、開口率を維持しながら、大きな保持容量を確保できる画素回路を実現した。
これにより、高精細であってもフィードスルーが少なく、残像も低減されて高速に動作する電気泳動表示装置１００を実現した。
【００６２】
[第２実施形態]
次に、本発明の第２実施形態について述べる。
図１３は、第２実施形態の素子基板の平面図を示す図であって、図１４は、画素回路を示す図である。・
先に記載の第１実施形態では、走査線６６との間に保持容量Ｃｓを形成していた。これによると、走査線６６にゲート線駆動の際の負荷が大きくなってしまうとの欠点がある。走査線６６の負荷が大きいと、例えば、大画面化、高精細化などによって走査線６６を高速に駆動せねばならなくなったときに、その応答が遅くなり、表示体としての動作に支障をきたすおそれがある。
【００６３】
そこで、本実施形態では、容量は減らさずに走査線６６の負荷を低減した画素回路とした。図１３および図１４に示すように、この回路は、第１実施形態に示した画素回路に加えて、保持容量線６９を備えている。
【００６４】
保持容量線６９は、共通電極あるいは低電位電源線に接続されている。画素電極３５と保持容量線６９との間には保持容量Ｃｓａ（第１キャパシタ）が設けられ、画素電極３５と走査線６６との間には保持容量Ｃｓｂ（第２キャパシタ）が設けられ、これら２つの保持容量Ｃｓａ，Ｃｓｂは並列に接続されている。よって、本実施形態では、１画素の画素回路における保持容量Ｃｓは保持容量Ｃｓａと保持容量Ｃｓｂとの合計となる。
【００６５】
このような構成により、１画素における保持容量Ｃｓを２つの容量Ｃｓａ，Ｃｓｂに分割することで、走査線６６の負荷を低減させ、高速動作にも実用的な構成となっている。また、本実施形態においても、例えばキャパシタＣｓａの他方の電極１０ｂを構成する走査線６６が、当該キャパシタＣｓａの画素４０Ａが属する走査線６６の直前に駆動されるｉ＋２行の走査線６６である。よって、かかる構成であっても、前段の走査線６６の電位が変化したときの容量カップリングによる画素電極３５の電位の変動が生じるため、残像低減や高速応答の効果は維持される。
【００６６】
このように、前段の走査線６６との間に保持容量Ｃｓを形成することで、開口率を維持しながら、大きな保持容量を確保できる画素回路を実現した。
これにより、高精細であってもフィードスルーが少なく、残像も低減されて高速に動作する電気泳動表示装置２００を実現した。
【００６７】
なお、本実施形態では、薄膜半導体素子としてアモルファスシリコンＴＦＴを使用した例について示したが、チャネルエッチタイプのアモルファスシリコンＴＦＴ、ＨＴＰＳ、ＬＴＰＳ、酸化物ＴＦＴ、有機ＴＦＴを用いてもよい。
また、図１に示す全体図で内蔵ドライバを内蔵していたが、各走査線６６、データ線６８をＩＣを接続して駆動してもよい。
また、記載されていないが、保護ダイオードを内蔵してもよい。
【００６８】
なお、本実施形態においてそれぞれを構成する部材は上記にこだわらない。素子基板３０や対向基板３１としてはＰＥＴ以外の有機材料やガラス以外の無機材料を用いても良い。ソース電極４１ｃ、ドレイン電極４１ｄ、ゲート電極４１ｅを構成するのはＡｌ以外の金属や、有機材料を用いても良い。半導体材料もａ−ＩＧＺＯ以外のＡＧＺＯ、ＺｎＯ、ＡＺＯ等の酸化物半導体や有機半導体材料、水素化アモルファスやタ結晶のシリコン等の無機材料を用いても良い。各種絶縁膜は上記以外の無機絶縁体材料や有機絶縁体材料を用いても良い。
【００６９】
膜厚も上記以外のものを用いても良い。
製造方法もプラズマＣＶＤやスパッタ法、フォトエッチング法に限らない。インクジェット等の塗布法を用いても良い。
【００７０】
上記実施形態ではボトムゲート構造のＴＦＴとしたが、トップゲート構造のＴＦＴを用いる場合においても同様の構成とすることができる。
【００７１】
また、カプセル型の電気泳動素子３２を用いたが、それ以外の適用も可能である。例えば一対の基板間に隔壁を形成し、この一対の基板と隔壁とによって形成された空間に電気泳動素子を封入する構成とすることもできる。
【００７２】
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００７３】
（電子機器）
次に、上記各実施形態の電気泳動表示装置１００を、電子機器に適用した場合について説明する。
図１３は、本発明の電気泳動表示装置１００を適用した電子機器の具体例を説明する斜視図である。
図１３（ａ）は、電子機器の一例である電子ブックを示す斜視図である。この電子ブック１０００は、ブック形状のフレーム１００１と、このフレーム１００１に対して回動自在に設けられた（開閉可能な）カバー１００２と、操作部１００３と、本発明の電気泳動表示装置によって構成された表示部１００４と、を備えている。
【００７４】
図１３（ｂ）は、電子機器の一例である腕時計を示す斜視図である。この腕時計１１００は、本発明の電気泳動表示装置によって構成された表示部１１０１を備えている。
【００７５】
図１３（ｃ）は、電子機器の一例である電子ペーパーを示す斜視図である。この電子ペーパー１２００は、紙と同様の質感および柔軟性を有するリライタブルシートで構成される本体部１２０１と、本発明の電気泳動表示装置によって構成された表示部１２０２を備えている。
【００７６】
例えば電子ブックや電子ペーパーなどは、白地の背景上に文字を繰り返し書き込む用途が想定されるため、消去時残像や経時的残像の解消が必要とされる。
なお、本発明の電気泳動表示装置を適用可能な電子機器の範囲はこれに限定されず、帯電粒子の移動に伴う視覚上の色調の変化を利用した装置を広く含むものである。
【００７７】
以上の電子ブック１０００、腕時計１１００及び電子ペーパー１２００によれば、本発明に係る電気泳動表示装置が採用されているので、低消費電力の表示手段を備えた電子機器となる。
【００７８】
なお、上記の電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、ＩＣカード、リライタブルペーパー、携帯電話、携帯用オーディオ機器、ＰＤＡ、電子辞書、指紋認証装置、中央演算処理装置、電子扇子、電子値札、電子広告などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【符号の説明】
【００７９】
１００,２００  電気泳動表示装置、Ｃｓ  保持容量（キャパシタ）、１０ａ  電極（一方の電極）、１０ｂ  電極（他方の電極）、３０  素子基板（第１基板）、３１  対向基板（第２基板）、３２  電気泳動素子、３５  画素電極、６６  走査線、６８  データ線、６９  保持容量線、ＴＲｓ  選択トランジスタ、１０００  電子ブック（電子機器）、１１００  腕時計（電子機器）、１２００  電子ペーパー（電子機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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