(57)【要約】【課題】  リセット動作を高速で行うことが可能な固体撮像装置を提供する。【解決手段】  本発明に係る固体撮像装置は、複数の画素が行列状に配される。複数の画素のうち、並列に読み出されない２つの画素を、便宜的に第１の画素及び第２の画素とする。第１のリセット電源線と第１の画素に含まれる増幅トランジスタの制御電極との間の電気的経路に第１のリセットトランジスタが配される。第１の画素に含まれる増幅トランジスタの制御電極と、第２の画素に含まれる増幅トランジスタの制御電極との間の電気的経路に第２のリセットトランジスタが配される。第２の画素に含まれる増幅トランジスタの制御電極と第２のリセット電源線との間の電気的経路に第３のリセットトランジスタが配される。【選択図】  図１
2011238768.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、
前記光電変換部で発生した電荷が転送される制御電極を有する増幅トランジスタと、
を有する画素が行列状に配され、
各行に含まれる複数の前記画素からの信号が対応する出力信号線に並列に出力される固体撮像装置において、
行列状に配された前記画素は、第１の画素と、前記第１の画素とは並列に前記信号が出力されない第２の画素とを含み、
前記制御電極をリセットするための電圧を供給する第１のリセット電源供給部及び第２のリセット電源供給部と、
前記第１のリセット電源供給部と前記第１の画素の増幅トランジスタの制御電極との電気的導通を制御する第１のリセットトランジスタと、
前記第１の画素の増幅トランジスタの制御電極と前記第２の画素の増幅トランジスタの制御電極との電気的導通を制御する第２のリセットトランジスタと、
前記第２の画素の増幅トランジスタの制御電極と前記第２のリセット電源供給部との電気的導通を制御する第３のリセットトランジスタと、
を備えることを特徴とする固体撮像装置。
【請求項２】
前記増幅トランジスタが第１の導電型であり、前記第１及び前記第２のリセットトランジスタの導電型が、前記第１の導電型とは反対の第２の導電型であり、
前記第１の画素の増幅トランジスタの制御電極が、前記第１リセットトランジスタ及び前記第２リセットトランジスタの主電極に接続され、
前記第１の画素の増幅トランジスタの制御電極と、前記第１のリセットトランジスタまたは前記第２のリセットトランジスタの制御電極との間に結合容量を有し、
前記結合容量を介して、前記リセットトランジスタの制御電極に供給された電圧で、前記第１の画素の増幅トランジスタの制御電極の電位を制御する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１のリセット電源供給部は第１のリセット電源線を含み、
前記第２のリセット電源供給部は第２のリセット電源線を含み、
前記第１のリセット電源線及び前記第２のリセット電源線は、画素領域外に配されていることを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記増幅トランジスタの導電型がＰ型であることを特徴とする請求項１乃至請求項３のいずれか一項に記載の固体撮像装置。
【請求項５】
前記画素に、前記光電変換部で発生した電荷を、前記増幅トランジスタの制御電極に転送する転送トランジスタが含まれることを特徴とすることを特徴とする請求項１乃至請求項４のいずれか一項に記載の固体撮像装置。
【請求項６】
複数の光電変換部と、前記複数の光電変換部で発生した電荷を、それぞれ１つの増幅トランジスタの制御電極に転送する複数の転送トランジスタとを有することを特徴とする請求項１乃至請求項４のいずれか一項に記載の固体撮像装置。
【請求項７】
前記光電変換部の上部に、入射光を前記光電変換部に導くための光ガイドが配されたことを特徴とする請求項１乃至請求項６のいずれか一項に記載の固体撮像装置。
【請求項８】
前記光電変換部が配された半導体基板を有し、
前記半導体基板の第１主面側に前記出力信号線が配され、
前記第１主面とは反対の第２主面側から前記光電変換部に光が入射する裏面照射型であることを特徴とする請求項１乃至請求項７のいずれか一項に記載の固体撮像装置。
【請求項９】
前記増幅トランジスタは接合型電界効果トランジスタ、バイポーラトランジスタ、または静電誘導トランジスタのいずれかであることを特徴とする請求項１乃至請求項８のいずれか一項に記載の固体撮像装置。
【請求項１０】
前記増幅トランジスタ及び前記リセットトランジスタが配された半導体領域を有し、
前記増幅トランジスタの一方の主電極領域には前記半導体領域を介して電圧が供給されることを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
行列状に配された前記画素の１列に対応して複数の前記出力信号線が配され、
複数の行に含まれる前記画素からの信号が対応する前記複数の出力信号線に並列に出力され、
行列状に配された前記画素は、前記第１の画素と並列に信号が出力され、かつ前記第１の画素とは異なる行に含まれる第３の画素を含み、
前記第２のリセットトランジスタの一方の主電極が前記第１の画素の増幅トランジスタの制御電極に接続され、前記第２のリセットトランジスタの他方の主電極が前記第３の画素の増幅トランジスタの制御電極に接続され、
前記第３の画素の増幅トランジスタの制御電極と前記第２の画素の増幅トランジスタの制御電極との電気的導通を制御する第４のリセットトランジスタを有することを特徴とする請求項１乃至請求項１０のいずれか一項に記載の固体撮像装置。
【請求項１２】
請求項２に記載の固体撮像装置の駆動方法において、
前記第１の画素の制御電極に前記電荷が転送される際に、
前記第１のリセットトランジスタ及び前記第２のリセットトランジスタを非導通状態として、前記第１の画素の制御電極を電気的に浮遊状態とし、
前記第３のリセットトランジスタを導通状態として、前記第２の画素の制御電極に前記リセット電圧を印加すること
を特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置、特に増幅型固体撮像装置とその駆動方法に関するものである。
【背景技術】
【０００２】
近年、固体撮像装置として、画素に信号増幅機能が備わった増幅型固体撮像装置（以下増幅型センサと呼ぶ）が注目されている。特許文献１に開示されるように、増幅型センサにおいて、行に配列された画素に含まれる複数の増幅用のバイポーラトランジスタの制御電極をリセットＭＯＳトランジスタにより直列接続した構成が提案されている。この構成では、リセット電源線は直列接続されたリセットＭＯＳトランジスタの終端部に配置される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−１８６４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年の固体撮像装置では、１０００万画素以上の画素が行列状に配される。読出し速度向上のため、行方向に配列された複数の画素は、略同時にリセットされ、信号が並列に読み出される。複数の増幅用のバイポーラトランジスタの制御電極をリセットＭＯＳトランジスタにより行方向に直列接続する構成では、制御電極の寄生容量及びリセットＭＯＳトランジスタのオン時の抵抗が、それぞれ行方向の画素数倍に大きくなる。そのため制御電極をリセットするために要する時間が長くなる。したがって、同一行に配される画素の数が多いイメージセンサに適用する場合、駆動時間の制約に対応することが困難であった。
【課題を解決するための手段】
【０００５】
本発明に係る固体撮像装置は、光電変換部と、前記光電変換部で発生した電荷が転送される制御電極を有する増幅トランジスタと、を有する画素が行列状に配され、各行に含まれる複数の前記画素からの信号が対応する出力信号線に並列に出力される固体撮像装置において、前記制御電極をリセットするための電圧を供給する第１のリセット電源供給部及び第２のリセット電源供給部と、前記第１のリセット電源供給部と第１の画素の増幅トランジスタの制御電極との電気的導通を制御する第１のリセットトランジスタと、前記第１の画素の増幅トランジスタの制御電極と前記第１の画素とは並列に信号が出力されない第２の画素の増幅トランジスタの制御電極との電気的導通を制御する第２のリセットトランジスタと、前記第２の画素の増幅トランジスタの制御電極と前記第２のリセット電源供給部との電気的導通を制御する第３のリセットトランジスタとを備えることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、リセット動作を高速で行うことが可能な固体撮像装置を提供することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施例を説明する画素の等価回路図ある。
【図２】本発明の第１の実施例を説明する画素の断面構造図である。
【図３】本発明の第２の実施例を説明する画素の等価回路図である。
【図４】本発明の第３の実施例を説明する画素の断面構造図である。
【図５】本発明の第４の実施例を説明する画素の断面構造図である。
【図６】本発明に係る固体撮像装置の画素配列を示す模式図である。
【図７】本発明に係る固体撮像装置の画素配列を示す模式図である。
【図８】本発明に係る第１の実施例を駆動するためのパルス図である。
【発明を実施するための形態】
【０００８】
〔実施例１〕
以下、本発明の実施例について図面を用いて詳細に説明する。図１に本発明に係る固体撮像装置の第１の実施例の等価回路図を示す。図１において、点線に囲まれた要素が１つの画素１０ａに含まれる。図１の等価回路では６個の画素が３行２列に配された構成を示している。各画素において同様の機能を有する要素には同じ数字の符号を付し、画素毎に異なるアルファベットを数字の末尾に付して区別する。なお、本発明はこのような画素数に限られることはなく、複数の画素が行列状に配されていればよい。
【０００９】
図１において、１は光電変換部であり、例えばフォトダイオードである。２はフォトダイオード１で発生した電荷を転送する転送ＭＯＳトランジスタである。３は増幅トランジスタの制御電極であり、フォトダイオード１で発生した電荷が転送される。４はリセット電圧を制御電極３に印加するためのリセットＭＯＳトランジスタである。転送ＭＯＳトランジスタ２及びリセットＭＯＳトランジスタ４の導電型はどちらもＮ型である。６はＰ型の接合型電界効果トランジスタ（以下ＪＦＥＴ）であり、光電変換部で発生した信号電荷を増幅するための増幅トランジスタである。８はリセットＭＯＳトランジスタのゲートと制御電極３との間の結合容量である。出力信号線７には定電流源Ｉが接続され、画素のＰ型ＪＦＥＴと共にソースフォロアを構成する。
【００１０】
リセットＭＯＳトランジスタ４のゲートにはリセットパルスＲｅｓが入力され、転送ＭＯＳトランジスタ２のゲートには転送パルスＴｘが入力される。リセットＭＯＳトランジスタ４と転送ＭＯＳトランジスタ２は、それぞれリセットパルスＲｅｓと転送パルスＴｘによって、導通状態、非導通状態のいずれかに制御可能である。行列状に配された画素の両端には、制御電極３をリセットするためのリセット電圧を供給するリセット電源線ＶＲＥＳ１とＶＲＥＳ２が配される。リセット電源線は、更に、光電変換部をリセットするものであってもよい。
【００１１】
各画素の増幅トランジスタ６からの信号は出力信号線７に出力される。本実施例では、信号処理の高速化のために行方向に配された画素１０ａと画素１０ｂの信号がそれぞれ出力信号線７ｘと７ｙに並列に読み出される。同様に、画素１０ｃと画素１０ｄからの信号が並列に読み出され、続いて、画素１０ｅと画素１０ｆからの信号が並列に読み出される。そして、列方向に配された画素１０ａと画素１０ｃと画素１０ｅの信号は、並列には読み出されない。
【００１２】
本実施例では、列方向に配された２つの画素１０ａと１０ｃの増幅トランジスタの制御電極の間の電気的経路にリセットＭＯＳトランジスタ４ａが配される。リセットＭＯＳトランジスタ４ａは増幅トランジスタ６ａの制御電極３ａと増幅トランジスタ６ｃの制御電極３ｃとの電気的接続を制御する。増幅トランジスタ６ａの制御電極３ａとリセット電源線ＶＲＥＳ１との間の電気的経路には、リセットＭＯＳトランジスタ４ｘが配される。リセットＭＯＳトランジスタ４ｘは増幅トランジスタ６ａの制御電極３ａとリセット電源線ＶＲＥＳ１との電気的接続を制御する。そして、増幅トランジスタ６ｃの制御電極３ｃとリセット電源線ＶＲＥＳ２の間の電気的経路にリセットＭＯＳトランジスタ４ｃが配される。リセットＭＯＳトランジスタ４ｃは増幅トランジスタ６ｃの制御電極３ｃとリセット電源線ＶＲＥＳ２との電気的接続を制御する。他の画素の増幅トランジスタの制御電極についても、隣接画素に含まれる増幅トランジスタの制御電極またはリセット電源線との間を電気的に接続するリセットＭＯＳトランジスタが配される。
【００１３】
このようにして、互いに並列に読み出されない複数の画素に含まれる増幅トランジスタの制御電極が、リセットＭＯＳトランジスタによって列方向に直列接続される。直列接続された複数の制御電極のうち両端に配された制御電極は、それぞれ別のリセットＭＯＳトランジスタを介してリセット電源線に接続される。そのため、本実施例では、各画素の制御電極は、１つ以上のリセットＭＯＳトランジスタを介して、第１のリセット電源供給部（リセット電源線ＶＲＥＳ１）と第２のリセット電源供給部（リセット電源線ＶＲＥＳ２）の両方と電気的に接続されることが可能である。なお、列方向に配されるリセットＭＯＳトランジスタの数は、一列に含まれる画素数よりひとつだけ増える。
【００１４】
図１が示すように、制御電極３ｃとリセット電源線ＶＲＥＳ２との間の電気的経路には、リセットＭＯＳトランジスタ４ｃの他に、制御電極３ｅ及びリセットＭＯＳトランジスタ４ｅが配されている。このように、リセットＭＯＳトランジスタ４ｃが電気的接続を制御する経路に他の要素が配された構成としてもよい。例えば、１０００万画素以上の画素が行列状に配される固体撮像装置においては、ある画素の制御電極とリセット電源供給部との間に数千個の画素に含まれる増幅トランジスタの制御電極とリセットトランジスタが配される場合もある。
【００１５】
詳しくは後述するが、図１に示すような制御電極とリセットＭＯＳトランジスタの構成によれば、制御電極をリセットする際に列毎に１つの制御電極をリセットすればよいので、寄生容量及び寄生抵抗が小さくなる。
【００１６】
図２は本実施例の画素領域の断面概略図であり、図１と対応する部分には同一の番号を付している。画素領域とは、半導体基板において画素が行列状に配されている領域である。半導体基板の一部の領域が画素領域であってもよいし、基板の全部が画素領域であってもよい。
【００１７】
図２において、９はＰ型の半導体領域、１０は絶縁体による素子分離部、１１は光入射面の表面に配されたＰ型半導体領域、１２は信号電子が蓄積されるＮ型半導体領域である。Ｐ型半導体領域９、Ｐ型半導体領域１１は、それぞれＮ型半導体領域１２とＰＮ接合を構成し、フォトダイオード１を構成している。１３は転送ＭＯＳトランジスタ２のゲート電極である。
【００１８】
図１の制御電極３はＮ型半導体領域で構成されており、図２の対応するＮ型半導体領域に同一の符号を付してある。以後本明細書において、回路のノードを意味する場合には制御電極と記し、画素断面における半導体領域を意味する場合には制御電極領域と記す。１４はＰ型半導体領域であり、基板表面と水平な平面において制御電極領域３に囲われている。Ｐ型ＪＦＥＴ６はソース領域であるＰ型半導体領域１４、制御電極領域３、ドレイン領域であるＰ型半導体領域９とで構成される。Ｐ型半導体領域９は半導体基板そのものとしてもよいし、半導体基板に形成されたウェル領域としてもよい。
【００１９】
１５はリセットＭＯＳトランジスタ４のゲート電極、１６は列方向に隣接する画素の制御電極領域である。本実施例においては、隣接する画素の制御電極を接続するリセットＭＯＳトランジスタ４は、一方の画素の制御電極領域３をソース領域とし、他方の画素の制御電極領域１６をドレイン領域として構成される。
【００２０】
結合容量８はリセットＭＯＳトランジスタのゲート電極１５と制御電極領域３との重なりにより生じ、リセットＭＯＳトランジスタ４のゲート酸化膜を含んで構成される。１７は転送パルスＴｘを伝える制御配線であり、ゲート電極１３と接続される。１８はリセットパルスＲｅｓを伝える制御配線であり、ゲート電極１５と接続される。１９はソース領域１４と接続された信号配線である。信号配線１９は増幅トランジスタからの信号が読み出される出力信号線を構成する。制御配線１７、１８はそれぞれ行方向に配されている。
【００２１】
図１が示すとおり、本実施例ではリセット電源線が行列状に配された画素の両端に配されている。本実施例のように、画素領域外にリセット電源供給部を配する構成によれば、画素領域にはリセット電源を供給するための配線を配する必要がない。
【００２２】
続いて本実施例の動作について説明する。本実施例の初期状態として全画素がリセットされた状態を考える。すなわち、全てのリセットＭＯＳトランジスタが導通状態であり、全ての画素の制御電極にリセット電圧が印加されている状態である。それから、信号を読み出す行が選択され、選択された行に含まれる画素からの信号が対応する出力信号線に読み出される。
【００２３】
具体的な動作を、図８を用いて説明する。図８は、リセットＭＯＳトランジスタのゲートに入力されるリセットパルスＲｅｓ０、Ｒｅｓ１、Ｒｅｓ２、Ｒｅｓ３と、転送トランジスタのゲートに入力される転送パルスＴｘ１、Ｔｘ２、Ｔｘ３とを示している。各パルスは図１の対応するトランジスタのゲートに入力される。リセットＭＯＳトランジスタ及び転送ＭＯＳトランジスタを導通状態にする電圧をＨｉｇｈレベル、非導通状態にする電圧をＬｏｗレベルと呼ぶ。Ｈｉｇｈレベルは、例えば電源電位ＶＤＤに設定される。Ｌｏｗレベルは、例えばＧＮＤ電位や負の電位に設定される。なお、図８には、制御電極３ａ、制御電極３ｃ、制御電極３ｅの模式的な電位変化φ１、φ２、φ３が示されている。
【００２４】
まず、信号を出力する行を選択する動作について説明する。選択される画素に含まれる増幅トランジスタの制御電極の電位は浮遊状態である必要がある。かつ、本実施例では増幅トランジスタがＰ型なので、選択される画素に含まれる増幅トランジスタの制御電極の電位は共通の出力信号線７に接続された複数の画素の増幅トランジスタの制御電極の中で最も低い電位となっている必要がある。この状態で出力信号線から供給される定電流は選択画素のＰ型ＪＦＥＴ６にのみ流れ、そのソースフォロワ動作により選択画素の制御電極電位に対応した電位が、出力信号線７に出力される。増幅トランジスタがＮ型の場合には、選択された画素の制御電極の電位は、共通の出力信号線に接続された複数の画素の制御電極の中で最も高い電位となっている必要がある。
【００２５】
本実施例において、リセット電位ＶＲＥＳはＧＮＤ電位と電源電位ＶＤＤとの中間の電位である。行選択が行われる前には全てのリセットパルスはＨｉｇｈレベルにあって、すべてのリセットＭＯＳトランジスタは導通状態である。したがって全ての画素の制御電極電位はＶＲＥＳに設定されている。
【００２６】
ある行を選択する場合、選択行の画素の制御電極を挟む１対のリセットＭＯＳトランジスタに入力するリセットパルスをＬｏｗレベルにする。例えば２行目の画素１０ｃと１０ｄとを選択する場合、図８のＴ１のタイミングで示されるように、リセットパルスＲｅｓ１、Ｒｅｓ２をＨｉｇｈレベルからＬｏｗレベルへと切り変え、リセットパルスＲｅｓ０、Ｒｅｓ３はＨｉｇｈレベルを維持する。リセットパルスＲｅｓ１に対応するリセットＭＯＳトランジスタ４ａと４ｂ、リセットパルスＲｅｓ２に対応するリセットＭＯＳトランジスタ４ｃと４ｄは非道通状態になるので、２行目に配された画素の制御電極は電位的に浮遊状態になる。
【００２７】
本実施例ではリセットＭＯＳトランジスタはＮ型であり、Ｌｏｗレベルの電位の方が、Ｈｉｇｈレベルより低い。リセットパルスＲｅｓ１、Ｒｅｓ２がＬｏｗレベルに切り変わると、結合容量８を介して２行目に含まれる画素の制御電極の電位が下がる（図８のφ２）。２行目に隣接する１行目及び３行目に含まれる画素の制御電極の電位（図８のφ１とφ３）も、リセットパルスＲｅｓ１、Ｒｅｓ２の電位変化の影響を受けて瞬間的に変動する。しかし、リセットパルスＲｅｓ０、Ｒｅｓ３はＨｉｇｈレベルなので、選択される画素に隣接する画素に含まれる増幅トランジスタの制御電極の電位は、リセット電位ＶＲＥＳに戻る。２行目の画素に含まれる増幅トランジスタの制御電極が、共通の出力信号線に接続された画素の中で最も電位が低くなる。以上の動作によって、２行目の選択がなされる。
【００２８】
本実施例では、選択された画素の制御電極に直接接続された２つのリセットＭＯＳトランジスタを非導通状態とし、それ以外のリセットＭＯＳトランジスタを導通状態とすることで、結合容量を介して選択された画素の制御電極の電位を制御する。
【００２９】
２行目の画素が選択された後に、図８のＴ２のタイミングで転送パルスＴｘ２にＨｉｇｈレベルのパルスが供給され、光電変換部の電子が制御電極に転送される。光電変換部で生じた電子の量に応じて制御電極の電位の低下量が決まる。転送トランジスタに与えられる転送パルスは、図１の下から順にＴｘ１、Ｔｘ２、Ｔｘ３である。電荷の転送が行われると、制御電極の電位に応じた出力が出力信号線に読み出される。
【００３０】
次に、各画素のリセットの動作について説明する。リセット電源線の電位はＨｉｇｈレベルとＬｏｗレベルの中間レベルの電位ＶＲＥＳである。
【００３１】
上述の通り、選択されている画素に隣接するリセットＭＯＳトランジスタを除いたリセットＭＯＳトランジスタのゲートには、Ｈｉｇｈレベルのパルスが印加される。具体的に、図８のＴ１とＴ３の間の期間では、リセットパルスＲｅｓ０とＲｅｓ３がＨｉｇｈレベルであり、選択された画素に隣接するリセットＭＯＳトランジスタに対応するリセットパルスＲｅｓ１とＲｅｓ２は、Ｌｏｗレベルである。リセットＭＯＳトランジスタ４ｘ、４ｙ、４ｅ、４ｆは導通状態であり、選択されていない画素の制御電極電位（φ１とφ３）はリセット電位ＶＲＥＳに保たれる。
【００３２】
選択された行の読出しが終了したら、図８のＴ３のタイミングで、読出しが終了した行の画素を挟む一対のリセットＭＯＳトランジスタの両方を導通状態にする。これによって、信号が読み出された画素の制御電極の電位をリセット電位ＶＲＥＳにリセットする。
【００３３】
図８のＴ４のタイミングで、次に読み出す行の画素を挟む１対のリセットＭＯＳトランジスタのゲート電位をＬｏｗレベルにする。ここでは第３行目を選択すべく、リセットパルスＲｅｓ２とＲｅｓ３をＬｏｗレベルに切り換え、他のリセットパルスＲｅｓ０とＲｅｓ１とはＨｉｇｈレベルに維持している。
【００３４】
その後、図８のＴ５のタイミングで光電変換部から信号電荷を転送し、第３行目に含まれる画素からの信号を並列に読み出す。そして図８のＴ６のタイミングで、リセットパルスＲｅｓ２とＲｅｓ３をＨｉｇｈレベルに切り換え、第３行目に含まれる画素の制御電極をリセットする。
【００３５】
このように、リセット動作は行毎に並列して行われる。しかし、各列に着目すれば、１つの制御電極をリセット電位ＶＲＥＳにリセットすればよいので、１画素分の寄生容量及びリセットトランジスタオン抵抗は小さく、高速なリセット動作が可能となる。
【００３６】
フォトダイオード１から制御電極３への転送ＭＯＳトランジスタ２による信号電荷の転送、画素ごとのオフセットばらつきやリセット動作に起因するノイズの除去については、公知の手法を用いることができるので、その説明は省略する。
【００３７】
以上説明した通り、本実施例では、並列に読み出されない２つの画素の制御電極の間の電気的経路にリセットＭＯＳトランジスタが配される。そして、第１の画素の制御電極と第１のリセット電源供給部との間の電気的経路にリセットＭＯＳトランジスタが配され、第２の画素の制御電極と第２のリセット電源供給部との間の電気的経路にリセットＭＯＳトランジスタが配される。このような構成によれば、増幅トランジスタの制御電極をリセットする際の寄生容量及び寄生抵抗を小さくすることができるので、高速なリセット動作が実現できる。
【００３８】
本実施例では、リセット電源線が画素領域内に配されていない。そのため、フォトダイオードなどの光電変換部の面積を大きくすることができる。または、配線が少なくなるために開口部を大きくすることができる。このような構成によれば、画素の感度を向上させることができる。
【００３９】
図２が示すように、本実施例では、半導体領域９がＰ型ＪＦＥＴ６のドレイン領域である。そして、半導体基板側からＧＮＤ電位、すなわちＰ型ＪＦＥＴ６のドレイン電位を供給する構成としている。このような構成とすれば、画素領域の表面側にはＪＦＥＴ６のドレインに電圧を供給するドレイン電源線が不要となるため、さらに画素の感度を向上させることができる。
【００４０】
本実施例は、増幅トランジスタとしてのＪＦＥＴを用いた構成である。一般に、ＪＦＥＴはＭＯＳトランジスタと比べて１／ｆノイズが小さい。このような構成によれば、ノイズの少ない画像を撮像することが可能となる。
【００４１】
本発明の第１の実施例によれば、高速で動作し、高感度、低ノイズの増幅型固体撮像装置を提供することができる。
【００４２】
〔実施例１の変形例〕
以下に実施例１の変形例について説明する。
【００４３】
本発明に係る固体撮像装置は、フォトダイオードなどの光電変換部と、光電変換部で発生した信号を増幅するための増幅トランジスタを有する画素を具備する。さらに各画素は、実施例１が例示する通り、フォトダイオードに蓄積された信号電荷を転送するための転送トランジスタを有していてもよい。また、各画素は、増幅トランジスタからの信号を選択的に出力するための選択トランジスタを有していてもよい。
【００４４】
実施例１ではリセット電圧を供給するリセット電源線ＶＲＥＳ１とＶＲＥＳ２が用いられているが、リセット電圧供給部をパッド電極で構成して、外部から電源を供給する構成としてもよい。
【００４５】
増幅トランジスタには、ＭＯＳトランジスタ、バイポーラトランジスタ、ＪＦＥＴ、静電誘導トランジスタ（以下ＳＩＴ）などから選ばれる少なくとも１つが用いられる。増幅トランジスタは、制御電極領域が半導体領域で構成され、制御電極そのものとなるトランジスタ、具体的にはＪＦＥＴまたはＳＩＴであることが望ましい。
【００４６】
実施例１では、図２が示すとおり、増幅トランジスタの制御電極は、制御電極を構成する半導体領域そのものである。増幅トランジスタの制御電極は、金属やポリシリコンなどの導電性材料で形成された導電材料電極と半導体領域からなるフローティングディフュージョン（以下、ＦＤ）が電気的に接続された構成としてもよい。たとえば、増幅トランジスタをＭＯＳトランジスタで構成する場合は、ＦＤとゲート電極との接続構成となる。
【００４７】
ＪＦＥＴやＳＩＴが増幅トランジスタとして用いられた場合、フォトダイオードに蓄積される信号電荷は、増幅トランジスタの制御電極領域の多数キャリアと同じであることが好ましい。転送トランジスタの主電極の導電型が同じでないと転送トランジスタの構成が困難となるからである。したがって転送トランジスタは増幅用トランジスタとは逆の導電型となる。
【００４８】
増幅トランジスタにＭＯＳトランジスタを用いる場合に、リセットトランジスタと逆の導電型にするためには、ひとつの画素に異なる導電型のウェルを形成し、それぞれに異なる導電型のＭＯＳトランジスタを配置すればよい。このような構造を小さい画素で形成するのはスペース的に困難であるが、サイズが大きい画素であれば、増幅トランジスタがリセットトランジスタと反対の導電型のＭＯＳトランジスタである構造としてもよい。
【００４９】
本発明において、増幅トランジスタの導電型は特に限定されない。Ｎ型の増幅トランジスタを用いた構成としてもよい。Ｎ型の増幅トランジスタを用いれば、読み出し速度の観点ではＰ型の場合に比べて有利である。
【００５０】
本発明に係る固体撮像装置は、各画素の増幅トランジスタの制御電極をリセットするための複数のリセットトランジスタを有する。実施例１ではリセットトランジスタはＭＯＳトランジスタであったが、他の種類のトランジスタで構成してもよい。ここで、リセットトランジスタの配列の変形例について説明する。
【００５１】
リセットトランジスタは、１つの出力信号線に信号が読み出される複数の増幅トランジスタの制御電極を直列接続するように配されることが好ましい。行列状に配された複数の画素のうち、１つの列に含まれる複数の画素が、２つ以上の出力信号線に接続されている場合では、並列に読み出されない複数の画素の増幅トランジスタの制御電極どうしを直列接続するように配される。
【００５２】
図６は、画素の配列と、各画素と出力信号線との接続を模式的に表した図である。１０１は画素であり例えば図１の画素１０ａに対応する。図６では複数の画素が行列状に配列された構成を例示している。１０２は出力信号線である。複数の出力信号線が配され、同一行に含まれる複数の画素からの信号の並列読み出しが可能な構成となっている。１０３ａ、１０３ｂは第１、第２のリセット電源線である。
【００５３】
その増幅トランジスタの制御電極が複数のリセットトランジスタによって直列接続される複数の画素は、ハッチングをかけて区別している。点線は複数のリセットトランジスタ（不図示）を介して、各画素の増幅トランジスタの制御電極が接続されることを示している。図６（ａ）が示すように、１つの出力信号線に信号が読み出される複数の画素の増幅トランジスタの制御電極が、複数のリセットトランジスタを介して直列接続される。図６（ａ）においては、その一実施形態として、各列に含まれる複数の画素の増幅トランジスタの制御電極が複数のリセットトランジスタを介して直列に接続される。
【００５４】
または、図６（ｂ）、（ｃ）が示すように、１つの出力信号線に接続されていない画素の増幅トランジスタの制御電極領域が直列接続されていても良い。つまり、複数の画素のうち並列に読み出されない画素の増幅トランジスタの制御電極どうしが直列接続される。更に、複数のリセットトランジスタは所定数の画素の増幅トランジスタの制御電極どうしを直列接続するように配されるといえる。
【００５５】
直列接続された複数の画素の制御電極のうち、その両端の画素の制御電極は、それぞれ異なるリセットトランジスタを介して第１もしくは第２のリセット電源線に接続される。リセット電源線には、画素の増幅トランジスタの制御電極をリセットするための電圧が供給される。
【００５６】
更に、図７に示されるように、３本のリセット電源線１０３ａ、１０３ｂ、１０３ｃが配され、その間に配された画素の増幅トランジスタの制御電極が、リセットトランジスタを介して直列接続された構成としてもよい。このような構成においては、画素領域内にリセット電源線が配される。
【００５７】
図７に示される構成においては、１列に含まれる画素のうち、一部の画素の信号が読み出される出力信号線１０２ａと、他の一部の信号が読み出される出力信号線１０２ｂとが別の配線である。そのため、１列に含まれる画素を並列に読み出すことができる。例えば、図７の上から２行目の画素が、図７の上から３〜５行目の画素と並列に読み出されるような構成としてもよい。
【００５８】
また、１つの列に対応する複数の出力信号線を有する構成としてもよい。例えば、第１列に対応して第１の出力信号線と第２の出力信号線が配される。第１列に含まれる複数の画素のうち、奇数行目の画素からの信号が第１の出力信号線に読み出され、偶数行目の画素からの信号が第２の出力信号線に読み出される。このような構成によれば、複数の行に含まれる画素からの信号を並列に読み出すことが可能になるので、さらに高速な読み出し動作が可能となる。
【００５９】
１つの列に対応する複数の出力信号線を有する構成の場合、それぞれが異なる行に含まれるが、並列に読み出される２つの画素が含まれうる。そのため、並列に読み出される画素の増幅トランジスタの制御電極がリセットトランジスタを介して接続される場合がある。このような場合であっても、リセットトランジスタを介して増幅トランジスタの制御電極が直列接続された複数の画素の中に、並列に読み出されない２つの画素があれば、本発明の効果を得ることができる。全ての画素の増幅トランジスタの制御電極をリセットする場合に比べて、駆動する寄生容量と抵抗が小さくなるため、高速なリセット動作が可能だからである。
【００６０】
リセットトランジスタが制御電極どうしを直列に接続するように配されているとは、具体的には次の構成を取りうる。２つの画素の増幅トランジスタの制御電極が１つのリセットトランジスタで接続される。さらに、両増幅トランジスタの制御電極が、それぞれ別のリセットトランジスタを介して、リセット電源線または別の画素の増幅トランジスタの制御電極に接続される構成である。好ましくは、複数のリセットトランジスタと各画素の増幅トランジスタの制御電極とが交互に接続され、端部の増幅トランジスタの制御電極が、リセットトランジスタを介してリセット電源線に接続される。
【００６１】
図２が示すとおり、リセットトランジスタのソース、ドレイン領域は各増幅トランジスタの制御電極領域と同一の半導体領域でも良い。このような構成に限らず、増幅トランジスタの制御電極領域とリセットＭＯＳトランジスタのソース領域またはドレイン領域とを配線で接続した構成としてもよい。
【００６２】
続いて画素を選択する構成の変形例について説明する。実施例１では、リセットトランジスタと増幅トランジスタの導電型が互いに反対である。リセットトランジスタのゲート電極と制御電極と間には結合容量がある。リセットトランジスタのゲート電極の電位変化がこの結合容量を通して増幅トランジスタの制御電極の電位を変化させる。ここでトランジスタの導電型とは主電極の導電型を意味し、同じ導電型のトランジスタであれば、その主電極電流を担うキャリアの型も同じとなる。このような構成に限らず、例えばリセットトランジスタと増幅トランジスタを同じ導電型とし、画素の選択を選択トランジスタによって行う構成としてもよい。
【００６３】
次に駆動方法の変形例について説明する。実施例１では、選択された画素の信号が読み出された後、図８のＴ３のタイミングで、選択された画素の制御電極３ｃに直接接続されたリセットＭＯＳトランジスタ４ａと４ｃの両方を非道通状態にしている。制御電極を挟む一対のリセットＭＯＳトランジスタのうち、一方のみを非道通状態としてもよい。例えば、順次隣接する行の画素からの信号を読み出していくような駆動の場合は、このような動作が好ましい。具体的には、図８のＴ３とＴ４の期間で、リセットパルスＲｅｓ２をＬｏｗレベルに維持すればよい。
【００６４】
図８のパルスによる動作では、読み出された行に隣接した行が順次選択されているが、ランダムに読み出す行を選択する動作としてもよい。
【００６５】
〔実施例２〕
図３は本発明に係る固体撮像装置の第２の実施例による画素の等価回路図を表し、２０はフォトダイオード、２１は転送ＭＯＳトランジスタである。図１と同じ機能を有する部分には同一の符号を付し、詳細な説明は省略する。
【００６６】
本実施例においては、２つのフォトダイオード１、２０がそれぞれ転送ＭＯＳトランジスタ２、２１を介して制御電極３に接続される。すなわち、本実施例では、それぞれ１つのフォトダイオードを有する２つの画素が、１つの増幅トランジスタを共有する。本実施例における画素の配列は、図１において点線で囲まれた回路を、図３の回路に置き換えたものとなる。
【００６７】
信号を読み出す画素の選択は実施例１と同様の手法で行うことができる。選択される画素の制御電極３の両端のリセットＭＯＳトランジスタを非道通状態とし、制御電極３を電位的にフローティングとすることで、行を選択する。
【００６８】
この状態で転送ＭＯＳトランジスタ２、２０のいずれかを導通状態とすることで、２つのフォトダイオードを別々の画素として信号を出力することができる。また、２つの転送トランジスタ２、２０の両方を導通状態とすることで、２つのフォトダイオードを１画素として信号を出力することができる。
【００６９】
画素の制御電極のリセットは、実施例１と同様の手法で行うことができる。信号が読み出された画素の制御電極を挟む一対のリセットトランジスタの一方または両方を導通状態とすることで、制御電極にリセット電位を印加する。
【００７０】
図３では２組のフォトダイオード及び転送ＭＯＳトランジスタが１つの制御電極を共有する構成となっている。３組以上のフォトダイオード及び転送ＭＯＳトランジスタが、１つの制御電極を共有する構成としてもよい。
【００７１】
本実施例においては、２組のフォトダイオードと転送ＭＯＳトランジスタが１つの制御電極を共有している。このような構成によれば、複数の光電変換部に対して１つの増幅トランジスタを設ければよいので、相対的に光電変換部の面積を大きくすることができる。このため、画素の感度を向上させることができる。特に画素面積の小さい固体撮像装置において、配線開口の拡大による感度の向上という効果が顕著であり、高感度、低ノイズの増幅型固体撮像装置を提供することができる。
【００７２】
〔実施例３〕
図４は本発明に係る固体撮像装置の第３の実施例における画素領域の断面概略図である。本実施例では光電変換部の上部に、入射光を導くための光ガイドが配されたことが特徴である。２２は入射した光をフォトダイオード１の表面に効率良く導くための光ガイド、２３は画素への入射光を光ガイド２２へ集光するためのマイクロレンズである。図２と同様の機能を有する部分には同じ番号を付し、詳細な説明は省略する。
【００７３】
一般的な固体撮像装置では、複数の層に配線が配された多層配線構造が用いられる。本実施例においては、図４に示すとおり、制御配線１７、１８と信号配線１９とが別の配線層に配されている。これらの配線層の間には層間絶縁膜が配される。
【００７４】
本実施例では、入射光を効率よく各画素のフォトダイオードに集光するための光ガイドとして、周囲の層間絶縁膜よりも屈折率の高い部材がフォトダイオードの上面に配される。このような構造を製造するには、フォトダイオード上の層間絶縁膜を井戸型に掘り込んだ後に、層間絶縁膜よりも屈折率の高い部材を埋め込む方法がある。この井戸型光ガイドの製造容易性の点からも、また集光効率を高くする点からも、井戸の径に対する井戸の深さが小さいほうが望ましい。
【００７５】
入射光が配線層にけられる光損失を低減する目的で光ガイド構造を増幅型センサに適用する場合に重要なのは、１画素当りの配線が少ないことである。配線が多いと配線開口が狭くなって井戸径が小さくなるか、または多層配線となって井戸の深さが深くなるからである。
【００７６】
以上述べたとおり、本実施例では光電変換部の上部に光ガイドが配される。このような構成によれば、光電変換部に入射する光量が増加するので、感度が向上する。
【００７７】
また、第１および第２の実施例と同様に、本実施例においては、リセット電源線が画素領域内に配されていない。また図４からわかるように、本実施例では、半導体基板からＧＮＤ電位、すなわちＰ型ＪＦＥＴ６のドレイン電位を供給する構成としている。このような構成によれば、配線を少なくすることができるため、井戸径に対して深さの浅い光ガイドの構造とすることができ、効率よく入射光をフォトダイオードに導くことができる。したがって、画素の感度を向上させることが可能になる。特に寸法の小さい画素において、顕著に感度向上の効果が得られる。
【００７８】
〔実施例４〕
図５は本発明に係る固体撮像装置の第４の実施例による画素の断面概略図である。図４と同じ機能を有する部分には同一の符号を付し、詳細な説明は省略する。
【００７９】
本実施例は、出力信号線などの配線が配された半導体基板の第１主面（表面）とは反対の第２主面（裏面）から光電変換部に光が入射するセンサ、いわゆる裏面照射型センサである。フォトダイオード１に入射光を集光するためのマイクロレンズ２３が、半導体基板９の第２主面側（裏面側）に形成されている。２４は画素間の分離用配線であり、半導体基板９にＧＮＤ電位を供給するＧＮＤ電源線を兼ねている。
【００８０】
本実施例では、裏面照射型センサ構造としているため、開口を広く取ることができる。このような構成によれば、実施例１の効果に加えて、さらに画素を高感度とすることが可能となる。特に寸法の小さい画素において、高い感度を有する固体撮像装置を提供することができる。
【００８１】
以上の実施例において、画素の構成要素の導電型を逆にしてもよい。すなわち信号として蓄積されるキャリアがホールであるフォトダイオード、Ｐ型転送ＭＯＳトランジスタ、Ｐ型制御電極、Ｐ型リセットＭＯＳトランジスタ、Ｎ型ＪＦＥＴ、により構成される画素も本発明として成立する。
【００８２】
また、以上の実施例で説明したのはフォトダイオードと制御電極の間の経路に転送トランジスタが配された構成であるが、フォトダイオードと制御電極が直結された構成にも本発明を適用することはできる。
【００８３】
以上述べたように、本発明に係る固体撮像装置では、第１のリセット電源線と第１の画素の制御電極との間の電気的経路に第１のリセットトランジスタが配される。第１の画素の制御電極と第２の画素の制御電極との間の電気的経路に第２のリセットトランジスタが配される。第２の画素の制御電極と第２のリセット電源線との間の電気的経路に第３のリセットトランジスタが配される。ここで、第１の画素と第２の画素は並列に読み出されない画素である。このような構成によれば、リセットトランジスタを導通状態とすることで、各画素の制御電極の電位をリセット電源の電位に保つことができる。そして、所望の行の画素を挟む一対のリセットトランジスタを非導通状態とすることで、画素からの信号を読み出すことができる。信号の読み出し後に制御電極をリセットする場合には、１つの画素の増幅トランジスタの制御電極領域をリセット電位にリセットすればよいので、寄生容量及び寄生抵抗を小さくすることができる。このため、高速なリセット動作が実現できる。
【００８４】
本発明に係る固体撮像装置では、画素毎にリセット電源線を配する必要がない。そのため、フォトダイオードなどの光電変換部の面積を大きくすることができる。または、配線が少なくなるために開口部を大きくすることができる。このような構成によれば、画素の感度を向上させることができる。
【００８５】
上述の実施例では、リセットトランジスタの導電型と、増幅トランジスタの導電型とを反対の導電型とした構成について説明した。増幅トランジスタの制御電極とリセットトランジスタのゲート電極との間の結合容量を介して、リセットトランジスタのゲート電極に供給された電圧で、増幅トランジスタの制御電極の電位を制御することができる。このような構成によれば、トランジスタの数を増やすことなく、信号が出力される画素を選択することができるので、フォトダイオードの面積を大きくすることが可能となる。これによって画素の感度を向上させることができる。
【００８６】
ＣＭＯＳセンサの増幅トランジスタに用いられるＮ型ＭＯＳトランジスタは、一般に１／ｆノイズが大きく、画素からの信号に増幅トランジスタに起因するノイズが加わるという課題がある。本発明に係る固体撮像装置では、増幅トランジスタの導電型をＰ型としてもよい。このような構成によれば、Ｎ型ＭＯＳトランジスタと比較して１／ｆノイズなどが低減されるため、ノイズの少ない画像を撮像することが可能となる。
【００８７】
増幅トランジスタとして、ＪＦＥＴ、ＳＩＴ、またはバイポーラトランジスタを用いるような構成によれば、増幅トランジスタの制御電極を、光電変換部からの電荷が転送される半導体領域そのものとすることができる。半導体領域と増幅トランジスタの制御電極とを接続する配線が必要ないので、ＰＤの面積を大きくすることが可能となる。これによって画素の感度を向上させることができる。
【００８８】
さらに、増幅トランジスタがＪＦＥＴまたはＳＩＴである場合、ＭＯＳトランジスタに比べて１／ｆノイズを低減することができる。そのため、ノイズの少ない画像を撮像することが可能となる。
【００８９】
加えて、増幅トランジスタがＪＦＥＴまたはＳＩＴである場合、バイポーラトランジスタとは異なり、信号を非破壊で読み出すことができる。ベース電流のため信号破壊読み出しとなるバイポーラトランジスタでは、破壊される信号の揺らぎによるノイズが生じる。しかし、ＪＦＥＴまたはＳＩＴの場合には、このような信号の揺らぎによるノイズが小さくなる。このため、ノイズの少ない画像を撮像することが可能となる。
【００９０】
このように、増幅トランジスタにＪＦＥＴやＳＩＴを使う構造により、サイズの小さい画素でも高い感度対ノイズ比を有する増幅型固体撮像装置を提供することができる。
【００９１】
増幅トランジスタとして、バイポーラトランジスタ、ＪＦＥＴまたはＳＩＴを用いた場合、増幅トランジスタの一方の主電極領域を半導体基板とすることができる。ＧＮＤ電位も半導体基板に取りうるので、電源配線をなくすことも可能になる。このような画素構成においては、従来の画素構成に比べて、構成要素が少なく、その分フォトダイオード面積を大きくすること、および配線開口を広くすることができる。
【符号の説明】
【００９２】
１  フォトダイオード
２  転送ＭＯＳトランジスタ
３  フローティングディフュージョン
４  リセットＭＯＳトランジスタ
６  出力信号線
７  増幅トランジスタ
８  結合容量
９  半導体基板
１１  表面Ｐ型拡散層
１２  Ｎ型拡散層
１３  転送電極
１４  Ｐ型ソース領域
１５  リセット電極
１６  フローティングディフュージョン
１９  出力信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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