(57)【要約】      （修正有）【課題】基準電圧を調整する回路を構成する抵抗素子を有するフラッシュ記憶素子である半導体装置及びその製造方法を提供する。【解決手段】フラッシュ記憶素子である半導体装置の製造方法は、半導体基板上にトレンチを定義する鋳型パターンＭＬＤＰを形成し、鋳型パターンＭＬＤＰ上にトレンチを横切る抵抗パターンＲＰを形成し、抵抗パターンＲＰ上に互いに離隔された第１及び第２導電パターン２１０、２２０を形成し、第１及び第２導電パターン２１０、２２０に各々接続する第１及び第２配線ＵＬ１，ＵＬ２を形成する段階を有し、第１及び第２導電パターンＵＬ１，ＵＬ２は鋳型パターンＭＬＤＰの上部に各々形成される。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されてトレンチを定義する鋳型パターンと、
前記トレンチの底部及び側壁を覆うボディー領域、及び該ボディー領域から前記鋳型パターンの上部に各々延長された第１及び第２コンタクト領域を含む抵抗パターンと、
前記第１及び第２コンタクト領域に各々接続される第１及び第２配線と、を有することを特徴とする半導体装置。
【請求項２】
前記第１配線と前記第１コンタクト領域との間に配置される第１導電パターンと、
前記第２配線と前記第２コンタクト領域との間に配置される第２導電パターンと、を更に含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ボディー領域の底部及び側壁は前記トレンチ上にギャップ領域を定義し、
前記第１及び第２コンタクト領域の上部面を露出させ、前記ギャップ領域を満たす絶縁膜構造体を更に含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板は前記抵抗パターンが形成される抵抗領域及びメモリセルが配置されるセルアレイ領域を含み、
前記メモリセルは前記半導体基板上に順に積層された下部ゲート構造体及び上部ゲート構造体を含み、
前記下部ゲート構造体は順に積層されたトンネル絶縁膜及び浮遊ゲート電極を含み、
前記鋳型パターンは前記下部ゲート構造体と同一の物質を含む第１薄膜構造体を含むことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記上部ゲート構造体は順に積層されたゲート層間絶縁膜、第１制御電極、第２制御電極、及び第３制御電極を含み、
前記鋳型パターンは前記ゲート層間絶縁膜及び前記第１制御電極と同一の物質で形成される第２薄膜構造体を更に含み、
前記抵抗パターンは前記第２制御電極と同一の物質で形成されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１配線と前記第１コンタクト領域との間に配置される第１導電パターンと、
前記第２配線と前記第２コンタクト領域との間に配置される第２導電パターンと、を更に含み、
前記第１及び第２導電パターンは前記第３制御電極と同一の物質で形成されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記抵抗パターンのボディー領域と前記半導体基板との間に配置される素子分離膜を更に含み、
前記素子分離膜は前記ボディー領域下の中央部及び前記中央部から前記第１薄膜構造体と前記ボディー領域との間に延長された側壁部を含むことを特徴とする請求項４に記載の半導体装置。
【請求項８】
半導体基板上にトレンチを定義する鋳型パターンを形成する段階と、
前記鋳型パターン上に前記トレンチを横切る抵抗パターンを形成する段階と、
前記抵抗パターン上に互いに離隔された第１及び第２導電パターンを形成する段階と、
前記第１及び第２導電パターンに各々接続される第１及び第２配線を形成する段階と、を有し、
前記第１及び第２導電パターンは前記鋳型パターンの上部に各々形成されることを特徴とする半導体装置の製造方法。
【請求項９】
前記抵抗パターンを形成する段階は、
前記半導体基板上に前記鋳型パターンをコンフォーマルに覆い、前記トレンチ上にギャップ領域を定義する抵抗膜を形成する段階と、
前記抵抗膜上に前記ギャップ領域を満たす埋め込み絶縁膜を形成する段階と、
前記埋め込み絶縁膜をエッチングして前記抵抗膜の上部面を露出させ、前記ギャップ領域を局所的に満たす絶縁膜構造体を形成する段階と、を含み、
前記第１及び第２導電パターンを形成する段階はシリサイド工程を実施して前記露出した抵抗膜の上部面に局所的にシリサイドパターンを形成する段階を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板は前記抵抗パターンが形成される抵抗領域及びメモリセルが配置されるセルアレイ領域を含み、
前記メモリセルは前記半導体基板上に順に積層された下部ゲート構造体及び上部ゲート構造体を含み、
前記下部ゲート構造体は順に積層されたトンネル絶縁膜及び浮遊ゲート電極を含み、
前記上部ゲート構造体は順に積層されたゲート層間絶縁膜、第１制御電極、第２制御電極、及び第３制御電極を含み、
前記鋳型パターンは前記下部ゲート構造体、前記ゲート層間絶縁膜、及び前記第１制御電極を形成する工程を利用して形成され、
前記抵抗パターンは前記第２制御電極を形成する工程を利用して形成され、
前記第１及び第２導電パターンは前記第３制御電極を形成する工程を利用して形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、抵抗素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
データ貯蔵のための半導体記憶素子は、一般的に揮発性記憶素子（Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）と不揮発性記憶素子（Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）に分類できる。揮発性記憶素子は供給される電源が遮断されると、貯蔵されたデータを消失するが、フラッシュ記憶装置のような不揮発性記憶素子は供給電源が遮断されても貯蔵されたデータを維持することができる。
【０００３】
フラッシュ記憶素子はデータ貯蔵のための複数個のメモリセルトランジスタを含むセルアレイ領域と、セルトランジスタの駆動のための駆動回路を含む周辺回路領域とを具備する。周辺回路領域にはメモリセルトランジスタのプログラム（ｐｒｏｇｒａｍ）、消去（ｅｒａｓｅ）、及び読み出し（ｒｅａｄ）動作において基準電圧（ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ：Ｖｒｅｆ）を調節する回路を構成する抵抗素子が形成され得る。
【０００４】
上述の基準電圧を調節するために使用される抵抗素子の場合、その抵抗値が要求された範囲内で安定的に維持されることが要求される。このような要求を満たすためには、抵抗素子の抵抗値は抵抗パターンの抵抗によって支配的に決まり、抵抗パターンと配線との間の接触抵抗による影響は最小化されることが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許２００９−２０３２９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、コンタクト抵抗による影響を減らすことができる抵抗素子を有する半導体装置を提供することにある。
本発明の他の目的は、コンタクト抵抗による影響を減らすことができる抵抗素子を有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明の半導体装置は、半導体基板上に形成されてトレンチを定義する鋳型パターンと、前記トレンチの底部及び側壁を覆うボディー領域、及び該ボディー領域から前記鋳型パターンの上部に各々延長された第１及び第２コンタクト領域を含む抵抗パターンと、前記第１及び第２コンタクト領域に各々接続される第１及び第２配線と、を有する。
一実施形態によると、前記第１配線と前記第１コンタクト領域との間、及び前記第２配線と前記第２コンタクト領域との間には、各々第１導電パターン及び第２導電パターンが更に配置され得る。
一実施形態によると、前記ボディー領域の底部及び側壁は前記トレンチ上にギャップ領域を定義し、前記ギャップ領域は前記第１及び第２コンタクト領域の上部面を露出させる絶縁膜構造体によって満たされる。
一実施形態によると、前記半導体基板は前記抵抗パターンが形成される抵抗領域及びメモリセルが配置されるセルアレイ領域を含み、前記メモリセルは前記半導体基板上に順に積層された下部ゲート構造体及び上部ゲート構造体を含み、前記下部ゲート構造体は順に積層されたトンネル絶縁膜及び浮遊ゲート電極を含むことができる。前記鋳型パターンは前記下部ゲート構造体と同一の物質で形成される第１薄膜構造体を含むことができる。
前記上部ゲート構造体は順に積層されたゲート層間絶縁膜、第１制御電極、第２制御電極、及び第３制御電極を含み、前記鋳型パターンは前記ゲート層間絶縁膜及び前記第１制御電極と同一の物質で形成される第２薄膜構造体を更に含むことができる。この時、前記抵抗パターンは前記第２制御電極と同一の物質で形成され得る。
一実施形態によると、前記第１配線と前記第１コンタクト領域との間、及び前記第２配線と前記第２コンタクト領域との間には、各々第１導電パターン及び第２導電パターンが更に配置され得、前記第１及び第２導電パターンは前記第３制御電極と同一の物質で形成され得る。
【０００８】
上記他の目的を達成するためになされた本発明の半導体装置の製造方法は、半導体基板上にトレンチを定義する鋳型パターンを形成する段階と、前記鋳型パターン上に前記トレンチを横切る抵抗パターンを形成する段階と、前記抵抗パターン上に互いに離隔された第１及び第２導電パターンを形成する段階と、前記第１及び第２導電パターンに各々接続される第１及び第２配線を形成する段階と、を有し、前記第１及び第２導電パターンは前記鋳型パターンの上部に各々形成される。
一実施形態によると、前記抵抗パターンを形成する段階は、前記半導体基板上に前記鋳型パターンを覆い、前記トレンチ上にギャップ領域を定義する抵抗膜を形成し、前記抵抗膜上に前記ギャップ領域を満たす埋め込み絶縁膜を形成した後、前記埋め込み絶縁膜をエッチングして前記抵抗膜の上部面を露出させ、前記ギャップ領域を局所的に満たす絶縁膜構造体を形成する段階を含むことができる。この時、前記第１及び第２導電パターンはシリサイド工程を利用して、前記抵抗膜の露出した上部面に局所的に形成されるシリサイドパターンであり得る。
一実施形態によると、前記半導体基板は前記抵抗パターンが形成される抵抗領域及びメモリセルが配置されるセルアレイ領域を含み、前記メモリセルは前記半導体基板上に順に積層された下部ゲート構造体及び上部ゲート構造体を含み、前記下部ゲート構造体は順に積層されたトンネル絶縁膜及び浮遊ゲート電極を含み、前記上部ゲート構造体は順に積層されたゲート層間絶縁膜、第１制御電極、第２制御電極、及び第３制御電極を含むことができる。前記鋳型パターンは前記下部ゲート構造体、前記ゲート層間絶縁膜、及び前記第１制御電極を形成する工程を利用して形成され、前記抵抗パターンは前記第２制御電極を形成する工程を利用して形成され、前記第１及び第２導電パターンは前記第３制御電極を形成する工程を利用して形成され得る。
【発明の効果】
【０００９】
本発明によれば、トレンチによって提供される段差を利用して形成される抵抗素子が提供される。抵抗素子は抵抗パターン及び抵抗パターンの両端に形成された導電パターンを含む。抵抗パターンは互いに離隔されたコンタクト領域及びこれらの間のボディー領域を含み、導電パターンは抵抗パターンより低い比抵抗を有し、コンタクト領域上に形成される。これによって、上部配線と抵抗パターンとの間の接触抵抗（ｃｏｎｔａｃ  Ｔｒｅｓｉｓｔａｎｃｅ）を減少させることができる。
【００１０】
これに加えて、導電パターンはトレンチによって提供される段差を利用して抵抗パターンの両端に局所的に形成される。これによって、抵抗素子の全体抵抗値は抵抗パターンのボディー領域の抵抗値によって支配的に決まり、抵抗素子の全体抵抗値に対する接触抵抗の影響を減少させることができる。
【００１１】
本発明の一実施形態によれば、抵抗パターンはフラッシュメモリ素子を製造する工程段階を利用して形成され得る。これによって、抵抗パターンは工程段階の追加を最小化しつつ、製造することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態による半導体装置の製造方法を示す斜視図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す斜視図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す斜視図である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す斜視図である。
【図５】本発明の第２実施形態による半導体装置のセルアレイ領域及び抵抗素子領域を示す平面図である。
【図６】本発明の第２実施形態による半導体装置のセルアレイ領域及び抵抗素子領域を示す平面図である。
【図７】（ａ）、（ｂ）は本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図８】（ａ）、（ｂ）は本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図９】（ａ）、（ｂ）は本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図１０】（ａ）、（ｂ）は本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図１１】（ａ）、（ｂ）は本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図１２】（ａ）、（ｂ）は本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図１３】本発明の一実施形態によるフラッシュメモリ装置を具備するメモリカードの一例を簡略に示すブロック図である。
【図１４】本発明の一実施形態によるフラッシュメモリシステムを装着する情報処理システムを簡略に示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の抵抗素子を有する半導体装置及びその製造方法を実施するための形態の具体例を、図面を参照しながら説明する。本発明の目的、特徴及び長所は、図面と共に以下の実施形態を通じて容易に理解することができる。本発明は、ここで説明する実施形態に限定されず、他の形態への具体化も可能である。ここで紹介する実施形態は、開示する内容が徹底且つ完全になるように、そして当業者に本発明の思想を十分に伝達するために提供するものである。図面において、同一の機能を有する構成要素については同一の参照番号を付す。
【００１４】
本明細書で、導電性膜、半導体膜、又は絶縁性膜などのある物質膜が他の物質膜又は基板上にあると言及する場合に、ある物質膜は他の物質膜又は基板上に直接形成されうるか、又はそれらの間に更に他の物質膜が介在し得ることを意味する。また、本明細書の多様な実施形態において、第１、第２、第３などの用語を、多様な部分、物質などを記述するために使用するが、これらの部分が同じ用語によって限定されてはいけない。また、これらの用語は単にある所定部分を他の部分と区別するために使用するだけである。従って、一実施形態で第１部分に言及したことが他の実施形態では第２部分に言及することもある。
【００１５】
本明細書で使用する用語「及び／又は」は、これと関連して記載した項目のうち、１つ又はそれ以上の任意の組み合わせ又はあらゆる組み合わせを含む。
【００１６】
図１〜図４は、本発明の第１実施形態による半導体装置の製造方法を示す斜視図である。
【００１７】
図１に示すように、鋳型パターンＭＬＤＰの下部ＬＭ及び上部ＵＭはトレンチＴＲＣを定義する。より詳細には、鋳型パターンＭＬＤＰの下部はトレンチＴＲＣの底部ＴＢと、鋳型パターンＭＬＤＰの上部ＵＭに相応する間に延長される側壁部ＴＷを画定する。鋳型パターンＭＬＤＰの下部ＬＭはトレンチＴＲＣと向き合う鋳型パターンＭＬＤＰの表面と関連する鋳型パターンＭＬＤＰの上部ＵＭよりＺ軸に沿って低い鋳型パターンＭＬＤＰの部分と対応する。より詳細には、トレンチＴＲＣは鋳型パターンＭＬＤＰの上部ＵＭに相応する間に定義される。鋳型パターンＭＬＤＰの上部ＵＭはトレンチＴＲＣの側壁を通って延長される鋳型パターンＭＬＤＰの上部ＵＭ表面に対応する。
【００１８】
抵抗パターンＲＰは多数のコンタクト領域ＣＲとボディー領域ＢＤとを含む。抵抗パターンＲＰのコンタクト領域ＣＲはトレンチＴＲＣと向き合う鋳型パターンＭＬＤＰの表面とＺ軸に沿って鋳型パターンＭＬＤＰの相対的により高い部分に配列される。例えば、抵抗パターンＲＰのコンタクト領域ＣＲは鋳型パターンＭＬＤＰの上部に配列され、ボディー領域ＢＤは鋳型パターンＭＬＤＰの相対的に低い部分、例えば、トレンチＴＲＣの側壁部ＴＷと底部ＴＢなどに配列される。
【００１９】
より詳細に説明すると、例えば、抵抗パターンＲＰは多数の第１及び第２コンタクト領域ＣＲ１、ＣＲ２を含み、ボディー領域ＢＤは第１及び第２コンタクト領域ＣＲ１、ＣＲ２の間に延長される。多数の抵抗パターンＲＰを含む実施形態において、ボディー領域ＢＤの各々は第１及び第２コンタクト領域ＣＲ１、ＣＲ２に対応する間に延長される。第１及び第２コンタクト領域ＣＲ１、ＣＲ２は互いに離隔されて配置される。図２に示すように、ボディー領域ＢＤは、例えばトレンチＴＲＣの底部又は側壁部の表面に沿って第１及び第２コンタクト領域ＣＲ１、ＣＲ２に各々相応する間に延長される。第１及び第２コンタクト領域ＣＲ１、ＣＲ２は鋳型パターンＭＬＤＰの上部ＵＭの一部とトレンチＴＲＣの側壁部の上部の両端を覆う。また、抵抗パターンＲＰの上部ＵＭの表面に該当する部分はトレンチＴＲＣ内のギャップ領域ＧＲを定義する。
【００２０】
抵抗パターンＲＰは実質的にコンフォーマルな厚さに形成される。従って、抵抗パターンＲＰの第１及び第２コンタクト領域ＣＲ１、ＣＲ２はボディー領域ＢＤの上部面よりＸ軸に沿って実質的に更に高い上部面を有する。
【００２１】
図示したように、トレンチＴＲＣを横切る多数の抵抗パターンＲＰは鋳型パターンＭＬＤＰ上に形成される。抵抗パターンＲＰは少なくとも一つ以上の導電物を含む。より詳細には、例えば抵抗パターンＲＰは多結晶シリコン、金属、金属シリサイド、及び／又は金属窒化物を含むことができる。
【００２２】
図３及び図４に示すように、抵抗パターンＲＰが形成された結果物上に絶縁膜２００を形成した後、絶縁膜２００をエッチングして抵抗パターンＲＰの上部面を露出させる。露出した抵抗パターンＲＰ上に導電パターン２１０及びプラグ２２０を形成した後、プラグ２２０に接続する上部配線ＵＬ１、ＵＬ２を形成する。
【００２３】
絶縁膜２００をエッチングする段階は、湿式全面エッチング、乾式全面エッチング、及び化学機械的研磨のうちの１つの方法を用いて実施することができる。導電パターン２１０は、露出した抵抗パターンＲＰの上部面上に局所的に形成され、抵抗パターンＲＰより低い比抵抗を有する物質のうちの少なくとも一つで形成される。一実施形態によると、抵抗パターンＲＰは多結晶シリコン膜であり、導電パターン２１０はシリサイド膜であり得る。
【００２４】
プラグ２２０及び上部配線ＵＬ１、ＵＬ２は抵抗パターンＲＰより低い比抵抗を有する導電性物質のうちの少なくとも一つ（例えば、金属性物質）である。一実施形態によると、上部配線のうちの１つ（例えば、ＵＬ１）は、抵抗パターンＲＰの第１コンタクト領域ＣＲ１上に形成された導電パターン２１０に電気的に接続され、上部配線のうちの他の一つ（例えば、ＵＬ２）は、抵抗パターンＲＰの第２コンタクト領域ＣＲ２上に形成された導電パターン２１０に電気的に接続される。即ち、上部配線ＵＬ１、ＵＬ２は、抵抗パターンＲＰの両端に接続され、これは電気的に互いに分離可能である。
【００２５】
一実施形態によると、抵抗パターンＲＰは多結晶シリコン膜であり、導電パターン２１０は自己整列シリサイド形成技術を用いて形成されるシリサイド膜であり得る。上述のように、抵抗パターンＲＰの第１及び第２コンタクト領域ＣＲ１、ＣＲ２はボディー領域ＢＤの上部面より高い位置に形成される上部面を有する。従って、自己整列シリサイド形成技術が使用される場合、導電パターン２１０が形成される領域は抵抗パターンＲＰの第１及び第２コンタクト領域ＣＲ１、ＣＲ２の上部に画定される。即ち、導電パターン２１０は抵抗パターンＲＰのボディー領域ＢＤ上には形成されない。
【００２６】
上述のように、導電パターン２１０は、抵抗パターンＲＰより低い比抵抗を有し、プラグ２２０と抵抗パターンＲＰとの間に配置される。これによって、プラグ２２０と抵抗パターンＲＰとの間の接触抵抗（ｃｏｎｔａｃｔ  ｒｅｓｉｓｔａｎｃｅ）は減少する。これに加えて、導電パターン２１０は、抵抗パターンＲＰのボディー領域ＢＤ上には形成されずに、第１及び第２コンタクト領域ＣＲ１、ＣＲ２の上部に局所的に形成される。これによって、この実施形態による抵抗素子の全体抵抗値は抵抗パターンＲＰのボディー領域ＢＤの抵抗値によって支配的に決められる。即ち、抵抗素子の全体抵抗値に対するプラグ２２０と抵抗パターンＲＰとの間の接触抵抗（ｃｏｎｔａｃｔ  ｒｅｓｉｓｔａｎｃｅ）の影響を減少させることができる。
【００２７】
図５及び図６は、本発明の第２実施形態による半導体装置のセルアレイ領域及び抵抗素子領域を示す平面図である。具体的に、図５及び図６は、本発明をＮＡＮＤフラッシュメモリ装置に実現するために適用した実施形態に関する図として、図５は、ＮＡＮＤフラッシュメモリ装置のセルアレイ領域の一部を示す平面図であり、図６は、ＮＡＮＤフラッシュメモリ装置の抵抗素子領域を示す平面図である。
【００２８】
図５に示すように、活性領域ＡＣＴを定義する素子分離膜パターン１０９がセルアレイ領域に配置される。活性領域ＡＣＴ上には素子分離膜パターン１０９を横切るゲートライン構造体が配置される。ゲートライン構造体は、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、及びこれらの間に配置される複数のワードラインＷＬを含む。ゲートライン構造体の一側には活性領域ＡＣＴに接続されるビットラインプラグ２２０が配置され、その他側には、素子分離膜パターン１０９を横切り、活性領域ＡＣＴに接続される共通ソースラインＣＳＬが配置される。ゲートライン構造体の上部には、ビットラインプラグ２２０を通じて活性領域ＡＣＴに接続され、ワードラインＷＬを横切るビットラインＢＬが配置される。
【００２９】
ワードラインＷＬはメモリセルトランジスタのゲート電極として用いられ、接地選択ラインＧＳＬは共通ソースラインとメモリセルトランジスタとの間の電気的接続を制御する接地選択トランジスタのゲート電極として用いられ、ストリング選択ラインＳＳＬはビットラインＢＬとメモリセルトランジスタとの間の電気的接続を制御するストリング選択トランジスタのゲート電極として用いられる。
【００３０】
図６に示すように、互いに離隔された接続領域Ｃ１、Ｃ２を定義する素子分離膜パターン１０９が抵抗素子領域に形成される。素子分離膜パターン１０９を横切る少なくとも一つの抵抗パターンＲＰが配置される。抵抗パターンＲＰは、接続領域Ｃ１、Ｃ２上に各々形成される第１及び第２コンタクト領域ＣＲ１、ＣＲ２、及びこれらの間に形成されるボディー領域ＢＤを含む。接続領域Ｃ１、Ｃ２の上部には、第１コンタクト領域ＣＲ１を接続する第１上部配線ＵＬ１、及び第２コンタクト領域ＣＲ２を接続する第２上部配線ＵＬ２が配置される。
【００３１】
抵抗パターンＲＰは、導電性物質のうちの少なくとも一つを含み、一実施形態によると、多結晶シリコン、金属膜、金属シリサイド、及び金属窒化物のうちの少なくとも一つを含むことができる。第１上部配線ＵＬ１と抵抗パターンＲＰの第１コンタクト領域ＣＲ１との間、及び第２上部配線ＵＬ２と抵抗パターンＲＰの第２コンタクト領域ＣＲ２との間には、抵抗パターンＲＰより低い比抵抗を有する導電パターン２１０が配置される。
【００３２】
接続領域Ｃ１、Ｃ２の間には抵抗パターンＲＰを横切るトレンチＴＲＣが形成され、抵抗パターンＲＰのボディー領域ＢＤは、トレンチＴＲＣの内壁を覆い、抵抗パターンＲＰを横切るギャップ領域ＧＲを定義する。ギャップ領域ＧＲはキャッピングパターン１６５及び埋め込み絶縁膜１８０によって満たされる。
【００３３】
一実施形態によると、導電パターン２１０は接続領域Ｃ１、Ｃ２の上部からギャップ領域ＧＲの境界まで延長され得る。しかし、導電パターン２１０は、ギャップ領域ＧＲの外部に形成され、抵抗パターンＲＰのボディー領域ＢＤ上には形成されないこともある。
【００３４】
図７（ａ）〜図１２（ｂ）は、本発明の第２実施形態による半導体装置の製造方法を示す断面図である。具体的に、図７（ａ）〜図１２（ａ）は、図５の点線Ｉ−Ｉ’に沿って見せる断面、  図７（ｂ）〜図１２（ｂ）は、図６の点線ＩＩ−ＩＩ’に沿って見せる断面であり、工程順序によって示す断面図である。
【００３５】
図７（ａ）及び図７（ｂ）に示すように、セルアレイ領域及び抵抗素子領域を含む半導体基板１００が提供される。セルアレイ領域で活性領域ＡＣＴを定義し、抵抗素子領域で第１及び第２接続領域Ｃ１、Ｃ２を定義する素子分離膜パターン１０９を形成する。活性領域ＡＣＴ、第１及び第２接続領域Ｃ１、Ｃ２上には、順に積層されたトンネル絶縁膜１１０及び浮遊ゲート導電膜１２０が形成される。
【００３６】
素子分離膜パターン１０９を形成する段階は、活性領域ＡＣＴ、第１及び第２接続領域Ｃ１、Ｃ２を定義する素子分離トレンチ１０５を形成する段階と、素子分離トレンチ１０５を満たす素子分離膜を形成する段階と、素子分離膜を平坦化エッチングする段階とを含む。一実施形態によると、素子分離トレンチ１０５を形成する段階は、半導体基板１００上に素子分離膜パターン１０９が形成される領域で半導体基板１００の上部面を露出させるトンネル絶縁膜１１０及び浮遊ゲート導電膜１２０を形成する段階と、これらをエッチングマスクとして用いて半導体基板１００の露出した上部面をエッチングする段階とを含む。他の実施形態によると、トンネル絶縁膜１１０及び浮遊ゲート導電膜１２０は素子分離膜パターン１０９を形成した後形成されることもある。
【００３７】
一実施形態によると、半導体基板１００は単結晶シリコンウェーハであり得る。トンネル絶縁膜１１０は熱酸化工程を用いて形成されるシリコン酸化膜であり得る。浮遊ゲート導電膜１２０は多結晶シリコン膜であり得る。素子分離膜パターン１０９はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜、及びシリコン膜のうちの少なくとも一つを含むことができる。例えば、素子分離膜パターン１０９は素子分離トレンチ１０５の内壁を覆う熱酸化膜、シリコン窒化膜ライナー、及び高密度プラズマ酸化膜で形成される埋め込み絶縁膜を含むことができる。しかし、薄膜の物質に対する上述の説明は本発明を実現するための例を例示的に説明するために提供され、多様に変形可能である。例えば、トンネル絶縁膜１１０は高誘電膜のうちの少なくとも一つを含むことができ、浮遊ゲート導電膜１２０を電荷トラップサイトが豊かな絶縁性薄膜（例えば、シリコン窒化膜）に置き換える実施形態の変形も可能である。
【００３８】
図８（ａ）及び図８（ｂ）に示すように、浮遊ゲート導電膜１２０及び素子分離膜パターン１０９が形成された結果物上にゲート層間絶縁膜１３０及び第１導電膜１４０を順に形成した後、これらをパターニングして浮遊ゲート導電膜１２０の上部面を露出させる第１開口部Ｏ１を形成する。第１開口部Ｏ１は、セルアレイ領域内に、より具体的には、ストリング及び接地選択ラインＳＳＬ、ＧＳＬが形成される位置に形成される。
【００３９】
ゲート層間絶縁膜１３０はシリコン酸化膜及びシリコン窒化膜のうちの少なくとも一つを含むことができる。例えば、ゲート層間絶縁膜１３０は順に積層されたシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜を含むことができる。浮遊ゲート導電膜１２０を電荷トラップサイトが豊かな絶縁性薄膜に形成する上述の他の実施形態によると、ゲート層間絶縁膜１３０は高誘電膜のうちの１つ（例えば、アルミニウム酸化膜）で形成することができる。第１導電膜１４０は導電性物質のうちの一つであり得る。一実施形態によると、多結晶シリコンであり得る。
【００４０】
本実施形態によると、抵抗素子領域の素子分離膜パターン１０９の上部面をリセスして、トレンチＴＲＣを形成する。トレンチＴＲＣは第１開口部Ｏ１を形成する工程を利用して形成することができる。例えば、第１開口部Ｏ１を形成する段階は、抵抗素子領域の素子分離膜パターン１０９の上部で、ゲート層間絶縁膜１３０及び第１導電膜１４０をエッチングして抵抗素子領域の素子分離膜パターン１０９を露出させる段階を含む。次に、浮遊ゲート導電膜１２０に対してエッチング選択性を有するエッチングレシピを使用して露出した素子分離膜パターン１０９を異方性エッチングする。その結果、第１及び第２接続領域Ｃ１、Ｃ２の間にはトレンチＴＲＣが形成される。図示したように、トレンチＴＲＣの内壁は素子分離トレンチ１０５の内壁か離隔されて形成される。
【００４１】
上述の実施形態によると、素子分離膜パターン１０９はその中央部の上部面に形成されるトレンチＴＲＣによって、“Ｕ”字形に形成される。即ち、素子分離膜パターン１０９は、トレンチＴＲＣの下に形成される中央部、及び中央部から素子分離トレンチ１０５とトレンチＴＲＣの内側壁との間に延長された側壁部を有する。
【００４２】
図９（ａ）及び図９（ｂ）に示すように、トレンチＴＲＣが形成された結果物上に、第２導電膜１５０及びキャッピング膜１６０を順に形成する。第２導電膜１５０は導電性物質のうちの１つ（例えば、多結晶シリコン）である。一実施形態によると、第２導電膜１５０は本発明による抵抗素子を構成する抵抗パターンとして使用することができる。このような実施形態によると、第２導電膜１５０は所定の不純物濃度でドーピングされた多結晶シリコンであり得、不純物濃度は抵抗素子の要求された抵抗値を実現するように選択される。キャッピング膜１６０は、シリコン窒化膜、シリコン酸化膜、及びシリコン酸化窒化膜のうちの少なくとも一つを含むことができる。
【００４３】
第２導電膜１５０はトレンチＴＲＣが形成された結果物をコンフォーマルに覆うように形成される。これによって、素子分離膜パターン１０９上に形成されたトレンチＴＲＣが第２導電膜１５０の上部面に転写された結果として、トレンチＴＲＣの上部には第２導電膜１５０によって定義されるギャップ領域ＧＲが形成される。ギャップ領域ＧＲがトレンチＴＲＣの上部に存在するように、第２導電膜１５０はトレンチＴＲＣの幅の半分より薄い厚さで形成され得る。
【００４４】
上述のように、第１開口部Ｏ１は、セルアレイ領域で（より具体的にはストリング及び接地選択ラインＳＳＬ、ＧＳＬが形成される位置で）浮遊ゲート導電膜１２０の上部面を露出させるように形成されるので、第２導電膜１５０は第１開口部Ｏ１を通じて浮遊ゲート導電膜１２０に直接接触するように形成される。
【００４５】
一方、本発明の変形された実施形態によると、第１導電膜１４０なしに、第２導電膜１５０がゲート層間絶縁膜１３０上に直接形成され得る。
【００４６】
図１０（ａ）及び図１０（ｂ）に示すように、キャッピング膜１６０、第２導電膜１５０、第１導電膜１４０、ゲート層間絶縁膜１３０、及び浮遊ゲート導電膜１２０を順にパターニングし、セルアレイ領域上にゲートライン構造体を形成する。この段階はキャッピング膜１６０をパターニングしてセルアレイ領域で第２導電膜１５０の上部面を露出させるキャッピングパターン１６５を形成する段階と、キャッピングパターン１６５をエッチングマスクとして用いてゲートライン構造体を形成する段階とを含む。
【００４７】
ゲートライン構造体はストリング選択トランジスタＳＳＴのゲート電極として用いられるストリング選択ラインＳＳＬ、接地選択トランジスタのゲート電極として用いられる接地選択ラインＧＳＬ、及びこれらの間に配置されてメモリセルトランジスタＭＣＴのゲート電極として用いられる複数のワードラインＷＬを含む。
【００４８】
一実施形態によると、キャッピングパターン１６５は抵抗素子領域で素子分離膜パターン１０９を横切るように形成される。これによって、抵抗素子領域の第２導電膜１５０は図２及び図６に示したように、トレンチＴＲＣを横切るように形成される。
【００４９】
次に、ゲートライン構造体をイオンマスクとして用いて半導体基板１００内に不純物領域１７０を形成する段階を更に実施する。不純物領域１７０はメモリセルトランジスタＭＣＴをストリング選択トランジスタＳＳＴ及び接地選択トランジスタに直列に接続させる電流経路を形成する。
【００５０】
図１１（ａ）及び図１１（ｂ）に示すように、不純物領域１７０が形成された結果物上に埋め込み絶縁膜１８０を形成し、埋め込み絶縁膜１８０及びキャッピングパターン１６５をエッチングして第２導電膜１５０の上部面を露出させた後、第２導電膜１５０の露出した上部面に導電パターン２１０を形成する。
【００５１】
埋め込み絶縁膜１８０はシリコン酸化膜、シリコン酸化窒化膜、シリコン窒化膜、及び低誘電膜のうちの少なくとも一つで形成され、優れた段差塗布性（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）を提供することができる蒸着技術（例えば、化学気相蒸着又はスピンオンガラス技術）を利用して形成され得る。
【００５２】
第２導電膜１５０の上部面を露出させる段階は、化学機械的研磨工程（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、又は乾式又は湿式エッチバック（ｄｒｙ  ｏｒ  ｗｅｔ  Ｅｔｃｈ−Ｂａｃｋ）技術のうちの少なくとも一つを用いて埋め込み絶縁膜１８０をエッチングする段階と、化学機械的研磨工程、又は乾式又は湿式エチバック技術のうちの１つを用いて第２導電膜１５０の上部でキャッピングパターン１６５を除去する段階とを含む。その結果として、抵抗素子領域の第２導電膜１５０はキャッピングパターン１６５及び埋め込み絶縁膜１８０によって満たされたギャップ領域ＧＲの周りのみで露出する。
【００５３】
導電パターン２１０は、導電パターン２１０と第２導電膜１５０との間でオーミック接触特性を実現することができる物質で形成される。一実施形態によると、導電パターン２１０は自己整列シリサイド形成工程を利用して形成されるシリサイド化合物のうちの１つ（例えば、タングステンシリサイド（ＷｘＳｉ）、チタンシリサイド（ＴｉｘＳｉ）、及びコバルトシリサイド（ｏｘＳｉ）のうちの１つ）であり得る。自己整列シリサイド形成工程は金属膜を形成する段階と、金属膜の金属原子と第２導電膜１５０のシリコン原子とを反応させることによってシリサイド膜を形成する段階と、シリサイド化反応（ｓｉｌｉｃｉｄａｔｉｏｎ  ｒｅａｃｔｉｏｎ）に参与しない金属膜を除去する段階とを含む。これに加えて、シリサイド膜を形成した後、シリサイドの比抵抗を減少させるための熱処理段階を更に実施することができる。この場合、第２導電膜１５０が露出するギャップ領域ＧＲの周辺のみで導電パターン２１０が選択的に形成され得る。他の実施形態によると、導電パターン２１０は金属膜蒸着段階及び金属膜パターニング段階を通じて形成され得る。この場合、金属膜パターニング段階はギャップ領域の上部で蒸着された金属膜を除去する段階を含むことができる。
【００５４】
図１２（ａ）及び図１２（ｂ）に示すように、導電パターン２１０が形成された結果物上に層間絶縁膜１８５を形成した後、層間絶縁膜１８５を貫通するプラグ２２０、及びプラグ２２０に接続される配線を形成する。
【００５５】
プラグ２２０は導電パターン２１０又は不純物領域１７０に接続され、配線は抵抗素子領域に配置される第１及び第２上部配線ＵＬ１、ＵＬ２、及びメモリセルアレイ領域に配置されるビットラインＢＬを含む。第１及び第２上部配線ＵＬ１、ＵＬ２は各々プラグ２２０を通じて抵抗素子領域の第１及び第２接続領域Ｃ１、Ｃ２で導電パターン２１０に接続され、ビットラインＢＬはメモリセルアレイ領域の不純物領域１７０に接続されるプラグ２２０に接続される。
【００５６】
再び図５、図６、図１２（ａ）及び図１２（ｂ）を参照すると、本発明の第２実施形態による半導体装置は半導体基板１００のセルアレイ領域及び抵抗素子領域に各々形成されるセルアレイ構造体及び抵抗素子構造体を含む。
【００５７】
抵抗素子構造体は、トレンチＴＲＣを横切る少なくとも一つの抵抗パターンＲＰ、及び抵抗パターンＲＰの所定領域に局所的に形成された導電パターン２１０を含む。抵抗パターンＲＰは多結晶シリコン膜であり、導電パターン２１０はシリサイド膜の一つであり得る。  図１２（ａ）及び図１２（ｂ）を参照して説明した実施形態によると、トレンチＴＲＣは素子分離膜パターン１０９の上部面に形成される底面及び側壁を有するリセス領域である。抵抗素子のための抵抗パターンＲＰは第２導電膜１５０に形成される。
【００５８】
抵抗パターンＲＰは互いに離隔された第１及び第２コンタクト領域ＣＲ１、ＣＲ２及びこれらの間のボディー領域ＢＤを含む。ボディー領域ＢＤの上部面は第１及び第２コンタクト領域ＣＲ１、ＣＲ２の上部面より低く形成される。その結果として、第１及び第２コンタクト領域ＣＲ１、ＣＲ２の間には、ボディー領域ＢＤによって定義されるギャップ領域ＧＲが存在する。ギャップ領域ＧＲは絶縁性物質のキャッピングパターン１６５、埋め込み絶縁膜１８０で満たされる。
【００５９】
ボディー領域ＢＤと第１及び第２コンタクト領域ＣＲ１、ＣＲ２の上部面との間の高さの差は図１を参照して説明した鋳型パターンＭＬＤＰを利用することによって実現することができる。例えば、トレンチＴＲＣが形成された上部面を有する素子分離膜パターン１０９はこのような段差の実現のための鋳型パターンＭＬＤＰとして使用され得る。これに加えて、図１２を参照して説明した実施形態によると、第１及び第２コンタクト領域ＣＲ１、ＣＲ２で、半導体基板１００と第２導電膜１５０との間に配置されるパターニングされた薄膜１１０、１２０、１３０、１４０も鋳型パターンＭＬＤＰとして使用され得る。
【００６０】
導電パターン２１０は抵抗パターンＲＰの第１及び第２コンタクト領域ＣＲ１、ＣＲ２の上部に局所的に形成される。即ち、導電パターン２１０は抵抗パターンＲＰのボディー領域ＢＤ上には形成されない。これによって、抵抗素子の全体抵抗値は抵抗パターンＲＰのボディー領域ＢＤの抵抗値によって支配的に決まる。即ち、抵抗素子の全体抵抗値に対するプラグ２２０と抵抗パターンＲＰとの間の接触抵抗（ｃｏｎｔａｃｔ  ｒｅｓｉｓｔａｎｃｅ）の影響を減少させることができる。ボディー領域ＢＤの抵抗値は第２導電膜１５０の比抵抗、第２導電膜１５０の厚さ、及び第１及び第２接続領域Ｃ１、Ｃ２の間の距離のうちの少なくとも一つを調節することによって制御できる。第２導電膜１５０の比抵抗は結晶構造及び不純物濃度などを制御することによって調節できる。
【００６１】
図１３は、本発明の一実施形態によるフラッシュメモリ装置を具備するメモリカード１２００の一例を簡略に示すブロック図である。図１３に示すように、高容量のデータ貯蔵能力を支援するためのメモリカード１２００は、本発明によるフラッシュメモリ装置１２１０を装着する。本実施形態によるメモリカード１２００はホスト（Ｈｏｓｔ）とフラッシュメモリ装置１２１０との間のあらゆるデータ交換を制御するメモリコントローラ１２２０を含む。
【００６２】
ＳＲＡＭ１２２１はプロセッシングユニット１２２２の動作メモリとして使用される。ホストインターフェース１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック１２２４はマルチビットフラッシュメモリ装置１２１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェース１２２５は本発明のフラッシュメモリ装置１２１０とインターフェーシングする。プロセッシングユニット１２２２はメモリコントローラ１２２０のデータ交換のためのあらゆる制御動作を実行する。図示しないが、本実施形態によるメモリカード１２００はホスト（Ｈｏｓｔ）とのインターフェーシングのためのコードデータを貯蔵するＲＯＭ（図示せず）などが更に提供され得ることはこの分野の通常的な知識を習得した者等に自明である。
【００６３】
以上の本発明のフラッシュメモリ装置及びメモリカード又はメモリシステムによると、ダミーセルの消去特性が改善したフラッシュメモリ装置１２１０を通じて信頼性の高いメモリシステムを提供することができる。特に、最近活発に進められている半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ：以下ＳＳＤ）のようなメモリシステムで本発明のフラッシュメモリ装置が提供され得る。この場合、ダミーセルから惹起される読み出しエラーを遮断することによって、信頼性の高いメモリシステムを実現することができる。
【００６４】
図１４は、本発明の一実施形態によるフラッシュメモリシステム１３１０を装着する情報処理システム１３００を簡略に示すブロック図である。図１４に示すように、モバイル機器やデスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリシステム１３１０が装着される。本実施形態による情報処理システム１３００は、フラッシュメモリシステム１３１０と各々システムバス１３６０に電気的に接続されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザインターフェース１３５０を含む。フラッシュメモリシステム１３１０は上述のメモリシステム又はフラッシュメモリシステムと実質的に同一に構成される。フラッシュメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが貯蔵される。ここで、上述のフラッシュメモリシステム１３１０が半導体ディスク装置ＳＳＤで構成され得る。この場合、情報処理システム１３００は大容量のデータをフラッシュメモリシステム１３１０に安定的に貯蔵することができる。そして信頼性の増大によって、フラッシュメモリシステム１３１０はエラー訂正に必要となる資源を節減することができるので、高速のデータ交換機能を情報処理システム１３００に提供する。図示しないが、本実施形態による情報処理システム１３００に応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置などが更に提供され得ることはこの分野の通常的な知識を習得した者等に自明である。
【００６５】
また、本発明によるフラッシュメモリ装置又はメモリシステムは多様な形態にパッケージ化して実装され得る。例えば、本発明によるフラッシュメモリ装置又はメモリシステムは、  ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化して実装され得る。
【００６６】
以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００６７】
１００    半導体基板
１０５    素子分離トレンチ
１０９    素子分離膜パターン
１１０    トンネル絶縁膜
１２０    浮遊ゲート導電膜
１３０    ゲート層間絶縁膜
１４０    第１導電膜
１５０    第２導電膜
１６０    キャッピング膜
１６５    キャッピングパターン
１７０    不純物領域
１８０    埋め込み絶縁膜
１８５    層間絶縁膜
２００    絶縁膜
２１０    導電パターン
２２０    プラグ
１２００    メモリカード
１２１０    フラッシュメモリ装置
１２２０、１３１２    メモリコントローラ
１２２１    ＳＲＡＭ
１２２２    プロセッシングユニット（ＣＰＵ）
１２２３    ホストインターフェース
１２２４    エラー訂正ブロック（ＥＣＣ）
１２２５    メモリインターフェース
１３００    情報処理システム
１３１０    フラッシュメモリシステム
１３１１    フラッシュメモリ
１３２０    モデム
１３３０    中央処理装置（ＣＰＵ）
１３４０    ＲＡＭ
１３５０    ユーザインターフェース
１３６０    システムバス
ＧＲ    ギャップ領域
ＭＬＤＰ    鋳型パターン
ＬＭ    鋳型パターンの下部
ＵＭ    鋳型パターンの上部
ＲＰ    抵抗パターン
ＢＤ    抵抗パターンのボディー領域
ＣＲ１、ＣＲ２    抵抗パターンのコンタクト領域
ＴＲＣ    トレンチ
ＴＢ    トレンチの底部
ＴＷ    トレンチの側壁部
【図１】
2011066418.tif 000003
【図２】
2011066418.tif 000004
【図３】
2011066418.tif 000005
【図４】
2011066418.tif 000006
【図５】
2011066418.tif 000007
【図６】
2011066418.tif 000008
【図７】
2011066418.tif 000009
【図８】
2011066418.tif 000010
【図９】
2011066418.tif 000011
【図１０】
2011066418.tif 000012
【図１１】
2011066418.tif 000013
【図１２】
2011066418.tif 000014
【図１３】
2011066418.tif 000015
【図１４】
2011066418.tif 000016