(57)【要約】【課題】  本発明の目的は、より小容量のキャパシタを同一チップ上に設けて半導体装置単体で負電源を必要とせずに、また部品点数を増加させることなく、スイッチングが可能な素子に適する駆動回路を提供することである。【解決手段】    上記課題を解決する電圧制御型トランジスタの共振ゲート駆動回路は、前記型電圧制御型トランジスタのゲートあるいは前記ノーマリオン型電圧制御型トランジスタのゲートあるいは擬似ノーマリオフ素子の電圧制御端子に共振用インダクタと抵抗を直列に接続し、駆動回路には直列接続された相補的な２個のスイッチング素子を備えたことを特徴とするものである。【選択図】  図１
2011188383.tif 000002
【特許請求の範囲】
【請求項１】
ゲートに印加される電圧に基づいて駆動される電圧制御型トランジスタの駆動回路であって、
制御信号により制御され、駆動回路用電源に直列に接続された第1のスイッチング素子および第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子との接続部に接続した共振用インダクタと、前記共振用インダクタの前記第1及び第２のスイッチング素子に接続されていない他方の端子と接続された抵抗と、前記抵抗とゲートにおいて接続された電圧制御型トランジスタとを、備えることを特徴とする電圧制御型トランジスタの共振ゲート駆動回路。
【請求項２】
前記電圧制御型トランジスタがノーマリオン型であって、このノーマリオン型電圧制御型トランジスタのゲートに一方の電極を接続し、他方の電極を前記抵抗に接続されたキャパシタと、前記ノーマリオン型電圧制御型トランジスタのゲートにアノードを接続した第3のダイオードと、前記第3のダイオードのカソードが前記ノーマリオン型電圧制御型トランジスタのソースに接続されていることを特徴とする請求項１に記載の電圧制御型トランジスタの共振ゲート駆動回路。
【請求項３】
前記第１のスイッチング素子と前記第２のスイッチング素子は、所定の時間だけ遅れて、前記第１のスイッチング素子と前記第２のスイッチング素子が交互にオン、オフすることを特徴とする請求項１もしくは請求項２に記載の電圧制御型トランジスタの共振ゲート駆動回路。
【請求項４】
ゲートに印加される電圧に基づいて駆動される電圧制御型トランジスタの駆動回路であって、
駆動回路用電源に接続された第1のスイッチング素子と、前記第1のスイッチング素子とアノードを接続した第1のダイオードと、前記第1のダイオードのカソードに一方の端子を接続した共振用インダクタと、前記共振用インダクタの前記第1のダイオードに接続されていない他方の端子と接続された抵抗と、前記抵抗とゲートを接続された電圧制御型トランジスタと、前記第1のダイオードのカソードにアノードを接続した第2のダイオードと、前記第2のダイオードのカソードに接続された第2のスイッチング素子を備える、ことを特徴とする電圧制御型トランジスタの共振ゲート駆動回路。
【請求項５】
前記ノーマリオン型電圧制御型トランジスタと、前記ノーマリオン型電圧制御型トランジスタのゲートに一方の電極を接続し、他方の電極を前記抵抗に接続されたキャパシタと、前記ノーマリオン型電圧制御型トランジスタのゲートにアノードを接続した第3のダイオードと、前記第3のダイオードのカソードが前記ノーマリオン型電圧制御型トランジスタのソースに接続されている回路を等価回路的に同一チップ上で構成されている単一の半導体装置を前記電圧制御型トランジスタとして用いている請求項１ないし請求項４のいずれかに記載の電圧制御型トランジスタの共振ゲート駆動回路。
【請求項６】
前記半導体装置のキャパシタが、前記ノーマリオン型電圧制御型トランジスタのゲート引き出し電極上に絶縁膜を介して形成した金属膜によって形成されたことを特徴とする請求項５に記載の電圧制御型トランジスタの共振ゲート駆動回路。
【請求項７】
ゲートに接続する前記キャパシタの容量が、前記ノーマリオン型電圧制御型トランジスタの入力容量の１倍から9倍であることを特徴とする請求項５または請求項６に記載の電圧制御型トランジスタの共振ゲート駆動回路。
【請求項８】
前記ノーマリオン型電圧制御型トランジスタは、窒化物半導体や炭化珪素などのワイドギャップ半導体により形成されたものであることを特徴とする請求項５ないし請求項７のいずれかに記載の電圧制御型トランジスタの共振ゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御型トランジスタの駆動回路、特にノーマリオン動作の電圧制御型トランジスタスイッチング素子の共振ゲート駆動回路に関する。
【背景技術】
【０００２】
電源回路などに用いられるスイッチング回路はMOSFETなどの電圧制御型トランジスタが用いられている。そして、電圧制御型トランジスタの制御にはデジタル回路が用いられることがあり、デジタル回路の標準電圧は５V程度であるが低電圧化が進んでおり３V程度の制御回路もある。そのため、電圧制御型トランジスタの閾値電圧が5V以上の素子では制御回路電源とは別に電源を用意する必要があったり、閾値が５V以下であっても閾値電圧と制御回路電圧が近接していると、ゲートの入力容量の充電速度が低下してスイッチング速度が遅くなる問題がある。さらに、後述するワイドギャップ半導体の中にはノーマリオン型素子がありこの素子をオフするために負電源を用意しなければならない問題がある。
【０００３】
スイッチングを用いた回路では電圧制御型トランスタのオンからオフ、或いはオフからオン状態への遷移速度によって回路の電力損失が変わる。電圧制御型トランジスタの状態遷移速度は速いほうが望ましく、そのためには電圧制御型トランジスタのゲート電圧を早く制御することが必要である。そのために、各種共振ゲート駆動回路が提案されている。
【０００４】
しかしながら、これまで知られている手段はいずれも、単電源では駆動回路よりも高い閾値電圧を持つ電圧制御型トランジスタを駆動することは出来ず、負電源を用いずにノーマリオフ素子を駆動することは出来なかったり、電圧制御型トランジスタを破壊するような共振によるゲート電圧を抑えるために駆動回路のスイッチが多く駆動回路のシーケンスも複雑であったり、さらに回路を構成する部品点数が増えて、構成が複雑になるといった問題があった。
【０００５】
GaNやSiCやダイヤモンドなどのワイドギャップ半導体は絶縁破壊電圧、電子移動度、熱伝導率などの半導体装置として重要な要素がSiに比べ優れているという特徴がある。GaN半導体装置の一形態であるAlGaN/GaNヘテロ構造をもつHEMTでは、高い電子移動度とキャリア密度を有しているため高周波性能や低いオン抵抗などの性質があり多くの期待を集めている。AlGaN/GaNヘテロ構造をもつHEMTやSiCトランジスタでは、ゲート電圧を加えない状態では電流を流す性質（ノーマリオン）があるため、素子をオフ状態にする即ち電流を止めるにはゲートに負電圧を印加する必要がある。そのため、負電源が必要であるため回路の部品点数が増える事や回路基板上の配線が複雑になるなどの問題がある。
【０００６】
負電源を省略する回路としては、HEMTのゲートに、制御信号を、キャパシタを介して発信器から信号を供給し、さらに、このキャパシタとHEMTのソース間にダイオードを配置して負電源を省略することを可能にすることが知られている（特許文献１参照）。しかしながら、特許文献１の方法では半導体装置の他に、外部にダイオードと電圧制御型トランジスタの入力容量の10倍から500倍という大きな容量をもつキャパシタを必要とするため、基板上にキャパシタの体積が占有される問題があった。
【０００７】
また、上記駆動回路を、同一チップ上につくり単一素子としての半導体装置をつくることも知られている（特許文献２参照）。しかし、この手段によっても、やはり大きな容量のキャパシタが必要となるため設計が非常に難しくなる。またスイッチング素子の駆動回路からスイッチング素子のゲートまでの配線が長くなるために生じる寄生インダクタンスによる電圧発振（リンギング）が発生する問題もある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２３５９５２号公報
【特許文献２】特開２００９−２１８５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように、駆動回路が出力できる駆動信号の範囲外に、駆動しようとする電圧制御型トランジスタの閾値電圧がある場合に、駆動が不可能であることや、共振を利用しての駆動が原理的には出来ても、共振電圧が過大になる可能性がある・シーケンスが複雑・特殊な部品を複数必要・クランプ電圧が不安定・保護回路の信頼性が不足するなどの問題があって実用的でなかった。
【００１０】
ノーマリオン型電圧制御型トランジスタにおいては、単電源でノーマリオン型電圧制御型トランジスタを駆動できる回路が提案されているが（特許文献１）、必要なキャパシタ容量が非常に大きく、そのため、基板上の面積を占有するために基板設計上の不利や配線長が長くなることによるリンギングの発生などがあった。大きな容量のキャパシタはワンチップ化する上でも大変な支障となる。
【００１１】
そのため本発明の目的のひとつは、より小容量のキャパシタを同一チップ上に設けて半導体装置単体で負電源を必要とせずにスイッチングが可能な素子（以下、擬似ノーマリオフ素子）に適する駆動回路を提供することである。さらに、駆動回路電圧の範囲外の閾値電圧を持つ電圧制御型トランジスタを特殊な部品を使用することなく、かつ部品点数の少ない簡単な回路構成で電圧制御型トランジスタを破壊するような過大電圧を有効におさえつつ駆動できる駆動回路を提供することも目的のひとつである。
【課題を解決するための手段】
【００１２】
上記課題を解決する電圧制御型トランジスタの共振ゲート駆動回路は、前記型電圧制御型トランジスタのゲートあるいは前記ノーマリオン型電圧制御型トランジスタのゲートあるいは擬似ノーマリオフ素子の電圧制御端子に共振用インダクタと抵抗を直列に接続し、駆動回路には直列接続された相補的な２個のスイッチング素子を備えたことを特徴とするものである。
【００１３】
本発明の駆動回路では駆動回路の電源電圧範囲外に閾値電圧を持つ電圧制御型トランジスタの駆動が可能となる。すなわち、駆動回路の電源電圧範囲より閾値電圧が高い電圧制御型トランジスタの駆動や、ノーマリオン型電圧制御型トランジスタを負電圧を用いずに単電源での駆動が可能となる。
【００１４】
また、前記電圧制御型トランジスタがノーマリオン型であって、このノーマリオン型電圧制御型トランジスタのゲートに一方の電極を接続し、他方の電極を前記抵抗に接続されたキャパシタと、前記ノーマリオン型電圧制御型トランジスタのゲートにアノードを接続した第3のダイオードと、前記第3のダイオードのカソードが前記ノーマリオン型電圧制御型トランジスタのソースに接続されていることを特徴とする。これにより、前記ノーマリオン型電圧制御型トランジスタを駆動でき、かつ特許文献１記載のキャパシタ容量よりもより小さな容量のキャパシタで駆動が可能となる。
【発明の効果】
【００１５】
接続された各種電圧制御型トランジスタの入力容量とLCR直列共振現象を起こすことにより駆動回路電圧よりも高い電圧、あるいは負電圧を生成することにより、駆動回路の電源電圧範囲外に閾値電圧を持つ電圧制御型トランジスタの駆動が可能となる。すなわち、駆動回路の電源電圧範囲より閾値電圧が高い電圧制御型トランジスタの駆動や、ノーマリオン型電圧制御型トランジスタを負電圧を用いずに単電源での駆動が可能となる。
【００１６】
また、本発明による駆動回路により、駆動回路の電源電圧範囲よりも大きな振幅を共振によって制御端子に印加できるため、従来のノーマリオン型電圧制御型トランジスタ駆動用回路（特許文献１参照のこと）に必要であった大容量のキャパシタ容量を大幅に小さく出来る。かかる効果によって前記擬似ノーマリオフ素子に本発明の駆動回路を用いた場合には、擬似ノーマリオフ素子のチップ上に設けるキャパシタ容量が小さくて済むようになるため、擬似ノーマリオフ素子の設計や製造が大幅に容易となり、前記擬似ノーマリオフ素子の適用範囲が広がるなどの利点がある。また、回路基板上のコンパクト化と配線長が大幅に小さくなることによるリンギング抑制が可能となる。
【図面の簡単な説明】
【００１７】
【図１】図１は、第１の実施の形態である本発明の駆動回路の回路図である。
【図２】図２は、第１の実施の形態である本発明の駆動回路の回路図の変形例である。
【図３】図３は、第２の実施の形態である本発明の駆動回路の回路図である。
【図４】図４は、第２の実施の形態である本発明の駆動回路の回路図の変形例である。
【図５】図５は、第４の実施の形態である本発明の駆動回路の回路図である。
【図６】図６は、第５の実施の形態である本発明の駆動回路の回路図である。
【図７】図７は、制御信号切り替え時の共振電流とゲート電圧変化の図である。
【図８】図８は、第１の実施形態にかかる制御信号とゲート電圧変化の図である。
【図９】図９は、第２の実施形態にかかる制御信号とゲート電圧変化の図である。
【図１０】図１０(a)は、本発明に用いる擬似ノーマリオフ素子の例を示す図である。また、図１０(b)は、図１０(a)の断面図である。
【図１１】図１１は、窒化物半導体HEMTの例を示す図である。
【発明を実施するための形態】
【００１８】
上記したように、本発明の電圧制御型トランジスタの共振ゲート駆動回路は、前記型電圧制御型トランジスタのゲートあるいは前記ノーマリオン型電圧制御型トランジスタのゲートあるいは擬似ノーマリオフ素子の電圧制御端子に共振用インダクタと抵抗を直列に接続し、駆動回路には直列接続された相補的な２個のスイッチング素子を備えたことを特徴とするものである。
これによって、本発明の駆動回路では駆動回路の電源電圧範囲外に閾値電圧を持つ電圧制御型トランジスタの駆動が可能となる。すなわち、駆動回路の電源電圧範囲より閾値電圧が高い電圧制御型トランジスタの駆動や、ノーマリオン型電圧制御型トランジスタを負電圧を用いずに単電源での駆動が可能となる。
【００１９】
また、前記電圧制御型トランジスタがノーマリオン型であって、このノーマリオン型電圧制御型トランジスタのゲートに一方の電極を接続し、他方の電極を前記抵抗に接続されたキャパシタと、前記ノーマリオン型電圧制御型トランジスタのゲートにアノードを接続した第3のダイオードと、前記第3のダイオードのカソードが前記ノーマリオン型電圧制御型トランジスタのソースに接続されていることを特徴とする。これにより、前記ノーマリオン型電圧制御型トランジスタを駆動でき、かつ特許文献１記載のキャパシタ容量よりもより小さな容量のキャパシタで駆動が可能となる。
【００２０】
また、第１のスイッチング素子と第２のスイッチング素子を適度なデットタイムを設けながら交互にオンオフすることによって駆動回路の安定化を図れる。
【００２１】
また、特許文献１の原理を同一チップ上に設ける半導体装置を作り、本発明の駆動回路に用いれば、かかる半導体装置に必要な閾値電圧を印加できる。
【００２２】
また、ゲート引き出し電極上にキャパシタを設ければ、必要なキャパシタ容量を安易に形成できる。
【００２３】
また、キャパシタ容量を限定すればかかる半導体装置の設計が安易になる。
【００２４】
以下、本発明を実施するための形態を、添付の図面を用いて説明する。
【００２５】
（第１の実施形態）
図１に示す回路は、閾値電圧が駆動回路の電源電圧範囲外にある電圧制御型トランジスタ５５を駆動する駆動回路である。スイッチング素子５７やスイッチング素子５８はスイッチ機能がある素子であればよく、N型トランジスタやP型トランジスタが選択肢に入るがこれらのみには制限されない。スイッチング素子５７は駆動回路電源に接続されており、スイッチング素子５８はグランドに接続されている。スイッチング素子５７やスイッチング素子５８は、適当なデッドタイムを設けて制御され、両方のスイッチング素子が同時にオンにならないように交互にオンオフ制御されている。第１及び第２のスイッチング素子の接続部には共振用インダクタ６１が接続されており、共振インダクタ６１と直列に抵抗６２が接続されており、抵抗６２と電圧制御型トランジスタ５５が接続されている。
【００２６】
このように構成される図１に示す駆動回路は共振用インダクタ６１と抵抗６２と電圧制御型トランジスタ５５の入力容量６３で形成されるLCR直列回路によってLCR共振回路が形成される。LCR共振回路ではキャパシタンス容量をC、共振用インダクタのインダクタンスをL、抵抗をR、入力電圧をVとすると、Q値は下記数式１で表される。Q値は電圧拡大率とも言われ、共振が起こった際には入力電圧Vに対してQ倍の電圧が発生する。そして共振の速さは角速度ωとすると、下記数式２であらわされる。つまり、本発明にかかる駆動回路では電圧制御型トランジスタ５５の入力容量Cをあらかじめ測定しておくことにより、ゲート電圧の立ち上がり速度を下記数式２からインダクタンスの調整によって自由に設計でき、下記数式１から設計者が望むゲート電圧にあわせてRを決定することにより、共振による過大電圧の発生によって電圧制御型トランジスタを破壊することなく安全に、しかし、駆動回路電圧よりも高い電圧を発せさせることが可能である。
【００２７】
2011188383.tif 000003
式１
2011188383.tif 000004
式２
【００２８】
上記図１の実施の形態においては、第１及び第２のスイッチング素子は、直接直列に接続していたが、スイッチング素子５７とスイッチング素子５８の間には、ハイサイドからローサイド方向に順方向となるようにダイオード５９，６０を直列に接続することもできる。図２に示すように、ダイオード５９のカソード、あるいはダイオード６０のアノードには共振用インダクタ６０が接続されており、共振インダクタ６０と直列に抵抗６２が接続されており、抵抗６２と電圧制御型トランジスタ５５が接続されている。
この回路によれば、スイッチング素子５７とスイッチング素子５８として例えば一般的にスイッチング素子として利用されているMOSFETを使用したときに、MOSFETに存在するボディーダイオードが存在するために電源電圧５２に流れ込む或いはグラウンドから電流が流れ込むといった電流が逆流してしまい電圧制御型トランジスタ５５のゲート電圧が不安定になるといった不具合を防ぐ効果を生じる。
【００２９】
図８は図２に示す制御信号５０と電圧制御型トランジスタのゲート電圧を示した図である。制御信号がローレベルのときはスイッチング素子５７がオンで、スイッチング素子５８がオフである。制御信号がハイレベルのときはスイッチング素子５８がオンで、スイッチング素子５７がオフである。駆動回路電圧は制御信号のハイレベル電圧Vsと同じとしている。制御信号を入力すると、共振現象によりゲート電圧は駆動回路電圧Vsよりも高い電圧となり最終的にはハイレベル電圧V1、ローレベル電圧V2に落ち着く。これはLCR共振回路の定数を最適化しているため安定して駆動回路電圧Vsの２倍強のゲート電圧が現れているが、本発明の構成要素である抵抗６２を上記数式１によって設けなければ、過大電圧がゲートに生じて電圧制御型トランジスタ５５が破壊されることがある。
【００３０】
図７は図８におけるある瞬間の共振電流と制御信号とゲート電圧を示したものである。ゲート電圧は最初ハイレベルであり、制御信号がハイになるとするとスイッチング素子５７がオフ、スイッチング素子５８がオンになるため、電圧制御型トランジスタ５５のゲートから抵抗６２、共振用インダクタ６１、ダイオード６０、スイッチング素子５８を通ってグランドに電流が流れる。やがて共振電流が減少し始めるが、インダクタの性質から電流は瞬断しないためにゲート電圧がグランドになっても電流が流れてゲート電圧が負になる。共振電流が止まり、負電圧のあるレベルで安定する。ダイオード６０があるために共振電流がなくなってからの電流の逆流を防ぐため、ゲート電圧の振動が起こらずゲート電圧が安定する。図７は、制御信号がローレベルからハイレベルの遷移時の現象をあらわしたものであるが、ハイレベルからローレベルであっても電流や電圧の符号が逆になるだけで同じ現象が起こる。このように、ハイレベル電圧とローレベル電圧を振動させることなく安定に維持できるためデューティー比制御も可能となっている。
【００３１】
以上の原理により、図１及び図２に示す駆動回路は、LCR直列共振現象を起こすことにより駆動回路電圧よりも高い電圧、あるいは負電圧を生成することにより、駆動回路の電源電圧範囲外に閾値電圧を持つ電圧制御型トランジスタの駆動が可能となる。すなわち、駆動回路の電源電圧範囲より閾値電圧が高い電圧制御型トランジスタの駆動や、ノーマリオン型電圧制御型トランジスタを負電圧を用いずに単電源での駆動が可能となる。
【００３２】
（第２の実施形態）
図３に示す回路は、ノーマリオン型電圧制御型トランジスタを駆動するための駆動回路である。図１の駆動回路でもノーマリオン型電圧制御型トランジスタは駆動可能であるが、ノーマリオン型電圧制御型トランジスタは正電圧のゲート耐圧が弱い場合があり、その場合には図１の駆動回路は好ましくない。図３に示す駆動回路は、正バイアスを過大に加えずに済む駆動回路である。図１に示した共振型ゲート駆動回路にノーマリオン型電圧制御型トランジスタ５６をもちいており、ノーマリオン型電圧制御型トランジスタ５６のゲートと抵抗６２の間にはキャパシタ６４が直列に接続されており、アノードをノーマリオン型電圧制御型トランジスタ５６のゲートに、カソードをノーマリオン型電圧制御型トランジスタ５６のソースに接続されている。かかる駆動回路によれば、ノーマリオン素子を単電源で駆動できる。キャパシタ６４とノーマリオン型電圧制御型トランジスタ５６とダイオード６５で現される回路は前記特許文献１に示されており原理は同一である。キャパシタ６４とノーマリオン型電圧制御型トランジスタ５６の入力容量が直列になっているので、キャパシタ６４に電圧が印加されると、キャパシタ６４の容量とノーマリオン型電圧制御型トランジスタ５６の入力容量によって分圧された電圧がノーマリオン型電圧制御型トランジスタ５６のゲートに生じる。しかし、ダイオード６５によってノーマリオン型電圧制御型トランジスタ５６のゲート電圧はハイレベルがクリップされる。そのため、ノーマリオン型電圧制御型トランジスタ５６のゲートの動作中点が負電圧側にシフトするため、キャパシタ６４に交流電圧が印加されたとき、その交流電圧幅をキャパシタ６４とノーマリオン型電圧制御型トランジスタ５６の入力容量の比で分圧したスイング幅が、ノーマリオン型電圧制御型トランジスタ５６のゲートに発生する。そのため、ノーマリオン型電圧制御型トランジスタを単電源で駆動できる。ノーマリオン型電圧制御型トランジスタ５６も入力容量が存在するため、共振インダクタ６１からノーマリオン型電圧制御型トランジスタ５６を見たときに、抵抗６２の先にキャパシタ６４とノーマリオン型電圧制御型トランジスタ５６の入力容量が直列接続されているように見えるので、やはりLCR直列共振回路をなしている。そのため、かかる駆動回路によれば抵抗６２とキャパシタ６４の間に駆動回路が出力できる電圧範囲よりも大きく電圧が振れることになる。そのため、キャパシタ６４の容量を小さくしてノーマリオン型電圧制御型トランジスタ５６の入力容量との分圧によりノーマリオン型電圧制御型トランジスタ５６のゲートに生じる電圧が小さくなっても十分に補うことが出来る。そのためキャパシタ６４の容量を小さく出来る。
【００３３】
図９は、ノーマリオン型電圧制御型トランジスタ５６の入力容量とキャパシタ６４の容量が同じであるときの動作であり、図８に示す制御信号５０と電圧制御型トランジスタのゲート電圧を示した図である。単電源による駆動回路にもかかわらずノーマリオン型電圧制御型トランジスタ５６のゲートには負電圧V2が生じており、ハイレベルでは０V付近のV1の電圧が生じている。そのためノーマリオン型電圧制御型トランジスタも駆動できることがわかる。従来の駆動回路であればキャパシタ６４とノーマリオン型電圧制御型トランジスタ５６の入力容量の分圧比によって-Vs/2の電圧しか発生できなかったが、本発明の駆動回路により駆動回路電圧Vsよりも絶対値の大きな負電圧を発生できている。そのため、特許文献１における大きな容量のキャパシタを小さく出来る。キャパシタ容量が小さく出来れば配線の引き回しが少なくて済むのでリンギングも抑制される。
【００３４】
上記実施の形態においては、前記図１の場合と同様、第１及び第２のスイッチング素子の間に、逆電流素子用のダイオード５９，６０を直列に接続することができる。
【００３５】
（第３の実施の形態）
最近、図３のキャパシタ６４とダイオード６５とノーマリオン型電圧制御型トランジスタ５６を同一チップ上に作製して、単一の擬似ノーマリオフ素子とすることが試みられている（特許文献２参照）。図１０(a)に記載した半導体装置は、本特許のキャパシタ６４の容量が小さく出来る特徴を生かすための半導体装置である。図１０(ｂ)は図１０(a)にある直線AA’で切った断面図である。
【００３６】
かかる半導体装置はFET部分２７とFETのドレイン電極パッド１と、ソース電極パッド５と、ボンディング用ゲート電極パッド７と、キャパシタ電極6と、キャパシタ電極６とソース電極パッド５との間に形成するダイオード１９によって構成される。キャパシタ電極６の下に誘電体絶縁膜１０を形成してキャパシタ電極６とゲート電極引き出しパッド１１を電気的に絶縁することによりキャパシタ１２を形成している。前記誘電体絶縁膜にはSiO2、SiN、Al2O3、TiO2、BaTiO3、SrTiO3、（Ba,Sr）TiO3、Ta2O5、LiTaO3、HfO2、ZrO2などを用いることができる。ゲート電極引き出しパッド１１はゲート電極３と電気的に接続されている。ドレイン電極２とドレイン電極パッド１は電気的に接続されており、ソース電極４とソース電極パッド５は電気的に接続されている。ダイオード１９は、窒化物半導体１７とショットキー接触しているアノード電極１８と、窒化物半導体１７とオーミック接触しているカソード電極１５と、窒化物半導体１７により構成される。アノード電極18とゲート引き出し電極１１は電気的に接続されており、カソード電極１５とソース電極パッド８とは電気的に接続されている。ソース電極パッド５は層間絶縁膜１３によって絶縁されている。ソース電極パッド５はダイオード部を除いて、窒化物半導体と絶縁されていればよく、例えば、素子分離により窒化物半導体が絶縁化されている場合は層間絶縁膜１３を省略することも可能である。FET部とダイオード部以外の窒化物半導体は、素子分離され、絶縁化されている。素子分離は、エッチングによるメサ形成やイオン注入などにより形成できる。
【００３７】
図１１は窒化物半導体により構成されるノーマリオン型FET部２７の断面図の例である。図１０のFET部には図１１で表される窒化物半導体で構成されている。GaN層２５上にAlGaN層２３が積層され、AlGaN層２３上にソース電極２０とドレイン電極２２とが形成されている。また、AlGaN層２３上にはゲート絶縁膜２６が形成され、ゲート絶縁膜２６上にゲート電極２１が形成されている。ゲート絶縁膜２６にはSiO2、SiN、Al2O3、TiO2、Ta2O5、HfO2、ZrO2などを用いることができる。ゲート絶縁膜２６によりゲートリーク電流を抑制することができる。ゲート電極２１とGaN層２５とAlGaN層２３とのヘテロ接合により生じた2次元電子ガス２４をゲート電極２１により制御してトランジスタ動作を行う。本発明ではFETにヘテロ接合を利用したHEMTなどのノーマリオン型素子を用いる。本実施例では、GaN層２５上にAlGaN層２３が積層された窒化物半導体を用いているが、AlGaNとInAlNとGaNとAlGaNなどの組成比を自由に組み合わせた半導体材料を用いてもよい。また、ヘテロ接合のみでなく、超格子構造、複数のヘテロ接合を有する構造、組成が傾斜した構造であっても、窒化物半導体によりFET動作可能であればよく、特に図１１の構造に限定されない。FET部分２７は図１１に示されるノーマリオン型FETが複数並列に接続されるように配置されている。
【００３８】
本発明ではこれらの擬似ノーマリオフ素子に好適である。擬似ノーマリオフ素子ではキャパシタ６４の容量をチップ上に作るため大きく取れないことが問題であるが、本発明では擬似ノーマリオフ素子に大きな電圧幅の信号を印加できることから、擬似ノーマリオフ素子のチップ上のキャパシタ６４の容量が小さくてもよいという利点がある。
【００３９】
（第４の実施の形態）
第４の実施形態にかかる駆動回路を図５を用いて説明する。第４の実施形態では、第１の実施形態である図２の回路からダイオード５９を削除し、スイッチング素子５７と電圧制御型トランジスタ５６のゲートの間に抵抗６６を接続した点が異なる。抵抗６６は電流制限用の抵抗である。この構成によって、ゲートから電荷を抜き出すときのみ共振が起こる。そのため、電圧制御型トランジスタ５６のゲート電圧はハイレベルが駆動回路電源５２の電圧と同じになり、ゲート電圧のローレベルは負電圧となる。そのため、単電源でノーマリオン型電圧制御型トランジスタを駆動できる。第１の実施形態と比べダイオードの代わりにより汎用的な部品である抵抗を用いることが出来る。さらに、抵抗６６を省略してもよいし、抵抗６６を省略しかつスイッチング素子５７を共振用インダクタ６１と抵抗６２の間に接続することにより抵抗６６と抵抗６２を共用してもよい。ただし、共振はゲートから電荷を抜き出す方向のみにしか発生しないため、第１の実施形態のようなLCR共振回路とは振る舞いが若干異なり単純にQ値によって計算される電圧は出力されない。
【００４０】
（第５の実施の形態）
第５の実施形態にかかる駆動回路を、図６を用いて説明する。第４の実施形態では、第１の実施形態である図２の回路からダイオード６０を削除し、スイッチング素子５８と電圧制御型トランジスタ５５のゲートの間に抵抗６７を接続した点が異なる。抵抗６７は電流制限用の抵抗である。この構成によって、ゲートに電荷を注入するときのみ共振が起こる。そのため、電圧制御型トランジスタ５５のゲート電圧はローレベルが駆動回路のローレベルと同じ（つまりグランドレベル）になり、ゲート電圧のハイレベルは駆動回路電源５２の電圧よりも高くなる。そのため、駆動回路の電源電圧範囲外に閾値電圧を持つ電圧制御型トランジスタを駆動できる。第１の実施形態と比べダイオードの代わりにより汎用的な部品である抵抗を用いることが出来る。さらに、抵抗６７を省略してもよいし、抵抗６７を省略しかつスイッチング素子５８を共振用インダクタ６１と抵抗６２の間に接続することにより抵抗６７と抵抗６２を共用してもよい。ただし、共振はゲートから電荷を注入する方向のみにしか発生しないため、第１の実施形態のようなLCR共振回路とは振る舞いが若干異なり単純にQ値によって計算される電圧は出力されない。
【００４１】
（第６の実施形態）
第１の実施形態では、電圧制御型トランジスタは閾値電圧が駆動回路の電源電圧範囲以外にあるときを想定していた。しかし、電圧制御型トランジスタの閾値電圧が駆動回路の電源電圧以内でも、この両者が近接して電圧制御型トランジスタのスイッチング速度が低下するような範囲であれば本発明の駆動回路は有効である。
【００４２】
（第７の実施形態）
第1から第2の実施形態では、駆動回路のローレベルはグランドとしていた。しかし、本発明の効果のひとつは駆動回路の電源電圧範囲以外の閾値電圧をもつ電圧制御型トランジスタに適用できることであるので、ローレベルを必ずしもグランドとしなくてもよい。
【符号の説明】
【００４３】
１・・・ドレイン電極パッド
２・・・ドレイン電極
３・・・ゲート電極
４・・・ソース電極
５・・・ソース電極パッド
６・・・キャパシタ電極
７・・・ボンディング用電極パッド
１０・・・誘電体絶縁膜
１１・・・ゲート引き出し電極
１２・・・キャパシタ
１３・・・層間絶縁膜
１４・・・素子分離
１５・・・カソード電極
１７・・・窒化物半導体へテロ構造と2次元電子ガス
１８・・・アノード電極
１９・・・ダイオード
２０・・・ソース電極
２１・・・ゲート電極
２２・・・ドレイン電極
２３・・・AlGaN層
２４・・・2次元電子ガス
２５・・・GaN層
２６・・・絶縁膜
２７・・・FET部分
５０・・・制御信号
５１・・・インバータ
５２・・・駆動回路電源
５３・・・負荷側電源
５４・・・負荷
５５・・・電圧制御型トランジスタ
５６・・・ノーマリオン型電圧制御型トランジスタ
５７・・・第１のスイッチング素子
５８・・・第２のスイッチング素子
５９・・・第１のダイオード
６０・・・第２のダイオード
６１・・・共振用インダクタ
６２・・・抵抗
６３・・・電圧制御型トランジスタの入力容量
６４・・・キャパシタ
６５・・・ダイオード
６６・・・抵抗
６７・・・抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１０】
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【図１１】
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【図７】
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【図８】
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【図９】
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