(57)【要約】【課題】ＳＲＡＭのメモリセルの面積を減少させる。【解決手段】半導体装置は、基板上のメモリセル領域内に設けられた第１活性領域と、第１活性領域と素子分離により分離され、第１活性領域内よりもメモリセル領域の中心に近い位置に設けられた第２活性領域と、第１活性領域を横断する第１ゲート電極と、第１ゲート電極と離間し、第１活性領域および第２活性領域を横断する第２ゲート電極と、第１活性領域で、第１ゲート電極と第２ゲート電極との間の第１ドレイン部と、第２活性領域で、第２ゲート電極の第１ドレイン部側の第２ドレイン部と、第１ドレイン部と第２ドレイン部とを接続する第１配線と、第１ゲート電極および第２ゲート電極と離間し、端部が第１ゲート電極の第２活性領域側の端部と対向する第３ゲート電極と、第２ドレイン部と第３ゲート電極とを接続する第２配線とを備え、第３ゲート電極の上面と第２配線の上面はほぼ同じ高さに形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上のメモリセル領域内に設けられた第１活性領域と、
前記第１活性領域と素子分離により分離され、前記第１活性領域内よりも前記メモリセル領域の中心に近い位置に設けられた第２活性領域と、
前記第１活性領域を横断する第１ゲート電極と、
前記第１ゲート電極と離間し、前記第１活性領域および前記第２活性領域を横断する第２ゲート電極と、
前記第１活性領域で、前記第１ゲート電極と前記第２ゲート電極との間の第１ドレイン部と、
前記第２活性領域で、前記第２ゲート電極の前記第１ドレイン部側の第２ドレイン部と、
前記第１ドレイン部と前記第２ドレイン部とを接続する第１配線と、
前記第１ゲート電極および前記第２ゲート電極と離間し、端部が前記第１ゲート電極の前記第２活性領域側の端部と対向する第３ゲート電極と、
前記第２ドレイン部と前記第３ゲート電極とを接続する第２配線とを備え、
前記第３ゲート電極の上面と前記第２配線の上面はほぼ同じ高さに形成されていることを特徴とする半導体装置。
【請求項２】
前記第３ゲート電極の前記第１ゲート電極に対向する端部が、前記第２活性領域の前記第１ゲート電極に対向する端部よりも前記第１ゲート電極から後退していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１配線および前記第２配線は、同一の層で形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＳＲＡＭの構造に関するものである。
【背景技術】
【０００２】
半導体デバイスの高集積化に伴い、ＳＲＡＭ（Static Random Access Memory）などに代表される半導体メモリの寸法が縮小されてきた。これに伴い、半導体メモリに搭載される素子の寸法や配線ピッチが縮小化されてきた。
【０００３】
特許文献１には、１ビットが６トランジスタのＣＭＯＳで構成されるＳＲＡＭについて、セル面積を縮小させるためのレイアウトが開示されている。
【０００４】
上記ＳＲＡＭの一般的なレイアウトを図１７に示す。この図には、ＳＲＡＭの１ビット分のメモリセルが示されている。各素子は、中心点Ｅを点対称の中心として配置されている。
【０００５】
メモリセル領域Ｃの内部に、活性領域１ａ〜１ｄが設けられている。活性領域１ａを横断するようにゲート２ａが設けられ、活性領域１ａ、１ｂを横断するようにゲート２ｂが設けられている。
【０００６】
活性領域１ｂとゲート２ｃとを接続するように、シェアードコンタクト（以下、ＳＣという）３が設けられている。ゲート２ａには、コンタクト４ａが設けられている。活性領域１ａには、コンタクト４ｂ、４ｃ、４ｄが設けられている。活性領域１ｂには、コンタクト４ｅが設けられている。
【０００７】
コンタクト４ｂ、４ｃ、４ｄ、４ｅを覆うように、それぞれメタル配線５ｂ、５ｃ、５ｄ、５ｅが設けられている。
【０００８】
活性領域１ａは、コンタクト４ｃ、メタル配線５ｂ、ＳＣ３を介して、活性領域１ｂに接続されている。活性領域１ｂは、ＳＣ３を介して、ゲート２ｃに接続されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−１７８１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述した半導体装置において、ゲート２ａとゲート２ｂとの間には、コンタクト４ｃが配置されている。このため、ゲート２ａとゲート２ｂとの間隔ｔ１を縮小することが困難であった。
【００１１】
本発明は上記課題を解決するためになされたもので、メモリセル領域内の２本のゲートに挟まれた部分に配線が設けられた半導体装置において、メモリセル領域の面積を減少させることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、基板上のメモリセル領域内に設けられた第１活性領域と、前記第１活性領域と素子分離により分離され、前記第１活性領域内よりも前記メモリセル領域の中心に近い位置に設けられた第２活性領域と、前記第１活性領域を横断する第１ゲート電極と、前記第１ゲート電極と離間し、前記第１活性領域および前記第２活性領域を横断する第２ゲート電極と、前記第１活性領域で、前記第１ゲート電極と前記第２ゲート電極との間の第１ドレイン部と、前記第２活性領域で、前記第２ゲート電極の前記第１ドレイン部側の第２ドレイン部と、前記第１ドレイン部と前記第２ドレイン部とを接続する第１配線と、前記第１ゲート電極および前記第２ゲート電極と離間し、端部が前記第１ゲート電極の前記第２活性領域側の端部と対向する第３ゲート電極と、前記第２ドレイン部と前記第３ゲート電極とを接続する第２配線とを備え、前記第３ゲート電極の上面と前記第２配線の上面はほぼ同じ高さに形成されていることを特徴とする。本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【００１３】
本発明によれば、メモリセル領域内の２本のゲートに挟まれた部分に配線が設けられた半導体装置において、上記配線をそれよりも上層の配線と接続するためのコンタクトを設けない構造とすることにより、メモリセルの面積を減少させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る半導体装置を示す図。
【図２】実施の形態１に係る半導体装置の製造方法を示す図。
【図３】実施の形態１に係る半導体装置の製造方法を示す図。
【図４】実施の形態１に係る半導体装置の製造方法を示す図。
【図５】実施の形態１に係る半導体装置の製造方法を示す図。
【図６】実施の形態１に係る半導体装置の変形例を示す図。
【図７】実施の形態２に係る半導体装置を示す図。
【図８】実施の形態２に係る半導体装置の製造方法を示す図。
【図９】実施の形態３に係る半導体装置を示す図。
【図１０】実施の形態３に係る半導体装置の製造方法を示す図。
【図１１】実施の形態３に係る半導体装置の製造方法を示す図。
【図１２】実施の形態３に係る半導体装置の製造方法を示す図。
【図１３】実施の形態４に係る半導体装置を示す図。
【図１４】実施の形態４に係る半導体装置の製造方法を示す図。
【図１５】実施の形態４に係る半導体装置の製造方法を示す図。
【図１６】実施の形態４に係る半導体装置の製造方法を示す図。
【図１７】従来の半導体装置を示す図。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１６】
実施の形態１．
本実施の形態に係る半導体装置の平面図を図１（ａ）に示す。この半導体装置は、１ビットが６個のトランジスタで構成された、CMOSのスタティック・ランダム・アクセス・メモリ（Static Random Access Memory；以下、「SRAM」という）である。このSRAMの１ビットのメモリセルは、メモリセル領域Ｃの内側に配置されている。この領域の中心点Ｅを点対称の中心として、各素子が配置されている。以下、点対称である部分については、説明を簡略化ないし省略する。
【００１７】
メモリセル領域Ｃは、Ｎ型トランジスタが配置されたＮ型チャネル領域（以下、「Nch領域」という）と、Ｐ型トランジスタが配置されたＰ型チャネル領域（以下、「Pch領域」という）とを有している。メモリセル領域Ｃの中央部には、Pch領域が設けられている。その両側には、Nch領域が設けられている。Nch領域に活性領域１ａ、１ｄが設けられ、Pch領域に活性領域１ｂ、１ｃが設けられている。活性領域１ａと分離され、活性領域１ａよりもメモリセル領域Ｃの中心に近い位置に、活性領域１ｂが設けられている。
【００１８】
活性領域１ａを横断するように、ゲート２ａが設けられている。活性領域１ａとゲート２ａとにより、アクセストランジスタ６が構成されている。ゲート２ａと離間して、活性領域１ａ、活性領域１ｂを横断するように、ゲート２ｂが設けられている。活性領域１ａとゲート２ｂとにより、ドライブトランジスタ７が構成されている。活性領域１ｂとゲート２ｂにより、ロードトランジスタ８が構成されている。活性領域１ｃ、活性領域１ｄを横断するように、ゲート２ｃが設けられている。ゲート２ｃの左端部は、ゲート２ａの右端部と対向し、活性領域１ｂの左端部よりも、ゲート２ａから後退するように設けられている。
【００１９】
活性領域１ａと活性領域１ｂとを接続するように、ローカル配線３ａが設けられている。活性領域１ｂとゲート２ｃとを接続するように、ローカル配線３ｄが設けられている。ローカル配線３ｄは、ローカル配線３ａの長手方向と所定角度（４５°程度）をなしている。
【００２０】
活性領域１ａで、ゲート２ａとゲート２ｂとの間に、ドレインＤ１が設けられている。活性領域１ｂで、ゲート２ｂのドレインＤ１側の側面に接する位置に、ドレインＤ２が設けられている。活性領域１ｄで、ゲート２ｃとゲート２ｄの間に、ドレインＤ４が設けられている。活性領域１ｃで、ゲート２ｃのドレインＤ４側に、ドレインＤ３が設けられている。
【００２１】
活性領域１ａで、ゲート２ａを挟んでローカル配線３ａと反対側の位置に、コンタクト４ｂが設けられている。コンタクト４ｂを覆うように、配線５ｂが設けられている。活性領域１ａで、ゲート２ｂを挟んでローカル配線３ａと反対側の位置に、コンタクト４ｄが設けられている。コンタクト４ｄを覆うように、配線５ｄが設けられている。活性領域１ｂで、ゲート２ｂを挟んでローカル配線３ａと反対側の位置に、コンタクト４ｅが設けられている。コンタクト４ｅを覆うように、配線５ｅが設けられている。
【００２２】
図１（ａ）に示したＡ−Ａ’方向の断面図を、図１（ｂ）に示す。シリコン基板１１の表面に、活性領域１ａ〜１ｄが設けられている。それぞれの活性領域は、素子分離１２により分離されている。シリコン基板１１の上に、シリコン窒化膜からなるライナー膜１３が設けられている。その上に、シリコン酸化膜からなる第１層間絶縁膜１４が設けられている。ライナー膜１３、第１層間絶縁膜１４の中に、ローカル配線３ａ、３ｄが設けられている。ローカル配線３ａは、ドレインＤ１（活性領域１ａ）とドレインＤ２（活性領域１ｂ）を接続している。ローカル配線３ｄは、ドレインＤ３（活性領域１ｃ）とドレインＤ４（活性領域１ｄ）とを接続している。
【００２３】
第１層間絶縁膜１４、ローカル配線３ａ、３ｄの上に、シリコン酸化膜からなる第２層間絶縁膜１５が設けられている。
【００２４】
図１（ａ）に示したＢ−Ｂ’方向の断面図を、図１（ｃ）に示す。素子分離１２の上にゲート２ｃが設けられ、活性領域１ｂの上にゲート２ｂが設けられている。第１層間絶縁膜１４は、ゲート２ｂ、２ｃとほぼ同じ高さに形成されている。ライナー膜１３、第１層間絶縁膜１４の中にローカル配線３ｄが設けられている。ローカル配線３ｄの側面は、ゲート２ｃの側面と接触している。ローカル配線３ｄの底面は、ドレインＤ２（活性領域１ｂ）と接触している。つまり、ローカル配線３ｄは、ゲート２ｃとドレインＤ２とを接続している。
【００２５】
第２層間絶縁膜１５、第１層間絶縁膜１４、ライナー膜１３を貫通するように、コンタクト４ｅが設けられている。コンタクト４ｅの底面は、活性領域１ｂに接続されている。コンタクト４ｅの上には、配線５ｅが設けられている。
【００２６】
本実施の形態では、図１（ｂ）に示したように、ドレインＤ１（活性領域１ａ）、とドレインＤ2（活性領域１ｂ）とが、ローカル配線３ａにより接続された構造とした。つまり、ゲート２ａとゲート２ｂとの間には、ローカル配線３ａよりも上層の配線と接続するためのコンタクトが設けられていない。
【００２７】
これにより、ゲート２ａとゲート２ｂとの間隔ｔ１を、従来技術と比較して小さくすることができる。従って、メモリセルの短辺方向の寸法を小さくすることができる。本実施の形態では、短辺方向の寸法を、約１３％縮小することができる。
【００２８】
また、前述したように、ゲート２ｃの左端部が、活性領域１ｂの左端部よりも、ゲート２ａから後退した構造とした。そして、ローカル配線３ｄをローカル配線３ａの長手方向に対して斜め方向に配置し、ドレインＤ2（活性領域１ｂ）とゲート２ｃとを接続した構造とした。
【００２９】
このような構造とすることにより、ゲート２ａとゲート２ｃとの間隔ｔ２を一定としたまま、ゲート２ａを右側にシフトさせることができる。すなわち、ゲート２ａをメモリセル領域Ｃの中心に向かってシフトさせることができる。
【００３０】
従って、メモリセル領域Ｃの長辺方向の寸法を小さくすることができる。本実施の形態では、長辺方向の寸法を約８％縮小することができる。
【００３１】
上述したように、図１に示した構造とするにより、メモリセルの短辺方向の寸法を約１３％縮小することができる。また、メモリセルの長辺方向の寸法を約８％縮小することができる。従って、メモリセルの短辺方向、長辺方向の寸法を共に縮小させることにより、セル面積を約２０％低減させることができる。
【００３２】
次に、図１に示した半導体装置の製造方法について、図２〜図４を参照しながら説明する。これらの図の（ａ）は、図１（ａ）に対応する部分の平面図である。また、これらの図の（ｂ）、（ｃ）は、それぞれ図１（ｂ）、（ｃ）に対応する部分の断面図である。
【００３３】
まず、シリコン基板の表面を選択的にエッチングして、トレンチを形成する。次に、トレンチの内部をシリコン酸化膜で埋め込み、素子分離を形成する。次に、シリコン基板の主面に、不純物を選択的に打ち込む。その結果、図２（ａ）に示すように、Nch領域に活性領域１ａ、１ｄが形成される。また、Pch領域に活性領域１ｂ、１ｃが形成される。活性領域１ｂは、活性領域１ａと素子分離により分離され、活性領域１ａよりもメモリセル領域Ｃの中心点Ｅに近い位置に形成されている。
【００３４】
このとき、図２（ｂ）に示すように、活性領域１ａ〜１ｄは、素子分離１２により分離されている。また、図２（ｃ）に示すように、シリコン基板１１の主面に活性領域１ｂ、および素子分離１２が形成されている。
【００３５】
次に、図２（ａ）に示した活性領域１ａ〜１ｄを横断するようにゲートを形成する。次に、ゲートの表面、活性領域１ａ〜１ｄの表面に、ニッケルシリサイド（NiSi）を形成する。この結果、図３に示すように、ゲート２ａ〜２ｄが形成される。
【００３６】
活性領域１ａを横断するように、ゲート２ａが形成されている。ゲート２ａと離間し、活性領域１ａ、活性領域１ｂを横断するように、ゲート２ｂが形成されている。ゲート２ｃの左端部はゲート２ａの右端部と対向し、活性領域１ｂの左端部よりもゲート２ａから後退するように形成されている。
【００３７】
次に、不純物のイオン注入および熱処理を行う。この結果、図３（ａ）に示すように、活性領域１ａで、ゲート２ａとゲート２ｂの間に、ドレインＤ１が形成される。また、活性領域１ｂで、ゲート２ｂのドレインＤ１側の側面に接する位置に、ドレインＤ２が形成される。
【００３８】
次に、図３（ｂ）、（ｃ）に示したシリコン基板１１の上に、シリコン窒化膜からなるライナー膜を３０ｎｍ程度の膜厚で形成する。次に、ライナー膜の上に、シリコン酸化膜からなる第１層間絶縁膜をゲート２ａ〜２ｄの高さあるいはそれ以上の膜厚で形成する。次に、第１層間絶縁膜、ライナー膜を選択的にエッチングして、溝を形成する。
【００３９】
次に、この溝の底面と側面を覆うバリアメタルとして、窒化チタン（ＴｉＮ）膜を形成し、その内部をタングステン（Ｗ）にて埋め込み、導電膜を形成する。上記バリアメタルとして、窒化タンタル（ＴａＮ）を用い、その内部を銅（Ｃｕ）にて埋め込んで導電膜を形成しても良い。
【００４０】
次に、この導電膜を全面エッチバックして、溝の外部の導電膜を除去する。ここで、エッチバックの代わりに、化学機械研磨（Chemical Mechanical Polishing；以下、「ＣＭＰ」という）にて溝の外部の導電膜を除去しても良い。
【００４１】
この結果、図４に示すように、ライナー膜１３、第１層間絶縁膜１４の中に、ローカル配線３ａ〜３ｄが形成される。
【００４２】
このとき、図４（ｂ）に示すように、ローカル配線３ａは、ドレインＤ１（活性領域１ａ）とドレインＤ２（活性領域１ｂ）とを接続している。このため、ゲート２ａとゲート２ｂとの間には、ローカル配線３ａよりも上層の配線と接続するためのコンタクトを形成する必要がない。これにより、ゲート２ａとゲート２ｂとの間隔ｔ１を、従来技術と比較して小さくすることができる。従って、メモリセルの短辺方向の寸法を小さくすることができる。
【００４３】
また、図４（ｃ）に示すように、ローカル配線３ｄは、ドレインＤ２（活性領域１ｂ）とゲート２ｃとを接続している。このとき、ローカル配線３ｄは、ローカル配線３ａの長手方向に対して斜め方向に配置されている。このような構造とすることにより、ゲート２ａとゲート２ｃとの間隔ｔ２を一定としたまま、ゲート２ａを右側にシフトさせることができる。すなわち、ゲート２ａをメモリセル領域Ｃの中心に向かってシフトさせることができる。
【００４４】
従って、メモリセル領域Ｃの長辺方向の寸法を小さくすることができる。
【００４５】
次に、図４（ｂ）、（ｃ）に示した第１層間絶縁膜１４、ローカル配線３ａ、３ｄの上に、シリコン酸化膜からなる第２層間絶縁膜を３００〜４００ｎｍ程度の膜厚で形成する。次に、この膜の表面をＣＭＰにて平坦化する。次に、第２層間絶縁膜、第１層間絶縁膜１４、ライナー膜１３を選択的にエッチングして、コンタクトホールを開口する。その内面に、TiNなどのバリアメタル膜を形成し、Ｗ膜などの導電膜を埋め込む。次に、コンタクトの外部に形成したバリアメタル膜、導電膜をＣＭＰなどにより除去する。この結果、図５に示すように、コンタクト４ａ、４ｂ、４ｄ、４ｅ、４ｆ、４ｇ、４ｉ、４ｊが形成される。
【００４６】
次に、図５（ｂ）、（ｃ）に示した第２層間絶縁膜１５の上に、全面にアルミニウムなどの導電膜を形成する。次に、この導電膜を選択的にエッチングする。この結果、図１（ａ）に示すように、コンタクト４ａ、４ｂ、４ｄ、４ｅ、４ｆ、４ｇ、４ｉ、４ｊの上に、それぞれ配線５ａ、５ｂ、５ｄ、５ｅ、５ｆ、５ｇ、５ｉ、５ｊが形成される。
【００４７】
本実施の形態の製造方法によれば、メモリセルの短辺方向の寸法を、約１３％縮小することができる。また、メモリセルの長辺方向の寸法を、約８％縮小することができる。従って、メモリセルの短辺方向、長辺方向の寸法を共に縮小させることにより、セル面積を約２０％低減させることができる。
【００４８】
次に、本実施の形態に示した半導体装置の変形例について説明する。
【００４９】
図１（ａ）に示した半導体装置の平面図では、ローカル配線３ｄは、ローカル配線３ａの長手方向と所定角度（４５°程度）をなすように配置されていた。しかし、ローカル配線３ｄは、図６に示すように、Ｌ字型の形状などであっても良い。この場合であっても、ローカル配線３ｄは、ローカル配線３ａとゲート２ｃとを接続することができる。従って、本実施の形態と同一の効果を得ることができる。
【００５０】
実施の形態２．
本実施の形態に係る半導体装置の平面図を図７（ａ）に示す。図７（ａ）のＡ−Ａ’の断面図を図７（ｂ）に示す。図７（ａ）のＢ−Ｂ’の断面図を図７（ｃ）に示す。ここでは、実施の形態１と異なる点を中心に説明する。
【００５１】
図７（ｂ）に示すように、ライナー膜１３の上に、シリコン酸化膜からなる第３層間絶縁膜１６が形成されている。ライナー膜１３、第３層間絶縁膜１６の中に、ローカル配線３ａ、３ｄが設けられている。第３層間絶縁膜１６の上面と、ローカル配線３ａ、３ｄの上面とは、ほぼ同一の高さとなっている。
【００５２】
図７（ｃ）に示すように、ライナー膜１３、第３層間絶縁膜１６の中に、シェアードコンタクト３ｂが形成されている。これは、実施の形態１（図１（ｃ））で示したローカル配線３ｄに相当するものである。第３層間絶縁膜１６の上面、シェアードコンタクト３ｂの上面、コンタクト４ｅの上面は、ほぼ同一の高さとなっている。
【００５３】
図７（ｂ）、（ｃ）より、ローカル配線３ａ、３ｄ、シェアードコンタクト３ｂ、コンタクト４ｅは、ほぼ同じ高さで形成されている。つまり、これらは同一の層で形成されている。
【００５４】
その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００５５】
上記構造とすることにより、ローカル配線３ａ、シェアードコンタクト３ｂ、コンタクト４ｅを形成するためのリソグラフィを、一回で行うことができる。これにより、全体のマスク層数を減少させることができる。また、工程数を減少させることができる。
【００５６】
次に、図７に示した半導体装置の製造方法について、図８を参照しながら説明する。
【００５７】
図８（ａ）は、図７（ａ）に対応する部分の平面図である。また、図８（ｂ）、（ｃ）は、それぞれ図７（ｂ）、（ｃ）に対応する部分の断面図である。
【００５８】
まず、トレンチを形成する工程（図２参照）から、ゲート２ａ〜２ｄを形成するまでの工程（図３参照）を、実施の形態１に示した方法と同様の方法により行う。次に、図３（ｂ）、（ｃ）に示したシリコン基板１１の上に、実施の形態１と同様に、ライナー膜を形成する。その上に、シリコン酸化膜からなる第３層間絶縁膜を３００〜４００ｎｍ程度の膜厚で形成する。次に、第３層間絶縁膜、ライナー膜を選択的にエッチングして、溝を形成する。
【００５９】
次に、この溝の底面と側面を覆うバリアメタルとして、窒化チタン（ＴｉＮ）膜を形成し、その内部をタングステン（Ｗ）にて埋め込み、導電膜を形成する。上記バリアメタルとして、窒化タンタル（ＴａＮ）を用い、その内部を銅（Ｃｕ）にて埋め込んで導電膜を形成しても良い。
【００６０】
次に、この導電膜をエッチバックして、溝の外部の導電膜を除去する。ここで、エッチバックの代わりに、ＣＭＰにて溝の外部の導電膜を除去しても良い。
【００６１】
この結果、図８に示すように、ライナー膜１３、第３層間絶縁膜１６の中に、ローカル配線３ａ、３ｄ、シェアードコンタクト３ｂ、コンタクト４ｅが形成される。
【００６２】
本実施の形態の製造方法では、ローカル配線、シェアードコンタクト（実施の形態１のローカル配線３ｄに相当する）、コンタクトを同時に形成するようにした。従って、実施の形態１で得られる効果に加えて、実施の形態１よりも工程数を減少させることができる。
【００６３】
この後、実施の形態１と同様にして、メタル配線を形成する。この結果、図７に示す構造が得られる。
【００６４】
実施の形態３．
本実施の形態に係る半導体装置の平面図を図９（ａ）に示す。図９（ａ）のＡ−Ａ’の断面図を図９（ｂ）に示す。図９（ａ）のＢ−Ｂ’の断面図を図９（ｃ）に示す。ここでは、実施の形態１、２と異なる点を中心に説明する。
【００６５】
図９（ａ）に示すように、ドレインＤ１（活性領域１ａ）とドレインＤ2（活性領域１ｂ）との間に、ローカル配線９ａが設けられている。図９（ｂ）に示すように、ローカル配線９ａの一方の側面は活性領域１ａと接続され、他方の側面は活性領域１ｂと接続されている。このようにして、活性領域１ａと活性領域１ｂが、ローカル配線９ａにより接続されている。
【００６６】
その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００６７】
本実施の形態では、ドレインＤ１とドレインＤ２の間の素子分離の表面に溝を形成し、その溝にローカル配線を設けた構造とした。
【００６８】
これにより、ローカル配線を形成するための層間絶縁膜を設ける必要がない。従って、実施の形態１と比較して、工程数を減少させることができる。
【００６９】
次に、図９に示した半導体装置の製造方法について、図１０〜図１２を参照しながら説明する。これらの図の（ａ）は、図９（ａ）に対応する部分の平面図である。また、これらの図の（ｂ）、（ｃ）は、それぞれ図９（ｂ）、（ｃ）に対応する部分の断面図である。
【００７０】
まず、トレンチを形成する工程、活性領域１ａ〜１ｄを形成する工程（図２参照）を、実施の形態１に示した方法と同様の方法により行う。
【００７１】
次に、図２（ｂ）に示した活性領域１ａと活性領域１ｂとの間の素子分離１２の表面を、上面から３０ｎｍ程度の深さで選択的にエッチングして、溝を形成する。次に、溝の内部を埋め込むように、全面にシリコン膜を形成する。次に、シリコン膜に不純物をイオン注入する。次に、シリコン膜をエッチングバックして、溝の外部のシリコン膜を除去する。その結果、図１０（ｂ）に示すように、活性領域１ａおよび活性領域１ｂを接続する配線９ａが、素子分離１２の表面の溝に形成される。
【００７２】
次に、図１０（ｂ）、（ｃ）に示したシリコン基板１１の上に、ゲートを形成する。その結果、図１１に示す構造が得られる。
【００７３】
配線９ａと離間し、活性領域１ａを横断するゲート２ａが形成されている。ゲート２ａおよび配線９ａと離間し、配線９ａを挟んでゲート２ａと反対側に、ゲート２ｂが形成されている。ゲート２ｂは、活性領域１ａおよび活性領域１ｂを横断している。ゲート２ａ、ゲート２ｂ、配線９ａと離間して、ゲート２ｃが形成されている。その左端部は、ゲート２ａの右端部と対向し、活性領域１ｂの左端部よりもゲート２ａから後退している。
【００７４】
次に、不純物のイオン注入および熱処理を行う。この結果、図１２（ａ）に示すように、活性領域１ａで、ゲート２ａとゲート２ｂとの間に、ドレインＤ１が形成される。また、活性領域１ｂで、ゲート２ｂのドレインＤ１側に、ドレインＤ２が形成される。
次に、図１１（ｂ）、（ｃ）に示したシリコン基板１１の上に、シリコン窒化膜からなるライナー膜を３０ｎｍ程度の膜厚で形成する。次に、ライナー膜の上に、シリコン酸化膜からなる第３層間絶縁膜を３００〜４００ｎｍ程度の膜厚で形成する。次に、第３層間絶縁膜、ライナー膜を選択的にエッチングして、溝を形成する。
【００７５】
次に、この溝の底面と側面を覆うバリアメタルとして、窒化チタン（ＴｉＮ）膜を形成し、その内部をタングステン（Ｗ）にて埋め込み、導電膜を形成する。上記バリアメタルとして、窒化タンタル（ＴａＮ）を用い、その内部を銅（Ｃｕ）にて埋め込んで導電膜を形成しても良い。
【００７６】
次に、この導電膜をエッチバックして、溝の外部の導電膜を除去する。ここで、エッチバックの代わりに、ＣＭＰにて溝の外部の導電膜を除去しても良い。
【００７７】
この結果、図１２（ｃ）に示すように、ライナー膜１３、第３層間絶縁膜１６の中に、シェアードコンタクト３ｂ、コンタクト４ｅが形成される。
【００７８】
次に、実施の形態１と同様にして、コンタクト４ｅの上に、メタル配線を形成する。その結果、図９に示す構造が得られる。
【００７９】
本実施の形態の製造方法によれば、ローカル配線を形成するための層間絶縁膜を設ける必要がない。従って、実施の形態１と比較して、工程数を減少させることができる。
【００８０】
実施の形態４．
本実施の形態に係る半導体装置の平面図を図１３（ａ）に示す。図１３（ａ）のＡ−Ａ’の断面図を図１３（ｂ）に示す。図１３（ａ）のＢ−Ｂ’の断面図を図１３（ｃ）に示す。ここでは、実施の形態１〜３と異なる点を中心に説明する。
【００８１】
図１３（ｂ）に示すように、ライナー膜１３の上に、シリコン酸化膜からなる第１層間絶縁膜１４が形成されている。その上に、シリコン酸化膜からなる第４層間絶縁膜１７、第５層間絶縁膜１８が積層されている。ライナー膜１３、第１層間絶縁膜１４の中に、ローカル配線３ａ、３ｄが設けられている。第１層間絶縁膜１４の上面と、ローカル配線３ａ、３ｄの上面とは、ほぼ同一の高さとなっている。
【００８２】
図１３（ｃ）に示すように、ライナー膜１３、第１層間絶縁膜１４、第４層間絶縁膜１７の中に、シェアードコンタクト３ｂが設けられている。シェアードコンタクト３ｂの上面と、第４層間絶縁膜１７の上面とは、ほぼ同一の高さとなっている。ライナー膜１３、第１層間絶縁膜１４、第４層間絶縁膜１７、第５層間絶縁膜１８の中に、コンタクト４ｅが設けられている。コンタクト４ｅの上面と、第５層間絶縁膜１８の上面とは、ほぼ同一の高さとなっている。
【００８３】
図１３（ｂ）、（ｃ）より、ローカル配線３ａ、シェアードコンタクト３ｂ、コンタクト４ｅは、いずれも高さが異なっている。つまり、これらは、異なる層で形成されたものである。
【００８４】
その他の構成については、実施の形態２と同様であるので、説明を省略する。
【００８５】
上記構造のシェアードコンタクト３ｂ、コンタクト４ｅは、シリコン基板１１からの高さが異なる。つまり、これらのコンタクトは、別々のエッチング工程により形成されたものである。
【００８６】
これにより、それぞれのエッチング工程において、オーバーエッチング時間を最適化することができる。従って、それぞれのコンタクトを形成する工程を容易に行うことができる。
【００８７】
次に、図１３に示した半導体装置の製造方法について、図１４〜図１６を参照しながら説明する。
【００８８】
これらの図の（ａ）は、図１３（ａ）に対応する部分の平面図である。また、これらの図の（ｂ）、（ｃ）は、それぞれ図１３（ｂ）、（ｃ）に対応する部分の断面図である。
【００８９】
まず、トレンチを形成する工程（図２参照）から、ゲート２ａ〜２ｄを形成するまでの工程（図３参照）を、実施の形態１に示した方法と同様の方法により行う。次に、図３（ｂ）、（ｃ）に示したシリコン基板１１の上に、ライナー膜を形成する。
【００９０】
次に、ライナー膜の上に、シリコン酸化膜からなる第１層間絶縁膜をゲート２ａ〜２ｄの高さあるいはそれ以上の膜厚で形成する。次に、第１層間絶縁膜、ライナー膜を選択的にエッチングして、溝を形成する。
【００９１】
次に、この溝の底面と側面を覆うバリアメタルとして、窒化チタン（ＴｉＮ）膜を形成し、その内部をタングステン（Ｗ）にて埋め込み、導電膜を形成する。上記バリアメタルとして、窒化タンタル（ＴａＮ）を用い、その内部を銅（Ｃｕ）にて埋め込んで導電膜を形成しても良い。
【００９２】
次に、この導電膜をエッチバックして、溝の外部の導電膜を除去する。ここで、エッチバックの代わりに、ＣＭＰにて溝の外部の導電膜を除去しても良い。
【００９３】
この結果、図１４（ｂ）に示すように、ライナー膜１３、第１層間絶縁膜１４の中に、ローカル配線３ａ、３ｄが形成される。
【００９４】
次に、図１４（ｂ）に示した第１層間絶縁膜１４、ローカル配線３ａ、３ｄの上に、シリコン酸化膜からなる第４層間絶縁膜を１００〜２００ｎｍ程度の膜厚で形成する。次に、第４層間絶縁膜、第１層間絶縁膜１４、ライナー膜１３を選択的にエッチングして、溝を形成する。その内面に、Ｗ膜などの金属膜を埋め込む。次に、溝の外部に形成した金属膜をＣＭＰなどにより除去する。この結果、図１５（ｂ）に示すように、ライナー膜１３、第１層間絶縁膜１４、第４層間絶縁膜１７の中に、シェアードコンタクト３ｂが形成される。
【００９５】
次に、図１５（ｂ）、（ｃ）に示した第４層間絶縁膜１７の上に、シリコン酸化膜からなる第５層間絶縁膜を２００〜３００ｎｍ程度の膜厚で形成する。次に、この膜の表面をＣＭＰで平坦化する。次に、第５層間絶縁膜、第４層間絶縁膜１７、第１層間絶縁膜１４、ライナー膜１３を選択的にエッチングして、コンタクトホールを開口する。その内面に、ＴｉＮ膜などのバリアメタル膜を形成し、さらに、Ｗ膜などの導電膜を埋め込む。次に、コンタクトホールの外部のバリアメタル膜、導電膜をＣＭＰなどにより除去する。この結果、図１６に示すように、コンタクト４ａ、４ｂ、４ｄ、４ｅ、４ｆ、４ｇ、４ｉ、４ｊが形成される。
【００９６】
本実施の形態では、ローカル配線３ａ、シェアードコンタクト３ｂ、コンタクト４ｅを形成する際に、それぞれの溝（またはホールパターン）を形成するエッチング工程を別々に行うことができる。これにより、それぞれのエッチング工程において、オーバーエッチング時間を最適化することができる。
【００９７】
この後、実施の形態１と同様にして、メタル配線を形成する。この結果、図１３に示す構造が得られる。
【００９８】
以上説明した製造方法により、ローカル配線、シェアードコンタクト、コンタクトを形成する際に、それぞれの溝（またはホールパターン）を形成するエッチング工程において、それぞれの工程でオーバーエッチング時間を最適化することができる。
【符号の説明】
【００９９】
１ａ〜１ｄ  活性領域、２ａ〜２ｄ  ゲート、３ａ、３ｄ  ローカル配線、３、３ｂ、３ｃ  シェアードコンタクト、４ａ〜４ｊ  コンタクト、５ａ〜５ｉ  メタル配線、６  アクセストランジスタ、７  ドライブトランジスタ、８  ロードトランジスタ、９ａ、９ｂ  ローカル配線、１１  シリコン基板、１２  素子分離、１３  ライナー膜、１４  第１層間絶縁膜、１５  第２層間絶縁膜、１６  第３層間絶縁膜、１７  第４層間絶縁膜、１８  第５層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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