(57)【要約】【課題】基板ダメージを抑制することができる半導体装置の製造方法が提供される。【解決手段】半導体装置の製造方法は、少なくとも基板（シリコン基板１００）または基板上の絶縁膜（ＳｉＯ２膜１０２）の表面の一部に不純物を注入する工程と、シリコン基板１００にバイアス電圧を印加せずに、不純物を含むシリコン基板１００に対して、希ガスを用いたプラズマ処理１０８を行う工程と、不純物を含むシリコン基板１００上にレジストを形成する工程と、を備える。【選択図】図１
2011151203.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも基板の表面または前記基板上の絶縁膜の一部に、不純物を注入する工程と、
前記基板にバイアス電圧を印加せずに、前記不純物を含む前記基板に対して、希ガスを用いたプラズマ処理を行う工程と、
前記不純物を含む前記基板上にレジストを形成する工程と、を備える、
半導体装置の製造方法。
【請求項２】
前記レジストが化学増幅型レジストである、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記希ガスがＨｅガスである、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記プラズマ処理を行う工程において、前記基板に熱処理を行う、請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記不純物を注入する工程において、前記不純物のドーズ量が１ｘ１０１３ａｔｏｍｓ／ｃｍ２以上３０ｘ１０１５ａｔｏｍｓ／ｃｍ２以下である、請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜が、素子分離領域を構成する、請求項１から５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの微細化が進み、化学増幅型レジストを使う工程が増えている。たとえば、ポジ型化学増幅型レジストにおいては、露光により酸を発生させ、この酸の触媒活性によりアルカリ可溶となった部分について現像で溶解する。
【０００３】
しかし、下地とレジストとの界面に酸を失渇させるような成分（たとえば、窒素）が存在すると、ポジ型レジストではレジストの溶解性が低下する。その結果、図３（ａ）に示すように下地２０２上のレジストパターン２１０の側壁部が垂直ではなく、図３（ｂ）に示すレジストパターン３１０のように裾引き３０４の形状になってしまう。ポジ型レジストのパターンが裾引き形状になると、設計パターンよりも、幅が太いパターンが形成されることになる。この裾引きの大きさは、その生成要因からパターン幅によってあまり変動しない。このため、パターンサイズが大きい場合にはそれほど影響は大きくないが、半導体デバイスの微細化が進むと、裾引きの影響は無視することができなくなる。
【０００４】
イオン注入工程においては、イオン注入時の表面に絶縁膜（ＳｉＯ２膜）が露出していれば、その表面にも不純物が注入されることになる。そして、この不純物によりレジスト中に生成する酸の触媒活性が失われる。このため、イオン注入後の絶縁膜表面上においても、同様にレジストパターンの裾引きが生じることがある。
【０００５】
特許文献１には、レジストパターンの裾引きを抑制する技術が記載されている。同文献によれば、高濃度（％オーダー）のボロンもしくはリンが含まれている絶縁膜（ＳｉＯ２膜）に対して、ＡｒやＯ２等を用いたプラズマ処理を長時間行う。これにより、絶縁膜表面を強く改質して、この表面付近の不純物濃度を下げている。そのため、不純物によりレジスト中に生成する酸の触媒活性が失われることに起因するレジストの裾引きを抑制できるとされている。
【０００６】
現在、上述のようなレジストパターンの裾引きを抑制する技術として各種の提案がある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−９２７０５号公報
【特許文献２】特開２００４−２０７５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記文献記載の従来技術は、数％という高濃度の不純物を含有する絶縁膜上にレジストパターンを形成するものである。不純物が大量に存在すると、レジスト中に生成する酸の触媒活性が失われる。このため、絶縁膜の表面を強く改質して、不純物の濃度を低くする必要があった。
しかしながら、強く改質を行うと、基板にダメージが発生することがあった。
【課題を解決するための手段】
【０００９】
本発明によれば、
少なくとも基板の表面または前記基板上の絶縁膜の一部に、不純物を注入する工程と、
前記基板にバイアス電圧を印加せずに、前記不純物を含む前記基板に対して、希ガスを用いたプラズマ処理を行う工程と、
前記不純物を含む前記基板上にレジストを形成する工程と、を備える、
半導体装置の製造方法が提供される。
【００１０】
本発明においては、下地に不純物を注入した後、下地にレジストを形成する前に、バイアス電圧を印加せずに希ガスを用いたプラズマ処理を行う。これにより、下地表層中の不純物濃度を低減して、不純物によりレジスト中に生成する酸の触媒活性が失われることを抑制できるので、レジストパターンの裾引きを低減することができる。
また、バイアス電圧を印加せずにプラズマ処理を行うため、下地へのダメージを抑制することができる。
【発明の効果】
【００１１】
本発明によれば、レジストパターンの裾引きを低減しつつ、基板ダメージを抑制することができる半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】レジストパターンの裾引き構造を説明する図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
本実施の形態は、半導体装置の製造方法に関し、特に絶縁膜にイオン注入された不純物により生ずるレジストパターンの裾引きを抑制する方法に関する。
【００１５】
本実施の形態の半導体装置の製造方法は、少なくとも基板（シリコン基板１００）または基板上の絶縁膜（ＳｉＯ２膜１０２）の表面の一部に不純物を注入する工程と、シリコン基板１００にバイアス電圧を印加せずに、不純物を含むシリコン基板１００に対して、希ガスを用いたプラズマ処理１０８を行う工程と、不純物を含むシリコン基板１００上にレジストを形成する工程と、を備えるものである。
【００１６】
本実施の形態によれば、バイアス電圧を印加せずに、希ガスを用いたプラズマ処理を行うので、基板へダメージが加わることを抑制しつつ、下地表層中の不純物濃度を低減することができる。これにより、レジスト中に生成する酸の触媒活性が失われることを回避できる。したがって、実施の形態によれば、レジストパターンの裾引き（寸法変動）を、下地にダメージなどの悪影響を及ぼすことなく、抑制することができる。
【００１７】
図１および図２は、本発明の実施の形態における半導体装置の製造手順の工程断面図を示す。
以下、本実施の形態の半導体装置の製造方法について、図１および図２を用いて説明する。この半導体装置は、ｐ型電界効果トランジスタ（Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）およびｎ型電界効果トランジスタが同一基板上に設けられている場合について説明する。
また、本実施の形態は、化学増幅型レジスト、たとえば、ポジ型化学増幅型レジストを用いる場合について説明する。
【００１８】
まず、半導体基板（シリコン基板１００）の上に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の素子分離領域（ＳｉＯ２膜１０２）を周知の方法により形成する。続いて、素子形成領域において、ゲート絶縁膜１０１およびゲート電極１０３を形成する（図１（ａ））。
【００１９】
続いて、少なくとも基板（シリコン基板１００）の表面の一部に不純物を注入する。この不純物を注入する工程は、基板上に、レジストパターンを形成する工程と、レジストパターンをマスクとして、基板に不純物を注入して、基板の表層近傍に不純物拡散層を形成する工程と、レジストパターンを除去する工程とを含む。
以下、不純物を注入する工程について説明する。
【００２０】
図１（ａ）に示すように、ＳｉＯ２膜１０２上に、第１のレジストパターン１０４を形成する。すなわち、ｐ型ＦＥＴ形成予定領域には第１のレジストパターン１０４の開口部を設け、一方、ｎ型ＦＥＴ形成予定領域は第１のレジストパターン１０４で覆うようにする。
【００２１】
第１のレジストパターン１０４の形成は、例えば次のような工程で行う。まず、ＳｉＯ２膜１０２の表面（レジストの塗布面）を疎水化処理する。このＳｉＯ２膜１０２上に第１のレジストを塗布する。第１のレジストの塗布後、ベーキングを行う。そして、第１のレジストを露光（レチクル上パターンの転写）する。露光後、再びベーキングを行い、現像を行う。
【００２２】
続いて、図１（ｂ）に示すように、第１のレジストパターン１０４をマスクとして、ｐ型ＦＥＴ形成予定領域のシリコン基板１００に不純物をイオン注入１０６する。ここで注入する不純物としては、たとえば、Ｂ（ボロン）である。
【００２３】
イオン注入１０６の条件は、たとえば、加速電圧が１〜１０ｋｅＶ、ドーズ量が１ｘ１０１３ａｔｏｍｓ／ｃｍ２以上３０ｘ１０１５ａｔｏｍｓ／ｃｍ２以下、注入角度が０〜３０度である。
【００２４】
これにより、ゲート電極１０３の両側のシリコン基板１００の表層近傍に、不純物拡散層として、ソースドレインエクステンション領域１０５（ｓｏｕｒｃｅ  ｄｒａｉｎ  ｅｘｔｅｎｓｉｏｎ：ＳＤＥ）が形成される。このとき、ＳｉＯ２膜１０２（素子分離膜）表層中にも不純物が注入される。
【００２５】
ここで、現在の半導体デバイスの微細化レベル（レジストパターンの開口幅が、たとえば２００ｎｍ以下）では、ドーズ量（イオン注入量）が１ｘ１０１５ａｔｏｍｓ／ｃｍ２程度を超えると、次のレジストパターンの形状に影響が出ることがある。一方、本実施の形態のイオン注入工程においては、ドーズ量は１ｘ１０１５ａｔｏｍｓ／ｃｍ２以上であり、より好ましくは、３ｘ１０１５ａｔｏｍｓ／ｃｍ２以上である。
【００２６】
また、ドーズ量（イオン注入量）が３０ｘ１０１５ａｔｏｍｓ／ｃｍ２程度を超えると、後述のバイアスを掛けないプラズマ処理工程で素子分離膜表層を十分改質できない場合がある。これに対して、本実施の形態のドーズ量は３０ｘ１０１５ａｔｏｍｓ／ｃｍ２以下であり、より好ましくは、１０ｘ１０１５ａｔｏｍｓ／ｃｍ２以下である。
【００２７】
なお、不純物のドーズ量の分析には、たとえばＳＩＭＳ分析を用いることができる。具体的には、シリコン基板１００を裏面から削るＳＩＭＳによって、不純物の種類、不純物の濃度等の不純物分析を行うことができる。
【００２８】
続いて、図１（ｃ）に示すように、第１のレジストパターン１０４を除去する。除去方法としては、例えば、酸素プラズマなどのドライエッチングを用いることができる。特に、下地の削れを抑制する場合には、レジスト剥離としては、微細ＦＥＴのＳＤＥ形成後に、ウェットエッチングのみ行う。
【００２９】
そして、図１（ｄ）に示すように、少なくともシリコン基板１００の表面の一部に不純物を注入した後、基板（シリコン基板１００）にバイアス電圧を掛けない状態で、ＳｉＯ２膜１０２の表面に対して希ガスを用いてプラズマ処理１０８を行う。希ガスには、Ｈｅガスを用いるのが好ましい。また、Ｈｅを用いたプラズマ処理１０８の条件としては、とくに限定されないが、たとえば圧力は１０〜７０ｍＴ、Ｈｅガス流量５０〜４００ｓｃｃｍ、ソースパワーは２００〜５００Ｗで、１５〜１２０秒とすることができる。
【００３０】
このプラズマ処理において、シリコン基板１００に熱処理を行うのが好ましい。言い換えると、基板温度を１００℃に上げて、シリコン基板１００にバイアスを掛けない状態でＨｅプラズマ処理を行うのが好ましい。
【００３１】
本実施の形態の熱処理を行うとき、基板温度としては、たとえば２０度以上８０度以下とすることができる。
【００３２】
次いで、Ｈｅプラズマ処理により表面が改質されたシリコン基板１００上のＳｉＯ２膜１０２の表面に、不図示の第２のレジストを形成する。すなわち、ＳｉＯ２膜１０２表面付近の不純物濃度が、プラズマ処理を行わない場合と比較して低減させた状態で、このＳｉＯ２膜１０２の表面上に、第２のレジストを塗布する。
【００３３】
塗布した第２のレジスト（ポジ型化学増幅型レジスト）は、ｐ型ＦＥＴ形成予定領域を覆うように形成し、一方、ｎ型ＦＥＴ形成予定領域においては、開口部を設けるように形成する。すなわち、このポジ型化学増幅型レジストに、ｎ型ＦＥＴ形成予定領域におけるシリコン基板１００の表層近傍にＳＤＥ領域を形成するための開口パターンを転写し、露光後、現像処理する。ポジ型化学増幅型レジストのリソグラフィーに用いる光源として、たとえばＫｒＦ、ＡｒＦ、Ｆ２、ＥＵＶまたはＥＢ等を用いることができる。
【００３４】
このようにして、素子分離領域上に接する側壁部の下端を有する第２のレジストパターン１１０を形成する（図１（ｅ））。
【００３５】
本実施の形態の第２のレジストパターン１１０においては、例えば、Ｌｉｎｅ／Ｓｐａｃｅ＝１５４ｎｍ／１５４ｎｍとする。このようなスペース幅のウェハ面内のばらつきを評価する。その結果、Ｈｅプラズマ処理を行っていない場合には、スペース幅のばらつきが４４ｎｍであるのと比較して、Ｈｅプラズマ処理を行った場合には、スペース幅のばらつきが１６ｎｍと小さくなる。これにより、本実施の形態においては、スペース幅のばらつきが注入の影響がないレベルにすることができる。
【００３６】
この後、第２のレジストパターン１１０をマスクとして、不純物をイオン注入１１２し、ソースドレインエクステンション領域１１４を形成する（図２（ａ））。
【００３７】
引き続き、上記工程を繰り返して、シリコン基板１００の表層近傍に、ソースドレイン領域（ｓｏｕｒｃｅ  ｄｒａｉｎ：ＳＤ）を形成する。このとき、各イオン注入後、レジスト塗布前において、ＳｉＯ２膜１０２（素子分離領域）の表層を、前述のプラズマ処理により改質することができる。
この点を説明する。
【００３８】
図２（ａ）の構造の後、ゲート電極１０３の側壁に、公知の方法により、サイドウオール１１６を形成する。次いで、第１のレジストを塗布、露光および現像を行うことで、ｎ型ＦＥＴ形成予定領域を覆うように第１のレジストパターン１０４を形成する。次いで、第１のレジストパターン１０４をマスクとして、ｐ型ＦＥＴ形成予定領域に不純物をイオン注入１１８する。これにより、ソースドレイン領域１２０を形成する（図２（ｂ））。
【００３９】
本実施の形態のソースドレイン領域工程においては、ドーズ量は１ｘ１０１５ａｔｏｍｓ／ｃｍ２以上であり、より好ましくは、３ｘ１０１５／ｃｍ２以上である。また、ソースドレイン領域工程におけるドーズ量は３０ｘ１０１５ａｔｏｍｓ／ｃｍ２以下であり、より好ましくは、１０ｘ１０１５ａｔｏｍｓ／ｃｍ２以下である。
【００４０】
その後、第１のレジストパターン１０４を除去する。そして、ＳｉＯ２膜１０２（素子分離領域）の表層を、前述のプラズマ処理により改質した後、第２のレジストを塗布、露光および現像を行って、第２のレジストパターン１１０を形成する。次いで、この第２のレジストパターン１１０をマスクとして、ｎ型ＦＥＴ形成予定領域に不純物をイオン注入１２２する。これにより、ソースドレイン領域１２４を形成する（図２（ｃ））。
【００４１】
以上のようにして、ｐ型電界効果トランジスタおよびｎ型電界効果トランジスタが同一基板上に設けられた本実施の形態の半導体装置を得ることができる。
【００４２】
本実施の形態の作用効果について説明する。
本実施の形態においては、基板（シリコン基板１００）に不純物をイオン注入した後、不純物を含むＳｉＯ２膜１０２上にレジストを形成する前に、基板にバイアス電圧を掛けずに、基板に対して希ガスを用いたプラズマ処理を行うものである。
【００４３】
このように、基板にバイアス電圧を掛けずに希ガスを用いたプラズマ処理を行うことにより、シリコン基板１００上の素子分離領域（ＳｉＯ２膜１０２）表面付近の不純物濃度を低減させるように、素子分離領域表面を改質することができる。これにより、レジスト中に生成する酸の触媒活性が失われることを抑制できるので、素子分離領域におけるレジストパターンの裾引き（寸法変動）を低減することができる。
【００４４】
また、基板にバイアス電圧を掛けずにプラズマ処理を行うことにより、基板へダメージが加わることを抑制することができる。これにより、下地へのダメージを抑制した状態で、レジストパターンの裾引きを低減することができる。
【００４５】
以上のように、本実施の形態によれば、信頼性に優れた半導体装置の製造方法を実現することができる。
【００４６】
また、本実施の形態では、非常に軽い原子量を有するＨｅガスを用いている。これにより、基板ダメージをさらに低減することができる。
【００４７】
また、本実施の形態においては、プラズマ処理中に基板を加熱して、基板温度を上げている。これにより、バイアスを掛けないプラズマ処理の処理時間を短くすることができるので、基板ダメージをさらに低減することができる。
【００４８】
とくに、本実施の形態においては、基板にバイアス電圧を掛けないプラズマ処理で表面が改質できるような、たとえば、不純物のドーズ量が１〜３０ｘ１０１３〜１５ａｔｏｍｓ／ｃｍ２のイオン注入が行われた素子分離領域（ＳｉＯ２膜１０２）の表層を対象とすることができる。このような素子分離領域の表面付近の不純物濃度が低い場合において、本実施の形態を適用することにより、処理時間を短くできる上、素子分離領域の表面を確実に改質することができる。したがって、基板に対するダメージを低減することができるとともに、レジストパターンの裾引きを確実に抑制することができる。
【００４９】
ここで、本実施の形態におけて、希ガスとしてＨｅガスを用いる技術的意義について説明する。
【００５０】
一般的に、プラズマ処理に用いるガスとしては、たとえば、Ａｒガス、Ｏ２ガスまたはＮ２ガスがある。しかしながら、これらのガスを用いたプラズマ処理では、基板ダメージやレジストパターンの裾引きなどの悪影響が顕在化する。
この点について、以下詳述する。
【００５１】
まず、Ａｒ（原子量：４０）は、Ｈｅの約１０倍の原子量を有する。このため、Ａｒガスを用いると、基板に対するダメージが大きいので、基板表面が削れによる悪影響（素子分離端の削れによるデバイス特性の変化や注入表面の削れによるドーズ量の変化）が大きいことがある。また、Ｏ（原子量：１６）は、Ａｒと比較してダメージは小さいものの、酸化による悪影響（デバイス特性に対して敏感なＳｉＯ２膜厚の変動）が生じることがある。さらに、Ｎ（原子量：１４）は、Ｈｅと比較してダメージが大きいことに加え、Ｎが存在することによる下地とレジストとの界面での酸の失渇が起こり、レジストパターンの裾引きの問題が顕著になることがある。
【００５２】
これに対して、本実施の形態においては、Ａｒ、ＯおよびＮと比較して、軽い元素Ｈｅを用いることにより、基板表面ダメージを非常に抑制することができる。くわえて、本実施の形態では、基板温度を上げる方法を併用しているので、注入されたドーパントの脱離促進によって、表面改質処理の効率化も実現することができる。また、本実施の形態では、Ｏ２ガスやＮ２ガスを用いないので、Ｏ２ガスの場合の酸化による特性変動やＮ２ガスの場合のレジストパターンの裾引きの問題を改善することができる。
【００５３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５４】
本実施の形態において、ｐ型ＦＥＴの場合には、不純物として、Ｂの他に、Ｉｎ等を用いることができる。一方、ｎ型ＦＥＴの場合には、不純物として、Ｐ、Ａｓ、Ｓｂ等を用いることができる。トランジスタの種類に応じて、イオン注入を行うことができる。
【符号の説明】
【００５５】
１００  シリコン基板
１０１  ゲート絶縁膜
１０２  ＳｉＯ２膜
１０３  ゲート電極
１０４  第１のレジストパターン
１０５  ソースドレインエクステンション領域
１０６  イオン注入
１０８  プラズマ処理
１１０  第２のレジストパターン
１１２  イオン注入
１１４  ソースドレインエクステンション領域
１１６  サイドウオール
１１８  イオン注入
１２０  ソースドレイン領域
１２２  イオン注入
１２４  ソースドレイン領域
２０２  下地
２１０  レジストパターン
３０２  下地
３１０  レジストパターン
３０４  裾引き
【図１】
2011151203.tif 000003
【図２】
2011151203.tif 000004
【図３】
2011151203.tif 000005