(57)【要約】【課題】共通ソースラインのノイズを減少させる不揮発性メモリー装置及びその読出し方法が提供される。【解決手段】本発明の実施形態による不揮発性メモリー装置は、選択検証動作と順次検証動作で構成されたプログラム検証動作を実行する。選択検証動作において、データ入出力回路は、格納されたデータの臨時プログラム状態にしたがって、該当ビットラインを選択的にプリチャージする。順次検証動作において、データ入出力回路は先に実行された選択検証動作、又は先に実行された順次検証動作結果によって、各々のビットラインを選択的にプリチャージする。本発明の実施形態による不揮発性メモリー装置のプログラム検証方法によれば、プログラム検証を必要としないメモリーセルは、プログラム検証動作の時プリチャージできないためにオンセル電流が流れない。したがって、共通ソースラインに流れる電流を減少させることができる。【選択図】図７
2011238344.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリーセルを複数の目標プログラム状態にプログラムする不揮発性メモリー装置のプログラム方法において、
プログラム電圧を印加する段階と、
前記複数の目標プログラム状態の中で一部の目標プログラム状態にプログラムされるメモリーセルを選択するための選択検証動作を実行する段階と、
前記選択されたメモリーセルのビットラインをプリチャージしてプログラム可否を判断するための順次検証動作を実行する段階とを含むことを特徴とするプログラム方法。
【請求項２】
前記選択検証動作は、前記順次検証動作より先に実行されることを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記選択検証動作を実行する段階で、前記一部の目標プログラム状態にプログラムされるメモリーセルのビットラインは、選択的にプリチャージされることを特徴とする請求項１に記載のプログラム方法。
【請求項４】
前記プリチャージされたメモリーセルは、各々のプログラム状態にしたがってプログラム検証結果を判断されることを特徴とする請求項３に記載のプログラム方法。
【請求項５】
プリチャージできないメモリーセルは、プログラムフェイルになったと判断されることを特徴とする請求項３に記載のプログラム方法。
【請求項６】
前記順次検証動作は、前記一部の目標プログラム状態各々に対して実行されることを特徴とする請求項１に記載のプログラム方法。
【請求項７】
前記順次検証動作は、前記選択検証動作又は先に実行された順次検証動作のプログラム検証結果によって、前記メモリーセルを選択的にプリチャージすることを特徴とする請求項６に記載のプログラム方法。
【請求項８】
前記順次検証動作において、プログラムパスになったと判断されたメモリーセルを選択的にプリチャージすることを特徴とする請求項６に記載のプログラム方法。
【請求項９】
前記順次検証動作を実行する段階で印加される順次検証電圧は、前記選択検証動作を実行する段階で印加される選択検証電圧より高いことを特徴とする請求項１に記載のプログラム方法。
【請求項１０】
ワードラインとビットライン各々に連結され、複数の目標プログラム状態にプログラムされるメモリーセルと、
前記ビットライン各々に連結され、前記ビットラインをプリチャージし、前記メモリーセルに格納されたデータを読出すデータ入出力回路と、
前記ワードラインにプログラム電圧を印加し、前記メモリーセルのプログラム可否を判断するためのプログラム検証動作を実行するように前記データ入出力回路を制御する制御ロジックユニットとを含み、
前記プログラム検証動作は、前記複数の目標プログラム状態の中に一部の目標プログラム状態にプログラムされる前記メモリーセルを選択するための選択検証動作と、前記選択検証動作により選択されたメモリーセルのビットラインをプリチャージしてプログラム可否を判断する順次検証動作とを含むことを特徴とする不揮発性メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリー装置に関し、より詳細には共通ソースラインのノイズを減少させる不揮発性メモリー装置及びそのプログラム方法に関する。
【背景技術】
【０００２】
半導体メモリー装置は一般的に揮発性メモリーと不揮発性メモリー装置とで分類される。揮発性メモリー装置は電源が遮断される時、格納されたデータを失うが、不揮発性メモリー装置は電源が遮断されても格納されたデータを記憶できる。不揮発性メモリー装置は多様な形態のメモリーセルトランジスターを含む。不揮発性メモリー装置にはメモリーセルトランジスターの構造によってフラッシュメモリー（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）、強誘電体ＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ：ＦＲＡＭ）、マグネチックＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ：ＭＲＡＭ）、相変化ＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ：ＰＲＡＭ）等が含まれる。
【０００３】
フラッシュメモリー装置は、セルアレイ構造によって大きくＮＯＲフラッシュメモリー装置とＮＡＮＤフラッシュメモリー装置とに区分される。ＮＯＡフラッシュメモリー装置は、メモリーセルトランジスターが各々独立的にビットライン（ｂｉｔ  ｌｉｎｅ）とワードライン（ｗｏｒｄ  ｌｉｎｅ）とに連結される構造を有する。したがって、ＮＯＲフラッシュメモリー装置は、優秀なランダムアクセス（ｒａｎｄｏｍ  ａｃｃｅｓｓ）時間特性を有する。反面、ＮＡＮＤフラッシュメモリー装置は複数のメモリーセルトランジスターが直列に連結される構造を有する。このような構造をセルストリング（ｃｅｌｌ  ｓｔｒｉｎｇ）構造と称し、セルストリング当たり一個のビットラインコンタクト（ｃｏｎｔａｃｔ）を必要とする。したがって、ＮＡＮＤフラッシュメモリー装置は集積度面で優秀な特性を有する。
【０００４】
フラッシュメモリー装置はデータを格納するメモリーセルアレイを含む。メモリーセルアレイは複数のメモリーブロック（ｂｌｏｃｋｓ）で構成される。各々のメモリーブロックは複数のページで構成される。各々のページは複数のメモリーセルで構成される。各々のメモリーセルは、閾値電圧分布にオンセル（ｏｎ  ｃｅｌｌ）とオフセル（ｏｆｆ  ｃｅｌｌ）とで区分される。オンセルは消去されたセル（ｅｒａｓｅｄ  ｃｅｌｌ）であり、オフセルはプログラムされたセル（ｐｒｏｇｒａｍｍｅｄ  ｃｅｌｌ）である。フラッシュメモリー装置は構造的な特徴によってメモリーブロック単位に消去される動作を実行し、ページ単位に読出し又は書込み動作を実行する。
【０００５】
フラッシュメモリー装置はセルストリング構造（ｃｅｌｌ  ｓｔｒｉｎｇ  ｓｔｒｕｃｔｕｒｅ）でなされている。セルストリングはストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｌｉｎｅ）ＳＳＬに連結されるストリング選択トランジスター（ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）ＳＳＴ、複数のワードラインＷＬに連結されるメモリーセル、そして、接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔ  ｌｉｎｅ）ＧＳＬに連結される接地選択トランジスター（ｇｒｏｕｎｄ  ｓｅｌｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）ＧＳＴを含む。ストリング選択トランジスターはビットラインＢＬに連結され、接地選択トランジスターは共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）ＣＳＬに連結される。
【０００６】
一方、共通ソースラインＣＳＬにノイズ電圧が発生する場合、共通ソースラインＣＳＬのノイズ電圧はフラッシュメモリー装置の誤動作を誘発させることができる。例えば、特定メモリーセルが十分にプログラム（又は書込み）できなかったにもかかわらず、プログラムされたものとして検証され得る。プログラム動作が完了した後、該当メモリーセルを読出す（ｒｅａｄ）場合、このような誤動作によってメモリーセルがプログラムできないメモリーセルとして読出される恐れがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】韓国公開特許第１０−２００９−００１９１９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は共通ソースラインのノイズを減少させることができる不揮発性メモリー装置及びそのプログラム方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の実施形態による複数のメモリーセルを複数の目標プログラム状態にプログラムする不揮発性メモリー装置のプログラム方法は、プログラム電圧を印加する段階と、前記複数の目標プログラム状態の中の一部の目標プログラム状態にプログラムされるメモリーセルを選択するための選択検証動作を実行する段階と、前記選択されたメモリーセルのビットラインをプリチャージしてプログラム可否を判断するための順次検証動作を実行する段階とを含む。
【００１０】
実施形態において、前記選択検証動作は、前記順次検証動作より先に実行される。
実施形態において、前記選択検証動作を実行する段階で、前記一部の目標プログラム状態にプログラムされるメモリーセルのビットラインは、選択的にプリチャージされる。
【００１１】
実施形態において、前記プリチャージされたメモリーセルは、各々のプログラム状態にしたがってプログラム検証結果を判断される。
【００１２】
実施形態において、前記プリチャージできないメモリーセルは、プログラムフェイルになったことに判断される。
【００１３】
実施形態において、前記順次検証動作は、前記一部の目標プログラム状態各々に対して実行される。
【００１４】
実施形態において、前記順次検証動作は、前記選択検証動作又は先に実行された順次検証動作のプログラム検証結果によって、前記メモリーセルを選択的にプリチャージする。
【００１５】
実施形態において、前記順次検証動作において、プログラムパスになったと判断されたメモリーセルを選択的にプリチャージする。
【００１６】
実施形態において、前記順次検証動作において、プログラムフェイルになったと判断されたメモリーセルのビットラインに接地電圧を印加する。
【００１７】
実施形態において、前記順次検証動作を実行する段階で印加される順次検証電圧は、前記選択検証動作を実行する段階で印加される選択検証電圧より高いことを特徴とする。
【００１８】
実施形態において、前記プログラムする段階で印加されるプログラム電圧は、前記順次検証電圧より高いことを特徴とする。
【００１９】
実施形態において、前記プログラムする段階、前記選択検証を実行する段階、及び前記順次検証を実行する段階で１つのプログラムループを構成し、前記プログラムループは定められた回数反復される。
【００２０】
実施形態において、前記プログラムする段階で印加されるプログラム電圧はプログラムループが増加する時毎に所定の増加分ずつ増加される。
【００２１】
実施形態において、前記目標プログラム状態は１つの消去状態と複数のプログラム状態で構成される。
【００２２】
実施形態において、前記複数のプログラム状態は前記メモリーセルが格納することができるデータビット数によって決定される。
【００２３】
本発明の実施形態による不揮発性メモリー装置は、ワードラインとビットライン各々に連結して、複数の目標プログラム状態にプログラムされるメモリーセルと、前記ビットライン各々に連結され、前記ビットラインをプリチャージと前記メモリーセルに格納されたデータを読み出すデータ入出力回路と、及び前記ワードラインにプログラム電圧を印加し、前記メモリーセルのプログラム可否を判断するためのプログラム検証動作を実行するように前記データ入出力回路を制御する制御ロジックユニットを含み、前記プログラム検証動作は前記複数の目標プログラム状態の中の一部の目標プログラム状態にプログラムされる前記メモリーセルを選択するための選択検証動作と、前記選択検証動作によって選択されたメモリーセルのビットラインをプリチャージしてプログラム可否を判断する順次検証動作を含む。
【００２４】
実施形態において、前記制御ロジックユニットは前記順次検証動作より前記選択検証動作を先に実行する。
【００２５】
実施形態において、前記選択検証動作の間に、前記一部の目標プログラム状態にプログラムされるメモリーセルのデータ入出力回路は各々のビットラインをプリチャージする。
【００２６】
実施形態において、前記順次検証動作は前記一部の目標プログラム状態の各々に対して実行され、前記順次検証動作の間、前記データ入出力回路は前記選択検証動作又は先に実行された順次検証動作のプログラム検証結果によって、各々のビットラインを選択的にプリチャージする。
【００２７】
実施形態において、プログラム検証結果がプログラムパスになったと判断されたメモリーセルのデータ入出力回路は、各々のビットラインをプリチャージする。
【発明の効果】
【００２８】
本発明による不揮発性メモリー装置は、プログラム動作の際に共通ソースラインのノイズ電圧を減少させることができ、共通ソースラインのノイズ電圧を減少させることによって、メモリーセルの閾値電圧分布が広がることを抑えることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態による不揮発性メモリー装置を例示的に示すブロック図である。
【図２】図１に示したメモリーセルアレイの構造を例示的に示す回路図である。
【図３】メモリーセルの閾値電圧の誤謬を示す図である。
【図４】選択ワードラインにプログラム検証電圧が印加される時のオンセルの数を示す図である。
【図５】共通ソースラインに存在するノイズ電圧の影響を受けるメモリーセルの閾値電圧分布を示す図である。
【図６】本発明の実施形態によるマルチレベルセルのプログラム状態を例示的に示す図である。
【図７】本発明の実施形態によるプログラム動作を例示的に示す流れ図である。
【図８】本発明の実施形態によるマルチレベルセルのプログラム検証電圧を例示的に示す図である。
【図９】本発明の実施形態によるプログラム動作のバイアス条件を例示的に示す図である。
【図１０】本発明の実施形態によるプログラム動作を例示的に示す順序図である。
【図１１】本発明の実施形態による不揮発性メモリー装置を含む使用者装置を例示的に示すブロック図である。
【図１２】本発明の実施形態による不揮発性メモリー装置を含む他の使用者装置を例示的に示すブロック図である。
【図１３】図１１のデータ格納装置を装着するコンピュータシステムを例示的に示すブロック図である。
【発明を実施するための形態】
【００３０】
本発明の長所及び特徴、そして、それを達成する方法は添付される図面と共に詳細に後述されている実施形態を通じて説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態で具体化され得る。但し、本実施形態は本発明が属する技術分野で通常の知識を有する者に本発明の技術的思想を容易に実施できる程度に詳細に説明するために提供されている。
【００３１】
図面において、本発明の実施形態は示した特定形態に制限されず、明確性を期するために誇張されたものである。本明細書で特定の用語が使われるが、これは本発明を説明するための目的で使われることであって、意味限定や特許請求の範囲に記載された本発明の権利範囲を制限するために使われるのではない。
【００３２】
本明細書で、‘及び／又は’という表現は前後に羅列された構成要素の中少なくとも１つを含む意味で使われる。また、‘連結される／結合される’という表現は他の構成要素と直接的に連結されるか、或いは他の構成要素を通じて間接的に連結されることを含む意味で使われる。本明細書で単数形は文句で特別に言及しない限り複数形も含む。また、明細書で使われる‘含む’又は‘有する’で言及された構成要素、段階、動作及び要素は１つ以上の他の構成要素、段階、動作及び要素の存在又は追加を意味する。
【００３３】
以下、図面を参照して本発明の実施形態について詳細に説明する。
図１は本発明の実施形態による不揮発性メモリー装置を例示的に示すブロック図である。
【００３４】
本発明の実施形態による不揮発性メモリー装置は、ＮＡＮＤフラッシュメモリー装置で構成される。しかし、不揮発性メモリー装置がＮＡＮＤフラッシュメモリー装置に限定されないことは分かるはずである。例えば、不揮発性メモリー装置はＮＯＡフラッシュメモリー装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）等のような不揮発性メモリー装置の中の１つで構成され得る。
【００３５】
図１を参照すれば、フラッシュメモリー装置１００はメモリーセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）１１０、行デコーダー（ｒｏｗ  ｄｅｃｏｄｅｒ）１２０、制御ロジック（ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）ユニット１３０、及び、データ入出力回路（ｄａｔａ  ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｃｉｒｃｕｉｔ）１４０を含む。また、制御ロジックユニット１３０は電圧発生器（ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｏｒ）１３５を含む。
【００３６】
メモリーセルアレイ１１０はデータを格納するためのメモリーセルを含む。複数のメモリーセルはページを構成する。複数のページはブロックを構成する。フラッシュメモリー装置は構造的な特徴によってページ単位に読出し又は書込み動作を実行し、ブロック単位に消去動作を実行する。
【００３７】
各々のメモリーブロックは複数のビットラインＢＬ０〜ＢＬｍに連結された複数のセルストリングで構成される。図１には例示的に、１つのブロックが示している。各々のセルストリングはストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｌｉｎｅ）ＳＳＬに連結されるストリング選択トランジスター（ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）ＳＳＴ、複数のワードラインＷＬ０〜ＷＬｎに連結される複数のメモリーセルＭ０〜Ｍｎ、及び、接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔ  ｌｉｎｅ）ＧＳＬに連結される接地選択トランジスター（ｇｒｏｕｎｄ  ｓｅｌｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）ＧＳＴを含む。ストリング選択トランジスターＳＳＴは、ビットラインＢＬ０に連結され、接地選択トランジスターＧＳＴは、共通ソースライン（ｃｏｍｍｎｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）ＣＳＬに連結される。
【００３８】
メモリーセルアレイ１１０の各々のメモリーセルは、シングルビットデータ（ｓｉｎｇｌｅ  ｂｉｔ  ｄａｔａ）又はマルチビットデータ（ｍｕｌｔｉ  ｂｉｔ  ｄａｔａ）を格納することができる。シングルビットデータを格納するメモリーセルは、シングルレベルセル（ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ）ＳＬＣと称し、２ビット以上のマルチビットデータを格納するメモリーセルは、マルチレベルセル（ｍｕｌｔｉ  ｌｅｖｅｌ  ｃｅｌｌ）ＭＬＣと称する。シングルレベルセルＳＬＣは閾値電圧によって、消去状態と１つのプログラム状態とを有する。マルチレベルセルＭＬＣは閾値電圧によって、消去状態と複数のプログラム状態とを有する。
【００３９】
行デコーダー１２０は複数のワードラインを通じてメモリーセルアレイ１１０と連結される。行デコーダー１２０にはアドレスＡＤＤＲが入力される。行デコーダー１２０は行アドレス（ｒｏｗ  ａｄｄｒｅｓｓ）によって、メモリーセルアレイ１１０のブロック又はページを選択する。制御ロジックユニット１３０は外部装置（例えば、ホスト、メモリーコントローラ、メモリーインターフェース）のコマンドＣＭＤ、及び、制御信号（ＣＴＲＬ）に応答してフラッシュメモリー装置１００の動作全般を制御する。例えば、制御ロジックユニット１３０はフラッシュメモリー装置１００の読出し、書込み（又はプログラム）、消去（又はイレース）動作を制御する。このような動作を実行するために、制御ロジックユニット１３０は電圧発生器１３５を制御してバイアス（ｂｉａｓ）電圧を発生させる。
【００４０】
制御ロジックユニット１３０に含まれた電圧発生器１３５は読出し、書込み、消去動作の時にビットラインに提供されているバイアス電圧を発生させる。また、電圧発生器１３５は読出し、書込み、消去動作の時にワードラインに提供されるバイアス電圧を発生する。例えば、読出し動作の時に、電圧発生器１３５は選択ワードラインに提供される選択読出し電圧ＶＲＤと非選択ワードラインに提供される非選択読出し電圧ＶＲＥＡＤ等を発生させる。他の例として、書込み動作の時に、電圧発生器１３５はプログラム電圧ＶＰＧＭと検証電圧ＶＶＲＦ等を発生させる。
【００４１】
データ入出力回路１４０は複数のビットラインＢＬ０〜ＢＬｍを通じてメモリーセルアレイ１１０と連結される。データ入出力回路１４０は複数のデータ入出力回路１４１＿０〜１４１＿ｍを含む。データ入出力回路１４１＿０〜１４１＿ｍの各々は複数のビットラインＢＬ０〜ＢＬｍに各々連結される。データ入出力回路１４０はデータ入出力バッファー（図示せず）を通じてデータを出力／入力する。
【００４２】
データ入出力回路１４０は、複数のメモリーセルの中で選択メモリーセルに格納されたデータを、ビットラインを通じて読出す。読出されたデータはデータ入出力バッファーを通じてフラッシュメモリー装置の外部に出力される。また、データ入出力回路１４０は複数のメモリーセルの中で選択メモリーセルにプログラムされるデータを一時的に格納する。データ入出力回路１４０に格納されたデータはプログラム動作の時に該当メモリーセルにプログラムされる。このようなデータ入出力回路１４０の動作は制御ロジックユニット１３０の制御によって実行される。
【００４３】
フラッシュメモリー装置１００は、プログラム動作の時に、選択ワードラインにプログラム電圧ＶＰＧＭを印加した後、プログラム検証動作（ｐｒｏｇｒａｍ  ｖｅｒｉｆｙ  ｏｐｅｒａｔｉｏｎ）を実行する。プログラム検証動作はメモリーセルの閾値電圧が目標プログラム状態（ｔａｒｇｅｔ  ｐｒｏｇｒａｍ  ｓｔａｔｅ）に到達されたか否かを検証するための動作である。プログラム検証動作は選択ワードラインに連結された複数のメモリーセルに対して同時に実行される。したがって、複数のメモリーセルには、プログラム検証を必要とするセルと必要としないセルとが含まれている。ここで、プログラム検証を必要としないメモリーセルは、目標プログラム状態より低い閾値電圧を有するメモリーセルであり得る。又は、プログラム検証を必要としないメモリーセルは、閾値電圧が目標プログラム状態に到達したメモリーセルであり得る。又は、プログラム検証を必要としないメモリーセルは、臨時プログラム状態から目標プログラム状態にプログラムされるメモリーセルである場合、その他の臨時プログラム状態からプログラムされるメモリーセルであり得る。
【００４４】
本発明の実施形態によるプログラム検証動作は、選択検証動作（ｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ  ｏｐｅｒａｔｉｏｎ）と順次検証動作（ｓｅｑｕｅｎｔａｉｌ  ｖｅｒｉｆｙ  ｏｐｅｒａｔｉｏｎ）とで構成される。選択検証動作の時に、データ入出力回路１４０は、格納されたデータの臨時プログラム状態にしたがって、該当ビットラインを選択的にプリチャージする。例えば、同一の臨時プログラム状態からプログラムされるメモリーセルがプリチャージできるように、該当データ入出力回路１４０はビットラインにビットライン電圧を印加する。反面、選択検証動作が実行される臨時プログラム状態を除外した残りの臨時プログラム状態からプログラムされるメモリーセルはプリチャージできないように、該当データ入出力回路１４０はビットラインに接地電圧を印加する。
【００４５】
選択検証動作によって、メモリーセルがプログラムパス（ｐａｓｓ）されたと判別されば、即ち、オフセル（ｏｆｆ  ｃｅｌｌ）と判別されれば、オフセルと判別されたメモリーセルに対してのみ、以後の順次検証動作が実行される。順次検証動作の時に、データ入出回路１４０は先に実行された選択検証動作、又は先に実行された順次検証動作結果によって、各々のビットラインを選択的にプリチャージする。例えば、先に実行された選択検証動作、又は先に実行された順次検証動作でプログラムパスされた（即ち、オフセルト判別された）メモリーセルのビットラインがプリチャージできるように、該当データ入出力回路１４０はビットラインにビットライン電圧を印加する。反面、先に実行された選択検証動作、又は先に実行された順次検証動作でプログラムフェイルになった（即ち、オンセルと判別された）メモリーセルのビットラインがプリチャージできないように、該当データ入出力回路１４０はビットラインに接地電圧を印加する。
【００４６】
したがって、本発明の実施形態によると、プログラム検証を必要としないメモリーセル（例えば、目標プログラム状態より低い閾値電圧を有するメモリーセル、目標プログラム状態に到達したメモリーセル、又はその他の臨時プログラム状態からプログラムされるメモリーセル）は、以後のプログラム検証動作の時にオンセル電流が流れない。オンセル電流が減少すれば、共通ソースラインＣＳＬに電流が流れる時発生する共通ソースラインＣＳＬのノイズが減少される。このような動作は後述する図７を参考して詳細に説明される。
【００４７】
図２は図１に示したメモリーセルアレイの構造を例示的に示す回路図である。
図２を参照すれば、メモリーセルアレイ１１０に含まれる１つのメモリーブロックを例示的に示している。メモリーセルアレイ１１０は複数のメモリーブロックを含み、各々のメモリーブロックは複数のビットラインＢＬ０〜ＢＬｍに連結された複数のセルストリングを含む。各々のセルストリングは、ビットラインＢＬと共通ソースラインＣＳＬとの間に連結されている複数のメモリーセルＭ０〜Ｍｎを含む。各々のセルストリングは、ストリング選択ラインＳＳに連結されるストリング選択トランジスターＳＳＴと、複数のワードラインＷＬ０〜ＷＬｎに連結される複数のメモリーセルと、接地選択ラインＧＳＬに連結される接地選択トランジスターＧＳＴとを含む。
【００４８】
ストリング選択トランジスターＳＳＴは、ビットラインＢＬ０に連結され、接地選択トランジスターＧＳＴは、共通ソースラインＣＳＬに連結される。また、抵抗ＲＰ０〜ＲＰｍは共通ソースラインＣＳＬに存在する抵抗成分を表す。例えば、抵抗ＲＰ０〜ＲＰｍは共通ソースラインＣＳＬの寄生抵抗、又は寄生キャパシタンス（以下、寄生抵抗等と称する）を表す。
【００４９】
プログラム検証動作又は読出し動作の時に、セルストリングに流れる電流量はオンセルの数によって変わる。そして、共通ソースライン電圧ＶＣＳＬはセルストリングに流れる電流量によって変わる。オンセルの数による共通ソースライン電圧ＶＣＳＬの変化を説明するために、次のように２つの仮定をする。第一に、選択ワードラインＷＬ０に連結されているメモリーセルＭ０は消去状態であり、選択ワードラインＷＬ０に連結されているメモリーセルＭ０＿１はプログラム状態である。第二に、選択ワードラインＷＬ０に連結されているメモリーセルがオンセルである時、各々のセルストリングを通じて流れる電流はｉ０、ｉ１であると仮定する。
【００５０】
このような仮定によれば、オンセルの数によって、共通ソースライン電圧ＶＣＳＬは変わる。例えば、ビットラインＢＬ０の選択ワードラインＷＬ０に連結されたメモリーセルＭ０のみがオンセルであり、ビットラインＢＬ１の選択ワードラインＷＬ０に連結されたメモリーセルＭ０＿１がオフセルであれば、抵抗ＲＰ０の両端にかかる電圧はｉ０×ＲＰ０になって、共通ソースライン電圧ＶＣＳＬが発生される。他の例として、ビットラインＢＬ０、ＢＬ１の選択ワードラインＷＬ０に連結されたメモリーセルＭ０、Ｍ０＿１がオンセルになると、抵抗ＲＰ０の両端にかかる電圧はｉ０×ＲＰ０Ｐ０になって抵抗ＲＰ１の両端にかかる電圧はｉ１×ＲＰ１になって、共通ソースライン電圧ＶＣＳＬが発生する。これは読出し又はプログラム検証動作の時に、オンセルの数が変われば、共通ソースライン電圧ＶＣＳＬも変わることができるということを意味する。したがって、本発明の実施形態によるプログラム検証動作は、選択プログラム検証動作と順次プログラム検証動作とを通じて、メモリーセルを選択的にプリチャージして、オンセルの数を減少させる。
【００５１】
図３はメモリーセルの閾値電圧の誤謬を示す図面である。
図３を参照すれば、メモリーセルアレイ（図１の１１０参照）に含まれる１つのメモリーセルが例示的に示している。共通ソースラインＣＳＬに電流が流れる時、寄生抵抗等によって、共通ソースラインＣＳＬの電圧変化が発生できる。このような共通ソースラインの電圧変化は共通ソースラインＣＳＬのノイズ電圧、即ち、共通ソースライン電圧ＶＣＳＬになる。
【００５２】
一方、メモリーセルの制御ゲートＧは、電圧発生器（図１の１３５参照）から提供されている電圧によって制御される。電圧発生器１３５は接地ＧＮＤを基準に電圧ＶＧＧを発生させる。しかし、メモリーセルのプログラム検証動作又は読出し動作の時に形成されるチャンネル（ｃｈａｎｎｅｌ）は、メモリーセルの制御ゲートＧとソースＳとの間の電圧差ＶＧＳによって制御される。したがって、メモリーセルの制御ゲートＧに実際に供給された電圧ＶＧＧとメモリーセルのチャンネル形成に影響を及ぼす電圧ＶＧＳとの間に電圧差ＶＣＳＬが存在する。
【００５３】
このような共通ソースライン電圧ＶＣＳＬは、プログラム検証動作又は読出し動作の時に、データ入出力回路（図１の１４０参照）の感知誤謬を発生させ得る。この共通ソースライン電圧ＶＣＳＬはメモリーセルのデータによるオン又はオフ状態に依存する。したがって、共通ソースライン電圧ＶＣＳＬは電圧が一定でないし、頻繁に変化が起き、容易に除去することができない。
【００５４】
図４は選択ワードラインにプログラム検証電圧が印加される時のオンセルの数を示す図面である。
【００５５】
図４を参照すれば、例示的に、１ビットのデータを格納するシングルレベルセルＳＬＣの閾値電圧分布が示されている。メモリーセルは閾値電圧によって消去状態Ｅとプログラム状態Ｐで区分される。読出し動作の時に、選択ワードラインには選択読出し電圧ＶＲＤが提供される。一方、プログラム検証動作の時に、選択ワードラインにはプログラム検証電圧ＶＶＲＦが提供される。プログラム検証電圧ＶＶＲＦが印加される時、メモリーセルの中でオンセルと識別されるセルは、斜線を引いた部分に含まれるセルである。即ち、消去状態Ｅであるメモリーセルがオンセルと識別される。そして、プログラム状態Ｐでプログラムされるセルの中から、閾値電圧が未だプログラム検証電圧ＶＶＲＦを越えていないメモリーセルＰ’がオンセルと識別できる。
【００５６】
図２で説明した通り、共通ソースラインＣＳＬは一般的にメタルライン（ｍｅｔａｌ  ｌｉｎｅ）を通じて接地端子に連結される。メタルラインには抵抗成分が存在するため、共通ソースラインＣＳＬに電流が流れれば、共通ソースライン電圧ＶＣＳＬの変化が発生する。ここで、共通ソースライン電圧ＶＣＳＬはオンセルによるセル電流に比例する。例えば、選択ワードラインに連結されたメモリーセルのオンセルの数が多くなって共通ソースラインＣＳＬに流れる電流量が増加すれば、共通ソースライン電圧ＶＣＳＬが増加できる。このような共通ソースライン電圧ＶＣＳＬの変化は、共通ソースラインＣＳＬに存在するノイズになる。
【００５７】
図５は共通ソースラインに存在するノイズ電圧の影響を受けるメモリーセルの閾値電圧分布を示す図面である。
【００５８】
図５を参照すれば、十分にプログラムできないメモリーセルの閾値電圧分布が示されている。上述されたように、プログラム検証動作の時にオンセルの数が多くなれば共通ソースラインＣＳＬに流れる電流量が増加する。共通ソースラインＣＳＬに流れる電流量が増加すれば、寄生抵抗等の影響によって、共通ソースライン電圧ＶＣＳＬが高まる。共通ソースライン電圧ＶＣＳＬが高まれば、データ入出力回路（図１の１４０参照）が感知（センシング）する電流量が減少する。
【００５９】
データ入出力回路１４０が感知する電流量が減少すれば、メモリーセルの閾値電圧分布がプログラム状態Ｐに到達したことと看做して、プログラム動作が完了することができる。即ち、メモリーセルが十分にプログラムできなかったにもかかわらず、プログラムされたと検証されて、プログラム動作が完了され得る。この場合、図５の点線中の斜線を引いた部分に分布するメモリーセルによって、メモリーセルの閾値電圧分布が広くなる。プログラム動作が完了された後に、閾値電圧がプログラム検証電圧ＶＶＲＦを越えていない状態のメモリーセルは、プログラムできないメモリーセルとして読まれることができる。
【００６０】
図６は本発明の実施形態によるマルチレベルセルのプログラム状態を例示的に示す図面である。
【００６１】
マルチレベルセルＭＬＣは、閾値電圧によって消去状態と複数のプログラム状態とを有する。マルチレベルセルＭＬＣにおいて、データの信頼性を高めるために複数のプログラム状態の閾値電圧分布を狭くすることが重要である。図６に示したように、閾値電圧分布を狭くするために、マルチレベルセルＭＬＣは臨時プログラム（ｔｅｍｐｏｒａｒｙ  ｐｒｏｇｒａｍ）動作によって形成された臨時プログラム状態ＴＳＴ１〜ＴＳＴ４から目標プログラム状態ＳＴ１〜ＳＴ１６にプログラムできる。臨時プログラム状態ＴＳＴ１〜ＴＳＴ４及び目標プログラム状態ＳＴ１〜ＳＴ１６は、ページのデータの値によって決定される。例えば、臨時プログラム状態ＴＳＴ１〜ＴＳＴ４及び目標プログラム状態ＳＴ１〜ＳＴ１６は、第１及び第２下位ビットＬＳＢページと、第１及び第２上位ビットＭＳＢページとのデータの値によって決定される。
【００６２】
図６では例示的に４ビットのデータを格納するマルチレベルセルＭＬＣの閾値電圧分布が例示されている。メモリーセルはページのデータの値によって１６個の状態ＳＴ１〜ＳＴ１６の中でいずれか１つにプログラムされる。閾値電圧分布を狭くするために、メモリーセルは臨時プログラム状態ＴＳＴ１から目標プログラム状態ＳＴ２〜ＳＴ４にプログラムされる。このようなプログラム方法は矢印〔1〕で示している。また、矢印〔2〕、〔3〕、及び〔4〕で示したように、メモリーセルは臨時プログラム状態ＴＳＴ２、ＴＳＴ３、及びＴＳＴ４の各々から、目標プログラム状態ＳＴ５〜ＳＴ８、ＳＴ９〜ＳＴ１２、及びＳＴ１３〜ＳＴ１６の各々にプログラムされる。
【００６３】
理解を助けるために臨時プログラム状態ＴＳＴ１からプログラムされるメモリーセルについて、例を挙げて説明する。臨時プログラム状態ＴＳＴ１（即ち、‘１１’状態）を有するメモリーセルは、第１及び第２上位ビットＭＳＢによって、目標プログラム状態ＳＴ１（即ち、‘１１１１’状態）を維持する。又は、臨時プログラム状態ＴＳＴ１（即ち、‘１１’状態）を有するメモリーセルは、第１及び第２上位ビットＭＳＢによって、目標プログラム状態ＳＴ２（即ち、‘０１１１’状態）、目標プログラム状態ＳＴ３（即ち、‘００１１’状態）、及び目標プログラム状態ＳＴ４（即ち、‘１０１１’状態）にプログラムされる。言い換えれば、メモリーセルは臨時プログラム状態に基づいて、目標プログラム状態にプログラムされる。したがって、本発明の実施形態によれば、目標プログラム検証動作の時に、目標プログラム状態のみでなく臨時プログラム状態に対してもプログラム検証動作が実行される。また、目標プログラム検証動作の時に、臨時プログラム状態と目標プログラム状態にしたがって、メモリーセルが選択的にプリチャージされる。
【００６４】
図７は本発明の実施形態によるプログラム動作を例示的に示す流れ図である。
【００６５】
フラッシュメモリー装置（図１の１００参照）は、メモリーセルの閾値電圧分布を狭くするために増加型ステップパルスプログラム（ｉｎｃｒｅｍｅｔａｌ  ｓｔｅｐ  ｐｕｌｓｅ  ｐｒｏｇｒａｍ）ＩＳＰＰ方式を使用する。増加型ステップパルスプログラムＩＳＰＰ方式によれば、制御ロジックユニット（図１の１３０参照）は選択ワードラインに印加されるプログラム電圧が段階的に増加されるように、電圧発生器（図１の１３５）を制御する。プログラム電圧が、各プログラムループで所定の増加分（△Ｖ）ずつ増加して、プログラム動作が完了する時まで選択ワードラインに印加されるために、プログラム動作は複数のプログラムループ（ｐｒｏｇｒａｍ  ｌｏｏｐ＿１〜ｐｒｏｇｒａｍ  ｌｏｏｐ＿ｍ）を有する。
【００６６】
プログラムループの各々はプログラム動作とプログラム検証動作とを含む。プログラム動作の時、メモリーセルは与えられたバイアス条件（例えば、ワードラインに印加されるプログラム電圧及びビットラインに印加されるビットライン電圧）によってプログラムされる。プログラム検証動作の時、メモリーセルが目標プログラム状態までプログラムされたか否かが検証される。制御ロジックユニット１３０はメモリーセルが全てプログラムされる時まで所定の回数の内でプログラムループを反復的に実行する。
【００６７】
図示していないが、プログラム検証動作は、プリチャージ（ｐｒｅｃｈａｒｇｅ）区間と、ディベロプ（ｄｅｖｅｌｏｐ）区間と、センシング（ｓｅｎｓｉｎｇ）区間と、ディスチャージ（ｄｉｓｃｈａｒｇｅ）区間とで構成される。プリチャージ区間でビットラインに所定の電圧が印加され、ディベロプ区間でワードラインに検証電圧ＶＶＲＦが印加され、センシング区間でメモリーセルの状態が判別される。プログラム検証動作は読出されたデータが外部に出力されないという点を除外すれば、読出し動作と同一であり得ることは理解できる。
【００６８】
プログラム検証動作は複数の選択検証動作（ｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ＿１乃至ｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ＿ｎ）と複数の順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ＿１乃至ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ＿ｎ）とで構成される。選択検証動作は目標プログラム状態にプログラムされたか否かを検証する前に、オンセル電流を減少させるために臨時プログラム状態にしたがって、メモリーセルを検証する。順次検証動作は先に実行された選択検証動作、又は先に実行された順次検証動作の結果によって、メモリーセルを検証する。したがって、順次検証動作各々は選択検証動作以後に実行される。また、順次検証動作各々は臨時プログラム状態からプログラムできる目標プログラム状態の数ぐらい実行される。例示的に、図７では順次検証動作の各々が複数の順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ＿１ａ乃至ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ＿１ｚ）で構成されている。
【００６９】
図１に示したように、データ入出力回路（図１の１４１＿０〜１４１＿ｍ参照）の各々は、ビットラインＢＬ０〜ＢＬｍに各々対応して構成される。選択検証動作が実行される間に、データ入出力回路１４１＿０〜１４１＿ｍの各々は、格納されたデータの臨時プログラム状態にしたがって、各々のビットラインを選択的に活性化する。例えば、選択検証動作が実行される間に、データ入出力回路１４１＿０〜１４１＿ｍの各々は、格納されたデータの臨時プログラム状態毎に該当ビットラインをプリチャージする。
【００７０】
選択検証動作が完了すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態（例えば、プログラムパス又はフェイル）は、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。反面、プリチャージできないビットラインに連結されたメモリーセル（即ち、他の臨時プログラム状態からプログラムされるメモリーセル）のプログラム状態（例えば、プログラムパス又はフェイル）は、プログラムフェイルになったとして該当データ入出力回路に格納される。
【００７１】
選択検証動作によって、プログラムフェイルと判別されたたメモリーセル（即ち、オンセルと判別されたメモリーセル）は、以後の順次検証動作が実行されない。言い換えれば、選択検証動作によってオフセルと判別されたメモリーセルのみが、以後の順次検証動作で検証される。したがって、順次検証動作の時にオンセルの数が減ることができる。
【００７２】
順次検証動作が実行される間に、データ入出力回路１４１＿０〜１４１＿ｍの各々は、先に実行された選択検証動作、又は先に実行された順次検証結果によって、各々のビットラインを選択的に活性化する。例えば、順次検証動作が実行される間に、データ入出力回路１４１＿０〜１４１＿ｍの各々は、先に実行された選択検証動作又は先に実行された順次検証動作でプログラムパスと判別されたメモリーセル（即ち、オフセルと判別されたメモリーセル）のビットラインのみをプリチャージする。言い換えれば、目標プログラム状態に近接しないメモリーセルは、順次検証動作の対象から除外される。したがって、順次検証動作の時にオンセルの数が減ることができる。
【００７３】
図８は本発明の実施形態によるマルチレベルセルのプログラム検証電圧を例示的に示す図面である。
【００７４】
図７で説明した通り、本発明の実施形態による１つのプログラム検証動作は、複数の選択検証動作と複数の順次検証動作とで構成される。図８を参照すれば、制御ロジックユニット（図１の１３０参照）は、選択ワードラインに選択検証電圧ＶＳＬＶＲＦ１１、ＶＳＬＶＲＦ０１、ＶＳＬＶＲＦ００、及びＶＳＬＶＲＦ１０の各々を印加して、対応する選択検証動作（ｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ  １１、ｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ  ０１、ｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ  ００、及びｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ  １０）を実行する。また、制御ロジックユニット１３０は選択ワードラインに順次検証電圧ＶＳＱＶＲＦｘｘ１１、ＶＳＱＶＲＦｘｘ０１、ＶＳＱＶＲＦｘｘ００、及びＶＳＱＶＲＦｘｘ１０の各々を印加して、対応される順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１、ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  ０１、ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  ００、及びｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １０）を実行する。
【００７５】
図７で説明したプログラム検証動作の理解を助けるために、臨時プログラム状態ＴＳＴ１から目標プログラム状態ＳＴ２、ＳＴ３、及びＳＴ４でプログラムされるメモリーセルのプログラム動作を図１及び図８を参照して説明する。
【００７６】
制御ロジックユニット１３０はデータ入出力回路１４０に格納されたデータによって、目標プログラム状態ＳＴ２、ＳＴ３、及びＳＴ４でプログラムするためのプログラム電圧ＶＰＧＭ）を選択ワードラインに印加する。その後、制御ロジックユニット１３０はプログラム検証動作を実行するためにプログラム検証電圧ＶＶＲＦを選択ワードラインに印加する。即ち、制御ロジックユニット１３０は、第１選択検証電圧ＶＳＬＶＲＦ１１及び第１乃至第３順次検証電圧ＶＳＱＶＲＦｘｘ１１を順次的に選択ワードラインに印加する。
【００７７】
臨時プログラム状態ＴＳＴ１に対する第１選択検証動作（ｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ  １１）が実行される間に、臨時プログラム状態ＴＳＴ１からプログラムされるメモリーセル（即ち、目標プログラム状態がＳＴ２、ＳＴ３、及びＳＴ４であるメモリーセル）のデータ入出力回路のみが各々のビットラインをプリチャージする。制御ロジックユニット１３０が第１選択検証電圧ＶＳＬＶＲＦ１１を選択ワードラインに印加すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態（例えば、プログラムパス又はフェイル）は、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。この時、臨時プログラム状態ＴＳＴ１からプログラムできないメモリーセル（即ち、臨時プログラム状態ＴＳＴ２、ＴＳＴ３、及びＴＳＴ４からプログラムされるメモリーセル）のデータ入出力回路は、プログラム状態をプログラムフェイルになった（即ち、メモリーセルがオンセルである）として格納する。
【００７８】
第１選択検証動作（ｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ  １１）が実行された後、目標プログラム状態ＳＴ２に対する第１順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ａ）が実行される。第１順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ａ）が実行される間に、第１選択検証動作（ｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ  １１）の検証結果がプログラムパスとして格納されたデータ入出力回路（即ち、オフセルであると判別されたメモリーセルのデータ入出力回路）のみが、各々のビットラインをプリチャージする。制御ロジックユニット１３０が第１順次検証電圧ＶＳＱＶＲＦ０１１１を選択ワードラインに印加すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態（例えば、プログラムパス又はフェイル）は、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。
【００７９】
第１順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ａ）が実行された後、目標プログラム状態ＳＴ３に対する第２順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ｂ）が実行される。第２順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ｂ）が実行される間に、第１順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ａ）の検証結果がプログラムパスとして格納されたデータ入出力回路（即ち、オフセルであると判別されたメモリーセルのデータ入出力回路）のみが、各々のビットラインをプリチャージする。制御ロジックユニット１３０が第２順次検証電圧ＶＳＱＶＲＦ００１１を選択ワードラインに印加すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態（例えば、プログラムパス又はフェイル）は、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。この時、第１順次検証電圧（ＶＳＱＶＲＦ０１１１）より大きい閾値電圧を有するメモリーセルと、第２順次検証電圧（ＶＳＱＶＲＦ００１１）より小さい閾値電圧を有するメモリーセルとには、オンセル電流が流れる。即ち、閾値電圧がＡ区間の間に位置するメモリーセルには、オンセル電流が流れる。
【００８０】
一方、臨時プログラム状態ＴＳＴ２から目標プログラム状態ＳＴ５、ＳＴ６、ＳＴ７、及びＳＴ８でプログラムされるメモリーセルの中で、閾値電圧がＢ区間の間に位置するメモリーセルは、第２順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ｂ）が実行される間にオンセル電流が流れない。なぜならば、臨時プログラム状態ＴＳＴ１以外の臨時プログラム状態ＴＳＴ２、ＴＳＴ３、及びＴＳＴ４からプログラムされるメモリーセルのデータ入出力回路の場合、第１選択検証動作（ｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ  １１）の時にプログラム状態がプログラムフェイルになったとして格納され（即ち、オンセルであると判別され）、第２順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ｂ）の時に該当ビットラインがプリチャージできなかったためである。したがって、オンセル電流は減少する。
【００８１】
第２順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ｂ）が実行された後、目標プログラム状態ＳＴ４に対する第３順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ｃ）が実行される。第３順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ｃ）が実行される間に、第２順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ｂ）の検証結果がプログラムパスされたとして格納されたデータ入出力回路（即ち、オフセルであると判別されたメモリーセルのデータ入出力回路）のみが各々のビットラインをプリチャージする。制御ロジックユニット１３０が第３順次検証電圧ＶＳＱＶＲＦ１０１１を選択ワードラインに印加すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態（例えば、プログラムパス又はフェイル）は、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。この時、第２順次検証電圧ＶＳＱＶＲＦ００１１より大きい閾値電圧を有するメモリーセルと、第３順次検証電圧ＶＳＱＶＲＦ１０１１より小さい閾値電圧を有するメモリーセルとには、オンセル電流が流れる。即ち、閾値電圧がＣ区間の間に位置するメモリーセルには、オンセル電流が流れる。
【００８２】
一方、臨時プログラム状態ＴＳＴ２から目標プログラム状態ＳＴ５、ＳＴ６、ＳＴ７、及びＳＴ８にプログラムされるメモリーセルの中で、閾値電圧がＣ区間の間に位置するメモリーセルは、第３順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ｃ）が実行される間にオンセル電流が流れない。なぜならば、臨時プログラム状態ＴＳＴ１以外の臨時プログラム状態ＴＳＴ２、ＴＳＴ３、及びＴＳＴ４からプログラムされるメモリーセルのデータ入出力回路の場合、第１選択検証動作の時にプログラム状態がプログラムフェイルになったとして格納され（即ち、オンセルであると判別され）、第３順次検証動作（ｓｅｑｕｅｎｔｉａｌ  ｖｅｒｉｆｙ  １１ｃ）の時に該当ビットラインがプリチャージできなかったためである。したがってオンセル電流は減少する。
【００８３】
図９は本発明の実施形態によるプログラム動作のバイアス条件を例示的に示す図面である。
【００８４】
図８及び図９を参照すれば、制御ロジックユニット（図１の１３０参照）はデータ入出力回路（図１の１４０参照）に格納されたデータによって、目標プログラム状態にプログラムするためのプログラム電圧ＶＰＧＭを選択ワードラインに印加する。その後、制御ロジックユニット１３０はプログラム検証動作を実行するためにプログラム検証電圧ＶＶＲＦを選択ワードラインに印加する。即ち、制御ロジックユニット１３０は第１選択検証電圧ＶＳＬＶＲＦ１１、第１乃至第３順次検証電圧ＶＳＱＶＲＦｘｘ１１、第２選択検証電圧ＶＳＬＶＲＦ０１、第４乃至第７順次検証電圧ＶＳＱＶＲＦｘｘ０１、第３選択検証電圧ＶＳＬＶＲＦ００、第８乃至第１１順次検証電圧ＶＳＱＶＲＦｘｘ００、第４選択検証電圧ＶＳＬＶＲＦ１０、及び第１２乃至第１５順次検証電圧ＶＳＱＶＲＦｘｘ１０を順次的に選択ワードラインに印加する。
【００８５】
プログラム電圧が、所定の増加分（△Ｖ）ずつ増加し、プログラム動作が完了する時まで選択ワードラインに印加されるため、プログラム検証電圧（選択検証電圧及び順次検証電圧）が、プログラム電圧が印加される時毎に順次的に印加される。印加されるプログラム検証電圧（選択検証電圧及び順次検証電圧）は印加される順に順次増加される。即ち、第１選択検証電圧ＶＳＬＶＲＦ１１が最も小さい電圧の値であり、第１５順次検証電圧ＶＳＱＶＲＦ１１１０が最も大きい電圧の値である。また、プログラム検証電圧（選択検証電圧及び順次検証電圧）各々はプログラム電圧より小さい電圧で印加される。
【００８６】
図１０は本発明の実施形態によるプログラム動作を例示的に示す順序図である。本発明の実施形態によるプログラム動作は図１及び図１０を通じて説明される。
【００８７】
制御ロジックユニット１３０はデータ入出力回路１４０に格納されたデータによって、目標プログラム状態にプログラムするためのプログラム電圧ＶＰＧＭを選択ワードラインに印加する（Ｓ１１０段階）。プログラム電圧ＶＰＧＭを印加した後、制御ロジックユニット１３０は臨時プログラム状態によって選択検証動作を実行する（Ｓ１２０段階）。選択検証動作が実行される間、データ入出力回路１４０の各々は、格納されたデータの臨時プログラム状態に対する選択検証動作が実行される場合のみ、該当ビットラインを選択的にプリチャージする。制御ロジックユニット１３０は選択検証電圧ＶＳＬＶＲＦが選択ワードラインに印加されるように、電圧発生器１３５を制御する。選択検証動作が完了すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態は、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。
【００８８】
選択検証動作が実行された後、制御ロジックユニット１３０は選択検証動作が実行された臨時プログラム状態からプログラムできる目標プログラム状態によって順次検証動作を実行する（Ｓ１３０段階）。順次検証動作が実行される間、データ入出力回路１４０の各々は、先に実行された選択検証動作、又は先に実行された順次検証結果によって、該当ビットラインを選択的にプリチャージする。即ち、データ入出力回路１４０の各々は、先に実行された選択検証動作、又は先に実行された順次検証動作でプログラムパスになったメモリーセルのビットラインのみをプリチャージする。
【００８９】
制御ロジックユニット１３０は順次検証電圧ＶＳＱＶＲＦが選択ワードラインに印加されるように、電圧発生器１３５を制御する。順次検証動作が完了すれば、プリチャージされたビットラインに連結されたメモリーセルのプログラム状態は、メモリーセルの状態によって決定され、プログラム状態は該当データ入出力回路に格納される。
【００９０】
順次検証動作は複数の順次検証動作で構成される。制御ロジックユニット１３０は選択検証動作が実行された臨時プログラム状態からプログラムできる全ての目標プログラム状態に対して、順次検証動作が実行されたか否かを判別する（Ｓ１４０段階）。選択検証動作が実行された臨時プログラム状態からプログラムできる全ての目標プログラム状態に対する順次検証動作が実行できない場合、制御ロジックユニット１３０は残りの目標プログラム状態に対する順次検証動作（Ｓ１３０段階）を閾値電圧大きさが小さい目標プログラム状態から順次的に実行する。
【００９１】
選択検証動作が実行された臨時プログラム状態からプログラムできる全ての目標プログラム状態に対する順次検証動作が実行された場合、制御ロジックユニット１３０は全ての臨時プログラム状態に対する選択検証動作が実行されたか否かを判別する（Ｓ１５０段階）。このような臨時プログラム状態は、メモリーセルが格納することができるビット数によって決定される。全ての臨時プログラム状態に対して選択検証動作が実行できない場合、制御ロジックユニット１３０は残りの臨時プログラム状態に対する選択検証動作（Ｓ１２０段階）を閾値電圧大きさが小さい臨時プログラム状態から順次的に実行する。
【００９２】
全ての臨時プログラム状態に対する選択検証動作と、全ての目標プログラム状態に対する順次検証動作とが、閾値電圧の大きさによって順次に実行された場合、制御ロジックユニット１３０はプログラムされるメモリーセルの全てがプログラムパスになったか否かを確認する（Ｓ１６０段階）。プログラムされるメモリーセルの全てがプログラムパスされない場合、制御ロジックユニット１３０はプログラム動作を終了する。仮に、プログラムされるメモリーセルの全がプログラムパスできない場合、制御ロジックユニット１３０は定められた回数の内で、プログラム電圧を印加する動作（Ｓ１１０段階）、選択検証動作（Ｓ１２０段階）、及び順次検証動作（Ｓ１３０段階）を反復的に実行する。
【００９３】
本発明の実施形態によるプログラム検証動作は、選択検証動作（ｓｅｌｅｃｔｉｖｅ  ｖｅｒｉｆｙ  ｏｐｅｒａｔｉｏｎ）と順次検証動作（ｓｅｑｕｅｎｔａｉｌ  ｖｅｒｉｆｙ  ｏｐｅｒａｔｉｏｎ）とで構成される。選択検証動作の時に、データ入出力回路１４０は格納されたデータの臨時プログラム状態によって、該当ビットラインを選択的にプリチャージする。順次検証動作の時に、データ入出回路１４０は先に実行された選択検証動作、又は先に実行された順次検証動作結果によって、各々のビットラインを選択的にプリチャージする。したがって、プログラム検証を必要としないメモリーセル（例えば、目標プログラム状態より低い閾値電圧を有するメモリーセル、目標プログラム状態に到達したメモリーセル、又はその他の臨時プログラム状態からプログラムされるメモリーセル）は、以後のプログラム検証動作の時にオンセル電流が流れない。オンセル電流が減少すれば、共通ソースラインＣＳＬに電流が流れる時に発生する共通ソースラインＣＳＬのノイズ電圧が減少する。
【００９４】
図１１は本発明の実施形態による不揮発性メモリー装置を含む使用者装置を例示的に示すブロック図である。
【００９５】
図１１を参照すれば、データ格納装置１０００はソリッドステートドライブ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ、以下、‘ＳＳＤ’と称する）であり得る。ＳＳＤ１１００はＳＳＤコントローラ（ＳＳＤ  ｃｏｎｔｒｏｌｌｅｒ）１２００と、バッファーメモリー装置（ｂｕｆｆｅｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）１３００と、格納媒体１４００とを含む。本発明の実施形態によるＳＳＤ１１００はスーパーキャパシター（ｓｕｐｅｒ  ｃａｐａｃｉｔｏｒｓ）を含む臨時電源回路をさらに含むことができる。このような臨時電源回路は、急なパワーオフ（ｓｕｄｄｅｎ  ｐｏｗｅｒ  ｏｆｆ）が発生する場合、ＳＳＤ１１００が正常に終了されるように電源を供給できる。
【００９６】
ＳＳＤ１１００はホスト１５００のアクセス要請に応答して動作される。即ち、ホスト１５００からの要請に応答して、ＳＳＤコントローラ１２００は格納媒体１４００をアクセスするように構成される。例えば、ＳＳＤコントローラ１２００は格納媒体２２０の読出し動作と、書込み動作と、消去動作とを制御するように構成される。バッファーメモリー装置１３００には、格納媒体１４００に格納されるデータが臨時格納される。また、バッファーメモリー装置１３００には、格納媒体１４００から読まれたデータが臨時格納される。バッファーメモリー装置１３００に格納されたデータは、ＳＳＤコントローラ１２００の制御によって、格納媒体１４００又はホスト１５００に伝送される。
【００９７】
ＳＳＤコントローラ１２００は、複数のチャンネルＣＨ０〜ＣＨｎを通じて格納媒体１４００と連結される。各々のチャンネルＣＨ０〜ＣＨｎには、複数の不揮発性メモリー装置ＮＶＭ００〜ＮＶＭ０ｉ、ＮＶｎ０〜ＮＶｎｉが連結される。複数の不揮発性メモリー装置はチャンネルを共有できる。格納媒体１４００は本発明の実施形態によるＮＡＮＤフラッシュメモリー装置（ＮＡＮＤ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）で構成される。しかし、格納媒体２２０がＮＡＮＤフラッシュメモリー装置に限定されない。例えば、格納媒体１４００はＮＯＡフラッシュメモリー装置（ＮＯＲ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）等のような不揮発性メモリー装置の中の１つで構成され得る。
【００９８】
本発明の実施形態によるデータ格納装置１０００の格納媒体１４００は、選択検証動作と順次検証動作とで構成されるプログラム検証動作を実行する。したがって、プログラム検証を必要としないメモリーセル（例えば、目標プログラム状態より低い閾値電圧を有するメモリーセル、目標プログラム状態に到達したメモリーセル、又はその他の臨時プログラム状態からプログラムされるメモリーセル）は、以後のプログラム検証動作の時にオンセル電流が流れない。オンセル電流が減少すれば、共通ソースラインＣＳＬに電流が流れる時発生する共通ソースラインＣＳＬのノイズが減少する。このような格納媒体１４００でよってデータ格納装置１０００の信頼性が向上され得る。
【００９９】
図１２は本発明の実施形態による不揮発性メモリー装置を含む他の使用者装置を例示的に示すブロック図である。
【０１００】
図１２を参照すれば、メモリーシステム２０００はメモリーコントローラ２２００及び不揮発性メモリー装置を含む。メモリーシステム２０００は複数の不揮発性メモリー装置を含むことができる。本発明の実施形態によるメモリーシステム２０００は、複数の不揮発性メモリー装置２９００を含む。
【０１０１】
メモリーコントローラ２２００は、ホスト２１００及び不揮発性メモリー装置２９００に連結される。ホスト２１００からの要請に応答して、メモリーコントローラ２２００は、不揮発性メモリー装置２９００にアクセスするように構成される。例えば、メモリーコントローラ２２００は、不揮発性メモリー装置２９００の読出し動作と、書込み動作と、消去動作とを制御するように構成される。メモリーコントローラ２２００は不揮発性メモリー装置２９００とホスト２１００との間に、インターフェースを提供するように構成される。メモリーコントローラ２２００は、不揮発性メモリー装置２９００を制御するためのファームウエア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【０１０２】
メモリーコントローラ２２００はＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、中央処理装置（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ：ＣＰＵ）、ホストインターフェース（ｈｏｓｔ  ｉｎｔｅｒｆａｃｅ）、エラー訂正ブロック（ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｎｇ  ｃｏｄｅ：ＥＣＣ）、及びメモリーインターフェース（ｍｅｍｏｒｙ  ｉｎｔｅｒｆａｃｅ）のような、公知の構成要素を含むことができる。ＲＡＭ２６００は、中央処理装置２４００の動作メモリー（ｗｏｒｋｉｎｇ  ｍｅｍｏｒｙ）として利用することができる。中央処理装置２４００はメモリーコントローラ２２００の動作全般を制御する。
【０１０３】
ホストインターフェース２３００は、ホスト２１００とメモリーコントローラ２２００との間のデータ交換を実行するためのプロトコル（ｐｒｏｔｏｃｏｌ）を含むことができる。例えば、メモリーコントローラ２２００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（Ｍｕｌｔｉｍｅｄｉａ  Ｃａｒｄ）プロトコル、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−Ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、ＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）プロトコル、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｍａｌｌ  Ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ  Ｓｍａｌｌ  Ｄｉｓｋ  Ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような多様なインターフェースプロトコルの中の１つを通じて、外部（例えば、ホスト）と通信するように構成され得る。
【０１０４】
エラー訂正ブロック２７００は、不揮発性メモリー装置２９００から読出したデータの誤謬を検出し、訂正するように構成され得る。エラー訂正ブロック２７００は、メモリーコントローラ２２００の構成要素として提供され得る。他の例で、エラー訂正ブロック２７００は、不揮発性メモリー装置２９００各々の構成要素として提供され得る。メモリーインターフェース２５００は、不揮発性メモリー装置２９００とメモリーコントローラ２２００とをインターフェーシング（ｉｎｔｅｒｆａｃｉｎｇ）できる。
【０１０５】
メモリーコントローラ２２００の構成要素は、上に言及された構成要素に限定されない。例えば、メモリーコントローラ２２００は初期のブーティング動作に必要とするコードデータ（ｃｏｄｅ  ｄａｔａ）と、ホスト２１００とのインターフェーシングのためのデータを格納するＲＯＭ（ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）とをさらに含むことができる。
【０１０６】
メモリーコントローラ２２００及び不揮発性メモリー装置２９００は、１つの半導体装置に集積され、メモリーカードを構成できる。例えば、メモリーコントローラ２２００及び不揮発性メモリー装置２９００は、１つの半導体装置で集積されて、ＰＣＭＣＩＡ（ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ  ｍｅｍｏｒｙ  ｃａｒｄ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ａｓｓｏｃｉａｔｉｏｎ）カード、ＣＦ（ｃｏｍｐａｃｔ  ｆｌａｓｈ）カード、スマートメディア（ｓｍａｒｔ  ｍｅｄｉａ）カード、メモリースティック（ｍｅｍｏｒｙ  ｓｔｉｃｋ）、マルチメディア（ｍｕｌｔｉ  ｍｅｄｉａ）カード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣ−ｍｉｃｒｏ）、ＳＤ（ｓｅｃｕｒｅ  ｄｉｇｉｔａｌ）カード（ＳＤ、Ｍｉｎｉ−ＳＤ、Ｍｉｃｒｏ−ＳＤ、ＳＤＨＣ）、ＵＦＳ（ｎｉｖｅｒｓａｌ  ｆｌａｓｈ  ｓｔｏｒａｇｅ）等を構成できる。
【０１０７】
他の例として、メモリーコントローラ２２００と、不揮発性メモリー装置２９００とは、ソリッドステートドライブ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ：ＳＳＤ）、コンピュータ（ｃｏｍｐｕｔｅｒ）、携帯用コンピュータ（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ＵＭＰＣ（ｕｌｔｒａ  ｍｏｂｉｌｅ  ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ）、ワークステーション（ｗｏｒｋ  ｓｔａｔｉｏｎ）、ネットブック（ｎｅｔ  ｂｏｏｋ）、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、デジタル音声録音器（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル動映像録画器（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタル動映像再生器（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワーク（ｈｏｍｅ  ｎｅｔｗｏｒｋ）を構成する多様な電子装置の中の１つ、コンピューターネットワーク（ｃｏｍｐｕｔｅｒ  ｎｅｔｗｏｒｋ）を構成する多様な電子装置の中の１つ、テレマティクスネットワーク（ｔｅｌｅｍａｔｉｃｓ  ｎｅｔｗｏｒｋ）を構成する多様な電子装置の中の１つ、コンピュータシステム（ｃｏｍｐｕｔｅｒ  ｓｙｓｔｅｍ）を構成する多様な構成要素の中の１つ、ＲＦＩＤ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ  ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）装置、又は組み込みシステム（ｅｍｂｅｄｄｅｄ  ｓｙｓｔｅｍ）に適用され得る。
【０１０８】
他の例として、不揮発性メモリー装置２９００又はメモリーコントローラ２２００は、多様な形態のパッケージ（ｐａｃｋａｇｅ）で実装できる。例えば、不揮発性メモリー装置２９００又はメモリーシステム２０００は、ＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙｓ）、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｐａｃｋａｇｅ）、ダイインワッフルパック（Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ）、ダイインウェハフォーム（Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ）、ＣＯＢ（Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）、ＳＯＩＣ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  ＩＣ）、ＳＳＯＰ（Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）、ＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  ｐａｃｋａｇｅ）等のようにパッケージ化されて実装できる。
【０１０９】
本発明の実施形態によるメモリーシステム２０００の不揮発性メモリー装置２９００は、選択検証動作と順次検証動作で構成されるプログラム検証動作を実行する。したがって、プログラム検証を必要としないメモリーセル（例えば、目標プログラム状態より低い閾値電圧を有するメモリーセル、目標プログラム状態に到達したメモリーセル、又はその他の臨時プログラム状態からプログラムされるメモリーセル）は、以後のプログラム検証動作の時にオンセル電流が流れない。オンセル電流が減少すれば、共通ソースラインＣＳＬに電流が流れる時発生する共通ソースラインＣＳＬのノイズが減少する。このような不揮発性メモリー装置２９００によって、メモリーシステム２０００の信頼性を向上することができる。
【０１１０】
図１３は図１１のデータ格納装置を装着するコンピュータシステムを例示的に示すブロック図である。
【０１１１】
本発明によるコンピュータシステム３０００は、システムバス３７００に電気的に連結されるネットワークアダプター３１００、中央処理装置３２００、データ格納装置３３００、ＲＡＭ３４００、ＲＯＭ３５００そして、ユーザーインターフェース３６００を含む。
【０１１２】
ネットワークアダプター３１００は、コンピュータシステム３０００と外部のネットワークとの間のインターフェーシングを提供する。中央処理装置３２００は、ＲＡＭ３４００に常駐するオペレーティングシステム（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）や応用プログラム（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｇｒａｍ）を駆動するための諸般演算処理を実行する。データ格納装置３３００はコンピュータシステム３０００で必要な諸般データを格納する。例えば、データ格納装置３３００には、コンピュータシステム３０００を駆動するためのオペレーティングシステム（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）、応用プログラム（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｇｒａｍ）、多様なプログラムモジュール（Ｐｒｏｇｒａｍ  Ｍｏｄｕｌｅ）、プログラムデータ（Ｐｒｏｇｒａｍ  ｄａｔａ）、及びユーザーデータ（Ｕｓｅｒ  ｄａｔａ）等が格納される。
【０１１３】
ＲＡＭ３４００はコンピュータシステム３０００のワーキングメモリーとして使われることができる。ブーティングの時にＲＡＭ３４００には、データ格納装置３３００から読み込まれた、オペレーティングシステム（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）、応用プログラム（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｇｒａｍ）、多様なプログラムモジュール（Ｐｒｏｇｒａｍ  Ｍｏｄｕｌｅ）、及びプログラムの駆動に必要なプログラムデータ（Ｐｒｏｇｒａｍ  ｄａｔａ）がロードされる。ＲＯＭ３５００にはブーティング時オペレーティングシステム（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）が駆動される以前にアクティブになるバイオス（ＢＩＯＳ：Ｂａｓｉｃ  Ｉｎｐｕｔ／Ｏｕｔｐｕｔ  Ｓｙｓｔｅｍ）が格納される。ユーザーインターフェース３６００を通じて、コンピュータシステム３０００と使用者との間の情報交換が行われる。
【０１１４】
その以外にも、コンピュータシステム３０００はバッテリー（Ｂａｔｔｅｒｙ）やモデム（Ｍｏｄｅｍ）等をさらに含むことができる。また、図面には図示しないが、本発明によるコンピュータシステムには、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：  ＣＩＳ）、モバイルＤＲＡＭ（Ｍｏｂｉｌｅ  ＤＲＡＭ）等がさらに提供されてもよいことはよく分かる。
【符号の説明】
【０１１５】
１００  フラッシュメモリー装置
１１０  メモリーセルアレイ
１２０  行デコーダー
１３０  制御ロジックユニット
１３５  電圧発生器
１４０  データ入出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011238344.tif 000009
【図８】
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【図９】
2011238344.tif 000011
【図１０】
2011238344.tif 000012
【図１１】
2011238344.tif 000013
【図１２】
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【図１３】
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