(57)【要約】【課題】周囲に対する電磁ノイズの影響を低減することができるパワー半導体モジュールを提供する。【解決手段】モジュール１０の一面１１にシールド板２０を設け、さらにモジュール１０のＮ端子１４を折り曲げてシールド板２０の第１端子部２２に接続してシールド板２０をバスバーとして機能させる。これにより、モジュール１０内にＰ端子１３からＮ端子１４側に流れる電流と、シールド板２０の第１端子部２２から第２端子部２３に流れる電流とで磁束が打ち消し合うため、モジュール１０内に発生するインダクタンスを低減できる。したがって、インダクタンスが原因で発生するサージ電圧の低減および周囲に与える影響を低減することができる。【選択図】図１
2011238645.tif 000002
【特許請求の範囲】
【請求項１】
一面（１１）および他面（１２）を有する板状であり、前記一面（１１）に垂直な一側面（１６）から突き出すと共に前記一側面（１６）の長手方向に並べられた電源用のＰ端子（１３）およびＮ端子（１４）と、前記一側面（１６）とは異なる側面（１７）から突き出した信号出力用の出力端子（１５）と、を有するモジュール（１０）と、
前記モジュール（１０）の一面（１１）および他面（１２）のうちいずれか一方に設けられると共に、前記Ｐ端子（１３）および前記Ｎ端子（１４）のうちいずれか一方に接続されたシールド板（２０）と、を備え、
前記Ｐ端子（１３）から前記モジュール（１０）内を経由して前記Ｎ端子（１４）に至る経路が前記モジュール（１０）の一面（１１）または他面（１２）に投影されたとき、前記シールド板（２０）は、少なくとも、前記モジュール（１０）の一面（１１）または他面（１２）のうち前記経路によって囲まれた領域を覆っていることを特徴とするパワー半導体モジュール。
【請求項２】
前記シールド板（２０）は、前記モジュール（１０）の一側面（１６）から突出した端子部（２３）を有し、
前記端子部（２３）は、前記Ｐ端子（１３）および前記Ｎ端子（１４）のうち前記シールド板（２０）に接続されていない端子に対して対向配置されていることを特徴とする請求項１に記載のパワー半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シールド板を備えたパワー半導体モジュールに関するものである。
【背景技術】
【０００２】
従来より、モールド樹脂封止型パワー半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、ヒートスプレッダの一面にはんだを介してパワー半導体チップが実装され、ヒートスプレッダの他面が露出するようにヒートスプレッダおよびパワー半導体チップがモールド樹脂で封止された半導体装置が提案されている。
【０００３】
また、半導体装置には、パワー半導体チップに電源用のＰ端子（正極）およびＮ端子（負極）が電気的に接続されており、これら各端子がモールド樹脂から露出するように各端子がそれぞれモールド樹脂に封止されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３７４０１１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図３は、従来の半導体装置３０の平面図である。この図に示されるように、通常、モールド樹脂３１から突き出した電源用のＰ端子３２およびＮ端子３３は、モールド樹脂３１の一側面３４において当該一側面３４の長手方向に並べられている。これらＰ端子３２およびＮ端子３３は、モジュールに内蔵された半導体素子に接続されている。
【０００６】
そして、半導体装置３０がインバータとして用いられる場合、Ｐ端子３２およびＮ端子３３は例えば図示しないコンデンサに接続される。これにより、コンデンサと半導体装置３０とで平面的なループ回路が形成され、図３の矢印３５に示されるように、Ｐ端子３２から半導体装置３０内の回路を経てＮ端子３３にループ状に電流が流れる。このため、半導体装置３０に大きなコイルが形成される。
【０００７】
しかしながら、Ｐ端子３２からＮ端子３３に流れるループ電流の面積に応じてループ回路にインダクタンスが形成されるので、半導体装置３０内の回路に流れる電流の変化に伴ってサージ電圧が発生する可能性がある。このため、このサージ電圧が周囲に対して電磁ノイズとなって影響を与えてしまうという問題がある。
【０００８】
本発明は上記点に鑑み、周囲に対する電磁ノイズの影響を低減することができるパワー半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、一面（１１）および他面（１２）を有する板状であり、一面（１１）に垂直な一側面（１６）から突き出すと共に一側面（１６）の長手方向に並べられた電源用のＰ端子（１３）およびＮ端子（１４）と、一側面（１６）とは異なる側面（１７）から突き出した信号出力用の出力端子（１５）と、を有するモジュール（１０）を備えている。
【００１０】
また、モジュール（１０）の一面（１１）および他面（１２）のうちいずれか一方に設けられると共に、Ｐ端子（１３）およびＮ端子（１４）のうちいずれか一方に接続されたシールド板（２０）を備えている。
【００１１】
そして、Ｐ端子（１３）からモジュール（１０）内を経由してＮ端子（１４）に至る経路がモジュール（１０）の一面（１１）または他面（１２）に投影されたとき、シールド板（２０）は、少なくとも、モジュール（１０）の一面（１１）または他面（１２）のうち当該経路によって囲まれた領域を覆っていることを特徴とする。
【００１２】
これによると、Ｐ端子（１３）からＮ端子（１４）に平面的に流れていた電流がシールド板（２０）にも流れるので、モジュール（１０）内に流れる電流による磁束とシールド板（２０）に流れる電流による磁束とが打ち消し合う。これにより、Ｐ端子（１３）からＮ端子（１４）に達する経路とシールド板（２０）の経路とで構成される全体経路をモジュール（１０）の一面（１１）または他面（１２）に投影したときに当該全体経路によって囲まれた領域の面積（Ｓ２）は、シールド板（２０）が設けられずにＰ端子（１３）からＮ端子（１４）に達する経路をモジュール（１０）の一面（１１）または他面（１２）に投影したときに当該経路によって囲まれた面積（Ｓ１）よりも小さくなるので、全体経路によって形成されるインダクタンスを低減することができる。したがって、全体経路に流れる電流の変化に伴うサージ電圧が小さくなるので、このサージ電圧が電磁ノイズとなって周囲に与える影響を低減することができる。
【００１３】
請求項２に記載の発明では、シールド板（２０）は、モジュール（１０）の一側面（１６）から突出した端子部（２３）を有している。そして、端子部（２３）は、Ｐ端子（１３）およびＮ端子（１４）のうちシールド板（２０）に接続されていない端子に対して対向配置されていることを特徴とする。
【００１４】
これにより、モジュール（１０）の一面（１１）または他面（１２）に垂直な方向でＰ端子（１３）またはＮ端子（１４）とシールド板（２０）の端子部（２３）とが重なるので、Ｐ端子（１３）からＮ端子（１４）に達する経路とシールド板（２０）の経路とで構成される全体経路をモジュール（１０）の一面（１１）または他面（１２）に投影したときに当該全体経路によって囲まれた領域の面積（Ｓ２）を最小にすることができる。これにより、サージ電圧が電磁ノイズとなって周囲に与える影響を低減することができる。
【００１５】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るパワー半導体モジュールの斜視図である。
【図２】Ｐ端子からＮ端子に達する経路で形成されたループ回路をモジュールの一面に投影したときのループ面積を示した図である。
【図３】課題を説明するための図であり、従来の半導体装置の平面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の一実施形態について図を参照して説明する。本実施形態で示されるパワー半導体モジュールは、例えばインバータ装置などの電力変換装置に適用されるものである。
【００１８】
図１は、本発明の一実施形態に係るパワー半導体モジュールの斜視図である。この図に示されるように、パワー半導体モジュールは、モジュール１０と、シールド板２０と、を備えて構成されている。
【００１９】
モジュール１０は、一面１１および他面１２を有する四角形板状のモールドパッケージであり、電源用のＰ端子１３およびＮ端子１４と信号出力用の出力端子１５とを備えている。Ｐ端子１３は正極端子であり、Ｎ端子１４は負極端子である。
【００２０】
また、モジュール１０は、例えば６個の図示しない半導体チップを内蔵している。つまり、モジュール１０はいわゆる６ｉｎ１のモールドパッケージである。各半導体チップにはＩＧＢＴやパワーＭＯＳトランジスタ等の素子が形成されている。そして、２つの素子が直列に接続されたものが３つ並列に接続されて三相交流のインバータ回路が構成されており、直列接続された２つの素子の接続点に出力端子１５がそれぞれ電気的に接続されている。
【００２１】
したがって、Ｐ端子１３はインバータ回路の正極端子であり、Ｎ端子１４はインバータ回路の負極端子である。より具体的には、Ｐ端子１３はインバータ回路を構成する各半導体チップのうち上アームとなる３つの半導体チップのコレクタに接続され、Ｎ端子１４はインバータ回路を構成する各半導体チップのうち下アームとなる３つの半導体チップのエミッタに接続されている。これらＰ端子１３およびＮ端子１４は、モジュール１０の一面１１に垂直な一側面１６から突き出すと共にこの一側面１６の長手方向に並べられている。
【００２２】
一方、出力端子１５はＵ、Ｖ、Ｗの各出力にそれぞれ対応して設けられた端子である。つまり、出力端子１５はモジュール１０に３つ設けられている。３つの出力端子１５はモジュール１０の一側面１６とは異なる側面からそれぞれ突き出ている。本実施形態では、各出力端子１５は、モジュール１０の一側面１６とは反対側の他側面１７から突き出している。
【００２３】
なお、モジュール１０には各半導体チップを駆動するための図示しない端子も設けられており、各半導体チップはこの端子を介して外部から駆動制御されるようになっている。
【００２４】
シールド板２０は、モジュール１０から放射される電磁ノイズを低減する役割を果たすと共に、Ｎ端子１４に接続されることでバスバーとしての役割を果たす板状のものである。本実施形態では、シールド板２０はモジュール１０の一面１１に接着剤等で固定されている。
【００２５】
また、シールド板２０は、平面部２１と第１端子部２２と第２端子部２３とを備えている。このうち、平面部２１はモジュール１０の一面１１に配置された部分である。この平面部２１は、Ｐ端子１３からモジュール１０内を経由してＮ端子１４に至る経路がモジュール１０の一面１１に投影されたとき、少なくとも、モジュール１０の一面１１のうち当該経路によって囲まれた領域を覆っている。本実施形態では、平面部２１はモジュール１０の一面１１とほぼ同じ大きさである。
【００２６】
第１端子部２２および第２端子部２３は、モジュール１０の一側面１６から突出した端子である。そして、第１端子部２２はＮ端子１４と電気的に接続されている。具体的には、Ｎ端子１４の先端がシールド板２０側に折り曲げられて、Ｎ端子１４の先端面が第１端子部２２に例えば溶接により固定されると共に電気的に接続されている。これにより、シールド板２０がＮ端子として機能する。一方、第２端子部２３は、Ｐ端子１３に対して対向配置されている。
【００２７】
これらＰ端子１３および第２端子部２３は、図示しないバスバーに溶接等で接続される。そして、Ｐ端子１３および第２端子部２３はバスバーに接続された図示しないコンデンサに電気的に接続される。以上が、本実施形態に係るパワー半導体モジュールの全体構成である。
【００２８】
次に、シールド板２０の作用および効果について、図２を参照して説明する。図２は、Ｐ端子１３からＮ端子１４に達する経路をモジュール１０の一面１１に投影したときのループ面積Ｓ１、Ｓ２の模式図である。
【００２９】
上述のように、Ｐ端子１３および第２端子部２３には図示しないコンデンサ等が接続されるので、パワー半導体モジュールとコンデンサとでループ回路が形成される。したがって、モジュール１０にシールド板２０が設けられていない場合、モジュール１０の一面１１に投影したときのＰ端子１３からＮ端子１４に至る経路で囲まれた領域のループ面積Ｓ１は、図２（ａ）の斜線部で示される。すなわち、ループ面積Ｓ１はＰ端子１３からＮ端子１４に至る経路で囲まれた領域全体の面積となり、モジュール１０にはこの面積に応じたインダクタンスが発生する。
【００３０】
一方、モジュール１０にシールド板２０が設けられ、Ｎ端子１４がシールド板２０の第１端子部２２に接続された場合、Ｐ端子１３からＮ端子１４を経由して第２端子部２３に達する全体経路で囲まれた領域のループ面積Ｓ２は、図２（ｂ）の斜線部で示される。このように、シールド板２０が設けられたループ面積Ｓ２は、シールド板２０が設けられていないループ面積Ｓ１よりも小さくなる。つまり、ループ面積Ｓ２に応じたインダクタンスが小さくなる。
【００３１】
これは、Ｐ端子１３からＮ端子１４に平面的に流れていた電流がシールド板２０にも流れ、モジュール１０内でＰ端子１３からＮ端子１４側に電流が流れると共にシールド板２０の第１端子部２２から第２端子部２３側にも電流が流れるので、モジュール１０内に流れる電流による磁束とシールド板２０に流れる電流による磁束とが打ち消し合うからである。すなわち、Ｐ端子１３からＮ端子１４に至る経路で形成された平面的なコイルが、シールド板２０が設けられたことにより折りたたまれた状態となり、モジュール１０の一面１１（または他面１２）の面方向で電流成分が打ち消し合うからである。
【００３２】
このように、シールド板２０がバスバーとして機能することで、Ｐ端子１３から第２端子部２３に至る経路で形成されたコイルの面積が小さくなるので、当該経路によって形成されるインダクタンスを低減することができる。
【００３３】
また、本実施形態では、第２端子部２３がＰ端子１３と対向配置されているため、図２（ｂ）に示されるループ面積Ｓ２は実質的にはさらに小さくなると考えられる。つまり、モジュール１０の一面１１に垂直な方向でＰ端子１３とシールド板２０の第２端子部２３とが重なるので、モジュール１０においてＰ端子１３からＮ端子１４を経由してシールド板２０の第２端子部２３に達する経路をモジュール１０の一面１１に投影したときのループ面積Ｓ２を最小にすることができる。このため、第２端子部２３とＰ端子１３とを対向配置することで、当該ループ面積Ｓ２に基づくインダクタンスを最小にすることができる。
【００３４】
以上のように、モジュール１０に形成されるインダクタンスが低減されることで、ループ回路に流れる電流の変化に伴うサージ電圧が小さくなるので、このサージ電圧が電磁ノイズとなって周囲に与える影響を低減することができる。特に、モジュール１０に内蔵された各半導体素子をパルス制御する場合、各半導体素子を高速スイッチングすることになる。しかし、上記のようにインダクタンスが低減されるため、高速スイッチングによる電流の流れを妨げる作用も小さくなるので、高速スイッチング損失を低減することもできる。
【００３５】
以上説明したように、モジュール１０の一面１１にシールド板２０を設け、さらにモジュール１０のＮ端子１４をシールド板２０に接続してシールド板２０をバスバーとして機能させることで、モジュール１０内に発生するインダクタンスを低減でき、ひいては、インダクタンスが原因で発生するサージ電圧の低減および周囲に与える影響を低減することができる。
【００３６】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、第２端子部２３が特許請求の範囲の「端子部」に対応する。
【００３７】
（他の実施形態）
上記一実施形態では、シールド板２０はＮ端子１４に接続されている構成について説明したが、これはシールド板２０とモジュール１０との電気的接続の一例である。したがって、シールド板２０の第２端子部２３はＰ端子１３に接続されていても良い。この場合、シールド板２０がＰ端子として機能する。このように、シールド板２０は、Ｐ端子１３およびＮ端子１４のうちいずれか一方に接続されていれば良い。
【００３８】
また、Ｎ端子１４は折り曲げられてシールド板２０の第１端子部２２に接続されていたが、第１端子部２２が折り曲げられてＮ端子１４に接続されていても良い。
【００３９】
上記一実施形態では、図２（ｂ）に示されるループ面積Ｓ２を最小にするべく、Ｐ端子１３と第２端子部２３とを対向配置させていたが、これは構成の一例であり、Ｐ端子１３と第２端子部２３とが対向配置していない構成でも良い。これは、Ｐ端子１３がシールド板２０に接続されて、Ｎ端子１４と第２端子部２３とが対向配置された場合も同様である。
【００４０】
なお、上記一実施形態に示されたように、モジュール１０の一面１１にシールド板２０を設けた場合、モジュール１０の他面１２に冷却器を設けても良い。
【符号の説明】
【００４１】
１０  モジュール
１１  モジュールの一面
１２  モジュールの他面
１３  Ｐ端子
１４  Ｎ端子
１５  出力端子
１６  モジュールの一側面
１７  モジュールの他側面
２０  シールド板
２２  第１端子部
２３  第２端子部
【図１】
2011238645.tif 000003
【図２】
2011238645.tif 000004
【図３】
2011238645.tif 000005