(57)【要約】【課題】パッケージにより生じる回路特性のバラツキを簡便にかつ正確に予測する。【解決手段】設計されたレイアウトデータと、パッケージに起因してシリコンチップに加わる応力値の分布を示す応力マップデータと、シリコンチップに搭載される各素子について、応力値と素子の特性変動量の関係を示す検量線データとを用いる。レイアウトデータから素子の種類、位置、方向、大きさのうち１つ以上の情報を読み取る。その素子の位置での応力値を応力マップデータから読み取る。その応力値に対するその素子の特性変動量をその素子に対応する検量線データから読み取る。その特性変動量に基づいてその素子の特性を修正してネットリストの作成を行なう。【選択図】図１
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【特許請求の範囲】
【請求項１】
設計されたレイアウトデータと、
パッケージに起因してシリコンチップに加わる応力値の分布を示す応力マップデータと、
前記シリコンチップに搭載される各素子について、応力値と素子の特性変動量の関係を示す検量線データとを用い、
前記レイアウトデータから素子の種類、位置、方向、大きさのうち１つ以上の情報を読み取り、その素子の位置での応力値を前記応力マップデータから読み取り、その応力値に対するその素子の特性変動量をその素子に対応する前記検量線データから読み取り、その特性変動量に基づいてその素子の特性を修正してネットリストを作成するネットリスト作成方法。
【請求項２】
前記レイアウトデータにおける素子を複数の素子に分割し、分割した素子ごとに前記特性変動量を算出する請求項１に記載のネットリスト作成方法。
【請求項３】
前記応力マップデータとして、前記シリコンチップ表面におけるＸ方向の応力マップデータとＹ方向の応力マップデータを用い、
前記特性変動量として、前記Ｘ方向応力マップデータから得られる前記特性変動量と前記Ｙ方向応力マップデータから得られる前記特性変動量を合算したものを用いる請求項１又は２に記載のネットリスト作成方法。
【請求項４】
前記シリコンチップに替えて、シリコン以外の材料からなる半導体チップを用いる請求項１から３のいずれか一項に記載のネットリスト作成方法。
【請求項５】
請求項１から４のいずれか一項に記載のネットリスト作成方法によって作成されたネットリストを用いて回路シミュレーション処理を行なう回路シミュレーション方法。
【請求項６】
請求項５に記載の回路シミュレーション方法によって所望の回路特性が得られたかを確認し、所望の回路特性が得られなかったときは所望の回路特性が得られるまで前記ネットリストの修正及び回路シミュレーション処理を繰り返し行ない、
最初の回路シミュレーション処理で所望の回路特性が得られたときは前記レイアウトデータを修正せずにレティクル作成用レイアウトデータとし、
２回目以降の回路シミュレーション処理で所望の回路特性が得られたときは、最初の回路シミュレーション処理から所望の回路特性が得られたときの回路シミュレーション処理までの間に行なわれた前記ネットリストの修正を考慮して、前記レイアウトデータを修正してレティクル作成用レイアウトデータを作成することを含む半導体集積回路装置の設計方法。
【請求項７】
請求項６に記載の半導体集積回路装置の設計方法で得られた前記レティクル作成用レイアウトデータに基づいて作成されたレティクルを用いた写真製版工程を含んで、前記応力マップデータを得るのに用いられた前記半導体チップ及び前記パッケージと同一構造の半導体チップ及びパッケージをもつ半導体集積回路装置を作成する半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の設計に用いられるネットリスト作成方法及び回路シミュレーション方法、並びにそれらを用いた半導体集積回路装置の設計方法及び半導体集積回路装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラに代表される携帯電子機器の普及は目覚しいものがあり、それに使われるＩＣ（Integrated Circuit）にはこれまで以上の高精度化・小型化が要求されている。特に精度への要求は極めて厳しく、バラツキ１％保証から０.５％保証、或いはそれ以下の精度が求められる市場分野もできつつある。ここで言うバラツキとは、ＩＣが設計図どおりに寸分の狂いも無くでき上がった時の性能と、実際に製造された現物のＩＣの性能とのズレを指す。
【０００３】
このバラツキにはさまざまな種類や分類があるので一概にまとめることは難しいが、ここではバラツキがＩＣの製造工程のどの部分で作り込まれたか、すなわち、何が原因となってそのバラツキが発生したか、という観点で考えると、以下の２つに分けることができる。
【０００４】
第１のバラツキは、シリコンウエハの加工段階で生じるバラツキである。すなわち、シリコンウエハを加工してそこに目的の素子を構築する際に、設計値からごくわずかではあるが寸法や不純物濃度にズレが生じる。この加工上のズレを原因とするバラツキは正規分布に従う場合が多い。
【０００５】
第２のバラツキは、完成したシリコンウエハを切断及び個片化してパッケージと呼ばれる容器に収納する際に生じるバラツキである。これはＩＣが１枚のウエハの状態から個々のチップの状態へとその形態が変わったことで生じるバラツキである。
【０００６】
第１のバラツキは加工上のズレが原因なので製造装置の性能を上げることで改善できる。つまり製造装置の性能を上げることで前述の正規分布の幅を縮めることが可能であり、実際の製造装置分野ではこれまでこの改善が常に行なわれてきた。また、第１のバラツキに対しては、高い精度が必要な回路部分には加工上のズレが問題にならない程度の大きめのサイズを積極的に使う、といった回路設計的な手法でも対策が可能である。
【０００７】
第２のバラツキは、ウエハから切り出されたチップがパッケージに収納される際に、チップに機械的応力が加わることが原因で発生する。機械的応力（以下では単に応力と記す）がシリコンチップに加わると、シリコンチップに歪みが生じ、その歪みにより素子の電気特性が変動し、その結果がＩＣの回路特性のバラツキとなる。このパッケージに起因するバラツキに対しては、シリコンチップ上の場所ごとのバラツキ分布をあらかじめテーブル化しておいて、レイアウトパターンの解析により該当するバラツキ分布モデルを選択して、回路の特性解析を行なう手法が既に知られている（例えば特許文献１を参照。）。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１に開示された方法（従来方法）では以下で説明する問題がある。この従来方法はシリコンチップ上の場所ごとのバラツキ分布をあらかじめテーブル化しておくことに特徴がある。すなわち、対象とする素子が例えば４つあるとすると、その４つの素子に対して、それぞれのバラツキ分布を示す４つのテーブルを前もって準備する必要がある。当然ながら対象とする素子が増えれば増えるほど、あらかじめ準備しなければならないテーブル数も増えていく。
また、特許文献１では、１つのチップ表面を複数の単位エリアに分割する例が説明されているが、当然ながらこの単位エリアごとにバラツキ分布を示すテーブルが必要となる。
【０００９】
例えば、一般的なＩＣに搭載されている素子種類を４つ（Ｎｃｈ−ＭＯＳＦＥＴ，Ｐｃｈ−ＭＯＳＦＥＴ，抵抗Ｒ、容量Ｃ）とし、１つのチップ表面を１００個の単位エリアに分割したと仮定すると、必要なバラツキ分布テーブルの個数は、１００×４＝４００個となる。すなわち４００個のバラツキ分布テーブルをあらかじめ準備するための時間と労力が必要となる。
【００１０】
さらに、この従来方法は、バラツキをより正確に反映させようとすればするほど、単位エリアの大きさを細分化することが必要になるので、その結果、単位エリアの個数が増えていき、時間と労力の更なる増大につながる。しかも、たとえどんなに単位エリアを細分化したとしても、１つの単位エリアの中では同じバラツキ分布テーブルが用いられるので、そもそもの課題である素子の位置に対応したバラツキを予測する、という課題は依然として解決できない。
【００１１】
一方で、携帯電子機器の新製品展開は年々サイクル時間が短くなってきているので、それに用いられるＩＣ開発にも短工期化が求められている。つまり、バラツキを改善した高精度なＩＣを短期間に完成させることが要求されているので、上記従来方法のような多大な時間と工数がかかる手法では工期の面でも到底対応できない。
以上のように、上記従来方法には、シリコンチップ上の場所ごとのバラツキ分布をあらかじめテーブル化するために多大な時間と工数がかかることと、素子の位置に対応したバラツキを正確に予測することができない、という問題があった。
【００１２】
また、回路全体の電気的な状態は最終的にはネットリストという記述形式で表現される。ネットリストは電子回路における素子情報と素子間の接続情報を記述したものである。ネットリストを用いることで素子の結線情報を反映した回路全体の特性、すなわち、回路の出力信号が計算できる。ネットリストは例えば市販ツールである「ＸＲＣ」などを用いることでレイアウトデータから作成できる。
【００１３】
本発明は、パッケージにより生じる回路特性のバラツキを簡便にかつ正確に予測することができるネットリスト作成方法及び回路シミュレーション方法、並びにそれらを用いた半導体集積回路装置の設計方法及び半導体集積回路装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明にかかるネットリスト作成方法は、設計されたレイアウトデータと、パッケージに起因してシリコンチップに加わる応力値の分布を示す応力マップデータと、上記シリコンチップに搭載される各素子について、応力値と素子の特性変動量の関係を示す検量線データとを用い、上記レイアウトデータから素子の種類、位置、方向、大きさのうち１つ以上の情報を読み取り、その素子の位置での応力値を上記応力マップデータから読み取り、その応力値に対するその素子の特性変動量をその素子に対応する上記検量線データから読み取り、その特性変動量に基づいてその素子の特性を修正してネットリストを作成する。
ここで、素子の種類とは、素子の機能の種類を意味する。素子の位置とは、素子がシリコンチップ上で配置される位置を意味する。素子の方向とは、素子で流れる電流の方向を意味する。素子の大きさとは、その素子の電気特性を確定する部分の寸法を指し、例えばトランジスタであればチャネル幅の寸法及びチャネル長の寸法を、抵抗体であれば抵抗体の長さ及び幅を意味する。
【００１５】
本発明のネットリスト作成方法において、上記レイアウトデータにおける素子を複数の素子に分割し、分割した素子ごとに上記特性変動量を算出するようにしてもよい。
【００１６】
また、上記応力マップデータとして、上記シリコンチップ表面におけるＸ方向の応力マップデータとＹ方向の応力マップデータを用い、上記特性変動量として、上記Ｘ方向応力マップデータから得られる上記特性変動量と上記Ｙ方向応力マップデータから得られる上記特性変動量を合算したものを用いるようにしてもよい。
【００１７】
また、上記シリコンチップは、シリコン以外の材料からなる半導体チップであってもよい。すなわち、応力マップデータを得るための被応力測定対象は、シリコン以外の材料からなる半導体チップがパッケージングされた半導体集積回路装置であってもよい。シリコン以外の半導体としては、例えばＳｉＣ（シリコンカーバイド）やＧａＮ（窒化ガリウム）を挙げることができる。
【００１８】
本発明にかかる回路シミュレーション方法は、本発明のネットリスト作成方法によって作成されたネットリストを用いて回路シミュレーション処理を行なう。
【００１９】
本発明にかかる半導体集積回路装置の設計方法は、本発明の回路シミュレーション方法によって所望の回路特性が得られたかを確認し、所望の回路特性が得られなかったときは所望の回路特性が得られるまで上記ネットリストの修正及び回路シミュレーション処理を繰り返し行ない、最初の回路シミュレーション処理で所望の回路特性が得られたときは上記レイアウトデータを修正せずにレティクル作成用レイアウトデータとし、２回目以降の回路シミュレーション処理で所望の回路特性が得られたときは、最初の回路シミュレーション処理から所望の回路特性が得られたときの回路シミュレーション処理までの間に行なわれた上記ネットリストの修正を考慮して、上記レイアウトデータを修正してレティクル作成用レイアウトデータを作成することを含む。
本発明の半導体集積回路装置の設計方法は、本発明の回路シミュレーション方法及び本発明のネットリスト作成方法を用いる。上述のように、本発明の回路シミュレーション方法は、本発明のネットリスト作成方法によって作成されたネットリストを用いて回路シミュレーション処理を行なう。また、本発明のネットリスト作成方法によって作成されたネットリストは、レイアウトデータから抽出されたネットリストに対してパッケージ応力を考慮した修正を含んでいる。
本発明の半導体集積回路装置の設計方法は、レイアウトデータを修正してレティクル作成用レイアウトデータを作成する場合、本発明のネットリスト作成方法によってパッケージ応力を考慮して行なわれたネットリストの修正を反映させない点に留意すべきである。すなわち、本発明の半導体集積回路装置の設計方法は、最初の回路シミュレーション処理から所望の回路特性が得られたときの回路シミュレーション処理までの間に行なわれたネットリストの修正のみを考慮して、レイアウトデータを修正する。
【００２０】
本発明にかかる半導体集積回路装置の製造方法は、本発明の半導体集積回路装置の設計方法で得られた上記レティクル作成用レイアウトデータに基づいて作成されたレティクルを用いた写真製版工程を含んで、上記応力マップデータを得るのに用いられた上記半導体チップ及び上記パッケージと同一構造の半導体チップ及びパッケージをもつ半導体集積回路装置を作成する。
ここで、シリコンは半導体なので、半導体チップにはシリコンチップも含まれる。また、同一構造とは、材料、形状及び寸法が同一であることを意味する。なお、応力マップデータを得るのに用いられた半導体チップと同一構造の半導体チップには、応力マップデータを得るのに用いられた半導体チップ上に作成された応力測定用の素子や配線など、パッケージ応力を測定することだけを目的として半導体チップ上に形成された構造は含まれない。
【発明の効果】
【００２１】
本発明のネットリスト作成方法は、設計されたレイアウトデータと、パッケージに起因してシリコンチップに加わる応力値の分布を示す応力マップデータと、上記シリコンチップに搭載される各素子について、応力値と素子の特性変動量の関係を示す検量線データとを用い、上記レイアウトデータから素子の種類、位置、方向、大きさのうち１つ以上の情報を読み取り、その素子の位置での応力値を上記応力マップデータから読み取り、その応力値に対するその素子の特性変動量をその素子に対応する上記検量線データから読み取り、その特性変動量に基づいてその素子の特性を修正してネットリストを作成するようにしたので、特許文献１のようにはシリコンチップ上の場所ごとのバラツキ分布をあらかじめ準備することなく、パッケージにより生じる回路特性のバラツキを簡便にかつ正確に予測することができる。
【００２２】
さらに、本発明のネットリスト作成方法は、上記レイアウトデータにおける素子を複数の素子に分割し、分割した素子ごとに上記特性変動量を算出するようにすれば、パッケージに起因する応力が１つの素子内で分布をもっているときに、その１つの素子に対して１つの特性変動量を求める場合に比べて、より正確にその素子の特性変動量を求めることができる。
【００２３】
また、本発明のネットリスト作成方法は、上記応力マップデータとして、上記シリコンチップ表面におけるＸ方向の応力マップデータとＹ方向の応力マップデータを用い、上記特性変動量として、上記Ｘ方向応力マップデータから得られる上記特性変動量と上記Ｙ方向応力マップデータから得られる上記特性変動量を合算したものを用いるようにすれば、１つの応力マップデータを用いる場合に比べて、より正確に素子の特性変動量を求めることができる。
【００２４】
また、本発明のネットリスト作成方法が、シリコンチップに替えて、シリコン以外の材料からなる半導体チップを用いる場合であっても、シリコンチップを用いる場合と同様に、本発明のネットリスト作成方法の作用及び効果が得られる。
【００２５】
本発明の回路シミュレーション方法では、本発明のネットリスト作成方法によって作成されたネットリストを用いて回路シミュレーション処理を行なうようにしたので、パッケージング後の半導体集積回路装置について、回路特性を正確に予測できる。
【００２６】
本発明の半導体集積回路装置の設計方法は、本発明の回路シミュレーション方法によって所望の回路特性が得られたかを確認し、所望の回路特性が得られなかったときは所望の回路特性が得られるまでネットリストの修正及び回路シミュレーション処理を繰り返し行な、最初の回路シミュレーション処理で所望の回路特性が得られたときはレイアウトデータを修正せずにレティクル作成用レイアウトデータとし、２回目以降の回路シミュレーション処理で所望の回路特性が得られたときは、最初の回路シミュレーション処理から所望の回路特性が得られたときの回路シミュレーション処理までの間に行なわれたネットリストの修正を考慮して、レイアウトデータを修正してレティクル作成用レイアウトデータを作成することを含むようにしたので、パッケージに起因してシリコンチップに加わる応力による素子の特性変動を考慮した精度の高いレティクル作成用レイアウトデータの作成ができる。
【００２７】
本発明の半導体集積回路装置の製造方法は、本発明の半導体集積回路装置の設計方法で得られたレティクル作成用レイアウトデータに基づいて作成されたレティクルを用いた写真製版工程を含んで、応力マップデータを得るのに用いられた半導体チップ及びパッケージと同一構造の半導体チップ及びパッケージをもつ半導体集積回路装置を作成するようにしたので、作成された半導体集積回路装置について、パッケージに起因して半導体チップに加わる応力による素子の特性変動を考慮した精度の高い回路特性を得ることができる。特に、アナログ回路を搭載した半導体集積回路装置の作成に本発明の半導体集積回路装置の製造方法を適用すれば、アナログ回路特性がより高精度なものとなる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施例を説明するためのブロック図である。
【図２】応力マップの一例を表す図である。
【図３】予め大きさが既知の応力を素子に印加する評価冶具の一例を示す概略図である。
【図４】応力値（横軸）と素子の特性変動量（縦軸）の関係を示す検量線データの一例を示す図である。
【図５】レイアウト上でのある素子の位置と、その素子の位置に対応する応力マップの位置を示す図である。
【図６】ある素子について、検量線データから、ある応力値に対する素子の特性変動量を読み取る手順を説明するための図である。
【図７】応力マップの作成に用いられるシリコンチップに配置されたセンサーの配列を示す平面図である。
【図８】図７のシリコンチップを用いて得られた応力マップの一例を示す図である。
【図９】本発明の他の実施例を説明するための図である。
【図１０】素子の座標位置の一例を説明するための図である。
【図１１】１つ素子を分割する態様を説明するための図である。
【図１２】折れ曲がった素子を分割する態様を説明するための図である。
【図１３】応力の印加方向とテスト素子の配置方向を説明するための図である。
【図１４】シリコン抵抗体Ａ，Ｂについて得られた４種類の典型的な検量線データを示す図である。
【図１５】テストチップの作製に用いるウエハの結晶軸と座標系を示す図である。
【図１６】応力成分σｘ、σｙの応力マップをそれぞれ示す図である。
【図１７】検量線データの一例であり、ＭＯＳトランジスタのドレイン電流の検量線データを示す図である。
【図１８】ターゲット素子の特性変化マップを示す図である。（Ａ）は電流がＹ方向に流れる場合の特性変化マップ、（Ｂ）は電流がＸ方向に流れる場合の特性変化マップを示す。
【図１９】半導体集積回路装置の設計方法の一実施例及び半導体集積回路装置の製造方法の一実施例を説明するためのフローチャートである。
【発明を実施するための形態】
【００２９】
図１は、本発明の一実施例を説明するためのブロック図である。
この実施例は、（１）パッケージに起因してシリコンチップに加わる応力値と、（２）応力に対する素子の挙動の２つの情報を元にしてパッケージに起因するバラツキを予測する。
【００３０】
（１）シリコンチップに加わる応力値の特定（「応力マップ」の作成）
パッケージによりシリコンチップに加わる応力の特定方法は例えば特許文献２，３や非特許文献１に開示されている。ここでは図２のような応力値の分布が得られたとして説明を行なう。図２はシリコンチップ表面の応力値の分布の一例を表す図である。シリコンチップ２１の表面はデバイス形成面であるので、図２はデバイス形成面を上方から見た時の応力の発生状態を表わしている。このようにシリコンチップ表面の応力値を視覚化したものを「応力マップ」と呼ぶ。応力マップを用いることでシリコンチップ表面の任意の場所の応力を特定することができる。得られた応力マップデータを図１の応力マップデータベース１に収納する。
【００３１】
（２）応力に対する素子の挙動の特定（「検量線データ」の作成）
応力に対する素子の挙動を特定するためには、予め大きさが既知の応力を素子に印加する評価冶具が必要である。このような評価冶具として例えば「カンチレバー」が挙げられる。カンチレバーの概略図を図３に示す。評価対象のテスト素子３１、例えばトランジスタが作製されたシリコンウエハを短冊状サンプル３２に切り出し、その短冊状サンプル３２の一端を固定した状態で他端を押し込む、又は引き上げることで素子３２に引張応力や圧縮応力を印加することができる。素子３２に加わる応力値は、短冊状サンプル３２の寸法や、ロードセル３３により押し込む力の大きさ、引き上げる力の大きさ、又は、押し込む変位量、引き上げる変位量などから算出できる。また、テスト素子３１の電気特性は、電流及び電圧供給源３４によって検出される電流変化量から算出できる。これについては例えば非特許文献２に述べられている。この手法を用いれば、例えばＮｃｈトランジスタのドレイン電流値に関して、その応力依存性が図４のように特定できる。図４は、応力値と素子の特性変動量の関係を示す検量線データの一例を示す図である。図４のような、応力と素子特性の関係を表わしたデータを「検量線データ」と呼ぶ。シリコンチップに搭載される素子ごとに検量線データを得て、それらの検量線データを図１の検量線データベース２に収納する。
【００３２】
上記で得られた応力マップ及び検量線データ、ならびにレイアウトデータベース３に収納されたレイアウトデータを用いて、パッケージによる応力によって生じる素子の特性変動量を求める。
図５は、レイアウト上でのある素子の位置と、その素子の位置に対応する応力マップの位置を示す図である。素子５１の位置をレイアウトデータベース３から読み取り、素子５１の位置に対応する応力値を応力マップデータベース１から読み取る。図５の例だと、素子５１の位置に対応した応力値は例えば４２.７ＭＰａ（メガパスカル）とわかる。
素子５１について応力値が４２.７ＭＰａのときの特性変動量を素子５１に対応する検量線データベース２から読み取る。例えば、図６に示すように、応力値（横軸）が４２.７ＭＰａのときのドレイン電流の変化量（縦軸）は−２.５６％とわかる。すなわち、図５で示す素子５１は、パッケージに起因する応力によってそのドレイン電流が−２.５６％変動する、すなわち電流値が元の大きさから２.５６％だけ減少するということである。
【００３３】
レイアウトデータベース３に収納されたレイアウトデータから素子の種類、位置、方向、大きさのうち１つ以上の情報、好ましくはこれらの全ての情報を読み取って、ネットリストを抽出する。レイアウトデータに配置された素子のうち修正を必要とする素子、又はすべての素子について、応力マップと検量線データを使ってネットリスト上で特性を修正する。修正後のネットリストを修正後ネットリストデータベース４に収納する。修正後ネットリストに基づいてレイアウトデータを修正し、修正後のレイアウトデータを修正後レイアウトデータベース５に収納する。
以上のように、本発明を用いることで、素子の位置に対応した特性変動量を正確にかつ簡便に計算することが可能であることがわかった。もちろん、特許文献１に開示された従来方法のように予めバラツキ分布テーブルを準備することも、チップ上を単位エリアに分割することも、本発明では不要であることは言うまでもない。
【００３４】
応力マップの作成例について、より具体的に説明する。
図７及び図８を参照して、応力マップ作成の具体例を説明する。図７はシリコンチップに配置した応力を検知するセンサーの配列を示す平面図である。図８は応力マップの一例を示す図である。
図７は、チップサイズ０.８ｍｍ×１.２ｍｍのシリコンチップ７１の表面に合計４５個の応力を検知するセンサー、例えばピエゾセンサー７２を配置した例である。シリコンチップ７１にはピエゾセンサー７２の電位をとるためのボンディングパッド７３も設けられている。シリコンチップ７１の結晶面方位は製品用のシリコンチップと同じである。
【００３５】
例えば非特許文献１に記載された方法でピエゾセンサー７２を計測することにより、シリコンチップ上の４５箇所の応力が特定される。そのままではシリコンチップ７１上の４５箇所の離散的なデータにすぎないので、ピエゾセンサー７２が配置されていない位置の応力は依然として不明なままである。
この離散的なデータをもとに作成した応力マップが図８である。このマップ作成には例えば市販のマップ作成ツールが利用される。図８は、シリコンチップ表面の応力の大きさをチップ全域で視覚化しているので、チップ上での任意の場所の応力を特定できる。つまり、ピエゾセンサーの置いていない位置であっても応力が特定される。
【００３６】
なお、図７では外部との信号をやり取りする端子であるボンディングパッド７３が４個しか設けられていないので、単純な配線引き回しでは４５個のセンサーの応力を一度に採取することはできない。このようにボンディングパッドの個数の限られたシリコンチップについて複数箇所の応力を測定する手法としては、特許文献３に開示された方法が用いられる。
このように、応力を検出するためのセンサーをシリコンチップ表面に多数個配置して得られた離散的な情報から連続的な情報へ変換することにより、応力マップの作成ができる。
【００３７】
図９を参照して、シリコンチップに４つの素子が搭載される場合の実施例について説明する。
図９は、本発明の他の実施例を説明するための図である。
シリコンチップ９１に搭載される素子が４つの素子Ａ，Ｂ，Ｃ，Ｄであるとする。素子Ａ，Ｂは抵抗体、素子Ｃ，Ｄはトランジスタである。素子Ａ，Ｂ，Ｃ，Ｄはシリコンチップ９１表面での座標位置が異なっている。抵抗素子Ａ，Ｂは電流の流れる方向（配置方向）が異なっている。トランジスタ素子Ｃ，Ｄは電流の流れる方向（配置方向）が異なっている。また、図示していない外部端子（ボンディングパッド）及び配線は、素子Ａ，Ｂ，Ｃ，Ｄの少なくとも１つの素子と接続されている。
【００３８】
シリコンチップ９１をパッケージに組み立てた時、シリコンチップ９１に加わる応力でそれぞれの素子Ａ，Ｂ，Ｃ，Ｄの電気特性が変動し、結果としてその合算である出力信号が設計値からずれてくる。そのズレ、すなわちバラツキを求める方法は以下のとおりである。
【００３９】
まず、上述のカンチレバー方法を用いて応力に対する素子の挙動、すなわち「検量線データ」を作成する。検量線データは素子Ａ，Ｂ，Ｃ，Ｄごとに作成される。応力に対する素子の挙動は、素子のサイズや電流の流れる方向によって異なるので、それを考慮して測定を行なう。測定の結果、検量線データＳＡ，ＳＢ，ＳＣ，ＳＤが得られたとする。
【００４０】
次に対象とするシリコンチップ９１と同じチップサイズに対する応力マップ９２を作成する。応力マップの作成例は上述のとおりである。応力マップ９２を参照することで素子Ａ，Ｂ，Ｃ，Ｄの位置に対応した応力値が特定できる。
素子Ａ，Ｂ，Ｃ，Ｄに加わる応力値が特定できれば、その応力値の時の特性変動量が検量線データＳＡ，ＳＢ，ＳＣ，ＳＤから特定できる。特定の方法は図１〜図６を参照して説明したとおりである。素子Ａ，Ｂ，Ｃ，Ｄの全てに対してそれぞれ対応する応力値の時の特性変動量を特定する。
ここで、応力マップ９２は１つしかないが、検量線データは複数あることを再確認しておく。すなわち、素子の種類、サイズ、配置方向（電流の流れる方向）などに応じた複数の検量線データが準備される。
【００４１】
素子Ａ，Ｂ，Ｃ，Ｄについて、得られた特性変動量に基づいて素子の特性を修正してネットリストを作成することで、パッケージ応力によって生じた特性変動後の回路全体の電気的な状態を表現できる。
【００４２】
ネットリストの中の情報、具体的には抵抗値や電流値の数値を特性変動後の大きさに修正することで変動量が表現できる。これはそれぞれの抵抗値を変動後の抵抗値の大きさそのもので記述してもいいし、もとの大きさの何倍に変調されるか、という変化比率で表現してもよい。電流値に対しても同様で変動後の電流値の大きさそのものを記述してもいいし、もとの大きさの何倍に変調されるか、という変化比率で表現してもよい。また電流値と相関関係にある別のパラメータ、例えば移動度というパラメータを用いてもよい。特性変動後の状態にネットリストを書き換えた後で、それを用いて回路シミュレーション処理を行なうことで回路の特性変動が予測できる。すなわち、出力信号の変動が予測できる。
【００４３】
パッケージ応力に起因する特性変動に基づく素子特性の修正は、図１を参照して説明したように、修正前のレイアウトデータに基づいてネットリストを作成した後にそのネットリスト上で行なう。
【００４４】
上記実施例では、シリコンチップに搭載される素子として抵抗体やトランジスタを用いて説明したが、いずれも平面的に広がりのある大きさを持っているので素子の位置がどこを指すのか、すなわち座標の定義が必要である。素子の座標は、例えば素子の「重心」により表されることができる。図１０に示すように、抵抗素子１０１の重心は抵抗値を確定する領域（コンタクト間の領域）の重心座標（黒丸印参照）とし、トランジスタ素子１０２の重心はチャネル領域の重心座標（黒丸印参照）とした。矩形の領域の四隅（白丸印参照）の座標（ｘ１，ｙ１）、（ｘ２，ｙ２）、（ｘ３，ｙ３）、（ｘ４，ｙ４）を用いて、重心のｘ座標は（ｘ１＋ｘ２＋ｘ３＋ｘ４）／４により求められ、重心のｙ座標は（ｙ１＋ｙ２＋ｙ３＋ｙ４）／４により求められる。なお、素子の位置は必ずしも上記重心によって表されるものではなく、素子の位置の定義はどのようなものであってもよい。
【００４５】
また、図１１（Ａ）に示すように、素子の大きさがチップサイズの大きさに対して無視できないほど大きい場合は、１つの素子の中で応力の値が異なることから上記の手法では正確な特性変動が予測できないことがある。この場合は、図１１（Ｂ）に示すように、素子をいくつかの領域に分割し、それぞれの領域の重心座標（黒丸印参照）を用いることで正確な特性変動予測が可能となる。図１１（Ｂ）では４つに分割した例を示した。すなわち、もともとの素子図１１（Ａ）はチャネル幅Ｗ０の１つのトランジスタであったものを、図１１（Ｂ）のようにチャネル幅がＷ０／４（Ｗ０の１／４）の４つのトランジスタの並列状態と見なすわけである。分割後の４つのトランジスタについてそれぞれの重心座標を用いて特性変動を予測し、回路シミュレーション処理も４つに並列分割された状態で実施することで正確な特性変動が予測できる。なお、図１１（Ｂ）ではトランジスタをチャネル幅方向に分割しているが、チャネル長方向に分割する場合も同様である。また、他の素子についても、同様に分割できるのは言うまでもない。
【００４６】
また、素子の平面形状が折れ曲がっている場合、素子を複数の四角形に分割することで同様の対応が可能となる。例えば折れ曲がったゲートを持つトランジスタの場合は、チャネル領域を連続的に接する複数個の４角形に分割し、それぞれの４角形領域で重心を求めることで特性変動の正確な予測が可能となる。折れ曲がった抵抗体の場合も同様である。
例えば図１２に示すように、折れ曲がったゲート１２１を持つトランジスタの場合、チャネル領域（ゲート１２１下の領域）をチャネル領域１２２ａ〜１２２ｅに分割する。各チャネル領域１２２ａ〜１２２ｅについて重心座標（黒丸印参照）を求める。なお、チャネル領域１２２ｂ，１２２ｄで電流が流れる方向（矢印参照）はＸ軸及びＹ軸に対して角度をもっているので、この電流が流れる方向及びトランジスタサイズに対応する検量線データを準備しておく方がよい。
【００４７】
上記の実施例では、１つのシリコンチップに対する応力マップは１つである。その応力マップはシリコンチップ表面上での１つの方向、例えばＸ方向に生ずる応力に基づくものである。しかし、シリコンチップ表面でのパッケージに起因する応力はＸ方向以外の方向にも応力が生じる。そこで、パッケージに起因する応力による素子の特性変動をより正確に得るには、シリコンチップ表面での複数方向について、パッケージに起因する応力を抽出することが好ましい。その実施例について以下に説明する。
【００４８】
まず、パッケージング工程に伴うＩＣチップ表面応力の抽出方法について説明する。
（Ａ）検量線データの準備
図３に示したカンチレバーシステムを用いてテスト素子３１の応力感度特性を測定する。この応力感度特性を検量線データと呼ぶ。テスト素子３１はＸ方向応力（σｘ）とＹ方向応力（σｙ）を分離抽出するために感度の異なる２つのピエゾ素子を用意する。ここでは２つのピエゾ素子の例をシリコン抵抗体Ａとシリコン抵抗体Ｂとする。
さらに、図１３に示すように、１軸性応力の印加方向とテスト素子３１に流れる電流の方向が平行な場合と直交する場合のデータを得るために、シリコン抵抗体Ａとシリコン抵抗体Ｂについてそれぞれ２種類の短冊状サンプル３２（角度＝０°と角度＝９０°）を準備する。
図１４は、得られた４種類の典型的な検量線データを示す。図１４で、横軸は応力（任意単位）、縦軸は抵抗値変化量（任意単位）を示す。
【００４９】
（Ｂ）パッケージング工程に伴うテスト素子抵抗値変化量の測定
（Ａ）で用いたテスト素子３１と同じピエゾ素子をチップ面内に複数個配置したテストチップを準備する（図７参照）。すなわち、（Ａ）で用いたものと同じシリコン抵抗体Ａを配列したテストチップと、（Ａ）で用いたものと同じシリコン抵抗体Ｂを配列したテストチップを作製し、それぞれパッケージング工程の前後でその抵抗値を測定することでパッケージング工程に伴う抵抗値変化量ΔＲを測定する。このとき、抵抗体の方向（電流が流れる方向）は、図７中に示す座標系でのＹ方向に配置する。
【００５０】
（Ｃ）ピエゾ方程式の準備
ピエゾ抵抗変化を記述する基本方程式を準備する。方程式は（１００）面を用いるＳｉウエハの場合、図１５に示す座標系に対して式（１）で表わされる。
【００５１】
【数１】
2011170845.tif 000003
【００５２】
σｘ、σｙ、σｚはそれぞれＸ方向、Ｙ方向、Ｚ方向の応力、πｉｉはＳｉ単結晶におけるピエゾ係数である。ここで対象とする構造体は一般的なモールドパッケージであることから、ＩＣチップに加わる応力場はチップ表面に平行な二次元応力場で表現できる。すなわち、チップ表面に垂直な応力成分σｚをゼロ近似することで、式（１）は式（２）、（３）に変形できる。式（２）はテスト素子がシリコン抵抗体Ａの場合、式（３）はテスト素子がシリコン抵抗体Ｂの場合を表わしている。
【００５３】
【数２】
2011170845.tif 000004
【００５４】
【数３】
2011170845.tif 000005
【００５５】
ここで各式（２），（３）中の定数項（かっこ）に着目する。この定数項は別の評価からπｉｉを独立に抽出することもできるが、ここでは上記（Ａ）の検量線データから定数項（かっこ）全体として抽出する。すなわち、この定数項（かっこ）は検量線データの傾きに相当する。つまり、ＤＵＴの電流方向を考慮して、式（４）が得られる。
【００５６】
【数４】
2011170845.tif 000006
【００５７】
（Ｄ）応力の計算
以上の準備を経て応力が計算できる。すなわち上記（Ｃ）で準備した式（２），（３）に、上記（Ａ）で抽出した定数項（＝式（４））と上記（Ｂ）で測定したΔＲを代入することで、応力成分σｘ、σｙが代数学的に算出できる。その結果を表１に示す。
【００５８】
【表１】
2011170845.tif 000007
【００５９】
算出された応力成分σｘ、σｙを輪郭線（Ｃｏｎｔｏｕｒ）プロット表示した応力マップを図１６に示す。図１６中の数字は応力値を示し、単位はＭｐａである。応力値のマイナス符号は圧縮力を示す。
【００６０】
次に、ＩＣチップ表面応力を用いた各素子の特性値変動の予測方法について説明する。
（Ｅ）各素子の検量線データの準備
応力による素子の特性値変動を予測するためには、その素子の応力感度特性、すなわち検量線データが必要である。上記（Ａ）で説明した方法でターゲットとする素子の検量線データを測定する。一例として、ＭＯＳトランジスタのドレイン電流の検量線データを図１７に示す。図１７で、横軸は応力（任意単位）、縦軸はドレイン電流変化量（任意単位）を示す。当然ながら、回路レベルでの特性変動を計算するためには、その回路を構成する全ての素子に対して検量線データを準備する。さらに対象とする検量線データはここではドレイン電流で説明しているが、必要であれば、しきい値電圧（Ｖｔｈ）や基板バイアス定数（γ）などについても準備する。
【００６１】
（Ｆ）応力による特性値変動量の算出
図１６に示した応力マップと図１７に示した検量線データを用いてその素子の応力起因変動を計算する。計算式はＸ方向応力、Ｙ方向応力が独立に作用した時の加算として表現される。ここで、対象とする素子の電流の方向に注意が必要である。電流の方向が図１６に示す座標系でＹ方向であった場合、σｘと電流は直交、σｙと電流は平行の関係になるので電流値の変化量としては、
電流変化量＝（角度＝９０°の検量線データの傾き）×σｘ＋（角度＝０°の検量線データの傾き）×σｙ
となる。
同様に、電流の方向が図１６に示す座標系でＸ方向であった場合、σｘと電流は平行、σｙと電流は直交の関係になるので、
電流変化量＝（角度＝０°の検量線データの傾き）×σｘ＋（角度＝９０°の検量線データの傾き）×σｙ
となる。
【００６２】
先に示したＭＯＳトランジスタについて、２通りの異なる電流の向きに対して計算した結果を図１８に示す。図１８（Ａ）は電流がＹ方向に流れる場合、図１８（Ｂ）は電流がＸ方向に流れる場合を示す。図１８（Ａ），（Ｂ）中に示す数字は電流変化量（％）を示す。
図１８に示した特性変動マップを回路で使われている全ての素子に対して準備すれば、回路全体の特性変動が予測可能となる。
【００６３】
次に、半導体集積回路装置の設計方法の実施例及び半導体集積回路装置の製造方法の実施例について説明する。
図１９は、半導体集積回路装置の設計方法の一実施例及び半導体集積回路装置の製造方法の一実施例を説明するためのフローチャートである。
【００６４】
ステップＳ１：本発明のネットリスト作成方法により作成された修正後ネットリスト（例えば図１の修正後ネットリストデータベース４を参照。）を読み込む。
ステップＳ２：修正後ネットリストを用いて回路シミュレーション処理を行なう。
ステップＳ３：回路シミュレーション処理Ｓ２によって所望の回路特性が得られたかを確認する。
【００６５】
ステップＳ４：ステップＳ３で所望の回路特性が得られなかったとき（Ｎｏ）、回路シミュレーション処理ステップＳ２で用いたネットリストを修正する。ステップＳ４で修正されたネットリストを用いて回路シミュレーション処理ステップＳ２を行なう。再度、ステップＳ３において回路シミュレーション処理ステップＳ２で所望の回路特性が得られたかを確認する。ステップＳ３で所望の回路特性が得られるまでネットリストの修正ステップＳ４及び回路シミュレーション処理ステップＳ２を繰り返し行なう。
【００６６】
ステップＳ５：ステップＳ３で所望の回路特性が得られたとき（Ｙｅｓ）、最初の回路シミュレーション処理で所望の回路特性が得られたかどうかを判断する。
ステップＳ６：ステップＳ５で、最初の回路シミュレーション処理で所望の回路特性が得られたと判断したとき（Ｙｅｓ）、回路シミュレーション処理に用いられたネットリストの被抽出対象のレイアウトデータを修正せずにレティクル作成用レイアウトデータとする。
【００６７】
ステップＳ７：ステップＳ５で、最初の回路シミュレーション処理で所望の回路特性が得られなかった、すなわち２回目以降の回路シミュレーション処理で所望の回路特性が得られたと判断したとき（Ｎｏ）、ステップＳ４で最初の回路シミュレーション処理から所望の回路特性が得られたときの回路シミュレーション処理までの間に行なわれたネットリストの修正（ステップＳ４）を考慮して、回路シミュレーション処理に用いられたネットリストの被抽出対象のレイアウトデータを修正してレティクル作成用レイアウトデータを作成する。例えば、素子の大きさや方向などが修正される。
【００６８】
ステップＳ８：ステップＳ６又はステップＳ７で作成されたレティクル作成用レイアウトデータを用いて、半導体集積回路装置の製造プロセスで行なわれる写真製版工程に用いられるレティクルを作成する。
【００６９】
ステップＳ９：ステップＳ８で作成されたレティクルを用いた写真製版工程を含んで、シリコンチップ上に半導体集積回路を形成する。
ステップＳ１０：ステップＳ９で作成された半導体集積回路を含むシリコンチップ樹脂封止するパッケージング処理を行なって半導体集積回路装置の作成を完了する。ここで、作成された半導体集積回路装置は、応力マップデータを得るのに用いられたシリコンチップ及びパッケージと同一構造のシリコンチップ及びパッケージをもつ。
【００７０】
本発明の半導体集積回路装置の製造工程におけるシリコンウエハ及びシリコンチップに対する加工処理ならびにパッケージング処理は、応力マップデータを得るのに用いられた応力測定用の素子を含む半導体集積回路装置の製造工程におけるシリコンウエハ及びシリコンチップに対する加工処理ならびにパッケージング処理と同一である。
換言すれば、応力マップデータを得るのに用いられる半導体集積回路装置は、製品となる半導体集積回路装置と同一のシリコンウエハ及びシリコンチップに対する加工処理ならびにパッケージング処理によって作成される。ただし、製品となる半導体集積回路装置と、応力マップデータを得るのに用いられる半導体集積回路装置とで、シリコンチップ上に形成される素子が互いに異なることは言うまでもない。
【００７１】
また、本発明の半導体集積回路装置の製造方法は、個々のチップに分断されたシリコンチップを樹脂封止する工程を含む方法に限定されるものではなく、ウエハ上で樹脂封止された後に個々のチップに分断されるウエハレベルＣＳＰ（Chip Size Package又はChip Scale Package）の製造方法にも適用できる。
【００７２】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、Ｘ方向応力マップデータとＹ方向応力マップデータを用いた実施例では、図１８に示したように、素子の種類ごとに特性変動マップを作製しているが、図１を参照して説明した実施例や図９を参照して説明した実施例と同様に、特性変動マップを作製することなく、個々の素子について、特性変動量を求めるようにしてもよい。
また、１つの応力マップデータのみを用いた上記実施例において、図１８に示したのと同様に、素子の種類ごとに特性変動マップを作製し、対応する特性変動マップと素子の位置情報に基づいて各素子の特性変動量を求めるようにしてもよい。
【００７３】
また、レイアウトデータにおける全ての素子について、応力に起因する特性変動量を算出するようにしてもよいし、特定の素子、例えばパッケージに起因してシリコンチップに加わる応力に起因して特性が大きく変動する素子のみについて、上記特性変動量を算出してもよい。
【００７４】
また、上記実施例は、シリコンチップがパッケージングされた半導体集積回路装置を対象としているが、本発明はこれに限定されるものではなく、シリコンチップに替えて、シリコン以外の材料からなる半導体チップを用いてもよい。この場合であっても、シリコンチップを用いる場合と同様に、本発明の作用及び効果が得られることは言うまでもない。
【産業上の利用可能性】
【００７５】
本発明は、半導体集積回路装置の設計に用いられるネットリスト作成方法及び回路シミュレーション方法、並びにそれらを用いた半導体集積回路装置の設計方法及び半導体集積回路装置の製造方法に適用できる。
【符号の説明】
【００７６】
１  応力マップデータベース
２  検量線データベース
３  レイアウトデータベース
４  修正後ネットリストデータベース
５  修正後レイアウトデータベース
２１  シリコンチップ
３１  テスト素子
３２  短冊状サンプル
３３  ロードセル
３４  電流及び電圧供給源
５１  素子
７１  シリコンチップ
７２  ピエゾセンサー
７３  ボンディングパッド
９１  シリコンチップ
９２  応力マップ
１０１  抵抗素子
１０２  トランジスタ素子
１２１  ゲート
１２２ａ〜１２２ｅ  チャネル領域
ＳＡ，ＳＢ，ＳＣ，ＳＤ  検量線データ
【先行技術文献】
【特許文献】
【００７７】
【特許文献１】特許第４３４３８９２号公報
【特許文献２】特開２００５−２０９８２７号公報
【特許文献３】特開２００９−０６５０５２号公報
【非特許文献】
【００７８】
【非特許文献１】福田哲生、三浦英夫ら著，「最新  シリコンデバイスと結晶技術」，リアライズ理工センター，２００５年１２月，ｐ．５０−７１
【非特許文献２】Fabiano Fruett and Gerard C.M. Meijer，「The Piezojunction Effect in Silicon Integrated Circuits and Sensors」，（オランダ国），Kluwer Academic Publishers，２００２年，ｐ．２２−２３，１４９−１５０
【図１】
2011170845.tif 000008
【図２】
2011170845.tif 000009
【図３】
2011170845.tif 000010
【図４】
2011170845.tif 000011
【図５】
2011170845.tif 000012
【図６】
2011170845.tif 000013
【図７】
2011170845.tif 000014
【図９】
2011170845.tif 000015
【図１０】
2011170845.tif 000016
【図１１】
2011170845.tif 000017
【図１２】
2011170845.tif 000018
【図１３】
2011170845.tif 000019
【図１４】
2011170845.tif 000020
【図１５】
2011170845.tif 000021
【図１７】
2011170845.tif 000022
【図１９】
2011170845.tif 000023
【図８】
2011170845.tif 000024
【図１６】
2011170845.tif 000025
【図１８】
2011170845.tif 000026