(57)【要約】【課題】ＰＭＯＳトランジスターの閾電圧がシフトする劣化モードの発生を回避し、長期間にわたり信頼性の高い動作を実現する入力バッファー回路、集積回路装置及び電子機器を提供すること。【解決手段】入力バッファー回路１は、ＰＭＯＳトランジスター１２、１４、ＮＭＯＳトランジスター１６、１８を含み、ＨＶＤＤとＶＳＳの電位差に相当する振幅を有する信号を、ＨＶＤＤよりも低いＬＶＤＤとＶＳＳの電位差に相当する振幅を有する信号に変換するレベルシフト回路１０を含む。ＰＭＯＳトランジスター１２のゲートには、ＮＭＯＳトランジスター１６がオンする時はＬＶＤＤが供給され、ＮＭＯＳトランジスター１８がオンする時はＶＳＳが供給される。ＰＭＯＳトランジスター１４のゲートには、ＮＭＯＳトランジスター１６がオンする時はＶＳＳが供給され、ＮＭＯＳトランジスター１８がオンする時はＬＶＤＤが供給される。【選択図】図１
2011049843.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を、当該入力信号の振幅よりも小さい振幅の出力信号に変換する機能を有する入力バッファー回路であって、
第１の電源電位と基準電位の電位差に相当する振幅を有する第１の信号を、前記第１の電源電位よりも低い第２の電源電位と前記基準電位の電位差に相当する振幅を有する第２の信号に変換するレベルシフト回路を含み、
前記レベルシフト回路は、
ソース及びサブストレートに前記第２の電源電位が供給される第１のＰＭＯＳトランジスターと、ソース及びサブストレートに前記第２の電源電位が供給される第２のＰＭＯＳトランジスターと、ソース及びサブストレートに前記基準電位が供給されるとともにゲートに前記第１の信号が入力される第１のＮＭＯＳトランジスターと、ソース及びサブストレートに前記基準電位が供給されるとともにゲートに前記第１の信号の反転信号が入力される第２のＮＭＯＳトランジスターと、を含み、前記第１のＰＭＯＳトランジスターのドレイン又は前記第２のＰＭＯＳトランジスターのドレインを介して前記第２の信号を出力し、
前記第１のＰＭＯＳトランジスターは、
ゲートに、前記第１のＮＭＯＳトランジスターがオンする時は前記第２のＰＭＯＳトランジスターのドレインを介して前記第２の電源電位が供給され、前記第２のＮＭＯＳトランジスターがオンする時は前記第２のＮＭＯＳトランジスターのドレインを介して前記基準電位が供給され、
前記第２のＰＭＯＳトランジスターは、
ゲートに、前記第１のＮＭＯＳトランジスターがオンする時は前記第１のＮＭＯＳトランジスターのドレインを介して前記基準電位が供給され、前記第２のＮＭＯＳトランジスターがオンする時は前記第１のＰＭＯＳトランジスターのドレインを介して前記第２の電源電位が供給される、入力バッファー回路。
【請求項２】
請求項１において、
前記第１の信号の電位が、所定の閾値よりも高い時は前記基準電位となり、当該閾値よりも低い時は前記第１の電源電位となる、前記第１の信号の前記反転信号を生成する第１のインバーター回路を含む、入力バッファー回路。
【請求項３】
請求項１又は２において、
前記第２の信号の電位が、所定の閾値よりも高い時は前記基準電位となり、当該閾値よりも低い時は前記第２の電源電位となる、前記第２の信号の反転信号を生成する第２のインバーター回路を含む、入力バッファー回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
ソースに前記第１の電源電位が供給されるとともにゲートに前記入力信号が入力される第３のＰＭＯＳトランジスターと、ソース及びサブストレートに前記基準電位が供給されるとともにゲートに前記入力信号が入力される第３のＮＭＯＳトランジスターと、を含み、前記第３のＰＭＯＳトランジスターのドレインと前記第３のＮＭＯＳトランジスターのドレインを介して前記第１の信号を出力する第３のインバーター回路を含む、入力バッファー回路。
【請求項５】
請求項４において、
前記第３のＰＭＯＳトランジスターのゲート酸化膜が、前記第１のＰＭＯＳトランジスターのゲート酸化膜及び前記第２のＰＭＯＳトランジスターのゲート酸化膜よりも厚い、入力バッファー回路。
【請求項６】
請求項４又は５において、
前記入力信号の電位が前記第１の電源電位よりも所定値以上高い時は、前記第３のＰＭＯＳトランジスターのサブストレートに前記入力信号を供給するサブストレート電位供給部を含む、入力バッファー回路。
【請求項７】
請求項６において、
前記サブストレート電位供給部は、
ソースに前記入力信号が入力されるとともにゲートに前記第１の電源電位が供給され、前記入力信号の電位が前記第１の電源電位よりも前記所定値以上高い時にオンすることによりドレインを介して前記第３のＰＭＯＳトランジスターのサブストレートに前記入力信号を供給する第４のＰＭＯＳトランジスターを含む、入力バッファー回路。
【請求項８】
請求項６又は７において、
前記サブストレート電位供給部は、
前記入力信号の電位が前記基準電位の時は、前記第３のＰＭＯＳトランジスターのサブストレートに前記第１の電源電位を供給する、入力バッファー回路。
【請求項９】
請求項８において、
前記サブストレート電位供給部は、
ソースに前記第１の電源電位が供給されるとともにゲートに前記入力信号が入力され、前記入力信号の電位が前記基準電位の時にオンすることによりドレインを介して前記第３のＰＭＯＳトランジスターのサブストレートに前記第１の電源電位を供給する第５のＰＭＯＳトランジスターを含む、入力バッファー回路。
【請求項１０】
請求項１乃至９のいずれかに記載の入力バッファー回路を含む、集積回路装置。
【請求項１１】
請求項１０に記載の集積回路装置を含む、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力バッファー回路、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
近年、プロセスの微細化が進むにつれて集積回路（ＩＣ：Integrated Circuit）の電源電圧がより低くなる傾向があり、異なる電源電圧で動作する複数のＩＣの間でインターフェースが必要になるケースがますます増えている。そのため、多くのＩＣには外部から入力された信号の電源電位を内部電源の電位に変換したり、内部電源の電位の信号を外部電源の電位に変換して出力する回路が組み込まれている。
【０００３】
例えば、特許文献１や特許文献２には、低電源電圧の信号を高電源電圧の信号に変換する回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−３０８０９０号公報
【特許文献２】特開２００５−１０１９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方、高電源電圧の信号を低電源電圧の信号に変換する従来の回路は、図１２に示すような単純な構成であった。すなわち、図１２に示すように、ＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスター１０２とＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスター１０４で構成され高電源電圧（ＨＶＤＤ）で動作する前段のインバーター回路に、ＰＭＯＳトランジスター１０６とＮＭＯＳトランジスター１０８で構成され低電源電圧（ＬＶＤＤ）で動作する後段のインバーター回路を接続したバッファー回路として構成されていた。このような単純な構成であっても、高電源電圧（ＨＶＤＤ）の信号を低電源電圧（ＬＶＤＤ）の信号に変換する機能を果たすことができる。ところが、ＰＭＯＳトランジスター１０６がオフする時（ＰＭＯＳトランジスター１０２がオン、ＮＭＯＳトランジスター１０４がオフの時）、ＰＭＯＳトランジスター１０６のサブストレート電位がＬＶＤＤであるのに対してゲート電位がＨＶＤＤであり、ゲート電位がサブストレート電位よりも高くなる。このように、ゲート電位がサブストレート電位よりも高い状態が持続すると、ＩＣによってはＰＭＯＳトランジスター１０６の閾電圧がシフトする劣化モードが存在するため、長期動作保証が困難になるといった問題があった。
【０００６】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、ＰＭＯＳトランジスターの閾電圧がシフトする劣化モードの発生を回避し、長期間にわたり信頼性の高い動作を実現する入力バッファー回路、集積回路装置及び電子機器を提供することができる。
【課題を解決するための手段】
【０００７】
（１）本発明は、入力信号を、当該入力信号の振幅よりも小さい振幅の出力信号に変換する機能を有する入力バッファー回路であって、第１の電源電位と基準電位の電位差に相当する振幅を有する第１の信号を、前記第１の電源電位よりも低い第２の電源電位と前記基準電位の電位差に相当する振幅を有する第２の信号に変換するレベルシフト回路を含み、前記レベルシフト回路は、ソース及びサブストレートに前記第２の電源電位が供給される第１のＰＭＯＳトランジスターと、ソース及びサブストレートに前記第２の電源電位が供給される第２のＰＭＯＳトランジスターと、ソース及びサブストレートに前記基準電位が供給されるとともにゲートに前記第１の信号が入力される第１のＮＭＯＳトランジスターと、ソース及びサブストレートに前記基準電位が供給されるとともにゲートに前記第１の信号の反転信号が入力される第２のＮＭＯＳトランジスターと、を含み、前記第１のＰＭＯＳトランジスターのドレイン又は前記第２のＰＭＯＳトランジスターのドレインを介して前記第２の信号を出力し、前記第１のＰＭＯＳトランジスターは、ゲートに、前記第１のＮＭＯＳトランジスターがオンする時は前記第２のＰＭＯＳトランジスターのドレインを介して前記第２の電源電位が供給され、前記第２のＮＭＯＳトランジスターがオンする時は前記第２のＮＭＯＳトランジスターのドレインを介して前記基準電位が供給され、前記第２のＰＭＯＳトランジスターは、ゲートに、前記第１のＮＭＯＳトランジスターがオンする時は前記第１のＮＭＯＳトランジスターのドレインを介して前記基準電位が供給され、前記第２のＮＭＯＳトランジスターがオンする時は前記第１のＰＭＯＳトランジスターのドレインを介して前記第２の電源電位が供給される。
【０００８】
基準電位は、例えば、接地電位（０Ｖ）であってもよい。
【０００９】
第１の信号は、入力信号そのものであってもよいし、入力信号に基づいて生成された信号であってもよい。
【００１０】
本発明の入力バッファー回路は、第２の信号をそのまま出力信号として出力してもよいし、第２の信号に基づいて生成された所定の信号を出力信号として出力してもよい。
【００１１】
本発明の入力バッファー回路では、第１のＮＭＯＳトランジスターと第２のＮＭＯＳトランジスターが排他的にオン又はオフする。そして、第１のＮＭＯＳトランジスターがオンする時は、第１のＰＭＯＳトランジスターのゲートに第２の電源電位が供給されるとともに、第２のＰＭＯＳトランジスターのゲートに基準電位が供給される。一方、第２のＮＭＯＳトランジスターがオンする時は、第１のＰＭＯＳトランジスターのゲートに基準電位が供給されるとともに、第２のＰＭＯＳトランジスターのゲートに第２の電源電位が供給される。すなわち、第１のＰＭＯＳトランジスターも第２のＰＭＯＳトランジスターも、ゲートの電位がサブストレートの電位よりも高くなることがない。従って、本発明によれば、ＰＭＯＳトランジスターの閾電圧がシフトする劣化モードの発生を回避し、長期間にわたり信頼性の高い動作を実現する入力バッファー回路を提供することができる。
【００１２】
（２）この入力バッファー回路は、前記第１の信号の電位が、所定の閾値よりも高い時は前記基準電位となり、当該閾値よりも低い時は前記第１の電源電位となる、前記第１の信号の前記反転信号を生成する第１のインバーター回路を含むようにしてもよい。
【００１３】
（３）この入力バッファー回路は、前記第２の信号の電位が、所定の閾値よりも高い時は前記基準電位となり、当該閾値よりも低い時は前記第２の電源電位となる、前記第２の信号の反転信号を生成する第２のインバーター回路を含むようにしてもよい。
【００１４】
本発明の入力バッファー回路では、第２のインバーター回路を構成するＰＭＯＳトランジスターとＮＭＯＳトランジスターが第２の電源電位の耐圧でよい（第１の電源電位の耐圧でなくてもよい）ためゲート酸化膜やチャネル長を大きくする必要がない。従って、本発明によれば、第２のインバーター回路のスイッチングスピードを向上させることができるので、従来よりも遅延時間を短縮化した入力バッファー回路を提供することができる。
【００１５】
（４）この入力バッファー回路は、ソースに前記第１の電源電位が供給されるとともにゲートに前記入力信号が入力される第３のＰＭＯＳトランジスターと、ソース及びサブストレートに前記基準電位が供給されるとともにゲートに前記入力信号が入力される第３のＮＭＯＳトランジスターと、を含み、前記第３のＰＭＯＳトランジスターのドレインと前記第３のＮＭＯＳトランジスターのドレインを介して前記第１の信号を出力する第３のインバーター回路を含むようにしてもよい。
【００１６】
（５）この入力バッファー回路において、前記第３のＰＭＯＳトランジスターのゲート酸化膜が、前記第１のＰＭＯＳトランジスターのゲート酸化膜及び前記第２のＰＭＯＳトランジスターのゲート酸化膜よりも厚いようにしてもよい。
【００１７】
（６）この入力バッファー回路は、前記入力信号の電位が前記第１の電源電位よりも所定値以上高い時は、前記第３のＰＭＯＳトランジスターのサブストレートに前記入力信号を供給するサブストレート電位供給部を含むようにしてもよい。
【００１８】
本発明の入力バッファー回路は、第１の電源電位よりも所定値以上高い電位の入力信号が入力され得る電圧トレラント対応の回路であり、入力信号の電位が第１の電源電位よりも所定値以上高い時、第３のＰＭＯＳトランジスターのゲートとサブストレートにはともに入力信号が供給される。すなわち、第３のＰＭＯＳトランジスターは、入力信号の電位が第１の電源電位よりも所定値以上高い時、ゲートとサブストレートに電位差が生じない。従って、本発明によれば、ＰＭＯＳトランジスターの閾電圧がシフトする劣化モードの発生を回避し、長期間にわたり信頼性の高い動作を実現する電圧トレラント対応の入力バッファー回路を提供することができる。
【００１９】
（７）この入力バッファー回路において、前記サブストレート電位供給部は、ソースに前記入力信号が入力されるとともにゲートに前記第１の電源電位が供給され、前記入力信号の電位が前記第１の電源電位よりも前記所定値以上高い時にオンすることによりドレインを介して前記第３のＰＭＯＳトランジスターのサブストレートに前記入力信号を供給する第４のＰＭＯＳトランジスターを含むようにしてもよい。
【００２０】
（８）この入力バッファー回路において、前記サブストレート電位供給部は、前記入力信号の電位が前記基準電位の時は、前記第３のＰＭＯＳトランジスターのサブストレートに前記第１の電源電位を供給するようにしてもよい。
【００２１】
本発明の入力バッファー回路によれば、入力信号の電位が基準電位の時、第３のＰＭＯＳトランジスターのサブストレートはフローティングすることなく第１の電源電位が供給されるので、第３のＰＭＯＳトランジスターは正常にオンすることができる。
【００２２】
（９）この入力バッファー回路において、前記サブストレート電位供給部は、ソースに前記第１の電源電位が供給されるとともにゲートに前記入力信号が入力され、前記入力信号の電位が前記基準電位の時にオンすることによりドレインを介して前記第３のＰＭＯＳトランジスターのサブストレートに前記第１の電源電位を供給する第５のＰＭＯＳトランジスターを含むようにしてもよい。
【００２３】
（１０）本発明は、上記のいずれかの入力バッファー回路を含む、集積回路装置である。
【００２４】
（１１）本発明は、上記の集積回路装置を含む、電子機器である。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態の入力バッファー回路の構成の一例を示す図。
【図２】第１実施形態の入力バッファー回路における概略信号波形の一例を示す図。
【図３】第１実施形態の入力バッファー回路の変形例を示す図。
【図４】第１実施形態の入力バッファー回路の変形例を示す図。
【図５】第１実施形態の入力バッファー回路の変形例を示す図。
【図６】第２実施形態の入力バッファー回路の構成の一例を示す図。
【図７】第２実施形態の入力バッファー回路における概略信号波形の一例を示す図。
【図８】第２実施形態の入力バッファー回路における概略信号波形の一例を示す図。
【図９】本実施の形態の集積回路装置のブロック図の一例。
【図１０】集積回路装置を含む電子機器のブロック図の一例。
【図１１】図１１（Ａ）〜図１１（Ｃ）は、種々の電子機器の外観図の例。
【図１２】従来の入力バッファー回路の構成を示す図。
【発明を実施するための形態】
【００２６】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２７】
１．入力バッファー回路
（１）第１実施形態
図１は、第１実施形態の入力バッファー回路の構成の一例を示す図である。
【００２８】
第１実施形態の入力バッファー回路１は、入力端子２に入力された入力信号を所定の出力信号に変換して出力端子４から出力する。ここで、入力信号は、ＨＶＤＤ（第１の電源電位に相当する）とＶＳＳ（基準電位に相当する）の電位差の振幅を有する信号であり、出力信号は、ＨＶＤＤよりも低い電位のＬＶＤＤ（第２の電源電位に相当する）とＶＳＳの電位差の振幅を有する信号である。例えば、ＨＶＤＤを３．３Ｖ、ＬＶＤＤを１．８Ｖ、ＶＳＳを０Ｖ（接地電位）とすると、入力信号の振幅は３．３Ｖ、出力信号の振幅は１．８Ｖになる。
【００２９】
入力バッファー回路１は、少なくともレベルシフト回路１０を含み、さらに、インバーター回路２０（第１のインバーター回路に相当する）、インバーター回路３０（第２のインバーター回路に相当する）、インバーター回路４０（第３のインバーター回路に相当する）等を含んで構成されていてもよい。
【００３０】
インバーター回路４０は、ＰＭＯＳトランジスター４２（第３のＰＭＯＳトランジスターに相当する）とＮＭＯＳトランジスター４４（第３のＮＭＯＳトランジスターに相当する）を含んで構成されている。ＰＭＯＳトランジスター４２のソース端子にはＨＶＤＤが供給され、ＮＭＯＳトランジスター４４のソース端子にはＶＳＳが供給される。また、ＰＭＯＳトランジスター４２のゲート端子とＮＭＯＳトランジスター４４のゲート端子は、入力端子２に接続されている（Ａ点）。さらに、ＰＭＯＳトランジスター４２のドレイン端子とＮＭＯＳトランジスター４４のドレイン端子が接続されている（Ｂ点）。このように構成されたインバーター回路４０は、Ｂ点の信号としてＡ点の信号（入力信号）の反転信号を生成する。
【００３１】
インバーター回路２０は、ＰＭＯＳトランジスター２２とＮＭＯＳトランジスター２４を含んで構成されている。ＰＭＯＳトランジスター２２のソース端子にはＨＶＤＤが供給され、ＮＭＯＳトランジスター２４のソース端子にはＶＳＳが供給される。また、ＰＭＯＳトランジスター２２のゲート端子とＮＭＯＳトランジスター２４のゲート端子は、ＰＭＯＳトランジスター４２のドレイン端子、ＮＭＯＳトランジスター４４のドレイン端子と接続されている（Ｂ点）。さらに、ＰＭＯＳトランジスター２２のドレイン端子とＮＭＯＳトランジスター２４のドレイン端子が接続されている（Ｃ点）。このように構成されたインバーター回路２０は、Ｃ点の信号としてＢ点の信号の反転信号を生成する。
【００３２】
レベルシフト回路１０は、ＰＭＯＳトランジスター１２（第１のＰＭＯＳトランジスターに相当する）、ＰＭＯＳトランジスター１４（第２のＰＭＯＳトランジスターに相当する）、ＮＭＯＳトランジスター１６（第１のＮＭＯＳトランジスターに相当する）及びＮＭＯＳトランジスター１８（第２のＮＭＯＳトランジスターに相当する）を含んで構成されている。
【００３３】
ＰＭＯＳトランジスター１２のソース端子及びＰＭＯＳトランジスター１４のソース端子にはともにＬＶＤＤが供給される。また、ＮＭＯＳトランジスター１６のソース端子及びＮＭＯＳトランジスター１８のソース端子にはともにＶＳＳが供給される。そして、ＮＭＯＳトランジスター１６のゲート端子は、ＰＭＯＳトランジスター４２のドレイン端子とＮＭＯＳトランジスター４４のドレイン端子に接続されている（Ｂ点）。また、ＮＭＯＳトランジスター１８のゲート端子は、ＰＭＯＳトランジスター２２のドレイン端子とＮＭＯＳトランジスター２４のドレイン端子に接続されている（Ｃ点）。
【００３４】
ＰＭＯＳトランジスター１２のドレイン端子、ＮＭＯＳトランジスター１６のドレイン端子及びＰＭＯＳトランジスター１４のゲート端子が互いに接続されている（Ｄ点）。また、ＰＭＯＳトランジスター１４のドレイン端子、ＮＭＯＳトランジスター１８のドレイン端子及びＰＭＯＳトランジスター１２のゲート端子が互いに接続されている（Ｅ点）。
【００３５】
このように構成されたレベルシフト回路１０は、ＨＶＤＤとＶＳＳの電位差に相当する振幅を有するＢ点の信号（第１の信号に相当する）を、ＬＶＤＤとＶＳＳの電位差に相当する振幅を有するＥ点の信号（第２の信号に相当する）に変換する。
【００３６】
インバーター回路３０は、ＰＭＯＳトランジスター３２とＮＭＯＳトランジスター３４を含んで構成されている。ＰＭＯＳトランジスター３２のソース端子にはＬＶＤＤが供給され、ＮＭＯＳトランジスター３４のソース端子にはＶＳＳが供給される。また、ＰＭＯＳトランジスター３２のゲート端子とＮＭＯＳトランジスター３４のゲート端子は、ＰＭＯＳトランジスター１４のドレイン端子、ＮＭＯＳトランジスター１８のドレイン端子及びＰＭＯＳトランジスター１２のゲート端子と接続されている（Ｅ点）。さらに、ＰＭＯＳトランジスター３２のドレイン端子とＮＭＯＳトランジスター３４のドレイン端子は、出力端子４と接続されている（Ｆ点）。このように構成されたインバーター回路３０は、Ｆ点の信号としてＥ点の信号の反転信号を生成する。
【００３７】
なお、図示を省略しているが、ＰＭＯＳトランジスター１２、１４、３２のサブストレートにはＬＶＤＤが供給され、ＰＭＯＳトランジスター２２、４２のサブストレートにはＨＶＤＤが供給される。また、ＮＭＯＳトランジスター１６、１８、２４、３４、４４のサブストレートにはＶＳＳが供給される。入力バッファー回路１をＰ基板上に形成される集積回路として実現する場合、例えば、ＰＭＯＳトランジスター１２、１４、２２、３２、４２のサブストレートはＮウェルであり、ＮＭＯＳトランジスター１６、１８、２４、３４、４４のサブストレートはＰウェル又はＰ基板である。逆に、入力バッファー回路１をＮ基板上に形成される集積回路として実現する場合、例えば、ＰＭＯＳトランジスター１２、１４、２２、３２、４２のサブストレートはＮウェル又はＮ基板であり、ＮＭＯＳトランジスター１６、１８、２４、３４、４４のサブストレートはＰウェルである。
【００３８】
次に、図２を用いて図１に示す入力バッファー回路１の動作について説明する。図２は、図１のＡ点〜Ｆ点の概略信号波形の一例を示す図である。入力信号のハイレベルはＨＶＤＤでありローレベルはＶＳＳである。
【００３９】
図２において、時刻ｔ１以前はＡ点の電位（すなわち入力信号の電位）はＶＳＳであるため、ＰＭＯＳトランジスター４２がオン、ＮＭＯＳトランジスター４４がオフであり、Ｂ点の電位は時刻ｔ１以前はＨＶＤＤになっている。
【００４０】
Ｂ点の電位がＨＶＤＤであれば、ＰＭＯＳトランジスター２２がオフ、ＮＭＯＳトランジスター２４がオンであり、Ｃ点の電位は時刻ｔ１以前はＶＳＳになっている。
【００４１】
Ｂ点の電位がＨＶＤＤであり、かつ、Ｃ点の電位がＶＳＳであれば、ＰＭＯＳトランジスター１２がオフ、ＰＭＯＳトランジスター１４がオン、ＮＭＯＳトランジスター１６がオン、ＮＭＯＳトランジスター１８がオフであり、Ｄ点の電位とＥ点の電位は時刻ｔ１以前はそれぞれＶＳＳとＬＶＤＤになっている。
【００４２】
Ｅ点の電位がＬＶＤＤであれば、ＰＭＯＳトランジスター３２がオフ、ＮＭＯＳトランジスター３４がオンであり、Ｆ点の電位（すなわち出力信号の電位）は時刻ｔ１以前はＶＳＳになっている。
【００４３】
時刻ｔ１〜ｔ２においてＡ点の電位がＶＳＳからＨＶＤＤまで遷移し、時刻ｔ２〜ｔ３においてＡ点の電位がＨＶＤＤになると、ＰＭＯＳトランジスター４２がオフ、ＮＭＯＳトランジスター４４がオンになり、Ｂ点の電位は時刻ｔ２〜ｔ３ではＶＳＳになる。
【００４４】
Ｂ点の電位がＶＳＳであれば、ＰＭＯＳトランジスター２２がオン、ＮＭＯＳトランジスター２４がオフであり、Ｃ点の電位は時刻ｔ２〜ｔ３ではＨＶＤＤになる。
【００４５】
Ｂ点の電位がＶＳＳであり、かつ、Ｃ点の電位がＨＶＤＤであれば、ＰＭＯＳトランジスター１２がオン、ＰＭＯＳトランジスター１４がオフ、ＮＭＯＳトランジスター１６がオフ、ＮＭＯＳトランジスター１８がオンになり、Ｄ点の電位とＥ点の電位は時刻ｔ２〜ｔ３ではそれぞれＬＶＤＤとＶＳＳになる。
【００４６】
Ｅ点の電位がＶＳＳであれば、ＰＭＯＳトランジスター３２がオン、ＮＭＯＳトランジスター３４がオフになり、Ｆ点の電位は時刻ｔ２〜ｔ３ではＬＶＤＤになる。
【００４７】
時刻ｔ３〜ｔ４においてＡ点の電位がＨＶＤＤからＶＳＳまで遷移し、時刻ｔ４以降において、Ａ点の電位がＶＳＳになるとＢ点〜Ｆ点の電位は時刻ｔ１以前と同じ電位に戻る。
【００４８】
図２において、Ａ点の電位（すなわち入力信号の電位）とＦ点の電位（すなわち出力信号の電位）に着目すると、ＨＶＤＤとＶＳＳの電位差の振幅を有する入力信号がＬＶＤＤとＶＳＳの電位差の振幅を有する出力信号に変換されていることがわかる。
【００４９】
ここで、時刻ｔ１以前及び時刻ｔ４以降において、ＰＭＯＳトランジスター２２がオフしているが、ＰＭＯＳトランジスター２２のゲート電位（Ｂ点の電位）とサブストレート電位はともにＨＶＤＤである。また、時刻ｔ１以前及び時刻ｔ４以降において、ＰＭＯＳトランジスター１２がオフしているが、ＰＭＯＳトランジスター１２のゲート電位（Ｅ点の電位）とサブストレート電位はともにＬＶＤＤである。また、時刻ｔ１以前及び時刻ｔ４以降において、ＰＭＯＳトランジスター３２がオフしているが、ＰＭＯＳトランジスター３２のゲート電位（Ｅ点の電位）とサブストレート電位はともにＬＶＤＤである。
【００５０】
同様に、時刻ｔ２〜ｔ３において、ＰＭＯＳトランジスター４２がオフしているが、ＰＭＯＳトランジスター４２のゲート電位（Ａ点の電位）とサブストレート電位はともにＨＶＤＤである。また、時刻ｔ２〜ｔ３において、ＰＭＯＳトランジスター１４がオフしているが、ＰＭＯＳトランジスター１４のゲート電位（Ｄ点の電位）とサブストレート電位はともにＬＶＤＤである。
【００５１】
このように、第１実施形態の入力バッファー回路１では、ＰＭＯＳトランジスター１２、１４、２２、３２、４２がそれぞれオフする時、そのゲートにサブストレートの電位よりも高い電位の信号が印加されないないようになっている。従って、第１実施形態によれば、ＰＭＯＳトランジスターの閾電圧がシフトする劣化モードの発生を回避し、長期間にわたり信頼性の高い動作を実現する入力バッファー回路を提供することができる。
【００５２】
また、図２に示したように、Ａ点、Ｂ点、Ｃ点の信号の振幅はＨＶＤＤとＶＳＳの電位差に等しい。従って、Ａ点、Ｂ点、Ｃ点のいずれかにゲート端子が接続されているＰＭＯＳトランジスター２２、４２、ＮＭＯＳトランジスター１６、１８、２４、４４は、ＨＶＤＤの耐圧が必要である。一方、Ｄ点とＥ点の信号の振幅はＬＶＤＤとＶＳＳの電位差に等しいので、Ｄ点又はＥ点にゲート端子が接続されているＰＭＯＳトランジスター１２、１４、３２、ＮＭＯＳトランジスター３４は、ＬＶＤＤの耐圧でよい。
【００５３】
例えば、ＰＭＯＳトランジスター２２、４２のゲート酸化膜の厚さやチャネル長をＰＭＯＳトランジスター１２、１４、３２よりも大きくすることにより高耐圧化を実現できる。同様に、ＮＭＯＳトランジスター１６、１８、２４、４４のゲート酸化膜の厚さやチャネル長をＮＭＯＳトランジスター３４よりも大きくすることにより高耐圧化を実現できる。
【００５４】
ところで、一般に、入力バッファー回路がある程度大きい負荷（配線容量等）をドライブすることを想定した場合、その遅延時間を短くするためには後段のインバーター回路のスイッチングスピードを向上させることが重要である。図１２に示した従来の入力バッファー回路では、後段のインバーター回路を構成するＰＭＯＳトランジスター１０６とＮＭＯＳトランジスター１０８がＨＶＤＤの耐圧を必要とするためにゲート酸化膜やチャネル長が大きくなり、その結果、後段のインバーター回路のスイッチングスピードを向上させることが困難である。これに対して、第１実施形態の入力バッファー回路１では、後段のインバーター回路３０を構成するＰＭＯＳトランジスター３２とＮＭＯＳトランジスター３４がＬＶＤＤの耐圧でよいためゲート酸化膜やチャネル長を大きくする必要がなく、インバーター回路３０のスイッチングスピードを向上させることができる。従って、第１実施形態によれば、従来よりも遅延時間を短縮化した入力バッファー回路を提供することができる。
【００５５】
（変形例）
第１実施形態の入力バッファー回路１は、図１に示した構成に限られず、種々に変形させることができる。例えば、図３、図４、図５に示すような変形例が考えられる。なお、図３、図４、図５において、図１と同じ構成には同じ番号を付しており、その説明を省略する。
【００５６】
図３に示す変形例では、図１に示したインバーター回路４０が取り除かれ、ＰＭＯＳトランジスター１６のゲート端子、ＰＭＯＳトランジスター２２のゲート端子、ＮＭＯＳトランジスター２４のゲート端子が入力端子２に接続されている。また、図１に示したインバーター回路３０が取り除かれ、ＰＭＯＳトランジスター１２のゲート端子、ＰＭＯＳトランジスター１４のドレイン端子、ＮＭＯＳトランジスター１８のドレイン端子が出力端子４に接続されている。
【００５７】
また、図４に示す変形例では、入力端子６が追加されるとともに、図１に示したインバーター回路２０が取り除かれ、ＮＭＯＳトランジスター１８のゲート端子が入力端子６に接続されている。そして、入力端子２に入力される入力信号の反転信号が入力端子６に入力される。例えば、入力端子２に図２に示したＡ点の信号と同様の波形の信号が入力される場合、入力端子６には図２に示したＢ点の信号と同様の波形の信号が入力される。
【００５８】
また、図５に示す変形例では、図１に示したインバーター回路４０が取り除かれ、ＰＭＯＳトランジスター１６のゲート端子、ＰＭＯＳトランジスター２２のゲート端子、ＮＭＯＳトランジスター２４のゲート端子が入力端子２に接続されている。また、ＰＭＯＳトランジスター３２のゲート端子とＮＭＯＳトランジスター３４のゲート端子は、ＰＭＯＳトランジスター１２のドレイン端子、ＮＭＯＳトランジスター１６のドレイン端子、ＰＭＯＳトランジスター１４のゲート端子と接続されるように変更されている。
【００５９】
図３、図４、図５に示すいずれの変形例においても、入力端子２に図２に示したＡ点の信号と同様の入力信号が入力されると、図２に示したＦ点の信号と同様の出力信号が出力端子４から出力される。そして、図３、図４、図５に示すいずれの変形例においても、各ＰＭＯＳトランジスターがオフする時、各ゲートにサブストレートの電位よりも高い電位の信号が印加されないないようになっている。従って、ＰＭＯＳトランジスターの閾電圧がシフトする劣化モードの発生を回避し、長期間にわたり信頼性の高い動作を実現する入力バッファー回路を提供することができる。
【００６０】
（２）第２実施形態
図６は、第２実施形態の入力バッファー回路の構成の一例を示す図である。なお、図６において、図１と同じ構成には同じ番号を付している。
【００６１】
第２実施形態の入力バッファー回路１は電圧トレラント対応の回路であり、ＨＶＤＤとＶＳＳの電位差と同じかそれよりも大きい振幅を有する入力信号が入力端子２を介して入力される。例えば、ＨＶＤＤを３．３Ｖ、ＬＶＤＤを１．８Ｖ、ＶＳＳを０Ｖとすると、入力信号の振幅が５Ｖであるようなケースや、ＨＶＤＤとして３．３Ｖが供給される前、すなわちＨＶＤＤ＝０Ｖの時に入力信号に３．３Ｖの振幅の信号が入力されるケース等が想定される。
【００６２】
図６に示すように、第２実施形態の入力バッファー回路１では、図１に示した第１実施形態の入力バッファー回路１にサブストレート電位供給回路５０が付加され、ＰＭＯＳトランジスター４２のサブストレートの電位は、サブストレート電位供給回路５０により供給される。
【００６３】
サブストレート電位供給回路５０は、ＰＭＯＳトランジスター５２（第４のＰＭＯＳトランジスターに相当する）とＰＭＯＳトランジスター５４（第５のＰＭＯＳトランジスターに相当する）を含んで構成されている。ＰＭＯＳトランジスター５２のゲート端子及びＰＭＯＳトランジスター５４のソース端子にはともにＨＶＤＤが供給される。また、ＰＭＯＳトランジスター５２のソース端子とＰＭＯＳトランジスター５４のゲート端子は、ともに入力端子２に接続されている。さらに、ＰＭＯＳトランジスター５２のドレイン端子とサブストレート、ＰＭＯＳトランジスター５４のドレイン端子とサブストレート、ＰＭＯＳトランジスター４２のサブストレートが共通接続されている（Ｇ点）。
【００６４】
なお、図示を省略しているが、図１と同様に、ＰＭＯＳトランジスター１２、１４、３２のサブストレートにはＬＶＤＤが供給され、ＰＭＯＳトランジスター２２のサブストレートにはＨＶＤＤが供給される。また、ＮＭＯＳトランジスター１６、１８、２４、３４、４４のサブストレートにはＶＳＳが供給される。
【００６５】
図６に示すその他の構成は図１と同じであるため説明を省略する。
【００６６】
次に、図７及び図８を用いて図６に示す入力バッファー回路１の動作について説明する。図７及び図８は、図６のＡ点〜Ｇ点の概略信号波形の一例を示す図である。
【００６７】
図７は、入力端子２に図２と同様の入力信号が入力された場合におけるＡ点〜Ｇ点の概略信号波形を示している。すなわち、入力信号のハイレベルはＨＶＤＤでありローレベルはＶＳＳである。
【００６８】
図７において、時刻ｔ１以前はＡ点の電位（すなわち入力信号の電位）はＶＳＳであるため、ＰＭＯＳトランジスター５２がオフ、ＰＭＯＳトランジスター５４がオンであり、Ｇ点の電位は時刻ｔ１以前はＨＶＤＤになっている。従って、ＰＭＯＳトランジスター４２のサブストレートもＨＶＤＤになっており、ＰＭＯＳトランジスター４２は正常にオンしている。時刻ｔ１以前における他のＰＭＯＳトランジスター及びＮＭＯＳトランジスターの動作は、図２で説明したのと同じであるためＢ点〜Ｆ点の信号波形も図２と同じであり、その説明を省略する。
【００６９】
時刻ｔ１〜ｔ２においてＡ点の電位がＶＳＳからＨＶＤＤまで遷移し、時刻ｔ２〜ｔ３においてＡ点の電位がＨＶＤＤになると、ＰＭＯＳトランジスター５２とＰＭＯＳトランジスター５４はともにオフになる。そのため、Ｇ点はフローティングとなり、ＰＭＯＳトランジスター５２のソース（Ｐ）とサブストレート（Ｎ）で形成される順方向ダイオードの電圧降下Ｖｄ（例えば０．６Ｖ）により、Ｇ点の電位はＨＶＤＤ−Ｖｄとなる。従って、ＰＭＯＳトランジスター４２のサブストレートもＨＶＤＤ−Ｖｄになり、ＰＭＯＳトランジスター４２はオフになる。時刻ｔ２〜ｔ３における他のＰＭＯＳトランジスター及びＮＭＯＳトランジスターの動作は、図２で説明したのと同じであるためＢ点〜Ｆ点の信号波形も図２と同じである。
【００７０】
時刻ｔ３〜ｔ４においてＡ点の電位がＨＶＤＤからＶＳＳまで遷移し、時刻ｔ４以降において、Ａ点の電位がＶＳＳになるとＢ点〜Ｇ点の電位は時刻ｔ１以前と同じ電位に戻る。
【００７１】
図７において、Ａ点の電位（すなわち入力信号の電位）とＦ点の電位（すなわち出力信号の電位）に着目すると、ＨＶＤＤとＶＳＳの電位差の振幅を有する入力信号がＬＶＤＤとＶＳＳの電位差の振幅を有する出力信号に変換されていることがわかる。
【００７２】
ここで、時刻ｔ２〜ｔ３において、ＰＭＯＳトランジスター４２がオフしている時、ゲート電位（Ａ点の電位）はサブストレート電位（Ｇ点の電位）よりもＶｄだけ高くなる。しかし、このＶｄは０．６Ｖ程度にすぎないため、ＰＭＯＳトランジスター４２の閾電圧がシフトする劣化モードが発生する可能性は極めて低い。
【００７３】
図８は、入力端子２にＨＶＤＤとＶＳＳの電位差よりも大きい振幅を有する入力信号（ハイレベルがＨＶＤＤ＋Ｖ１、ローレベルがＶＳＳの入力信号）が入力された場合におけるＡ点〜Ｇ点の概略信号波形を示している。例えば、ＨＶＤＤを３．３Ｖ、ＬＶＤＤを１．８Ｖ、ＶＳＳを０Ｖとした時、入力信号のハイレベルが５Ｖ、ローレベルが０Ｖであるようなケースである。
【００７４】
図８において、時刻ｔ１以前はＡ点の電位（すなわち入力信号の電位）はＶＳＳであるため、ＰＭＯＳトランジスター５２がオフ、ＰＭＯＳトランジスター５４がオンであり、Ｇ点の電位は時刻ｔ１以前はＨＶＤＤになっている。従って、ＰＭＯＳトランジスター４２のサブストレートもＨＶＤＤになっており、ＰＭＯＳトランジスター４２は正常にオンしている。時刻ｔ１以前における他のＰＭＯＳトランジスター及びＮＭＯＳトランジスターの動作は、図２で説明したのと同じであるためＢ点〜Ｆ点の信号波形も図２と同じである。
【００７５】
時刻ｔ１〜ｔ２においてＡ点の電位がＶＳＳからＨＶＤＤ＋Ｖ１まで遷移し、時刻ｔ２〜ｔ３においてＡ点の電位がＨＶＤＤ＋Ｖ１になると、ＰＭＯＳトランジスター５４はオフになる。一方、ＰＭＯＳトランジスター５２のソースの電位がゲートの電位よりもＶ１だけ高くなるので、Ｖ１が閾電圧以上であればＰＭＯＳトランジスター５２はオンし、Ｇ点の電位はＨＶＤＤ＋Ｖ１になる。従って、ＰＭＯＳトランジスター４２のサブストレートもＨＶＤＤ＋Ｖ１になり、ＰＭＯＳトランジスター４２はオフになる。時刻ｔ２〜ｔ３における他のＰＭＯＳトランジスター及びＮＭＯＳトランジスターの動作は、図２で説明したのと同じであるためＢ点〜Ｆ点の信号波形も図２と同じである。
【００７６】
時刻ｔ３〜ｔ４においてＡ点の電位がＨＶＤＤ＋Ｖ１からＶＳＳまで遷移し、時刻ｔ４以降において、Ａ点の電位がＶＳＳになるとＢ点〜Ｇ点の電位は時刻ｔ１以前と同じ電位に戻る。
【００７７】
図８において、Ａ点の電位（すなわち入力信号の電位）とＦ点の電位（すなわち出力信号の電位）に着目すると、ＨＶＤＤ＋Ｖ１とＶＳＳの電位差の振幅を有する入力信号がＬＶＤＤとＶＳＳの電位差の振幅を有する出力信号に変換されていることがわかる。
【００７８】
ここで、時刻ｔ２〜ｔ３において、ＰＭＯＳトランジスター４２がオフしているが、ＰＭＯＳトランジスター４２のゲート電位（Ａ点の電位）とサブストレート電位（Ｇ点の電位）はともにＨＶＤＤ＋Ｖ１である。従って、ＰＭＯＳトランジスター４２がオフする時に、そのゲートにサブストレートの電位よりも高い電位の信号が印加されないので、ＰＭＯＳトランジスターの閾電圧がシフトする劣化モードの発生を回避することができる。
【００７９】
なお、時刻ｔ２〜ｔ３において、Ｖ１が閾電圧よりも小さければＰＭＯＳトランジスター５２はオフのままなのでＧ点はフローティングとなり、ＰＭＯＳトランジスター５２のソース（Ｐ）とサブストレート（Ｎ）で形成される順方向ダイオードによりＧ点の電位はＨＶＤＤ＋Ｖ１−Ｖｄとなる。この場合もＰＭＯＳトランジスター４２はオフになるが、この時、ゲート電位（Ａ点の電位）はサブストレート電位（Ｇ点の電位）よりもＶｄだけ高くなる。しかし、このＶｄは０．６Ｖ程度にすぎないため、ＰＭＯＳトランジスター４２の閾電圧がシフトする劣化モードが発生する可能性は極めて低い。
【００８０】
以上説明したように、第２実施形態によれば、ＰＭＯＳトランジスターの閾電圧がシフトするＰＭＯＳトランジスターの閾値がシフトする劣化モードの発生を回避し、長期間にわたり信頼性の高い動作を実現する電圧トレラント対応の入力バッファー回路を提供することができる。
【００８１】
なお、第２実施形態の入力バッファー回路１は、図６に示した構成に限られず、種々に変形させることができる。例えば、図４や図５に示した第１実施形態の変形例と同じように第２実施形態の入力バッファー回路１を変形させてもよい。
【００８２】
２．集積回路装置
図９は、本実施の形態の集積回路装置のブロック図の一例である。
【００８３】
マイクロコンピューター７００（集積回路装置の一例）は、ＣＰＵ（Central Processing Unit）５１０、キャッシュメモリー５２０、ＲＯＭ（Read Only Memory）７１０、ＲＡＭ（Random Access Memory）７２０、ＭＭＵ（Memory Management Unit）７３０、ＬＣＤ（Liquid Crystal Display）コントローラー５３０、リセット回路５４０、プログラマブルタイマー５５０、リアルタイムクロック（ＲＴＣ：Real Time Clock）５６０、ＤＭＡ（Direct Memory Access）コントローラー５７０、割り込みコントローラー５８０、通信制御回路５９０、バスコントローラー６００、Ａ／Ｄ（Analog to Digital）変換器６１０、Ｄ／Ａ（Digital to Analog）変換器６２０、入力ポート６３０、出力ポート６４０、Ｉ／Ｏポート６５０、クロック発生回路６６０、プリスケーラー６７０、クロック停止制御回路７４０及びそれらを接続する汎用バス６８０、専用バス７５０等、各種ピン６９０等を含む。
【００８４】
入力ポート６３０として本実施形態の入力バッファー回路を使用することにより、長期間にわたり信頼性の高い集積回路装置を提供することができる。
【００８５】
３．電子機器
図１０に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、マイクロコンピューター（集積回路装置の一例）８１０、入力部８２０、メモリー８３０、電源生成部８４０、ＬＣＤ（Liquid Crystal Display）８５０、音出力部８６０を含む。
【００８６】
ここで、入力部８２０は、種々のデータを入力するためのものである。マイクロコンピューター８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリー８３０は、マイクロコンピューター８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【００８７】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカーなどのハードウェアにより実現できる。
【００８８】
図１１（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカー９５６を備える。
【００８９】
図１１（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカー９６８を備える。
【００９０】
図１１（Ｃ）に、電子機器の１つであるパーソナルコンピューター９７０の外観図の例を示す。このパーソナルコンピューター９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【００９１】
本実施の形態の集積回路装置を図１１（Ａ）〜図１１（Ｃ）の電子機器に組み込むことにより、長期間にわたり信頼性の高い電子機器を提供することができる。
【００９２】
なお、本実施形態を利用できる電子機器としては、図１１（Ａ）〜図１１（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクター、ワードプロセッサー、ビューファインダー型又はモニター直視型のビデオテープレコーダー、カーナビゲーション装置等の種々の電子機器を考えることができる。
【００９３】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００９４】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００９５】
１  入力バッファー回路、２  入力端子、４  出力端子、６  入力端子、１０  レベルシフト回路、１２  ＰＭＯＳトランジスター、１４  ＰＭＯＳトランジスター、１６  ＮＭＯＳトランジスター、１８  ＮＭＯＳトランジスター、２０  インバーター回路、２２  ＰＭＯＳトランジスター、２４  ＮＭＯＳトランジスター、３０  インバーター回路、３２  ＰＭＯＳトランジスター、３４  ＮＭＯＳトランジスター、４０  インバーター回路、４２  ＰＭＯＳトランジスター、４４  ＮＭＯＳトランジスター、５０  サブストレート電位供給回路、５２  ＰＭＯＳトランジスター、５４  ＰＭＯＳトランジスター、１０２  ＰＭＯＳトランジスター、１０４  ＮＭＯＳトランジスター、１０６  ＰＭＯＳトランジスター、１０８  ＮＭＯＳトランジスター、５１０  ＣＰＵ、５２０  キャッシュメモリー、５３０  ＬＣＤコントローラー、５４０  リセット回路、５５０  プログラマブルタイマー、５６０  リアルタイムクロック（ＲＴＣ）、５７０  ＤＭＡコントローラー、５８０  割り込みコントローラー、５９０  通信制御回路、６００  バスコントローラー、６１０  Ａ／Ｄ変換器、６２０  Ｄ／Ａ変換器、６３０  入力ポート、６４０  出力ポート、６５０  Ｉ／Ｏポート、６６０  クロック発生回路、６７０  プリスケーラー、６８０  汎用バス、６９０  各種ピン、７００  マイクロコンピューター（集積回路装置）、７１０  ＲＯＭ、７２０  ＲＡＭ、７３０  ＭＭＵ、７４０  クロック停止制御回路、７５０  専用バス、８００  電子機器、８１０  マイクロコンピューター（集積回路装置）、８２０  入力部、８３０  メモリー、８４０  電源生成部、８５０  ＬＣＤ、８６０  音出力部、９５０  携帯電話、９５２  ダイヤルボタン、９５４  ＬＣＤ、９５６  スピーカー、９６０  携帯型ゲーム装置、９６２  操作ボタン、９６４  十字キー、９６６  ＬＣＤ、９６８  スピーカー、９７０  パーソナルコンピューター、９７２  キーボード、９７４  ＬＣＤ、９７６  音出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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