(57)【要約】【課題】トランジスタ特性のバラツキに応じて遅延回路の遅延特性を設定することを特徴とする。【解決手段】定電流源１２と、ゲートとドレインが結合され、定電流源の電流が流れるＭＯＳトランジスタ１４とを含み、ＭＯＳトランジスタ１４のゲートのノードからバイアス電圧を出力するバイアス回路部１０と、インバータ２６と、電流通路がインバータの入力ノードと基準電位ノードとの間に直列に挿入され、バイアス電圧がゲートに供給されるＭＯＳトランジスタ２１及び入力信号ＩＮがゲートに供給されるＭＯＳトランジスタ２２と、インバータの入力ノードと基準電位のノードとの間に挿入された容量２５と、電流通路が電源電位ノードとインバータの入力ノードとの間に挿入され、入力信号がゲートに供給されるＭＯＳトランジスタ２３とを含み、インバータの出力ノードから信号を出力する遅延部２０とを具備している。【選択図】    図１
2011049880.tif 000002
【特許請求の範囲】
【請求項１】
定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記定電流源の電流が流れる第１のＭＯＳトランジスタとを含み、上記第１のＭＯＳトランジスタのゲートのノードからバイアス電圧を出力するバイアス回路部と、
ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記バイアス電圧がゲートに供給される第２のＭＯＳトランジスタ及び入力信号がゲートに供給される第３のＭＯＳトランジスタと、上記ゲート回路の入力ノードと基準電位のノードとの間に挿入された容量と、ソース、ドレイン間の電流通路が電源電位ノードと上記ゲート回路の入力ノードとの間に挿入され、上記入力信号がゲートに供給される第４のＭＯＳトランジスタとを含み、上記ゲート回路の出力ノードから信号を出力する遅延部と
を具備したことを特徴する遅延回路。
【請求項２】
第１の定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記第１の定電流源の電流が流れる第１極性の第１のＭＯＳトランジスタとを含み、上記第１のＭＯＳトランジスタのゲートのノードから第１のバイアス電圧を出力する第１のバイアス出力回路と、第２の定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記第２の定電流源の電流が流れる第２極性の第２のＭＯＳトランジスタとを含み、上記第２のＭＯＳトランジスタのゲートのノードから第２のバイアス電圧を出力する第２のバイアス出力回路とを有するバイアス回路部と、
ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記第１のバイアス電圧がゲートに供給される第１極性の第３のＭＯＳトランジスタ及び入力信号がゲートに供給される第１極性の第４のＭＯＳトランジスタと、上記ゲート回路の入力ノードと電源電位のノードとの間に直列に挿入され、上記第２のバイアス電圧がゲートに供給される第２極性の第５のＭＯＳトランジスタ及び入力信号がゲートに供給される第２極性の第６のＭＯＳトランジスタと、上記ゲート回路の入力ノードと基準電位ノードとの間に挿入された容量とを含み、上記ゲート回路の出力ノードから信号を出力する遅延部と
を具備したことを特徴する遅延回路。
【請求項３】
前記バイアス回路部に対して前記遅延部が複数設けられており、前記バイアス回路部から出力されるバイアス電圧が前記複数の各遅延部に並列的に供給されることを特徴する請求項１または２記載の遅延回路。
【請求項４】
メモリ回路と、
外部から入力されるイネーブル制御信号に基づいて内部クロック信号を発生するクロック信号発生回路と、
上記クロック信号発生回路で発生されたクロック信号を遅延する遅延回路と、
上記遅延回路で遅延されたクロック信号に同期して動作し、上記メモリ回路からのデータ読出し動作、メモリ回路に対するデータ書き込み動作を制御する制御回路とを具備し、
上記遅延回路は、
定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記定電流源の電流が流れる第１のＭＯＳトランジスタとを含み、上記第１のＭＯＳトランジスタのゲートのノードからバイアス電圧を出力するバイアス回路部と、
ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記バイアス電圧がゲートに供給される第２のＭＯＳトランジスタ及び入力信号がゲートに供給される第３のＭＯＳトランジスタと、上記ゲート回路の入力ノードと基準電位のノードとの間に挿入された容量と、ソース、ドレイン間の電流通路が電源電位ノードと上記ゲート回路の入力ノードとの間に挿入され、上記入力信号がゲートに供給される第４のＭＯＳトランジスタとを含み、上記ゲート回路の出力ノードから信号を出力する遅延部とを備えたことを特徴する半導体記憶装置。
【請求項５】
メモリ回路と、
外部から入力されるイネーブル制御信号に基づいて内部クロック信号を発生するクロック信号発生回路と、
上記クロック信号発生回路で発生されたクロック信号を遅延する遅延回路と、
上記遅延回路で遅延されたクロック信号に同期して動作し、上記メモリ回路からのデータ読出し動作、メモリ回路に対するデータ書き込み動作を制御する制御回路とを具備し、
上記遅延回路は、
第１の定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記第１の定電流源の電流が流れる第１極性の第１のＭＯＳトランジスタとを含み、上記第１のＭＯＳトランジスタのゲートのノードから第１のバイアス電圧を出力する第１のバイアス出力回路と、第２の定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記第２の定電流源の電流が流れる第２極性の第２のＭＯＳトランジスタとを含み、上記第２のＭＯＳトランジスタのゲートのノードから第２のバイアス電圧を出力する第２のバイアス出力回路とを有するバイアス回路部と、
ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記第１のバイアス電圧がゲートに供給される第１極性の第３のＭＯＳトランジスタ及び入力信号がゲートに供給される第１極性の第４のＭＯＳトランジスタと、上記ゲート回路の入力ノードと電源電位のノードとの間に直列に挿入され、上記第２のバイアス電圧がゲートに供給される第２極性の第５のＭＯＳトランジスタ及び入力信号がゲートに供給される第２極性の第６のＭＯＳトランジスタと、上記ゲート回路の入力ノードと基準電位ノードとの間に挿入された容量とを含み、上記ゲート回路の出力ノードから信号を出力する遅延部とを備えたことを特徴する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路及び遅延回路を備えた半導体記憶装置に係り、特に外部信号に基づき内部で生成されるクロック信号を遅延してタイミング調整を行なうために使用される遅延回路に関する。
【背景技術】
【０００２】
半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを取り扱う用途の増加と共に需要が急増している。フラッシュメモリでは、１つのメモリセルに２ビット以上のデータを記憶することのできる多値技術を採用することにより、小さなチップ面積で、より多くのデータを記憶することが可能である。
【０００３】
ＮＡＮＤ型フラッシュメモリを製造する際、微細化に伴うメモリセル特性の悪化により、メモリセル特性向上の最適化を行なうことが非常に困難になり、設計後に製造プロセスを変更する必要が生じる、または設計後の製造プロセスにバラツキが生じる可能性がある。トランジスタ特性や抵抗の値は、デバイスシュミレーションと試作品の測定結果からモデル化しているが、製造プロセスの変更やバラツキによって影響を受ける。特に、外部とのデータ入出力において高スループットを実現するために、設計時にチップ内部で詳細なタイミング調整が行なわれている。
【０００４】
従来、このようなタイミング調整を行なうために、チップ内部に、インバータチェーンや、抵抗及び容量を用いて構成された遅延回路を設けている。しかし、微細化が進むのに伴い、メモリセルにおけるトランジスタ特性や抵抗の値が変化すると、遅延回路の遅延時間の設計値と実際のチップにおける遅延タイミングとの間で誤差が生じ、所望のスループットが得られなくなる。
【０００５】
なお、特許文献１には、デジタル信号の状態に応じてＭＯＳ電界効果トランジスタ電流源でコンデンサを充電し、または蓄積電荷を放電することによりランプ電圧を発生させ、このランプ電圧が閾値に達するまでの時間を利用して遅延時間を設定する遅延回路が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平３−１０９８１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、トランジスタ特性のバラツキに応じて遅延特性が設定でき、もって半導体記憶装置におけるデータ入出力を高スループットで実現できる遅延回路及び遅延回路を備えた半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態に係る遅延回路は、定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記定電流源の電流が流れる第１のＭＯＳトランジスタとを含み、上記第１のＭＯＳトランジスタのゲートのノードからバイアス電圧を出力するバイアス回路部と、ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記バイアス電圧がゲートに供給される第２のＭＯＳトランジスタ及び入力信号がゲートに供給される第３のＭＯＳトランジスタと、上記ゲート回路の入力ノードと基準電位のノードとの間に挿入された容量と、ソース、ドレイン間の電流通路が電源電位ノードと上記ゲート回路の入力ノードとの間に挿入され、上記入力信号がゲートに供給される第４のＭＯＳトランジスタとを含み、上記ゲート回路の出力ノードから信号を出力する遅延部とを具備している。
【０００９】
また、本発明の一実施形態に係る半導体記憶装置は、メモリ回路と、外部から入力されるイネーブル制御信号に基づいて内部クロック信号を発生するクロック信号発生回路と、上記クロック信号発生回路で発生されたクロック信号を遅延する遅延回路と、上記遅延回路で遅延されたクロック信号に同期して動作し、上記メモリ回路からのデータ読出し動作、メモリ回路に対するデータ書き込み動作を制御する制御回路とを具備し、上記遅延回路は、定電流源と、ゲートとドレインが結合され、ソース、ドレイン間の電流通路に上記定電流源の電流が流れる第１のＭＯＳトランジスタとを含み、上記第１のＭＯＳトランジスタのゲートのノードからバイアス電圧を出力するバイアス回路部と、ゲート回路と、ソース、ドレイン間の電流通路が上記ゲート回路の入力ノードと基準電位ノードとの間に直列に挿入され、上記バイアス電圧がゲートに供給される第２のＭＯＳトランジスタ及び入力信号がゲートに供給される第３のＭＯＳトランジスタと、上記ゲート回路の入力ノードと基準電位のノードとの間に挿入された容量と、ソース、ドレイン間の電流通路が電源電位ノードと上記ゲート回路の入力ノードとの間に挿入され、上記入力信号がゲートに供給される第４のＭＯＳトランジスタとを含み、上記ゲート回路の出力ノードから信号を出力する遅延部とを備えている。
【発明の効果】
【００１０】
本発明によれば、トランジスタの特性のバラツキに応じて遅延特性が設定でき、もって半導体記憶装置におけるデータ入出力を高スループットで実現できる遅延回路及び遅延回路を備えた半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る遅延回路の構成を示す回路図。
【図２】図１の遅延回路の動作の一例を示すタイミング波形図。
【図３】第１の実施形態の変形例に係る遅延回路の構成を示すブロック図。
【図４】第２の実施形態に係る遅延回路の構成を示す回路図。
【図５】第３の実施形態に係る遅延回路の構成を示す回路図。
【図６】第４の実施形態に係る遅延回路の構成を示す回路図。
【図７】第１の実施形態に係る半導体記憶装置の平面図。
【図８】図７の半導体記憶装置から一部の回路を抽出して示すブロック図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明を実施の形態により説明する。なお、種々の実施形態において、図中、対応する箇所には同じ符号を付して重複する説明は省略する。
【００１３】
（第１の実施形態の遅延回路）  
図１は、第１の実施形態に係る遅延回路の構成を示す回路図である。本実施形態に係る遅延回路は、バイアス回路部１０と遅延部２０とから構成されている。
【００１４】
バイアス回路部１０は、スイッチ用のＰチャネルのＭＯＳトランジスタ１１、定電流源１２、抵抗１３、及びＮチャネルのＭＯＳトランジスタ１４を含む。ＭＯＳトランジスタ１１のソースは電源電位ＶＤＤのノードに接続されている。ＭＯＳトランジスタ１１のゲートにはスイッチ制御信号／ＳＷが供給される。定電流源１２は、ＭＯＳトランジスタ１１のドレインと抵抗１３の一端との間に接続されている。抵抗１３の他端は、ＭＯＳトランジスタ１４のドレインに接続されている。ＭＯＳトランジスタ１４のゲートは、定電流源１２と抵抗１３の共通接続ノードに接続されている。ＭＯＳトランジスタ１４のソースは基準電位ノードに接続されている。すなわち、バイアス回路部１０は、定電流源１２と、ゲートとドレインが抵抗１３を介して結合され、ソース、ドレイン間の電流通路に定電流源１２の電流が流れるＭＯＳトランジスタ１４を含み、ＭＯＳトランジスタ１４のゲートのノードからバイアス電圧Ｖbiasを出力する。
【００１５】
遅延部２０は、ＮチャネルのＭＯＳトランジスタ２１、２２、ＰチャネルのＭＯＳトランジスタ２３、抵抗２４、容量２５、及びインバータ２６を含む。インバータ２６の入力ノードと基準電位ノードとの間には、抵抗２４、ＭＯＳトランジスタ２１のソース、ドレイン間の電流通路、及びＭＯＳトランジスタ２２のソース、ドレイン間の電流通路が直列に挿入されている。ＭＯＳトランジスタ２１のゲートにはバイアス電圧Ｖbiasが供給される。ＭＯＳトランジスタ２２のゲートには入力信号ＩＮが供給される。また、インバータ２６の入力ノードと基準電位ノードとの間には容量２５が挿入されている。さらに、インバータ２６の入力ノードと電源電位ＶＤＤのノードとの間には、ＭＯＳトランジスタ２３のソース、ドレイン間の電流通路が挿入されている。ＭＯＳトランジスタ２３のゲートにも入力信号ＩＮが供給される。そして、インバータ２６の出力ノードから信号ＯＵＴが出力される。すなわち、遅延部２０は、インバータ２６と、ソース、ドレイン間の電流通路がインバータ２６の入力ノードと基準電位ノードとの間に直列に挿入され、バイアス電圧Ｖbiasがゲートに供給されるＭＯＳトランジスタ２１及び入力信号ＩＮがゲートに供給されるＭＯＳトランジスタ２２と、インバータ２６の入力ノードと基準電位ノードとの間に挿入された容量２５と、ソース、ドレイン間の電流通路が電源電位ノードとインバータ２６の入力ノードとの間に挿入され、入力信号ＩＮがゲートに供給されるＭＯＳトランジスタ２３とを含み、インバータ２６の出力ノードから信号ＯＵＴを出力する。
【００１６】
このような遅延回路は、半導体記憶装置、例えば、浮遊ゲート及び制御ゲートを有するメモリセルトランジスタが設けられたＮＡＮＤ型フラッシュメモリに内蔵される。従って、ＮＡＮＤ型フラッシュメモリのチップ製造後に、チップ内でトランジスタ特性や抵抗の値にバラツキが発生すると、これに伴って図１の遅延回路においても同様にトランジスタ特性や抵抗の値にバラツキが発生する。
【００１７】
図２は、図１の遅延回路の動作の一例を示すタイミング波形図である。  
スイッチ制御信号／ＳＷがロウ（“０”）レベルのとき、ＭＯＳトランジスタ１１がオン状態になり、バイアス回路部１０が動作状態に制御される。このとき、ＭＯＳトランジスタ１４のゲートのノードには、定電流源１２の電流値、抵抗１３の値、及びＭＯＳトランジスタ１４の特性、例えば閾値などのトランジスタの駆動能力に応じた値のバイアス電圧Ｖbiasが発生する。スイッチ制御信号／ＳＷがハイ（“１”）レベルのときは、ＭＯＳトランジスタ１１がオフ状態になり、バイアス回路部１０が非動作状態に制御され、バイアス電圧Ｖbiasは発生しない。
【００１８】
バイアス回路部１０が動作状態であり、遅延部２０に入力される入力信号ＩＮがロウレベルのとき、ＭＯＳトランジスタ２３がオン状態になり、インバータ２６の入力ノードが接続されている図１中のノードＡは電源電位ＶＤＤのハイ（“１”）レベルに充電されている。このとき、インバータ２６の出力ノードから出力される信号ＯＵＴはロウレベルとなる。
【００１９】
入力信号ＩＮがハイレベルに変化すると、ＭＯＳトランジスタ２３がオフ状態になり、ＭＯＳトランジスタ２２がオン状態になる。ＭＯＳトランジスタ２１のゲートにはバイアス電圧Ｖbiasが供給されているので、このＭＯＳトランジスタ２１のソース、ドレイン間の電流通路には、ＭＯＳトランジスタ１４のソース、ドレイン間の電流通路に流れる電流と等しい値の電流が流れる。すなわち、容量２５に予め充電されていた電荷が一定の電流により放電を開始されるため、ノードＡの電圧は図示するように一定の勾配で低下していく。そして、ノードＡの電圧がインバータ２６の回路閾値（Ｖth）に達すると、信号ＯＵＴがロウレベルからハイレベルに反転する。次に、入力信号ＩＮが再びロウレベルに変化すると、ＭＯＳトランジスタ２３がオン状態になり、信号ＯＵＴは直ちにハイレベルに反転する。すなわち、図１の遅延回路では、入力信号ＩＮの立ち上がりエッジがｔdrの時間だけ遅延されて、信号ＯＵＴとして出力される。
【００２０】
いま、抵抗１３、２４が共に設計値よりも高く製造された場合を考える。抵抗１３の値が大きくなると、その両端間における電圧降下が増大するので、バイアス電圧Ｖbiasの値は設計値よりも大きくなる。従って、バイアス電圧Ｖbiasがゲートに供給される遅延部２０内のＭＯＳトランジスタ２１に流れる電流も増加する。すなわち、遅延部２０では、抵抗２４の値が大きくなった分だけ、ＭＯＳトランジスタ２１に流れる電流が増加する。従って、容量２５からの放電時に、抵抗１３、２４が設計値となるように製造された場合と同様の勾配でノードＡの電圧が低下する。この結果、遅延時間ｔdrの変動が抑制される。
【００２１】
上記とは反対に抵抗１３、２４が共に設計値よりも低く製造された場合、バイアス電圧Ｖbiasの値は抵抗１３の値の低下に伴って小さくなり、これによりＭＯＳトランジスタ２１に流れる電流が減少し、抵抗２４の値の低下に伴う変動が相殺される。この結果、遅延時間ｔdrの変動が抑制される。
【００２２】
次に、ＭＯＳトランジスタの特性、例えば駆動能力が設計値よりも低く製造された場合を考える。ＭＯＳトランジスタ１４の駆動能力が低くなると、定電流源１２はいままでと同じ値の電流をＭＯＳトランジスタ１４に流そうとするので、バイアス電圧Ｖbiasの値が設計値よりも大きくなる。すなわち、遅延部２０では、ＭＯＳトランジスタ２１の駆動能力が低くなった分だけ、ゲート電圧が上昇するので、ＭＯＳトランジスタ２１に流れる電流の値は、ＭＯＳトランジスタ１４、２１の駆動能力が設計値となるように製造された場合と変わらない。この結果、遅延時間ｔdrの変動が抑制される。
【００２３】
上記とは反対にＭＯＳトランジスタの駆動能力が設計値よりも高く製造された場合、バイアス電圧Ｖbiasの値はＭＯＳトランジスタ１４の駆動能力の上昇に伴って小さくなり、ＭＯＳトランジスタ２１の駆動能力が高くなった分だけ、ゲート電圧が低下するので、ＭＯＳトランジスタ２１の駆動能力の上昇に伴う変動が相殺される。この結果、遅延時間ｔdrの変動が抑制される。
【００２４】
このように、図１の遅延回路では、トランジスタ特性や抵抗の値にバラツキが生じた場合でも、遅延時間ｔdrの変動が抑制される。
【００２５】
（第１の実施形態の変形例の遅延回路）  
図３は、第１の実施形態の変形例に係る遅延回路の構成を示すブロック図である。本遅延回路が内蔵されるチップには多数の遅延回路が配置形成される。このような場合、バイアス回路部１０と遅延部２０とを一対一に対応させて配置すると、素子数が増大し、チップ面積が大型化する。そこで、本変形例では、複数の遅延部２０に対して１つのバイアス回路部１０を配置し、バイアス回路部１０から出力されるバイアス電圧Ｖbiasを複数の遅延部２０に並列的に供給する構成としている。
【００２６】
このような構成とすることにより、素子数の増大を防ぎ、チップ面積の大型化が阻止できると共に、消費電流の削減も図ることができる。
【００２７】
（第２の実施形態の遅延回路）  
図４は、第２の実施形態に係る遅延回路の構成を示す回路図である。本実施形態に係る遅延回路は、バイアス回路部１０と遅延部２０ａとから構成されている。本実施形態に係る遅延回路が図１に示した第１の実施形態のものと異なるところは、遅延部２０ａ内のインバータ２６の代わりに２入力ＮＯＲゲート回路２７が設けられている点、ノードＡがＮＯＲゲート回路２７の一方の入力ノードに接続されている点、及び入力信号ＩＮを反転してＮＯＲゲート回路２７の他方の入力ノードに供給するインバータ２８が追加されている点である。
【００２８】
図１の遅延回路では、入力信号ＩＮがハイレベルからロウレベルに変化する際に、ＰチャネルのＭＯＳトランジスタ２３がオンし、このＭＯＳトランジスタ２３を介してノードＡを充電することにより、出力信号ＯＵＴをロウレベルに設定している。この場合、ノードＡには容量２５が接続されているので、充電時にノードＡの電圧の立ち上がりが遅くなり、出力信号ＯＵＴがロウレベルに反転するタイミングが遅れることがある。
【００２９】
図４の遅延回路では、入力信号ＩＮがハイレベルからロウレベルに変化する際に、インバータ２８の出力信号によりＮＯＲゲート回路２７の一方の入力ノードの信号を直ちにハイレベルにすることができる。
【００３０】
すなわち、本実施形態の遅延回路では、図１の遅延回路と同様に、トランジスタ特性や抵抗の値にバラツキが生じた場合でも遅延時間ｔdrの変動が抑制できる効果が得られる上に、さらに、出力信号ＯＵＴがロウレベルに反転するタイミングの遅れを改善できるという効果も得られる。
【００３１】
なお、本実施形態においても、図３の変形例と同様に、複数の遅延部２０ａに対して１つのバイアス回路部１０を配置し、バイアス回路部１０から出力されるバイアス電圧Ｖbiasを複数の遅延部２０ａに並列的に供給するように変形してもよい。
【００３２】
（第３の実施形態の遅延回路）  
ところで、第１、第２の実施形態及び変形例では、入力信号ＩＮの立上がりエッジのみが遅延され、立下がりエッジは遅延されない遅延回路について説明した。しかし、本発明は、入力信号ＩＮの立上がりエッジ及び立下がりエッジの両方を遅延する遅延回路に実施することもできる。
【００３３】
図５は、立上がりエッジ及び立下がりエッジの両方を遅延する第３の実施形態に係る遅延回路の構成を示す回路図である。本実施形態に係る遅延回路は、バイアス回路部３０と遅延部４０とから構成されている。
【００３４】
バイアス回路部３０は、第１のバイアス出力回路３０ａ及び第２のバイアス出力回路３０ｂを有する。第１のバイアス出力回路３０ａは、図１中に示すものと同様に、スイッチ用のＰチャネルのＭＯＳトランジスタ１１、定電流源１２、抵抗１３、及びＮチャネルのＭＯＳトランジスタ１４を含み、ＭＯＳトランジスタ１４のゲートのノードから第１のバイアス電圧Ｖbias1を出力する。
【００３５】
第２のバイアス出力回路３０ｂは、第１のバイアス出力回路３０ａと相補な構成を有し、かつ第１のバイアス出力回路３０ａとは電源電位ＶＤＤ及び基準電位の接続が逆にされた構成を有する。つまり、第２のバイアス出力回路３０ｂは、スイッチ用のＮチャネルのＭＯＳトランジスタ１１ｂ、定電流源１２ｂ、抵抗１３ｂ、及びＰチャネルのＭＯＳトランジスタ１４ｂを含み、ＭＯＳトランジスタ１４ｂのゲートのノードから第２のバイアス電圧Ｖbias2を出力する。これに伴って、スイッチ用のＮチャネルのＭＯＳトランジスタ１１ｂのゲートには、スイッチ制御信号／ＳＷと相補なレベルを有するスイッチ制御信号ＳＷが入力される。
【００３６】
遅延部４０は、ＮチャネルのＭＯＳトランジスタ４１、４２、ＰチャネルのＭＯＳトランジスタ４３、４４、抵抗４５、容量４６、及びインバータ４７を含む。インバータ４７の入力ノードには抵抗４５の一端が接続されている。抵抗４５の他端と基準電位ノードとの間には、ＭＯＳトランジスタ４１のソース、ドレイン間の電流通路、及びＭＯＳトランジスタ４２のソース、ドレイン間の電流通路が直列に挿入されている。ＭＯＳトランジスタ４１のゲートには第１のバイアス電圧Ｖbias1が供給される。ＭＯＳトランジスタ４２のゲートには入力信号ＩＮが供給される。抵抗４５の他端と電源電位ＶＤＤのノードとの間には、ＭＯＳトランジスタ４３のソース、ドレイン間の電流通路、及びＭＯＳトランジスタ４４のソース、ドレイン間の電流通路が直列に挿入されている。ＭＯＳトランジスタ４３のゲートには第２のバイアス電圧Ｖbias2が供給される。ＭＯＳトランジスタ４４のゲートには入力信号ＩＮが供給される。また、インバータ４７の入力ノードと基準電位ノードとの間には容量４６が挿入されている。そして、インバータ４７の出力ノードから信号ＯＵＴが出力される。
【００３７】
すなわち、遅延部４０は、インバータ４７と、インバータ４７の入力ノードに一端が接続されている抵抗４５と、ソース、ドレイン間の電流通路が抵抗４５の他端と基準電位ノードとの間に直列に挿入され、第１のバイアス電圧Ｖbias1がゲートに供給されるＭＯＳトランジスタ４１及び入力信号ＩＮがゲートに供給されるＭＯＳトランジスタ４２と、ソース、ドレイン間の電流通路が抵抗４５の他端と電源電位のノードとの間に直列に挿入され、第２のバイアス電圧Ｖbias2がゲートに供給されるＭＯＳトランジスタ４３及び入力信号ＩＮがゲートに供給されるＭＯＳトランジスタ４４と、インバータ４７の入力ノードと基準電位ノードとの間に挿入された容量４６とを含み、インバータ４７の出力ノードから信号ＯＵＴを出力する。
【００３８】
図５の遅延回路の動作は以下の通りである。  
スイッチ制御信号／ＳＷがロウレベルでかつＳＷがハイレベルのとき、ＭＯＳトランジスタ１１、１１ｂが共にオン状態になり、第１、第２のバイアス出力回路３０、３０ｂが共に動作状態に制御される。このとき、第１のバイアス出力回路３０ａにおいて、ＭＯＳトランジスタ１４のゲートのノードには、定電流源１２の電流値、抵抗１３の値、及びＭＯＳトランジスタ１４の特性、例えば閾値などのトランジスタの駆動能力に応じた値の第１のバイアス電圧Ｖbias1が発生する。同様に、第２のバイアス出力回路３０ｂにおいて、ＭＯＳトランジスタ１４ｂのゲートのノードには、定電流源１２ｂの電流値、抵抗１３ｂの値、及びＭＯＳトランジスタ１４ｂの特性、例えば閾値などのトランジスタの駆動能力に応じた値の第２のバイアス電圧Ｖbias2が発生する。スイッチ制御信号／ＳＷがハイレベルでかつＳＷがロウレベルのときは、ＭＯＳトランジスタ１１、１１ｂが共にオフ状態になり、バイアス回路部３０、３０ｂが共に非動作状態に制御され、第１、第２のバイアス電圧Ｖbias1、Ｖbias2は発生しない。
【００３９】
第１、第２のバイアス出力回路３０、３０ｂが共に動作状態であり、遅延部４０に入力される入力信号ＩＮがロウレベルのとき、ＭＯＳトランジスタ４４がオン状態になり、インバータ４７の入力ノードが接続されている図５中のノードＡは電源電位ＶＤＤのハイレベルに充電されている。このとき、インバータ４７の出力ノードから出力される信号ＯＵＴはロウレベルとなる。
【００４０】
次に入力信号ＩＮがハイレベルに変化すると、ＭＯＳトランジスタ４４がオフ状態になり、ＭＯＳトランジスタ４２がオン状態になる。ＭＯＳトランジスタ４１のゲートには第１のバイアス電圧Ｖbias1が供給されているので、このＭＯＳトランジスタ４１のソース、ドレイン間の電流通路には、ＭＯＳトランジスタ１４のソース、ドレイン間の電流通路に流れる電流と等しい値の電流が流れる。すなわち、容量４６に予め充電されていた電荷が一定の電流により放電を開始されるため、ノードＡの電圧は一定の勾配で低下していく。そして、ノードＡの電圧がインバータ４７の回路閾値（Ｖth）に達すると、信号ＯＵＴがロウレベルからハイレベルに反転する。すなわち、第１の実施形態で説明した場合と同様に、入力信号ＩＮの立上がりエッジは、信号ＩＮがハイレベルに変化した後からノードＡの電圧がインバータ４７の回路閾値（Ｖth）に達するまでの時間（図２中のｔdrに相当）だけ遅延される。
【００４１】
次に、入力信号ＩＮが再びロウレベルに変化すると、今度はＭＯＳトランジスタ４４がオン状態になり、ＭＯＳトランジスタ４２がオフ状態になる。ＭＯＳトランジスタ４３のゲートには第２のバイアス電圧Ｖbias2が供給されているので、このＭＯＳトランジスタ４３のソース、ドレイン間の電流通路には、ＭＯＳトランジスタ１４ｂのソース、ドレイン間の電流通路に流れる電流と等しい値の電流が流れる。この電流は定電流源１２ｂに流れる一定電流である。すなわち、予め放電されていた容量４６がＭＯＳトランジスタ４３に流れる一定電流により充電を開始されるため、ノードＡの電圧は一定の勾配で上昇していく。そして、ノードＡの電圧がインバータ４７の回路閾値（Ｖth）に達すると、信号ＯＵＴがハイレベルからロウレベルに反転する。すなわち、入力信号ＩＮの立下がりエッジは、信号ＩＮがロウレベルに変化した後からノードＡの電圧がインバータ４７の回路閾値（Ｖth）に達するまでの時間だけ遅延される。  
このように、図５の遅延回路では、入力信号ＩＮの立上がりエッジ及び立下がりエッジの両方が遅延される。
【００４２】
ここで、抵抗１３、１３ｂ、２４が設計値よりも高く製造された場合を考える。抵抗１３の値が大きくなると、その両端間における電圧降下が増大するので、第１のバイアス電圧Ｖbias1の値は設計値よりも大きくなる。従って、第１のバイアス電圧Ｖbias1がゲートに供給される遅延部４０内のＭＯＳトランジスタ４１に流れる電流も増加する。すなわち、遅延部４０では、抵抗４５の値が大きくなった分だけ、ＭＯＳトランジスタ４１に流れる電流が増加する。従って、容量４６からの放電時に、抵抗１３、４５が設計値となるように製造された場合と同様の勾配でノードＡの電圧が低下する。この結果、入力信号ＩＮの立上がりエッジにおける遅延時間の変動が抑制される。また、抵抗１３ｂの値が大きくなると、その両端間における電圧降下が増大するので、第２のバイアス電圧Ｖbias2の値は設計値よりも小さくなる。従って、第２のバイアス電圧Ｖbias2がゲートに供給される遅延部４０内のＭＯＳトランジスタ４３に流れる電流も増加する。すなわち、遅延部４０では、抵抗４５の値が大きくなった分だけ、ＭＯＳトランジスタ４１に流れる電流が増加する。従って、容量４６に対する充電時に、抵抗１３ｂ、４５が設計値となるように製造された場合と同様の勾配でノードＡの電圧が上昇する。この結果、入力信号ＩＮの立下がりエッジにおける遅延時間の変動が抑制される。
【００４３】
上記とは反対に抵抗１３、１３ｂ、２４が設計値よりも低く製造された場合、第１のバイアス電圧Ｖbias1の値は抵抗１３の値の低下に伴って小さくなり、これによりＭＯＳトランジスタ４１に流れる電流が減少し、抵抗４５の値の低下に伴う変動が相殺される。また、第２のバイアス電圧Ｖbias2の値は抵抗１３ｂの値の低下に伴って大きくなり、これによりＭＯＳトランジスタ４３に流れる電流が減少し、抵抗４５の値の低下に伴う変動が相殺される。
【００４４】
次に、ＭＯＳトランジスタの特性、例えば駆動能力が設計値よりも低く製造された場合を考える。ＭＯＳトランジスタ１４の駆動能力が低くなると、定電流源１２はいままでと同じ値の電流をＭＯＳトランジスタ１４に流そうとするので、第１のバイアス電圧Ｖbias1の値が設計値よりも大きくなる。すなわち、遅延部４０では、ＭＯＳトランジスタ４１の駆動能力が低くなった分だけ、ゲート電圧が上昇するので、ＭＯＳトランジスタ４１に流れる電流の値は、ＭＯＳトランジスタ１４、４１の駆動能力が設計値となるように製造された場合と変わらない。この結果、入力信号ＩＮの立上がりエッジにおける遅延時間の変動が抑制される。また、ＭＯＳトランジスタ１４ｂの駆動能力が低くなると、定電流源１２ｂはいままでと同じ値の電流をＭＯＳトランジスタ１４ｂに流そうとするので、第２のバイアス電圧Ｖbias2の値が設計値よりも小さくなる。すなわち、遅延部４０では、ＭＯＳトランジスタ４３の駆動能力が低くなった分だけ、ゲート電圧が降下するので、ＭＯＳトランジスタ４３に流れる電流の値は、ＭＯＳトランジスタ１４ｂ、４３の駆動能力が設計値となるように製造された場合と変わらない。この結果、入力信号ＩＮの立下がりエッジにおける遅延時間の変動が抑制される。
【００４５】
上記とは反対にＭＯＳトランジスタの駆動能力が設計値よりも高く製造された場合、第１のバイアス電圧Ｖbias1の値はＭＯＳトランジスタ１４の駆動能力の上昇に伴って小さくなり、第２のバイアス電圧Ｖbias2の値はＭＯＳトランジスタ１４ｂの駆動能力の上昇に伴って大きくなり、ＭＯＳトランジスタ４１の駆動能力が高くなった分だけそのゲート電圧が低下し、ＭＯＳトランジスタ４３の駆動能力が高くなった分だけそのゲート電圧が高くなり、ＭＯＳトランジスタ４１、４３の駆動能力の上昇に伴う変動が相殺される。この結果、入力信号ＩＮの立上がりエッジ、立下がりエッジにおける遅延時間の変動が抑制される。
【００４６】
このように、図５の遅延回路では、トランジスタ特性や抵抗の値にバラツキが生じた場合でも、入力信号ＩＮの立上がりエッジ、立下がりエッジにおける遅延時間の変動が抑制される。
【００４７】
なお、本実施形態においても、図３の変形例と同様に、複数の遅延部４０に対して１つのバイアス回路部３０を配置し、バイアス回路部３０から出力される第１、第２のバイアス電圧Ｖbias1、Ｖbias2を複数の遅延部４０に並列的に供給するように変形してもよい。
【００４８】
（第４の実施形態の遅延回路）  
図５に示した第３の実施形態の遅延回路では、トランジスタ特性及び抵抗の値にバラツキが生じた場合における遅延時間の変動を抑制している。しかし、トランジスタ特性にバラツキが生じた場合における遅延時間の変動を抑制するように構成してもよい。
【００４９】
図６は、第４の実施形態に係る遅延回路の構成を示す回路図である。図６の遅延回路が図５のものと異なるところは、バイアス回路部３０内の抵抗１３、１３ｂを省略し、かつ遅延部４０内の抵抗４５を省略した点である。
【００５０】
このような構成の遅延回路では、トランジスタ特性にバラツキが生じた場合でも、入力信号ＩＮの立上がりエッジ、立下がりエッジにおける遅延時間の変動が抑制される。
【００５１】
なお、本実施形態においても、図３の変形例と同様に、複数の遅延部４０に対して１つのバイアス回路部３０を配置し、バイアス回路部３０から出力される第１、第２のバイアス電圧Ｖbias1、Ｖbias2を複数の遅延部４０に並列的に供給するように変形してもよい。
【００５２】
（第１の実施形態の半導体記憶装置）
図７は、第１の実施形態に係る半導体記憶装置の平面図である。この半導体記憶装置は、例えばＮＡＮＤ型フラッシュメモリであり、浮遊ゲート及び制御ゲートを有する複数のメモリセルトランジスタが配置形成された複数のセルアレイ５０、セルアレイ５０内のワード線を選択する複数のロウデコーダ５１、セルアレイ５０内のビット線を選択する複数のカラムデコーダ５２、及び周辺回路５３を有する。周辺回路５３内には、クロック信号発生回路、データの入出力及び制御信号の入力を行なう入出力回路、複数のデータを時系列的に転送するパイプライン処理回路などが形成されている。
【００５３】
ＮＡＮＤ型フラッシュメモリでは、外部から供給されるチップイネーブル信号ＣＥ、もしくはリードイネーブル信号ＲＥに基づき、クロック信号発生回路より内部クロック信号が発生され、このクロック信号に同期してメモリ内部の各回路の動作タイミングが制御される。セルアレイ５０内のメモリセルトランジスタの特性や抵抗の値は製造プロセスの変更やバラツキに伴って変動する。従って、セルアレイ５０からのデータ読出し動作、セルアレイ５０に対するデータ書き込み動作を制御する制御回路、例えばカラムデコーダ５２などの動作タイミングを調整する必要がある。セルアレイ５０からのデータ読出し動作、セルアレイ５０に対するデータ書き込み動作を制御する制御回路の動作は、内部クロック信号に基づいて制御されるので、内部クロック信号のタイミングを調整する必要がある。そこで、ＮＡＮＤ型フラッシュメモリでは、図７中に矢印で示す内部クロック信号の転送経路の途中に遅延回路を配置し、内部クロック信号のタイミングを調整している。
【００５４】
図８は、図７の半導体記憶装置から一部の回路を抽出して示すブロック図である。カラムデコーダ５２、パイプライン処理回路５４、入出力回路５５は、セルアレイ５０からのデータ読出し動作、セルアレイ５０に対するデータ書き込み動作を制御する。クロック信号発生回路５６は、外部から供給されるチップイネーブル信号ＣＥ、もしくはリードイネーブル信号ＲＥに基づき、内部クロック信号ＣＫを発生する。そして、クロック信号発生回路５６と、カラムデコーダ５２、パイプライン処理回路５４、入出力回路５５との間に遅延回路５７、５８、５９が挿入されている。
【００５５】
外部からチップイネーブル信号ＣＥ、もしくはリードイネーブル信号ＲＥが入力されると、クロック信号発生回路５６でデータ入出力用の内部クロック信号ＣＫが発生される。遅延回路５７、５８、５９は、カラムデコーダ５２、パイプライン処理回路５４、入出力回路５５のそれぞれでデータを入出力する際に、データのセットアップ（setup）時間とホールド（hold）時間を保証するために、クロック信号発生回路５６で発生された内部クロック信号ＣＫを遅延してタイミングの調整を行なう。これらの遅延回路５７、５８、５９として、先に述べたような第１、第２、第３、第４の実施形態及び変形例の遅延回路が用いられる。これらの遅延回路では、メモリセルトランジスタのトランジスタ特性のバラツキに応じて遅延特性が設定できるので、データ入出力を高スループットで実現することができる。特に、メモリが高速化され、チップイネーブル信号ＣＥ、もしくはリードイネーブル信号ＲＥのサイクルタイムが短くなる程、セルアレイ５０からのデータ読出し動作、セルアレイ５０に対するデータ書き込み動作を制御する制御回路において、より正確にデータのセットアップ時間とホールド時間を確保する必要がある。つまり、精度の高い遅延回路が必要になる。なお、第１、第２の実施形態及び変形例の遅延回路を用いる場合、データの出力動作は、内部クロック信号の立上がりエッジにのみ同期したいわゆるＳＤＲ方式となり、第３、第４の実施形態及び変形例の遅延回路を用いる場合、データの出力動作は、内部クロック信号の立上がりエッジ及び立下がりエッジの両方に同期したいわゆるＤＤＲ方式となる。
【００５６】
例えば、遅延回路の遅延時間を５ｎｓに設計し、温度ばらつきが−４０℃〜＋１００℃、動作電圧のばらつきが１．８Ｖ〜２．４Ｖ、トランジスタの閾値のばらつきが±１００ｍＶ、抵抗のばらつきが±１５％である種々の条件下において、インバータチェーンを用いて構成された従来の遅延回路、抵抗及び容量を用いて構成された従来の遅延回路と、各実施形態の遅延回路に生じる遅延時間のばらつきをシミュレーションしたところ、以下のような結果が得られた。すなわち、インバータチェーンを用いて構成された従来の遅延回路に生じる遅延時間のばらつきが±５０％、抵抗及び容量を用いて構成された従来の遅延回路に生じる遅延時間のばらつきが±４０％であるのに対し、各実施形態の遅延回路に生じる遅延時間のばらつきは±１５％であった。
【００５７】
なお、本発明は上記各実施形態及び変形例に限定されるものではなく、さらに種々の変形が可能であることはいうまでもない。例えば、図１の実施形態において、ノードＡと基準電位ノードとの間にソース、ドレイン間の電流通路が直列に挿入されている２つのＭＯＳトランジスタ２１、２２は、どちらがノードＡに近い側に配置されていてもよい。
【符号の説明】
【００５８】
１０、３０…バイアス回路部、２０、２０ａ、４０…遅延部、５７、５８、５９…遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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