(57)【要約】      （修正有）【課題】ＨＶ系トランジスタでの閾値電圧の上昇を防止する半導体装置とその製造方法を提供する。【解決手段】半導体基板１０と、トランジスタ領域の半導体基板１０を素子領域に分離する素子分離絶縁膜２０４と、トランジスタ領域に設けられた複数のトランジスタと、素子分離絶縁膜２０４の下に形成された反転防止拡散層２０９とを具備し、トランジスタは、素子領域上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形成され素子分離絶縁膜２０４上に延びるゲート電極２０３と、ゲート電極２０３を挟むように半導体基板１０表面に形成された拡散層１８を有し、素子分離絶縁膜２０４は、素子領域に隣接する領域２０４−１と、領域２０４−１の底部より深い底部を有する領域２０４−２とを有し、反転防止拡散層２０９は、領域２０４−２の下に形成されている。【選択図】図２
2011077405.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
第１トランジスタ領域の前記半導体基板を第１素子領域に分離する第１素子分離絶縁膜
と、
第２トランジスタ領域の前記半導体基板を第２素子領域に分離する第２素子分離絶縁膜
と、
前記第１トランジスタ領域に設けられた複数の第１トランジスタと、
前記第２トランジスタ領域に設けられた複数の第２トランジスタと、
前記第１素子分離絶縁膜の下に形成された反転防止拡散層とを具備し、
前記第１トランジスタは、前記第１素子領域上に形成された第１ゲート絶縁膜と、前記
第１ゲート絶縁膜上に形成され前記第１素子分離絶縁膜上に延びる第１ゲート電極と、前
記第１ゲート電極を挟むように前記半導体基板表面に形成された第１拡散層を有し、
前記第２トランジスタは、前記第２素子領域上に形成され、前記第１ゲート絶縁膜より
も膜厚の薄い第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極
と、前記第２ゲート電極を挟むように前記半導体基板表面に形成された第２拡散層を有し
、
前記第１素子分離絶縁膜は、前記第１素子領域に隣接する第１領域と、前記第１領域の
底部より深い底部を有する第２領域とを有し、
前記反転防止拡散層は、前記第１素子分離絶縁膜の前記第２領域の下に形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第１トランジスタのチャネル領域は前記第１ゲート電極及び前記第１素子分離絶縁
膜の前記第１領域の下に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極の端部は、前記第１素子分離絶縁膜の前記第１領域上に形成されて
いることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
半導体基板の第１トランジスタ領域の第１領域に第１ゲート絶縁膜を形成し、
前記第１領域を取り囲む第２領域に前記第１ゲート絶縁膜より膜厚の薄い第２ゲート絶
縁膜を形成するとともに、第２トランジスタ領域に前記第２ゲート絶縁膜を形成し、
前記第１及び第２ゲート絶縁膜並びに前記半導体基板をエッチングすることにより、前
記第１トランジスタ領域の前記第１領域に第１の溝を形成するとともに、前記第２領域に
前記第１の溝よりも深い第２の溝と、前記第２のトランジスタ領域に第３の溝を形成し、
前記第１及び第２の溝内に絶縁膜を埋め込み第１素子分離絶縁膜を形成するとともに、
前記第３の溝内に前記絶縁膜を埋め込んで第２素子分離絶縁膜を形成し、
前記第１素子分離絶縁膜の前記第２の溝の下に反転防止拡散層を形成し、
前記第１トランジスタ領域の前記第１ゲート絶縁膜上に延びる第１ゲート電極を形成し
、前記第２トランジスタ領域の前記第２ゲート絶縁膜上に第２ゲート電極を形成し、
前記第１及び第２ゲート電極をマスクとして拡散層を形成する工程を有することを特徴
とする半導体装置の製造方法。
【請求項５】
前記第１ゲート絶縁膜を形成する工程の前に、
前記半導体基板上の、前記第１トランジスタ領域の上面を掘り下げることにより、前記
第１トランジスタ領域の前記第１ゲート絶縁膜の上面と前記第２トランジスタ領域の前記
第２ゲート絶縁膜の上面が等しくなり、
前記第１トランジスタ領域において、前記第２ゲート絶縁膜の上面が前記第１ゲート絶
縁膜の上面より低くなるようにする工程を有し、
前記第３の溝は前記第２の溝よりも浅くなることを特徴とする請求項１に記載の半導体
装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するもので、例えば、周辺回路部に高電圧
（ＨＶ）系トランジスタ領域を有し、ＨＶ系トランジスタの素子分離絶縁膜が第１部分と
、底面がこの第１部分よりも深い第２部分とを有する半導体装置に関する。
【背景技術】
【０００２】
データの電気的書き換え（書き込み及び消去）が可能な不揮発性の半導体記憶装置とし
て、例えばＮＡＮＤ型フラッシュメモリがある。このフラッシュメモリの場合、メモリセ
ル部の周辺に複数のトランジスタ回路（周辺回路部）が配置されている。フラッシュメモ
リの周辺回路部は、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とに大別される。
【０００３】
このＨＶ系トランジスタには、２０Ｖ以上の電圧が加わる。そのため、それぞれのＨＶ
系トランジスタを分離する素子分離絶縁膜の耐圧を十分確保する必要があり、ＨＶ系トラ
ンジスタ間の素子分離絶縁膜の幅を広くする必要がある。
【０００４】
また、ＨＶ系トランジスタのバックバイアス効果による閾値電圧の上昇が大きいと、素
子耐圧確保と昇圧回路の肥大化を招くため、半導体装置を肥大化させ、製造コストを押し
上げる要因となっている
この問題を解決する方法として、ＳＴＩの形状を下向きに凸部を形成する提案が既にな
されている（例えば、特許文献１参照）。ここで、ＨＶ系トランジスタ間の素子分離耐圧
を向上させるために素子分離絶縁膜下に反転防止層が形成される場合がある。この時、Ｈ
Ｖ系トランジスタのゲート電極に高電圧が加わると、チャネル領域の空乏層が素子分離絶
縁膜下の反転防止拡散層まで延びてしまい、閾値電圧が上昇してしまう問題は解決できな
い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，１４４，７９０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ＨＶ系トランジスタでの閾値電圧の上昇を防止することが可能な半導体装置
及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、第１トランジスタ領域の前記半導体基板を第
１素子領域に分離する第１素子分離絶縁膜と、第２トランジスタ領域の前記半導体基板を
第２素子領域に分離する第２素子分離絶縁膜と、前記第１トランジスタ領域に設けられた
複数の第１トランジスタと、前記第２トランジスタ領域に設けられた複数の第２トランジ
スタと、前記第１素子分離絶縁膜の下に形成された反転防止拡散層とを具備し、前記第１
トランジスタは、前記第１素子領域上に形成された第１ゲート絶縁膜と、前記第１ゲート
絶縁膜上に形成され前記第１素子分離絶縁膜上に延びる第１ゲート電極と、前記第１ゲー
ト電極を挟むように前記半導体基板表面に形成された第１拡散層を有し、前記第２トラン
ジスタは、前記第２素子領域上に形成され、前記第１ゲート絶縁膜よりも膜厚の薄い第２
ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、前記第２ゲー
ト電極を挟むように前記半導体基板表面に形成された第２拡散層を有し、前記第１素子分
離絶縁膜は、前記第１素子領域に隣接する第１領域と、前記第１領域の底部より深い底部
を有する第２領域とを有し、前記反転防止拡散層は、前記第１素子分離絶縁膜の前記第２
領域の下に形成されていることを特徴とする半導体装置が提供される。
【０００８】
また、本発明の別の態様によれば、半導体基板の第１トランジスタ領域の第１領域に第
１ゲート絶縁膜を形成し、前記第１領域を取り囲む第２領域に前記第１ゲート絶縁膜より
膜厚の薄い第２ゲート絶縁膜を形成するとともに、第２トランジスタ領域に前記第２ゲー
ト絶縁膜を形成し、前記第１及び第２ゲート絶縁膜並びに前記半導体基板をエッチングす
ることにより、前記第１トランジスタ領域の前記第１領域に第１の溝を形成するとともに
、前記第２領域に前記第１の溝よりも深い第２の溝と、前記第２のトランジスタ領域に第
３の溝を形成し、前記第１及び第２の溝内に絶縁膜を埋め込み第１素子分離絶縁膜を形成
するとともに、前記第３の溝内に前記絶縁膜を埋め込んで第２素子分離絶縁膜を形成し、
前記第１素子分離絶縁膜の前記第２の溝の下に反転防止拡散層を形成し、前記第１トラン
ジスタ領域の前記第１ゲート絶縁膜上に延びる第１ゲート電極を形成し、前記第２トラン
ジスタ領域の前記第２ゲート絶縁膜上に第２ゲート電極を形成し、前記第１及び第２ゲー
ト電極をマスクとして拡散層を形成する工程を有することを特徴とする半導体装置の製造
方法が提供できる。
【発明の効果】
【０００９】
本発明によれば、ＨＶ系トランジスタでの閾値電圧の上昇を防止することが可能な半導
体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る、半導体装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示す平面図である。
【図２】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【図３】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＣ−Ｃ線に沿った断面図であり、（ｂ）は図１のＤ−Ｄ線に沿った断面図である。
【図４】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、図１のＥ−Ｅ線に沿った断面図である。
【図５】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図であり、（ｄ）は図１のＤ−Ｄ線に沿った断面図であり、（ｅ）は図１のＥ−Ｅ線に沿った断面図である。
【図６】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図５に続く断面図である。
【図７】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図６に続く断面図である。
【図８】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図７に続く断面図である。
【図９】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図８に続く断面図である。
【図１０】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図９に続く断面図である。
【図１１】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの効果を説明するために示す断面図であり、図１のＡ−Ａ線に沿った断面図である。
【図１２】第１の実施形態の変形例１に係る、半導体装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示す平面図である。
【図１３】第１の実施形態の変形例１に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１２のＡ−Ａ線に沿った断面図である。
【図１４】第１の実施形態の変形例２に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図であり、（ｄ）は図１のＤ−Ｄ線に沿った断面図であり、（ｅ）は図１のＥ−Ｅ線に沿った断面図である。
【図１５】第１の実施形態の変形例２に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図であり、（ｄ）は図１のＤ−Ｄ線に沿った断面図であり、（ｅ）は図１のＥ−Ｅ線に沿った断面図である。
【図１６】第１の実施形態の変形例２に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１５に続く断面図である。
【図１７】第１の実施形態の変形例２に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１６に続く断面図である。
【図１８】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【図１９】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＣ−Ｃ線に沿った断面図であり、（ｂ）は図１のＤ−Ｄ線に沿った断面図である。
【図２０】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、図１のＥ−Ｅ線に沿った断面図である。
【図２１】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図であり、（ｄ）は図１のＤ−Ｄ線に沿った断面図であり、（ｅ）は図１のＥ−Ｅ線に沿った断面図である。
【図２２】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図２１に続く断面図である。
【図２３】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図２２に続く断面図である。
【図２４】第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図２３に続く断面図である。
【図２５】第２の実施形態に第１の実施形態の変形例２を適用した断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図であり、（ｄ）は図１のＤ−Ｄ線に沿った断面図であり、（ｅ）は図１のＥ−Ｅ線に沿った断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的な
ものであり、各図面の寸法及び比率などは現実のものとは異なることに留意すべきである
。また、図面の相互間においても、互いの寸法の関係及び／または比率が異なる部分が含
まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術
思想を具体化するための装置及び方法を例示したものであって、構成部品の形状、構造、
配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は
、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１２】
［第１の実施形態］
図１乃至図４は、本発明の第１の実施形態にしたがった、半導体装置の構成例を示すも
のである。なお、本実施形態では、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域と
で素子分離構造の異なる半導体装置として、不揮発性の半導体記憶装置であるＮＡＮＤ型
フラッシュメモリを例に説明する。ここで、図１（ａ）は、半導体装置における周辺回路
部のＨＶ系トランジスタ領域を示す平面図、図１（ｂ）は、周辺回路部のＬＶ系トランジ
スタ領域を示す平面図、図１（ｃ）は、メモリセル部の平面図である。また、図２（ａ）
は、図１（ａ）のＡ−Ａ線（Ｘ方向）に沿うＨＶ系トランジスタ領域の断面図、図２（ｂ
）は、図１（ａ）のＢ−Ｂ線（Ｙ方向）に沿うＨＶ系トランジスタ領域の断面図、図３（
ａ）は、図１（ｂ）のＣ−Ｃ線（Ｘ方向）に沿うＬＶ系トランジスタ領域の断面図、図３
（ｂ）は、図１（ｂ）のＤ−Ｄ線（Ｙ方向）に沿うＬＶ系トランジスタ領域の断面図４は
、図１（ｃ）のＥ−Ｅ線（Ｘ方向）に沿うメモリセル部の断面図である。
【００１３】
なお、図１のＸ方向はチャネル幅方向、または、ワード線方向と称する場合もあり、Ｙ
方向はチャネル長方向、または、ビット線方向と称する場合もある。
【００１４】
図１（ａ）に示すように、半導体装置の周辺回路部１０１におけるＨＶ系トランジスタ
領域１０２には、複数のＨＶ系トランジスタ（ＭＯＳトランジスタ）ＨＶが形成されてい
る。本例においては、左上のＨＶ系トランジスタをＨＶ−１、右上のＨＶ系トランジスタ
をＨＶ−２、左下のＨＶ系トランジスタをＨＶ−３、右下のＨＶ系トランジスタをＨＶ−
４とする。
【００１５】
それぞれのＨＶ系トランジスタＨＶは、素子領域２０２と図中Ｘ方向に延びるゲート電
極２０３を有している。素子領域２０２は、その周囲が、素子分離絶縁膜（ＳＴＩ）２０
４によって囲まれていることにより、ＨＶ系トランジスタＨＶ−１乃至ＨＶ−４が電気的
に分離されている。なお、各組のＨＶ系トランジスタＨＶは、通常、ＨＶ系トランジスタ
領域１０２内にランダムに配置されている。
【００１６】
ゲート電極２０３にはゲート電極コンタクト２０５が配置され、このゲート電極コンタ
クト２０５は上層配線（図示せず）に接続されている。また、素子領域２０２には拡散層
コンタクト２０６が配置され、この拡散層コンタクト２０６は上層配線（図示せず）に接
続されている。
【００１７】
ゲート電極２０３と素子領域２０２の交点領域を囲むように第１領域２０７が形成され
ている。この第１領域はゲート電極２０３と素子領域２０２の交点領域に対してオフセッ
トを有するように図中Ｙ方向に素子領域２０２まで広がっている。また、この第１領域は
素子領域２０２とオフセットを有するように図中Ｘ方向に素子分離絶縁膜２０４まで広が
っている。なお、ＨＶ系トランジスタ領域１０２において、第１領域２０７以外の領域を
第２領域２０８とする。
【００１８】
ＨＶ系トランジスタＨＶ−１乃至ＨＶ−４間の素子分離絶縁膜２０４には反転防止拡散
層２０９が配置されている。この反転防止拡散層２０９はそれぞれのＨＶ系トランジスタ
ＨＶ間のほぼ中央付近、かつ、第２領域２０８に形成されている。なお、本例において反
転防止拡散層２０９は十字形状をしているが、それぞれのＨＶ系トランジスタＨＶのゲー
ト電極２０３間にのみ形成されていても良く、それぞれのＨＶ系トランジスタＨＶの素子
領域２０２間にのみ形成されていても良い。
【００１９】
次に、図２（ａ）に、図１（ａ）のＡ−Ａ線に沿った断面図を示す。
【００２０】
ＨＶ系トランジスタＨＶのゲート電極２０３は、例えば図２（ａ）に示すように、第１
導電型であるＰ型のＳｉ（シリコン）基板１０上に、４０ｎｍ厚程度の第１ゲート絶縁膜
１１−１を介して設けられている。ゲート電極２０３は、第１電極膜１２上に、選択的に
設けられたゲート間絶縁膜１３及び第２電極膜１４を積層してなる構成とされている。な
お、第２電極膜１４の上部には低抵抗化のための金属サリサイド膜が設けられていてもよ
い。
【００２１】
第１ゲート絶縁膜１１−１の材質は、例えば、シリコン酸化膜、シリコン酸窒化膜、ま
たは、これらの積層膜からである。第１及び第２電極膜１２、１４の材質は、例えば、ポ
リシリコンである。ゲート間絶縁膜１３の材質は、例えば、ＯＮＯ膜、ＮＯＮＯＮ膜であ
る。
【００２２】
ゲート間絶縁膜１３には、図１（ａ）の電極接続部２１０における部分において、開口
が形成され、第１電極膜１２と第２電極膜１４が接続されている。なお、第２電極膜１４
は、ゲート間絶縁膜１３上のみに形成された下層電極膜と、下層電極膜上及び開口内に形
成された上層電極膜からなる２層構造となっていてもよい。
【００２３】
第１ゲート絶縁膜１１−１と第１電極膜１２の側面に接するように素子分離絶縁膜２０
４が形成されている。また、素子分離絶縁膜２０４は、例えば、シリコン酸化膜、ＰＳＺ
膜、または、これらの積層膜から形成されている。
【００２４】
ここで、素子分離絶縁膜２０４は、第１領域２０４−１と、第１領域２０４−１の底部
より深い底部を有する第２領域２０４−２から構成されている。Ｘ方向において、第１領
域２０４−１が第１ゲート絶縁膜１１−１と第１電極膜１２の側面に接し、第２領域２０
４−２は、第１領域２０４−１に挟まれるように配置されている。また、第１領域２０４
−１と第２領域２０４−２は徐々に底部の位置が変化するように接続されている。
【００２５】
また、第１領域２０４−１は、図１における第１領域２０７に相当する部分に形成され
ており、第２領域２０４−２は、図１における第２領域２０８に相当する部分に形成され
ている。すなわち、素子分離絶縁膜２０４の第１領域２０７は、素子領域２０２に隣接し
ているといえ、さらには、ＨＶ系トランジスタＨＶのチャネル幅方向のゲート電極２０３
直下の素子領域２０２の側面を取り囲んでいるともいえる。
【００２６】
また、ゲート電極２０３の素子分離絶縁膜２０４上に形成された部分は、ゲート間絶縁
膜１３及び第２電極膜１４のみが素子分離絶縁膜２０４上に形成されている。また、素子
分離絶縁膜２０４の上面は、第１の電極膜１２の上面とほぼ同じ高さとなっている。
【００２７】
素子分離絶縁膜２０４上の第２電極膜１４にはゲート電極コンタクト２０５が形成され
ている。また、ゲート電極２０３及びゲート電極コンタクト２０５を覆うように層間絶縁
膜２３が形成されている。
【００２８】
反転防止拡散層２０９は、第１導電型であるＰ型の不純物拡散層領域であり、素子分離
絶縁膜２０４の第２領域２０４−２の下のみに形成されている。すなわち、素子分離絶縁
膜２０４の第１領域２０４−１の下には形成されていない。また、反転防止拡散層２０９
の上面は素子分離絶縁膜２０４の第２領域２０４−２の底部に接している。
【００２９】
次に、図２（ｂ）に、図１（ａ）のＢ−Ｂ線に沿った断面図を示す。素子領域２０２に
対応するＳｉ基板１０上には、第１ゲート絶縁膜１１−１と、第１ゲート絶縁膜１１−１
より膜厚の薄い第２ゲート絶縁膜１１−２が形成されている。ここで、第１ゲート絶縁膜
１１−１は第１領域２０７に形成され、第２ゲート絶縁膜１１−２は第２領域２０８に形
成されている。なお、第１ゲート絶縁膜１１−１と第２ゲート絶縁膜１１−２を合わせて
ゲート絶縁膜１１と称する場合がある。
【００３０】
ここで、第２ゲート絶縁膜１１−２の膜厚は、１０ｎｍ程度である。また、第１ゲート
絶縁膜１１−１はチャネル長方向において第２ゲート絶縁膜１１−２に挟まれるように形
成されている。第１ゲート絶縁膜１１−１の上面は、第２ゲート絶縁膜１１−２の上面よ
り高く、第１ゲート絶縁膜１１−１の底面は、第２ゲート絶縁膜１１−２の底面とほぼ同
じである。ゲート電極２０３は第１ゲート絶縁膜１１−１上のみに形成されている。第１
ゲート絶縁膜１１−１と第２ゲート絶縁膜１１−２は徐々に上面の位置が変化するように
接続されている。
【００３１】
また、ゲート電極２０３を挟むように、Ｓｉ基板１０の表面部には、拡散層領域１８ａ
（ｎ−）、と不純物濃度が拡散層領域１８ａの不純物濃度よりも高い拡散層領域１８ｂ（
ｎ＋）が形成されている。また、拡散層領域１８ａの底部は、拡散層領域１８ｂの底部よ
り浅い位置にある。なお、ゲート電極２０３の側壁にスペーサ膜（図示せず）が形成され
、このスペーサ膜によって拡散層領域１８ａと拡散層領域１８ｂが自己整合的に形成され
ていても良い。
【００３２】
素子分離絶縁膜２０４が拡散層領域１８ｂと接するように形成されている。この素子分
離絶縁膜２０４は第２領域２０４−２のみから構成されている。素子分離絶縁膜２０４の
第２領域２０４−２の下には反転防止拡散層２０９が形成されている。また、反転防止拡
散層２０９の上面は素子分離絶縁膜２０４の第２領域２０４−２の底部に接している。
【００３３】
なお、この断面における素子分離絶縁膜２０４の上面は、第２ゲート絶縁膜１１−２の
上面と同じ高さとなっているがこの限りではない。
【００３４】
次に、図１（ｂ）に示すように、チップ上の周辺回路部１０１におけるＬＶ系トランジ
スタ領域１０３には、複数のＬＶ系トランジスタ（ＭＯＳトランジスタ）ＬＶが形成され
ている。本例においては、左上のＬＶ系トランジスタをＬＶ−１、右上のＬＶ系トランジ
スタをＬＶ−２、左下のＬＶ系トランジスタをＬＶ−３、右下のＬＶ系トランジスタをＬ
Ｖ−４とする。
【００３５】
それぞれのＬＶ系トランジスタＬＶは、素子領域３０２と図中Ｘ方向に延びるゲート電
極３０３を有している。素子領域３０２は、その周囲が、素子分離絶縁膜（ＳＴＩ）３０
４によって囲まれていることにより、ＬＶ系トランジスタＬＶ−１乃至ＬＶ−４が電気的
に分離されている。なお、各組のＬＶ系トランジスタＬＶ−１乃至ＬＶ−４は、通常、Ｌ
Ｖ系トランジスタ領域１０３内にランダムに配置されている。
【００３６】
ゲート電極３０３にはゲート電極コンタクト３０５が配置され、このゲート電極コンタ
クト３０５は上層配線（図示せず）に接続されている。また、素子領域３０２には拡散層
コンタクト３０６が配置され、この拡散層コンタクト３０６は上層配線（図示せず）に接
続されている。
【００３７】
なお、ＨＶトランジスタ領域１０２と異なり、ＬＶ系トランジスタＬＶ間の素子分離絶
縁膜３０４には反転防止拡散層が配置されていない。ＬＶ系トランジスタＬＶは５Ｖ以下
の電圧で動作させるため、ＨＶ系トランジスタＨＶと比べて素子分離耐圧は必要とされな
い。その結果、ＬＶ系トランジスタＬＶ間の距離を短くすることができ、半導体装置を縮
小化することができる。
【００３８】
次に、図３（ａ）に、図１（ｂ）のＣ−Ｃ線に沿った断面図を示す。
【００３９】
ＬＶ系トランジスタＬＶのゲート電極３０３は、例えば図３（ａ）に示すように、第１
導電型であるＰ型のＳｉ（シリコン）基板１０上に、第３ゲート絶縁膜２１を介して設け
られている。この第３ゲート絶縁膜２１は第２ゲート絶縁膜１１−２と同じ材料から構成
され、かつ、ほぼ同じ膜厚を有している。また、第３ゲート絶縁膜２１の上面は、第２ゲ
ート絶縁膜１１−２の上面とほぼ等しい。すなわち、ＨＶトランジスタ領域１０２とＬＶ
トランジスタ領域１０３のＳｉ基板１０の上面の位置が等しい。
【００４０】
ゲート電極３０３は、第１電極膜１２上に、選択的に設けられたゲート間絶縁膜１３及
び第２電極膜１４を積層してなる構成とされている。なお、第２電極膜１４の上部には低
抵抗化のための金属サリサイド膜が設けられていてもよい。
【００４１】
ゲート間絶縁膜１３には、図１（ｂ）の電極接続部３１０における部分において、開口
が形成され、第１電極膜１２と第２電極膜１４が接続されている。なお、第２電極膜１４
は、ゲート間絶縁膜１３上のみに形成された下層電極膜と、下層電極膜上及び開口内に形
成された上層電極膜からなる２層構造となっていてもよい。
【００４２】
第３ゲート絶縁膜２１と第１電極膜１２の側面に接するように素子分離絶縁膜３０４が
形成されている。また、素子分離絶縁膜３０４はＨＶ系トランジスタ領域１０２の素子分
離絶縁膜２０４と同じ材料から構成されている。
【００４３】
ここで、素子分離絶縁膜３０４の底面は、ＨＶ系トランジスタ領域１０２の素子分離絶
縁膜２０４の第２領域２０４−２の底面の位置とほぼ等しい。
【００４４】
また、ゲート電極３０３の素子分離絶縁膜３０４上に形成された部分は、ゲート間絶縁
膜１３及び第２電極膜１４のみが素子分離絶縁膜３０４上に形成されている。また、素子
分離絶縁膜３０４の上面は、第１の電極膜１２の上面とほぼ同じ高さとなっている。
【００４５】
素子分離絶縁膜３０４上の第２電極膜１４にはゲート電極コンタクト３０５が形成され
ている。また、ゲート電極３０３及びゲート電極コンタクト３０５を覆うように層間絶縁
膜２３が形成されている。
【００４６】
次に、図３（ｂ）に、図１（ｂ）のＤ−Ｄ線に沿った断面図を示す。素子領域３０２に
対応するＳｉ基板１０上には、第３ゲート絶縁膜２１が形成されている。また、ゲート電
極３０３を挟むように、Ｓｉ基板１０の表面部には、拡散層領域１９ａ（ｎ−）、と不純
物濃度が拡散層領域１９ａの不純物濃度よりも高い拡散層領域１９ｂ（ｎ＋）が形成され
ている。また、拡散層領域１９ａの底部は、拡散層領域１９ｂの底部より浅い位置にある
。なお、ゲート電極３０３の側壁にスペーサ膜（図示せず）が形成され、このスペーサ膜
によって拡散層領域１９ａと拡散層領域１９ｂが自己整合的に形成されていても良い。
【００４７】
素子分離絶縁膜３０４が拡散層領域１９ｂと接するように形成されている。なお、この
断面における素子分離絶縁膜３０４の上面は、第３ゲート絶縁膜２１の上面と同じ高さと
なっているがこの限りではない。
【００４８】
次に、図１（ｃ）に示すように、チップ上のメモリセル部４０１におけるセル領域（セ
ルアレイ）１０４には、複数のメモリセルＭＣが形成されている。メモリセルＭＣは、Ｘ
方向に延びるワード線（制御ゲート電極）ＷＬと、Ｙ方向に延びるビット線ＢＬとの交差
部にそれぞれ配置されている。ここで、メモリセルＭＣは、積層ゲート電極構造のゲート
電極４０３を有している。ゲート電極４０３は制御ゲート電極と浮遊ゲート電極とからな
り、メモリセルＭＣは、例えば、ＦＮトンネル電流を用いて浮遊ゲート電極に対する電荷
（電子）の出し入れを行うことにより、データの書き換え（書き込み及び消去）が行われ
る。通常は、浮遊ゲート電極に電子が注入された状態を“０”書き込み、電子が注入され
ない状態を“１”書き込みとしている。浮遊ゲート電極は素子領域４０２に対応して設け
られ、ワード線ＷＬは、複数の素子領域４０２にまたがるようにして配置されている。素
子領域４０２は、その周囲が、絶縁膜を埋め込んでなる素子分離絶縁膜（ＳＴＩ）４０４
によって囲まれている。
【００４９】
次に、図４に、図１（ｃ）のＥ−Ｅ線に沿った断面図を示す。メモリセルＭＣは、例え
ば図４に示すように、第１導電型であるＰ型のＳｉ（シリコン）基板１０上に、トンネル
絶縁膜４１を介して設けられている。このトンネル絶縁膜４１は第２ゲート絶縁膜１１−
２と同じ材料から構成され、かつ、ほぼ同じ膜厚を有している。また、トンネル絶縁膜４
１の上面は、第２ゲート絶縁膜１１−２の上面とほぼ等しい。すなわち、ＨＶトランジス
タ領域１０２とセル領域１０４のＳｉ基板１０の上面の位置がほぼ等しい。
【００５０】
メモリセルＭＣは、トンネル絶縁膜４１上に形成された浮遊ゲート電極４２と、この浮
遊ゲート電極４２上及び上部側面に形成されたゲート間絶縁膜１３及びゲート間絶縁膜１
３上に形成された制御ゲート電極ＷＬとから構成されている。なお、制御ゲート電極ＷＬ
第２電極膜１４の上部には低抵抗化のための金属サリサイド膜が設けられていてもよい。
【００５１】
素子分離絶縁膜４０４は、トンネル絶縁膜４１と浮遊ゲート電極４２の側面に接するよ
うに形成されている。また、素子分離絶縁膜４０４はＨＶ系トランジスタ領域１０２の素
子分離絶縁膜２０４と同じ材料から構成されている。また、素子分離絶縁膜４０４の上面
は、浮遊ゲート電極４２の上面より低い。ゲート間絶縁膜１３は素子分離絶縁膜４０４の
上面と接し、Ｘ方向に隣接するメモリセルＭＣにおいて連続して形成されている。同様に
、制御ゲート電極ＷＬはＸ方向に隣接するメモリセルＭＣにおいて共通接続されている。
【００５２】
ここで、素子分離絶縁膜４０４の底面は、ＨＶ系トランジスタ領域１０２の素子分離絶
縁膜２０４の第２領域２０４−２の底面の位置と等しい。また、層間絶縁膜２３はメモリ
セルＭＣを覆うように形成されている。
【００５３】
なお、ＮＡＮＤ型フラッシュメモリの場合、所定個のメモリセルＭＣが直列に接続され
、そのセル列の一端がドレイン側セレクトトランジスタを介してビット線ＢＬに、他端が
ソース側セレクトトランジスタを介してソース線に、それぞれ接続されている。
【００５４】
なお、ＨＶ系トランジスタＨＶのゲート電極２０３、ＬＶ系トランジスタＬＶのゲート
電極３０３、及び、ワード線ＷＬの上面は、それぞれ、ほぼ同一の高さとなるようにして
形成されている。
【００５５】
次に、図５〜図１０を参照して、上述したＮＡＮＤ型フラッシュメモリの製造方法につ
いて説明する。なお、各図（ａ）は図２（ａ）にそれぞれ対応する断面であり、各図（ｂ
）は図２（ｂ）にそれぞれ対応する断面であり、各図（ｃ）は図３（ａ）にそれぞれ対応
する断面図であり、各図（ｄ）は図３（ｂ）にそれぞれ対応する断面図であり、各図（ｅ
）は図４にそれぞれ対応する断面図である。
【００５６】
まず、ＬＶ系トランジスタ領域１０３及びセル領域１０４に対応するＳｉ基板１０の表
面部には、それぞれ、Ｐ−ｗｅｌｌ領域（図示せず）が形成される。なお、ＬＶ系トラン
ジスタＬＶがＰ型トランジスタの場合、ＬＶ系トランジスタ領域１０３に対応するＳｉ基
板１０には、Ｎ−ｗｅｌｌ領域（図示せず）が形成されることになる。また、セル領域１
０４においてはＰ−ｗｅｌｌ領域の下にＮ−ｗｅｌｌ領域（図示せず）が形成される。
【００５７】
次に、図５（ａ）〜（ｅ）に示すように、Ｓｉ基板１０の全面に、ＨＶ系トランジスタ
ＨＶのゲート絶縁膜となる第１の絶縁膜を、例えば、４０ｎｍ程度の厚さとなるように堆
積する。
【００５８】
次に、リソグラフィー技術とエッチング技術とを用いて、ＬＶ系トランジスタ領域１０
３、セル領域１０４及びＨＶ系トランジスタ領域１０２の第２領域２０８の第１の絶縁膜
を除去する。
【００５９】
その後、ＣＶＤ法により、Ｓｉ基板１０の上面に第２の絶縁膜を、例えば、５〜１０ｎ
ｍ程度の厚さとなるように形成する。その結果、ＬＶ系トランジスタＬＶの第３ゲート絶
縁膜２１及び、メモリセルＭＣのトンネル絶縁膜４１となる第２の絶縁膜をそれぞれ５〜
１０ｎｍ程度の厚さとなるように形成される。同時に、ＨＶ系トランジスタ領域１０２に
も第２の絶縁膜が形成され、第２領域２０８には第２の絶縁膜（第２ゲート絶縁膜１１−
２）が、第１領域２０７には第１の絶縁膜と第２の絶縁膜の積層膜（第１ゲート絶縁膜１
１−１）が形成される（ゲート絶縁膜加工）。
【００６０】
ここで、ＨＶ系トランジスタ領域１０２の第１領域２０７と第２領域２０８の境界は、
第１ゲート絶縁膜１１−１と第２ゲート絶縁膜１１−２の膜厚差に応じた段差が形成され
る。この段差は、第１ゲート絶縁膜１１−１の上面が、第１領域２０７に行くに従い徐々
に低くなり、第２ゲート絶縁膜１１−２の上面に接続される形状になっている。
【００６１】
この時、ＨＶ系トランジスタ領域１０２、ＬＶ系トランジスタ領域１０３及びセル領域
１０４におけるＳｉ基板の上面は等しい。そのため、ＨＶ系トランジスタ領域１０２の第
２ゲート絶縁膜１１−２と、ＬＶ系トランジスタＬＶのゲート絶縁膜２１及びメモリセル
ＭＣのトンネル絶縁膜４１の上面は等しくなる。
【００６２】
次に、図６（ａ）〜（ｅ）に示すように、第１の電極膜１２を全面に堆積させ、メモリ
セルＭＣの浮遊ゲート電極４２及び第１電極膜１２を形成する。その後、第１の電極膜上
に、素子分離絶縁膜２０４，３０４，４０４を形成するための第１のマスク材５０１を一
定の膜厚となるように堆積させる。その結果、ＨＶ系トランジスタ領域１０２において、
第１のマスク材５０１の上面は、第１及び第２ゲート絶縁膜１１−１、１１−２の上面を
トレースした形状になっている。
【００６３】
次に、図７（ａ）〜（ｅ）に示すように、リソグラフィーにより、素子分離絶縁膜２０
４、３０４、４０４の形成領域に開口を有するレジストマスクを形成し、エッチング技術
を用いて、素子分離絶縁膜２０４，３０４，４０４を形成するための素子分離溝２０４ａ
，３０４ａ，４０４ａを一括に形成する（素子分離溝形成工程）。ここで、ＨＶ系トラン
ジスタ領域１０２の第１のマスク材５０１の上面は、第１ゲート絶縁膜１１−１上よりも
第２ゲート絶縁膜１１−２上の方が低くなっている。さらに、ＨＶ系トランジスタ領域１
０２において第１領域２０７と第２領域２０８の積層構造を比較すると、第１及び第２ゲ
ート絶縁膜１１−１、１１−２の膜厚を除いて同じである。
【００６４】
このＨＶ系トランジスタ領域１０２の層構成を一括でエッチングすることにより、ＨＶ
系トランジスタ領域１０２の素子分離溝２０４ａの第２領域２０８に、第２溝２０４ａ―
２と、第１領域２０７に第２溝２０４ａ―２の底面より浅い第１溝２０４ａ―１が形成さ
れる。すなわち、第１領域２０７における、第１ゲート絶縁膜１１−１の膜厚が第２ゲー
ト絶縁膜１１−２の膜厚よりも厚いので、Ｓｉ基板１０の表面からの深さが第１領域２０
７に形成される第１溝２０４ａ―１よりも第２溝２０４ａ−２が深くなる。
【００６５】
ここで、第１溝２０４ａ−１と第２溝２０４ａ−２の底面の差は、ゲート絶縁膜１１と
Ｓｉ基板１０のエッチング選択比を変化させることにより調整することが可能である。例
えば、ゲート絶縁膜１１のエッチング選択比よりもＳｉ基板１０のエッチング選択比が高
い場合、第１溝２０４ａ−１と第２溝２０４ａ−２の底面の差は大きくなる。
【００６６】
また、リソグラフィーを用いて掘り分けなくても、同一のエッチングで異なる深さの溝
（第１溝２０４ａ−１と第２溝２０４ａ−２）を形成することができる。その結果、工程
を簡略化できる。
【００６７】
さらに、第１ゲート絶縁膜１１−１の上面が、第２ゲート絶縁膜１１−２に行くに従い
徐々に低くなり、第２ゲート絶縁膜１１−２の上面に接続される形状になっているため、
第１溝２０４ａ−１と第２溝２０４ａ−２の底面は第１溝２０４ａ−１から第２溝２０４
ａ−２に行くに従い徐々に深くなっている。
【００６８】
同時に、ＬＶ系トランジスタ領域１０３及びセル領域１０４においても、素子分離溝３
０４ａ、４０４ａが形成される。また、Ｓｉ基板１０の表面からの深さは、素子分離溝３
０４ａ、４０４ａと第２溝２０４ａ−２とでほぼ等しくなる。
【００６９】
次に、図８（ａ）〜（ｅ）に示すように、素子分離溝２０４ａ，３０４ａ及び４０４ａ
内にシリコン酸化膜、または、ＰＳＺ膜などの絶縁膜を埋め込んで、第１のマスク材５０
１をストッパとして平坦化することにより、ＨＶ系トランジスタ領域１０２の素子分離絶
縁膜２０４、ＬＶ系トランジスタ領域１０３の素子分離絶縁膜３０４、及び、セル領域１
０４の素子分離絶縁膜４０４を形成する。
【００７０】
ここで、第１溝２０４ａ−１に素子分離絶縁膜２０４の第１領域２０４−１が形成され
、第２溝２０４ａ−２に素子分離絶縁膜２０４の第２領域２０４−２が形成される。次に
、素子分離絶縁膜２０４の第２領域２０４−２の下部のＳｉ基板１０中に、Ｐ型の不純物
を打ち込むことにより、Ｓｉ基板１０よりも不純物濃度の濃い反転防止層２０９を形成す
る。
【００７１】
その後、エッチングにより素子分離絶縁膜２０４，３０４の上面の高さを第１の電極膜
１２の上面の高さに合せる。また、セル領域１０４においては、さらにエッチングし素子
分離絶縁膜４０４の上面を第１の電極膜１２の上面よりも低くする。
【００７２】
次に、図９（ａ）〜（ｅ）に示すように、第１のマスク材５０１を除去した後、全面に
、第３の絶縁膜を堆積させゲート電極２０３、３０３及びメモリセルＭＣのゲート間絶縁
膜１３を形成する。ここで、ＨＶ系トランジスタ領域１０２及びＬＶ系トランジスタ領域
１０３の一部の第３の絶縁膜を剥離し開口５０２を形成する。その後、全面に、第４の電
極膜を堆積させることにより、第２電極膜１４及び制御ゲート電極ＷＬを形成する。ここ
で、開口部５０２に電極接続部２１０、３１０が形成される。
【００７３】
次に、図１０（ａ）〜（ｅ）に示すように、リソグラフィー技術とエッチング技術とを
用いて、ＨＶ系トランジスタＨＶのゲート電極２０３、ＬＶ系トランジスタＬＶのゲート
電極３０３、及び、メモリセルＭＣのゲート電極４０３を、それぞれ加工（パターニング
）する。
【００７４】
次に、図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４に示すように、ゲート電極２０
３、３０３をマスクとして、Ｓｉ基板１０の表面部にＮ型不純物を打ち込んで拡散層領域
１８、１９を形成する。この際、ゲート電極２０３、３０３をマスクとして拡散層領域１
８ａ、１９ａを形成した後に、スペーサ膜（図示せず）を形成し、このスペーサ膜及びゲ
ート電極２０３、３０３をマスクとして拡散層領域１８ｂ、１９ｂを形成してもよい。
【００７５】
また、第１ゲート絶縁膜１１−１の膜厚は第２ゲート絶縁膜１１−２の膜厚よりも厚い
ため、イオン注入の加速度を調整することにより、拡散層領域１８ａ、１８ｂはスペーサ
膜を用いずに一回のイオン注入で形成することができる。すなわち、第１ゲート絶縁膜１
１−１の下に拡散層領域１８ａが形成され、第２ゲート絶縁膜１１−２の下に拡散層領域
１８ａの不純物濃度より濃い不純物濃度を有し、かつ、拡散層領域１８ａの底部より深い
底部を有する拡散層領域１８ｂが形成される。その結果、工程を簡略化することができる
。
【００７６】
特に、ＨＶ系トランジスタＨＶがＰ型の場合、拡散層領域１８は、例えば、ＢＦ２を注
入することにより形成される。ここで、ＢＦ２は、比較的質量が大きいため熱拡散により
拡散層領域１８が広がることが少ない。そのため、第１ゲート絶縁膜１１−１にトラップ
されたＢＦ２がＳｉ基板１０に拡散しにくく、拡散層領域１８ａの不純物濃度を低くする
ことが可能となる。
【００７７】
その後、Ｓｉ基板全面に、例えば、シリコン酸化膜を堆積させることにより、ゲート電
極２０３、３０３及び４０３を覆う層間絶縁膜２３を形成する。その後、周知な方法を用
いて、ゲート電極２０３、３０３にそれぞれ接続されるゲート電極コンタクト２０５、３
０５を形成する。
【００７８】
上述した構造によれば、従来構造と比較して以下の効果がえられる。
【００７９】
ＨＶ系トランジスタＨＶのゲート電極２０３に電圧が加わると、ＨＶ系トランジスタの
第１ゲート絶縁膜１１−１の直下に空乏層が形成される。ここで、この空乏層が広がる領
域をチャネル領域と定義する。このチャネル領域は、ゲート電極２０３に１５Ｖ以上の高
電圧が加わると、チャネル領域の底面は、素子分離絶縁膜２０４の底面付近まで広がる。
【００８０】
この時、チャネル領域が反転防止層２０９付近まで延びてしまうとＨＶ系トランジスタ
の閾値電圧が上昇してしまう。この閾値電圧の上昇はトランジスタがオン状態の時、ドレ
インの電位をソースに転送する電位、いわゆる、転送電圧の低下を発生させる。特に、メ
モリセルの書き込み及び消去動作に高い電圧を制御ゲート電極ＷＬに加える必要のあるフ
ラッシュメモリにおいては、転送電圧の低下は大きな問題となる。
【００８１】
この転送電圧の低下が発生すると、さらに大きな電位を発生させるため電位発生回路を
大きくする必要がある。その結果、半導体装置が大きくなってしまう。
【００８２】
一方、本実施形態の場合、ＨＶ系トランジスタ領域１０２の素子分離絶縁膜２０４は、
ＬＶ系トランジスタ領域１０３の素子分離絶縁膜３０４とほぼ同じ深さを有する第２領域
２０４―２と、第２領域２０４―２の底面より浅い第１領域２０４―１が設けられている
。この第１領域２０４―１はチャネル幅方向において第１ゲート絶縁膜１１−１及び第１
電極膜１２と接している。さらに、反転防止拡散層２０９は、素子分離絶縁膜２０４の第
２領域２０４−２の下のみに形成され、素子分離絶縁膜２０４の第１領域２０４−１の下
には形成されていない。
【００８３】
ここで、図１１に示すように、ゲート電極２０３に１５Ｖ以上の高電圧が加わると、チ
ャネル領域２１１は、素子分離絶縁膜２０４の第１領域２０４−１の底面付近まで広がる
が、第２領域２０４−２の底面までは広がらない。すなわち、チャネル領域２１１は、第
１領域２０４−１と第２領域２０４−２の段差部分までしか広がらず、第１ゲート電極１
２及び素子分離絶縁膜２０４の第１領域２０４−１の下に形成されている。ゆえに、素子
分離絶縁膜２０４の第２領域２０４−２の下に形成されたチャネル領域２１１は反転防止
層２０９付近まで延びない。
【００８４】
その結果、ＨＶ系トランジスタＨＶでの閾値電圧の上昇を防止することができ、転送電
圧の低下も発生しない。
【００８５】
また、上述した製造方法によれば、従来の製造方法と比較して以下の効果がえられる。
【００８６】
従来の製造方法では、ＨＶ系トランジスタ領域１０２は全て第１領域２０７となってい
る。その結果、ＨＶ系トランジスタ領域１０２の素子分離絶縁膜２０４の底面はＬＶ系ト
ランジスタ領域１０３の素子分離絶縁膜の底面３０４よりも浅くなる。
【００８７】
ここで、ＨＶ系トランジスタ領域１０２とＬＶ系トランジスタ領域１０３の素子分離絶
縁膜を作り分けることにより、ＨＶ系トランジスタ領域１０２の素子分離絶縁膜２０４の
底面をＬＶ系トランジスタ領域１０３の素子分離絶縁膜３０４よりも深くすることが可能
である。しかし、それぞれの領域毎に素子分離絶縁膜を作り分ける方法では、製造工程が
複雑になってしまう。
【００８８】
そこで、ＨＶ系トランジスタ領域１０２の第１領域２０７にのみ第１ゲート絶縁膜１１
−１を形成することにより、それぞれの領域毎に素子分離絶縁膜を作り分けることなく、
ＨＶ系トランジスタ領域１０２の素子分離絶縁膜２０４を、ＬＶ系トランジスタ領域１０
３の素子分離絶縁膜３０４とほぼ同じ深さを有する第２領域２０４―２と、第２領域２０
４―２の底面より浅い第１領域２０４―１に作り分けることができる。その結果、工程を
簡略化することができる。
【００８９】
また、ＬＶ系トランジスタＬＶの第３ゲート絶縁膜２１とＨＶ系トランジスタＨＶの第
２ゲート絶縁膜１１−２は同時に形成することができる。その結果、工程を増やすことな
く、素子分離絶縁膜２０４を第２領域２０４―２の底面より浅い第１領域２０４―１に作
り分けることができる。
【００９０】
また、素子分離絶縁膜２０４の耐圧を大きくするには、図２（ａ）に示すチャネル幅方
向における第２領域２０４−２の領域が大きいほどよい。しかし、この第２領域２０４−
２が素子領域２０２に近づきすぎると、図７（ａ）の素子分離溝形成時のリソグラフィー
時の合わせずれなどにより、素子領域２０２上の第１ゲート絶縁膜１１−１の膜厚が第２
ゲート絶縁膜１１−２の膜厚に近づく可能性がある。すなわち、第２領域２０４−２は素
子分離溝形成時のリソグラフィーの合わせずれなどを考慮して最大になるように形成され
るのが好ましい
［第１の実施形態の変形例１］
図１２に、第１の実施形態の変形例１を示す。ここで、図１２は図１に相当する平面図
であり、この変形例が第１の実施形態と異なる点は、第１領域２０７の形状である。ここ
で、第１領域２０７は、ゲート電極２０３と素子領域２０２の交点領域及びゲート電極２
０３を囲むように形成されている。
【００９１】
図１３に図１２のＡ−Ａ線に沿った断面図を示す。ここで、図１３に示すように、ゲー
ト電極２０３の端部は素子分離絶縁膜２０４の第１領域２０４−１上に形成され、ゲート
電極２０３は第２領域２０４−２まで延びていない。その結果、第２領域２０４−２上か
らはゲート電極２０３による電界が加わらない。その結果、第１の実施形態に加えて、チ
ャネル領域２１１が反転防止層２０９まで広がるのを効果的に防止することができる。
【００９２】
［第１の実施形態の変形例２］
図１４に、第１の実施形態の変形例２を示す。ここで、図１４（ａ）、（ｂ）はそれぞ
れ、図２（ａ）、（ｂ）に相当する平面図であり、図１４（ｃ）、（ｄ）はそれぞれ、図
３（ａ）、（ｂ）に相当する平面図であり、図１４（ｅ）は図４に相当する平面図である
。この変形例が第１の実施形態と異なる点は、第１及び第２ゲート絶縁膜１１−１、１１
−２の形状である。なお、平面図は第１の実施形態と同じであるので省略する。
【００９３】
図１４（ｂ）に示すように、素子領域２０２に対応するＳｉ基板１０上には、第１ゲー
ト絶縁膜１１−１と、第１ゲート絶縁膜１１−１より膜厚の薄い第２ゲート絶縁膜１１−
２が形成されている。ここで、第１ゲート絶縁膜１１−１は第１領域２０７に形成され、
第２ゲート絶縁膜１１−２は第２領域２０８に形成されている。
【００９４】
ここで、第１ゲート絶縁膜１１−１の上面は、第２ゲート絶縁膜１１−２の上面より高
く、第１ゲート絶縁膜１１−１の底面は、第２ゲート絶縁膜１１−２の底面よりも低い。
【００９５】
素子領域２０２においてゲート電極２０３は第１ゲート絶縁膜１１−１上のみに形成され
ている。第１ゲート絶縁膜１１−１と第２ゲート絶縁膜１１−２は徐々に上面の位置が変
化するように接続されている。
【００９６】
また、ＬＶ系トランジスタＬＶのゲート絶縁膜２１の上面は、第２ゲート絶縁膜１１−
２の上面とほぼ等しい。また、メモリセルＭＣのトンネル絶縁膜４１の上面は、第２ゲー
ト絶縁膜１１−２の上面とほぼ等しい。すなわち、半導体装置におけるＳｉ基板１０の上
面は、第１領域２０７を除いてほぼ一致し、第２領域２０８のＳｉ基板１０の表面は第１
領域２０７のＳｉ基板１０の表面よりも高くなっている。
【００９７】
上記構造の差は、この変形例のゲート絶縁膜加工が第１の実施形態と異なることに起因
する。次に、この変形例のゲート絶縁膜加工を図１５乃至図１７を用いて説明する。各図
（ａ）は図１４（ａ）にそれぞれ対応する断面であり、各図（ｂ）は図１４（ｂ）にそれ
ぞれ対応する断面であり、各図（ｃ）は図１４（ｃ）にそれぞれ対応する断面図であり、
各図（ｄ）は図１４（ｄ）にそれぞれ対応する断面図であり、各図（ｅ）は図１４（ｅ）
にそれぞれ対応する断面図である。
【００９８】
図１５（ａ）〜（ｅ）に示すように、Ｓｉ基板１０の全面に、ＨＶ系トランジスタＨＶ
のゲート絶縁膜となる第１のシリコン酸化膜を、例えば、４０ｎｍ程度の厚さとなるよう
に熱酸化法を用いて形成する。
【００９９】
次に、リソグラフィー技術とエッチング技術とを用いて、ＬＶ系トランジスタ領域１０
３、セル領域１０４及びＨＶ系トランジスタ領域１０２の第２領域２０８の第１の絶縁膜
を除去する。
【０１００】
その後、熱酸化法により、Ｓｉ基板１０の上面に第２の絶縁膜を、例えば、５〜１０ｎ
ｍ程度の厚さとなるように形成する。その結果、ＬＶ系トランジスタＬＶのゲート絶縁膜
２１及び、メモリセルＭＣのトンネル絶縁膜４１となる第２の絶縁膜をそれぞれ５〜１０
ｎｍ程度の厚さとなるように形成する。同時に、ＨＶ系トランジスタ領域１０２の第１の
絶縁膜にも第２の絶縁膜の膜厚程度が積み足されることになる。その結果、第１領域２０
７以外には第２の絶縁膜（第２ゲート絶縁膜１１−２）が、第２領域２０８には第１の絶
縁膜（第１ゲート絶縁膜１１−１）が形成される（ゲート絶縁膜加工）。
【０１０１】
ここで、第１ゲート絶縁膜１１−１の上面は、第２ゲート絶縁膜１１−２の上面より高
く、第１ゲート絶縁膜１１−１の底面は、第２ゲート絶縁膜１１−２の底面よりも深くな
る。これは、熱酸化によりＳｉ基板１０を酸化すると、シリコン酸化膜はＳｉ基板１０の
表面を中心として、Ｓｉ基板の垂直方向に延びるように形成されるからである。
【０１０２】
また、ＨＶ系トランジスタ領域１０２の第１領域２０７と第２領域２０８の境界には段
差が形成される。この段差は、第１ゲート絶縁膜１１−１の上面が、第２領域２０８に行
くに従い徐々に低くなり、第２ゲート絶縁膜１１−２の上面に接続される形状になってい
る。
【０１０３】
この時、ＨＶ系トランジスタ領域１０２の第２領域２０８、ＬＶ系トランジスタ領域１
０３及びセル領域１０４におけるＳｉ基板の上面は等しい。そのため、ＨＶ系トランジス
タ領域１０２の第２ゲート絶縁膜１１−２と、ＬＶ系トランジスタＬＶのゲート絶縁膜２
１及びメモリセルＭＣのトンネル絶縁膜４１の上面は等しくなる。
【０１０４】
その後、第１の実施形態と同様の工程を経て、図１６に示す、素子分離溝形成工程の前
に至る。ここで、ＨＶ系トランジスタ領域１０２の第１のマスク材５０１の上面は、第１
ゲート絶縁膜１１−１上よりも第２ゲート絶縁膜１１−２上の方が低くなっている。さら
に、ＨＶ系トランジスタ領域１０２において第１領域２０７と第２領域２０８の積層構造
を比較すると、第１及び第２ゲート絶縁膜１１−１、１１−２の膜厚を除いて同じである
。
【０１０５】
次に、図１７に示すように、このＨＶ系トランジスタ領域１０２の層構成を一括でエッ
チングすることにより、第１の実施形態と同様に、ＨＶ系トランジスタ領域１０２の素子
分離溝２０４ａに、第２溝２０４ａ―２と、第２溝２０４ａ―２の底面より浅い第１溝２
０４ａ―１が形成される。
【０１０６】
すなわち、第１ゲート絶縁膜１１−１の底面が第２ゲート絶縁膜１１−２の底面よりも
深くなっても、第１領域２０７における、第１ゲート絶縁膜１１−１の膜厚が第２ゲート
絶縁膜１１−２の膜厚よりも厚いので、第１ゲート絶縁膜１１−１の下面からの深さが第
１溝２０４ａ―１よりも第２溝２０４ａ−２が深くなる。
【０１０７】
さらに、第１の実施形態と同様に、第１ゲート絶縁膜１１−１の上面が、第２領域２０
８に行くに従い徐々に低くなり、第２ゲート絶縁膜１１−２の上面に接続される形状にな
っているため、第１溝２０４ａ−１と第２溝２０４ａ−２の底面は第１溝２０４ａ−１か
ら第２溝２０４ａ−２に行くに従い徐々に深くなっている。
【０１０８】
同時に、ＬＶ系トランジスタ領域１０３及びセル領域１０４においても、素子分離溝３
０４ａ、４０４ａが形成される。また、第１ゲート絶縁膜１１−１の下面からの深さは、
素子分離溝３０４ａ、４０４ａと第２溝２０４ａ−２とでほぼ等しくなる。
【０１０９】
その後、第１の実施形態と同様の工程を経て、図１４（ａ）〜（ｅ）の構造が製造され
る。この変形例においても、第１の実施形態と同様の効果が得られる。また、第１の実施
形態の変形例１の構造にも適用できる。
【０１１０】
［第２の実施形態］
図１８に、第２の実施形態の変形例２を示す。ここで、図１８（ａ）、（ｂ）はそれぞ
れ、図２（ａ）、（ｂ）に相当する平面図であり、図１９（ａ）、（ｂ）はそれぞれ、図
３（ａ）、（ｂ）に相当する平面図であり、図２０は図４に相当する平面図である。この
実施例が第１の実施形態と異なる点は、ＬＶ系トランジスタのゲート絶縁膜上面の位置で
ある。なお、平面図は第１の実施形態と同じであるので省略する。
【０１１１】
図１８（ａ）（ｂ）に示すように、ＨＶトランジスタ領域１０２の第１ゲート絶縁膜１
１−１の上面の位置をＸ１とする。図１９（ａ）（ｂ）に示すように、ＬＶトランジスタ
領域１０２のゲート絶縁膜２１の上面の位置をＸ２とする。図２０に示すようにメモリセ
ルＭＣのトンネル絶縁膜４１の上面をＸ３とする。ここで、この実施形態では、Ｘ１乃至
Ｘ３の位置がほぼ同じである。
【０１１２】
すなわち、ＨＶトランジスタＨＶのゲート電極２０３の上面、ＬＶトランジスタＬＶの
ゲート電極３０３の上面及びワード線ＷＬの上面の位置を同じにできる。その結果、ゲー
ト電極加工のプロセスマージンを向上させることができる。また、第２ゲート絶縁膜１１
−２の上面は、ＬＶトランジスタＬＶのゲート絶縁膜２１の上面及びトンネル絶縁膜４１
の上面の位置よりも低くなる。
【０１１３】
一方、ＨＶトランジスタ領域１０２のＳｉ基板１０の上面の位置をＹ１とする。図１９
（ａ）（ｂ）及び図２０に示すように、ＬＶトランジスタ領域１０３のＳｉ基板１０の上
面の位置をＹ２とする。セル領域１０４のＳｉ基板１０の上面の位置をＹ３とする。ここ
で、Ｙ１はＹ２及びＹ３の位置より低くなる。
【０１１４】
また、ＨＶトランジスタ領域１０２の第２素子分離絶縁膜２０４−２の底面の位置をＺ
１とする。図１９（ａ）（ｂ）及び図２０に示すように、ＬＶトランジスタ領域１０３の
素子分離絶縁膜３０４の底面の位置をＺ２とする。セル領域１０４の素子分離絶縁膜３０
４の底面の位置をＺ３とする。ここで、Ｓｉ基板１０の表面からの位置は、Ｚ２及びＺ３
の方がＺ１より深くなる。
【０１１５】
上記構造の差は、この実施形態の製造方法が第１の実施形態と異なることに起因する。
【０１１６】
次に、この変形例のゲート絶縁膜加工を図２１乃至図２４を用いて説明する。各図（ａ）
は図５（ａ）にそれぞれ対応する断面であり、各図（ｂ）は図５（ｂ）にそれぞれ対応す
る断面であり、各図（ｃ）は図５（ｃ）にそれぞれ対応する断面図であり、各図（ｄ）は
図５（ｄ）にそれぞれ対応する断面図であり、各図（ｅ）は図５（ｅ）にそれぞれ対応す
る断面図である。
【０１１７】
まず、図２１（ａ）〜（ｅ）に示すように、ＨＶ系トランジスタＨＶのゲート電極２０
３、ＬＶ系トランジスタＬＶのゲート電極３０３、及び、メモリセルＭＣのゲート電極４
０３の高さを揃えるために、ＨＶ系トランジスタ領域１０２に対応するＳｉ基板１０の上
面をエッチングする。
【０１１８】
次に、図２２（ａ）〜（ｅ）に示すように、Ｓｉ基板１０の全面に、ＨＶ系トランジス
タＨＶのゲート絶縁膜となる第１の絶縁膜を、例えば、４０ｎｍ程度の厚さとなるように
堆積する。
【０１１９】
次に、リソグラフィー技術とエッチング技術とを用いて、ＬＶ系トランジスタ領域１０
３、セル領域１０４及びＨＶ系トランジスタ領域１０２の第２領域２０８の第１の絶縁膜
を除去する。
【０１２０】
その後、ＣＶＤ法により、Ｓｉ基板１０の上面に第２の絶縁膜を、例えば、５〜１０ｎ
ｍ程度の厚さとなるように形成する。その結果、ＬＶ系トランジスタＬＶのゲート絶縁膜
２１及び、メモリセルＭＣのトンネル絶縁膜４１となる第２の絶縁膜をそれぞれ５〜１０
ｎｍ程度の厚さとなるように形成する。同時に、ＨＶ系トランジスタ領域１０２にも第２
の絶縁膜が形成され、第２領域２０８には第２の絶縁膜（第２ゲート絶縁膜１１−２）が
、第１領域２０７には第１の絶縁膜と第２の絶縁膜の積層膜（第１ゲート絶縁膜１１−１
）が形成される（ゲート絶縁膜加工）。
【０１２１】
ここで、ＨＶ系トランジスタ領域１０２の第１領域２０７の境界は、第１ゲート絶縁膜
１１−１と第２ゲート絶縁膜１１−２の膜厚差に応じた段差が形成される。この段差は、
第１ゲート絶縁膜１１−１の上面が、第２領域２０８に行くに従い徐々に低くなり、第２
ゲート絶縁膜１１−２の上面に接続される形状になっている。
【０１２２】
この時、ＨＶ系トランジスタ領域１０２の第１ゲート絶縁膜１１−１、ＬＶ系トランジ
スタ領域１０３のゲート絶縁膜２１とセル領域１０４のトンネル絶縁膜４１のそれぞれの
上面は等しい。そのため、ＨＶ系トランジスタ領域１０２の第２ゲート絶縁膜１１−２の
上面は、ＨＶ系トランジスタ領域１０２の第１ゲート絶縁膜１１−１、ＬＶ系トランジス
タ領域１０３のゲート絶縁膜２１及びセル領域１０４のトンネル絶縁膜４１のそれぞれの
上面よりも低くなる。また、ＬＶ系トランジスタ領域１０３及びセル領域１０４のＳｉ基
板１０の上面は、ＨＶ系トランジスタ領域１０２のＳｉ基板１０の上面より低くなる。
【０１２３】
次に、図２３（ａ）〜（ｅ）に示すように、第１の電極膜を全面に堆積させ、メモリセ
ルＭＣの浮遊ゲート電極４２及び第１電極膜１２を形成する。その後、第１の電極膜上に
、素子分離絶縁膜２０４，３０４，４０４を形成するための第１のマスク材５０１を一定
の膜厚となるように堆積させる。その結果、ＨＶ系トランジスタ領域１０２において、第
１のマスク材５０１の上面は、第１及び第２ゲート絶縁膜１１−１、１１−２の上面をト
レースした形状になっている。
【０１２４】
次に、図２４（ａ）〜（ｅ）に示すように、リソグラフィーにより、素子分離絶縁膜２
０４、３０４、４０４の形成領域に開口を有するレジストマスクを形成し、エッチング技
術を用いて、素子分離絶縁膜２０４，３０４，４０４を形成するための素子分離溝２０４
ａ，３０４ａ，４０４ａを一括に形成する（素子分離溝形成工程）。ここで、ＨＶ系トラ
ンジスタ領域１０２の第１のマスク材５０１の上面は、第１ゲート絶縁膜１１−１上より
も第２ゲート絶縁膜１１−２上の方が低くなっている。さらに、ＨＶ系トランジスタ領域
１０２において第１領域２０７と第２領域２０８の積層構造を比較すると、第１及び第２
ゲート絶縁膜１１−１、１１−２の膜厚を除いて同じである。
【０１２５】
このＨＶ系トランジスタ領域１０２の層構成を一括でエッチングすることにより、ＨＶ
系トランジスタ領域１０２の素子分離溝２０４ａに、第２溝２０４ａ―２と、第２溝２０
４ａ―２の底面より浅い第１溝２０４ａ―１が形成される。すなわち、第１領域２０７に
おける、第１ゲート絶縁膜１１−１の膜厚が第２ゲート絶縁膜１１−２の膜厚よりも厚い
ので、Ｓｉ基板１０の表面からの深さが第１溝２０４ａ―１よりも第２溝２０４ａ−２が
深くなる。
【０１２６】
ここで、第１溝２０４ａ−１と第２溝２０４ａ−２の底面の差は、ゲート絶縁膜１１と
Ｓｉ基板１０のエッチング選択比を変化させることにより調整することが可能である。例
えば、ゲート絶縁膜１１のエッチング選択比よりもＳｉ基板１０のエッチング選択比が高
い場合、第１溝２０４ａ−１と第２溝２０４ａ−２の底面の差は大きくなる。
【０１２７】
また、リソグラフィーを用いて掘り分けなくても、同一のエッチングで異なる深さの溝
（第１溝２０４ａ−１と第２溝２０４ａ−２）を形成することができる。その結果、工程
を簡略化できる。
【０１２８】
さらに、第１ゲート絶縁膜１１−１の上面が、第１領域２０７に行くに従い徐々に低く
なり、第２ゲート絶縁膜１１−２の上面に接続される形状になっているため、第１溝２０
４ａ−１と第２溝２０４ａ−２の底面は第１溝２０４ａ−１から第２溝２０４ａ−２に行
くに従い徐々に深くなっている。
【０１２９】
同時に、ＬＶ系トランジスタ領域１０３及びセル領域１０４においても、素子分離溝３
０４ａ、４０４ａが形成される。ここで、ＬＶ系トランジスタ領域１０３及びセル領域１
０４のＳｉ基板１０の上面は、ＨＶ系トランジスタ領域１０２のＳｉ基板１０の上面より
低くなる。その結果、Ｓｉ基板１０の表面からの深さは、素子分離溝３０４ａ及び素子分
離溝４０４ａの方が素子分離溝２０４ａ−２よりも浅くなる。
【０１３０】
その後は第１の実施形態と同様の工程を経て、図１８乃至図２０に示した半導体記憶装
置が製造できる。
【０１３１】
上述した構造及び製造方法によれば、第１の実施例と同様の効果が得られることに加え
て、ＬＶ系トランジスタＬＶの結晶欠陥が防止できる。
【０１３２】
例えば、素子分離絶縁膜３０４にＰＳＺ（ポリシラザン）等の収縮応力の大きい絶縁膜
を用いた場合、その応力によりＬＶ系トランジスタＬＶに結晶欠陥が入り、ＬＶ系トラン
ジスタＬＶが破壊してしまう。この結晶欠陥による破壊は、ＰＳＺの容量が小さければ発
生しないことが知られている。
【０１３３】
この第２の実施形態では、ＬＶ系トランジスタ領域１０３の素子分離絶縁膜３０４の底
面を浅くすることができ、結晶欠陥による素子破壊を効果的に防止することができる。
【０１３４】
また、この第２の実施形態に第１の実施形態の変形例１及び２を適用することも可能で
ある。ここで、第２の実施形態に第１の実施形態の変形例２を適用した例を図２５を用い
て説明する。
【０１３５】
図２５に示すように、第２の実施例に加えて、第１ゲート絶縁膜１１−１の上面は、第
２ゲート絶縁膜１１−２の上面より高く、第１ゲート絶縁膜１１−１の底面は、第２ゲー
ト絶縁膜１１−２の底面よりも深い。ゲート電極２０３は第１ゲート絶縁膜１１−１上の
みに形成されている。第１ゲート絶縁膜１１−１と第２ゲート絶縁膜１１−２は徐々に上
面の位置が変化するように接続されている。
【０１３６】
その結果、第２の実施形態の効果に加えて、第１の実施形態の変形例２の効果も得られ
る。
【０１３７】
なお、上記した各実施形態においては、いずれも、ＮＡＮＤ型フラッシュメモリを例に
説明したが、これに限らず、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とで素子
分離構造の異なる各種の半導体装置に同様に適用できる。
【０１３８】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではそ
の要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形
態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み
合わせにより種々の発明が抽出され得る。例えば、（各）実施形態に示される全構成要件
からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題
（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも
１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【０１３９】
本発明は、以下の付記に記載されているような構成が考えられる。
【０１４０】
（付記１）前記拡散層を形成する工程は、前記第１部分にエクステンション領域と、前記
第２部分に不純物濃度が前記エクステンション部より高い高濃度領域とを自己整合的に形
成する特徴とする半導体装置。
【符号の説明】
【０１４１】
１１、２１・・・ゲート絶縁膜、４１・・・トンネル絶縁膜、１０１・・・周辺回路部
、１０２・・・ＨＶ系トランジスタ領域、１０３・・・ＬＶ系トランジスタ領域、１０４
・・・セル領域（セルアレイ）、２０３・・・ゲート電極（ＨＶ系用）、２０４・・・素
子分離絶縁膜（ＨＶ系用）、２０７・・・第１領域、２０８・・・第２領域、３０３・・
・ゲート電極（ＬＶ系用）、３０４・・・素子分離絶縁膜（ＬＶ系用）、４０４・・・素
子分離（セル用）、ＭＣ・・・メモリセル。
【図１】
2011077405.tif 000003
【図２】
2011077405.tif 000004
【図３】
2011077405.tif 000005
【図４】
2011077405.tif 000006
【図５】
2011077405.tif 000007
【図６】
2011077405.tif 000008
【図７】
2011077405.tif 000009
【図８】
2011077405.tif 000010
【図９】
2011077405.tif 000011
【図１０】
2011077405.tif 000012
【図１１】
2011077405.tif 000013
【図１２】
2011077405.tif 000014
【図１３】
2011077405.tif 000015
【図１４】
2011077405.tif 000016
【図１５】
2011077405.tif 000017
【図１６】
2011077405.tif 000018
【図１７】
2011077405.tif 000019
【図１８】
2011077405.tif 000020
【図１９】
2011077405.tif 000021
【図２０】
2011077405.tif 000022
【図２１】
2011077405.tif 000023
【図２２】
2011077405.tif 000024
【図２３】
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【図２４】
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【図２５】
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