(57)【要約】      （修正有）【課題】トランジスタの微細化が進展しても、広いキャパシタ面積を確保し、容量を増大させることが可能なキャパシタを備える、半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、基板１１１と、基板上に、第１の電極材で形成された複数の第１の電極層と、第１の電極材と異なる第２の電極材で形成された複数の第２の電極層とが、キャパシタ絶縁膜を介して交互に積層されたキャパシタ１０２と、第１及び第２の電極層の側方に形成されており、第１の電極層と電気的に接続され、第２の電極層と電気的に絶縁されている、１つ以上の第１のコンタクトプラグ１７１Ａと、第１及び第２の電極層の側方に形成されており、第２の電極層と電気的に接続され、第１の電極層と電気的に絶縁されている、１つ以上の第２のコンタクトプラグ１７１Ｂとを備える。【選択図】図１
2011003593.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に、第１の電極材で形成された複数の第１の電極層と、前記第１の電極材と異なる第２の電極材で形成された複数の第２の電極層とが、キャパシタ絶縁膜を介して交互に積層されたキャパシタと、
前記第１及び第２の電極層の側方に形成されており、前記第１の電極層と電気的に接続され、前記第２の電極層と電気的に絶縁されている、１つ以上の第１のコンタクトプラグと、
前記第１及び第２の電極層の側方に形成されており、前記第２の電極層と電気的に接続され、前記第１の電極層と電気的に絶縁されている、１つ以上の第２のコンタクトプラグと、
を備えることを特徴とする半導体装置。
【請求項２】
前記キャパシタは、前記第１及び第２の電極層の側面が露出した第１から第４の側面を有しており、前記第１及び第２の側面が互いに対向し、前記第３及び第４の側面が互いに対向しており、
前記第１のコンタクトプラグは、前記キャパシタの前記第１及び第２の側面に隣接する位置に形成され、前記第１及び第２の側面において、前記第１の電極層と電気的に接続され、前記第２の電極層と電気的に絶縁されており、
前記第２のコンタクトプラグは、前記キャパシタの前記第３及び第４の側面に隣接する位置に形成され、前記第３及び第４の側面において、前記第２の電極層と電気的に接続され、前記第１の電極層と電気的に絶縁されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板と、
前記基板上に形成され、キャパシタの埋め込み用の穴が設けられた絶縁膜と、
前記穴の底面及び側面に、第１の電極材で形成された複数の第１の電極層と、前記第１の電極材と異なる第２の電極材で形成された複数の第２の電極層とが、キャパシタ絶縁膜を介して交互に積層されたキャパシタと、
前記穴の側面に積層された前記第１及び第２の電極層上に形成されており、前記第１の電極層と電気的に接続され、前記第２の電極層と電気的に絶縁されている、１つ以上の第１の配線と、
前記穴の側面に積層された前記第１及び第２の電極層上に形成されており、前記第２の電極層と電気的に接続され、前記第１の電極層と電気的に絶縁されている、１つ以上の第２の配線と、
を備えることを特徴とする半導体装置。
【請求項４】
前記穴の側面に積層された前記第１の電極層上に形成された第１の絶縁膜と、
前記穴の側面に積層された前記第２の電極層上に形成された第２の絶縁膜とを備え、
前記第１の配線は、前記第１の電極層上、及び前記第２の絶縁膜を介して前記第２の電極層上に形成されており、
前記第２の配線は、前記第２の電極層上、及び前記第１の絶縁膜を介して前記第１の電極層上に形成されている、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
基板上に、第１の導電材で形成される複数の第１の導電層と、前記第１の導電材と異なる第２の導電材で形成される複数の第２の導電層とを、絶縁膜を介して交互に堆積し、
前記第１の導電層、前記第２の導電層、及び前記絶縁膜を貫通する、１つ以上の第１のコンタクトホールを形成し、
前記第１のコンタクトホールの側面に露出した前記第１の導電層の側面を選択的に後退させ、
前記第１の導電層、前記第２の導電層、及び前記絶縁膜を貫通する、１つ以上の第２のコンタクトホールを形成し、
前記第２のコンタクトホールの側面に露出した前記第２の導電層の側面を選択的に後退させ、
前記第１及び第２のコンタクトホール内にプラグ材を埋め込むことで、前記第１の導電層と電気的に接続され、前記第２の導電層と電気的に絶縁された１つ以上の第１のコンタクトプラグと、前記第２の導電層と電気的に接続され、前記第１の導電層と電気的に絶縁された１つ以上の第２のコンタクトプラグとを形成し、
前記第１の導電層、前記第２の導電層、及び前記絶縁膜のエッチング加工を行い、前記第１のコンタクトプラグと電気的に接続された前記第１の導電層と、前記第２のコンタクトプラグと電気的に接続された前記第２の導電層と、前記絶縁膜とを含むキャパシタを形成する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、ＭＩＭ（Metal Insulator Metal）キャパシタを備える半導体メモリに使用されるものである。
【背景技術】
【０００２】
半導体メモリを構成するメモリセルには、１つのトランジスタに対し１つのキャパシタを設けるものや、３つのトランジスタに対し１つのキャパシタを設けるものなど、様々な構造のものが存在する。このような半導体メモリにおいて、リフレッシュ頻度を抑えて消費電力を抑制する、或いは、ロジック領域のトランジスタ特性に要求される性能を緩和するためには、キャパシタの静電容量を増加させることが重要となる。
【０００３】
半導体メモリでは、広いキャパシタ面積を確保すべく、シリンダ型のＭＩＭキャパシタが使用されることが多い。しかしながら、シリンダ型のＭＩＭキャパシタには、キャパシタの縦方向のサイズが大きくなり、トランジスタ用のコンタクトプラグの深さが深くなるという欠点がある。そのため、シリンダ型のＭＩＭキャパシタは、トランジスタの微細化に伴い、デザインルールに合わなくなってきている。
【０００４】
そこで、シリンダ型に代えて平面型のキャパシタを採用し、且つ、キャパシタ絶縁膜の誘電率を増加させることが考えられる。しかしながら、平面型のキャパシタでは、確保可能なキャパシタ面積が限られる上に、トランジスタのスケーリングの進展に伴い、キャパシタを形成する領域の確保が難しくなり、広いキャパシタ面積が確保できなくなることが問題となる。キャパシタ面積が制限されると、その分、キャパシタ絶縁膜の誘電率を大幅に増加させる必要が生じる。しかしながら、誘電率の高いキャパシタ絶縁膜の形成には、高温プロセスが必要となるなど、プロセス負荷が大きいという問題がある。
【０００５】
なお、非特許文献１には、ＭＩＭスタックキャパシタセルを用いた混載ＤＲＡＭの例が記載されている。非特許文献１には、９０ｎｍ世代からは、Ｈｉｇｈ−ｋ容量絶縁膜技術を導入することで、セルサイズの縮小を図り、５５ｎｍ世代以降は、Ｈｉｇｈ−ｋゲート絶縁膜技術を導入することで、デバイススケーリングと性能向上を行った旨が報告されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】白井浩樹他「コンシューマエレクトロニクス向け混載ＤＲＡＭ技術」電子情報通信学会、信学技報、２００８−０４、第１９−２４頁
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、トランジスタの微細化が進展しても、広いキャパシタ面積を確保し、容量を増大させることが可能なキャパシタを備える、半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一の態様は例えば、基板と、前記基板上に、第１の電極材で形成された複数の第１の電極層と、前記第１の電極材と異なる第２の電極材で形成された複数の第２の電極層とが、キャパシタ絶縁膜を介して交互に積層されたキャパシタと、前記第１及び第２の電極層の側方に形成されており、前記第１の電極層と電気的に接続され、前記第２の電極層と電気的に絶縁されている、１つ以上の第１のコンタクトプラグと、前記第１及び第２の電極層の側方に形成されており、前記第２の電極層と電気的に接続され、前記第１の電極層と電気的に絶縁されている、１つ以上の第２のコンタクトプラグと、を備えることを特徴とする半導体装置である。
【０００９】
本発明の別の態様は例えば、基板と、前記基板上に形成され、キャパシタの埋め込み用の穴が設けられた絶縁膜と、前記穴の底面及び側面に、第１の電極材で形成された複数の第１の電極層と、前記第１の電極材と異なる第２の電極材で形成された複数の第２の電極層とが、キャパシタ絶縁膜を介して交互に積層されたキャパシタと、前記穴の側面に積層された前記第１及び第２の電極層上に形成されており、前記第１の電極層と電気的に接続され、前記第２の電極層と電気的に絶縁されている、１つ以上の第１の配線と、前記穴の側面に積層された前記第１及び第２の電極層上に形成されており、前記第２の電極層と電気的に接続され、前記第１の電極層と電気的に絶縁されている、１つ以上の第２の配線と、を備えることを特徴とする半導体装置である。
【００１０】
本発明の別の態様は例えば、基板上に、第１の導電材で形成される複数の第１の導電層と、前記第１の導電材と異なる第２の導電材で形成される複数の第２の導電層とを、絶縁膜を介して交互に堆積し、前記第１の導電層、前記第２の導電層、及び前記絶縁膜を貫通する、１つ以上の第１のコンタクトホールを形成し、前記第１のコンタクトホールの側面に露出した前記第１の導電層の側面を選択的に後退させ、前記第１の導電層、前記第２の導電層、及び前記絶縁膜を貫通する、１つ以上の第２のコンタクトホールを形成し、前記第２のコンタクトホールの側面に露出した前記第２の導電層の側面を選択的に後退させ、前記第１及び第２のコンタクトホール内にプラグ材を埋め込むことで、前記第１の導電層と電気的に接続され、前記第２の導電層と電気的に絶縁された１つ以上の第１のコンタクトプラグと、前記第２の導電層と電気的に接続され、前記第１の導電層と電気的に絶縁された１つ以上の第２のコンタクトプラグとを形成し、前記第１の導電層、前記第２の導電層、及び前記絶縁膜のエッチング加工を行い、前記第１のコンタクトプラグと電気的に接続された前記第１の導電層と、前記第２のコンタクトプラグと電気的に接続された前記第２の導電層と、前記絶縁膜とを含むキャパシタを形成する、ことを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１１】
本発明によれば、トランジスタの微細化が進展しても、広いキャパシタ面積を確保し、容量を増大させることが可能なキャパシタを備える、半導体装置及びその製造方法を提供することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態の半導体装置の構成を示す側方断面図である。
【図２】図１のキャパシタの構成を示す側方断面図である。
【図３】第１比較例の半導体装置の構成を示す側方断面図である。
【図４】第２比較例の半導体装置の構成を示す側方断面図である。
【図５】図１のキャパシタの構成を示す平面図である。
【図６】図１の半導体装置の製造方法を示す側方断面図(1/2)である。
【図７】図１の半導体装置の製造方法を示す側方断面図(2/2)である。
【図８】図１のキャパシタの製造工程を示す側方断面図(1/2)である。
【図９】図１のキャパシタの製造工程を示す側方断面図(2/2)である。
【図１０】第１及び第２の電極材の組み合わせの例を示した表である。
【図１１】第２実施形態の半導体装置の構成を示す側方断面図である。
【図１２】図１１のキャパシタの構成を示す側方断面図である。
【図１３】図１１のキャパシタの構成を示す平面図である。
【図１４】図１１のキャパシタの製造工程を示す側方断面図(1/2)である。
【図１５】図１１のキャパシタの製造工程を示す側方断面図(2/2)である。
【発明を実施するための形態】
【００１３】
本発明の実施形態を、図面に基づいて説明する。
【００１４】
（第１実施形態）
図１は、第１実施形態の半導体装置の構成を示す側方断面図である。図１の半導体装置は、半導体メモリに相当し、図１には、基板１１１上に形成されたトランジスタ１０１及びキャパシタ１０２が示されている。
【００１５】
図１の半導体装置は、トランジスタ１０１の構成要素として、基板１１１と、ゲート絶縁膜１１２と、ゲート電極１１３と、第１の側壁絶縁膜１１４と、第２の側壁絶縁膜１１５等を備える。
【００１６】
基板１１１は例えば、シリコン基板等の半導体基板である。基板１１１は、ｐ型基板でもｎ型基板でも構わない。図１には、基板１１１の表面に形成された素子分離層１２１が示されている。素子分離層１２１は例えば、シリコン酸化膜（ＳｉＯ2）である。
【００１７】
ゲート絶縁膜１１２は、基板１１１上に形成されている。ゲート絶縁膜１１２は例えば、シリコン酸化膜、シリコン酸窒化膜（ＳｉＯＮ）、シリコン窒化膜（ＳｉＮ）、又はハフニウム珪酸窒化膜（ＨｆＳｉＯＮ）等の高誘電体膜である。
【００１８】
ゲート電極１１３は、ゲート絶縁膜１１２上に形成されている。ゲート電極１１３は例えば、ポリシリコン電極、ポリシリコンゲルマニウム電極、又はメタル電極である。図１には、ゲート電極１１３の上面に形成されたシリサイド層１１６が示されている。シリサイド層１１６は例えば、ニッケルシリサイド層（ＮｉＳｉ）である。
【００１９】
第１の側壁絶縁膜１１４は、ゲート電極１１３の側面に形成されている。第１の側壁絶縁膜１１４は、オフセットスペーサに相当する。第１の側壁絶縁膜１１４は例えば、シリコン酸化膜又はシリコン窒化膜である。
【００２０】
第２の側壁絶縁膜１１５は、第１の側壁絶縁膜１１４の側面に形成されている。第２の側壁絶縁膜１１５は例えば、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜とを含む積層膜である。
【００２１】
図１には更に、ウェル領域１３１と、チャネル領域１３２と、ソース・ドレイン領域１３３と、エクステンション領域１３４が示されている。
【００２２】
ウェル領域１３１は、基板１１１内に形成されており、ウェル領域１３１上にはトランジスタ１０１が形成されている。また、チャネル領域１３２は、基板１１１内におけるゲート絶縁膜１１２の下部に形成されており、ソース・ドレイン領域１３３及びエクステンション領域１３４はそれぞれ、ゲート電極１１３を挟むように基板１１１内に形成されている。図１には、ソース・ドレイン領域１３３の上面に形成されたシリサイド層１３５が示されている。シリサイド層１３５は例えば、ニッケルシリサイド層である。
【００２３】
図１には更に、第１及び第２の層間絶縁膜１４１，１４２が示されている。
【００２４】
第１の層間絶縁膜１４１は、基板１１１上に形成されており、基板１１１上に形成されたトランジスタ１０１を覆っている。第１の層間絶縁膜１４１上には、キャパシタ１０２が形成されている。第２の層間絶縁膜１４２は、第１の層間絶縁膜１４１上に形成されており、第１の層間絶縁膜１４１上に形成されたキャパシタ１０２を覆っている。第１及び第２の層間絶縁膜１４１，１４２は例えば、シリコン酸化膜である。
【００２５】
また、図１の半導体装置は、キャパシタ１０２の構成要素として、複数の第１の電極層１５１と、複数の第２の電極層１５２と、複数のキャパシタ絶縁膜１５３等を備える。
【００２６】
キャパシタ１０２の構成については、図２を参照して説明する。図２は、図１のキャパシタ１０２の構成を示す側方断面図である。
【００２７】
図２には、第１及び第２の電極層１５１，１５２が、キャパシタ絶縁膜１５３を介して、第１の電極層１５１、キャパシタ絶縁膜１５３、第２の電極層１５２、キャパシタ絶縁膜１５３、、、の順に積層されている様子が示されている。このように、第１の電極層１５１と第２の電極層１５２は、第１の層間絶縁膜１４１上に、キャパシタ絶縁膜１５３を介して交互に積層されている。
【００２８】
本実施形態では、第１の電極層１５１は、第１の電極材で形成されており、第２の電極層１５２は、第１の電極材と異なる第２の電極材で形成されている。第１の電極材の例としては、ＴｉＮ（チタンナイトライド）が挙げられ、第２の電極材の例としては、Ｗ（タングステン）が挙げられる。また、キャパシタ絶縁膜１５３の例としては、シリコン酸化膜が挙げられる。なお、第１の電極層１５１と第２の電極層１５２とを異なる電極材で形成することの利点や、第１及び第２の電極材のその他の例については、後述する。
【００２９】
図２には更に、第１及び第２の電極層１５１，１５２の側方に形成されたコンタクトプラグ１７１が示されている。
【００３０】
図２では、図中左側のコンタクトプラグ１７１が、１７１Ａで示され、図中右側のコンタクトプラグ１７１が、１７１Ｂで示されている。コンタクトプラグ１７１Ａ及びＢは例えば、Ｗ（タングステン）層又はＣｕ（銅）層である。コンタクトプラグ１７１Ａ及びＢはそれぞれ、本発明の第１及び第２のコンタクトプラグの例である。
【００３１】
図２には更に、個々の第１の電極層１５１の側方に設けられた第１の空洞１６１と、個々の第２の電極層１５２の側方に設けられた第２の空洞１６２が示されている。
【００３２】
これらの空洞が存在する結果、コンタクトプラグ１７１Ａは、第１の電極層１５１とは電気的に接続されているものの、第２の電極層１５２とは電気的に絶縁されている。これにより、コンタクトプラグ１７１Ａは、第１の電極層１５１の電位制御用に使用可能なコンタクトプラグとなっている。
【００３３】
一方、コンタクトプラグ１７１Ｂは、第２の電極層１５２とは電気的に接続されているものの、第１の電極層１５１とは電気的に絶縁されている。これにより、コンタクトプラグ１７１Ｂは、第２の電極層１５２の電位制御用に使用可能なコンタクトプラグとなっている。
【００３４】
以上のように、本実施形態のキャパシタ１０２は、複数の電極層１５１，１５２と、複数のキャパシタ絶縁膜１５３とを含む、積層型のキャパシタとなっている。これにより、本実施形態では、広いキャパシタ面積を確保し、キャパシタ１０２の容量を増大させることが可能となっている。なぜならば、積層型のキャパシタでは、各電極層の面積が小さい場合でも、各電極層の面積にキャパシタ絶縁膜の層数を掛けた実効的なキャパシタ面積は大きく取ることが可能であるからである。キャパシタ１０２の容量の増大は、メモリのリフレッシュ頻度を下げることに繋がり、メモリの消費電力の低減をもたらす。
【００３５】
また、本実施形態のキャパシタ１０２は、図２に示すように、平面型のキャパシタとなっている。これにより、本実施形態では、キャパシタ１０２の縦方向のサイズが大きくなるのを避け、トランジスタ１０１用のコンタクトプラグ１７２（図１参照）の深さが深くなるのを避けることが可能となっている。これにより、本実施形態では、トランジスタ１０１の微細化が進展しても、デザインルールに合ったキャパシタ１０２を形成することが可能となる。
【００３６】
なお、平面型のキャパシタには、一般に、トランジスタのスケーリングの進展に伴い、広いキャパシタ面積の確保が難しくなるという欠点がある。しかしながら、本実施形態では、キャパシタ１０２は平面型かつ積層型であるため、キャパシタ１０２が平面型であるにも拘らず、広いキャパシタ面積を確保することが可能となっている。このように、本実施形態によれば、トランジスタ１０１のスケーリングの進展に伴うキャパシタ１０２の容量低下を防止することが可能となる。
【００３７】
また、本実施形態では、キャパシタ１０２が積層型となっているため、電極層１５１，１５２とコンタクトプラグ１７１とのコンタクトをどのように取るかが問題となる。本実施形態では、図２に示すように、第１の電極層１５１と第２の電極層１５２とが交互に積層されている。そのため、キャパシタ１０２を動作させるためには、第１の電極層１５１の各々に第１の電位を供給し、第２の電極層１５２の各々に第２の電位を供給する必要がある。
【００３８】
そこで、本実施形態では、図２に示すように、第１及び第２の電極層１５１，１５２の側方に、第１及び第２の空洞１６１，１６２を設け、コンタクトプラグ１７１Ａ，Ｂを、第１及び第２の空洞１６１，１６２を介して、第１及び第２の電極層１５１，１５２の側方に設けている。これにより、コンタクトプラグ１７１Ａは、第１の電極層１５１のみに電気的に接続され、コンタクトプラグ１７１Ｂは、第２の電極層１５２のみに電気的に接続されている。これにより、本実施形態では、第１の電極層１５１の各々に第１の電位を供給し、第２の電極層１５２の各々に第２の電位を供給することが可能となっている。
【００３９】
また、本実施形態では、第１の電極層１５１と第２の電極層１５２は、異なる電極材で形成されている。これにより、本実施形態では、半導体装置を製造する際、例えばこれら電極材のエッチングレートの違いを利用するなどして、第１の電極層１５１の側方に第１の空洞１６１を形成し、第２の電極層１５２の側方に第２の空洞１６２を形成することが可能となっている。なお、第１及び第２の電極層１５１，１５２の電極材と、第１及び第２の空洞１６１，１６２の形成プロセスとの関係の詳細については、後述する。
【００４０】
また、本実施形態では、コンタクトプラグ１７１Ａ，Ｂはそれぞれ、第２及び第１の空洞１６２，１６１、即ち、空気により、第２及び第１の電極層１５２，１５１と電気的に絶縁されている。しかしながら、本実施形態では、第１及び第２の空洞１６１，１６２を、絶縁膜で満たしても構わない。また、本実施形態では、第１及び第２の電極層１５１，１５２の側方に第１及び第２の空洞１６１，１６２を設ける代わりに、第１及び第２の電極層１５１，１５２の側面を酸化して不動態を形成しても構わない。これらの場合、コンタクトプラグ１７１Ａ，Ｂはそれぞれ、絶縁性物質（絶縁膜、不動態）により、第２及び第１の電極層１５２，１５１と電気的に絶縁されることになる。なお、これら空洞、絶縁膜、不動態の詳細については、後述する。
【００４１】
ここで、図１に戻り、半導体装置の構成の説明を続ける。
【００４２】
図１には更に、コンタクトプラグ１７２と、配線層１７３が示されている。
【００４３】
コンタクトプラグ１７２は、第１及び第２の層間絶縁膜１４１，１４２に埋め込まれており、ソース・ドレイン領域１３３と電気的に接続されている。また、配線層１７３は、第２の層間絶縁膜１４２上に形成されており、その一部はコンタクトプラグ１７１Ａに電気的に接続され、その別の一部はコンタクトプラグ１７１Ｂ及び１７２に電気的に接続されている。コンタクトプラグ１７２は例えば、Ｗ層又はＣｕ層であり、配線層１７３は例えば、Ｃｕ層である。
【００４４】
ここで、本実施形態と第１及び第２比較例との比較を行う。
【００４５】
図３は、第１比較例の半導体装置の構成を示す側方断面図である。第１比較例の半導体装置は、図３に示すように、下部電極層２０１と、上部電極層２０２と、キャパシタ絶縁膜２０３により構成されるシリンダ型のキャパシタ１０３を備える。第１比較例のキャパシタ１０３には、図３に示すように、キャパシタ１０３の縦方向のサイズが大きくなり、トランジスタ１０１用のコンタクトプラグ２１２の深さが深くなるという欠点がある。
【００４６】
これに対し、本実施形態のキャパシタ１０２は、図１に示すように、平面型のキャパシタとなっている。これにより、本実施形態では、キャパシタ１０２の縦方向のサイズが大きくなるのを避け、トランジスタ１０１用のコンタクトプラグ１７２の深さが深くなるのを避けることが可能となっている。
【００４７】
図４は、第２比較例の半導体装置の構成を示す側方断面図である。第２比較例の半導体装置は、図４に示すように、下部電極層３０１と、上部電極層３０２と、キャパシタ絶縁膜３０３により構成される平面型のキャパシタ１０４を備える。第２比較例のキャパシタ１０４には、図４に示すように、広いキャパシタ面積を確保するのが難しいという欠点がある。
【００４８】
これに対し、本実施形態のキャパシタ１０２は、図１に示すように、平面型かつ積層型のキャパシタとなっている。これにより、本実施形態では、キャパシタ１０２が平面型であるにも拘らず、広いキャパシタ面積を確保することが可能となっている。
【００４９】
以上、図１の半導体装置の構成について説明した。また、キャパシタ１０２の断面形状について、図２を参照して説明した。以下、これらの説明に引き続き、図５を参照して、キャパシタ１０２の平面形状について説明する。
【００５０】
図５は、図１のキャパシタ１０２の構成を示す平面図である。図５(Ａ)には、第１の電極層１５１の平面形状が示され、図５(Ｂ)には、第２の電極層１５２の平面形状が示されている。また、図５(Ｃ)には、キャパシタ１０２の上方に形成された配線層１７３の配線パターンが示されている。
【００５１】
図５(Ａ)〜(Ｃ)に示すように、本実施形態のキャパシタ１０２は、概ね四角形の平面形状を有しており、４つの側面Ｓ1〜Ｓ4を有している。図５(Ａ)〜(Ｃ)に示すように、側面Ｓ1及びＳ2は互いに対向し、側面Ｓ3及びＳ4は互いに対向している。側面Ｓ1〜Ｓ4は、本発明におけるキャパシタ１０２の第１から第４の側面の例である。側面Ｓ1〜Ｓ4には、第１及び第２の電極層１５１，１５２の側面が露出している。
【００５２】
また、図５(Ａ)〜(Ｃ)に示すように、本実施形態のキャパシタ１０２には、複数の第１のコンタクトプラグ１７１Ａと、複数の第２のコンタクトプラグ１７１Ｂが設けられている。本実施形態では、第１のコンタクトプラグ１７１Ａは、側面Ｓ1及びＳ2に隣接する位置に形成され、第２のコンタクトプラグ１７１Ｂは、側面Ｓ3及びＳ4に隣接する位置に形成されている。
【００５３】
図５(Ａ)には、第１の電極層１５１の平面形状が示されている。図５(Ａ)に示すように、第１の電極層１５１と第２のコンタクトプラグ１７１Ｂとの間には、第１の空洞１６１が設けられている。一方、第１のコンタクトプラグ１７１Ａは、側面Ｓ1及びＳ2において、第１の電極層１５１の側面に接している。
【００５４】
また、図５(Ｂ)には、第２の電極層１５２の平面形状が示されている。図５(Ｂ)に示すように、第２の電極層１５２と第１のコンタクトプラグ１７１Ａとの間には、第２の空洞１６２が設けられている。一方、第２のコンタクトプラグ１７１Ｂは、側面Ｓ3及びＳ4において、第２の電極層１５２の側面に接している。
【００５５】
その結果、第１のコンタクトプラグ１７１Ａは、側面Ｓ1及びＳ2において、第１の電極層１５１と電気的に接続され、第２の電極層１５２と電気的に絶縁されている。一方、第２のコンタクトプラグ１７１Ｂは、側面Ｓ3及びＳ4において、第２の電極層１５２と電気的に接続され、第１の電極層１５１と電気的に絶縁されている。
【００５６】
また、図５(Ｃ)には、キャパシタ１０２の上方に形成された配線層１７３の配線パターンが示されている。図５(Ｃ)に示すように、配線層１７３は、第１のコンタクトプラグ１７１Ａ同士を結線し、第２のコンタクトプラグ１７１Ｂ同士を結線するようにパターニングされている。これにより、本実施形態では、配線層１７３を通じて、第１の電極層１５１の各々に第１の電位を供給すると共に、第２の電極層１５２の各々に第２の電位を供給することが可能となっている。
【００５７】
なお、本実施形態では例えば、第１のコンタクトプラグ１７１Ａを、側面Ｓ1及びＳ3に隣接する位置に形成し、第２のコンタクトプラグ１７１Ｂを、側面Ｓ2及びＳ4に隣接する位置に形成しても構わない。ただし、図５に示すように、第１のコンタクトプラグ１７１Ａを、側面Ｓ1及びＳ2に隣接する位置に形成し、第２のコンタクトプラグ１７１Ｂを、側面Ｓ3及びＳ4に隣接する位置に形成することには、側面Ｓ1及びＳ2が互いに対向し、側面Ｓ3及びＳ4が互いに対向していることから、第１及び第２の電極層１５１，１５２に一様に電位を供給しやすくなるというメリットがある。また、本実施形態では例えば、第１のコンタクトプラグ１７１Ａを、Ｓ1〜Ｓ4の各側面に隣接する位置に１つずつ形成すると共に、第２のコンタクトプラグ１７１Ｂを、Ｓ1〜Ｓ4の各側面に隣接する位置に１つずつ形成しても構わない。
【００５８】
また、本実施形態では例えば、各キャパシタ１０２に、第１のコンタクトプラグ１７１Ａを１個だけ設けると共に、第２のコンタクトプラグ１７１Ｂを１個だけ設けるようにしても構わない。ただし、図５に示すように、各キャパシタ１０２に、第１のコンタクトプラグ１７１Ａを複数設けると共に、第２のコンタクトプラグ１７１Ｂを複数設けることには、上述のように、第１及び第２の電極層１５１，１５２に一様に電位を供給しやすくなるというメリットがある。また、本実施形態では例えば、各キャパシタ１０２に、異なる個数の第１及び第２のコンタクトプラグ１７１Ａ，Ｂを設けるようにしても構わない。
【００５９】
また、配線層１７３の配線パターンは、図５(Ｃ)に示すパターン以外の配線パターンであっても構わない。
【００６０】
なお、図１及び図２に示すキャパシタ１０２は、第１及び第２の空洞１６１，１６２を同じ図面内に図示するための便宜上、図５(Ａ)〜(Ｃ)に示すＸ−Ｘ’線に沿ったキャパシタ１０２の断面を示していることに留意されたい。
【００６１】
以下、図１の半導体装置の製造方法について説明する。
【００６２】
図６及び図７は、図１の半導体装置の製造方法を示す側方断面図である。
【００６３】
まず、図６(Ａ)に示すように、基板１１１上に、埋め込み素子分離法により、深さ２００〜３００ｎｍの素子分離層１２１を形成する。基板１１１は例えば、シリコン基板であり、素子分離層１２１は例えば、シリコン酸化膜である。基板１１１は、ｐ型シリコン基板でもｎ型シリコン基板でもよい。次に、能動素子部において、基板１１１の表面に、厚さ１０ｎｍ以下のシリコン酸化膜を形成する。
【００６４】
次に、図６(Ａ)に示すように、イオン注入及び活性化ＲＴＡ（Rapid Thermal Annealing）により、基板１１１内にウェル領域１３１及びチャネル領域１３２を形成する。
【００６５】
なお、ウェル領域１３１がｎ型領域の場合には、ウェル領域１３１は例えば、リンを使用して、500keV，3.0×1013cm-2のイオン注入条件で形成され、チャネル領域１３２は例えば、砒素を使用して、10keV，1.0×1013cm-2のイオン注入条件で形成される。
【００６６】
また、ウェル領域１３１がｐ型領域の場合には、ウェル領域１３１は例えば、ボロンを使用して、260keV，2.0×1013cm-2のイオン注入条件で形成され、チャネル領域１３２は例えば、ボロンを使用して、80keV，1.5×1013cm-2のイオン注入条件で形成される。
【００６７】
ウェル領域１３１及びチャネル領域１３２の形成後には、チャネル活性化のためのＲＴＡが行われる。
【００６８】
次に、熱酸化法又はＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により、基板１１１上に、厚さ０．５〜６．０ｎｍのゲート絶縁膜１１２を形成する（図６(Ｂ)）。ゲート絶縁膜１１２は例えば、シリコン酸化膜である。
【００６９】
次に、ゲート絶縁膜１１２上に、ゲート電極１１３の材料となるポリシリコン層を堆積する（図６(Ｂ)）。ポリシリコン層の厚さは例えば、５０〜２００ｎｍとする。ゲート電極１１３の材料として、ポリシリコンの代わりに、ポリシリコンゲルマニウムを用いても構わない。
【００７０】
次に、光リソグラフィ、Ｘ線リソグラフィ、又は電子ビームリソグラフィにより、ゲート加工用のレジスト膜のパターニングを行い、続いて、ＲＩＥ（Reactive Ion Etching）により、レジスト膜を利用したゲート加工を行う。これにより、図６(Ｂ)に示すように、基板１１１上に、ゲート絶縁膜１１２を介してゲート電極１１３が形成される。
【００７１】
次に、熱酸化法により、ゲート電極１１３の側面に、厚さ１．０〜２．０ｎｍの後酸化膜を形成する（不図示）。
【００７２】
次に、図６(Ｃ)に示すように、ＬＰＣＶＤ及びＲＩＥにより、ゲート電極１１３の側面に、厚さ３〜１２ｎｍの第１の側壁絶縁膜１１４を形成する。第１の側壁絶縁膜１１４は例えば、シリコン酸化膜又はシリコン窒化膜である。
【００７３】
次に、図６(Ｃ)に示すように、基板１１１内に、エクステンション領域１３４となる浅い拡散層を形成する。
【００７４】
なお、上記拡散層がｎ型層の場合には、例えば、ＢＦ２（二フッ化ボロン）を使用して、20keV，3.0×1013cm-2，30度チルトのHalo条件でイオン注入を行い、続いて、Ａｓ（砒素）を使用して、1.0〜5.0keV，5.0×1014〜1.5×1015cm-2の条件でイオン注入を行う。
【００７５】
また、上記拡散層がｐ型層の場合には、例えば、Ａｓを使用して、40keV，3.0×1013cm-2，30度チルトのHalo条件でイオン注入を行い、続いて、ＢＦ２又はＢ（ボロン）を使用して、1.0〜5.0keV，5.0×1014〜1.5×1015cm-2の条件でイオン注入を行うことで、拡散層を形成し、その後、拡散層の活性化のためのスパイクアニールを行う。
【００７６】
次に、図７(Ａ)に示すように、ＬＰＣＶＤ及びＲＩＥにより、第１の側壁絶縁膜１１４の側面に、第２の側壁絶縁膜１１５を形成する。第２の側壁絶縁膜１１５は例えば、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜とを含む積層膜である。
【００７７】
次に、図７(Ａ)に示すように、基板１１１内に、ソース・ドレイン領域１３３となる高濃度拡散層を形成する。次に、弗酸処理により自然酸化膜を除去した後、ゲート電極１１１３、ソース・ドレイン領域１３３の上面にそれぞれ、シリサイド層１１６，１３５を形成する。シリサイド層１１６，１３５は例えば、ニッケルシリサイド層である。
【００７８】
以上のようにして、図７(Ａ)に示すように、基板１１１上にトランジスタ１０１が形成される。
【００７９】
次に、基板１１１上に、ＳｉＮ膜及びＴＥＯＳ膜（Tetra Ethyl Ortho Silicate）を順に堆積し、続いて、ＳｉＮ膜及びＴＥＯＳ膜を介して、基板１１１上に、第１の層間絶縁膜１４１となるＢＰＳＧ膜（Boro-Phospho Silicate Glass）を堆積する（図７(Ｂ)）。次に、ＣＭＰ（化学機械研磨）により、ＢＰＳＧ膜を平坦化する。これにより、図７(Ｂ)に示すように、基板１１１上に第１の層間絶縁膜１４１が形成される。
【００８０】
その後、本実施形態では、第１の層間絶縁膜１４１上に、キャパシタ１０２や、第２の層間絶縁膜１４２や、コンタクトプラグ１７１が形成される（図７(Ｂ)）。更には、第１及び第２の層間絶縁膜１４１，１４２を貫通するコンタクトプラグ１７２や、配線層１７３が形成される（図７(Ｂ)）。
【００８１】
以上のようにして、図７(Ｂ)に示すように、トランジスタ１０１及びキャパシタ１０２を備える本実施形態の半導体装置が製造される。なお、キャパシタ１０２の製造工程の詳細については、以下、図８及び図９を参照して説明する。
【００８２】
図８及び図９は、図１のキャパシタ１０２の製造工程を示す側方断面図である。
【００８３】
まず、図８(Ａ)に示すように、第１の層間絶縁膜１４１上に、第１の導電材で形成される複数の第１の導電層４０１と、第１の導電材と異なる第２の導電材で形成される複数の第２の導電層４０２と、絶縁材で形成される複数の絶縁膜４０３とを堆積する。図８(Ａ)に示すように、第１の導電層４０１と第２の導電層４０２は、絶縁膜４０３を介して交互に堆積される。
【００８４】
第１の導電層４０１、第２の導電層４０２、絶縁膜４０３はそれぞれ、第１の電極層１５１、第２の電極層１５２、キャパシタ絶縁膜１５３（図２参照）を形成するのに用いられる。よって、第１及び第２の導電材はそれぞれ、上述の第１及び第２の電極材と同じ材料となっている。また、絶縁膜４０３は、キャパシタ絶縁膜１５３と同じ絶縁材で形成される。第１の導電層４０１、第２の導電層４０２、絶縁膜４０３は例えば、ＴｉＮ膜、Ｗ膜、ＳｉＯ２膜である。また、第１の導電層４０１、第２の導電層４０２、絶縁膜４０３の各々の厚さは例えば、２０ｎｍとする。
【００８５】
次に、図８(Ａ)に示すように、第１の層間絶縁膜１４１上に、第１の導電層４０１、第２の導電層４０２、及び絶縁膜４０３を介して、層間絶縁膜１４２Ａを堆積する。
【００８６】
次に、層間絶縁膜１４２Ａ上に、ハードマスク層４１１、及びレジスト膜４１２を順に形成する（図８(Ｂ)）。ハードマスク層４１１は例えば、ＳｉＮ膜である。次に、レジスト膜４１２のパターニングを行い、更に、レジスト膜４１２をマスクとして、ハードマスク層４１１のパターニングを行う（図８(Ｂ)）。
【００８７】
次に、ハードマスク層４１１をマスクとして、ＲＩＥにより、第１の導電層４０１、第２の導電層４０２、絶縁膜４０３、及び層間絶縁膜１４２Ａを貫通する第１のコンタクトホールＨ1を形成する（図８(Ｂ)）。第１のコンタクトホールＨ1は、後述するように、第２のコンタクトプラグ１７２Ｂ（図２参照）を形成するのに用いられる。
【００８８】
次に、図８(Ｂ)に示すように、サイドエッチングにより、第１のコンタクトホールＨ1の側面に露出した第１の導電層４０１の側面を選択的に後退させる。これにより、第１の導電層４０１の側方に、第１の空洞１６１が形成される。上記サイドエッチングは、ウェットエッチングでもドライエッチングでもよい。
【００８９】
次に、ＣＶＤにより、基板１１１上の全面に、ＴＥＯＳ膜等の絶縁膜を堆積する。これにより、第１の空洞１６１内に第１の絶縁膜１６１Ｘが埋め込まれる（図８(Ｃ)）。次に、ハードマスク層４１１を利用したＲＩＥ加工を再度行う。ＲＩＥには異方性があるため、当該ＲＩＥによれば、図８(Ｃ)に示すように、第１の空洞１６１内に第１の絶縁膜１６１Ｘを残存させつつ、基板１１１上から上記ＴＥＯＳ膜を除去することができる。
【００９０】
このように、本製造工程では、第１の空洞１６１内に第１の絶縁膜１６１Ｘを埋め込むが、図２に示すように、第１の空洞１６１を空洞のまま残存させる場合には、図８(Ｃ)の工程は不要である。
【００９１】
次に、ハードマスク層４１１上に、レジスト膜４１３を形成する（図９(Ａ)）。次に、レジスト膜４１３のパターニングを行い、更に、レジスト膜４１３をマスクとして、ハードマスク層４１１のパターニングを行う（図９(Ａ)）。
【００９２】
次に、ハードマスク層４１１をマスクとして、ＲＩＥにより、第１の導電層４０１、第２の導電層４０２、絶縁膜４０３、及び層間絶縁膜１４２Ａを貫通する第２のコンタクトホールＨ2を形成する（図９(Ａ)）。第２のコンタクトホールＨ2は、後述するように、第１のコンタクトプラグ１７２Ａ（図２参照）を形成するのに用いられる。
【００９３】
次に、図９(Ａ)に示すように、サイドエッチングにより、第２のコンタクトホールＨ2の側面に露出した第２の導電層４０２の側面を選択的に後退させる。これにより、第２の導電層４０２の側方に、第２の空洞１６２が形成される。上記サイドエッチングは、ウェットエッチングでもドライエッチングでもよい。
【００９４】
次に、ＣＶＤにより、基板１１１上の全面に、ＴＥＯＳ膜等の絶縁膜を堆積する。これにより、第２の空洞１６２内に第２の絶縁膜１６２Ｘが埋め込まれる（図９(Ｂ)）。次に、ハードマスク層４１１を利用したＲＩＥ加工を再度行う。ＲＩＥには異方性があるため、当該ＲＩＥによれば、図９(Ｂ)に示すように、第２の空洞１６１内に第２の絶縁膜１６２Ｘを残存させつつ、基板１１１上から上記ＴＥＯＳ膜を除去することができる。
【００９５】
このように、本製造工程では、第１の空洞１６２内に第２の絶縁膜１６２Ｘを埋め込むが、図２に示すように、第２の空洞１６２を空洞のまま残存させる場合には、図９(Ｂ)の工程は不要である。
【００９６】
ハードマスク層４１１は、図８(Ｂ)〜図９(Ｂ)の工程の終了後に除去される。
【００９７】
なお、本製造工程では、図８(Ｂ)及び(Ｃ)の工程の実施後に、図９(Ａ)及び(Ｂ)の工程を実施するが、逆に図９(Ａ)及び(Ｂ)の工程の実施後に、図８(Ｂ)及び(Ｃ)の工程を実施してもよい。即ち、第１及び第２のコンタクトホールＨ1，Ｈ2は、第２のコンタクトホールＨ2を形成してから第１のコンタクトホールＨ1を形成してもよい。
【００９８】
次に、第１及び第２のコンタクトホールＨ1，Ｈ2内にプラグ材を埋め込むことで、第２のコンタクトホールＨ2内に第１のコンタクトプラグ１７１Ａを形成すると共に、第１のコンタクトホールＨ1内に第２のコンタクトプラグ１７１Ｂを形成する（図９(Ｃ)）。当該プラグ材は例えば、Ｗ（タングステン）又はＣｕ（銅）である。
【００９９】
上述のように、第２のコンタクトホールＨ2内では、第２の導電層４０２の側方に第２の絶縁膜１６２Ｘが形成されている。よって、第１のコンタクトプラグ１７１Ａは、第１の導電層４０１のみと電気的に接続され、第２の導電層４０２とは電気的に絶縁される。
【０１００】
また、第１のコンタクトホールＨ1内では、第１の導電層４０１の側方に第１の絶縁膜１６１Ｘが形成されている。よって、第２のコンタクトプラグ１７１Ｂは、第２の導電層４０２のみと電気的に接続され、第１の導電層４０１とは電気的に絶縁される。
【０１０１】
次に、第１の導電層４０１、第２の導電層４０２、及び絶縁膜４０３の形状を、図５に示す形状に加工すべく、第１の導電層４０１、第２の導電層４０２、絶縁膜４０３、及び層間絶縁膜１４２Ａのエッチング加工を行う（図９(Ｃ)）。これにより、第１のコンタクトプラグ１７１Ａと電気的に接続された第１の導電層４０１と、第２のコンタクトプラグ１７１Ｂと電気的に接続された第２の導電層４０２と、絶縁膜４０３とを含むキャパシタ１０２が形成される。キャパシタ１０２の平面形状は例えば、２００ｎｍ×２００ｎｍの正方形とする。
【０１０２】
次に、第１の導電層４０１、第２の導電層４０２、絶縁膜４０３、及び層間絶縁膜１４２Ａが除去された領域を絶縁膜で埋めるべく、第１の層間絶縁膜１４１上に、層間絶縁膜１４２Ｂを形成する（図９(Ｃ)）。なお、層間絶縁膜１４１Ａ及びＢは、図１に示す第２の層間絶縁膜１４２に相当する。
【０１０３】
なお、図９(Ｃ)では、キャパシタ１０２とコンタクトプラグ１７１との境界面がテーパー状になっているのに対し、図１及び図２では、作図の便宜上、当該境界面が非テーパー状に記載されていることに留意されたい。
【０１０４】
以上のように、本実施形態では、第１及び第２の導電層４０１，４０２の側方に、第１及び第２の絶縁膜１６１Ｘ，１６２Ｘを形成し、第１及び第２のコンタクトプラグ１７１Ａ，Ｂを、第１及び第２の絶縁膜１６１Ｘ，１６２Ｘを介して、第１及び第２の導電層４０１，４０２の側方に形成する。これにより、本実施形態では、第１のコンタクトプラグ１７１Ａが、第１の導電層４０１のみに電気的に接続され、第２のコンタクトプラグ１７１Ｂが、第２の導電層４０２のみに電気的に接続される構造が実現される。
【０１０５】
以下、図８及び図９を参照して、第１及び第２の空洞１６１，１６２や、第１及び第２の絶縁膜１６１Ｘ，１６２Ｘの詳細について説明する。
【０１０６】
図８(Ｂ)の工程では、第１の導電層４０１のみを選択的にエッチングすることで、第１の空洞１６１が形成される。また、図９(Ａ)の工程では、第２の導電層４０２のみを選択的にエッチングすることで、第２の空洞１６２が形成される。
【０１０７】
これらの選択的エッチングは、第１の導電層４０１を形成する第１の導電材と、第２の導電層４０２を形成する第２の導電材と、図８(Ｂ)の工程でのエッチング方法と、図９(Ａ)の工程におけるエッチング方法との組み合わせを、所定の組み合わせとすることで実現可能である。
【０１０８】
本実施形態では例えば、第１の導電材を、ＴｉＮ（チタンナイトライド）とし、第２の導電材を、Ｗ（タングステン）とする。この場合、図８(Ｂ)の工程では、Ｈ２Ｏ２水溶液によるウェットエッチングを行うことで、第１の導電層４０１のみを選択的にエッチングすることができる。また、図９(Ａ)の工程では、ドライエッチングを行うことで、第２の導電層４０２のみを選択的にエッチングすることができる。
【０１０９】
本実施形態では、第１の導電材と第２の導電材を、異なる導電材とする。これにより、本実施形態では、上述のように、第１の導電層４０１のみを選択的にエッチングすると共に、第２の導電層４０２のみを選択的にエッチングすることが可能となる。
【０１１０】
なお、第１及び第２の導電材の組み合わせは、ＴｉＮ及びＷという組み合わせのみには限られない。第１及び第２の導電材の組み合わせの例を、図１０に示す。図１０は、第１及び第２の導電材（電極材）の組み合わせの例を示した表である。
【０１１１】
組み合わせ２，３では、図９(Ａ)の工程において、Ｈ２Ｏ２及びＨ２ＳＯ４を含む水溶液によるウェットエッチングを行う。そのため、組み合わせ２，３では、第１の導電材は、当該水溶液に耐性のあるメタル材料となっており、第２の導電材は、当該水溶液に耐性のないメタル材料となっている。これにより、組み合わせ２，３では、図９(Ａ)の工程において、第２の導電層４０２のみを選択的にエッチングすることが可能となる。
【０１１２】
組み合わせ２では、第１の導電材として、Ｐｔ（白金），Ｐｄ（鉛），Ａｕ（金）が示され、第２の導電材として、ＴｉＮ，Ｗが示されている。そして、組み合わせ２では、図８(Ｂ)の工程において、王水によるウェットエッチングを行う。これにより、組み合わせ２では、図８(Ｂ)の工程において、第１の導電層４０１のみを選択的にエッチングすることが可能となる。
【０１１３】
また、組み合わせ３では、第１の導電材として、Ａｕが示され、第２の導電材として、ＴｉＮ，Ｗが示されている。そして、組み合わせ３では、図８(Ｂ)の工程において、ＫＩ水溶液によるウェットエッチングを行う。これにより、組み合わせ３では、図８(Ｂ)の工程において、第１の導電層４０１のみを選択的にエッチングすることが可能となる。
【０１１４】
なお、第１及び第２の導電材の組み合わせとしては、図１０に示す組み合わせ１〜３以外の組み合わせも選択可能である。
【０１１５】
以上のように、図８(Ｂ)〜図９(Ｂ)の工程では、第１及び第２の導電層４０１，４０２の側方に空洞１６１，１６２を形成し、空洞１６１，１６２に絶縁膜１６１Ｘ，１６２Ｘを埋め込む。これにより、第１のコンタクトプラグ１７１Ａが、第２の導電層４０２と電気的に絶縁され、第２のコンタクトプラグ１７１Ｂが、第１の導電層４０１と電気的に絶縁される。第１及び第２の絶縁膜１６１Ｘ，１６２Ｘの例としては、シリコン酸化膜やシリコン窒化膜が挙げられる。第１の絶縁膜１６１Ｘと第２の絶縁膜１６２Ｘは、同じ材料の絶縁膜でも、異なる材料の絶縁膜でも構わない。
【０１１６】
ただし、図８(Ｂ)〜図９(Ｂ)の工程では、空洞１６１，１６２に絶縁膜１６１Ｘ，１６２Ｘを埋め込まずに、図２に示すように、空洞１６１，１６２を空洞のまま残存させてもよい。この場合、図８(Ｂ)〜図９(Ｂ)の工程では、第１及び第２の導電層４０１，４０２の側面の後退量を十分に大きくし、十分に広い空洞１６１，１６２を確保する必要がある。空洞１６１，１６２を十分に広くしないと、図９(Ｃ)の工程にて、空洞１６１，１６２がプラグ材で埋まってしまうからである。本実施形態では、第１及び第２の導電層４０１，４０２の側面の後退量を十分に大きし、且つ、プラグ材の堆積を異方性を持たせて行うことで、プラグ材の埋め込み後にも、第１及び第２の空洞１６１，１６２を残存させることができる。
【０１１７】
なお、上記後退量が小さ過ぎると、空洞１６１，１６２がプラグ材で埋まってしまうという問題が起こるが、逆に上記後退量が大き過ぎると、キャパシタ面積が過度に減少してしまうという問題が起こる。そこで、上記後退量は、これらのトレードオフを考慮して決定する必要がある。本実施形態では、キャパシタ１０２の平面形状を２００ｎｍ×２００ｎｍの正方形とするのに対し、上記後退量は例えば、４０ｎｍ程度に設定される。
【０１１８】
また、図８(Ｂ)の工程では、第１の導電層４０１の側面をエッチングして空洞１６１を形成する代わりに、第１の導電層４０１の側面を酸化して不動態を形成することで、第１の導電層４０１の側面を選択的に後退させてもよい。これにより、第２のコンタクトプラグ１７１Ｂは、当該不動態により第１の導電層４０１と電気的に絶縁される。
【０１１９】
不動態は例えば、第１の導電層４０１の側面を、酸化力の強い酸化剤でさらすことで形成可能である。このような酸化剤の例としては、硝酸や硫酸が挙げられる。不動態酸化膜の典型的な厚さは、数ｎｍである。従って、不動態形成により第１の導電層４０１の側面を後退させることには、後退量を小さく抑えることができるという利点がある。
【０１２０】
図８(Ｂ)の工程で不動態形成を行う場合、第１の導電材は、不動態を形成しやすい金属材料とし、第２の導電材は、不動態を形成しない金属材料とする。これにより、図８(Ｂ)の工程では、第１のコンタクトホールＨ1の側面を酸化力の強い酸化剤でさらすことで、第１の導電層４０１の側面のみに選択的に不動態を形成することができる。
【０１２１】
なお、不動態を形成しない金属材料の例としては、ＴｉＮ、Ｗ等が挙げられる。また、不動態を形成しやすい金属材料の例としては、Ｃｒ（クロム）、Ａｌ（アルミニウム）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｃｕ（銅）、及びこれらの金属材料の合金等が挙げられる。なお、これらの金属材料をコンタクトプラグとして使用することを考慮すると、第１の導電材は、Ａｌ又はＣｕとすることが望ましい。
【０１２２】
なお、本実施形態では、第１の導電材を、不動態を形成しない金属材料とし、第２の導電材を、不動態を形成しやすい金属材料としてもよい。この場合には、図９(Ａ)の工程において、第２の導電層４０２の側面をエッチングして空洞１６２を形成する代わりに、第２の導電層４０２の側面を酸化して不動態を形成することで、第２の導電層４０２の側面を選択的に後退させる。これにより、第１のコンタクトプラグ１７１Ａは、当該不動態により第２の導電層４０２と電気的に絶縁される。
【０１２３】
以上のように、本実施形態では、複数の第１の電極層と複数の第２の電極層とを、キャパシタ絶縁膜を介して交互に積層することで、キャパシタを形成する。これにより、本実施形態では、トランジスタの微細化が進展しても、広いキャパシタ面積を確保し、キャパシタの容量を増大させることが可能となる。
【０１２４】
また、本実施形態では、空洞、絶縁膜、不動態等を利用して、第１の電極層と電気的に接続され、第２の電極層と電気的に絶縁された第１のコンタクトプラグと、第２の電極層と電気的に接続され、第１の電極層と電気的に絶縁された第２のコンタクトプラグとを実現する。これにより、本実施形態では、上記のような構成のキャパシタとコンタクトプラグとのコンタクトを取ることが可能となる。
【０１２５】
また、本実施形態では、第１の電極層を形成する第１の電極材と、第２の電極層を形成する第２の電極材を、異なる材料とする。これにより、本実施形態では、上記のような空洞、絶縁膜、不動態等を形成することが可能となる。
【０１２６】
なお、第１の電極層、第２の電極層、キャパシタ絶縁膜のそれぞれの層数は、２層以上であれば何層であっても構わない。
【０１２７】
以下、本発明の第２実施形態について説明する。第２実施形態は、第１実施形態の変形例であり、第２実施形態については、第１実施形態との相違点を中心に説明する。
【０１２８】
（第２実施形態）
図１１は、第２実施形態の半導体装置の構成を示す側方断面図である。
【０１２９】
図１１には、基板１１１上に形成されたトランジスタ１０１及びキャパシタ１０５が示されている。図１１のトランジスタ１０１の構造は、図１のトランジスタ１０１の構造と同様であるのに対し、図１１のキャパシタ１０５の構造は、図１のキャパシタ１０２の構造とは異なっている。
【０１３０】
図１１には、キャパシタ１０５の埋め込み用に、第２の層間絶縁膜１４２に設けられた穴Ｈが示されている。図１１に示すように、キャパシタ１０５は、穴Ｈに埋め込まれる形で、第１の層間絶縁膜１４１上に形成されている。第２の層間絶縁膜１４２は、本発明の絶縁膜の例である。
【０１３１】
図１１には更に、第２の層間絶縁膜１４２上に形成された第３の層間絶縁膜１４３が示されている。第３の層間絶縁膜１４３は例えば、第１及び第２の層間絶縁膜１４１，１４２と同様、シリコン酸化膜である。
【０１３２】
図１１の半導体装置は、キャパシタ１０５の構成要素として、複数の第１の電極層５０１と、複数の第２の電極層５０２と、複数のキャパシタ絶縁膜５０３等を備える。
【０１３３】
キャパシタ１０５の構成については、図１２を参照して説明する。図１２は、図１１のキャパシタ１０５の構成を示す側方断面図である。
【０１３４】
図１２に示すように、第１の電極層５０１と第２の電極層５０２は、穴Ｈの底面及び側面に、キャパシタ絶縁膜５０３を介して交互に積層されている。
【０１３５】
本実施形態では、第１の電極層５０１は、第１の電極材で形成されており、第２の電極層５０２は、第１の電極材と異なる第２の電極材で形成されている。第１の電極材の例としては、ＴｉＮ（チタンナイトライド）が挙げられ、第２の電極材の例としては、Ｗ（タングステン）が挙げられる。また、キャパシタ絶縁膜５０３の例としては、シリコン酸化膜が挙げられる。
【０１３６】
図１２には更に、穴Ｈの側面に積層された第１及び第２の電極層５０１，５０２上に形成されたコンタクトプラグ５２１が示されている。
【０１３７】
図１２では、図中左側のコンタクトプラグ５２１が、５２１Ａで示され、図中右側のコンタクトプラグ５２１が、５２１Ｂで示されている。コンタクトプラグ５２１Ａ及びＢは例えば、Ｗ（タングステン）層又はＣｕ（銅）層である。コンタクトプラグ５２１Ａ及びＢはそれぞれ、本発明の第１及び第２の配線の例である。
【０１３８】
図１２に示すように、穴Ｈの側面に積層された個々の第１の電極層５０１上には、第１の窪み５１１が設けられている。同様に、穴Ｈの側面に積層された個々の第２の電極層１５２上には、第２の窪み５１２が設けられている。そして、図１２に示すように、第１及び第２の窪み５１１，５１２には、絶縁膜が埋め込まれている。第１の窪み５１１に埋め込まれた絶縁膜は、本発明の第１の絶縁膜の例であり、第２の窪み５１２に埋め込まれた絶縁膜は、本発明の第２の絶縁膜の例である。
【０１３９】
これらの絶縁膜が存在する結果、コンタクトプラグ５２１Ａは、第１の電極層５０１とは電気的に接続されているものの、第２の電極層５０２とは電気的に絶縁されている。これにより、コンタクトプラグ５２１Ａは、第１の電極層５０１の電位制御用に使用可能なコンタクトプラグとなっている。コンタクトプラグ５２１Ａは、第１の電極層５０１上にはダイレクトに、第２の電極層５０２上には、第２の窪み５１２に埋め込まれた絶縁膜を介して形成されている。
【０１４０】
一方、コンタクトプラグ５２１Ｂは、第２の電極層５０２とは電気的に接続されているものの、第１の電極層５０１とは電気的に絶縁されている。これにより、コンタクトプラグ５２１Ｂは、第２の電極層５０２の電位制御用に使用可能なコンタクトプラグとなっている。コンタクトプラグ５２１Ｂは、第２の電極層５０２上にはダイレクトに、第１の電極層５０１上には、第１の窪み５１１に埋め込まれた絶縁膜を介して形成されている。
【０１４１】
以上のように、本実施形態のキャパシタ１０５は、複数の電極層５０１，５０２と、複数のキャパシタ絶縁膜５０３とを含む、積層型のキャパシタとなっている。これにより、本実施形態では、広いキャパシタ面積を確保し、キャパシタ１０５の容量を増大させることが可能となっている。
【０１４２】
また、本実施形態のキャパシタ１０５は、図１２に示すように、シリンダ型のキャパシタとなっている。シリンダ型には、一般に、キャパシタの縦方向のサイズが大きくなり、トランジスタ用のコンタクトプラグの深さが深くなるという欠点がある。しかしながら、本実施形態では、キャパシタ１０５はシリンダ型かつ積層型であるため、キャパシタ１０５がシリンダ型であるにも拘らず、キャパシタ１０５の縦方向のサイズが大きくなるのを避け、トランジスタ１０１用のコンタクトプラグ５２２（図１１参照）の深さが深くなるのを避けることが可能となっている。なぜならば、本実施形態では、キャパシタ１０５の縦方向のサイズをそれほど大きくしなくても、十分なキャパシタ面積を確保することが可能であるからである。よって、本実施形態によれば、トランジスタ１０１の微細化が進展しても、デザインルールに合ったキャパシタ１０５を形成することが可能となる。
【０１４３】
なお、第２実施形態では、キャパシタ１０５とコンタクトプラグ５２１とのコンタクトをキャパシタ１０５の上面で取るため、第２実施形態には、これらの間のコンタクトを取りやすいという利点がある。一方、第１実施形態では、キャパシタ１０２が平面型であるため（図２参照）、第１実施形態には、キャパシタ１０２の縦方向のサイズをより小さくすることができるという利点がある。
【０１４４】
以上、図１１の半導体装置の構成について説明した。また、キャパシタ１０５の断面形状について、図１２を参照して説明した。以下、これらの説明に引き続き、図１３を参照して、キャパシタ１０５の平面形状について説明する。図１３は、図１１のキャパシタ１０５の構成を示す平面図である。
【０１４５】
図１３に示すように、本実施形態のキャパシタ１０５は、四角形の平面形状を有している。これは、穴Ｈの平面形状が、四角形であることに起因する。図１３には、穴Ｈの４つの側面σ1〜σ4が示されている。図１３に示すように、側面σ1及びσ2は互いに対向し、側面σ3及びσ4は互いに対向している。側面σ1〜σ4は、本発明における穴Ｈの第１から第４の側面の例である。また、穴Ｈの側面に積層された第１の電極層５０１、第２の電極層５０２、キャパシタ絶縁膜５０３の各々は、穴Ｈの平面形状が四角形であることに起因して、図１３に示すように、四角形の環状の平面形状を有している。
【０１４６】
また、図１３に示すように、本実施形態のキャパシタ１０５には、複数の第１のコンタクトプラグ５２１Ａと、複数の第２のコンタクトプラグ５２１Ｂが設けられている。本実施形態では、第１のコンタクトプラグ５２１Ａは、穴Ｈの側面σ1及びσ2に積層された第１及び第２の電極層５０１，５０２上に形成され、第２のコンタクトプラグ５２１Ｂは、穴Ｈの側面σ3及びσ4に積層された第１及び第２の電極層５０１，５０２上に形成されている。
【０１４７】
図１３には、第１の窪み５１１に埋め込まれた絶縁膜が示されている。図１３に示すように、第１の窪み５１１は、側面σ3及びσ4に積層された第１の電極層５０１上に形成される。そして、第２のコンタクトプラグ５２１Ｂは、第１の窪み５１１に埋め込まれた絶縁膜上に形成される。その結果、第２のコンタクトプラグ５２１Ｂは、第２の電極層５０２と電気的に接続され、第１の電極層５０１と電気的に絶縁される。
【０１４８】
また、図１３には、第２の窪み５１２に埋め込まれた絶縁膜が示されている。図１３に示すように、第２の窪み５１２は、側面σ1及びσ2に積層された第２の電極層５０２上に形成される。そして、第１のコンタクトプラグ５２１Ａは、第２の窪み５１２に埋め込まれた絶縁膜上に形成される。その結果、第１のコンタクトプラグ５２１Ａは、第１の電極層５０１と電気的に接続され、第２の電極層５０２と電気的に絶縁される。
【０１４９】
また、図１３には、キャパシタ１０５の上方に形成された配線層５２３の配線パターンが示されている。図１３に示すように、配線層５２３は、第１のコンタクトプラグ５２１Ａ同士を結線し、第２のコンタクトプラグ５２１Ｂ同士を結線するようにパターニングされている。これにより、本実施形態では、配線層５２３を通じて、第１の電極層５０１の各々に第１の電位を供給すると共に、第２の電極層５０２の各々に第２の電位を供給することが可能となっている。
【０１５０】
なお、本実施形態では例えば、第１のコンタクトプラグ５２１Ａを、側面σ1及びσ3に積層された電極層５０１，５０２上に形成し、第２のコンタクトプラグ５２１Ｂを、側面σ2及びσ4に積層された電極層５０１，５０２上に形成しても構わない。ただし、図１３に示すように、第１のコンタクトプラグ５２１Ａを、側面σ1及びσ2に積層された電極層５０１，５０２上に形成し、第２のコンタクトプラグ５２１Ｂを、側面σ3及びσ4に積層された電極層５０１，５０２上に形成することには、側面σ1及びσ2が互いに対向し、側面σ3及びσ4が互いに対向していることから、電極層５０１，５０２に一様に電位を供給しやすくなるというメリットがある。
【０１５１】
また、本実施形態では、第１のコンタクトプラグ５２１Ａの代わりに、配線層を、第１の電極層５０１上、及び、第２の窪み５１２に埋め込まれた絶縁膜を介して第２の電極層５０２上に形成してもよい。当該配線層は、第１のコンタクトプラグ５２１Ａと同様、本発明の第１の配線の例である。
【０１５２】
また、本実施形態では、第２のコンタクトプラグ５２１Ｂの代わりに、配線層を、第２の電極層５０２上、及び、第１の窪み５１１に埋め込まれた絶縁膜を介して第１の電極層５０１上に形成してもよい。当該配線層は、第２のコンタクトプラグ５２１Ｂと同様、本発明の第２の配線の例である。
【０１５３】
なお、図１１及び図１２に示すキャパシタ１０５は、第１及び第２の窪み５１１，５１２を同じ図面内に図示するための便宜上、図１３に示すＹ−Ｙ’線に沿ったキャパシタ１０５の断面を示していることに留意されたい。
【０１５４】
以下、図１１のキャパシタ１０５の製造工程について説明する。なお、図１１の半導体装置の製造方法は、キャパシタ１０５の製造工程を除き、図１の半導体装置の製造方法と同様である。
【０１５５】
図１４及び図１５は、図１１のキャパシタ１０５の製造工程を示す側方断面図である。
【０１５６】
まず、第１の層間絶縁膜１４１上に、層間絶縁膜１４２Ｃを堆積する（図１４(Ａ)）。次に、図１４(Ａ)に示すように、リソグラフィ及びドライエッチングにより、層間絶縁膜１４２Ｃに、キャパシタ１０５の埋め込み用の穴Ｈを形成する。
【０１５７】
次に、穴Ｈの底面及び側面に、第１の導電材で形成される複数の第１の導電層６０１と、第１の導電材と異なる第２の導電材で形成される複数の第２の導電層６０２と、絶縁材で形成される複数の絶縁膜６０３とを堆積する（図１４(Ｂ)）。図１４(Ｂ)に示すように、第１の導電層６０１と第２の導電層６０２は、絶縁膜６０３を介して交互に堆積される。
【０１５８】
第１の導電層６０１、第２の導電層６０２、絶縁膜６０３はそれぞれ、第１の電極層５０１、第２の電極層５０２、キャパシタ絶縁膜５０３（図１２参照）を形成するのに用いられる。よって、第１及び第２の導電材はそれぞれ、上述の第１及び第２の電極材と同じ材料となっている。また、絶縁膜６０３は、キャパシタ絶縁膜５０３と同じ絶縁材で形成される。第１の導電層６０１、第２の導電層６０２、絶縁膜６０３は例えば、ＴｉＮ膜、Ｗ膜、ＳｉＯ２膜である。
【０１５９】
次に、穴Ｈを絶縁膜で埋めるべく、層間絶縁膜１４２Ｃ上に、第１の導電層６０１、第２の導電層６０２、及び絶縁膜６０３を介して、層間絶縁膜１４２Ｄを堆積する（図１４(Ｂ)）。なお、層間絶縁膜１４２Ｃ及びＤは、図１１に示す第２の層間絶縁膜１４２に相当する。
【０１６０】
次に、ＣＭＰにより、層間絶縁膜１４２Ｄを平坦化する。これにより、図１４(Ｂ)に示すように、穴Ｈの内部に第１の導電層６０１、第２の導電層６０２、及び絶縁膜６０３が埋め込まれた構造が形成される。当該ＣＭＰにより、図１４(Ｂ)に示すように、穴Ｈの側面に形成された第１の導電層６０１、第２の導電層６０２、及び絶縁膜６０３の断面が露出する。
【０１６１】
次に、基板１１１上の全面に、第３の層間絶縁膜１４３を堆積する（図１４(Ｃ)）。
【０１６２】
次に、ＲＩＥにより、第３の層間絶縁膜１４３を貫通する第１のコンタクトホールＨ3を形成する（図１４(Ｃ)）。第１のコンタクトホールＨ3は、後述するように、第２のコンタクトプラグ５２１Ｂ（図１２参照）を形成するのに用いられる。なお、上記ＲＩＥは、第１実施形態で第１のコンタクトホールＨ1を形成する際と同様、レジスト膜及びハードマスク層を利用して行われる。
【０１６３】
次に、図１４(Ｃ)に示すように、エッチングにより、第１のコンタクトホールＨ3内に露出した第１の導電層６０１の上面を選択的に後退させる。これにより、第１の導電層６０１上に、第１の窪み５１１が形成される。上記エッチングは、ウェットエッチングでもドライエッチングでもよい。
【０１６４】
次に、ＣＶＤにより、基板１１１上の全面に、シリコン窒化膜等の絶縁膜を堆積する。これにより、第１の窪み５１１に第１の絶縁膜５１１Ｘが埋め込まれる（図１５(Ａ)）。次に、上記ハードマスク層を利用したＲＩＥ加工を再度行う。ＲＩＥには異方性があるため、当該ＲＩＥによれば、図１７(Ａ)に示すように、第１の窪み５１１内に第１の絶縁膜５１１Ｘを残存させつつ、基板１１１上から上記シリコン窒化膜を除去することができる。
【０１６５】
次に、ＲＩＥにより、第３の層間絶縁膜１４３を貫通する第２のコンタクトホールＨ4を形成する（図１４(Ａ)）。第２のコンタクトホールＨ4は、後述するように、第１のコンタクトプラグ５２１Ａ（図１２参照）を形成するのに用いられる。なお、上記ＲＩＥは、第１実施形態で第２のコンタクトホールＨ2を形成する際と同様、レジスト膜及び上記ハードマスク層を利用して行われる。
【０１６６】
次に、図１４(Ａ)に示すように、エッチングにより、第２のコンタクトホールＨ4内に露出した第２の導電層６０２の上面を選択的に後退させる。これにより、第２の導電層６０２上に、第２の窪み５１２が形成される。上記エッチングは、ウェットエッチングでもドライエッチングでもよい。
【０１６７】
次に、ＣＶＤにより、基板１１１上の全面に、シリコン窒化膜等の絶縁膜を堆積する。これにより、第２の窪み５１２に第２の絶縁膜５１２Ｘが埋め込まれる（図１５(Ｂ)）。次に、上記ハードマスク層を利用したＲＩＥ加工を再度行う。ＲＩＥには異方性があるため、当該ＲＩＥによれば、図１５(Ｂ)に示すように、第２の窪み５１２内に第２の絶縁膜５１２Ｘを残存させつつ、基板１１１上から上記シリコン窒化膜を除去することができる。
【０１６８】
なお、本製造工程では、第１の窪み５１１及び第１の絶縁膜５１１Ｘを形成してから第２の窪み５１２及び第２の絶縁膜５１２Ｘを形成するが、逆に第２の窪み５１２及び第２の絶縁膜５１２Ｘを形成してから第１の窪み５１１及び第１の絶縁膜５１１Ｘを形成しても構わない。
【０１６９】
次に、第１及び第２のコンタクトホールＨ3，Ｈ4内にプラグ材を埋め込むことで、第２のコンタクトホールＨ4内に第１のコンタクトプラグ５２１Ａを形成すると共に、第１のコンタクトホールＨ3内に第２のコンタクトプラグ５２１Ｂを形成する（図１５(Ｂ)）。当該プラグ材は例えば、Ｗ（タングステン）又はＣｕ（銅）である。
【０１７０】
上述のように、第２のコンタクトホールＨ4内では、第２の導電層６０２上に第２の絶縁膜５１２Ｘが形成されている。よって、第１のコンタクトプラグ５２１Ａは、第１の導電層６０１のみと電気的に接続され、第２の導電層６０２とは電気的に絶縁される。
【０１７１】
また、第１のコンタクトホールＨ3内では、第１の導電層６０１上に第１の絶縁膜５１１Ｘが形成されている。よって、第２のコンタクトプラグ５２１Ｂは、第２の導電層６０２のみと電気的に接続され、第１の導電層６０１とは電気的に絶縁される。
【０１７２】
以上の工程により、第１のコンタクトプラグ５２１Ａと電気的に接続された第１の導電層６０１と、第２のコンタクトプラグ５２１Ｂと電気的に接続された第２の導電層６０２と、絶縁膜６０３とを含むキャパシタ１０５が形成される。
【０１７３】
以上のように、本実施形態では、第１及び第２の導電層６０１，６０２上に、第１及び第２の絶縁膜５１１Ｘ，５１２Ｘを形成し、第１及び第２のコンタクトプラグ５２１Ａ，Ｂを、第１及び第２の絶縁膜５１１Ｘ，５１２Ｘを介して、第１及び第２の導電層６０１，６０２上に形成する。これにより、本実施形態では、第１のコンタクトプラグ５２１Ａが、第１の導電層６０１のみに電気的に接続され、第２のコンタクトプラグ５２１Ｂが、第２の導電層６０２のみに電気的に接続される構造が実現される。
【０１７４】
なお、窪み５１１，５１２は、第１実施形態の空洞１６１，１６２を形成するのと同様のエッチング方法で形成可能である。従って、図１０に示す導電材及びエッチング方法の組み合わせは、第２実施形態にも適用可能である。また、第２実施形態では、第１実施形態と同様、導電層６０１，６０２の上面を選択的にエッチングして窪み５１１，５１２を形成する代わりに、導電層６０１，６０２の上面を選択的に酸化して不動態を形成しても構わない。
【０１７５】
以上のように、本実施形態では、複数の第１の電極層と複数の第２の電極層とを、キャパシタ絶縁膜を介して交互に積層することで、キャパシタを形成する。これにより、本実施形態では、トランジスタの微細化が進展しても、広いキャパシタ面積を確保し、キャパシタの容量を増大させることが可能となる。
【０１７６】
また、本実施形態では、窪み、絶縁膜、不動態等を利用して、第１の電極層と電気的に接続され、第２の電極層と電気的に絶縁された第１のコンタクトプラグと、第２の電極層と電気的に接続され、第１の電極層と電気的に絶縁された第２のコンタクトプラグとを実現する。これにより、本実施形態では、上記のような構成のキャパシタとコンタクトプラグとのコンタクトを取ることが可能となる。
【０１７７】
また、本実施形態では、第１の電極層を形成する第１の電極材と、第２の電極層を形成する第２の電極材を、異なる材料とする。これにより、本実施形態では、上記のような窪み、絶縁膜、不動態等を形成することが可能となる。
【０１７８】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１７９】
１０１  トランジスタ
１０２、１０３、１０４、１０５  キャパシタ
１１１  基板
１１２  ゲート絶縁膜
１１３  ゲート電極
１１４  第１の側壁絶縁膜
１１５  第２の側壁絶縁膜
１１６  シリサイド層
１２１  素子分離層
１３１  ウェル領域
１３２  チャネル領域
１３３  ソース・ドレイン領域
１３４  エクステンション領域
１３５  シリサイド層
１４１  第１の層間絶縁膜
１４２  第２の層間絶縁膜
１４３  第３の層間絶縁膜
１５１、５０１  第１の電極層
１５２、５０２  第２の電極層
１５３、５０３  キャパシタ絶縁膜
１６１、５１１  第１の空洞、第１の窪み
１６１Ｘ、５１１Ｘ  第１の絶縁膜
１６２、５１２  第２の空洞、第２の窪み
１６２Ｘ、５１２Ｘ  第２の絶縁膜
１７１、５２１  コンタクトプラグ
１７１Ａ、５２１Ａ  第１のコンタクトプラグ
１７１Ｂ、５２１Ｂ  第２のコンタクトプラグ
１７２、５２２  コンタクトプラグ
１７３、５２３  配線層
２０１、３０１  下部電極層
２０２、３０２  上部電極層
２０３、３０３  キャパシタ絶縁膜
２１１、２１２、３１１  コンタクトプラグ
４０１、６０１  第１の導電層
４０２、６０２  第２の導電層
４０３、６０３  絶縁膜
４１１  ハードマスク層
４１２  レジスト膜
４１３  レジスト膜
【図１】
2011003593.tif 000003
【図２】
2011003593.tif 000004
【図３】
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【図４】
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【図５】
2011003593.tif 000007
【図６】
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【図７】
2011003593.tif 000009
【図８】
2011003593.tif 000010
【図９】
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【図１０】
2011003593.tif 000012
【図１１】
2011003593.tif 000013
【図１２】
2011003593.tif 000014
【図１３】
2011003593.tif 000015
【図１４】
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【図１５】
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