(57)【要約】【課題】簡単な構成で、ワイドバンドギャップ半導体からなるスイッチ素子を駆動するゲートドライブ回路。【解決手段】ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号と前記ゲートとの間にコンデンサと抵抗の直列回路を介して接続され、前記ドレインと前記ゲートとの間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号と前記ゲートとの間にコンデンサと抵抗の直列回路を介して接続され、前記ドレインと前記ゲートとの間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。
【請求項２】
ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、
前記ゲートをドライブする信号はコンデンサを介してバッファ回路の入力端子に接続され、
バッファ回路の出力端子は前記スイッチ素子のゲート端子にゲート抵抗を介して接続され、
前記スイッチ素子のドレインと前記バッファ回路の入力端子との間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とするゲートドライブ回路。
【請求項３】
前記バッファ回路は、ＮＰＮトランジスタとＰＮＰトランジスタにより構成され、
前記ＮＰＮトランジスタとＰＮＰトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、
前記ＮＰＮトランジスタとＰＮＰトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、
前記ＮＰＮトランジスタのコレクタ端子は、前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源に接続され、前記ＰＮＰトランジスタのコレクタ端子はＧＮＤに接続されていることを特徴とする請求項２記載のゲートドライブ回路。
【請求項４】
前記バッファ回路は、ＮＰＮトランジスタとＰＮＰトランジスタにより構成され、
前記ＮＰＮトランジスタとＰＮＰトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、前記ＮＰＮトランジスタとＰＮＰトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、
前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源を、２つの直列接続した第２及び第３のコンデンサへ充電し、
前記スイッチ素子のゲートをドライブする信号に応じて、前記制御電源から前記第２及び第３のコンデンサとの接続を切り離し、
かつ、前記第２及び第３のコンデンサの接続点をＧＮＤに接続して、前記第２及び第３のコンデンサの充電電圧を正負極性電源とする手段を備え、
前記ＮＰＮトランジスタのコレクタ端子は前記正負極性電源の正極側電圧に接続され、前記バッファのＰＮＰトランジスタのコレクタ端子は前記前記正負極性電源の負極側電圧に接続されたことを特徴とする請求項２記載のゲートドライブ回路。
【請求項５】
Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを備え、前記Ｐ型及びＮ型ＭＯＳＦＥＴのゲート端子を接続し、
かつ、前記ワイドバンドギャップ半導体からなるスイッチ素子のゲートをドライブする信号の端子とを接続し、
前記２つの直列接続した第２及び第３のコンデンサの、前記第２のコンデンサに接続されない第３のコンデンサの他方の端子は、第３のダイオードのアノード端子と第４のダイオードのカソード端子とに接続され、かつ、前記第３のダイオードを介してＧＮＤに接続され、
前記第４のダイオードのアノード端子は前記バッファ回路のＰ型トランジスタのコレクタ端子と第４のコンデンサの一方の端子とに接続され、かつ、第４のコンデンサを介してＧＮＤに接続され、
第３のコンデンサに接続されない前記第２のコンデンサの他方の端子は、前記Ｐ型ＭＯＳＦＥＴのドレイン端子と前記バッファ回路のＮ型トランジスタのコレクタ端子に接続され、
前記制御電源の正極端子には前記Ｐ型ＭＯＳＦＥＴのソース端子を接続し、前記Ｎ型ＭＯＳＦＥＴのドレイン端子は前記第２及び第３のコンデンサとの接続点に接続され、前記Ｎ型ＭＯＳＦＥＴのソース端子はＧＮＤに接続されたことを特徴とした請求項４記載のゲートドライブ回路。
【請求項６】
前記ゲート過電圧保護回路は、前記ダイオードとワイドバンドギャップ半導体からなるスイッチ素子で構成された電圧制限回路との直列回路からなることを特徴とする請求項１乃至５記載のゲートドライブ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ，ＳｉＣなどのワイドバンドギャップ半導体のゲートドライブに関し、特に、ＧａＮＦＥＴへの最適な駆動を行う技術に関する。
【背景技術】
【０００２】
電力用半導体スイッチのスイッチングを利用して、交流電力又は直流電力をレベルの異
なる交流電力又は直流電力に変換する電力変換装置は、例えば、無停電電源装置やモータ
ー用インバータ、ＤＣ−ＤＣコンバータなどに利用される。
【０００３】
電力用半導体スイッチはドレインとソースとの間に、オン抵抗が存在し、既存のシリコンデバイスでは、ほぼ理論値近くまで改善されつつある。しかし、近年のインバータ及びＤＣ−ＤＣコンバータにおいては、より効率向上のためさらなる低オン抵抗素子が望まれている。
このため、既存のシリコンデバイスをはるかに凌駕するポテンシャルを持つＳｉＣ或いはＧａＮデバイスはその実用化が待ち望まれている。
【０００４】
ここで、既存のシリコンデバイスから、ＧａＮ，ＳｉＣなどのワイドバンドギャップ半導体、すなわち、ノーマリオフ型のＧａＮＦＥＴが研究開発され、最近のノーマリオフ型ＦＥＴはしきい値電圧が１〜数Ｖ程度まで製作が可能になった。
【０００５】
図３はノーマリオフ型のＧａＮＦＥＴの各静特性を示し、図３（ｃ）はゲート・ソース電圧対ゲート電流特性を示す。このノーマリオフ型ＦＥＴの特徴として、図３（ｃ）に示すように、ゲート・ソース間が従来のシリコンＭＯＳＦＥＴのような絶縁構造ではないために、過大なゲートドライブ電圧を印加すると、ゲート・ソース間に大電流が流れ、ダイオードの順方向電圧に類似した特性を示す。このため、ゲートへ必要以上の電圧を印加すると、従来のシリコンＭＯＳＦＥＴと比較し、ゲートドライブの消費電力が増加、或いは必要以上にゲート電流が流れると破損に至るなど、信頼性上の問題が発生する。
【０００６】
図１０は従来のシリコンＭＯＳＦＥＴのゲートドライブ回路の一例を示す回路構成図である。ゲートパルス信号が入力されると、ゲート抵抗Ｒ１と並列に接続されているスピードアップコンデンサＣ１と抵抗Ｒ２の時定数回路により、ゲート・ソース間電圧をより速く上昇させるものである。（特許文献１）。
【０００７】
また、図１１は従来のバイポーラトランジスタのベースドライブ回路の一例を示す回路構成図である。バイポーラトランジスタＱａの高速スイッチングを実現するために、ベース電流は始めにコンデンサＣ１を介して十分なオーバードライブ電流を流してターンオンさせ、次に、バイポーラトランジスタＱａが非飽和電圧のオン状態になるようダイオードＤ１及びＤ２により過剰なベース電流をコレクタに分流して、過剰なベース電流によるバイポーラトランジスタＱａのベース・エミッタ間の蓄積キャリアを減らし、スイッチング特性のストレージタイムを減ずる方法が知られている。（特許文献２）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−１６３８３８号公報
【特許文献２】特開昭６１−１０１１１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図３の特性を持つＧａＮなどのワイドバンドギャップ半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）からなる半導体スイッチにあっては、ゲートの過電圧に対する耐圧が小さい。
また、ゲート・ソース間はダイオードの順方向電圧特性に近似した特性を持ち、従来のシリコンＭＯＳＦＥＴと異なり、例えば１０Ｖ前後のゲートパルス電圧を印加すると、ゲート電流が流れてしまい、信頼性とゲートドライブ電力が増大するという、２つの問題が生じる。
バイポーラトランジスタのドライブ回路のように、非飽和電圧ドライブを行うと、ＧａＮＦＥＴの特徴である、低オン抵抗特性によるオン時の低損失を活かせない問題を生じる。
【００１０】
本発明は、簡単な回路で、ゲート・ソース間の過電圧を緩和でき、ゲートドライブ電力の最適化を提供することにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、請求項１の発明は、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号と前記ゲートとの間にコンデンサと抵抗の直列回路を介して接続され、前記ドレインと前記ゲートとの間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。
【００１２】
請求項２の発明は、ワイドバンドギャップ半導体からなるスイッチ素子であって、ドレインとソースとゲートとを有し、前記ゲートをドライブする信号はコンデンサを介してバッファ回路の入力端子に接続され、バッファ回路の出力端子は前記スイッチ素子のゲート端子にゲート抵抗を介して接続され、前記スイッチ素子のドレインと前記バッファ回路の入力端子との間に、ダイオードと電圧制限回路からなるゲート電圧クランプ回路とを備えることを特徴とする。
【００１３】
請求項３の発明は、前記バッファ回路は、ＮＰＮトランジスタとＰＮＰトランジスタにより構成され、前記ＮＰＮトランジスタとＰＮＰトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、前記ＮＰＮトランジスタとＰＮＰトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、前記ＮＰＮトランジスタのコレクタ端子は、前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源に接続され、前記ＰＮＰトランジスタのコレクタ端子はＧＮＤに接続されていることを特徴とする。
【００１４】
請求項４の発明は、前記バッファ回路は、ＮＰＮトランジスタとＰＮＰトランジスタにより構成され、前記ＮＰＮトランジスタとＰＮＰトランジスタとのベース端子は接続され、かつ、前記コンデンサと接続される入力端子を構成し、前記ＮＰＮトランジスタとＰＮＰトランジスタとのエミッタ端子とは接続されてゲート抵抗を介して前記スイッチ素子のゲート端子に接続され、前記スイッチ素子のゲートをドライブする信号を生成する制御回路の制御電源を、２つの直列接続した第２及び第３のコンデンサへ充電し、前記スイッチ素子のゲートをドライブする信号に応じて、前記制御電源から前記第２及び第３のコンデンサとの接続を切り離し、かつ、前記第２及び第３のコンデンサの接続点をＧＮＤに接続して、前記第２及び第３のコンデンサの充電電圧を正負極性電源とする手段を備え、前記ＮＰＮトランジスタのコレクタ端子は前記正負極性電源の正極側電圧に接続され、前記バッファのＰＮＰトランジスタのコレクタ端子は前記前記正負極性電源の負極側電圧に接続されたことを特徴とする。
【００１５】
請求項５の発明は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを備え、前記Ｐ型及びＮ型ＭＯＳＦＥＴのゲート端子を接続し、かつ、前記ワイドバンドギャップ半導体からなるスイッチ素子のゲートをドライブする信号の端子とを接続し、前記２つの直列接続した第２及び第３のコンデンサの、前記第２のコンデンサに接続されない第３のコンデンサの他方の端子は、第３のダイオードのアノード端子と第４のダイオードのカソード端子とに接続され、かつ、前記第３のダイオードを介してＧＮＤに接続され、前記第４のダイオードのアノード端子は前記バッファ回路のＰ型トランジスタのコレクタ端子と第４のコンデンサの一方の端子とに接続され、かつ、第４のコンデンサを介してＧＮＤに接続され、第３のコンデンサに接続されない前記第２のコンデンサの他方の端子は、前記Ｐ型ＭＯＳＦＥＴのドレイン端子と前記バッファ回路のＮ型トランジスタのコレクタ端子に接続され、前記制御電源の正極端子には前記Ｐ型ＭＯＳＦＥＴのソース端子を接続し、前記Ｎ型ＭＯＳＦＥＴのドレイン端子は前記第２及び第３のコンデンサとの接続点に接続され、前記Ｎ型ＭＯＳＦＥＴのソース端子はＧＮＤに接続されたことを特徴とする。
【００１６】
請求項６の発明は、前記ゲート過電圧保護回路は、前記ダイオードとワイドバンドギャップ半導体からなるスイッチ素子で構成された電圧制限回路との直列回路からなることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、半導体スイッチのドレインとゲートとの間に電圧制限回路とダイオードとの直列回路を接続したので、即ち、簡単な回路で、ワイドバンドギャップ半導体スイッチに印加されるゲート過電圧を抑制し、かつスイッチング特性及びオン抵抗を犠牲にすることなくドライブすることができる。
【図面の簡単な説明】
【００１８】
【図１】実施例１のゲートドライブ回路を示す回路構成図である。
【図２】実施例１のゲート電圧波形を示す図である。
【図３】ノーマリオフ型のＧａＮＦＥＴの各静特性の代表図である。
【図４】実施例２のゲートドライブ回路を示す回路構成図である。
【図５】実施例２のゲート電圧波形を示す図である。
【図６】実施例３のゲートドライブ回路の一例を示す回路構成図である。
【図７】実施例３のゲート電圧波形を示す図である。
【図８】実施例４のゲートドライブ回路の一例を示す回路構成図である。
【図９】実施例４のゲート電圧波形を示す図である。
【図１０】従来のシリコンＭＯＳＦＥＴのドライブ回路の一例を示す回路構成図である。
【図１１】従来のバイポーラトランジスタのドライブ回路の一例を示す回路構成図である。
【発明を実施するための形態】
【００１９】
以下、本発明のゲートドライブ回路の実施の形態について、図面を参照しながら詳細に説明する。
【実施例１】
【００２０】
図１は実施例１のゲートドライブ回路を示す図である。図１に示す実施例１の半導体スイッチは、ＧａＮのワイドバンドギャップ半導体からなるＨＥＭＴ  Ｑ１を用いたことを特徴とする。
このＨＥＭＴ  Ｑ１は、ゲートＧとドレインとソースとを有し、ゲート・ソース間にドライブ電圧を徐々に印加していくと、ゲート閾値電圧を超え、ドレイン・ソース間電圧の飽和電圧に達した以上のゲート電圧において、ダイオード特性のようにゲート電流が流れ始める特性を持っている。
【００２１】
実施例１の構成において、半導体スイッチＱ１への制御信号ｓｉｇｎａｌは、コンデンサＣｂと抵抗Ｒｇからなる直列回路とゲートバイアス抵抗Ｒｂとが並列に接続され、半導体スイッチＱ１のゲート端子に接続されている。半導体スイッチＱ１のゲート端子には、ツェナーダイオードＤｚのカソードが接続され、ツェナーダイオードＤｚのアノードにはダイオードＤ１のアノードが接続され、ダイオードＤ１を介して半導体スイッチＱ１のドレイン端子に接続されている。
【００２２】
図２は、実施例１のゲート電圧波形を示す図である。
半導体スイッチＱ１への制御信号ｓｉｇｎａｌが入力されると、コンデンサＣｂと抵抗Ｒｇからなる直列回路を介して半導体スイッチＱ１のゲート端子に電圧が印加され、半導体スイッチＱ１はオン状態になる。すなわち、半導体スイッチＱ１のゲート・ドレイン端子間に接続されているツェナーダイオードＤｚとダイオードＤ１に、コンデンサＣｂと抵抗Ｒｇの直列回路及びバイアス抵抗Ｒｂからのドライブ電流が流れ、図示しない半導体スイッチＱ１のゲート・ソース間容量へ流れ、ゲート電圧Ｖｇは上昇し、半導体スイッチＱ１はオンする。
【００２３】
ここで、半導体スイッチＱ１のドレイン電圧は飽和電圧に達し、ほぼ０Ｖになるので、半導体スイッチＱ１のゲート電圧は、ツェナーダイオードＤｚのツェナー電圧ＶｚとダイオードＤ１の順方向電圧ＶＦの加算された電圧でクランプされ、ゲート電圧クランプ回路となる。従い、半導体スイッチＱ１のゲート端子に、ゲート最大電圧Ｖｇ（ｍａｘ）を超える過電圧は印加されない。なお、ツェナーダイオードＤｚのツェナー電圧ＶｚとダイオードＤ１の順方向電圧ＶＦによるクランプ電圧は、半導体スイッチＱ１のゲート閾値電圧以上とし、半導体スイッチＱ１のオン状態が飽和電圧となるように設定する。
【００２４】
また、制御信号ｓｉｇｎａｌが０Ｖレベルになると、コンデンサＣｂに充電された電圧は、制御信号ｓｉｇｎａｌのＨレベル電圧をＶｃｃとすると、ツェナーダイオードＤｚのツェナー電圧ＶｚとダイオードＤ１の順方向電圧ＶＦ分を差し引いた電圧が、逆バイアス電圧となって生じる。従って、ゲート端子には、−（Ｖcc＋Ｖｚ＋ＶＦ）の逆バイアス電圧が印加される。逆バイアス電圧は、バイアス抵抗Ｒｂ及び抵抗Ｒｇが負荷となって、コンデンサＣｂの充電電圧を放電していき、次の制御信号ｓｉｇｎａｌのＨレベル電圧が入るまでの期間、逆バイアス電圧とゲート閾値電圧との差分の電圧が、ノイズ等による半導体スイッチＱ１の動作を防止するマージンとなる。
【実施例２】
【００２５】
図４〜５は、本発明の実施例２に係るゲートドライブ回路とその動作波形を示す図である。但し、図４〜５において図１、２と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００２６】
図４は、図１におけるツェナーダイオードＤｚの代わりに、半導体スイッチＱ１と同じＧａＮＦＥＴ  Ｑａのドレイン・ゲート間にダイオードＤａを介して接続し、クランプ電圧を設定したものである。すなわち、ＧａＮＦＥＴ  Ｑａのドレイン端子にダイオードＤａのアノードを接続し、ゲート端子にダイオードＤａのカソードを接続することで、ゲート電圧閾値＋ダイオードＤａの順方向電圧ＶＦのツェナー特性を得ることができる。従い、半導体スイッチＱ１のゲート電圧は、ゲート閾値電圧＋２ＶＦの電圧でクランプされることになる。
【００２７】
半導体スイッチＱ１及びＱａを同一チップ上で構成することで同じ特性を有することができ、ゲート閾値電圧の温度特性など同様に変化するので、ゲート閾値電圧とツェナーダイオードＤｚのツェナー電圧の固有ばらつき或いは温度特性等の相違を減ずることが可能になる。なお、ダイオードＤａを抵抗に置き換え、抵抗による分圧にてクランプ電圧を設定しても良く、この場合は、ダイオードＤａの順方向電圧の温度特性が軽減されることになる。
【実施例３】
【００２８】
図６〜７は、本発明の実施例３に係るゲートドライブ回路とその動作波形を示す図である。
図６に示すゲートドライブ回路は、制御信号ｓｉｇｎａｌをコンデンサＣｂ´を介して、トランジスタＱ２、Ｑ３からなるバッファのベース端子に入力し、かつ、制御信号ｓｉｇｎａｌのオーバードライブ分をツェナーダイオードＤｚ及びダイオードＤ１を介して、半導体スイッチＱ１のゲート・ソース間でクランプさせるものである。
【００２９】
実施例３は以下の構成からなる。半導体スイッチＱ１への制御信号ｓｉｇｎａｌは、コンデンサＣｂ´とダイオードＤｂからなる並列回路を介して、ダイオードＤｂのアノード端子側とバッファ回路を構成するＮＰＮトランジスタＱ２のベース端子とＰＮＰトランジスタＱ３のベース端子及びツェナーダイオードＤｚのカソード端子に接続され、ツェナーダイオードＤｚのアノード端子とダイオードＤ１のアノード端子が接続され、ダイオードＤ１のカソード端子と半導体スイッチＱ１のドレイン端子が接続されている。
また、ＮＰＮトランジスタＱ２のエミッタ端子とＰＮＰトランジスタＱ３のエミッタ端子とゲート抵抗Ｒｇの一方の端子に接続され、ゲート抵抗Ｒｇの他方の端子と半導体スイッチＱ１のゲート端子及びゲート・ソース間抵抗Ｒｇｓの一方の端子が接続されている。
ＮＰＮトランジスタＱ２のコレクタ端子は図示しない制御電源の電圧Ｖｃｃに接続され、ＰＮＰトランジスタＱ３のコレクタ端子と半導体スイッチＱ１のソース端子並びにゲート・ソース間抵抗Ｒｇｓの他方の端子がＧＮＤ端子に接続されている。
【００３０】
次に実施例３の詳細な動作について説明する。実施例３の動作波形を示す図７において、時刻ｔ１に制御信号ｓｉｇｎａｌのＨレベル（図示しない制御電源電圧Ｖｃｃレベル）が入力されると、コンデンサＣｂ´を介してＮＰＮトランジスタＱ１のベース電流が流れＮＰＮトランジスタＱ１オンし、ゲート抵抗Ｒｇを介して半導体スイッチＱ１のゲート端子にゲート電圧Ｖｇが印加される。ここで、半導体スイッチＱ１のゲート・ソース間容量が存在するため、ＮＰＮトランジスタＱ１により増幅されたゲート電流Ｉｇが流れる。
同時に半導体スイッチＱ１はオン動作に移行し、時刻ｔ２にてドレイン電圧はオン状態に達し、かつ、ゲート電流Ｉｇは0となる。ここで、コンデンサＣｂ´の充電は完了していないので、時刻ｔ２後は、ツェナーダイオードＤｚとダイオードＤ１を介して半導体スイッチＱ１のドレイン端子に流れる。従って、半導体スイッチＱ１のゲート端子電圧は、ツェナー電圧ＶｚとダイオードＤ１順方向電圧ＶＦを足した電圧からＰＮトランジスタのベースエミッタ間電圧との差分の電圧が印加され、半導体スイッチＱ１のゲート最大電圧Ｖｇ（ｍａｘ）を超える過電圧は印加されない。
【００３１】
次に時刻ｔ３に制御信号ｓｉｇｎａｌの０レベルが入力されると、コンデンサＣｂ´を介してＮＰＮトランジスタＱ１はオフし、ＰＮＰトランジスタＱ２のベース電流は流れ、ＰＮＰトランジスタＱ２がオンし、ゲート抵抗Ｒｇを介して半導体スイッチＱ１のゲート端子を０Ｖにする。ここで、前述の半導体スイッチＱ１のゲート・ソース間容量が存在するため、ＰＮＰトランジスタＱ２によりゲート電流Ｉｇがオン時とは逆方向に流れ、半導体スイッチＱ１はオフする。なお、時刻ｔ４以後は、半導体スイッチＱ１のゲート・ソース間抵抗Ｒｇｓを介して、コンデンサＣｂ´が放電される。
なお、ダイオードＤｂは電源投入時など制御信号ｓｉｇｎａｌがない状態の半導体スイッチＱ１がノイズ等の誤動作によりオンさせないための保護ダイオードであり、順方向電圧の低いダイオードを選択するのが好ましく、或いは、抵抗に置き換えてもよい。
【００３２】
以上のように実施例３によれば、トランジスタＱ２、Ｑ３によるバッファを介して半導体スイッチＱ１のゲートをドライブすることにより、コンデンサＣｂ´容量は、実施例1乃至２のコンデンサＣｂ容量よりも、トランジスタ増幅率の逆数に比例させて大幅に小さくすることができる。
従って、制御信号ｓｉｇｎａｌのドライブ電力を小さくすることができ、かつ、コンデンサＣｂ´からオーバードライブ電流をツェナーダイオードＤｚとダイオードＤ１によるクランプ回路へ流すことにより、半導体スイッチＱ１のゲート端子電圧をドライブするのに最適なドライブ電力に抑えることができる。
【実施例４】
【００３３】
図８〜９は、本発明の実施例４に係るゲートドライブ回路とその動作波形を示す図である。但し、図８〜９において図６、７と実質的に同一の部分には同一の参照符号を付してその説明を省略する。
【００３４】
図８に示すゲートドライブ回路は実施例３に加えて、トランジスタからなるバッファの電源電圧を、図示しない制御電源の電圧Ｖｃｃを１／２分割して±電源を生成して、前記バッファの電源電圧とするものである。
【００３５】
実施例４は以下の構成からなる。半導体スイッチＱ１への制御信号ｓｉｇｎａｌ端子は、コンデンサＣｂ´とダイオードＤｂからなる並列回路を介して、ダイオードＤｂのアノード端子側とバッファ回路を構成するＮＰＮトランジスタＱ２のベース端子とＰＮＰトランジスタＱ３のベース端子及びツェナーダイオードＤｚのカソード端子に接続され、ツェナーダイオードＤｚのアノード端子とダイオードＤ１のアノード端子が接続され、ダイオードＤ１のカソード端子と半導体スイッチＱ１のドレイン端子が接続されている。
また、ＮＰＮトランジスタＱ２のエミッタ端子とＰＮＰトランジスタＱ３のエミッタ端子とゲート抵抗Ｒｇの一方の端子は接続され、ゲート抵抗Ｒｇの他方の端子は半導体スイッチＱ１のゲート端子並びにゲート・ソース間抵抗Ｒｇｓの一方の端子とが接続されている。
図示しない制御電源の電圧Ｖｃｃ端子には、Ｐ型ＭＯＳＦＥＴ  Ｑ４のソース端子が接続され、ＭＯＳＦＥＴ  Ｑ４のドレイン端子はコンデンサＣ１の一方の端子とＮＰＮトランジスタＱ２のコレクタ端子とに接続され、コンデンサＣ１の他方の端子はコンデンサＣ２の一方の端子とＮ型ＭＯＳＦＥＴ  Ｑ５のドレイン端子に接続され、コンデンサＣ２の他方の端子はダイオードＤａのアノード端子とダイオードＤｃのカソ―ド端子に接続され、ダイオードＤａのカソード及びゲート抵抗Ｒｇｓの他方の端子はＧＮＤに接続されている。
ダイオードＤｃのアノードはコンデンサＣ３の一方の端子とＰＮＰトランジスタＱ３のコレクタ端子に接続されている。
Ｐ型ＭＯＳＦＥＴ  Ｑ４のゲート端子は、Ｎ型ＭＯＳＦＥＴ  Ｑ５のゲート端子とコンデンサＣｂ´の一方の端子とダイオードＤｂのカソード端子と制御信号ｓｉｇｎａｌ端子に接続されている。
半導体スイッチＱ１のソース端子とＮ型ＭＯＳＦＥＴ  Ｑ５のソース端子及びゲート・ソース間抵抗Ｒｇｓの他方の端子とコンデンサＣ３の他方の端子はＧＮＤ端子に接続されている。
【００３６】
次に実施例４の詳細な動作について図９を用いて説明する。実施例４の動作波形を示す図９において、時刻ｔ１に制御信号ｓｉｇｎａｌのＨレベル（図示しない制御電源電圧Ｖｃｃレベル）が入力されると、コンデンサＣｂ´を介してＮＰＮトランジスタＱ１のベース電流が流れ、ＮＰＮトランジスタＱ１はオンし、ゲート抵抗Ｒｇを介して半導体スイッチＱ１のゲート端子にゲート電圧Ｖｇが印加される。ここで、半導体スイッチＱ１のゲート・ソース間容量が存在するため、ＮＰＮトランジスタＱ１により増幅されたゲート電流Ｉｇが流れる。
【００３７】
同時に半導体スイッチＱ１はオン状態に移行し、ドレイン電圧は飽和電圧に達する。ここで、コンデンサＣｂ´の未充電分はツェナーダイオードＤｚとダイオードＤ１を介して半導体スイッチＱ１のドレイン端子に流れる。従って、半導体スイッチＱ１のゲート端子電圧は、ツェナー電圧ＶｚとダイオードＤ１順方向電圧ＶＦを加えた電圧からＮＰＮトランジスタＱ２のベースエミッタ間電圧との差分の電圧が印加されるので、半導体スイッチＱ１のゲート最大電圧Ｖｇ（ｍａｘ）を超える過電圧は印加されない。
【００３８】
また、時刻ｔ１以前は、Ｐ型ＭＯＳＦＥＴ  Ｑ４のゲート端子は０レベルにあるのでＰ型ＭＯＳＦＥＴ  Ｑ４はオン状態にあり、コンデンサＣ１、Ｃ２及びダイオードＤａには図示しない制御電源の電圧Ｖｃｃが印加されている。コンデンサＣ１及びＣ２の容量は同じ容量に設定され、コンデンサＣ３はコンデンサＣ１及びＣ２の容量よりも小さい容量に設定され、図示しない半導体スイッチＱ１のゲート・ソース間容量よりも十分大きい容量に設定される。
【００３９】
時刻ｔ１に制御信号ｓｉｇｎａｌのＨレベルが入力されると、Ｐ型ＭＯＳＦＥＴ  Ｑ４はオフし、Ｎ型ＭＯＳＦＥＴ  Ｑ５はオフ状態からオンする。Ｐ型ＭＯＳＦＥＴ  Ｑ４のオフによりコンデンサＣ１の一方の端子は、制御電源の電圧Ｖｃｃから切り離され、コンデンサＣ１とＣ２の接続点は、Ｎ型ＭＯＳＦＥＴ  Ｑ５のオンによりＧＮＤに接続される。
従い、コンデンサＣ１の一方の端子電圧ａは、時刻ｔ１〜ｔ２間に示す１／２Ｖｃｃ電圧となり、コンデンサＣ２の他方の端子電圧ｃは、ダイオードＤａの順方向電圧ＶＦから−１／２Ｖｃｃ＋ＶＦ電圧となり、ダイオードＤｃを介してコンデンサＣ３を充電する。コンデンサＣ３のｄ点の電圧は、ダイオードＤａ及びＤｃの順方向電圧をＶＦとすれば、−１／２Ｖｃｃ＋２×ＶＦで示される。
【００４０】
従って、前述のＮＰＮトランジスタＱ２のコレクタ電圧はａ点電圧、制御電源電圧Ｖｃｃの１／２の電圧となるので、半導体スイッチＱ１のゲートドライブ電圧を低くすることが可能になる。すなわち、一般に制御電源電圧Ｖｃｃは１２Ｖ〜１５Ｖ前後に設定されるが、ノーマリオフ型ＧａＮＦＥＴのゲート閾値電圧は１〜３Ｖ前後と低く、相対的にドライブ電圧としては高い電圧である。ここで、制御電源電圧Ｖｃｃを１／２の電圧に分割し、ドライブ電圧とすることで、ドライブ電力の省エネ化が可能になる。
【００４１】
次に時刻ｔ２に制御信号ｓｉｇｎａｌの０レベルが入力されると、コンデンサＣｂ´を介してＰＮＰトランジスタＱ２のベース電流が流れ、ＰＮＰトランジスタＱ２がオンし、ゲート抵抗Ｒｇを介して半導体スイッチＱ１のゲート端子をｄ点の電位までバイアスする。ここで、半導体スイッチＱ１のゲート・ソース間容量が存在するため、ＰＮＰトランジスタＱ２によりゲート電流Ｉｇがオン時とは逆方向に流れ、半導体スイッチＱ１はオフする。
なお、ＰＮＰトランジスタＱ２のコレクタであるｄ点の電圧は負電圧であり、半導体スイッチＱ１のゲート電圧は時刻ｔ２〜ｔ３の期間、−１／２Ｖｃｃ＋２×ＶＦの負電圧が印加されるので、半導体スイッチＱ１のゲート閾値電圧が低くても、ノイズマージンを十分確保することが可能になる。
【００４２】
このように実施例１〜４のゲートドライブ回路によれば、半導体スイッチＱ１のゲートとドレインの間にツェナーダイオードＤｚとダイオードＤ１とを接続することで、ゲート端子の過電圧を抑制できる。また、実施例１，２，４によれば、半導体スイッチＱ１のオフ時にゲート端子に負電圧を印加できるので、半導体スイッチＱ１のゲート閾値電圧が低くても、ノイズマージンを十分確保できる。
【産業上の利用可能性】
【００４３】
本発明は、無停電電源装置、モーター用インバータ、ＤＣ−ＤＣコンバータ等に適用可能である。
【符号の説明】
【００４４】
Ｃｂ，Ｃ１〜Ｃ３  コンデンサ  
Ｒｂ，Ｒｇ，Ｒｇｓ，Ｒ１〜Ｒ３，Ｒ  抵抗
Ｄｚ  定電圧ダイオード
Ｄ１，Ｄａ，Ｄｂ，Ｄｃ  ダイオード  
Ｑ１  ＧａＮＦＥＴ
Ｑ２  ＮＰＮトランジスタ
Ｑ３  ＰＮＰトランジスタ
Ｑ４  Ｐ型ＭＯＳＦＥＴ
Ｑ５  Ｎ型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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