(57)【要約】【課題】 一つのページ内のイブンビットラインに接続されたセルとオッドビットラインに連結されたメモリセルとを同時にコピーバックプログラムすることが可能な、マルチプレーン構造を有するＮＡＮＤ型フラッシュメモリ装置の提供。【解決手段】オッドビットラインがプリチャージ状態に維持される間、イブンメモリセルのプログラム状態に応じてイブンビットラインの電圧を変更させるかまたは維持させる段階と、イブンページバッファに格納するイブンデータの読み出し動作を行う間、オッドメモリセルのプログラム状態に応じてオッドビットラインの電圧を変更させるかまたは維持させる段階と、オッドページバッファに格納するオッドデータの読み出し動作を行う段階と、イブンおよびオッドページバッファそれぞれに格納されたデータを、一つのワードラインに接続されるイブンメモリセルとオッドメモリセルに同時にコピーバックプログラムする段階とを含む。【選択図】図４
2011243284.tif 000002
【特許請求の範囲】
【請求項１】
ワードラインとイブンビットライン及びオッドビットラインそれぞれに接続されるメモリセルからなるセルアレイを含む不揮発性メモリ装置のマルチページコピーバックプログラム方法において、
前記イブン及びオッドビットラインをプリチャージさせる段階と、
前記オッドビットラインがプリチャージ状態に維持される間、選択されたワードラインに接続され、前記イブンビットラインに連結されるイブンメモリセルのプログラム状態に応じて前記イブンビットラインの電圧を変更させるかまたは維持させる段階と、
前記イブンビットラインの電圧による読み出しデータを前記イブンビットラインに連結されるイブンページバッファに格納するイブンデータの読み出し動作を行う間、前記選択されたワードラインに接続され、前記オッドビットラインに連結されるオッドメモリセルのプログラム状態に応じて前記オッドビットラインの電圧を変更させるかまたは維持させる段階と、
前記オッドビットラインの電圧による読み出しデータを前記オッドビットラインに連結されるオッドページバッファに格納するオッドデータの読み出し動作を行う段階と、
前記イブンページバッファそれぞれに格納されたデータと前記オッドページバッファそれぞれに格納されたデータを、前記選択されたワードラインを除いた別の一つのワードラインに接続されるイブンメモリセルとオッドメモリセルに同時にコピーバックプログラムする段階とを含むことを特徴とする不揮発性メモリ装置のマルチページコピーバックプログラム方法。
【請求項２】
前記イブンおよびオッドビットラインをプリチャージする段階において、
前記イブンページバッファのイブンセンシングノードをプリチャージさせ、前記オッドページバッファそれぞれを用いてオッドセンシングノードをプリチャージさせた後、
前記イブンセンシングノードと前記イブンビットラインとを連結し、前記オッドセンシングノードと前記オッドビットラインとを連結して前記イブンおよびオッドビットラインをプリチャージすることを特徴とする請求項１に記載の不揮発性メモリ装置のマルチページコピーバックプログラム方法。
【請求項３】
前記オッドデータの読み出し動作を行う間、前記イブンデータの読み出し動作を完了した後の前記イブンビットラインの電圧を維持させることを特徴とする請求項１に記載の不揮発性メモリ装置のマルチページコピーバックプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置のマルチページコピーバックプログラム方法に係り、特に、マルチプレーン構造を有するＮＡＮＤ型フラッシュメモリ装置のマルチページコピーバックプログラム方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置の場合にプログラム速度が数百μｓ程度と遅いため、プログラムスループット(throughput)を上げることがチップの性能を示す重要なパラメータとなる。プログラムスループットを上げるために、キャッシュプログラムやマルチページプログラムなどの各種プログラム動作方式が提示されてきた。キャッシュプログラムの場合は、セルにデータがプログラムされる間に次のデータ入力を予めページバッファのキャッシュに格納する方式である。ところが、このキャッシュプログラム方式は、セルのプログラム時間がデータ入力時間に比べて大きいほどその効率性が低下する。
【０００３】
図１はマルチプレーン構造でマルチページプログラム動作を行う既存のＮＡＮＤ型フラッシュメモリ装置を示したブロック図である。
【０００４】
図１を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、Ｎ個のプレーンＰＮ<０>〜ＰＮ<ｎ>を含み、プレーンＰＮ<０>〜ＰＮ<ｎ>それぞれは、Ｊ個のメモリセルブロックＭＢ<０>〜ＭＢ<ｊ>を含む。メモリセルブロックＭＢ<０>〜ＭＢ<ｊ>それぞれは、Ｍ個のワードラインＷＬ０〜ＷＬｍによってそれぞれ制御されるＭ個のページＰＧ<０>〜ＰＧ<ｍ>から構成される。
【０００５】
図１において、プレーンＰＮ<０>〜ＰＮ<ｎ>それぞれにあるＫ個のページバッファＰＢ<０>〜ＰＢ<ｋ>には、Ｋ個のデータが順次入力される。データが順次入力された後には、プログラム時間の間にプレーンＰＮ<０>〜ＰＮ<ｎ>内の１個のワードライン（例えばＷＬ１）に接続され、イブンビットラインＢＬｅに接続されるイブンメモリセル（あるいはオッドビットラインＢＬｏに接続されるオッドメモリセル）に対してのみプログラム動作（マル１）とプログラム検証動作（マル２）を行う。
【０００６】
図２は図１における一つのプレーン構造を示す。
【０００７】
図２を参照すると、１個のワードライン（例えばＷＬ１）には、イブンビットラインＢＬｅに連結されるセルＭＣ１のゲート、およびオッドビットラインＢＬｏに連結されるセルＭＣ１’のゲートが連結されている。一つのページバッファ（例えばＰＢ<０>）は、センシングラインＳＯを介してイブンビットラインＢＬｅとオッドビットラインＢＬｏに連結される。このページバッファ（例えばＰＢ<０>）はイブンビットライン選択信号ＢＳＬｅが活性化されると、イブンビットラインＢＬｅに連結され、オッドビットライン選択信号ＢＳＬｏが活性化されると、オッドビットラインＢＬｏに連結される。
【０００８】
このようなＮＡＮＤ型フラッシュメモリ装置は、ビットラインカップリングによる読み出しフェールを防止するために、イブンビットラインＢＬｅとオッドビットラインＢＬｏに区分するビットラインシールディング方式(shielding scheme)を使用してきた。このビットラインシールディング方式は、イブンビットラインＢＬｅに接続されるメモリセルを読み出す場合には、オッドビットラインＢＬｏをシールディングビットラインとして使用する。
【０００９】
ところが、上述したＮプレーン構造を有するＮＡＮＤ型フラッシュメモリ装置のマルチページプログラム方式は、１本のワードライン（例えばＷＬ１）によって選択されるページＰＧ<１>内のイブンビットラインＢＬｅに接続されたメモリセルＭＣ１（またはＢＬｅに接続されるセルＭＣ１’）にのみデータをプログラムすることができる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、かかる問題点を解決するためのもので、その目的とするところは、一つのページ内のイブンビットラインに接続されたセルとオッドビットラインに連結されたメモリセルとを同時にプログラム、読み出しおよびコピーバックプログラムすることが可能な、マルチ−プレーン構造を有するＮＡＮＤ型フラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明は、ワードラインとイブンビットライン及びオッドビットラインそれぞれに接続されるメモリセルからなるセルアレイを含む不揮発性メモリ装置のマルチページコピーバックプログラム方法において、前記イブン及びオッドビットラインをプリチャージさせる段階と、前記オッドビットラインがプリチャージ状態に維持される間、選択されたワードラインに接続され、前記イブンビットラインに連結されるイブンメモリセルのプログラム状態に応じて前記イブンビットラインの電圧を変更させるかまたは維持させる段階と、前記イブンビットラインの電圧による読み出しデータを前記イブンビットラインに連結されるイブンページバッファに格納するイブンデータの読み出し動作を行う間、前記選択されたワードラインに接続され、前記オッドビットラインに連結されるオッドメモリセルのプログラム状態に応じて前記オッドビットラインの電圧を変更させるかまたは維持させる段階と、前記オッドビットラインの電圧による読み出しデータを前記オッドビットラインに連結されるオッドページバッファに格納するオッドデータの読み出し動作を行う段階と、前記イブンページバッファそれぞれに格納されたデータと前記オッドページバッファそれぞれに格納されたデータを、前記選択されたワードラインを除いた別の一つのワードラインに接続されるイブンメモリセルとオッドメモリセルに同時にコピーバックプログラムする段階とを含む。
【発明の効果】
【００１２】
上述した本発明によれば、ＮＡＮＤ型フラッシュメモリ素子において、一つのワードラインによって選択されるページ内のイブンビットラインに接続されるセルとオッドビットラインに接続されるセルに対して同時にプログラム動作、読み出し動作およびコピーバックプログラム動作を行うことができる。その結果、既存のメモリセルアレイ構造を維持し且つ既存の読み出し、プログラムおよびコピーバックプログラム方法との互換性を維持しながら、プログラムスループットを既存の２倍近くに向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】既存のマルチプレーン構造を有するＮＡＮＤ型フラッシュメモリ装置を示したブロック図である。
【図２】図１における一つのプレーン構造を示した構成回路図である。
【図３】本発明の好適な実施例に係るマルチプレーン構造を有するＮＡＮＤ型フラッシュメモリ装置を示したブロック図である。
【図４】図３における一つのプレーン構造を示した回路図である。
【図５】図３において一つのページ内のイブンセルとオッドセルを同時にプログラムおよび検証する方法を示したタイミング図である。
【図６】図３において一つのページ内のイブンセルあるいはオッドセルのみをプログラムおよび検証する方法を示したタイミング図である。
【図７】図３において一つのページ内のイブンセルとオッドセルを同時にコピーバックプログラムする方法を示したタイミング図である。
【図８】図３において一つのページ内のイブンセルとオッドセルを同時にコピーバックプログラムする方法を示したタイミング図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に具現できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示が完全になるように、当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。図面において、同一の参照符号は、同じ機能を行う同一部材を示す。
【００１５】
図３は本発明の好適な実施例に係るマルチプレーン構造を持つＮＡＮＤ型フラッシュメモリ装置を示したブロック図である。
【００１６】
図３を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、Ｎ個のプレーンＰＮ<０>〜ＰＮ<ｎ>を含み、プレーンＰＮ<０>〜ＰＮ<ｎ>それぞれはＪ個のメモリセルブロックＭＢ<０>〜ＭＢ<ｊ>を含む。メモリセルブロックＭＢ<０>〜ＭＢ<ｊ>それぞれはＭ個のワードラインＷＬ０〜ＷＬｍによってそれぞれ制御されるＭ個のページＰＧ<０>〜ＰＧ<ｍ>から構成される。
【００１７】
図３に示すように、プレーンＰＮ<０>〜ＰＮ<ｎ>それぞれには、２Ｋ個のページバッファＰＢｅ<０>〜ＰＢｅ<ｋ>およびＰＢｏ<０>〜ＰＢｏ<ｋ>が存在し、２Ｋ個のページバッファＰＢｅ<０>〜ＰＢｅ<ｋ>およびＰＢｏ<０>〜ＰＢｏ<ｋ>には２Ｋ個のデータが順次入力される。データが順次入力された後には、プログラム時間の間にプレーンＰＮ<０>〜ＰＮ<ｎ>それぞれにある２Ｋ個のページバッファＰＢｅ<０>〜ＰＢｅ<ｋ>およびＰＢｏ<０>〜ＰＢｏ<ｋ>が同時にプログラム動作（マル１）を行い、プログラム検証動作（マル２）を行う。
【００１８】
図４は本発明の好適な実施例に係るマルチプレーン構造を持つＮＡＮＤ型フラッシュメモリ装置における一つのプレーン構造を示した詳細回路図である。
【００１９】
図４を参照すると、一つのプレーン構造は、Ｊ個のメモリセルブロックＭＢ<０>〜ＭＢ<ｊ>と２Ｋ個のページバッファＰＢｅ<０>〜ＰＢｅ<ｋ>およびＰＢｏ<０>〜ＰＢｏ<ｋ>を含む。
【００２０】
まず、メモリセルＭＣ０〜ＭＣｎは、イブンビットラインＢＬｅに接続され、メモリセルＭＣ０’〜ＭＣｎ’はオッドビットラインＢＬｏに連結される。イブンページバッファＰＢｅ<０>〜ＰＢｅ<ｋ>それぞれはイブンビットライン選択信号ＢＳＬｅを介してイブンビットラインＢＬｅに接続され、オッドページバッファＰＢｏ<０>〜ＰＢｏ<ｋ>はオッドビットライン選択信号ＢＳＬｏを介してオッドビットラインＢＬｏに接続される。一つのワードライン（例えば、ＷＬ１）に連結されたメモリセルＭＣ１、ＭＣ１’は一つのページＰＧ<１>を形成する。
【００２１】
まず、イブンページバッファＰＢｅ<０>〜ＰＢｅ<ｋ>それぞれは、ＮＭＯＳトランジスタＮ３１とイブンレジスタＲＧｅを含む。ＮＭＯＳトランジスタＮ３１は、ビットライン選択信号ＢＳＬｅに応答してイブンページバッファＰＢｅをイブンビットラインＢＬｅに接続させる役割をする。イブンレジスタＲＧｅは、ＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１〜Ｎ１７およびラッチ回路ＬＴ１を含む。ＰＭＯＳトランジスタＰ１１は、電源電圧ＶＣＣとセンシングラインＳＯｅとの間に接続され、ゲートにプリチャージ信号ＰＣＧＢＬｅの印加を受けてターンオン／オフされる。ラッチ回路ＬＴ１はインバータＩＶ１〜ＩＶ２からラッチを構成し、データを格納する。ＮＭＯＳトランジスタＮ１１は初期化動作の際にラッチ回路ＬＴ１を初期化させるためのものであり、かつイブンビットラインＢＬｅをシールディングビットラインとして使用するとき、イブンビットラインＢＬｅを接地電圧ＶＳＳのレベルに作るためのものである。ＮＭＯＳトランジスタＮ１２は、コピーバックプログラム動作の際にコピーバック信号ＣＰｅによってターンオンされ、ラッチ回路ＬＴ１のノードＱＡｂのデータをイブンビットラインＢＬｅに伝送する。ＮＭＯＳトランジスタＮ１３は、プログラム動作の際にプログラム信号ＰＧＭｅによってターンオンされてラッチ回路ＬＴ１のノードＱＡのデータをイブンビットラインＢＬｅに伝送する。ＮＭＯＳトランジスタＮ１４およびＮ１５は、ラッチ回路ＬＴ１のノードＱＡｂと接地電圧ＶＳＳとの間に接続されるが、ＮＭＯＳトランジスタＮ１４はゲートにセンシングラインＳＯｅの印加を受けてターンオン／オフされ、ＮＭＯＳトランジスタＮ１５はゲートにラッチ信号ＬＣＨｅの印加を受けてターンオン／オフされる。ＮＭＯＳトランジスタＮ１６およびＮ１７は、データ入出力信号ＹＡＤｅに応答して外部からデータライン（図示せず）を介して伝送されるプログラムされるべきデータをラッチ回路ＬＴ１へ伝送する役割をする。
【００２２】
次に、オッドページバッファＰＢｏ<０>〜ＰＢｏ<ｋ>それぞれはＮＭＯＳトランジスタＮ３２とオッドレジスタＲＧｏを含む。ＮＭＯＳトランジスタＮ３２は、ビットライン選択信号ＢＳＬｏに応答してオッドページバッファＰＢｏをオッドビットラインＢＬｏに接続させる役割をする。オッドレジスタＲＧｏはＰＭＯＳトランジスタＰ１２、ＮＭＯＳトランジスタＮ２１〜Ｎ２７およびラッチ回路ＬＴ２を含む。ＰＭＯＳトランジスタＰ１２は電源電圧ＶＣＣとセンシングラインＳＯｏとの間に接続され、ゲートにプリチャージ信号ＰＣＧＢＬｏの印加を受けてターンオン／オフされる。ラッチ回路ＬＴ２はインバータＩＶ３〜ＩＶ４からラッチを構成してデータを格納する。ＮＭＯＳトランジスタＮ２１は初期化動作の際にラッチ回路ＬＴ２を初期化させるためのものであり、かつオッドビットラインＢＬｏをシールディングビットラインとして使用するときにオッドビットラインＢＬｏを接地電圧ＶＳＳのレベルに作るためのものである。ＮＭＯＳトランジスタＮ２２はコピーバックプログラム動作の際にコピーバック信号ＣＰｏによってターンオンされてラッチ回路ＬＴ２のノードＱＢｂのデータをオッドビットラインＢＬｏへ伝送する。ＮＭＯＳトランジスタＮ２３は、プログラム動作の際にプログラム信号ＰＧＭｏによってターンオンされてラッチ回路ＬＴ２のノードＱＢのデータをオッドビットラインＢＬｏに伝送する。ＮＭＯＳトランジスタＮ２４およびＮ２５はラッチ回路ＬＴ２のノードＱＢｂと接地電圧ＶＳＳとの間に接続されるが、ＮＭＯＳトランジスタＮ２４はゲートにセンシングラインＳＯｏの信号の印加を受けてターンオン／オフされ、ＮＭＯＳトランジスタＮ２５はゲートにラッチ信号ＬＣＨｏの印加を受けてターンオン／オフされる。ＮＭＯＳトランジスタＮ２６およびＮ２７はデータ入出力信号ＹＡＤｏに応答して外部からデータライン（図示せず）を介して伝送されるプログラムされるべきデータをラッチ回路ＬＴ２に伝送する役割をする。
【００２３】
図５は本発明の好適な実施例に係るマルチプレーン構造を持つＮＡＮＤ型フラッシュメモリ装置におけるプログラムおよび検証方法を示したタイミング図である。
【００２４】
以下、図４および図５を参照して一つのワードライン（例えばＷＬ１）によって選択される一つのページＰＧ<１>内のイブンビットラインＢＬｅに接続されたメモリセルＭＣ１とオッドビットラインＢＬｏに接続されたメモリセルＭＣ１’にデータを同時にプログラムおよび検証する方法をより詳細に説明する。
【００２５】
本発明では、イブンページバッファＰＢｅ<０>とオッドページバッファＰＢｏ<０>についてのにみ説明するが、残りのイブンおよびオッドページバッファにおいても同時にプログラム動作が行われるものと見做す。
【００２６】
まず、データ「１」をプログラムしようとする場合には、ＹＡラインからデータ「１」が伝送され、ＹＡｂラインからデータ「０」が伝送され、データ「０」をプログラムしようとする場合には、ＹＡラインからデータ「０」が伝送され、ＹＡｂラインからデータ「１」が伝送される。ＹＡラインとＹＡｂラインは、外部と連結されるデータライン（図示せず）に接続される。
【００２７】
データ「０」をプログラムする場合に、データ入出力信号ＹＡＤｅおよびＹＡＤｏによってＮＭＯＳトランジスタＮ１６〜Ｎ１７およびＮ２６〜Ｎ２７がターンオンされ、ラッチ回路ＬＴ１のノードＱＡにデータ「０」が、ノードＱＡｂにデータ「１」がそれぞれ格納され、ラッチ回路ＬＴ２のノードＱＢにデータ「０」が、ノードＱＢｂにデータ「１」がそれぞれ格納される。データ「１」をプログラムする場合には、ラッチ回路ＬＴ１のノードＱＡにデータ「１」が、ノードＱＡｂにデータ「０」がそれぞれ格納され、ラッチ回路ＬＴ２のノードＱＢにデータ「１」が、ノードＱＢｂにデータ「０」がそれぞれ格納される。
【００２８】
時間ｔ０区間では、ビットライン選択信号ＢＳＬｅおよびＢＳＬｏがＶＣＣ＋ＶｔのレベルになってＮＭＯＳトランジスタＮ３１およびＮ３２が全て完全にターンオンされることにより、イブンビットラインＢＬｅとオッドビットラインＢＬｏがそれぞれイブンセンシングラインＳＯｅとオッドセンシングラインＳＯｅを介してイブンページバッファＰＢｅとオッドページバッファＰＢｏにそれぞれ連結される。
【００２９】
時間ｔ１区間では、プリチャージ信号ＰＣＧＢＬｅおよびＰＣＧＢＬｏがロジックローになってＰＭＯＳトランジスタＰ１１およびＰ１２がターンオンされることにより、センシングラインＳＯｅおよびＳＯｏとビットラインＢＬｅおよびＢＬｏがＶＣＣのレベルにプリチャージされる。
【００３０】
時間ｔ２区間では、プログラム信号ＰＧＭｅおよびＰＧＭｏがロジックハイになって、ＮＭＯＳトランジスタＮ１３およびＮ２３が同時にターンオンされる。こうなると、イブンビットラインＢＬｅおよびオッドビットラインＢＬｏは、メモリセルに「１」のデータをプログラムしようとする場合にはプリチャージ状態「１」を維持し、メモリセルに「０」のデータをプログラムしようとする場合にはディスチャージ状態「０」になる。すなわち、ビットラインＢＬｅおよびオッドビットラインＢＬｏはラッチ回路ＬＴ１のノードＱＡとラッチ回路ＬＴ２のノードＱＢが「１」の場合にはプリチャージ状態「１」を維持し、ラッチ回路ＬＴ１のノードＱＡとラッチ回路ＬＴ２のノードＱＢが「０」の場合にはディスチャージ状態「０」になる。
【００３１】
時間ｔ３区間で選択されたワードライン（例えばＷＬ１）にプログラム電圧が印加されると、選択されたワードラインＷＬ１に連結されるイブンメモリセルＭＣ１またはオッドメモリセルＭＣ１’がビットラインＢＬｏおよびＢＬｅの電圧に応じてプログラムまたはプログラム禁止動作を行う。
【００３２】
時間ｔ４区間では、ディスチャージ信号ＤＩＳＢＬｅおよびＤＩＳＢＬｏがロジックハイになってＮＭＯＳトランジスタＮ１１およびＮ２１がターンオンされることにより、ビットラインＢＬｅおよびＢＬｏを接地電圧ＶＳＳでディスチャージされる。この区間で、プログラム信号ＰＧＭｅおよびＰＧＭｏは引き続きロジックハイを保つので、ＮＭＯＳトランジスタＮ１３およびＮ２３がターンオンされており、ラッチ回路ＬＴ１のノードＱＡが「０」、ノードＱＡｂが「１」になり、ラッチ回路ＬＴ２のノードＱＢが「０」、ノードＱＢｂが「１」になる。
【００３３】
時間ｔ５以後に、プログラムが成功的に行われたかをチェックするための検証(verify)動作が行われる。
【００３４】
時間ｔ５では、ビットライン選択信号ＢＳＬｅおよびＢＳＬｏが電圧Ｖ１になり、プリチャージ信号ＰＣＧＢＬｅおよびＰＣＧＢＬｏがロジックローになってビットラインＢＬｅおよびＢＬｏがＶ１−Ｖｔにプリチャージされる。この区間では、選択されたワードラインＷＬにプログラム検証電圧が印加される。
【００３５】
時間ｔ６では、一つのワードライン（例えばＷＬ１）に接続されるイブンメモリセルＭＣ１がプログラムされたかをチェックするために、ビットライン選択信号ＢＳＬｅがまずロジックローに遷移してＮＭＯＳトランジスタＮ３１がターンオフされる。この区間において、イブンメモリセルＭＣ１が成功的にプログラムされた場合には、イブンビットランＢＬｅがプリチャージ状態を保ち、イブンメモリセルＭＣ１へのプログラムが未だ終わっていない場合にはイブンビットラインＢＬｅがディスチャージされる。この区間において、オッドビットライン選択信号ＢＳＬｏは電圧Ｖ１を保ち続けることにより、オッドビットラインＢＬｏはＶ１−Ｖｔのレベルを保ち続ける。したがって、オッドビットラインＢＬｏはイブンビットラインＢＬｅが検証電圧を行う時間ｔ６区間の間にシールディングビットラインの役割をすることにより、ビットライン間のカップリングによる電圧変動を除去する。
【００３６】
時間ｔ７では、イブンビットライン選択信号ＢＳＬｅに電圧Ｖ２が印加され、オッドビットライン選択信号ＢＳＬｅはロジックローに遷移してＮＭＯＳトランジスタＮ３２がターンオフされる。この区間では、ラッチ信号ＬＣＨｅがロジックハイでイネーブルされてプログラム検証結果がラッチ回路ＬＴ１に格納される。すなわち、イブンメモリセルＭＣ１に対するプログラムが成功すると、図４のＮＭＯＳトランジスタＮ１４およびＮ１５がターンオンされてラッチ回路ＬＴ１のノードＱＡｂに「０」、ノードＱＡに「１」が格納され、イブンメモリセルＭＣ１に対するプログラムが失敗すると、ＮＭＯＳトランジスタＮ１４およびＮ１５がターンオフされてラッチ回路ＬＴ１のノードＱＡｂが「１」、ノードＱＡが「０」の初期状態を保つ。この区間では、オッドビットライン選択信号ＢＳＬｏがロジックローになって、一つのワードライン（例えばＷＬ１）のオッドメモリセルＭＣ１’に成功的にデータがプログラムされたかをチェックする。この区間において、オッドメモリセルＭＣ１’にデータが成功的にプログラムされた場合には、オッドビットラインＢＬｏがプリチャージ状態を保ち、オッドメモリセルＭＣ１’にデータがプログラムされていない場合には、オッドビットラインＢＬｏがディスチャージされる。既にセンシング済みのイブンビットラインＢＬｅはシールディングビットラインの役割をする。
【００３７】
時間ｔ８区間では、オッドビットライン選択信号ＢＳＬｏに電圧Ｖ２が印加され、ラッチ信号ＬＣＨｏがロジックハイでイネーブルされ、ラッチ回路ＬＴ２にプログラム検証結果が格納される。すなわち、オッドメモリセルＭＣ１’に対するプログラムが成功すると、ラッチ回路ＬＴ２のノードＱＢｂに「０」、ノードＱＢに「１」がそれぞれ格納され、オッドメモリセルＭＣ１’に対するプログラムが失敗すると、ラッチ回路ＬＴ２のノードＱＢｂが「１」、ノードＱＢが「０」の初期状態をそれぞれ保つ。
【００３８】
図６は既存のように一つのワードライン（例えばＷＬ１）に接続されるメモリセルの中のイブンメモリセル（ＭＣ１）にのみ（またはオッドメモリセルＭＣ１’にのみ）データをプログラムおよび検証する方法を示す。
【００３９】
既存では、ＶＩＲＰＷＲを介して選択されていないビットラインにＶＣＣのレベルを印加したが、本発明では、図６に示したプリチャージ信号ＰＣＧＢＬｅおよびＰＣＧＢＬｏを用いて選択されていないビットラインにＶＣＣのレベルを印加する。その結果、本発明では、ＶＩＲＰＷＲが印加されるラインとＶＩＲＰＷＲの印加を受けるトランジスタが存在しない。
【００４０】
図６に示すように、選択されていないビットラインをオッドビットラインＢＬｏとする場合、オッドビットライン選択信号ＢＳＬｏは、プログラムおよび検証動作の間に行い続けてＶＣＣのレベルを保つ。プリチャージ信号ＰＣＧＢＬｏはプログラムが行われる時間ｔ１から時間ｔ３までのみロジックローになってＰＭＯＳトランジスタＰ１２をターンオンさせることにより、オッドビットラインＢＬｏがＶＣＣのレベルにプリチャージされる。プリチャージ状態のオッドビットラインＢＬｏはシールディングビットラインの役割をする。
【００４１】
こうなると、オッドページバッファＰＢｏは動作せず、イブンページバッファＰＢｅのみ動作してプログラムおよび検証動作を行う。これについての詳細な説明は、図５のイブンレジスタ動作を参照すれば十分理解できるので、省略する。
【００４２】
図７および図８は一つのワードラインによって選択される一つのページ内のイブンメモリセルとオッドメモリセルに格納されたデータを同時に読み出し（図７）、コピーバックプログラムする（図８）方法を示す。
【００４３】
次に、図７を参照してコピーバック読み出し動作を説明する。
【００４４】
時間ｔ０区間では、ディスチャージ信号ＤＩＳＢＬｅおよびＤＩＳＢＬｏとプログラム信号ＰＧＭｅおよびＰＧＭｏがロジックハイでイネーブルされる。これにより、ＮＭＯＳトランジスタＮ１１およびＮ１３がターンオンされてラッチ回路ＬＴ１のノードＱＡが「０」、ノードＱＡｂが「１」にそれぞれ初期化され、ＮＭＯＳトランジスタＮ２１およびＮ２３がターンオンされてラッチ回路ＬＴ２のノードＱＢが「０」、ノードＱＢｂが「１」にそれぞれ初期化される。
【００４５】
時間ｔ１区間では、ビットライン選択信号ＢＳＬｅおよびＢＳＬｏがＶｃｃ＋Ｖｔになって、ＮＭＯＳトランジスタＮ３１およびＮ３２が完全ターンオンされることにより、センシングラインＳＯｅおよびＳＯｏとビットラインＢＬｅおよびＢＬｏとが完全に連結される。この際、プリチャージ信号ＰＣＧＢＬｅおよびＰＣＧＢＬｏはロジックローになってＰＭＯＳトランジスタＰ１１およびＰ１２が同時にターンオンされることにより、センシングラインＳＯｅおよびＳＯｏとビットラインＢＬｅおよびＢＬｏとがＶＣＣでプリチャージされる。
【００４６】
時間ｔ２区間では、ビットライン選択信号ＢＳＬｅがロジックローに遷移してＮＭＯＳトランジスタＮ３１がターンオフされることにより、一つのワードライン（例えばＷＬ１）に接続されるイブンメモリセルＭＣ１に格納されたデータを読み出す。この際、イブンメモリセルＭＣ１にデータがプログラムされていると、イブンビットラインＢＬｅがプリチャージ状態を保ち、このイブンメモリセルＭＣ１にデータがプログラムされていなければ、イブンビットラインＢＬｅがディスチャージされる。この区間でオッドビットライン選択信号ＢＳＬｏは、電圧Ｖｃｃを保ち続ける。このようなオッドビットラインＢＬｏは、イブンビットラインＢＬｅが読み出し動作を行う時間ｔ２の間にシールディングビットラインの役割をして、ビットライン間のカップリングによる電圧変動を除去する。
【００４７】
時間ｔ３区間では、イブンビットライン選択信号ＢＳＬｅに電圧Ｖ２が印加され、ラッチ信号ＬＣＨｅがロジックハイでイネーブルされてラッチ回路ＬＴ１に読み出し結果が格納される。すなわち、イブンメモリセル（例えばＭＣ１）にプログラムされたデータが格納されていれば、センシングラインＳＯｅとビットラインＢＬｅがプリチャージされた状態なので、ＮＭＯＳトランジスタＮ１４およびＮ１５が全てターンオンされてラッチ回路ＬＴ１のノードＱＡｂに「０」、ノードＱＡに「１」がそれぞれが格納される。イブンメモリセル（例えばＭＣ１）にデータがプログラムされていなければ、センシングラインＳＯｅとビットラインＢＬｅがディスチャージされているので、ＮＭＯＳトランジスタＮ１４がターンオフされてラッチ回路ＬＴ１のノードＱＡｂが「１」、ノードＱＡが「０」の初期状態をそのまま保つ。また、この区間ではオッドビットライン選択信号ＢＳＬｏがロジックローになってＮＭＯＳトランジスタＮ３２がターンオフされることにより、一つのワードライン（例えばＷＬ１）に接続されるオッドメモリセルＭＣ１’に格納されたデータを読み出す。この際、オッドメモリセルＭＣ１’にデータがプログラムされていれば、オッドビットラインＢＬｏがプリチャージ状態を保ち、オッドメモリセルＭＣ１’にデータがプログラムされていなければ、オッドビットラインＢＬｏがディスチャージされる。既にセンシングの終わったのイブンビットラインＢＬｅは、オッドビットラインＢＬｏが読み出し動作を行う時間ｔ３の間にシールディングビットラインの役割をし、ビットライン間のカップリングによる電圧変動を除去する。
【００４８】
時間ｔ４区間では、オッドビットライン選択信号ＢＳＬｏに電圧Ｖ２が印加され、ラッチ信号ＬＣＨｏがロジックハイでイネーブルされてラッチ回路ＬＴ２に読み出し結果が格納される。すなわち、オッドメモリセル（例えばＭＣ１’）にデータがプログラムされていれば、センシングラインＳＯｏとビットラインＢＬｏがプリチャージされた状態なので、ＮＭＯＳトランジスタＮ２４およびＮ２５が全てターンオンされてラッチ回路ＬＴ２のノードＱＢｂに「０」、ノードＱＢに「１」がそれぞれ格納される。オッドメモリセルＭＣ１’にデータがプログラムされていなければ、センシングラインＳＯｏとビットラインＢＬｏがディスチャージされているので、ＮＭＯＳトランジスタＮ２４がターンオフされてラッチ回路ＬＴ２のノードＱＢｂが「１」、ノードＱＢが「０」の初期状態を保つ。
【００４９】
時間ｔ５区間では、ビットライン選択信号ＢＳＬｅおよびＢＳＬｏが全てＶｃｃになってＮＭＯＳトランジスタＮ３１およびＮ３２がターンオンされることにより、ビットラインＢＬｅおよびＢＬｏとセンシングラインＳＯｅおよびＳＯｏとが連結され、時間ｔ５区間の後にはビットライン選択信号ＢＳＬｅおよびＢＳＬｏが全てロジックローになってＮＭＯＳトランジスタＮ３１およびＮ３２がターンオフされることにより、ビットラインＢＬｅおよびＢＬｏとセンシングラインＳＯｅおよびＳＯｏとが連結されていない。
【００５０】
次に、図７のようなコピーバック読み出し動作によってラッチ回路ＬＴ１およびＬＴ２に格納されたデータをコピーバックプログラムする方法を図８を参照しながら説明する。コピーバックとは、問題の発生したセルに格納されたデータをページバッファに読み出して安全な他のセルへさらにプログラムすることをいう。
【００５１】
時間ｔ０では、ビットライン選択信号ＢＳＬｅおよびＢＳＬｏがＶＣＣ＋ＶｔになってＮＭＯＳトランジスタＮ３１およびＮ３２が完全にターンオンされることにより、ビットラインＢＬｅおよびＢＬｏはセンシングラインＳＯｅおよびＳＯｏを介してイブンページバッファＰＢｅとオッドページバッファＰＢｏにそれぞれ連結される。
【００５２】
時間ｔ１区間では、プリチャージ信号ＰＣＧＢＬｅおよびＰＣＧＢＬｏがロジックローになってＰＭＯＳトランジスタＰ１１およびＰ１２がターンオンされることにより、センシングラインＳＯｅおよびＳＯｏとビットラインＢＬｅおよびＢＬｏとがＶｃｃのレベルにプリチャージされる。
【００５３】
時間ｔ２区間では、コピーバック信号ＣＰｅおよびＣＰｏがロジックハイになって、ＮＭＯＳトランジスタＮ１２およびＮ２２がターンオンされる。この際、ラッチ回路ＬＴ１のノードＱＡとラッチ回路ＬＴ２のノードＱＢが「１」の場合には、ビットラインＢＬｅおよびオッドビットラインＢＬｏがプリチャージ状態「１」を維持し、ラッチ回路ＬＴ１のノードＱＡとラッチ回路ＬＴ２のノードＱＢが「０」の場合には、ビットラインＢＬｅおよびオッドビットラインＢＬｏはディスチャージ状態「０」になる。
【００５４】
時間ｔ３区間で選択されたワードライン（例えばＷＬ２）にプログラム電圧が印加されると、このワードラインＷＬ２に連結されるイブンメモリセルＭＣ２とオッドメモリセルＭＣ２’に同時にビットラインＢＬｏおよびＢＬｅの電圧に応じてデータがプログラムまたはプログラム禁止される。
【００５５】
時間ｔ４から時間ｔ８までは、図５で説明したプログラム検証動作と同様なので、その詳細な説明は省略する。
【００５６】
次いで、メモリセルに格納されたデータを読み出そうとする場合には、データ入出力信号ＹＡＤｅおよびＹＡＤｏがロジックハイでイネーブルされてＮＭＯＳトランジスタＮ１６〜Ｎ１７およびＭ２６〜Ｎ２７がターンオンされる。これにより、上述したコピーバック読み出し動作と同一の読み出し動作でラッチ回路ＬＴ１およびＬＴ２にデータが格納された後、データ入出力信号ＹＡＤｅによって、ラッチ回路ＬＴ１に格納されたデータがＹＡラインとＹＡｂラインを介して外部に出力され、その後、データ入出力信号ＹＡＤｏによって、ラッチ回路ＬＴ２に格納されたデータがＹＡラインとＹＡｂラインを介して外部に出力される。ラッチ回路ＬＴ１およびＬＴ２に格納されたデータが出力される順序は逆になってもよい。
【００５７】
以上、本発明の技術的思想が好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内において、様々な実施例に想到し得ることを理解できるであろう。
【符号の説明】
【００５８】
ＰＮ    プレーン
ＭＢ    メモリセルブロック
ＰＢ    ページバッファ
ＲＧ    レジスタ
【図１】
2011243284.tif 000003
【図２】
2011243284.tif 000004
【図３】
2011243284.tif 000005
【図４】
2011243284.tif 000006
【図５】
2011243284.tif 000007
【図６】
2011243284.tif 000008
【図７】
2011243284.tif 000009
【図８】
2011243284.tif 000010