(57)【要約】【課題】周辺機能部が、複数のローカルメモリに対してアクセスするのか、一部のローカルメモリに対してアクセスするのかを制御可能にする。【解決手段】情報処理装置のアドレス空間における第１ローカルメモリ及び第２ローカルメモリについての定義情報と、ＣＰＵの動作モードとに基づいて、周辺機能部からの通信要求に対応する、システムバスから第１ローカルバス及び第２ローカルバスへのルーティングを制御可能なシステムバスコントローラ（３３）を設ける。また上記定義情報に基づいて、周辺機能部からの通信要求に対応する、第１ローカルメモリへのルーティングを制御可能な第１ローカルバスコントローラ（１３）と、上記定義情報に基づいて、周辺機能部からの通信要求に対応する、第２ローカルメモリへのルーティングを制御可能な第２ローカルバスコントローラ（２３）とを設ける。これによりローカルメモリへのアクセスの適正化を図る。【選択図】図１
2011150645.tif 000002
【特許請求の範囲】
【請求項１】
第１ＣＰＵと、
上記第１ＣＰＵに結合された第１ローカルバスと、
上記第１ローカルバスに結合された第１ローカルメモリと、
第２ＣＰＵと、
上記第２ＣＰＵに結合された第２ローカルバスと、
上記第２ローカルバスに結合された第２ローカルメモリと、
上記第１ローカルメモリと上記第２ローカルメモリとに結合可能なシステムバスと、
上記システムバスに結合された周辺機能部と、を備え、
ＣＰＵの動作モードとして、上記第１ＣＰＵと上記第２ＣＰＵとで互いに同一プログラムを実行させる高信頼モードと、上記第１ＣＰＵと上記第２ＣＰＵとで互いに異なるプログラムを実行可能な高性能モードとを有する情報処理装置であって、
上記情報処理装置のアドレス空間における上記第１ローカルメモリ及び上記第２ローカルメモリについての定義情報と、上記ＣＰＵの動作モードとに基づいて、上記周辺機能部からの通信要求に対応する、上記システムバスから上記第１ローカルバス及び上記第２ローカルバスへのルーティングを制御可能なシステムバスコントローラと、
上記定義情報に基づいて、上記周辺機能部からの通信要求に対応する、上記第１ローカルバスから上記第１ローカルメモリへのルーティングを制御可能な第１ローカルバスコントローラと、
上記定義情報に基づいて、上記周辺機能部からの通信要求に対応する、上記第２ローカルバスから上記第２ローカルメモリへのルーティングを制御可能な第２ローカルバスコントローラと、を含むことを特徴とする情報処理装置。
【請求項２】
上記周辺機能部から上記第１ローカルメモリ及び上記第２ローカルメモリの双方へのリードアクセスに対応して、上記第１ローカルメモリから出力されたデータと、上記第２ローカルメモリから出力されたデータとを比較し、その比較結果を上記周辺機能部に出力可能なシステムバスインタフェースを含む請求項１記載の情報処理装置。
【請求項３】
上記第１ローカルバスコントローラは、上記高信頼モードにおいて、上記第２ローカルメモリにアクセス可能な領域にアクセスのあった場合に、上記第１ローカルメモリに対しては、当該メモリの内容変化を伴わないアクセスに置き換え、
上記第２ローカルバスコントローラは、上記高信頼モードにおいて、上記第１ローカルメモリにアクセス可能な領域にアクセスのあった場合に、上記第２ローカルメモリに対しては、当該メモリの内容変化を伴わないアクセスに置き換える請求項２記載の情報処理装置。
【請求項４】
上記定義情報として、上記情報処理装置におけるアドレス空間に、第１ローカルメモリにアクセス可能な領域と、上記第２ローカルメモリメモリにアクセス可能な領域と、上記１ローカルメモリ及び上記第２ローカルメモリ共にアクセス可能な領域とが定義され、
上記システムバスコントローラ、上記第１ローカルバスコントローラ、及び上記第２ローカルバスコントローラにおける上記ルーティング制御において上記定義情報が用いられる請求項３記載の情報処理装置。
【請求項５】
上記定義情報として、上記情報処理装置におけるアドレス空間に、第１ローカルメモリにアクセス可能な領域と、上記第２ローカルメモリメモリにアクセス可能な領域とが定義され、
上記第１ローカルメモリ及び上記第２ローカルメモリの双方へのアクセスであるか否かを示す識別子が、上記第１ローカルバス、上記第２ローカルバス、及び上記システムバスに定義され、
上記システムバスコントローラ、上記第１ローカルバスコントローラ、及び上記第２ローカルバスコントローラにおける上記ルーティング制御において、上記定義情報と上記識別子とが用いられる請求項３記載の情報処理装置。
【請求項６】
上記定義情報として、上記情報処理装置におけるアドレス空間に、上記１ローカルメモリ及び上記第２ローカルメモリ共にアクセス可能な領域が定義され、
上記第１ローカルメモリへのアクセスであるか、上記第２ローカルメモリへのアクセスであるか、上記第１ローカルメモリ及び上記第２ローカルメモリの双方へのアクセスであるかを識別可能な識別子が上記第１ローカルバス、上記第２ローカルバス、及び上記システムバスに定義され、
上記システムバスコントローラ、上記第１ローカルバスコントローラ、及び上記第２ローカルバスコントローラによる上記ルーティング制御において、上記定義情報と、上記識別子が用いられる請求項３記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ（中央処理装置）の動作モードを高信頼モードと高性能モードに動的に切り替え可能な情報処理装置におけるメモリアクセス技術に関する。
【背景技術】
【０００２】
複数のＣＰＵを搭載するシステムにおいて、それらのＣＰＵの動作モードは高信頼モードと高性能モードの２つに大別される。高信頼モードはロックステップに代表される動作モードであり、複数ＣＰＵ間で同期を取って互いに同一プログラムを実行させることにより、エラー検出やエラー訂正などを可能とする動作モードである。一方の高性能モードは一般的なマルチコアシステムであり、各ＣＰＵに対して互いに異なるプログラムを実行させることにより、システム全体として高性能を達成する動作モードである。これらの動作モードは、一般的にはシステム毎にいずれか一方に固定された状態で使用される。特許文献１〜６には、システムの動作中にＣＰＵの動作モードを切り替える方式及び、それに関連する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０９−０７３４３６号公報
【特許文献２】特開２００６−３０２２８９号公報
【特許文献３】特表２００８−５１８３３９号公報
【特許文献４】特表２００８−５１８３３８号公報
【特許文献５】特表２００８−５１８３４０号公報
【特許文献６】特開平０７−２３０４３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者は、組み込みシステムなどのリアルタイム性の要求される分野に、システムの動作中にモードを切り替える方式を適用する場合について検討した。
【０００５】
組み込みシステムなどのリアルタイム性の要求される分野に、システムの動作中にモードを切り替える方式を適用する場合、高信頼モードにおいて、各ＣＰＵに密結合したローカルメモリなどのリソースに同一データを配置する構成が考えられる。また、各ＣＰＵが高性能モードで使用するデータは、メモリ使用量削減の観点から、各ＣＰＵのローカルメモリにのみ配置することが求められる。
【０００６】
ローカルメモリ内のあるひとつのデータに着目すると、そのデータへのＣＰＵと周辺機能からのアクセスは常に時分割に行われる。例えば、外部からの入力データを周辺機能を通じてローカルメモリに格納し、一定量蓄積されてからＣＰＵで解析したり、また、ＣＰＵにて予め作成しておいたデータを周辺機能を通じて外部に出力するといった使用方法が挙げられる。このような時分割でのアクセスはデータの更新と参照において矛盾を生じさせないために必須である。つまり、あるタイミングにおいてＣＰＵが実行しているプログラムと、周辺機能部からのローカルメモリへのアクセスは無関係であるといえる。
【０００７】
更に、システムの動作中にＣＰＵの動作モードを切り替えることを考慮すると、以下のようになる。
【０００８】
ＣＰＵがある動作モードで実行するプログラムがアクセスするローカルメモリ上のデータは、そのプログラムが動作する前後に周辺機能部によってアクセスされる。システムの動作中にＣＰＵの動作モードが切り替わるということは、そのプログラムの動作前後においてＣＰＵの動作モードが異なる可能性を意味している。つまり、周辺機能部がローカルメモリにアクセスする際に、複数のローカルメモリにアクセスを行うのか、一部のローカルメモリにのみアクセスを行うのかを設定する機構が必要であることを意味する。例えば、自動車におけるエンジン制御等の分野においては常に外部状態の監視及び制御が必要であるため周辺機能部を停止させることができず、このような機構がなければシステムとして成り立たない。
【０００９】
更に、このようなアクセスを可能とした場合、高信頼モードにおいてＣＰＵがローカルメモリにアクセスしている最中に、周辺機能が特定ＣＰＵのローカルメモリにのみアクセスを行うことにより、そのローカルメモリにおいてアクセス競合が発生し、ＣＰＵ間の同期が外れる可能性がある。よって、同期外れを発生させずに、特定のローカルメモリにのみアクセスを可能とする必要がある。
【００１０】
上記引用文献１〜６においては、システムの動作中にＣＰＵの動作モードを切り替える方式及び、それに関連する技術が記載されているものの、周辺機能部がローカルメモリにアクセスする際に、複数のローカルメモリ対してアクセスするのか、一部のローカルメモリに対してアクセスするのかの制御については考慮されていない。
【００１１】
本発明の目的は、複数のＣＰＵの動作モードを高信頼モードと高性能モードとに動的に切り替えるシステムにおいて、周辺機能部がローカルメモリにアクセスする際に、複数のローカルメモリに対してアクセスするのか、一部のローカルメモリに対してアクセスするのかを制御可能な技術を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、情報処理装置は、第１ＣＰＵと、上記第１ＣＰＵに結合された第１ローカルバスと、上記第１ローカルバスに結合された第１ローカルメモリと、第２ＣＰＵと、上記第２ＣＰＵに結合された第２ローカルバスと、上記第２ローカルバスに結合された第２ローカルメモリと、上記第１ローカルメモリと上記第２ローカルメモリとに結合可能なシステムバスと、上記システムバスに結合された周辺機能部とを備える。また、上記情報処理装置は、ＣＰＵの動作モードとして、上記第１ＣＰＵと上記第２ＣＰＵとで互いに同一プログラムを実行させる高信頼モードと、上記第１ＣＰＵと上記第２ＣＰＵとで互いに異なるプログラムを実行可能な高性能モードとを有する。このような情報処理装置において、上記情報処理装置のアドレス空間における上記第１ローカルメモリ及び上記第２ローカルメモリについての定義情報と、上記ＣＰＵの動作モードとに基づいて、上記周辺機能部からの通信要求に対応する、上記システムバスから上記第１ローカルバス及び上記第２ローカルバスへのルーティングを制御可能なシステムバスコントローラを設ける。また、上記定義情報に基づいて、上記周辺機能部からの通信要求に対応する、上記第１ローカルバスから上記第１ローカルメモリへのルーティングを制御可能な第１ローカルバスコントローラと、上記定義情報に基づいて、上記周辺機能部からの通信要求に対応する、上記第２ローカルバスから上記第２ローカルメモリへのルーティングを制御可能な第２ローカルバスコントローラとを設ける。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、高信頼モードと高性能モードとに動的に切り替え可能なシステムにおいて、周辺機能部がローカルメモリにアクセスする際に、複数のローカルメモリに対してアクセスするのか、一部のローカルメモリに対してアクセスするのかを制御可能な技術を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明にかかる情報処理装置の構成例ブロック図である。
【図２】上記情報処理装置で管理されるアドレス空間の説明図である。
【図３】上記情報処理装置に含まれるシステムバスコントローラによるルーティング処理のフローチャートである。
【図４】上記情報処理装置に含まれるシステムバスコントローラの構成例説明図である。
【図５】上記情報処理装置に含まれるローカルバスコントローラによるルーティング処理のフローチャートである。
【図６】上記情報処理装置に含まれるローカルバスコントローラの構成例説明図である。
【図７】上記情報処理装置で管理されるアドレス空間の説明図である。
【図８】上記情報処理装置に含まれるローカルバスおよびシステムバスの構成例説明図である。
【図９】上記情報処理装置に含まれるシステムバスコントローラによるルーティング処理のフローチャートである。
【図１０】上記情報処理装置に含まれるシステムバスコントローラの構成例説明図である。
【図１１】上記情報処理装置に含まれるローカルバスコントローラによるルーティング処理のフローチャートである。
【図１２】上記情報処理装置に含まれるローカルバスコントローラの構成例説明図である。
【図１３】上記情報処理装置で管理されるアドレス空間の説明図である。
【図１４】上記情報処理装置に含まれるローカルバスおよびシステムバスの構成例説明図である。
【図１５】上記情報処理装置に含まれるシステムバスコントローラによるルーティング処理のフローチャートである。
【図１６】上記情報処理装置に含まれるシステムバスコントローラの構成例説明図である。
【図１７】上記情報処理装置に含まれるローカルバスコントローラによるルーティング処理のフローチャートである。
【図１８】上記情報処理装置に含まれるローカルバスコントローラの構成例説明図である。
【図１９】上記情報処理装置に含まれるシステムバスインタフェースにおける処理を示すフローチャートである。
【発明を実施するための形態】
【００１８】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１９】
〔１〕本発明の代表的な実施の形態に係る情報処理装置（１００）は、第１ＣＰＵ（１１）と、上記第１ＣＰＵに結合された第１ローカルバス（１２）と、上記第１ローカルバスに結合された第１ローカルメモリ（１４）と、第２ＣＰＵ（２１）と、上記第２ＣＰＵに結合された第２ローカルバス（２２）と、上記第２ローカルバスに結合された第２ローカルメモリ（２４）とを含む。また、上記情報処理装置（１００）は、上記第１ローカルメモリと上記第２ローカルメモリとに結合可能なシステムバス（３２）と、上記システムバスに結合された周辺機能部（４１）とを含む。さらに上記情報処理装置（１００）は、ＣＰＵの動作モードとして、上記第１ＣＰＵと上記第２ＣＰＵとで互いに同一プログラムを実行させる高信頼モードと、上記第１ＣＰＵと上記第２ＣＰＵとで互いに異なるプログラムを実行可能な高性能モードとを有する。
【００２０】
このような情報処理装置（１００）において、上記情報処理装置のアドレス空間における上記第１ローカルメモリ及び上記第２ローカルメモリについての定義情報と、上記ＣＰＵの動作モードとに基づいて、上記周辺機能部からの通信要求（アクセス要求）に対応する、上記システムバスから上記第１ローカルバス及び上記第２ローカルバスへのルーティングを制御可能なシステムバスコントローラ（３３）を設ける。また上記情報処理装置において、上記定義情報に基づいて、上記周辺機能部からの通信要求に対応する、上記第１ローカルバスから上記第１ローカルメモリへのルーティングを制御可能な第１ローカルバスコントローラ（１３）と、上記定義情報に基づいて、上記周辺機能部からの通信要求に対応する、上記第２ローカルバスから上記第２ローカルメモリへのルーティングを制御可能な第２ローカルバスコントローラ（２３）とを設ける。ここで「ルーティング」とは、信号伝達のために最適な経路を選択することを指す。
【００２１】
情報処理装置の応用システムの動作中にＣＰＵの動作モードが切り替わる場合、そのプログラムの動作前後においてＣＰＵの動作モードが異なる可能性がある。従って情報処理装置の応用システムの動作中にＣＰＵの動作モードが切り替わる応用システムを正常に動作させるには、周辺機能部からローカルメモリへのアクセスが生じた場合に、複数のローカルメモリにアクセスを行うのか、一部のローカルメモリにのみアクセスを行うのかを適切に制御する必要がある。
【００２２】
本発明の代表的な実施の形態に係る情報処理装置によれば、上記システムバスコントローラは、上記情報処理装置のアドレス空間における上記第１ローカルメモリ及び上記第２ローカルメモリについての定義情報と、上記ＣＰＵの動作モードとに基づいて、上記周辺機能部からの通信要求に対応する、上記システムバスから上記第１ローカルバス及び上記第２ローカルバスへのルーティング制御を行う。また第１ローカルバスコントローラは、上記定義情報に基づいて、上記周辺機能部からの通信要求に対応する、上記第１ローカルバスから上記第１ローカルメモリへのルーティング制御を行う。さらに第２ローカルバスコントローラは、上記定義情報に基づいて、上記周辺機能部からの通信要求に対応する、上記第２ローカルバスから上記第２ローカルメモリへのルーティング制御を行う。このような制御が行われることにより、周辺機能部からローカルメモリへのアクセスが生じた場合に、複数のローカルメモリにアクセスを行うのか、一部のローカルメモリにのみアクセスを行うのかを適切に制御することができるので、システムの動作中にＣＰＵの動作モードが切り替わる応用システムを正常に動作させることができる。このような効果は、自動車におけるエンジン制御等の分野において、常に外部状態の監視及び制御が必要であるため周辺機能部を停止させることができない場合等に、特に顕著とされる。
【００２３】
〔２〕上記〔１〕において、上記周辺機能部から上記第１ローカルメモリ及び上記第２ローカルメモリの双方へのリードアクセスに対応して、上記第１ローカルメモリから出力されたデータと、上記第２ローカルメモリから出力されたデータとを比較し、その比較結果を上記周辺機能部に出力可能なシステムバスインタフェース（３１）を設けることができる。上記システムバスインタフェースでデータ比較が行われることにより、不所望なリードデータが周辺機能部で使用されるのを回避することができるのでシステムの高信頼性の向上を図ることができる。
【００２４】
〔３〕上記〔２〕において、上記第１ローカルバスコントローラは、上記高信頼モードにおいて、上記第２ローカルメモリにアクセス可能な領域にアクセスのあった場合に、上記第１ローカルメモリに対しては、当該メモリの内容変化を伴わないアクセスに置き換えるように構成することができる。また、上記第２ローカルバスコントローラは、上記高信頼モードにおいて、上記第１ローカルメモリにアクセス可能な領域にアクセスのあった場合に、上記第２ローカルメモリに対しては、当該メモリの内容変化を伴わないアクセスに置き換えるように構成することができる。
【００２５】
高信頼モードにおいてＣＰＵがローカルメモリにアクセスしている最中に、周辺機能部が特定ＣＰＵのローカルメモリにのみアクセスを行った場合には、そのローカルメモリにおいてアクセス競合が発生し、ＣＰＵ間の同期が外れる虞れがあるが、上記のようにメモリの内容変化を伴わないアクセスへの置き換えが行われることにより、ＣＰＵ間の同期外れを起こさずに動作を継続することができる。
【００２６】
〔４〕上記〔３〕において、上記定義情報として、上記情報処理装置におけるアドレス空間に、第１ローカルメモリにアクセス可能な領域と、上記第２ローカルメモリメモリにアクセス可能な領域と、上記１ローカルメモリ及び上記第２ローカルメモリ共にアクセス可能な領域とを定義することができる。このような定義がなされることにより、上記システムバスコントローラ、上記第１ローカルバスコントローラ、及び上記第２ローカルバスコントローラにおけるルーティング制御を的確に行うことができる。
【００２７】
〔５〕上記〔３〕において、上記定義情報として、上記情報処理装置におけるアドレス空間に、第１ローカルメモリにアクセス可能な領域と、上記第２ローカルメモリメモリにアクセス可能な領域とを定義し、上記第１ローカルメモリ及び上記第２ローカルメモリの双方へのアクセスであるか否かを示す識別子を、上記第１ローカルバス、上記第２ローカルバス、及び上記システムバスに定義することができる。この場合において、上記システムバスコントローラ、上記第１ローカルバスコントローラ、及び上記第２ローカルバスコントローラにおける上記ルーティング制御において、上記定義情報と上記識別子とが用いられる。このように上記第１ローカルメモリ及び上記第２ローカルメモリの双方へのアクセスであるか否かを示す識別子が上記第１ローカルバス、上記第２ローカルバス、及び上記システムバスに定義される場合には、上記第１ローカルメモリ及び上記第２ローカルメモリ共にアクセス可能な領域については、上記情報処理装置におけるアドレス空間に定義する必要がない。
【００２８】
〔６〕上記〔３〕において、上記情報処理装置におけるアドレス空間に、上記１ローカルメモリ及び上記第２ローカルメモリ共にアクセス可能な領域を定義する。また上記第１ローカルメモリへのアクセスであるか、上記第２ローカルメモリへのアクセスであるか、上記第１ローカルメモリ及び上記第２ローカルメモリの双方へのアクセスであるかを識別可能な識別子を上記第１ローカルバス、上記第２ローカルバス、及び上記システムバスに定義する。この場合において、上記システムバスコントローラ、上記第１ローカルバスコントローラ、及び上記第２ローカルバスコントローラによる上記ルーティング制御において、上記定義情報と上記識別子とが用いられる。このように上記識別子を上記第１ローカルバス、上記第２ローカルバス、及び上記システムバスに定義する場合には、第１ローカルメモリにアクセス可能な領域や第２ローカルメモリにアクセス可能な領域については、上記情報処理装置におけるアドレス空間に定義する必要がない。
【００２９】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３０】
＜実施の形態１＞
図１には、本発明にかかる情報処理装置の構成例が示される。
【００３１】
図１に示される情報処理装置１００は、特に制限されないが、ＣＰＵ１１，２１、ローカルバス１２、２２、ローカルバスコントローラ１３、２３、ローカルメモリ１４，２４、システムバスインタフェース３１、システムバス３２、システムバスコントローラ３３、周辺機能部４１を含む。
【００３２】
ＣＰＵ１１、１２はそれぞれローカルバス１２、２２を介してローカルメモリ１４，２４に接続されており、各ローカルバスにおけるバスマスタ間のアクセス競合時の調停やルーティングなどの制御はローカルバスコントローラ１３、２３によって行われる。ＣＰＵ１１，２１、ローカルバス１２、２２、ローカルバスコントローラ１３、２３、ローカルメモリ１４，２４は、高信頼モード及び高性能モードに対応可能に配置されており、システムバス３２へ出力されるデータの比較及びシステムバス３２との接続制御はシステムバスインタフェース３１において行われる。  
【００３３】
システムバス３２におけるバスマスタ間のアクセス競合時の調停やルーティングなどの制御はシステムバスコントローラ３３によって行われる。周辺機能部４１はシステムバス３２のバスマスタ機能を有しており、システムバス３２、システムバスインタフェース３１、ローカルバス１２、２２を介して、ローカルメモリ１４，２４にアクセス可能である。周辺機能部４１の実装は多様なものが想定される。例えばＤＭＡ（Direct Memory Access）コントローラ、ＣＡＮ（Controller Area Network）コントローラ、ＦｌｅｘＲａｙコントローラ、ＰＣＩ（Peripheral Component Interconnect）コントローラなどを周辺機能部４１として実装することができる。また、周辺機能部４１がバスマスタとして発行するアドレスは、ＣＰＵ１１，２１が周辺機能部４１に指示、ハードウェア固定、システム外部からの入力などの各種方法により決定される。
【００３４】
図２には、情報処理装置１００におけるアドレス空間が示される。情報処理装置１００のアドレス空間に、ローカルメモリ１４にのみアクセス可能な領域ａ１、ローカルメモリ２４にのみアクセス可能な領域ａ２、ローカルメモリ１４，２４共にアクセス可能な領域ａ３が定義されている。
【００３５】
上記システムバスコントローラ３３は、図２に示される定義情報とＣＰＵの動作モードとに基づいて、上記周辺機能部４１からの通信要求（アクセス要求）に対応する、上記システムバス３２から上記ローカルバス１２及び２２へのルーティングを制御する。上記システムバスコントローラ３３は、図４に示されるようなデコーダ４０１を含む。このデコーダ４０１は、ＣＰＵのモード信号、周辺機能部４１からの通信要求信号ｒｅｑ、システムバス３２を介して伝達されたアドレス信号ａｄｄをデコードする。上記システムバスコントローラ３３では、このデコード結果に基づいてルーティング制御が行われる。
【００３６】
上記デコーダ４０１は、例えば図３のフローチャートに示されるような処理がハードウェアによって行われるようにデコード論理が構成される。上記デコーダ４０１がハードウェアで構成されることにより、図３のフローチャートに示されるような処理を高速に実行することができる。例えばＣＰＵの動作モードが高信頼モードの場合には、領域ａ１へのアクセスであるか否か、領域ａ２へのアクセスであるか否か、領域ａ３へのアクセスであるか否か、他領域へのアクセスであるか否か、に応じてルーティング処理の内容が決定される（３０２〜３０４）。つまり、高信頼モードの場合、領域ａ１、領域ａ２、領域ａ３のアクセスの場合には、ローカルバス１２，２２にルーティングされ（３０２〜３０４，３０６）、他領域へのアクセスの場合には他領域にルーティングされる（３０５，３０７）。ＣＰＵの動作モードが高性能モードの場合には、領域ａ１へのアクセス、領域ａ２へのアクセス、領域ａ３へのアクセスで、ルーティング先が異なる。領域ａ１へのアクセスの場合にはローカルバス１２にルーティングされ（３０８，３１２）、領域ａ２へのアクセスの場合にはローカルバス２２にルーティングされ（３０９，３１３）、領域ａ３へのアクセスの場合にはローカルバス１２，２２の双方にルーティングされる（３１０，３１４）。他領域へのアクセスの場合には他領域にアクセスされる（３１１，３１５）。
【００３７】
ローカルバスコントローラ１３は、図６に示されるようなデコーダ６０１を含む。このデコーダ６０１は、リクエスト信号ｒｅｑ、アドレス信号ａｄｄをデコードする。ローカルバスコントローラ１３では、このデコーダ６０１のデコード結果に基づいてルーティング制御が行われる。
【００３８】
上記デコーダ６０１は、例えば図５のフローチャートに示されるような処理がハードウェアによって行われるようにデコード論理が構成される。上記デコーダ６０１がハードウェアで構成されることにより、図５のフローチャートに示されるような処理を高速に実行することができる。例えば領域ａ１へのアクセス、及び領域ａ３へのアクセスの場合には、ローカルバス１２からローカルメモリ１４へルーティングされる（５０１，５０２，５０４）。また、領域ａ２へのアクセスの場合にはダミーアクセスに変換される（５０３，５０５）。ここで、「ダミーアクセス」とは、ローカルバスでは通常アクセスと同様の信号変化を行うが、ローカルメモリ１４の記憶データを変更させないアクセスのことである。つまり、ダミーアクセスでは、例えばライトアクセスの場合でも、ローカルメモリ１４へのデータ書き込みは行われない。このようなダミーアクセスを実現するには、例えばローカルバス１２における１ビットをダミーアクセスビットとして定義し、上記ローカルバスコントローラ１３によってダミーアクセスビットがアクティブにされた場合には、ライトサイクルが起動されても、当該サイクルではローカルメモリ１４へのデータ書き込みが行われないような論理をローカルメモリ１４に設ければ良い。
【００３９】
尚、ローカルバスコントローラ２３やローカルメモリ２４については、上記ローカルバスコントローラ１３や上記ローカルメモリ１４と同様に構成される。
【００４０】
次に、上記構成の動作について説明する。
【００４１】
図３には、システムバスコントローラ３３によるルーティング処理の流れが示される。図５には、ローカルバスコントローラ１３によるルーティング処理の流れが示される。
【００４２】
高信頼モードの実現は、一般にはＣＰＵ１１，２１を完全に同期した状態で動作させることにより行われる。しかし、複数ＣＰＵに同時にエラーを発生させる要因を回避するために、一定クロックサイクルだけずらして各ＣＰＵを動作させる方式を採用することも可能である。以下では説明を簡易化するために、各ＣＰＵが完全に同期した状態で動作するものとして説明を記載する。
【００４３】
まず、ＣＰＵ１１，２１が高信頼モードで動作しているときのシステム動作について説明する。
【００４４】
周辺機能部４１がシステムバス３２に対してローカルメモリ１４にのみアクセス可能な領域ａ１、ローカルメモリ２４にのみアクセス可能な領域ａ２、ローカルメモリ１４，２４共にアクセス可能な領域ａ３のいずれかに向けてのアクセスを発行した場合、システムバスコントローラ３３はローカルバス１２、２２の両方に対して、アクセスをルーティングする（３０２，３０３，３０４，３０６）。他領域へのアクセスの場合は他領域にルーティングされる（３０５，３０７）。ローカルバスコントローラ１３は、ローカルメモリ１４にのみアクセス可能な領域ａ１、ローカルメモリ１４，２４共にアクセス可能な領域ａ３にアクセスのあった場合はアクセスをそのままローカルメモリ１４に対してルーティングする（５０１，５０２，５０４）が、ローカルメモリ２４にのみアクセス可能な領域ａ２にアクセスのあった場合は、ローカルメモリ１４に対するダミーアクセスに置き換える（５０５）。ローカルバスコントローラ２３は同様に、ローカルメモリ２４にのみアクセス可能な領域ａ２、ローカルメモリ１４，２４共にアクセス可能な領域ａ３にアクセスのあった場合はアクセスをそのままローカルメモリ２４に対してルーティングするが、ローカルメモリ１４にのみアクセス可能な領域ａ１にアクセスがあった場合は、ローカルメモリ２４に対するダミーアクセスに置き換える。ローカルメモリ１４，２４共にアクセス可能な領域ａ３へのアクセスがリードであった場合、システムバスインタフェース３１において、ローカルメモリ１４からの読み出しデータとローカルメモリ２４からの読み出しデータの値が同一であるかおよびそれぞれの出力タイミングが同一であるかどうかが比較される。この比較において、読み出しデータの値が同一ではない場合、あるいは出力タイミングが同一ではない場合、当該読み出しデータは周辺機能部４１での処理に使用されない。これにより高信頼性が維持される。
【００４５】
次に、ＣＰＵ１１，２１が高性能モードで動作しているときの動作について説明する。
【００４６】
周辺機能部４１がシステムバス３２に対してローカルメモリ１４にのみアクセス可能な領域ａ１に向けてアクセスを発行した場合、システムバスコントローラ３３はローカルバス１２に対してのみアクセスをルーティングする（３０８，３１２）。周辺機能部４１がシステムバス３２に対してローカルメモリ２４にのみアクセス可能な領域ａ２に向けてアクセスを発行した場合は同様に、システムバスコントローラ３３はローカルバス２２に対してのみアクセスをルーティングする（３０９，３１３）。周辺機能部４１がシステムバス３２に対してローカルメモリ１４，２４共にアクセス可能な領域ａ３に向けてアクセスを発行した場合は、システムバスコントローラ３３はローカルバス１２、２２の両方に対してアクセスをルーティングする（３１０，３１４）。他領域へのアクセスの場合には、他領域にルーティングされる（３１１，３１５）。
【００４７】
ローカルメモリ１４，２４共にアクセス可能な領域ａ３へのアクセスがリードであった場合、ローカルメモリ１４からの読み出しデータとローカルメモリ２４からの読み出しデータの出力タイミングはローカルバス１２、２３の使用状況により異なることがある。このため、システムバスインタフェース３１において両読み出しデータが揃うまでシステムバス３２への出力を抑止し、両読み出しデータが揃った後に、読み出しデータの値の比較およびシステムバス３２への出力を行うようにする。
【００４８】
上記システムバスインタフェース３１には、図１９に示されるような処理を実行するためのハードウェアを設けることができる。図１９に示されるような処理をハードウェアで実行することにより、高速に処理することができる。
【００４９】
先ず、システムバスコントローラ３３において、周辺機能部４１からのアクセスは、両ローカルメモリ１４，２４へのアクセスであるか否かの判別が行われる（１９０１）。周辺機能部４１からのアクセスが、両ローカルメモリ１４，２４へのアクセスの場合は、メモリのリード中か否かの判別が行われる（１９０２）。メモリのリード中である場合、両ローカルメモリ１４，２４からのリード結果があるか否かの判別が行われ（１９０３）。両ローカルメモリ１４，２４からのリード結果がある場合、両ローカルメモリ１４，２４からのリード結果が互いに等しいか否かの判別が行われ（１９０４）。両ローカルメモリ１４，２４からのリード結果が互いに等しい場合には、リード要求元（周辺機能部４１）にルーティングされることにより、リードデータが出力される（１９０５）。両ローカルメモリ１４，２４からのリード結果が互いに等しく無い場合はエラー信号がリード要求元（周辺機能部４１）に伝達される（１９０６）。これにより、不所望なリードデータがリード要求元（周辺機能部４１）で使用されるのを回避することができ、それにより高信頼性が維持される。
【００５０】
また、周辺機能部４１からのアクセスが、両ローカルメモリ１４，２４へのアクセスでない場合には、メモリのリード中か否かの判別が行われる（１９０７）。メモリのリード中であれば、システムバスコントローラ３３において、メモリのリード結果があるか否かの判別が行われ、メモリのリード結果があれば、リード要求元（周辺機能部４１）にルーティングされることによりデータが出力される（１９０９）。
【００５１】
このように実施の形態１によれば、上記システムバスコントローラ３３は、情報処理装置１００のアドレス空間における上記第１ローカルメモリ及び上記第２ローカルメモリについての定義情報（ａ１，ａ２，ａ３）と、ＣＰＵの動作モードとに基づいて、上記周辺機能部４１からの通信要求に対応する、上記システムバス３２から上記ローカルバス１２，２２へのルーティング制御を行う。またローカルバスコントローラ１３は、上記定義情報（ａ１，ａ２，ａ３）に基づいて、上記周辺機能部４１からの通信要求に対応する、上記第１ローカルバスから上記第１ローカルメモリへのルーティング制御を行う。さらにローカルバスコントローラ２３は、上記定義情報（ａ１，ａ２，ａ３）に基づいて、上記周辺機能部４１からの通信要求に対応する、上記ローカルバス２２から上記ローカルメモリ２４へのルーティング制御を行う。このような制御が行われることにより、周辺機能部４１からローカルメモリ１４，２４へのアクセスが生じた場合に、複数のローカルメモリ１４，２４にアクセスを行うのか、一部のローカルメモリ１４又は２４にのみアクセスを行うのかを適切に制御することができるので、システムの動作中にＣＰＵの動作モードが切り替わる応用システムを正常に動作させることができる。
【００５２】
＜実施の形態２＞
実施の形態１と同じ図１の構成のシステムにおいて、情報処理装置１００のアドレス空間には、図７に示されるように、アクセス可能な領域ａ１、ローカルメモリ２４にアクセス可能な領域ａ２が定義される。このとき、ローカルバス１２、２２およびシステムバス３２には、図８に示されるように、アドレス信号ａｄｄ、データｄａｔａ、通信要求信号ｒｅｑ、通信許可信号ｇｒａ、書き込み信号ｗｒｉｔｅとともに、識別子ｉｄｅｎが定義される。アドレス信号ａｄｄは及びデータｄａｔａは、３２ビット構成で、その他は１ビット構成とされる。識別子ｉｄｅｎは、周辺機能部４１からのアクセスが両ローカルメモリ１４，２４へのアクセスか否かを示している。識別子ｉｄｅｎの論理値は、周辺機能部４１によって決定される。例えば識別子ｉｄｅｎが論理値“１”の場合には、周辺機能部４１からのアクセスが両ローカルメモリ１４，２４へのアクセスであることを示し、識別子ｉｄｅｎが論理値“０”の場合には、周辺機能部４１からのアクセスが両ローカルメモリ１４，２４へのアクセスでないことを示す。
【００５３】
システムバスコントローラ３３は、図１０に示されるようなデコーダ１００１を含む。このデコーダ１００１は、ＣＰＵのモード信号、通信要求信号ｒｅｑ、アドレス信号ａｄｄ、及び識別子ｉｄｅｎをデコードする。システムバスコントローラ３３では、このデコード結果に基づいてルーティング制御が行われる。上記デコーダ１００１は、例えば図９に示されるような処理がハードウェアによって行われるようにデコード論理が構成される。
【００５４】
ローカルバスコントローラ１３は、図１２に示されるようなデコーダ１２０１を含む。このデコーダ１２０１は、リクエスト信号ｒｅｑ、アドレス信号ａｄｄ、及び識別子ｉｄｅｎをデコードする。ローカルバスコントローラ１３では、このデコーダ１２０１のデコード結果に基づいてルーティング制御が行われる。上記デコーダ１２０１は、例えば図１１のフローチャートに示されるような処理がハードウェアによって行われるようにデコード論理が構成される。尚、ローカルバスコントローラ２３も上記ローカルバスコントローラ１３と同様に構成される。
【００５５】
図９には、システムバスコントローラ３３によるルーティング処理の流れが示される。図１１には、ローカルバスコントローラ１３によるルーティング処理の流れが示される。
【００５６】
まず、ＣＰＵ１１，２１が高信頼モードで動作しているときの、システムの動作について示す。周辺機能部４１がシステムバス３２に対してローカルメモリ１４にアクセス可能な領域ａ１、ローカルメモリ２４にアクセス可能な領域ａ２のいずれかに向けてのアクセスを発行した場合、そのアクセスにおける識別子の値に依らず、システムバスコントローラ３３はローカルバス１２、２２の両方に対して、アクセスをルーティングする（９０２，９０３，９０５）。他領域へのアクセスの場合は他領域にルーティングされる（９０４，９０６）。ローカルバスコントローラ１３は、ローカルメモリ１４にのみアクセス可能な領域ａ１にアクセスがあったとき、アクセスをそのままローカルメモリ１４に対してルーティングする（１１０１，１１０４）。ローカルメモリ２４にアクセス可能な領域ａ２にアクセスがあり、かつ識別子が両ローカルメモリ１４，２４へのアクセスを示すときは、アドレスをローカルメモリ１４を示すものに変更し、ローカルメモリ１４に対してルーティングする（１１０２，１１０３，１１０４）。しかし、ローカルメモリ２４にアクセス可能な領域ａ２にアクセスがあり、かつ識別子が両ローカルメモリ１４，２４へのアクセスを示さないときは、ローカルメモリ１４に対するダミーアクセスに置き換える（１１０２，１１０３，１１０５）。ローカルバスコントローラ２３は同様に、ローカルメモリ２４にのみアクセス可能な領域ａ２にアクセスがあったとき、アクセスをそのままローカルメモリ２４に対してルーティングする。ローカルメモリ１４にアクセス可能な領域ａ１にアクセスがありかつ識別子が両ローカルメモリ１４，２４へのアクセスを示すときは、アドレスをローカルメモリ２４を示すものに変更し、ローカルメモリ２４に対してルーティングする。しかし、ローカルメモリ１４にアクセス可能な領域ａ１にアクセスがありかつ識別子が両ローカルメモリ１４，２４へのアクセスを示さないときは、ローカルメモリ２４に対するダミーアクセスに置き換える。ローカルメモリ１４にアクセス可能な領域ａ１またはローカルメモリ２４にアクセス可能な領域ａ２へのアクセスがリードであり、かつ識別子が両ローカルメモリ１４，２４へのアクセスを示すとき、システムバスインタフェース３１において、ローカルメモリ１４からの読み出しデータとローカルメモリ２４からの読み出しデータの値が同一であるかおよびそれぞれの出力タイミングが同一であるかどうかが比較される。つまり、ローカルメモリ１４からの読み出しデータとローカルメモリ２４からの読み出しデータの出力タイミングはローカルバス１２、２３の使用状況により異なることがあるため、システムバスインタフェース３１において両読み出しデータが揃うまでシステムバス３２への出力を抑止し、両読み出しデータが揃った後に、読み出しテータの値の比較およびシステムバス３２への出力を行う。ここでの具体的な処理は、実施の形態１の場合と同様に図１９に示されるようになる。尚、他領域へのアクセスがあった場合は、他領域にルーティングされる（９０４，９０６）。
【００５７】
次に、ＣＰＵ１１，２１が高性能モードで動作しているときの、システムの動作について示す。周辺機能部４１がシステムバス３２に対してローカルメモリ１４にアクセス可能な領域ａ１に向けて識別子を両ローカルメモリ１４，２４へのアクセスを示さない値としてアクセスを発行した場合、システムバスコントローラ３３はローカルバス１２に対してのみアクセスをルーティングする（９０７，９１１，９１２）。周辺機能部４１がシステムバス３２に対してローカルメモリ２４にアクセス可能な領域ａ２に向けて識別子を両ローカルメモリ１４，２４へのアクセスを示さない値としてアクセスを発行した場合は同様に、システムバスコントローラ３３はローカルバス２２に対してのみアクセスをルーティングする（９０８，９０９，９１４）。周辺機能部４１がシステムバス３２に対してローカルメモリ１４にアクセス可能な領域ａ１、ローカルメモリ２４にアクセス可能な領域ａ２のいずれかに向けて識別子を両ローカルメモリ１４，２４へのアクセスを示す値としてアクセスを発行した場合は、ローカルバス１２、２２の両方に対して、アクセスをルーティングする（９１１，９０９，９１３）。ローカルメモリ１４にアクセス可能な領域ａ１またはローカルメモリ２４にアクセス可能な領域ａ２へのリードのアクセスにおいて識別子が両ローカルメモリ１４，２４へのアクセスを示す場合、ローカルメモリ１４からの読み出しデータとローカルメモリ２４からの読み出しデータの出力タイミングはローカルバス１２、２３の使用状況により異なることがある。このため、システムバスインタフェース３１において両読み出しデータが揃うまでシステムバス３２への出力を抑止し、両読み出しデータが揃った後に、読み出しテータの値の比較およびシステムバス３２への出力を行う。ここでの具体的な処理は、実施の形態１の場合と同様に図１９に示されるようになる。尚、他領域へのアクセスがあった場合は、他領域にルーティングされる（９１０，９１５）。
【００５８】
＜実施の形態３＞
実施の形態１と同じ図１の構成のシステムにおいて、情報処理装置１００のアドレス空間には、図１３に示されるように、ローカルメモリ１４，２４にアクセス可能な領域ａ３が定義される。このとき、ローカルバス１２、２２およびシステムバス３２には、図１４に示されるように、２ビット構成の識別子ｉｄｅｎが定義される。この２ビット構成の識別子ｉｄｅｎによって、周辺機能部４１からのアクセスがローカルメモリ１４へのアクセスか、ローカルメモリ２４へのアクセスか、両ローカルメモリ１４，２４へのアクセスかを識別することができる。例えば、２ビット構成の識別子ｉｄｅｎが論理値“１０”の場合には、周辺機能部４１からのアクセスがローカルメモリ１４へのアクセスであることを示し、２ビット構成の識別子ｉｄｅｎが論理値“０１”の場合には、周辺機能部４１からのアクセスがローカルメモリ２４へのアクセスであることを示す。また、２ビット構成の識別子ｉｄｅｎが論理値“１１”の場合には、周辺機能部４１からのアクセスがローカルメモリ１４，２４へのアクセスであることを示す。識別子ｉｄｅｎの論理値は周辺機能部４１によって決定される。
【００５９】
システムバスコントローラ３３は、図１６に示されるようなデコーダ１６０１を含む。このデコーダ１６０１は、ＣＰＵのモード信号、通信要求信号ｒｅｑ、アドレス信号ａｄｄ、及び識別子ｉｄｅｎをデコードする。システムバスコントローラ３３では、このデコード結果に基づいてルーティング制御が行われる。上記デコーダ１００１は、例えば図１５に示されるような処理がハードウェアによって行われるようにデコード論理が構成される。
【００６０】
ローカルバスコントローラ１３は、図１８に示されるようなデコーダ１８０１を含む。このデコーダ１８０１は、リクエスト信号ｒｅｑ、アドレス信号ａｄｄ、及び識別子ｉｄｅｎをデコードする。ローカルバスコントローラ１３では、このデコーダ１８０１のデコード結果に基づいてルーティング制御が行われる。上記デコーダ１８０１は、例えば図１７のフローチャートに示されるような処理がハードウェアによって行われるようにデコード論理が構成される。尚、ローカルバスコントローラ２３も上記ローカルバスコントローラ１３と同様に構成される。
【００６１】
図１５には、上記情報処理装置に含まれるシステムバスコントローラ３３によるルーティング処理の流れが示される。図１７には、ローカルバスコントローラ１３によるルーティング処理の流れが示される。
【００６２】
まず、ＣＰＵ１１，２１が高信頼モードで動作しているときの、システムの動作について示す。周辺機能部４１がシステムバス３２に対してローカルメモリ１４，２４にアクセス可能な領域ａ３に向けてのアクセスを発行した場合、そのアクセスにおける識別子ｉｄｅｎの値に依らず、システムバスコントローラ３３はローカルバス１２、２２の両方に対して、アクセスをルーティングする（１５０２，１５０４）。ローカルバスコントローラ１３は、識別子ｉｄｅｎがローカルメモリ１４へのアクセスを示す場合および、両ローカルメモリ１４，２４へのアクセスかを示す場合にアクセスをそのままローカルメモリ１４に対してルーティングするが（１７０２，１７０３，１７０４）、識別子ｉｄｅｎがローカルメモリ２４へのアクセスを示す場合、ローカルメモリ１４に対するダミーアクセスに置き換える（１７０５）。ローカルバスコントローラ２３は同様に、識別子ｉｄｅｎがローカルメモリ２４へのアクセスを示す場合および、両ローカルメモリ１４，２４へのアクセスかを示す場合にアクセスをそのままローカルメモリ２４に対してルーティングするが、識別子ｉｄｅｎがローカルメモリ１４へのアクセスを示す場合、ローカルメモリ２４に対するダミーアクセスに置き換える。ローカルメモリ１４，２４にアクセス可能な領域ａ３へのアクセスがリードであり、かつ識別子ｉｄｅｎが両ローカルメモリ１４，２４へのアクセスを示すとき、システムバスインタフェース３１において、ローカルメモリ１４からの読み出しデータとローカルメモリ２４からの読み出しデータの値が同一であるか、およびそれぞれの出力タイミングが同一であるかどうかが比較される。つまり、ローカルメモリ１４からの読み出しデータとローカルメモリ２４からの読み出しデータの出力タイミングはローカルバス１２、２２の使用状況により異なることがあるため、システムバスインタフェース３１において両読み出しデータが揃うまでシステムバス３２への出力を抑止し、両読み出しデータが揃った後に、読み出しテータの値の比較およびシステムバス３２への出力を行う。ここでの具体的な処理は、実施の形態１の場合と同様に図１９に示されるようになる。尚、他領域へのアクセスがあった場合は、他領域にルーティングされる（１５０３，１５０５）。
【００６３】
次に、ＣＰＵ１１，２１が高性能モードで動作しているときの、システムの動作について示す。周辺機能部４１がシステムバス３２に対してローカルメモリ１４，２４にアクセス可能な領域ａ３に向けてのアクセスを発行した場合、そのアクセスにおける識別子ｉｄｅｎの値に依らず、システムバスコントローラ３３はローカルバス１２、２２の両方に対して、アクセスをルーティングする（１５０６，１５０７，１５１０）。ローカルバスコントローラ１３は、識別子ｉｄｅｎがローカルメモリ１４へのアクセスを示す場合および、両ローカルメモリ１４，２４へのアクセスかを示す場合にアクセスをそのままローカルメモリ１４に対してルーティングするが、識別子ｉｄｅｎがローカルメモリ２４へのアクセスを示す場合は、ローカルメモリ１４に対してアクセスを発生させない（１５０７，１５１１）。ローカルバスコントローラ２３は同様に、識別子ｉｄｅｎがローカルメモリ２４へのアクセスを示す場合および、両ローカルメモリ１４，２４へのアクセスかを示す場合にアクセスをそのままローカルメモリ２４に対してルーティングするが、識別子ｉｄｅｎがローカルメモリ１４へのアクセスを示す場合は、ローカルメモリ２４に対してアクセスを発生させない（１５０７，１５０９）。ローカルメモリ１４，２４にアクセス可能な領域ａ３へのリードのアクセスにおいて識別子ｉｄｅｎが両ローカルメモリ１４，２４へのアクセスを示す場合、ローカルメモリ１４からの読み出しデータとローカルメモリ２４からの読み出しデータの出力タイミングはローカルバス１２、２３の使用状況により異なることがある。このため、システムバスインタフェース３１において両読み出しデータが揃うまでシステムバス３２への出力を抑止し、両読み出しデータが揃った後に、読み出しテータの値の比較およびシステムバス３２への出力を行う。ここでの具体的な処理は、実施の形態１の場合と同様に図１９に示されるようになる。尚、他領域へのアクセスがあった場合は、他領域にルーティングされる（１５０８，１５１２）。
【００６４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６５】
例えば、上記の例では、ＣＰＵ１１，２１を有するものについて説明したが、情報処理装置１００に含まれるＣＰＵの数は複数であれば良く、２個に限定されない。
【符号の説明】
【００６６】
１１，２１  ＣＰＵ
１２，２２  ローカルバス
１３，２３  ローカルバスコントローラ
１４，２４  ローカルメモリ
３１  システムバスインタフェース
３２  システムバス
３３  システムバスコントローラ
４１  周辺機能部
４０１，６０１，１００１，１２０１，１６０１，１８０１  デコーダ
【図１】
2011150645.tif 000003
【図２】
2011150645.tif 000004
【図３】
2011150645.tif 000005
【図４】
2011150645.tif 000006
【図５】
2011150645.tif 000007
【図６】
2011150645.tif 000008
【図７】
2011150645.tif 000009
【図８】
2011150645.tif 000010
【図９】
2011150645.tif 000011
【図１０】
2011150645.tif 000012
【図１１】
2011150645.tif 000013
【図１２】
2011150645.tif 000014
【図１３】
2011150645.tif 000015
【図１４】
2011150645.tif 000016
【図１５】
2011150645.tif 000017
【図１６】
2011150645.tif 000018
【図１７】
2011150645.tif 000019
【図１８】
2011150645.tif 000020
【図１９】
2011150645.tif 000021