(57)【要約】      （修正有）【課題】１容量素子当たりの面積を、微細加工に問題を起こすことなく縮小できるようにする容量素子を有するメモリーのような半導体装置を提供する。【解決手段】酸素バリア膜１６、層間絶縁膜１７（酸化シリコン膜）上に、薄いエッチングストッパー膜１８（窒化シリコン膜）、層間絶縁膜１９（酸化シリコン膜）を形成し、酸素バリア膜１６の直上にそれより大きい開口部をドライエッチングにより形成する。その後、強誘電体材料を容量絶縁膜とする容量素子の下部電極２１を開口部２０上を含むように形成する。開口部２０を形成するための層間絶縁膜１９のエッチングはエッチングストッパー膜１８で容易に停止できるので、下地層間絶縁膜１７がエッチングされない。こうして酸素バリア膜１６を縮小し、容量素子占有面積を小さくできる。【選択図】図２
2011066145.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された不純物拡散層と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜内に設けられ、前記不純物拡散層に電気的に接続される導電性プラグと、
前記導電性プラグに電気的に接続されるとともに、前記導電性プラグの直上に形成された島状の導電層と、
前記第１絶縁膜上および前記島状の導電層上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第３絶縁膜と、
前記第２絶縁膜および前記第３絶縁膜を貫通して、前記島状の導電層の直上の領域に形成され、前記島状の導電層表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より大きい開口部と、
前記開口部の底面上および側壁上に形成され、前記開口部の底面において前記島状の導電層と電気的に接続される下部電極、前記下部電極上に形成された容量絶縁膜、および前記容量絶縁膜上に形成された上部電極からなる容量素子と
を含むことを特徴とする半導体装置。
【請求項２】
半導体基板に形成された不純物拡散層と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜内に設けられ、前記不純物拡散層に電気的に接続される導電性プラグと、
前記導電性プラグに電気的に接続されるとともに、前記導電性プラグの直上に形成された島状の導電層と、
前記第１絶縁膜上および前記島状の導電層上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第３絶縁膜と、
前記第３絶縁膜の、前記島状の導電層の直上の領域に形成され、前記第２絶縁膜の表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より大きい第１開口部と、
前記第１開口部の底面に露出する前記第２絶縁膜に形成され、前記島状の導電層の表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より小さい第２開口部と、
前記第１および前記第２開口部それぞれの底面上および側壁上に形成され、前記第２開口部の底面において前記島状の導電層と電気的に接続される下部電極、前記下部電極上に形成された容量絶縁膜、および前記容量絶縁膜上に形成された上部電極とからなる容量素子と
を含むことを特徴とする半導体装置。
【請求項３】
前記第１絶縁膜および前記第３絶縁膜は酸化シリコン系材料からなる膜であり、前記第２絶縁膜は窒化シリコン膜または酸窒化シリコン膜であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記容量絶縁膜は強誘電体材料または高誘電率材料からなり、前記島状の導電層は酸素の拡散障壁となる酸素バリア膜であることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記半導体装置は半導体記憶装置であることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
不純物拡散層が形成された半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜内に、前記不純物拡散層に電気的に接続される導電性プラグを形成する工程と、
前記導電性プラグに電気的に接続される島状の導電層を前記導電性プラグの直上に形成する工程と、
前記第１絶縁膜上および前記島状の導電層上に、第２絶縁膜および第３絶縁膜を順次形成する工程と、
前記第３絶縁膜を選択的にエッチングすることにより、前記島状の導電層の直上を含む領域に位置する前記第３絶縁膜に、前記第２絶縁膜の表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より大きい開口パターンを形成する工程と、
前記開口パターンをマスクとして前記第２絶縁膜を選択的にエッチングすることにより、前記島状の導電層の表面を底面に露出する開口部を形成する工程と、
前記開口部の底面において前記島状の導電層と電気的に接続される下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とからなる容量素子を前記開口部の底面上および側壁上にわたって形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
不純物拡散層が形成された半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜内に、前記不純物拡散層に電気的に接続される導電性プラグを形成する工程と、
前記導電性プラグに電気的に接続される島状の導電層を前記導電性プラグの直上に形成する工程と、
前記第１絶縁膜上および前記島状の導電層上に、第２絶縁膜および第３絶縁膜を順次形成する工程と、
前記第２絶縁膜および前記第３絶縁膜を順次選択的にエッチングすることにより、前記島状の導電層の直上を含む領域に位置する前記第３絶縁膜および前記第２絶縁膜を貫通して、前記島状の導電層の表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より小さい第２開口部を形成する工程と、
前記第３絶縁膜を選択的にエッチングすることにより、前記第２開口部を含む領域に位置する前記第３絶縁膜に、前記第２絶縁膜の表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より大きい第１開口部を形成する工程と、
前記第２開口部の底面において前記島状の導電層と電気的に接続される下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とからなる容量素子を前記第１開口部および前記第２開口部それぞれの底面上および側壁上にわたって形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１絶縁膜および前記第３絶縁膜は酸化シリコン系材料からなる膜であり、前記第２絶縁膜は窒化シリコン膜または酸窒化シリコン膜であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記容量絶縁膜は強誘電体材料または高誘電率材料からなり、前記島状の導電層は酸素の拡散障壁となる酸素バリア膜であることを特徴とする請求項６〜８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子、特に強誘電体材料または高誘電率材料を容量絶縁膜とする容量素子を有する半導体記憶装置などのような半導体装置の構造およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体材料は自発分極を内在することによってヒステリシス特性を示すことで特徴付けられ、不揮発性メモリー装置の記憶容量における容量絶縁膜として採用されている。またヒステリシス特性は基本的に示さないが、酸化タンタル、酸化ハフニウムなどに代表され、シリコン窒化膜より高い比誘電率を有する高誘電率膜（比誘電率が７より大）は、厚い膜厚であっても高い容量を実現することができるため、特に微小なメモリーセル面積を有するＤＲＡＭの分野において、従来の酸化シリコンや窒化シリコンを容量絶縁膜に用いた容量素子と置き換えることが可能であり、これによって十分な容量値を確保することができる。
【０００３】
以下、特に従来の強誘電体材料膜を容量絶縁膜に用いた容量素子を有する半導体記憶装置の主要部構成の概要について図面を参照しながら説明する。図８は半導体記憶装置（具体的にはＦｅＲＡＭ）のメモリーセル部を示す断面図である。図８に示すように例えばシリコン（Ｓｉ）からなる半導体基板１０に設けられたシャロウトレンチ分離（ＳＴＩ）膜１１により区画された素子形成領域には、ＭＯＳ型トランジスタのゲート電極１２ａがゲート絶縁膜１２ｂを介して形成されている。このＭＯＳ型トランジスタを含む半導体基板１０上には、膜厚が約５００ｎｍの酸化シリコン（ＳｉＯ2 ）からなる層間絶縁膜１４が形成されている。そして層間絶縁膜１４に設けられたホールの内壁には、図示はしていないが厚さが約１０ｎｍのチタン膜と厚さが約２０ｎｍの窒化チタン膜（ＴｉＮ）とが積層されてなるバリア層が形成され、さらにその上にタングステン（Ｗ）を堆積して前記ホールを埋め込んだ導電性プラグ１５が設けられている。導電性プラグ１５はＭＯＳ型トランジスタのソース領域１３ａと電気的に接続され、ゲート電極１２ａを挟んで反対側にはドレイン領域１３ｂが設けられている。
【０００４】
さらに導電性プラグ１５上を覆うように導電性の酸素バリア膜１６が形成され、導電性プラグ１５と電気的に接続されている。酸素バリア膜１６は、下側から厚さが約５０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）膜と、厚さが約５０ｎｍのイリジウム（Ｉｒ）膜と、厚さが約５０ｎｍの酸化イリジウム（ＩｒＯ2）膜からなる積層膜である。層間絶縁膜１４の上には、膜厚が約５００ｎｍの酸化シリコンからなり、底部に酸素バリア膜１６を露出する開口部２０を備えた層間絶縁膜１９が形成されている。開口部２０の壁面上、および開口部２０底面に露出する酸素バリア膜１６上には、厚さが約５０ｎｍの白金（Ｐｔ）膜からなる下部電極２１、厚さが約５０ｎｍで、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）およびニオブ（Ｎｂ）を含むビスマス層状ペロブスカイト型酸化物からなる強誘電体材料で構成される容量絶縁膜２２、厚さが約５０ｎｍの白金（Ｐｔ）膜からなる上部電極２３がこの順に積層され、前記各膜２１、２２、２３で容量素子２４を構成している。
【０００５】
上記容量素子２４は、ＭＯＳ型トランジスタのソース拡散領域１３に接続された導電性プラグ１５の直上に、酸素バリア膜１６を介して垂直に積み上げるように設けられる。こうした配置は容量素子２４とＭＯＳ型トランジスタとからなるＦｅＲＡＭのメモリーセル占有面積を小さくする利点を有する。また容量絶縁膜２２は開口部２０の水平な底面だけでなく垂直な壁面に沿って形成されるため、半導体基板１０上におけるメモリーセルの占有面積が小さく制限されていても高い容量値を確保することができる、あるいは所望の容量値を確保しながらメモリーセル面積を縮小することができるという利点も有する。（特許文献１参照。）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２８９１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上のような構成を有する半導体記憶装置では、特性向上、低消費電力化、高速動作化、１ウエハ上からのチップ取れ数の拡大による製造コスト低減を目的としてさらに容量素子などの寸法微細化、メモリーセル面積の縮小化が進められている。しかしながらこうした微細化を進める上で従来以下のような問題があった。
【０００８】
図７は、メモリーセル面積が縮小された半導体記憶装置を従来の方法によって製造する場合においてメモリーセル部に生じる問題点を説明する断面図である。一般に強誘電体材料を容量絶縁膜とするメモリーセルにおいては、酸素バリア膜１６の面積がメモリーセル領域に占める割合が大きく、酸素バリア膜１６の占有面積がメモリーセルサイズを決定する重要な要因となっている。メモリーセルを縮小する一手段としてこの酸素バリア膜１６を無くすことが考えられる。しかしながら、半導体記憶装置の製造工程において、容量絶縁膜２２の形成後、強誘電体材料膜中の酸素欠損を修復し、容量絶縁膜としての特性が劣化しないように酸素雰囲気中で熱処理が行われるが、酸素バリア膜が設けられない場合、この熱処理に起因して酸素がＰｔ膜２１のような下部電極を透過し、その下に形成されている導電性プラグの表面を酸化し易くなり、例えば下部電極と導電性プラグ間のコンタクト抵抗が上昇する。これを防止するために酸素バリア膜１６は必要不可欠なものであり除去することはできない。
【０００９】
従って図７に示されるように、メモリーセル面積を縮小するためには酸素バリア膜１６の面積が縮小される。その一方で、容量素子２４の容量値はできるだけ元の値を維持するため、開口部２０の寸法はほとんど縮小されない。酸素バリア膜１６の寸法を小さくし、半導体記憶装置上のメモリーセルの配列ピッチサイズを例えば約５００ｎｍにした場合、図７のように酸素バリア膜１６の寸法よりも開口部２０の寸法の方が大きくなる。こうしたメモリーセルで層間絶縁膜１９に開口部２０を形成するためにドライエッチングが実施されるが、その時酸素バリア膜１６の表面を開口部２０の底面に確実に全面露出させるためオーバーエッチが行われる。層間絶縁膜１９や層間絶縁膜１４は同一材料、例えばシリコン酸化膜からなるので、酸素バリア膜１６周囲の層間絶縁膜１９もエッチングされ、場合によってはその下の層間絶縁膜１４の一部もエッチングされることになる。
【００１０】
こうして酸素バリア膜１６の周囲と層間絶縁膜１９との間に狭い間隙３０が形成される。この状態で下部電極２１となるＰｔ膜などの導電膜を堆積すると、図７に示すように間隙３０内部に位置する層間絶縁膜１９の壁面上の前記導電膜の膜厚がきわめて薄くなり、同時に酸素バリア膜１６の側壁にもほとんど膜が形成されない。このため酸素バリア膜１６上面上の下部電極２１ａと開口部２０側壁の下部電極２１とが不連続となり、この不連続部分が酸素バリア膜１５の周辺を１周して取り囲むように形成されると、下部電極として作用するのは２１ａのみとなり、記憶特性の不具合が発生する。
【００１１】
本発明は上記従来の課題を解決するものであって、半導体記憶装置のメモリーセルを縮小できる記憶容量構造にしても加工上の問題が発生せず、目標とする十分な記憶特性が得られる製造方法を主として提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するための本発明の第１の半導体装置は、半導体基板に形成された不純物拡散層と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜内に設けられ、前記不純物拡散層に電気的に接続される導電性プラグと、前記導電性プラグに電気的に接続されるとともに、前記導電性プラグの直上に形成された島状の導電層と、前記第１絶縁膜上および前記島状の導電層上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第３絶縁膜と、前記第２絶縁膜および前記第３絶縁膜を貫通して、前記島状の導電層の直上の領域に形成され、前記島状の導電層表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より大きい開口部と、前記開口部の底面上および側壁上に形成され、前記開口部の底面において前記島状の導電層と電気的に接続される下部電極、前記下部電極上に形成された容量絶縁膜、および前記容量絶縁膜上に形成された上部電極からなる容量素子とを備えたことを特徴とするものである。
【００１３】
また、本発明の第２の半導体装置は、半導体基板に形成された不純物拡散層と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜内に設けられ、前記不純物拡散層に電気的に接続される導電性プラグと、前記導電性プラグに電気的に接続されるとともに、前記導電性プラグの直上に形成された島状の導電層と、前記第１絶縁膜上および前記島状の導電層上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第３絶縁膜と、前記第３絶縁膜の、前記島状の導電層の直上の領域に形成され、前記第２絶縁膜の表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より大きい第１開口部と、前記第１開口部の底面に露出する前記第２絶縁膜に形成され、前記島状の導電層の表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より小さい第２開口部と、前記第１および前記第２開口部それぞれの底面上および側壁上に形成され、前記第２開口部の底面において前記島状の導電層と電気的に接続される下部電極、前記下部電極上に形成された容量絶縁膜、および前記容量絶縁膜上に形成された上部電極とからなる容量素子と備えたことを特徴とするものである。
【００１４】
上記第１および第２の半導体装置においては、前記第１絶縁膜および前記第３絶縁膜を酸化シリコン系材料からなる膜とし、前記第２絶縁膜を窒化シリコン膜または酸窒化シリコン膜とすることができる。また前記容量絶縁膜は、具体的に強誘電体材料または高誘電率材料からなり、そのとき前記島状の導電層は酸素の拡散障壁となる酸素バリア膜である。また、本発明の第１および第２の半導体装置は半導体記憶装置であるときに有効である。
【００１５】
一方、上記従来の課題を解決するための本発明に係る半導体装置の第１の製造方法は、不純物拡散層が形成された半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜内に、前記不純物拡散層に電気的に接続される導電性プラグを形成する工程と、前記導電性プラグに電気的に接続される島状の導電層を前記導電性プラグの直上に形成する工程と、前記第１絶縁膜上および前記島状の導電層上に、第２絶縁膜および第３絶縁膜を順次形成する工程と、前記第３絶縁膜を選択的にエッチングすることにより、前記島状の導電層の直上を含む領域に位置する前記第３絶縁膜に、前記第２絶縁膜の表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より大きい開口パターンを形成する工程と、前記開口パターンをマスクとして前記第２絶縁膜を選択的にエッチングすることにより、前記島状の導電層の表面を底面に露出する開口部を形成する工程と、前記開口部の底面において前記島状の導電層と電気的に接続される下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とからなる容量素子を前記開口部の底面上および側壁上にわたって形成する工程とを含むことを特徴とする。
【００１６】
また、本発明に係る半導体装置の第２の製造方法は、不純物拡散層が形成された半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜内に、前記不純物拡散層に電気的に接続される導電性プラグを形成する工程と、前記導電性プラグに電気的に接続される島状の導電層を前記導電性プラグの直上に形成する工程と、前記第１絶縁膜上および前記島状の導電層上に、第２絶縁膜および第３絶縁膜を順次形成する工程と、前記第２絶縁膜および前記第３絶縁膜を順次選択的にエッチングすることにより、前記島状の導電層の直上を含む領域に位置する前記第３絶縁膜および前記第２絶縁膜を貫通して、前記島状の導電層の表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より小さい第２開口部を形成する工程と、前記第３絶縁膜を選択的にエッチングすることにより、前記第２開口部を含む領域に位置する前記第３絶縁膜に、前記第２絶縁膜の表面を底面に露出するとともに、その平面視における面積が前記島状の導電層の面積より大きい第１開口部を形成する工程と、前記第２開口部の底面において前記島状の導電層と電気的に接続される下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とからなる容量素子を前記第１開口部および前記第２開口部それぞれの底面上および側壁上にわたって形成する工程とを含むことを特徴とする。
【００１７】
上記半導体装置の第１および第２の製造方法においては、前記第１絶縁膜および前記第３絶縁膜を酸化シリコン系材料からなる膜とし、前記第２絶縁膜を窒化シリコン膜または酸窒化シリコン膜とすることができる。また前記容量絶縁膜は、具体的に強誘電体材料または高誘電率材料からなり、そのとき前記島状の導電層は酸素の拡散障壁となる酸素バリア膜である。
【発明の効果】
【００１８】
本発明の第１の半導体装置の構成および半導体装置の第１の製造方法においては、第１絶縁膜と第３絶縁膜との間に第２の絶縁膜を設け、まず第３絶縁膜を選択的にエッチングして第２絶縁膜の表面が露出した時点で終了して開口パターンを形成し、さらに前記の開口パターンをマスクとして第２絶縁膜を選択的にエッチングして容量素子を設けるための開口部を形成するともに酸素バリア膜などの島状導電層の表面を露出させる。このとき第１絶縁膜、第３絶縁膜に酸化シリコン系材料膜、第２絶縁膜に窒化シリコン膜を特に採用すると、開口パターンを形成するためのエッチングにおいて第２絶縁膜が良好なエッチングストッパー膜となる。またこれらの膜を使用すると、第２絶縁膜を選択的にエッチングするときにも下層の第１絶縁膜がエッチングストッパーとして働く。
【００１９】
従って島状の導電層を小さくし、それと相対的に開口部の面積が島状の導電層を含むほど大きくなっても、島状の導電層の周囲の第１絶縁膜などが不必要にエッチングされ、従来のような間隙が生じることを防止できる。このように加工不良が発生しないので、島状の導電層を酸素バリア膜などに応用してその寸法を縮小し、強誘電体材料、高誘電率材料を含む容量素子を備え、十分な記憶特性を有する微小なメモリーセルを得ることができる。
【００２０】
また、本発明の第２の半導体装置の構成および半導体装置の第２の製造方法においても第１絶縁膜と第３絶縁膜との間に第２の絶縁膜を設ける。そして上記第３の絶縁膜および第２の絶縁膜を選択的にエッチングして、島状の導電層上に第２開口部を形成する場合、第２の開口部の平面視における面積が前記島状の導電層の面積より小さく形成するので、島状の導電層の周囲にある上記第１の絶縁膜などがエッチングされることがない。さらに平面視における面積が前記島状の導電層の面積より大きい第１開口部を第３絶縁膜に形成する場合、第３絶縁膜の下に第２絶縁膜を設けたので、第２絶縁膜が第３絶縁膜のエッチングを容易に停止させることができるエッチングストッパー膜として働き、島状の導電層の周囲にある上記第１の絶縁膜などがエッチングされることがない。特に第１絶縁膜、第３絶縁膜に酸化シリコン系材料膜、第２絶縁膜に窒化シリコン膜を特に採用したときに良好なエッチングストッパーとなる。以上のようにして従来の上記間隙の発生を防止することができ、第１の半導体装置の構成および半導体装置の第１の製造方法と同様な効果を有する。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る半導体記憶装置の製造工程を示す工程断面図。
【図２】本発明の第１の実施形態に係る半導体記憶装置の製造工程を示す工程断面図。
【図３】本発明の第１の実施形態に係る半導体記憶装置の製造工程を示す工程断面図。
【図４】本発明の第２の実施形態に係る半導体記憶装置の製造工程を示す工程断面図。
【図５】本発明の第２の実施形態に係る半導体記憶装置の製造工程を示す工程断面図。
【図６】本発明の第２の実施形態に係る半導体記憶装置の製造工程を示す工程断面図。
【図７】半導体記憶装置のメモリーセル部に生じる問題点を示す断面図。
【図８】従来の半導体記憶装置のメモリーセル部の断面図。
【発明を実施するための形態】
【００２２】
（第１の実施形態）
図１〜図３は本発明の第１の実施形態に係る半導体記憶装置の製造工程を示す工程断面図であり、特に強誘電体材料膜を容量絶縁膜とする容量素子を備えた強誘電体メモリーのメモリーセル部の断面を示すものである。各図には１個の容量素子と１個のＭＯＳ型トランジスタとの対が２組左右対称に配置されたものを示すが、１キャパシタ１トランジスタで構成されるメモリーセルが２個表示されたものと見なしてもよいし、また２キャパシタ２トランジスタで構成されるメモリーセルが１個表示されていると見なしてもよい。以下、本発明の第１の実施形態による製造方法を説明する。
【００２３】
まず図１（ａ）に示すように、半導体基板（シリコン基板）１０の表面部に、素子分離用のＳＴＩ膜１１を選択的に形成して、半導体基板１０の表面を複数の素子形成領域に区画する。その後、素子形成領域にゲート絶縁膜１２ｂ、ワード線となるゲート電極１２ａ、ソース領域１３ａ、ドレイン領域１３ｂで構成されるＭＯＳ型トランジスタを形成し、そのＭＯＳ型トランジスタを含む半導体基板１０上全面にわたって、化学気相成長法（ＣＶＤ法）により膜厚が約１０００ｎｍの酸化シリコンからなる層間絶縁膜１４を堆積する。続いて化学機械的研磨（ＣＭＰ）法により、堆積した層間絶縁膜１４の上面に対し平坦化を行なって、その膜厚を５００ｎｍ程度とする。
【００２４】
次にリソグラフィ法および異方性ドライエッチング法を用いて、ＭＯＳ型トランジスタの不純物拡散領域であるソース領域１３ａ上の層間絶縁膜１４にコンタクトホールを開口する。続いてスパッタリング法またはＣＶＤ法を用いて、コンタクトホール底部を含む層間絶縁膜１４上に、厚さが約１０ｎｍのチタン膜および厚さが約２０ｎｍの窒化チタン膜を堆積してバリア層（図示せず）を形成する。続いてＣＶＤ法により、このバリア層上にコンタクトホールを充填するように厚さが約５００ｎｍのタングステンからなる金属膜を堆積する。そしてＣＭＰ法により、バリア層および金属膜の、層間絶縁膜１４上に堆積した部分を研磨除去してコンタクトホール内部にバリア層および金属膜（導電材料）からなる導電性プラグ１５を埋め込み形成する。
【００２５】
次に図１（ｂ）に示すように、スパッタリング法を用いて導電性プラグ１５を含む層間絶縁膜１４の上に厚さが約５０ｎｍの窒化チタンアルミニウム合金膜（ＴｉＡｌＮ）、厚さが約５０ｎｍのイリジウム膜（Ｉｒ）および厚さが約５０ｎｍの酸化イリジウム膜（ＩｒＯｘ：通常ｘ＝２）を順次堆積して積層膜とする。続いてこの積層膜に対してリソグラ
フィ法およびドライエッチング法を用い、複数の導電性プラグ１５それぞれの上面全域を覆うように上記積層膜を島状にパターニングして、酸素の拡散を抑制する拡散障壁となる導電層としての酸素バリア膜１６を形成する。
【００２６】
次に図１（ｃ）に示すように、ＣＶＤ法により層間絶縁膜１４上および酸素バリア膜１６上を含む全面にわたって膜厚が約１０００ｎｍの酸化シリコンからなる層間絶縁膜１７を堆積する。その後ＣＭＰ法により、堆積した層間絶縁膜１７を酸素バリア膜１６が露出するまで研磨、平坦化し、その膜厚を約１５０ｎｍとする。この工程により、導電性プラグ１５と酸素バリア膜１６とが層間絶縁膜１４、１７を合わせた層間絶縁膜に埋め込まれた形となる。
【００２７】
次に図２（ｄ）に示すように、層間絶縁膜１７と酸素バリア膜１６とを覆うように全面にわたって厚さが約３０ｎｍの窒化シリコン膜からなるエッチングストッパー膜１８をプラズマＣＶＤ法などを用いて堆積する。なおエッチングストッパー膜１８は、窒化シリコン膜のように特定のエッチング条件において酸化シリコン系膜のドライエッチング速度よりエッチング速度が小さく、エッチング速度の選択比を大きく出来る絶縁膜であるが、この条件を満たすならば他の材料であってもよい。例えば酸窒化シリコン膜が使用可能である。
【００２８】
次に図２（ｅ）に示すように、プラズマＣＶＤ法を用いて、エッチングストッパー膜１８上全面に、厚さが約４５０ｎｍの酸化シリコン膜からなる層間絶縁膜１９を堆積する。続いてリソグラフィ法で層間絶縁膜１９上に形成したレジストマスク層（図示していない）をマスクとして層間絶縁膜１９を選択的に異方性ドライエッチングし、エッチングストッパー膜１８が露出した時点でエッチングを停止することによって開口パターンを形成する。この開口パターンは、その内側に酸素バリア膜１６が完全に含まれるように、底面の開口面積が酸素バリア膜１６の平面視での面積以上に形成される。ただし開口パターンは、底部が酸素バリア膜１６と部分的に重なるような位置に設けられてもよい。層間絶縁膜１９のエッチングガスとしては窒化シリコン膜に対する酸化シリコン膜のエッチング速度選択比が高くなるフルオロカーボン系のガス（例えばＣ５Ｆ８もしくはＣ４Ｆ６などの炭素が多い反応生成物堆積性のガス）とＡｒのような不活性ガスまたは希ガス、酸素の混合ガスを用いることが望ましい。
【００２９】
さらに上記のレジストマスク層と開口パターンをマスクとして下地のエッチングストッパー膜１８を異方性ドライエッチングにより除去し、開口部２０を形成して酸素バリア膜１６の表面を露出させる。このエッチングでは酸化シリコン膜に対する窒化シリコン膜のエッチング速度選択比が高いガスを用いることが望ましい。例えばＣＨＦ３を含む混合ガスを使用することができる。またエッチングストッパー膜１８の膜厚は層間絶縁膜１９より薄く形成されているので膜１８を酸素バリア膜１６表面から完全に取り除くためのオーバーエッチング量が少なくできること、および下地の酸化シリコン系層間絶縁膜１７とある程度のエッチング選択比が取れるために層間絶縁膜１７はほとんどエッチングされないこと、により、従来問題であった図７の間隙３０は生じない。開口部２０を間隙３０を形成することなくエッチング形成するためには、層間絶縁膜１９とエッチングストッパー膜１８との膜厚比は１０：１〜２０：１とするのが適切である。
【００３０】
次に図２（ｆ）に示すように、スパッタリング法またはＣＶＤ法を用いて開口部２０を含む層間絶縁膜１９の上に、膜厚が約５０ｎｍの白金からなる下部電極形成用導電膜を堆積する。続いてリソグラフィ法およびドライエッチング法を用いて、堆積した下部電極形成用導電膜を、少なくとも層間絶縁膜開口部２０の底面および側壁面上に残るようにパターニングし、下部電極２１を形成する。次に図３（ｇ）に示すように、ＣＶＤ法により下部電極２１を含む層間絶縁膜１９上に膜厚が約５０ｎｍでストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）を含むビスマス層状ペロブスカイト型酸化物からなる強誘電体材料膜で構成される容量絶縁膜形成用膜を堆積する。続いてスパッタリング法またはＣＶＤ法により、容量絶縁膜形成用膜の上に膜厚が約５０ｎｍの白金からなる上部電極形成用導電膜を堆積する。
【００３１】
その後リソグラフィ法およびドライエッチング法を用いて、上部電極形成用導電膜、容量絶縁膜形成用膜および下部電極形成用導電膜を順次選択的にエッチングし、上部電極２３、容量絶縁膜２２、下部電極２１を形成することによって容量素子２４が完成する。その後約７００℃の温度で約１０分間、酸素を含む雰囲気中でアニールを行ない、容量絶縁膜２２を構成する強誘電体膜の結晶化を図る。その後図示はしていないが、層間絶縁膜１９、容量素子２４の上層にアルミニウム合金膜からなる所定の配線などを設け、さらにその配線などを被覆する保護絶縁膜を成膜する。
【００３２】
以上に説明した本発明による製造方法では、図２（ｄ）の工程で層間絶縁膜１９のエッチングに対するエッチングストッパー膜１８を形成したので、容量素子２４を形成するための開口パターンをエッチング制御性よく形成することができる。さらにエッチングストッパー膜１８自体が薄く設定されたことにより、エッチングストッパー膜を除去して酸素バリア膜１６を完全に露出させるオーバーエッチング量が少なく、さらにその下地の層間絶縁膜１７とのエッチング速度選択比も大きい。そのため酸素バリア膜１６の周囲に間隙が生じないので開口部２０内部に連続した下部電極用導電膜が形成できる。従って酸素バリア膜１６の面積を容量素子２４を形成するための開口部２０より小さくしても、記憶特性などの不良を発生させることなくメモリーセル領域の面積を縮小することができる。
【００３３】
（第２の実施形態）
図４〜図６は本発明の第２の実施形態による半導体記憶装置の製造方法を示す工程断面図であり、特に強誘電体材料膜を容量絶縁膜とする容量素子を備えた強誘電体メモリーのメモリーセル部断面を示すものである。図４〜図６には第１の実施形態と同様に、１個の容量素子と１個のＭＯＳ型トランジスタとの対が２組左右対称に配置されたものを示すが、１キャパシタ１トランジスタで構成されるメモリーセルが２個表示されたものと見なしてもよいし、また２キャパシタ２トランジスタで構成されるメモリーセルが１個表示されていると見なしてもよい。以下、本発明の第２の実施形態による製造方法を説明する。
【００３４】
図４（ａ）〜（ｃ）および図５（ｄ）の工程断面図を参照して明らかなように、工程（ａ）〜（ｄ）は第１の実施の形態と同一の工程であり、エッチングストッパー膜１８の形成工程終了までは具体的条件も含めて同一の方法によって製造される。従って第１の実施形態における半導体記憶装置と同一の部分には同一の符号を付与し、具体的な説明は省略する。以下図５の工程（ｄ）より後の製造工程について説明する。
【００３５】
図５の工程（ｄ）を実施した後、図５（ｅ）に示すように、プラズマＣＶＤ法を用い、エッチングストッパー膜１８上全面にわたって、厚さが約４５０ｎｍの酸化シリコン系の材料からなる層間絶縁膜１９を堆積する。続いてリソグラフィ法を用いて形成した図示していないレジスト膜をマスク層として層間絶縁膜１９を選択的に異方性エッチングし、酸素バリア膜１６の直上にある層間絶縁膜１９に開口パターンを形成し、その底面にエッチングストッパー膜１８を露出させる。層間絶縁膜１９に対するドライエッチングガスとしてはエッチングストッパー膜１８として形成された窒化シリコン膜に対する酸化シリコン膜のエッチング速度選択比を高くすることができるフルオロカーボン系のガス（Ｃ５Ｆ８もしくはＣ４Ｆ６などの炭素比率が大きい反応生成物堆積性のガス）とＡｒのような不活性ガスまたは希ガス、および酸素の混合ガスを用いることが望ましい。
【００３６】
続いて上記の開口パターンが形成された層間絶縁膜１９を少なくともマスクとして、エッチングストッパー膜１８を異方性ドライエッチングにより除去し、開口部２０ａを形成して酸素バリア膜１６の表面を露出させる。このエッチングでは例えばＣＨＦ３を含む混合ガスを使用することによって、金属を主体とする酸素バリア膜１６や層間絶縁膜１９に対し窒化シリコン膜のエッチング速度を十分に高くすることができるので、層間絶縁膜１９および酸素バリア膜１６がほとんどエッチングされることがない。このようにして酸素バリア膜１６の内側領域に、前記酸素バリア膜１６より小さい面積を有する開口部２０ａを形成することができる。
【００３７】
次に図５（ｆ）に示すように、リソグラフィ法により形成した図示していないレジスト膜をマスクとして、開口部２０ａを含む層間絶縁膜１９の領域を選択的にエッチングし、開口部２０ｂを形成するとともにエッチングストッパー膜１８を露出させる。ここで開口部２０ｂを開口部２０ａおよび酸素バリア膜１６の平面視における面積より大きく開口する。代表的には酸素バリア膜１６全体を包含する層間絶縁膜１９の領域に開口部２０ｂを形成するが、メモリーセルのパターンレイアウトによっては開口部２０ｂが酸素バリア膜１６の一部のみに重なるように開口してもよい。
【００３８】
開口部２０ｂを形成するための層間絶縁膜１９のエッチングは、工程（ｅ）における層間絶縁膜１９のエッチングと同一のエッチングガスを用いて行うことができるので、図５（ｆ）に示すようにエッチングストッパー膜１８の上面でエッチングを停止させることができる。またこのエッチングは酸素バリア膜１６に対してもエッチング速度の選択比が高いので、エッチングの初期から開口部２０ａに露出していた酸素バリア膜１６の表面部もほとんどエッチングされることがない。
【００３９】
次に図６（ｇ）に示すようにスパッタリング法またはＣＶＤ法により、開口部２０ａ、２０ｂを含む層間絶縁膜１９上に、膜厚が約５０ｎｍの白金からなる下部電極形成用導電膜を堆積する。続いてリソグラフィ法およびドライエッチング法により、堆積した下部電極形成用導電膜が少なくとも開口部２０ａ、開口部２０ｂの底面および壁面上に残るようにパターニングして下部電極２１を形成する。次に図６（ｈ）に示すように、ＣＶＤ法により下部電極２１上と層間絶縁膜１９上に、膜厚が約５０ｎｍ、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）およびニオブ（Ｎｂ）を含むビスマス層状ペロブスカイト型酸化物からなる強誘電体材料膜で構成される容量絶縁膜形成用膜を堆積する。続いてスパッタリング法またはＣＶＤ法を用いて膜厚約５０ｎｍの白金からなる上部電極形成用導電膜を堆積する。その後リソグラフィ法およびドライエッチング法により、上部電極形成用導電膜および容量絶縁膜形成用膜に対し選択的にパターニングを行なって容量絶縁膜２２、上部電極２３を形成する。あるいは第１の実施の形態と同様にこのドライエッチング工程においてすでにパターン化された下部電極２１を再度エッチングし、下部電極２１を容量絶縁膜２２、上部電極２３と同一パターンに形成するのがメモリーセル面積の縮小の観点から望ましい。こうして容量素子２４が形成される。
【００４０】
続いて、温度約７００℃、酸素を含む雰囲気中で約１０分間のアニールを行ない、容量絶縁膜２２を構成する強誘電体材料膜の結晶化を図る。その後図示はしていないが、層間絶縁膜１９、容量素子２４の上層にアルミニウム合金膜からなる所定の配線などを設け、さらにその配線などを被覆する保護絶縁膜を成膜する。
【００４１】
上記本発明の第２の実施形態に係る製造方法によると、図５（ｅ）の工程において酸素バリア膜１６上のエッチングストッパー膜１８に酸素バリア膜１６より面積の小さい開口部２０ａを形成することで酸素バリア膜１６と下部電極２１との電気的接続を得ることができる。さらに本実施形態に係る製造方法では、層間絶縁膜１９に酸素バリア膜１６より面積の大きい開口部２０ｂを異方性ドライエッチングで開口する。このエッチングでは層間絶縁膜１９の下に形成したエッチングストッパー膜１８によりエッチングをほとんど停止させることができる。このため開口部２０ｂを酸素バリア膜１６を包含するように大きく形成しても酸素バリア膜１６周辺を取り囲む層間絶縁膜１７がエッチングされることがなくなる。従って従来のような層間絶縁膜１７における間隙発生を防止する事ができる。このようにして第１の実施形態と同様に記憶特性などの不良を発生させることなくメモリーセル領域の面積を縮小することができる。
【００４２】
以上本発明の第１、第２の実施形態を述べたが、それぞれの実施の形態による半導体記憶装置の製造工程において、層間絶縁膜１４および層間絶縁膜１７は酸化シリコン膜に代えてそれよりも比誘電率が小さいフッ素（Ｆ）を添加した酸化シリコン（ＦＳＧ）膜等、他の絶縁性を有する材料とすることができる。また導電性プラグ１５はタングステンに限られず、不純物が添加された多結晶シリコン等の導電性を有する材料にできる。またエッチングストッパー膜１８は窒化シリコン膜（ＳｉＮ）に限られず、酸窒化シリコン膜のように酸化シリコン系の層間絶縁膜に対するドライエッチング速度選択比を大きく出来る他の材料であってもよい。
【００４３】
また下部電極２１および上部電極２３の材料は白金に限られず、高温の酸素を含む雰囲気で熱処理しても導電性が維持される導電膜材料を用いることができる。さらに下部電極２１となる白金は層間絶縁膜１９やエッチングストッパー膜１８に対して密着性が小さくなる傾向があるので、下部電極２１と開口部２０、２０ａ、２０ｂの底面および側壁との間に金属酸化物膜などのような導電性の密着膜を挿入してもよい。
【００４４】
また本実施形態では容量絶縁膜２２として強誘電特性を示す金属酸化物を対象とした。しかし強誘電特性を示さないが窒化シリコン膜（比誘電率：約７）より比誘電率が高い高誘電率材料となる金属酸化物を容量絶縁膜として使用する場合にも本発明は適用できるものである。このような高誘電率材料膜でも膜中の酸素欠損を修復するための酸素雰囲気熱処理が行われ、それに伴い酸素バリア膜が必要とされる場合があるからである。
【産業上の利用可能性】
【００４５】
本発明による容量構造およびその製造方法は、以上説明したような半導体記憶装置に限らず、占有面積の大きい酸素バリア膜、および強誘電体材料や高誘電率膜材料を含む容量を備えた寸法の小さい各種デバイスに応用して有益である。
【符号の説明】
【００４６】
１０  半導体基板
１１  ＳＴＩ膜
１２ａ、１２ｂ  ゲート電極
１３ａ  ソース領域
１３ｂ  ドレイン領域
１４、１７、１９  層間絶縁膜
１５  導電性プラグ
１６  酸素バリア膜
１８  エッチングストッパー膜
２０、２０ａ、２０ｂ  開口部
２１、２１ａ  下部電極
２２  容量絶縁膜
２３  上部電極
２４  容量素子
３０  間隙
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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