(57)【要約】【課題】順方向基板バイアス電圧をかけたときの、Ｖｔｈの異なるトランジスタの速度の向上率をほぼ均等にすることのできる半導体集積回路を提供する。【解決手段】低ＶｔｈのＰＭＯＳトランジスタが形成されるＮウェル領域（ＷＮ）１１へは、基板バイアス供給部ＶＰ１から基板バイアスＶｂｓＰ１を供給し、高ＶｔｈのＰＭＯＳトランジスタが形成されるＮウェル領域（ＷＮ）１２−１、１２−２、１２−３へは、基板バイアス供給部ＶＰ２から基板バイアスＶｂｓＰ２を供給する。【選択図】  図１
2011049315.tif 000002
【特許請求の範囲】
【請求項１】
低閾値のトランジスタが形成される第１のウェル領域と、
前記第１のウェル領域と同じ導電型で、高閾値のトランジスタが形成される第２のウェル領域と、
前記第１のウェル領域に第１の基板バイアス電位を与える第１の基板バイアス供給手段と、
前記第２のウェル領域に第２の基板バイアス電位を与える第２の基板バイアス供給手段と
を備えることを特徴とする半導体集積回路。
【請求項２】
前記第１の基板バイアス供給手段から前記第１の基板バイアス電位として与えられる順方向バイアス電圧の値に応じて、
前記第２の基板バイアス供給手段から前記第２の基板バイアス電位として与えられる順方向バイアス電圧の値が調整される
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１の基板バイアス供給手段から与えられる前記順方向バイアス電圧の値が、
電源電圧の切り替えに応じて調整される
ことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記電源電圧の切り替えが、
動作周波数の切り替えに応じて行われる
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第１のウェル領域および前記第２のウェル領域が、複数のセルが配置されるセル列単位で形成され、
それぞれのセル列に配置されるセルは、同じ閾値のトランジスタで構成されている
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
半導体製造技術の微細化の進展に伴って、ＬＳＩの高集積化と低電圧化が進んでいる。ＬＳＩの電源電圧を低電圧化するには、トランジスタの閾値（Ｖｔｈ）も下げる必要がある。しかし、トランジスタのＶｔｈを下げると、サブスレショルド・リーク電流が増大する。
【０００３】
このようなサブスレショルド・リーク電流を低減させる手法の１つとして、マルチＶｔｈ手法がある。マルチＶｔｈ手法では、トランジスタの製造プロセスで、不純物のイオン打ち込み量を変えることにより、信号伝達パスの動作速度に応じて、Ｖｔｈの異なるトランジスタを使い分ける。その中でも、低Ｖｔｈのトランジスタと高Ｖｔｈのトランジスタの２種類を使い分けるＤｕａｌ  Ｖｔｈ手法が、よく用いられる。
【０００４】
Ｄｕａｌ  Ｖｔｈ手法を用いる場合、タイミングに余裕のあるパスには、低速の高Ｖｔｈのトランジスタを用いてサブスレショルド・リーク電流を低減させ、タイミングが厳しいパスには、高速の低Ｖｔｈのトランジスタを用いて、サブスレショルド・リーク電流は増加するがタイミング制約は満たすようにすることが行われる（例えば、特許文献１参照。）。
【０００５】
また、サブスレショルド・リーク電流を低減させる他の手法として、基板バイアス手法がある。基板バイアス手法では、トランジスタのソース領域と基板あるいはウェル領域を分離し、ソース電位に対して基板あるいはウェル領域の電位を変化させる。
【０００６】
この電位の変化によって、バック・ゲート・バイアス効果が発生し、トランジスタのＶｔｈが変化する。そこで、通常動作時には基板バイアスをかけずに低Ｖｔｈとし、待機時には逆方向の基板バイアスをかけて高Ｖｔｈとすることにより、待機時のサブスレショルド・リーク電流を低減させることができる（例えば、特許文献２参照。）。
【０００７】
一方、この基板バイアス手法を用いることにより、ＬＳＩの動作速度を向上させることもできる。この場合、サブスレショルド・リーク電流を低減させるときとは逆に、基板バイアスを順方向にかけるようにする。基板バイアスを順方向にかけるとＶｔｈが下がり、トランジスタに電流が流れやすくなって、ＬＳＩの動作速度が向上する（例えば、特許文献３参照。）。
【０００８】
そこで、Ｄｕａｌ  Ｖｔｈ手法により低Ｖｔｈのトランジスタと高Ｖｔｈのトランジスタが形成されているＬＳＩに対して、さらに基板バイアス手法を適用し、順方向の基板バイアスをかけるようにすれば、通常はサブスレショルド・リーク電流の発生を抑制しておいて、高速動作が必要なときはトランジスタを高速化させるような制御が可能になる。
【０００９】
ただし、低Ｖｔｈのトランジスタと高Ｖｔｈのトランジスタでは、順方向基板バイアス電圧に対する高速化の感度が異なる。例えば、電源電圧を１．０Ｖとして、０．３Ｖの順方向基板バイアス電圧をかけた場合、低Ｖｔｈのトランジスタの速度の向上率が１０％ほどであるのに対して、高Ｖｔｈのトランジスタは２０％程度も速度が向上する。
【００１０】
しかし、高Ｖｔｈのトランジスタは、もともと高速動作を必要としない回路に使用されるものなので、順方向基板バイアス電圧をかけたときにそれほどの速度の上昇を必要としない。むしろ、速度の上昇が余りに大きいと、サブスレショルド・リーク電流の増加やフリップフロップのホールド時間不足の問題などが発生する懸念が大きくなる。
【００１１】
ＬＳＩ全体の動作からすると、順方向基板バイアス電圧をかけたときに、低Ｖｔｈのトランジスタと高Ｖｔｈのトランジスタの速度が、均等に向上することが望ましい。
【００１２】
ところが、従来、低Ｖｔｈのトランジスタと高Ｖｔｈのトランジスタは、共通の基板あるいはウェル領域に形成されているため、順方向基板バイアス電圧をかけたときの、低Ｖｔｈのトランジスタと高Ｖｔｈのトランジスタの速度の向上率を均等にすることできない、という問題があった。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−２９９４５４号公報  （第４−５ページ、図１）
【特許文献２】特開２００６−１９６４７号公報  （第５−６ページ、図３）
【特許文献３】特開２００１−２８４５３５号公報  （第５−６ページ、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
そこで、本発明の目的は、順方向基板バイアス電圧をかけたときの、Ｖｔｈの異なるトランジスタの速度の向上率をほぼ均等にすることのできる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の一態様によれば、低閾値のトランジスタが形成される第１のウェル領域と、前記第１のウェル領域と同じ導電型で、高閾値のトランジスタが形成される第２のウェル領域と、前記第１のウェル領域に第１の基板バイアス電位を与える第１の基板バイアス供給手段と、前記第２のウェル領域に第２の基板バイアス電位を与える第２の基板バイアス供給手段とを備えることを特徴とする半導体集積回路が提供される。
【発明の効果】
【００１６】
本発明によれば、順方向基板バイアス電圧をかけたときの、Ｖｔｈの異なるトランジスタの速度の向上率をほぼ均等にすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１に係る半導体集積回路のウェル領域の配置と供給する基板バイアスとの関係を示す模式的レイアウト図。
【図２】本発明の実施例１に係る半導体集積回路の模式的断面図。
【図３】本発明の実施例２に係る半導体集積回路のウェル領域の配置と供給する基板バイアスとの関係を示す模式的レイアウト図。
【図４】本発明の実施例２に係る半導体集積回路の模式的断面図。
【発明を実施するための形態】
【００１８】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００１９】
図１は、本発明の実施例１に係る半導体集積回路のウェル領域の配置と供給する基板バイアスとの関係を示す模式的レイアウト図である。
【００２０】
本実施例の半導体集積回路１は、スタンダードセルなど、予め用意されたセルを用いて設計するＣＭＯＳ型ＬＳＩである。セルとしては、高Ｖｔｈのトランジスタを用いてサブスレショルド・リーク電流を抑制したセルと、低Ｖｔｈのトランジスタを用いて高速化を図ったセルとが、用意されている。レイアウトの際は、高Ｖｔｈのトランジスタで構成されたセルと、低Ｖｔｈのトランジスタで構成されたセルとは、それぞれ別のロウ（ＲＯＷ）に配置され、異なるセル列を形成する。
【００２１】
図１に示す例では、ＲＯＷ１、ＲＯＷ２、ＲＯＷ５〜ＲＯＷ８の各ロウに高Ｖｔｈのトランジスタで構成されたセルが配置され、ＲＯＷ３、ＲＯＷ４に低Ｖｔｈのトランジスタで構成されたセルが配置されている。
【００２２】
このロウの配列に沿って、ＮＭＯＳトランジスタが形成されるＰウェル領域（ＷＰ）と、ＰＭＯＳトランジスタが形成されるＮウェル領域（ＷＮ）とが、交互にレイアウトされる。
【００２３】
図２に、図１に示したＲＯＷ２とＲＯＷ３の部分の模式的断面図を示す。ただし、ここでは、Ｐ型基板１００上に、ＭＯＳトランジスタのソース、ドレイン領域となる、ｐ領域、ｎ領域が形成された状態までを示している。なお、素子分離絶縁膜１１０により、各トランジスタは分離されている。
【００２４】
ＲＯＷ３に配置される低ＶｔｈのＰＭＯＳトランジスタは、Ｐ型基板１００上に形成されたＮウェル領域（ＷＮ）１１内に形成され、ＲＯＷ２に配置される高ＶｔｈのＰＭＯＳトランジスタは、Ｐ型基板１００上に形成されたＮウェル領域（ＷＮ）１２−１内に形成される。
【００２５】
このＮウェル領域（ＷＮ）１１とＮウェル領域（ＷＮ）１２−１との間には、電気的な接続がないため、それぞれ独立に基板バイアス電位を印加することができる。
【００２６】
すなわち、ＲＯＷ３に配置される低ＶｔｈのＰＭＯＳトランジスタの基板バイアスと、ＲＯＷ２に配置される高ＶｔｈのＰＭＯＳトランジスタの基板バイアスとを、独立に制御することができる。
【００２７】
一方、ＲＯＷ３に配置される低ＶｔｈのＮＭＯＳトランジスタおよびＲＯＷ２に配置される高ＶｔｈのＮＭＯＳトランジスタは、共通のＰウェル領域（ＷＰ）１３−２内に形成される。したがって、低ＶｔｈのＮＭＯＳトランジスタと高ＶｔｈのＮＭＯＳトランジスタの基板バイアスは、Ｐウェル領域（ＷＰ）１３−２を介して共通に与えられる。
【００２８】
また、図１に示す他のＰウェル領域（ＷＰ）１３−１、１３−３〜１３−５も、Ｐウェルと同じ導電型のＰ型基板１００上に形成されるため、Ｐ型基板１００を介して相互に接続されている。したがって、総てのＮＭＯＳトランジスタの基板バイアスは、共通に制御されることとなる。
【００２９】
上述したように、本実施例では、低ＶｔｈのＰＭＯＳトランジスタと高ＶｔｈのＰＭＯＳトランジスタとで、基板バイアスを独立に制御することができる。
【００３０】
そこで、本実施例の半導体集積回路１は、基板バイアス供給部ＶＰ１および基板バイアス供給部ＶＰ２を備え、図１に示すように、基板バイアス供給部ＶＰ１からＮウェル領域（ＷＮ）１１へ、低ＶｔｈのＰＭＯＳトランジスタへ与える基板バイアスＶｂｓＰ１を供給し、基板バイアス供給部ＶＰ２からＮウェル領域（ＷＮ）１２−１、１２−２、１２−３へ、高ＶｔｈのＰＭＯＳトランジスタへ与える基板バイアスＶｂｓＰ２を供給する。
【００３１】
なお、ＮＭＯＳトランジスタへ与える基板バイアスＶｂｓＮは、基板バイアス供給部ＶＮにより、Ｐウェル領域（ＷＰ）１３−１〜１３−５へ共通に供給される。
【００３２】
このように、本実施例では、基板バイアス供給部ＶＰ１と基板バイアス供給部ＶＰ２とにより、低ＶｔｈのＰＭＯＳトランジスタと高ＶｔｈのＰＭＯＳトランジスタへ、順方向の基板バイアスを個別に与えることができる。これにより、低ＶｔｈのＰＭＯＳトランジスタの動作速度の向上率と、高ＶｔｈのＰＭＯＳトランジスタの動作速度の向上率を、個別に制御することができる。
【００３３】
以下、この低ＶｔｈのＰＭＯＳトランジスタと高ＶｔｈのＰＭＯＳトランジスタとで、動作速度の向上率を個別に制御する技術の用途について説明する。
【００３４】
１．動作速度向上率の均等化
低ＶｔｈのＭＯＳトランジスタと高ＶｔｈのＭＯＳトランジスタでは、順方向の基板バイアスに対する動作速度向上の感度が異なり、高ＶｔｈのＭＯＳトランジスタの方が、順方向の基板バイアスに対する感度が高い。そのため、高ＶｔｈのＭＯＳトランジスタと低ＶｔｈのＭＯＳトランジスタに、同じ電圧の順方向基板バイアスを与えると、高ＶｔｈのＭＯＳトランジスタの動作速度向上率が、低ＶｔｈのＭＯＳトランジスタよりも高くなってしまう。しかし、もともと高速動作を必要としない回路に使用される高Ｖｔｈのトランジスタの動作速度向上率は、低ＶｔｈのＭＯＳトランジスタと同程度であればよい。
【００３５】
そこで、ＰＭＯＳトランジスタの動作速度の向上を図るときは、まず、低ＶｔｈのＰＭＯＳトランジスタの順方向の基板バイアス電圧を決定し、その動作速度向上率に合わせて、高ＶｔｈのＰＭＯＳトランジスタの基板バイアス電位を決定するようにする。
【００３６】
例えば、電源電圧をＶｄｄとして、基板バイアス供給部ＶＰ１から供給する基板バイアスＶｂｓＰ１＝（Ｖｄｄ−０．３Ｖ）としたとき、低ＶｔｈのＰＭＯＳトランジスタの動作速度向上率が１０％であった場合、高ＶｔｈのＰＭＯＳトランジスタの動作速度向上率が１０％となるよう、基板バイアス供給部ＶＰ２から供給する基板バイアスＶｂｓＰ２の値を決定する。
【００３７】
このとき、その値が（Ｖｄｄ−０．１５Ｖ）であれば、基板バイアスＶｂｓＰ２＝（Ｖｄｄ−０．１５Ｖ）と決定する。
【００３８】
すなわち、
基板バイアスＶｂｓＰ１＝（Ｖｄｄ−０．３Ｖ）
基板バイアスＶｂｓＰ２＝（Ｖｄｄ−０．１５Ｖ）
とすることにより、低ＶｔｈのＰＭＯＳトランジスタと高ＶｔｈのＰＭＯＳトランジスタの動作速度向上率が、ともに１０％となり、動作速度向上率のバランスがとれる。
【００３９】
この場合、高ＶｔｈのＰＭＯＳトランジスタの順方向の基板バイアス電圧（ＶｂｓＰ２）を低く抑えることができるので、高ＶｔｈのＰＭＯＳトランジスタのサブスレショルド・リーク電流の増加を抑制することができる。
【００４０】
一般に、１つのＬＳＩの中では、高ＶｔｈのＰＭＯＳトランジスタの使用比率がかなり高いので、高ＶｔｈのＰＭＯＳトランジスタのサブスレショルド・リーク電流の増加を抑制することにより、ＬＳＩ全体のサブスレショルド・リーク電流の増加を抑制する効果も高めることができる。
【００４１】
２．低電源電圧モード時の動作速度低下補償
消費電力削減のため、通常動作から待機動作に入ったときなどに、電源電圧の切り替えが行われて、通常電源電圧よりも低い低電源電圧モードに切り替えられることがある。
【００４２】
電源電圧が下がった場合、高ＶｔｈのＰＭＯＳトランジスタの方が、低ＶｔｈのＰＭＯＳトランジスタよりも、大きく動作速度が低下する。
【００４３】
そこで、この場合、高ＶｔｈのＰＭＯＳトランジスタの順方向の基板バイアス電圧（ＶｂｓＰ２）を高くすることにより、高ＶｔｈのＰＭＯＳトランジスタの動作速度の低下を補償する。
【００４４】
例えば、
通常電源電圧のときに、
基板バイアスＶｂｓＰ１＝（Ｖｄｄ−０．３Ｖ）
基板バイアスＶｂｓＰ２＝（Ｖｄｄ−０．１５Ｖ）
とすることで、高ＶｔｈのＰＭＯＳトランジスタと低ＶｔｈのＰＭＯＳトランジスタの動作速度向上率のバランスがとれているような例に対して、
低電源電圧のときは、
基板バイアスＶｂｓＰ１＝（Ｖｄｄ−０．３Ｖ）
基板バイアスＶｂｓＰ２＝（Ｖｄｄ−０．３Ｖ）
とすることにより、高ＶｔｈのＰＭＯＳトランジスタの動作速度の低下を補償し、高ＶｔｈのＰＭＯＳトランジスタと低ＶｔｈのＰＭＯＳトランジスタの動作速度向上率のバランスを保持する。
【００４５】
３．動作周波数の切り替えに対する対応
高速の処理が必要な場合には動作クロック周波数を高くし、低速処理の場合は動作クロック周波数を低くするような動作周波数の切り替えが行われた場合、この切り替えに応じて、電源電圧の切り替えが行われることがある。すなわち、動作周波数が高いときは電源電圧も高くし、動作周波数が低いときは電源電圧も低くするような切り替えが行われる。
【００４６】
この場合も、電源電圧が低くなると、高ＶｔｈのＰＭＯＳトランジスタの動作速度の低下が大きくなるので、高ＶｔｈのＰＭＯＳトランジスタの順方向の基板バイアス電圧（ＶｂｓＰ２）を高くすることにより、高ＶｔｈのＰＭＯＳトランジスタの動作速度の低下を補償する。
【００４７】
このような本実施例によれば、低ＶｔｈのＰＭＯＳトランジスタと高ＶｔｈのＰＭＯＳトランジスタとで、順方向の基板バイアス電圧を個別に与えることができるので、低ＶｔｈのＰＭＯＳトランジスタと高ＶｔｈのＰＭＯＳトランジスタの動作速度向上率をほぼ均等にすることができる。そのとき、高ＶｔｈのＰＭＯＳトランジスタに与える順方向の基板バイアス電圧を小さくできるので、高ＶｔｈのＰＭＯＳトランジスタのサブスレショルド・リーク電流の増加を抑制することができる。
【００４８】
また、電源電圧が低下したときの高ＶｔｈのＰＭＯＳトランジスタの速度低下を、高ＶｔｈのＰＭＯＳトランジスタへ与える順方向の基板バイアス電圧の設定により補償できるので、電源電圧が低下しても、高ＶｔｈのＰＭＯＳトランジスタと低ＶｔｈのＰＭＯＳトランジスタの動作速度向上率をほぼ均等にすることができる。
【実施例２】
【００４９】
実施例１では、ＰＭＯＳトランジスタの基板バイアス電圧をＶｔｈに応じて制御する例を示したが、本実施例では、ＮＭＯＳトランジスタの基板バイアス電圧をＶｔｈに応じて制御する例を示す。
【００５０】
図３は、本発明の実施例２に係る半導体集積回路のウェル領域の配置と供給する基板バイアスとの関係を示す模式的レイアウト図である。
【００５１】
本実施例の半導体集積回路２では、ＲＯＷ１、ＲＯＷ４〜ＲＯＷ８の各ロウに高Ｖｔｈのトランジスタで構成されたセルが配置され、ＲＯＷ２、ＲＯＷ３に低Ｖｔｈのトランジスタで構成されたセルが配置されている。
【００５２】
図４に、図３に示したＲＯＷ３とＲＯＷ４の部分の模式的断面図を示す。
【００５３】
本実施例の半導体集積回路２は、実施例１とは異なり、Ｐ型基板１００の上にディープＮウェル領域２００が形成され、このディープＮウェル領域２００の上に、Ｐウェル領域（ＷＰ）２１、２２−２やＮウェル領域（ＷＮ）２３−２などの、各ウェル領域が形成されている。
【００５４】
したがって、本実施例の場合、各Ｐウェル領域（ＷＰ）の間には、電気的な接続はない。それに対して、各Ｎウェル領域（ＷＮ）は、ディープＮウェル領域２００と導電型が同じなので、このディープＮウェル領域２００を介して、相互に電気的に接続されている。
【００５５】
そこで、本実施例の半導体集積回路２は、基板バイアス供給部ＶＮ１および基板バイアス供給部ＶＮ２を備え、図３に示すように、基板バイアス供給部ＶＮ１からＰウェル領域（ＷＰ）２１へ、低ＶｔｈのＮＭＯＳトランジスタへ与える基板バイアスＶｂｓＮ１を供給し、基板バイアス供給部ＶＮ２からＰウェル領域（ＷＰ）２２−１、２２−２、２２−３へ、高ＶｔｈのＮＭＯＳトランジスタへ与える基板バイアスＶｂｓＮ２を供給する。
【００５６】
なお、ＰＭＯＳトランジスタへ与える基板バイアスＶｂｓＰは、基板バイアス供給部ＶＰから、ディープＮウェル領域２００を介して、Ｎウェル領域（ＷＮ）２３−１〜２３−４へ共通に供給される。
【００５７】
このように、本実施例では、基板バイアス供給部ＶＮ１と基板バイアス供給部ＶＮ２とにより、低ＶｔｈのＮＭＯＳトランジスタと高ＶｔｈのＮＭＯＳトランジスタへ、順方向の基板バイアスを個別に与えることができる。これにより、低ＶｔｈのＮＭＯＳトランジスタの動作速度の向上率と、高ＶｔｈのＮＭＯＳトランジスタの動作速度の向上率を、個別に制御することができる。
【００５８】
この低ＶｔｈのＮＭＯＳトランジスタと高ＶｔｈのＮＭＯＳトランジスタとで、動作速度の向上率を個別に制御する技術の用途は、実施例１と同じであるので、ここでは、その説明を省略する。
【００５９】
このような本実施例によれば、Ｖｔｈの異なるＮＭＯＳトランジスタに、順方向の基板バイアス電圧を個別に与えることができるので、低ＶｔｈのＮＭＯＳトランジスタと高ＶｔｈのＮＭＯＳトランジスタの動作速度向上率を個別に制御することができる。
【００６０】
なお、本発明はＶｔｈが３種類以上の場合にも適用することができる。その場合、例えば、動作速度向上率の均等化を図るには、最も低いＶｔｈのトランジスタの基板バイアス電圧に応じて、それよりも高い他のＶｔｈそれぞれごとに、トランジスタの基板バイアス電圧を調整するようにすればよい。
【符号の説明】
【００６１】
１、２  半導体集積回路
ＶＰ１、ＶＰ２  基板バイアス供給部
ＶＮ１、ＶＮ２  基板バイアス供給部
ＶＰ  基板バイアス供給部
ＶＮ  基板バイアス供給部
１１  Ｎウェル領域（低ＶｔｈＴｒ用）
１２−１〜１２−３  Ｎウェル領域（高ＶｔｈＴｒ用）
１３−１〜１３−５  Ｐウェル領域
２１  Ｐウェル領域（低ＶｔｈＴｒ用）
２２−１〜２２−３  Ｐウェル領域（高ＶｔｈＴｒ用）
２３−１〜２３−４  Ｎウェル領域
１００  Ｐ型基板
２００  ディープＮウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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