(57)【要約】      （修正有）【課題】浮遊ゲート電極を有するメモリセルの高集積化を実現する半導体装置の製造方法を提供する。【解決手段】半導体層１１の表面にトンネル絶縁膜１２を介してシリコンを含む第１の導電体層を形成する工程と、第１の導電体層の表面から半導体層１１に至る分離溝９を形成し、第１の導電体層が所定幅で分離された、浮遊ゲート電極となる複数の導電板１３ｂを形成する工程と、導電板１３ｂ側面の中間部まで、分離溝９を素子間絶縁膜１５で埋め込む工程と、複数の導電板１３ｂの間隔を所定幅と同等以上の幅に維持しながら、導電板１３ｂの露出面にシリコン窒化膜１６ａを形成する工程と、制御ゲート電極１９ａとなる第２の導電体層を形成して分離溝９の上部を埋め込む工程と、を備え、シリコン窒化膜１６ａは、窒素元素を含む原料ガスを励起させて生成する窒素ラジカルによって、導電板１３ｂに含まれるシリコンを窒化して形成される。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体層の表面にトンネル絶縁膜を介してシリコンを含む第１の導電体層を形成する工程と、
前記第１の導電体層表面から前記半導体層に至る分離溝を形成し、前記トンネル絶縁膜の上に、前記第１の導電体層が所定幅で分離された、浮遊ゲート電極となる複数の導電板を形成する工程と、
前記分離溝の底部から前記導電板側面の中間部まで、前記分離溝を素子間絶縁膜で埋め込む工程と、
前記複数の導電板の間隔を前記所定幅と同等以上の幅に維持しながら、前記素子間絶縁膜で覆われていない前記導電板の露出面にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜が形成された導電板と、前記分離溝に埋め込まれた前記素子間絶縁膜と、の上方に、制御ゲート電極となる第２の導電体層を形成して、前記分離溝の上部を埋め込む工程と、
を備え、
前記シリコン窒化膜は、窒素元素を含む原料ガスを励起させて生成する窒素ラジカルによって、前記導電板に含まれる前記シリコンを窒化して形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン窒化膜を形成した後に、酸素元素を含むガス雰囲気に前記シリコン窒化膜を曝すことにより、前記シリコン窒化膜に酸素を添加する工程をさらに備えたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記原料ガスは、酸素元素をさらに含み、
前記原料ガスを励起させて生成する窒素ラジカルと酸素ラジカルとによって、前記導電板の表面に酸素が添加された前記シリコン窒化膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記シリコン窒化膜は、前記窒素ラジカルを引き寄せる極性のバイアス電圧を前記半導体層に印加して形成されることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記制御ゲート電極となる第２の導電体層で前記複数の導電板が埋め込まれた構造体を選択的にエッチングし、前記分離溝に対して垂直な側面を露出させて前記浮遊ゲート電極と前記制御ゲート電極とを形成する工程と、
前記側面を酸窒化処理し、前記側面、および前記シリコン窒化膜と前記浮遊ゲート電極との界面、前記シリコン窒化膜と前記制御ゲート電極との界面に、それぞれシリコン酸窒化膜を形成する工程と、
をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記側面の酸窒化処理は、一酸化窒素ガスを含む雰囲気で行われる熱酸窒化処理であることを特徴とする請求項５記載の半導体記憶装置の製造方法。
【請求項７】
半導体層の表面にトンネル絶縁膜を介してシリコンを含む第１の導電体層を形成する工程と、
前記第１の導電体層表面から前記半導体層に至る分離溝を形成し、前記トンネル絶縁膜の上に、前記第１の導電体層が所定幅で分離された、浮遊ゲート電極となる複数の導電板を形成する工程と、
前記分離溝の底部から前記導電板側面の中間部まで、前記分離溝を素子間絶縁膜で埋め込む工程と、
前記素子間絶縁膜で覆われていない前記導電板の露出面にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜を酸素元素を含むガス雰囲気に曝すことにより、前記シリコン窒化膜に酸素を添加する工程と、
前記シリコン窒化膜が形成された導電板と、前記分離溝に埋め込まれた前記素子間絶縁膜と、の上方に、制御ゲート電極となる第２の導電体層を形成して、前記分離溝の上部を埋め込む工程と、
を備え、
前記シリコン窒化膜は、窒素元素を含む原料ガスを励起させて生成する窒素ラジカルによって、前記導電板に含まれる前記シリコンを窒化して形成されることを特徴とする半導体装置の製造方法。
【請求項８】
半導体層の表面にトンネル絶縁膜を介してシリコンを含む第１の導電体層を形成する工程と、
前記第１の導電体層表面から前記半導体層に至るの分離溝を形成し、前記トンネル絶縁膜の上に、前記第１の導電体層が所定幅で分離された、浮遊ゲート電極となる複数の導電板を形成する工程と、
前記分離溝の底部から前記導電板側面の中間部まで、前記分離溝を素子間絶縁膜で埋め込む工程と、
前記素子間絶縁膜で覆われていない前記導電板の露出面にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜が形成された導電板と、前記分離溝に埋め込まれた前記素子間絶縁膜と、の上方に、制御ゲート電極となる第２の導電体層を形成して前記分離溝の上部を埋め込む工程と、
を備え、
前記シリコン窒化膜は、窒素元素と酸素元素とを含む原料ガスを励起させて生成する窒素ラジカルと酸素ラジカルとによって、前記導電板に含まれる前記シリコンを酸窒化して形成され、前記シリコン窒化膜には酸素が添加されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、メモリセルに浮遊ゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
浮遊ゲート電極に電荷を蓄積して書き込み動作をする不揮発性メモリセル（以下、ＦＧ（Floating Gate)型メモリセルと呼ぶ）が広く使用されている。一方、半導体メモリの記憶容量の拡大は、強い要請として恒常的に存在する。
【０００３】
ＦＧ型メモリセルの集積度を上げるためには、半導体基板の表面にトンネル絶縁膜を介して設けられた複数の浮遊ゲート電極の間隔を狭くする必要がある。しかしながら、浮遊ゲート電極の間隔を狭くすると、浮遊ゲート電極上に制御ゲート電極を形成する際に、浮遊ゲート電極間の埋め込み不良が発生したり、制御ゲート電極のゲート抵抗にばらつきが生じたりして、メモリセルが誤動作する問題があった。
【０００４】
一方、浮遊ゲート電極を細くして電極間隔を確保する方法も、ＦＧ型メモリセルの高集積化には有効な手段である。しかしながら、電極幅を細くしてアスペクト比を大きくした断面形状の浮遊ゲート電極は、加工あるいはその後の洗浄工程などで倒れ易くなり、製造歩留まりを低下させる要因となる。例えば、浮遊ゲート電極の高さが６０ｎｍ程度の場合、浮遊ゲート電極の幅が３０ｎｍ以下になると、倒壊に起因した歩留まり低下が無視できなくなる。さらに、２０ｎｍ以下になると、セル構造を形成すること自体が困難となり、浮遊ゲート電極の技術的な限界となっている。
【０００５】
上記の問題を回避するためには、浮遊ゲート電極と制御ゲート電極との間に設けられる電極間絶縁膜の形成方法が重要となる。特許文献１には、電極間絶縁膜としてシリコン窒化膜とシリコン酸化膜を積層したＮＯＮＯＮ構造を採用した半導体装置が記載されている。また、特許文献２には、浮遊ゲート電極を構成するシリコンを、酸素ラジカルを含む酸化性雰囲気で加熱して形成したシリコン酸化膜からなる電極間絶縁膜を有する半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１０４８０号公報
【特許文献２】特開２００６−９３３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、浮遊ゲート電極を有するメモリセルの高集積化を実現する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体層の表面にトンネル絶縁膜を介してシリコンを含む第１の導電体層を形成する工程と、前記第１の導電体層表面から前記半導体層に至る分離溝を形成し、前記トンネル絶縁膜の上に、前記第１の導電体層が分離された浮遊ゲート電極となる複数の導電板を形成する工程と、前記分離溝の底部から前記導電板側面の中間部まで、前記分離溝を素子間絶縁膜で埋め込む工程と、前記複数の導電板の間隔を前記所定幅と同等以上に維持しながら、前記素子間絶縁膜で覆われていない前記導電板の露出面にシリコン窒化膜を形成する工程と、前記シリコン窒化膜が形成された導電板と、前記分離溝を埋め込んだ前記素子間絶縁膜と、の上方に、制御ゲート電極となる第２の導電体層を形成して前記分離溝の上部を埋め込む工程と、を備え、前記シリコン窒化膜は、窒素元素を含む原料ガスを励起させて生成する窒素ラジカルによって、前記導電板に含まれる前記シリコンを窒化して形成されることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、浮遊ゲート電極を有するメモリセルを高集積化できる半導体装置の製造方法を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係るメモリセルの製造工程を模式的に示す断面図である。
【図２】第１の実施形態に係るメモリセルの製造工程を模式的に示す断面図である。
【図３】第１の実施形態に係るメモリセルの製造工程を模式的に示す断面図である。
【図４】第１の実施形態に係るメモリセルの製造工程を模式的に示す断面図である。
【図５】第１の実施形態に係るメモリセルの変形例を模式的に示す断面図である。
【図６】第２の実施形態に係るメモリセルの製造工程を模式的に示す断面図である。
【図７】第３の実施形態に係るメモリセルの製造工程を模式的に示す断面図である。
【図８】第３の実施形態に係るメモリセルの製造工程を模式的に示す断面図である。
【図９】第３の実施形態に係るメモリセルの製造工程を模式的に示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【００１２】
（第１の実施形態）
図１ないし図４は、第１の実施形態に係るＦＧ型メモリセルの製造工程を模式的に示している。各図は、例えば、ＮＡＮＤフラッシュメモリのメモリセルアレイ部における隣接する２つのメモリセルを、図１（ａ）中に矢印Ｘで示すチャネル長方向（ビット線方向）、および、チャネル長方向に直交するチャネル幅方向（ワード線方向）に切り出した断面を示す斜視図である。
【００１３】
まず、図１（ａ）に示すように、所望のドーパント元素を添加した半導体層が設けられたシリコン基板１１の表面に、トンネル絶縁膜１２となる厚さ５ｎｍ〜１０ｎｍ程度のシリコン酸化膜１２ａを熱酸化法で形成する。次に、浮遊ゲート電極１３となる第１の導電体層である厚さ約５０ｎｍの多結晶シリコン層１３ａを減圧ＣＶＤ法（Chemical Vapor Deposition）で堆積する。ここで、多結晶シリコン層１３ａに導電性を持たせるように、例えば、不純物濃度が３×１０２０ｃｍ−３程度となるようにＮ型不純物であるリンを添加する。
【００１４】
続いて、多結晶シリコン層１３ａ上に減圧ＣＶＤ法等を用いてシリコン酸化膜を形成し、所定の形状に加工されたレジストマスクを用いて、ＲＩＥ法（Reactive Ion Etching）などの各種のエッチング方法により加工マスク１４を形成する。ここで、加工マスク１４は、図１（ａ）に示すようにチャネル長方向に伸びるストライプ形状とする。加工マスク１４の横幅は、浮遊ゲート電極１３のチャネル幅を決定する。また、隣在する加工マスク１４の間隔は、浮遊ゲート電極１３の相互の所定幅の間隔となる。本実施形態では、例えば、加工マスク１４の横幅３０ｎｍ、相互の間隔を２０ｎｍとして、チャネル長方向に延びるストライプ形状とする。なお、エッチング方法に適合する場合には、加工マスク１４としてレジスト材を用いることもできる。
【００１５】
次に、加工マスク１４をマスクとして、ＲＩＥ法を用いて多結晶シリコン層１３ａ、シリコン酸化膜１２ａを順次エッチング加工し、さらにシリコン基板１１の表面を深さ約５０ｎｍエッチングする。これにより、多結晶シリコン層１３ａの表面から半導体層に至る分離溝９が形成され、多結晶シリコン層１３ａを複数の導電板である多結晶シリコン板１３ｂに分離することができる。
【００１６】
図１（ｂ）は、分離溝９中に、素子間絶縁膜であるシリコン酸化膜１５を形成した状態を示す模式図である。
図１（ｂ）中に示すように、例えば、開口幅約２０ｎｍ、開口深さ約１００ｎｍの分離溝９と、浮遊ゲート電極１３となる複数の導電板である多結晶シリコン板１３ｂと、が形成される。多結晶シリコン板１３ｂは、幅約３０ｎｍ、高さ約５０ｎｍに形成され、浮遊ゲート電極１３となった場合のゲート幅として約３０ｎｍが確保されている。このため、この多結晶シリコン板１３ｂがエッチング後に倒れることはない。なお、分離溝９のエッチングでは、例えば、ハロゲン系のエッチングガスにメタンなどの炭素含有ガスを添加するＲＩＥ法を用いることができる。このエッチング法では、加工マスク１４と、多結晶シリコン層１３ａおよびシリコン基板１１と、のエッチング選択比を低下させて、加工マスク１４がエッチング後に残らないようにすることができる。この際、加工マスク１４のエッチングは、その上面の端部から徐々に進むので、図１（ｂ）中に示すように、多結晶シリコン板１３ｂの頂上部Ｐが、丸まった形状となる仕上がりにすることができる。
【００１７】
次に、分離溝９をシリコン酸化膜１５で埋め込むために、多結晶シリコン板１３ｂが形成されたシリコン基板１１の全面に、プラズマＣＶＤ法を用いて厚さ１５０ｎｍ程度のシリコン酸化膜を堆積する。その後、表面をＣＭＰ（Chemical Mechanical Polish）処理して平坦化し、シリコン酸化膜１５の表層部と残存する加工マスク１４を除去する。さらに、平坦化された表面に露出したシリコン酸化膜１５を、希フッ酸溶液などでエッチングし、多結晶シリコン板１３ｂの側面に沿って、側面の中間部まで後退させる。これにより、例えば、図１（ｂ）中に示すように、分離溝９の底部から多結晶シリコン板１３ｂの下部を覆う位置までが、シリコン酸化膜１５で埋め込まれ、多結晶シリコン板１３ｂの頂上部、および側面の大部分が露出した状態とすることができる。そして、隣在する多結晶シリコン板１３ｂの間の分離溝９の上部には、幅が約２０ｎｍの開口部９ｂが形成される。
【００１８】
この際、シリコン酸化膜１５のエッチング速度は、分離溝９の中央付近と、多結晶シリコン板１３ｂの近傍と、で異なる場合が多い。例えば、分離溝９の中央付近のエッチング速度が、多結晶シリコン板１３ｂの表面近傍に比べて速い場合には、シリコン酸化膜１５は、図１（ｂ）中に示すように、多結晶シリコン板１３ｂから分離溝９の中央に向けて窪んだ形状に加工される。
【００１９】
なお、分離溝９をシリコン酸化膜１５で埋め込む前に、分離溝９の内面に熱酸化法や熱ＣＶＤ法などで、５ｎｍ以下の薄いシリコン酸化膜、所謂ライナー絶縁膜を形成しておくことができる。このライナー絶縁膜は、例えば、プラズマＣＶＤ法で形成するシリコン酸化膜よりもエッチング速度が遅く、また絶縁性が高い膜質となる。これにより、シリコン酸化膜１５をエッチングする際に、多結晶シリコン板１３ｂの露出表面積の制御性を向上させることができ、また、メモリセル間の素子分離耐圧を上げることができる。
【００２０】
図２は、多結晶シリコン板１３ｂの露出表面を窒化処理して電極間絶縁膜１６となるシリコン窒化膜１６ａを形成する工程を示す模式図である。
【００２１】
多結晶シリコン板１３ｂが形成されたシリコン基板１１を、例えば、２ｋＰａ以下の減圧下で加熱し、多結晶シリコン板１３ｂの表面に窒素ラジカルを供給してラジカル窒化処理を行う。これにより、シリコン酸化膜１５で覆われていない、露出した多結晶シリコン板１３ｂの表面に、シリコン窒化膜１６ａを形成することができる。窒素ラジカルは、例えば、窒素ガスを主成分とする原料ガスを、マイクロ波やＲＦ波や電子サイクロトロン共鳴などによって励起させてプラズマ化することにより生成することができる。
【００２２】
図２（ａ）は、ラジカル窒化処理によって多結晶シリコン板１３ｂの表面にシリコン窒化膜１６が形成された状態を示す模式図である。
【００２３】
多結晶シリコン板１３ｂの表面に形成されるシリコン窒化膜１６ａは、浮遊ゲート電極１３上に設けられた制御ゲート電極１９（図３参照）と、浮遊ゲート電極１３と、を絶縁する電極間絶縁膜１６となる。したがって、電極間絶縁膜１６として機能できる膜厚に形成する。このため、ラジカル窒化処理の処理時間は、基板温度や供給される窒素ラジカル密度などに基づいて調節し、所望の膜厚のシリコン窒化膜が得られるように設定する。例えば、通常のプロセス装置を使用してラジカル窒化処理を行う場合は、シリコン基板１１の加熱温度は、３００℃〜８００℃の範囲で設定し、処理時間は１０秒〜１０００秒の範囲に設定することが好ましい。
【００２４】
多結晶シリコン板１３ｂの表面に、例えば、厚さ約５ｎｍのシリコン窒化膜１６ａを形成する場合、シリコン基板１１を８００℃に近い温度まで加熱し、１０００秒近い処理時間に設定することが望ましい。これにより、多結晶シリコン板１３ｂの表層部のシリコンを窒化して、厚さ約５ｎｍのシリコン窒化膜１６ａに変換することができる。また、分離溝９を埋め込んだシリコン酸化膜１５の表層部も同様にラジカル窒化処理され、厚さ約５ｎｍのシリコン酸窒化膜１７に変換される。シリコン酸化膜１５の表面に形成されたシリコン酸窒化膜１７に含まれる窒素濃度は表面に近いほど高くなり、最大濃度で１０％〜５０％程度になる。
【００２５】
ここで、多結晶シリコン板１３ｂ表面のシリコンをラジカル窒化して形成されたシリコン窒化膜１６ａの膜厚は、シリコン窒化膜１６ａに変換された多結晶シリコン板１３ｂの表面層の厚さとほぼ同じである。つまり、ラジカル窒化処理の前後において、多結晶シリコン板１３ｂの体積はほとんど変化しないため、隣在する多結晶シリコン板１３ｂの間の開口部９ｂの幅は、エッチングにより形成された約２０ｎｍの幅を、同等に維持することができる。
【００２６】
一方、ラジカル窒化処理により多結晶シリコン板１３ｂの表層部のシリコンがシリコン窒化膜１６ａに変換されるため、窒化されずに残る多結晶シリコン板１３ｂの幅は、両側からそれぞれ５ｎｍ程度細くなって、２０ｎｍ程度の仕上がり幅となった。すなわち、従来、多結晶シリコン板１３ｂがプロセス中に倒壊するために形成できなかった、ゲート幅２０ｎｍの浮遊ゲート構造を、本実施形態に係る製造方法により、実現することができる。
【００２７】
図２（ｂ）は、多結晶シリコン板１３ｂの表面にシリコン窒化膜１６ａを形成した後、酸素ガスを含む雰囲気中で熱酸化処理した状態を示す模式図である。
【００２８】
熱酸化処理は、例えば、８００℃〜１１００℃の温度下で、１％〜１０％の希釈酸素ガス雰囲気にて行うことができる。また、減圧下で処理することもできる。処理時間は、温度や酸素ガス分圧などによって調節し、通常、１秒〜１００秒の処理を行うことが望ましい。これにより、シリコン窒化膜１６ａは緻密化され、かつ１ｐｐｍ〜１％の酸素が添加される。また、シリコン基板１１の表面がプラズマダメージを受けるようなラジカル窒化処理が行われた場合には、生成された膜欠陥（所謂未結合手など）を修復することができる。その結果、シリコン窒化膜１６ａの絶縁性が大幅に向上し、電極間絶縁膜１６として十分機能する絶縁性を有するようになる。
【００２９】
また、分離溝９を埋め込んだシリコン酸化膜１５の表面に形成されるシリコン酸窒化膜１７に対しても同様の修復作用があり、絶縁性を大幅に向上させることができる。その結果、隣在する浮遊ゲート電極１３の間で、シリコン酸窒化膜１７を介した電荷の移動が抑制されるようになり、浮遊ゲート電極１３の電荷保持特性を向上させることができる。
【００３０】
さらに、熱酸化処理の雰囲気に含まれる酸素分子は、シリコン酸窒化膜１７およびシリコン酸化膜１５を透過して分離溝９の底部内壁表面に到達し、シリコン基板１１の表面を酸化する。この際に形成されるシリコン酸化膜１８の厚さは、例えば、トンネル絶縁膜１２の近傍で約５ｎｍとすることができ、トンネル絶縁膜１２から離れるほど薄くなる。これにより、トンネル絶縁膜１２の下側界面のチャネル幅は、両側からそれぞれ約５ｎｍ狭くなって、約２０ｎｍの仕上がり幅となる。
【００３１】
一方、シリコン酸化膜１５およびシリコン酸窒化膜１７で覆われた多結晶シリコン板１３ｂの下部においても、熱酸化処理の雰囲気に含まれる酸素分子が、多結晶シリコン板１３ｂの表面に到達する。しかしながら、この領域には、ラジカル窒化処理時に、シリコン酸化膜１５を透過して多結晶シリコン板１３ｂの表面に到達した窒素ラジカルによって形成された薄いシリコン窒化膜３２が形成されている。このため、酸素分子が浮遊ゲート電極１３の表面に到達しても酸化反応の進行は妨げられて、シリコン酸化膜の形成は抑制される。すなわち、トンネル絶縁膜１２の上側の界面では浮遊ゲート電極１３の幅がほぼ維持され、下側の界面では狭くなる。この結果、浮遊ゲート電極１３のセルカップリング比が増加し、動作電圧を低減することができる。
【００３２】
図３（ａ）は、シリコン窒化膜１６ａが形成された多結晶シリコン板１３ｂと、分離溝９を埋め込んだシリコン酸化膜１５と、の上方に、制御ゲート電極１９となる第２の導電体層である厚さ約５０ｎｍの多結晶シリコン層１９ａを形成して、隣在する多結晶シリコン板１３ｂ間の分離溝９の上部の開口部９ｂを埋め込んだ状態を示す模式図である。また、図３（ｂ）は、図３（ａ）中に示したIIIｂ−IIIｂ断面を示す模式図である。
【００３３】
多結晶シリコン層１９ａは、Ｎ型不純物であるリンが添加された導電体層であり、例えば、減圧ＣＶＤ法を用いて堆積することができる。この際、隣在する多結晶シリコン板１３ｂの間の開口部９ｂも多結晶シリコン層１９ａによって埋め込むことができる。多結晶シリコン板１３ｂ間の開口部９ｂでは、エッチングで形成された時の約２０ｎｍの幅が維持されているので、埋め込み不良は起きない。また、Ｎ型不純物であるリンを含んだドーピングガスが開口部９ｂにも十分に供給されるので、開口部９ｂに埋め込まれた多結晶シリコン層１９ａも低抵抗となり、制御ゲート電極１９として機能することができる。これにより、制御ゲート電極１９に所望の電圧を印加した場合に、制御ゲート電極１９の全領域がほぼ均一に所望の電位となるので、メモリセルの誤動作を回避することができる。
【００３４】
次に、多結晶シリコン層１９ａを分離して制御ゲート電極１９とするための加工マスクを形成する。図３（ａ）に示すように、多結晶シリコン層１９ａ上に、加工マスクとなるシリコン窒化膜２０を減圧ＣＶＤ法で形成し、さらに、シリコン窒化膜２０をパターニングするためのレジストマスク２１を形成する。ここで、レジストマスク２１は、例えば、チャネル幅方向に延びる約２５ｎｍの幅のストライプ状とし、隣在するパターンとの間隔を約２５ｎｍとすることができる。
【００３５】
次に、レジストマスク２１をエッチングマスクとして、ＲＩＥ法によりシリコン窒化膜２０をパターニングする。さらに、シリコン窒化膜２０をストライプ状にパターニングした加工マスク２０ａをエッチングマスクとして、多結晶シリコン層１９ａ、シリコン窒化膜１６ａ、多結晶シリコン板１３ｂを、順次エッチングして、制御ゲート電極１９、および電極間絶縁膜１６、浮遊ゲート電極１３を形成する。これにより、例えば、開口約２５ｎｍ、開口深さ約１５０ｎｍのスリット部２２と、幅約２５ｎｍ、高さ１５０ｎｍのセルスタック構造と、が形成される。ここで、セルスタック構造は、加工マスク２０ａ、制御ゲート電極１９、電極間絶縁膜１６、浮遊ゲート電極１３の積層構造を有している。
【００３６】
次に、セルスタック構造をマスクとし、スリット部２２の底部に露出したトンネル絶縁膜１２を介して、シリコン基板１１の表層部に砒素などのＮ型不純物をイオン注入する。さらに、熱処理を行って注入された不純物を活性化させて拡散層２６を形成する。
【００３７】
次に、スリット部２２を絶縁体で埋め込むために、例えば、ＣＶＤ法などを用いてシリコン酸化膜などからなる層間絶縁膜２７を形成する。その後、通常の製造方法を用いて配線層などを形成し、メモリセル構造を完成させることができる。
【００３８】
本実施形態では、図１（ｂ）に示すように、ＲＩＥ法により分離溝９を加工する際に、多結晶シリコン板１３ｂの上部を丸まった形状に加工する実施例を示したが、図５（ａ）に示すように、方形の形状に仕上げることもできる。この場合は、分離溝９をエッチングする際に、加工マスク１４がエッチングされない条件、またはエッチングレートが遅くなる条件とし、分離溝９のエッチングを完了した後で、加工マスク１４を除去する。例えば、分離溝９を埋め込むために成長したシリコン酸化膜１５を、ＣＭＰ法により平坦化して除去する際に、加工マスク１４も除去することができる。
【００３９】
上部を方形に加工された多結晶シリコン板１３ｃはラジカル窒化処理され、図５（ｂ）に示すように、露出した表面にシリコン窒化膜１６ａが形成される。この場合、ラジカル窒化処理後に多結晶シリコン板部の体積を大きく残すことができ、上部を丸まった形状に加工する場合に比べて、浮遊ゲート電極１３の空乏化が起こりにくく、セルカップリング比の低下を防止できる点で有利となる。しかしながら、多結晶シリコン板１３ｃの上面端部Ｑにおいて、電界集中が起こり易く、制御ゲート電極１９と浮遊ゲート電極１３との間に流れるリーク電流が大きくなる場合がある。このため、例えば、絶縁耐圧の高い電極間絶縁膜１６が必要となる点で、不利となる場合がある。
【００４０】
以上のように、本実施形態に従うＦＧ型メモリセルの製造工程によれば、浮遊ゲート電極１３となる複数の多結晶シリコン板１３ｂの表層部を、ラジカル窒化処理で電極間絶縁膜１６となるシリコン窒化膜１６ａに変換する。この際に、エッチング時に形成された隣在する多結晶シリコン板１３ｂ間の分離溝９の上部開口部９ｂの幅が保持され、複数の多結晶シリコン板１３ｂを多結晶シリコン層１９ａで埋め込む際に、埋め込み不良や多結晶シリコン層１９ａの高抵抗化を回避することができる。
【００４１】
例えば、特許文献１に記載された半導体装置の製造方法では、多結晶シリコン板の表面に電極間絶縁膜となるＮＯＮＯＮ積層膜を堆積させるので、エッチングで形成した多結晶シリコン板間の開口幅が狭くなる。例えば、膜厚が５ｎｍ〜１０ｎｍの堆積膜を形成すると、開口幅は、１０ｎｍ〜２０ｎｍも狭くなってしまう。また、特許文献２に記載された半導体装置では、多結晶シリコン板の表面を酸化してシリコン酸化膜を形成する際に、シリコン酸化膜の膜厚が、酸化される表面層の厚さに比べて典型的には２倍以上に厚くなり、エッチングで形成した多結晶シリコン板間の開口幅を狭くする。例えば、膜厚が５ｎｍ〜１０ｎｍのシリコン酸化膜を形成すると、開口幅は５ｎｍ〜１０ｎｍ以上も狭くなってしまう。このため、本実施形態と同じ約２０ｎｍ幅まで、エッチング後の浮遊ゲート電極間の開口幅を縮小した場合には、埋め込み不良や、制御ゲート電極の高抵抗化が避けられず、メモリセルの誤動作を発生させる場合がある。これらの課題は、埋め込み不良や制御ゲート電極の高抵抗化が生じないように浮遊ゲート電極間の間隔を維持する、本実施形態に従ったＦＧ型メモリセルの製造方法により解決できることが明らかである。これにより、メモリセルの高集積化を実現することができる。
【００４２】
また、本実施形態によれば、ラジカル窒化処理によって形成されるシリコン窒化膜１６ａを厚くすることにより、浮遊ゲート電極１３となる多結晶シリコン板１３ｂの倒壊を回避しながら、浮遊ゲート電極１３の仕上がり幅を細くすることが可能である。例えば、シリコン窒化膜１６ａの厚さを約１０ｎｍまで厚くすることにより、浮遊ゲート電極１３の空乏化を回避して電極として機能させることができる限界である約５ｎｍまで細くすることも可能である。
【００４３】
また、本実施形態では、窒化処理を窒素ラジカル雰囲気で行うことにより処理温度の低温化を図ることができる。これにより、多結晶シリコン板１３ｂの表面にシリコン窒化膜１６ａを形成する際の熱ダメージによってトンネル絶縁膜１２が劣化するのを回避できる。すなわち、リーク電流増大や、電荷トラップ密度増大、絶縁破壊耐性劣化などのトンネル絶縁膜の劣化を効果的に回避し、メモリセルの高信頼化を図ることができる。
【００４４】
例えば、ラジカル窒化処理の代わりに、アンモニアガスやフッ化窒素ガスによる熱窒化処理を用いることも可能である。ただし、シリコン窒化膜１６ａを厚膜化する場合には、例えば１０００℃以上、１時間以上の高温長時間の熱窒化処理が必要となって、熱ダメージによるトンネル絶縁膜１２の膜質劣化が顕著となり、メモリセルの信頼性が低下する。この観点から、ラジカル窒化処理が望ましい。
【００４５】
さらにまた、本実施形態では、窒化処理後に酸化処理を追加して電極間絶縁膜１６となるシリコン窒化膜１６ａに酸素を添加している。これにより、電極間絶縁膜１６の絶縁性が飛躍的に向上し、メモリセルの高速動作化と高信頼化が実現できる。特に、ＣＶＤやＡＬＤ（Atomic Layer Deposition）など，他の方法で形成したシリコン窒化膜やシリコン酸窒化膜に比べると、リーク電流や電荷トラップ密度が大幅に低減され、また、絶縁破壊耐性が大幅に向上する。
【００４６】
なお、本実施形態では、浮遊ゲート電極１３の材料としてリンを添加した多結晶シリコンを用いているが、これに限られるものではない。他の不純物元素が添加されていても良いし、非晶質または単結晶シリコンでも良い。また、ゲルマニウムなどが含まれていてもかまわない。さらに、シリコンを含む導電体材料ならば良く、タングステンシリサイドなどの金属シリサイドを用いることができる。
【００４７】
また、本実施形態では、多結晶シリコン板１３ｂ表面に形成されるシリコン窒化膜１６ａの膜厚が、シリコン窒化膜１６ａに変換される多結晶シリコン板１３ｂの表面層の厚さとほぼ同じで、隣在する多結晶シリコン板１３ｂの間の開口幅が、シリコン窒化膜１６ａの形成前後で同等の場合を示したが、これに限られるものではない。ラジカル窒化や熱窒化の処理温度をより高温化したり、シリコン窒化膜１６ａを形成した後に１０００℃以上の高温アニールを追加してシリコン窒化膜を緻密化したりすれば、シリコン窒化膜１６ａの膜厚を、シリコン窒化膜１６ａに変換される多結晶シリコン板１３ｂの表面層の厚さよりも、典型的には１０％程度低減できる。これにより、分離溝９の上部の開口部９ｂの幅が２０％程度広がるので、メモリセルの誤動作を回避しながら、さらにメモリセルを高集積化することが可能となる。
【００４８】
逆に、窒化処理条件の設定によっては、シリコン窒化膜１６ａの膜厚が、シリコン窒化膜１６ａに変換される多結晶シリコン板１３ｂの表面層の厚さよりも、増大する場合もある。例えば、ラジカル窒化や熱窒化の処理温度が低すぎて、シリコン窒化膜の緻密化が不十分だったり、シリコン窒化膜中の水素やフッ素などの残留不純物濃度が高かったりすると、シリコン窒化膜１６ａの膜厚は増大する。しかし、ラジカル窒化や熱窒化を用いてシリコン窒化膜を形成する限り、典型的には１０％程度増大するだけなので、従来技術に比べれば、メモリセル誤動作の発生頻度を十分に低減できる。
【００４９】
また、本実施形態のラジカル窒化処理で供給される窒素ラジカルとは、一般的には化学的に励起状態または基底状態にある窒素原子、または、化学的に励起状態にある窒素分子を指し、電気的に中性のものも帯電しているものも含む。本発明においては、窒素が構成元素に含まれているラジカル種ならば、水素やフッ素などの他の元素が含まれるラジカル種も含めて、「窒素ラジカル」と規定する。したがって、窒素ラジカルを生成するための原料ガスは、窒素ガスに限らない。アンモニアガスやフッ化窒素ガスなどの窒素元素を含むガスを用いることができる。ただし、開口幅を広げられる緻密なシリコン窒化膜を形成するためには、原料ガスは窒素ガスが望ましい。また、ラジカル窒化処理で形成されるシリコン窒化膜１６ａは、典型的には２ｎｍ〜１０ｎｍの厚さに形成されることが多いが、電極間絶縁膜１６としての絶縁性を向上させるために、厚くすることが望ましい。このため、例えば、トンネル絶縁膜１２を劣化させない８００℃以下の温度範囲で、基板温度をできるだけ高温化し、さらに処理圧力を１ｋＰａ以下に低圧化したり、マイクロ波やＲＦ波のパワーを上げたりして窒素ラジカルをできるだけ高密度化することが望ましい。
【００５０】
また、本実施形態では、熱酸化処理として、酸素ガス雰囲気で行う処理を示した。酸素ガス雰囲気で熱酸化すれば、シリコン窒化膜１６ａの表層部がシリコン酸化膜に変換されにくいため、シリコン窒化膜１６ａに添加する酸素の割合を低く抑えることができる。これにより、シリコン窒化膜１６ａの膜厚の増加を抑えることができ、多結晶シリコン板１３ｂ間の分離溝９の上部の開口部９ｂが狭くなるのを無視することができる。すなわち、制御ゲート電極１９を形成する際の多結晶シリコン板１３ｂの間隔を確保してメモリセルの高集積化を実現するという観点からは、酸素ガス雰囲気の処理が望ましい。
【００５１】
一方、水蒸気雰囲気や酸素ラジカル雰囲気などの酸素元素を含む他のガス雰囲気で処理することも可能である。水蒸気雰囲気や酸素ラジカル雰囲気で熱酸化処理すれば、分離溝９に形成されたシリコン酸窒化膜１７の表層部から窒素が脱離して表面付近の窒素濃度が１／２以下に低減される。これにより、シリコン酸窒化膜１７の誘電率が下がり、シリコン基板１１と制御ゲート電極１９との間の寄生容量を低減することができる。したがって、メモリセルの高速動作化の観点からは、水蒸気雰囲気や酸素ラジカル雰囲気が望ましい。（本発明においては、酸素が構成元素に含まれているラジカル種ならば、水素などの他の元素が含まれるラジカル種も含めて、「酸素ラジカル」と規定する。）なお、酸素ガス雰囲気を含めたいずれの酸化雰囲気でも、高温長時間ほど、シリコン窒化膜中の膜欠陥を修復できるが、シリコン窒化膜１６ａの表層部から酸化が進行し、酸素の含有量が増えることに伴う膜厚の増加が無視できなくなる。シリコン窒化膜１６ａの膜厚の増加を抑制するためには、希釈や減圧化により酸化成分の分圧を低減することが有効である。
【００５２】
なお、本実施形態のラジカル窒化処理を、窒素ラジカルと酸素ラジカルを含む雰囲気で行っても良い。例えば、酸素と窒素の混合ガス、一酸化窒素ガス、または亜酸化窒素ガスなどの、窒素元素と酸素元素を含む原料ガスを、マイクロ波やＲＦ波や電子サイクロトロン共鳴などによって励起させてプラズマ化することにより、窒素ラジカルと酸素ラジカルとを同時に生成し、シリコン基板１１の表面上に供給すればよい。あるいは、酸素と窒素を構成元素に含む一酸化窒素ラジカルや亜酸化窒素ラジカルを生成して、シリコン基板１１の表面に供給しても良い。これらの方法により、後続する熱酸化処理を省略しても、酸素を添加したシリコン窒化膜（シリコン酸窒化膜）を形成することができる。すなわち、熱ダメージを回避させてトンネル絶縁膜１２の膜質を維持する効果と、酸素添加による電極間絶縁膜１６の絶縁性向上を同時に実現することが可能となる。さらに、原料ガスの混合比などを調整することにより、シリコン窒化膜中の酸素濃度を制御することができる。
【００５３】
また、本実施形態のラジカル窒化処理に代えて、例えば、熱酸化処理を行って厚膜のシリコン酸化膜を形成し、表層部をドライエッチングまたはウェットエッチングして、所望の厚さのシリコン酸化膜からなる電極間絶縁膜を形成するとともに、隣在する多結晶シリコン板１３ｂ間の開口部９ｂの幅を確保することも可能である。しかし、この方法では、エッチング量の制御が難しく、メモリセルの特性ばらつきを避けることはできないものと考えられる。したがって、メモリセルの特性ばらつきを低減する観点から、本実施形態のラジカル窒化処理が望ましい。
【００５４】
ここで、本実施形態で形成される電極間絶縁膜１６の構造について説明する。例えば、シリコン基板１１がプラズマに曝されるようなラジカル窒化処理では、電極間絶縁膜１６の表面側ほどプラズマダメージを受けて電荷トラップ準位となる膜欠陥密度は高くなっている。そして、ラジカル窒化処理後の酸化処理時には、表面側から酸素添加による膜欠陥の修復が進む。この結果、電極間絶縁膜１６は、膜厚方向の中間領域で膜欠陥密度が最も高くなり、制御ゲート電極１９側および浮遊ゲート電極１３側の両界面に向かって密度が低減する。すなわち、膜欠陥に起因する電荷トラップ準位が、電極間絶縁膜１６の中心部に主に分布する。これにより、メモリ書込み／消去動作時に、電荷トラップ準位を介して流れるリーク電流を低減することができ、メモリセルの高速動作が可能となる。また、電極間絶縁膜１６の組成は、浮遊ゲート電極１３に近づくほど酸素含有量が少ないシリコン窒化膜となる。すなわち、電極間絶縁膜１６の誘電率は、浮遊ゲート電極１３に近づくほど高くなって、浮遊ゲート電極１３側からの電荷のトンネル注入確率が下がる。これにより、曲率形状に起因して高電界が印加されてしまう浮遊ゲート電極１３の頂上部Ｐでさえ、リーク電流を効果的に抑えることが可能となる。したがって、メモリ書込み動作時のリーク電流の増大現象を効果的に抑制することができる。
【００５５】
なお、本実施形態では、図２に示すように、浮遊ゲート電極１３となる多結晶シリコン板１３ｂに対してラジカル窒化処理を行っているが、他の構造や形状であっても適用することができる。例えば、浮遊ゲート電極１３となる多結晶シリコン層１３ａを柱状に加工したものに、同様の窒化処理を行って、表層部を電極間絶縁膜１６となるシリコン窒化膜１６ａに変換することもできる。
【００５６】
（第２の実施形態）
図６は、第２の実施形態に係るＦＧ型メモリセルの製造方法を示す模式図である。例えば、ＮＡＮＤフラッシュメモリのメモリセルアレイ部における隣接する２つのメモリセルを、チャネル長方向（ビット線方向）、および、チャネル幅方向（ワード線方向）に切り出した断面を示す斜視図である。第１の実施形態に係る製造方法と共通する部分については、同一の符号を付している。また、第１の実施形態と相違する工程について、以下に説明をする。
【００５７】
図６（ａ）は、シリコン基板１１の表面に分離溝９を設けて、多結晶シリコン板１３ｂを形成した状態を示す模式図である。分離溝９の内部には、素子間絶縁膜であるシリコン酸化膜１５が形成されている。
【００５８】
次に、図６（ｂ）に示すように、多結晶シリコン板１３ｂの露出した表面をラジカル窒化処理し、シリコン窒化膜１６ａを形成する。本実施形態では、シリコン基板１１は、窒素ラジカルを引き寄せる極性のバイアス電圧が印加された状態で処理される。例えば、シリコン基板１１を載置したステージに負のバイアス電圧を印加すれば、プラズマ中の正に帯電した窒素ラジカルがシリコン基板側に引き寄せられるので、シリコン基板１１への窒素ラジカルの供給量が増加する。また、交流バイアスを印加することもできる。この場合には、正に帯電した窒素ラジカルと負に帯電した窒素ラジカルが交互に引き寄せられて、窒素ラジカルの供給量が増加する。ステージに印加されるバイアス電圧は、１０〜１０００Ｖの範囲であることが好ましい。また、シリコン基板をセットしたホルダーにバイアス電圧を印加することによって実施することもできる。
【００５９】
ラジカル窒化処理は、シリコン基板１１を３００℃〜８００℃程度になるように加熱し、２ｋＰａ以下の減圧下で、窒素ガスをプラズマ化して生成した窒素ラジカルを供給して実施する。処理時間は、１０秒〜１０００秒の範囲で、基板温度や供給される窒素ラジカル密度などに基づいて所望の膜厚が得られるように調節する。この際、シリコン基板１１には、バイアス電圧が印加されているので、帯電した窒素ラジカルが引き込まれて窒化速度が大きくなる。特に、多結晶シリコン板１３ｂの頂上部Ｐには、側面に比べて多量の窒素ラジカルが供給されるため、窒化速度の上昇が顕著となる。例えば、多結晶シリコン板１３ｂの側面の表層が、約８ｎｍのシリコン窒化膜１６ａに変換された時、頂上部Ｐの表層は、約１５ｎｍの厚さのシリコン窒化膜１６ｂに変換される。同時に、シリコン酸化膜１５の表層部は、約１５ｎｍの厚さのシリコン酸窒化膜１７ａに変換される。
【００６０】
本実施形態においても、ラジカル窒化されたシリコン窒化膜１６ａの膜厚は、窒化された表層部のシリコンの厚さにほぼ等しいので、隣在する多結晶シリコン板１３ｂ間の開口部９ｂの幅が狭くなることはなく、エッチングで形成された約２０ｎｍの幅が維持される。そして、ラジカル窒化処理により多結晶シリコン板１３ｂの表層部がシリコン窒化膜１６ａに変換されるため、浮遊ゲート電極１３の幅が細くなる。例えば、約３０ｎｍの幅に加工された多結晶シリコン板１３ｂの側面が、両側から約８ｎｍの厚さのシリコン窒化膜１６ａに変換されれば、浮遊ゲート電極１３は、約１４ｎｍの仕上がり幅となる。また、シリコン酸化膜１５の表面に形成されるシリコン酸窒化膜１７aでは、表面の窒素濃度が高くなり、最大濃度で２０％〜９０％となる。
【００６１】
次に、例えば、約１％〜１０％の希釈酸素ガス雰囲気で、８００℃〜１１００℃の熱酸化処理を行う。この際、減圧下の処理としても良い。処理時間は、１秒〜１００秒の範囲で、処理温度や酸素ガスの分圧などに基づいて調節することができる。これにより、シリコン窒化膜１６ａおよび１６ｂは、緻密化され、さらに１ｐｐｍ〜１％の酸素が添加されて、ラジカル窒化処理時のプラズマダメージなどで生成した膜欠陥（いわゆる未結合手など）が修復される。その結果、シリコン窒化膜１６ａおよび１６ｂの絶縁性が大幅に向上し、電極間絶縁膜１６として十分機能する絶縁膜とすることができる。また、シリコン酸窒化膜１７ａに対しても同様の修復作用があり、絶縁性が向上させることができる。これにより、隣在する浮遊ゲート電極１３間の電荷移動が抑制されてメモリセルの電荷保持特性が向上する。
【００６２】
さらに、シリコン酸窒化膜１７ａを透過した酸素ガスが分離溝９の底部内壁表面に到達し、図６（ｃ）に示すように、シリコン酸化膜１８が形成される。例えば、シリコン酸化膜１８の厚さは、トンネル絶縁膜１２との界面付近で約５ｎｍとし、界面から離れるほど薄くなるように形成することができる。これにより、チャネル幅は約５ｎｍ細くなって、約２５ｎｍの仕上がり幅とすることができ、セルカップリング比を増加させて動作電圧を低減することができる。
【００６３】
以上、本実施形態では、シリコン基板１１に窒素ラジカルを引き寄せながらラジカル窒化処理を実施することにより、異方性を有する窒化処理が可能となる。すなわち、シリコン基板に平行な面の窒化反応速度が速くなり、垂直な面の窒化反応速度が遅くなる。このため、隣在する多結晶シリコン板１３ｂの間隔を維持しつつ、多結晶シリコン板１３ｂの側面にシリコン窒化膜１６ａを形成し、さらに多結晶シリコン板１３ｂの頂上部に厚いシリコン窒化膜１６ｂを形成する。これにより、メモリ高集積化が実現できるとともに、浮遊ゲート電極１３の頂上部に形成される電極間絶縁膜の絶縁性を高めることができる。すなわち、浮遊ゲート電極１３の頂上部の凸形状に起因する電界集中によるリーク電流の増大を抑制することが可能となり、メモリセルの高速動作および高信頼化を実現することができる。また、加工後の浮遊ゲート電極１３の幅が、例えば２５ｎｍ以下となるような場合でも、ラジカル窒化処理において多結晶シリコン板１３ｂをすべてシリコン窒化膜に変換することなく、頂上部の膜厚を厚く形成することができる。
【００６４】
なお、本実施形態において、熱酸化処理の変わりに、シリコン基板１１に酸素ラジカルを引き寄せる極性のバイアス電圧が印加された状態でラジカル酸化処理を行っても良い。これにより、多結晶シリコン板１３ｂの頂上部Ｐの表層に形成された厚いシリコン窒化膜１６ｂは、十分に酸素が添加されて絶縁性が向上するとともに、側面の表層に形成された薄いシリコン窒化膜１６ａは、酸素添加量が抑えられて膜厚増大に伴う開口幅の縮小が回避できる。
【００６５】
（第３の実施形態）
図７ないし図９は、第３の実施形態に係るＦＧ型メモリセルの製造方法を示す模式図である。第１の実施形態と共通する部分には同一の符号を付し、相違する工程について説明する。また、各図は、例えば、ＮＡＮＤフラッシュメモリのメモリセルアレイ部における隣接する２つのメモリセルを示し、図中に矢印Ｘで示すチャネル長方向（ビット線方向）、および、チャネル方向に直交するチャネル幅方向（ワード線方向）の断面を示している。
【００６６】
図７は、シリコン窒化膜１６ａを形成した多結晶シリコン板１３ｂを、制御ゲート電極１９となる多結晶シリコン層１９ａで埋め込んだ後に、例えば、ＲＩＥ法を用いて、開口幅２５ｎｍ、開口深さ１５０ｎｍのスリット部２２と、幅２５ｎｍ、高さ１５０ｎｍのセルスタック構造を形成した状態を示す模式図である。図７（ａ）に示す斜視図の正面は、図７（ｂ）中に示すVIIａ−VIIａ断面を示している。また、図７（ｂ）は、図７（ａ）中に示すVIIｂ−VIIｂ断面を示している。
【００６７】
図７に示すように、多結晶シリコン層１９ａ（図３参照）は、加工マスク２０ａを用いてエッチングされ、チャネル幅方向に形成されたスリット部２２で分離される。加工マスク２０ａは、分離溝９に直交する方向に延在するストライプ形状に形成される。したがって、スリット部２２で分離されたスタック構造の側面は、分離溝９に直交する面となる。また、スリット部２２で分離された多結晶シリコン層１９ａは、制御ゲート電極１９となり、多結晶シリコン板１３ｂは、浮遊ゲート電極１３となる。
【００６８】
次に、図７に示す状態に加工されたシリコン基板１１を、例えば、７００℃〜１１００℃程度の温度範囲において、１ｋＰａ〜１００ｋＰａの圧力範囲の一酸化窒素雰囲気で熱酸窒化処理する。処理時間は、１分〜１００分の範囲で温度や一酸化窒素ガスの分圧などに基づいて調節する。これにより、セルスタック構造の側面において、露出した浮遊ゲート電極１３、および制御ゲート電極１９の側面に、シリコン酸窒化膜が形成される。
【００６９】
図８は、熱酸窒化処理によってシリコン酸窒化膜が形成された状態を示す模式図である。図８（ａ）に示す斜視図の正面は、図８（ｂ）中に示すVIIIａ−VIIIａ断面を示している。また、図８（ｂ）は、図８（ａ）中に示すVIIIｂ−VIIIｂ断面を示している。
【００７０】
図８（ｂ）中に示すように、シリコン酸窒化膜２３は、セルスタック構造の側面に露出した浮遊ゲート電極１３の表面だけでなく、浮遊ゲート電極１３の内部にも形成される。すなわち、一酸化窒素ガスは、多結晶シリコン中を拡散する性質を有するため、セルスタック構造の側面から浮遊ゲート電極１３中に拡散し、電極間絶縁膜１６と浮遊ゲート電極１３との界面、および、浮遊ゲート電極１３とトンネル絶縁膜１２との界面にも、シリコン酸窒化膜２３を形成する。同様に、制御ゲート電極１９においても、セルスタック構造の側面に露出した表面だけでなく、加工マスク２０ａと制御ゲート電極１９との界面、および電極間絶縁膜１６と制御ゲート電極１９との界面に、シリコン酸窒化膜２４が形成される。
【００７１】
さらに、一酸化窒素ガスはシリコン酸化膜中をも拡散するため、トンネル絶縁膜１２を透過してシリコン基板１１の表面に達し、トンネル絶縁膜１２とシリコン基板１１との界面に、シリコン酸窒化膜２５が形成される。シリコン酸窒化膜２３、２４、２５の厚さは、酸窒化温度や供給される酸窒化成分の量によって変化し、例えば、２ｎｍ〜５ｎｍに調節することができる。これにより、シリコン酸窒化膜２３／シリコン窒化膜１６／シリコン酸窒化膜２４の積層構造からなる電極間絶縁膜を形成することができる。また、浮遊ゲート電極１３とシリコン基板１１との間には、シリコン酸窒化膜２３／シリコン酸化膜１２／シリコン酸窒化膜２５の積層構造からなるトンネル絶縁膜が形成される。なお、シリコン酸窒化膜２３、２４、２５の膜厚を詳細に説明すると、図８（ｂ）に示すチャネル長方向の断面において、セルスタック構造の中央部では相対的に薄く、セルスタック構造の側面近傍では、相対的に厚く形成される。例えば、セルスタック構造の側面近傍の膜厚を、セルスタック構造の中心部の約２倍にすることができる。
【００７２】
図９は、スリット部２２をシリコン酸化膜からなる層間絶縁膜２７で埋め込んだ状態を示す模式図である。図９（ａ）に示す斜視図の正面は、図９（ｂ）中に示すIXａ−IXａ断面を示している。また、図８（ｂ）は、図８（ａ）中に示すIXｂ−IXｂ断面を示している。
【００７３】
熱酸窒化処理に続いて、セルスタック構造をマスクとして、砒素などの不純物元素をイオン注入法によりシリコン基板１１に導入する。さらに熱処理を行い注入した不純物を活性化させて、図９（ｂ）に示すように、拡散層２６を形成する。その後、例えば、ＣＶＤ法を用いてシリコン酸化膜からなる層間絶縁膜２７でスリット部２２を埋め込み、図９に示す構造を完成させる。
【００７４】
以上、本実施形態によれば、シリコン酸窒化膜２３／シリコン窒化膜１６／シリコン酸窒化膜２４の積層構造からなる電極間絶縁膜が形成される。これにより、電極間絶縁膜の厚膜化が容易に実現できる。また、シリコン窒化膜１６の上下に、熱酸窒化で形成された膜質の良いシリコン酸窒化膜が形成される。これらによって、電極間絶縁膜の絶縁性が飛躍的に向上し、メモリセルの超高速動作と超高信頼化を実現することができる。特に、動作時の電界が高くなるセルスタック構造の側面に、シリコン酸窒化膜を厚く形成できるので、絶縁性向上効果は更に顕著となる。
【００７５】
また、シリコン酸窒化膜２３、２４、２５は、酸窒化されるシリコン層より厚くなるため、電極間絶縁膜が厚く膨張する。これにより、隣在する浮遊ゲート電極１３の間で、制御ゲート電極１９がチャネル幅方向に押圧され、浮遊ゲート電極１３の間に埋め込まれた多結晶シリコン層１９ａの合わせ目部分（いわゆるシーム）が消失し、制御ゲート電極１９の抵抗が下がるという効果も得られる。
【００７６】
なお、本実施形態では、酸窒化剤として一酸化窒素ガスを用いる例を示したが、亜酸化窒素ガスなど他の酸窒化剤を用いても良い。一酸化窒素ガスを用いると、電極間絶縁膜の詳細な構造は、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜（酸素添加のシリコン窒化膜）／シリコン酸化膜／シリコン窒化膜のような積層構造となる。このように、上下層にシリコン窒化膜が形成されると、層間絶縁膜２７の形成時に生じる、所謂バーズビーク酸化を防止することができる。その結果、メモリセルの特性ばらつきを低減する効果を得ることができる。
【００７７】
また、本実施形態では、制御ゲート電極１９として多結晶シリコンを用いた例を示しているが、最下層がシリコンを主成分とする材料で形成されていれば、多層構造としても良い。その場合、２層目以降の材料に、例えば、金属シリサイドや金属などを用いれば、制御ゲート電極の抵抗を下げることができるので、メモリ高速動作が可能となる。
【００７８】
以上、本発明に係る第１ないし第３の実施形態を参照して本発明を説明したが、本発明は、これらの実施形態に限定されるものではない。本発明の思想の範疇において、当業者であれば、各種の変更及び修正に想到し得るものであり、それらを含む実施形態についても本発明の技術的範囲に属するものと解される。
【符号の説明】
【００７９】
９ 分離溝
９ｂ 開口部
１１ シリコン基板
１２ トンネル絶縁膜
１３ 浮遊ゲート電極
１３ａ 多結晶シリコン層
１３ｂ 多結晶シリコン板
１５ シリコン酸化膜
１６ 電極間絶縁膜
１６ａ シリコン窒化膜
１７ シリコン酸窒化膜
１９ 制御ゲート電極
１９ａ 多結晶シリコン層
２２ スリット部
２３、２４ シリコン酸窒化膜
２７ 層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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