(57)【要約】【課題】ユニットスキャンにおいて、発光期間を短くすることなく、スジ状の模様が発生するのを防止することの可能な表示装置およびその駆動方法ならびに電子機器を提供する。【解決手段】電源線ＰＳＬが、複数の画素行を一つのユニットＵとして、ユニットＵごとに一つずつ設けられている。電源線ＰＳＬの電圧を利用して各駆動トランジスタＴｒ1のゲート−ソース間電圧Ｖgsを駆動トランジスタＴｒ1の閾値電圧Ｖthよりも大きくした上で、各駆動トランジスタＴｒ1の閾値補正がなされる。また、電源線ＰＳＬの電圧がＶss（ハイ）、Ｖcc(ロー)と、交互かつ周期的に変化する中で、電源線ＰＳＬの電圧がＶssの時にゲート−ソース間電圧Ｖgsを大きく開き、電源線ＰＳＬの電圧がＶccの時に各駆動トランジスタＴｒ1の閾値補正がなされる。【選択図】図５
2011150079.tif 000002
【特許請求の範囲】
【請求項１】
行状に配置された複数の走査線および複数の電源線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
各画素は、発光素子および画素回路を有し、
前記画素回路は、前記発光素子に流れる電流を制御する第１トランジスタと、前記信号線の電圧を前記第１トランジスタに書き込む第２トランジスタとを有し、
前記複数の電源線は、複数の画素行を１つのユニットとして、前記ユニットごとに１つずつ設けられ、
前記駆動部は、
各ユニットにおいて、消光後の所定の期間の間、前記電源線に対してロー電圧およびハイ電圧を交互かつ周期的に印加すると共に少なくとも各信号線に非階調信号を印加している間に前記ロー電圧を印加する電源線駆動部と、
各ユニットにおいて、前記所定の期間のうち前記電源線にロー電圧が印加される期間ごとに、前記第２トランジスタをオンする第１走査信号を少なくとも一の走査線に印加すると共に、前記第１走査信号を各走査線に順番に印加して、前記第１トランジスタのゲート−ソース間電圧を前記第１トランジスタの閾値電圧よりも大きくする第１走査線駆動部と、
各ユニットにおいて、前記所定の期間のうち前記電源線にハイ電圧が印加される期間ごとに、前記第２トランジスタをオンする第２走査信号を少なくとも一の走査線に印加すると共に、前記第２走査信号を各走査線に順番に印加して、前記第１トランジスタのゲート−ソース間電圧の補正を実行する第２走査線駆動部と
を有する
表示装置。
【請求項２】
前記第１走査線駆動部および前記第２走査線駆動部は、前記電源線の電圧をローからハイに変化させる時を含む期間に、前記第１走査信号および前記第２走査信号を１つのパルス信号として各走査線に印加する
請求項１に記載の表示装置。
【請求項３】
前記第２走査線駆動部は、前記第１走査信号および前記第２走査信号が各走査線に印加されたのち、１または複数の第２パルス信号を各走査線に順番に印加して、前記第１トランジスタのゲート−ソース間電圧の補正を繰り返し実行する
請求項１または請求項２に記載の表示装置。
【請求項４】
前記電源線駆動部は、前記第１トランジスタのゲート−ソース間電圧の補正を実行している間ずっと、前記電源線に対してロー電圧およびハイ電圧を交互に印加する
請求項３に記載の表示装置。
【請求項５】
行状に配置された複数の走査線および複数の電源線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
各画素は、発光素子および画素回路を有し、
前記画素回路は、前記発光素子に流れる電流を制御する第１トランジスタと、前記信号線の電圧を前記第１トランジスタに書き込む第２トランジスタとを有し、
前記複数の電源線は、複数の画素行を１つのユニットとして、前記ユニットごとに１つずつ設けられた表示装置において、以下の３つのステップを実行する
表示装置の駆動方法。
（Ａ）各ユニットにおいて、消光後の所定の期間の間、前記電源線に対してロー電圧およびハイ電圧を交互かつ周期的に印加すると共に少なくとも各信号線に非階調信号を印加している間に前記ロー電圧を印加するステップ
（Ｂ）各ユニットにおいて、前記所定の期間のうち前記電源線にロー電圧が印加される期間ごとに、前記第２トランジスタをオンする第１走査信号を少なくとも一の走査線に印加すると共に、前記第１走査信号を各走査線に順番に印加して、前記第１トランジスタのゲート−ソース間電圧を前記第１トランジスタの閾値電圧よりも大きくするステップ
（Ｃ）各ユニットにおいて、前記所定の期間のうち前記電源線にハイ電圧が印加される期間ごとに、前記第２トランジスタをオンする第２走査信号を少なくとも一の走査線に印加すると共に、前記第２走査信号を各走査線に順番に印加して、前記第１トランジスタのゲート−ソース間電圧の補正を実行するステップ
【請求項６】
表示装置を備え、
前記表示装置は、
行状に配置された複数の走査線および複数の電源線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を有し、
各画素は、発光素子および画素回路を有し、
前記画素回路は、前記発光素子に流れる電流を制御する第１トランジスタと、前記信号線の電圧を前記第１トランジスタに書き込む第２トランジスタとを有し、
前記複数の電源線は、複数の画素行を１つのユニットとして、前記ユニットごとに１つずつ設けられ、
前記駆動部は、
各ユニットにおいて、消光後の所定の期間の間、前記電源線に対してロー電圧およびハイ電圧を交互かつ周期的に印加すると共に少なくとも各信号線に非階調信号を印加している間に前記ロー電圧を印加する電源線駆動部と、
各ユニットにおいて、前記所定の期間のうち前記電源線にロー電圧が印加される期間ごとに、前記第２トランジスタをオンする第１走査信号を少なくとも一の走査線に印加すると共に、前記第１走査信号を各走査線に順番に印加して、前記第１トランジスタのゲート−ソース間電圧を前記第１トランジスタの閾値電圧よりも大きくする第１走査線駆動部と、
各ユニットにおいて、前記所定の期間のうち前記電源線にハイ電圧が印加される期間ごとに、前記第２トランジスタをオンする第２走査信号を少なくとも一の走査線に印加すると共に、前記第２走査信号を各走査線に順番に印加して、前記第１トランジスタのゲート−ソース間電圧の補正を実行する第２走査線駆動部と
を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素ごとに配置した発光素子で画像を表示する表示装置およびその駆動方法に関する。また、本発明は、上記表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(Electro Luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が必要ないので、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速い。
【０００３】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがある。前者は、構造が単純であるものの、大型かつ高精細の表示装置の実現が難しいなどの問題がある。そのため、現在では、アクティブマトリクス方式の開発が盛んに行なわれている。この方式は、画素ごとに配した発光素子に流れる電流を駆動トランジスタによって制御するものである。
【０００４】
一般に、駆動トランジスタの閾値電圧Ｖthや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖthや移動度μが画素ごとに異なったりする場合がある。閾値電圧Ｖthや移動度μが画素ごとに異なる場合には、駆動トランジスタに流れる電流値が画素ごとにばらつくので、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。そこで、閾値電圧Ｖthや移動度μの変動に対する補正機能を組み込んだ表示装置が開発されている（例えば、特許文献１参照）。
【０００５】
ところで、アクティブマトリクス方式の表示装置では、信号線を駆動する水平駆動回路や、各画素を順次選択する書き込み走査回路、各画素に電力を供給する電源走査回路は、いずれも基本的にシフトレジスタ（図示せず）で構成されており、画素の各列または各行に対応して、１段ごとに信号出力部（図示せず）を備えている。そのため、画素の列および行の数が増えると、それに従って信号線やゲート線の本数が増え、シフトレジスタの出力段数もその分増加するので、表示装置の周辺回路の大型化を招いていた。
【０００６】
そこで、シフトレジスタの出力段を共用し、周辺回路の大型化を低減する方策が従来から行われている。例えば特許文献２では、信号線を複数の画素で共用化する方式が提案されている。この様にすれば、水平駆動回路内のシフトレジスタの出力段を複数の画素列で共用化でき、その分回路規模の縮小化、回路面積の縮小化、回路コストの低減化が可能になる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−０８３２７２号公報
【特許文献２】特開２００６−２５１３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献２には、水平駆動回路内のシフトレジスタの出力段を複数の画素列で共用化することが記載されていたが、書き込み走査回路や電源走査回路においてもシフトレジスタの出力段の共用化を図ることは表示装置のコストパフォーマンスを高める上で重要である。特に、電源走査回路については、電流供給能力の安定化のため、信号出力部のサイズを大きくとる必要があるので、電源走査回路内のシフトレジスタの出力段を複数の画素行で共用化し、信号出力部の数を少なくすることにより、表示装置の低コスト化および小型化を効果的に実現することができる。
【０００９】
図１９は、電源走査回路内の信号出力部が複数の画素行で共用化された表示装置の概略構成を表したものである。図１９に記載の表示装置１００では、電源線駆動回路１４０内の個々の信号出力部に電源線ＰＳＬ（ＰＳＬ１，ＰＳＬ２，……）が一つずつ接続されており、個々の電源線ＰＳＬ（ＰＳＬ１，ＰＳＬ２，……）に複数の画素行（図１９では３行）に属する画素１１１（１１１Ｒ，１１１Ｇ，１１Ｂ）が接続されている。一方、信号線駆動回路１２０内の個々の信号出力部に信号線ＤＴＬ（ＤＴＬ１，ＤＴＬ２，……）が一つずつ接続されており、個々の信号線（ＤＴＬ１，ＤＴＬ２，……）に各行の画素１１１が一つずつ接続されている。また、書込線駆動回路１３０内の個々の信号出力部に書込線ＷＳＬ（ＷＳＬ１，ＷＳＬ２，……）が一つずつ接続されており、個々の書込線ＷＳＬ（ＷＳＬ１，ＷＳＬ２，……）に各列の画素１１１が一つずつ接続されている。
【００１０】
図２０は、図１９に記載の表示装置１００における各種波形の一例を表したものである。図２０には、電源線ＰＳＬに２種類の電圧（Ｖcc、Ｖss（＜Ｖcc））が、書込線ＷＳＬ１〜ＷＳＬ６に２種類の電圧（Ｖon、Ｖoff（＜Ｖon））が印加されている様子が示されている。図２０からわかるように、表示装置１００では、複数の画素行（図２０では３行）を一つのユニットとして、電源線ＰＳＬ（ＤＳＬ１，ＤＳＬ２，……）から各画素１１２にユニットごとに共通のタイミングでＶccとＶssを印加するユニットスキャンが行われている。
【００１１】
図２０に示したように、同一ユニット内において、電源線ＰＳＬの電圧がＶssからＶccに上がった時（Ｔ1）から閾値補正を開始する時（Ｔ2）までの時間（待ち時間）がラインによって異なっている。例えば、同一ユニット内に３０ライン含まれている場合に、１ライン目の待ち時間と３０ライン目の待ち時間との差が２９Ｈとなる。この待ち時間の間、画素回路内において電流リークが生じているので、駆動トランジスタのソース電圧は、待ち時間が長ければ長いほど、上昇してしまう。そのため、同一のユニット内において、最後のラインの画素１１１のゲート−ソース間電圧は最初のラインの画素１１１のゲート−ソース間電圧よりも小さくなる。その結果、同一のユニットに含まれるライン数が多すぎると、時刻Ｔ1〜Ｔ2の間、最後のラインの輝度は最初のラインの輝度よりも暗くなってしまい、隣接するユニット間にスジ状の模様が発生してしまう。
【００１２】
そこで、上記の待ち時間を十分に長くし、各ラインの画素１１１のゲート−ソース間電圧の差を小さくする方策が考えられる。しかし、そのようにした場合には、発光期間が短くなってしまうという問題があった。
【００１３】
また、閾値補正を行う際には、駆動トランジスタのソース電圧を事前に所定の値よりも下げておくことが必要となるが、図２０の例では、駆動トランジスタのソース電圧がＶss−Ｖthまでしか下がらない。そのため、Ｖssを大きく下げることが必要となるが、そのようにした場合には、電源線駆動回路１４０から印加される選択パルスによるカップリングにより、ユニット間にスジ状の模様が発生してしまう。
【００１４】
本発明はかかる問題点に鑑みてなされたもので、その目的は、ユニットスキャンにおいて、発光期間を短くすることなく、スジ状の模様が発生するのを防止することの可能な表示装置およびその駆動方法ならびに電子機器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の表示装置は、行状に配置された複数の走査線および複数の電源線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。各画素は、発光素子および画素回路を有している。画素回路は、発光素子に流れる電流を制御する第１トランジスタと、信号線の電圧を第１トランジスタに書き込む第２トランジスタとを有している。複数の電源線は、複数の画素行を１つのユニットとして、ユニットごとに１つずつ設けられている。駆動部は、電源線駆動部と、第１走査線駆動部と、第２走査線駆動部とを有している。電源線駆動部は、各ユニットにおいて、消光後の所定の期間の間、電源線に対してロー電圧およびハイ電圧を交互かつ周期的に印加すると共に各信号線に非階調信号を印加している間にロー電圧を印加するようになっている。第１走査線駆動部は、各ユニットにおいて、所定の期間のうち電源線にロー電圧が印加される期間ごとに、第２トランジスタをオンする第１走査信号を少なくとも一の走査線に印加すると共に、第１走査信号を各走査線に順番に印加して、第１トランジスタのゲート−ソース間電圧を第１トランジスタの閾値電圧よりも大きくするようになっている。第２走査線駆動部は、各ユニットにおいて、所定の期間のうち電源線にハイ電圧が印加される期間ごとに、第２トランジスタをオンする第２走査信号を少なくとも一の走査線に印加すると共に、第２走査信号を各走査線に順番に印加して、第１トランジスタのゲート−ソース間電圧の補正を実行するようになっている。
【００１６】
本発明の電子機器は、上記表示装置を備えたものである。
【００１７】
本発明の表示装置の駆動方法は、以下の構成を備えた表示装置において、以下の３つのステップを含むものである。
（Ａ）各ユニットにおいて、消光後の所定の期間の間、電源線に対してロー電圧およびハイ電圧を交互かつ周期的に印加すると共に各信号線に非階調信号を印加している間にロー電圧を印加するステップ
（Ｂ）各ユニットにおいて、所定の期間のうち電源線にロー電圧が印加される期間ごとに、第２トランジスタをオンする第１走査信号を少なくとも一の走査線に印加すると共に、第１走査信号を各走査線に順番に印加して、第１トランジスタのゲート−ソース間電圧を第１トランジスタの閾値電圧よりも大きくするステップ
（Ｃ）各ユニットにおいて、所定の期間のうち電源線にハイ電圧が印加される期間ごとに、第２トランジスタをオンする第２走査信号を少なくとも一の走査線に印加すると共に、第２走査信号を各走査線に順番に印加して、第１トランジスタのゲート−ソース間電圧の補正を実行するステップ
【００１８】
上記駆動方法が用いられる表示装置は、行状に配置された複数の走査線および複数の電源線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。各画素は、発光素子および画素回路を有している。画素回路は、発光素子に流れる電流を制御する第１トランジスタと、信号線の電圧を第１トランジスタに書き込む第２トランジスタとを有している。複数の電源線は、複数の画素行を１つのユニットとして、ユニットごとに１つずつ設けられている。
【００１９】
本発明の表示装置およびその駆動方法ならびに電子機器では、電源線の電圧を利用して各第１トランジスタのゲート−ソース間電圧を第１トランジスタの閾値電圧よりも大きくした上で、各第１トランジスタの閾値補正がなされる。従って、電源線の電圧を大きく下げる必要がない。また、電源線の電圧がハイ、ローと、交互かつ周期的に変化する中で、電源線の電圧がローの時にゲート−ソース間電圧を大きく開き、電源線の電圧がハイの時に各第１トランジスタの閾値補正がなされる。これにより、各ラインにおいて、第１トランジスタの閾値補正の待ち時間を同一にすることができる。
【発明の効果】
【００２０】
本発明の表示装置およびその駆動方法ならびに電子機器によれば、電源線の電圧を大きく下げる必要がないようにすると共に、各ラインにおいて、第１トランジスタの閾値補正の待ち時間を同一にすることができるようにした。これにより、ユニットスキャンにおいて、発光期間を短くすることなく、スジ状の模様が発生するのを防止することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施の形態に係る表示装置の一例を表す構成図である。
【図２】図１の画素の内部構成の一例を表す構成図である。
【図３】図１の表示装置のユニットスキャンについて説明するための概念図である。
【図４】図１の表示装置の動作の一例について説明するための波形図である。
【図５】一の画素における動作の一例について説明するための波形図である。
【図６】一の画素内の発光時の電圧関係について説明するための回路図である。
【図７】一の画素内の時刻Ｔ1の電圧関係について説明するための回路図である。
【図８】一の画素内の時刻Ｔ3の電圧関係について説明するための回路図である。
【図９】一の画素内の時刻Ｔ4の電圧関係について説明するための回路図である。
【図１０】一の画素内の時刻Ｔ6の電圧関係について説明するための回路図である。
【図１１】一の画素内の時刻Ｔ13の電圧関係について説明するための回路図である。
【図１２】一の画素における動作の他の例について説明するための波形図である。
【図１３】上記実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図１４】上記実施の形態の表示装置の適用例１の外観を表す斜視図である。
【図１５】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１６】適用例３の外観を表す斜視図である。
【図１７】適用例４の外観を表す斜視図である。
【図１８】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【図１９】従来の表示装置の一例を表す構成図である。
【図２０】図１９の表示装置の動作の一例について説明するための波形図である。
【図２１】図１９の表示装置における電流リークについて説明するための回路図である。
【発明を実施するための形態】
【００２２】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（図１〜図１２）
２．モジュールおよび適用例（図１３〜図１８）
３．従来例（図１９〜図２１）
【００２３】
＜実施の形態＞
図１は、本発明の一実施の形態に係る表示装置１の全体構成の一例を表したものである。この表示装置１は、例えば、表示パネル１０と、駆動回路２０とを備えている。なお、表示パネル１０は、本発明の「表示部」の一具体例に相当し、駆動回路２０は、本発明の「駆動部」の一具体例に相当する。
【００２４】
（表示パネル１０）
表示パネル１０は、発光色の互いに異なる３種類の有機ＥＬ素子１１Ｒ，１１Ｇ，１１Ｂが２次元配置された表示領域１０Ａを有している。表示領域１０Ａとは、有機ＥＬ素子１１Ｒ，１１Ｇ，１１Ｂから発せられる光を利用して映像を表示する領域である。有機ＥＬ素子１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１Ｂは青色光を発する有機ＥＬ素子である。以下では、有機ＥＬ素子１１Ｒ，１１Ｇ，１１Ｂの総称として有機ＥＬ素子１１を適宜、用いるものとする。なお、有機ＥＬ素子１１，１１Ｒ，１１Ｇ，１１Ｂは、本発明の「発光素子」の一具体例に相当する。
【００２５】
（表示領域１０Ａ）
図２は、表示領域１０Ａ内の回路構成の一例を表したものである。表示領域１０Ａ内には、複数の画素回路１２が個々の有機ＥＬ素子１１と対となって２次元配置されている。なお、本実施の形態では、一対の有機ＥＬ素子１１および画素回路１２が１つの画素１３を構成している。より詳細には、図１に示したように、一対の有機ＥＬ素子１１Ｒおよび画素回路１２が１つの赤色用の画素１３Ｒを構成し、一対の有機ＥＬ素子１１Ｇおよび画素回路１２が１つの緑色用の画素１３Ｇを構成し、一対の有機ＥＬ素子１１Ｂおよび画素回路１２が１つの青色用の画素１３Ｂを構成している。さらに、互いに隣り合う３つの画素１３Ｒ，１３Ｇ，１３Ｂが１つの表示画素１４を構成している。
【００２６】
各画素回路１２は、例えば、有機ＥＬ素子１１に流れる電流を制御する駆動トランジスタＴｒ1と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ1に書き込む書き込みトランジスタＴｒ2と、保持容量Ｃsとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。なお、駆動トランジスタＴｒ1は、本発明の「第１トランジスタ」の一具体例に相当し、書き込みトランジスタＴｒ2は、本発明の「第２トランジスタ」の一具体例に相当する。駆動トランジスタＴｒ1および書き込みトランジスタＴｒ2は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。駆動トランジスタＴｒ1または書き込みトランジスタＴｒ2は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００２７】
表示領域１０Ａにおいて、複数の書込線ＷＳＬが行状に配置され、複数の信号線ＤＴＬが列状に配置されている。なお、書込線ＷＳＬは、本発明の「走査線」の一具体例に相当する。表示領域１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書き込みトランジスタＴｒ2のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路２４の出力端（図示せず）と、書き込みトランジスタＴｒ2のゲート電極（図示せず）に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路２５の出力端（図示せず）と、駆動トランジスタＴｒ1のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。書き込みトランジスタＴｒ2のドレイン電極およびソース電極のうち信号線ＤＴＬに非接続の方（図示せず）は、駆動トランジスタＴｒ1のゲート電極（図示せず）と、保持容量Ｃsの一端に接続されている。駆動トランジスタＴｒ1のドレイン電極およびソース電極のうち電源線ＰＳＬに非接続の方（図示せず）と保持容量Ｃsの他端とが、有機ＥＬ素子１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１のカソード電極（図示せず）は、例えば、グラウンド線ＧＮＤに接続されている。
【００２８】
電源線ＰＳＬは、図１、図３に示したように、複数の画素行を一つのユニットＵとして、ユニットＵごとに一つずつ設けられている。なお、図３には、ユニットＵが５つ設けられている場合が例示されているが、ユニット数はそれに限られるものではない。また、図３では、５つのユニットＵに対して、電源線駆動回路２５の走査方向に向かうにつれて、１つずつ増えるサフィックスが付与されている。従って、ユニットＵ１は走査方向の初回ユニットに相当し、ユニットＵ５は走査方向の最終ユニットに相当する。
【００２９】
（駆動回路２０）
次に、駆動回路２０内の各回路について、図１を参照して説明する。駆動回路２０は、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、および電源線駆動回路２５を有している。なお、書込線駆動回路２４は、本発明の「第１走査線駆動部」、「第２走査線駆動部」の一具体例に相当し、電源線駆動回路２５は、本発明の「電源線駆動部」の一具体例に相当する。
【００３０】
タイミング生成回路２１は、映像信号処理回路２２、信号線駆動回路２３、書込線駆動回路２４、および電源線駆動回路２５が連動して動作するように制御するものである。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力するようになっている。
【００３１】
映像信号処理回路２２は、外部から入力された映像信号２０Ａに対して所定の補正を行うと共に、補正した後の映像信号２２Ａを信号線駆動回路２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００３２】
信号線駆動回路２３は、制御信号２１Ａの入力に応じて（同期して）、映像信号処理回路２２から入力された映像信号２２Ａ（信号電圧Ｖsig）を各信号線ＤＴＬに印加して、選択対象の画素１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴｒ1のゲートに所定の電圧を印加することを指している。
【００３３】
信号線駆動回路２３は、例えばシフトレジスタ（図示せず）によって構成されており、画素１３の各列に対応して、１段ごとに信号出力部（図示せず）を備えている。この信号線駆動回路２３は、制御信号２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、２種類の電圧（Ｖofs、Ｖsig）を出力可能となっている。具体的には、信号線駆動回路２３は、各画素１３に接続された信号線ＤＴＬを介して、書込線駆動回路２４により選択された画素１３へ２種類の電圧（Ｖofs、Ｖsig）を順番に供給するようになっている。
【００３４】
ここで、電圧Ｖofsは、有機ＥＬ素子１１の閾値電圧Ｖelよりも低い電圧値となっている。また、Ｖsigは、映像信号２２Ａに対応する電圧値となっている。Ｖsigの最小電圧はＶofsよりも低い電圧値となっており、Ｖsigの最大電圧はＶofsよりも高い電圧値となっている。
【００３５】
書込線駆動回路２４は、例えばシフトレジスタ（図示せず）によって構成されており、画素１３の各行に対応して、１段ごとに信号出力部（図示せず）を備えている。この書込線駆動回路２４は、制御信号２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖon、Ｖoff）を出力可能となっている。具体的には、書込線駆動回路２４は、各画素１３に接続された書込線ＷＳＬを介して、駆動対象の画素１３へ２種類の電圧（Ｖon、Ｖoff）を供給し、書き込みトランジスタＴｒ2を制御するようになっている。
【００３６】
ここで、電圧Ｖonは、書き込みトランジスタＴｒ2のオン電圧以上の値となっている。Ｖonは、後述の消光時や閾値補正時に、書込線駆動回路２４から出力される電圧値である。Ｖoffは、書き込みトランジスタＴｒ2のオン電圧よりも低い値となっており、かつ、Ｖonよりも低い値となっている。
【００３７】
電源線駆動回路２５は、例えばシフトレジスタ（図示せず）によって構成されており、各ユニット（Ｕ１〜Ｕ５）に対応して、各ユニット（Ｕ１〜Ｕ５）に含まれる行数と等しい数の段ごとに信号出力部（図示せず）を備えている。つまり、本実施の形態では、電源線駆動回路２５内のシフトレジスタの出力段がユニット（Ｕ１〜Ｕ５）ごとに共用化されており、ユニットスキャン方式が採られている。そのため、各画素列に対応して１段ごとに信号出力部を設けた場合と比べて、電源線駆動回路２５内の信号出力部の数が少ない。
【００３８】
この電源線駆動回路２５は、制御信号２１Ａの入力に応じて（同期して）、２種類の電圧（Ｖss、Ｖcc）を出力可能となっている。具体的には、電源線駆動回路２５は、各画素１３に接続された電源線ＰＳＬを介して、駆動対象の画素１３へ２種類の電圧（Ｖss、Ｖcc）を供給し、有機ＥＬ素子１１の発光および消光を制御するようになっている。なお、Ｖssは、本発明の「ロー電圧」の一具体例に相当し、Ｖccは、本発明の「ハイ電圧」の一具体例に相当する。
【００３９】
ここで、Ｖssは、有機ＥＬ素子１１の閾値電圧Ｖelと、有機ＥＬ素子１１のカソードの電圧Ｖcaとを足し合わせた電圧（Ｖel＋Ｖca）よりも低い電圧値である。また、Ｖccは、電圧（Ｖel＋Ｖca）以上の電圧値である。
【００４０】
次に、本実施の形態の表示装置１の動作（消光から発光までの動作）の一例について説明する。本実施の形態では、駆動トランジスタＴｒ1の閾値電圧Ｖthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１１の発光輝度を一定に保つようにするために、閾値電圧Ｖthや移動度μの変動に対する補正動作が組み込まれている。
【００４１】
図４は、表示装置１における各種波形の一例を表したものである。図４には、電源線ＰＳＬに２種類の電圧（Ｖss、Ｖcc）が、書込線ＷＳＬ１〜ＷＳＬ６に２種類の電圧（Ｖon、Ｖoff）が印加されている様子が示されている。図１、図４からわかるように、表示装置１では、電源線ＰＳＬ（ＰＳＬ１，ＰＳＬ２，……）から各画素１３に、ユニット（Ｕ１〜Ｕ５）ごとに共通のタイミングでＶss、Ｖccが印加される。
【００４２】
図５は、表示装置１のユニットＵ１に印加される電圧波形の一例を表したものである。図５（Ａ）には電源線ＰＳＬ１に２種類の電圧（Ｖss、Ｖcc）が印加されている様子が示されている。図５（Ｂ）には信号線ＤＴＬに２種類の電圧（Ｖsig、Ｖofs）が印加されている様子が示されている。図５（Ｃ）〜（Ｅ）には書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に２種類の電圧（Ｖon、Ｖoff）が印加されている様子が示されている。さらに、図５（Ｆ），（Ｇ）には、電源線ＰＳＬ１、信号線ＤＴＬおよび書込線ＷＳＬ１への電圧印加に応じて、書込線ＷＳＬ１に対応するラインの駆動トランジスタＴｒ1のゲート電圧Ｖg1およびソース電圧Ｖs2が時々刻々変化している様子が示されている。また、図５（Ｈ），（Ｉ）には、電源線ＰＳＬ１、信号線ＤＴＬおよび書込線ＷＳＬ１への電圧印加に応じて、書込線ＷＳＬ１に対応するラインの駆動トランジスタＴｒ1のゲート電圧Ｖg1およびソース電圧Ｖs2が時々刻々変化している様子が示されている。
【００４３】
（消光期間）
まず、有機ＥＬ素子１１の消光を行う。具体的には、まず、書込線ＷＳＬ１に対応するラインの駆動トランジスタＴｒ1において、ドレイン電圧Ｖd1（図示せず）がＶccとなっており、ゲート電圧Ｖg1がＶsigより高い電圧となっており、かつソース電圧Ｖs1が有機ＥＬ素子１１の駆動電圧Ｖdrとなっており、その結果、書込線ＷＳＬ１に対応するラインの有機ＥＬ素子１１が発光しているとする（図６）。このように有機ＥＬ素子１１が発光している時に、信号線ＤＴＬの電圧がＶofsとなったときに、書込線駆動回路２４が書込線ＷＳＬ１の電圧をＶoffからＶonに順番に上げ（Ｔ1）、駆動トランジスタＴｒ1のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ1のゲート電圧Ｖg1が下がり始め、保持容量Ｃsを介したカップリングにより駆動トランジスタＴｒ1のソース電圧Ｖs1も下がり始める。その後、ゲート電圧Ｖg1がＶofsとなるとともに、ソース電圧Ｖs1がＶel＋Ｖca（Ｖcaは有機ＥＬ素子１１のカソード電圧）となり、有機ＥＬ素子１１が消光する（図７）。その後、有機ＥＬ素子１１が消光したときに書込線駆動回路２４が書込線ＷＳＬ１の電圧をＶonからＶoffに下げ、駆動トランジスタＴｒ1のゲートをフローティングにする（Ｔ2）。
【００４４】
書込線駆動回路２４は、他の書込線ＷＳＬ２，ＷＳＬ３に対しても、書込線ＷＳＬ１と同様の電圧を印加する。つまり、書込線駆動回路２４は、有機ＥＬ素子１１が発光している時に信号線ＤＴＬの電圧がＶofsとなったときに、書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に対して、駆動トランジスタＴｒ1のゲートをオンするパルス信号を順番に印加して、有機ＥＬ素子１１を消光する。なお、書込線駆動回路２４は、例えば、図４、図５に示したように、有機ＥＬ素子１１を消光したのち、信号線ＤＴＬの電圧がＶofsとなったときに、書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に対して、駆動トランジスタＴｒ1のゲートをオンするパルス信号を印加してもよい。
【００４５】
（閾値補正準備期間）
次に、閾値補正の準備を行う。具体的には、書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３の電圧がＶoffとなっている時に、電源線駆動回路２５が電源線ＰＳＬ１の電圧（駆動トランジスタＴｒ1のドレイン電圧Ｖd）をＶcc（ハイ電圧）からＶss（ロー電圧）に下げる（Ｔ3）（図８）。すると、駆動トランジスタＴｒ1の電源線ＰＳＬ１側がソースとなって駆動トランジスタＴｒ1のドレイン−ソース間に電流Ｉdが流れ、ゲート電圧Ｖg1がＶss＋Ｖthとなったところで、電流Ｉdが止まる。このとき、ソース電圧Ｖs1がＶel＋Ｖca−（Ｖofs−（Ｖss＋Ｖth））となっており、駆動トランジスタＴｒ1のゲート−ソース間電圧Ｖgs1が駆動トランジスタＴｒ1の閾値電圧Ｖthよりも小さくなっている。
【００４６】
続いて、電源線ＰＳＬ１の電圧（駆動トランジスタＴｒ1のドレイン電圧Ｖd）がＶssとなっており、かつ信号線ＤＴＬの電圧がＶofsとなっている時に、書込線駆動回路２４が書込線ＷＳＬ１の電圧をＶoffからＶonに上げ（Ｔ4）、駆動トランジスタＴｒ1のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ1のゲート電圧Ｖg1が上がり始め、ゲート電圧Ｖg1がＶofsとなり、駆動トランジスタＴｒ1がオンする。これにより、駆動トランジスタＴｒ1のソース電圧Ｖs1がさらに下がり始め、Ｖssとなる（図９）。その結果、駆動トランジスタＴｒ1のゲート−ソース間電圧Ｖgs1が駆動トランジスタＴｒ1の閾値電圧Ｖthよりも大きくなる。以下では、Ｔ4からＴ5の期間において書込線ＷＳＬ１に対して印加するパルス信号を、適宜、初期化パルス信号と称するものとする。なお、この初期化パルス信号は、後述の第１走査信号Ｓ1に対応する信号である。
【００４７】
続いて、書込線ＷＳＬ１の電圧がＶonとなっており、かつ信号線ＤＴＬの電圧がＶofsとなっている時に、電源線駆動回路２５が電源線ＰＳＬ１の電圧をＶssからＶccに上げる（Ｔ5）（図１０）。つまり、書込線駆動回路２４が書込線ＷＳＬ１に対して、駆動トランジスタＴｒ1のゲートをオンする信号を印加している間に、電源線駆動回路２５が電源線ＰＳＬ１の電圧をＶssからＶccに上げる（Ｔ5）。すると、駆動トランジスタＴｒ1のドレイン−ソース間に電流Ｉdが流れ、ソース電圧Ｖs1が、駆動トランジスタＴｒ1のゲート−ドレイン間の寄生容量と、保持容量Ｃsとの容量結合によって上昇する。Ｔ5からＴ6の期間では、駆動トランジスタＴｒ1のゲート−ソース間電圧Ｖgs1が補正されており、Ｔ5からＴ6の期間は、駆動トランジスタＴｒ1の閾値補正を行っている期間に相当する。つまり、書込線ＷＳＬ１に対して初期化パルス信号が印加された直後に、駆動トランジスタＴｒ1の閾値補正が実行されている。
【００４８】
その後、書込線駆動回路２４が書込線ＷＳＬ１の電圧をＶonからＶoffに下げ、駆動トランジスタＴｒ1のゲートをフローティングにする（Ｔ6）。つまり、書込線駆動回路２４は、電源線ＰＳＬ１の電圧がＶssからＶccに変化する時（Ｔ5）を含む期間（Ｔ4〜Ｔ6）に、書込線ＷＳＬ１に対して、駆動トランジスタＴｒ1のゲートをオンする単一のパルス信号を印加する。その結果、駆動トランジスタＴｒ1のゲート−ソース間電圧Ｖgs1が駆動トランジスタＴｒ1の閾値電圧Ｖthよりも大きくなった状態が維持される。
【００４９】
書込線駆動回路２４は、他の書込線ＷＳＬ２，ＷＳＬ３に対しても、書込線ＷＳＬ１と同様の電圧を印加する。具体的には、書込線駆動回路２４は、電源線ＰＳＬ１の電圧がＶssからＶccに変化する時を含む期間に、書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に対して、駆動トランジスタＴｒ1のゲートをオンするパルス信号を順番に印加して、駆動トランジスタＴｒ1のゲート−ソース間電圧Ｖgs1を駆動トランジスタＴｒ1の閾値電圧Ｖthよりも大きくする。
【００５０】
このとき、電源線駆動回路２５は、各ユニットＵにおいて、電源線ＰＳＬに対してＶssおよびＶccを交互に周期的に印加しており、かつ少なくとも各信号線ＤＴＬがＶofsとなっている間にＶssを印加する。ＶssおよびＶccが電源線ＰＳＬに印加される周期は、例えば、ＶsigおよびＶofsが各信号線ＤＴＬに印加される周期と同じであり、例えば、１Ｈ周期（１水平期間）である。従って、書込線駆動回路２４は、各ユニットＵにおいて、閾値補正準備期間（所定の期間）のうち電源線ＰＳＬにＶssが印加される期間であって、かつ各信号線ＤＴＬがＶofsとなっている期間ごとに、駆動トランジスタＴｒ1のゲートをオンする第１走査信号Ｓ1（図５（Ｃ）参照）を少なくとも一の書込線ＷＳＬに印加すると共に、第１走査信号Ｓ1を各書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に順番に印加して、駆動トランジスタＴｒ1のゲート−ソース間電圧Ｖgs1を駆動トランジスタＴｒ1の閾値電圧Ｖthよりも大きくする。さらに、書込線駆動回路２４は、各ユニットＵにおいて、閾値補正準備期間（所定の期間）のうち電源線ＰＳＬにＶccが印加される期間であって、かつ各信号線ＤＴＬがＶofsとなっている期間ごとに、駆動トランジスタＴｒ1のゲートをオンする第２走査信号Ｓ2（図５（Ｃ）参照）を少なくとも一の書込線ＷＳＬに印加すると共に、第２走査信号Ｓ2を各書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に順番に印加して、駆動トランジスタＴｒ1のゲート−ソース間電圧Ｖgs1を駆動トランジスタＴｒ1の閾値電圧Ｖthよりも大きくする。
【００５１】
（閾値補正期間）
次に、閾値補正を行う。具体的には、電源線ＰＳＬ１の電圧がＶccとなっており、かつ信号線ＤＴＬの電圧がＶofsとなっている時に、書込線駆動回路２４が書込線ＷＳＬ１の電圧をＶoffからＶonに上げて、駆動トランジスタＴｒ1のゲート電圧Ｖg1をＶofsにする（Ｔ7）（図１０）。すると、駆動トランジスタＴｒ1のドレイン−ソース間に電流Ｉdが流れ、ソース電圧Ｖs1が、駆動トランジスタＴｒ1のゲート−ドレイン間の寄生容量と、保持容量Ｃsとの容量結合によって上昇する。その後、書込線駆動回路２４が書込線ＷＳＬ１の電圧をＶonからＶoffに下げる（Ｔ8）。すると、駆動トランジスタＴｒ1のゲートがフローティングとなり、閾値補正が一旦停止する。
【００５２】
書込線駆動回路２４は、他の書込線ＷＳＬ２，ＷＳＬ３に対しても、書込線ＷＳＬ１と同様の電圧を印加する。つまり、書込線駆動回路２４は、電源線ＰＳＬ１の電圧がＶccとなっており、かつ信号線ＤＴＬの電圧がＶofsとなっている時に、書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に対して、駆動トランジスタＴｒ1のゲートをオンするパルス信号を順番に印加して、駆動トランジスタＴｒ1の閾値補正を実行する。
【００５３】
（閾値補正休止期間）
閾値補正が休止している期間中は、例えば、先の閾値補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先の閾値補正を行った行（画素）において、ソース電圧Ｖs1がＶofs−Ｖthよりも低いので、閾値補正休止期間中にも、先の閾値補正を行った行（画素）において、駆動トランジスタＴｒ1のドレイン−ソース間に電流Ｉdが流れ、ソース電圧Ｖs1が上昇し、保持容量Ｃsを介したカップリングによりゲート電圧Ｖg1も上昇する。
【００５４】
（閾値補正期間）
閾値補正休止期間が終了した後、閾値補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶofsとなっており、閾値補正が可能となっている時に、書込線駆動回路２４が書込線ＷＳＬ１の電圧をＶoffからＶonに上げ、駆動トランジスタＴｒ1のゲートをＶofsにする（Ｔ7）（図１０）。このとき、ソース電圧Ｖs1がＶofs−Ｖthよりも低い場合（閾値補正がまだ完了していない場合）には、駆動トランジスタＴｒ1がカットオフするまで（ゲート−ソース間電圧Ｖgs1がＶthになるまで）、駆動トランジスタＴｒ1のドレイン−ソース間に電流Ｉdが流れる。その後、信号線駆動回路２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路２４が書込線ＷＳＬ１の電圧をＶonからＶoffに下げる（Ｔ8）。すると、駆動トランジスタＴｒ1のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖgs1を信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。
【００５５】
書込線駆動回路２４は、他の書込線ＷＳＬ２，ＷＳＬ３に対しても、書込線ＷＳＬ１と同様の電圧を印加する。つまり、書込線駆動回路２４は、電源線ＰＳＬ１の電圧がＶccとなっており、かつ信号線ＤＴＬの電圧がＶofsとなっている時に、書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に対して、駆動トランジスタＴｒ1のゲートをオンするパルス信号を順番に印加して、駆動トランジスタＴｒ1の閾値補正を実行する。
【００５６】
なお、この閾値補正期間において、保持容量ＣsがＶthに充電され、ゲート−ソース間電圧ＶgsがＶthとなった場合には、閾値補正を終了するが、ゲート−ソース間電圧ＶgsがＶthにまで到達しなかった場合には、書込線駆動回路２４は、ゲート−ソース間電圧ＶgsがＶthに到達するまで、閾値補正と、閾値補正休止とを繰り返し実行する。
【００５７】
このように、書込線駆動回路２４は、各駆動トランジスタＴｒ1のゲート−ソース間電圧Ｖgsが各駆動トランジスタＴｒ1の閾値電圧Ｖthよりも大きくなった後、書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に対して、駆動トランジスタＴｒ1のゲートをオンするパルス信号を順番に、かつ複数回、印加して、駆動トランジスタＴｒ1の閾値補正を実行する。なお、電源線駆動回路２５は、例えば、図５に示したように、書込線駆動回路２４が、書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に対して第１走査信号Ｓ1および第２走査信号Ｓ2を印加している期間だけ、電源線ＰＳＬ１に対してＶssおよびＶccを交互、かつ周期的に（例えば１Ｈ周期で）印加することが可能である。また、電源線駆動回路２５は、例えば、図１２に示したように、書込線駆動回路２４が、書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に対して第１走査信号Ｓ1および第２走査信号Ｓ2を印加している期間だけでなく、各駆動トランジスタＴｒ1の閾値電圧の補正を実行している間ずっと、電源線ＰＳＬ１に対してＶssおよびＶccを交互、かつ周期的に（例えば１Ｈ周期で）印加することも可能である。
【００５８】
（書き込み・μ補正期間）
閾値補正期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶsigとなっている間に、書込線駆動回路２４が書込線ＷＳＬ１の電圧をＶoffからＶonに上げ（Ｔ9）、駆動トランジスタＴｒ1のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴｒ1のゲート電圧Ｖg1がＶsigとなる（図１１）。このとき、有機ＥＬ素子１１のアノードの電圧はこの段階ではまだ有機ＥＬ素子１１の閾値電圧Ｖelよりも小さく、有機ＥＬ素子１１はカットオフしている。そのため、電流Ｉdは有機ＥＬ素子１１の素子容量に流れ、素子容量が充電されるので、ソース電圧Ｖs1がΔＶだけ上昇し、やがて、ソース電圧ＶsがＶofs−Ｖth＋ΔＶとなり、ゲート−ソース間電圧ＶgsがＶsig−（Ｖofs−Ｖth＋ΔＶ）となる。このようにして、書き込みと同時にμ補正が行われる。
【００５９】
（発光）
最後に、書込線駆動回路２４が書込線ＷＳＬ１の電圧をＶonからＶoffに下げる（Ｔ10）。すると、駆動トランジスタＴｒ1のゲートがフローティングとなり、駆動トランジスタＴｒ1のドレイン−ソース間に電流Ｉdが流れ、ソース電圧Ｖs1が上昇する。その結果、有機ＥＬ素子１１が所望の輝度で発光する。書込線駆動回路２４は、他の書込線ＷＳＬ２，ＷＳＬ３に対しても、書込線ＷＳＬ１と同様の電圧を印加する。つまり、書込線駆動回路２４は、閾値補正期間が終了した後、信号線ＤＴＬの電圧がＶsigとなっている間に、書込線ＷＳＬ１，ＷＳＬ２，ＷＳＬ３に対して、駆動トランジスタＴｒ1のゲートをオンするパルス信号を順番に印加して、書き込みとμ補正を行うと共に有機ＥＬ素子１１を所望の輝度で発光させる。
【００６０】
本実施の形態の表示装置１では、上記のようにして、各画素１３において画素回路１２がオンオフ制御され、各画素１３の有機ＥＬ素子１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１０の表示領域１０Ａにおいて画像が表示される。
【００６１】
ところで、例えば、図１９に示したような従来の表示装置１００におけるユニットスキャン方式では、例えば、図２０に示したように、同一ユニット内において、電源線ＰＳＬの電圧がＶssからＶccに上がった時（Ｔ1）から閾値補正を開始する時（Ｔ2）までの時間（待ち時間）がラインによって異なっている。例えば、同一ユニット内に３０ライン含まれている場合に、１ライン目の待ち時間と３０ライン目の待ち時間との差が２９Ｈとなる。この待ち時間の間、例えば、図２１に示したように、駆動トランジスタＴｒ1のリーク電流ＩDrと、有機ＥＬ素子１１２のリーク電流ＩELとが生じているので、駆動トランジスタＴｒ1のソース電圧Ｖsは、待ち時間が長ければ長いほど、上昇してしまう。そのため、同一のユニット内において、最後のラインの画素１１１のゲート−ソース間電圧Ｖgsは最初のラインの画素１１１のゲート−ソース間電圧Ｖgsよりも小さくなる。その結果、一のユニットに含まれるライン数が多すぎると、時刻Ｔ1〜Ｔ2の間、最後のラインの輝度は最初のラインの輝度よりも暗くなってしまい、隣接するユニット間にスジ状の模様が発生してしまう。
【００６２】
そこで、上記の待ち時間を十分に長くし、各ラインの画素１１１のゲート−ソース間電圧の差を小さくする方策が考えられる。しかし、そのようにした場合には、発光期間が短くなってしまうという問題があった。
【００６３】
また、閾値補正を行う際には、駆動トランジスタのソース電圧を事前に所定の値よりも下げておくことが必要となるが、図２０の例では、駆動トランジスタのソース電圧がＶss−Ｖthまでしか下がらない。そのため、Ｖssを大きく下げることが必要となるが、そのようにした場合には、電源線駆動回路１４０から印加される選択パルスによるカップリングにより、ユニット間にスジ状の模様が発生してしまう。
【００６４】
一方、本実施の形態の表示装置１では、電源線ＰＳＬの電圧を利用して各駆動トランジスタＴｒ1のゲート−ソース間電圧Ｖgsを駆動トランジスタＴｒ1の閾値電圧Ｖthよりも大きくした上で、各駆動トランジスタＴｒ1の閾値補正がなされる。従って、電源線ＰＳＬの電圧を大きく下げる必要がない。また、電源線ＰＳＬの電圧がＶss（ロー電圧）、Ｖcc(ハイ電圧)と、交互かつ周期的に変化する中で、電源線ＰＳＬの電圧がＶssの時にゲート−ソース間電圧Ｖgsを初期化した（大きく開けた）のち、電源線ＰＳＬの電圧がＶccの時に各駆動トランジスタＴｒ1の閾値補正がなされる。具体的には、書込線ＷＳＬに対して初期化パルス信号が印加された直後に、駆動トランジスタＴｒ1の閾値補正が実行される。これにより、各ラインにおいて、駆動トランジスタＴｒ1の閾値補正の待ち時間を同一にすることができる。その結果、ユニットスキャンにおいて、発光期間を短くすることなく、スジ状の模様が発生するのを防止することができる。
【００６５】
＜モジュールおよび適用例＞
以下、上記実施の形態で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００６６】
（モジュール）
上記実施の形態の表示装置１は、例えば、図１３に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板３１の一辺に、表示領域１０Ａを封止する封止用基板３２から露出した領域２１０を設け、この露出した領域２１０に、駆動回路２０の配線を延長して外部接続端子（図示せず）を形成したものである。外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００６７】
（適用例１）
図１４は、上記実施の形態の表示装置１が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態に係る表示装置１により構成されている。
【００６８】
（適用例２）
図１５は、上記実施の形態の表示装置１が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態に係る表示装置１により構成されている。
【００６９】
（適用例３）
図１６は、上記実施の形態の表示装置１が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態に係る表示装置１により構成されている。
【００７０】
（適用例４）
図１７は、上記実施の形態の表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態に係る表示装置１により構成されている。
【００７１】
（適用例５）
図１８は、上記実施の形態の表示装置１が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態に係る表示装置１により構成されている。
【００７２】
以上、実施の形態および適用例を挙げて本発明を説明したが、本発明は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【００７３】
例えば、上記実施の形態等では、表示装置１がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路１２の構成は上記実施の形態等で説明したものに限られず、必要に応じて容量素子やトランジスタを画素回路１２に追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５のほかに、必要な駆動回路を追加してもよい。
【００７４】
また、上記実施の形態等では、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の駆動をタイミング生成回路２１が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、信号線駆動回路２３、書込線駆動回路２４、電源線駆動回路２５の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【００７５】
また、上記実施の形態等では、画素回路１２が、２Ｔｒ１Ｃの回路構成となっていたが、デュアルゲート型のトランジスタが有機ＥＬ素子１１に直列に接続された回路構成を含んでいるものであれば、２Ｔｒ１Ｃの回路構成以外の回路構成となっていてもよい。
【００７６】
また、上記実施の形態等では、駆動トランジスタＴｒ1，書き込みトランジスタＴｒ2は、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている場合が例示されていたが、ｐチャネルトランジスタ（例えばｐチャネルＭＯＳ型のＴＦＴ）により形成されていてもよい。ただし、その場合には、トランジスタＴｒ2のソースおよびドレインのうち電源線ＰＳＬと未接続の方と保持容量Ｃsの他端とを有機ＥＬ素子１１のカソードに接続し、有機ＥＬ素子１１のアノードをＧＮＤなどに接続することが好ましい。
【符号の説明】
【００７７】
１，１００…表示装置、１０，１１０…表示パネル、１０Ａ…表示領域、１１，１１Ｒ，１１Ｇ，１１Ｂ，１１２…有機ＥＬ素子、１２…画素回路、１３，１３Ｒ，１３Ｇ，１３Ｂ，１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…画素、１４…表示画素、２０…駆動回路、２０Ａ，２２Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２３，１２０…信号線駆動回路、２４，１３０…書込線駆動回路、２５，１４０…電源線駆動回路、３１…基板、３２…封止用基板、２１０…領域、２２０…ＦＰＣ、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、Ｃs…保持容量、ＤＴＬ（ＤＴＬ１，ＤＴＬ２，……）…信号線、Ｉd…電流、ＩDr，ＩEL…リーク電流、ＧＮＤ…グラウンド線、ＰＳＬ（ＰＳＬ１，ＰＳＬ２，……）…電源線、Ｓ1…第１走査信号、Ｓ2…第２走査信号、Ｔｒ1…駆動トランジスタ、Ｔｒ2…書き込みトランジスタ、Ｖg，Ｖg1，Ｖg2…ゲート電圧、Ｖgs，Ｖgs1…ゲート−ソース間電圧、Ｖs，Ｖs1，Ｖs2…ソース電圧、Ｖsig…信号電圧、Ｖcc，Ｖoff，Ｖofs，Ｖon，Ｖss，ΔＶ…電圧、Ｖth，Ｖel…閾値電圧、ＷＳＬ（ＷＳＬ１，ＷＳＬ２，……）…書込線、μ…移動度。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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