(57)【要約】【課題】各電源線を異なる電圧値に設定しつつレベルシフタの設置数の低減を図り、装置全体の低消費電力化を達成するとともに、必要とされる設置面積および設計工数の低減を実現する半導体装置を提供すること。【解決手段】複数の電源線Ｖとこの電源線Ｖに択一的に接続された複数のセルＣを含むブロック回路ＢＬＫを複数備え、ブロック回路ＢＬＫ内における少なくとも１つの電源線Ｖの電圧値が、ブロック回路ＢＬＫ内における他の電源線Ｖの電圧値とは異なる電圧に設定され、ブロック回路ＢＬＫ内の複数の電源線Ｖの電圧値の組み合わせと、少なくとも１つの他のブロック回路ＢＬＫ内の複数の電源線Ｖの電圧値の組み合わせが、異なる半導体装置１０。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の電源線と前記電源線に択一的に接続された複数のセルを含むブロック回路を複数備え、
前記ブロック回路内における少なくとも１つの電源線の電圧値が、前記ブロック回路内における他の電源線の電圧値とは異なる電圧に設定され、
前記ブロック回路内の複数の電源線の電圧値の組み合わせと、少なくとも１つの他のブロック回路内の複数の電源線の電圧値の組み合わせが、異なることを特徴とする半導体装置。
【請求項２】
前記ブロック回路内における少なくとも１つの電源線の電圧値と、前記ブロック回路内における他の電源線の電圧値との間の電圧差が、
前記電源線間における電圧差と消費電力との非直線性を利用して設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
相互に隣接する前記ブロック回路において、
一方の前記ブロック回路内における最大の電源線の電圧値と、もう一方の前記ブロック回路内における最大の電源線の電圧値の差が、
前記電源線間における電圧差と消費電力との非直線性を利用して設定されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ブロック回路内における一の電源線と少なくとも１つの他の電源線との間の電圧差は、
前記ブロック回路内の異なる電源線に接続されたセル間にレベルシフタを配置した場合の消費電力より、前記ブロック回路内の異なる電源線に接続されたセル間にレベルシフタを配置しない場合の消費電力が小さくなるような設定値で、
設定されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記ブロック回路内における最大の電圧値で設定された電源線と最小の電圧値で設定された電源線との間における電圧差は、前記電源線間における電圧差と消費電力との非直線性を利用して設定されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数のセルの出力と前記複数のセルの入力が、直接に接続されていることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
互いに異なる電圧の電源線で動作する複数のセルのうち、前記電源線の電圧差が予め定められた範囲にあるセル同士を同一のブロック回路内に配置することにより、消費電力を低減することを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、携帯端末機用の半導体装置に関する。
【背景技術】
【０００２】
一般に、バッテリを動作電源とする携帯端末機の普及により、半導体装置の長期間動作が求められており、この長時間動作を実現するためには、半導体装置の低電力化手法が不可欠になっている。
【０００３】
そして、一般に、効果的な低電力化手法としてスタンダードセル(以下、セルと称する)レベルでの電源設定手法が知られている。
【０００４】
この電源設定手法は、クリティカルパスを構成するセル以外のセルの動作電源の電圧値を下げることで、装置全体の低電力化を図る手法である。
【０００５】
この電源設定手法の具体的な一例を図６に示す。
【０００６】
図６に示す一例では、性能的に余裕が小さいクリティカルパスに含まれるセルＣｍに接続された電源線Ｖｍを高電圧値に設定するとともに、性能的に余裕が大きいショートパスに含まれるセルＣｎに接続された電源線Ｖｎを低電圧値に設定し、そして、セルＣｍとセルＣｎとの間で信号伝達を行うように設計している。
【０００７】
この際、高電圧値の電源線Ｖｍに接続されたセルＣｍと低電圧値の電源線Ｖｎに接続されたセルＣｎとの間で正しく信号伝達を行う必要があるが、低電圧値の電源線Ｖｎに接続されたセルＣｎの出力を高電圧値の電源線Ｖｍに接続されたセルＣｍへ入力する場合、セルＣｍには中途半端な電圧レベルが入力されるため、（１）セルＣｍの論理閾値とセルＣｎからの出力が近い電圧レベルにあるために雑音などの影響で簡単に誤動作が生じる、（２）リーク電流が増加する、などの理由で、高電圧値の電源線Ｖｍに接続されたセルＣｍと低電圧値の電源線Ｖｎに接続されたセルＣｎとの間に、特許文献１に示すようなレベルシフタＬＳを配置する必要があった（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２８８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、異なる電圧値の電源線にそれぞれ接続されたセルＣｍ、Ｃｎ間にレベルシフタＬＳを配置した半導体装置では、以下のような問題が生じる。
【００１０】
第１の問題は、レベルシフタＬＳを設置した分だけ消費電力が増大することである。
【００１１】
第２の問題は、レベルシフタＬＳを設置した分だけ物理的に必要とされる設置面積が増加することである。
【００１２】
第３の問題は、レベルシフタＬＳの設置のために、設計段階における設計工数が増大してしまうことである。
すなわち、第３の問題は、配置配線後の配線遅延を基に、セルの電源線を設定した後にしか、レベルシフタＬＳを設置できないことに起因する。
詳述すると、セルレベルでの電源設定を実施する際の設計フローは、（１）単一の電源線しか利用しない通常の設計フローでの配置配線、（２）配線遅延を考慮したタイミング余裕からの各セルの電源線の電位の算出、（３）レベルシフタＬＳの設置箇所の特定、（４）電源線の繋ぎ変えおよびレベルシフタＬＳの配置のための再配置配線の実施、という各フローから構成されるため、設計工数が増大する。
そして、特に、長時間の作業を必要とする配置配線をフロー（１）およびフロー（４）の２度に亘って実施する必要がある。
【００１３】
そこで、本発明は、従来の問題を解決するものであって、すなわち、本発明の目的は、各電源線を異なる電圧値に設定しつつレベルシフタの設置数の低減を図り、装置全体の低消費電力化を達成するとともに、必要とされる設置面積および設計工数の低減を実現する半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、複数の電源線と前記電源線に択一的に接続された複数のセルを含むブロック回路を複数備え、前記ブロック回路内における少なくとも１つの電源線の電圧値が、前記ブロック回路内における他の電源線の電圧値とは異なる電圧に設定され、前記ブロック回路内の複数の電源線の電圧値の組み合わせと、少なくとも１つの他のブロック回路内の複数の電源線の電圧値の組み合わせが、異なることにより、前述した課題を解決したものである。
【００１５】
なお、本発明の半導体装置で言うところの「セル」とは、半導体装置の設計時に用いられるスタンダードセル(スタセル)のことで、目的の機能を実現するために、標準化された機能ブロックを組み合わせたＩＣのことを意味している。
【発明の効果】
【００１６】
本発明の半導体装置によれば、レベルシフタの設置を必要としない程度の電圧差で、各電源線を異なる電圧値で設定することにより、各セル間の円滑な信号伝達を阻害することなく、レベルシフタの設置の回避またはレベルシフタの設置数の低減を実現するため、装置全体の低消費電力化を達成できるとともに、レベルシフタの設置に伴って生じる設置面積の増大および設計工数の増大を回避できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施例である半導体装置を示すブロック図である。
【図２】第１実施例における半導体装置の具体的な配置配線を示す説明図である。
【図３】ブロック回路間におけるセル間の信号伝達の制約を説明する説明図である。
【図４】電源線間の電圧差の設定値を説明する説明図である。
【図５】本発明の第２実施例である半導体装置を示すブロック図である。
【図６】従来の半導体装置を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本発明の第１実施例である半導体装置１０を図面に基づいて説明する。
【実施例】
【００１９】
本発明の第１実施例である半導体装置１０は、携帯端末機内に設置される半導体装置であり、単結晶シリコンのような１つの半導体チップにＣＭＯＳ集積回路製造技術により形成されるものである。
なお、半導体装置の製造方法については、特に、制限はない。
【００２０】
半導体装置１０は、図１に示すように、４つのブロック回路ＢＬＫ（ＢＬＫ１〜ＢＬＫ４）を備えている。
【００２１】
各ブロック回路ＢＬＫは、図１に示すように、６つのセルＣ（Ｃ１ａ〜Ｃ４ｂ）と、３つのセルＣに共通して接続される２つの電源線Ｖ（Ｖ１〜Ｖ４）とをそれぞれ備えている。
【００２２】
図１を用いて具体的に説明すると、ブロック回路ＢＬＫ１は、電源線Ｖ１（１．０Ｖ）、電源線Ｖ２（０．９Ｖ）、電源線Ｖ１（１．０Ｖ）に接続される３つのセルＣ１ａ、および、電源線Ｖ２（０．９Ｖ）に接続される３つのセルＣ１ｂを有している。
これらセルＣ１ａとセルＣ１ｂは、クリティカルパスを構成している。
【００２３】
ブロック回路ＢＬＫ２は、電源線Ｖ２（０．９Ｖ）、電源線Ｖ３（０．８Ｖ）、電源線Ｖ２（０．９Ｖ）に接続される３つのセルＣ２ａ、および、電源線Ｖ３（０．８Ｖ）に接続される３つのセルＣ２ｂを有している。
【００２４】
ブロック回路ＢＬＫ３は、電源線Ｖ２（０．９Ｖ）、電源線Ｖ３（０．８Ｖ）、電源線Ｖ２（０．９Ｖ）に接続される３つのセルＣ３ａ、および、電源線Ｖ３（０．８Ｖ）に接続される３つのセルＣ３ｂを有している。
【００２５】
ブロック回路ＢＬＫ４は、電源線Ｖ３（０．８Ｖ）、電源線Ｖ４（０．７Ｖ）、電源線Ｖ３（０．８Ｖ）に接続される３つのセルＣ４ａ、および、電源線Ｖ４（０．７Ｖ）に接続される３つのセルＣ４ｂを有している。
【００２６】
また、電源線Ｖ１（１．０Ｖ）は、図１および図２に示すように、ブロック回路ＢＬＫ１の各セルＣ１ａに接続されている。
【００２７】
電源線Ｖ２（０．９Ｖ）は、図１および図２に示すように、ブロック回路ＢＬＫ１の各セルＣ１ｂ、および、ブロック回路ＢＬＫ２の各セルＣ２ａ（ブロック回路ＢＬＫ３の各セルＣ３ａ）に接続されている。
【００２８】
電源線Ｖ３（０．８Ｖ）は、図１および図２に示すように、ブロック回路ＢＬＫ２の各セルＣ２ｂ、および、ブロック回路ＢＬＫ３の各セルＣ３ｂ（ブロック回路ＢＬＫ４の各セルＣ４ａ）に接続されている。
【００２９】
電源線Ｖ４（０．８Ｖ）は、図１および図２に示すように、ブロック回路ＢＬＫ４の各セルＣ４ｂに接続されている。
【００３０】
そして、全てのブロック回路ＢＬＫにおいて、各ブロック回路ＢＬＫ内における一の電源線Ｖと他の電源線Ｖとの間の電圧差は、０．１Ｖに設定されている。
この０．１Ｖは、後述する所定の設定値αの範囲内に属している。
【００３１】
次に、本実施例における各セルＣ間の信号伝達の制約条件に関して、図２および図３に基づいて以下に説明する。
なお、図２および図３に示す各セルＣ間を相互に繋ぐ矢印付の点線は、各セルＣ間で行われる信号伝達を示している。
【００３２】
まず、本実施例においては、相互に信号伝達を行うセルＣに電力を供給する２つの電源線Ｖ間の電圧差は、０．１Ｖ以下に設定されている。
この０．１Ｖは、後述する所定の設定値αの範囲内に属している。
【００３３】
具体的に説明すると、まず、図示はしないが、同一のブロック回路ＢＬＫ内における全てのセルＣ間においては、信号伝達が行われる。
ブロック回路ＢＬＫ１を例にとって具体的に説明すると、各セルＣ１ａ間、各セルＣ１ｂ間、セルＣ１ａとセルＣ１ｂとの間では、相互に信号伝達が行われる。
他のブロック回路ＢＬＫ２内、ブロック回路ＢＬＫ３内、ブロック回路ＢＬＫ４内についても同様であるため、具体的な説明は省略する。
【００３４】
そして、ブロック回路ＢＬＫ間におけるセルＣ間の信号伝達、すなわち、一のブロック回路ＢＬＫのセルＣと他のブロック回路ＢＬＫのセルＣとの間における信号伝達に関しては、相互に信号伝達を行うセルＣに電力を供給する２つの電源線Ｖ間の電圧差が０．１Ｖ以下である場合のみ、セルＣ間で信号伝達が行われる。
【００３５】
ブロック回路ＢＬＫ１のセルＣ１ａ、Ｃ１ｂとブロック回路ＢＬＫ２のセルＣ２ａ、Ｃ２ｂを例にとって具体的に説明すると、図２および図３に示すように、セルＣ１ａとセルＣ２ａとの間、セルＣ１ｂとセルＣ２ａとの間、セルＣ１ｂとセルＣ２ｂとの間は、信号伝達が行われるのに対して、セルＣ１ａとセルＣ２ｂ間では、信号伝達が行われない。
【００３６】
これは、セルＣ１ａに接続される電源線Ｖ１（１．０Ｖ）とセルＣ２ｂに接続される電源線Ｖ３（０．８Ｖ）との間の電圧差が、０．２Ｖであり、セルＣ１ａの論理閾値とセルＣ２ｂからの出力が近い電圧レベルにあるために雑音などの影響で簡単に誤動作が生じたり、リーク電流が増加するためである。
【００３７】
また、ブロック回路ＢＬＫ１とブロック回路ＢＬＫ３との間、ブロック回路ＢＬＫ２とブロック回路ＢＬＫ４との間、ブロック回路ＢＬＫ３とブロック回路ＢＬＫ４との間においても、前述した信号電圧の制約条件が同様に設けられており、その具体的な説明は省略する。
なお、１．０Ｖの電源線Ｖに接続されたセルＣと、０．８Ｖの電源線Ｖに接続されたセルＣとを接続したい場合は、バッファとして、これらセルＣ間に、０．９Ｖの電源線Ｖに接続されたセルＣを挿入する。
すなわち、例えば、図３におけるブロック回路ＢＬＫ１のセルＣ１ａ（１．０Ｖ）と、ブロック回路ＢＬＫ４におけるセルＣ４ａ（０．８Ｖ）を接続する場合、ブロック回路ＢＬＫ２のセルＣ２ａ（０．９Ｖ）またはブロック回路ＢＬＫ３のセルＣ３ａ（０．９Ｖ）を、バッファとして、セルＣ１ａ（１．０Ｖ）とセルＣ４ａ（０．８Ｖ）との間に挿入する。
また、同様に、０．９Ｖの電源線Ｖに接続されたセルＣと、０．７Ｖの電源線Ｖに接続されたセルＣとを接続する場合は、これらセルＣ間に０．８Ｖの電源線Ｖに接続されたセルＣを挿入する。
また、同様に、１．０Ｖの電源線Ｖに接続されたセルＣと、０．７Ｖの電源線Ｖに接続されたセルＣとを接続する場合は、これらセルＣ間に、０．９Ｖの電源線Ｖに接続されたセルＣと０．８Ｖの電源線Ｖに接続されたセルＣとを挿入しても何ら構わない。
【００３８】
次に、前述した電源線Ｖ間の電圧差の所定の設定値α（本実施例においては、０．１Ｖ）の技術的意義について、図４に基づいて説明する。
【００３９】
まず、一般に、半導体装置の低電力化手法として、クリティカルパスを構成するセルＣｙ以外のセルＣｘの電源線Ｖｘの電圧値を、セルＣｙに接続される電源線Ｖｙより低く設定し、装置全体の消費電力を抑制する手法が取られる。
【００４０】
この時、低電圧値の電源線Ｖｘと高電圧値の電源線Ｖｙとの間の電圧差（Ｖｙ−Ｖｘ）が、大きい、すなわち、一定値以上である場合、低電圧値の電源線Ｖｘに接続されたセルＣｘの出力を高電圧値の電源線Ｖｙに接続されたセルＣｙへ入力する際に、セルＣｙには中途半端な電圧レベルが入力されることになり、雑音、誤作動、リーク電流の増加などが生じるという問題がある。
そのため、一般に、電圧差（Ｖｙ−Ｖｘ）が大きい場合、セルＣｘとセルＣｙとの間に、信号レベルを変換するレベルシフタＬＳが配置される。
【００４１】
セルＣｘとセルＣｙとの間にレベルシフタＬＳを設置した場合における電圧差（Ｖｙ−Ｖｘ）と消費電力との関係を、図４のグラフに点線で示す。
なお、図４に示すグラフにおいては、Ｖｙを一定値に固定し、Ｖｘの電圧値を下げることで、電圧差（Ｖｙ−Ｖｘ）の電圧差を変化させている。
そして、図４のグラフから明らかなように、レベルシフタＬＳを設置した場合、電圧差（Ｖｙ−Ｖｘ）が大きくなるにつれて消費電力が小さくなるという直線性の特性が、電圧差（Ｖｙ−Ｖｘ）と消費電力との間で示される。
【００４２】
他方、セルＣｘとセルＣｙとの間にレベルシフタＬＳを設置しない場合における電圧差（Ｖｙ−Ｖｘ）と消費電力との関係を、図４のグラフに実線で示す。
そして、図４のグラフから明らかなように、レベルシフタＬＳを設置しない場合、電圧差（Ｖｙ−Ｖｘ）が一定値β以下の範囲では、電圧差（Ｖｙ−Ｖｘ）が大きくなるにつれて消費電力が小さくなり、電圧差（Ｖｙ−Ｖｘ）が一定値β以上の範囲では、電圧差（Ｖｙ−Ｖｘ）が大きくなるにつれて消費電力が大きくなるという非直線性の特性が、電圧差（Ｖｙ−Ｖｘ）と消費電力との間で示される。
ここで、電圧差（Ｖｙ−Ｖｘ）が一定値β以上の範囲において、電圧差（Ｖｙ−Ｖｘ）が大きくなるにつれて消費電力が大きくなるのは、リーク電力が増加することに起因している。
【００４３】
そして、本発明における電源線Ｖ間の電圧差に関する所定の設定値αは、レベルシフタＬＳを設置しない場合の消費電力と、レベルシフタＬＳを設置した場合の消費電力とが、相互に同じになる値のことを意味している。
すなわち、本発明における電源線Ｖ間の電圧差に関する所定の設定値αの範囲内とは、ブロック回路ＢＬＫ内の異なる電源線Ｖに接続されたセルＣ間にレベルシフタＬＳを配置した場合の消費電力より、ブロック回路ＢＬＫ内の異なる電源線Ｖに接続されたセル間ＣにレベルシフタＬＳを配置しない場合の消費電力が小さくなるような範囲内のことを意味している。
【００４４】
このようにして得られた本発明の第１実施例である半導体装置１０では、同一のブロック回路ＢＬＫ内における一の電源線Ｖと他の電源線Ｖとの間の電圧差を、電源線Ｖ間における電圧差と消費電力との非直線性を利用して設定値α以下に設定することにより、同一のブロック回路ＢＬＫ内にレベルシフタＬＳを設置する必要性を回避しつつ、一の電源線Ｖより他の電源線Ｖの電圧値を下げて、装置全体の低消費電力化を達成できる。
【００４５】
また、複数のブロック回路のうち一のブロック回路ＢＬＫの電源線Ｖと、他のブロック回路ＢＬＫの電源線Ｖとの間の電圧差を、電源線Ｖ間における電圧差と消費電力との非直線性を利用して設定値α以下に設定することにより、異なるブロック回路ＢＬＫ間にレベルシフタＬＳを設置する必要性を回避しつつ、一の電源線Ｖより他の電源線Ｖの電圧値を下げて、装置全体の低消費電力化を更に達成できる。
【００４６】
また、一のブロック回路ＢＬＫのセルＣと、他のブロック回路ＢＬＫのセルＣとの間における信号伝達に一定の制約条件、すなわち、相互に信号伝達を行う２つのセルＣに電力を供給する２つの電源線Ｖ間の電圧差が設定値α（０．１Ｖ）以下である場合にのみ、２つのセルＣ間で信号伝達を行うという制約条件を設けることにより、２つのセルＣ間で雑音、誤作動、リーク電流の増加などが生じることを防止して、レベルシフタＬＳの設置を回避できる。
【００４７】
また、前述したように、レベルシフタＬＳの設置を回避できるため、レベルシフタＬＳの設置に伴って物理的に必要とされる設置面積や設計工数の増大を回避できる。
【００４８】
また、隣接するブロック回路ＢＬＫ間で、電源線Ｖの電圧値を段階的に下げていくことにより、装置全体で大きな電圧差（本実施例の場合、０．３Ｖ）を得ることができる。
【００４９】
そして、隣接するブロック回路ＢＬＫが、同一の電圧値の電源線Ｖを共通して用いていることにより、隣接するブロック回路ＢＬＫ間で共通の電源線Ｖを利用できるため、配置配線が単純化し、配置配線に係る作業負担を低減できる。
【００５０】
なお、上述した本発明の第１実施例では、電源線Ｖ間における電圧差の設定値αを０．１Ｖであるものとして説明したが、この０．１Ｖという数値は、本発明の説明を容易にするために架空に設定したものであり、本発明の設定値αは、装置全体の配置配線や各電源線Ｖの設定などに応じて、適宜決定されるものである。
【００５１】
また、上記では、一のブロック回路ＢＬＫのセルＣと、他のブロック回路ＢＬＫのセルＣとの間で、相互に信号伝達を行う２つのセルＣに電力を供給する２つの電源線Ｖ間の電圧差が設定値α（０．１Ｖ）以下である場合にのみ、この２つのセルＣ間で信号伝達を行うものとして説明したが、２つの電源線Ｖ間の電圧差が設定値α（０．１Ｖ）以上になる２つのセルＣ間で信号伝達を行うように設定しても何ら構わない。
これは、上記のように２つの電源線Ｖ間の電圧差が設定値α（０．１Ｖ）以上になる２つのセルＣ間で信号伝達を行うように設定したセルの組み合わせを一部(装置全体のセルの組み合わせ数に比べて十分小さい数で)許容することで、電源電位設定の制約が解消されて容易に設計できるようになる可能性があるためである。
このとき、２つの電源線Ｖ間の電圧差が設定値α（０．１Ｖ）以上になる２つのセルにより電力が増加したとしても、装置全体に占める割合が少ないため装置全体に与える影響が非常に少ない。
また、２つの電源線Ｖ間の電圧差が設定値α（０．１Ｖ）以上になる２つのセルＣ間で信号伝達を行う場合、前述したように、２つのセル間で直接に信号伝達を行う方法以外にも、２つのセル間にレベルシフタＬＳを設置する方法や、２つの電源線Ｖの中間に位置する電圧値で設定された電源線Ｖに接続されたセルＣを２つのセルＣの間に介在させる方法等が挙げられる。
いずれの方法を採用した場合であっても、２つの電源線Ｖ間の電圧差が設定値α（０．１Ｖ）以上になる２つのセルＣの関係は、装置全体に占める割合が少ないため、その影響は少ない。
そのため、装置全体の設計に応じて、これら方法を適宜採用すればよい。
【００５２】
そして、本発明におけるブロック回路ＢＬＫ、電源線Ｖ、セルＣ等の具体的な設置個数や接続関係等は、上記の説明に限定されるものでないことは言うまでもない。
【００５３】
次に、本発明の第２実施例である半導体装置２０について、図５に基づいて説明する。
ここで、レベルシフタＬＳの設置および各電源線Ｖの電圧値の設定以外の構成に関しては、前述した第１実施例と全く同じであるため、レベルシフタＬＳの設置および各電源線Ｖの電圧値の設定以外の構成についてはその説明を省略する。
【００５４】
まず、本発明の第２実施例である半導体装置２０では、図５に示すように、電源線Ｖの電圧値設定が、第１実施例の半導体装置１０とは異なる。
具体的には、図５に示すように、ブロック回路ＢＬＫ１は、電源線Ｖ１（１．０Ｖ）と電源線Ｖ２（０．９Ｖ）とを有し、ブロック回路ＢＬＫ２は、電源線Ｖ５（０．７５Ｖ）と電源線Ｖ６（０．６５Ｖ）とを有し、ブロック回路ＢＬＫ３は、電源線Ｖ２（０．９Ｖ）と電源線Ｖ３（０．８Ｖ）とを有し、ブロック回路ＢＬＫ４は、電源線Ｖ７（０．５Ｖ）と電源線Ｖ８（０．４Ｖ）とを有している。
【００５５】
そして、全てのブロック回路ＢＬＫにおいて、各ブロック回路ＢＬＫ内における一の電源線Ｖと他の電源線Ｖとの間の電圧差は、０．１Ｖに設定されている。
この０．１Ｖは、前述した所定の設定値αの範囲内に属している。
【００５６】
しかしながら、第２実施例の半導体装置２０では、ブロック回路ＢＬＫ１とブロック回路ＢＬＫ２との間、ブロック回路ＢＬＫ２とブロック回路ＢＬＫ４との間、ブロック回路ＢＬＫ３とブロック回路ＢＬＫ４との間において、各ブロック回路の電源線Ｖ間の電圧差が、設定値α以上に設定されている。
【００５７】
具体的に説明すると、ブロック回路ＢＬＫ１とブロック回路ＢＬＫ２との間における電源線Ｖ間の電圧差の最小値は、Ｖ２（０．９Ｖ）とＶ５（０．７５Ｖ）との電圧差である０．１５Ｖであり、また、ブロック回路ＢＬＫ２とブロック回路ＢＬＫ４との間における電源線Ｖ間の電圧差の最小値は、Ｖ６（０．６５Ｖ）とＶ７（０．５Ｖ）との電圧差である０．１５Ｖであり、また、ブロック回路ＢＬＫ３とブロック回路ＢＬＫ４との間における電源線Ｖ間の電圧差の最小値は、Ｖ３（０．８Ｖ）とＶ７（０．５Ｖ）との電圧差である０．１５Ｖである。
この０．１５Ｖは、設定値αの範囲外に属している。
【００５８】
そのため、第２実施例の半導体装置２０では、ブロック回路ＢＬＫ１とブロック回路ＢＬＫ２との間、ブロック回路ＢＬＫ２とブロック回路ＢＬＫ４との間、ブロック回路ＢＬＫ３とブロック回路ＢＬＫ４との間に、レベルシフタＬＳ１、ＬＳ２、ＬＳ３がそれぞれ配置されている。
【００５９】
このようにして得られた本発明の第２実施例である半導体装置２０では、ブロック回路ＢＬＫ間に限定してレベルシフタＬＳを設置したことにより、レベルシフタＬＳの設置数を３つに抑えることができるため、レベルシフタＬＳの設置に伴って物理的に必要とされる設置面積や設計工数の増大等の影響を最小限に抑えつつ、ブロック回路ＢＬＫ間における電源線Ｖの電圧差を大きく設定して、装置全体で大きな電圧差（本実施例の場合、０．６Ｖ）を得ることができる。
【００６０】
なお、上述した本発明の第２実施例では、レベルシフタＬＳを３箇所に設置したが、レベルシフタＬＳの設置数は、これに限られるものではなく、必要に応じて、レベルシフタＬＳの設置数を適宜決定すればよい。
【００６１】
また、第１実施例および第２実施例に共通して、レベルシフタＬＳを各ブロック回路ＢＬＫ内に設置しても何ら構わない。
【符号の説明】
【００６２】
１０、２０                    ・・・  半導体装置
ＢＬＫ（ＢＬＫ１〜ＢＬＫ４）  ・・・  ブロック回路
Ｃ（Ｃ１ａ〜Ｃ４ｂ）          ・・・  セル
Ｖ（Ｖ１〜Ｖ４）              ・・・  電源線
ＬＳ（ＬＳ１〜ＬＳ３）        ・・・  レベルシフタ
【図１】
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【図２】
2011188018.tif 000004
【図３】
2011188018.tif 000005
【図４】
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【図５】
2011188018.tif 000007
【図６】
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