(57)【要約】【課題】バスの配線数の増大を抑止しつつ、緊急を要する事態には即応的に割り込み要求を伝送することが可能な通信集中制御システムおよび通信集中制御方法を提供する。【解決手段】マスタ装置２０および複数のスレーブ装置３０はフレーム同期信号に同期して双方向通信可能で、通信バス４０は、データレベルを含む複数の信号レベルが設定される多値信号が伝送され、多値信号はデータレベルに加えて、ひとつの信号レベルがフレームクロックに割り当てられ、他のひとつの信号レベルが割り込みの衝突に割り当てられ、マスタ装置２０は、フレームクロックとアドレス信号を通信バスに送信し、アクノレッジ信号と割り込み信号ＩＲを通信バスから受信し、データを通信バスに対して送受信し、各スレーブ装置３０はフレームクロックとアドレス信号を通信バス４０から受信し、アクノレッジ信号と割り込み信号を通信バスに送信し、データをバスに対して送受信する。【選択図】図９
2011050000.tif 000002
【特許請求の範囲】
【請求項１】
フレーム同期信号を発信するマスタ装置と、
通信バスと、
上記マスタ装置と上記通信バスにより接続された複数のスレーブ装置と、を有し、
上記マスタ装置および上記複数のスレーブ装置は、
上記通信バスを通して、上記マスタ装置が発信する上記フレーム同期信号に同期して双方向通信可能で、
上記通信バスは、
データレベルを含む複数の信号レベルが設定される多値信号が伝送され、
上記多値信号は、
データレベルに加えて、ひとつの信号レベルがフレームクロックに割り当てられ、他のひとつの信号レベルが割り込みの衝突に割り当てられ、
上記マスタ装置は、
フレームクロックとアドレス信号を上記通信バスに送信し、アクノレッジ信号と割り込み信号を上記通信バスから受信し、データを上記通信バスに対して送受信し、
上記各スレーブ装置は、
フレームクロックとアドレス信号を上記通信バスから受信し、アクノレッジ信号と割り込み信号を上記通信バスに送信し、データを上記通信バスに対して送受信する
通信集中制御システム。
【請求項２】
上記スレーブ装置は、
割り込みを発行すべきトリガーイベントが発生すると上記通信バスを介して割り込み要求を発行することが可能で、
上記スレーブ装置およびマスタ装置は、
複数の上記スレーブ装置が、同時並列的に割り込み要求を発行した状態である割り込み要求の衝突を上記通信バスの信号レベルにより検出可能である
請求項１記載の通信集中制御システム。
【請求項３】
上記マスタ装置は、
指定したアドレスをもつ上記スレーブ装置が上記通信バスを介して当該マスタ装置と通信するポーリング動作を行い、
上記各スレーブ装置は、
上記ポーリング動作時に、トリガーイベントが発生すると、割り込み要求を発行することが可能で、割り込み要求の衝突も検出可能である
請求項２記載の通信集中制御システム。
【請求項４】
上記複数のスレーブ装置は、
割り込みの優先順位が割り振られており、
上記トリガーイベントが発生すると、上記優先順位が高い順に割り込み処理を行う
請求項２または３記載の通信集中制御システム。
【請求項５】
上記通信バスを伝送される多値信号は、
双方向データを表す第１のレベルおよび当該第１のレベルより高い第２のレベルと、
上記第２のレベルより高くまたは上記第１のレベルより低く上記マスタ装置が送信するフレームクロックを表す第３のレベルと、
上記第１のレベルより低くまたは上記第２のレベルより高く複数の上記スレーブ装置が同時並列的に割り込み要求を発行したとの第４のレベルを含む
請求項１から４のいずれか一に記載の通信集中制御システム。
【請求項６】
上記マスタ装置は、
上記通信バスと接続される接続ノードと、
上記通信バスの電位を上記第３のレベルと第１のレベルと第２のレベルの３値に駆動する出力部と、
上記通信バスを伝送され、接続ノードにより入力した上記スレーブ装置からのデータ、割り込み信号を受信し、データの検出、割り込み状態の検出を行う受信部と、を含む
請求項５記載の通信集中制御システム。
【請求項７】
上記各スレーブ装置は、
上記通信バスと接続される接続ノードと、
上記通信バスの電位を第１のレベルと第２のレベルに駆動する出力部と、
上記通信バスを伝送され、接続ノードにより入力した上記マスタ装置からのフレームクロック、データ、割り込み信号を受信し、クロックの検出、データの検出、割り込み状態の検出を行う受信部と、を含む
請求項５または６記載の通信集中制御システム。
【請求項８】
上記各スレーブ装置は、
上記受信部で検出したクロックにより当該スレーブ装置が上記通信バスに信号を送受信するためのクロックを生成する機能を有する
請求項７記載の通信集中制御システム。
【請求項９】
上記通信バスを伝送される上記多値信号の上記第１のレベル、第２のレベル、第３のレベル、および第４のレベルは、
上記マスタ装置の出力部および上記各スレーブ装置の出力部の協働により設定される
請求項５から７のいずれか一に記載の通信集中制御システム。
【請求項１０】
上記各スレーブ装置は、
多数のセンサおよびアクチュエータがスター配線されており、
初期化動作においてスレーブ装置をアクチュエータ駆動ポートか、センサ読み取りポートかのコンフィギュアの決定、並びに割り込み要求の権利のコンフィギュアを決定可能である
請求項１から９のいずれか一に記載の通信集中制御システム。
【請求項１１】
上記マスタ装置は、
上記通信バスを通して上記スレーブ装置のコンフィギュアを決定する情報を送信可能で、
上記各スレーブ装置は、
上記コンフィギュアを決定する情報を受信してアクチュエータ駆動ポートか、センサ読み取りポートかのコンフィギュアの決定、並びに割り込み要求の権利のコンフィギュアを決定する
請求項１０記載の通信集中制御システム。
【請求項１２】
上記各スレーブ装置は、
上記センサおよび上記アクチュエータの少なくとも一方がＯＮ、ＯＦＦの１ビットデータでよいものか、多ビットの階調データを持つものかというコンフィギュアを初期化可能で、
１ビットデータのセンサ、アクチュエータ・デバイスが多数接続されたスレーブ装置では、１フレームで当該スレーブ装置に接続するすべてのデバイスのデータを並列に伝送することが可能で、多ビット階調データを送信することも可能である
請求項１０または１１記載の通信集中制御システム。
【請求項１３】
フレーム同期信号を発信するマスタ装置と複数のスレーブ装置を、通信バスにより接続し、
上記通信バスに、
データレベルを含む複数の信号レベルが設定される多値信号が伝送し、
上記多値信号には、
データレベルに加えて、ひとつの信号レベルがフレームクロックに割り当て、他のひとつの信号レベルが割り込みの衝突に割り当て、
上記マスタ装置により、
フレームクロックとアドレス信号を上記通信バスに送信し、アクノレッジ信号と割り込み信号を上記通信バスから受信し、データを上記通信バスに対して送受信し、
上記各スレーブ装置により、
フレームクロックとアドレス信号を上記通信バスから受信し、アクノレッジ信号と割り込み信号を上記通信バスに送信し、データを上記通信バスに対して送受信し、
上記通信バスを通して、上記マスタ装置が発信する上記フレーム同期信号に同期して双方向通信を行い、
上記スレーブ装置により、
割り込みを発行すべきトリガーイベントが発生すると上記通信バスを介して割り込み要求を発行し、
上記スレーブ装置およびマスタ装置において、
複数の上記スレーブ装置が、同時並列的に割り込み要求を発行した状態である割り込み要求の衝突を上記通信バスの信号レベルにより検出する
通信集中制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリンタや複写機等の多数のセンサとアクチュエータを有する系を集中制御する集中制御システムに係り、特に、一つのマスタ装置と複数のスレーブ装置間のバスを通した通信制御を行う通信集中制御システムおよび通信集中制御方法に関するものである。
【背景技術】
【０００２】
多数のセンサとアクチュエータを有する系を集中制御する場合、たとえば図１に示すように、制御ＣＰＵ１を中心として全センサ２およびアクチュエータ３を、スター配線することが行われる。
しかし、スター配線することは、配線の密集により困難であり、現実的ではない。
【０００３】
これに対して、図２に示すように、制御ＣＰＵ１側のマスタ装置４とアクチュエータ３またはセンサ２が接続される複数のスレーブ装置５をバス６で接続して配線を減らすことは有効である。
【０００４】
また、各センサとアクチュエータがバスインターフェイスをもつオーバーヘッドを解消するには、図３に示すような配線が有効である。
すなわち、バスインターフェイスをもつスレーブ装置５ａをバス上に複数接続してスレーブ装置５ａを中心としてセンサ２とアクチュエータ３をスター配線することも有効である。
【０００５】
バスによるデータ通信で制御が行われる系では、アクチュエータへの制御信号送信とセンサからの情報受信をある程度定期的に実行する必要があることから、バスのスケジューリングを制御ＣＰＵ１側がマスタ装置となって管理する。
マスタ装置はそれぞれのアクチュエータやセンサに必要な頻度でアクセスを行ってバスを介してデータのやり取りを行う。
例としてシングルマスタのＩ２Ｃバスを用いてシステム内のデバイスの制御やモニターを行うテレビジョン（ＴＶ）セット等がある。
【０００６】
このような系ではセンサから制御ＣＰＵへの情報伝達はマスタ装置がスレーブ装置にアクセスしない限り行われないポーリングという形態をとる。
【０００７】
また、特許文献１から３には、シリアルデータ伝送処理技術や多値符号伝送技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１４２８７２号公報
【特許文献２】特許第３４９６５０１号
【特許文献３】特公昭５９−３０３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、ポーリングの欠点はシステムにとって緊急を要する信号であってもマスタ装置がアクセスを行うまでは制御系に伝達されないことで、アクセスが行われるまでの遅延によっては系に致命的打撃が生じるおそれがある。
このため、緊急の信号を発する可能性のあるセンサには、図４に示すように、割り込み伝達のための専用配線７を要し、バスの線数が増えて配線の小型化ができないという不利益がある。
また、データが同期するクロックにもデータとは別の専用配線が必要で、さらに配線が増えてしまうことは避けられない。
【００１０】
本発明は、バスの配線数の増大を抑止しつつ、緊急を要する事態には即応的に割り込み要求を伝送することが可能な通信集中制御システムおよび通信集中制御方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１の観点の通信集中制御システムは、フレーム同期信号を発信するマスタ装置と、通信バスと、上記マスタ装置と上記通信バスにより接続された複数のスレーブ装置と、を有し、上記マスタ装置および上記複数のスレーブ装置は、上記通信バスを通して、上記マスタ装置が発信する上記フレーム同期信号に同期して双方向通信可能で、上記通信バスは、データレベルを含む複数の信号レベルが設定される多値信号が伝送され、上記多値信号は、データレベルに加えて、ひとつの信号レベルがフレームクロックに割り当てられ、他のひとつの信号レベルが割り込みの衝突に割り当てられ、上記マスタ装置は、フレームクロックとアドレス信号を上記通信バスに送信し、アクノレッジ信号と割り込み信号を上記通信バスから受信し、データを上記通信バスに対して送受信し、上記各スレーブ装置は、フレームクロックとアドレス信号を上記通信バスから受信し、アクノレッジ信号と割り込み信号を上記通信バスに送信し、データを上記通信バスに対して送受信する。
【００１２】
本発明の第２の観点の通信集中制御方法は、フレーム同期信号を発信するマスタ装置と複数のスレーブ装置を、通信バスにより接続し、上記通信バスに、データレベルを含む複数の信号レベルが設定される多値信号が伝送し、上記多値信号には、データレベルに加えて、ひとつの信号レベルがフレームクロックに割り当て、他のひとつの信号レベルが割り込みの衝突に割り当て、上記マスタ装置により、フレームクロックとアドレス信号を上記通信バスに送信し、アクノレッジ信号と割り込み信号を上記通信バスから受信し、データを上記通信バスに対して送受信し、上記各スレーブ装置により、フレームクロックとアドレス信号を上記通信バスから受信し、アクノレッジ信号と割り込み信号を上記通信バスに送信し、データを上記通信バスに対して送受信し、上記通信バスを通して、上記マスタ装置が発信する上記フレーム同期信号に同期して双方向通信を行い、上記スレーブ装置により、割り込みを発行すべきトリガーイベントが発生すると上記通信バスを介して割り込み要求を発行し、上記スレーブ装置およびマスタ装置において、複数の上記スレーブ装置が、同時並列的に割り込み要求を発行した状態である割り込み要求の衝突を上記通信バスの信号レベルにより検出する。
【発明の効果】
【００１３】
本発明によれば、バスの配線数の増大を抑止しつつ、緊急を要する事態には即応的に割り込み要求を伝送することができる。
【図面の簡単な説明】
【００１４】
【図１】制御ＣＰＵを中心として全センサおよびアクチュエータスター配線する例を示す図である。
【図２】制御ＣＰＵ側のマスタ装置とアクチュエータまたはセンサが接続される複数のスレーブ装置をバスで接続して配線する例を示す図である。
【図３】バスインターフェイスをもつスレーブ装置をバス上に複数接続してスレーブ装置を中心としてセンサとアクチュエータをスター配線する例を示す図である。
【図４】図３の構成に、マスタ装置とスレーブ装置間に割り込み専用線を接続した配線例を示す図である。
【図５】本発明の第１の実施形態に係る通信集中制御システムの構成例を示す図である。
【図６】本第１の実施形態に係る通信集中制御システムの要部の具体的な構成例を示す図である。
【図７】本第１の実施形態に係るマスタ装置の具体的な構成例を示す図である。
【図８】本第１の実施形態に係るスレーブ装置の具体的な構成例を示す図である。
【図９】本第１の実施形態に係るマスタ装置と複数のスレーブ装置による通信バスのレベル（電位）設定例を説明するための図である。
【図１０】本第１の実施形態の通信バスに伝送されるフレームのフォーマット例を示す図である。
【図１１】第１の実施形態に係るマスタ装置の割り込みに対する動作を説明するためのフローチャートである。
【図１２】第１の実施形態に係るスレーブ装置に割り込み（インタラプト）時の動作を説明するための図である。
【図１３】割り込み要求にスレーブ装置ごとにウエイトパラメータによる優先順位を持たせた場合の処理を説明するための図である。
【図１４】本第２の実施形態に係る通信集中制御システムの要部の具体的な構成例を示す図である。
【図１５】本第２の実施形態に係るマスタ装置と複数のスレーブ装置による通信バスのレベル（電位）設定例を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は次の順序で行う。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
【００１６】
＜１．第１の実施形態＞
図５は、本発明の第１の実施形態に係る通信集中制御システムの構成例を示す図である。
【００１７】
本通信集中制御システム１０は、一つのマスタ装置２０と、複数のスレーブ装置３０−１〜３０−ｎと、通信バス４０と、を含んで形成されている。
マスタ装置２０と複数のスレーブ装置３０−１〜３０−ｎは通信バス４０により接続されている。
【００１８】
［通信集中制御システムの全体概要］
マスタ装置２０および複数のスレーブ装置３０−１〜３０−ｎは、通信バス４０を通して、マスタ装置２０が発信するフレーム同期信号ＣＬＫに同期して双方向通信可能である。
マスタ装置２０は、フレームクロックＣＬＫとスレーブアドレス信号ＡＳ、ポートアドレス信号ＡＰ等を通信バス４０に送信する機能を有する。マスタ装置２０は、アクノレッジ信号ＡＣＫと割り込みを示す割り込み要求信号ＩＲを通信バスから受信し、データＤをバスに対して送受信する機能を有する。
【００１９】
各スレーブ装置３０（−１〜−ｎ）は、フレームクロックＣＬＫとアドレス信号ＡＳ，ＡＰ等を通信バス４０から受信し、アクノレッジ信号ＡＣＫと割り込み要求信号ＩＲを通信バスに送信し、データをバスに対して送受信する機能を有する。
【００２０】
通信バス４０は、複数の信号レベルが設定される多値信号が伝送される。
この多値信号は、通常のデータの「０」および「１」を表すロー（Ｌ）レベルとハイ（Ｈ）レベルに加えて２つの信号レベルが設定される。
ひとつの信号レベルがフレームクロックＣＬＫに割り当てられ、他のひとつの信号レベルが割り込みの衝突に割り当てられる。
本実施形態においては、ひとつの信号レベルは、Ｈレベルより電位が高くマスタ装置２０が送るフレームクロックＣＬＫを表すＳＨ（スーパーハイ）レベルである。
他のひとつの信号レベルは、複数のスレーブ装置３０−１〜３０−ｎが同時並列的に割り込み要求を発生したときのバス電位でありＬレベルより低いＩＬ（イリーガルロー）レベルである。
なお、本第１の実施形態において、Ｌレベルが第１のレベル、Ｈレベルが第２のレベル、ＳＨレベルが第３のレベル、ＩＬが第４のレベルに相当する。
【００２１】
たとえば通信バス４０には、一つのマスタ装置２０と最大３２個のスレーブ装置３０−１〜３０−３２（ｎ＝３２）が接続可能である。
各スレーブ装置３０（−１〜−ｎ）は最大８個のセンサ５０もしくはアクチュエータ６０が接続可能なポートＰＴを持つ。
【００２２】
本実施形態において、マスタ装置２０は、各スレーブ装置３０へのポートＰＴの属性の書き込み機能、およびスレーブ装置３０へのアクチュエータ駆動データの書き込み機能を有する。
さらに、マスタ装置２０は、各スレーブ装置３０からのセンサデータの読み出し機能、および各スレーブ装置３０からの割り込み要求の検出機能を有する。
【００２３】
各スレーブ装置３０は、マスタ装置２０からコンフィギュレーションレジスタＣＲＥＧに書き込まれる値で各ポートの属性が決定される。
ここで属性とは、ポートがセンサ・ポートかアクチュエータ・ポートか、センサ信号の閾値、アクチュエータの駆動入力振幅などである。
各スレーブ装置３０において、センサ属性を設定されたポートＰＴがアクセスされると読み出した値（リード値を）通信バス４０に返す。
各スレーブ装置３０において、アクチュエータ属性を設定されたポートＰＴがアクセスされるとデータレジスタＤＲＥＧに値が書き込まれる。
データレジスタＤＲＥＧに書き込まれた値は直ちにアクチュエータ６０に反映され、データレジスタＤＲＥＧが書き改められるまで反映は継続する。
【００２４】
以上、本実施形態に係る通信集中制御システムの全体概要について説明した。
以下では、本実施形態に係る通信集中制御システムを形成するマスタ装置２０、スレーブ装置３０（−１〜−ｎ）の具体的な構成および機能、並びに通信バス４０を伝送される多値信号の具体的な形成例について説明する。
【００２５】
図６は、本第１の実施形態に係る通信集中制御システムの要部の具体的な構成例を示す図である。
なお、図６においては、図面を簡単化し、理解を容易にするために一つのマスタ装置２０に対して２つのスレーブ装置３０−１，３０−２が通信バス４０により接続されている場合を例に示されている。
【００２６】
［マスタ装置の構成例］
図７は、本第１の実施形態に係るマスタ装置の具体的な構成例を示す図である。
【００２７】
マスタ装置２０は、接続ノードＮＤ２１、出力回路２１、受信回路２２、ＰＬＬ回路２３、水晶発振器２４、ラッチ２５−１〜２５−３、バス通信ステートマシン２６、およびシステム制御ＣＰＵ２７を有する。
【００２８】
出力回路２１は、通信バス４０の電位をＳＨレベルとＨレベルとＬレベルの３値に駆動する。
出力回路２１は、図６および図７に示すように、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２１、電流源Ｉ２１，Ｉ２２、および抵抗値Ｒの抵抗素子Ｒ２１を有している。
【００２９】
ＰＭＯＳトランジスタＰＴ２１は、ソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインが接続ノードＮＤ２１に接続され、ゲートがＰＬＬ回路２３で生成されるローレベルでアクティブのクロック信号ＸＣＬＫの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ２１は、ソースが電流Ｉｓを供給する電流源Ｉ２１に接続され、ドレインが接続ノードＮＤ２１に接続され、ゲートがラッチ２５−１によるデータＸＤＡＴＡ Ｗの供給ラインに接続されている。
電流Ｉｓを供給する電流源Ｉ２１は基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。
電流Ｉｏを供給する電流源Ｉ２２は、接続ノードＮＤ２１と基準電位ＶＳＳ（たとえばグランドＧＮＤ）との間に接続されている。
抵抗素子Ｒ２１は、一端が電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、他端が接続ノードＮＤ２１に接続されている。
【００３０】
受信回路２２は、通信バス４０を伝送され、接続ノードＮＤ２１により入力したスレーブ装置３０（−１〜−ｎ）からのデータや割り込み信号ＩＲを受信し、データの検出、割り込み状態の検出を行い、その結果をラッチ２５−１，２５−２に出力する。
受信回路２２は、図６および図７に示すように、データ検出器２２１およびイリーガル検出器２２２を有する。
【００３１】
データ検出器２２１は、通信バス４０の電位をＨレベルとＬレベルに関連付けた第１の閾値（ＶＨ＋ＶＬ）／２と比較してデータを検出し、検出したデータをラッチ２５−２に出力する。
本実施形態において、第１の閾値（ＶＨ＋ＶＬ）／２は、双方向データの「１」を表すＨレベルの電位ＨＶと双方向データの「０」を表すＬレベルの電位ＨＬとの中間値に設定される。
【００３２】
イリーガル検出器２２２は、通信バス４０の電位をＬレベルとＩＬレベルに関連付けた第２の閾値（ＶＬ＋ＶＩＬ）／２と比較してデータを検出し、検出した割り込み状態を示す信号ＸＩＬとしてラッチ２５−３に出力する。
本実施形態において、第２の閾値（ＶＬ＋ＶＩＬ）／２は、双方向データの「０」を表すＬレベルの電位ＨＬと、複数のスレーブ装置が同時に割り込み要求を発生したときのＬレベルより低いバス電位ＶＩＬとの中間値に設定される。
【００３３】
ＰＬＬ回路２３は、水晶発振器２４により基準クロックＲＣＫに位相同期したビットクロックＢＩＴ ＣＬＫを生成し、生成したクロックＢＩＴ ＣＬＫをラッチ２５−１〜２５−３に供給する。
ＰＬＬ回路２３は、生成したクロックＢＩＴ ＣＬＫを分周した信号をクロックＸＣＬＫとして出力回路２１のＰＭＯＳトランジスタＰＴ２１のゲートに供給する。
ＰＬＬ回路２３は、ＰＬＬ（位相同期）ループを形成する位相比較器２３１、チャージポンプ（ＣＰ）２３２、ループフィルタ（ＬＦ）２３３、電圧制御発振器（ＶＣＯ）２３４、および分周器（ＤＩＶ）２３５を有する。
このＰＬＬ回路２３は、基準クロックＲＣＫの位相に分周器２３５の出力クロックＸＣＬＫの位相が同期するような同期制御を行う。
ＰＬＬ回路２３は、生成したビットクロックＢＩＴ ＣＬＫおよび出力クロックＸＣＬＫをバス通信ステートマシン２６に供給する。
【００３４】
ラッチ２５−１〜２５−３は、たとえばＤ型のフリップフロップＦＦ１〜ＦＦ３により構成される。
ラッチ２５−１は、ビットクロックＢＩＴ ＣＬＫに同期して、バス通信ステートマシン２６により供給されるビットデータをラッチし、ラッチデータをデータＸＤＡＴＡ Ｗとして出力回路２１のＮＭＯＳトランジスタＮＴ２１のゲートに供給する。
ラッチ２５−２は、ビットクロックＢＩＴ ＣＬＫに同期して、受信回路２２で検出されたデータＤＡＴＡ Ｒをラッチし、バス通信ステートマシン２６に供給する。
ラッチ２５−３は、ビットクロックＢＩＴ ＣＬＫに同期して、受信回路２２で検出された検出した割り込み状態を示す信号ＸＩＬをラッチし、バス通信ステートマシン２６に供給する。
【００３５】
バス通信ステートマシン２６は、システム制御ＣＰＵ２７の制御の下、ＰＬＬ回路２３からビットクロックＢＩＴ ＣＬＫおよびＸＣＬＫが供給され、これらクロックに同期してバス通信ステート処理を行う。
バス通信ステートマシン２６は、書き込むべきデータをビットデータとしてラッチ２５−１に供給する。
バス通信ステートマシン２６は、ラッチ２５−２，２５−３を介して供給される検出データＤＡＴＡ Ｒおよび割り込み状態を示す信号ＸＩＬを受けて、読み出しデータの処理や割り込み対応処理等を行う。
【００３６】
システム制御ＣＰＵ２７は、通信集中制御システム１０の全体の制御を行い、また、バス通信ステートマシン２６のバススケジューリング等のバス通信ステート処理の制御を行う。
システム制御ＣＰＵ２７は、複数のスレーブ装置３０（−１〜−ｎ）に対してポーリングを行うように、バス通信ステートマシン２６を制御する。
【００３７】
［スレーブ装置の構成例］
図８は、本第１の実施形態に係るスレーブ装置の具体的な構成例を示す図である。
【００３８】
各スレーブ装置３０は、接続ノードＮＤ３１、出力回路３１、受信回路３２、ＰＬＬ回路３３、ラッチ３４−１〜３４−３、バス通信ステートマシン３５、センスアンプ３６、およびドライバ３７を有する。
【００３９】
出力回路３１は、通信バス４０の電位をＨレベルとＬレベルに駆動する。
出力回路３１は、図６および図８に示すように、ＮＭＯＳトランジスタＮＴ３１、および電流源Ｉ３１を有している。
【００４０】
ＮＭＯＳトランジスタＮＴ３１は、ソースが電流Ｉｓを供給する電流源Ｉ３１に接続され、ドレインが接続ノードＮＤ３１に接続され、ゲートがラッチ３４−１によるデータＸＤＡＴＡ Ｒの供給ラインに接続されている。
電流Ｉｓを供給する電流源Ｉ３１は基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。
【００４１】
受信回路３２は、通信バス４０を伝送され、接続ノードＮＤ３１により入力したマスタ装置２０からのフレームクロックＣＬＫおよびデータや割り込み要求信号ＩＲを受信し、データ、クロックの検出、割り込み状態の検出を行う。
受信回路３２は、データおよび割り込み状態の検出結果をラッチ３４−２，３４−３に出力する。
受信回路３２は、検出したクロックＣＬＫをＰＬＬ回路３３に供給する。
受信回路３２は、図６および図８に示すように、データ検出器３２１、イリーガル検出器３２２、およびクロック検出器３２３を有する。
【００４２】
データ検出器３２１は、通信バス４０の電位をＨとＬに関連付けた第１の閾値（ＶＨ＋ＶＬ）／２と比較してデータを検出し、検出したデータをラッチ３５−２に出力する。
本実施形態において、第１の閾値（ＶＨ＋ＶＬ）／２は、前述したように、双方向データの「１」を表すＨレベルの電位ＨＶと双方向データの「０」を表すＬレベルの電位ＨＬとの中間値に設定される。
【００４３】
イリーガル検出器３２２は、通信バス４０の電位をＬとＩＬに関連付けた第２の閾値（ＶＬ＋ＶＩＬ）／２と比較してデータを検出し、検出した割り込み状態を示す信号ＸＩＬとしてラッチ３５−３に出力する。
本実施形態において、第２の閾値（ＶＬ＋ＶＩＬ）／２は、前述したように、双方向データの「０」を表すＬレベルの電位ＨＬと、複数のスレーブ装置が同時に割り込み要求を発生したときのＬレベルより低いバス電位ＶＩＬとの中間値に設定される。
【００４４】
クロック検出器３２３は、通信バス４０の電位をＳＨとＨに関連付けた第３の閾値（ＶＳＨ＋ＶＨ）／２と比較してクロックＣＬＫを検出し、検出したクロックＤＣＬＫをＰＬＬ回路３３に出力する。
【００４５】
ＰＬＬ回路３３は、受信回路３２のクロック検出器３２３により検出されたクロックＤＣＬＫに位相同期したビットクロックＢＩＴ ＣＬＫを生成し、生成したクロックＢＩＴ ＣＬＫをラッチ３４−１〜３４−３に供給する。
ＰＬＬ回路３３は、ＰＬＬ（位相同期）ループを形成する位相比較器３３１、チャージポンプ（ＣＰ）３３２、ループフィルタ（ＬＦ）３３３、電圧制御発振器（ＶＣＯ）３３４、および分周器（ＤＩＶ）３３５を有する。
このＰＬＬ回路３３は、ＤクロックＣＬＫの位相に分周器３３５の出力クロックの位相が同期するような同期制御を行う。
ＰＬＬ回路３３は、生成したビットクロックＢＩＴ ＣＬＫをバス通信ステートマシン３５に供給する。
【００４６】
ラッチ３４−１〜３４−３は、たとえばＤ型のフリップフロップＦＦ１１〜ＦＦ１３により構成される。
ラッチ３４−１は、ビットクロックＢＩＴ ＣＬＫに同期して、バス通信ステートマシン２６により供給されるビットデータをラッチし、ラッチデータを読み出しデータＤＡＴＡ Ｒとして出力回路３１のＮＭＯＳトランジスタＮＴ３１のゲートに供給する。
ラッチ３４−２は、ビットクロックＢＩＴ ＣＬＫに同期して、受信回路３２で検出された書き込みデータＤＡＴＡ Ｗをラッチし、バス通信ステートマシン３５に供給する。
ラッチ３４−３は、ビットクロックＢＩＴ ＣＬＫに同期して、受信回路３２で検出された検出した割り込み状態を示す信号ＸＩＬをラッチし、バス通信ステートマシン３５に供給する。
【００４７】
バス通信ステートマシン３５は、ＰＬＬ回路３３からビットクロックＢＩＴ ＣＬＫが供給され、このクロックに同期してバス通信ステート処理を行う。
バス通信ステートマシン３５は、センスアンプ３６により読み出されたセンサ５０の情報を読み出しビットデータとしてラッチ３４−１に供給する。
バス通信ステートマシン３５は、ラッチ３４−２を介して供給される検出データＤＡＴＡ Ｗを受けて、ドライバ３７を介して所定のアクチュエータ６０の駆動制御を行う。
バス通信ステートマシン３５は、ラッチ３４−２，３４−３を介して供給される検出データＤＡＴＡ Ｗおよび割り込み状態を示す信号ＸＩＬを受けて、読み出しデータ、書き込みデータの処理や割り込み対応処理等を行う。
【００４８】
本第１の実施形態においては、上述したように、１線の通信バス４０に１個のマスタ装置２０と複数のスレーブ装置３０−１〜３０−ｎが接続されている。
この通信バス４０の電位は双方向データの「０」と「１」を表すＬレベルとＨレベルに加えてＳＨレベルとＩＬレベルを有する。
すなわち、Ｈレベル、Ｌレベルに加えて、Ｈレベルより電位が高くマスタが送るフレームクロックを表すＳＨレベルと、複数のスレーブが同時に割り込み要求を発生したときのバス電位であるＩＬレベルの４値をもつ。
【００４９】
次に、本第１の実施形態に係るマスタ装置２０と複数のスレーブ装置３０−１〜３０−ｎによる通信バスの電位設定例を説明する。
【００５０】
図９は、本第１の実施形態に係るマスタ装置２０と複数のスレーブ装置３０−１〜３０−ｎによる通信バスのレベル（電位）設定例を説明するための図である。
【００５１】
本例は、図９に示すように、マスタ装置２０によるクロック出力の際のレベル設定処理、データ１出力の際のレベル設定処理、データ０出力の際のレベル設定処理を含む。
さらに本例は、スレーブ装置３０のデータ０出力の際のレベル設定処理、データ１出力の際のレベル設定、データ０出力、割り込み要求およびアクノレッジの際のレベル設定処理、割り込み要求の衝突が発生した場合のレベル設定処理を含む。
【００５２】
［マスタ装置２０によるクロック出力の際のレベル設定処理］
マスタ装置２０によるクロック出力の際のレベル設定処理は次のように行われる。
マスタ装置２０の出力回路２１のＰＭＯＳトランジスタＰＴ２１がオン（ＯＮ）状態に保持され、ＮＭＯＳトランジスタＮＴ２１がオフ（ＯＦＦ）状態に保持される。
なおこの場合、スレーブ装置３０の出力回路３１のＮＭＯＳトランジスタＮＴ３１の駆動状態は問わない。
この場合、通信バス４０の電位は電源電圧レベルＶＤＤに保持され、クロックＣＬＫがＳＨレベルに設定される。
マスタ装置２０によるＳＨレベルの出力は低インピーダンスで駆動されており、スレーブ装置３０の出力状態にかかわらずＳＨレベルを出力する。
【００５３】
［マスタ装置２０によるデータ１出力の際のレベル設定処理］
マスタ装置２０によるデータ１出力の際のレベル設定処理は次のように行われる。
マスタ装置２０の出力回路２１のＰＭＯＳトランジスタＰＴ２１がＯＦＦ状態に保持され、ＮＭＯＳトランジスタＮＴ２１がＯＦＦ状態に保持される。
スレーブ装置３０の出力回路３１のＮＭＯＳトランジスタＮＴ３１はＯＦＦ状態に保持される。
通信バス４０の電位は電源電圧レベルＶＤＤから、電流源Ｉ２２の電流Ｉｏが抵抗素子Ｒ２１に流れることによる降下電圧Ｒ＊Ｉｏ分だけ低いレベル（ＶＤＤ−Ｒ＊Ｉｏ）に保持され、データ１がＨレベルに設定される。
【００５４】
［マスタ装置２０によるデータ０出力の際のレベル設定処理］
マスタ装置２０によるデータ０出力の際のレベル設定処理は次のように行われる。
マスタ装置２０の出力回路２１のＰＭＯＳトランジスタＰＴ２１がＯＦＦ状態に保持され、ＮＭＯＳトランジスタＮＴ２１がＯＮ状態に保持される。
スレーブ装置３０の出力回路３１のＮＭＯＳトランジスタＮＴ３１はＯＦＦ状態に保持される。
通信バス４０の電位は電源電圧レベルＶＤＤから、電流源Ｉ２２，Ｉ２１の電流Ｉｏ，Ｉｓが抵抗素子Ｒ２１に流れることによる降下電圧Ｒ＊（Ｉｏ＋Ｉｓ）分だけ低いレベル（ＶＤＤ−Ｒ＊（Ｉｏ＋Ｉｓ））に保持され、データ０がＬレベルに設定される。
【００５５】
［スレーブ装置３０によるデータ１出力の際のレベル設定処理］
スレーブ装置３０によるデータ１出力の際のレベル設定処理は次のように行われる。
マスタ装置２０の出力回路２１のＰＭＯＳトランジスタＰＴ２１がＯＦＦ状態に保持され、ＮＭＯＳトランジスタＮＴ２１がＯＦＦ状態に保持される。
スレーブ装置３０の出力回路３１のＮＭＯＳトランジスタＮＴ３１はＯＦＦ状態に保持される。
通信バス４０の電位は電源電圧レベルＶＤＤから、電流源Ｉ２２の電流Ｉｏが抵抗素子Ｒ２１に流れることによる降下電圧Ｒ＊Ｉｏ分だけ低いレベル（ＶＤＤ−Ｒ＊Ｉｏ）に保持され、データ１がＨレベルに設定される。
【００５６】
［スレーブ装置３０によるデータ０出力、割り込み要求、アクノレッジの際のレベル設定処理］
スレーブ装置３０によるデータ０出力、割り込み要求、アクノレッジの際のレベル設定処理は次のように行われる。
マスタ装置２０の出力回路２１のＰＭＯＳトランジスタＰＴ２１がＯＦＦ状態に保持され、ＮＭＯＳトランジスタＮＴ２１がＯＦＦ状態に保持される。
１個のスレーブ装置３０の出力回路３１のＮＭＯＳトランジスタＮＴ３１がＯＮ状態に保持される。
通信バス４０の電位は電源電圧レベルＶＤＤから、電流源Ｉ２２，Ｉ３１の電流Ｉｏ，Ｉｓが抵抗素子Ｒ２１に流れることによる降下電圧Ｒ＊（Ｉｏ＋Ｉｓ）分だけ低いレベル（ＶＤＤ−Ｒ＊（Ｉｏ＋Ｉｓ））に保持され、データ０がＬレベルに設定される。
【００５７】
［複数のスレーブ装置３０による割り込み要求が衝突した際のレベル設定処理］
複数（ここでは２個）のスレーブ装置３０による割り込み要求が衝突した際のレベル設定処理は次のように行われる。
マスタ装置２０の出力回路２１のＰＭＯＳトランジスタＰＴ２１がＯＦＦ状態に保持され、ＮＭＯＳトランジスタＮＴ２１がＯＦＦ状態に保持される。
２個のスレーブ装置３０の出力回路３１のＮＭＯＳトランジスタＮＴ３１がＯＮ状態に保持される。
通信バス４０の電位は電源電圧レベルＶＤＤから、電流源Ｉ２２，Ｉ３１の電流Ｉｏ，Ｉｓが抵抗素子Ｒ２１に流れることによる降下電圧Ｒ＊（Ｉｏ＋２Ｉｓ）分だけ低いレベル（ＶＤＤ−Ｒ＊（Ｉｏ＋２Ｉｓ））に保持され、ＩＬレベルに設定される。
【００５８】
この例において、マスタ装置２０によるＳＨレベルの出力は低インピーダンスで駆動されており、スレーブ装置３０の出力状態にかかわらずＳＨレベルを出力する。
マスタ装置２０によるＨレベル出力とＬレベル出力はあるインピーダンスをもって出力される。
スレーブ装置３０のＨレベル出力はハイインピーダンス（ＨＩＺ）状態で、Ｌレベルの出力は高インピーダンスの電流シンクである。
【００５９】
通信バス４０の以上のＳＨ、Ｈ、Ｌ、ＩＬの４値のレベルに設定される。
この通信バス４０には、所定フォーマットのフレームＦＲＭが繰り返し伝送される。
【００６０】
図１０は、本第１の実施形態の通信バスに伝送されるフレームのフォーマット例を示す図である。
【００６１】
フレームＦＲＭは、図１０に示すように、複数のシンボルからなり、各シンボルでバスの電位はＳＨ、Ｈ、Ｌ、ＩＬの４値のいずれかをとる。
【００６２】
通信バス４０には２１シンボル長のフレームＦＲＭが絶え間なく一定周期で流れている。
各シンボルはＳＨ、Ｈ、Ｌ、ＩＬの４値ＮＲＺ符号である。
フレームＦＲＭの最初の第１シンボルＳＢＬ０１は、マスタ装置２０によって駆動されるＳＨ（スーパーハイ）レベルのクロックシンボル（ＣＬＫ）である。
第２〜９シンボルＳＢＬ０２〜０９は、マスタ装置２０によって駆動するアドレスで、５ビットのスレーブアドレスＡＳ４，ＡＳ３，ＡＳ２，ＡＳ１，ＡＳ０と３ビットのポートアドレスＡＰ２，ＡＰ１，ＡＰ０により形成される。
第１０シンボルＳＢＬ１０は、マスタ装置２０が駆動するポート・コンフィグレーション・シンボル（ＰＣ）である。
ポート・コンフィグレーション・シンボル（ＰＣ）は、ポートＰＴのコンフィグレーションを設定するときＨレベルに設定され、ポート・リードもしくはポート・ライトのときＬレベルに設定される。
【００６３】
第１１シンボルＳＢＬ１１は、スレーブ装置３０が駆動するＬレベルでアクティブの割り込み要求であるインタラプト・リクエストＩＲである。
なお、アドレスにヒットしないスレーブ装置３０もインタラプト・リクエストＩＲをかけてよい。
複数のスレーブ装置３０がインタラプト・リクエスト（割り込み要求信号）ＩＲを同時にかけるところのシンボルはＩＬ（イリーガルロー）になる。
【００６４】
第１２シンボルＳＢＬ１２は、アドレスにヒットしたスレーブ装置３０もしくはインタラプト（割り込み）をかけたスレーブ装置３０が駆動するＬレベルでアクティブのアクノレッジＡＣＫである。
第１３〜２０シンボルＳＢＬ１３〜ＳＢＬ２０は、８ビットデータＤ７〜Ｄ０である。
ポート・リードのフレームＦＲＭではアドレスにヒットしたスレーブ装置３０が、ポート・ライトのフレームＦＲＭではマスタ装置２０が駆動する。
【００６５】
最後の第２１シンボルＳＢＬ２１は、データを駆動したスレーブ装置３０かマスタ装置２０が駆動するフレーム・パリティＦＰである。
フレーム・パリティＦＰは、クロックＣＬＫを除く１９シンボルＳＢＬ０２〜ＳＢＬ２０中のＨレベル個数が奇数である場合はパリティはＨレベル、偶数である場合はＬレベルとなる。
【００６６】
図１０に関連付けて説明したように、フレームＦＲＭの中の第１シンボルはマスタ装置２０が駆動するフレームクロックＣＬＫである。
スレーブ装置３０は、このフレームクロックＣＬＫを受信回路３２のクロック検出器３２３で検出して周波数逓倍器（ＰＬＬ回路３３）で各シンボルをサンプリングするクロックＳＣＬＫを生成する。
フレームＦＲＭの前半は、マスタ装置２０が駆動するアドレスで、マスタ装置２０は、ＨレベルとＬレベルを用いて論理の１と０を表した２進数のアドレスＡＳ４〜ＡＳ０、ＡＰ２〜ＡＰ０を通信バス４０に流す。
アドレスシンボルにおいて全スレーブ装置３０−１〜３０−ｎは、出力をＨすなわちＨＩＺに保つ。
【００６７】
アドレスシンボルが終わると割り込み要求シンボル（ＩＲ）とアクノレッジシンボル（ＡＣＫ）が続く。
割り込み要求シンボルＩＲはＬレベルで表され、そのフレームＦＲＭで割り込みをかけるスレーブ装置３０が送信する。
割り込み要求をかけるスレーブ装置３０が無い場合には、割り込み要求シンボルＩＲはＨレベルをとり、１個のスレーブ装置３０が割り込み要求をかけると、Ｌレベルになる。
同じフレームＦＲＭで複数のスレーブ装置が同時に割り込み要求をかけるとバス電位は加算の結果ＬレベルとＩＬレベルの閾値を超えてＩＬレベルになり、スレーブ装置３０は割り込みの衝突を検出する。
【００６８】
アクノレッジＡＣＫはアドレスシンボルで送られたアドレスにヒットするスレーブアドレスをもつスレーブ装置３０がＬレベルを送信する。
アドレスにヒットするスレーブ装置３０が無いか、ヒットしたスレーブ装置３０がデータの送受信ができる状態でないときにはアクノレッジシンボルＡＣＫは、非アクティブのＨレベルをとる。
割り込み要求ＩＲとアクノレッジシンボルＡＣＫではマスタ装置２０はＨレベル出力を保つ。
通信バス４０の電位は、Ｌレベルに駆動するスレーブ装置３０の数で決まる。
フレームＦＲＭの後半は、マスタ装置２０とアドレスがヒットしたスレーブの間で双方向通信されるデータシンボルで、ＨレベルとＬレベルが論理の１と０を表す２進数でデータが表現される。
スレーブ装置３０がセンサ５０を監視する場合は、マスタ装置２０がＨレベル駆動を行い、スレーブ装置３０がＨレベル駆動かＬレベル駆動をすることで読み取りデータを送信する。
スレーブ装置３０がアクチュエータ６０を駆動する場合は、マスタ装置２０はＨレベルかＬレベルでアクチュエータ駆動のためのデータを送信する。
このときスレーブ装置３０の出力はＨレベル駆動状態を保つ。
【００６９】
次に、マスタ装置２０とスレーブ装置３０の割り込みに対する処理について説明する。
割り込み要求が衝突しなかった場合、割り込みを要求したスレーブ装置３０はアクノレッジＡＣＫをＬレベルに設定して返してデータシンボルに自らのスレーブアドレスを流す。
マスタ装置２０は、このスレーブアドレスによって割り込みを要求したスレーブ装置３０を認識して対応する処理を開始する。
複数のスレーブからの割り込み要求が生得した場合、最優先権を与えられたスレーブ装置はアクノレッジＡＣＫとスレーブアドレスを返すが、そうでないスレーブ装置３０は優先権に応じたウエイト数だけ後のフレームで再度割り込み要求をかける。
【００７０】
図１１は、第１の実施形態に係るマスタ装置の割り込みに対する動作を説明するためのフローチャートである。
図１２は、第１の実施形態に係るスレーブ装置に割り込み（インタラプト）時の動作を説明するための図である。
【００７１】
まず、マスタ装置の割り込みに対する具体的な動作を図１１に関連付けて説明する。
マスタ装置２０は、フレーム開始に応じて、まず、既に受け、スタックされている未処理の割り込み要求信号（インタラプト・リクエスト）ＩＲがあるか否かを判別する（ＳＴ１）。
ステップＳＴ１において、未処理のインタラプト・リクエストＩＲがないと判別すると、マスタ装置２０は、通常のルーチンワークを行う。この場合、マスタ装置２０は、通信バス４０にポーリングアドレスを周期的に送信する（ＳＴ２）。
ここで、マスタ装置２０は、通信バス４０上のインタラプト・リクエストＩＲのレベルが非アクティブのＨレベルであるか、アクティブのＬレベルであるか、複数のインタラプト・リクエストＩＲが衝突してＩＬレベルであるかを判別する（ＳＴ３）。
【００７２】
ステップＳＴ３において、インタラプト・リクエストＩＲのレベルが非アクティブのＨレベルであると判別すると、マスタ装置２０は、アクノレッジＡＣＫがアクティブのＬレベルであるか、非アクティブのＨレベルであるかを判別する（ＳＴ４）。
ステップＳＴ４において、アクノレッジＡＣＫがアクティブのＬレベルであると判別すると、マスタ装置２０は、ＮＯＡＣＫを０に設定し（ＳＴ５）、通信バス４０を通してスレーブ装置３０とデータを送受信する（ＳＴ６）。
ステップＳＴ４において、アクノレッジＡＣＫが非アクティブのＨレベルであると判別すると、マスタ装置２０は、ＮＯＡＣＫを１に設定し（ＳＴ７）、通信バス４０を通してスレーブ装置３０に全ビットＨレベルのデータを送信する（ＳＴ８）。
【００７３】
ステップＳＴ３において、インタラプト・リクエストＩＲのレベルがアクティブのＬレベルまたは複数のインタラプト・リクエストＩＲが衝突してＩＬレベルであると判別すると、マスタ装置２０は次の処理を行う。
マスタ装置２０は、アクノレッジＡＣＫがアクティブのＬレベルであるか、非アクティブのＨレベルであるかを判別する（ＳＴ９）。
ステップＳＴ９において、アクノレッジＡＣＫがアクティブのＬレベルであると判別すると、マスタ装置２０は、データを受信して、そのアドレスとインタラプト・リクエストＩＲをスタックする（ＳＴ１０）。
ステップＳＴ９において、アクノレッジＡＣＫが非アクティブのＨレベルであると判別すると、マスタ装置２０は、通信バス４０を通してスレーブ装置３０に全ビットＨレベルのデータを送信する（ＳＴ８）。
【００７４】
ステップＳＴ１において、未処理のインタラプト・リクエストＩＲがあると判別すると、マスタ装置２０は、インタラプト・リクエストＩＲをかけたスレーブ装置３０にそのアドレスを送信する（ＳＴ１１）。
ここで、マスタ装置２０は、通信バス４０上のインタラプト・リクエストＩＲのレベルが非アクティブのＨレベルであるか、アクティブのＬレベルであるか、複数のインタラプト・リクエストＩＲが衝突してＩＬレベルであるかを判別する（ＳＴ１２）。
【００７５】
ステップＳＴ１２において、現在のインタラプト・リクエストＩＲのレベルが非アクティブのＨレベルであると判別すると、マスタ装置２０は、アクノレッジＡＣＫがアクティブのＬレベルであるか、非アクティブのＨレベルであるかを判別する（ＳＴ１３）。
ステップＳＴ１３において、アクノレッジＡＣＫがアクティブのＬレベルであると判別すると、マスタ装置２０は、ＮＯＡＣＫを０に設定し（ＳＴ１４）、通信バス４０を通してスレーブ装置３０とデータを送受信する（ＳＴ１５）。
ステップＳＴ１３において、アクノレッジＡＣＫが非アクティブのＨレベルであると判別すると、マスタ装置２０は、ＮＯＡＣＫを１に設定し（ＳＴ１６）、通信バス４０を通してスレーブ装置３０に全ビットＨレベルのデータを送信する（ＳＴ１７）。
【００７６】
ステップＳＴ１２において、インタラプト・リクエストＩＲのレベルがアクティブのＬレベルまたは複数のインタラプト・リクエストＩＲが衝突してＩＬレベルであると判別すると、マスタ装置２０は次の処理を行う。
マスタ装置２０は、アクノレッジＡＣＫがアクティブのＬレベルであるか、非アクティブのＨレベルであるかを判別する（ＳＴ１８）。
ステップＳＴ１８において、アクノレッジＡＣＫがアクティブのＬレベルであると判別すると、マスタ装置２０は、データを受信して、そのアドレスとインタラプト・リクエストＩＲをスタックする（ＳＴ１９）。
ステップＳＴ１８において、アクノレッジＡＣＫが非アクティブのＨレベルであると判別すると、マスタ装置２０は、通信バス４０を通してスレーブ装置３０に全ビットＨレベルのデータを送信する（ＳＴ１７）。
【００７７】
次に、スレーブ装置の割り込みに対する具体的な動作を図１２に関連付けて説明する。
スレーブ装置３０は、マスタ装置２０からのポーリングアドレスを受信すると（ＳＴ２１）、自身がインタラプトをかけるべきトリガーイベントＴＩがあるかないかを判別する（ＳＴ２２）。
ステップＳＴ２２において、インタラプトをかける（発行）べきトリガーイベントＴＩがないと判別すると、スレーブ装置３０は、アドレスがヒットしたか否かを判別する（ＳＴ２３）。
ステップＳＴ２３において、アドレスがヒットしてないと判別すると、スレーブ装置３０はなにもしない。
ステップＳＴ２３において、アドレスがヒットしたと判別すると、スレーブ装置３０は、アクノレッジＡＣＫをアクティブのＬレベルに設定して送信し（ＳＴ２４）、通信バス４０を通してマスタ装置２０とデータを送受信する（ＳＴ２５）。
【００７８】
ステップＳＴ２２において、インタラプトをかけるべきトリガーイベントＴＩがあると判別すると、スレーブ装置３０は、インタラプト・リクエストＩＲをアクティブのＬレベルに設定して送信する（ＳＴ２６）。
スレーブ装置３０は、通信バス４０上においてインタラプト・リクエストＩＲのレベルが、自身だけのインタラプト・リクエストＩＲでアクティブのＬレベルであるか、複数のインタラプト・リクエストＩＲが衝突してＩＬレベルであるかを判別する（ＳＴ２７）。
ステップＳＴ２７において、自身だけのインタラプト・リクエストＩＲでアクティブのＬレベルであると判別すると、アクノレッジＡＣＫをアクティブのＬレベルに設定して送信する（ＳＴ２８）。
そして、スレーブ装置３０は、データにスレーブアドレスを設定し、通信バス４０を通してマスタ装置２０に送信する（ＳＴ２９）。
【００７９】
ステップＳＴ２７において、複数のインタラプト・リクエストＩＲが衝突してＩＬレベルであると判別すると、スレーブ装置３０は、あらかじめ与えられた優先順位を示すウエイトパラメータＷＰが０であるか０より大きいかを判別する（ＳＴ３０）。
たとえば、与えられたウエイトパラメータＷＰの値が小さい方が、そのスレーブ装置３０の割り込み処理の優先順位が高い。
ステップＳＴ３０において、ウエイトパラメータＷＰが０であると判別すると、優先順位が最も高いことから、他のスレーブ装置３０に優先してステップＳＴ２８の処理に移行し、アクノレッジＡＣＫをアクティブのＬレベルに設定して送信する。
ステップＳＴ３０において、ウエイトパラメータＷＰが０でなくそれ以上であると判別すると、ウエイトカウンタにウエイトパラメータをロードする（ＳＴ３１）。
これ以降スレーブ装置３０は、フレームごとにカウンタを１づつ減算していきカウンタが０になったときに再びトリガーイベントＴＩを発生させて割り込み要求を再発行する。
この割り込み要求の再発行はステップＳＴ２７でインタラプト・リクエストＩＲが衝突せずに単独で発行されたことが確認され、ステップＳＴ２９で自身のスレーブアドレスをマスタ装置２０に送信するまで繰り返される。
【００８０】
次に、割り込み要求にスレーブ装置ごとにウエイトパラメータによる優先順位を持たせた場合の処理を説明する。
【００８１】
図１３（Ａ）〜（Ｄ）は、割り込み要求にスレーブ装置ごとにウエイトパラメータによる優先順位を持たせた場合の処理を説明するための図である。
ここでは、スレーブ装置が３個の場合が例示されている。
【００８２】
図１３（Ａ）は、ウエイトパラメータＷＰが０で割り込みの最優先権をもつスレーブ装置３０−ＡのトリガーイベントＴＩ１Ａの発生状態の一例を示している。
図１３（Ｂ）は、ウエイトパラメータＷＰが２で第２の割り込みの優先権をもつスレーブ装置３０−ＢのトリガーイベントＴＩ１Ｂ，ＴＩ２Ｂの発生状態の一例を示している。
図１３（Ｃ）は、ウエイトパラメータＷＰが４で第３の割り込みの優先権をもつスレーブ装置３０−ＣのトリガーイベントＴＩ１Ｃの発生状態の一例を示している。
図１３（Ｄ）は、通信バス４０のフレームＦＲＭを時系列に示している。
【００８３】
この例では、スレーブ装置３０−ＢのトリガーイベントＴＩ１Ｂが１番目に発生し、その後、スレーブ装置３０−ＡのトリガーイベントＴＩ１Ａとスレーブ装置３０−ＣのトリガーイベントＴＩ１Ｃが略同時に発生している。
そして、最後に、スレーブ装置３０−ＢのトリガーイベントＴＩ２Ｂが発生している。
【００８４】
図１３（Ｄ）の通信バス４０のフレームＦＲＭを示す期間Ｔ１は、スレーブ装置３０−Ｂが単独で割り込み要求をかけたフレーム期間を示す。
この場合、データシンボルでスレーブ装置３０−Ｂのアドレスがマスタ装置２０に伝送される。
図１３（Ｄ）の通信バス４０のフレームＦＲＭを示す期間Ｔ２は、スレーブ装置３０−Ｂの割り込み要求に対する処理期間を示している。
【００８５】
図１３（Ｄ）の通信バス４０のフレームＦＲＭを示す期間Ｔ３は、スレーブ装置３０−Ａと３０−Ｃが同時に割り込み要求をかけたフレーム期間を示す。
この場合、データシンボルで最優先権をもつスレーブ装置３０−Ａのアドレスがマスタ装置２０に伝送される。
そして、スレーブ装置３０−Ｃはウエイトに入る。
図１３（Ｄ）の通信バス４０のフレームＦＲＭを示す期間Ｔ４は、スレーブ装置３０−Ａの割り込み要求に対する処理期間を示している。
【００８６】
図１３（Ｄ）の通信バス４０のフレームＦＲＭを示す期間Ｔ５は、ウエイトの終わったスレーブ装置３０とトリガーイベントＴＩ２Ｂのあったスレーブ装置３０−Ｂが同時に割り込み要求をかけたフレーム期間である。
この場合、スレーブ装置３０−Ｂおよび３０−Ｃはウエイトに入る。
図１３（Ｄ）の通信バス４０のフレームＦＲＭを示す期間Ｔ６は、ウエイトの終わったスレーブ装置３０−Ｂが単独で割り込み要求をかけたフレーム期間である。
この場合、スレーブ装置３０−Ｂのアドレスが伝送される。
図１３（Ｄ）の通信バス４０のフレームＦＲＭを示す期間Ｔ７は、ウエイトの終わったスレーブ装置３０−Ｃが単独で割り込み要求をかけたフレーム期間である。
この場合、スレーブ装置３０−Ｃのアドレスが伝送される。
【００８７】
＜２．第２の実施形態＞
図１４は、本第２の実施形態に係る通信集中制御システムの要部の具体的な構成例を示す図である。
なお、図１４においては、図６と同様に、図面を簡単化し、理解を容易にするために一つのマスタ装置２０Ａに対して２つのスレーブ装置３０Ａ−１，３０Ａ−２が通信バス４０Ａにより接続されている場合を例に示されている。
【００８８】
本第２の実施形態に係る通信集中制御システム１０Ａが第１の実施形態に係る通信集中制御システム１０と異なる点は、通信バス４０Ａを、Ｐ（ポジティブ）バス４１とＮ（ネガティブ）バス４２の差動バスにより形成したことにある。
これに対応して、マスタ装置２０の出力回路２１Ａおよび受信回路２２Ａの構成、並びにスレーブ装置３０Ａ−１，３０Ａ−２の出力回路３１Ａおよび受信回路３２Ａの構成が、図６の場合と異なる構成を有する部分がある。
【００８９】
マスタ装置２０Ａの出力回路２１Ａは、ＰＭＯＳトランジスタＰＴ２２〜ＰＴ２４、ＮＭＯＳトランジスタＮＴ２２〜ＮＴ２４、抵抗値Ｒの抵抗素子Ｒ２２，Ｒ２３、電流Ｉｓの電流源Ｉ２３，Ｉ２４、および電圧ＶＤＤ／２の電源ＰＳ２１を有する。
また、出力回路２１Ａは、接続ノードＮＤ２１ＰおよびＮＤ２１Ｎを有する。
【００９０】
図１４の例では、マスタ装置２０Ａの出力回路２１Ａにおいて、Ｐバス４１の一端が抵抗素子Ｒ２２を介して電源ＰＳ２１に接続され、Ｎバス４２の一端が抵抗素子Ｒ２３を介して電源ＰＳ２１に接続されている。
この抵抗素子Ｒ２２、Ｒ２３と電源ＰＳ２１は、マスタ装置２０Ａの出力回路２１Ａに配置してあるが、配置位置はここで限定されるものではなく、通信バス４０上のどこにあってもよい。
【００９１】
ＰＭＯＳトランジスタＰＴ２２は、ソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインがＰバス４１に接続される接続ノードＮＤ２１Ｐに接続され、ゲートがクロック信号ＸＣＬＫの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ２２は、ソースが基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続され、ドレインがＮバス４２に接続される接続ノードＮＤ２１Ｎに接続され、ゲートがクロック信号ＣＬＫの供給ラインに接続されている。
クロック信号ＸＣＬＫとＣＬＫは相補的レベルをとる。
【００９２】
ＰＭＯＳトランジスタＰＴ２３およびＰＴ２４のソースが電流源Ｉ２３に接続されている。電流源Ｉ２３は電源電圧ＶＤＤの供給ラインＬＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ２３のドレインがＰバス４１に接続される接続ノードＮＤ２１Ｐに接続され、ゲートがデータＸＤＡＴＡ Ｗの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２４のドレインがＮバス４２に接続される接続ノードＮＤ２１Ｎに接続され、ゲートがデータＤＡＴＡ Ｗの供給ラインに接続されている。
データＸＤＡＴＡ ＷとデータＤＡＴＡ Ｗは相補的レベルをとる。
【００９３】
ＮＭＯＳトランジスタＮＴ２３およびＮＴ２４のソースが電流源Ｉ２４に接続されている。電流源Ｉ２４は基準電位ＶＳＳに接続されている。
ＮＭＯＳトランジスタＮＴ２３のドレインがＰバス４１に接続される接続ノードＮＤ２１Ｐに接続され、ゲートがデータＸＤＡＴＡ Ｗの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ２４のドレインがＮバス４２に接続される接続ノードＮＤ２１Ｎに接続され、ゲートがデータＤＡＴＡ Ｗの供給ラインに接続されている。
【００９４】
受信回路２２Ａは、図１４に示すように、データ検出器２２１Ａ、イリーガル検出器２２２Ａ、および電圧４ＲＩｓの電源２２３を有する。
【００９５】
データ検出器２２１Ａは、通信バス４０ＡのＰバス４１とＮバス４２の電位を比較してデータを検出し、検出したデータを図示しないラッチに出力する。
【００９６】
イリーガル検出器２２２Ａは、通信バス４０ＡのＰバス電位と、正極がＮバス４２に接続された電源２２３の負極側電位と比較してデータを検出し、検出した割り込み状態を示す信号ＸＩＬとして図示しないラッチに出力する。
【００９７】
各スレーブ装置３０Ａの出力回路３１Ａは、ＰＭＯＳトランジスタＰＴ３２、ＮＭＯＳトランジスタＮＴ３２、電流２Ｉｓの電流源Ｉ２２，Ｉ２３を有する。
また、出力回路３１Ａは、接続ノードＮＤ３１ＰおよびＮＤ３１Ｎを有する。
【００９８】
ＰＭＯＳトランジスタＰＴ３２のソースが電流源Ｉ３２に接続されている。電流源Ｉ３２は電源電圧ＶＤＤの供給ラインＬＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ３２のドレインがＮバス４２に接続される接続ノードＮＤ３１Ｎに接続され、ゲートがデータＤＡＴＡ Ｒの供給ラインに接続されている。
【００９９】
ＮＭＯＳトランジスタＮＴ３２のソースが電流源Ｉ３３に接続されている。電流源Ｉ３３は基準電位ＶＳＳに接続されている。
ＮＭＯＳトランジスタＮＴ３２のドレインがＰバス４１に接続される接続ノードＮＤ３１Ｐに接続され、ゲートがデータＸＤＡＴＡ Ｒの供給ラインに接続されている。
データＤＡＴＡ ＲとデータＸＤＡＴＡ Ｒは相補的レベルをとる。
【０１００】
受信回路３２Ａは、図１４に示すように、データ検出器３２１Ａ、イリーガル検出器３２２Ａ、電圧４ＲＩｓの電源３２４、および電圧（ＶＤＤ／２＋ＲＩｓ）の電源３２４を有する。
【０１０１】
データ検出器３２１Ａは、通信バス４０ＡのＰバス４１とＮバス４２の電位を比較してデータを検出し、検出したデータを図示しないラッチに出力する。
【０１０２】
イリーガル検出器３２２Ａは、通信バス４０ＡのＰバス電位と、正極がＮバス４２に接続された電源３２４の負極側電位と比較してデータを検出し、検出した割り込み状態を示す信号ＸＩＬとして図示しないラッチに出力する。
【０１０３】
クロック検出器３２３Ａは、通信バス４０ＡのＮバス電位と、正極がＰバス４１に接続された電源３２５の負極側電位と比較してクロックＣＬＫを検出し、検出したクロックＣＬＫをＰＬＬ回路３３に出力する。
【０１０４】
次に、本第２の実施形態に係るマスタ装置２０Ａと複数のスレーブ装置３０ＡＡ−１〜３０−ｎによる通信バスの電位設定例を説明する。
【０１０５】
図１５は、本第２の実施形態に係るマスタ装置２０Ａと複数のスレーブ装置３０Ａ−１〜３０Ａ−ｎによる通信バスのレベル（電位）設定例を説明するための図である。
【０１０６】
本例においても、図９の場合と同様に、図１５に示すように、マスタ装置２０Ａによるクロック出力の際のレベル設定処理、データ１出力の際のレベル設定処理、データ０出力の際のレベル設定処理を含む。
さらに本例は、スレーブ装置３０Ａのデータ０出力の際のレベル設定処理、データ１出力の際のレベル設定、データ０出力、割り込み要求およびアクノレッジの際のレベル設定処理、割り込み要求の衝突が発生した場合のレベル設定処理を含む。
【０１０７】
［マスタ装置２０Ａによるクロック出力の際のレベル設定処理］
マスタ装置２０Ａによるクロック出力の際のレベル設定処理は次のように行われる。
マスタ装置２０Ａの出力回路２１ＡのＰＭＯＳトランジスタＰＴ２２，ＰＴ２３、ＮＭＯＳトランジスタＮＴ２２，ＮＴ２４がＯＮ状態に保持され、ＰＭＯＳトランジスタＰＴ２４、ＮＭＯＳトランジスタＮＴ２３がＯＦＦ状態に保持される。
なおこの場合、スレーブ装置３０Ａの出力回路３１ＡのＰＭＯＳトランジスタＰＴ３２、ＮＭＯＳトランジスタＮＴ３２の駆動状態は問わない。
この場合、通信バス４０ＡのＰバス４１の電位は電源電圧レベルＶＤＤに保持され、Ｎバス４２の電位はグランド電位ＧＮＤ（ＶＳＳ）に保持され、クロックＣＬＫがバス差動電圧＋ＶＤＤなるＳＨレベルに設定される。
【０１０８】
［マスタ装置２０Ａによるデータ１出力の際のレベル設定処理］
マスタ装置２０Ａによるデータ１出力の際のレベル設定処理は次のように行われる。
マスタ装置２０Ａの出力回路２１ＡのＰＭＯＳトランジスタＰＴ２２、ＰＴ２４、ＮＭＯＳトランジスタＮＴ２２、ＮＴ２３がＯＦＦ状態に保持され、ＰＭＯＳトランジスタＰＴ２３、ＮＭＯＳトランジスタＮＴ２４がＯＮ状態に保持される。
スレーブ装置３０Ａの出力回路３１ＡのＰＭＯＳトランジスタＰＴ３２、ＮＭＯＳトランジスタＮＴ３２はＯＦＦ状態に保持される。
通信バス４０ＡのＰバス４１の電位は電圧レベルＶＤＤ／２に、電流源Ｉ２３の電流Ｉｓが抵抗素子Ｒ２２に流れることによる上昇電圧Ｒ＊Ｉｓ分だけ高いレベル（ＶＤＤ／２＋Ｒ＊Ｉｓ）に保持される。
通信バス４０ＡのＮバス４２の電位は電圧レベルＶＤＤ／２から、電流源Ｉ２４の電流Ｉｓが抵抗素子Ｒ２３に流れることによる降下電圧Ｒ＊Ｉｓ分だけ低いレベル（ＶＤＤ／２−Ｒ＊Ｉｓ）に保持され、データ１がバス差動電圧＋２＊Ｒ＊ＩｓなるＨレベルに設定される。
【０１０９】
［マスタ装置２０Ａによるデータ０出力の際のレベル設定処理］
マスタ装置２０Ａによるデータ０出力の際のレベル設定処理は次のように行われる。
マスタ装置２０Ａの出力回路２１ＡのＰＭＯＳトランジスタＰＴ２２，ＰＴ２３、ＮＭＯＳトランジスタＮＴ２２，ＮＴ２４がＯＦＦ状態に保持され、ＰＭＯＳトランジスタＰＴ２４，ＮＭＯＳトランジスタＮＴ２３がＯＮ状態に保持される。
スレーブ装置３０Ａの出力回路３１ＡのＰＭＯＳトランジスタＰＴ３２、ＮＭＯＳトランジスタＮＴ３２はＯＦＦ状態に保持される。
通信バス４０ＡのＰバス４１の電位は電圧レベルＶＤＤ／２から、電流源Ｉ２４の電流Ｉｓが抵抗素子Ｒ２２に流れることによる降下電圧Ｒ＊Ｉｓ分だけ低いレベル（ＶＤＤ／２−Ｒ＊Ｉｓ）に保持される。
通信バス４０ＡのＮバス４２の電位は電圧レベルＶＤＤ／２に、電流源Ｉ２３の電流Ｉｓが抵抗素子Ｒ２３に流れることによる上昇電圧Ｒ＊Ｉｓ分だけ高いレベル（ＶＤＤ／２＋Ｒ＊Ｉｓ）に保持され、データ０がバス差動電圧−２＊Ｒ＊ＩｓなるＬレベルに設定される。
【０１１０】
［スレーブ装置３０Ａによるデータ１出力の際のレベル設定処理］
スレーブ装置３０Ａによるデータ１出力の際のレベル設定処理は次のように行われる。
マスタ装置２０Ａの出力回路２１ＡのＰＭＯＳトランジスタＰＴ２２，ＰＴ２４、ＮＭＯＳトランジスタＮＴ２２，ＮＴ２３がＯＦＦ状態に保持され、ＰＭＯＳトランジスタＰＴ３２、ＮＭＯＳトランジスタＮＴ２３がＯＮ状態に保持される。
スレーブ装置３０Ａの出力回路３１ＡのＰＭＯＳトランジスタＰＴ３２、ＮＭＯＳトランジスタＮＴ３２はＯＦＦ状態に保持される。
通信バス４０ＡのＰバス４１の電位は電圧レベルＶＤＤ／２に、電流源Ｉ２３の電流Ｉｓが抵抗素子Ｒ２２に流れることによる上昇電圧Ｒ＊Ｉｏ分だけ高いレベル（ＶＤＤ／２＋Ｒ＊Ｉｏ）に保持される。
通信バス４０ＡのＮバス４２の電位は電圧レベルＶＤＤ／２から、電流源Ｉ２４の電流Ｉｓが抵抗素子Ｒ２３に流れることによる降下電圧Ｒ＊Ｉｏ分だけ低いいレベル（ＶＤＤ／２−Ｒ＊Ｉｏ）に保持され、データ１がバス差動電圧＋２＊Ｒ＊ＩｓなるＨレベルに設定される。
【０１１１】
［スレーブ装置３０Ａによるデータ０出力、割り込み要求、アクノレッジの際のレベル設定処理］
スレーブ装置３０Ａによるデータ０出力、割り込み要求、アクノレッジの際のレベル設定処理は次のように行われる。
マスタ装置２０Ａの出力回路２１ＡのＰＭＯＳトランジスタＰＴ２２，ＰＴ２４、ＮＭＯＳトランジスタＮＴ２２，ＮＴ２３がＯＦＦ状態に保持され、ＰＭＯＳトランジスタＰＴ２３、ＮＭＯＳトランジスタＮＴ２４がＯＮ状態に保持される。
１個のスレーブ装置３０Ａの出力回路３１ＡのＰＭＯＳトランジスタＰＴ３２、ＮＭＯＳトランジスタＮＴ３２がＯＮ状態に保持される。
通信バス４０ＡのＰバス４１の電位は電圧レベルＶＤＤ／２から、電流源Ｉ３３と電流源Ｉ２３の差電流Ｉｓが抵抗素子Ｒ２１に流れることによる降下電圧Ｒ＊Ｉｓ分だけ低いレベル（ＶＤＤ／２−Ｒ＊Ｉｓ）に保持される。
通信バス４０ＡのＮバス４２の電位は電圧レベルＶＤＤ／２に、電流源Ｉ３２と電流源Ｉ２４の差電流Ｉｓが抵抗素子Ｒ２１に流れることによる上昇電圧Ｒ＊Ｉｓ分だけ高いレベル（ＶＤＤ／２＋Ｒ＊Ｉｓ）に保持され、データ０がバス差動電圧−２＊Ｒ＊ＩｓなるＬレベルに設定される。
【０１１２】
［複数のスレーブ装置３０Ａによる割り込み要求が衝突した際のレベル設定処理］
複数（ここでは２個）のスレーブ装置３０Ａによる割り込み要求が衝突した際のレベル設定処理は次のように行われる。
マスタ装置２０Ａの出力回路２１ＡのＰＭＯＳトランジスタＰＴ２２，ＰＴ２４、ＮＭＯＳトランジスタＮＴ２２，ＮＴ２３がＯＦＦ状態に保持され、ＰＭＯＳトランジスタＰＴ２３、ＮＭＯＳトランジスタＮＴ２４がＯＮ状態に保持される。
２個のスレーブ装置３０Ａの出力回路３１ＡのＰＭＯＳトランジスタＰＴ３２、ＮＭＯＳトランジスタＮＴ３２がＯＮ状態に保持される。
通信バス４０ＡのＰバス４１の電位は次のようになる。
Ｐバス４１の電位は電圧レベルＶＤＤ／２から、２個の電流源Ｉ３３の電流４Ｉｓから電流源Ｉ２３の電流Ｉｓを引いた電流３Ｉｓが抵抗素子Ｒ２２に流れることによる降下電圧Ｒ＊３Ｉｓ分だけ低いレベル（ＶＤＤ／２−Ｒ＊３Ｉｓ）に保持される。
通信バス４０ＡのＮバス４２の電位は次のようになる。
Ｎバス４２の電位は電圧レベルＶＤＤ／２に、２個の電流源Ｉ３２の電流４Ｉｓから電流源Ｉ２４の電流Ｉｓを引いた電流３Ｉｓが抵抗素子Ｒ２３に流れることによる上昇電圧Ｒ＊３Ｉｓ分だけ高いレベル（ＶＤＤ／２＋Ｒ＊３Ｉｓ）に保持される。この結果バス４０Ａは差動電圧−６＊Ｒ＊ＩｓなるＩＬレベルに設定される。
【０１１３】
＜３．第３の実施形態＞
第３の実施形態においては、通信バスを、第１の実施形態の１線のバスを相補的にもちいた差動バスにより形成する。
すなわち、第１の実施形態のバス線と、ＳＨレベルで割り込み衝突を、ＩＬレベルでフレームクロックを表し、ＨとＬで論理の０と１を表す極性反転したバスを用いる。
ふたつのバスは相補的に電位が遷移するので輻射が少なく、また検出器にＣＭＲＲの高い差動回路を用いることでバスに飛び込む電磁ノイズをキャンセルして信頼性の高い通信を行うことができる。
【０１１４】
＜４．第４の実施形態＞
第４の実施例として、既に第１の実施形態において述べたように、柔軟な制御系が構築される。
スレーブ装置から多数のセンサおよびアクチュエータをスター配線する系において、初期化動作においてスレーブをアクチュエータ駆動ポートかセンサ読み取りポートか、割り込み要求の権利などのコンフィギュアを決定することで柔軟な制御系が構築できる。
さらに、センサやアクチュエータがＯＮ、ＯＦＦの１ビットデータでよいものか、多ビットの階調データを持つものかというコンフィギュアを初期化する。
１ビットデータのセンサやアクチュエータ・デバイスを多数接続されたスレーブ装置では１フレームでスレーブ装置に接続するすべてのデバイスのデータを並列に伝送することもできるし、多ビット諧調データを送ることもできる。
このように、本第４の実施形態によれば、柔軟で高効率のバス通信を実現できる。
【０１１５】
以上説明した本発明の実施形態によれば、最少１線でフレームクロックとデータと割り込み要求を伝送する通信バスが構築でき、省スペースで安価である。
この通信バスは単一のマスタ装置が定期的連続的に行うフレーム送受信で多数のスレーブ装置にポーリングを行うことで効率的なデータ伝送を行いながら、緊急を要する事態には割り込み要求を伝送して例外処理をすることで対応可能な制御系を構築できる。
また、本発明の実施形態によれば、フレームクロックを周波数逓倍することでスレーブ装置が通信バスへ送受信を行うためのクロックを生成できるので、スレーブ装置各個に高精度な基準周波数発生器をもつ必要が無い。
クロックＣＬＫはデータと同じ通信バスに重畳されているので、クロックとデータの伝播時間差によるスキュー問題が原理的に存在しない。
【符号の説明】
【０１１６】
１０，１０Ａ・・・通信集中制御システム、２０，２０Ａ・・・マスタ装置、３０，３０−１〜３０−ｎ，３０Ａ−１，３０Ａ−２・・・スレーブ装置、４０・・・通信バス。
【図１】
2011050000.tif 000003
【図２】
2011050000.tif 000004
【図３】
2011050000.tif 000005
【図４】
2011050000.tif 000006
【図５】
2011050000.tif 000007
【図６】
2011050000.tif 000008
【図７】
2011050000.tif 000009
【図８】
2011050000.tif 000010
【図９】
2011050000.tif 000011
【図１０】
2011050000.tif 000012
【図１１】
2011050000.tif 000013
【図１２】
2011050000.tif 000014
【図１３】
2011050000.tif 000015
【図１４】
2011050000.tif 000016
【図１５】
2011050000.tif 000017