(57)【要約】【課題】チップ面積の増大を抑制しつつ、データの機密性を高めることが可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、セット状態及びリセット状態の遷移が可能なメモリセルＭＣと、パーマネント状態に固定されたメモリセルＭＣとを含むメモリセルアレイ１と、制御回路とを備える。メモリセルアレイ１に書き込まれるデータは、セット状態及びリセット状態の遷移が可能なメモリセルＭＣ及びパーマネント状態のメモリセルＭＣをそれぞれ少なくとも１つずつ用いてメモリセルアレイ１内に記憶される。制御回路は、データ保持時に少なくとも１つのセット状態及びリセット状態の遷移が可能なメモリセルＭＣをリセット状態からセット状態に書き換え、データ読み出し時にセット状態のメモリセルＭＣを、リセット状態に書き換えた後、読み出し動作を実行する。【選択図】図６Ａ
2011003235.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換えにより第１及び第２のデータ記憶状態の遷移が可能な通常メモリセルと、電気的に書き換え不可能で前記第１の記憶状態と同じ論理レベルデータとして読み出される第３のデータ記憶状態に固定されたパーマネントメモリセルとを含むメモリセルアレイと、
前記メモリセルアレイへのデータの書き換え、データの保持、及びデータの読み出しを制御する制御回路とを備え、
前記メモリセルアレイに書き込まれるデータは、前記通常メモリセル及び前記パーマネントメモリセルをそれぞれ少なくとも１つずつ用いて前記メモリセルアレイ内に記憶され、
前記制御回路は、
データ保持時に少なくとも１つの前記通常メモリセルを前記第２のデータ記憶状態から前記第１のデータ記憶状態に書き換え、
データ読み出し時に前記第１のデータ記憶状態の前記通常メモリセルを、前記第２のデータ記憶状態に書き換えた後、読み出し動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルアレイに書き込まれるデータは、前記メモリセルアレイの特定の機密データ領域に書き込まれ、
前記制御回路は、
データ保持時に前記機密データ領域内の全ての前記通常メモリセルを前記第１のデータ記憶状態に書き換え、
データ読み出し時に前記第１のデータ記憶状態に書き換えた前記通常メモリセルの全てを、前記第２のデータ記憶状態に書き換えた後、読み出し動作を実行する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、データ読み出し時に前記メモリセルアレイから読み出されたデータと鍵データとを演算処理し、その演算結果を出力する演算回路をさらに備える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、データ読み出し時に前記第１のデータ記憶状態に書き換えた前記通常メモリセルのうち少なくとも１つを、前記第２のデータ記憶状態に書き換える際に、所定の動作データに基づいて前記第２のデータ記憶状態に書き換えるメモリセルを選択する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、特殊コマンドが入力された場合のみ前記メモリセルアレイからのデータ読み出し動作を実行可能にするように設定された特殊コマンド制御回路をさらに備える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）の１つとして、高集積化が可能なＮＡＮＤ型ＥＥＰＲＯＭが良く知られている。一般にＮＡＮＤ型ＥＥＰＲＯＭのメモリセルにあっては、通常のＭＯＳＦＥＴに用いられるゲート酸化膜よりもはるかに薄い酸化膜を介して浮遊ゲートに電子を注入したり、放出したりすることによりデータの書き換えを行っている。ＥＥＰＲＯＭの高密度化は、プロセス技術、デバイス技術の進展による微細化で実現されて来たが、近年この浮遊ゲート型のＥＥＰＲＯＭの微細化が限界に近くなっている。
【０００３】
そこで、ＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリには、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
【０００４】
抵抗変化メモリの可変抵抗素子には、２種類の形態があることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００５】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく大容量を実現することが可能になる。
【０００６】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。
【０００７】
一般的にＮＡＮＤ型ＥＥＰＲＯＭや抵抗変化メモリ等のように不揮発性のメモリセルを用いて、機密データ（例えば、電話番号や暗証番号など）を記憶しておく場合、機密保持の立場からそのデータを非公開にして外部から簡単に読み出されないようにする必要がある。そのため、従来は機密データを暗号化したり、特殊コマンドでのみ読み出しが出来るようにしたり、物理的にパーティションを切ったりするなどの施策が施されてきた（例えば特許文献１、２参照）。
【０００８】
この様な暗号化や特殊コマンドを用いることにより、外部に対して機密データ領域のデータをプロテクトすることは可能であったが、この場合、暗号化や特殊コマンドに対応するための特殊回路領域をチップ内部に設ける必要が生じる。機密データのプロテクトを強くしようとすればする程、その回路は複雑になり、チップ内部に占める割合が増大してチップサイズの増加をもたらすといった問題があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平２−６２６３０号公報
【特許文献２】特開２００２−２２９８０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、チップ面積の増大を抑制しつつ、データの機密性を高めることが可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的書き換えにより第１及び第２のデータ記憶状態の遷移が可能な通常メモリセルと、電気的に書き換え不可能で前記第１の記憶状態と同じ論理レベルデータとして読み出される第３のデータ記憶状態に固定されたパーマネントメモリセルとを含むメモリセルアレイと、前記メモリセルアレイへのデータの書き換え、データの保持、及びデータの読み出しを制御する制御回路とを備え、前記メモリセルアレイに書き込まれるデータは、前記通常メモリセル及び前記パーマネントメモリセルをそれぞれ少なくとも１つずつ用いて前記メモリセルアレイ内に記憶され、前記制御回路は、データ保持時に少なくとも１つの前記通常メモリセルを前記第２のデータ記憶状態から前記第１のデータ記憶状態に書き換え、データ読み出し時に前記第１のデータ記憶状態の前記通常メモリセルを、前記第２のデータ記憶状態に書き換えた後、読み出し動作を実行することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、チップ面積の増大を抑制しつつ、データの機密性を高めることが可能な不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１及びその周辺回路の回路図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１の一部の斜視図である。
【図４】図３のＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図５】メモリセルＭＣの回路図と、メモリセルＭＣの状態を遷移させるための電圧の印加動作を示す電圧波形図である。
【図６Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の書き込み時のメモリセルの状態と論理レベルとを示す図である。
【図６Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置のデータ保持時のメモリセルの状態と論理レベルとを示す図である。
【図６Ｃ】第１の実施の形態に係る不揮発性半導体記憶装置の読み出し時のメモリセルの状態と論理レベルとを示す図である。
【図７】第１の実施の形態に係る不揮発性半導体記憶装置の他の例の構成とメモリセルの状態とを示す図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の他の例の読み出し時のメモリセルの状態を示す図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置の他の例の構成を示すブロック図である。
【図１０】第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１及びその周辺回路の回路図である。
【図１１Ａ】第２の実施の形態に係る不揮発性半導体記憶装置の書き込み時のメモリセルの状態と論理レベルとを示す図である。
【図１１Ｂ】第２の実施の形態に係る不揮発性半導体記憶装置のデータ保持時のメモリセルの状態と論理レベルとを示す図である。
【図１１Ｃ】第２の実施の形態に係る不揮発性半導体記憶装置の読み出し時のメモリセルの状態と論理レベルとを示す図である。
【発明を実施するための形態】
【００１４】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１５】
［第１の実施の形態に係る不揮発性半導体記憶装置の全体構成］
まず、図１を参照して、本発明の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。第１の実施の形態において、不揮発性半導体記憶装置は、後述するようにメモリセルＭＣに可変抵抗素子ＶＲを使用した抵抗変化メモリとして説明を行う。図１は、本発明の実施の形態に係る不揮発性半導体記憶装置のブロック図である。実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１と、データの書き換え、保持及び読み出し等の制御を実行する制御回路である周辺回路とを有する。
【００１６】
メモリセルアレイ１は、その内部に通常データ領域１ａと機密データ領域１ｂとを有する。図１において、通常データ領域１ａ及び機密データ領域１ｂは、それぞれ独立して設けられているように示されているが、実際にはメモリセルＭＣが配列されたメモリセルアレイ１内における任意の箇所をいずれかのデータ領域として設定することができるものである。すなわち、ユーザの指定により所定の機密データが書き込まれた箇所が、機密データ領域１ｂとなる。
【００１７】
ビット線制御回路２は、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを行う。カラムデコーダ４は、外部から供給されたアドレス信号に基づき、ビット線制御回路２を介してビット線ＢＬを選択駆動する。
【００１８】
ロウデコーダ３は、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しに必要な電圧を印加する。
【００１９】
データ入出力回路５は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。またデータ入出力回路５は、受け取った書き込みデータをビット線制御回路２に送り、ビット線制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力回路５に供給されたアドレスは、アドレスレジスタ６を介してロウデコーダ３及びカラムデコーダ４に送られる。また、データ入出力回路５に供給されたコマンドは、コマンドＩ／Ｆ７を介してステートマシン８に供給される。ステートマシン８は、ホストからのコマンドを受けてデータの書き換え、保持、及び読み出し等の種々の制御を実行する。メモリセルアレイ１以外のこれらの周辺回路が、本実施形態における制御回路を構成している。
【００２０】
なお、メモリセルアレイ１以外の周辺回路は積層されたメモリアレイ１の直下の半導体基板に形成することが可能である。これにより、不揮発性半導体記憶装置のチップ面積を、メモリセルアレイ１の面積にほぼ等しくすることが可能である。
【００２１】
［第１の実施の形態に係るメモリセルアレイ１の回路構成］
次に、本実施の形態に係るメモリセルアレイ１の回路構成について説明する。図２は、メモリセルアレイ１及びその周辺回路、すなわち選択回路２ａ（ビット線制御回路２の一部）、及び選択回路３ａ（ロウデコーダ３の一部）の回路図である。
【００２２】
メモリセルアレイ１は、ワード線ＷＬ（ＷＬ０〜ＷＬ２）、ビット線ＢＬ（ＢＬ０〜ＢＬ２）、及びそれらの交差部に接続されたメモリセルＭＣを有する。ワード線ＷＬ０〜ＷＬ２は、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。ビット線ＢＬ０〜ＢＬ２は、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬの延びる方向（図２に示すＸ方向）、及びワード線ＷＬの延びる方向（図２に示すＹ方向）にそれぞれ複数個のメモリセルＭＣが配置され、二次元マトリクス状に配列されている。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子、例えばダイオードＤＩと可変抵抗素子ＶＲとが直列接続された抵抗変化型のメモリセルＭＣが配置される。ダイオードＤＩのアノード側が可変抵抗素子ＶＲを介してビット線ＢＬに接続され、カソード側がワード線ＷＬに接続されている。ここで、メモリセルＭＣを構成するダイオードＤＩ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。
【００２３】
各ビット線ＢＬの一端は、選択回路２ａに接続されている。選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインがそれぞれ共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０、ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉ（ｉ＝０〜２）が供給されている。
【００２４】
各ワード線ＷＬの一端は、選択回路３ａに接続されている。選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインがそれぞれ共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。トランジスタＱＰ１、ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉ（ｉ＝０〜２）が供給されている。
【００２５】
例えば、図２に示すビット線ＢＬ１及びワード線ＷＬ１に接続されたメモリセルＭＣを対象に各種動作を実行する場合、ワード線ＷＬ１を「Ｈ」から「Ｌ」にし、その他ワード線ＷＬ０、ＷＬ２を「Ｈ」に保持する。そして、ビット線ＢＬ１を「Ｌ」から「Ｈ」にし、その他ビット線ＢＬ０、ＢＬ２を「Ｌ」に保持する。
【００２６】
なお、以上は、メモリセルＭＣが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置される。この場合、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳｉに基づき、選択回路２ａを介して個別にセンスアンプに接続される。また、メモリセルアレイ１は、図２に示した回路とは、ダイオードＤＩの極性を逆にして、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるようにしても良い。
【００２７】
［メモリセルアレイ１の積層構造］
次に、図３を参照して、メモリセルアレイ１の積層構造について説明する。図３は、メモリセルアレイ１の積層構造を示す概略斜視図である。メモリセルアレイ１は、図３に示すように、ワード線ＷＬ（ＷＬ０〜ＷＬ２）として機能する第１配線層１０、メモリセルＭＣとして機能するメモリ層２０、及びビット線ＢＬ（ＢＬ０〜ＢＬ２）として機能する第２配線層３０を有する。
【００２８】
第１配線層１０は、図３に示すように、Ｘ方向に所定ピッチをもってＹ方向に延びるように形成されている。第１配線層１０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等にて構成されている。
【００２９】
メモリ層２０は、図３に示すように、第１配線層１０の上面に柱状に形成されている。メモリ層２０は、Ｘ方向及びＹ方向に所定ピッチをもってマトリクス状に形成されている。
【００３０】
第２配線層３０は、図３に示すように、Ｘ方向に一列に配列されたメモリ層２０の上面に接するように形成されている。第２配線層３０は、Ｙ方向に所定ピッチをもってＸ方向に延びるように形成されている。第２配線層３０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等にて構成されている。
【００３１】
実施の形態に係る不揮発性半導体記憶装置は、このメモリセルアレイ１が積層された三次元メモリセルアレイ構造を有する。この場合、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。
【００３２】
次に、メモリ層２０の詳細な積層構造について説明する。図４は、図３をＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００３３】
メモリ層２０は、図４に示すように、ダイオード（整流素子）ＤＩとして機能する整流素子層２１、及び可変抵抗素子ＶＲとして機能する可変抵抗層２２を有する。
【００３４】
整流素子層２１は、図４に示すように、第１配線層１０上に順次積層された電極層２３、半導体層２４、電極層２５、及び電極層２６を有する。電極層２３、及び電極層２６は、バリアメタル及び接着層として機能する。電極層２３、及び電極層２６は、例えば窒化チタン（ＴｉＮ）にて構成されている。半導体層２４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。半導体層２４は、図４に示すように、下層から上層へと、ｎ＋型半導体層２４ａ、ｎ−型半導体層２４ｂ、及びｐ＋型半導体層２４ｃを有する。なお、「＋」「−」の符号は、不純物濃度の大小を示している。電極層２５は、例えばチタンシリサイド（ＴｉＳｉ２）にて構成されている。
【００３５】
可変抵抗層２２は、図４に示すように、上述した電極層２６を有する。すなわち、可変抵抗層２２は、整流素子層２１と電極層２６を共有している。また、可変抵抗層２２は、電極層２６上に順次積層された抵抗変化層２７、及び電極層２８を有する。抵抗変化層２７は、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる材料にて構成されている。電極層２８は、バリアメタル及び接着層として機能する。電極層２８は、窒化チタン（ＴｉＮ）にて構成されている。
【００３６】
［メモリセルＭＣの動作及び制御方法］
次に、実施の形態の不揮発性半導体記憶装置に用いられるメモリセルＭＣの動作及び制御方法について説明する。
【００３７】
可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物（二元系や三元系）／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００３８】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込み、すなわちセット動作は、可変抵抗素子ＶＲに例えば１．５Ｖ（ダイオードＤＩによる電圧降下０．６Ｖを含めると実際には２．１Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。この要因として、例えば、可変抵抗素子ＶＲに高電圧が印加されることで内部のカチオン（正電荷イオン）の移動が起こり、絶縁状態の物質が電気化学ポテンシャル的に（準）安定な導電体物質の直列結合の状態に相変化するモデルが考えられる。勿論、物質によって様々なモデルが存在するので、他のモデルも考えられる。
【００３９】
一方、メモリセルＭＣに対するデータの消去、すなわちリセット動作は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．６Ｖ（ダイオードＤＩによる電圧降下１．０Ｖを含めると実際には１．６Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。この要因として、例えば可変抵抗素子ＶＲの内部で発生したジュール熱により、原子が熱拡散し元の熱平衡状態に変化するモデルが考えられる。
【００４０】
メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤＩによる電圧降下０．８Ｖを含めると実際には１．２Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。
【００４１】
メモリセルＭＣは、例えば高抵抗状態（リセット状態）を安定状態とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行い、セット状態を高抵抗状態に変化させるリセット動作によりデータの消去を行う。
【００４２】
また、メモリセルＭＣには上記、リセット状態、セット状態の他に可変抵抗素子ＶＲを意図的に破壊した状態が存在する。この可変抵抗素子ＶＲが破壊された状態は、セット状態よりもさらに電気抵抗が低い状態である。そして、一度可変抵抗素子ＶＲが破壊された状態になると、その状態から抵抗値の高い基本状態（リセット状態）へのリセット動作を行うことが出来ず、その可変抵抗素子ＶＲは常に電気抵抗の低い“パーマネント状態”であり続ける。可変抵抗素子ＶＲの“パーマネント状態”への遷移には“セット状態”への遷移よりも高い電圧印加が必要である。
【００４３】
つまり、ＲｅＲＡＭの可変抵抗素子ＶＲがとり得る状態には、抵抗値の低い状態の“セット状態”（第１の記憶状態）、抵抗値の高い状態の“リセット状態”（第２の記憶状態）、そして、リセット動作もセット動作も効かず常に低抵抗状態である“パーマネント状態”（第３の記憶状態）が存在する。
【００４４】
図５は、メモリセルＭＣの回路図と、このメモリセルＭＣをセット状態、リセット状態及びパーマネント状態へと遷移させるための電圧印加動作を示す電圧波形図である。
【００４５】
“セット状態”への遷移を引き起こす電圧をＶＳＥＴ、“リセット状態”への遷移を引きこす電圧をＶＲＥＳＥＴ、“パーマネント状態”への遷移を引き起こす電圧をＶＳＨＯＲＴと定義する。図５の電圧波形図に示すように、それぞれの電圧値の関係は、ＶＳＨＯＲＴ＞ＶＳＥＴ＞ＶＲＥＳＥＴとなっている。また、電圧印加時間は、ＶＲＥＳＥＴ＞ＶＳＨＯＲＴ＞ＶＳＥＴとなっている。
【００４６】
また、メモリセルＭＣの状態を読み出す時の電圧をＶＲＥＡＤと定義する。電圧ＶＲＥＡＤと上記３つの電圧値の関係は、ＶＳＨＯＲＴ＞ＶＳＥＴ＞ＶＲＥＳＥＴ＞ＶＲＥＡＤとなる。
【００４７】
［第１の実施の形態に係る不揮発性半導体記憶装置の動作］
次に、図６Ａ〜図６Ｃを参照して、本実施の形態に係る不揮発性半導体記憶装置の動作について説明する。図６Ａ〜図６Ｃは、実施の形態に係る不揮発性半導体記憶装置の書き込み、データ保持及び読み出し時のメモリセルの状態と論理レベルとを示す図である。以下の説明において、可変抵抗素子ＶＲが高抵抗状態で電流が流れにくい“リセット状態”を論理“０”レベル、可変抵抗素子ＶＲが低抵抗状態で電流が流れやすい“セット状態”を論理“１”レベルとして説明を行う。また、恒常的に低抵抗状態である“パーマネント状態”を、“セット状態”と同じく論理“１”レベルとする。
【００４８】
メモリセルアレイ１中には、上述のように通常データ領域１ａと機密データ領域１ｂが存在している。実施の形態に係る不揮発性半導体記憶装置では、機密データ領域１ｂに記憶しておく機密データを、“リセット状態”と“セット状態”との遷移が可能なメモリセルＭＣと、“パーマネント状態”のメモリセルＭＣとを用いて記憶する。ここで、機密データ情報として、アドレス信号Ａ０〜Ａ７に対応する８つのメモリセルＭＣに、“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”の８ｂｉｔの情報が記憶されるものとする。
【００４９】
図６Ａは、この８ｂｉｔの機密データ情報“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”をアドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣに書き込む場合の例である。
【００５０】
本実施の形態の不揮発性半導体記憶装置の場合、機密データ情報の論理“１”レベルデータをパーマネント状態のメモリセルＭＣに割り当てる。また、機密データ情報の論理“０”レベルデータを“リセット状態”と“セット状態”との遷移が可能なメモリセルＭＣに割り当てて機密データ情報を構成する。すなわち、論理“１”レベルデータを書き込むメモリセルＭＣ（アドレス信号Ａ１、Ａ２、Ａ６）には、電圧ＶＳＨＯＲＴが印加される。また、論理“０”レベルデータを書き込むメモリセルＭＣ（アドレス信号Ａ０、Ａ３、Ａ４、Ａ５、Ａ７）には、電圧ＶＲＥＳＥＴが印加される。これにより、本実施の形態の機密データ情報は、“パーマネント状態”のメモリセルＭＣと“リセット状態”のメモリセルＭＣに書き込まれることになる。
【００５１】
ここで、本実施の形態の回路には特殊コマンド制御回路等の機密データ情報保護のための回路が含まれていない。そのため、書き込まれた機密データ情報を単に保持したままでは、外部からアドレスを入力すると、ロウデコーダ３及びカラムデコーダ４が活性化してしまい、機密データ情報が読み出されてしまう。そこで、実施の形態に係る不揮発性半導体記憶装置では、以下のように機密データ情報を保持する。
【００５２】
図６Ｂは、８ｂｉｔの機密データ情報“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”をアドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣに保持する場合の例である。
【００５３】
本実施の形態の不揮発性半導体記憶装置は、データ保持時に、論理“０”レベルデータのメモリセルＭＣを論理“１”レベルデータとなるように“セット状態”にする。つまり、図６Ｂに示すように、アドレス信号Ａ０、Ａ３、Ａ４、Ａ５、Ａ７に対応するメモリセルＭＣが論理“１”レベルデータとなるようにセット動作を行う。この場合、単純に機密データ情報が記憶されるアドレスＡ０〜Ａ７の全てのメモリセルＭＣ、換言すれば機密データ領域全てに対してセット動作を行えば良い。なぜなら、アドレス信号Ａ１、Ａ２、Ａ６のパーマネント状態にあるメモリセルＭＣに対してセット動作を行っても、そのメモリセルＭＣの状態は低抵抗状態である論理“１”レベルデータの状態から変化しないからである。
【００５４】
この状態で外部からアドレスを入力して機密データ情報を読み出した場合、機密データ領域のメモリセルＭＣの状態は外部から見れば全て論理“１”レベルデータとなる。そのため、読み出されたデータは、本来の機密データ情報“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”の８ｂｉｔデータではなく、“１”−“１”−“１”−“１”−“１”−“１”−“１”−“１”の８ｂｉｔデータとなり、機密データ情報を外部に対してプロテクトすることが可能となる。
【００５５】
次に、本実施の形態の不揮発性半導体記憶装置において機密データ情報を読み出す動作について説明する。図６Ｃは、８ｂｉｔの機密データ情報“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”をアドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣから読み出す場合の例である。
【００５６】
本実施の形態の不揮発性半導体記憶装置は、アドレス信号Ａ０〜Ａ７に対応する全てのメモリセルＭＣに対してリセット動作を行った後に、データの読み出し動作を実行する。つまり、図６Ｃに示すように、アドレス信号Ａ０、Ａ３、Ａ４、Ａ５、Ａ７に対応するメモリセルＭＣが論理“０”レベルデータとなるようにリセット動作を行う。この場合、単純に機密データ情報が記憶されるアドレスＡ０〜Ａ７の全てのメモリセルＭＣ、換言すれば機密データ領域全てに対してリセット動作を行えば良い。なぜなら、アドレス信号Ａ０〜Ａ７に対応する全てのメモリセルＭＣに対してリセット動作を行っても、パーマネント状態にあるメモリセルＭＣの状態は低抵抗状態である論理“１”レベルデータの状態から変化しない。一方、アドレス信号Ａ０、Ａ３、Ａ４、Ａ５、Ａ７のメモリセルＭＣのみがリセットされ論理“０”レベルデータとなる。つまり、リセット動作によりメモリセルＭＣの状態は本来の機密データ情報“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”の８ｂｉｔとなり、機密データ情報を正しく読み出すことが可能となる。機密データ情報を読み出した後は、再度アドレス信号Ａ０〜Ａ７の全メモリセルＭＣに対してセット動作を行い、データをプロテクトしておけば良い。
【００５７】
［第１の実施の形態に係る不揮発性半導体記憶装置の効果］
以上のように、本実施の形態の不揮発性半導体記憶装置では、論理“１”レベルデータをパーマネント状態のメモリセルＭＣに、論理“０”レベルデータを“リセット状態”と“セット状態”の遷移が可能なメモリセルＭＣに割り当てて機密データ情報を構成する。そして、データ保持時には全てのメモリセルＭＣをセット動作により論理“１”レベルデータにし、読み出し動作時にはリセット動作を実行してからデータを読み出す。機密データ情報を読み出す際には、機密データ情報が保持されている箇所を特定したうえで、全てのメモリセルＭＣにリセット動作を実行する必要がある。メモリセルアレイ１から不正にデータを読み出そうとする場合、機密データ領域１ｂを特定しなければ、メモリセルＭＣにリセット動作を実行してから読み出せばよいのか、保持されたデータをそのまま読み出せばよいのかを判断することができない。このように、本実施の形態の不揮発性半導体記憶装置は、外部から機密データ情報をプロテクトすることが可能であり、且つ従来まで必要だった特殊コマンド制御回路などの回路を設ける必要がないため、チップサイズの増大を抑制することができる。
【００５８】
［第１の実施の形態に係る不揮発性半導体記憶装置の他の例１］
図７は、第１の実施の形態に係る不揮発性半導体記憶装置の他の例の構成とメモリセルの状態とを示す図である。本例の不揮発性半導体記憶装置は、データ入出力回路５に接続された演算回路Ｃを有する点において第１の実施の形態と異なる。演算回路Ｃは、メモリセルアレイ１から読み出されたデータと、あらかじめ保持している鍵データとの間で所定の演算を行い、その演算結果をデータ入出力回路に出力する。その他の構成は上述の第１の実施の形態と同様であるため、その説明を省略する。本例においても機密データ情報は、“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”の８ｂｉｔの情報であるものとする。
【００５９】
メモリセルアレイ１のアドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣには、機密データ情報とは異なる８ｂｉｔのデータ“０”−“１”−“０”−“０”−“０”−“０”−“１”−“０”が書き込まれている。ここで、書き込まれるデータの論理“１”レベルデータをパーマネント状態のメモリセルＭＣに割り当て、機密データ情報の論理“０”レベルデータを“リセット状態”と“セット状態”との遷移が可能なメモリセルＭＣに割り当てて書き込みデータを構成する。
【００６０】
本例においても、データ保持時には全てのメモリセルＭＣが論理“１”レベルデータとなるようにセット動作を行う。また、データ読み出し時には、全てのメモリセルＭＣにリセット動作を行った後、データを読み出す。
【００６１】
アドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣから読み出されたデータ“０”−“１”−“０”−“０”−“０”−“０”−“１”−“０”は、ビット線制御回路２を介して演算回路Ｃに入力される。そして、メモリセルアレイ１から読み出されたデータは、演算回路Ｃにおいて、鍵データ“０”−“１”−“１”−“０”−“０”−“０”−“０”−“０”との論理和がとられる。この論理和のデータ“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”が、機密データ情報としてデータ入出力回路５から外部に出力される。
【００６２】
本例において、アドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣに書き込まれたデータ“０”−“１”−“０”−“０”−“０”−“０”−“１”−“０”は、本来の機密データ情報とは異なる。機密データ領域１ｂを指定するアドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣにリセット動作を実行し、データを読み出したとしても、そのデータは機密データ情報とは異なる。そのため、本例の不揮発性半導体記憶装置は、機密データ情報のプロテクト性能をより向上させることが可能である。
【００６３】
［第１の実施の形態に係る不揮発性半導体記憶装置の他の例２］
図８は、第１の実施の形態に係る不揮発性半導体記憶装置の他の例の読み出し時のメモリセルの状態を示す図である。本例の不揮発性半導体記憶装置は、データ読み出し動作の際、あらかじめ定められたデータに基づいて、所定のメモリセルＭＣにリセット動作を実行する点において第１の実施の形態と異なる。その他の構成は上述の第１の実施の形態と同様であるため、その説明を省略する。本例においても機密データ情報は、“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”の８ｂｉｔの情報であるものとする。
【００６４】
メモリセルアレイ１のアドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣには、機密データ情報とは異なる８ｂｉｔのデータ“０”−“０”−“１”−“０”−“０”−“０”−“０”−“０”が書き込まれている。ここで、書き込まれるデータの論理“１”レベルデータをパーマネント状態のメモリセルＭＣに割り当て、機密データ情報の論理“０”レベルデータを“リセット状態”と“セット状態”との遷移が可能なメモリセルＭＣに割り当てて機密データ情報を構成する。本例においても、データ保持時には全てのメモリセルＭＣが論理“１”レベルデータとなるようにセット動作を行う。
【００６５】
本例のデータ読み出し時には、あらかじめ定められたリセット動作データに基づいて、所定のメモリセルＭＣにリセット動作を行った後、データを読み出す。すなわち、不揮発性半導体記憶装置は、データ入出力回路５を介して外部のホストから入力されるリセット動作データ“０”−“１”−“０”−“０”−“０”−“０”−“１”−“０”に基づき、リセット動作データ“０”のメモリセルＭＣ（アドレス信号Ａ０、Ａ２、Ａ３、Ａ４、Ａ５、Ａ７）にリセット動作を実行する。一方、リセット動作データ“１”のメモリセルＭＣ（アドレス信号Ａ１、Ａ６）にはリセット動作は行わない。
【００６６】
この読み出し動作によってアドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣから読み出されたデータ“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”が、機密データ情報としてデータ入出力回路５から外部に出力される。
【００６７】
本例の書き込みデータとリセット動作データによる読み出し動作は、上記他の例１の読み出しデータと鍵データの論理和と同等の効果を奏する。本例においても、アドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣに書き込まれたデータ“０”−“０”−“１”−“０”−“０”−“０”−“０”−“０”は、本来の機密データ情報とは異なる。機密データ領域１ｂを指定するアドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣにリセット動作を実行し、データを読み出したとしても、そのデータは機密データ情報とは異なる。そのため、本例の不揮発性半導体記憶装置も、機密データ情報のプロテクト性能をより向上させることが可能である。
【００６８】
［第１の実施の形態に係る不揮発性半導体記憶装置の他の例３］
図９は、第１の実施の形態に係る不揮発性半導体記憶装置の他の例の構成を示すブロック図である。本例の不揮発性半導体記憶装置は、ロウデコーダ３及びカラムデコーダ４に接続された特殊コマンド制御回路９を有する点において第１の実施の形態と異なる。特殊コマンド制御回路９は、外部に対して非公開にしてある特殊コマンドが入力された場合のみロウデコーダ３及びカラムデコーダ４を活性化させ、読み出し動作が可能になるように設定されている。その他の構成は第１の実施の形態と同様であるため、その説明を省略する。本例においても機密データ情報は、“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”の８ｂｉｔの情報であるものとする。
【００６９】
本例においては、上述の第１の実施の形態と同様に、機密データ情報の論理“１”レベルデータをパーマネント状態のメモリセルＭＣに割り当て、機密データ情報の論理“０”レベルデータを“リセット状態”と“セット状態”との遷移が可能なメモリセルＭＣに割り当てて機密データ情報を構成する。本例においても、データ保持時には全てのメモリセルＭＣが論理“１”レベルデータとなるようにセット動作を行う。
【００７０】
本例の不揮発性半導体記憶装置のデータ読み出し時には、特殊コマンド制御回路９に特殊コマンドを入力する。この特殊コマンドによりロウデコーダ３及びカラムデコーダ４が活性化する。その後、機密データ領域１ｂにある全てのメモリセルＭＣにリセット動作を行い、機密データ情報を読み出す。
【００７１】
本例において機密データ情報の書き込み、データ保持、読み出し方法は、第１の実施の形態と同様であるため、外部から機密データ情報をプロテクトすることが可能である。本例では特殊コマンド制御回路９を有しているため、その分チップ面積は増大するものの、機密データ情報のプロテクト性能をより向上させることが可能である。
【００７２】
［第２の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置について説明する。本実施の形態に係る不揮発性半導体記憶装置は、浮遊ゲートへの電子の注入・放出によりしきい値電圧を変化させるメモリセルＭＣを用いたＮＡＮＤ型ＥＥＰＲＯＭである点において、第１の実施の形態と異なる。
【００７３】
図１０は、メモリセルアレイ１及びその周辺回路の回路図である。本実施の形態の不揮発性半導体記憶装置のメモリセルアレイ１は、図１０に示すように、複数の電気的書き換え可能な不揮発性メモリセルＭＣをマトリクス状に配置することにより構成されている。メモリセルＭＣは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートとを有する積層ゲート構造であるものとして説明する。ＮＡＮＤ型ＥＥＰＲＯＭは、この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルＭＣのしきい値電圧を変化させて、１ビット或いは多ビットのデータを記憶する。この例では、８個のメモリセルＭＣ０−ＭＣ７が直列接続され、その両端に選択ゲートトランジスタＳ１、Ｓ２が接続されてＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを構成している。
【００７４】
ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬ０、ＢＬ１、…、ＢＬｎに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＳＲＣに接続される。メモリセルＭＣ０−ＭＣ７の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ７に接続され、選択ゲートトランジスタＳ１、Ｓ２のゲートは選択ゲート線ＳＧＤ、ＳＧＳに接続される。
【００７５】
ワード線方向に配列されるＮＡＮＤセルユニットＮＵの集合が、データ消去の最小単位となるブロックＢＬＫを構成し、ビット線方向に複数のブロックＢＬＫが配置される。また、ワード線方向に配列されるメモリセルＭＣの集合が、書き込み及び読み出しの単位となるページをそれぞれ構成する。
【００７６】
各ブロックＢＬＫのビット線ＢＬがビット線制御回路２内のセンスアンプＳＡに接続されている。このセンスアンプＳＡにより、書き込み動作又は読み出し動作が制御される。このとき、１本のワード線ＷＬに共通に接続され、ビット線ＢＬにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページを構成する。また、各ワード線ＷＬは、図１０には図示しないロウデコーダ３に接続され、メモリセルＭＣへのデータの書き込み、読み出しに必要な所定の電圧が印加される。
【００７７】
［第２の実施の形態に係る不揮発性半導体記憶装置の動作］
次に、図１１Ａ〜図１１Ｃを参照して、本実施の形態に係る不揮発性半導体記憶装置の動作について説明する。図１１Ａ〜図１１Ｃは、実施の形態に係る不揮発性半導体記憶装置の書き込み、データ保持及び読み出し時のメモリセルの状態と論理レベルとを示す図である。以下の説明において、メモリセルＭＣの浮遊ゲートから電子を全て放出した、しきい値電圧が低い状態を“イレース状態”とし、浮遊ゲートへ電子を注入した、しきい値電圧が高い状態を“プログラム状態”とする。また、“イレース状態”を論理“１”レベル、“プログラム状態”を論理“０”レベルとする。ここで、不揮発性半導体記憶装置がＮＡＮＤ型ＥＥＰＲＯＭの場合、浮遊ゲートへの電子の注入が全く出来ない状態をパーマネント状態とし、論理“１”レベルであるものとする。
【００７８】
メモリセルアレイ１中には上述のように通常データ領域１ａと機密データ領域１ｂが存在している。本実施の形態に係る不揮発性半導体記憶装置では、機密データ領域１ｂに記憶しておく機密データを、“イレース状態”と“プログラム状態”との遷移が可能なメモリセルＭＣと、“パーマネント状態”のメモリセルＭＣとを用いて記憶する。ここで、機密データ情報として、アドレス信号Ａ０〜Ａ７に対応する８つのメモリセルＭＣに、“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”の８ｂｉｔの情報が記憶されるものとする。
【００７９】
図１１Ａは、この８ｂｉｔの機密データ情報“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”をアドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣに書き込む場合の例である。
【００８０】
本実施の形態の不揮発性半導体記憶装置の場合、機密データ情報の論理“１”レベルデータをパーマネント状態のメモリセルＭＣに割り当てる。また、機密データ情報の論理“０”レベルデータを“イレース状態”と“プログラム状態”との遷移が可能なメモリセルＭＣに割り当てて機密データ情報を構成する。すなわち、論理“１”レベルデータを書き込むメモリセルＭＣ（アドレス信号Ａ１、Ａ２、Ａ６）には、浮遊ゲートに電子が注入されない。また、論理“０”レベルデータを書き込むメモリセルＭＣ（アドレス信号Ａ０、Ａ３、Ａ４、Ａ５、Ａ７）には、浮遊ゲートに電子を注入する。これにより、本実施の形態の機密データ情報は、“パーマネント状態”のメモリセルＭＣと“プログラム状態”のメモリセルＭＣに書き込まれることになる。
【００８１】
次に、本実施の形態に係る不揮発性半導体記憶装置における機密データ情報の保持動作について説明する。図１１Ｂは、８ｂｉｔの機密データ情報“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”をアドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣに保持する場合の例である。
【００８２】
本実施の形態の不揮発性半導体記憶装置は、データ保持時に、論理“０”レベルデータのメモリセルＭＣを論理“１”レベルデータとなるように“イレース状態”にする。つまり、図１１Ｂに示すように、アドレス信号Ａ０、Ａ３、Ａ４、Ａ５、Ａ７に対応するメモリセルＭＣが論理“１”レベルデータとなるように、浮遊ゲートから電子を放出するイレース動作を行う。この場合、単純に機密データ情報が記憶されるアドレスＡ０〜Ａ７の全てのメモリセルＭＣ、換言すれば機密データ領域全てに対してイレース動作を行えば良い。なぜなら、アドレス信号Ａ１、Ａ２、Ａ６のパーマネント状態にあるメモリセルＭＣに対してイレース動作を行っても、そのメモリセルＭＣは論理“１”レベルデータの状態から変化しないからである。
【００８３】
この状態で外部からアドレスを入力して機密データ情報を読み出した場合、機密データ領域のメモリセルＭＣの状態は外部から見れば全て論理“１”レベルデータとなる。そのため、読み出されたデータは、本来の機密データ情報“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”の８ｂｉｔデータではなく、“１”−“１”−“１”−“１”−“１”−“１”−“１”−“１”の８ｂｉｔデータとなり、機密データ情報を外部に対してプロテクトすることが可能となる。
【００８４】
次に、本実施の形態の不揮発性半導体記憶装置において機密データ情報を読み出す動作について説明する。図１１Ｃは、８ｂｉｔの機密データ情報“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”をアドレス信号Ａ０〜Ａ７に対応するメモリセルＭＣから読み出す場合の例である。
【００８５】
本実施の形態の不揮発性半導体記憶装置は、アドレス信号Ａ０〜Ａ７に対応する全てのメモリセルＭＣに対してプログラム動作を行った後に、データの読み出し動作を実行する。つまり、図１１Ｃに示すように、アドレス信号Ａ０、Ａ３、Ａ４、Ａ５、Ａ７に対応するメモリセルＭＣが論理“０”レベルデータとなるように、浮遊ゲートに電子を注入するプログラム動作を行う。この場合、単純に機密データ情報が記憶されるアドレスＡ０〜Ａ７の全てのメモリセルＭＣ、換言すれば機密データ領域全てに対してプログラム動作を行えば良い。なぜなら、アドレス信号Ａ０〜Ａ７に対応する全てのメモリセルＭＣに対してプログラム動作を行っても、パーマネント状態にあるメモリセルＭＣの浮遊ゲートには電子が注入されず、論理“１”レベルデータの状態から変化しない。一方、アドレス信号Ａ０、Ａ３、Ａ４、Ａ５、Ａ７のメモリセルＭＣのみがプログラムされ論理“０”レベルデータとなる。つまり、プログラム動作によりメモリセルＭＣの状態は本来の機密データ情報“０”−“１”−“１”−“０”−“０”−“０”−“１”−“０”の８ｂｉｔとなり、機密データ情報を正しく読み出すことが可能となる。機密データ情報を読み出した後は、再度アドレス信号Ａ０〜Ａ７の全メモリセルＭＣに対してイレース動作を行い、データをプロテクトしておけば良い。
【００８６】
［第２の実施の形態に係る不揮発性半導体記憶装置の効果］
以上のように、本実施の形態の不揮発性半導体記憶装置では、論理“１”レベルデータをパーマネント状態のメモリセルＭＣに、論理“０”レベルデータを“プログラム状態”と“イレース状態”の遷移が可能なメモリセルＭＣに割り当てて機密データ情報を構成する。そして、データ保持時には全てのメモリセルＭＣをイレース動作により論理“１”レベルデータにし、読み出し動作時にはプログラム動作を実行してデータを読み出す。機密データ情報を読み出す際には、機密データ情報が保持されている箇所を特定したうえで、全てのメモリセルＭＣにプログラム動作を実行する必要がある。メモリセルアレイ１から不正にデータを読み出そうとする場合、機密データ領域１ｂを特定しなければ、メモリセルＭＣにリセット動作を実行してから読み出せばよいのか、保持されたデータをそのまま読み出せばよいのかを判断することができない。このように、本実施の形態の不揮発性半導体記憶装置は、外部から機密データ情報をプロテクトすることが可能であり、且つ従来まで必要だった特殊コマンド制御回路などの回路を設ける必要がないため、チップサイズの増大を抑制することができる。
【００８７】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、本発明は、以上に説明したようにＲｅＲＡＭやＮＡＮＤ型ＥＥＰＲＯＭに限定されることなく、電気的にデータの書き消しが出来ず１つの論理レベルデータしか持たないパーマネント状態にあるメモリセルと、データの記憶状態が少なくとも２状態あるメモリセルとを用いてデータを記憶する装置であれば、どのようなもの（例えばＰＣＲＡＭ、ＭＲＡＭ：Magnetoresistive Random Access Memory、ＣＮＴメモリ：Carbon Nanotube Memory等）にも適用できる。また、第１の実施の形態の他の例１〜３として記載した構成は、当然に第２の実施の形態に係る不揮発性半導体記憶装置にも適用可能である。
【符号の説明】
【００８８】
１・・・メモリセルアレイ、  ２・・・ビット線制御回路、  ３・・・ロウデコーダ、  ４・・・カラムデコーダ、  ５・・・データ入出力回路、  ６・・・アドレスレジスタ、  ７・・・コマンドＩ／Ｆ、  ８・・・ステートマシン、  ９・・・特殊コマンド制御回路、  １０・・・第１配線層、  ２０・・・メモリ層、  ３０・・・第２配線層、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、  ＶＲ・・・可変抵抗素子、  ＤＩ・・・ダイオード。
【図１】
2011003235.tif 000003
【図２】
2011003235.tif 000004
【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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