(57)【要約】【課題】モジュールのＩＯ電源を削減することができるアクセス制限回路を提供する。【解決手段】本発明のアクセス制限回路１００は、順次データが入力され、入力されたデータと、後続するデータとが一致すると、他の回路と共通に設けられたバス配線１への出力状態を維持するように、出力部２を制御する制御部１０１と、制御部１０１の制御信号に基づいて、バス配線１への出力状態を維持するか否かを判断する出力部１０２と、を備える。これにより、連続する等しいデータを転送する際に、出力部１０１がデータ毎にバス配線１への出力状態を維持するので、モジュール５のＩＯ電源を削減することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
順次データが入力され、入力されたデータと、後続するデータとが一致すると、他の回路と共通に設けられたバス配線への出力状態を維持するように、出力部を制御する制御部と、
前記制御部の制御信号に基づいて、前記バス配線への出力状態を維持するか否かを判断する出力部と、
を備えるアクセス制限回路。
【請求項２】
前記制御部は、前記入力されたデータと前記後続するデータとを比較する比較部と、前記比較部での比較結果に対して一つ前の比較結果を保持するラッチ回路と、を備え、
前記出力部は、前記ラッチ回路の比較結果に基づいて、前記バス配線への出力状態を維持するか否かを判断することを特徴とする請求項１に記載のアクセス制限回路。
【請求項３】
前記データは、上位ビットと下位ビットとを備え、
前記制御部は、前記入力されたデータと前記後続するデータとの上位ビットのみの比較結果に基づいて、前記出力部を制御することを特徴とする請求項１又は２に記載のアクセス制限回路。
【請求項４】
前記データは、アドレスデータであることを特徴とする請求項１乃至３のいずれか１項に記載のアクセス制限回路。
【請求項５】
前記アクセス制限回路は、非同期データの転送に用いられることを特徴とする請求項１乃至４のいずれか１項に記載のアクセス制限回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクセス制限回路に関する。
【背景技術】
【０００２】
非同期データの転送に用いられるＳＯＣ（システム・オン・チップ）回路は、図１に示すように、バス配線１を介して、ＣＰＵ（Central Processing Unit）２、ＤＳＰ（Digital Signal Processor）３、メモリ４、モジュール５等が互いに接続されている。
【０００３】
モジュール５は、図４に示すように、計算回路５１、出力部５２を備え、例えばバス配線１を介してメモリ４に記憶されているデータをＣＰＵ２に転送する構成とされている。
計算回路５１は、処理部５１１、アドレス生成部５１２、ＷＥＮ信号（書き込み信号）生成部５１３を備えている。処理部５１１は、例えばＣＰＵ２の指示に基づいてメモリ４から順次入力されたデータを、入力された順に出力する。そのため、処理部５１１は、例えばＦＩＦＯ（First-In First-Out）で構成される。アドレス生成部５１２は、ＣＰＵ２の指示に基づいて、当該ＣＰＵ２内にデータが書き込まれるアドレスを生成する。ＷＥＮ信号生成部５１３は、ＣＰＵ２の指示に基づいて、ＷＥＮ信号をＬｏｗからＨｉｇｈ、ＨｉｇｈからＬｏｗに切り替える。そして、処理部５１１に入力されたデータは、図５に示すように、ＷＥＮ信号のＬｏｗからＨｉｇｈへの切り替わりに基づいて、アドレス生成部５１２が指定したＣＰＵ４内のアドレスに逐次書き込まれる。
【０００４】
具体的に云うと、出力部５２にデータＤｎ（ｎは自然数）、アドレスＡｎ、Ｈｉｇｈ状態のＷＥＮ信号が入力される。このとき、出力部５２のバス配線１への出力状態は閉じた状態とされ、出力部５２はデータＤｎ（ｎは自然数）、アドレスＡｎを出力する。その後、ＷＥＮ信号生成部５１３は、ＷＥＮ信号をＨｉｇｈからＬｏｗに切り替える。このとき、出力部５２のバス配線１への出力状態は開いた状態とされる。そして、ＷＥＮ信号生成部５１３は、後続するデータＤｎ+１を出力するべく、再びＷＥＮ信号をＬｏｗからＨｉｇｈに切り替える。出力部５２にデータＤｎ＋１、アドレスＡｎ＋１、Ｈｉｇｈ状態のＷＥＮ信号が入力される。このとき、出力部５２のバス配線１への出力状態は閉じた状態とされ、出力部５２はデータＤｎ＋１、アドレスＡｎ＋１を出力する。このように、出力部５２は、ＷＥＮ信号の切り替わりに基づいて、データ毎にバス配線１への出力状態を閉じた状態又は開いた状態に切り替える。
【０００５】
ちなみに、特許文献１には、同期データの転送に用いられ、ＩＯ（ＩＮ・ＯＵＴ）電流の削減を目的としたデータ転送装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−８９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図４のモジュールは、上述したように、出力部がデータ毎にバス配線への出力状態を閉じた状態又は開いた状態に切り替える。つまり、連続する等しいデータを転送する時も、出力部がデータ毎にバス配線への出力状態を閉じた状態又は開いた状態に切り替えるので、モジュールのＩＯ電源が無駄に必要である。
【課題を解決するための手段】
【０００８】
本発明に係るアクセス制限回路は、順次データが入力され、入力されたデータと、後続するデータとが一致すると、他の回路と共通に設けられたバス配線への出力状態を維持するように、出力部を制御する制御部と、前記制御部の制御信号に基づいて、前記バス配線への出力状態を維持するか否かを判断する出力部と、を備える。これにより、連続する等しいデータを転送する際に、出力部がデータ毎にバス配線への出力状態を維持するので、モジュールのＩＯ電源を削減することができる。
【発明の効果】
【０００９】
本発明によれば、モジュールのＩＯ電源を削減することができる。
【図面の簡単な説明】
【００１０】
【図１】ＳＯＣ回路を概略的に示すブロック図である。
【図２】本発明に係る実施の形態のアクセス制限回路をモジュールに組み込んだ状態を概略的に示すブロック図である。
【図３】本発明に係る実施の形態のアクセス制限回路をモジュールに組み込んだ際のＷＥＮ信号、アドレス、データのタイミングチャートである。
【図４】従来のモジュールを概略的に示すブロック図である。
【図５】従来のモジュールを用いた際のＷＥＮ信号、アドレス、データのタイミングチャートである。
【発明を実施するための形態】
【００１１】
本発明に係るアクセス制限回路の実施の形態について説明する。但し、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１２】
アクセス制限回路１００は、非同期データの転送に用いるべく、図１に示したＳＯＣ回路を成すモジュール５内に組み込まれる。なお、ＳＯＣ回路の基本構成は、既に背景技術で説明しているので省略する。
【００１３】
このアクセス制限回路１００は、制御部１０１、出力部１０２を備える。つまり、モジュール５は、計算回路５１に加え、アクセス制限回路１００を備える構成となる。
具体的に云うと、計算回路５１の処理部５１１は、制御部１０１及び出力部１０２に順次データを出力する。つまり、処理部５１１は、第１のデータＤｎを制御部１０１及び出力部１０２に出力する。そして、処理部５１１は、第１のデータＤｎを制御部１０１に出力すると共に、当該第１のデータＤｎに後続する第２のデータＤｎ＋１を制御部１０１に出力する。
【００１４】
制御部１０１は、比較部１１１、ラッチ回路１１２を備える。比較部１１１は、処理部５１１から順次入力される第１のデータＤｎと、当該第１のデータＤｎに後続する第２のデータＤｎ＋１との値を比較する。比較部１１１は、当該比較結果Ｘｎをラッチ回路１１２に出力する。つまり、比較部１１１は、順次入力されるデータ毎に、先行するデータと後続するデータとを次々に比較し、当該比較結果をラッチ回路１１２に出力する。
【００１５】
ラッチ回路１１２は、第１のデータＤｎの直前に入力された第３のデータＤｎ−１と、第１のデータＤｎとの比較結果Ｘｎ−１を保持している。つまり、ラッチ回路１１２は、当該比較部１１１での比較結果Ｘｎに対して一つ前の比較結果Ｘｎ−１を保持している。そして、ラッチ回路１１２は、次の比較結果である第１のデータＤｎと、第２のデータＤｎ＋１との比較結果Ｘｎが入力されると、保持していた一つ前の比較結果である、第３のデータＤｎ−１と第１のデータＤｎとの比較結果Ｘｎ−１を出力部１０２に出力する。
【００１６】
出力部１０２には、処理部５１１から第１のデータＤｎが入力される。さらに出力部１０２は、ラッチ回路１１２から比較結果Ｘｎ−１が入力される。出力部１０２は、ラッチ回路１１２の比較結果Ｘｎ−１に基づいて、バス配線１への出力状態を維持するか否かを判断する。つまり、ラッチ回路１１２における第３のデータＤｎ−１と、第１のデータＤｎとの比較結果Ｘｎ−１が、異なるデータである場合、出力部１０２は、従来と同様にＷＥＮ信号に基づいて、第３のデータＤｎ−１を出力した後に、一旦バス配線１への出力状態を開いた状態とし、その後、当該バス配線１への出力状態を閉じた状態として、第１のデータＤｎを出力する。一方、ラッチ回路１１２における第３のデータＤｎ−１と、第１のデータＤｎとの比較結果Ｘｎ−１が、等しいデータである場合、図３に示すように、出力部１０２は、ＷＥＮ信号に依存することなく、第３のデータＤｎ−１を出力した後であっても、バス配線１への出力状態を閉じた状態に維持し、第１のデータＤｎを出力する。このように、制御部１０１は、入力されたデータと、後続するデータとが一致すると、出力部１０２のバス配線１への出力状態を維持するように、当該出力部１０２を制御するので、モジュールのＩＯ電源を削減することができる。
【００１７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述したデータは、上位ビットと下位ビットとを備えていても良い。このとき、制御部１０１に順次入力されるデータは、上位ビットが略等しく、下位ビットは異なる値となっている。そのため、制御部１０１は、入力されたデータと後続するデータとの上位ビットのみを比較し、当該比較結果に基づいて出力部１０２を制御させると良い。
【００１８】
また、上述したデータは、アドレスデータであっても良く、さらに上位ビットと下位ビットとを備えていても良い。
【００１９】
さらに、ラッチ回路１１２を省略しても良い。このとき、例えば処理部５１１から出力部１０２に第１のデータＤｎを出力すると共に、制御部１０１に第１のデータＤｎ及び第２のデータＤｎ＋１を出力する。そして、制御部１０１は、直接に第１のデータＤｎと第２のデータＤｎ＋１との比較結果を出力部１０２に出力する。出力部１０２は、当該比較結果に基づいて、バス配線１への出力状態を維持するか否かを判断し、第１のデータＤｎを出力する。
【符号の説明】
【００２０】
１  バス配線
２  ＣＰＵ
３  ＤＳＰ
４  メモリ
５  モジュール、５１  計算回路、５２  出力部
１００  アクセス制限回路、１０１  制御部、１０２  出力部
１１１  比較部
１１２  ラッチ回路
５１１  処理部
５１２  アドレス生成部
５１３  ＷＥＮ信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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