(57)【要約】      （修正有）【課題】バイポーラの高耐圧縦型ＰＮＰプロセスをベースに高耐圧、低オン抵抗特性のダイオードで直列ダイオード群を形成する。係る直列ダイオード群を２つ並列接続しブリッジを形成し寄生トランジスタ等によるリーク電流の無い高効率な全波整流回路を構築する。【解決手段】Ｐ型半導体基板１をアノード、Ｎ型埋め込み層２をカソードとするダイオードと、Ｐ＋型導電層８をアノード、Ｎ型エピタキシャル層５をカソードとするダイオードを電極ＡＣ１で直列接続し直列ダイオード群を形成する。この場合、Ｎ＋型埋め込み層３及びＮ＋型導電層７を形成し、電極ＡＣ１に大きな正電圧が印加された場合にもＰ＋型埋め込み層４の電位よりＮ＋型埋め込み層３の電位が低下するのを防止し、Ｐ＋型埋め込み層４、Ｎ＋型埋め込み層３、Ｐ型半導体基板１をそれぞれエミッタ、ベース、コレクタとする寄生ＰＮＰトランジスタがオンするのを防止する。【選択図】図１
2011077484.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された第２導電型の第１の埋め込み層と、
前記第１の埋め込み層内に形成された第２導電型の第２の埋め込み層と、
前記第２の埋め込み層内に形成された第１導電型の埋め込み層と、
前記第１導電型の半導体基板上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層を貫通し、前記第２の埋め込み層の端部と重畳して形成された第２導電型の導電層と、
前記エピタキシャル層を貫通し、前記第１導電型の埋め込み層の端部と重畳して形成された第１導電型の導電層と、
前記第１導電型の導電層に隣接する前記エピタキシャル層に形成された第２導電型のコンタクト層と、
前記第２導電型の導電層に形成された第２導電型のコンタクト層と、
前記第１導電型の導電層と、前記第２導電型の導電層に形成された前記第２導電型のコンタクト層とを電気的に接続する第１の電極と、
前記エピタキシャル層に形成された第２導電型のコンタクト層と電気的に接続された第２の電極と、
前記エピタキシャル層を分離する第１導電型の分離層と、を備え、前記第１導電型の半導体基板をアノードとし、前記第２導電型の第１の埋め込み層をカソードとするダイオードと、前記第１導電型の導電層をアノードとし、前記第２導電型のエピタキシャル層をカソードとするダイオードとが前記第１の電極で直列に接続され、直列接続ダイオード群を構成することを特徴とする半導体装置。
【請求項２】
前記分離層により分離された他の領域に形成され、前記直列接続ダイオード群と前記第２の電極同士で電気的に接続されたもう１つの直列ダイオード群を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記２つの直列ダイオード群が、前記第２の電極同士が電気的に接続され、且つ前記第１の導電型の半導体基板を共通にしていることで全体としてブリッジ回路を構成していることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１導電型の導電層が前記エピタキシャル層を取り囲んでいることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第２導電型の導電層が前記第１導電型の導電層を取り囲んでいることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、４個のダイオードでブリッジ構成した全波整流回路に関し、特に高耐圧ダイオードからなる全波整流回路に係る半導体装置に関するものである。
【背景技術】
【０００２】
従来、４個のダイオードをブリッジ構成にした全波整流回路は、安価な個別ダイオードを組み合わせて形成されていた。しかし、携帯機器等、製品全体の小型化等に対応するため４個のダイオードまたは当該４個のダイオードと関連する集積回路を１つの半導体チップの中に形成する事が必須になってきた。この場合、高耐圧、大電流のダイオードを１つの半導体チップに形成するための工夫が必要になる。一例として、ブリッジ回路が形成された領域以外の半導体基板部分での絶縁破壊を阻止するための方策が、特許文献１に開示されている。半導体チップ内には半導体チップの両面からダイオードが並列に形成されたブリッジ回路のみが形成されている。
【０００３】
即ち、ブリッジ全波整流回路では、２つの直流電圧出力端子間に、２個の直列に接続されたダイオードが２列、並列に接続されている。従って、該直流電圧出力端子間のダイオード形成領域以外の半導体領域の耐圧はダイオード２個分以上必要になる。そこで、該直流電圧出力端子間に直列に接続された２個のダイオードと並列に構成される半導体基板領域に３個のダイオードを直列に形成している。それにより、整流回路を構成する２個の直列ダイオード部分以外の部分の耐圧を、直列に形成された２個分のダイオードの耐圧より高くし、整流回路を構成する２個の直列ダイオード部分以外の部分で絶縁破壊が起こることを阻止する方策が開示されている。
【０００４】
また、特許文献２には、半導体チップの一主面のみからダイオードを形成し、全波整流回路を形成している例が開示されている。半導体チップにはＲＦ回路、メモリー回路、ロジック回路等が組み込まれている。この場合、ダイオードを構成する各要素間で寄生トランジスタが形成されるという弊害が生じ、それに対する対処法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２３７２１０号公報
【特許文献２】特開２００６−１００３０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記特許文献１では、半導体基板にその両面から当該半導体基板を貫通する４個のダイオードを並列に形成し、それらのダイオードでブリッジを形成した全波整流回路のみを開示している。また、特許文献２においては、Ｐ型半導体基板の一主面のみに４個のダイオードを形成し、ブリッジ回路からなる全波整流回路を開示している。
【０００７】
それに対して、本発明においては、上記２例と異なり、バイポーラＬＳＩでよく利用される高耐圧縦型ＰＮＰトランジスタのコレクタ層を構成するＰ＋型拡散層、ベース層を構成するＮ型エピタキシャル層、Ｎ＋型拡散層、埋め込み層を構成するＮ型層、及びＰ型半導体基板を利用して、２つの分離層で囲まれそれぞれ分離された２つの領域にそれぞれ２個づつダイオードを形成し、全体で４つのダイオードによりブリッジを形成し全波整流回路を構築するものである。Ｐ型半導体基板からＮ型エピタキシャル層に向かって、Ｐ型半導体基板の縦方向に向かう直列に接続された２個のダイオード群と、同様に前記領域とは別の分離された領域にＰ型半導体基板からＮ型エピタキシャル層に向かって直列に接続された２個のダイオード群とを、それぞれ並列に接続してブリッジ回路を形成し、全波整流回路を構築している。
【０００８】
即ち、ブリッジ回路の２個の直流電圧出力端間に２個のダイオードが直列に接続され、当該直列に接続されたものが２個並列に接続されるが、２個直列に接続されたダイオードの一方はＰ型半導体基板とＮ型埋め込み層で構成され、もう一方はＰ＋型導電層とＮ型エピタキシャル層で構成される。即ちＰ型半導体基板からＮ型エピタキシャル層に向かって、２個のダイオードが２階建てに構築される。
【０００９】
この場合において、どのようにして高耐圧化を図り、且つダイオード電流の電流経路の抵抗を低減させるか、また寄生トランジスタによるリーク電流を低減させるかが課題となる。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、第１導電型の半導体基板に形成された第２導電型の第１の埋め込み層と、前記第１の埋め込み層内に形成された第２導電型の第２の埋め込み層と、前記第２の埋め込み層内に形成された第１導電型の埋め込み層と、前記第１導電型の半導体基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層を貫通し、前記第２の埋め込み層の端部と重畳して形成された第２導電型の導電層と、前記エピタキシャル層を貫通し、前記第１導電型の埋め込み層の端部と重畳して形成された第１導電型の導電層と、前記第１導電型の導電層に隣接する前記エピタキシャル層に形成された第２導電型のコンタクト層と、前記第２導電型の導電層に形成された第２導電型のコンタクト層と、前記第１導電型の導電層と、前記第２導電型の導電層に形成された前記第２導電型のコンタクト層とを電気的に接続する第１の電極と、前記エピタキシャル層に形成された第２導電型のコンタクト層と電気的に接続された第２の電極と、前記エピタキシャル層を分離する第１導電型の分離層と、を備え、前記第１導電型の半導体基板をアノードとし、前記第２導電型の第１の埋め込み層をカソードとするダイオードと、前記第１導電型の導電層をアノードとし、前記第２導電型のエピタキシャル層をカソードとするダイオードとが前記第１の電極で直列に接続され、直列接続ダイオード群を構成することを特徴とする。
【００１１】
また、本発明の半導体装置は、前記分離層により分離された他の領域に形成され、前記直列接続ダイオード群と前記第２の電極同士で電気的に接続されたもう１つの直列ダイオード群を有することを特徴とする。
【００１２】
また、本発明の半導体装置は、前記２つの直列ダイオード群が、前記第２の電極同士が電気的に接続され、且つ前記第１の導電型の半導体基板を共通にしていることで全体としてブリッジ回路を構成していることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置によれば、寄生トランジスタによるリーク電流を発生することのない、高耐圧、且つ低オン抵抗のダイオードでブリッジを形成し、かつＰ型半導体基板をダイオードのアノードとして有効に活用した高効率の全波整流回路からなる半導体装置を実現する事ができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態における半導体装置の断面図である。
【図２】比較例による半導体装置の断面図である。
【図３】４個のダイオードによるブリッジ回路からなる全波整流回路の動作を示す図である。
【図４】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１５】
本発明は、前述の如く、バイポーラＬＳＩでよく利用される高耐圧縦型ＰＮＰトランジスタのコレクタ層を構成するＰ＋型拡散層、ベース層を構成するＮ型エピタキシャル層、Ｎ＋型拡散層、埋め込み層を構成するＮ型層及びＰ型半導体基板を利用して４個のダイオードを形成し、ブリッジ回路による全波整流回路を構築するものである。しかし、従来の高耐圧縦型ＰＮＰトランジスタの構成をそのまま利用して全波整流回路を構成した場合、寄生トランジスタによるリーク電流が流れるという弊害が発生する。そこで、本発明の実施形態について説明する前に、従来の高耐圧縦型ＰＮＰトランジスタの構成のままでダイオード群を形成する場合の問題点について、以下に比較例により説明する。
【００１６】
〔比較例〕
図２に基づいて比較例の問題点を説明する。図２には、２つのＰ＋型分離層６に囲まれたダイオードの形成領域が、同一構成で２つ記載されている。始めに、図２の２つのＰ＋型分離層６で挟まれた左側部分の構成について説明する。Ｐ型半導体基板１内に高耐圧を確保するため低濃度のＮ型埋め込み層２が形成されている。Ｎ型埋め込み層２にはＰ＋型埋め込み層４が形成される。Ｐ＋型埋め込み層４はＰ＋型導電層８と接続され、Ｐ＋型導電層８はＰ＋型埋め込み層４の上部のＮ型エピタキシャル層５の表面まで延在する。
【００１７】
Ｐ＋型導電層８に囲まれたＮ型エピタキシャル層５にはＮ型ウエル層９が形成され、Ｎ型ウエル層９にはＮ＋型コンタクト層１０が形成される。同時に、Ｐ＋型導電層８とＰ＋型分離層６に挟まれたＮ型エピタキシャル層５にもＮ型ウエル層９、及びＮ＋型コンタクト層１４が形成される。また、Ｎ型ウエル層９内のＮ＋型コンタクト層１０には、当該Ｎ＋型コンタクト層１０と電気的に接続される電極ＶＤＣが形成される。同時に、Ｐ＋型導電層８と、Ｐ＋型導電層８とＰ＋型分離層６に挟まれたＮ型エピタキシャル層５のＮ＋型コンタクト層１４とを電気的に接続する電極ＡＣ１が形成される。
【００１８】
Ｎ型エピタキシャル層５のうち、図２の２つのＰ＋型分離層６で挟まれた右側部分についても同様の構成が採られている。左側部分と右側部分は、それぞれの電極ＶＤＣがＶＤＣ配線１２で連結され、またＰ型半導体基板１を共有して連結している。ＶＤＣ配線１２は不図示の層間絶縁膜を介して形成されている。
【００１９】
図３には４個のダイオードがブリッジ状態で接続された全波整流回路が示されている。即ち、ダイオードＤＤ−１とダイオードＴＤ−１が直列に接続され、ダイオードＤＤ−２とダイオードＴＤ−２が直列に接続されている。そして、直列に接続された２つのダイオード群同士が並列に接続されブリッジを形成し、全波整流回路を構成している。ダイオード同士を接続する直線部は、図２に係る全波整流回路を構成するそれぞれのダイオード間を電気的に接続する領域に該当する。図２に、４個のダイオードを図３の表示に対応したダイオード記号で示し、各ダイオードの配置並びにそれらの接続状態の構成について、以下において説明する。
【００２０】
先ず、ダイオードＤＤ−１はＰ型半導体基板１をアノード、Ｎ型埋め込み層２をカソードとして形成される。カソードであるＮ型埋め込み層２はその上のＮ型エピタキシャル層５、Ｎ型ウエル層９を経由してＮ＋型コンタクト層１４に電気的に接続されている。該Ｎ＋型コンタクト層１４は電極ＡＣ１でダイオードＴＤ−１のアノードになるＰ＋型導電層８と電気的に接続されている。ダイオードＴＤ−１のカソードは、アノードとなるＰ＋型導電層８と隣接するＮ型エピタキシャル層５からＮ型ウエル層９を経由してＮ＋型コンタクト層１０まで延在する領域である。
【００２１】
該カソードになるＮ＋型コンタクト層１０には電極ＶＤＣが接続される。電極ＶＤＣはＶＤＣ配線１２で右側のブロックの電極ＶＤＣと電気的に接続される。該右側のＶＤＣはその下部に形成されたＮ＋型コンタクト層１０と電気的に接続される。Ｐ＋型導電層８まで延在する、該Ｎ＋型コンタクト層１０、Ｎ型ウエル層９、Ｎ型エピタキシャル層５はダイオードＴＤ−２のカソードとなる。該カソードであるＮ型エピタキシャル層５と隣接するＰ＋型導電層８がダイオードＴＤ−２のアノードになる。ＴＤ−２のアノードであるＰ＋型導電層８は、電極ＡＣ−２と接続され、図２に示すように隣接するＮ＋型コンタクト層１４と電気的に接続される。
【００２２】
該Ｎ＋型コンタクト層１４はＮ型ウエル層９、Ｎ型エピタキシャル層５を経由して、ダイオードＤＤ−２のカソードとなるＮ型埋め込み層２と電気的に接続される。該カソードとなるＮ型埋め込み層２と隣接するＰ型半導体基板１がダイオードＤＤ−２のアノードとなる。ダイオードＤＤ−１のアノードとダイオードＤＤ−２のアノードとは、共にＰ型半導体基板を共通にしており電気的に接続されている。この結果、図３の各ダイオードで構成されるブリッジ全波整流回路が、図２においてＰ型半導体基板１、Ｎ型埋め込み層２、Ｐ＋型導電層８、Ｎ型エピタキシャル層５によって形成される事が示される。
【００２３】
それでは、比較例の問題点について以下に詳細に説明する。図２の左側の領域の電極ＡＣ１に、例えば＋１４０Ｖの入力電圧が印加され、図２の右側のブロックの電極ＡＣ２に０Ｖが印加された場合について考察する。図３で言えば、ブリッジ回路の交流電圧入力端子ＡＣ１に＋１４０Ｖ、ＡＣ２に０Ｖが印加された場合である。この場合、図３に示すように、＋１４０Ｖが印加されたＡＣ１から、実線で示されるダイオード電流Ｉが順方向のダイオードＴＤ−１を流れ負荷を経由して、同じく順方向のダイオードＤＤ−２を通り０Ｖ印加の端子ＡＣ２に流れる。
【００２４】
これを図２で見れば、電極ＡＣ１に＋１４０Ｖが印加され、順方向に電圧が印加されたダイオードＴＤ−１のアノードであるＰ＋型導電層８からカソードであるＮ型エピタキシャル層５、Ｎ型ウエル層９を経由しＮ＋型コンタクト層１０に向かって順方向電流が流れる。かかる電流は電極ＶＤＣに接続される不図示の負荷を経由して順方向にバイアスされたダイオードＤＤ−２のアノードであるＰ型半導体基板１に流れ込み、カソードであるＮ型埋め込み層２へと流れる。その後、ダイオード電流はＮ型埋め込み層２に隣接するＮ型エピタキシャル層５、Ｎ型ウエル層９、Ｎ＋型コンタクト層１４を経由して印加電圧０Ｖの電極ＡＣ２に流れ出ることになる。この場合、以下の問題が生じる。
【００２５】
ダイオードＴＤ−１に＋１４０Ｖの順方向電圧が印加されると、アノードであるＰ＋型導電層８からカソードであるＮ型エピタキシャル層５に順方向電流が流れるが、この場合、電流経路として、大きく分けると図２のＡ矢印ルートとＢ矢印ルートがある。もちろん、カソードたるＮ＋型コンタクト層１０に近いＡ矢印ルートを流れる電流が多くなるが、Ｐ＋型導電層８からＰ＋型埋め込み層４を経由し、該Ｐ＋型埋め込み層４からＮ型エピタキシャル層５に流れ込むＢ矢印ルートからなる電流成分も存在する。
【００２６】
ダイオードＴＤ−１のカソード領域はＰＮ接合による約０．７Ｖの電圧降下に加え、カソード領域の寄生抵抗分等での電圧降下もあり、電極ＶＤＣの電位は＋１３８Ｖ程度になる。それに対して、Ｐ＋型埋め込み層の電位は、比較的高濃度からなるＰ＋型導電層８を経由して、やはり比較的高濃度のＰ＋型埋め込み層４に至るＢ矢印ルートを流れる電流による電圧降下分があるので、ＡＣ１の入力電位＋１４０Ｖより若干低い＋１３９Ｖ前後になる。図２に示すように、Ｐ＋型導電層８とその外側のＮ＋型コンタクト層１４とは電極ＡＣ１により電気的に接続されているので、該Ｎ＋型コンタクト層１４、それに続くＮ型ウエル層９、Ｎ型エピタキシャル層５の電位は＋１４０Ｖである。なお、本発明に係る整流器は、ダイオード電流１０〜１００ｍＡ程度の整流器である。
【００２７】
この場合、Ｐ＋型埋め込み層４の電位＋１３９ＶがＮ＋型コンタクト層１０の電位＋１３８Ｖより高いため、Ｎ＋型コンタクト層１０をエミッタ層、Ｐ＋型埋め込み層４をベース層、Ｎ＋型コンタクト層１４をコレクタ層とする寄生ＮＰＮトランジスタがオンすることになる。そうすると、コレクタ層であるＮ＋コンタクト層１４からベース層であるＰ＋型埋め込み層４を通り抜けてエミッタ層であるＮ＋型コンタクト層１０に寄生ＮＰＮトランジスタのオン電流が流れる。
【００２８】
係るオン電流の流れる電流経路も、前述のダイオード電流と同様、図２に示すように、Ａ´矢印経路とＢ´矢印経路と大きく分けて２経路からなる。Ａ´矢印経路における電圧降下は比較的高濃度のＰ＋型埋め込み層４等から成る電流経路であるため小さく、Ｐ＋型埋め込み層４の電位は１３８Ｖ程度になる。それに対して、Ｂ´矢印経路は比較的低濃度のＮ型埋め込み層２が電流経路になるため、その部分での電圧降下はＡ´矢印経路に比較して大きくならざるを得ず、１３５Ｖ程度まで低下する場合もある。
【００２９】
図２には点線で示す、Ｐ＋型埋め込み層４をエミッタ層、Ｎ型埋め込み層２をベース層、Ｐ型半導体基板１をコレクタとする寄生ＰＮＰトランジスタが存在する。上記電位分布のもとでは、この寄生ＰＮＰトランジスタのエミッタ層であるＰ＋型埋め込み層の電位＋１３８Ｖがベース層であるＮ型埋め込み層２の電位＋１３５Ｖより高くなるため、エミッタ層であるＰ＋型埋め込み層４からベース層であるＮ型埋め込み層２を通り抜け、電位が０Ｖに近いコレクタ層であるＰ型半導体基板１に向かって寄生ＰＮＰトランジスタのオン電流が流れることになる。
【００３０】
結果的に、入力端子である電極ＡＣ１から全波整流回路に流れ込む電流が、全て出力電圧形成に寄与できず、一部が直接Ｐ型半導体基板１に漏れてしまい全波整流回路の電力効率が低下するという弊害が生じる。上記は、電極ＡＣ１に＋１４０Ｖ、電極ＡＣ２に０Ｖ印加した場合について説明したが、電極ＡＣ２に＋１４０Ｖ、電極ＡＣ１に０Ｖ印加した場合も、ＴＤ−１、ＤＤ−１で発生した事がＴＤ−２，ＤＤ−２で発生することになり、やはり電極ＡＣ２からＰ型半導体基板１に向かう漏れ電流が発生し、全波整流回路の電力効率を低下することになる。
【００３１】
〔実施形態〕
本発明は、比較例における寄生ＰＮＰトランジスタのオン電流となる、交流電圧入力端である電極ＡＣ１または電極ＡＣ２からＰ型半導体基板１に向かって流れる漏れ電流の発生を防止して、全波整流回路の電力効率の改善を図るものである。図１に基づいて、その内容について、詳細に説明する。比較例を示す図２と同じ構成は同じ記号で表示する。
【００３２】
比較例を示す図２と図１を比較した場合、２つの相違点があるのが認識できる。
１つは、Ｎ型埋め込み層２の中にＮ＋型埋め込み層３を形成している点であり、もう１つは、Ｎ＋型コンタクト層１４からＮ＋型埋め込み層３内またはその近傍まで延在する比較的不純物濃度の高いＮ＋型導電層７を形成している点である。係る構成にすることにより、図２の点線で示した寄生ＰＮＰトランジスタのオン電流の発生を防止し、またダイオードの直列抵抗成分の低減を図り、ダイオードの高耐圧化、低オン抵抗化を図っている。
【００３３】
それでは、電極ＡＣ１に＋１４０Ｖ、電極ＡＣ２に０Ｖが印加された場合について、本発明での寄生ＰＮＰトランジスタのオン電流の発生を防止する方法について、以下に説明する。電極ＡＣ１に＋１４０Ｖが印加された場合、ダイオードＴＤ−１のアノードとなるＰ＋型導電層８等からカソードとなるＮ型エピタキシャル層５に向かって順方向電流が流れるのは図２の比較例と変わらない。
【００３４】
また、係る順方向電流が図２のＡ矢印ルートとＢ矢印ルートに分流し、Ｎ＋型コンタクト層１０の電位よりＰ＋型埋め込み層４の電位が高くなり、Ｎ＋型コンタクト層１０をエミッタ層、Ｐ＋型埋め込み層４をベース層、Ｎ＋型コンタクト層１４をコレクタ層とする寄生ＮＰＮトランジスタがオンすることも比較例の図２と同様である。この場合の寄生ＮＰＮトランジスタのオン電流がＡ´矢印経路とＢ´矢印経路に分流するのも比較例の図２と同じである。
【００３５】
しかし、比較例を示す図２と本発明を示す図１とでは、寄生ＮＰＮトランジスタのオン電流の電流経路の内、Ｂ´矢印経路の構成が大きく異なる。比較例の図２においては不純物濃度の低いＮ型埋め込み層が電流経路になるのに対して、本発明の図１においては比較的不純物濃度の高いＮ＋型埋め込み層３が電流経路になっている点である。ちなみに、不純物拡散後のＮ型埋め込み層２のシート抵抗は１００Ω／□以上であるのに対してＮ＋型埋め込み層３のシート抵抗は３０Ω／□以下である。
【００３６】
また、Ｎ＋型コンタクト層１４からＮ＋型埋め込み層３に至る電流経路も、比較例の図２では不純物濃度の低い高抵抗のＮ型エピタキシャル層５が介在しているのに対して、本発明の図１においては比較的不純物濃度の高いＮ＋型導電層７が介在している。Ｎ＋型導電層７の不純物濃度は１×１０１８／ｃｍ３以上である。従って、比較例の図２と本発明の図１の構成の違いから、寄生ＮＰＮトランジスタのオン電流のうちＢ´矢印経路の電流による電圧降下量が、比較例と、本発明では大きく異なることになる。
【００３７】
比較例においては、Ｂ´矢印経路は高抵抗のＮ型エピタキシャル層５及び高抵抗のＮ型埋め込み層２から構成されるため、前述の如くその部分での電圧降下量が大きい。結果的にＮ型埋め込み層の電位はＡＣ１の電位＋１４０Ｖから５Ｖ程度低下し、＋１３５Ｖ程度になる。それに対して、本発明においては、Ｂ´矢印経路は比較的低抵抗からなるＮ＋型導電層７及びＮ＋型埋め込み層３で構成されるため、その部分でのＮＰＮトランジスタのオン電流による電圧降下量は少なく、結果的にＮ＋型埋め込み層３の電位は、Ｐ＋型埋め込み層４の電位＋１３８Ｖより高い＋１３９Ｖ程度とする事ができる。
【００３８】
この場合、寄生ＰＮＰトランジスタのエミッタ層となるＰ＋型埋め込み層４の電位＋１３８Ｖより、ベース層となるＮ＋型埋め込み層３の電位が＋１３９Ｖ程度と高くなるため、寄生ＰＮＰトランジスタはオンする事が無く、入力端子である電極ＡＣ１からＰ型半導体基板１に流れる漏れ電流の発生を防止する事ができる。合わせて、Ｎ＋型導電層７の採用により、ダイオードＤＤ−１とダイオードＴＤ−１間の配線抵抗、及びダイオードＤＤ−２とダイオードＴＤ−２間の配線抵抗を低減する事ができ、低オン抵抗化が図ることができる。
【００３９】
それでは、本発明に係る半導体装置の製造方法について、図４〜図６を参照して簡単に説明する。図４等においては、図１の２つの直列ダイオード群の一方の部分だけを記載して説明する。先ず、図４に示すように、Ｐ型半導体基板１を準備し、シリコン酸化膜等をマスクにしてＰ型半導体基板１上に塗布されたアンチモン（Ｓｂ）入りのＳＯＧ（スピン  オン  グラス）膜からアンチモンを所定のＰ型半導体基板領域に拡散し、Ｎ＋型埋め込み層３を形成する。
【００４０】
次に、上記マスクより広い開口を有するレジストマスクによりリン（Ｐ）をイオン注入によりＰ型半導体基板１内に導入する。その後、高温長時間の熱拡散処理を行いＰ型半導体基板内のＮ＋型埋め込み層より深い位置までリンを拡散しＮ型埋め込み層２を形成する。低不純物濃度のＮ型埋め込み層２を形成するのはＰ型半導体基板１との絶縁破壊電圧を高くするためである。
【００４１】
次に、Ｎ＋型埋め込み層３の中にレジストマスクによりボロン（Ｂ）等をイオン注入する。同時にＰ＋型分離層６を形成する領域にもレジストマスクによりボロン等のイオン注入を行う。その後高温で注入されたボロン等をＮ＋型埋め込み層３内およびＰ型半導体基板１内にドライブインする。その後、図５に示すように、シリコン酸化膜等を除去してから所定の工程を経て、Ｐ型半導体基板１上の全面にＮ型エピタキシャル層５を堆積する。
【００４２】
次に、エピタキシャル層５の表面に形成された薄いシリコン酸化膜上の所定の位置に開口部を有するレジストマスクにより高濃度でリンのイオン注入を行う。このイオン注入されたリンは後述の高温拡散により低抵抗のＮ＋型導電層７を形成するため、この工程でのイオン注入量は８×１０１５／ｃｍ２程度の高ドーズ量になる。次にレジストマスクにより、所定の領域にＮ型ウエル層９を形成するためのリンのイオン注入を行う。
【００４３】
次にシリコン基板全体を熱処理し、注入された不純物リンのドライブインとシリコン酸化膜を形成を行う。次に、シリコン酸化膜の所定の領域に所定のフォトエッチングにより開口を形成しボロン等を導入し、高温で熱処理することによりＰ＋型分離層６及びＰ＋型導電層８を形成する。この場合、Ｐ＋型埋め込み層４もＮ型エピタキシャル層５内に這い上がり、Ｐ＋型導電層８と一体になる。
【００４４】
また、Ｎ＋型導電層７もＮ型エピタキシャル層５内に拡散し、這い上がってきたＮ型埋め込み層２またはＮ＋型埋め込み層３と一体化する。Ｎ＋型埋め込み層３と一体化するのが好ましい。Ｐ＋型分離層６もＰ型半導体基板１内に形成したボロン注入層の這い上がりとＮ型エピタキシャル層５の表面から拡散したボロン等が一体化してＰ＋型分離層６を形成する。
【００４５】
次に、図６に示すように、半導体基板全面を被覆するシリコン酸化膜の所定の位置に所定のフォトエッチングプロセスにより開口を形成してから、Ｎ型ウエル層９内およびＮ＋型導電層７内に高温炉内でオキシ塩化リン等によりリンを導入する。導入されたリンはＮ＋型コンタクト層１０、Ｎ＋型コンタクト層１４を形成する。次にＣＶＤ法等により絶縁膜１１を形成してから所定のフォトエッチングプロセスによりコンタクトホールを形成する。
【００４６】
次にアルミニューム（Ａｌ）合金等をスパッタリングしてから所定のフォトエッチングプロセスを経て電極ＡＣ１等を形成する。次に、層間絶縁膜１３を形成し、層間絶縁膜１３に開口を設けて電極ＶＤＣと連結するＶＤＣ配線１２を形成する。最後に不図示の保護膜を形成することにより所望の半導体装置が完成する。
【符号の説明】
【００４７】
１  Ｐ型半導体基板    ２  Ｎ型埋め込み層    ３  Ｎ＋型埋め込み層    
４  Ｐ＋型埋め込み層    ５  Ｎ型エピタキシャル層    ６  Ｐ＋型分離層
７  Ｎ＋型導電層    ８  Ｐ＋型導電層    ９  Ｎ型ウエル層    
１０、１４  Ｎ＋型コンタクト層    １１  絶縁膜    １２  ＶＤＣ配線    
１３  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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