(57)【要約】【課題】ドレイン電流の制御性を向上させつつ、メモリセルを縦方向に積層するとともに、メモリセルにフィン構造を用いた場合においても、制御ゲート電極および電荷蓄積層の加工の難易度を低下させる。【解決手段】ブロック層１３、電荷蓄積層１４およびトンネル酸化膜１５を順次介してフィン状の制御ゲート電極１２ａに埋め込まれたチャネル領域を有するボディ層１７を設ける。【選択図】      図１
2011003742.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に形成されたフィン状の制御ゲート電極と、
前記制御ゲート電極と交差するように配置され、第１の絶縁層、電荷蓄積層および第２の絶縁層を順次介して前記制御ゲート電極に埋め込まれたチャネル領域を有するボディ層とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ボディ層は、前記チャネル領域に電流が流れる方向にグレイン成長された連続粒界結晶シリコンであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ボディ層の一部の領域に配置され、前記グレイン成長させる結晶核と反応して形成されたシリサイド層を備えることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御ゲート電極間の前記ボディ層の両側に形成された素子分離絶縁層と、
前記制御ゲート電極間の前記ボディ層下に形成された中空部とを備えることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御ゲート電極、前記第１の絶縁層、前記電荷蓄積層、前記第２の絶縁層および前記ボディ層を有するメモリセルアレイ層は、複数積層されていることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
フィン状の制御ゲート電極を絶縁層上に形成する工程と、
前記制御ゲート電極に溝を形成する工程と、
第１の絶縁層、電荷蓄積層および第２の絶縁層を前記溝内に順次成膜する工程と、
前記溝内に埋め込まれた多結晶シリコン層を前記絶縁層上に形成する工程と、
前記多結晶シリコン層を前記溝の方向に結晶成長させることで、前記多結晶シリコン層を連続粒界結晶シリコン層に変化させる工程と、
前記連続粒界結晶シリコン層を薄膜化することにより、前記溝上にはみ出した連続粒界結晶シリコン層を除去し、前記第１の絶縁層、前記電荷蓄積層および前記第２の絶縁層を順次介して前記制御ゲート電極に埋め込まれたチャネル領域を有するボディ層を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記多結晶シリコン層を連続粒界結晶シリコン層に変化させる工程は、
前記多結晶シリコン層上に絶縁層を形成する工程と、
前記多結晶シリコン層の一部を露出させる開口部を前記絶縁層に形成する工程と、
前記開口部を介して前記多結晶シリコン層に接触された結晶核層を前記絶縁層上に形成する工程と、
前記結晶核層が接触された多結晶シリコン層の熱処理を行う工程とを備えることを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
フィン状の制御ゲート電極を絶縁層上に形成する工程と、
前記制御ゲート電極間に犠牲層を形成する工程と、
前記制御ゲート電極および前記犠牲層に溝を形成する工程と、
第１の絶縁層、電荷蓄積層および第２の絶縁層を前記溝内に順次成膜する工程と、
前記溝内に埋め込まれた多結晶シリコン層を前記絶縁層上に形成する工程と、
前記多結晶シリコン層を薄膜化することにより、前記溝上にはみ出した多結晶シリコン層を除去し、前記第１の絶縁層、前記電荷蓄積層および前記第２の絶縁層を順次介して前記制御ゲート電極に埋め込まれたチャネル領域を有するボディ層を形成する工程と、
前記制御ゲート電極間の犠牲層を除去することにより、前記制御ゲート電極間の前記多結晶シリコン層下に形成された中空部を形成する工程と、
前記中空部を形成した後に前記多結晶シリコン層の熱処理を行うことで、前記多結晶シリコン層を連続粒界結晶シリコン層に変化させる工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関し、特に、チャネル領域が電荷蓄積層を介してゲート電極上に配置された不揮発性半導体記憶装置に適用して好適なものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の集積度を上げるため、メモリセルを微細化することが一般的に行われる。ここで、メモリセルを微細化すると、特にＮＡＮＤ型フラッシュメモリにおいては、ゲート電界によるドレイン電流の制御性（スイッチング特性）が低下したり、電荷蓄積層に蓄積できる電子数（ビット当たりの電子数）が減少したりするため、メモリセルの微細化には限界がある。
【０００３】
メモリセルを微細化することなく、不揮発性半導体記憶装置の集積度を上げる方法として、メモリセルを縦方向に積層する方法がある。
【０００４】
また、例えば、特許文献１には、不揮発性メモリ素子において、底ゲート電極が基板上に提供され、電荷保存層が底ゲート電極上に提供され、半導体チャンネル層が電荷保存層上に提供される方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−６００８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、メモリセルを縦方向に積層する方法では、チャネル層に単結晶シリコンを用いることができなくなり、多結晶シリコンを用いる必要がある。このため、チャネル層の電子の移動度が低下し、オン電流が減少することから、動作速度が遅くなるという問題があった。
【０００７】
また、スイッチング特性を改善するために、電界効果トランジスタをフィン構造にすることも行われているが、ＮＡＮＤ型フラッシュメモリにおいてフィン構造を何層も積層することは、プロセス上難易度が高く困難である（フィン構造を適用すると、フィンの断面形状に沿って上下に蛇行するように制御ゲート電極および電荷蓄積層を加工する必要があり、制御ゲート電極および電荷蓄積層の加工の難易度が高い）という問題があった。
【０００８】
本発明の目的は、ドレイン電流の制御性を向上させつつ、メモリセルを縦方向に積層するとともに、メモリセルにフィン構造を用いた場合においても、制御ゲート電極および電荷蓄積層の加工の難易度を低下させることが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、絶縁層上に形成されたフィン状の制御ゲート電極と、前記制御ゲート電極と交差するように配置され、第１の絶縁層、電荷蓄積層および第２の絶縁層を順次介して前記制御ゲート電極に埋め込まれたチャネル領域を有するボディ層とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【００１０】
本発明の一態様によれば、フィン状の制御ゲート電極を絶縁層上に形成する工程と、前記制御ゲート電極に溝を形成する工程と、第１の絶縁層、電荷蓄積層および第２の絶縁層を前記溝内に順次成膜する工程と、前記溝内に埋め込まれた多結晶シリコン層を前記絶縁層上に形成する工程と、前記多結晶シリコン層を前記溝の方向に結晶成長させることで、前記多結晶シリコン層を連続粒界結晶シリコン層に変化させる工程と、前記連続粒界結晶シリコン層を薄膜化することにより、前記溝上にはみ出した連続粒界結晶シリコン層を除去し、前記第１の絶縁層、前記電荷蓄積層および前記第２の絶縁層を順次介して前記制御ゲート電極に埋め込まれたチャネル領域を有するボディ層を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【００１１】
本発明の一態様によれば、フィン状の制御ゲート電極を絶縁層上に形成する工程と、前記制御ゲート電極間に犠牲層を形成する工程と、前記制御ゲート電極および前記犠牲層に溝を形成する工程と、第１の絶縁層、電荷蓄積層および第２の絶縁層を前記溝内に順次成膜する工程と、前記溝内に埋め込まれた多結晶シリコン層を前記絶縁層上に形成する工程と、前記多結晶シリコン層を薄膜化することにより、前記溝上にはみ出した多結晶シリコン層を除去し、前記第１の絶縁層、前記電荷蓄積層および前記第２の絶縁層を順次介して前記制御ゲート電極に埋め込まれたチャネル領域を有するボディ層を形成する工程と、前記制御ゲート電極間の犠牲層を除去することにより、前記制御ゲート電極間の前記多結晶シリコン層下に形成された中空部を形成する工程と、前記中空部を形成した後に前記多結晶シリコン層の熱処理を行うことで、前記多結晶シリコン層を連続粒界結晶シリコン層に変化させる工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【発明の効果】
【００１２】
本発明によれば、ドレイン電流の制御性を向上させつつ、メモリセルを縦方向に積層するとともに、メモリセルにフィン構造を用いた場合においても、制御ゲート電極および電荷蓄積層の加工の難易度を低下させることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図。
【図２】図２は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図３】図３は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図４】図４は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図５】図５は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図６】図６は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図７】図７は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図８】図８は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図９】図９は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図１０】図１０は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図１１】図１１は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図１２】図１２は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図１３】図１３は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図１４】図１４は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図１５】図１５は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図１６】図１６は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図１７】図１７は、本発明の第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図１８】図１８は、本発明の第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図１９】図１９は、本発明の第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図２０】図２０は、本発明の第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図２１】図２１は、本発明の第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図２２】図２２は、本発明の第５実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図。
【図２３】図２３は、本発明の第６実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図。
【図２４】図２４は、本発明の第７実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図２５】図２５は、本発明の第７実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図２６】図２６は、本発明の第７実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図２７】図２７は、本発明の第７実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図２８】図２８は、本発明の第７実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図２９】図２９は、本発明の第７実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図３０】図３０は、本発明の第７実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図。
【図３１】図３１は、本発明の第８実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、以下の実施形態では、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げるが、ＮＡＮＤ型フラッシュメモリ以外にも強誘電体メモリなどに適用するようにしてもよい。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図である。
図１において、絶縁層１１上には、フィン状の制御ゲート電極１２ａおよびセレクトゲート電極１２ｂが形成されている。ここで、制御ゲート電極１２ａは所定の間隔を隔てて絶縁層１１上に複数本配列されている。そして、各制御ゲート電極１２ａは、例えば、ＮＡＮＤ型フラッシュメモリにおけるワード線ＷＬ０〜ＷＬｘ＋２として用いることができる。なお、絶縁層１１の材料としては、例えば、シリコン酸化膜などの無機膜を用いるようにしてもよいし、ガラス基板やセラミック基板を用いるようにしてもよいし、ポリイミドなどの有機膜を用いるようにしてもよい。また、制御ゲート電極１２ａおよびセレクトゲート電極１２ｂの材料としては、例えば、多結晶シリコンを用いることができる。
【００１６】
また、制御ゲート電極１２ａおよびセレクトゲート電極１２ｂには溝Ｍ１、Ｍ１´がそれぞれ形成されている。そして、制御ゲート電極１２ａの溝Ｍ１内には、積層絶縁膜Ｚ１を介してボディ層１７が埋め込まれるとともに、セレクトゲート電極１２ｂの溝Ｍ１´内には、ゲート絶縁膜１６を介してボディ層１７が埋め込まれている。ここで、ボディ層１７は、制御ゲート電極１２ａおよびセレクトゲート電極１２ｂと交差するように所定の間隔を隔てて複数本配列することができる。そして、各ボディ層１７は、例えば、ＮＡＮＤ型フラッシュメモリにおけるビット線ＢＬｘ〜ＢＬｘ＋２として用いることができる(なお、図１では、ビット線ＢＬｘがワード線ＷＬｘに埋め込まれた部分の構造を示すために、ビット線ＢＬｘがワード線ＷＬｘの部分で切断されているが、ビット線ＢＬｘは、ワード線ＷＬ０およびセレクトゲート電極１２ｂにも埋め込まれる。)。
【００１７】
なお、積層絶縁膜Ｚ１としては、ブロック層１３、電荷蓄積層１４およびトンネル酸化膜１５の積層構造を用いることができる。ここで、電荷蓄積層１４としては、例えば、シリコン窒化膜を含むチャージトラップを用いるようにしてもよいし、多結晶シリコンなどの浮遊ゲート電極を用いるようにしてもよい。ブロック層１３は、電荷蓄積層１４に蓄積された電荷が逃げるのを阻止することができ、例えば、シリコン酸化膜を用いるようにしてもよいし、酸化アルミニウムを用いるようにしてもよい。
【００１８】
ここで、ボディ層１７には、積層絶縁膜Ｚ１を介して制御ゲート電極１２ａに埋め込まれたチャネル領域を設けるとともに、ゲート絶縁膜１６を介してセレクトゲート電極１２ｂに埋め込まれたチャネル領域を設けることができる。また、ボディ層１７には、チャネル領域の両側に不純物拡散層を形成することで、ソース／ドレイン層を形成するようにしてもよい。
【００１９】
なお、ボディ層１７としては、多結晶シリコン層を用いるようにしてもよいし、連続粒界結晶シリコン（Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ  Ｓｉｌｉｃｏｎ）層を用いるようにしてもよい。なお、ボディ層１７として連続粒界結晶シリコン層を用いる場合、ボディ層１７に設けられたチャネル領域に電流Ｉｈが流れる方向にグレイン成長させることが好ましい。
【００２０】
そして、制御ゲート電極１２ａおよびセレクトゲート電極１２ｂと交差するように配置されたボディ層１７は、セレクトゲート電極１２ｂの横に延伸され、ビットコンタクト１８に接続されている。
【００２１】
ここで、制御ゲート電極１２ａにボディ層１７を埋め込むことにより、ボディ層１７に設けられたチャネル領域の電界を両側から制御することが可能となるとともに、電荷蓄積層１４の面積を縦方向に拡大することが可能となる。このため、メモリセルを微細化した場合においても、ゲート電界によるドレイン電流の制御性を向上させることが可能となるとともに、電荷蓄積層１４に蓄積できる電子数を増大させることが可能となり、不揮発性半導体記憶装置の集積度を向上させることができる。
【００２２】
また、制御ゲート電極１２ａにボディ層１７を埋め込むことにより、ボディ層１７から横方向に放出される電界を制御ゲート電極１２ａにて遮蔽することができる。このため、互いに隣接するボディ層１７間で電界が干渉するのを防止することができ、しきい値変動を低減することができる。
【００２３】
（第２実施形態）
図２から図１１は、本発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図２（ａ）から図１１（ａ）は、図１の制御ゲート電極１２ａおよびセレクトゲート電極１２ｂの部分を切断して示す断面図である。図２（ｂ）から図１１（ｂ）は、図１のメモリセル領域の周辺に形成される電界効果トランジスタのゲート電極１２ｃの部分を切断して示す断面図である。図５（ｃ）から図１１（ｃ）は、図１の制御ゲート電極１２ａに埋め込まれるボディ層１７の部分を切断して示す断面図である。図５（ｄ）から図１１（ｄ）は、図１のボディ層１７に接続されるビットコンタクト１８の部分を切断して示す断面図である。図５（ｅ）から図１１（ｅ）は、図１の制御ゲート電極１２ａに接続されるワードコンタクト１９の部分を切断して示す断面図である。
【００２４】
図２において、半導体基板１０上には絶縁層１１が形成されている。そして、例えば、ＣＶＤなどの方法にて多結晶シリコン層を絶縁層１１の全面に形成する。そして、フォトリソグラフィー技術を用いることにより、図１の制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ並びにゲート電極１２ｃの平面形状に対応したマスクパターンＲ１を多結晶シリコン層上に形成する。そして、マスクパターンＲ１をエッチングマスクとして多結晶シリコン層をドライエッチングすることにより、制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ並びにゲート電極１２ｃを絶縁層１１上に形成する。
【００２５】
次に、図３に示すように、ＣＶＤなどの方法を用いることにより、制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ並びにゲート電極１２ｃ間が埋め込まれるようにして制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ並びにゲート電極１２ｃ上の全面に素子分離絶縁層２１、２２を順次形成する。なお、素子分離絶縁層２１、２２としては、例えば、シリコン酸化膜を用いることができる。また、段差被覆性やギャップ間の埋め込み性などを考慮して複数種類の素子分離絶縁層２１、２２の積層構造を用いることができる。
【００２６】
そして、ＣＭＰなどの方法を用いてマスクパターンＲ１が露出するように素子分離絶縁層２１、２２を薄膜化することにより、素子分離絶縁層２１、２２を平坦化する。
【００２７】
次に、図４に示すように、マスクパターンＲ１のエッチングを行うことにより、制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ並びにゲート電極１２ｃ上のマスクパターンＲ１を除去する。
【００２８】
次に、図５に示すように、ＣＶＤなどの方法にてハードマスク材Ｒ２を制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ並びにゲート電極１２ｃ上の全面に形成する。そして、フォトリソグラフィー技術を用いることにより、図１の溝Ｍ１、Ｍ１´およびワードコンタクト１９の部分のハードマスク材Ｒ２を露出させるマスクパターンＲ３をハードマスク材Ｒ２上に形成する。なお、マスクパターンＲ３上に反射防止膜Ｒ４を形成するようにしてもよい。
【００２９】
次に、図６に示すように、マスクパターンＲ３をエッチングマスクとしてハードマスク材Ｒ２をドライエッチングすることにより、図１の溝Ｍ１、Ｍ１´およびワードコンタクト１９の部分をハードマスク材Ｒ２から露出させる。そして、マスクパターンＲ３および反射防止膜Ｒ４をハードマスク材Ｒ２上から除去した後、ハードマスク材Ｒ２をエッチングマスクとして制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ並びに素子分離絶縁層２２をハーフエッチングすることにより、制御ゲート電極１２ａおよびセレクトゲート電極１２ｂに溝Ｍ１、Ｍ１´をそれぞれ形成するとともに、素子分離絶縁層２２に溝Ｍ２を形成する。
【００３０】
次に、図７に示すように、ハードマスク材Ｒ２を除去する。そして、ＣＶＤまたはスパッタなどの方法を用いることにより、溝Ｍ１、Ｍ１´、Ｍ２の表面が覆われるようにして制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ並びに素子分離絶縁層２２上にブロック層１３および電荷蓄積層１４を順次積層する。
【００３１】
次に、図８に示すように、フォトリソグラフィー技術を用いることにより、図１の制御ゲート電極１２ａ上の電荷蓄積層１４を覆うとともに、セレクトゲート電極１２ｂ、ゲート電極１２ｃ、ビットコンタクト１８の部分およびワードコンタクト１９の部分の電荷蓄積層１４を露出させるマスクパターンＲ５を電荷蓄積層１４上に形成する。そして、マスクパターンＲ５をエッチングマスクとしてブロック層１３および電荷蓄積層１４をドライエッチングすることにより、セレクトゲート電極１２ｂ、ゲート電極１２ｃ、ビットコンタクト１８の部分およびワードコンタクト１９の部分からブロック層１３および電荷蓄積層１４を除去する。
【００３２】
次に、図９に示すように、マスクパターンＲ５を電荷蓄積層１４上から除去する。そして、例えば、ＣＶＤまたは熱酸化などの方法を用いることにより、電荷蓄積層１４上にトンネル酸化膜１５を形成するとともに、セレクトゲート電極１２ｂおよびゲート電極１２ｃ上にゲート絶縁膜１６を形成する。そして、ＣＶＤなどの方法を用いることにより、溝Ｍ１、Ｍ１´、Ｍ２が埋め込まれるようにして、トンネル酸化膜１５およびゲート絶縁膜１６上の全面に多結晶シリコン層１７ａを形成する。
【００３３】
なお、トンネル酸化膜１５およびゲート絶縁膜１６上の全面に多結晶シリコン層１７ａを形成した後、レーザーアニールなどの方法にて多結晶シリコン層１７ａの熱処理を行うことにより、多結晶シリコン層１７ａを連続粒界結晶シリコン層に変化させるようにしてもよい。ここで、連続粒界結晶シリコン層は、溝Ｍ１、Ｍ１´、Ｍ２の方向に沿ってグレイン成長させることが好ましい。
【００３４】
次に、図１０に示すように、例えば、ＣＭＰなどの方法を用いることにより、トンネル酸化膜１５およびゲート絶縁膜１６上の全面に形成された多結晶シリコン層１７ａを薄膜化し、溝Ｍ１、Ｍ１´、Ｍ２から制御ゲート電極１２ａ、セレクトゲート電極１２ｂおよびゲート電極１２ｃ上にはみ出した多結晶シリコン層１７ａを除去することにより、制御ゲート電極１２ａに埋め込まれたチャネル領域を有するボディ層１７を形成する。そして、必要に応じて不純物のイオン注入をボディ層１７に選択的に行うことにより、チャネル領域の両側に配置されたソース／ドレイン層をボディ層１７に形成する。
【００３５】
次に、図１１に示すように、プラズマＣＶＤなどの方法を用いることにより、ボディ層１７上の全面に絶縁層２３を形成する。なお、絶縁層２３の材料としては、例えば、シリコン酸化膜を用いることができる。そして、ボディ層１７に接続されたビットコンタクト１８を絶縁層２３に埋め込む。それと同時に制御ゲート電極１２ａに接続されたワードコンタクト１９を絶縁層２３に埋め込む。それと同時にメモリセル領域の周辺に形成される電界効果トランジスタのソース／ドレイン層に接続されたソース／ドレインコンタクト２０を絶縁層２３に埋め込む。
【００３６】
ここで、制御ゲート電極１２ａ上にボディ層１７を配置することにより、多結晶シリコン層１７ａの全面エッチバックにて制御ゲート電極１２ａにボディ層１７を埋め込むことが可能となる。このため、フィンの断面形状に沿って制御ゲート電極１２ａを上下に蛇行させることなく、チャネル領域の電界をチャネル領域の両側から制御することが可能となり、制御ゲート電極１２ａの加工の難易度を低下させつつ、ゲート電界によるドレイン電流の制御性を向上させることが可能となる。
【００３７】
（第３実施形態）
図１２から図１６は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図１２（ａ）から図１２（ｄ）および図１３（ａ）から図１６（ａ）は、図１の制御ゲート電極１２ａおよびセレクトゲート電極１２ｂの部分を切断して示す断面図である。図１３（ｂ）から図１６（ｂ）は、図１３（ａ）の（Ａ）部分を切断して示す断面図である。図１３（ｃ）から図１６（ｃ）は、図１３（ａ）の（Ｂ）部分を切断して示す断面図である。
【００３８】
図１２（ａ）において、図２の方法と同様に、制御ゲート電極１２ａおよびセレクトゲート電極１２ｂを絶縁層１１上に形成する。なお、マスクパターンＲ１としては、例えば、シリコン窒化膜を用いることができる。
【００３９】
次に、図１２（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、制御ゲート電極１２ａ間が埋め込まれるようにして制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ上の全面に絶縁層３１および犠牲層３２を順次形成する。なお、絶縁層３１としては、例えば、シリコン酸化膜を用いることができる。犠牲層３２としては、例えば、シリコン窒化膜を用いることができる。
【００４０】
次に、図１２（ｃ）に示すように、ＲＩＥなどの異方性エッチングにて絶縁層３１および犠牲層３２をエッチバックすることにより、制御ゲート電極１２ａ間が犠牲層３２にて埋め込まれるようにしたままマスクパターンＲ１を露出させる。
【００４１】
次に、図１２（ｄ）に示すように、ＣＶＤなどの方法を用いることにより、セレクトゲート電極１２ｂの周辺が埋め込まれるようにして制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ上の全面に素子分離絶縁層３３を順次形成する。なお、素子分離絶縁層３３としては、例えば、シリコン酸化膜を用いることができる。そして、ＣＭＰなどの方法を用いてマスクパターンＲ１が露出するように素子分離絶縁層３３を薄膜化することにより、素子分離絶縁層３３を平坦化する。
【００４２】
次に、図１３に示すように、ＲＩＥなどの異方性エッチングにて犠牲層３２をエッチバックすることにより、制御ゲート電極１２ａ間が犠牲層３２にて埋め込まれるようにしたまま制御ゲート電極１２ａ上のマスクパターンＲ１を除去する。そして、図５および図６と同様の方法を用いることにより、制御ゲート電極１２ａに溝Ｍ１を形成するとともに、犠牲層３２に溝Ｍ３を形成する。
【００４３】
次に、図１４に示すように、図７から図９の方法と同様の方法を用いることにより、溝Ｍ１、Ｍ３の表面が覆われるようにして制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ上にブロック層１３および電荷蓄積層１４を順次積層する。そして、セレクトゲート電極１２ｂ上のブロック層１３および電荷蓄積層１４を除去した後、電荷蓄積層１４上にトンネル酸化膜１５を形成するとともに、セレクトゲート電極１２ｂ上にゲート絶縁膜１６を形成する。そして、溝Ｍ１、Ｍ３が埋め込まれるようにして、トンネル酸化膜１５およびゲート絶縁膜１６上の全面に多結晶シリコン層１７ａを形成する。
【００４４】
次に、図１５に示すように、例えば、ＣＭＰなどの方法を用いることにより、トンネル酸化膜１５およびゲート絶縁膜１６上の全面に形成された多結晶シリコン層１７ａを薄膜化し、溝Ｍ１、Ｍ３から制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ上にはみ出した多結晶シリコン層１７ａを除去することにより、制御ゲート電極１２ａに埋め込まれたチャネル領域を有するボディ層１７を形成するとともに、犠牲層３２を露出させる。
【００４５】
次に、図１６に示すように、ウェットエッチングなどの方法を用いて制御ゲート電極１２ａ間の犠牲層３２を除去することにより、制御ゲート電極１２ａにボディ層１７が埋め込まれた状態で制御ゲート電極１２ａ間のボディ層１７下に中空部３３を形成する。なお、例えば、犠牲層３２がシリコン窒化膜の場合、ウェットエッチングの薬液としてホット燐酸を用いることができる。そして、レーザーアニールなどの方法にてボディ層１７の熱処理を行うことにより、多結晶シリコン層を連続粒界結晶シリコン層に変化させる。
【００４６】
ここで、制御ゲート電極１２ａ間のボディ層１７下に中空部３３を形成することにより、中空部３３上のボディ層１７の熱伝導性を制御ゲート電極１２ａ上のボディ層１７の熱伝導性よりも低下させることができ、溝Ｍ１、Ｍ３の方向にボディ層１７の熱伝導性を変化させることが可能となる。このため、ボディ層１７の熱処理を行う際に溝Ｍ１、Ｍ３の方向にボディ層１７の温度勾配を発生させることが可能となり、グレイン成長は高温側から低温側に行われることから、溝Ｍ１、Ｍ３の方向に沿ってグレイン成長させることができる。
【００４７】
そして、必要に応じて不純物のイオン注入をボディ層１７に選択的に行うことにより、チャネル領域の両側に配置されたソース／ドレイン層をボディ層１７に形成する。
【００４８】
ここで、制御ゲート電極１２ａの溝Ｍ１から犠牲層３２の溝Ｍ３に渡ってボディ層１７を配置することにより、制御ゲート電極１２ａ間のボディ層１７下に中空部３３を形成することが可能となり、製造工程が複雑化するのを抑制しつつ、溝Ｍ１、Ｍ３の方向にボディ層１７の熱伝導性を変化させることが可能となる。
【００４９】
（第４実施形態）
図１７から図２１は、本発明の第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図１７（ａ）から図２１（ａ）は、図１の制御ゲート電極１２ａおよびセレクトゲート電極１２ｂの部分を切断して示す断面図である。図１７（ｂ）から図２１（ｂ）は、図１のメモリセル領域の周辺に形成される電界効果トランジスタのゲート電極１２ｃの部分を切断して示す断面図である。
【００５０】
図１７において、図２から図９の方法と同様の方法を用いることにより、トンネル酸化膜１５およびゲート絶縁膜１６上の全面に多結晶シリコン層１７ａを形成する。そして、ＣＶＤなどの方法を用いることにより、多結晶シリコン層１７ａ上に絶縁層４１を積層する。なお、絶縁層４１としては、例えば、シリコン窒化膜を用いることができる。
【００５１】
次に、図１８に示すように、フォトリソグラフィー技術を用いることにより、開口部Ｋ１、Ｋ２が形成されたマスクパターンＲ６を絶縁層４１上に形成する。なお、開口部Ｋ１、Ｋ２は、メモリセル領域を避けるように配置することが好ましい。例えば、開口部Ｋ１は、図１１（ａ）のビットコンタクト１８の位置に配置し、開口部Ｋ２は、図１１（ｂ）のソース／ドレインコンタクト２０の位置に配置することができる。
【００５２】
次に、図１９に示すように、マスクパターンＲ６をエッチングマスクとして絶縁層４１をドライエッチングすることにより、開口部Ｋ１、Ｋ２の位置に対応して配置された開口部Ｋ３、Ｋ４を絶縁層４１に形成する。
【００５３】
次に、図２０に示すように、スパッタなどの方法を用いることにより、開口部Ｋ３、Ｋ４を介して多結晶シリコン層１７ａに接触する結晶核層４２を絶縁層４１上に形成する。なお、結晶核層４２としては、例えば、ＮｉまたはＧｅなどの金属膜を用いることができる。そして、レーザーアニールなどの方法にて多結晶シリコン層１７ａの熱処理を行うことにより、多結晶シリコン層１７ａを連続粒界結晶シリコン層１７ｂに変化させる。
【００５４】
ここで、多結晶シリコン層１７ａのグレイン成長は結晶核層４２を基点として開始されることから、図１の溝Ｍ１、Ｍ１´の方向に沿ってグレイン成長させることができる。また、多結晶シリコン層１７ａの熱処理を行った場合、結晶核層４２と多結晶シリコン層１７ａとが反応し、図２１に示すように、結晶核層４２と多結晶シリコン層１７ａとの接触部分にシリサイド層４３、４４が形成される。
【００５５】
次に、図２１に示すように、多結晶シリコン層１７ａから連続粒界結晶シリコン層１７ｂが形成されると、ウェットエッチングなどの方法にて未反応の結晶核層４２を絶縁層４１上から除去する。
【００５６】
次に、図１０および図１１の方法と同様の方法を用いることにより、溝Ｍ１、Ｍ１´から制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ上にはみ出した連続粒界結晶シリコン層１７ｂを除去することにより、制御ゲート電極１２ａに埋め込まれたチャネル領域を有するボディ層１７を形成する。そして、ボディ層１７上の全面に絶縁層２３を形成した後、ビットコンタクト１８、ワードコンタクト１９およびソース／ドレインコンタクト２０を絶縁層２３に埋め込む。
【００５７】
ここで、ボディ層１７下に制御ゲート電極１２ａを配置することにより、制御ゲート電極１２ａが存在する場合においても、ボディ層１７に結晶核層４２を選択的に接触させることが可能となるとともに、未反応の結晶核層４２を容易に除去することができ、製造工程が複雑化するのを抑制しつつ、溝Ｍ１、Ｍ３の方向に多結晶シリコン層１７ａをグレイン成長させることが可能となる。
【００５８】
また、ボディ層１７と結晶核層４２との接触箇所をビットコンタクト１８、ワードコンタクト１９およびソース／ドレインコンタクト２０などのコンタクト領域に配置することにより、メモリセル領域のスイッチング特性を低下させることなく、連続粒界結晶シリコン層１７ｂにてボディ層１７を形成することが可能となるとともに、コンタクト抵抗を低下させることができる。
【００５９】
（第５実施形態）
図２２は、本発明の第５実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。なお、図２２（ａ）は、図１の制御ゲート電極１２ａおよびセレクトゲート電極１２ｂの部分を切断して示す断面図である。図２２（ｂ）は、図１の制御ゲート電極１２ａに埋め込まれるボディ層１７の部分を切断して示す断面図である。
【００６０】
図２２において、半導体基板１０上の絶縁層１１上には、メモリセルアレイ層Ｌ１、Ｌ２が縦方向に積層されている。なお、メモリセルアレイ層Ｌ１、Ｌ２としては、図１の構成を用いることができる。ここで、各メモリセルアレイ層Ｌ１、Ｌ２において、制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ下には制御ゲート電極１２ａおよびセレクトゲート電極１２ｂに沿って配線層Ｈ１、Ｈ２がそれぞれ形成されている。そして、各メモリセルアレイ層Ｌ１、Ｌ２の制御ゲート電極１２ａおよびセレクトゲート電極１２ｂ並びに配線層Ｈ１、Ｈ２は、素子分離絶縁層Ｓ１、Ｓ２にてそれぞれ素子分離されている。      
【００６１】
また、メモリセルアレイ層Ｌ１、Ｌ２間には層間絶縁膜Ｍ０１が形成されるとともに、メモリセルアレイ層Ｌ２上には層間絶縁膜Ｍ０２が形成されている。そして、層間絶縁膜Ｍ０２上には、ビットコンタクト１８に接続された配線層Ｈ３が形成され、配線層Ｈ３はバリアメタル膜ＢＭ１を介して絶縁層Ｓ３に埋め込まれている。なお、配線層Ｈ１、Ｈ２としては、例えば、ＡｌまたはＣｕなどの金属配線を用いることができる。また、層間絶縁膜Ｍ０１、Ｍ０２、素子分離絶縁層Ｓ１、Ｓ２および絶縁層Ｓ３としては、例えば、シリコン酸化膜を用いることができる。また、バリアメタル膜ＢＭ１としては、例えば、ＴｉＮ膜などを用いることができる。
【００６２】
ここで、メモリセルアレイ層Ｌ１、Ｌ２を縦方向に積層することにより、メモリセルを微細化することなく、不揮発性半導体記憶装置の集積度を上げることが可能となり、不揮発性半導体記憶装置の特性の劣化を抑制しつつ、メモリ容量を増大させることができる。
【００６３】
なお、図２２の実施形態では、メモリセルアレイ層Ｌ１、Ｌ２を２層分だけ絶縁層１１上に積層する方法について説明したが、メモリセルアレイ層を３層以上積層するようにしてもよい。
【００６４】
（第６実施形態）
図２３は、本発明の第６実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図である。
図２３において、絶縁層５１上には、制御ゲート電極５２ａが形成されている。ここで、制御ゲート電極５２ａは所定の間隔を隔てて絶縁層５１上に複数本配列されている。そして、各制御ゲート電極５２ａは、例えば、ＮＡＮＤ型フラッシュメモリにおけるワード線として用いることができる。なお、絶縁層５１の材料としては、例えば、シリコン酸化膜などの無機膜を用いるようにしてもよいし、ガラス基板やセラミック基板を用いるようにしてもよいし、ポリイミドなどの有機膜を用いるようにしてもよい。また、制御ゲート電極５２ａの材料としては、例えば、多結晶シリコンを用いることができる。
【００６５】
そして、制御ゲート電極５２ａ上には、積層絶縁膜Ｚ２を介してボディ層５７が配置されている。ここで、ボディ層５７は、制御ゲート電極５２ａと交差するように所定の間隔を隔てて複数本配列することができる。そして、各ボディ層５７は、例えば、ＮＡＮＤ型フラッシュメモリにおけるビット線として用いることができる。
【００６６】
なお、積層絶縁膜Ｚ２としては、ブロック層５３、電荷蓄積層５４およびトンネル酸化膜５５の積層構造を用いることができる。ここで、電荷蓄積層５４としては、例えば、シリコン窒化膜を含むチャージトラップを用いるようにしてもよいし、多結晶シリコンなどの浮遊ゲート電極を用いるようにしてもよい。ブロック層５３は、電荷蓄積層１４に蓄積された電荷が逃げるのを阻止することができ、例えば、シリコン酸化膜を用いるようにしてもよいし、酸化アルミニウムを用いるようにしてもよい。
【００６７】
ここで、ボディ層５７には、制御ゲート電極５２ａ上に配置されたチャネル領域を設けことができる。また、ボディ層５７には、チャネル領域の両側に不純物拡散層を形成することで、ソース／ドレイン層を形成するようにしてもよい。
【００６８】
なお、ボディ層５７は、チャネル領域に電流Ｉｈが流れる方向にグレイン成長された連続粒界結晶シリコン層を用いて構成することができる。ここで、チャネル領域に電流Ｉｈが流れる方向にグレイン成長させることで、ゲート長方向の粒界ＹＫの密度をゲート幅方向の粒界ＹＫの密度よりも小さくすることができる。このため、多結晶シリコンにてボディ層５７を構成した場合に比べて、電子移動度を１桁程度高くすることができ、オン電流を増大させることが可能となることから、動作速度を改善することができる。
【００６９】
ここで、ボディ層５７下に制御ゲート電極５２ａを配置することにより、制御ゲート電極５２ａが存在する場合においても、製造工程の複雑化を抑制しつつ、ゲート長方向にボディ層５７をグレイン成長させることができ、動作速度の低下を抑制することができる。
【００７０】
（第７実施形態）
図２４から図３０は、本発明の第７実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図２４（ａ）から図３０（ａ）は、図２３の制御ゲート電極５２ａおよびセレクトゲート電極５２ｂの部分を切断して示す断面図である。図２４（ｂ）から図３０（ｂ）は、図２３のメモリセル領域の周辺に形成される電界効果トランジスタのゲート電極５２ｃの部分を切断して示す断面図である。図２４（ｃ）から図３０（ｃ）は、図２３の制御ゲート電極５２ａ上のボディ層５７の部分を切断して示す断面図である。図２４（ｄ）から図３０（ｄ）は、図２３のボディ層５７に接続されるビットコンタクト５８の部分を切断して示す断面図である。図２４（ｅ）から図３０（ｅ）は、図２３の制御ゲート電極５２ａに接続されるワードコンタクト５９の部分を切断して示す断面図である。
【００７１】
図２４において、半導体基板５０上には絶縁層５１が形成されている。そして、制御ゲート電極５２ａおよびセレクトゲート電極５２ｂ並びにゲート電極５２ｃを絶縁層５１上に形成する。その後、制御ゲート電極５２ａおよびセレクトゲート電極５２ｂ並びにゲート電極５２ｃ間が埋め込まれるようにして素子分離絶縁層６１、６２を順次形成する。
そして、ＣＶＤまたはスパッタなどの方法を用いることにより、制御ゲート電極５２ａおよびセレクトゲート電極５２ｂ並びに素子分離絶縁層６２上の全面にブロック層５３および電荷蓄積層５４を順次積層する。
【００７２】
次に、図２５に示すように、フォトリソグラフィー技術を用いることにより、図２３の制御ゲート電極５２ａ上の電荷蓄積層５４を覆うとともに、セレクトゲート電極５２ｂ、ゲート電極５２ｃ、ビットコンタクト５８の部分およびワードコンタクト５９の部分の電荷蓄積層５４を露出させるマスクパターンＲ５を電荷蓄積層５４上に形成する。そして、マスクパターンＲ５をエッチングマスクとしてブロック層５３および電荷蓄積層５４をドライエッチングすることにより、セレクトゲート電極５２ｂ、ゲート電極５２ｃ、ビットコンタクト５８の部分およびワードコンタクト５９の部分からブロック層５３および電荷蓄積層５４を除去する。
【００７３】
次に、図２６に示すように、マスクパターンＲ５を電荷蓄積層５４上から除去する。そして、例えば、ＣＶＤまたは熱酸化などの方法を用いることにより、電荷蓄積層５４上にトンネル酸化膜５５を形成するとともに、セレクトゲート電極５２ｂおよびゲート電極５２ｃ上にゲート絶縁膜５６を形成する。そして、ＣＶＤなどの方法を用いることにより、トンネル酸化膜５５およびゲート絶縁膜５６上の全面に多結晶シリコン層５７ａを形成する。
【００７４】
そして、トンネル酸化膜５５およびゲート絶縁膜５６上の全面に多結晶シリコン層５７ａを形成した後、レーザーアニールなどの方法にて多結晶シリコン層５７ａの熱処理を行うことにより、ゲート長の方向に沿ってグレイン成長された図２７の連続粒界結晶シリコン層５７ｂに多結晶シリコン層５７ａを変化させる。
【００７５】
次に、図２７に示すように、ＣＶＤなどの方法にてハードマスク材Ｒ１２を制御ゲート電極５２ａおよびセレクトゲート電極５２ｂ並びにゲート電極５２ｃ上の全面に形成する。なお、ハードマスク材Ｒ１２上に反射防止膜Ｒ１３を形成するようにしてもよい。そして、フォトリソグラフィー技術を用いることにより、図２３のボディ層５７間の部分およびワードコンタクト５９の部分のハードマスク材Ｒ１２を露出させるマスクパターンＲ１４をハードマスク材Ｒ１２上に形成する。
【００７６】
次に、図２８に示すように、マスクパターンＲ１４をエッチングマスクとしてハードマスク材Ｒ１２および反射防止膜Ｒ１３をドライエッチングすることにより、図２３のボディ層５７間の部分およびワードコンタクト５９の部分をハードマスク材Ｒ１２および反射防止膜Ｒ１３から露出させる。
【００７７】
次に、図２９に示すように、マスクパターンＲ１４を反射防止膜Ｒ１３上から除去した後、ハードマスク材Ｒ１２をエッチングマスクとして連続粒界結晶シリコン層５７ｂ、ブロック層５３、電荷蓄積層５４、トンネル酸化膜５５およびゲート絶縁膜５６をエッチングすることにより、制御ゲート電極５２ａおよびセレクトゲート電極５２ｂ上に配置されたボディ層５７を形成するとともに、ボディ層５７間のブロック層５３、電荷蓄積層５４、トンネル酸化膜５５およびゲート絶縁膜５６を除去する。
【００７８】
次に、図３０に示すように、プラズマＣＶＤなどの方法を用いることにより、ボディ層５７上の全面に絶縁層６３を形成する。なお、絶縁層６３の材料としては、例えば、シリコン酸化膜を用いることができる。そして、ボディ層５７に接続されたビットコンタクト５８を絶縁層６３に埋め込む。それと同時に制御ゲート電極５２ａに接続されたワードコンタクト５９を絶縁層６３に埋め込む。それと同時にメモリセル領域の周辺に形成される電界効果トランジスタのソース／ドレイン層に接続されたソース／ドレインコンタクト６０を絶縁層６３に埋め込む。
【００７９】
ここで、ボディ層５７下に制御ゲート電極５２ａを配置することにより、制御ゲート電極５２ａが存在する場合においても、製造工程の複雑化を抑制しつつ、ゲート長方向にグレイン成長された連続粒界結晶シリコン層５７ｂを用いてボディ層５７を構成することができる。
【００８０】
（第８実施形態）
図３１は、本発明の第８実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。なお、図３１（ａ）は、図２３の制御ゲート電極５２ａおよびセレクトゲート電極５２ｂの部分を切断して示す断面図である。図３１（ｂ）は、図２３の制御ゲート電極５２ａ上のボディ層５７の部分を切断して示す断面図である。
【００８１】
図３１において、半導体基板５０上の絶縁層５１上には、メモリセルアレイ層Ｌ１１、Ｌ１２が縦方向に積層されている。なお、メモリセルアレイ層Ｌ１１、Ｌ１２としては、図２３の構成を用いることができる。ここで、各メモリセルアレイ層Ｌ１１、Ｌ１２において、制御ゲート電極５２ａおよびセレクトゲート電極５２ｂ下には制御ゲート電極５２ａおよびセレクトゲート電極５２ｂに沿って配線層Ｈ１１、Ｈ１２がそれぞれ形成されている。そして、各メモリセルアレイ層Ｌ１１、Ｌ１２の制御ゲート電極５２ａおよびセレクトゲート電極５２ｂ並びに配線層Ｈ１１、Ｈ１２は、素子分離絶縁層Ｓ１１、Ｓ１２にてそれぞれ素子分離されている。
【００８２】
また、メモリセルアレイ層Ｌ１１、Ｌ１２間には層間絶縁膜Ｍ１１が形成されるとともに、メモリセルアレイ層Ｌ１２上には層間絶縁膜Ｍ１２が形成されている。そして、層間絶縁膜Ｍ１２上には、ビットコンタクト５８に接続された配線層Ｈ１３が形成され、配線層Ｈ１３はバリアメタル膜ＢＭ２を介して絶縁層Ｓ１３に埋め込まれている。なお、配線層Ｈ１１、Ｈ１２としては、例えば、ＡｌまたはＣｕなどの金属配線を用いることができる。また、層間絶縁膜Ｍ１１、Ｍ１２、素子分離絶縁層Ｓ１１、Ｓ１２および絶縁層Ｓ１３としては、例えば、シリコン酸化膜を用いることができる。また、バリアメタル膜ＢＭ２としては、例えば、ＴｉＮ膜などを用いることができる。
【００８３】
ここで、ゲート長方向にグレイン成長された連続粒界結晶シリコン層５７ｂを用いてボディ層５７を構成することにより、多結晶シリコン層５７ａを用いてボディ層５７を構成した場合に比べて電子移動度を１桁程度高くすることを可能としつつ、メモリセルアレイ層Ｌ１１、Ｌ１２を縦方向に積層することができる。このため、メモリセルを微細化することなく、不揮発性半導体記憶装置の集積度を上げることが可能となるとともに、動作速度の低下を抑制することができ、不揮発性半導体記憶装置の特性の劣化を抑制しつつ、メモリ容量を増大させることができる。
【００８４】
なお、図３１の実施形態では、メモリセルアレイ層Ｌ１１、Ｌ１２を２層分だけ絶縁層５１上に積層する方法について説明したが、メモリセルアレイ層を３層以上積層するようにしてもよい。
【符号の説明】
【００８５】
１０、５０  半導体基板、１１、５１  絶縁層、１２ａ、５２ａ  制御ゲート電極、１２ｂ、５２ｂ  セレクトゲート電極、１２ｃ、５２ｃ  ゲート電極、１３、５３  ブロック層、１４、５４  電荷蓄積層、１５、５５  トンネル酸化膜、Ｚ１、Ｚ２  積層絶縁膜、１６、５６  ゲート絶縁膜、１７、５７  ボディ層、１７ａ、５７ａ  多結晶シリコン層、１８、５８  ビットコンタクト、１９、５９  ワードコンタクト、２０、６０  ソース／ドレインコンタクト、ＷＬ０〜ＷＬｘ＋２  ワード線、ＢＬｘ〜ＢＬｘ＋２  ビット線、Ｒ１、Ｒ３、Ｒ５、Ｒ６、Ｒ１１、Ｒ１４  マスクパターン、Ｒ２、Ｒ１２  ハードマスク材、Ｒ４、Ｒ１３  反射防止膜、２１、２２、３３、６１、６２、Ｓ１、Ｓ２  素子分離絶縁層、Ｍ０１、Ｍ０２、Ｍ１１、Ｍ１２  層間絶縁膜、Ｍ１〜Ｍ３  溝、２３、３１、４１、６３、Ｓ３  絶縁層、３２  犠牲層、３３  中空部、Ｋ１〜Ｋ４  開口部、４２  結晶核層、４３、４４  シリサイド層、Ｌ１、Ｌ２  メモリセルアレイ層、Ｈ１〜Ｈ３  配線層、ＢＭ１、ＢＭ２  バリアメタル膜、ＹＫ  粒界、５７ｂ  連続粒界結晶シリコン層
【図１】
2011003742.tif 000003
【図２】
2011003742.tif 000004
【図３】
2011003742.tif 000005
【図４】
2011003742.tif 000006
【図５】
2011003742.tif 000007
【図６】
2011003742.tif 000008
【図７】
2011003742.tif 000009
【図８】
2011003742.tif 000010
【図９】
2011003742.tif 000011
【図１０】
2011003742.tif 000012
【図１１】
2011003742.tif 000013
【図１２】
2011003742.tif 000014
【図１３】
2011003742.tif 000015
【図１４】
2011003742.tif 000016
【図１５】
2011003742.tif 000017
【図１６】
2011003742.tif 000018
【図１７】
2011003742.tif 000019
【図１８】
2011003742.tif 000020
【図１９】
2011003742.tif 000021
【図２０】
2011003742.tif 000022
【図２１】
2011003742.tif 000023
【図２２】
2011003742.tif 000024
【図２３】
2011003742.tif 000025
【図２４】
2011003742.tif 000026
【図２５】
2011003742.tif 000027
【図２６】
2011003742.tif 000028
【図２７】
2011003742.tif 000029
【図２８】
2011003742.tif 000030
【図２９】
2011003742.tif 000031
【図３０】
2011003742.tif 000032
【図３１】
2011003742.tif 000033