(57)【要約】【課題】低速のテスタを用いた場合でも、高品質で高速のメモリテストを実施可能にすること。【解決手段】本発明にかかる半導体記憶装置は、テストモードの場合、外部から与えられる外部データパタンに応じたｎ（ｎは２以上の整数）個の内部データパタンを生成するデータパタン生成部６と、テストモードの場合、外部から与えられる外部アドレスに応じたｎ個の内部アドレスを生成するアドレスパタン生成部５と、外部データパタン周期及び外部アドレス周期の１／ｎ周期である内部クロック信号ＰＣＬＫに同期して、内部アドレスの記憶領域に対して対応する内部データパタンの書き込みを行う記憶部と、を備える。【選択図】図１
2011243253.tif 000002
【特許請求の範囲】
【請求項１】
テストモードの場合、外部から与えられる第１の外部データパタンに応じたｎ（ｎは２以上の整数）個の内部データパタンを生成するデータパタン生成部と、
テストモードの場合、外部から与えられる第１の外部アドレスに応じたｎ個の内部アドレスを生成するアドレスパタン生成部と、
前記第１の外部データパタン周期及び前記第１の外部アドレス周期の１／ｎ周期である内部クロック信号に同期して、前記内部アドレスの記憶領域に対して対応する前記内部データパタンの書き込みを行う記憶部と、を備えた半導体記憶装置。
【請求項２】
前記ｎ個の内部データパタンは、
それぞれ、前記第１の外部データパタンと同じデータパタンと、前記第１の外部データパタンを論理反転したデータパタンと、のいずれかであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ｎ個の内部アドレスは、
それぞれ、前記第１の外部アドレスと同じアドレスと、前記第１の外部アドレスを論理反転したアドレスと、のいずれかであることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記データパタン生成部は、
通常動作モードの場合、前記第１の外部データパタンに代えて、前記内部クロック信号と同じ周期の第２の外部データパタンに応じた内部データパタンを生成することを特徴とする請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記アドレスパタン生成部は、
通常動作モードの場合、前記第１の外部アドレスに代えて、前記内部クロック信号と同じ周期の第２の外部アドレスに応じた内部アドレスを生成することを特徴とする請求項１〜４のいずれか一項に記載の半導体記憶装置。
【請求項６】
外部から与えられる外部クロック信号に基づいて前記内部クロック信号を生成するＰＬＬ回路をさらに備えた請求項１〜５のいずれ一項に記載の半導体記憶装置。
【請求項７】
外部から与えられる外部データパタンに応じたｎ（ｎは２以上の整数）個の内部データパタンを生成し、
外部から与えられる外部アドレスに応じたｎ個の内部アドレスを生成し、
前記外部データパタン周期及び前記外部アドレス周期の１／ｎ周期である内部クロック信号に同期して、前記内部アドレスの記憶領域に対して対応する前記内部データパタンの書き込みを行う半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のメモリ製品の高速化が進むにつれて、それに対応した選別用及び評価用テスタへの設備投資の額が増加し、さらに、製品開発のサイクルも年々短くなっている。開発コストを抑え、利益を生み出すためには、製品開発の費用増大を防ぐことが重要となっている。
【０００３】
それを実現させるためには、高性能な新規テスタ装置を購入することなく、既存のテスタでいかに高周波メモリの測定（メモリテスト）を実現させることができるかが重要な要素となっている。
【０００４】
そのため、これまでにもテスト回路を搭載した関連する技術がいくつか提案されている。しかし、ギガヘルツ級の高周波のメモリの場合、通常動作時とテスト回路を用いたメモリテスト時との間で動作のスピードやタイミングの差が大きくなり、適切なメモリテストが実施できない問題が生じている。また、容量が大きくなり回路構成が複雑化していく中で、高品質なメモリテストを維持するためには、限定されたパタンだけでなく、あらゆるパタンでテストができることが必須条件となってきている。
【０００５】
特許文献１に、関連する技術の半導体記憶装置が開示されている。この半導体記憶装置は、互いに位相の異なる複数のクロック信号を受け、これら複数のクロック信号よりも高周波のワンショットパルス信号（内部クロック信号）を生成するパルス発生回路を備える（特許文献１の図４参照）。このパルス発生回路は、テストモードにおいて、複数のクロック信号の排他的論理和を生成する論理回路群（特許文献１の図４参照）を有する。そして、このパルス発生回路は、テストモードにおいて、論理回路群から出力されたパルス信号と前記複数のクロック信号とに基づいて、高周波のワンショットパルス信号を生成する。
【０００６】
また、この半導体記憶装置は、データパタン発生器（特許文献１の図２３参照）を有する。このデータパタン発生器は、外部に設けられたテスタが高速で書き込みデータの転送を行うことができない場合においても、高速の内部クロック信号に同期してデータパタンを生成することができる。それにより、この半導体記憶装置は、内部クロック信号が外部クロック信号の２倍の速度を有する場合、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）モードで、確実に、メモリセルへテストデータの書き込みを行うことができる。
【０００７】
このデータパタン発生器は、２つのフリップフロップ型ラッチ回路を有し、内部クロック信号に同期して出力データの論理レベルを変転することにより、データパタンを生成する（特許文献１の図２５参照）。
【０００８】
また、特許文献２には、関連する技術の半導体記憶装置及びそのテスト方法が開示されている。この半導体記憶装置は、低速な外部クロック信号を逓倍して高速の内部クロック信号（高速クロック信号）を生成するＰＬＬ回路と、内部クロック信号に同期して複数の内部アドレスを生成し記憶部に書き込む高速アドレス発生回路と、内部クロック信号に同期して複数の内部ライトデータを生成し記憶部に書き込む高速データ発生回路と、を備える。このように、この半導体記憶装置は、テストモードにおいて、内部に設けられた各発生回路を用いることにより、高速クロック信号に対応可能な複数の内部アドレス及びライトデータを生成する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−０５９２９８号公報
【特許文献２】特開２００４−１８５６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に示す半導体記憶装置は、テストモードにおいて、外部から与えられる複数のクロック信号と、前述の論理回路群から出力されたパルス信号とに基づいて、高周波の内部クロック信号を生成している。そのため、この半導体記憶装置では、論理回路群の遅延により、テストモード時と通常動作モード時との間で、クロック信号のタイミングにずれが生じる可能性がある。
【００１１】
また、この半導体記憶装置では、論理回路群が設けられることにより回路段数が増加する。そのため、この半導体記憶装置では、テストモードにおいて、通常動作モードの場合よりもクロックスキューが悪化する可能性がある。
【００１２】
近年のようにギガヘルツ級の動作が求められる場合において、この半導体記憶装置は、上記のようなクロック信号のタイミングのずれや、クロックスキューの悪化の影響により、本来の製品動作を正しく測定できないという問題があった。言い換えると、この半導体記憶装置は、精度の高いメモリテストを実施することができないという問題があった。
【００１３】
さらに、この半導体記憶装置は、テストモードにおいて、内部に設けられたデータパタン発生器を用いて、高速クロック信号に対応可能なデータパタンを生成している。しかし、外部から供給されるデータパスを完全に切り離し、内部発生のデータパタンのみを用いてメモリテストを実施する回路構成の場合、製品完成後に新たなデータパタンを追加してメモリテストすることができない。このように、メモリテスト用のデータパタンをハード的に作りこむことは、製品生産上の品質に対する柔軟な対応の障害となり、結果、歩留まりの低下を招くこととなる。言い換えると、この半導体記憶装置は、高品質のメモリテストを実施することができないという問題があった。
【００１４】
特許文献２に示す半導体記憶装置は、内部に設けられたＰＬＬ回路を用いて、低速な外部クロック信号を逓倍して高速の内部クロック信号（高速クロック信号）を生成している。そのため、この半導体記憶装置では、特許文献１の場合と異なり、論理回路群の影響による各モード間のクロック信号のタイミングのずれや、クロックスキューの悪化の問題は生じない。
【００１５】
しかし、この半導体記憶装置は、特許文献１の場合と同様に、テストモードでは、内部に設けられた高速データパタン発生器を用いて、高速クロック信号に対応するデータパタンを生成している。したがって、この半導体記憶装置は、特許文献１の場合と同様に、高品質のメモリテストを実施することができないという問題があった。
【００１６】
以上のように、関連する技術の半導体記憶装置は、高品質で高速のメモリテストを実施することができないという問題があった。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体記憶装置は、テストモードの場合、外部から与えられる第１の外部データパタンに応じたｎ（ｎは２以上の整数）個の内部データパタンを生成するデータパタン生成部と、テストモードの場合、外部から与えられる第１の外部アドレスに応じたｎ個の内部アドレスを生成するアドレスパタン生成部と、前記第１の外部データパタン周期及び前記第１の外部アドレス周期の１／ｎ周期である内部クロック信号に同期して、前記内部アドレスの記憶領域に対して対応する前記内部データパタンの書き込みを行う記憶部と、を備える。
【００１８】
本発明にかかる半導体記憶装置のテスト方法は、外部から与えられる外部データパタンに応じたｎ（ｎは２以上の整数）個の内部データパタンを生成し、外部から与えられる外部アドレスに応じたｎ個の内部アドレスを生成し、前記外部データパタン周期及び前記外部アドレス周期の１／ｎ周期である内部クロック信号に同期して、前記内部アドレスの記憶領域に対して対応する前記内部データパタンの書き込み又は読み出しを行う。
【００１９】
上述のような回路構成及びそのテスト方法により、低速のテスタを用いた場合でも、高品質で高速のメモリテストを実施することができる。
【発明の効果】
【００２０】
本発明により、低速のテスタを用いた場合でも、高品質で高速のメモリテストを実施することが可能な半導体記憶装置及びそのテスト方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１にかかる半導体記憶装置を示す図である。
【図２】本発明の実施の形態１にかかる分周切替回路を示す図である。
【図３】本発明の実施の形態１にかかるアドレスパタン発生回路を示す図である。
【図４】本発明の実施の形態１にかかるデータパタン発生回路を示す図である。
【図５】本発明の実施の形態１にかかる半導体記憶装置の通常動作モードにおける動作を示すタイミングチャートである。
【図６】本発明の実施の形態１にかかる半導体記憶装置のテストモードにおける動作を示すタイミングチャートである。
【図７】本発明の実施の形態１にかかる半導体記憶装置の通常動作モードにおける動作を示す対ミグチャートである。
【図８】本発明の実施の形態１にかかる半導体記憶装置のテストモードにおける動作を示すタイミングチャートである。
【図９】本発明の実施の形態１にかかる半導体記憶装置を説明するための図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２３】
実施の形態１
図１は、本発明の実施の形態１にかかる半導体記憶装置のブロック図である。なお、本実施の形態にかかる半導体記憶装置は、外部から与えられるクロック信号（外部クロック信号）を逓倍し、モードに応じた周波数の内部クロック信号を生成するＰＬＬ回路を備える。それにより、本実施の形態にかかる半導体記憶装置は、従来技術と異なり内部クロック生成用の論理回路群を設ける必要がないため、各モード間のクロック信号のタイミングのずれやクロックスキューの悪化を抑制することができる。つまり、本実施の形態にかかる半導体記憶装置は、精度の高いメモリテストを実施することができることを特徴とする。
【００２４】
また、本実施の形態にかかる半導体記憶装置は、テストモードの場合に、高速の内部クロック信号に対応する複数の内部データを生成するデータパタン生成部と、高速の内部クロック信号に対応する複数の内部アドレスを生成するアドレスパタン生成部と、を備える。それにより、本実施の形態にかかる半導体記憶装置は、低速のテスタを用いた場合でも、高速のメモリテストを実施することができることを特徴とする。
【００２５】
また、複数の内部データは外部から与えられる外部データに基づいて生成され、複数の内部アドレスは外部から与えられる外部アドレスに基づいて生成される。つまり、本実施の形態にかかる半導体記憶装置は、特定のテストパタンに限定されることなく、外部情報（外部アドレス及び外部データ）を用いて自由にテストパタン（内部アドレス及び内部データ）を生成することができる。そのため、本実施の形態にかかる半導体記憶装置は、高品質で高速のメモリテストを実施することができることを特徴とする。以下、具体的に説明する。
【００２６】
図１に示す半導体記憶装置は、クロック発生回路２と、分周切替回路３と、ＰＬＬ回路４と、アドレスパタン生成部５と、データパタン生成部６と、コマンド及びアドレス入力回路７と、入力レジスタ８と、データ入力回路９と、入力レジスタ１０と、出力ドライバ１１と、出力レジスタ１２と、メモリ制御回路１３と、メモリアレイ（記憶部）１４と、を備える。なお、本実施の形態では、動作周波数が８００ＭＨｚ、データインターフェース及びアドレスインターフェースがそれぞれＤＤＲの１．６Ｇｂｐｓ、コマンド入力がＳＤＲ（Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ）の８００Ｍｂｐｓである高速ＤＲＡＭ（半導体記憶装置）を用いた場合を例に説明する。また、本実施の形態では、バンクが８バンク、アドレスが１３ビット幅、データが３６ビット幅、バースト長が２バーストであって、各サイクルコマンドにて最大データの転送が可能である場合を例に説明する。また、図９には、参考として、本発明を適用しない場合の半導体記憶装置の例を示す。
【００２７】
クロック発生回路２は、位相の１８０度異なる外部クロック信号ＥＣＬＫ，ＥＣＬＫＢに基づいて、クロック信号ＰＲＣＬＫを生成する。分周切替回路３は、クロック信号ＰＲＣＬＫを、モード切替信号ＴＭに応じた分周比で分周し、分周クロック信号ＦＲＣＬＫを生成する。ＰＬＬ回路４は、分周クロック信号ＦＲＣＬＫを逓倍して、内部クロック信号ＰＣＬＫを生成する。
【００２８】
図２は、分周切替回路３の詳細を示す図である。分周切替回路３は、フリップフロップ（以下、単にＦＦと称す）３１，３２と、セレクタ３３と、を有する。ＦＦ３１は、クロック信号ＰＲＣＬＫを２分周したクロック信号ＰＲＣＬＫＡを出力する。ＦＦ３２は、クロック信号ＰＲＣＬＫＡを２分周、即ち、クロック信号ＰＲＣＬＫを４分周したクロック信号ＰＲＣＬＫＢを出力する。セレクタ３３は、モード切替信号ＴＭに基づいてクロック信号ＰＲＣＬＫＡ及びクロック信号ＰＲＣＬＫＢのいずれかを選択し、クロック信号ＦＲＣＬＫとして出力する。本実施の形態では、セレクタ３３は、通常動作モード（モード切替信号ＴＭ＝０）の場合にクロック信号ＰＲＣＬＫＢを選択し、テストモード（ＴＭ＝１）の場合にクロック信号ＰＲＣＬＫＡを選択する。
【００２９】
図１において、コマンド及びアドレス入力回路７には、外部から与えられるアドレス（以下、外部アドレスと称す）ＡＤＤ及びコマンドＣＭＤが入力される。入力レジスタ８は、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期してコマンドＣＭＤ及び１３ビット幅の外部アドレスＡＤＤを取り込む。なお、外部アドレスＡＤＤは、データの書き込み又は読み出し対象となるメモリアレイ１４の記憶領域を指定するために用いられる。また、コマンドＣＭＤは、例えば、データの書き込み及び読み出しを制御するために用いられる。また、図１において、入力レジスタ８は、実際にはコマンドＣＭＤも出力している。
【００３０】
アドレスパタン生成部５は、入力レジスタ８からの内部アドレスＡＤＤに基づいて、２６ビット幅のアレイ用アドレスＡＣを生成する。図３は、アドレスパタン生成部５の詳細を示す図である。なお、図３は、アレイ用アドレスＡＣの１ビット目に相当するアレイ用アドレスＡＣ［０］を出力する回路部分のみを示している。アドレスパタン生成部５は、ＦＦ５１〜５４と、セレクタ５５，５６と、インバータ５７と、を有する。ＦＦ５１は、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して外部アドレスＡＤＤ［０］を取り込み、内部アドレスＡＤＤＩＮＡ［０］として出力する。セレクタ５５は、内部アドレスＡＤＤＩＮＡ［０］とインバータ５７を用いたその反転信号とを選択的に出力する。セレクタ５５は、例えば、外部から与えられる制御信号ＴＭＡＩＮＶによって制御される。
【００３１】
ＦＦ５２は、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して、セレクタ５５から出力されたアドレス情報を取り込み、出力する。セレクタ５６は、内部アドレスＡＤＤＩＮＡ［０］及びＦＦ５２の出力のいずれかを、選択的に内部アドレスＡＩＮ［０］として出力する。ＦＦ５３は、例えば、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して、外部から与えられる制御信号ＣＭＤＰＬＳを取り込み、出力する。セレクタ５６は、モード切替信号ＴＭ及びＦＦ５３から出力された制御信号ＣＭＤＰＬＳによって制御される。ＦＦ５４は、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して内部アドレスＡＩＮ［０］を取り込み、アレイ用アドレスＡＣ［０］として出力する。
【００３２】
例えば、通常動作モード（ＴＭ＝０）の場合、セレクタ５６は、内部アドレスＡＤＤＩＮＡ［０］を選択して、内部アドレスＡＩＮ［０］として出力する。つまり、通常動作モードの場合、アドレスパタン生成部５は、外部アドレスＡＤＤ［０］を２クロックサイクル後にアレイ用アドレスＡＣ［０］として出力する。
【００３３】
一方、テストモード（ＴＭ＝１）の場合、セレクタ５６は、制御信号ＣＭＤＰＬＳに基づいて、内部アドレスＡＤＤＩＮＡ［０］及びＦＦ５２の出力のいずれかを段階的に切り替えて選択し、内部アドレスＡＩＮ［０］として出力する。具体的には、セレクタ５６は、最初に内部アドレスＡＤＤＩＮＡ［０］を選択して内部アドレスＡＩＮ［０］として出力する。それにより、ＦＦ５４は、内部クロック信号ＰＣＬＫの１回目の立ち上がりエッジに同期して当該内部アドレスＡＤＤＩＮＡ［０］を取り込み、アレイ用アドレスＡＣ［０］として出力する。次に、セレクタ５６は、内部クロック信号ＰＣＬＫの２回目の立ち上がり前に、ＦＦ５２の出力（当該内部アドレスＡＤＤＩＮＡ［０］又はその反転信号）を選択して内部アドレスＡＩＮ［０］として出力する。それにより、ＦＦ５４は、内部クロック信号ＰＣＬＫの２回目の立ち上がりエッジに同期して当該内部アドレスＡＤＤＩＮＡ［０］又はその反転信号を取り込み、アレイ用アドレスＡＣ［０］として出力する。このように、アドレスパタン生成部５は、テストモードの場合、１つの外部アドレスＡＤＤに基づいて連続して２つのアレイ用アドレスＡＣを生成することができる。
【００３４】
なお、アドレスパタン生成部５には、図３に示す回路が外部アドレスＡＤＤの各ビットに対して２つずつ設けられる。通常動作モードの場合、一方の回路は、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期してバースト０用の内部アドレスＡＩＮを生成し、他方の回路は、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期してバースト１用の内部アドレスＡＩＮを生成する。テストモードの場合、一方の回路は、例えば偶数回目の内部クロック信号ＰＣＬＫの立ち上がりエッジに同期してバースト０用の内部アドレスＡＩＮを生成し、奇数回目の内部クロック信号ＰＣＬＫの立ち上がりエッジに同期してバースト１用の内部アドレスＡＩＮを生成する。
【００３５】
図１において、データ入力回路９には、データの書き込み時に、外部から与えられる書き込み用のデータ（以下、外部データと称す）ＤＱが入力される。入力レジスタ１０は、内部クロック信号ＰＣＬＫに両エッジに同期して３６ビット幅の外部データＤＱを取り込み、７２ビット幅の内部データＤＩＮＳを出力する。具体的には、入力レジスタ１０は、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して外部データＤＱを取り込み、バースト０の内部データＤＩＮＳ（下位３６ビット）を出力する。また、入力レジスタ１０は、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して外部データＤＱを取り込み、バースト１の内部データＤＩＮＳ（上位３６ビット）を出力する。
【００３６】
データパタン生成部６は、データの書き込み時に、入力レジスタ１０から出力された内部データＤＩＮＳに基づいて、アレイ用データＤＩＮＨを生成する。図４は、データパタン生成部６の詳細を示す図である。なお、図４は、バースト０の１ビット目に相当する内部データＤＩＮＳ［０］と、バースト１の１ビット目に相当する内部データＤＩＮＳ［３６］と、に対応する回路のみ図示している。データパタン生成部６は、ＦＦ６１〜６８と、セレクタ６９〜７２と、トライステートバッファ７３，７４と、インバータ７５と、を有する。なお、図示していないが、ＦＦ６１〜７２は内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して動作する。
【００３７】
ＦＦ６１は、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して内部データＤＩＮＳ[０]を取り込み、内部データＤＩＮＡ[０]として出力する。ＦＦ６２は、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して内部データＤＩＮＡ［０］を取り込み、出力する。
【００３８】
ＦＦ６５は、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して内部データＤＩＮＳ［３６］を取り込み、内部データＤＩＮＡ［３６］として出力する。ＦＦ６６は、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して内部データＤＩＮＡ［３６］を取り込み、出力する。
【００３９】
トライステートバッファ７３は、通常動作モードの場合、出力がインピーダンス状態となり、テストモードの場合、入力された内部データＤＩＮＳ［０］をドライブして出力する。したがって、ＦＦ６３は、テストモード時に、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して内部データＤＩＮＳ［０］を取り込み、内部データＤＩＮＴＡ［０］として出力する。トライステートバッファ７４は、通常動作モードの場合、出力がインピーダンス状態となり、テストモードの場合、入力された内部データＤＩＮＳ［３６］をドライブして出力する。したがって、ＦＦ６７は、テストモード時に、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して内部データＤＩＮＳ［３６］を取り込み、内部データＤＩＮＴＡ［３６］として出力する。セレクタ６９は、内部データＤＩＮＴＡ［０］及び内部データＤＩＮＴＡ［３６］のいずれかを、選択的に内部データＤＩＮＴＢとして出力する。なお、セレクタ６９は、例えば、外部から与えられる制御信号ＴＭＣＰＹによって、いずれか一方の電圧レベル（例えば、Ｌレベル）に制御される。それにより、セレクタ６９は、例えば、内部データＤＩＮＴＡ［０］を選択して、内部データＤＩＮＴＢとして出力する。
【００４０】
ＦＦ６４は、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して内部データＤＩＮＴＢを取り込み、出力する。セレクタ７１は、ＦＦ６２の出力及びＦＦ６４の出力のいずれかを、選択的にアレイ用データＤＩＮＨ［０］として出力する。なお、セレクタ７１は、モード切替信号ＴＭによって制御される。
【００４１】
セレクタ７０は、内部データＤＩＮＴＢとインバータ７５を用いたその反転信号とを、選択的に内部データＤＩＮＴＣとして出力する。セレクタ７０は、例えば、外部から与えられる制御信号ＴＭＡＩＮＶによって制御される。ＦＦ６８は、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して内部データＤＩＮＴＣを取り込み、出力する。セレクタ７２は、ＦＦ６６の出力及びＦＦ６８の出力のいずれかを、選択的にアレイ用データＤＩＮＨ［３６］として出力する。なお、セレクタ７２は、モード切替信号ＴＭによって制御される。
【００４２】
例えば、通常動作モード（ＴＭ＝０）の場合、セレクタ７１は、ＦＦ６２の出力を選択して、アレイ用データＤＩＮＨ［０］として出力する。また、セレクタ７２は、ＦＦ６６の出力を選択して、アレイ用データＤＩＮＨ［３６］として出力する。つまり、通常動作モードの場合、データパタン生成部６は、内部データＤＩＮＳ［３６］，［０］を２クロックサイクル後にアレイ用データＤＩＮＨ［３６］，［０］として出力する。
【００４３】
一方、テストモード（ＴＭ＝１）の場合、セレクタ７１は、ＦＦ６４の出力を選択して、アレイ用データＤＩＮＨ［０］として出力する。また、セレクタ７２は、ＦＦ６８の出力を選択して、アレイ用データＤＩＮＨ［３６］として出力する。つまり、テストモードの場合、データパタン生成部６は、例えば、内部データＤＩＮＳ［０］を２クロックサイクル後にアレイ用データＤＩＮＨ［０］として出力するとともに、当該内部データＤＩＮＳ［０］又はその反転信号を２クロックサイクル後にアレイ用データＤＩＮＨ［３６］として出力する。このように、データパタン生成部６は、テストモードの場合、１つの外部データＤＱに基づいて２つのアレイ用データＤＩＮＨをパラレルに生成することができる。なお、データパタン生成部６には、図５に示す回路が内部データＤＩＮＳの対応する２ビットごとに設けられる。
【００４４】
図１において、メモリ制御回路１３は、ライトモードにおいて、内部クロック信号ＰＣＬＫの両エッジに同期して、アレイ用アドレスＡＣによって指定されたメモリアレイ１４の記憶領域に対し、アレイ用データＤＩＮＨの書き込みを行う。また、メモリ制御回路１３は、リードモードにおいて、内部クロック信号ＰＣＬＫの両エッジに同期して、アレイ用アドレスＡＣによって指定されたメモリアレイ１４の記憶領域から、記憶されたデータの読み出しを行う。
【００４５】
出力レジスタ１２は、メモリアレイ１４に記憶されたデータの読み出し時に、内部クロック信号ＰＣＬＫの両エッジに同期して、メモリアレイ１４から読み出されたデータを取り込む。そして、出力ドライバ１１は、出力レジスタ１２によって取り込まれた読み出しデータ（ＤＱ）を外部に出力する。
【００４６】
次に、図１に示す半導体記憶装置の動作について、図５〜図８のタイミングチャートを用いて説明する。図５は、半導体記憶装置の通常動作モードにおけるアドレス入力動作を示すタイミングチャートである。図７は、半導体記憶装置の通常動作モードにおけるデータ入力動作を示すタイミングチャートである。また、図６は、半導体記憶装置のテストモードにおけるアドレス入力動作を示すタイミングチャートである。図８は、半導体記憶装置のテストモードにおけるデータ入力動作を示すタイミングチャートである。
【００４７】
なお、以下の説明では、バースト長は２バーストに設定され、バンクマルチアクセス動作となるようにコマンドは連続で入力され、バンクは８バンクに設定されシリアル入力される場合を例に説明する。また、外部アドレスＡＤＤはＤＤＲインターフェースで入力され、コマンド１サイクル入力時に２つのアドレス情報を１つのバンクとして連続入力される場合を例に説明する。また、データの書き込み時において、外部データＤＱは、ライトレイテンシの後に、ＢＬ２毎にＤＤＲインターフェースで連続入力される場合を例に説明する。
【００４８】
また、図１に示す半導体記憶装置には、通常動作モードの場合に８００ＭＨｚの外部クロック信号ＥＣＬＫ，ＥＣＬＫＢが入力され、テストモードの場合に４００ＭＨｚの外部クロック信号ＥＣＬＫ，ＥＣＬＫＢが入力される場合を例に説明する。
【００４９】
通常動作モードの場合、図５及び図７に示すように、この半導体記憶装置には８００ＭＨｚの外部クロック信号ＥＣＬＫ，ＥＣＬＫＢが入力される。したがって、クロック発生回路２は、８００ＭＨｚのクロック信号ＰＲＣＬＫを生成する。次に、分周切替回路３において、ＦＦ３１は、クロック信号ＰＲＣＬＫを２分周して、４００ＭＨｚのクロック信号ＰＲＣＬＫＡを出力する（図２参照）。また、ＦＦ３２は、クロック信号ＰＲＣＬＫＡを２分周して、２００ＭＨｚのクロック信号ＰＲＣＬＫＢを出力する。セレクタ３３は、モード切替信号ＴＭに基づいてクロック信号ＰＲＣＬＫＢを選択し、クロック信号ＦＲＣＬＫとして出力する。そして、ＰＬＬ回路４は、クロック信号ＦＲＣＬＫを４倍に逓倍して、８００ＭＨｚの内部クロック信号ＰＣＬＫを生成する。
【００５０】
一方、テストモードの場合、図６及び図８に示すように、この半導体記憶装置には４００ＭＨｚの外部クロック信号ＥＣＬＫ，ＥＣＬＫＢが入力される。したがって、クロック発生回路２は、４００ＭＨｚのクロック信号ＰＲＣＬＫを生成する。次に、分周切替回路３において、ＦＦ３１は、クロック信号ＰＲＣＬＫを２分周して、２００ＭＨｚのクロック信号ＰＲＣＬＫＡを出力する（図２参照）。セレクタ３３は、モード切替信号ＴＭに基づいてクロック信号ＰＲＣＬＫＡを選択し、クロック信号ＦＲＣＬＫとして出力する。そして、ＰＬＬ回路４は、クロック信号ＦＲＣＬＫを４倍に逓倍して、８００ＭＨｚの内部クロック信号ＰＣＬＫを生成する。
【００５１】
このように、本実施の形態にかかる半導体記憶装置は、モードに応じて外部クロック信号の周波数が切り替わった場合でも、分周切替回路３及びＰＬＬ回路４を用いて所望の周波数の内部クロック信号を生成する。さらに、本実施の形態にかかる半導体記憶装置は、通常動作モードとテストモードとの間で、ＰＬＬ回路４に入力されるクロック信号ＦＲＣＬＫの波形の傾き等にほとんど差が生じない。そのため、ＰＬＬ回路４が出力する内部クロック信号ＰＣＬＫの波形の傾き等にもほとんど差が生じない。それにより、本実施の形態にかかる半導体記憶装置は、精度の高いメモリテストを実施することができる。
【００５２】
次に、アドレスパタン生成部５は、通常動作モードの場合、図５に示すように、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して外部アドレスＡＤＤを取り込み、バースト０用の内部アドレスＡＩＮ（アドレス情報Ａ００，Ａ１０，Ａ２０，Ａ３０）として生成する。さらに、アドレスパタン生成部５は、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して外部アドレスＡＤＤを取り込み、バースト１用の内部アドレスＡＩＮ（アドレス情報Ａ０１，Ａ１１，Ａ２１，Ａ３１）として生成する。なお、外部アドレスＡＤＤは１．６Ｇｂｐｓの切替周期で入力される。そして、アドレスパタン生成部５は、１クロックサイクル後の内部クロック信号ＰＣＬＫに同期して、アレイ用アドレスＡＣを生成する。
【００５３】
一方、テストモードの場合、アドレスパタン生成部５は、図６に示すように、偶数回目（０，２）の内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して外部アドレスＡＤＤを取り込み、バースト０用の内部アドレスＡＩＮ（アドレス情報Ａ００，Ａ２０）として生成する。さらに、アドレスパタン生成部５は、奇数回目（１，３）の内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して外部アドレスＡＤＤを取り込み、バースト１用の内部アドレスＡＩＮ（アドレス情報Ａ０１，Ａ２１）として生成する。ここで、テスタの能力上、外部アドレスＡＤＤは８００Ｍｂｐｓの切替周期で入力される。つまり、メモリテストを行うために必要なアドレス情報が半分不足した状態となる。そのため、アドレスパタン生成部５は、外部アドレスＡＤＤに基づいて不足したアドレス情報を生成する。
【００５４】
具体的には、図３に示すように、セレクタ５６は、最初に内部アドレスＡＤＤＩＮＡ［０］を選択して内部アドレスＡＩＮ［０］として出力する。それにより、ＦＦ５４は、内部クロック信号ＰＣＬＫの１回目の立ち上がりエッジに同期して当該内部アドレスＡＤＤＩＮＡ［０］を取り込み、アレイ用アドレスＡＣ［０］として出力する。次に、セレクタ５６は、内部クロック信号ＰＣＬＫの２回目の立ち上がり前に、ＦＦ５２の出力（当該内部アドレスＡＤＤＩＮＡ［０］又はその反転信号）を選択して内部アドレスＡＩＮ［０］として出力する。それにより、ＦＦ５４は、内部クロック信号ＰＣＬＫの２回目の立ち上がりエッジに同期して当該内部アドレスＡＤＤＩＮＡ［０］又はその反転信号を取り込み、アレイ用アドレスＡＣ［０］として出力する。それにより、アドレスパタン生成部５は、テストモードの場合、１つの外部アドレスＡＤＤに基づいて連続して２つのアレイ用アドレスＡＣを生成することができる。このような動作がアレイ用アドレスＡＣの２６ビットそれぞれに対して行われる。
【００５５】
つまり、アドレスパタン生成部５は、テストモードの場合、偶数回目の内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して取り込んだ外部アドレスＡＤＤ（アドレス情報Ａ００，Ａ２０）を、１クロックサイクル後に、そのまま又は反転して、バースト０用の内部アドレスＡＩＮ（アドレス情報Ａ１０，Ａ３０）として出力する。同様に、アドレスパタン生成部５は、テストモードの場合、奇数回目の内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して取り込んだ外部アドレスＡＤＤ（アドレス情報Ａ０１，Ａ２１）を、１クロックサイクル後に、そのまま又は反転して、バースト１用の内部アドレスＡＩＮ（アドレス情報Ａ１１，Ａ３１）として出力する。
【００５６】
それにより、アドレスパタン生成部５は、内部クロック信号ＰＣＬＫの２倍周期の外部アドレスＡＤＤが与えられた場合でも、不足分のアドレス情報を当該外部アドレスＡＤＤに基づいて生成することにより、連続メモリアクセスすることを可能にしている。
【００５７】
次に、この半導体記憶装置の通常動作モードにおけるデータ入力動作について説明する。図７に示すように、１．６Ｇｂｐｓの切替周期で入力されている３６ビットの外部データＤＱは、７２ビットの内部データＤＩＮＳにパラレル変換される。より具体的には、入力レジスタ１０（図１参照）は、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して外部データＤＱを取り込み、バースト０の内部データＤＩＮＳ（下位３６ビット；図７におけるデータパタンＤ００，Ｄ１０，Ｄ２０）を生成する。同様に、入力レジスタ１０は、内部クロック信号ＰＣＬＫの立ち下がりエッジに同期して外部データＤＱを取り込み、バースト１の内部データＤＩＮＳ（上位３６ビット；図７におけるデータパタンＤ０１，Ｄ１１，Ｄ２１）を生成する。そして、データパタン生成部６は、バースト０，１の内部データＤＩＮＳを、２クロックサイクル後にそれぞれバースト０，１のアレイ用データＤＩＮＨとして出力する。
【００５８】
次に、この半導体記憶装置のテストモードにおけるデータ入力動作について説明する。図８に示すように、テスタの能力上、外部データＤＱは８００Ｍｂｐｓの切替周期で入力される。そのため、入力レジスタ１０（図１参照）は、内部クロック信号ＰＣＬＫの立ち上がりエッジに同期して外部データＤＱを取り込み、バースト０の内部データＤＩＮＳ（下位３６ビット；図８におけるデータパタンＤ００，Ｄ１０，Ｄ２０）する。しかし、入力レジスタ１０は、バースト１の内部データＤＩＮＳ（上位３６ビット）を出力しない。つまり、メモリテストを行うために必要なデータパタンが半分不足した状態となる。そのため、データパタン生成部６は、外部データＤＱに基づいて不足したデータパタンを生成する。つまり、データパタン生成部６は、外部データＤＱに基づいてバースト１の内部データＤＩＮＳ（上位３６ビット）を生成する。
【００５９】
具体的には、図４に示すように、セレクタ７１は、ＦＦ６４の出力を選択して、アレイ用データＤＩＮＨ［０］として出力する。また、セレクタ７２は、ＦＦ６８の出力を選択して、アレイ用データＤＩＮＨ［３６］として出力する。つまり、テストモードの場合、データパタン生成部６は、例えば、内部データＤＩＮＳ［０］を２クロックサイクル後にアレイ用データＤＩＮＨ［０］として出力するとともに、当該内部データＤＩＮＳ［０］又はその反転信号を２クロックサイクル後にアレイ用データＤＩＮＨ［３６］として出力する。それにより、データパタン生成部６は、テストモードの場合、１つの外部データＤＱに基づいて２つのアレイ用データＤＩＮＨをパラレルに生成することができる。このような動作がアレイ用データＤＩＮＨの７２ビットそれぞれに対して行われる。
【００６０】
以上のように、上記実施の形態にかかる半導体記憶装置は、低周波のテスタを用いて、その２倍の周波数のメモリテストを実施することができる。特に、上記実施の形態にかかる半導体記憶装置は、ＰＬＬ回路を用いているためクロック信号の特性の悪化がほとんど無い。また、上記実施の形態にかかる半導体記憶装置は、外部から与えられる情報を用いて特定のパタンに限定されることなく自由にアドレス、データパタンを作成することができる。したがって、上記実施の形態にかかる半導体記憶装置は、製品生産上の品質に対する柔軟な対応が可能となり、高品質で高速のメモリテストを実施することができる。
【００６１】
言い換えると、上記実施の形態にかかる半導体記憶装置は、外部から与えられるクロック信号（外部クロック信号）を逓倍し、モードに応じた周波数の内部クロック信号を生成するＰＬＬ回路を備える。それにより、上記実施の形態にかかる半導体記憶装置は、従来技術と異なり内部クロック生成用の論理回路群を設ける必要がないため、各モードのクロック信号のタイミングのずれやクロックスキューの悪化を抑制することができる。つまり、上記実施の形態にかかる半導体記憶装置は、精度の高いメモリテストを実施することができる。
【００６２】
また、上記実施の形態にかかる半導体記憶装置は、テストモードの場合に、高速の内部クロック信号に対応する複数の内部データを生成するデータパタン生成部と、高速の内部クロック信号に対応する複数の内部アドレスを生成するアドレスパタン生成部と、を備える。それにより、上記実施の形態にかかる半導体記憶装置は、低速のテスタを用いた場合でも、高速のメモリテストを実施することができる。
【００６３】
また、複数の内部データは、外部から与えられる外部データに基づいて生成され、複数の内部アドレスは、外部から与えられる外部アドレスに基づいて生成される。つまり、上記実施の形態にかかる半導体記憶装置は、特定のテストパタンに限定されることなく、外部情報（外部アドレス及び外部データ）を用いて自由にテストパタン（内部アドレス及び内部データ）を生成することができる。そのため、上記実施の形態にかかる半導体記憶装置は、高品質で高速のメモリテストを実施することができる。
【００６４】
なお、特許文献２には、高速アドレス発生回路が外部アドレスに基づいて外部アドレスを含むｎ個の内部アドレスを生成する、旨の記載がある。しかし、その具体的な生成方法について詳細に記載されていない。また、高速データパタン発生回路は、外部アドレスに応じた複数の内部ライトデータを生成する旨の記載があるが、外部から与えられるデータパタンに基づいて生成する旨の記載はない。つまり、高速データパタン発生回路は、本実施の形態と異なり、外部からデータパタンを与えることができず、高品質のメモリテストを実施することができない。
【００６５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、テストモード時に、内部クロック信号の周波数が外部クロック信号の周波数の２倍である場合を例に説明したが、これに限られない。テストモード時に、内部クロック信号の周波数が外部クロックの信号の周波数のｎ（ｎは２以上の整数）倍である回路構成にも適宜変更可能である。この場合、アドレスパタン生成部５は、対応するｎ個のアレイ用アドレスＡＣを生成し、データパタン生成部６は、対応するｎ個のアレイ用データＤＩＮＨを生成する必要がある。
【００６６】
また、本実施の形態では、通常動作モードとテストモードとで外部クロック信号の周波数が異なる場合を例に説明したが、これに限られない。各モードで外部クロック信号の周波数が同じであっても良い。この場合、分周切替回路３は不要である。
【符号の説明】
【００６７】
１  半導体記憶装置
２  クロック発生回路
３  分周切替回路
４  ＰＬＬ回路
５  アドレスパタン生成部
６  データパタン生成部
７  コマンド及びアドレス入力回路
８  入力レジスタ
９  データ入力回路
１０  入力レジスタ
１１  出力ドライバ
１２  出力レジスタ
１３  メモリ制御回路
１４  メモリアレイ
３１，３２，５１〜５４，６１〜６８  ＦＦ
３３，５５，５６，６９〜７２  セレクタ
５７，７５  インバータ
７３，７４  トライステートバッファ
【図１】
2011243253.tif 000003
【図２】
2011243253.tif 000004
【図３】
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【図４】
2011243253.tif 000006
【図５】
2011243253.tif 000007
【図６】
2011243253.tif 000008
【図７】
2011243253.tif 000009
【図８】
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【図９】
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