(57)【要約】【課題】組立後のストレス試験で不良化させていたチップを組立前において不良化させて、組み立てコストを削減すること。【解決手段】半導体記憶装置は、ＩＯ線対をプリチャージするプリチャージＭＯＳと、ＩＯ線対にライトデータを書き込むライトアンプと、外部入力信号を受け、プリチャージＭＯＳ及びライトアンプを制御することにより、外部入力信号が活性状態であるか否かに応じて、ＩＯ線対を活性状態又は非活性状態とするライトデータ書き込み制御回路と、を備えている。【選択図】図３
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【特許請求の範囲】
【請求項１】
ＩＯ線対をプリチャージするプリチャージＭＯＳと、
前記ＩＯ線対にライトデータを書き込むライトアンプと、
外部入力信号を受け、前記プリチャージＭＯＳ及び前記ライトアンプを制御することにより、該外部入力信号が活性状態であるか否かに応じて、前記ＩＯ線対を活性状態又は非活性状態とするライトデータ書き込み制御回路と、を備えていることを特徴とする半導体記憶装置。
【請求項２】
前記ライトデータ書き込み制御回路は、前記外部入力信号が活性状態である場合には、前記ライトアンプにより前記ＩＯ線対を非活性状態とし、前記外部入力信号が非活性状態である場合には、前記プリチャージＭＯＳにより前記ＩＯ線対を活性状態とすることを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記プリチャージＭＯＳは、ソース端子が高電位側電源に接続され、ドレイン端子が前記ＩＯ線対のうちの第１のＩＯ線に接続された第１のｐ型トランジスタと、
ソース端子が高電位側電源に接続され、ドレイン端子が前記ＩＯ線対のうちの第２のＩＯ線に接続された第２のｐ型トランジスタと、
ソース端子が前記第２のＩＯ線に接続され、ドレイン端子が前記第１のＩＯ線に接続された第３のｐ型トランジスタと、を備えていることを特徴とする、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記ライトアンプは、ソース端子が高電位側電源に接続され、ドレイン端子が前記ＩＯ線対のうちの第１のＩＯ線に接続された第４のｐ型トランジスタと、
ソース端子が高電位側電源に接続され、ドレイン端子が前記ＩＯ線対のうちの第２のＩＯ線に接続された第５のｐ型トランジスタと、
ソース端子が低電位側電源に接続され、ドレイン端子が前記第１のＩＯ線に接続された第１のｎ型トランジスタと、
ソース端子が低電位側電源に接続され、ドレイン端子が前記第２のＩＯ線に接続された第２のｎ型トランジスタと、を備えていることを特徴とする、請求項３に記載の半導体記憶装置。
【請求項５】
前記ライトデータ書き込み制御回路は、前記第４及び第５のトランジスタをオフ状態に保持し、前記外部入力信号が活性状態である場合には、前記第１及び第２のｎ型トランジスタをオン状態とするとともに前記第１乃至第３のｐ型トランジスタをオフ状態とし、前記外部入力信号が非活性状態である場合には、前記第１及び第２のｎ型トランジスタをオフ状態とするとともに前記第１乃至第３のｐ型トランジスタをオン状態とすることを特徴とする、請求項４に記載の半導体記憶装置。
【請求項６】
ＩＯ線対をプリチャージするプリチャージＭＯＳと、該ＩＯ線対にライトデータを書き込むライトアンプとを備えた半導体記憶装置のテスト方法であって、
外部入力信号を受信する受信工程と、
前記外部入力信号が活性状態であるか否かに応じて、前記プリチャージＭＯＳ及び前記ライトアンプにより、前記ＩＯ線対を活性状態又は非活性状態とする負荷工程と、を含むことを特徴とする半導体記憶装置のテスト方法。
【請求項７】
前記負荷工程において、前記外部入力信号が活性状態である場合には、前記ライトアンプにより前記ＩＯ線対を非活性状態とし、前記外部入力信号が非活性状態である場合には、前記プリチャージＭＯＳにより前記ＩＯ線対を活性状態とすることを特徴とする、請求項６に記載の半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びそのテスト方法に関し、特に、半導体記憶装置及びそのスクリーニングのためのテスト方法に関する。
【背景技術】
【０００２】
半導体記憶装置の高集積化に伴い、半導体記憶装置のテスト、特に、初期不良のスクリーニングに要する時間が増大している。ここで、スクリーニングとは、半導体記憶装置にストレスをかけ、初期不良を生じたものを取り除くことをいう。
【０００３】
例えば、特許文献１において、メモリセル、並びに、互いに隣接するワード線間、ビット線間及び周辺回路のスクリーニングに要する時間を短縮する半導体記憶装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２６９７８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明者によってなされたものである。
【０００６】
低速ＤＦＴ（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｔｅｓｔａｂｉｌｉｔｙ）用テスタによるウェハ状態におけるストレス試験（ＷＬＢＩ：Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｂｕｒｎ−Ｉｎ）では、メモリセル、ビット線、ワード線、プレートにストレスを掛けるものの、ＩＯ線（ＬＩＯ／ＭＩＯ）にはストレスを掛けていない。したがって、ＩＯ線とその周辺配線、コンタクト等への高抵抗ショートを組立前に不良化させることができず、組立後のストレス試験において不良化させねばならないという問題がある。
【０００７】
そこで、組立後のストレス試験で不良化させていたチップを組立前において不良化させて、組み立てコストを削減することが課題となる。本発明の目的は、かかる課題を解決する半導体記憶装置及びそのテスト方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の視点に係る半導体記憶装置は、
ＩＯ線対をプリチャージするプリチャージＭＯＳと、
ＩＯ線対にライトデータを書き込むライトアンプと、
外部入力信号を受け、プリチャージＭＯＳ及びライトアンプを制御することにより、外部入力信号が活性状態であるか否かに応じて、ＩＯ線対を活性状態又は非活性状態とするライトデータ書き込み制御回路と、を備えている。
【０００９】
本発明の第２の視点に係る半導体記憶装置のテスト方法は、
ＩＯ線対をプリチャージするプリチャージＭＯＳと、ＩＯ線対にライトデータを書き込むライトアンプとを備えた半導体記憶装置のテスト方法であって、
外部入力信号を受信する受信工程と、
外部入力信号が活性状態であるか否かに応じて、プリチャージＭＯＳ及びライトアンプにより、ＩＯ線対を活性状態又は非活性状態とする負荷工程と、を含む。
【発明の効果】
【００１０】
本発明に係る半導体記憶装置及びそのテスト方法によると、組立後のストレス試験で不良化させていたチップを組立前において不良化させて、組み立てコストを削減することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体記憶装置のテスト方法について説明するためのタイミングチャートである。
【図２】半導体記憶装置の構成を一例として示す回路図である。
【図３】図２に示した半導体記憶装置の動作を示すタイミングチャートである。
【図４】本発明の第２の実施形態に係る半導体記憶装置の構成を示す回路図である。
【図５】本発明の第２の実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
第１の展開形態によると、上記第１の視点に係る半導体記憶装置が提供される。
【００１３】
第２の展開形態によると、ライトデータ書き込み制御回路は、外部入力信号が活性状態である場合には、ライトアンプによりＩＯ線対を非活性状態とし、外部入力信号が非活性状態である場合には、プリチャージＭＯＳによりＩＯ線対を活性状態とする、半導体記憶装置が提供される。
【００１４】
第３の展開形態によると、プリチャージＭＯＳは、ソース端子が高電位側電源に接続され、ドレイン端子がＩＯ線対のうちの第１のＩＯ線に接続された第１のｐ型トランジスタと、ソース端子が高電位側電源に接続され、ドレイン端子がＩＯ線対のうちの第２のＩＯ線に接続された第２のｐ型トランジスタと、ソース端子が第２のＩＯ線に接続され、ドレイン端子が第１のＩＯ線に接続された第３のｐ型トランジスタと、を備えている、半導体記憶装置が提供される。
【００１５】
第４の展開形態によると、ライトアンプは、ソース端子が高電位側電源に接続され、ドレイン端子がＩＯ線対のうちの第１のＩＯ線に接続された第４のｐ型トランジスタと、ソース端子が高電位側電源に接続され、ドレイン端子がＩＯ線対のうちの第２のＩＯ線に接続された第５のｐ型トランジスタと、ソース端子が低電位側電源に接続され、ドレイン端子が第１のＩＯ線に接続された第１のｎ型トランジスタと、ソース端子が低電位側電源に接続され、ドレイン端子が第２のＩＯ線に接続された第２のｎ型トランジスタと、を備えている、半導体記憶装置が提供される。
【００１６】
第５の展開形態によると、ライトデータ書き込み制御回路は、第４及び第５のトランジスタをオフ状態に保持し、外部入力信号が活性状態である場合には、第１及び第２のｎ型トランジスタをオン状態とするとともに第１乃至第３のｐ型トランジスタをオフ状態とし、外部入力信号が非活性状態である場合には、第１及び第２のｎ型トランジスタをオフ状態とするとともに第１乃至第３のｐ型トランジスタをオン状態とする、半導体記憶装置が提供される。
【００１７】
第６の展開形態によると、上記第２の視点に係る半導体記憶装置のテスト方法が提供される。
【００１８】
第７の展開形態によると、負荷工程において、外部入力信号が活性状態である場合には、ライトアンプによりＩＯ線対を非活性状態とし、外部入力信号が非活性状態である場合には、プリチャージＭＯＳによりＩＯ線対を活性状態とする、半導体記憶装置のテスト方法が提供される。
【００１９】
本発明に係る半導体記憶装置及びそのテスト方法によると、組立後のストレス試験で不良化させていたチップを組立前において不良化させて、組み立てコストを削減することができる。
【００２０】
（実施形態１）
本発明の第１の実施形態に係る半導体記憶装置のテスト方法について、図面を参照して説明する。図１は、本実施形態に係る半導体記憶装置のテスト方法について説明するためのタイミングチャートの一例である。
【００２１】
図１を参照すると、テストモードエントリ信号ＴＭＯＤＥをＨｉｇｈとすることにより、外部入カ信号ＩＮ＿ｅｘｔとアレイ上ＩＯ線ＭＩＯを同期させる。外部入力信号ＩＮ＿ｅｘｔをクロッキングさせることにより、アレイ上ＩＯ線ＭＩＯへストレスを掛ける。
【００２２】
（実施形態２）
本発明の第２の実施形態に係る半導体記憶装置について、図面を参照して説明する。
【００２３】
図２は、半導体記憶装置の構成を一例として示す回路図である。図２を参照すると、半導体記憶装置は、ＭＩＯチャージＭＯＳ  ＰＩＯと、ライトアンプ（Ｗｒｉｔｅ  Ａｍｐｌｉｆｉｅｒ）ＷＡと、ライトデータ書き込み制御回路１００とを備えている。ライトデータ書き込み制御回路１００は、さらに、インバータゲートＩＮＶ１〜ＩＮＶ４と、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２とを備えている。ライトデータ書き込み制御回路１００は、アレイ上のＩＯ線ＭＩＯＴ／ＭＩＯＢへのライトデータの書き込みを制御する回路である。
【００２４】
ＭＩＯチャージＭＯＳ  ＰＩＯは、さらにｐ型ＭＯＳトランジスタＰ１〜Ｐ３を有する。ライトアンプＷＡは、さらに、ｐ型ＭＯＳトランジスタＰ４、Ｐ５と、ｎ型ＭＯＳトランジスタＮ１、Ｎ２を有する。
【００２５】
インバータゲートＩＮＶ１は、ライトデータ書き込みイネーブル信号ＷＥＮを受け、論理反転して、インバータゲートＩＮＶ２に出力する。インバータゲートＩＮＶ２は、インバータゲートＩＮＶ１の出力を論理反転して、ＭＩＯチャージＭＯＳＰＩＯのｐ型ＭＯＳトランジスタＰ１〜Ｐ３のゲート端子に供給する。
【００２６】
プリチャージＭＯＳ  ＰＩＯにおいて、ｐ型ＭＯＳトランジスタＰ１、Ｐ３のドレイン端子は、ＩＯ線ＭＩＯＢに接続されている。一方、ｐ型ＭＯＳトランジスタＰ２のドレイン端子とｐ型ＭＯＳトランジスタＰ３のソース端子は、ＩＯ線ＭＩＯＴに接続されている。また、ｐ型ＭＯＳトランジスタＰ１、Ｐ２のソース端子は、高電位側電源ＶＤＤに接続されている。
【００２７】
ＮＡＮＤゲートＮＡＮＤ１は、ライトデータ書き込みイネーブル信号ＷＥＮと、ライトデータＷＤＡＴＡを受け、これらの否定論理積を求めて、インバータゲートＩＮＶ３と、ｐ型ＭＯＳトランジスタＰ５のゲート端子に供給する。一方、ＮＡＮＤゲートＮＡＮＤ２は、ライトデータ書き込みイネーブル信号ＷＥＮを受けるとともに、ライトデータＷＤＡＴＡの論理反転データを受け、これらの否定論理積を求めて、インバータゲートＩＮＶ４と、ｐ型ＭＯＳトランジスタＰ４のゲート端子に供給する。
【００２８】
インバータゲートＩＮＶ３は、ＮＡＮＤゲートＮＡＮＤ１の出力を論理反転して、ｎ型ＭＯＳトランジスタＮ１のゲート端子に供給する。一方、インバータゲートＩＮＶ４は、ＮＡＮＤゲートＮＡＮＤ２の出力を論理反転して、ｎ型ＭＯＳトランジスタＮ２のゲート端子に供給する。
【００２９】
ライトアンプＷＡにおいて、ｐ型ＭＯＳトランジスタＰ４のドレイン端子はＩＯ線ＭＩＯＢに接続され、ｐ型ＭＯＳトランジスタＰ５のドレイン端子はＩＯ線ＭＩＯＴに接続されている。また、ｐ型ＭＯＳトランジスタＰ４、Ｐ５のソース端子は、高電位側電源ＶＤＤに接続されている。さらに、ｎ型ＭＯＳトランジスタＮ１のドレイン端子はＩＯ線ＭＩＯＢに接続され、ｎ型ＭＯＳトランジスタＮ２のドレイン端子はＩＯ線ＭＩＯＴに接続されている。また、ｎ型ＭＯＳトランジスタＮ１及びＮ２のソース端子は、低電位側電源ＶＳＳに接続されている。
【００３０】
図３は、図２に示した半導体記憶装置の動作を示すタイミングチャートである。
【００３１】
図２及び図３を参照すると、ライトデータ書き込みイネーブル信号ＷＥＮ＝Ｈｉｇｈの期間中、すなわち、ライト時には、ＭＩＯチャージＭＯＳ  ＰＩＯにおけるｐ型トランジスタＰ１〜Ｐ３はＯＦＦとなる。また、ライト時において、ライトデータＷＤＡＴＡがＨｉｇｈのときには、ライトアンプＷＡにおけるｐ型トランジスタＰ５とｎ型トランジスタＮ１がＯＮとなり、ｐ型トランジスタＰ４とｎ型トランジスタＮ２はＯＦＦとなる。一方、ライト時において、ライトデータＷＤＡＴＡがＬｏｗのときには、ライトアンプＷＡにおけるｐ型トランジスタＰ４とｎ型トランジスタＮ２がＯＮとなり、ｐ型トランジスタＰ５とｎ型トランジスタＮ１はＯＦＦとなる。したがって、ライト時には、ライトデータＷＤＡＴＡがアレイ上ＩＯ線ＭＩＯＴ／ＭＩＯＢに書き込まれる。
【００３２】
書き込みの終了後、ライトデータ書き込みイネーブル信号ＷＥＮ＝Ｌｏｗとなると、ＭＩＯチャージＭＯＳ  ＰＩＯにおけるｐ型トランジスタＰ１〜Ｐ３はＯＮとなる。したがって、ＩＯ線ＭＩＯＴ／ＭＩＯＢは、Ｈｉｇｈにプリチャージされる。
【００３３】
図４は、本実施形態に係る半導体記憶装置の構成を示す回路図である。図４を参照すると、半導体記憶装置は、ＭＩＯチャージＭＯＳ  ＰＩＯと、ライトアンプＷＡと、ライトデータ書き込み制御回路１０とを備えている。ライトデータ書き込み制御回路１０は、さらに、ＯＲゲートＯＲと、ＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ４と、インバータゲートＩＮＶ５とを備えている。
【００３４】
図４に示した半導体記憶装置は、図３に示した半導体記憶装置に対して、テストモード制御信号ＴＭＷＥＮを追加することによって、外部入カ信号ＩＮ＿ｅｘｔに同期してアレイ上ＩＯ線ＭＩＯの書き込みを可能とする。
【００３５】
半導体記憶装置は、アレイ上ＩＯ線ＭＩＯへライトデータを書き込むライトアンプ（Ｗｒｉｔｅ  Ａｍｐｌｉｆｉｅｒ）ＷＡと、アレイＩＯ線ＭＩＯをＨｉｇｈレベルにチャージするプリチャージＭＯＳ  ＰＩＯと、テストモードエントリ時に外部入力信号ＩＮ＿ｅｘｔに同期するテストモード制御信号ＴＭＷＥＮによってライトアンプＷＡとプリチャージＭＯＳ  ＰＩＯを制御する回路とを備えている。
【００３６】
ＭＩＯチャージＭＯＳ  ＰＩＯは、さらにｐ型ＭＯＳトランジスタＰ１〜Ｐ３を有する。ライトアンプＷＡは、さらに、ｐ型ＭＯＳトランジスタＰ４、Ｐ５と、ｎ型ＭＯＳトランジスタＮ１、Ｎ２を有する。
【００３７】
ＯＲゲートＯＲは、ライトデータ書き込みイネーブル信号ＷＥＮとテストモード制御信号ＴＭＷＥＮを受け、論理和を求めて、プリチャージＭＯＳ  ＰＩＯのｐ型ＭＯＳトランジスタＰ１〜Ｐ３のゲート端子に供給する。
【００３８】
図４のプリチャージＭＯＳ  ＰＩＯの構成は、図２に示したプリチャージＭＯＳ  ＰＩＯの構成と同一である。
【００３９】
ＮＡＮＤゲートＮＡＮＤ１は、ライトデータ書き込みイネーブル信号ＷＥＮと、ライトデータＷＤＡＴＡを受け、これらの否定論理積を求めて、ＮＡＮＤゲートＮＡＮＤ３と、ｐ型ＭＯＳトランジスタＰ５のゲート端子に供給する。一方、ＮＡＮＤゲートＮＡＮＤ２は、ライトデータ書き込みイネーブル信号ＷＥＮを受けるとともに、ライトデータＷＤＡＴＡの論理反転データを受け、これらの否定論理積を求めて、ＮＡＮＤゲートＮＡＮＤ４と、ｐ型ＭＯＳトランジスタＰ４のゲート端子に供給する。
【００４０】
インバータゲートＩＮＶ５は、テストモード制御信号ＴＭＷＥＮを受けて、論理反転して、ＮＡＮＤゲートＮＡＮＤ３及びＮＡＮＤ４に出力する。
【００４１】
ＮＡＮＤゲートＮＡＮＤ３は、ＮＡＮＤゲートＮＡＮＤ１とインバータゲートＩＮＶ５の出力を受けて、これらの否定論理積を求めて、ｎ型ＭＯＳトランジスタＮ１のゲート端子に供給する。一方、ＮＡＮＤゲートＮＡＮＤ４は、ＮＡＮＤゲートＮＡＮＤ２とインバータゲートＩＮＶ５の出力を受けて、これらの否定論理積を求めて、ｎ型ＭＯＳトランジスタＮ２のゲート端子に供給する。
【００４２】
図４のライトアンプＷＡの構成は、図２に示したライトアンプＷＡの構成と同一である。
【００４３】
図５は、本実施形態に係る半導体記憶装置の動作を示すタイミングチャートである。図４及び図５を参照して、本実施形態の半導体記憶装置の動作について説明する。
【００４４】
まず、テストモードにエントリする（テストモードエントリ信号ＴＭＯＤＥ＝Ｈｉｇｈとする）ことで、テストモード制御信号ＴＭＷＥＮを外部信号ＩＮ＿ｅｘｔと同期させる。また、テストモードエントリ時には、ライトデータ書き込みイネーブル信号ＷＥＮを、Ｌｏｗに固定する。
【００４５】
テストモードエントリ時には、ライトデータＷＤＡＴＡに依らず、ＮＡＮＤゲートＮＡＮＤ１及びＮＡＮＤ２の出力はＨｉｇｈに固定され、ライトアンプＷＡのｐ型ＭＯＳトランジスタはＯＦＦとなる。
【００４６】
また、テストモードエントリ時において、テストモード制御信号ＴＭＷＥＮがＬｏｗのときには、ＯＲゲート、ＮＡＮＤゲートＮＡＮＤ３、ＮＡＮＤ４の出力はＬｏｗとなり、プリチャージＭＯＳ  ＰＩＯにおけるｐ型トランジスタＰ１〜Ｐ３はＯＮとなるとともに、ライトアンプＷＡにおけるｎ型トランジスタＮ１、Ｎ２はＯＦＦとなる。
【００４７】
一方、テストモードエントリ時において、テストモード制御信号ＴＭＷＥＮがＨｉｇｈのときには、ＯＲゲート、ＮＡＮＤゲートＮＡＮＤ３、ＮＡＮＤ４の出力はＨｉｇｈとなり、プリチャージＭＯＳ  ＰＩＯにおけるｐ型トランジスタＰ１〜Ｐ３はＯＦＦとなるとともに、ライトアンプＷＡにおけるｎ型トランジスタＮ１、Ｎ２はＯＮとなる。
【００４８】
したがって、テストモードエントリ時において、外部入力信号ＩＮ＿ｅｘｔをクロッキングさせると、アレイ上ＩＯ線ＭＩＯは、プリチャージＭＯＳ  ＰＩＯによってＨｉｇｈに、ライトアンプＷＡによってＬｏｗに書くことができ、アレイ上ＩＯ線ＭＩＯＴ／ＭＩＯＢへのストレスを掛けることができる。
【００４９】
なお、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間の電位差を大きくすることで、ＩＯ線ＭＩＯＴ／ＭＩＯＢに対するストレスの強度を高めることができる。
【００５０】
本発明によると、例えば、低速ＤＰＴ用テスタ（ドライバピン数が制限されたテスタ等）を用いて、ウェハ状態でアレイ上ＩＯ線にストレスを掛けることができる。すなわち、本発明によると、従来のストレス試験において組立後に不良化していたチップを組立前に検出することができる。したがって、本発明によると、半導体記憶装置の組み立てコストを削減することができる。
【００５１】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５２】
１０、１００    ライトデータ書き込み制御回路
ＩＮ＿ｅｘｔ    外部入力信号
ＩＮＶ１〜ＩＮＶ５    インバータゲート
ＭＩＯ、ＭＩＯＢ、ＭＩＯＴ    アレイ上ＩＯ線
Ｎ１、Ｎ２    ｎ型ＭＯＳトランジスタ
ＮＡＮＤ１〜ＮＡＮＤ４    ＮＡＮＤゲート
ＯＲ    ＯＲゲート
Ｐ１〜Ｐ５    ｐ型ＭＯＳトランジスタ
ＰＩＯ    プリチャージＭＯＳ
ＴＭＯＤＥ    テストモードエントリ信号
ＴＭＷＥＮ    テストモード制御信号
ＶＤＤ    高電位側電源
ＶＳＳ    低電位側電源
ＷＡ    ライトアンプ
ＷＤＡＴＡ    ライトデータ
ＷＥＮ    ライトデータ書き込みイネーブル信号
【図１】
2011243259.tif 000003
【図２】
2011243259.tif 000004
【図３】
2011243259.tif 000005
【図４】
2011243259.tif 000006
【図５】
2011243259.tif 000007