(57)【要約】【課題】ショットキー接合部の面積の減少を防ぐことができるとともに、簡便なプロセスで低コストの半導体装置を得る。【解決手段】炭化珪素基板２上に、ｎ型不純物を比較的低濃度に含んだドリフト層である半導体層１を備え、当該半導体層１の主面には、複数の溝状の凹部ＴＲが設けられ、当該溝状の凹部ＴＲの側面内には、ｐ型不純物を含んだ半導体領域３ａが形成されている。また、溝状の凹部ＴＲが配設された領域の周囲には、ｐ型不純物を含んだ導体領域４が配設されている。【選択図】図２
2011238831.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基板の主面上に配設されたｎ型不純物を含む炭化珪素半導体層と、
前記炭化珪素半導体層の上層部に選択的に配設されたｐ型不純物を含む半導体領域と、
前記半導体領域が配設された領域上を覆い、前記炭化珪素半導体層に対してショットキー電極となるアノード電極と、
前記炭化珪素基板の前記炭化珪素半導体層が配設された側とは反対側の主面上に配設されたカソード電極とを備え、
前記半導体領域は、
前記炭化珪素半導体層に設けた凹部の側面内に孤立して設けられる、炭化珪素半導体装置。
【請求項２】
前記凹部は溝状の凹部であって、
前記半導体領域の平面視形状は、前記溝状の凹部の輪郭に沿ったループ状である、請求項１記載の炭化珪素半導体装置。
【請求項３】
前記凹部はホール状の凹部であって、
前記半導体領域の平面視形状は、前記ホール状の凹部の輪郭に沿ったリング状である、請求項１記載の炭化珪素半導体装置。
【請求項４】
前記凹部の側面に接するように配設され、前記半導体領域とオーミック接合を形成するコンタクト電極をさらに備える、請求項１記載の炭化珪素半導体装置。
【請求項５】
炭化珪素基板の主面上に配設されたｎ型不純物を含む炭化珪素半導体層と、
前記炭化珪素半導体層の上層部に選択的に配設されたｐ型不純物を含む半導体領域と、
前記半導体領域が配設された領域上を覆い、前記炭化珪素半導体層に対してショットキー電極となるアノード電極と、
前記炭化珪素基板の前記炭化珪素半導体層が配設された側とは反対側の主面上に配設されたカソード電極とを備え、
前記半導体領域は、
前記炭化珪素半導体層に設けた凹部内に形成された凸部の側面内に孤立して設けられる、炭化珪素半導体装置。
【請求項６】
前記凸部は円柱状の凸部であって、
前記半導体領域の平面視形状は、前記円柱状の凸部の輪郭に沿ったリング状である、請求項５記載の炭化珪素半導体装置。
【請求項７】
前記凸部の側面に接するように配設され、前記半導体領域とオーミック接合を形成するコンタクト電極をさらに備える、請求項５記載の炭化珪素半導体装置。
【請求項８】
炭化珪素基板の主面上に配設されたｎ型不純物を含む炭化珪素半導体層と、前記炭化珪素半導体層の上層部に選択的に配設されたｐ型不純物を含む半導体領域と、前記半導体領域が配設された領域上を覆い、前記炭化珪素半導体層に対してショットキー電極となるアノード電極と、前記炭化珪素基板の前記炭化珪素半導体層が配設された側とは反対側の主面上に配設されたカソード電極とを備え、前記半導体領域が、前記炭化珪素半導体層に設けた凹部の側面内に孤立して設けられた炭化珪素半導体装置の製造方法であって、
（ａ）前記炭化珪素半導体層の前記凹部を形成する領域に対応する部分をエッチングして前記凹部を形成する工程と、
（ｂ）前記凹部が形成された前記炭化珪素半導体層に対して、前記炭化珪素基板をイオンビームに対して所定角度傾斜させて回転させながらｐ型不純物をイオン注入して、前記炭化珪素半導体層の主面内全面に、第１の半導体領域を形成する工程と、
（ｃ）前記炭化珪素半導体層の全面に渡って異方性エッチングを行うことで、前記炭化珪素半導体層の主面平面部の前記第１の半導体領域を除去し、前記凹部の側面内に孤立した前記半導体領域を形成する工程と、を備える、炭化珪素半導体装置の製造方法。
【請求項９】
炭化珪素基板の主面上に配設されたｎ型不純物を含む炭化珪素半導体層と、前記炭化珪素半導体層の上層部に選択的に配設されたｐ型不純物を含む半導体領域と、前記半導体領域が配設された領域上を覆い、前記炭化珪素半導体層に対してショットキー電極となるアノード電極と、前記炭化珪素基板の前記炭化珪素半導体層が配設された側とは反対側の主面上に配設されたカソード電極とを備え、前記半導体領域が、前記炭化珪素半導体層に設けた凹部内に形成された凸部の側面内に孤立して設けられた炭化珪素半導体装置の製造方法であって、
（ａ）前記炭化珪素半導体層の前記凹部を形成する領域に対応する部分をエッチングして前記凹部および前記凸部を形成する工程と、
（ｂ）前記凹部および前記凸部が形成された前記炭化珪素半導体層に対して、前記炭化珪素基板をイオンビームに対して所定角度傾斜させて回転させながらｐ型不純物をイオン注入して、前記炭化珪素半導体層の主面内全面に、第１の半導体領域を形成する工程と、
（ｃ）前記炭化珪素半導体層の全面に渡って異方性エッチングを行うことで、前記炭化珪素半導体層の主面平面部の前記第１の半導体領域を除去し、前記凸部の側面内に孤立した前記半導体領域を形成する工程と、を備える、炭化珪素半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）は、
前記イオンビームに対する前記所定角度を、３０゜〜７５°の範囲に設定する工程を含む、請求項８または請求項９記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置およびその製造方法に関し、特に電力用の炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体層の上層部に、ｐｎ接合ダイオード部と、ショットキー接合ダイオード部とを備え、双方にアノード電極が共通に接続されたダイオードは、ＪＢＳ（Junction barrier schottky）型ダイオードとして知られている。当該ＪＢＳ型ダイオードを炭化珪素（ＳｉＣ）基板上に形成したＳｉＣ−ＪＢＳ型ダイオードにおいては、一般的に採用される平坦な基板表面内にエミッタ領域を形成する構成の他に、例えば、特許文献１の図３に開示されるように、漏洩電流発生の原因となる高電界領域をショットキー接合部から隔離できるように、基板表面に溝を形成し、当該溝の内面にエミッタ領域をイオン注入により形成する構成が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００１−５０８９４６号公報（第９頁、第１５頁〜第２０頁）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述した構成の半導体装置においては、溝の内面にエミッタ領域を形成しているが、このエミッタ領域は溝の底面にも形成されることから、ｐｎ接合部の面積が増え、相対的にショットキー接合部の有効面積が減少し、順方向抵抗が上昇するといった課題がある。
【０００５】
本発明は上記のような問題点を解消するためになされたものであり、ショットキー接合部の面積の減少を防ぐことができるとともに、簡便なプロセスで低コストの半導体装置を得ることを目的としている。
【課題を解決するための手段】
【０００６】
本発明に係る炭化珪素半導体装置の第１の態様は、炭化珪素基板の主面上に配設されたｎ型不純物を含む炭化珪素半導体層と、前記炭化珪素半導体層の上層部に選択的に配設されたｐ型不純物を含む半導体領域と、前記半導体領域が配設された領域上を覆い、前記炭化珪素半導体層に対してショットキー電極となるアノード電極と、前記炭化珪素基板の前記炭化珪素半導体層が配設された側とは反対側の主面上に配設されたカソード電極とを備え、前記半導体領域は、前記炭化珪素半導体層に設けた凹部の側面内に孤立して設けられる。
【０００７】
本発明に係る炭化珪素半導体装置の第２の態様は、炭化珪素基板の主面上に配設されたｎ型不純物を含む炭化珪素半導体層と、前記炭化珪素半導体層の上層部に選択的に配設されたｐ型不純物を含む半導体領域と、前記半導体領域が配設された領域上を覆い、前記炭化珪素半導体層に対してショットキー電極となるアノード電極と、前記炭化珪素基板の前記炭化珪素半導体層が配設された側とは反対側の主面上に配設されたカソード電極とを備え、前記半導体領域は、前記炭化珪素半導体層に設けた凹部内に形成された凸部の側面内に孤立して設けられる。
【０００８】
本発明に係る炭化珪素半導体装置の製造方法の第１の態様は、炭化珪素基板の主面上に配設されたｎ型不純物を含む炭化珪素半導体層と、前記炭化珪素半導体層の上層部に選択的に配設されたｐ型不純物を含む半導体領域と、前記半導体領域が配設された領域上を覆い、前記炭化珪素半導体層に対してショットキー電極となるアノード電極と、前記炭化珪素基板の前記炭化珪素半導体層が配設された側とは反対側の主面上に配設されたカソード電極とを備え、前記半導体領域が、前記炭化珪素半導体層に設けた凹部の側面内に孤立して設けられた炭化珪素半導体装置の製造方法であって、前記炭化珪素半導体層の前記凹部を形成する領域に対応する部分をエッチングして前記凹部を形成する工程（ａ）と、前記凹部が形成された前記炭化珪素半導体層に対して、前記炭化珪素基板をイオンビームに対して所定角度傾斜させて回転させながらｐ型不純物をイオン注入して、前記炭化珪素半導体層の主面内全面に、第１の半導体領域を形成する工程（ｂ）と、前記炭化珪素半導体層の全面に渡って異方性エッチングを行うことで、前記炭化珪素半導体層の主面平面部の前記第１の半導体領域を除去し、前記凹部の側面内に孤立した前記半導体領域を形成する工程（ｃ）とを備えている。
【０００９】
本発明に係る炭化珪素半導体装置の製造方法の第２の態様は、炭化珪素基板の主面上に配設されたｎ型不純物を含む炭化珪素半導体層と、前記炭化珪素半導体層の上層部に選択的に配設されたｐ型不純物を含む半導体領域と、前記半導体領域が配設された領域上を覆い、前記炭化珪素半導体層に対してショットキー電極となるアノード電極と、前記炭化珪素基板の前記炭化珪素半導体層が配設された側とは反対側の主面上に配設されたカソード電極とを備え、前記半導体領域が、前記炭化珪素半導体層に設けた凹部内に形成された凸部の側面内に孤立して設けられた炭化珪素半導体装置の製造方法であって、前記炭化珪素半導体層の前記凹部を形成する領域に対応する部分をエッチングして前記凹部および前記凸部を形成する工程（ａ）と、前記凹部および前記凸部が形成された前記炭化珪素半導体層に対して、前記炭化珪素基板をイオンビームに対して所定角度傾斜させて回転させながらｐ型不純物をイオン注入して、前記炭化珪素半導体層の主面内全面に、第１の半導体領域を形成する工程（ｂ）と、前記炭化珪素半導体層の全面に渡って異方性エッチングを行うことで、前記炭化珪素半導体層の主面平面部の前記第１の半導体領域を除去し、前記凸部の側面内に孤立した前記半導体領域を形成する工程（ｃ）とを備えている。
【発明の効果】
【００１０】
本発明に係る炭化珪素半導体装置の第１の態様によれば、半導体領域が炭化珪素半導体層に設けた凹部の側面内に孤立して設けられるので、エミッタ領域となる半導体領域の平面視での占有面積を小さくでき、相対的にショットキー接合部の有効面積が広くなり、順方向抵抗を小さくできる。
【００１１】
本発明に係る炭化珪素半導体装置の第２の態様によれば、半導体領域が炭化珪素半導体層に設けた凹部内に形成された凸部の側面内に孤立して設けられるので、エミッタ領域となる半導体領域の平面視での占有面積を小さくでき、相対的にショットキー接合部の有効面積が広くなり、順方向抵抗を小さくできる。
【００１２】
本発明に係る炭化珪素半導体装置の製造方法の第１の態様によれば、炭化珪素半導体層の主面内全面に第１の半導体領域を形成した後、炭化珪素半導体層の全面に渡って異方性エッチングを行うことで、炭化珪素半導体層の主面平面部の第１の半導体領域を除去し、凹部の側面内に孤立した半導体領域を形成するので、半導体領域形成時には、フォトリソグラフィが不要となり製造工程を簡略化できる。
【００１３】
本発明に係る炭化珪素半導体装置の製造方法の第２の態様によれば、炭化珪素半導体層の主面内全面に第１の半導体領域を形成した後、炭化珪素半導体層の全面に渡って異方性エッチングを行うことで、炭化珪素半導体層の主面平面部の第１の半導体領域を除去し、凸部の側面内に孤立した半導体領域を形成するので、半導体領域形成時には、フォトリソグラフィが不要となり製造工程を簡略化できる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る実施の形態１のＳｉＣ−ＪＢＳ型ダイオードの構成を示す断面図である。
【図２】本発明に係る実施の形態１のＳｉＣ−ＪＢＳ型ダイオードの構成を示す平面図である。
【図３】本発明に係る実施の形態１のＳｉＣ−ＪＢＳ型ダイオードの製造工程を説明する断面図である。
【図４】本発明に係る実施の形態１のＳｉＣ−ＪＢＳ型ダイオードの製造工程を説明する断面図である。
【図５】本発明に係る実施の形態１のＳｉＣ−ＪＢＳ型ダイオードの製造工程を説明する断面図である。
【図６】本発明に係る実施の形態１のＳｉＣ−ＪＢＳ型ダイオードの製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１のＳｉＣ−ＪＢＳ型ダイオードの製造工程を説明する断面図である。
【図８】本発明に係る実施の形態１のＳｉＣ−ＪＢＳ型ダイオードの製造工程を説明する断面図である。
【図９】本発明に係る実施の形態１のＳｉＣ−ＪＢＳ型ダイオードの製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態２のＳｉＣ−ＪＢＳ型ダイオードの構成を示す断面図である。
【図１１】本発明に係る実施の形態２のＳｉＣ−ＪＢＳ型ダイオードの製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態２のＳｉＣ−ＪＢＳ型ダイオードの製造工程を説明する断面図である。
【図１３】本発明に係るＳｉＣ−ＪＢＳ型ダイオードの変形例１の構成を示す平面図である。
【図１４】本発明に係るＳｉＣ−ＪＢＳ型ダイオードの変形例２の構成を示す平面図である。
【図１５】本発明に係るＳｉＣ−ＪＢＳ型ダイオードの変形例２の構成を示す断面図である。
【発明を実施するための形態】
【００１５】
＜実施の形態１＞
＜装置構成＞
図１は本発明に係る実施の形態１のＳｉＣ−ＪＢＳ型ダイオード１００の構成を示す断面図である。
【００１６】
図１に示すようにＳｉＣ−ＪＢＳ型ダイオード１００は、例えばポリタイプが４Ｈで、ｎ型不純物を比較的高濃度（ｎ+）に含んだ炭化珪素基板２上に、例えば厚さ４μｍのｎ型不純物を比較的低濃度（ｎ-）に含んだドリフト層である半導体層１を備え、当該半導体層１の主面には、複数の溝状の凹部ＴＲが設けられ、当該溝状の凹部ＴＲの側面内には、ｐ型不純物を含んだ半導体領域３ａが形成されている。また、溝状の凹部ＴＲが配設された領域の周囲には、ｐ型不純物を含んだ半導体領域４が配設されている。
【００１７】
半導体層１は、炭化珪素基板２上に、例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いたエピタキシャル結晶成長により形成することができる。
【００１８】
半導体領域４は、溝状の凹部ＴＲが配設された領域を囲むように形成された環状の領域であり、半導体領域４で囲まれた領域内の半導体層１の上部を覆うように、例えば、Ｔｉ（チタン）、Ｎｉ（ニッケル）およびＭｏ（モリブデン）等から選択される金属膜で構成されるアノード電極５が形成されている。そして、アノード電極５上には、Ａｌ（アルミニウム）、Ｃｕ（銅）等から選択される金属膜で構成される配線層６が形成されている。
【００１９】
また、アノード電極５が配設された側とは反対の炭化珪素基板２の主面（裏面）の上は、例えばニッケルシリサイド等の金属シリサイド膜ＮＬで覆われてオーミック電極となり、金属シリサイド膜ＮＬは、半田接合に適したメタライズ膜ＭＬで覆われており、金属シリサイド膜ＮＬとメタライズ膜ＭＬとでカソード電極７を構成している。
【００２０】
図２は、図１に示したＳｉＣ−ＪＢＳ型ダイオード１００を、アノード電極５が形成された側から見た平面図であるが、ここではアノード電極５や配線層６は省略している。なお、図２のＡ−Ａ線での矢示方向断面が図１の断面図である。
【００２１】
環状に形成された半導体領域４は、逆方向電圧印加時に電界強度を下げるための電界緩和構造の一例であり、他にもガードリング構造、電解集中緩和構造、フローティングガードリング構造等様々な電界緩和構造が提案されているが、何れに限定されるものではない。
【００２２】
溝状の凹部ＴＲは、例えば幅２〜１０μｍ、深さ０．２〜２μｍを有し、２〜１０μｍの間隔を開けて、長手方向が互いに平行となるように、複数並列に配設されている。なお、図２においては、簡単化のため３本の溝状の凹部ＴＲしか示していないが、実際には半導体装置が１辺が数ミリの方形であるため、より多くの溝状の凹部ＴＲが形成されることになる。
【００２３】
そして、半導体領域３ａは溝状の凹部ＴＲの側面内に形成されているので、半導体領域３ａの平面視形状は、溝状の凹部ＴＲの輪郭に沿った矩形ループ状となっている。
【００２４】
このような構成を有するＳｉＣ−ＪＢＳ型ダイオード１００は、通常のＪＢＳダイオードとして機能するが、エミッタ領域となる半導体領域３ａの平面視での占有面積が小さいので、相対的にショットキー接合部の有効面積が広くなり、順方向抵抗が上昇するといった問題が生じない。また、逆方向に電圧が印加された場合には、半導体領域３ａおよび４の下部全面に広がるように空乏層が形成されるので、電圧が維持され低い逆方向電流が維持される。
【００２５】
＜製造方法＞
次に、製造工程を順に示す断面図である図３〜図９を用いて、ＳｉＣ−ＪＢＳ型ダイオード１００の製造方法を説明する。
【００２６】
まず、図３に示す工程において、比抵抗１５〜２５ｍΩｃｍの炭化珪素基板２を準備し、炭化珪素基板２の一方の主面上に半導体層１を、例えばＣＶＤ法を用いたエピタキシャル結晶成長により形成する。ここで、半導体層１には、ｎ型不純物として、リン（Ｐ）または窒素（Ｎ）を３×１０15〜３×１０16／ｃｍ3の濃度で導入することが濃度が望ましいが、ここでは半導体層１の厚さを４〜６μｍとし、不純物濃度を２×１０16／ｃｍ3とした。
【００２７】
次に、後の工程で必要となるマスク位置合わせのための位置合わせマーク（図示せず）を、半導体層１の主面をエッチングすることにより形成するが、同時に、半導体領域３ａを形成する部分に、溝状の凹部ＴＲを形成する（図４）。
【００２８】
次に、図５に示す工程において、半導体層１の上方からアルミニウム（Ａｌ）などのｐ型不純物のイオン注入を行い、半導体層１の主面全面に、半導体領域３を形成する。このイオン注入においては、例えば、イオンビームに対して炭化珪素基板２を例えば４５°傾斜させて回転させながらイオン注入する斜め回転イオン注入を行うことで、溝状の凹部ＴＲの側面内にも半導体領域３（第１の半導体領域）を形成する。
【００２９】
なお、炭化珪素基板２の傾斜角度は３０゜〜７５°の範囲であれば、溝状の凹部ＴＲの側面内に半導体領域３を所望の深さに形成できる。また、傾斜角度は固定せずに、イオン注入の過程で変化させるようにしても良い。
【００３０】
このとき、炭化珪素基板２を、例えば、２００〜５００℃、望ましくは２００〜３００℃の温度に保持し、０．２μｍの深さにｐ型不純物のイオンが２×１０20／ｃｍ3の濃度となるように最大で２００ｋｅＶの注入エネルギーで複数回のイオン注入を行う。
【００３１】
なお、イオン注入に際して炭化珪素基板２を高温状態に維持する理由は、半導体層１の結晶性を維持するためである。
【００３２】
次に、図６に示す工程において、例えば４フッ化炭素ガスを用いた反応性イオンエッチング（異方性エッチング）により、半導体層１の全面に渡って、０．４〜０．８μｍの深さまでエッチングすることにより半導体層１の主面平面部（溝状の凹部ＴＲの底面含む）の半導体領域３を除去し（エッチバック）、溝状の凹部ＴＲの側面内にのみ半導体領域３を残すことで孤立した半導体領域３ａを得る。
【００３３】
次に、図７に示す工程において、環状の半導体領域４の形成領域に対応する部分が環状の開口部ＯＰとなった注入マスクＲＭを形成し、注入マスクＲＭの上方からＡｌなどのｐ型不純物のイオン注入を行うことで、環状の半導体領域４を形成する。なお、注入マスクＲＭのマスク材は主にフォトレジストを使用し、半導体領域４の不純物濃度は、例えば、２×１０17／ｃｍ3とした。
【００３４】
図８に示す工程において、注入マスクＲＭを除去した後、注入された不純物の活性化アニールに先立って減圧ＣＶＤ法により厚さ１μｍ程度のグラファイト膜（図示せず）を半導体層１が形成された炭化珪素基板２の全表面に形成する。
【００３５】
グラファイト膜は、不純物の活性化アニールに際して、高温に曝された炭化珪素基板２の表面から構成元素であるＳｉおよびＣが蒸発する際に、ＳｉおよびＣの蒸発条件が異なり、かつ結晶軸が傾いているために、ＳｉおよびＣの蒸発量が炭化珪素基板２の面内で異なることになり、炭化珪素基板２の表面にステップバンチングと呼ばれる凹凸面が形成されることを防止するために設けられる。
【００３６】
グラファイト膜の形成後、炭化珪素基板２はアルゴン（Ａｒ）雰囲気中で約１７００℃の活性化アニールが施され、半導体領域３ａおよび４が完成する。
【００３７】
その後、グラファイト膜を除去し、半導体層１が形成された炭化珪素基板２の全表面に熱酸化により犠牲酸化膜を形成する。犠牲酸化膜は、グラファイト膜の形成および除去、活性化アニールなどで生じた炭化珪素層の表面変質層を酸化膜に改質し、最終的に除去するための膜であり、犠牲酸化膜を除去することで、安定したショットキー界面となる炭化珪素層表面を得ることができる。
【００３８】
次に、図９に示す工程において、オーミック電極形成のために、炭化珪素基板２の裏面を機械加工で１〜３０μｍの厚さで除去した後、厚さ５０〜２００ｎｍのＮｉ膜を形成する。その後、Ａｒ雰囲気中で１０００℃のアニールを実施し、炭化珪素層に接するＮｉ膜をシリサイド化して、Ｎｉシリサイド膜ＮＬを形成する。
【００３９】
その後、Ａｒ（アルゴン）雰囲気で約１０００℃のアニールを実施し、Ｎｉシリサイド膜ＮＬで構成されるオーミック層を形成した。
【００４０】
その後、スパッタリング法などにより、半導体領域３ａおよび４が配設された側の主面全面に、厚さ１００〜５００ｎｍのＴｉ膜を形成し、当該Ｔｉ膜が半導体領域３ａおよび４が形成された領域上のみに残るようにエッチングを行うことで、アノード電極５を形成する。その後、ショットキー障壁高さの安定化のために、窒素雰囲気中で４００〜７００℃、より望ましくは５００℃のアニールを実施する。
【００４１】
なお、アノード電極５、カソード電極７を形成した後、厚さ２〜２０μｍのＡｌまたはＣｕ等で構成される配線層（図示せず）を形成し、当該配線層と、半導体領域４の表面の保護のために、例えば厚さ３〜２０μｍのポリイミド樹脂層（図示せず）を形成する。
【００４２】
その後、Ｎｉシリサイド膜ＮＬ上に、スパッタリング法などにより、厚さ５０〜２００ｎｍのＴｉ膜、厚さ１００〜１０００ｎｍのＮｉ膜、厚さ３０〜３００ｎｍのＡｕの積層膜を形成してメタライズ膜ＭＬとし、Ｎｉシリサイド膜ＮＬとメタライズ膜ＭＬとでカソード電極７を形成することで、図１に示した構成のＳｉＣ−ＪＢＳ型ダイオード１００を得ることができる。
【００４３】
＜効果＞
以上説明したＳｉＣ−ＪＢＳ型ダイオード１００によれば、溝状の凹部ＴＲの側面内にのみエミッタ領域となる半導体領域３ａが形成され、エミッタ領域の平面視での占有面積を小さくできるので、相対的にショットキー接合部の有効面積が広くなり、順方向抵抗を小さくできる。
【００４４】
また、半導体領域３ａ形成時には、フォトリソグラフィが不要であるので、製造工程を簡略化できる。特に、半導体領域３の形成時には、炭化珪素基板２を高温状態に維持する必要があるが、フォトリソグラフィが不要であるので、例えば酸化シリコンで構成される無機マスク（ハードマスク）の形成が不要となり、製造工程を簡略化できる。
【００４５】
＜実施の形態２＞
＜装置構成＞
図１０は本発明に係る実施の形態１のＳｉＣ−ＪＢＳ型ダイオード２００の構成を示す断面図である。なお、図１に示したＳｉＣ−ＪＢＳ型ダイオード１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００４６】
図１０に示すＳｉＣ−ＪＢＳ型ダイオード２００においては、半導体領域３ａが形成された溝状の凹部ＴＲの側面上にコンタクト電極８ａを備えている。
【００４７】
コンタクト電極８ａは、例えばＮｉで構成され、アノード電極５を直接に半導体領域３ａに接触させてオーミック接合を形成する場合よりも、コンタクト電極８ａを介する方が、コンタクト抵抗をさらに小さくすることが可能となる。
【００４８】
＜製造方法＞
次に、製造工程を順に示す断面図である図１１および図１２を用いて、ＳｉＣ−ＪＢＳ型ダイオード２００の製造方法を説明する。
【００４９】
図３〜図８を用いて説明した工程を経て、半導体領域４を形成した後、図１１に示す工程において、溝状の凹部ＴＲが形成された半導体層１の主面上に、例えば、スパッタリング法により厚さ約５０ｎｍのＮｉ膜８を形成する。
【００５０】
その後、図１２に示す工程において、例えば一酸化炭素とアンモニヤガスによる反応性イオンエッチング（異方性エッチング）を用いて半導体層１の全面に渡ってエッチングを行うことにより、半導体層１の主面平面部（溝状の凹部ＴＲの底面含む）のＮｉ膜８を除去し、溝状の凹部ＴＲの側面上にのみＮｉ膜８を残すことで孤立したコンタクト電極８ａを得る。
【００５１】
以下、ＳｉＣ−ＪＢＳ型ダイオード１００と同様の工程を経て、アノード電極５およびＮｉシリサイド膜ＮＬを形成し、アノード電極５上には配線層６を、Ｎｉシリサイド膜ＮＬ上にはメタライズ膜ＭＬを形成して、Ｎｉシリサイド膜ＮＬとメタライズ膜ＭＬとでカソード電極７を形成することで、図１０に示した構成のＳｉＣ−ＪＢＳ型ダイオード２００を得ることができる。
【００５２】
＜効果＞
以上説明したＳｉＣ−ＪＢＳ型ダイオード２００によれば、半導体領域３ａ上に低接触抵抗のコンタクト電極８が形成されることで、ｐｎ接合ダイオードにも過電流時の電流を流しやすくなる。
【００５３】
また、コンタクト電極８の形成方法は簡便であり、製造コストも増加しないという利点もある。
【００５４】
＜変形例１＞
以上説明したＳｉＣ−ＪＢＳ型ダイオード１００および２００においては、半導体層１の主面に、複数の溝状の凹部ＴＲを形成し、当該溝状の凹部ＴＲの側面内には、ｐ型不純物を含んだ半導体領域３ａを形成することで、エミッタ領域の平面視での占有面積を小さくする構成を示したが、半導体領域３ａを設けるのは溝状の凹部に限定されるものではなく、ホール状の凹部の側面内に設けても良い。
【００５５】
この構成の一例を図１３に示す。図１３は、ＳｉＣ−ＪＢＳ型ダイオード１００Ａの構成を示す平面図であり、図２に対応する図である。なお、図２に示したＳｉＣ−ＪＢＳ型ダイオード１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００５６】
図１３に示す、ＳｉＣ−ＪＢＳ型ダイオード１００Ａにおいては、半導体層１の主面には、複数のホール状の凹部ＨＬが設けられ、当該ホール状の凹部ＨＬの側面内には、ｐ型不純物を含んだ半導体領域３ａが形成されている。
【００５７】
複数のホール状の凹部ＨＬは、互いに離隔して分散配置されており、配置の一例としては、直径２〜２０μｍ、深さ０．２〜２μｍのホール状の凹部ＨＬを、２〜１０μｍの間隔を開けて配列するが、ホール状の凹部ＨＬを奇数個配置する列と、偶数個配置する列とを交互に設けることで、ホール状の凹部ＨＬ間を均等に保つとともに、効率的な配置が可能となる。
【００５８】
半導体領域３ａはホール状の凹部ＨＬの側面内に形成されているので、半導体領域３ａの平面視形状は、ホール状の凹部ＨＬの輪郭に沿ったリング状となっている。
【００５９】
このような構成を有するＳｉＣ−ＪＢＳ型ダイオード１００Ａは、通常のＪＢＳダイオードとして機能するが、エミッタ領域となる半導体領域３ａの平面視での占有面積が小さいので、相対的にショットキー接合部の有効面積が広くなり、順方向抵抗が上昇するといった問題が生じない。また、逆方向に電圧が印加された場合には、半導体領域３ａおよび４の下部全面に広がるように空乏層が形成されるので、電圧が維持され低い逆方向電流が維持される。
【００６０】
なお、図１３におけるＢ−Ｂ線での矢示方向断面は、溝状の凹部ＴＲがホール状の凹部ＨＬとなる以外は、図１で示す断面と同じである。
【００６１】
また、製造工程は、図３〜図９を用いて説明したＳｉＣ−ＪＢＳ型ダイオード１００と同じである。
【００６２】
なお、ホール状の凹部ＨＬの側面上に図１０に示したコンタクト電極８ａを設ければ、ＳｉＣ−ＪＢＳ型ダイオード２００と同じ構成となる。
【００６３】
このような構成を有するＳｉＣ−ＪＢＳ型ダイオード１００Ａにおいては、ホール状の凹部ＨＬの側面内にのみエミッタ領域となる半導体領域３ａが形成され、エミッタ領域の平面視での占有面積を小さくできるので、相対的にショットキー接合部の有効面積が広くなり、順方向抵抗を小さくできる。
【００６４】
＜変形例２＞
以上説明したＳｉＣ−ＪＢＳ型ダイオード１００および２００においては、半導体層１の主面に、複数の溝状の凹部ＴＲを形成し、当該溝状の凹部ＴＲの側面内には、ｐ型不純物を含んだ半導体領域３ａを形成することで、エミッタ領域の平面視での占有面積を小さくする構成を示したが、半導体領域３ａを設けるのは溝状の凹部に限定されるものではなく、円柱状の凸部の側面内に設けても良い。
【００６５】
この構成の一例を図１４に示す。図１４は、ＳｉＣ−ＪＢＳ型ダイオード１００Ｂの構成を示す平面図である。なお、図２に示したＳｉＣ−ＪＢＳ型ダイオード１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６６】
図１４に示す、ＳｉＣ−ＪＢＳ型ダイオード１００Ｂにおいては、半導体層１の主面には、平面視形状が方形状の凹部ＲＰが設けられ、当該凹部ＲＰ内には、複数の円柱状の凸部ＤＰが設けられ、当該凸部ＤＰの側面内には、ｐ型不純物を含んだ半導体領域３ａが形成されている。また、半導体領域３ａは、凹部ＲＰの側面内にも形成されている。
【００６７】
複数の凸部ＤＰは、互いに離隔して分散配置されており、配置の一例としては、直径２〜２０μｍ、高さ０．２〜２μｍの凸部ＤＰを、２〜１０μｍの間隔を開けて配列するが、凸部ＤＰを奇数個配置する列と、偶数個配置する列とを交互に設けることで、凸部ＤＰ間を均等に保つとともに、効率的な配置が可能となる。
【００６８】
凸部ＤＰの側面内に形成された半導体領域３ａの平面視形状は、凸部ＤＰの輪郭に沿ったリング状となり、方形状の凹部ＲＰの側面内に形成された半導体領域３ａの平面視形状は、矩形ループ状となる。
【００６９】
図１５には、図１４におけるＣ−Ｃ線での矢示方向断面を示す。なお、図１に示したＳｉＣ−ＪＢＳ型ダイオード１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７０】
図１５に示すように、半導体領域３ａは凸部ＤＰの側面内および凹部ＲＰの側面内に形成される。
【００７１】
なお、製造工程は、マスク位置合わせのための位置合わせマークをエッチングにより形成する際に、溝状の凹部ＴＲの代わりに方形状の凹部ＲＰおよび凸部ＤＰを形成する以外は、図３〜図９を用いて説明したＳｉＣ−ＪＢＳ型ダイオード１００と同じである。
【００７２】
なお、凹部ＲＰおよび凸部ＤＰの側面上に図１０に示したコンタクト電極８ａを設ければ、ＳｉＣ−ＪＢＳ型ダイオード２００と同様にコンタクト抵抗をさらに低減した構成が得られる。
【００７３】
このような構成を有するＳｉＣ−ＪＢＳ型ダイオード１００Ｂにおいては、方形状の凹部ＲＰおよび凸部ＤＰの側面内にのみエミッタ領域となる半導体領域３ａが形成され、エミッタ領域の平面視での占有面積を小さくできるので、相対的にショットキー接合部の有効面積が広くなり、順方向抵抗を小さくできる。
【符号の説明】
【００７４】
１  半導体層、２  炭化珪素基板、３ａ，４  半導体領域、ＴＲ，ＨＬ，ＲＰ  凹部、ＤＰ  凸部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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