(57)【要約】【課題】埋め込み層を有するＳＯＩ基板を従来に比して安価に、そして寸法を小さくすることができる半導体装置を提供する。【解決手段】半導体装置は、ｐ型のシリコン基板１０の内部に部分的に形成された平板状の空洞１１の内部、およびシリコン基板１０の表面から空洞１１に到達するように形成される膜形成用溝１２の内部に形成される絶縁膜１５と、空洞１１および膜形成用溝１２の周縁部に形成されるｎ型埋め込み層１４と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板の内部に部分的に形成された平板状の空洞の内部、および前記半導体基板の表面から前記空洞に到達する溝の内部に形成される絶縁膜と、
前記空洞および前記溝の周縁部に形成される第２の導電型の埋め込み層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記空洞の内壁と前記絶縁膜との間に、第２の導電型の不純物を含む拡散源層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、前記空洞の内壁に沿って形成され、前記半導体基板を酸化させた酸化膜と、前記酸化膜で覆われた前記空洞と前記溝内に形成され、成膜時に流動性のある絶縁膜と、を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
基板面内における前記空洞の形成領域内で所定の領域を囲むように、前記空洞の形成深さまで到達する第１の分離膜と、
前記第１の分離膜よりも浅い前記半導体基板の表面付近に設けられ、隣接する領域間を分離する第２の分離膜と、
前記第１の分離膜で区画される素子形成領域内の前記半導体基板の表面から前記埋め込み層にかけて形成される前記第２の導電型のリサーフ層と、
前記リサーフ層内の前記半導体基板表面に形成される前記第２の導電型のドレイン領域と、
前記リサーフ層外の前記半導体基板の表面に形成される前記第２の導電型のソース領域と、
前記リサーフ層外の前記半導体基板の表面に前記ソース領域と接して形成される前記第１の導電型のベースコンタクト層と、
前記ドレイン領域と前記ソース領域の間の前記リサーフ層上にゲート絶縁膜を介して設けられるゲート電極と、
をさらに備えることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１の導電型の半導体基板内部の所定の深さに部分的に平板状の空洞を形成する第１の工程と、
前記半導体基板の表面から前記空洞に到達する溝を形成する第２の工程と、
前記溝を介して前記空洞および前記溝の内壁に第２の導電型の不純物を含む不純物拡散源層を形成する第３の工程と、
前記溝を介して前記埋め込み層が形成された前記空洞および前記溝内に絶縁膜を形成する第４の工程と、
熱処理を行って前記不純物拡散源層に含まれる前記第２の導電型の不純物を前記空洞の周囲の前記半導体基板に拡散させて、埋め込み層を形成する第５の工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
基板中に絶縁層を形成した半導体基板としてＳＯＩ（Silicon-On-Insulator）基板が知られている。このＳＯＩ基板を用いることで、高耐圧特性や高温動作に優れた半導体装置を形成することが容易となる。また、半導体基板中にｎ型の埋め込み層を形成することで、高耐圧特性や対サージ特性に優れたｎｐｎ型バイポーラトランジスタやＤＭＯＳ（Double-diffused  Metal-Oxide-Semiconductor）を形成することができる。
【０００３】
従来のＳＯＩ基板の製造方法には、主につぎの２つの方法がある（たとえば、特許文献１参照）。１つは、単結晶半導体基板の表面から所定の深さに酸素イオンをイオン注入法によって打ち込み、アニール処理によって酸素イオンを注入した領域付近に埋め込み酸化膜を形成するＳＩＭＯＸ（Separation  by  Implanted  Oxygen）法である。また、他の１つは、酸化膜を介して２枚の単結晶半導体基板を貼り合わせた後、一方の半導体基板の表面を研磨加工またはエッチング加工して半導体膜とする貼り合わせ法である。
【０００４】
また、埋め込み層を有する半導体基板は、たとえばｐ型の単結晶半導体基板上に、ｎ型の埋め込み層とｐ型のエピタキシャル層を順に堆積することで形成される（たとえば、特許文献２参照）。
【０００５】
さらに、これらのＳＯＩ基板とｎ型の埋め込み層を有する基板とを組み合わせた構造を有する埋め込み層を有するＳＯＩ基板についても従来より知られている。このような埋め込み層を有するＳＯＩ基板を製造する方法として、ＳＩＭＯＸ法または貼り合せ法でＳＯＩ基板を製造する際に、ｎ型の不純物を半導体表面に注入し、エピタキシャル成長させて製造する方法と、貼り合せ法でＳＯＩ基板を製造する際に、予め半導体装置を形成する半導体基板にｎ型の不純物を注入して製造する方法がある（たとえば、特許文献３参照）。
【０００６】
しかし、これらの埋め込み層を有するＳＯＩ基板の製造方法は、ともに高価な製造方法であるという問題点があった。また、後者の貼り合せ法でＳＯＩ基板を製造する場合には、ｎ型不純物を形成後に半導体基板を貼り合せるため、ｎ型不純物層の形成位置に対して、半導体基板表面に形成する半導体素子の形成位置の面内方向のずれを許容できるように、余裕を大きくとらなければならない。その結果、半導体基板やそれを用いて製造される半導体装置の寸法が大きくなってしまい、コストも多くかかってしまうという問題点があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−６４３１９号公報
【特許文献２】特開２００８−１７２１１２号公報
【特許文献３】特開２００８−１０６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、埋め込み層を有するＳＯＩ基板を従来に比して安価に、そして寸法を小さくすることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１の導電型の半導体基板の内部に部分的に形成された平板状の空洞の内部、および前記半導体基板の表面から前記空洞に到達する溝の内部に形成される絶縁膜と、前記空洞および前記溝の周縁部に形成される第２の導電型の埋め込み層と、を備えることを特徴とする半導体装置が提供される。
【００１０】
また、本発明の一態様によれば、第１の導電型の半導体基板内部の所定の深さに部分的に平板状の空洞を形成する第１の工程と、前記半導体基板の表面から前記空洞に到達する溝を形成する第２の工程と、前記溝を介して前記空洞および前記溝の内壁に第２の導電型の不純物を含む不純物拡散源層を形成する第３の工程と、前記溝を介して前記埋め込み層が形成された前記空洞および前記溝内に絶縁膜を形成する第４の工程と、熱処理を行って前記不純物拡散源層に含まれる前記第２の導電型の不純物を前記空洞の周囲の前記半導体基板に拡散させて、埋め込み層を形成する第５の工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、埋め込み層を有するＳＯＩ基板を従来に比して安価に、そして寸法を小さくすることができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１の実施の形態による半導体装置の構成の一部を模式的に示す図である。
【図２−１】図２−１は、第１の実施の形態による半導体基板の製造方法の一例を示す断面図である（その１）。
【図２−２】図２−２は、第１の実施の形態による半導体基板の製造方法の一例を示す断面図である（その２）。
【図２−３】図２−３は、第１の実施の形態による半導体基板の製造方法の一例を示す断面図である（その３）。
【図３】図３は、空洞内に絶縁膜を形成した状態の一例を模式的に示す図である。
【図４】図４は、第１の実施の形態による半導体基板を用いて製造された半導体装置の一例を模式的に示す断面図である。
【図５】図５は、第１の実施の形態による半導体装置の他の構成例を模式的に示す図である。
【図６】図６は、第２の実施の形態による半導体装置の構成を模式的に示す図である。
【図７−１】図７−１は、第２の実施の形態による半導体基板の製造方法の一例を模式的に示す断面図である（その１）。
【図７−２】図７−２は、第２の実施の形態による半導体基板の製造方法の一例を模式的に示す断面図である（その２）。
【図８】図８は、第３の実施の形態による半導体装置の構成の一部を模式的に示す断面図である。
【図９−１】図９−１は、第３の実施の形態による半導体装置の製造方法の一例を示す断面図である（その１）。
【図９−２】図９−２は、第３の実施の形態による半導体装置の製造方法の一例を示す断面図である（その２）。
【図１０】図１０は、第３の実施の形態による半導体基板を用いて製造された半導体装置の一例を模式的に示す断面図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置およびその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体基板と半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１４】
（第１の実施の形態）
図１は、第１の実施の形態による半導体装置の構成の一部を模式的に示す図であり、（ａ）は断面図を示し、（ｂ）は（ａ）のＡ−Ａ面で切ったときの上面図を示している。この半導体基板は、所定の部分（たとえば、素子形成領域に対応するシリコン基板内部）にＳＯＮ（Silicon  On  Nothing）が形成された単結晶のｐ型シリコン基板１０によって構成されている。すなわち、シリコン基板１０の所定の深さには平板状の空洞１１が形成されている。この例では、空洞１１は、平面視上で矩形状を有している。また、シリコン基板１０の表面から空洞１１に到達し、空洞１１内に膜を形成するための膜形成用溝１２が、空洞１１の形成領域の一部に形成されている。この例では、図１（ａ）の空洞１１の左側の辺に沿って膜形成用溝１２が形成されている。
【００１５】
空洞１１と膜形成用溝１２の側壁には、ＡｓＳＧ（Arsenic  Silicate  Glass）などのｎ型不純物の拡散源となるｎ型不純物拡散源層１３が形成され、さらにこのｎ型不純物拡散源層１３の周囲には、ｎ型不純物が拡散されたｎ型埋め込み層１４が形成される。
【００１６】
また、ｎ型不純物拡散源層１３が形成された空洞１１と膜形成用溝１２内を埋め込むように、ＴＥＯＳ（Tetraethyl  Orthosilicate）膜などの絶縁膜１５が形成されている。なお、空洞１１部分は、絶縁膜１５が隙間なく完全に充填されていてもよいし、空洞１１部分の中心に隙間が残っていてもよい。
【００１７】
また、シリコン基板１０表面から空洞１１内の絶縁膜１５に到達するように、素子間を隔離し、素子形成領域を規定する第１の分離膜としてのディープトレンチ分離膜（以下、ＤＴＩ（Deep  Trench  Isolation）膜という）２２が形成されている。ＤＴＩ膜２２は、平面視上では空洞１１の形成領域の内側に、コの字状に形成されている。また、コの字状のＤＴＩ膜２２の開放された２つの端部は、膜形成用溝１２と接続されている。その結果、平面視上でコの字状のＤＴＩ膜２２と膜形成用溝１２内の絶縁膜１５とが合わさって、全体的に額縁状のＤＴＩ膜２２Ａを構成している。
【００１８】
さらに、空洞１１の形成領域内のＤＴＩ膜２２よりも浅い位置には、シリコン基板１０の表面から浅い位置における隣接する拡散層（領域）間を分離する第２の分離膜としてのシャロウトレンチ分離膜（以下、ＳＴＩ（Shallow  Trench  Isolation）膜という）３２が所定の領域に形成されている。ここでは、ＤＴＩ膜２２上の位置と、ＤＴＩ膜２２形成位置以外の空洞１１の上部にＳＴＩ膜３２が形成されている。
【００１９】
なお、図示していないが、これらのＤＴＩ膜２２で囲まれた領域に、ｎｐｎ型バイポーラトランジスタや電界効果型トランジスタ（以下、ＭＯＳトランジスタという）、ＤＭＯＳトランジスタなどが形成される。
【００２０】
このように、第１の実施の形態による半導体基板は、ｐ型シリコン基板１０の空洞１１内部に絶縁膜１５を形成したＳＯＩ構造を有し、さらにこの絶縁膜１５の周囲にｎ型埋め込み層１４を備えた構造となる。
【００２１】
つぎに、このような構造の半導体基板の製造方法について説明する。図２−１〜図２−３は、第１の実施の形態による半導体基板の製造方法の一例を示す断面図である。まず、図２−１（ａ）に示されるように、半導体基板としてのｐ型単結晶シリコン基板１０にＳＯＮを形成する。このＳＯＮの形成方法は、T.  Sato  et  al.,  “SON(Silicon  on  Nothing)  MOSFET  using  ESS(Empty  Space  in  Silicon)  technique  for  SoC  applications”,  IEDM  Tech  Digest,  USA,  IEEE,  1999,  p.517-510に記載されているとおりであり、その方法の一例について以下に簡単に説明する。まず、シリコン基板１０の表面にマスク層を形成し、リソグラフィ技術によって、空洞１１部分を形成する領域上に、ストライプ状のパターンを形成する。ついで、ＲＩＥ（Reactive  Ion  Etching）法を用いてストライプ状のパターンをマスクとしてシリコン基板１０をエッチングし、溝を形成する。マスク材を除去した後、減圧下の非酸化性雰囲気で、１，１００℃の温度で高温アニールする。これによってシリコン原子のマイグレーション現象が発生し、溝の開口面が閉ざされ、各溝を構成する空洞１１同士が一体化して平板状の空洞１１が形成される。なお、上記文献には、シリコン基板１０上に形成する溝の構造を変えることで、シリコン基板１０中に形成される空洞１１の形状を変えることができると記載されているので、所望の素子形成領域に合わせた空洞１１を形成することが可能である。
【００２２】
ついで、図２−１（ｂ）に示されるように、シリコン基板１０の一方の主面（以下、上面という）上に、後のＣＭＰ（Chemical  Mechanical  Polishing）処理工程時のエッチングストッパ膜として機能するシリコン窒化膜４１を形成し、さらにシリコン窒化膜４１上にレジストを塗布して、空洞１１に接続する膜形成用溝１２を形成するためのパターンをリソグラフィ技術によって形成する。ここでは、空洞１１の左側端部付近に膜形成用溝１２を形成するものとする。そして、レジストパターンをマスクとして、ＲＩＥ法によってシリコン窒化膜４１とシリコン基板１０をエッチングし、空洞１１に到達する膜形成用溝１２を形成する。
【００２３】
その後、図２−１（ｃ）に示されるように、ＣＶＤ（Chemical  Vapor  Deposition）法によって、ｎ型埋め込み層１４の拡散源となるＡｓＳＧ膜やＰＳＧ（Phospho-Silicate  Glass）膜などのｎ型不純物拡散源層１３を膜形成用溝１２および空洞１１の内壁に沿って堆積した後、続けてＴＥＯＳ膜からなる絶縁膜１５を空洞１１内および膜形成用溝１２内に堆積させる。図３は、空洞内に絶縁膜を形成した状態の一例を模式的に示す図である。図２−１（ｃ）では、空洞１１内を絶縁膜１５で隙間なく完全に充填しているが、この図３に示されるように、平板状の空洞１１の中心部に隙間１６を残すようにしてもよい。空洞１１および膜形成用溝１２内に絶縁膜１５を形成した後、シリコン窒化膜４１の上面に形成された絶縁膜１５をＣＭＰ処理やＲＩＥ法によって除去する。このとき、シリコン窒化膜４１がストッパ膜として機能する。
【００２４】
ついで、図２−２（ａ）に示されるように、アニール処理を行い、ｎ型不純物拡散源層１３からシリコン基板１０へとｎ型不純物を拡散させる。その結果、空洞１１および膜形成用溝１２の周縁部にはｎ型埋め込み層１４が形成される。なお、このｎ型埋め込み層１４は、空洞１１の周囲に形成されるので、ｎ型埋め込み層１４と空洞１１の形成位置とは同じである。そのため、この後の製造工程で続けて形成される、ｎｐｎ型バイポーラトランジスタや電界効果型トランジスタ、ＤＭＯＳトランジスタなどの半導体素子とｎ型埋め込み層１４との基板面内方向のずれは、半導体素子と空洞１１との位置のずれと同じである。また、半導体素子は、空洞１１とｎ型埋め込み層１４の形成に続けて行われるので、空洞１１（ｎ型埋め込み層１４）の形成位置に合わせて形成することが比較的容易である。
【００２５】
一方、従来の手法、たとえばＳＯＩ基板と、ｎ型不純物層を表面に形成した貼り合わせ基板と、を貼り合わせて形成する場合には、貼り合わせ時のｎ型不純物層の位置が目的とする位置から基板面内方向にずれる可能性があった。また、ｎ型不純物層の形成領域内に半導体素子が形成されるようにするために、ｎ型不純物層と半導体素子との間の横方向のずれを許容できるように、余裕を大きく取る必要があった。このように、従来の手法では、半導体基板が大きくなり、またそのためにコストも高くなってしまっていた。このような従来の手法に比して、上記した第１の実施の形態によれば、ｎ型埋め込み層１４と半導体素子との間の基板面内方向のずれの大きさを小さくすることができる。
【００２６】
ついで、図２−２（ｂ）に示されるように、シリコン窒化膜４１上に図示しないたとえばシリコン酸化物からなるマスク層を形成した後、マスク層上にレジストを塗布し、ＤＴＩ膜２２を形成する位置が開口するようにレジストをパターニングする。その後、ＲＩＥ法によって、レジストパターンをマスクとしてマスク層をエッチングする。これによって、ＤＴＩ膜２２の形成位置の部分が開口したマスク層が形成される。そして、このマスク層をマスクとしてＲＩＥ法によってシリコン基板１０をエッチングする。このとき、エッチングは、空洞１１内の絶縁膜１５に到達するように、シリコン基板１０、ｎ型埋め込み層１４、ｎ型不純物拡散源層１３および絶縁膜１５をエッチングする。その結果、ディープトレンチ２１が形成される。
【００２７】
ついで、ＣＶＤ法などの成膜法によってＴＥＯＳ膜などの流動性のある絶縁膜をディープトレンチ２１内に埋め込む。このとき、その上面がシリコン窒化膜４１の上面よりも高くなるように、絶縁膜を形成する。その後、図２−２（ｃ）に示されるように、ＣＭＰ法によって、シリコン窒化膜４１をストッパ膜として、シリコン窒化膜４１よりも上面に形成される絶縁膜を除去する。これによって、シリコン基板１０に素子形成領域を他の領域と電気的に絶縁するＤＴＩ膜２２が形成される。
【００２８】
ついで、図２−３に示されるように、公知の方法によって、シリコン基板１０の上面にＳＴＩ膜３２を形成する。たとえば、シリコン窒化膜４１上にレジストを塗布し、フォトリソグラフィ技術によって、ＳＴＩ膜３２を形成する領域が開口したレジストパターンを形成する。その後、このレジストパターンをマスクとして、ＲＩＥ法などの方法によってシリコン窒化膜４１をエッチングして、レジストパターンを転写する。さらに、パターンが形成されたシリコン窒化膜４１をマスクとして、シリコン基板１０をエッチングする。これによって、シャロウトレンチ３１が形成される。その後、シャロウトレンチ３１が形成されたシリコン基板１０の上面に、ＣＶＤ法などの成膜法によってＴＥＯＳ膜などの流動性のある絶縁膜を形成し、ＣＭＰ法などの方法によってシリコン窒化膜４１をストッパ膜としてシリコン窒化膜４１上の絶縁膜を除去する。そして、選択的にシリコン窒化膜４１を除去することによって、シャロウトレンチ３１内にＳＴＩ膜３２を形成することができる。以上によって、第１の実施の形態による半導体基板が得られる。なお、この後、ＤＴＩ膜２２で囲まれた素子形成領域に、公知の方法によって半導体素子が形成される。
【００２９】
図４は、第１の実施の形態による半導体基板を用いて製造された半導体装置の一例を模式的に示す断面図である。図４（ａ）は、図２−３までの処理で得られた半導体基板のＤＴＩ膜２２と膜形成用溝１２内の絶縁膜１５とで区画される素子形成領域上にｎｐｎ型のバイポーラトランジスタを形成した半導体装置の例を示している。すなわち、素子形成領域内のＳＴＩ膜３２Ａ，３２Ｂで囲まれる領域には、ｎ型拡散層によって構成されるコレクタ引き出し層５１がＳＴＩ膜３２よりも深くなるように形成され、ＳＴＩ膜３２Ｂ，３２Ｃで囲まれる領域には、ほぼＳＴＩ膜３２と同じ深さとなるようにｐ型拡散層によって構成されるベース層５２が形成され、このベース層５２内の浅い領域にはｎ型拡散層によって構成されるエミッタ層５３が形成される。また、このｎｐｎ型のバイポーラトランジスタが形成された半導体基板上には、シリコン酸化膜などの絶縁膜によって層間絶縁膜６１が形成され、コレクタ引き出し層５１、ベース層５２およびエミッタ層５３のそれぞれの形成位置に対応して、層間絶縁膜６１を厚さ方向に貫通するコンタクトホール６２が設けられる。そして、それぞれのコンタクトホール６２内には、導電性材料が埋め込まれることによって、引き出し電極６３が形成されている。
【００３０】
このような半導体装置の製造方法の概略について説明する。まず、図２−３で得られた半導体基板上にレジストを塗布し、フォトリソグラフィ技術によってイオン注入を行う領域が開口するようにパターニングを行った後、イオン注入法によってそれぞれの開口に応じた導電型の不純物イオンを打ち込み、活性化させる。たとえば、ＳＴＩ膜３２Ａ，３２Ｂで囲まれる領域を開口したレジストパターンを形成した場合には、ｎ型の不純物イオンをＳＴＩ膜３２Ａ，３２Ｂの底面よりも深くなるような条件でイオン注入を行い、コレクタ引き出し層５１を形成する。また、ＳＴＩ膜３２Ｂ，３２Ｃで囲まれる領域を開口したレジストパターンを形成した場合には、ｐ型の不純物イオンをＳＴＩ膜３２Ｂ，３２Ｃの底面とほぼ同じかやや浅くなるような条件でイオン注入を行い、ベース層５２を形成する。さらに、このベース層５２の中央部付近の領域を開口したレジストパターンを形成した場合には、ｎ型の不純物イオンを、ベース層５２の深さよりも浅くなるような条件でイオン注入を行い、エミッタ層５３を形成する。
【００３１】
その後、公知の方法で、シリコン基板１０の上面に層間絶縁膜６１を形成し、層間絶縁膜６１にコンタクトホール６２を形成し、コンタクトホール６２内に導電性材料を埋め込んで引き出し電極６３を形成する。
【００３２】
なお、ここでは、ｎｐｎ型のバイポーラトランジスタを形成する場合を説明したが、電界効果型トランジスタやＤＭＯＳ型トランジスタなどを素子形成領域内に形成してもよい。
【００３３】
図４（ｂ）は、図２−３までの処理で得られた半導体基板のＤＴＩ膜２２と膜形成用溝１２内の絶縁膜１５とで区画される素子形成領域内と素子形成領域外に電極を形成した半導体装置の例を示している。すなわち、素子形成領域内に形成されるＳＴＩ膜３２Ａ，３２Ｂで囲まれる領域には、ＳＴＩ膜３２Ａ，３２Ｂの深さよりも深い上側引き出しｎ型拡散層７１が形成され、素子形成領域外に形成されるＳＴＩ膜３２Ｂ，３２Ｃで囲まれる領域には、ＳＴＩ膜３２Ｂ，３２Ｃの深さよりも深く下側引き出しｎ型拡散層７２が形成される。また、上側引き出しｎ型拡散層７１は、空洞１１および膜形成用溝１２の素子形成領域内部の周縁部に沿って形成されるｎ型埋め込み層１４Ｂと接続され、下側引き出しｎ型拡散層７２は、空洞１１および膜形成用溝１２の素子形成領域外部の周縁部に沿って形成されるｎ型埋め込み層１４Ａと接続される。また、これらの電極が形成された半導体基板上には、シリコン酸化膜によって層間絶縁膜６１が形成され、上側引き出しｎ型拡散層７１と下側引き出しｎ型拡散層７２のそれぞれの形成位置に対応して、層間絶縁膜６１を厚さ方向に貫通するコンタクトホール６２が設けられる。そして、それぞれのコンタクトホール６２内には、導電性材料が埋め込まれることによって、引き出し電極６３が形成されている。このような半導体装置も、図４（ａ）で説明したものと同様の方法で形成される。
【００３４】
図４（ｃ）は、図２−３までの処理で得られた半導体基板の空洞１１の形成領域に対応する第１の素子形成領域Ｒ１外に、平板状の絶縁膜１５およびその周囲のｎ型埋め込み層１４を有さないＤＴＩ膜２２Ｂのみを形成し、このＤＴＩ膜２２Ｂで区画される第２の素子形成領域Ｒ２内に半導体素子を形成した半導体装置の例を示している。
【００３５】
すなわち、図２−３までの処理で得られた半導体基板の平板状の絶縁膜１５が形成される第１の素子形成領域Ｒ１の外側に、ＤＴＩ膜２２Ｂで区画された第２の素子形成領域Ｒ２が形成されている。また、この第２の素子形成領域Ｒ２内のＳＴＩ膜３２Ｃ，３２Ｄで区画される領域には、ｐ型ウエル８１が形成され、このｐ型ウエル８１上にｎ型のＭＯＳトランジスタ８２が形成されている。さらに、ＳＴＩ膜３２Ｄ，３２Ｅで区画される領域には、ｎ型ウエル９１が形成され、このｎ型ウエル９１上にｐ型のＭＯＳトランジスタ９２が形成される。これらのｐ型ウエル８１とｎ型ウエル９１は、ともにＳＴＩ膜３２Ｃ〜３２Ｅとほぼ同じ深さに形成されている。なお、第１の素子形成領域Ｒ１は、図４（ｂ）と同様の構造を有している。
【００３６】
このような半導体装置の製造方法の概略について説明する。なお、図２−１〜図２−３で形成した平板状の絶縁膜１５が形成された素子形成領域を第１の素子形成領域Ｒ１とする。図２−１〜図２−３で説明した工程において、第１の素子形成領域Ｒ１外の平板状の空洞１１を形成しない領域にもＤＴＩ膜２２ＢとＳＴＩ膜３２Ｃ〜３２Ｅを形成して、下部に平板状の絶縁膜１５とｎ型の埋め込み層１４を有さない第２の素子形成領域Ｒ２を形成する。ついで、第２の素子形成領域Ｒ２上のＳＴＩ膜３２Ｃ，３２ＤとＳＴＩ膜３２Ｄ，３２Ｅで区画されるそれぞれの領域に、ｐ型ウエル８１とｎ型ウエル９１を形成する。
【００３７】
その後、公知の方法によって、ｐ型ウエル８１とｎ型ウエル９１上にそれぞれｎ型のＭＯＳトランジスタ８２とｐ型のＭＯＳトランジスタ９２を形成する。つまり、ｐ型ウエル８１上には、ゲート絶縁膜８３とゲート電極８４の積層体８５を形成し、この積層体８５の線幅方向の側面にサイドウォールスペーサ８６を形成した後、積層体８５とＳＴＩ膜３２Ｃ，３２Ｄとで囲まれたシリコン基板１０の表面にｎ型の不純物をイオン注入し、活性化させてソース／ドレイン領域８７を形成して、ｎ型のＭＯＳトランジスタ８２を形成する。また、ｎ型ウエル９１上には、ゲート絶縁膜９３とゲート電極９４の積層体９５を形成し、この積層体９５の線幅方向の側面にサイドウォールスペーサ９６を形成した後、積層体９５とＳＴＩ膜３２Ｄ，３２Ｅとで囲まれたシリコン基板１０の表面にｐ型の不純物をイオン注入し、活性化させてソース／ドレイン領域９７を形成して、ｐ型のＭＯＳトランジスタ９２を形成する。その後は、上記したように、層間絶縁膜６１を形成し、必要な箇所にコンタクトホールを開口し、コンタクトホールに導電性材料を埋め込み、引き出し電極を形成する。
【００３８】
図５は、第１の実施の形態による半導体装置の他の構成例を模式的に示す図であり、（ａ）は断面図を示し、（ｂ）は（ａ）のＢ−Ｂ面で切ったときの上面図を示している。図１の例では、膜形成用溝１２内の絶縁膜１５をＤＴＩ膜２２Ａの一部として使用していたが、この図５では、膜形成用溝１２内の絶縁膜１５をＤＴＩ膜２２の一部として使用せずに、絶縁膜１５が平板状に形成された領域内に額縁状のＤＴＩ膜２２を形成する場合を示している。なお、図１と同一の構成要素には同一の符号を付している。また、このような構造の半導体基板の製造方法は、図２−１〜図２−３で示した製造方法と同様である。
【００３９】
以上のように、第１の実施の形態によれば、半導体基板中の必要とされる領域に平板状の空洞１１（ＳＯＮ）を形成し、その空洞１１へｎ型埋め込み層１４を形成するための不純物拡散源層１３を形成し、さらにその内部をＴＥＯＳ膜などの絶縁膜１５で埋め込んだ後に、アニール処理をして空洞１１の周縁部にｎ型埋め込み層１４を形成した。これによって、ＳＯＩ基板の埋め込みＳｉＯ2層と同じ構造を、半導体基板内部に部分的に形成することができる。また、ｎ型埋め込み層１４を有するＳＯＩ基板を従来の方法に比して安価に製造することができる。さらに、半導体基板の製造と半導体装置の製造を連続して行うので、空洞１１（ｎ型埋め込み層１４）の形成位置に対する半導体素子の形成位置の面内方向のずれが、従来の方法に比して抑制されるので、空洞１１に設定される余裕分を削減することができ、従来に比して半導体基板を小型化することができるという効果も有する。
【００４０】
さらに、空洞１１内に不純物拡散源層１３や絶縁膜１５を形成する際に使用する膜形成用溝１２に沿って、不純物拡散源層１３が空洞１１から半導体基板の表面まで形成されるので、このｎ型埋め込み層１４を用いて容易に引き出し電極を形成することができる。従来では、ｎ型埋め込み層１４の引き出し電極を形成するための高加速イオン注入技術や、表面から注入された不純物をｎ型埋め込み層１４まで拡散させるための高温での長時間の熱処理を必要としていた。しかし、第１の実施の形態によれば、このような従来の技術を用いることなく、ｎ型埋め込み層１４の引き出し電極を形成することができる。また、同様にして平板状の各絶縁膜１５の周囲の電極の引き出しも容易に行うことができる。
【００４１】
（第２の実施の形態）
図６は、第２の実施の形態による半導体装置の構成を模式的に示す図であり、（ａ）は断面図を示し、（ｂ）は（ａ）のＣ−Ｃ面で切ったときの上面図を示している。この半導体基板は、第１の実施の形態において、空洞１１内のｎ型不純物拡散源層１３が除去され、絶縁膜１５が、空洞１１の側壁に沿って形成される酸化シリコン膜１５Ａと、酸化シリコン膜１５Ａで覆われた空洞１１内に形成されるＴＥＯＳ膜１５Ｂとの２層構成となっている。なお、第１の実施の形態と同一の構成要素には同一の符号を付してその説明を省略している。
【００４２】
つぎに、このような構造の半導体基板の製造方法について説明する。図７−１〜図７−２は、第２の実施の形態による半導体基板の製造方法の一例を模式的に示す断面図である。まず、第１の実施の形態の図２−１（ａ）〜（ｂ）に示されるように、ｐ型単結晶シリコン基板１０に平板状の空洞１１を形成し、シリコン基板１０の上面にシリコン窒化膜４１を形成した後、空洞１１に繋がる膜形成用溝１２を形成する。
【００４３】
ついで、図７−１（ａ）に示されるように、ＣＶＤ法によって、ＡｓＳＧ膜やＰＳＧ膜などのｎ型不純物拡散源層１３を、空洞１１と膜形成用溝１２の内壁に形成し、続けて空洞１１および空洞１１へ繋がる膜形成用溝１２が埋まりきらない程度にＴＥＯＳ膜１７をＣＶＤ法によって堆積させる。その後、熱処理によって、空洞１１の周囲のシリコン基板１０にｎ型埋め込み層１４を形成する。
【００４４】
ついで、図７−１（ｂ）に示されるように、ウエットエッチングによって、空洞１１と膜形成用溝１２に形成されたＴＥＯＳ膜１７とｎ型不純物拡散源層１３を除去する。その後、図７−１（ｃ）に示されるように、熱酸化によって空洞１１内および膜形成用溝１２内の内壁に酸化膜（酸化シリコン膜１５Ａ）を成長させ、続けてＣＶＤ法によってＴＥＯＳ膜１５Ｂを空洞１１内および膜形成用溝１２内に埋め込むように形成する。なお、図７−１（ｃ）では、空洞１１内をＴＥＯＳ膜１５Ｂで隙間なく完全に充填しているが、平板状の空洞１１の中心部に隙間を残すようにしてもよい。ただし、空洞１１内へ各種の膜を堆積させるために形成された膜形成用溝１２の部分については、少なくとも半導体基板表面がＴＥＯＳ膜１５Ｂで塞がれているようにする。これによって、絶縁膜１５は、空洞１１の側壁に沿っては酸化シリコン膜１５Ａが形成され、その内部はＴＥＯＳ膜１５Ｂが形成される構造となる。
【００４５】
ついで、図７−２に示されるように、平板状の絶縁膜１５とその周囲にｎ型埋め込み層１４が形成された素子形成領域上にＤＴＩ膜２２とＳＴＩ膜３２を形成する。これらのＤＴＩ膜２２とＳＴＩ膜３２は、第１の実施の形態で説明したものと同じ手順で形成することができる。
【００４６】
この第２の実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。
【００４７】
（第３の実施の形態）
図８は、第３の実施の形態による半導体装置の構成の一部を模式的に示す断面図である。この半導体基板は、半導体基板表面からの高さが異なる複数の空洞１１Ａ，１１Ｂを有し、それぞれの空洞１１Ａ，１１Ｂが異なる形態で絶縁膜で満たされる構造を有する。ここでは、第１の深さに形成される平板状の第１の空洞１１Ａと、第１の深さよりも浅い第２の深さに形成される平板状の第２の空洞１１Ｂの２種類の空洞を半導体基板が有するものとする。第１の空洞１１Ａは、第１の実施の形態と同様に、第１の空洞１１Ａに接続される膜形成用溝１２を有している。そして、第１の空洞１１Ａと膜形成用溝１２の内壁に沿ってｎ型不純物拡散源層１３が形成され、第１の空洞１１Ａと膜形成用溝１２の内部を埋めるようにＴＥＯＳ膜などの絶縁膜１５が形成される。また、第１の空洞１１Ａと膜形成用溝１２の周縁部にはｎ型埋め込み層１４が形成されている。そして、この第１の空洞１１Ａが形成される領域内に、第１の空洞１１Ａ内の絶縁膜１５に到達するＤＴＩ膜２２Ａが形成され、さらに浅い領域にはＳＴＩ膜３２が形成されている。
【００４８】
一方、第２の空洞１１Ｂには、ＴＥＯＳ膜などの絶縁膜１９のみが埋め込まれている。そして、第２の空洞１１Ｂが形成される領域内には、第２の空洞１１Ｂを深さ方向に貫通するように形成されるＤＴＩ膜２２Ｂが形成されており、さらに浅い領域にはＳＴＩ膜３２が形成されている。ＳＴＩ膜３２の底部は、絶縁膜１９の形成位置と重なっている。すなわち、第２の空洞１１Ｂの上部においては、側方はＳＴＩ膜３２で囲まれ、下部は第２の空洞１１Ｂに形成された絶縁膜１９によって囲まれた構造を有している。
【００４９】
つぎに、このような構造の半導体基板の製造方法について説明する。図９−１〜図９−２は、第３の実施の形態による半導体装置の製造方法の一例を示す断面図である。なお、以下の説明では、図８の第１の空洞１１Ａが形成される領域を第１の素子形成領域Ｒ１とし、第２の空洞１１Ｂが形成される領域を第２の素子形成領域Ｒ２としている。
【００５０】
まず、図９−１（ａ）に示されるように、半導体基板としてのｐ型単結晶シリコン基板１０にストライプ状の溝１０１Ａ，１０１Ｂを形成する。なお、このストライプ状の溝１０１Ａ，１０１Ｂは、場所によって深さが異なっている。ここでは、第１の素子形成領域Ｒ１には、半導体基板表面から５μｍ程度の深さのストライプ状の溝１０１Ａを形成し、第２の素子形成領域Ｒ２には、半導体基板から３００ｎｍ程度の深さのストライプ状の溝１０１Ｂを形成する。これらの溝１０１Ａ，１０１Ｂは、第１の実施の形態で説明したように、シリコン基板１０の上面にレジストを塗布し、形成する溝１０１Ａ，１０１Ｂの部分が開口部となるようにパターニングしたレジストパターンを用いて、ＲＩＥ法によってシリコン基板１０をエッチングすることによって得られる。ただし、第１の素子形成領域Ｒ１の溝１０１Ａと第２の素子形成領域Ｒ２の溝１０１Ｂとは、別々にエッチングしている。
【００５１】
ついで、図９−１（ｂ）に示されるように、たとえば減圧下の非酸化性雰囲気で、１，１００℃の温度で高温アニールすることによって、シリコン原子のマイグレーション現象が発生し、溝１０１Ａ，１０１Ｂの開口面が閉ざされ、各溝１０１Ａ，１０１Ｂを構成する空洞同士が一体化して平板状の空洞１１Ａ，１１Ｂが形成される。ここでは、第１の素子形成領域Ｒ１には、約５μｍ程度の深さの位置に第１の空洞１１Ａが形成され、第２の素子形成領域Ｒ２には、約３００ｎｍ程度の深さの位置に第２の空洞１１Ｂが形成される。
【００５２】
その後、図９−１（ｃ）に示されるように、第１の実施の形態で説明した手順で、シリコン基板１０の上面にシリコン窒化膜４１を形成した後、第１の空洞１１Ａに通じる膜形成用溝１２を形成し、膜形成用溝１２と第１の空洞１１Ａの周縁部にｎ型不純物拡散源層１３を形成した後、膜形成用溝１２と第１の空洞１１Ａ内にＴＥＯＳ膜などの絶縁膜１５を埋め込む。そして、高温アニール処理を行って、第１の空洞１１Ａの周囲にｎ型埋め込み層１４を形成する。
【００５３】
ついで、図９−２（ａ）に示されるように、シリコン窒化膜４１上に図示しないたとえばシリコン酸化物からなるマスク層を形成した後、マスク層上にレジストを塗布し、ＤＴＩ膜を形成する位置が開口するようにレジストをパターニングする。ここでは、第１の空洞１１Ａ上と第２の空洞１１Ｂ上にＤＴＩ膜を形成するための開口が形成されるようにパターニングを行う。その後、ＲＩＥ法によって、レジストパターンをマスクとしてマスク層をエッチングする。これによって、ＤＴＩ膜の形成位置の部分が開口したマスク層が形成される。そして、このマスク層をマスクとしてＲＩＥ法によってシリコン基板１０をエッチングする。このとき、第１の空洞１１Ａ内の絶縁膜１５に到達するように、エッチングを行う。つまり、第１の空洞１１Ａ上においては、シリコン基板１０、ｎ型埋め込み層１４、ｎ型不純物拡散源層１３および絶縁膜１５をエッチングし、第２の空洞１１Ｂ上では、シリコン基板１０のみをエッチングする。これによって、ディープトレンチ２１Ａ，２１Ｂが形成される。なお、第２の空洞１１Ｂにおいては、第２の空洞１１Ｂを貫通するようにディープトレンチ２１Ｂが形成される。
【００５４】
ついで、図９−２（ｂ）に示されるように、ＣＶＤ法などの成膜法によって、ＴＥＯＳ膜などの流動性のある絶縁膜１９をディープトレンチ２１Ａ，２１Ｂ内と、第２の空洞１１Ｂ内に形成する。このとき、上面がシリコン窒化膜４１の上面よりも高くなるように、絶縁膜１９を形成する。その後、ＣＭＰ法やＲＩＥ法によって、シリコン基板１０表面の絶縁膜１９を除去する。これによって、第１の素子形成領域Ｒ１には、第１の実施の形態と同様にＤＴＩ膜２２Ａが形成され、第２の素子形成領域Ｒ２には、ｎ型埋め込み層１４を有しない絶縁膜１９が形成されるとともに、この絶縁膜１９を貫通するＤＴＩ膜２２Ｂが形成される。
【００５５】
さらに、図９−２（ｃ）に示されるように、第１の実施の形態と同様の方法によって、シリコン基板１０の上面にＳＴＩ膜３２を形成する。ここで、半導体基板の表面から第２の空洞１１Ｂに達する深さを有するＳＴＩ膜３２を形成することで、第２の空洞１１Ｂの形成領域で絶縁体によって電気的に分離された領域を形成することができる。以上によって、第１の実施の形態に示したｎ型埋め込み層１４を有するＳＯＩ構造と、ｎ型埋め込み層１４を有さないＳＯＩ構造と、が同一の半導体基板上に形成される。なお、この後、ＤＴＩ膜２２で囲まれた素子形成領域に、公知の方法によって半導体素子が形成される。
【００５６】
図１０は、第３の実施の形態による半導体基板を用いて製造された半導体装置の一例を模式的に示す断面図である。この図１０では、ｎ型埋め込み層１４を有するＳＯＩ構造に対応する領域を第１の素子形成領域Ｒ１とし、ｎ型埋め込み層１４を有さないＳＯＩ構造に対応する領域を第２の素子形成領域Ｒ２とする。第１の素子形成領域Ｒ１には、ＬＤＭＯＳが形成され、第２の素子形成領域Ｒ２には完全空乏型ＭＯＳトランジスタが形成されている。
【００５７】
第１の素子形成領域Ｒ１の中央付近には、ゲート絶縁膜１１２を介してポリシリコン膜などからなるＬＤＭＯＳゲート電極１１３が形成されている。そして、このゲート絶縁膜１１２とＬＤＭＯＳゲート電極１１３の積層体１１４の線幅方向の両側面にはサイドウォールスペーサ１１５が形成されている。また、積層体１１４の線幅方向両側には、ｎ型拡散層からなるＬＤＭＯＳドレイン領域１１６とＬＤＭＯＳソース領域１１７とが形成されている。ＬＤＭＯＳドレイン領域１１６は、膜形成用溝１２と第１の空洞１１Ａの周縁部に形成されたｎ型埋め込み層１４と接続されるように形成されている。また、ＬＤＭＯＳゲート電極１１３の下部からＬＤＭＯＳドレイン領域１１６にかけて、ＬＤＭＯＳドレイン領域１１６の深さよりも深く、ＬＤＭＯＳドレイン領域１１６のｎ型不純物濃度よりも低いｎ型不純物の拡散層からなるＬＤＭＯＳリサーフ層１１１が設けられている。なお、ＬＤＭＯＳゲート電極１１３の下からＬＤＭＯＳドレイン領域１１６にかけて、ＳＴＩ膜３２Ｂが存在している。また、ＬＤＭＯＳソース領域１１７とＳＴＩ膜３２Ｃとの間の領域には、シリコン基板１０よりも高い濃度のｐ型不純物拡散層からなるベースコンタクト層１１８が設けられている。
【００５８】
一方、第２の素子形成領域Ｒ２のＳＴＩ膜３２Ｄ，３２Ｅと平板状の絶縁膜１９とで区画された領域には、ｐ型ウエル１２１が形成され、ここにｎ型ＭＯＳトランジスタ１２２が形成される。ｎ型ＭＯＳトランジスタ１２２は、シリコン基板１０上の所定の位置にゲート絶縁膜１２３とゲート電極１２４の積層体１２５が形成され、この積層体１２５の線幅方向両側側面にはサイドウォールスペーサ１２６が形成される。また、積層体１２５の線幅方向両側のシリコン基板１０表面には、ｎ型拡散層からなるソース／ドレイン領域１２７が形成されている。
【００５９】
また、第２の素子形成領域Ｒ２のＳＴＩ膜３２ＥとＤＴＩ膜２２Ｂと平板状の絶縁膜１９とで区画された領域には、ｎ型ウエル１３１が形成され、ここにｐ型ＭＯＳトランジスタ１３２が形成される。ｐ型ＭＯＳトランジスタ１３２は、シリコン基板１０上の所定の位置にゲート絶縁膜１３３とゲート電極１３４の積層体１３５が形成され、この積層体１３５の線幅方向両側側面にはサイドウォールスペーサ１３６が形成される。また、積層体１３５の線幅方向両側のシリコン基板１０表面には、ｎ型拡散層からなるソース／ドレイン領域１３７が形成されている。
【００６０】
このような半導体装置の製造方法の概略について説明する。まず、図９−２で得られた半導体基板上にレジストを塗布し、フォトリソグラフィ技術によってイオン注入を行う領域が開口するようにパターニングを行った後、イオン注入法によってそれぞれの開口に応じた導電型の不純物イオンを打ち込み活性化させる。たとえば、第１の素子形成領域Ｒ１では、ＬＤＭＯＳリサーフ層１１１に対応する領域を開口したレジストパターンを形成し、ｎ型の不純物イオンを、後で形成するＬＤＭＯＳドレイン領域１１６の深さよりも深くなるとともにＬＤＭＯＳドレイン領域１１６のｎ型不純物濃度よりも低くなるような条件でイオン注入を行い、ＬＤＭＯＳリサーフ層１１１を形成する。
【００６１】
ついで、ＬＤＭＯＳリサーフ層１１１とＳＴＩ膜３２Ｂ上にゲート絶縁膜１１２とＬＤＭＯＳゲート電極１１３を形成し、これらの積層体１１４の側面にサイドウォールスペーサ１１５を形成する。その後、ＬＤＭＯＳドレイン領域１１６に対応する領域を開口したレジストパターンを形成し、ｎ型不純物イオンをＬＤＭＯＳリサーフ層１１１よりも浅く形成される条件でイオン注入する。これによって、ＬＤＭＯＳドレイン領域１１６が形成される。また、ＬＤＭＯＳソース領域１１７に対応する領域を開口したレジストパターンを形成し、ｎ型不純物イオンをシリコン基板１０の表面付近にイオン注入する。これによって、ＬＤＭＯＳソース領域１１７が形成される。さらに、ベースコンタクト層１１８に対応する領域を開口したレジストパターンを形成し、ｐ型不純物イオンをシリコン基板１０の表面付近にイオン注入する。これによって、ベースコンタクト層１１８が形成される。
【００６２】
また、第２の素子形成領域Ｒ２には、ｎ型およびｐ型ＭＯＳトランジスタ１２２，１３２を形成するが、これは第１の実施の形態で説明したものと同様であるので、その説明を省略する。
【００６３】
この第３の実施の形態によれば、半導体基板の異なる深さに空洞１１Ａ，１１Ｂを形成し、深い空洞１１の周縁部にｎ型埋め込み層１４を形成するとともにその空洞１１Ａ内部に絶縁膜１５を埋め込み、浅い空洞１１Ｂ内部に絶縁膜１９のみを埋め込むようにしたので、同一の半導体基板上に異なる特性が要求される素子を形成することができる。たとえば、ＬＤＭＯＳなどの数μｍの厚さのシリコン層が必要とされる半導体素子と、薄膜のシリコン層が必要とされる、たとえば完全空乏型ＭＯＳＦＥＴなどの半導体素子と、を同一半導体基板上に形成することができる。
【００６４】
なお、本発明は、上述した第１〜第３の実施の形態に限定されるものではなく、他にも本発明の要旨を逸脱しない範囲で種々の変形や応用が可能であることは勿論である。
【００６５】
また、上述した説明では、ｐ型のシリコン基板１０にｎ型の埋め込み層１４を形成する場合を示したが、ｎ型のシリコン基板にｐ型の埋め込み層を形成する場合にも本発明を適用することができる。
【符号の説明】
【００６６】
１０…シリコン基板、１１，１１Ａ，１１Ｂ…空洞、１２…膜形成用溝、１３…ｎ型不純物拡散源層、１３…不純物拡散源層、１４…ｎ型埋め込み層、１５…絶縁膜、１５Ａ…酸化シリコン膜、１５Ｂ，１７…ＴＥＯＳ膜、１６…隙間、１９…絶縁膜、２１，２１Ａ，２１Ｂ…ディープトレンチ、２２，２２Ａ，２２Ｂ…ＤＴＩ膜、３１…シャロウトレンチ、３２，３２Ａ〜３２Ｅ…ＳＴＩ膜。
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７−１】
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【図７−２】
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【図８】
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【図９−１】
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【図９−２】
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【図１０】
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