(57)【要約】【課題】時分割多元接続（ＴＤＭＡ）無線通信システムの加入者ユニットにおける呼出信号発生回路の消費電力を節減する方法および回路構成を提供する。【解決手段】時分割多元接続（ＴＤＭＡ）無線電話システムの加入者ユニットを時間スロットの各々で電力消費テセレーション、すなわちその時間スロットで通信信号処理に不要な回路構成部分への電力供給を停める電力消費テセレーションを実現するように再構成する。電力消費制御信号の分配に必要な回路の範囲を最小にするために、クロック周波数制御や電力供給停止コマンドなどの手法を用いて、電源供給回路の実際の制御によることなく制御対象の回路構成部分を改変する。プログラム可能な呼出周波数論理で呼出音発生器の周波数を制御し、高周波呼出音制御回路を呼出動作に合わせてオンオフ制御する。加入者線１本あたりの電力消費を節減するための無線装置付きの複数加入者ループ回路へのサービス提供を可能にする拡張ヘッダを備える。【選択図】図１Ａ
2011188517.tif 000002
【特許請求の範囲】
【請求項１】
複数の呼状態の１つおよび時分割多重アクセス（ＴＤＭＡ）フレームのタイムスロットに基づいて、複数の信号処理状態の１つで動作するように各々が構成された複数の回路部品であって、これにより前記複数の呼状態の各々に対する信号処理状態のセットを形成し、前記複数の信号処理状態の各々は、前記複数の回路部品の各々に対して、オン電力消費レベル、オフ電力消費レベルまたは中間電力消費レベルを有している複数の回路部品と、
前記複数の回路部品に結合され、前記電力消費レベルを与えるように構成された電力インタフェース回路とを備え、
前記複数の回路部品の少なくとも１つは、ＴＤＭＡフレームのタイムスロットに基づいて、前記複数の信号処理状態の間を遷移して、前記信号処理状態の前記セットが前記ＴＤＭＡフレームのタイムスロットに基づいて変化することを特徴とするＴＤＭＡ無線加入者ユニット。
【請求項２】
複数のクロックをさらに備え、
前記複数の信号処理状態の現在の１つに基づいて、前記複数のクロックの１つが、前記複数の回路部品の各々に対して選択され、前記複数のクロックは、前記複数の回路部品に結合されたソフトウエア制御されたレジスタによって生成されることを特徴とする請求項１に記載のＴＤＭＡ無線加入者ユニット。
【請求項３】
前記複数の信号処理状態の少なくとも１つは、スリープ状態を含むことを特徴とする請求項１に記載のＴＤＭＡ無線加入者ユニット。
【請求項４】
前記複数の信号処理状態は、オフ状態、スリープ状態および活性状態を含み、前記スリープ状態は、前記活性状態への遷移に応答して処理を再開する動作状態情報を保持することを含むことを特徴とする請求項１に記載のＴＤＭＡ無線加入者ユニット。
【請求項５】
時分割多重アクセス（ＴＤＭＡ）無線加入者ユニットにおいて使用される方法において、
複数の呼状態の１つおよびＴＤＭＡフレームのタイムスロットに基づいて、複数の信号処理常状態の１つに従って、複数の回路部品の各々を動作させるステップであって、これにより前記複数の呼状態の各々に対する信号処理状態のセットを形成し、前記複数の信号処理状態の各々は、前記複数の回路部品の各々に対して、オン電力消費レベル、オフ電力消費レベルまたは中間電力消費レベルを有しているステップと、
ＴＤＭＡフレームのタイムスロットに基づいて、前記複数の回路部品の少なくとも１つに、前記複数の信号処理状態の間を遷移させるステップであって、前記信号処理状態の前記セットが前記ＴＤＭＡのタイムスロットに基づいて変化するステップと
を備えることを特徴とする方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、通信システム送受信局電力消費の制御方法および制御装置であって送受信局の互いに異なる動作状態において互いに異なる程度の制御を施す制御方法および制御装置に関する。
【０００２】
電池や太陽電池パネルなど限られた容量の電源に依存する電子回路における電力消費の抑制はこれまでずっと長い間課題にされてきた。無線電話システム送受信局が携帯型である場合や配電施設が十分に行き届いてない地域に配置した送受信局である場合などには、この課題はとくに深刻な問題とされてきた。そのような送受信局を本明細書では加入者局ユニット、または単に加入者ユニットと呼ぶ。種々の汚染を抑える必要が広く認識されるにつれて、この課題がさらに注目されるようになった。
【０００３】
無線電話の分野では電力消費の抑制のためにいくつかの種類の努力がなされてきた。音声駆動送信機（ＶＯＸ）、すなわち実際の音声信号の有無によって送信機電源のオンオフ切換えを行うＶＯＸが周知であり、一つの例として D.R.Bolgiano ほか名義の米国特許第  4,130,731号が挙げられる。そのような制御を施す以外はその送信機を内蔵する加入者ユニットは全動作状態で電源オンの状態に保たれる。これまでの消費電力節減の努力は、加入者ユニットがチャンネル空き状態待ちまたは発呼待受けの待機モードにある期間中そのユニットの少なくとも受信回路を周期的に活性化する手法に依存してきており、例として、D.R.Boljiano ほか名義の米国特許第4,272,650号、および H.Satoほか名義の米国特許第5,203,020号が挙げられる。この方式の加入者ユニット回路は実際の呼信号処理の期間中は全部電源オンの状態になっている。「呼信号処理」とは、例えば送受信局相互間の交信のためのあらゆる種類の信号に対する増幅、濾波、符号化／復号化、補間、変調などの動作をいう。
【０００４】
上記 Sato ほか名義の特許においては、移動通信システムの加入者ユニットがそのシステムのどのチャンネルでも交信できない場所にある場合、その加入者ユニットが適切なチャンネルの利用可能性のチェックのために周期的に電源オンの状態にし、それ以外の期間はタイマー以外の構成要素全部を電源オフの状態にする。利用可能なチャンネルが見出されると、呼開始待受けの間、中央処理装置（ＣＰＵ）およびタイマーを継続的に電源オンの状態にし、それ以外のユニット構成部分は呼開始のチェックのために周期的に電源オンの状態にする。呼接続の期間中は加入者ユニット全体を継続的に電源オンの状態にする。
【０００５】
上記以外の方式では、複数の加入者ユニットをグループとして電源オンまたは電源オフの状態にし、特定の加入者ユニットをそれ以外の加入者ユニットの電源オフの期間中に必要に応じて電源オン状態にできるように特別の装置が設けてある。例として、M.A.Moore 名義の米国特許第4,964,121号、M.Ichihara 名義の同第4,509,199号、および S.Otsuka名義の同第4,577,315号などが挙げられる。同様に、Y.Mizota 名義の米国特許第4,713,809号においては、時分割多元接続（ＴＤＭＡ）システムの加入者ユニットが活性化状態にあるＴＤＭＡ時間スロットの間だけ同システム用中継局を電源オン状態にする。
【０００６】
D.N.Critchlow ほか名義の米国特許第5,008,900号の加入者ユニットなど無線電話システム用の加入者ユニットは、同ユニット内の電力消費の比較的大きい特定の構成部分を同ユニットの特定機能の作動する被選択時間に電源オフの状態にする手段を含む。例えば、このCritchlow ほか名義の特許では、種々のユニット構成部分の制御および特定の信号処理機能のためにユニットに備えてあるマイクロプロセッサチップを、進行中の呼がない場合に一時的に電源オフにする。この電源オフ状態への切換えはその加入者ユニットの操作プログラムの遊休命令の実行に応答して行う。正常動作は割込み信号に応答して一時的に再開し、実行すべきサービスルーチンがなければプロセッサは電源オフの状態に戻る。プロセッサ以外のこの加入者ユニットの構成要素は全部電源オンの状態にある外観を呈する。
【０００７】
E.Paneth ほか名義の米国特許第4,675,863号においては、ＴＤＭＡ環境で機能する加入者ユニットでモデムを半二重モードで動作させる。このモードでは、モデムの受信用復調部と送信用変調部とを互いに異なる時点で動作させ、無線周波数（ＲＦ）部の電力増幅器の活性化の時間長を全体の半分以下にしている。電力増幅器以外の加入者ユニット内の構成部品は継続的に動作状態に留まる。
【０００８】
【特許文献１】国際公開９４／１０８１２
【特許文献２】特開平０６−０９７９９３
【特許文献３】特開昭６２−０７２２３８
【特許文献４】特開平０４−３１５３２０
【発明の概要】
【発明が解決しようとする課題】
【０００９】
到達が比較的困難な場所にある加入者ユニットには、太陽電池パネルや交流電源利用の充電器でサポートした電池による予備電源などを備えることが多い。上述の種々の努力にも関わらず、所要充電設備付きの予備電池電源で動作できる無線ＴＤＭＡ通信システム用加入者ユニットには、所要電力供給のために複数の予備電池を必要とするものもある。その種のユニットには、一対の１５アンペア時の１２ボルト電池と四つ乃至六つの太陽電池パネルの充電電源とを用いているものもある。
【００１０】
したがって上記限られた容量の電源に依存する加入者ユニットなどの電子回路における電力消費の節減をさらに効率的に達成する手法が求められている。
【課題を解決するための手段】
【００１１】
本発明によれば、ＴＤＭＡ無線電話システム用加入者ユニットの中の特定の回路構成部分を呼接続の期間中に繰返し電源オフの状態にする。反復ＴＤＭＡ時間フレームの各々の互いに異なる時間スロットの期間内に電源オフの状態になる部分は、フレーム内のそれぞれの時間スロットで信号処理動作を行う必要のない部分である。言い換えれば、加入者ユニットの電力消費を動的に制限するように、電源オンの状態になる回路構成部分と電源オフになる回路構成部分との組合せを時間スロットごとに変化させるのである。
【００１２】
本発明の一つの側面によると、電力消費制御信号の分配のための特別の専用回路の必要性を既存の制御信号経路または呼信号経路の利用により減らす。電力消費制御のための専用回路構成の必要性を減らすためにいくつかの制御実働化手法を用いる。これらの手法を例示すると、特定の回路構成部分への電源電流経路を制御可能な形でスイッチする、電力消費がクロック周波数に左右される半導体デバイス内の特定のクロック制御回路構成部分へのクロック周波数を遠隔制御する、入力信号がほとんどまたは全くない場合に消費電力の減る回路への入力信号を減らす、増幅器へのバイアス電流を減らす、電源オフ信号入力端子を通常有する市販の回路構成部分にコマンド信号を供給する、などの手法が挙げられる。
【００１３】
一つの実施例においては、加入者ユニット回路に加入者ユニット信号処理回路構成部分と電話機との接続のための加入者線インタフェースユニットを備える。加入者ユニットには、その加入者線インタフェースユニットおよびそれ以外の加入者ユニット回路構成部分を搭載した一つの回路基板に、加入者ユニット回路の共用のための同種または異種のサービス用の加入者線インタフェース機能を提供する増設スロットやヘッダコネクタを備える。
【００１４】
本発明による加入者ユニットは、呼接続中でない活性状態の加入者ユニットとの交信のための無線制御チャンネル（ＲＣＣ）を提供するネットワーク局を含むＴＤＭＡシステムで動作する。この加入者ユニットはＴＤＭＡシステムの時間スロットおよびフレーム同期信号構成を用いて、その加入者ユニットへの呼トラフィックの有無の判定のためのＲＣＣサンプリング用所要回路構成部分だけを周期的に電源オンの状態にする。一つの実施例では、ＲＣＣチャンネルのＴＤＭＡフレームあたり一つ以下の時間スロット（タイムスロット）をその目的に用いる。用途によっては、１フレームおきの時間スロット、またはより低い頻度の時間スロットを用いることもできる。
【００１５】
交信中の加入者ユニットと加入者通信機器（例えば、電話機）との間の加入者ループ回路をその加入者ユニットによるループ回路の接続先である基地局への無線リンクの長さよりも実質的に短いループ長に制限することによって、消費電力をさらに節減できる。
【００１６】
また、呼出し信号周波数がデジタル的にプログラム可能で、呼出し信号のオンオフ頻度および電力消費を２進信号で制御する適宜制御ずみの呼出音発生器を用いる。
【００１７】
加入者ユニット内の電力消費レベル制御は筺体内の所定の最低温度の維持を容易にするために加入者ユニット筺体内のサーモスタットで機能抑制したりイネーブルしたりする。
【発明の効果】
【００１８】
本発明の特徴および効果は上記「課題を解決する手段」の説明に述べたとおりである。
【図面の簡単な説明】
【００１９】
【図１Ａ】本発明による加入者ユニットのブロック図である。
【図１Ｂ】本発明による加入者ユニットのブロック図である。
【図１Ｃ】図１Ａと図１Ｂとの組合せ方法を示す。図１Ａ乃至図１Ｃは、加入者ユニット全体を指す場合は、「図１」と呼ぶ。
【図２】図１の加入者ユニットの無線周波数（ＲＦ）部のブロック配線図である。
【図３】電源電流電源オフ制御回路の実施例の概略図である。
【図４】バイアス電流電源オフ制御回路の実施例の概略図である。
【図５】図１の加入者ユニットの実施例に用いられる従来技術の時間スロット構成図である。
【図６】図１の加入者ユニットのＴＤＭＡ動作の従来技術の側面を描いた状態図であって４相位相偏移変調（ＱＰＳＫ）動作および１６相位相偏移変調（１６ＰＳＫ）動作の両方について図５の時間スロット構成を用いたＴＤＭＡ動作の状態図である。
【図７】図１の加入者ユニットのＤＤＦ ＡＳＩＣのアナログ−デジタルインタフェース回路のブロック図である。
【図８】図１の加入者ユニットのＤＤＦ ＡＳＩＣのコマンド応答クロック選択回路のブロック図である。
【図９】図１の加入者ユニットのＤＤＦ ＡＳＩＣの遊休モードタイマおよび覚醒論理回路のブロック図である。
【図１０】図１１の呼出信号回路への二つの周波数を生ずる回路のブロック図である。
【図１１】図１の加入者ユニットの加入者線インタフェース回路の中の呼出信号回路の図である。
【発明を実施するための形態】
【００２０】
説明の便宜のためにこの明細書ではこの発明をＴＤＭＡ通信システム用加入者ユニットについて説明するが、この発明はＴＤＭＡ用加入者ユニットには限定されない。加入者ユニットの図解は上述の Paneth ほか名義の特許や Critchlow ほか名義の特許などの先行技術から周知の電力節減の側面、およびその元となる無線電話信号処理の側面を示すように簡潔化してある。これら二つの特許をここに参照してそれら特許の明細書の記載内容をこの明細書に組み入れる。しかし、本発明は特定のシステム設計に制限されることなくＴＤＭＡ無線電話システムに適用可能である。無線電話信号処理の側面の検討は、本明細書では、本発明の電力節減の側面の理解を容易にするのに必要な範囲で行う。
【００２１】
上記 Paneth ほか名義の特許に説明してあるＴＤＭＡ通信システムのための上記Critchlow ほか名義の特許記載の加入者ユニット１０を含む加入者端末装置８を図１に示す。ユニット１０の回路構成部分のための動作電力は電池（図示してない）、太陽電池パネル（図示してない）またはＡＣ−ＤＣ電源（図示してない）からひと組のＤＣ／ＤＣ変換器９経由で供給される。このＤＣ／ＤＣ変換器組９は加入者ユニット１０の諸回路構成部分に必要な種々の出力電圧を発生し、図面では＋５ボルトから−４８ボルトまでの電圧範囲を図解している。上記種々の電圧は図１に示してない回路により通常の方法で加入者ユニット回路構成部分に供給する。
【００２２】
加入者ユニット１０の回路構成部品には能動部品と受動部品とがある。能動部品の中には、その部品の電力消費レベルの対応の変化をもたらす所定変動を伴う入力信号を受ける少なくとも一つの電力消費制御入力端子を有する能動素子のグループが含まれている。本発明によると、これらの電力消費制御入力端子を各ＴＤＭＡシステムタイムスロットで制御して、そのグループの能動素子のうち信号処理に必要な能動素子を電源オンの状態にし、それら以外の能動素子を電源オフの状態にする。
【００２３】
図１の加入者ユニット１０は、送信部１２と受信部１３とタイミングおよび制御論理回路１６とを有するＲＦ部１１を含む。アンテナ１７は無線リンク経由でＴＤＭＡ基地局（図示してない）への接続を形成し、デュプレクサ１８でＲＦ部１１の送信部および受信部に結合される。加入者ユニット１０はデジタルシグナルプロセッサ（ＤＳＰ）１９、すなわちプログラムずみの中央処理装置の制御の下で動作する。ＤＳＰ１９用に適当な集積回路としては Texas Instruments 社製TMS320C52型ＤＳＰがある。ＤＤＦ特定用途向け集積回路（ＡＳＩＣ）２０を（Sony社製CXD1171MＤＡＣなどの）ＤＩＦ供給Ｄ−Ａ変換器（ＦＤＡＣ）２１および（Analog Devices 社製AD7776型装置などの）Ａ−Ｄ変換器（ＡＤＣ）２２によりＲＦ部１１に双方向結合する。ビットパラレルバス２３およびＤＩＦＣＬＫ接続でデジタル変調音声データおよびクロック信号をそれぞれＤＤＦ  ＡＳＩＣ２０からＦＤＡＣ２１に結合する。ＤＩＦＣＬＫ回路信号はＦＤＡＣ２１をクロック制御し、ＦＤＡＣ動作が不要なＴＤＭＡ時間スロットの期間中は電力消費節減のためにＤＩＦＣＬＫは電源オフの状態になる。そのために、ＦＤＡＣ２１は電力消費がクロック周波数で左右される半導体技術を用いて構成するのが有利である。そのような技術の一つの例として、相補型金属酸化膜半導体（ＣＭＯＳ）技術がある。ＣＭＯＳ回路では、電流の引込みはその回路を構成するＣＭＯＳデバイスのスイッチ動作の速さに左右される。したがって、クロック信号が中断すると、スイッチ動作が停止する。その結果、大幅な電力消費減少が生じる。入力信号が変化を妨げられておりしたがってＣＭＯＳトランジスタがスイッチ動作できないときにクロック制御を受けないＣＭＯＳ回路構成部分でも同様の影響が生じる。アナログＩＦ信号をＦＤＡＣ２１出力から加え、回路２７によってＲＦ部１１の送信部１２に出力する。
【００２４】
同様に、受信したアナログＩＦ信号を回路２８により受信部１３からＡＤＣ２２に接続し、ＡＤＣのデジタル出力をビットパラレルな双方向性回路２９によりＤＤＦＡＳＩＣ２０に加える。また、この回路２９は後述のとおりＤＤＦ ＡＳＩＣ２０からの電力消費制御信号およびそれ以外の制御信号をＡＤＣ２２に加えるのに用いる。回路３０はＤＤＦ  ＡＳＩＣ２０からＡＤＣ２２へのいくつかの制御信号を供給する。
【００２５】
電力消費制御信号とそれ以外のタイミング信号および制御信号とをＤＤＦ ＡＳＩＣ２０から回路３１によってＲＦ部１１およびタイミングおよび制御論理１６に加える。この回路３１は図２を参照してさらに後述するが、ここではＲＦ部１１の中の電力消費制御の実行に用いる信号のための四つの回路を含むことを述べるに留める。これら四つの信号は（送信部１２のオンオフ切換え用の）Ｔｘ、（受信部１３のオンオフ切換え用の）Ｒｘ、（送信部１２の電力増幅器１０１をイネーブルしたり機能抑制したりするための）ＰＡＥＮ、および（受信部１３のループバックスイッチを制御するための）ＩＦＬＰＢＫである。補足のＤ−Ａ変換機能（図１には示してない）は、図２を参照して後述する受信部１３の自動利得制御機能と関連する。この補足のＤ−Ａ変換機能は概略的に示した受信部１３に含まれる。
【００２６】
ＤＤＦ ＡＳＩＣ２０は、加入者ユニット１０のベースバンド部および中間周波数部の両方の一部を構成する回路構成部分と、後述のＲＦ部１１、変換器２１および２２、ＤＳＰ１９、および後述のベースバンド回路構成部分相互間の協働を可能にするのに必要な種々の信号処理機能および制御機能を行うための回路とを含む。本発明に関連してとくに重要な点は次に述べる電力消費制御の側面である。その目的のためにＤＤＦ  ＡＳＩＣ２０は加入者ユニット１０のＤＤＦ ＡＳＩＣ２０の構成要素とそれ以外の構成要素との間のレジスタ利用による信号授受を管理する制御論理回路３２を備える。例えばデータバス４２などの信号源回路からの情報を１クロック期間でＤＤＦ  ＡＳＩＣレジスタにロードし、後続の１クロック期間で宛先回路に読み出す。論理回路３２の回路構成部分は加入者ユニットが活性化している場合は電源オフの状態にならない。また、ＤＤＦ  ＡＳＩＣ２０では、電力消費制御用に、送信向けのデジタル変調信号のフィルタ処理のためのＡＳＩＣのＦＩＲ部３３、そのデジタル信号のシンボル周波数を上げるための補間回路（ＩＮＴ）３４、ベースバンドデジタル信号を第１の中間周波数に周波数変換する位相変調および一次混合用ＤＩＦ部３６、および図７に関連して説明するいくつかの機能を行う受信ＦＩＦＯ論理回路３７がある。
【００２７】
周知のとおり、送信動作および受信動作の両方について、加入者ユニット１０の多様な信号処理機能は例えばクロック周波数、局部発振周波数および基準周波数について互いに異なる信号周波数を必要とする。これらの周波数の発生プロセスでは周知の直接デジタル周波数合成（ＤＤＳ）機能を用いるのが有利である。図１の実施例ではＤＩＦ部３６で加入者ユニット回路のうちの送信動作のみに関与する回路素子に対してＤＤＳ処理を行う。ＤＤＳ回路４４の出力をそのＤＤＳ回路から信号供給を受けるＤＡＣ（ＳＤＡＣ）４５経由でＲＦ部１１の受信部１３に結合する。受信部の後述の回路要素のうちの少なくとも一つは動作時間全体で電源オンにする必要があるほどに長い時定数を有するので、ＤＤＳ回路も動作の期間中電源オンの状態にする（初期化に対比して）。
【００２８】
制御論理回路３２はＤＳＰ１９および関連メモリ（すなわちＲＡＭ３９およびフラッシュＲＡＭ４０）からアドレスバス４１およびデータバス４２経由で受けたアドレス信号およびデータ信号に応答して上述の制御を行う。回路３２が上記のとおり受けた情報は加入者端末装置８の動作状態を回路３２に知らせる（例えば、起動動作、回路パラメータのリセット、呼開始待機中の遊休（オンフック）、呼出し、および呼進行中の送信／受信（オフフック）動作など）。動作モード（例えば、ＱＰＳＫまたは１６ＰＳＫ）を示すデータも供給する。制御論理回路３２はデータバスおよびアドレスバス４２および４１、並びに加入者ユニット１０の中の上記以外の回路要素との信号授受のためのレジスタを有する。したがって回路３２と加入者ユニット１０の中のそれ以外の回路素子との間の信号授受をレジスタ利用型と呼ぶ。この種の信号授受は周知である。しかし、図１ではこれらのバスを回路３２表示ブロックに直接延びる形で示している。それ以外の回路はＤＤＦＡＳＩＣ２０の端までまたは端から延びる形で示してある。回路３２の中の時間スロット利用電力消費制御に関与する部分の例を図７乃至図１０を参照して次に詳細に説明する。
【００２９】
制御論理回路３２はバス４１および４２およびそれら以外の回路からの情報と回路３２で発生した時間スロット情報およびフレーム情報とを用いて、加入者ユニット１０内の種々の構成部分の統合的制御のための所要の追加的信号を発生する。これら追加的信号にはユニット１０のための一種の電力消費制御信号が含まれる。これら電力消費制御信号には回路３１経由でＲＦセクション１１に伝達される上記四つの信号が含まれる。また、回路４３は論理回路３２からＦＩＦＯ論理回路３７にマルチビットコマンド信号を結合し、この信号は図７に関連づけて後述するとおり受信時間スロットの前縁および後縁でＡＤＣ２２への電力消費レベル制御ビットを含む。ＦＩＦＯ論理回路３７自体は加入者ユニット１０の活性化期間中は継続的に電源オンの状態に留まる。
【００３０】
制御論理回路３２は、ＤＤＦ ＡＳＩＣ２０の回路構成部分にクロック信号を供給する。回路３５は連続的クロック信号をＤＤＳ４４に供給する。図８に関連づけて後述するとおり、回路４６は選択したクロック信号、すなわちプログラム可能な形で割込みできるクロック信号をＤＩＦ部３６に供給し、回路４７はそれ以外の選択したクロック信号をＩＮＴ部３４およびＦＩＲ部３３の両方に供給する。回路４６および４７へのクロック信号を適切な時間スロットでオンオフ制御することにより、ＣＭＯＳ技術で有利に実現可能なＦＩＲ部、ＩＮＴ部およびＤＩＦ部を実効的に電源オンおよび電源オフの状態にして電力消費節減を行う。ＣＭＯＳ回路では、クロック制御されていないときにはＣＭＯＳトランジスタがスイッチ動作せず、回路の電力消費レベルはほぼゼロとなる。
【００３１】
論理回路３２は、アドレスバス４１の信号に応答してチップ選択信号Ｐ４ＲＡＭ＿ＣＳおよびＦＬＡＳＨ＿ＣＳをそれぞれ対応の導線４９および５０上に生ずるアドレス復号化論理回路（図示してない）を含み、これら選択信号によってＲＡＭ３９やＦＬＡＳＨ４０などのメモリを含む回路構成部分へのアクセスをイネーブルする。上記導線４９および５０は通常はアドレスバス４１中に含まれるが、本発明による電源オフ状態の側面の説明のために分けて図示してある。これらのメモリもＣＭＯＳ技術で実現できるので、これらメモリの一つに選択信号がない場合はそのメモリはアドレスされず、その結果、アドレスのために再び選択されるまで実効的に電源オフの状態に留められる（記憶した情報を損なうことなく）。
【００３２】
ＤＳＰは、そのプログラムの中の「遊休」命令を実行して電源オフの状態に入る（すなわちスリープに入る）前に、制御論理回路３２内のスリープカウンタ（図９）をＤＤＦ  ＡＳＩＣ２０内のメモリマップずみのレジスタ経由でＤＳＰアドレスおよびデータバス４１および４２によりセットする。次に、ＤＳＰ１９はカウンタをイネーブルしてカウントを同様に開始する。カウント期間が終了したとき、または加入者電話機がオフフック状態になったことを示す信号を回路３２が受けたときは、論理回路３２はＷＡＫＥＵＰマスク不可能割込み（ＮＭＩ）信号を回路５２に供給することによりＤＳＰ１９を電源オン状態にし、処理を再開させる。この点は図９と関連づけてさらに後述する。
【００３３】
加入者ユニット１０は、加入者線インタフェースユニット５３を備えており、この加入者線インタフェースユニット５３はＤＤＦ ＡＳＩＣ２０論理回路３２からの信号で電力消費制御用に選択的に電源オンオフされる回路要素を備える。加入者線インタフェースユニット５３の主要構成要素は、加入者線インタフェース回路（ＳＬＩＣ）５６、符復号器（ＣＯＤＥＣ）５７（加入者ループ音声回路（ＳＬＡＣ）と呼ぶこともある）、呼出信号発生回路５８、および呼出信号リレー５９である。リレー５９は呼接続動作中の通常の位置で図示してあり、ＳＬＩＣ５６からの信号で活性化されたときは回路５８を加入者ループに接続する。加入者ループは加入者電話機を表す抵抗器６６とチップ導体の抵抗６２およびリング導体の抵抗６３とで概略的に図示してある。加入者ユニットは種々の加入者用ヒューマンインタフェース機器、すなわち電話機、モデムまたはファクシミリ機等の通信機器にサービスを提供するのに使えるが、ここでは説明の便宜のために電話機を用いた形で説明する。
【００３４】
ＳＬＩＣ５６は、加入者ユニットと加入者ループとの間に電気的インタフェースを構成し、互いに異なる範囲の負荷（すなわち加入者ループ）抵抗に対する互いに異なるループ出力電圧で動作する内蔵機能を備える回路で構成するのが有利である。通常の有線電話網で前記の市販ＳＬＩＣ（AMD79534）を用いた場合、３０ミリアンペアにおける加入者ループへのＳＬＩＣ出力電圧は総ループ抵抗１２００オームに対して約３６ボルトであり、したがってループ電力消費は１.０８ワットであった。ループ抵抗をより低くするにはより低い電圧とより低い消費電力が必要である。
【００３５】
一方、加入者ユニットの利用の態様には加入者電話機を設置した建物またはその近傍にユニットを取り付けることが通常含まれ、そのユニットと電話機との間の加入者ループはその加入者ユニットとその加入者ユニットの交信相手である基地局との間の無線リンクよりも通常ずっと近い。言い換えれば、図示の加入者ユニットに至る加入者ループは、有線システムにおける電話交換局と加入者電話機との間の加入者ループよりも通常ずっと短い。本発明によれば、抵抗６２、６３および６６を含む加入者ループは、有線システム内の通常のループ抵抗よりもずっと低い合計抵抗に制限するのが好ましい。すなわち、ループの消費電力を減らすためにその抵抗を約５００オームに制限するのが有利である。これはループの利用可能な動作電流を減らすことなしにループ内の最大電力消費を約０.４５ワットにすることを意味する。
【００３６】
ＳＬＩＣ５６は、ループ電圧に関わりなく約４５０ミリワット（ｍＷ）の一定消費電力で一定のループ電流を可変ループ抵抗に供給するＤＣ／ＤＣ変換器を備える。上記短いループを対象とする場合にＳＬＩＣ出力電圧が下げられることにより、変換器９の効率を８５％と仮定すれば上記実施例における加入者ユニット自体の消費総電力は約７４０ｍＷ減少する。したがって、通常の加入者ユニット所要入力電力からみて大幅な総消費電力節約を達成できる。
【００３７】
加入者電話機からの送信信号はＳＬＩＣ５６およびＣＯＤＥＣ５７中を通り、双方向伝達信号インタフェース回路６４経由でＤＳＰ１９に（デジタル形式で）供給される。ＤＳＰ１９内において再サンプリングおよびその他の処理を受けたのち、上記送信信号は続いてＤＤＦ  ＡＳＩＣ２０のＦＩＲ部３３、ＩＮＴ部３４およびＤＩＦ部３６を通り、そこからＦＤＡＣ２１およびＲＦ部１１の送信部１２を経てアンテナ１７に達する。アンテナ１７で受信された受信信号は、ＲＦ部１１の受信部１３、ＡＤＣ２２、ＦＩＦＯ論理回路３７、ＤＳＰ１９、（回路６４を介して）ＣＯＤＥＣ５７およびＳＬＩＣ５６を通って加入者の電話機に達する。ＳＬＩＣ５６は呼出信号発生回路５８出力から分岐した入力接続線６５を備え、これにより、呼出中の加入者電話機のオフフック状態（すなわちＳＬＩＣ５６の電源オフ状態）をＳＬＩＣ５６が検出できるようにしている。ＳＬＩＣ５６から延びる導線６９はオフフック検出信号をＤＤＦ  ＡＳＩＣ２０およびその論理回路３２に導く。
【００３８】
ＳＬＩＣ５６は Advanced Micro Devices 社製のAM79534型ＣＭＯＳ回路で構成するのが有利であり、ＤＳＰからＤＤＦＡＳＩＣ２０（制御回路３２）および接続線６７からのマルチビット制御ワードによって活性化状態と低電力状態との間で切り換えられる。ＣＯＤＥＣ５７はAdvanced Micro Devices 社製のAMD7901B型回路で構成でき、ＤＤＦ ＡＳＩＣ２０中の制御回路３２からの導線６８上のシリアルマルチビットＳＥＲＤＡＴ信号によって活性化状態と電源オフ状態との間で切り換えられる。
【００３９】
回路７０は、例えば８０キロヘルツ（ＫＨｚ）の低電圧クロック信号をＤＤＦ ＡＳＩＣ２０から呼出信号発生回路５８に供給し、この発生回路５８は呼出用の高電圧信号を発生する。回路７４が選択可能な低周波数（例えば２０Ｈｚ）の低電圧信号ＲＩＮＧＦＲＱを呼出信号発生回路５８に供給し、それによって呼出信号周波数を発生する。上記８０ＫＨｚ信号およびＲＩＮＧＦＲＱ信号は、例えば「２秒オン、４秒オフ」呼出音構成における「４秒オフ」の期間中など電話機が実際に呼出音を発生しない期間は停止する（すなわち一定の直流値に維持される）。すなわち、呼出信号発生回路電力消費制御およびその動作の制御は同一の信号で実現する。すなわち、回路が活性化された呼出音発生状態にあるときも、その入力信号クロック信号供給は呼出音構成に従って周期的にオンオフ制御され、それによって電力消費を減らしている。通常の音声呼（半二重動作において１６ＰＳＫ変調を用いる）における約３.３秒間の動作期間中、または遊休動作における８.３秒の期間中の加入者ユニット１０中の残余の部分全体の消費電力と等しい電力を呼出信号発生回路は活性化状態で２秒の呼出期間１回だけで消費するので、上記電力消費節減は有利である。リレー５９は呼出期間中に作動しチップ導線およびリング導線を呼出信号発生器５８出力に接続する。この活性化動作は、ＳＬＩＣ５６出力、すなわちＤＳＰ１９からＤＤＦＡＳＩＣ２０経由で回路６７に供給されるコマンドの制御を受けるＤＤＦ ＡＳＩＣ２０の出力の制御を受けるＳＬＩＣ５６により通常の方法で達成される。
【００４０】
加入者線インタフェースオプションヘッダ７２が加入者ユニット１０にも設けられており、トラフィックレベルが許容する場合は後述のＴＤＭＡ時間フレーム構成内に他のサービスも収容できる。そのようなサービスの例としては、追加の通常電話加入者線、公衆電話、データモデムまたはファクシミリ機などがある。その目的のためにヘッダ７２にはアドレスバス４１およびデータバス４２への接続線と、ＤＳＰ１９との伝達信号インタフェース結合のための双方向回路７３とを備える。ＤＣ／ＤＣ変換器９の組からの例えば１２ボルトの共通ＤＣ供給電圧のための電源接続線（図１には図示せず）も設けてある。チップ導線およびリング導線７６および７７は挿入可能なサービスオプションのカード（図示してない）に適合した加入者サービス機器との信号授受を可能にする。その種のオプションのカードが変換器９からの供給電圧以外の特定範囲の供給電圧を要する場合は専用のＤＣ／ＤＣ変換器を備えることになる。同様に、制御信号はオプションのカードに設けられた回路素子の電力消費制御のための制御信号を含めてデータバスおよびアドレスバス４２および４１経由でオプションのカード上の適切なコマンド解釈用論理回路に供給する。
【００４１】
加入者線インタフェース回路カードをヘッダ７２に挿入して加入者ループに結合すると、加入者ユニットは後述のとおりＱＰＳＫ全二重モードで動作できる。ＴＤＭＡ動作において用いたこの用語「全二重」は従来の定義とは少し異なる意味を有する。すなわち、ＴＤＭＡ環境では全二重動作とはユニットの送信部および受信部の両方が単一のタイムスロット内で動作する加入者ユニット動作の意味である。これによってＴＤＭＡ半二重動作の場合と同様に発呼加入者および被呼加入者の両方が同時に話すことが可能な従来型の全二重電話通話が可能になるが、単一の加入者ユニットで例えば二つの加入者線にサービスを提供すること、すなわちデュアルラインサービスも可能になる。全二重デュアルサービスモードの動作では、加入者ユニット全体の電力消費は単一の加入者線にサービスを提供しているときよりも大きい。しかし、加入者ユニット各部のうち動作時間中全体にわたって全部電源オン状態にある部分を共用にすることにより、その加入者ユニットの加入者線あたりのハードウェアコストは低くなり、加入者線あたりの電力消費も低くなる。
【００４２】
加入者端末装置８における電力消費レベル制御機能はその端末装置内部の温度の調節に有用である。その目的のためにサーモスタット７１をＤＤＦ  ＡＳＩＣ２０経由でデータバス４２に接続し、その開閉状態をＡＳＩＣに周期的にレジスタしその状態をＤＳＰ１９で読み出されるようにする。このサーモスタットは、加入者端末装置８内部の温度が摂氏０℃などの所定の温度以下に下がったときに作動して回路状態に変化を生じさせるようにセットするのが有利である。温度がそのレベル以下に下がったときは、サーモスタットの変化後の回路状態により、ＤＳＰ１９は、実際の電源回路を切り換える回路への電力消費レベル制御信号、例えば回路３１上への制御信号をそのオンのレベルまたは通常の電力消費レベルに維持する。したがって、加入者ユニット中の被制御回路素子は、サーモスタット７１が以前の回路状態に復旧するまで電源オフにならない。したがって、制御され十分に電源供給された回路素子の発生した熱は、端末装置温度をより高いレベルに戻す傾向を示す。
【００４３】
次に、ＲＦ部１１およびそのＲＦ部１１における電力消費制御テセレーション、すなわちモザイク化の精細度レベルをより詳細にブロックで示す図２を参照する。図２に示した多くの回路素子に対する制御はこのＲＦ１１部の中の選択された回路素子のための電源回路の直列電流経路中にゲートスイッチを用いる手法で実現される。その一例を増幅器と関連づけて図３により詳細に示す。
【００４４】
図３において、増幅器７８は端子７９に入力信号を受け、端子８０に増幅ずみの出力信号を生ずる。丸付きのプラス符号で、上記回路に接続した正電極端子と接地点に接続した負極性端子とを有する直流正電圧電源８１を表す。電源８１はＰＮＰトランジスタ８２、すなわちコレクタ端子を増幅器７８の電源供給端子に接続したＰＮＰトランジスタ８２のエミッタ端子に接続してある。トランジスタ８２は、電力消費制御信号、すなわちトランジスタのベース端子をそのようにバイアスするための端子８３と抵抗器８４経由の接地点との間に印加したゼロまたは正の直流レベル信号で飽和伝導状態または非伝導状態にバイアスされている。電力消費制御についてはトランジスタ８２は増幅器７８向けの電流供給経路に直列に接続されており、この増幅器をオン（トランジスタ８２は飽和導通状態）オフ（トランジスタ８２は非導通状態）制御するためのスイッチとして動作する。図示の便宜上、図２においてはこの電力消費節減の手法の利用を被制御回路素子の電力供給経路に直列に挿入した開状態のスイッチで表している。実際にはトランジスタスイッチ三個のみ（図示しないが概略を示したＲＦ部１１中に含めるのが有利である）を用いる。各スイッチは、後述の電力消費制御信号Ｔｘ、ＲｘおよびＬＢの一つで制御する。また、各スイッチはＲＦ部１１中の回路素子のうち電力供給を時間スロットごとに制御される二つ以上の回路素子のための供給電源バス接続線を制御する。スイッチおよびそれらスイッチによりそれぞれ制御される電源バスはこのように概略図示ＲＦ部１１の一部であるので、個別にこれ以上は詳述しない。
【００４５】
図２を再び参照すると、この図およびこれ以外の図中で説明する回路素子は、全図を通じて共通の参照符号で示す。それら回路素子は電力消費制御テセレーションの精細度のレベルの定義のために述べるが、それら回路素子の相互作用は周知であり相互作用自体は本発明の構成要件ではないので詳述しない。ＤＩＦ部３６出力デジタルＩＦ信号はＦＤＡＣ２１および回路２７経由で送信部１２の第１番目のＩＦセグメントに供給される。そのセグメントにおいて、その信号はループバックスイッチ１２５、低域フィルタ８７および固定減衰器８９経由で第１のミキサ８８に供給され、第２中間周波数にアップコンバージョンを受ける。この周波数で信号は第２のＩＦセグメントを増幅器９０、上側波帯選択用帯域フィルタ９１および固定減衰器９２中を通って第２のミキサ９６に加えられ、このミキサ９６により適切な無線周波数へのアップコンバージョンを行う。送信部のＲＦセグメントの中の無線周波数信号は、増幅器９７、図１Ａの回路３１の一部である接続点９４経由でＤＳＰ書込み可能なＡＳＩＣレジスタで制御されるプログラム可能な減衰器９３、増幅器９９、帯域フィルタ９８、増幅器１００、および電力増幅器１０１を通ってデュプレクサ１８に供給される。
【００４６】
デュプレクサ１８からの受信無線周波数信号は、受信部１３の中の低雑音増幅器１０３、帯域フィルタ１０６、もう一つの低雑音増幅器１０７、および第２の帯域フィルタ１０８を含むＲＦセグメント内を伝達される。第１のダウンコンバージョン用ミキサ１０９で信号周波数をＩＦ周波数に下げ、その出力をミキサ１０９からの出力またはスイッチ１２５から得られる回路１２４上のループバック信号のいずれかを選択するループバックスイッチ１１０、増幅器１１２、スイッチ１１０の選択した信号をいずれも通過させる水晶制御帯域フィルタ１１３、および自動利得制御増幅器１１６を含むＩＦセグメントに供給する。第２のダウンコンバージョン用ミキサ１１７が上記ＩＦ信号をベースバンド周波数に変換し、一対のタンデム増幅器１１８および１１９、低域フィルタ１２０および回路２８経由で図１ＡのＡＤＣ２２に供給する。
【００４７】
回路１２４はループバックスイッチ１１０および１２５上の端子間に接続され、上記送信ＩＦ信号を受信ＩＦ部に戻すための選択可能なループバック経路を提供する。このループバック経路は加入者ユニットの動作開始の際に増幅器１１６へのＶＡＧＣ信号でプログラムにＡＧＣを自己較正させることを可能にする。ループバックはＤＳＰ１９ソフトウェアで実働化される等化フィルタの調整（すなわちトレーニング）を、既知のＩＦ変調パターンの挿入により送信第１ＩＦおよび受信ＩＦの両方を通過させなければならない水晶フィルタ１１３の非線形性に主として起因するシンボル間干渉の最小化を達成するように用いる。
【００４８】
図２のタイミング論理回路および制御論理回路１６は例えば４３.５２ＭＨｚの出力周波数信号を発生する発振器１２１を備える。その出力は、出力回路１２３（図１Ａには図示してない）経由で図１ＡのＤＤＦ  ＡＳＩＣ２０内のタイミングおよび同期制御用の制御論理回路３２に供給される。発振器１２１の出力は、２分の１分周器１２２および帯域フィルタ１２６経由で局部発振器周波数として送信部１２の第１のミキサ８８にも供給される。発振器１２１の出力は（４分の１分周用）分周器１２８および増幅器１３０経由で第２のダウンコンバージョン用ミキサ１１７にも供給される。
【００４９】
発振器１２１のもう一つの出力は２で除算する除算回路１２７および４で除算する除算回路１３４を経由して位相同期ループ（ＰＬＬ）回路１３１用の基準周波数源としても供給される。図２における除算回路１２７、１３４および上記以外の除算器に示した斜線付き導線接続は、外部ピン接続線上のジャンパをこれら除算器に適切に接続することによって、除数を適宜設定できることを示している。
【００５０】
ＰＬＬ１３１は、比較的低い周波数（例えば約５ＭＨｚ）の信号を受け、送信無線周波数ミキサ９６における局部発振信号としても受信無線周波数ミキサ１０９用局部発振信号発生用受信ＰＬＬ１４６の基準周波数としても用いられる高い周波数（一例としては約３７１ＭＨｚ）の信号を発生する周波数逓倍器として動作する。この回路１３１において、除算回路１３４からの信号は８で除算する除算回路１３２、位相比較（ＰＣ）回路１３３、ループフィルタ（ＬＦ）１３６、および電圧制御発振器（ＶＣＯ）１３７に供給され、方向性結合器１３８の共通接続線に供給される。ＶＣＯ１３７の出力は２で除算する除算回路１３９および２７３で除算する除算回路１４２経由でＰＣ回路１３３の第２の入力にもフィードバックされる。また、ＰＬＬ１３１およびＰＬＬ１４６は回路１４０（図１Ａには図示してない）上のＬＯＣＫ  ＬＯＳＳ状態表示情報をＤＤＦ ＡＳＩＣ２０に供給する。方向性結合器１３８はＰＬＬ１３１の出力を増幅器１４１に接続し、その増幅器１４１の出力は固定減衰器１４４経由で送信部１２内の第２のミキサ９６の局部発振器入力に接続する。ＰＬＬ１３１の出力は方向性結合器１３８経由で受信部ミキサ１４３にも供給され、このミキサ１４３においてＰＬＬ１４６のＶＣＯ１４５の出力と混合される。ミキサ１４３の出力はＰＬＬ１４６内で位相比較器ＰＣ１４７、すなわち低域フィルタ１４８および２で除算する除算回路１４９経由でＳＤＡＣ４５（図１Ａ）からの基準周波数信号を受ける位相比較器ＰＣ１４７に接続される。ＰＣ１４７の出力は増幅器１５０経由で第１のダウンコンバージョン用ミキサ１０９の局部発振器入力にも供給する。
【００５１】
ＲＦ部には回路３１の四つの信号のレベルをＣＭＯＳレベル（約５ボルト）からＲＦ電力制御レベルにシフトして、ＲＦ部１１の各回路部分の電源オンまたは電源オフ切換えを行う実際の信号を発生する電力インタフェース回路１５１も含まれている。回路１５１は回路３１の信号Ｔｘ、Ｒｘ、ＰＡ  ＥＮＡＢＬＥおよびＬＯＯＰ ＢＡＣＫを受ける主として公知の論理回路およびレベルシフト回路の組合せ回路で構成する。回路１５１は三つの電力消費制御信号、すなわち送信Ｔｘ、受信ＲｘおよびループバックＬＢを発生する。これらの信号は、図３に関連して既に述べたとおり、各回路部分の動作を制御して電源オンまたはオフ切換えを行う。第４の電力消費制御信号ＰＡＥＮも回路１５１で発生する。ＰＡＥＮ信号は、電源オンオフ制御を受ける電力増幅器１０１の動作を制御するが、図４に関連づけて後述するバイアス電流制御手法がこの場合には有利である。次に、これら四つの信号およびその他の電力消費制御作用がオンまたはオフになる時間スロットを、表１および表２並びに図５および図６を参照して説明する。これら四つの信号は、図示のとおり導線で対応の指示電力消費制限接続に供給する。すなわち、Ｔｘ信号を送信部の増幅器９０、９７、９９、１００および１４１の電力消費の制御のために供給する。ＰＡＥＮ信号は電力増幅器１０１の電力消費の制御のために供給するものであり、Ｔｘ信号がハイになったあとでハイになりＴｘ信号がロウになる前にロウになることによって、送信部ミキサの出力が安定化していく間のスプリアスな周波数の送信の可能性を除去できるようにする。Ｒｘ信号は、受信部のミキサ１１７および増幅器１０３、１０７、１１２、１１６、１３０および１５０の電力消費の制御のために供給する。最後に、ＬＢ信号をループバックスイッチ１１０および１２５に供給し、受信部のミキサ１１７および増幅器１１２、１１６および１３０の電力消費を制御する。
【００５２】
ＲＦ部１１におけるいくつかの回路部分は、常に電源オンの状態に維持する。受動回路素子に電源接続線がないのは当然である。送信部のミキサ８８および９６、および受信部のミキサ１０９および１４３は受動素子である。ＰＬＬ１３１および１４６はＴＤＭＡ時間スロット幅に比べて比較的長い動作の時定数を有するので常に電源オンの状態にある。電源オフの状態になると、ＰＬＬは電源オン状態で安定な動作に復旧するには時間スロットほぼ１個分の時間を必要とする。受信部の増幅器１１８および１１９、および除算器１２２、１２７、１２８および１３４は、ＲＦ部１１では常に電源オンの状態にある。なぜなら、これらの要素の各々の電力消費量は非常に小さいのでその電力消費を制御するためには余分な要素の追加が必要であり、電力を節減しても経済的な価値への影響はほとんどないからである。また、ＰＬＬ１３１および１４６を適切に動作させるためにはそれら出力の一部が必要になる。ＰＬＬ１３１および１４６は電源オンの状態に保たれるので、それらへの入力信号を発生する回路素子、すなわち除算器１２７および１３４もまた電源オン状態に留められる。
【００５３】
図４は、バイアス電流をオンおよびオフ制御することによって増幅器の電力消費を制御する一手法を図解する概略図である。このようなバイアス電流制御は、例えば電力増幅器に有効である。すなわち、電力増幅器の動作電力供給電流は比較的大きいので、そのような電流の切換えには比較的コストが高いヒートシンク付きの電力トランジスタの使用を伴うからである。この図では、制御対象の増幅器２４は、一方の電極を接地した電圧源２５で表される通常の電源接続を有している。増幅すべき入力信号は端子５４に供給する。増幅出力信号は出力端子５５に供給する。もう一つの電圧源６０からの切換え可能な定電流源８５をバイアス電流発生器として用いる。このような切換え可能な定電流源はこの技術分野では周知である。電源８５は増幅器２４のバイアス電流入力７１に接続されており、それによって入力端子５４で予想される信号レベル最大値でも確実に増幅可能にするバイアス電流を確保する。電源８５の入力接続８６は、正の電圧（ある用途では、好ましくは８ボルト）に維持することによって電源８５が上記十分なバイアス電流を増幅器２４に供給できるようにし、それによって増幅器２４が第１の、すなわち通常の電力消費レベルで電力を消費するようにする。電源８５の入力接続線８６が０ボルトに維持されていると、電源８５のバイアス電流出力は実質的に零電流に低減される。その結果、増幅器２４の消費電力は通常の電力消費レベルで消費される電力よりもかなり低くなる。また、電源８５は零入力、零出力状態で消費電力も少なくなる。電力イネーブル制御信号を電源８５の入力接続線に供給することによって、電源を起動し増幅器２４へのバイアス電流を変化させる。このバイアス電流型の電力消費制御手法を、例えば電力増幅器１０１に対するＰＡＥＮと符号を付けた接続などスイッチ制御リードバイアス入力接続線により図２に模式的に図示する。
【００５４】
図５は、ＴＤＭＡ反復時間フレームが例えば４５ミリ秒（ｍｓ）の長さを有するＴＤＭＡシステム用の周知の構成を示す。このフレームは、図６に関連づけて後述するとおり、ＤＳＰ１９内で実行中のシステムプログラムが加入者ユニットの動作のある与えられた状態に対する複数の基本動作を通して循環する時間の基本単位である。通常のＴＤＭＡシステムでは、この基本的時間フレームは処理中の通常の音声信号に対するナイキスト周波数よりも小さい速度で反復する。また、この反復速度は、例えばオンフック、オフフックおよび呼出しなど加入者ユニットの諸機能間の各種変化の通常の周波数よりも大きい。各フレームはスロット０、１、２および３として示した四つの時間スロットに分割され、各時間スロットの長さは、例えば１１.２５ｍｓである。電力消費の節減は加入者ユニットが遊休状態にあり電力消費制御可能なすべての回路要素が電源オフの状態にある時間スロットの期間内、または電力消費制御可能な回路部分の一部が電源オンの状態にありそれ以外の回路部分が電源オフの状態で加入者ユニットが動作している時間スロットの期間内に実現される。
【００５５】
加入者ユニット２０がこの時間スロット構成に対して種々の動作状態の間をどのように遷移するかを図６を参照して説明し、次にそれらの状態における動作を表１および表２を参照して電力消費制御の面から検討する。しかし、考えられる加入者ユニットの動作には二つの種類がある。第１の種類は４相位相偏移（ＱＰＳＫ）変調されたものであり、第２の種類は１６ＰＳＫである。ＱＰＳＫ動作では多重通話周波数チャンネル上で半二重モードで動作している加入者ユニットは、１本の加入者線でサービスを提供する。図５に示すとおり、加入者ユニットは一つのＱＰＳＫ時間スロットとしての時間スロット０および１で受信し、一つのＱＰＳＫ時間スロットとしての時間スロット２および３で送信する。このような複時間スロット動作は１６ＰＳＫの単一時間スロット動作よりも信号対雑音比の大きい動作を達成できるので受信状態の悪い地域における加入者ユニットには有用である。
【００５６】
時間スロット２および３で受信し時間スロット０および１で送信することによって別の加入者ユニットが同一のチャンネルをもう一つの加入者線にＱＰＳＫ半二重モードで用いることができる。また、ＱＰＳＫ全二重モードで動作させることによって単一の加入者ユニットで同時呼進行中の２本の加入者線にサービスを提供することもできる。その場合は複時間スロット０および１を第１の加入者線に対する送信と第２の加入者線に対する受信とに同時に用いる。逆に、第１の加入者線に対する受信と第２の加入者線に対する送信とに複時間スロット２および３を同時に用いる。時間スロット利用による電源オフ状態達成の効果は加入者ユニットがデュアルライン全二重モードで動作している場合には得られない。
【００５７】
１６ＰＳＫ半二重モード動作では、ＱＰＳＫ動作の場合よりも動作の柔軟性は高まり、電力消費節減の可能性は高まる。デュアル周波数チャンネルであるものとして、可能な構成の例をいくつか次に概略的に述べる。図５に示すとおり、加入者ユニットは単一加入者線サービスでは時間スロット０で受信し時間スロット２で送信し、時間スロット１および３で遊休状態になる。第２の加入者ユニットは時間スロット１で受信し、時間スロット３で送信し、時間スロット０および２で遊休状態になるようにして第１の加入者ユニットと同一のチャンネルを用いることができる。すなわち、一つの加入者ユニットが１本の加入者線には時間スロット０で受信させ時間スロット２で送信させるようにし、他方の加入者線には時間スロット１で受信させ時間スロット３で送信させることによって、２本の加入者線にサービスを提供することがでる。それと同時に、もう一つの加入者ユニットが時間スロット２および３で受信し時間スロト０および１で送信することによって、同一の二重通信周波数チャンネルを半二重モードでつの１６ＰＳＫ呼に用いることができる。また、１６ＰＳＫ全二重デュアルライン動作においては、第１の加入者線はスロット０で音声を送信しスロット２で受信することができ、第２加入者線はスロット２で音声を送信しスロット０で受信することができる。
【００５８】
加入者ユニットが発呼待受けの待機モードにありＴＤＭＡシステムの多重通話無線制御チャンネル（ＲＣＣ）の周波数に同調しているときは、第３の種類の動作もある。このＲＣＣは、通常２相位相偏移変調（ＢＰＳＫ）モードで変調され、加入者ユニットはＲＣＣ監視期間中はＢＰＳＫモードで動作する。ＢＰＳＫ変調は複時間スロットＱＰＳＫ変調よりも安定している。したがって、ＱＰＳＫ変調で加入者呼サービスを提供している遠隔領域にも信頼性よく到達することができる。ＱＰＳＫ加入者ユニットがＲＣＣに同調しており１本の加入者線にサービスを提供できる状態にあるときはその加入者ユニットは時間スロット０でＲＣＣを受信し、それ以外の三つの時間スロットでは遊休状態になる。もっとも、この加入者ユニットに対してその基地局（図示してない）から信号があった場合、また加入者が電話機をオフフックにした場合は、その加入者ユニットは時間スロット２で所要通信チャンネル割当てを得るためのハンドシェークメッセージを送信する。加入者が呼設定中であり遠隔加入者がオンフックしたときでも、加入者ユニットは音声チャンネルに同調した状態に留まる。その結果、通常は音声チャンネルのディジタル信号の中のいくつかのオーバヘッドビットの一つを適切に設定する基地局からオンフックするよう指示する。
【００５９】
ＱＰＳＫまたは１６ＰＳＫで動作中の加入者ユニットが１本の加入者線に接続されている場合は時間スロットに基づく電力消費節約最大値を実現できる。１６ＰＳＫまたはＱＰＳＫで動作中の加入者ユニットに追加の加入者線を加えるに伴って、時間スロットに基づく電力消費は少なくなる。すなわち、加入者ユニットが遊休状態または部分的電源オフの状態になる時間スロットの発生が少なくなるからである。また、その一つの加入者ユニットに追加の加入者線を加えた場合またはその加入者線に追加の加入者ユニットを加えた場合は、呼進行中の加入者線のオンフックへの切換え時に接続対象の加入者ユニットがＲＣＣ監視用に利用可能な時間スロットを確保できるようにＲＣＣの動作モードを変えるのが有利であり得る。そのために、二重周波数チャンネルＴＤＭＡ時間スロットの各々で全加入者ユニット向けの制御メッセージの一斉通報を繰り返すようにＲＣＣを構成できる。そうすることによって、二重加入者線全二重モードで動作中の加入者ユニットはいずれも加入者線のオンフックへの切換え時に空き状態の受信用時間スロットを用いてＲＣＣを監視し対応の送信時間スロット利用による適切な応答の送信ができる。代替的に、ＴＤＭＡフレーム内の一つの活性化時間スロットの音声情報の代わりにＲＣＣ制御情報を挿入し、音声通話に一時的に割込みをかけることによって、帯域内（「空白およびバースト」）シグナリングを行うこともできる。
【００６０】
図６は、図５の時間スロット構成に関連づけて加入者ユニットの諸機能相互間の遷移および機能内の遷移を示す周知の状態図である。図６は三つの主要ループ、すなわちオンフック機能（状態１５３、１５６および１５７）と、呼出機能（状態１６０、１５８および１５９）と、オフフック機能（状態１６１、１６３および１６２）との三つの機能のループを含む。加入者ユニット１０の起動時には動作電源をオンに切り換え、それによって加入者ユニットはリセット機能１５２で自局を初期化する。このリセット機能が完了すると、ユニットはループバック状態１５３に遷移する。この状態では、図２のＬＢ信号がスイッチ１１０および１２５を駆動し、増幅器１１２、１１６および１３０を電源オン状態にし、図２に関連づけて述べたループバック回路接続１２４を活性化する。リセット機能およびループバック機能の期間中は無線リンクの利用はないので時間スロットは問題にならない。ループバックトレーニング機能が完了するとユニットは受信用オンフック状態１５６（ＲＦ  Ｒｘオンフック）に変わり、この状態ではこのユニットは時間スロット０の期間は受信モードで動作し、それによって基地局からの呼出メッセージ（例えば、基地局交信相手の加入者への着呼）、または図１ＢのＳＬＩＣ５６において検出した加入者電話機オフフック状態（例えば、当該加入者からの発呼）のいずれかの開始を待ち受ける。時間スロット１では、ユニット１０は遊休オンフック状態１５７に変わり、時間スロット１、２および３の期間中「スリープ」と呼ばれる低電力消費状態で動作する。時間スロット３の後縁でユニットは検出可能な呼出メッセージ受信状態またはオフフック状態を受信する状態１５６に戻り、そのような事象の生起まで状態１５６および１５７の間を循環し続ける。このオンフックループの中の各フレームにおける四つの時間スロットのうちの三つでなく、二つの互いに連続したフレームの八つの時間スロットのうちの七つの時間スロットの期間中加入者ユニットを遊休モードあるいはスリープモードに維持することによって、追加の電力節減を実現できる。
【００６１】
呼出メッセージの受信またはオフフック状態の検出があると、ユニット１０は時間スロット２の期間中に基地局への所要ハンドシェーク送信を実行し（図６にも表にも示してない）、呼出しメッセージの入来を想定してユニットは遊休呼出状態１５８へとシフトし、被呼加入者電話装置呼出音を鳴らし始める。ここではＱＰＳＫ動作が行われるものとしているので、時間スロット０で状態はＲＦ受信呼出し（ＲＦ  Ｒｘ呼出し）状態１５９、すなわち動作が時間スロット１の終わりまで継続し加入者ユニットに対して発呼側が待機中の情報を供給し続ける状態１５９にシフトする。時間スロット２では、動作はＲＦ送信呼出し（ＲＦ  Ｔｘ呼出し）状態１６０へとシフトし、この状態に時間スロット３の終わりまで留まり加入者電話機におけるオフフック状態の生起を基地局に逆に送信することができる。その時点で、動作は次のフレームの時間スロット０および１にわたりＲＦ  Ｒｘ呼出し状態１５９に戻る。オフフック状態が検出されるまで動作はこのように循環的に継続し、その後、状態１６０あるいは１５９のいずれかから動作はＲＦ送信オフフック（ＲＦ  Ｔｘオフフック）状態１６２またはＲＦ受信オフフック（ＲＦ Ｒｘオフフック）状態１６１のうちの対応する一つへとシフトする。被呼加入者電話機が呼出音に応答してオフフックすることが全くない場合は、この動作は最終的には時間切れとなり、ＲＦＴｘ呼出し状態１６０からＲＦ遊休オンフック状態１５７へと戻る。
【００６２】
被呼加入者電話機がオフフックした場合は、ＱＰＳＫ呼出し（状態１６０および１５９）と同様に、動作は呼接続の継続期間中は時間スロット２および３における状態１６２（加入者ユニット送信中）と時間スロット０および１における状態１６１（加入者ユニット受信中）との間を循環する。呼接続確立のあとの通話の最後に加入者電話機がオンフックになると、動作は再びＲＦ遊休オンフック状態１５７に戻り、次の呼の開始を待ち受ける。
【００６３】
１６ＰＳＫモードにおける動作は、ＲＦ遊休状態１５８および１６３がそれぞれの呼出しおよびオフフック機能ループにあるという点でＱＰＳＫモードの動作とは異なる。状態図のオンフック機能は変化しない。呼出し機能ループの１６ＰＳＫ動作では、動作はＲＦ遊休呼出し状態１５８で開始する。図解した動作は受信用の時間スロット０および送信用の時間スロット２を使うように割り当てられた加入者ユニットにも適合する。ループが時間スロット３の終わりで状態１５８に入ると、このループは時間スロット０用の状態１５９にシフトし、時間スロット１用の状態１５８に戻る。次に、このループは、時間スロット２用の状態１６０にシフトし時間スロット３用の状態１５８に戻る。これら二つの相続く呼出し機能ループにおいて、この動作は呼出し動作が時間切れになるまで継続して状態１６０から状態１５７へのシフトがあり、またはこの動作はオフフック状態の検出まで継続して状態１５８、１６０または１５９のうちのいずれかからオフフック機能状態１６３、１６２または１６１のうちの対応状態へのシフトがある。呼接続の期間にわたって、動作は呼出し機能ループについて略述したのと同様の方法で二つの相続くオフフック機能ループで継続する。通話終了後に加入者電話機がオンフックになると、動作はＲＦ遊休オンフック状態１５７に戻り次の呼出しを待ち受ける。
【００６４】
上述の図６の説明では、加入者ユニット１０がオンフック機能ループで遊休状態に留まったあと呼が開始されて呼出しメッセージを受けると想定した。呼がオフフックされた加入者電話機から開始されたものであった場合は、動作はＲＦ  Ｒｘオンフック状態１５６からＲＦ遊休オフフック状態１６３へシフトし、それ以後は上述と同様に進行する。
【００６５】
時間スロットに基づく電力消費制御で動作する加入者ユニット１０、すなわち上述の電力消費制限を伴う加入者ユニット１０の一つの実施例では、図１ＡのＤＣ／ＤＣ変換器９は、ＡＣ−ＤＣ電源から継続して充電を受ける１２ボルト１５アンペア時の予備電池から電力供給を受けた。代わりに、変換器９に公称１２ボルト最大電力４８ワットの太陽電池パネルから継続して充電を受ける２個以下の予備電池からも電力供給した。
【００６６】
加入者ユニット１０を半二重１６ＰＳＫモードで動作させるのが電力節減には好ましい。すなわち、オフフック機能フレームごとの二つの時間スロット期間中にＲＦ遊休オフフック状態１６３を用いることによって電力節減が得られるほか、送信用時間スロットおよび受信用時間スロットについて電源オフ状態のモザイク模様の変動によっても電力節減が得られるからである。半二重ＱＰＳＫモードの動作では遊休時間が少ないので電力節減効果は大きくない。しかし、このモードは信号対雑音比の観点からはより耐性が大きいので、１６ＰＳＫ動作利用位置と比較して受信状態が悪い位置に配置されうる加入者ユニットに有用である。全二重動作はＱＰＳＫ動作または１６ＰＳＫ動作に可能であり、またデータ通信または音声通信に可能である。ＤＳＰ１９は二重加入者線動作の処理に十分な処理能力を有する。例えば、上述のＤＳＰチップは１秒あたり約２０００万の命令（２０ＭＩＰＳ）で動作でき、これは音声通信について二重加入者線動作に必要となる値よりも約３０％高速であるからである。全二重動作は加入者ユニットあたりのエネルギー節減が最も少ない。すなわち、Ｔｘ信号およびＲｘ信号を高くする必要があり、加入者ユニット８の他の対応部分を呼接続期間中、すなわち図６の状態図のオフフックおよび呼出し機能ループの期間中、ずっと電源オンの状態に保たなければならないからである。しかし、加入者線あたりでみると、かなり大幅な電力消費節減が得られている。例えば、二重加入者線加入者ユニットは、その加入者線がいずれも呼トラフィックに関係していないときは常に電力節減を達成する。また、各二重加入者線加入者ユニットは単一加入者線加入者ユニットとしてサービスを提供するときの加入者線数の２倍の加入者線にサービスを提供できる。さらに、ある数の加入者線に必要とされる加入者ユニットの数がより少ないという点でハードウェアも節約できる。
【００６７】
二重加入者線サービス動作では図６のオフフックループは加入者ユニット１０が接続を受ける第２の加入者線に実質的に二重化できる。その違いはループにおけるＲＦ  Ｔｘオフフック状態１６２とＲＦ Ｒｘオフフック状態１６１との時間スロット位置を相互交換され得ることである。同様に、両加入者線がそれぞれの呼出し回路５８から呼出しを受信していた場合は、それらに対応する呼出しループ（その時点での加入者ユニットの残余の動作を反映する）は一方の加入者線については図６に示すとおりであり、もう一つの加入者線についてはＲＦ  Ｔｘ呼出し状態１６０およびＲＦ Ｒｘ呼出し状態１５９のループにおける時間スロット位置が交換され得ること以外同様である。
【００６８】
下に示す表１−起動／呼出し信号回路状態表−および表２−オンフック／オフフック回路状態表−は、図６の状態図に関して加入者ユニット１０の電力消費制御モザイクが単一加入者線サービスにおけるユニットの動作状態の変化にしたがって本発明によってどのように変化するかをより詳細に例示する。表の左側の第１欄は、電力消費、時間スロットを基準とした制御をかけられる加入者ユニット回路構成要素を挙げている。ＲＦ部およびそのＲＦ部の一部である電力増幅器は個別に図示してある。これら二つの表の残余の１０欄はともに、図６の１０個の加入者ユニット状態に対応し、第１欄の回路構成要素の電力消費レベルをこれら１０欄に挙げている。したがって、図６の加入者ユニット状態の任意のものについての電力制御モザイクの形状は、表１および表２の一つの同一名および同一状態番号の欄に電力消費レベル標識で示してある。回路構成要素は呼処理または制御信号処理に必要とされる時間スロットで電源オン状態になり、それ以外の時間スロットで電源オフの状態になる。それら回路構成要素の中には加入者ユニットの動作中は常に電源オン状態に留まるものもあるが、ＴＤＭＡ時間スロット基準で上記以外の構成要素を電源オンまたはオフ状態にすると、ユニット全体を呼基準または呼状態基準で電源オンオフする加入者ユニットに比べて、または加入者ユニットモデムの送信部および受信部を互いに異なる時点で電源オンする場合に比べて、実質的に電力消費は低下する。
【００６９】
まず、表１について検討する。ＲＦ部には四つの互いに異なる電力制御レベルがある。電力増幅器１０１の電源オン状態への切換えはＴｘ信号が回路構成部品を電源オン状態にするレベルになるのとほぼ同時に（時間スロットのごく一部だけ遅れて電源オンになり、時間スロットのごく一部だけ早く電源オフになる）行われることを図２から想起されたい。ＲＦ部は上記構成部品の電源オンへの切換えのための信号ＬＢ、ＴｘおよびＲｘのいずれも活性化してないリセット期間中は遊休（オフ）状態にある。ＲＦ遊休状態１５８の期間中も同じ電力供給遊休状態が支配的になる。ループバック状態１５３の期間中はＲＦ部１１の被電力制御回路構成部品のうちスイッチ１１０からの増幅器１１９経由のループバック経路だけが電源オン状態になる。ＲＦ  Ｒｘ呼出し状態１５９ではＲｘ制御信号だけが生起しているので、受信部１３のＲＦ部の被電力制御回路構成部品だけが電源オンの状態になる。同様に、ＲＦ Ｔｘ呼出し状態１６０の期間中はＴｘ制御信号だけが生起しているので、送信部１２のＲＦ部１１の被電力制御回路構成部品だけが電源オン状態になる。表２でも同様に、加入者ユニットがＲＦ遊休オンフック状態１５７およびＲＦ遊休オフフック状態１６３でそれぞれ遊休状態にあるときはＲＦ部１１の被電力制御回路構成部品はいずれも電源オン状態にならない。受信部１３のＲＦ部１１の被電力制御回路構成部品だけがＲＦＲｘオンフック状態１５６およびＲＦ Ｒｘオフフック状態１６１の期間に電源オン状態になり、ＲＦ Ｔｘオフフック状態１６２の期間は送信部１２のそれら回路部品だけが電源オンの状態になる。
【００７０】
表１および表２において、表の用語と加入者ユニットの掲出回路構成部品の動作用消費電力レベルとの相関関係に注目されたい。ＲＦ部１１については、電力インタフェース回路１５１から供給される状態制御信号Ｒｘ、Ｔｘおよびループバック（ＬＢ）を、状態１５２、１５８および１６３以外の状態、すなわち「遊休」が被電力制御回路構成部品全部の電源オフ状態を示しているとき以外の状態で各加入者ユニット動作状態の相対的消費電力レベルを示すのに用いる。加入者ユニットのそれら以外の回路構成部品については、「オン」はその回路構成部品が主な信号処理機能のための消費電力レベルにあることを示し、「オフ」はその回路が実際にはある程度の電力消費を生じているものの上記機能以外の機能のための低消費電力レベルにあることを示す。
【００７１】
【表１】
2011188517.tif 000003
【００７２】
【表２】
2011188517.tif 000004
【００７３】
呼出回路は図６の呼出回路機能ループの三つの状態すべてにおいてオン（すなわち呼出し信号送出）として示してあるが、加入者を呼び出すための２秒オン４秒オフなど特定の呼出音構成を設定する基地局コマンドが呼出し動作に重畳していることを理解されたい。したがって、この呼出音構成のオン部分の期間中は、呼出信号発生回路は呼出機能ループの各ＴＤＭＡフレームの時間スロット全期間にわたりオンであり、この呼出音構成のオフ部分の期間中は、呼出信号発生回路は呼出機能ループの各ＴＤＭＡフレームの時間スロット全期間にわたりオフ（低消費電力レベル）である。
【００７４】
ＦＩＲ部３３、ＩＮＴ部３４、ＤＩＲ部３６、およびＦＤＡＣ２１は一緒にオンオフ切換えを受ける。ＤＤＳ４４およびＳＤＡＣ４５も一緒にオンオフ切換えを受け、動作期間中常にオン状態に留まり、リセット状態１５２およびループバック状態１５３の初期化の期間中はオフになる。
【００７５】
ＤＳＰ１９は、スリープ状態になるＲＦ遊休オンフック状態１５７以外のすべての状態において、オン状態、すなわち全面的に電源オンの状態になる。スリープ状態では、ＤＳＰ１９は動作状態情報を保持して起動割込み受信時に処理を再開できるようにするのに十分な電力を消費する。この動作モードは電源を完全にオフにする場合ほどではないものの消費電力最小の状態である。
【００７６】
また、ＤＳＰ１９は上記の表に示したよりも短い期間のスリープ状態に留まり得る。例えば、加入者ユニットが時間スロット２で音声信号を基地局に送信し時間スロット０で基地局から音声信号を受信する１６ＰＳＫ呼の期間中はＤＳＰ１９はスロット０とスロット１の一部との期間に受信ずみ音声信号を合成（ＲＥＬＰ復号化と呼ばれる）する。音声合成の終了ののち、ＤＳＰ１９はスロット１の終わりまでスリープ状態に入り、割込み（図示してない）利用に戻ることもできる。同様に、音声分析（ＲＥＬＰ符号化と呼ばれる）の終了ののちＤＳＰ１９は時間スロット３の一部の期間スリープ状態に入り得る。この消費電力節減手法を図６の状態１５８および１６３で使用できる。
【００７７】
ＣＯＤＥＣ５７は図６のオフフック機能ループにおける状態以外のすべての状態で低電力状態（すなわち機能抑止または「オフ」状態）に留まる。ＳＬＩＣ５６は、オフフック機能ループにある状態および呼出しループの送信時および受信時以外の期間中はすべて低電力状態（すなわち機能抑止または「オフ」状態）に留まる。しかし、オンフックループ内の機能抑止状態の期間中でもＳＬＩＣ５６はオンフック／オフフック状態を監視する。ＳＬＩＣおよびＣＯＤＥＣはそれぞれの電源オフコマンドによって電源オフの状態になる。
【００７８】
呼出信号回路５８は図６の呼出機能ループの中の呼出信号構成のオン期間以外の期間中常にオフに留まり、オフ期間には全面的に電源オフの状態になる。
【００７９】
メモリ回路構成部品のうちＲＡＭ３９はＤＳＰと同時並行的に電源オンオフされるが、実際にアクセスを受けている期間に消費電力最大となる。フラッシュメモリ４０は、フラッシュメモリをオフにするＲＦ遊休呼出状態にあるとき以外、およびフラッシュメモリがＲＯＭ型動作を行うとき以外（表には示してない）は、ＲＡＭ３９と同時並行的に電源オンオフされる。フラッシュメモリ４０はリセット状態の期間中使用に備えてオンになる。すなわち、フラッシュメモリ４０は、アクセスを受けるときまたは何らかの障害により既知のパラメータからユニットを再起動する必要があるとき加入者ユニット起動に必要となるデータを蓄積しているからである。フラッシュメモリ４０は大きさがＲＡＭ３９の約４倍、速さがＲＡＭ３９の約３分の１で、ＲＡＭ３９よりも少し消費電力が少ない。フラッシュメモリはこの技術分野に周知のやり方で時間的に厳密でない制御タスクのプログラムの一部を実行するようにＲＡＭとしてＤＳＰ１９が使うのが好ましい。一つの例として、タスク処理を同期させそれによって図６に示した状態への加入者ユニットの状態遷移を可能にする状態制御ルーチンを実行するのにフラッシュＲＡＭを用いた加入者制御ループがある。この実行の期間中（表には示してない）には高速ＲＡＭ３９は実効的に電源オフ状態になる。すなわち、高速ＲＡＭはデータ書込みのためにアクセスされることは少なく、代わりに、より低速で消費電力の少ないフラッシュＲＡＭが使われるからである。ＤＳＰ１９用として上に挙げた特定の市販のＤＳＰ回路は、プログラム可能な待受け状態生成器、すなわち上記 Critchlow 特許記載の互いに異なるメモリ位置における低速またはより高速のプログラムメモリの使用を可能にする待受け状態発生器を備える。
【００８０】
図７はＡＤＣ２２への双方向回路２９に電力消費コマンドを逆方向に供給する様子を図解するための図１ＡのＦＩＦＯ論理回路３７の詳細図である。上述のとおり、制御可能な内部電源オフ切換機能を有しディジタル出力ポートによる制御コマンドの一部の受取りに適合したＡＤＣは市販の半導体装置で構成するのが好ましい。また、図７の回路はＤＳＰ１９への処理負担を軽くするように特定の上記以外の機能を分担し、それによって処理時間を短縮して遊休時間スロットにおける電源オフ状態への切換えを高速にし消費電力を節減する。
【００８１】
ＡＤＣ２２はｍビットのオフセット２進出力を生成するが、ＤＳＰ１９は処理用にｎビットの２の補数のワードフォーマットを必要とする。図７はこれら二つのワードフォーマット相互間の遷移を、ｍを例示のために１０としｎを１６として示す。ＡＤＣ２２から回路２９への１０ビットオフセット２進出力は、ＤＳＰ１９からのプログラム制御の下でロードされた１１ビットオフセット補正値を保持するＤＣオフセットレジスタ１６７からの最上位ビット（ＭＳＢ）の２進状態に応答して、排他的論理和（ＥＸＯＲ）ゲート１６６で反転または非反転を受ける符号ビットを有する。レジスタ１６７からの残りの１０ビットは加算器１６８によってデータビットと加算合成され、２の補数ワードを形成する。加算器１６８からの加算出力ワードの４ワードグループ、すなわちオフセットで補正ずみの２の補数データをＤＳＰ１９へのデータフローに対する交互バッファとして動作する二つのマルチワードシフトレジスタ１７０および１７１の一方または他方に多重化解除スイッチ１６９経由で送り、レジスタ１７１からのデータ読出しおよびレジスタ１７０へのデータ書込みを交互に行う。このようにレジスタに格納されたワードのグループを多重化スイッチ１７２で選択し、シフティングおよび符号拡張ゲートネットワーク１７３に加える。導線１７６上の読出しストローブ信号がＤＳＰ１９による処理のために新しいＡＤＣサンプルの読出しを開始させ、そのストローブ信号は供給先制御回路１７７経由で制御スイッチ１６９に供給されるとともにインバータ１７８経由でスイッチ１７２に供給される。
【００８２】
回路１７７は回路１７９上の出力を、レジスタ１７０または１７１の一つからのワード読出しを可能にするとともにその一つのレジスタ経由でそのレジスタの残りのワードを歩進させるＦＩＦＯレジスタにも供給する。ＦＩＦＯバッファからの出力をゲート回路網１７３でシフトさせて符号拡張し、１０ビットデータをＤＳＰ１９における処理のための１６ビットフォーマットに変換する。１０データビットの最上位ビットは、ゲート回路網１７３の下位回路網１８６の四つのゲート経由で供給され、ＤＳＰに読み出される１６ビットワードの四つの最上位ビットとして複製される。ＡＤＣサンプルの１０ビット全部を単一のゲート１８７として概略的に示した個別のゲートのそれぞれ一つを介して供給し、ＤＳＰの読み出す１６ビットワードの次の下位１０ビットとする。１６ビットＤＳＰワードの二つの最下位ビットはゲート下位回路網１８８の二つのゲートへの接地入力によって強制的に０にする。制御回路１７７から回路１８０へのＤＳＰ読出しストローブ信号はゲート１８６−１８８がデータを図１のＤＳＰバス４２に供給することを可能にする。実行準備ずみ出力信号は新しいグループのデータワードが読出し可能状態にあれば回路１７７から導線１８１経由で信号ＤＳＰ１９に供給される。導線１７６の信号は導線１８２および１８３上の信号とともに回路３０経由でＡＤＣ２２の動作の制御に使われる。
【００８３】
ＡＤＣ２２はループバック動作に備えて受信時間スロットの期間中電源オン状態になる。すなわち、ＡＤＣ２２はリセット動作の終了時および受信時間スロット前の時間スロットの後縁で電源オンコマンドを受け、ループバック動作の終了時および受信時間スロットの次の時間スロットの前縁で電源オフコマンドを受ける。ＤＳＰ１９から制御論理回路３２および接続線４３経由で供給されるＡＤＣ２２へのマルチビットコマンドワードは加入者ユニット１０の遊休時間スロット動作の期間中に別個の入力導線１９０上のＤＳＰ書込み信号に応答してレジスタ１８９にロードされる。そのコマンドワードはＡＤＣ２２動作のいくつかの側面を指示するが、電力消費制御を指示するビットをここでは説明の対象とする。レジスタからのＭＳＢ出力をインバータ１９１経由でＡＮＤゲート１９２に供給する。受信時間スロットの前の遊休時間スロットの後縁で導線１８３のプロセッサ信号がゲート１９２を活性化し、その出力でゲート１９３を活性化してレジスタ１８９のコマンドワードをその時点で遊休状態にある双方向回路２９に供給する。そのコマンドの中の電源供給制御ビットでＡＤＣ２２を電源オン状態にする。受信時間スロットの次の遊休時間スロットの前縁での同様の動作がＡＤＣ２２を電源オフの状態にする。同様に、ループバック動作の開始時および終了時の同様の動作でそれらの時点における電源オンオフ状態切換えを制御する。正常動作の準備にはレジスタ１８９をクリアするための電源オン状態リセット信号を導線１９６に加える。
【００８４】
図８は、図１Ａの制御論理回路３２の一部であるクロック信号選択論理回路を示す。このクロック選択論理回路は、電力消費の制御のために加入者ユニット１０のいくつかの回路構成部品用のクロック信号をオンオフ制御するのに用いる。遊休状態の期間、例えば図６のＲＦ遊休オンフック状態１６３および呼出状態１５８並びにＲＦ遊休オンフック状態１５７の期間中は加入者ユニット１０の多くの回路構成部品が電源オフの状態にあり、制御回路３２のタイミング回路がフレーム、スロットおよびビットタイミングを保持し続ける。本発明に関連するこれらのクロック信号制御のうちの二つを図８に示す。
【００８５】
導線１９５へのリセット信号は電源オンへの切換え時にレジスタ１９７をリセットする。回路３２の中のアドレスデコーダ（図示せず）からのＣＬＫ＿ＣＴＲ＿Ｎアドレスビットが、バス４２から回路１９４経由で供給されるデータワードでレジスタ１９７を更新する。このワードは、図２のタイミングおよび制御論理回路１６から導線１２３に受けたクロック信号の分周出力の使用の制御によって出力クロック信号状態を制御する。レジスタ１９７は例えば７ビット容量を備え、そのうち本明細書の説明の対象はビットＱ２−Ｑ５である。
【００８６】
クロック信号（例えば４３.５２ＭＨｚ）を図２のタイミングおよび制御論理回路１６から導線１２３に加える。その導線は、二つのマルチプレクサ１９８および１９９の各々の入力に達している。各マルチプレクサはレジスタ１９７の出力からの一対の制御導線上の二値信号状態によって制御される。各マルチプレクサ入力を選択する制御信号の組合せをその入力の近傍のマルチプレクサに記入してある。マルチプレクサ１９８および１９９の各々はほかに接地した二つの入力を有する。導線１２３は２で除算する除算回路２００経由でマルチプレクサ１９８および１９９の各々のもう一つの入力に接続する。
【００８７】
導線対２０１はレジスタ１９７のビットＱ２およびＱ３を、ＤＤＦ ＡＳＩＣ２０のＦＩＲ部３３およびＩＮＴ部３４の両方にクロック信号を供給するマルチプレクサ１９８に導く。これら二つのビットが００または０１である場合は接地電位（クロックなし）を供給し、ＦＩＲ部３３およびＩＮＴ部３４は上述のとおり電源オフの状態になる。これら二つのビットが１０である場合は、ＦＩＲ部クロックが導線１２３にクロック周波数で供給されてＦＩＲ部３３およびＩＮＴ部３４を電源オン状態にし、これら二つのビットが１１である場合は、ＦＩＲクロックが分周器２００から２で分周した低い周波数のクロックとして供給される。後者の場合は、ＦＩＲおよびＩＮＴは電源オン状態にはなるもののクロック周波数の半分の周波数でその状態になるので、動作時の電力消費は大幅に低下する。プログラムで選択可能な低周波数クロックを発生できることは、上記回路構成部品に高周波数クロック動作を必要としない国もあるので、有利である。
【００８８】
同様に、レジスタ１９７のビットＱ４およびＱ５はマルチプレクサ１９９の制御用に供給され、ＤＤＦ ＡＳＩＣ２０のＤＩＦ部３６へのクロックを上記クロック周波数と同じ周波数でオフまたはオンに切り換え、またはその半分の周波数でオンに切り換えてＤＩＦ部の動作を制御し、それによって消費電力レベルを制御する。
【００８９】
図９は、図１Ａの制御論理回路３２の遊休モードタイマおよび覚醒部の一つの形態を示す。この回路は、ＤＳＰが電源オフ状態の動作モードで「スリープ」状態にある期間中に所定の間隔で時間切れを生ずることによってＤＳＰ１９と協動する。なお、ＤＳＰ１９は上述のとおり市販のプログラム可能なディジタルシグナルプロセッサであって、遊休命令の実行開始時、例えば加入者ユニットが少なくとも三つの時間スロットの期間にわたり連続して遊休状態にある図６のＲＦ遊休オンフック状態１５７の開始時に始まる内蔵の電源オフモードを備える市販のディジタルシグナルプロセッサで構成してある。この時点で、ＤＳＰプログラムはスリープ状態に入る旨の通知メッセージをデータバス４２経由で制御論理回路３２に送り、そのメッセージはスリープ状態の長さデータワードと書込みストローブ信号とを含む。スリープモードまたは遊休モードでは、ＤＳＰ１９は例えばＲＡＭ３９に再起動に必要な動作点情報および覚醒割込みへの応答のための情報を保持することができる。
【００９０】
通知メッセージはビットパラレル回路２４０経由で導線２４１上の上記書込みストローブ信号とともにスリープ長レジスタ２０２に供給し、このレジスタからメッセージワードをロードできるようにする。このイネーブル信号により一連のＤ型双安定回路（すなわちフリップフロップ回路）２０３、２０６、２０７および２０８を起動し、これら双安定回路はＡＮＤゲート２０９、２１０および２１１と協動してスリープ長カウンタ２１２によるレジスタ２０２からの値のロードとその値からの累算を可能にする。カウンタ２１２はスリープ状態の長さをＤＳＰが高精度で制御できるようにするために高いクロック周波数（例えば３.２ＭＨｚ）で駆動する。カウンタ２１２およびＣＬＫ３＿２の入力を受けるそれ以外の回路構成部品のためのクロック信号は回路２０４から供給する。上記フリップフロップおよび関連のゲートは上記カウントの開始を導線２４７上のスリープ長ワードおよび時間スロット始点信号ローディングに続き導線２４２上の１６ＫＨｚ受信パルスまたは選択パルスまたはクロックパルスのあとの最初の３.２ＭＨｚクロックパルスで行うよう同期をとる。カウントが満杯になるとカウンタ端子カウント出力がＤ型フリップフロップ２１３をトリガし、そのフリップフロップの反転出力がＯＲゲート２１６経由でＡＮＤゲート２１７の一つの入力に供給される。また、フリップフロップ２１３の反転出力はＡＮＤゲート２１１、すなわちＤＳＰによる制御を受けるＡＳＩＣレジスタから導線２２２に供給される電源オンリセット信号でイネーブルされていたＡＮＤゲート２１１を活性化するように戻され、フリップフロップ２０３、２０６、２０７および２０８をリセットする。
【００９１】
また、ＤＳＰ１９はスリープモードに入る前に導線２４３にロードイネーブル信号を、３ビット割込み制御レジスタ２１８への回路２４４および２４５に３ビットワードをそれぞれ供給する。このワードと二つのＯＲゲート２１６および２１９とＡＮＤゲート２１７とは協動して覚醒タイマ割込みおよびフック状態割込みの一つ以上を選択するか、またはいずれをも選択しない。レジスタ２１８の中の三つのビットで表される情報は、覚醒割込み（ＥＮＡ＿ＷＡＫＥＵＰ＿ＮＭＩ＿Ｎ）のためのイネーブルビットと、オフフック検出割込み（ＥＮＡ＿ＯＦＦ＿ＨＯＯＫ＿ＮＭＩ＿Ｎ）のためのイネーブルビットと、例えばＤＳＰのスリープ状態でＤＳＰ  ＡＳＩＣ２０経由でＳＬＩＣ出力導線６９からの導線２２４上に得られるフック状態信号を反転させるか否かの決定のための１ビットとを含む。この反転能力によりＳＬＩＣ回路出力の反転出力または非反転出力を互いに異なるＳＬＩＣ回路に利用可能になって柔軟性が得られ、また、加入者電話機のオフフックまたはオンフック状態のいずれかに応答してフック状態割込みを生じさせ得るという柔軟性を発揮する。イネーブル覚醒割込み信号はＯＲゲート２１６経由でＡＮＤゲート２１７の上述の入力に供給する。イネーブルオフフック割込み信号はＯＲゲート２１９経由でＡＮＤゲート２１７のもう一つの入力に供給する。導線２２４からのフック状態信号をレジスタ２１８からの反転制御ビットとともにＥＸ  ＯＲゲート２３０の入力に加える。そのフック状態信号は図９の回路の出力として直接に加え、そこから直接にＤＳＰ１９により読出し可能なＤＤＦ ＡＳＩＣ２０状態レジスタに供給される。ゲート２３０の出力は、ディバウンシング回路２２１経由で図９の回路の出力接続線２２５に直接に、またＯＲゲート２１９経由でゲート２１７にそれぞれ接続する。ディバウンシング回路２２１には導線２３６経由でゲート２２０からの信号のバウンス過渡間隔と同等の周期（例えば１.５ｍｓ）のクロック信号を供給する。ゲート２１７の出力は覚醒割込み信号であり、この信号は図１の回路経由でＤＳＰ１９へ戻す。フリップフロップ２０７の真数出力がＤＳＰ１９による読出しに備えて導線２４６上にスリープ状態表示信号として供給されカウンタ２１２がスリープ長ワードのロードに備えてイネーブルされたか否かを表示する。導線２２２に得られる上記電源オンリセット信号はゲート２１１をイネーブルにし、レジスタ２１８、カウンタ２１２およびフリップフロップ２１３をリセットする。
【００９２】
図１０は、制御論理回路３２の一部であり、図１１のプログラム可能な呼出信号回路制御用の高周波数信号および低周波数信号を生成するとともに、図６における呼出機能ループにおいて基地局の指令どおりにそれら高周波数信号および低周波数信号をオンオフするための回路である。すなわち基地局は、呼出動作がいつ開始すべきかを指令し、さらに例えば上記の２秒オン４秒オフなどのオンオフ構成を指令する。次にＤＳＰ１９は、上記オンオフ構成の各２秒の各オン期間のためにＲＩＮＧＥＮＡ信号をいつハイにするかを制御論理回路３２に指令して下記に説明されるように、図１０の回路構成要素を制御する。
【００９３】
１２ビットレジスタ２３１は導線２２７上にロード信号を、１２ビット回路２２８上にロード値の両方をＤＳＰ１９からそれぞれ受ける。１２ビットカウンタ２３４がロード入力へのそれ自体の出力の帰還および３２で除算する除算回路２４９からのイネーブル入力によってイネーブルされると、レジスタ２３１の値の出力をサンプリングする。レジスタ２３１の値は所望の最終的な呼出信号周波数を部分的に決定する。その値は例えば次のとおり決まる。
【００９４】
ロード値＝4096−ｎ  （ここで、ｎ＝2500／(２×呼出周波数)）
例えば、２０Ｈｚの呼出周波数を生成するには、
ｎ＝2500／(２×20）＝62.5
ロード値＝4096−62.5＝4033.5
カウンタ２３４は上述のとおりイネーブルされると、ロード値からカウントアップする。後述のとおり決定されるクロック信号はカウンタ２３４とデータ入力カウンタ端子カウント出力をサンプリングするＤ型フリップフロップ２３７との両方を作動させる。２で除算する除算回路２３８はフリップフロップ回路２３７の出力を除算して所望の呼出周波数に分周する。この除算器２３８からの出力をＡＮＤゲート２３９の一方の入力に加える。
【００９５】
図１１の呼出信号回路に対するＤＳＰプログラム選択可能な高い制御周波数のクロック信号が、図１Ａの制御論理回路３２由来するクロック信号群から導線２４０上に与えられる。このクロック信号は、除算器２３８の出力の中の呼出音信号周波数よりも約３桁ほど高い周波数にするのが有利である。ここに示した実施例では、導線２４０でのクロックは周波数８０キロヘルツ（ＫＨｚ）５ボルトであり、一方、除算器２３８から出力される呼出し信号周波数出力は、約２０Ｈｚで５ボルトであった。
【００９６】
導線２４０からのクロック信号をクロックカウンタ２３４に供給し、３２で除算する除算回路２４９およびＡＮＤゲート２４８の入力にも供給する。カウンタ２３４は３２で除算する除算回路２４９の出力によりクロック周波数の１／３２の周波数、すなわち２５００Ｈｚでクロックをカウントするようにイネーブルされる。８０ＫＨｚクロックはフリップフロップ２３７にも供給され、カウンタ２３４の端子カウント出力を同期させる。ＤＳＰにより制御されたＡＳＩＣレジスタからのＲＩＮＧＥＮＡ信号はＡＮＤゲート２４８および２３９をイネーブルし、これらゲートは上記呼出音構成で生ずるバースト８０ＫＨｚ出力および２０Ｈｚ出力をそれぞれ生ずる。
【００９７】
上述のとおり、ゲート２３９からの低周波数呼出信号出力は、加入者ユニットの設置される地域の諸要件および導線２４０へのクロック周波数の両方の関数として、ＤＳＰプログラムよって決定される周波数を有する。
【００９８】
図１１は呼出信号発生回路５８を示す。この回路は、二つのプログラム可能周波数信号、すなわち呼出制御信号および呼出周波数信号を論理信号レベル（例えば５ボルト）で受けて、それらの信号から相対的に高い電圧（例えば１００ボルト）のＡＣ呼出信号を発生させるための回路である。高周波数で、低電圧（例えば、５ボルトで８０ＫＨｚ）の呼出制御信号（図１０のゲート２４８からの）を、信号電力増幅用の演算増幅器２５１の入力に加える。増幅器２５１は、導線７０からの信号８０ＫＨｚ入力信号によって駆動されると、この信号が図１０のＲＩＮＧＥＮＡ信号によってゲートされてオフに切り換えられたときよりも、大幅により多くの電力を消費する。この増幅器の出力は、コンデンサ２５２を経由して、双極性の低電圧信号として、一方の端子が接地された高周波数ステップアップトランス２５３の一次巻線の他方の端子にＡＣ結合される。高周波数信号およびトランスの使用によって、呼出信号発生回路のためのフットプリントを小さくできるので有利である。トランス２５３は信号振幅を約２０倍にステップアップし、二次巻線電圧を変換器９出力の−４８ボルトレベルなど電源２５６からの負の電圧に重畳できるので有利である。二次巻線の一方の端子をその−４８ボルト点に接続し、他方の端子を互いに逆極性で接続した二つの整流ダイオード２５７および２５８の接続点に接続する。これらダイオード２５７および２５８は、二つの光電導ダイオードスイッチ、すなわち通常開状態のスイッチ２５９および通常閉状態のスイッチ２６０とそれぞれ結合され、リング導線（図１Ａの抵抗器６３）経由で加入者電話機に接続される。これらスイッチ２５９および２６０の発光ダイオードは、正の電圧源２６３と接地電位との間で抵抗器２６１とＰＮＰトランジスタ２６２のコレクタ−エミッタ経路とに別々に直列に接続される。図１０のゲート２３９からの呼出信号は、抵抗器２６６経由でトランジスタ２６２のベースとエミッタとの間に加えられる。呼出信号がローのときはトランジスタ２６２は非導通状態にあり、スイッチ２６０は通常の閉状態に留まり、ダイオード２５８は導通状態にある。呼出信号がハイのときは、トランジスタ２６２が導通状態になり、スイッチ２５９が発光して開回路を成し、スイッチ２６０も発光し開回路になってダイオード２５７を導通状態にする。
【００９９】
コンデンサ２６８を負極性電圧源２５６と呼出音信号導線ＲＩＮＧとの間に接続し、平滑化用低域フィルタとして作用させ、８０ＫＨｚ周波数成分をトランス２５３に分路する。抵抗器２６７をこのコンデンサのためのブリーダ抵抗として作用するように接続する。図１Ａにおける加入者ループのチップ導線は接地電位にあるので、トランジスタ２６２を図１０からの呼出信号で切り換える周波数と、増幅器２５１およびトランス２５３で定まる振幅とを備えた実質的に方形波の呼出信号が加入者ループに生ずる。一つの実施例では、増幅器２５１に加えられる８０ＫＨｚ５ボルト信号と、トランジスタ２６２に加えられる２０Ｈｚ５ボルト信号とによって、２０Ｈｚ、１００ボルトＡＣ呼出信号を図１１のＲＩＮＧ導線を含むループ上に生じている。
【０１００】
この呼出信号出力周波数は、図１ＢのＤＳＰ１９から図１０のレジスタ２３１に供給するロード値を変えることによって変更できるのでプログラム可能である。呼出音構成は、図１０のＲＩＮＧＥＮＡ信号にプログラムする任意のフォーマットどおりとなる。呼出制御信号周波数は、高周波数トランス２５３の効率的な動作が達成できる程度に高ければ十分である。呼出制御信号は、図１０に関連して説明したとおりＲＩＮＧＥＮＡ信号によってオンオフされるので、増幅器２５１は呼出音構成のオフ区間の各々の期間中は入力信号がないために、電源オフの状態になる。
【０１０１】
公衆交換網に接続された基地局との間で無線リンク経由で通話するための加入者ユニットにおける動作電力節減のシステムおよび方法を上に説明してきた。電力節減は多様な方法で達成され、その一つは加入者ユニット動作の各状態におけるＴＤＭＡフレームの各時間スロットごとにその時間スロットでの信号処理に必要でない加入者ユニット回路構成部品を画定し、その時間スロットおよび動作状態の期間中はそれら回路構成部品を電源オフ状態にすることによって節減を行う。電源オフ状態への切換えも多様な方法で達成され、回路の電源を実際にオンオフする、またはＣＭＯＳ回路構成部品においてそれら回路要素へのクロック源または入力信号源を制御する、回路構成部品選択信号をオフにする入力信号がハイのとき消費電力の大きい回路構成部品への入力信号を低下させるなどの方法がある。また、相対的に消費電力の大きい回路構成部品に分担させている特定の機能を、相対的に消費電力の小さい回路構成部品に移して高消費電力回路が電源オフ状態に留まる時間を増やすようにすることもできる。
【０１０２】
本発明を特定の実施例について説明してきたが、上記以外の実施例および当業者に自明の変形はすべて本発明の範囲に含まれる。
【産業上の利用可能性】
【０１０３】
本発明は、一般的に無線通信システムに利用することができる。
【符号の説明】
【０１０４】
ＡＣ                交流
ＡＤＣ              アナログ−デジタル変換器
ＡＧＣ              自動利得制御
ＡＳＩＣ            特定用途向け集積回路
ＣＭＯＳ            相補型金属酸化膜半導体
ＣＯＤＥＣ          符復号器
ＣＯＤＥＣＰＤ      ＣＯＤＥＣ電源オフ信号
ＣＰＵ              中央処理装置
ＤＡＣ              デジタル−アナログ変換器
ＤＣ                直流
ＤＤＦ              ＤＩＦ、ＤＤＳ、およびＦＩＲ機能を行うためのＡＳＩＣ
ＤＤＳ              直接デジタル合成
ＤＩＦ              デジタルＩＦ
ＤＩＦＣＬＫ        デジタル中間周波数クロック
ＤＳＰ              デジタルシグナルプロセッサ
ＦＤＡＣ            ＤＩＦ出力のためのＤＡＣ
ＦＩＦＯ            先入れ先出し（待ち行列）メモリ
ＦＩＲ              有限インパルス応答濾波
ＦＬＡＳＨ ＲＡＭ   電気的にプログラム可能な不揮発性ＲＡＭ
ＦＬＡＳＨ＿ＣＳ    ＦＬＡＳＨチップ選択信号
ＩＦ                中間周波数
ＩＦＬＰＢＫ        中間周波数ループバック
ＩＮＴ              補間回路
ＬＳＢ              最下位ビット
ｍｓ                ミリ秒
ＭＳＢ              最上位ビット
Ｐ４ＲＡＭ＿ＣＳ    ピン＿４ ＲＡＭチップ選択信号
ＰＡＥＮ            電力増幅イネーブル
ＰＮＰ              ｐ−、ｎ−、およびｐ−導電型の物質層を有する接合トランジスタ
ＰＲＯＭ            プログラム可能な読出し専用メモリ
ＰＲＯＭ＿ＣＳ      ＰＲＯＭチップ選択信号
ＰＳＫ              位相偏移変調（変調技術）
ＱＰＳＫ            ４相位相偏移変調（変調技術）
ＲＡＭ              ランダムアクセスメモリ
ＲＣＣ              無線制御チャンネル
ＲＦ                無線周波数
Ｒｘ                受信
ＳＤＡＣ            ＤＤＳ出力のためのＤＡＣ
ＳＬＩＣ            加入者線インタフェース回路
ＳＬＡＣ            加入者ループ音声信号回路
ＴＤＭＡ            時分割多元接続
Ｔ／Ｒ              送信／受信
Ｔｘ                送信
ＶＡＧＣ            ＡＧＣ電圧
ＶＯＸ              音声作動送信機  
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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