(57)【要約】【課題】降圧型ＤＣ／ＤＣコンバータの入力電源電圧依存による帰還ループの発振余裕を改善する。【解決手段】  降圧型ＤＣ／ＤＣコンバータ８０には、三角波振幅制御回路１、コンパレータ２、エラーアンプ３、プリドライバ４、電源５、コンデンサＣ２、ダイオードＤ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、抵抗Ｒ４、抵抗Ｒ５、端子Ｐｏｕｔ、端子Ｐｖｉｎ、及び端子Ｐｆが設けられる。三角波振幅制御回路１には、三角波発生回路１０、減衰器１１、ＬＰＦ１２、及び乗算器１３が設けられ、入力電源電圧Ｖｉｎの値に対応して、振幅が可変される振幅可変三角波信号を生成する。【選択図】  図１
2011030336.tif 000002
【特許請求の範囲】
【請求項１】
入力電源電圧が入力され、出力電圧制御用として用いられる三角波を前記入力電源電圧の値に対応して振幅を可変し、振幅可変三角波信号を生成する三角波振幅制御回路を具備することを特徴とする降圧型ＤＣ／ＤＣコンバータ。
【請求項２】
前記三角波振幅制御回路は、
前記入力電源電圧を降圧する減衰器と、前記減衰器から出力される信号の高域成分をカットするＬＰＦと、振幅固定三角波信号を生成する三角波発生回路と、前記ＬＰＦの出力信号及び前記振幅固定三角波信号が入力され、乗算処理を行い、前記振幅可変三角波信号を生成する乗算器と、
を具備することを特徴とする請求項１に記載の降圧型ＤＣ／ＤＣコンバータ。
【請求項３】
前記三角波振幅制御回路は、
前記入力電源電圧を降圧する減衰器と、前記減衰器から出力される信号の高域成分をカットするＬＰＦと、前記ＬＰＦの出力信号をＶ／Ｉ変換するＶ／Ｉ変換器と、ソースが高電位側電源に接続され、ゲート及びドレインが前記Ｖ／Ｉ変換器の出力側に接続される第１の絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記Ｖ／Ｉ変換器の出力側に接続され、前記第１の絶縁ゲート型電界効果トランジスタとカレントミラー回路を構成する第２の絶縁ゲート型電界効果トランジスタと、ハイレベル及びローレベルの値を有するロジック信号を生成するロジック信号発生器と、ドレインが前記第２の絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートに前記ロジック信号が入力され、ソースが低電位側電源に接続される第３の絶縁ゲート型電界効果トランジスタと、一端が前記第３の絶縁ゲート型電界効果トランジスタのドレインに接続され、他端が前記低電位側電源に接続される第１のコンデンサと、
を具備し、前記第２の絶縁ゲート型電界効果トランジスタのドレイン側から前記振幅可変三角波信号を出力することを特徴とする請求項１に記載の降圧型ＤＣ／ＤＣコンバータ。
【請求項４】
前記三角波振幅制御回路は、
前記入力電源電圧を降圧する減衰器と、前記減衰器から出力される信号の高域成分をカットするＬＰＦと、前記ＬＰＦの出力信号をＶ／Ｉ変換するＶ／Ｉ変換器と、振幅固定三角波信号を生成する三角波発生回路と、マイナス側が低電位側電源に接続され、プラス側からバイアス電圧を発生する電源と、ドレインが高電位側電源に接続され、ゲートに前記振幅固定三角波信号が入力され、ソースが前記Ｖ／Ｉ変換器の出力側に接続される第１の絶縁ゲート型電界効果トランジスタと、ゲートに前記振幅固定三角波信号及び前記バイアス電圧が入力され、ソースが前記Ｖ／Ｉ変換器の出力側に接続される第２の絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲート及びドレインが前記第２の絶縁ゲート型電界効果トランジスタのドレインに接続される第３の絶縁ゲート型電界効果トランジスタと、ソースが前記高電位側電源に接続され、ゲートが前記第２の絶縁ゲート型電界効果トランジスタのドレインに接続され、前記第３の絶縁ゲート型電界効果トランジスタとカレントミラー回路を構成する第４の絶縁ゲート型電界効果トランジスタと、一端が前記第４の絶縁ゲート型電界効果トランジスタのドレインに接続され、他端が前記低電位側電源に接続される第１の抵抗と、
を具備し、前記第４の絶縁ゲート型電界効果トランジスタのドレイン側から前記振幅可変三角波信号を出力することを特徴とする請求項１に記載の降圧型ＤＣ／ＤＣコンバータ。
【請求項５】
前記Ｖ／Ｉ変換器は、
入力側のプラスポートに前記ＬＰＦの出力信号が入力されるオペアンプと、ゲートに前記オペアンプの出力信号が入力され、ドレイン側からＶ／Ｉ変換された信号が出力され、ソースが前記オペアンプの入力側のマイナスポートに接続される第５の絶縁ゲート型電界効果トランジスタと、一端が前記第５の絶縁ゲート型電界効果トランジスタのソースに接続され、他端が前記低電位側電源に接続される第２の抵抗と、
を具備することを特徴とする請求項３又は４に記載の降圧型ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧型ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
移動体端末、デジタルカメラ、パソコン等の携帯型電子機器には、高効率で電力変換し、所定の電源電圧を得ることができるスイッチングレギュレータを用いた降圧型ＤＣ／ＤＣコンバータが多用される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される降圧型ＤＣ／ＤＣコンバータの発振安定度は、入力電源電圧と比較三角波振幅の比によって決定するＰＷＭ駆動ゲインが支配的である。通常、入力電源電圧が低い状態で最適なゲイン設定を行っているが、入力電源電圧が高くなった場合、帰還量が増大して発振する可能性が高くなるという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２２３５６２号公報（頁７、図２）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、入力電源電圧依存による帰還ループの発振余裕を改善することができる降圧型ＤＣ／ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の降圧型ＤＣ／ＤＣコンバータは、入力電源電圧が入力され、出力電圧制御用として用いられる三角波を前記入力電源電圧の値に対応して振幅を可変し、振幅可変三角波信号を生成する三角波振幅制御回路を具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、入力電源電圧依存による帰還ループの発振余裕を改善することができる降圧型ＤＣ／ＤＣコンバータを提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施例１に係る降圧型ＤＣ／ＤＣコンバータの構成を示す回路図。
【図２】本発明の実施例１に係る比較三角波振幅の波形を示す図。
【図３】本発明の実施例１に係る降圧型ＤＣ／ＤＣコンバータの位相及び利得特性を示す図。
【図４】本発明の実施例１に係る比較例の降圧型ＤＣ／ＤＣコンバータの位相及び利得特性を示す図。
【図５】本発明の実施例２に係る三角波振幅制御回路を示す回路図。
【図６】本発明の実施例３に係る三角波振幅制御回路を示す回路図。
【発明を実施するための形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る降圧型ＤＣ／ＤＣコンバータについて、図面を参照して説明する。図１は降圧型ＤＣ／ＤＣコンバータの構成を示す回路図、図２は比較三角波振幅の波形を示す図である。本実施例では、入力電源電圧に応じて比較三角波振幅電圧を変化させている。
【００１１】
図１に示すように、降圧型ＤＣ／ＤＣコンバータ８０には、三角波振幅制御回路１、コンパレータ２、エラーアンプ３、プリドライバ４、電源５、コンデンサＣ２、ダイオードＤ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、抵抗Ｒ４、抵抗Ｒ５、端子Ｐｏｕｔ、端子Ｐｖｉｎ、及び端子Ｐｆが設けられる。
【００１２】
降圧型ＤＣ／ＤＣコンバータ８０は、電源端子としての端子Ｖｉｎを介して、外部電源である電源６で生成される電源電圧を入力電源電圧Ｖｉｎとして入力する。降圧型ＤＣ／ＤＣコンバータ８０は、出力端子としての端子Ｖｏｕｔを介して、入力電源電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔを出力する。降圧型ＤＣ／ＤＣコンバータ８０は、移動体端末、デジタルカメラ、パソコン等の携帯型電子機器などに使用されるスイッチングレギュレータを用いた降圧型ＤＣ／ＤＣコンバータである。
【００１３】
降圧型ＤＣ／ＤＣコンバータ８０には、外付け部品が設けられる。インダクタＬ１は、降圧型ＤＣ／ＤＣコンバータ８０の外部に設けられ、一端が端子Ｐｏｕｔに接続され、他端（ノードＮ７）が端子Ｐｆに接続される。帰還信号であるノードＮ７の信号は、端子Ｐｆを介してエラーアンプ３に帰還入力される。コンデンサＣｏｕｔは、降圧型ＤＣ／ＤＣコンバータ８０の外部に設けられ、一端がノードＮ７に接続され、他端が接地電位である低電位側電源Ｖｓｓに接続される。コンデンサＣｏｕｔは、安定化コンデンサとして機能する。コンデンサＣｏｕｔは、例えば数十μＦ以上の比較的大きな容量を有する。
【００１４】
負荷１１は、降圧型ＤＣ／ＤＣコンバータ８０の外部に設けられ、一端がノードＮ７に接続され、他端が低電位側電源Ｖｓｓに接続され、降圧された出力電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔが降圧型ＤＣ／ＤＣコンバータ８０から供給される。
【００１５】
三角波振幅制御回路１には、三角波発生回路１０、減衰器１１、ＬＰＦ１２、及び乗算器１３が設けられる。三角波振幅制御回路１は、入力電源電圧Ｖｉｎの値に対応して、振幅が可変される振幅可変三角波信号を生成し、ノードＮ３から出力する。
【００１６】
三角波発生回路１０は、振幅固定三角波信号を発生する。減衰器１１は、端子ＶｉｎとＬＰＦ１２の間に設けられ、抵抗Ｒ１及び抵抗Ｒ２が設けられる。減衰器１１は、入力電源電圧Ｖｉｎを減衰（抵抗分割）した電圧を発生し、ノードＮ１から出力する。抵抗Ｒ１は、一端に入力電源電圧Ｖｉｎが印加され、他端がノードＮ１に接続される。抵抗Ｒ２は、一端がノードＮ１に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００１７】
ＬＰＦ１２は、減衰器１１及び乗算器１３の間に設けられ、抵抗Ｒ３及びコンデンサＣ１が設けられる。ＬＰＦ１２は、減衰器１１から出力されるノードＮ１の信号の高域をカットする。ＬＰＦ１２は、入力電源電圧Ｖｉｎのリップル成分を除去する。抵抗Ｒ３は、一端がノードＮ１に接続され、他端がノードＮ２に接続される。コンデンサＣ１は、一端がノードＮ２に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００１８】
乗算器１３は、ＬＰＦ１２及び三角波発生回路１０とコンパレータ２の間に設けられ、ＬＰＦ１２の出力信号（ノードＮ２の信号）と三角波発生回路１０から出力される振幅固定三角波信号が入力され、乗算処理を行い、乗算処理により生成される振幅可変三角波信号をノードＮ３から出力する。
【００１９】
図２に示すように、ノードＮ３の信号である比較三角波信号Ｓｎ３は、入力電源電圧Ｖｉｎが低い場合（Ｖｉｎ（Ｌ））、比較三角波振幅電圧Ｖｓｌｏｐｅ１を有する信号｛Ｓｎ３（＠Ｖｉｎ（Ｌ））｝となる。入力電源電圧Ｖｉｎが高い場合（Ｖｉｎ（Ｈ））、比較三角波振幅電圧Ｖｓｌｏｐｅ１よりも電圧の高い比較三角波振幅電圧Ｖｓｌｏｐｅ２を有する信号｛Ｓｎ３（＠Ｖｉｎ（Ｈ））｝となる。
【００２０】
出力電圧Ｖｏｕｔが１Ｖ、入力電源電圧Ｖｉｎの最大値が４０Ｖ、入力電源電圧Ｖｉｎの最小値が６Ｖの場合、例えば、Ｓｎ３（＠Ｖｉｎ（Ｈ））の比較三角波振幅電圧Ｖｓｌｏｐｅ２が５Ｖ、Ｓｎ３（＠Ｖｉｎ（Ｌ））の比較三角波振幅電圧Ｖｓｌｏｐｅ１が１Ｖに設定される。
【００２１】
電源５は、マイナス側が低電位側電源Ｖｓｓに接続され、プラス側から基準電圧Ｖｒｅｆを発生する。抵抗Ｒ４は、電源５と抵抗Ｒ５及びエラーアンプ３の間に設けられ、一端が電源５のプラス側に接続され、他端がノードＮ４に接続される。抵抗Ｒ５は、抵抗Ｒ４及びエラーアンプ３とコンデンサＣ２の間に設けられ、一端がノードＮ４に接続される。コンデンサＣ２は、抵抗Ｒ５とエラーアンプ３及びコンパレータ２の間に設けられ、一端が抵抗Ｒ５の他端に接続され、他端がノードＮ５に接続される。
【００２２】
エラーアンプ３は、ノードＮ４及び端子ＰｆとノードＮ５の間に設けられ、ノードＮ４の信号が入力側のマイナスポートに入力され、帰還信号（ノードＮ７の信号）が入力側のプラスポートに入力され、比較増幅した信号をノードＮ５に出力する。
【００２３】
コンパレータ２は、三角波振幅制御回路１及びノードＮ５とプリドライバ４の間に設けられ、入力側のプラスポートに振幅可変三角波信号（ノードＮ３の信号）が入力され、入力側のマイナスポートに比較結果に応じた誤差電圧であるノードＮ５の信号が入力され、振幅可変三角波信号を誤差電圧でスライスしてＰＷＭパルスを発生する。
【００２４】
プリドライバ４は、高電位側が入力電源電圧Ｖｉｎとなり、低電位側が低電位側電源Ｖｓｓとなり、コンパレータ２とＰｃｈ  ＭＯＳトランジスタＰＴ１の間に設けられ、コンパレータ２から出力されるＰＷＭパルスが入力され、ＰＷＭパルスに応じてＰｃｈ  ＭＯＳトランジスタＰＴ１のオン・オフを制御する制御信号を発生する。
【００２５】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソースに入力電源電圧Ｖｉｎが印加され、ゲートにプリドライバ４から出力される制御信号が入力され、ドレインがノードＮ６に接続され、制御信号に基づいてオン・オフ動作し、降圧された信号をドレイン側（ノードＮ６）から出力する出力トランジスタである。ダイオードＤ１は、カソードがノードＮ６に接続され、アノードが低電位側電源Ｖｓｓ６に接続される。
【００２６】
ここで、ＭＯＳトランジスタは、絶縁ゲート型電界効果トランジスタと呼称される。ＭＯＳトランジスタは、ゲート絶縁膜がシリコン酸化膜から構成され、ＭＯＳＦＥＴとも呼称される。なお、絶縁ゲート型電界効果トランジスタには、ＭＯＳトランジスタ及びＭＩＳトランジスタが含まれる。
【００２７】
次に、降圧型ＤＣ／ＤＣコンバータの特性について図３及び図４を参照して説明する。図３は降圧型ＤＣ／ＤＣコンバータの位相及び利得特性を示す図。図４は比較例の降圧型ＤＣ／ＤＣコンバータの位相及び利得特性を示す図である。
【００２８】
ここで、比較例の降圧型ＤＣ／ＤＣコンバータとは、三角波振幅電圧が固定されたものである。スイッチング制御される降圧型ＤＣ／ＤＣコンバータの帰還系のゲイン（利得）特性Ｇｖｏ（ｓ）は、
【数１】
2011030336.tif 000003
【００２９】
と表される。なお、Ｖｉｎは入力電源電圧、Ｖｓｌｏｐｅは比較三角波振幅電圧、（ＶＩＮ／Ｖｓｌｏｐｅ）はＰＷＭ駆動変換ゲイン（利得）、ω１１はエラーアンプの零点角周波数、ω１２はエラーアンプの極点角周波数、ω２０はＬＰＦの極点角周波数、ξは選択係数である。
【００３０】
帰還ゲイン（利得）を１に設定した場合、上記関係から発振安定条件は、ゲイン（利得）1となる周波数帯での位相特性（−１８０°に対する余裕度）で決定される。発振安定度は、入力電源電圧Ｖｉｎと比較三角波振幅電圧の比にて決定されるＰＷＭ駆動変換ゲイン（利得）が支配的である。
【００３１】
図３に示すように、本実施例の降圧型ＤＣ／ＤＣコンバータ８０では、入力電源電圧Ｖｉｎが低い状態（Ｖｉｎ（Ｌ））で最適なゲイン（利得）設定がされ、ゲイン（利得）１となる周波数帯での位相余裕（−１８０°に対する余裕度）は１１°と比較的大きな値を有する。
【００３２】
入力電源電圧Ｖｉｎが高い状態（Ｖｉｎ（Ｈ））では、三角波振幅制御回路１が比較三角波信号であるノードＮ３の信号を入力電源電圧Ｖｉｎの値に対応するように、デューティを変化させずに振幅を大きくする。このため、帰還量が増大するのを抑制でき、ゲイン（利得）１となる周波数帯での位相余裕は、入力電源電圧Ｖｉｎが低い状態（Ｖｉｎ（Ｌ））と同等の１１°と比較的大きな値を有する。したがって、入力電源電圧Ｖｉｎ依存による帰還ループの発振余裕を向上させることができる。
【００３３】
一方、図４に示すように、比較例の降圧型ＤＣ／ＤＣコンバータでは、入力電源電圧Ｖｉｎが低い状態（Ｖｉｎ（Ｌ））で最適なゲイン（利得）設定がされ、ゲイン（利得）１となる周波数帯での位相余裕（−１８０°に対する余裕度）は１１°と比較的大きな値を有する。
【００３４】
ところが、入力電源電圧Ｖｉｎが高い状態（Ｖｉｎ（Ｈ））では、比較三角波信号が振幅固定されているので、入力電源電圧Ｖｉｎの値に対応するように、デューティを変化させている。このため、帰還量が増大し、ゲイン（利得）１となる周波数帯での位相余裕は、４°と小さな値を有する。したがって、入力電源電圧Ｖｉｎが高い状態では、発振する可能性が大幅に高くなる。
【００３５】
上述したように、本実施例の降圧型ＤＣ／ＤＣコンバータでは、三角波振幅制御回路１、コンパレータ２、エラーアンプ３、プリドライバ４、電源５、コンデンサＣ２、ダイオードＤ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、抵抗Ｒ４、抵抗Ｒ５、端子Ｐｏｕｔ、端子Ｐｖｉｎ、及び端子Ｐｆが設けられる。三角波振幅制御回路１には、三角波発生回路１０、減衰器１１、ＬＰＦ１２、及び乗算器１３が設けられ、入力電源電圧Ｖｉｎの値に対応して、振幅が可変される振幅可変三角波信号を生成する。
【００３６】
このため、入力電源電圧Ｖｉｎが高い状態でも、帰還量が増大するのを抑制でき、ゲイン（利得）１となる周波数帯での位相余裕を入力電源電圧Ｖｉｎが低い状態と同等な値にすることができる。したがって、降圧型ＤＣ／ＤＣコンバータ８０の入力電源電圧Ｖｉｎ依存による帰還ループの発振余裕を向上させることができる。
【００３７】
なお、本実施例では、出力トラジスタにＰｃｈ  ＭＯＳトランジスタを用いているが、代わりにＮｃｈ  ＭＯＳトランジスタを用いてもよい。また、非同期整流型で、降圧型ＤＣ／ＤＣコンバータに適用したが、同期整流型で、降圧型ＤＣ／ＤＣコンバータなどにも適用することができる。同期整流型の場合、ハイサイド側の出力トランジスタ及びローサイド側の出力トランジスタがＰｃｈ  ＭＯＳトランジスタ、ハイサイド側の出力トランジスタ及びローサイド側の出力トランジスタがＮｃｈ  ＭＯＳトランジスタ、ハイサイド側の出力トランジスタがＰｃｈ  ＭＯＳトランジスタでローサイド側の出力トランジスタがＮｃｈ  ＭＯＳトランジスタがある。
【実施例２】
【００３８】
次に、本発明の実施例２に係る降圧型ＤＣ／ＤＣコンバータについて、図面を参照して説明する。図５は三角波振幅制御回路を示す回路図である。本実施例では、三角波振幅制御回路の構成を変更している。
【００３９】
図５に示すように、三角波振幅制御回路１ａには、減衰器１１ａ、ＬＰＦ１２ａ、Ｖ／Ｉ変換器１４ａ、ロジック信号発生器１５、コンデンサＣ１２、Ｎｃｈ  ＭＯＳトランジスタＮＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、及びＰｃｈ  ＭＯＳトランジスタＰＴ３が設けられる。なお、三角波振幅制御回路１ａが設けられる降圧型ＤＣ／ＤＣコンバータは、三角波振幅制御回路１ａ以外の構成が実施例１と同様なので三角波振幅制御回路１ａ以外の説明を省略する。
【００４０】
三角波振幅制御回路１ａは、入力電源電圧Ｖｉｎの値に対応して、振幅が可変される振幅可変三角波信号を生成し、ノードＮ３から出力する。
【００４１】
減衰器１１ａは、抵抗Ｒ１１及び抵抗Ｒ１２が設けられる。減衰器１１ａは、入力電源電圧Ｖｉｎを減衰（抵抗分割）した電圧を発生し、ノードＮ１から出力する。抵抗Ｒ１１は、一端に入力電源電圧Ｖｉｎが印加され、他端がノードＮ１に接続される。抵抗Ｒ１２は、一端がノードＮ１に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００４２】
ＬＰＦ１２ａは、減衰器１１ａ及びＶ／Ｉ変換器１４ａの間に設けられ、抵抗Ｒ１３及びコンデンサＣ１１が設けられる。ＬＰＦ１２ａは、減衰器１１ａから出力されるノードＮ１の信号の高域をカットする。ＬＰＦ１２ａは、入力電源電圧Ｖｉｎのリップル成分を除去する。抵抗Ｒ１３は、一端がノードＮ１に接続され、他端がノードＮ２に接続される。コンデンサＣ１１は、一端がノードＮ２に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００４３】
Ｖ／Ｉ変換器１４ａは、ＬＰＦ１２ａ（ノードＮ２）とノードＮ１１の間に設けられ、オペアンプ２１、Ｎｃｈ  ＭＯＳトランジスタＮＴ１、及び抵抗Ｒ１４が設けられる。
【００４４】
オペアンプ２１は、入力側のプラスポートにＬＰＦ１２ａの出力信号（ノードＮ２の信号）が入力され、入力側のマイナスポートにノードＮ１２の信号が帰還入力され、増幅した信号を出力する。Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ゲートにオペアンプ２１の出力信号が入力され、ソースがノードＮ１２に接続され、ドレイン側（ノードＮ１１）からＶ／Ｉ変換された信号を出力する。抵抗Ｒ１４は、一端がノードＮ１２に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００４５】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ゲート及びドレインにノードＮ１１の信号（Ｖ／Ｉ変換された信号）が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ３は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにノードＮ１１の信号（Ｖ／Ｉ変換された信号）が入力され、ドレインがノードＮ３に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ２及びＰＴ３は、カレントミラー回路を構成する。
【００４６】
ロジック信号発生器１５は、ハイレベル及びローレベルを有し、ハイレベル及びローレベルの期間が可変されるロジック信号を発生する。コンデンサＣ１２は、一端がノードＮ３に接続され、他端が低電位側電源Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ドレインがノードＮ３に接続され、ゲートにロジック信号発生器１５から出力されるロジック信号が入力され、ソースが低電位側電源Ｖｓｓに接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、コンデンサＣ１２の電荷を、ロジック信号により急速放電する。
【００４７】
上述したように、本実施例の降圧型ＤＣ／ＤＣコンバータでは、三角波振幅制御回路１ａには、減衰器１１ａ、ＬＰＦ１２ａ、Ｖ／Ｉ変換器１４ａ、ロジック信号発生器１５、コンデンサＣ１２、Ｎｃｈ  ＭＯＳトランジスタＮＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、及びＰｃｈ  ＭＯＳトランジスタＰＴ３が設けられ、入力電源電圧Ｖｉｎの値に対応して、振幅が可変される振幅可変三角波信号を生成する。
【００４８】
このため、入力電源電圧Ｖｉｎが高い状態でも、帰還量が増大するのを抑制でき、ゲイン（利得）１となる周波数帯での位相余裕を入力電源電圧Ｖｉｎが低い状態と同等な値にすることができる。したがって、降圧型ＤＣ／ＤＣコンバータの入力電源電圧Ｖｉｎ依存による帰還ループの発振余裕を向上させることができる。
【実施例３】
【００４９】
次に、本発明の実施例３に係る降圧型ＤＣ／ＤＣコンバータについて、図面を参照して説明する。図６は三角波振幅制御回路を示す回路図である。本実施例では、三角波振幅制御回路の構成を変更している。
【００５０】
図６に示すように、三角波振幅制御回路１ｂには、減衰器１１ｂ、ＬＰＦ１２ｂ、Ｖ／Ｉ変換器１４ｂ、三角波発生回路３１、電源３２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、及び抵抗Ｒ２５が設けられる。なお、三角波振幅制御回路１ｂが設けられる降圧型ＤＣ／ＤＣコンバータは、三角波振幅制御回路１ｂ以外の構成が実施例１と同様なので三角波振幅制御回路１ｂ以外の説明を省略する。
【００５１】
三角波振幅制御回路１ｂは、入力電源電圧Ｖｉｎの値に対応して、振幅が可変される振幅可変三角波信号を生成し、ノードＮ３から出力する。
【００５２】
減衰器１１ｂは、抵抗Ｒ２１及び抵抗Ｒ２２が設けられる。減衰器１１ｂは、入力電源電圧Ｖｉｎを減衰（抵抗分割）した電圧を発生し、ノードＮ１から出力する。抵抗Ｒ２１は、一端に入力電源電圧Ｖｉｎが印加され、他端がノードＮ１に接続される。抵抗Ｒ２２は、一端がノードＮ１に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００５３】
ＬＰＦ１２ｂは、減衰器１１ｂ及びＶ／Ｉ変換器１４ｂの間に設けられ、抵抗Ｒ２３及びコンデンサＣ２１が設けられる。ＬＰＦ１２ｂは、減衰器１１ｂから出力されるノードＮ１の信号の高域をカットする。ＬＰＦ１２ｂは、入力電源電圧Ｖｉｎのリップル成分を除去する。抵抗Ｒ２３は、一端がノードＮ１に接続され、他端がノードＮ２に接続される。コンデンサＣ１１は、一端がノードＮ２に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００５４】
Ｖ／Ｉ変換器１４ｂは、ＬＰＦ１２ｂ（ノードＮ２）とノードＮ１１の間に設けられ、オペアンプ２２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１、及び抵抗Ｒ２４が設けられる。
【００５５】
オペアンプ２２は、入力側のプラスポートにＬＰＦ１２ｂの出力信号（ノードＮ２の信号）が入力され、入力側のマイナスポートにノードＮ１２の信号が帰還入力され、増幅した信号を出力する。Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は、ゲートにオペアンプ２２の出力信号が入力され、ソースがノードＮ１２に接続され、ドレイン側（ノードＮ１１）からＶ／Ｉ変換された信号を出力する。抵抗Ｒ２４は、一端がノードＮ１２に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００５６】
三角波発生回路３１は、振幅固定三角波信号を発生する。電源３２は、マイナス側が低電位側電源Ｖｓｓに接続され、プラス側からバイアス電圧Ｖｂｉａｓを発生する。
【００５７】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１２は、ドレインが高電位側電源Ｖｄｄに接続され、ゲートに三角波発生回路３１から出力される振幅固定三角波信号が入力され、ソースにノードＮ１１の信号（Ｖ／Ｉ変換された信号）が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１３は、ドレインがノードＮ２２に接続され、ゲートに振幅固定三角波信号及びバイアス電圧Ｖｂｉａｓが入力され、ソースにノードＮ１１の信号（Ｖ／Ｉ変換された信号）が入力される。
【００５８】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１１は、ソースが高電位側電源Ｖｄｄに接続され、ゲート及びドレインがノードＮ２２に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートがノードＮ２２に接続され、ドレインがノードＮ３に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＰＴ１２は、カレントミラー回路を構成する。抵抗Ｒ２５は、一端がノードＮ３に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００５９】
上述したように、本実施例の電源装置では、三角波振幅制御回路１ｂには、減衰器１１ｂ、ＬＰＦ１２ｂ、Ｖ／Ｉ変換器１４ｂ、三角波発生回路３１、電源３２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１２、Ｎｃｈ  ＭＯＳトランジスタＮＴ１３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、及び抵抗Ｒ２５が設けられ、入力電源電圧Ｖｉｎの値に対応して、振幅が可変される振幅可変三角波信号を生成する。
【００６０】
このため、入力電源電圧Ｖｉｎが高い状態でも、帰還量が増大するのを抑制でき、ゲイン（利得）１となる周波数帯での位相余裕を入力電源電圧Ｖｉｎが低い状態と同等な値にすることができる。したがって、降圧型ＤＣ／ＤＣコンバータの入力電源電圧Ｖｉｎ依存による帰還ループの発振余裕を向上させることができる。
【００６１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６２】
実施例では、降圧型ＤＣ／ＤＣコンバータに適用しているが、オーディオ用Ｄ級アンプなどにも適用することができる。
【００６３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  入力電源電圧が入力され、出力電圧制御用として用いられる三角波を前記入力電源電圧の値に対応して振幅を可変し、振幅可変三角波信号を生成する三角波振幅制御回路と、ソースに前記入力電源電圧が印加され、ゲートに入力される制御信号によりオン・オフ動作して降圧された出力電圧をドレイン側から出力端子に出力する絶縁ゲート型電界効果トランジスタとを具備する降圧型ＤＣ／ＤＣコンバータ。
【００６４】
（付記２）  前記出力端子と低電位側電源の間に設けられ、縦続接続される外部インダクタと外部コンデンサの間から発生する帰還信号が端子を介してエラーアンプに帰還入力される付記１に記載の降圧型ＤＣ／ＤＣコンバータ。
【符号の説明】
【００６５】
１、１ａ、１ｂ  三角波振幅制御回路
２  コンパレータ
３  エラーアンプ
４  プリドライバ
５、６、３２  電源
７  負荷
１０  三角波発生回路
１１、１１ａ、１１ｂ  減衰器
１２、１２ａ、１２ｂ  ＬＰＦ
１３  乗算器
１４ａ、１４ｂ  Ｖ／Ｉ変換器
１５  ロジック信号発生器
２１、２２  オペアンプ
８０  降圧型ＤＣ／ＤＣコンバータ
Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃｏｕｔ  コンデンサ
Ｄ１  ダイオード
Ｉｏｕｔ  出力電流
Ｌ１  インダクタ
Ｎ１〜Ｎ７、Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２  ノード
ＮＴ１、ＮＴ２、ＮＴ１１〜ＮＴ１３  Ｎｃｈ  ＭＯＳトランジスタ
ＰＴ１〜ＰＴ３、ＰＴ１１、ＰＴ１２  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１〜Ｒ５、Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２５  抵抗
Ｐｏｕｔ、Ｐｖｉｎ、Ｐｆ  端子
Ｖｂｉａｓ  バイアス電圧
Ｖｄｄ  高電位側電源
Ｖｉｎ  入力電源電圧
Ｖｏｕｔ  出力電圧
Ｖｒｅｆ  基準電圧
Ｖｓｌｏｐｅ１、Ｖｓｌｏｐｅ２  比較三角波振幅電圧
Ｖｓｓ  低電位側電源
【図１】
2011030336.tif 000004
【図２】
2011030336.tif 000005
【図３】
2011030336.tif 000006
【図４】
2011030336.tif 000007
【図５】
2011030336.tif 000008
【図６】
2011030336.tif 000009