(57)【要約】【課題】ビット線が階層化された半導体装置においてセンス感度を向上させる。【解決手段】グローバルビット線ＧＢＬ１，ＢＧＬ２の電位差を増幅するセンスアンプＳＡと、グローバルビット線ＧＢＬ１，ＢＧＬ２に接続された複数の階層スイッチＳＷと、階層スイッチＳＷを介してグローバルビット線ＧＢＬ１，ＧＢＬ２にそれぞれ接続される複数のローカルビット線を含むメモリマットＭＡＴ１，ＭＡＴ２と、階層スイッチＳＷを活性化させる制御回路と、を備える。制御回路は、グローバルビット線ＧＢＬ１，ＧＢＬ２に沿ったセンスアンプＳＡからの距離が互いに等しい階層スイッチＳＷを活性化させる。本発明によれば、どのローカルビット線が選択された場合であっても、寄生ＣＲ分布定数に差が生じないことから、センス感度の低下を防止することが可能となる。【選択図】図１
2011034614.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のグローバルビット線と、
前記第１のグローバルビット線に接続された複数の第１の階層スイッチと、前記複数の第１の階層スイッチのうち、それぞれ対応する第１の階層スイッチを介して前記第１のグローバルビット線に接続される複数の第１のローカルビット線とを含む第１のメモリマットと、
前記第２のグローバルビット線に接続された複数の第２の階層スイッチと、前記複数の第２の階層スイッチのうち、それぞれ対応する第２の階層スイッチを介して前記第２のグローバルビット線に接続される複数の第２のローカルビット線とを含む第２のメモリマットと、
前記第１と第２のメモリマットの間に配置され、前記第１及び第２のグローバルビット線の電位差を増幅するセンスアンプと、
前記複数の第１の階層スイッチのいずれか及び前記複数の第２の階層スイッチのいずれかを活性化させる制御回路と、を備え、
前記制御回路は、前記第１及び第２のグローバルビット線に沿った前記センスアンプからの距離が互いに等しい前記第１及び第２の階層スイッチを活性化させることを特徴とする半導体装置。
【請求項２】
前記制御回路は、活性化させた第１及び第２の階層スイッチに対応する第１及び第２のローカルビット線のうち、一方をいずれかのメモリセルに接続し、他方をいずれのメモリセルにも接続しないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第１及び第２のローカルビット線はそれぞれ複数のメモリセルに接続されており、
複数の前記メモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
前記セルトランジスタは、半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のトランジスタからなる、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２の階層スイッチは、前記ピラー型のトランジスタからなる、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
すべての前記ローカルビット線は前記半導体基板に埋め込まれており、すべての前記グローバルビット線は前記半導体基板上に設けられていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
一方向に並べて配置された第１及び第２のメモリマットであって、それぞれ前記一方向に配列された複数のメモリブロックを有する第１及び第２のメモリマットと、
前記第１及び第２のメモリマットにそれぞれ割り当てられた第１及び第２のグローバルビット線と、
前記第１及び第２のメモリマット間に配置され、前記第１及び第２のグローバルビット線の電位差を増幅する第１のセンスアンプと、
前記第１及び第２のメモリマットの動作を制御する制御回路と、を備え、
前記第１のメモリマットに含まれる前記複数のメモリブロックのそれぞれは、ローカルビット線と、前記ローカルビット線と前記第１のグローバルビット線とを接続する階層スイッチと、前記ローカルビット線に割り当てられた複数のメモリセルと、前記複数のメモリセルにそれぞれ割り当てられ、いずれかのメモリセルを前記ローカルビット線に接続するための複数のワード線とを有し、
前記第２のメモリマットに含まれる前記複数のメモリブロックのそれぞれは、ローカルビット線と、前記ローカルビット線と前記第２のグローバルビット線とを接続する階層スイッチと、前記ローカルビット線に割り当てられた複数のメモリセルと、前記複数のメモリセルにそれぞれ割り当てられ、いずれかのメモリセルを前記ローカルビット線に接続するための複数のワード線とを有し、
前記制御回路は、前記第１のメモリマットに含まれる複数のメモリブロックのうち、所定のメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、前記所定のメモリブロックに設けられた前記階層スイッチを活性化させるとともに、前記第２のメモリマットに含まれる複数のメモリブロックのうち、前記第１のセンスアンプを基準として前記第１のメモリマットの前記所定のメモリブロックと対称となる位置のメモリブロックに設けられた前記階層スイッチを活性化させることを特徴とする半導体装置。
【請求項７】
前記制御回路は、前記第２のメモリマットに含まれる前記複数のワード線のいずれも選択しないことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のセンスアンプとの間に前記第１のメモリマットを挟むように配置され、前記一方向に配列された複数のメモリブロックを有する第３のメモリマットと、
前記第３のメモリマットに割り当てられた第３のグローバルビット線と、
前記第１のメモリマットに割り当てられた第４のグローバルビット線と、
前記第１及び第３のメモリマット間に配置され、前記第４及び第３のグローバルビット線の電位差を増幅する第２のセンスアンプと、をさらに備え、
前記第３のメモリマットに含まれる前記複数のメモリブロックのそれぞれは、ローカルビット線と、前記ローカルビット線と前記第３のグローバルビット線とを接続する階層スイッチと、前記ローカルビット線に割り当てられた複数のメモリセルと、前記複数のメモリセルにそれぞれ割り当てられ、いずれかのメモリセルを前記ローカルビット線に接続するための複数のワード線とを有し、
前記第１のメモリマットに含まれる前記複数のメモリブロックのそれぞれは、更に、第２のローカルビット線と、前記第２のローカルビット線と前記第４のグローバルビット線とを接続する第２の階層スイッチと、前記第２のローカルビット線に割り当てられた複数の第２のメモリセルとを有し、前記複数のワード線は、前記複数の第２のメモリセルにそれぞれ割り当てられ、いずれかの第２のメモリセルを前記第２のローカルビット線に接続し、
前記制御回路は、前記第１のメモリマットに含まれる複数のメモリブロックのうち、所定のメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、前記所定のメモリブロックに設けられた前記第２の階層スイッチを活性化させるとともに、前記第３のメモリマットに含まれる複数のメモリブロックのうち、前記第２のセンスアンプを基準として前記第１のメモリマットの前記所定のメモリブロックと対称となる位置のメモリブロックに設けられた前記階層スイッチを活性化させることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記制御回路は、前記第３のメモリマットに含まれる前記複数のワード線のいずれも選択しないことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
複数の前記ローカルビット線は、それぞれ複数のメモリセルに接続されており、
複数の前記メモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
前記セルトランジスタは、半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のトランジスタからなる、ことを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
複数の前記階層スイッチは、前記ピラー型のトランジスタからなる、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
すべての前記ローカルビット線は半導体基板に埋め込まれており、すべての前記グローバルビット線は前記半導体基板上に設けられていることを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
第１および第２グローバルビット線と、
これらグローバルビット線に接続されたセンスアンプと、
前記第１グローバルビット線に対応して設けられた複数の第１メモリブロックであって、それぞれが、ワード線、ローカルビット線、これらワード線およびローカルビット線に接続されるメモリセル、並びに前記第１グローバルビット線と前記ローカルビット線との間に設けられ選択状態のときに導通する階層スイッチ、をそれぞれ有する複数の第１メモリブロックと、
前記第２グローバルビット線に対応して設けられた複数の第２メモリブロックであって、それぞれが、ワード線、ローカルビット線、前記第２グローバルビット線およびローカルビット線との間に設けられ選択状態のときに導通する階層スイッチ、をそれぞれ有する複数の第２メモリブロックと、を備え、
前記複数の第１メモリブロックの各々は、前記センスアンプを挟んで対称の位置に存在する前記第２メモリブロックと対を成し、当該対を成す前記第１および第２メモリブロックが選択される、ことを特徴とする半導体装置。
【請求項１４】
請求項１３において、
更に、第３および第４グローバルビット線と、前記第３および第４グローバルビット線に接続され、前記センスアンプとの間に前記複数の第１メモリブロックを挟んで設けられた第２のセンスアンプと、
前記第３グローバルビット線に対応して設けられた複数の第３メモリブロックであって、それぞれが、ワード線、ローカルビット線、前記第３グローバルビット線およびローカルビット線との間に設けられ選択状態のときに導通する階層スイッチ、をそれぞれ有し、前記複数の第１メモリブロックとの間に前記第２のセンスアンプを挟んで設けられた複数の第３メモリブロックと、を備え、
前記複数の第１メモリブロックのそれぞれは、前記第４グローバルビット線に対応して設けられた前記複数の第２メモリブロックであって、更に、それぞれが、前記ワード線、第２のローカルビット線、前記ワード線および前記第２のローカルビット線に接続される第２のメモリセル、並びに前記第４グローバルビット線および前記第２のローカルビット線との間に設けられ選択状態のときに導通する第２の階層スイッチ、を有し、
前記複数の第２メモリブロックの各々は、前記第２のセンスアンプを挟んで対称の位置に存在する前記第３メモリブロックと対を成し、当該対を成す前記第２および第３メモリブロックが選択される、ことを特徴とする半導体装置。
【請求項１５】
それぞれが、ローカルビット線に接続されたメモリセルと階層スイッチとを含む複数のメモリブロックが第１の方向に配置され、複数の前記階層スイッチに共通に接続されるグローバルビット線を、それぞれ含む複数のメモリマットと、
第１と第２のセンスアンプと、を備え、
前記第１のセンスアンプは、前記第１の方向に配置される第１と第２の前記メモリマットとの間に配置され、
前記第２のセンスアンプは、前記第１のセンスアンプとの間に前記第１のメモリマットを挟むように配置され、且つ前記第１の方向に配置される第１と第３の前記メモリマットとの間に配置され、
前記第１メモリマットの第１のグローバルビット線と前記第２メモリマットの第２のグローバルビット線が、前記第１のセンスアンプに接続され、
前記第１メモリマットの第３のグローバルビット線と前記第３メモリマットの第４のグローバルビット線が、前記第２のセンスアンプに接続され、
前記第１メモリマットの複数のメモリブロックのうち第１のメモリブロックが選択され、前記第１と第３のグローバルビット線にそれぞれ対応するメモリセルの情報がそれぞれ対応するローカルビット線と階層スイッチを介して前記第１と第３のグローバルビット線にそれぞれ伝達され、
前記第１のセンスアンプを基準として前記第１のメモリブロックの距離に等しい前記第２メモリマット内のメモリブロックが選択され、対応する階層スイッチを介して前記第２メモリマット内の選択されたメモリブロックのローカルビット線と前記第２のグローバルビット線が接続され、
前記第２のセンスアンプを基準として前記第１のメモリブロックの距離に等しい前記第３メモリマット内のメモリブロックが選択され、対応する階層スイッチを介して前記第３メモリマット内の選択されたメモリブロックのローカルビット線と前記第４のグローバルビット線が接続される、ことを特徴とする半導体装置。
【請求項１６】
複数の前記ローカルビット線は、それぞれ複数のメモリセルに接続されており、
複数の前記メモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
前記セルトランジスタは、半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のトランジスタからなる、ことを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
複数の前記階層スイッチは、前記ピラー型のトランジスタからなる、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
共に半導体で構成される第１の回路と第１の回路を制御する第２の回路と、を備え、
前記第１の回路は、
前記第２の回路と通信を行うインタフェース部と、前記インタフェース部と通信を行う複数のセンスアンプと、
複数の情報と、選択された前記複数の情報をそれぞれ伝達する複数の信号線と、前記複数の信号線をそれぞれ対応する第１と第２の前記センスアンプへ伝達する複数のスイッチと、をそれぞれ含む複数のブロックと、
前記第１のセンスアンプを基準に第１の方向に前記第１のセンスアンプの近くから順に配置される第１と第２の前記ブロックと、
前記第１のセンスアンプを基準に前記第１と第２のブロックとは反対の第２の方向に前記第１のセンスアンプの近くから順に配置される第３と第４の前記ブロックと、
前記第１のセンスアンプとの間に前記第３と第４のブロックを挟むように前記第２の方向に配置された第２のセンスアンプと、
前記第３と第４のブロックとの間に前記第２のセンスアンプを挟むように配置され、且つ前記第２のセンスアンプを基準に前記第２の方向に前記第２のセンスアンプの近くから順に配置される第５と第６の前記ブロックと、を備え、
前記第４ブロックが含む第１と第２の前記情報が選択され、それぞれ前記信号線とスイッチを介して対応する前記第１と第２のセンスアンプに前記第１と第２の情報が入力され、それぞれ前記第１と第２のセンスアンプのセンシング基準として対応する第２と第５ブロック内の前記信号線が、それぞれ前記スイッチを介して前記第１と第２のセンスアンプに入力され、
前記第２の回路は、前記第１の回路を制御する論理回路、を備える、ことを特徴とするシステム。
【請求項１９】
更に、前記情報を記憶するメモリセルを備え、
前記複数の信号線は、それぞれ複数の前記メモリセルに接続されており、
複数の前記メモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
前記セルトランジスタは、半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のトランジスタからなり、
複数の前記スイッチは、前記ピラー型のトランジスタからなる、ことを特徴とする請求項１８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ビット線が階層化された半導体装置に関する。また、本発明はこのような半導体装置を備えるシステムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置の中には、ビット線がローカルビット線とグローバルビット線に階層化されたものが存在する（特許文献１参照）。ローカルビット線は下位のビット線であり、メモリセルに接続される。一方、グローバルビット線は上位のビット線であり、センスアンプに接続される。ビット線を階層化すると、比較的電気抵抗の高いローカルビット線の配線長を短縮しつつ、１つのセンスアンプに割り当てられるメモリセル数を増やすことが可能となる。
【０００３】
特許文献１に記載された半導体装置においては、いわゆるオープンビット方式が採用されている。つまり、センスアンプに接続された一対のグローバルビット線が互いに異なるメモリマットに割り当てられている。広く知られているように、オープンビット方式では、フォールデットビット方式とは異なり、ワード線ノイズがキャンセルされないため、アクセス側のビット線にワード線ノイズが重畳する。この問題を解消すべく、特許文献１の半導体装置においては、その図１８及び図１９に記載されているように、ダミーワード線を用いてワード線ノイズをキャンセルしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１１１０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の半導体装置では、ワード線ノイズをキャンセルすることはできても、選択されるローカルビット線の位置による寄生ＣＲ分布定数の差を解消することはできない。つまり、一つのグローバルビット線には複数のローカルビット線が割り当てられているため、センスアンプに近いローカルビット線が選択された場合と、センスアンプから遠いローカルビット線が選択された場合とでは、寄生ＣＲ分布定数に僅かな違いが生じる。これに対し、特許文献１の半導体装置では、ダミーワード線が設けられたメモリマットが固定されているため、選択されるローカルビット線の位置による寄生ＣＲ分布定数の差によってセンス感度が低下してしまう。
【０００６】
他方、近年においては、４Ｆ２型のメモリセルが開発されている。典型的な４Ｆ２型のメモリセルにおいては、ビット線が半導体基板内に埋め込まれることから、ワード線ノイズは非常に軽微である。このようなタイプの半導体装置においては、ワード線ノイズの影響よりも、選択されるローカルビット線の違いに起因する寄生ＣＲ分布定数の変化の影響が支配的になると考えられ、この場合には、ダミーワード線を用いる必然性が乏しくなってしまう。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、第１及び第２のグローバルビット線と、前記第１のグローバルビット線に接続された複数の第１の階層スイッチと、前記複数の第１の階層スイッチのうち、それぞれ対応する第１の階層スイッチを介して前記第１のグローバルビット線に接続される複数の第１のローカルビット線とを含む第１のメモリマットと、前記第２のグローバルビット線に接続された複数の第２の階層スイッチと、前記複数の第２の階層スイッチのうち、それぞれ対応する第２の階層スイッチを介して前記第２のグローバルビット線に接続される複数の第２のローカルビット線とを含む第２のメモリマットと、前記第１と第２のメモリマットの間に配置され、前記第１及び第２のグローバルビット線の電位差を増幅するセンスアンプと、前記複数の第１の階層スイッチのいずれか及び前記複数の第２の階層スイッチのいずれかを活性化させる制御回路と、を備え、前記制御回路は、前記第１及び第２のグローバルビット線に沿った前記センスアンプからの距離が互いに等しい前記第１及び第２の階層スイッチを活性化させることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、複数の第１及び第２の階層スイッチのうち、センスアンプからの距離が互いに等しい第１及び第２の階層スイッチが活性化されることから、どのローカルビット線が選択された場合であっても、寄生ＣＲ分布定数に差が生じない。これにより、グローバルビット線の配線長が長い場合であっても、センス感度の低下を防止することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置のメモリマット構造を説明するための模式図である。
【図２】ビット線の階層構造をより詳細に説明するための回路図である。
【図３】メモリマットＭＡＴ及びメモリブロックＭＢのアドレス割り付けを説明するための図である。
【図４】サブワードドライバＳＷＤ及び階層スイッチＳＷを選択するための制御回路１００を示すブロック図である。
【図５】メモリセルＭＣの物理的な構造を示す断面図である。
【図６】本発明の好ましい実施形態による半導体装置の動作を説明するためのタイミング図である。
【図７】本発明の好ましい実施形態による半導体装置を用いたシステムの一例を示すブロック図である。
【発明を実施するための形態】
【００１０】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、階層化されたオープンビット方式の半導体装置において、アクセスが要求されたメモリマット（アクセス側メモリマット）及びセンスアンプを挟んでこれに隣接するメモリマット（参照側メモリマット）にそれぞれ含まれる一対のローカルビット線であって、センスアンプからの距離が互いに等しいものを選択することを技術思想とするものである。これにより、センスアンプに接続された一対のグローバルビット線（それは、アクセス側メモリマットと参照側メモリマットのそれぞれのグローバルビット線で構成される）は、互いに同じ距離にあるローカルビット線にグローバルビット線とローカルビット線とを接続する階層スイッチを介してそれぞれ接続されるため、アクセス側と参照側の寄生ＣＲモデルが互いに同じとなる。その結果、グローバルビット線の配線長が長い場合であっても、高いセンス感度を確保することが可能となる。
【００１１】
更に、複数のメモリマットがそれぞれセンスアンプを挟んで第１の方向に配置される構成において、アクセス側のメモリマット（アクセス側メモリマット）に含まれる複数のメモリブロックのうち所定のメモリブロック（アクセス側メモリブロック）が選択された時、その左側のセンスアンプ列で増幅されるアクセス側の第１のグローバルビット線と、右側のセンスアンプ列で増幅されるアクセス側の第２のグローバルビット線とが、それぞれ対応する左側と右側のセンスアンプの更に両端のメモリマット（参照側メモリマット）に含まれる複数のメモリブロックのうち夫々対応するセンスアンプから等しい距離のメモリブロック（参照側メモリブロック）が選択される。よって、参照側メモリブロックのローカルビット線を含めて、高いセンス感度を確保することが可能となる。
【００１２】
オープンビット方式においてこの技術思想は、以下の一つの特徴を備える。メモリマットとセンスアンプが第１の方向に複数展開してメモリアレイが構成される場合において、その最も端のメモリマット（それは両端のメモリマット）のローカルビット線に接続されるメモリセル（外部アドレスが割り付けられたメモリセル）の数は、それ以外のメモリマットに配置されるメモリセルの数の半分である。よって、一つのグローバルビット線に、複数の階層スイッチを介してローカルビット線が含まれるメモリブロックを複数展開してメモリ容量を増大させることにより、メモリマット間に配置するセンスアンプ列の展開個数を削減し、メモリアレイの増大を抑止することが出来る。一方、前記メモリブロックの数が少ない場合、グローバルビット線の寄生抵抗と寄生容量による時定数τＡは、複数のメモリセルがローカルビット線に接続されるローカルビット線の寄生抵抗と寄生容量による時定数τＢよりも比較的小さい。他方、メモリブロックの数が多い前述の構成においては、時定数τＡの影響は大きくなる。グローバルビット線の総延長が長くなることによるその寄生抵抗と寄生容量が増大するからである。更に、センスアンプから見たトランジスタ等で構成される階層スイッチの導通時の寄生抵抗が、グローバルビット線の時定数τＡよりも大きなその先のローカルビット線の時定数τＢを、より遠くの分布乗数のモデルとして位置付けるからである。ローカルビット線の展開ピッチの値が最も厳しくなる１交点１セル型（セルに含まれるアクセストランジスタは縦型トランジスタ構造）と、１交点１セル型に対応した縦型トランジスタ構造で構成される階層スイッチの導通時の高い寄生抵抗値が、更にこれらの課題を助長する。一般に、フォールデットビット方式よりもセンシングビット線と基準側ビット線とのアンバランスに細心の注意が必要なオープンビット線構造且つ、前述の多くのメモリブロックの数が多い階層ビット線構造のメモリアレイにおいては、本願の技術思想は有効である。
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい実施形態による半導体装置のメモリマット構造を説明するための模式図である。実際には多数のメモリマットがワード線方向（Ｘ方向）及びビット線方向（Ｙ方向；第１の方向）にマトリクス状にレイアウトされているが、図１にはビット線方向（Ｙ方向）に隣接する３つのメモリマットＭＡＴ１〜ＭＡＴ３のみを示している。以下の説明においては、特定のメモリマットを示す必要がない場合や、全てのメモリマットを総称する場合には、単に「メモリマットＭＡＴ」と呼ぶことがある。更に、第１の方向に展開されたセンスアンプ列と複数のメモリマットで構成された領域を「メモリアレイ」と呼ぶ。
【００１５】
図１に示すように、メモリマットＭＡＴのＸ方向両側には、それぞれサブワードドライバ列ＳＷＤＡが設けられている。サブワードドライバ列ＳＷＤＡには複数のサブワードドライバＳＷＤが含まれており、各サブワードドライバＳＷＤは、メモリマットＭＡＴ内に設けられたサブワード線ＳＷＬを駆動する。サブワード線ＳＷＬは、メモリマットＭＡＴ内においてＸ方向に延在し、メモリセルＭＣの選択に用いられる。図１においては、メモリマットＭＡＴ２内の１本のサブワード線ＳＷＬのみを図示している。一つのメモリマット内において、上側のサブワードドライバ列ＳＷＤＡから出力されるサブワード線ＳＷＬと下側のサブワードドライバ列ＳＷＤＡから出力されるサブワード線ＳＷＬ（不図示）とが、交互に串刺しに配置される。また、上側と下側のそれぞれのサブワードドライバ列ＳＷＤＡからＸ方向に展開される隣接のメモリマットへも、サブワード線ＳＷＬが出力される。メモリセルは一例として図５において後述する４Ｆ２型のメモリセルであり、サブワード線ＳＷＬと後述するローカルビット線ＬＢＬとのすべての交点にメモリセルが配置される１交点１セル型である。
【００１６】
また、メモリマットＭＡＴのＹ方向両側には、それぞれセンスアンプ列ＳＡＡが設けられている。センスアンプ列ＳＡＡには複数のセンスアンプＳＡが含まれており、各センスアンプＳＡは、一対のグローバルビット線ＧＢＬ（それは、センスアンプを基準として両側のメモリマットに配置されるそれぞれのグローバルビット線で構成される）の電位差を増幅する役割を果たす。図１においては、メモリマットＭＡＴ１，ＭＡＴ２間に位置するセンスアンプ列ＳＡＡ内の１個のセンスアンプＳＡ１、並びに、メモリマットＭＡＴ２，ＭＡＴ３間に位置するセンスアンプ列ＳＡＡ内の１個のセンスアンプＳＡ２のみを図示している。センスアンプＳＡの回路形式は特に限定されず、例えば、一般的なフリップフロップ回路を用いることができる。一対のグローバルビット線ＧＢＬは、Ｙ方向に隣接するメモリマットＭＡＴ内にそれぞれ設けられた上位のビット線であり、Ｙ方向に延在している。
【００１７】
図１に示すように、本実施形態においては、各メモリマットＭＡＴが４つのメモリブロックＭＢ１〜ＭＢ４に分割されており、各メモリブロックＭＢ１〜ＭＢ４はＹ方向に並べて配置されている。但し、メモリマットＭＡＴの分割数については４つに限定されるものではない。以下の説明においては、特定のメモリブロックを示す必要がない場合や、全てのメモリブロックを総称する場合には、単に「メモリブロックＭＢ」と呼ぶことがある。
【００１８】
各メモリブロックＭＢには、Ｙ方向に延在する複数のローカルビット線ＬＢＬが設けられている。ローカルビット線ＬＢＬは上位のグローバルビット線ＧＢＬに対して下位のビット線であり、ローカルビット線ＬＢＬとサブワード線ＳＷＬとの交点にメモリセルＭＣが配置されている。したがって、所定のサブワード線ＳＷＬが活性化されると、対応するメモリセルＭＣが選択され、これにより、ローカルビット線ＬＢＬを介したデータの授受が行われる。
【００１９】
図１に示すように、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間には階層スイッチＳＷが設けられている。これにより、１つのグローバルビット線ＧＢＬは、これに割り当てられた４つのローカルビット線ＬＢＬのうち、いずれか一つのローカルビット線ＬＢＬと接続されることになる。階層スイッチＳＷはＮチャンネル型ＭＯＳトランジスタによって構成することができる。或いは、ＣＭＯＳトランスファゲートを用いても構わない。一つのグローバルビット線ＧＢＬに一つのローカルビット線ＬＢＬが一対一で対応する第１のケース、一つのグローバルビット線ＧＢＬに複数（ｎ）のローカルビット線ＬＢＬが一対ｎで対応する第２のケース、がある。ローカルビット線ＬＢＬの展開ピッチは、縦型トランジスタ構造のアクセストランジスタを含む４Ｆ２型のメモリセル（Ｆは最小加工寸法）によって≦２Ｆである。これに対応する階層スイッチＳＷは、一つのローカルビット線ＬＢＬに付加されるので、アクセストランジスタと同様に縦型トランジスタ構造のトランジスタで構成される階層スイッチＳＷのサイズ（電流駆動能力）は小さく、導通時のオン抵抗は大きい。詳細は、図５の説明で後述する。
【００２０】
図２は、ビット線の階層構造をより詳細に説明するための回路図である。
【００２１】
図２に示すように、メモリマットＭＡＴ１とメモリマットＭＡＴ２との間に設けられたセンスアンプＳＡ１は、グローバルビット線ＧＢＬ１，ＧＢＬ２に接続されている。グローバルビット線ＧＢＬ１，ＧＢＬ２は、それぞれメモリマットＭＡＴ１，ＭＡＴ２に割り当てられている。同様に、メモリマットＭＡＴ２とメモリマットＭＡＴ３との間に設けられたセンスアンプＳＡ２は、グローバルビット線ＧＢＬ３，ＧＢＬ４に接続されている。グローバルビット線ＧＢＬ３，ＧＢＬ４は、それぞれメモリマットＭＡＴ２，ＭＡＴ３に割り当てられている。
【００２２】
これら一対のグローバルビット線ＧＢＬは、一方がアクセス側、他方が参照側となり、これらの電位差がセンスアンプＳＡによって増幅される。アクセス側とは、リード動作又はライト動作の対象となるメモリセルＭＣ（それはサブワード線ＳＷＬが活性してメモリセルＭＣの情報が対応するローカルビット線ＬＢＬに接続される）に接続される側であり、参照側とは、リード動作又はライト動作の対象となるメモリセルＭＣに接続されない側である。本実施形態による半導体装置においては、参照側のグローバルビット線ＧＢＬはダミーセルにも接続されない。但し、本発明において参照側のグローバルビット線ＧＢＬをダミーセルに接続しても構わないが、後述するようにその必要性は高くない。
【００２３】
図２に示すように、一対のグローバルビット線ＧＢＬは、それぞれＹ方向にセンスアンプ列ＳＡＡを挟んで隣接する２つのメモリマットＭＡＴにそれぞれ割り当てられている。このため、あるメモリマットＭＡＴに含まれるグローバルビット線ＧＢＬがアクセス側となった場合、Ｙ方向に隣接するメモリマットＭＡＴに含まれるグローバルビット線ＧＢＬが参照側となる。例えば、メモリマットＭＡＴ２が選択されたことにより、グローバルビット線ＧＢＬ２，３がアクセス側となった場合、メモリマットＭＡＴ１，ＭＡＴ３に含まれるグローバルビット線ＧＢＬ１，ＧＢＬ４が参照側となる。ここで本願の特徴は、メモリブロックＭＢ２１がアクセス側となった場合、それぞれメモリブロックＭＢ１１とメモリブロックＭＢ３１が基準側となることである。センスアンプＳＡ１を基準としてメモリブロックＭＢ２１とメモリブロックＭＢ１１の距離は互いに等しく、センスアンプＳＡ２を基準としてメモリブロックＭＢ２１とメモリブロックＭＢ３１の距離は互いに等しい。これは、各メモリブロックの対応する階層スイッチ列ＳＷＡの制御による。詳細は図３以降で後述する。
【００２４】
図２に示すように、Ｙ方向に隣接するメモリブロックＭＢ間、並びに、メモリブロックＭＢとセンスアンプ列ＳＡＡとの間には、複数の階層スイッチＳＷからなる階層スイッチ列ＳＷＡが設けられている。具体的には、メモリブロックＭＢのＹ方向両側に階層スイッチ列ＳＷＡが設けられており、Ｘ方向に配列された複数のローカルビット線ＬＢＬは、Ｙ方向両側に設けられた階層スイッチＳＷに交互に接続されている。
【００２５】
図３は、メモリマットＭＡＴ及びメモリブロックＭＢのアドレス割り付けを説明するための図である。
【００２６】
図３に示す例では、ロウアドレスのビットＸ９〜Ｘ１０によってメモリマットＭＡＴが選択され、ロウアドレスのビットＸ７〜Ｘ８によってメモリブロックＭＢが選択される。もちろん、実際には多数のメモリマットＭＡＴが存在するため、ロウアドレスのビットＸ１１以上の部分もメモリマットＭＡＴの選択に用いられるが、簡単のため、本実施形態では省略されている。
【００２７】
図３に示すように、本実施形態では、メモリブロックＭＢのアドレス割り付けがセンスアンプ列ＳＡＡを対称軸としてミラー割り付けされている。つまり、Ｙ方向に隣接する２つのメモリマットＭＡＴにおいては、センスアンプ列ＳＡＡを対称軸として、メモリブロックＭＢの選択に用いるロウアドレスのビットＸ７〜Ｘ８の論理が対称である。これに加え、Ｙ方向に隣接する２つのメモリマットＭＡＴにおいては、ロウアドレスのビットＸ９〜Ｘ１０のいずれか一方の論理が反転している。このため、センスアンプ列ＳＡＡを対称軸として対称の位置にある２つのメモリブロックＭＢは、ロウアドレスのビットＸ９〜Ｘ１０のいずれか一方のみが異なることになる。例えば、メモリブロックＭＢ１１とメモリブロックＭＢ２１は、割り付けられたロウアドレスのビットＸ９の論理のみが逆であり、メモリブロックＭＢ２１とメモリブロックＭＢ３１は、割り付けられたロウアドレスのビットＸ１０の論理のみが逆である。
【００２８】
センスアンプ列ＳＡＡを対称軸としてミラーの位置にあるメモリブロックＭＢは、一方がアクセス側、他方が参照側となる。これにより、センスアンプＳＡを基準として、アクセス側と参照側のグローバルビット線ＧＢＬの寄生ＣＲモデル（時定数τＧ）とローカルビット線ＬＢＬの寄生ＣＲモデル（時定数τＬ）とを含めた分布乗数が互いに等しくなることから、グローバルビット線ＧＢＬの長さが長い場合であっても高いセンス感度を得ることが可能となる。詳細は、図６（半導体装置の動作）において、後述する。尚、特に限定されるものではないが、サブワード線ＳＷＬのアドレス割り付けについても、センスアンプ列ＳＡＡを対称軸としてミラー割り付けすることが好ましい。アクセス側と参照側のそれぞれのローカルビット線ＬＢＬ内の寄生ＣＲモデル（時定数τ）が互いに等しくなる。当業者であれば、容易に理解できる。
【００２９】
図４は、サブワードドライバＳＷＤ及び階層スイッチＳＷを選択するための制御回路１００を示すブロック図である。
【００３０】
図４に示すように、制御回路１００はデコーダ回路１０１〜１０４によって構成されている。デコーダ回路１０１は、サブワードドライバＳＷＤを選択するためのデコーダ回路であり、アクセスが要求されたロウアドレスＸ０〜Ｘ１０（又はそれ以上）を受け、これに基づいていずれかのサブワード線ＳＷＬを選択する。これらロウアドレスＸ０〜Ｘ１０（又はそれ以上）のうち、Ｘ９以上の部分はメモリマットＭＡＴの選択に用いられ、Ｘ７〜Ｘ８からなる部分は選択されたメモリマットＭＡＴに含まれるメモリブロックＭＢの選択に用いられ、Ｘ０〜Ｘ６からなる部分は選択されたメモリブロックＭＢに含まれるサブワードドライバＳＷＤの選択に用いられる。これにより、Ｙ方向に並ぶ少なくとも３つのメモリマットＭＡＴにおいては、いずれか１本のサブワード線ＳＷＬのみが選択される。一例として、図３では、右上がりのハッチングが付されたメモリブロックＭＢ２１内のサブワード線ＳＷＬが選択された状態が示されている。すなわち、メモリブロックＭＢ２１がアクセス側ブロックである。
【００３１】
デコーダ回路１０２〜１０４は、階層スイッチＳＷを選択するためのデコーダ回路であり、アクセスが要求されたロウアドレスＸ７〜Ｘ１０（又はそれ以上）を受け、これに基づいていずれかのローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続する。このうち、デコーダ回路１０２は、アクセス側ブロックに含まれるローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続するために用いられ、ロウアドレスＸ７〜Ｘ１０（又はそれ以上）がそのまま入力される。したがって、デコーダ回路１０２によって選択されるメモリブロックＭＢは、デコーダ回路１０１によって選択されたアクセス側ブロックと一致する。上述の通り、図３に示す例ではメモリブロックＭＢ２１がアクセス側ブロックである。
【００３２】
これに対し、デコーダ回路１０３，１０４は、参照側ブロックに含まれるローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続するために用いられる。具体的には、デコーダ回路１０３，１０４にはロウアドレスＸ７〜Ｘ１０（又はそれ以上）が入力されるものの、デコーダ回路１０３に入力されるビットＸ９の論理が反転しており、デコーダ回路１０４に入力されるビットＸ１０の論理が反転している。その結果、デコーダ回路１０３，１０４によって選択されるメモリブロックＭＢは、センスアンプ列ＳＡＡを対称軸とした場合、アクセス側ブロックに対してミラーの位置にある参照側ブロックとなる。図３に示す例では、左上がりのハッチングを付されたメモリブロックＭＢ１１，ＭＢ３１が参照側ブロックである。
【００３３】
図３に示すように、メモリブロックＭＢ２１とメモリブロックＭＢ１１はセンスアンプ列ＳＡＡに対してミラー配置されており、ビットＸ９が反転している他はロウアドレスが一致していることが分かる。同様に、メモリブロックＭＢ２１とメモリブロックＭＢ３１はセンスアンプ列ＳＡＡに対してミラー配置されており、ビットＸ１０が反転している他はロウアドレスが一致していることが分かる。
【００３４】
図５は、メモリセルＭＣの物理的な構造を示す断面図である。
【００３５】
図５に示すように、本実施形態においては、一例として１つのセルトランジスタＴｒ（アクセストランジスタ）及び１つのセルキャパシタＣ（記憶素子）の直列回路によってメモリセルＭＣが構成されている。セルトランジスタＴｒは、半導体基板２００の主面に対して垂直なピラー状のチャネル２０１を有するピラー型のＭＯＳトランジスタ（縦型トランジスタ）である。ピラー状のチャネル２０１の下方及び上方には、拡散層２０２（ローカルビット線ＬＢＬ），２０３（メモリセルＭＣのストレージコンタクト側）がそれぞれ設けられており、側面はゲート絶縁膜２０４を介してゲート電極２０５で覆われている。これにより、ゲート電極２０５に所定の電圧が印加されると、上下の拡散層２０２，２０３が電気的に接続される。ゲート電極２０５はサブワード線ＳＷＬとして機能する。かかる構成により、１つのメモリセルＭＣを４Ｆ２（Ｆは最小加工寸法）のエリアに形成することが可能となる。４Ｆ２型のメモリセルＭＣでは、サブワード線ＳＷＬとローカルビット線ＬＢＬとのすべての交点にメモリセルが配置される１交点１セル型である。４Ｆ２型のメモリセルＭＣのローカルビット線ＬＢＬの展開ピッチは、６Ｆ２型またはそれ以上のメモリセルＭＣのローカルビット線ＬＢＬの展開ピッチよりも更に小さな展開ピッチの数値となる場合がある。この場合、ローカルビット線ＬＢＬに付加されるトランジスタで構成される階層スイッチも、メモリセルＭＣのアクセストランジスタと同様な縦型トランジスタで構成されることが望ましい。よって、縦型トランジスタ（階層スイッチ）の導通時のオン抵抗値は、展開ピッチの数値が大きな６Ｆ２型またはそれ以上のメモリセルＭＣのローカルビット線ＬＢＬに付加される階層スイッチの導通時のオン抵抗値よりも更に高まる。ローカルビット線には多くのアクセストランジスタが接続されており、グローバルビット線から見た（若しくは、センスアンプから見た）階層スイッチとローカルビット線の負荷（分布乗数）は、総じてグローバルビット線の負荷よりも非常に重たい。４Ｆ２型のメモリセルＭＣでは、全てのサブワード線を有効なサブワード線として用いることができ、例えば２本おきに設けられたワード線をダミーワード線とする必要はない。
【００３６】
下方の拡散層２０２は、半導体基板２００に埋め込まれたローカルビット線ＬＢＬに接続されている。このように、本実施形態においてはローカルビット線ＬＢＬが半導体基板２００に埋め込まれた構成を有していることから、通常のプレーナ型のトランジスタを用いた場合と比べ、ローカルビット線ＬＢＬとサブワード線ＳＷＬとのクロスカップリングは非常に少ない。このため、本実施形態では、ダミーワード線を用いて参照側のローカルビット線ＬＢＬにワード線ノイズを与える必要は少ない。本実施形態においてダミーワード線を用いていないのはこのためである。尚、拡散層２０２（ローカルビット線ＬＢＬ）は、砒素（Ａｓ）等のドープドポリシリコン、タングステンまたは金属材料を用いても良い。
【００３７】
上方の拡散層２０３（メモリセルＭＣのストレージコンタクト側）は、コンタクトプラグ２０６を介してセルキャパシタＣの下部電極２１１に接続されている。セルキャパシタＣは、下部電極２１１、上部電極２１２及びこれらの間に設けられた容量絶縁膜２１３によって構成されている。上部電極２１２は、所定の固定電位に接続されている。また、セルキャパシタＣのさらに上方には、グローバルビット線ＧＢＬが設けられている。グローバルビット線ＧＢＬは上層配線を用いて形成され、且つ、その配線ピッチをローカルビット線ＬＢＬの配線ピッチと同じ又はその２倍とすることができるため、グローバルビット線ＧＢＬの配線幅Ｗは十分に太くすることが可能である。また、グローバルビット線ＧＢＬには上層配線が用いられるため、配線の膜厚Ｔも大きくなる。さらに、グローバルビット線ＧＢＬの材料としては、電気抵抗の低い銅（Ｃｕ）を用いることができる。これらにより、グローバルビット線ＧＢＬの配線抵抗（単位長あたりの比抵抗）は、ローカルビット線ＬＢＬのそれよりも十分に小さくすることができる。
【００３８】
以上が本実施形態による半導体装置の構成である。次に、本実施形態による半導体装置の動作について説明する。
【００３９】
図６は、本実施形態による半導体装置の動作を説明するための一例としてのタイミング図である。
【００４０】
まず、ロウアドレスＸＡが入力される前の状態においては、図示しないビット線プリチャージ回路によって、全てのグローバルビット線ＧＢＬ及び全てのローカルビット線ＬＢＬが、所定の時間、所定の電位（例えば１／２ＶＡＲＡＹ；ＶＡＲＡＹはセンスアンプの高電位側の電圧；例えば１．２Ｖ）にプリチャージされる。プリチャージは、階層スイッチＳＷを全てオンにした状態で、グローバルビット線ＧＢＬ側から行うことが好ましい。導通時のオン抵抗値が小さなセンスアンプを構成するトランジスタ構造と同様な構造のトランジスタにより導通時の抵抗値が小さく実現できるからである。尚、グローバルビット線ＧＢＬは、センスアンプＳＡでの電位を表示している。
【００４１】
そして、図６に示すように、時刻ｔ１にてアクティブコマンドＡＣＴ及びロウアドレスＸＡが入力されると、これに応答して時刻ｔ２に対応するサブワード線ＳＷＬが活性化される。本例において活性化されたサブワード線ＳＷＬは、図３に示したとおり、メモリマットＭＡＴ２に含まれるメモリブロックＭＢ２１に属している。つまり、メモリブロックＭＢ２１がアクセス側ブロックである。
【００４２】
また、時刻ｔ２においては、ロウアドレスＸ７〜Ｘ１０（又はそれ以上）に基づいて階層スイッチＳＷが活性化される。このうちの１つは、アクセス側ブロックであるメモリブロックＭＢ２１に対応する階層スイッチＳＷ２１であり、残りは参照側ブロックであるメモリブロックＭＢ１１，３１に対応する階層スイッチＳＷ１１，ＳＷ３１である。これにより、図２に示すグローバルビット線ＧＢＬ２，ＧＢＬ３はそれぞれ対応するローカルビット線ＬＢＬを介してメモリセルＭＣに接続される。一方、グローバルビット線ＧＢＬ１，ＧＢＬ４は、それぞれ対応するローカルビット線ＬＢＬには接続されるものの、メモリセルやダミーセルなどには接続されない。
【００４３】
階層スイッチＳＷが活性化すると、アクセス側のグローバルビット線ＧＢＬ２，ＧＢＬ３の電位は、メモリセルＭＣに保持されていた情報に基づいて変化する。つまり、セルキャパシタＣがローレベルに充電されていればグローバルビット線ＧＢＬの電位は僅かに低下し、セルキャパシタＣがハイレベルに充電されていればグローバルビット線ＧＢＬの電位は僅かに上昇する。図６に示す例では、グローバルビット線ＧＢＬ２の電位が上昇し、グローバルビット線ＧＢＬ３の電位が低下する例を示している。
【００４４】
この時、センスアンプＳＡから見たグローバルビット線ＧＢＬ２，ＧＢＬ３の電位変化のタイミングや波形は、活性化された階層スイッチＳＷからセンスアンプＳＡまでの距離によって異なる。つまり、活性化された階層スイッチＳＷがセンスアンプＳＡからみて遠ければ遠いほど、センスアンプＳＡ内に現れる電位変化のタイミングは遅くなり、逆に、活性化された階層スイッチＳＷがセンスアンプＳＡからみて近ければ近いほど、センスアンプＳＡ内に現れる電位変化のタイミングは早くなる。また、その波形も前記距離に応じて若干異なる。図６に示す例では、アクセス側ブロックであるメモリブロックＭＢ２１は、センスアンプＳＡ１からは相対的に遠く、センスアンプＳＡ２からは相対的に近い。このため、センスアンプＳＡ１内の入力端におけるグローバルビット線ＧＢＬ２の電位変化は相対的に遅くなり、センスアンプＳＡ２の入力端におけるグローバルビット線ＧＢＬ３の電位変化は相対的に早くなる。
【００４５】
そして、グローバルビット線ＧＢＬにそれぞれ十分な電位差が現れた後、時刻ｔ３においてセンスアンプ活性化信号ＳＡＥが活性化し、センスアンプＳＡはセンス動作を開始する。これにより、アクセス側であるグローバルビット線ＧＢＬ２の電位はＶＡＲＡＹまで上昇し、これと対を成す参照側のグローバルビット線ＧＢＬ１の電位はＶＳＳまで低下する。同様に、アクセス側であるグローバルビット線ＧＢＬ３の電位はＶＳＳまで低下し、これと対を成す参照側のグローバルビット線ＧＢＬ４の電位はＶＡＲＡＹまで上昇する。
【００４６】
ここで最も重要なことは、時刻ｔ３における微小電位差のセンシング時（センシングを開始した初期の期間：センシング初期）である。センスアンプから見た（センスアンプを基準とした）負荷モデルは、基準側のグローバルビット線に付加される基準ローカルビット線と、アクセス側のグローバルビット線に付加されるアクセス側のローカルビット線と、の両者の負荷モデル（寄生ＣＲモデル）は、完全に同一である。センスアンプを基準にして、両者の導通する階層スイッチの場所が、両者のグローバルビット線上の位置と同一であるからである。よって、センシング初期において、センスアンプは同一の負荷モデルで動作することができる。
【００４７】
センスアンプＳＡ１の負荷モデルは、センスアンプＳＡ２の負荷モデルと異なるが、重要なことは、個別のセンスアンプのアクセス側と基準側の負荷モデルが、センシング初期において同一である、ということである。例えばＣＭＯＳで構成されるセンスアンプが、アクセス側のグローバルビット線をＨｉｇｈに充電しようとする第１のベクトルとＬｏｗにしようとする第２のベクトル、基準側のグローバルビット線をＨｉｇｈに充電しようとする第３のベクトルとＬｏｗにしようとする第４のベクトルの４つのベクトルのバランスが合致していることが重要である。前記それぞれのベクトルは、それぞれ対応する負荷モデルに大きな影響を受ける。０．１Ｖ以下の電圧差をセンシングするには、非常に重要な技術思想である。この実施例においては、導通する階層スイッチの場所がセンスアンプから最も遠いセンスアンプＳＡ１から見たその負荷モデルは、センスアンプＳＡ２から見た負荷モデルよりも重い、という表現ができる。例えば、センシング開始時（センシング開始後の初期時間）においては、センスアンプＳＡ１内の差電位は５０ｍＶであり、センスアンプＳＡ２内の差電位は６０ｍＶであるとする。（両者のセンスアンプＳＡ１とＳＡ２は、共に差電位３０ｍＶまで、誤動作なくセンシングできるものとする。）しかし、センスアンプＳＡ１の前記４つのベクトルが合致していれば、５０ｍＶのセンシングが誤動作なく第１の速度で実現できる。センスアンプＳＡ２の前記４つのベクトルが合致していれば、６０ｍＶのセンシングが誤動作なく第２の速度で実現できる。第１の速度は、第２の速度よりも若干遅い。しかし、本願が注目するのは、センシング初期の感度（バランス）である。
【００４８】
次に、本願が適用されたシステムの一例を開示する。
【００４９】
本願は、システム３０００を構成する。前述の図１に対応する第１の回路１０００、第１の回路を制御する第２の回路２０００である。第２の回路は、システムの外部と通信する機能、システム内のその他の回路（不図示）と通信する機能を備える。第２の回路には、第１の回路を制御する論理回路２００１を備える。第１の回路には、第２の回路と通信するインタフェース部１００３、複数の情報を備える複数のブロック１００１、複数の情報をそれぞれセンシングする複数のセンスアンプ１００２と、図４に対応する複数のデコーダ（不図示）、アクセスに必要なその他の制御回路を含む。システム内のバス３００１は、前記複数の情報を伝達する信号線であり、第１と第２の回路が前記情報を通信するに必要な複数の制御信号を含む。第２の回路は、第１の回路の複数の情報をアクセスする機能を備える。このシステムは、前述に開示した高いセンス感度で情報を処理する性能を備える。
【００５０】
第１と第２の回路は、同一の半導体基板または異なる半導体基板で構成される。第１と第２の回路は同一のパッケージング材料で封止されても良いし、異なるパッケージング材料で封止されていても良い。第１と第２の回路は積層されて実装されても良いし、平面実装されても良い。このシステムには、その他の機能の回路（第３の回路）を含むことができる。
【００５１】
以上説明したように、本実施形態によれば、センスアンプ列ＳＡＡを対称軸として、アクセス側メモリブロックと参照側メモリブロックをミラー配置していることから、グローバルビット線ＧＢＬの長さが長い場合であっても、アクセス位置にかかわらず高感度なセンス動作を行うことが可能となる。これにより、１つのセンスアンプＳＡに割り当てるメモリセル数を増やすことができるため、チップ面積の縮小にも寄与する。
【００５２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５３】
例えば、上記実施形態では、センスアンプ列ＳＡＡを対称軸として、アクセス側メモリブロックと参照側メモリブロックをミラー配置しているが、グローバルビット線ＧＢＬに沿ったセンスアンプＳＡから活性化する階層スイッチＳＷまでの距離が実質的に等しければ、これらをミラー配置することは必須でない。
【００５４】
また、上記実施形態では、センスアンプ列ＳＡＡを対称軸として、メモリマットＭＡＴ及びメモリブロックＭＢのアドレスをミラー割り付けしているが、本発明においてこの点は必須でない。但し、アドレスをミラー割り付けしない場合、グローバルビット線ＧＢＬに沿ったセンスアンプＳＡから活性化する階層スイッチＳＷまでの距離が、アクセス側と参照側で実質的に等しくなるよう、参照側の階層スイッチＳＷを選択するためにアドレス変換を行う必要がある。
【００５５】
さらに、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の対象がＤＲＡＭに限定されるものではなく、他の種類の半導体装置に広く適用することが可能である。一例として、セルキャパシタＣの代わりに不揮発性素子（例えば、相変化記憶素子を用いたＰＲＡＭ）に適用することも可能である。
【００５６】
また、本願の基本的技術思想はこれに限られず、各々の回路の形式は、実施形態に示した回路形式には限られない。センスアンプは差動形式であれば、その回路構成は問わない。アクセス側のグローバルビット線と基準側のグローバルビット線とが、それぞれのシングルエンド型のゲートに入力される差動センスアンプにも適用できる。また、ビット線のイコライズ電圧は１／２ＶＡＲＡＹに限られず、例えば、ＶＳＳ側の低電圧、ＶＡＲＹ側の高電圧でも良い。更に、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）である場合は、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴを用いることができる。また、バイポーラ型トランジスタを用いても構わない
【００５７】
本願は、メモリ、ＣＰＵ、ＭＣＵ、ＤＳＰ等の半導体装置に適用できる。更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００５８】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５９】
１００      制御回路
１０１〜１０４    デコーダ回路
２００      半導体基板
２０１      チャネル
２０２，２０３    拡散層
２０４      ゲート絶縁膜
２０５      ゲート電極
２０６      コンタクトプラグ
２１１      下部電極
２１２      上部電極
２１３      容量絶縁膜
Ｃ          セルキャパシタ
ＧＢＬ      グローバルビット線
ＬＢＬ      ローカルビット線
ＭＡＴ      メモリマット
ＭＢ        メモリブロック
ＭＣ        メモリセル
ＳＡ        センスアンプ
ＳＡＡ      センスアンプ列
ＳＷ        階層スイッチ
ＳＷＡ      階層スイッチ列
ＳＷＤ      サブワードドライバ
ＳＷＤＡ    サブワードドライバ列
ＳＷＬ      サブワード線
Ｔｒ        セルトランジスタ
【図１】
2011034614.tif 000003
【図２】
2011034614.tif 000004
【図３】
2011034614.tif 000005
【図４】
2011034614.tif 000006
【図５】
2011034614.tif 000007
【図６】
2011034614.tif 000008
【図７】
2011034614.tif 000009
【手続補正書】
【提出日】平成22年7月12日(2010.7.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１及び第２のグローバルビット線と、
前記第１のグローバルビット線に接続された複数の第１の階層スイッチと、前記複数の第１の階層スイッチのうち、それぞれ対応する第１の階層スイッチを介して前記第１のグローバルビット線に接続される複数の第１のローカルビット線とを含む第１のメモリマットと、
前記第２のグローバルビット線に接続された複数の第２の階層スイッチと、前記複数の第２の階層スイッチのうち、それぞれ対応する第２の階層スイッチを介して前記第２のグローバルビット線に接続される複数の第２のローカルビット線とを含む第２のメモリマットと、
前記第１と第２のメモリマットの間に配置され、前記第１及び第２のグローバルビット線の電位差を増幅するセンスアンプと、
前記複数の第１の階層スイッチのいずれか及び前記複数の第２の階層スイッチのいずれかを活性化させる制御回路と、を備え、
前記制御回路は、前記第１及び第２のグローバルビット線に沿った前記センスアンプからの距離が互いに等しい前記第１及び第２の階層スイッチを活性化させることを特徴とする半導体装置。
【請求項２】
前記制御回路は、活性化させた第１及び第２の階層スイッチに対応する第１及び第２のローカルビット線のうち、一方をいずれかのメモリセルに接続し、他方をいずれのメモリセルにも接続しないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第１及び第２のローカルビット線はそれぞれ複数のメモリセルに接続されており、
複数の前記メモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
前記セルトランジスタは、半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のトランジスタからなる、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２の階層スイッチは、前記ピラー型のトランジスタからなる、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
すべての前記ローカルビット線は前記半導体基板に埋め込まれており、すべての前記グローバルビット線は前記半導体基板上に設けられていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
一方向に並べて配置された第１及び第２のメモリマットであって、それぞれ前記一方向に配列された複数のメモリブロックを有する第１及び第２のメモリマットと、
前記第１及び第２のメモリマットにそれぞれ割り当てられた第１及び第２のグローバルビット線と、
前記第１及び第２のメモリマット間に配置され、前記第１及び第２のグローバルビット線の電位差を増幅する第１のセンスアンプと、
前記第１及び第２のメモリマットの動作を制御する制御回路と、を備え、
前記第１のメモリマットに含まれる前記複数のメモリブロックのそれぞれは、ローカルビット線と、前記ローカルビット線と前記第１のグローバルビット線とを接続する階層スイッチと、前記ローカルビット線に割り当てられた複数のメモリセルと、前記複数のメモリセルにそれぞれ割り当てられ、いずれかのメモリセルを前記ローカルビット線に接続するための複数のワード線とを有し、
前記第２のメモリマットに含まれる前記複数のメモリブロックのそれぞれは、ローカルビット線と、前記ローカルビット線と前記第２のグローバルビット線とを接続する階層スイッチと、前記ローカルビット線に割り当てられた複数のメモリセルと、前記複数のメモリセルにそれぞれ割り当てられ、いずれかのメモリセルを前記ローカルビット線に接続するための複数のワード線とを有し、
前記制御回路は、前記第１のメモリマットに含まれる複数のメモリブロックのうち、所定のメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、前記所定のメモリブロックに設けられた前記階層スイッチを活性化させるとともに、前記第２のメモリマットに含まれる複数のメモリブロックのうち、前記第１のセンスアンプを基準として前記第１のメモリマットの前記所定のメモリブロックと対称となる位置のメモリブロックに設けられた前記階層スイッチを活性化させることを特徴とする半導体装置。
【請求項７】
前記制御回路は、前記第２のメモリマットに含まれる前記複数のワード線のいずれも選択しないことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のセンスアンプとの間に前記第１のメモリマットを挟むように配置され、前記一方向に配列された複数のメモリブロックを有する第３のメモリマットと、
前記第３のメモリマットに割り当てられた第３のグローバルビット線と、
前記第１のメモリマットに割り当てられた第４のグローバルビット線と、
前記第１及び第３のメモリマット間に配置され、前記第４及び第３のグローバルビット線の電位差を増幅する第２のセンスアンプと、をさらに備え、
前記第３のメモリマットに含まれる前記複数のメモリブロックのそれぞれは、ローカルビット線と、前記ローカルビット線と前記第３のグローバルビット線とを接続する階層スイッチと、前記ローカルビット線に割り当てられた複数のメモリセルと、前記複数のメモリセルにそれぞれ割り当てられ、いずれかのメモリセルを前記ローカルビット線に接続するための複数のワード線とを有し、
前記第１のメモリマットに含まれる前記複数のメモリブロックのそれぞれは、更に、第２のローカルビット線と、前記第２のローカルビット線と前記第４のグローバルビット線とを接続する第２の階層スイッチと、前記第２のローカルビット線に割り当てられた複数の第２のメモリセルとを有し、前記複数のワード線は、前記複数の第２のメモリセルにそれぞれ割り当てられ、いずれかの第２のメモリセルを前記第２のローカルビット線に接続し、
前記制御回路は、前記第１のメモリマットに含まれる複数のメモリブロックのうち、所定のメモリブロックに含まれる前記複数のワード線のいずれかを選択する場合、前記所定のメモリブロックに設けられた前記第２の階層スイッチを活性化させるとともに、前記第３のメモリマットに含まれる複数のメモリブロックのうち、前記第２のセンスアンプを基準として前記第１のメモリマットの前記所定のメモリブロックと対称となる位置のメモリブロックに設けられた前記階層スイッチを活性化させることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記制御回路は、前記第３のメモリマットに含まれる前記複数のワード線のいずれも選択しないことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
複数の前記メモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
前記セルトランジスタは、半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のトランジスタからなる、ことを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
複数の前記階層スイッチは、前記ピラー型のトランジスタからなる、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
すべての前記ローカルビット線は半導体基板に埋め込まれており、すべての前記グローバルビット線は前記半導体基板上に設けられていることを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
第１および第２グローバルビット線と、
これらグローバルビット線に接続されたセンスアンプと、
前記第１グローバルビット線に対応して設けられた複数の第１メモリブロックであって、それぞれが、ワード線、ローカルビット線、これらワード線およびローカルビット線に接続されるメモリセル、並びに前記第１グローバルビット線と前記ローカルビット線との間に設けられ選択状態のときに導通する階層スイッチ、をそれぞれ有する複数の第１メモリブロックと、
前記第２グローバルビット線に対応して設けられた複数の第２メモリブロックであって、それぞれが、ワード線、ローカルビット線、前記第２グローバルビット線およびローカルビット線との間に設けられ選択状態のときに導通する階層スイッチ、をそれぞれ有する複数の第２メモリブロックと、を備え、
前記複数の第１メモリブロックの各々は、前記センスアンプを挟んで対称の位置に存在する前記第２メモリブロックと対を成し、当該対を成す前記第１および第２メモリブロックが選択される、ことを特徴とする半導体装置。
【請求項１４】
請求項１３において、
更に、第３および第４グローバルビット線と、前記第３および第４グローバルビット線に接続され、前記センスアンプとの間に前記複数の第１メモリブロックを挟んで設けられた第２のセンスアンプと、
前記第３グローバルビット線に対応して設けられた複数の第３メモリブロックであって、それぞれが、ワード線、ローカルビット線、前記第３グローバルビット線およびローカルビット線との間に設けられ選択状態のときに導通する階層スイッチ、をそれぞれ有し、前記複数の第１メモリブロックとの間に前記第２のセンスアンプを挟んで設けられた複数の第３メモリブロックと、を備え、
前記複数の第１メモリブロックのそれぞれは、前記第４グローバルビット線に対応して設けられた前記複数の第２メモリブロックであって、更に、それぞれが、前記ワード線、第２のローカルビット線、前記ワード線および前記第２のローカルビット線に接続される第２のメモリセル、並びに前記第４グローバルビット線および前記第２のローカルビット線との間に設けられ選択状態のときに導通する第２の階層スイッチ、を有し、
前記複数の第２メモリブロックの各々は、前記第２のセンスアンプを挟んで対称の位置に存在する前記第３メモリブロックと対を成し、当該対を成す前記第２および第３メモリブロックが選択される、ことを特徴とする半導体装置。
【請求項１５】
それぞれが、ローカルビット線に接続されたメモリセルと階層スイッチとを含む複数のメモリブロックが第１の方向に配置され、複数の前記階層スイッチに共通に接続されるグローバルビット線を、それぞれ含む複数のメモリマットと、
第１と第２のセンスアンプと、を備え、
前記第１のセンスアンプは、前記第１の方向に配置される第１と第２の前記メモリマットとの間に配置され、
前記第２のセンスアンプは、前記第１のセンスアンプとの間に前記第１のメモリマットを挟むように配置され、且つ前記第１の方向に配置される第１と第３の前記メモリマットとの間に配置され、
前記第１メモリマットの第１のグローバルビット線と前記第２メモリマットの第２のグローバルビット線が、前記第１のセンスアンプに接続され、
前記第１メモリマットの第３のグローバルビット線と前記第３メモリマットの第４のグローバルビット線が、前記第２のセンスアンプに接続され、
前記第１メモリマットの複数のメモリブロックのうち第１のメモリブロックが選択され、前記第１と第３のグローバルビット線にそれぞれ対応するメモリセルの情報がそれぞれ対応するローカルビット線と階層スイッチを介して前記第１と第３のグローバルビット線にそれぞれ伝達され、
前記第１のセンスアンプを基準として前記第１のメモリブロックの距離に等しい前記第２メモリマット内のメモリブロックが選択され、対応する階層スイッチを介して前記第２メモリマット内の選択されたメモリブロックのローカルビット線と前記第２のグローバルビット線が接続され、
前記第２のセンスアンプを基準として前記第１のメモリブロックの距離に等しい前記第３メモリマット内のメモリブロックが選択され、対応する階層スイッチを介して前記第３メモリマット内の選択されたメモリブロックのローカルビット線と前記第４のグローバルビット線が接続される、ことを特徴とする半導体装置。
【請求項１６】
複数の前記メモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
前記セルトランジスタは、半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のトランジスタからなる、ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
複数の前記階層スイッチは、前記ピラー型のトランジスタからなる、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
共に半導体で構成される第１の回路と第１の回路を制御する第２の回路と、を備え、
前記第１の回路は、
前記第２の回路と通信を行うインタフェース部と、
前記インタフェース部と通信を行う第１と第２のセンスアンプを含む複数のセンスアンプと、
複数の情報と、選択された前記複数の情報をそれぞれ伝達する複数の信号線と、前記複数の信号線をそれぞれ対応する前記第１と第２のセンスアンプへ伝達する複数のスイッチと、をそれぞれ含む複数のブロックと、
前記第１のセンスアンプを基準に第１の方向に前記第１のセンスアンプの近くから順に配置される第１と第２の前記ブロックと、
前記第１のセンスアンプを基準に前記第１と第２のブロックとは反対の第２の方向に前記第１のセンスアンプの近くから順に配置される第３と第４の前記ブロックと、
前記第１のセンスアンプとの間に前記第３と第４のブロックを挟むように前記第２の方向に配置された前記第２のセンスアンプと、
前記第３と第４のブロックとの間に前記第２のセンスアンプを挟むように配置され、且つ前記第２のセンスアンプを基準に前記第２の方向に前記第２のセンスアンプの近くから順に配置される第５と第６の前記ブロックと、を備え、
前記第４ブロックが含む第１と第２の前記情報が選択され、それぞれ前記信号線とスイッチを介して対応する前記第１と第２のセンスアンプに前記第１と第２の情報が入力され、それぞれ前記第１と第２のセンスアンプのセンシング基準として対応する第２と第５ブロック内の前記信号線が、それぞれ前記スイッチを介して前記第１と第２のセンスアンプに入力され、
前記第２の回路は、前記第１の回路を制御する論理回路、を備える、ことを特徴とするシステム。
【請求項１９】
更に、前記情報を記憶するメモリセルを備え、
前記複数の信号線は、それぞれ複数の前記メモリセルに接続されており、
複数の前記メモリセルのそれぞれは、セルトランジスタ及び記憶素子の直列回路を含み、
前記セルトランジスタは、半導体基板の主面に対して垂直なピラー状のチャネルを有するピラー型のトランジスタからなり、
複数の前記スイッチは、前記ピラー型のトランジスタからなる、ことを特徴とする請求項１８に記載のシステム。