(57)【要約】【課題】エミッタ電子輸送特性やエミッタ注入効率を劣化させることなく、レッジ部を薄層化することが容易で、微細化に適したヘテロ接合バイポーラトランジスタを提供すること。【解決手段】エミッタ層は、第１の半導体層１１と、第２の半導体層１２と、第３の半導体層１３との積層構造からなり、第３の半導体層１３は、第２の半導体層１２に対してウェット・エッチングにより選択的に除去でき、第２の半導体層１２は、第１の半導体層１１に対してウェット・エッチングにより選択的に除去でき、第１の半導体層１１と第３の半導体層１３のバンドギャップはベース層４のバンドギャップよりも大きく、第２の半導体層１２は不純物添加によって縮退しており、第３の半導体層１３は不純物添加によって中性領域を形成しているヘテロ接合バイポーラトランジスタを構成する。【選択図】図１
2011003840.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層が、前記ベース層上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層上に形成された第３の半導体層とから構成されており、
前記第３の半導体層が、前記第２の半導体層に対して、ウェット・エッチングにより選択的に除去できる材料で形成されており、
前記第２の半導体層が、前記第１の半導体層に対して、ウェット・エッチングにより選択的に除去できる材料で形成されており、
前記第１の半導体層と前記第３の半導体層のバンドギャップが、前記ベース層のバンドギャップよりも大きく、
前記第２の半導体層が不純物添加によって縮退しており、
前記第３の半導体層が不純物添加によって中性領域を形成していることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１の半導体層と前記第３の半導体層が、ＩｎＰ、ＩｎＡｌＰ、ＩｎＧａＰのいずれかによって形成されており、
前記第２の半導体層が、ＩｎＧａＡｓ、ＩｎＡｌＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＧａＡｓＳｂのいずれかによって形成されており、
前記第２の半導体層と前記第３の半導体層が、ｎ型の半導体材料で形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項３】
請求項２記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１の半導体層と前記第３の半導体層の材料としてＩｎＰが用いられており、
前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、
前記第２の半導体層の不純物濃度が１×１０１９ｃｍ−３以上であることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項４】
請求項２記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１の半導体層と前記第３の半導体層の材料としてＩｎＰが用いられており、
前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、
前記第２の半導体層の厚さが５ｎｍ以下であり、かつ、前記第２の半導体層の不純物濃度が１×１０１８ｃｍ−３以上であることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項５】
請求項３乃至４のいずれかに記載のヘテロ接合バイポーラトランジスタにおいて、
前記第３の半導体層の不純物濃度が１×１０１８ｃｍ−３以上であることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項６】
請求項１乃至５のいずれかに記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１の半導体層が、外部ベース領域におけるレッジ部を形成するために用いられていることを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタに関し、特に、基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタに関する。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction  Bipolar  Transistor）の長時間動作に対する信頼性を確保するには、外部ベース領域における再結合電流を抑制して、電流利得の劣化を最小限にとどめることが必須とされている。これを達成するためには、エミッタメサとベース電極との間に、いわゆるレッジ部を形成することが重要である。一方、ＨＢＴの高速動作を図るためには、素子の微細化と薄層化を進めることが必要である。このように、高性能なＨＢＴを実現するには、複雑で微細なエミッタメサ構造を精度良く加工することが要求される。
【０００３】
図３は、従来のＨＢＴ構造（以下、単に「従来のＨＢＴ」という）の一例を示す図であり、図４は、従来のＨＢＴのエミッタメサ領域付近を示す図である。同図に示すように、半絶縁性ＩｎＰからなる基板１上に高濃度に不純物が添加されたｎ型のＩｎＰからなるサブコレクタ層２が形成され、サブコレクタ層２上にｎ型のＩｎＧａＡｓからなるコレクタ層３が形成され、コレクタ層３上に高濃度に不純物が添加されたｐ型のＩｎＧａＡｓからなるベース層４が形成され、ベース層４上にｎ型のＩｎＰからなるエミッタ層５が形成され、エミッタ層５上に高濃度に不純物が添加されたｎ型のＩｎＰからなるキャップ層６が形成され、キャップ層６上に高濃度に不純物が添加されたｎ型のＩｎＧａＡｓからなるキャップ層７が形成され、キャップ層７上にエミッタ電極２３が形成されている。また、サブコレクタ層２上にコレクタ電極２１が形成され、ベース層４上にベース電極２２が形成されている。また、エミッタ層５の一部を用いてレッジ部４２（図４に示す）が形成され、レッジ部４２上に、エミッタ層５などからなるエミッタメサの側面を覆う、シリコン窒化膜（ＳｉＮ）からなるレッジ保護膜３１が形成されている。
【０００４】
図５は、図４記載の破線Ａ−Ａ’における、キャップ層７からコレクタ層３までのエネルギ・バンド図である。図５に示すように、ＩｎＧａＡｓキャップ層７とＩｎＰエミッタ層５の間には、高濃度に不純物添加されたＩｎＰキャップ層６が設けられており、ＩｎＧａＡｓ／ＩｎＰ伝導帯端エネルギ不連続に基づく寄生抵抗の発生を回避している。
【０００５】
図４に記載した従来のＨＢＴについて注意すべきことは、このような層構造を用いてエミッタメサを形成する場合、エミッタ層５の途中までエッチングを実施し、残されたエミッタ層５を用いてレッジ部４２を形成しなければならない、ということである。高濃度に不純物が添加されたキャップ層６が残ってしまうと、レッジ部４２は通常のエミッタとして機能してしまうので、レッジ部４２を設ける意味を失ってしまう。従って、確実にキャップ層６を除去する必要があり、自ずと、エミッタ層５の途中までエッチングを進める必要がある。加えて、レッジ部４２は適当に薄くしておく必要がある。レッジ部４２が厚すぎると、レッジ部４２を介した漏れ電流が無視できなくなり、レッジ部４２の端において再結合電流の増加を招くことになる。エミッタ幅を小さくすればするほど、エミッタ内部における（真性）再結合電流も小さくなるので、外部ベース領域での（寄生）再結合電流が相対的に重要となる。そのため、ＨＢＴの微細化を進めるほど、レッジ部４２を薄層化して、レッジ部４２を介した漏れ電流を低減させる必要がある。高性能な微細化ＨＢＴを実現するためには、レッジ部４２の厚さとして１０ｎｍ程度が要求されることもある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Y.  Okubo,  T.  Matsumoto,  T.  Koji,  Y.  Amano,  A.  Takagi  and  Y.  Matsuoka,  “High  Performance  Self-Aligned  InP/InGaAs  DHBTs  with  a  Passivation  Ledge  Utilizing  a  Thin  Etching  Stop  Layer,”  Proceedings  of  2008  Indium  Phosphide  and  Related  Materials  (IPRM2008),  WeB  1.4,  25-29  May  2008.
【非特許文献２】柏尾 典秀、栗島賢二、深井 佳乃、井田 実、山幡 章司、「エミッタサイズ効果抑制に向けた薄層レッジ構造ＩｎＰ  ＨＢＴの開発」、電子情報通信学会２００９年総合大会、Ｃ−１０−１０、２００９年３月１７〜２０日。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図４に記載した従来のＨＢＴでは、このように薄いレッジ部４２を、ウエハ面内全域に渡って均一に再現性良く形成することは極めて困難である。本発明者らの経験では、誘導結合型プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ：Inductive  Coupled  Plasma  Reactive  Ion  Etching）などの高精度なドライ・エッチング技術を用いても、均一性や再現性の観点から、レッジ部４２の厚さは、３０ｎｍ程度までしか薄くすることができない。
【０００８】
レッジ部を高精度に加工する手法として、エミッタ層の一部にエッチ・ストッパー層を設けて、選択性ウェット・エッチングによりレッジ部を形成する手法が提案されている（上記非特許文献１参照）。図６は、前記提案のＨＢＴ構造（以下、単に、「従来の他のＨＢＴ」という）のエミッタメサ領域付近を示す図であり、図７は、図６記載の破線Ａ−Ａ’における、キャップ層７からコレクタ層３までのエネルギ・バンド図である。図６に示すように、従来の他のＨＢＴでは、エミッタ層が、ベース層４上に形成されたｎ型のＩｎＰからなる第１のエミッタ層１４と、第１のエミッタ層１４上に形成されたｎ型のＩｎＧａＡｓからなる第２のエミッタ層（エッチ・ストッパー層）１５と、第２のエミッタ層１５上に形成されたｎ型のＩｎＰからなる第３のエミッタ層１６から構成されている。このようにすれば、第３のエミッタ層１６を、塩酸系エッチング溶液により選択的にエッチングすることが可能となる。そして、暴露された第２のエミッタ層１５は、クエン酸系エッチング溶液により選択的にエッチングすることが可能となる。その結果、暴露された第１のエミッタ層１４の一部を、そのままレッジ部４３として活用することができる。すなわち、エピタキシャル結晶成長で決定された層厚を有するレッジ部を実現することが可能となる。
【０００９】
前記提案は、レッジ部４３を薄くする上で有利ではあるが、別の問題が懸念される。すなわち、図７に示すように、第２のエミッタ層（エッチ・ストッパー層）１５を導入することによって、エミッタ空乏層内にポテンシャル井戸が形成される点である。このため、エミッタ空乏層を通過する電子が前記ポテンシャル井戸に捕獲されてしまい、エミッタ電子輸送特性が劣化してしまう危険性がある。第２のエミッタ層１５を、例えば１ｎｍ程度まで薄くすれば、ポテンシャル井戸内に形成される量子化準位が十分に上昇するために、ポテンシャル井戸に捕獲される電子数を低減することができ、エミッタ電子輸送特性の劣化を抑制することができる。しかしながら、このような極薄層をエピタキシャル結晶成長で実現することは簡単ではない。場合によっては十分な結晶品質が得られないために、第２のエミッタ層１５が、エッチ・ストッパー層としての機能を失うこともありうる。以上の理由から、第２のエミッタ層１５の厚さは２〜３ｎｍ程度とするのが一般的であり、エミッタ電子輸送特性の劣化を完全に抑制することは難しい。
【００１０】
図８は、実際に、本発明者らが試作した図４に記載の従来のＨＢＴと、図６に記載の従来の他のＨＢＴの電流輸送特性（ガンメル・プロット）を比較したものである。従来のＨＢＴのエミッタ層５の厚さは７０ｎｍであり、レッジ部４２の厚さは３０ｎｍである。一方、従来の他のＨＢＴは、エミッタ層が、厚さ３０ｎｍの第１のエミッタ層１４と、厚さ３ｎｍの第２のエミッタ層１５と、厚さ４０ｎｍの第３のエミッタ層１６から構成されている。図８から明らかなように、ベース・エミッタ間電圧が０．８Ｖ程度以上になると、従来の他のＨＢＴは、従来のＨＢＴに比べてコレクタ電流が顕著に小さくなる。これは、上述したように、第２のエミッタ層１５を導入したことによって、エミッタ電子輸送特性が劣化したためといえる。
【００１１】
レッジ部を薄層化させるのに有効な別の手法として、高濃度に不純物添加された縮退ＩｎＧａＡｓと薄層ＩｎＰから形成されたエミッタ層構造が提案されている（上記非特許文献２参照）。図９は、前記提案のＨＢＴ構造（以下、単に、「従来の別のＨＢＴ」という）のエミッタメサ領域付近を示す図であり、図１０は、図９記載の破線Ａ−Ａ’における、キャップ層７からコレクタ層３までのバンド図である。図９に示すように、従来の別のＨＢＴでは、エミッタ層が、ベース層４上に形成されたｎ型のＩｎＰからなる第１のエミッタ層１７と、第１のエミッタ層１７上に形成された高濃度に不純物が添加されたｎ型の縮退ＩｎＧａＡｓからなる第２のエミッタ層１８から構成されている。このようにすれば、第２のエミッタ層１８をクエン酸系エッチング溶液により選択的にエッチングすることができる。その結果、暴露された第１のエミッタ層１７の一部を、そのままレッジ部４４として活用することができる。すなわち、エピタキシャル結晶成長で決定された層厚を有するレッジ部を実現することが可能となる。また、従来の別のＨＢＴでは、第２のエミッタ層１８における（電子に対する）擬フェルミ準位が十分に高いために、ＩｎＧａＡｓ／ＩｎＰ伝導帯端不連続によるエネルギ障壁の影響が回避できる。このため、エミッタ電子輸送特性は、第１のエミッタ層１７の層構造パラメータ（層厚や不純物濃度）で特徴づけられることになる。第１のエミッタ層１７の厚さを適当に薄くすれば、エミッタ電子輸送特性を損なうことなく、高電流密度注入を容易に実現することが可能である。
【００１２】
しかしながら、従来の別のＨＢＴでも、以下に記す問題が発生する。すなわち、図１０に示すように、ベース層４の正孔に対するポテンシャル障壁が、薄い第１のエミッタ層１７だけで実現されている点である。このため、ベース層４から第２のエミッタ層１８への正孔注入が無視できなくなる可能性がある。特に、高電流密度注入下では、セルフ・ヒーティング効果によってＨＢＴ素子の接合温度が上昇するために、ベース層４における（正孔に対する）擬フェルミ準位が高くなってしまう。そのため、ベース層４から第２のエミッタ層１８への正孔注入も大きくなり、エミッタ注入効率の低下および電流利得の劣化を引き起こす危険性がある。第１のエミッタ層１７（すなわち、レッジ部４４）を薄層化することによって、外部ベース領域における（寄生）再結合電流を抑制することができるが、肝心の内部領域における（真性）再結合電流が増加してしまう可能性がある。
【００１３】
図１１は、実際に、本発明者らが試作した図４に記載した従来のＨＢＴと、図９に記載した従来の別のＨＢＴのコレクタＩ−Ｖ特性を示したものである。従来のＨＢＴのエミッタ層５の厚さは４０ｎｍであり、レッジ部４２の厚さは２５ｎｍである。一方、従来の別のＨＢＴは、２５ｎｍの第１のエミッタ層１７を有している。図１１から明らかなように、コレクタ電流が８ｍＡ以上（電流密度で８ｍA／μｍ２ 以上）になると、従来の別のHBTの電流利得が急激に減少する。これは、上述したように、第１のエミッタ層１７が薄いために、高電流密度注入におけるセルフ・ヒーティング効果によって、エミッタ注入効率が低下したことが原因と考えられる。
【００１４】
以上をまとめると、従来のＨＢＴではレッジ部を薄くすることが困難であり、ＨＢＴの微細化を進めると、外部ベース領域における再結合電流を抑制することができなくなる。一方、従来の他のＨＢＴや従来の別のＨＢＴでは、レッジ部を簡単に薄くすることはできるが、エミッタ電子輸送特性やエミッタ注入効率の劣化といった別の問題が生じてしまう。
【００１５】
本発明は、上述の課題を解決するためになされたものであり、エミッタ電子輸送特性やエミッタ注入効率を劣化させることなく、レッジ部を薄層化させることが容易で微細化に適したヘテロ接合バイポーラトランジスタを提供することを目的としている。
【課題を解決するための手段】
【００１６】
この目的を達成するために、本発明においては、基板上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層が、前記ベース層上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層上に形成された第３の半導体層から構成されており、前記第３の半導体層が、前記第２の半導体層に対して、ウェット・エッチングにより選択的に除去できる材料で形成されており、前記第２の半導体層が、前記第１の半導体層に対して、ウェット・エッチングにより選択的に除去できる材料で形成されており、前記第１の半導体層と前記第３の半導体層のバンドギャップが、前記ベース層のバンドギャップよりも大きく、前記第２の半導体層が不純物添加によって縮退しており、前記第３の半導体層が不純物添加によって中性領域を形成していることを特徴とする。
【００１７】
この場合、前記第１の半導体層と前記第３の半導体層が、ＩｎＰ、ＩｎＡｌＰ、ＩｎＧａＰのいずれかによって形成されており、前記第２の半導体層が、ＩｎＧａＡｓ、ＩｎＡｌＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂ、ＡｌＧａＡｓＳｂのいずれかによって形成されており、前記第２の半導体層と前記第３の半導体層が、ｎ型の半導体材料で形成されていることを特徴としてもよい。
【００１８】
あるいは、前記第１の半導体層と前記第３の半導体層の材料としてＩｎＰが用いられており、前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、前記第２の半導体層の不純物濃度が１×１０１９ｃｍ−３以上であることを特徴としてもよい。
【００１９】
あるいは、前記第１の半導体層と前記第３の半導体層の材料としてＩｎＰが用いられており、前記第２の半導体層の材料としてＩｎＧａＡｓが用いられており、前記第２の半導体層の厚さが５ｎｍ以下であり、かつ、前記第２の半導体層の不純物濃度が１×１０１８ｃｍ−３以上であることを特徴としてもよい。
【００２０】
これらの場合、前記第３の半導体層の不純物濃度が１×１０１８ｃｍ−３以上であることを特徴としてもよい。
【００２１】
また、以上すべての場合において、前記第１の半導体層が、外部ベース領域におけるレッジ部を形成するために用いられていることを特徴としてもよい。
【発明の効果】
【００２２】
本発明に係るＨＢＴにおいては、第２の半導体層と第１の半導体層を選択的なウェット・エッチングを用いて暴露することができるので、薄いレッジ部を、ウエハ面内全域に渡って均一に再現性良く実現することができる。また、第２の半導体層が縮退しており、かつ、第３の半導体層が中性領域を形成しているために、伝導帯端不連続によるポテンシャル井戸構造の影響が回避される。そのため、エミッタ電子輸送特性が劣化することがなく、十分な電流注入量を確保することが可能となる。さらに、第１の半導体層が薄くても第３の半導体層が存在するために、ベース層からエミッタ層への正孔注入が抑制される結果、高電流注入時におけるエミッタ注入効率の低下や、それにともなう電流利得の劣化を回避することができる。
【００２３】
また、第１の半導体層がレッジ部を形成するために用いられているために、外部ベース領域における再結合電流を抑制することができる。そのため、高信頼で高性能な微細化素子を実現することが可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明に係るＨＢＴのエミッタメサ領域付近を示す図である。
【図２】本発明に係るＨＢＴのエネルギ・バンド図である。
【図３】従来のＨＢＴを示す図である。
【図４】従来のＨＢＴのエミッタメサ領域付近を示す図である。
【図５】従来のＨＢＴのエネルギ・バンド図である。
【図６】従来の他のＨＢＴのエミッタメサ領域付近を示す図である。
【図７】従来の他のＨＢＴのエネルギ・バンド図である。
【図８】従来のＨＢＴと従来の他のＨＢＴの電流輸送特性を比較した図である。
【図９】従来の別のＨＢＴのエミッタメサ領域付近を示す図である。
【図１０】従来の別のＨＢＴのエネルギ・バンド図である。
【図１１】従来のＨＢＴと従来の別のＨＢＴのコレクタＩ−Ｖ特性を比較した図である。
【発明を実施するための形態】
【００２５】
図１に、本発明に係るＨＢＴ構造の一例を示す。同図に示すように、エミッタ層は、ベース層上に形成されたＩｎＰからなる第１の半導体層である第１のエミッタ層１１と、第１のエミッタ層１１上に形成されたｎ型ＩｎＧａＡｓからなる第２の半導体層である第２のエミッタ層（エッチ・ストッパー層）１２と、第２のエミッタ層１２上に形成されたｎ型のＩｎＰからなる第３の半導体層である第３のエミッタ層１３から構成されている。また、前記第１のエミッタ層１１の一部は、外部ベース領域においてレッジ部４１を形成しており、レッジ部４１上には、エミッタメサの側面を覆うシリコン窒化膜（ＳｉＮ）からなるレッジ保護膜３１が形成されている。なお、その他の構成については、図３と図４に示すものと同様なため、ここでは説明を省略する。
【００２６】
図１に示すＨＢＴの作製方法の一例を簡単に説明する。まずキャップ層７上に、Ｔｉ／Ｐｔ／Ａｕなどからなるエミッタ電極２３をリフトオフ法により形成する。次に、エミッタ電極２３をマスクにして、ＩＣＰ−ＲＩＥ法により、キャップ層７とキャップ層６をエッチングし、さらに、第３のエミッタ層１３の途中までエッチングを行う。そして、塩酸系エッチング溶液を用いて、残された第３のエミッタ層１３を除去し、第２のエミッタ層（エッチ・ストッパー層）１２を暴露する。さらに、クエン酸系エッチング溶液を用いて、第２のエミッタ層１２を除去し、第１のエミッタ層１１を暴露する。ここでは、ＩｎＧａＡｓは塩酸系エッチング溶液ではエッチングされないこと、また、ＩｎＰはクエン酸系エッチング溶液ではエッチングされないことを利用している。すなわち、第３の半導体層である第３のエミッタ層１３が、第２の半導体層である第２のエミッタ層１２に対して、ウェット・エッチングにより選択的に除去できる材料で形成されており、第２の半導体層である第２のエミッタ層１２が、第１の半導体層である第１のエミッタ層１１に対して、ウェット・エッチングにより選択的に除去できる材料で形成されている。しかる後に、第１のエミッタ層１１の表面を保護するために、シリコン窒化膜をＣＶＤ法（Chemical Vapor Deposition：化学気相堆積法）により形成する。そして、エミッタメサを包含するようにフォトレジストをパターニングし、シリコン窒化膜をＲＩＥ法により除去してレッジ保護膜３１を形成する。そして、塩酸系エッチング溶液により、レッジ保護膜３１をマスクに用いて第１のエミッタ層１１をエッチングし、レッジ部４１を完成させる。以上のようにすれば、エピタキシャル結晶成長で決定された層厚を有するレッジ部４１を実現することが可能である。
【００２７】
エミッタメサを形成した後は、ベース電極２２をリフトオフ法により形成する。その後、コレクタメサ、コレクタ電極を順次形成し、素子間分離エッチングにより、不要なサブコレクタ層を除去する。そして、スピン塗布法によりＢＣＢ（Benzocyclobutene）などの有機保護膜を形成し、ＲＩＥ法を用いてエッチバックすることによって、微細なエミッタ電極２３を暴露する。ベース電極２２やコレクタ電極に対しては、ＲＩＥ法によりビアホールを形成し配線とのコンタクトを図る。
【００２８】
図１に示すＨＢＴは、一見、図６に示す従来の他のＨＢＴと同じように見えるが、エミッタ層を構成している各半導体層への不純物添加の仕方が大きく異なることが特徴となっている。まず、第２のエミッタ層（エッチ・ストッパー層）１２は、高濃度の不純物添加を実施しており、半導体が縮退していることを特徴としている。さらに詳しく述べると、第２のエミッタ層１２におけるフェルミ準位を、第１のエミッタ層１１と第２のエミッタ層１２によって形成されるＩｎＧａＡｓ／ＩｎＰ伝導帯端エネルギ不連続（約０．２４ｅＶ）と同程度かそれ以上まで上昇させておくことが望ましい。これを実現するには、第２のエミッタ層１２に、１×１０１９ｃｍ−３以上の不準物を添加すれば良い。あるいは、第２のエミッタ層１２の厚さを十分薄くすれば、ポテンシャル井戸内に量子化準位が形成されるために、実効的な伝導帯端エネルギ不連続を減少させることができる。その場合は、必要とする不準物濃度も低減することが可能である。例えば、第２のエミッタ層１２の厚さを５ｎｍ以下にすれば、１×１０１８ｃｍ−３以上の不純物を添加すれば良い。また、第３のエミッタ層１３については、中性領域が形成される程度の量の不純物を添加していることを特徴としている。具体的な不純物濃度は、所望するHBT動作電流密度に応じて異なるが、例えば、動作電流密度として実用的な１ｍＡ／μｍ２以上の値が必要ならば、１×１０１８ｃｍ−３以上の不純物濃度があれば十分である。なお、第１のエミッタ層１１については、不純物添加に関する制限は特に無い。
【００２９】
図２は、図１記載の破線Ａ−Ａ’における、キャップ層７からコレクタ層３までのエネルギ・バンド図である。適当な不純物添加によって、第３のエミッタ層１３と第２のエミッタ層１２は中性領域が形成されており、第１のエミッタ層１１のみが空乏化されている。さらに、第２のエミッタ層１２は縮退するほどの不純物が添加されているために、第２のエミッタ層１２と第１のエミッタ層１１の間に生じる伝導帯端エネルギ不連続の影響が緩和された形となっている。このため、十分な量の伝導電子を第３のエミッタ層１３から第１のエミッタ層１１へと注入することが可能である。すなわち、本発明によるＨＢＴでは、電流輸送特性が、第１のエミッタ層１１からベース層４への熱電子放出やトンネル注入によって律則されることになる。第２のエミッタ層１２に形成されるポテンシャル井戸の影響は発生せず、エミッタ電子輸送特性の劣化を心配する必要はない。
【００３０】
また、第１のエミッタ層１１が薄くても、ベース層４よりもバンドギャップが大きい第３のエミッタ層１３が存在するために、ベース層４からエミッタ層への正孔注入を抑制することができる。その結果、高電流注入時におけるエミッタ注入効率の低下や、それにともなう電流利得の劣化を回避することが可能である。
【００３１】
上述した実施の形態から、外部ベース領域に薄いレッジ部４１を簡単に形成することが可能である。また、エミッタ電子輸送特性が、ポテンシャル井戸を形成する第２のエミッタ層（エッチ・ストッパー層）１２の影響を受けないために、優れた高電流注入特性を有するという本発明によるＨＢＴ層構造の効果が分かる。さらに、第３のエミッタ層を設けることによって、高電流注入領域においても優れた電流利得特性を維持することが可能である。本発明を用いることによって、理想的なレッジ部４１が得られ、レッジ機能を損なうことなく素子の微細化を進めることが可能となる。すなわち、薄層化、微細化、高信頼化を両立させる上で有利となる。本発明によるＨＢＴ層構造は、高電流密度注入による高速動作を図る上で有利となる。
【００３２】
なお、本発明では、超高速集積回路を実現する上で有望なｎｐｎ形ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴについて詳細に述べたが、同様な効果は、ベース層に狭バンドギャップ材料であるＧａＡｓＳｂ系材料を用いたＩｎＰ／ＧａＡｓＳｂ系ＨＢＴに対しても有効である。この場合も、本発明で示したエミッタ層構造をそのまま適用することができる。
【００３３】
さらに、本発明では、第１のエミッタ層１１と第３のエミッタ層１３にＩｎＰを、また、第２のエミッタ層（エッチ・ストッパー層）１２にＩｎＧａＡｓを用いた場合について詳細に述べたが、同様な効果は、第１と第３のエミッタ層にＩｎＡｌＰやＩｎＧａＰを用いた場合に対しても有効であることを注意しておく。また、第２のエミッタ層にＩｎＡｌＧａＡｓ、ＧａＡｓＳｂ、ＩｎＧａＡｓＳｂあるいはＡｌＧａＡｓＳｂを用いた場合に対しても有効である。
【００３４】
また、本発明は上述した実施の形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは云うまでもない。
【符号の説明】
【００３５】
１：基板、２：サブコレクタ層、３：コレクタ層、４：ベース層、５：エミッタ層、６：キャップ層、７：キャップ層、１１：第１のエミッタ層（請求項記載の第１の半導体層）、１２：第２のエミッタ層（請求項記載の第２の半導体層）、１３：第３のエミッタ層（請求項記載の第３の半導体層）、１４：第１のエミッタ層、１５：第２のエミッタ層、１６：第３のエミッタ層、１７：第１のエミッタ層、１８：第２のエミッタ層、２１：コレクタ電極、２２：ベース電極、２３：エミッタ電極、３１：レッジ保護膜、４１：レッジ部、４２：レッジ部、４３：レッジ部、４４：レッジ部。
【図１】
2011003840.tif 000003
【図２】
2011003840.tif 000004
【図３】
2011003840.tif 000005
【図４】
2011003840.tif 000006
【図５】
2011003840.tif 000007
【図６】
2011003840.tif 000008
【図７】
2011003840.tif 000009
【図８】
2011003840.tif 000010
【図９】
2011003840.tif 000011
【図１０】
2011003840.tif 000012
【図１１】
2011003840.tif 000013