(57)【要約】【課題】画素への書き込み期間中において、オペアンプを個別に停止させ、消費電流を低減させること。【解決手段】本発明の一態様に係る駆動回路は、基準電圧に基づいて生成された異なる階調電位ごとに設けられた複数のアンプ回路ＯＰ１〜ＯＰ６４、隣接する階調電圧を出力する複数のアンプ回路ＯＰ１〜ＯＰ６４を２個以上の単位でグループ分けして、各グループ中の１個のアンプ回路と、それ以外のアンプ回路とを個別にオン／オフを制御する制御部６００とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
基準電圧に基づいて生成された異なる階調電位ごとに設けられた複数のアンプ回路と、
隣接する階調電圧を出力する前記複数のアンプ回路を２個以上の単位でグループ分けして、各グループ中の１個のアンプ回路と、それ以外のアンプ回路とを個別にオン／オフを制御する制御回路と、
を備える駆動回路。
【請求項２】
前記制御回路は、画素への書き込み期間中の第１期間において各グループの１個のアンプ回路を動作させて、それ以外のアンプ回路を停止させ、
前記第１の期間に続く第２の期間において、表示データに対応したアンプ回路により画素への書込みが行われることを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記１個のアンプ回路とそれ以外のアンプ回路の出力を電気的に短絡可能な第１スイッチ回路をさらに備え、
前記第１期間において、前記１個のアンプ回路とそれ以外のアンプ回路の出力を電気的に短絡することを特徴とする請求項２に記載の駆動回路。
【請求項４】
前記第１期間において、表示データに対応した階調電圧を出力するアンプ回路が含まれるグループ内の、表示データに依存しない特定の階調電圧を出力し、
前記第２期間において、前記表示データに依存した階調電圧を出力する階調電圧選択回路をさらに備える請求項２又は３に記載の駆動回路。
【請求項５】
前記階調電圧選択回路は、前記複数のアンプ回路の出力と当該階調電圧選択回路の出力端子との間に設けられた、前記表示データの下位ビットに対応する第２スイッチ回路を備え、
前記第２スイッチ回路は、前記第１期間において電気的に短絡状態であることを特徴とする請求項４に記載の駆動回路。
【請求項６】
前記１個のアンプ回路以外のアンプ回路の出力と、前記階調電圧選択回路との間にそれぞれ設けられた第３スイッチ回路を備える請求項４又は５に記載の駆動回路。
【請求項７】
前記制御回路は、前記第２期間の開始直前において、前記第１スイッチ回路を電気的にオープンな状態、前記第３スイッチ回路を電気的に短絡状態とし、前記複数のオペアンプ回路を動作状態にすることを特徴とする請求項６に記載の駆動回路。
【請求項８】
前記グループは、第１グループと、前記第１グループに含まれるアンプ回路間の階調電圧差よりも大きい階調電圧差を有するアンプ回路を含む第２グループを含み、
前記第２グループに含まれるアンプ回路は、個別にオン／オフが制御されることを特徴とする請求項１〜７のいずれか１項に記載の駆動回路。
【請求項９】
基準電圧に基づいて生成された異なる階調電位ごとに設けられた複数のアンプ回路を隣接する階調電圧を出力するアンプ回路に２個以上の単位でグループ分けし、
画素への書き込み期間中の第１期間において各グループの１個のアンプ回路を動作させて、それ以外のアンプ回路を停止させ、
前記第１の期間に続く第２の期間において、表示データに対応したアンプ回路により画素への書込みを行う駆動方法。
【請求項１０】
前記第１期間において、前記１個のアンプ回路とそれ以外のアンプ回路の出力を電気的に短絡することを特徴とする請求項９に記載の駆動方法。
【請求項１１】
前記第１期間において、表示データに対応した階調電圧を出力するアンプ回路が含まれるグループ内の、表示データに依存しない特定の階調電圧を出力し、
前記第２期間において、前記表示データに依存した階調電圧を出力する請求項９又は１０に記載の駆動方法。
【請求項１２】
前記第１期間において、前記複数のアンプ回路の出力と出力端子とを電気的に短絡状態とすることを特徴とする請求項９に記載の駆動方法。
【請求項１３】
前記制御回路は、前記第２期間の開始直前において、前記１個のアンプ回路とそれ以外のアンプ回路の出力との電気的短絡状態を解除し、前記複数のオペアンプ回路を動作状態にすることを特徴とする請求項９〜１３に記載の駆動方法。
【請求項１４】
前記第２期間以外の期間は、前記グループの１個のアンプ回路のみを動作させ、それ以外のアンプ回路は停止させる請求項９〜１３のいずれか１項に記載の駆動方法。
【請求項１５】
前記グループは、第１グループと、前記第１グループに含まれるアンプ回路間の階調電圧差よりも大きい階調電圧差を有するアンプ回路を含む第２グループを含み、
前記第２グループに含まれるアンプ回路は、個別にオン／オフが制御されることを特徴とする請求項９〜１４のいずれか１項に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動回路及び駆動方法に関する。
【背景技術】
【０００２】
近年、携帯電話に代表される携帯表示機器において、使用時間を伸ばすためにバッテリー使用時間への影響が大きい液晶表示の表示制御回路の低消費電力化が重要になっている。表示制御回路における低消費電力化を実現するために、効率の良い駆動方法とそれを実現させる駆動回路が求められている。
【０００３】
特許文献１には、画素に対する書き込み期間を短縮させるため、書き込み期間の最初の第１期間と、これに続く第２の期間とで異なる制御を行う駆動回路が開示されている。図９は、特許文献１に記載の液晶表示装置の構成を示すブロック図である。図１０は、特許文献１に記載のソースドライバ１５の構成を示す図である。
【０００４】
図１０に示すように、ソースドライバ１５では、階調設定部２０の各ノードのそれぞれオペアンプが設けられている。書き込み開始後画素が十分に充電されるまでの第１の期間では、目標階調電位となるノードを含むノード群の中の特定のノードの階調電位によって画素が充電され、かつ、その特定のノードと画素との間はノード群に含まれるノードの数に相当する複数の配線が並列接続される。そして、画素が目標階調電位近辺まで充電された後の第２の期間では、上述した並列接続が解除されて、目標階調電位に応じたノードのみが画素に接続される。
【０００５】
図１１に、ノードＡ１の電位Ｖ＿Ａ１（ａ）、制御信号ＳＮ１（ｂ）、制御信号ＳＣ１（ｃ）を示す。図１１には、目標階調電圧がＶ１〜Ｖ４（ノード群ＧＮ１の階調電圧）である場合の波形が示されている。図１１に示すように、第１の期間では、特定のノードと画素との間に複数の配線が並列接続されるため、配線抵抗が低下し、短時間で画素の充電を行うことができる。その後、第２期間において、特定のノードのみを接続することにより、目標階調電位を画素に充電することができる。
【０００６】
特許文献２には、消費電力を低減させるために、第１蓄積容量素子の一端と第２蓄積容量素子の一端を高電位側、低電位側に切り替える際、第１蓄積容量素子と第２蓄積容量素子の一端を短絡させ、中間電位とする駆動回路が記載されている。
【０００７】
しかしながら、これらの駆動回路では、オペアンプを部分的に制御する機能を有していないため、画素への書き込み期間中は全てのオペアンプが動作している状態であり、消費電流が大きいという問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１２９３８６号公報
【特許文献２】特開２００９−１４５６３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、上記の駆動回路では、画素への書き込み期間中は全てのオペアンプが動作しており、消費電流が大きいという問題がある。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る駆動回路は、基準電圧に基づいて生成された異なる階調電位ごとに設けられた複数のアンプ回路と、隣接する階調電圧を出力する前記複数のアンプ回路を２個以上の単位でグループ分けして、各グループ中の１個のアンプ回路と、それ以外のアンプ回路とを個別にオン／オフを制御する制御回路とを備えるものである。
【００１１】
本発明の他の態様に係る駆動方法は、基準電圧に基づいて生成された異なる階調電位ごとに設けられた複数のアンプ回路を隣接する階調電圧を出力するアンプ回路に２個以上の単位でグループ分けし、画素への書き込み期間中の第１期間において各グループの１個のアンプ回路を動作させて、それ以外のアンプ回路を停止させ、前記第１の期間に続く第２の期間において、表示データに対応したアンプ回路により画素への書込みを行う。
【００１２】
このような構成により、異なる階調電位ごとに設けられたアンプ回路を、隣接する階調電圧を出力するアンプ回路の２個以上の単位でグループ分けして、各グループの中の１つのオペアンプとそれ以外のオペアンプとを個別にオン／オフすることができる。これにより、１書き込み期間の第１期間に、各グループの中の１つのオペアンプのみを動作させることができ、消費電流を低減させることが可能となる。
【発明の効果】
【００１３】
本発明によれば、画素への書き込み期間中において、オペアンプを個別に停止させることができ、消費電流を低減させることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る駆動回路を用いた表示装置の構成を示すブロック図である。
【図２】実施の形態１に係る駆動回路の構成を示す図である。
【図３Ａ】実施の形態１に係る駆動回路に供給される制御部からの各種制御信号の波形を示す図である。
【図３Ｂ】データ線ＤＬ＿ｍの電位変化を示す図である。
【図４Ａ】実施の形態に係る駆動回路の階調電圧選択回路における６４階調の論理動作を表す真理値表である。
【図４Ｂ】実施の形態に係る駆動回路の階調電圧選択回路における６４階調の論理動作を表す真理値表である。
【図５】実施の形態２に係る駆動回路の構成を示す図である。
【図６Ａ】実施の形態２に係る駆動回路に供給される制御部からの各種制御信号の波形を示す図である。
【図６Ｂ】データ線ＤＬ＿ｍの電位変化を示す図である。
【図７】６４階調のγ曲線の例を示す図である。
【図８】実施の形態３に係る駆動回路の構成を示す図である。
【図９】特許文献１に記載の表示装置の構成を示すブロック図である。
【図１０】特許文献１に記載の駆動回路の構成を示す図である。
【図１１】特許文献１に記載の駆動回路の動作を説明するための図である。
【発明を実施するための形態】
【００１５】
実施の形態１．
本発明の実施の形態１に係る駆動回路を用いた表示装置の構成について、図１を参照して説明する。図１は、本実施の形態に係る表示装置の全体構成を示すブロック図である。なお、本実施の形態では、６４階調の表示データを処理する駆動回路を例として説明するが、これに限定されるものではない。
【００１６】
図１に示すように、本実施の形態に係る表示装置は、液晶表示パネル（以下、ＬＣＤ（Liquid Crystal Display）パネルとする）１０、ソースドライバ部１５０、ゲートドライバ５０、階調電圧生成回路２００、制御部６００を備える。本発明に係る駆動回路は、ソースドライバ部１５０、階調電圧生成回路２００を有する。
【００１７】
ＬＣＤパネル１０には、ｊ行ｍ列のマトリックス状に液晶画素（以下、画素とする）が配列されている。このマトリックス状に配列された画素は、ｊ本の走査線ＳＬ＿１〜ＳＬ＿ｊとｍ本のデータ線ＤＬ＿１〜ＤＬ＿ｍとに接続され駆動される。
【００１８】
一般的に各画素は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と液晶セルの容量Ｃｓと補助容量Ｃｊ（不図示）で構成される。容量Ｃｓと補助容量ＣｊはＴＦＴのドレイン電極とＬＣＤパネル１０の共通電極（ＶＣＯＭ）間の容量である。容量Ｃｓと補助容量Ｃｊは、１フレーム期間の間、蓄積された電荷を保持する。
【００１９】
容量Ｃｓ、補助容量Ｃｊに蓄積された電荷量に応じて液晶分子の向きが変わり、バックライトからの光の透過量が変化することで、階調表示が実現される。ＴＦＴのソース電極は対応するデータ線ＤＬ＿１〜ＤＬ＿ｍに接続され、ＴＦＴのゲート電極は対応する走査線ＳＬ＿１〜ＳＬ＿ｊに接続される。
【００２０】
ゲートドライバ５０によって、走査線ＳＬ＿１〜ＳＬ＿ｊが順次選択され、選択された走査線ＳＬ＿１〜ＳＬ＿ｊに接続される画素のＴＦＴがオンする。ＴＦＴがオンしている間に、ソースドライバ部１５０の出力端子Ｓ１〜Ｓｍからデータ線ＤＬ＿１〜ＤＬ＿ｍを介して、表示データに応じた階調電圧が各画素の容量Ｃｓと補助容量Ｃｊに供給される。
【００２１】
制御部６００は、階調電圧生成回路２００やソースドライバ部１５０を制御する為の制御回路である。制御部６００は、表示データＤＡＴＡ、制御信号ＤＡＣ＿ＯＮ、制御信号ＯＵＴＳＷ＿ＯＮ、ストローブ信号ＳＴＲＢ、クロック信号ＳＣＬＫをソースドライバ部１５０に転送し、制御信号Ａ１ＯＮと制御信号Ａ２ＯＮと制御信号ＧＳＷＯＮを階調電圧生成回路２００に転送する。
【００２２】
ソースドライバ部１５０は、データラッチ部４００、ＤＡ変換回路３００、スイッチ素子ＯＵＴＳＷ１〜ＯＵＴＳＷｍを備えている。データラッチ部４００は、ラッチ回路４００＿１〜４００＿ｍとラッチ回路４０１＿１〜４０１＿ｍの２段構成になっている。初段のラッチ回路４００＿１〜４００＿ｍは、制御部６００から出力されるクロック信号ＳＣＬＫに同期して、１水平期間内に１ライン分の表示データＤＡＴＡを順次、取り込んで行く。
【００２３】
２段目のラッチ回路４０１＿１〜４０１＿ｍは、制御部６００から出力されるストローブ信号ＳＴＲＢに同期して、初段のラッチ回路４００＿１〜４００＿ｍのデータを２段目のラッチ回路４０１＿１〜４０１＿ｍに受け渡す。ストローブ信号ＳＴＲＢは、１水平期間の最初に出力される。このため、１水平期間内は２段目のラッチ回路４０１＿１〜４０１＿ｍのデータは保持される。
【００２４】
ＤＡ変換回路３００は、階調電圧選択回路３００＿１〜３００＿ｍを有している。２段目のラッチ回路４０１＿１〜４０１＿ｍに蓄えられている表示データにより、階調電圧生成回路２００からの階調電圧Ｖ１〜Ｖ６４のうち任意の１つの階調電圧を出力する。
【００２５】
スイッチ素子ＯＵＴＳＷ１〜ＯＵＴＳＷｍは、各ソース出力端子Ｓ１〜Ｓｍと階調電圧選択回路３００＿１〜３００＿ｍの間に設けられている。制御信号ＯＵＴＳＷ＿ＯＮがハイの場合は各スイッチ素子ＯＵＴＳＷ１〜ＯＵＴＳＷｍが電気的に短絡状態になり、制御信号ＯＵＴＳＷ＿ＯＮがロウの場合は各スイッチ素子ＯＵＴＳＷ１〜ＯＵＴＳＷｍが電気的にオープン状態となる。
【００２６】
ソースドライバ部１５０は、ソースドライバ出力端子Ｓ１〜Ｓｍ毎に対応するソースドライバ回路１５０＿１〜１５０＿ｍに分けられる。各ソースドライバ回路１５０＿１〜１５０＿ｍはそれぞれ、２段のラッチ回路、階調電圧選択回路、スイッチ素子を備える。
【００２７】
ここで、本実施の形態に係る駆動回路について図２を参照して説明する。図２は、本実施の形態に係る駆動回路の構成を示す図である。なお、図２においては、ソースドライバ回路１５０＿１〜１５０＿ｍ内における、ラッチ回路４００＿１〜４００＿ｍ、ラッチ回路４０１＿１〜４０１＿ｍの記載を省略する。
【００２８】
図２に示すように、階調電圧生成回路２００は、抵抗Ｒ１〜Ｒ６５、オペアンプＯＰ１〜ＯＰ６４、スイッチ素子ＧＳＷ１〜ＧＳＷ６４を備える。抵抗Ｒ１〜Ｒ６５は、階調電圧の基準電位を生成するための抵抗である。抵抗Ｒ１〜Ｒ６５は、ハイレベル基準電圧ＶＲＥＦＨとロウレベル基準電圧ＶＲＥＦＬのとの間に直列に接続されている。抵抗Ｒ１と抵抗Ｒ２の間にノードＮ１、抵抗Ｒ２と抵抗Ｒ３の間にノードＮ２、・・・抵抗Ｒ６４と抵抗６５の間にノードＮ６４がそれぞれ設けられる。ノードＮ１〜Ｎ６４の電位が各階調電圧の基準電位となる。
【００２９】
各ノードＮ１〜Ｎ６４は、オペアンプＯＰ１〜ＯＰ６４の非反転入力端子（＋）に接続されている。オペアンプＯＰ１〜ＯＰ６４の出力は、反転入力端子（−）に接続されている。すなわち、オペアンプＯＰ１〜ＯＰ６４は、ボルテージフォロワを構成している。
【００３０】
階調電圧生成回路２００において、隣接する４つの階調を１つのグループとする。本実施の形態では、オペアンプＯＰ１〜ＯＰ４を１つのグループ、オペアンプＯＰ５〜ＯＰ８を１つのグループ、・・・オペアンプＯＰ６１〜ＯＰ６４を１つのグループとする。
【００３１】
オペアンプＯＰ１〜ＯＰ６４は、階調電圧Ｖ１〜Ｖ６４をそれぞれ出力する。階調電圧Ｖ１の電位が高く階調電圧Ｖ６４の電位が低い場合、階調電圧が高い側のグループＶ１〜Ｖ３２は、４階調毎にグループ分けした上から２番目に高い階調電圧が最適な階調電圧となる。例えば、階調電圧Ｖ１〜Ｖ４の中では階調電圧Ｖ２が最適な階調電圧となる。
【００３２】
また、階調電圧が低い側のグループＶ３３〜Ｖ６４では、４階調毎にグループ分けした下から２番目に高い階調電圧が最適な階調電圧となる。例えば、階調電圧Ｖ６１〜Ｖ６４の中では階調電圧Ｖ６３が最適な階調電圧となる。この最適な階調電圧については、後に説明する。
【００３３】
４階調毎にグループ分けされたオペアンプＯＰ１〜ＯＰ６４は、制御部６００からの制御信号Ａ１ＯＮとＡ２ＯＮにより制御される。最適な階調電圧を出力するオペアンプ（ＯＰ２、ＯＰ６、・・・ＯＰ６３）は制御信号Ａ１ＯＮにより制御される。例えば、制御信号Ａ１ＯＮがハイの場合は、最適な階調電圧を出力するオペアンプ（ＯＰ２、ＯＰ６、・・・ＯＰ６３）が動作状態となる、また、制御信号Ａ１ＯＮがロウの場合は最適な階調電圧を出力するオペアンプ（ＯＰ２、ＯＰ６、・・・ＯＰ６３）は停止状態、かつ、出力はＨｉＺ状態となる。
【００３４】
最適な階調電圧を出力するオペアンプ以外のオペアンプ（ＯＰ１、ＯＰ３、ＯＰ４・・・ＯＰ６１、ＯＰ６２、ＯＰ６４）は、制御部６００からの制御信号Ａ２ＯＮにより制御される。例えば、制御信号Ａ２ＯＮがハイの場合は、オペアンプ（ＯＰ１、ＯＰ３、ＯＰ４・・・ＯＰ６１、ＯＰ６２、ＯＰ６４）が動作状態となる。また、制御信号Ａ２ＯＮがロウの場合は、オペアンプ（ＯＰ１、ＯＰ３、ＯＰ４・・・ＯＰ６１、ＯＰ６２、ＯＰ６４）は停止状態、かつ、出力はＨｉＺ状態となる。
【００３５】
スイッチ素子ＧＳＷ１〜ＧＳＷ６４は、４階調毎にグループ分けした中で最適な階調電圧とそれ以外の階調電圧を出力する配線間に設けられている。例えば、階調電圧が高い側のグループの階調電圧Ｖ１〜Ｖ４では、階調電圧Ｖ２が最適な階調電圧である。従って、階調電圧Ｖ１と階調電圧Ｖ２の間にスイッチ素子ＧＳＷ１、階調電圧Ｖ２と階調電圧Ｖ３の間にスイッチ素子ＧＳＷ３、階調電圧Ｖ２と階調電圧Ｖ４の間にスイッチ素子ＧＳＷ４がそれぞれ設けられる。
【００３６】
階調電圧が低い側のグループの階調電圧Ｖ６１〜Ｖ６４では、階調電圧Ｖ６３が最適な階調電圧となる。従って、階調電圧Ｖ６１と階調電圧Ｖ６３の間にスイッチ素子ＧＳＷ６１、階調電圧Ｖ６２と階調電圧Ｖ６３の間にスイッチ素子ＧＳＷ６２、階調電圧Ｖ６３と階調電圧Ｖ６４の間にスイッチ素子ＧＳＷ６４がそれぞれ設けられる。
【００３７】
スイッチ素子ＧＳＷ１〜ＧＳＷ６４は、制御部６００からの制御信号ＧＳＷＯＮにより制御される。例えば、ＧＳＷＯＮがハイの場合は、各スイッチ素子ＧＳＷ１〜ＧＳＷ６４は電気的に短絡状態になり、ＧＳＷＯＮがロウの場合は各スイッチ素子回路ＧＳＷ１〜ＧＳＷ６４が電気的にオープン状態となる。
【００３８】
階調配線の配線抵抗ｐＲは、アルミ配線自身に寄生する抵抗成分を表している。階調電圧選択回路３００＿１〜３００＿ｍは、スイッチ素子３０２＿１〜３０２＿６、スイッチ素子３０３＿１〜３０３＿６を有している。スイッチ素子３０２＿１、３０３＿１は、表示データの最下位ビットに対応し、スイッチ素子３０２＿２、３０３＿２は、表示データの下位から２ビット目に対応する。
【００３９】
スイッチ素子３０２＿１、３０３＿１、スイッチ素子３０２＿２、３０３＿２は、表示データに依存せず、制御部６００からの制御信号ＤＡＣ＿ＯＮにより制御される。制御信号ＤＡＣ＿ＯＮがハイの時は全てのスイッチ素子３０２＿１、３０３＿１と、スイッチ素子３０２＿２、３０３＿２が電気的に短絡状態（以降、パラレル駆動と説明）になる。パラレル駆動では、ノードＮｄ＿１と、Ｎ＿１と、Ｎ＿２と、Ｎ＿３、Ｎ＿４が同電位になり、ノードＮｄ−２と、Ｎ＿６１と、Ｎ＿６２と、Ｎ＿６３、Ｎ＿６４が同電位になる。
【００４０】
また、スイッチ素子３０２＿３〜３０２＿６、スイッチ素子３０３＿３〜３０３＿６は、表示データの下位２ビット以外のデータに依存して、スイッチのオンとオフの制御がなされる。
【００４１】
スイッチ素子ＯＵＴＳＷ１〜ＯＵＴＳＷｍは、ソースドライバ１５０の出力端子である各ソース出力端子Ｓ１〜Ｓｍと階調電圧選択回路３００＿１〜３００＿ｍの間に設けられている。制御信号ＯＵＴＳＷ＿ＯＮがハイの場合は各スイッチ素子ＯＵＴＳＷ１〜ＯＵＴＳＷｍが電気的に短絡状態になり、制御信号ＯＵＴＳＷ＿ＯＮがロウの場合は各スイッチ素子ＯＵＴＳＷ１〜ＯＵＴＳＷｍが電気的にオープン状態となる。
【００４２】
スイッチ素子ＯＵＴＳＷ１〜ＯＵＴＳＷｍが電気的に短絡状態にある時に、ソース出力端子Ｓ１〜ＳｍからデータラインＤＬ＿１〜ＤＬ＿ｍを通じて、各画素１０＿１〜１０＿ｍに、階調電圧選択回路３００＿１〜３００＿ｍで選択された任意の階調電圧Ｖ１〜Ｖ６４のいずれか１つの階調電圧が出力される。
【００４３】
ここで、図３Ａ、３Ｂを参照して、本実施の形態に係る駆動回路の動作について説明する。図３Ａは、駆動回路に供給される制御部６００からの各種制御信号（Ａ１ＯＮ、Ａ２ＯＮ、ＧＳＷＯＮ、ＤＡＣ＿ＯＮ、ＯＵＴＳＷ＿ＯＮ）の波形を示す図である。図３Ｂは、データ線ＤＬ＿ｍの電位変化を示す図である。ここでは、画素への書き込み時のデータ線ＤＬ＿ｍの電位が、階調電圧Ｖ１〜Ｖ４のいずれかの例を示している。
【００４４】
図３Ａ、３Ｂにおいて、横軸は時間を表し、縦軸は電圧振幅を表している。図３Ａの各種制御信号（Ａ１ＯＮ、Ａ２ＯＮ、ＧＳＷＯＮ、ＤＡＣ＿ＯＮ、ＯＵＴＳＷ＿ＯＮ）は、デジタル信号であり、ハイとロウの各レベルで表されている。図３Ａ、３Ｂにおいて、Ｑ０〜Ｑ４の期間Ｔ１を１水平期間、Ｑ１〜Ｑ３の期間Ｔ２を画素への書き込み期間、Ｑ１〜Ｑ２の期間Ｔ３を第１期間、Ｑ２〜Ｑ３の期間Ｔ４を第２期間とする。
【００４５】
Ｑ０〜Ｑ１の水平フロントポーチ期間では、各制御信号は、Ａ１ＯＮがハイ、Ａ２ＯＮがロウ、ＧＳＷＯＮがロウ、ＤＡＣ＿ＯＮがロウ、ＯＵＴＳＷ＿ＯＮがロウの状態である。この期間には、４階調毎にグループ分けしたオペアンプＯＰ１〜ＯＰ６４のうち、最適な階調電圧を出力するオペアンプ（ＯＰ２、ＯＰ６、・・・ＯＰ６３）だけが動作し、前記以外のオペアンプ（ＯＰ１、ＯＰ３、ＯＰ４、ＯＰ５、ＯＰ７、ＯＰ８・・・ＯＰ６１、ＯＰ６２、ＯＰ６４）は停止状態になる。このため、１水平期間（Ｑ０〜Ｑ１）中は、オペアンプ自身で消費される消費電流が４分の１になる。
【００４６】
画素への書き込み期間のうち第１期間は、パラレル駆動が実施される。Ｑ１〜Ｑ２の第１期間では、制御信号Ａ１ＯＮがハイ、制御信号Ａ２ＯＮがロウ、制御信号ＧＳＷＯＮがハイ、制御信号ＤＡＣ＿ＯＮがハイ、制御信号ＯＵＴＳＷ＿ＯＮがハイの状態である。制御信号ＧＳＷＯＮがハイになることにより、スイッチ素子ＧＳＷ１〜ＧＳＷ６４が電気的に短絡状態となる。最適な階調電圧を出力するオペアンプ（ＯＰ２、ＯＰ６、・・・ＯＰ６３）は、それぞれ４本の階調配線を駆動することになる。このため、配線抵抗は、１本の階調配線を駆動する場合の４分の１になる。
【００４７】
また、制御信号ＤＡＣ＿ＯＮがハイになることにより、ＤＡ変換回路３００の下位２ビット分のスイッチ素子３０２＿１〜３０２＿２、スイッチ素子３０３＿１〜３０３＿２が表示データに依存せず、電気的に短絡状態になる。従って、スイッチ素子３０２＿１〜３０２＿２がパラレルに接続されるため、ノードＮｄ＿１までのスイッチ素子３０２＿１〜３０２＿２のオン抵抗が下がる。また、スイッチ素子３０３＿１〜３０３＿２がパラレルに接続されるため、ノードＮｄ２１までのスイッチ素子３０３＿１〜３０３＿２のオン抵抗が下がる。
【００４８】
Ｑ２〜Ｑ３の第２期間では、制御信号Ａ１ＯＮがハイ、制御信号Ａ２ＯＮがハイ、制御信号ＧＳＷＯＮがロウ、制御信号ＤＡＣ＿ＯＮがロウ、制御信号ＯＵＴＳＷ＿ＯＮがハイ状態になる。この期間には、全てのオペアンプＯＰ１〜ＯＰ６４が動作状態になる。ＤＡ変換回路３００は、表示データに依存した階調電圧（図３の例ではＶ１〜Ｖ４のいずれか）を画素１０＿１〜１０＿ｍに書き込む。
【００４９】
次に、Ｑ３〜Ｑ４期間の水平バックポーチ期間は、制御信号Ａ１ＯＮがハイ、制御信号Ａ２ＯＮがロウ、制御信号ＧＳＷＯＮがロウ、制御信号ＤＡＣ＿ＯＮがロウ、制御信号ＯＵＴＳＷ＿ＯＮがロウ状態になる。これにより、画素家の書き込みが終了する。このとき、４階調毎にグループ分けしたオペアンプＯＰ１〜ＯＰ６４のうち、最適な階調電圧を出力するオペアンプ（ＯＰ２、ＯＰ６、・・・ＯＰ６３）だけ動作し、前記それ以外のオペアンプ（ＯＰ１、ＯＰ３、ＯＰ４、ＯＰ５、ＯＰ７、ＯＰ８・・・ＯＰ６１、ＯＰ６２、ＯＰ６４）は停止状態となる。これにより、本実施の形態では、オペアンプ自身で消費される消費電流は４分の１になる。
【００５０】
図４Ａ、４Ｂは、本実施の形態に係る駆動回路の階調電圧選択回路３００＿１〜３００＿ｍにおける６４階調（６ビット）の論理動作を表す真理値表である。図４Ａ、４Ｂを参照して、上述した最適な階調電圧について説明する。実際の液晶表示装置では焼きつき防止の為に１ライン毎や１フレーム毎に交流反転駆動を行なわれる。従って、Ｖ１電位が低く、Ｖ６４電位が高くなる場合もある。
【００５１】
図４Ａ、４Ｂでは、階調数は６４階調、階調電圧の関係として階調電圧Ｖ１＞階調電圧Ｖ２＞階調電圧Ｖ３・・・＞階調電圧Ｖ６４の電位関係が成り立つ場合について説明する。階調電圧選択回路３００＿１〜３００＿ｍの入力信号は、制御部６００からの制御信号ＤＡＣ＿ＯＮ、２段目のラッチ回路４０１＿１〜４０１＿ｍに蓄えられた表示データＤ５〜Ｄ０、階調電圧生成回路２００からの階調電圧Ｖ１〜Ｖ６４である。
【００５２】
階調電圧選択回路３００＿１〜３００＿ｍからの出力信号は、階調電圧Ｖ１〜Ｖ６４である。例えば、入力信号ＤＡＣ＿ＯＮ＝０、Ｄ５〜Ｄ０＝［００００００］の場合の出力電圧は階調電圧Ｖ１になり、入力信号ＤＡＣ＿ＯＮ＝０、Ｄ５〜Ｄ０＝［０００００１］の場合の出力電圧は階調電圧Ｖ２になり、・・・入力信号ＤＡＣ＿ＯＮ＝０、Ｄ５〜Ｄ０＝［１１１１１１］の場合の出力電圧は階調電圧Ｖ６４になる。
【００５３】
また、入力信号ＤＡＣ＿ＯＮ＝１の場合は２段目のラッチ回路４０１＿１〜４０１＿ｍに蓄えられた表示データＤ１〜Ｄ０の値に依存せず、隣接する４階調毎にグループ分けした中から特定の最適な階調電圧が１つ出力される。
【００５４】
図４Ｂに示すように、例えば、２段目のラッチ回路４０１＿１〜４０１＿ｍに蓄えられた表示データが［００００００］〜［００００１１］の間にある場合は、最適な階調電圧として階調電圧Ｖ２が選択される。また、２段目のラッチ回路４０１＿１〜４０１＿ｍに蓄えられた表示データが［０００１００］〜［０００１１１］の間にある場合は、最適な階調電圧として階調電圧Ｖ６が選択され、・・・２段目のラッチ回路４０１＿１〜４０１＿ｍに蓄えられた表示データが［０１１１００］〜［０１１１１１］の間にある場合は、最適な階調電圧として階調電圧Ｖ３０が選択される。
【００５５】
２段目のラッチ回路４０１＿１〜４０１＿ｍに蓄えられた表示データが［１０００００］〜［１０００１１］の間にある場合は、最適な階調電圧として階調電圧Ｖ３５が選択される。また、２段目のラッチ回路４０１＿１〜４０１＿ｍに蓄えられた表示データが［１００１００］〜［１００１１１］の間にある場合は、最適な階調電圧として階調電圧Ｖ３９が選択され、・・・２段目のラッチ回路４０１＿１〜４０１＿ｍに蓄えられた表示データが［１１１１００］〜［１１１１１１］の間にある場合は、最適な階調電圧として階調電圧Ｖ６３が選択される。
【００５６】
次に、最適な階調電圧について説明する。階調電圧が高い側のグループの階調電圧Ｖ１〜Ｖ３２では、グループ分けした４階調の中の上から２番目に高い階調電圧を最適な階調電圧とする。その理由としては、画質の劣化に繋がらないように第２期間が終了した時点で表示データに対応した階調電圧を画素に書き込むために、第１期間で最適な階調電圧に到達する手前で第２期間に遷移させ、第２期間の駆動期間を長く確保するためである。
【００５７】
最適な階調電圧をＶ１とした場合、第１期間終了時の階調電圧は、階調電圧Ｖ１より若干低い電圧（階調電圧Ｖ２〜Ｖ３程度）に到達した段階で第２期間に遷移させる。第２期間で階調電圧Ｖ４が選択された場合は、階調電圧Ｖ２〜Ｖ３程度から階調電圧Ｖ４に電位を下げることになる。このように、階調電圧Ｖ２〜Ｖ３程度まで電圧を持ち上げて階調電圧Ｖ４まで電圧を下げることになるので、１．５階調分程度の無駄な電圧変動が発生する。
【００５８】
最適な階調電圧を階調電圧Ｖ４とした場合、第１期間終了時の階調電圧は、階調電圧Ｖ４より若干低い電圧（階調電圧Ｖ５〜Ｖ６程度）に到達した段階で第２期間に遷移させる。第２期間において階調電圧Ｖ１が選択された場合、階調電圧Ｖ５〜Ｖ６程度から階調電圧Ｖ１を４．５階調分程度の電位を上げる必要がある。第２期間はパラレル駆動ではないので駆動能力が低く、第２期間内に階調電圧Ｖ１まで上げられない可能性がある。
【００５９】
このように、第１期間での無駄な電位変動を抑え、第２期間で効率良い駆動能力を得るため、階調電圧が高い側のグループの階調電圧Ｖ１〜Ｖ４では、最適な階調電圧は２番目に高い階調電圧Ｖ２となる。同様に、階調電圧が低い側のグループの階調電圧Ｖ３３〜Ｖ６４では、最適な階調電圧は下から２番目に低い階調電圧Ｖ６３となる。
【００６０】
以上説明したように、本発明では、異なる階調電位ごとに設けられたオペアンプを、隣接する階調電圧を出力するオペアンプの２個以上の単位でグループ分けして、各グループの中の１つのオペアンプとそれ以外のオペアンプとを個別にオン／オフすることができる。これにより、１書き込み期間の第１期間に、各グループの中の１つのオペアンプのみを動作させる。これにより消費電流を低減させることが可能となる。
【００６１】
また、第１期間では、動作する１つのオペアンプ以外のオペアンプの出力を電気的に短絡する。これにより、配線抵抗を低減させることができ、画素への書き込み時間を短縮することが可能となる。第１期間に続く第２期間では、１グループ内の隣接する階調電位を出力するオペアンプの全てを動作状態とする。これにより、表示データに応じた階調電圧を画素に書き込むことができる。
【００６２】
また、第２期間以外の期間では、グループ分けされたオペアンプのうち１つ以外を停止状態とすることにより、アンプ回路の消費電流を低減させることが可能となる。本実施の形態では、４つのオペアンプのうち３つを停止状態とすることができる。このため、第２期間以外の期間では、４つのオペアンプの全てを動作させていた場合と比較すると、４分の３の消費電流を削減することが可能となる。
【００６３】
実施の形態２．
本発明の実施の形態２に係る駆動回路の構成について、図５を参照して説明する。図５は、本実施の形態に係る駆動回路の構成を示す図である。本実施の形態において、実施の形態１と異なる点は、図３に示す階調電圧生成回路２００が階調電圧生成回路２０１に変更され、スイッチ素子ＤＳＷ１〜ＤＳＷ６４が新たに追加された点である。なお、本実施の形態では、上記の実施の形態と同様に６４階調の表示データを処理する例について説明する。図５において、図３と同一の構成要素には同一の符号を付し、説明を省略する。
【００６４】
スイッチ素子ＤＳＷ１〜ＤＳＷ６４は、オペアンプＯＰ１〜ＯＰ６４の出力側にそれぞれ設けられている。スイッチ素子ＤＳＷ１〜ＤＳＷ６４は、スイッチ素子ＧＳＷ１〜ＧＳＷ６４とは排他的にオンとオフをするスイッチ回路である。スイッチ素子ＤＳＷ１〜ＤＳＷ６４は、制御部６００からの制御信号ＧＳＷＯＮにより制御される。
【００６５】
ここで、図６Ａ、６Ｂを参照して、本実施の形態に係る駆動回路の動作について説明する。図６Ａは、駆動回路に供給される制御部６００からの各種制御信号（Ａ１ＯＮ、Ａ２ＯＮ、ＧＳＷＯＮ、ＯＵＴＳＷ＿ＯＮ）の波形を示す図である。図６Ｂは、データ線ＤＬ＿ｍの電位変化を示す図である。図６において、図３Ａ、３Ｂと異なる点は、制御信号Ａ２ＯＮの変化タイミングがＱ２からＱ５に変わった点である。
【００６６】
一般的に、オペアンプは、停止状態から動作開始信号が入力されても、回路内部の電位が安定するまでに起動時間が必要である。本実施の形態では、最適な階調電圧を出力するオペアンプ以外のオペアンプ（ＯＰ１、ＯＰ３、ＯＰ４・・・ＯＰ６１、ＯＰ６２、ＯＰ６４）が動作し始めるタイミングを第２期間の開始（Ｑ２）よりも早くする（Ｑ５）。これにより、第２期間開始時には最適な階調電圧を出力するオペアンプ以外のオペアンプの出力を安定させることができる。このため、第２期間においてスムーズに表示データに対応した階調電圧を画素へ書き込むことができ、全体の書き込み期間を短くすることが可能となる。
【００６７】
また、本実施の形態に係る駆動回路では、第１期間Ｔ３のうちのＱ〜Ｑ５の期間Ｔ５は、４分の３のオペアンプを停止することができる。これにより、オペアンプ自身の消費電流を削減できる。
【００６８】
実施の形態３．
図７に、６４階調のγ曲線の例を示す。図７において、横軸は階調を表し、縦軸は階調電圧を表している。γ曲線は、一般的に正極や負極の極性により異なり、また個々の液晶パネルの特性によってそれぞれ異なる。図７に示す例では、６４階調の場合において、上側（階調電圧Ｖ１）と下側（階調電圧Ｖ６４）は、隣接する階調電圧との差が大きい。一方、中間付近（海中電圧Ｖ３２）は、隣接する階調電圧との差が小さい。
【００６９】
本発明の実施の形態に係る駆動回路は、図７に示すようなγ曲線を有するＬＣＤパネル１０に適したものである。ここで、図８を参照して、実施の形態３に係る駆動回路の構成を説明する。図８は、本実施の形態に係る駆動回路の構成を示す図である。図８において図３と同一の構成要素には同一の符号を付し、説明を省略する。
【００７０】
図８では、６４階調のうちの上側８階調分の例を示している。本実施の形態に係る駆動回路は、図８に示すように、実施の形態１と異なり、６４階調のうち上下の４階調分はパラレル駆動しない構成になっている。すなわち、図３と比較すると、オペアンプ（ＯＰ１〜ＯＰ４）の出力側に、階調配線を短絡させるスイッチ素子（ＧＳＷ１〜ＧＳＷ４）が設けられていない。
【００７１】
制御部６００から出力される各種制御信号のタイミングは実施の形態１と同様である。
４階調分のオペアンプ（ＯＰ１〜ＯＰ４）のオン／オフ制御は、制御信号Ａ１ＯＮで行われる。また、階調電圧Ｖ１〜Ｖ４に接続される階調選択回路のスイッチ素子３０２＿１〜３０２＿２は、常に表示データに対応してスイッチがオン／オフする。
【００７２】
階調電圧Ｖ１〜Ｖ４のグループはパラレル駆動しないので、第１期間において中間階調付近のグループに比べて駆動能力が小さくなる。従って、駆動能力を上げるために階調電圧Ｖ１〜Ｖ４の配線抵抗値ｐＲＬを他の配線抵抗ｐＲよりも小さくする。
【００７３】
なお、図８では上側の８階調分だけを例として図示しているが、下側の階調Ｖ６１〜Ｖ６４に対しても同様の構成となっている。すなわち、オペアンプ（ＯＰ６１〜ＯＰ６４）の出力側に、階調配線を短絡させるスイッチ素子（ＧＳＷ６１〜ＧＳＷ６４）が設けられていない。
【００７４】
オペアンプ（ＯＰ６１〜ＯＰ６４）のオン／オフの制御は制御信号Ａ１ＯＮにより行われる。また、階調電圧Ｖ６１〜Ｖ６４に接続される階調選択回路のスイッチ素子３０３＿１〜３０３＿２は、常に表示データに対応してスイッチがオン／オフする。
【００７５】
また、階調電圧Ｖ６１〜Ｖ６４のグループはパラレル駆動しないので、第１期間において中間階調付近のグループに比べて駆動能力が小さくなる。従って、駆動能力を上げるために階調電圧Ｖ６１〜Ｖ６４の配線抵抗値ｐＲＬを他の配線抵抗ｐＲよりも小さくする。
【００７６】
このように、本実施の形態では、グループ分けされたグループ内において、隣接する階調電圧との電圧差が大きい場合に、電圧変動による消費電流の増加を抑制することができる。
【００７７】
以上説明したように、本発明では、隣接する階調電圧を出力する複数のオペアンプを含むオペアンプグループにおいて、書き込み期間の最初の第１期間では、最適な階調電圧を出力するオペアンプだけを動作させ、これ以外のオペアンプを停止状態にすることができる。そして、第１期間に続く第２期間において、全てのオペアンプを動作させ、表示データに対応した階調電圧を画素に書き込むことができる。これにより、駆動回路の消費電流を削減することができる。
【００７８】
また、特許文献１では、各階調電圧を出力するオペアンプ同士のショートによる貫通電流を防止するために、コンパレータ回路が設けられている。しかし、本発明では、１水平期間のうち、第１期間は、グループ分けしたオペアンプのうち１個しか動作しない。このため、オペアンプ間で貫通電流が流れることがない。従って、コンパレータ回路が不要となり、駆動回路の回路面積を削減することが可能となる。
【００７９】
さらに、本発明では、グループ分けした中のオペアンプ間の階調電圧差が大きい場合は、パラレル駆動しない。これにより、画素書き込み時の余計な電圧変動を起さず、消費電流の増加を抑制することができる。
【００８０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。実施の形態において説明した、グループ分けのオペアンプの個数、階調数、γ曲線等は例示であり、これに限定されない。
【符号の説明】
【００８１】
１０  ＬＣＤパネル
１０＿１〜１０＿Ｎ  画素
１５０  ソースドライバ部
１５０＿１〜１５０＿ｍ  ソースドライバ回路
２００  階調電圧生成回路
２０１  階調電圧生成回路
２０２  階調電圧生成回路
３００  ＤＡ変換回路
３００＿１〜３００＿ｍ  階調電圧選択回路（ＤＡＣ回路）
３０２＿１〜３０２＿６  スイッチ素子
３０３＿１〜３０３＿６  スイッチ素子
４００  データラッチ部
４００＿１〜４００＿ｍ  ラッチ回路
４０１＿１〜４０１＿ｍ  ラッチ回路
６００  制御部
Ａ１ＯＮ  制御信号
Ａ２ＯＮ  制御信号
Ｃｓ  容量
ＤＡＴＡ  表示データ
ＤＡＣ＿ＯＮ  制御信号
ＤＬ＿１〜ＤＬ＿ｍ  データ線
ＤＳＷ１〜ＤＳＷ６４  スイッチ素子
ＧＳＷ１〜ＧＳＷ６４  スイッチ素子
ＧＳＷＯＮ  制御信号
ＯＰ１〜ＯＰ６４  オペアンプ
ＯＵＴＳＷ１〜ＯＵＴＳＷｍ  スイッチ素子
ＯＵＴＳＷ＿ＯＮ  制御信号
ｐＲ  配線抵抗
ｐＲＬ  配線抵抗
Ｒ１〜Ｒ１２９  抵抗
Ｓ１〜Ｓｍ  ソースドライバ出力端子
ＳＴＲＢ  ストローブ信号
ＳＣＬＫ  クロック信号
ＳＬ＿１〜ＳＬ＿ｊ  走査線
Ｖ１〜Ｖ６４  階調電圧
ＶＲＥＦＨ  ハイレベル基準電圧
ＶＲＥＦＬ  ロウレベル基準電圧
Ｎ１〜Ｎ６４  ノード
【図１】
2011150256.tif 000003
【図２】
2011150256.tif 000004
【図３Ａ】
2011150256.tif 000005
【図３Ｂ】
2011150256.tif 000006
【図４Ａ】
2011150256.tif 000007
【図４Ｂ】
2011150256.tif 000008
【図５】
2011150256.tif 000009
【図６Ａ】
2011150256.tif 000010
【図６Ｂ】
2011150256.tif 000011
【図７】
2011150256.tif 000012
【図８】
2011150256.tif 000013
【図９】
2011150256.tif 000014
【図１０】
2011150256.tif 000015
【図１１】
2011150256.tif 000016