(57)【要約】【課題】プログラム及び消去時に生成される電子及びホールの分布を意図的に調節でき、同時に短チャンネル現象を減らせて、０．１０μｍ以下のメモリゲート長でも安定した２ビット特性を有するＳＯＮＯＳ形態のメモリ素子を製造できるＳＯＮＯＳメモリ素子製造方法を提供する。【解決手段】スペーサを使用した自己整合方式でゲート下部のＯＮＯ誘電層を、中間部分が分離され、分離された両側が対称的なツインＯＮＯ誘電層構造に形成する。ＯＮＯ誘電層が分離された中間部分には、ＯＮＯ誘電層と独立してゲート誘電層を形成する。【選択図】      図５（Ｅ）
2011003921.tif 000002
【特許請求の範囲】
【請求項１】
基板上にシリコン酸化物層−シリコン窒化物層−シリコン酸化物層（ＯＮＯ）の誘電層を形成する段階と、
前記誘電層上に前記誘電層の表面一部を露出させるトレンチを有するバッファ層を形成する段階と、
前記トレンチの内側壁に第１導電性スペーサを形成する段階と、
前記第１導電性スペーサをエッチングマスクとして前記誘電層の露出された部分を選択的に除去して前記誘電層を２つの部分に分離する段階と、
前記誘電層の分離によって露出された前記基板、前記ＯＮＯ側面、及び前記第１導電性スペーサ上にゲート誘電層を形成する段階と、
前記ゲート誘電層上に前記トレンチの両側壁間のギャップを埋め込む第２導電性層を形成する段階と、
前記第１導電性スペーサをエッチングマスクとして前記バッファ層を除去する段階と、
前記誘電層の前記バッファ層の除去によって露出された部分を前記第１導電性スペーサをエッチングマスクとして選択的に除去して２つの部分に分離された前記誘電層を最終パターンとする段階と、を含み、
前記第１導電性スペーサは前記ゲート誘電層によって前記第２導電性層から分離されることを特徴とするシリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）メモリ素子製造方法。
【請求項２】
前記ゲート誘電層は熱酸化または化学気相蒸着によって形成されることを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子製造方法。
【請求項３】
前記第２導電性層を形成する段階は、
前記第２導電性層を前記ゲート誘電層上に前記トレンチの両側壁間のギャップを埋め込むように蒸着する段階と、
前記第２導電性層をエッチバッグまたは化学機械的に研磨して前記バッファ層上に延びた前記ゲート誘電層部分を露出させる段階と、を含むことを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子製造方法。
【請求項４】
前記最終パターンとされた誘電層外側の露出した前記基板に第１拡散層をイオン注入で形成する段階と、
前記最終パターンとされた誘電層及び前記第１導電性スペーサの側壁に第２絶縁スペーサを形成する段階と、
前記第２絶縁スペーサをマスクとして前記基板に第２拡散層をイオン注入で形成する段階と、をさらに含むことを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子製造方法。
【請求項５】
前記第２絶縁スペーサは、
化学気相蒸着または熱酸化によって形成されるシリコン酸化物層またはシリコン窒化物層よりなることを特徴とする請求項４に記載のＳＯＮＯＳメモリ素子製造方法。
【請求項６】
シリサイド化工程で、前記第１導電性スペーサ及び前記第２導電性層上に第１シリサイド層を選択的に形成し、かつ前記第２拡散層上に選択的に第２シリサイド層を形成する段階をさらに含むことを特徴とする請求項４に記載のＳＯＮＯＳメモリ素子製造方法。
【請求項７】
前記第１導電性スペーサ及び前記第２導電性層は導電性シリコン層を含んで形成されることを特徴とする請求項６に記載のＳＯＮＯＳメモリ素子製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子製造方法に係り、特に、非対称的なプログラム方式を使用した２ビットメモリ素子として利用できるツインＯＮＯ形態のＳＯＮＯＳメモリ素子を逆自己整合方式を利用して製造する方法に関する。
【背景技術】
【０００２】
最近、電気的にデータの消去と貯蔵が可能であり、電源が供給されなくてもデータ保存が可能な不揮発性半導体メモリ素子が、多様な分野でその応用が増加しつつある。このような不揮発性メモリ素子の代表的な例がフラッシュメモリセル素子である。
今まで開発及び量産化された代表的なフラッシュ半導体メモリの構造は、電荷を蓄積するフローティングゲートとこれを制御するコントロールゲートとが積層された形態よりなるスタックゲート形態が一般的である。
【０００３】
メモリ素子の大容量化と、複雑な回路を構成するためのゲートアレイ数が急激に増加するにつれて、例えば、約０.１０μｍ以下の微細パターニング技術が素子の製造に要求されている。既存のスタックゲート形態の不揮発性メモリセルは持続的に縮少されているが、このために極微細化が要求されるので、フォト及びエッチング工程がその限界に至っている。通常の電荷を蓄積するフローティングゲートとその上部にコントロールゲートが積層されている構造はスケーリングだけではなく、高い段差に起因したメモリ素子のパターニングが難しいからある。
【０００４】
既存のフローティングゲートを有するスタックゲートの不揮発性セルが持続的に開発及び製品化が進められる間、一方では、ＭＯＳＦＥＴ構造のように単一ゲート構造で捕獲電荷を利用するＳＯＮＯＳ（または、ＭＯＮＯＳ）不揮発性セルが研究されている。
【０００５】
図１は、典型的なＳＯＮＯＳメモリセルを説明するために概略的に示す断面図である。
図１を参照すれば、ＳＯＮＯＳ（または、ＭＯＮＯＳ）セルは半導体基板１０、例えば、ｐ−Ｓｉ基板にソース及びドレインジャンクション１５を形成し、半導体基板１０上にＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）誘電層２０を形成した後でその上にゲート３０を形成して構成される。このようなＳＯＮＯＳセルはトランジスタのゲート酸化膜の代りにＯＮＯ誘電層２０を使用する構造を有する。同時に、ＳＯＮＯＳセルは電荷を蓄積するフローティングゲートの代りにＯＮＯ誘電層２０を使用することによって、ＯＮＯ誘電層２０の薄いシリコン酸化物層２１、２５間のシリコン窒化物層２３に電子を注入したり、またはホールを注入させる。
【０００６】
一方、メモリのためのＯＮＯ誘電層２０の厚さは約１〜２百Å以下であるので、ＳＯＮＯＳセルではフローティングゲートのような追加層を加えることによって付加的に誘発される段差が非常に大きくはならない。したがって、フォト工程条件が許容する限りスケール縮少が相対的に容易であり、特に、フローティングゲートに関連した付加的な工程が減る製造上の長所をＳＯＮＯＳメモリセルは有する。
【０００７】
一方、数年前からＳｅｉｆｕｎ社及びＡＭＤ社などではより高い集積度の不揮発性メモリ素子を具現するために、ＳＯＮＯＳ形態のメモリを採択してフローティングゲートのない構造を利用するものの、非対称的プログラム方式を使用した２ビットメモリの提案及び製品化を図ってきた。
【０００８】
図２は、ドレイン−ソースへの電圧ＶＤＳの印加による典型的な２ビットメモリ動作を説明するために概略的に示す図である。
図２を参照すれば、２ビットメモリ技術はスタックゲート形態のフラッシュ素子に対比して同一面積当り２倍の集積度を具現する長所がある。このような２ビットメモリ動作はトランジスタのコントロールゲート（図１の３０）と両側のソース及びドレインジャンクション１５のうち片方のジャンクションに高い電圧を印加して（すなわち、チャンネルホット電子注入（ＣＨＥＩ：Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式で）電子をゲート３０の一方の縁の下端のシリコン窒化物層２３に注入し（順方向に注入）、以後、反対側ソース及びドレインジャンクション１５とゲート３０に電圧を印加して逆方向に読み出す方式を採択している。
【０００９】
また、消去は、ドレインジャンクション１５に高電圧を印加し、ゲート３０と基板１０バルクとは接地させ、ゲート３０と選択された高濃度のドレインジャンクション１５との重畳領域でホールのバンド間トンネリング（ＢｔＢＴ：Ｂａｎｄ−ｔｏ−Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ）原理を利用して、シリコン窒化物層２３内のプログラムされた電子をホールと再結合させて行われる。
【００１０】
しかし、非対称的な電荷捕獲方式の場合、メモリセルのゲート（図１の３０）長が相対的に長い場合にはプログラムされるそれぞれの捕獲部の離隔距離が十分であり、２ビット動作などに大きい問題が生じないが、ゲート３０長さが持続的に短くなる（約０.１０μｍ以下になる）と２ビット特性を維持し続けるかは疑問である。なぜなら、基本的にＣＨＥＩ方式でＴＯＮＯ誘電層２０に捕獲された電荷は一定した分布度を形成し、また時間によってその分布度は増加する。
【００１１】
図３（Ａ）は、典型的なＳＯＮＯＳ素子でプログラムされた後、シリコン窒化物層に注入された電荷の分布を示す図である。図３（Ｂ）は、典型的なＳＯＮＯＳ素子で時間ｔが経つにつれて注入された電荷の再分配によるリテンション特性を示す図である。
【００１２】
図３（Ａ）を参照すれば、ＳＯＮＯＳ素子で、ＣＨＥＩでプログラムされた後、シミュレーションフィッティングを利用してシリコン窒化物層に注入された電荷の分布図は、図３（Ａ）に提示されたように得られる。フレッシュセルとプログラムされたセルに対する電荷分布がシミュレーションフィッティングによって得られる。図３（Ｂ）を参照すれば、時間が経つにつれてその注入された電荷の再分配によるリテンション特性を示す。分布中心での減衰率Ｎ（ｔ）は、図３（Ｂ）に共に示す数式の通りである。図３（Ｂ）を参照すれば、ｔからｔ′に時間が経つにつれて分布図の高さが低くなって、結局分布度は大きくなることが分かる。
このような電荷分布図については非特許文献１、２で報告されている。
【００１３】
また、ＳＯＮＯＳ素子でプログラムされる時、電子の分布が存在すれば、プログラミングと消去とを繰り返す時、プログラムによるチャンネル側の中央領域の電子を完全に消去しなければ、チャンネル領域に一部電荷が蓄積される。このような蓄積された電荷によって素子の耐久特性が悪くなる。ホールによりプログラムされた時に消去されなかったホールの蓄積によっても耐久特性が悪くなる。
【００１４】
図４（Ａ）及び図４（Ｂ）は、典型的なＳＯＮＯＳ素子の耐久特性を説明するために示すグラフである。
【００１５】
図４（Ａ）は、典型的なＳＯＮＯＳセルの基板バルクとソースとを接地した後、ゲートに１１Ｖ、ドレインに６Ｖを１００μｓの間印加してプログラムし、ゲートに０Ｖ、ドレインに１０Ｖ、ソースに１０Ｖ、バルクに０Ｖを１００μｓの間印加して消去する条件で、書き込みと消去とを繰り返した時の耐久特性曲線である。セルがオンの状態である時が４１の曲線であり、セルがオフの状態である時が４５の曲線である。
【００１６】
図４（Ｂ）は、消去条件をゲートに０Ｖ、ドレインに１０Ｖ、ソースに４Ｖ、バルクに０Ｖを印加する条件に変化させて、ＢｔＢＴによって形成されたホールがチャンネル中央部に注入される効率を高めるためにソースとドレイン間の電場を形成させた時の耐久特性である。セルがオンの状態である時が４３の曲線であり、セルがオフの状態である時が４７の曲線である。
【００１７】
このような特性結果はプログラム時の電子のテール分布度がチャンネル中央領域に一定レベルに存在することを示し、消去時の条件依存性がこれを反証する。もちろん、このようなプログラム、消去時のＯＮＯ誘電層内の電子やホールの分布はＳＯＮＯＳメモリ素子の製造工程条件への最適化や動作電圧を適切に調節することによって最小化できる余地は残っているが、ゲート長がますます短くなるにつれて同時に２ビット特性を満足させるには限界がある。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】Ｅｌｉ Ｌｕｓｋｙ, Ｙｏｓｉ Ｓｈｉａｃｈａｍ−Ｄｉａｍａｎｄ, Ｉｌａｎ Ｂｌｏｏｍ, ａｎｄ Ｂｏａｚ Ｅｔａｎ著、“Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｃｈａｎｎｅｌ ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ ｂｙ ｔｈｅ ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｌｏｐｅ ｏｆ ＮＲＯＭ Ｄｅｖｉｃｅ”, ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ., ｖｏｌ.２２, Ｎｏ.１１,Ｎｏｖ.２００１
【非特許文献２】Ｅｌｉ Ｌｕｓｋｙ,Ｙｏｓｉ Ｓｈｉａｃｈａｍ−Ｄｉａｍａｎｄ, Ｉｌａｎ Ｂｌｏｏｍ,ａｎｄ Ｂｏａｚ Ｅｔａｎ著、“Ｅｌｅｃｔｒｏｎ ｒｅｔｅｎｔｉｏｎ ｍｏｄｅｌ ｆｏｒ ｌｏｃａｌｉｚｅｄ ｃｈａｒｇｅ ｉｎ Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ（ＯＮＯ）ｄｉｅｌｅｃｔｒｉｃ”, ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ., ｖｏｌ.２３、Ｎｏ.９, Ｓｅｐｔ.２００２
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明がなそうとする技術的課題は、１００ｎｍ以下級のＣＨＥＩ方式を利用した２ビットＳＯＮＯＳメモリ素子でプログラム及び消去動作を遂行する時、ＯＮＯ誘電層での電荷の分布を意図的に調節できるＳＯＮＯＳメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
上記の技術的課題を達成するための本発明の一観点は、ＳＯＮＯＳメモリ素子のゲート下部のＯＮＯ誘電層が正確に対称的な構造で物理的に分離されたＳＯＮＯＳメモリ素子製造方法を提供する。
【００２１】
前記したＳＯＮＯＳメモリ素子製造方法は、基板上にＯＮＯの誘電層を形成する段階と、前記誘電層上に前記誘電層の表面一部を露出させるトレンチを有するバッファ層を形成する段階と、前記トレンチの内側壁に第１導電性スペーサを形成する段階と、前記第１導電性スペーサをエッチングマスクとして前記誘電層の露出された部分を選択的に除去して前記誘電層を２つの部分に分離する段階と、前記誘電層の分離によって露出された前記基板、前記ＯＮＯ側面、及び前記第１導電性スペーサ上にゲート誘電層を形成する段階と、前記ゲート誘電層上に前記トレンチの両側壁間のギャップを埋め込む第２導電性層を形成する段階と、前記第１導電性スペーサをエッチングマスクとして前記バッファ層を除去する段階と、前記誘電層の前記バッファ層の除去によって露出された部分を前記第１導電性スペーサをエッチングマスクとして選択的に除去して２つの部分に分離された前記誘電層を最終パターンとする段階と、を含み、前記第１導電性スペーサは前記ゲート誘電層によって前記第２導電性層から分離される。
【発明の効果】
【００２２】
本発明によれば、０.１０μｍ以下のメモリゲート長でも安定した２ビット特性を有するＳＯＮＯＳ形態の不揮発性メモリ素子が具現できる。
【図面の簡単な説明】
【００２３】
【図１】典型的なＳＯＮＯＳメモリセルを説明するために概略的に示す断面図である。
【図２】典型的な２ビットメモリ動作を説明するために概略的に示す図である。
【図３（Ａ）】典型的なＳＯＮＯＳ素子でプログラムされた後、シリコン窒化物層に注入された電荷の分布を示す図である。
【図３（Ｂ）】典型的なＳＯＮＯＳ素子で時間ｔが経つにつれて注入された電荷の再分配によるリテンション特性を示す図である。
【図４（Ａ）】典型的なＳＯＮＯＳ素子の耐久特性を説明するために示す図である。
【図４（Ｂ）】典型的なＳＯＮＯＳ素子の耐久特性を説明するために示す図である。
【図５（Ａ）】本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図５（Ｂ）】本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図５（Ｃ）】本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図５（Ｄ）】本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図５（Ｅ）】本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図５（Ｆ）】本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図５（Ｇ）】本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図５（Ｈ）】本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図５（Ｉ）】本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図５（Ｊ）】本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図５（Ｋ）】本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図６（Ａ）】本発明の第２実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図６（Ｂ）】本発明の第２実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図６（Ｃ）】本発明の第２実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図６（Ｄ）】本発明の第２実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図６（Ｅ）】本発明の第２実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図６（Ｆ）】本発明の第２実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図６（Ｇ）】本発明の第２実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図６（Ｈ）】本発明の第２実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図６（Ｉ）】本発明の第２実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図６（Ｊ）】本発明の第２実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図７（Ａ）】本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図７（Ｂ）】本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図７（Ｃ）】本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図７（Ｄ）】本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図７（Ｅ）】本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図７（Ｆ）】本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図７（Ｇ）】本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図７（Ｈ）】本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図７（Ｉ）】本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図７（Ｊ）】本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図７（Ｋ）】本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図８（Ａ）】本発明の第４実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図８（Ｂ）】本発明の第４実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図８（Ｃ）】本発明の第４実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図８（Ｄ）】本発明の第４実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図８（Ｅ）】本発明の第４実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図８（Ｆ）】本発明の第４実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図８（Ｇ）】本発明の第４実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図８（Ｈ）】本発明の第４実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図８（Ｉ）】本発明の第４実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図８（Ｊ）】本発明の第４実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
【図９（Ａ）】本発明の実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子の効果を説明するためにシミュレーションした電荷分布を示す図である。
【図９（Ｂ）】本発明の実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子の効果を説明するためにシミュレーションした電荷分布を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の実施形態を詳しく説明する。しかし、本発明の実施形態は色々な他の形態に変形でき、本発明の範囲が後述する実施形態に限定されると解釈されてはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。したがって、図面での要素の形状はより明確な説明を強調するために誇張したものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。また、ある層が他の層または半導体基板の“上”にあると記載される場合に、前記ある層は前記他の層または半導体基板に直接接触して存在することもあり、または、その間に第３の層が介在されることもある。
【００２５】
本発明の実施形態では、１００ｎｍ以下級のＣＨＥＩ方式を利用した２ビットＳＯＮＯＳメモリ素子で、プログラム及び消去時に根源的に生成される電子及びホールの分布を意図的に調節できるように、ゲート下部のＯＮＯ誘電層を物理的な切断で分離することを提示する。これにより、２つに切断されたＯＮＯ誘電層間に形成されるゲート酸化膜の厚さを適切に調節することによって短いチャンネル現象を減らせる。
【００２６】
また、ゲート長が短くなるにつれて深刻になるゲートとＯＮＯ誘電層間の整合誤差を克服するために、そして、限界に至ったフォト工程の最小線幅についての制限を克服するために、また、ゲート下部に形成される分離されたＯＮＯ層が正確に対称的な構造を有するように許容するために、スペーサを利用した逆自己整合方式を使用して一連の連続工程で製造される次世代２ビットＳＯＮＯＳメモリ素子を本発明の実施形態で提示する。
【００２７】
本発明の実施形態は構造的な側面で２つに大別して説明することにする。第１に、単一ゲート構造で全体的な大きさは維持するものの、既存の１つの連続したＯＮＯ誘電層構造とは異なり、ＯＮＯ誘電層が分離された形態に形成される構造について説明する。第２に、３個のゲート構造であって、単一ゲートＳＯＮＯＳでの長さ及びサイズは維持されるものの分離されたＯＮＯ誘電層上部のゲートとＯＮＯ誘電層の分離によるＯＮＯ誘電層間のシリコン酸化物層上部の中間ゲートよりなる３個のゲートに３重ゲート構造が構成されて、３個のゲートにそれぞれ相異なる電圧を印加できる構造を提示する。
【００２８】
［第１実施形態］
＜単一ゲート構造のツインＳＯＮＯＳ＞
図５（Ａ）ないし図５（Ｋ）は、本発明の第１実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
図５（Ａ）を参照すれば、ＳＯＮＯＳメモリ素子を製造する出発物質としてｐ型基板を用意する。例えば、図５（Ａ）に提示されたようにＳＯＩ（Ｓｉｌｉｃｏｎ１２０−Ｏｎ−Ｉｎｓｕｌａｔｏｒ １１０）基板を用意する。この時、ＳＯＩ基板のシリコン層１２０はｐ導電型を有して実質的にｐ型基板として作用する。勿論、このようなＳＯＩ基板の他に一般的なシリコン基板も利用できる。まず、このようなシリコン層１２０に活性領域を設定するフィールド領域を素子分離工程を通じて形成する。このような素子分離工程は素子分離のための色々な方法、例えば、浅いトレンチ素子分離、自己整合による浅いトレンチ素子分離、ＬＯＣＯＳなどを遂行できる。
【００２９】
図５（Ｂ）を参照すれば、シリコン層１２０のＳｉチャンネル領域上にＯＮＯ誘電層５００を形成する。このＯＮＯ誘電層５００は公知の方法で形成でき、実質的にシリコン酸化物層５００ａ、シリコン窒化物層５００ｂ、シリコン酸化物層５００ｃが積層されて形成される。上下段の酸化物層５００ａ、５００ｃのそれぞれは熱酸化膜または化学気相蒸着による蒸着膜よりなり、また、このような熱酸化膜及び蒸着膜の組み合わせでも構成できる。また、膜質の緻密化及び安定化のために形成後に連続して熱処理を実施できる。熱処理は約７００〜１１００℃程度で遂行できる。
【００３０】
ＯＮＯ誘電層上の全面にバッファ層６００を形成する。その後、フォト及びエッチング工程を使用して、バッファ層６００がＯＮＯ誘電層５００の上側一部を長さ方向に長く露出させるトレンチ６０１を有するようにバッファ層６００をパターニングする。エッチング工程は必要に応じて等方性エッチングまたは異方性エッチングで遂行できる。
バッファ層６００はＳＯＮＯＳ素子のＯＮＯ誘電層の中間部分が物理的に断絶されて分離される工程などで利用されて、後で必要に応じて除去される犠牲層である。したがって、バッファ層６００はこのような犠牲層として効果的に作用させるために少なくともＯＮＯ誘電層５００に対して十分なエッチング選択比を有して選択的に除去できる絶縁物質よりなることが望ましい。
【００３１】
図５（Ｃ）を参照すれば、トレンチ６０１の内側壁に第１導電性スペーサ７００を形成する。第１導電性スペーサ７００は導電性物質を一定厚さに蒸着した後、異方性エッチングを全面に遂行して形成される。このような第１導電性スペーサ７００を構成する導電性物質は典型的なＳＯＮＯＳ素子でゲートとして利用できる導電性物質、例えば、導電性多結晶または非晶質シリコンでありうる。このような多結晶または非晶質シリコンに導電性を付与するためにイオン注入を追加で実施したり、または蒸着時にドーピングを実施できる。
【００３２】
図５（Ｄ）を参照すれば、第１導電性スペーサ７００をエッチングマスクとして使用して下部のＯＮＯ誘電層５００の第１導電性スペーサ７００によって画定された露出部分をエッチングして除去する。このようなエッチング工程はエッチングされて除去される部分の線幅を精密に制御できる異方性エッチングで遂行されることが望ましい。この時、エッチングされる部分の線幅はトレンチ６０１の線幅及び第１導電性スペーサ７００の線幅に依存するようになる。このようなエッチング工程によってＳＯＩ基板のシリコン層１２０が露出される。このような工程は実質的にＯＮＯ誘電層５００の中間部分を除去して２つの部分に分離する工程に当たる。
【００３３】
図５（Ｅ）を参照すれば、シリコン層１２０を覆い包むゲート誘電層８００を形成する。例えば、このようなゲート誘電層８００は熱酸化方式によるシリコン酸化物よりなる。このようなゲート誘電層８００は第１導電性スペーサ７００などのプロファイルに沿って形成されて第１導電性スペーサ７００間に凹部８０１を形成する。実質的に、このようなゲート誘電層８００は本発明の分離されたＯＮＯ誘電層間に導入されるゲート酸化膜として利用できて、その厚さの調節によってＳＯＮＯＳ素子で発生する短いチャンネル現象を減らせる。
【００３４】
図５（Ｆ）を参照すれば、ゲート誘電層８００上に凹部８０１、すなわち、第１導電性スペーサ７００間を埋め込む第２導電性層を形成する。このような第２導電性層は多様な導電性物質、例えば、導電性多結晶または非晶質シリコンよりなる。このような多結晶または非晶質シリコンに導電性を付与するためにイオン注入を追加実施したり、または蒸着時にドーピングを実施できる。その後、両側の第１導電性スペーサ７００の上側表面高さより低くてトレンチ６０１内に限定されるように第２導電性層９００をエッチバッグする。このようなエッチバッグは異方性エッチング、または、化学機械的研磨により遂行できる。
【００３５】
図５（Ｇ）を参照すれば、第２導電性層９００部分以外の露出されたゲート誘電層８００部分を選択的に除去して下部の第１導電性スペーサ７００の上側表面及びバッファ層（図５（Ｆ）の６００）の上側表面を露出させる。このような除去工程は第１ウェットエッチングで遂行できる。その後、第１導電性スペーサ７００外側の露出されたバッファ層６００を選択的にエッチング除去して下部のＯＮＯ誘電層５００の上側表面を露出させる。この時、第１導電性スペーサ７００及び第２導電性層９００と十分なエッチング選択比を具現してバッファ層６００が除去されることが望ましい。例えば、このようなエッチング工程は第１ウェットエッチングとは異なる第２ウェットエッチングで遂行できる。よって、第１導電性スペーサ７００に隣接したＯＮＯ誘電層５００部分は露出される。
【００３６】
図５（Ｈ）を参照すれば、第１導電性スペーサ７００及び第２導電性層９００をマスクとして第１導電性スペーサ７００部分以外の露出されたＯＮＯ誘電層５００部分を選択的にエッチングして除去する。これによって、ＳＯＮＯＳ素子のツイン形態のＯＮＯ誘電層５００が形成される。このようなツイン形態のＯＮＯ誘電層５００は前述した一連の工程、すなわち、第１導電性スペーサ７００及びバッファ層６００などを利用した逆自己整合工程によって相互対称的な構造に形成される。２つのツインＯＮＯ誘電層５００間にはゲート誘電層８００が位置するので、実質的にＯＮＯ誘電層５００はその中間領域が物理的に断絶されて分離された形態を有する。
【００３７】
図５（Ｉ）を参照すれば、ツインＯＮＯ誘電層５００の形成によって露出されたＳＯＩ基板のシリコン層１２０に第１拡散層１２１をイオン注入を通じて形成する。このような第１拡散層１２１はシリコン層１２０がｐ型基板である時にはｎ型不純物でドーピングされ、シリコン層１２０がｎ型基板である時にはｐ型不純物でドーピングされる。
【００３８】
図５（Ｊ）を参照すれば、第２絶縁スペーサ７５０を第１導電性スペーサ７００の露出された側壁（外壁）に形成する。このような第２絶縁スペーサ７５０は絶縁物質、例えば、シリコン窒化物を蒸着し、異方性エッチングする工程を通じて形成される。このような第２絶縁スペーサ７５０をイオン注入マスクとして利用して露出されたシリコン層１２０に第２拡散層１２５をイオン注入を通じて形成する。このような第１及び第２拡散層１２１、１２５はＳＯＮＯＳメモリセルのソース及びドレインジャンクションとして利用される。
【００３９】
図５（Ｋ）を参照すれば、第１導電性スペーサ７００及び第２導電性層９００を電気的に連結する第１シリサイド層９１０及び第１及び第２拡散層１２１、１２５に電気的に連結される第２シリサイド層９２０を形成する。このような第１及び第２シリサイド層９１０、９２０は第１導電性スペーサ７００及び第２導電性層９００が導電性多結晶シリコンよりなる場合、シリサイド化工程を通じて選択的に形成される。
以後の一連の工程は、一般的な半導体素子製造工程に従う。
【００４０】
以上の図５（Ａ）ないし図５（Ｋ）を参照して説明したような工程によって、図５（Ｋ）に提示されたように中間部分が分離され、分離された両側が対称的なツインＯＮＯ誘電層５００構造である構成が具現される。これにより、ＯＮＯ誘電層５００内でプログラム及び消去時に生成される電子及びホールの分布を意図的に調節できる。また、切断された２つのＯＮＯ誘電層５００間に形成されたゲート誘電層８００部分は第２導電性層９００に対してゲート酸化膜として作用するが、このようなゲート誘電層８００の厚さをＯＮＯ誘電層５００の厚さとは独立的に調節できる。これによって、ゲート誘電層８００、すなわち、ゲート酸化膜の厚さの適切な調節が可能であり、これによって短いチャンネル現象を効果的に減らせる。
【００４１】
さらに、図５（Ａ）ないし図５（Ｋ）を参照して説明した製造方法は、逆自己整合工程によって遂行されうる。したがって、フォト工程の限界を克服して相互対称的なツインＯＮＯ誘電層５００構造を効果的に形成できる。したがって、フォト工程の最小線幅の制限を克服できる。
【００４２】
［第２実施形態］
＜三重ゲート構造のツインＳＯＮＯＳ＞
第２実施形態では、第１実施形態とは異なり、三重ゲート構造が形成される。第２実施形態で第１実施形態と同じ符号が付される部材は実質的に同じ部材と解釈できる。
【００４３】
図６（Ａ）ないし図６（Ｊ）は、本発明の第２実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
図６（Ａ）を参照すれば、ＳＯＮＯＳメモリ素子を製造する出発物質として図５（Ａ）を参照して説明したようにＳＯＩ基板を用意する。その後、図５（Ｂ）を参照して説明したように、シリコン層１２０のＳｉチャンネル領域上に素子のメモリとして使われるＯＮＯ誘電層５００を形成する。
【００４４】
ＯＮＯ誘電層５００上に第１導電性層５５０を形成する。このような第１導電性層５５０は多様な導電物質よりなり、例えば、導電性多結晶シリコンを含んで形成できる。第１導電性層５５０上の全面に図５（Ｂ）を参照して説明したようにバッファ層６００を形成する。その後、フォト及びエッチング工程を使用して、バッファ層６００が第１導電性層５５０の上側一部を長さ方向に露出させるトレンチ６０１を有するようにバッファ層６００をパターニングする。
【００４５】
図６（Ｂ）を参照すれば、トレンチ６０１の内側壁に第１絶縁スペーサ７１０を形成する。この第１絶縁スペーサ７１０はバッファ層６００をなす絶縁物質と十分なエッチング選択比を具現できるようにバッファ層６００とは異なる絶縁物質で形成されることが望ましい。第１絶縁スペーサ７１０は絶縁物質を一定厚さに蒸着した後、異方性エッチングを全面に遂行して形成される。
【００４６】
図６（Ｃ）を参照すれば、第１絶縁スペーサ７１０をエッチングマスクとして使用して下部のＯＮＯ誘電層５００の第１絶縁スペーサ７１０によって画定された露出部分をエッチングして除去する。このようなエッチング工程はエッチングされて除去される部分の線幅を精密に制御できる異方性エッチングで遂行されることが望ましい。この時、エッチングされる部分の線幅はトレンチ６０１の線幅及び第１絶縁スペーサ７１０の線幅に依存する。このようなエッチング工程によってＳＯＩ基板のシリコン層１２０が露出される。
【００４７】
図６（Ｄ）を参照すれば、シリコン層１２０を覆い包むゲート誘電層８００を図５（Ｅ）を参照して説明したように凹部８０１を有するように形成する。
【００４８】
図６（Ｅ）を参照すれば、ゲート誘電層８００上に凹部８０１、すなわち、第１絶縁スペーサ７１０間を埋め込む第２導電性層９００を図５（Ｆ）を参照して説明したように形成する。この時、第２導電性層９００を蒸着した後でエッチバッグを実施してその高さをトレンチ６０１に限定されるように下げることにより、第２導電性層９００の両側のゲート誘電層８００を露出させる。
【００４９】
図６（Ｆ）を参照すれば、露出されたゲート誘電層８００と連結されて第２導電性層９００の上側表面を覆い包むキャッピング絶縁層９５０を形成する。このようなキャッピング絶縁層９５０は第２導電性層９００が導電性多結晶シリコンよりなった時、第２導電性層９００の上側表面を一定深さ酸化させて一定厚さに形成することができる。
【００５０】
図６（Ｇ）を参照すれば、キャッピング絶縁層９５０の両側に露出されたゲート誘電層８００部分を選択的に除去して下部の第１絶縁スペーサ７１０の上側表面及びバッファ層（図６（Ｆ）の６００）の上側表面を露出させる。このようなエッチングは第１ウェットエッチングで遂行できる。その後、第１絶縁スペーサ７１０の外側に位置し露出したバッファ層６００を選択的にエッチング除去して下部の第１導電性層５５０の上側表面を露出させる。この時、第１絶縁スペーサ７１０及びキャッピング絶縁層９５０と十分なエッチング選択比を具現して露出されたバッファ層６００部分を選択的に除去することが望ましい。例えば、このようなエッチング工程は第１ウェットエッチングとは異なる第２ウェットエッチングで遂行できる。
【００５１】
図６（Ｈ）を参照すれば、第１絶縁スペーサ７１０をエッチングマスクとしてその外側に露出した第１導電性層５５０部分を選択的に除去して第１導電性層５５０をパターニングする。このパターニングで残った第１導電性層５５０部分はそれぞれ第１ゲート５５１及び第２ゲート５５３の役割を果たす。
【００５２】
第１ゲート５５１及び第２ゲート５５３に隣接して順次に露出されるＯＮＯ誘電層５００部分を選択的にエッチングして除去する。これにより、図５（Ｈ）を参照して説明したようにＳＯＮＯＳ素子のツインＯＮＯ誘電層５００が形成される。その後、図５（Ｉ）を参照して説明したように、ツインＯＮＯ誘電層５００の形成によって露出されたＳＯＩ基板のシリコン層１２０に第１拡散層１２１をイオン注入により形成する。
【００５３】
図６（Ｉ）を参照すれば、第２絶縁スペーサ７５０を第１絶縁スペーサ７１０の露出された側壁及び第１及び第２ゲート５５１、５５３の側壁に形成する。このような第２絶縁スペーサ７５０は絶縁物質を蒸着して異方性エッチングする工程を通じて形成される。露出されたシリコン層１２０に第２拡散層１２５をイオン注入を通じて形成する。その後、第２導電性層９００の上側に残留するキャッピング絶縁層（図６（Ｈ）の９５０）を選択的に除去して第２導電性層９００の上側表面を露出させる。第２導電性層９００は第１及び第２ゲート５５１、５５３とは独立的な第３ゲートとしての役割をする。
【００５４】
図６（Ｊ）を参照すれば、第２導電性層９００に電気的に連結される第３シリサイド層９５０及び第１及び第２拡散層１２１、１２５に電気的に連結される第２シリサイド層９２０を形成する。このような第３及び第２シリサイド層９５０、９２０は第２導電性層９００が導電性多結晶シリコンで形成された場合、シリサイド化工程を通じて選択的に形成される。
以後の一連の工程は一般的な半導体素子製造工程に従う。
【００５５】
以上の図６（Ａ）ないし図６（Ｊ）を参照して説明したような工程によって、図６（Ｊ）に提示されたように中間部分が分離され、分離された両側が対称的なツインＯＮＯ誘電層５００構造である構成を具現でき、これと共に、３個の独立的なゲートの構造を具現できる。
【００５６】
［第３実施形態］
＜第１変形された単一ゲート構造のツインＳＯＮＯＳ＞
第３実施形態では第１実施形態とは異なり、変形された単一ゲート構造が形成される。第３実施形態で第１実施形態と同じ符号が付される部材は実質的に同じ部材と解釈できる。
【００５７】
図７（Ａ）ないし図７（Ｋ）は、本発明の第３実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
図７（Ａ）を参照すれば、ＳＯＮＯＳメモリ素子を製造する出発物質として図５（Ａ）を参照して説明したようにＳＯＩ基板を用意する。その後、第１バッファ層６３０及び第２バッファ層６００を形成する。第２バッファ層６００は図５（Ｂ）を参照して説明したように後続するＯＮＯ誘電層５００をパターニングする目的で犠牲層として形成される。第１バッファ層６３０は第２バッファ層６００のパターニングまたは除去時に下部のシリコン層１２０に侵害が生じることを防止する役割をするように形成される。このような第１バッファ層６３０はパッド層またはエッチング終了層の役割を果たせる。したがって、第１バッファ層６３０は第２バッファ層６００とエッチング選択比を有するように第２バッファ層６００と異なる絶縁物質で形成される。
続いて、第２バッファ層６００を異方性エッチングでパターニングして図５（Ｂ）を参照して説明したようにトレンチ６０１を形成する。
【００５８】
図７（Ｂ）を参照すれば、第２バッファ層６００のトレンチ６０１の底に露出する第１バッファ層（図７（Ａ）の６３０）部分をウェットエッチングで除去して下部のシリコン層１２０上面を露出させる。その後、シリコン層１２０のＳｉチャンネル領域上と第２バッファ層６００のトレンチ６０１側壁上とに素子のメモリとして使われるＯＮＯ誘電層５００を積層して形成する。この時、ＯＮＯ誘電層５００は公知の方法で形成でき、特に上下段のシリコン酸化物層５００ａ、５００ｃのそれぞれは図５（Ｂ）を参照して説明したように熱酸化膜または化学気相蒸着による蒸着膜等で形成できる。
【００５９】
図７（Ｃ）を参照すれば、トレンチ６０１の内側壁上のＯＮＯ誘電層５００上に第１導電性スペーサ７００を図５（Ｃ）を参照して説明したように形成する。
図７（Ｄ）を参照すれば、第１導電性スペーサ７００をエッチングマスクとして使用して下部のＯＮＯ誘電層５００の第１導電性スペーサ７００によって画定された露出部分を選択的にエッチングして除去する。このようなエッチング工程は図５（Ｄ）を参照して説明したように異方性エッチングで遂行されることが望ましい。このようなエッチング工程によってＳＯＩ基板のシリコン層１２０が露出される。
【００６０】
図７（Ｅ）を参照すれば、露出されたシリコン層１２０を覆い包むゲート誘電層８００を図５（Ｅ）を参照して説明したように凹部８０１を有するように形成する。この時、ゲート誘電層８００は以前の図７（Ｄ）を参照して説明したエッチング工程で露出した第２バッファ層６００上に延びる。
図７（Ｆ）を参照すれば、ゲート誘電層８００上に凹部８０１、すなわち、第１導電性スペーサ７００間のギャップを埋め込む第２導電性層９００を図５（Ｆ）を参照して説明したように形成する。
【００６１】
図７（Ｇ）を参照すれば、第２導電性層９００部分以外の露出したゲート誘電層８００部分を、図５（Ｇ）を参照して説明したように、選択的に第１ウェットエッチングで除去して下部の第１導電性スペーサ７００の上側表面及びバッファ層（図７（Ｆ）の６００）の上側表面を露出させる。その後、第１導電性スペーサ７００より外側の露出した第２バッファ層６００を図５（Ｇ）を参照して説明したように選択的に第２ウェットエッチングで除去する。この時、第２バッファ層６００がシリコン窒化物のようにＯＮＯ誘電層５００のシリコン窒化物層５００ｂと類似した絶縁物質で形成された場合、第２バッファ層６００の除去と共に露出されるＯＮＯ誘電層５００のシリコン窒化物層５００ｂの一部も除去される。しかし、このとき、実質的にＳＯＮＯＳ素子でＯＮＯ誘電層５００として作用する部分はＯＮＯ誘電層５００の上側シリコン酸化物層５００ｃによって保護されて残存する。
【００６２】
図７（Ｈ）を参照すれば、第１導電性スペーサ７００及び第２導電性層９００をマスクとして第１導電性スペーサ７００より外側の露出したＯＮＯ誘電層５００部分、すなわち、ＯＮＯ誘電層５００の下側シリコン酸化物層５００ａの一部及び残留する第１バッファ層６３０部分を選択的にエッチングして除去する。これにより、ＳＯＮＯＳ素子のツインＯＮＯ誘電層５００が形成される。このように形成されたＯＮＯ誘電層５００は第１実施形態と異なって、ＯＮＯ誘電層５００の上側シリコン酸化物層５００ｃが第１導電性スペーサ７００の側壁に延びた状態となる。しかし、ＳＯＮＯＳ素子でＯＮＯ誘電層５００として作用する点は第１実施形態と実質的に同一である。
【００６３】
図７（Ｉ）を参照すれば、ツインＯＮＯ誘電層５００の形成によって露出されたＳＯＩ基板のシリコン層１２０に図５（Ｉ）を参照して説明したように第１拡散層１２１をイオン注入を通じて形成する。
【００６４】
図７（Ｊ）を参照すれば、第２絶縁スペーサ７５０を第１導電性スペーサ７００の側壁に延びた状態にあるＯＮＯ誘電層５００の上側シリコン酸化物層５００ｃの外側に図５（Ｊ）を参照して説明したように形成する。その後、このような第２絶縁スペーサ７５０をイオン注入マスクとして利用して露出されたシリコン層１２０に第２拡散層１２５を図５（Ｊ）を参照して説明したように形成する。
【００６５】
図７（Ｋ）を参照すれば、第１導電性スペーサ７００及び第２導電性層９００を電気的に連結する第１シリサイド層９１０及び第１及び第２拡散層１２１、１２５に電気的に連結する第２シリサイド層９２０を図５（Ｋ）を参照して説明したように形成する。
以後の一連の工程は一般的な半導体素子製造工程に従う。
【００６６】
以上の図７（Ａ）ないし図７（Ｋ）を参照して説明した工程によって、図７（Ｋ）に提示されたように中間部分が分離され、分離された両側が対称的なツインＯＮＯ誘電層５００構造である構成を具現できる。
【００６７】
［第４実施形態］
＜第２変形された単一ゲート構造のツインＳＯＮＯＳ＞
第４実施形態では第１及び第３実施形態とは異なり、変形された単一ゲート構造が形成される。第４実施形態で第１実施形態と同じ符号が付される部材は実質的に同じ部材と解釈できる。
【００６８】
図８（Ａ）ないし図８（Ｊ）は、本発明の第４実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子製造方法を説明するために概略的に示す断面図である。
図８（Ａ）を参照すれば、ＳＯＮＯＳメモリ素子を製造する出発物質として図５（Ａ）を参照して説明したようにＳＯＩ基板を用意する。その後、図５（Ｂ）を参照して説明したようにＯＮＯ誘電層５００を形成し、その上にトレンチ６０１を有するバッファ層６００を形成する。続いて、トレンチ６０１の内側壁に第１絶縁スペーサ７７０を形成する。この時、第１絶縁スペーサ７７０は図５（Ｃ）の第１導電性スペーサ７００とは異なり、絶縁物質またはフォトレジスト物質で形成できる。このような第１絶縁スペーサ７７０は第２実施形態の第１絶縁スペーサ７１０とは異なり、犠牲層として形成される。
【００６９】
図８（Ｂ）を参照すれば、第１絶縁スペーサ７７０をエッチングマスクとして使用して図５（Ｄ）を参照して説明したことと類似して下部のＯＮＯ誘電層５００のうち第１絶縁スペーサ７７０間に露出された部分をエッチング除去してＯＮＯ誘電層５００を２つの部分に分離する。
【００７０】
図８（Ｃ）を参照すれば、第１絶縁スペーサ７７０を除去する。
図８（Ｄ）を参照すれば、バッファ層６００をエッチングマスクとして、第１絶縁スペーサ７７０の除去によって露出された上層のシリコン酸化物層５００ｃ部分を選択的に除去して中間層のシリコン窒化物層５００ｂの一部を露出させる。
図８（Ｅ）を参照すれば、露出されたシリコン層１２０を覆い包むゲート誘電層８００を図５（Ｅ）を参照して説明したことと類似して形成する。例えば、このようなゲート誘電層８００は熱酸化方式によるシリコン酸化物で形成できる。
【００７１】
図８（Ｆ）を参照すれば、ゲート誘電層８００上にバッファ層６００間のギャップを埋め込む導電性層９３０を形成する。このような導電性層９３０は多様な導電物質、例えば、導電性多結晶シリコンで形成できる。トレンチ６０１内に限定されるように導電性層９３０をエッチバッグまたは科学機械的研磨する。
【００７２】
図８（Ｇ）を参照すれば、導電性層９３０部分以外の露出したゲート誘電層８００部分を図５（Ｇ）を参照して説明したことと類似して選択的に除去してバッファ層（図８（Ｆ）の６００）の上側表面を露出させる。このようなエッチングは第１ウェットエッチングで遂行できる。その後、露出されたバッファ層６００を図５（Ｇ）を参照して説明したことと類似して選択的して第２ウェットエッチングで除去して下部のＯＮＯ誘電層５００の上側表面を露出させる。
【００７３】
図８（Ｈ）を参照すれば、導電性層９３０及びゲート誘電層８００をエッチングマスクとして露出されたＯＮＯ誘電層５００部分を選択的にエッチングして除去する。これによって、ＳＯＮＯＳ素子のツインＯＮＯ誘電層５００’が形成される。この時、このツインＯＮＯ誘電層５００’は、実質的に残留するゲート誘電層の一部８００ａ、シリコン窒化物層５００ｂ、及び下層のシリコン酸化物層５００ａで新たに形成される。
【００７４】
図８（Ｉ）を参照すれば、ツインＯＮＯ誘電層５００’の形成によって露出されたＳＯＩ基板のシリコン層１２０に図５（Ｉ）を参照して説明したように第１拡散層１２１をイオン注入を通じて形成する。
【００７５】
図８（Ｊ）を参照すれば、第２絶縁スペーサ７５０をゲート誘電層８００の露出された側壁に形成する。このような第２絶縁スペーサ７５０は絶縁物質、例えば、シリコン窒化物を蒸着して異方性エッチングする工程を通じて形成される。このような第２絶縁スペーサ７５０をイオン注入マスクとして利用して露出されたシリコン層１２０に図５（Ｊ）を参照して説明したことと類似して第２拡散層１２５をイオン注入を通じて形成する。
これによって、導電性層９３０でゲートが構成され、中間部位が分離されたツインＯＮＯ誘電層５００’を含むＳＯＮＯＳセルが形成される。以後の一連の工程は一般的な半導体素子製造工程に従う。
【００７６】
以上の本発明の実施形態によれば、ＣＨＥＩ方式を利用した２ビットＳＯＮＯＳメモリ素子はゲート下部のＯＮＯ誘電層を逆スペーサを利用して物理的に切断して製造できる。そして、ＯＮＯ誘電層がツイン形態で２つに分離されることによって、プログラム及び消去時に生成される電子及びホールの分布を意図的に調節でき、同時に２つに切断されたＯＮＯ誘電層間に形成されるゲート誘電層の厚さを適切に調節することによって短チャンネル現象を減らせる。
【００７７】
図９（Ａ）及び図９（Ｂ）は、本発明の実施形態によるツインＯＮＯ形態のＳＯＮＯＳメモリ素子の効果を説明するためにシミュレーションした電荷分布を示す図である。
図９（Ａ）及び図９（Ｂ）は何れも０.１２μｍゲート長構造でそれぞれゲートに５Ｖ、ドレインに３Ｖを印加した後（残りの電圧条件はいずれも接地条件である）、１μｓストレスを印加した後、すなわち、プログラムを遂行した後、捕獲された電荷の分布をシミュレーションを通じて測定した結果を示したものである。
【００７８】
図９（Ａ）は、本発明の実施形態によって分離されたＯＮＯ誘電層構造、すなわち、ＯＮＯ ４００Å／Ｏ４００Å／ＯＮＯ ４００Åの３部分に分けられた誘電層構造で測定された結果であり、図９（Ｂ）は図９（Ａ）の結果を比較評価するために従来のＯＮＯ誘電層がゲート下部で延び続けた構造、すなわち、ＯＮＯ ４００Åの誘電層構造で測定された結果である。
【００７９】
図９（Ｂ）は、短チャンネル特性によって０.１２μｍの短いチャンネル長さによって捕獲された電荷の広い分布を示すが、図９（Ａ）は物理的なＯＮＯ誘電層の分離によってプログラムされた電荷の分布を人工的に調節できることを示す。図９（Ｂ）のテールの電荷は２ビット動作に問題点を誘発する。また、書込みと消去を繰り返すことによって残っているジャンクション間のチャンネル中央領域に電荷が蓄積されて、蓄積された電荷によって耐久特性が劣化するだけではなく、プログラム以後の読み出し時にも時間が経つにつれてエッジ領域の電荷がチャンネル領域への電荷再分布を誘発するので、リテンション特性が劣化する。これに対して、図９（Ａ）の結果は、このような従来の問題点を本発明の実施形態で改善できることを示す。
【００８０】
また、本発明の実施形態はトレンチを有するバッファ層を利用して逆転された形態のスペーサを利用することによって、ゲート長方向の大きさを増加させずにスペーサの下に形成されるＯＮＯ誘電層を正確に対称的な構造でツイン形状に分離形成できる。これによって、フォト工程のパターン制限を受けずに逆自己整合方式で１個のゲートに２個のＯＮＯ誘電層を有する２ビットＳＯＮＯＳ素子を製造できる。また、ゲート形成後にゲート両側壁に絶縁スペーサを形成後、シリサイド化してゲート及び拡散領域の抵抗を下げられる。
【００８１】
以上、本発明を具体的な実施形態を通じて詳しく説明したが、本発明はこれに限定されず、本発明の技術的思想内で当分野の当業者によって、その変形や改良が可能であることは明らかである。
【産業上の利用可能性】
【００８２】
本発明は、半導体素子、特に、非揮発性メモリ素子、例えば、電気的にデータの消去と貯蔵とが可能であり、電源が供給されなくてもデータの保存可能なフラッシュメモリセル素子を具現するに適用できる。
【符号の説明】
【００８３】
１２０    ＳＯＩ基板のシリコン層
１２１、１２５    第１、第２拡散層
５００    ＯＮＯ誘電層
５００ａ、５００ｃ    シリコン酸化物層
５００ｂ  シリコン窒化物層
６００    バッファ層
６０１    トレンチ
７００    第１導電性スペーサ
８００    ゲート誘電層
８０１    凹部
９００    第２導電性層
９１０、９２０    第１、第２シリサイド層
【図１】
2011003921.tif 000003
【図２】
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【図３（Ａ）】
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【図３（Ｂ）】
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【図４（Ａ）】
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【図４（Ｂ）】
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【図５（Ａ）】
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【図５（Ｂ）】
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【図５（Ｃ）】
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【図５（Ｄ）】
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【図５（Ｅ）】
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【図５（Ｆ）】
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【図５（Ｇ）】
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【図５（Ｈ）】
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【図５（Ｉ）】
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【図５（Ｊ）】
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【図５（Ｋ）】
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【図６（Ａ）】
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【図６（Ｂ）】
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【図６（Ｃ）】
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【図６（Ｄ）】
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【図６（Ｅ）】
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【図６（Ｆ）】
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【図６（Ｇ）】
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【図６（Ｈ）】
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【図６（Ｉ）】
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【図６（Ｊ）】
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【図７（Ａ）】
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【図７（Ｂ）】
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【図７（Ｃ）】
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【図７（Ｄ）】
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【図７（Ｅ）】
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【図７（Ｆ）】
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【図７（Ｇ）】
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【図７（Ｈ）】
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【図７（Ｉ）】
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【図７（Ｊ）】
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【図７（Ｋ）】
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【図８（Ａ）】
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【図８（Ｂ）】
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【図８（Ｃ）】
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【図８（Ｄ）】
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【図８（Ｅ）】
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【図８（Ｆ）】
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【図８（Ｇ）】
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【図８（Ｈ）】
2011003921.tif 000048
【図８（Ｉ）】
2011003921.tif 000049
【図８（Ｊ）】
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【図９（Ａ）】
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【図９（Ｂ）】
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