(57)【要約】【課題】  半導体装置を３次元実装するため、狭ピッチ、微小径、高アスペクト比の開孔に空隙を形成することなく導電性材料を埋め込み、低コストで貫通電極を形成する。【解決手段】  半導体基板１０上の絶縁膜層１１、パッド電極１２が形成された面に導電性の接着剤層１３を用いて導電性のサポート基板１４を貼り合わせする。この状態で半導体基板１０の裏面を研磨して薄化した後、開孔１５を形成する。さらにサポート基板１４、接着剤層１３を通じて複数のパッド電極１２に同時に同電位を与え、ボトムアップ成長のメッキ法で開孔１５に銅を埋め込み、Ｃｕプラグ１６、Ｃｕポスト１７からなる貫通電極を形成する。このようにすると開孔１５のアスペクト比が極端に高くならないので銅が良好に埋め込まれ、また半導体基板１０の表裏反転を伴う工程処理回数が低減できる。【選択図】  図２
2011151138.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜層に、その表面が露出するようにパッド電極を形成する工程と、
前記パッド電極に接触させて前記絶縁膜層上に導電性の接着剤層を形成する工程と、
前記絶縁膜層と前記パッド電極が形成された側の面である第１面に、前記接着剤層を介して導電性の支持板を接合する工程と、
前記第１面とは反対側の第２面から前記半導体基板を研磨して所定の厚さに薄化する工程と、
前記第２面側から前記薄化した半導体基板および前記絶縁膜層を順次選択的にエッチングし、前記パッド電極に達する開孔を形成する工程と、
前記支持板および前記接着剤層を介して前記パッド電極に所定の電位を与え、メッキ法により前記開孔内に導電性材料を成長させて埋め込むことによって、少なくとも前記開孔の上端から前記パッド電極に達する貫通電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記開孔内に前記導電性材料を埋め込む前に、前記半導体基板の前記第２面側の表面上、および前記開孔の側壁に絶縁膜を形成する工程をさらに備えたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記貫通電極を形成する工程は、前記導電性材料が前記開孔の外部へ突出して突起部を形成するように行うことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記導電性材料は銅であることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記パッド電極は銅またはアルミニウムを主成分とする金属からなり、前記パッド電極と前記絶縁膜層との間にタンタル系もしくはチタン系のバリアメタルを設けることを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記半導体基板は、その中に、前記半導体基板の表面に平行な埋め込み絶縁層が形成されたＳＯＩ基板であり、前記半導体基板を薄化する工程は、前記半導体基板の半導体材料部を研磨した後、さらに前記半導体材料部を選択的にウエットエッチングして、前記埋め込み絶縁層を露出させる工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板は第１の半導体基板であり、前記パッド電極は第１のパッド電極であり、
第２の半導体基板上に第２のパッド電極が形成されたマスター基板を準備する工程と、
前記貫通電極と前記マスター基板の前記第２のパッド電極とを対向させて結合する工程と
を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項８】
前記貫通電極と前記マスター基板の前記第２のパッド電極とを結合する工程の後、前記支持板を前記第１面から分離する工程をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記貫通電極は、前記導電性材料が前記開孔の外部へ突出した突起部を有し、前記貫通電極と前記マスター基板の前記第２のパッド電極とを前記突起部で結合することを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板は第１の半導体基板であり、前記パッド電極は第１のパッド電極であり、前記第１の半導体基板、前記絶縁膜層、前記第１のパッド電極、前記貫通電極、前記支持板および前記接着剤層を備えた状態の基板は第１の基板であり、
第２の基板上に第２のパッド電極が形成されたマスター基板を準備する工程と、
前記第１の基板を複数の個片に分割する工程と、
前記個片が有する前記貫通電極と前記マスター基板の前記第２のパッド電極とを対向させて結合する工程と
を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項１１】
前記個片が有する前記貫通電極と前記マスター基板の前記第２のパッド電極とを結合する工程の後、前記個片における前記支持板を前記第１面から分離する工程をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記貫通電極は、前記導電性材料が前記開孔の外部へ突出した突起部を有し、前記個片が有する前記貫通電極と前記マスター基板の前記第２のパッド電極とを前記突起部で結合することを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元実装等がされる半導体集積回路において、半導体基板の厚み方向に表面から裏面まで貫通する貫通電極を形成する工程を含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路装置の高集積化、高機能化および高速化は回路を構成する半導体素子パターンを微細化することによって達成されてきたが、電子機器の小型軽量化、高性能化を実現するためには多数の高密度半導体集積回路装置をコンパクトに実装できることが要求される。近年、複数の半導体集積回路チップを垂直方向に積層しその占有面積を低減させることができる３次元実装を可能とするために、従来のワイヤ・ボンディングを用いて半導体チップ間を配線する手法に代わり、半導体基板にそれ自体を貫通する貫通電極を形成し、それによって半導体チップ間を直接電気的接続する技術が提案されている。この技術によれば、貫通電極により極めて短い距離で半導体チップ間を垂直方向に接続することができるので、信号波形の崩れや遅延の問題がなくなり、信号処理スピードが高速化すると同時に消費電力の低減が実現できるというメリットがある。
【０００３】
以上のような貫通電極を有する半導体装置の製造方法は、例えば特許文献１に記載されている。図９は当該特許文献１が開示する貫通電極の第１の製造方法（以下先行技術１という）を示す概略断面図である。先行技術１の製造方法によると、まず表面側に凹部１０１を形成した半導体基板１００に絶縁層１０２を形成する（図９（ａ））。次に凹部１０１上に金属薄膜１０３を堆積させ（図９（ｂ））、この金属薄膜１０３をシード層として、一般的にコンフォーマル成長と呼ばれるメッキ方法で、すなわち図９（ｃ）に示されるように凹部１０１を含む表面形状に沿って一様に膜成長させる方法で配線材料１０４を形成するとともに凹部１０１内を充填する（図９（ｄ））。そして平面上に成長した配線材料１０４の不要箇所を除去した後、最後にＣＭＰ等によって裏面側から半導体基板１００を研磨して貫通電極を露出させる（図９（ｅ））。
【０００４】
また図１０は特許文献１が開示する貫通電極の第２の製造方法（以下先行技術２という）を示す概略断面図である。先行技術２ではまず、図１０（ａ）に示すように半導体基板１の表面側に第１絶縁膜２ａを、裏面側に第２絶縁膜２ｂを形成する。次に、第２絶縁膜２ｂの裏面側全面に、金属層を第１エッチングストップ層３として形成する(図１０（ｂ）)。そして表面側から第１絶縁膜２ａに開口を形成した後、さらに半導体基板１および第２絶縁膜２ｂを第１エッチングストップ層３までエッチングして凹部４を形成する（図１０（ｃ））。
【０００５】
次に凹部４の内壁に第３絶縁膜５を形成し(図１０（ｄ）)、次いで第１エッチングストップ層３である金属層の表面をメッキ用のシード層として、ボトムアップ成長と呼ばれるメッキ方法で、すなわち半導体基板１の底部側から厚み方向にメッキを成長させる方法で銅等の配線材料６を凹部４に充填する(図１０（ｅ）)。そして最後に、表裏面の不要な部分（第１エッチングストップ層３や配線材料６の不要部分）を除去することで貫通電極７ を形成する。この貫通電極７は前記不要部分を除去したことによって表面７ａの部分と裏面７ｂの部分とを有する（図１０（ｆ））。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２２２１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体集積回路チップを積層する３次元実装技術においては、より大容量、あるいは高機能で高速信号処理可能なシステム・イン・パッケージ（ＳｉＰ）などを実現するために今後ますます上下層の集積回路チップ同士を接続する接続ピン数が増大する傾向にある。このため、最近では集積回路チップ間を接続する貫通電極のピッチが十ミクロンオーダー、貫通電極径が数μｍ程度という値が要求されるようになってきている。このような背景の下、貫通電極を形成する上記の先行技術１および先行技術２などには次のような課題が存在した。
【０００８】
まず先行技術１の製造方法においては、図９（ｃ）、（ｄ）に示すようにコンフォーマル成長によるメッキ方法で配線材料１０４の膜を形成し凹部１０１内を充填して貫通電極とする。ここで貫通電極径の減少に伴い凹部１０１の開口径が数μｍ程度となると、メッキ工程を行う時点での凹部１０４の深さが数十μｍ〜１００μｍ程度である場合、凹部１０１のアスペクト比（深さの開口径に対する比）が１０以上となる。先行技術１が用いるコンフォーマル成長によるメッキ法では凹部１０１の内側表面に沿って原則的には均一な膜形成がなされるが、それでも凹部１０１の上部コーナーには他の部分より膜が速く厚く成長する傾向がある。凹部１０１が上記のような高アスペクト比になると、配線材料１０４がより速く成長することによってメッキの途中で上部コーナーを含む開口部が先に塞がり、内部に空隙が残留することになる。こうした状況は、特に凹部１０１の開口部側が底部側よりも狭まるような逆テーパー形状になっている場合に著しく、貫通電極としての低抵抗および信頼性が損なわれるという問題がある。
【０００９】
このような事態を回避するためには、先行技術２の製造方法のようにボトムアップ成長のメッキ法で配線材料１０４を形成することが考えられる。しかし、先行技術１が採用する工程では半導体基板１００と貫通電極とを絶縁すると考えられる絶縁層１０２を先に形成しておかねばならないので、配線材料１０４のメッキ形成に必要なシード層となる金属薄膜１０３を絶縁層１０２上に堆積する場合は全面堆積とならざるを得ない。このことは先行技術１における配線材料１０４の形成は、金属薄膜１０３上全面に渡るコンフォーマル成長でしか容易にできないことを意味する。なお、先行技術２の製造方法に従って、先行技術１においても凹部１０１の底面のみにメッキのシード層として金属薄膜１０３を残せばボトムアップ成長のメッキが可能と考えられるが、底面にのみ局所的に金属薄膜１０３を残すことは技術的に難しく、製造工程を複雑なものとするので製造コスト面で大きい課題がある。
【００１０】
次に先行技術２では図１０（ｅ）に示したように凹部４に配線材料６を埋め込むためにボトムアップ成長のメッキ法を用いる。このボトムアップ成長によるメッキ法はその膜成長機構から考えてコンフォーマル成長によるメッキ法よりも配線材料の埋め込み特性に優れている。しかし先行技術２の製造方法によれば、厚さ数百μｍの半導体基板１を、研磨して薄くせずにそのまま用いるので、凹部４の開口径を数μｍに微細化した場合はそのアスペクト比が１００程度になってしまい、上記ボトムアップ成長法を用いたとしても空隙を形成させずに貫通電極を高歩留りで得ることは非常に困難である。
【００１１】
さらに先行技術２の製造方法においては、第１絶縁膜２ａ、第２絶縁膜２ｂを形成した後、基板裏面に第１エッチングストップ層３となる金属層を形成する工程(図１０（ａ）→（ｂ）)、基板裏面に第１エッチングストップ層３を形成した後、基板表面から凹部４をエッチング形成する工程（図１０（ｂ）→（ｃ））、基板表面から配線材料６を凹部４に充填した後、基板裏面の第１エッチングストップ層３を加工して貫通電極７の裏面７ｂを形成する工程(図１０（ｅ）→（ｆ）)で、基板を合計３回表裏反転させなければならない。
【００１２】
こうした多数回におよぶ半導体基板の表裏反転操作は量産工程ラインにおける基板の取り扱いや半導体製造設備の設定を複雑化させる。また先行技術２では厚い半導体基板を終始一貫して用いるので課題は顕在化しないが、先行技術１の例にみられるように一連の製造工程中に半導体基板を研磨して数十μｍあるいはそれ以下に薄くする工程が含まれる場合、研磨後の基板に大きい可撓性が生じるとともに強度が極めて低くなる。このような基板に表裏反転操作を施すに際しては基板が損傷することがないように新たな煩雑な工程を追加する必要があり、このために製造コストが上昇するのでできる限り基板の表裏反転操作回数を少なくすることが望ましい。
【００１３】
３次元実装技術においては以上のような課題のうち少なくとも一つを解決する必要がある。
【００１４】
本発明は前記課題に鑑み、貫通電極を狭ピッチ配列・微細寸法としても、貫通電極用として半導体基板に形成される貫通孔に電極材料を空隙を生じることなく埋め込むことができ、また半導体基板の表裏反転操作回数を低減させて貫通電極を形成することができる半導体装置の製造方法を提供することを目的とする。なお、本発明においては上記目的のうち少なくとも一つを達成できればよいものとする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明に係る半導体装置の製造方法は、半導体基板上に形成された絶縁膜層に、その表面が露出するようにパッド電極を形成する工程と、前記パッド電極に接触させて前記絶縁膜層上に導電性の接着剤層を形成する工程と、前記絶縁膜層と前記パッド電極が形成された側の面である第１面に、前記接着剤層を介して導電性の支持板を接合する工程と、前記第１面とは反対側の第２面から前記半導体基板を研磨して所定の厚さに薄化する工程と、前記第２面側から前記薄化した半導体基板および前記絶縁膜層を順次選択的にエッチングし、前記パッド電極に達する開孔を形成する工程と、前記支持板および前記接着剤層を介して前記パッド電極に所定の電位を与え、メッキ法により前記開孔内に導電性材料を成長させて埋め込むことによって、少なくとも前記開孔の上端から前記パッド電極に達する貫通電極を形成する工程とを含む構成としたものである。
【００１６】
上記製造方法では、前記開孔内に前記導電性材料を埋め込む前に、さらに前記半導体基板の前記第２面側の表面上、および前記開孔の側壁に絶縁膜を形成する。また、前記貫通電極を形成する工程は、前記導電性材料が前記開孔の外部へ突出して突起部を形成するように行うことが望ましい。
【００１７】
また前記導電性材料は銅とすることができ、前記パッド電極は銅またはアルミニウムを主成分とする金属からなり、前記パッド電極と前記絶縁膜層との間にタンタル系もしくはチタン系のバリアメタルを設けたものとすることができる。
【００１８】
また本発明に係る製造方法の一形態として、前記半導体基板を、その中に、前記半導体基板の表面に平行な埋め込み絶縁層が形成されたＳＯＩ基板とし、前記半導体基板を薄化する工程を、前記半導体基板の半導体材料部を研磨した後、さらに前記半導体材料部を選択的にウエットエッチングして、前記埋め込み絶縁層を露出させる工程を含むものとすることができる。
【００１９】
上記課題を解決するための、本発明に係る他の半導体装置の製造方法は、第１の半導体基板上に第１のパッド電極が形成されたマスター基板を準備する工程と、第２の半導体基板上に形成された絶縁膜層に、その表面が露出するように第２のパッド電極を形成する工程と、前記第２のパッド電極に接触させて前記絶縁膜層上に導電性の接着剤層を形成する工程と、前記絶縁膜層と前記第２のパッド電極が形成された側の面である第１面に、前記接着剤層を介して導電性の支持板を接合する工程と、前記第１面とは反対側の第２面から前記第２の半導体基板を研磨して所定の厚さに薄化する工程と、前記第２面側から前記薄化した第２の半導体基板および前記絶縁膜層を順次選択的にエッチングし、前記第２のパッド電極に達する開孔を形成する工程と、前記支持板および前記接着剤層を介して前記第２のパッド電極に所定の電位を与え、メッキ法により前記開孔内に導電性材料を成長させて埋め込むことによって、少なくとも前記開孔の上端から前記第２のパッド電極に達する貫通電極を形成する工程と、前記貫通電極と前記マスター基板の前記第１のパッド電極とを対向させて結合する工程とを含むものである。
【００２０】
この製造方法には、前記貫通電極と前記マスター基板の前記第１のパッド電極とを結合する工程の後、前記支持板を前記第１面から分離する工程をさらに含ませることができる。  また前記貫通電極を、前記導電性材料が前記開孔の外部へ突出した突起部を有するものとし、前記貫通電極と前記マスター基板の前記第１のパッド電極とを前記突起部で結合させることが望ましい。
【００２１】
上記課題を解決するための、本発明に係るさらに他の半導体装置の製造方法は、第１の基板上に第１のパッド電極が形成されたマスター基板を準備する工程と、半導体基板上に形成された絶縁膜層に、その表面が露出するように第２のパッド電極を形成する工程と、前記第２のパッド電極に接触させて前記絶縁膜層上に導電性の接着剤層を形成する工程と、前記絶縁膜層と前記第２のパッド電極が形成された側の面である第１面に、前記接着剤層を介して導電性の支持板を接合する工程と、前記第１面とは反対側の第２面から前記半導体基板を研磨して所定の厚さに薄化する工程と、前記第２面側から前記薄化した半導体基板および前記絶縁膜層を順次選択的にエッチングし、前記第２のパッド電極に達する開孔を形成する工程と、前記支持板および前記接着剤層を介して前記第２のパッド電極に所定の電位を与え、メッキ法により前記開孔内に導電性材料を成長させて埋め込むことによって、少なくとも前記開孔の上端から前記第２のパッド電極に達する貫通電極を形成する工程と、前記半導体基板、前記絶縁膜層、前記第２のパッド電極、前記貫通電極、前記支持板および前記接着剤層を備えた状態の第２の基板を複数の個片に分割する工程と、前記個片が有する前記貫通電極と前記マスター基板の前記第１のパッド電極とを対向させて結合する工程とを含むものである。
【００２２】
この製造方法においては、前記個片が有する前記貫通電極と前記マスター基板の前記第１のパッド電極とを結合する工程の後、前記個片における前記支持板を前記第１面から分離する工程をさらに含ませることができる。また前記貫通電極を、前記導電性材料が前記開孔の外部へ突出した突起部を有するものとし、前記個片が有する前記貫通電極と前記マスター基板の前記第１のパッド電極とを前記突起部で結合させることが望ましい。
【発明の効果】
【００２３】
本発明に係る半導体装置の製造方法は、前記のように絶縁膜層とパッド電極とが形成された側の第１面とは反対側の第２面から半導体基板を研磨して所定の厚さに薄化し、さらに第２面側から、薄化した半導体基板および絶縁膜層をエッチングしてパッド電極に達する開孔を形成するようにしたので、この開孔のアスペクト比を所望の小さい値とすることができる。従って開孔の配列ピッチおよび開孔の直径を数μｍオーダーまで微細なものとしても、空隙を形成せずに開孔内部に導電性材料を埋め込んで低抵抗で信頼性の高い貫通電極を歩留まりよく製造することができる。
【００２４】
また開孔内に導電性材料を埋め込む前に、半導体基板の第２面側の表面上、および開孔の側壁に絶縁膜を形成しておくことによって、開孔の底面のみに導電性のパッド電極表面が露出した状態となるのでメッキ法により開孔の底面から上方へ向かって導電性材料を成長させることができる。この構成によれば一層開孔内部に空隙を形成させないようにすることができる。
【００２５】
さらに本発明の製造方法は、貫通電極の加工を開始するに先立って第２面とは反対側の第１面側に接着剤層を介して支持板を設け、しかも接着剤層と支持板を導電性とし、支持板および接着剤層を介してパッド電極にメッキ膜成長を目的とした所定の電位を与えるようにした。このことにより、従来のように電位を与える金属層を予め開孔の底面に形成するために半導体基板を表裏反転させ、その後さらに貫通電極の加工を行うために再び半導体基板を表裏反転させるという操作が必要なくなる。またメッキ膜成長終了後前記の金属層の不要部分を除去するためにさらに半導体基板を表裏反転させる必要もなくなる。こうして半導体基板の表裏反転回数を低減させ、製造コストの上昇を抑制することができる。
【００２６】
以上のように本発明は種々の効果を有するが、少なくともそのうちの一つの効果を奏することができるものであればよい。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法で製造された半導体装置の断面図。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程のうち、開孔工程の詳細を示す断面図。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程のうち、銅メッキ工程を説明する断面図。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法で形成した貫通電極のＳＥＭ断面写真。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図９】従来の貫通電極の製造方法を示す工程断面図。
【図１０】従来の貫通電極の製造方法を示す工程断面図。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００２９】
（第１の実施形態）
図１〜図３は本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である。これらの図では半導体基板の中央部および両端部の領域のみを分割して表示し、これによって半導体基板全体にわたる断面を代表させている。
【００３０】
まず図１（ａ）を参照すると、シリコン単結晶などの半導体基板１０の表面上に絶縁膜層１１が形成されている。また、半導体基板１０の表面層および表面上には図示していないが周知のＳｉ半導体プロセスを用いてＭＯＳ型トランジスタなどの能動素子、キャパシタ、抵抗などの受動素子が形成されており、それらを絶縁膜層１１が被覆している。また、絶縁膜層１１の内部には周知のＳｉ半導体プロセスで製造可能なアルミニウム、高融点金属、または銅を主成分とする導電膜からなる多層配線構造が形成されている。図では絶縁膜層１１を単層として表示しているが上に述べたことから実際には同種もしくは異種の絶縁膜の積層膜である。
【００３１】
絶縁膜層１１の最上部にはアルミニウムもしくは銅を主成分とし、半導体基板１０の表面にほぼ平行な面を有する板状のパッド電極１２が形成されている。パッド電極１２は外部へ信号を取り出すための電極であり、一辺の寸法が１０μｍ〜１００μｍである。このパッド電極１２は周知の導電膜のドライエッチングによるパターニングまたはダマシン法で形成することができるが、本実施形態ではダマシン法で形成され銅膜からなるものとする。さらにパッド電極１２は前記多層配線を介して前記能動素子や受動素子と間接的に電気接続されてそれらを機能させる。以下の説明においてはパッド電極１２が絶縁膜層１１から露出して形成された面側を表面側とし、これと対向する反対側の半導体基板１０の面を裏面側とする。
【００３２】
次に、図１（ｂ）に示すようにパッド電極１２を含む絶縁膜層１１上全面を覆うように液状の導電性接着材をスピンコート法によって塗布し、乾燥および加熱硬化させて接着剤層１３を形成する。そして図１（ｃ）のようにこの状態の半導体基板１０全体を表裏反転させて表面側を下向きにした後、半導体基板１０と同サイズの導電性を有するサポート基板１４に全体を接着する。接着工程は接着剤層１３とサポート基板１４の間にエアーなどを取り込まないように真空に近い減圧雰囲気中で行うことが望ましい。ここで上記の導電性接着材は熱硬化性樹脂に金属微粒子を混入したもので、一般的にはエポキシ樹脂等にＡｇ、Ｓｎ等の金属微粒子を混合した材料が使用され、１２０℃〜２４０℃の低温で硬化させることができる。また、サポート基板１４は後の研磨工程により薄化された半導体基板１０を安全に保持することを目的とし、変形、撓み等が発生しない所定の厚さを有する硬質の支持板である。
【００３３】
次に図２（ａ）に示すように、半導体基板１０の裏面（図の上側の面）をＳｉバックグラインド装置およびＣＭＰ(Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ)装置を用いて所望の厚さ、例えば５０μｍになるまで研磨し薄化する。研磨後の半導体基板１０の厚さ均一性が要求される場合には、半導体基板１０として当該半導体基板本体の中間にシリコン酸化膜からなる埋め込み絶縁層が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を採用し、まず所定の厚さまで裏面のシリコン半導体材料部を研磨し、さらに残りのシリコン半導体材料部にウエットエッチングを施して、基板表面と平行に全面に渡って設けられている上記の埋め込み絶縁層が露出した時点でエッチストップさせればよい。埋め込み絶縁層およびこの層で分離されているシリコン単結晶層の厚さは均一であるから膜厚制御のよい研磨ができる。
【００３４】
次に図２（ｂ）に示すように、研磨した半導体基板１０の裏面より半導体基板１０および絶縁膜層１１を貫通し、パッド電極１２それぞれの表面に達する複数の開孔１５を異方性ドライエッチングを用いて形成する。図２ではパッド電極１２周辺の詳細構造を省略しているので、図２（ａ）から（ｂ）にかけての製造工程を図５によりさらに詳細に説明する。図５はパッド電極１２および開孔１５が形成される部分を拡大して示す断面図である。図５（ａ）において、パッド電極１２はダマシン法で絶縁膜層１１に埋め込み形成された銅膜からなる電極であるため、その底面（図では上面）と側壁には窒化タンタル（ＴａＮ）膜とタンタル（Ｔａ）膜の積層膜からなるタンタル系の薄いバリアメタル１８が設けられた構造となっている。このバリアメタル１８はチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜からなるチタン系の材料であっても良い。
【００３５】
半導体基板１０の裏面研磨（図２（ａ））の後、図５（ａ）のように半導体基板１０の裏面側（図では上面）に絶縁膜１９（例えばシリコン酸化膜、シリコン窒化膜、それらの積層膜等）を堆積する。次に図５（ｂ）のように異方性ドライエッチング法で絶縁膜１９、半導体基板１０、絶縁膜層１１、バリアメタル１８を順次選択的にエッチング除去し、開孔１５を形成することによってパッド電極１２の面を露出させる。この工程は図２(ｂ)に対応するものである。この後、図５（ｃ）に示す様に絶縁膜２０（例えばシリコン酸化膜、シリコン窒化膜、それらの積層膜等）を堆積し、図５（ｄ）に示すように全面に渡って絶縁膜２０に異方性エッチングを施し、開孔１５の内壁面にサイドウオール２１を残存させると共に開孔１５底にパッド電極１２の銅からなる部分を再露出させる。以上に説明した絶縁膜１９、２０は図２（ｃ）、図３（ａ）〜（ｂ）に示す各工程を経て完成品となっても残留する。
【００３６】
次に図２（ｃ）に示すように、ボトムアップ成長の電解メッキにより開孔１５のそれぞれの内部に選択的に導電性材料、特に金属材料として銅（Ｃｕ）を埋め込み成長させ、Ｃｕプラグ１６およびＣｕポスト１７からなる貫通電極を形成する。このとき、貫通電極は絶縁膜１９およびサイドウオール２１（図５（ｄ））が形成されているために半導体基板１０と電気的に絶縁されることになる。図６は前記の貫通電極を形成するための電解銅メッキ方法を示す概略図である。図６において図２（ｂ）に示す基板は、サポート基板１４、接着剤層１３および半導体回路層２５ａからなるものとして記載している。ここで半導体回路層２５ａは図２（ｂ）においてサポート基板１４、接着剤層１３以外の、半導体基板１０、絶縁膜層１１などを含むすべての部分を指す。
【００３７】
電解メッキ工程では、メッキ装置のカソード電極４０に図２(ｂ)（または図５（ｄ））に示す構造を有する基板のサポート基板１４側全体を密着させ、両者を電気的に接続する。これによりサポート基板１４、接着剤層１３、半導体回路層２５ａからなる基板はアノード電極４１と対向するように設置され、カソード電極４０およびアノード電極４１間に電源４３からＤＣ電圧が印加される。また少なくともアノード４１と半導体回路層２５ａ間には銅メッキ液４２が満たされており、接着剤層１３、サポート基板１４およびカソード電極４０に銅メッキ液４２が回り込まないようにシール４４が設けられている。半導体回路層２５の銅メッキ液４２との接液面２６は図２(ｂ)との比較から明らかなように半導体基板１０の裏面側で且つ開孔１５の露出面である。
【００３８】
半導体基板１０に設けられた開孔１５内部への銅の選択的成長は次のようにしてボトムアップ成長によるメッキ過程で行うことができると考えられる。開孔１５周辺は図５に示す製造方法を採用したため、半導体基板１０の裏面側表面が絶縁膜１９で被覆され、また開孔１５の内部側壁が絶縁膜２０からなるサイドウオール２１で被覆され、開孔１５の底面のみにパッド電極１２による導電性部分が露出した構造となっている（図５（ｃ）を参照）。こうした構造に加工された後の基板（図２（ｂ）の基板）を図６に示すようにメッキ装置に設置し、アノード電極４１に正電位を与えると同時にカソード電極４０に負電位を与えると、サポート基板１４および接着剤層１３が導電性を有するのでそれらを通じて各パッド電極１２が共通にほぼ同一値の負電位となる。
【００３９】
この状態で開孔１５内に侵入した銅メッキ液４２中の銅イオン（Ｃｕ2+）は開孔１５の底面に露出する負電位のパッド電極１２から電子を受け取り、（Ｃｕ2+＋２ｅ-  →  Ｃｕ）という反応によってパッド電極１２上に銅を析出する。明確に負電位となっているのはパッド電極１２の開孔１５底面の露出部分、または析出した銅膜のみであり、他の部位には絶縁膜１９、サイドウオール２１が形成されているので銅膜は析出し難く、こうして銅メッキ膜は開孔１５の底面から上方へ向かって成長することができる。そして開孔１５の外部に銅膜が到達すると、絶縁膜１９の表面からなる開孔１５の上端から突出し、一部は横方向にも拡大した形状となる。この突起部分がＣｕポスト１７（図２（ｃ））となる。図７は実際に上記のメッキ法を用いて形成した銅メッキ完了直後における貫通電極のＳＥＭ断面写真である。写真中の点線は半導体基板１０と絶縁膜層１１との境界を示す。パッド電極１２上の絶縁膜層１１、半導体基板１０を通して開孔が形成され、内部にＣｕプラグ１６が埋め込まれ、上部にはＣｕポスト１７が突出して形成されていることがわかる。
【００４０】
図２（ｃ）の工程で半導体回路層２５ａは貫通電極が形成されて半導体回路層２５ｂとなりこの回路層に関する製造工程は完了するが、次に図３（ａ）に示すように半導体回路層２５とは別工程で形成された第１マスター基板Ａを準備する。このマスター基板Ａは図１（ａ）と同様にシリコン単結晶などの半導体基板２２、その上に形成された絶縁膜層２３、パッド電極２４を有するものである。そして半導体基板２２の表面層および表面上にはＭＯＳ型トランジスタなどの能動素子、キャパシタ、抵抗などの受動素子が形成されており、また絶縁膜層２３の内部にはアルミニウム、高融点金属、または銅を主成分とする導電膜からなる多層配線構造が形成されている。パッド電極２４はアルミニウムもしくは銅を主成分とする金属材料で構成され、前記多層配線を介して能動素子、受動素子に電気的に接続されており、さらにすでに製造した半導体回路層２５ｂのパッド電極１２と同一ピッチ、同一配置で複数形成されている。
【００４１】
次に半導体回路層２５ｂにおける貫通電極のＣｕポスト１７表面および第１マスター基板Ａのパッド電極２４の表面に大気雰囲気に起因して薄く成長している酸化膜層を除去した後、第１マスター基板Ａの表面側に形成された各パッド電極２４と半導体回路層２５ｂを構成する半導体基板１０の裏面側に形成された、前記各パッド電極２４に対応する貫通電極それぞれのＣｕポスト１７とを対向させ、真空に近い減圧雰囲気中、所定の温度（例えば約４００℃）で互いに圧着し結合する。その後図３（ｂ）に示すように、圧着により形成された図２（ｃ）の基板と第１マスター基板Ａとの基板結合体から半導体回路層２５ｂを補強していたサポート基板１４を分離除去し、第２マスター基板Ｂとする。サポート基板１４の分離は、上記基板結合体を剥離溶剤槽に浸漬し接着剤層１３を溶解することによって可能である。第２マスター基板Ｂでは半導体回路層２５ｂと第１マスター基板Ａのそれぞれに形成された能動素子、受動素子が貫通電極を通じて電気的に接続され、１個の半導体集積回路として動作するようになる。
【００４２】
図４は半導体回路層を３層垂直方向に積層して形成した第３マスター基板Ｃである。最上層に設置された半導体回路層２７は第１マスター基板Ａや半導体回路層２５ｂと同様の構造を有するものである。すなわち、シリコン単結晶などの半導体基板３０、その上に形成された絶縁膜層３１、パッド電極３２、半導体基板３０の裏面からパッド電極３２に達する開孔３３に形成されたＣｕプラグ３４とＣｕポスト３５からなる貫通電極を備えている。そして半導体基板３０の表面層および表面上にはＭＯＳ型トランジスタなどの能動素子、キャパシタ、抵抗などの受動素子が形成されており、また絶縁膜層３１の内部には多層配線構造が形成されている。パッド電極２４は前記多層配線を介して能動素子、受動素子に電気的に接続されている。
【００４３】
このような第３マスター基板は第２マスター基板Ｂと同じ方法で製造できる。パッド電極３２が露出する表面側にサポート基板(図示なし)が貼り付けられた半導体回路層２７を図１〜図２に示した工程によって形成し、図３（ｂ）に示す第２マスター基板Ｂ上の各パッド電極１２と、対向する半導体回路層２７の各Ｃｕポスト３５とを圧着した後、サポート基板を分離すればよく、製造工程を変更する必要がない。以上ようにすでに作製したマスター基板上に新たな半導体回路層を順次追加積層するという単純な工程を複数回繰り返せば４層以上の半導体回路層の積層構造を有する３次元実装化半導体装置も容易に製造することができる。
【００４４】
以上に説明した本発明に係る半導体装置の製造方法においては、図２（ａ）、（ｂ）の工程のように半導体基板１０を裏面研磨し厚さを低減させて貫通電極用の開孔１５を形成し、ボトムアップ成長の電解メッキ法で開孔１５に銅のような導電材料を埋め込み成長させるようにした。このため、パッド電極１２の狭ピッチ化・高密度化に対応して開孔１５の直径を数μｍと微細なものとしても、メッキ工程の時点ではすでに開孔１５のアスペクト比は小さくなっているので導電材料を空隙を形成することなく埋め込むことができ、高い製造歩留りで低抵抗高信頼性の貫通電極が形成できる。
【００４５】
また、本発明によればサポート基板１４の固定を目的として貫通電極の形成工程終了までに半導体基板１０を１回表裏反転させるだけでよくなり、半導体基板１０の表裏反転回数を低減させることができる。このように表裏反転回数を低減できるので半導体製造設備に対する負担や製造コストを抑制することができる。これは（１）サポート基板１４およびそれを接着する接着剤層１３を導電性とし、これらを各パッド電極１２に電気的に接触させ、電解メッキ工程においてサポート基板１４を電位設定手段の一部としたこと、（２）サポート基板１４を半導体基板１０のパッド電極１２が形成された表面側に設けて裏面側から貫通電極加工工程を一貫して行うようにしたことによる。構成（１）、（２）によると、先行技術２などのように凹部の底面からメッキ膜を成長させるための電位を与える金属層を半導体基板の裏面に形成する必要がなくなり、金属層の形成のために半導体基板を表裏反転させ、その後さらに表面から貫通電極の加工を行うために再び半導体基板を表裏反転させる必要がなくなる。またメッキ工程終了後前記金属層の不要部分を除去するために半導体基板を表裏反転することもなくなる。
【００４６】
表１は上に述べた先行技術１、先行技術２および本発明に係る製造方法に関する性能を比較したものである。相互比較の目的で半導体基板の裏面研磨がある場合は、研磨後の基板厚さを５０μｍ、ない場合は５００μｍとしている。また貫通電極用開孔へのメッキ膜埋め込み特性の比較については開孔径を５０μｍおよび５μｍとしている。
【００４７】
【表１】
2011151138.tif 000003
【００４８】
表１が示すように本発明による製造方法は従来の貫通電極形成技術と比較して優れた特性を有することが分かる。この他本発明による製造方法が採用するボトムアップ成長のメッキ法自体もいくつかの利点を有する。例えば基本的に貫通電極用の開孔の底面からメッキ膜を選択的に成長させるので、メッキ膜となる導電材料の原料イオンが限られた小面積に供給されれば十分であり、膜の成長速度が大きい、また、図７に示したようにＣｕポストが自動的に形成されるのでこの形成工程を新たに行う必要がない、等製造コスト抑制ができる。なお、この自動的に形成されるＣｕポストについては必要であればＣＭＰによる研磨等で取り除いた後に、貫通電極のＣｕプラグ上に開口を有するレジストパターンを形成し、メッキ法を用いて新たに選択的にＣｕポストまたはＣｕバンプを形成してもよい。
【００４９】
（第２の実施形態）
図８は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。図８の断面図は第１の実施形態に関する図１〜図３あるいは図４と同様に、製造工程が施される基板の中央部および両端部の領域のみを分割して表示することによって当該基板全体にわたる断面を代表させている。第２の実施の形態による製造方法では、まず第１の実施の形態について説明した図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）に示す工程を用いて、導電性を有する接着剤層１３により導電性を有するサポート基板１４を貼り付けた半導体回路層２５ｂ（図２（ｃ））を形成する。図２（ｃ）までの製造方法は第１の実施形態で説明したものと同じであるので、図８における同一部位には同一符号を付与して説明は省略する。
【００５０】
図２（ｃ）に示す構造の基板を形成した後、その基板をサポート基板１４を装着した状態で例えば半導体回路層２５ｂ上に複数繰り返し形成されているダイ（チップ）毎に、あるいは単位回路毎にダイシングして個片に分割する。これにより半導体回路層２５ｂだけでなく、サポート基板１４、接着剤層１３も同時に切断されることになる。図８には分割された前記個片のうちの３個２８ａ、２８ｂ、２８ｃを示し、左右の個片２８ａおよび２８ｃはその一部分を表示している。一方図８（ａ）に示すように、第１の実施形態において説明した第１マスター基板Ａ（図３（ａ）を参照）を別途工程にて製造し準備する。この第１マスター基板Ａも図３（ａ）に示したものと同一であるから同一部位には同一符号を付与して示す。
【００５１】
次に個片２８ａ、２８ｂ、２８ｃが有する貫通電極の各Ｃｕポスト１７を、第１マスター基板Ａの表面側に形成され、各個片２８ａ、２８ｂ、２８ｃが有する貫通電極それぞれに対応する各パッド電極２４に対向させ、真空に近い減圧雰囲気中、所定の温度（例えば約４００℃）で互いに圧着し、結合する。その後図８（ｂ）に示すように、圧着により形成された各個片２８ａ、２８ｂ、２８ｃと第１マスター基板Ａとの基板結合体からサポート基板１４を剥離溶剤などを用いて分離除去し、マスター基板Ｄとする。この工程以降、マスター基板Ｄに順次図８（ａ）および(ｂ)の工程により個片状態の半導体回路層の追加積層を繰り返し実施することによって半導体回路層を垂直方向に３層以上積層した３次元実装の半導体装置を製造することができる。
【００５２】
以上のように第２の実施形態による製造方法は、半導体基板スケールの第１マスター基板Ａにダイ単位などの個片を複数個結合して垂直方向に積層して行う３次元実装方法であり、Ｗａｆｅｒ  ｔｏ  Ｄｉｅと呼ばれる。これに対し第１の実施形態による３次元実装方法はＷａｆｅｒ  ｔｏ  Ｗａｆｅｒと呼ばれるものである。第２の実施形態に係る半導体装置の製造方法によれば、第１の実施形態と同様の効果を得ることができる。
【００５３】
上記第２の実施の形態では各個片がすべて同一の半導体回路層２５ｂから切り出された同一の回路構成を有するダイを備える場合について説明した。しかし、本実施の形態による製造方法によると互いにサイズの異なる複数のダイ、あるいは半導体メモリー、固体撮像装置、ロジック回路などのような互いに異なる機能を有する複数のダイを１つの半導体基板スケールのマスター基板上に同一層レベルで実装することが可能となる。また、この実施形態では第１マスター基板Ａが半導体基板２２を主体とする基板として説明したが、これに限られるものではなく、半導体基板２２以外にその内部や表面、裏面に配線を有し、それら配線と接続された板状のパッド電極が複数形成され、セラミックや樹脂からなる配線基板もマスター基板とすることができる。
【産業上の利用可能性】
【００５４】
本発明は、半導体集積回路装置などを３次元実装形態にするために必要な、半導体基板の厚み方向に貫通し、微小配列ピッチおよび微小寸法を有する貫通電極の形成に有用である。
【符号の説明】
【００５５】
１０、２２、３０  半導体基板
１１、２３、３１  絶縁膜層
１２、２４、３２  パッド電極
１３  接着剤層
１４  サポート基板
１５、３３  開孔
１６、３４  Ｃｕプラグ
１７、３５  Ｃｕポスト
１８  バリアメタル
１９、２０  絶縁膜
２１  サイドウオール
２５ａ、２５ｂ、２７  半導体回路層
２６  接液面
２８ａ、２８ｂ、２８ｃ  個片
４０  カソード電極
４１  アノード電極
４２  銅メッキ液
４３  電源
４４  シール
【図１】
2011151138.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図７】
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