(57)【要約】【課題】寄生抵抗が小さく、かつ電流駆動能力が大きい高耐圧ハイブリッドトランジスタのような半導体装置の構造を提供する。【解決手段】第１導電型の半導体層２２に第１導電型のベース領域９を備える。ベース領域９には第２導電型のエミッタ領域１０が設けられる。半導体層２２にはベース領域９に隣接して半導体層２２の表面から半導体層２２の厚さより小さい所定深さにわたって第２導電型の不純物層２３が設けられる。不純物層２３にはベース領域９から離間して第１導電型のコレクタ領域１１および第２導電型のドレイン領域１４が設けられる。半導体層２２の表面上には、エミッタ領域１０の端部上、ベース領域９上および不純物層２３上の一部にわたってゲート絶縁膜１２を介してゲート電極１３が設けられる。エミッタ領域１０とベース領域９とに共通接続された第１電極１５と、コレクタ領域１１とドレイン領域１４とに共通接続された第２電極１６とを備える。【選択図】図１
2011066146.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層に設けられた第１導電型のベース領域と、
前記ベース領域に設けられた第２導電型のエミッタ領域と、
前記ベース領域に隣接して前記半導体層に、表面から前記半導体層の厚さより小さい所定深さにわたって設けられた第２導電型の不純物層と、
前記不純物層に、前記ベース領域から離間して設けられた、第１導電型のコレクタ領域および第２導電型のドレイン領域と、
前記エミッタ領域の端部上、前記ベース領域上および前記不純物層上の一部にわたって、前記半導体層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記エミッタ領域と前記ベース領域とに電気的に共通接続された第１電極と、
前記コレクタ領域と前記ドレイン領域とに電気的に共通接続された第２電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２導電型の不純物層より下方の前記半導体層に、前記半導体層よりも大きな不純物濃度を有する第１導電型の埋め込み不純物層をさらに備えた請求項１記載の半導体装置。
【請求項３】
前記埋め込み不純物層は、前記コレクタ領域直下の前記半導体層を除く領域に配置される、請求項２記載の半導体装置。
【請求項４】
第２導電型の半導体層と、
前記半導体層に設けられた第１導電型のベース領域と、
前記ベース領域に設けられた第２導電型のエミッタ領域と、
前記半導体層に、前記ベース領域から離間して設けられた、第１導電型のコレクタ領域および第２導電型のドレイン領域と、
前記エミッタ領域の端部上、前記ベース領域上、および前記ベース領域と前記コレクタ領域との間の前記半導体層上の一部にわたって、前記半導体層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記エミッタ領域と前記ベース領域とに電気的に共通接続された第１電極と、
前記コレクタ領域と前記ドレイン領域とに電気的に共通接続された第２電極と、
前記ベース領域の一部に電気的に接続し、前記ベース領域から前記ゲート電極下の前記半導体層の一部領域を経て、少なくとも前記ドレイン領域と前記ゲート電極との間の前記半導体層に設けられた第１導電型の延長不純物領域と、
を備えたことを特徴とする半導体装置。
【請求項５】
前記延長不純物領域が、前記ゲート電極と前記コレクタ領域との間の前記半導体層にも設けられた、請求項４記載の半導体装置。
【請求項６】
半導体層と、
前記半導体層に設けられた第１導電型のベース領域と、
前記ベース領域に設けられた第２導電型のエミッタ領域と、
前記ベース領域に隣接して前記半導体層に設けられた第２導電型の不純物層と、
前記第２導電型の不純物層に、前記ベース領域から離間して設けられた第１導電型のコレクタ領域と、
前記エミッタ領域の端部上、前記ベース領域上および前記第２導電型の不純物層上の一部にわたって、前記半導体層の表面上にゲート絶縁膜を介して設けられたゲート電極と、を含む第１の部分と、
前記半導体層と、
前記第１導電型のベース領域と、
前記第２導電型のエミッタ領域と、
前記ベース領域に隣接して前記半導体層に設けられた第１導電型の不純物層と、
前記第１導電型の不純物層に、前記ベース領域から離間して設けられた第２導電型のドレイン領域と、
前記エミッタ領域の端部上、前記ベース領域上および前記第１導電型の不純物層上の一部にわたって、前記半導体層の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
を含む第２の部分と、
前記エミッタ領域と前記ベース領域に電気的に共通接続された第１電極と、
前記コレクタ領域と前記ドレイン領域に電気的に共通接続された第２電極と、
を備え、
前記第１の部分および前記第２の部分は互いに隣接するとともに、前記ベース領域から前記コレクタ領域、あるいは前記ベース領域から前記ドレイン領域への方向とは異なる方向に沿って配列されたことを特徴とする半導体装置。
【請求項７】
第２導電型の半導体層と、
前記半導体層に設けられた第１導電型のベース領域と、
前記ベース領域に設けられた第２導電型のエミッタ領域と、
前記半導体層に、前記ベース領域から離間して設けられた第１導電型のコレクタ領域と、
前記エミッタ領域の端部上、前記ベース領域上、および前記ベース領域と前記コレクタ領域との間の前記半導体層上の一部にわたって、前記半導体層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
を含む第１の部分と、
前記第２導電型の半導体層と、
前記第１導電型のベース領域と、
前記半導体層に、前記ベース領域から離間して設けられた第２導電型のドレイン領域と、
前記ベース領域上、および前記ベース領域と前記ドレイン領域との間の前記半導体層上の一部にわたって、前記半導体層の表面上にゲート絶縁膜を介して設けられた前記ゲート電極と、
を含む第２の部分と、
前記エミッタ領域と前記ベース領域に電気的に共通接続された第１電極と、
前記コレクタ領域と前記ドレイン領域に電気的に共通接続された第２電極と、
を備え、
前記第１の部分および前記第２の部分は互いに隣接するとともに、前記ベース領域から前記コレクタ領域、あるいは前記ベース領域から前記ドレイン領域への方向とは異なる方向に沿って配列されたことを特徴とする半導体装置。
【請求項８】
前記半導体層は支持基板の一主面上に設けられた絶縁膜上に設けられている、請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記ベース領域および前記不純物層を平面的に取り囲み、かつ前記半導体層の表面から前記支持基板上の前記絶縁膜に達するように形成された絶縁分離を有する、請求項８記載の半導体装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体装置を備えたプラズマディスプレイデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Silicon on insulator）基板上に形成された半導体装置の構造および当該半導体装置を使用したプラズマディスプレイデバイスに関する。
【背景技術】
【０００２】
近年、ＳＯＩ基板上に、出力駆動デバイスである横型絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）と、低耐圧のトランジスタで構成された制御回路とを１チップに搭載したシリコン集積回路が、薄型ディスプレイ駆動用ＩＣとして用いられている。
【０００３】
図１５は、ディスプレイ駆動用ＩＣの出力部の一例を示す回路図である。図１５に示すように、ディスプレイ駆動用ＩＣの出力端子には２００Ｖクラスの高耐圧ＩＧＢＴ１、高耐圧ダイオード２および高耐圧ＰチャネルＭＯＳ型トランジスタ３が接続され、出力パワー回路部を構成している。この出力パワー回路部の前段には、低耐圧のトランジスタで構成されたレベルシフト回路４が接続されている。高耐圧ＩＧＢＴ１と高耐圧ＰチャネルＭＯＳ型トランジスタ３は、図示を省略しているが、例えばプラズマディスプレイデバイスからの容量負荷の充放電を行う機能を有する。一方、高耐圧ダイオード２は、出力端子の電位がＧＮＤ電位（接地電位）よりも低電位になった場合にＧＮＤから電流を供給する機能を有する。
【０００４】
このような出力部を構成する回路のパターン寸法は、レベルシフト回路４等の内部回路を構成する低電圧駆動トランジスタのパターン寸法に比べてかなり大きく、チップ上の占有面積割合も大きい。そのため、近年、異なった機能を有する別の種類の素子を同じ素子形成領域に形成して一体化したハイブリッドトランジスタを構成することにより、チップ全体としての素子面積を縮小する試みがなされている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ravishankar Sunkavalli、他１名, "COMPARISON OF HIGH SPEED DI-LIGBT STRUCTURE", ソリッドステート・エレクトロニクス（Solid-State Electronics）, 第４１巻, １９９７年, ｐｐ．１９５３−１９５６
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来のハイブリッドトランジスタには以下のような課題があった。例えば、ＩＧＢＴ、ダイオード、ＰチャネルＭＯＳトランジスタを含むハイブリッドトランジスタでは、駆動状態においてＰ型ベース領域とＮ+ドレイン領域とからなる内蔵ダイオードが順方向動作する場合、Ｎ+エミッタ領域、Ｎ+ドレイン領域、ゲート電極からなるＭＯＳ型トランジスタがオン状態であるときとオフ状態であるときの２通りが存在する。そして、ＭＯＳ型トランジスタがオン状態である際には、内蔵ダイオードの順方向電流が低下するという問題が生じる。このメカニズムについては本発明者らによれば次のように考えられる。
【０００７】
ＭＯＳ型トランジスタがオン状態であるとき、ゲート絶縁膜下方のベース領域表面は反転してチャネルが形成される。図１６は、このときのダイオード順方向特性に関する等価回路を示す回路図である。図１６に示すように、内蔵ダイオード１２１とチャネル抵抗１１９は並列接続され、さらにゲート絶縁膜下のチャネル端からＮ+ドレイン領域までの間のＮ型半導体層の領域であるドリフト領域の寄生抵抗１２０が直列に接続される。内蔵ダイオード１２１が順方向動作するときは、エミッタ電極（エミッタ領域およびベース領域）をＧＮＤ電位にして、Ｎ+ドレイン領域に負電圧が印加される。図１６の等価回路から理解できるように、この場合、内蔵ダイオード１２１にはチャネル抵抗１１９とドリフト領域の寄生抵抗１２０の比で分割された電圧しか印加されない。
【０００８】
２００Ｖ耐圧クラスの素子では、高耐圧化のためにＮ型半導体層の不純物濃度は低く、またドリフト領域の長さが長く設定される。そのため、チャネル抵抗１１９よりもドリフト領域の寄生抵抗１２０が大きくなる。一方で、Ｐ型ベース領域では、高耐圧化のために構造を変える必要がないためチャネル抵抗は増加しない。このため、素子の高耐圧化にともない、全体の抵抗の中で、ドリフト領域の寄生抵抗が占める割合が増加していくのである。例えば、Ｎ+ドレイン領域に接続されているコレクタ電極１１６に−１Ｖの電位を印加しても内蔵ダイオード１２１に実際に印加される順方向電圧は、０．１３Ｖ程度である。この電圧（電位差）は、ベース領域とＮ型半導体層とで構成されるＰＮ接合におけるビルトインポテンシャルよりもかなり小さい。このため、図１５に示すダイオード２をトレンチ分離に包囲されるＩＧＢＴ形成領域にＩＧＢＴと共に形成するのではなく、他の領域に独立に形成した構成と比較すると、本構造では電流駆動能力は大幅に低下する。また、出力端子の電位がＧＮＤ電位よりも下がった場合にＧＮＤから電流を供給する機能を担う内蔵ダイオード２の電流駆動能力が低いと、寄生抵抗を低減させるために出力回路部の面積をより大きくしなければならず、集積回路全体としての製造コストの面でも課題となる。
【０００９】
本発明は上記従来の事情を鑑みて提案されたものであって、寄生抵抗が小さく、かつ電流駆動能力が大きい高耐圧ハイブリッドトランジスタのような半導体装置の構造を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、以下の技術的手段を採用している。すなわち、本発明に係る半導体装置は第１導電型の半導体層を備え、当該半導体層に第１導電型のベース領域を備える。当該ベース領域には、第２導電型のエミッタ領域が設けられている。また、この半導体装置は、ベース領域に隣接して上記半導体層に、表面から半導体層の厚さより小さい所定深さにわたって第２導電型の不純物層を備える。当該不純物層には、ベース領域から離間して、第１導電型のコレクタ領域および第２導電型のドレイン領域が設けられている。半導体層の表面上には、エミッタ領域の端部上、ベース領域上および不純物層上の一部にわたって、ゲート絶縁膜を介してゲート電極が設けられている。さらに、エミッタ領域とベース領域とに電気的に共通接続された第１電極と、コレクタ領域とドレイン領域とに電気的に共通接続された第２電極とを備える。
【００１１】
この半導体装置は、第２導電型の不純物層より下方の半導体層に、当該半導体層よりも大きな不純物濃度を有する第１導電型の埋め込み不純物層をさらに備えてもよい。この埋め込み不純物層は、半導体層の膜厚によっては、コレクタ領域直下に形成しないことで耐圧をより向上させることができる。
【００１２】
また、本発明に係る他の半導体装置は第２導電型の半導体層を備え、当該半導体層に第１導電型のベース領域を備える。当該ベース領域には、第２導電型のエミッタ領域が設けられている。また、この半導体装置は、上記半導体層に、ベース領域から離間して設けられた、第１導電型のコレクタ領域および第２導電型のドレイン領域を備える。半導体層の表面上には、エミッタ領域の端部上、ベース領域上、およびベース領域とコレクタ領域との間の半導体層上の一部にわたって、ゲート絶縁膜を介してゲート電極が設けられている。さらに、エミッタ領域とベース領域とに電気的に共通接続された第１電極と、コレクタ領域とドレイン領域とに電気的に共通接続された第２電極とを備える。加えて、ベース領域の一部に電気的に接続し、ベース領域からゲート電極下の半導体層の一部領域を経て、少なくともドレイン領域とゲート電極との間の半導体層に設けられた第１導電型の延長不純物領域を備える。なお、延長不純物領域は、ゲート電極とコレクタ領域との間の半導体層に設けられていてもよい。
【００１３】
本発明に係るさらに他の半導体装置は、互いに隣接して配列された第１の部分と第２の部分とを備える。第１の部分は、半導体層を備え、当該半導体層に第１導電型のベース領域を備える。当該ベース領域には、第２導電型のエミッタ領域が設けられている。また、第１の部分は、ベース領域に隣接して半導体層に設けられた第２導電型の不純物層を備える。当該第２導電型の不純物層には、ベース領域から離間して、第１導電型のコレクタ領域が設けられている。そして、半導体層の表面上には、エミッタ領域の端部上、ベース領域上および第２導電型の不純物層上の一部にわたって、ゲート絶縁膜を介してゲート電極が設けられている。また、第２の部分は、第１の部分と同様に、上記半導体層を備え、当該半導体層に第１導電型のベース領域を備える。当該ベース領域には、第２導電型のエミッタ領域が設けられている。また、第２の部分は、ベース領域に隣接して半導体層に設けられた第１導電型の不純物層を備える。当該第１導電型の不純物層には、ベース領域から離間して、第２導電型のドレイン領域が設けられている。そして、半導体層の表面上には、エミッタ領域の端部上、ベース領域上および第１導電型の不純物層上の一部にわたって、ゲート絶縁膜を介して設けられたゲート電極を備える。当該ゲート電極は、第１の部分のゲート電極と連続している。さらに、エミッタ領域とベース領域とに電気的に共通接続された第１電極と、コレクタ領域とドレイン領域とに電気的に共通接続された第２電極とを備える。なお、第１の部分と第２の部分は、ベース領域からコレクタ領域への方向、あるいはベース領域からドレイン領域への方向とは異なる方向に沿って配列されている。
【００１４】
本発明に係る、またさらに他の半導体装置は、互いに隣接して配列された第１の部分と第２の部分とを備える。第１の部分は、第２導電型の半導体層を備え、当該半導体層に第１導電型のベース領域を備える。当該ベース領域には、第２導電型のエミッタ領域が設けられている。また、第１の部分は、上記半導体層に、ベース領域から離間して設けられた第１導電型のコレクタ領域を備える。半導体層の表面上には、エミッタ領域の端部上、ベース領域上、およびベース領域とコレクタ領域との間の前記半導体層上の一部にわたって、ゲート絶縁膜を介してゲート電極が設けられている。また、第２の部分は、第１の部分と同様に、上記第２導電型の半導体層を備え、当該半導体層に第１導電型のベース領域を備える。また、第２の部分は、上記半導体層に、ベース領域から離間して設けられた第２導電型のドレイン領域を備える。半導体層の表面上には、ベース領域上、およびベース領域とドレイン領域との間の半導体層上の一部にわたって、ゲート絶縁膜を介して設けられたゲート電極を備える。当該ゲート電極は、第１の部分のゲート電極と連続している。さらに、エミッタ領域とベース領域とに電気的に共通接続された第１電極と、コレクタ領域とドレイン領域とに電気的に共通接続された第２電極とを備える。なお、第１の部分と第２の部分は、ベース領域からコレクタ領域への方向、あるいはベース領域からドレイン領域への方向とは異なる方向に沿って配列されている。
【００１５】
このように、コレクタ領域に対向するベース領域にエミッタ領域を形成しない構成によっても、上述の各半導体装置と同様に内蔵ダイオードの電流駆動能力を向上させることができる。
【発明の効果】
【００１６】
本発明によれば、ＭＯＳ型トランジスタ構造がオン状態にある場合でも、従来構造と比較して内蔵ダイオードの電流能力を向上させることができる。すなわち、本発明では、内蔵ダイオードのＰＮ接合をドレイン領域の近傍に配置することができるため、ドリフト領域での電圧降下を低減することができ、ＭＯＳ型トランジスタ構造がオン状態である場合でも、上記ＰＮ接合をより低い順方向電圧でオン状態にすることができる。また、より低い順方向電圧でダイオード電流が立ち上がるため、従来構造と比較して電流駆動能力が向上する。
【００１７】
また、ドレイン領域に対向するベース領域内にエミッタ領域を設けない構成では、ＭＯＳ型トランジスタ構造がオン状態の場合でも、チャネルにキャリアを供給するエミッタ領域が存在しない。そのため、内蔵ダイオードのＰＮ接合に至るまでのドリフト領域での電圧降下を低減することができ、ＭＯＳ型トランジスタ構造がオン状態である場合でも、当該ＰＮ接合をより低い順方向電圧でオン状態にすることができる。その結果、従来構造と比較して内蔵ダイオードの電流駆動能力が向上する。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態における半導体装置を示す平面図
【図２】本発明の第１の実施形態における半導体装置を示す断面図
【図３】本発明の第１の実施形態における半導体装置の内蔵ダイオードの電流−電圧特性を示す図
【図４】本発明の第１の実施形態における半導体装置の変形例を示す平面図
【図５】本発明の第１の実施形態における半導体装置の変形例を示す断面図
【図６】本発明の第２の実施形態における半導体装置を示す平面図
【図７】本発明の第２の実施形態における半導体装置を示す断面図
【図８】本発明の第３の実施形態における半導体装置を示す平面図
【図９】本発明の第３の実施形態における半導体装置を示す断面図
【図１０】本発明の第３の実施形態における半導体装置を示す断面図
【図１１】本発明の第４の実施形態における半導体装置を示す平面図
【図１２】本発明の第４の実施形態における半導体装置を示す断面図
【図１３】本発明の第４の実施形態における半導体装置を示す断面図
【図１４】本発明の第４の実施形態における半導体装置の内蔵ダイオードの等価回路を示す図
【図１５】ディスプレイ駆動用ＩＣ回路の出力部の一例を示す回路図
【図１６】半導体装置の内蔵ダイオードの等価回路の課題を説明するための図
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図面を参照しながら詳細に説明する。以下の実施形態では、ＩＧＢＴ、ダイオードおよびＭＯＳ型トランジスタを同一の素子形成領域内に形成したハイブリッドトランジスタにより本発明を具体化している。なお、本明細書において、高不純物濃度とは不純物濃度が１×１０19ｃｍ-3以上、好ましくは１×１０20ｃｍ-3以上で１×１０21ｃｍ-3以下の範囲をいい、中不純物濃度とは不純物濃度が５×１０16ｃｍ-3より大きく１×１０19ｃｍ-3より小さい範囲、好ましくは１×１０17ｃｍ-3以上で５×１０18ｃｍ-3以下の範囲をいい、低不純物濃度とは不純物濃度が５×１０16ｃｍ-3以下、好ましくは１×１０15ｃｍ-3以上で３×１０16ｃｍ-3以下の範囲をいう。
【００２０】
（第１の実施形態）
図１は本発明の第１の実施形態における半導体装置であるハイブリッドトランジスタを示す平面図である。また、図２は図１のＡ−Ａ線に沿って切断した断面図である。図２に示すように、本実施形態の半導体装置は、シリコン単結晶などからなる支持基板５上に、シリコン酸化物などの埋め込み絶縁膜６を介して膜厚３．５μｍの単結晶で低不純物濃度高比抵抗を有するＰ型半導体層２２が貼り合わせ形成され、これらでＳＯＩ基板を構成している。トレンチ分離８（絶縁分離）は半導体層２２表面から埋め込み絶縁膜６まで到達し、図１に示すように、ハイブリッドトランジスタを形成すべき半導体層２２の領域を取り囲む。トレンチ分離８は半導体層２２に形成された溝内部に酸化膜を埋め込み形成したものである。
【００２１】
図２に示すように、半導体層２２表面部の一部分に中不純物濃度のＰ型ベース領域９が設けられ、さらにＰ型ベース領域９の表面部に高不純物濃度のＮ型エミッタ領域１０が設けられる。半導体層２２表面部においてＰ型ベース領域９に隣接して拡散深さ約２μｍの低不純物濃度のＮ型ドリフト領域２３が拡散されている。Ｎ型ドリフト領域２３内には、高不純物濃度のＰ型コレクタ領域１１が設けられ、また、図２に示す断面図では図示されないが紙面に垂直な方向に離れた位置に高不純物濃度のＮ型ドレイン領域１４が配置されている（図１参照）。さらに、半導体層２２の表面上には、Ｎ型エミッタ領域１０の端部上からＰ型ベース領域９上およびＮ型ドリフト領域２３上の一部にわたって、シリコン酸化膜などのゲート絶縁膜１２を介して高濃度のリンが添加された多結晶シリコンからなるゲート電極１３が形成されている。
【００２２】
半導体層２２表面上はゲート電極１３を含みシリコン酸化膜等の第１絶縁膜１７で被覆され、第１絶縁膜１７に設けられた各コンタクトホールを通じてＮ型エミッタ領域１０とＰ型ベース領域９表面とを共通接続した第１電極１５、Ｐ型コレクタ領域１１とＮ型ドレイン領域１４表面とを共通接続した第２電極１６が形成される。さらに、第１絶縁膜１７上には保護膜として第２の絶縁膜１８が形成される。
【００２３】
本実施形態のハイブリッドトランジスタは以上のような断面構造を有しているが、主として高電圧駆動用途に用いられるため、平面パターンは図１に示すようになっている。すなわち、図１に示すように、方形状に配置されたトレンチ分離８がＰ型半導体層２２を包囲しており、このトレンチ分離８で区画された方形の内部がハイブリッドトランジスタの形成領域になっている。Ｐ型ベース領域９およびゲート電極１３は長円のリング形状を有し、これらが長円状のＮ型ドリフト領域２３を取り囲んでいる。さらに、Ｎ型ドリフト領域２３の中央部にはＰ型コレクタ領域１１とＮ型ドレイン領域１４とがＮ型ドリフト領域２３の長手方向に沿って交互に配置され、図１では示されないが１つの第２電極１６で共通に電気的接続されている。Ｎ型エミッタ領域１０は、Ｐ型コレクタ領域１１およびＮ型ドレイン領域１４が交互に配置された直線状の配列領域に対向するＰ型ベース領域９内に配置されている。すなわち、Ｐ型コレクタ領域１１およびＮ型ドレイン領域１４が交互に配置された直線状の配列領域は、Ｐ型ベース領域９内に配置された直線状の２つのＮ型エミッタ領域１０の間に挟まれている。
【００２４】
以上のような構造を有する本実施形態のハイブリッドトランジスタでは、Ｎ型エミッタ領域１０、Ｐ型ベース領域９、ゲート絶縁膜１２、ゲート電極１３、Ｎ型ドリフト領域２３、Ｐ型コレクタ領域１１がＩＧＢＴを構成している。また、Ｎ型エミッタ領域１０、Ｐ型ベース領域９、ゲート絶縁膜１２、ゲート電極１３、Ｎ型ドリフト領域２３、Ｎ型ドレイン領域１４がＭＯＳ型トランジスタを構成している。さらに、Ｐ型ベース領域９、Ｎ型ドリフト領域２３、Ｎ型ドレイン領域１４が内蔵ダイオードを構成している。
【００２５】
本実施形態のハイブリッドトラジスタでは、ＩＧＢＴの動作電流は、主に図１の平面図において、Ｐ型コレクタ領域１１と対向したＮ型エミッタ領域１０間に挟まれるベース領域９部分およびドリフト領域２３部分を流れる。また、内蔵ダイオードの動作電流は、主に、Ｎ型ドレイン領域１４と、Ｎ型ドレイン領域１４に対向するＰ型ベース領域９との間に挟まれる領域を流れる。
【００２６】
次に、本実施形態のハイブリッドトランジスタにおいて、ＩＧＢＴがオン状態である場合のダイオード順方向電流−電圧特性について説明する。なお、オン状態とは、ゲート電極１３に対する印加電圧が制御され、ゲート電極１３直下のベース領域９表面部にチャネルが形成された状態を意味する。図３は、本実施形態のハイブリッドトランジスタの内蔵ダイオードおよび従来のハイブリッドトランジスタの内蔵ダイオードの、順方向電流−電圧特性のシミュレーション結果を示す図である。ここで、従来のハイブリッドトランジスタは、絶縁分離で囲まれたＮ型半導体層をそのままドリフト領域として使用する構造を有する。また、図３の横軸はエミッタ領域１０を含む第１電極１５を基準電位（０Ｖ）としたときの第２電極１６に対する印加電圧、エミッタ領域を含むエミッタ電極を基準電位（０Ｖ）としたときのコレクタ電極に対する印加電圧に対応する。図３の縦軸は順方向電流に対応する。
【００２７】
図３に示すように、従来構造の内蔵ダイオードの順方向電流は、コレクタ電極への印加電圧が０Ｖから負電圧になるにともない、当該電圧に比例して直線的に増加していく。上述のように、ゲート電極直下のベース領域表面部のチャネルはオン状態であるため、このような印加電圧が比較的小さい領域ではチャネルを経由して電流が流れることが支配的となっており、ベース領域とドリフト領域（Ｎ型半導体層）とで構成されるＰＮ接合ダイオード部にはほとんど電流が流れないと考えられる（図１６参照）。そして、コレクタ電極への印加電圧が−４Ｖ程度になると、急激に順方向電流が増加している。これは、この時点で、順方向電流の主体がＰＮ接合ダイオード部を流れる電流に切り替わったと考えられる。すなわち、コレクタ電極への印加電圧が増加することによってベース領域とドリフト領域（Ｎ型半導体層）のＰＮ接合部両端での電位差がＰＮ接合のビルトインポテンシャルを超え、ＰＮ接合が順方向にオンすることで、電子と正孔の少数キャリアによる電流が加わり電流が急増すると考えられる。
【００２８】
一方、本実施形態のハイブリッドトランジスタでは、第２電極１６への印加電圧が、０Ｖから−１Ｖの範囲にある場合、従来構造よりも電流が小さくなっている。しかしながら、第２電極１６への印加電圧が−１Ｖより負電圧側になると、従来構造のダイオードよりも電流が増大している。すなわち、電流駆動能力が向上している。特に、第２電極１６への印加電圧が、約−０．７Ｖで電流増加の傾きが変化している。これは、−０．７Ｖまでの領域ではチャネルがオンしているためチャネル経由の電流が主体であるが、−０．７Ｖより負電位側では内蔵ダイオード経由の電流が主体になっているためであると考えられる。
【００２９】
次に、本実施形態の構造を採用することで、従来構造より小さい印加電圧で内蔵ダイオードのＰＮ接合経由の電流に切り替わるようにできた要因について説明する。本実施形態のハイブリッドトランジスタは、図２に示すように、Ｐ型コレクタ領域１１あるいはＮ型ドレイン領域１４下方に、Ｎ型ドリフト領域２３を介してＰ型半導体層２２が存在する構造になっている。この構造では、内蔵ダイオードとして作用するＰＮ接合は、Ｐ型半導体層２２とＮ型ドリフト領域２３とで構成される。当該ＰＮ接合はＰ型コレクタ領域１１あるいはＮ型ドレイン領域１４から比較的近い距離に位置するため、ＰＮ接合までの間に存在する高抵抗のドリフト領域２３（寄生抵抗として働く）の厚さが薄い。そのため、第２電極１６に電圧が印加された場合、ほとんど電圧降下を発生することなく、ＰＮ接合に当該電圧が印加される。このため、容易に内蔵ダイオードを順方向にオンすることができる。
【００３０】
これに対して従来構造では、内蔵ダイオードとして作用するＰＮ接合は、Ｎ型半導体層とＰ型ベース領域とで構成される。したがって、コレクタ領域あるいはドレイン領域から当該ＰＮ接合までの距離は、ベース領域までの横方向の距離になる。しかしながら、当該横方向の距離は、ＩＧＢＴ素子を高耐圧化するために大きく設定されるのが普通である。そのため、この間の抵抗は大きくなり、図１６に示すとおり大きな寄生抵抗１２０として作用する。
【００３１】
以上のように、本実施形態の構造では、順方向電流が、チャネルを流れる電流から内蔵ダイオード（ＰＮ接合）を流れる電流に切り替わる電圧を低くでき、寄生抵抗が小さく、かつ電流駆動能力が大きい高耐圧ハイブリッドトランジスタを実現することができる。
【００３２】
一方、寄生抵抗をより低減する観点では、図１、図２に示すハイブリッドトランジスタは、以下のような構造であってもよい。図４は本実施形態における半導体装置の変形例を示す平面図である。図５は図４のＢ−Ｂ線に沿って切断した断面図である。このハイブリッドトランジスタでは、図１、図２に示すハイブリッドトランジスタの構造に加えて、Ｐ型埋め込み拡散層２４を備えている。図５に示すように、Ｐ型埋め込み拡散層２４は、少なくともＰ型コレクタ領域１１直下のＰ型半導体層２２の部分を除き、Ｎ型ドリフト領域２３およびＰ型ベース領域９と、埋め込み絶縁膜６との間に設けられる。また、Ｐ型埋め込み拡散層２４の不純物濃度はＰ型半導体層２２の不純物濃度より高く設定される。そのため、内蔵ダイオードの寄生抵抗のうち、コレクタ領域１１およびドレイン領域１４に近い半導体層２２部分の寄生抵抗をより低減することができる。したがって、このＰ型埋め込み拡散層２４により、内蔵ダイオードの順方向電流駆動能力を一層向上させることができる。
【００３３】
また、このハイブリッドトランジスタではＰ型埋め込み拡散層２４をＰ型コレクタ領域１１直下には形成しない構成にしている。これは、第２電極１６（コレクタ領域１１およびドレイン領域１４）に正電圧が印加され、第１電極１５（エミッタ領域１０およびベース領域９）およびゲート電極１３が接地される場合（すなわち、ドリフト領域２３のＰＮ接合が逆バイアスとなる条件で動作させる場合）、コレクタ領域１１直下にはＰ型埋め込み拡散層２４が存在せずＰ型低不純物濃度領域（不純物層２２）となっているので、この部分ではＰＮ接合の空乏層の延びが他の部分と比較して大きくなり、逆にドリフト領域２３内の空乏層の延びを抑制できる。この結果、Ｐ型埋め込み拡散層２４とＮ型ドリフト領域２３とのＰＮ接合において、ドリフト領域２３側に延びる空乏層がコレクタ領域１１へ到達することに起因して発生する、コレクタ領域１１とエミッタ領域１０との間のパンチスルーによる電流の降伏を抑制することができ、耐圧を向上させることができる。なお、耐圧が許容できるのであれば、コレクタ領域１１直下にＰ型埋め込み拡散層２４を形成してもよいことは勿論である。
【００３４】
（第２の実施形態）
上記第１の実施形態では、Ｐ型半導体層にＮ型ドリフト領域を設ける構成について説明したが、本発明に係る技術的思想は、Ｎ型半導体層で構成したＳＯＩ基板において、Ｎ型半導体層をＮ型ドリフト領域として用いる場合にも適用できる。
【００３５】
図６は本発明の第２の実施形態における半導体装置であるハイブリッドトランジスタを示す平面図である。また、図７は図６のＣ−Ｃ線に沿って切断した断面図である。なお、図６および図７では、第１の実施形態の半導体装置と同一の作用効果を奏する部位に同一の符号を付している。
【００３６】
図７に示すように、本実施形態の半導体装置は、シリコン単結晶などからなる支持基板５上に、シリコン酸化物などの埋め込み絶縁膜６を介して膜厚３．５μｍの単結晶で低不純物濃度高比抵抗を有するＮ型半導体層７が貼り合わせ形成され、これらでＳＯＩ基板を構成している。第１の実施形態と同様に、トレンチ分離８は半導体層７表面から埋め込み絶縁膜６まで到達し、図１に示すように、ハイブリッドトランジスタを形成すべき半導体層７の領域を取り囲む。
【００３７】
半導体層７表面部の一部分に中不純物濃度のＰ型ベース領域９が設けられ、さらにその表面部に高不純物濃度のＮ型エミッタ領域１０が設けられる。また、高不純物濃度のＰ型コレクタ領域１１はＮ型半導体層７内に直接設けられ、図７に示す断面図では図示されないが紙面に垂直な方向に離れた位置に高不純物濃度のＮ型ドレイン領域１４が配置される（図６参照）。さらに、Ｎ型半導体層７の表面上には、Ｎ型エミッタ領域１０の端部上からＰ型ベース領域９上およびＮ型半導体層７上の一部にわたって、シリコン酸化膜などのゲート絶縁膜１２を介してゲート電極１３が形成されている。
【００３８】
本実施形態の半導体装置は、ゲート電極１３の端部からＰ型コレクタ領域１１（またはＮ型ドレイン領域１４）に至るＮ型半導体層７の表面部にＰ型ベース領域９から延出されたＰ型ベース延長領域２５を備えることが特徴である。
【００３９】
図６に示すように、Ｐ型ベース延長領域２５は、平面視において、コレクタ領域１１およびドレイン領域１４が交互に配置された直線状の配列領域を取り囲む長円のリング形状を有する。また、Ｐ型ベース延長領域２５は、長円のリング形状を有するベース領域９に囲まれている。さらに、Ｐ型ベース延長領域２５は、Ｐ型ベース領域９から突き出し、ゲート電極１３下方のＮ型半導体層７を横断する複数本の幅の狭いＰ型不純物層２５ａによって電気的に接続されている。なお、トレンチ分離８、エミッタ領域１０、ゲート電極１３は第１の実施形態の半導体装置と同様の平面形状を有する。また、半導体層７上を被覆する第１絶縁膜１７に設けられたコンタクトホールを通じて、Ｎ型エミッタ領域１０とＰ型ベース領域９表面とを共通接続した第１電極１５、Ｐ型コレクタ領域１１とＮ型ドレイン領域１４表面とを共通接続した第２電極１６が設けられている。
【００４０】
図７から理解できるように、本実施形態のハイブリッドトランジスタにおける内蔵ダイオードは、Ｐ型ベース領域９およびＰ型ベース延長領域２５とＮ型半導体層７とのＰＮ接合により構成される。特に、Ｐ型ベース延長領域２５とＮ型半導体層７とで構成されるＰＮ接合は、Ｐ型コレクタ領域１１、Ｎ型ドレイン領域１４との距離が近い。すなわち、Ｐ型ベース延長領域２５と、Ｐ型コレクタ領域１１およびドレイン領域１４との間の高抵抗のＮ型半導体層７の横方向長さが小さい。そのため、内蔵ダイオードが順方向動作を行う場合、寄生抵抗が小さくなり、内蔵ダイオードの順方向電流駆動能力を向上させることができる。
【００４１】
本実施形態は、特に、ＳＯＩ基板を構成する半導体層の膜厚が厚い場合に有用である。ＳＯＩ基板を構成する半導体層の膜厚が厚い場合、例えば、図５に示すような埋め込み層（Ｐ型埋め込み拡散層２４）を形成するには、ＭｅＶオーダの加速エネルギーによるイオン注入や、エピタキシャル成長を用いる必要があり半導体装置の製造フローが複雑になる。しかしながら、図７に示すように、Ｎ型半導体層７の表面側にＰ型ベース延長領域２５を形成する構成では、イオン注入時の加速エネルギーをＭｅＶオーダに大きくする必要はなく、半導体装置の製造フローが簡素になる利点を有する。
【００４２】
なお、上記では、Ｐ型ベース延長領域２５が、ゲート電極１３とコレクタ領域１１との間の半導体層２２、およびゲート電極１３とドレイン領域１４との間の半導体層２２に設けられた構成について説明したが、Ｐ型ベース延長領域２５が、少なくともゲート電極１３とドレイン領域１４との間の半導体層２２に設けられていれば同様の効果を得ることができる。
【００４３】
（第３の実施形態）
上記第１および第２の実施形態では、Ｐ型不純物領域とＮ型不純物領域とを深さ方向に積層した構成について説明したが、本発明に係る技術的思想は、Ｐ型不純物領域とＮ型不純物領域とを水平方向に配列する構成によっても具体化することができる。
【００４４】
図８は本発明の第３の実施形態における半導体装置であるハイブリッドトランジスタを示す平面図である。また、図９は図８のＤ−Ｄ線に沿って切断した断面図であり、図１０は図８のＥ−Ｅ線に沿って切断した断面図である。なお、図８〜図１０では、第１の実施形態の半導体装置と同一の作用効果を奏する部位に同一の符号を付している。
【００４５】
図９および図１０に示すように、本実施形態の半導体装置は、シリコン単結晶などからなる支持基板５上に、シリコン酸化物などの埋め込み絶縁膜６を介して膜厚３．５μｍの単結晶で低不純物濃度高比抵抗を有するＰ型半導体層２２が貼り合わせ形成され、これらでＳＯＩ基板を構成している。トレンチ分離８は半導体層２２表面から埋め込み絶縁膜６まで到達し、ハイブリッドトランジスタを形成すべき半導体層２２の領域を取り囲む。
【００４６】
半導体層２２表面部の一部分に中不純物濃度のＰ型ベース領域９が設けられ、さらにその表面部に高不純物濃度のＮ型エミッタ領域１０が設けられる。図８に示すように、Ｐ型ベース領域９は、平面視において長円のリング形状を有し、高不純物濃度のＰ型コレクタ領域１１および高不純物濃度のＮ型ドレイン領域１４が交互に配置された直線状の配列領域を取り囲む。なお、トレンチ分離８、エミッタ領域１０、ゲート電極１３は第１の実施形態の半導体装置と同様の平面形状を有する。また、半導体層２２上を被覆する第１絶縁膜１７に設けられたコンタクトホールを通じて、Ｎ型エミッタ領域１０とＰ型ベース領域９表面とを共通接続した第１電極１５、Ｐ型コレクタ領域１１とＮ型ドレイン領域１４表面とを共通接続した第２電極１６が設けられている。
【００４７】
図９に示すように、図８のＤ−Ｄ線断面では、半導体層２２表面において、Ｐ型ベース領域９に隣接して拡散深さ約３．５μｍ、Ｐ型ベース領域９とほぼ同じ不純物濃度を有し、かつ半導体層２２より不純物濃度が高いＰ型ベース延長領域２５が設けられる。本実施形態では、Ｐ型ベース延長領域２５は埋め込み絶縁膜６にも接している。Ｐ型ベース延長領域２５内の表面部にＮ型ドレイン領域１４が設けられている。ゲート電極１３は、Ｎ型エミッタ領域１０の端部上からＰ型ベース領域９上およびＰ型ベース延長領域２５上の一部に至るまでの半導体層２２の表面上にゲート絶縁膜１２を介して設けられている。このＤ−Ｄ線断面部分では、Ｎ型ドレイン領域１４、Ｎ型ドレイン領域１４とＰ型ベース延長領域２５とのＰＮ接合、ベース延長領域２５およびベース領域９が内蔵ダイオードを構成している。
【００４８】
一方、図１０に示すように、図８のＥ−Ｅ線断面では、半導体層２２表面において、Ｐ型ベース領域９に隣接して拡散深さ約３．５μｍ、Ｐ型ベース延長領域２５より低不純物濃度であり、Ｐ型半導体層２２とほぼ同一の不純物濃度レベルを有するＮ型ドリフト領域２３が設けられている。本実施形態では、ドリフト領域２３は埋め込み絶縁膜６にも接している。Ｎ型ドリフト領域２３内の表面部にＰ型コレクタ領域１１が設けられている。ゲート電極１３は、Ｎ型エミッタ領域１０の端部上からＰ型ベース領域９上およびドリフト領域２３上の一部にわたって、半導体層２２の表面上にゲート絶縁膜１２を介して設けられている。このＥ−Ｅ線断面部分では、Ｎ型エミッタ領域１０、Ｐ型ベース領域９、ゲート絶縁膜１２、ゲート電極１３、Ｎ型ドリフト領域２３、Ｐ型コレクタ領域１１がＩＧＢＴを構成している。
【００４９】
以上のように、本実施形態のハイブリッドトランジスタは、Ｐ型コレクタ領域１１およびＮ型ドレイン領域１４が交互に配置された直線状の配列領域の長手方向の位置によって図９または図１０のような断面構造を有している。図８に示すように、Ｐ型ベース延長領域２５はＮ型ドレイン領域１４の両側からＰ型ベース領域９の端部まで上記配列領域の長手方向と垂直に延びるように設けられ、Ｎ型ドリフト領域２３はＰ型コレクタ領域１１の両側からＰ型ベース領域９の端部まで上記配列領域の長手方向と垂直に延びるように設けられている。すなわち、Ｐ型ベース延長領域２５とＮ型ドリフト領域２３も、上記配列領域の長手方向に沿って交互に配置されている。また、ベース延長領域２５の長手方向幅をＮ型ドレイン領域１４の長手方向幅より狭くするとともに、Ｎ型ドリフト領域２３の長手方向幅をＰ型コレクタ領域１１の長手方向幅より広くし、Ｐ型ベース延長領域２５とＰ型コレクタ領域１１とが直接接触することのない配置を採用している。
【００５０】
以上説明したように、本実施形態のハイブリッドトランジスタにおける内蔵ダイオードは、ＩＧＢＴとは異なる領域に形成されている。また、図９から明らかなように、内蔵ダイオードの本体が中不純物濃度を有し抵抗が比較的小さいＰ型ベース領域９、Ｐ型ベース延長領域２５と高不純物濃度を有し抵抗が小さいＮ型ドレイン領域２３のＰＮ接合のみで構成される。すなわち、従来構造のように、低不純物濃度で高抵抗のドリフト領域（半導体層）を介して電流が流れることがなく、内蔵ダイオードの順方向電流駆動能力を向上させることができる。
【００５１】
本実施形態は、特に、ＳＯＩ基板を構成する半導体層の膜厚が薄い場合に有用である。ＳＯＩ基板を構成する半導体層の膜厚が薄い場合、例えば、図５に示すような、半導体層の深さ方向にＮ型不純物層、Ｐ型不純物層の積層構造を作製することが困難になる。本実施形態では、Ｎ型半導体層の横方向にＮ型ドリフト領域２３、Ｐ型ベース延長領域２５を交互に配置する構成であるため、半導体層の膜厚が薄い場合であっても容易に作製することができる。
【００５２】
（第４の実施形態）
図１１は本発明の第４の実施形態における半導体装置であるハイブリッドトランジスタを示す平面図である。また、図１２は図１１のＦ−Ｆ線に沿って切断した断面図であり、図１３は図１１のＧ−Ｇ線に沿って切断した断面図である。なお、図１１〜図１３では、第１の実施形態の半導体装置と同一の作用効果を奏する部位に同一の符号を付している。
【００５３】
図１２および図１３に示すように、本実施形態の半導体装置は、シリコン単結晶などからなる支持基板５上に、シリコン酸化物などの埋め込み絶縁膜６を介して膜厚３．５μｍの単結晶で低不純物濃度高比抵抗を有するＮ型半導体層７が貼り合わせ形成され、これらでＳＯＩ基板を構成している。トレンチ分離８は半導体層７表面から埋め込み絶縁膜６まで到達し、ハイブリッドトランジスタを形成すべき半導体層７の領域を取り囲む。
【００５４】
半導体層７表面部の一部分に中不純物濃度のＰ型ベース領域９が設けられる。図１１に示すように、Ｐ型ベース領域９は、平面視において長円のリング形状を有し、高不純物濃度のＰ型コレクタ領域１１および高不純物濃度のＮ型ドレイン領域１４が交互に配置された直線状の配列領域を取り囲む。なお、トレンチ分離８、ゲート電極１３は第１の実施形態の半導体装置と同様の平面形状を有する。
【００５５】
さて、本実施形態の半導体装置は、図１２および図１３に示すように、Ｆ−Ｆ線断面ではＰ型ベース領域９内部に高不純物濃度のＮ型エミッタ領域１０が設けられ、Ｇ−Ｇ線断面ではＰ型ベース領域９内部にＮ型エミッタ領域１０が設けられないことを特徴とする。
【００５６】
すなわち、Ｎ型エミッタ領域１０は、図１１に示すように、Ｐ型コレクタ領域１１およびＮ型ドレイン領域１４が交互に配置された直線状の配列領域に対向するＰ型ベース領域９内に配置される。Ｐ型コレクタ領域１１およびＮ型ドレイン領域１４が交互に配置された直線状の配列領域を挟むエミッタ領域１０は、当該直線状の配列領域の長手方向に沿って複数に分割され、隣接するエミッタ領域１０の間にはＰ型ベース領域９だけが存在する。また、Ｎ型エミッタ領域１０間に位置するＰ型ベース領域９は、ドレイン領域１４と最短距離で対向している。なお、第１の実施形態と同様に、半導体層７上を被覆する第１絶縁膜１７に設けられたコンタクトホールを通じて、Ｎ型エミッタ領域１０とＰ型ベース領域９表面とを共通接続した第１電極１５、Ｐ型コレクタ領域１１とＮ型ドレイン領域１４表面とを共通接続した第２電極１６が設けられている。
【００５７】
以上のように、本実施形態のハイブリッドトランジスタは、図１２に示すエミッタ領域１０が形成された部分と、図１３に示すエミッタ領域１０が形成されない部分とが、少なくとも半導体層７およびベース領域９を共有するとともに、隣接して交互に配置されている。このハイブリッドトランジスタでは、従来構造と同様に、Ｐ型ベース領域９と半導体層７とのＰＮ接合により内蔵ダイオードが構成される。
【００５８】
この内蔵ダイオードは、ハイブリッドトランジスタのゲート電極１３に正電圧が印加され、その直下のベース領域９表面にチャネルが生成されたオン状態であって、Ｐ型コレクタ領域１１とＮ型ドレイン領域１４に、Ｎ型エミッタ領域１０およびＰ型ベース領域９を基準として負電位が印加される場合、順方向にバイアスされる。図１２から理解できるように、Ｆ−Ｆ線断面部分の構造は従来と同じ構造であるから、当該バイアス条件では、電流は主としてエミッタ領域１０からベース領域９表面のチャネルを経由して半導体層７の表面付近を通過し、ドレイン領域１４へ流れ込む。したがって、Ｆ−Ｆ線断面部分の等価回路は、図１６に示す回路図と同様であり、Ｎ型低不純物濃度の半導体層７に起因するドリフト抵抗（図１６の寄生抵抗１２０に対応）のために、ベース領域９および半導体層７により構成されるＰＮ接合と、ドレイン領域１４との間で大きな電圧降下が発生する。このため、ＰＮ接合の両端の電位差は小さくなるので、このＦ−Ｆ線断面部分での内蔵ダイオードの電流駆動能力は低いままである。
【００５９】
一方、図１３に示すＧ−Ｇ線断面部分では、Ｎ型エミッタ領域１０が存在しないため、ベース領域９表面にチャネルが形成されても、当該チャネルにキャリアを供給するＮ型エミッタ領域が存在しないため電流は半導体層７の表面付近に集中して流れることがない。当該部分では、電流は、ベース領域９から、ベース領域９とドレイン領域１４間に存在する半導体層７の深く広い部分を経由してドレイン領域１４へ流れ込む。このＧ−Ｇ線断面部分の順方向特性に関する等価回路は、図１４に示す回路図、すなわち近似的に内蔵ダイオード２１に半導体層７の広い深部に対応する寄生抵抗２０が直列に接続された回路と考えることができる。当該電流が流れる半導体層７領域の断面積は、Ｆ−Ｆ線断面部において電流が流れる半導体層７領域の断面積より相当大きいため、寄生抵抗２０の大きさは、Ｆ−Ｆ線断面部において半導体層７に起因する寄生抵抗の大きさより小さくなる。したがって、内蔵ダイオード２１のＰＮ接合とドレイン領域１４との間の電圧降下も小さくなり、第２電極１６に印加された電圧が、ほとんど電圧降下することなくＰＮ接合に印加される。その結果、Ｇ−Ｇ線断面部分では内蔵ダイオード２１の電流駆動能力を向上させることができる。
【００６０】
図１１に示すように、Ｆ−Ｆ線断面部分とＧ−Ｇ線断面部分とは、平面視において隣接し、かつ半導体層７は共通であるので、Ｆ−Ｆ線断面部分における半導体層７内の電圧降下は、隣接するＧ−Ｇ線断面部分の半導体層７内に伝達し、Ｇ−Ｇ線断面部分の内蔵ダイオードのＰＮ接合にかかる電圧が小さくなる方向に作用する。しかしながら、Ｇ−Ｇ線断面部分のＰＮ接合付近からＦ−Ｆ線断面部分のＰＮ接合付近へ水平方向にも電流が流れることによって両断面部分のＰＮ接合にかかる電圧差は維持される。また、上述のように、本実施形態では、隣接するエミッタ領域１０間のベース領域９を、ドレイン領域１４と最短距離で対向する状態で配置しているため、この部分においてドリフト領域となる半導体層７の水平方向の長さを極小にでき、寄生抵抗２０を極小にすることができる。
【００６１】
以上説明したように本発明によれば、ＭＯＳ型トランジスタ構造がオン状態にある場合でも、従来構造と比較して内蔵ダイオードの電流能力を向上させることができる。すなわち、本発明では、内蔵ダイオードのＰＮ接合をドレイン領域に配置することができるため、ドリフト領域での電圧降下を低減することができ、ＭＯＳ型トランジスタ構造がオン状態である場合でも、上記ＰＮ接合をより低い順方向電圧でオン状態にすることができる。また、より低い順方向電圧でダイオード電流が立ち上がるため、従来構造と比較して電流駆動能力が向上する。
【００６２】
また、ドレイン領域に対向するベース領域内にエミッタ領域を設けない構成では、ＭＯＳ型トランジスタ構造がオン状態の場合でも、チャネルにキャリアを供給するエミッタ領域が存在しない。そのため、内蔵ダイオードのＰＮ接合に至るまでのドリフト領域での電圧降下を低減することができ、ＭＯＳ型トランジスタ構造がオン状態である場合でも、当該ＰＮ接合をより低い順方向電圧でオン状態にすることができる。その結果、従来構造と比較して内蔵ダイオードの電流駆動能力が向上する。
【００６３】
なお、以上で説明した実施形態は、本発明の技術的範囲を制限するものではなく、既に記載した以外でも、本発明の技術的思想の範囲内で種々の変形や応用が可能である。例えば、上記各実施形態では、ＮチャネルＭＯＳ型構造を含むハイブリッドトランジスタについて説明したが、エミッタ領域、ベース領域、ベース延長領域、ドリフト領域、ドレイン領域など各拡散層の導電型を反対にすることで、ＰチャネルＭＯＳ型構造を含むハイブリッドトランジスタについても、内蔵ダイオードの順方向電流駆動能力を向上させることが可能である。また、本発明は、上述の半導体装置を駆動用ＩＣ回路の出力部等として備えるプラズマディスプレイデバイスは、駆動用ＩＣ回路等を小型化することができるため、小型化や低コスト化を実現することができる。
【産業上の利用可能性】
【００６４】
本発明によれば、寄生抵抗が小さく、電流駆動能力が大きい高耐圧ハイブリッドトランジスタのような半導体装置を実現することができ、半導体装置およびプラズマディスプレイデバイスとして有用である。
【符号の説明】
【００６５】
５  支持基板
６  埋め込み絶縁膜
７  Ｎ型半導体層
８  トレンチ分離
９  Ｐ型ベース領域
１０  高濃度Ｎ型エミッタ領域
１１  高濃度Ｐ型コレクタ領域
１２  ゲート絶縁膜
１３  ゲート電極
１４  高濃度Ｎ型ドレイン領域
１５  第１電極
１６  第２電極
１７  第１絶縁膜
１８  第２絶縁膜
２０  寄生抵抗
２１  内蔵ダイオード
２２  Ｐ型半導体層
２３  Ｎ型ドリフト領域
２４  Ｐ型埋め込み拡散層
２５  Ｐ型ベース延長領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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