(57)【要約】【課題】回路基板に確実に実装可能で、且つ、加熱に起因して発生する応力が抑制可能な半導体素子を提供する。【解決手段】半導体素子１０において、複数の電極パッド１３の上方に、中央部Ａより中間部Ｂで、更に中間部Ｂより端部Ｃで膜厚が厚くなるように形成した絶縁部材１５を設ける。各電極パッド１３に接続するアンダーバンプメタル１７は、それぞれ絶縁部材１５から突出させ、その先端にそれぞれバンプ１８を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された複数の電極パッドと、
前記電極パッドが形成された位置を開口して、前記主面上に形成されたカバー膜と、
前記電極パッドが形成された位置を開口して、前記カバー膜上に形成された絶縁部材と、
前記開口内及び開口より突出して形成されたアンダーバンプメタルと、
前記アンダーバンプメタルの先端に形成されたバンプと、
を含み、
前記絶縁部材は、前記半導体基板の中心から外周にむけて厚く形成されていることを特徴とする半導体素子。
【請求項２】
前記絶縁部材は、前記半導体基板の中心から外周にむけて環状に段階的に厚く形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記絶縁部材は、複数の絶縁層の積層構造からなることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記アンダーバンプメタルの先端位置は、前記半導体基板主面より均一の高さに形成されていることを特徴とする請求項１に記載の半導体素子。
【請求項５】
半導体基板の主面上に複数の電極パッドを形成する工程と、
前記電極パッドが形成された位置を開口して、前記主面上にカバー膜を形成する工程と、
前記電極パッドが形成された位置を開口して、前記カバー膜上に複数の絶縁層を積層して絶縁部材を形成する工程と、
前記開口内及び開口より突出してアンダーバンプメタルを形成する工程と、
前記アンダーバンプメタルの先端にバンプを形成する工程と、
を含み、
前記絶縁部材を形成する工程において、前記半導体基板の中心から外周にむけて前記絶縁層の積層部を厚く形成することを特徴とする半導体素子の製造方法。
【請求項６】
前記複数の絶縁層を積層して絶縁部材を形成する工程において、
前記カバー膜全面に前記電極パッドが形成された位置を開口して、第１の絶縁層を形成し、
前記第１の絶縁層上に、前記半導体基板の中心を開口した第１の開口部を有する第２の絶縁層を形成し、
前記第２の絶縁層上に、前記半導体基板の中心を開口し、前記第１の開口部より大きい第２の開口部を有する第３の絶縁層を形成することを特徴とする請求項５に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子を回路基板へ実装する形態の１つに、フリップチップ実装がある。フリップチップ実装では、例えば、半導体素子の一主面側の配線層上に設けた電極パッドにバンプを接続し、半導体素子をそのバンプ側を回路基板に対向させて配置した後、リフロー処理によりバンプを溶融固化し、半導体素子と回路基板を接続する。また、例えば、半導体素子と回路基板との間隙には、それらの接続を補強するアンダーフィルが充填される。
【０００３】
ところで、リフロー処理の際には、半導体素子と回路基板との間の熱膨張係数差に起因して、半導体素子及び回路基板に応力が発生する場合がある。
図２８はリフロー処理の説明図であって、（Ａ）は半導体素子を回路基板上に配置した状態の一例を示す模式図、（Ｂ）はリフロー処理中の状態の一例を示す模式図、（Ｃ）はリフロー処理後の状態の一例を示す模式図である。
【０００４】
図２８（Ａ）に示すように、半導体素子１００を回路基板２００上に配置した後、バンプ１０１の溶融温度以上まで加熱すると、図２８（Ｂ）に示すように、半導体素子１００及び回路基板２００が、それぞれの熱膨張係数に応じて熱膨張する。
【０００５】
半導体素子１００と回路基板２００との熱膨張係数差に起因した熱膨張のずれは、バンプ１０１が溶融している間は、特に問題とならず、溶融したバンプ１０１は、半導体素子１００の熱膨張、及び回路基板２００の熱膨張に追従して変形する。その後、冷却が行われると、変形したバンプ１０１が固化し、図２８（Ｃ）に示すように、半導体素子１００及び回路基板２００の、先の加熱で膨張した分が収縮する（元に戻る）。
【０００６】
しかしながら、半導体素子１００と回路基板２００とに熱膨張のずれが生じている状態で固化してしまったバンプ１０１は、このような冷却時の収縮に追従できず、半導体素子１００及び回路基板２００に応力が発生する。この応力は、結果的には、図２８（Ｃ）に示すように、半導体素子１００及び回路基板２００の反りとして現れてくる。半導体素子１００の内部に発生する応力は、反りに留まらず、回路基板２００との接続部の破壊等を引き起こしてしまう場合もある。
【０００７】
また、リフロー処理時の応力が残留している状態で、半導体素子１００と回路基板２００との間にアンダーフィルを充填した場合には、その残留応力によってアンダーフィルが半導体素子１００又は回路基板２００から剥離してしまう場合もある。
【０００８】
従来は、このようなリフロー処理時に半導体素子と回路基板との間の熱膨張係数差に起因して発生する応力を緩和するための層を、バンプ付近に設ける技術が知られている。また、そのような層の形成に伴い、バンプの形状や体積を変更する技術も知られている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−０１６１７８号公報
【特許文献２】特開２００６−２３７１９８号公報
【特許文献３】特開２００７−０９６１９８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、これまで提案されている技術では、上記のような半導体素子と回路基板との間の熱膨張係数差に起因して発生する応力を十分に抑えることができない場合があった。また、構造上、半導体素子の回路基板への実装工程、或いはその後続工程において、不具合が生じてしまう場合あった。そのため、半導体素子及び回路基板を含む半導体装置の品質及び信頼性を確保することができない場合があった。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、半導体基板の主面に形成された複数の電極パッドと、前記電極パッドが形成された位置を開口して、前記主面上に形成されたカバー膜と、前記電極パッドが形成された位置を開口して、前記カバー膜上に形成された絶縁部材と、前記開口内及び開口より突出して形成されたアンダーバンプメタルと、前記アンダーバンプメタルの先端に形成されたバンプと、を含み、前記絶縁部材は、前記半導体基板の中心から外周にむけて厚く形成されている半導体素子が提供される。
【発明の効果】
【００１２】
開示の半導体素子によれば、回路基板に実装して、高品質且つ高信頼性の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【００１３】
【図１】半導体素子の一例の断面模式図である。
【図２】半導体素子の一例の平面模式図である。
【図３】半導体素子の内部構造の一例を示す図である。
【図４】半導体素子の回路基板への配置工程の一例の断面模式図である。
【図５】リフロー処理工程の一例の断面模式図である。
【図６】アンダーフィル充填工程の一例の断面模式図である。
【図７】回路基板の内部構造の一例を示す図である。
【図８】カバー膜形成工程の一例の要部断面模式図である。
【図９】第１絶縁膜形成工程の一例の要部断面模式図である。
【図１０】第１絶縁膜の露光及び現像工程の一例の要部断面模式図である。
【図１１】第２絶縁膜形成工程の一例の要部断面模式図である。
【図１２】第２絶縁膜の露光及び現像工程の一例の要部断面模式図である。
【図１３】第３絶縁膜形成工程の一例の要部断面模式図である。
【図１４】第３絶縁膜の露光及び現像工程の一例の要部断面模式図である。
【図１５】シード層形成工程の一例の要部断面模式図である。
【図１６】レジスト形成工程の一例の要部断面模式図である。
【図１７】レジストの露光及び現像工程の一例の要部断面模式図である。
【図１８】アンダーバンプメタル形成工程の一例の要部断面模式図である。
【図１９】バンプ形成工程の一例の要部断面模式図である。
【図２０】レジスト除去工程の一例の要部断面模式図である。
【図２１】シード層除去工程の一例の要部断面模式図である。
【図２２】半導体素子の別例の断面模式図（その１）である。
【図２３】半導体素子の別例の断面模式図（その２）である。
【図２４】絶縁部材の形成例を示す図である。
【図２５】絶縁部材の第１変形例の平面模式図である。
【図２６】絶縁部材の第２変形例の平面模式図である。
【図２７】絶縁部材の第３変形例の平面模式図である。
【図２８】リフロー処理の説明図であって、（Ａ）は半導体素子を回路基板上に配置した状態の一例を示す模式図、（Ｂ）はリフロー処理中の状態の一例を示す模式図、（Ｃ）はリフロー処理後の状態の一例を示す模式図である。
【発明を実施するための形態】
【００１４】
図１は本発明による半導体素子の一例の断面模式図、図２は半導体素子の一例の平面模式図である。
図１及び図２に示す半導体素子１０は、シリコン（Ｓｉ）基板等の半導体基板１１上に形成された配線層１２を有している。配線層１２の上には、複数の電極パッド１３が形成されている。
【００１５】
配線層１２は、例えば、表面が平坦になるように形成される。複数の電極パッド１３は、配線層１２の上に、例えば、当該配線層１２の厚さ方向Ｔにおける上端位置Ｐ１が均一になるように設けられる。
【００１６】
なお、複数の電極パッド１３の上端位置Ｐ１が均一であることには、上端位置Ｐ１が同一である場合のほか、上端位置Ｐ１が略同一である場合（例えば、製造上の公差範囲内である場合）を含むものとする。
【００１７】
ここで、半導体素子１０の内部構造の一例を図３に示す。
半導体素子１０の半導体基板１１には、図３に示すように、例えば、ＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域１１Ａが形成されている。そして、その素子分離領域１１Ａによって画定された素子領域１１Ｂに、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ１１Ｃが形成されている。
【００１８】
ＭＯＳトランジスタ１１Ｃは、ゲート絶縁膜１１ａを介して形成されたゲート電極１１ｂ、及びゲート電極１１ｂの両側の素子領域１１Ｂ内に形成されたソース・ドレイン領域１１ｃを有している。また、ゲート電極１１ｂの側壁には、側壁絶縁膜１１ｄが形成されている。
【００１９】
なお、図３では、２つのＭＯＳトランジスタ１１Ｃを例示したが、半導体基板１１には、これと同様の構造を有する１つ又は３つ以上のＭＯＳトランジスタが形成されていてもよい。また、半導体基板１１には、ＭＯＳトランジスタ１１Ｃのほか、抵抗素子、容量素子等、他の素子が形成されていてもよい。
【００２０】
ＭＯＳトランジスタ１１Ｃ等が形成された半導体基板１１上に形成する配線層１２は、例えば、図３に示すような多層配線とすることができる。図３には、配線層１２として、第１〜第６配線層１２Ａ〜１２Ｆが積層された構造を例示している。
【００２１】
第１配線層１２Ａには、半導体基板１１上に、ＭＯＳトランジスタ１１Ｃ等を覆う層間絶縁膜１２ａが形成されている。この層間絶縁膜１２ａには、ＭＯＳトランジスタ１１Ｃのソース・ドレイン領域１１ｃに達するプラグ１２ｂが形成されている。
【００２２】
層間絶縁膜１２ａ上には、更に別の層間絶縁膜１２ｃが形成され、この層間絶縁膜１２ｃには、配線１２ｄ，１２ｅが形成されている。配線１２ｄ，１２ｅのうち、一方の配線１２ｄは、下層のプラグ１２ｂと接続され、ＭＯＳトランジスタ１１Ｃのソース・ドレイン領域１１ｃと電気的に接続されている。なお、ここでは、配線１２ｄ，１２ｅを、シングルダマシン法を用いて形成した場合を例示している。
【００２３】
そして、このように配線１２ｄ，１２ｅが形成された層間絶縁膜１２ｃ上に絶縁層（キャップ層）１２ｆ、及び絶縁層（エッチングストッパ層）１２ｇが積層されている。
第２配線層１２Ｂには、上記第１配線層１２Ａの絶縁層１２ｇ上に、層間絶縁膜１２ｈが形成され、この層間絶縁膜１２ｈには、ビア１２ｉ及び配線１２ｊ，１２ｋが形成されている。ビア１２ｉ及び配線１２ｊは、ＭＯＳトランジスタ１１Ｃのソース・ドレイン領域１１ｃに電気的に接続された、上記第１配線層１２Ａの配線１２ｄに電気的に接続されている。
【００２４】
そして、このようにビア１２ｉ及び配線１２ｊ，１２ｋが形成された層間絶縁膜１２ｈ上に絶縁層（キャップ層）１２ｍ、及び絶縁層（エッチングストッパ層）１２ｎが積層されている。
【００２５】
なお、ここでは第２配線層１２Ｂの層間絶縁膜１２ｈが単層の場合を例示したが、この層間絶縁膜１２ｈは、複数層で形成されていてもよい。
ビア１２ｉ及び配線１２ｊは、デュアルダマシン法を用いて一括で形成することができる。そのほか、まず層間絶縁膜（層間絶縁膜１２ｈの下層部）を形成してそこにビア１２ｉを形成し、次いでその上に更に層間絶縁膜（層間絶縁膜１２ｈの上層部）を形成してシングルダマシン法により配線１２ｊ，１２ｋを形成するようにしてもよい。
【００２６】
図３に示す配線層１２では、この第２配線層１２Ｂと同様の構成を有する第３〜第６配線層１２Ｃ〜１２Ｆが、順に積層されている。第３〜第６配線層１２Ｃ〜１２Ｆでは、便宜上、第２配線層１２Ｂにおけるのと同等の機能を有する要素について、同一の符号を付している。
【００２７】
第６配線層１２Ｆ上には、層間絶縁膜１２ｐが形成され、この層間絶縁膜１２ｐには、第６配線層１２Ｆの、ＭＯＳトランジスタ１１Ｃと電気的に接続された配線１２ｊに達するビア１２ｒが形成されている。そして、このビア１２ｒ上に、電極パッド１３が形成されている。
【００２８】
上記のような構造を有する配線層１２における、層間絶縁膜の全部或いは一部には、酸化シリコン（ＳｉＯ2）のほか、ＳｉＯ2よりも比誘電率の低い、いわゆるＬｏｗ−ｋ材料を用いることができる。配線層１２の層間絶縁膜として用いることのできるＬｏｗ−ｋ材料としては、例えば、酸化フッ化シリコン（ＳｉＯＦ（ＦＳＧ））、酸化炭化シリコン（ＳｉＯＣ）、有機樹脂、ポーラス酸化シリコン等を挙げることができる。
【００２９】
上記のような配線層１２、及びその上に形成された複数の電極パッド１３は、図１に示すように、各電極パッド１３の表面領域内の一部を除き、カバー膜１４により被覆されている。カバー膜１４としては、例えば、ＳｉＯ2膜、窒化シリコン（ＳｉＮ）膜、ＳｉＯ2膜とＳｉＮ膜の複合（積層）膜を形成することができる。
【００３０】
更に、このカバー膜１４の表面には、図１及び図２に示すように、半導体素子１０を保護する絶縁部材１５が形成されている。ここでは、絶縁部材１５が、第１絶縁層１５ａ、第２絶縁層１５ｂ及び第３絶縁層１５ｃの３層の積層構造である場合を例示している。
【００３１】
絶縁部材１５の最下層の第１絶縁層１５ａは、各電極パッド１３の表面領域内の一部を除き、カバー膜１４の表面を被覆するように、形成されている。第２絶縁層１５ｂは、第１絶縁層１５ａ上であって、半導体素子１０の中央部Ａの領域を除く、その外側（外周部）の中間部Ｂ及び端部Ｃの領域上に形成されている。第３絶縁層１５ｃは、第２絶縁層１５ｂ上であって、半導体素子１０の中央部Ａ及び中間部Ｂの領域を除く、端部Ｃの領域上に形成されている。
【００３２】
このように絶縁部材１５は、半導体素子１０の中央部Ａには第１絶縁層１５ａのみが設けられ、中間部Ｂには第１，第２絶縁層１５ａ，１５ｂの２層が積層して設けられ、端部Ｃには第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃの３層が積層して設けられている。即ち、絶縁部材１５は、中央部Ａから中間部Ｂ、そして中間部Ｂから端部Ｃにいくに従って、次第に膜厚が厚くなるように形成されている。
【００３３】
絶縁部材１５の材料には、例えば、ポリイミドを用いることができる。その場合、第１絶縁層１５ａ、第２絶縁層１５ｂ及び第３絶縁層１５ｃには、全てに同一組成のポリイミドを用いてもよく、各々異なる組成のポリイミドを用いてもよい。また、第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃのうちのいずれか１層に、他の２層と異なる組成のポリイミドを用いるようにすることもできる。
【００３４】
また、絶縁部材１５の第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃは、全て同一の膜厚で形成してもよく、各々異なる膜厚で形成してもよい。また、第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃのうちのいずれか１層を、他の２層と異なる膜厚で形成することもできる。
【００３５】
第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃは、例えば、それぞれ１．５μｍ〜５μｍの範囲で膜厚を設定することができる。
一部の領域を残してカバー膜１４及び絶縁部材１５が形成された複数の電極パッド１３にはそれぞれ、図１に示すように、シード層１６を介してアンダーバンプメタル（ＵＢＭ）１７が接続されている。
【００３６】
シード層１６は、アンダーバンプメタル１７を、後述のように電解メッキ法を用いて形成する際のシードとして用いられる。シード層１６には、例えば、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）等が用いられる。また、シード層１６を用いて形成されるアンダーバンプメタル１７には、銅（Ｃｕ）、ニッケル（Ｎｉ）等が用いられる。アンダーバンプメタル１７は、例えば、電極パッド１３上のシード層１６表面からの膜厚（最も厚くなる部分の膜厚）が、５μｍ以上となるように形成することができる。
【００３７】
シード層１６及びアンダーバンプメタル１７は、絶縁部材１５及びカバー膜１４を貫通して電極パッド１３に達し、更にシード層１６及びアンダーバンプメタル１７の上部が、絶縁部材１５の上面から突出し、当該上面上に延在するように形成されている。
【００３８】
このように形成される複数のアンダーバンプメタル１７は、例えば、厚さ方向Ｔにおける上端位置Ｐ２が均一になるように設けられる。
なお、複数のアンダーバンプメタル１７の上端位置Ｐ２が均一であることには、上端位置Ｐ２が同一である場合のほか、上端位置Ｐ２が略同一である場合（例えば、製造上の公差範囲内である場合）を含むものとする。
【００３９】
アンダーバンプメタル１７の上端位置Ｐ２を均一にした場合、アンダーバンプメタル１７の、絶縁部材１５の上面から突出する部分（突出部）１７ａの厚さｔは、アンダーバンプメタル１７が形成されている領域の絶縁部材１５の厚さによって異なってくる。即ち、アンダーバンプメタル１７の突出部１７ａは、第１絶縁層１５ａのみが形成されている中央部Ａで最も厚く、次いで第１，第２絶縁層１５ａ，１５ｂが積層されている中間部Ｂで厚くなる。アンダーバンプメタル１７の突出部１７ａは、第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃが積層されている端部Ｃで最も薄くなる。
【００４０】
そして、このような複数のアンダーバンプメタル１７上にそれぞれ、図１及び図２に示すように、バンプ１８が接続されている。
これら複数のバンプ１８は、例えば、いずれも略球状に形成され、サイズ（直径ｄ、及びアンダーバンプメタル１７からの高さｈ）が均一になるように形成される。即ち、複数のバンプ１８は、体積が均一で、厚さ方向Ｔにおける上端位置Ｐ３が均一になるように形成される。
【００４１】
なお、複数のバンプ１８のサイズ（体積）が均一であることには、サイズが同一である場合のほか、サイズが略同一である場合（例えば、製造上の公差範囲内である場合）を含むものとする。また、複数のバンプ１８の上端位置Ｐ３が均一であることには、上端位置Ｐ３が同一である場合のほか、上端位置Ｐ３が略同一である場合（例えば、製造上の公差範囲内である場合）を含むものとする。
【００４２】
バンプ１８には、例えば、半田を用いることができる。バンプ１８の材料として半田を用いる場合、半田組成は特に限定されるものではないが、例えば、成分に鉛（Ｐｂ）を含有しない、いわゆるＰｂフリー半田を用いることができる。
【００４３】
例えば、バンプ１８には、スズ−銅（Ｓｎ−Ｃｕ）、スズ−銀（Ｓｎ−Ａｇ）、スズ−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）、スズ−銀−銅−ビスマス（Ｓｎ−Ａｇ−Ｃｕ−Ｂｉ）、スズ−銀−インジウム（Ｓｎ−Ａｇ−Ｉｎ）、スズ−銀−インジウム−ビスマス（Ｓｎ−Ａｇ−Ｉｎ−Ｂｉ）、スズ−亜鉛（Ｓｎ−Ｚｎ）、スズ−亜鉛−ビスマス（Ｓｎ−Ｚｎ−Ｂｉ）等を用いることができる。
【００４４】
以上述べたような構成を有する半導体素子１０において、絶縁部材１５は、バンプ１８及びアンダーバンプメタル１７を介して半導体素子１０の内部に加わる力を伝わり難くする役割を果たす（クッション効果）。
【００４５】
上記の半導体素子１０では、例えば、アンダーバンプメタル１７の上端位置Ｐ２及びバンプ１８の上端位置Ｐ３を均一にする。更に、半導体素子１０では、絶縁部材１５を中央部Ａから端部Ｃに向かって厚膜化し、アンダーバンプメタル１７の突出部１７ａの厚さｔを中央部Ａから端部Ｃに向かって薄膜化する。
【００４６】
その場合、半導体素子１０では、中央部Ａから端部Ｃにいくに従って、バンプ１８及びアンダーバンプメタル１７の突出部１７ａから、電極パッド１３、更にはより下層の配線層１２までの距離が長くなる。その結果、中央部Ａより中間部Ｂでより高いクッション効果が得られ、中間部Ｂより端部Ｃでより高いクッション効果が得られるようになる。
【００４７】
また、この半導体素子１０は、絶縁部材１５の膜厚に上記のような面内分布を持たせる一方、その上方に配置するバンプ１８のサイズ及び上端位置Ｐ３を均一にしている。そのため、バンプ１８を介した半導体素子１０の回路基板への実装を、回路基板との未接続、隣接バンプ間でのショート等の不具合の発生を抑えて、精度良く行うことができる。
【００４８】
ここで、半導体素子１０の実装工程の一例について、図４〜図７を参照して説明する。
図４は半導体素子の回路基板への配置工程の一例の断面模式図、図５はリフロー処理工程の一例の断面模式図、図６はアンダーフィル充填工程の一例の断面模式図である。
【００４９】
半導体素子１０の実装工程では、まず、半導体素子１０のバンプ１８にフラックスを転写する。半導体素子１０では、バンプ１８のサイズ及び上端位置Ｐ３を均一にしているため、通常のフラックス転写装置を用い、フラックス転写を精度良く実施することができる。
【００５０】
フラックス転写後は、半導体素子１０を、その半導体素子１０を実装する回路基板２０の上に配置する。回路基板２０の内部構造の一例を図７に示す。
回路基板２０は、スルーホール２１ａが形成されたコア基板２１、及びコア基板２１の両面に形成された配線層２２を有している。
【００５１】
コア基板２１のスルーホール２１ａには、その側壁に導電層２１ｂが形成され、この導電層２１ｂにより両面間が導通されている。なお、導電層２１ｂより内側の、スルーホール２１ａの中心部２１ｃは、空洞とされるか、或いは樹脂等の絶縁材料又は金属等の導電材料が充填される。
【００５２】
コア基板２１には、例えば、ガラスエポキシ基板又はポリイミド基板を用いることができる。また、コア基板２１として、ガラスエポキシテープ又はポリイミドテープを用いることもできる。
【００５３】
配線層２２は、ここでは多層配線であり、配線２２ａと絶縁層２２ｂとを積層した構造を有している。異なる層に形成された配線２２ａ間は、絶縁層２２ｂを貫通するビア２２ｃによって接続されている。配線層２２における最外層の配線２２ａは、一部を外部接続用の電極部２２ｄとして残し、絶縁層２２ｂで被覆されている。
【００５４】
配線２２ａ及び絶縁層２２ｂには、様々な材料を用いることができる。配線２２ａには、例えば、Ｃｕ、又はＣｕを主成分とする導電材料を用いることができる。絶縁層２２ｂには、例えば、ポリイミド、ベンゾシクロブテン等の感光性絶縁材料を用いることができる。
【００５５】
図７に示す回路基板２０には、その両面に配線層２２が形成されている。このような回路基板２０を、半導体素子１０の実装基板として用いる場合には、その一方の面側に半導体素子１０が実装される。他方の面側には、例えば、半田ボールが搭載され、半導体素子１０を実装した回路基板２０が、その半田ボールを介して、更に別の回路基板に実装される。
【００５６】
なお、図７には、コア基板２１の両面に配線層２２が形成されている場合を例示したが、コア基板２１の片面にだけ配線層２２が形成されているものも、半導体素子１０を実装する基板として用いることができる。
【００５７】
図４〜図６には、コア基板２１、片面側の電極部２２ｄ、及び各電極部２２ｄの表面領域内の一部を除いて形成された最外層の絶縁層２２ｂを、簡略化して図示している。
このような構造を有する回路基板２０に、フラックス転写後の半導体素子１０が実装される。
【００５８】
半導体素子１０の実装に際し、回路基板２０の各電極部２２ｄには、図４に示すように、予備半田層３０を形成しておく。予備半田層３０には、例えば、半導体素子１０のバンプ１８として使用可能な半田材料と同じ半田材料を用いることができる。予備半田層３０は、例えば、印刷法を用いて形成することができる。
【００５９】
そして、図４に示すように、フラックス転写まで行った半導体素子１０のバンプ１８側を、回路基板２０の予備半田層３０側に対向させ、回路基板２０上に、バンプ１８を予備半田層３０に接触させるようにして、半導体素子１０を配置する。
【００６０】
上記のように、半導体素子１０は、絶縁部材１５を中央部Ａから端部Ｃに向かって厚膜化すると共に、バンプ１８のサイズ及び上端位置Ｐ３を均一にしている。そのため、半導体素子１０を回路基板２０の上に配置したときの、絶縁部材１５表面と絶縁層２２ｂとの間隔は、図４に示すように、中央部Ａの間隔Ｄ１に比べて端部Ｃの間隔Ｄ２の方が狭くなる。
【００６１】
回路基板２０の上への半導体素子１０の配置後は、リフロー処理を行う。その際は、まずバンプ１８及び予備半田層３０の溶融温度以上まで加熱し、その後、冷却する。このリフロー処理で、バンプ１８と予備半田層３０とは、図５に示すように一体化される。
【００６２】
この図４及び図５に示すような工程を経ることで、半導体素子１０が回路基板２０に実装された半導体装置１が得られる。そして、このようにして得られた半導体装置１の、半導体素子１０と回路基板２０との間隙には、例えば、図６に示すように、アンダーフィル４０が充填される。
【００６３】
ところで、一般に、リフロー処理時には、半導体素子及び回路基板が、それぞれの熱膨張係数に応じて熱膨張する。その場合、一般に、半導体素子及び回路基板の中央部は、熱膨張が小さいため、それらの熱膨張のずれも小さく、従って、発生する応力も小さい。一方、半導体素子及び回路基板の外周部は、熱膨張が大きいため、それらの熱膨張のずれも大きく、従って、発生する応力も大きくなる。特に、バンプにＰｂフリー半田を用いた場合、Ｐｂフリー半田は、Ｐｂを含有する半田に比べて硬い性質を有しているため、上記のような応力が、より発生し易くなる。
【００６４】
半導体素子に発生する応力は、回路基板との接続部の破壊や、半導体素子の内部構造の破壊を引き起こす可能性がある。特に、半導体素子の配線層の層間絶縁膜に、Ｌｏｗ−ｋ材料を用いているような場合には、その材料の脆さのために、層間絶縁膜同士、或いは層間絶縁膜と導電部（配線、電極パッド等）とが剥離する、いわゆる層間剥離が発生してしまう場合がある。
【００６５】
また、応力が残留している状態でアンダーフィルを充填した場合には、その残留応力によってアンダーフィルが半導体素子又は回路基板から剥離してしまう場合もある。このようなアンダーフィルの剥離は、アンダーフィルの充填後に行われる、熱サイクル試験等、完成品の試験時の加熱で発生し易い。
【００６６】
これに対し、上記の半導体素子１０では、図１に示したように、バンプ１８及びアンダーバンプメタル１７（突出部１７ａ）と配線層１２の間に設ける絶縁部材１５を、半導体素子１０の中央部Ａから端部Ｃに向かって厚膜化するようにしている。
【００６７】
そのため、図４及び図５に示したように、半導体素子１０を回路基板２０上に配置してリフロー処理を行ったときに、半導体素子１０の中間部Ｂ及び端部Ｃに比較的大きな力が加わった場合でも、その力が半導体素子１０の内部に伝わり難くなる。その結果、半導体素子１０に発生する応力が抑えられ、回路基板２０との接続部の破壊や、半導体素子１０の内部破壊（配線層１２の層間剥離）を効果的に抑えることが可能になる。
【００６８】
また、半導体素子１０では、絶縁部材１５を中央部Ａから端部Ｃに向かって厚膜化しているため、図４の状態からリフロー処理を行って、そのときの応力で回路基板２０に反りが発生した場合でも、端部Ｃの間隔Ｄ２が広がるのを抑えることができる。
【００６９】
即ち、絶縁部材１５を端部Ｃに向かって厚膜化せず、中央部Ａと端部Ｃの間隔Ｄ１，Ｄ２とを等しくしている（絶縁部材１５として第１絶縁層１５ａのみ形成している）場合、回路基板２０が反ることで、比較的反りが大きい端部Ｃで、間隔Ｄ２が広がってしまう。
【００７０】
これに対し、図４に示したように絶縁部材１５を端部Ｃに向かって厚膜化していると、元々端部Ｃの間隔Ｄ２が中央部Ａの間隔Ｄ１よりも狭くなっているため、たとえ回路基板２０が反っても、その間隔Ｄ２の広がりが抑えられるようになる。その結果、アンダーフィル４０の充填後も、アンダーフィル４０の半導体素子１０又は回路基板２０からの剥離を効果的に抑えることが可能になる。
【００７１】
更に、図４に示したように、絶縁部材１５を中央部Ａから端部Ｃに向かって階段状に厚膜化している場合には、その段差部（第２，第３絶縁層１５ｂ，１５ｃの中央部Ａ側の端部）によって絶縁部材１５とアンダーフィル４０との接触面積を増加させることができる。そのため、絶縁部材１５とアンダーフィル４０とを強固に接続し、アンダーフィル４０の剥離を一層効果的に抑えることが可能になっている。
【００７２】
絶縁部材１５の膜厚は、半導体素子１０、回路基板２０、及びバンプ１８の材質等を基に、回路基板２０が反ったときの半導体素子１０の端部Ｃにおける間隔Ｄ２が、中央部Ａの間隔Ｄ１と同等、若しくは間隔Ｄ１より狭くなるように、設定することが好ましい。絶縁部材１５の膜厚をこのように設定することにより、アンダーフィル４０の剥離を効果的に抑えることが可能になる。
【００７３】
なお、上記のような構成を有する半導体素子１０を、回路基板２０に実装して半導体装置１を形成する場合には、アンダーフィル４０は、必ずしも半導体素子１０と回路基板２０との間に充填することを要しない。前述のように、上記の半導体素子１０は、リフロー処理の加熱及び冷却によって発生する応力による接続部破壊や内部破壊が起こり難い構造になっている。そのため、回路基板２０との間にアンダーフィル４０を充填しなかった場合にも、回路基板２０との電気的な接続を、一定の信頼性で確保することが可能になる。
【００７４】
なお、上記の半導体素子１０では、図１に示したように、絶縁部材１５の膜厚によらず、バンプ１８のサイズ（体積）及び上端位置Ｐ３を均一にする。
仮に、複数のバンプ１８のサイズを一定としたまま、絶縁部材１５の薄い所のバンプ１８の上端位置を、厚い所のものより低い位置（電極パッド１３側）にすると、低いバンプ１８と回路基板２０との間で未接続（オープン不良）が発生し易くなる。
【００７５】
一方、オープン不良を回避するため、絶縁部材１５の薄い所のバンプ１８のサイズを、厚い所のものより大きくして、複数のバンプ１８の上端位置を均一にすることも考えられる。しかし、この場合には、サイズを大きくしたバンプ１８とその周囲のバンプ１８とのショートが発生し易くなってしまう。更に、このようなバンプ１８の大型化は、バンプ１８の狭ピッチ化に対応することが難しくなる。
【００７６】
上記の半導体素子１０によれば、このようなオープン不良及びショートを共に回避することができ、また、狭ピッチ化にも対応することができる。
続いて、半導体素子１０の形成方法の一例について説明する。
【００７７】
なお、ここでは、１枚のウェーハに形成される複数の半導体素子１０のうち、１つの半導体素子１０に着目して、その形成方法の一例を説明する。また、ここでは、ウェーハ（半導体基板１１）上に、ＭＯＳトランジスタ１１Ｃ等の素子、配線層１２、及び複数の電極パッド１３の形成まで行った後の工程について説明する。
【００７８】
図８はカバー膜形成工程の一例の要部断面模式図である。
上記の図３に示したような配線層１２及び複数の電極パッド１３を形成したウェーハ（半導体基板１１）上に、各電極パッド１３の表面領域上の一部を除き、各電極パッド１３に通じる開口部１４ａを有するカバー膜１４を形成する。
【００７９】
なお、ここでは、配線層１２上に形成された複数の電極パッド１３は、上端位置Ｐ１が均一になるように形成する。
図９は第１絶縁膜を形成する工程の一例の要部断面模式図である。
【００８０】
カバー膜１４の形成後は、カバー膜１４の形成まで行ったウェーハの全面に、第１絶縁膜１５０ａを形成する。
例えば、第１絶縁層１５ａにポリイミド膜を用いる場合には、まず全面に、第１絶縁膜１５０ａとしてポリイミドをスピンコーティング法により塗布する。なお、第１絶縁膜１５０ａとして塗布するポリイミドは、スピンコーティング法のほか、印刷法によって塗布することも可能である。
【００８１】
図１０は第１絶縁膜の露光及び現像工程の一例の要部断面模式図である。
第１絶縁膜１５０ａを形成した後は、第１絶縁膜１５０ａの露光、比較的低温条件での熱処理（プリキュア）、及び現像を行い、各電極パッド１３のカバー膜１４が形成されていない領域に開口部１５１ａを形成する。その後、比較的高温条件での熱処理（ポストキュア）を行い、第１絶縁膜１５０ａを硬化する。これにより、カバー膜１４を被覆し、各電極パッド１３に通じる開口部１５１ａを有する第１絶縁層１５ａが形成される。
【００８２】
図１１は第２絶縁膜を形成する工程の一例の要部断面模式図である。
第１絶縁層１５ａの形成後は、全面に第２絶縁膜１５０ｂを形成する。
例えば、第２絶縁層１５ｂにポリイミド膜を用いる場合には、全面に第２絶縁膜１５０ｂとしてポリイミドをスピンコーティング法或いは印刷法により塗布する。
【００８３】
図１２は第２絶縁膜の露光及び現像工程の一例の要部断面模式図である。
第２絶縁膜１５０ｂを形成した後は、第２絶縁膜１５０ｂの露光、プリキュア及び現像を行い、各電極パッド１３のカバー膜１４が形成されていない領域に開口部１５１ｂを形成すると共に、中央部Ａの第２絶縁膜１５０ｂを除去する。
【００８４】
なお、下層の第１絶縁層１５ａは、第１絶縁膜１５０ａがポストキュアまで行われて形成されているため、この第２絶縁膜１５０ｂの現像の際には除去されず、この現像では、第２絶縁膜１５０ｂを選択的に除去することができる。
【００８５】
第２絶縁膜１５０ｂの現像後は、ポストキュアを行い、第２絶縁膜１５０ｂを硬化する。これにより、図１２に示すように、中央部Ａを除く、中間部Ｂ及び端部Ｃの第１絶縁層１５ａ上に形成された第２絶縁層１５ｂが形成される。
【００８６】
図１３は第３絶縁膜を形成する工程の一例の要部断面模式図である。
第２絶縁層１５ｂの形成後は、全面に第３絶縁膜１５０ｃを形成する。第３絶縁層１５ｃにポリイミド膜を用いる場合には、全面に第３絶縁膜１５０ｃとしてポリイミドをスピンコーティング法或いは印刷法により塗布する。
【００８７】
図１４は第３絶縁膜の露光及び現像工程の一例の要部断面模式図である。
第３絶縁膜１５０ｃを形成した後は、第３絶縁膜１５０ｃの露光、プリキュア及び現像を行い、各電極パッド１３のカバー膜１４が形成されていない領域に開口部１５１ｃを形成すると共に、中央部Ａ及び中間部Ｂの第３絶縁膜１５０ｃを除去する。
【００８８】
なお、この現像では、ポストキュアまで行われて形成された第１，第２絶縁層１５ａ，１５ｂを除去せずに、第３絶縁膜１５０ｃを選択的に除去することができる。
第３絶縁膜１５０ｃの現像後は、ポストキュアを行って第３絶縁膜１５０ｃを硬化し、中央部Ａ及び中間部Ｂを除く、端部Ｃの第２絶縁層１５ｂ上に形成された第３絶縁層１５ｃが形成される。
【００８９】
これまでの工程により、第１絶縁層１５ａが中央部Ａから端部Ｃに形成され、第２絶縁層１５ｂが中間部Ｂから端部Ｃに形成され、第３絶縁層１５ｃが端部Ｃに形成される。これにより、中央部Ａから端部Ｃに向かって厚膜化された絶縁部材１５が形成される。
【００９０】
図１５はシード層形成工程の一例の要部断面模式図である。
絶縁部材１５の形成後は、全面にシード層１６を形成する。シード層１６は、Ｃｕ，Ｎｉ，Ｔｉ等を、例えば、スパッタ法により堆積することによって、形成することができる。絶縁部材１５の表面、及び絶縁部材１５の開口部１５１ｃから露出していた電極パッド１３は、シード層１６により被覆される。
【００９１】
図１６はレジスト形成工程の一例の要部断面模式図である。
シード層１６の形成後は、シード層１６上の全面に、レジスト５０を形成する。レジスト５０は、塗布法等を用いて形成することができる。
【００９２】
図１７はレジストの露光及び現像工程の一例の要部断面模式図である。
レジスト５０の形成後は、その露光及び現像を行い、各電極パッド１３の領域に対応する領域に、それぞれ開口部５１を形成する。
【００９３】
開口部５１は、レジスト５０を露光する際の露光精度等を考慮し、シード層１６で被覆された、カバー膜１４の開口部１４ａ、及び絶縁部材１５の開口部１５１ｃが、その開口部５１内に含まれるようなサイズで形成する。
【００９４】
図１８はアンダーバンプメタル形成工程の一例の要部断面模式図である。
レジスト５０に複数の開口部５１を形成した後は、各開口部５１内にそれぞれ、アンダーバンプメタル１７を形成する。アンダーバンプメタル１７は、Ｃｕ，Ｎｉ等を、例えば、シード層１６を用いた電解メッキ法により堆積することによって、形成することができる。
【００９５】
電解メッキ法によるアンダーバンプメタル１７の形成では、メッキ条件（メッキ時の電流密度、メッキ時間、メッキ液等）を適切に調整する。それにより、領域によって異なる膜厚の絶縁部材１５が形成されている複数の開口部５１内に、上端位置Ｐ２の均一な、複数のアンダーバンプメタル１７を、同時に形成する。
【００９６】
図１９はバンプ形成工程の一例の要部断面模式図である。
アンダーバンプメタル１７の形成後は、アンダーバンプメタル１７上にそれぞれ、バンプ１８を形成する。バンプ１８は、例えば、半田を、アンダーバンプメタル１７同様、電解メッキ法により堆積することによって、形成することができる。
【００９７】
電解メッキ法によるバンプ１８の形成においても、メッキ条件（メッキ時の電流密度、メッキ時間、メッキ液等）を適切に調整することにより、複数のアンダーバンプメタル１７上に、体積の均一な、複数のバンプ１８を、同時に形成する。
【００９８】
図２０はレジスト除去工程の一例の要部断面模式図である。
バンプ１８の形成後は、ウェット処理により、レジスト５０を選択的に除去する。
図２１はシード層除去工程の一例の要部断面模式図である。
【００９９】
レジスト５０を除去した後は、レジスト５０の除去後に露出するシード層１６を、ウェット処理により、選択的に除去する。
このようにしてシード層１６の除去まで行った後、リフロー処理を行うと、各バンプ１８が溶融し、それぞれ略球状で、且つ、上端位置Ｐ３の均一な複数のバンプ１８が得られるようになる。その後は、ウェーハのダイシングを行い、上記の図１に示したような個々の半導体素子１０に個片化する。
【０１００】
以後は、個片化された半導体素子１０を、上記の図４〜図６に例示したような流れに従って回路基板２０に実装し、半導体装置１を完成させる。
以上、半導体素子１０、回路基板２０、及び半導体素子１０を回路基板２０に実装した半導体装置１について説明した。
【０１０１】
以上の説明では、一方の面側の中央部Ａから端部Ｃの領域に複数のバンプ１８がマトリクス状に配置された半導体素子１０を例にして述べた。このほか、上記のような絶縁部材１５は、一方の面側の中央部を除く外周部の領域に複数のバンプが配置されている半導体素子にも、同様に適用可能である。
【０１０２】
図２２及び図２３は半導体素子の別例の断面模式図である。
図２２に示す半導体素子１０ａは、バンプ１８が形成されていない中央部Ｘと、複数のバンプ１８が形成されている外周部Ｙとを有している。
【０１０３】
このような半導体素子１０ａに絶縁部材１５を形成する場合には、例えば、図２２に示すように、バンプ１８が形成されていない中央部Ｘ内に、１層の第１絶縁層１５ａが形成された領域を設ける。そして、その領域より外側に第２絶縁層１５ｂを形成し、端部に第３絶縁層１５ｃを形成する。第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃの平面配置は、図１の半導体素子１０について図２に示した平面配置と同様とすることができる。
【０１０４】
これにより、バンプ１８と配線層１２との間の絶縁部材１５の膜厚が、中央部Ｘから外周部Ｙに向かって厚くなるため、外周部Ｙの半導体素子１０ａ内部に発生する応力を抑えることができるようになる。
【０１０５】
また、図２３に示す半導体素子１０ｂは、上記図２２の半導体素子１０ａと同様、バンプ１８が形成されていない中央部Ｘと、複数のバンプ１８が形成されている外周部Ｙとを有している。
【０１０６】
この半導体素子１０ｂでは、バンプ１８が形成されている外周部Ｙ内に、第１絶縁層１５ａが形成された領域、第１，第２絶縁層１５ａ，１５ｂの２層が形成された領域、及び第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃの３層が形成された領域を設けている。
【０１０７】
第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃの平面配置は、図１の半導体素子１０について図２に示した平面配置と同様、中央部Ｘを囲むように第２，第３絶縁層１５ｂ，１５ｃが形成されるような配置とすることができる。
【０１０８】
このような半導体素子１０ｂによっても、外周部Ｙの半導体素子１０ｂ内部に発生する応力を抑えることができるようになる。
なお、以上述べた絶縁部材１５において、第２，第３絶縁層１５ｂ，１５ｃの中央部Ａ，Ｘ側の端部（段差部）を、隣接するバンプ１８間に設ける場合には、次の図２４に示すような例に従って設けることが可能である。
【０１０９】
図２４は絶縁部材の形成例を示す図である。ここでは、半導体素子１０，１０ａ，１０ｂにおける複数のバンプ１８のうち、隣接するバンプ１８ａ，１８ｂ間における第３絶縁層１５ｃの端部の配置を例にして説明する。
【０１１０】
第３絶縁層１５ｃを形成する際の露光精度等に起因した端部の位置ずれの可能性を考慮すると、製造上は、図２４（Ａ）に示すように、隣接するバンプ１８ａ，１８ｂ間の中央に、第３絶縁層１５ｃの端部を合わせることが好ましい。
【０１１１】
但し、図２４（Ｂ），（Ｃ）に示すように、第３絶縁層１５ｃの端部を、隣接するバンプ１８ａ，１８ｂのうちのいずれか一方の側に寄せて配置してもよい。
また、図２４（Ｄ）に示すように、第３絶縁層１５ｃの端部を、半導体素子１０，１０ａ，１０ｂの中央部Ａ，Ｘ側のバンプ１８ａが形成されているアンダーバンプメタル１７及びシード層１６の下側に潜らせて配置するようにすることもできる。
【０１１２】
図２４（Ａ）〜（Ｄ）のいずれの構成であっても、上記のようなクッション効果を得ることが可能であり、半導体素子１０，１０ａ，１０ｂの内部に発生する応力を抑えることが可能である。
【０１１３】
なお、ここでは第３絶縁層１５ｃの端部の配置を例に説明したが、第２絶縁層１５ｂの端部の配置についても同様である。
ところで、以上の説明では、例えばバンプ１８をマトリクス状に配置した半導体素子１０を例にとると、図２に示したように、第１絶縁層１５ａが露出する中央部Ａの周囲の中間部Ｂに、第２絶縁層１５ｂを、一周、同じ幅で露出させるようにした。更に、その中間部Ｂの周囲の端部Ｃに、第３絶縁層１５ｃを、一周、同じ幅で露出させるようにした。
【０１１４】
このほか、絶縁部材１５は、次の図２５〜図２７に示すような構造で形成することも可能である。
図２５は絶縁部材の第１変形例の平面模式図である。
【０１１５】
図２５に示す絶縁部材１５Ａは、第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃを有している。そして、この絶縁部材１５Ａは、第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃの３層が積層された、最も膜厚が厚くなる部分の面積が、半導体素子１０平面のコーナー部Ｃ１で、図２に示した絶縁部材１５に比べて増加するように形成されている。
【０１１６】
上記のように、半導体素子１０のコーナー部Ｃ１では、中央部Ａに比べて応力が大きくなる傾向があるため、この図２５に示すような構造とすることにより、コーナー部Ｃ１に発生する応力を、より効果的に抑えることが可能になる。
【０１１７】
図２６は絶縁部材の第２変形例の平面模式図である。
図２６に示す絶縁部材１５Ｂは、同様に第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃを有しており、コーナー部Ｃ１の最も膜厚が厚くなる部分の面積を、上記絶縁部材１５Ａよりも更に増加させた構造を有している。これにより、半導体素子１０のコーナー部Ｃ１に発生する応力を、より一層効果的に抑えることが可能になる。
【０１１８】
図２７は絶縁部材の第３変形例の平面模式図である。
図２７に示す絶縁部材１５Ｃは、同様に第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃを有しており、半導体素子１０平面の辺部Ｃ２において、最も膜厚が厚くなる部分の面積を増加させた構造を有している。
【０１１９】
半導体素子１０に発生する応力は、そのコーナー部Ｃ１だけでなく、辺部Ｃ２にも発生するため、この図２７に示すような構造とすることにより、半導体素子１０のコーナー部Ｃ１及び辺部Ｃ２に発生する応力を、効果的に抑えることが可能になる。
【０１２０】
なお、以上述べた絶縁部材１５，１５Ａ，１５Ｂ，１５Ｃにおいて、第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃの３層が積層された、最も膜厚が厚くなる部分は、コーナー部Ｃ１及び辺部Ｃ２を含む外周縁部に、中央部Ａを囲むように周設することが好ましい。
【０１２１】
例えば、第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃの３層が積層された、最も膜厚が厚くなる部分を、コーナー部Ｃ１のみに設け、辺部Ｃ２を第１，第２絶縁層１５ａ，１５ｂの２層の積層構造とした場合を想定する。この場合、半導体素子１０及び回路基板２０の構成、半導体装置１の形成条件（リフロー処理条件等）によっては、辺部Ｃ２に発生する応力を十分に抑えることができない場合が起こり得る。
【０１２２】
また、例えば、第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃの３層が積層された、最も膜厚が厚くなる部分を、辺部Ｃ２のみに設け、コーナー部Ｃ１を第１，第２絶縁層１５ａ，１５ｂの２層の積層構造とした場合を想定する。この場合も同様に、半導体素子１０及び回路基板２０の構成、半導体装置１の形成条件によっては、コーナー部Ｃ１に発生する応力を十分に抑えることができない場合が起こり得る。
【０１２３】
応力の発生を十分に抑えることができないことで、上記のような回路基板２０との接続部破壊、半導体素子１０の内部破壊、或いはアンダーフィル４０の剥離が発生してしまう可能性が高くなる。そのため、最も膜厚が厚くなる部分を、コーナー部Ｃ１及び辺部Ｃ２を含む外周縁部に周設するようにすることで、半導体素子１０及び回路基板２０の構成、半導体装置１の形成条件によらず、半導体素子１０に発生する応力を確実に抑えることが可能になる。
【０１２４】
但し、半導体素子１０及び回路基板２０の構成、半導体装置１の形成条件によっては、最も膜厚が厚くなる部分を、コーナー部Ｃ１のみ、或いは辺部Ｃ２のみに設け、応力の発生を抑えて半導体素子１０の内部破壊等を抑えることも可能である。
【０１２５】
なお、半導体素子１０に形成する絶縁部材１５として、第１，第２変形例を組み合わせたもの、第２，第３変形例を組み合わせたもの、又は第１，第３変形例を組み合わせたものを用いることも可能である。
【０１２６】
即ち、１つの半導体素子１０内に、図２５に示した絶縁部材１５Ａのような１つのコーナー部と、図２６に示した絶縁部材１５Ｂのような別のコーナー部が存在していてもよい。同様に、１つの半導体素子１０内に、図２６に示した絶縁部材１５Ｂのようなコーナー部と、図２７に示した絶縁部材１５Ｃのようなコーナー部及び辺部が存在していてもよい。また、同様に、１つの半導体素子１０内に、図２７に示した絶縁部材１５Ｃのようなコーナー部及び辺部と、図２５に示した絶縁部材１５Ａのようなコーナー部が存在していてもよい。
【０１２７】
勿論、絶縁部材１５Ａ，１５Ｂ，１５Ｃの少なくとも１つと、上記図２に示した絶縁部材１５の一部とを組み合わせることも可能である。
なお、上記の絶縁部材１５，１５Ａ，１５Ｂ，１５Ｃの構成、及びそれらの組み合わせは、図２２及び図２３に示したペリフェラル型の半導体素子１０ａ，１０ｂについても同様に適用可能である。
【０１２８】
また、以上の説明では、絶縁部材１５，１５Ａ，１５Ｂ，１５Ｃとして、第１，第２，第３絶縁層１５ａ，１５ｂ，１５ｃの３層を積層した構造を例示したが、その層数は、これに限定されるものではない。２層或いは４層以上を積層した絶縁部材であっても、上記のように半導体素子１０の中央部Ａから端部Ｃに向かって厚膜化する手法を用いることで、半導体素子１０に発生する応力を抑える上記同様の効果を得ることが可能である。層数は、半導体素子１０，１０ａ，１０ｂ、回路基板２０、及びバンプ１８の材質等に応じ、リフロー処理時に発生する応力の大きさに基づいて、設定することができる。
【０１２９】
また、以上の説明では、平面正方形の半導体素子１０を例にして述べたが、上記手法は、平面長方形の半導体素子についても同様に適用可能であり、上記同様の効果を得ることが可能である。
【符号の説明】
【０１３０】
１  半導体装置
１０，１０ａ，１０ｂ  半導体素子
１１  半導体基板
１１Ａ  素子分離領域
１１Ｂ  素子領域
１１Ｃ  ＭＯＳトランジスタ
１１ａ  ゲート絶縁膜
１１ｂ  ゲート電極
１１ｃ  ソース・ドレイン領域
１１ｄ  側壁絶縁膜
１２，２２  配線層
１２Ａ  第１配線層
１２Ｂ  第２配線層
１２Ｃ  第３配線層
１２Ｄ  第４配線層
１２Ｅ  第５配線層
１２Ｆ  第６配線層
１２ａ，１２ｃ，１２ｈ，１２ｐ  層間絶縁膜
１２ｂ  プラグ
１２ｄ，１２ｅ，１２ｊ，１２ｋ，２２ａ  配線
１２ｆ，１２ｇ，１２ｍ，１２ｎ，２２ｂ  絶縁層
１２ｉ，１２ｒ，２２ｃ  ビア
１３  電極パッド
１４  カバー膜
１４ａ，５１，１５１ａ，１５１ｂ，１５１ｃ  開口部
１５，１５Ａ，１５Ｂ，１５Ｃ  絶縁部材
１５ａ  第１絶縁層
１５ｂ  第２絶縁層
１５ｃ  第３絶縁層
１６  シード層
１７  アンダーバンプメタル
１７ａ  突出部
１８，１８ａ，１８ｂ  バンプ
２０  回路基板
２１  コア基板
２１ａ  スルーホール
２１ｂ  導電層
２１ｃ  中心部
２２ｄ  電極部
３０  予備半田層
４０  アンダーフィル
５０  レジスト
１５０ａ  第１絶縁膜
１５０ｂ  第２絶縁膜
１５０ｃ  第３絶縁膜
Ａ，Ｘ  中央部
Ｂ  中間部
Ｃ  端部
Ｙ  外周部
Ｃ１  コーナー部
Ｃ２  辺部
Ｔ  厚さ方向
Ｐ１，Ｐ２，Ｐ３  上端位置
ｔ  厚さ
ｄ  直径
ｈ  高さ
Ｄ１，Ｄ２  間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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