(57)【要約】【課題】リングゲートにサイドスペーサが形成されている場合においても小径のビアホールを形成可能とする半導体素子及びその製造方法を提供する。【解決手段】半導体素子３０は、第１アライメントマーク２を有する半導体基板１と、半導体基板１上に形成されて中央開口部を有するリング状のゲート６と、ゲート６の内周面に形成されたサイドスペーサ８と、半導体基板１上に第１のアライメントマーク２，ゲート６，及びサイドスペーサ８を覆って形成されて第１アライメントマーク２に対応する位置に第２アライメントマーク１１を有する第１絶縁膜１０と、第１絶縁膜１０を貫通すると共にゲート６の中央開口部を通って半導体基板１に接続するコンタクト部１７と、第１絶縁膜１０上に第２アライメントマーク１１を覆って形成された第２絶縁膜１９と、コンタクト部１７に接続する配線層２３と、を備える。【選択図】図７
2011066043.tif 000002
【特許請求の範囲】
【請求項１】
第１のアライメントマークを有する半導体基板と、
前記半導体基板上に形成され、中央開口部を有するリング状のゲートと、
前記ゲートの内周面に形成されたサイドスペーサと、
前記半導体基板上に、前記第１のアライメントマーク、前記ゲート、及び前記サイドスペーサを覆って形成され、前記第１のアライメントマークに対応する位置に第２のアライメントマークを有する第１の絶縁膜と、
前記第１の絶縁膜を貫通すると共に前記ゲートの前記中央開口部を通って前記半導体基板に接続するコンタクト部と、
前記第１の絶縁膜上に前記第２のアライメントマークを覆って形成された第２の絶縁膜と、
前記コンタクト部に接続する配線層と、
を備えていることを特徴とする半導体素子。
【請求項２】
前記半導体基板に形成されたフォトダイオードをさらに備え、
前記第２の絶縁膜は、前記第１の絶縁膜における前記フォトダイオードが形成されている領域に対応する第１の領域と前記配線層が前記コンタクト部に接続する第２の領域とを除く他の領域を覆っていることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記第２の絶縁膜は、前記フォトダイオードに入射する光が前記第２の絶縁膜で反射することを防止する反射防止膜であることを特徴とする請求項２記載の半導体素子。
【請求項４】
前記第１の絶縁膜、前記第２の絶縁膜、及び前記コンタクト部を覆う第３の絶縁膜をさらに備え、
前記第３の絶縁膜は前記第２の絶縁膜よりも高い屈折率を有することを特徴とする請求項１から３のいずれか１項に記載の半導体素子。
【請求項５】
第１のアライメントマークを有する半導体基板上に、中央開口部を有するリング状のゲートを形成し、前記ゲートの内周面にサイドスペーサを形成する第１ステップと、
前記第１ステップの後に、前記半導体基板上に前記第１のアライメントマーク、前記ゲート、及び前記サイドスペーサを覆う第１の絶縁膜を形成すると共に前記第１の絶縁膜の前記第１のアライメントマークに対応する位置に第２のアライメントマークを形成する第２ステップと、
前記第２ステップの後に、前記第１の絶縁膜を貫通すると共に前記ゲートの前記中央開口部を通って前記半導体基板に接続するコンタクト部を形成する第３ステップと、
前記第３ステップの後に、前記第１の絶縁膜上に前記第２のアライメントマークを覆う第２の絶縁膜を形成する第４ステップと、
前記第４ステップの後に、前記コンタクト部に接続する配線層を形成する第５ステップと、
を有することを特徴とする半導体素子の製造方法。
【請求項６】
前記配線層はフロースパッタリングにより形成されていることを特徴とする請求項５記載の半導体素子の製造方法。
【請求項７】
前記第５ステップの後に、前記第１の絶縁膜、前記第２の絶縁膜、及び前記コンタクト部を覆うと共に前記第２の絶縁膜よりも高い屈折率を有する第３の絶縁膜を形成する第６ステップをさらに有することを特徴とする請求項５又は６記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に係り、特にリングゲートを有するＣＭＯＳセンサ及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の一形態としてＣＭＯＳセンサがある。ＣＭＯＳセンサはビデオカメラやデジタルスチールカメラ等の撮像素子として広く用いられている。また、ＣＭＯＳセンサはリング状のゲート（以下、リングゲートと称す）を有するものがある。
リングゲートを有するＣＭＯＳセンサは、通常、リングゲートの内周部にフォトダイオードから転送されたホールを蓄積するホール蓄積領域と、ホール蓄積領域に接続するソースとが形成されている。ホール蓄積領域に蓄積されているホールを信号としてソースを通して取り出すために、リングゲートの中央孔部を通ってソースに接続するコンタクト部が形成されている。
コンタクト部とソースとのオーミックコンタクトを取るため、半導体基板に高濃度のイオン注入を行うと半導体基板に結晶欠陥が生じ、暗電流が流れる等のリークが問題になる。そこで、例えば特許文献１にはそれを解決するために高濃度にドーピングされたポリシリコンをコンタクト部に用いることが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２５０９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に提案されている手段では、リングゲートにサイドスペーサが形成されている場合、リングゲートの中央部にフォトリソグラフィ法でビアホールを形成しようとすると、レジスト表面がリングゲートとリングゲート中央部とのサイドスペーサによる段差によって滑らかな曲面であるため、露光の際にハレーションやデフォーカス等が生じ、所望の解像度が得られなかった。
そのため、例えばリングゲートの内径が０．６μｍのときにリングゲート中央開口部に直径０．３μｍのビアホールを形成することが困難になり、その改善が求められている。
【０００５】
そこで、本発明は、上記課題を鑑みてなされたものであり、リングゲートにサイドスペーサが形成されている場合においても小径（例えば直径０．３μｍ）のビアホールを形成可能とする半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明は次の半導体素子及びその製造方法を提供する。
１）第１のアライメントマーク（２）を有する半導体基板（１）と、前記半導体基板上に形成され、中央開口部を有するリング状のゲート（６）と、前記ゲートの内周面に形成されたサイドスペーサ（８）と、前記半導体基板上に、前記第１のアライメントマーク、前記ゲート、及び前記サイドスペーサを覆って形成され、前記第１のアライメントマークに対応する位置に第２のアライメントマーク（１１）を有する第１の絶縁膜（１０）と、前記第１の絶縁膜を貫通すると共に前記ゲートの前記中央開口部を通って前記半導体基板に接続するコンタクト部（１７）と、前記第１の絶縁膜上に前記第２のアライメントマークを覆って形成された第２の絶縁膜（１９）と、前記コンタクト部に接続する配線層（２３）と、を備えていることを特徴とする半導体素子（３０）。
２）前記半導体基板に形成されたフォトダイオード（４３）をさらに備え、前記第２の絶縁膜は、前記第１の絶縁膜における前記フォトダイオードが形成されている領域に対応する第１の領域と前記配線層が前記コンタクト部に接続する第２の領域とを除く他の領域を覆っていることを特徴とする１）記載の半導体素子。
３）前記第２の絶縁膜は、前記フォトダイオードに入射する光が前記第２の絶縁膜で反射することを防止する反射防止膜であることを特徴とする２）記載の半導体素子。
４）前記第１の絶縁膜、前記第２の絶縁膜、及び前記コンタクト部を覆う第３の絶縁膜（２４）をさらに備え、前記第３の絶縁膜は前記第２の絶縁膜よりも高い屈折率を有することを特徴とする１）から３）のいずれかに記載の半導体素子。
５）第１のアライメントマーク（２）を有する半導体基板（１）上に、中央開口部を有するリング状のゲート（６）を形成し、前記ゲートの内周面にサイドスペーサ（８）を形成する第１ステップと、前記第１ステップの後に、前記半導体基板上に前記第１のアライメントマーク、前記ゲート、及び前記サイドスペーサを覆う第１の絶縁膜（１０）を形成すると共に前記第１の絶縁膜の前記第１のアライメントマークに対応する位置に第２のアライメントマーク（１１）を形成する第２ステップと、前記第２ステップの後に、前記第１の絶縁膜を貫通すると共に前記ゲートの前記中央開口部を通って前記半導体基板に接続するコンタクト部（１７）を形成する第３ステップと、前記第３ステップの後に、前記第１の絶縁膜上に前記第２のアライメントマークを覆う第２の絶縁膜（１９）を形成する第４ステップと、前記第４ステップの後に、前記コンタクト部に接続する配線層（２３）を形成する第５ステップと、を有することを特徴とする半導体素子（３０）の製造方法。
６）前記配線層はフロースパッタリングにより形成されていることを特徴とする５）記載の半導体素子の製造方法。
７）前記第５ステップの後に、前記第１の絶縁膜、前記第２の絶縁膜、及び前記コンタクト部を覆うと共に前記第２の絶縁膜よりも高い屈折率を有する第３の絶縁膜（２４）を形成する第６ステップをさらに有することを特徴とする５）又は６）記載の半導体素子の製造方法。
【発明の効果】
【０００７】
本発明によれば、リングゲートにサイドスペーサが形成されている場合においても小径（例えば直径０．３μｍ）のビアホールを形成できるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】本発明の半導体素子及びその製造方法の実施例１を説明するための模式的断面図である。
【図２】本発明の半導体素子及びその製造方法の実施例１を説明するための模式的断面図である。
【図３】本発明の半導体素子及びその製造方法の実施例１を説明するための模式的断面図である。
【図４】本発明の半導体素子及びその製造方法の実施例１を説明するための模式的断面図である。
【図５】本発明の半導体素子及びその製造方法の実施例１を説明するための模式的断面図である。
【図６】本発明の半導体素子及びその製造方法の実施例１を説明するための模式的断面図である。
【図７】本発明の半導体素子及びその製造方法の実施例１を説明するための模式的断面図である。
【図８】本発明の半導体素子及びその製造方法の実施例２を説明するための模式的断面図である。
【図９】本発明の半導体素子及びその製造方法の実施例２を説明するための模式的断面図である。
【図１０】本発明の半導体素子及びその製造方法の実施例２を説明するための模式的断面図である。
【図１１】本発明の半導体素子及びその製造方法の実施例２を説明するための模式的断面図である。
【図１２】本発明の半導体素子及びその製造方法の実施例２を説明するための模式的断面図である。
【図１３】本発明の半導体素子及びその製造方法の実施例２を説明するための模式的断面図である。
【図１４】本発明の半導体素子及びその製造方法の実施例２を説明するための模式的断面図である。
【図１５】本発明の半導体素子及びその製造方法の実施例２を説明するための模式的断面図である。
【図１６】本発明の半導体素子及びその製造方法の実施例２を説明するための模式的断面図である。
【図１７】本発明の半導体素子及びその製造方法の実施例２を説明するための模式的断面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態を、好ましい実施例１及び２により図１〜図１７を用いて説明する。
【００１０】
＜実施例１＞
本発明の半導体素子及びその製造方法の実施例１について図１〜図７を用いて説明する。
【００１１】
［Ａ１工程］（図１参照）
半導体基板であるシリコン（Ｓｉ）基板１の表面にアライメントマーク２を形成する。
次に、シリコン基板１の表面及びその近傍に、フォトダイオード部（光電変換部）３，ホール蓄積領域４，及びソース５をそれぞれ周知の半導体プロセスで形成する。
その後、シリコン基板１の表面に、中央開口部を有するリング状のゲート（以下、リングゲートと称す）６及び転送ゲート７をそれぞれ周知の半導体プロセスで順次形成する。
さらに、リングゲート６及び転送ゲート７の各端部にサイドスペーサ８を周知の半導体プロセスで形成する。
【００１２】
実施例１ではリングゲート６及び転送ゲート７の主材料を導電性のポリシリコンとし、サイドスペーサ８の主材料を窒化シリコンとした。
また、実施例１ではリングゲート６の中央開口部の直径を０．６μｍとし、リングゲート６及び転送ゲート７の厚さをそれぞれ０．２５μｍとした。
【００１３】
［Ａ２工程］（図２参照）
シリコン基板１の表面に、リングゲート６，転送ゲート７，及びフォトダイオード部３を覆うように絶縁膜１０を成膜した後、絶縁膜１０の表面をＣＭＰ（Chemical Mechanical Polishing）にて平坦化する。なお、絶縁膜１０の表面には、シリコン基板１の表面に形成されたアライメントマーク２に対応してアライメントマーク１１が形成されている。
次に、絶縁膜１０の表面にフォトレジスト膜１２を形成した後、フォトレジスト膜１２におけるリングゲート６の中央開口部に対応する領域にフォトリソグラフィ法を用いて開口部１３を形成する。
【００１４】
実施例１では絶縁膜１０の主材料をＴＥＯＳ（テトラエトキシシラン）とした。
また、実施例１では成膜後の絶縁膜１０の厚さを０．８μｍとし、ＣＭＰ後の転送ゲート７上の絶縁膜１０の厚さが０．２μｍとなるように平坦化処理を行った。
また、実施例１ではＣＭＰで平坦化されたＴＥＯＳ膜上にさらに厚さが０．１μｍのＴＥＯＳ膜を成膜し、これらＴＥＯＳ膜を絶縁膜１０とした。
これは、ＣＭＰ後のＴＥＯＳ膜の表面はＣＭＰによるダメージで変質しているため、この変質表面をさらに薄いＴＥＯＳ膜で覆うことを目的とするものである。
【００１５】
［Ａ３工程］（図３参照）
フォトレジスト膜１２（図２参照）をエッチングマスクとして絶縁膜１０をドライエッチングすることにより、絶縁膜１０に、絶縁膜１０を貫通してリングゲート６の中央開口部を通ると共にソース５を露出させるビアホール１５を形成する。
その後、フォトレジスト膜１２をアッシング等によって除去する。
【００１６】
実施例１ではビアホール１５の直径を０．３μｍとした。
【００１７】
上述した手順によれば、絶縁膜１０の表面を平坦化した後に、フォトリソグラフィ法を用いてビアホール１５を形成するため、例えば直径が０．３μｍの小径のビアホールを形成することができる。
【００１８】
［Ａ４工程］（図４参照）
絶縁膜１０の表面に、ビアホール１５を埋めるようにリンがドーピングされた導電性のポリシリコン膜を成膜した後、熱処理を施してポリシリコン膜とソース５とのオーミックコンタクトを取る。
その後、ポリシリコン膜をフォトリソグラフィ法を用いてパターン化することにより、絶縁膜１０を貫通してリングゲート６の中央開口部を通ってソース５に接続するコンタクト部１７を得る。
【００１９】
実施例１ではポリシリコン膜（コンタクト部１７）の厚さを０．３μｍとした。
ポリシリコン膜の厚さを０．３μｍとすることにより、ポリシリコン膜におけるビアホール１５の上部の窪みを低減することができる。
また、実施例１では熱処理温度を８５０℃〜９００℃の範囲内とした。
【００２０】
［Ａ５工程］（図５参照）
ところで、Ａ４工程におけるポリシリコン膜の成膜及び成膜後の熱処理による熱のダメージによって絶縁膜１０の表面は粗面となっている。
絶縁膜１０の表面が粗面となっている状態で後工程のフロースパッタリングを行うと、粒界の成長に不具合が生じてアライメントマーク１１を認識できない場合が生じる。
そこで、粗面となっている絶縁膜１０の表面上に、アライメントマーク１１を覆うように薄い絶縁膜１９を成膜する。この絶縁膜１９は粗面となっている絶縁膜５０の表面上を平坦化するための膜である。
その後、アライメントマーク１１上の絶縁膜１９を残して、他の領域の絶縁膜１９をフォトリソグラフィ法を用いて除去する。
【００２１】
実施例１では絶縁膜１９の主材料をＴＥＯＳとし、絶縁膜１９の厚さを０．１μｍとした。
【００２２】
［Ａ６工程］（図６参照）
絶縁膜１０の表面にコンタクト部１７を覆うようにフロースパッタリングで金属膜２１を成膜する。
【００２３】
実施例１では金属膜２１の主材料をアルミニウムとし、金属膜２１の厚さを０．３５μｍとした。
【００２４】
［Ａ７工程］（図７参照）
フォトリソグラフィ法を用いて、コンタクト部１７上の金属膜２１を残し、他の領域の金属膜２１をエッチングして配線層２３を形成する。
その後、絶縁膜１０の表面に、配線層２３を覆うように絶縁膜２４を形成する。
さらに所定の工程を経ることにより、所望の半導体素子、例えばＣＭＯＳセンサ３０を得る。
【００２５】
＜実施例２＞
本発明の半導体素子及びその製造方法の実施例２について図８〜図１７を用いて説明する。
【００２６】
［Ｂ１工程］（図８参照）
半導体基板であるシリコン（Ｓｉ）基板４１の表面にアライメントマーク４２を形成する。
次に、シリコン基板４１の表面及びその近傍に、フォトダイオード部（光電変換部）４３，ホール蓄積領域４４，及びソース４５をそれぞれ周知の半導体プロセスで形成する。
その後、シリコン基板４１の表面に、リング状のゲート（以下、リングゲートと称す）４６及び転送ゲート４７をそれぞれ周知の半導体プロセスで順次形成する。
さらに、リングゲート４６及び転送ゲート４７の各端部にサイドスペーサ４８を周知の半導体プロセスで形成する。
【００２７】
実施例２ではリングゲート４６及び転送ゲート４７の主材料を導電性のポリシリコンとし、サイドスペーサ４８の主材料を窒化シリコンとした。
また、実施例２ではリングゲート４６の中央開口部の直径を０．６μｍとし、リングゲート４６及び転送ゲート４７の厚さをそれぞれ０．２５μｍとした。
【００２８】
［Ｂ２工程］（図９参照）
シリコン基板４１の表面に、リングゲート４６，転送ゲート４７，及びフォトダイオード部４３を覆うように絶縁膜５０を成膜した後、絶縁膜５０の表面をＣＭＰ（Chemical Mechanical Polishing）にて平坦化する。なお、絶縁膜５０の表面には、シリコン基板４１の表面に形成されたアライメントマーク４２に対応してアライメントマーク５１が形成されている。
次に、絶縁膜５０の表面にフォトレジスト膜５２を形成した後、フォトレジスト膜５２におけるリングゲート４６の中央開口部に対応する領域にフォトリソグラフィ法を用いて開口部５３を形成する。
【００２９】
実施例２では絶縁膜５０の主材料をＴＥＯＳ（テトラエトキシシラン）とした。
また、実施例２では成膜後の絶縁膜５０の厚さを０．８μｍとし、ＣＭＰ後の転送ゲート４７上の絶縁膜５０の厚さが０．２μｍとなるように平坦化処理を行った。
また、実施例２ではＣＭＰで平坦化されたＴＥＯＳ膜上にさらに厚さが０．１μｍのＴＥＯＳ膜を成膜し、これらＴＥＯＳ膜を絶縁膜５０とした。
これは、ＣＭＰ後のＴＥＯＳ膜の表面はＣＭＰによるダメージで変質しているため、この変質表面をさらに薄いＴＥＯＳ膜で覆うことを目的とするものである。
【００３０】
［Ｂ３工程］（図１０参照）
フォトレジスト膜５２（図９参照）をエッチングマスクとして絶縁膜５０をドライエッチングすることにより、絶縁膜５０にソース４５を露出させるビアホール５５を形成する。
その後、フォトレジスト膜５２をアッシング等によって除去する。
【００３１】
実施例２ではビアホール５５の直径を０．３μｍとした。
【００３２】
上述した手順によれば、絶縁膜５０の表面を平坦化した後に、フォトリソグラフィ法を用いてビアホール５５を形成するため、例えば直径が０．３μｍの小径のビアホールを形成することができる。
【００３３】
［Ｂ４工程］（図１１参照）
絶縁膜５０の表面に、ビアホール５５を埋めるようにリンがドーピングされた導電性のポリシリコン膜を成膜した後、熱処理を施してポリシリコン膜とソース４５とのオーミックコンタクトを取る。
その後、ポリシリコン膜をフォトリソグラフィ法を用いてパターン化することにより、コンタクト部５７を得る。
【００３４】
実施例２ではポリシリコン膜（コンタクト部５７）の厚さを０．３μｍとした。
ポリシリコン膜の厚さを０．３μｍとすることにより、ポリシリコン膜におけるビアホール５５の上部の窪みを低減することができる。
また、実施例２では熱処理温度を８５０℃〜９００℃の範囲内とした。
【００３５】
［Ｂ５工程］（図１２参照）
ところで、Ｂ４工程におけるポリシリコン膜の成膜及び成膜後の熱処理による熱のダメージによって絶縁膜５０の表面は粗面となっている。
絶縁膜５０の表面が粗面となっている状態で後工程のフロースパッタリングを行うと、粒界の成長に不具合が生じてアライメントマーク５１を認識できない場合が生じる。
そこで、粗面となっている絶縁膜５０の表面上に、アライメントマーク５１を覆うように薄い絶縁膜５９を成膜する。この絶縁膜５９は粗面となっている絶縁膜５０の表面上を平坦化するための膜である。
【００３６】
実施例２では絶縁膜５９の主材料を二フッ化マグネシウム（ＭｇＦ２）とした。
【００３７】
ここで、Ｒ（赤色）光、Ｇ（緑色）光，及びＢ（青色）光をそれぞれ受光して光電変換するフォトダイオード部４３を有するＣＭＯＳセンサについて説明する。
後述するＣＭＯＳセンサ７０は、Ｒ光を受光して光電変換するフォトダイオード部４３Ｒ｛図１２（ａ）参照｝、Ｇ光を受光して光電変換するフォトダイオード部４３Ｇ｛図１２（ｂ）参照｝、及びＢ光を受光して光電変換するフォトダイオード部４３Ｂ｛図１２（ｃ）参照｝を有している。
【００３８】
絶縁膜５９は、各フォトダイオード部４３Ｒ，４３Ｇ，４３Ｂに対してそれぞれ反射防止膜の機能を有すると共に、各フォトダイオード部４３Ｒ，４３Ｇ，４３Ｂにそれぞれ不要光が入射することを防止するための遮光膜として機能する。
光学干渉による反射防止効果は、ｎ１×ｄ＝λ／４の関係式を満たすことで得られる。
ここで、ｎ１は絶縁膜５９の屈折率であり、ｄは絶縁膜５９の厚さであり、λは入射光の波長である。
入射光であるＲ光の波長を０．０６８μｍとし、Ｇ光の波長を０．０５３μｍとし、Ｂ光の波長を０．０４６μｍとし、絶縁膜５９の屈折率を０．１３８とすると、上記関係式から、フォトダイオード部４３Ｒ近傍の絶縁膜５９の厚さｔｒを０．１２４μｍとし、フォトダイオード部４３Ｇ近傍の絶縁膜５９の厚さｔｇを０．０９６μｍとし、フォトダイオード部４３Ｂ近傍の絶縁膜５９の厚さｔｂを０．０８３μｍとすることにより、絶縁膜５９は各フォトダイオード部４３Ｒ，４３Ｇ，４３Ｂに対して反射防止膜として機能する。
【００３９】
そこで、実施例２では、まず、絶縁膜５９を各フォトダイオード部４３Ｒ，４３Ｇ，４３Ｂとも同じ厚さｔｒ（０．１２４μｍ）で成膜した。
【００４０】
［Ｂ６工程］（図１３参照）
次に、フォトダイオード部４３Ｒ近傍の絶縁膜５９のみをレジスト等で保護した状態で、それぞれ露出しているフォトダイオード部４３Ｇ近傍の絶縁膜５９及びフォトダイオード部４３Ｂ近傍の絶縁膜５９をハーフエッチングして、フォトダイオード部４３Ｇ近傍の絶縁膜５９及びフォトダイオード部４３Ｂ近傍の絶縁膜５９の厚さをそれぞれ同じ厚さｔｇ（０．０９６μｍ）にする。
なお、図１３（ａ），（ｂ），及び（ｃ）は図１２（ａ），（ｂ），及び（ｃ）にそれぞれ対応するものである。
【００４１】
［Ｂ７工程］（図１４参照）
Ｂ６工程のレジストを一旦除去した後、フォトダイオード部４３Ｒ近傍の絶縁膜５９及びフォトダイオード部４３Ｇ近傍の絶縁膜５９をレジスト等で保護した状態で、露出しているフォトダイオード部４３Ｂ近傍の絶縁膜５９をハーフエッチングして、フォトダイオード部４３Ｂ近傍の絶縁膜５９の厚さを厚さｔｂ（０．０８３μｍ）にする。
なお、図１４（ａ），（ｂ），及び（ｃ）は図１２（ａ），（ｂ），及び（ｃ）、並びに図１３（ａ），（ｂ），及び（ｃ）にそれぞれ対応するものである。
【００４２】
上述した手順により、絶縁膜５９は、各フォトダイオード部４３Ｒ，４３Ｇ，４３Ｂに対して反射防止膜として機能する。
【００４３】
［Ｂ８工程］（図１５参照）
Ｂ７工程のレジストを除去した後、フォトリソグラフィ法を用いて絶縁膜５９に、コンタクト部５７を露出させる開口部６１、フォトダイオード部４３Ｒの上方を開口する開口部６１Ｒ、フォトダイオード部４３Ｇの上方を開口する開口部６１Ｇ、及びフォトダイオード部４３Ｂの上方を開口する開口部６１Ｂをそれぞれ形成する。
なお、図１５（ａ），（ｂ），及び（ｃ）は図１２〜図１４の（ａ），（ｂ），及び（ｃ）にそれぞれ対応するものである。
【００４４】
［Ｂ９工程］（図１６参照）
絶縁膜５０，５９の表面にコンタクト部５７を覆うようにフロースパッタリングで金属膜６３を成膜する。
ところで、図１６は図１２〜図１５の各（ｂ）に対応しており、フォトダイオード部４３Ｇ近傍を示す断面図である。また、図１６には示していないが、フォトダイオード部４３Ｒ近傍及びフォトダイオード部４３Ｂ近傍についてもフォトダイオード部４３Ｇ近傍と同様に金属膜６３が成膜されることはいうまでもない。
【００４５】
実施例２では金属膜６３の主材料をアルミニウムとし、金属膜６３の厚さを０．３５μｍとした。
【００４６】
［Ｂ１０工程］（図１７参照）
フォトリソグラフィ法を用いて、コンタクト部５７上及びその近傍の金属膜６３を残し、他の領域の金属膜６３をエッチングして配線層６５を形成する。
その後、絶縁膜５０，５９の表面に、配線層６５を覆うように、絶縁膜５９の屈折率ｎ１（例えば０．１３８）よりも大きい屈折率ｎ２（ｎ２＞ｎ１）を有する絶縁膜６７を成膜する。
さらに所定の工程を経ることにより、所望の半導体素子、例えばＣＭＯＳセンサ７０を得る。
ところで、図１７は図１２〜図１６の各（ｂ）に対応しており、フォトダイオード部４３Ｇ近傍を示す断面図である。また、図１７には示していないが、フォトダイオード部４３Ｒ近傍及びフォトダイオード部４３Ｂ近傍についてもフォトダイオード部４３Ｇ近傍と同様に絶縁膜６７が成膜され、さらに所定の工程を経ることはいうまでもない。
【００４７】
実施例２では、絶縁膜６７の材料として二酸化シリコン（ＳｉＯ２）を用いた。
【００４８】
上述した手順により作製されたＣＭＯＳセンサ７０は、外部から入射した外乱光や迷光等の不要光を互いに屈折率の異なる２層の絶縁層５９，６７の界面で反射することができる。即ち、絶縁層５９は、上述した反射防止膜として機能すると共に、不要光の入射を防止する遮光膜としても機能する。
【００４９】
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。
【符号の説明】
【００５０】
１，４１＿シリコン基板、  ２，１１，４２，５１＿アライメントマーク、  ３，４３，４３Ｒ，４３Ｇ，４３Ｂ＿フォトダイオード部、  ４，４４＿ホール蓄積領域、  ５，４５＿ソース、  ６，４６＿リングゲート、  ７，４７＿転送ゲート、  ８，４８＿サイドスペーサ、  １０，１９，２４，５０，５９，６７＿絶縁膜、  １２，５２＿フォトレジスト膜、  １３，５３，６１，６１Ｒ，６１Ｇ，６１Ｂ＿開口部、  １５，５５＿ビアホール、  １７，５７＿コンタクト部、  ２１，６３＿金属膜、  ２３，６５＿配線層、  ３０，７０＿半導体素子（ＣＭＯＳセンサ）、  ｔｒ，ｔｇ，ｔｂ＿厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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