(57)【要約】【課題】本発明は積層セラミックキャパシタ、これを含む印刷回路基板及びその製造方法に関する。【解決手段】本発明による積層セラミックキャパシタの製造方法は、外部電極物質層が形成されたキャパシタ本体を設けるステップと、前記外部電極物質層の表面が平坦かつ緻密になるように前記キャパシタ本体を乾式研磨するステップと、外部電極が形成されるように前記外部電極物質層の表面にめっき層を形成するステップとを含む。  本発明の実施例によると、外部電極めっき層の表面平滑度、緻密度及び均一度を向上できる積層セラミックキャパシタ、それを含む印刷回路基板及びその製造方法を提供することができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
外部電極物質層が形成されたキャパシタ本体を設けるステップと、
前記外部電極物質層の表面が平坦かつ緻密になるように前記キャパシタ本体を乾式研磨するステップと、
外部電極が形成されるように前記外部電極物質層の表面にめっき層を形成するステップと、を含む積層セラミックキャパシタの製造方法。
【請求項２】
前記キャパシタ本体を乾式研磨するステップは、セラミックボールを用いて行われる請求項１に記載の積層セラミックキャパシタの製造方法。
【請求項３】
前記セラミックボールは、ジルコニア、アルミナ及びシリコン・カーバイドから選択される少なくとも１種から成る請求項２に記載の積層セラミックキャパシタの製造方法。
【請求項４】
前記めっき層を形成するステップにおいて、
前記めっき層は０．５μｍ〜２０μｍの厚さを有する請求項１に記載の積層セラミックキャパシタの製造方法。
【請求項５】
前記めっき層を形成するステップにおいて、
前記めっき層は銅から成る請求項１に記載の積層セラミックキャパシタの製造方法。
【請求項６】
外部電極の表面が平坦かつ緻密になるように乾式研磨されたキャパシタ本体と、
前記外部電極の表面に形成されためっき層と、を含む積層セラミックキャパシタ。
【請求項７】
前記乾式研磨は、セラミックボールを用いて行われる請求項６に記載の積層セラミックキャパシタ。
【請求項８】
前記セラミックボールは、ジルコニア、アルミナ及びシリコン・カーバイドから選択される少なくとも１種から成る請求項７に記載の積層セラミックキャパシタ。
【請求項９】
前記めっき層は０．５μｍ〜２０μｍの厚さを有する請求項６に記載の積層セラミックキャパシタ。
【請求項１０】
前記めっき層は銅から成る請求項６に記載の積層セラミックキャパシタ。
【請求項１１】
溝部を備えた基板を設けるステップと、
前記溝部に、表面が平坦かつ緻密になるように外部電極物質層の表面が乾式研磨され、前記外部電極物質層の表面にめっき層が形成されたキャパシタ本体を内蔵するステップと、を含む電子素子内蔵型印刷回路基板の製造方法。
【請求項１２】
前記キャパシタ本体を内蔵するステップにおいて、
前記キャパシタ本体は、セラミックボールを用いて乾式研磨される請求項１１に記載の電子素子内蔵型印刷回路基板の製造方法。
【請求項１３】
前記セラミックボールは、ジルコニア、アルミナ及びシリコン・カーバイドから選択される少なくとも１種から成る請求項１２に記載の電子素子内蔵型印刷回路基板の製造方法。
【請求項１４】
前記キャパシタ本体を内蔵するステップにおいて、
前記めっき層は０．５μｍ〜２０μｍの厚さを有する請求項１１に記載の電子素子内蔵型印刷回路基板の製造方法。
【請求項１５】
前記キャパシタ本体を内蔵するステップにおいて、
前記めっき層は銅から成る請求項１１に記載の電子素子内蔵型印刷回路基板の製造方法。
【請求項１６】
前記キャパシタ本体を内蔵するステップにおいて、
前記めっき層の形成後、内蔵された前記キャパシタ本体を前記基板の外部に露出させるホールを形成するステップをさらに含む請求項１１に記載の電子素子内蔵型印刷回路基板の製造方法。
【請求項１７】
前記ホールを形成するステップは、レーザー加工により行われる請求項１６に記載の電子素子内蔵型印刷回路基板の製造方法。
【請求項１８】
溝部を備えた基板と、
前記溝部に内蔵され、表面が平坦かつ緻密になるように外部電極の表面が乾式研磨され、前記外部電極の表面にめっき層が形成されたキャパシタ本体を含む電子素子内蔵型印刷回路基板。
【請求項１９】
前記乾式研磨は、セラミックボールを用いて行われる請求項１８に記載の電子素子内蔵型印刷回路基板。
【請求項２０】
前記セラミックボールは、ジルコニア、アルミナ及びシリコン・カーバイドから選択される少なくとも１種から成る請求項１９に記載の電子素子内蔵型印刷回路基板。
【請求項２１】
前記めっき層は０．５μｍ〜２０μｍの厚さを有する請求項１８に記載の電子素子内蔵型印刷回路基板。
【請求項２２】
前記めっき層は銅から成る請求項１８に記載の電子素子内蔵型印刷回路基板。
【請求項２３】
前記内蔵されたキャパシタ本体を前記基板の外部に露出させるホールがさらに備えられる請求項１８に記載の電子素子内蔵型印刷回路基板。
【請求項２４】
前記ホールは、レーザー加工により形成される請求項２３に記載の電子素子内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ、これを含む印刷回路基板及びその製造方法に関し、さらに詳しくは、外部電極めっき層の表面平滑度、緻密度及び均一度を向上できる積層セラミックキャパシタ、これを含む印刷回路基板及びその製造方法に関する。
【背景技術】
【０００２】
従来、電子製品がスリム・軽量化及び多機能化されるにつれ、多層セラミックキャパシタ（ＭＬＣＣ）、チップ抵抗（ｃｈｉｐ  ｒｅｓｉｓｔｏｒ）、チップインダクター（ｃｈｉｐ  ｉｎｄｕｃｔｏｒ）のようなチップ部品も小型化、薄層化及び高容量化された製品が求められてきた。
【０００３】
このように、従来はチップ部品自体を軽薄短小化して基板上に印刷または実装する方向で開発が進められたが、近年になって、基板の実装時に実装空間までも縮小すべく基板内部にチップ部品を内蔵させる内蔵型基板の開発が活発に行われている。
【０００４】
基板に内蔵されるチップ部品の場合、基本的な特性は従来のチップ部品とほぼ同一であるが、基板上にチップ部品を実装する必要がないため、実装性を付与するためのめっき過程が省略される。その代わり、内蔵用チップ部品が基板に内蔵される過程の途中または終了後もチップ部品の機能を低下させないために、外部電極に特別な表面処理を行うことが求められる。
【０００５】
実際に、表面処理がされていない内蔵用チップは、レーザー加工の際、レーザー浸食によりクラック、デラミネーション及び破損などの問題を誘発し、これによって特性低下及びショート不良などを引き起こす。このようなレーザー浸食を最小限に抑えるためには、内蔵されるチップの外部電極の状態が重要であり、これには研磨やめっきのような表面処理を必要とする。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、 静電容量を安定的に確保し、かつ電極物質の拡散によるクラックを防止できる積層セラミックキャパシタ、これを含む印刷回路基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施例による積層セラミックキャパシタの製造方法は、外部電極物質層が形成されたキャパシタ本体を設けるステップと、上記外部電極物質層の表面が平坦かつ緻密になるように上記キャパシタ本体を乾式研磨するステップと、外部電極が形成されるように上記外部電極物質層の表面にめっき層を形成するステップとを含む。
【０００８】
この際、上記キャパシタ本体を乾式研磨するステップは、セラミックボールを用いて行われることができる。
【０００９】
ここで、上記セラミックボールは、ジルコニア、アルミナ及びシリコン・カーバイドから選択される少なくとも１種から成ることができる。
【００１０】
なお、上記めっき層を形成するステップにおいて、上記めっき層は０．５μｍ〜２０μｍの厚さを有するように行われることができる。
【００１１】
また、上記めっき層を形成するステップにおいて、上記めっき層は銅（Ｃｕ）から成ることができる。
【００１２】
本発明の他の実施例による積層セラミックキャパシタは、外部電極の表面が平坦かつ緻密になるように乾式研磨されたキャパシタ本体と、上記外部電極の表面に形成されためっき層とを含む。
【００１３】
上記乾式研磨は、セラミックボールを用いて行われることができる。
【００１４】
上記セラミックボールは、ジルコニア、アルミナ及びシリコン・カーバイドから選択される少なくとも１種から成ることができる。
【００１５】
上記めっき層は０．５μｍ〜２０μｍの厚さを有することができる。
【００１６】
上記めっき層は銅（Ｃｕ）から成ることができる。
【００１７】
本発明のさらに他の実施例による電子素子内蔵型印刷回路基板の製造方法は、溝部を備えた基板を設けるステップと、上記溝部に、表面が平坦かつ緻密になるように外部電極物質の表面が乾式研磨され、上記外部電極物質の表面にめっき層が形成されたキャパシタ本体を内蔵するステップとを含む。
【００１８】
この際、上記キャパシタ本体を内蔵するステップにおいて、上記キャパシタ本体は、セラミックボールを用いて乾式研磨されることができる。
【００１９】
ここで、上記セラミックボールは、ジルコニア、アルミナ及びシリコン・カーバイドから選択される少なくとも１種から成ることができる。
【００２０】
一方、上記キャパシタ本体を内蔵するステップにおいて、上記めっき層は０．５μｍ〜２０μｍの厚さを有することができる。
【００２１】
また、上記キャパシタ本体を内蔵するステップにおいて、上記めっき層は銅（Ｃｕ）から成ることができる。
【００２２】
ここで、上記キャパシタ本体を内蔵するステップにおいて、上記めっき層の形成後、上記キャパシタ本体を上記基板の外部に露出させるホールを形成するレーザー加工のステップをさらに含むことができる。
【００２３】
ここで、上記ホールを形成するステップは、レーザー加工により行われることができる。
【００２４】
本発明のさらに他の実施例による電子素子内蔵型印刷回路基板は、溝部を備えた基板と、上記溝部に内蔵され、表面が平坦かつ緻密になるように外部電極の表面が乾式研磨され、上記外部電極の表面にめっき層が形成されたキャパシタ本体とを含む。
【００２５】
上記乾式研磨は、セラミックボールを用いて行われることができる。
【００２６】
上記セラミックボールは、ジルコニア、アルミナ及びシリコン・カーバイドから選択される少なくとも１種から成ることができる。
【００２７】
上記めっき層は０．５μｍ〜２０μｍの厚さを有することができる。
【００２８】
上記めっき層は銅（Ｃｕ）から成ることができる。
【００２９】
上記内蔵されたキャパシタ本体を上記基板の外部に露出させるホールがさらに備えられることができる。
【００３０】
上記ホールは、レーザー加工により形成されることができる。
【発明の効果】
【００３１】
本発明によると、外部電極めっき層の表面平滑度、緻密度及び均一度を向上できる積層セラミックキャパシタの製造方法を提供することができる。
【００３２】
また、積層セラミックキャパシタの外部電極めっき層の表面平滑度、緻密度及び均一度を向上させて、キャパシタの内蔵後、レーザー加工により発生する基板及び積層セラミックキャパシタのクラック、デラミネーション、破損及び特性不良を防止することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施例による積層セラミックキャパシタの斜視図である。
【図２】図１のＡ−Ａ’に沿って切断した断面図である。
【図３】図１のＢ−Ｂ’に沿って切断した断面図である。
【図４ａ】本発明の実施例による積層セラミックキャパシタの主要製造工程を概略的に示した断面図である。
【図４ｂ】本発明の実施例による積層セラミックキャパシタの主要製造工程を概略的に示した断面図である。
【図５ａ】本発明の他の実施例による電子素子内蔵型印刷回路基板の主要製造工程を概略的に示した断面図である。
【図５ｂ】本発明の他の実施例による電子素子内蔵型印刷回路基板の主要製造工程を概略的に示した断面図である。
【図５ｃ】本発明の他の実施例による電子素子内蔵型印刷回路基板の主要製造工程を概略的に示した断面図である。
【図６ａ】本願発明の実施例１により、ジルコニアセラミックボールを用いて表面を乾式研磨したキャパシタ本体のイメージである。
【図６ｂ】本願発明の実施例１により、ジルコニアセラミックボールを用いて表面を乾式研磨したキャパシタ本体のイメージである。
【図６ｃ】本願発明の実施例１により、ジルコニアセラミックボールを用いて表面を乾式研磨したキャパシタ本体のイメージである。
【図６ｄ】本願発明の実施例１により、ジルコニアセラミックボールを用いて表面を乾式研磨したキャパシタ本体のイメージである。
【図６ｅ】本願発明の実施例１により、ジルコニアセラミックボールを用いて表面を乾式研磨したキャパシタ本体のイメージである。
【図７ａ】比較例１により、表面を乾式研磨しないキャパシタ本体１のイメージである。
【図７ｂ】比較例１により、表面を乾式研磨しないキャパシタ本体１のイメージである。
【図７ｃ】比較例１により、表面を乾式研磨しないキャパシタ本体１のイメージである。
【図７ｄ】比較例１により、表面を乾式研磨しないキャパシタ本体１のイメージである。
【図７ｅ】比較例１により、表面を乾式研磨しないキャパシタ本体１のイメージである。
【図８ａ】本願発明の実施例２により、ジルコニアセラミックボールを用いて表面が乾式研磨されたキャパシタ本体を製作した後、外部電極物質層の表面に銅から成るめっき層を形成したキャパシタ本体のイメージである。
【図８ｂ】本願発明の実施例２により、ジルコニアセラミックボールを用いて表面が乾式研磨されたキャパシタ本体を製作した後、外部電極物質層の表面に銅から成るめっき層を形成したキャパシタ本体のイメージである。
【図８ｃ】本願発明の実施例２により、ジルコニアセラミックボールを用いて表面が乾式研磨されたキャパシタ本体を製作した後、外部電極物質層の表面に銅から成るめっき層を形成したキャパシタ本体のイメージである。
【図８ｄ】本願発明の実施例２により、ジルコニアセラミックボールを用いて表面が乾式研磨されたキャパシタ本体を製作した後、外部電極物質層の表面に銅から成るめっき層を形成したキャパシタ本体のイメージである。
【図８ｅ】本願発明の実施例２により、ジルコニアセラミックボールを用いて表面が乾式研磨されたキャパシタ本体を製作した後、外部電極物質層の表面に銅から成るめっき層を形成したキャパシタ本体のイメージである。
【図９ａ】比較例２により、表面を乾式研磨せずに外部電極物質層の表面に銅から成るめっき層を形成したキャパシタ本体のイメージである。
【図９ｂ】比較例２により、表面を乾式研磨せずに外部電極物質層の表面に銅から成るめっき層を形成したキャパシタ本体のイメージである。
【図９ｃ】比較例２により、表面を乾式研磨せずに外部電極物質層の表面に銅から成るめっき層を形成したキャパシタ本体のイメージである。
【図９ｄ】比較例２により、表面を乾式研磨せずに外部電極物質層の表面に銅から成るめっき層を形成したキャパシタ本体のイメージである。
【図１０ａ】本願発明の実施例３により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成して外部電極を完成し、平滑度をより綿密に観察するためにめっき層上にニッケル（Ｎｉ）と錫（Ｓｎ）をめっきしたキャパシタ本体のイメージである。
【図１０ｂ】本願発明の実施例３により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成して外部電極を完成し、平滑度をより綿密に観察するためにめっき層上にニッケル（Ｎｉ）と錫（Ｓｎ）をめっきしたキャパシタ本体のイメージである。
【図１０ｃ】本願発明の実施例３により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成して外部電極を完成し、平滑度をより綿密に観察するためにめっき層上にニッケル（Ｎｉ）と錫（Ｓｎ）をめっきしたキャパシタ本体のイメージである。
【図１１ａ】比較例３により、表面を乾式研磨せずに銅から成るめっき層２ｂを形成した後、平滑度をより綿密に観察するためにめっき層２ｂ上にニッケル（Ｎｉ）と錫（Ｓｎ）をめっきしたキャパシタ本体１のイメージである。
【図１１ｂ】比較例３により、表面を乾式研磨せずに銅から成るめっき層２ｂを形成した後、平滑度をより綿密に観察するためにめっき層２ｂ上にニッケル（Ｎｉ）と錫（Ｓｎ）をめっきしたキャパシタ本体１のイメージである。
【図１１ｃ】比較例３により、表面を乾式研磨せずに銅から成るめっき層２ｂを形成した後、平滑度をより綿密に観察するためにめっき層２ｂ上にニッケル（Ｎｉ）と錫（Ｓｎ）をめっきしたキャパシタ本体１のイメージである。
【図１２ａ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【図１２ｂ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【図１２ｃ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【図１３ａ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【図１３ｂ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【図１３ｃ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【図１４ａ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【図１４ｂ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【図１４ｃ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【図１５ａ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【図１５ｂ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【図１５ｃ】本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体の外部電極物質層の表面に銅から成るめっき層を形成し、キャパシタ本体を基板の溝部に内蔵した電子素子内蔵基板のイメージである。
【発明を実施するための形態】
【００３４】
以下、添付された図面を参照して本発明が属する技術分野において通常の知識を有する者が本発明を容易に実施することができるように好ましい実施例を詳しく説明する。但し、本発明を説明するに当たって、関連する公知機能または構成についての具体的な説明が本発明の旨を不明確にする虞があると判断される場合はその詳細な説明を省略する。
【００３５】
また、類似する機能及び作用をする部分については、図面全体において同じ符号を使用する。
【００３６】
なお、明細書全般において、ある部分が他の部分と「連結」されているというのは、「直接的に連結」されている場合だけでなく、その中間に他の素子を介して「間接的に連結」されている場合も含む。また、ある構成要素を「含む」というのは、反対の記載が特に無ければ、他の構成要素を除くのではなく、他の構成要素をさらに含むことができるということを意味する。
【００３７】
以下、図１から図５ｃを参照し、本発明の実施例による積層セラミックキャパシタの主要製造工程及び電子素子内蔵型印刷回路基板の主要製造工程について説明する。
【００３８】
図１は、本発明の実施例による積層セラミックキャパシタを概略的に示した斜視図であり、図２は、図１のＡ−Ａ’に沿って切断した断面図であり、図３は、図１のＢ−Ｂ’に沿って切断した断面図であり、図４ａ及び図４ｂは、本発明の実施例による積層セラミックキャパシタの主要製造工程を概略的に示した断面図であり、図５ａから図５ｃは、本発明の他の実施例による電子素子内蔵型印刷回路基板の主要製造工程を概略的に示した断面図である。
【００３９】
本発明の一実施例による積層セラミックキャパシタは、キャパシタ本体１、外部電極２及びめっき層（図示せず）を含むことができる。
【００４０】
上記キャパシタ本体１は、その内部に複数の誘電体層６が積層され、上記複数の誘電体層６の間に内部電極４が挿入されることができる。この際、誘電体層６はチタン酸バリウム（ＢａＴｉＯ３）を用いて形成されることができる。
【００４１】
内部電極４は、ニッケル（Ｎｉ）またはニッケル合金（Ｎｉ  ａｌｌｏｙ）を含む電極物質からなっている。また、キャパシタ本体１の外部の両側表面に形成され、内部電極４と電気的に連結される外部電極２は、銅（Ｃｕ）または銅合金（Ｃｕ  ａｌｌｏｙ）を含む外部電極物質層２ａ及び外部電極物質層２ａの表面に形成されためっき層２ｂからなっている。上記外部電極２は、上記キャパシタ本体１の外表面に露出した内部電極４と電気的に連結されるように形成されることで外部端子の役割をすることができる。
【００４２】
本発明の一実施例による積層セラミックキャパシタは、内部に誘電体層６と内部電極４が交互に積層された有効層２０を含むことができる。また、上記有効層２０の上面及び下面には、誘電体層が積層されて形成された保護層１０を含むことができる。
【００４３】
上記保護層１０は、上記有効層２０の上面及び下面に複数の誘電体層が連続して積層されて形成されることにより、上記有効層２０を外部の衝撃などから保護することができる。
【００４４】
本発明の一実施例による積層セラミックキャパシタの外部電極２は、その表面が平坦かつ緻密になるように乾式研磨される。その後、乾式研磨された外部電極２の表面にめっき層（図示せず）が形成される。
【００４５】
ここで、乾式研磨はセラミックボールを用いて行われ、上記セラミックボールは、ジルコニア、アルミナ及びシリコン・カーバイドから選択される少なくとも１種から成ることができるが、これに限定されない。本発明の一実施例では、乾式研磨に使用されるセラミックボールとしてジルコニアを用いた場合を一例に挙げて説明する。
【００４６】
また、上記めっき層は０．５μｍ〜２０μｍの厚さを有することが好ましい。めっき層の厚さが０．５μｍ未満であると、レーザー加工による基板及びセラミックキャパシタのクラック、デラミネーション、破損及び特性不良を引き起こし、めっき層の厚さが２０μｍを超えるとチップの全厚が厚くなり、チップを基板に内蔵するとき上部層とのショート不良を発生させるため好ましくない。また、上記めっき層は銅（Ｃｕ）から成ることができる。
【００４７】
［実施例１］
図４ａのように、キャパシタ本体１の誘電体層６は、バインダー、可塑剤及び残量の誘電体物質を含むように形成した。上記構成物質を含むスラリーを成形して得られた誘電体層６にニッケルを含む導電性内部電極４を印刷した。次いで、印刷された誘電体層６に一定厚さの積層体を製作する。
【００４８】
その後、銅を含む外部電極物質層２ａをキャパシタ本体１に形成した。次いで、キャパシタ本体１をジルコニアセラミックボール３を用いて乾式研磨した。これにより、外部電極物質層２ａの表面は平坦かつ緻密になる。ここで、上記セラミックボール３は、ジルコニア、アルミナ及びシリコン・カーバイドから選択される少なくとも１種から成ることができるが、これに限定されない。
【００４９】
［実施例２］
実施例１と同様に、ジルコニアセラミックボール３を用いて表面が乾式研磨されたキャパシタ本体１を製作した後、図４ｂのように、ジルコニアセラミックボール３を用いて乾式研磨され、平坦かつ緻密になった外部電極物質層２ａの表面に銅から成るめっき層２ｂを形成して外部電極２を完成した。ここで、銅から成るめっき層２ｂは１０μｍの厚さを有するように形成した。上記めっき層２ｂは銅（Ｃｕ）から成る。
【００５０】
［実施例３］
実施例２と同様に、表面が乾式研磨されたキャパシタ本体１の外部電極物質層２ａの表面に銅から成るめっき層２ｂを形成して外部電極２を完成し、平滑度をより綿密に観察するためにめっき層２ｂ上にニッケル（Ｎｉ）と錫（Ｓｎ）をめっきした。
【００５１】
［実施例４］
図５ａのように、溝部Ｃを備えた基板１０１を設ける。次いで、第１配線層１０２ａ及び第２配線層１０２ｂを含む配線層１０２を形成した。ここで、溝部Ｃ及び配線層１０２はフォトリソグラフィ工程により形成されるが、これに限定されない。
【００５２】
その後、図５ｂのように、実施例１で形成されたキャパシタ本体１を基板１０１の溝部Ｃに内蔵した。誘電体層６（図３を参照）は、バインダー、可塑剤及び残量の誘電体物質を含むように形成した。ここで、キャパシタ本体１は、表面が平坦かつ緻密になるように外部電極物質層２ａの表面をジルコニアセラミックボール３を用いて乾式研磨し、上記外部電極物質層２ａの表面に銅から成るめっき層２ｂを形成して外部電極２を完成した。次いで、基板１０１とチップを電気的に通電できるように接続させるために、上記キャパシタ本体１をレーザー加工した。
【００５３】
この際、上述したように、基板１０１の溝部Ｃに内蔵されるキャパシタ本体１のめっき層２ａの表面平滑度、均一度及び厚さなどに応じてレーザー加工の程度とレーザー加工の正確度等が異なり、レーザー加工の程度とレーザー加工の正確度に応じてキャパシタ本体１及び基板１０１にクラックまたはデラミネーションが発生したり、破損または特性不良などの問題が誘発される可能性がある。しかし、本発明の実施例によると、キャパシタ本体１のめっき層２ａを形成する前にジルコニアセラミックボール３を用いて乾式研磨することで外部電極物質層２ａの表面が平坦かつ緻密になるため、めっき層２ａの表面も平坦、緻密、平滑化し、厚さが均一に形成される。
【００５４】
次いで、図５ｃのように、基板１０１の溝部Ｃに内蔵されたキャパシタ本体１上に第１配線層１０２ａ及び第２配線層１０２ｂの一部を露出する絶縁層１０３を形成して電子素子内蔵型印刷回路基板１００を完成した。
【００５５】
［比較例１］
ジルコニアセラミックボール３を用いてキャパシタ本体１の表面を乾式研磨しないことを除いて実施例１と同様の方法でキャパシタ本体１を製作した。
【００５６】
［比較例２］
ジルコニアセラミックボール３を用いてキャパシタ本体１の表面を乾式研磨しないことを除いて実施例２と同様の方法でキャパシタ本体１を製作した後、外部電極物質層２ａの表面に銅から成るめっき層２ｂを形成した。
【００５７】
［比較例３］
ジルコニアセラミックボール３を用いてキャパシタ本体１の表面を乾式研磨しないことを除いて実施例３と同様の方法でキャパシタ本体１を製作した後、外部電極物質層２ａの表面に銅から成るめっき層２ｂを形成した。次いで、平滑度をより綿密に観察するためにめっき層２ｂ上にニッケル（Ｎｉ）と錫（Ｓｎ）をめっきした。
【００５８】
以下、図６ａから図１５ｃのイメージを参照して本発明の実施例１から実施例３、比較例１から比較例３について説明する。
【００５９】
図６ａから図６ｅは、本願発明の実施例１により、ジルコニアセラミックボール３を用いて表面を乾式研磨したキャパシタ本体１のイメージであり、図７ａから図７ｅは、比較例１によって表面を乾式研磨しないキャパシタ本体１のイメージである。
【００６０】
図６ａから図７ｅのイメージから分かるように、ジルコニアセラミックボール３を用いて表面を乾式研磨したキャパシタ本体１の表面は、乾式研磨しないキャパシタ本体１の表面に比べて均一な緻密度と平坦度を有することが分かる。
【００６１】
図８ａから図８ｅは、本願発明の実施例２により、ジルコニアセラミックボール３を用いて表面が乾式研磨されたキャパシタ本体１を製作した後、外部電極物質層２ａの表面に銅から成るめっき層２ｂを形成したキャパシタ本体１のイメージであり、図９ａから図９ｄは、比較例２により、表面を乾式研磨せずに外部電極物質層２ａの表面に銅から成るめっき層２ｂを形成したキャパシタ本体１のイメージである。
【００６２】
図８ａから図９ｄのイメージから分かるように、ジルコニアセラミックボール３を用いて表面を乾式研磨した後に銅から成るめっき層２ｂを形成したキャパシタ本体１の表面は、表面を乾式研磨せずに銅から成るめっき層２ｂを形成したキャパシタ本体１の表面に比べて均一な緻密度と平坦度を有することが分かる。
【００６３】
図１０ａから図１０ｃは、本願発明の実施例３により、表面が乾式研磨されたキャパシタ本体１の外部電極物質層２ａの表面に銅から成るめっき層２ｂを形成して外部電極２を完成し、平滑度をより綿密に観察するためにめっき層２ｂ上にニッケル（Ｎｉ）と錫（Ｓｎ）をめっきしたキャパシタ本体１のイメージであり、図１１ａから図１１ｃは、比較例３により、表面を乾式研磨せずに銅から成るめっき層２ｂを形成した後、平滑度をより綿密に観察するためにめっき層２ｂ上にニッケル（Ｎｉ）と錫（Ｓｎ）をめっきしたキャパシタ本体１のイメージである。
【００６４】
図１０ａから図１１ｃのイメージから分かるように、ジルコニアセラミックボール３を用いて表面を乾式研磨し、銅から成るめっき層２ｂを形成した後、ニッケル（Ｎｉ）と錫（Ｓｎ）をめっきしたキャパシタ本体１の表面は、表面を乾式研磨せずに銅から成るめっき層２ｂを形成した後、ニッケル（Ｎｉ）と錫（Ｓｎ）をめっきしたキャパシタ本体１の表面に比べて均一な緻密度と平坦度を有することが分かる。
【００６５】
図１２ａから図１５ｃは、本願発明の実施例４により、表面が乾式研磨されたキャパシタ本体１の外部電極物質層２ａの表面に銅から成るめっき層２ｂを形成し、キャパシタ本体１を基板１０１の溝部Ｃに内蔵した電子素子内蔵基板１０１のイメージである。
【００６６】
図１２ａから図１５ｃのイメージから分かるように、ジルコニアセラミックボール３を用いて表面が乾式研磨されたキャパシタ本体１を製作した後、外部電極物質層２ａの表面に銅から成るめっき層２ｂを形成し、これを溝部Ｃに内蔵した基板１０１においてめっき層２ｂの表面平滑度、緻密度及び均一度を向上させて、キャパシタの内蔵後、レーザー加工による基板１０１及び積層セラミックキャパシタのクラック、デラミネーション、破損などは観察されなかった。
【００６７】
本発明によると、外部電極めっき層の表面平滑度、緻密度及び均一度を向上できる積層セラミックキャパシタの製造方法を提供することができる。
【００６８】
また、積層セラミックキャパシタの外部電極めっき層の表面平滑度、緻密度及び均一度を向上させて、キャパシタの内蔵後、レーザー加工により発生する基板及び積層セラミックキャパシタのクラック、デラミネーション、破損及び特性不良を防止することができる。
【００６９】
本発明は、上述した実施例及び添付された図面によってり限定されるものではなく、本発明の技術的思想を外れない範囲内において様々な形態の置換、変形及び変更が可能であることは当技術分野において通常の知識を有する者には自明である。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図６ｅ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図７ｅ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図８ｅ】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図９ｄ】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１２ａ】
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【図１２ｂ】
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【図１２ｃ】
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【図１３ａ】
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【図１３ｂ】
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【図１３ｃ】
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【図１４ａ】
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【図１４ｂ】
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【図１４ｃ】
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【図１５ａ】
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【図１５ｂ】
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【図１５ｃ】
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