(57)【要約】【課題】安定した動作を実行可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬの交差部で両配線間に接続されたメモリセルＭＣとを備える。メモリセルＭＣは、絶縁層２６にて構成されて、金属酸化膜２６を含みエネルギー印加によって抵抗値を可逆的に変化させる可変抵抗素子ＶＲと、金属酸化膜２４ｂを含み、可変抵抗素子ＶＲと直列接続されたＭＩＩＭダイオードＤＩとを備える。金属酸化膜２６の誘電率は、金属酸化膜２４ｂの誘電率よりも低い。金属酸化膜２６の物理膜厚は、金属酸化膜２４ｂの物理膜厚よりも厚い。【選択図】図４
2011066313.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の配線と、
これら複数の第１の配線と交差する複数の第２の配線と、
前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルとを備え、
前記メモリセルは、
第１の金属酸化膜を含み、エネルギー印加によって抵抗値を可逆的に変化させる可変抵抗素子と、
第２の金属酸化膜を含み、前記可変抵抗素子と直列接続されたダイオードと
を備え、
前記第１の金属酸化膜の誘電率が前記第２の金属酸化膜の誘電率よりも低い、及び前記第１の金属酸化膜の物理膜厚が前記第２の金属酸化膜の物理膜厚より厚い、の少なくとも一方である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の第１の配線と、
これら複数の第１の配線と交差する複数の第２の配線と、
前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルとを備え、
前記メモリセルは、
第１の金属酸化膜を含み、エネルギー印加によって抵抗値を可逆的に変化させる可変抵抗素子と、
第２の金属酸化膜を含み、前記可変抵抗素子と直列接続されたダイオードと
を備え、
前記第２の金属酸化膜中のシリコン又はアルミニウムの濃度は、前記第１の金属酸化膜中のシリコン又はアルミニウムの濃度よりも高い
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
複数の第１の配線と、
これら複数の第１の配線と交差する複数の第２の配線と、
前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルとを備え、
前記メモリセルは、
第１の金属酸化膜を含み、エネルギー印加によって抵抗値を可逆的に変化させる可変抵抗素子と、
第２の金属酸化膜を含み、前記可変抵抗素子と直列接続されたダイオードと
を備え、
前記第２の金属酸化膜の金属／酸素比は、前記第１の金属酸化膜の金属／酸素比よりも低い
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記ダイオードは、第１の電極を介して前記第１の配線と接続されると共に第２の電極を介して前記可変抵抗素子と接続され、
前記可変抵抗素子は、第３の電極を介して前記第２の配線と接続され、
前記第１の電極の面積は、前記第２の電極の面積よりも大きく、前記第２の電極の面積は、前記第３の電極の面積よりも大きい
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子を用いた不揮発性半導体装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。（特許文献１）。
【０００４】
この抵抗変化型メモリは、トランジスタに変えてダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易であり、３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
【０００５】
ここで、ダイオードとして、シリコン系ダイオードを採用すると、成膜や不純物活性化温度が高くなる。よって、熱付加的に、メモリとなる層を多段に積層させることは困難となる。また、シリコン系ダイオードは、薄膜化が困難であるため、メモリとなる層の加工時のアスペクトが高くなり、歩留まり劣化の主要因となる。
【０００６】
これに対して、ＭＩＩＭダイオードは、バンドギャップと誘電率の異なる２種類以上の絶縁膜を積層して形成されるので、絶縁膜の低温形成が可能であり、薄膜化が容易である。
【０００７】
しかしながら、従来の抵抗変化型メモリでは、外部からのエネルギーによって、初期状態の可変抵抗素子に電流パスを形成させるフォーミング動作が必要とされる。このフォーミング動作によって、ＭＩＩＭダイオードに用いられる酸化膜が劣化し、リードディスターブや、プログラムディスターブが生じる。すなわち、抵抗変化型メモリの動作が、安定して行なわれないという問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−３４４３４９号公報、段落００２１
【特許文献２】特開２００９−９４３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置は、複数の第１の配線と、これら複数の第１の配線と交差する複数の第２の配線と、前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルとを備え、前記メモリセルは、第１の金属酸化膜を含み、エネルギー印加によって抵抗値を可逆的に変化させる可変抵抗素子と、第２の金属酸化膜を含み、前記可変抵抗素子と直列接続されたダイオードとを備え、前記第１の金属酸化膜の誘電率が前記第２の金属酸化膜の誘電率よりも低い、及び前記第１の金属酸化膜の物理膜厚が前記第２の金属酸化膜の物理膜厚より厚い、の少なくとも一方であることを特徴とする。
【００１１】
本発明の一態様に係る不揮発性半導体記憶装置は、複数の第１の配線と、これら複数の第１の配線と交差する複数の第２の配線と、前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルとを備え、前記メモリセルは、第１の金属酸化膜を含み、エネルギー印加によって抵抗値を可逆的に変化させる可変抵抗素子と、第２の金属酸化膜を含み、前記可変抵抗素子と直列接続されたダイオードとを備え、前記第２の金属酸化膜中のシリコン又はアルミニウムの濃度は、前記第１の金属酸化膜中のシリコン又はアルミニウムの濃度よりも高い
ことを特徴とする
【００１２】
本発明の一態様に係る不揮発性半導体記憶装置は、複数の第１の配線と、これら複数の第１の配線と交差する複数の第２の配線と、前記第１及び第２の配線の交差部で両配線間に接続されたメモリセルとを備え、前記メモリセルは、第１の金属酸化膜を含み、エネルギー印加によって抵抗値を可逆的に変化させる可変抵抗素子と、第２の金属酸化膜を含み、前記可変抵抗素子と直列接続されたダイオードとを備え、前記第２の金属酸化膜の金属／酸素比は、前記第１の金属酸化膜の金属／酸素比よりも低いことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、安定した動作を実行可能な不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１及びその周辺回路の回路図である。
【図３】メモリセルアレイ１の一部の斜視図である。
【図４】図３のＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図５】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図６】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図７】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図８】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図９】第２実施形態に係る不揮発性半導体記憶装置のメモリセル１つ分の断面図である。
【図１０】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１６】
［第１実施形態］
[構成]
先ず、図１を参照して、本発明の第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置（不揮発性メモリ）のブロック図である。
【００１７】
第１実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１、カラム制御回路２、ロウ制御回路３、データ入出力バッファ４、アドレスレジスタ５、コマンドＩ／Ｆ６、ステートマシン７、及びパルスジェネレータ８を有する。
【００１８】
メモリセルアレイ１は、互いに交差するように形成された複数のワード線（第１配線）ＷＬ及び複数のビット線（第２配線）ＢＬ、及びワード線ＷＬ及びビット線ＢＬの交差部に設けられたメモリセルＭＣを有する。メモリセルＭＣは、後述するＲｅＲＡＭ（可変抵抗素子）、及びＭＩＩＭダイオード（非オーミック素子）を使用して形成されている。
【００１９】
カラム制御回路２は、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。
【００２０】
ロウ制御回路３は、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する。
【００２１】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。
【００２２】
アドレスレジスタ５は、外部からデータ入出力バッファ４に供給されたアドレスを、カラム制御回路２及びロウ制御回路３に送る。
【００２３】
コマンド・インターフェイス６は、ホストからデータ入出力バッファ４に供給されたコマンドを受け付ける。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００２４】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００２５】
パルスジェネレータ８は、ステートマシン７によって制御される。この制御により、パルスジェネレータ８は、任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００２６】
次に、第１実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図２は、メモリセルアレイ１及びその周辺回路の回路図である。
【００２７】
不揮発性半導体記憶装置は、図２に示すように、上述したメモリセルアレイ１、選択回路２ａ（カラム制御回路２の一部）、及び選択回路３ａ（ロウ制御回路３の一部）を有する。
【００２８】
各ワード線ＷＬの一端は、選択回路３ａに接続されている。各ビット線ＢＬの一端は、選択回路２ａに接続されている。メモリセルＭＣは、直列接続されたＭＩＩＭダイオード（整流素子）ＤＩ、及び可変抵抗素子ＶＲにて構成されている。ＭＩＩＭダイオードＤＩのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。可変抵抗素子ＶＲは、エネルギー印加によって抵抗値を可逆的に変化させる。
【００２９】
図２に示す２行２列目のメモリセルＭＣを対象に各種動作を実行する場合、ワード線ＷＬ１を「Ｌ」から「Ｈ」にし、その他ワード線ＷＬ０、ＷＬ２を「Ｌ」に保持する。そして、ビット線ＢＬ１を「Ｈ」から「Ｌ」にし、その他ビット線ＢＬ０、ＢＬ２を「Ｈ」に保持する。ここで、メモリセルＭＣに印加する電圧は、書込み動作時に電圧Ｖｓｅｔとし、消去動作時に電圧Ｖｒｅｓｅｔとし、読み出し動作時に電圧Ｖｒｅａｄとする。これら電圧の大小関係は、Ｖｒｅａｄ＜Ｖｒｅｓｅｔ＜Ｖｓｅｔとなる。
【００３０】
なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳで、選択回路２ａを介して、個別にセンスアンプに接続される。また、メモリセルアレイ１は、図２に示した回路とは、ＭＩＩＭダイオードＤＩの極性を逆にして、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。
【００３１】
次に、図３を参照して、メモリセルアレイ１の積層構造について説明する。図３は、メモリセルアレイ１の積層構造を示す概略斜視図である。
【００３２】
メモリセルアレイ１は、図３に示すように、ワード線ＷＬ（ＷＬ０〜ＷＬ２）として機能する第１配線層１０、メモリセルＭＣとして機能するメモリ層２０、及びビット線ＢＬ（ＢＬ０〜ＢＬ２）として機能する第２配線層３０を有する。
【００３３】
第１配線層１０は、図３に示すように、Ｘ方向に所定ピッチをもってＹ方向に延びるように形成されている。第１配線層１０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等にて構成されている。
【００３４】
メモリ層２０は、図３に示すように、第１配線層１０の上面に柱状に形成されている。メモリ層２０は、Ｘ方向及びＹ方向に所定ピッチをもってマトリクス状に形成されている。
【００３５】
第２配線層３０は、図３に示すように、Ｘ方向に一列に配列されたメモリ層２０の上面に接するように形成されている。第２配線層３０は、Ｙ方向に所定ピッチをもってＸ方向に延びるように形成されている。第２配線層３０も、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等にて構成されている。
【００３６】
次に、メモリ層２０の詳細な積層構造について説明する。図４は、図３のＩ−Ｉ’断面図である。
【００３７】
メモリ層２０は、図４に示すように、ＭＩＩＭダイオードＤＩからなる整流素子層２１、及び可変抵抗素子ＶＲとして機能する可変抵抗層２２を有する。整流素子層２１のＸＹ平面の断面積は、可変抵抗層２２のＸＹ平面の断面積よりも大きくなるように構成されている。
【００３８】
整流素子層２１は、図４に示すように、第１配線層１０上に順次積層された電極膜２３、絶縁膜２４ａ、金属酸化膜２４ｂ、及び電極膜２５を有する。電極膜２３は、直上に延びるように形成され、その下面及び上面は断面積Ｄ１を有する。同様に、絶縁膜２４ａは、直上に延びるように形成され、その下面及び上面は断面積Ｄ１を有する。金属酸化膜２４ｂは、テーパ状に形成され、その下面は断面積Ｄ１を有し、その上面は断面積Ｄ２（Ｄ２＜Ｄ１）を有する。電極膜２５は、直上に延びるように形成され、その上面及び下面は断面積Ｄ２を有する。
【００３９】
電極膜２３、及び電極膜２５は、酸化膜に接するため、耐酸化性を有する材料にて構成されている。例えば、電極膜２３、及び電極膜２５は、チタンナイトライド、タンタルナイトライド、又は、これらにアルミやシリコンを含む材料、若しくは白金、金、ルテニウムオキサイド等の酸化物導電体にて構成されている。
【００４０】
絶縁膜２４ａは、比誘電率が１０以下の材料にて構成され、金属酸化膜２４ｂは、比誘電率が１０以上の材料にて構成されている。例えば、絶縁膜２４ａは、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、又はアルミナにて構成されている。金属酸化膜２４ｂは、遷移金属酸化膜（例えば、ハフニア、ジルコニア、チタニア、タンタルオイサイド等）にて構成されている。
【００４１】
可変抵抗層２２は、図４に示すように、積層された電極膜２５、金属酸化膜２６、及び電極膜２７にて構成されている。すなわち、可変抵抗層２２は、整流素子層２１と共に電極膜２５を共有している。
【００４２】
金属酸化膜２６は、テーパ状に形成され、その下面は断面積Ｄ２を有し、その上面は断面積Ｄ３（Ｄ３＜Ｄ２）を有する。電極膜２７は、直上に延びるように形成され、その下面及び上面は断面積Ｄ３を有する。
【００４３】
金属酸化膜２６は、印加される電圧により、その抵抗値を変化させるように構成されている。金属酸化膜２６の誘電率は、金属酸化膜２４ｂの誘電率よりも低い。また、金属酸化膜２６の物理膜厚は、金属酸化膜２４ｂの物理膜厚よりも厚い。金属酸化膜２６は、ＣＭＯＳプロセスとの親和性から、遷移金属酸化膜（例えば、ハフニア、ジルコニア、チタニア、タンタルオキサイドなど）にて構成されている。なお、電極膜２７は、電極膜２３、２５と同様の材料で構成されている。
【００４４】
［製造方法］
次に、図５〜図８を参照して、第１実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図５〜図８は、第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【００４５】
先ず、図示しない半導体基板上にＣＭＯＳ作成工程を用いて、メモリセルアレイ１の周辺回路を形成する（図示略）。次に、上記半導体基板上にプラズマＣＶＤ（PECVD：Plasma Enhanced Chemical Vapor Deposition)を用いて、シリコン酸化膜からなる層間絶縁層２０１を形成する。続いて、図５に示すように、ダマシン工程を用いて、層間絶縁層２０１中にタングステンからなる第１配線層１０を形成する。ここで、第１配線層１０の形成は、物理蒸着（PVD：Physical Vapor Deposition）で行なっても、化学蒸着（CVD： Chemical Vapor Deposition）で行なってもよい。ダマシン工程を用いる場合には、ＣＶＤの方が、ＰＶＤよりもカバレッジに優れているので、ＣＶＤで行なうことが望ましい。
【００４６】
次に、図６に示すように、第１配線層１０の上に、ＰＶＤ又は原子層堆積法（ALD： Atomic Layer Deposition）を用いて、膜２０３、２０４ａ、２０４ｂ、２０５〜２０７を順次形成する。
【００４７】
膜２０３は、耐酸化性のある材料（チタンナイトライド、タンタルナイトライド等）を、例えば５〜２０ｎｍの厚みで堆積させて形成される。
【００４８】
膜２０４ａは、シリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜を、例えば０．５〜２０ｎｍの厚みで堆積させて形成される。ここで、シリコン酸窒化膜は、ＡＬＤ又はＰＶＤによってシリコン酸化膜を形成した後、ラジカル窒化法を用いてシリコン酸化膜に窒素を導入して形成してもよい。さらに、膜２０４ａを形成後、３００℃〜７００℃の不活性ガス又は、窒素ガス、又はこれらに膜２０３が酸化されない程度の微量酸素を添加した雰囲気で改質アニールをすると、ＭＩＩＭダイオードＤＩの逆方向のリーク電流が低減される。
【００４９】
膜２０４ｂは、遷移金属酸化膜(ハフニア、ジルコニア、チタニア、タンタルオキサイドなど)を、例えば１〜５ｎｍの厚みで堆積させて形成される。さらに、膜２０４ｂを形成後、３００℃〜７００℃の不活性ガス又は、窒素ガス、又はこれらに膜２０３が酸化されない程度の微量酸素を添加した雰囲気でアニールをすると、ＭＩＩＭダイオードＤＩの逆方向のリーク電流が低減される。
【００５０】
膜２０５は、耐酸化性のある材料（チタンナイトライド、タンタルナイトライド等）を、例えば５〜２０ｎｍの厚みで堆積させて形成される。
【００５１】
膜２０６は、遷移金属酸化膜(ハフニア、ジルコニア、チタニア、タンタルオキサイドなど)を、例えば５〜２０ｎｍの厚みで堆積させて形成される。膜２０６は、ＰＶＤにより遷移金属膜を成膜した後、４００℃―６００℃の低温の酸化性雰囲気で遷移金属膜を熱酸化することにより形成してもよい（第１方法）。或いは、膜２０６は、ＰＶＤにより遷移金属膜を成膜した後、室温から６００℃程度で酸素ラジカルを含む雰囲気に遷移金属膜を曝すことにより形成してもよい（第２方法）。ここで、第２方法は、ＡＬＤやＰＶＤで直接成膜するよりも、金属酸化膜２６をフォーミングする電圧が下がるので、好ましい。
【００５２】
膜２０７は、耐酸化性のある材料（チタンナイトライド、タンタルナイトライド等）を、例えば５〜２０ｎｍの厚みで、堆積させて形成される。
【００５３】
続いて、図７に示すように、膜２０７の上にレジストを塗布し、フォトリソグラフィー技術を用いて、そのレジストをパターニングして、マスク２０９を形成する。
【００５４】
次に、図８に示すように、マスク２０９を用いたリアクティブイオンエッチング（RIE：Reactive Ion Etching）により、膜２０７から膜２０３までを一括にエッチングする。この工程により、膜２０３は、電極膜２３となる。膜２０４ａは、絶縁膜２４ａとなる。膜２０４ｂは、金属酸化膜２４ｂとなる。膜２０５は、電極膜２５となる。膜２０６は、金属酸化膜２６となる。膜２０７は、電極膜２７となる。
【００５５】
図８に示す工程においては、膜２０７から膜２０３までに意図的にテーパがつくような条件で、エッチングが行なわれる。例えば、温度を通常よりも５０℃〜１００℃程度下げて、エッチングを行なう。或いは、オーバーエッチ量を通常よりも少なくする。以上、図５〜図８に示す工程により、第１配線層１０、及びメモリ層２０が形成される。
【００５６】
図８の後、ＰＥＣＶＤ又は塗布により、電極膜２７の上層まで絶縁膜を形成する。続いて、その絶縁膜を電極膜２７の上面までＣＭＰにより平坦化する。そして、ＰＥＣＶＤ又は塗布により、層間絶縁層を形成後、ダマシン工程を用いて、第２配線層３０を形成する。
【００５７】
［効果］
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。第１実施形態において、金属酸化膜２６の誘電率は、金属酸化膜２４ｂの誘電率よりも低い。また、金属酸化膜２６の物理膜厚は、金属酸化膜２４の物理膜厚よりも厚い。これら構成によって、整流素子層２１（金属酸化膜２４ｂ）にかかる電圧は、可変抵抗層２２（金属酸化膜２６）にかかる電圧よりも小さくなる。したがって、ＭＩＩＭダイオードＤＩを構成する絶縁膜２４ａ、金属酸化膜２４ｂは、フォーミング動作による劣化を抑制することができる。すなわち、第１実施形態は、データ保持特性、プログラムディスターブ、リードディスターブに強い構成となる。
【００５８】
また、第１実施形態において、電極膜２３の面積は、電極膜２５の面積よりも大きく、電極膜２５の面積は、電極膜２７の面積よりも大きい。この構成により、第１実施形態は、上記効果と同様に、整流素子層２１（金属酸化膜２４ｂ）にかかる電圧は、可変抵抗層２２（金属酸化膜２６）にかかる電圧よりも小さくなり、さらに、データ保持特性、プログラムディスターブ、リードディスターブに強い構成となる。
【００５９】
また、第１実施形態において、絶縁膜２４ａは、比誘電率が１０以下の材料にて構成され、金属酸化膜２４ｂは、比誘電率が１０以上の材料にて構成されている。この構成により、第１実施形態は、絶縁膜２４ａと金属酸化膜２４ｂとの間に誘電率の差、バンドギャップの差が生じ、ＭＩＩＭダイオードＤＩの逆方向リーク電流を低減しつつ、順方向電流を確保することができる。
【００６０】
[第２実施形態]
[構成]
次に、図９を参照して、第２実施形態に係るメモリ層２０の積層構造を説明する。図９は、第２実施形態に係るメモリ層２０の断面図である。なお、第２実施形態において、第１実施形態と同一の構成については、同一符号を付し、その説明を省略する。
【００６１】
メモリ層２０は、図１１に示すように、第１実施形態と異なる形状の可変抵抗層２２ａを有する。可変抵抗層２２ａは、第１実施形態の金属酸化膜２６の代わりに金属酸化膜２６ａを有し、さらに、側壁膜２８を有する。
【００６２】
金属酸化膜２６ａは、第１実施形態と同様の材料にて構成され、その形状のみが第１実施形態と異なる。金属酸化膜２６ａは、直上に延びるように形成され、その下面及び上面は断面積Ｄ３を有する。
【００６３】
側壁膜２８は、電極膜２５の上面に形成されている。側壁膜２８は、金属酸化膜２６ａの側面及び電極膜２７の側面を取り囲むように形成されている。側壁膜２８は、シリコン酸化膜、又はシリコン窒化膜にて構成されている。
【００６４】
[製造方法]
次に、図１０〜図１２を参照して、第２実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【００６５】
先ず、第１実施形態の図５〜図７に示す工程を実行する。第２実施形態においては、図７の後に、図１０に示すように、膜２０５の上面まででエッチングを止める。この工程により、膜２０６は、金属酸化膜２６ａとなる。膜２０７は、電極膜２７となる。
【００６６】
次に、図１１に示すように、マスク２０９を剥離し、金属酸化膜２６ａの側面及び電極膜２７の側面に側壁膜２８を形成する。側壁膜２８は、ＡＬＤやＰＥＣＶＤ等により、シリコン酸化膜、又はシリコン窒化膜を成膜し、その後にそれらの膜をエッチングすることによって、形成される。
【００６７】
続いて、図１２に示すように、側壁膜２８をマスクとして、膜２０５から膜２０３までを一括エッチングする。この工程により、膜２０３は、電極膜２３となる。膜２０４ａは、絶縁膜２４ａとなる。膜２０４ｂは、金属酸化膜２４ｂとなる。膜２０５は、電極膜２５となる。図１２に示す工程においては、膜２０５から膜２０３までに意図的にテーパがつくような条件で、エッチングが行なわれる。
【００６８】
[効果]
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態において、金属酸化膜２６ａの下面及び上面は、第１実施形態と異なり、断面積Ｄ３を有する。これにより、第２実施形態は、可変抵抗層２２に流れる電流密度を第１実施形態よりも稼ぐことができる。
【００６９】
[第３実施形態]
[構成]
次に、第３実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。なお、第３実施形態において、第１及び第２実施形態と同一の構成については、同一符号を付し、その説明を省略する。
【００７０】
第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態の図４と略同様の構成を有する。ただし、第３実施形態においては、金属酸化膜２４ｂ、及び金属酸化膜２６を構成する材料が、第１実施形態と異なる。
【００７１】
金属酸化膜２４ｂ、及び金属酸化膜２６は、第１実施形態と同様に、遷移金属酸化膜（例えば、ハフニア、ジルコニア、チタニア、タンタルオイサイド等）にて構成されている。一方、金属酸化膜２４ｂ中のシリコン又はアルミニウムの濃度は、金属酸化膜２６中のシリコン又はアルミニウムの濃度よりも高く、この点、第３実施形態は、第１実施形態と異なる。
【００７２】
[製造方法]
次に、第３実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。第３実施形態の製造方法は、第１実施形態の図５〜図８に示す工程と略同様である。ただし、図６に示す膜２０４ｂ、及び膜２０６を堆積させる工程が、第１実施形態と異なる。
【００７３】
第３実施形態において膜２０４ｂ及び膜２０６を堆積させる工程は、以下に示す第１〜第４製造方法のいずれか１つの製造方法で実行される。
【００７４】
第１製造方法においては、シリコンやアルミニウムをターゲットに含ませて、ＰＶＤを実行する。第２製造方法においては、シリコンやアルミニウム（又はシリコン酸化物やアルミナ）のターゲットを遷移金属酸化物と共にコスパッタする。
【００７５】
第３製造方法においては、ジクロロシラン、ジシラン、ＴＤＭＡＳ等のシリコンソースを供給して、ＡＬＤを実行する。第４製造方法においては、ＰＶＤ、ＡＬＤにより、遷移金属酸化膜とシリコン酸化膜、又はアルミナを積層させて、その後熱処理を行い、それらの膜を構成する材料を混合する。
【００７６】
[効果]
次に、第３実施形態に係る不揮発性半導体記憶装置の効果について説明する。第３実施形態において、金属酸化膜２４ｂ中のシリコン又はアルミニウムの濃度は、金属酸化膜２６中のシリコン又はアルミニウムの濃度よりも高い。これによって、金属酸化膜２４ｂの絶縁耐圧が増加する。また、金属酸化膜２４ｂ、及び金属酸化膜２６は、ハフニア、ジルコニア、チタニア、タンタルオイサイドにて構成され、これら材料によって、上記絶縁耐圧は大幅に増加する。したがって、第３実施形態は、フォーミング動作時に、ＭＩＩＭダイオードＤＩを構成する金属酸化膜２４ｂの劣化を抑制することができる。すなわち、フォーミング動作後のＭＩＩＭダイオードＤＩの逆方向リーク電流が低く抑えられ、第３実施形態は、データ保持特性、プログラムディスターブ、リードディスターブに強い構成となる。
【００７７】
[第４実施形態]
[構成]
次に、第４実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。なお、第４実施形態において、第１〜第３実施形態と同一の構成については、同一符号を付し、その説明を省略する。
【００７８】
第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態の図４と略同様の構成を有する。ただし、第４実施形態においては、金属酸化膜２４ｂ、及び金属酸化膜２６を構成する材料が、第１実施形態と異なる。
【００７９】
金属酸化膜２４ｂ、及び金属酸化膜２６は、第１実施形態と同様に、遷移金属酸化膜（例えば、ハフニア、ジルコニア、チタニア、タンタルオイサイド等）にて構成されている。一方、金属酸化膜２４ｂの金属／酸素比は、金属酸化膜２６の金属／酸素比よりも小さく、この点、第４実施形態は、第１実施形態と異なる。具体的に、金属酸化膜２４ｂは、ストイキオメトリーに近い酸素／金属比を有し、金属酸化膜２６は、ストイキオメトリーよりも金属を過剰に含む酸素／金属比を有する。
【００８０】
[製造方法]
次に、第４実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。第４実施形態の製造方法は、第１実施形態の図５〜図８に示す工程と略同様である。ただし、図６に示す膜２０４ｂ、及び膜２０６を堆積させる工程が、第１実施形態と異なる。
【００８１】
第４実施形態において膜２０４ｂ及び膜２０６を堆積させる工程は、以下に示す第１〜第５製造方法のいずれか１つの製造方法で実行される。
【００８２】
第１製造方法においては、金属リッチとした組成のターゲットを用いて、ＰＶＤを実行する。第２製造方法においては、金属のターゲットを絶縁物のターゲットと共にコスパッタする。
【００８３】
第３製造方法においては、ＰＶＤにより金属膜を成膜した後、３００℃〜６００℃の熱酸化、或いはラジカル酸化を行なう。第４製造方法においては、ストイキオメトリーな膜が形成される温度より高温で、金属ソースの吸着量を増やすか、或いは酸化剤の供給量を極端に減少させてＡＬＤを実行する。
【００８４】
第５製造方法においては、ＡＬＤによってストイキオメトリーな金属酸化膜を形成後、金属薄膜を形成する。その後、２００℃〜５００℃程度の不活性ガス雰囲気、若しくは微酸素添加雰囲気にて熱処理を行なう。
【００８５】
[効果]
次に、第４実施形態に係る不揮発性半導体記憶装置の効果について説明する。第４実施形態において、金属酸化膜２４ｂの金属／酸素比は、金属酸化膜２６の金属／酸素比よりも小さい。これによって、第４実施形態において、金属酸化膜２６は、第１〜第３実施形態よりも低電圧でフォーミング可能となる。したがって、第４実施形態は、フォーミング動作時に、ＭＩＩＭダイオードＤＩを構成する金属酸化膜２４ｂの劣化を抑制することができる。すなわち、第４実施形態は、データ保持特性、プログラムディスターブ、リードディスターブに強い構成となる。
【００８６】
［その他実施形態］
以上、半導体記憶装置の実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００８７】
例えば、第１実施形態においては、金属酸化膜２６の誘電率は、金属酸化膜２４ｂの誘電率よりも低く（第１状態）、且つ金属酸化膜２６の物理膜厚は、金属酸化膜２４ｂの物理膜厚よりも厚い（第２状態）。しかしながら、本発明において、金属酸化膜２６及び金属酸化膜２４ｂは、少なくとも上記第１状態及び第２状態のいずれか一方となるように構成されていれば良い。
【００８８】
また、第３及び第４実施形態は、第２実施形態のように側壁膜２８を有する構成であってもよい。
【符号の説明】
【００８９】
１…メモリセルアレイ、  ２…カラム制御回路、  ３…ロウ制御回路、  ４…データ入出力バッファ、  ５…アドレスレジスタ、  ６…コマンド・インターフェイス、  ７…ステートマシン、  ８…パルスジェネレータ、  １０…第１配線層、  ２０…メモリ層、  ３０…第２配線層、  ＷＬ…ワード線、  ＢＬ…ビット線、  ＭＣ…メモリセル、  ＶＲ…可変抵抗素子、  ＤＩ…ＭＩＩＭダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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