(57)【要約】【課題】  ＬＤＭＯＳ型トランジスタなどの半導体装置が動作中に生ずる経時的な特性変動を抑制すると共に、高耐圧かつ低オン抵抗が実現される半導体装置およびその製造方法を提供する。【解決手段】  Ｎ型半導体層１０２に、深さが１μｍより小さいＰ型の第１ドレインオフセット領域１０３と、深さが第１ドレインオフセット領域１０３より小さく、不純物濃度が第１ドレインオフセット領域１０３より大きいＰ型の第２ドレインオフセット領域１０５と、第１ドレインオフセット領域１０３より深いＮ型のボディ領域１０６と、Ｎ型のソース領域１０７およびドレイン領域１０４とを設ける。またＬＯＣＯＳ酸化膜からなる絶縁膜１１０と、ゲート絶縁膜１０８を介して形成されたゲート電極１０９とをＮ型半導体層１０２上に備える構造とする。【選択図】  図１
2011243919.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型を有する半導体層と、
前記半導体層の表面部に形成された第２導電型を有する第１不純物領域と、
前記第１不純物領域に接触するように隣接して形成された第１導電型を有するボディ領域と、
前記ボディ領域とは離間して前記第１不純物領域に形成されると共に第２導電型を有し、その深さが前記第１不純物領域よりも小さい第２不純物領域と、
前記ボディ領域の表面部に形成された第２導電型を有するソース領域と、
前記第２不純物領域の表面部に形成された第２導電型を有するドレイン領域と、
前記ソース領域の、前記ドレイン領域に近い側の端部の上から前記第１不純物領域の上にわたる領域に、ゲート絶縁膜を介して形成されたゲート電極と
を備えたことを特徴とする半導体装置。
【請求項２】
前記ボディ領域の深さは前記第１不純物領域より大きく、前記ボディ領域の境界の極大曲率を有する部分は前記第１不純物領域の底部より下方に位置することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１不純物領域の深さは１μｍより小さいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２不純物領域の不純物濃度は前記第１不純物領域より大きいことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第２不純物領域は、その表面において前記ドレイン領域の前記ソース領域に近い側の端部から前記ソース領域へ向かって１μｍ以下の範囲に形成されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記半導体層の下に、第１導電型を有すると共に前記半導体層より大きい不純物濃度の埋め込み層が形成されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記第２不純物領域の境界の極大曲率を有する部分のうち、前記ソース領域に近い側の部分が前記第１不純物領域の内部に含まれると共に、前記第２不純物領域の一部が前記第１不純物領域の外部へ水平方向に露出していることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
第１導電型を有する半導体層と、
前記半導体層の表面部に形成された第２導電型を有する第１不純物領域と、
前記第１不純物領域に接触するように隣接して形成された第１導電型を有する第１ボディ領域と、
前記第１ボディ領域とは離間して前記第１不純物領域に形成されると共に第２導電型を有し、その深さが前記第１不純物領域よりも小さい第２不純物領域と、
前記第１ボディ領域の表面部に形成された第２導電型を有する第１ソース領域と、
前記第２不純物領域の表面部に形成された第２導電型を有する第１ドレイン領域と、
前記第１ソース領域の、前記第１ドレイン領域に近い側の端部の上から前記第１不純物領域の上にわたる領域に、ゲート絶縁膜を介して形成されたゲート電極と
を備えた第１の半導体装置、および、
前記半導体層と、
前記半導体層の表面部に形成され、前記第２不純物領域と同一の深さおよび不純物濃度を有する第２導電型の第２ボディ領域と、
前記第２ボディ領域とは離間して前記半導体層の表面部に形成されると共に第１導電型を有する第３不純物領域と、
前記第２ボディ領域の表面部に形成された第１導電型を有する第２ソース領域と、
前記第３不純物領域の表面部に形成された第１導電型を有する第２ドレイン領域と、
前記第２ソース領域の、前記第２ドレイン領域に近い側の端部の上から前記半導体層の上にわたる領域に、ゲート絶縁膜を介して形成されたゲート電極と
を備えた第２の半導体装置と
を有することを特徴とする半導体装置。
【請求項９】
第１導電型を有する半導体層の表面部に第２導電型を有する第１不純物領域を形成する工程と、
前記第１不純物領域の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記第１不純物領域に第１導電型を有する不純物を導入し、ボディ領域を形成する工程と、
前記ボディ領域が形成される位置から離間した前記第１不純物領域の所定位置に第２導電型を有する不純物を導入し、その深さが前記第１不純物領域よりも小さい第２不純物領域を形成する工程と、
前記ゲート電極をマスクとして前記ボディ領域に第２導電型を有する不純物を導入し、ソース領域を形成する工程と、
前記第２不純物領域に第２導電型を有する不純物を導入し、ドレイン領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板に第１導電型を有する不純物を導入し、前記半導体層より大きい不純物濃度を有する埋め込み層を形成する工程と、前記埋め込み層上に前記半導体層を形成する工程とをさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
請求項８に記載された半導体装置において、前記第２不純物領域と前記第２ボディ領域とを同一の工程で同時に形成することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１不純物領域の深さは１μｍより小さいことを特徴とする請求項９または１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に高耐圧のＭＯＳ型半導体装置の構造とその製造方法に関するものである。
【背景技術】
【０００２】
高耐圧ＭＯＳ型半導体装置、特にＬＤＭＯＳ（Lateral Double Diffused MOS）型半導体装置は無線基地局用の回路、情報家電、車載用半導体集積回路、ＬＥＤドライバＩＣ、あるいはモータードライバＩＣといったほとんどの製品分野に利用されている。その動作電圧領域も幅広く、十数Ｖから数十Ｖ程度である。半導体製品の中で例えば各種のドライバＩＣにおいては、特に低消費電力やチップサイズ縮小が進められている一方で一層の高耐圧かつ低オン抵抗が要求されている。
【０００３】
ＬＤＭＯＳ型を含むＤＭＯＳ型半導体装置は、ソース領域とボディ領域を形成する場合に互いに異なる導電型の不純物に拡散広がり差が出ることを利用してチャネルを形成するので短いチャネル長を容易に得ることができ、これを通じて低オン抵抗化が図れるという特徴を持つ。このＤＭＯＳ型半導体装置に対してさらなる高耐圧化、低オン抵抗化を実現するための技術開発が継続して行われている。
【０００４】
しかしながら、他の一般的な高耐圧デバイスと同じくＤＭＯＳ型半導体装置においても高耐圧化と低オン抵抗化は互いにトレードオフの関係にあることは避けられない。このトレードオフ関係に影響を与える主要な構成要素の一つとしてドレインオフセット領域が挙げられる。高耐圧化を図るためには例えばこのドレインオフセット領域を低不純物濃度としていかに空乏層を広げるかがポイントとなり、一方さらに低オン抵抗化するためには、ドレインオフセット領域を高不純物濃度にしていかに抵抗成分を低減させるかがポイントとなるからである。
【０００５】
特許文献１にはＬＤＭＯＳトランジスタにおいて、上記のような高耐圧化とオン抵抗の低減化を図れる技術が提案されている。図１１は特許文献１に記載されているＮチャネル型ＬＤＭＯＳトランジスタの断面図である。図１１によれば、Ｐ型の半導体基板１上にＰ型ウエル領域２１が形成され、その領域内にＮ−層２２およびＰ型ボディー領域３が設けられている。また、ボディー領域３内にはソース領域となるＮ型拡散領域４が形成され、Ｎ−層２２内にはドレイン領域となるＮ型拡散領域５が形成されている。この構造においては、特にＮ−層２２をゲート電極７の下方で浅くし（第１のＮ−層２２Ａ）、ドレイン領域５近傍で深く形成（第２のＮ−層２２Ｂ）している。
【０００６】
そして上記Ｎ−層２２はヒ素およびリンの二重イオン注入によって形成され、基板表層部の第１のＮ−層２２Ａの不純物濃度を高く、第２のＮ−層２２Ｂの不純物濃度を低く設定している。このようにゲート電極７の下方で第１のＮ−層２２Ａの不純物濃度を高くしてオン抵抗を小さくし電流を流れやすくしている。またドレイン領域５近傍の第２のＮ−層２２Ｂの不純物濃度を低くして空乏層が拡大しやすくしこれによって高耐圧化を図っているのである。
【０００７】
ＤＭＯＳ型半導体装置の耐圧を向上させると共にオン抵抗を低減させ、両者のトレードオフを改良する技術は特許文献２にも記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１６４８６０号公報
【特許文献２】特開平９−２６０６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１が開示するような従来の高耐圧ＭＯＳ型半導体装置の構成は高耐圧化と低オン抵抗化を一応実現させるものではあるが以下のような課題を有していた。すなわち、上に述べたように図１１に示すＬＤＭＯＳトランジスタのＮ−層２２はその形成方法によれば、Ｎ型の不純物濃度が第１のＮ−層２２Ａおよび第２のＮ−層２２Ｂの表面層側で特に高く、第２のＮ−層２２Ｂの下層部分で低い分布を有している。従ってＮ−層２２の不純物濃度はＬＯＣＯＳ酸化膜９の界面付近でも高くなっていると考えられる。このトランジスタのソース領域（Ｎ型拡散領域４）とドレイン領域（Ｎ型拡散領域５）間に高電圧を印加するとＮ−層２２とＰ型ボディー領域３、およびＮ−層２２とＰ型ウエル領域２１との間に形成されるＰＮ接合が逆バイアス状態となるのでＮ−層２２内部に空乏層が広がる。
【００１０】
しかしＬＯＣＯＳ酸化膜９との界面近傍が高不純物濃度となっているためにこの部分においては空乏化が促進されず、等ポテンシャル線が垂直方向からＬＯＣＯＳ酸化膜９の界面方向へ大きく傾き、ＬＯＣＯＳ酸化膜９へ向かう方向への高電界が生じる。特にＬＯＣＯＳ酸化膜９のゲート電極７下方のバーズビーク周辺で電界が強くなる傾向がある。このＮ−層２２の高電界部分では、電界によって加速されて高エネルギーを得た電子が発生し、ＬＯＣＯＳ酸化膜９とＮ−層２２との界面付近に注入されて固定電荷となりやすい。固定電荷はＬＯＣＯＳ酸化膜９の界面近傍におけるＮ−層２２内の電界分布を徐々に変化させる。
【００１１】
このようにしてトランジスタが高電圧下で動作する時間が累積するに従って耐圧をはじめとする諸特性が経時的に変化したり、あるいは接合リークの増加につながる可能性が高くなる。そして実使用の状況によっては安定した特性を維持することが困難になり信頼性低下につながる。  
【００１２】
以上の課題に鑑み、本発明は動作中に経時的な電気的諸特性の変動を抑制して信頼性の低下を防止し、また高い耐圧と低オン抵抗を両立させることのできる半導体装置とその製造方法を提供することを目的とする。なお本発明においては、上記課題のうち少なくとも一つを解決できればよいものとする。
【課題を解決するための手段】
【００１３】
前記課題を解決するための、本発明に係る半導体装置は、第１導電型を有する半導体層と、前記半導体層の表面部に形成された第２導電型を有する第１不純物領域と、前記第１不純物領域に接触するように隣接して形成された第１導電型を有するボディ領域と、前記ボディ領域とは離間して前記第１不純物領域に形成されると共に第２導電型を有し、その深さが前記第１不純物領域よりも小さい第２不純物領域と、前記ボディ領域の表面部に形成された第２導電型を有するソース領域と、前記第２不純物領域の表面部に形成された第２導電型を有するドレイン領域と、前記ソース領域の、前記ドレイン領域に近い側の端部の上から前記第１不純物領域の上にわたる領域に、ゲート絶縁膜を介して形成されたゲート電極とを備えたものである。
【００１４】
この半導体装置において、前記ボディ領域の深さが前記第１不純物領域より大きく、前記ボディ領域の境界の極大曲率を有する部分が前記第１不純物領域の底部より下方に位置するものとすることができる。
【００１５】
また、この半導体装置における特に望ましい形態は、前記第１不純物領域の深さを１μｍより小さく形成した構成を有するものであり、半導体装置の動作中の経時的な電気特性の変動を抑制する。
【００１６】
さらに前記第２不純物領域の不純物濃度を前記第１不純物領域より大きくすることが望ましく、半導体装置の低いオン抵抗を得ることができる。また半導体装置の電気特性の変動抑制をより確実なものとするために、前記第２不純物領域を、その表面において前記ドレイン領域の前記ソース領域に近い側の端部から前記ソース領域へ向かって１μｍ以下の範囲に形成されるようにする。
【００１７】
さらに本発明に係るこの半導体装置においては、前記半導体層の下に、第１導電型を有すると共に前記半導体層より大きい不純物濃度の埋め込み層を形成してもよい。また、前記第２不純物領域の境界の極大曲率を有する部分のうち、前記ソース領域に近い側の部分が前記第１不純物領域の内部に含まれると共に、前記第２不純物領域の一部が前記第１不純物領域の外部へ水平方向に露出するようにしてもよい。
【００１８】
上記課題を解決するための、本発明に係る別の半導体装置は、第１導電型を有する半導体層と、前記半導体層の表面部に形成された第２導電型を有する第１不純物領域と、前記第１不純物領域に接触するように隣接して形成された第１導電型を有する第１ボディ領域と、前記第１ボディ領域とは離間して前記第１不純物領域に形成されると共に第２導電型を有し、その深さが前記第１不純物領域よりも小さい第２不純物領域と、前記第１ボディ領域の表面部に形成された第２導電型を有する第１ソース領域と、前記第２不純物領域の表面部に形成された第２導電型を有する第１ドレイン領域と、前記第１ソース領域の、前記第１ドレイン領域に近い側の端部の上から前記第１不純物領域の上にわたる領域に、ゲート絶縁膜を介して形成されたゲート電極とを備えた第１の半導体装置、および、前記半導体層と、前記半導体層の表面部に形成され、前記第２不純物領域と同一の深さおよび不純物濃度を有する第２導電型の第２ボディ領域と、前記第２ボディ領域とは離間して前記半導体層の表面部に形成されると共に第１導電型を有する第３不純物領域と、前記第２ボディ領域の表面部に形成された第１導電型を有する第２ソース領域と、前記第３不純物領域の表面部に形成された第１導電型を有する第２ドレイン領域と、前記第２ソース領域の、前記第２ドレイン領域に近い側の端部の上から前記半導体層の上にわたる領域に、ゲート絶縁膜を介して形成されたゲート電極とを備えた第２の半導体装置とを有するものである。
【００１９】
次に上記課題を解決するための本発明に係る半導体装置の製造方法は、第１導電型を有する半導体層の表面部に第２導電型を有する第１不純物領域を形成する工程と、前記第１不純物領域の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記第１不純物領域に第１導電型を有する不純物を導入し、ボディ領域を形成する工程と、前記ボディ領域が形成される位置から離間した前記第１不純物領域の所定位置に第２導電型を有する不純物を導入し、その深さが前記第１不純物領域よりも小さい第２不純物領域を形成する工程と、前記ゲート電極をマスクとして前記ボディ領域に第２導電型を有する不純物を導入し、ソース領域を形成する工程と、前記第２不純物領域に第２導電型を有する不純物を導入し、ドレイン領域を形成する工程とを含むものである。
【００２０】
この製造方法においては、半導体基板に第１導電型を有する不純物を導入し、前記半導体層より大きい不純物濃度を有する埋め込み層を形成する工程と、前記埋め込み層上に前記半導体層を形成する工程とをさらに含むようにしてもよい。
【００２１】
また本発明係る上記別の半導体装置は、前記第２不純物領域と前記第２ボディ領域とを同一の工程で同時に形成することによって製造することができる。
【００２２】
また本発明に係る半導体装置は、前記第１不純物領域の深さを１μｍより小さく製造することが望ましい。
【発明の効果】
【００２３】
本発明に係る半導体装置は、上記のように第１不純物領域と、その領域に形成され第１不純物領域より小さい深さを有する第２不純物領域を備えるものである。特に第１不純物領域の深さを１μｍより小さく形成した場合は、その表面部に局所的に極端に大きい電界が発生することを防止して電界強度を緩和し、耐圧を向上させることができる。そしてこれを通じて半導体装置の動作中の経時的な電気特性の変動を抑制することができる。
【００２４】
また第２不純物領域の深さを第１不純物領域の深さよりも小さくし、その上で第２不純物領域の不純物濃度を第１不純物領域より大きくした場合は、電界強度が最大となる領域を第１不純物領域の表面部から離れた内部に発生させることができる。これによっても半導体装置の動作中の経時的な電気特性の変動を抑制することができる。さらに第２不純物領域の大きい不純物濃度は半導体装置の低オン抵抗の実現に寄与するものである。
【００２５】
また本発明に係る上記以外の構成も後に説明する各実施形態から分かるように種々の有益な効果を奏するものである。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態に係る半導体装置の断面図。
【図２】本発明の第１の実施形態に係る半導体装置の平面レイアウト図。
【図３】本発明に係る半導体装置のドレインオフセット領域における不純物濃度プロファイル。
【図４】本発明に係る第２の実施形態として、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明に係る第２の実施形態として、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図６】本発明に係る第２の実施形態として、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】本発明の第３の実施形態に係る半導体装置の断面図。
【図８】本発明の第４の実施形態に係る半導体装置の断面図。
【図９】本発明の第４の実施形態に係る半導体装置の平面レイアウト図。
【図１０】本発明の第５の実施形態に係る半導体装置の断面図。
【図１１】従来のＬＤＭＯＳトランジスタを示す断面図。
【発明を実施するための形態】
【００２７】
以下、本発明の各実施の形態について図面を参照しながら詳細に説明する。なお、各実施の形態を説明するための具体的な例としては基本的にＰチャネル型の高耐圧半導体装置を取ることとする。なお、各実施形態で使用している材料および数値などは例示であって、それらに本発明が限定されることはない。さらに本発明の技術思想の範囲を逸脱しない範囲で、各実施形態を適宜変更することは可能であり、さらに実施形態同士の組み合わせなども可能である。
【００２８】
（実施形態１）
図１は本発明の第１の実施形態に係る半導体装置、特に高電圧で駆動するＰチャネルＬＤＭＯＳ型トランジスタの断面図であり、図２はその平面パターンを示す平面レイアウト図である。そして図１は図２のＡ−Ｂ線に沿う断面を示している。図１および図２は単体のトランジスタを示すものであってもよいし、また低電圧駆動のＭＯＳ型トランジスタなど他の半導体素子を有する半導体集積回路の一部を示すものであってもよい。
【００２９】
図１を参照して断面構成を説明すると、まずＰ型のシリコン基板（半導体基板）１０１上に厚さが４μｍ〜６μｍで平均不純物濃度が１．０×１０１５ｃｍ−３〜５×１０１５ｃｍ−３のＮ型半導体層１０２が形成されている。この半導体層１０２はシリコン基板１０１にＮ型不純物を熱拡散するかまたはシリコン基板１０２上にエピタキシャル法で形成することができる。以上のように半導体層１０２はＮ型半導体基板の一部とすることもできるが、本発明においてはこの層が半導体基板自体からなるか、あるいはエピタキシャル層からなるかに係らず半導体層１０２と定義する。
【００３０】
この半導体層１０２の表面部にはＰ型の第１不純物領域として第１ドレインオフセット領域１０３が設けられる。第１ドレインオフセット領域１０３は例えばその表面からの深さが０．９μｍであり、またＰ型不純物のピーク濃度は１×１０１６ｃｍ−３〜５×１０１７ｃｍ−３である。第１ドレインオフセット領域１０３の表面からの深さは少なくとも１μｍ以下、特に１μｍより小さくすることが後に説明するように望ましい。第１ドレインオフセット領域１０３の所定部分に、第１ドレインオフセット領域１０３を貫通してＮ型ボディ領域１０６が形成され、その表面からの深さは例えば１．２μｍである。
【００３１】
図１においては、ボディ領域１０６は第１ドレインオフセット領域１０３を貫通して形成されたものであるが、それら両領域はＰＮ接合を境界として接触するように隣接していると見なすことができる。従って図１のように形成する他、半導体層１０２のボディ領域１０６を形成すべき領域に第１ドレインオフセット領域１０３が形成されないようにした上でこの両者が接触するように形成してもよい。ボディ領域１０６の内部にはさらに高濃度のＰ型不純物層としてソース領域１０７が形成される。
【００３２】
ボディ領域１０６およびソース領域１０７の位置から水平方向に離間して、第１ドレインオフセット領域１０３の表面部に、Ｐ型の第２不純物領域として第２ドレインオフセット領域１０５が設けられ、その深さは第１ドレインオフセット領域１０３より浅く、またＰ型不純物のピーク濃度は第１ドレインオフセット領域１０３よりも大きい。第２ドレインオフセット領域１０５を構成するＰ型不純物のピーク濃度は例えば５×１０１７ｃｍ−３〜１×１０１８ｃｍ−３とすることができる。
【００３３】
図３は、図１に示す完成後の半導体装置において第１ドレインオフセット領域１０３および第２ドレインオフセット領域１０５の両方が形成されているドレイン領域１０４中央部直下の不純物濃度プロファイルの一例を示す図である。ただしドレイン領域１０４の不純物濃度プロファイルは示していない。図３の曲線ａが第１ドレインオフセット領域１０３のＰ型不純物濃度プロファイルであり、曲線ｂが第２ドレインオフセット領域１０５のＰ型不純物濃度プロファイルであり、また、ほぼ直線となっているｃが半導体層１０２のＮ型不純物濃度プロファイルである。図３に示す例では半導体層１０２の不純物濃度は約２×１０１５ｃｍ−３である。これらによれば第１ドレインオフセット領域１０３の深さは０．９μｍ、第２ドレインオフセット領域１０５の深さは０．６５μｍとなる。
【００３４】
上記のように第２ドレインオフセット領域１０５は第１ドレインオフセット領域１０３の表面部に形成されており、しかもその深さを第１ドレインオフセット領域１０３より小さく形成するので、第１ドレインオフセット領域１０３の底部は少なくともＬＤＭＯＳ型トランジスタが形成される半導体層１０２の領域内ではほぼ平坦であり、表面からの深さは一様である。ドレイン領域１０４は高濃度のＰ型不純物層として第２ドレインオフセット領域１０５の内部に形成される。
【００３５】
ボディ領域１０６とドレイン領域１０４間に位置する第１ドレインオフセット領域１０３上から第２ドレインオフセット領域１０５の表面上を通り、ソース領域１０７あるいはボディ領域１０６に近い側のドレイン領域１０４端部にかけてＬＯＣＯＳ酸化膜からなる厚い絶縁膜１１０が形成されている。この絶縁膜１１０はドレイン領域１０４の前記と反対側端部から外部に向かっても形成される。またソース領域１０７の端部およびボディ領域１０６上から第１ドレインオフセット領域１０３上を経て絶縁膜１１０の端部に至る領域に形成された、シリコン酸化膜などからなるゲート絶縁膜１０８を介すると共に、ゲート絶縁膜１０８上から厚い絶縁膜１１０上にまで延在するようにゲート電極１０９が形成されている。
【００３６】
図１に示した半導体装置は平面視では図２のようなパターンレイアウトを有する。図２は半導体装置の全体構成を示すものであり、シリコン基板１０１（図１参照）上のＮ型半導体層１０２の所定の領域を矩形で帯状の素子分離領域１１４が区画し、素子分離領域１１４で区画された半導体層１０２の領域内に半導体装置が形成される。この素子分離領域１１４は通常ＰＮ接合による分離領域からなるが、半導体層１０２に設けた深いトレンチ内に絶縁材料を埋め込んだトレンチ分離としてもよい。第１ドレインオフセット領域１０３はこの領域内のほとんど大部分を占有するように矩形に設けられる。第１ドレインオフセット領域１０３の中央部に長尺の長方形のソース領域１０７が配置され、その周囲を囲むようにボディ領域１０６が配置される。
【００３７】
また、ソース領域１０７またはボディ領域１０６を線対称軸とすると共にそれらの左右両側方向へ所定距離だけ離間して長尺のドレイン領域１０４およびその周囲を取り囲む第２ドレインオフセット領域１０５が配置される。図２の場合、ドレイン領域１０４の長手方向とソース領域１０７の長手方向とが平行なるように、また前者が後者より長手方向の長さが大きくなるように形成されているが後者の方を大きくすることも可能である。図２に示した点線はＬＯＣＯＳ酸化膜からなる絶縁膜１１０の端部境界線を示すものであり、絶縁膜１１０の開口の境界とドレイン領域１０４の境界はほぼ一致する。ゲート電極１０９はソース領域１０７の端部からボディ領域１０６、第１ドレインオフセット領域１０３、および絶縁膜１１０の一部上にかけて、ソース領域１０７およびボディ領域１０６を取り囲むように形成される。
【００３８】
図１には示していないが、ドレイン領域１０４上には全面に形成された層間絶縁膜を開口した複数の矩形のコンタクトホール１１１が設けられており、コンタクトホール１１１上に設けた図示しない金属配線を通じて外部に電気的接続される。一方ソース領域１０７で囲まれる所定部にはＮ型のボディコンタクト領域１１２が形成されている。ボディコンタクト領域１１２が形成される領域にはソース領域１０７を構成するＰ型不純物が導入されておらずＮ型のボディ領域１０６が表面に直接露出し、この領域に高濃度のＮ型不純物を追加導入してボディコンタクト領域１１２が形成される。従ってボディコンタクト領域１１２はボディ領域１０６と連続している。またソース領域１０７上およびボディコンタクト領域１１２上にも前記層間絶縁膜を開口した複数の矩形のコンタクトホール１１３が設けられ、コンタクトホール１１３上に形成した図示しない１つの金属配線を通じて外部に電気接続される。従ってソース領域１０７はボディコンタクト領域１１２あるいはボディ領域１０６に短絡している。
【００３９】
以上が第１の実施形態に係る半導体装置の構成である。この半導体装置では特に第１ドレインオフセット領域１０３の表面からの深さが従来のＬＤＭＯＳトランジスタなどの高耐圧半導体装置より小さく、具体的に１μｍより小さい。本発明に係る半導体装置において、例えばシリコン基板１０１、半導体層１０２、ソース領域１０７、およびゲート電極１０９に接地電位を与え、ドレイン領域１０４に負の高電圧を印加すると、第１ドレインオフセット領域１０３とボディ領域１０６とで形成する第１ＰＮ接合、および第１ドレインオフセット領域１０３と半導体層１０２とで形成する第２ＰＮ接合から第１ドレインオフセット領域１０３内へ空乏層が広がる。本実施形態以降に述べるすべての実施形態においても耐圧について説明するときは、半導体装置は上記のようにバイアスされるものとする。
【００４０】
第１ドレインオフセット領域１０３の深さを小さくしたことにより第２ＰＮ接合から上方への空乏層拡大の効果が有効に現れ、第１ドレインオフセット領域１０３全体を空乏化することができる。第１ドレインオフセット領域１０３の深さ（１μｍより小さい範囲内）と不純物濃度を最適に調整すれば、この状態で少なくとも第２ドレインオフセット領域１０５のソース領域１０７に近い方の端部からボディ領域１０６のドレイン領域１０４に近い方の端部に至る第１ドレインオフセット領域１０３の表面部における電界強度分布を均一な状態に近づけることができ、特に第１ＰＮ接合付近における電界強度を緩和することができる。このようにして半導体装置の耐圧を向上させることが可能となる。
【００４１】
さらに上に述べたように、第１ドレインオフセット領域１０３内の電界強度を平滑化できるので、その内部の等ポテンシャル線が概ね垂直となり、横方向にほぼ一定したポテンシャル勾配を形成するようにできることと、第１ドレインオフセット領域１０３の表面部に特に突出して大きい電界強度ピークを発生しなくすることができることにより、電子のような電荷が絶縁膜１１０に注入され、絶縁膜１１０中に固定電荷が生成されることが大幅に抑制される。こうして半導体装置動作中の特性経時変化に関する信頼性を向上させることができる。
【００４２】
本発明に係る半導体装置はまた、ドレイン領域１０４の周辺の第１ドレインオフセット領域１０３内に、それより深さの小さい第２ドレインオフセット領域１０５を設けている。第２ドレインオフセット領域１０５の不純物濃度を第１ドレインオフセット領域１０３の不純物濃度より高くしたことにより、第１および第２ドレインオフセット領域が全体として低抵抗化するので半導体装置のオン抵抗も低減させることができる。
【００４３】
一方、第２ドレインオフセット領域１０５の深さを第１ドレインオフセット領域１０３より小さくし、第１ドレインオフセット領域１０３内に第２ドレインオフセット領域１０５を取り込んだことと、第２ドレインオフセット領域１０５が比較的高不純物濃度であることにより、第２ドレインオフセット領域１０５の境界近傍で不純物濃度勾配が急峻になり、ドレイン領域１０４に高電圧を印加したとき、第２ドレインオフセット領域１０５境界の特に曲率が極大となる部分で空乏層の広がりが抑制され高電界が発生する。
【００４４】
第１ドレインオフセット領域１０３表面部の水平方向の電界強度分布は上に説明したとおり全体として平滑化され平均的な電界強度値は低くされているので、本発明による半導体装置では最大電界強度を、従来のような第１ドレインオフセット領域１０３の表面部に発生させるのに代わって第２ドレインオフセット領域１０５境界の曲率極大部近傍で発生させることが可能となる。このように最大電界強度の発生位置を第１ドレインオフセット領域１０３の内部に移動させることも絶縁膜１１０への電荷注入が低減し、半導体装置の信頼性が向上することに寄与している。本発明による半導体装置の耐圧は最大電界強度となる第１ドレインオフセット領域１０３内部で耐圧が決まりやすくなるが、これに起因して耐圧が劣化することはなく、所定の耐圧を維持することができる。
【００４５】
第２ドレインオフセット領域１０５は図１に示すように絶縁膜１１０の下面とオーバーラップする部分を備えており、比較的高不純物濃度であるためにこの部分で電界強度が大きくなり絶縁膜１１０への電荷注入の可能性および耐圧劣化の可能性も考えられる。しかし本発明では上記オーバーラップ部分の絶縁膜１１０の下面に沿う長さを小さくして、この部分の電界強度が第２ドレインオフセット領域１０５境界の曲率極大部近傍における電界強度以上とならないように抑制することができる。
【００４６】
具体的には第２ドレインオフセット領域１０５のオーバーラップ部分を水平方向に測定して１μｍ以下とする、あるいは第２ドレインオフセット領域１０５の形成範囲をドレイン領域１０４のソース領域１０７に近い側の端部から１μｍ以下とすることが望ましく、例えば６０Ｖ耐圧クラスの高耐圧ＬＤＭＯＳトランジスタ、およびそれを含む半導体集積回路に有効である。
【００４７】
本発明に係る半導体装置はその他の利点も備えている。例えば第２ドレインオフセット領域１０５は第１ドレインオフセット領域１０３よりも浅く形成するので、第１ドレインオフセット領域１０３の底面から実質的には下方にほとんど突出せず、当該底面は概ね平坦である。これによって高い耐圧が維持される。また、ボディ領域１０６の境界の曲率極大部分が第１ドレインオフセット領域１０３の底面から下方に突出するように、すなわち第１ドレインオフセット領域１０３よりもボディ領域１０６を深く形成しているので上に述べた第１ＰＮ接合の曲率は小さくなり、この部分での電界集中は回避できて耐圧を向上させることができる。
【００４８】
（実施形態２）
本発明の第２の実施形態は、第１の実施形態に係る半導体装置の製造方法を提供するものである。図４〜図６は当該第２の実施形態に係る半導体装置の製造方法を示す工程断面図であり、図１と同じくＰチャネルＬＤＭＯＳ型トランジスタ部分を示している。まず、図４（ａ）に示すように、Ｐ型シリコン基板１０１上にエピタキシャル法を用いて厚さが４μｍ〜６μｍのＮ型半導体層１０２を形成する。半導体層１０２はシリコン基板１０１にリンなどＮ型不純物をイオン注入した後、高温長時間の熱拡散によって形成することもできる。
【００４９】
次に図４（ｂ）に示すように半導体層１０２の所定の領域にボロンをイオン注入した後、ボロンを熱拡散させることで半導体層１０２の表面からの深さが１μｍより小さい第１ドレインオフセット領域１０３を形成する。次いで図４（ｃ）に示すように半導体層１０２の表面上の所定の領域に公知の選択酸化法を用いてＬＯＣＯＳ酸化膜からなる絶縁膜１１０を成長させる。さらに図５（ａ）に示すように全面に熱酸化を施し、絶縁膜１１０が形成されず表面が露出している第１ドレインオフセット領域１０３の表面にゲート絶縁膜１０８を成長させる。
【００５０】
次に全面にＮ型不純物を高濃度に含有するシリコン膜をＣＶＤ法を用いて成長させた後、リソグラフィー法でシリコン膜の必要部分に図示しないがレジスト膜のマスクパターンを形成し、シリコン膜を選択的にドライエッチングしてゲート電極１０９を形成する。この際シリコン膜に続いてゲート絶縁膜１１０も選択的にエッチングし除去する。この後、ドライエッチングに使用したレジスト膜を除去しゲート電極１０９上に端部を有すると共に不要領域を被覆する図示しないレジストパターンを形成し、図５（ｂ）に示すように前記レジストパターンおよびゲート電極１０９をマスクとして、第１ドレインオフセット領域１０３にリンイオン１１５を選択的に注入し、Ｎ型注入層１１６を形成する。このように前記レジストパターンに加えてゲート電極１０９もイオン注入用のマスクの一部として活用することで、ゲート電極１０９に対するセルフアラインでの注入が可能となり、ゲート電極１０９に対するＮ型注入層１１６の相対的位置ズレといった製造プロセス変動要因を除外することが可能となる。
【００５１】
次に図５（ｃ）に示すように、前記レジストパターンを除去した後、絶縁膜１１０の間に露出する所定位置の第１ドレインオフセット領域１０３上に開口を有する図示しない新たなレジストパターンを形成し、これをマスクとしてボロンイオン１１７をイオン注入してＰ型注入層１１８を形成する。次に図６（ａ）には図示していないがゲート電極１０９と他の部分との耐圧を十分に確保するため、ゲート電極１０９を構成しているシリコン膜を熱酸化し、ゲート電極１０９の表面上に薄いシリコン酸化膜を形成する。この熱酸化を伴う熱処理工程によってＮ型注入層１１６およびＰ型注入層１１８の不純物が活性化すると共に拡散し、それぞれボディ領域１０６、第２ドレインオフセット領域１０５が形成される。上記熱酸化による熱処理条件は第１ドレインオフセット領域１０３の深さと比較してボディ領域１０６の深さが大きく、同時に第２ドレインオフセット領域１０５の深さが小さくなるような温度および時間に設定する。
【００５２】
次に図６（ｂ）に示すように、ゲート電極１０９および絶縁膜１１０をマスクとしてボディ領域１０６および第２ドレインオフセット領域１０５にボロンイオンまたはフッ化ボロンイオン１１９、１２１を高濃度にイオン注入し、Ｐ型高濃度注入層１２０および１２２を形成する。このイオン注入は図６(ｂ)に示す以外の所定の領域、および図２に示すボディコンタクト領域１１２の部分をレジストパターンで被覆して行う。続いてこのレジストパターンを除去し、ボディコンタクト領域１１２を形成すべき部分に開口を有する新たなレジストパターンを形成し、これをマスクとしてリンイオンまたはヒ素イオンを高濃度にイオン注入する。
【００５３】
次に高温で熱処理を行い、注入した不純物イオンを活性化および拡散し、ソース領域１０７、ドレイン領域１０４およびボディコンタクト領域１１２を形成する。この熱処理は図６（ｃ）には図示していないが、ゲート電極１０９や絶縁膜１１０上を含む全面に層間絶縁膜を形成した後、この層間絶縁膜の密度を高めるための熱処理を利用してもよい。層間絶縁膜形成後は、ドレイン領域１０４、ソース領域１０７上の部分にそれぞれコンタクトホール１１１および１１３を形成し、その上にアルミニウムを主成分とする合金などの電極・配線を施して半導体装置が完成する。
【００５４】
（実施形態３）
図７は本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。本実施形態の半導体装置の平面レイアウトパターンは第１の実施形態の半導体装置の平面レイアウトパターン（図２参照）と同一であり、図７は図２におけるＡ−Ｂ線に沿う断面を表示している。図７が示す半導体装置は第１の実施形態の半導体装置とほぼ同じ構造を有しているので、同一部分には同一の符号を付与して説明を省略し、相違点を中心として説明する。第１の実施形態に係る半導体装置と同一の部分はそれらの形状、寸法、相対的位置、不純物濃度などが第１の実施形態と同一に形成されている。
【００５５】
本実施形態に係る半導体装置ではＰ型シリコン基板１０１とＮ型半導体層１０２との間に、Ｎ型半導体層１０２より極めて高不純物濃度（例えば１×１０１９ｃｍ−３以上）を有するＮ型埋め込み拡散層１３０が設けられる。このような構造は、シリコン基板１０１の少なくとも当該半導体装置を形成するべき領域の表面部にヒ素、アンチモンなどのＮ型不純物をイオン注入し、所定の熱処理を施して埋め込み拡散層１３０を形成した後、エピタキシャル法などを用いてＮ型半導体層１０２を形成することによって得ることができる。Ｎ型埋め込み拡散層１３０の形成工程の前後を除き、本実施形態に係る半導体装置は第２の実施形態による製造方法で製造することができる。
【００５６】
高不純物濃度を有する埋め込み拡散層１３０を設けることによってＮ型半導体層１０２の一部の抵抗を低減することができる。従ってＰ型のシリコン基板１０１、Ｎ型の半導体層１０２、Ｐ型のドレイン領域１０４で構成される寄生バイポーラトランジスタの電流増幅率が小さくなり、当該半導体装置の動作中に大電流が流れるのを防止することができる。例えばモーター駆動を制御するＩＣの場合、モーターを急減速させたときなどにモーターからＩＣ側に逆流する回生電流に基づく漏れ電流が原因となり、発生する電力損失を抑制することが可能となる。そのため埋め込み拡散層１３０のピーク不純物濃度を１×１０１９ｃｍ−３以上にすることが望ましい。
【００５７】
また埋め込み拡散層１３０を半導体層１０２の下に設けると、ドレイン領域１０４に高電圧を印加した場合、半導体層１０２内に生じる空乏層は埋め込み拡散層１３０方向へは広がり難くなるが第１ドレインオフセット領域１０３内部の方向へは広がりやすくなる。この効果によって絶縁膜１１０およびゲート電極１０９の直下に位置する第１ドレインオフセット領域１０３がより一層容易に空乏化し、その表面部における横方向の電界強度分布が平滑化され、また緩和されるのでボディ領域１０６と第１ドレインオフセット領域１０３とのＰＮ接合における耐圧をより向上させられると共に第１の実施形態と同様に半導体装置の特性の経時変化に関する信頼性が向上する。
【００５８】
一方、第２ドレインオフセット領域１０５が存在する第１ドレインオフセット領域１０３の部分においても半導体層１０２から上方へ向かって空乏層が延びやすくなるが、上記第２ドレインオフセット領域１０５の不純物濃度が高いのでそこで空乏層の拡大が抑制されてその境界近傍での電界強度が大きくなり、特に曲率が極大となる境界の箇所で半導体装置の耐圧が決定される確率が高くなる。上に述べたように埋め込み拡散層１３０の設置に起因して、半導体層１０２内に生じる空乏層は埋め込み拡散層１３０方向へ広がり難くなる反面、それを補償するように第１ドレインオフセット領域１０３内部の方向へ押し込むように広がりやすくなる。
【００５９】
しかし本実施の形態に係る半導体装置では第１ドレインオフセット領域１０３の深さを１μｍより浅く形成することを基本としているので、浅くした分だけ半導体層１０２の厚さ、すなわち第１ドレインオフセット領域１０３の底面から埋め込み拡散層１３０の上面までの距離が大きくなる。このため従来の構造と比較して垂直方向により広い範囲で半導体層１０２内部に空乏層が拡大できるスペースを確保できるので第２ドレインオフセット領域１０５の境界近傍における電界強度も緩和される。また半導体層１０２と埋め込み拡散層１３０との境界でも埋め込み拡散層１３０の不純物濃度が高いので空乏層の下方への広がりが抑制され電界強度が増大するが、半導体層１０２の厚さが厚いので半導体層１０２側により広範囲で空乏層が広がり電界強度が緩和されて耐圧低下を抑制することが可能である。
【００６０】
なお埋め込み拡散層１３０を形成する場合は、Ｎ型半導体層１０２の深さ（厚さ）を最初から十分に大きく設定しておくことによって耐圧低下を回避することも可能であるが、現実の半導体集積回路において半導体層１０２の深さは、図７に示した半導体装置だけでなく同一シリコン基板に集積する他のＭＯＳ型トランジスタ素子などの特性も考慮して決定されるので自由に設計変更することは困難である。
【００６１】
（実施形態４）
図８は本発明の第４の実施形態に係る半導体装置の構造を示す断面図であり、図９はその平面レイアウトパターンを示す平面図である。そして図８は図９におけるＣ−Ｄ線に沿う断面を表示している。図８および図９が示す半導体装置は第１の実施形態の半導体装置とほぼ同じ構造を有しているので、同一部分には同一の符号を付与して説明を省略し、相違点を中心として説明する。第１の実施形態に係る半導体装置と同一の符号を付した部分はそれらの形状、寸法、相対的位置、不純物濃度などが第１の実施形態と同一に形成されている。
【００６２】
本実施形態に係る半導体装置は、図８および図９に示すように第２ドレインオフセット領域１０５と第１ドレインオフセット領域１４０とがなす境界の曲率が極大となる部分のうち、少なくともソース領域１０７に近い方の部分を第１ドレインオフセット領域１４０内部に含み、第２ドレインオフセット領域１０５の一部が第１ドレインオフセット領域１４０の外部へ水平方向に露出した配置を有するものである。このような構成とすることはすなわち、図９のように第１ドレインオフセット領域１４０をソース領域１０７へ向かって縮小することであり、これによってその占有面積を低減させると同時に素子分離領域１１４も縮小して半導体装置の面積を縮小することができる。
【００６３】
図９に示すように具体的には平面的に見た第１ドレインオフセット領域１４０と半導体層１０２との境界のうち、ソース領域１０７からドレイン領域１０４への方向と垂直方向に延びる境界（第１ドレインオフセット領域１４０の端部のうち、ソース領域１０７からドレイン領域１０４への方向と垂直方向に延びる端部）が第２ドレインオフセット領域１０５の底部に接触するようにする。このように第１ドレインオフセット領域１４０の上記境界または端部が第２ドレインオフセット領域１０５とオーバーラップするように配置することが望ましい。
【００６４】
図８に示すように第２ドレインオフセット領域１０５の境界の、極大曲率を有する部分は２箇所であるが、ドレイン領域１０４に高電圧を印加した場合に電界集中により高電界が生じ耐圧を決定するのはソース領域１０７に近い側の極大曲率箇所である。これは空乏層は主として第１の実施形態において述べた第１ＰＮ接合からドレイン領域１０４に向かって伸びることが一因となっている。これに対して他方の曲率極大箇所では第１オフセット領域１４０より高不純物濃度の第２ドレインオフセット領域１０５と半導体層１０２とが直接ＰＮ接合を形成しているが、半導体層１０２の不純物濃度が第１ドレインオフセット領域１４０やボディ領域１０６よりかなり小さいのでこの部分での電界強度は比較的低くなる。
【００６５】
こうした状態にあるので第２ドレインオフセット領域１０５の一部が第１ドレインオフセット領域１４０の外部へ水平方向に露出した配置としても耐圧が劣化することがほとんどなく、第１および第３の実施形態による半導体装置と同様な効果を奏することができる。なお、本実施形態に係る半導体装置は第１ドレインオフセット領域１４０のパターン形状が第１の実施形態による半導体装置と異なるだけであるので、第２の実施形態による製造方法を用いて製造することができる。
【００６６】
（実施形態５）
図１０は本発明の第５の実施形態に係る半導体装置を示す断面図である。この半導体装置は半導体装置Ａ（第１の実施形態による半導体装置、具体的にはＰチャネルＬＤＭＯＳ型トランジスタ）および半導体装置Ｂ（具体的にはＮチャネルＬＤＭＯＳ型トランジスタ）を同一のシリコン基板上に備えるものである。半導体装置Ａについては第１の実施の形態として詳細に説明したので同一部分に同一符号を付与して説明を省略し、主として半導体装置Ｂについて説明する。
【００６７】
半導体装置Ｂにおいて、Ｐ型のシリコン基板１０１上に低不純物濃度のＮ型の半導体層１０２が形成されている。半導体層１０２の表面部にＰ型のボディ領域１５３が形成され、それと離間して半導体層１０２の所定の位置にＮ型ドレインオフセット領域１５１が形成されている。このＮ型ドレインオフセット領域１５１の不純物濃度は半導体層１０２より高く設定される。上記ボディ領域１５３内には高不純物濃度のＮ型ソース領域１５２が設けられ、また、図示していないが同じボディ領域１５３内には高不純物濃度のＰ型ボディコンタクト領域も形成される。このボディコンタクト領域は、半導体装置ＡのＮ型ボディコンタクト領域（図２の１１２）に対応するものであり、通常ボディ領域１５３と電気的に連続していると共にソース領域１５２と短絡させて使用する。
【００６８】
一方、Ｎ型ドレインオフセット領域１５１内には高不純物濃度のＮ型ドレイン領域１５０が設けられている。また半導体層１０２の表面上にはＬＯＣＯＳ酸化膜からなる絶縁膜１１０、シリコン酸化膜などからなるゲート絶縁膜１０８、ゲート電極１０９が半導体装置Ａと同じ配置で設けられる。以上の構成によればＮ型ドレインオフセット領域１５１の端部から絶縁膜１１０の直下、およびゲート電極１０９の直下を経てボディ領域１５３とのｐｎ接合領域に至る部分の半導体層１０２は半導体装置Ａにおける第１ドレインオフセット領域１０３に対応する低不純物濃度のＮ型ドレインオフセット領域として働く。半導体装置Ｂの平面レイアウトパターンは、各部の導電型は異なるが図２と同様に形成される。
【００６９】
半導体装置Ａにおいては、その耐圧を向上させ、また動作中の特性経時変化に関する信頼性を向上させるためにＰ型の第１ドレインオフセット領域１０３の深さが１μｍより小さくなるように形成し、さらに第２ドレインオフセット領域１０５を、第１ドレインオフセット領域１０３よりも浅く、且つオン抵抗を低減させるために最適な比較的高いＰ型不純物濃度で形成する。本実施形態による半導体装置が特に数十Ｖ〜数十Ｖ程度の範囲で動作するものであるとき、上記第２ドレインオフセット領域１０５の形成条件はＮチャネルＬＤＭＯＳ型トランジスタとしての半導体装置Ｂにおけるボディ領域１５３の形成条件と合致するので、これら領域は同一の工程で同時に形成することができる。こうして図１０に示す半導体装置では、第１の実施形態に係る半導体装置と同様の効果を奏すると共に、第２ドレインオフセット領域１０５とボディ領域１５３を別々の工程で形成する必要がなくなるので工程数が低減し、製造コスト上昇を抑制することができる。
【００７０】
図１０に示す半導体装置の製造方法の一例の概要を説明すると次のようになる。まずＰ型のシリコン基板１０１上にＮ型の半導体層１０２を形成する。次に半導体装置Ａを形成すべき半導体層１０２の領域にＰ型の第１ドレインオフセット領域１０３を形成する。その後、第１ドレインオフセット領域１０３および半導体装置Ｂの形成領域における半導体層１０２の表面上にＬＯＣＯＳ酸化膜からなる絶縁膜１１０を選択的に成長させる。続いて絶縁膜１１０が形成されなかった露出面にゲート絶縁膜１０８を成長させ、その上に半導体装置ＡおよびＢのゲート電極１０９を形成する。
【００７１】
半導体装置ＡのＮ型のボディ領域１０６用イオン注入を第１ドレインオフセット領域１０３の所定部分に行い、続いて半導体装置ＡのＰ型の第２ドレインオフセット領域１０５用および半導体装置ＢのＰ型のボディ領域１５３用を兼ねたイオン注入を同時に同条件で行う。さらに半導体装置ＢのＮ型ドレインオフセット領域１５１用イオン注入を半導体層１０２の所定部分に行う。
【００７２】
そしてゲート電極１０９の表面を酸化して薄い酸化膜を形成する工程や、独立に設定された熱処理を施し、ボディ領域１０６、第２ドレインオフセット領域１０５、ボディ領域１５３およびＮ型ドレインオフセット領域１５１を形成する。この工程により第２ドレインオフセット領域１０５およびボディ領域１５３の元の半導体層１０２の表面からの深さ、および不純物濃度（ピーク濃度）は実質的に同一となる。さらに半導体装置Ａのボディ領域１０６、第２ドレインオフセット領域１０５および図示していない半導体装置Ｂのボディコンタクト領域にＰ型不純物を高濃度に同時にイオン注入する。
【００７３】
次に半導体装置Ｂのボディ領域１５３、Ｎ型ドレインオフセット領域１５１および半導体装置Ａの図示していないボディコンタクト領域にＮ型不純物を高濃度に同時にイオン注入する。この後、高温熱処理を実行しＰ型ソース領域１０７、Ｐ型ドレイン領域１０４、Ｎ型ソース領域１５２、Ｎ型ドレイン領域１５０、半導体装置ＡおよびＢのボディコンタクト領域を形成する。
【００７４】
以上に述べた第１〜第５の実施形態に係る半導体装置は、図２や図９に示されるような、ソース領域を対称軸としてその左右に２つのドレイン領域を配置する構成を例示して説明したが、このレイアウトの片側半分、すなわち１つのソース領域および１つのドレイン領域をそれらの長手方向に互いに平行に対向させた配置にすることができる。また、本発明の各実施の形態では半導体装置を単体としたが、同一構成を有する複数の半導体装置をアレイに配列した構成も含むものである。
【００７５】
また上記の各実施形態で具体的な説明の対象とした半導体装置はＰチャネルＬＤＭＯＳ型トランジスタであるが、少なくともその半導体層１０２および半導体層１０２内に形成された各半導体不純物領域はＮ型とＰ型とを入れ替えた半導体装置としてもよい。また第３の実施形態ではさらに埋め込み拡散層１３０も導電型を入れ替えることができる。さらにシリコン基板１０１の伝導型も入れ替えることができる。
【産業上の利用可能性】
【００７６】
本発明に係る半導体装置は各実施の形態として例示したＬＤＭＯＳ型トランジスタのみならず、ドレインオフセット領域の機能に相当する不純物層を有する他の半導体装置、特に高耐圧半導体装置にも有用である。
【符号の説明】
【００７７】
１０１  シリコン基板
１０２  半導体領域
１０３、１４０  第１ドレインオフセット領域
１０４、１５０  ドレイン領域
１０５  第２ドレインオフセット領域
１０６、１５３  ボディ領域
１０７、１５２  ソース領域
１０８  ゲート絶縁膜
１０９  ゲート電極
１１０  絶縁膜
１１１、１１３  コンタクトホール
１１２  ボディコンタクト領域
１１４  素子分離領域
１１５  リンイオン
１１６  Ｎ型注入層
１１７  ボロンイオン
１１８  Ｐ型注入層
１１９、１２１  フッ化ボロンイオン
１２０、１２２  Ｐ型高濃度注入層
１３０  埋め込み拡散層
１５１  Ｎ型ドレインオフセット領域
【図１】
2011243919.tif 000003
【図２】
2011243919.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2011243919.tif 000010
【図９】
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【図１０】
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【図１１】
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