(57)【要約】【課題】微細化が進んだ場合であってもトランジスタのカットオフ特性を改善する。【解決手段】半導体基板１００上に形成されるｐ型ウェル２には、ビット線ＢＬの長手方向に沿って形成されたトレンチ３に素子分離絶縁膜４が埋め込まれている。素子分離絶縁膜４によりｐ型ウェル２が分離され、メモリトランジスタが形成される素子形成領域２Ａが形成される。素子分離絶縁膜４にはボロン等のｐ型不純物が注入されており、その不純物濃度は、ｐ型ウェル２の不純物濃度よりも大きい。【選択図】図２
2011003614.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成される半導体層と、
前記半導体層に第１方向を長手方向として形成されたトレンチに形成される第１素子分離絶縁膜と、
前記第１素子分離絶縁膜により前記半導体層を前記第１方向を長手方向として分離して形成される素子形成領域と、
前記素子形成領域上に形成されるメモリトランジスタと、
を備え、
前記第１素子分離絶縁膜、及び前記素子形成領域は第１導電型の不純物を有し、
前記第１素子分離絶縁膜における第１導電型の不純物の不純物濃度は、前記素子形成領域における第１導電型の不純物の濃度よりも大きい
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記素子形成領域の不純物濃度の分布は、前記第１方向に沿って略均一な分布である請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記素子形成領域には、複数の前記メモリトランジスタを前記第１方向に沿って直列接続してＮＡＮＤストリングが形成されるとともに、そのＮＡＮＤストリングの両端にそのＮＡＮＤストリングを選択するための選択ゲートトランジスタが形成され、
前記選択ゲートランジスタが形成された前記素子形成領域の不純物濃度の分布は、第１方向に沿って略均一な分布とされている
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
複数の前記メモリセルトランジスタが形成されるメモリセルアレイの周辺に配置される周辺回路と、
前記周辺回路を構成する第１導電型と反対の型を有する第２導電型ＭＯＳトランジスタと、
前記第２導電型ＭＯＳトランジスタが形成される周辺素子領域を絶縁分離する第２素子分離絶縁膜とを更に備え、
前記周辺素子領域は、第２素子分離絶縁膜により絶縁分離されるとともに、前記第２素子分離絶縁膜における第１導電型の不純物の不純物濃度は、前記周辺素子領域における第１導電型の不純物の濃度よりも大きい
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
メモリトランジスタを形成するための半導体層を半導体基板上に形成するステップと、
前記半導体層に第１方向を長手方向として前記半導体基板中にまで至るトレンチを形成し、このトレンチに素子分離絶縁膜を形成することにより、前記半導体基板を前記素子分離絶縁膜により複数の前記素子形成領域に分離するステップと、
前記素子分離絶縁膜に不純物を注入するステップと、
熱工程により前記不純物を素子分離絶縁膜から前記素子形成領域に向けて拡散させるステップと
を備えたことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、多くの電子機器に搭載されている。こうした電子機器の多機能化の要請により、半導体記憶装置は記憶容量の大容量化を要求され、それに伴い、記憶素子の微細化が要求されている。
【０００３】
ＮＡＮＤ型フラッシュメモリを例にとって説明すると、ＮＡＮＤ型フラッシュメモリでは通常、浮遊ゲートと制御ゲートが積層されたＭＯＳＦＥＴ構造のメモリトランジスタが用いられる。ＮＡＮＤ型フラッシュメモリでは、この様なメモリトランジスタが複数個直列接続されてＮＡＮＤセルユニットが構成される。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタを介してビット線に、他端は同様に選択ゲートトランジスタを介してソース線に接続される。
【０００４】
このようなＭＯＳＦＥＴ構造のメモリ、及び選択ゲートトランジスタにおいては、カットオフ特性の調整の目的のため、チャネル部分に不純物注入がなされる（例えば、特許文献１参照）。メモリトランジスタがｎ型ＭＯＳＦＥＴである場合には、ｐ型不純物例えばボロン（Ｂ）が注入される。
【０００５】
ここで、微細化の進展により選択ゲートトランジスタのチャネル幅が短くなってくると、イオン注入が難しくなるという問題がある。また、メモリセル毎のイオン注入量のバラツキも大きくなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１６６７４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、微細化が進んだ場合であってもトランジスタのカットオフ特性を改善することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、半導体基板と、前記半導体基板上に形成される半導体層と、前記半導体層に第１方向を長手方向として形成されたトレンチに形成される第１素子分離絶縁膜と、前記第１素子分離絶縁膜により前記半導体層を前記第１方向を長手方向として分離して形成される素子形成領域と、前記素子形成領域上に形成されるメモリトランジスタとを備え、前記第１素子分離絶縁膜、及び前記素子形成領域はｐ型不純物を有し、前記第１素子分離絶縁膜におけるｐ型不純物の不純物濃度は、前記素子形成領域におけるｐ型不純物の濃度よりも大きいことを特徴とする。
また、本発明の一態様に係る半導体記憶装置の製造方法は、メモリトランジスタを形成するための半導体層を半導体基板上に形成するステップと、前記半導体層に第１方向を長手方向としてトレンチを形成し、このトレンチに素子分離絶縁膜を形成することにより、前記半導体層を前記素子分離絶縁膜により複数の前記素子形成領域に分離するステップと、前記素子分離絶縁膜に不純物を注入するステップと、熱工程により前記不純物を素子分離絶縁膜から前記素子形成領域に向けて拡散させるステップとを備えたことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、微細化が進んだ場合であってもトランジスタのカットオフ特性を改善することができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの概略レイアウト（平面図）を示している。
【図２】図１におけるワード線ＷＬに沿ったＩ−Ｉ′断面図である。
【図３】図１におけるビット線ＢＬに沿ったＩＩ−ＩＩ′断面図である。
【図４】第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造工程を示している。
【図５】第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造工程を示している。
【図６】第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造工程を示している。
【図７】第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造工程を示している。
【図８】第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造工程を示している。
【図９】第１の実施の形態によるＮＡＮＤ型フラッシュメモリの製造工程を示している。
【図１０Ａ】従来技術のチャネルインプランテーションを実行した場合における不純物濃度の分布をシミュレーションした結果を示している。
【図１０Ｂ】本実施の形態の不純物注入を行った場合における不純物濃度の分布をシミュレーションした結果を示している。
【図１１】本実施の形態のＮＡＮＤフラッシュメモリにおけるメモリセルアレイ領域と周辺回路領域の境界付近の断面図の一例である。
【図１２】本実施の形態のＮＡＮＤフラッシュメモリにおけるメモリセルアレイ領域と周辺回路領域の境界付近の断面図の別の例である。
【図１３】本発明の第２の実施の形態を示している。
【図１４】本発明の第２の実施の形態を示している。
【発明を実施するための形態】
【００１１】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイの概略レイアウトを示している。ワード線（ＷＬ）１３とビット線（ＢＬ）２５とが互いに交差して配設され、それらの各交差部にメモリセルＭＣ（メモリトランジスタ）が形成される。ビット線ＢＬ方向に並ぶ複数のメモリセルＭＣは後述するように直列接続されてＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続される。
【００１２】
図１では、省略されているが、ＮＡＮＤセルユニットの他端は選択ゲートトランジスタを介して、ソース線に接続される。選択ゲートトランジスタＳＧ１のゲートは、ワード線ＷＬと並行する選択ゲート線（ＳＧＤ）１３Ａとして連続的に配設される。ここで、ワード線が延びる方向をワード線方向と、ビット線ＢＬが延びる方向をビット線方向とする。ビット線方向におけるワード線１３と選択ゲート線１３Ａとの間の幅は、ワード線１３間の幅よりも広く設定されている。
【００１３】
図２は、図１のワード線ＷＬに沿ったＩ−Ｉ′断面図であり、図３は同じくビット線ＢＬに沿ったＩＩ−ＩＩ′断面図である。ｐ型シリコン基板１００上のセルアレイ領域には、ｎ型ウェル１、ｐ型ウェル２が形成されている。このｐ型ウェル２には、等間隔にトレンチ３が形成されており、このトレンチ３には素子分離絶縁膜４が形成されている。この素子分離絶縁膜４に挟まれたｐ型ウェル２には、メモリセルＭＣが形成される。すなわち、素子分離絶縁膜４に挟まれたｐ型ウェル２は、メモリトランジスタとなるメモリセルＭＣ等が形成される素子形成領域２Ａとして機能する。なお、この素子分離絶縁膜４には、ｐ型不純物、例えばボロン（Ｂ）が注入されている。また、素子形成領域２Ａの表面部分にも、この素子分離絶縁膜４から拡散されたボロン（Ｂ）を有している。すなわち、素子分離絶縁膜４から素子形成領域２Ａに連続してチャネル拡散領域３２が形成される。また、素子分離絶縁膜４におけるボロンの不純物濃度は、素子形成領域２Ａにおけるボロンの不純物濃度よりも大きい。
【００１４】
素子形成領域２Ａにトンネル酸化膜１０を介して多結晶シリコン膜からなる浮遊ゲート１１が形成され、浮遊ゲート１１上にゲート間絶縁膜１２（例：ＯＮＯ膜）を介して制御ゲート１３が形成されている。制御ゲート１３は、多結晶シリコン膜１３ａとタングステンシリサイド（ＷＳｉ）膜１３ｂの積層膜により形成される。制御ゲート１３は、一方向に連続的にパターニングされて、ワード線ＷＬとなる。なお、選択ゲートトランジスタＳＧ１の領域では、ゲート間絶縁膜１２がエッチングにより除去されて浮遊ゲート１１と制御ゲート１３が短絡状態とされている。
【００１５】
制御ゲート１３と浮遊ゲート１１は、シリコン窒化膜（ＳｉＮ膜）１４をマスクとして同時にパターニングされ、これをマスクとしてイオン注入を行って、ソース、ドレイン拡散層１５が形成される。拡散層１５は、隣接するメモリセルＭＣで共有されて、複数のメモリセルＭＣが直列接続されたＮＡＮＤストリングが形成され、このＮＡＮＤストリングの両端に選択ゲートトランジスタが接続されてＮＡＮＤセルユニットが形成される。また、それぞれの拡散層１５間のｐ型シリコン基板１００表面にはチャネル拡散領域３２が形成される。なお、拡散層１５の上部付近にチャネル拡散領域３２が形成されていても良い。こうして形成されたメモリセルアレイの各ゲート間は、層間絶縁膜１６により平坦に埋め込まれ、更にメモリセルアレイを覆うようにＳｉＮ膜１７が堆積される。
【００１６】
メモリセルアレイ上は、層間絶縁膜２０で覆われる。この層間絶縁膜２０にコンタクトプラグ２１と第１層メタルのタングステン（Ｗ）配線２２が埋め込まれる。更に層間絶縁膜２３が積層される。この層間絶縁膜２３にコンタクトプラグ２４が埋め込まれ、この上に第２層メタルであるＡｌ膜によるビット線（ＢＬ）２５が形成される。図３では、ビット線側のコンタクト部のみ示しており、Ｗ配線２２はビット線のための中継配線となるが、ソース線側はＷ配線２２と同じ膜でソース配線が形成される。
【００１７】
ビット線２５上には、パシベーション膜として、シリコン酸化膜２６、プラズマＣＶＤによるＳｉＮ膜２７及びポリイミド膜２８が堆積されている。
【００１８】
次に、本実施の形態の半導体記憶装置の製造工程を、図４〜図９を参照して説明する。図４〜図９は、この製造工程における各ステップにおける図１のＩ−Ｉ´断面の形状を示している。
【００１９】
まず、図４に示すように、メモリセルＭＣが形成される領域のｐ型シリコン基板１００上に、ｎ型ウェル１を形成し、更にその上にｐ型ウェル２を形成する。さらにこのｐ型ウェル２上に、トンネル酸化膜１０となる酸化膜１０´を熱酸化により形成する。その後、浮遊ゲート１１となる導電膜１１´（ポリシリコン膜）、及び絶縁膜３１を順に堆積する。なお、この段階ではチャネル部分に不純物を形成するためのイオン注入は行わない。
【００２０】
続いて、図５に示すように、絶縁膜３１上にレジストを形成し、このレジストをフォトリソグラフィ技術を用いて素子分離絶縁膜４の形状に合わせてパターニングし、次いでこのパターニングされたレジストをマスクとした反応性イオンエッチング（ＲＩＥ）を実行して、絶縁膜３１、導電膜１１´、酸化膜１０´、及びｐ型シリコン基板１００をエッチングする。その結果、絶縁膜３１の表面からｐ型シリコン基板１００中のｐ型ウェル２に達するトレンチ３が複数形成される。複数のトレンチ３に挟まれたｐ型ウェル２の領域が、前述の素子形成領域２Ａとなる。素子形成領域２Ａは、図４〜図９の、紙面垂直方向を長手方向（換言すれば、ビット線ＢＬの長手方向）として形成される。
【００２１】
続いて、レジストを酸化雰囲気でのアッシングにより剥離した後、このトレンチ３を埋めるように、シリコン基板１００上の全面に例えばＴＥＯＳ膜を堆積させる。その後、絶縁膜３１をマスクとしてエッチバック処理を行って、トレンチ内３にのみ素子分離絶縁膜４を形成する。この際、素子分離絶縁膜４の上面は導電膜１１’の上面とほぼ等しくする。
その後、図６に示すように、絶縁膜３１を除去した後、更に素子分離絶縁膜４をフォトリソグラフィ及びＲＩＥ等を用いてエッチバック処理して、その上面を導電膜１１’の上面よりも下方に位置させる。このとき、周辺回路が形成される周辺回路形成領域はレジストで覆われている。
【００２２】
次に、図７に示すように、素子分離絶縁膜４に対しｐ型不純物（ボロン（Ｂ）、フッ化ボロン、２フッ化ボロン、ガリウム（Ｇａ）、インジウム（Ｉｎ）等）を、不純物濃度が１０１１〜１０１３ｃｍ−３となるように、且つ注入深さが０．１μｍ程度又はそれ以下となるように注入する。この注入を、側面拡散インプランテーションと称する。この際、導電層１１’がマスクとして機能する。ここでのマスクとは、導電層１１’が完全に不純物の通過を防止するのではなく、素子分離絶縁膜４に打ち込まれる不純物の量よりも、素子形成領域２Ａに打ち込まれる不純物の量が少ないことを意味する。
素子分離絶縁膜４は、図４〜図９において紙面垂直方向に延びており、この全域に亘って均一に不純物の注入が行われる。
このときの不純物の注入角度は、後述する素子分離絶縁膜４から素子形成領域２Ａへの拡散が有効に実行されるような角度が望ましい。この時点において、素子分離絶縁膜４の上方は、ストライプ状に開口し、かつ、導電膜１１’の上面と素子分離絶縁膜４の上面の差は、１０ｎｍ〜３０ｎｍと低いため、不純物注入角度は、従来のようなワード線間のスペースからチャネル部に向けて注入を行う場合（ワード線の上面からｐ型シリコン基板１００の上面までは約１００ｎｍ程度）に比べ、自由に設定することができる。なお、導電膜１１´に対してもこれらの不純物は注入されるが、導電層１１´の元々の不純物濃度はこれよりも２桁以上大きいので、この不純物注入の影響は殆どないといってよい。
また、導電層１１´の上面より素子分離絶縁膜４の上面が低くなっている状態で側面拡散インプランテーションを行うことにより、導電層１１´のマスクとしての機能を高めつつ、素子分離絶縁膜４中に素子形成領域２Ａの上面より深い位置に不純物を打ち込むことができる。
【００２３】
その後、周辺トランジスタ領域のレジストを剥離した後、図８に示すように、５００℃〜１１００℃の熱工程を施し、これにより素子分離絶縁膜４に注入されたｐ型不純物を、素子形成領域２Ａのｐ型ウェル３にまで拡散させ、チャネル拡散領域３２を形成する。この時、素子形成領域２Ａのワード線方向の両側面に接する素子分離絶縁膜４からほぼ均等にｐ型不純物が拡散する。その結果、素子形成領域２Ａの左右両側に形成された素子分離絶縁膜４から、素子形成領域２Ａの中央付近に向けてｐ型不純物が拡散し、ついには左右から拡散したｐ型不純物が素子形成領域２Ａの中央付近において互いに繋がる。また、素子形成領域２Ａと素子分離絶縁膜４はビット線方向に延びているので、ＮＡＮＤセルユニットを構成するメモリセルＭＣの素子領域２Ａ全てにチャネル拡散領域３２が形成される。
その後、図９に示すように、導電層１１´の上面に、ゲート間絶縁膜１２となるＯＮＯ膜１２´を形成し、さらにその上に制御ゲート１３となる多結晶シリコン膜とタングステンシリサイド（ＷＳｉ）膜の積層膜１３´を形成する。次に、導電層１１´、ＯＮＯ膜１２´及び積層膜１３をワード線ＷＬ及び選択ゲート線ＳＧＤの形状に加工する。次に、ワード線ＷＬ及び選択ゲート線ＳＧＤをマスクとしてイオンインプランテーションを行うことにより、メモリセルＭＣ間、メモリセルＭＣと選択ゲートトランジスタＳＧ１、選択ゲートトランジスタＳＧ１間に拡散層１５を形成する。以後、ＮＡＮＤ型フラッシュメモリの周知の製造方法により、図１〜図３に示すＮＡＮＤ型フラッシュメモリが完成する。
【００２４】
なお、上記の製造方法では、一旦素子分離絶縁膜４の上面の高さを導電膜１１´の上面の高さよりも小さくするエッチング工程（図６）の実行後に、前述のｐ型不純物の注入動作（図７）を行っている。しかし、このｐ型不純物の注入動作は、図６の工程の実行前に行われても良い。その場合、導電層１１´に加えて絶縁膜３１もマスクとして使用することができるので、導電層１１´への不純物の注入によるメモリセルトランジスタの特性変動を押さえることができる。さらに、導電層１１´に注入される不純物が減るため、注入する不純物の不純物濃度を高くすることができる。その結果、チャネル拡散層３２の不純物濃度を高くすることができる。
また、図８において、素子分離絶縁膜４に注入されたｐ型不純物を熱工程により拡散させる工程を実行しているが、このようなｐ型不純物拡散のための特別な熱工程を実行する代わりに、例えば、その他の膜生成工程等で生じる熱により、この不純物を拡散させるようにしてもよい。例えば、ゲート間絶縁膜１２となるＯＮＯ膜１２´を形成する場合に実行される熱工程や、その他の拡散層、例えば、ソース・ドレイン拡散層の形成時に実行される熱工程により、この拡散を生じさせるようにしてもよい。その結果、工程を省略することができる。
【００２５】
この実施の形態では、素子分離絶縁膜４にｐ型不純物を注入し、その後これを熱拡散により素子形成領域２Ａに向けて拡散させてチャネル部の表面にｐ型不純物領域を形成する。ここで、チャネル部分へのボロンの注入は、メモリセルのゲート電極の形成後、ワード線ＷＬ間のスペースから斜めイオン注入により行うことも可能である。しかし、この方法では、注入される不純物の濃度のバラツキが生じやすい。この原理を以下に詳説する。
【００２６】
図１０Ａは、従来技術のようにワード線ＷＬ間のスペースからイオン注入により、メモリセル及び選択ゲートトランジスタのチャネル部にチャネルインプランテーションを実行した場合における不純物濃度の分布のシミュレーション結果を示している。なお、図中の太い線がｎ型不純物とｐ型不純物の境界であり、細い線はｐ型不純物の濃度が等しい位置を示している。
この例では、選択ゲートトランジスタＳＧ１とメモリセルＭＣとの間のスペースが、複数のメモリセルＭＣ間のスペースよりも大きく設定されており、このため、前者では不純物濃度が後者に比べて大きくなってしまう（図１０Ａの符号Ａ）。その結果、選択ゲートトランジスタＳＧ１に隣接するメモリセルＭＣの拡散層１５とチャネルが、この高濃度領域（符号Ａ）により分断されてしまう可能性がある。また、高濃度領域（符号Ｂ）によって、選択ゲートトランジスタＳＧ１のチャネル部の不純物濃度が、ビット線方向において一定とならない。すなわち、高濃度領域（符号Ｂ）の濃度バラツキにより選択ゲートトランジスタＳＧ１の特性にバラツキが生じてしまう。
この高濃度領域（符号Ｂ）のバラツキは、イオン注入時のバラツキだけではなく、メモリセルＭＣと選択ゲートトランジスタＳＧ１間のバラツキ、選択ゲートトランジスタＳＧ１の側面に形成された側壁絶縁膜のバラツキによっても生じてしまう。その結果、選択ゲートトランジスタＳＧ１の特性のバラツキにより、メモリセルＭＣの誤読み出しが発生してしまう。
また、メモリセルＭＣ間のスペースが製造バラツキにより異なったものとなれば、メモリセルＭＣ毎にチャネル部の不純物濃度が異なる結果となり、このためメモリセルＭＣの特性のバラツキが生じ、信頼性を低下させる虞がある。微細化が進展すれば、この傾向は更に顕著なものとなる。
【００２７】
一方、図１０Ｂは、本実施の形態のように、側面拡散インプランテーションを用いてメモリセル及び選択ゲートトランジスタのチャネル部にチャネルインプランテーションを実行した場合における不純物濃度の分布を示している。この例では、メモリセルＭＣ間のスペースと、これよりも広い選択ゲートトランジスタＳＧ１とメモリセルＭＣとの間のスペースとで、不純物濃度は殆ど変化がない。特に、トランジスタの閾値に影響を与えるチャネル領域直下部分で不純物濃度が一定となっている（符号Ｃ、符号Ｄ参照）。
すなわち、選択ゲートトランジスタＳＧ１のチャネル領域の不純物濃度の分布も、ビット線方向において、略均一とされている。また、選択ゲートトランジスタＳＧ１に隣接するメモリセルＭＣとその他のメモリセルＭＣのチャネル部を見比べても、ほとんど不純物濃度に差はなく、ビット線方向において不純物濃度の分布はほぼ均一である（不純物濃度曲線は、複数のメモリセルＭＣのチャネル部のいずれの箇所においても、ビット線方向に沿って平行に且つ等間隔に延びている）。従って、この実施の形態によれば、メモリセルＭＣの特性のバラツキは生じず、メモリデバイスの信頼性を高めることができる。
【００２８】
また、素子分離絶縁膜４の形成前にチャネル部分に不純物を注入する場合では、一旦メモリセルＭＣのチャネル領域に注入した不純物が偏析により熱工程等を経ることにより素子分離絶縁膜４へ流出し、素子形成領域のワード線方向における側壁の不純物濃度が薄まってしまう。その結果、チャネル部の不純物濃度分布が変化し（チャネルプロファイルが乱れ）、これによりメモリセルＭＣや選択ゲートトランジスタのカットオフ特性が劣化するという問題がある。
【００２９】
しかし、本実施の形態では、素子分離絶縁膜４に対しｐ型不純物を注入して、この素子分離絶縁膜４からの拡散によりメモリセルＭＣや選択ゲートトランジスタＳＧのチャネル領域（素子形成領域２Ａ）にｐ型不純物を導入するので、従来技術のような問題は生じない。
その理由は、拡散原理により、素子分離絶縁膜４の不純物濃度は常に素子形成領域２Ａの不純物濃度よりも高くなるからである。素子分離絶縁膜４の不純物濃度の方が素子形成領域２Ａ（メモリセルＭＣのチャネル部を含む）の不純物濃度よりも高いため、チャネル部の不純物濃度分布を高くしても、素子形成領域２Ａのｐ型不純物がその後の素子分離絶縁膜形成工程及び熱工程による偏析で素子形成領域２Ａ外に吸い出される可能性は、従来に比べ著しく低くされている。
【００３０】
なお、本実施の形態において、メモリセルアレイが形成されるメモリセルアレイ領域と周辺回路が形成される周辺回路領域との間の境界を、素子分離絶縁膜４と素子形成領域２Ａとが周期的に形成されている領域に設定することもできる。
図１１は、メモリセルアレイ領域と周辺回路領域との間の境界Ａが、ある素子分離絶縁膜４（４´）の上に設定された場合を示している。すなわち、境界Ａより右側の領域（周辺回路領域）にはレジストＲが形成され、このレジストＲをマスクとして素子分離絶縁膜４のエッチバック工程（図６）が実行される。すると、図１１に示すように、境界Ａ上に位置する素子分離絶縁膜４´は、境界Ａより左側の部分のみがエッチバックされ、境界Ａより右側の部分はエッチバックされない。
【００３１】
この後、側壁拡散インプランテーションを図７、図８と同様にして実行すると、素子分離絶縁膜４´よりも左側の素子形成領域２Ａ−１には側壁拡散インプランテーションによりチャネル拡散領域３２（図８参照）が形成される。一方、素子分離絶縁膜４´よりも右側の素子形成領域２Ａ−２には、側壁拡散インプランテーションによるチャネル拡散領域３２は形成されない。このため、不純物濃度は素子形成領域２Ａ−１の方が素子形成領域２Ａ−２より濃くなる。上述の通り、素子形成領域２Ａ−１では、ビット線方向における不純物濃度分布が均一にされている。また、素子形成領域２Ａ−２でも、不純物注入が行われていないため、不純物濃度の大きさは、素子形成領域２Ａ−１よりも小さい。上述したような濃度関係が得られている場合には、図４〜図９に示した製造方法が実施されているものと推認される。
【００３２】
図１２は、レジストＲの境界Ｂが、ある素子形成領域２Ａ（２Ａ−２）の上方にある場合を示している。この場合、素子形成領域２Ａ−２よりも左側の素子形成領域２Ａ−１には、側壁拡散インプランテーションに基づくチャネル拡散領域３２が形成される一方、素子形成領域２Ａ−２よりも右側の素子形成領域２Ａ−３には、側壁拡散インプランテーションに基づくチャネル拡散領域３２は形成されない。また、素子形成領域２Ａ−２では、境界Ｂよりも左側の部分でのみ側壁拡散インプランテーションが行われる。その結果、不純物濃度は素子形成領域２Ａ−１の方が素子形成領域２Ａ−３より高くなる。上述の通り、素子形成領域２Ａ−１では、図１０Ｂに示すようなビット線方向において均一な不純物濃度分布が得られている。また、素子形成領域２Ａ−２においては、そのワード線方向の左半分の不純物濃度が、右半分の不純物濃度よりも高くなる。上述したような濃度関係が得られている場合には、図４〜図９に示した製造方法が実施されているものと推認される。
【００３３】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１３、図１４を参照して説明する。この実施の形態のメモリセルアレイ部分の構成、及び製造方法は、第１の実施の形態（図１〜９）と同様であるので、詳細な説明は省略する。この実施の形態では、メモリセルアレイの周辺に配置される周辺回路（ロウデコーダ等）を構成するトランジスタのうち、低電圧ｎ型ＭＯＳトランジスタの部分の構成のみが、第１の実施の形態と異なっている。
【００３４】
図１３に示すように、この実施の形態の低電圧ｎ型ＭＯＳトランジスタは、ｐ型シリコン基板１００上に形成されたｐ型ウェル２ｃの上部にゲート絶縁膜１０ｃを介して形成されたゲート電極１１ｃを有している。そして、これら低電圧ｎ型ＭＯＳトランジスタが形成されるｐ型ウェル２ｃ（周辺素子領域）は、素子分離絶縁膜４ｃにより互いに絶縁分離されている。ここで、ゲート絶縁膜１０ｃの膜厚は、トンネル絶縁膜１０の膜厚とほぼ等しい。
そして、この素子分離絶縁膜４ｃの上面の高さは、ゲート電極１１ｃの上面よりも低い位置となるように構成されている。この素子分離絶縁膜４ｃの上面の位置の調整は、第１の実施の形態で説明した素子分離絶縁膜４に対する処理と同様にして実行することができる。
なお、周辺回路を構成するその他のトランジスタ（低電圧ｐ型ＭＯＳトランジスタや膜厚がゲート絶縁膜１０ｃより厚いゲート絶縁膜を有する高電圧トランジスタ）に対して側面拡散インプランテーションを実行したくない場合には、これらの表面を覆うようにレジストを形成し、不純物の注入を防止することが好適である。
【００３５】
この素子分離絶縁膜４ｃに対し、メモリセルアレイ中の素子分離絶縁膜４と同様に、ｐ型不純物（例えばボロン（Ｂ））が注入され、その後、そのｐ型不純物は、低電圧ｎ型ＭＯＳトランジスタのチャネル部を含むｐ型ウェル２ｃ中に熱工程により拡散される。この低電圧ｎ型ＭＯＳトランジスタにおいても、素子分離絶縁膜４ｃのｐ型不純物の濃度は、ｐ型ウェル２ｃのそれよりも高くされている。従って、ｐ型ウェル２ｃに一旦拡散されたｐ型不純物は、偏析等が生じてもｐ型ウェル２ｃ外に流出する可能性は低い。従って、この実施の形態によれば、周辺回路の低電圧ｎ型ＭＯＳトランジスタのカットオフ特性の信頼性を高めることができる。なお、周辺回路を構成する低電圧ｎ型ＭＯＳトランジスタは、メモリセルアレイ中のメモリトランジスタよりもサイズが大きいため、図１４に示すように、低電圧ｎ型ＭＯＳトランジスタのｐ型ウェル２ｃでは、ｐ型不純物は拡散するものの、チャネル部全体に拡散せず、チャネル部即ち素子形成領域の素子分離絶縁膜４ｃに接する端部にのみ拡散する。
【００３６】
このように、本実施の形態では、周辺回路領域の低電圧ｎ型ＭＯＳトランジスタを絶縁分離する素子分離絶縁膜４ｃにもｐ型不純物が注入され、このｐ型不純物が低電圧ｎ型ＭＯＳトランジスタのチャネル部に拡散される。この素子分離絶縁膜４ｃは、エッチバック処理によりゲート電極１１ｃよりもその上面の高さが低くされているので、メモリセルＭＣと同様に、チャネル部へｐ型不純物を注入することができる。
また、素子分離絶縁膜４ｃに接する端部、すなわち、ゲート電極１１ｃのチャネル幅方向における端部の下のチャネル領域の不純物濃度を高くすることができる。その結果、そのカットオフ特性を制御することができる。
【００３７】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【符号の説明】
【００３８】
１…シリコン基板、２…ｐ型ウェル、２Ａ…素子形成領域、３…トレンチ、４…素子分離絶縁膜、１０…トンネル酸化膜、１１…浮遊ゲート、１２…ゲート間絶縁膜、１３…制御ゲート（ワード線）、１４…シリコン窒化膜、１５…拡散層、１６…絶縁膜、１７…シリコン窒化膜、２０…層間絶縁膜、２１…コンタクトプラグ、２２…Ｗ配線、２３…層間絶縁膜、２４…コンタクトプラグ、２５…ビット線、２６…シリコン酸化膜、２７…シリコン窒化膜、２８…ポリイミド膜、３１…絶縁膜、３２…チャネル拡散領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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