(57)【要約】【課題】ＰＯＲ／ＬＶＤ検出回路によるリセット信号の外部出力と外部リセット信号の入力を同一端子で兼用でき、外部出力するリセット信号が外部からのリセット信号の入力系に回り込むことを抑制する。【解決手段】リセット信号の外部出力と外部からのリセット信号の入力に外部リセット端子（ＲＥＳＩＯＮ）を兼用させ、電源電圧の安定状態では外部リセット端子からのリセット入力を許可し、検出回路（３）により電源電圧の投入又は電源電圧のレベル低下のリセット要因を検知したときはその検出信号を利用して、入出力バッファ（４）にリセット信号を外部リセット端子に出力させると共に入出力バッファからその入力経路への当該リセット信号の回り込みをマスクする制御を行う、リセットコントローラ（１０）を採用する。外部へのリセット信号の出力より早く前記マスクを行い、マスク期間は、リセット指示から解除までの期間よりも長い期間とする。【選択図】図１
2011238211.tif 000002
【特許請求の範囲】
【請求項１】
リセット信号の外部出力と外部からのリセット信号の入力に兼用される外部リセット端子と、
前記外部リセット端子に接続する入出力バッファと、
電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検出する検出回路と、
前記検出回路からの検出信号及び前記入出力バッファからの入力に基づいてシステムリセット信号を生成し、前記検出回路からの検出信号に基づいて生成したシステムリセット信号を前記外部リセット端子より外部に与える場合に、外部に与えるリセット指示からリセット解除までの期間を包含すると共にそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする制御を行うリセットコントローラと、
前記システムリセット信号に基づいて初期化される内部回路モジュールと、を有するデータプロセッサ。
【請求項２】
前記リセットコントローラは、電源電圧の投入によるリセット要因を検出したときリセットホールド期間の経過を待ってから前記外部に与えるリセット解除よりも遅れたタイミングで前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における前記リセット要因の非検出期間において外部リセット端子から入力されるリセット信号の変化に同期したシステムリセット信号を生成し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における電源電圧のレベル低下によるリセット要因を検出したとき前記入出力バッファからの入力マスクと前記入出力バッファの出力動作の選択を行ってから外部リセット端子より外部にリセット指示を与え、リセットホールド期間の経過を待って前記外部にリセット解除を与えた後に前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除する制御を行う、請求項１記載のデータプロセッサ。
【請求項３】
前記リセットコントローラは、前記外部リセット端子より外部に与えるリセット指示を、前記システムリセット信号によるリセット指示よりも遅れたタイミングで生成し、前記外部リセット端子より外部に与えるリセット解除の指示を、前記システムリセット信号によるリセット解除の指示と同じタイミングで生成する、請求項２記載のデータプロセッサ。
【請求項４】
モード端子を更に有し、前記リセットコントローラは、前記モード端子から第１動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第２動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする、請求項１記載のデータプロセッサ。
【請求項５】
前記リセットコントローラは、前記検出回路からのリセット要因の検出を受けて第１信号を活性化すると共に第1信号の非活性化タイミングをリセット解除タイミングとして生成する第1制御回路と、
前記入出力バッファから入力される活性化された第２信号を選択的にマスクするマスクゲート回路と、
前記マスクゲート回路からの第２信号の活性化を受けて第1制御回路を初期化すると共に活性化された第２信号を外部からのリセット指示信号として後段に伝達する第２制御回路と、
前記第１信号、前記第２制御回路を経た前記第２信号及びその他のリセット要因に係る信号に基づいてシステムリセット信号を生成する第１信号生成回路と、
前記第１信号の活性化に応答して前記マスクゲート回路をマスクし且つ前記第１信号の非活性化に遅延して応答することにより前記マスクゲート回路のマスクを解除するマスク制御信号を生成すると共に、前記マスク制御信号によるマスク期間に前記入出力バッファの出力動作を選択するバッファ制御信号を生成し、前記マスク制御信号によるマスク設定に遅延して応答することによりシステムリセット信号によるリセット指示を前記入出力バッファの出力信号として与え、前記システムリセット信号によるリセット解除を前記入出力バッファの出力信号として与えた後に前記マスク制御信号のマスク解除を行う第２信号生成回路と、を有する請求項１記載のデータプロセッサ。
【請求項６】
モード端子を更に有し、前記第２信号生成回路は、前記モード端子から第１動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第２動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする、請求項５記載のデータプロセッサ。
【請求項７】
前記第２信号生成回路にとって仮想的に前記第１信号とみなされるテスト信号を生成するテスト制御レジスタを更に有する、請求項５記載のデータプロセッサ。
【請求項８】
外部に接続された入出力デバイスの制御を行うデータプロセッサと、
前記データプロセッサに接続された入出力コントローラハブと、
前記入出力コントローラハブにシステムバスで接続されたメインプロセッサと、を有するデータ処理システムであって、
前記データプロセッサは、リセット信号の外部出力と外部からのリセット信号の入力に兼用される外部リセット端子と、
前記外部リセット端子に接続する入出力バッファと、
電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検出する検出回路と、
前記検出回路からの検出信号及び前記入出力バッファからの入力に基づいてシステムリセット信号を生成し、前記検出回路からの検出信号に基づいて生成したシステムリセット信号を前記外部リセット端子より外部に与える場合に、外部に与えるリセット指示からリセット解除までの期間を包含すると共にそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする制御を行うリセットコントローラと、
前記システムリセット信号に基づいて初期化される内部回路モジュールと、を有する、データ処理システム。
【請求項９】
前記入出力デバイスはデータプロセッサの外部リセット端子から出力されるリセット信号を入力して初期化される、請求項８記載のデータ処理システム。
【請求項１０】
前記データプロセッサは、前記システムリセット信号に基づいて生成された信号を前記入出力コントローラハブにリセット信号として出力する、請求項９記載のデータ処理システム。
【請求項１１】
前記入出力デバイスおよび前記入出力コントローラハブはＬＰＣバスを介して前記データプロセッサに接続される、請求項９記載のデータ処理システム。
【請求項１２】
前記リセットコントローラは、電源電圧の投入によるリセット要因を検出したときリセットホールド期間の経過を待ってから前記外部に与えるリセット解除よりも遅れたタイミングで前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における前記リセット要因の非検出期間において外部リセット端子から入力されるリセット信号の変化に同期したシステムリセット信号を生成し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における電源電圧のレベル低下によるリセット要因を検出したとき前記入出力バッファからの入力マスクと前記入出力バッファの出力動作の選択を行ってから外部リセット端子より外部にリセット指示を与え、リセットホールド期間の経過を待って前記外部にリセット解除を与えた後に前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除する制御を行う、請求項８記載のデータ処理システム。
【請求項１３】
前記リセットコントローラは、前記外部リセット端子より外部に与えるリセット指示を、前記システムリセット信号によるリセット指示よりも遅れたタイミングで生成し、前記外部リセット端子より外部に与えるリセット解除の指示を、前記システムリセット信号によるリセット解除の指示と同じタイミングで生成する、請求項１２記載のデータ処理システム。
【請求項１４】
前記リセットコントローラは、前記検出回路からのリセット要因の検出を受けて第１信号を活性化すると共に第1信号の非活性化タイミングをリセット解除タイミングとして生成する第1制御回路と、
前記入出力バッファから入力される活性化された第２信号を選択的にマスクするマスクゲート回路と、
前記マスクゲート回路からの第２信号の活性化を受けて第1制御回路を初期化すると共に活性化された第２信号を外部からのリセット指示信号として後段に伝達する第２制御回路と、
前記第１信号、前記第２制御回路を経た前記第２信号及びその他のリセット要因に係る信号に基づいてシステムリセット信号を生成する第１信号生成回路と、
前記第１信号の活性化に応答して前記マスクゲート回路をマスクし且つ前記第１信号の非活性化に遅延して応答することにより前記マスクゲート回路のマスクを解除するマスク制御信号を生成すると共に、前記マスク制御信号によるマスク期間に前記入出力バッファの出力動作を選択するバッファ制御信号を生成し、前記マスク制御信号によるマスク設定に遅延して応答することによりシステムリセット信号によるリセット指示を前記入出力バッファの出力信号として与え、前記システムリセット信号によるリセット解除を前記入出力バッファの出力信号として与えた後に前記マスク制御信号のマスク解除を行う第２信号生成回路と、を有する請求項８記載のデータ処理システム。
【請求項１５】
モード端子を更に有し、前記第２信号生成回路は、前記モード端子から第１動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第２動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする、請求項１４記載のデータ処理システム。
【請求項１６】
前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第1データが書き込まれたとき、前記検出回路からの前記検出信号と等価な仮想検出信号を生成することにより、前記システムリセット信号を生成し且つ前記外部リセット端子より外部にリセット指示を与えると共に、外部に与えるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする、請求項１記載のデータプロセッサ。
【請求項１７】
前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第２データが書き込まれたとき、ソフトウェアシステムリセット要求信号を生成することにより、前記システムリセット信号をリセット指示からリセット解除まで変化させる、請求項１記載のデータプロセッサ。
【請求項１８】
前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第３データが書き込まれたとき、ソフトウェア外部リセット要求信号を生成することにより、前記外部リセット端子より外部にリセット指示を与えると共に、外部に与えるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする、請求項１記載のデータプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データプロセッサのリセット制御技術に関し、特に、一つの外部リセット端子をリセット信号の入力と出力に兼用させる技術に関し、例えばＰＣ（パーソナルコンピュータ）のキーボード及び電源制御用マイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
データプロセッサは電源電圧の投入と電源電圧のレベル低下の夫々をリセット要因として検出するパワーオン及び低電圧検出回路（ＰＯＲ／ＬＶＤ検出回路）をオンチップすることにより、外部で同様の機能を実現するリセットＩＣに依存することなく、データプロセッサは電源電圧の投入や電源電圧レベル低下に対して自律的に初期化を行うことができる。また、ＰＯＲ／ＬＶＤ検出回路をはじめその他のオンチップ回路で発生したリセット信号を外部端子から出力することにより、他のＬＳＩを初期化するリセット信号として使用することができる。
【０００３】
特許文献１にはマイクロコンピュータ（マイコンＩＣ）を高機能リセットＩＣとして使用することについて記載される。すなわち、マイコンＩＣはリセット制御手段を有し、制御対象ＣＰＵの電源回路のオン／オフを検出し、オン状態のときは制御対象ＣＰＵからのコマンドに基づいて制御対象ＣＰＵに対するリセット動作を行い、オフ状態のときは制御対象ＣＰＵの電源回路をオン状態にし、そのとき制御対象ＣＰＵを自動的にリセットする機能を備える。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−３１２２２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１にはマイクロコンピュータをリセットＩＣとして使用することについて記載されているが、その説明によれば、マイコンＩＣはリセット入力としてパワー＆リセットスイッチを必要とし、また、リセット出力としてパワー＆リセット信号の出力端子を持つことになり、リセット信号の入力端子と出力端子を別々に持たなければならない。
【０００６】
ＰＯＲ／ＬＶＤ検出回路によるリセット信号を外部に出力する端子と外部からリセット信号を入力する端子を別々に持つ場合には以下の問題点が予想される。ＰＯＲ／ＬＶＤ検出回路によるリセット信号を外部に出力して用いるデータ処理システムにおいてリセット入力端子は不使用端子となって無駄である。逆に外部のリセットＩＣを用いるデータ処理システムではリセット出力端子が不使用端子となって無駄である。
【０００７】
更に、本発明者の検討によれば、ＰＯＲ／ＬＶＤ検出回路によるリセット信号を外部リセット信号の入力端子を兼用させて外部に出力させようとする場合に以下の問題点のあることが明らかにされた。即ち、ＰＯＲ／ＬＶＤ検出回路で生成したリセット信号をリセット入力に兼用される外部リセット端子から出力すると、その信号が当該兼用端子に接続するバッファ回路を介してリセット信号の入力経路に伝播し、外部から供給された外部リセット信号と区別がつかなくなり、新たな外部リセット信号の入力に応答する処理が割り込んで、ＰＯＲ／ＬＶＤ検出回路による先のリセット信号生成処理が途中で初期化され、外部に出力されているリセット信号が所要のリセットホールド時間の経過を待たずにリセット解除されるのと同じ状態になる虞のあることが見出された。外部に出力されたリセット信号が所要のリセットホールド時間の経過を待たずにリセット解除されると、当該リセット信号を受けるデバイスの内部が安定な初期状態に達していなかったり、電源電圧が動作保証電圧に達していなかったりして、システムを構成するプロセッサなどのデバイスで暴走を生じたり、システム全体で誤動作を生ずることになる。
【０００８】
本発明の目的は、ＰＯＲ／ＬＶＤ検出回路によるリセット信号を外部リセット信号の入力と同じ外部端子から出力することができ、外部に出力するリセット信号が外部からのリセット信号の入力系に回り込むことを抑制可能なデータプロセッサを提供することにある。
【０００９】
本発明の別の目的は、電源ＩＣの機能を備えたデータプロセッサによるシステム全体に対するパワーオンリセット及び電源電圧のレベル低下を要因とするリセット機能の信頼性を保ってシステムの暴走の抑制と小型化とに寄与することができるデータ処理システムを提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、リセット信号の外部出力と外部からのリセット信号の入力を外部リセット端子に兼用させ、電源電圧の安定状態では外部リセット端子からのリセット入力を許可し、電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検出する検出回路によるリセット要因を検知したときは、その検出信号を利用して、入出力バッファにリセット信号を外部リセット端子に向けて出力させると共に入出力バッファからその入力経路への当該リセット信号の回り込みをマスクする制御を行う、リセットコントローラを採用する。外部へのリセット信号の出力より早く前記マスクを行い、マスク期間は、リセット指示から解除までの期間よりも長い期間とする。
【００１３】
これにより、データプロセッサの外部端子数削減に寄与し、外部に出力するリセット信号が外部からのリセット信号の入力系に回り込むことを抑制することができる。よって、入力系に回り込んだ信号によってＰＯＲ／ＬＶＤ検出回路による検出結果に基づく外部へのリセット指示が早すぎるタイミングで解除される事態の発生を未然に防止することができ、外部でそのリセット信号を受ける回路の暴走や誤動作を回避することが可能である。データプロセッサは電源ＩＣの機能を実現でき、データプロセッサ等のデバイスを搭載してデータ処理システムを構成する実装回路基板の面積縮小に寄与する。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、本発明に係るデータプロセッサは、ＰＯＲ／ＬＶＤ検出回路によるリセット信号を外部リセット信号の入力と同じ外部端子から出力することができ、外部に出力するリセット信号が外部からのリセット信号の入力系に回り込むことを抑制することができる。電源ＩＣとしての機能を備えた上記データプロセッサによるシステム全体に対するパワーオンリセット及び電源電圧のレベル低下を要因とするリセット機能の信頼性を保つことができるから、それを搭載したデータ処理システムの小型化と共に暴走の抑制に寄与することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明の一実施の形態に係るデータプロセッサが備えるリセットコントローラの具体例を示すブロック図である。
【図２】図２はリセットコントローラによるリセット信号生成動作を示すタイミングチャートである。
【図３】図３には本発明の一実施の形態に係るデータプロセッサの概略的な構成が例示される。
【図４】図４は本発明の一実施の形態に係るデータプロセッサを適用したデータ処理システムの一例として示したノートＰＣのブロック図である。
【図５】図５はリセットコントローラの別の例を示すブロック図である。
【図６】図６は図５のリセットコントローラによる電源不安定状態でのリセット信号の生成動作を例示するタイミングチャートである。
【図７】図７は電源電圧の安定状態でソフトウェアリセットが要求されたときの動作を例示するタイミングチャートである。
【図８】リセット制御レジスタの設定データに応じて指定されるソフトウェアリセット機能を整理して示した態様図である。
【発明を実施するための形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕＜入出力兼用リセット端子の出力動作時における入力規制＞
本発明の代表的な実施の形態に係るデータプロセッサ（１）は、リセット信号の外部出力と外部からのリセット信号の入力に兼用される外部リセット端子（ＲＥＳＩＯＮ）と、前記外部リセット端子に接続する入出力バッファ（４）と、電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検出する検出回路（３）と、前記検出回路（ＰＯＲ／ＬＶＤ検出回路）からの検出信号及び前記入出力バッファからの入力に基づいてシステムリセット信号を生成する。更に、前記データプロセッサ（１）は、前記検出回路からの検出信号（Ｓ１）に基づいて生成したシステムリセット信号（Ｓ９）を前記外部リセット端子より外部に与える場合に、外部に与えるリセット指示からリセット解除までの期間を包含すると共にそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする制御を行うリセットコントローラ（１０）と、前記システムリセット信号に基づいて初期化される内部回路モジュール（４０〜４３）と、を有する。
【００１９】
これにより、データプロセッサの外部端子数削減に寄与する。外部に出力するリセット信号が外部からのリセット信号の入力系に回り込むことを抑制することができるから、入力系に回り込んだ信号によってＰＯＲ／ＬＶＤ検出回路による検出結果に基づく外部へのリセット指示が早すぎるタイミングで解除される事態の発生を未然に防止することができ、外部でそのリセット信号を受ける回路の暴走や誤動作を回避することができる。データプロセッサは電源ＩＣの機能を実現でき、データプロセッサ等のデバイスを搭載してデータ処理システムを構成する実装回路基板の面積縮小に寄与することができ、デバイスの実装面積削減の要求が高いノートＰＣをはじめとするモバイル機器の分野に好適となる。
【００２０】
〔２〕＜電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因毎の制御態様＞
項１のデータプロセッサにおいて、前記リセットコントローラは、電源電圧（ＶＣＣ）の投入によるリセット要因を検出したときリセットホールド期間の経過を待ってから前記外部に与えるリセット解除よりも遅れたタイミングで前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における前記リセット要因の非検出期間において外部リセット端子から入力されるリセット信号の変化に同期したシステムリセット信号を生成する。更に、前記リセットコントローラは、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における電源電圧のレベル低下によるリセット要因を検出したとき前記入出力バッファからの入力マスクと前記入出力バッファの出力動作の選択を行ってから外部リセット端子より外部にリセット指示を与え、リセットホールド期間の経過を待って前記外部にリセット解除を与えた後に前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除する制御を行う。
【００２１】
電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検知しているときと、電源電圧の安定状態のときの夫々において、容易に過不足なくリセット制御を行うことができる。
【００２２】
〔３〕＜システムリセット信号との関係＞
項１又は２のデータプロセッサにおいて、前記リセットコントローラは、前記外部リセット端子より外部に与えるリセット指示を、前記システムリセット信号によるリセット指示よりも遅れたタイミングで生成し、前記外部リセット端子より外部に与えるリセット解除の指示を、前記システムリセット信号によるリセット解除の指示と同じタイミングで生成する。
【００２３】
上記システムリセット信号と前記外部リセット端子から出力するリセット信号との関係により、バッファ制御とマスク制御を同期化することができる。
【００２４】
〔４〕＜動作モードによるリセット入力専用／入出力兼用の選択＞
項１乃至４の何れかのデータプロセッサは更にモード端子（ＭＤ１，ＭＤ２，Ｐ９０〜Ｐ９２）を有し、前記リセットコントローラは、前記モード端子から第１動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第２動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする。
【００２５】
外部リセット端子を外部入力のみとする利用形態に対する便に供することができる。
【００２６】
〔５〕＜リセットコントローラの構成＞
項１乃至４の何れかのデータプロセッサにおいて、前記リセットコントローラは、前記検出回路からのリセット要因の検出（Ｓ１）を受けて第１信号（Ｓ２）を活性化すると共に第1信号の非活性化タイミングをリセット解除タイミングとする第1制御回路（１１）と、前記入出力バッファから入力される活性化された第２信号（Ｓ１１）を選択的にマスクするマスクゲート回路（１４）と、前記マスクゲート回路からの第２信号の活性化を受けて第1制御回路を初期化すると共に活性化された第２信号を外部からのリセット指示信号として後段に伝達する第２制御回路（１５）を有する。更に、前記リセットコントローラは、前記第１信号、前記第２制御回路を経た前記第２信号及びその他のリセット要因に係る信号に基づいてシステムリセット信号（Ｓ９）を生成する第１信号生成回路（１７，３１）と、前記第１信号の活性化に応答して前記マスクゲート回路をマスクし且つ前記第１信号の非活性化に遅延して応答することにより前記マスクゲート回路のマスクを解除するマスク制御信号（Ｓ６）を生成する。更に、前記リセットコントローラは、前記マスク制御信号によるマスク期間に前記入出力バッファの出力動作を選択するバッファ制御信号（Ｓ８）を生成し、前記マスク制御信号によるマスク設定に遅延して応答することによりシステムリセット信号によるリセット指示を前記入出力バッファの出力信号として与え、前記システムリセット信号によるリセット解除を前記入出力バッファの出力信号として与えた後に前記マスク制御信号のマスク解除を行う第２信号生成回路（１８，１９）と、を有する。
【００２７】
リセットコントローラを容易に実現することができる。
【００２８】
〔６〕＜動作モードによるリセット入力専用／入出力兼用の選択＞
項５のデータプロセッサは更にモード端子（ＭＤ１，ＭＤ２，Ｐ９０〜Ｐ９２）を有し、前記第２信号生成回路は、前記モード端子から第１動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第２動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする。
【００２９】
外部リセット端子を外部入力のみとする利用形態に対する便に供することができる。
【００３０】
〔７〕＜テスト制御レジスタ＞
項５又は６のデータプロセッサは、前記第２信号生成回路にとって仮想的に前記第１信号とみなされるテスト信号（Ｓ１０）を生成するテスト制御レジスタ（３５）を更に有する。
【００３１】
データプロセッサにおけるリセット信号の外部出力動作のデバイステストに際して、電源電圧を実際に投入して安定化させたりレベル低下させたりするときの電圧遷移時間を費やすことなく、テスト制御レジスタの書換えによって任意のタイミンで効率的に、電源電圧の投入や電源電圧のレベル低下の夫々のリセット要因を擬似的に発生させることができるから、テスト時間の短縮、テストコストの低減に寄与することができる。
【００３２】
〔８〕＜データ処理システム＞
本発明の別の実施の形態に係るデータ処理システムは、外部に接続された入出力デバイス（２４０〜２４４，２４８）の制御を行うデータプロセッサ（１）と、前記データプロセッサに接続された入出力コントローラハブ（２０１，２０５）と、前記入出力コントローラハブにシステムバスで接続されたメインプロセッサ（２００）と、を有する。前記データプロセッサは、リセット信号の外部出力と外部からのリセット信号の入力に兼用される外部リセット端子（ＲＥＳＩＯＮ）と、前記外部リセット端子に接続する入出力バッファ（４）と、電源電圧（ＶＣＣ）の投入と電源電圧のレベル低下の夫々のリセット要因を検出する検出回路（３）と、前記検出回路からの検出信号及び前記入出力バッファからの入力に基づいてシステムリセット信号（Ｓ９）を生成する。更に、前記データプロセッサは、前記検出回路からの検出信号に基づいて生成したシステムリセット信号を前記外部リセット端子より外部に与える場合に、外部に与えるリセット指示からリセット解除までの期間を包含すると共にそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする制御を行うリセットコントローラ（１０）と、前記システムリセット信号に基づいて初期化される内部回路モジュール（４０〜４３）と、を有する。
【００３３】
項１と同様に、ＰＯＲ／ＬＶＤ検出回路によるリセット信号を外部リセット信号の入力端子と兼用させて外部に出力させることができると共に、外部に出力するリセット信号が入力バッファを介して外部からのリセット信号の入力系に回り込むことを抑制することができる。さらに、データプロセッサは電源ＩＣの機能を実現でき、データ処理システムを構成する回路基板の面積縮小に寄与することができる。
【００３４】
〔９〕＜データプロセッサによる入出力デバイスのリセット＞
項８のデータ処理システムにおいて、前記入出力デバイスはデータプロセッサの外部リセット端子から出力されるリセット信号を入力して初期化される。
【００３５】
システム上不要にした電源ＩＣの機能による入出力デバイスに対する初期化機能をデータプロセッサで実現することができる。
【００３６】
〔１０〕＜上位階層のリセット指示＞
項８又は９のデータ処理システムにおいて、前記データプロセッサは、前記システムリセット信号に基づいて生成された信号を前記入出力コントローラハブにリセット信号として出力する。
【００３７】
入出力コントローラハブ及びこれに接続する上位階層に対する初期化にもデータプロセッサのＰＯＲ／ＬＶＤ検出機能を流用することができる。
【００３８】
〔１１〕＜ＬＰＣバス＞
項８乃至１０の何れかのデータ処理システムにおいて、前記入出力デバイスおよび前記入出力コントローラハブはＬＰＣバスを介して前記データプロセッサに接続される。
【００３９】
低帯域のデバイス接続に用いられるＬＰＣバスが採用されるようなＰＣにも本実施の形態のデータ処理システムを適用可能である。
【００４０】
〔１２〕＜電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因毎の制御態様＞
項８乃至１１の何れかのデータ処理システムにおいて、前記リセットコントローラは、電源電圧の投入によるリセット要因を検出したときリセットホールド期間の経過を待ってから前記外部に与えるリセット解除よりも遅れたタイミングで前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除する。更に、前記リセットコントローラは、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における前記リセット要因の非検出期間において外部リセット端子から入力されるリセット信号の変化に同期したシステムリセット信号を生成し、電源電圧の投入によるリセット要因に基づくリセット指示の解除後における電源電圧のレベル低下によるリセット要因を検出したとき前記入出力バッファからの入力マスクと前記入出力バッファの出力動作の選択を行ってから外部リセット端子より外部にリセット指示を与る。更に、前記リセットコントローラは、リセットホールド期間の経過を待って前記外部にリセット解除を与えた後に前記入出力バッファの出力動作を非選択とすると共に前記入出力バッファからの入力マスクを解除する制御を行う。
【００４１】
電源電圧の投入と電源電圧のレベル低下の夫々のリセット要因を検知しているときと、電源電圧の安定状態のときの夫々において、容易に過不足なくリセット制御を行うことができる。
【００４２】
〔１３〕＜システムリセット信号との関係＞
項８乃至１２の何れかのデータ処理システムにおいて、前記リセットコントローラは、前記外部リセット端子より外部に与えるリセット指示を、前記システムリセット信号によるリセット指示よりも遅れたタイミングで生成し、前記外部リセット端子より外部に与えるリセット解除の指示を、前記システムリセット信号によるリセット解除の指示と同じタイミングで生成する。
【００４３】
上記システムリセット信号と前記外部リセット端子から出力するリセット信号との関係により、バッファ制御とマスク制御を同期化することができる。
【００４４】
〔１４〕＜リセットコントローラの構成＞
項８乃至１３の何れかのデータ処理システムにおいて、前記リセットコントローラは、前記検出回路からのリセット要因の検出（Ｓ１）を受けて第１信号（Ｓ２）を活性化すると共に第1信号の非活性化タイミングをリセット解除タイミングとする第1制御回路（１１）と、前記入出力バッファから入力される活性化された第２信号（Ｓ１１）を選択的にマスクするマスクゲート回路（１４）と、前記マスクゲート回路からの第２信号の活性化を受けて第1制御回路を初期化すると共に活性化された第２信号を外部からのリセット指示信号として後段に伝達する第２制御回路（１５）を生成する。更に、前記リセットコントローラは、前記第１信号、前記第２制御回路を経た前記第２信号及びその他のリセット要因に係る信号に基づいてシステムリセット信号（Ｓ９）を生成する第１信号生成回路（１７，３１）と、前記第１信号の活性化に応答して前記マスクゲート回路をマスクし且つ前記第１信号の非活性化に遅延して応答することにより前記マスクゲート回路のマスクを解除するマスク制御信号（Ｓ６）を生成する。更に、前記リセットコントローラは、前記マスク制御信号によるマスク期間に前記入出力バッファの出力動作を選択するバッファ制御信号（Ｓ８）を生成し、前記マスク制御信号によるマスク設定に遅延して応答することによりシステムリセット信号によるリセット指示を前記入出力バッファの出力信号として与え、前記システムリセット信号によるリセット解除を前記入出力バッファの出力信号として与えた後に前記マスク制御信号のマスク解除を行う第２信号生成回路（１８，１９）と、を有する。
【００４５】
リセットコントローラを容易に実現することができる。
【００４６】
〔１５〕＜動作モードによるリセット入力専用／入出力兼用の選択＞
項１４のデータ処理システムにおいて、モード端子を更に有し、前記第２信号生成回路は、前記モード端子から第１動作モードが指示されたとき前記外部リセット端子をリセット信号の外部出力と外部からのリセット信号の入力に兼用し、前記モード端子から第２動作モードが指示されたとき前記外部リセット端子を外部からのリセット信号の入力専用にする。
【００４７】
外部リセット端子を外部入力のみとする利用形態に対する便に供することができる。
【００４８】
〔１６〕＜ソフトウェアリセットＡ＞
項１のデータプロセッサにおいて、前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第１データが書き込まれたとき、前記検出回路からの前記検出信号と等価な仮想検出信号を生成することにより、前記システムリセット信号を生成し且つ前記外部リセット端子より外部にリセット指示を与えると共に、外部に与えるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする。
【００４９】
前記検出回路からの検出信号に起因するシステムリセット及び外部リセット制御機能と等価なリセット制御をソフトウェアリセット制御レジスタに対する書き込み動作によって行うことができる。したがって、不所望な温度上昇などの異常検出に対して、不所望な電源電圧低下の場合と同様のシステムリセット及び外部リセット制御をソフトウェアを利用して容易に実現することができる。
【００５０】
〔１７〕＜ソフトウェアリセットＢ＞
項１のデータプロセッサにおいて、前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第２データが書き込まれたとき、ソフトウェアシステムリセット要求信号を生成することにより、前記システムリセット信号をリセット指示からリセット解除まで変化させる。
【００５１】
ソフトウェアを利用して任意にシステムリセットを行うことができるようになる。
【００５２】
〔１８〕＜ソフトウェアリセットＣ＞
項１のデータプロセッサにおいて、前記リセットコントローラは、前記内部回路によってアクセス可能にされるソフトウェアリセット制御レジスタを有し、前記ソフトウェアリセット制御レジスタに第３データが書き込まれたとき、ソフトウェア外部リセット要求信号を生成することにより、前記外部リセット端子より外部にリセット指示を与えると共に、外部に与えるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファの出力動作を選択し且つ前記入出力バッファからの入力をマスクする。
【００５３】
前記検出回路からの検出信号に起因する外部リセット制御機能と等価なリセット制御だけをソフトウェアを利用して容易に実現することができる。
【００５４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００５５】
《実施の形態１》
図３には本発明の一実施の形態に係るデータプロセッサの概略的な構成が例示される。データプロセッサ１は、特に制限されないが、単結晶シリコン等の１個の半導体基板に相補型ＭＯＳ集積回路製造技術等を用いて形成される。
【００５６】
データプロセッサ１は、命令をフェッチして実行する中央処理装置（ＣＰＵ）４０、ＣＰＵ４０のワーク領域等に用いられるＲＡＭ４１、ＣＰＵ４０が実行するプログラムや制御データ等が格納される電気的に書き換え可能な不揮発性メモリ（ＦＬＡＳＨ）４２、及びタイマ等の複数の周辺モジュール４３を有し、それらは内部バス４５に接続される。データプロセッサ１の動作モードの制御やリセット制御はシステムマネジメントユニット（ＳＭＵ）５が行う。システムマネジメントユニット５には入出力バッファ４を介して外部リセット端子ＲＥＳＩＯＮが接続されると共に、夫々入出力バッファ６を介してモード端子ＭＤ１，ＭＤ２，Ｐ９０，Ｐ９１，Ｐ９２が接続される。システムマネジメントユニット５は電源回路２への電源電圧の投入や電源電圧の状態、更には外部リセット端子ＲＥＳＩＯＮの状態、内部回路モジュールの状態などに応じてシステムリセット信号Ｓ９を生成し、これをシステムコントローラ（ＳＹＳＣ）４４に与える。システムコントローラ４４はシステムリセット信号Ｓ９に基づいてモジュールリセット信号Ｓ１２を生成して回路モジュール４０〜４３等に供給する。
【００５７】
図１にはシステムマネジメントユニット５の具体例が示される。
【００５８】
前記外部リセット端子ＲＥＳＩＯＮはリセット信号の外部出力と外部からのリセット信号の入力に兼用される端子である。入出力バッファ４は、特に図示はしないがトライステート出力バッファと入力バッファを有し、トライステート出力バッファの出力端子に入力バッファの入力端子が結合され、その結合ノードに外部リセット端子ＲＥＳＩＯＮが結合される。前記トライステート出力バッファのトライステート制御端子に信号Ｓ８が供給され、前記トライステート出力バッファは信号Ｓ８のローレベルによって出力動作可能にされ、信号Ｓ８のハイレベルによって高出力インピーダンス状態にされる。
【００５９】
電源回路２は電源電圧ＶＣＣの投入と電源電圧ＶＣＣのレベル低下の夫々のリセット要因を検出する検出回路（ＰＯＲ／ＬＶＤ検出回路）３を有する。ＰＯＲ／ＬＶＤ検出回路３は電源電圧ＶＣＣが規定レベル（ＰＯＲ／ＬＶＤ検出レベル）に到達しているか否かを検出し、到達していなければＰＯＲ／ＬＶＤ検知信号Ｓ１をローレベル、到達していればＰＯＲ／ＬＶＤ検知信号Ｓ１をハイレベルにする。
【００６０】
システムマネジメントユニット５は、ＰＯＲ／ＬＶＤ検出回路３からのＰＯＲ／ＬＶＤ検知信号Ｓ１及び前記入出力バッファ４からの入力信号Ｓ１１に基づいてシステムリセット信号Ｓ９を生成すると共に前記入出力バッファ４に対して制御信号Ｓ８で出力制御を行い、また、ＰＯＲ／ＬＶＤ検出回路によるリセット要因の検出に基づいて入出力バッファ４を介して外部リセット端子ＲＥＳＩＯＮより外部に与えるリセット信号Ｓ７を生成するリセットコントローラ１０を有する。特にリセットコントローラ１０は、外部に与えるリセット信号Ｓ７によるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファ４の出力動作を選択すると共に前記入出力バッファ４からの入力をマスクする制御を行う。次に、その制御について詳述する。
【００６１】
リセットコントローラ１０は、入出力バッファ４からの入力とマスク信号Ｓ６を入力し、マスク信号Ｓ６のハイレベルによって入出力バッファ４からの入力をマスクする論理和ゲートから成るマスク回路１４と、マスク回路１４の出力信号に対してタイミング調整を行った端子入力リセット信号Ｓ３を出力する端子リセット制御回路１５と、ＰＯＲ／ＬＶＤ検知信号Ｓ１を入力してＰＯＲ／ＬＶＤ要因リセット信号Ｓ２を出力するＰＯＲ／ＬＶＤ制御回路１１とを有する。ＰＯＲ／ＬＶＤ制御回路１１はＰＯＲ／ＬＶＤ要因リセット信号Ｓ２を生成するための状態遷移制御を行うステートマシン１２、及びリセットホールド期間等を規定するためのカウント動作を行うステートカウンタ１３を備える。ＰＯＲ／ＬＶＤ制御回路１１はＰＯＲ／ＬＶＤ検知信号Ｓ１のローレベルに応じてＰＯＲ／ＬＶＤ要因リセット信号Ｓ２をローレベルとし、ＰＯＲ／ＬＶＤ検知信号Ｓ１のローレベルからハイレベルへの変化によってステートカウンタ１３によるリセットホールド期間の計数を開始し、その計数のカウントアウト（リセットホールド期間の経過）に同期してＰＯＲ／ＬＶＤ要因リセット信号Ｓ２をローレベルからハイレベルに反転させる。
【００６２】
一方、端子リセット制御回路１５の入力がローレベルにされると端子入力リセット信号Ｓ３がローレベルにされ、端子リセット制御回路１５の入力がハイレベルにされると端子入力リセット信号Ｓ３がハイレベルにされる。
【００６３】
外部要因リセット制御回路１７は信号Ｓ２とＳ３の論理積によって何れか一方の信号の変化を有効として後段に伝達する。後段に伝達された信号はウォッチドッグタイマ（ＷＤＴ）４７などのその他の回路モジュールからの内部リセット要求信号を受ける内部リセット制御回路３１を経てシステムリセット信号Ｓ９としてＳＹＳＣ４４に供給される。内部リセット制御回路３１は各種リセット要求に対する優先制御を行い、外部要因リセット制御回路１７からのリセット要求を最優先とする。尚、リセットコントローラ１０は電源電圧ＶＣＣで動作するＶＣＣ領域がほとんどであるが、内部リセット制御回路３１は内部電源電圧ＶＤＤを動作電源とするＶＤＤ領域の回路で構成されるから、双方の領域間での信号の受け渡しにはレベルシフタ３２を介するようになっている。
【００６４】
前記信号Ｓ３はＰＯＲ／ＬＶＤ制御回路１１のリセット端子Ｒに供給され、リセット端子Ｒへのローレベル入力によってＰＯＲ／ＬＶＤ制御回路１１は初期化され、ＰＯＲ／ＬＶＤ要因リセット信号Ｓ２はハイレベルとされる。ＰＯＲ／ＬＶＤ制御回路１１がローレベルの信号Ｓ２を出力している最中でもそのシーケンス処理が初期化されると、ＰＯＲ／ＬＶＤ要因リセット信号Ｓ２はハイレベルになるが、信号Ｓ３がローレベルになっているから、外部要因リセット制御回路１７のローレベル出力、即ちシステムリセット信号Ｓ９のローレベル出力には影響を与えない。要するに、ＰＯＲ／ＬＶＤ制御回路１１によるリセット処理中に外部端子ＲＥＳＩＯＮからの外部リセット処理が指示されたときは、外部からのリセット指示を優先させ、外部からのリセット信号によってシステムリセット信号Ｓ９のリセット解除タイミングを決定するようになっている。
【００６５】
前記システムリセット信号Ｓ９とＰＯＲ／ＬＶＤ要因リセット信号Ｓ２はリセット出力トリガ制御回路１８に供給される。リセット出力トリガ制御回路１８は、リセット入出力モード信号Ｓ４によってリセット入出力モードが選択されている場合には、ＰＯＲ／ＬＶＤ要因リセット信号Ｓ２がローレベル（ＰＯＲ／ＬＶＤ検出によるリセット要因によるリセット指示）にされていることを条件にシステムリセット信号Ｓ９の反転レベルをリセット出力トリガ信号Ｓ５として出力する。ＰＯＲ／ＬＶＤ要因リセット信号Ｓ２がハイレベルにされている場合にはリセット出力トリガ信号Ｓ５はローレベルに固定される。また、リセット入出力モード信号Ｓ４によりリセット入力専用モードが指示されているときもリセット出力トリガ信号Ｓ５はローレベルに固定される。尚、リセット入出力モード信号Ｓ４はモード端子ＭＤ１，ＭＤ２，Ｐ９０〜Ｐ９２からの入力状態を動作モードデコード部１６が判別することによって生成される。
【００６６】
リセット出力制御回路１９は前記トリガ信号Ｓ５を入力して、リセット入力マスク信号Ｓ６、リセット出力信号Ｓ７、及びバッファ出力制御信号Ｓ８を生成する回路であり、遅延回路２０、アンドゲート２１、オアゲート２２及びインバータ２３，２４を有する。リセット出力制御回路１９は、電源電圧の安定状態（信号Ｓ２のハイレベル）では制御信号Ｓ８（ハイレベル）により入出力バッファ4の出力動作をディスエーブルとし、信号Ｓ６（ローレベル）によりマスクを解消することにより、外部リセット端子ＲＥＳＩＯＮからのリセット入力を許可する。更にリセット出力制御回路１９は、電源電圧ＶＣＣの投入と電源電圧ＶＣＣのレベル低下の夫々のリセット要因を検出するＰＯＲ／ＶＬＤ検出回路３によるリセット要因を検知したときは、その検出信号Ｓ１に基づく信号Ｓ２の変化（ローレベル）を利用し、信号Ｓ８により入出力バッファ４の出力動作をイネーブルにしてリセット信号Ｓ７を外部リセット端子ＲＥＳＩＯＮに向けて出力させると共に、入出力バッファ４から端子リセット制御回路１５への当該リセット信号Ｓ７の回り込みを信号Ｓ６（ハイレベル）によりマスクする制御を行う。リセット出力制御回路１９の制御において、信号Ｓ６のハイレベルによるマスクは前記外部へのリセット信号Ｓ７の出力より早く行い、そのマスク期間は、リセット信号Ｓ７によるリセット指示から解除までの期間よりも長い期間とする。
【００６７】
図１に示されるテスト制御レジスタ３５はリセットトリガ制御回路１８にとって仮想的に前記ＰＯＲ／ＬＶＤ要因リセット信号Ｓ２とみなされるテスト信号Ｓ１０を生成する制御レジスタであり、ＣＰＵ４０のアクセスによって当該信号Ｓ１０のレベルを任意に設定可能とするものである。データプロセッサ１におけるリセット信号の外部出力動作のデバイステストに際して、電源電圧ＶＣＣを実際に投入して安定化させたりレベル低下させたりするときの電圧遷移時間を費やすことなく、テスト制御レジスタ３５の書換えによって任意のタイミンで効率的に、電源電圧の投入や電源電圧のレベル低下の夫々のリセット要因を擬似的に発生させることができる。これにより、テスト時間の短縮、テストコストの低減に寄与することができる。
【００６８】
図２にはリセットコントローラによるリセット信号の生成動作を示すタイミングチャートである。
【００６９】
時刻ｔ０で動作電源ＶＣＣが投入され、時刻ｔ１で電源電圧ＶＣＣがＰＯＲ／ＬＶＤ検知レベルに達すると、ＰＯＲ／ＬＶＤ検知信号Ｓ１がハイレベルに変化される。これによってＰＯＲ／ＬＶＤ制御回路１１による動作が開始され、リセットホールド期間の後にＰＯＲ／ＬＶＤ要因リセット信号Ｓ２をハイレベルに変化される（時刻ｔ２）。この間、信号Ｓ６はハイレベルにされマスク回路１４で入力マスクを行い、信号Ｓ８はローレベルにされ入出力バッファ４を出力イネーブルとし、信号Ｓ７はローレベルにされ、外部端子ＲＥＳＩＯＮから外部にリセットを指示している。時刻ｔ２では信号Ｓ５，Ｓ７，Ｓ９がレベル反転されるが、信号Ｓ６，Ｓ８のレベルが維持されるので、外部端子ＲＥＳＩＯＮからの外部に対するリセット指示が解除された後のタイミング(時刻ｔ３)まで入力マスクが維持され、外部に対するリセット指示が信号Ｓ７によって正規に解除されるまで、信号Ｓ７のローレベルが端子リセット制御回路１５に回り込むことにより、ＰＯＲ／ＬＶＤ制御回路１１が途中で不所望に初期化されて信号Ｓ２がハイレベルに初期化される結果、信号Ｓ７が速いタイミングでハイレベルに反転されてしまう、ことが抑制される。したがって、外部端子ＲＥＳＩＯＮから外部に与えられるリセット信号を受けて動作されるデバイスのリセットは正常に行われることになり、パワーオンリセット後における外部システムの誤動作及び暴走を未然に防止することができる。
【００７０】
時刻ｔ３以降において信号Ｓ８はハイレベルにされるから入出力バッファ４の出力動作はディスエーブルにされ、外部端子ＲＥＳＩＯＮからの外部リセット入力が可能にされる。時刻ｔ４で外部からのリセット指示によりシステムリセット信号Ｓ９がローレベルにされ、時刻ｔ５にリセット解除される。
【００７１】
時刻ｔ６に電源電圧ＶＣＣがＰＯＲ／ＬＶＤ検知レベル以下になると、ＰＯＲ／ＬＶＤ検知信号Ｓ１がローレベルに変化される。これによってＰＯＲ／ＬＶＤ制御回路１１による動作が開始され、信号Ｓ２のローレベルにより信号Ｓ５がハイレベルにされ、これに同期して信号Ｓ６がハイレベルになってマスク回路１４の入力マスクが開始され、信号Ｓ８がローレベルになって入出力バッファ4の出力動作がイネーブルにされ、システムリセット信号Ｓ９がローレベルにされて内部へのリセット指示が行われる。時刻ｔ６では遅延回路２０の作用により信号Ｓ７はその後の時刻ｔ７を待ってローレベルのリセット指示レベルにされる。したがって、この信号Ｓ７により外部端子ＲＥＳＩＯＮから外部にリセット指示が与えられたきには既に入力マスクが施されているので、外部に対するリセット指示のための信号Ｓ７のローレベルが端子リセット制御回路１５に回り込んで不所望にＰＯＲ／ＬＶＤ制御回路１１が途中で初期化されて信号Ｓ２がハイレベルに初期化されることによる信号Ｓ７の不所望なハイレベル反転が抑制される。
【００７２】
この後、時刻ｔ８で電源電圧ＶＣＣがＰＯＲ／ＬＶＤ検知レベルに復帰すると、リセットホールド期間の後にＰＯＲ／ＬVＤ要因リセット信号Ｓ２がハイレベルに変化される（時刻ｔ９）。この間、信号Ｓ６はハイレベルにされマスク回路１４で入力マスクを行い、信号Ｓ８はローレベルにされ入出力バッファ４を出力イネーブルとし、信号Ｓ７はローレベルにされ、外部端子ＲＥＳＩＯＮから外部にリセットを指示している。時刻ｔ９では信号Ｓ５，Ｓ７，Ｓ９がレベル反転されるが、信号Ｓ６，Ｓ８のレベルが維持されるので、外部端子ＲＥＳＩＯＮからの外部に対するリセット指示が解除された後のタイミング(時刻ｔ１０)まで入力マスクが維持され、外部に対するリセット指示が信号Ｓ７によって正規に解除されるまで、信号Ｓ７のローレベルが端子リセット制御回路１５に回り込むことにより、ＰＯＲ／ＬＶＤ制御回路１１が不所望に途中で初期化されて信号Ｓ２がハイレベルに初期化される結果、信号Ｓ７が速いタイミングでハイレベルに反転されてしまう、ことが抑制される。したがって、外部端子ＲＥＳＩＯＮから外部に与えられるリセット信号受けて動作されるデバイスのリセットは正常に行われることになり、パワーオンリセット後における外部システムの誤動作及び暴走を未然に防止することができる。
【００７３】
図４には上記実施の形態で説明したデータプロセッサ１をキーボード及び電源制御用コントローラとして採用したノートＰＣの概略的な構成が示される。
【００７４】
データ処理システムとしてのノートＰＣにおいて、データプロセッサ１は、シリアルフラッシュメモリ２４２からダウンロードしたプログラムを実行することにより、外部に接続された入力デバイスの制御を行う。入力出力デバイスとして、ＬＥＤインジケータ２３５、リッドスイッチ１０１、バッテリシステム２４１、冷却ファン２３６、キースキャン回路２３７、サーミスタ２３０、電力モニタ２３１、カードインタフェース２３２、ディスプレイ調光回路２３３、マウス等のポインティングデバイス２３４、および拡張プロセッサ２４４等が接続される。ＬＰＣバスにはセキュリティ処理モジュール（ＴＰＭ）２４８、スーパーＩ／Ｏ２４３、ユーザー固有のＡＳＩＣ２４０等が接続される。前記外部リセット端子ＲＥＳＩＯＮはセキュリティ処理モジュール２４８、スーパーＩ／Ｏ２４３、ＡＳＩＣ２４０、シリアルフラッシュメモリ２４２等に接続され、データプロセッサ１は外部リセット端子ＲＥＳＩＯＮからそれらに対してパワーオンリセット又は電源電圧低下によるリセットをリセット信号ＲＥＳＥＴで行なうことができる。要するに、データプロセッサ１はそれら外部デバイスに対するリセットＩＣとしても機能する。
【００７５】
データプロセッサ１はＬＰＣバスを介して入出力コントローラハブ２０５，２０１に接続される。例えば入出力コントローラハブ２０５はサウスブリッジ（ＩＣＨ）を構成し、入出力コントローラハブ２０１はノースブリッジ（ＭＣＨ）を構成する。サウスブリッジ（ＩＣＨ）２０５にはローカルエリアネットワークコントローラ２０６を介してＬＡＮポート２０７、シリアルＡＴＡインタフェースを持つＨＤＤ２１０、カードバス２２０、無線ＬＡＮ２２１、スピーカ２２３を駆動するアンプ２２２、ＵＳＢコントローラ２１１，２１２、ＵＳＢポート２０８、及びＰＣＩコントローラ等が接続される。ノースブリッジ（ＭＣＨ）２０１にはディスプレイ２０４の表示制御等を行うグラフィックコントローラ２０３、メインメモリ２０２及びメインプロセッサ２００が接続される。
【００７６】
特に図示はしないが、データプロセッサ１は外部端子ＲＥＳＩＯＮ以外の端子、例えば適当なポートの出力端子を利用して、ノースブリッジ（ＭＣＨ）２０１、サウスブリッジ（ＩＣＨ）２０５、及びメインプロセッサ２００等の上位階層のデバイスに対してパワーオンリセット及び電源電圧低下によるリセットの指示を与えてもよい。そのようなリセット信号はデータプロセッサ内部のシステムリセット信号Ｓ９に基づいて生成すればよい。
【００７７】
前述のように、データプロセッサ1はＰＯＲ／ＬＶＤ検出回路３によるリセット信号を外部リセット信号の入力端子ＲＥＳＩＯＮと兼用させて外部に出力させることができると共に、外部に出力するリセット信号が入力バッファ４を介して外部からのリセット信号の入力系に回り込むことを抑制することができるから、データプロセッサは電源ＩＣの機能を実現でき、データ処理システムを構成する回路基板の面積縮小に寄与することができる。したがって、データプロセッサ１は特に省スペースが要請されるノートＰＣや携帯端末への適用に好適である。
【００７８】
《実施の形態２》
図５にはリセットコントローラ１０Ａの別の例が示される。同図に示されるリセットコントローラ１０Ａは、図１のリセットコントローラ１０に対してソフトウェアリセット制御機能が追加された点が相違され、その他の同一の構成については図１と同一参照符号を付してその詳細な説明は省略する。以下、ソフトウェアリセット機能を中心に説明する。
【００７９】
ソフトウェアリセットを指示するために内部回路のひとつであるＣＰＵ４０によってリード・ライト可能なリセット制御レジスタ３６が設けられ、そのレジスタ３６には第１データ、第２データおよび第３データの書き込み領域が割り当てられる。図８にも例示されるように、第１データＳＲＤ１が書き込まれることによって仮想検出信号Ｓ２０が生成されてソフトウェアリセットＡが指示される。第２データＳＲＤ２が書き込まれることによってソフトウェアシステムリセット要求信号Ｓ２１が生成されてソフトウェアリセットＢが指示される。第３データＳＲＤ３が書き込まれることによってソフトウェア外部リセット信号Ｓ２２が生成されてソフトウェアリセットＣが指示される。
【００８０】
仮想検出信号Ｓ２０を入力するＰＯＲ／ＬＶＤ制御回路１１にとって、仮想検出信号Ｓ２０は前記検出回路２からの前記検出信号Ｓ１と等価な信号として認識し、前記検出信号Ｓ１が検出レベルにされた場合と同様に動作し、これによって、前記システムリセット信号Ｓ９が生成され且つ前記外部リセット端子ＲＥＳＩＯＮより外部にリセット指示が与えられる共に、外部に与えられるリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファ４の出力動作が選択され且つ前記入出力バッファ４からの入力がマスクされる。
【００８１】
これにより、前記検出回路２からの検出信号Ｓ１に起因するシステムリセット及び外部リセット制御機能と等価なリセット制御をソフトウェアリセット制御レジスタ３６に対する第１データＳＲＤ１の書き込み動作によって行うことができる。したがって、内部回路の一つである他のモジュール４３がマイクロコンピュータ１若しくはその外部回路の不所望な温度上昇などの異常を検出にした場合に、不所望な電源電圧低下の場合と同様のシステムリセット及び外部リセット制御をソフトウェアを利用して容易に実現することができる。
【００８２】
ソフトウェアシステムリセット要求信号Ｓ２１は内部リセット制御回路３１に供給される。内部リセット制御回路３１はソフトウェアシステムリセット要求信号Ｓ２１が入力されると、ＷＤＴ４７から供給されるシステムリセット要求信号などと同様に、システムリセット信号Ｓ９をリセット指示からリセット解除まで変化させる。
【００８３】
これにより、ソフトウェアを利用して任意にシステムリセットを行うことができるようになる。
【００８４】
ソフトウェア外部リセット用リセット出力制御回路（ＳＥＲＣＮＴ）２６はソフトウェア外部リセット要求信号Ｓ２２が供給されると、出力トリガ信号Ｓ２３をハイレベルに立ち上げると共に内部のカウンタ（ＣＵＮＴ）２７の計数動作を開始し、カウウントアップタイミングに同期して信号Ｓ２３をローレベルに立ち下げる。出力トリガ信号Ｓ２３はソフトウェア外部リセット要求信号Ｓ２２に同期してリセットホールド期間を生成する。リセット出力トリガ制御回路１８は、出力トリガ信号Ｓ２３のリセットホールド期間に対応してリセット出力トリガ信号Ｓ５を生成し、これによって、前記外部リセット端子ＲＥＳＩＯＮより外部にリセット指示が与えられると共に、外部に与えられたリセット指示からリセット解除までの期間を包含し且つそれよりも長い期間で前記入出力バッファ４の出力動作が選択され且つ前記入出力バッファ４からの入力がマスクされる。
【００８５】
これにより、前記検出回路２からの検出信号に起因する外部リセット制御機能と等価なリセット制御だけをソフトウェアを利用して容易に実現することができる。
【００８６】
図６には図５のリセットコントローラ１０Ａによるリセット信号の生成動作が例示される。図６はソフトウェアリセットのための信号Ｓ２０，Ｓ２１，Ｓ２２はハイレベルにネゲートされており、図２と同様のタイミングを示す。
【００８７】
図７には電源電圧の安定状態でソフトウェアリセットが要求されたときの動作タイミングが例示される。
【００８８】
時刻ｔ２０でリセット制御レジスタ３６に第１データＳＲＤ１が書き込まれることによってソフトウェアリセットＡが要求され、これによって図６の時刻ｔ６からｔ１０と同じ動作タイミングが生成される。これによって、外部に対するリセット指示が信号Ｓ７によって正規に解除されるまで、信号Ｓ７のローレベルが端子リセット制御回路１５に回り込むことにより、ＰＯＲ／ＬＶＤ制御回路１１が不所望に途中で初期化されて信号Ｓ２がハイレベルに初期化される結果、信号Ｓ７が速いタイミングでハイレベルに反転されてしまう、ことが抑制される。したがって、外部端子ＲＥＳＩＯＮから外部に与えられるリセット信号受けて動作されるデバイスのリセットは正常に行われることになり、パワーオンリセット後における外部システムの誤動作及び暴走を未然に防止することができる。
【００８９】
時刻ｔ２１でリセット制御レジスタ３６に第２データＳＲＤ２が書き込まれることによってソフトウェアリセットＢが要求され、これによってシステムリセット信号Ｓ９が所定期間ローレベルにされ、それによってシステムリセットが行われる。
【００９０】
時刻ｔ２２でリセット制御レジスタ３６に第３データＳＲＤ３が書き込まれることによってソフトウェアリセットＣが要求され、これによってソフトウェアリセットＣの出力トリガ信号Ｓ２３が一定期間ハイレベルにホールドされ、この期間をリセットホールド期間とするように、外部端子ＲＥＳＩＯＮから外部リセット信号を出力する。ソフトウェアリセットＣの場合は、システムリセット信号Ｓ９はハイレベルにネゲートされたままにされる点がソフトウェアリセットＡによるリセット機能と相違される点である。
【００９１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９２】
例えば、リセットコントローラの具体的な論理構成は上記実施の形態に限定されず適宜変更可能である。データ処理システムはノートＰＣに限定されずその他のモバイル製品等に広く適用可能である。データプロセッサが保有する回路モジュールは図３に限定されず適宜変更可能である。
【符号の説明】
【００９３】
１  データプロセッサ
３  ＰＯＲ／ＬＶＤ検出回路
４  入出力バッファ
５、５Ａ  システムマネジメントユニット（ＳＭＵ）
６  入出力バッファ
１０，１０Ａ  リセットコントローラ
１４  マスク回路
１５  端子リセット制御回路
１９  リセット出力制御回路
２０  遅延回路
２６  ソフトウェア外部リセット用リセット出力制御回路
ＲＥＳＩＯＮ  外部リセット端子
Ｓ１  ＰＯＲ／ＬＶＤ検知信号
Ｓ２  ＰＯＲ／ＬＶＤ要因リセット信号
Ｓ３  端子入力リセット信号
Ｓ４  リセット入出力モード信号
Ｓ５  リセット出力トリガ信号
Ｓ６  リセット入力マスク信号
Ｓ７  リセット信号
Ｓ８  制御信号
Ｓ９  システムリセット信号
Ｓ２０  仮想検出信号
Ｓ２１  ソフトウェアシステムリセット要求信号
Ｓ２２  ソフトウェア外部リセット信号
Ｓ２３  出力トリガ信号
ＭＤ１，ＭＤ２，Ｐ９０，Ｐ９１，Ｐ９２  モード端子
４０  中央処理装置（ＣＰＵ）
４１  ＲＡＭ
４２  不揮発性メモリ（ＦＬＡＳＨ）
４５  内部バス
４４  システムコントローラ（ＳＹＳＣ）
２０１  ノースブリッジ（ＭＣＨ）
２０５  サウスブリッジ（ＩＣＨ）
２００  メインプロセッサ
【図１】
2011238211.tif 000003
【図２】
2011238211.tif 000004
【図３】
2011238211.tif 000005
【図４】
2011238211.tif 000006
【図５】
2011238211.tif 000007
【図６】
2011238211.tif 000008
【図７】
2011238211.tif 000009
【図８】
2011238211.tif 000010