(57)【要約】【課題】入力信号を変調する変調回路の構成を変更することなく、Ｄ級増幅回路における増幅歪を抑制することのできるデジタルアンプを実現する。【解決手段】増幅された２つのパルス信号＃５ａおよび＃５ｂの差信号によって負荷を差動駆動するＤ級アンプ（デジタルアンプ）１は、２つのパルス信号＃２ａおよび＃２ｂに対して、上記Ｄ級増幅回路における増幅歪を低減させるための制御信号＃ｒを加算する変換回路１２を備えており、変換回路１２は、２つのパルス信号＃２ａおよび＃２ｂが何れもローレベルである期間において、２つのパルス信号＃２ａおよび＃２ｂの各々に対して、同一波形の制御信号＃ｒを同期して加算する。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つのパルス信号をそれぞれＤ級増幅するＤ級増幅回路を備え、Ｄ級増幅された上記２つのパルス信号の差信号によって負荷を差動駆動するデジタルアンプであって、
上記２つのパルス信号に対して、上記Ｄ級増幅回路における増幅歪を低減させるための付加パルス信号を加算する付加パルス加算回路を備え、
上記付加パルス加算回路は、上記２つのパルス信号が何れもローレベルである期間において、上記２つのパルス信号の各々に対して、同一波形の付加パルス信号を同期して加算する、
ことを特徴とするデジタルアンプ。
【請求項２】
上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のパルス密度を上昇させるものである、
ことを特徴とする請求項１に記載のデジタルアンプ。
【請求項３】
上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のうち一方のパルス信号のデューティ比と他方のパルス信号のデューティ比との平均を略５０パーセントに変化させるものである、
ことを特徴とする請求項１に記載のデジタルアンプ。
【請求項４】
上記付加パルス加算回路は、上記２つのパルス信号が何れもローレベルである対象期間において、当該対象期間の直前の対象期間における付加パルス信号の値を反転した信号を上記２つのパルス信号に加算することによって、上記２つのパルス信号のデューティ比を変化させるものである、
ことを特徴とする請求項１に記載のデジタルアンプ。
【請求項５】
上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のパルス密度を上昇させると共に、上記２つのパルス信号のうち一方のパルス信号のデューティ比と他方のパルス信号のデューティ比との平均を略５０パーセントに変化させるものである、
ことを特徴とする請求項１に記載のデジタルアンプ。
【請求項６】
２つのパルス信号をそれぞれＤ級増幅するＤ級増幅回路を備え、Ｄ級増幅された上記２つのパルス信号の差信号によって負荷を差動駆動するＤＡ変換器であって、
上記２つのパルス信号に対して、上記Ｄ級増幅回路における増幅歪を低減させるための付加パルス信号を加算する付加パルス加算回路を備え、
上記付加パルス加算回路は、上記２つのパルス信号が何れもローレベルである期間において、上記２つのパルス信号の各々に対して、同一波形の付加パルス信号を同期して加算する、
ことを特徴とするＤＡ変換器。
【請求項７】
２つのパルス信号をＤ級増幅回路によってそれぞれＤ級増幅するＤ級増幅工程を含み、Ｄ級増幅された上記２つのパルス信号の差信号によって負荷を差動駆動する増幅方法であって、
上記２つのパルス信号に対して、上記Ｄ級増幅回路における増幅歪を低減させるための付加パルス信号を加算する付加パルス加算工程を含み、
上記付加パルス加算工程にて、上記２つのパルス信号が何れもローレベルである期間において、上記２つのパルス信号の各々に対して、同一波形の付加パルス信号を同期して加算する、
ことを特徴とする増幅方法。
【請求項８】
２つのパルス信号をＤ級増幅回路によってそれぞれＤ級増幅するＤ級増幅工程を含み、Ｄ級増幅された上記２つのパルス信号の差信号によって負荷を差動駆動するＤＡ変換方法であって、
上記２つのパルス信号に対して、上記Ｄ級増幅回路における増幅歪を低減させるための付加パルス信号を加算する付加パルス加算工程を含み、
上記付加パルス加算工程にて、上記２つのパルス信号が何れもローレベルである期間において、上記２つのパルス信号の各々に対して、同一波形の付加パルス信号を同期して加算する、
ことを特徴とするＤＡ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号をＤ級増幅するデジタルアンプ、及び、増幅方法に関する。また、デジタル信号をアナログ信号に変換するＤＡコンバータ、及び、変換方法に関する。
【背景技術】
【０００２】
近年、デジタルアンプが広く用いられている。例えば、テレビジョン受像機に搭載されるオーディオアンプも、デジタル放送開始後、デジタルアンプが主流になりつつある。
【０００３】
デジタルアンプは、入力信号により変調されたパルス信号をトランジスタのスイッチング作用を利用してＤ級増幅するアンプである（非特許文献１）。このため、入力信号をトランジスタの増幅作用を利用してＡ級、ＡＢ級、又はＢ級増幅するアナログアンプと比べて、格段に効率が高いという利点をもつ。また、変調方式としてΔΣ変調を用いれば、パルス信号を生成する際に生じる量子化ノイズを可聴帯域外に追放することができ、ピュア・オーディオとしての使用にも耐える忠実度の高いオーディオアンプを実現することができる。
【０００４】
しかしながら、ＰＣＭ（パルス符号変調）信号などのデジタル信号を入力信号とするフルデジタルアンプには、入力信号により変調されたパルス信号を増幅するＤ級増幅回路におけるスイッチングのデッドタイム、トランジスタのオン抵抗、および、電源電圧の変動などの理由によって、Ｄ級増幅回路が出力する出力信号のパルス波形に増幅歪が生じてしまうため、忠実度が低下するという問題があることが知られている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】「トランジスタ技術（２００８年３月号）」２００８年、ＣＱ出版社、Ｐ．１１２〜１２５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記増幅歪の問題に関し、本発明者は、Ｄ級増幅回路の特性に応じて、当該Ｄ級増幅回路に供給するパルス信号の特性を最適化すれば、増幅歪を大きく低減することができるという知見を得た。
【０００７】
したがって、入力信号を変調する変調回路の構成を、Ｄ級増幅回路における増幅歪低減効果がより大きいパルス信号を出力するような構成とすれば、増幅歪を効果的に抑制することができる。
【０００８】
しかしながら、上記変調回路は、複雑なアルゴリズムによって動作し、また、高音質化を図るべくファインチューンされた多数のパラメータに従って動作しているため、当該変調回路の構成を変更することは大きな困難を伴う。また、仮に変調回路の構成を変更することが可能であったとしても、異なった特性を有するＤ級増幅回路に対しては、異なった構成の変調回路が必要になるため、膨大な設計コストを要するという問題がある。
【０００９】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、入力信号を変調する変調回路の構成を変更することなく、Ｄ級増幅回路における増幅歪みを低減させるパルス信号が加算されたパルス信号を当該Ｄ級増幅部に供給することによって、当該Ｄ級増幅回路における増幅歪を抑制することのできるデジタルアンプを実現することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明に係るデジタルアンプは、２つのパルス信号をそれぞれＤ級増幅するＤ級増幅回路を備え、Ｄ級増幅された上記２つのパルス信号の差信号によって負荷を差動駆動するデジタルアンプであって、上記２つのパルス信号に対して、上記Ｄ級増幅回路における増幅歪を低減させるための付加パルス信号を加算する付加パルス加算回路を備え、上記付加パルス加算回路は、上記２つのパルス信号が何れもローレベルである期間において、上記２つのパルス信号の各々に対して、同一波形の付加パルス信号を同期して加算する、ことを特徴としている。
【００１１】
上記のように構成された本発明に係るデジタルアンプによれば、上記付加パルス加算回路によって、上記Ｄ級増幅回路における増幅歪を低減させるためのパルス信号である上記付加パルス信号を、上記Ｄ級増幅回路に供給される上記２つのパルス信号に対して加算することができるため、入力信号を変調する変調回路の構成を変更することなく、上記Ｄ級増幅回路における増幅歪を抑制することができる。
【００１２】
また、本発明に係るデジタルアンプは、上記Ｄ級増幅回路によってＤ級増幅された２つのパルス信号の差信号によって負荷を差動駆動するアンプあり、上記付加パルス加算回路は、Ｄ級増幅回路に供給される２つのパルス信号の各々に対して、同一波形の付加パルスを同期して加算することができる。すなわち、上記付加パルス加算回路は、Ｄ級増幅回路に供給される２つのパルス信号の各々に対して、上記差信号に寄与しない付加パルス信号であって、上記Ｄ級増幅回路における増幅歪を低減させることのできる付加パルス信号を加算することができる。
【００１３】
したがって、上記のように構成されたデジタルアンプによれば、入力信号を変調する変調回路の構成を変更することなく、また、負荷を駆動する駆動信号である上記差信号に影響を与えることなく、上記Ｄ級増幅回路における増幅歪を低減させることができるという効果を奏する。
【００１４】
また、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のパルス密度を上昇させるものである、ことが好ましい。
【００１５】
上述したように、本発明者は、今回、新たに、Ｄ級増幅回路における増幅歪みを低減させるパルス信号が加算されたパルス信号を当該Ｄ級増幅部に供給することができれば、増幅歪を効果的に抑制することができるということを見出した。また、Ｄ級増幅回路の特性如何によっては、当該Ｄ級増幅回路に供給するパルス信号のパルス密度（単位時間当たりのパルス数）を高めることができれば、当該Ｄ級増幅回路における増幅歪を効果的に抑制することができることを見出した。
【００１６】
上記の構成によれば、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のパルス密度を上昇させることができるため、上記Ｄ級増幅回路における増幅歪を効果的に抑制することができるという更なる効果を奏する。
【００１７】
また、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のうち一方のパルス信号のデューティ比と他方のパルス信号のデューティ比との平均を略５０パーセントに変化させるものである、ことが好ましい。
【００１８】
本発明者は、また、Ｄ級増幅回路の特性如何によっては、当該Ｄ級増幅回路に供給する２つのパルス信号のうち、一方のパルス信号のデューティ比と他方のパルス信号のデューティ比との平均、すなわち、すなわち平均デューティ比が、略５０パーセントであるときに、当該Ｄ級増幅回路における増幅歪がより効果的に抑制されるということを見出した。
【００１９】
上記の構成によれば、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号の平均デューティ比を略５０パーセントに変化させることができるため、上記Ｄ級増幅回路における増幅歪を効果的に抑制することができるという更なる効果を奏する。
【００２０】
なお、上記付加パルス加算回路に入力される２つのパルス信号の論理積（ＡＮＤ）によって表される積信号のデューティ比をＤp（パーセント）と表すことにすると、上記略５０パーセントは、例えば、５０＋Ｄｐ／２（パーセント）のように表現することができる。一般に、積信号のデューティ比Ｄｐは小さいので、２つのパルス信号の平均デューティ比を、略５０パーセントに変化させることが可能となる。
【００２１】
また、上記付加パルス加算回路は、上記２つのパルス信号が何れもローレベルである対象期間において、当該対象期間の直前の対象期間における付加パルス信号の値を反転した信号を上記２つのパルス信号に加算することによって、上記２つのパルス信号のデューティ比を変化させるものである、ことが好ましい。
【００２２】
ここで、例えば、上記付加パルス加算回路に入力される２つのパルス信号のデューティ比をそれぞれＤα、Ｄβ（パーセント）と表し、上記付加パルス加算回路に入力される２つのパルス信号の論理積（ＡＮＤ）によって表される積信号のデューティ比をＤp（パーセント）と表すことにすると、上記の構成によって上記２つのパルス信号に加算される付加パルスのデューティ比は、（１００−Ｄα−Ｄβ＋Ｄp）／２（パーセント）である。したがって、このような付加パルスが加算された後の上記２つのパルス信号のデューティ比は、それぞれ、５０＋（Ｄα−Ｄβ＋Ｄp）／２、５０＋（−Ｄα＋Ｄβ＋Ｄp）／２（パーセント）となる。
【００２３】
したがって、上記２つのパルス信号のデューティ比の平均は、５０＋Ｄｐ／２（パーセント）となる。また、一般に、上記積信号のデューティ比Ｄｐは小さいという傾向がある。
【００２４】
このように、上記の構成によれば、Ｄ級増幅回路に供給される２つのパルス信号の平均デューティ比を略５０パーセントにすることができる。
【００２５】
したがって、上記の構成によれば、供給される２つのパルス信号の平均デューティ比が略５０パーセントにより近い場合に増幅歪がより低減されるようなＤ級増幅回路を備えるデジタルアンプにおいて、増幅歪を効果的に抑制することができるという更なる効果を奏する。
【００２６】
また、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のパルス密度を上昇させると共に、上記２つのパルス信号のうち一方のパルス信号のデューティ比と他方のパルス信号のデューティ比との平均を略５０パーセントに変化させるものである、ことが好ましい。
【００２７】
上記の構成によれば、上記付加パルス加算回路は、上記付加パルス信号を加算することによって、上記２つのパルス信号のパルス密度を上昇させると共に、上記２つのパルス信号の平均デューティ比を略５０パーセントにすることができるので、Ｄ級増幅回路の特性が、自身に供給されるパルス信号のパルス密度がより大きく、かつ、自身に供給される２つのパルス信号の平均デューティ比が略５０パーセントにより近い場合に、増幅歪の低減効果がより高まるような特性である場合に、増幅歪を効果的に抑制することができるという更なる効果を奏する。
【００２８】
また、本発明に係る増幅方法は、２つのパルス信号をＤ級増幅回路によってそれぞれＤ級増幅するＤ級増幅工程を含み、Ｄ級増幅された上記２つのパルス信号の差信号によって負荷を差動駆動する増幅方法であって、上記２つのパルス信号に対して、上記Ｄ級増幅回路における増幅歪を低減させるための付加パルス信号を加算する付加パルス加算工程を含み、上記付加パルス加算工程にて、上記２つのパルス信号が何れもローレベルである期間において、上記２つのパルス信号の各々に対して、同一波形の付加パルス信号を同期して加算する、ことを特徴としている。
【００２９】
上記の方法によれば、上記デジタルアンプと同様の効果を奏する。
【００３０】
なお、入力信号がデジタル信号である場合、上記デジタルアンプはＤ／Ａコンバータとして機能する。また、入力信号がデジタル信号である場合、上記増幅方法はＤ／Ａ変換方法と言い換えることができる。このようなＤ／Ａコンバータや変換方法も本発明の範疇に含まれる。
【発明の効果】
【００３１】
以上のように、本発明に係るデジタルアンプは、２つのパルス信号をそれぞれＤ級増幅するＤ級増幅回路を備え、Ｄ級増幅された上記２つのパルス信号の差信号によって負荷を差動駆動するデジタルアンプであって、上記２つのパルス信号に対して、上記Ｄ級増幅回路における増幅歪を低減させるための付加パルス信号を加算する付加パルス加算回路を備え、上記付加パルス加算回路は、上記２つのパルス信号が何れもローレベルである期間において、上記２つのパルス信号の各々に対して、同一波形の付加パルス信号を同期して加算する、ことを特徴としている。
【００３２】
したがって、入力信号を変調する変調回路の構成を変更することなく、Ｄ級増幅回路における増幅歪みを低減させるパルス信号が加算されたパルス信号を当該Ｄ級増幅部に供給することによって、当該Ｄ級増幅回路における増幅歪を抑制することができる。
【図面の簡単な説明】
【００３３】
【図１】実施形態１に係るＤ級アンプの構成を示すブロック図である。
【図２】実施形態１に係るＤ級アンプが備える変換回路の構成を示すブロック図である。
【図３】実施形態１に係るＤ級アンプが備える各ブロックが出力する信号の波形の例を示すものであって、（ａ）は、変調回路が出力する１ビット信号の波形を示すタイミングチャートであり、（ｂ）は、変換回路において生成される検知信号、および、変換回路において生成される制御信号の波形を示すタイミングチャートであり、（ｃ）は、変換回路が出力する、変換された１ビット信号の波形を示すタイミングチャートであり、（ｄ）は、増幅回路が出力する、増幅された１ビット信号の波形を示すタイミングチャートであり、（ｅ）は、増幅された１ビット信号の電位差を示すタイミングチャートである。
【図４】実施形態１に係るＤ級アンプが備える増幅回路の構成例を示す図であって、（ａ）は、変換された１ビット信号＃３ａおよび＃３ｂの双方がローレベルになるときのトランジスタの状態を示す図であり、（ｂ）は、変換された１ビット信号＃３ａがローレベルになり、＃３ｂがハイレベルになるときのトランジスタの状態を示す図である。
【図５】実施形態１に係るＤ級アンプが備える増幅回路の構成例を示す図であって、（ａ）は、変換された１ビット信号＃３ａがハイレベルになり、＃３ｂがローレベルになるときのトランジスタの状態を示す図であり、（ｂ）は、変換された１ビット信号＃３ａおよび＃３ｂの双方がハイレベルになるときのトランジスタの状態を示す図である。
【図６】実施形態１に係るＤ級アンプが備える増幅回路の構成の一部を例示するブロック図である。
【図７】実施形態１に係るＤ級アンプが備える増幅回路における比較器から出力される出力パルス信号の波形を示すタイミングチャートである。
【図８】実施形態１に係るＤ級アンプが備える増幅回路の（線形）等価回路の構成を示すブロック図である。
【図９】実施形態１に係るＤ級アンプが備える増幅回路の等価回路において、積分ゲインを変化させた場合の、歪抑圧特性の変化を示すグラフである。
【図１０】実施形態１に係るＤ級アンプが備える増幅回路の等価回路において、台形パルス信号の立ち上がり時間を変化させた場合の、歪抑圧特性の変化を示すグラフである。
【図１１】実施形態１に係るＤ級アンプが備える増幅回路の等価回路において、スイッチング周波数を変化させた場合の、歪抑圧特性の変化を示すグラフである。
【図１２】実施形態１に係るＤ級アンプが備える増幅回路の等価回路を説明するためのものであって、（ａ）は、パラメータＫ×ｔｒの値を最適化した場合の、台形パルス信号の波形を示すタイミングチャートであり、（ｂ）は、パラメータＫ×ｔｒの値を最適化した場合の、歪抑圧特性を示すグラフである。
【図１３】実施形態２に係るＤ級アンプの構成を示すブロック図である。
【図１４】実施形態２に係るＤ級アンプが備える変換回路の構成を示すブロック図である。
【図１５】実施形態２に係るＤ級アンプが備える各ブロックが出力する信号の例を示すものであって、（ａ）は、変調回路が出力する１ビット信号の波形を示すタイミングチャートであり、（ｂ）は、変換回路において生成される検知信号、および、変換回路において生成される制御信号の波形を示すタイミングチャートであり、（ｃ）は、変換回路が出力する、変換された１ビット信号を示すタイミングチャートであり、（ｄ）は、増幅回路が出力する、増幅された１ビット信号を示すタイミングチャートであり、（ｅ）は、増幅された１ビット信号の電位差を示すタイミングチャートである。
【図１６】実施形態３に係るＤ級アンプの構成を示すブロック図である。
【図１７】実施形態３に係るＤ級アンプが備える変換回路の構成を示すブロック図である。
【図１８】実施形態３に係るＤ級アンプが備える各ブロックが出力する信号の例を示すものであって、（ａ）は、変調回路が出力する１ビット信号の波形を示すタイミングチャートであり、（ｂ）は、変換回路において生成される検知信号、および、変換回路において生成される制御信号の波形を示すタイミングチャートであり、（ｃ）は、変換回路が出力する、変換された１ビット信号を示すタイミングチャートであり、（ｄ）は、増幅回路が出力する、増幅された１ビット信号を示すタイミングチャートであり、（ｅ）は、増幅された１ビット信号の電位差を示すタイミングチャートである。
【発明を実施するための形態】
【００３４】
〔実施形態１〕
本実施形態に係るＤ級アンプ（デジタルアンプ）１の構成について、図１を参照して説明する。図１は、本実施形態に係るＤ級アンプ１の構成を示すブロック図である。Ｄ級アンプ１は、自身の後段に接続される負荷を、自身から出力される２つの出力信号の電位差によって差動駆動するアンプである。
【００３５】
図１に示すように、Ｄ級アンプ１は、変調回路１１、変換回路（付加パルス加算回路）１２、増幅回路（Ｄ級増幅回路）１３、ローパスフィルタ（以下、「ＬＰＦ」と略記）１４を備えている。
【００３６】
Ｄ級アンプ１に入力される入力信号＃１は、マルチビット（例えば２４ビット）のデジタル音声信号（例えばＰＣＭ信号）であり、Ｄ級アンプ１から出力される出力信号＃５ａおよび＃５ｂは、アナログ音声信号である。出力信号＃５ａおよび＃５ｂは、例えば、スピーカＳＰに供給される。なお、出力信号＃５ａ、および、出力信号＃５ｂの電位を、それぞれ、ＶLPFp、および、ＶLPFnと表すことにすると、スピーカＳＰは、出力信号＃５ａの電位ＶLPFpと出力信号＃５ｂの電位ＶLPFnとの電位差ＶLPFp−ＶLPFnによって駆動される。
【００３７】
変調回路１１は、入力信号＃１から１ビット信号＃２ａおよび＃２ｂを生成し、変換回路１２は、１ビット信号＃２ａおよび＃２ｂから、変換された１ビット信号＃３ａおよび＃３ｂを生成する。
【００３８】
増幅回路１３は、変換された１ビット信号＃３ａおよび＃３ｂから増幅された１ビット信号＃４ａおよび＃４ｂをそれぞれ生成し、自身の後段に接続された負荷（ＬＰＦ１４およびスピーカＳＰ）を、増幅された１ビット信号＃４ａと増幅された１ビット信号＃４ｂとの差信号によって差動駆動する。
【００３９】
また、増幅回路１３は、例えば、増幅歪を補正するための増幅歪補正機能を備えた増幅回路である。後述するように、増幅歪補正機能を備えた増幅回路は、自身の備えるスイッチング回路におけるスイッチングレート（単位時間当たりのスイッチング回数）が大きくなればなるほど、増幅歪の低減率が高まるという性質を有する。また、上記スイッチング回路におけるスイッチングレートは、増幅回路１３に入力される信号のパルス密度に応じて決定される。したがって、増幅回路１３は、自身に入力される信号のパルス密度がより大きいときに増幅歪の低減率がより高まるという性質を有している。
【００４０】
ＬＰＦ１４は、増幅された１ビット信号＃４ａおよび＃４ｂをそれぞれ平滑化することによって出力信号＃５ａおよび＃５ｂを生成する。ここで、平滑化とは、入力された信号の低周波数成分のみを抽出することを言う。
【００４１】
なお、１ビット信号＃２ａおよび＃２ｂは、ＰＤＭ（パルス密度変調）信号であってもよいし、ＰＷＭ（パルス幅変調）信号であってもよい。１ビット信号＃２ａおよび＃２ｂとしてＰＤＭ信号を用いる場合、変調回路１１を、例えば、周知のΔΣ変調回路により構成することができる。また、１ビット信号＃２ａおよび＃２ｂとしてＰＷＭ信号を用いる場合、変調回路１１を、例えば、周知の三角波変調回路により構成することができる。
【００４２】
変換回路１２は、１ビット信号＃２ａおよび＃２ｂのそれぞれに対し、増幅回路１３における増幅歪を低減させるための付加パルス信号（後述する制御信号＃ｒに対応）を加算することによって、変換された１ビット信号＃３ａおよび＃３ｂを生成し、出力する。
【００４３】
図２は、Ｄ級アンプ１が備える変換回路１２の構成を示すブロック図である。図２に示すように、変換回路１２は、ゼロ区間検知回路１２１、制御回路１２２、セレクタ１２３、反転回路１２４ａ、および、反転回路１２４ｂを備えている。
【００４４】
ゼロ区間検知回路１２１は、１ビット信号＃２ａおよび１ビット信号＃２ｂが何れもローレベルである場合に、ハイレベルである検知信号＃ｚを出力し、そうでない場合に、ローレベルである検知信号＃ｚを出力する。
【００４５】
制御回路１２２は、検知信号＃ｚがハイレベルである期間が、予め定められた期間Ｔ１以上となった場合に、ハイレベルである制御信号＃ｒを出力する。また、制御回路１２２は、制御信号＃ｒがハイレベルである期間が、予め定められた期間Ｔ２以上となった場合に、制御信号＃ｒをローレベルへと変化させる。
【００４６】
反転回路１２４ａは、１ビット信号＃２ａを反転させ（否定演算を行い）、反転された１ビット信号＃２ａ’を出力する。同様に、反転回路１２４ｂは、１ビット信号＃２ｂを反転させ、反転された１ビット信号＃２ｂ’を出力する。
【００４７】
セレクタ１２３は、制御信号＃ｒがローレベルである場合には、変換された１ビット信号＃３ａとして、１ビット信号＃２ａを出力し、変換された１ビット信号＃３ｂとして、１ビット信号＃２ｂを出力する。
【００４８】
一方で、セレクタ１２３は、制御信号＃ｒがハイレベルである場合には、変換された１ビット信号＃３ａとして、反転された１ビット信号＃２ａ’を出力し、変換された１ビット信号＃３ｂとして、反転された１ビット信号＃２ｂ’を出力する。
【００４９】
なお、変換回路１２の上記の構成は、変換された１ビット信号＃３ａとして、１ビット信号＃２ａと制御信号＃ｒとの和信号を出力し、変換された１ビット信号＃３ｂとして、１ビット信号＃２ｂと制御信号＃ｒとの和信号を出力する構成であると表現することもできる。
【００５０】
図３（ａ）は、変調回路１１が出力する１ビット信号＃２ａおよび＃２ｂの波形の例を示すタイミングチャートである。図３（ａ）に示すように、入力信号＃１の状態如何によっては、１ビット信号＃２ａおよび＃２ｂには、パルス密度が小さい期間Ｔｄが生じる。
【００５１】
図３（ｂ）は、ゼロ区間検回路１２１において生成される検知信号＃ｚ、および、制御回路１２２において生成される制御信号＃ｒの波形を示すタイミングチャートである。図３（ｂ）に示すように、検知信号＃ｚは、１ビット信号＃２ａおよび１ビット信号＃２ｂが何れもローレベルである場合にハイレベルとなり、そうでない場合に、ローレベルとなる。また、図３（ｂ）に示すように、制御信号＃ｒは、検知信号＃ｚがハイレベルである期間が、予め定められた期間Ｔ１以上となった場合に、ハイレベルとなり、期間Ｔ２経過後にローレベルとなる。また、図３（ｂ）に示すように、制御信号＃ｒは、自身の値がローレベルとなった後であっても、検知信号＃ｚの値がハイレベルである期間がＴ１以上となった場合には、再び、ハイレベルとなる。
【００５２】
このように、制御信号＃ｒは、検知信号＃ｚがハイレベルである期間において、ハイレベルとローレベルとを繰り返す信号である。
【００５３】
図３（ｃ）は、図３（ａ）に示す１ビット信号＃２ａおよび＃２ｂが入力された場合に、変換回路１２が出力する、変換された１ビット信号＃３ａおよび＃３ｂを示すタイミングチャートである。
【００５４】
図３（ｃ）に示すように、変換された１ビット信号＃３ａは、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ａと制御信号＃ｒとの和信号となっている。また、変換された１ビット信号＃３ａは、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ａそのものの値をとる信号になっている。
【００５５】
同様に、変換された１ビット信号＃３ｂは、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ｂと制御信号＃ｒの和信号となっている。また、変換された１ビット信号＃３ｂは、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ｂそのものの値をとる信号になっている。
【００５６】
換言すれば、変換された１ビット信号＃３ａは、１ビット信号＃２ａと制御信号＃ｒとの論理和（ＯＲ）によって表現される信号である。同様に、変換された１ビット信号＃３ｂは、１ビット信号＃２ｂと制御信号＃ｒとの論理和（ＯＲ）によって表現される信号である。
【００５７】
図３（ａ）および図３（ｃ）に示すように、１ビット信号＃２ａおよび＃２ｂのパルス密度が小さい期間Ｔｄにおいて、変換された１ビット信号＃３ａおよび＃３ｂのパルス密度は、１ビット信号＃２ａおよび＃２ｂのパルス密度よりも大きくなっている。また、図３（ｃ）に示すように、制御信号＃ｒは、変換された１ビット信号＃３ａおよび＃３ｂに対して、同期して付加されている。したがって、上記期間Ｔｄにおいても、変換された１ビット信号＃３ａの電位Ｖ3aと変換された１ビット信号＃３ｂの電位Ｖ3bとの電位差Ｖ3a−Ｖ3bは、１ビット信号＃２ａの電位Ｖ2aと１ビット信号＃２ｂの電位Ｖ2bとの電位差Ｖ2a−Ｖ2bに等しい。
【００５８】
以上のように変換回路１２において生成された、変換された１ビット信号＃３ａおよび＃３ｂは、増幅回路１３に供給される。
【００５９】
（増幅回路１３の構成例）
図４（ａ）〜（ｂ）および図５（ａ）〜（ｂ）は、増幅回路１３の構成の一例を示す図である。図４（ａ）〜（ｂ）および図５（ａ）〜（ｂ）に示すように、増幅回路１３は、４つのトランジスタＭ１〜Ｍ４、レベルシフタＬ１、Ｌ２、反転回路Ｎ１、Ｎ２、および、パルス補正回路３０ａ、３０ｂを備えている。また、反転回路Ｎ１、Ｎ２、および、トランジスタＭ１〜Ｍ４はスイッチング回路２７を構成している。
【００６０】
パルス補正回路３０ａ、３０ｂは、それぞれ、変換された１ビット信号＃３ａ、＃３ｂのパルス波形を補正し、補正後の１ビット信号＃８ａ、＃８ｂを出力する。補正後の１ビット信号＃８ａのハイレベル区間およびローレベル区間は、それぞれ、変換された１ビット信号＃３ａのハイレベル区間およびローレベル区間に対応し、補正後の１ビット信号＃８ｂのハイレベル区間およびローレベル区間は、それぞれ、変換された１ビット信号＃３ｂのハイレベル区間およびローレベル区間に対応する。パルス補正回路３０ａ、３０ｂの構成および動作については、後述するため、ここでは説明を省略する。
【００６１】
図４（ａ）〜（ｂ）および図５（ａ）〜（ｂ）に示すように、トランジスタＭ１およびトランジスタＭ３のドレインは電源Ｖddに接続されており、トランジスタＭ２およびトランジスタＭ４のドレインは、それぞれ、トランジスタＭ１およびトランジスタＭ３のソースに接続されている。また、トランジスタＭ２およびトランジスタＭ４のソースは、接地されている。
【００６２】
また、トランジスタＭ１およびトランジスタＭ３は、自身のゲートに電圧シフトされたローレベルのゲート信号が供給されるときに導通状態となり、自身のゲートに電圧シフトされたハイレベルのゲート信号が供給されるときに遮断状態となる。一方で、トランジスタＭ２およびトランジスタＭ４は、自身のゲートにローレベルのゲート信号が供給されるときに遮断状態となり、自身のゲートにハイレベルのゲート信号が供給されるときに導通状態となる。
【００６３】
図４（ａ）〜（ｂ）および図５（ａ）〜（ｂ）に示すように、トランジスタＭ１のゲートには、補正後の１ビット信号＃８ａの論理を反転回路Ｎ１にて反転した１ビット信号（以下、１ビット信号＃８ａ’と呼ぶ）が、レベルシフタＬ１にて電圧レベルをシフトした後に供給される。また、トランジスタＭ２のゲートには、１ビット信号＃８ａ’が供給される。
【００６４】
一方で、トランジスタＭ３のゲートには、補正後の１ビット信号＃８ｂの論理を反転回路Ｎ２にて反転した１ビット信号（以下、１ビット信号＃８ｂ’と呼ぶ）が、レベルシフタＬ２にて電圧レベルをシフトした後に供給される。また、トランジスタＭ４のゲートには、１ビット信号＃８ｂ’が供給される。
【００６５】
補正後の１ビット信号＃８ａがハイレベルのとき、トランジスタＭ２のゲートには、ローレベルの１ビット信号＃８ａ’が供給されるため、トランジスタＭ２は、遮断状態となる。また、補正後の１ビット信号＃８ａがハイレベルのとき、トランジスタＭ１のゲートには、電圧シフトされたローレベルの１ビット信号＃８ａ’が供給されるため、トランジスタＭ１は導通状態となる。
【００６６】
補正後の１ビット信号＃８ａがローレベルのとき、トランジスタＭ２のゲートには、ハイレベルの１ビット信号＃８ａ’が供給されるため、トランジスタＭ２は、導通状態となる。また、補正後の１ビット信号＃８ａがローレベルのとき、トランジスタＭ１のゲートには、電圧シフトされたハイレベルの１ビット信号＃８ａ’が供給されるため、トランジスタＭ１は遮断状態となる。
【００６７】
補正後の１ビット信号＃８ｂがハイレベルのとき、トランジスタＭ４のゲートには、ローレベルの１ビット信号＃８ｂ’が供給されるため、トランジスタＭ４は、遮断状態となる。また、補正後の１ビット信号＃８ｂがハイレベルのとき、トランジスタＭ３のゲートには、電圧シフトされたローレベルの１ビット信号＃８ｂ’が供給されるため、トランジスタＭ３は導通状態となる。
【００６８】
補正後の１ビット信号＃８ｂがローレベルのとき、トランジスタＭ４のゲートには、ハイレベルの１ビット信号＃８ｂ’が供給されるため、トランジスタＭ４は、導通状態となる。また、補正後の１ビット信号＃８ｂがローレベルのとき、トランジスタＭ３のゲートには、電圧シフトされたハイレベルの１ビット信号＃８ｂ’が供給されるため、トランジスタＭ３は遮断状態となる。
【００６９】
次に、図４（ａ）〜（ｂ）および図５（ａ）〜（ｂ）に示された変換された１ビット信号＃３ａおよび＃３ｂと、電位Ｖ4aおよび電位Ｖ4bとの関係について説明する。なお、パルス補正回路３０ａおよび３０ｂの作用により、変換された１ビット信号＃３ａと補正後の１ビット信号＃８ａとは厳密には一致せず、変換された１ビット信号＃３ｂと補正後の１ビット信号＃８ｂとは厳密には一致しないが、以下では、説明を簡単にするため、トランジスタＭ１〜Ｍ４で発生する歪は無視できるほど小さく、パルス補正回路３０ａおよび３０ｂによるパルスの補正がほとんど発生しないものとして説明を行う。すなわち、以下では、変換された１ビット信号＃３ａの波形と補正後の１ビット信号＃８ａの波形とはほぼ同じであり、変換された１ビット信号＃３ｂの波形と補正後の１ビット信号＃８ｂの波形とはほぼ同じであるとして説明を行う。ただし、この前提は、あくまで説明の便宜のためであり、本発明を限定するものではない。
【００７０】
図４（ａ）は、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がローレベルであるときの、トランジスタＭ１〜Ｍ４の状態を示す図である。図４（ａ）に示すように、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がローレベルであるとき、トランジスタＭ１およびトランジスタＭ３が遮断状態となり、トランジスタＭ２およびトランジスタＭ４が導通状態となる。その結果、増幅回路１３が出力する増幅された１ビット信号＃４ａおよび増幅された１ビット信号＃４ｂは、何れも、電位が０となる。したがって、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bは、０である。
【００７１】
図４（ｂ）は、変換された１ビット信号＃３ａがローレベルであり、変換された１ビット信号＃３ｂがハイレベルであるときの、トランジスタＭ１〜Ｍ４の状態を示す図である。図４（ｂ）に示すように、変換された１ビット信号＃３ａがローレベルであり、変換された１ビット信号＃３ｂがハイレベルであるとき、トランジスタＭ２およびトランジスタＭ３が導通状態となり、トランジスタＭ１およびトランジスタＭ４が遮断状態となる。その結果、増幅回路１３が出力する増幅された１ビット信号＃４ａは電位が０であるが、増幅された１ビット信号＃４ｂは、電位がＶddとなる。したがって、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bは、−Ｖddである。
【００７２】
図５（ａ）は、変換された１ビット信号＃３ａがハイレベルであり、変換された１ビット信号＃３ｂがローレベルであるときの、トランジスタＭ１〜Ｍ４の状態を示す図である。図５（ａ）に示すように、変換された１ビット信号＃３ａがハイレベルであり、変換された１ビット信号＃３ｂがローレベルであるとき、トランジスタＭ１およびトランジスタＭ４が導通状態となり、トランジスタＭ２およびトランジスタＭ３が遮断状態となる。その結果、増幅回路１３が出力する増幅された１ビット信号＃４ａは電位がＶddであるが、増幅された１ビット信号＃４ｂは、電位が０となる。したがって、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bは、＋Ｖddである。
【００７３】
図５（ｂ）は、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がハイレベルであるときの、トランジスタＭ１〜Ｍ４の状態を示す図である。図５（ｂ）に示すように、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がハイレベルであるとき、トランジスタＭ２およびトランジスタＭ４が導通状態となり、トランジスタＭ１およびトランジスタＭ３が導通状態となる。その結果、増幅回路１３が出力する増幅された１ビット信号＃４ａおよび増幅された１ビット信号＃４ｂは、何れも、電位がＶddとなる。したがって、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bは、０である。
【００７４】
このように、増幅回路１３から出力される、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bは、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がローレベルであるときのみならず、変換された１ビット信号＃３ａおよび変換された１ビット信号＃３ｂの双方がハイレベルであるときであっても、０となる。
【００７５】
したがって、変換回路１２において、１ビット信号＃２ａおよび１ビット信号＃２ｂに対して同期して付加された制御信号＃ｒは、上記電位差Ｖ4a−Ｖ4bに対して、寄与しない。
【００７６】
図３（ｄ）は、増幅回路１３が出力する増幅された１ビット信号＃４ａおよび＃４ｂを示すタイミングチャートである。また、図３（ｅ）は、増幅された１ビット信号＃４ａの電位Ｖ4aと増幅された１ビット信号＃４ｂの電位Ｖ4bとの電位差Ｖ4a−Ｖ4bを示すタイミングチャートである。
【００７７】
上述したように、変換回路１２において、制御信号＃ｒは、１ビット信号＃２ａおよび＃２ｂに対して同期して付加されるため、図３（ｅ）からも明らかなように、上記電位差Ｖ4a−Ｖ4bに対して、制御信号＃ｒは寄与しない。一方で、制御信号＃ｒの寄与によって、増幅回路１３に供給される変換された１ビット信号＃３ａおよび＃３ｂのパルス密度は、１ビット信号＃２ａおよび＃２ｂのパルス密度よりも増大している。したがって、増幅回路１３における増幅歪の低減率は、上記期間Ｔｄにおいて、制御信号＃ｒの寄与がない場合に比べて、より高まる。
【００７８】
（パルス補正回路３０ａ、３０ｂの構成例）
以下では、本実施形態における増幅回路１３の備えるパルス補正回路３０ａ、３０ｂの構成例について、図６を参照して説明する。
【００７９】
図６は、増幅回路１３の備えるパルス補正回路３０ａの構成を、スイッチング回路２７のＰｓｉｄｅ部分と共に示すブロック図である。ここで、スイッチング回路２７のＰｓｉｄｅ部分とは、図４（ａ）〜（ｂ）および図５（ｃ）〜（ｄ）に示したスイッチング回路２７の構成要素のうち、反転回路Ｎ１、トランジスタＭ１、Ｍ２より構成される部分のことである。
【００８０】
増幅回路１３の備えるパルス補正回路３０ｂの構成は、パルス補正回路３０ａの構成と同様であるため、以下では説明を省略する。
【００８１】
図６に構成の一部を例示した増幅回路１３は、入力パルス信号＃１０をＤ級増幅し、増幅後のパルス信号＃１１を生成する。ここで、入力パルス信号＃１０は、上記１ビット信号＃３ａに対応し、増幅後のパルス信号＃１１は、上記増幅された１ビット信号＃４ａに対応している。
【００８２】
パルス補正回路３０ａは、入力パルス信号＃１０の時間平均値＜Ｖin＞と増幅後のパルス信号＃１１の時間平均値＜Ｖout＞との比が一定に保たれるように、入力パルス信号＃１０を調整するものであり、図６に示すように、波形変換器２１、比較器２２、比較器２３、減算器２４、積分器２５、および、減衰器２６を備えている。
【００８３】
パルス補正回路３０ａは、まず、波形変換器２１にて、入力パルス信号＃１０を構成する各パルスの波形を矩形から台形へと変形することによって台形パルス信号＃５ａを生成する。そして、比較器２２にて、台形パルス信号＃５ａの値を閾値Ｔｈ１と比較し、台形パルス信号＃５ａの値が閾値Ｔｈ１を上回っているときにハイレベルとなり、台形パルス信号＃５ａの値が閾値Ｔｈ１を下回っているときにローレベルとなる出力パルス信号＃８ａを生成する。閾値Ｔｈ１が下がれば、よりパルス幅の広い出力パルス信号＃８ａが生成され、閾値Ｔｈ１が上がれば、よりパルス幅の狭い出力パルス信号＃８ａが生成されることは明らかであろう。
【００８４】
比較器２３、減算器２４、積分器２５、および、減衰器２６は、入力パルス信号＃１０の時間平均値＜Ｖin＞と増幅後のパルス信号＃１１の時間平均値＜Ｖout＞との比が一定に保たれるように閾値Ｔｈ１を設定するための構成である。具体的には、比較器２３は、台形パルス信号＃５ａの値を閾値Ｔｈ２と比較し、台形パルス信号＃５ａの値が閾値Ｔｈ２を上回っているときにハイレベルとなり、台形パルス信号＃５ａの値が閾値Ｔｈ２を下回っているときにローレベルとなるパルス信号＃５ｃを生成する。閾値Ｔｈ２は、入力パルス信号＃１０を構成する各パルスの面積（時間積分値）と、比較器２３にて生成されるパルス信号＃５ｃを構成する各パルスの面積（時間積分値）とが一致するように設定されている。このため、比較器２３にて生成されるパルス信号＃５ｃの時間平均値は、入力パルス信号＃１０の時間平均値＜Ｖin＞と一致する。
【００８５】
減衰器２６は、増幅後のパルス信号＃１１を一定の減衰率で減衰する。減衰器２６の減衰率は、例えば、減衰器２６にて減衰されたパルス信号＃６ａの平均波高値と、比較器２３にて生成されたパルス信号＃５ｃの波高値とが一致するように定めればよい。積分器２５は、比較器２３にて生成されたパルス信号＃５ｃの値から、減衰器２６にて減衰されたパルス信号＃６ａの値を減算して得られる差信号＃５ｄを時間積分する。積分結果である閾値Ｔｈ１は、比較器２３にて生成されたパルス信号＃５ｃの時間平均値から、減衰器２６にて減衰されたパルス信号＃６ａの時間平均値を減算した差を表す。
【００８６】
比較器２３にて生成されたパルス信号＃５ｃの時間平均値は、入力パルス信号＃１０の時間平均値＜Ｖin＞に一致し、また、減衰器２６にて減衰されたパルス信号＃６ａの時間平均値は、減衰器２６の減衰率を１／Ａとすると、増幅後のパルス信号＃１１の時間平均値＜Ｖout＞の１／Ａ倍に一致する。したがって、増幅後のパルス信号＃１１の時間平均値＜Ｖout＞が入力パルス信号＃１０の時間平均値＜Ｖin＞のＡ倍よりも小さいときには、閾値Ｔｈ１＜０となり、出力パルス信号＃８ａのパルス幅は、Ｔｈ１＝０のときの基準パルス幅よりも広くなる。逆に、増幅後のパルス信号＃１１の時間平均値＜Ｖout＞が入力パルス信号＃１０の時間平均値＜Ｖin＞のＡ倍よりも大きいときには、閾値Ｔｈ１＞０となり、出力パルス信号＃８ａのパルス幅は、Ｔｈ１＝０のときの基準パルス幅よりも狭くなる。その結果、増幅後のパルス信号＃１１の時間平均値＜Ｖout＞が入力パルス信号＃１０の時間平均値＜Ｖin＞のＡ倍になるように、出力パルス信号＃８ａのパルス幅が制御される。
【００８７】
スイッチング回路２７のＰｓｉｄｅ部分は、出力パルス信号＃８ａをＤ級増幅することによって増幅後のパルス信号＃１１を生成し、出力する。
【００８８】
（増幅後のパルス信号＃１１に対する増幅歪の寄与）
以下では、図７〜図１２を参照して、増幅回路１３の出力する増幅後のパルス信号＃１１に含まれる増幅歪について、増幅回路１３を線形システムとして取り扱い、説明する。
【００８９】
まず、比較器２２から出力される出力パルス信号＃８ａについて、図７（ａ）〜（ｄ）を参照して説明する。
【００９０】
図７（ａ）は、波高値をａとした場合の台形パルス信号＃５ａの波形、および、閾値Ｔｈ１（以下、単に「閾値ｔｈ」と呼ぶ）を示すタイミングチャートであり、図７（ｂ）、（ｃ）、（ｄ）は、それぞれ、閾値ｔｈが−ａ／２、０、＋ａ／２であるときの出力パルス信号＃８ａの波形を示すタイミングチャートである。
【００９１】
図７（ａ）に示すように、台形パルス信号＃５ａの、ローレベルからハイレベルへの立ち上がり時間をｔｒと表すことにする。また、以下では、台形パルス信号＃５ａの、ハイレベルからローレベルへの立ち上がり時間もｔｒであるとする。
【００９２】
図７（ｃ）に示すように、閾値ｔｈが０であるときの、出力パルス信号＃８ａのハイレベル区間、および、ローレベル区間の長さを、ぞれぞれ、Ｔon0、およびＴoff0と表すことにすると、図７（ｂ）に示すように、閾値ｔｈが−ａ／２であるときの、出力パルス信号＃８ａのハイレベル区間、および、ローレベル区間の長さは、それぞれ、Ｔon0＋ｔｒ、および、Ｔoff0−ｔｒと表すことができる。また、図７（ｄ）に示すように、閾値ｔｈが＋ａ／２であるときの、出力パルス信号＃８ａのハイレベル区間、および、ローレベル区間の長さは、それぞれ、Ｔon0−ｔｒ、および、Ｔoff0＋ｔｒと表すことができる。
【００９３】
より一般的には、出力パルス信号＃８ａのハイレベル区間、および、ローレベル区間の長さは、それぞれ、Ｔon＝Ｔon0＋ΔＴu、および、Ｔoff＝Ｔoff0−ΔＴuと表すことができる。ここで、ΔＴuは、ΔＴu＝−２×ｔｒ×ｔｈ／ａによって定義される。
【００９４】
したがって、出力パルス信号＃８ａの平均電圧をｗと表すことにすると、ｗは、以下の式（１）を満たす。
【００９５】
ｗ＝ａ×ｆc×Ｔon＋ａ×ｆc×ΔＴu      ．．．（１）
また、出力パルス信号＃８ａをＡ／ａ倍に増幅したものの平均電圧をｙと表すと、ｙは、以下の式（２）を満たす。
【００９６】
ｙ＝Ａ／ａ×（ａ×ｆc×Ｔon＋ａ×ｆc×ΔＴu）
＝Ａ／ａ×（ａ×ｆc×Ｔc×ｘ＋ａ×ｆc×ΔＴu）
＝Ａｘ＋Ａ×ｆc×ΔＴu      ．．．（２）
ここで、ａは、入力パルス信号＃１０の波高（台形パルス信号＃５ａの波高と同じ）を表しており、Ａは増幅率を表している。また、Ｔcは、出力パルス信号＃８ａの周期であり、ｆcは、ｆc＝１／Ｔcによって定義されるスイッチング周波数である。また、ｘは、入力パルス信号＃１０の、規格化された平均電圧を表しており、ｘ＝Ｔon／Ｔcである。すなわち、ｘは０以上１以下の値をとる。なお、上記式（１）の導出にあたっては、出力パルス信号＃８ａが周期的なパルス信号であることを仮定しているが、これは、本発明を限定するものではない。
【００９７】
また、上述のように、ΔＴu＝−２×ｔｒ×ｔｈ／ａであることを用いると、ｙは、以下の式（３）によって表される。
【００９８】
ｙ＝Ａ×ｘ−２×Ａ／ａ×ｆc×ｔｒ×ｔｈ      ．．．（３）
によって表される。
【００９９】
図８は、増幅回路１３の（線形）等価回路１３ＥＣの構成を示すブロック図である。図８に示すように、等価回路１３ＥＣは、減算器２４に対応する減算部２４’、積分器２５に対応する積分部２５’、減衰器２６に対応する減衰部２６’、比較器２２およびスイッチング回路２７に対応するスイッチング部２７’、増幅部２８、および、加算部２９を主な構成要素として含む。
【０１００】
増幅部２８は、入力パルス信号＃１０の平均電圧ｘをａ倍して、減算部２４’に出力する。減算部２４’は、ａ倍された平均電圧ａ×ｘから、ａ／Ａ倍された出力パルス信号＃１１の平均電圧ｙ’を減算することによって差信号ｅを生成し、積分部２５’に対して出力する。なお、平均電圧ｙ’の具体的な表現については後述するが、差信号ｅは、平均電圧ｙ’を用いて、ｅ＝ａ×ｘ−ａ／Ａ×ｙ’と表される。
【０１０１】
積分部２５’は、差信号ｅを（時間）積分し、以下の式（４）によって表される閾値ｔｈを出力する。
【０１０２】
ｔｈ＝ｅ×（−Ｋ／ｓ）      ．．．（４）
と表される。ここで、Ｋは、積分部２５’における積分ゲインを表しており、ｓは、ラプラス変換のパラメータである。
【０１０３】
スイッチング部２７’には、等価的に入力パルス信号＃１０の平均電圧ｘ、スイッチング周波数ｆc、および、閾値ｔｈが入力されると考えることができ、上記式（３）によって表される平均電圧ｙを出力する。
【０１０４】
加算部２９は、平均電圧ｙと、歪成分ｄとを加算し、以下の式（５）によって表される平均電圧ｙ’を出力する。ここで、歪成分ｄは、増幅回路１３によって生成される増幅歪に対応している。
【０１０５】
ｙ’＝Ａ×ｘ−２×Ａ／ａ×ｆc×ｔｒ×ｔｈ＋ｄ      ．．．（５）
なお、平均電圧ｙ’は、増幅後のパルス信号＃１１の平均電圧に対応している。すなわち、上記式（５）は、増幅回路１３を（線形）等価回路１３ＥＣとして取り扱った場合の、増幅後のパルス信号＃１１に対する入力パルス信号＃１０、および、歪成分ｄの寄与を記述するものである。
【０１０６】
以下では、式（３）〜（５）を用いて、増幅回路１３の伝達関数について説明する。
【０１０７】
まず、歪成分ｄの寄与がないとした場合のｘからｙ’への伝達関数は、式（５）に式（４）を代入し、ｄ＝０とおくことによって求めることができる。すなわち、式（５）に式（４）を代入し、ｄ＝０とおいたもの、
ｙ’＝Ａ×ｘ−２×Ａ／ａ×ｆc×ｔｒ×（ａ×ｘ−ａ／Ａ×ｙ’）（−Ｋ／ｓ）
を整理すると、
ｙ’＝Ａ×ｘ
を得る。したがって、歪成分ｄの寄与がない場合、平均電圧ｙ’は、入力パルス信号＃１０の平均電圧ｘをＡ倍したものであることが示される。
【０１０８】
一方で、平均電圧ｙ’に対する、歪成分ｄの寄与を示す伝達関数は、式（５）において、ｘ＝０とおくことによって求めることができる。すなわち、式（５）において、ｘ＝０とおいたもの、
ｙ’＝Ａ×０−２×Ａ／ａ×ｆc×ｔｒ×（ａ×０−ａ／Ａ×ｙ’）（−Ｋ／ｓ）
を整理すると、以下の式（６）を得る。
【０１０９】
ｙ’＝ｓ×ｄ／（ｓ＋２×ｆc×ｔｒ×Ｋ）      ．．．（６）
式（６）から、増幅回路１３は、以下に列挙する特性（６−１）〜（６−３）を有することが分かる。
【０１１０】
（６−１）  スイッチング周波数ｆcがより大きければ、より大きな歪抑制効果を有する。
【０１１１】
（６−２）  台形パルス信号＃５ａの立ち上がり時間ｔｒがより大きければ、より大きな歪抑制効果を有する。
【０１１２】
（６−３）積分ゲインＫがより大きければ、より大きな歪抑制効果を有する。
【０１１３】
以上が、等価回路１３ＥＣを用いることによって導出された、増幅回路１３の有する特性である。
【０１１４】
以下では、上記特性（６−１）〜（６−３）についての、シミュレーションを用いた検証結果について述べる。なお、シミュレーションの設計は、以下の通りに行った。
【０１１５】
・入力パルス信号＃１０：ＰＤＭ，−２０ｄＢｆｓ、１０３１．２５Ｈｚ
・フィードバック方式：ブリッジごとに独立してフィードバック
・波形変換：台形方式
・歪成分ｄ：振幅０．０１、２ｋＨｚ〜４０ｋＨｚの間で２ｋＨｚの間隔をおいた複数の正弦波信号を、スイッチング部の電源に重畳適用
・シミュレーション近似方法：オイラー法
・サンプリング周波数：４８０００×２５６×１６Ｈｚ
図９は、積分ゲインＫを変化させた場合の、歪抑圧特性の変化を示すグラフである。図９の縦軸は、単位ｄＢで表された歪抑圧特性であり、図９の横軸は、周波数を表している。ここで、上記歪抑圧特性は、増幅回路１３において、フィードバックをオンにした場合の出力パルス信号＃１１と、フィードバックをオフにした場合の出力パルス信号＃１１との差によって定義される。したがって、歪抑圧特性が小さければ小さいほど、増幅歪が低減されていることを示している。また、Ｋ’は、Ｋ’＝Ｋ×Ｔｓによって定義される、サンプリング周期Ｔｓによって規格化された積分ゲインであり、本シミュレーションにおいては、Ｔｓ＝１／（４８０００×２５６×１６）である。
【０１１６】
図９に示すように、積分ゲインＫを√１０倍にすると、歪抑圧特性は、略１０ｄＢ小さくなる。したがって、本シミュレーションは、等価回路１３ＥＣを用いて導かれた上記特性（６−３）の通りの結果を示している。
【０１１７】
また、図９に示すように、歪抑圧特性は、周波数に対して、２０ｄＢ／ｄｅｃの傾きを有している。
【０１１８】
図１０は、台形パルス信号＃５ａの立ち上がり時間ｔｒを変化させた場合の、歪抑圧特性の変化を示すグラフである。縦軸および横軸は、図９と同様である。また、ｔｒ’は、ｔｒ’＝ｔｒ／（１６×Ｔｓ）によって定義される、１６倍されたサンプリング周期Ｔｓによって規格化された立ち上がり時間であり、Ｔｓの値は、上述したとおりである。
【０１１９】
図１０に示すように、立ち上がり時間ｔｒを２倍にすると、歪抑圧特性は、略６ｄＢ小さくなる。したがって、本シミュレーションは、等価回路１３ＥＣを用いて導かれた上記特性（６−２）の通りの結果を示している。
【０１２０】
図１１は、スイッチング周波数ｆcを変化させた場合の、歪抑圧特性の変化を示すグラフである。縦軸および横軸は、図９と同様である。
【０１２１】
図１１に示すように、スイッチング周波数ｆcが増加すると、歪抑圧特性は減少する。したがって、本シミュレーションは、等価回路１３ＥＣを用いて導かれた上記特性（６−１）の通りの結果を示している。
【０１２２】
このように、等価回路１３ＥＣを用いて導かれた上記特性（６−１）〜（６−３）は、シミュレーションの結果と整合する。
【０１２３】
また、上述のように、台形パルス信号＃５ａの立ち上がり時間ｔｒを大きくとると、歪抑圧効果が大きくなるという性質がある一方、当該立ち上がり時間ｔｒを大きくとりすぎると、パルス抜け、および、チャタリングの発生などの弊害を生じる。このような弊害を招来せずに、歪抑圧効果を高めるためには、立ち上がり時間ｔｒは、入力パルス信号＃１０の最小パルス幅に等しくすることが好ましい。
【０１２４】
また、閾値ｔｈの時間変化率の絶対値、すなわち、時間を横軸にとった場合の閾値ｔｈの傾きの絶対値は、台形パルス信号＃５ａの立ち上がりにおける時間変化率、すなわち、時間を横軸にとった場合の台形パルス信号＃５ａの立ち上がりの傾き以下であることが好ましい。ここで、閾値ｔｈの傾きの絶対値は、式（４）において、ｘ＝１、ｙ’＝０である場合に最大となり、その値ｔｈ（ｍａｘ）は、ｔｈ（ｍａｘ）＝ａ×Ｋ／ｓによって与えられる。したがって、積分ゲインＫ、および、立ち上がり時間ｔｒは、ａ×Ｋ≦ａ／ｔｒ、すなわち、Ｋ×ｔｒ≦１を満たすことが好ましい。
【０１２５】
一方で、歪抑圧効果を高めるためには、Ｋ×ｔｒの値は大きいことが好ましいので、最適なＫ×ｔｒの値は１であることが分かる。
【０１２６】
Ｋ×ｔｒ＝１ととった場合には、式（６）は、以下の式（７）によって表される。
【０１２７】
ｙ’＝ｓ×ｄ／（ｓ＋２×ｆc）      ．．．（７）
このように、Ｋ×ｔｒの値を最適化した場合、増幅回路１３の歪抑圧特性は、（ｚ変換のパラメータｓを除き）スイッチング周波数ｆcのみの関数として決定され、スイッチング周波数ｆcが大きければ大きいほど、増幅回路１３の歪抑圧効果は高まる。
【０１２８】
図１２（ａ）は、以上のように、パラメータＫ×ｔｒの値を最適化した場合の、台形パルス信号＃５ａの波形を示す図である。また、図１２（ｂ）は、パラメータＫ×ｔｒの値を最適化した場合の、歪抑圧特性を示すグラフである。
【０１２９】
〔実施形態２〕
実施形態１では、増幅回路１３における歪抑制効果を高めるために、変換回路１２から出力される信号のパルス密度を大きくする構成について説明したが、本発明は、これに限定されるものではない。例えば、増幅回路１３の特性如何によっては、変換された１ビット信号＃３ａのデューティ比（単位期間当たりのハイレベル期間の割合）と変換された１ビット信号＃３ｂのデューティ比との平均が略５０パーセントにより近い場合に、歪抑制効果がより高まる場合もある。
【０１３０】
このような場合、変換回路は、変換された１ビット信号＃３ａのデューティ比と変換された１ビット信号＃３ｂのデューティ比との平均デューティ比を略５０パーセントにより近づけることができるような構成とすることが好ましい。
【０１３１】
以下では、本発明の第２の実施形態について図１３〜図１５を参照して説明する。なお、以下では、実施形態１においてすでに説明した部分については、同じ符号を付し、説明を省略する。
【０１３２】
図１３は、本実施形態に係るＤ級アンプ２の構成を示すブロック図である。図１３に示すように、Ｄ級アンプ２は、実施形態１のＤ級アンプ１における変換回路１２に代えて、変換回路１２’を備えている。また、Ｄ級アンプ２は、Ｄ級アンプ１における増幅回路１３に代えて、増幅回路１３’を備えている。Ｄ級アンプ２のその他の構成は、Ｄ級アンプ１と同様である。
【０１３３】
なお、増幅回路１３’の構成は、実施形態１における増幅回路１３の構成とほぼ同様であるが、増幅回路１３’は、自身に入力される２つの１ビット信号の平均デューティ比が、略５０パーセントにより近い場合に、歪抑制効果がより高まるという特性を有している。
【０１３４】
図１４は、Ｄ級アンプ２が備える変換回路１２’の構成を示すブロック図である。図１４に示すように、変換回路１２’は、ゼロ区間検知回路１２１、制御回路１２２’、セレクタ１２３、反転回路１２４ａ、および、反転回路１２４ｂを備えている。
【０１３５】
本実施形態におけるゼロ区間検知回路１２１は、実施形態１におけるゼロ区間検知回路１２１と同じ動作を行うため、説明を省略する。
【０１３６】
制御回路１２２’は、ゼロ区間検知回路１２１から入力される検知信号＃ｚがローレベルである期間において、ローレベルである制御信号＃ｒ’を出力する。また、制御回路１２２’は、検知信号＃ｚがハイレベルである期間において、検知信号＃ｚの当該ハイレベル期間の直前のハイレベル期間における制御信号＃ｒ’のレベルを反転した制御信号＃ｒ’を出力する。
【０１３７】
したがって、制御信号＃ｒ’のレベルは、例えば、次のように遷移する。ある時点において、制御回路１２２’が、検知信号＃ｚがハイレベルであることに対応してハイレベルである制御信号＃ｒ’を出力していた場合であって、検知信号＃ｚがローレベルに変化することに対応して制御信号＃ｒ’がローレベルに遷移した後、検知信号＃ｚが再びハイレベルに変化した場合、制御回路１２２’は、検知信号＃ｚの当該ハイレベル期間において、当該ハイレベル期間の直前のハイレベル期間における制御信号＃ｒ’（ハイレベル）を反転したローレベルである制御信号＃ｒ’を出力する。
【０１３８】
本実施形態におけるセレクタ１２３の動作は、実施形態１におけるセレクタ１２３の動作と同じであるため、説明を省略する。
【０１３９】
上記の変換回路１２’の構成は、変換された１ビット信号＃３ａ’として、１ビット信号＃２ａと制御信号＃ｒ’との和信号を出力し、変換された１ビット信号＃３ｂ’として、１ビット信号＃２ｂと制御信号＃ｒ’との和信号を出力する構成であると表現することができる。
【０１４０】
図１５（ａ）は、変調回路１１が出力する１ビット信号＃２ａおよび＃２ｂの波形の一例を示すタイミングチャートである。図１５（ａ）に示すように、入力信号＃１の状態如何によっては、１ビット信号＃２ａおよび＃２ｂには、デューティ比が５０パーセントと大きく異なる期間Ｔｄ’が生じる。図１５（ｂ）は、ゼロ区間検知回路１２１において生成される検知信号＃ｚ、および、制御回路１２２’において生成される制御信号＃ｒ’の波形を示すタイミングチャートである。図１５（ｂ）に示すように、検知信号＃ｚは、１ビット信号＃２ａおよび＃２ｂが何れもローレベルである場合にハイレベルとなり、そうでない場合にローレベルとなる。また、図１５（ｂ）に示すように、制御信号＃ｒ’は、検知信号＃ｚがローレベルである場合に、ローレベルとなる。また、図１５（ｂ）に示すように、検知信号＃ｚがハイレベルである期間における、制御信号＃ｒ’のレベルは、検知信号＃ｚの当該ハイレベル期間の直前のハイレベル期間における制御信号＃ｒ’のレベルを反転したレベルとなっている。
【０１４１】
図１５（ｃ）は、図１５（ａ）に示す１ビット信号＃２ａおよび＃２ｂが入力された場合に、変換回路１２’が増幅回路１３’に対して出力する、変換された１ビット信号＃３ａ’および＃３ｂ’の波形を示すタイミングチャートである。
【０１４２】
図１５（ｃ）に示すように、変換された１ビット信号＃３ａ’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ａと制御信号＃ｒ’との和信号となっている。また、変換された１ビット信号＃３ａ’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ａそのものの値をとる信号になっている。
【０１４３】
同様に、変換された１ビット信号＃３ｂ’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ｂと制御信号＃ｒ’との和信号となっている。また、変換された１ビット信号＃３ｂ’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ｂそのものの値をとる信号になっている。
【０１４４】
換言すれば、変換された１ビット信号＃３ａ’は、１ビット信号＃２ａと制御信号＃ｒ’との論理和（ＯＲ）によって表現される信号である。同様に、変換された１ビット信号＃３ｂ’は、１ビット信号＃２ｂと制御信号＃ｒ’との論理和（ＯＲ）によって表現される信号である。
【０１４５】
図１５（ｃ）から明らかなように、変換された１ビット信号＃３ａ’のデューティ比と変換された１ビット信号＃３ｂ’のデューティ比との平均は、１ビット信号＃２ａのデューティ比と１ビット信号＃２ｂのデューティ比との平均に比べて、５０パーセントにより近くなっている。
【０１４６】
ここで、変換された１ビット信号＃３ａ’および＃３ｂ’のデューティ比について、より具体的に説明すれば以下の通りである。
【０１４７】
まず、１ビット信号＃２ａおよび１ビット信号＃２ｂのデューティ比を、それぞれＤα（パーセント）、Ｄβ（パーセント）と表すことにする。Ｄα、Ｄβは変調回路に入力される信号に依存し、変調器の入力をｘ（−１〜＋１に正規化された値）として表現すると、Ｄα―Ｄβ＝ｘ×１００の関係で表される。このとき、検知信号＃ｚのデューティ比は、１００−Ｄα−Ｄβ＋Ｄｐ（パーセント）となる。ここで、Ｄp（パーセント）は、１ビット信号＃２ａと１ビット信号＃２ｂとの論理積（ＡＮＤ）によって表される積信号のデューティ比である。一般に、Ｄpの値は小さいと考えてよく、図１５（ａ）には、積信号のデューティ比Ｄpが０であるような１ビット信号＃２ａおよび１ビット信号＃２ｂが示されている。
【０１４８】
一方で、本実施形態において、検知信号＃ｚに基づいて生成される制御信号＃ｒ’のデューティ比は、図１５（ｂ）から明らかなように、検知信号＃ｚのデューティ比の１／２である。すなわち、制御信号＃ｒ’のデューティ比は、（１００−Ｄα−Ｄβ＋Ｄp）／２（パーセント）となる。
【０１４９】
したがって、変換された１ビット信号＃３ａ’および＃３ｂ’のデューティ比は、それぞれ、５０＋（Ｄα−Ｄβ＋Ｄp）／２、５０＋（−Ｄα＋Ｄβ＋Ｄp）／２（パーセント）であると表現することができる。
【０１５０】
したがって、上記２つのパルス信号のデューティ比の平均、すなわち平均デューティ比は、５０＋Ｄｐ／２（パーセント）となる。また、一般に、上記積信号のデューティ比Ｄｐは小さいという傾向がある。
【０１５１】
このように、上記の構成によれば、Ｄ級増幅回路に供給される２つのパルス信号の平均デューティ比を略５０パーセントにすることができる。
【０１５２】
また、Ｄ級アンプ２が動作の中心点にある場合、すなわち、１ビット信号＃２ａおよび１ビット信号＃２ｂのデューティ比が互いに等しい場合には、Ｄα―Ｄβ＝０と表せるので、変換された１ビット信号＃３ａ’および＃３ｂ’のデューティ比は、何れも、５０＋Ｄｐ／２（パーセント）となる。また、変換された１ビット信号＃３ａ’のデューティ比は、１ビット信号＃２ａのデューティ比から１ビット信号＃２ｂのデューティ比を減じたもの（Ｄα−Ｄβ）と正の相関がある。また、変換された１ビット信号＃３ｂ’のデューティ比は、１ビット信号＃２ｂのデューティ比から１ビット信号＃２ａのデューティ比を減じたもの（Ｄβ−Ｄα）と正の相関がある。
【０１５３】
このように、変換回路１２’は、１ビット信号＃２ａを、１ビット信号＃２ａのデューティが、略５０パーセントを中心として、１ビット信号＃２ａのデューティ比から１ビット信号＃２ｂのデューティ比を減じたもの（Ｄα−Ｄβ）と正の相関を有するように変換することによって、変換された１ビット信号＃３ａ’を生成すると共に、１ビット信号＃２ｂを、１ビット信号＃２ｂのデューティが、略５０パーセント（５０＋Ｄｐ／２パーセント）を中心として、１ビット信号＃２ｂのデューティ比から１ビット信号＃２ａのデューティ比を減じたもの（Ｄβ−Ｄα）と正の相関を有するように変換することによって、変換された１ビット信号＃３ｂ’を生成するものである、と表現することもできる。
【０１５４】
換言すれば、変換回路１２’は、自身に入力される２つのパルス信号のうち、一方のパルス信号（１ビット信号＃２ａ、または、１ビット信号＃２ｂ）のデューティ比を、略５０パーセントを中心として、当該パルス信号（それぞれ、１ビット信号＃２ａ、または、１ビット信号＃２ｂ）のデューティ比から他方のパルス信号（それぞれ、１ビット信号＃２ｂ、または、１ビット信号＃２ａ）のデューティ比を減じたものと正の相関を有するように変化させるものである、と表現することもできる。
【０１５５】
また、図１５（ｃ）に示すように、制御信号＃ｒ’は、変換された１ビット信号＃３ａ’および＃３ｂ’に対して、同期して付加されている。したがって、変換された１ビット信号＃３ａ’の電位Ｖ3a’と変換された１ビット信号＃３ｂ’の電位Ｖ3b’との電位差Ｖ3a’−Ｖ3b’は、１ビット信号＃２ａの電位Ｖ2aと１ビット信号＃２ｂの電位Ｖ2bとの電位差Ｖ2a−Ｖ2bに等しい。
【０１５６】
図１５（ｄ）は、増幅回路１３’が出力する増幅された１ビット信号＃４ａ’および＃４ｂ’を示すタイミングチャートである。また、図１５（ｅ）は、増幅された１ビット信号＃４ａ’の電位Ｖ4a’と増幅された１ビット信号＃４ｂ’の電位Ｖ4b’との電位差Ｖ4a’−Ｖ4b’を示すタイミングチャートである。
【０１５７】
上述したように、変換回路１２’において、制御信号＃ｒ’は、１ビット信号＃２ａおよび＃２ｂに対して同期して付加されるため、図１５（ｅ）からも明らかなように、電位差Ｖ4a’−Ｖ4b’に対して、制御信号＃ｒ’は寄与しない。一方で、制御信号＃ｒ’の寄与によって、増幅回路１３’に供給される変換された１ビット信号＃３ａ’および＃３ｂ’のデューティ比は、５０パーセントに近くなっている。したがって、増幅回路１３’における増幅歪の低減率は、制御信号＃ｒ’の寄与がない場合に比べて、より高まる。
【０１５８】
〔実施形態３〕
実施形態１では、増幅回路１３における歪抑制効果を高めるために、変換回路１２から出力される信号のパルス密度を大きくする構成について説明したが、本発明は、これに限定されるものではない。例えば、増幅回路１３の特性如何によっては、変換された１ビット信号＃３ａおよび＃３ｂのパルス密度が大きく、かつ、平均デューティ比が略５０パーセントにより近い場合に、歪抑制効果がより高まる場合もある。
【０１５９】
このような場合、変換回路は、変換された１ビット信号＃３ａおよび＃３ｂのパルス密度をより大きくすることができると共に、平均デューティ比を略５０パーセントにより近づけることができるような構成とすることが好ましい。
【０１６０】
以下では、本発明の第３の実施形態について図１６〜図１８を参照して説明する。なお、以下では、実施形態１および実施形態２においてすでに説明した部分については、同じ符号を付し、説明を省略する。
【０１６１】
図１６は、本実施形態に係るＤ級アンプ３の構成を示すブロック図である。図１６に示すように、Ｄ級アンプ３は、実施形態１のＤ級アンプ１における変換回路１２に代えて、変換回路１２’’を備えている。また、Ｄ級アンプ２は、Ｄ級アンプ１における増幅回路１３に代えて、増幅回路１３’’を備えている。Ｄ級アンプ３のその他の構成は、Ｄ級アンプ１と同様である。
【０１６２】
なお、増幅回路１３’’の構成は、実施形態１における増幅回路１３の構成とほぼ同様であるが、増幅回路１３’’は、自身に入力される１ビット信号のパルス密度が大きく、かつ、自身に入力される２つの１ビット信号のデューティ比の平均が略５０パーセントにより近い場合に、歪抑制効果がより高まるという特性を有している。
【０１６３】
図１７は、Ｄ級アンプ３が備える変換回路１２’’の構成を示すブロック図である。図１４に示すように、変換回路１２’’は、ゼロ区間検知回路１２１、制御回路１２２’’、セレクタ１２３、反転回路１２４ａ、および、反転回路１２４ｂを備えている。
【０１６４】
本実施形態におけるゼロ区間検知回路１２１は、実施形態１におけるゼロ区間検知回路１２１と同じ動作を行うため、説明を省略する。
【０１６５】
制御回路１２２’’は、ゼロ区間検知回路１２１から入力される検知信号＃ｚがローレベルである期間において、ローレベルである制御信号＃ｒ’’を出力する。また、制御回路１２２’’は、検知信号＃ｚがハイレベルである期間において、検知信号＃ｚの当該ハイレベル期間の直前のハイレベル期間における制御信号＃ｒ’’のレベルを反転した制御信号＃ｒ’’を出力する。さらに、制御回路１２２’’は、検知信号＃ｚがハイレベルである期間が、予め定められた期間Ｔ１以上となった場合に、期間Ｔ１における制御信号＃ｒ’’のレベルを反転した制御信号＃ｒ’’を出力する。また、制御回路１２２’’は、検知信号＃ｚがハイレベルである期間において、期間Ｔ１における制御信号＃ｒ’’のレベルを反転した後、予め定められた期間Ｔ２以上となった場合に、期間Ｔ２における制御信号＃ｒ’’のレベルを反転した制御信号＃ｒ’’を出力する。すなわち、制御回路１２２’’は、検知信号＃ｚがハイレベルである期間において、期間Ｔ１、期間Ｔ２が経過する度にレベルの反転を繰り返す制御信号＃ｒ’’を出力する。
【０１６６】
なお、制御信号＃ｒ’’は、実施形態１における制御回路１２２が生成する制御信号＃ｒと、実施形態２における制御回路１２２’が生成する制御信号＃ｒ’との排他的論理和（ＸＯＲ）をとることによって生成される信号であると表現することができる。
【０１６７】
本実施形態におけるセレクタ１２３の動作は、実施形態１におけるセレクタ１２３の動作と同じであるため、説明を省略する。
【０１６８】
上記の変換回路１２’’の構成は、変換された１ビット信号＃３ａ’’として、１ビット信号＃２ａと制御信号＃ｒ’’との和信号を出力し、変換された１ビット信号＃３ｂ’’として、１ビット信号＃２ｂと制御信号＃ｒ’’との和信号を出力する構成であると表現することができる。
【０１６９】
図１８（ａ）は、変調回路１１が出力する１ビット信号＃２ａおよび＃２ｂの波形の一例を示すタイミングチャートである。図１８（ａ）に示すように、入力信号＃１の状態如何によっては、１ビット信号＃２ａおよび＃２ｂには、パルス密度が小さく、また、デューティ比が５０パーセントと大きく異なる期間Ｔｄ’’が生じる。図１８（ｂ）は、ゼロ区間検知回路１２１において生成される検知信号＃ｚ、および、制御回路１２２’’において生成される制御信号＃ｒ’’の波形を示すタイミングチャートである。図１８（ｂ）に示すように、検知信号＃ｚは、１ビット信号＃２ａおよび＃２ｂが何れもローレベルである場合にハイレベルとなり、そうでない場合にローレベルとなる。また、図１８（ｂ）に示すように、制御信号＃ｒ’’は、検知信号＃ｚがローレベルである場合に、ローレベルとなる。また、図１８（ｂ）に示すように、検知信号＃ｚがハイレベルである期間において、制御信号＃ｒ’’は、まず、検知信号＃ｚの当該ハイレベル期間の直前のハイレベル期間の終了直前における制御信号＃ｒ’’のレベルを反転したレベルＬ１をとり、期間Ｔ１経過後、レベルＬ１を反転したレベルＬ２をとり、期間Ｔ１経過後に更に期間Ｔ２が経過した後、レベルＬ２を反転したレベルをとる。また、制御信号＃ｒ’’は、検知信号＃ｚがハイレベルである限り、期間Ｔ１および期間Ｔ２が経過する度にレベルが反転する。
【０１７０】
図１８（ｃ）は、図１８（ａ）に示す１ビット信号＃２ａおよび＃２ｂが入力された場合に、変換回路１２’’が増幅回路１３’’に対して出力する、変換された１ビット信号＃３ａ’’および＃３ｂ’’の波形を示すタイミングチャートである。
【０１７１】
図１８（ｃ）に示すように、変換された１ビット信号＃３ａ’’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ａと制御信号＃ｒ’’との和信号となっている。また、変換された１ビット信号＃３ａ’’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ａそのものの値をとる信号になっている。
【０１７２】
同様に、変換された１ビット信号＃３ｂ’’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの双方がローレベルである期間において、１ビット信号＃２ｂと制御信号＃ｒ’’との和信号となっている。また、変換された１ビット信号＃３ｂ’’は、１ビット信号＃２ａおよび１ビット信号＃２ｂの何れかがハイレベルである期間において、１ビット信号＃２ｂそのものの値をとる信号になっている。
【０１７３】
換言すれば、変換された１ビット信号＃３ａ’’は、１ビット信号＃２ａと制御信号＃ｒ’’との論理和（ＯＲ）によって表現される信号である。同様に、変換された１ビット信号＃３ｂ’’は、１ビット信号＃２ｂと制御信号＃ｒ’との論理和（ＯＲ）によって表現される信号である。
【０１７４】
図１８（ｃ）から明らかなように、変換された１ビット信号＃３ａ’’および＃３ｂ’’のパルス密度は、１ビット信号＃２ａおよび＃２ｂのパルス密度よりも大きくなっており、かつ、デューティ比は、１ビット信号＃２ａおよび＃２ｂのデューティ比に比べて５０パーセントにより近くなっている。
【０１７５】
また、図１８（ｃ）に示すように、制御信号＃ｒ’’は、変換された１ビット信号＃３ａ’’および＃３ｂ’’に対して、同期して付加されている。したがって、変換された１ビット信号＃３ａ’’の電位Ｖ3a’’と変換された１ビット信号＃３ｂ’’の電位Ｖ3b’’との電位差Ｖ3a’’−Ｖ3b’’は、１ビット信号＃２ａの電位Ｖ2aと１ビット信号＃２ｂの電位Ｖ2bとの電位差Ｖ2a−Ｖ2bに等しい。
【０１７６】
図１８（ｄ）は、増幅回路１３’’が出力する増幅された１ビット信号＃４ａ’’および＃４ｂ’’を示すタイミングチャートである。また、図１８（ｅ）は、増幅された１ビット信号＃４ａ’’の電位Ｖ4a’’と増幅された１ビット信号＃４ｂ’’の電位Ｖ4b’’との電位差Ｖ4a’’−Ｖ4b’’を示すタイミングチャートである。
【０１７７】
上述したように、変換回路１２’’において、制御信号＃ｒ’’は、１ビット信号＃２ａおよび＃２ｂに対して同期して付加されるため、図１８（ｅ）からも明らかなように、電位差Ｖ4a’’−Ｖ4b’’に対して、制御信号＃ｒ’’は寄与しない。一方で、制御信号＃ｒ’’の寄与によって、増幅回路１３’’に供給される変換された１ビット信号＃３ａ’’および＃３ｂ’’のパルス密度は大きくなっており、かつ、１ビット信号＃３ａ’’のデューティ比と１ビット信号＃３ｂ’’のデューティ比との単位期間当たりの平均値が、略５０パーセントにより近くなっている。したがって、増幅回路１３’’における増幅歪の低減率は、制御信号＃ｒ’’の寄与がない場合に比べて、より高まる。
【０１７８】
なお、上記の説明では、制御信号＃ｒ’’として、実施形態１における制御回路１２２が生成する制御信号＃ｒと、実施形態２における制御回路１２２’が生成する制御信号＃ｒ’との排他的論理和（ＸＯＲ）によって表現される信号を例に挙げたが、本発明は、これに限定されるものではない。
【０１７９】
例えば、変換回路１２２’’は、制御信号＃ｒ’’’を、制御信号＃ｒと制御信号＃ｒ’との排他的論理和の否定をとることによって生成し、１ビット信号＃２ａおよび＃２ｂが何れもローレベルである期間において、変換された１ビット信号＃３ａ’’として、１ビット信号＃２ａと制御信号＃ｒ’’’との和信号を出力し、変換された１ビット信号＃３ｂ’’として、１ビット信号＃２ｂと制御信号＃ｒ’’’との和信号を出力するような構成してもよい。また、このような場合、変換回路１２２’’は、１ビット信号＃２ａまたは＃２ｂの何れかがハイレベルである期間において、変換された１ビット信号＃３ａ’’として１ビット信号＃２ａをそのまま出力し、変換された１ビット信号＃３ｂ’’として１ビット信号＃２ｂをそのまま出力するような構成とすればよい。このような構成によっても、上述した変換回路１２２’’と同様の効果を奏する。
【０１８０】
以上の説明では、増幅回路に入力される１ビット信号のパルス密度を高めることによって、増幅回路において生成される増幅歪を低減させる構成、増幅回路に入力される２つの１ビット信号のデューティ比の平均を５０パーセントに近づけることによって、増幅回路において生成される増幅歪を低減させる構成、および、それらの構成を組み合わせた構成について述べたが、本発明は、これらに限定されるものではない。
【０１８１】
例えば、増幅回路の構成如何によっては、増幅回路に入力される１ビット信号のパルス周期が、より一定に近い場合に、増幅歪の抑制効果がより高まる場合もある。このような場合には、本発明に係るＤ級アンプが備える変換回路は、パルス周期がより一定に近くなるように、上記１ビット信号を生成するような構成とすればよい。これは、変換回路が備える制御回路の構成を適宜変更することによって実現することができる。
【０１８２】
また、増幅回路の構成如何によっては、増幅回路に入力される１ビット信号のパルス幅が、より一定に近い場合に、増幅歪の抑制効果がより高まる場合もある。このような場合には、本発明に係るＤ級アンプが備える変換回路は、パルス幅がより一定に近くなるように、上記１ビット信号を生成するような構成とすればよい。これは、変換回路が備える制御回路の構成を適宜変更することによって実現することができる。
【０１８３】
また、本発明に係るＤ級アンプが備える変換回路は、Ｄ級アンプに入力される入力信号の振幅に応じてパルス密度が変化する１ビット信号を出力するような構成とすることも可能である。変換回路をこのような構成とすることによって、増幅歪の抑制効果をより高めることも可能である。
【０１８４】
また、入力信号がデジタル信号である場合、各実施形態において説明したＤ級アンプはＤ／Ａコンバータとして機能する。このようなＤ／Ａ変換器も本発明の範疇に含まれる。
【０１８５】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１８６】
本発明は、パルス信号をＤ級増幅するデジタルアンプ、及び、デジタル信号をアナログ信号に変換するＤＡコンバータに好適に適用することができる。
【符号の説明】
【０１８７】
１        Ｄ級アンプ（デジタルアンプ）
１１      変調回路
１２      変換回路（付加パルス加算回路）
１３      増幅回路（Ｄ級増幅回路）
１３ＥＣ  等価回路
１４      ＬＰＦ
１２１    ゼロ区間検知回路
１２２    制御回路
１２３    セレクタ
１２４ａ  反転回路
１２４ｂ  反転回路
【図１】
2011188299.tif 000003
【図２】
2011188299.tif 000004
【図３】
2011188299.tif 000005
【図４】
2011188299.tif 000006
【図５】
2011188299.tif 000007
【図６】
2011188299.tif 000008
【図７】
2011188299.tif 000009
【図８】
2011188299.tif 000010
【図９】
2011188299.tif 000011
【図１０】
2011188299.tif 000012
【図１１】
2011188299.tif 000013
【図１２】
2011188299.tif 000014
【図１３】
2011188299.tif 000015
【図１４】
2011188299.tif 000016
【図１５】
2011188299.tif 000017
【図１６】
2011188299.tif 000018
【図１７】
2011188299.tif 000019
【図１８】
2011188299.tif 000020