(57)【要約】【課題】ＲＤＲに従い設計され、活性領域と電源配線との境界部や周辺部における不具合の発生が抑制された、小型化かつ高集積化された半導体装置を提供する。【解決手段】少なくとも１つのスタンダードセル内における半導体基板ＳＢの主表面に形成される第１導電型の機能素子用不純物領域Ａｐと、電源電位が印加される第２導電型の電源電位用不純物領域Ａｎとを備える。半導体基板ＳＢの主表面上に形成され、かつ半導体基板ＳＢの主表面に達する貫通孔ＳＣＴＨを有する絶縁層ＩＩ１、ＩＩ２と、絶縁層ＩＩ１、ＩＩ２の貫通孔内に形成されたコンタクト用導電層ＰＣＬとを備える。上記機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとをまたぐように形成されるコンタクト用導電層ＰＣＬを通じて電気的に接続される。【選択図】図７
2011238844.tif 000002
【特許請求の範囲】
【請求項１】
複数のスタンダードセルを有する半導体装置であって、
主表面を有する半導体基板と、
前記複数のスタンダードセルのうち少なくとも１つのスタンダードセル内における前記半導体基板の前記主表面に形成され、かつ機能素子を構成する第１導電型の機能素子用不純物領域と、
前記少なくとも１つのスタンダードセル内における、前記半導体基板の前記主表面に形成され、かつ電源電位が印加される第２導電型の電源電位用不純物領域と、
前記半導体基板の前記主表面上に形成され、かつ前記半導体基板の前記主表面に達する貫通孔を有する絶縁層と、
前記絶縁層の前記貫通孔内に形成されたコンタクト用導電層とを備え、
前記機能素子用不純物領域と前記電源電位用不純物領域とをまたぐように前記コンタクト用導電層が形成されることで、前記機能素子用不純物領域と前記電源電位用不純物領域とが前記コンタクト用導電層を通じて電気的に接続されている、半導体装置。
【請求項２】
前記コンタクト用導電層が前記半導体基板の前記主表面に接するコンタクト領域の真下において、前記機能素子用不純物領域と前記電源電位用不純物領域とが互いに接続されている、請求項１に記載の半導体装置。
【請求項３】
平面視において、前記コンタクト領域は、前記半導体基板の前記主表面において前記電源電位用不純物領域および前記機能素子用不純物領域の形成領域からはみ出さずに前記形成領域内に位置している、請求項２に記載の半導体装置。
【請求項４】
平面視において、前記コンタクト用導電層が前記半導体基板の前記主表面に接するコンタクト領域の真下において、前記機能素子用不純物領域と前記電源電位用不純物領域とが互いに接続されておらず、前記機能素子用不純物領域と前記電源電位用不純物領域とが離れている、請求項１に記載の半導体装置。
【請求項５】
前記電源電位用不純物領域上に延在する電源配線をさらに備え、
前記電源配線は前記コンタクト用導電層に接続されている、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記電源電位用不純物領域上に延在する電源配線をさらに備え、
前記電源配線は前記コンタクト用導電層に接続されておらず、前記電源配線と前記コンタクト用導電層とが離れている、請求項１〜４のいずれかに記載の半導体装置。
【請求項７】
前記複数のスタンダードセルは、前記電源電位用不純物領域の延在する方向と交差する方向に互いに隣り合って配置された第１および第２のスタンダードセルを含み、
前記コンタクト用導電層が前記半導体基板の前記主表面に接するコンタクト領域は前記第１および第２のスタンダードセルをまたぐように配置されている、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記機能素子用不純物領域の材質はＳｉＧｅおよびＳｉＣのいずれかからなり、前記電源電位用不純物領域の材質はＳｉからなる、請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
複数のスタンダードセルを有する半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成されたトランジスタの１対のソース／ドレイン領域と、
１対の前記ソース／ドレイン領域に挟まれる前記半導体基板の前記主表面上に形成された前記トランジスタのゲート電極と、
前記少なくとも１つのスタンダードセル内における前記半導体基板の前記主表面上において前記ゲート電極よりも上層に形成され、かつ互いに分断された第１および第２の電源配線と、
前記ゲート電極と同じ層から分離して形成された接続用導電層とを備え、
前記接続用導電層は前記ゲート電極と同じ層および同じ材料で形成され、
前記第１および第２の電源配線および前記接続用導電層は同じ方向に延び、
平面視において、前記第１の電源配線の一部と前記接続用導電層の一部は互いに重なり合い、前記第２の電源配線の一部と前記接続用導電層の一部とは互いに重なり合い、
前記第１および第２の電源配線は、前記接続用導電層を通じて互いに電気的に接続されている、半導体装置。
【請求項１０】
前記ゲート電極は、ＣｕおよびＴｉの少なくともいずれかを材質に含むメタルゲートである、請求項９に記載の半導体装置。
【請求項１１】
前記第１および第２の電源配線と同じ層から分離して形成された配線層をさらに備え、
前記配線層は前記第１および第２の電源配線の間に位置するように形成されている、請求項９または１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、配列された複数個のスタンダードセルを有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の高性能化に伴い、小型化、高集積化が進められている。小型化や高集積化のために、たとえばセル幅やセル高さがより縮小されたレイアウト設計が主流となっている。揮発性メモリの一種であるＳＲＡＭ（Static Random Access Memory）の場合、たとえば特開２００９−１３０２３８号公報（特許文献１）に開示される集積回路のように、平面視において直線状のロードトランジスタや活性領域などが、スタンダードセルの延在方向に対して一定の角度を有する方向に傾いた構成となる。このようにすることにより、たとえば上記ロードトランジスタや活性領域などがすべてスタンダードセルの延在方向に沿って傾かずに構成された集積回路に比べて集積化が進められ、スタンダードセルが縮小される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１３０２３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の設計において、特に４５ｎｍ世代以降において、ＲＤＲ(Restrictive Design Rule)という設計手法の採用または検討が行なわれてきている。具体的には、ＲＤＲ
とは、設計制約が厳しくされたデザインルールであり、メタル配線と多結晶シリコン配線との各々が折れ曲がりを有するレイアウトである二次元レイアウトが用いられる代わりに、この折れ曲がりが禁止された一次元レイアウトが用いられる。これにより、トランジスタや配線の形状依存によるばらつきが抑制され、また、ＤＲＣ(Design Rule Check)、近接効果補正（ＯＰＣ：Optical Proximity Correction）、およびリソグラフィ検証などのＥＤＡ(Electronics Design Automation)負荷が抑制される。すなわち、ＲＤＲによって、リソグラフィのばらつきの発生と、設計デザインの複雑化とを抑制することができる。つまりＲＤＲに従えば、特開２００９−１３０２３８号公報のＳＲＡＭのように、ロードトランジスタや活性領域などが平面視において屈曲しないことが好ましい。
【０００５】
一方、近年、上述した小型化や高集積化のためのプロセス技術として、主要トランジスタの活性領域（ソース／ドレインなど）と、電源電位を印加される活性領域とが直接接続されたいわゆるButting Diffusion構造が多用されるようになっている。Butting Diffusion構造を用いれば、特開２００９−１３０２３８号公報の半導体装置に示されるコンタクト電極やメタル配線を用いて接続される場合に比べて、コンタクト電極のピッチより狭い間隔のゲート電極の配置が容易になる。
【０００６】
しかしButting Diffusion構造を用いれば、平面視において三方を活性領域や電源配線に囲まれた領域が生じる。このような三方を活性領域に囲まれた領域では、活性領域のラウンディングによってＳＴＩ（Shallow Trench Isolation）の絶縁膜の埋め込みが困難となり、また活性領域の平面形状のばらつきが生じやすくなる。
【０００７】
またButting Diffusion構造においては、たとえばｎ型ウェルに形成されたｐ型のソース／ドレイン領域と、そのｎ型ウェルに電源電位を与えるためのｎ+不純物領域とが接続されることになり、両者の間にｐｎ接合が生じる。このため電源配線への電圧印加の条件によっては、ｐ型のソース／ドレイン領域とｎ+不純物領域との境界部に空乏層が形成される結果、Butting Diffusion構造が断線を起こす可能性がある。つまり以上のようなButting Diffusion構造の配線上の問題が起こる可能性がある。
【０００８】
本発明は、以上の問題に鑑みなされたものである。その目的は、ＲＤＲに従い設計され、活性領域と電源配線との境界部や周辺部における不具合の発生が抑制された、小型化かつ高集積化された半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施例による、複数のスタンダードセルを有する半導体装置は以下の構成を備えている。
【００１０】
上記半導体装置は、主表面を有する半導体基板を備える。上記半導体装置は、複数のスタンダードセルのうち少なくとも１つのスタンダードセル内における半導体基板の主表面に形成され、かつ機能素子を構成する第１導電型の機能素子用不純物領域と、少なくとも１つのスタンダードセル内における、半導体基板の主表面に形成され、かつ電源電位が印加される第２導電型の電源電位用不純物領域とを備える。上記半導体装置は、半導体基板の主表面上に形成され、かつ半導体基板の主表面に達する貫通孔を有する絶縁層と、絶縁層の貫通孔内に形成されたコンタクト用導電層とを備える。上記機能素子用不純物領域と電源電位用不純物領域とをまたぐようにコンタクト用導電層が形成されることで、機能素子用不純物領域と電源電位用不純物領域とがコンタクト用導電層を通じて電気的に接続されている。
【００１１】
本発明の他の実施例による、複数のスタンダードセルを有する半導体装置は以下の構成を備えている。
【００１２】
上記半導体装置は、主表面を有する半導体基板を備える。上記半導体装置は、半導体基板の主表面上に、互いに間隔をおいて形成されたトランジスタの１対のソース／ドレイン領域を有する。上記半導体装置は、１対のソース／ドレイン領域に挟まれる半導体基板の主表面上に形成されたトランジスタのゲート電極と、少なくとも１つのスタンダードセル内における半導体基板の主表面上においてゲート電極よりも上層に形成され、かつ互いに分断された第１および第２の電源配線と、ゲート電極と同じ層から分離して形成された接続用導電層とを備える。上記接続用導電層はゲート電極と同じ層および同じ材料で形成されている。第１および第２の電源配線および接続用導電層は同じ方向に延びている。平面視において、第１の電源配線の一部と接続用導電層の一部は互いに重なり合い、第２の電源配線の一部と接続用導電層の一部とは互いに重なり合う。上記第１および第２の電源配線は、接続用導電層を通じて互いに電気的に接続されている。
【発明の効果】
【００１３】
本発明の一実施例による半導体装置は、機能素子用不純物領域と電源電位用不純物領域とがコンタクト用導電層を通じて電気的に接続されている。このため、たとえ機能素子用不純物領域と電源電位用不純物領域との境界部にて断線を起こしても、コンタクト用導電層を通じて機能素子用不純物領域と電源電位用不純物領域との導通を確保することができる。
【００１４】
本発明の他の実施例による半導体装置は、電源配線が第１および第２の電源配線に分断されている。このため平面視において電源配線と活性領域とにより三方を囲まれる領域が少なくなる。したがって電源配線や活性領域の近傍における絶縁層の埋め込みが容易になり、当該電源配線や活性領域の形状のばらつきを抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す平面図である。
【図２】図１に示す複数のスタンダードセルの１つに形成される機能素子の回路構成の一例を示す回路図である。
【図３】本発明の実施の形態１における半導体装置の複数のスタンダードセルの配列を概略的に示す図である。
【図４】本発明の実施の形態１における半導体装置の複数のスタンダードセルの第１の層および半導体基板の構成を概略的に示す平面図である。
【図５】図４のスタンダードセルの第２の層の構成を概略的に示す平面図である。
【図６】図４のスタンダードセルの第３の層の構成を概略的に示す平面図である。
【図７】本発明の実施の形態１における半導体装置の部分的な概略断面図であり、図４〜図６のＶＩＩ−ＶＩＩ線に沿う部分における概略断面図である。
【図８】本発明の実施の形態１における半導体装置の、コンタクト部の形成される態様の一例を概略的に示す、部分的な平面図である。
【図９】本発明の実施の形態１における半導体装置の、コンタクト部の形成される態様の、図８とは異なる例を概略的に示す、部分的な平面図である。
【図１０】本発明の実施の形態１における半導体装置の、コンタクト部の形成される態様の、図９とは異なる例を概略的に示す、部分的な平面図である。
【図１１】本発明の実施の形態１における半導体装置のうち、ｎ型不純物領域とｐ型不純物領域とが接合された領域の構成を詳細に示す斜視図である。
【図１２】図１１の比較例としての斜視図である。
【図１３】本発明の実施の形態２における半導体装置の部分的な概略断面図である。
【図１４】本発明の実施の形態２における半導体装置のうち、ｎ型不純物領域とｐ型不純物領域とが接合された領域の構成を詳細に示す斜視図である。
【図１５】本発明の実施の形態３における半導体装置のうち、ｎ型不純物領域とｐ型不純物領域とが接合された領域の構成の一例を詳細に示す斜視図である。
【図１６】本発明の実施の形態３における半導体装置のうち、ｎ型不純物領域とｐ型不純物領域とが接合された領域の構成の、図１５とは異なる例を詳細に示す斜視図である。
【図１７】本発明の実施の形態４における半導体装置の複数のスタンダードセルの第１の層および半導体基板の構成を概略的に示す平面図である。
【図１８】図１７のスタンダードセルの第２の層の構成を概略的に示す平面図である。
【図１９】図１７のスタンダードセルの第３の層の構成を概略的に示す平面図である。
【図２０】本発明の実施の形態４における半導体装置のうち、ｎ型不純物領域とｐ型不純物領域とが接合された領域の構成の一例を詳細に示す斜視図である。
【図２１】本発明の実施の形態４における半導体装置のうち、ｎ型不純物領域とｐ型不純物領域とが接合された領域の構成の、図２０とは異なる例を詳細に示す斜視図である。
【図２２】本発明の実施の形態５における半導体装置のうち、ｎ型不純物領域とｐ型不純物領域とが接合された領域の構成の一例を詳細に示す斜視図である。
【図２３】図２２の構成を概略的に示す、部分的な平面図である。
【図２４】図２２のうち下部の層の構成を概略的に示す、部分的な平面図である。
【図２５】互いに異なる材質からなる活性領域と電源電位用不純物領域とが接合された態様を示す概略平面図である。
【図２６】同一の材質からなる活性領域と電源電位用不純物領域とが接合された態様を示す概略平面図である。
【図２７】図２３の比較例としての、部分的な平面図である。
【図２８】図２４の比較例としての、部分的な平面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、半導体装置ＳＤＶ（たとえば半導体チップ）は、その表面に、スタンダードセル領域ＣＥＬＲと、そのスタンダードセル領域ＣＥＬＲの周囲に配置されたＩ／Ｏ（Input/Output）セル領域Ｉ／Ｏと、外部との入出力に用いられるパッド（図示せず）とを主に有する。
【００１７】
スタンダードセル領域ＣＥＬＲは、図中、Ｘ方向と、このＸ方向に直交するＹ方向に沿ったマトリックス状（行列状）に配置された複数のスタンダードセルＣＥＬを有する。複数のスタンダードセルＣＥＬの各々は、Ｘ方向に沿って延びかつ互いに正対している外縁と、Ｙ方向に沿って延びかつ互いに正対している外縁とにより囲まれている。スタンダードセルとは、半導体装置において所望の機能を構成するように自動配置手法によって配置される基本論理構成用のセルである。スタンダードセルライブラリを使用したＳＯＣ（System On Chip）では、このスタンダードセル領域ＣＥＬＲ内に、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＦＩＦＯ（First-In First-Out）、ＳＣＳＩ（Small Computer System Interface）、ＳＯＧ（Sea Of Gate）などが形成されている。
【００１８】
図２を参照して、スタンダードセルＣＥＬ内に形成される機能素子の回路は、たとえばフリップフロップである。このフリップフロップは、データ入力端子ＤＴと、出力端子ＱＢと、クロック端子ＣＫと、電源端子ＶＤＤ、ＶＳＳと、ｐＭＩＳ（Metal Insulator Semiconductor）トランジスタＰＴと、ｎＭＩＳトランジスタＮＴとを有する。なお図中において、複数の配線ＴＣは互いに電気的に接続されている。また複数の配線ＴＴは互いに電気的に接続されている。
【００１９】
図３を参照して、本実施の形態の半導体装置は、スタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌを有する。スタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌは、複数の段に分かれて配列されており、各段において図中のＸ方向に沿って配列されている。
【００２０】
スタンダードセルＣｉｖ、Ｃｎｄ、およびＣｎｒのそれぞれは、インバータ、２ＮＡＮＤ、２ＮＯＲの機能を実現するためのものである。２ＮＡＮＤは２つの入力系統を有するＮＡＮＤであり、２ＮＯＲは２つの入力系統を有するＮＯＲである。またスタンダードセルＣｆｌは、フィラーセル（隙間セル）である。
【００２１】
図４〜図６を参照して、これらの図においては図３と同様に各スタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌが配列されており、各スタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌの平面領域は一点鎖線で区切られている。また上記のように、図７においては図４〜図６のＶＩＩ−ＶＩＩ線に沿う部分における概略断面図が示される。
【００２２】
図４には図７における比較的下部の層、すなわち半導体基板ＳＢと、半導体基板ＳＢの主表面上に形成されるｎ型活性領域Ａｎやｐ型活性領域Ａｐ（機能素子用不純物領域）、コンタクト部ＣＴ、コンタクト部ＳＣＴ、そして図７において図示されないゲート配線ＧＷ（ゲート電極）が平面視において示される。なおここで主表面とは、半導体基板ＳＢの表面のうちもっとも面積の大きい主要な面をいう。
【００２３】
また図５には図７における中間の層、すなわち第１金属配線Ｍ１、コンタクト部ＣＴ、ＳＣＴなどが平面視において示される。第１金属配線Ｍ１は、トランジスタなどの接続配線と電源配線（ＶＤＤ配線、ＶＳＳ配線）ＶＤＤ、ＶＳＳとを有している。さらに図６には図７における比較的上部の層、すなわち第２金属配線Ｍ２、ビアＶ１などが平面視において示される。また図５、図６の各図において、平面視において直下に配置されるコンタクト部ＣＴや第１金属配線Ｍ１などが点線で示される。
【００２４】
図４および図７を参照して、各スタンダードセルＣｉｖ、Ｃｎｄ、Ｃｎｒ、Ｃｆｌにおいて、半導体基板ＳＢ内にはｎ型ウェル領域Ｗｎとｐ型ウェル領域Ｗｐとが形成されている。ｎ型ウェル領域Ｗｎとｐ型ウェル領域Ｗｐとの各々は半導体基板ＳＢの主表面において図４のＸ方向に延びるように帯状に延在し、かつ図４のＹ方向にｎ型ウェル領域Ｗｎとｐ型ウェル領域Ｗｐとが交互に配置されている。これにより、各スタンダードセルの平面領域はＹ方向においてｎ型ウェル領域Ｗｎとｐ型ウェル領域Ｗｐとに分けられている。またＹ方向に隣接するスタンダードセル同士は、ｎ型ウェル領域Ｗｎおよびｐ型ウェル領域Ｗｐのいずれかを共有している。
【００２５】
なお、図４において、ｎ型ウェル領域Ｗｎおよびｐ型ウェル領域Ｗｐが形成されていない箇所には溝内に分離絶縁膜が埋め込まれたＳＴＩ領域ＲＥが形成されている。図７のように、このＳＴＩ領域ＲＥの溝は、ｎ型活性領域Ａｎやｐ型活性領域Ａｐよりも深く、ｎ型ウェル領域Ｗｎおよびｐ型ウェル領域Ｗｐよりも浅い。
【００２６】
ｎ型ウェル領域Ｗｎ内の半導体基板ＳＢの主表面には、機能素子として複数のｐＭＩＳトランジスタと、ｎ型電源電位用不純物領域Ａｎとが形成されている。ｐＭＩＳトランジスタの各々は、１対のｐ型ソース／ドレイン領域Ａｐと、ゲート絶縁層（図示せず）と、ゲート配線ＧＷとを有している。１対のｐ型ソース／ドレイン領域Ａｐは、半導体基板ＳＢの主表面に互いに間隔をおいて配置されている。ゲート配線ＧＷは、１対のｐ型ソース／ドレイン領域Ａｐに挟まれる領域上にゲート絶縁層を介在して形成されている。
【００２７】
複数のゲート配線ＧＷの各々は、互いに等間隔でＹ方向に直線状に延びるように形成されている。ｎ型電源電位用不純物領域Ａｎは、各スタンダードセルのＹ方向に向かい合う対辺の一辺（外縁ＯＴｎ）に沿ってＸ方向に延在するように半導体基板ＳＢの主表面に形成されている。Ｘ方向に延在するｎ型電源電位用不純物領域Ａｎは、Ｘ方向に並んだ複数のスタンダードセル内を連続的に延びており、かつＹ方向に隣接するスタンダードセル間で共有されている。
【００２８】
同様に、ｐ型ウェル領域Ｗｐ内の半導体基板ＳＢの主表面には、機能素子として複数のｎＭＩＳトランジスタと、ｐ型電源電位用不純物領域Ａｐとが形成されている。ｎＭＩＳトランジスタの各々は、１対のｎ型ソース／ドレイン領域Ａｎと、ゲート絶縁層（図示せず）と、ゲート配線ＧＷとを有している。１対のｎ型ソース／ドレイン領域Ａｎは、半導体基板ＳＢの主表面に互いに間隔をおいて配置されている。ゲート配線ＧＷは、１対のｎ型ソース／ドレイン領域Ａｎに挟まれる領域上にゲート絶縁層を介在して形成されている。
【００２９】
複数のゲート配線ＧＷの各々は、互いに等間隔でＹ方向に直線状に延びるように形成されている。ｐ型電源電位用不純物領域Ａｐは、各スタンダードセルのＹ方向に向かい合う対辺の一辺（外縁ＯＴｐ）に沿ってＸ方向に延在するように半導体基板ＳＢの主表面に形成されている。Ｘ方向に延在するｐ型電源電位用不純物領域Ａｐは、Ｘ方向に並んだ複数のスタンダードセル内を連続的に延びており、かつＹ方向に隣接するスタンダードセル間で共有されている。
【００３０】
なお以上に述べた第１の外縁ＯＴｎや第２の外縁ＯＴｐはそれぞれ、直線状に延在する電源電位用不純物領域Ａｎ、Ａｐの、平面視における中心線である。
【００３１】
またゲート配線ＧＷは、多結晶シリコンからなっていてもよく、またはチタンおよび銅の少なくともいずれかを含む金属材料からなっていてもよい。またゲート絶縁層は、シリコン酸化膜、またはＨｉｇｈ−ｋの誘導体材料よりなっていてもよい。
【００３２】
ＭＩＳトランジスタ、電源電位用不純物領域Ａｎ、Ａｐなどを覆うように半導体基板ＳＢの主表面上に絶縁層ＩＩ１が形成されている。この絶縁層ＩＩ１は、たとえばシリコン酸化膜よりなり、たとえばＣＶＤ（Chemical Vapor Deposition）法により形成される。この絶縁層ＩＩ１には、半導体基板ＳＢの主表面に達する複数のコンタクトホール（貫通孔）ＣＴＨ、ＳＣＴＨが形成されている。複数のコンタクトホールＣＴＨは、ソース／ドレイン領域Ａｎ、Ａｐの表面に達するコンタクトホールＣＴＨと、ゲート配線ＧＷの表面に達するコンタクトホールＣＴＨとを有している。複数のコンタクトホールＳＣＴＨは、ｎ型電源電位用不純物領域Ａｎとｐ型ソース／ドレイン領域Ａｐとの双方の表面にまたがって達するコンタクトホールＳＣＴＨと、ｐ型電源電位用不純物領域Ａｐとｎ型ソース／ドレイン領域Ａｎとの双方の表面にまたがって達するコンタクトホールＳＣＴＨとを有している。
【００３３】
複数のコンタクトホールＣＴＨ、ＳＣＴＨの各々の内部は、たとえば金属からなるコンタクト層ＰＣＬ（コンタクト用導電層）により充填されている。コンタクトホールＣＴＨ内のコンタクト層ＰＣＬは、ソース／ドレイン領域Ａｎ、Ａｐまたはゲート配線ＧＷと接してコンタクト部ＣＴを構成している。またｎ型電源電位用不純物領域Ａｎとｐ型ソース／ドレイン領域Ａｐとの表面にまたがって達するコンタクトホールＳＣＴＨ内のコンタクト層ＰＣＬは、ｎ型電源電位用不純物領域Ａｎとｐ型ソース／ドレイン領域Ａｐとの双方に接してコンタクト部ＳＣＴを構成している。これにより、ｎ型電源電位用不純物領域Ａｎとｐ型ソース／ドレイン領域Ａｐとはコンタクト層ＰＣＬを通じて電気的に接続されている。また、ｐ型電源電位用不純物領域Ａｐとｎ型ソース／ドレイン領域Ａｎとの表面にまたがって達するコンタクトホールＳＣＴＨ内のコンタクト層ＰＣＬは、ｐ型電源電位用不純物領域Ａｐとｎ型ソース／ドレイン領域Ａｎとの双方に接してコンタクト部ＳＣＴを構成している。これにより、ｐ型電源電位用不純物領域Ａｐとｎ型ソース／ドレイン領域Ａｎとはコンタクト層ＰＣＬを通じて電気的に接続されている。
【００３４】
なお、本実施の形態においては、コンタクト部ＳＣＴの直下においてｎ型電源電位用不純物領域Ａｎとｐ型ソース／ドレイン領域Ａｐとが直接接続されており、またｐ型電源電位用不純物領域Ａｐとｎ型ソース／ドレイン領域Ａｎとが直接接続されている。
【００３５】
以上に述べた、ｎ型ソース／ドレイン領域Ａｎの材質はＳｉＣであり、ｐ型ソース／ドレイン領域Ａｐの材質はＳｉＧｅであることが好ましい。これらの材質を用いれば、当該各活性領域における電流駆動能力が向上される。
【００３６】
また、ｎ型電源電位用不純物領域Ａｎやｐ型電源電位用不純物領域Ａｐの材質はたとえばＳｉからなることが好ましい。このようにすれば、直線状に延びるこれらの電源電位用不純物領域の機能が安定する。
【００３７】
図５および図７を参照して、絶縁層ＩＩ１上には、複数の第１金属配線Ｍ１が形成されている。複数の第１金属配線Ｍ１の各々は、平面視においてゲート配線ＧＷと交差する方向（具体的には直交する方向（Ｘ方向））に延在している。複数の第１金属配線Ｍ１は、電源電位用第１配線Ｍ１と、接続用第１配線Ｍ１とを有している。電源電位用第１配線Ｍ１は、ＶＤＤ電位を印加されるＶＤＤ配線Ｍ１と、ＶＳＳ電位を印加されるＶＳＳ配線Ｍ１とを有している。
【００３８】
ＶＤＤ配線Ｍ１は、平面視においてｎ型電源電位用不純物領域Ａｎの真上に延在しており、これにより外縁ＯＴｎに沿ってＸ方向に延在している。またＶＤＤ配線Ｍ１は、Ｘ方向に並んだ複数のスタンダードセル内を連続的に延びており、かつＹ方向に隣接するスタンダードセル間で共有されている。ＶＤＤ配線Ｍ１は、コンタクトホールＣＴＨおよびＳＣＴＨを通じてｎ型電源電位用不純物領域Ａｎとｐ型ソース／ドレイン領域Ａｐとの双方に電気的に接続されている。
【００３９】
ＶＳＳ配線Ｍ１は、平面視においてｐ型電源電位用不純物領域Ａｐの真上に延在しており、これにより外縁ＯＴｐに沿ってＸ方向に延在している。またＶＳＳ配線Ｍ１は、Ｘ方向に並んだ複数のスタンダードセル内を連続的に延びており、かつＹ方向に隣接するスタンダードセル間で共有されている。ＶＳＳ配線Ｍ１は、コンタクトホールＣＴＨおよびＳＣＴＨを通じてｐ型電源電位用不純物領域Ａｐとｎ型ソース／ドレイン領域Ａｎとの双方に電気的に接続されている。
【００４０】
また、複数の接続用第１配線Ｍ１の各々は、コンタクトホールＣＴＨを通じて、ソース／ドレイン領域Ａｎ、Ａｐまたはゲート配線ＧＷに電気的に接続されている。
【００４１】
図６および図７を参照して、複数の第１金属配線Ｍ１上を覆うように絶縁層ＩＩ１上に絶縁層ＩＩ２が形成されている。この絶縁層ＩＩ２には、第１金属配線Ｍ１に達するビアホールＶ１が複数個形成されている。複数のビアホールＶ１の各々には導電層が充填されている。
【００４２】
絶縁層ＩＩ２上には、複数の第２金属配線Ｍ２が形成されている。複数の第２金属配線Ｍ２の各々は、平面視においてゲート配線ＧＷと同じ方向（Ｙ方向）に延在している。複数の第２金属配線Ｍ２の各々は、ビアホールＶ１を通じて第１金属配線Ｍ１と電気的に接続されている。
【００４３】
ところでコンタクト部ＣＴやコンタクト部ＳＣＴは、平面視において、電源電位用不純物領域や機能素子用不純物領域の形成領域からはみ出さずに、その形成領域内に位置していることが好ましい。具体的には、たとえば図８に示すようにｎ型活性領域Ａｎとｐ型電源電位用不純物領域Ａｐとの接合部ＢＤに接するコンタクト部ＳＣＴは、ｎ型活性領域Ａｎとｐ型電源電位用不純物領域Ａｐとの内部に収まるように配置されることが好ましい。つまりコンタクト部ＳＣＴを形成するためのコンタクトホールＳＣＴＨが、平面視においてｎ型活性領域Ａｎとｐ型電源電位用不純物領域Ａｐとの内部に収まるように形成されることが好ましい。
【００４４】
この場合、コンタクト部ＳＣＴの、図８における横方向の幅Ｗ１は、接合部ＢＤの近傍におけるｎ型領域Ａｎやｐ型領域Ａｐの幅Ｗ２よりも小さいことが好ましい。このように幅Ｗ１が幅Ｗ２より小さくした場合、特にコンタクトずれが起きたとしても活性領域内にコンタクト部ＳＣＴが収まるようにした場合は、コンタクトホールＳＣＴＨ形成時にＳＴＩ領域ＲＥが削られることを抑制することができる。このため、コンタクト部ＳＣＴと活性領域下のウェル領域との間にリーク電流が流れることを抑制することができる。
【００４５】
しかし変形例として、たとえば図９のように、コンタクト部ＳＣＴの、図９における横方向の幅Ｗ１が、接合部ＢＤの近傍におけるｎ型領域Ａｎやｐ型領域Ａｐの幅Ｗ２よりも大きくてもよい。また図９においては、コンタクト部ＳＣＴの、図９における縦方向の幅Ｌ１が、接合部ＢＤの近傍におけるｎ型領域Ａｎとｐ型領域Ａｐとの幅の和Ｌ２よりも小さくなっている。しかしたとえば図１０のように、コンタクト部ＳＣＴの、図９における横方向の幅Ｗ１が、接合部ＢＤの近傍におけるｎ型領域Ａｎやｐ型領域Ａｐの幅Ｗ２よりも大きく、かつ図１０における縦方向の幅Ｌ１が、接合部ＢＤの近傍におけるｎ型領域Ａｎとｐ型領域Ａｐとの幅の和Ｌ２よりも大きくてもよい。
【００４６】
半導体素子の微細化や高速動作化が進んでくると、コンタクトホールＳＣＴＨを微細に作成することが困難となり、平面視においてＳＴＩ領域ＲＥとオーバーラップしないように活性領域Ａｎ、Ａｐ上に小さいコンタクトホールＳＣＴＨを形成することが困難となる。このため図９や図１０のように活性領域Ａｎ、Ａｐからはみ出したコンタクト部ＳＣＴを設けることになる。しかしＳＴＩ領域ＲＥとオーバーラップしたコンタクト部ＳＣＴを設けた場合、ＳＴＩ領域ＲＥがコンタクトホールＳＣＴＨ形成時に削られてしまい、ウェル領域とコンタクト部ＳＣＴとの間にて接合リーク（接合部におけるリーク電流）が発生する問題がある。
【００４７】
そこで、図９や図１０のようなコンタクト部ＳＣＴを設ける場合には、少なくともコンタクト部ＳＣＴが設けられる付近の活性領域（電源電位用不純物領域Ａｎ、Ａｐやｎ型ソース／ドレイン領域Ａｎやｐ型ソース／ドレイン領域Ａｐ）が、機能素子が形成される半導体基板ＳＢの主表面であるＳｉの表面よりも盛り上がっているような形態であることが好ましい。そのためには、電源電位用不純物領域Ａｎやｎ型ソース／ドレイン領域ＡｎがＳｉＣで形成されており、電源電位用不純物領域Ａｐやｐ型ソース／ドレイン領域ＡｐがＳｉＧｅで形成されていることが好ましい。
【００４８】
このようにすれば、コンタクトホールＳＣＴＨの深さを浅くすることができ、ＳＴＩ領域ＲＥにオーバーラップしたとしても、コンタクトホールＳＣＴＨ形成時にＳＴＩ領域ＲＥが削られることを抑制することができる。このため、上述したような接合リークの発生を抑制することができる。
【００４９】
図４〜図７に示す回路の、特にｎ型ウェル領域Ｗｎ内のｎ型領域Ａｎ（ｎ型の電源電位用不純物領域）とｐ型領域Ａｐ（ソース／ドレイン領域などの活性領域としての、ｐ型の機能素子用不純物領域）とが接続された部分における概略斜視図が図１１に示される。図１１および図４、図５を参照して、直線状のｎ型の電源電位用不純物領域Ａｎと、ｐ型の機能素子用不純物領域Ａｐとは、接合部ＢＤにおいて互いに接合される。
【００５０】
図１１においては上記電源電位用不純物領域Ａｎと機能素子用不純物領域Ａｐとを電気的に接続するコンタクト層ＰＣＬが配置される。このコンタクト層ＰＣＬの最下部は電源電位用不純物領域Ａｎと機能素子用不純物領域Ａｐとの両方に接するコンタクト部ＳＣＴとなっている。
【００５１】
またコンタクト部ＳＣＴを有するコンタクト層ＰＣＬの最上部には、ＶＤＤが印加される電源配線Ｍ１が接続されている。この電源配線Ｍ１は、最下部がコンタクト部ＣＴであるコンタクト層ＰＣＬにより、電源電位用不純物領域Ａｎと電気的に接続される。またＶＳＳが印加される電源配線Ｍ１も、ＶＤＤが印加される電源配線と同様、電源電位用不純物領域Ａｐおよび機能素子用不純物領域Ａｎと電気的に接続されている。
【００５２】
なお図１１においては絶縁層ＩＩ１、ＩＩ２や半導体基板ＳＢ、およびビアＶ１や配線Ｍ２については図示が省略されている。
【００５３】
次に、本実施の形態の半導体装置ＳＤＶの作用効果について、主に図１１および図１２を参照して説明する。
【００５４】
本実施の形態の半導体装置ＳＤＶにおいては、たとえば図１１に示すように機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとが接合部ＢＤにおいて互いに接続される。なお比較用の図１２は、図１１に対して、コンタクト部ＳＣＴを有するコンタクト層ＰＣＬが形成されていない点についてのみ異なっている。
【００５５】
たとえば図１２のように、機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとの両方と接触するコンタクト部ＳＣＴを有するコンタクト層ＰＣＬが形成されない場合、電源電位用不純物領域Ａｎに電源端子ＶＤＤの電位を印加すると、接合部ＢＤの近傍において空乏層が発生することがある。これはｐ型の機能素子用不純物領域Ａｐとｎ型の電源電位用不純物領域Ａｎとが接合部ＢＤにて接合され、ｐｎ接合が形成されているためである。
【００５６】
空乏層が形成されると、接合部ＢＤにおいて機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとが断線する可能性がある。そこで図１１のように機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとの両方と電気的に接続するための、コンタクト部ＳＣＴを有するコンタクト層ＰＣＬが配置される。これにより、たとえ機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとの間に空乏層が大きく生じても、当該コンタクト層ＰＣＬにより機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとの導通が確保される。したがって、ゲート配線ＧＷや第１金属配線Ｍ１、第２金属配線Ｍ２の一次元レイアウトを保ったまま、当該半導体装置ＳＤＶが不具合なく小型化および高集積化される。
【００５７】
さらに、たとえば図１１に示すようにコンタクト部ＳＣＴを有するコンタクト層ＰＣＬの最上部に接するように電源配線（第１金属配線）Ｍ１が形成されていれば、たとえ接合部ＢＤに空乏層が大きく生じたとしても、電源配線Ｍ１と、コンタクト部ＳＣＴを有するコンタクト層ＰＣＬとの接続により（たとえば電源配線Ｍ１が電源電位用不純物領域Ａｎと機能素子用不純物領域Ａｐとの両方と電気的に接続されていれば）、電源電位用不純物領域Ａｎと機能素子用不純物領域Ａｐとの電気的な接続を確保することができる。したがって、電源電位用不純物領域Ａｎと機能素子用不純物領域Ａｐとの電気的な接続をより確実にすることができる。
【００５８】
特にｎ型ソース／ドレイン領域Ａｎの材質をＳｉＣとし、ｐ型ソース／ドレイン領域Ａｐの材質をＳｉＧｅとし、ｎ型電源電位用不純物領域Ａｎやｐ型電源電位用不純物領域Ａｐの材質をＳｉとした場合、接合部ＢＤがＳｉＣとＳｉとの境界や、ＳｉＧｅとＳｉとの境界となる。ＳｉＣとＳｉとは結晶構造等が異なるため、これらが接合された接合部ＢＤにおいて電気的な絶縁が起こりやすい。これはＳｉＣとＳｉとの間に導通をスムーズにするための低抵抗のシリサイド層を形成することが困難となるためである。このことは、ＳｉＧｅとＳｉとにおいても同様である。
【００５９】
したがって、図１１のようにコンタクト層ＰＣＬが形成されることにより、電源電位用不純物領域Ａｎと機能素子用不純物領域Ａｐとの電気的な接続を確実にすることは特に有効である。
【００６０】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、コンタクト層ＰＣＬにより接続される不純物領域の構成において異なっている。以下、本実施の形態の構成について説明する。
【００６１】
図１３は、本実施の形態のスタンダードセルにおける、図７の断面図と同一の箇所の断面図を示している。図１４は、本実施の形態のスタンダードセルにおける、図１１の斜視図と同一の箇所の斜視図を示している。
【００６２】
図１３および図１４を参照して、図１３は図７に対して、コンタクト部ＳＣＴ（コンタクト領域）の真下において、ｐ型活性領域Ａｐと電源電位用不純物領域Ａｎとが互いに接続されておらず、両者は互いに離れている点において異なっている。図１４が図１１に対して異なる点についても、上記の図１３が図７に対して異なる点と同様である。また図示されないが、ｐ型ウェル領域Ｗｐに形成されるｎ型活性領域Ａｎおよび電源電位用不純物領域Ａｐについても同様であり、ｎ型活性領域Ａｎと電源電位用不純物領域Ａｐとが互いに接続されておらず、両者は互いに離れている。
【００６３】
つまり本実施の形態においては、機能素子用不純物領域と電源電位用不純物領域との間に接合部ＢＤが形成されていない。しかし本実施の形態においても、図１３および図１４に示すように、コンタクト部ＳＣＴは、互いに離れたｐ型活性領域Ａｐと電源電位用不純物領域Ａｎとの両方と接触している。つまりコンタクト部ＳＣＴを有するコンタクト層ＰＣＬにより、ｐ型活性領域Ａｐと電源電位用不純物領域Ａｎとが互いに電気的に接続されている。
【００６４】
この場合も上述した接合リークが発生する問題を避けるために、少なくともコンタクト部ＳＣＴが設けられる付近の活性領域（電源電位用不純物領域Ａｎ、Ａｐやｎ型ソース／ドレイン領域Ａｎやｐ型ソース／ドレイン領域Ａｐ）が、機能素子が形成される半導体基板ＳＢの主表面であるＳｉの表面よりも盛り上がっているような形態であることが好ましい。そのためには、電源電位用不純物領域Ａｎやｎ型ソース／ドレイン領域ＡｎがＳｉＣで形成されており、電源電位用不純物領域Ａｐやｐ型ソース／ドレイン領域ＡｐがＳｉＧｅで形成されていることが好ましい。
【００６５】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図１３〜図１４において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００６６】
このように、コンタクト部ＳＣＴを有するコンタクト層ＰＣＬにより互いに電気的に接続される、機能素子用不純物領域と電源電位用不純物領域とは、互いに接続されていなくてもよい。この場合においても、当該コンタクト層ＰＣＬや、コンタクト層ＰＣＬの真上において接するように配置される電源配線Ｍ１により、機能素子用不純物領域と電源電位用不純物領域との導通が保たれる。
【００６７】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００６８】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、コンタクト層ＰＣＬや電源端子ＶＤＤの構成において異なっている。以下、本実施の形態の構成について説明する。
【００６９】
図１５および図１６は、本実施の形態のスタンダードセルにおける、図１１の斜視図と同一の箇所の斜視図を示している。
【００７０】
図１５を参照して、図１５は図１１に対して、ＶＤＤが印加される電源配線Ｍ１が、コンタクト部ＳＣＴを有するコンタクト層ＰＣＬの最上部と接続されていない点において異なっている。つまり電源配線Ｍ１と、コンタクト部ＳＣＴを有するコンタクト層ＰＣＬとが平面視において互いに離れている。
【００７１】
また電源配線Ｍ１とコンタクト層ＰＣＬとが接続されていないため、電源配線Ｍ１は、電源電位用不純物領域上に延在する方向にのみ延びており、図１１に示すような（コンタクト部ＳＣＴを有するコンタクト層ＰＣＬと接続するための）枝分かれした領域が存在しない。
【００７２】
しかし図１５は上記の点以外は、実施の形態１の図１１と同様である。つまり機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとが接合部ＢＤにおいて互いに接続される。そして上記電源電位用不純物領域Ａｎと機能素子用不純物領域Ａｐとを電気的に接続するコンタクト層ＰＣＬが配置される。つまりこのコンタクト層ＰＣＬの最下部は電源電位用不純物領域Ａｎと機能素子用不純物領域Ａｐとの両方に接するコンタクト部ＳＣＴとなっている。
【００７３】
このため、電源配線Ｍ１によっては機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとが電気的に接続されないが、コンタクト部ＳＣＴにより機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとが互いに電気的に接続される。したがって、実施の形態１や実施の形態２と同様に、機能素子用不純物領域と電源電位用不純物領域との導通が保たれる。
【００７４】
また他の例としては、図１６に示す構成は図１１の構成に対して、機能素子用不純物領域Ａｐと電源電位用不純物領域Ａｎとが半導体基板ＳＢの主表面において互いに接続されておらず、両者は互いに離れている点において異なっている。また図１６に示す構成は図１１の構成に対して、コンタクト部ＳＣＴが、ｐ型活性領域Ａｐと接触しているが、電源電位用不純物領域Ａｎと接触していない点において異なっている。つまり図１６のコンタクト部ＳＣＴにおいては、ｐ型活性領域Ａｐと電源電位用不純物領域Ａｎとが互いに電気的に接続されていない。
【００７５】
以上の各点において、図１６は図１１と異なっている。すなわち図１６の構造においては、電源配線Ｍ１のみ、コンタクト部ＳＣＴを有するコンタクト層ＰＣＬと電気的に接続されている。このような構成であっても、電源配線Ｍ１と当該コンタクト層ＰＣＬとが接続されている限り、ｎ型領域Ａｎとｐ型領域Ａｐとの導通は確保される。
【００７６】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００７７】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、不純物領域同士を接続するコンタクト層ＰＣＬの構成において異なっている。以下、本実施の形態の構成について説明する。
【００７８】
図１７は、本実施の形態のスタンダードセルにおける、図４の平面図と同様の平面図を示している。図１８は、本実施の形態のスタンダードセルにおける、図５の平面図と同様の平面図を示している。図１９は、本実施の形態のスタンダードセルにおける、図６の平面図と同様の平面図を示している。さらに図２０は、図１７〜図１９に示す本実施の形態のスタンダードセルにおける、図１１の斜視図と同様の斜視図を示している。
【００７９】
図１７〜図２０を参照して、本実施の形態においては、複数のスタンダードセルは、電源電位用不純物領域Ａｎ、Ａｐの延在する方向（Ｘ方向）に交差する方向（Ｙ方向）に関して互いに隣り合って配置された第１および第２のスタンダードセルを含む。そして、第１および第２のスタンダードセルをまたぐように、コンタクト層ＰＣＬが形成される。
【００８０】
具体的には、たとえばＹ方向に関して、電源端子ＶＳＳとしての電源電位用不純物領域Ａｐを挟んで両側に配置される、図１７〜図１９中の左上のスタンダードセルＣｉｖ（第１のスタンダードセル）のｎ型活性領域Ａｎ（機能素子用不純物領域）と、図１７〜図１９中の左下のスタンダードセルＣｉｖ（第２のスタンダードセル）のｎ型活性領域Ａｎとが、コンタクト部ＳＣＴを有するコンタクト層ＰＣＬ（コンタクト導電層）により互いに接続される。つまり当該コンタクト層ＰＣＬにより、第１のスタンダードセルＣｉｖのｎ型活性領域Ａｎと電源電位用不純物領域Ａｐと、第２のスタンダードセルＣｉｖのｎ型活性領域Ａｎとの三者が互いに接続される。
【００８１】
上述した互いに１つのコンタクト層ＰＣＬにより接続される、第１のスタンダードセルＣｉｖのｎ型活性領域Ａｎと電源電位用不純物領域Ａｐ、および第２のスタンダードセルＣｉｖのｎ型活性領域Ａｎと電源電位用不純物領域Ａｐは、いずれも接合部ＢＤにおいて接続される。そして上記３つの領域Ａｎ、Ａｐ、Ａｎと、上記コンタクト層ＰＣＬのコンタクト部ＳＣＴとが接触する。また上記コンタクト層ＰＣＬの最上部において、ＶＳＳが印加される電源配線Ｍ１が当該コンタクト層ＰＣＬと接続される。
【００８２】
このような構成とすることにより、電源端子ＶＳＳとしての電源配線Ｍ１の下に延在する電源電位用不純物領域Ａｐと、その（Ｙ方向に関する）両側のｎ型活性領域Ａｎとが１つのコンタクト層ＰＣＬにより接続される。このため、より簡易化された配線構造により、上記３つの領域Ａｎ、Ａｐ、Ａｎが電気的に接続される。
【００８３】
図２１を参照して、図２１は図２０に対して、ＶＳＳが印加される電源配線Ｍ１が、電源電位用不純物領域Ａｐ上で延在する方向に交差する方向に枝分かれしていない点において異なっている。
【００８４】
この場合においても、電源配線Ｍ１が電源電位用不純物領域Ａｐ上のコンタクト層ＰＣＬ（電源電位用不純物領域Ａｐと平面視において同じ位置）においてコンタクト層ＰＣＬと接続されていれば、電源電位用不純物領域Ａｐとｎ型活性領域Ａｎとがコンタクト層ＰＣＬ（コンタクト部ＳＣＴ）により互いに接続されているため、上記３つの領域Ａｎ、Ａｐ、Ａｎが電気的に接続される。
【００８５】
また図示されないが、本実施の形態においてもたとえば図１６と同様に、コンタクト層ＰＣＬが電源配線Ｍ１と導通されていれば、コンタクト層ＰＣＬ（コンタクト部ＳＣＴ）が上記３つの領域Ａｎ、Ａｐ、Ａｎを互いに接続しない位置に配置されていたとしても、他の領域において上記３つの領域Ａｎ、Ａｐ、Ａｎを電気的に接続することができる。
【００８６】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図１７〜図２１において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８７】
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００８８】
（実施の形態５）
本実施の形態は、実施の形態１と比較して、電源電位用不純物領域やゲート配線ＧＷの構成において異なっている。以下、本実施の形態について説明する。
【００８９】
図２２は、本実施の形態のスタンダードセルにおける、図１１の斜視図と同様の斜視図を示している。また図２３は図２２の平面図である。さらに図２４は、たとえば図４と同様に、図２２や図２３のスタンダードセルにおける比較的下部の層（図２３の電源配線Ｍ１を除く層）の平面図である。
【００９０】
図２２〜図２４を参照して、本実施の形態のスタンダードセルは、たとえば半導体基板ＳＢ（図７参照）のｎ型ウェル領域Ａｎの主表面上に、互いに間隔をおいてＭＩＳトランジスタの１対のｐ型ソース／ドレイン領域Ａｐが形成されている。そして１対のｐ型ソース／ドレイン領域Ａｐ間に挟まれる領域上を延在するように、図２３や図２４において縦方向に延在する、上記ＭＩＳトランジスタのゲート配線ＧＷ（ゲート電極）が形成されている。
【００９１】
ｐ型ソース／ドレイン領域Ａｐの隣りには、ｐ型ソース／ドレイン領域Ａｐと接合部ＢＤにおいて接合される、ｎ型電源電位用不純物領域Ａｎが配置される。接合部ＢＤ付近におけるｎ型電源電位用不純物領域Ａｎの平面視におけるＸ方向の幅とｐ型ソース／ドレイン領域Ａｐの平面視におけるＸ方向の幅とは実質的に同じである。そして電源電位用不純物領域Ａｎの上部、特にゲート配線ＧＷよりも上層には、電源配線（第１金属配線）Ｍ１が配置されている。この電源配線Ｍ１は、ＶＤＤまたはＶＳＳの電位を供給するための配線である。
【００９２】
ここで電源電位用不純物領域Ａｎおよび電源配線Ｍ１の各々は、Ｘ方向に関して延在しておらず、２つに分断されている。
【００９３】
そして分断された、Ｘ方向に延びる２つの電源配線Ｍ１のうち一方（第１の電源配線）と他方（第２の電源配線）とは、コンタクト層ＰＣＬにより、電源配線Ｍ１と同じくＸ方向に沿って延びる接続用導電層ＧＷを通じて互いに電気的に接続される。コンタクト層ＰＣＬにおいて、上記一方および他方の電源配線Ｍ１と、接続用導電層ＧＷとは、平面視において互いに重なり合う。ここでのＸ方向に沿って延びる接続用導電層ＧＷは、上述したＹ方向に沿って延びるゲート配線ＧＷと同一の材料からなるものである。またＸ方向に沿って延びる接続用導電層ＧＷとＹ方向に沿って延びるゲート配線ＧＷとは同一の層から互いに分離して形成されている。
【００９４】
また分断された２つの電源電位用不純物領域Ａｎのうち一方は第１の電源配線Ｍ１と、他方は第２の電源配線Ｍ１と、それぞれコンタクト層ＰＣＬにより電気的に接続されている。
【００９５】
なおここでは第１および第２の電源配線Ｍ１と電源電位用不純物領域Ａｎとは、コンタクト部ＣＴを有するコンタクト層ＰＣＬにより互いに電気的に接続されている。しかし第１および第２の電源配線Ｍ１と電源電位用不純物領域Ａｎとが、実施の形態１に示すようにコンタクト部ＳＣＴを有するコンタクト層ＰＣＬにより互いに電気的に接続されていてもよい。
【００９６】
さらに本実施の形態においては、互いに分断された電源配線Ｍ１の間に、当該電源配線Ｍ１と同じ層から分離して形成された配線層Ｍ１が形成されている。この配線層Ｍ１はＹ方向に沿って延びており、Ｘ方向に沿って延びる第１および第２の電源配線Ｍ１の間に位置するように形成されている。
【００９７】
またここで、ｐ型ソース／ドレイン領域Ａｐおよびｎ型の電源電位用不純物領域Ａｎは、いずれもたとえばＳｉからなるものであることが好ましい。しかし仮にｐ型ソース／ドレイン領域ＡｐとしてＳｉの代わりにＳｉＧｅを用いれば、図２５を参照して、ＳｉＧｅからなるｐ型ソース／ドレイン領域ＳＡｐと、Ｓｉからなる直線状のｎ型電源電位用不純物領域Ａｎとの接合部ＢＤにおいて、断線が起こる可能性が高くなる。これはｐ型ソース／ドレイン領域ＳＡｐとｎ型電源電位用不純物領域Ａｎとの材質が異なれば、両者の主表面上に、コンタクト部ＣＴ、ＳＣＴやコンタクト層ＰＣＬとの導通をスムーズにするための低抵抗のシリサイド層を形成することが困難となるためである。
【００９８】
ｐ型ソース／ドレイン領域ＳＡｐがＳｉＧｅからなる場合、ｐ型ソース／ドレイン領域ＳＡｐにおける電流駆動能力が向上するが、接合部ＢＤにおいて断線が起こると、ｐ型ソース／ドレイン領域ＳＡｐの平面視における形状が変化し、ｐ型ソース／ドレイン領域ＳＡｐの機能が低下する可能性がある。
【００９９】
そこで活性領域と電源電位用不純物領域との材質を同一にするために、たとえば図２６に示すようにｐ型ソース／ドレイン領域ＳＡｐに加えて電源電位用不純物領域ＳＡｎもＳｉＧｅからなる層とした場合、直線状（長尺形状）でありＳｉＧｅからなる電源電位用不純物領域ＳＡｎが断線を起こす可能性がある。
【０１００】
ただし本実施の形態においてはｎ型電源電位用不純物領域がＸ方向に関して分断されており、直線状（長尺形状）とはなっていない。このためｎ型電源電位用不純物領域、ｐ型活性領域ともにＳｉＧｅからなる構成としてもよい。このようにすれば、電流駆動能力が向上され、かつ断線が抑制されたスタンダードセルを提供することができる。なおこの場合、Ｘ方向に延びる接続用導電層ＧＷは、たとえばチタンや銅を含むメタルゲートであることが好ましい。その場合、ゲート配線ＧＷも同様のメタルゲートとなる。
【０１０１】
なお、本実施の形態の構成は、上記以外は実施の形態１の構成とほぼ同じであるため、図２２〜図２８において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１０２】
次に、本実施の形態の半導体装置ＳＤＶの作用効果について、主に図２３〜図２４、および図２７〜図２８を参照して説明する。
【０１０３】
たとえば本実施の形態の比較例としての図２７や、図２７のうち電源配線Ｍ１の図示が省略された図２８に示すように、平面視においてソース／ドレイン領域としてのｐ型ソース／ドレイン領域Ａｐと、ｎ型の電源電位用不純物領域Ａｎとにより三方を囲まれたＳＴＩ領域ＲＥが形成される。当該ＳＴＩ領域ＲＥには絶縁層が埋め込まれるが、ＳＴＩ領域ＲＥが三方をＡｎ、Ａｐで囲まれた構成であれば、ＳＴＩ領域ＲＥに絶縁層ＩＩ１、ＩＩ２を埋め込む処理を行なうことが困難となる。
【０１０４】
このため本実施の形態のように、電源電位用不純物領域ＡｎがＸ方向に関して長尺形状に延在せず分断された構成を用いる。このことにより、図２３や図２４におけるＳＴＩ領域ＲＥはｐ型ソース／ドレイン領域Ａｐにより二方を囲まれる。したがって他の二方はＡｎ、Ａｐで囲まれない構成となるため、図２７や図２８の構成に比べてＳＴＩ領域ＲＥへの絶縁層ＩＩ１などの埋め込みが容易になる。
【０１０５】
このようにＳＴＩ領域ＲＥへの絶縁層ＩＩ１などの埋め込みが容易になる結果、周囲のｐ型ソース／ドレイン領域Ａｐやｎ型電源電位用不純物領域Ａｎの平面視における形状のばらつきを抑制することができる。つまり形成されるＭＩＳトランジスタやスタンダードセルの性能が安定化される。
【０１０６】
また、電源電位用不純物領域ＡｎがＸ方向に延在しないため、電源電位用不純物領域Ａｎ上に形成される電源配線Ｍ１も、Ｘ方向に延在する必要がない。つまり電源配線Ｍ１がＸ方向に関して延在する長さや分断される箇所などの自由度が増す。
【０１０７】
さらに、電源配線Ｍ１が２つ（第１および第２の電源配線）に分断されるため、分断された領域に、Ｙ方向に延びる電源配線Ｍ１を配置することが可能となる。図２３と図２７とを比較すれば、Ｙ方向に延びる電源配線Ｍ１の位置が異なっている。以上より、折れ曲がりを有しない一次元レイアウトにより形成される電源配線Ｍ１のレイアウトの自由度が増す。
【０１０８】
また上記のように、たとえば図２７や図２８のように電源電位用不純物領域Ａｎが長尺形状を有する場合、電源電位用不純物領域ＡｎにＳｉＧｅからなる材料を用いることにより不具合が発生する可能性がある。しかし本実施の形態のように電源電位用不純物領域Ａｎが短く分断されていれば、電源電位用不純物領域ＡｎにＳｉＧｅからなる材料を用いることが可能となる。ここで、仮にｐ型活性領域ＡｐがＳｉＧｅからなる場合には、電流駆動機能が向上するとともに、接合部ＢＤにおける断線が抑制された高性能なスタンダードセルを提供することができる。
【０１０９】
なお以上においては、電源端子ＶＤＤの電位を供給するための電源配線Ｍ１の下に配置された電源電位用不純物領域Ａｎと、ｐ型活性領域Ａｐとからなる領域における構成について説明している。しかし電源端子ＶＳＳ（図４参照）の電位を供給するための電源配線Ｍ１の下に配置された電源電位用不純物領域Ａｐと、ｎ型活性領域Ａｎとからなる領域における構成において、上記と同様の構成を形成してもよい。
【０１１０】
なお、以上に説明した実施の形態を適宜組み合わせて本発明による半導体装置を構成してもよく、その場合、組み合わせた実施の形態に記載の効果を同様に奏することができる。今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１１１】
本発明は、スタンダードセルを有する半導体装置に特に有利に適用され得る。
【符号の説明】
【０１１２】
Ａｎ  ｎ型領域、Ａｐ  ｐ型領域、ＢＤ  接合部、ＣＥＬ  スタンダードセル、ＣＥＬＲ  スタンダードセル領域、ＣＫ  クロック端子、ＣＴ，ＳＣＴ  コンタクト部、ＣＴＨ，ＳＣＴＨ  コンタクトホール、ＤＴ  データ入力端子、ＧＷ  ゲート配線、ＩＩ１，ＩＩ２  絶縁層、Ｉ／Ｏ  Ｉ／Ｏセル領域、Ｍ１  電源配線、Ｍ２  配線、ＮＴ  ｎＭＩＳトランジスタ、ＯＴｎ  第１の外縁、ＯＴｐ  第２の外縁、ＰＣＬ  コンタクト層、ＰＴ  ｐＭＩＳトランジスタ、ＱＢ  出力端子、ＲＥ  ＳＴＩ領域、ＳＡｎ  電源電位用不純物領域、ＳＡｐ  ｐ型ソース／ドレイン領域、ＳＢ  半導体基板、ＳＤＶ  半導体装置、ＴＣ，ＴＴ  配線、Ｖ１  ビア、ＶＤＤ，ＶＳＳ  電源端子、Ｗｎ  ｎ型ウェル領域、Ｗｐ  ｐ型ウェル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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