(57)【要約】【課題】外部から供給される電源電圧の電圧レベルに対応する電圧レベルを有する内部電圧を生成することができる半導体装置を提供すること。【解決手段】外部から提供される電源電圧（ＶＤＤ）の電圧レベルを検出する電圧レベル検出部（３１）と、該電圧レベル検出部の検出結果（ＶＤＤ＿ＤＥＴ＿Ｏ）に対応する電圧レベルの内部電圧（ＶＲＥＦｉ）を生成する内部電圧生成部（基準電圧生成部３５、レベルシフト部３２、選択部３３、電圧駆動部３４）とを備える。【選択図】図３
2011003175.tif 000002
【特許請求の範囲】
【請求項１】
外部から提供される電源電圧の電圧レベルを検出する電圧レベル検出部と、
該電圧レベル検出部の検出結果に対応する電圧レベルの内部電圧を生成する内部電圧生成部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記内部電圧生成部が、
前記電源電圧を用いて前記内部電圧を生成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記内部電圧が、前記電源電圧の電圧上昇に対応して上昇することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記内部電圧生成部が、
初期化信号により制御され、前記初期化信号の活性化区間では前記電圧レベル検出部の検出結果に関係なく、所定の電圧レベルの内部電圧を生成することを特徴とする請求項１に記載の半導体装置。
【請求項５】
外部から提供される電源電圧を駆動電源として用い、第１の基準電圧を入力として、互いに異なる電圧レベルを有する複数の第２の基準電圧を出力するレベルシフト部と、
前記電源電圧の電圧レベルを検出する電圧レベル検出部と、
複数の前記第２の基準電圧のうち、前記電圧レベル検出部の検出結果に対応して選択された第２の基準電圧を出力する選択部と、
該選択部から出力される第２の基準電圧に対応する電圧レベルの内部電圧で内部電圧端を駆動する電圧駆動部と、
を備えることを特徴とする半導体装置。
【請求項６】
前記第１の基準電圧を生成する基準電圧生成部をさらに備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記基準電圧生成部が、バンドギャップレファレンス回路を備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第２の基準電圧の各々が、
前記電源電圧のレベルの上昇に対応して上昇し、前記電源電圧が目標の電圧レベルに到達した後は、一定の電圧レベルを維持することを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記レベルシフト部が、
前記第１の基準電圧とフィードバック電圧とを比較する比較部と、
該比較部から出力される信号に応じて、前記電源電圧を分配した電圧である複数の前記第２の基準電圧を出力する電圧出力部と、
該電圧出力部から出力される電圧に対応する電圧レベルを有する前記フィードバック電圧を出力するフィードバック部と、
を備えることを特徴とする請求項５に記載の半導体装置。
【請求項１０】
前記電圧出力部が、
電源電圧端と第１のノードとの間に接続されて、前記比較部から出力される信号により制御されるトランジスタと、
前記第１のノードと接地電圧端との間に接続された複数の電圧降下素子と、を備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記電圧レベル検出部が、
基準電圧及び前記電源電圧の電圧レベルを比較して電圧検出信号を出力する比較部と、
電圧検出モード信号に応じて、前記電圧検出信号をラッチするラッチ部と、
を備えることを特徴とする請求項５に記載の半導体装置。
【請求項１２】
前記選択部が、
複数の前記第２の基準電圧のうち、前記電圧レベル検出部の検出結果に応じて選択された第２の基準電圧を出力するスイチング部を備えることを特徴とする請求項５に記載の半導体装置。
【請求項１３】
前記電圧駆動部が、
前記選択部から出力される前記第２の基準電圧を入力とする単位利得バッファを備えることを特徴とする請求項５に記載の半導体装置。
【請求項１４】
前記電圧駆動部が、
前記内部電圧端の電圧と前記選択部から出力される前記第２の基準電圧とを比較する比較部と、
該比較部から出力される信号に応じて、前記内部電圧端を駆動する駆動部と、
を備えることを特徴とする請求項５に記載の半導体装置。
【請求項１５】
外部から提供される電源電圧を用いて、互いに異なる電圧レベルを有する複数の内部電圧を生成する内部電圧生成部と、
前記電源電圧の電圧レベルを検出する電圧レベル検出部と、
複数の前記内部電圧のうち、前記電圧レベル検出部の検出結果に対応して選択された内部電圧を出力する選択部と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、外部から供給される電源電圧を用いて内部電圧を生成する半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体装置は消費電力の減少及び効率的な電源の利用のために、外部から印加される電源電圧を用いて複数の内部電圧を生成する内部電圧生成回路を備えている。
【０００３】
内部電圧生成回路で生成される複数の内部電圧は、電源が安定していないときに電源電圧のレベルが上昇すると、それに対応して上昇する。このとき、複数の内部電圧は、電源電圧が目標の電圧レベルに到達した後は、一定の電圧レベルを維持し、電源電圧が目標の電圧レベル以上に上昇しても複数の内部電圧は一定の電圧レベルを維持する。参考までに、半導体装置は電源電圧が目標の電圧レベルに到達して複数の内部電圧が安定化したときに初期化動作及び内部動作を行う。
【０００４】
一方、半導体装置の性能を向上させるために、半導体装置に供給される電源電圧のレベルを目標の電圧レベルより上昇させる場合がある。このようなオーバークロッキング（ｏｖｅｒ  ｃｌｏｃｋｉｎｇ）動作のために電源電圧のレベルを上昇させると、電源電圧を用いる内部回路の性能が向上する。しかし、半導体装置の内部電圧生成回路で生成される複数の内部電圧は、電源電圧が上昇しても各々一定の電圧レベルを維持する。したがって、内部電圧を動作電源として用いる内部回路は、電源電圧の上昇効果を通じて性能を向上させることができなくなるという問題が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記のような従来技術の問題点を解決するために提案されたものであって、その目的は、外部から供給される電源電圧の電圧レベルに対応する電圧レベルを有する内部電圧を生成することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
そこで、上記の目的を達成するための本発明による半導体装置は、外部から提供される電源電圧の電圧レベルを検出する電圧レベル検出部と、該電圧レベル検出部の検出結果に対応する電圧レベルの内部電圧を生成する内部電圧生成部とを備えることを特徴とする。
【０００７】
また、上記の目的を達成するための本発明による半導体装置は、外部から提供される電源電圧を駆動電源として用い、第１の基準電圧を入力として、互いに異なる電圧レベルを有する複数の第２の基準電圧を出力するレベルシフト部と、前記電源電圧の電圧レベルを検出する電圧レベル検出部と、複数の前記第２の基準電圧のうち、前記電圧レベル検出部の検出結果に対応して選択された第２の基準電圧を出力する選択部と、該選択部から出力される第２の基準電圧に対応する電圧レベルの内部電圧で内部電圧端を駆動する電圧駆動部とを備えることを特徴とする。
【０００８】
なお、上記の目的を達成するための本発明による半導体装置は、外部から提供される電源電圧を用いて、互いに異なる電圧レベルを有する複数の内部電圧を生成する内部電圧生成部と、前記電源電圧の電圧レベルを検出する電圧レベル検出部と、複数の前記内部電圧のうち、前記電圧レベル検出部の検出結果に対応して選択された内部電圧を出力する選択部とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明を適用した半導体装置及び半導体メモリ装置は、外部から供給される電源電圧の電圧レベルを検出して、電源電圧の電圧レベルの変化に比例する電圧レベルを有する内部電圧を生成することにより、電源電圧のレベルを上昇させて半導体装置の性能を向上させるオーバークロッキング動作により、内部電圧を用いて動作する内部回路の性能を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態に係る半導体装置の構成図である。
【図２】本発明の第２実施形態に係る半導体装置の構成図である。
【図３】本発明の第３実施形態に係る半導体装置の構成図である。
【図４】第３実施形態に係る半導体装置の電圧関係を示すグラフである。
【図５】図３の電圧レベル検出部の実施例を示す回路図である。
【図６】図５の電圧レベル検出部の電圧関係を示すグラフである。
【図７】図３の選択部の実施例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。参考までに、図面及び詳細な説明において、素子、ブロックなどを表現するときに使用する用語、記号、符号などは、必要に応じて細部単位別に表記することもできるので、同じ用語、記号、符号が全体回路で同じ素子などを表現しないこともあることに留意されたい。
【００１２】
一般に、回路の論理信号は電圧レベルに対応してハイレベルＨまたはローレベルＬに区別し、各々「１」及び「０」などと表現することもある。また、必要に応じて追加的にハイインピーダンスＨｉ−Ｚ状態などを有することができると定義し記述する。また、本実施形態で使用する用語であるＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の１種類であることを予めここに明記しておく。
【００１３】
図１は、本発明の第１実施形態に係る半導体装置の構成図である。
【００１４】
同図に示すように、本半導体装置は、外部から提供される電源電圧ＶＤＤの電圧レベルを検出する電圧レベル検出部１１と、該電圧レベル検出部１１の検出結果ＶＤＤ＿ＤＥＴ＿Ｏに対応する電圧レベルの内部電圧ＶＩＮＴを生成する内部電圧生成部１２とを備える。
【００１５】
上記のように構成される半導体装置の主な動作は、次のように行われる。
【００１６】
内部電圧生成部１２は、電源電圧ＶＤＤを駆動電源として用いて内部電圧ＶＩＮＴを生成するが、電圧レベル検出部１１が、電源電圧ＶＤＤの電圧レベルが上昇したという結果をＶＤＤ＿ＤＥＴ＿Ｏとして出力すると、その検出結果ＶＤＤ＿ＤＥＴ＿Ｏに応じて生成される内部電圧ＶＩＮＴの電圧レベルを上昇させる。
【００１７】
本実施形態の半導体装置は、性能を向上させるためのオーバークロッキング動作のために、電源電圧ＶＤＤのレベルを上昇させると、内部電圧ＶＩＮＴの電圧レベルも上昇して、内部電圧ＶＩＮＴを用いて動作する内部回路の性能を向上させることができるようになる。
【００１８】
一方、内部電圧生成部１２は初期化信号ＲＥＳＥＴにより制御されるが、初期化信号ＲＥＳＥＴの活性化区間では予定され予め設定された電圧レベルの内部電圧ＶＩＮＴを生成する。すなわち、初期化信号ＲＥＳＥＴが活性化されていると、内部電圧生成部１２は、電圧レベル検出部１１から出力される検出結果ＶＤＤ＿ＤＥＴ＿Ｏに関係なく、一定の電圧レベルを有する内部電圧ＶＩＮＴを出力する。
【００１９】
図２は、本発明の第２実施形態に係る半導体装置の構成図である。
【００２０】
同図に示すように、本半導体装置は、外部から提供される電源電圧ＶＤＤを用いて、互いに異なる電圧レベルを有する複数の内部電圧ＶＩＮＴ１、ＶＩＮＴ２、ＶＩＮＴ３を生成する内部電圧生成部２２と、電源電圧ＶＤＤの電圧レベルを検出する電圧レベル検出部２１と、複数の内部電圧ＶＩＮＴ１、ＶＩＮＴ２、ＶＩＮＴ３のうち、電圧レベル検出部２１の検出結果ＶＤＤ＿ＤＥＴ＿Ｏに応じて選択された内部電圧ＶＩＮＴｉ（ｉは１、２又は３）を出力する選択部２３とを備える。
【００２１】
上記のように構成される本半導体装置の主な動作は、次のように行われる。
【００２２】
内部電圧生成部２２は、電源電圧ＶＤＤを駆動電源として用いて、互いに異なる電圧レベルを有する複数の内部電圧ＶＩＮＴ１、ＶＩＮＴ２、ＶＩＮＴ３を生成する。ここで、複数の内部電圧ＶＩＮＴ１、ＶＩＮＴ２、ＶＩＮＴ３のうち、第１の内部電圧ＶＩＮＴ１が最も高い電圧レベルを有し、第３の内部電圧ＶＩＮＴ３が最も低い電圧レベルを有し、第２の内部電圧ＶＩＮＴ２がそれらの中間レベルを有すると仮定する。
【００２３】
電圧レベル検出部２１は、電源電圧ＶＤＤの電圧レベルを検出し、その検出結果ＶＤＤ＿ＤＥＴ＿Ｏを出力するが、選択部２３は、電圧レベル検出部２１の検出結果ＶＤＤ＿ＤＥＴ＿Ｏに応じて複数の内部電圧ＶＩＮＴ１、ＶＩＮＴ２、ＶＩＮＴ３のうち、いずれか１つを選択的に出力する。すなわち、電源電圧ＶＤＤが目標の範囲内の値を維持しているとき、選択部２３から第２の内部電圧ＶＩＮＴ２を出力すると仮定すれば、電源電圧ＶＤＤがその目標の範囲より上昇すると、選択部２３は第１の内部電圧ＶＩＮＴ１を出力し、電源電圧ＶＤＤがその目標の範囲より下降すると、選択部２３は第３の内部電圧ＶＩＮＴ３を出力する。
【００２４】
つまり、第２実施形態の半導体装置は、電源電圧ＶＤＤが上昇すると、それに比例して高い内部電圧ＶＩＮＴｉを出力する。したがって、本実施形態の半導体装置は、性能を向上させるためのオーバークロッキング動作のために、電源電圧ＶＤＤのレベルを上昇させる場合、出力される内部電圧ＶＩＮＴｉの電圧レベルも上昇し、内部電圧ＶＩＮＴｉを用いて動作する内部回路の性能を向上させることができるようになる。
【００２５】
図３は、本発明の第３実施形態に係る半導体装置の構成図である。
【００２６】
同図に示すように、本半導体装置は、外部から提供される電源電圧ＶＤＤを駆動電源として用い、第１の基準電圧ＶＲＥＦ＿ＢＡＳＥを入力として、互いに異なる電圧レベルを有する複数の第２の基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３を出力するレベルシフト部３２と、電源電圧ＶＤＤの電圧レベルを検出する電圧レベル検出部３１と、複数の第２の基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３のうち、電圧レベル検出部３１の検出結果ＶＤＤ＿ＤＥＴ＿Ｏに応じて選択された第２の基準電圧ＶＲＥＦｉ（ｉは１、２又は３）を出力する選択部３３と、該選択部３３から出力される第２の基準電圧ＶＲＥＦｉに対応する電圧レベルの内部電圧ＶＩＮＴで内部電圧端を駆動する電圧駆動部３４とを備える。
【００２７】
また、本実施形態において、半導体装置は第１の基準電圧ＶＲＥＦ＿ＢＡＳＥを生成する基準電圧生成部３５をさらに備えて構成されることもできる。ここで、基準電圧生成部３５は、バンドギャップレファレンス（ｂａｎｄ  ｇａｐ  ｒｅｆｅｒｅｎｃｅ）回路で構成されることが好ましい。バンドギャップレファレンスは、ＰＶＴ（Ｐｒｏｃｅｓｓ  Ｖｏｌｔａｇｅ  Ｔｅｍｐｅｒａｔｕｒｅ）の変動に関係なく、一定の電圧を出力することができる回路である。また、複数の第２の基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３は、電源電圧ＶＤＤのレベルが上昇する場合（電源が供給され始める初期過程である）、それに比例して上昇するが、電源電圧ＶＤＤが目標の電圧レベルに到達した後は、各々一定の電圧レベルを維持する。したがって、電源電圧ＶＤＤが目標の電圧レベルより上昇する場合にも複数の第２の基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３は各々一定の電圧レベルを維持する。なお、バンドギャップレファレンス回路、ＰＶＴは公知であるので説明を省略する。
【００２８】
上記のように構成される半導体装置の細部構成及び主な動作を説明すると、次のとおりである。
【００２９】
レベルシフト部３２は、第１の基準電圧ＶＲＥＦ＿ＢＡＳＥとフィードバック電圧ＶＦＢとを比較する比較部と、該比較部から出力される信号ＣＯＵＴに応じて複数の第２の基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３を出力する電圧出力部と、該電圧出力部から出力される電圧に対応する電圧レベルを有するフィードバック電圧ＶＦＢを出力するフィードバック部とで構成される。ここで、比較部は電流ミラーＭＰ１、ＭＰ２と、第１の基準電圧ＶＲＥＦ＿ＢＡＳＥ及びフィードバック電圧ＶＦＢをそれぞれ入力とする差動入力部ＭＮ１、ＭＮ２と、バイアス電流を提供するバイアス部ＭＮ３とを備えた一種の差動増幅回路で構成される。また、電圧出力部は、電源電圧端ＶＤＤとフィードバックノードＮ１０との間に接続されて、比較部から出力される信号ＣＯＵＴにより制御されるＰＭＯＳトランジスタＭＰ１０と、フィードバックノードＮ１０と接地電圧端ＶＳＳとの間に接続された複数の電圧降下素子ＲＡ、Ｒ１、Ｒ２、Ｒ３とで構成される。電圧降下素子ＲＡ、Ｒ１、Ｒ２、Ｒ３による電圧降下によって出力される複数の第２の基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３のうち、第１の出力電圧ＶＲＥＦ１が最も高い電圧レベルを有し、第３の出力電圧ＶＲＥＦ３が最も低い電圧レベルを有し、第２の出力電圧ＶＲＥＦ２がそれらの中間レベルを有する。また、フィードバック電圧ＶＦＢはフィードバックノードＮ１０から出力される電圧である。一方、フィードバック電圧ＶＦＢのレベルが上昇する場合、比較部から出力される信号ＣＯＵＴの電圧が高くなるが、比較部から出力される信号ＣＯＵＴはＰＭＯＳトランジスタＭＰ１０のゲート端に入力されるので、フィードバック電圧ＶＦＢの電圧レベルはさらに下降する。すなわち、フィードバック電圧ＶＦＢの電圧レベルは常に一定に維持される。本実施形態においてフィードバック部は、単にフィードバックノードＮ１０から比較部の第１の入力端ＭＮ２にフィードバック電圧ＶＦＢを伝達する伝送ラインで構成されるが、実施形態によってはトランジスタなどを追加して構成してもよい。
【００３０】
電圧レベル検出部３１は、電源電圧ＶＤＤの電圧レベルを検出し、その検出結果ＶＤＤ＿ＤＥＴ＿Ｏを出力するが、選択部３３は、電圧レベル検出部３１の検出結果ＶＤＤ＿ＤＥＴ＿Ｏに応じて複数の第２の基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３のうち、いずれか１つを選択的に出力する。すなわち、電源電圧ＶＤＤが目標の範囲内の値を維持しているとき、選択部３３が第２の出力電圧ＶＲＥＦ２を出力すると仮定すれば、電源電圧ＶＤＤがその目標の範囲より上昇すると、選択部３３は第１の出力電圧ＶＲＥＦ１を出力し、電源電圧ＶＤＤがその目標の範囲より下降すると、選択部３３は第３の出力電圧ＶＲＥＦ３を出力する。
【００３１】
電圧駆動部３４は、選択部３３から出力される出力電圧ＶＲＥＦｉを入力とする単位利得バッファで構成されるが、選択部３３から出力される出力電圧ＶＲＥＦｉと同じ電圧レベルを有する内部電圧ＶＩＮＴを出力する。電圧駆動部３４は、内部電圧端Ｎ０の電圧と選択部３３から出力される出力電圧ＶＲＥＦｉとを比較する比較部３４＿１と、該比較部３４＿１から出力される信号に応じて内部電圧端Ｎ０を駆動する駆動部ＭＰ０とで構成される。駆動部ＭＰ０は、比較部３４＿１から出力される信号により制御されるＰＭＯＳトランジスタＭＰ０で構成されるが、内部電圧端Ｎ０の電圧レベルは比較部３４＿１に入力される出力電圧ＶＲＥＦｉが一定であれば、比較部３４＿１及び駆動部ＭＰ０によって常に一定のレベルを維持する。
【００３２】
結果的に、第３実施形態の半導体装置は、電源電圧ＶＤＤが上昇すると、それに比例して高い内部電圧ＶＩＮＴを出力する。すなわち、電源電圧ＶＤＤが上昇すると、選択部３３は、電圧レベル検出部３１の検出結果ＶＤＤ＿ＤＥＴ＿Ｏ）に応じてさらに高い出力電圧ＶＲＥＦｉを選択的に出力し、最終的に電圧駆動部３４において、出力電圧ＶＲＥＦｉと同じ電圧レベルの内部電圧ＶＩＮＴで内部電圧端Ｎ０を駆動する。したがって、本実施形態の半導体装置は、性能を向上させるためのオーバークロッキング動作のために、電源電圧ＶＤＤのレベルを上昇させる場合、出力される内部電圧ＶＩＮＴの電圧レベルも上昇し、内部電圧ＶＩＮＴを用いて動作する内部回路の性能を向上させることができるようになる。
【００３３】
図４は、第３実施形態に係る半導体装置の電圧関係を示すグラフである。
同図に示すように、電源が安定化する前に電源電圧ＶＤＤが上昇すると、第１の基準電圧ＶＲＥＦ＿ＢＡＳＥは電源電圧ＶＤＤの変化に比例して上昇するが、電源電圧ＶＤＤが目標の電圧レベルに到達した後、第１の基準電圧ＶＲＥＦ＿ＢＡＳＥは一定の電圧レベルを維持する。また、第２の基準電圧ＶＲＥＦｉも電源電圧ＶＤＤが目標の電圧レベルに到達した後は、検出結果ＶＤＤ＿ＤＥＴ＿Ｏに応じた一定の電圧レベルを維持する。本図面に示された第２の基準電圧ＶＲＥＦｉが選択部３３から出力された出力電圧ＶＲＥＦｉであるとすれば、最終的に内部電圧端を駆動させる内部電圧ＶＩＮＴは検出結果ＶＤＤ＿ＤＥＴ＿Ｏに応じて変わり、出力電圧ＶＲＥＦｉと同じ電圧レベルを有する。
【００３４】
図５は、図３の電圧レベル検出部３１の実施例を示す回路図である。
【００３５】
同図に示すように、電圧レベル検出部３１は、基準電圧ＶＲＥＦＤと電源電圧ＶＤＤを分配した分配電圧ＶＤＤ＿ＲＥＦとを比較して電圧検出信号ＶＤＤ＿ＤＥＴを出力する比較部５１と、電圧検出モード信号ＶＤＤ＿ＭＯＤＥに応じて比較部５１から出力される電圧検出信号ＶＤＤ＿ＤＥＴをラッチするラッチ部５２とで構成される。なお、図５において、２箇所に記載されているＶＤＤ＿ＤＥＴは同じ信号であり、比較部５１から出力される電圧検出信号ＶＤＤ＿ＤＥＴはラッチ部５２に入力される。
【００３６】
上記のように構成される電圧レベル検出部の細部構成及び主な動作を説明すると、次のとおりである。
【００３７】
比較部５１は、電源電圧端ＶＤＤと接地電圧端ＶＳＳとの間に接続されて分配電圧を出力する複数の電圧降下素子Ｒ１、Ｒ２と、電源電圧端ＶＤＤと第１の出力端及び第２の出力端Ｎ１、Ｎ３との間に接続された電流ミラーＭＰ１、ＭＰ２と、第１の出力端及び第２の出力端Ｎ１、Ｎ３と第１のノードＮ２との間に接続されて分配電圧ＶＤＤ＿ＲＥＦ及び基準電圧ＶＲＥＦＤを受信する差動入力部ＭＮ１、ＭＮ２と、第１のノードＮ２にバイアス電流を提供するバイアス部ＭＮ３とで構成される。バイアス部は、第１のノードＮ２と接地電圧端ＶＳＳとの間に接続されてバイアス信号ＶＢＩＡＳにより制御されるＮＭＯＳトランジスタＭＮ３で構成される。
【００３８】
電源電圧ＶＤＤの電圧レベルが上昇すると、分配電圧ＶＤＤ＿ＲＥＦの電圧レベルも上昇するので、第１の出力端Ｎ１の電位は下降し、それとは反対に第２の出力端Ｎ３の電位は上昇する。したがって、最終的に出力される電圧検出信号ＶＤＤ＿ＤＥＴはハイレベルで出力される。すなわち、電源電圧ＶＤＤが目標の電圧レベルを維持していると、電圧検出信号ＶＤＤ＿ＤＥＴはローレベルで出力され、電源電圧ＶＤＤが目標の電圧レベルより上昇すると、電圧検出信号ＶＤＤ＿ＤＥＴはハイレベルで出力される。
【００３９】
ラッチ部５２は、電圧検出信号ＶＤＤ＿ＤＥＴを入力として電圧検出モード信号ＶＤＤ＿ＭＯＤＥにより制御される第１のトランスミッションゲートＴＧ１と、該第１のトランスミッションゲートＴＧ１から出力される信号を格納する第１のラッチＩＮＶ１０、ＩＮＶ１１と、該第１のラッチＩＮＶ１０、ＩＮＶ１１から出力される信号を入力として電圧検出モード信号ＶＤＤ＿ＭＯＤＥにより制御される第２のトランスミッションゲートＴＧ２と、該第２のトランスミッションゲートＴＧ２から出力される信号を格納する第２のラッチＩＮＶ１２、ＩＮＶ１３とで構成される。ここで、第１のトランスミッションゲートＴＧ１及び第２のトランスミッションゲートＴＧ２は、電圧検出モード信号ＶＤＤ＿ＭＯＤＥによって互いに相補的にターンオンされる。
【００４０】
電圧検出モード信号ＶＤＤ＿ＭＯＤＥがハイレベルになると、第１のトランスミッションゲートＴＧ１がターンオンされるので、電圧検出信号ＶＤＤ＿ＤＥＴが第１のラッチＩＮＶ１０、ＩＮＶ１１に格納される。次に、電圧検出モード信号ＶＤＤ＿ＭＯＤＥがローレベルになると、第２のトランスミッションゲートＴＧ２がターンオンされるので、第１のラッチＩＮＶ１０、ＩＮＶ１１に格納されていた信号が第２のトランスミッションゲートＴＧ２を介して出力され、最終的に第２のラッチＩＮＶ１２、ＩＮＶ１３に格納される。
【００４１】
一方、第１のラッチＩＮＶ１０、ＩＮＶ１１の入力端Ｎ１０にラッチ部５２を初期化させる初期化部ＭＮ１０が接続されている。初期化部ＭＮ１０は、第１のラッチＩＮＶ１０、ＩＮＶ１１の入力端Ｎ１０と接地電圧端ＶＳＳとの間に接続されて、初期化信号ＲＥＳＥＴにより制御されるＮＭＯＳトランジスタＭＮ１０で構成される。したがって、電圧検出信号ＶＤＤ＿ＤＥＴではない、初期値を格納して出力したいときは、初期化信号ＲＥＳＥＴを引続きハイレベルで印加してラッチ部５２を制御することもできる。このとき、ラッチ部５２から出力される信号ＶＤＤ＿ＤＥＴは常にローレベルを維持する。
【００４２】
図６は、図５の電圧レベル検出部の電圧関係を示すグラフである。
【００４３】
同図に示すように、比較部５１に印加される基準電圧ＶＲＥＦＤは、初期には電源電圧ＶＤＤが上昇するにしたがって共に上昇するが、電源電圧ＶＤＤが目標の範囲内の値に到達した後は、一定の電圧レベルを維持することが確認できる。したがって、比較部５１は、基準電圧ＶＲＥＦＤを基準として電源電圧ＶＤＤの変化を比較することができる。
【００４４】
図７は、図３の選択部３３の実施例を示す回路図である。
【００４５】
同図に示すように、本選択部は、複数の第２の基準電圧ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３のうち、電圧レベル検出部３１から出力される電圧検出信号ＶＤＤ＿ＤＥＴ＿Ｏに応じて選択された第２の基準電圧ＶＲＥＦｉを出力するスイチング部で構成される。
【００４６】
電圧レベル検出部３１から出力される電圧検出信号ＶＤＤ＿ＤＥＴ＿Ｏがローレベルであれば、第２のトランスミッションゲートＴＧ２がターンオン（第１のトランスミッションゲートＴＧ１はターンオフ）されて、該第２のトランスミッションゲートＴＧ２に入力された第２の基準電圧ＶＲＥＦ２が最終的に出力される。逆に、電圧レベル検出部３１から出力される電圧検出信号ＶＤＤ＿ＤＥＴ＿Ｏがハイレベルであれば、第１のトランスミッションゲートＴＧ１に入力された第２の基準電圧ＶＲＥＦ１が最終的に出力される。
【００４７】
以上で説明したように、本発明の技術的思想が好ましい実施形態によって具体的に記述されたが、上記の実施形態は発明を説明するためのものであり、発明を制限するためのものではないということに注意すべきである。また、この技術分野の通常の専門家であれば、本発明の技術思想の範囲内で様々な置換、変形、及び変更により様々な実施形態が可能であることが理解できるであろう。
【００４８】
例えば、図５及び図７の回路図は、電源電圧ＶＤＤが目標の電圧レベルから上昇したか否かに応じて、出力電圧を切り換えることができる回路であるが、同様に、電源電圧ＶＤＤが目標の電圧レベルから下降したか否かに応じて、出力電圧を切り換えることができる回路を実現することは容易である。さらには、それらの回路を組み合わせれば、電源電圧ＶＤＤが目標の電圧レベルから上昇または下降するのに応じて、出力電圧を切り換えることができる回路を実現することも容易である。
【００４９】
例えば、本発明の技術的思想とは直接関連のない部分であるが、本発明をより詳細に説明するために追加的な構成を含む実施形態を例示することができる。また、信号及び回路の活性化状態を表わすためのアクティブハイ（Ａｃｔｉｖｅ  Ｈｉｇｈ）またはアクティブロー（Ａｃｔｉｖｅ  Ｌｏｗ）の構成は、実施形態によって変わることもある。また、同じ機能を実現するために、必要に応じてトランジスタの構成は変更され得る。すなわち、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの構成は互いに代替できるであろうし、必要に応じて様々なトランジスタを用いて実現されることができる。特に、本実施形態では、電源電圧ＶＤＤを上昇させるオーバークロッキング動作について重点的に説明したが、それとは反対に、電源電圧ＶＤＤを下降させ、それに対応して内部電圧の電圧レベルを下降させて、内部電圧を動作電源として用いる内部回路の電流消費を最小化させる半導体装置を構成することもできる。このような回路の変更は、可能な場合の数があまりにも多く、これに対する変更は通常の専門家であれば誰でも容易に類推できるので、それに対する列挙は省略する。
【符号の説明】
【００５０】
３２      レベルシフト部
３４      電圧駆動部
５１      比較部
５２      ラッチ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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