(57)【要約】【課題】低抵抗且つチャネルの劣化を抑制可能なトレンチゲートを有する半導体装置を提供する。【解決手段】ｎ型のドレイン層１１と、ドレイン層１１の主面に配設され、ドレイン層１１よりも不純物濃度が低いｎ型のドリフト層１２と、ドリフト層１２上に配設されたｐ型のベース層１３と、ベース層１３の表面領域に配設され、ドリフト層１２よりも不純物濃度が高いｎ型のソース層１４と、ソース層１４及びベース層１３を貫通し、ドリフト層１２に達する深さを有して配設されたストライプ状のゲートトレンチ１６と、ゲートトレンチ１６を形成する側面及び底面に沿って配設されたトレンチ形状のゲート絶縁膜１７と、ゲート絶縁膜１７の開口幅の狭い対向する側面に設けられた触媒層１８と、トレンチ形状のゲート絶縁膜１７内に、触媒層１８に接続されたカーボンナノチューブ１９が配設されたゲート電極２１とを備える。【選択図】  図１
2011238726.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体領域と、
前記第１の半導体領域の主面に配設され、前記第１の半導体領域よりも不純物濃度が低い第１導電型の第２の半導体領域と、
前記第２の半導体領域上に配設された第２導電型の第３の半導体領域と、
前記第３の半導体領域の表面領域に配設され、前記第２の半導体領域よりも不純物濃度が高い第１導電型の第４の半導体領域と、
前記第４および第３の半導体領域を貫通し、前記第２の半導体領域に達する深さを有し、開口幅が第１の方向に狭く前記第１の方向と垂直な第２の方向に広い溝部と、
前記溝部を形成する側面及び底面に沿って配設された溝状の絶縁膜と、
前記第１の方向または前記第２の方向の互いに対向する前記絶縁膜の内側の側面に設けられた触媒層と、
溝状の前記絶縁膜内に、前記触媒層に接続されたカーボンナノチューブが配設されてなる電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記カーボンナノチューブは、少なくとも前記第１の方向に対向する前記触媒層に接続され、前記第１の半導体領域の主面に垂直な方向に延伸していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電材は、グラフェンであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記カーボンナノチューブは、前記第２の方向に対向する前記触媒層に接続され、前記第２の方向に平行な方向に延伸していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
第１の半導体領域、前記第１の半導体領域の主面に配設され、前記第１の半導体領域よりも不純物濃度が低い第１導電型の第２の半導体領域、前記第２の半導体領域上に配設された第２導電型の第３の半導体領域、及び前記第３の半導体領域の表面領域に配設され、前記第２の半導体領域よりも不純物濃度が高い第１導電型の第４の半導体領域を有することになる半導体基板において、
前記第４および第３の半導体領域となる領域を貫通し、前記第２の半導体領域となる領域に達する深さを有する溝部を形成する工程と、
少なくとも前記溝部の内面に沿って絶縁膜を形成する工程と、
溝状の前記絶縁膜の少なくとも開口幅の狭い側の互いに対向する側面に触媒層を形成する工程と、
前記触媒層に接続したカーボンナノチューブを前記溝部の底面と反対方向に成長させる工程と、
前記溝部の底面とは反対側で、前記カーボンナノチューブに接続する導電材を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造のゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、縦形のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びＩＧＢＴ（Insulated Gate Bipolar Transistor）等の電力用の半導体装置において、セル面積を縮小し、オン抵抗を低減するために、チャネルを形成するベース層内に縦方向に伸びるトレンチを形成し、このトレンチ内に多結晶シリコンを埋め込んで、ゲート電極を構成する技術が採用されている。
【０００３】
オン抵抗を低減するために、更にトレンチを微細化してチャネル密度を上げる要求がある。すなわちゲート電極の断面積の縮小が求められている。ゲート電極の断面積の縮小は、ゲート電極の抵抗増となるため、ゲート電極の上部に金属部材（ゲートメタル）を埋め込み、抵抗の低減を目指す半導体装置が開示されている（例えば、特許文献１参照。）。
【０００４】
しかしながら、開示された半導体装置は、ゲート抵抗の低減には有効であるが、金属部材の構成元素がゲート酸化膜の側に染み出してチャネルを劣化させたり、メタルの仕事関数による閾値電圧の変動を起こしたりして、十分な電気的特性が得られないという問題を有している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−６０４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、低抵抗且つチャネルの劣化を抑制可能なトレンチゲートを有する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、第１の半導体領域と、前記第１の半導体領域の主面に配設され、前記第１の半導体領域よりも不純物濃度が低い第１導電型の第２の半導体領域と、前記第２の半導体領域上に配設された第２導電型の第３の半導体領域と、前記第３の半導体領域の表面領域に配設され、前記第２の半導体領域よりも不純物濃度が高い第１導電型の第４の半導体領域と、前記第４および第３の半導体領域を貫通し、前記第２の半導体領域に達する深さを有し、開口幅が第１の方向に狭く前記第１の方向と垂直な第２の方向に広い溝部と、前記溝部を形成する側面及び底面に沿って配設された溝状の絶縁膜と、前記第１の方向または前記第２の方向の互いに対向する前記絶縁膜の内側の側面に設けられた触媒層と、溝状の前記絶縁膜内に、前記触媒層に接続されたカーボンナノチューブが配設されてなる電極とを備えることを特徴とする。
【０００８】
また、本発明の別態様の半導体装置の製造方法は、第１の半導体領域、前記第１の半導体領域の主面に配設され、前記第１の半導体領域よりも不純物濃度が低い第１導電型の第２の半導体領域、前記第２の半導体領域上に配設された第２導電型の第３の半導体領域、及び前記第３の半導体領域の表面領域に配設され、前記第２の半導体領域よりも不純物濃度が高い第１導電型の第４の半導体領域を有することになる半導体基板において、前記第４および第３の半導体領域となる領域を貫通し、前記第２の半導体領域となる領域に達する深さを有する溝部を形成する工程と、少なくとも前記溝部の内面に沿って絶縁膜を形成する工程と、溝状の前記絶縁膜の少なくとも開口幅の狭い側の互いに対向する側面に触媒層を形成する工程と、前記触媒層に接続したカーボンナノチューブを前記溝部の底面と反対方向に成長させる工程と、前記溝部の底面とは反対側で、前記カーボンナノチューブに接続する導電材を形成する工程とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、低抵抗且つチャネルの劣化を抑制可能なトレンチゲートを有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置を模式的に示す斜視図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示す断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示す断面図。
【図４】本発明の第２の実施形態に係る半導体装置を模式的に示す斜視図。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示す断面図。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示す断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付している。以下の説明では、縦型の半導体装置のゲート電極及びソース電極等が配設された表面側を上とする。
【００１２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置及びその製造方法について、図１乃至図３を参照しながら説明する。図１において、半導体装置は、手前側（図面左側）及び右手側（図面右側）が断面図で示される。半導体装置は、例えば、縦型のトレンチゲート型ＭＯＳＦＥＴ（ＵＭＯＳ）である。
【００１３】
図１に示すように、半導体装置１は、第１導電型を例えばｎ型とし、ｎ＋型の単結晶シリコンからなる基板であるドレイン層１１を有している。ドレイン層１１の上に、エピタキシャル成長されたｎ型のドリフト層１２、その上に、チャネルを形成する第２導電型であるｐ型のベース層１３及びｎ型のソース層１４が順に設けられている。ドレイン層１１は、ｎ型の不純物濃度が１×１０１９ｃｍ−３またはそれ以上、ドリフト層１２は、ｎ型の不純物濃度が１×１０１２ｃｍ−３〜１×１０１３ｃｍ−３である。
【００１４】
ソース層１４及びベース層１３を貫通し、ドリフト層１２に達する深さを有する溝部であるゲートトレンチ１６が複数個設けられている。上方から見て（平面視ともいう）、ゲートトレンチ１６は、それぞれ、ストライプ状をなし、互いに離間して平行に配列されている。ゲートトレンチ１６の内面に沿うようにほぼ一定の膜厚のゲート絶縁膜１７が設けられている。ゲート絶縁膜１７の内面もゲートトレンチ１６の溝形状を反映している。ゲート絶縁膜１７の底の内面がドリフト層１２に対向する位置にある。
【００１５】
ゲート絶縁膜１７が形成する溝の中に、溝の側壁にある触媒層１８を起点とするカーボンナノチューブ１９、溝の上端に導電材２０が配設されたゲート電極２１が設けられている。なお、触媒層１８は、溝の開口幅の狭い対向する側壁にのみ設けられている。触媒層１８は、溝の底面にも設けられることは可能である。
【００１６】
ゲートトレンチ１６の間に、ゲートトレンチ１６に並行に、ソース層１４を貫通し、ベース層１３に達する深さを有するｐ＋型のコンタクト層１５が設けられている。
【００１７】
ゲート電極２１の導電材２０を被うように層間絶縁膜２２が配設されている。ゲート電極２１は、層間絶縁膜２２の開口部で、ゲート引出電極２３に接続されている。つまり、ゲート電極２１は、ゲート引出電極２３との接続部を除いて、ゲート絶縁膜１７及び層間絶縁膜２２によって被われている。層間絶縁膜２２の上に、ソース電極２５が配設され、ソース電極２５は、層間絶縁膜２２の開口部で、ソース層１４及びコンタクト層１５に接続されている。ゲート引出電極２３及びソース電極２５は、互いに離間して配列されている。ドレイン層１１の下側、すなわちゲート引出電極２３及びソース電極２５の反対側には、ドレイン電極２７が設けられている。
【００１８】
ゲート絶縁膜１７は、シリコン酸化膜であるが、他にシリコン窒化膜、シリコン酸窒化膜、及びこれらの積層膜、例えば、ＯＮＯ（Oxide Nitride Oxide）膜等を使用可能である。ゲート絶縁膜１７はゲートトレンチ１６に沿って形成され、上方から見て互いに垂直な方向に対する断面は、図１の左側及び右側に示すように、それぞれ開口幅の狭いＵ字形及び開口幅の広いＵ字形をなしている。
【００１９】
触媒層１８は、ゲート絶縁膜１７の形成する溝の内側に設けられている。触媒層１８は、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）等の遷移金属、これらの遷移金属を含む合金、または、これらの遷移金属を含む金属間化合物等からなる。触媒層１８の形態は、島が互いに離間して分布した粒子状、表面が島状の凹凸状、表面がほぼ平坦な均一層状等が可能である。触媒層１８は、ゲート絶縁膜１７の上に直接配設されている。また、触媒層１８は、ゲート絶縁膜１７の上にチタン（Ｔｉ）層等を介して配設することが可能である。
【００２０】
カーボンナノチューブ１９は、触媒層１８をなすほぼ均一な密度で分布した粒子を起点として、まず、触媒層１８から垂直な方向、すなわち対向する反対側の触媒層１８の方向に伸び、次に、上方に向きを変えて溝の開口側に伸びている。カーボンナノチューブ１９は、溝の開口側で密度が最も大きくなり、束状に分布する。カーボンナノチューブ１９は金属的性質を有している。
【００２１】
導電材２０は、例えば、グラフェンからなり、シート状のグラフェンがカーボンナノチューブ１９の成長方向に垂直な広がりを持って複数積層する。グラフェンは金属的性質を有している。導電材２０は、ゲート絶縁膜１７上端の溝の開口部で、カーボンナノチューブ１９と接続され、溝の開口部の形状に沿って、平面視でストライプ状をなす。導電材２０は、ゲート引出電極２３に接続されている。導電材２０は、グラフェンの他にアルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等の金属または多結晶シリコンを使用することが可能である。
【００２２】
層間絶縁膜２２は、例えば、シリコン酸化膜からなる。ゲート引出電極２３及びソース電極２５は、例えば、Ａｌからなるが、他に、Ｃｕ、Ｗ等の金属を使用可能である。ドレイン電極２７は、例えば、Ａｌからなるが、他に、Ｃｕ、Ｎｉ、金（Ａｕ）等の金属あるいは金属多層膜を使用可能である。
【００２３】
次に、半導体装置１の製造方法について説明する。図２及び図３は、図１に示す１点鎖線の矩形で囲まれた領域を取り出した模式的な断面図であり、ゲートトレンチ１６の開口幅の狭い側の断面である。
【００２４】
図２（ａ）に示すように、ｎ型のドリフト層１２、及びその上のｐ型のベース層１３を有する基板に、ゲートトレンチ１６が形成される。ゲートトレンチ１６は、ｐ型のベース層１３の上にリソグラフィ法によりパターニングされたシリコン酸化膜（図示略）を形成し、このシリコン酸化膜をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて形成される。ゲートトレンチ１６は、ｐ型のベース層１３の表面にほぼ垂直（縦方向）に伸び、底面がドリフト層１２の中にある。ゲートトレンチ１６は、ゲートトレンチ１６内部のゲート電極２１（後の工程で形成）を介してベース層１３に適する電界が形成される深さを有している。ゲートトレンチ１６の開口幅の狭い側のアスペクト比は３乃至それ以上である。
【００２５】
図２（ｂ）に示すように、酸化性の雰囲気に曝すことにより、ゲートトレンチ１６の内面及びｐ型のベース層１３の上を被うように、シリコン酸化膜からなるゲート絶縁膜１７が形成される。なお、ＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜からなるゲート絶縁膜１７を形成することは可能である。ゲート絶縁膜１７を介して、イオン注入法により、ｐ型のベース層１３の上端部にソース層１４が形成される。図示を省略するが、ソース層１４の形成の前または後にコンタクト層１５が形成される。イオン注入法は、必要に応じて、リソグラフィ法によりパターニングされたマスクを使用して行われる。また、ｐ型のベース層１３上面のゲート絶縁膜１７を除去して、イオン注入を行い、その後、ゲート絶縁膜１７と同様な絶縁膜を形成することは可能である。
【００２６】
図２（ｃ）に示すように、ゲート絶縁膜１７の表面に、スパッタリング法によりＣｏからなる触媒層１８が形成される。触媒層１８は、厚い膜厚、つまり側面のカバレジを必要としないので、スパッタリング法を用いることが可能である。触媒層１８は、島状または離間した粒子状をなすＣｏが、高い分布密度で形成される。触媒層１８をなす粒子の高さ（層厚）は、例えば、数ｎｍ程度あればよい。なお、触媒層１８は、ＣＶＤ法、その他の方法で形成され、後に微粒子化を図る方法を採ることは可能である。例えば、触媒層１８は、加熱することにより、Ｃｏの凝集化が引き起こされて数ｎｍ〜数十ｎｍの間隔で微粒子が形成される。
【００２７】
図３（ａ）に示すように、触媒層１８は、ＲＩＥ法により、ゲートトレンチ１６の溝の側面のゲート絶縁膜１７表面にのみ残るようにエッチングされる。触媒層１８は、ゲート絶縁膜１７を介して、ドリフト層１２、ベース層１３、及びソース層１４に対向する位置に存在する。その後、プラズマＣＶＤ法により、カーボンナノチューブ１９が形成される。カーボンナノチューブ１９の原料はアセチレン（Ｃ２Ｈ２）ガスをグロー放電法で分解することによって供給される。カーボンナノチューブ１９はＣｏ微粒子を成長の核として成長する。
【００２８】
触媒層１８が形成された基板は、当初横方向（ゲートトレンチ１６側面に垂直方向）成長を促すための第１のバイアス、例えばゼロバイアス状態、次に縦方向成長を促すための第２のバイアス、例えば負バイアス状態、とすることにより、ゲートトレンチ１６開口部でカーボンナノチューブ１９の束がゲート絶縁膜１７の上端を越えて上方まで形成される。カーボンナノチューブ１９は、根元がゲート絶縁膜１７表面に存在する。基板に印加されるバイアスは、相対的なものなので、プラズマの電位に対して決めることが可能である。
【００２９】
図３（ｂ）に示すように、カーボンナノチューブ１９の先端は、ＣＭＰ（Chemical Mechanical Polishing）法によりゲート絶縁膜１７上端の溝の開口面と面一になるように加工される。
【００３０】
図３（ｃ）に示すように、カーボンナノチューブ１９の先端と接続するように、ゲート絶縁膜１７の溝の開口に沿ってグラフェンからなる導電膜２０を形成し、導電膜２０を被うように層間絶縁膜２２を形成する。グラフェンは、プラズマＣＶＤ法を用いて、カーボンナノチューブ１９のアセチレンガスのグロー放電法とは異なる条件、例えば基板温度を５０℃程度下げて、ほぼ全面に形成される。
【００３１】
グラフェンは、リソグラフィ法によりパターニングされたマスクを使用して、カーボンナノチューブ１９の先端と接続し、ゲート絶縁膜１７の開口の縁に沿うように平面視でストライプ状に加工されて、導電膜２０となる。導電膜２０及びソース層１４上のゲート絶縁膜１７の上に、層間絶縁膜２２を形成し、リソグラフィ法により、導電膜２０及びソース層１４等に接続する開口を有するようにパターニングされる。
【００３２】
その後、図示を省略するが、周知の方法により、上側には、導電膜２０と接続するゲート引出電極２３、並びにソース層１４及びコンタクト層１５と接続するソース電極２５が形成され、下側には、ドレイン層１１と接続するドレイン電極２７が形成され、図１に示す半導体装置１が完成する。なお、ドレイン層１１が厚い場合、ドレイン層１１を薄化した後、ドレイン電極２７が形成されることは可能である。
【００３３】
上述したように、半導体装置１は、ゲートトレンチ１６を有し、ゲートトレンチ１６の内面に形成されたゲート絶縁膜１７の溝の側面に触媒層１８が形成され、密に分布した粒子状の触媒層１８を起点として成長したカーボンナノチューブ１９がグラフェンからなる導電膜２０に接続され、導電膜２０がゲート引出電極２３に接続された構造を有する。カーボンナノチューブ１９及び導電膜２０は金属的性質を有し、カーボンナノチューブ１９及び導電膜２０がＣｕ等と同等の低い抵抗率を有し、しかも、カーボンナノチューブ１９は高い密度でゲート絶縁膜１７の側面に分布している。
【００３４】
半導体装置１は、ゲート引出電極２３に印加された電圧が、低い抵抗の導電膜２０及びカーボンナノチューブ１９を介して、ゲート絶縁膜１７の側面に速やかに伝達されるので、チャネル形成の遅れが抑制される。また、半導体装置１は、必要とする高速性能を損なわない範囲内で、トレンチ型ゲート電極２１の断面積の微細化を図り、個数を増やすことができ、更なるオン抵抗の低減が可能となる。つまり、半導体装置１は、電流特性の向上が可能である。
【００３５】
また、カーボンナノチューブ１９は、Ａｌ等のゲートメタルを使用したゲート電極に比較して、ゲート絶縁膜１７を介して対向するベース層１３に形成されるチャネル及びゲート絶縁膜１７に染み出して及ぼす電気的特性劣化は小さい。また、カーボンナノチューブ１９は、ゲートメタルに比較して、閾値電圧の変動が小さい。つまり、半導体装置１は、ゲート電極２１が及ぼす電気的特性の劣化が抑制されて、所望の特性を発揮することが可能である。
【００３６】
また、半導体装置１は、触媒層１８がゲートトレンチ１６の底部に配設されていない。カーボンナノチューブ１９は、横方向、次に、縦方向に成長して、上端部ほど高密度な束状をなしているが、ゲートトレンチ１６の底部端では、密度が相対的に小さい状態となる。つまり、ゲート絶縁膜１７とカーボンナノチューブ１９の間に比較的多くの空間を有しているため、ゲート電極の電位によってゲートトレンチ直下のドリフト層に形成される空乏層容量の低減が可能であり、半導体装置１は、更なる高速化が可能である。
【００３７】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置及びその製造方法について、図４乃至図６を参照しながら説明する。第１の実施形態とは、ゲートトレンチ内のカーボンナノチューブが横方向に伸びている点が異なる。なお、第１の実施形態と同一構成部分には同一の符号を付して、その説明は省略する。
【００３８】
図４に示すように、半導体装置２は、ゲート電極３３の構成を除いて、第１の実施形態の半導体装置１とほとんど同様である。ゲート電極３３は、ゲートトレンチ１６を有し、ゲートトレンチ１６内に、ソース層１４の表面にほぼ平行に、ストライプの長手に沿う方向に密集して延伸したカーボンナノチューブ３２、及び一端をゲート引出電極２３と接続し、他端をカーボンナノチューブ３２と接続した縦方向に伸びた導電材３０を有している。カーボンナノチューブ３２は、導電材３０の表面とほぼ垂直に交わり、交わった位置に触媒層３１が設けられている。カーボンナノチューブ３２は、延伸方向が異なるもののカーボンナノチューブ１９と同様な構造を有している。導電材３０は導電材２０とは異なり、不純物がドープされた多結晶シリコンである。導電材３０は、多結晶シリコンの他に、Ａｌ、Ｃｕ、Ｗ等の金属またはグラフェン等を使用することが可能である。
【００３９】
次に、半導体装置２の製造方法について説明する。図５及び図６は、図４に示す１点鎖線の並行四辺形で囲まれた領域及びその周辺を取り出した模式的な断面図であり、ゲートトレンチ１６の開口幅の広い側の断面である。
【００４０】
図５（ａ）に示すように、第１の実施形態と同様な基板にゲートトレンチ１６が形成される。図２（ａ）に示されたゲートトレンチ１６を開口幅の広い側に沿った断面として示してある。この断面におけるアスペクト比は１以下である。
【００４１】
図５（ｂ）に示すように、酸化性の雰囲気に曝すことにより、ゲートトレンチ１６の内面及びｐ型のベース層１３の上を被うように、シリコン酸化膜からなるゲート絶縁膜１７が形成される。その後、図２（ｂ）に示す工程と同様に、ｐ型のベース層１３の上端部に、イオン注入法によりソース層１４が形成される。ゲート絶縁膜１７の上にＣＶＤ法により導電材３０となる多結晶シリコン膜３０ａが形成される。
【００４２】
図５（ｃ）に示すように、リソグラフィ法によりパターニングされたマスク膜（図示略）を形成し、多結晶シリコン膜３０ａは、ＣＤＥ（Chemical Dry Etching）法により、ゲート絶縁膜１７の開口幅の広い側の側面にのみ残るようにエッチングされ、導電材３０となる。
【００４３】
図５（ｄ）に示すように、導電材３０及びゲート絶縁膜１７の表面に、スパッタリング法によりＣｏからなる触媒層３１ａが形成される。触媒層３１ａは、触媒層１８と同様である。
【００４４】
図６（ａ）に示すように、触媒層３１ａは、５００℃程度の熱処理により、ゲート絶縁膜１７の開口幅の広い側の側面及び上端面にのみ残る導電材３０に接している部分の触媒層３１ａのみをＣｏシリサイドからなる触媒層３１にする。その後、未反応部分（触媒層３１ａ）をウェットエッチングで除去し、ゲート絶縁膜１７の上端面（Ｃｏシリサイド）をＣＭＰ法等で除去して、触媒層３１がゲート絶縁膜１７の溝の開口幅の広い側の表面にのみ残るように形成される。
【００４５】
図６（ｂ）に示すように、プラズマＣＶＤ法により、カーボンナノチューブ３２が形成される。カーボンナノチューブ３２は、開口幅の広い側の対向する触媒層３１を起点として、横方向成長を促すため、例えば、触媒層３１が形成された基板を、第１の実施形態の第１のバイアスと同様に、例えばゼロバイアス状態として、成長される。カーボンナノチューブ３２は、ゲートトレンチ１６の長手方向に沿って双方向、紙面の左から右方向及び右から左方向に成長して、ゲートトレンチ１６をほぼ埋め尽くしている。双方向から伸びたカーボンナノチューブ３２は、先端が擦れ違うように分布する。
【００４６】
図６（ｃ）に示すように、ゲート絶縁膜１７の溝の開口面から上に突出したカーボンナノチューブ３２は、ＣＭＰ法によりゲート絶縁膜１７の溝の開口面と面一になるように加工され、その後、全面に層間絶縁膜２２が形成される。層間絶縁膜２２は、リソグラフィ法により、ソース層１４及び導電材３０等に接続する開口を有するようにパターニングされる。以降は、第１の実施形態と同様に、上側には、導電膜３０と接続するゲート引出電極２３、及びソース層１４及びコンタクト層１５と接続するソース電極２５が形成され、下側には、ドレイン層１１と接続するドレイン電極２７が形成され、図４に示す半導体装置２が完成する。
【００４７】
上述したように、半導体装置２は、ゲートトレンチ１６を有し、ゲートトレンチ１６の内面に形成されたゲート絶縁膜１７の溝の開口幅の広い側の側面に導電膜３０及び触媒層３１が形成され、密に分布した粒子状の触媒層３１を起点として成長したカーボンナノチューブ３２が横方向に密に分布し、導電膜３０がゲート引出電極２３に接続された構造を有する。カーボンナノチューブ３２は金属的性質を有し、低抵抗のゲート電極３３が形成されている。
【００４８】
半導体装置２は、導電膜３０が多結晶シリコンで形成されているので、ゲート電極３３の抵抗が半導体装置１のゲート電極２１より多少大きくなるものの、第１の実施形態の半導体装置１が有する効果とほぼ同様な効果を有している。半導体装置１はグラフェンを形成する工程を必要としたが、半導体装置２は、グラフェン形成の必要がない分、製造工程の短縮が可能である。
【００４９】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００５０】
例えば、実施形態では、第１導電型がｎ型、第２導電型がｐ型である例を説明したが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
【００５１】
また、実施形態では、カーボンナノチューブで構成されたゲート電極をＭＯＳＦＥＴに適用する例で説明したが、ＩＧＢＴ等の半導体装置に対しても適用可能である。
【００５２】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  第１の半導体領域と、前記第１の半導体領域の主面に配設され、前記第１の半導体領域よりも不純物濃度が低い第１導電型の第２の半導体領域と、前記第２の半導体領域上に配設された第２導電型の第３の半導体領域と、前記第３の半導体領域の表面領域に配設され、前記第２の半導体領域よりも不純物濃度が高い第１導電型の第４の半導体領域と、前記第４および第３の半導体領域を貫通し、前記第２の半導体領域に達する深さを有し、開口幅が第１の方向に狭く前記第１の方向と垂直な第２の方向に広い溝部と、前記溝部を形成する側面及び底面に沿って配設された溝状の絶縁膜と、前記第１の方向または前記第２の方向の互いに対向する前記絶縁膜の内側の側面に設けられた触媒層と、溝状の前記絶縁膜内に、前記触媒層に接続されたカーボンナノチューブが配設されてなる電極とを備える半導体装置。
【００５３】
（付記２）  前記電極は、導電材を介して、前記第１の半導体領域とは反対側にある引出電極に接続されている付記１に記載の半導体装置。
【００５４】
（付記３）  前記導電材はグラフェンである付記２に記載の半導体装置。
【００５５】
（付記４）  前記導電材は、前記カーボンナノチューブとほぼ垂直に交差するように配設されている付記１に記載の半導体装置。
【００５６】
（付記５）  第１の半導体領域、前記第１の半導体領域の主面に配設され、前記第１の半導体領域よりも不純物濃度が低い第１導電型の第２の半導体領域、前記第２の半導体領域上に配設された第２導電型の第３の半導体領域、及び前記第３の半導体領域の表面領域に配設され、前記第２の半導体領域よりも不純物濃度が高い第１導電型の第４の半導体領域を有することになる半導体基板において、前記第４及び第３の半導体領域となる領域を貫通し、前記第２の半導体領となる領域に達する深さを有する溝部を形成する工程と、少なくとも前記溝部の内面に沿って絶縁膜を形成する工程と、
溝状の前記絶縁膜の長手方向の側面に導電材を形成する工程と、前記導電材の表面に触媒層を形成する工程と、前記触媒層に接続したカーボンナノチューブを長手方向に沿って、先端が擦れ違うように成長させる半導体装置の製造方法。
【符号の説明】
【００５７】
１、２  半導体装置
１１  ドレイン層
１２  ドリフト層
１３  ベース層
１４  ソース層
１５  コンタクト層
１６  ゲートトレンチ
１７  ゲート絶縁膜
１８、３１、３１ａ  触媒層
１９、３２  カーボンナノチューブ
２０、３０  導電材
３０ａ  多結晶シリコン
２１、３３  ゲート電極
２２  層間絶縁膜
２３  ゲート引出電極
２５  ソース電極
２７  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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