(57)【要約】【課題】表面欠陥の発生を抑制でき、順方向電圧の増大を防止できるバイポーラ半導体装置を提供する。【解決手段】このゲートターンオフサイリスタで、ボンディングワイヤ２３はメサ型のｐ型のアノードエミッタ層４の第１の方向(長手方向)Ｐに延在している。よって、ワイヤボンディング時の超音波と加重の力はボンディングワイヤ２３からアノード電極１２を経由して各メサ型のｐ型のアノードエミッタ層４の第１の方向(長手方向)Ｐの端部であると共に第２の方向(短手方向)Ｓに延在している端部４Ｃ,４Ｄに加わる。よって、ワイヤボンディング時の超音波と加重の力によって各メサ型のｐ型のアノードエミッタ層４に生じる表面欠陥２５は、メサ型のｐ型のアノードエミッタ層４の第１の方向Ｐに延在している端部４Ａ,４Ｂに比べて寸法が短い端部４Ｃ,４Ｄに発生する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ワイドギャップ半導体材料で作製された基板に形成した第１の導電型の第１の半導体層と、
上記第１の半導体層の上に凸型に形成され、かつ、上記第１の半導体層の上面に沿った第１の方向の寸法が上記第１の半導体層の上面に沿って上記第１の方向と交差している第２の方向の寸法よりも長い第２の導電型の第２の半導体層と、
上記凸型の第２の導電型の第２の半導体層上に形成されている電極と、
上記電極に接続されていると共に上記第１の方向に延在しているボンディングワイヤとを備えることを特徴とするバイポーラ半導体装置。
【請求項２】
請求項１に記載のバイポーラ半導体装置において、
上記凸型の第２の導電型の第２の半導体層は、上記第２の方向に複数配列されていることを特徴とするバイポーラ半導体装置。
【請求項３】
請求項１または２に記載のバイポーラ半導体装置において、
上記ワイドギャップ半導体材料は炭化けい素であることを特徴とするバイポーラ半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、表面欠陥を抑制して順方向電圧の増大を抑制できるバイポーラ半導体装置に関する。
【背景技術】
【０００２】
従来、バイポーラ半導体装置としては、図６の断面図に示すようなゲートターンオフサイリスタがある(特許文献１(特開２００９−０５５０６３号公報)参照)。このゲートターンオフサイリスタは、カソード電極１２１を下面に有する高不純物濃度のｎ型ＳｉＣのカソードエミッタ層１０１の上に、低不純物濃度のｐ型ＳｉＣのベース層１０２が形成されている。このｐ型ベース層１０２の上にｎ型ベース層１０３が形成されている。このｎ型ベース層１０３上にメサ型のｐ型アノードエミッタ層１０４が形成されている。さらに、このメサ型のアノードエミッタ層１０４から露出したｎ型ベース層１０３の部分にｎ型のゲートコンタクト領域１０６がイオン注入によりアノードエミッタ層１０４を取り囲むように形成されている。図５の平面図に示すように、アノードエミッタ層１０４上にアノード電極１２０が形成される。
【０００３】
また、このゲートターンオフサイリスタは、メサ型のアノードエミッタ層１０４は、ｎ型ベース層１０３の上面に沿って或る方向に２列に複数形成されている。そして、上記アノード電極１２０は、各列の複数のメサ型のアノードエミッタ層１０４上に列方向に延在するように形成されている。また、ゲート電極１２２が、上記２列のメサ型のアノードエミッタ層１０４の間で列方向に延在している。このゲート電極１２２は、上記ｎ型のゲートコンタクト領域１０６上に形成されている。このゲート電極１２２には、ワイヤボンディングによってボンディングワイヤ１２４が接続されている。なお、図６の断面図では、上記アノード電極１２０およびゲート電極１２２を省略して描いている。
【０００４】
図５に示すように、上記アノード電極１２０にはワイヤボンディングによってボンディングワイヤ１２３が接続されている。このボンディングワイヤ１２３は、上記アノード電極１２０が延在している方向に延在している。つまり、上記ボンディングワイヤ１２３は、上記複数のアノードエミッタ層１０４が配列されている列方向に延在している。また、上記ボンディングワイヤ１２３は、アノードエミッタ層１０４の長手方向と直交する方向に延在している。
【０００５】
ところで、図７Ａの模式的な断面図に示すように、上記従来のゲートターンオフサイリスタでは、上記アノード電極１２０にボンディングワイヤ１２３をワイヤボンディングによって接続する際に、超音波と加重の力がボンディングワイヤ１２３からアノード電極１２０を経由して各アノードエミッタ層１０４の長手側の端部１０４Ａ,１０４Ｂに加わる。このため、図７Ｂの模式的な断面図に示すように、各アノードエミッタ層１０４の長手側の端部１０４Ａ,１０４Ｂの表面に表面欠陥(ハーフループ)１２５が形成される。そして、この表面欠陥１２５は、図７Ｃの模式的な断面図に示すように、エネルギーを吸収して面欠陥(積層欠陥)１２６に拡大することで電流の流れにくい領域が拡大し、これにより、上記欠陥での再結合が更に増大すると言ったメカニズムでもってオン電圧ドリフト(順方向電圧の増大)が発生する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−０５５０６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、この発明の課題は、表面欠陥の発生を抑制でき、順方向電圧の増大を防止できるバイポーラ半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、この発明のバイポーラ半導体装置は、ワイドギャップ半導体材料で作製された基板に形成した第１の導電型の第１の半導体層と、
上記第１の半導体層の上に凸型に形成され、かつ、上記第１の半導体層の上面に沿った第１の方向の寸法が上記第１の半導体層の上面に沿って上記第１の方向と交差している第２の方向の寸法よりも長い第２の導電型の第２の半導体層と、
上記凸型の第２の導電型の第２の半導体層上に形成されている電極と、
上記電極に接続されていると共に上記第１の方向に延在しているボンディングワイヤとを備えることを特徴としている。
【０００９】
この発明のバイポーラ半導体装置によれば、上記ボンディングワイヤは、凸型の第２の導電型の第２の半導体層の第１の方向(長手方向)に延在している。よって、ワイヤボンディング時の超音波と加重の力は上記ボンディングワイヤから上記電極を経由して凸型の第２の導電型の第２の半導体層の第１の方向(長手方向)の端部であると共に第２の方向(短手方向)に延在している端部に加わる。よって、ワイヤボンディング時の超音波と加重の力によって凸型の第２の導電型の第２の半導体層に生じる表面欠陥は、凸型の第２の導電型の第２の半導体層の第１の方向に延在している端部に比べて寸法が短い第２の方向に延在している端部に発生する。このため、本発明によれば、ワイヤボンディング時の超音波と加重の力に起因する表面欠陥が長手方向の端部に発生する従来例に比べて、表面欠陥を低減でき、順方向電圧の増大を抑制できる。
【００１０】
また、一実施形態のバイポーラ半導体装置では、上記凸型の第２の導電型の第２の半導体層は、上記第２の方向に複数配列されている。
【００１１】
この実施形態のバイポーラ半導体装置によれば、高出力化を図れる。
【００１２】
また、一実施形態のバイポーラ半導体装置では、上記ワイドギャップ半導体材料は炭化けい素である。
【００１３】
この実施形態によれば、絶縁破壊電界強度がシリコン(Ｓｉ)基板を用いた場合に比べて高くなり、高耐圧の用途に用いることが可能となる。
【発明の効果】
【００１４】
この発明のバイポーラ半導体装置によれば、ボンディングワイヤは、凸型の第２の導電型の第２の半導体層の第１の方向(長手方向)に延在している。よって、ワイヤボンディング時の超音波と加重の力は上記ボンディングワイヤから上記電極を経由して凸型の第２の導電型の第２の半導体層の第１の方向(長手方向)の端部であると共に第２の方向(短手方向)に延在している端部に加わる。よって、ワイヤボンディング時の超音波と加重の力によって凸型の第２の導電型の第２の半導体層に生じる表面欠陥は、凸型の第２の導電型の第２の半導体層の第１の方向に延在している端部に比べて寸法が短い第２の方向に延在している端部に発生する。このため、本発明によれば、ワイヤボンディング時の超音波と加重の力に起因する表面欠陥が長手方向に延在する端部に発生する従来例に比べて、表面欠陥を低減でき、順方向電圧の増大を抑制できる。
【図面の簡単な説明】
【００１５】
【図１】本発明のバイポーラ半導体装置の実施形態であるゲートターンオフサイリスタの平面図である。
【図２】図１のＡ‐Ａ’線断面図である。
【図３Ａ】上記実施形態のアノード電極にボンディングワイヤがワイヤボンディングされた状態を示す模式的な断面図である。
【図３Ｂ】上記ワイヤボンディング時にアノードエミッタ層に表面欠陥が生じる様子を示す模式的な断面図である。
【図３Ｃ】上記アノードエミッタ層に生じた表面欠陥から積層欠陥が生じる様子を示す模式的な断面図である。
【図４】上記実施形態のメサ型のアノードエミッタ層の形状及び配列状態を示す斜視図である。
【図５】従来のバイポーラ半導体装置としてのゲートターンオフサイリスタの平面図である。
【図６】図５のＡ‐Ａ’線断面図である。
【図７Ａ】上記従来のバイポーラ半導体装置のワイヤボンディング時の様子を示す模式図である。
【図７Ｂ】上記ワイヤボンディング時にアノードエミッタ層に表面欠陥が生じる様子を示す模式的な断面図である。
【図７Ｃ】上記アノードエミッタ層に生じた表面欠陥から積層欠陥が生じる様子を示す模式的な断面図である。
【発明を実施するための形態】
【００１６】
以下、この発明を図示の実施の形態により詳細に説明する。
【００１７】
図２に、この発明のバイポーラ半導体装置の実施形態としてのゲートターンオフサイリスタ(以下ＧＴＯという)の断面を示す。このＧＴＯは、カソード電極２１を下面に有する高不純物濃度のｎ型ＳｉＣのカソードエミッタ層１の上に、低不純物濃度のｐ型ＳｉＣのベース層２が形成されている。このｐ型ベース層２の上にｎ型ベース層３が形成されている。このｎ型ベース層３が、第１導電型の第１の半導体層をなす。そして、この第１の半導体層としてのｎ型ベース層３上に凸型の第２導電型の第２の半導体層としてのメサ型のｐ型アノードエミッタ層４が形成されている。さらに、このメサ型のアノードエミッタ層４から露出したｎ型ベース層３の部分にｎ型のゲートコンタクト領域６がイオン注入により形成されている。図１の平面図に示すように、このｎ型のゲートコンタクト領域６はアノードエミッタ層４を取り囲むように形成されている。上記アノードエミッタ層４上にアノード電極１２が形成される。
【００１８】
図４に示すように、上記メサ型のアノードエミッタ層４は、上記ｎ型ベース層３の上面に沿った第１の方向Ｐの寸法が上記ｎ型ベース層３の上面に沿って上記第１の方向Ｐと交差している第２の方向Ｓの寸法よりも長い。そして、上記メサ型のアノードエミッタ層４が上記第２の方向Ｓに複数配列されてなる列が間隔を隔てて上記第１の方向Ｐに２列配列されている。なお、図４では、アノード電極１２を省略している。
【００１９】
図１に示すように、上記アノード電極１２は、各列の複数のメサ型のアノードエミッタ層４上に列方向(第２の方向Ｓ)に延在するように形成されている。また、ゲート電極２２が、上記２列のメサ型のアノードエミッタ層４の間で列方向に延在している。このゲート電極２２は、上記ｎ型のゲートコンタクト領域６上に形成されている。このゲート電極２２には、ワイヤボンディングによってボンディングワイヤ２４が接続されている。なお、図２の断面図では、上記アノード電極１２およびゲート電極２２を省略して描いている。
【００２０】
図１に示すように、上記アノード電極１２にはワイヤボンディングによってボンディングワイヤ２３が接続されている。このボンディングワイヤ２３は、上記アノード電極１２が延在している第２の方向Ｓと直交する第１の方向Ｐに延在している。つまり、上記ボンディングワイヤ２３は、上記複数のアノードエミッタ層４が配列されている列方向と直交する方向に延在している。よって、上記ボンディングワイヤ２３は、アノードエミッタ層４の長手方向と直交する方向に延在している。上記長手方向が第１の方向Ｐであり、この第１の方向Ｐと直交する方向(短手方向)が第２の方向Ｓである。上記アノードエミッタ層４は上記第１の方向Ｐの寸法が上記第２の方向Ｓの寸法よりも長い。
【００２１】
この実施形態のＧＴＯの動作を以下に説明する。上記アノード電極１２の電位が上記カソード電極２１の電位よりも高い状態で、上記ゲート電極２２の電位を上記アノード電極１２の電位よりも低くして上記アノード電極１２と上記ゲート電極２２との間に順バイアス電圧を印加すると、上記アノード電極１２から上記ゲート電極２２に電流が流れる。この状態では、上記メサ型のアノードエミッタ層４からｎ型ベース層３にホールが注入されてｐ型のベース層２に入ると共に、電子がｎ型のカソードエミッタ層１からｐ型のベース層２に注入され、ＧＴＯはターンオンしてオン状態となる。一方、上記アノード電極１２と上記ゲート電極２２との間に逆バイアス電圧を印加し、上記カソード電極２１からアノード電極１２に流れる電子流を上記ゲート電極２２に分流すると、ＧＴＯはターンオフする。
【００２２】
この実施形態のＧＴＯによれば、上記ボンディングワイヤ２３は、メサ型のｐ型のアノードエミッタ層４の第１の方向Ｐ(長手方向)に延在している。よって、ワイヤボンディング時の超音波と加重の力は、図３Ａに示すように、上記ボンディングワイヤ２３から上記アノード電極１２を経由して各メサ型のｐ型のアノードエミッタ層４の第１の方向Ｐ(長手方向)の端部であると共に第２の方向Ｓ(短手方向)に延在している端部４Ｃ,４Ｄに加わる。よって、ワイヤボンディング時の超音波と加重の力によって各メサ型のｐ型のアノードエミッタ層４に生じる表面欠陥２５は、メサ型のアノードエミッタ層４の第１の方向Ｐに延在している端部４Ａ,４Ｂに比べて寸法が短い第２の方向Ｓに延在している端部４Ｃ,４Ｄに発生する。したがって、この実施形態によれば、ワイヤボンディング時の超音波と加重の力に起因する表面欠陥が長手方向に延在する端部に発生する従来例に比べて、表面欠陥を低減でき、表面欠陥２５から発生する積層欠陥２６を減少させることができて、順方向電圧の増大を抑制できる。
【００２３】
尚、上記実施形態では、上記メサ型のアノードエミッタ層４を複数備えたが、メサ型のアノードエミッタ層４を１つだけ備えてもよい。また、上記実施形態では、第２の方向Ｓに配列された複数のメサ型のアノードエミッタ層４からなる列を２列備えたが、１列だけ備えてもよく、３列以上備えてもよい。また、上記実施形態では、バイポーラ半導体装置がＧＴＯである場合を説明したが、ダイオード、バイポーラトランジスタ等の他のバイポーラ半導体装置にも本発明を適用可能である。また、上記実施形態では、第１導電型の第１の半導体層をｎ型ベース層３とし、凸型の第２導電型の第２の半導体層をメサ型のｐ型アノードエミッタ層４としたが、第１導電型の第１の半導体層をｐ型とし、第２導電型の第２の半導体層をｎ型としてもよい。また、上記実施形態では、炭化けい素(ＳｉＣ)基板を用いたバイポーラ半導体装置について説明したが、ダイヤモンド、ガリウムナイトライドなどの他のワイドギャップ半導体材料を用いたバイポーラ半導体装置にも本発明を適用可能である。
【産業上の利用可能性】
【００２４】
この発明のワイドギャップ バイポーラ半導体素子は、高耐圧でオン電圧が低いことから、通電損失を抑制でき、大電流での使用が可能となるので、一例として、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組み込まれて使用される電力制御装置に適用すると、スイッチング損失を低減でき、大電流での使用が可能となると共に信頼性を向上できる。
【符号の説明】
【００２５】
１  ｎ型ＳｉＣのカソードエミッタ層
２  ｐ型ＳｉＣのベース層
３  ｎ型ベース層
４  アノードエミッタ層
４Ａ,４Ｂ,４Ｃ,４Ｄ  端部
６  ｎ型ゲートコンタクト領域
１２  アノード電極
２１  カソード電極
２２  ゲート電極
２３,２４  ボンディングワイヤ
２５  表面欠陥
２６  積層欠陥
Ｐ  第１の方向
Ｓ  第２の方向
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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