(57)【要約】【課題】消費電力の抑制された半導体装置を提供する。【解決手段】第１のトランジスタと、第２のトランジスタと、第１のインバータ回路と、第２のインバータ回路とを有し、前記第１のトランジスタのゲートに、反転クロック信号が入力され、前記第２のトランジスタのゲートに、クロック信号が入力され、前記第１のトランジスタのソースまたはドレインの一方に、第１の配線が電気的に接続され、前記第１のトランジスタのソースまたはドレインの他方に、前記第１のインバータ回路の入力が電気的に接続され、前記第１のインバータ回路の出力に、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、前記第２のトランジスタのソースまたはドレインの他方に、前記第２のインバータ回路の入力が電気的に接続され、前記第２のインバータ回路の出力に、第２の配線が電気的に接続されている。【選択図】図１
2011151791.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、第１のインバータ回路と、第２のインバータ回路とを有し、
前記第１のトランジスタのゲートに、反転クロック信号が入力され、
前記第２のトランジスタのゲートに、クロック信号が入力され、
前記第１のトランジスタのソースまたはドレインの一方に、第１の配線が電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方に、前記第１のインバータ回路の入力が電気的に接続され、
前記第１のインバータ回路の出力に、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方に、前記第２のインバータ回路の入力が電気的に接続され、
前記第２のインバータ回路の出力に、第２の配線が電気的に接続されていることを特徴とする半導体装置。
【請求項２】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１のインバータ回路と、第２のインバータ回路とを有し、
前記第１のトランジスタのゲートに、反転クロック信号が入力され、
前記第２のトランジスタのゲートに、クロック信号が入力され、
前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートそれぞれに、リセット信号が入力され、
前記第１のトランジスタのソースまたはドレインの一方に、第１の配線が電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方に、前記第１のインバータ回路の入力が電気的に接続され、
前記第１のインバータ回路の出力に、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方に、前記第２のインバータ回路の入力が電気的に接続され、
前記第２のインバータ回路の出力に、第２の配線が電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方に、前記第１のインバータ回路の入力が電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方に、低電位電源線が電気的に接続され、
前記第４のトランジスタのソースまたはドレインの一方に、前記第２のインバータ回路の入力が電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方に、高電位電源線が電気的に接続されていることを特徴とする半導体装置。
【請求項３】
第１のトランジスタと、第２のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１のインバータ回路と、第２のインバータ回路とを有し、
前記第１のトランジスタのゲートに、反転クロック信号が入力され、
前記第２のトランジスタのゲートに、クロック信号が入力され、
前記第５のトランジスタのゲート及び前記第６のトランジスタのゲートそれぞれに、セット信号が入力され、
前記第１のトランジスタのソースまたはドレインの一方に、第１の配線が電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方に、前記第１のインバータ回路の入力が電気的に接続され、
前記第１のインバータ回路の出力に、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方に、前記第２のインバータ回路の入力が電気的に接続され、
前記第２のインバータ回路の出力に、第２の配線が電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方に、前記第１のインバータ回路の入力が電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方に、高電位電源線が電気的に接続され、
前記第６のトランジスタのソースまたはドレインの一方に、前記第２のインバータ回路の入力が電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方に、低電位電源線が電気的に接続されていることを特徴とする半導体装置。
【請求項４】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１のインバータ回路と、第２のインバータ回路とを有し、
前記第１のトランジスタのゲートに、反転クロック信号が入力され、
前記第２のトランジスタのゲートに、クロック信号が入力され、
前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートそれぞれに、リセット信号が入力され、
前記第５のトランジスタのゲート及び前記第６のトランジスタのゲートそれぞれに、セット信号が入力され、
前記第１のトランジスタのソースまたはドレインの一方に、第１の配線が電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方に、前記第１のインバータ回路の入力が電気的に接続され、
前記第１のインバータ回路の出力に、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方に、前記第２のインバータ回路の入力が電気的に接続され、
前記第２のインバータ回路の出力に、第２の配線が電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方に、前記第１のインバータ回路の入力が電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方に、低電位電源線が電気的に接続され、
前記第４のトランジスタのソースまたはドレインの一方に、前記第２のインバータ回路の入力が電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方に、高電位電源線が電気的に接続され、
前記第５のトランジスタのソースまたはドレインの一方に、前記第１のインバータ回路の入力が電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方に、前記高電位電源線が電気的に接続され、
前記第６のトランジスタのソースまたはドレインの一方に、前記第２のインバータ回路の入力が電気的に接続され、
前記第６のトランジスタのソースまたはドレインの他方に、前記低電位電源線が電気的に接続されていることを特徴とする半導体装置。
【請求項５】
第１のトランジスタと、第２のトランジスタと、第１のインバータ回路と、第２のインバータ回路と、一対の電極を有する第１の容量素子と、一対の電極を有する第２の容量素子とを有し、
前記第１のトランジスタのゲートに、反転クロック信号が入力され、
前記第２のトランジスタのゲートに、クロック信号が入力され、
前記第１のトランジスタのソースまたはドレインの一方に、第１の配線が電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方に、前記第１のインバータ回路の入力が電気的に接続され、
前記第１のインバータ回路の出力に、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方に、前記第２のインバータ回路の入力が電気的に接続され、
前記第２のインバータ回路の出力に、第２の配線が電気的に接続され、
前記第１の容量素子の一方の電極に、前記第１のインバータ回路の入力が電気的に接続され、
前記第１の容量素子の他方の電極に、低電位電源線が電気的に接続され、
前記第２の容量素子の一方の電極に、前記第２のインバータ回路の入力が電気的に接続され、
前記第２の容量素子の他方の電極に、前記低電位電源線が電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項２または請求項４において、前記第３のトランジスタ及び前記第４のトランジスタそれぞれは、キャリア濃度が１×１０１４／ｃｍ３未満である酸化物半導体層を有することを特徴とする半導体装置。
【請求項７】
請求項３または４において、前記第５のトランジスタ及び前記第６のトランジスタそれぞれは、キャリア濃度が１×１０１４／ｃｍ３未満である酸化物半導体層を有することを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一において、前記第１のトランジスタ及び前記第２のトランジスタそれぞれは、キャリア濃度が１×１０１４／ｃｍ３未満である酸化物半導体層を有することを特徴とする半導体装置。
【請求項９】
請求項６乃至８のいずれか一において、前記酸化物半導体層は、バンドギャップが２ｅＶ以上であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一において、前記第１のインバータ回路及び前記第２のインバータ回路それぞれは、ＣＭＯＳインバータ回路であることを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一において、前記半導体装置は、フリップフロップであることを特徴とする半導体装置。
【請求項１２】
請求項１乃至１１のいずれか一に記載の半導体装置を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示する発明は、半導体装置に関する。特に、論理回路の１つであるフリップフロップに関する。
【背景技術】
【０００２】
近年、電子機器は、環境への負荷を軽減するという時代の要請により、更なる低消費電力化が求められている。低消費電力化を果たすために、電子機器に搭載されている集積回路（例えば、ＬＳＩ：Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の消費電力を低減することが解決策の一つとして挙げられる。
【０００３】
集積回路は、論理回路の１つであるフリップフロップを有している。フリップフロップの種類には、クロック信号のパルス毎にデータを取り込むような単純なフリップフロップだけでなく、リセット端子を有するフリップフロップや、セット端子を有するフリップフロップ、リセット端子及びセット端子を有するフリップフロップがある。これらのフリップフロップを構成するために、各フリップフロップは、データを保持する機能を有するラッチ回路を有している（例えば、特許文献１参照）。また、リセット端子を有するフリップフロップや、セット端子を有するフリップフロップ、リセット端子及びセット端子を有するフリップフロップは、さらにＮＡＮＤ回路等を有している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第４５５４４６７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、フリップフロップは、データを保持する機能を有するラッチ回路や、ＮＡＮＤ回路等を有している。そして、ラッチ回路やＮＡＮＤ回路を構成するために多数のトランジスタが用いられているため、消費電力の低減が困難である。
【０００６】
本発明の一態様は、上記課題を鑑みてなされたものであり、消費電力を低減したフリップフロップを提供することを課題の一つとする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１のインバータ回路と、第２のインバータ回路とを有し、前記第１のトランジスタのゲートに、反転クロック信号が入力され、前記第２のトランジスタのゲートに、クロック信号が入力され、前記第１のトランジスタのソースまたはドレインの一方に、第１の配線が電気的に接続され、前記第１のトランジスタのソースまたはドレインの他方に、前記第１のインバータ回路の入力が電気的に接続され、前記第１のインバータ回路の出力に、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、前記第２のトランジスタのソースまたはドレインの他方に、前記第２のインバータ回路の入力が電気的に接続され、前記第２のインバータ回路の出力に、第２の配線が電気的に接続されていることを特徴とする半導体装置である。
【０００８】
また、本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第１のインバータ回路と、第２のインバータ回路とを有し、前記第１のトランジスタのゲートに、反転クロック信号が入力され、前記第２のトランジスタのゲートに、クロック信号が入力され、前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートそれぞれに、リセット信号が入力され、前記第１のトランジスタのソースまたはドレインの一方に、第１の配線が電気的に接続され、前記第１のトランジスタのソースまたはドレインの他方に、前記第１のインバータ回路の入力が電気的に接続され、前記第１のインバータ回路の出力に、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、前記第２のトランジスタのソースまたはドレインの他方に、前記第２のインバータ回路の入力が電気的に接続され、前記第２のインバータ回路の出力に、第２の配線が電気的に接続され、前記第３のトランジスタのソースまたはドレインの一方に、前記第１のインバータ回路の入力が電気的に接続され、前記第３のトランジスタのソースまたはドレインの他方に、低電位電源線が電気的に接続され、前記第４のトランジスタのソースまたはドレインの一方に、前記第２のインバータ回路の入力が電気的に接続され、前記第４のトランジスタのソースまたはドレインの他方に、高電位電源線が電気的に接続されていることを特徴とする半導体装置である。
【０００９】
また、本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１のインバータ回路と、第２のインバータ回路とを有し、前記第１のトランジスタのゲートに、反転クロック信号が入力され、前記第２のトランジスタのゲートに、クロック信号が入力され、前記第５のトランジスタのゲート及び前記第６のトランジスタのゲートそれぞれに、セット信号が入力され、前記第１のトランジスタのソースまたはドレインの一方に、第１の配線が電気的に接続され、前記第１のトランジスタのソースまたはドレインの他方に、前記第１のインバータ回路の入力が電気的に接続され、前記第１のインバータ回路の出力に、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、前記第２のトランジスタのソースまたはドレインの他方に、前記第２のインバータ回路の入力が電気的に接続され、前記第２のインバータ回路の出力に、第２の配線が電気的に接続され、前記第５のトランジスタのソースまたはドレインの一方に、前記第１のインバータ回路の入力が電気的に接続され、前記第５のトランジスタのソースまたはドレインの他方に、高電位電源線が電気的に接続され、前記第６のトランジスタのソースまたはドレインの一方に、前記第２のインバータ回路の入力が電気的に接続され、前記第６のトランジスタのソースまたはドレインの他方に、低電位電源線が電気的に接続されていることを特徴とする半導体装置である。
【００１０】
また、本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、第１のインバータ回路と、第２のインバータ回路とを有し、前記第１のトランジスタのゲートに、反転クロック信号が入力され、前記第２のトランジスタのゲートに、クロック信号が入力され、前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートそれぞれに、リセット信号が入力され、前記第５のトランジスタのゲート及び前記第６のトランジスタのゲートそれぞれに、セット信号が入力され、前記第１のトランジスタのソースまたはドレインの一方に、第１の配線が電気的に接続され、前記第１のトランジスタのソースまたはドレインの他方に、前記第１のインバータ回路の入力が電気的に接続され、前記第１のインバータ回路の出力に、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、前記第２のトランジスタのソースまたはドレインの他方に、前記第２のインバータ回路の入力が電気的に接続され、前記第２のインバータ回路の出力に、第２の配線が電気的に接続され、前記第３のトランジスタのソースまたはドレインの一方に、前記第１のインバータ回路の入力が電気的に接続され、前記第３のトランジスタのソースまたはドレインの他方に、低電位電源線が電気的に接続され、前記第４のトランジスタのソースまたはドレインの一方に、前記第２のインバータ回路の入力が電気的に接続され、前記第４のトランジスタのソースまたはドレインの他方に、高電位電源線が電気的に接続され、前記第５のトランジスタのソースまたはドレインの一方に、前記第１のインバータ回路の入力が電気的に接続され、前記第５のトランジスタのソースまたはドレインの他方に、前記高電位電源線が電気的に接続され、前記第６のトランジスタのソースまたはドレインの一方に、前記第２のインバータ回路の入力が電気的に接続され、前記第６のトランジスタのソースまたはドレインの他方に、前記低電位電源線が電気的に接続されていることを特徴とする半導体装置である。
【００１１】
また、本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第１のインバータ回路と、第２のインバータ回路と、一対の電極を有する第１の容量素子と、一対の電極を有する第２の容量素子とを有し、前記第１のトランジスタのゲートに、反転クロック信号が入力され、前記第２のトランジスタのゲートに、クロック信号が入力され、前記第１のトランジスタのソースまたはドレインの一方に、第１の配線が電気的に接続され、前記第１のトランジスタのソースまたはドレインの他方に、前記第１のインバータ回路の入力が電気的に接続され、前記第１のインバータ回路の出力に、前記第２のトランジスタのソースまたはドレインの一方が電気的に接続され、前記第２のトランジスタのソースまたはドレインの他方に、前記第２のインバータ回路の入力が電気的に接続され、前記第２のインバータ回路の出力に、第２の配線が電気的に接続され、前記第１の容量素子の一方の電極に、前記第１のインバータ回路の入力が電気的に接続され、前記第１の容量素子の他方の電極に、低電位電源線が電気的に接続され、前記第２の容量素子の一方の電極に、前記第２のインバータ回路の入力が電気的に接続され、前記第２の容量素子の他方の電極に、前記低電位電源線が電気的に接続されていることを特徴とする半導体装置である。
【００１２】
また、本発明の一態様は、前記第３のトランジスタ及び前記第４のトランジスタそれぞれは、キャリア濃度が１×１０１４／ｃｍ３未満である酸化物半導体層を有することを特徴とする。
【００１３】
また、本発明の一態様は、前記第５のトランジスタ及び前記第６のトランジスタそれぞれは、キャリア濃度が１×１０１４／ｃｍ３未満である酸化物半導体層を有することを特徴とする。
【００１４】
また、本発明の一態様は、前記第１のトランジスタ及び前記第２のトランジスタそれぞれは、キャリア濃度が１×１０１４／ｃｍ３未満である酸化物半導体層を有することを特徴とする。
【００１５】
また、本発明の一態様は、前記酸化物半導体層は、バンドギャップが２ｅＶ以上であることを特徴とする。
【００１６】
また、本発明の一態様は、前記第１のインバータ回路及び前記第２のインバータ回路それぞれは、ＣＭＯＳインバータ回路であることを特徴とする。
【００１７】
また、本発明の一態様は、前記半導体装置は、フリップフロップであることを特徴とする。このフリップフロップは、例えば、シフトレジスタの一段として用いることができる。また、表示装置の駆動回路の一部として用いることもできる。
【００１８】
また、本発明の一態様は、前記半導体装置を具備する電子機器である。
【００１９】
なお、トランジスタは、その構造上、ソースとドレインの区別が困難である。さらに、回路の動作によっては、電位の高低が入れ替わる場合もある。したがって、本明細書中では、ソースとドレインは特に特定せず、第１の電極（または第１端子）、第２の電極（または第２端子）と記述することがある。例えば、第１の電極がソースである場合には、第２の電極とはドレインを指し、逆に第１の電極がドレインである場合には、第２の電極とはソースを指すものとする。
【００２０】
また、本明細書において、「ＡとＢとが接続されている」と記載する場合は、ＡとＢとが電気的に接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟んで接続されている場合）と、ＡとＢとが機能的に接続されている場合（つまり、ＡとＢとの間に別の回路を挟んで機能的に接続されている場合）と、ＡとＢとが直接接続されている場合（つまり、ＡとＢとの間に別の素子や別の回路を挟まずに接続されている場合）とを含むものとする。なお、Ａ、Ｂは、それぞれ対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層等）であるものとする。
【００２１】
また、本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。例えば、「第１のトランジスタ」と本明細書で記載していても、他の構成要素と混同を生じない範囲において「第２のトランジスタ」と読み替えることが可能である。
【発明の効果】
【００２２】
本発明の一態様は、ラッチ回路を用いずにフリップフロップを構成することができるため、フリップフロップに用いるトランジスタの数を削減することができる。この結果、消費電力を低減することができる。また、トランジスタの数を削減することにより、集積回路におけるフリップフロップの占有面積を縮小することができる。
【００２３】
また、本発明の一態様は、フリップフロップの有するトランジスタとして、キャリア濃度が１×１０１４／ｃｍ３未満である酸化物半導体を有するトランジスタを用いている。すなわち、オフ電流の極めて少ないトランジスタを用いることで、ラッチ回路を設けることなくフリップフロップを構成することができる。
【図面の簡単な説明】
【００２４】
【図１】フリップフロップの構成の一例を示す図。
【図２】フリップフロップのタイミングチャートを示す図。
【図３】フリップフロップの構成の一例を示す図。
【図４】フリップフロップのタイミングチャートを示す図。
【図５】フリップフロップの構成の一例を示す図。
【図６】フリップフロップのタイミングチャートを示す図。
【図７】フリップフロップの構成の一例を示す図。
【図８】インバータを示す図。
【図９】トランジスの一例を示す平面図及び断面図。
【図１０】トランジスタの作製方法の一例を示す断面図。
【図１１】トランジスタの作製方法の一例を示す断面図。
【図１２】トランジスタの作製方法の一例を示す断面図。
【図１３】トランジスタの作製方法の一例を示す断面図。
【図１４】電子機器を示す図。
【図１５】電子機器を示す図。
【図１６】フリップフロップの構成の一例を示す図。
【発明を実施するための形態】
【００２５】
本発明の一態様に係る実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。従って、実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の一態様において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２６】
なお、以下に説明する実施の形態において、特に断りがない限り、本明細書に記載されている他の実施形態と適宜組み合わせて実施することが可能である。
【００２７】
（実施の形態１）
本実施の形態では、本発明の一態様であるフリップフロップの構成の一例について説明する。
【００２８】
図１に示すように、本実施の形態におけるフリップフロップは、第１のトランジスタ１００、第２のトランジスタ１０１、第１のインバータ回路１０２、及び第２のインバータ回路１０３を有する。
【００２９】
第１のトランジスタ１００のゲートは、反転クロック信号線として機能する配線に電気的に接続されている。すなわち、第１のトランジスタ１００のゲートには、配線を介して反転クロック信号ＣＫ＿Ｂが入力される。また、第２のトランジスタ１０１のゲートは、クロック信号線として機能する配線に電気的に接続されている。すなわち、第２のトランジスタ１０１のゲートには、配線を介してクロック信号ＣＫ（非反転クロック信号と呼ぶこともできる）が入力される。なお、クロック信号ＣＫと、反転クロック信号ＣＫ＿Ｂは、互いに同期した信号であり、クロック信号ＣＫを反転させた信号が反転クロック信号ＣＫ＿Ｂとなる。
【００３０】
第１のトランジスタ１００のソースまたはドレインの一方は、配線を介して入力端子２１に電気的に接続されている。入力端子２１は、フリップフロップの入力部に相当するものであり、データ信号が入力される。また、第１のトランジスタ１００のソースまたはドレインの他方は、配線を介して第１のインバータ回路１０２の入力に電気的に接続されている。また、第１のインバータ１０２の出力は、配線を介して第２のトランジスタ１０１のソースまたはドレインの一方に電気的に接続されている。また、第２のトランジスタ１０１のソースまたはドレインの他方は、配線を介して第２のインバータ回路１０３の入力に電気的に接続されている。また、第２のインバータ１０３の出力は、配線を介して出力端子２２に電気的に接続されている。なお、出力端子２２は、フリップフロップの出力部に相当する。
【００３１】
また、図１におけるＶＤＤは高電源電位を指し、ＶＳＳは低電源電位を指す。本明細書において、「高電源電位ＶＤＤ」とは基準電位より高い電位のことを指し、「低電源電位ＶＳＳ」とは基準電位以下の電位（例えば、グラウンド電位）のことを指す。そして、高電源電位ＶＤＤをトランジスタ等の素子に供給する配線を高電位電源線と呼び、低電源電位ＶＳＳをトランジスタ等の素子に供給する配線を低電位電源線と呼ぶ。なお、高電源電位と低電源電位との電位差は、フリップフロップが動作可能な程度であることが望ましい。
【００３２】
また、電圧とは、ある電位と、基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
【００３３】
次に、図１における第１のトランジスタ１００及び第２のトランジスタ１０１の特徴について説明する。
【００３４】
第１のトランジスタ１００及び第２のトランジスタ１０１は、チャネル形成領域に用いる半導体として、それぞれ高純度の酸化物半導体を用いている。ここで、本明細書における「高純度の酸化物半導体」は、酸化物半導体における水素が極力低減されているものであって、真性又は実質的に真性な半導体を指す。高純度の酸化物半導体の一例としては、キャリア濃度が１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、または６．０×１０１０／ｃｍ３未満である酸化物半導体が挙げられる。高純度の酸化物半導体をチャネル形成領域に用いたトランジスタは、シリコンをチャネル形成領域に用いたトランジスタ等に比較して、オフ電流が非常に小さいという特徴を有している。また、本実施の形態においては、高純度の酸化物半導体を用いた第１のトランジスタ１００及び第２のトランジスタ１０１は、共にｎチャネル型のトランジスタであるものとして以下説明する。
【００３５】
次に、図１における第１のインバータ回路１０２及び第２のインバータ回路１０３について説明する。
【００３６】
図１に示す第１のインバータ回路１０２及び第２のインバータ回路１０３は、ＣＭＯＳインバータである。ＣＭＯＳインバータは、ｎチャネル型のトランジスタとｐチャネル型のトランジスタを有する。そして、インバータ回路の入力信号はｎチャネル型のトランジスタのゲート及びｐチャネル型のトランジスタのゲートに入力され、ｎチャネル型のトランジスタのソースまたはドレインの一方は低電位電源線に電気的に接続され、ｐチャネル型のトランジスタのソースまたはドレインの一方は高電位電源線に電気的に接続される。また、ｎチャネル型のトランジスタのソースまたはドレインの他方は、ｐチャネル型のトランジスタのソースまたはドレインの他方と電気的に接続され、ｎチャネル型のトランジスタのソースまたはドレインの他方と、ｐチャネル型のトランジスタのソースまたはドレインの他方との間における配線の電位が、インバータ回路の出力信号となる。
【００３７】
ＣＭＯＳインバータの有するｐチャネル型のトランジスタは、シリコン層をチャネル形成領域に用いたトランジスタで構成することが好ましい。また、ＣＭＯＳインバータの有するｎチャネル型のトランジスタは、シリコン層をチャネル形成領域に用いたトランジスタで構成してもよいし、高純度の酸化物半導体層をチャネル形成領域に用いたトランジスタで構成してもよい。
【００３８】
なお、図１においては、第１のインバータ回路１０２及び第２のインバータ回路１０３としてＣＭＯＳインバータを用いたものを示しているが、本発明はこの構成に限定されない。すなわち、図１における第１のインバータ回路１０２及び第２のインバータ回路１０３は、図８に示す論理記号であるインバータ１２０にそれぞれ置換することができる。
【００３９】
次に、図１に示すフリップフロップの動作について図２を用いて説明する。具体的には、図１に示すフリップフロップが入力データを保持し、保持したデータを出力するまでの動作をタイミングチャートを用いて説明する。図２において、Ｄは入力端子２１に入力されるデータ信号（またはフリップフロップの入力信号）を表し、ＳＭは第１のインバータ回路１０２の出力と第２のトランジスタ１０１のソースまたはドレインの一方との間における配線の電位（図１におけるＭ点の電位）を表し、Ｑは出力端子２２に出力される信号（第２のインバータ回路１０３の出力信号またはフリップフロップの出力信号）を表す。
【００４０】
時間２０００に到達すると、第１のトランジスタ１００のゲートに入力される反転クロック信号ＣＫ＿Ｂが高電位となるため、第１のトランジスタ１００のソースとドレイン間が導通し、データ信号Ｄが第１のインバータ回路１０２に入力される。第１のインバータ回路１０２は、データ信号Ｄを反転した電位ＳＭをＭ点に出力する。
【００４１】
時間２０００から時間２００１に至るまでの期間は、反転クロック信号ＣＫ＿Ｂが高電位であるため、第１のトランジスタ１００のソースとドレイン間は導通したままであり、データ信号Ｄが低電位から高電位に変化すると、Ｍ点の電位ＳＭは高電位から低電位に変化する。この間、クロック信号ＣＫは低電位であるため、第２のトランジスタ１０１のソースとドレイン間は非導通となっている。この結果、Ｍ点における電位の変化に依らず、第２のインバータ回路１０３の出力信号、すなわちフリップフロップの出力信号Ｑの電位は変化しない。
【００４２】
時間２００１に到達すると、反転クロック信号ＣＫ＿Ｂが低電位となるため、第１のトランジスタ１００のソースとドレイン間が非導通となり、第１のトランジスタ１００のソースまたはドレインの他方と第１のインバータ回路１０２の入力との間における配線の電位（図１におけるＬ点の電位）は、非導通となる直前の電位である高電位を保持したまま、いずれにも導通しない浮遊状態（フローティング状態）となる。
【００４３】
ここで、上述したように、第１のトランジスタ１００は高純度の酸化物半導体層を有しており、オフ電流が非常に小さいという特徴を有している。このため、第１のトランジスタ１００を介して生じるＬ点の電位の変動は極めて少ない。この結果、第１のトランジスタ１００のソースまたはドレインの他方と第１のインバータ回路１０２の入力とを電気的に接続する配線により、データ信号Ｄの電位、すなわちフリップフロップの入力データを記憶することができる。そして、第１のインバータ回路１０２は、この配線で保持している高電位の信号を反転し、低電位の電位ＳＭをＭ点に出力し続ける。
【００４４】
また、時間２００１に到達すると、反転クロック信号ＣＫ＿Ｂが低電位となると同時にクロック信号ＣＫが高電位となるため、第２のトランジスタ１０１のソースとドレイン間が導通し、Ｍ点の電位ＳＭが第２のインバータ回路１０３に入力される。第２のインバータ回路１０３は、Ｍ点の電位ＳＭを反転し、第１のトランジスタ１００のソースまたはドレインの他方と第１のインバータ回路１０２の入力とを電気的に接続する配線により保持されているＬ点の電位と同じ高電位の信号をフリップフロップの出力信号Ｑとして出力する。
【００４５】
次に、時間２００２に到達すると、再び反転クロック信号ＣＫ＿Ｂが高電位となるため、第１のトランジスタ１００のソースとドレイン間が導通し、データ信号Ｄが第１のインバータ回路１０２に入力される。また同時に、クロック信号ＣＫが低電位となるため、第２のトランジスタ１０１のソースとドレイン間は非導通となり、第２のトランジスタ１０１のソースまたはドレインの他方と第２のインバータ回路１０３の入力との間における配線の電位（図１におけるＮ点の電位）は、非導通となる直前の電位である低電位を保持したまま、いずれにも導通しない浮遊状態（フローティング状態）となる。
【００４６】
ここで、第１のトランジスタ１００と同様に、第２のトランジスタ１０１は高純度の酸化物半導体層を有しており、オフ電流が非常に小さいという特徴を有している。このため、第２のトランジスタ１０１を介して生じるＮ点の電位の変動は極めて少ない。この結果、第２のトランジスタ１０１のソースまたはドレインの他方と第２のインバータ回路１０３の入力とを電気的に接続する配線により、時間２００１から時間２００２に到達する期間中に記憶した入力データを、時間２００２から時間２００３に到達するまでの期間に亘って保持することができる。このため、データ信号Ｄの電位が変化してＭ点の電位が変化したとしても、フリップフロップの出力信号Ｑの電位は変化しない。
【００４７】
以上で説明したように、本実施の形態におけるフリップフロップは、クロック信号ＣＫが高電位であり、反転クロック信号ＣＫ＿Ｂが低電位である期間においては、第１のトランジスタ１００のソースまたはドレインの他方と第１のインバータ回路１０２の入力とを電気的に接続する配線により入力データを保持し、そのデータを出力している。また、クロック信号ＣＫが低電位であり、反転クロック信号ＣＫ＿Ｂが高電位である期間においては、第２のトランジスタ１０１のソースまたはドレインの他方と第２のインバータ回路１０３の入力とを電気的に接続する配線により入力データを保持し、そのデータを出力している。これにより、本実施の形態におけるフリップフロップは、クロック信号の１サイクルの間、入力データを保持し出力することができる。
【００４８】
本実施の形態においては、オフ電流が極めて小さいという特徴を有する、高純度の酸化物半導体層を含むトランジスタを用いている。このため、ラッチ回路を用いることなくフリップフロップを構成することができる。この結果、フリップフロップを構成するトランジスタの数を大幅に削減することが可能となるため、フリップフロップの消費電力を削減することができる。また、フリップフロップの占有面積を縮小することができる。
【００４９】
（実施の形態２）
本実施の形態では、実施の形態１で説明したフリップフロップとは別の構成の一例について説明する。
【００５０】
図３に示すように、本実施の形態におけるフリップフロップは、第１のトランジスタ１００、第１のインバータ回路１０２、第２のトランジスタ１０１、第２のインバータ回路１０３、第３のトランジスタ１０４、及び第４のトランジスタ１０５を有する。なお、実施の形態１で説明したフリップフロップと比較すると、第３のトランジスタ１０４及び第４のトランジスタ１０５を有している点で相違しているが、その他の部分については共通している。共通点については実施の形態１を参照することができるので、本実施の形態では共通点についての説明を省略する。
【００５１】
第３のトランジスタ１０４のゲート及び第４のトランジスタ１０５のゲートそれぞれは、リセット信号線として機能する配線を介してリセット端子２３に電気的に接続されている。すなわち、第３のトランジスタ１０４のゲート及び第４のトランジスタ１０５のゲートそれぞれには、配線を介してリセット信号が入力される。
【００５２】
第３のトランジスタ１０４のソースまたはドレインの一方は、配線を介して第１のインバータ１０２の入力に電気的に接続されている。すなわち、第３のトランジスタ１０４のソースまたはドレインの一方の電位は、Ｌ点の電位と等しい。また、第３のトランジスタ１０４のソースまたはドレインの他方は、低電位電源線と電気的に接続されている。また、第４のトランジスタ１０５のソースまたはドレインの一方は、配線を介して第２のインバータ１０３の入力に電気的に接続されている。すなわち、第４のトランジスタ１０５のソースまたはドレインの一方の電位は、Ｎ点の電位と等しい。また、第４のトランジスタ１０５のソースまたはドレインの他方は、高電位電源線と電気的に接続されている。
【００５３】
なお、図３においては、第１のインバータ回路１０２及び第２のインバータ回路１０３としてＣＭＯＳインバータを用いたものを示しているが、本発明はこの構成に限定されない。すなわち、図３における第１のインバータ回路１０２及び第２のインバータ回路１０３は、図８に示す論理記号であるインバータ１２０にそれぞれ置換することができる。
【００５４】
次に、図３における第３のトランジスタ１０４及び第４のトランジスタ１０５の特徴について説明する。
【００５５】
第３のトランジスタ１０４及び第４のトランジスタ１０５は、チャネル形成領域に用いる半導体として、それぞれ高純度の酸化物半導体を用いている。すなわち、本実施の形態においては、第１乃至第４のトランジスタ１００、１０１、１０４、１０５は、チャネル形成領域に用いる半導体として、それぞれ高純度の酸化物半導体が用いられている。上述したように、高純度の酸化物半導体をチャネル形成領域に用いたトランジスタは、シリコンをチャネル形成領域に用いたトランジスタ等に比較して、オフ電流が非常に小さいという特徴を有している。また、本実施の形態においては、高純度の酸化物半導体を用いた第１乃至第４のトランジスタ１００、１０１、１０４、１０５は、それぞれｎチャネル型のトランジスタであるものとして以下説明する。
【００５６】
次に、図３に示すフリップフロップの動作について図４を用いて説明する。具体的には、図３に示すフリップフロップに対してリセット信号を入力することによりフリップフロップをリセット状態とした後、入力データを保持し、保持したデータを出力するまでの動作をタイミングチャートを用いて説明する。なお、図４において、Ｒはリセット端子２３に入力されるリセット信号を表す。
【００５７】
時間１９９８以降に、リセット信号Ｒがリセットの有効を示す高電位となるため、第３のトランジスタ１０４のソースとドレイン間が導通し、低電源電位の信号が第１のインバータ回路１０２に入力される。第１のインバータ回路１０２は、低電位の信号を反転し、高電位の信号をＭ点に出力する。時間１９９９に至るまでは、反転クロック信号ＣＫ＿Ｂの電位の変化による第１のトランジスタ１００の導通、非導通にかかわらず、Ｍ点の信号ＳＭは高電位のまま変化しない。また、第４のトランジスタ１０５のソースとドレイン間が導通し、高電源電位の信号が第２のインバータ回路１０３に入力される。第２のインバータ回路１０３は、高電位の信号を反転し、低電位の信号をフリップフロップの出力信号Ｑとして出力する。このように、時間１９９８以降から時間１９９９に至るまでは、リセット信号Ｒがリセットの有効を示す高電位となるため、クロック信号ＣＫの電位の変化による第２のトランジスタ１０１の導通、非導通にかかわらず、フリップフロップの出力信号Ｑは低電位のまま変化せず、フリップフロップはリセット状態となる。
【００５８】
時間１９９８から充分に時間が経過した時間１９９９以降に、リセット信号Ｒがリセットの無効を示す低電位となり、第３のトランジスタ１０４及び第４のトランジスタ１０５のソースとドレイン間が非導通となる。ここで、上述したように、第３のトランジスタ１０４及び第４のトランジスタ１０５は、高純度の酸化物半導体層を有しており、オフ電流が非常に小さいという特徴を有している。このため、第３のトランジスタ１０４を介して生じるＬ点の電位の変動を極めて少なくすることができるとともに、第４のトランジスタ１０５を介して生じるＮ点の電位の変動を極めて少なくすることができ、リセット状態でない期間においても通常のフリップフロップの動作に支障を生じない。
【００５９】
時間２０００以降の動作においては、第３のトランジスタ１０４及び第４のトランジスタ１０５のソースとドレイン間が非導通となるため、実施の形態１で述べたフリップフロップの動作を参照することができる。
【００６０】
以上で説明したように、本実施の形態におけるフリップフロップは、リセット信号Ｒによりゲートが制御される第３のトランジスタ１０４及び第４のトランジスタ１０５を有している。このため、フリップフロップのリセットを行うことができる。
【００６１】
また、本実施の形態においては、オフ電流が極めて小さいという特徴を有する、高純度の酸化物半導体層を含むトランジスタを用いている。この結果、リセット端子を有するフリップフロップを構成するトランジスタの数を大幅に削減することが可能となるため、リセット端子を有するフリップフロップの消費電力を削減することができる。また、リセット端子を有するフリップフロップの占有面積を縮小することができる。
【００６２】
（実施の形態３）
本実施の形態では、実施の形態１で説明したフリップフロップとは別の構成の一例について説明する。
【００６３】
図５に示すように、本実施の形態におけるフリップフロップは、第１のトランジスタ１００、第１のインバータ回路１０２、第２のトランジスタ１０１、第２のインバータ回路１０３、第５のトランジスタ１０６、及び第６のトランジスタ１０７を有する。なお、実施の形態１で説明したフリップフロップと比較すると、第５のトランジスタ１０６及び第６のトランジスタ１０７を有している点で相違しているが、その他の部分については共通している。共通点については実施の形態１を参照することができるので、本実施の形態では共通点についての説明を省略する。
【００６４】
第５のトランジスタ１０６のゲート及び第６のトランジスタ１０７のゲートそれぞれは、セット信号線として機能する配線を介してセット端子２４に電気的に接続されている。すなわち、第５のトランジスタ１０６のゲート及び第６のトランジスタ１０７のゲートそれぞれには、配線を介してセット信号が入力される。
【００６５】
第５のトランジスタ１０６のソースまたはドレインの一方は、配線を介して第１のインバータ１０２の入力に電気的に接続されている。すなわち、第５のトランジスタ１０６のソースまたはドレインの一方の電位は、Ｌ点の電位と等しい。また、第５のトランジスタ１０６のソースまたはドレインの他方は、高電位電源線と電気的に接続されている。また、第６のトランジスタ１０７のソースまたはドレインの一方は、配線を介して第２のインバータ１０３の入力に電気的に接続されている。すなわち、第６のトランジスタ１０７のソースまたはドレインの一方の電位は、Ｎ点の電位と等しい。また、第６のトランジスタ１０７のソースまたはドレインの他方は、低電位電源線と電気的に接続されている。
【００６６】
なお、図５においては、第１のインバータ回路１０２及び第２のインバータ回路１０３としてＣＭＯＳインバータを用いたものを示しているが、本発明はこの構成に限定されない。すなわち、図５における第１のインバータ回路１０２及び第２のインバータ回路１０３は、図８に示す論理記号であるインバータ１２０にそれぞれ置換することができる
【００６７】
次に、図５における第５のトランジスタ１０６及び第６のトランジスタ１０７の特徴について説明する。
【００６８】
第５のトランジスタ１０６及び第６のトランジスタ１０７は、チャネル形成領域に用いる半導体として、それぞれ高純度の酸化物半導体を用いている。すなわち、本実施の形態においては、第１のトランジスタ１００、第２のトランジスタ１０１、第５のトランジスタ１０６、及び第６のトランジスタ１０７は、チャネル形成領域に用いる半導体として、それぞれ高純度の酸化物半導体が用いられている。上述したように、高純度の酸化物半導体をチャネル形成領域に用いたトランジスタは、シリコンをチャネル形成領域に用いたトランジスタ等に比較して、オフ電流が非常に小さいという特徴を有している。また、本実施の形態においては、高純度の酸化物半導体を用いた第１のトランジスタ１００、第２のトランジスタ１０１、第５のトランジスタ１０６、及び第６のトランジスタ１０７は、それぞれｎチャネル型のトランジスタであるものとして以下説明する。
【００６９】
次に、図５に示すフリップフロップの動作について図６を用いて説明する。具体的には、図５に示すフリップフロップに対してセット信号を入力することによりフリップフロップをセット状態とした後、入力データを保持し、保持したデータを出力するまでの動作をタイミングチャートを用いて説明する。なお、図６において、Ｓはセット端子２４に入力されるセット信号を表す。
【００７０】
時間１９９８以降に、セット信号Ｓがセットの有効を示す高電位となるため、第５のトランジスタ１０６のソースとドレイン間が導通し、高電源電位の信号が第１のインバータ回路１０２に入力される。第１のインバータ回路１０２は、高電位の信号を反転し、低電位の信号をＭ点に出力する。時間１９９９に至るまでは、反転クロック信号ＣＫ＿Ｂの電位の変化による第１のトランジスタ１００の導通、非導通にかかわらず、Ｍ点の信号ＳＭは低電位のまま変化しない。また、第６のトランジスタ１０７のソースとドレイン間が導通し、低電源電位の信号が第２のインバータ回路１０３に入力される。第２のインバータ回路１０３は、低電位の信号を反転し、高電位の信号をフリップフロップの出力信号Ｑとして出力する。このように、時間１９９８以降から時間１９９９に至るまでは、セット信号Ｓがセットの有効を示す高電位となるため、クロック信号ＣＫの電位の変化による第２のトランジスタ１０１の導通、非導通にかかわらず、フリップフロップの出力信号Ｑは高電位のまま変化せず、フリップフロップはセット状態となる。
【００７１】
時間１９９８から充分に時間が経過した時間１９９９以降に、セット信号Ｓがセットの無効を示す低電位となり、第５のトランジスタ１０６及び第６のトランジスタ１０７のソースとドレイン間が非導通となる。ここで、上述したように、第５のトランジスタ１０６及び第６のトランジスタ１０７は、高純度の酸化物半導体層を有しており、オフ電流が非常に小さいという特徴を有している。このため、第５のトランジスタ１０６を介して生じるＬ点の電位の変動を極めて少なくすることができるとともに、第６のトランジスタ１０７を介して生じるＮ点の電位の変動を極めて少なくすることができ、セット状態でない期間においても通常のフリップフロップの動作に支障を生じない。
【００７２】
時間２０００以降の動作においては、第５のトランジスタ１０６及び第６のトランジスタ１０７のソースとドレイン間が非導通となるため、実施の形態１で述べたフリップフロップの動作を参照することができる。
【００７３】
以上で説明したように、本実施の形態におけるフリップフロップは、セット信号Ｓによりゲートが制御される第５のトランジスタ１０６及び第６のトランジスタ１０７を有している。このため、フリップフロップのセットを行うことができる。
【００７４】
本実施の形態においては、オフ電流が極めて小さいという特徴を有する、高純度の酸化物半導体層を含むトランジスタを用いている。この結果、セット端子を有するフリップフロップを構成するトランジスタの数を大幅に削減することが可能となるため、セット端子を有するフリップフロップの消費電力を削減することができる。また、セット端子を有するフリップフロップの占有面積を縮小することができる。
【００７５】
（実施の形態４）
本実施の形態では、実施の形態１で説明したフリップフロップとは別の構成の一例について説明する。
【００７６】
図７に示すように、本実施の形態におけるフリップフロップは、第１のトランジスタ１００、第１のインバータ回路１０２、第２のトランジスタ１０１、第２のインバータ回路１０３、第３のトランジスタ１０４、第４のトランジスタ１０５、第５のトランジスタ１０６、及び第６のトランジスタ１０７を有する。なお、実施の形態１で説明したフリップフロップと比較すると、第３のトランジスタ１０４、第４のトランジスタ１０５、第５のトランジスタ１０６、及び第６のトランジスタ１０７を有している点で相違しているが、その他の部分については共通している。共通点については実施の形態１を参照することができるので、本実施の形態では共通点についての説明を省略する。また、第３のトランジスタ１０４、第４のトランジスタ１０５の構成や接続関係、動作等については、実施の形態２で説明したので、ここでは説明を省略する。また、第５のトランジスタ１０６、第６のトランジスタ１０７の構成や接続関係、動作等については、実施の形態３で説明したので、ここでは説明を省略する。
【００７７】
本実施の形態においては、オフ電流が極めて小さいという特徴を有する、高純度の酸化物半導体層を含むトランジスタを用いている。この結果、セット端子及びリセット端子を有するフリップフロップを構成するトランジスタの数を大幅に削減することが可能となるため、セット端子及びリセット端子を有するフリップフロップの消費電力を削減することができる。また、セット端子及びリセット端子を有するフリップフロップの占有面積を縮小することができる。
【００７８】
（実施の形態５）
本実施の形態では、実施の形態１で説明したフリップフロップとは別の構成の一例について説明する。
【００７９】
図１６に示すように、本実施の形態におけるフリップフロップは、第１のトランジスタ１００、第１のインバータ回路１０２、第２のトランジスタ１０１、第２のインバータ回路１０３、第１の容量素子１１１、第２の容量素子１１２を有する。なお、実施の形態１で説明したフリップフロップと比較すると、第１の容量素子１１１及び第２の容量素子１１２を有している点で相違しているが、その他の部分については共通している。共通点については実施の形態１を参照することができるので、本実施の形態では共通点についての説明を省略する。
【００８０】
第１の容量素子１１１及び第２の容量素子１１２は、それぞれ一対の電極を有している。第１の容量素子１１１の一方の電極には、第１のインバータ回路１０２の入力が電気的に接続され、第１の容量素子１１１の他方の電極には、低電位電源線が電気的に接続されている。また、第２の容量素子１１２の一方の電極には、第２のインバータ回路１０３の入力が電気的に接続され、第２の容量素子１１２の他方の電極には、低電位電源線が電気的に接続されている。このように、本実施の形態におけるフリップフロップは、第１の容量素子１１１及び第２の容量素子１１２を有することにより、フリップフロップの入力データの記憶をより容易に実現することができる。
【００８１】
なお、第１の容量素子１１１の他方の電極に電気的に接続される低電位電源線と、第２の容量素子１１２の他方の電極に電気的に接続される低電位電源線は、図１６に示すように互いに同じ電位（例えば、グラウンド電位）が与えられていてもよいが、本発明はこの構成に限定されず、互いに異なる電位が与えられていてもよい。また、図１６においては、第１の容量素子１１１の他方の電極に電気的に接続される低電位電源線、及び第２の容量素子１１２の他方の電極に電気的に接続される低電位電源線は、第１のインバータ回路１０２の有するｎチャネル型のトランジスタのソースまたはドレインの一方と電気的に接続される低電位電源線、及び第２のインバータ回路１０３の有するｎチャネル型のトランジスタのソースまたはドレインの一方と電気的に接続される低電位電源線とも同じ電位が与えられる構成を示しているが、本発明はこの構成に限定されず、異なる電位が与えられていてもよい。
【００８２】
また、本実施の形態においては、実施の形態１で説明した図１の構成に付加して、第１の容量素子１１１及び第２の容量素子１１２をさらに有する構成を説明したが、本発明はこの構成に限定されない。すなわち、実施の形態２で説明した図３の構成や、実施の形態３で説明した図５の構成、または実施の形態４で説明した図７の構成に付加して、第１の容量素子１１１及び第２の容量素子１１２をさらに有する構成とすることもできる。
【００８３】
（実施の形態６）
本実施の形態では、実施の形態１乃至５における各トランジスタの特徴について詳細に説明する。すなわち、高純度の酸化物半導体層を有するトランジスタの特徴について詳細に説明する。
【００８４】
高純度の酸化物半導体層は、酸化物半導体を用いたトランジスタの電気特性に悪影響を与える不純物が極めて少ないレベルにまで低減されたものである。電気特性に悪影響を与える不純物の代表例としては、水素が挙げられる。水素は、酸化物半導体中でキャリアの供与体（ドナー）となり得る不純物であり、酸化物半導体中に水素が多量に含まれていると、酸化物半導体がＮ型化されてしまう。このように水素が多量に含まれた酸化物半導体を用いたトランジスタは、ノーマリーオンとなってしまう。そして、トランジスタのオン・オフ比を十分にとることができない。したがって、本明細書における「高純度の酸化物半導体」は、酸化物半導体における水素が極力低減されているものであって、真性又は実質的に真性な半導体を指す。高純度の酸化物半導体の一例としては、キャリア濃度が１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、または６．０×１０１０／ｃｍ３未満である酸化物半導体が挙げられる。酸化物半導体層に含まれる水素を徹底的に除去することにより得られる高純度の酸化物半導体をチャネル形成領域に用いたトランジスタは、シリコンをチャネル形成領域に用いたトランジスタ等に比較して、オフ電流が非常に小さいという特徴を有している。また、本実施の形態においては、高純度の酸化物半導体を用いたトランジスタは、ｎチャネル型のトランジスタであるものとして以下説明する。
【００８５】
なお、本明細書においてオフ電流（リーク電流ともいう）とは、ｎチャネル型のトランジスタでしきい値Ｖｔｈが正である場合、室温において−２０Ｖ以上−５Ｖ以下の範囲で任意のゲート電圧を印加したときにトランジスタのソース−ドレイン間を流れる電流のことを指す。なお、室温は、１５度以上２５度以下とする。本明細書に開示する酸化物半導体を用いたトランジスタは、室温において、チャネル幅（ｗ）あたりの電流値が１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下である。
【００８６】
なお、オフ電流とドレイン電圧との値が分かればオームの法則からトランジスタがオフ状態のときの抵抗値（オフ抵抗Ｒ）を算出することができ、チャネル形成領域の断面積Ａとチャネル長Ｌが分かればρ＝ＲＡ／Ｌの式（Ｒはオフ抵抗を表す）からオフ抵抗率ρを算出することもできる。オフ抵抗率は１×１０９Ω・ｍ以上（または１×１０１０Ω・ｍ）が好ましい。ここで、断面積Ａは、チャネル形成領域の膜厚をｄとし、チャネル幅をＷとするとき、Ａ＝ｄＷから算出することができる。
【００８７】
また、酸化物半導体層のエネルギーギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００８８】
また、高純度の酸化物半導体を用いたトランジスタは温度特性が良好である。代表的には、−２５℃から１５０℃までの温度範囲におけるトランジスタの電流電圧特性において、オン電流、オフ電流、電界効果移動度、Ｓ値、及びしきい値電圧の変動がほとんどなく、温度による電流電圧特性の劣化がほとんど見られない。
【００８９】
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化について説明する。
【００９０】
ホットキャリア劣化とは、高速に加速された電子がチャネル中のドレイン近傍でゲート絶縁膜中に注入されて固定電荷となったり、高速に加速された電子がゲート絶縁膜界面にトラップ準位を形成することにより、しきい電圧の変動やゲートリーク等のトランジスタ特性の劣化が生じることであり、ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。
【００９１】
シリコンはバンドギャップが１．１２ｅＶと小さいため、アバランシェ降伏と呼ばれる雪崩的に電子が発生する現象が起こりやすく、ゲート絶縁膜への障壁を越えられるほど高速に加速される電子数が増加する。一方、本実施の形態で示す酸化物半導体は、バンドギャップが３．１５ｅＶと広いため、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高い。
【００９２】
なお、高耐圧材料の一つであるシリコンカーバイドのバンドキャップと酸化物半導体のバンドギャップは同等であるが、酸化物半導体の方が、移動度が２桁程小さいため、電子が加速されにくく、また、ゲート絶縁膜である酸化膜との障壁が、シリコンカーバイド、窒化ガリウム、シリコンよりも大きいため、酸化膜に注入される電子が極めて少ないため、シリコンカーバイド、窒化ガリウム、シリコンよりホットキャリア劣化が生じにくく、ドレイン耐圧が高いといえる。このため、チャネルとして機能する酸化物半導体と、ソース電極及びドレイン電極との間に、意図的に低濃度不純物領域を形成する必要が無く、トランジスタ構造が極めて簡単になり、製造工程数を低減できる。
【００９３】
以上のように、酸化物半導体を用いたトランジスタはドレイン耐圧が高く、具体的には１００Ｖ以上、好ましくは５００Ｖ以上、好ましくは１ｋＶ以上のドレイン耐圧を有することが可能である。
【００９４】
（実施の形態７）
本実施の形態では、実施の形態１乃至５における各トランジスタ（第１乃至第６のトランジスタ１００、１０１、１０４〜１０７）の構造の一例、及びその作製方法の一例について説明する。すなわち、高純度の酸化物半導体を用いたトランジスタの構造の一例、及びその作製方法の一例について説明する。
【００９５】
まず、図９（Ａ）、図９（Ｂ）にトランジスタの平面及び断面構造の一例を示す。図９（Ａ）はトップゲート構造のトランジスタ４１０の平面図であり、図９（Ｂ）は図９（Ａ）の線Ｃ１−Ｃ２における断面図である。
【００９６】
トランジスタ４１０は、基板４００上に、絶縁層４０７、酸化物半導体層４１２、第１の電極（ソース電極及びドレイン電極の一方）４１５ａ、第２の電極（ソース電極及びドレイン電極の他方）４１５ｂ、ゲート絶縁層４０２、及びゲート電極４１１を有し、第１の電極４１５ａ、第２の電極４１５ｂにはそれぞれ第１の配線４１４ａ、第２の配線４１４ｂが接して設けられ、電気的に接続されている。
【００９７】
なお、図９（Ａ）に示すトランジスタ４１０はシングルゲート構造のトランジスタを示しているが、本発明はこの構成に限定されるものではなく、ゲート電極を複数有し、チャネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
【００９８】
次に、図１０（Ａ）乃至（Ｅ）を用いながら、トランジスタ４１０を作製する工程について説明する。
【００９９】
まず、基板４００上に下地膜となる絶縁層４０７を形成する。
【０１００】
基板４００として使用可能な基板に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。基板４００の具体例としては、ガラス基板、結晶化ガラス基板、セラミック基板、石英基板、サファイア基板、プラスチック基板等が挙げられる。また、ガラス基板の具体的な材料例としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスが挙げられる。
【０１０１】
絶縁層４０７としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。絶縁層４０７の形成方法としては、プラズマＣＶＤ法、スパッタリング法等を用いることができるが、絶縁層４０７中に水素が多量に含まれないようにするためには、スパッタリング法で絶縁層４０７を成膜することが好ましい。本実施の形態においては、絶縁層４０７としてスパッタリング法により酸化シリコン層を形成する。具体的には、基板４００を処理室へ搬送した後、水素及び水分が除去され、かつ高純度酸素を含むスパッタガスを導入し、シリコンまたはシリコン酸化物のターゲットを用いて、基板４００上に絶縁層４０７として酸化シリコン層を成膜する。なお、成膜時の基板４００は室温でもよいし、加熱されていてもよい。
【０１０２】
成膜条件の具体例としては、ターゲットとして石英（好ましくは合成石英）を用い、基板温度１０８℃、基板４００とターゲット間の距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により酸化シリコン層を成膜する。膜厚は１００ｎｍとする。なお、ターゲットとして石英（好ましくは合成石英）に代えてシリコンターゲットを用いることもできる。また、スパッタガスとして酸素及びアルゴンの混合ガスに代えて酸素ガスを用いてもよい。ここで、絶縁層４０７を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物の濃度がｐｐｍレベル、好ましくはｐｐｂレベルまで除去された高純度ガスを用いる。
【０１０３】
また、絶縁層４０７の成膜時において、処理室内の残留水分を除去しつつ絶縁層４０７を成膜することにより、絶縁層４０７に水素、水、水酸基又は水素化物などが含まれないようにすることが好ましい。
【０１０４】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いればよい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることできる。また、排気手段としては、ターボポンプにコールドトラップを組み合わせて使用することが好ましい。クライオポンプを用いて排気した成膜室は、水素原子や、水（Ｈ２Ｏ）等の水素原子を含む化合物等が排気されるため、当該成膜室で成膜した絶縁層４０７は、水素原子が極力取り込まれにくく好ましい。
【０１０５】
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
【０１０６】
また、材料の異なるターゲットを複数設置可能な多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
【０１０７】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタリング法を用いるスパッタ装置を用いることができる。
【０１０８】
また、スパッタリング法を用いる成膜方法としては、成膜中にターゲット物質とスパッタガス成分とを化学反応させ、それらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
【０１０９】
また、絶縁層４０７は単層構造に限定されず、積層構造でもよい。例えば、基板４００側から窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウムなどの窒化物絶縁層と、上記酸化物絶縁層との積層構造としてもよい。
【０１１０】
例えば、基板上に高純度窒素を含むスパッタガスを導入し、シリコンターゲットを用いて窒化シリコン層を成膜し、その後、スパッタガスを高純度酸素ガス含むものに切り替えて、酸化シリコン層を成膜する。この場合においても、先に説明したのと同様に、処理室内の残留水分を除去しつつ窒化シリコン層や酸化シリコン層を成膜することが好ましい。また、成膜時に基板を加熱してもよい。
【０１１１】
次に、絶縁層４０７上に酸化物半導体層をスパッタリング法により形成する。
【０１１２】
酸化物半導体層に水素、水酸基及び水分が極力含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁層４０７が形成された基板４００を予備加熱し、基板４００に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。また、この予備加熱は、後に形成するゲート絶縁層４０２の成膜前の基板４００に対して行うことが好ましい。また、後に形成する第１の電極４１５ａ及び第２の電極４１５ｂまで形成した基板４００に対しても同様に行うことが好ましい。ただし、これらの予備加熱の処理は省略してもよい。
【０１１３】
なお、酸化物半導体層をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁層４０７の表面に付着しているゴミを除去することも好ましい。逆スパッタとは、ターゲット側に電圧を印加せず、アルゴン雰囲気下で基板側に高周波電源を用いて電圧を印加することによって基板近傍にプラズマを形成し、表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素等を用いてもよい。
【０１１４】
酸化物半導体層のターゲットとしては、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、すなわち、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％］のターゲットを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ％］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲットを用いることもできる。また、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いることもできる。金属酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【０１１５】
なお、酸化物半導体層の成膜の際は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス及び酸素混合雰囲気下とすればよい。ここで、酸化物半導体層を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物の濃度がｐｐｍレベル、好ましくはｐｐｂレベルまで除去された高純度ガスを用いる。
【０１１６】
酸化物半導体層は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板４００上に成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。また、酸化物半導体層成膜時に基板を室温状態のままとするか、または４００℃未満の温度に加熱してもよい。
【０１１７】
酸化物半導体層の成膜条件の一例としては、基板温度を室温、基板とターゲットの間との距離を１１０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が挙げられる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体層の膜厚は、膜厚２ｎｍ以上２００ｎｍ以下とすればよく、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体の材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
【０１１８】
以上では、酸化物半導体として、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いる例を示したが、その他にも、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏや、他の三元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏや、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどの酸化物半導体を用いることができる。また、上記酸化物半導体はＳｉを含んでいてもよい。また、これらの酸化物半導体は、非晶質であってもよいし、結晶質であってもよい。または、非単結晶であってもよいし、単結晶であってもよい。
【０１１９】
また、酸化物半導体層として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることもできる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素である。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏが挙げられる。
【０１２０】
次に、酸化物半導体層を第１のフォトリソグラフィ工程により島状の酸化物半導体層４１２に加工する（図１０（Ａ）参照。）。なお、島状の酸化物半導体層４１２を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１２１】
なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
【０１２２】
ドライエッチングを行う場合、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１２３】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましいが、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、またはこれらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス等を用いることもできる。
【０１２４】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（例えば、体積比で３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２となるように混合した溶液）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。エッチングの条件（エッチング液、エッチング時間、温度等）については、酸化物半導体の材料に合わせて適宜調節すればよい。
【０１２５】
また、ウェットエッチングを行う場合、エッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれる材料（例えば、インジウム等のレアメタル）を回収して再利用することにより、資源を有効活用することができる。
【０１２６】
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体層を島状の酸化物半導体層４１２に加工する。
【０１２７】
次に、酸化物半導体層４１２に第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理によって酸化物半導体層４１２から水素、水、及び水酸基等を除去することができる。
【０１２８】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体としては、不活性ガス（代表的には、アルゴン等の希ガス）または窒素ガスを用いることができる。
【０１２９】
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いることにより、短時間での高温加熱処理が可能となる。
【０１３０】
第１の加熱処理の際の雰囲気には、水、水素などが含まれないようにすることが好ましい。または、加熱処理装置の装置内に導入する窒素、ヘリウム、ネオン、アルゴン等のガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１３１】
なお、第１の加熱処理の条件、または酸化物半導体層の材料によっては、第１の加熱処理により島状の酸化物半導体層４１２が結晶化し、微結晶化または多結晶化する場合もある。例えば、結晶化率が８０％以上の微結晶の酸化物半導体層となる場合もある。ただし、第１の加熱処理を行っても島状の酸化物半導体層４１２が結晶化せず、非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体層の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
【０１３２】
また、酸化物半導体層に対する第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体層に行ってもよい。この場合、第１の加熱処理後に、加熱処理装置から基板を取り出し、第１のフォトリソグラフィ工程を行う。その他に、第１の加熱処理は、酸化物半導体層上にソース電極及びドレイン電極を積層した後、またはソース電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行ってもよい。
【０１３３】
第１の加熱処理においては、酸化物半導体層中から水素、水、及び水酸基等の不純物を除去することを主な目的としているが、この加熱処理の際に酸化物半導体層中に酸素欠損が生じてしまうおそれがある。このため、第１の加熱処理の後に、加酸化処理を行うことが好ましい。加酸化処理の具体例としては、第１の加熱処理の後、連続して酸素雰囲気または窒素及び酸素を含む雰囲気（例えば、窒素：酸素の体積比＝４：１）での加熱処理を行う方法が挙げられる。また、酸素雰囲気下でのプラズマ処理を行う方法を用いることもできる。
【０１３４】
第１の加熱処理は、酸化物半導体層に対する脱水化、脱水素化の効果を奏する。
【０１３５】
次に、絶縁層４０７及び酸化物半導体層４１２上に、導電膜を形成する。導電膜は、スパッタリング法や真空蒸着法により形成すればよい。導電膜の材料としては、Ａｌ、Ｃｕ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｙなどの金属材料、該金属材料を成分とする合金材料、導電性を有する金属酸化物等が挙げられる。また、例えば、ヒロックやウィスカーの発生を防止するために、Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、Ｙなどの元素が添加されたＡｌ材料を用いてもよく、この場合、耐熱性を向上させることができる。また、導電性を有する金属酸化物を用いてもよい。導電性を有する金属酸化物としては、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０１３６】
また、導電膜は、単層構造としてもよいし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層した２層構造、Ｔｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を積層した３層構造が挙げられる。また、Ａｌ、Ｃｕなどの金属層と、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層とが積層された構成としてもよい。本実施の形態では、導電膜としてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
【０１３７】
次に、第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って第１の電極４１５ａ及び第２の電極４１５ｂを形成した後、レジストマスクを除去する（図１０（Ｂ）参照。）。第１の電極４１５ａはソース電極及びドレイン電極の一方として機能し、第２の電極４１５ｂはソース電極及びドレイン電極の他方として機能する。ここで、第１の電極４１５ａ及び第２の電極４１５ｂの端部がテーパ形状となるようにエッチングすると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、第１の電極４１５ａ、第２の電極４１５ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１３８】
また、導電膜のエッチングの際には、酸化物半導体層４１２が除去されてその下の絶縁層４０７が露出しないようにそれぞれの材料及びエッチング条件を適宜調節する必要がある。そこで、本実施の形態では、酸化物半導体層４１２としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用い、導電膜としてチタン膜を用い、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いることにより、酸化物半導体層４１２の一部がエッチングされないようにしているが、本発明はこの構成に限定されない。すなわち、第２のフォトリソグラフィ工程により、酸化物半導体層４１２の一部をエッチングし、溝部（凹部）を有する酸化物半導体層とすることもできる。
【０１３９】
第２のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光を用いればよい。酸化物半導体層４１２上に形成される第１の電極４１５ａの下端部と第２の電極４１５ｂの下端部との間隔幅によって、後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。このため、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能である。この場合、トランジスタの動作速度を高速化でき、さらにオフ電流値が極めて小さいため、トランジスタの低消費電力化を図ることができる。
【０１４０】
次に、絶縁層４０７、酸化物半導体層４１２、第１の電極４１５ａ、第２の電極４１５ｂ上にゲート絶縁層４０２を形成する（図１０（Ｃ）参照。）。
【０１４１】
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層又は積層して形成することができる。
【０１４２】
ゲート絶縁層４０２を形成する際は、水素が含まれないようにすることが好ましい。このため、成膜時の雰囲気に水素を極力減らすことが可能なスパッタリング法でゲート絶縁層４０２を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素、または酸素及びアルゴンの混合ガスを用いて行う。
【０１４３】
また、ゲート絶縁層４０２は、基板４００側から順に酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。例えば、第１のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層としてもよい。本実施の形態では、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シリコン層を形成する。
【０１４４】
次に、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行ってゲート絶縁層４０２の一部を除去することにより、第１の電極４１５ａ、第２の電極４１５ｂに達する開口４２１ａ、４２１ｂを形成する（図１０（Ｄ）参照。）。なお、レジストマスクをインクジェット法で形成する場合、フォトマスクを使用しないため、製造コストを低減できる。
【０１４５】
次に、ゲート絶縁層４０２、及び開口４２１ａ、４２１ｂ上に導電膜を形成した後、第４のフォトリソグラフィ工程によりゲート電極４１１、第１の配線４１４ａ、第２の配線４１４ｂを形成する。
【０１４６】
ゲート電極４１１、第１の配線４１４ａ、第２の配線４１４ｂの材料は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料、又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。ゲート電極４１１、第１の配線４１４ａ、及び第２の配線４１４ｂの２層構造の具体例としては、アルミニウム層上にモリブデン層が積層された構造、銅層上にモリブデン層が積層された構造、銅層上に窒化チタン層若しくは窒化タンタル層が積層された構造、または窒化チタン層上にモリブデン層が積層された構造が挙げられる。また、３層構造の具体例としては、タングステン層または窒化タングステン層と、アルミニウム及びシリコンの合金層またはアルミニウム及びチタンの合金層と、窒化チタン層またはチタン層とが積層された構造が挙げられる。なお、透光性を有する導電膜を用いてゲート電極を形成することもできる。透光性を有する導電膜の具体例としては、透光性を有する導電性酸化物が挙げられる。
【０１４７】
本実施の形態では、ゲート電極４１１、第１の配線４１４ａ、第２の配線４１４ｂとしてスパッタリング法により形成した膜厚１５０ｎｍのチタン膜を用いる。
【０１４８】
次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。なお、第２の加熱処理は、トランジスタ４１０上に保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
【０１４９】
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を更に行ってもよい。この加熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返して行ってもよい。
【０１５０】
以上の工程により、水素、水分、水素化物、水酸化物の濃度が低減された、高純度の酸化物半導体層４１２を有するトランジスタ４１０を形成することができる（図１０（Ｅ）参照。）。このトランジスタ４１０は、実施の形態１乃至５で説明した第１乃至第６のトランジスタ１００、１０１、１０４〜１０７として適用することができる。
【０１５１】
また、トランジスタ４１０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。保護絶縁層としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層又は積層して形成することができる。また、平坦化絶縁層としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることもできる。また、これらの材料で形成される絶縁膜を複数積層させることで平坦化絶縁層を形成してもよい。
【０１５２】
ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
【０１５３】
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０１５４】
上述したように、酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去することで、酸化物半導体層中の水素及び水素化物の濃度を低減することができる。
【０１５５】
本実施の形態で説明した酸化物半導体層を有するトランジスタを用いてフリップフロップを構成することにより、ラッチ回路を設けることなくフリップフロップを構成することができる。このため、フリップフロップに用いるトランジスタの数を削減することができ、消費電力を低減することができる。また、トランジスタの数を削減することにより、集積回路におけるフリップフロップの占有面積を縮小することができる。
【０１５６】
（実施の形態８）
本実施の形態では、実施の形態１乃至５における各トランジスタ（第１乃至第６のトランジスタ１００、１０１、１０４〜１０７）の構造の他の一例、及びその作製方法の他の一例について説明する。すなわち、高純度の酸化物半導体を用いたトランジスタの構造の他の一例、及びその作製方法の他の一例について図１１を用いながら説明する。
【０１５７】
図１１（Ａ）乃至（Ｅ）にトランジスタの断面構造の一例を示す。図１１（Ｅ）に示すトランジスタ３９０は、ボトムゲート構造の一つであり逆スタガ型のトランジスタともいう。このトランジスタ３９０を、実施の形態１で説明した第１のトランジスタ１００や第２のトランジスタ１０１等に用いることができる。なお、トランジスタ３９０はシングルゲート構造のトランジスタを示しているが、本発明はこの構成に限定されるものではなく、ゲート電極を複数有し、チャネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
【０１５８】
以下、図１１（Ａ）乃至（Ｅ）を用い、基板３９４上にトランジスタ３９０を作製する方法について説明する。
【０１５９】
まず、基板３９４上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極３９１を形成する。形成されたゲート電極の端部はテーパ形状であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１６０】
ここで、基板３９４の材料については、実施の形態７で説明した基板４００と同様のものを採用することができる。また、ゲート電極３９１の材料や成膜方法等は、実施の形態７で説明したゲート電極４１１と同様のものを採用することができる。
【０１６１】
なお、基板３９４とゲート電極３９１との間に、下地膜となる絶縁膜を設けてもよい。下地膜は、基板３９４からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、または酸化窒化シリコン膜から選ばれた一からなる単層構造、またはこれらから選ばれた複数の膜による積層構造により形成すればよい。
【０１６２】
次に、ゲート電極３９１上にゲート絶縁層３９７を形成する。
【０１６３】
ゲート絶縁層３９７は、プラズマＣＶＤ法またはスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層を単層または積層して形成することができる。なお、ゲート絶縁層３９７中に水素が多量に含まれないようにするために、スパッタリング法でゲート絶縁層３９７を成膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、ターゲットとしてシリコンターゲットまたは石英ターゲットを用い、スパッタガスとして酸素または、酸素及びアルゴンの混合ガスを用いて行う。
【０１６４】
ゲート絶縁層３９７は、ゲート電極３９１側から順に窒化シリコン層と酸化シリコン層を積層した構造とすることもできる。例えば、第１のゲート絶縁層としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層とすればよい。
【０１６５】
次に、ゲート絶縁層３９７上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体層３９３を形成する（図１１（Ａ）参照。）。
【０１６６】
ここで、酸化物半導体層３９３の材料や成膜方法等は、実施の形態７で説明した酸化物半導体層（島状の酸化物半導体層４１２）と同様のものを採用することができる。
【０１６７】
例えば、酸化物半導体層３９３をスパッタリング法により形成する際の成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が挙げられる。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。なお、適用する酸化物半導体の材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
【０１６８】
なお、酸化物半導体層３９３を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層３９７の表面に付着しているゴミを除去することが好ましい。
【０１６９】
また、ゲート絶縁層３９７、酸化物半導体層３９３に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極３９１が形成された基板３９４、またはゲート絶縁層３９７までが形成された基板３９４を予備加熱し、基板３９４に吸着した水素、水分などの不純物を脱離し排気することが好ましい。予備加熱の温度としては、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下とすればよい。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。また、この予備加熱は、保護絶縁層３９６の成膜前に、第１の電極３９５ａ及び第２の電極３９５ｂまで形成した基板３９４に対して同様に行ってもよい。
【０１７０】
次に、酸化物半導体層を第２のフォトリソグラフィ工程により島状の酸化物半導体層３９９に加工する（図１１（Ｂ）参照。）。なお、島状の酸化物半導体層３９９の加工方法については、実施の形態７で説明した島状の酸化物半導体層４１２を形成する際の加工方法と同様のものを採用することができる。
【０１７１】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層３９９及びゲート絶縁層３９７の表面に付着しているレジスト残渣などを除去することが好ましい。
【０１７２】
次に、ゲート絶縁層３９７及び酸化物半導体層３９９上に導電膜を形成する。導電膜の成膜方法は、スパッタリング法や真空蒸着法等を用いればよい。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素、またはこれらの元素を成分とする合金、またはこれらの元素を複数組み合わせた合金等を用いることができる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、イットリウムのいずれか一または複数から選択された材料を含んでもよい。また、透光性を有する導電膜を用いてもよい。透光性を有する導電膜の具体例としては、透光性を有する導電性酸化物が挙げられる。
【０１７３】
また、導電膜は、単層構造でもよいし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する３層構造などが挙げられる。
【０１７４】
次に、第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って第１の電極３９５ａ、第２の電極３９５ｂを形成した後、レジストマスクを除去する（図１１（Ｃ）参照。）。ここで、導電膜のエッチングの際には、酸化物半導体層３９９が除去されてその下のゲート絶縁層３９７が露出しないようにそれぞれの材料及びエッチング条件を適宜調節する必要がある。そこで、本実施の形態では、酸化物半導体層３９９としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用い、導電膜としてチタン膜を用い、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いることにより、酸化物半導体層３９９の一部がエッチングされないようにしているが、本発明はこの構成に限定されない。すなわち、第３のフォトリソグラフィ工程により、酸化物半導体層３９９の一部をエッチングし、溝部（凹部）を有する酸化物半導体層とすることもできる。
【０１７５】
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光を用いればよい。酸化物半導体層３９９上で隣り合う第１の電極３９５ａの下端部と第２の電極３９５ｂの下端部との間隔幅によって、後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。このため、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、トランジスタの低消費電力化を図ることができる。
【０１７６】
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１７７】
また、上記エッチングを行って第１の電極３９５ａ、第２の電極３９５ｂを形成した後、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理によって露出している酸化物半導体層３９９の表面に付着した水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。本実施の形態では、上記いずれかのプラズマ処理を行う。
【０１７８】
次に、プラズマ処理を行った後、大気に触れることなく、露出されている酸化物半導体層３９９、第１の電極３９５ａ、及び第２の電極３９５ｂに接する保護絶縁層３９６を形成する（図１１（Ｄ）参照。）。このとき、酸化物半導体層３９９及び保護絶縁層３９６に水素、水酸基または水分が含まれないようにするため、処理室内の残留水分を除去しつつ保護絶縁層３９６を成膜することが好ましい。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した保護絶縁層３９６に含まれる不純物の濃度を低減できる。
【０１７９】
本実施の形態では、保護絶縁層３９６として酸化物絶縁層を形成する。例えば、保護絶縁層３９６として、島状の酸化物半導体層３９９、第１の電極３９５ａ、及び第２の電極３９５ｂが形成された基板３９４を室温状態のまま、または１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入し、シリコン半導体のターゲットを用いて、酸化シリコン層を成膜する。なお、酸化物絶縁層として、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
【０１８０】
上記の成膜条件の一例としては、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１Ω・ｃｍ）を用い、基板とターゲット間の距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパッタリング法により、酸化シリコン層を成膜する。酸化シリコン層の膜厚は３００ｎｍとする。なお、シリコンターゲットに代えて石英（好ましくは合成石英）を用いることもできる。スパッタガスは、酸素、または酸素及びアルゴンの混合ガスを用いればよい。
【０１８１】
さらに、保護絶縁層３９６と酸化物半導体層３９９とが接した状態で１００℃乃至４００℃で加熱処理を行うことが好ましい。この加熱処理によって酸化物半導体層３９９中に含まれる水素、水分、水酸基または水素化物などの不純物を保護絶縁層３９６に拡散させ、酸化物半導体層３９９中に含まれる該不純物をより低減させることができる。
【０１８２】
以上の工程により、水素、水分、水酸基または水素化物の濃度が低減された酸化物半導体層３９２を有するトランジスタ３９０を形成することができる（図１１（Ｅ）参照。）。本実施の形態で説明したように、酸化物半導体層を成膜するに際し、反応雰囲気中の残留水分を除去することにより、該酸化物半導体層中の水素及び水素化物の濃度を低減することができる。この結果、真性又は実質的に真性な半導体が得られる。
【０１８３】
なお、保護絶縁層３９６上に絶縁層をさらに設けてもよい。本実施の形態では、保護絶縁層３９６上に絶縁層３９８を形成する。絶縁層３９８としては、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いればよい。
【０１８４】
絶縁層３９８の形成方法としては、保護絶縁層３９６まで形成された基板３９４を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入し、シリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合においても、保護絶縁層３９６と同様に、処理室内の残留水分を除去しつつ絶縁層３９８を成膜することが好ましい。絶縁層３９８の成膜時に１００℃〜４００℃に基板３９４を加熱することにより、酸化物半導体層３９９中に含まれる水素または水分を絶縁層３９８に拡散させることができる。この場合、保護絶縁層３９６の形成直後に加熱処理を行わなくてもよい。
【０１８５】
また、保護絶縁層３９６として酸化シリコン層を形成し、絶縁層３９８として窒化シリコン層を形成する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタガスを導入して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次にスパッタガスを窒素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて窒化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続して形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着することを防止できる。なお、保護絶縁層３９６として酸化シリコン層を形成し、絶縁層３９８として窒化シリコン層を積層した後、酸化物半導体層中に含まれる水素若しくは水分を酸化物絶縁層に拡散させるための加熱処理（温度１００℃乃至４００℃）を行うことがさらに好ましい。
【０１８６】
保護絶縁層３９６の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
【０１８７】
上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で、一辺が１ｍを超えるガラス基板を用いる製造工程にも適用することができる。また、４００℃以下の処理温度で全ての工程を行うことができるので、表示パネルを製造するためのエネルギー消費を低減することができる。
【０１８８】
本実施の形態で説明した酸化物半導体層を有するトランジスタを用いてフリップフロップを構成することにより、ラッチ回路を設けることなくフリップフロップを構成することができる。このため、フリップフロップに用いるトランジスタの数を削減することができ、消費電力を低減することができる。また、トランジスタの数を削減することにより、集積回路におけるフリップフロップの占有面積を縮小することができる。
【０１８９】
（実施の形態９）
本実施の形態では、実施の形態１乃至５における各トランジスタ（第１乃至第６のトランジスタ１００、１０１、１０４〜１０７）の構造の他の一例、及びその作製方法の他の一例について説明する。すなわち、高純度の酸化物半導体を用いたトランジスタの構造の他の一例、及びその作製方法の他の一例について図１２を用いながら説明する。
【０１９０】
図１２（Ａ）乃至（Ｄ）にトランジスタの断面構造の一例を示す。図１２（Ａ）乃至（Ｄ）に示すトランジスタ３６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボトムゲート構造の一つであり逆スタガ型のトランジスタともいう。このトランジスタ３６０を、実施の形態１で説明した第１のトランジスタ１００や第２のトランジスタ１０１等として用いることができる。なお、トランジスタ３６０はシングルゲート構造のトランジスタを示しているが、本発明はこの構成に限定されるものではなく、ゲート電極を複数有し、チャネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
【０１９１】
以下、図１２（Ａ）乃至（Ｄ）を用い、基板３２０上にトランジスタ３６０を作製する方法について説明する。
【０１９２】
まず、基板３２０上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極３６１を形成する。基板３２０の材料については、実施の形態７で説明した基板３９４と同様のものを採用することができる。また、ゲート電極３６１の材料や成膜方法等は、実施の形態７で説明したゲート電極３９１と同様のものを採用することができる。
【０１９３】
次に、ゲート電極３６１上にゲート絶縁層３２２を形成する。ゲート絶縁層３２２の材料については、実施の形態７で説明したゲート絶縁層３９７と同様のものを採用することができる。本実施の形態では、ゲート絶縁層３２２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化珪素層を形成する。
【０１９４】
次に、ゲート絶縁層３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体層を形成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層３３２に加工する。島状の酸化物半導体層３３２の材料や成膜方法、加工方法等は、実施の形態７で説明した島状の酸化物半導体層３９９と同様のものを採用することができる。本実施の形態では、酸化物半導体層３３２としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いてスパッタ法により成膜する。
【０１９５】
次に、酸化物半導体層３３２の脱水化または脱水素化を行う。脱水化または脱水素化を行う第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層３３２に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う（図１２（Ａ）参照。）。なお、この工程によって、酸化物半導体層３３２に酸素欠損が生じ、低抵抗化することがわかっている。
【０１９６】
次に、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。または、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１９７】
次に、ゲート絶縁層３２２、及び酸化物半導体層３３２上に、酸化物絶縁層を形成した後、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って酸化物絶縁層３６６を形成した後、レジストマスクを除去する。
【０１９８】
本実施の形態では、酸化物絶縁層３６６として膜厚２００ｎｍの酸化シリコン層をスパッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたは珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素及び窒素雰囲気下でスパッタ法により酸化シリコンを形成することができる。低抵抗化した酸化物半導体層に接して形成する酸化物絶縁層３６６としては、酸化シリコン以外にも、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用いることができる。代表的には、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いることができる。
【０１９９】
このとき、酸化物半導体層３３２及び酸化物絶縁層３６６に水素、水酸基または水分が含まれないようにするため、処理室内の残留水分を除去しつつ酸化物絶縁層３６６を成膜することが好ましい。なお、処理室内の残留水分の除去方法については、他の実施の形態で説明した方法を用いることができる。
【０２００】
次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うことが好ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が酸化物絶縁層３６６と接した状態で加熱される。このとき、酸化物絶縁層３６６で覆われている領域では、酸化物絶縁層から酸素が供給されるため、高抵抗化する。
【０２０１】
一方、酸化物絶縁層３６６によって覆われていない露出された酸化物半導体層３３２の領域は、窒素、不活性ガス雰囲気下、または減圧下で加熱処理を行うと、酸素欠損のためさらに低抵抗化することができる。
【０２０２】
すなわち、第２の加熱処理により、酸化物半導体層３３２は、抵抗の異なる領域（図１２（Ｂ）においては斜線領域及び白地領域で示す）を有する酸化物半導体層３６２となる。
【０２０３】
次に、ゲート絶縁層３２２、酸化物半導体層３６２、及び酸化物絶縁層３６６上に、導電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って第１の電極３６５ａ、第２の電極３６５ｂを形成した後、レジストマスクを除去する（図１２（Ｃ）参照。）。
【０２０４】
第１の電極３６５ａ、第２の電極３６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、金属導電膜は、単層構造でもよいし、２層以上の積層構造としてもよい。
【０２０５】
以上の工程を経ることによって、成膜後の酸化物半導体層に対して脱水化または脱水素化のための加熱処理を行って低抵抗化した後、酸化物半導体層の一部を選択的に酸素過剰な状態とする。その結果、ゲート電極３６１と重なるチャネル形成領域３６３は、高抵抗な真性もしくは実質的に真性となり、第１の電極３６５ａに重なる低抵抗領域３６４ａと、第２の電極３６５ｂに重なる低抵抗領域３６４ｂとが自己整合的に形成される。以上の工程により、トランジスタ３６０が形成される。
【０２０６】
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
【０２０７】
なお、第２の電極３６５ｂ（及び第１の電極３６５ａ）と重畳した酸化物半導体層において低抵抗領域３６４ｂ（または低抵抗領域３６４ａ）を形成することにより、トランジスタの信頼性の向上を図ることができる。具体的には、低抵抗領域３６４ｂを形成することで、第２の電極３６５ｂから低抵抗領域３６４ｂ、チャネル形成領域３６３にかけて、導電性を段階的に変化させうるような構造とすることができる。そのため、第２の電極３６５ｂに高電源電位ＶＤＤを供給する配線に接続して動作させる場合、ゲート電極３６１と第２の電極３６５ｂとの間に高電界が印加されても低抵抗領域がバッファとなり局所的な高電界が印加されず、トランジスタの耐圧を向上させた構成とすることができる。
【０２０８】
次に、第１の電極３６５ａ、第２の電極３６５ｂ、酸化物絶縁層３６６上に保護絶縁層３２３を形成する。本実施の形態では、保護絶縁層３２３を、窒化珪素膜を用いて形成する（図１２（Ｄ）参照。）。
【０２０９】
本実施の形態で説明した酸化物半導体層を有するトランジスタを用いてフリップフロップを構成することにより、ラッチ回路を設けることなくフリップフロップを構成することができる。このため、フリップフロップに用いるトランジスタの数を削減することができ、消費電力を低減することができる。また、トランジスタの数を削減することにより、集積回路におけるフリップフロップの占有面積を縮小することができる。
【０２１０】
（実施の形態１０）
本実施の形態では、実施の形態１乃至５における各トランジスタ（第１乃至第６のトランジスタ１００、１０１、１０４〜１０７）の構造の他の一例、及びその作製方法の他の一例について説明する。すなわち、高純度の酸化物半導体を用いたトランジスタの構造の他の一例、及びその作製方法の他の一例について図１３を用いながら説明する。
【０２１１】
図１３（Ｄ）に示すトランジスタ３５０はシングルゲート構造のトランジスタを示しているが、本発明はこの構成に限定されるものではなく、ゲート電極を複数有し、チャネル形成領域を複数有するマルチゲート構造のトランジスタとしてもよい。
【０２１２】
以下、図１３（Ａ）乃至（Ｄ）を用い、基板３４０上にトランジスタ３５０を作製する工程を説明する。
【０２１３】
まず、基板３４０上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極３５１を形成する。本実施の形態では、ゲート電極３５１として、膜厚１５０ｎｍのタングステン膜を、スパッタ法を用いて形成する。
【０２１４】
次に、ゲート電極３５１上にゲート絶縁層３４２を形成する。本実施の形態では、ゲート絶縁層３４２としてプラズマＣＶＤ法により膜厚１００ｎｍ以下の酸化窒化珪素膜を形成する。
【０２１５】
次に、ゲート絶縁層３４２に導電膜を形成し、第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って第１の電極３５５ａ、第２の電極３５５ｂを形成した後、レジストマスクを除去する（図１３（Ａ）参照。）。
【０２１６】
次に酸化物半導体層３４５を形成する（図１３（Ｂ）参照。）。本実施の形態では、酸化物半導体層３４５としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いてスパッタ法により成膜する。続いて、酸化物半導体層３４５を第３のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。
【０２１７】
酸化物半導体層３４５を成膜する工程においては、処理室内の残留水分を除去しつつ酸化物半導体層３４５を成膜することにより、酸化物半導体層３４５に水素、水酸基または水分が含まれないようにすることが好ましい。処理室内の残留水分の除去方法については、他の実施の形態で説明した方法を用いることができる。
【０２１８】
次に、酸化物半導体層の脱水化または脱水素化を行うために、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層３４６を得る（図１３（Ｃ）参照。）。
【０２１９】
また、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
【０２２０】
次に、酸化物半導体層３４６に接する酸化物絶縁層３５６を形成する。酸化物絶縁層３５６は、少なくとも１ｎｍ以上の膜厚とし、酸化物絶縁層３５６に水、水素等の不純物を混入させない方法（例えば、スパッタ法）を適宜用いて形成することができる。酸化物絶縁層３５６に水素が含まれると、その水素の酸化物半導体層への侵入、または水素による酸化物半導体層中の酸素の引き抜きが生じ、酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。このため、酸化物絶縁層３５６はできるだけ水素を含まない膜になるような成膜方法を用いることが重要である。
【０２２１】
なお、酸化物絶縁層３５６の材料や成膜方法等については、実施の形態８における保護絶縁層３９６と同様のものを採用することができる。
【０２２２】
次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が酸化物絶縁層３５６と接した状態で加熱される。
【０２２３】
以上の工程を経ることによって、第１の加熱処理の際の脱水化または脱水素化のために低抵抗化した酸化物半導体層を酸素過剰な状態とする。その結果、真性もしくは実質的に真性の酸化物半導体層３５２が形成される。以上の工程により、トランジスタ３５０が形成される。
【０２２４】
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層に残存する微量の水素が酸化物絶縁層中に取り込まれ、ノーマリーオフとなるトランジスタを得ることができる。このため、半導体装置の信頼性を向上できる。
【０２２５】
なお、酸化物絶縁層３５６上に絶縁層をさらに設けてもよい。本実施の形態では、酸化物絶縁層３５６上に絶縁層３４３を形成する（図１３（Ｄ）参照。）。絶縁層３４３の材料や成膜方法等については、実施の形態８における絶縁層３９８と同様のものを採用することができる。
【０２２６】
また、絶縁層３４３上の表面を平坦化する目的で、平坦化絶縁層を設けてもよい。
【０２２７】
本実施の形態で説明した酸化物半導体層を有するトランジスタを用いてフリップフロップを構成することにより、ラッチ回路を設けることなくフリップフロップを構成することができる。このため、フリップフロップに用いるトランジスタの数を削減することができ、消費電力を低減することができる。また、トランジスタの数を削減することにより、集積回路におけるフリップフロップの占有面積を縮小することができる。
【０２２８】
（実施の形態１１）
本実施の形態においては、上記実施の形態で説明した半導体装置を具備する電子機器の具体例について説明する。
【０２２９】
図１４（Ａ）に示す電子機器は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２等を有する。また、携帯型遊技機は、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共有する機能等を有していてもよい。なお、携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。
【０２３０】
図１４（Ｂ）に示す電子機器はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７等を有する。デジタルカメラは、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像情報を記憶素子に保存する機能、撮影した画像情報を表示部に表示する機能、テレビ受像機能等を有していてもよい。なお、デジタルカメラが有する機能はこれに限定されず、様々な機能を有することができる。
【０２３１】
図１４（Ｃ）に示す電子機器はテレビ受像器であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６等を有する。テレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能等を有していてもよい。なお、テレビ受像機が有する機能はこれに限定されず、様々な機能を有することができる。
【０２３２】
図１５（Ａ）に示す電子機器はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポート９６８０等を有する。コンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信機能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデータの送信又は受信を行う機能等を有していてもよい。なお、コンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
【０２３３】
図１５（Ｂ）に示す電子機器は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６３３、操作キー９６３５、マイクロフォン９６３８等を有する。携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能等を有していてもよい。なお、携帯電話が有する機能はこれに限定されず、様々な機能を有することができる。
【０２３４】
図１５（Ｃ）に示す電子機器は電子ペーパーであり、筐体９６３０、表示部９６３１、操作キー９６３５等を有する。電子ペーパーは、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能等を有していてもよい。なお、電子ペーパーが有する機能はこれに限定されず、様々な機能を有することができる。また、電子ペーパーを用いる用途の具体例としては、電子書籍（電子ブック、ｅ−ｂｏｏｋともいう。）、ポスター、電車等の乗り物の車内広告等が挙げられる。
【０２３５】
図１５（Ｄ）に示す電子機器はデジタルフォトフレームであり、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【０２３６】
デジタルフォトフレームは、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部等を有する。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
【０２３７】
また、デジタルフォトフレームは、無線で情報の送受信が可能な機能を有していてもよい。この場合、無線により所望の画像データをデジタルフォトフレームに取り込み、表示させることができる。なお、デジタルフォトフレームが有する機能はこれらに限定されず、様々な機能を有することができる。
【０２３８】
本発明の一態様であるフリップフロップは、上述した電子機器の表示部を構成するために設けられた集積回路の一部として用いることができる。ただし、本発明の一態様であるフリップフロップは、表示部を有する電子機器（表示装置）以外の様々な電子機器にも用いることができる。したがって、本発明の適用可能な電子機器は、上述した電子機器の具体例に限定されるものではない。例えば、無線によりデータの交信（送信・受信）が可能な半導体装置（ＲＦタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、無線タグ、または電子タグと呼ばれるデータキャリア）にも適用できる。
【０２３９】
本発明の一態様である半導体装置をこれらの電子機器に適用することにより、低消費電力化を図ることができる。
【符号の説明】
【０２４０】
１００    トランジスタ
１０１    トランジスタ
１０２    インバータ
１０３    インバータ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１０７    トランジスタ
１１１    容量素子
１１２    容量素子
１２０    インバータ
【図１】
2011151791.tif 000003
【図２】
2011151791.tif 000004
【図３】
2011151791.tif 000005
【図４】
2011151791.tif 000006
【図５】
2011151791.tif 000007
【図６】
2011151791.tif 000008
【図７】
2011151791.tif 000009
【図８】
2011151791.tif 000010
【図９】
2011151791.tif 000011
【図１０】
2011151791.tif 000012
【図１１】
2011151791.tif 000013
【図１２】
2011151791.tif 000014
【図１３】
2011151791.tif 000015
【図１４】
2011151791.tif 000016
【図１５】
2011151791.tif 000017
【図１６】
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