(57)【要約】【課題】信頼性の高い半導体装置およびその製造方法を提供すること。【解決手段】半導体基板と、半導体基板の第１面側に形成された半導体素子と、半導体基板の第１面側に形成されて半導体素子と電気的に接続された配線を有する配線層と、半導体基板の第１面側に形成された電極パッド部と、半導体基板の第１面からその反対側の第２面まで貫通する貫通孔内に形成された貫通電極とを備え、前記電極パッド部は、半導体基板の第１面に部分的に積層された単一導電層と、単一導電層に積層された混成導電層とを有し、前記単一導電層は、貫通電極と電気的に接続する導電領域部からなり、前記混成導電層は、単一導電層と前記配線とを電気的に接続する導電領域部と、単一導電層と配線とを電気的に絶縁する絶縁領域部とが混成されてなる半導体装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板と、半導体基板の第１面側に形成された半導体素子と、半導体基板の第１面側に形成されて半導体素子と電気的に接続された配線を有する配線層と、半導体基板の第１面側に形成された電極パッド部と、半導体基板の第１面からその反対側の第２面まで貫通する貫通孔内に形成された貫通電極とを備え、
前記電極パッド部は、半導体基板の第１面に部分的に積層された単一導電層と、単一導電層に積層された混成導電層とを有し、
前記単一導電層は、貫通電極と電気的に接続する導電領域部からなり、
前記混成導電層は、単一導電層と前記配線とを電気的に接続する導電領域部と、単一導電層と配線とを電気的に絶縁する絶縁領域部とが混成されてなることを特徴とする半導体装置。
【請求項２】
前記半導体基板の第２面および貫通孔の内面が、絶縁膜にて被覆されている請求項１に記載の半導体装置。
【請求項３】
前記単一導電層がポリシリコン層からなり、単一導電層の混成導電層と電気的に接続した面側がシリサイド化されている請求項１または２に記載の半導体装置。
【請求項４】
前記半導体素子が、ポリシリコンからなるゲート電極を有する半導体素子である請求項３に記載の半導体装置。
【請求項５】
前記半導体基板が第１面に素子分離領域を有し、単一導電層が前記素子分離領域に配置されている請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
半導体基板の第１面側に半導体素子を形成する工程と、半導体基板の第１面側に半導体素子と電気的に接続される配線を有する配線層を形成する工程と、半導体基板の第１面側に電極パッド部を形成する工程と、半導体基板の第１面からその反対側の第２面まで貫通する貫通孔を形成する工程と、貫通孔内に貫通電極を形成する工程とを含み、
前記電極パッド部を形成する工程が、
貫通電極と電気的に接続される導電領域部からなる単一導電層を半導体基板の第１面に部分的に積層する工程と、
単一導電層と前記配線とを電気的に接続する導電領域部と、単一導電層と配線とを電気的に絶縁する絶縁領域部とが混成されてなる混成導電層を、単一導電層に積層する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記貫通電極を形成する工程が、前記貫通孔を形成した後で貫通電極を形成する前に、半導体基板の第２面および貫通孔の内面を絶縁膜で覆い、貫通孔内面の底部の絶縁膜を除去して単一導電層を露出する工程を含む請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体素子が、ゲート電極を有する半導体素子であり、
前記ゲート電極と前記単一導電層が同時に形成される請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記半導体基板が第１面に素子分離領域を有し、
前記単一導電層が前記素子分離領域に形成される請求項６〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
第１面側の電極パッド部と第２面側の貫通電極とを有する請求項１〜５のいずれか１つに記載の半導体装置を複数個備え、一の半導体装置の電極パッド部または貫通電極と、隣接する他の半導体装置の貫通電極または電極パッド部とが、導電材料を介して電気的に接続された状態で、複数個の半導体装置が積み重ねられた三次元実装構造を有する三次元実装半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、さらに詳しくは、積み重ね実装に適した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体パッケージが、電子機器の小型化および軽量化のために小型化されてきている。また、一つの半導体パッケージ内に複数の半導体装置を収容したマルチチップ半導体も実用化されている。
ところが、半導体装置の電極パッドと半導体パッケージの接続端子とを接続するのにボンディングワイヤが用いられるため、半導体パッケージにはボンディングパッド領域が必要となり、このことが半導体パッケージの小型化を阻害する。
また、マルチチップ半導体の場合も、接続端子数が増加するため、半導体パッケージの小型化が困難となってきている。
【０００３】
これらの課題を解決する手段の一例として、半導体基板を貫通する電極を介して半導体装置の電極パッドと半導体パッケージの接続端子あるいは半導体装置同士を接続する従来技術１が提案されている（例えば、特許文献１参照）。
図２７は従来技術１の一例としての半導体装置の部分断面図を示している。
従来技術１の半導体装置は、第１面に素子分離領域５０１を有する半導体基板５００と、半導体基板５００の第１面側に形成された複数の半導体素子５１１と、半導体素子５１１と電気的に接続された配線５２１を有する配線層５２０と、配線５２１と電気的に接続された電極パッド部５３０と、半導体基板５００の第１面の反対側の第２面から電極パッド部５３０まで貫通した貫通孔内に形成された貫通電極５４０とを備える。なお、電極パッド部５３０および貫通電極５４０は、四角形の半導体基板５００の複数の所定位置に配置されており、例えば、半導体基板５００の四辺に配置されている。
【０００４】
電極パッド部５３０は、複数層のアルミニウム層５３１、５３３、５３５と、アルミニウム層間に配置された複数のタングステンプラグ５３２、５３４とを有してなり、素子分離領域５０１に対応する位置に配置されている。電極パッド部５３０において、内側のアルミニウム層５３１が貫通電極５４０と接触して電気的に接続し、外側のアルミニウム層５３５は配線５２１と電気的に接続されると共に外面が外部に露出している。
【０００５】
また、半導体基板５００の第２面および貫通孔の内面は第１絶縁膜５５１にて覆われ、貫通電極５４０は第１導電膜５４１と第２導電膜５４２と第３導電膜５４３が順次積層されてなり、貫通電極５４０は一部を除いて第２絶縁膜５５２にて覆われ、貫通電極５４０の露出した部分には半田バンプ５６０が付着されている。
また、各半導体素子５１１の間、各配線５２１の間、タングステンプラグ５３２、５３４の間等には層間絶縁膜が形成されている。
【０００６】
ところが、半導体製造プロセスの微細化により、配線材料は従来のアルミニウムから銅に変更されてきている。銅配線プロセスにおいて、電極パッド部５３０に面積が大きいアルミニウム層５３１を銅層に単純に置き換えると、ＣＭＰ（化学機械研磨）による平坦化の際に銅層表面が凹状に削れるディッシング（段差）が発生し、この段差によってプラグを層間絶縁膜内に埋め込むためビアホールの形成が困難となる。つまり、段差によってビアホール形成時のフォト工程においてレジスト開口に不具合が生じる。
なお、図２７、後述の図２８および図３１において、斜線部分は、配線、電極パッド部のアルミニウム層とタングステンプラグ、貫通電極等が電気的に接続された箇所である。
【０００７】
図２８は、ＣＭＰによるディッシングを抑制した従来技術２の一例としての半導体装置の部分断面図を示している（例えば、特許文献２参照）。なお、図２８において、図２７中の要素と同様の要素には同一の符号を付している。
図２８に示す半導体装置の電極パッド部６３０は、半導体基板５００の第１面に層間絶縁膜５１２を介して積層されている。この電極パッド部６３０は、銅配線プロセスでのＣＭＰによるディッシングを抑制するために、例えば図２９や図３０に示すように、貫通電極５４０と接触する銅層６３１ａと、銅層６３１ａ内にアイランド状に配置された絶縁層６３１ｂとからなる混成導電層６３１を有している。なお、電極パッド部６３０において、多層構造の各配線５２１の端部は、銅プラグ６３２、６３３を介して銅層６３１ａと電気的に接続され、露出した外面を有する導電パッド層６３４が最上層の銅層５２１に積層されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第４１４５３０１号公報
【特許文献２】特開平８−４５９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図２８に示す従来技術２の場合、半導体基板５００に貫通孔を形成する前に、半導体基板５００の第１面側に電極パッド部６３０を含む多層配線構造が形成される。貫通孔を形成する際は、半導体基板５００をエッチングし、このとき素子分離領域５０１がエッチング停止層として用いられ、層間絶縁膜５１２のエッチング時に混成導電層６３１がエッチング停止層として用いられる。
しかしながら、層間絶縁膜５１２をエッチングすると、図３１に示すように、混成導電層６３１の絶縁層６３１ｂがエッチングされてしまい、貫通孔底部に段差が生じることになる。
【００１０】
そのため、貫通孔内に貫通電極５４０を形成する際、例えばＰＶＤ法によって、貫通孔底部の段差部分にバリア膜（第１導電膜５４１）およびシード膜（第２導電膜５４２）を被覆することが困難な箇所が生じるため、銅の拡散やボイドＶが発生し、半導体装置の信頼性を損なう結果に繋がる。つまり、銅が層間絶縁膜中に拡散することにより、隣り合う配線５２１の間にリーク電流が流れ、半導体装置の正常な動作を妨げると共に、貫通電極５４０から銅が流出してボイドＶが発生し、貫通電極５４０と電極パッド部６３０との間が高抵抗となる等の不具合が生じることとなる。
【００１１】
本発明は、前記の問題に鑑みてなされたものであり、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
かくして、本発明によれば、半導体基板と、半導体基板の第１面側に形成された半導体素子と、半導体基板の第１面側に形成されて半導体素子と電気的に接続された配線を有する配線層と、半導体基板の第１面側に形成された電極パッド部と、半導体基板の第１面からその反対側の第２面まで貫通する貫通孔内に形成された貫通電極とを備え、前記電極パッド部は、半導体基板の第１面に部分的に積層された単一導電層と、単一導電層に積層された混成導電層とを有し、前記単一導電層は、貫通電極と電気的に接続する導電領域部からなり、前記混成導電層は、単一導電層と前記配線とを電気的に接続する導電領域部と、単一導電層と配線とを電気的に絶縁する絶縁領域部とが混成されてなる半導体装置が提供される。
【００１３】
また、本発明の別の観点によれば、半導体基板の第１面側に半導体素子を形成する工程と、半導体基板の第１面側に半導体素子と電気的に接続される配線を有する配線層を形成する工程と、半導体基板の第１面側に電極パッド部を形成する工程と、半導体基板の第１面からその反対側の第２面まで貫通する貫通孔を形成する工程と、貫通孔内に貫通電極を形成する工程とを含み、前記電極パッド部を形成する工程が、貫通電極と電気的に接続される導電領域部からなる単一導電層を半導体基板の第１面に部分的に積層する工程と、単一導電層と前記配線とを電気的に接続する導電領域部と、単一導電層と配線とを電気的に絶縁する絶縁領域部とが混成されてなる混成導電層を、単一導電層に積層する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明において、エッチングにより半導体基板に貫通孔を形成することにより、半導体基板の第１面に積層された電極パッド部の単一導電層は貫通孔内で露出するが、その露出面は、従来技術２のように絶縁領域の絶縁膜がエッチングされることで形成される微細な段差（凹凸）を有さないフラットな面である。
したがって、貫通電極は、単一導電層の前記フラットな面と隙間無く密着して形成され、それによって銅配線プロセスにて従来技術２が有していた銅の拡散やボイドが発生して半導体装置の信頼性を損なうという問題、および貫通電極と電極パッド部との間が高抵抗になるという問題を解消することができる。
【００１５】
それに加え、配線層と電気的に接続する混成導電層は、導電領域と絶縁領域とが組み合わされているため、銅配線プロセス中のＣＭＰによるディッシングを抑制して平坦化することができ、低抵抗な多層配線構造を有する電極パッド部を高精度に形成することができる。
つまり、本発明によれば、銅配線プロセスによって形成される多層配線構造を有する信頼性の高い半導体信頼性を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は本発明に係る半導体装置の実施形態１の概略構成を示す断面図である。
【図２】図２は図１の部分的な拡大断面図である。
【図３】図３は実施形態１の半導体装置の製造工程を説明する図である。
【図４】図４は図３の製造工程の続きの工程を説明する図である。
【図５】図５は図４の製造工程の続きの工程を説明する図である。
【図６】図６は図５の製造工程の続きの工程を説明する図である。
【図７】図７は図６の製造工程の続きの工程を説明する図である。
【図８】図８は図７の製造工程の続きの工程を説明する図である。
【図９】図９は図８の製造工程の続きの工程を説明する図である。
【図１０】図１０は図９の製造工程の続きの工程を説明する図である。
【図１１】図１１は図１０の製造工程の続きの工程を説明する図である。
【図１２】図１２は図１１の製造工程の続きの工程を説明する図である。
【図１３】図１３は図１２の製造工程の続きの工程を説明する図である。
【図１４】図１４は図１３の製造工程の続きの工程を説明する図である。
【図１５】図１５は図１４の製造工程の続きの工程を説明する図である。
【図１６】図１６は図１５の製造工程の続きの工程を説明する図である。
【図１７】図１７は図１６の製造工程の続きの工程を説明する図である。
【図１８】図１８は図１７の製造工程の続きの工程を説明する図である。
【図１９】図１９は図１８の製造工程の続きの工程を説明する図である。
【図２０】図２０は図１９の製造工程の続きの工程を説明する図である。
【図２１】図２１は図２０の製造工程の続きの工程を説明する図である。
【図２２】図２２は本発明に係る半導体装置の実施形態２の部分的な拡大断面図である。
【図２３】図２３は実施形態２の半導体装置の製造工程の途中を説明する図である。
【図２４】図２４は図２３の製造工程の続きの工程を説明する図である。
【図２５】図２５は図２４の製造工程の続きの工程を説明する図である。
【図２６】図２６は本発明に係る三次元実装半導体装置の概略正面図である。
【図２７】図２７は従来技術１の一例としての半導体装置の部分断面図を示している。
【図２８】図２８は、ＣＭＰによるディッシングを抑制した従来技術２の一例としての半導体装置の部分断面図を示している。
【図２９】図２９は従来技術２の電極パッド部の混成導電層を示す平面図である。
【図３０】図３０は従来技術２の電極パッド部の別の混成導電層を示す平面図である。
【図３１】図３１は従来技術２の電極パッド部の部分的な拡大断面図である。
【発明を実施するための形態】
【００１７】
本発明の半導体装置は、半導体基板と、半導体基板の第１面側に形成された半導体素子と、半導体基板の第１面側に形成されて半導体素子と電気的に接続された配線を有する配線層と、半導体基板の第１面側に形成された電極パッド部と、半導体基板の第１面からその反対側の第２面まで貫通する貫通孔内に形成された貫通電極とを備え、前記電極パッド部は、半導体基板の第１面に部分的に積層された単一導電層と、単一導電層に積層された混成導電層とを有し、前記単一導電層は、貫通電極と電気的に接続する導電領域部からなり、前記混成導電層は、単一導電層と前記配線とを電気的に接続する導電領域部と、単一導電層と配線とを電気的に絶縁する絶縁領域部とが混成されてなることを特徴とする。
ここで、前記「単一導電層」とは、同一の導電性材料にて形成された単一の導電層であって、エッチングされた場合に被エッチング面が均一な速度でエッチングされる導電層を意味する。
【００１８】
また、前記混成導電層が、（Ａ）「単一導電層と配線とを電気的に接続する導電領域と該導電領域内に配置された１つ以上の絶縁領域とを備えて構成される」場合とは、導電領域を構成する導電層の一部の領域が絶縁領域を構成する絶縁層に置き換えられた構成を意味し、（Ｂ）「絶縁領域と該絶縁領域内に配置されて単一導電層と配線とを電気的に接続する１つ以上の導電領域とを備えて構成される」場合とは、絶縁領域を構成する絶縁層の一部の領域が導電領域を構成する導電層に置き換えられた構成を意味する。
前記（Ａ）および（Ｂ）の場合、導電領域および絶縁領域の平面形状は特に限定されないが、混成導電層をＣＭＰにて平坦化する際にディッシングを効果的に抑制できるパターン形状であることが好ましい。（Ａ）の場合の絶縁領域と（Ｂ）の場合の導電領域のパターン形状としては、例えば、散点状、ストライプ状、蛇行状、格子状等が挙げられる。
【００１９】
この半導体装置は、次の（１）〜（４）ように構成されてもよく、これらの構成を組み合わせてもよい。
（１）半導体基板の第２面および貫通孔の内面が、絶縁膜にて被覆されている。
このようにすれば、貫通電極と半導体基板を絶縁することができ、貫通電極から半導体基板へのリーク電流を抑えることができる。
【００２０】
（２）単一導電層がポリシリコン層からなり、単一導電層の混成導電層と電気的に接続した面側がシリサイド化されている。
このようにすれば、電極パッド部の低抵抗化を図ることができる。
（３）前記（２）の場合、半導体素子が、ポリシリコンからなるゲート電極を有する半導体素子であってもよい。ゲート電極を有する半導体素子としては、例えば、電界効果トランジスタ、半導体メモリセル、ゲートコントロールダイオード等が挙げられる。
このようにすれば、半導体基板の第１面にポリシリコンからなるゲート電極と単一導電層とを同時に形成することができるため、製造工数を増やすことなく単一導電層を形成することができる。
【００２１】
（４）半導体基板が第１面に素子分離領域を有し、単一導電層が前記素子分離領域に配置されている。
このようにすれば、貫通孔を形成するための半導体基板のエッチング時に、素子分離領域をエッチング停止層として用いることができると共に、素子分離領域のエッチング時に単一導電層をエッチング停止層として用いることができるため、貫通孔のエッチングの制御を容易に行うことができる。
【００２２】
以下、本発明に係る半導体装置およびその製造方法について図面を参照しながら詳説する。
（実施形態１）
図１は本発明に係る半導体装置の実施形態１の概略構成を示す断面図であり、図２は図１の部分的な拡大断面図である。なお、図１および図２において、斜線部分は、配線、電極パッド部、貫通電極等が電気的に接続された箇所である。
【００２３】
＜半導体装置の構成＞
この半導体装置は、半導体基板１００と、半導体基板１００の第１面側の素子形成領域に形成された半導体素子としての電界効果トランジスタ（以下、ＦＥＴという）１１１と、半導体基板１００の第１面側に形成されてＦＥＴ１１１と電気的に接続された配線１２１を有する配線層１２０と、半導体基板１００の第１面側に形成されて配線１２１と電気的に接続された電極パッド部１３０と、半導体基板１００の第１面からその反対側の第２面まで貫通する貫通孔内に形成された貫通電極１４０とを備える。
なお、図１および図２では、配線層１２０および電極パッド部１３０の内部構造が分かりやすいように、半導体基板１００の厚みに対する配線層１２０および電極パッド部１３０の厚みを実際よりも厚くして図示している。
【００２４】
半導体基板１００としては、特に限定されるものではなく、例えば、第１面に素子分離領域１０１を有するｐ型またはｎ型シリコン基板を用いることができる。さらに、半導体基板１００は、その第１面の素子分離領域１０１間の素子形成領域にｎ型またはｐ型のウェル領域を有していてもよい。
素子分離領域１０１は、半導体基板１００の第１面に段差を生じさせないシャロートレンチアイソレーション法により形成された埋め込み絶縁膜（例えばシリコン酸化膜）にて形成されることが好ましい。
【００２５】
ＦＥＴ１１１は、半導体基板１００の第１面にゲート絶縁膜（例えばシリコン酸化膜）を介して形成されたポリシリコンからなるゲート電極１１１ａと、ゲート電極１１１ａの両側における半導体基板１００の第１面の表層にはソース領域およびドレイン領域となる不純物拡散層とを有し、半導体基板１００の第１面に複数個形成されている。そして、ＦＥＴ１１１を覆う層間絶縁膜１１２（例えばＢＰＳＧ膜）が半導体基板１００の第１面に積層されている。
なお、半導体基板１００の第１面の素子形成領域には、半導体メモリセル、ダイオード、容量素子、抵抗素子等の半導体素子が形成されていてもよく、さらには、層間絶縁膜１１２に積層される配線層１２０内にも容量素子、抵抗素子等が形成されていてもよく、各種半導体素子と配線とによって集積回路が構成されていてもよい。
【００２６】
配線層１２０は、前記層間絶縁膜１１２に積層された多層配線構造であって、複数層の層間絶縁膜１２２と、各層間絶縁膜１２２にて周囲が覆われた複数層の配線１２１とを有し、図１および図２では、多層配線構造が３層の場合を例示している。
配線層１２０において、所定の配線１２１は、コンタクトプラグ１２１ａを介してＦＥＴ１１１のゲート電極１１１ａ、ソース／ドレイン領域、他の配線１２１に電気的に接続されている。
各配線１２１の材料としては、近年の多層配線構造に主流の銅が適しており、銅の拡散を防止する金属膜として、例えば、層間絶縁膜１２２側から窒化タンタル膜およびタンタル膜を形成してもよい。コンタクトプラグ１２１ａは主としてタングステンからなるが、低抵抗化を図るため銅を用いてもよい。
【００２７】
電極パッド部１３０は、半導体基板１００の第１面に部分的に積層された単一導電層１３１と、単一導電層１３１に積層された混成導電層１３２と、配線層１２０の複数の配線１２１の端部が集積した配線端子層１３３と、配線端子層１３３に積層されて外面が露出する外部電極パッド１３４とを備える。なお、電極パッド部１３０および貫通電極１４０は、四角形の半導体基板１００の複数の所定位置に配置されており、例えば、半導体基板５００の四辺に配置されている。
【００２８】
単一導電層１３１は、貫通電極１４０と電気的に接続された導電領域部からなる（同一の導電性材料からなる）単一の層であり、その導電性材料としては特に限定されず、例えば、ＦＥＴ１１１のゲート電極１１１ａと同じポリシリコンから形成されていることが好ましい。また、単一導電層１３１の厚さも特に限定されないが、ゲート電極１１１ａと同じ厚さとすることが好ましく、この場合、５０〜４００ｎｍ程度、好ましくは２００ｎｍ程度である。
単一導電層１３１は、半導体基板１００の第１面における素子分離領域１０１に形成されており、ＦＥＴ１１１を覆う層間絶縁膜１１２にて覆われている。
【００２９】
混成導電層１３２は、端子層１３３を介して単一導電層１３１と各配線１２１とを電気的に接続する導電領域部と、単一導電層１３１と各配線１２１とを電気的に絶縁する絶縁領域部とを備えている。
より詳しく説明すると、導電領域部は、配線層１２０の１層目の配線１２１と同じ層位置に配置された導電層１３２ａと、導電層１３２ａと単一導電層１３１とを電気的に接続するコンタクトプラグ１３２ｂからなる。導電層１３２ａは配線１２１と同じ材料（例えば銅）から形成され、コンタクトプラグ１３２ｂはコンタクトプラグ１２１ａと同じ材料（例えばタングステン）から形成されるのが好ましい。
絶縁領域部は、層間絶縁膜１２２と同じ材料（例えばＳｉＯＣ膜）から形成されるのが好ましい。
この混成導電層１３２は、例えば、層間絶縁膜１２２がストライプ状となる形状（図２９参照）または散点状となる形状（図３０参照）、導電層用溝１３２ａが格子状となる形状等を採用することができる。
【００３０】
配線端子層１３３は、配線層１２０における各層の配線１２１の端部１３３ａと、端部１３３ａと混成導電層１３２の導電層１３２ａまたは他の層の端部１３３ａとを電気的に接続するコンタクトプラグ１３３ｂと、これらの周囲に形成された配線層１２０の層間絶縁膜１２２とを有してなる。
外部電極パッド１３４は、配線端子層１３３の最上層に積層されている。また、配線層１２０の最上層は拡散防止膜１７０（例えばＳｉＣ膜）にて覆われ、さらに、拡散防止膜１７０および外部電極パッド１３４の周囲部は、保護膜（例えばＳｉＮ膜）にて覆われている。
【００３１】
貫通電極１４０は、半導体基板１００の第２面から素子分離領域１０１の第１面まで貫通する貫通孔内に形成されている。
より詳しく説明すると、半導体基板１００の第２面および貫通孔の周囲面には絶縁膜１５１（例えばＳｉＯ2膜）が形成されており、絶縁膜１５１を介して貫通孔内および第２面に、第１金属膜１４１と第２金属膜１４２と第３金属膜１４３からなる貫通電極１４０が形成されている。第１金属膜１４１は例えばＴｉ膜からなり、第２金属膜１４２と第３金属膜１４３は例えばＣｕ膜からなる。
なお、貫通電極１４０が形成される前の貫通孔によって、電極パッド部１３０の単一導電層１３１は第２面側に露出しているため、貫通孔内の貫通電極１４０の底部の第１金属膜１４１が単一導電層１３１と接触して電気的に接続している。
【００３２】
絶縁膜１５１を介して半導体基板１００の第２面に積層された貫通電極１４０には、一部を除いて保護膜１５２（例えばポリイミド膜）が積層されており、前記一部は露出している。そして、貫通電極１４０の露出部分にはんだバンプ１６０が電気的に接合されている。
【００３３】
＜半導体装置の製造方法＞
次に、図１および図２に示した半導体装置の製造方法の一例を説明する。
前記半導体装置の製造方法は、半導体基板１００の第１面側に半導体素子としてＦＥＴ１１１を形成する工程（Ａ）と、半導体基板１００の第１面側にＦＥＴ１１１と電気的に接続される配線１２１を有する配線層１２０を形成する工程（Ｂ）と、半導体基板１００の第１面側に電極パッド部１３０を形成する工程（Ｃ）と、半導体基板１００の第１面からその反対側の第２面まで貫通する貫通孔を形成する工程（Ｄ）と、貫通孔内に貫通電極１４０を形成する工程とを含む。
さらに、電極パッド部１３０を形成する工程（Ｃ）が、貫通電極１４０と電気的に接続される導電領域部からなる単一導電層１３１を半導体基板１００の第１面に部分的に積層する工程と、単一導電層１３１と前記配線１２１とを電気的に接続する導電領域部１３１ａ、１３２ｂと、単一導電層１３１と配線１２１とを電気的に絶縁する絶縁領域部１１２、１２２とが混成されてなる混成導電層１３２を、単一導電層１３１に積層する工程とを有する。
【００３４】
〔工程（Ａ）と（Ｃ）〕
工程（Ａ）では、工程（Ｃ）の一部が並行して行われる。
図３を参照しながら説明すると、工程（Ａ）と（Ｃ）では、第１面１００ａに素子分離用域１０１が埋め込んで形成された半導体基板１００の第１面１００ａに、例えばＣＶＤ法によりシリコン酸化膜１１１ｂを介してポリシリコン膜を２００ｎｍ堆積する。
次に、フォトリソグラフィ技術によりレジスト膜（図示省略）をポリシリコン膜上に形成する。このレジスト膜は、ゲート形成領域および電極パッド部形成領域に開口部を有する。
続いて、レジスト膜をマスクとして用いて、ＲＩＥ法によりポリシリコン膜およびシリコン酸化膜１１１ｂをパターニングした後、アッシングによりレジスト膜を除去する。
これにより、図３に示すように、ポリシリコン膜からなるゲート電極１１１ａを素子形成領域に形成すると同時に、ポリシリコン膜からなる電極パッド部の単一導電層（導電領域部）１３１を素子分離領域１０１に形成することができる。
【００３５】
次に、得られた半導体基板１００の第１面全面に絶縁膜（例えばＳｉＯ2膜）を堆積し、ポリシリコン膜が露出するまでエッチバックすることにより、ゲート電極１１１ａの両側壁にサイドウォールスペーサを形成する。このとき、単一導電層１３１の両側壁にも同様のサイドウォールスペーサが形成される。
続いて、ゲート電極１１１ａ両側部分に開口するレジスト膜を半導体基板１００の第１面１００ａに堆積し、不純物注入を行なって、ソースおよびドレイン領域としての不純物拡散層を第１面の表層に形成し、アッシングによりレジスト膜を除去する。
その後、得られた半導体基板１００の第１面全面に、例えばスパッタリング法により金属膜（例えばＴｉ、Ｗ、Ｐｔ等）を形成し、熱処理することにより、露出したポリシリコン膜の表面をシリサイド化する。そして、未反応の金属膜をエッチングにより選択的に除去する。
【００３６】
〔工程（Ｂ）と（Ｃ）〕
工程（Ｂ）では、工程（Ｃ）の一部が並行して行われる。
工程（Ｂ）と（Ｃ）では、図４に示すように、前記工程を経て得られた半導体基板１００の第１面１００ａに、第１の層間絶縁膜１１２としてＢＰＳＧ膜を堆積し、リフロー処理によって平滑化した後、ＣＭＰにより平坦化する。なお、平坦化された第１の層間絶縁膜１１２にＳｉＯ2膜を積層してもよい。
次に、図５に示すように、ＦＥＴ１１１のソース／ドレイン領域に接触するコンタクトプラグ１２１ａと、単一導電層１３１に接触する電極パッド部のコンタクトプラグ１３２ｂを形成する。
この際、例えば公知のフォトリソグラフィ法およびエッチング技術により、第１の層間絶縁膜１１２にコンタクトホールを形成し、チタン、窒化チタンまたはタングステン等の導電性材料をコンタクトホールが完全に埋まる膜厚で堆積した後、エッチバック法あるいはＣＭＰ法により表面の導電性材料を除去することにより、第１の層間絶縁膜１１２内にコンタクトプラグ１２１ａ、１３２ｂを埋め込んで形成することができる。
【００３７】
次に、図６に示すように、第１の層間絶縁膜１１２およびコンタクトプラグ１２１ａ、１３２ｂ上に、例えば、第１のエッチング停止層１２２ａとして例えばＳｉＣ膜を３０ｎｍ堆積し、第２の層間絶縁膜１２２として例えばＳｉＯＣ膜を３００ｎｍ堆積する。
次に、図７に示すように、コンタクトプラグ１２１ａ、１３２ｂが露出するように第２の層間絶縁膜１２２および第１のエッチング停止層１２２ａをエッチングして、配線用溝１２１ｇおよび導電層用溝１３２ｇを形成する。
この導電層用溝１３２ｇは、例えば、層間絶縁膜１２２をストライプ状に残す形状（図２９参照）または散点状に残す形状（図３０参照）に形成したり、導電層用溝１３２ｇを格子状に形成することにより、形成できる。
【００３８】
次に、図８に示すように、スパッタリング法を用いて、配線用溝１２１ｇおよび導電層用溝１３２ｇを有する第２の層間絶縁膜１２２に、第１の拡散防止膜１２１ｘとして例えば窒化タンタル膜およびタンタル膜をそれぞれ１０ｎｍの膜厚で堆積し、その上に銅シード膜としてＣｕ膜を１００ｎｍ堆積し、その後、電解メッキ法によりＣｕ膜１２１ｙを５００ｎｍ堆積して、配線用溝１２１ｇおよび導電層用溝１３２ｇを埋め込む。
【００３９】
続いて、図９に示すように、例えばＣＭＰ法を用いて、第２の層間絶縁膜１２２が露出するまでＣｕ膜１２１ｙおよび第１の拡散防止膜１２１ｘを除去して平坦化することにより、配線１２１および電極パッド部の導電層１３２ａを形成する。
これによって、導電層１３２ａおよびコンタクトプラグ１３２ｂを有する導電領域部と、第１および第２の層間絶縁膜１１２、１２２を有する絶縁領域とを備える電極パッド部の混成導電層１３２が形成される。
このとき、混成導電層１３２は、導電領域部と絶縁領域部が混成されてなるため、ＣＭＰによる導電層１３２ａのディッシングが防止されて平坦化される。
【００４０】
次に、図１０に示すように、第２の層間絶縁膜１２２、拡散防止膜１２１ｘ、配線１２１および導電層１３２ａの上に、第２のエッチング停止層１２２ａとして例えばＳｉＣ膜を３０ｎｍ堆積し、第３の層間絶縁膜１２２としてＳｉＯＣ膜を６００ｎｍ堆積する。
続いて、図１１に示すように、例えば、公知のフォトリソグラフィ技術とエッチング技術を用いてビアホールを形成した後、同様に公知のフォトリソグラフィ技術とエッチング技術を用いて配線用溝１２１ｇを形成する。
【００４１】
次に、図１２に示すように、スパッタリング法を用いて、配線用溝１２１ｇおよびビアホールを有する第３の層間絶縁膜１２２に、第２の拡散防止膜１２１ｘとして例えば窒化タンタル膜およびタンタル膜をそれぞれ１０ｎｍ堆積し、その上に銅シード膜を１００ｎｍ堆積し、その後、電解メッキ法によりＣｕ膜１２１ｙを８００ｎｍ堆積して、ビアホールおよび配線用溝１２１ｇを埋め込む。
続いて、図１３に示すように、例えばＣＭＰ法を用いて、第３の層間絶縁膜１２２が露出するまでＣｕ膜１２１ｙおよび第２の拡散防止膜１２１ｘを除去して平坦化することにより、配線１２１、電極パッド部を構成する配線１２１の端部１３３ａおよびコンタクトプラグ１３３ｂとが形成される。
以上のような配線形成工程を繰り返すことにより、多層の配線層１２０（図１４参照）を形成する。
【００４２】
〔工程（Ｃ）の残り〕
その後、図１４に示すように、多層の配線層１２０上に、例えばＳｉＣ膜などの拡散防止膜１７０を堆積し、電極パッド部形成領域に位置する拡散防止膜１７０の一部を除去して開口部を形成し、拡散防止膜１７０上およびその開口部に金属材料を堆積し、例えばチタン５０ｎｍ、アルミ８００ｎｍの膜厚で堆積し、公知のフォトリソグラフィ技術とエッチング技術により金属材料をパターニングすることにより、電極パッド部の外部電極パッド１３４を形成する。
これにより、単一導電層１３１、混成導電層１３２、配線端子層１３３および外部電極パッド１３４を有する電極パッド部１３０が半導体基板１００に形成される。
さらに、拡散防止膜１７０および外部電極パッド１３４の周囲部に、保護膜１７１（例えばＳｉＮ膜）を形成する。
【００４３】
この後、図示しないが、半導体基板１００の第１面側に支持基板を貼り合わせ、半導体基板１００を第２面側から公知のＣＭＰ法やエッチング法により３０μｍ〜１５０μｍ程度の厚さにしてもよい。半導体基板１００を薄くすることで、次工程において貫通孔の形成が容易となる。
【００４４】
〔工程（Ｄ）〕
工程（Ｄ）では、図１５に示すように、電極パッド部形成領域に対応する半導体基板１００の第２面１００ｂに開口するレジスト膜１０６を公知のパターニング技術を用いて形成し、レジスト膜１０６をマスクとして半導体基板１００の第２面１００ｂをエッチングすることにより貫通孔１０７を形成し、単一導電層１３１を露出させる。
このとき、半導体基板１００のエッチング時に素子分離領域（シリコン酸化膜）１０１をエッチング停止層として用い、素子分離領域１０１のエッチング時に単一導電層（ポリシリコン膜）１３１をエッチング停止層として用いることで、オーバーエッチングによって単一導電層１３１を貫通してしまう不具合を回避することができる。
その後、レジスト膜１０６を除去する。
【００４５】
〔工程（Ｅ）〕
工程（Ｅ）では、図１６に示すように、半導体基板１００の第２面１００ｂ、貫通孔１０７の内周面および貫通孔１０７内で露出する単一導電層１３１を覆うように、ＰＣＶＤ法により、絶縁膜１５１として例えばＳｉＯ2膜を膜厚３μｍで堆積する。
このとき、貫通孔１０７の底部における絶縁膜１５１は次工程で除去されるが、その厚さは、半導体基板１００の第２面１００ｂにおける絶縁膜１５１の厚さよりも薄く、具体的には３０％程度またはそれ以下になることが望ましい。このような絶縁膜１５１の膜厚制御は、材料ガスの流量、圧力、ＲＦパワー等の成膜条件により制御することができる。
【００４６】
次に、絶縁膜１５１をＲＩＥ法にてエッチングすることにより、貫通孔１０７の底部の絶縁膜１５１を除去して、図１７に示すように、再び単一導電層１３１を露出させる。
このとき、貫通孔１０７の底部における絶縁膜１５１の厚さと、半導体基板１００の第２面１００ｂにおける絶縁膜１５１の厚さの違いにより、半導体基板１００の第２面１００ｂの絶縁膜１５１は完全には除去されずに残存する。また、ＲＩＥ法によるエッチングであるため、貫通孔１０７の内周面の絶縁膜１５１も除去されずに残存する。
次に、図１８に示すように、貫通孔１０７内に貫通電極を形成する。この際、例えば、ＰＶＤ法を用いて、第１金属膜１４１としてＴｉ膜を１μｍ堆積し、第２金属膜１４２としてＣｕ膜を１μｍ堆積する。続いて、図１９に示すように、公知のパターニング技術にて形成したレジスト膜１０８をマスクとして、例えば、電界メッキ法により第３金属膜１４３としてＣｕ膜を６μｍ堆積する。
【００４７】
次に、図２０に示すように、レジスト膜１０８を除去し、露出した第２金属膜１４２（ＰＶＤ−Ｃｕ膜）を例えばウェットエッチングにより除去し、これにより露出した第１金属膜１４１（ＰＶＤ−Ｔｉ膜）を例えばドライエッチングにより除去する。このとき、電解メッキ法により堆積された第３金属膜１４３（Ｃｕ膜）はＰＶＤ−Ｃｕ膜より厚いため完全に除去されずに残存する。また、第３金属膜１４３で覆われた第２および第１金属膜１４２、１４１は、第３金属膜１４３がマスクとなり除去されずに残存する。
このようにして、第１、第２および第３金属膜１４１、１４２、１４３からなり、かつ第１金属膜１４１が電極パッド部１３０の単一導電層１３１と電気的に接続した貫通電極１４０が形成される。
その後、図２１に示すように、第３金属膜１４３の一部を露出させるように、絶縁膜１５１および第３金属膜１４３に保護膜１５２として例えばポリイミド膜を堆積する。
そして、図２に示すように、第３金属膜１４３の露出部分にはんだバンプ１６０を形成することで、実施形態１の半導体装置が得られる。
【００４８】
なお、実施形態１では、電極パッド部１３０の外部電極パッド１３４の位置とはんだバンプ１６０の位置が面内方向で若干ずれた場合を例示したが、それらの位置は一致していてもよい。
【００４９】
（実施形態２）
図２２は本発明に係る半導体装置の実施形態２の部分的な拡大断面図である。なお、図２２において、図２中の要素と同様の要素には同一の符号を付している。
この半導体装置の製造では、実施形態１の図３〜図１８と同様の製造工程を経た後、図２３に示すように、貫通孔部分の第１および第２金属膜１４１、１４２を露出させるように、公知のパターニング技術を用いてレジスト膜１０８を形成し、レジスト膜１０８をマスクとして、例えば電界メッキ法により第３金属膜２４３（Ｃｕ膜）を堆積することで貫通孔内に埋め込む。
【００５０】
次に、図２４に示すように、レジスト１１０を除去し、実施形態１と同様に、露出した第２金属膜１４２（ＰＶＤ−Ｃｕ膜）を例えばウェットエッチングにより除去し、これにより露出した第１金属膜１４１（ＰＶＤ−Ｔｉ膜）を例えばドライエッチングにより除去する。このようにして、貫通孔内に埋め込まれた貫通電極２４０が形成される。
その後、図２５に示すように、第３金属膜２４３の一部を露出させるように、絶縁膜１５１および第３金属膜２４３に保護膜１５２として例えばポリイミド膜を堆積する。
そして、図２２に示すように、第３金属膜２４３の露出部分にはんだバンプ１６０を形成することで、実施形態２の半導体装置が得られる。
【００５１】
（実施形態３）
図２６は本発明に係る三次元実装半導体装置の概略正面図である。なお、図２６において、図２２中の要素と同様の要素には同一の符号を付している。
この三次元実装半導体装置は、前記実施形態２の半導体装置Ｓを複数個備え、一の半導体装置Ｓの電極パッド部１３０または貫通電極２４０と、他の半導体装置Ｓの貫通電極２４０または電極パッド部１３０とが、導電材料を介して電気的に接続された状態で、複数個の半導体装置Ｓが積み重ねられた三次元実装構造を有している。
【００５２】
詳しく説明すると、この場合の三次元実装半導体装置は、相互に積み重ねられた３個の半導体装置Ｓと、積み重ねられた半導体装置Ｓを支持する支持基板３００と、樹脂封止部３１０とを備える。
支持基板３００は、一面と他面に、図示しないコンタクトプラグによって相互に電気的に接続されたはんだバンプ３０１と外部接続端子３０２とを有し、支持基板３００のはんだバンプ３０１と最下段の半導体装置Ｓのはんだバンプ１６０とが溶融一体化することにより相互に電気的に接続されている。
また、最下段の半導体装置Ｓと支持基板３００の間に樹脂材料３１１が充填されることにより半導体装置Ｓが支持基板３００に固定されている。
【００５３】
さらに、最下段の半導体装置Ｓの外部電極パッド１３４と中段の半導体装置Ｓのはんだバンプ１６０とが電気的に接続され、中段の半導体装置Ｓの外部電極パッド１３４と最上段の半導体装置Ｓのはんだバンプ１６０とが電気的に接続され、積み重ねられた３個の半導体Ｓの全体が樹脂封止部３１０によって被覆されている。
なお、支持基板３００の一面に、外部接続端子と電気的に接続された電極パッドを設け、この電極パッドと最上段の半導体装置Ｓの外部電極パッド１３４とをワイヤボンディングによって電気的に接続することも可能である。
【００５４】
（他の実施形態）
１．実施形態３では、実施形態２の半導体装置を用いた三次元実装半導体装置の場合を例示したが、実施形態１の半導体装置を用いて三次元実装半導体装置を作製することも可能であり、実施形態１の半導体装置と実施形態２の半導体装置の両方を用いて三次元実装半導体装置を作製することも可能である。
２．実施形態３では、半導体装置Ｓの半導体基板１００を支持基板３００側に向けて積み重ねた三次元実装構造を例示したが、半導体装置Ｓの配線層１２０を支持基板３００側に向けて積み重ねた三次元実装構造とすることも可能である。この場合、最上段の半導体装置におけるはんだバンプ１６０および貫通電極２４０を省略することができ、三次元実装半導体装置の低コスト化を図ることができる。
【産業上の利用可能性】
【００５５】
本発明の半導体装置は、例えば、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサ・コンピュータまたは他の全ての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレイヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い用途に適用可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレイヤ、ポータブル音楽プレイヤ、電子辞書、時計等の携帯電子機器への応用が有効である。
【符号の説明】
【００５６】
１００  半導体基板
１００ａ  第１面
１００ｂ  第２面
１０７  貫通孔
１１１  半導体素子（ＦＥＴ）
１１２、１２２  層間絶縁膜
１２０  配線層
１２１  配線
１３０  電極パッド部
１３１  単一導電層
１３２  混成導電層
１３２ａ  導電層（導電領域部）
１３２ｂ  コンタクトプラグ（導電領域部）
１３３  配線端子層
１３４  外部電極パッド
１４０、２４０  貫通電極
Ｓ  半導体装置
【図１】
2011003645.tif 000003
【図２】
2011003645.tif 000004
【図３】
2011003645.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2011003645.tif 000009
【図８】
2011003645.tif 000010
【図９】
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【図１０】
2011003645.tif 000012
【図１１】
2011003645.tif 000013
【図１２】
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【図１３】
2011003645.tif 000015
【図１４】
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【図１５】
2011003645.tif 000017
【図１６】
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【図１７】
2011003645.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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