(57)【要約】      （修正有）【課題】抵抗変化メモリセルに充分な電流を流すことができる半導体記憶装置を提供する。【解決手段】互いに交差するように形成されたワード線ＷＬｊ及びビット線ＢＬｉと、これら配線の各交差部に配置され、ダイオードＤＩと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを含むメモリセルアレイとを備える。ダイオードＤＩは、ｎ＋型層Ｄ３とｐ＋型層Ｄ１とを有する。ｎ＋型層Ｄ３の少なくとも一部がシリコン−カーバイド混合物（Ｓｉ１−ｘＣｘ（０＜ｘ＜１））で構成され、ｐ＋型層Ｄ１がシリコン（Ｓｉ）で構成されている。【選択図】図３
2011066347.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差するように形成された複数の第１配線及び複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、整流素子と可変抵抗素子とを直列接続してなるメモリセルを含むメモリセルアレイと、
を備え、
前記整流素子は、
ｎ型の第１半導体領域と、
ｐ型の第２半導体領域とを有し、
前記第１半導体領域の少なくとも一部がシリコン−カーバイド混合物（Ｓｉ１−ｘＣｘ（０＜ｘ＜１））で構成され、前記第２半導体領域がシリコン（Ｓｉ）で構成されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２半導体領域に挟まれるように形成され、前記第１半導体領域の不純物濃度及び前記第２半導体領域の不純物濃度よりも小さい不純物濃度を有する第３半導体領域をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１半導体領域が含むシリコン−カーバイド混合物（Ｓｉ１−ｘＣｘ（０＜ｘ＜１））において、ｘが０．１５〜０．５であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１半導体領域にショットキー接合をもって接触する金属電極をさらに具備し、
前記金属電極は、ＰｔＳｉあるいはＰｄ２Ｓｉを含むことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１半導体領域にショットキー接合をもって接触する金属電極をさらに具備し、
前記金属電極を構成する金属の仕事関数ｑΦｍよりも、前記第１半導体領域を構成するＳｉ１−ｘＣｘの仕事関数ｑΦｓが大きいことを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、例えばダイオードと可変抵抗素子を直列接続してなるメモリセルを有する抵抗変化メモリに関するものである。
【背景技術】
【０００２】
従来から知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要求されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
【０００３】
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。ここで、抵抗変化メモリには、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ＲｅＲＡＭ:Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（ＰＣＲＡＭ:Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）も含むものとする。
【０００４】
抵抗変化メモリの可変抵抗素子には、２種類の形態があることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００５】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、トランジスタが不要で、このためセルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【０００６】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
【０００７】
一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【０００８】
リセット動作時においては、メモリセルにリセット電流として大きな電流を流す必要がある。このため、可変抵抗素子に直列接続されるダイオードには、出力電流が大きいことが要求される。しかしながら、ダイオードに単純なＰＮ接合ダイオードを用いた場合、非選択の可変抵抗素子にはＰＮ接合ダイオードが持つ接合耐圧から過大な電圧を掛けることができず、その出力電流には限界がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、メモリセルに充分な電流を流すことができる半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本発明の一実施態様の半導体記憶装置は、互いに交差するように形成された複数の第１配線及び複数の第２配線と、前記第１配線と前記第２配線との各交差部に配置され、整流素子と可変抵抗素子とを直列接続してなるメモリセルを含むメモリセルアレイとを備え、前記整流素子が、ｎ型の第１半導体領域と、ｐ型の第２半導体領域とを有し、前記第１半導体領域の少なくとも一部がシリコン−カーバイド混合物（Ｓｉ１−ｘＣｘ（０＜ｘ＜１））で構成され、前記第２半導体領域がシリコン（Ｓｉ）で構成されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、メモリセルに充分な電流を流すことができる半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態の抵抗変化メモリの構成を示すブロック図である。
【図２】実施形態におけるメモリセルアレイの一部の斜視図である。
【図３】図２におけるＩ−Ｉ′線に沿ったメモリセル１つ分の断面図である。
【図４】実施形態における可変抵抗素子の高抵抗状態と低抵抗状態の例を示す図である。
【図５】実施形態における可変抵抗素子の高抵抗状態と低抵抗状態の例を示す図である。
【図６】実施形態におけるメモリセルアレイの変形例の一部の斜視図である。
【図７】図６におけるII−II′線に沿ったメモリセル１つ分の断面図である。
【図８】実施形態におけるメモリセルアレイ及びその周辺回路の回路図である。
【図９】実施形態におけるメモリセルの構造を示す断面図である。
【図１０】実施形態におけるダイオードの構造を示す断面図である。
【図１１】実施形態におけるダイオードの変形例の構造を示す断面図である。
【図１２】実施形態におけるダイオードのエネルギーバンドの状態を示す図である。
【図１３】比較例としてのダイオードのエネルギーバンドの状態を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１５】
［１］実施形態の抵抗変化メモリの全体構成
図１は、本発明の実施形態の抵抗変化メモリの構成を示すブロック図である。
【００１６】
この抵抗変化メモリは、メモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルは、後述するＲｅＲＡＭ（可変抵抗素子）とダイオード等の整流素子を有する。
【００１７】
セルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。
【００１８】
また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１９】
データ入出力バッファ４は、図示しない外部のホスト装置に入出力（Ｉ／Ｏ）線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、またカラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。
【００２０】
また、ホスト装置からデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホスト装置からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００２１】
ステートマシン７は、この抵抗変化メモリの全体の管理を行うもので、ホスト装置からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト装置は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００２２】
また、ステートマシン７によってパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００２３】
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリセルアレイ１の直下のシリコン基板に形成可能である。これにより、この抵抗変化メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００２４】
［１−１］メモリセルアレイ
図２は、メモリセルアレイ１の一部の斜視図であり、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向から見たメモリセル１つ分の断面図である。
【００２５】
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設されている。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２の各交差部に、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。
【００２６】
［１−２］メモリセルＭＣ
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲとダイオードＤＩが直列接続された回路からなる。可変抵抗素子ＶＲは、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる。可変抵抗素子ＶＲ及びダイオードＤＩの上下には、バリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２，ＥＬ３が配置される。電極ＥＬ１上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ２が配置されている。電極ＥＬ２上にはダイオードＤＩが配置され、ダイオードＤＩ上には電極ＥＬ３が配置されている。
【００２７】
電極ＥＬ１，ＥＬ２の電極の材料としては、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ， ＰｔＲｈＯｘ，Ｒｈ/ＴａＡｌＮ、Ｗ等が用いられる。また、電極ＥＬ３の電極の材料としては、仕事関数を考慮して、ＰｔＳｉあるいはＰｄ２Ｓｉ等が用いられる。電極ＥＬ１、ＥＬ２の材料も、電極ＥＬ３の材料と同様にすることができる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２８】
［１−３］可変抵抗素子ＶＲ
可変抵抗素子ＶＲは、例えば、遷移元素となる陽イオンを含む複合化合物であって、陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
【００２９】
図４及び図５は、この可変抵抗素子ＶＲにおける高抵抗状態と低抵抗状態の例を示す図である。
【００３０】
図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。
【００３１】
具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、及びぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００３２】
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯであり、ＺｎＭｎ２Ｏ４を用いている。その他、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等の材料の１つからなる薄膜により、可変抵抗素子ＶＲを構成することもできる。
【００３３】
図４において、記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位とし、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２は、キャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。
【００３４】
プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流しジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００３５】
図５の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは、電極層１１側に配置され、化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは、電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
【００３６】
図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移元素イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
【００３７】
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。
【００３８】
なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流しジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
【００３９】
ダイオードＤＩは、図３に示すように、ｐ＋型層Ｄ１、イントリンシック層（ｉ層）Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなる。ｉ層Ｄ２は、実質的にはｎ−型層となっているがｐ−型層となっていても良い。ここで、「＋」，「−」の符号は、不純物濃度の大小を示している。
【００４０】
［１−４］メモリセルアレイの変形例
また、図６に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図７は、図６のII−II′線に沿った断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。
【００４１】
また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ１は、幾つかのメモリセル群ＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、メモリセル群ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
【００４２】
図８は、メモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。
【００４３】
図８において、メモリセルＭＣを構成するダイオードＤＩのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部である選択回路３ａに接続されている。
【００４４】
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖccに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共に、データ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
【００４５】
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共に、データ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖssに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。
【００４６】
なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳにより、選択回路２ａを介して、個別にセンスアンプに接続される。また、メモリセルアレイ１は、図８に示した回路において、ダイオードＤＩの極性を逆にして、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。
【００４７】
［１−５］ダイオードＤＩ
次に、図９を参照して、メモリセルＭＣのダイオードＤＩの構成に関し、詳しく説明する。
【００４８】
図９は、実施形態に係わるメモリセルＭＣの構造を示す断面図である。メモリセルＭＣは、前述したように、直列接続されたダイオードＤＩ、可変抵抗素子ＶＲ、及び金属電極ＥＬ１〜ＥＬ３により構成されている。
【００４９】
図１０は、実施形態に係わるダイオードＤＩの構造を示す断面図である。ダイオードＤＩは、図示するように、ｐ＋型層Ｄ１、ｉ層Ｄ２、及びｎ＋型層Ｄ３を備えたＰＩＮダイオードからなる。本実施形態では、ｎ＋型層Ｄ３をシリコン−カーバイド混合物Ｓｉ１−ｘＣｘ（０＜ｘ＜１）で構成し、ｐ＋型層Ｄ１およびｉ層Ｄ２をシリコン（Ｓｉ）で構成する。格子定数のミスマッチにより生じるストレスを考慮すると、シリコン−カーバイド混合物Ｓｉ１−ｘＣｘが単結晶の時は、ｘは、０．１５〜０．５であることが望ましい。
【００５０】
また、シリコン−カーバイド混合物Ｓｉ１−ｘＣｘを多結晶にすることも可能である。ここで、多結晶のシリコン−カーバイド混合物Ｓｉ１−ｘＣｘは約６００度で成膜できるのに対し、単結晶のシリコン−カーバイド混合物Ｓｉ１−ｘＣｘは約１１００度での成膜が必要である。その結果、多結晶のシリコン−カーバイド混合物Ｓｉ１−ｘＣｘを用いた方が、不純物の拡散層抑制など、素子特性の変動を押さえることができる。なお、格子定数のミスマッチにより生じるストレスを考慮すると、シリコン−カーバイド混合物Ｓｉ１−ｘＣｘが多結晶の時は、ｘは、０．１５〜０．５であることが望ましい。
【００５１】
ｐ＋型層Ｄ１に導入される不純物には、例えば、ホウ素（Ｂ）が用いられる。ｎ＋型層Ｄ３に導入される不純物には、例えば、リン（Ｐ）あるいは砒素（Ａｓ）が用いられる。ｉ層Ｄ２は実質的にはｎ−型層となり、ｉ層Ｄ２内には、例えばリン（Ｐ）あるいは砒素（Ａｓ）が拡散している。ｐ＋型層Ｄ１の不純物濃度は、例えば１×２０２０ｃｍ−３である。ｎ＋型層Ｄ３の不純物濃度は、例えば１×２０２０ｃｍ−３であり、ｎ−型層（ｉ層Ｄ２）の不純物濃度は、例えば１×２０１７ｃｍ−３である。なお、ダイオードＤＩの変形例として、図１１に示すように、ｉ層を設けずに、ｐ＋型層Ｄ１とｎ＋型層Ｄ３を備えたＰＮダイオードを用いてもよい。
【００５２】
図１２は、実施形態に係わるダイオードＤＩのエネルギーバンドの状態を示す図である。ここでは、ｎ＋型層Ｄ３及びｐ＋型層Ｄ１を備えたダイオードＤＩのエネルギーバンドの状態を示すが、ｎ＋型層Ｄ３、ｉ層Ｄ２、及びｐ＋型層Ｄ１を備えたダイオードの場合もこれとほぼ同様である。
【００５３】
ｎ＋型層Ｄ３及びｐ＋型層Ｄ１のバンドギャップを表すと、図１２のようになる。前述したように、ｎ＋型層Ｄ３がシリコンカーバイド（ＳｉＣ）で形成され、ｐ＋型層Ｄ１がシリコン（Ｓｉ）で形成されている。図示するように、ｎ＋型層Ｄ３のバンドギャップを大きくすることにより、正孔に対するエネルギー障壁が高くなり、結果として再結合する成分が減少し、ダイオードの順方向電流が増加する。
【００５４】
図１３は比較例として示す、ｎ＋型層とｐ＋型層がシリコンで形成されたダイオードのバンドギャップである。図示するように、ｎ＋型層とｐ＋型層をシリコンで形成した場合は、正孔に対するエネルギー障壁が低いため、結果として再結合する成分が増加し、ダイオードの順方向電流の増加が抑制される。
【００５５】
したがって、本実施形態のダイオードＤＩを用いれば、ダイオードをシリコンのみで構成した場合に比べて、順方向電流を増大することができる。例えば、本実施形態では、ダイオードをシリコンのみで構成した場合に比べて、電流値を４〜５倍に増大できる。
【００５６】
また、ｐ＋型層Ｄ１とｎ＋型層Ｄ３との間に、シリコン（Ｓｉ）で形成されたｉ層Ｄ２を配置することにより、逆方向のリーク電流の増大を抑制できる。数十ｎｍサイズの微細なダイオードにおいて、逆方向リーク電流は、ｐｎ接合間の空乏層を介したバンド間トンネルが大部分を占める。このバンド間トンネルの確率は空乏層を形成する領域の禁制帯幅が小さくなるほど増大する。しかし、本実施形態で形成したダイオードでは、ｉ層Ｄ２（不純物濃度が小さいｎ−型層）全体が空乏層となり、またｉ層Ｄ２がシリコン（Ｓｉ）で形成されているため、バンド間トンネル確率はダイオード全体をシリコンで形成した場合と変わらない。従って、本実施形態の構成によれば、逆方向リーク電流が、従来の構造に較べて悪化することはない。
【００５７】
さらに、ｉ層Ｄ２を配置することにより、前述した逆バイアス印加時のリーク電流を低減できる以外に、格子定数のミスマッチにより生じるストレスを緩和する効果もある。すなわち、ｐ＋型層Ｄ１とｎ＋型層Ｄ３との接合部における格子欠陥の発生を抑制することができる。
【００５８】
また、ＳｉＣで形成されたｎ＋型層Ｄ３に接触する金属電極ＥＬ３に、ＰｔＳｉあるいはＰｄ２Ｓｉを用いた場合には、Ｓｉと金属電極ＥＬ３とが接触する場合に比べて、ｎ＋型層（ＳｉＣ）Ｄ３と金属電極ＥＬ３との間のショットキー障壁を下げることができる。これにより、ｎ＋型層Ｄ３と金属電極ＥＬ３との間のコンタクト抵抗が低くなり、ダイオードＤＩの順方向電流を増大することができる。
【００５９】
半導体と金属の接合界面では、それぞれの仕事関数の差に起因して、ショットキー障壁が形成されることがある。ダイオードＤＩの場合は、ｐ＋型層Ｄ１と電極ＥＬ２の界面、およびｎ＋型層Ｄ３と電極ＥＬ３の界面に形成される。本実施形態では、ｎ＋型層Ｄ３の材料をＳｉ１−ｘＣｘ（０＜ｘ＜１）とすることにより、その界面に形成されるショットキー障壁高さを低減し、寄生抵抗を抑え動作マージンを広げることができる。このとき、電極ＥＬ３を構成する金属の仕事関数ｑΦｍよりも、ｎ＋型層Ｄ３を構成するＳｉ１−ｘＣｘの仕事関数ｑΦｓが大きくなるようにする。
【００６０】
一方、ｐ＋型層Ｄ１に用いる材料は、Ｓｉ１−ｘＣｘ（０＜ｘ＜１）ではなく、シリコン（Ｓｉ）が好適である。一方、ｐ＋型層Ｄ１に用いる材料は、ナローバンドギャップ材であるＳｉ１−ｘＧｅｘ（０＜ｘ＜0.3）ではなく、シリコン（Ｓｉ）が好適である。Ｓｉ１−ｘＧｅｘ（０＜ｘ＜0.3）とＳｉ１−ｘＣｘ（０＜ｘ＜１）が接合すると、格子欠陥が発生するおそれがあるためである。
【００６１】
なお、ダイオードＤＩの寄生抵抗は、ダイオードＤＩを構成する半導体材料自体が持つ抵抗と、ダイオードＤＩと電極との界面におけるショットキー障壁に起因する抵抗とに分けることができる。
【００６２】
このうち、半導体材料自体が持つ抵抗については、ダイオードＤＩの電流方向の膜厚、とりわけｉ層Ｄ２の膜厚を小さくすることが有効である。しかし、ｉ層Ｄ２の膜厚を減少させることは、逆方向リーク電流が増加することを意味する。逆方向リーク電流が増加することは、セット時動作の非選択メモリの誤セット防止、消費電力の抑制の観点で課題が残ることになる。
【００６３】
一方、界面におけるショットキー障壁に起因する抵抗は、ショットキー障壁の高さを小さくし、且つ障壁の厚さを薄くすることで低減できる。ショットキー障壁の厚さは、ｐ＋型層Ｄ１およびｎ＋型層Ｄ３の不純物濃度を大きくすることによって薄くすることが可能である。ショットキー障壁の高さは、ｐ＋型層Ｄ１およびｎ＋型層Ｄ３と接触する金属電極の材料の仕事関数と、ｐ＋型層Ｄ１およびｎ＋型層Ｄ３の材料の仕事関数との差となる。それぞれの電極ＥＬ２、ＥＬ３には、なるべく仕事関数差が小さくなる材料を用いることが望ましい。
【００６４】
以上説明したように、本実施形態で示したダイオードＤＩの構成では、ダイオードをシリコンのみで構成した場合に比べ、逆方向リーク電流を悪化させることなく、順方向電流を増大することができる。さらに、ｎ＋型層Ｄ３と金属電極ＥＬ３との間のショットキー障壁を下げることができ、ダイオードＤＩの順方向電流を増大できる。
【００６５】
なお、本実施の形態では、ｎ＋型層Ｄ３の全体をＳｉ１−ｘＣｘ（０＜ｘ＜１）で形成することなく、電極ＥＬ３との界面に接する一部分のみをＳｉ１−ｘＣｘで形成することでも、同様の効果を得ることができる。
【００６６】
前述した実施形態は唯一の実施形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施形態を形成することが可能である。さらに、前述した実施形態には種々の段階の発明が含まれており、実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【符号の説明】
【００６７】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ、ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、ＶＲ…可変抵抗素子、ＤＩ…ダイオード、ＥＬ…金属電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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