(57)【要約】【課題】トランジスタ又は当該トランジスタを具備する半導体装置において、半導体膜の汚染を防止することを課題の一とする。または、電気的特性のばらつきや劣化を抑制することを課題の一とする。【解決手段】基板上に設けられたゲート電極層と、ゲート電極層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、かつゲート電極層と重なる半導体層と、半導体層の表面上に接して設けられた炭化物層と、半導体層と電気的に接続されたソース電極層及びドレイン電極層と、を有するトランジスタを提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に設けられたゲート電極層と、
前記ゲート電極層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、かつ前記ゲート電極層と重なる半導体層と、
前記半導体層の表面上に接して設けられた炭化物層と、
前記半導体層と電気的に接続されたソース電極層及びドレイン電極層と、を有するトランジスタ。
【請求項２】
請求項１において、
前記炭化物層は、前記半導体層の表面上の一部に接して設けられており、
前記炭化物層が設けられていない前記半導体層の表面上に前記ソース電極層及び前記ドレイン電極層が接して設けられているトランジスタ。
【請求項３】
請求項１または２において、
前記ソース電極層と接する前記半導体層の領域に、ソース領域として機能する第１の低抵抗な層が設けられ、
前記ドレイン電極層と接する前記半導体層の領域に、ドレイン領域として機能する第２の低抵抗な層が設けられているトランジスタ。
【請求項４】
基板上に設けられたゲート電極層と、
前記ゲート電極層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた半導体層と、
前記半導体層と電気的に接続されたソース電極層及びドレイン電極層と、
前記半導体層、前記ソース電極層及びドレイン電極層と接して設けられた炭化物層と、を有するトランジスタ。
【請求項５】
基板上に設けられたゲート電極層と、
前記ゲート電極層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたソース電極層及びドレイン電極層と、
前記ソース電極層及びドレイン電極層上に設けられ、かつ前記ゲート絶縁膜を介して前記ゲート電極層上に設けられた半導体層と、
前記半導体層の表面上に接して設けられた炭化物層と、を有するトランジスタ。
【請求項６】
請求項４又は５において、
前記ソース電極層と接する前記半導体層の領域に、ソース領域として機能する第１の低抵抗な層が設けられ、
前記ドレイン電極層と接する前記半導体層の領域に、ドレイン領域として機能する第２の低抵抗な層が設けられたトランジスタ。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記炭化物層は、炭化シリコン、窒化炭化シリコン、炭化ゲルマニウム、ｎ型炭化シリコン、ｐ型炭化シリコンのいずれか一又は複数の材料からなるトランジスタ。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記半導体層は、インジウム、亜鉛又はガリウムの少なくとも一を含むトランジスタ。
【請求項９】
基板上にゲート電極層を形成し、
前記ゲート電極層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記ゲート電極層と重なるように半導体層を形成し、
前記半導体層を覆うように炭化物膜を形成し、
前記炭化物膜をエッチングして、炭化物層を形成し、
前記炭化物層及び前記半導体層上に導電膜を形成し、
前記導電膜をエッチングして、ソース電極層及びドレイン電極層を形成するトランジスタの作製方法。
【請求項１０】
基板上にゲート電極層を形成し、
前記ゲート電極層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記ゲート電極層と重なるように半導体層を形成し、
前記半導体層上に導電膜を形成し、
前記導電膜をエッチングして、ソース電極層及びドレイン電極層を形成し、
前記半導体層、前記ソース電極層及びドレイン電極層を覆うように炭化物膜を形成するトランジスタの作製方法。
【請求項１１】
基板上にゲート電極層を形成し、
前記ゲート電極層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜をエッチングしてソース電極層及びドレイン電極層を形成し、
前記ソース電極層及びドレイン電極層上に、前記ゲート絶縁膜を介して前記ゲート電極層上に半導体層を形成し、
前記半導体層の表面上に炭化物層を形成するトランジスタの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ、及び当該トランジスタを具備する半導体装置、並びにそれらの作製方法に関する。更には、該トランジスタを有する表示装置に関する。例えば、液晶表示装置等に代表される電気光学装置およびその様な表示装置を部品として搭載した電子機器に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十ｎｍから数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタは、ＩＣや表示装置のような電子デバイスに広く応用されている。特に、液晶表示装置等に代表される表示装置のスイッチング素子として開発が急がれている。
【０００３】
液晶表示装置等の表示装置ではスイッチング素子として、アモルファスシリコンを用いた薄膜トランジスタが実用化されている。また、アモルファスシリコンで形成されたチャネル形成領域を有するチャネルエッチ型の逆スタガ型（若しくはボトムゲート型）ＴＦＴが多く用いられている。
【０００４】
逆スタガ型の薄膜トランジスタは、作製中にバックチャネル部が様々な作業環境に曝される。例えば、薄膜トランジスタ作製中のドライエッチングによってプラズマダメージが与えられたり、固定電荷が生成される場合がある。また、薄膜トランジスタの作製後にバックチャネル部に水分や不純物が吸着または透過する場合がある。薄膜トランジスタのバックチャネル部が変質や汚染されるとオフ電流が増加する原因となり、また薄膜トランジスタの特性ばらつきや劣化の原因となる。
【０００５】
バックチャネル部の不純物を除去して薄膜トランジスタのオフ電流を低減させるために、ソース電極とドレイン電極間のバックチャネル部のｉ層アモルファスシリコンに、Ｈ２またはＨｅが存在する雰囲気ガスでプラズマ放電を行うことで表面処理をし、バックチャネル部の表面に付着している不純物を除去することが開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−２７４５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、薄膜トランジスタのバックチャネル部分を表面処理するだけでは薄膜トランジスタの特性を十分に安定化させることはできない。半導体膜の表面にプラズマ処理等を施すだけでは、化学的及び熱的に安定な表面を形成することはできないからである。また、酸化シリコン膜や窒化シリコン膜を薄膜トランジスタのバックチャネル側の保護膜として用いることは知られているが、プラズマによってダメージを受けやすい半導体膜に対してはかえって悪影響を及ぼす場合もある。
【０００８】
上記問題に鑑み、本発明の一態様は、トランジスタ又は当該トランジスタを具備する半導体装置において、半導体装置の半導体特性の変動を抑制することを課題の一とする。または、半導体装置の信頼性を向上させることを課題の一とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の一態様は、半導体層の表面上に接して緻密、化学的又は熱的に安定な炭化物層を設けた構成とする。具体的には、基板上に設けられたゲート電極層と、ゲート電極層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ、かつゲート電極層と重なる半導体層と、半導体層の表面上に接して設けられた炭化物層と、半導体層と電気的に接続されたソース電極層及びドレイン電極層と、を有するトランジスタである。炭化物層を設けることによって、半導体層に半導体特性を変動させる原子等が接触又は混入することを防止する保護層として機能するとともに、作製工程において半導体層の保護層として機能する。また、炭化物層は化学的にも安定な膜であるため、作製工程中に種々の薬液などにさらされても、炭化物層の劣化、変質などを抑制することができる。さらに、炭化物層は熱的にも安定な膜であるため、熱が加えられても、半導体層と炭化物層との界面において、半導体特性の変動を抑制することができる。
【００１０】
上記構成において、炭化物層を、半導体層の表面上の一部に接して設けており、炭化物層が設けられていない半導体層の表面上にソース電極層及びドレイン電極層が接して設けた構成とする。また、上記構成において、ソース電極層と接する前記半導体層の領域に、ソース領域として機能する第１の低抵抗な層が設けられ、ドレイン電極と接する半導体層の領域、ドレイン領域として機能する第２の低抵抗な層が設けられている構成とする。
【００１１】
また、本発明の一態様は、基板上に設けられたゲート電極層と、ゲート電極層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた半導体層と、半導体層と電気的に接続されたソース電極層及びドレイン電極層と、半導体層、ソース電極及びドレイン電極と接して設けられた炭化物層と、を有するトランジスタである。
【００１２】
また、本発明の一態様は、基板上に設けられたゲート電極層と、ゲート電極層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたソース電極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に設けられ、かつゲート絶縁膜を介してゲート電極層上に設けられた半導体層と、半導体層の表面上に接して設けられた炭化物層と、を有するトランジスタである。
【００１３】
上記構成において、ソース電極層と接する半導体層の領域に、ソース領域として機能する第１の低抵抗な層が設けられ、ドレイン電極層と接する半導体層の領域に、ドレイン領域として機能する第２の低抵抗な層が設けられた構成とする。
【００１４】
さらに、上記構成において、炭化物層は、炭化シリコン、窒化炭化シリコン、炭化ゲルマニウム、ｎ型炭化シリコン、ｐ型炭化シリコンのいずれか一又は複数の材料を用いて構成されている。
【００１５】
また、本発明の一態様は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁膜を形成し、ゲート絶縁膜上に、ゲート電極層と重なるように半導体層を形成し、半導体層を覆うように炭化物膜を形成し、炭化物膜をエッチングして、炭化物層を形成し、炭化物層及び半導体層上に導電膜を形成し、導電膜をエッチングして、ソース電極層及びドレイン電極層を形成するトランジスタの作製方法を提供する。
【００１６】
また、本発明の一態様は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極層と重なるように半導体層を形成し、半導体層上に導電膜を形成し、導電膜をエッチングして、ソース電極層及びドレイン電極層を形成し、半導体層、ソース電極層及びドレイン電極を覆うように炭化物膜を形成するトランジスタの作製方法を提供する。
【００１７】
また、本発明の一態様は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁膜を形成し、ゲート絶縁膜上に導電膜を形成し、導電膜をエッチングしてソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上に、前記ゲート絶縁膜を介してゲート電極層上に半導体層を形成し、半導体層の表面上に炭化物層を形成するトランジスタの作製方法を提供する。
【００１８】
本明細書中において半導体層は、シリコン、ゲルマニウム、シリコンゲルマニウム等の１４属元素でなる半導体材料、ＩｎＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＮ等の化合物半導体材料、酸化亜鉛、酸化スズ、酸化インジウム等を含む酸化物半導体材料などが挙げられる。半導体層の結晶性は、単結晶でも、非単結晶（多結晶、微結晶、非晶質など）のいずれのものでもよい。また、これらの結晶構造のうち、２つ以上の結晶構造（例えば、非晶質構造と微結晶構造（又は多結晶構造））を含んでいてもよい。
【００１９】
本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、表示装置、半導体回路および電子機器は全て半導体装置に含まれる。また、本明細書中において表示装置とは、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、有機ＥＬ素子、ＬＥＤ素子等が含まれる。
【発明の効果】
【００２０】
本発明の一態様において、半導体層に接して炭化物層を設けることにより、半導体装置の半導体特性の変動を抑制することができる。また、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態１に係るトランジスタの構成を説明する図。
【図２】実施の形態１に係るトランジスタの構成を説明する図。
【図３】実施の形態１に係るトランジスタの構成を説明する図。
【図４】シミュレーションに用いたモデルを説明する図。
【図５】シミュレーションにより求めた水素の拡散係数を説明する図。
【図６】実施の形態１に係るトランジスタの作製方法の一例を説明する図。
【図７】実施の形態１に係るトランジスタの作製方法の一例を説明する図。
【図８】実施の形態１に係るトランジスタの構成を説明する図。
【図９】実施の形態２に係るトランジスタの構成を説明する図。
【図１０】実施の形態２に係るトランジスタの作製方法の一例を説明する図。
【図１１】実施の形態３に係るトランジスタの構成を説明する図。
【図１２】実施の形態３に係るトランジスタの作製方法の一例を説明する図。
【図１３】実施の形態３に係るトランジスタの構成を説明する図。
【図１４】実施の形態４に係る半導体装置の一例を説明する図。
【図１５】実施の形態５に係る半導体装置の一例を説明する図。
【図１６】実施の形態６に係る半導体装置の一例を説明する図。
【図１７】実施の形態７に係る半導体装置の一例を説明する図。
【発明を実施するための形態】
【００２２】
以下に、本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定されず、発明の趣旨から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者にとって自明である。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、異なる実施の形態に係る構成は、適宜組み合わせて実施することができる。また、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を用い、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成及びその作製方法について、図１乃至図８を参照して説明する。
【００２４】
図１において、図１（Ａ）は上面図を示しており、図１（Ｂ）は図１（Ａ）におけるＡ１−Ｂ１間の断面図を示しており、図１（Ｃ）は図１（Ａ）におけるＡ２−Ｂ２間の断面図を示している。
【００２５】
まず、本実施の形態で示すトランジスタの構成について説明する。図１に示すトランジスタ１２０は、基板１００上に設けられたゲート（ゲート配線及びゲート電極層を含む（以下、「ゲート電極層１０２」と記す））と、ゲート電極層１０２上に設けられたゲート絶縁膜１０４と、ゲート絶縁膜１０４上に設けられた半導体層１０８と、半導体層１０８の表面上に接するように設けられた炭化物層１１２と、半導体層１０８と電気的に接続されたソース（ソース配線及びソース電極を含む（以下、「ソース電極層１１６ａ」と記す））及びドレイン（ドレイン配線及びドレイン電極を含む（以下、「ドレイン電極層１１６ｂ」と記す））と、を有している（図１参照）。
【００２６】
半導体層１０８は、少なくとも一部がゲート絶縁膜１０４を介してゲート電極層１０２と重なるように設けられており、トランジスタ１２０のチャネル領域を形成する層（チャネル層）として機能する。
【００２７】
半導体層１０８は、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン等の１４属元素でなる半導体、ＩｎＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＮ等の化合物半導体、酸化亜鉛、酸化スズ等の酸化物半導体などを用いればよい。半導体層１０８の結晶性は、単結晶でも、非単結晶（多結晶、微結晶、非晶質など）のいずれのものでもよい。また、これらの結晶構造のうち、２つ以上の結晶構造（例えば、非晶質構造と微結晶構造（又は多結晶構造））を含んでいてもよい。
【００２８】
炭化物層１１２は、少なくともゲート電極層１０２と重なる領域において、半導体層１０８の表面上と接するように設けられている。また、炭化物層１１２は、半導体層１０８の一部の表面上に接するように設けられ、半導体層１０８において炭化物層１１２が設けられていない領域にソース電極層１１６ａ及びドレイン電極層１１６ｂが接して設けられた構造とすることができる。ここでは、半導体層１０８に炭化物層１１２が設けられていない領域を互いに離間して設け、当該領域にそれぞれソース電極層１１６ａ及びドレイン電極層１１６ｂを接して設ける場合を示している。
【００２９】
また、炭化物層１１２の形成方法としては、ＣＶＤ法、スパッタ法等を用いることができる。また、炭化物層１１２の膜厚は、１ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下とすることができる。
【００３０】
また、半導体層１０８上にソース電極層１１６ａ及びドレイン電極層１１６ｂを設ける場合、炭化物層１１２はチャネル保護層（チャネルストップ層）として機能させることができる。炭化物層１１２をチャネル保護層として積極的に機能させたい場合には、炭化物層１１２を緻密な膜とすることが好ましい。緻密な膜とすることによって、半導体特性を変動させる不純物が半導体層１０８中に接触又は混入することを防止できる。また、炭化物層は化学的にも安定な膜であるため、作製工程中に種々の薬液などにさらされても、炭化物層の劣化、変質などを抑制することができる。さらに、炭化物層は、熱的にも安定な膜であるため、半導体層と炭化物層との界面において、熱が加えられても、状態の変化を抑制することができる。したがって、半導体層１０８に接して炭化物層１１２を設けない場合と比較して、半導体層１０８が露出することによる半導体特性の変化を抑制することができる。
【００３１】
炭化物層１１２は、少なくとも半導体層１０８においてチャネルが形成される領域の表面と接するように設ければよい。また、炭化物層１１２上に、保護絶縁膜として酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等を形成してもよい。炭化物層１１２上に設ける保護絶縁膜は、スパッタ法やＣＶＤ法を用いて成膜することができる。
【００３２】
また、図１において、ソース電極層１１６ａはトランジスタ１２０のソースとして機能し、ドレイン電極層１１６ｂはトランジスタ１２０のドレインとして機能する。なお、トランジスタ１２０の駆動方法によっては、ソース電極層１１６ａがドレインとして機能し、ドレイン電極層１１６ｂがソースとして機能する場合もあり得る。
【００３３】
また、図１に示す構成において、半導体層１０８の表面上に接して設ける炭化物層１１２として、炭化シリコン層を用いることができる。また、炭化シリコンの他にも、窒化炭化シリコン、炭化ゲルマニウム等を用いてもよい。または、炭化シリコンに一導電型を付与する不純物を添加してもよい。例えば、リン、ヒ素などのｎ型を付与する不純物元素が含まれたｎ型炭化シリコン、またはホウ素、アルミニウム、ガリウムなどのｐ型を付与する不純物元素が含まれたｐ型炭化シリコンなどを用いることができる。炭化物層１１２は、上記の材料の一又は複数を用いて形成することができる。
【００３４】
また、炭化物層１１２の結晶性は、単結晶でも、非単結晶（多結晶、微結晶、非晶質など）のいずれのものでもよい。また、これらの結晶構造のうち、２つ以上の結晶構造（例えば、非晶質構造と微結晶構造（又は多結晶構造））を含んでいてもよい。本明細書においては、炭化物層１１２の結晶性は、非晶質構造で形成する場合について説明する。
【００３５】
次に、図１に示す構成において、半導体層１０８と炭化物層１１２の形状について説明する。なお、以下の説明において、炭化物層１１２の幅（Ｗｂ）、半導体層１０８の幅（Ｗｃ）とは、それぞれチャネル幅方向における炭化物層１１２の長さ、半導体層１０８の長さを指す。また、炭化物層１１２の長さ（Ｌｂ）、半導体層１０８の長さ（Ｌｃ）とは、それぞれチャネル長方向における炭化物層１１２の長さ、半導体層１０８の長さを指す。また、チャネル長方向とは、トランジスタ１２０においてキャリアが移動する方向と概略平行な方向（ソース電極層１１６ａとドレイン電極層１１６ｂを結ぶ方向）を指し、チャネル幅方向とは、チャネル長方向と概略垂直な方向を指す。
【００３６】
図１に示すトランジスタは、炭化物層１１２の幅（Ｗｂ）を半導体層１０８の幅（Ｗｃ）より大きくすると共に、チャネル幅方向において炭化物層１１２が半導体層１０８の両端部を乗り越える（横断する）ように設ける場合を示している。また、炭化物層１１２の長さ（Ｌｂ）を半導体層１０８の長さ（Ｌｃ）より小さくし、チャネル長方向において炭化物層１１２に覆われていない領域を２つ設け、当該離間して設けられた領域にソース電極層１１６ａ及びドレイン電極層１１６ｂが電気的に接続されるように設ける場合を示している。このように設けることにより、半導体層１０８表面の半導体特性の変化に起因して生じるリーク電流を低減することができる。
【００３７】
図１では、半導体層１０８の長さ（Ｌｃ）を大きくして、チャネル長方向においてゲート電極層１０２の端部を乗り越えるように設ける場合を示したが、たとえば、半導体層１０８の長さ（Ｌｃ）を小さくして、半導体層１０８の全てがゲート電極層１０２上に配置される構成としてもよい。なお、図２において、図２（Ａ）は上面図を示しており、図２（Ｂ）は図２（Ａ）におけるＡ１−Ｂ１の断面図を示している。
【００３８】
また、図１及び図２の構成において、炭化物層１１２の幅（Ｗｂ）を半導体層１０８の幅（Ｗｃ）より大きくなるように形成している。半導体層１０８と重なる領域において、ソース電極層１１６ａ及びドレイン電極層１１６ｂの幅（Ｗｄ）を半導体層１０８の幅（Ｗｃ）より大きくなるように形成してもよい（図３（Ａ）、（Ｂ）参照）。このような構成とすることにより、炭化物層１１２が接していない半導体層１０８の領域をソース電極層１１６ａ及びドレイン電極層１１６ｂにより覆うことができるため、半導体層１０８を保護して信頼性を向上することができるという利点がある。また、半導体層１０８と、ソース電極層１１６ａ及びドレイン電極層１１６ｂとの接触面積を増加し、コンタクト抵抗を低減することができる。
【００３９】
なお、ソース電極層１１６ａ及びドレイン電極層１１６ｂの幅（Ｗｄ）とは、チャネル幅方向におけるソース電極層１１６ａ及びドレイン電極層１１６ｂの長さを指す。
【００４０】
また、ソース電極層１１６ａ及びドレイン電極層１１６ｂの幅（Ｗｄ）を炭化物層１１２の幅（Ｗｂ）より大きくなるように形成してもよいし、ソース電極層１１６ａとドレイン電極層１１６ｂのうち一方の幅（Ｗｄ）のみを半導体層１０８の幅（Ｗｃ）（及び炭化物層１１２の幅（Ｗｂ））より大きくなるように形成してもよい。
【００４１】
また、本実施の形態で示す構成において、炭化物層１１２の上方及び／又は下方にブラックマトリクス等の遮光部を設け、炭化物層１１２を遮光する構成とすることができる。炭化物層１１２を遮光する構成とすることにより、炭化物層１１２に光が照射されることに起因するトランジスタの電気特性のばらつきを抑制することができる。なお、ゲート電極層１０２に遮光性の材料を用いる場合には、炭化物層１１２の上方（ゲート電極層１０２と反対側）にブラックマトリクス等の遮光部を設ければよい。
【００４２】
次に、炭化物層を半導体層に接して設けた場合の効果について、計算機シミュレーションに基づいて説明する。なお、ここでは、炭化シリコン（ＳｉＣ）とアモルファスシリコン（ａ−Ｓｉ）の水素ブロッキング効果について検証を行った。
【００４３】
＜計算方法＞
まず、古典分子動力学シミュレーションにより、温度Ｔ＝２５℃における各原子の運動方程式を数値的に解くことにより、原子の運動を追跡した。そして、計算結果から得られるＨの平均自乗変位から、アインシュタインの公式（数式（１））より、水素（Ｈ）の拡散係数Ｄを求めた。この拡散係数Ｄが大きいほど、拡散しやすいことを意味する。
【００４４】
【数１】
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【００４５】
＜計算モデルと計算条件＞
図４（Ａ）に、５４０原子のａ−Ｓｉ中にＨを６０原子（１０ａｔｏｍ％）入れたａ−Ｓｉ：Ｈモデル（密度２．３０ｇ／ｃｍ３）と、図４（Ｂ）に、６００原子のａ−ＳｉＣ中にＨを６７原子（１０ａｔｏｍ％）入れたａ−ＳｉＣ：Ｈモデル（密度３．２２ｇ／ｃｍ３）を示す。ここで、３次元周期境界条件を課すことで、バルクを計算するモデルとなっている。
【００４６】
本計算で用いた古典分子動力学法では、原子間相互作用を特徴づける経験的ポテンシャルを定義することで、各原子に働く力を評価する。ａ−Ｓｉ：ＨモデルではＴｅｒｓｏｆｆポテンシャル（シリコン原子間）とＬｅｎｎａｒｄ−Ｊｏｎｅｓポテンシャル（シリコン原子と水素原子間、水素原子間）を用いた。ａ−ＳｉＣ：ＨモデルではＴｅｒｓｏｆｆポテンシャル（シリコン原子間、炭素原子間、シリコン原子と炭素原子間）とＬｅｎｎａｒｄ−Ｊｏｎｅｓポテンシャル（シリコン原子と水素原子間、炭素原子と水素原子間、水素原子間）を用いた。計算プログラムとしては、富士通株式会社製のシミュレーションソフト「Ｍａｔｅｒｉａｌｓ  Ｅｘｐｌｏｒｅｒ  ５．０」を用いた。
【００４７】
各計算モデルにおいて、原子数一定、体積一定、温度Ｔ＝２５℃（時間刻み幅０．２ｆｓｅｃ×５００万ステップ）の古典分子動力学シミュレーションを行い、水素の平均自乗変位を求めた。
【００４８】
＜計算結果と考察＞
計算から求まったａ−Ｓｉ中の水素の平均自乗変位と、ａ−ＳｉＣの水素の平均自乗変位をそれぞれ図５（Ａ）に示す。図５（Ａ）において、グラフの傾きがほぼ一定となっている領域（６０ｐｓｅｃ〜１００ｐｓｅｃ）から求めた各計算モデルの水素原子の拡散係数Ｄを図５（Ｂ）に示す。図５（Ｂ）より、ａ−ＳｉＣ中の水素原子の方が、ａ−Ｓｉ中の水素原子よりも拡散しにくいことがわかった。即ち、ａ−ＳｉＣ膜は、ａ−Ｓｉ膜と比較して半導体層中に水素原子が混入することを防ぐ効果が高いと考えられる。
【００４９】
次に、図１に示すトランジスタの作製方法の一例に関して図６及び図７を参照して説明する。
【００５０】
まず、基板１００上にゲート電極層１０２を形成し、当該ゲート電極層１０２上にゲート絶縁膜１０４を形成し、ゲート絶縁膜１０４上に半導体膜１０６を形成する（図６（Ａ）参照）。
【００５１】
基板１００は、絶縁表面を有する基板であればよく、例えば、ガラス基板を用いることができる。他にも、基板１００として、セラミック基板、石英基板やサファイア基板等の絶縁体でなる絶縁性基板、シリコン等の半導体材料でなる半導体基板の表面を絶縁材料で被覆したもの、金属やステンレス等の導電体でなる導電性基板の表面を絶縁材料で被覆したものを用いることができる。また、作製工程の熱処理に耐えられるのであれば、プラスチック基板を用いることもできる。
【００５２】
ゲート電極層１０２は、導電膜を基板１００全面に形成した後、フォトリソグラフィ法を用いて、導電膜をエッチングすることにより形成することができる。
【００５３】
ゲート電極層１０２は、アルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）等の導電性材料で形成することができる。なお、配線及び電極としてアルミニウムを用いる場合、アルミニウム単体では耐熱性が低く、腐蝕しやすい等の問題点があるため、耐熱性導電性材料と組み合わせて形成することが好ましい。
【００５４】
耐熱性導電性材料は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、スカンジウム（Ｓｃ）から選ばれた元素、上述した元素を成分とする合金、上述した元素を組み合わせた合金膜、又は上述した元素を成分とする窒化物で形成することができる。これらの耐熱性導電性材料からなる膜とアルミニウム（又は銅）を積層させて、配線や電極を形成すればよい。
【００５５】
また、ゲート電極層１０２は、透光性を有し且つ導電性が高い材料を用いて形成してもよい。このような材料として、例えば、インジウム錫酸化物（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛（ＺｎＯ）等を用いることができる。ゲート電極層１０２は、上記の材料を用いて単層構造又は２層以上の積層構造で形成することができる。
【００５６】
なお、下地膜となる絶縁膜を基板１００とゲート電極層１０２の間に設けてもよい。下地膜は、基板１００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
【００５７】
ゲート絶縁膜１０４は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜又は酸化タンタル膜等で形成することができる。また、これらの膜を積層させて設けてもよい。これらの膜は、例えば、スパッタ法等を用いて膜厚１０ｎｍ以上５００ｎｍ以下で形成することができる。
【００５８】
半導体膜１０６は、シリコン、ゲルマニウム、シリコンゲルマニウム等の１４属元素でなる半導体材料、ＧａＡｓ、ＩｎＰ、ＧａＮ等の化合物半導体材料、酸化亜鉛、酸化スズ、等を含む酸化物半導体材料などが挙げられる。半導体膜１０６の結晶性は、単結晶でも、非単結晶（多結晶、微結晶、非晶質など）のいずれのものでもよい。また、これらの結晶構造のうち、２つ以上の結晶構造（例えば、非晶質構造と微結晶構造（又は多結晶構造））を含んでいてもよい。
【００５９】
また、酸化物半導体材料としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系の酸化物半導体材料を用いることができる。例えば、酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲットを用いてスパッタ法により成膜する。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。また、スパッタ法を用いる場合、ＳｉＯを２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませてもよい。後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することができる。
【００６０】
次に、半導体膜１０６をエッチングして島状の半導体層１０８を形成する（図６（Ｂ）参照）。この際、島状の半導体層１０８を、少なくともゲート電極層１０２の上方に残存させるように半導体膜１０６をエッチングする。
【００６１】
次に、半導体層１０８を覆うように炭化物膜１１０を形成する（図６（Ｃ）参照）。
【００６２】
炭化物膜１１０は、スパッタ法により形成することができる。この場合、アルゴン雰囲気下で、室温以上４００℃以下、好ましくは室温以上１００℃以下において、シリコンカーバイドターゲット、又はホウ素が添加されたシリコンカーバイドターゲットを用いたＤＣスパッタ法またはＲＦスパッタ法で炭化物膜１１０を形成することができる。但し、これに限られず、炭化物膜１１０を、温度１００℃以上基板耐熱温度以下において、ＣＶＤ法等を用いて形成してもよい。また、炭化物膜１１０の膜厚は、１ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下とすることができる。
【００６３】
例えば、アルゴン雰囲気等の水素が含まれない雰囲気又は水素の含有量が少ない雰囲気下において、スパッタ法で炭化物膜１１０を成膜することにより、炭化物膜１１０の膜中に含まれる水素濃度を低減し、当該炭化物膜１１０に含まれる水素に起因して半導体層１０８の半導体特性が変動することを低減することができる。
【００６４】
また、半導体膜１０６として酸化物半導体膜又はアモルファスシリコン膜を用いた場合、スパッタ法を用いて半導体膜１０６と炭化物膜１１０とを連続的に成膜することができる。半導体膜１０６と炭化物膜１１０を連続的に成膜することにより、大気に曝されることがないため、半導体膜１０６と炭化物膜１１０との間に不純物が混入することを抑制することができる。
【００６５】
次に、炭化物膜１１０をエッチングして島状の炭化物層１１２を形成する（図６（Ｄ）参照）。この際、島状の炭化物層１１２を、少なくともゲート電極層１０２と重なる領域に残存させるように炭化物膜１１０をエッチングする。また、半導体層１０８の少なくとも一部を露出させるように炭化物膜１１０をエッチングする。
【００６６】
エッチングとしては、例えば、ＣＦ４、ＳＦ６もしくはＮＦ３などのフッ素系ガスを用いたドライエッチングを適用することができる。半導体層１０８として酸化物半導体材料を用いた場合、半導体層１０８と炭化物層１１２のエッチング選択比を大きくとることができ、半導体層１０８をほとんどエッチングすることなく、炭化物層１１２のエッチングを良好に行うことができる。また、半導体層１０８へのダメージを低減することができる。
【００６７】
なお、エッチング選択比とは、例えば、Ａ層とＢ層をエッチングする場合における、Ａ層のエッチングレートとＢ層のエッチングレートの差を意味する。すなわち、エッチング選択比が大きいということは、エッチングレートに十分な差を有することを意味する。
【００６８】
ここで、半導体層１０８として酸化物半導体を用いた場合、熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体層中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００６９】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【００７０】
熱処理を行うことによって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【００７１】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層の成膜時、酸化物半導体層を島状に加工した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【００７２】
次に、ゲート絶縁膜１０４、半導体層１０８及び炭化物層１１２上に導電膜１１４を形成する（図７（Ａ）参照）。
【００７３】
導電膜１１４は、スパッタ法や真空蒸着法等を用いて、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を含む金属、上述の元素を成分とする合金、または、上述の元素を成分とする窒化物等からなる材料で形成することができる。
【００７４】
また、導電膜１１４として、透光性を有し且つ導電性が高い材料を用いて形成してもよい。このような材料として、例えば、インジウム錫酸化物（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛（ＺｎＯ）等を用いることができる。
【００７５】
例えば、導電膜１１４を、モリブデン膜やチタン膜の単層構造で形成することができる。また、導電膜１１４を積層構造で形成してもよく、例えば、アルミニウム膜とチタン膜との積層構造とすることができる。また、チタン膜と、アルミニウム膜と、チタン膜とを順に積層した３層構造としてもよい。また、モリブデン膜とアルミニウム膜とモリブデン膜とを順に積層した３層構造としてもよい。また、これらの積層構造に用いるアルミニウム膜として、ネオジムを含むアルミニウム（Ａｌ−Ｎｄ）膜を用いてもよい。さらに、導電膜１１４を、シリコンを含むアルミニウム膜の単層構造としてもよい。また、アルミニウム膜とＩＴＯの積層構造としてもよい。導電膜１１４は、１ｎｍ〜２００ｎｍの膜厚で成膜する。
【００７６】
次に、導電膜１１４をエッチングして、ソース電極層１１６ａ、ドレイン電極層１１６ｂを形成する（図７（Ｂ）参照）。
【００７７】
上記工程において、炭化物層１１２は、導電膜１１４のエッチングの際に半導体層１０８のエッチングを抑制するチャネル保護層（チャネルストップ層）として機能する。
【００７８】
このように、半導体層１０８のバックチャネル側（ゲート電極層１０２と反対側の表面）に接するように炭化物層１１２を設けることにより、炭化物層１１２がチャネル保護層として機能し、半導体特性を変動させる元素等が半導体層１０８に混入することを抑制できる。その結果、半導体特性を変動させる元素等の混入に起因する半導体層１０８の半導体特性の変動を抑制し、結果的には半導体層１０８をチャネル層とするトランジスタの電気的特性のばらつきや劣化を抑制することが可能となる。また、炭化物層は化学的にも安定な膜であるため、作製工程中に種々の薬液などにさらされても、炭化物層の劣化、変質などを抑制することができる。さらに、炭化物層は、熱的にも安定な膜であるため、半導体層と炭化物層との界面において、熱が加えられても、状態の変化を抑制することができる。したがって、半導体層１０８に接して炭化物層１１２を設けない場合と比較して、半導体層１０８が露出することによる半導体特性の変化を抑制することができる。
【００７９】
以上の工程により、トランジスタ１２０を作製することができる。
【００８０】
また、トランジスタ１２０を覆うように、保護絶縁層を形成してもよい。保護絶縁層としては、例えば、ＣＶＤ法やスパッタ法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。また、ソース電極層１１６ａ、ドレイン電極層１１６ｂを形成した後、炭化物層１１２の露出部分を酸化（自然酸化も含む）又は窒化することにより、ソース電極層１１６ａとドレイン電極層１１６ｂの間の領域に位置する炭化物層１１２上に酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜を形成してもよい。
【００８１】
その後、各種電極や配線を形成することでトランジスタ１２０を具備する半導体装置が完成する。
【００８２】
なお、上記図６及び図７では、半導体層１０８を形成した後に炭化物層１１２を形成する場合を示したが、半導体膜１０６と炭化物膜１１０を連続して積層させて形成した後、複数のマスクを用いてそれぞれ半導体層１０８と炭化物層１１２にパターニングしてもよい。このように、半導体膜１０６と炭化物膜１１０を連続して形成することにより、半導体膜１０６の表面にプラズマ等に起因するダメージが加わることを低減することができる。
【００８３】
さらに、図１に示した構成において、半導体層１０８とソース電極層１１６ａ、ドレイン電極層１１６ｂとの間に、半導体層１０８と比較して低抵抗な層１１５ａ、１１５ｂを設けることもできる（図８参照）。半導体層１０８と比較して低抵抗な層１１５ａ、１１５ｂを設けることにより、ソース電極層１１６ａ、ドレイン電極層１１６ｂと半導体層１０８とのコンタクト抵抗を低減することができる。図８に示した構造では、炭化物層１１２を形成した後に、低抵抗な膜及び導電膜を基板全面に成膜した後に、低抵抗な層１１５ａ、１１５ｂ、ソース電極層１１６ａ、ドレイン電極層１１６ｂを形成している例を示している。
【００８４】
半導体層１０８として珪素を用いる場合は、低抵抗な層１１５ａ、１１５ｂとして、珪素に一導電型を付与する不純物元素を添加した材料を用いても良い。例えば、非晶質珪素膜にリン（Ｐ）などのｎ型を付与する不純物元素が含まれたｎ型を有する珪素膜などを用いることができる。また、半導体層１０８として酸化物半導体を用いる場合は、低抵抗な層１１５ａ、１１５ｂとして、酸化物導電層を用いることもできる。酸化物導電層の材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系の金属酸化物を適用することができ、膜厚１ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませてもよい。後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することができる。
【００８５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【００８６】
（実施の形態２）
本実施の形態では、上記実施の形態１と異なる半導体装置の構成及びその作製方法について図９及び図１０を参照して説明する。本実施の形態で示す半導体装置の構成及びその作製方法（適用できる材料等）は、多くの部分で上記実施の形態１と共通している。従って、以下においては、重複する部分の説明は省略し、異なる点について詳細に説明する。
【００８７】
図９において、図９（Ａ）は上面図を示しており、図９（Ｂ）は、図９（Ａ）におけるＡ１−Ｂ１間の断面図を示している。
【００８８】
まず、本実施の形態で示すトランジスタの構成について説明する。図９に示すトランジスタ１３０は、基板１００に設けられたゲート電極層１０２と、ゲート電極層１０２上に設けられたゲート絶縁膜１０４と、ゲート絶縁膜１０４上に設けられた半導体層１０８と、半導体層１０８と電気的に接続されたソース電極層１１６ａ及びドレイン電極層１１６ｂと、半導体層１０８、ソース電極層１１６ａ及びドレイン電極層１１６ｂを覆うように設けられた炭化物膜１１０とを有している（図９（Ａ）、（Ｂ）参照）。トランジスタ１３０は、ソース及びドレイン間に位置する半導体層１０８の一部が除去されている。このようなトランジスタは、チャネルエッチ型とも呼ばれる。
【００８９】
トランジスタ１３０の半導体層１０８、ソース電極層１１６ａ及びドレイン電極層１１６ｂを覆うように炭化物膜が設けられている。半導体層のバックチャネル側に接するように炭化物膜を設けることにより、炭化物膜が保護膜として機能し、水分等が半導体層に接触又は混入することを抑制することができる。その結果、水素等の元素の接触又は混入に起因する半導体層１０８の半導体特性の変動を抑制し、結果的には半導体層１０８をチャネル層とするトランジスタの電気的特性のばらつきや劣化を抑制することが可能となる。
【００９０】
また、図９に示す構成において、半導体層１０８の表面上に接して設ける炭化物膜１１０として、炭化シリコン膜を用いることができる。また、炭化シリコンの他にも、窒化炭化シリコン、炭化ゲルマニウム等を用いてもよい。または、炭化シリコンに一導電型を付与する不純物を添加してもよい。例えば、リン、ヒ素などのｎ型を付与する不純物元素が含まれたｎ型炭化シリコン、またはホウ素、アルミニウム、ガリウムなどのｐ型を付与する不純物元素が含まれたｐ型炭化シリコンなどを用いることができる。炭化物膜１１０は、上記の材料の一又は複数を用いて形成することができる。
【００９１】
また、トランジスタ１３０は、半導体層１０８とソース電極層１１６ａとの間、及び半導体層１０８とドレイン電極層１１６ｂとの間に、半導体層１０８と比較して低抵抗な層１１５ａ、１１５ｂを設ける構造としてもよい（図９（Ｃ）に示すトランジスタ１３１参照）。半導体層１０８と比較して低抵抗な層１１５ａ、１１５ｂを設けることにより、ソース電極層１１６ａ、ドレイン電極層１１６ｂと半導体層１０８とのコンタクト抵抗を低減することができる。
【００９２】
半導体層１０８として珪素を用いる場合は、低抵抗な層１１５ａ、１１５ｂとして、珪素に一導電型を付与する不純物元素を添加した材料を用いても良い。例えば、非晶質珪素膜にリン（Ｐ）などのｎ型を付与する不純物元素が含まれたｎ型を有する珪素膜などを用いることができる。また、半導体層１０８として酸化物半導体を用いる場合は、低抵抗な層１１５ａ、１１５ｂとして、酸化物導電層を用いることもできる。酸化物導電層の材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系の金属酸化物を適用することができ、膜厚は１ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませてもよい。後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することができる。
【００９３】
次に、図９に示すトランジスタの作製方法の一例に関して図１０を参照して説明する。
【００９４】
まず、基板１００上にゲート電極層１０２を形成し、続いて当該ゲート電極層１０２上にゲート絶縁膜１０４を形成する。続いて、ゲート絶縁膜１０４上に半導体層１０８を形成する（図１０（Ａ）参照）。
【００９５】
次に、ゲート絶縁膜１０４、半導体層１０８上に導電膜１１４を形成する（図１０（Ｂ）参照）。
【００９６】
次に、レジストマスク１１７を形成し、導電膜１１４を選択的にエッチングして、ソース電極層１１６ａ、ドレイン電極層１１６ｂを形成するとともに、島状の半導体層１０８の一部（表面付近の一部）を除去（チャネルエッチ）し、当該島状の半導体層１０８に凹部を形成する。図１０（Ｃ）に示すように、半導体層１０８の一部を除去して凹部１１８を形成することにより、ソース電極層１１６ａとドレイン電極層１１６ｂを確実に電気的に絶縁状態とすることができる。なお、上記エッチングの後にはレジストマスク１１７は除去する。
【００９７】
次に、半導体層及び導電層を覆うように炭化物膜１１０を形成する（図１０（Ｄ）参照）。
【００９８】
以上の工程により、トランジスタ１３０を作製することができる。
【００９９】
なお、図１０では、トランジスタ１３０を覆うように炭化物膜１１０を形成する場合を示しているが、本発明の一態様はこれに限られない。炭化物膜１１０は、少なくとも半導体層１０８において、チャネルが形成される領域に接するように設ければよい。
【０１００】
また、半導体層１０８として酸化物半導体を用いた場合、脱水化処理、脱水素化処理を行うことが好ましい。脱水化処理、脱水素化処理は、酸化物半導体層の成膜時、酸化物半導体層を島状に加工した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１０１】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することができる。
【０１０２】
（実施の形態３）
本実施の形態では、上記実施の形態１と異なる半導体装置の構成及びその作製方法について図１１及び図１２を参照して説明する。本実施の形態で示す半導体装置の構成及びその作製方法（適用できる材料等）は、多くの部分で上記実施の形態１と共通している。従って、以下においては、重複する部分の説明は省略し、異なる点について詳細に説明する。
【０１０３】
図１１において、図１１（Ａ）は上面図を示しており、図１１（Ｂ）は、図１１（Ａ）におけるＡ１−Ｂ１間の断面図を示している。
【０１０４】
図１１に示すトランジスタ１４０は、基板１００上に設けられたゲート電極層１０２と、ゲート電極層１０２上に設けられたゲート絶縁膜１０４と、ゲート絶縁膜１０４上に設けられたソース電極層１１６ａ及びドレイン電極層１１６ｂと、ソース電極層１１６ａ及びドレイン電極層１１６ｂ上に設けられると共にゲート電極層１０２の上方であって、ソース電極層１１６ａ及びドレイン電極層１１６ｂの間の領域に位置するゲート絶縁膜１０４上に設けられた半導体層１０８と、半導体層１０８を覆って設けられた炭化物層１１２とを有している（図１１（Ａ）、（Ｂ）参照）。
【０１０５】
つまり、本実施の形態で示すトランジスタ１４０は、上記実施の形態で示した構成において、ソース電極層１１６ａ及びドレイン電極層１１６ｂと半導体層１０８の上下（積層順）を入れ替えた構成となっている。図１１に示した構造をボトムゲート・ボトムコンタクト型とも呼ぶ。なお、図１１において、図１１（Ａ）は上面図を示している。図１１（Ｂ）は図１１（Ａ）におけるＡ１−Ｂ１の断面図を示している。
【０１０６】
図１１（Ａ）、（Ｂ）に示すように、半導体層１０８のバックチャネル側（ゲート電極層１０２と反対側の表面）に接するように炭化物層１１２を設けることにより、半導体特性を変動させる元素等が半導体層１０８に混入することを抑制することができる。その結果、半導体特性を変動させる元素等の混入に起因する半導体層１０８の半導体特性の変動を抑制し、ひいては半導体層１０８をチャネル層とするトランジスタの電気的特性の変動を抑制することが可能となる。
【０１０７】
また、図１１に示す構成において、半導体層１０８の表面上に接して設ける炭化物層１１２として、炭化シリコン層を用いることができる。また、炭化シリコンの他にも、窒化炭化シリコン、炭化ゲルマニウム等を用いてもよい。または、炭化シリコンに一導電型を付与する不純物を添加してもよい。例えば、リン、ヒ素などのｎ型を付与する不純物元素が含まれたｎ型炭化シリコン、またはホウ素、アルミニウム、ガリウムなどのｐ型を付与する不純物元素が含まれたｐ型炭化シリコンなどを用いることができる。炭化物層１１２は、上記の材料の一又は複数を用いて形成することができる。
【０１０８】
また、図１１（Ｃ）に示すトランジスタ１４１のように、ソース電極層１１６ａ及びドレイン電極層１１６ｂと半導体層１０８との間に、低抵抗な層１１５ａ、１１５ｂを設けた構成としてもよい。低抵抗な層１１５ａ、１１５ｂを設けることにより、ソース電極層１１６ａ及びドレイン電極層１１６ｂと半導体層１０８とのコンタクト抵抗を低減することができる。
【０１０９】
次に、図１１（Ａ）、（Ｂ）に示すトランジスタ１４０の作製方法の一例に関して図１２を参照して説明する。
【０１１０】
まず、基板１００上にゲート電極層１０２を形成し、続いて当該ゲート電極層１０２上にゲート絶縁膜１０４を形成し、その後、ゲート絶縁膜１０４上にソース電極層１１６ａ及びドレイン電極層１１６ｂを形成する（図１２（Ａ）参照）。
【０１１１】
次に、ソース電極層１１６ａ及びドレイン電極層１１６ｂを覆うように半導体膜１０６を形成する（図１２（Ｂ）参照）。
【０１１２】
次に、半導体膜１０６をエッチングして島状の半導体層１０８を形成する（図１２（Ｃ）参照）。この際、島状の半導体層１０８を、少なくともゲート電極層１０２の上方に残存させるように半導体膜１０６をエッチングする。
【０１１３】
次に、半導体層１０８を覆うように炭化物膜１１０を形成する（図１２（Ｄ）参照）。
【０１１４】
次に、炭化物膜１１０をエッチングして島状の炭化物層１１２を形成する（図１２（Ｅ）参照）。
【０１１５】
以上の工程により、トランジスタ１４０を作製することができる。
【０１１６】
なお、トランジスタ１４０を形成後、当該トランジスタ１４０を覆うように保護絶縁層を形成してもよい。
【０１１７】
また、図１１（Ｃ）に示すトランジスタを作製する場合には、図１２（Ａ）において、ゲート絶縁膜１０４上にソース電極層１１６ａ及びドレイン電極層１１６ｂを構成する導電膜と、低抵抗な膜を順に積層して形成した後、低抵抗な膜をエッチングすることで、低抵抗な層１１５ａ、１１５ｂを形成することができる。
【０１１８】
半導体層１０８として珪素を用いる場合は、低抵抗な層１１５ａ、１１５ｂとして、珪素に一導電型を付与する不純物元素を添加した材料を用いても良い。例えば、非晶質珪素膜にリン（Ｐ）などのｎ型を付与する不純物元素が含まれたｎ型を有する珪素膜などを用いることができる。また、半導体層１０８として酸化物半導体を用いる場合は、低抵抗な層１１５ａ、１１５ｂとして、酸化物導電層を用いることもできる。酸化物導電層の材料としては、可視光に対して透光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系の金属酸化物を適用することができ、膜厚は１ｎｍ以上３００ｎｍ以下の範囲内で適宜選択する。また、スパッタ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませてもよい。後の工程で行う脱水化または脱水素化のための加熱処理の際に結晶化してしまうのを抑制することができる。
【０１１９】
なお、図１１では、半導体層１０８を完全に覆うように島状の炭化物層１１２を形成する場合を示しているが、これに限られない。炭化物層１１２は、少なくとも半導体層１０８においてチャネルが形成される領域に接するように設ければよく、例えば、半導体層１０８の一部に接するように炭化物層１１２を設けることができる。例えば、図１３に示すトランジスタ１５０のように、炭化物層１１２の長さ（Ｌｂ）を半導体層１０８の長さ（Ｌｃ）より短くし、チャネル長方向において炭化物層１１２に覆われていない領域を２つ設け、当該離間して設けられた領域にソース電極層１１６ａ及びドレイン電極層１１６ｂが電気的に接続されるように設ける場合を示している。このような構成とする場合、炭化物層１１２を半導体層１０８の一部に接するように形成し（ソース電極層１１６ａ及びドレイン電極層１１６ｂとは接しないように形成し）、炭化物層１１２、半導体層１０８、ソース電極層１１６ａ及びドレイン電極層１１６ｂ上に保護絶縁層１２１を設ければよい。このように設けることにより、半導体層１０８表面の半導体特性の変化に起因して生じるリーク電流を低減することができる。
【０１２０】
保護絶縁層１２１としては、例えば、ＣＶＤ法やスパッタ法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。
【０１２１】
また、半導体層１０８として酸化物半導体を用いた場合、脱水化処理、脱水素化処理を行うことが好ましい。脱水化処理、脱水素化処理は、酸化物半導体層の成膜時、酸化物半導体層を島状に加工した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１２２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１２３】
（実施の形態４）
本実施の形態では、実施の形態１〜３に示したトランジスタを具備する半導体装置として液晶表示装置の例を示す。液晶表示装置における液晶表示パネルの外観及び断面について、図１４を用いて説明する。図１４（Ａ１）（Ａ２）は、第１の基板４００１上に形成された半導体層を有する薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止したパネルの上面図であり、図１４（Ｂ）は、図１４（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
【０１２４】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また、画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって、画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
【０１２５】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１４（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１４（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
【０１２６】
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図１４（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２１が設けられている。
【０１２７】
薄膜トランジスタ４０１０、４０１１は、上記実施の形態で示した構造を適用することができる。
【０１２８】
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３が有する対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
【０１２９】
第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
【０１３０】
また、４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
【０１３１】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【０１３２】
なお、本実施の形態で示す液晶表示装置は透過型液晶表示装置の例であるが、液晶表示装置は反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。
【０１３３】
また、本実施の形態で示す液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。
【０１３４】
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トランジスタの信頼性を向上させるため、薄膜トランジスタを保護膜や平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成となっている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。
【０１３５】
ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２０の一層目として、スパッタ法を用いて酸化シリコン膜を形成する。保護膜として酸化シリコン膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防止に効果がある。
【０１３６】
また、保護膜の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目として、スパッタ法を用いて窒化シリコン膜を形成する。保護膜として窒化シリコン膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑制することができる。
【０１３７】
また、保護膜を形成した後に、半導体層のアニール（２００℃以上４００℃以下）を行ってもよい。
【０１３８】
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
【０１３９】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
【０１４０】
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベークする工程で同時に、半導体層のアニール（２００℃以上４００℃以下）を行ってもよい。絶縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製することが可能となる。
【０１４１】
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０１４２】
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０１４３】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【０１４４】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
【０１４５】
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
【０１４６】
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０１４７】
また図１４においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０１４８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１４９】
（実施の形態５）
本実施の形態では、実施の形態１〜３に示したトランジスタを具備する半導体装置として発光表示装置の例を示す。発光表示装置における発光表示パネル（発光パネル）の外観及び断面について、図１５を用いて説明する。図１５（Ａ）は、第１の基板４５０１上に形成された半導体層を有する薄膜トランジスタ４５０９、４５１０、及び発光素子４５１１を、第２の基板４５０６との間にシール材４５０５によって封止したパネルの上面図であり、図１５（Ｂ）は、図１５（Ａ）のＨ−Ｉにおける断面図に相当する。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
【０１５０】
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０１５１】
また、第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図１５（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
【０１５２】
薄膜トランジスタ４５０９、４５１０は、上記実施の形態で示した構造を適用することができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
【０１５３】
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。
【０１５４】
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０１５５】
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
【０１５６】
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
【０１５７】
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。
【０１５８】
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
【０１５９】
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。
【０１６０】
発光素子４５１１からの光の取り出し方向に位置する基板には、第２の基板４５０６は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【０１６１】
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。
【０１６２】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０１６３】
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図１５の構成に限定されない。
【０１６４】
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製することができる。
【０１６５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１６６】
（実施の形態６）
本実施の形態では、トランジスタを具備する半導体装置の一例として電子ペーパーを示す。
【０１６７】
図１６は、半導体装置の一例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、上記実施の形態１〜３で示す薄膜トランジスタと同様に作製できる。
【０１６８】
図１６の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせることによって、球形粒子の向きを制御し、表示を行う方法である。
【０１６９】
基板５８０上に設けられた薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、ソース電極層又はドレイン電極層が第１の電極層５８７と、絶縁層５８３、５８４、５８５に形成されたコンタクトホールを介して電気的に接続している。第１の電極層５８７と第２の電極層５８８との間には、黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５が設けられている（図１６参照）。図１６においては、第１の電極層５８７が画素電極に相当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８１と同一基板上に設けられる共通電位線と電気的に接続される。上記実施の形態に示す共通接続部を用いて、一対の基板間に配置される導電性粒子を介して、基板５９６に設けられた第２の電極層５８８と共通電位線とを電気的に接続することができる。
【０１７０】
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。その場合、透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。
【０１７１】
以上のように、半導体装置として信頼性の高い電子ペーパーを作製することができる。
【０１７２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１７３】
（実施の形態７）
本実施の形態では、実施の形態４乃至６に示す表示装置をその一部に含む電子機器について説明する。
【０１７４】
実施の形態１〜３に示したトランジスタを用いた作製された電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）などが挙げられる。これらの電子機器の具体例を図１７に示す。
【０１７５】
図１７（Ａ）は本発明の一態様に係るテレビ装置であり、筐体９１０１、支持台９１０２、表示部９１０３、スピーカー部９１０４、ビデオ入力端子９１０５等を含む。このテレビ装置において、表示部９１０３は、実施の形態１乃至３で説明したものと同様のトランジスタをマトリクス状に配列して構成されている。また、筐体９１０１の内部においても、駆動回路等に上述のトランジスタを適用することができる。実施の形態１乃至３で説明したトランジスタを用いているため、信頼性の高いテレビ装置を得ることができる。
【０１７６】
図１７（Ｂ）は本発明の一態様に係るコンピュータであり、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。このコンピュータにおいて、表示部９２０３は、実施の形態１乃至３で説明したものと同様のトランジスタをマトリクス状に配列して構成されている。また、筐体９２０２の内部においても、駆動回路等に上述のトランジスタを適用することができる。実施の形態１乃至３で説明したトランジスタを用いているため、信頼性の高いコンピュータを得ることができる。
【０１７７】
図１７（Ｃ）は本発明の一態様に係る携帯電話であり、本体９４０１、筐体９４０２、表示部９４０３、音声入力部９４０４、音声出力部９４０５、操作キー９４０６、外部接続ポート９４０７、アンテナ９４０８等を含む。この携帯電話において、表示部９４０３は、実施の形態１乃至３で説明したものと同様のトランジスタをマトリクス状に配列して構成されている。また、本体９４０１、筐体９４０２の内部においても、駆動回路に上述のトランジスタを適用することができる。実施の形態１乃至３で説明したトランジスタを用いているため、信頼性の高い携帯電話を得ることができる。
【０１７８】
図１７（Ｄ）は本発明の一態様に係るカメラであり、本体９５０１、表示部９５０２、筐体９５０３、外部接続ポート９５０４、リモコン受信部９５０５、受像部９５０６、バッテリー９５０７、音声入力部９５０８、操作キー９５０９、接眼部９５１０等を含む。このカメラにおいて、表示部９５０２は、実施の形態１乃至３で説明したものと同様のトランジスタをマトリクス状に配列して構成されている。また、本体９５０１、筐体９５０３の内部においても、駆動回路等に上述のトランジスタを適用することができる。実施の形態１乃至３で説明したトランジスタを用いているため、信頼性の高いカメラを得ることができる。
【０１７９】
図１７（Ｅ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォトフレーム９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【０１８０】
なお、デジタルフォトフレーム９６００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９６０３に表示させることができる。このデジタルフォトフレームにおいて、表示部９６０３は、実施の形態１乃至３で説明したものと同様のトランジスタをマトリクス状に配列して構成されている。また、筐体９６０１の内部においても、駆動回路等に上述のトランジスタを適用することができる。実施の形態１乃至３で説明したトランジスタを用いているため、信頼性の高いデジタルフォトフレームを得ることができる。
【０１８１】
また、デジタルフォトフレーム９６００は、無線で情報を送受信できる構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【０１８２】
図１７（Ｆ）に示す携帯電話機９７００は、筐体９７０１、表示部９７０２、操作ボタン９７０３を含む。表示部９７０２を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部９７０２を指などで触れることにより行うことができる。この携帯電話機において、表示部９７０２は、実施の形態１乃至３で説明したものと同様のトランジスタをマトリクス状に配列して構成されている。また、筐体９７０１の内部においても、駆動回路等に上述のトランジスタを適用することができる。実施の形態１乃至３で説明したトランジスタを用いているため、信頼性の高いデジタルフォトフレームを得ることができる。
【０１８３】
表示部９７０２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０１８４】
例えば、電話を掛ける、或いはメールを作成する場合は、表示部９７０２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部９７０２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。
【０１８５】
また、携帯電話機９７００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機９７００の向き（縦か横か）を判断して、表示部９７０２の画面表示を自動的に切り替えるようにすることができる。
【０１８６】
また、画面モードの切り替えは、表示部９７０２を触れること、又は筐体９７０１の操作ボタン９７０３の操作により行われる。また、表示部９７０２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【０１８７】
また、入力モードにおいて、表示部９７０２の光センサで検出される信号を検知し、表示部９７０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。
【０１８８】
表示部９７０２は、イメージセンサとして機能させることもできる。例えば、表示部９７０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【０１８９】
以上の様に、本発明の一態様である半導体装置の適用範囲は極めて広く、この半導体装置をあらゆる分野の電子機器に適用することが可能である。実施の形態１乃至３で示したトランジスタを用いることにより、信頼性の高い電子機器を提供することが可能となる。
【符号の説明】
【０１９０】
１００    基板
１０２    ゲート電極層
１０４    ゲート絶縁膜
１０６    半導体膜
１０８    半導体層
１１０    炭化物膜
１１２    炭化物層
１１４    導電膜
１１５ａ    低抵抗な層
１１５ｂ    低抵抗な層
１１６ａ    ソース電極層
１１６ｂ    ドレイン電極層
１１７    レジストマスク
１１８    凹部
１２０    トランジスタ
１２１    保護絶縁層
１３０    トランジスタ
１３１    トランジスタ
１４０    トランジスタ
１４１    トランジスタ
１５０    トランジスタ
５８０      基板
５８１    薄膜トランジスタ
５８３    絶縁層
５８７    電極層
５８８    電極層
５８９    球形粒子
５９４    キャビティ
５９５    充填材
５９６    基板
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    走査線駆動回路
４００５    シール材
４００６    基板
４００８    液晶層
４０１０    薄膜トランジスタ
４０１１    薄膜トランジスタ
４０１３    液晶素子
４０１５    接続端子電極
４０１６    端子電極
４０１８    ＦＰＣ
４０１９    異方性導電膜
４０２０    絶縁層
４０２１    絶縁層
４０３０    画素電極層
４０３１    対向電極層
４０３２    絶縁層
４５０１    基板
４５０２    画素部
４５０３ａ    信号線駆動回路
４５０４ａ    走査線駆動回路
４５０５    シール材
４５０６    基板
４５０７    充填材
４５０９    薄膜トランジスタ
４５１０    薄膜トランジスタ
４５１１    発光素子
４５１２    電界発光層
４５１３    電極層
４５１５    接続端子電極
４５１６    端子電極
４５１７    電極層
４５１８ａ    ＦＰＣ
４５１９    異方性導電膜
４５２０    隔壁
５９０ａ    黒色領域
５９０ｂ    白色領域
９１０１    筐体
９１０２    支持台
９１０３    表示部
９１０４    スピーカー部
９１０５    ビデオ入力端子
９２０１    本体
９２０２    筐体
９２０３    表示部
９２０４    キーボード
９２０５    外部接続ポート
９２０６    ポインティングデバイス
９４０１    本体
９４０２    筐体
９４０３    表示部
９４０４    音声入力部
９４０５    音声出力部
９４０６    操作キー
９４０７    外部接続ポート
９４０８    アンテナ
９５０１    本体
９５０２    表示部
９５０３    筐体
９５０４    外部接続ポート
９５０５    リモコン受信部
９５０６    受像部
９５０７    バッテリー
９５０８    音声入力部
９５０９    操作キー
９５１０    接眼部
９６００    デジタルフォトフレーム
９６０１    筐体
９６０３    表示部
９７００    携帯電話機
９７０１    筐体
９７０２    表示部
９７０３    操作ボタン
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2011077509.tif 000017
【図１６】
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【図１７】
2011077509.tif 000019
【図４】
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