(57)【要約】【課題】パイプライン型Ａ／ＤコンバータとΔΣ型Ａ／Ｄコンバータの双方の機能を有するＩＣチップ等を、小型の通信装置に容易に搭載できるようにするために、回路全体の面積を削減すること。【解決手段】減算器１等と、サンプルホールド回路Ｓ＆Ｈ＿１等と、Ａ／Ｄ変換器ＡＤ１等と、Ｄ／Ａ変換器ＤＡ１等と、を含むステージを複数段従属接続して構成されたＡ／Ｄ変換装置であって、パイプライン型Ａ／Ｄ変換処理を実行する第１の動作モードと、ΔΣ型Ａ／Ｄ変換処理を実行する第２の動作モードと、を切り替えることで、異なるＡ／Ｄ変換処理を実行可能であり、第１の動作モード時と第２の動作モード時とにおいて、複数のステージのうち少なくとも１つのステージにおける、減算器、サンプルホールド回路、およびＡ／Ｄ変換器を共用することを特徴とするＡ／Ｄ変換装置。【選択図】  図１
2011066626.tif 000002
【特許請求の範囲】
【請求項１】
減算器と、サンプルホールド回路と、Ａ／Ｄ変換器と、Ｄ／Ａ変換器と、を含むステージを複数段従属接続した構成を有するＡ／Ｄ変換装置であって、
パイプライン型Ａ／Ｄ変換処理を実行する第１の動作モードと、ΔΣ型Ａ／Ｄ変換処理を実行する第２の動作モードと、を切り替える切替部を有し、さらに、
前記第１の動作モード時と前記第２の動作モード時とにおいて、前記複数のステージのうち少なくとも１つのステージにおける、前記減算器、前記サンプルホールド回路、および前記Ａ／Ｄ変換器を共用することを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記第１の動作モード時と前記第２の動作モード時とにおいて共用するステージは、前記複数のステージのうち、最終段のステージを含むステージであることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記切替部は、
前記第１の動作モードにおいて、
前記減算器は前段ステージの前記サンプルホールド回路の出力信号から、前記Ｄ／Ａ変換器からの出力信号を減算し、前記サンプリングホールド回路は前記減算器からの出力信号をサンプリングして保持し、前記Ａ／Ｄ変換器は前記サンプルホールド回路からの出力信号をＡ／Ｄ変換処理し、前記Ｄ／Ａ変換器は前記Ａ／Ｄ変換器からの出力信号をＤ／Ａ変換処理し、さらに、
前記第２の動作モードにおいて、
前記減算器は入力される信号から、前記Ｄ／Ａ変換器からの出力信号を減算し、前記サンプルホールド回路は前記減算器からの出力信号をサンプリングして保持し、前記Ａ／Ｄ変換器は前記サンプルホールド回路からの出力信号をＡ／Ｄ変換処理し、前記Ｄ／Ａ変換器は前記Ａ／Ｄ変換器からの出力信号をＤ／Ａ変換処理して前記減算器に出力するように、前記第１の動作モード時と前記第２の動作モード時とを切り替えることを特徴とする請求項１又は２に記載のＡ／Ｄ変換装置。
【請求項４】
前記サンプルホールド回路および前記減算器は、複数のキャパシタと、複数のスイッチと、１つのオペアンプと、により構成され、
前記切替部は、少なくとも１つの前記スイッチを切り替えることで、前記第１の動作モードと前記第２の動作モードとを切り替えることを特徴とする請求項１から３のいずれか一に記載のＡ／Ｄ変換装置。
【請求項５】
請求項１から４のいずれか一に記載のＡ／Ｄ変換装置を有するベースバンド受信部を備えることを特徴とするＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／ＤコンバータおよびΔΣ型Ａ／Ｄコンバータを兼用可能なＡ／Ｄ変換装置、および、Ａ／Ｄ変換装置を有するＩＣ（Integrated Circuit）チップに関する。
【背景技術】
【０００２】
従来、携帯電話機の規格として、ＷＣＤＭＡ（Wideband Code Division Multiple Access）通信方式と、ＧＳＭ（Global System for Mobile communications）通信方式が存在する。また、近年においては、１台の携帯電話機で両方の通信方式による通信が可能なものも存在する。
図７は、ＷＣＤＭＡ用のベースバンド受信部に用いられるＡ／Ｄコンバータの仕様と、ＧＳＭ用のベースバンド受信部に用いられるＡ／Ｄコンバータの仕様とを比較する図である。図７に示すように、ＷＣＤＭＡ用Ａ／ＤコンバータとＧＳＭ用Ａ／Ｄコンバータにおいては、周波数帯域、入力ダイナミックレンジ、Ｓ／Ｎに大きな違いがある。また、ＷＣＤＭＡ用のＡ／Ｄコンバータでは、低い消費電力でＭＨｚの周波数帯域を実現するためにパイプライン型Ａ／Ｄコンバータが広く用いられる。一方、ＧＳＭ用のＡ／Ｄコンバータでは、高い入力ダイナミックレンジを実現するためにΔΣ型Ａ／Ｄコンバータが広く用いられている。
【０００３】
ここで、従来のＷＣＤＭＡ用Ａ／Ｄコンバータであるパイプライン型Ａ／Ｄコンバータの基本動作について、図８を用いて説明する。図８は、パイプライン型Ａ／Ｄコンバータの回路構成を示す図である。なお、図８においては、８ビット出力のパイプライン型Ａ／Ｄコンバータの回路構成を一例として示す。
パイプライン型Ａ／Ｄコンバータ８０は、複数のステージＳ８１〜Ｓ８７が従属接続されて構成されている。ステージＳ８１は、Ａ／Ｄ変換器ＡＤ８１、およびＤ／Ａ変換器ＤＡ８１を有する。また、ステージＳ８２〜Ｓ８６は、それぞれ、減算器８１等、サンプルホールド回路Ｓ＆Ｈ＿８１等、Ａ／Ｄ変換器ＡＤ８２等、およびＤ／Ａ変換器ＤＡ８２等を有する。また、ステージＳ８７は、減算器８６、サンプルホールド回路Ｓ＆Ｈ＿８６、およびＡ／Ｄ変換器ＡＤ８７を有する。
【０００４】
パイプライン型Ａ／Ｄコンバータ８０に入力されたアナログ入力信号は、ステージＳ８１のＡ／Ｄ変換器ＡＤ８１および後段のステージＳ８２の減算器８１に入力される。Ａ／Ｄ変換器ＡＤ８１からは１．５ビットのデジタル出力信号が得られ、このデジタル出力信号はデジタル加算回路８４０に入力されるとともに、Ｄ／Ａ変換器ＤＡ８１にも入力される。また、Ｄ／Ａ変換器ＤＡ８１からのアナログ出力信号は減算器８１での減算する電圧として、減算器８１に与えられる。減算器８１では、パイプライン型Ａ／Ｄコンバータ８０に入力されたアナログ入力信号から、Ｄ／Ａ変換器ＤＡ８１のアナログ出力信号が減算される。そして、減算器８１からの出力信号は、サンプルホールド回路Ｓ＆Ｈ＿８１に入力されて電圧が２倍された後、Ａ／Ｄ変換器ＡＤ８２および後段のステージＳ８３の減算器８２に入力される。Ａ／Ｄ変換器ＡＤ８２からは１．５ビットのデジタル出力が得られ、このデジタル出力信号はデジタル加算回路８４０およびＤ／Ａ変換器ＤＡ８２に入力される。
【０００５】
以下、ステージＳ８３〜Ｓ８７においても同様の処理を行う。これにより、Ａ／Ｄ変換器ＡＤ８１〜ＡＤ８７から、それぞれ１．５ビットのデジタルデータがデジタル加算回路８４０に出力される。そして、デジタル加算回路８４０では、これらのデジタル出力信号がシフト加算されて８ビットのデジタルデータが出力される。このようにして得られた８ビットのデジタルデータが、最終的にＡ／Ｄ変換された出力値となる。
【０００６】
次に、従来のＧＳＭ用のＡ／ＤコンバータであるΔΣ型Ａ／Ｄコンバータの基本動作について、図９を用いて説明する。図９は、ΔΣ型Ａ／Ｄコンバータに使用されるΔΣ変調器の回路構成を示す図である。なお、図９においては、２次の離散型ΔΣ変調器の回路構成を一例として示す。
ΔΣ変調器９０は、２つのステージＳ９１、Ｓ９２が従属接続されている。ステージＳ９１、Ｓ９２は、それぞれ、減算器９１およびサンプルホールド回路Ｓ＆Ｈ＿９１、減算器９２およびサンプルホールド回路Ｓ＆Ｈ＿９２を有する。
【０００７】
ΔΣ変調器９０に入力されたアナログ入力信号は、ステージＳ９１の減算器９１に入力されて減算処理された後、積分器であるサンプルホールド回路Ｓ＆Ｈ＿９１に入力される。また、サンプルホールド回路Ｓ＆Ｈ＿９１の出力信号はステージＳ９２の減算器９２に入力されて減算処理された後、積分器であるサンプルホールド回路Ｓ＆Ｈ＿９２に入力される。そして、サンプルホールド回路Ｓ＆Ｈ＿９２の出力信号はＡ／Ｄ変換器ＡＤ９１に入力されて、ＰＷＭ（パルス幅変調）信号が出力される。また、Ａ／Ｄ変換器ＡＤ９１のデジタル出力信号はＤ／Ａ変換器ＤＡ９１にてアナログ信号に変換されて、その出力信号はステージＳ９１、Ｓ９２に帰還される。この帰還された信号により、ステージＳ９１、Ｓ９２の減算器９１、９２において減算される電圧値が決定される。
【０００８】
また、Ａ／Ｄ変換器ＡＤ９１から出力されるＰＷＭ信号は、デジタルフィルタ（図示せず）に入力されてデジタルデータが得られる。このようにして得られたデジタルデータが、最終的にＡ／Ｄ変換された出力値となる。
ところで、上述したように、近年においては、１台の携帯電話機でＷＣＤＭＡ方式とＧＳＭ方式の両方の通信方式による通信が可能なものが存在する。この両方の通信方式に対応したＷＣＤＭＡ／ＧＳＭ統合ＩＣにおいては、基本的に、２つの仕様の異なるＡ／Ｄコンバータが必要となり、回路規模が大きくなるという問題がある。このような問題を解決するために、例えば、特許文献１においては、コンデンサを共有して集積回路群を切替えることで、パイプライン型Ａ／Ｄコンバータ又はΔΣ型Ａ／Ｄコンバータに切り替える発明が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−３５０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の発明では、パイプライン型Ａ／ＤコンバータとΔΣ型Ａ／Ｄコンバータとにおいてコンデンサのみを共有しているため、依然として回路全体の面積が大きい。パイプライン型Ａ／ＤコンバータとΔΣ型Ａ／Ｄコンバータの双方の機能を有するＩＣチップ等を、小型の通信装置に容易に搭載できるようにするためにも、回路全体の面積を削減することは重要な課題である。
本発明は、上記した問題点に鑑みてなされたものであり、大幅に面積を削減したＡ／Ｄ型コンバータと、ΔΣ型Ａ／ＤコンバータにおけるΔΣ変調器とを兼用可能なＡ／Ｄ変換装置、およびＡ／Ｄ変換装置を有するＩＣチップを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は、減算器と、サンプルホールド回路と、Ａ／Ｄ変換器と、Ｄ／Ａ変換器と、を含むステージを複数段従属接続した構成を有するＡ／Ｄ変換装置であって、パイプライン型Ａ／Ｄ変換処理を実行する第１の動作モードと、ΔΣ型Ａ／Ｄ変換処理を実行する第２の動作モードと、を切り替える切替部を有し、さらに、前記第１の動作モード時と前記第２の動作モード時とにおいて、前記複数のステージのうち少なくとも１つのステージにおける、前記減算器、前記サンプルホールド回路、および前記Ａ／Ｄ変換器を共用することを特徴とするＡ／Ｄ変換装置を提案する。
すなわち、サンプルホールド回路を構成するコンデンサのみならず、オペアンプなどの基本回路やＡ／Ｄ変換器を共有化することで、パイプライン型Ａ／Ｄ変換処理とΔΣ型Ａ／Ｄ変換処理とを実行可能なＡ／Ｄ変換装置における回路全体の規模を、大幅に縮小することができる。
【００１２】
また、前記第１の動作モード時と前記第２の動作モード時とにおいて共用するステージは、前記複数のステージのうち、最終段のステージを含むステージであってもよい。パイプライン型Ａ／Ｄコンバータではサンプルホールド回路において入力電圧を倍化する処理を行うため、前段のステージほど全体の特性への影響が大きく、後段のステージほど全体の特性に対する影響は小さい。よって、最後段のステージを含むステージにおいて回路の共有化を行うことで、パイプライン型Ａ／Ｄコンバータのエラーの影響が少ないという効果がある。
【００１３】
また、前記切替部は、前記第１の動作モードにおいて、前記減算器は前段ステージの前記サンプルホールド回路の出力信号から、前記Ｄ／Ａ変換器からの出力信号を減算し、前記サンプリングホールド回路は前記減算器からの出力信号をサンプリングして保持し、前記Ａ／Ｄ変換器は前記サンプルホールド回路からの出力信号をＡ／Ｄ変換処理し、前記Ｄ／Ａ変換器は前記Ａ／Ｄ変換器からの出力信号をＤ／Ａ変換処理し、さらに、前記第２の動作モードにおいて、前記減算器は入力される信号から、前記Ｄ／Ａ変換器からの出力信号を減算し、前記サンプルホールド回路は前記減算器からの出力信号をサンプリングして保持し、前記Ａ／Ｄ変換器は前記サンプルホールド回路からの出力信号をＡ／Ｄ変換処理し、前記Ｄ／Ａ変換器は前記Ａ／Ｄ変換器からの出力信号をＤ／Ａ変換処理して前記減算器に出力するように、前記第１の動作モード時と前記第２の動作モード時とを切り替えるようになっていてもよい。
【００１４】
また、前記サンプルホールド回路および前記減算器は、複数のキャパシタと、複数のスイッチと、１つのオペアンプと、により構成され、前記切替部は、少なくとも１つの前記スイッチを切り替えることで、前記第１の動作モードと前記第２の動作モードとを切り替えるようになっていてもよい。サンプルホールド回路を構成するコンデンサのみならず、オペアンプなどの基本回路やＡ／Ｄ変換器を共有化することで、パイプライン型Ａ／Ｄコンバータの回路規模でパイプライン型およびΔΣ型のＡ／Ｄコンバータを実現することができる。
また、本発明は、上記のＡ／Ｄ変換装置を有するベースバンド受信部を備えることを特徴とするＩＣチップを提案する。この構成により、ＩＣチップを大幅に小型化することが可能であるので、小型の携帯電話機等にも搭載することが容易となる。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、サンプルホールド回路を構成するコンデンサのみならず、オペアンプなどの基本回路やＡ／Ｄ変換器を共有化することで、パイプライン型Ａ／Ｄ変換処理とΔΣ型Ａ／Ｄ変換処理とを実行可能なＡ／Ｄ変換装置における回路全体の規模を、大幅に縮小することができる。
【図面の簡単な説明】
【００１６】
【図１】本実施形態に係るＡ／Ｄ変換装置の構成を示す概略図である。
【図２】ステージＳ６およびＳ７の詳細な構成を示す図である。
【図３】Ａ／Ｄ変換装置１０がＷＣＤＭＡモードであって、ステージＳ６の減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がサンプルフェーズ、ステージＳ７の減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がホールドフェーズにある場合の回路構成を示す図である。
【図４】Ａ／Ｄ変換装置１０がＷＣＤＭＡモードであって、ステージＳ６の減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がホールドフェーズ、ステージＳ７の減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がサンプルフェーズにある場合の回路構成を示す図である。
【図５】Ａ／Ｄ変換装置１０がＧＳＭモードであって、ステージＳ６の減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がサンプルフェーズ、ステージＳ７の減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がホールドフェーズにある場合の回路構成を示す図である。
【図６】Ａ／Ｄ変換装置１０がＧＳＭモードであって、ステージＳ６の減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がホールドフェーズ、ステージＳ７の減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がサンプルフェーズにある場合の回路構成を示す図である。
【図７】ＷＣＤＭＡ用のベースバンドの受信部に用いられるＡ／Ｄコンバータの仕様と、ＧＳＭ用のベースバンドの受信部に用いられるＡ／Ｄコンバータの仕様とを比較する図である。
【図８】一般的なパイプライン型Ａ／Ｄコンバータの回路構成の一例を示す図である。
【図９】一般的なΔΣ型Ａ／Ｄコンバータに使用されるΔΣ変調器の回路構成の一例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に参照する各図において、同等部分は同一符号により示す。
（Ａ／Ｄ変換装置の構成）
まず、図１を用いて、本実施形態に係るＡ／Ｄ変換装置の構成について説明する。図１は、本実施形態に係るＡ／Ｄ変換装置の構成を示す概略図である。Ａ／Ｄ変換装置１０は、７つのステージＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７が従属接続されており、ステージＳ１〜Ｓ７によってパイプライン型Ａ／Ｄコンバータを実現し、ステージＳ６およびＳ７によってΔΣ型Ａ／ＤコンバータのΔΣ変調器を実現する。また、ステージＳ１〜Ｓ７の構成は、図８に例示した従来のパイプライン型Ａ／Ｄコンバータに、新規のＤ／Ａ変換器ＤＡ７を加えたものである。すなわち、ステージＳ１は、Ａ／Ｄ変換器ＡＤ１およびＤ／Ａ変換器ＤＡ１を有し、ステージＳ２〜Ｓ７は、それぞれ、減算器１等、サンプルホールド回路Ｓ＆Ｈ＿１等、Ａ／Ｄ変換器ＡＤ２等、およびＤ／Ａ変換器ＤＡ２等を有する。
【００１８】
また、Ａ／Ｄ変換装置１０は、スイッチＷａ、Ｗｂ、Ｗｃ、Ｗｄ、Ｇａ、Ｇｂ、Ｇｃを有する。スイッチＷａ、Ｗｂ、Ｗｃ、Ｗｄは、Ａ／Ｄ変換装置１０がＷＣＤＭＡモード、すなわちパイプライン型Ａ／Ｄコンバータとして動作する際にＯＮとなるスイッチであり、スイッチＧａ、Ｇｂ、Ｇｃは、Ａ／Ｄ変換装置１０がＧＳＭモード、すなわちΔΣ型Ａ／ＤコンバータのΔΣ変調器として動作する際にＯＮとなるスイッチである。
【００１９】
これらのスイッチのうち、主に、スイッチＷａ、Ｗｄ、Ｇａによって、Ａ／Ｄ変換装置１０はＷＣＤＭＡモード又はＧＳＭモードに切り替わる。つまり、スイッチＷａとＷｄとがＯＦＦとなりスイッチＧａがＯＮになると、ステージＳ１〜Ｓ５が構成全体から切り離されて、Ａ／Ｄ変換装置１０は実質的にステージＳ６およびＳ７のみの構成となり、ΔΣ変調器として動作する。より具体的には、スイッチＷａおよびＧａはＡ／Ｄ変換装置１０への入力信号ライン上に設けられており、スイッチＷａはＡ／Ｄ変換装置１０に入力されるＷＣＤＭＡ信号をステージＳ１に導くためのスイッチであり、スイッチＧａはＡ／Ｄ変換装置１０に入力されるＧＳＭ信号をステージＳ６に導くためのスイッチである。また、スイッチＷｄはステージＳ５のサンプルホールド回路Ｓ＆Ｈ＿４からステージＳ６の減算器５へのライン上に設けられており、ステージＳ５のサンプルホールド回路Ｓ＆Ｈ＿４からの出力信号をステージＳ６の減算器５に導くためのスイッチである。
【００２０】
また、スイッチＷｂおよびＷｃは、それぞれ、ステージＳ５のＤ／Ａ変換器ＤＡ５からステージＳ６の減算器５へのライン上、ステージＳ６のＤ／Ａ変換器ＤＡ６からステージＳ７の減算器６へのライン上に設けられており、それぞれ、Ｄ／Ａ変換器ＤＡ５、ＤＡ６からの出力信号を後段ステージの減算器５、減算器６に入力させて減算される信号とするためのスイッチである。また、スイッチＧｂおよびＧｃは、それぞれ、新規のＤ／Ａ変換器ＤＡ７から、ステージＳ６の減算器５、ステージＳ７の減算器６へのライン上に設けられており、それぞれ、Ｄ／Ａ変換器ＤＡ７からの出力信号を減算器５、減算器６に帰還させて減算される信号とするためのスイッチである。
【００２１】
また、本実施形態に係るＡ／Ｄ変換装置１０がパイプライン型Ａ／Ｄコンバータ又はΔΣ変調器として動作する場合の仕組みは、図８および図９に例示した従来の各Ａ／Ｄコンバータと同様である。すなわち、パイプライン型Ａ／Ｄコンバータとして動作する場合、各ステージＳ１〜Ｓ７において、減算器１等は、入力された信号から前段ステージのＤ／Ａ変換器ＤＡ１等の出力信号を減算する。減算処理された信号はサンプルホールド回路Ｓ＆Ｈ＿１等において電圧が２倍されて、同ステージのＡ／Ｄ変換器ＡＤ２等および後段ステージの減算器に入力される。Ａ／Ｄ変換器ＡＤ２等から得られる１．５ビットのデジタル出力はデジタル加算回路１４０に入力されてシフト加算され、得られた８ビットのデジタルデータが、最終的にＡ／Ｄ変換装置１０によってＡ／Ｄ変換された出力値となる。
【００２２】
また、ΔΣ変調器としてのＡ／Ｄ変換装置１０の動作は、ステージＳ６およびＳ７において、減算器５、減算器６は、入力された信号からＤ／Ａ変換器ＤＡ７の出力信号を減算する。減算処理された信号は、それぞれ、サンプルホールド回路Ｓ＆Ｈ＿５、Ｓ＆Ｈ＿６を介してＡ／Ｄ変換器ＡＤ６、ＡＤ７に入力されてＡ／Ｄ変換される。また、ステージ７のＡ／Ｄ変換器ＡＤ７から出力されるＰＷＭ信号が、Ａ／Ｄ変換装置１０によってΔΣ変調された信号であり、このＰＷＭ信号がデジタルフィルタ（図示せず）に入力されることにより、最終的なＡ／Ｄ変換の出力値が得られる。
【００２３】
このように、本実施形態に係るＡ／Ｄ変換装置１０は、２つの異なるＡ／Ｄ変換モードにおいて、サンプルホールド回路を構成するコンデンサのみならずオペアンプなどの基本回路やＡ／Ｄ変換器を共有化することで、パイプライン型Ａ／Ｄコンバータの回路規模でパイプライン型およびΔΣ型のＡ／Ｄコンバータを実現することができる。また、Ｄ／Ａ変換器ＤＡ７はＧＳＭモード時のみ動作する回路であるが、Ａ／Ｄ変換器ＡＤ７からの出力が、例えば１〜２ビット程度であれば簡単なロジック回路で十分であり、その面積の全体に対する影響はごく小さい。
【００２４】
また、本例では、パイプライン型Ａ／Ｄコンバータの回路構成をベースに、最後段であるステージＳ６とステージＳ７とが２次のΔΣ変調器としても動作するように回路を共有化しているが、別の連続した２個のステージを共有化しても構わない。ただし、パイプライン型Ａ／Ｄコンバータではサンプルホールド回路において入力電圧を倍化しており、前段のステージほど全体の特性への影響が大きく、後段のステージほど全体の特性に対する影響は小さい。よって、本例のように最後段のステージにおいて回路の共有化を行うことで、パイプライン型Ａ／Ｄコンバータのエラーの影響が少ない、というメリットがある。
また、Ａ／Ｄ変換装置１０がｎ次（ｎは１以上の整数）のΔΣ変調器として動作するように回路を共有化する場合は、連続したｎ個のステージを共有化するように構成すればよい。
【００２５】
（ステージＳ６およびＳ７の詳細な構成）
次に、図２を用いて、ステージＳ６およびＳ７の詳細な構成について説明する。図２は、ステージＳ６およびＳ７の詳細な構成を示す図である。
ステージＳ６の減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５は、ＣＡＰ（キャパシタ）群およびスイッチ群ＣＳ１と、オペアンプＯＰ１とから構成される。また、ステージＳ７の減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６は、ＣＡＰ群およびスイッチ群ＣＳ２と、オペアンプＯＰ２とから構成される。
【００２６】
ＷＣＤＭＡモード時は、ステージＳ６およびＳ７に対してＷＣＤＭＡ  ＯＮ制御信号２０１ａ、２０１ｂが入力される。また、ＧＳＭモード時は、ステージＳ６およびＳ７に対してＧＳＭ  ＯＮ制御信号２０２ａ、２０２ｂが入力される。そして、これらの制御信号に応じて、スイッチ群ＣＳ１およびスイッチ群ＣＳ２においてＯＮとなるスイッチの組み合わせが変わり、その結果、減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５と、減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６とにおいて全体の構成が変化し、それぞれ、パイプライン型Ａ／Ｄコンバータ用の回路とΔΣ変調器用の回路とに切り替わる、という仕組みである。
【００２７】
より詳細には、ＷＣＤＭＡモード時において、ＣＡＰ群およびスイッチ群ＣＳ１と、ＣＡＰ群およびスイッチ群ＣＳ２は、次のように動作する。すなわち、ＣＡＰ群およびスイッチ群ＣＳ１は、信号のサンプリングを行うサンプルフェーズでは、サンプルホールド回路Ｓ＆Ｈ＿４の出力信号とＤ／Ａ変換器ＤＡ５の出力信号とをサンプルし、サンプリングした信号を保持するホールドフェーズでは、サンプリングしたサンプルホールド回路Ｓ＆Ｈ＿４の出力信号を２倍した後、Ｄ／Ａ変換器ＤＡ５の出力信号を減算した信号をオペアンプＯＰ１に出力する。また、ＣＡＰ群およびスイッチ群ＣＳ２は、サンプルフェーズでは、サンプルホールド回路Ｓ＆Ｈ＿５の出力信号とＤ／Ａ変換器ＤＡ６の出力信号とをサンプルし、ホールドフェーズでは、サンプリングしたサンプルホールド回路Ｓ＆Ｈ＿５の出力信号を２倍した後、Ｄ／Ａ変換器ＤＡ６の出力信号を減算した信号をオペアンプＯＰ２に出力する。
【００２８】
また、ＧＳＭモード時において、ＣＡＰ群およびスイッチ群ＣＳ１と、ＣＡＰ群およびスイッチ群ＣＳ２は、次のように動作する。すなわち、ＣＡＰ群およびスイッチ群ＣＳ１は、サンプルフェーズでは、Ａ／Ｄ変換装置１０に入力されるＧＳＭ入力信号とＤ／Ａ変換器ＤＡ７の出力信号とをサンプルし、ホールドフェーズでは、サンプリングしたＧＳＭ入力信号からＤ／Ａ変換器ＤＡ７の出力信号を減算した信号をオペアンプＯＰ１に出力する。また、ＣＡＰ群およびスイッチ群ＣＳ２は、サンプルフェーズでは、サンプルホールド回路Ｓ＆Ｈ＿５の出力信号とＤ／Ａ変換器ＤＡ７の出力信号とをサンプルし、ホールドフェーズでは、サンプリングしたサンプルホールド回路Ｓ＆Ｈ＿５の出力信号からＤ／Ａ変換器ＤＡ７の出力信号を減算した信号をオペアンプＯＰ２に出力する。
【００２９】
（ステージＳ６およびＳ７の具体的な回路構成）
次に、図３乃至図６を用いて、ステージＳ６およびＳ７の具体的な回路構成について説明する。図３および図４は、Ａ／Ｄ変換装置１０がＷＣＤＭＡモードにある場合のステージＳ６およびＳ７の回路構成を示す図である。図３は、ステージＳ６の減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がサンプルフェーズ、ステージＳ７の減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がホールドフェーズにある場合の回路構成を示し、図４は、ステージＳ６の減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がホールドフェーズ、ステージＳ７の減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がサンプルフェーズにある場合の回路構成を示す。すなわち、Ａ／Ｄ変換装置１０は、図３および図４に示す回路構成によって実現される各フェーズを交互に実行することで、ＷＣＤＭＡモードにおけるステージＳ６およびステージＳ７での処理を実現する。
【００３０】
また、図５および図６は、Ａ／Ｄ変換装置１０がＧＳＭモードにある場合のステージＳ６およびＳ７の回路構成を示す図である。図５は、ステージＳ６の減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がサンプルフェーズ、ステージＳ７の減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がホールドフェーズにある場合の回路構成を示し、図６は、ステージＳ６の減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がホールドフェーズ、ステージＳ７の減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がサンプルフェーズにある場合の回路構成を示す。すなわち、Ａ／Ｄ変換装置１０は、図５および図６に示す回路構成によって実現される各フェーズを交互に実行することで、ＧＳＭモードにおけるステージＳ６およびステージＳ７での処理を実現する。
【００３１】
ここで、図３乃至図６に示す回路においては、以下の点について共通である。まず、入力されるサンプリングクロックとしては、ＷΦ１、ＷΦ２、ＧΦ１、ＧΦ２、Φ１、Φ２が存在する。また、ＷΦ１とＷΦ２、ＧΦ１とＧΦ２、Φ１とΦ２は、それぞれ、互いに逆位相の関係にある。ＷΦ１とＷΦ２はＷＣＤＭＡモード時のみ動作し、ＧＳＭモード時は、原則、両方とも同時に‘low’に落ちる（負論理（ＰＭＯＳ（Positive-channel Metal-Oxide Semiconductor）スイッチ）ならば‘high’になる）。ただし、後述するスイッチＳＷ３３、ＳＷ４２については、ＧＳＭモード時は、‘high’（負論理ならば‘low’）のままになる。また、ＧΦ１とＧΦ２はＧＳＭモード時にのみ動作し、ＷＣＤＭＡモード時は両方とも同時に‘low’に落ちる（負論理ならば‘high’になる）。また、Φ１とΦ２はＷＣＤＭＡモード時およびＧＳＭモード時の両方のモードにおいて動作する。
【００３２】
また、これらのサンプリングクロックに応じて動作するスイッチとして、以下のスイッチが存在する。すなわち、スイッチＳＷ３１、ＳＷ３２、ＳＷ３３はクロックＷΦ１に応じて動作し、スイッチＳＷ４１、ＳＷ４２、ＳＷ４３はクロックＷΦ２に応じて動作する。また、スイッチＳＷ５１、ＳＷ５２はクロックＧΦ１に応じて動作し、スイッチＳＷ６１、ＳＷ６２はクロックＧΦ２に応じて動作する。また、スイッチＳＷ１１、ＳＷ１２はクロックΦ１に応じて動作し、スイッチＳＷ２１、ＳＷ２２はクロックΦ２に応じて動作する。
【００３３】
また、スイッチＷ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６、Ｗ７は、ＷＣＤＭＡモード時は常にＯＮとなり、ＧＳＭモード時は常にＯＦＦとなる。また、スイッチＧ１、Ｇ２、Ｇ３は、ＷＣＤＭＡモード時は常にＯＦＦとなり、ＧＳＭモード時は常にＯＮとなる。
また、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７の値については、Ｃ１＋Ｃ２＝Ｃ３＋Ｃ４＋Ｃ５、Ｃ６＝２Ｃ７、の関係になっている。なお、キャパシタＣ１〜Ｃ７の値をそれぞれ適当な比に設定することで、ΔΣ変調器の伝達関数を決定することができる。
【００３４】
以上を前提として、各モードにおけるステージＳ６およびＳ７の動作について、以下、説明する。
（ＷＣＤＭＡモード時におけるステージＳ６およびＳ７の動作）
まず、図３を用いて、Ａ／Ｄ変換装置１０がＷＣＤＭＡモードであって、ステージＳ６の図１における減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がサンプルフェーズ、ステージＳ７の図１における減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がホールドフェーズにある場合の動作について説明する。本例の場合、サンプルクロックについては、Φ１相およびＷΦ１相のスイッチがＯＮとなり、Φ２相およびＷΦ２相のスイッチがＯＦＦとなる。なお、スイッチＷｐ（ｐ＝１、２、３、４、５、６、７）はＯＮとなり、スイッチＧｑ（ｑ＝１、２）はＯＦＦとなる。また、図３においては、ステージＳ６のＤＡ６からの出力信号がステージＳ７のキャパシタＣ７に入力され減算器（図１における減算器６）として動作するように接続された状態を示している。
【００３５】
また、図３および後述する図４においては、スイッチＷ１〜Ｗ６によってキャパシタＣ１とＣ２、キャパシタＣ３〜Ｃ５は、それぞれ並列接続される。
図３において、入力信号は、スイッチＷａがＯＮとなることによって、図１のステージＳ５のサンプルホールド回路Ｓ＆Ｈ＿４から出力されるＷＣＤＭＡ信号が選択される。このサンプルホールド回路Ｓ＆Ｈ＿４からのＷＣＤＭＡ信号は、スイッチＷ１〜Ｗ６により並列接続されたキャパシタＣ１、Ｃ２とキャパシタＣ３〜Ｃ５とに、それぞれサンプリングされる（実線３０）。すなわち、これによりステージＳ６の図１における減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５におけるサンプルフェーズが実現される。
【００３６】
また、これと同時に、オペアンプＯＰ２によってキャパシタＣ６にチャージされていた電荷がホールドされてＡ／Ｄ変換器ＡＤ７に入力される（実線３１）。また、オペアンプＯＰ２からの出力は、キャパシタＣ６を介して反転入力端子に帰還される（破線３２）。なお、キャパシタＣ６にチャージされていた電荷とは、図４にて後に詳述するフェーズにおいてキャパシタＣ６にサンプリングされていた電荷であり、ステージＳ６の図１のサンプルホールド回路Ｓ＆Ｈ＿５からの出力信号に該当するものである。この点については、後に詳述する。また、この時、キャパシタＣ７にはＤ／Ａ変換器ＤＡ６の出力信号が印加される（実線３３）。上述したように、キャパシタＣ６、Ｃ７の値については、Ｃ６＝２Ｃ７、の関係であるので、これにより、オペアンプＯＰ２においては、図１におけるサンプルホールド回路Ｓ＆Ｈ＿５の出力信号を２倍にしてＤ／Ａ変換器ＤＡ６の出力信号を減算するという処理が実行されることになる。すなわち、以上の動作によりステージＳ７の図１における減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６におけるホールドフェーズが実現される。
【００３７】
次に、図４を用いて、Ａ／Ｄ変換装置１０がＷＣＤＭＡモードであって、ステージＳ６の図１における減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がホールドフェーズ、ステージＳ７の図１における減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がサンプルフェーズにある場合の動作について説明する。本例の場合、サンプルクロックについては、Φ１相およびＷΦ１相のスイッチがＯＦＦとなり、Φ２相およびＷΦ２相のスイッチがＯＮとなる。なお、図３と同様に、スイッチＷｐはＯＮとなり、スイッチＧｑはＯＦＦとなる。また、図４においては、ステージＳ５のＤＡ５からの出力信号がステージＳ６のキャパシタＣ３〜Ｃ５に入力され減算器（図１における減算器５）として動作するように接続された状態を示している。
【００３８】
入力信号は、図３と同様に、スイッチＷａがＯＮとなることによって、図１のステージＳ５のサンプルホールド回路Ｓ＆Ｈ＿４から出力されるＷＣＤＭＡ信号が選択される。また、スイッチＳＷ１１、ＳＷ１２がＯＦＦとなり、スイッチＳＷ２２がＯＮとなることによって、キャパシタＣ１、Ｃ２とキャパシタＣ３〜Ｃ５とにチャージされていた電荷が、オペアンプＯＰ１においてホールドされてＡ／Ｄ変換器ＡＤ６に入力される（実線４０）。また、スイッチＳＷ２１がＯＮとなることによって、オペアンプＯＰ１からの出力は、キャパシタＣ１、Ｃ２を介して反転入力端子に帰還される（破線４１）。なお、キャパシタＣ１、Ｃ２とキャパシタＣ３〜Ｃ５とにチャージされていた電荷とは、図３にて説明したフェーズにおいてキャパシタＣ１、Ｃ２とキャパシタＣ３〜Ｃ５とにサンプリングされていた電荷であり、図１のステージＳ５のサンプルホールド回路Ｓ＆Ｈ＿４からの出力信号に該当するものである。また、この時、キャパシタＣ３〜Ｃ５にはＤ／Ａ変換器ＤＡ５の出力信号が印加される（実線４２）。上述したように、キャパシタＣ１〜Ｃ５の値については、Ｃ１＋Ｃ２＝Ｃ３＋Ｃ４＋Ｃ５、の関係であるので、これにより、オペアンプＯＰ１においては、図１におけるサンプルホールド回路Ｓ＆Ｈ＿４の出力信号を２倍にしてＤ／Ａ変換器ＤＡ５の出力信号を減算するという処理が実行されることになる。すなわち、以上の動作によりステージＳ６の図１における減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５におけるホールドフェーズが実現される。
また、これと同時に、スイッチＳＷ４２がＯＮとなることによって、キャパシタＣ６にはオペアンプＯＰ１の出力信号がサンプリングされる（実線４３）。すなわち、これにより図１におけるステージＳ７の減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６におけるサンプルフェーズが実現される。
【００３９】
（ＧＳＭモード時におけるステージＳ６およびＳ７の動作）
次に、図５を用いて、Ａ／Ｄ変換装置１０がＧＳＭモードであって、ステージＳ６の図１における減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がサンプルフェーズ、ステージＳ７の図１における減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がホールドフェーズにある場合の動作について説明する。本例の場合、サンプルクロックについては、Φ１相およびＧΦ１相のスイッチがＯＮとなり、Φ２相およびＧΦ２相のスイッチがＯＦＦとなる。また、スイッチＷｐはＯＦＦとなり、スイッチＧｑはＯＮとなる。また、ＷΦ１とＷΦ２は、原則、両方とも同時に‘low’に落ちる（負論理（ＰＭＯＳスイッチ）ならば‘high’になる）。ただし、スイッチＳＷ３３、ＳＷ４２については、例外的に‘high’（負論理ならば‘low’）のままになる（後述する図６においても同様である）。なお、Ａ／Ｄ変換器ＡＤ６は、ＧＳＭモード時はＯＦＦとなり、動作しない。また、図５においては、ステージＳ７のＤＡ７からの出力信号が、ステージＳ６のキャパシタＣ３およびステージＳ７のキャパシタＣ４に入力され、それぞれ、図１における減算器５、減算器６として動作するように接続された状態を示している。
【００４０】
入力信号は、スイッチＧａがＯＮとなることによって、Ａ／Ｄ変換装置１０に入力されるＧＳＭ信号が選択される。このＧＳＭ信号は、スイッチＳＷ１１を経てキャパシタＣ１にサンプリングされる（実線５０）。また、Ｄ／Ａ変換器ＤＡ７からの出力信号がキャパシタＣ３にサンプリングされる（破線５１）。また、オペアンプＯＰ１の出力はキャパシタＣ６を介して反転入力端子に帰還される（破線５５）。すなわち、これにより、図１のサンプルホールド回路Ｓ＆Ｈ＿５は積分器として機能し、ステージＳ６の図１における減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５におけるサンプルフェーズが実現される。
【００４１】
また、これと同時に、オペアンプＯＰ２によってキャパシタＣ２、Ｃ４、Ｃ７にチャージされていた電荷がホールドされてＡ／Ｄ変換器ＡＤ７に入力される（実線５２）。また、オペアンプＯＰ２からの出力は、キャパシタＣ７を介して反転入力端子に帰還される（破線５３）。なお、キャパシタＣ２、Ｃ４にチャージされていた電荷とは、図６にて後に詳述するフェーズにおいてキャパシタＣ２、Ｃ４にサンプリングされていた電荷であり、ステージＳ６の図１のサンプルホールド回路Ｓ＆Ｈ＿５からの出力信号に該当するものである。この点については、後に詳述する。また、この時、キャパシタＣ４にはＤ／Ａ変換器ＤＡ７の出力信号が印加される（実線５４）。これにより、オペアンプＯＰ２においては、図１のサンプルホールド回路Ｓ＆Ｈ＿５の出力信号からＤ／Ａ変換器ＤＡ７の出力信号を減算するという処理が実行されることになる。すなわち、以上の動作によりステージＳ７の図１における減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６におけるホールドフェーズが実現される。
【００４２】
次に、図６を用いて、Ａ／Ｄ変換装置１０がＧＳＭモードであって、ステージＳ６の図１における減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５がホールドフェーズ、ステージＳ７の図１における減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６がサンプルフェーズにある場合の動作について説明する。本例の場合、サンプルクロックについては、Φ１相およびＧΦ１相のスイッチがＯＦＦとなり、Φ２相およびＧΦ２相のスイッチがＯＮとなる。なお、図５と同様に、スイッチＷｐはＯＦＦとなり、スイッチＧｑはＯＮとなる。なお、Ａ／Ｄ変換器ＡＤ６は、ＧＳＭモード時はＯＦＦとなり、動作しない。また、図６においては、ステージＳ７のＤＡ７からの出力信号が、ステージＳ６のキャパシタＣ３およびステージＳ７のキャパシタＣ４に入力され、それぞれ、図１における減算器５、減算器６として動作するように接続された状態を示している。
【００４３】
入力信号は、図５と同様に、スイッチＧａがＯＮとなることによって、Ａ／Ｄ変換装置１０に入力されるＧＳＭ信号が選択される。また、スイッチＳＷ１１、ＳＷ１２がＯＦＦとなり、スイッチＳＷ２２がＯＮとなることによって、オペアンプＯＰ１において、キャパシタＣ１、Ｃ３、Ｃ６とにチャージされていた電荷がホールドされる（実線６０）。また、オペアンプＯＰ１からの出力は、スイッチＳＷ４２を経て、キャパシタＣ６を介して反転入力端子に帰還される（実線６１）。なお、キャパシタＣ１、Ｃ３にチャージされていた電荷とは、図５にて説明したフェーズにおいてキャパシタＣ１、Ｃ３にサンプリングされていた電荷であり、それぞれ、ＧＳＭ入力信号、Ｄ／Ａ変換器ＤＡ７からの出力信号に該当するものである。また、この時、キャパシタＣ３にはＤ／Ａ変換器ＤＡ７の出力信号が印加される（実線６２）。これにより、オペアンプＯＰ１においては、ＧＳＭ入力信号からＤ／Ａ変換器ＤＡ７の出力信号を減算するという処理が実行されることになる。すなわち、以上の動作によりステージＳ６の図１における減算器５およびサンプルホールド回路Ｓ＆Ｈ＿５におけるホールドフェーズが実現される。
【００４４】
また、これと同時に、スイッチＳＷ２１がＯＮとなることによって、キャパシタＣ２にはオペアンプＯＰ１の出力信号がサンプリングされる（破線６３）。また、キャパシタＣ４には、Ｄ／Ａ変換器ＤＡ７の出力がサンプリングされる（破線６４）。また、オペアンプＯＰ２の出力はキャパシタＣ７を介して反転入力端子に帰還される（破線６５）。すなわち、これにより、図１のサンプルホールド回路Ｓ＆Ｈ＿６は積分器として機能し、ステージＳ７の図１における減算器６およびサンプルホールド回路Ｓ＆Ｈ＿６におけるサンプルフェーズが実現される。
なお、図３乃至図６に示したキャパシタＣ１〜Ｃ７のそれぞれは、各図には一つのキャパシタとして図示しているが、実際の回路でも、図と同様に必要な容量を備えた一つのキャパシタで実現してもよいし、あるいは、実際の回路では、容量の小さい複数のキャパシタ群を違いに並列に接続することで必要な容量を備えたキャパシタＣ１〜Ｃ７のそれぞれを実現してもよい。
【００４５】
（まとめ）
以上説明したように、本発明によれば、サンプルホールド回路を構成するコンデンサのみならず、オペアンプなどの基本回路やＡ／Ｄ変換器を共有化することで、パイプライン型Ａ／Ｄ変換処理とΔΣ型Ａ／Ｄ変換処理とを実行可能なＡ／Ｄ変換装置における回路全体の規模を、大幅に縮小することができる。
【符号の説明】
【００４６】
１０  Ａ／Ｄ変換装置
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７  ステージ
ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４、ＡＤ５、ＡＤ６、ＡＤ７  Ａ／Ｄ変換器
ＤＡ１、ＤＡ２、ＤＡ３、ＤＡ４、ＤＡ５、ＤＡ６、ＤＡ７  Ｄ／Ａ変換器
Ｓ＆Ｈ＿１、Ｓ＆Ｈ＿２、Ｓ＆Ｈ＿３、Ｓ＆Ｈ＿４、Ｓ＆Ｈ＿５、Ｓ＆Ｈ＿６  サンプルホールド回路
１４０  デジタル加算回路
Ｗａ、Ｗｂ、Ｗｃ、Ｗｄ  スイッチ
Ｇａ、Ｇｂ、Ｇｃ  スイッチ
ＣＳ１、ＣＳ２  ＣＡＰ群およびスイッチ群
ＯＰ１、ＯＰ２  オペアンプ
Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６、Ｗ７  スイッチ
Ｇ１、Ｇ２、Ｇ３  スイッチ
ＳＷ３１、ＳＷ３２、ＳＷ３３  クロックＷΦ１に応じて動作するスイッチ
ＳＷ４１、ＳＷ４２、ＳＷ４３  クロックＷΦ２に応じて動作するスイッチ
ＳＷ５１、ＳＷ５２  クロックＧΦ１に応じて動作するスイッチ
ＳＷ６１、ＳＷ６２  クロックＧΦ２に応じて動作するスイッチ
ＳＷ１１、ＳＷ１２  クロックΦ１に応じて動作するスイッチ
ＳＷ２１、ＳＷ２２  クロックΦ２に応じて動作するスイッチ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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