(57)【要約】【課題】低い周波数から高い周波数までの幅広い周波数帯域に対応して、回路面積の小さい遅延ロックループ回路、その遅延ロックループ回路を搭載する半導体集積回路装置を提供する。【解決手段】遅延ロックループ回路は、位相変更回路と、遅延線回路と、遅延制御回路とを具備する。位相変更回路は、入力される基準クロックに対して第１の位相差を有する第１の信号と、第２の位相差を有する第２の信号とを出力する。第１の位相差と第２の位相差との差分は所定の位相遅延量を示す。遅延線回路は、変更可能な単位遅延量を備える遅延回路を複数含む。遅延制御回路は、単位遅延量の合計が基準位相遅延量になるように単位遅延量を制御する。【選択図】図３
2011049790.tif 000002
【特許請求の範囲】
【請求項１】
入力される基準クロックに対して第１の位相差を有する第１の信号と、第２の位相差を有する第２の信号とを出力する位相変更回路と、前記第１の位相差と前記第２の位相差との差分は所定の位相遅延量を示し、
変更可能な単位遅延量を備える遅延回路を複数含み、前記第１の信号を入力して遅延を与える遅延線回路と、
前記遅延線回路により与えられる遅延量と前記所定の位相遅延量との合計が所定の基準位相遅延量になるように前記単位遅延量を制御する遅延制御回路と
を具備する
遅延ロックループ回路。
【請求項２】
所望の遅延量を示すスレーブ遅延制御信号を前記単位遅延量に基づいて算出する演算回路と、
前記スレーブ遅延制御信号に基づいて前記所望の遅延量の遅延を入力信号に与えて出力するスレーブ遅延回路と
をさらに具備する
請求項１に記載の遅延ロックループ回路。
【請求項３】
前記遅延線回路は、前記スレーブ遅延制御信号に基づいて遅延量が制御される拡張遅延回路をさらに備える
請求項２に記載の遅延ロックループ回路。
【請求項４】
前記遅延制御回路は、前記遅延線回路から出力される比較信号と、基準信号として前記第２の信号とを入力して位相を比較する位相比較回路を備え、
前記位相比較回路の比較結果に基づいて、前記比較信号と前記基準信号との位相差がなくなるように前記遅延線回路の遅延量を制御するマスター遅延制御信号を生成し、前記遅延線回路に供給する
請求項１から請求項３のいずれかに記載の遅延ロックループ回路。
【請求項５】
前記基準クロックと、前記第１の信号とのうちの一方を選択信号に基づいて選択して前記遅延線回路に出力する第１セレクタと、
前記基準クロックと、前記第２の信号とのうちの一方を前記選択信号に基づいて選択し、前記基準信号として前記位相比較回路に出力する第２セレクタと、
前記第１セレクタと前記第２セレクタとが前記基準クロックを選択して出力するとき、前記マスター遅延制御信号に基づいて算出される第１スレーブ遅延制御信号と、前記第１セレクタが前記第１の信号を選択し、前記第２セレクタが前記第２の信号を選択して出力するとき、前記マスター遅延制御信号に基づいて算出される第２スレーブ遅延制御信号とのうちの一方を前記選択信号に基づいて選択して出力する第３セレクタと
をさらに具備する
請求項４に記載の遅延ロックループ回路。
【請求項６】
前記位相変換回路は、
前記基準クロックと同位相の信号を出力するバッファ論理ゲートと、
前記基準クロックと１８０度位相の信号を出力するインバータ論理ゲートとを備え、
位相差が１８０度となる前記第１の信号と前記第２の信号とを出力する
請求項１から請求項５のいずれかに記載の遅延ロックループ回路。
【請求項７】
前記基準位相遅延量は、前記基準クロックの１周期を示す遅延量である
請求項１から請求項６のいずれかに記載の遅延ロックループ回路。
【請求項８】
前記位相変換回路は、
前記基準クロックと同位相の信号を出力するバッファ論理ゲートと、
前記基準クロックの所定の倍数の周波数のクロック信号を生成する逓倍回路と
を備え、
前記バッファ論理ゲートの出力を前記第１の信号として出力し、前記逓倍回路から出力される前記クロック信号を前記第２の信号として出力する
請求項１から請求項５のいずれかに記載の遅延ロックループ回路。
【請求項９】
前記基準位相遅延量は、前記クロック信号の１周期を示す遅延量である
請求項８に記載の遅延ロックループ回路。
【請求項１０】
前記遅延線回路に含まれる複数の前記遅延回路の各々は、等しい遅延量を備える
請求項１から請求項８のいずれかに記載の遅延ロックループ回路。
【請求項１１】
前記拡張遅延回路は、前記複数の遅延回路の各々が備える遅延量の定数倍の遅延量を備える
請求項３に記載の遅延ロックループ回路。
【請求項１２】
前記遅延線回路が入力される信号に与える遅延時間と、前記基準クロックの周期とに基づいて、前記選択信号を自動的に切り替える選択信号制御回路をさらに具備する
請求項５に記載の遅延ロックループ回路。
【請求項１３】
前記選択信号は、
前記遅延時間が前記周期より長い場合に前記第１セレクタおよび前記第２セレクタが前記基準クロックを選択することを示し、
前記遅延時間が前記周期より短い場合に前記第１セレクタが前記第１の信号を選択し、前記第２セレクタが前記第２の信号を選択することを示す
請求項５または請求項１２に記載の遅延ロックループ回路。
【請求項１４】
請求項１から請求項１３のいずれかに記載の遅延ロックループ回路と、
前記所望の遅延量の遅延を与えられた信号を処理する回路と
を具備する半導体集積回路装置。
【請求項１５】
基準クロックを入力するステップと、
前記基準クロックに対して第１の位相差を有する第１の信号を出力するステップと、
前記基準クロックに対して第２の位相差を有する第２の信号を出力するステップと、前記第１の位相差と前記第２の位相差との差分は所定の位相遅延量を示し、
マスター遅延制御信号に基づいて前記第１の信号を遅延させて比較信号を生成するステップと、
前記第２の信号を基準信号として、前記比較信号との位相を比較するステップと、
前記比較の結果に基づいて、前記基準信号と前記比較信号との位相差がなくなるように、前記第１の信号を遅延させる遅延量を示す前記マスター遅延制御信号を生成するステップと、
前記マスター遅延制御信号に基づいて、所望の遅延量を示すスレーブ遅延制御信号を算出するステップと、
前記スレーブ遅延制御信号に基づいて、前記所望の遅延量の遅延を入力信号に与えて出力するステップと
を具備する
遅延制御方法。
【請求項１６】
前記基準クロックと、前記第１の信号とのうちの一方を選択信号に基づいて選択するステップと、
前記基準クロックと、前記第２の信号とのうちの一方を前記選択信号に基づいて選択するステップと、
マスター遅延制御信号に基づいて第１および第２スレーブ遅延制御信号を算出するステップと、
前記第１および第２スレーブ遅延制御信号のうちの一方を前記選択信号に基づいて選択するステップと
をさらに具備し、
前記比較信号を生成するステップは、選択された前記基準クロックと前記第１の信号とのうちの一方の信号を前記第１の信号の代わりに入力するステップを含み、
前記比較するステップは、選択された前記基準クロックと前記第２の信号とのうちの一方の信号を前記基準信号として入力するステップを含み、
前記遅延を入力信号に与えて出力するステップは、選択された前記第１および第２スレーブ遅延制御信号のうちの一方の信号を前記スレーブ遅延制御信号として前記所望の遅延量の遅延を入力信号に与えて出力するステップを含む
請求項１５に記載の遅延制御方法。
【請求項１７】
前記比較信号を生成するステップは、前記基準クロックと、前記第１の信号とのうちの一方を選択信号に基づいて選択し、前記第１の信号の代わりに入力するステップを含み、
前記比較するステップは、前記基準クロックと、前記第２の信号とのうちの一方を前記選択信号に基づいて選択し、選択された信号を前記基準信号として入力するステップを含み、
前記算出するステップは、前記マスター遅延制御信号に基づいて第１および第２スレーブ遅延制御信号を算出するステップを含み、
前記遅延を入力信号に与えて出力するステップは、前記第１および第２スレーブ遅延制御信号のうちの一方を前記選択信号に基づいて選択して前記スレーブ遅延制御信号とし、前記所望の遅延量の遅延を入力信号に与えて出力するステップを含む
請求項１６に記載の遅延制御方法。
【請求項１８】
前記比較信号を生成するステップにおいて与える遅延時間と、前記基準クロックの周期とに基づいて、前記選択信号を自動的に切り替えるステップをさらに具備する
請求項１７に記載の遅延制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延ロックループ回路、遅延ロックループ回路を備える半導体集積回路装置に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の動作周波数は、利用される分野においてさまざまである。ＬＳＩへのクロック供給の手段として遅延ロックループ回路（以降ＤＬＬ回路と称す）は、広く用いられている。特に近年は高速化が進み、動作周波数は、低い周波数から高い周波数まで要求され、対応すべき帯域幅が広がっている。そのため、ＬＳＩの用途に合わせて広い周波数帯域のクロックを供給する必要がある。
【０００３】
一般的にＬＳＩの開発においては、低い周波数から高い周波数までの幅広い周波数帯域はいくつかに分割され、それぞれの周波数帯域に対応するＤＬＬ回路が予めマクロ化される。用意されたマクロの中からＬＳＩの用途に合わせてＤＬＬ回路が選択され、ＬＳＩの開発が行われる。このようにして、ＬＳＩの開発は容易化され、開発期間は短縮される。しかし、所望される周波数帯域に合うＤＬＬ回路を予め準備するためには、多種多様のＤＬＬ回路をマクロ化しなければならず、大きな開発コストが必要である。よって、一つのマクロで幅広い周波数帯域に対応できるＤＬＬ回路の開発が求められている。
【０００４】
図１は、特開２００７−１２４３６３号公報に開示されるマスター／スレーブ方式ＤＬＬ回路の構成を示すブロック図である。このＤＬＬ回路は、第１ＤＬＬ部１０と第２ＤＬＬ部２０と入力信号遅延部３０とを具備する。第１ＤＬＬ部１０は、基準クロックＲＣＬＫを入力し、基準クロックＲＣＬＫに同期した所定の位相遅延を有する遅延位相信号を生成する。第２ＤＬＬ部２０は、この遅延位相信号と、０位相信号とを入力し、０位相信号と遅延位相信号との間の遅延量を示す遅延制御信号ＤＣＴＬ２を生成する。入力信号遅延部３０は、入力信号ＩＮと遅延制御信号ＤＣＴＬ２とを入力し、遅延制御信号ＤＣＴＬ２により示される遅延を入力信号ＩＮに与え、出力信号ＯＵＴとして出力する。
【０００５】
第１ＤＬＬ部１０は、第１遅延線部１１と、位相比較回路（ＰＦＤ）１２と、遅延制御回路（ＤＣ）１３と、位相補間回路（ＩＰ）４５−１とを備える。第１遅延線部１１に入力される基準クロックＲＣＬＫは、デジタル制御遅延回路５１−１〜１２を通って位相比較回路１２に入力される。位相比較回路１２は、このデジタル制御遅延回路５１−１〜１２を通るパスと、基準クロックＲＣＬＫを直接位相比較回路１２に入力するパスとの間で位相比較を行う。位相比較は、ＲｉｓｅエッジまたはＦａｌｌエッジのどちらか一方で行われる。基準クロックＲＣＬＫが直接位相比較回路１２に入力されるパス側の位相を基準として、もう一方のパスを通る信号が基準クロックＲＣＬＫと同位相になるようにデジタル制御遅延回路５１−１〜１２の遅延量が遅延制御回路１３によって制御される。したがって、デジタル制御遅延回路５１−１〜１２の遅延量の合計は、基準クロックＲＣＬＫのクロック周期３６０度分に相当する遅延量となる。
【０００６】
デジタル制御遅延回路５１−１〜１２の出力は、目標とする遅延量を生成するために、位相補間回路４５−１に入力される。ここでは、目標遅延量として６０度から１２０度までの範囲内の任意の遅延量（６０度＋α）が設定されるものとし、デジタル制御遅延回路５１−２〜４の各出力が位相補間回路４５−１に入力される。この第１遅延線部１１から位相信号を取り出す位置は、目標の遅延の範囲により変わる。
【０００７】
第２ＤＬＬ部２０は、第２遅延線部２１と、位相比較回路２２と、遅延制御回路２３と、位相補間回路４５−２とを備える。第１ＤＬＬ部１０の位相補間回路４５−１から出力された所定の位相遅延を有する遅延位相信号は、第２ＤＬＬ部２０の位相比較回路２２に入力される。一方、位相補間回路４５−２には、基準クロックＲＣＬＫが入力される。この位相補間回路４５−２は、０位相を出力するように設定される。即ち、位相補間回路４５−２は、位相補間制御信号により制御されない位相補間回路４５自体が有する固定的な遅延を生成することになる。したがって、位相補間回路４５−２は、固定遅延分だけ遅延した信号を第２遅延線部２１に出力する。
【０００８】
第２遅延線部２１は、デジタル制御遅延回路５１−１４を備える。デジタル制御遅延回路５１−１４は、位相補間回路４５−２から出力される信号に遅延制御信号ＤＣＴＬ２により制御された遅延を与えて、位相比較回路２２に出力する。位相比較回路２２は、第２遅延線部２１により遅延された信号と、第１ＤＬＬ部１０により設定された遅延量を有する信号とを位相比較し、結果を遅延制御回路２３に出力する。遅延制御回路２３は、位相比較回路２２に入力される２つの入力信号の位相が揃うように、遅延制御信号ＤＣＴＬ２を生成し、デジタル制御遅延回路５１−１４に出力する。
【０００９】
デジタル制御遅延回路５１−１４は、遅延制御信号ＤＣＴＬ２により遅延量が制御される。この帰還制御により第２遅延線部２１は、正確に第１ＤＬＬ部１０から出力される２つの信号の遅延差、即ち、０位相の信号と、設定される目標位相の信号との位相差に相当する遅延量を持つことになる。この遅延量に対応する遅延制御信号ＤＣＴＬ２は、入力信号遅延部３０に出力される。
【００１０】
入力信号遅延部３０は、デジタル制御遅延回路５１−１５を含む第３遅延線部３１を備える。この第３遅延線部３１は、第２ＤＬＬ部２０の第２遅延線部２１と同じように構成されている。また、デジタル制御遅延回路５１−１５は、遅延制御信号ＤＣＴＬ２により遅延量が制御される。従って、第３遅延線部３１の遅延量は、第２遅延線部２１と等しくなる。即ち、入力信号遅延部３０は、第２ＤＬＬ部２０により生成された遅延量だけ入力信号ＩＮを遅延させ、出力信号ＯＵＴを出力する。
【００１１】
このように、上述のＤＬＬ回路では、第１ＤＬＬ部１０において、基準クロックＲＣＬＫは、直接入力されるパスと、デジタル制御遅延回路５１−１〜１２を介して入力されるパスとの２つの経路で位相比較回路１２に入力され、位相が比較される。その２つの経路を介して入力される信号が同位相となるように、デジタル制御遅延回路５１−１〜１２の遅延量が遅延制御回路１３により制御される。すなわち、遅延が与えられた信号は、直接入力される信号の１周期遅れの信号であり、１周期＝３６０度位相遅延を有する信号である。そのため、第１遅延線部１１は、基準クロックＲＣＬＫに対してその３６０度位相に相当する遅延を与えた信号を生成する必要がある。すなわち、デジタル制御遅延回路５１−１〜１２は、基準クロックＲＣＬＫの３６０度位相に相当する遅延量を備える必要がある。
【００１２】
基準クロックＲＣＬＫの周波数が低い場合、クロック周期は長くなるため、クロック周期に応じた３６０度位相相当の遅延値は大きくなる。よって、低い周波数の基準クロックＲＣＬＫに対応するためには、デジタル制御遅延回路５１−１〜１２が備えるべき遅延量は、クロック周期の長さに応じて多くする必要がある。そのため、ＤＬＬ回路は、低い周波数に対応することによる遅延量の増加にともなって面積も増加する。
【００１３】
一方、基準クロックＲＣＬＫの周波数が高い場合、クロック周期は短くなり、デジタル制御遅延回路５１−１〜１２の遅延を調整する単位遅延量（遅延ステップ）が変わらなければ相対的に調整の分解能が低下する。分解能を上げるためには、クロック周期に対する誤差の割合が大きくならないように、デジタル制御遅延回路５１−１〜１２の遅延ステップを相応に小さくする必要がある。すなわち、デジタル制御遅延回路５１−１〜１２内の遅延素子の段数を多くしなければならない。
【００１４】
図２は、デジタル制御遅延回路として用いられる一般的な遅延回路の構成を示すブロック図である。入力信号ＩＮは、遅延素子６１−１〜ｎを通過して出力信号ＯＵＴとして出力される。セレクタ６０は、制御信号ＤＣＴＬに基づいて、遅延素子６１−１〜ｎの通過させる段数を選択する。遅延素子６１−１〜ｎを通過する段数に応じて信号遅延量が決まり、入力信号ＩＮから出力信号ＯＵＴまでの信号遅延量が制御される。遅延素子６１−１〜ｎの段数が遅延ステップ数に相当する。なお、セレクタ６０は、各遅延素子６１に分散されて実現され、その遅延時間は各遅延素子６１に含まれる。
【００１５】
上述のＤＬＬ回路にこのようなデジタル制御遅延回路を用いて、高い周波数帯域の基準クロックに対応するためには、短いクロック周期に応じた遅延ステップとしてデジタル制御遅延回路５１−１〜１２が備える遅延ステップ数を多くし、分解能を小さくする必要がある。すなわち、遅延素子６１−１〜ｎの数ｎを大きくする必要がある。しかし、低い周波数帯域の基準クロックに対応する場合、クロック周期が長いため、対応する遅延量が大きくなり、遅延素子６１−１〜ｎの数ｎを大きくする必要がある。
【００１６】
すなわち、高い周波数から低い周波数の幅広いクロックに対応するには、遅延ステップが小さい多くの遅延素子段数を有するデジタル制御遅延回路を、多数必要とする。したがって、対象となる帯域が広がるに伴い遅延素子も大量に必要となる。よって、３６０度位相に相当する最大の遅延量を備える必要があるこのようなＤＬＬ回路は、低い周波数から高い周波数までの幅広い周波数帯域に対応する際に、デジタル制御遅延回路に低い周波数帯域に必要な大きな遅延量を持ち、且つ高い周波数帯域に必要な多くの遅延ステップ数を必要とする。そのため、ＤＬＬ回路領域として非常に大きな面積が必要となる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００７−１２４３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、低い周波数から高い周波数までの幅広い周波数帯域に対応して、回路面積の小さい遅延ロックループ回路、その遅延ロックループ回路を搭載する半導体集積回路装置を提供する。
【課題を解決するための手段】
【００１９】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
本発明の観点では、遅延ロックループ回路は、位相変更回路（１０７）と、遅延線回路（２２１）と、遅延制御回路（１３）と、スレーブ遅延回路（１０２）とを具備する。位相変更回路（１０７）は、入力される基準クロック（ＲＣＬＫ）に対して第１の位相差を有する第１の信号（ｂ）と、第２の位相差を有する第２の信号（ａ）とを出力する。第１の位相差と第２の位相差との差分は所定の位相遅延量を示す。遅延線回路（２２１）は、変更可能な単位遅延量を備える遅延回路（１０５）を複数含み、第１の信号を入力して遅延を与える。遅延制御回路（１３）は、遅延線回路（２２１）により与えられる遅延量と所定の位相遅延量との合計が基準位相遅延量になるように単位遅延量を制御する。
【００２１】
本発明の他の観点では、半導体集積回路装置は、上記の遅延ロックループ回路と、所望の遅延量の遅延を与えられた信号を処理する回路とを具備する。
【００２２】
また、本発明の他の観点では、遅延制御方法は、基準クロック（ＲＣＬＫ）を入力するステップと、基準クロックに対して第１の位相差を有する第１の信号を出力するステップと、基準クロックに対して第２の位相差を有する第２の信号を出力するステップと、マスター遅延制御信号に基づいて第１の信号を遅延させて比較信号（Ｂ）を生成するステップと、第２の信号（ａ）を基準信号（Ａ）として、比較信号（Ｂ）との位相を比較するステップと、比較の結果に基づいて、基準信号（Ａ）と比較信号（Ｂ）との位相差がなくなるように、第１の信号（ｂ）を遅延させる遅延量を示すマスター遅延制御信号（ＭＤＣＳ）を生成するステップと、マスター遅延制御信号に基づいて、所望の遅延量を示すスレーブ遅延制御信号（ＳＤＣＳ）を算出するステップと、スレーブ遅延制御信号（ＳＤＣＳ）に基づいて、所望の遅延量の遅延を入力信号（ＩＮ）に与えて出力するステップとを具備する。第１の位相差と第２の位相差との差分は、所定の位相遅延量を示す。
【発明の効果】
【００２３】
本発明によれば、低い周波数から高い周波数までの幅広い周波数帯域に対応して、回路面積の小さい遅延ロックループ回路、その遅延ロックループ回路を搭載する半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】関連する遅延ロックループ回路の構成を示すブロック図である。
【図２】デジタル制御遅延回路の構成を示すブロック図である。
【図３】本発明の第１の実施の形態に係る遅延ロックループ回路の構成を示すブロック図である。
【図４】本発明の第１の実施の形態に係る位相変更回路の構成例を示す図である。
【図５】本発明の第１の実施の形態に係る主な信号の位相関係を示す図である。
【図６】本発明の第１の実施の形態に係る主な信号の位相関係を示す図である。
【図７】本発明の第１の実施の形態に係る主な信号の位相関係を示す図である。
【図８】本発明の第２の実施の形態に係る遅延ロックループ回路の構成を示すブロック図である。
【図９】本発明の第２の実施の形態に係る遅延制御信号演算回路の構成を示すブロック図である。
【図１０】本発明の第２の実施の形態に係る主な信号の位相関係を示す図である。
【図１１】本発明の第２の実施の形態に係る主な信号の位相関係を示す図である。
【図１２】本発明の第３の実施の形態に係る位相変更回路の構成例を示す図である。
【図１３】本発明の第３の実施の形態に係る主な信号の位相関係を示す図である。
【図１４】本発明の第４の実施の形態に係る遅延ロックループ回路の構成を示すブロック図である。
【図１５】本発明の第４の実施の形態に係る選択信号の切替を説明するための図である。
【図１６】本発明の第５の実施の形態に係る遅延ロックループ回路の構成を示すブロック図である。
【図１７】本発明の実施の形態に係る遅延制御方法を示すフローチャートである。
【発明を実施するための形態】
【００２５】
図を参照して本発明の第１の実施の形態を説明する。図３は、第１の実施の形態に係る遅延ロックループ回路（以下、ＤＬＬ回路と称す）の構成を示すブロック図である。
【００２６】
ＤＬＬ回路は、マスターＤＬＬ回路２１１と遅延制御信号演算回路（ＣＡＬ）１０８とを備えるマスター部２０１と、スレーブ部１０２とを具備する。マスターＤＬＬ回路２１１は、位相変更回路（ＰＣ）１０７と、マスター遅延線回路２２１と、位相比較回路（ＰＦＤ）１２と、遅延制御回路（ＤＣ）１３とを備える。マスター遅延線回路２２１は、複数のデジタル制御遅延回路（ＤＣＥＬＭ）１０５−１〜ｎを含む。スレーブ部１０２は、デジタル制御遅延回路（ＤＣＥＬＳ）１０６を備える。
【００２７】
基準クロックＲＣＬＫが供給されるマスター部２０１は、所定の位相遅れに対応する遅延量を示す遅延制御信号ＳＤＣＳを生成し、スレーブ部１０２に出力する。マスター部２０１内では、位相変更回路１０７は、基準クロックＲＣＬＫに基づいて、位相の異なる２種類の信号（第１の位相の信号ａ、第２の位相の信号ｂ）をマスター遅延線回路２２１と位相比較回路１２に出力する。マスター遅延線回路２２１は、位相変更回路１０７から出力される第２の位相の信号ｂを、直列に接続される複数のデジタル制御遅延回路１０５−１〜ｎによって遅延させ、信号Ｂとして位相比較回路１２に出力する。
【００２８】
位相比較回路１２は、位相変更回路１０７から出力される第１の位相の信号ａ（信号Ａとして入力する）の位相と、マスター遅延線回路２２１から出力される信号Ｂの位相とを比較する。遅延制御回路１３は、その比較結果に基づいて、信号Ａの位相と信号Ｂの位相との差が０（３６０度）になるように遅延制御信号ＭＤＣＳを調整する。遅延制御信号ＭＤＣＳは、マスター遅延線回路２２１および遅延制御信号演算回路１０８に供給される。マスター遅延線回路２２１は、遅延制御信号ＭＤＣＳに基づいて、デジタル制御遅延回路１０５−１〜ｎの各々の遅延量を増減し、信号Ｂの位相遅延を変える。デジタル制御遅延回路１０５−１〜ｎのそれぞれは、例えば、図２に示されるように、遅延素子６１−１〜ｎと、セレクタ６０とを備える。入力信号ＩＮは、遅延素子６１−１〜６１−ｎを通過して出力信号ＯＵＴとして出力される。セレクタ６０は、制御信号ＤＣＴＬに基づいて、遅延素子６１−１〜ｎの通過させる段数を選択する。遅延素子６１−１〜ｎを通過する段数に応じて信号遅延量が決まり、入力信号ＩＮから出力信号ＯＵＴまでの信号遅延量が制御される。遅延素子６１−１〜ｎの段数が遅延ステップ数に相当する。なお、セレクタ６０は、各遅延素子６１に分散されて実現され、その遅延時間は各遅延素子６１に含まれる。
【００２９】
遅延制御信号演算回路１０８は、遅延制御信号ＭＤＣＳに基づいて、スレーブ部１０２に必要な遅延量を算出し、その遅延量を示す遅延制御信号ＳＤＣＳをスレーブ部１０２に供給する。スレーブ部１０２は、与えられる遅延制御信号ＳＤＣＳに基づいて、デジタル制御遅延回路１０６によって入力信号ＩＮに遅延を与え、所望の位相遅延を有する出力信号ＯＵＴを出力する。デジタル制御遅延回路１０６は、デジタル制御遅延回路１０５と同じように構成されているが、遅延素子６０の数、すなわち遅延段数が異なり、デジタル制御遅延回路１０５より長い遅延時間に対応することが可能となっている。
【００３０】
次に動作を説明する。位相変更回路１０７は、基準クロックＲＣＬＫに基づいて、例えば、基準クロックＲＣＬＫと同じ周波数で位相差が１８０度である２種類の信号を出力する。位相差が１８０度の場合、図４に示されるように、位相変更回路１０７は、バッファ論理ゲート１０９とインバータ論理ゲート１１０とを備える。図４（ａ）に示される位相変更回路１０７−１は、基準クロックＲＣＬＫに対して１８０度の位相遅れを有する信号ａと、基準クロックＲＣＬＫと同位相の信号ｂとを出力する。図４（ｂ）に示される位相変更回路１０７−２は、基準クロックＲＣＬＫと同位相の信号ａと、基準クロックＲＣＬＫに対して１８０度の位相遅れを有する信号ｂとを出力する。すなわち、位相変更回路１０７は、デジタル制御遅延回路１０５を使わずに所定の位相差を生成する回路である。したがって、マスター遅延線回路２２１は、基準クロックＲＣＬＫの残りの１８０度位相に対応する位相遅れを入力される信号に与えることにより、位相比較回路１２に出力する信号Ｂを信号Ａに対して３６０度位相遅延を有するようにできる。
【００３１】
位相変更回路１０７として、図４（ａ）に示される位相変更回路１０７−１を用いる場合、マスターＤＬＬ回路２１１は、図５に示されるように動作する。図５（ａ）に基準クロックＲＣＬＫ、図５（ｂ）に位相比較回路１２に入力される基準クロック信号Ａ、図５（ｃ）に位相変更回路１０７から出力されるクロック出力信号ｂ、図５（ｄ）に位相比較回路１２に入力される比較クロック信号Ｂが示され、それぞれの信号の位相関係が示される。
【００３２】
位相比較回路１２に入力される基準クロック信号Ａは、基準クロックＲＣＬＫの１８０度位相差を有する出力信号として位相変更回路１０７から供給される。位相比較回路１２に入力される比較クロック信号Ｂは、基準クロックＲＣＬＫと同位相のクロック出力信号ｂが位相変更回路１０７から出力されてマスター遅延線部２２１内のデジタル制御遅延回路１０５−１〜ｎを経由して供給される。基準クロックＲＣＬＫに対して、位相比較回路１２に入力される基準クロック信号Ａが１８０度の位相差を有し、位相変更回路１０７から出力されるクロック出力信号ｂが同位相である。基準クロックＲＣＬＫに対して同位相であったクロック出力信号ｂがマスター遅延線部２２１を経て比較クロック信号Ｂとして位相比較回路１２に入力されるときには、遅延制御によって同位相から１８０度の位相差を有するように遅延されることを図５のタイミングチャートは表している。
【００３３】
また、位相変更回路１０７として、図４（ｂ）に示される位相変更回路１０７−２を用いる場合、マスターＤＬＬ回路２１１は、図６に示されるように動作する。図６（ａ）に基準クロックＲＣＬＫ、図６（ｂ）に位相比較回路１２に入力される基準クロック信号Ａ、図６（ｃ）に位相変更回路１０７から出力されるクロック出力信号ｂ、図６（ｄ）に位相比較回路１２に入力される比較クロック信号Ｂが示され、それぞれの信号の位相関係が示される。
【００３４】
位相変更回路１０７−２の場合は、前述の位相変更回路１０７−１に比べてクロック出力信号ａ、ｂの位相が入れ替わる。したがって、基準クロックＲＣＬＫに対して、位相比較回路１２に入力される基準クロック信号Ａが同位相であり、位相変更回路１０７のクロック出力信号ｂが１８０度の位相差を有する。基準クロックＲＣＬＫに対して１８０度の位相差を有するクロック出力信号ｂがマスター遅延線回路２２１を経て比較クロック信号Ｂとして位相比較回路１２に入力されるときには、遅延制御によって１８０度の位相差から同位相（３６０度）の位相差を有するように遅延されることを図６のタイミングチャートは表している。
【００３５】
前述の通り、位相比較回路１２において、基準クロック信号Ａに比較クロック信号Ｂが同位相となるように、遅延制御回路１３が遅延制御信号ＭＤＣＳによって制御するには、デジタル制御遅延回路１０５−１〜ｎは、最大で１８０度位相分の遅延量を調整できれば良い。１８０度位相分の遅延量を有するマスター遅延線部２２１は、例えば、４回路のデジタル制御遅延回路１０５−１〜４を備える場合、デジタル制御遅延回路１０５−１〜４の１回路当たりの遅延量は、４５度位相分となる。よって、遅延制御回路１３が、４５度位相の遅延量に相当する値ｍを示す遅延制御信号ＭＤＣＳをデジタル制御遅延回路１０５−１〜４に供給することにより、マスター遅延線部２２１の全体で１８０度位相分の遅延を制御することが可能となる。
【００３６】
遅延制御回路１３が出力する４５度位相の遅延量に相当する遅延制御信号ＭＤＣＳは、遅延制御信号演算回路１０８で所望の位相となるように演算されて出力される。例えば、スレーブ部１０２に入力される入力信号ＩＮに対して、出力信号ＯＵＴの所望の位相遅延が９０度とすると、遅延制御信号演算回路１０８は、遅延制御回路１３が出力する４５度位相に相当する値ｍを示す遅延制御信号ＭＤＣＳに基づいて、９０度位相に相当する２倍の遅延量に換算し、値２ｍを算出する。遅延制御信号演算回路１０８は、スレーブ部１０２に値２ｍを遅延制御信号ＳＤＣＳとして供給する。これにより、図７に示されるタイミングチャートのように、出力信号ＯＵＴは、入力信号ＩＮに対して基準クロックＲＣＬＫの９０度位相に相当する遅延を有する信号となる。このように、所望の位相遅延量が、デジタル制御遅延回路１０５の１回路が担う位相の整数倍であれば、遅延制御信号演算回路１０８は、一般的な乗算器等で容易に構成する事ができる。特に、２倍、４倍等の２のべき乗であれば、シフト回路により実現することもできる。また、小数演算を行えば、任意の位相遅延を得ることができる。
【００３７】
繰り返しになるが、マスター遅延線回路２２１がデジタル制御遅延回路１０５をｎ回路備える場合、各デジタル制御遅延回路１０５は、それぞれ１８０／ｎ度の遅延量を受け持つ。ｎ＝１２とすると、各デジタル制御遅延回路１０５が受け持つ遅延量は、１５度位相に相当する。遅延制御回路１３が出力する遅延制御信号ＭＤＣＳは、１５度位相に相当する遅延を生成する遅延素子６０の数ｍを示すことになる。したがって、この遅延素子６０の数ｍをデジタル制御遅延回路１０６に与えると、スレーブ部１０２は、入力信号ＩＮに基準クロックＲＣＬＫの１５度位相に相当する遅延を与えることができる。また、２倍の数２ｍを与えると、基準クロックＲＣＬＫの３０度位相に相当する遅延を与えることができる。このように、遅延制御信号演算回路１０８は、所望の遅延量になるように、遅延制御信号ＭＤＣＳに基づいて遅延制御信号ＳＤＣＳを算出する。遅延素子６１の１つ当たりの位相遅延から所望の位相遅延を得るために必要な遅延素子６１の数を算出し、遅延制御信号ＳＤＣＳとしてスレーブ部１０２に供給する。
【００３８】
スレーブ部１０２では、デジタル制御遅延回路１０６は、図２に示されるように、遅延素子６１−１〜ｎと、セレクタ６０とを備える。デジタル制御遅延回路１０６は、デジタル制御遅延回路１０５と同じように構成され、遅延素子６１−１〜ｎの数が異なり、より長い遅延時間に対応することができる。各遅延素子６１単体の遅延時間は、デジタル制御遅延回路１０５に含まれる遅延素子６１と同じ長さに設定されているため、遅延制御信号ＭＤＣＳ、ＳＤＣＳが同じ値を示すときは、同じ遅延量を得ることができる。また、遅延制御信号ＭＤＣＳにより示される値ｍに対して、遅延制御信号ＳＤＣＳに示される値として、２倍、３倍の値２ｍ、３ｍが設定されると、スレーブ部１０２において生成される遅延量は、２倍、３倍になる。
【００３９】
このように、第１の実施の形態に係るＤＬＬ回路は、位相変更回路１０７によってマスター遅延線回路２２１が備えるべき遅延量を基準クロックの１周期以下にすることができ、遅延線回路２２１は、より少ない数の遅延素子６１で実現することができる。
【００４０】
すなわち、図４に示されるように、位相差が１８０度となる２信号を出力する位相変更回路１０７を設けることにより、位相比較回路１２で位相比較する基準クロック信号Ａとデジタル制御遅延回路１０５−１〜ｎを介する比較クロック信号Ｂとが有する１８０度の位相差を同相になるようにデジタル制御遅延回路１０５−１〜ｎの遅延量が調整される。そのため、デジタル制御遅延回路１０５−１〜ｎは、１８０度の位相差を解消する遅延を生成すればよい。遅延制御信号演算回路１０８は、遅延制御回路１３が出力する遅延制御信号ＭＤＣＳによって示される値ｍに基づいて、所望の位相に相当する値になるように演算し、遅延制御信号ＳＤＣＳとしてスレーブ部１０２へ供給する。スレーブ部１０２では、遅延制御信号ＳＤＣＳに基づいて、デジタル制御遅延回路１０６の遅延量を制御することにより所望の位相遅延が得られる。この場合、マスター遅延線回路２２１は、１８０度の遅延量に相当する遅延素子６１を備えるだけでよいため、３６０度位相に相当する遅延量を必要とする場合に比べて遅延素子６１の数は半分となる。したがって、本発明によれば、幅広い周波数帯域に対応するＤＬＬ回路において、回路領域を大幅に削減することができる。
【００４１】
本発明の第２の実施の形態を説明する。
【００４２】
第２の実施の形態に係るＤＬＬ回路は、図８に示されるように、マスター部２０２とスレーブ部１０２とを具備する。スレーブ部１０２は、第１の実施の形態で示されたスレーブ部１０２と同じである。マスター部２０２は、基準クロックＲＣＬＫが入力されるマスターＤＬＬ回路２１２と、スレーブ部１０２へ遅延制御信号ＳＤＣＳを出力する遅延制御信号演算回路１０８−０とを備える。
【００４３】
マスターＤＬＬ回路２１２は、セレクタ１１１−１と、マスター遅延線回路２２１と、セレクタ１１１−２と、位相比較回路１２と、遅延制御回路１３とを備える。セレクタ１１１−１は、基準クロックＲＣＬＫの位相を変更する位相変更回路１０７から出力されるクロック出力信号ｂを信号Ｄ１−１として入力し、基準クロックＲＣＬＫを信号Ｄ０−１として入力する。セレクタ１１１−１は、選択信号ＳＥＬに基づいて、信号Ｄ１−１と信号Ｄ０−１との一方を選択して出力する。マスター遅延線回路２２１は、セレクタ１１１−１から出力されるクロック信号を入力し、遅延を与えて出力する。マスター遅延線回路２２１は、第１の実施の形態で示されたマスター遅延線回路２２１と同じように構成される。セレクタ１１１−２は、位相変更回路１０７から出力されるクロック出力信号ａを信号Ｄ１−２として入力し、基準クロックＲＣＬＫを信号Ｄ０−２として入力する。セレクタ１１１−２は、選択信号ＳＥＬに基づいて、信号Ｄ１−２と信号Ｄ０−２との一方を選択して出力する。位相比較回路１２は、マスター遅延線回路２２１から出力される比較クロック信号Ｂと、セレクタ１１１−２から出力される基準クロック信号Ａとを入力し、位相比較を行う。遅延制御回路１３は、位相比較回路１２の位相比較結果に基づいて遅延制御を行う。
【００４４】
遅延制御信号演算回路１０８−０として、図９（ａ）に示される遅延制御信号演算回路１０８−１が用いられる。遅延制御信号演算回路１０８−１は、遅延演算回路１０８と、セレクタ１１１−３とを備える。演算部１０８は、遅延制御信号ＭＤＣＳに基づいて、スレーブ部１０２に必要な遅延量を算出し、セレクタ１１１−３へ信号Ｄ１−３として出力する。セレクタ１１１−３は、マスターＤＬＬ回路２１２から出力される遅延制御信号ＭＤＣＳを信号Ｄ０−３として入力し、遅延制御信号演算回路１０８で演算された遅延制御信号を信号Ｄ１−３として入力する。セレクタ１１１−３は、信号Ｄ０−３と信号Ｄ１−３との一方を選択信号ＳＥＬに基づいて選択し、スレーブ部１０２にデジタル遅延制御信号ＳＤＣＳとして出力する。
【００４５】
このように、セレクタ１１１−１〜３は、信号Ｄ０−１〜３または信号Ｄ１−１〜３の一方を選択信号ＳＥＬに基づいて選択して出力する。信号Ｄ０−１〜３は、位相変更回路１０７を経由しないパスにより得られる信号である。したがって、マスター遅延線回路２２１は、基準クロックＲＣＬＫの３６０度位相に相当する遅延量を有するように調整される。このとき、マスター遅延線回路２２１がデジタル制御遅延回路１０５−１〜ｎを備えるとすると、各デジタル制御遅延回路１０５は、（３６０／ｎ）度の位相遅延に相当する遅延量を有することになる。また、信号Ｄ１−１〜３は、位相変更回路１０７を経由するパスにより得られる信号である。位相変更回路１０７が図４に示されるような１８０度の位相差を有する２信号を出力する回路であれば、マスター遅延線回路２２１は、基準クロックＲＣＬＫの１８０度に相当する遅延量を有するように調整される。このとき、マスター遅延線回路２２１がデジタル制御遅延回路１０５−１〜ｎを備えるとすると、各デジタル制御遅延回路１０５は、（１８０／ｎ）度の位相遅延に相当する遅延量を有することになる。
【００４６】
したがって、遅延制御信号演算回路１０８−１は、選択信号ＳＥＬが信号Ｄ１−１〜３の選択を示すときに、遅延量を２倍にするように演算を行うことにより、同じ遅延量を示す遅延制御信号ＳＤＣＳを出力することができる。選択信号ＳＥＬが信号Ｄ０−１〜３の選択を示すとき、遅延制御信号ＭＤＣＳは、（３６０／ｎ）度の位相遅延を示し、セレクタ１１１−３は、信号Ｄ０−３として入力される（３６０／ｎ）度の遅延量を示す遅延制御信号ＭＤＣＳを選択して出力する。選択信号ＳＥＬが信号Ｄ１−１〜３の選択を示すとき、遅延制御信号ＭＤＣＳは、（１８０／ｎ）度の位相遅延を示す。遅延制御信号演算回路１０８は、遅延制御信号ＭＤＣＳにより示される遅延量の２倍の値（（３６０／ｎ）度に相当する値）を算出して信号Ｄ１−３として出力し、セレクタ１１１−３は、（３６０／ｎ）度に相当する値を示す信号Ｄ１−３を選択して出力する。すなわち、遅延制御信号演算回路１０８−１は、選択信号ＳＥＬの如何にかかわらず（３６０／ｎ）度に相当する遅延量を示す値を遅延制御信号ＳＤＣＳとして出力する。
【００４７】
ここで、遅延制御信号ＭＤＣＳが示す値をｍとすると、遅延制御回路１３が調整できる最小のステップは１であるため、遅延制御信号ＭＤＣＳはｍ±１の間で揺らぐ。所謂量子化誤差であり、その最小のステップに相当する遅延時間は遅延素子６１の１段分の遅延時間である。信号Ｄ１−３が選択される場合、遅延制御信号ＭＤＣＳが示す値ｍを２倍にして遅延量を算出するため、この量子化誤差も２倍になる。したがって、基準クロックＲＣＬＫの周期が、マスター遅延線回路２２１によって調整し得る遅延時間内であれば、セレクタ１１１−１〜３が信号Ｄ０−１〜３を選択するように選択信号ＳＥＬを制御することが、この誤差を抑制する上で有利になる。
【００４８】
すなわち、セレクタ１１１−１〜３の出力信号を切り替える選択信号ＳＥＬは、デジタル制御遅延回路１０５−１〜ｎが備える遅延量合計が基準クロックＲＣＬＫのクロック周期に相当する遅延値よりも大きい場合に信号Ｄ０−１〜３を選択し、小さい場合に信号Ｄ１−１〜３を選択するように設定されることが好ましい。
【００４９】
図１０は、選択信号ＳＥＬが信号Ｄ０−１〜３の選択を示す場合の動作を説明するタイミングチャートである。セレクタ１１１−１に入力される信号Ｄ０−１と（図１０（ｂ））、セレクタ１１１−２に入力される信号Ｄ０−２と（図１０（ｂ））、位相比較回路１２の基準クロック信号として入力される信号Ａと（図１０（ｂ））、位相比較回路１２の比較クロック信号として入力される信号Ｂ（図１０（ｃ））の位相関係が示される。
【００５０】
位相比較回路１２の基準クロックとして入力される信号Ａは、信号Ｄ０−２として入力される基準クロックＲＣＬＫがセレクタ１１１−２を介して供給される。位相比較回路１２の比較クロックとして入力される信号Ｂは、信号Ｄ０−１として入力される基準クロックＲＣＬＫがセレクタ１１１−１、マスター遅延線部２２１を介して供給される。すなわち、基準クロックＲＣＬＫに対して、位相比較回路１２の基準クロックとして入力される信号Ａは同位相であり、マスター遅延線部２２１を経て位相比較回路１２の比較クロックとして入力される信号Ｂは、３６０度の位相差になるように遅延制御される。
【００５１】
すなわち、遅延制御回路１３は、位相比較回路１２の出力に基づいて、デジタル制御遅延回路１０５−１〜ｎの遅延量を制御し、比較クロック信号Ｂの位相が基準クロック信号Ａと同位相となるように制御を行う。デジタル制御遅延回路１０５−１〜ｎは、３６０度位相分の遅延量を有するように制御されたことになる。
【００５２】
３６０度位相分の遅延量を有するように制御されたマスター遅延線部２２１が、例えば、４つのデジタル制御遅延回路１０５、すなわち、デジタル制御遅延回路１０５−１〜４を備える場合、各デジタル制御遅延回路１０５が担う遅延量は９０度位相に相当する。よって、遅延制御回路１３は、９０度位相の遅延量に相当する値ｍを示す遅延制御信号ＭＤＣＳをそれぞれのデジタル制御遅延回路１０５−１〜４に供給することになる。したがって、マスター遅延線部２２１全体では、３６０度位相分の遅延量を備えることになる。遅延制御回路１３が出力する９０度位相を示す遅延制御信号ＭＤＣＳは、信号Ｄ０−３として入力されるセレクタ１１１−３によって選択され、遅延制御信号ＳＤＣＳとしてスレーブ部１０２に供給される。したがって、図１１に示されるように、スレーブ部１０２は、入力される信号ＩＮに対して９０度位相遅延を有する出力信号ＯＵＴを出力する。
【００５３】
また、選択信号ＳＥＬが信号Ｄ１−１〜３の選択を示す場合、第１の実施の形態において説明された動作と同じように動作する。各デジタル制御遅延回路１０５は４５度位相遅延を有するように制御される。遅延制御信号演算回路１０８によって９０度位相遅延になるように演算された遅延制御信号ＳＤＣＳが、遅延制御信号演算回路１０８−１から出力され、スレーブ部１０２は、入力される信号ＩＮに対して９０度位相遅延を有する出力信号ＯＵＴを出力する。
【００５４】
基準クロックＲＣＬＫの周波数が高い場合、クロック周期は短くなる。そのため、相対的に位相誤差を小さく調整する必要がある。デジタル制御遅延回路１０５を用いた場合、一般的に遅延ステップの分解能によって量子化誤差が生じ、その量子化誤差は、出力信号ＯＵＴにジッタとして現れる。遅延制御信号ＭＤＣＳに示される値ｍを遅延制御信号演算回路１０８によって例えば２倍に演算すると、量子化誤差によって生じるジッタも２倍になる。また、基準クロックＲＣＬＫの周波数が低い場合、クロック周期は長くなる。そのため、相対的に許容される位相誤差は大きくなる。
【００５５】
よって、位相誤差を抑える必要がある高い周波数の基準クロックＲＣＬＫに対して、セレクタ１１１−１〜３は信号Ｄ０−１〜３を選択するように、低い周波数の基準クロックＲＣＬＫに対しては、セレクタ１１１−１〜３は入力Ｄ１−１〜３を選択するように、選択信号ＳＥＬが供給されることが好ましい。例えば、位相変更回路１０７として、図４（ａ）に示される位相変更回路１０７−１を用いた場合、基準クロックＲＣＬＫの周波数として１００ＭＨｚ以上に対応するために、デジタル制御遅延回路１０５−１〜４は、１８０度位相分にあたる５ｎｓの遅延量を備える。５ｎｓの遅延量は、２００ＭＨｚの３６０度位相分の遅延量であるため、基準クロックＲＣＬＫの周波数が２００ＭＨｚ以上であれば、デジタル制御遅延回路１０５−１〜４は、３６０度位相の遅延量に制御可能である。よって、位相誤差を抑制する必要がある高い周波数が２００ＭＨｚ以上であるとする場合、基準信号ＲＣＬＫの周波数が２００ＭＨｚ以上であれば、セレクタ１１１−１〜３が信号Ｄ０−１〜３を選択するように選択信号ＳＥＬを供給する。基準クロックＲＣＬＫの周波数が２００ＭＨｚよりも低い場合は、セレクタ１１１−１〜３が信号Ｄ１−１〜３を選択するように選択信号ＳＥＬを供給する。このように選択信号ＳＥＬを供給することにより、基準クロックＲＣＬＫの周波数が高い場合でも位相誤差を拡大させずに、低い周波数から高い周波数までの幅広い周波数帯域に対応できかつ、面積が小さなＤＬＬ回路を実現することができる。
【００５６】
また、遅延制御信号演算回路１０８−０として、図９（ｂ）に示されるように、遅延制御信号演算回路１０８Ａ、１０８Ｂを備える遅延制御信号演算回路１０８−２を用いてもよい。遅延制御信号演算回路１０８Ｂの出力Ｄ１−３は、遅延制御信号演算回路１０８Ａの出力Ｄ０−３の２倍に設定される。遅延制御信号演算回路１０８−１では、遅延制御信号ＳＤＣＳにより示される位相遅延量は、デジタル制御遅延回路１０５の１回路分に相当する遅延量となる。遅延制御信号演算回路１０８−２では、デジタル制御遅延回路１０５の任意の数の回路分の位相に相当する遅延量に設定することができる。遅延制御信号演算回路１０８Ａ、１０８Ｂの演算倍数は、位相変更回路１０７の構成により変更されることが好ましい。
【００５７】
以上述べたように、本発明の第２の実施の形態に係るＤＬＬ回路は、セレクタ１１１−１〜３を有し、選択信号ＳＥＬによって選択される信号を切り替える。デジタル制御遅延回路１０５−１〜ｎの全体が備える遅延量が、基準クロックＲＣＬＫのクロック周期に相当する遅延値よりも大きい場合、信号Ｄ０−１〜３が選択され、小さい場合には信号Ｄ１−１〜３が選択される。このように選択信号ＳＥＬが供給されることにより、基準クロックＲＣＬＫの周波数が高い場合でも位相誤差を拡大させずに、低い周波数から高い周波数まで幅広い周波数帯域に対応することができる面積が小さなＤＬＬ回路を実現することができる。
【００５８】
本発明の第３の実施の形態を説明する。
【００５９】
第１および第２の実施の形態では、位相変更回路１０７は、位相差が１８０度である２信号を出力する例を示したが、本実施の形態では、他の位相変更回路１０７の例を示す。図１２は、第３の実施の形態に係る位相変更回路１０７−３の構成を示すブロック図である。ＤＬＬ回路全体は、図３に示される第１の実施の形態で説明された回路とし、位相変更回路１０７として位相変更回路１０７−３が用いられる。位相変更回路１０７−３は、バッファ論理ゲート１０９と、逓倍回路（ＦＭＣ）１２０とを備える。基準クロックＲＣＬＫは、バッファ論理ゲート１０９と逓倍回路１２０とに供給される。バッファ論理ゲート１０９は、基準クロックＲＣＬＫと同相の信号ｂを出力する。逓倍回路１２０は、基準クロックＲＣＬＫの周波数をｋ倍した周波数の信号ａを出力する。逓倍回路１２０は、よく知られるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路により実現することができる。
【００６０】
信号ｂは、位相変更回路１０７−３からマスター遅延線回路２２１に出力され、マスター遅延線回路２２１において所定の遅延が与えられ、位相比較回路１２に比較クロック信号Ｂとして入力される。信号ａは、基準クロック信号Ａとして位相比較回路１２に入力される。
【００６１】
図１３に、逓倍回路１２０が基準クロックＲＣＬＫの８倍の周波数の信号ａを出力する場合の各信号の位相関係の例が示される。基準クロックＲＣＬＫ（図１３（ａ））に対して、立ち上がりエッジが同期する８倍周波数の信号ａ（図１３（ｃ））が位相変更回路１０７−３から出力され、比較クロック信号Ａとして位相比較回路１２に入力される。基準クロックＲＣＬＫと同位相で位相変更回路１０７−３から出力された信号ｂは、マスター遅延線回路２２１により信号ａの１周期分の遅延が与えられて、比較クロック信号Ｂとして位相比較回路１２に入力される。基準クロック信号Ａと比較クロック信号Ｂとの立ち上がりエッジは同相となるが、比較クロック信号Ｂは、基準クロックＲＣＬＫに対して３６０／８＝４５度の位相遅延を有した信号となる。このような位相遅延を有するように、マスター遅延線回路２２１の遅延量が遅延制御回路１３によって制御される。マスター遅延線回路２２１がデジタル制御遅延回路１０５−１〜３を備えるとすると、デジタル制御遅延回路１０５の１段当たりの遅延量は、基準クロックＲＣＬＫの１５度位相分に相当する。したがって、このときのマスター遅延線回路２２１を制御する遅延制御信号ＭＤＣＳは、基準クロックＲＣＬＫの１５度位相分の遅延量を示す。遅延制御信号演算回路１０８によって、基準クロックＲＣＬＫの１５度位相の遅延量に基づく位相遅延量が算出され、スレーブ部１０２へ遅延制御信号ＳＤＣＳとして供給される。スレーブ部１０２は、入力される信号ＩＮに対して遅延制御信号ＳＤＣＳによって示される位相遅延を有する出力信号ＯＵＴを出力する。
【００６２】
このように、本実施の形態では、マスター遅延線回路２２１の最大遅延量は、基準クロックＲＣＬＫの最大周期の１／ｋに相当する遅延量を備えるだけでよい。すなわち、デジタル制御遅延回路１０５の数を削減することができ、より面積が小さいＤＬＬ回路を実現することができる。
【００６３】
位相比較回路１２において基準クロック信号Ａと位相比較される比較クロック信号Ｂは、基準クロックＲＣＬＫのｋ倍の周波数のクロック信号による３６０度分の位相差をデジタル制御遅延回路１０５−１〜ｎによって遅延が与えられるだけでよい。そのため、デジタル制御遅延回路１０５−１〜ｎは、１／ｋの遅延量を制御できればよい。したがって、デジタル制御遅延回路１０５−１〜ｎを構成する遅延素子６１の数は、１／ｎとなる。また、第２の実施の形態における位相変更回路１０７を位相変更回路１０７−３としても同じように動作可能である。
【００６４】
上述のように、第３の実施の形態に係るＤＬＬ回路は、位相変更回路１０７を基準クロックＲＣＬＫの周波数のｋ倍の周波数の信号を出力する逓倍回路１２０とすることにより、デジタル制御遅延回路１０５−１〜ｎに含まれる遅延素子６１の数を１／ｋとすることができる。また、逓倍回路１２０は、一般に広く知られる逓倍ＰＬＬ機能ブロックなどで容易に実現できる。また、通常のＬＳＩに既に搭載されている逓倍ＰＬＬの出力を代用することにより同じように実現可能である。そのため、逓倍回路１２０による面積の増加はなく、低い周波数から高い周波数までの幅広い周波数帯域に対応する際に、面積が小さなＤＬＬ回路を実現することができる。
【００６５】
次に、本発明の第４の実施の形態を説明する。
【００６６】
図１４は、本発明の第４の実施の形態に係るＤＬＬ回路の構成を示すブロック図である。第４の実施の形態に係るＤＬＬ回路は、第２の実施の形態に係るＤＬＬ回路に比較して、マスター部２０２に対応するマスター部２０３は、選択信号ＳＥＬを自動的に生成する選択信号生成回路（ＳＥＬＣＮＴ）１１２をさらに備えている。その他の構成や動作は、第２の実施の形態で説明されたＤＬＬ回路と同じであるので、説明を省略する。
【００６７】
図１５は、選択信号生成回路１１２の動作を説明するためのタイミングチャートである。パターンＡは、マスター遅延線回路２２１が備える遅延量が、基準クロックＲＣＬＫのクロック周期に相当する遅延量より小さい場合を示す。パターンＡのときの遅延制御信号ＭＤＣＳにより示される値ｍが図１５（ａ）に、選択信号ＳＥＬが図１５（ｂ）に、それぞれ示される。パターンＢは、マスター遅延線回路２２１が備える遅延量が、基準クロックＲＣＬＫのクロック周期に相当する遅延量より大きい場合を示す。パターンＢのときの遅延制御信号ＭＤＣＳにより示される値ｍが図１５（ｃ）に、選択信号ＳＥＬが図１５（ｄ）に、それぞれ示される。
【００６８】
選択信号生成回路１１２は、遅延制御信号ＭＤＣＳに基づいて、選択信号ＳＥＬを生成する。初期状態では、選択信号生成回路１１２は、セレクタ１１１−１〜３に入力される信号Ｄ０−１〜３の選択を示す選択信号ＳＥＬを生成して出力する。マスター部２０３は、第２の実施の形態におけるマスター部２０２と同じように動作する。遅延制御信号ＭＤＣＳにより示される値ｍが制御可能な最大値Ｍに達すると、選択信号生成回路１１２は、セレクタ１１１−１〜３に入力される信号Ｄ１−１〜３の選択を示す選択信号ＳＥＬに切り替えて出力する。選択信号生成回路１１２は、一般的な論理回路で構成される。
【００６９】
パターンＡの場合、すなわち、基準クロックＲＣＬＫのクロック周期がマスター遅延線回路２２１による遅延時間より長い場合、初期状態では、選択信号生成回路１１２は、セレクタ１１１−１〜３が信号Ｄ０−１〜３を選択するように選択信号ＳＥＬを出力する。遅延制御回路１３は、位相比較回路１２の位相比較結果に基づいて、比較クロック信号Ｂの位相が基準クロック信号Ａと同位相となるように、デジタル制御遅延回路１０５−１〜ｎの遅延量を増加する制御を行う。デジタル制御遅延回路１０５−１〜ｎの遅延量は、基準クロックＲＣＬＫの３６０度位相分の遅延量に満たない。そのため、比較クロック信号Ｂの位相が基準クロック信号Ａと同位相となる前に、遅延量を示す値ｍは、制御可能な最大値Ｍになる。遅延量を示す値ｍが最大値Ｍになると（図１５（ａ））、選択信号生成回路１１２は、セレクタ１１１−１〜３が信号Ｄ１−１〜３を選択するように選択信号ＳＥＬを変更する（図１５（ｂ））。この変更によって、マスター遅延線回路２２１は、基準クロックＲＣＬＫの１８０度位相分の遅延を生成するだけでよくなる。以降の動作は、第２の実施の形態において説明されたことと同様になる。したがって、デジタル制御遅延回路１０５−１〜ｎの遅延量が調整され、位相比較回路１２の比較クロック信号Ｂの位相が基準クロック信号Ａと同位相となるように制御が行われる。図１５（ａ）では、ｍ＝Ｘとなったときに同位相になったことが示される。
【００７０】
パターンＢの場合、すなわち、基準クロックＲＣＬＫのクロック周期がマスター遅延線回路２２１による遅延時間より短い場合、初期状態では、同様に、選択信号生成回路１１２は、セレクタ１１１−１〜３が信号Ｄ０−１〜３を選択するように選択信号ＳＥＬを出力する。遅延制御回路１３は、位相比較回路１２の位相比較結果に基づいて、比較クロック信号Ｂの位相が基準クロック信号Ａと同位相となるように、デジタル制御遅延回路１０５−１〜ｎの遅延量を増加する制御を行う。基準クロックＲＣＬＫのクロック周期がマスター遅延線回路２２１による遅延時間より短いため、遅延量を示す値ｍ＝Ｘとなったときに、比較クロック信号Ｂの位相が基準クロック信号Ａと同位相となる（図１５（ｃ））。選択信号生成回路１１２は、セレクタ１１１−１〜３が信号Ｄ０−１〜３を選択するように、選択信号ＳＥＬを維持するように出力する（図１５（ｄ））。
【００７１】
このように、マスター遅延線回路２２１の遅延量を判断して選択信号ＳＥＬを生成する選択信号生成回路１１２を備えることにより、選択信号ＳＥＬを自動的に切り替えることができ、外部から選択信号ＳＥＬを入力する必要がない。外部から制御することなく、低い周波数から高い周波数までの幅広い周波数帯域に対応する際に、面積が小さなＤＬＬ回路を提供することができる。
【００７２】
次に、本発明の第５の実施の形態を説明する。
【００７３】
図１６は、本発明の第５の実施の形態に係るＤＬＬ回路の構成を示すブロック図である。ＤＬＬ回路は、マスター部２０４とスレーブ部１０２とを具備する。マスター部２０４は、位相変更回路（ＰＣ）１０７、マスター遅延線回路２２２、位相比較回路（ＰＦＤ）１２、遅延制御回路（ＤＣ）１３を備えるマスターＤＬＬ回路２１３と、遅延制御信号演算回路（ＣＡＬ）１０８とを具備する。マスター遅延線回路２２２は、デジタル制御遅延回路１０５−１〜ｎと、スレーブ部１０２に含まれるデジタル制御遅延回路１０６−１と同じ構成のデジタル制御遅延回路１０６−２を含む。第１の実施の形態で説明されたＤＬＬ回路に比べて、遅延制御信号ＳＤＣＳに基づいて遅延量が制御されるデジタル制御遅延回路１０６−２がマスター遅延線回路２２２に加わったことが異なり、その他は同じように構成されるため、詳細な説明は省略する。
【００７４】
デジタル制御遅延回路１０５−１〜ｎの遅延量は、遅延制御回路１３から出力される遅延制御信号ＭＤＣＳに基づいて制御される。デジタル制御遅延回路１０６−１〜２の遅延量は、遅延制御回路１３から出力される遅延制御信号ＭＤＣＳに基づいて、遅延制御信号演算回路１０８によって演算された遅延制御信号ＳＤＣＳに基づいて制御される。遅延制御信号演算回路１０８が遅延制御信号ＭＤＣＳをｋ倍して遅延制御信号ＳＤＣＳを生成すると、マスター遅延線回路２２２は、デジタル制御遅延回路１０５をｎ＋ｋ回路含むことと同じ遅延量を生成することになる。
【００７５】
例えば、位相変更回路１０７が図４（ａ）に示される位相変更回路１０７−１とした場合、位相変更回路１０７は、基準クロックＲＣＬＫに対して１８０度の位相差となる信号ａを出力し、基準クロック信号Ａとして位相比較回路１２に入力される。位相変更回路１０７は、基準クロックＲＣＬＫと同位相となる信号ｂをマスター遅延線回路２２２に出力する。信号ｂは、マスター遅延線回路２２２に含まれるデジタル制御遅延回路１０６−２、１０５−１〜ｎにおいて遅延され、比較クロック信号Ｂとして位相比較回路１２に入力される。位相比較回路１２は、図５に示されるように、基準クロック信号Ａを基準として比較クロック信号Ｂの位相を比較する。位相比較回路１２の位相比較結果に基づいて、遅延制御回路１３は、比較クロック信号Ｂの位相が基準クロック信号Ａと同位相となるように、デジタル制御遅延回路１０６−２、１０５−１〜ｎの遅延量を制御する。
【００７６】
より具体的に、スレーブ部１０２において、入力信号ＩＮに対して基準クロックＲＣＬＫの９０度位相に相当する遅延を有する出力信号ＯＵＴを所望とする場合を説明する。マスター遅延線部２２２は、デジタル制御遅延回路１０５−１〜１０５−２と、デジタル制御遅延回路１０６−２とを備える。遅延制御信号演算回路１０８は、２倍の遅延量を示す遅延制御信号ＳＤＣＳを生成するように演算する。したがって、遅延制御信号ＳＤＣＳにより制御されるデジタル制御遅延回路１０６−１〜２の各々は、デジタル制御遅延回路１０５−１〜２の２回路分の遅延量を備えることになる。すなわち、デジタル制御遅延回路１０５−１〜２は、各４５度位相分の遅延量を有し、デジタル制御遅延回路１０６−２が９０度位相の遅延量を有するように制御される。マスター遅延線部２２２は、全体で１８０度位相の遅延量を有することになる。スレーブ部１０２に含まれるデジタル制御遅延回路１０６−１は、デジタル制御遅延回路１０６−２と同じ遅延制御信号ＳＤＣＳが供給されているため、所望の位相である９０度位相の遅延量を備えるように制御される。遅延制御信号演算回路１０８が倍率の異なる演算を行うことにより他の位相遅延に適用することもできる。また、遅延制御信号演算回路１０８は、デジタル制御遅延回路１０６−１とデジタル制御遅延回路１０６−２とに異なる演算を行った遅延制御信号ＳＤＣＳをそれぞれ供給してもよい。
【００７７】
上述のように、遅延回路が備えるべき遅延量は、基準クロックのクロック周期の３６０度位相分以下とすることが可能となる。したがって、少ない遅延素子数によって遅延回路を実現することができる。そのため、低い周波数から高い周波数までの幅広い周波数帯域に対応するＤＬＬ回路を従来のＤＬＬ回路に比べて面積が小さいＤＬＬ回路を提供することができる。
【００７８】
また、位相変更回路と演算回路の使用の有無を基準クロックＲＣＬＫの周波数に応じてマスター遅延線回路が備える遅延量が、基準クロックＲＣＬＫのクロック周期に相当する遅延値よりも大きい場合と小さい場合と位相変更回路を切り替えてもよい。切り替えることによって、基準クロックＲＣＬＫの周波数が高い場合でも位相誤差を拡大させないＤＬＬ回路を提供することができる。
【００７９】
さらに、基準クロックの周波数をｎ倍化する逓倍回路を位相変換回路に備えることにより、遅延素子の数を大幅に削減することができ、面積が小さいＤＬＬ回路を提供することができる。また、遅延制御信号に基づいて、位相変更回路を自動的に切り替えてもよい。
【００８０】
図１７は、本発明の実施の形態に係る遅延制御方法を示すフローチャートである。本発明の遅延制御方法は、まず、基準クロック（ＲＣＬＫ）を入力する（ステップＳ１０）。入力された基準クロックに対して、第１の位相差を有する第１の信号（ｂ）が生成され（ステップＳ１１）、第２の位相差を有する第２の信号（ａ）が生成される（ステップＳ１２）。第１の位相差と第２の位相差との差分は、所定の位相遅延量を示す。マスター遅延制御信号（ＭＤＣＳ）に基づいて第１の信号を遅延させて比較信号（Ｂ）が生成される（ステップＳ１４）。第２の信号（ａ）を基準信号（Ａ）として、比較信号（Ｂ）と共に取り込まれる（ステップＳ１５）。このとき、第２の信号（ａ）の位相差が０であれば、基準信号は基準クロック（ＲＣＬＫ）となる。選択信号に基づいて、第２の位相差を有する信号（ａ）と基準クロック（ＲＣＬＫ）とを切り替えて取り込むようにしてもよい。また、第１の位相差を０として比較信号（Ｂ）を生成してもよく、選択信号に基いて、第１の位相差を有する第１の信号と基準クロックとを切り替えて比較信号を生成してもよい。比較信号（Ｂ）との位相が比較される（ステップＳ１６）。比較の結果に基づいて、基準信号（Ａ）と比較信号（Ｂ）との位相差がなくなるように、第１の信号（ｂ）を遅延させる遅延量を示すマスター遅延制御信号（ＭＤＣＳ）が生成される（ステップＳ１８）。ステップＳ１４では、このマスター遅延制御信号（ＭＤＣＳ）に基づいて第１の信号の遅延量が決まる。マスター遅延制御信号（ＭＤＣＳ）に基づいて、所望の遅延量を示すスレーブ遅延制御信号（ＳＤＣＳ）が生成される（ステップＳ２２）。スレーブ遅延制御信号（ＳＤＣＳ）に基づいて、所望の遅延量の遅延が入力信号（ＩＮ）に与えられ、出力される（ステップＳ２４）。
【００８１】
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。上記実施の形態は、矛盾のない限り組み合わせて実施の可能である。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００８２】
１０  第１ＤＬＬ部
１１  第１遅延線部
１２  位相比較回路
１３  遅延制御回路
２０  第２ＤＬＬ部
２１  第２遅延線部
２２  位相比較回路
２３  遅延制御回路
３０  入力信号遅延部
３１  第３遅延線部
４５−１〜２  位相補間回路
５１−１〜１５  デジタル制御遅延回路
６０  セレクタ
６１−１〜ｎ  遅延素子
１０２      スレーブ部
１０５−１〜ｎ  デジタル制御遅延回路
１０６−１〜２  デジタル制御遅延回路
１０７、１０７−１〜３  位相変更回路
１０８、１０８−０〜２  遅延制御信号演算回路
１０８Ａ、Ｂ  遅延制御信号演算回路
１０９  バッファ論理ゲート
１１０  インバータ論理ゲート
１１１−１〜３  セレクタ
１１２  選択信号生成回路
１２０  逓倍回路
２０１〜２０４  マスター部
２１１〜２１３  マスターＤＬＬ回路
２２１、２２２  マスター遅延線回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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