(57)【要約】【課題】半導体基板のデッドスペースにロジックセルを配置することで、半導体装置の集積率を向上させる、半導体装置の設計方法および半導体装置を提供する。【解決手段】長さが異なる複数サイズのＩ／Ｏバッファセルからなる複数種類のセルセットを用意するステップと、セルセットの中で長手方向の長さが最も長い第１のＩ／ＯバッファセルとダミーＩ／Ｏセルとを、Ｉ／Ｏ領域に半導体基板の辺に沿って長手方向が該辺に直交するように隣接して配置するステップと、ダミーＩ／Ｏセルを削除して空き領域を形成し該削除されたセルに隣接する所定数の第１のＩ／Ｏバッファセルを、機能および駆動能力が等しく、長手方向の長さが短い第２のＩ／Ｏバッファセルに置き換えることによりコア部と空き領域とをつなぐ接続領域を広げるステップと、該空き領域に内部回路の一部を配置するステップとを有することにより、上記課題を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
コーナーにおいて交わる２つの辺を有する半導体基板に設けられる半導体装置の設計方法であって、
機能および駆動能力の少なくとも一方が異なる複数種類のＩ／Ｏバッファセルの各々について、長手方向の長さが異なる複数サイズのＩ／Ｏバッファセルからなるセルセットを用意する、セルセット準備ステップと、
前記半導体基板の中央部をコア部とし、該コア部の周辺の、前記半導体基板の辺に沿う部分をＩ／Ｏ領域とし、前記セルセットの中で長手方向の長さが最も長い第１のＩ／Ｏバッファセルと、ダミーＩ／Ｏセルとを、前記Ｉ／Ｏ領域に、前記半導体基板の辺に沿って長手方向が該辺に直交するように隣接して配置する、Ｉ／Ｏバッファセル配置ステップと、
前記ダミーＩ／Ｏセルを削除することによって、前記Ｉ／Ｏ領域内に空き領域を形成し、該削除されたダミーＩ／Ｏセルに隣接する少なくとも一方の第１のＩ／Ｏバッファセルから所定数の第１のＩ／Ｏバッファセルを、該所定数の第１のＩ／Ｏバッファセルの各々と機能および駆動能力が等しく、該第１のＩ／Ｏバッファセルよりも長手方向の長さが短い第２のＩ／Ｏバッファセルに置き換えることにより、前記コア部と前記空き領域とをつなぐ接続領域を広げるＩ／Ｏバッファセル置き換えステップと、
前記Ｉ／Ｏ領域内に形成された空き領域に前記内部回路の一部を配置する、内部回路配置ステップとを有することを特徴とする半導体装置の設計方法。
【請求項２】
前記ダミーＩ／Ｏセルは、前記半導体基板のコーナーに隣接するコーナー部に配置され、各辺の長さが前記第１のＩ／Ｏバッファセルの長手方向の長さと等しいコーナーセルを含むことを特徴とする請求項１に記載の半導体装置の設計方法。
【請求項３】
前記ダミーＩ／Ｏセルは、前記半導体チップの辺に沿って配置され、前記第１のＩ／Ｏバッファセルと長手方向の長さが等しいＩ／Ｏフィラーセルを含むことを特徴とする請求項１または２に記載の半導体装置の設計方法。
【請求項４】
前記Ｉ／Ｏバッファセル配置ステップで前記Ｉ／Ｏ領域の互いに離れた位置に配置されたダミーＩ／Ｏセルを、互いに隣り合う位置に集める、Ｉ／Ｏバッファセル配置変更ステップとを有し、
前記Ｉ／Ｏバッファセル置き換えステップは、前記Ｉ／Ｏバッファセル配置変更ステップで集められたダミーＩ／Ｏセルを削除することを特徴とする請求項１〜３のいずれかに記載の半導体装置の設計方法。
【請求項５】
コーナーにおいて交わる２つの辺を有する半導体基板の中央部のコア部に配置された内部回路と、
前記コア部の周辺のＩ／Ｏ領域に前記半導体基板の２つの辺に沿って隣接して配置された複数のＩ／Ｏバッファセルとを有し、
前記Ｉ／Ｏバッファセルが、長手方向の長さが最も長い第１のＩ／Ｏバッファセルと、該第１のＩ／Ｏバッファセルよりも長手方向の長さが短い第２のＩ／Ｏバッファセルとを有し、
前記Ｉ／Ｏバッファセルが、前記半導体基板のコーナーに隣接するコーナー部に配置されておらず、該コーナー部に空き領域が形成され、所定数の前記第２のＩ／Ｏバッファセルが、前記半導体基板のコーナー部の少なくとも一方に隣接して配置されて前記コア部と前記空き領域とをつなぐ接続領域が広げられ、該空き領域に前記内部回路の一部が配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路を外部に接続するＩ／Ｏバッファセルが半導体基板上に設けられた半導体装置の設計方法および半導体装置に関するものである。
【背景技術】
【０００２】
ワイヤボンディング等によりパッケージと接続される半導体装置が形成された半導体基板（以下、半導体チップ、または単にチップともいう。）では、通常、図１０に示すように、チップ外との接続を行うパッドを含むＩ／Ｏバッファセル１０４が、ロジックセル等を含む内部回路が配置されるコア部１０２の周辺部のＩ／Ｏ領域に、チップ１００の各辺に沿って配置される。
【０００３】
Ｉ／Ｏバッファセル１０４は、その長手方向がチップの辺に直交するように配置される。このため、図１１（ａ）に示されるように、チップのコーナー部には、Ｉ／Ｏバッファセル１０４を配置することができない。また、チップの寸法は、必要な個数のＩ／Ｏバッファセル１０４が配置可能なように設定されるが、Ｉ／Ｏ領域の全体をＩ／Ｏバッファセルで完全に埋め尽くすことができないのが一般的である。このように、Ｉ／Ｏ領域には、コーナー部または更に辺に沿った部分において、Ｉ／Ｏバッファセルが配置されない未使用の空き領域、すなわちデッドスペース１０６が生じる。
【０００４】
このデッドスペース１０６は、図１１（ｂ）に示すように、単に電源が接続されているだけのダミーＩ／Ｏセルである、コーナーセル１０８、Ｉ／Ｏフィラーセル１１０等を用いて埋めている。なお、以下の説明において、Ｉ／Ｏセルとは、Ｉ／Ｏバッファセルと、ダミーのＩ／ＯセルであるコーナーセルおよびＩ／Ｏフィラーセル等とを含む概念とする。
【０００５】
このような、ダミーＩ／Ｏセルで埋められているデッドスペース１０６も、ロジックセルを配置するために利用することによって、同一の寸法のチップに集積可能なロジックセルの個数を増大させることが考えられる。しかし、Ｉ／Ｏバッファセル１０４間のそれ程大きくないスペースや、チップ１００のコーナー部のスペースは、図１２に示すように、デッドスペース１０６内にロジックセル１１２等を配置したとしても、デッドスペース１０６の両側のＩ／Ｏバッファセル１０４が障壁となるため、チップ中央部にあるコア部１０２との接続領域１１４が狭くなり、デッドスペース１０６とコア部１０２との間で配線の接続が困難となってしまう。従って、デッドスペース１０６を有効に活用することができず、チップサイズの縮小化、つまり集積率向上を妨げる１つの要因となっている。
【０００６】
ここで、本発明に関連性のある先行技術文献として、特許文献１がある。
特許文献１には、半導体チップの辺に平行に複数の入出力セルが配置され、それら複数の入出力セルの駆動能力は異なり、かつ、少なくとも半導体チップの辺と直交する方向におけるサイズが異なる半導体集積回路装置を製造するためのデータを作成するようにした半導体集積回路装置の設計装置が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−３２１１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１には、Ｉ／Ｏセル間のスペース、特にチップのコーナー部のデッドスペースに、ロジックセルを配置するための構成は開示されていない。
【０００９】
本発明の目的は、半導体基板のＩ／Ｏ領域に生じるデッドスペースにロジックセルを配置することで、半導体装置の集積率を向上させることができる、半導体装置の設計方法および半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、コーナーにおいて交わる２つの辺を有する半導体基板に設けられる半導体装置の設計方法であって、機能および駆動能力の少なくとも一方が異なる複数種類のＩ／Ｏバッファセルの各々について、長手方向の長さが異なる複数サイズのＩ／Ｏバッファセルからなるセルセットを用意する、セルセット準備ステップと、前記半導体基板の中央部をコア部とし、該コア部の周辺の、前記半導体基板の辺に沿う部分をＩ／Ｏ領域とし、前記セルセットの中で長手方向の長さが最も長い第１のＩ／Ｏバッファセルと、ダミーＩ／Ｏセルとを、前記Ｉ／Ｏ領域に、前記半導体基板の辺に沿って長手方向が該辺に直交するように隣接して配置する、Ｉ／Ｏバッファセル配置ステップと、前記ダミーＩ／Ｏセルを削除することによって、前記Ｉ／Ｏ領域内に空き領域を形成し、該削除されたダミーＩ／Ｏセルに隣接する少なくとも一方の第１のＩ／Ｏバッファセルから所定数の第１のＩ／Ｏバッファセルを、該所定数の第１のＩ／Ｏバッファセルの各々と機能および駆動能力が等しく、該第１のＩ／Ｏバッファセルよりも長手方向の長さが短い第２のＩ／Ｏバッファセルに置き換えることにより、前記コア部と前記空き領域とをつなぐ接続領域を広げるＩ／Ｏバッファセル置き換えステップと、前記Ｉ／Ｏ領域内に形成された空き領域に前記内部回路の一部を配置する、内部回路配置ステップとを有することを特徴とする半導体装置の設計方法を提供する。
【００１１】
また、前記ダミーＩ／Ｏセルは、前記半導体基板のコーナーに隣接するコーナー部に配置され、各辺の長さが前記第１のＩ／Ｏバッファセルの長手方向の長さと等しいコーナーセルを含むことが好ましい。
【００１２】
また、前記ダミーＩ／Ｏセルは、前記半導体チップの辺に沿って配置され、前記第１のＩ／Ｏバッファセルと長手方向の長さが等しいＩ／Ｏフィラーセルを含むことが好ましい。
【００１３】
さらに、前記Ｉ／Ｏバッファセル配置ステップで前記Ｉ／Ｏ領域の互いに離れた位置に配置されたダミーＩ／Ｏセルを、互いに隣り合う位置に集める、Ｉ／Ｏバッファセル配置変更ステップとを有し、前記Ｉ／Ｏバッファセル置き換えステップは、前記Ｉ／Ｏバッファセル配置変更ステップで集められたダミーＩ／Ｏセルを削除することが好ましい。
【００１４】
また、上記課題を解決するために、本発明は、コーナーにおいて交わる２つの辺を有する半導体基板の中央部のコア部に配置された内部回路と、前記コア部の周辺のＩ／Ｏ領域に前記半導体基板の２つの辺に沿って隣接して配置された複数のＩ／Ｏバッファセルとを有し、前記Ｉ／Ｏバッファセルが、長手方向の長さが最も長い第１のＩ／Ｏバッファセルと、該第１のＩ／Ｏバッファセルよりも長手方向の長さが短い第２のＩ／Ｏバッファセルとを有し、前記Ｉ／Ｏバッファセルが、前記半導体基板のコーナーに隣接するコーナー部に配置されておらず、該コーナー部に空き領域が形成され、所定数の前記第２のＩ／Ｏバッファセルが、前記半導体基板のコーナー部の少なくとも一方に隣接して配置されて前記コア部と前記空き領域とをつなぐ接続領域が広げられ、該空き領域に前記内部回路の一部が配置されていることを特徴とする半導体装置を提供する。
【発明の効果】
【００１５】
本発明によれば、同一機能でサイズの異なるＩ／Ｏバッファセルをデッドスペースの周囲に用いて、Ｉ／Ｏバッファセルを階段状に配置することにより、コア部とデッドスペースとをつなぐ接続領域を広げることができる。これにより、デッドスペースにロジックセルを配置することができ、半導体装置の集積率の向上を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る半導体装置の設計方法に用いるＩ／Ｏバッファセルのセルセットの一例を示す図である。
【図２】本発明に係る半導体装置の設計方法の一実施形態を示すフローチャートである。
【図３】ダミーのＩ／Ｏセルの削除前の一例を示す図である。
【図４】複数のセルセットを有するＩ／Ｏセルライブラリの一例を示す図である。
【図５】ダミーのＩ／Ｏセルの削除後の一例を示す図である。
【図６】デッドスペース周辺のＩ／Ｏバッファセルを置き換えた一例を示す図である。
【図７】Ｉ／Ｏ内部の電源を接続した一例を示す図である。
【図８】（ａ），（ｂ）は、本発明に係る半導体装置の設計方法の適用前後の一例を示す図である。
【図９】コア部に面した一部のＩ／Ｏバッファセルを置き換えた一例を示す図である。
【図１０】従来のＩ／Ｏセル配置の一例を示す図である。
【図１１】（ａ），（ｂ）は、従来のＩ／Ｏセル配置において、Ｉ／Ｏ領域の空きが少ない場合の処理の前後の一例を示す図である。
【図１２】従来のＩ／Ｏセル配置の一例における、コーナー部のデッドスペースを拡大した図である。
【発明を実施するための形態】
【００１７】
本発明に係る半導体装置の設計方法を、添付の図面に示す好適実施形態に基づいて以下に詳細に説明する。
【００１８】
本発明の半導体装置の設計方法が適用されるチップ５０は、Ｉ／Ｏセルがロジックセル等を含む内部回路が配置されるコア部１９周辺部のＩ／Ｏ領域１７に、チップ５０の各辺に沿って配置されている（図８（ｂ）参照）。なお、コーナー部近傍のＩ／Ｏバッファセルのサイズを変更し、デッドスペース（空き領域）へのロジックセルの配置を可能にすることを除いて、本発明の半導体装置は、基本的に上述した従来のチップ１００と同様の構成である。
【００１９】
図１は、本発明の半導体装置の設計に用いる、複数サイズのＩ／Ｏバッファセルを有するセルセットの一例を表す図である。
図１に示すセルセット１０は、機能および駆動能力の少なくとも一方が異なる複数種類のＩ／Ｏバッファセルの各々について、長手方向の長さ（つまり、チップの辺と直交する方向の長さである。以下、Ｉ／Ｏ高さともいう。）が互いに異なる、Ｉ／Ｏバッファセル１０ａ〜１０ｅから構成される。Ｉ／Ｏバッファセル１０ａは、第１のＩ／Ｏバッファセルであり、Ｉ／Ｏバッファセル１０ｂ〜１０ｅは、第２のＩ／Ｏバッファセルである。
Ｉ／Ｏバッファセル１０ａ〜１０ｅは、互いに同一の機能を有したＩ／Ｏバッファセルであって、Ｉ／Ｏ高さは異なるが、駆動能力を同一とするために面積は略同一となっている。つまり、チップの辺と平行な方向の長さ（以下、Ｉ／Ｏ幅ともいう。）も異なっている。
【００２０】
図２は、本発明に係る半導体装置の設計方法の一実施形態を示すフローチャートであり、論理回路の設計終了後に、論理セル、マクロセル、Ｉ／Ｏバッファセル等の各セルの物理的な配置および配線を決定するバックエンド設計フローである。
以下、図２のフローチャートに従って、本発明に係る半導体装置の設計方法を説明する。
【００２１】
初めに、半導体装置に搭載されるＩ／Ｏバッファセルの個数等に基づいて、半導体装置のチップのダイサイズ（チップのサイズ）を見積もり、使用するダイサイズを決定する（ステップＳ１０）。
【００２２】
使用するチップのサイズが決定すると、図３に示すように、所定のルールに基づきＩ／Ｏ領域１７にＩ／Ｏセルの初期配置が行われる（ステップＳ１２）。このとき、Ｉ／Ｏバッファセルが配置されない未使用の領域がＩ／Ｏ領域内に発生する。従って、Ｉ／Ｏセルの初期配置では、Ｉ／Ｏバッファセル２０の他、未使用の領域にダミーＩ／Ｏセル１８（コーナーセル１５ａ（第１のダミーＩ／Ｏセル），Ｉ／Ｏフィラーセル１５ｂ（第２のダミーＩ／Ｏセル））が配置され、各々のＩ／Ｏバッファセル２０およびダミーＩ／Ｏセル１８が互いに隣接するように（つまり、セル間に隙間が生じないように）配置される。なお、図３はチップ５０の左上部分を拡大した図である。
【００２３】
ここで、初期配置のＩ／Ｏバッファセル２０は、第１のＩ／Ｏバッファセルである。例えば、図４に示すようなＩ／Ｏセルライブラリ１１から、各機能ごとにセルセット１２，１４，１６が用意される。各々のセルセット１２，１４，１６において、Ｉ／Ｏ高さが最も高い（つまり、長手方向の長さが最も長い）Ｉ／Ｏバッファセルである、Ｉ／Ｏバッファセル１２ａ，１４ａ，１６ａが、その機能に応じて用いられる。また、ダミーＩ／Ｏセル１８のうち、コーナーセル１５ａ（第１のダミーＩ／Ｏセル）は、長手方向の長さが最も長いＩ／Ｏバッファセル２０と長手方向の長さ（縦横双方の長さ）が等しいものである。一方、Ｉ／Ｏフィラーセル１５ｂ（第２のダミーＩ／Ｏセル）の長手方向の長さは任意であるが、図３に示すように、長手方向の長さが最も長いＩ／Ｏバッファセル１２ａ，１４ａ，１６ａの長手方向の長さと同じであってもよい。
【００２４】
Ｉ／Ｏセルライブラリ１１には、各機能ごとに高さおよび幅が異なるＩ／Ｏバッファセルが用意されている。図４に模式的に示されるように、機能が異なっても、各セルセット１２，１４，１６における最も高い第１のＩ／Ｏバッファセル１２ａ，１４ａ，１６ａの高さは同一である。すなわち、例えば駆動能力を大きくするため、面積を大きくする必要がある場合には、幅を太くして高さを一定に保つ。このため、Ｉ／Ｏセルの初期配置を行った段階では、複数の種類のＩ／Ｏバッファセルを混在して配置した場合でも、図３に示すようにＩ／Ｏバッファセル２０の高さは一定である。
【００２５】
次に、フロアプランを作成する（ステップＳ１４〜Ｓ２０）。まず、コア部のフロアプラン（コア内フロアプラン）を決定する。コア部のフロアプランでは、メモリセル、マクロセル、およびロジックセル等を含む内部回路が配置される、ロジックセル領域を指定する（ステップＳ１４）。
【００２６】
コア部のフロアプランが決定すると、コア部のフロアプランに応じてＩ／Ｏセルの配置を変更する（ステップＳ１６）。このとき、初期配置では、Ｉ／Ｏ領域内の互いに離れた位置に配置されたダミーＩ／Ｏセル１８が、互いに隣り合う位置に集められる。本実施形態では、具体的には各辺に配置されたＩ／Ｏフィラーセル１５ｂがコーナー部２３側に、コーナーセル１５ａに隣り合うように集められる。そして、図５に示すように、各辺のコーナー部２３側に集められたコーナーセル１５ａおよびＩ／Ｏフィラーセル１５ｂが取り除かれ、空き領域２１が形成される。ここで、空き領域２１は従来ではデッドスペースとなる領域である。なお、図５に示すチップ５０の左上部分の拡大図では、左辺および上辺にＩ／Ｏフィラーセル１５ｂが１つあった場合の例である。
【００２７】
空き領域２１が形成されると、空き領域２１周辺のＩ／Ｏバッファセル２０について、階段状になるように、Ｉ／Ｏ高さの異なる他のサイズのＩ／Ｏバッファセルに置き換える（ステップＳ１８）。
【００２８】
例えば、ステップＳ１６の終了時には、図５のチップ５０の左上部分の拡大図に示すように、空き領域２１に隣接する側から３つのＩ／Ｏバッファセル２０である、左辺のＩ／Ｏバッファセル１２ａ，１４ａ，１６ａ、および、上辺のＩ／Ｏバッファセル１６ａ，１２ａ，１４ａが配置されている。これを、図６に示すように、それぞれ、左辺はＩ／Ｏバッファセル１２ｄ，１４ｃ，１６ｂ（第２のＩ／Ｏバッファセル）、上辺はＩ／Ｏバッファセル１６ｄ，１２ｃ，１４ｂ（第２のＩ／Ｏバッファセル）に置き換えることで、左辺および上辺のＩ／Ｏ領域１７のコーナー部２３側は、Ｉ／Ｏバッファセルが階段状となる。
【００２９】
空き領域２１周辺のＩ／Ｏバッファセル２０について置き換えが完了した後に、図７のチップ５０の左上部分の拡大図に示すように、Ｉ／Ｏ内部の電源である、Ｉ／ＯＶＤＤ線２２ａ、およびＩ／ＯＧＮＤ線２２ｂを接続する。
【００３０】
続いて、ステップＳ１８で形成された空き領域２１に内部回路の一部を配置するようにロジックセル領域を変更して、ステップＳ１４で作成されたフロアプランを変更する（ステップＳ２０）。
【００３１】
以上でフロアプランの作成を終了し、続いて自動配置および配線が行われる（ステップＳ２２）。このとき、チップ５０の空き領域２１、およびＩ／Ｏバッファセルの置き換えによって生じた領域にも、ロジックセル（ロジック回路）が配置される。
【００３２】
自動配置および配線の結果に対して、タイミング解析、ＰＩ（Power Integrity：電源品質）／ＳＩ（Signal Integrity：信号品質）解析等の各種の解析を行い（ステップＳ２４）、解析結果が問題なければ（ステップＳ２６で“ＯＫ”）、レイアウト検証を行い（ステップＳ２８）、バックエンド設計フローを終了する。
【００３３】
解析結果に問題があれば（ステップＳ２６で“ＮＧ”）、コア部のフロアプラン（ステップＳ１４）に戻り、再度フロアプランを行う。
【００３４】
図８に、本発明に係る半導体装置の設計方法の適用前後のチップの左上部分の拡大図を示す。図８（ａ）は、Ｉ／Ｏバッファセル２０のみでＩ／Ｏセルの配置を行った場合の本発明適用前のチップ５４であり、左辺のＩ／Ｏバッファセル１２ａと、上辺のＩ／Ｏバッファセル１６ａとの接続領域２６は狭く、空き領域２１にロジックセル２４を配置したとしても、接続領域２６に配線の全てを通すことはできないため、結局、空き領域２１にロジックセルを配置することはできない。
【００３５】
これに対し、図８（ｂ）は、本発明に係る半導体装置の設計方法を適用してフロアプランを行った場合のチップ５０であり、左辺のＩ／Ｏバッファセル１２ｄ，１４ｃ，１６ｂ、および上辺のＩ／Ｏバッファセル１６ｄ，１２ｃ，１４ｂを、Ｉ／Ｏバッファセルのコア部１９側の辺が階段状になるように配置することで、図８（ａ）の接続領域２６が接続領域２８のように広くなる。このため、領域３０が示すように、コーナー部２３の空き領域２１にロジックセル２４を配置しても、配線を接続領域２８を通して容易に接続することができ、空き領域２１をロジックセル領域として有効に活用することができる。
ここで、接続領域２８の寸法がどの程度であれば、空き領域２１の利用が可能になるかは、設計ルールおよび接続領域２８に通す必要がある配線の本数によっても変化し、一概には言えない。しかし、図８（ａ）の接続領域２６よりも、同図（ｂ）の接続領域２８の方が広がっていることは明らかである。従って、特定の製品の設計において、従来の配置（図８（ａ））では空き領域２１が利用出来なかった場合にも、本発明の配置（図８（ｂ））によって、空き領域の利用が可能になる可能性が高くなることは確実である。
【００３６】
次に、本発明に係る半導体装置の設計方法の、他の実施形態の一例を図９に示す。
【００３７】
図９は、図６に示すチップ５０のようなコーナー部２３ではなく、半導体チップの辺に沿ってＩ／Ｏ領域１７内に形成された空き領域３２をロジックセル領域として使用する場合のチップ５２の左上部分の拡大図である。
図９に示すチップ５２の設計方法は、基本的にチップ５０と同様であり、図２に示すバックエンド設計フローによって行われるので、同様のステップの説明は省略する。
【００３８】
チップ５０の場合と同様に、使用ダイサイズの決定（ステップＳ１０）、Ｉ／Ｏセルの初期配置（ステップＳ１２）、およびコア部のフロアプラン（ステップＳ１４）を経て、コア部のフロアプランが決定すると、コア部のフロアプランに応じてＩ／Ｏセルの配置を変更する（ステップＳ１６）。このとき、初期配置されたダミーＩ／Ｏセルの１つであるＩ／Ｏフィラーセルは、領域３２近傍に集められる。そして、領域３２近傍に集められたＩ／Ｏフィラーセルは取り除かれる。
【００３９】
取り除かれたＩ／Ｏフィラーセルに隣接する所定数のＩ／Ｏバッファセル２０について、階段状になるように、Ｉ／Ｏ高さの異なる他のサイズのＩ／Ｏバッファセルに置き換える（ステップＳ１８）。
【００４０】
図９に示す例では、左辺のＩ／Ｏバッファセル１６ａ，１４ａ，１２ａ，１６ａ，１２ａ，および１４ａが、Ｉ／Ｏ高さの異なる他のサイズのＩ／Ｏバッファセル１６ｂ，１４ｃ，１２ｄ，１６ｄ，１２ｃ，および１４ｂに置き換えられ、Ｉ／Ｏバッファセルが階段状となった状態を表している。
【００４１】
ステップＳ１８で形成された領域３２に内部回路の一部を配置するようにロジックセル領域を変更して、ステップＳ１４で作成されたフロアプランを変更する（ステップＳ２０）。
以上でフロアプランの作成を終了し、チップ５０の場合と同様に、自動配線および配置（ステップＳ２２）、各種解析（ステップＳ２４）、解析結果判定（ステップＳ２６）、およびレイアウト検証（ステップＳ２８）を経て、バックエンド設計フローを終了する。
【００４２】
このように、チップのコーナー部２３以外であっても、Ｉ／Ｏ領域１７の一部である、領域３２をロジックセル領域として使用することで、柔軟なロジックセルの配置をすることができる。
【００４３】
上述のように、本発明によれば、同一機能でサイズの異なるＩ／Ｏバッファセルをデットスペースの周囲に用いて、Ｉ／Ｏバッファセルを階段状に配置することにより、デッドスペースにロジックセルを配置することができ、半導体装置の集積率の向上を図ることができる。
【００４４】
なお、上記の実施形態では、ダミーＩ／ＯセルをＩ／Ｏフィラーセルとコーナーセルの例で説明したが、Ｉ／Ｏフィラーセルがなく、コーナーセルのみの場合でも適用できる。また、チップのコーナー部と、Ｉ／Ｏフィラーセルを取り除いたＩ／Ｏ領域の両方を、ロジックセル領域として使用することもできる。さらに、Ｉ／Ｏバッファセルの階段状の配置は、上記の実施形態では線対称で説明したが、必ずしも線対称でなくてもよい。
【００４５】
また、本発明においては、上述した半導体装置の設計方法の各工程をコンピュータに実行させるための半導体装置の設計プログラムとして構成しても良い。
なお、本発明を、上述した半導体装置の設計プログラムをコンピュータにより読取可能な媒体またはコンピュータにより読取可能なメモリに記憶させてもよい。
【００４６】
以上、本発明に係る半導体装置の設計方法および半導体装置について詳細に説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよい。
【符号の説明】
【００４７】
１０，１２，１４，１６  セルセット
１０ａ〜１０ｅ，１２ａ〜１２ｄ，１４ａ〜１４ｄ，１６ａ〜１６ｄ，２０  Ｉ／Ｏバッファセル
１１  Ｉ／Ｏセルライブラリ
１５ａ  コーナーセル
１５ｂ  Ｉ／Ｏフィラーセル
１７  Ｉ／Ｏ領域
１８  ダミーＩ／Ｏセル
１９  コア部
２１  空き領域
２２ａ  Ｉ／ＯＶＤＤ線
２２ｂ  Ｉ／ＯＧＮＤ線
２３  コーナー部
２４  ロジックセル
２６，２８  接続領域
３０，３２  領域
５０，５２  チップ（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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