(57)【要約】【課題】垂直形不揮発性メモリ装置及びその製造方法を提供する。【解決手段】半導体基板１００上に垂直に備わるフィラー形状の単結晶半導体チャンネルと、単結晶半導体チャンネルの側面に一定間隔を有しながら積層される第１〜第ｎ＋１階（ｎは２以上の自然数）層間絶縁膜（パターン）１２２ａ−１２２ｅと、層間絶縁膜（パターン）１２２ａ−１２２ｅ上に備わる電荷トラップ膜１７０と、電荷トラップ膜１７０上に備わるブロッキング絶縁膜１７５、ブロッキング絶縁膜１７５上に備わっている第１〜第ｎ層コントロールゲート電極パターン１８５ａ−１８５ｄを含む。また、最下位及び最上位層間絶縁膜上に電荷トラップレイヤーのないＧＳＬ及びＳＳＬゲートを含む。【選択図】  図１０
2011077521.tif 000002
【特許請求の範囲】
【請求項１】
基板上に備わるライン形状の絶縁膜パターンと、
前記絶縁膜パターンの側壁上に直接接続しながら前記基板上に垂直方向に延長形成されたフィラー形状の単結晶半導体パターンと、
前記単結晶半導体パターン上に形成されたトンネル酸化膜と、
前記基板に近接して前記トンネル酸化膜上に形成される下部電極パターンと、
前記下部電極パターン上に備わる多数個の層間絶縁膜パターンと、
前記層間絶縁膜パターンの間に備わり、前記トンネル酸化膜に次々と積層する電荷トラップ膜及びブロッキング絶縁膜と、
前記層間絶縁膜パターンの間に備わり、前記ブロッキング絶縁膜表面上に形成される多数個のコントロールゲートパターンと、
最上位の前記層間絶縁膜パターン上に備わって、前記トンネル酸化膜上に形成される上部電極パターンと、を含む垂直形不揮発性メモリ装置。
【請求項２】
前記電荷トラップ膜はシリコン窒化物または、金属酸化物を含むことを特徴とする請求項１に記載の垂直形不揮発性メモリ装置。
【請求項３】
前記電荷トラップ膜及び前記ブロッキング絶縁膜は、前記トンネル酸化膜の一部表面及び前記層間絶縁膜パターンの上部面及び下部面のプロファイルに従って形成されることを特徴とする請求項１に記載の垂直形不揮発性メモリ装置。
【請求項４】
前記単結晶半導体パターンは単結晶シリコンで形成されたことを特徴とする請求項１に記載の垂直形不揮発性メモリ装置。
【請求項５】
垂直形不揮発性メモリ装置のための基板の主な表面に対して垂直した垂直形チャンネルを形成するための物質を含む単結晶半導体パターンと、
前記単結晶半導体パターン上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に直接形成された下部ゲート電極膜パターンを含むグラウンド選択トランジスタと、
前記トンネル酸化膜上に直接形成された上部ゲート電極膜パターンを含むストリング選択トランジスタと、を含む垂直形不揮発性メモリ装置。
【請求項６】
半導体基板に不純物領域を形成する段階と、
前記不純物領域上に下部絶縁膜を形成する段階と、
前記下部絶縁膜上に下部電極層を形成する段階と、
前記下部電極層上に犠牲膜及び層間絶縁膜を次々と繰り返して積層する段階と、
最上位の前記層間絶縁膜上に上部電極層を形成する段階と、
多数の層が積層された絶縁膜構造物に前記不純物領域を露出させるチャンネルリセスを形成する段階と、
前記チャンネルリセスの一側壁上にトンネル酸化膜を形成する段階と、
前記チャンネルリセス内の前記トンネル酸化膜上に単結晶半導体パターンを形成する段階と、
前記チャンネルリセス内に絶縁膜パターンを形成する段階と、
前記犠牲膜の犠牲膜パターンを除去して前記トンネル酸化膜を露出させる段階と、
露出した前記トンネル酸化膜上に電荷トラップ層及びブロッキング絶縁膜を形成する段階と、
前記ブロッキング絶縁膜表面上にコントロールゲートパターンを形成する段階と、を含む垂直形不揮発性メモリ装置の製造方法。
【請求項７】
前記コントロールゲートパターンを形成した後、前記単結晶半導体パターンと接するビットラインを形成する段階をさらに含むことを特徴とする請求項６に記載の垂直形不揮発性メモリ装置の製造方法。
【請求項８】
前記犠牲膜パターンを除去して前記トンネル酸化膜を露出させる段階は、
前記単結晶半導体パターンの間に位置する前記絶縁膜構造物の一部分を除去して第１開口部を形成する段階と、
湿式食刻工程を利用して前記犠牲膜パターンを除去して前記トンネル酸化膜を露出させる第２開口部を形成する段階と、を含むことを特徴とする請求項６に記載の垂直形不揮発性メモリ装置の製造方法。
【請求項９】
前記コントロールゲートパターンを形成する段階は、
前記層間絶縁膜の層間絶縁膜パターンの間を満たしながら前記ブロッキング絶縁膜表面上に導電膜を形成する段階と、
前記第１開口部の内部に位置する前記導電膜を食刻する段階と、を含むことを特徴とする請求項８に記載の垂直形不揮発性メモリ装置の製造方法。
【請求項１０】
前記第１開口部に素子分離膜を形成して同一な層のコントロール電極を離隔する段階をさらに含むことを特徴とする請求項９に記載の垂直形不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、垂直形不揮発性メモリ装置及びその製造方法に関する。より詳細には、垂直形電荷トラップフラッシュメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、フラッシュメモリ素子の集積度向上のために、１つのセルの中にセルトランジスタを垂直方向に積層させることによって集積度を向上させる方法が研究されている。
【０００３】
特に、電極を１つだけ使う電荷トラップフラッシュメモリ素子の場合、セルトランジスタを垂直に積層させることによって、既存のフローティングフラッシュ素子よりさらに簡単に高度に集積化させることができる。
【０００４】
電荷トラップフラッシュメモリ素子を垂直方向に３次元形状に作る時、ＧＳＬ（Ｇｒｏｕｎｄ  ｓｏｕｒｃｅ  ｌｉｎｅ）、ＳＳＬ（Ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｌｉｎｅ）電極の動作ゲートにはトラップレイヤー（ｔｒａｐ  ｌａｙｅｒ）が必要とされない。
【０００５】
ＧＳＬ、ＳＳＬゲートにトラップレイヤーが存在する場合、動作ゲートの内部に絶縁膜が存在して動作電圧を加える場合、トラップレイヤー及び動作ゲート内部に電圧降下が起きて信頼性に影響を及ぼし、安定した動作のためには動作電圧を引き上げる必要が生じる。
【０００６】
このような理由で、垂直方向にトラップフラッシュセルトランジスタが積層されるには、ＧＳＬ、ＳＳＬゲートには電荷トラップ層があってはならない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−３３８６０２号公報
【特許文献２】特開２００７−３１７８７４号公報
【特許文献３】特開２００７−１８０３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、低い動作電圧を有する高集積化された垂直形不揮発性メモリ装置を提供することにある。
【０００９】
本発明の他の目的は、前述した垂直形不揮発性メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するための本発明に係る垂直形不揮発性メモリ装置は、基板上に備わるライン形状の絶縁膜パターンを含む。単結晶半導体パターンは、前記絶縁膜パターンの側壁上に直接接続しながら、前記基板上に垂直方向に延長形成されたフィラー形状を有する。トンネル酸化膜は前記単結晶半導体パターン上に形成される。下部電極パターンは前記基板に近接して前記トンネル酸化膜上に形成される。多数個の層間絶縁膜パターンは前記下部電極パターン上に備わる。電荷トラップ膜及びブロッキング絶縁膜は前記層間絶縁膜パターンの間に備わり、前記トンネル酸化膜に次々と積層する。多数個のコントロールゲートパターンは前記層間絶縁膜パターンの間に備わり、前記ブロッキング絶縁膜表面上に形成される。上部電極パターンは、最上位の前記層間絶縁膜パターン上に備わり、前記トンネル酸化膜上に形成される。
【００１１】
他の態様の垂直形不揮発性メモリ装置は、前記垂直形不揮発性メモリ装置のための基板の主な表面に対して垂直な垂直形チャンネルを形成するための物質を含む単結晶半導体パターンを含む。トンネル酸化膜は前記単結晶半導体パターン上に形成される。グラウンド選択トランジスタは前記トンネル酸化膜上に直接形成された下部ゲート電極膜パターンを含む。ストリング選択トランジスタは前記トンネル酸化膜上に直接形成された上部ゲート電極膜パターンを含む。
【００１２】
前記他の目的を達成するための本発明に係る垂直形不揮発性メモリ装置の製造方法は、次の段階を含む。半導体基板に不純物領域を形成する。前記不純物領域上に下部絶縁膜を形成する。前記下部絶縁膜上に下部電極層を形成する。前記下部電極層上に犠牲膜及び層間絶縁膜を次々と繰り返して積層する。最上位の前記層間絶縁膜上に上部電極層を形成する。このように多数の層が積層された絶縁膜構造物に前記不純物領域を露出させるチャンネルリセスを形成する。前記チャンネルリセスの一側壁上にトンネル酸化膜を形成する。前記チャンネルリセスの内で前記トンネル酸化膜上に単結晶半導体パターンを形成する。前記チャンネルリセスの内で絶縁膜パターンを形成する。前記犠牲膜の犠牲膜パターンを除去して前記トンネル酸化膜を露出させる。露出した前記トンネル酸化膜上に電荷トラップ層及びブロッキング絶縁膜を形成する。前記ブロッキング絶縁膜の表面上にコントロールゲートパターンを形成する。
【００１３】
（発明の効果）
ＧＳＬ、ＳＳＬゲートに電荷トラップ膜のない垂直形電荷トラップフラッシュメモリ素子は、電荷トラップ膜のあるセルトランジスタが垂直方向に直列接続された構造を有するため、メモリ素子が高度で集積化される。
【００１４】
また、単結晶半導体パターン上に前記電荷トラップ膜のあるセルトランジスタが備わっていて、セルトランジスタ内に含まれるトンネル酸化膜が熱酸化工程によって形成された熱酸化膜で形成される。そのため、前記セルトランジスタの電気的特性が非常に良好であり、高い信頼性を有し、均一なセル散布特性を有する。
【００１５】
一方、ＭＯＳトランジスタを含む半導体素子の場合にも各トランジスタが垂直方向に積層されることによって高度に集積化されることができる。
【００１６】
またＧＳＬ、ＳＳＬには電荷トラップ膜がなく、動作ゲートの内部に電圧降下が起きないため信頼性が良く、動作電圧を低くコントロールすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態に係る垂直形不揮発性メモリ装置を示した断面図である。
【図２】図１の垂直形不揮発性メモリ装置のセルトランジスタ領域を製造する方法を示した断面図である。
【図３】図１の垂直形不揮発性メモリ装置のセルトランジスタ領域を製造する方法を示した断面図である。
【図４】図１の垂直形不揮発性メモリ装置のセルトランジスタ領域を製造する方法を示した断面図である。
【図５】図１の垂直形不揮発性メモリ装置のセルトランジスタ領域を製造する方法を示した断面図である。
【図６】図１の垂直形不揮発性メモリ装置のセルトランジスタ領域を製造する方法を示した断面図である。
【図７】図１の垂直形不揮発性メモリ装置のセルトランジスタ領域を製造する方法を示した断面図である。
【図８】図１の垂直形不揮発性メモリ装置のセルトランジスタ領域を製造する方法を示した断面図である。
【図９】図１の垂直形不揮発性メモリ装置のセルトランジスタ領域を製造する方法を示した断面図である。
【図１０】図１の垂直形不揮発性メモリ装置のセルトランジスタ領域を製造する方法を示した断面図である。
【図１１】図１の垂直形不揮発性メモリ装置のセルトランジスタ領域を製造する方法を示した断面図である。
【図１２】本発明の一実施形態に係る垂直形不揮発性メモリ装置を製造する方法を示した断面図である。
【図１３】本発明の一実施形態に係る垂直形不揮発性メモリ装置を製造する方法を示した断面図である。
【図１４】本発明の一実施形態に係る垂直形不揮発性メモリ装置を製造する方法を示した断面図である。
【図１５】本発明の一実施形態に係る垂直形不揮発性メモリ装置を製造する方法を示した断面図である。
【図１６】本発明の一実施形態に係る垂直形不揮発性メモリ装置を製造する方法を示した断面図である。
【図１７】本発明の一実施形態に係る垂直形不揮発性メモリ装置を製造する方法を示した断面図である。
【図１８】本発明の一実施形態に係る垂直形不揮発性メモリ装置を製造する方法を示した断面図である。
【図１９】本発明の一実施形態に係る垂直形不揮発性メモリ装置を製造する方法を示した断面図である。
【図２０】本発明の一実施形態に係る垂直形不揮発性メモリ装置を製造する方法を示した断面図である。
【図２１】本発明の一実施形態に係る垂直形不揮発性メモリ装置を製造する方法を示した断面図である。
【図２２】本発明の一実施形態に係るメモリ素子を利用するシステムを示したブロックダイアグラムである。
【図２３】本発明の一実施形態に係るメモリ素子を利用する他のシステムを示したブロックダイアグラムである。
【図２４】本発明の一実施形態に係るメモリ素子を利用するまた他のシステムを示したブロックダイアグラムである。
【発明を実施するための形態】
【００１８】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。
【００１９】
本文に開示されている本発明の実施形態に対して、特定の構造的、機能的説明は単に本発明の実施形態を説明するための目的として例示されたものであり、本発明の実施形態は多様な形態で実施され、本文に説明された実施形態に限定されると解釈されてはいけない。
【００２０】
本発明は多様な変更を加えることができ、色々な形態を有することができるところ、特定の実施形態を図面に例示し、本文に詳細に説明する。
【００２１】
しかし、これは本発明を特定の開示形態に対して限定しようとするのではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物、代替物を含むこととして理解されなければならない。
【００２２】
図１は、本発明の一実施形態に係る垂直形不揮発性メモリ装置のセルトランジスタ領域を示した断面図である。
【００２３】
図１を参照すると、単結晶半導体物質で形成される基板１００が備わる。基板１００は、例えば、単結晶シリコンで形成されることができる。
【００２４】
基板１００に不純物領域１０５が備わっている。不純物領域１０５上には絶縁膜１１０が形成されている。
【００２５】
不純物領域１０５と接し、半導体基板１００上に垂直方向に形成されたフィラー形状の単結晶半導体チャンネルパターン１５０が備わる。単結晶半導体チャンネルパターン１５０は規則的な配列を有するように配置されることができる。例えば、単結晶半導体チャンネルパターン１５０は、半導体基板１００と垂直方向にそれぞれ一定間隔を有しながら規則的に配置されることができる。
【００２６】
単結晶半導体チャンネルパターン１５０は、例えば、単結晶シリコンで形成されることができる。前記単結晶シリコンは非晶質シリコンを熱を通じて相転移させ形成されたものであってもよい。または、前記単結晶シリコンは、基板１００をシードにするエピタキシャル成長工程を通じて形成されたものであってもよい。
【００２７】
１つの単結晶半導体チャンネルパターン１５０には１つのセルストリングを形成する電荷トラップ膜のあるセルトランジスタが形成され、前記セルトランジスタは垂直方向に直列接続されている。
【００２８】
前記電荷トラップ膜のあるセルストリングトランジスタの上下には上部選択トランジスタ及び下部選択トランジスタがそれぞれ接続される。前記下部選択トランジスタはグラウンドソースライン（ＧＳＬ、ｇｒｏｕｎｄ  ｓｏｕｒｃｅ  ｌｉｎｅ）で使われる下部ゲート電極１１５を含み、前記上部選択トランジスタはストリング選択ライン（ＳＳＬ、ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｌｉｎｅ）で使われる上部ゲート電極１３２を含む。前記上部及び下部ゲート電極上には電荷トラップ膜がないことが特徴である。
【００２９】
通常的に、基板１００上に形成される１つのセルストリング内には２ｍ個（ｍは１以上の自然数）のセルトランジスタが形成されることができる。本実施形態の電荷トラップフラッシュメモリ素子の場合、前記セルストリング内に含まれているセルトランジスタの数が増加すると、セルトランジスタが積層される高さも増加する。そのため、前記セルストリング内に含まれるセルトランジスタの数を増加させる場合、製造工程が容易でない。従って、１つのセルストリングに４個または、８個のセルトランジスタが直列接続され、本実施形態においては４個のセルトランジスタが直列接続されたこととして説明する。
【００３０】
また、前記セルトランジスタを形成するセルゲート電極の垂直方向の間には層間絶縁膜パターン（１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅ）が備わる。
【００３１】
単結晶半導体チャンネルパターン１５０上にはビットライン１９５が備わり、ビットライン１９５は第１方向に配置された単結晶半導体チャンネルパターン１５０を電気的に接続させ形成される。
【００３２】
以下では、単結晶半導体チャンネルパターン１５０に備わるセルストリングトランジスタに対してより詳細に説明する。
【００３３】
半導体基板絶縁膜１１０上にＧＳＬゲート電極１１５があり、前記ＧＳＬゲート電極上には電荷トラップ膜がない。
【００３４】
基板１００の不純物領域１０５上にはライン形状の絶縁膜パターン１５５が備わって、絶縁膜パターン１５０の両側壁上にはフィラー形状の単結晶半導体パターン１５０が備わる。単結晶半導体パターン１５０は基板１００に対して垂直方向に延びることができる。例えば、単結晶半導体パターン１５０は直六面体形状を有することができる。
【００３５】
単結晶半導体チャンネルパターン１５０の各側面には一定間隔を有しながら積層される第１〜第ｎ＋１層間絶縁膜パターン１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅが備わる。ここで、層間絶縁膜パターン１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅパターンの個数は前記セルストリング内に含まれるセルトランジスタの個数より１個多い。すなわち、ｎは２以上の自然数であり、より望ましくは、ｎは２ｎ（ｎは１以上の自然数）であってもよい。本実施形態においては、５階層間絶縁膜パターン１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅが備わる。
【００３６】
第１〜第ｎ＋１層間絶縁膜パターン１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅの間に第１〜第ｎ層コントロール ゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄが備わる。本実施形態においては、第１〜４階コントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄが備わる。
【００３７】
トンネル酸化膜１４５は単結晶半導体チャンネルパターン１５０上に形成され、トンネル酸化膜１４５上に電荷トラップ膜１７０、ブロッキング絶縁膜１７５及びセルストリングトランジスタ電極１８５ａ、１８５ｂ、１８５ｃ、１８５ｄが形成されている。
【００３８】
電荷トラップ膜１７０は電荷をトラッピングすることができる物質のシリコン窒化物または、金属酸化物で形成されることができる。電荷トラップ膜１７０は薄い厚さで蒸着させるのに容易なシリコン窒化物で形成されることが最も適当である。
【００３９】
電荷トラップ膜１７０上にはブロッキング絶縁膜１７５が備わる。ブロッキング絶縁膜１７５はシリコン酸化物または、金属酸化物で形成されることができる。ここで、前記金属酸化物はシリコン窒化物に比べて固有戦慄を有する物質であってもよい。電荷トラップ膜１７０とブロッキング絶縁膜１７５はトンネル酸化膜１４５と前記層間絶縁膜パターン上に薄い厚さで次々と形成されることができる。
【００４０】
ブロッキング絶縁膜１７５上には第１〜第５層間絶縁膜パターン１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅの間に第１〜４階コントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄが備わる。
【００４１】
同一な層のコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄは全て電気的に接続されることによって、各層のコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄが１つのワードラインとして機能する。反面、相互異なる層に位置するコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄは互いに電気的に接続されない。
【００４２】
層間絶縁膜パターン１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅは前記シリコン酸化物及び単結晶半導体パターンとそれぞれ食刻選択比を有する絶縁物質で形成されることができる。 具体的に、層間絶縁膜パターン１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅはシリコン窒化物または、酸化膜で形成されることができる。
【００４３】
各層のコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄは単結晶半導体チャンネルパターン１５０に沿って垂直方向に配列され、層間絶縁膜パターン１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅ及びコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄが垂直方向に反復積層されている。
【００４４】
一方、層間絶縁膜パターン１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅ及びコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄが積層された構造物の水平方向の間には分離用絶縁膜パターン１９０が介在している。
【００４５】
単結晶半導体チャンネルパターン１５０の上部面と接触し、第１方向に配置された単結晶半導体チャンネルパターン１５０を電気的に接続させるビットライン１９５が備わる。
【００４６】
単結晶半導体チャンネルパターン１５０の最上部及び最下部の各側壁にはトンネル酸化膜及びゲート電極がそれぞれ備わったＧＳＬゲート電極１１７及びＳＳＬゲート電極１３２がある。すなわち、前記上部選択トランジスタＳＳＬはビットライン１９５と最上部セルトランジスタの間に備わり、前記下部選択トランジスタＧＳＬは基板１００と最下部セルトランジスタの間に備わる。
【００４７】
それぞれの単結晶半導体チャンネルパターン１５０表面の下にはＮ形の不純物がドーピングされた不純物領域が備わることができる。基板１００表面の下には共通ソースラインで提供される不純物領域１０５が備わっている。前記不純物領域はＮ形不純物で形成されることができる。前記不純物領域が備わることによって、単結晶半導体チャンネルパターン１５０に形成されている各ストリングの下部が互いに接続される。
【００４８】
前記説明した垂直積層構造を有する電荷トラップフラッシュメモリ素子はフィラー形状の単結晶半導体パターンに１つのセルストリングが備わる。従って、非常に狭い面積でセルストリングを具現することができ、素子の集積度が非常に高い。そして、決定欠陥がほぼない単結晶の半導体パターンにセルトランジスタが具現されるため、セルトランジスタのセル電流及びセル散布特性が非常に良好である。
【００４９】
またＧＳＬ、ＳＳＬゲート電極には電荷トラップ層がなくて動作ゲート内部に電圧降下が起きないため信頼性が良く、動作電圧を低くコントロールすることができる。
【００５０】
図２〜図１１は図１の垂直形不揮発性メモリ装置のセルトランジスタ領域を製造する方法を示した断面図である。
【００５１】
図２を参照すると、単結晶シリコンで形成された基板１００を用意する。基板１００の一部領域にＮ形の不純物をドーピングすることによって、ＮＡＮＤフラッシュメモリ素子のソースラインＳ／Ｌで使われる不純物領域１０５を形成する。前記不純物領域は１つのセルブロックが形成される基板表面の下にＮ形不純物をドーピングすることによって形成することができる。
【００５２】
前記不純物がドーピングされている基板１００上に絶縁膜１１０を形成する。絶縁膜１１０は熱酸化工程または、化学気相蒸着工程によって形成されることができる。絶縁膜１１０は２００Å−５００Åの間の厚さで形成されることができる。
【００５３】
絶縁膜１１０上に下部電極層１１５を形成する。下部電極層１１５は以後の工程を通じてグラウンドソースラインで使われることができる。下部電極層１１５はドーピングされたポリシリコンまたは、金属を利用して形成することができる。
【００５４】
下部電極層１１５上に層間絶縁膜１２０ａを形成する。絶縁膜１２０ａは化学気相蒸着工程を通じて形成されることができる。例えば、層間絶縁膜１２０ａはシリコン酸化物を利用して形成されることができる。絶縁膜１２０ａは５００Å−１０００Å程度の厚さを有することができる。
【００５５】
層間絶縁膜１２０ａ上に第1犠牲膜１２５ａを形成する。例えば、第１犠牲膜１２５ａは前記層間絶縁膜と食刻選択比を有する物質を利用して形成することができる。第１犠牲膜１２５ａはシリコン窒化物を含むことができる。第１犠牲膜１２５ａは５００Å−１５００Å厚さを有することができる。犠牲膜１２０ａは今後形成されるコントロールゲート膜の厚さよりさらに大きく形成されることができる。
【００５６】
層間絶縁膜１２０ａと同じ条件で第１犠牲膜１２５ａ上にまた他の層間絶縁膜１２０ｂを形成する。また、第１犠牲膜１２５ａと同じ条件で他の第１犠牲膜１２５ｂを形成する。このような条件を繰り返して第１〜第ｎ＋１階（ｎは自然数）まで層間絶縁膜１２０ａ−１２０ｎ＋１を積層する。本実施形態においては、ｎは４として５階の層間絶縁膜１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ及び４階の第１犠牲膜１２５ａ、１２５ｂ、１２５ｃ、１２５ｄを形成することができる。第１〜第５階の層間絶縁膜１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅと第１〜第４階の第１犠牲膜１２５ａ、１２５ｂ、１２５ｃ、１２５ｄが互いに交代に積層されることができる。
【００５７】
最上位層間絶縁膜１２０ｅ上に上部電極層１３０を形成する。上部電極層１３０は以後の工程を通じてストリング選択ラインで使われることができる。上部電極層１３０はポリシリコンまたは、金属を利用して形成することができる。
【００５８】
上部電極層１３０上に上部絶縁膜１３５を形成する。上部絶縁膜はシリコン酸化物を利用して化学気相蒸着工程または、物理気相蒸着工程によって形成することができる。
【００５９】
図３を参照すると、前記垂直的に多数の層が形成された基板に所定の写真食刻工程を実行してチャンネルホールを、すなわち、リセス１４０を形成する。チャンネルホール１４０は不純物領域１０５を露出させるように形成されることができる。
【００６０】
図４を参照すると、チャンネルホール１４０側壁にトンネル酸化膜１４５を形成する。トンネル酸化膜１４５上にチャンネル用単結晶シリコンパターン１５０を形成する。トンネル酸化膜１４５はシリコン酸化物を蒸着させ形成することができる。トンネル酸化膜１４５は３０Å−１００Å 程度の厚さを有することができる。チャンネル用単結晶シリコンパターン１５０は化学気相蒸着工程または、原子層積層工程によってポリシルリコン膜を形成した後レーザー熱処理をして単結晶シリコンパターン１５０で相変化を誘導して形成することができる。
【００６１】
チャンネルホール１４０の両側壁上にトンネル酸化膜１４５及びチャンネル用単結晶シリコンパターン１５０をそれぞれ形成した後で、互いに向かい合う単結晶シリコンパターン１５０の間のボイドを満たす酸化膜１５５を形成する。従って、酸化膜１５５の両側壁上にフィラー形態のチャンネル用単結晶シリコンパターン１５０をそれぞれ形成され、チャンネル用単結晶シリコンパターン１５０上部にトンネル酸化膜１４５が形成される。
【００６２】
図５を参照すると、写真食刻工程を通じて第１犠牲膜パターン１２７ａ、１２７ｂ、１２７ｃ、１２７ｄを除去するための犠牲膜除去用ホール１６０を犠牲膜中央に位置するように形成する。犠牲膜除去用ホール１６０は不純物領域１０５を露出させるように形成する。
【００６３】
図６を参照すると、犠牲膜除去用ホール１６０を通じて第１犠牲膜パターン１２７ａ、１２７ｂ、１２７ｃ、１２７ｄ除去用食刻溶液を供給して第１犠牲膜パターン１２７ａ、１２７ｂ、１２７ｃ、１２７ｄを除去する。第１犠牲膜１２７ａ、１２７ｂ、１２７ｃ、１２７ｄが窒化膜で形成されているため、燐酸が含まれた湿式食刻溶液に基板１００を処理すれば第１犠牲膜パターン１２７ａ、１２７ｂ、１２７ｃ、１２７ｄはきれいに除去される。
【００６４】
第１犠牲膜パターン１２７ａ、１２７ｂ、１２７ｃ、１２７ｄが除去されることによって、開口部１６５が形成され電荷トラップ層、ブロッキング絶縁膜及びコントロールゲートを形成するための空間を提供する。 
【００６５】
図７を参照すると、第１〜第５階の層間絶縁膜パターン１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅ上に電荷トラップ膜１７０を形成する。電荷トラップ膜１７０は電荷をトラッピングすることができる絶縁物質を蒸着させ形成することができる。電荷トラップ膜１７０はシリコン窒化物または、金属酸化物を利用して形成することができる。電荷トラップ膜１７０は薄い厚さで蒸着させるのに容易なシリコン窒化物で形成することが適合である。
【００６６】
電荷トラップ膜１７０上にブロッキング絶縁膜が備わる。ブロッキング絶縁膜１７５はシリコン酸化物または、金属酸化物で形成することができる。ここで、前記金属酸化物はシリコン窒化物に比べて固有戦慄を有する物質であってもよい。このとき、前記薄膜によって開口部１６５が満たされないようにブロッキング絶縁膜１７５と電荷トラップ膜１７０は非常に薄い厚さで次々と形成されることができる。
【００６７】
図８及び図９を参照すると、ブロッキング絶縁膜１７５上に開口部１６５及び犠牲膜除去用ホール１６０を完全に満たすように第２犠牲膜１８０を形成する。続いて、第２犠牲膜１８０を異方性食刻して互いに異なる層間に接続されている電荷トラップ膜１７０及びブロッキング絶縁膜１７５を除去した後、図１０の通りに残りの第２犠牲膜１８０を除去する。
【００６８】
図１０を参照すると、ブロッキング絶縁膜１７５上に第１〜第ｎ階の層間絶縁膜パターン１２２ａ〜１２２ｅの間に第１〜第ｎ階コントロールゲートパターン１８５ａ〜１８５ｎを形成する。本実施形態においては、第１〜第４階コントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄが層間絶縁膜パターン１２２ａ〜１２２ｅの間に形成される。
【００６９】
具体的に、ブロッキング絶縁膜１７５上に前記開口部を満たす図示しない導電膜を蒸着する。例えば、前記導電膜は不純物がドーピングされたポリシリコンを蒸着させ形成することができる。
【００７０】
続いて、前記導電膜パターン上に前記導電膜パターンの上部面を選択的に露出させる図示しないフォトレジストパターンを形成する。前記フォトレジストパターンは犠牲膜除去用ホール１６０と同じ部位または、さらに広い部位を露出させる形状を有することができる。
【００７１】
前記フォトレジストパターンを食刻マスクで使用して前記露出された導電膜パターンを異方性食刻することによって、各階の層間絶縁膜パターンの間にコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄを形成する。
【００７２】
続いて、コントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄの間を満たす素子分離絶縁膜１９０を形成する。
【００７３】
同一な層に位置するコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄは電気的に接続された構造を有する。しかし、各チャンネル用単結晶シリコンパターン１５０の間に位置する同一な層のコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄの間の中央部位には素子分離絶縁膜１９０が形成されている。また、コントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄに生成されている素子分離絶縁膜１９０は不純物領域１０５上部面まで貫通する形状を有する。
【００７４】
このように、同一な層のコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄは全て電気的に接続されることによって、各層のコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄが１つのワードラインとして機能する。反面、互いに異なる層に位置するコントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄは互いに電気的に接続されない。
【００７５】
図１１を参照すると、チャンネル用単結晶シリコンパターン１５０の上部面と接触し、第１方向に反復配置されたチャンネル用単結晶シリコンパターン１５０を電気的に接続させるビットライン１９５を形成する。
【００７６】
基板１００表面の下に共通ソースラインで提供される不純物領域１０５はチャンネル用単結晶シリコンパターン１５０に接続されて、各ストリングの下部が互いに接続される。
【００７７】
前記説明した通り、上部電極パターン１３２はトンネル酸化膜１４５上に直接形成されてグラウンドソースラインのゲートで使われる。下部電極パターン１１５はトンネル酸化膜１４５上に直接形成されてストリング選択ラインのゲートで使われる。従って、本発明による垂直形電荷トラップフラッシュメモリ素子は電荷トラップ層のないグラウンドソーストランジスタとストリング選択トランジスタ及びセルトランジスタがフィラー形状の単結晶半導体パターンに形成された１つのセルストリングを含む。従って、前記グラウンドソーストランジスタと前記ストリング選択トランジスタの動作による電圧降下を防止してメモリ素子の信頼性を向上させることができる。また、非常に狭い面積でセルストリングを具現することができて素子の集積度が非常に高い。そして、決定欠陥がほぼない単結晶の半導体パターンにセルトランジスタが具現されるためセルトランジスタのセル電流及びセル散布特性が非常に良好である。
【００７８】
また、ＧＳＬ、ＳＳＬゲートには電荷トラップ層がなく動作ゲート内部に電圧降下が起きないため信頼性が良く、動作電圧を低くコントロールすることができる。
【００７９】
図１２〜図２１は本発明の一実施形態に係わる垂直形不揮発性メモリ装置を製造する方法を示した断面図である。
【００８０】
図１２を参照すると、単結晶シリコンで形成された基板２００を用意する。基板２００に素子分離工程を実行して素子分離領域及びアクティブ領域を区分する。
【００８１】
基板２００上にゲート酸化膜２０５及びゲート電極２１０を形成し、ゲート電極２１０両側の基板の下へ不純物をドーピングすることによって図示しないソース／ドレーン領域を形成する。続いて、コア及びフェリー回路を形成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ２１０をそれぞれ形成する。
【００８２】
この後、ＮＭＯＳ及びＰＭＯＳトランジスタ２１０を覆う第１下部層間絶縁膜２１５を形成する。第１下部層間絶縁膜２１５はシリコン酸化物を利用して化学気相蒸着（ＣＶＤ）法で蒸着させ形成することができる。
【００８３】
写真及び食刻工程を利用して第１下部層間絶縁膜２１５にコンタクトホールを形成し、前記コンタクトホール内部を満たすように第１導電膜を蒸着した後練磨して第１導電膜パターンを形成する。
【００８４】
また、第１導電膜上に第２導電膜を蒸着し、前記第２導電膜をパターニングすることによって、電気的に接続する第１下部導電性ライン２２０を形成する。第１下部導電性ライン２２０は金属物質または、不純物がドーピングされたポリシリコンで形成することができる。しかし、動作速度を速くするために低抵抗を有する金属物質として第１下部導電性ライン２２０を形成することが望ましい。
【００８５】
図１３を参照すると、第１下部導電性ライン２２０が形成されている第１下部層間絶縁膜２１５上に第２下部層間絶縁膜２２５を形成する。
【００８６】
図１４を参照すると、第２下部層間絶縁膜２２５に単結晶シリコン膜２３０を形成する。単結晶シリコン膜２３０は基板ボンディング方法を通じて形成することができる。
【００８７】
具体的に、第２下部層間絶縁膜２２５にボンディングされるドナー単結晶シリコン基板を用意する。前記ドナー単結晶シリコン基板に水素イオンを注入することによって、前記ドナー基板内部にイオン注入領域を形成する。次に、前記ドナー基板と第２下部層間絶縁膜２２５が形成されているアクセプト基板を互いに積み重ねた後、高温で結合させ前記アクセプト基板の第２下部層間絶縁膜上に前記ドナー基板を接合させる。また、前記ドナー基板のイオン注入領域で切断され前記ドナー基板を２つに分離させることによって第２下部層間絶縁膜２２５上に予備単結晶シリコン膜を形成する。この後、前記予備単結晶シリコン膜を化学機械的練磨工程を通じて平坦化することによって単結晶シリコン膜２３０を形成する。
【００８８】
この後、単結晶シリコン膜２３０を写真及び食刻工程を通じてパターニングすることによって、アクティブ領域部位にだけ単結晶シリコン膜２３０が残るようにする。すなわち、単結晶シリコン膜２３０はセルブロックが形成される部位にだけ残るようにする。
【００８９】
続いて、単結晶シリコン膜２３０上に図３〜図１２を参照して説明したのと同一な工程を実行することによってセル構造物を形成する。
【００９０】
図１５を参照すると、単結晶シリコン膜２３０に不純物をドーピングして不純物領域を作り、単結晶シリコン膜２３０上に第３下部絶縁膜２３５を形成する。第３下部絶縁膜２３５はＣＶＤ法で５００Å−１５００Åの間の厚さで形成することができる。
【００９１】
第３下部絶縁膜２３５上にＧＳＬ電極層２４０を形成する。ＧＳＬ電極層２４０はドーピングされたポリシリコン層または、金属層で形成することができる。
【００９２】
ＧＳＬ電極層２４０上に第１電極層間絶縁膜２４５ａを形成する。第１電極層間絶縁膜２４５ａはＣＶＤ工程で５００Å−１０００Å程度形成する。
【００９３】
第１電極層間絶縁膜２４５ａ上に第１犠牲膜２５０ａを形成する。第１犠牲膜２５０ａは５００Å−１５００Åの厚さの窒化膜で形成する。犠牲膜２５０ａは今後形成されるコントロールゲート膜より大きく形成する。
【００９４】
第１電極層間絶縁膜２４５ａと同じ条件で第１犠牲膜２５０ａ上に第２電極層間絶縁膜２４５ｂを形成する。また、第１犠牲膜２５０ａと同じ条件で第２犠牲膜２５０ｂを形成する。このような条件を繰り返して第１〜第ｎ＋１階（ｎは自然数）まで電極層間絶縁膜２４５ａ−２４５ｎ＋１を積層する。本実施形態においては、ｎは４にして５階の電極層間絶縁膜２４５ａ、２４５ｂ、２４５ｃ、２４５ｄ、２４５e及び電極層間絶縁膜２４５ａ、２４５ｂ、２４５ｃ、２４５ｄ、２４５ｅの間に第１〜第４犠牲膜２５０ａ、２５０ｂ、２５０ｃ、２５０ｄを形成する。
【００９５】
最上位電極層間絶縁膜２４５ｅ上にＳＳＬ電極層２５５を形成する。ＳＳＬ電極層２５５はポリシリコン層または、金属層で形成する。
【００９６】
ＳＳＬ電極層２５５上に図示しない上部絶縁膜を形成する。図示しない前記上部絶縁膜は酸化膜でＣＶＤ、またはＰＶＤ法で形成する。
【００９７】
図１６を参照すると、前記垂直的に多数の層が形成された基板に所定の写真食刻工程を実行してチャンネルホールを２６０を形成する。チャンネルホールを２６０は不純物領域２３０を露出させるように形成されることができる。
【００９８】
図１７を参照すると、チャンネルホールを２６０側壁にトンネル酸化膜２６５を形成する。トンネル酸化膜２６５上にチャンネル用単結晶シリコン膜２７０を形成する。トンネル酸化膜２６５はシリコン酸化物を蒸着させ形成することができる。トンネル酸化膜２６５は３０Å−１００Å程度の厚さを有することができる。チャンネル用単結晶シリコン膜２７０は化学気相蒸着工程、または、原子層積層工程でポリシリコン膜を形成した後レーザー熱処理をして単結晶シリコン膜２７０で変化を誘導して形成することができる。
【００９９】
チャンネルホール２６０の両側壁上にトンネル酸化膜２６５及びチャンネル用単結晶シリコン膜２７０を形成した後、互いに向かい合う単結晶シリコン膜２７０の間のボイドを満たす酸化膜２７５を形成する。従って、酸化膜２７５の両側壁上にフィラー形態のチャンネル用単結晶シリコン膜２７０がそれぞれ形成され、チャンネル用単結晶シリコン膜２７０上にトンネル酸化膜２６５が形成される。
【０１００】
前記基板を写真食刻工程を通じて第１犠牲膜パターン１２７ａ、１２７ｂ、１２７ｃ、１２７ｄを除去するための犠牲膜除去ホールを２８０を犠牲膜中央に位置するように形成する。犠牲膜除去ホール２８０は不純物領域２３０を露出させるように形成する。
【０１０１】
図１８を参照すると、犠牲膜除去ホール２８０及び周辺回路の空間を通じて犠牲膜パターン２５２ａ、２５２ｂ、２５２ｃ、２５２ｄ除去用食刻溶液を供給して犠牲膜パターン２５２ａ、２５２ｂ、２５２ｃ、２５２ｄを除去する。犠牲膜パターン２５２ａ、２５２ｂ、２５２ｃ、２５２ｄが窒化膜で形成されているため、燐酸が含まれた湿式食刻溶液に基板２００を処理すれば犠牲膜パターン２５２ａ、２５２ｂ、２５２ｃ、２５２ｄはきれいに除去される。
【０１０２】
すると、犠牲膜パターン２５２ａ、２５２ｂ、２５２ｃ、２５２ｄが除去されることによって、開口部２８２が形成されて電荷トラップ層、ブロッキング絶縁膜及びコントロールゲートを形成するための空間を提供する。同時に周辺回路が形成される空間も共に食刻して、今後層間膜を満たし金属配線構造を形成する空間を提供する。
【０１０３】
図１９を参照すると、第１〜第５階層間絶縁膜パターン２４７ａ、２４７ｂ、２４７ｃ、２４７ｄ、２４７ｅ上に電荷トラップ膜２８５を形成する。電荷トラップ膜２８５は電荷をトラッピングすることができる絶縁物質を蒸着させ形成することができる。 電荷トラップ膜２８５はシリコン窒化物または、金属酸化物を利用して形成することができる。電荷トラップ膜２８５は薄い厚さで蒸着させるのに容易なシリコン窒化物で形成することが適合である。
【０１０４】
電荷トラップ膜２８５上にブロッキング絶縁膜２９０が備わる。ブロッキング絶縁膜２９０はシリコン酸化物または、金属酸化物で形成することができる。ここで、前記金属酸化物はシリコン窒化物に比べて固有戦慄を有する物質でありうる。この時、前記薄膜によって開口部２８２が満たされないようにブロッキング絶縁膜２９０と電荷トラップ膜２８５は非常に薄い厚さで次々と形成されることができる。
【０１０５】
ブロッキング絶縁膜２９０上に開口部２８２及び犠牲膜除去用ホール２８０を完全に満たすように第２犠牲膜（図示せず）を形成する。続いて、前記第２犠牲膜を異方性食刻して互いに異なる層間に接続されている電荷トラップ膜２８５及びブロッキング絶縁膜２９０を除去する。
【０１０６】
図２０を参照すると、ブロッキング絶縁膜２９０上に第１〜第ｎ＋１階層間絶縁膜パターン２４７ａ、２４７ｂ、２４７ｃ、２４７ｄ、２４７ｅに１〜第ｎ層コントロールゲートパターン２９５ａ〜２９５ｎを形成する。本実施形態においては、第１〜第４階コントロールゲートパターン２９５ａ、２９５ｂ、２９５ｃ、２９５ｄが層間絶縁膜パターン２４７ａ、２４７ｂ、２４７ｃ、２４７ｄ、２４７ｅの間に形成される。 
【０１０７】
具体的に、ブロッキング絶縁膜２９０上に前記開口部を満たす図示しない導電膜を蒸着する。例えば、前記導電膜は不純物がドーピングされたポリシリコンを蒸着させ形成することができる。
【０１０８】
続いて、前記導電膜パターン上に前記導電膜パターンの上部面を選択的に露出させる図示しないフォトレジストパターンを形成する。前記フォトレジストパターンは犠牲膜除去用ホール２８０と同じ部位または、さらに広い部位を露出させる形状を有することができる。
【０１０９】
前記フォトレジストパターンを食刻マスクとして使い、前記露出した導電膜パターンを異方性食刻することによって、各層の層間絶縁膜パターンの間にコントロールゲートパターン２９５ａ、２９５ｂ、２９５ｃ、２９５ｄを形成する。
【０１１０】
続いて、コントロールゲートパターン１８５ａ、１８５ｂ、１８５ｃ、１８５ｄの間を満たす素子分離絶縁膜３００を形成する。
【０１１１】
同一な層に位置するコントロールゲートパターン２９５ａ、２９５ｂ、２９５ｃ、２９５ｄは電気的に接続された構造を有する。 しかし、各チャンネル用単結晶シリコン膜２７０の間に位置する同一な層のコントロールゲートパターン２９５ａ、２９５ｂ、２９５ｃ、２９５ｄの間の中央部位には素子分離絶縁膜３００が形成されている。また、コントロールゲートパターン２９５ａ、２９５ｂ、２９５ｃ、２９５ｄに生成されている素子分離絶縁膜３００は不純物領域２３０上部面まで貫通する形状を有する。素子分離膜３００が形成される時、周辺回路領域の空間も満たされることができる。 
【０１１２】
このように、同一な層のコントロールゲートパターン２９５ａ、２９５ｂ、２９５ｃ、２９５ｄは全て電気的に接続されることによって、各層のコントロールゲートパターン２９５ａ、２９５ｂ、２９５ｃ、２９５ｄが１つのワードラインとして機能する。反面、互いに異なる層に位置するコントロールゲートパターン２９５ａ、２９５ｂ、２９５ｃ、２９５ｄは互いに電気的に接続されない。
【０１１３】
図２１を参照すると、周辺回路の領域にある素子分離層間膜３００に第１下部導電性ライン２２０及び不純物領域２３０と接続されるコンタクトホールを形成し、前記コンタクトホールを満たす金属膜３０５を形成する。金属膜３０５上部に金属配線３１０を形成する。 
【０１１４】
チャンネル用単結晶シリコン膜２７０の上部面と接触し、第１方向に反復配置されたチャンネル用単結晶シリコン膜２７０を電気的に接続させるビットライン３１５を形成して保護膜３２０を形成する。
【０１１５】
前記説明した通り、ＧＳＬ電極パターン２５７はトンネル酸化膜２６５上に直接形成されてグラウンドソースラインのゲートで使われる。ＳＳＬ電極パターン２４２はトンネル酸化膜２５７上に直接形成されてストリング選択ラインのゲートで使われる。従って、本発明による垂直形電荷トラップフラッシュメモリ素子は電荷トラップ層がないグラウンドソーストランジスタとストリング選択トランジスタ及びセルトランジスタがフィラー形状の単結晶半導体パターンに形成された１つのセルストリングを含む。従って、前記グラウンドソーストランジスタと前記ストリング選択トランジスタの動作による電圧降下を防止してメモリ素子の信頼性を向上させることができる。また、非常に狭い面積でセルストリングを具現することができ、素子の集積度が非常に高い。
【０１１６】
図２２は、本発明の一実施形態に係るメモリ素子を利用するシステムを示したブロックダイアグラムである。
【０１１７】
図２２を参照すると、システム４００はメモリコントローラ４２０とメモリ４１０が接続されている。前記メモリは前の実施形態で説明したＧＳＬ、ＳＳＬ電極には電荷トラップ膜がない垂直形電荷トラップフラッシュメモリ装置である。前記メモリ装置はフラッシュだけでなく本発明の思想を応用したノアフラッシュメモリになることもできる。
【０１１８】
メモリコントローラ４２０は前記メモリ動作をコントロールするために入力信号を提供する。
【０１１９】
システム４００は、例えば、メモリカードに書かれるメモリコントローラとメモリとの関係であるなら、ホストの命令を伝達して入出力データをコントロールし、印加されるコントロール信号に基づいてメモリの多様なデータをコントロールする。
【０１２０】
図２３は、本発明の一実施形態に係るメモリ素子を利用する他のシステムを示したブロックダイアグラムである。
【０１２１】
図２３を参照すると、ＣＰＵ５１０とメモリ４１０が接続されている。前記メモリは前で説明したＧＳＬ、ＳＳＬ電極には電荷トラップ膜がない垂直形電荷トラップフラッシュメモリ装置である。前記メモリ装置はＮＡＮＤフラッシュだけでなく本発明の思想を応用したノアフラッシュメモリになることもできる。ＣＰＵ５１０は前記メモリのデータを支援されて動作信号を提供する。
【０１２２】
図２４は、本発明の一実施形態に係るメモリ素子を利用する他のシステムを図示したブロックダイアグラムである。
【０１２３】
図２４を参照すると、本実施形態は携帯用装置６００を示す。前述した通り、メモリ４１０はＧＳＬ、ＳＳＬ電極には電荷トラップ膜のない垂直形電荷トラップフラッシュメモリ装置である。
【０１２４】
携帯装置６００はＭＰ３プレーヤー、ビデオプレーヤー、ビデオとオーディオプレーヤーがあるＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉ−ｍｅｄｉａ ｐｌａｙｅｒ）等になることもありうる。携帯用装置６００メモリ４１０及びメモリコントローラ４２０、エンコード／デコード６１０、表示部材６２０及びインタフェース６３０を含む。
【０１２５】
データはエンコード／デコード６１０によりメモリコントローラ４２０を経由してメモリ４１０から入出力される。
【０１２６】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【０１２７】
（産業上の利用可能性）
前記説明した垂直形電荷トラップフラッシュメモリ素子は電荷トラップ層のないグラウンドソーストランジスタとストリング選択トランジスタ及びセルトランジスタがフィラー形状の単結晶半導体パターンに形成された１つのセルストリングを含む。従って、前記グラウンドソーストランジスタと前記ストリング選択トランジスタの動作による電圧降下を防止してメモリ素子の信頼性を向上させることができる。また、非常に狭い面積でセルストリングを具現することができるため素子の集積度が非常に高い。そして、決定欠陥がほぼない単結晶義半導体パターンにセルトランジスタが具現されるため、セルトランジスタのセル電流及びセル散布特性が非常に良好である。
【０１２８】
これによって、ＧＳＬ、ＳＳＬゲートには電荷トラップ層がなく、動作ゲート内部に電圧降下が起きないため信頼性が良く、動作電圧を低くコントロールすることができる。
【０１２９】
前記では本発明の望ましい実施例を参照して説明したが、該当技術分野の熟練した当業者は下記の特許請求範囲に記載された本発明の思想及び領域から離れない範囲内で本発明を多様に修正及び変更させる可能性があることを理解することができるはずである。
【符号の説明】
【０１３０】
１００、２００            ・・・半導体基板
１０５                    ・・・第１導電形高濃度不純物層
１１０、２１５            ・・・下部絶縁膜
１１５、２４０            ・・・ＧＳＬ電極
１２０ａ−ｅ、２４５ａ−ｅ・・・層間絶縁膜
１３０、２５５            ・・・ＳＳＬ電極
１４５、２６５            ・・・トンネル酸化膜
１５０、２７０            ・・・シリコン単結晶チャンネル膜
１５５、２７６            ・・・フィラー酸化膜
１７０、２８５            ・・・電荷トラップ膜
１７５、２９０            ・・・ブロッキング絶縁膜
１８５ａ−ｄ、２９５ａ−ｄ・・・コントロールゲート
１９５、３１５            ・・・ビットライン
４１０                    ・・・メモリ
４２０                    ・・・メモリコントローラ
５１０                    ・・・ＣＰＵ
６１０                    ・・・ＥＤＣ
６２０                    ・・・表示部材
６３０                    ・・・インタフェース
【図１】
2011077521.tif 000003
【図２】
2011077521.tif 000004
【図３】
2011077521.tif 000005
【図４】
2011077521.tif 000006
【図５】
2011077521.tif 000007
【図６】
2011077521.tif 000008
【図７】
2011077521.tif 000009
【図８】
2011077521.tif 000010
【図９】
2011077521.tif 000011
【図１０】
2011077521.tif 000012
【図１１】
2011077521.tif 000013
【図１２】
2011077521.tif 000014
【図１３】
2011077521.tif 000015
【図１４】
2011077521.tif 000016
【図１５】
2011077521.tif 000017
【図１６】
2011077521.tif 000018
【図１７】
2011077521.tif 000019
【図１８】
2011077521.tif 000020
【図１９】
2011077521.tif 000021
【図２０】
2011077521.tif 000022
【図２１】
2011077521.tif 000023
【図２２】
2011077521.tif 000024
【図２３】
2011077521.tif 000025
【図２４】
2011077521.tif 000026