(57)【要約】【課題】チップ面積の更なる縮小化を図ることができる半導体集積回路を提供する。【解決手段】ディジタル制御発振器５０−１〜５０−ｎと、位相データ出力部１００−１〜１００−ｎと、積分処理部１５０と、フィルタ部１５１と、フィルタ部１５１からの時分割された出力信号に所定の係数を乗算した値を発振器制御値ＯＴＷとして出力する乗算器（第１の乗算器）４０と、リファレンス周波数Ｆｒｅｆに同期して、発振器制御値ＯＴＷを各ディジタル制御発振器５０−１〜５０−ｎに振り分ける出力セレクタ（制御値分離部）４２と、を備える。【選択図】図２
2011188114.tif 000002
【特許請求の範囲】
【請求項１】
発振器制御値によって発振信号の発振周波数が制御される複数のディジタル制御発振器を有する発振周波数信号生成部と、
前記各発振信号の波数をカウントしたカウント値と、前記各発振信号の発振周波数と基準周波数との位相差と、の加算値である複数の位相データを出力する位相データ出力部と、
前記基準周波数に同期して、前記各ディジタル制御発振器の周波数設定データの積分値を出力する積分処理部と、
前記位相データ出力部からの位相データと、前記積分処理部からの積分値と、の差分値を前記基準周波数に同期してフィルタリングするフィルタ部と、
前記フィルタ部からの出力信号に所定の係数を乗算した値を前記発振器制御値として、前記基準周波数に同期して前記発振周波数信号生成部に出力するゲイン調整部と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記発振周波数信号生成部は、前記各ディジタル制御発振器からフィードバックされた発振周波数を前記基準周波数に同期させることによって、前記ゲイン調整部からの前記発振器制御値のタイミングを調整する発振器制御値調整部を備えたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
第１の発振器制御値によって第１の発振信号の発振周波数が制御される第１のディジタル制御発振器と、第２の発振器制御値によって第２の発振信号の発振周波数が制御される第２のディジタル制御発振器とを有する発振周波数信号生成部と、
前記第１または第２の発振信号の波数をカウントしたカウント値と、前記第１または第２の発振信号の発振周波数と基準周波数との位相差と、の加算値である第１および第２の位相データを出力する位相データ出力部と、
前記基準周波数に同期して、第１および第２の周波数設定データの第１および第２の積分値を出力する積分処理部と、
前記第１または第２の位相データと、前記第１または第２の積分値と、の差分値を前記基準周波数に同期してフィルタリングするフィルタ部と、
前記フィルタ部からの出力信号に第１および第２の係数を乗算した値を前記第１および第２の発振器制御値として前記第１および第２のディジタル制御発振器に出力するゲイン調整部と、
を備えたことを特徴とする半導体集積回路。
【請求項４】
前記発振周波数信号生成部は、前記各ディジタル制御発振器からフィードバックされた発振周波数を前記基準周波数に同期させることによって、前記ゲイン調整部からの前記発振器制御値のタイミングを調整する発振器制御値調整部を備えたことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
第１の発振器制御値によって第１の発振信号の発振周波数が制御される第１のディジタル制御発振器と、第２の発振器制御値によって第２の発振信号の発振周波数が制御される第２のディジタル制御発振器とを有する発振周波数信号生成部と、
前記第１または第２の発振信号の波数をカウントした第１または第２のカウント値と、前記第１および第２の発振信号に基づく第３の発振周波数と基準周波数との位相差と、の加算値である位相データを出力する位相データ出力部と、
前記基準周波数に同期して、第１および第２の周波数設定データの第１および第２の積分値を出力する積分処理部と、
前記第１または第２の位相データと、前記第１または第２の積分値と、の差分値を前記基準周波数に同期してフィルタリングするフィルタ部と、
前記フィルタ部からの出力信号に第１および第２の係数を乗算した値を前記第１および第２の発振器制御値として前記第１および第２のディジタル制御発振器に出力するゲイン調整部と、
を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振周波数を制御する半導体集積回路に関し、特に、ＡＤＰＬＬ(All Digital Phased Locked Loop)に関するものである。
【背景技術】
【０００２】
近年の高機能ＩＣは、様々な要求を満たすために機能の集積化が行われ、単一の外部クロックでＩＣ全体が動作するように、複数のＰＬＬ(Phased Locked Loop)が搭載されることも珍しくなくなった。例えば、所望のクロックが外部クロックの整数倍の場合、１つの発振器から複数の周波数を取り出すことができる。ただし、所望のクロックが外部クロックの整数倍でない場合、チップ内に複数のＰＬＬが必要となるため、チップの面積が増大する要因となっていた。また、ＰＬＬを構成するループフィルタをチップ内に混載することが一般的になりつつある。特に、アナログで構成される従来型のＰＬＬ(Analog PLL)はリファレンス周波数が低い場合、あるいは発振周波数の低周波数分解能が要求される場合、スプリアスなどの不要輻射を防ぐために大きなループフィルタが必要となり、チップ面積の増大を招くという問題があった。従って、複数のＰＬＬを構成した場合、チップ面積のさらなる増大を招く。このように、高機能化と面積削減とがトレードオフの関係にあった。
【０００３】
このような問題を解決するため、例えば下記特許文献１に代表される従来技術では、ＰＬＬの大部分の機能をディジタル制御に置き換えることでチップ面積の削減を図ったＡＤＰＬＬが用いられるようになった。
【０００４】
しかしながら、ＡＤＰＬＬは、演算部が多くの割合を占めており、このＡＤＰＬＬを複数用いた場合には、要求仕様に比例してチップ面積が増大するため、チップ面積の更なる縮小化というニーズに対応することが困難という課題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１７７６８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、チップ面積の更なる縮小化を図ることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、発振器制御値によって発振信号の発振周波数が制御される複数のディジタル制御発振器と、前記発振信号の波数をカウントしたカウント値と、前記発振周波数と基準周波数との位相差と、の加算値である位相データを出力する複数の位相データ出力部と、前記基準周波数に同期して、前記各ディジタル制御発振器の周波数設定データを積分した積分値を出力する複数の積分器と、前記各位相データ出力部からの時分割された位相データと、前記各積分器からの時分割された積分値と、の差分値を前記基準周波数に同期してフィルタリングするフィルタ部と、前記フィルタ部からの時分割された出力信号に所定の係数を乗算した発振器制御値を出力する乗算器と、前記基準周波数に同期して、前記発振器制御値をディジタル制御発振器に振り分ける制御値分離部と、を備えたことを特徴とする半導体集積回路が提供される。
【発明の効果】
【０００８】
本発明によれば、チップ面積の更なる縮小化を図ることができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態にかかるＡＤＰＬＬの基本構成を示す図である。
【図２】図１のＡＤＰＬＬを半導体集積回路として構成した詳細図である。
【図３】各入力セレクタの動作を説明するための図である。
【図４】出力セレクタの動作を説明するための図である。
【図５】リタイミング部を含む半導体集積回路の構成図である。
【図６】図５のリタイミング部の構成図である。
【図７】図６のクロック系のリタイミングを制御する半導体集積回路の構成図である。
【図８】図７の半導体集積回路のゲイン調整が不要な場合の構成図である。
【図９】本発明の第２の実施の形態にかかる半導体集積回路の構成図である。
【図１０】図９のＡＤＰＬＬのタイミングチャートである。
【図１１】本発明の第３の実施の形態にかかる半導体集積回路の構成図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体集積回路を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかるＡＤＰＬＬの基本構成を示す図であり、図２は、図１のＡＤＰＬＬをｎ系統有した半導体集積回路として構成した詳細図である。
【００１２】
図１において、ＡＤＰＬＬ１９０は、積分処理部１５０と、加算器２０と、フィルタ部１５１と、ゲイン調整部１５２と、発振周波数信号生成部１５３と、位相データ出力部１５４と、を有して構成されている。
【００１３】
ゲイン調整部１５２は、乗算器（第１の乗算器）４０を有し、発振周波数信号生成部１５３は、ディジタル制御発振器（DCO:Digitally Controlled Oscillator）５０を有し、位相データ出力部１５４は、加算器２１と、位相差算出部であるＴＤＣ（Time to Digital Converter)６０と、カウンタ８０と、フリップフロップ（以下「ＦＦ」と称する）７０と、を有して構成されている。
【００１４】
ディジタル制御発振器（以下「発振器」と称する）５０は、離散値である発振器制御値ＯＴＷ（Oscillator Tuning Word）により、発振信号の発振周波数Ｆｃが制御される。
【００１５】
ＦＦ７０のデータ端子Ｄには、リファレンス周波数（基準周波数）Ｆｒｅｆが入力され、ＦＦ７０のクロック端子には発振周波数Ｆｃが入力される。ＦＦ７０は、発振器５０からの発振信号に同期したリファレンス信号を出力端子Ｑから出力する。カウンタ８０は、発振信号の波数をカウントし、ＦＦ７０からのリファレンス信号に同期してそのカウント値を出力する。発振器出力（発振信号）で動作しているカウンタ８０の値をリファレンス毎に出力するにあたって、発振信号とリファレンス信号とが互いに非同期であるため、互いのクロックのエッジが近接する場合、正しいカウンタ８０の値を取得出来ない可能性がある。これを防ぐために、ＦＦ７０では、リファレンス信号を一旦発振信号で同期化しており、その結果、正しいカウンタ８０の値を取得可能である。
【００１６】
ＴＤＣ６０は、発振周波数Ｆｃの１周期以下のデータを生成するものであり、リファレンス周波数Ｆｒｅｆと発振周波数Ｆｃとの位相差を算出する。加算器２１は、カウンタ８０からのカウント値と、ＴＤＣ６０からの位相差とを加算した位相データを出力する。
【００１７】
積分処理部１５０は、周波数設定データＦｃｗを積分し、積分値を出力する。周波数設定データＦｃｗは、発振周波数Ｆｃをリファレンス周波数Ｆｒｅｆで除算して得られる。加算器２０は、位相データから積分値を減算した差分値を出力する。フィルタ部１５１は、加算器２０からの差分値をフィルタリングし所定の制御値を出力する。乗算器４０は、フィルタ部１５１からの制御値に、所定の係数を乗算した発振器制御値ＯＴＷを出力する。
【００１８】
例えば、発振周波数Ｆｃが周波数設定データＦｃｗより大きくなった場合、乗算器４０は、発振周波数Ｆｃを下げるような発振器制御値ＯＴＷを出力する。すなわち、発振周波数Ｆｃにズレがあると位相差が増大するため、それを抑制する方向に制御される。
【００１９】
図２の半導体集積回路（ＡＤＰＬＬ）２００は、積分処理部１５０と、加算器２０と、フィルタ部１５１と、ゲイン調整部１５２と、発振周波数信号生成部１５３と、位相データ出力部１５４と、セレクタカウンタ１３０とを有して構成されている。なお、図２の半導体集積回路２００の構成要素の内、積分処理部１５０、加算器２０、フィルタ部１５１、ゲイン調整部１５２、発振周波数信号生成部１５３、および位相データ出力部１５４は、図１のＡＤＰＬＬ１９０の各構成要素に対応するものである。
【００２０】
セレクタカウンタ１３０は、リファレンス周波数Ｆｒｅｆに同期するセレクト値（選択信号）１〜ｎを、後述する各入力セレクタおよび各出力セレクタに出力する。
【００２１】
積分処理部１５０は、複数の積分器（一の積分器）１０−１〜積分器（他の積分器）１０−ｎと、入力セレクタ（積分値切替部）１１を有している。各積分器１０−１〜１０−ｎは、リファレンス周波数Ｆｒｅｆに同期して、周波数設定データＦｃｗ１〜Ｆｃｗｎを積分し、積分値を出力する。入力セレクタ１１は、セレクト値１〜ｎに対応する積分値を時分割された積分値として出力する。
【００２２】
加算器２０は、位相データ出力部１５４からの位相データと、積分処理部１５０からの積分値との差分値を出力する。
【００２３】
フィルタ部１５１は、ループフィルタ３０と、出力セレクタ４３と、入力セレクタ１２を有している。ループフィルタ３０は、加算器２０からの差分値を規格化制御値ＮＴＷ（Normalized Tuning Word）として出力する演算器として機能する。加算器２０からの差分値は、出力セレクタ４３に入力される。出力セレクタ４３は、リファレンス周波数ＦｒｅｆがＨのときに、セレクト値１〜ｎに対応する差分値を更新し、更新した値を保持する。入力セレクタ１２は、セレクト値１〜ｎに対応する値をループフィルタ３０に出力する。フィルタ部１５１には積分演算機能が含まれるため、各発振器５０−１〜５０−ｎを制御する際に以前のデータを参照する必要がある。出力セレクタ４３は、各発振器５０−１〜５０−ｎに利用した演算結果を保持し、入力セレクタ１２は、セレクト値１〜ｎで選択された演算に必要な保持データを読み出すものである。
【００２４】
ゲイン調整部１５２は、入力セレクタ（係数切替部）１３と、乗算器４０と、出力セレクタ（制御値分離部）４２を有している。入力セレクタ１３は、セレクト値１〜ｎに対応する係数（Ｆｒｅｆ／ｎ）／ｄＦＤＣＯを乗算器４０に出力する。なお、Ｆｒｅｆはリファレンス周波数であり、ｎは系統数である。ｄＦＤＣＯは、個々の発振器５０毎に設定され、発振器５０の１ｃｏｄｅ当たりの周波数変化量である。例えば、発振器５０の発振周波数Ｆｃの変化量が５０ｋＨｚ／ｃｏｄｅであり、リファレンス周波数Ｆｒｅｆが１３ＭＨｚの場合、周波数設定データＦｃｗが１ｃｏｄｅ変化したときに発振周波数Ｆｃを１３ＭＨｚ変化させるゲインが必要である。この場合、ｄＦＤＣＯの値は、２６０（１３ＭＨｚ／５０ｋＨｚ）となる。なお、リファレンス周波数Ｆｒｅｆを１／ｎにしているのは、ループフィルタ３０からのゲインを、等価的にするためである。このように、入力セレクタ１３は、セレクト値に対応する係数を切り替えて乗算器４０に出力する。乗算器４０は、フィルタ部１５１からの規格化制御値（出力信号）ＮＴＷに、入力セレクタ１３からの係数を乗算した発振器制御値ＯＴＷを出力する。出力セレクタ４２は、リファレンス周波数Ｆｒｅｆに同期して、乗算器４０からの発振器制御値ＯＴＷ１〜ＯＴＷｎを出力する。
【００２５】
発振周波数信号生成部１５３は、複数の発振器（一のディジタル制御発振器）５０−１〜発振器（他のディジタル制御発振器）５０−ｎで構成されている。
【００２６】
位相データ出力部１５４は、複数の位相データ出力部１００−１〜１００ｎと、入力セレクタ（位相データ切替部）１４を有している。位相データ出力部１００−１〜１００−ｎは、図１に示した位相データ出力部１５４に相当し、カウント値と位相差との加算値である位相データを出力する。入力セレクタ１４は、セレクト値１〜ｎに対応する位相データを切り替えて、所望の位相データを加算器２０に出力する。
【００２７】
図３は、各入力セレクタの動作を説明するための図であり、入力される信号が３系統の例を示している。各入力セレクタは、セレクト値１〜ｎに対応する信号Ｚを出力する。例えば、セレクト値が「１」の場合、入力ノード「Ａ」の値「Ａ１」が出力される。
【００２８】
図４は、出力セレクタの動作を説明するための図である。各出力セレクタは、リファレンス周波数ＦｒｅｆがＨのときに、セレクト値１〜ｎに対応する出力ノードＺ1〜Ｚ３の値を更新するデータ保持機能である。例えば、リファレンス周波数ＦｒｅｆがＨ且つセレクト値が「１」になった場合、に対応する出力ノード「Ｚ１」の値は、入力信号ＡのデータＮ１に更新され、保持される。
【００２９】
以下、図２の半導体集積回路２００の動作を説明する。積分処理部１５０において、積分器１０−１〜１０−ｎで積分された周波数設定データＦｃｗ１〜Ｆｃｗｎの各積分値は、入力セレクタ１１で時分割され加算器２０に出力される。
位相データ出力部１５４において、位相データ出力部１００−１〜１００−ｎからの各位相データは、入力セレクタ１４で時分割され加算器２０に出力される。
加算器２０において、位相データから積分値を減算して得られた差分値は、フィルタ部１５１に出力される。
【００３０】
フィルタ部１５１において、差分値は、フィルタリングされ規格化制御値ＮＴＷとしてゲイン調整部１５２に出力される。
ゲイン調整部１５２において、規格化制御値ＮＴＷは、入力セレクタ１３からの係数が乗算され、発振器制御値ＯＴＷ１〜ＯＴＷｎとして発振器５０−１〜５０−ｎに振り分けられる。発振器５０−１〜５０−ｎは、互いに相関のない発振周波数Ｆｃ１〜Ｆｃｎを出力する。
【００３１】
このように、本発明の半導体集積回路２００は、複数系統のＡＤＰＬＬにおいて、フィルタ部１５１およびゲイン調整部１５２を共通化し、出力のタイミングを制御することにより互いに相関のない複数の発振周波数Ｆｃ１〜Ｆｃｎを出力可能である。
【００３２】
図５は、リタイミング部を含む半導体集積回路の構成図であり、図６は、リタイミング部の構成図である。以下、図２の半導体集積回路２００と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
【００３３】
図５の半導体集積回路２０１は、積分処理部１５０と、加算器２０と、フィルタ部１５１と、ゲイン調整部１５２と、発振周波数信号生成部１５３と、位相データ出力部１５４と、セレクタカウンタ１３０を有している。図５の発振周波数信号生成部１５３は、図６のリタイミング部４４を複数有している。各リタイミング部４４−１〜４４−ｎは、リファレンス周波数Ｆｒｅｆを発振周波数Ｆｃ１〜Ｆｃｎに同期させて、発振器５０−１〜５０−ｎに入力される発振器制御値ＯＴＷ１〜ＯＴＷｎのタイミングを調整する。
【００３４】
図６のリタイミング部４４は、図２の各リタイミング部４４−１〜４４−ｎと同等であり、ＦＦ７３およびＦＦ７４を有している。ＦＦ７３は、データ端子Ｄにリファレンス周波数Ｆｒｅｆが入力され、クロック端子に発振周波数Ｆｃが入力され、出力端子Ｑから発振周波数Ｆｃに同期したクロック信号が出力される。ＦＦ７４は、データ端子Ｄに乗算器４０からの発振器制御値ＯＴＷが入力され、クロック端子にＦＦ７３からのクロック信号が入力され、出力端子Ｑからクロック信号に同期した信号（リタイミングＯＴＷ）が出力される。リタイミング部４４は、リファレンス周波数Ｆｒｅｆを発振周波数Ｆｃに同期させて、発振器５０に入力される発振器制御値ＯＴＷのタイミングを調整する。
【００３５】
以下、図５の半導体集積回路２０１の動作を説明する。積分処理部１５０において、積分器１０−１〜１０−ｎで積分された周波数設定データＦｃｗ１〜Ｆｃｗｎの各積分値は、入力セレクタ１１で時分割され加算器２０に出力される。
位相データ出力部１５４において、位相データ出力部１００−１〜１００−ｎからの各位相データは、入力セレクタ１４で時分割され加算器２０に出力される。
加算器２０において、位相データから積分値を減算して得られた差分値は、フィルタ部１５１に出力される。
【００３６】
フィルタ部１５１において、差分値は、フィルタリングされて規格化制御値ＮＴＷとしてゲイン調整部１５２に出力される。
ゲイン調整部１５２において、規格化制御値ＮＴＷは、入力セレクタ１３からの係数が乗算され、発振器制御値ＯＴＷ１〜ＯＴＷｎとしてリタイミング部４４−１〜４４−ｎに振り分けられる。
発振周波数信号生成部１５３において、発振器制御値ＯＴＷ１〜ＯＴＷｎは、リタイミング部４４−１〜４４−ｎによって調整される。発振器５０−１〜５０−ｎは、互いに相関のない発振周波数Ｆｃ１〜Ｆｃｎを出力する。
【００３７】
このように、図５の半導体集積回路２０１は、複数系統のＡＤＰＬＬにおいて、フィルタ部１５１およびゲイン調整部１５２を共通化し、出力のタイミングを制御することにより互いに相関のない複数の発振周波数Ｆｃ１〜Ｆｃｎを出力可能である。また、半導体集積回路２０１は、リタイミング部４４−１〜４４−ｎを有することにより、発振器５０−１〜５０−ｎに入力される発振器制御値ＯＴＷ１〜ＯＴＷｎのタイミングを調整することができる。その結果、互いに相関のない複数の発振周波数Ｆｃ１〜Ｆｃｎを精度よく出力することが可能である。
【００３８】
図７は、図５のクロック系のリタイミングを制御する半導体集積回路の構成図である。以下、図５の半導体集積回路２０１と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
【００３９】
図７の半導体集積回路２０２は、積分処理部１５０と、加算器２０と、フィルタ部１５１と、ゲイン調整部１５２と、発振周波数信号生成部１５３と、位相データ出力部１５４と、セレクタカウンタ１３０と、入力セレクタ１５と、ＦＦ７１を有している。図５の半導体集積回路２０１と異なる点は、入力セレクタ１５およびＦＦ７１が追加され、このＦＦ７１からの出力が、セレクタカウンタ１３０、フィルタ部１５１、およびゲイン調整部１５２に入力されている点である。
【００４０】
入力セレクタ１５は、セレクト値１〜ｎに対応する発振信号を切り替えてＦＦ７１に出力する。ＦＦ７１は、データ端子Ｄにリファレンス周波数Ｆｒｅｆが入力され、クロック端子に入力セレクタ１５からの信号が入力され、入力セレクタ１５からの信号に同期したリファレンス周波数Ｆｒｅｆが出力端子Ｑから出力される。ＦＦ７１の出力は、セレクタカウンタ１３０と、出力セレクタ４３と、出力セレクタ４２に入力される。このように、入力セレクタ１５からの信号でリファレンス周波数Ｆｒｅｆをリタイミングすることで、セレクタカウンタ１３０、出力セレクタ４３、および出力セレクタ４２に入力されるリファレンス周波数Ｆｒｅｆのタイミングを調整することができる。
【００４１】
以下、図７の半導体集積回路２０２の動作を説明する。積分処理部１５０において、積分器１０−１〜１０−ｎで積分された周波数設定データＦｃｗ１〜Ｆｃｗｎの各積分値は、ＦＦ７１からのリファレンス周波数Ｆｒｅｆに同期して時分割され、加算器２０に出力される。
位相データ出力部１５４において、位相データ出力部１００−１〜１００−ｎからの各位相データは、入力セレクタ１４で時分割され加算器２０に出力される。
【００４２】
加算器２０において、位相データから積分値を減算して得られた差分値は、フィルタ部１５１に出力される。フィルタ部１５１において、差分値は、フィルタリングされて規格化制御値ＮＴＷとしてゲイン調整部１５２に出力される。
ゲイン調整部１５２において、規格化制御値ＮＴＷは、入力セレクタ１３からの係数が乗算され、発振器制御値ＯＴＷ１〜ＯＴＷｎとして発振器５０−１〜５０−ｎに振り分けられる。発振器５０−１〜５０−ｎは、発振器制御値ＯＴＷ１〜ＯＴＷｎによって、互いに相関のない発振周波数Ｆｃ１〜Ｆｃｎを出力する。
【００４３】
このように、図７の半導体集積回路２０２は、複数系統のＡＤＰＬＬにおいて、フィルタ部１５１およびゲイン調整部１５２を共通化し、出力のタイミングを制御することにより互いに相関のない複数の発振周波数Ｆｃ１〜Ｆｃｎを出力可能である。また、半導体集積回路２０２は、入力セレクタ１５からの信号でリファレンス周波数ＦｒｅｆをリタイミングするＦＦ７１を有するので、セレクタカウンタ１３０、出力セレクタ４３、および出力セレクタ４２に入力されるリファレンス周波数Ｆｒｅｆのタイミングを調整することができる。その結果、互いに相関のない複数の発振周波数Ｆｃを精度よく出力することが可能である。
【００４４】
なお、半導体集積回路２０２は、リタイミング部４４が省略されているが、図５の半導体集積回路２０１のようにリタイミング部４４を含む構成であってもよい。従って、発振器５０−１〜５０−ｎに入力される発振器制御値ＯＴＷ１〜ＯＴＷｎのタイミングを精度よく調整することができる。その結果、互いに相関のない複数の発振周波数Ｆｃ１〜Ｆｃｎを、より精度よく出力することが可能である。
【００４５】
図８は、図７の半導体集積回路のゲイン調整が不要な場合の構成図である。以下、図７の半導体集積回路２０２と同一部分には同一符号を付してその説明を省略する。
【００４６】
以下、図８の半導体集積回路２０３の動作を説明する。積分処理部１５０において、積分器１０−１〜１０−ｎで積分された周波数設定データＦｃｗ１〜Ｆｃｗｎの各積分値は、ＦＦ７１からのリファレンス周波数Ｆｒｅｆに同期して時分割され、加算器２０に出力される。
位相データ出力部１５４において、位相データ出力部１００−１〜１００−ｎからの各位相データは、入力セレクタ１４で時分割され加算器２０に出力される。
【００４７】
加算器２０において、位相データから積分値を減算して得られた差分値は、フィルタ部１５１に出力される。フィルタ部１５１において、差分値は、フィルタリングされて規格化制御値ＮＴＷとしてゲイン調整部１５２に出力される。
ゲイン調整部１５２において、規格化制御値ＮＴＷは、所定の係数が乗算され、発振器制御値ＯＴＷ１〜ＯＴＷｎとして発振器５０−１〜５０−ｎに振り分けられる。発振器５０−１〜５０−ｎは、発振器制御値ＯＴＷ１〜ＯＴＷｎによって、互いに相関のない発振周波数Ｆｃ１〜Ｆｃｎを出力する。
【００４８】
このように、図８の半導体集積回路２０３は、複数系統のＡＤＰＬＬにおいて、フィルタ部１５１およびゲイン調整部１５２を共通化し、出力のタイミングを制御することにより互いに相関のない複数の発振周波数Ｆｃ１〜Ｆｃｎを出力可能である。また、半導体集積回路２０３は、入力セレクタ１５からの信号でリファレンス周波数ＦｒｅｆをリタイミングするＦＦ７１を有するので、セレクタカウンタ１３０、出力セレクタ４３、および出力セレクタ４２に入力されるリファレンス周波数Ｆｒｅｆのタイミングを調整することができる。その結果、互いに相関のない複数の発振周波数Ｆｃを精度よく出力することが可能である。また、半導体集積回路２０３は、ゲイン調整が不要なので、乗算器４０のゲインを調整するための演算処理が軽減され、その結果、発振周波数Ｆｃを高めることが可能である。
【００４９】
なお、半導体集積回路２０３は、リタイミング部４４が省略されているが、図５の半導体集積回路２０１と同様に、リタイミング部４４を含む構成であってもよい。このように構成すれば、発振器５０−１〜５０−ｎに入力される発振器制御値ＯＴＷ１〜ＯＴＷｎのタイミングを精度よく調整することができる。その結果、互いに相関のない複数の発振周波数Ｆｃ１〜Ｆｃｎを、精度よく出力することが可能である。
【００５０】
以上に説明したように、第１の実施の形態にかかる半導体集積回路２００〜２０３は、ＴＤＣ６０と重複する演算部とを共通化することで、基本となるＡＤＰＬＬを用いて複数の発振器５０からの位相データを時分割処理するようにしたので、半導体集積回路の面積の増大を最小限に抑えつつ、複数の相関のない出力周波数を得ることが可能である。
【００５１】
（第２の実施の形態）
図９は、本発明の第２の実施の形態にかかる半導体集積回路の構成図である。図９の半導体集積回路２０６は、２系統のＡＤＰＬＬにおける位相データ出力部のＴＤＣを共通化したものである。図９の半導体集積回路２０６は、積分処理部１５０と、加算器２０と、フィルタ部１５１と、ゲイン調整部１５２と、発振周波数信号生成部１５３と、位相データ出力部１００とを有して構成されている。
【００５２】
発振周波数信号生成部１５３は、発振器制御値ＯＴＷ１（第１の発振器制御値）によって第１の発振信号の発振周波数Ｆｃ１が制御される発振器５０ａ（第１のディジタル制御発振器）と、発振器制御値ＯＴＷ２（第２の発振器制御値）によって第２の発振信号の発振周波数Ｆｃ１が制御される発振器５０ｂ（第２のディジタル制御発振器）と、を有する。
【００５３】
フィルタ部１５１は、第１の位相データと第１の積分値との差分値をリファレンス周波数Ｆｒｅｆに同期してフィルタリングすると共に、第２の位相データと第２の積分値との差分値をリファレンス周波数Ｆｒｅｆに同期してフィルタリングする。
【００５４】
ゲイン調整部１５２は、乗算器４０と、入力セレクタ１３と、ＦＦ７５ａ、７５ｂを有し、フィルタ部１５１からの出力信号に第１の係数を乗算した値を発振器制御値ＯＴＷ１として発振器５０ａに出力すると共に、フィルタ部１５１からの出力信号に第２の係数を乗算した値を発振器制御値ＯＴＷ２として発振器５０ｂに出力する。
【００５５】
位相データ出力部１００は、第１の処理部１５５と、第２の処理部１５６と、加算器（第２の乗算器）９０を有し、第１の発振信号の波数をカウントした第１のカウント値ＣＰＩ１と、第２の発振信号の波数をカウントした第２のカウント値ＣＰＩ２と、第１の発振信号および第２の発振信号の発振信号に基づく第３の発振周波数Ｆｃとリファレンス周波数Ｆｒｅｆとの位相差と、の加算値である位相データを出力する。
【００５６】
半導体集積回路２０６は、発振器５０ａ、５０ｂからの発振周波数Ｆｃ１、Ｆｃ２に対して、ＴＤＣ６０が共通化されている。
【００５７】
第１の処理部１５５において、ＦＦ７３は、リファレンス周波数Ｆｒｅｆに基づいて、第１の基準信号Ｄ２ＣＫＸをＮＯＴ回路１４０に出力する。ＮＯＴ回路１４０の出力である第２の基準信号Ｄ２ＣＫは、ＦＦ７４のデータ端子Ｄに入力される。ＦＦ７４のクロック端子には、ＮＯＴ回路１４１で反転されたリファレンス周波数Ｆｒｅｆが入力される。ＦＦ７４は、反転されたリファレンス周波数Ｆｒｅｆに基づいて、第３の基準信号Ｄ２ＣＫＮを出力する。
【００５８】
ＡＮＤ回路１４２には、発振周波数Ｆｃ１と第３の基準信号Ｄ２ＣＫＮとが入力される。ＡＮＤ回路１４３には、発振周波数Ｆｃ２が入力されるとともに、第３の基準信号Ｄ２ＣＫＮが反転入力される。ＡＮＤ回路１４２、１４３の出力は、ＯＲ回路１４４に入力され、ＯＲ回路１４４は、何れかを発振周波数ＦｃとしてＴＤＣ６０に出力する。
【００５９】
ＴＤＣ６０は、リファレンス周波数Ｆｒｅｆと、ＯＲ回路１４４からの発振周波数Ｆｃと、の位相差ΔΦを信号ＣＰＦとして出力する。
【００６０】
第２の処理部１５６は、カウンタ８０ａ（第１のカウンタ）と、カウンタ８０ｂ（第２のカウンタ）と、ＦＦ７０ａと、ＦＦ７０ｂと、入力セレクタ（カウント値切替部）１６と、を有して構成されている。ＦＦ７０ａは、データ端子ＤにＦＦ７３からの第１の基準信号Ｄ２ＣＫＸが入力され、クロック端子にＦｃ１が入力され、出力端子ＱからＦｃ１に同期しリファレンス信号が出力される。カウンタ８０ａは、発振周波数Ｆｃ１の波数をカウントし、ＦＦ７０ａからのリファレンス信号に同期して第１のカウント値ＣＰＩ１を出力する。
【００６１】
ＦＦ７０ｂは、データ端子ＤにＮＯＴ回路１４０からの第２の基準信号Ｄ２ＣＫが入力され、クロック端子に発振周波数Ｆｃ２が入力され、出力端子Ｑから発振周波数Ｆｃ２に同期しリファレンス信号が出力される。カウンタ８０ｂは、発振周波数Ｆｃ２の波数をカウントし、ＦＦ７０ｂからのリファレンス信号に同期して第２のカウント値ＣＰＩ２を出力する。
【００６２】
入力セレクタ１６は、セレクト値（第２の基準信号Ｄ２ＣＫ）に対応し、第１のカウント値ＣＰＩ１または第２のカウント値ＣＰＩ２に切り替えて、時分割されたカウント値を加算器９０に出力する。加算器９０は、入力セレクタ１６からのカウント値と、ＴＤＣ６０からの位相差とを加算した位相データを出力する。
【００６３】
ゲイン調整部１５２において、ＦＦ７５ａは、データ端子Ｄに乗算器４０からの出力が入力され、クロック端子に第２の基準信号Ｄ２ＣＫが入力され、出力端子ＷからＤ２ＣＫに同期した発振器制御値ＯＴＷ１が出力される。
【００６４】
ＦＦ７５ｂは、データ端子Ｄに乗算器４０からの出力が入力され、クロック端子に第１の基準信号Ｄ２ＣＫＸが入力され、出力端子ＱからＤ２ＣＫＸに同期した発振器制御値ＯＴＷ２が出力される。
【００６５】
図１０は、図９のＡＤＰＬＬのタイミングチャートである。以下、図１０を用いて図９の半導体集積回路２０６の動作を説明する。積分処理部１５０において、周波数設定データＦｃｗ１（第１の発振器制御値）を第１の基準信号Ｄ２ＣＫＸで同期して得られた積分値と、周波数設定データＦｃｗ２（第２の発振器制御値）を第２の基準信号Ｄ２ＣＫで同期して得られた積分値は、入力セレクタによって時分割され、加算器２０に出力される。
【００６６】
第１の処理部１５５において、図１０に示すように、リファレンス周波数ＦｒｅｆがＨ、ＦＦ１４１の出力がＬ、ＦＦ７３の出力Ｄ２ＣＫＸがＬ、ＮＯＴ回路１４０の出力Ｄ２ＣＫがＨであるときに、リファレンス周波数ＦｒｅｆがＬに変化すると、ＦＦ７４の出力Ｄ２ＣＫＮがＨとなるため、ＯＲ回路１４４からの発振周波数は、Ｆｃ１となる。また、リファレンス周波数ＦｒｅｆがＨ、ＦＦ１４１の出力がＬ、ＦＦ７３の出力Ｄ２ＣＫＸがＨ、ＮＯＴ回路１４０の出力Ｄ２ＣＫがＬであるときに、リファレンス周波数ＦｒｅｆがＬに変化すると、ＦＦ７４の出力Ｄ２ＣＫＮがＬとなるため、ＯＲ回路１４４からの発振周波数は、Ｆｃ２となる。
【００６７】
第２の処理部１５６において、カウンタ８０ａによってＤ２ＣＫＸの周期で第１のカウント値ＣＰＩ１−１〜ＣＰＩ１−４が出力され、カウンタ８０ｂによってＤ２ＣＫの周期で第２のカウント値ＣＰＩ２−１〜ＣＰＩ２−４が出力される。第１のカウント値ＣＰＩ１および第２のカウント値ＣＰＩ２は、入力セレクタ１６によって、第１の処理部１５５からのセレクト値（第２の基準信号Ｄ２ＣＫ）に応じて加算器９０に出力される。
【００６８】
入力セレクタ１５からのカウント値は、加算器９０によって位相差ΔΦと加算され位相データとして加算器２０に出力される。
加算器２０において、位相データから積分値を減算して得られた差分値は、フィルタ部１５１に出力される。
フィルタ部１５１において、差分値は、フィルタリングされて規格化制御値ＮＴＷとしてゲイン調整部１５２に出力される。
【００６９】
ゲイン調整部１５２において、規格化制御値ＮＴＷは、入力セレクタ１３からの係数が乗算されＦＦ７５ａおよびＦＦ７５ｂに振り分けられる。規格化制御値ＮＴＷは、ＦＦ７５ａによって、Ｄ２ＣＫに同期した発振器制御値ＯＴＷ１として発振器５０ａに出力される。また、規格化制御値ＮＴＷは、ＦＦ７５ｂによって、Ｄ２ＣＫＸに同期した発振器制御値ＯＴＷ２として発振器５０ｂに出力される。発振器５０ａ、５０ｂは、相関のない発振周波数Ｆｃ１、Ｆｃ２を出力する。
【００７０】
このように、図９の半導体集積回路２０６は、フィルタ部１５１と、ゲイン調整部１５２と、ＴＤＣ６０とが共通化され、相関のない発振周波数Ｆｃ１、Ｆｃ２を出力可能である。ＴＤＣ６０が共通化されているため、半導体集積回路２０４および半導体集積回路２０５に比べて、更なる小型化を実現可能である。
【００７１】
（第３の実施の形態）
第３の実施の形態にかかる半導体集積回路２０７は、２系統のＡＤＰＬＬを形成し、一方の系は変調動作を行い、他方の系は一定周波数を出力するように構成されている。以下、第１の実施の形態および第２の実施の形態にかかる半導体集積回路２００〜２０６と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
【００７２】
図１１は、本発明の第３の実施の形態にかかる半導体集積回路の構成図である。図１１の半導体集積回路２０７は、乗算器９０と、加算器２０、２３、２４と、積分処理部１５０と、フィルタ部１５１と、ゲイン調整部１５２と、発振周波数信号生成部１５３と、位相データ出力部１５４と、セレクタカウンタ１３０を有している。半導体集積回路２０７は、発振周波数Ｆｃ１、Ｆｃ２を出力可能に構成され、乗算器９０と、加算器２３と、加算器２４とが追加されている。
【００７３】
位相データ出力部１５４は、第１の発振信号の波数をカウントしたカウント値と、第１の発信信号の発振周波数Ｆｃ１とリファレンス周波数Ｆｒｅｆ（基準周波数）との位相差と、の加算値である第１の位相データを出力するとともに、第２の発振信号の波数をカウントしたカウント値と、第２の発振信号の発振周波数Ｆｃ２とリファレンス周波数Ｆｒｅｆ（基準周波数）との位相差と、の加算値である第２の位相データを出力する。
【００７４】
積分処理部１５０は、リファレンス周波数Ｆｒｅｆに同期して加算器２３からの出力の第１の積分値を出力する積分器１０ａと、リファレンス周波数Ｆｒｅｆに同期して第２の周波数設定データＦｃｗ２の第２の積分値を出力する積分器１０ｂと、を有する。
【００７５】
乗算器９０は、変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）に、所定の係数を乗算した値を出力する。加算器２３は、例えば、周波数設定データＦｃｗ１に変調周波数データを加算した値を積分器１０ａに出力する。加算器２４は、ループフィルタ３０の出力に乗算器９０からの出力を加算し、ゲイン調整部１５２に出力する。
【００７６】
以下、図１１の半導体集積回路２０７の動作を説明する。積分処理部１５０において、積分器１０ａ、１０ｂで積分された積分値は、リファレンス周波数Ｆｒｅｆに同期して時分割され、加算器２０に出力される。
位相データ出力部１５４において、位相データ出力部１００ａ、１００ｂからの各位相データは、入力セレクタ１４で時分割され加算器２０に出力される。
【００７７】
加算器２０において、位相データから積分値を減算して得られた差分値は、フィルタ部１５１に出力される。フィルタ部１５１において、差分値は、フィルタリングされて規格化制御値ＮＴＷとして加算器２４に出力される。
加算器２４において、ループフィルタ３０の出力に乗算器９０からの出力が加算され、ゲイン調整部１５２に出力される。
【００７８】
ゲイン調整部１５２において、規格化制御値ＮＴＷは、所定の係数が乗算され、出力セレクタ４２によって発振器制御値ＯＴＷ１、ＯＴＷ２としてリタイミング部４４ａ、４４ｂに振り分けられる。
【００７９】
発振周波数信号生成部１５３において、発振器制御値ＯＴＷ１、ＯＴＷ２は、リタイミング部４４ａ、４４ｂによって調整され、発振器５０ａ、５０ｂは、互いに相関のない発振周波数Ｆｃ１〜Ｆｃｎを出力する。
【００８０】
なお、本実施の形態では、加算器２３、加算器２４、および乗算器９０を、位相データ出力部を２つ備えた半導体集積回路に適用した場合の構成例であるが、これに限定されるものではなく、図９の半導体集積回路２０６に、加算器２３、加算器２４、および乗算器９０を適用することも可能である。
【００８１】
以上に説明したように、本実施の形態にかかる半導体集積回路２０７は、２系統のＡＤＰＬＬにおいて、フィルタ部１５１およびゲイン調整部１５２を共通化し、乗算器９０、加算器２３、および加算器２４を有するように構成されているため、一方の系（例えば、発振器５０ａのループ）では周波数変調動作し、他方の系（例えば、発振器５０ｂのループ）からは一定周波数を出力することが可能である。その結果、異なる系を備えるようにしたので、第２の実施の形態の効果に加えて、一方の系を周波数変調しつつ他方の系を一定周波数で発振することが可能となる。
【符号の説明】
【００８２】
１０、８１  積分器、１１  入力セレクタ（積分値切替部）、１３  入力セレクタ（係数切替部）、１４  入力セレクタ（位相データ切替部）、１５  入力セレクタ、１６  入力セレクタ（カウント値切替部）、２０、２１、２３、２４  加算器、３０  ループフィルタ、３１  演算部、４０  乗算器（第１の乗算器）、４２  出力セレクタ（制御値分離部）、４３  出力セレクタ（制御値分離部）、４４  リタイミング部（発振器制御値調整部）、５０  ディジタル制御発振器、６０  ＴＤＣ、７０、７１、７３、７４、７５  フリップフロップ、８０  カウンタ、９０  乗算器（第２の乗算器）、１００  位相データ出力部、１３０  セレクタカウンタ、１４０、１４１  ＮＯＴ回路、１４２、１４３  ＡＮＤ回路、１４４  ＯＲ回路、１５０  積分処理部、１５１  フィルタ部、１５２  ゲイン調整部、１５３  発振周波数信号生成部、１５４  位相データ出力部、１５５  第１の処理部、１５６  第２の処理部、１９０  ＡＤＰＬＬ、２００、２０１、２０２、２０３、２０４、２０５、２０６、２０７  半導体集積回路、Ｄ２ＣＫＸ  第１の基準信号、Ｄ２ＣＫ  第２の基準信号、Ｄ２ＣＫＮ  第３の基準信号、Ｆｃ  発振周波数、Ｆｃｗ  周波数設定データ、Ｆｒｅｆ  リファレンス周波数（基準周波数）、ＮＴＷ  規格化制御値、ＯＴＷ  発振器制御値
【図１】
2011188114.tif 000003
【図２】
2011188114.tif 000004
【図３】
2011188114.tif 000005
【図４】
2011188114.tif 000006
【図５】
2011188114.tif 000007
【図６】
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【図７】
2011188114.tif 000009
【図８】
2011188114.tif 000010
【図９】
2011188114.tif 000011
【図１０】
2011188114.tif 000012
【図１１】
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