(57)【要約】【課題】信頼性が改善される不揮発性メモリ装置のプログラム方法を提供する。【解決手段】不揮発性メモリ装置は基板及び基板と交互する方向に積層された複数のメモリセルを含む。不揮発性メモリ装置のプログラム方法は選択された少なくとも１つのビットラインに第１正電圧を印加する段階、非選択された少なくとも１つのビットラインに第２正電圧を印加する段階、選択されたストリング選択ラインに第３正電圧を印加する段階、非選択されたストリング選択ラインに第４正電圧を印加する段階、そしてワードライン等にプログラム動作電圧を印加する段階を含む。【選択図】      図９
2011170956.tif 000002
【特許請求の範囲】
【請求項１】
基板及び前記基板と交互する方向に積層される複数のメモリセルを含む不揮発性メモリ装置のプログラム方法に於いて、
選択された少なくとも１つのビットラインに第１正電圧を印加し、
非選択された少なくとも１つのビットラインに第２正電圧を印加し、
選択されたストリング選択ラインに第３正電圧を印加し、
非選択されたストリング選択ラインに第４正電圧を印加し、
ワードラインにプログラム動作電圧を印加することを含み、
前記第１乃至第３電圧は正電圧であることを特徴とするプログラム方法。
【請求項２】
前記第１電圧は前記第２電圧より低いレベルを有し、
前記第３電圧は前記第４電圧より高いレベルを有し、
前記第４電圧は前記第１電圧より低いレベルを有することを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記第２電圧は電源電圧であることを特徴とする請求項１記載のブログラム方法。
【請求項４】
前記選択されたビットラインはプログラムされるメモリセルに対応することを特徴とする請求項１記載のプログラム方法。
【請求項５】
前記非選択されたビットラインはプログラム禁止されるメモリセルに対応することを特徴とする請求項１記載のプログラム方法。
【請求項６】
前記複数のメモリセルのグループは各々ナンドストリングを構成し、
前記ワードラインに前記プログラム動作を印加することは、
前記選択されたビットラインを共有するナンドストリング及び前記非選択されたビットラインを共有する複数のナンドストリングにプログラム動作電圧を印加することを含むことを特徴とする請求項１記載のプログラム方法。
【請求項７】
前記第３電圧は電源電圧であることを特徴とする請求項１記載のプログラム方法。
【請求項８】
前記基板から同一の高さに位置するメモリセルに接続されるワードラインの中の一部のワードラインは、共通に接続され、
前記プログラム動作電圧は、前記共通に接続されたワードラインに印加されることを特徴とする請求項１に記載のプログラム方法。
【請求項９】
前記第４電圧は、正電圧であることを特徴とする請求項１記載のプログラム方法。
【請求項１０】
前記第４電圧は、前記第３正電圧より低いレベルを有することを特徴とする請求項９に記載のプログラム方法。
【請求項１１】
前記第１電圧は、前記第２正電圧より低いレベルを有することを特徴とする請求項９に記載のプログラム方法。
【請求項１２】
前記第１電圧は、前記第４正電圧と同一のレベルを有することを特徴とする請求項９に記載のプログラム方法。
【請求項１３】
前記非選択されたストリング選択ラインに前記第４正電圧を印加した後に、前記非選択されたストリング選択ラインに接地電圧を印加することを特徴とする請求項９に記載のプログラム方法。
【請求項１４】
前記プログラム動作電圧は、前記非選択されたストリング選択ラインに接地電圧が印加された後に、前記ワードラインに印加されることを特徴とする請求項１３に記載のプログラム方法。
【請求項１５】
前記第４電圧は、前記第３電圧と同一のレベルを有することを特徴とする請求項１３記載のプログラム方法。
【請求項１６】
前記非選択されたストリング選択ラインに前記第４正電圧が印加されるとき、
前記選択されたビットラインに前記第１正電圧より低いレベルを有する第５正電圧を印加することを特徴とする請求項１３に記載のプログラム方法。
【請求項１７】
前記第５電圧は正のレベルを有することを特徴とする請求項１６記載のプログラム方法。
【請求項１８】
前記第１正電圧は前記第２正電圧と同一のレベルを有することを特徴とする請求項１６記載のプログラム方法。
【請求項１９】
前記第１正電圧は、前記第３正電圧より低いレベルを有することを特徴とする請求項１３に記載のプログラム方法。
【請求項２０】
選択されたメモリセルのチャンネル電圧は、前記プログラム動作電圧が印加される間に正電圧に形成されることを特徴とする請求項１記載のプログラム方法。
【請求項２１】
基板及び前記基板と交互する方向に積層される複数のメモリセルを含むメモリセルアレイと、
ビットラインを通じて前記メモリセルアレイに接続される読み出し及び書き込み回路を含み、
プログラム動作の際に、前記読み出し及び書き込み回路は、プログラムされるメモリセルに対応するビットラインの正電圧を印加するように構成されることを特徴とする不揮発性メモリ装置。
【請求項２２】
プログラム動作の際に、前記読み出し及び書き込み回路は、プログラム禁止されたメモリセルに対応するビットラインに第２正電圧を印加するように構成されることを特徴とする請求項２１記載の不揮発性メモリ装置。
【請求項２３】
前記正電圧は前記第２正電圧より低いレベルを有することを特徴とする請求項２２記載の不揮発性メモリ装置。
【請求項２４】
前記複数のメモリセルのグループは各々ナンドストリングを構成し、
前記ビットラインの各々は前記ナンドストリングの内少なくても２つと接続され、
プログラム動作の際に、前記少なくても２つのナンドストリングに接続されたワードラインにプログラム動作電圧を伝送するように構成されるデコーダをさらに含むことを特徴とする請求項２１記載の不揮発性メモリ装置。
【請求項２５】
前記プログラム動作電圧は選択ワードラインに伝送されるプログラム電圧及び非選択ワードラインに伝送されるパス電圧を含むことを特徴とする請求項２４記載の不揮発性メモリ装置。
【請求項２６】
各ナンドストリングは前記基板と交互する方向に延長され、前記ビットラインの内対応するビットラインに接続されることを特徴とする請求項２４記載の不揮発性メモリ装置。
【請求項２７】
前記読み出し及び書き込み回路は前記ビットラインに各々対応するページバッファを含み、
各ページバッファは、
プログラム動作の際に、書き込みデータを受信及び貯蔵するように構成されるラッチと、
前記ラッチに貯蔵された書き込みデータがプログラムデータの場合、対応するビットラインを前記正電圧にセットアップするように構成されるバイアス回路を含むことを特徴とする請求項２１記載の不揮発性メモリ装置。
【請求項２８】
前記バイアス回路は第１及び第２トランジスタを含み、
前記第１トランジスタのゲートノードは前記ラッチに接続され、前記トランジスタの第１ノードは基準電圧を提供され、前記トランジスタの第２ノードは前記第２トランジスタのゲートノードに接続され、
前記第２トランジスタの第１ノードは電源電圧を提供され、前記第２トランジスタの第２ノードは前記対応するビットラインに接続されることを特徴とする請求項２７記載の不揮発性メモリ装置。
【請求項２９】
前記バイアス回路は、前記第２トランジスタの前記第２ノード及び前記対応するビットラインの間に接続される第３トランジスタをさらに含み、
前記第３トランジスタはプログラム動作信号に応答して前記第２トランジスタの前記第２ノード及び前記対応するビットラインを電気的に接続することを特徴とする請求項２８記載の不揮発性メモリ装置。
【請求項３０】
ワードライン及び選択ラインを通じて前記メモリセルアレイに接続されるデコーダをさらに含み、
プログラム動作の際に、前記読み出し及び書き込み回路は、選択されたビットラインに第１正電圧を印加し、非選択されたビットラインに第２正電圧を印加するように構成され、
プログラム動作の際に、前記デコーダは、前記選択ラインの中の選択された選択ラインに第３正電圧を印加し、非選択された選択ラインに第４正電圧を印加し、前記ワードラインにプログラム動作電圧を印加するように構成されることを特徴とする請求項２１記載の不揮発性メモリ装置。
【請求項３１】
プログラム動作の際に、前記アドレスデコーダは前記非選択された選択ラインに前記第４正電圧を印加する後、接地電圧を印加するように構成されることを特徴とする請求項３０記載の不揮発性メモリ装置。
【請求項３２】
不揮発性メモリ装置と、
前記不揮発性メモリ装置を制御するように構成されるコントローラを含み、
前記不揮発性メモリ装置は、
基板及び前記基板と交互する方向に積層される複数のメモリセルを含むメモリセルアレイと、
ビットラインを通じて前記メモリセルアレイに接続される読み出し及び書き込み回路を含み、
プログラム動作の際に、前記読み出し及び書き込み回路はプログラムされるメモリセルに対応するビットラインに正電圧を印加するように構成されることを特徴とするメモリシステム。
【請求項３３】
前記コントローラ及び前記不揮発性メモリ装置は半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成することを特徴とする請求項３２記載のメモリシステム。
【請求項３４】
前記コントローラ及び前記不揮発性メモリ装置は、メモリカードを構成することを特徴とする請求項３２記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリに係り、さらに詳しくは、不揮発性メモリ装置およびそのプログラム方法と、そして、それを含むメモリシステムに関する。
【背景技術】
【０００２】
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、ヒ化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ  ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ  ｐｈｏｓｐｉｄｅ）等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は揮発性メモリ装置（Ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）とに分けられる。
【０００３】
揮発性メモリ装置は電源供給が遮断されると貯蔵しているデータが消去するメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）等がある。不揮発性メモリ装置は電源供給が遮断されても貯蔵しているデータを保持するメモリ装置である。不揮発性メモリ装置はＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）等がある。フラッシュメモリ装置は概ねＮＯＲ型とＮＡＮＤ型とに分けられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公開第２００９−２７９３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は信頼性を有する不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステムを提供することである。
【課題を解決するための手段】
【０００６】
基板及び前記基板と交互する方向に積層される複数のメモリセルを含む本発明の実施形態による不揮発性メモリ装置のプログラム方法において、選択された少なくとも１つのビットラインに第１正電圧を印加し、非選択された少なくとも１つのビットラインに第２正電圧を印加し、選択されたストリング選択ラインに第３正電圧を印加し、非選択されたストリング選択ラインに第４正電圧を印加し、ワードラインにプログラム動作電圧を印加することを含み、前記第１乃至第３電圧は正電圧である。
【０００７】
実施形態として、前記第１電圧は前記第２電圧より低いレベルを有し、前記第３電圧は前記第４電圧より高いレベルを有し、前記第４電圧は前記第１電圧より低いレベルを有する。
実施形態として、前記第２電圧は電源電圧である。
【０００８】
実施形態として、前記選択されたビットラインはプログラムされるメモリセルに対応する。
実施形態として、前記非選択されたビットラインはプログラム禁止されるメモリセルに対応する。
【０００９】
実施形態として、前記複数のメモリセルのグループは各々ナンドストリングを構成し、前記ワードラインに前記プログラム動作を印加することは、前記選択されたビットラインを共有するナンドストリング及び前記非選択されたビットラインを共有する複数のナンドストリングにプログラム動作電圧を印加することを含む。
【００１０】
実施形態として、前記第３電圧は電源電圧である。
実施形態として、前記基板から同一の高さに位置するメモリセルに接続されるワードラインの中の一部のワードラインは共通に接続され、前記プログラム動作電圧は、前記共通に接続されたワードラインに印加される。
【００１１】
実施形態として、前記第４電圧は、正電圧である。
実施形態として、前記第４電圧は、前記第３正電圧より低いレベルを有する。
実施形態として、前記第１電圧は、前記第２正電圧より低いレベルを有する。
実施形態として、前記第１電圧は、前記第４正電圧と同一のレベルを有する。
【００１２】
実施形態として、前記非選択されたストリング選択ラインに前記第４正電圧を印加した後に、前記非選択されたストリング選択ラインに接地電圧を印加することをさらに含む。
実施形態として、前記プログラム動作電圧は、前記非選択されたストリング選択ラインに接地電圧が印加された後に、前記ワードラインに印加される。
【００１３】
実施形態として、前記第４電圧は、前記第３電圧と同一のレベルを有する。
実施形態として、前記非選択されたストリング選択ラインに前記第４正電圧が印加される時、前記選択されたビットラインに前記第１正電圧より低いレベルを有する第５正電圧を印加する。実施形態として、前記第５電圧は正のレベルを有する。
【００１４】
実施形態として、前記第１正電圧は前記第２正電圧と同一のレベルを有する。
実施形態として、前記第１正電圧は、前記第３正電圧より低いレベルを有する。
実施形態として、選択されたメモリセルのチャンネル電圧は、前記プログラム動作電圧が印加される間に正電圧に形成される。
【００１５】
実施形態として、基板及び前記基板と交互する方向に積層される複数のメモリセルを含むメモリセルアレイと、ビットラインを通じて前記メモリセルアレイに接続される読み出し及び書き込み回路を含み、プログラム動作の際に、前記読み出し及び書き込み回路は、プログラムされるメモリセルに対応するビットラインの正電圧を印加するように構成される。
【００１６】
実施形態として、プログラム動作の際に、前記読み出し及び書き込み回路は、プログラム禁止されたメモリセルに対応するビットラインに第２正電圧を印加するように構成される。
実施形態として、前記正電圧は前記第２正電圧より低いレベルを有する。
【００１７】
実施形態として、前記複数のメモリセルのグループは各々ナンドストリングを構成し、前記ビットラインの各々は前記ナンドストリングの内少なくても２つと接続され、プログラム動作の際に、前記少なくても２つのナンドストリングに接続されたワードラインにプログラム動作電圧を伝送するように構成されるデコーダをさらに含む。
【００１８】
実施形態として、前記プログラム動作電圧は選択ワードラインに伝送されるプログラム電圧及び非選択ワードラインに伝送されるパス電圧を含む。
実施形態として、各ナンドストリングは前記基板と交互する方向に延長され、前記ビットラインの内対応するビットラインに接続される。
【００１９】
実施形態として、前記読み出し及び書き込み回路は前記ビットラインに各々対応するページバッファを含み、各ページバッファは、プログラム動作の際に、書き込みデータを受信及び貯蔵するように構成されるラッチと、前記ラッチに貯蔵された書き込みデータがプログラムデータの場合、対応するビットラインを前記正電圧にセットアップするように構成されるバイアス回路を含む。
【００２０】
実施形態として、前記バイアス回路は第１及び第２トランジスタを含み、前記第１トランジスタのゲートノードは前記ラッチに接続され、前記トランジスタの第１ノードは基準電圧を提供され、前記トランジスタの第２ノードは前記第２トランジスタのゲートノードに接続され、前記第２トランジスタの第１ノードは電源電圧を提供され、前記第２トランジスタの第２ノードは前記対応するビットラインに接続される。
【００２１】
実施形態として、前記バイアス回路は、前記第２トランジスタの前記第２ノード及び前記対応するビットラインの間に接続される第３トランジスタをさらに含み、前記第３トランジスタはプログラム動作信号に応答して前記第２トランジスタの前記第２ノード及び前記対応するビットラインを電気的に接続する。
【００２２】
実施形態として、ワードライン及び選択ラインを通じて前記メモリセルアレイに接続されるデコーダをさらに含み、プログラム動作の際に、前記読み出し及び書き込み回路は、選択されたビットラインに第１正電圧を印加し、非選択されたビットラインに第２正電圧を印加するように構成され、プログラム動作の際に、前記デコーダは、前記選択ラインの中の選択された選択ラインに第３正電圧を印加し、非選択された選択ラインに第４正電圧を印加し、前記ワードラインにプログラム動作電圧を印加するように構成される。
【００２３】
実施形態として、プログラム動作の際に、前記アドレスデコーダは前記非選択された選択ラインに前記第４正電圧を印加する後に、接地電圧を印加するように構成される。
本発明の実施形態によるメモリシステムは不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成されるコントローラを含み、前記不揮発性メモリ装置は基板及び前記基板と交互する方向に積層される複数のメモリセルを含むメモリセルアレイと、ビットラインを通じて前記メモリセルアレイに接続される読み出し及び書き込み回路を含み、プログラム動作の際に、前記読み出し及び書き込み回路はプログラムされるメモリセルに対応するビットラインに正電圧を印加するように構成される。
【００２４】
実施形態として、前記コントローラ及び前記不揮発性メモリ装置は半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成する。
実施形態として、前記コントローラ及び前記不揮発性メモリ装置は、メモリカードを構成する。
【発明の効果】
【００２５】
本発明によると、プログラム動作の際に選択ビットラインに正電圧が印加される。従って、チャンネル電圧及びビットライン電圧の差による電流漏れが減少して不揮発性メモリ装置の信頼性が向上する。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施形態による不揮発性メモリ装置を示すブロック図。
【図２】図１のメモリセルアレイを示すブロック図。
【図３】図２のメモリブロックの第１実施形態を示す斜視図。
【図４】図３のメモリブロックのI−I′線による断面図。
【図５】図４のトランジスタの構造を示す断面図。
【図６】図３乃至図５のメモリブロックの等価回路を示す回路図。
【図７】図６のメモリブロックのプログラム電圧条件の第１実施形態を示すテーブル。
【図８】図６のメモリブロックのプログラム電圧条件の第１実施形態の他の例を示すテーブル。
【図９】図１の不揮発性メモリ装置のプログラム方法を示す順序図。
【図１０】図９のプログラム方法による電圧変化を示すタイミング図。
【図１１】図１０の電圧変化に基づくプログラム電圧条件を示すテーブル。
【図１２】図１０の電圧変化に基づくプログラム電圧条件の他の例を示すテーブル。
【図１３】図１の不揮発性メモリ装置のプログラム方法の第２実施形態を示す順序図。
【図１４】図１３のプログラム方法による電圧変化を示すタイミング図。
【図１５】図１４の電圧変化に基づくプログラム電圧条件を示すテーブル。
【図１６】図１４の電圧変化に基づくプログラム電圧条件の他の例を示すテーブル。
【図１７】図１３のプログラム方法による電圧変化の第２実施形態を示すタイミング図。
【図１８】図１７の電圧変化に基づくプログラム電圧条件を示すテーブル。
【図１９】図１７の電圧変化に基づくプログラム電圧条件の他の例を示すテーブル。
【図２０】図１の読み込み及び書き込み回路を示すブロック図。
【図２１】図２０のページバッファの第１実施形態を示す回路図。
【図２２】図２０のページバッファの第２実施形態を示す回路図。
【図２３】図２０のページバッファの第３実施形態を示す回路図。
【図２４】図２０のページバッファの第４実施形態を示す回路図。
【図２５】図３乃至図５のメモリブロックの等価回路の第１応用例を示す回路図。
【図２６】図３乃至図５のメモリブロックの等価回路の第２応用例を示す回路図。
【図２７】図３乃至図５のメモリブロックの等価回路の第３応用例を示す回路図。
【図２８】図３乃至図５のメモリブロックの等価回路の第４応用例を示す回路図。
【図２９】図３乃至図５のメモリブロックの等価回路の第５応用例を示す回路図。
【図３０】図３乃至図５のメモリブロックの等価回路の第６応用例を示す回路図。
【図３１】図３乃至図５のメモリブロックの等価回路の第７応用例を示す回路図。
【図３２】図３のメモリブロックの他の実施形態を示す斜視図。
【図３３】図２のメモリブロックの第２実施形態を示す斜視図。
【図３４】図３３のメモリブロックのII−II′線による断面図。
【図３５】図２のメモリブロックの第３実施形態を示す斜視図。
【図３６】図３５のメモリブロックのIII−III′線による断面図。
【図３７】図２のメモリブロックの第４実施形態を示す斜視図。
【図３８】図３７のメモリブロックのIV−IV′線による断面図。
【図３９】図１の不揮発性メモリ装置を含むメモリシステムを示すブロック図。
【図４０】図３９のメモリシステムの応用例を示すブロック図。
【図４１】図４０のメモリシステムを含むコンピューティングシステムを示すブロック図。
【発明を実施するための形態】
【００２７】
以下に、本発明が属する技術分野から通常の知識を有する者が本発明を容易に実施できるように、本発明の実施形態等について添付図面を参照して詳細に説明する。同一の構成要素については同一の参照番号を付与して説明する。
【００２８】
図１は本発明の第１実施形態による不揮発性メモリ装置１００を示すブロック図である。図１を参照すると、本発明の実施形態による不揮発性メモリ装置１００はメモリセルアレイ１１０、アドレスデコーダ１２０、読み込み及び書き込み回路１３０、データ入出力回路１４０、そして制御ロジック１５０を含む。
【００２９】
メモリセルアレイ１１０はワードラインＷＬを通じてアドレスデコーダ１２０に接続され、ビットラインＢＬを通じて読み込み及び書き込み回路１３０に接続される。メモリセルアレイ１１０は複数のメモリセルを含む。例示的に、メモリセルアレイ１１０はセル当たり１つ以上のビットを貯蔵することができるように構成される。
【００３０】
アドレスデコーダ１２０はワードラインＷＬを通じてメモリセルアレイ１１０に接続される。アドレスデコーダ１２０は制御ロジック１５０の制御に応じて動作する。アドレスデコーダ１２０は外部からアドレスＡＤＤＲを受信する。
【００３１】
アドレスデコーダ１２０は受信されたアドレスＡＤＤＲの中の行アドレスをデコードして、複数のワードラインＷＬの中の対応するワードラインを選択する。また、アドレスデコーダ１２０は受信されたアドレスＡＤＤＲの中の列アドレスをデコードして、デコードされた列アドレスを読み込み及び書き込み回路１３０に送信する。例示的に、アドレスデコーダ１２０は行デコーダ、列デコーダ、アドレスバッファ等の構成要素を含む。
【００３２】
読み込み及び書き込み回路１３０はビットラインＢＬを通じてメモリセルアレイ１１０に接続され、データラインＤＬを通じてデータ入出力回路１４０に接続される。読み込み及び書き込み回路１３０は制御ロジック１５０の制御に応じて動作する。読み込み及び書き込み回路１３０はアドレスデコーダ１２０からデコードされた列アドレスを受信する。読み込み及び書き込み回路１３０はデコードされた列アドレスを利用して、ビットラインＢＬを選択することができる。
【００３３】
例示的に、読み込み及び書き込み回路１３０はデータ入出力回路１４０からデータを受信し、受信されたデータをメモリセルアレイ１１０に記入する。読み込み及び書き込み回路１３０はメモリセルアレイ１１０からデータを読み込み、読み込まれたデータをデータ入出力回路１４０に伝送する。読み込み及び書き込み回路１３０はメモリセルアレイ１１０の第１貯蔵領域からデータを読み込み、読み込まれたデータをメモリセルアレイ１１０の第２貯蔵領域に記入する。例えば、読み込み及び書き込み回路１３０はコピーバック（ｃｏｐｙ  ｂａｃｋ）動作を行う。
【００３４】
例示的に、読み込み及び書き込み回路１３０はページバッファ（又は、ページレジスタ）、列選択回路のようなよく知られている構成要素等を含む。他の例として、読み込み及び書き込み回路１３０は検知増幅器、書き込みドライバ、列選択回路のようなよく知られている構成要素等を含む。
【００３５】
データ入出力回路１４０はデータラインＤＬを通じて読み込み及び書き込み回路１３０に接続される。データ入出力回路１４０は制御ロジック１５０の制御に応じて動作する。データ入出力回路１４０は外部とデータＤＡＴＡをやりとりするように構成される。データ入出力回路１４０は外部から受信されるデータＤＡＴＡをデータラインＤＬを通じて読み込み及び書き込み回路１３０に送信する。データ入出力回路１４０は読み込み及び書き込み回路からデータラインＤＬを通じて受信するデータＤＡＴＡを外部に出力するように構成される。例示的に、データ入出力回路１４０はデータバッファのようなよく知られている構成要素を含む。
【００３６】
制御ロジック１５０はアドレスデコーダ１２０、読み込み及び書き込み回路１３０、そしてデータ入出力回路１４０に接続される。制御ロジック１５０はフラッシュメモリ装置１００の全般的な動作を制御する。制御ロジック１５０は外部から受信される制御信号ＣＴＲＬに応じて動作する。
【００３７】
図２は図１のメモリセルアレイ１１０を示すブロック図である。図２を参照すると、メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫzを含む。各メモリブロックＢＬＫは３次元構造（又は、垂直構造）を有する。例えば、各メモリブロックＢＬＫは第１〜第３方向に沿って延長される構造物を含む。例えば、各メモリブロックＢＬＫは第２方向に沿って延長される複数のＮＡＮＤストリングＮＳを含む。例えば、第１及び第３方向に沿って複数のＮＡＮＤストリングＮＳが構成される。
【００３８】
各ＮＡＮＤストリングＮＳはビットラインＢＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、ワードラインＷＬ、そして共通ソースラインＣＳＬに接続される。即ち、各メモリブロックは複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、そして共通ソースラインＣＳＬに接続される。メモリブロックＢＬＫ１〜ＢＬＫzは図３を参照してさらに詳しく説明する。
【００３９】
図３は図２のメモリブロックＢＬＫ１〜ＢＬＫzの中の１つであるＢＬＫｉの第１実施形態を示す斜視図である。図４は図３のメモリブロックＢＬＫｉのI−I′線による断面図である。図３及び図４を参照すると、メモリブロックＢＬＫｉは第１〜第３方向に沿って延長される構造物を含む。
【００４０】
先ず、基板１１１が構成される。例示的に、基板１１１は第１型不純物がドープされたシリコン物質を含む。例えば、基板１１１はｐ型不純物がドープされたシリコン物質を含む。例えば、基板１１１はｐ型ウェル（例えば、ポケットｐウェル）を含む。基板１１１はｐ型ウェルを囲むｎ型ウェルをさらに含む。以下に、基板１１１はｐ型シリコンであるものと仮定して説明する。しかし、基板１１１はｐ型シリコンに限定されない。
【００４１】
基板１１１上に、第１方向に沿って延長される複数のドープドープ領域３１１〜３１４が構成される。例えば、複数のドープ領域３１１〜３１４は基板１１１と異なる第２型を有する。例えば、複数のドープ領域３１１〜３１４はｎ型を有する。以下に、第１から第４ドープ領域３１１〜３１４はｎ型であるものと仮定する。しかし、第１から第４ドープ領域３１１〜３１４はｎ型に限定されない。
【００４２】
第１及び第２ドープ領域３１１、３１２間に対応する基板１１１上の領域には、第１方向に沿って延長される複数の絶縁物質層１１２が第２方向に沿って順に構成される。例えば、複数の絶縁物質層１１２及び基板１１１は第２方向に沿って予め設定された距離だけ離隔されて構成される。例えば、複数の絶縁物質層１１２はそれぞれ第２方向に沿って予め設定された距離だけ離隔されて構成される。絶縁物質層１１２はシリコン酸化物（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）のような絶縁物質を含む。
【００４３】
第１及び第２ドープ領域３１１、３１２間に対応する基板１１１上の領域において、第１方向に沿って順に配置され、第２方向に沿って絶縁物質層１１２を貫通する複数のピラー１１３が構成される。例示的に、複数のピラー１１３はそれぞれ絶縁物質層１１２を貫通して基板１１１と接続される。
【００４４】
例示的に、各ピラー１１３は複数の物質から構成される。例えば、各ピラー１１３の表面層１１４は第１型にドープされるシリコン物質を含む。例えば、各ピラー１１３の表面層１１４は基板１１１と同一型にドープされるシリコン物質を含む。以下に、各ピラー１１３の表面層１１４はｐ型シリコンを含むものと仮定する。しかし、各ピラー１１３の表面層１１４はｐ型シリコンに限定されない。
【００４５】
各ピラー１１３の内部層１１５は絶縁物質から構成される。例えば、各ピラー１１３の内部層１１５はシリコン酸化物（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）のような絶縁物質を含む。
【００４６】
第１及び第２ドープ領域３１１、３１２間の領域において、絶縁物質層１１２、ピラー１１３、そして基板１１１の露出された表面に沿って絶縁膜１１６が構成される。例示的に、絶縁膜１１６の厚さは絶縁物質層１１２間の距離の１／２より小さい。即ち、絶縁物質層１１２の中の第１絶縁物質の下面に構成される絶縁膜１１６、そして第１絶縁物質の下部の第２絶縁物質の上面に構成される絶縁膜１１６間に、絶縁物質層１１２及び絶縁膜１１６の他に異なる物質が配置される領域が構成される。
【００４７】
第１及び第２ドープ領域３１１、３１２間の領域には、絶縁膜１１６の露出された表面上に第１導電物質層２１１〜２９１が構成される。例えば、基板１１１に隣接する絶縁物質層１１２及び基板１１１間に第１方向に沿って延長される第１導電物質層２１１が構成される。さらに詳しくは、基板１１１に隣接する絶縁物質層１１２の下面の絶縁膜１１６及び基板１１１間に、第１方向に延長される第１導電物質層２１１が構成される。
【００４８】
絶縁物質層１１２の中の特定絶縁物質層の上面の絶縁膜１１６及び特定絶縁物質層の上部に配置された絶縁物質層の下面の絶縁膜１１６間に、第１方向に沿って延長される第１導電物質層が構成される。例示的に、絶縁物質層１１２間に、第１方向に延長される複数の第１導電物質層２２１〜２８１が構成される。また、絶縁物質層１１２上の領域に第１方向に沿って延長される第１導電物質層２９１が構成される。第１導電物質層２１１〜２９１は金属からなる。第１導電物質層２１１〜２９１はポリシリコン等のような導電物質から構成しても良い。
【００４９】
第２及び第３ドープ領域３１２、３１３間の領域には、第１及び第２ドープ領域３１１、３１２上の構造物と同一の構造物が構成される。例示的に、第２及び第３ドープ領域３１２、３１３間の領域には、第１方向に延長される複数の絶縁物質層１１２、第１方向に沿って順に配置され、第３方向に沿って複数の絶縁物質層１１２を貫通する複数のピラー１１３、複数の絶縁物質層１１２及び複数のピラー１１３の露出された表面に構成される絶縁膜１１６、そして第１方向に沿って延長される複数の第１導電物質層２１２〜２９２が構成される。
【００５０】
第３及び第４ドープ領域３１３、３１４間の領域には、第１及び第２ドープ領域３１１、３１２上の構造物と同一の構造物が構成される。例示的に、第３及び第４ドープ領域３１２、３１３間の領域には、第１方向に延長される複数の絶縁物質層１１２、第１方向に沿って順に配置され、第３方向に沿って複数の絶縁物質層１１２を貫通する複数のピラー１１３、複数の絶縁物質層１１２及び複数のピラー１１３の露出された表面に構成される絶縁膜１１６、そして第１方向に沿って延長される複数の第１導電物質層２１３〜２９３が構成される。
【００５１】
複数のピラー１１３上にドレイン３２０がそれぞれ構成される。例示的に、ドレイン３２０は第２型にドープされるシリコンからなる。ドレイン３２０はｎ型にドープされるシリコンから構成しても良い。ドレイン３２０はｎ型シリコンを含むものと仮定する。しかし、ドレイン３２０はｎ型シリコンに限定されない。例示的に、各ドレイン３２０の幅は対応するピラー１１３の幅より大きい。例えば、各ドレイン３２０は対応するピラー１１３の上面にパッド形態に構成される。
【００５２】
ドレイン３２０上に、第３方向に延長される第２導電物質層３３１〜３３３が構成される。第２導電物質層３３１〜３３３は第１方向に沿って順に配置される。第２導電物質層３３１〜３３３はそれぞれ対応する領域のドレイン３２０と接続される。例示的に、ドレイン３２０及び第３方向に延長される第２導電物質層３３３はそれぞれコンタクトプラグ（ｃｏｎｔａｃｔ  ｐｌｕｇ）を通じて接続される。例示的に、第２導電物質層３３１〜３３３は金属からなる。第２導電物質層３３１〜３３３はポリシリコン等のような導電物質から構成しても良い。
【００５３】
図３及び図４において、各ピラー１１３は絶縁膜１１６の隣接した領域及び複数の第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３の中の隣接した領域とともにストリングを形成する。例えば、各ピラー１１３は絶縁膜１１６の隣接した領域及び第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３の中の隣接した領域とともにＮＡＮＤストリングＮＳを形成する。ＮＡＮＤストリングＮＳは複数のトランジスタの構造ＴＳを含む。トランジスタの構造ＴＳは図５を参照してさらに詳しく説明する。
【００５４】
図５は図４のトランジスタの構造ＴＳを示す断面図である。図３乃至図５を参照すると、絶縁膜１１６は第１から第３サブ絶縁膜１１７、１１８、１１９を含む。
ピラー１１３のｐ型シリコン１１４はボディ（ｂｏｄｙ）として動作する。ピラー１１３に隣接した第１サブ絶縁膜１１７はトンネリング絶縁膜として動作する。例えば、ピラー１１３に隣接した第１サブ絶縁膜１１７は熱酸化膜を含む。
【００５５】
第２サブ絶縁膜１１８は電荷貯蔵膜として動作する。例えば、第２サブ絶縁膜１１８は電荷捕獲層として動作する。例えば、第２サブ絶縁膜１１８は窒化膜又は金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜）を含む。
【００５６】
第１導電物質層２３３に隣接した第３サブ絶縁膜１１９はブロッキング絶縁膜として動作する。例示的に、第１方向に延長された第１導電物質層２３３と隣接する第３サブ絶縁膜１１９は単一層又は多層に形成される。第３サブ絶縁膜１１９は第１及び第２サブ絶縁膜１１７、１１８より高い誘電定数を持つ高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜）からなる。
【００５７】
第１導電物質層２３３はゲート（又は、制御ゲート）として動作する。即ち、ゲート（又は、制御ゲート）として動作する第１導電物質層２３３、ブロッキング絶縁膜として動作する第３サブ絶縁膜１１９、電荷貯蔵膜として動作する第２サブ絶縁膜１１８、トンネリング絶縁膜として動作する第１サブ絶縁膜１１７、そしてボディとして動作するｐ型シリコン１１４はトランジスタ（又は、メモリセルトランジスタの構造）を形成する。例示的に、第１から第３サブ絶縁膜１１７〜１１９はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成する。以下に、前記ピラー１１３のｐ型シリコン１１４は第２方向のボディと称する。
【００５８】
メモリブロックＢＬＫｉは複数のピラー１１３を含む。即ち、メモリブロックＢＬＫｉは複数のＮＡＮＤストリングＮＳを含む。さらに詳しくは、メモリブロックＢＬＫｉは第２方向（又は、基板と垂直方向）に延長される複数のＮＡＮＤストリングＮＳを含む。
【００５９】
各ＮＡＮＤストリングＮＳは第２方向に沿って配置される複数のトランジスタの構造ＴＳを含む。各ＮＡＮＤストリングＮＳの複数のトランジスタの構造ＴＳの中の少なくとも１つはストリング選択トランジスタＳＳＴとして動作する。各ＮＡＮＤストリングＮＳの複数のトランジスタの構造ＴＳの中の少なくとも１つは接地選択トランジスタＧＳＴとして動作する。
【００６０】
ゲート（又は、制御ゲート）は第１方向に延長される第１導電物質層２１１〜２９１、２１２〜２９２、２１３〜２９３に対応する。即ち、ゲート（又は、制御ゲート）は第１方向に延長されてワードライン、そして少なくとも２つの選択ライン（例えば、少なくとも１つのストリング選択ラインＳＳＬ及び少なくとも１つの接地選択ラインＧＳＬ）を形成する。
【００６１】
第３方向に延長される第２導電物質層３３１〜３３３はＮＡＮＤストリングＮＳの一端に接続される。例示的に、第３方向に延長される第２導電物質層３３１〜３３３はビットラインＢＬとして動作する。即ち、１つのメモリブロックＢＬＫｉにおいて、１つのビットラインＢＬに複数のＮＡＮＤストリングが接続される。
【００６２】
第１方向に延長される第２型ドープ領域３１１〜３１４がＮＡＮＤストリングの他端に構成される。第１方向に延長される第２型ドープ領域３１１〜３１４は共通ソースラインＣＳＬとして動作する。
即ち、メモリブロックＢＬＫｉは基板１１１に垂直方向（第２方向）に延長される複数のＮＡＮＤストリングを含み、１つのビットラインＢＬに複数のＮＡＮＤストリングＮＳが接続されるＮＡＮＤフラッシュメモリブロック（例えば、電荷捕獲型）として動作する。
【００６３】
図３乃至図５において、第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３は９個の層に構成されている。しかし、第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３は９個の層に限定されない。例えば、第１導電ラインは８個の層、１６個の層等に構成しても良い。即ち、１つのＮＡＮＤストリングにおいて、トランジスタは８個、１６個等、複数に構成される。
【００６４】
図３乃至図５において、１つのビットラインＢＬに三つのＮＡＮＤストリングＮＳが接続されている。しかし、１つのビットラインＢＬに接続されるＮＡＮＤストリングＮＳの数はこれに限定されない。例示的に、メモリブロックＢＬＫｉにおいて、１つのビットラインＢＬにｍ個のＮＡＮＤストリングＮＳが接続される。このとき、１つのビットラインＢＬに接続されるＮＡＮＤストリングＮＳの数だけ、第１方向に延長される第１導電物質層２１１〜２９１、２１２〜２９２、２１３〜２９３の数及び共通ソースラインＣＳＬとして動作するドープ領域３１１〜３１４の数も調整される。
【００６５】
図３乃至図５において、第１方向に延長される１つの第１導電物質層に三つのＮＡＮＤストリングＮＳが接続されている。しかし、１つの第１導電物質に三つのＮＡＮＤストリングＮＳが接続されるものに限定されない。例えば、１つの第１導電物質に、ｎ個のＮＡＮＤストリングＮＳが接続される。このとき、１つの第１導電物質に接続されるＮＡＮＤストリングＮＳの数だけ、ビットライン３３１〜３３３の数も調整される。
【００６６】
図６は図３乃至図５を参照して説明するメモリブロックＢＬＫｉの等価回路ＢＬＫｉ＿１を示す回路図である。図３乃至図６を参照すると、第１ビットラインＢＬ１及び共通ソースラインＣＳＬ間にＮＡＮＤストリングＮＳ１１〜ＮＳ３１が構成される。第２ビットラインＢＬ２及び共通ソースラインＣＳＬ間にＮＡＮＤストリングＮＳ１２、ＮＳ２２、ＮＳ３２が構成される。第３ビットラインＢＬ３及び共通ソースラインＣＳＬ間に、ＮＡＮＤストリングＮＳ１３、ＮＳ２３、ＮＳ３３が構成される。第１から第３ビットラインＢＬ１〜ＢＬ３は第３方向に延長される第２導電物質層３３１〜３３３にそれぞれ対応する。
【００６７】
各ＮＡＮＤストリングＮＳのストリング選択トランジスタＳＳＴは対応するビットラインＢＬと接続される。各ＮＡＮＤストリングＮＳの接地選択トランジスタＧＳＴは共通ソースラインＣＳＬと接続される。各ＮＡＮＤストリングＮＳのストリング選択トランジスタＳＳＴ及び接地選択トランジスタＧＳＴ間にメモリセルＭＣが構成される。
【００６８】
以下に、行及び列単位でＮＡＮＤストリングＮＳを定義する。１つのビットラインに共通に接続されるＮＡＮＤストリングＮＳは１つの列を形成する。例えば、第１ビットラインＢＬ１に接続されるＮＡＮＤストリングＮＳ１１〜ＮＳ３１は第１列に対応する。第２ビットラインＢＬ２に接続されるＮＡＮＤストリングＮＳ１２〜ＮＳ３２は第２列に対応する。第３ビットラインＢＬ３に接続されるＮＡＮＤストリングＮＳ１３〜ＮＳ３３は第３列に対応する。
【００６９】
１つのストリング選択ラインＳＳＬに接続されるＮＡＮＤストリングＮＳは１つの行を形成する。例えば、第１ストリング選択ラインＳＳＬ１に接続されるＮＡＮＤストリングＮＳ１１〜ＮＳ１３は第１行を形成する。第２ストリング選択ラインＳＳＬ２に接続されるＮＡＮＤストリングＮＳ２１〜ＮＳ２３は第２行を形成する。第３ストリング選択ラインＳＳＬ３に接続されるＮＡＮＤストリングＮＳ３１〜ＮＳ３３は第３行を形成する。
【００７０】
続いて、各ＮＡＮＤストリングＮＳにおいて、高さが定義される。例示的に、各ＮＡＮＤストリングＮＳにおいて、接地選択トランジスタＧＳＴに隣接するメモリセルＭＣ１の高さは１である。各ＮＡＮＤストリングＮＳにおいて、ストリング選択トランジスタＳＳＴに隣接するほどメモリセルの高さは増加する。各ＮＡＮＤストリングＮＳにおいて、ストリング選択トランジスタＳＳＴに隣接するメモリセルＭＣ７の高さは７である。
【００７１】
同一の行のＮＡＮＤストリングＮＳはストリング選択ラインＳＳＬを共有する。異なる行のＮＡＮＤストリングＮＳは異なるストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３にそれぞれ接続される。同一の行のＮＡＮＤストリングＮＳの同一の高さのメモリセルはワードラインＷＬを共有する。同一の高さを有するとともに異なる行に対応するＮＡＮＤストリングＮＳのワードラインＷＬは共通に接続される。
【００７２】
同一の行のＮＡＮＤストリングＮＳは接地選択ラインＧＳＬを共有する。異なる行のＮＡＮＤストリングＮＳは接地選択ラインＧＳＬを共有する。即ち、ＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３は接地選択ラインＧＳＬに共通に接続される。
【００７３】
共通ソースラインＣＳＬはＮＡＮＤストリングＮＳに共通に接続される。例えば、基板１１１上の活性領域で、第１から第４ドープ領域３１１〜３１４が互いに接続されＣＳＬになる。
図６に図示されているように、同一の高さのワードラインＷＬは共通に接続される。従って、特定の高さのワードラインＷＬが選択されるとき、それに接続される全てのＮＡＮＤストリングＮＳが選択される。異なる行のＮＡＮＤストリングＮＳは異なるストリング選択ラインＳＳＬに接続されている。
【００７４】
従って、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択及び非選択することによって、同一のワードラインＷＬに接続されたＮＡＮＤストリングＮＳの中の非選択行のＮＡＮＤストリングＮＳが対応するビットラインから分離され、そして選択行のＮＡＮＤストリングＮＳが対応するビットラインに接続される。
【００７５】
即ち、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択及び非選択することによって、ＮＡＮＤストリングＮＳの行が選択される。そして、ビットラインＢＬ１〜ＢＬ３を選択することによって、選択行のＮＡＮＤストリングＮＳが列単位に選択される。
【００７６】
例示的に、プログラム及び読み込み動作のときに、ストリング選択ラインＳＳＬ１〜ＳＳＬ２の中の１つが選択される。即ち、プログラム及び読み込み動作はＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の行単位に行なわれる。
【００７７】
例示的に、プログラム及び読み込み動作のときに、選択行の選択ワードラインに選択電圧が印加され、非選択ワードラインに非選択電圧が印加される。例えば、選択電圧はプログラム電圧Ｖｐｇｍ又は読み込み電圧Ｖｒである。例えば、非選択電圧はパス電圧Ｖｐａｓｓ又は非選択読み込み電圧Ｖｒｅａｄである。即ち、プログラム及び読み込み動作はＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の選択行のワードライン単位に行なわれる。
【００７８】
例示的に、プログラムの実行が行われるべきメモリセルに対応するビットラインに第１電圧が印加される。そして、プログラムの実行が禁止されるべきメモリセルに対応するビットラインに第２電圧が印加される。プログラムの実行が行われるべきメモリセルに対応するビットラインを選択ビットラインと称する。そして、プログラムの実行が禁止されるべきメモリセルに対応するビットラインを非選択ビットラインと称する。
【００７９】
また、プログラム動作の際に、ＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の第１行が選択されるものと仮定する。そして、第２ビットラインＢＬ２が選択されるものと仮定する。また、第１及び第３ビットラインＢＬ１、ＢＬ３が非選択されるものと仮定する。
【００８０】
図７及び図８は図６のメモリブロックのプログラム電圧条件の第１実施形態を示すテーブルである。例示的に、第１行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３の電圧条件が図７に図示されている。そして、第２行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３の電圧条件が図８に図示されている。第３行のＮＡＮＤストリングＮＳ３１〜ＮＳ３３の電圧条件は第２行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３の電圧条件と同一である。従って、第３行のＮＡＮＤストリングＮＳ３１〜ＮＳ３３の電圧条件の図示は省略する。
【００８１】
図６及び図７を参照すると、選択ビットラインＢＬ２に接地電圧Ｖｓｓが印加される。そして、非選択ビットラインＢＬ１、ＢＬ３に電源電圧Ｖｃｃが印加される。
選択行のストリング選択ラインＳＳＬ１にストリング選択ライン電圧ＶＳＳＬが印加される。例えば、ストリング選択ライン電圧ＶＳＳＬはＮＡＮＤストリングＮＳ１１〜ＮＳ１３のストリング選択トランジスタＳＳＴのしきい値電圧より高いレベルを有する。
【００８２】
ワードラインＷＬ１〜ＷＬ７にプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓが印加される。例えば、選択ワードラインにパス電圧Ｖｐａｓｓが印加された後に、プログラム電圧Ｖｐｇｍが印加される。非選択ワードラインにパス電圧Ｖｐａｓｓが印加される。例えば、プログラム電圧Ｖｐｇｍ及びパス電圧ＶｐａｓｓはワードラインＷＬ１〜ＷＬ７に印加されるプログラム動作電圧である。
【００８３】
接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加される。接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加されるので、ＮＡＮＤストリングＮＳ１１〜ＮＳ１３のメモリセルＭＣ１〜ＭＣ７は共通ソースラインＣＳＬと電気的に分離される。
【００８４】
ワードラインＷＬ１〜ＷＬ７にパス電圧Ｖｐａｓｓが印加されるとき、ＮＡＮＤストリングＮＳ１１〜ＮＳ１３のメモリセルＭＣ１〜ＭＣ７にチャンネルが形成される。ＮＡＮＤストリングＮＳ１１〜ＮＳ１３のストリング選択トランジスタＳＳＴがターンオンされているので、ビットラインＢＬ１〜ＢＬ３にセットアップされた電圧によってＮＡＮＤストリングＮＳ１１〜ＮＳ１３のメモリセルＭＣ１〜ＭＣ７のチャンネルがセットアップされる。例えば、ＮＡＮＤストリングＮＳ１２のメモリセルＭＣ１〜ＭＣ７のチャンネルに接地電圧Ｖｓｓが印加される。ＮＡＮＤストリングＮＳ１１、ＮＳ１３のメモリセルＭＣ１〜ＭＣ７のチャンネルに電源電圧Ｖｃｃがそれぞれ印加される。
【００８５】
以下では、選択ビットライン（例えば、ＢＬ２）に接続された選択行のＮＡＮＤストリング（例えば、ＮＳ１２）のメモリセルＭＣ１〜ＭＣ７のチャンネルを選択チャンネルと称する。非選択ビットライン（例えば、ＢＬ１、ＢＬ３）に接続された選択行のＮＡＮＤストリング（例えば、ＮＳ１１、ＮＳ１３）のメモリセルＭＣ１〜ＭＣ７のチャンネルを第１非選択チャンネルと称する。
【００８６】
例示的に、プログラム動作の際に、ワードラインＷＬ１〜ＷＬ７にパス電圧Ｖｐａｓｓが印加される。パス電圧Ｖｐａｓｓは高電圧である。ワードラインＷＬ１〜ＷＬ７にパス電圧Ｖｐａｓｓが印加されるとき、選択チャンネルの電圧は接地電圧に維持される。
【００８７】
ワードラインＷＬ１〜ＷＬ７にパス電圧Ｖｐａｓｓが印加されるとき、第１非選択チャンネルの電圧はパス電圧Ｖｐａｓｓによるカップリングの影響によって上昇する。例えば、第１非選択チャンネル等の電圧は非選択ビットラインＢＬ１、ＢＬ３から供給される電圧から上昇する。第１非選択チャンネルの電圧が特定レベル（例えば、ストリング選択ライン電圧ＶＳＳＬ及びストリング選択トランジスタＳＳＴのしきい値電圧の差）に達すると、第１非選択チャンネルに対応するストリング選択トランジスタＳＳＴはターンオフされる。即ち、第１非選択チャンネルはフローティングされる。その後に、パス電圧Ｖｐａｓｓによるカップリングの影響によって、第１非選択チャンネルの電圧はさらに上昇する。
【００８８】
ワードラインＷＬ１〜ＷＬ７にパス電圧Ｖｐａｓｓが印加された後に、選択ワードラインにプログラム電圧Ｖｐｇｍが印加される。プログラム電圧Ｖｐｇｍは高電圧である。プログラム電圧Ｖｐｇｍはパス電圧Ｖｐａｓｓより高いレベルを有する。
【００８９】
選択ワードラインにプログラム電圧Ｖｐａｓｓが印加されるとき、選択チャンネルの電圧は接地電圧Ｖｓｓを維持する。即ち、選択メモリセルの制御ゲートにプログラム電圧Ｖｐｇｍが印加され、選択メモリセルのチャンネルに接地電圧Ｖｓｓが印加される。プログラム電圧Ｖｐｇｍ及び接地電圧Ｖｓｓの電圧の差によって、選択メモリセルからＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉmトンネリングが発生する。Ｆ−Ｎトンネリングによって、選択メモリセルのプログラム動作が実行される。
【００９０】
選択ワードラインにプログラム電圧Ｖｐｇｍが印加されるとき、第１非選択チャンネルの電圧はプログラム電圧Ｖｐｇｍによるカップリングの影響によって上昇する。例えば、第１非選択チャンネルの電圧は第１ブースト電圧Ｖｂｏｏｓｔ１に上昇する。プログラム電圧Ｖｐｇｍ及び第１ブースト電圧Ｖｂｏｏｓｔ１の差はＦ−Ｎトンネリングを誘発しない。即ち、選択行から、非選択ビットラインＢＬ１、ＢＬ３に対応するメモリセルはプログラムが禁止される。
【００９１】
図６乃至図８を参照すると、非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３は選択行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３とビットラインＢＬ１〜ＢＬ３をそれぞれ共有する。従って、非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３に印加されるビットライン電圧は選択行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３に印加されるビットライン電圧と同一である。
【００９２】
非選択行のストリング選択ラインＳＳＬ２に接地電圧Ｖｓｓが印加される。
選択行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３及び非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３はワードラインＷＬ１〜ＷＬ７を共有する。従って、非選択行のワードラインＷＬ１〜ＷＬ７の電圧は選択行のワードラインＷＬ１〜ＷＬ７の電圧と同一である。
【００９３】
選択行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３及び非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３は接地選択ラインＧＳＬを共有する。従って、非選択行の接地選択ラインＧＳＬの電圧は選択行の接地選択ラインＧＳＬの電圧と同一である。
【００９４】
非選択行のストリング選択ラインＳＳＬに接地電圧Ｖｓｓが印加されるので、非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３はビットラインＢＬ１〜ＢＬ３と電気的に分離される。非選択行の接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加されるので、非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３は共通ソースラインＣＳＬと電気的に分離される。即ち、非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３のメモリセルＭＣ１〜ＭＣ７はフローティングされる。
【００９５】
プログラム動作の際に、ワードラインＷＬ１〜ＷＬ７にパス電圧Ｖｐａｓｓが印加される。ワードラインＷＬ１〜ＷＬ７にパス電圧Ｖｐａｓｓが印加されるとき、非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３にチャンネル（以下では、第２非選択チャンネルと称する）がそれぞれ形成される。非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３のメモリセルＭＣ１〜ＭＣ７がフローティングされているので、第２非選択チャンネルもフローティング状態になる。従って、パス電圧Ｖｐａｓｓによるカップリングの影響によって、第２非選択チャンネルの電圧は上昇する。
【００９６】
パス電圧Ｖｐａｓｓが印加された後に、選択ワードラインにプログラム電圧Ｖｐｇｍが印加される。プログラム電圧Ｖｐｇｍによるカップリングの影響によって、第２非選択チャンネルの電圧は上昇する。例えば、第２非選択チャンネルの電圧は第２ブースト電圧Ｖｂｏｏｓｔ２に上昇する。プログラム電圧Ｖｐｇｍ及び第２ブースト電圧Ｖｂｏｏｓｔ２の差はＦ−Ｎトンネリングを誘発しない。従って、非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３からプログラムが禁止される。
【００９７】
プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓは高電圧である。従って、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓによるカップリングの影響によって生成される第２ブースト電圧Ｖｂｏｏｓｔ２も高電圧になる。非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３から、ストリング選択トランジスタＳＳＴの両端に第２ブースト電圧Ｖｂｏｏｓｔ２による電界が形成される。
【００９８】
各ＮＡＮＤストリングのストリング選択トランジスタＳＳＴの両端に形成される電界の大きさが増加するほど、ＮＡＮＤストリングのチャンネルからストリング選択トランジスタＳＳＴを通じてビットラインに電流漏れが発生する確率が増加する。ＮＡＮＤストリングのチャンネルからストリング選択トランジスタＳＳＴを通じてビットラインに電流漏れが発生すると、ＮＡＮＤストリングのチャンネル電圧が減少する。ＮＡＮＤストリングのチャンネル電圧が減少すると、プログラム禁止されたＮＡＮＤストリングのメモリセルがソフトプログラムされる。即ち、各ＮＡＮＤストリングのストリング選択トランジスタＳＳＴの両端に形成される電界の大きさが増加すると、プログラムの攪乱が発生する可能性が高まる。
【００９９】
例示的に、第１ビットラインＢＬ１に電源電圧Ｖｃｃが印加される。第１ビットラインＢＬ１に接続されるＮＡＮＤストリングＮＳ２１のチャンネル電圧は第２ブースト電圧Ｖｂｏｏｓｔ２である。従って、ＮＡＮＤストリングＮＳ２１のストリング選択トランジスタＳＳＴの両端に、第２ブースト電圧Ｖｂｏｏｓｔ２及び電源電圧Ｖｃｃの差に対応する電界が形成される。同様に、ＮＡＮＤストリングＮＳ２３のストリング選択トランジスタＳＳＴの両端に、第２ブースト電圧Ｖｂｏｏｓｔ２及び電源電圧Ｖｃｃの差に対応する電界が形成される。
【０１００】
第２ビットラインＢＬ２に接地電圧Ｖｓｓが印加される。第２ビットラインＢＬ２に接続されたＮＡＮＤストリングＮＳ２２のチャンネル電圧は第２ブースト電圧Ｖｂｏｏｓｔ２である。従って、ＮＡＮＤストリングＮＳ２２のストリング選択トランジスタＳＳＴの両端に、第２ブースト電圧Ｖｂｏｏｓｔ２及び接地電圧Ｖｓｓの差に対応する電界が形成される。以下では、各ＮＡＮＤストリングのストリング選択トランジスタＳＳＴの両端に形成される電界をストリング電界と称する。
【０１０１】
即ち、選択ビットライン（例えば、ＢＬ２）に接続される非選択行のＮＡＮＤストリング（例えば、ＮＳ２２）のストリング電界は非選択ビットライン（例えば、ＢＬ１又はＢＬ３）に接続される非選択行のＮＡＮＤストリング（例えば、ＮＳ２１又はＮＳ２３）のストリング電界より大きい。従って、選択ビットラインＢＬ２に接続される非選択行のＮＡＮＤストリングＮＳ２２からプログラムの攪乱が発生する確率が非選択ビットラインＢＬ１又はＢＬ３に接続される非選択行のＮＡＮＤストリングＮＳ２１又はＮＳ２３からプログラムの攪乱が発生する確率より大きい。
【０１０２】
このような問題を防止するために、本発明の実施形態による不揮発性メモリ装置は、選択ビットラインに第１正電圧を印加し、非選択ビットラインに第２正電圧を印加するように構成される。
【０１０３】
図９は図１の不揮発性メモリ装置１００のプログラム方法を示す順序図である。図１及び図９を参照すると、Ｓ１１０段階で、選択ビットラインに第１正電圧が印加される。例えば、選択ビットラインに第１ビットライン電圧ＶＢＬ１が印加される。第１ビットライン電圧ＶＢＬ１は電源電圧Ｖｃｃより低いレベルを有する。例えば、読み込み及び書き込み回路１３０は選択ビットラインに第１ビットライン電圧ＶＢＬ１をセットアップする。
【０１０４】
Ｓ１２０段階で、非選択ビットラインに第２正電圧が印加される。例えば、非選択ビットラインに第２ビットライン電圧ＶＢＬ２が印加される。第２ビットライン電圧ＶＢＬ２は電源電圧Ｖｃｃである。例えば、読み込み及び書き込み回路１３０は非選択ビットラインに第２ビットライン電圧ＶＢＬ２をセットアップする。
【０１０５】
Ｓ１３０段階で、ワードラインにプログラム動作電圧が印加される。例えば、選択ワードラインにプログラム電圧Ｖｐｇｍが印加され、非選択ワードラインにパス電圧Ｖｐａｓｓが印加される。アドレスデコーダ１２０はワードラインにプログラム動作電圧を供給する。
【０１０６】
図１０は図９のプログラム方法による電圧変化を示すタイミング図である。図９及び図１０を参照すると、第１時間ｔ１から第２時間ｔ２でビットラインのセットアップが行なわれる。ビットラインのセットアップはＳ１１０段階及びＳ１２０段階と同様に行なわれる。例えば、ビットラインＢＬの中の選択ビットラインに第１ビットライン電圧ＶＢＬ１が印加され、非選択ビットラインに第２ビットライン電圧ＶＢＬ２が印加される。
【０１０７】
例示的に、第１ビットライン電圧ＶＢＬ１は電源電圧Ｖｃｃより低いレベルを有する。例えば、第１ビットライン電圧ＶＢＬ１は０．１Ｖから０．５Ｖの範囲内のレベルを有する。例えば、第１ビットライン電圧ＶＢＬ１は０．３Ｖである。例えば、第２ビットライン電圧ＶＢＬ２は電源電圧Ｖｃｃである。
【０１０８】
第２時間ｔ２から第３時間ｔ３で、チャンネルのブーストが行なわれる。選択行のＮＡＮＤストリングに対応するストリング選択ラインＳＳＬにストリング選択ライン電圧ＶＳＳＬが印加される。ストリング選択ライン電圧ＶＳＳＬはストリング選択トランジスタＳＳＴのしきい値電圧より高いレベルを有する。例えば、ストリング選択ライン電圧ＶＳＳＬは電源電圧Ｖｃｃである。即ち、選択行のＮＡＮＤストリングはビットラインＢＬと電気的に接続される。
【０１０９】
非選択行のＮＡＮＤストリングに対応するストリング選択ラインＳＳＬに接地電圧Ｖｓｓが印加される。即ち、非選択行のＮＡＮＤストリングはビットラインＢＬと電気的に分離される。
選択ワードライン及び非選択ワードラインにパス電圧Ｖｐａｓｓが印加される。即ち、ＮＡＮＤストリングのメモリセルにチャンネルがそれぞれ形成される。
【０１１０】
第３時間ｔ３でプログラムが実行される。例えば、選択ワードラインにプログラム電圧Ｖｐｇｍが印加される。
ビットラインのセットアップ区間、チャンネルのブースト区間、そしてプログラム区間から、接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加される。即ち、ＮＡＮＤストリングは共通ソースラインＣＳＬと電気的に分離される。
【０１１１】
図１０から、ストリング選択ライン電圧ＶＳＳＬ及びパス電圧Ｖｐａｓｓは第２時間に印加されるものと説明した。しかし、ストリング選択ライン電圧ＶＳＳＬ及びパス電圧Ｖｐａｓｓは第２時間に印加されるものに限定されない。例えば、選択行のＮＡＮＤストリングに対応するストリング選択ラインＳＳＬにストリング選択ライン電圧ＶＳＳＬが印加された後、選択ワードライン及び非選択ワードラインにパス電圧Ｖｐａｓｓが印加されても良い。
【０１１２】
図１１及び図１２は図１０の電圧変化に基づくプログラム電圧条件をそれぞれ示すテーブルである。図７を参照して説明したように、選択行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３の電圧条件が図１１に図示されている。そして、図８を参照して説明したように、非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３の電圧条件が図１２に図示されている。
【０１１３】
図１０及び図１１を参照すると、選択ビットラインＢＬ２に第１ビットライン電圧ＶＢＬ１が印加され、非選択ビットラインＢＬ１、ＢＬ３に第２ビットライン電圧ＶＢＬ２がそれぞれ印加される。第１ストリング選択ラインＳＳＬ１にストリング選択ライン電圧ＶＳＳＬが印加される。ワードラインＷＬにパス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍが印加される。接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加される。
【０１１４】
図７を参照して説明したように、非選択ビットラインＢＬ１、ＢＬ３に対応するＮＡＮＤストリングＮＳ１１、ＮＳ１３のチャンネルは第１ブースト電圧Ｖｂｏｏｓｔ１にブーストされる。従って、非選択ビットラインＢＬ１、ＢＬ３に対応するＮＡＮＤストリングＮＳ１１、ＮＳ１３はプログラムが禁止される。
【０１１５】
選択ビットラインＢＬ２に対応するＮＡＮＤストリングＮＳ１２のチャンネル電圧は第１ビットライン電圧ＶＢＬ１である。第１ビットライン電圧ＶＢＬ１は電源電圧Ｖｃｃより低いレベルを有する。従って、プログラム電圧Ｖｐｇｍ及び第１ビットライン電圧ＶＢＬ１間の電圧の差によって、選択ビットラインＢＬ２に対応するＮＡＮＤストリングＮＳ１２からプログラムが実行される。
【０１１６】
図１０乃至図１２を参照すると、選択ビットラインＢＬ２に第１ビットライン電圧ＶＢＬ１が印加され、非選択ビットラインＢＬ１、ＢＬ３に第２ビットライン電圧ＶＢＬ２がそれぞれ印加される。第２ストリング選択ラインＳＳＬ２に接地電圧Ｖｓｓが印加される。ワードラインＷＬにパス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍが印加される。接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加される。
【０１１７】
図８を参照して説明したように、非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３のチャンネル電圧は第２ブースト電圧Ｖｂｏｏｓｔ２に上昇する。選択ビットラインＢＬ２に第１ビットライン電圧ＶＢＬ１が印加される。従って、選択ビットラインＢＬ２に接続される非選択行のＮＡＮＤストリングＮＳ２２のストリング電界は第２ブースト電圧Ｖｂｏｏｓｔ２及び第１ビットライン電圧ＶＢＬ１の差に基づいて形成される。図７及び図８を参照して説明した電圧条件と比較すると、選択ビットラインＢＬ２に接続される非選択行のＮＡＮＤストリングＮＳ２２のストリング電界が減少する。従って、プログラムの攪乱が防止され、不揮発性メモリ装置１００の信頼性が向上する。
【０１１８】
図１３は図１の不揮発性メモリ装置１００のプログラム方法の第２実施形態を示す順序図である。図１及び図１３を参照すると、Ｓ２１０段階で、ビットラインがセットアップされる。例えば、図９乃至図１２を参照して説明したように、選択ビットラインに第１正電圧、即ち、第１ビットライン電圧ＶＢＬ１が印加される。非選択ビットラインに第２正電圧、即ち、第２ビットライン電圧ＶＢＬ２が印加される。
【０１１９】
Ｓ２２０段階で、チャンネルがセットアップされる。例えば、プログラムされるべきＮＡＮＤストリングのチャンネル及びプログラムの実行が禁止されるべきＮＡＮＤストリングのチャンネルは接地電圧Ｖｓｓより高い正電圧にセットアップされる。
【０１２０】
Ｓ２３０段階で、ワードラインにプログラム動作電圧が印加される。例えば、選択ワードラインにプログラム電圧Ｖｐｇｍが印加され、非選択ワードラインにパス電圧Ｖｐａｓｓが印加される。
【０１２１】
図１４は図１３のプログラム方法による電圧変化を示すタイミング図である。図１３及び図１４を参照すると、第１時間ｔ１から第２時間ｔ２でビットラインのセットアップが行なわれる。ビットラインのセットアップはＳ２１０段階から説明したように行なわれる。例えば、ビットラインＢＬの中の選択ビットラインに第３ビットライン電圧ＶＢＬ３が印加され、非選択ビットラインに第２ビットライン電圧ＶＢＬ２が印加される。
【０１２２】
例示的に、第３ビットライン電圧ＶＢＬ３は電源電圧Ｖｃｃより低いレベルを有する。例えば、第２ビットライン電圧ＶＢＬ２は電源電圧Ｖｃｃである。
【０１２３】
第２時間ｔ２から第３時間ｔ３で、チャンネルのセットアップが行なわれる。例えば、選択されたストリング選択ラインＳＳＬ、即ち、選択行のＮＡＮＤストリングに接続されたストリング選択ラインＳＳＬに第１ストリング選択ライン電圧ＶＳＳＬ１が印加される。非選択されたストリング選択ラインＳＳＬ、即ち、非選択行のＮＡＮＤストリングに接続されたストリング選択ラインＳＳＬに第２ストリング選択ライン電圧ＶＳＳＬ２が印加される。
【０１２４】
第１ストリング選択ライン電圧ＶＳＳＬ１及び第２ストリング選択ライン電圧ＶＳＳＬ２は正電圧である。第２ストリング選択ライン電圧ＶＳＳＬ２は第１ストリング選択ライン電圧ＶＳＳＬ１より低いレベルを有する。例えば、第１ストリング選択ライン電圧ＶＳＳＬ１は電源電圧Ｖｃｃである。例えば、第２ストリング選択ライン電圧ＶＳＳＬ２はストリング選択トランジスタＳＳＴをターンオンする電圧である。
【０１２５】
このとき、選択行のＮＡＮＤストリングの中の選択ビットラインに接続されたＮＡＮＤストリングのチャンネルは第３ビットライン電圧ＶＢＬ３及び第１ストリング選択ライン電圧ＶＳＳＬ１によってセットアップされる。選択行のＮＡＮＤストリングの中の非選択ビットラインに接続されたＮＡＮＤストリングのチャンネルは第２ビットライン電圧ＶＢＬ２及び第１ストリング選択ライン電圧ＶＳＳＬ１によってセットアップされる。非選択行のＮＡＮＤストリングの中の選択ビットラインに接続されたＮＡＮＤストリングのチャンネルは第３ビットライン電圧ＶＢＬ３及び第２ストリング選択ライン電圧ＶＳＳＬ２によってセットアップされる。非選択行のＮＡＮＤストリングの中の非選択ビットラインに接続されたＮＡＮＤストリングのチャンネルは第２ビットライン電圧ＶＢＬ２及び第２ストリング選択ライン電圧ＶＳＳＬ２によってセットアップされる。
【０１２６】
第３時間ｔ３から第４時間ｔ４で、チャンネルのブーストが行なわれる。例えば、選択及び非選択ワードラインＷＬにパス電圧Ｖｐａｓｓが印加される。
【０１２７】
ＮＡＮＤストリングのチャンネルが第２及び第３ビットライン電圧ＶＢＬ２、ＶＢＬ３、そして第１及び第２ストリング選択ライン電圧ＶＳＳＬ１、ＶＳＳＬ２によって正電圧にセットアップされる。従って、ワードラインＷＬにパス電圧Ｖｐａｓｓが印加されるとき、プログラムの実行が禁止されるべきＮＡＮＤストリングのチャンネル電圧は正電圧からブーストされる。
【０１２８】
第４時間ｔ４でプログラムが実行される。例えば、選択ワードラインにプログラム電圧Ｖｐｇｍが印加される。
ビットラインのセットアップ区間、チャンネルのセットアップ区間、チャンネルのブースト区間、そしてプログラム区間で、接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加される。即ち、ＮＡＮＤストリングは共通ソースラインＣＳＬと電気的に分離される。
【０１２９】
図１５及び図１６は図１４の電圧変化に基づくプログラム電圧条件を示すテーブルである。図１１を参照して説明したように、選択行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３の電圧条件が図１５に図示されている。そして、図１２を参照して説明したように、非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３の電圧条件が図１６に図示されている。
【０１３０】
図１４及び図１５を参照すると、選択ビットラインＢＬ２に第３ビットライン電圧ＶＢＬ３が印加され、非選択ビットラインＢＬ１、ＢＬ３に第２ビットライン電圧ＶＢＬ２がそれぞれ印加される。第１ストリング選択ラインＳＳＬ１に第１ストリング選択ライン電圧ＶＳＳＬ１が印加される。第２ストリング選択ラインＳＳＬ２に第２ストリング選択ライン電圧ＶＳＳＬ２が印加される。ワードラインＷＬにパス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍが印加される。接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加される。
【０１３１】
図１０を参照して説明したように、非選択ビットラインＢＬ１、ＢＬ３に対応するＮＡＮＤストリングＮＳ１１、ＮＳ１３のチャンネルは第１ブースト電圧Ｖｂｏｏｓｔ１にブーストされる。例えば、ＮＡＮＤストリングＮＳ１１、ＮＳ１３のチャンネルの電圧は第２ビットライン電圧ＶＢＬ２及び第１ストリング選択ライン電圧ＶＳＳＬ１によってセットアップされるレベルでブーストされる。従って、非選択ビットラインＢＬ１、ＢＬ３に対応するＮＡＮＤストリングＮＳ１１、ＮＳ１３はプログラムが禁止される。
【０１３２】
選択ビットラインＢＬ２に対応するＮＡＮＤストリングＮＳ１２のチャンネル電圧は第３ビットライン電圧ＶＢＬ３である。第３ビットライン電圧ＶＢＬ３は電源電圧Ｖｃｃより低いレベルを有する。また、第３ビットライン電圧ＶＢＬ３のレベルは第３ビットライン電圧ＶＢＬ３及び第１ストリング選択ライン電圧ＶＳＳＬ１によってブーストされないように設定される。従って、プログラム電圧Ｖｐｇｍ及び第３ビットライン電圧ＶＢＬ３間の電圧の差によって、選択ビットラインＢＬ２に対応するＮＡＮＤストリングＮＳ１２からプログラムが実行される。
【０１３３】
図１４乃至図１６を参照すると、選択ビットラインＢＬ２に第３ビットライン電圧ＶＢＬ３が印加され、非選択ビットラインＢＬ１、ＢＬ３に第２ビットライン電圧ＶＢＬ２がそれぞれ印加される。第２ストリング選択ラインＳＳＬ２に第２ストリング選択ライン電圧ＶＳＳＬ２が印加される。ワードラインＷＬにパス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍが印加される。接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加される。
【０１３４】
非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３のチャンネル電圧は第３ブースト電圧Ｖｂｏｏｓｔ３に上昇する。例えば、ＮＡＮＤストリングＮＳ２１、ＮＳ２３のチャンネル電圧は第２ビットライン電圧ＶＢＬ２及び第２ストリング選択ライン電圧ＶＳＳＬ２によってセットアップされるレベルでブーストされる。ＮＡＮＤストリングＮＳ２２のチャンネル電圧は第３ビットライン電圧ＶＢＬ３及び第２ストリング選択ライン電圧ＶＳＳＬ２によってセットアップされるレベルでブーストされる。例えば、第３ビットライン電圧ＶＢＬ３のレベルは第３ビットライン電圧ＶＢＬ３及び第２ストリング選択ライン電圧ＶＳＳＬ２によってブーストされないように設定される。
【０１３５】
例示的に、第３ビットライン電圧ＶＢＬ３は第２ストリング選択ライン電圧ＶＳＳＬ２と同一のレベルを有する。
【０１３６】
選択ビットラインＢＬ２に第３ビットライン電圧ＶＢＬ３が印加される。従って、選択ビットラインＢＬ２に接続される非選択行のＮＡＮＤストリングＮＳ２２のストリング電界は第３ブースト電圧Ｖｂｏｏｓｔ３及び第３ビットライン電圧ＶＢＬ３の差に基づいて形成される。図７及び図８を参照して説明した電圧条件と比較すると、選択ビットラインＢＬ２に接続される非選択行のＮＡＮＤストリングＮＳ２２のストリング電界が減少する。従って、プログラムの攪乱が防止され、不揮発性メモリ装置１００の信頼性が向上される。
【０１３７】
また、選択ビットラインＢＬ２に接続される非選択行のＮＡＮＤストリングＮＳ２２のチャンネル電圧は第３ビットライン電圧ＶＢＬ３及び第２ストリング選択ライン電圧ＶＳＳＬ２によってセットアップされるレベルでブーストされる。従って、ＮＡＮＤストリングＮＳ２２のブーストが安定的に実行され、ＮＡＮＤストリングＮＳ２２に接続されたメモリセルのプログラムの攪乱が防止される。
【０１３８】
図１７は図１３のプログラム方法による電圧変化の第２実施形態を示すタイミング図である。図１３及び図１７を参照すると、第１時間ｔ１から第２時間ｔ２でビットラインのセットアップが行なわれる。例えば、ビットラインＢＬの中の選択ビットラインに第４ビットライン電圧ＶＢＬ４が印加され、非選択ビットラインに第２ビットライン電圧ＶＢＬ２が印加される。
【０１３９】
例示的に、第４ビットライン電圧ＶＢＬ４は電源電圧Ｖｃｃである。例えば、第２ビットライン電圧ＶＢＬ２は電源電圧Ｖｃｃである。
【０１４０】
第２時間ｔ２から第３時間ｔ３で、チャンネルのセットアップが行なわれる。例えば、選択されたストリング選択ラインＳＳＬ、即ち、選択行のＮＡＮＤストリングに接続されるストリング選択ラインＳＳＬに第１ストリング選択ライン電圧ＶＳＳＬ１が印加される。非選択されたストリング選択ラインＳＳＬ、即ち、非選択行のＮＡＮＤストリングに接続されるストリング選択ラインＳＳＬに第３ストリング選択ライン電圧ＶＳＳＬ３が印加される。
【０１４１】
例示的に、第１ストリング選択ライン電圧ＶＳＳＬ１及び第３ストリング選択ライン電圧ＶＳＳＬ３は正電圧である。例えば、第３ストリング選択ライン電圧ＶＳＳＬ３は第１ストリング選択ライン電圧ＶＳＳＬ１と同一のレベルを有する。例えば、第１ストリング選択ライン電圧ＶＳＳＬ１は電源電圧Ｖｃｃである。第３ストリング選択ライン電圧ＶＳＳＬ３は電源電圧Ｖｃｃである。
【０１４２】
このとき、選択行のＮＡＮＤストリングの中の選択ビットラインに接続されるＮＡＮＤストリングのチャンネルは第３ビットライン電圧ＶＢＬ３及び第１ストリング選択ライン電圧ＶＳＳＬ１によってセットアップされる。選択行のＮＡＮＤストリングの中の非選択ビットラインに接続されるＮＡＮＤストリングのチャンネルは第２ビットライン電圧ＶＢＬ２及び第１ストリング選択ライン電圧ＶＳＳＬ１によってセットアップされる。非選択行のＮＡＮＤストリングの中の選択ビットラインに接続されるＮＡＮＤストリングのチャンネルは第３ビットライン電圧ＶＢＬ３及び第３ストリング選択ライン電圧ＶＳＳＬ３によってセットアップされる。非選択行のＮＡＮＤストリングの中の非選択ビットラインに接続されるＮＡＮＤストリングのチャンネルは第２ビットライン電圧ＶＢＬ２及び第３ストリング選択ライン電圧ＶＳＳＬ３によってセットアップされる。
【０１４３】
第３時間ｔ３から第４時間ｔ４で、非選択されたストリング選択ラインの電圧が接地電圧Ｖｓｓに放電される。選択されたビットラインの電圧が第４ビットライン電圧ＶＢＬ４から第５ビットライン電圧ＶＢＬ５に落ちる。
第４時間ｔ４から第５時間ｔ５で、チャンネルのブーストが行なわれる。例えば、選択及び非選択ワードラインＷＬにパス電圧Ｖｐａｓｓが印加される。
【０１４４】
ＮＡＮＤストリングのチャンネルが第２及び第３ビットライン電圧ＶＢＬ２、ＶＢＬ３、そして第１及び第３ストリング選択ライン電圧ＶＳＳＬ１、ＶＳＳＬ３によって正電圧にセットアップされる。従って、ワードラインＷＬにパス電圧Ｖｐａｓｓが印加されるとき、プログラムの実行が禁止されるべきＮＡＮＤストリングのチャンネル電圧は正電圧からブーストされる。
【０１４５】
第５時間ｔ５でプログラムが実行される。例えば、選択ワードラインにプログラム電圧Ｖｐｇｍが印加される。
ビットラインのセットアップ区間、チャンネルのセットアップ区間、チャンネルのブースト区間、そしてプログラム区間で、接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加される。即ち、ＮＡＮＤストリングは共通ソースラインＣＳＬと電気的に分離される。
【０１４６】
図１８及び図１９は図１７の電圧変化に基づくプログラム電圧条件を示すテーブルである。例示的に、図１１を参照して説明したように、選択行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３の電圧条件が図１８に図示されている。そして、図１２を参照して説明したように、非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３の電圧条件が図１９に図示されている。
【０１４７】
図１７及び図１９を参照すると、選択ビットラインＢＬ２に第４ビットライン電圧ＶＢＬ４が印加された後に、第５ビットライン電圧ＶＢＬ５が印加され、非選択ビットラインＢＬ１、ＢＬ３に第２ビットライン電圧ＶＢＬ２が印加される。第１ストリング選択ラインＳＳＬ１に第１ストリング選択ライン電圧ＶＳＳＬ１が印加される。第２ストリング選択ラインＳＳＬ２に第３ストリング選択ライン電圧ＶＳＳＬ３が印加された後に、接地電圧Ｖｓｓが印加される。
【０１４８】
ワードラインＷＬにパス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍが印加される。接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加される。
【０１４９】
図１５を参照して説明したように、非選択ビットラインＢＬ１、ＢＬ３に対応するＮＡＮＤストリングＮＳ１１、ＮＳ１３のチャンネルは第１ブースト電圧Ｖｂｏｏｓｔ１にブーストされる。例えば、ＮＡＮＤストリングＮＳ１１、ＮＳ１３のチャンネルの電圧は第２ビットライン電圧ＶＢＬ２及び第１ストリング選択ライン電圧ＶＳＳＬ１によってセットアップされるレベルでブーストされる。従って、非選択ビットラインＢＬ１、ＢＬ３に対応するＮＡＮＤストリングＮＳ１１、ＮＳ１３はプログラムが禁止される。
【０１５０】
選択ビットラインＢＬ２に対応するＮＡＮＤストリングＮＳ１２のチャンネル電圧は第５ビットライン電圧ＶＢＬ５である。第５ビットライン電圧ＶＢＬ５は電源電圧Ｖｃｃより低いレベルを有する。また、第５ビットライン電圧ＶＢＬ５のレベルは第５ビットライン電圧ＶＢＬ５及び第１ストリング選択ライン電圧ＶＳＳＬ１によってブーストされないように設定される。従って、プログラム電圧Ｖｐｇｍ及び第５ビットライン電圧ＶＢＬ５間の電圧の差によって、選択ビットラインＢＬ２に対応するＮＡＮＤストリングＮＳ１２からプログラムが実行される。
【０１５１】
図１７乃至図１９を参照すると、選択ビットラインＢＬ２に第４ビットライン電圧ＶＢＬ４が印加された後に、第５ビットライン電圧ＶＢＬ５が印加され、非選択ビットラインＢＬ１、ＢＬ３に第２ビットライン電圧ＶＢＬ２が印加される。第２ストリング選択ラインＳＳＬ２に第３ストリング選択ライン電圧ＶＳＳＬ３が印加された後に、接地電圧Ｖｓｓが印加される。ワードラインＷＬにパス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍが印加される。接地選択ラインＧＳＬに接地電圧Ｖｓｓが印加される。
【０１５２】
非選択行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３のチャンネル電圧は第４ブースト電圧Ｖｂｏｏｓｔ４に上昇する。例えば、ＮＡＮＤストリングＮＳ２１、ＮＳ２３のチャンネル電圧は第２ビットライン電圧ＶＢＬ２及び第３ストリング選択ライン電圧ＶＳＳＬ３によってセットアップされるレベルでブーストされる。ＮＡＮＤストリングＮＳ２２のチャンネル電圧は第４ビットライン電圧ＶＢＬ４及び第３ストリング選択ライン電圧ＶＳＳＬ３によってセットアップされるレベルでブーストされる。
【０１５３】
パス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍが印加されるとき、選択ビットラインＢＬ２に第５ビットライン電圧ＶＢＬ５が印加される。従って、選択ビットラインＢＬ２に接続される非選択行のＮＡＮＤストリングＮＳ２２のストリング電界は第４ブースト電圧Ｖｂｏｏｓｔ４及び第５ビットライン電圧ＶＢＬ５の差に基づいて形成される。図７及び図８を参照して説明した電圧条件と比較すると、選択ビットラインＢＬ２に接続される非選択行のＮＡＮＤストリングＮＳ２２のストリング電界が減少する。従って、プログラムの攪乱が防止され、不揮発性メモリ装置１００の信頼性が向上する。
【０１５４】
非選択されるストリング選択ラインＳＳＬ２に接地電圧Ｖｓｓが印加される。従って、選択ビットラインＢＬ２及び非選択行のＮＡＮＤストリングＮＳ２２間の電流漏れが減少する。
【０１５５】
選択ビットラインＢＬ２に接続される非選択行のＮＡＮＤストリングＮＳ２２のチャンネル電圧は第４ビットライン電圧ＶＢＬ４及び第３ストリング選択ライン電圧ＶＳＳＬ３によってセットアップされるレベルでブーストされる。従って、ＮＡＮＤストリングＮＳ２２のブーストが安定的に実行され、ＮＡＮＤストリングＮＳ２２に接続されるメモリセルのプログラムの攪乱が防止される。
【０１５６】
図２０は図１の読み込み及び書き込み回路１３０を示すブロック図である。図２０を参照すると、読み込み及び書き込み回路１３０は複数のページバッファ１３１〜１３ｍを含む。ページバッファ１３１〜１３ｍはビットラインＢＬ１〜ＢＬｍ及びデータラインＤＬ１〜ＤＬｍ間にそれぞれ接続される。
【０１５７】
書き込み動作のときに、各ページバッファは対応するデータラインから書き込みデータを受信するように構成される。各ページバッファは受信された書き込みデータを貯蔵する。貯蔵された書き込みデータに基づいて、各ページバッファは対応するビットラインをセットアップする。例えば、受信された書き込みデータがプログラムデータであるとき、各ページバッファは対応するビットラインを第１ビットライン電圧ＶＢＬ１にセットアップする。例えば、受信された書き込みデータがプログラム禁止データであるとき、各ページバッファは対応するビットラインを第２ビットライン電圧ＶＢＬ２にセットアップする。
【０１５８】
図２１は図２０のページバッファの第１実施形態を示す回路図である。図２１を参照すると、ページバッファ４００はラッチ４１０、選択回路４２０、ロード回路４３０、検知回路４４０、Ｙゲート回路４５０、そしてバイアス回路４６０を含む。
【０１５９】
ラッチ４１０はビットライン選択回路４２０、検知回路４４０、Ｙゲート回路４５０、そしてバイアス回路４６０に接続される。例示的に、ラッチ４１０の第１ノードＮ１は選択回路４２０、Ｙゲート回路４５０、そしてバイアス回路４６０に接続される。ラッチ４１０の第２ノードＮ２は検知回路４４０及びバイアス回路４６０に接続される。書き込み動作のときに、ラッチ４１０は書き込みデータを貯蔵するように構成される。読み込み動作のときに、ラッチ４１０は読み込まれたデータを貯蔵するように構成される。
【０１６０】
選択回路４２０はビットラインＢＬ、ラッチ４１０、ロード回路４３０、検知回路４４０、Ｙゲート回路４５０、そしてバイアス回路４６０に接続される。例えば、書き込み動作のときに、選択回路４２０は選択信号ＢＬＳＬＴに応じてラッチ４１０及びビットラインＢＬを電気的に接続するように構成される。例えば、選択回路４２０はスイッチを含む。例えば、選択回路４２０はトランジスタを含む。選択回路４２０は選択信号ＢＬＳＬＴに応じて動作する。
【０１６１】
ロード回路４３０はビットラインＢＬ、選択回路４２０、そして検知回路４４０に接続される。例えば、読み込み動作のときに、ロード回路４３０は検知ノードＳＯを電源電圧Ｖｃｃで充電するように構成される。例えば、ロード回路４３０はスイッチを含む。例えば、ロード回路４３０はトランジスタを含む。ロード回路４３０はフリーチャージ信号ＰＲＥに応じて電源電圧ＶｃｃをビットラインＢＬに供給するように構成される。
【０１６２】
検知回路４４０はビットラインＢＬ、ラッチ４１０、選択回路４２０、ロード回路４３０、そしてバイアス回路４６０に接続される。読み込み動作のときに、検知回路４４０はラッチ信号ＬＡＴに応じて検知ノードＳＯの電圧レベルをラッチ４１０に伝送するように構成される。読み込み動作のときにラッチ信号ＬＡＴが活性化される。このとき、検知ノードＳＯの電圧レベルに応じて第１トランジスタＴ１が動作する。即ち、検知ノードＳＯの電圧レベルがハイであるとき、検知回路４４０は接地電圧Ｖｓｓをラッチ４１０に印加する。検知ノードＳＯの電圧レベルがローであるとき、検知回路４４０は接地電圧Ｖｓｓをラッチ４１０に印加しない。即ち、読み込み動作のときに、検知ノードＳＯの電圧レベルに応じてラッチ４１０の状態が変化する。
【０１６３】
例えば、検知回路４４０は少なくとも２つのスイッチを含む。例えば、検知回路４４０は第１及び第２トランジスタＴ１、Ｔ２を含む。第１トランジスタＴ１はビットラインＢＬ、ラッチ４１０、選択回路４２０、ロード回路４３０、そしてバイアス回路４６０に接続される。第２トランジスタＴ２はラッチ信号Ｔ２に応じて第１トランジスタＴ１に接地電圧Ｖｓｓを印加するように構成される。
【０１６４】
Ｙゲート回路４５０はラッチ４１０、選択回路４２０、そしてバイアス回路４６０に接続される。例えば、読み込み及び書き込み動作のときに、Ｙゲート回路４５０はデータラインＤＬ及びラッチ４１０を接続するように構成される。例えば、読み込み動作のときに、Ｙゲート回路４５０はラッチ４１０に貯蔵された読み込みデータをデータラインＤＬに伝送するように構成される。例えば、書き込み動作のときに、Ｙゲート回路４５０はデータラインＤＬを通じて受信されるデータをラッチ４１０に伝送するように構成される。
【０１６５】
例えば、Ｙゲート回路４５０はスイッチを含む。例えば、Ｙゲート回路４５０はトランジスタを含む。例えば、Ｙゲート回路４５０は列アドレスＹＡに応じて動作するように構成される。
【０１６６】
バイアス回路４６０はラッチ４１０、選択回路４２０、ロード回路４３０、検知回路４４０、そしてＹゲート回路４５０に接続される。例えば、プログラム動作の際に、バイアス回路４６０はラッチ４１０に貯蔵された書き込みデータによってビットラインＢＬを選択するように構成される。例えば、バイアス回路４１０は第１ビットライン電圧ＶＢＬ１をビットラインＢＬに印加するように構成される。例えば、ラッチ４１０に貯蔵された書き込みデータがプログラムデータであるとき、バイアス回路４６０はビットラインＢＬに第１ビットライン電圧ＶＢＬ１を印加するように構成される。
【０１６７】
例えば、バイアス回路４６０は少なくとも三つのスイッチを含む。例えば、バイアス回路４６０は第３から第５トランジスタＴ３〜Ｔ５を含む。第３トランジスタＴ３はラッチ４１０の第２ノードＮ２の電圧レベルに応じて、基準電圧Ｖｒｅｆを第４トランジスタＴ４に印加するように構成される。第４トランジスタＴ４は第３トランジスタＴ３から印加される電圧に応じて、電源電圧Ｖｃｃを第５トランジスタＴ５に印加するように構成される。第５トランジスタＴ５はプログラム信号ＰＧＭ＿Ｓに応じて第４トランジスタＴ４の出力をラッチ４１０の第１ノードＮ１に伝送するように構成される。
【０１６８】
プログラム動作の際に、アドレスＡＤＤＲ及び書き込みデータが受信される。アドレスＡＤＤＲの中の列アドレスに応じて、Ｙゲート回路４５０がターンオンされる。Ｙゲート回路４５０がターンオンされると、書き込みデータがラッチ４１０に伝送される。
その後に、選択信号ＢＬＳＬＴが活性化される。選択信号ＢＬＬＳＴが活性化されると、選択回路４２０はラッチ４１０の第１ノードＮ１及びビットラインＢＬを電気的に接続する。
【０１６９】
書き込みデータがプログラムデータであるとき、ラッチ４１０の第１ノード Ｎ１の電圧はローレベルである。そして、ラッチ４１０の第２ノードＮ２の電圧はハイレベルである。ラッチ４１０の第２ノードＮ２の電圧がハイレベルであれば、第３トランジスタＴ３がターンオンされる。従って、基準電圧Ｖｒｅｆが第４トランジスタＴ４のゲートに印加される。
第４トランジスタＴ４は電源電圧Ｖｃｃノード及び第５トランジスタＴ５間に接続される。
【０１７０】
第３トランジスタＴ３から受信される基準電圧Ｖｒｅｆに応じて、第４トランジスタＴ４は電源電圧Ｖｃｃを第５トランジスタＴ５に印加する。例示的に、第４トランジスタＴ４を通じて第５トランジスタＴ５に印加される電圧のレベルは第４トランジスタＴ４のゲート電圧、即ち、基準電圧Ｖｒｅｆより低い。例示的に、第４トランジスタＴ４を通じて第５トランジスタＴ５に印加される電圧のレベルが第１ビットライン電圧ＶＢＬ１になるように、基準電圧Ｖｒｅｆのレベルが設定される。即ち、第３トランジスタＴ３を通じて印加される基準電圧Ｖｒｅｆに応じて、第４トランジスタＴ４は電源電圧Ｖｃｃのレベルを第１ビットライン電圧ＶＢＬ１のレベルに調節して第５トランジスタＴ５に印加する。
【０１７１】
書き込み動作のときに、プログラム信号ＰＧＭ＿Ｓが活性化される。従って、書き込み動作のときに、バイアス回路４６０の出力がビットラインＢＬに供給される。即ち、書き込みデータがプログラムデータであるとき、ビットラインＢＬは第１ビットライン電圧ＶＢＬ１にセットアップされる。
【０１７２】
書き込みデータがプログラム禁止データであるとき、ラッチ４１０の第１ノードＮ１の電圧はハイレベルである。そして、ラッチ４１０の第２ノードＮ２の電圧はローレベルである。ラッチ４１０の第２ノードＮ２の電圧がローレベルであれば、バイアス回路４６０の第３トランジスタＴ３はターンオフされる。従って、第４トランジスタＴ４もターンオフされ、バイアス回路４６０及びビットラインＢＬは電気的に分離される。ラッチ４１０の第１ノードＮ１の電圧がハイレベルであるので、ビットラインＢＬはハイレベルにセットアップされる。例えば、ビットラインＢＬは第２ビットライン電圧ＶＢＬ２にセットアップされる。
【０１７３】
上述したように、本発明の実施形態によるページバッファ４００はプログラムデータに対応するビットラインを第１ビットライン電圧ＶＢＬ１で駆動し、そしてプログラム禁止データに対応するビットラインを第２ビットライン電圧ＶＢＬ２で駆動するように構成される。従って、不揮発性メモリ装置１００の信頼性が向上する。
【０１７４】
図２２は図２０のページバッファの第２実施形態４００′を示す回路図である。図２２を参照すると、ページバッファ４００′はラッチ４１０、選択回路４２０、ロード回路４３０、検知回路４４０、Ｙゲート回路４５０、そしてバイアス回路４７０を含む。ラッチ４１０、選択回路４２０、ロード回路４３０、検知回路４４０、そしてＹゲート回路４５０は図２１を参照して説明したものと同様に構成される。従って、ラッチ４１０、選択回路４２０、ロード回路４３０、検知回路４４０、そしてＹゲート回路４５０の詳細な説明は省略する。
【０１７５】
第４トランジスタＴ４が欠けていることを除けば、バイアス回路４７０は図２１を参照して説明したバイアス回路４５０と同一に構成される。第３トランジスタＴ３はラッチ４１０の第２ノードＮ２の電圧レベルに応じて、基準電圧Ｖｒｅｆを印加するように構成される。基準電圧Ｖｒｅｆは第５トランジスタＴ５に印加される。
【０１７６】
第５トランジスタＴ５はプログラム信号ＰＧＭ＿Ｓに応じてターンオンされる。即ち、第５トランジスタＴ５はプログラム信号ＰＧＭ＿Ｓに応じて第３トランジスタＴ３の出力をビットラインＢＬに伝送するように構成される。例示的に、書き込みデータがプログラムデータであるとき、第３トランジスタＴ３はターンオンされる。即ち、書き込みデータがプログラムデータであるとき、ビットラインＢＬは基準電圧Ｖｒｅｆにセットアップされる。例示的に、基準電圧Ｖｒｅｆのレベルは第１ビットライン電圧ＶＢＬ１のレベルに設定される。
【０１７７】
図２３は図２０のページバッファの第３実施形態５００を示す回路図である。図２３を参照すると、ページバッファ５００は第１ラッチ５１０、第１選択回路５２０、ロード回路５３０、検知回路５４０、Ｙゲート回路５５０、バイアス回路５６０、第２ラッチ６１０、データ伝送回路６２０、そしてダンプ回路６３０を含む。第１ラッチ５１０、第１選択回路５２０、ロード回路５３０、検知回路５４０、Ｙゲート回路５５０、そしてバイアス回路５６０は図２１を参照して説明したラッチ４１０、選択回路４２０、ロード回路４３０、検知回路４４０、Ｙゲート回路４５０、そしてバイアス回路４６０と同様に構成される。従って、第１ラッチ５１０、第１選択回路５２０、ロード回路５３０、検知回路５４０、Ｙゲート回路５５０、そしてバイアス回路５６０の詳細な説明は省略する。
【０１７８】
第２ラッチ６１０はデータ伝送回路６２０及びダンプ回路６３０に接続される。第２ラッチ６１０は書き込みデータ又は読み込みデータを貯蔵するように構成される。
【０１７９】
データ伝送回路６２０は第２ラッチ６１０、Ｙゲート回路５５０、そして第２選択回路６４０に接続される。データ伝送回路６２０はＹゲート回路５５０を通じて受信されるデータをラッチ６１０に伝送するように構成される。例示的に、データ伝送回路６２０は少なくとも２つのスイッチを含む。例えば、データ伝送回路６２０は第６及び第７トランジスタＴ６、Ｔ７を含む。第６トランジスタＴ６はデータ信号ＤＩに応じて動作する。第７トランジスタＴ７はデータ反転信号ｎＤＩに応じて動作する。第６及び第７トランジスタＴ６、Ｔ７は第２ラッチ６１０の両端及びＹゲート回路５５０間にそれぞれ接続される。
【０１８０】
ダンプ回路６３０は第２ラッチ６１０、第１選択回路５２０、ロード回路５３０、そして検知回路５４０に接続される。ダンプ回路６３０は第２ラッチ６１０に貯蔵されたデータを第１ラッチ５１０に伝送するように構成される。例えば、ダンプ回路６３０は少なくとも１つのスイッチを含む。例えば、ダンプ回路６３０は少なくとも１つのトランジスタを含む。ダンプ回路６３０はダンプ信号ＤＵＭＰに応じて動作する。
【０１８１】
ダンプ信号ＤＵＭＰが活性化されると、第２ラッチ６１０のデータは検知ノードＳＯに伝送される。このとき、ラッチ信号ＬＡＴが活性化されると、検知ノードＳＯの電圧レベルによって第１ラッチ５１０のデータが変更される。即ち、第２ラッチ６１０のデータが第１ラッチ５１０に送信される。
【０１８２】
第２選択回路６４０は第１ラッチ５１０、第１選択回路５２０、バイアス回路５６０、そしてＹゲート回路５５０に接続される。例えば、読み込み動作のときに、第２選択回路６４０は第１ラッチ５１０に貯蔵された読み込みデータをＹゲート回路５５０を通じてデータラインＤＬへ伝送するように構成される。例えば、第２選択回路６４０は少なくとも１つのスイッチを含む。例えば、第２選択回路６４０は少なくとも１つのトランジスタを含む。第２選択回路６４０は第２選択信号ＰＢＤ０に応じて動作する。
【０１８３】
図２４は図２０のページバッファの第４実施形態５００′を示す回路図である。図２４を参照すると、ページバッファ５００′は第１ラッチ５１０、第１選択回路５２０、ロード回路５３０、検知回路５４０、Ｙゲート回路５５０、バイアス回路５７０、第２ラッチ６１０、データ伝送回路６２０、そしてダンプ回路６３０を含む。第１ラッチ５１０、第１選択回路５２０、ロード回路５３０、検知回路５４０、Ｙゲート回路５５０、第２ラッチ６１０、データ伝送回路６２０、そしてダンプ回路６３０は図２３を参照して説明したものと同様に構成される。バイアス回路５７０は図２２を参照して説明したバイアス回路４７０と同一である。
【０１８４】
図２１乃至図２４を参照して、ページバッファの構成要素等を説明した。しかし、ページバッファは図２１乃至図２４の構成要素に限定されない。
【０１８５】
例示的に、ページバッファ５００又は５００′はキャッシュプログラムを実行するように構成される。例えば、第１書き込みデータが第１ラッチ５１０にロードされる。第１書き込みデータがプログラムされる間に、第２書き込みデータが第２ラッチ６１０にロードされる。第１書き込みデータのプログラムが完了されると、第２書き込みデータが第１ラッチ６１０にダンプされる。その後に、第２書き込みデータのプログラムが実行される。同様に、第２書き込みデータのプログラムが実行される間に、第３書き込みデータが第２ラッチ６１０にロードされる。キャッシュプログラムが実行されると、不揮発性メモリ装置１００の動作速度が向上される。
【０１８６】
例示的に、ページバッファ５００又は５００′はマルチレベルプログラムを実行するように構成される。例えば、メモリセルに最下位ビット（ＬＳＢ、Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）データが貯蔵されているものと仮定する。ページバッファ５００又は５００′はメモリセルに貯蔵された最下位ビットデータを読み込み、第２ラッチ６１０に貯蔵する。ページバッファ５００又は５００′は最上位ビット（ＭＳＢ、Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）データを受信する。例えば、最上位ビットデータは書き込みデータである。ページバッファ５００又は５００′は受信された最上位ビットデータを第１ラッチ５１０に貯蔵する。第１及び第２ラッチ５１０、６１０に貯蔵された最下位ビットデータ及び書き込みデータ（又は最上位ビットデータ）に基づいて、ページバッファ５００又は５００′はマルチレベルプログラムを実行する。
【０１８７】
図２５は図３乃至図５を参照して説明するメモリブロックＢＬＫｉの等価回路の第１応用例を示す回路図である。図６を参照して説明した等価回路と比較すると、メモリブロックＢＬＫｉ＿１の各ＮＡＮＤストリングＮＳに側面トランジスタＬＴＲがさらに構成される。側面トランジスタＬＴＲは接地選択トランジスタＧＳＴと共通ソースラインＣＳＬとの間に接続される。側面トランジスタＬＴＲのゲート（又は、制御ゲート）は接地選択トランジスタＧＳＴのゲート（又は、制御ゲート）とともに接地選択ラインＧＳＬに接続される。
【０１８８】
図３乃至図６に図示されているように、基板１１１に隣接する導電ライン２１１、２１２、２１３は接地選択ラインＧＳＬに対応する。導電ライン２１１、２１２、２１３に予め設定された電圧が印加されると、第２方向のボディ１１４の中の導電ライン２１１、２１２、２１３に対応する領域にチャンネルが形成される。また、導電ライン２１１、２１２、２１３に予め設定された電圧が印加されると、基板１１１から導電ライン２１１、２１２、２１３に隣接した領域にチャンネルが形成される。基板１１１に形成されるチャンネルは共通ソースラインＣＳＬに対応するドープ領域３１１〜３１４及び第２方向のボディ１１４に形成されるチャンネルを連結する。
【０１８９】
共通ソースラインＣＳＬ及びメモリセルＭＣ１〜ＭＣ３のチャンネルは接地選択ラインＧＳＬの電圧によって形成される基板に垂直なチャンネル及び基板に平行なチャンネルを通じて電気的に接続される。即ち、共通ソースラインＣＳＬ及びメモリセルＭＣ１〜ＭＣ３間に、接地選択ラインＧＳＬによって駆動され、基板に垂直なトランジスタ及び基板と平行なトランジスタが動作する。
【０１９０】
基板に垂直なトランジスタは図２５に図示された接地選択トランジスタＧＳＴであり、基板に平行なトランジスタは図２５に図示された側面トランジスタＬＴＲである。
【０１９１】
図２６は図３乃至図５を参照して説明するメモリブロックＢＬＫｉの等価回路の第２応用例ＢＬＫｉ＿２を示す回路図である。図６のメモリブロックＢＬＫｉと比較すると、各ＮＡＮＤストリングＮＳにおいて、メモリセルＭＣ１〜ＭＣ６及び共通ソースラインＣＳＬ間に２つの接地選択トランジスタＧＳＴ１、ＧＳＴ２が構成される。また、同一な高さの接地選択トランジスタＧＳＴ１又はＧＳＴ２に対応する接地選択ラインＧＳＬ１、ＧＳＬ２は共通に接続される。また、同一のＮＡＮＤストリングＮＳに対応する接地選択ラインＧＳＬ１、ＧＳＬ２は共通に接続される。
【０１９２】
図２７は図３乃至図５を参照して説明したメモリブロックＢＬＫｉの等価回路の第３応用例ＢＬＫｉ＿３を示す回路図である。図２６のメモリブロックＢＬＫｉ＿２と比較すると、各ＮＡＮＤストリングＮＳにおいて、メモリセルＭＣ１〜ＭＣ５及びビットラインＢＬ間に２つのストリング選択トランジスタＳＳＴ１、ＳＳＴ２が構成される。
【０１９３】
図２８は図３乃至図５を参照して説明したメモリブロックＢＬＫｉの等価回路の第４応用例ＢＬＫｉ＿４を示す回路図である。図２７のメモリブロックＢＬＫｉ＿３と比較すると、同一のＮＡＮＤストリングＮＳに対応するストリング選択ラインＳＳＬは共通に接続される。
【０１９４】
図２９は図３乃至図５を参照して説明したメモリブロックＢＬＫｉの等価回路の第５応用例ＢＬＫｉ＿５を示す回路図である。図６のメモリブロックＢＬＫｉと比較すると、各ＮＡＮＤストリングからストリング選択トランジスタＳＳＴ及びメモリセルＭＣ１〜ＭＣ６間にダミーメモリセルＤＭＣが構成される。ダミーメモリセルＤＭＣはダミーワードラインＤＷＬに共通に接続される。即ち、ストリング選択ラインＳＳＬ１〜ＳＳＬ３及びワードラインＷＬ１〜ＷＬ６間にダミーワードラインＤＷＬが構成される。
【０１９５】
図３０は図３乃至図５を参照して説明したメモリブロックＢＬＫｉの等価回路の第６応用例ＢＬＫｉ＿６を示す回路図である。図６のメモリブロックＢＬＫｉと比較すると、各ＮＡＮＤストリングから接地選択トランジスタＧＳＴ及びメモリセルＭＣ１〜ＭＣ６間にダミーメモリセルＤＭＣが構成される。ダミーメモリセルＤＭＣはダミーワードラインＤＷＬに共通に接続される。即ち、接地選択ラインＧＳＬ及びワードラインＷＬ１〜ＷＬ６間にダミーワードラインＤＷＬが構成される。
【０１９６】
図３１は図３乃至図５を参照して説明したメモリブロックＢＬＫｉの等価回路の第７応用例ＢＬＫｉ＿７を示す回路図である。図６のメモリブロックＢＬＫｉと比較すると、各ＮＡＮＤストリングからストリング選択トランジスタＳＳＴ及びメモリセルＭＣ１〜ＭＣ５間にダミーメモリセルＤＭＣが構成される。ダミーメモリセルＤＭＣは第１ダミーワードラインＤＷＬ１に共通に接続される。即ち、ストリング選択ラインＳＳＬ１〜ＳＳＬ３及びワードラインＷＬ１〜ＷＬ６間に第１ダミーワードラインＤＷＬ１が構成される。
【０１９７】
各ＮＡＮＤストリングから接地選択トランジスタＧＳＴ及びメモリセルＭＣ１〜ＭＣ５間にダミーメモリセルＤＭＣが構成される。ダミーメモリセルＤＭＣは第２ダミーワードラインＤＷＬ２に共通に接続される。即ち、接地選択ラインＧＳＬ及びワードラインＷＬ１〜ＷＬ５間にダミーワードラインＤＷＬ２が構成される。
【０１９８】
図３２は図３のメモリブロックＢＬＫｉの他の実施形態を示す斜視図である。図３のメモリブロックＢＬＫｉと比較すると、メモリブロックＢＬＫｉ′において、ピラー１１３′は四角柱の形態からなる。また、第１方向に沿って配置されるピラー１１３′間に、絶縁物質１０１が構成される。
【０１９９】
例示的に、絶縁物質１０１は第２方向に沿って延長されて基板１１１に接続される。また、絶縁物質１０１はピラー１１３′が形成される領域を除いた部分から第１方向に沿って延長される。即ち、図３を参照して説明した第１導電物質層２１１〜２９１、２１２〜２９２、２１３〜２９３は絶縁物質１０１によって第１部分２１１ａ〜２９１ａ、２１２ａ〜２９２ａ、２１３ａ〜２９３ａ及び第２部分２１１ｂ〜２９１ｂ、２１２ｂ〜２９２ｂ、２１３ｂ〜２９３ｂに分離される。
【０２００】
第１及び第２ドープ領域３１１、３１２上の領域から、各ピラー１１３′は第１導電物質の第１部分２１１ａ〜２９１ａ及び絶縁膜１１６と、１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１１ｂ〜２９１ｂ及び絶縁膜１１６と、他の１つのＮＡＮＤストリングＮＳとを形成する。
【０２０１】
第２及び第３ドープ領域３１２、３１３上の領域から、各ピラー１１３′は第１導電物質の第１部分２１２ａ〜２９２ａ及び絶縁膜１１６と、１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１２ｂ〜２９２ｂ及び絶縁膜１１６と、他の１つのＮＡＮＤストリングＮＳとを形成する。
【０２０２】
第３及び第４ドープ領域３１３、３１４上の領域から、各ピラー１１３′は第１導電物質の第１部分２１３ａ〜２９３ａ及び絶縁膜１１６と、１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１３ｂ〜２９３ｂ及び絶縁膜１１６と、他の１つのＮＡＮＤストリングＮＳとを形成する。
【０２０３】
即ち、絶縁物質１０１を利用して各ピラー１１３′の両側面に構成される第１導電物質の第１及び第２部分２１１ａ〜２９１ａ、２１１ｂ〜２９１ｂを分離することによって、各ピラー１１３′は２つのＮＡＮＤストリングＮＳを形成する。
【０２０４】
図３３は図２のメモリブロックの第２実施形態を示す斜視図である。図３４は図３３のメモリブロックＢＬＫｊのII−II′線による断面図である。図３３及び図３４を参照すると、基板１１１上の第２型ドープ領域３１５がピラー１１３の下部にプレートの形態に構成されることを除けば、メモリブロックＢＬＫｊは図３乃至図３１を参照して説明したものと同様に構成される。従って、メモリブロックＢＬＫｊの等価回路も図３乃至図３１を参照して説明したものと同様に構成される。
【０２０５】
図３５は図２のメモリブロックの第３実施形態を示す斜視図である。図３６は図３５のメモリブロックＢＬＫｐのIII−III′線による断面図である。図３５及び図３６を参照すると、基板１１１上にプレート形態の第２型ドープ領域３１５が構成される。第１導電物質２２１′〜２８１′はプレートの形態から構成される。
【０２０６】
ピラー１１３′の表面層１１６′は絶縁膜を含む。ピラー１１３′の表面層１１６′は図１乃至図３４を参照して説明した絶縁膜１１６と同様にデータを貯蔵する。例えば、表面層１１６′はトンネリング絶縁膜、電荷貯蔵膜、そしてブロッキング絶縁膜を含む。ピラー１１３′の中間層１１４′はｐ型シリコンを含む。ピラー１１３′の中間層１１４′は第２方向のボディとして動作する。ピラー１１３′の内部層１１５′は絶縁物質を含む。
【０２０７】
図３７は図２のメモリブロックの第４実施形態を示す斜視図である。図３８は図３７のメモリブロックＢＬＫｑのＩＶ−ＩＶ′線による断面図である。
【０２０８】
図３７及び図３８を参照すると、基板１１１上に、第１方向に沿って延長される第１から第４上部ワードラインＵＷ１〜ＵＷ４が第２方向に沿って順に構成される。第１から第４上部ワードラインＵＷ１〜ＵＷ４は第２方向に沿って予め設定された距離だけ離隔されている。第１方向に沿って順に配置され、第２方向に沿って第１から第４上部ワードラインＵＷ１〜ＵＷ４を貫通する第１上部ピラーＵＰ１が構成される。
【０２０９】
第１から第４上部ワードラインＵＷ１〜ＵＷ４から第３方向に離隔されている基板１１１上に、第１方向に沿って延長される第１から第４下部ワードラインＤＷ１〜ＤＷ４が第２方向に沿って順に構成される。第１から第４下部ワードラインＤＷ１〜ＤＷ４は第２方向に沿って予め設定された距離だけ離隔されている。第１方向に沿って順に配置され、第２方向に沿って第１から第４下部ワードラインＤＷ１〜ＤＷ４を貫通する第１下部ピラーＤＰ１が構成される。そして、第１方向に沿って順に配置され、第２方向に沿って第１から第４下部ワードラインＤＷ１〜ＤＷ４を貫通する第２下部ピラーＤＰ２が構成される。例示的に、第１下部ピラーＤＰ１及び第２下部ピラーＤＰ２は第２方向に沿って平行に配置される。
【０２１０】
第１から第４下部ワードラインＤＷ１〜ＤＷ４から第３方向に離隔されている基板１１１上に、第１方向に沿って延長される第５から第８上部ワードラインＵＷ５〜ＵＷ８が第２方向に沿って順に構成される。第５から第８上部ワードラインＵＷ５〜ＵＷ８は第２方向に沿って予め設定された距離だけ離隔されている。第１方向に沿って順に配置され、第２方向に沿って第５から第８上部ワードラインＵＷ５〜ＵＷ８を貫通する第２上部ピラーＵＰ２が構成される。
【０２１１】
第１及び第２下部ピラーＤＰ１、ＤＰ２の上部に第１方向に延長される共通ソースラインＣＳＬが構成される。例示的に、共通ソースラインＣＳＬはｎ型シリコンである。例示的に、共通ソースラインＣＳＬが金属又はポリシリコンのような極性を持ちない導電物質から構成されるとき、共通ソースラインＣＳＬと、第１及び第２下部ピラーＤＰ１、ＤＰ２との間にｎ型ソースが追加に構成される。例示的に、共通ソースラインＣＳＬと、第１及び第２下部ピラーＤＰ１、ＤＰ２はコンタクトプラグを通じてそれぞれ接続される。
【０２１２】
第１及び第２上部ピラーＵＰ１、ＵＰ２上にドレイン３２０がそれぞれ構成される。例示的に、ドレイン３２０はｎ型シリコンから構成される。ドレイン３２０上に第３方向に沿って延長される複数のビットラインＢＬ１〜ＢＬ３が第１方向に沿って順に構成される。前記ビットラインＢＬ１〜ＢＬ３は金属からなる。前記ビットラインＢＬ１〜ＢＬ３及びドレイン３２０はコンタクトプラグを通じて接続される。
【０２１３】
第１及び第２上部ピラーＵＰ１、ＵＰ２はそれぞれ表面層１１６″及び内部層１１４″を含む。第１及び第２下部ピラーＤＰ１、ＤＰ２はそれぞれ表面層１１６″及び内部層１１４″を含む。第１及び第２上部ピラーＵＰ１、ＵＰ２、そして第１及び第２下部ピラーＤＰ１、ＤＰ２の表面層１１６″はブロッキング絶縁膜、電荷貯蔵膜、そしてトンネリング絶縁膜を含む。
【０２１４】
トンネリング絶縁膜は熱酸化膜を含む。電荷貯蔵膜１１８は窒化膜又は金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）を含む。ブロッキング絶縁膜は１１９は単一層又は多層に形成される。ブロッキング絶縁膜１１９はトンネリング絶縁膜及び電荷貯蔵膜より高い誘電定数を持つ高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）からなる。例示的に、トンネリング絶縁膜、電荷貯蔵膜、そしてブロッキング絶縁膜はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成する。
【０２１５】
第１及び第２上部ピラーＵＰ１、ＵＰ２、そして第１及び第２下部ピラーＤＰ１、ＤＰ２の内部層１１４″はｐ型シリコンからなる。第１及び第２上部ピラーＵＰ１、ＵＰ２、そして第１及び第２下部ピラーＤＰ１、ＤＰ２の内部層１１４″はボディとして動作する。
【０２１６】
第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１は第１パイプラインコンタクトＰＣ１を通じて接続される。例示的に、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の表面層等１１６″は第１パイプラインコンタクトＰＣ１の表面層等を通じてそれぞれ接続される。第１パイプラインコンタクトＰＣ１の表面層等は第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の表面層等１１６″と同一の物質から構成される。
【０２１７】
例示的に、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の内部層等１１４″は第１パイプラインコンタクトＰＣ１の内部層等を通じてそれぞれ接続される。第１パイプラインコンタクトＰＣ１の内部層は第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の内部層１１４″と同一の物質からなる。
【０２１８】
即ち、第１上部ピラーＵＰ１及び第１から第４上部ワードラインＵＷ１〜ＵＷ４は第１上部ストリングを形成し、第１下部ピラーＤＰ１及び第１から第４下部ワードラインＤＷ１〜ＤＷ４は第１下部ストリングを形成する。第１上部ストリング及び第１下部ストリングはそれぞれ第１パイプラインコンタクトＰＣ１を通じて接続される。第１上部ストリングの一端にドレイン３２０及びビットラインＢＬ１〜ＢＬ３が接続される。第１下部ストリングの一端に共通ソースラインＣＳＬが接続される。即ち、第１上部ストリング及び第１下部ストリングはビットラインＢＬ１〜ＢＬ３及び共通ソースラインＣＳＬ間に接続される複数のストリングを構成する。
【０２１９】
同様に、第２上部ピラーＵＰ２及び第５から第８上部ワードラインＵＷ５〜ＵＷ８は第２上部ストリングを構成し、第２下部ピラーＤＰ２及び第１から第４下部ワードラインＤＷ１〜ＤＷ４は第２下部ストリングを構成する。第２上部ストリング及び第２下部ストリングは第２パイプラインコンタクトＰＣ２を通じて接続される。第２上部ストリングの一端にドレイン３２０及びビットラインＢＬ１〜ＢＬ３が接続される。第２下部ストリングの一端に共通ソースラインＣＳＬが接続される。即ち、第２上部ストリング及び第２下部ストリングはビットラインＢＬ１〜ＢＬ３及び共通ソースラインＣＳＬ間に接続される複数のストリングを構成する。
【０２２０】
１つのストリングに８個のトランジスタが構成され、第１から第３ビットラインＢＬ１〜ＢＬ３にそれぞれ２つのストリングが接続されることを除けば、メモリブロックＢＬＫｑの等価回路は図６と同様である。しかし、メモリブロックＢＬＫｑのワードライン、ビットライン、そしてストリングの数は限定されない。
【０２２１】
例示的に、第１及び第２パイプラインコンタクトＰＣ１、ＰＣ２内のボディ１１４″にチャンネルを形成するために、第１及び第２パイプラインコンタクトゲート（図示せず）がそれぞれ構成される。例示的に、第１及び第２パイプラインコンタクトゲートは第１及び第２パイプラインコンタクトＰＣ１、ＰＣ２の表面上に構成される。
【０２２２】
例示的に、隣接した下部ピラーＤＰ１、ＤＰ２から下部ワードラインＤＷ１〜ＤＷ４が共有されている構造を説明した。しかし、上部ピラーＵＰ１、又はＵＰ２に隣接する上部ピラーが追加されるとき、その隣接する上部ピラーは上部ワードラインＵＷ１〜ＵＷ４又はＵＷ５〜ＵＷ８を共有するように構成しても良い。
【０２２３】
図３９は図１の不揮発性メモリ装置１００を含むメモリシステム１０００を示すブロック図である。図３９を参照すると、メモリシステム１０００は不揮発性メモリ装置１１００及びコントローラ１２００を含む。
不揮発性メモリ装置１１００は図１乃至図３８を参照して説明したものと同様に構成される。
【０２２４】
コントローラ１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に接続される。ホストからの要求に応じて、コントローラ１２００は不揮発性メモリ装置１１００をアクセスするように構成される。例えば、コントローラ１２００は不揮発性メモリ装置１１００の読み込み、書き込み、消去、そしてバックグラウンド（ｂａｃｋｇｒｏｕｎｄ）動作を制御する。コントローラ１２００は不揮発性メモリ装置１１００及びホストの間にインタフェースを提供する。コントローラ１２００は不揮発性メモリ装置１２００を制御するためのファームウェア（ｆｉｒｍ  ｗａｒｅ）を駆動するように構成される。
【０２２５】
図１のように、コントローラ１２００は不揮発性メモリ装置１１００に制御信号ＣＴＲＬ及びアドレスＡＤＤＲを提供するように構成される。そして、コントローラ１２００は不揮発性メモリ装置１２００とデータＤＡＴＡをやりとりするように構成される。
【０２２６】
例えば、コントローラ１２００はＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、プロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）、ホストインタフェース（ｈｏｓｔ  ｉｎｔｅｒｆａｃｅ）、そしてメモリインタフェース（ｍｅｍｏｒｙ  ｉｎｔｅｒｆａｃｅ）のような構成要素等をさらに含む。ＲＡＭはプロセシングユニットの動作メモリ、不揮発性メモリ装置１１００及びホストの間のキャッシュメモリ、そして不揮発性メモリ装置１１００及びホストの間のバッファメモリとして利用される。プロセシングユニットはコントローラ１２００の全般的な動作を制御する。
【０２２７】
ホストインタフェースはホスト及びコントローラ１２００の間のデータ交換を行なうためのプロトコルを含む。コントローラ１２００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉ  ｍｅｄｉａ  ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような様々なインタフェースプロトコルを通じて外部（ホスト）と通信できるように構成される。メモリインタフェースは不揮発性メモリ装置１１００とインタフェースする。例えば、メモリインタフェースはＮＡＮＤインタフェース又はＮＯＲインタフェースを含む。
【０２２８】
メモリシステム１０００は誤り訂正ブロックをさらに構成しても良い。誤り訂正ブロックは誤り訂正コード（ＥＣＣ）を利用して不揮発性メモリ装置１１００から読み込まれたデータの誤りを検出し、訂正する。例えば、誤り訂正ブロックはコントローラ１２００の構成要素として提供される。また、誤り訂正ブロックは不揮発性メモリ装置１１００の構成要素として提供される。
【０２２９】
コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置に集積される。例えば、コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置に集積されて、メモリカードを構成する。また、コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置に集積されてＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ  ｍｅｍｏｒｙ  ｃａｒｄ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣ  ｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉ  ＳＤ、ｍｉｃｒｏ  ＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）等のようなメモリカードを構成する。
【０２３０】
コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置に集積されて半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成する。半導体ドライブ（ＳＳＤ）は半導体メモリにデータを貯蔵する貯蔵装置を含む。メモリシステム１０が半導体ドライブ（ＳＳＤ）として利用される場合、メモリシステム１０に接続されるホストの動作速度は画期的に改善される。
【０２３１】
他の例として、メモリシステム１０はコンピュータ、ＵＭＰＣ（Ｕｌｔｒａ  Ｍｏｂｉｌｅ  ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ  ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、デジタル音声録音機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル映像録画機（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｐｌａｙｅｒ）、デジタル動画録画機（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタル動画再生機（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、情報を無線環境から送受信できる装置、ホームネットワークを構成する様々な電子装置、コンピュータネットワークを構成する様々な電子装置、テレマティクスネットワークを構成する様々な電子装置、ＲＦＩＤ装置、又はコンピューティングシステムを構成する様々な電子装置に提供される。
【０２３２】
不揮発性メモリ装置１１００又はメモリシステム１０００は様々な形態のパッケージとして実装される。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装される。
【０２３３】
図４０は図３９のメモリシステム１０００の応用例を示すブロック図である。図４０を参照すると、メモリシステム２０００は不揮発性メモリ装置２１００及びコントローラ２２００を含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは１つの共通チャンネルを通じてコントローラ２２００と通信できるように構成される。図４０において、複数の不揮発性メモリチップは第１乃至第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信することができる。各不揮発性メモリチップは図１乃至図３８を参照して説明した不揮発性メモリ装置１００と同様に構成される。
【０２３４】
図４０において、１つのチャンネルに複数の不揮発性メモリチップが接続されている。しかし、１つのチャンネルには１つの不揮発性メモリチップが接続されるようにメモリシステム２０００が構成されても良い。
【０２３５】
図４１は図４０のメモリシステム２０００を含むコンピューティングシステム３０００を示すブロック図である。図４１を参照すると、コンピューティングシステム３０００は中央処理装置３１００、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３２００、ユーザーインタフェース３３００、電源３４００、そしてメモリシステム２０００を含む。
【０２３６】
メモリシステム３５００はシステムバス３５００を通じて、中央処理装置３１００、ＲＡＭ３２００、ユーザーインタフェース３３００、そして電源３４００に電気的に接続される。ユーザーインタフェース３３００を通じて伝送され、中央処理装置３１００によって処理されたデータは、メモリシステム２０００に貯蔵される。
【０２３７】
図４１において、不揮発性メモリ装置２１００はコントローラ２２００を通じてシステムバス３５００に接続されている。しかし、不揮発性メモリ装置２１００はシステムバス３５００に直接接続されても良い。
【０２３８】
図４１には図４０のメモリシステム２０００が図示されている。しかし、図４１のメモリシステム２０００は図３９のメモリシステム１０００に構成しても良い。
また、コンピューティングシステム３０００は図３９及び図４０のメモリシステム１０００、２０００を共に構成しても良い。
【０２３９】
上述した本発明の実施形態は、本発明の範囲と技術的思想から外れない限度内で様々に変形可能である。従って、本発明の範囲は実施形態に限らず、後述する特許請求範囲及び均等技術によって決められるべきである。
【符号の説明】
【０２４０】
１００、１１００  不揮発性メモリ装置
１１０  メモリセルアレイ
１２０  アドレスデコーダ
１３０  読み込み及び書き込み回路
１３１〜１３ｍ  ページバッファ
１４０  データ入出力回路
１５０  制御ロジック
１２００、２２００  コントローラ
３３００  ユーザーインタフェース
３４００  電源
ＮＳ  ＮＡＮＤストリング
【図１】
2011170956.tif 000003
【図２】
2011170956.tif 000004
【図３】
2011170956.tif 000005
【図４】
2011170956.tif 000006
【図５】
2011170956.tif 000007
【図６】
2011170956.tif 000008
【図７】
2011170956.tif 000009
【図８】
2011170956.tif 000010
【図９】
2011170956.tif 000011
【図１０】
2011170956.tif 000012
【図１１】
2011170956.tif 000013
【図１２】
2011170956.tif 000014
【図１３】
2011170956.tif 000015
【図１４】
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【図１５】
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【図１６】
2011170956.tif 000018
【図１７】
2011170956.tif 000019
【図１８】
2011170956.tif 000020
【図１９】
2011170956.tif 000021
【図２０】
2011170956.tif 000022
【図２１】
2011170956.tif 000023
【図２２】
2011170956.tif 000024
【図２３】
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【図２４】
2011170956.tif 000026
【図２５】
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【図２６】
2011170956.tif 000028
【図２７】
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【図２８】
2011170956.tif 000030
【図２９】
2011170956.tif 000031
【図３０】
2011170956.tif 000032
【図３１】
2011170956.tif 000033
【図３２】
2011170956.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2011170956.tif 000041
【図４０】
2011170956.tif 000042
【図４１】
2011170956.tif 000043