(57)【要約】【課題】２つの選択トランジスタと１つの抵抗性記憶素子から成るメモリセルのレイアウト面積を縮小する。【解決手段】半導体記憶装置は、それぞれが第１および第２のビット線から成り、且つカラム方向に延びる複数のビット線対と、各ビット線対に接続され、且つ複数のメモリセルから成るメモリセル群とを含む。各メモリセルは、第１のトランジスタＴ１、第２のトランジスタＴ２および抵抗性記憶素子１０から成る。ロウ方向に隣接する２つのビット線対は、第１のビット線同士が共通接続され、もしくは第２のビット線同士が共通接続されて第１のカラムユニットを構成する。少なくとも片側の端部に配置される第１のビット線もしくは第２のビット線は、それと下層との接続部分よりも、第１のカラムユニットの中央寄りに配置される。【選択図】      図４
2011066361.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが第１および第２のビット線から成り、且つカラム方向に延びる複数のビット線対と、
各ビット線対に接続され、且つ複数のメモリセルから成るメモリセル群と、
を具備し、
各メモリセルは、第１のトランジスタ、第２のトランジスタおよび抵抗性記憶素子から成り、
前記第１のトランジスタのゲート電極は、ロウ方向に延びる第１のワード線に接続され、
前記第２のトランジスタのゲート電極は、ロウ方向に延びる第２のワード線に接続され、
前記抵抗性記憶素子の一端は、前記第１のビット線に接続され、
前記第１のトランジスタのドレイン領域および前記第２のトランジスタのドレイン領域は、相互に接続して前記抵抗性記憶素子の他端に接続され、
前記第１のトランジスタのソース領域および前記第２のトランジスタのソース領域は、前記第２のビット線に接続され、
第１のメモリセルの第２のトランジスタは、第１のメモリセルのカラム方向に隣接する第２のメモリセルの第１のトランジスタとソース領域を共有し、
ロウ方向に隣接する２つのビット線対は、第１のビット線同士が共通接続され、もしくは第２のビット線同士が共通接続されて第１のカラムユニットを構成し、
前記第１のカラムユニットの中央に配置される第２のビット線もしくは第１のビット線は、第１の配線層で構成され、
前記第１のカラムユニットの少なくとも片側の端部に配置される第１のビット線もしくは第２のビット線は、前記第１の配線層の上部に位置する第２の配線層で構成され、
前記第２の配線層は、第１のコンタクトもしくは前記抵抗性記憶素子を介して前記第１のトランジスタの拡散領域もしくは前記第２のトランジスタの拡散領域に接続され、
少なくとも片側の端部に配置される第１のビット線もしくは第２のビット線は、それと下層との接続部分よりも、前記第１のカラムユニットの中央寄りに配置される、
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１のカラムユニットの両端部に配置される第１のビット線もしくは第２のビット線は、両端部共に前記第２の配線層で構成される、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
ロウ方向に隣接する２つの第１のカラムユニットは、前記第１の配線層で構成され且つそれらの端部に配置された第１のビット線もしくは第２のビット線同士が共通接続されて第２のカラムユニットを構成し、
前記第２のカラムユニットの両側の端部に配置される第１のビット線もしくは第２のビット線は、前記第２の配線層で構成される、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１のカラムユニットもしくは前記第２のカラムユニットがロウ方向に複数配置され、
奇数番目のカラムユニットの第１のワード線は、偶数番目のカラムユニットの第２のワード線に接続される、
ことを特徴とする請求項１又は３に記載の半導体記憶装置。
【請求項５】
前記第２のカラムユニットの両側の端部に配置される前記第１のビット線もしくは前記第２のビット線は、これに隣接し且つ前記第１の配線層で構成された第１のビット線もしくは第２のビット線の上部に位置する、
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記共通接続された第１のビット線もしくは第２のビット線は、第３の配線層で構成され、
前記第３の配線層は、前記第１の配線層よりも下層に位置する、
ことを特徴とする請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば記憶する情報に応じて抵抗値が変化する抵抗性記憶素子を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory）、もしくはＲｅＲＡＭ（Resistive Random Access Memory）などの記憶素子に抵抗性素子を利用した半導体メモリが注目され開発が進められている。ＲｅＲＡＭは、抵抗性記憶素子にパルス電圧を印加するとその抵抗値が変化することを利用して情報を記憶する半導体メモリであるが、現時点では記憶メカニズムに多くのモデルや材料などが提案されている段階であり，各社で研究開発が進められている。ＰＣＲＡＭは、抵抗性記憶素子に書き込み電流を流して素子の結晶構造を相変化させることで抵抗値が変化することを利用して情報を記憶する半導体メモリである。
【０００３】
ＭＲＡＭは、二枚の強磁性層の間に絶縁膜を挟み、一方の強磁性層（固定層）の磁化方向を固定し且つ他方の強磁性層（記録層）の磁化方向を反転可能とさせたＭＴＪ（Magnetic Tunnel Junction）構造を有する磁気抵抗（magnetoresistive)素子を記憶素子に用い、記録層と固定層との相対的な磁化方向に応じて抵抗値が変化する、所謂磁気抵抗効果を利用して情報を記憶する半導体メモリである。特にＭＲＡＭは、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるという特長を持つため、ＳＲＡＭ、ＰＳＲＡＭ（Pseudo SRAM）、ＤＲＡＭなどを置き換え可能なメモリデバイスとして期待されている。
【０００４】
従来、ＭＲＡＭの書き込み方式としては、所謂電流誘導磁場を用いた書き込み方式が一般的であった。これは、書き込み配線を流れる電流によって誘起された磁場によって記録層の磁化方向を反転させる書き込み方式を採用したものである。この電流誘導磁場方式のＭＲＡＭは、間接的な書き込み方式であるために書き込み電流が大きい、磁気抵抗素子を微細化した際に記録層の磁化反転に必要な反転磁界が増大して書き込み電流が増大してしまう、などの問題がある。これを解決するものとして、偏極スピン電流による磁化反転を利用した、所謂スピン注入ＭＲＡＭが注目され開発が進められている。このスピン注入方式のＭＲＡＭでは、スピン注入磁化反転に必要な電流量（反転閾値電流）は磁気抵抗素子を流れる電流密度で規定されるため、磁気抵抗素子の面積を縮小するに従って反転閾値電流は減少する。つまり反転閾値電流もスケーリングされるため、大容量の半導体メモリを実現可能な技術として期待されている。
【０００５】
スピン注入ＭＲＡＭの書き込み動作は、磁気抵抗素子に反転閾値電流以上の書き込み電流を流すことで行われ、そのデータ極性は磁気抵抗素子を流れる書き込み電流の方向によって決定される。例えば一般的な１Ｔｒ＋１ＭＴＪ（１Ｔ１Ｒ）型のメモリセルでは、ＭＴＪ素子の一端がビット線に接続され、ＭＴＪ素子の他端がトランジスタ（Ｔｒ）の一方のソース／ドレイン電極に接続され、トランジスタの他方のソース／ドレイン電極がＭＴＪ素子が接続されるビット線とは別のビット線に接続され、トランジスタのゲート電極がワード線に接続される、という接続構成をとる。このようなセル構成の場合、トランジスタはＭＴＪ素子の反転閾値電流以上の電流駆動能力を持つ必要があるが、ＭＴＪ素子の反転閾値電流の低減は技術的に難しく、トランジスタの電流駆動能力がＭＴＪ素子への書き込み動作に対して十分でない場合がある。
【０００６】
また、一般的にメモリセルを構成するトランジスタのゲート幅（Ｗ）はチップサイズ縮小の観点から最小加工寸法（Ｆ：minimum feature size）で形成することが望ましいが、トランジスタの電流駆動能力はゲート幅に依存するため、トランジスタのゲート幅を大きくせざるを得ない場合がある。その場合、メモリセルのレイアウト面積が大きくなり、チップサイズが増大してしまうという問題点がある。さらに、読み出し及び書き込み動作を考えた場合、ＭＴＪ素子の抵抗は小さいことが望ましいが、ＭＴＪ素子の抵抗を低減した場合はメモリセル全体の抵抗値、すなわちトランジスタのチャネル抵抗とＭＴＪ素子の抵抗との和に占めるトランジスタのチャネル抵抗の割合が高くなる。このため、トランジスタのチャネル抵抗ばらつきが読み出し動作に与える影響が大きくなってしまう、メモリセルからの読み出し信号量が小さくなってしまう、という問題点がある。
【０００７】
これらを解決する手段として、従来の１Ｔ１Ｒ構成にトランジスタを１つ追加した、所謂２Ｔ１Ｒ型のセル構成が提案されている（例えば、特許文献１）。２Ｔ１Ｒ型セルは、従来の１Ｔ１Ｒ型セルのトランジスタを、２つのトランジスタの並列接続で置換した構成をとる。このような構成とすることで、電流駆動能力を２倍にすることができ、またチャネル抵抗を半減することができる。しかしながら、従来に対してトランジスタを追加するため、メモリセルのレイアウト面積が増大してしまうという問題点がある。
【０００８】
また、メモリセルのレイアウト面積を縮小する手段として、隣接カラム、すなわちビット線ペアでビット線を共有する方式が提案されている（例えば、特許文献２）。この方式によれば、隣接カラム間でビット線を共有すること、また隣接ロウ（同一カラム内での隣接セル）間でトランジスタのビット線コンタクト（トランジスタのソース／ドレイン拡散層とビット線とを接続するコンタクト）を共有することで、メモリセルのレイアウト面積を縮小している。
【０００９】
しかしながらこれらの提案によっても、２Ｔ１Ｒ型メモリセルのレイアウト面積は１０Ｆ２（４カラム単位でビット線を共有した場合）、もしくは１２Ｆ２（２カラム単位でビット線を共有した場合）までしか縮小できず、従来の１Ｔ１Ｒ型セルの一般的なレイアウト面積である８Ｆ２よりも大きなレイアウト面積しか実現できない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第４１５７５７１号公報
【特許文献２】特開２００７−２３５０４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、２つの選択トランジスタと１つの抵抗性記憶素子から成るメモリセルのレイアウト面積を縮小することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１２】
本発明の一態様に係る半導体記憶装置は、それぞれが第１および第２のビット線から成り、且つカラム方向に延びる複数のビット線対と、各ビット線対に接続され、且つ複数のメモリセルから成るメモリセル群とを具備する。各メモリセルは、第１のトランジスタ、第２のトランジスタおよび抵抗性記憶素子から成る。前記第１のトランジスタのゲート電極は、ロウ方向に延びる第１のワード線に接続され、前記第２のトランジスタのゲート電極は、ロウ方向に延びる第２のワード線に接続され、前記抵抗性記憶素子の一端は、前記第１のビット線に接続され、前記第１のトランジスタのドレイン領域および前記第２のトランジスタのドレイン領域は、相互に接続して前記抵抗性記憶素子の他端に接続され、前記第１のトランジスタのソース領域および前記第２のトランジスタのソース領域は、前記第２のビット線に接続され、第１のメモリセルの第２のトランジスタは、第１のメモリセルのカラム方向に隣接する第２のメモリセルの第１のトランジスタとソース領域を共有し、ロウ方向に隣接する２つのビット線対は、第１のビット線同士が共通接続され、もしくは第２のビット線同士が共通接続されて第１のカラムユニットを構成し、前記第１のカラムユニットの中央に配置される第２のビット線もしくは第１のビット線は、第１の配線層で構成され、前記第１のカラムユニットの少なくとも片側の端部に配置される第１のビット線もしくは第２のビット線は、前記第１の配線層の上部に位置する第２の配線層で構成され、前記第２の配線層は、第１のコンタクトもしくは前記抵抗性記憶素子を介して前記第１のトランジスタの拡散領域もしくは前記第２のトランジスタの拡散領域に接続され、少なくとも片側の端部に配置される第１のビット線もしくは第２のビット線は、それと下層との接続部分よりも、前記第１のカラムユニットの中央寄りに配置される。
【発明の効果】
【００１３】
本発明によれば、２つの選択トランジスタと１つの抵抗性記憶素子から成るメモリセルのレイアウト面積を縮小することが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る抵抗変化型メモリの回路図。
【図２】ＭＴＪ素子１０の構成を示す断面図。
【図３】ＭＴＪ素子１０の低抵抗状態及び高抵抗状態を説明する図。
【図４】第１の実施形態に係る抵抗変化型メモリのレイアウト図。
【図５】図４に示したＡ−Ａ´線に沿った抵抗変化型メモリの断面図。
【図６】図４に示したＢ−Ｂ´線に沿った抵抗変化型メモリの断面図。
【図７】図４に示したＣ−Ｃ´線に沿った抵抗変化型メモリの断面図。
【図８】図４の一部の層を抽出して示したレイアウト図。
【図９】図４の一部の層を抽出して示したレイアウト図。
【図１０】図４の一部の層を抽出して示したレイアウト図。
【図１１】ロウ方向に配列された２個のカラムユニットを示すレイアウト図。
【図１２】第２の実施形態に係る抵抗変化型メモリの回路図。
【図１３】第２の実施形態に係る抵抗変化型メモリのレイアウト図。
【図１４】図１３に示したＡ−Ａ´線に沿った抵抗変化型メモリの断面図。
【図１５】図１４に示したＢ−Ｂ´線に沿った抵抗変化型メモリの断面図。
【図１６】図１３の一部の層を抽出して示したレイアウト図。
【図１７】図１３の一部の層を抽出して示したレイアウト図。
【図１８】図１３の一部の層を抽出して示したレイアウト図。
【図１９】ロウ方向に配列された２個のカラムユニットを示すレイアウト図。
【図２０】第３の実施形態に係る抵抗変化型メモリの回路図。
【図２１】第３の実施形態に係る抵抗変化型メモリのレイアウト図。
【図２２】図２１に示したＡ−Ａ´線に沿った抵抗変化型メモリの断面図。
【図２３】図２１に示したＢ−Ｂ´線に沿った抵抗変化型メモリの断面図。
【図２４】図２１の一部の層を抽出して示したレイアウト図。
【図２５】図２１の一部の層を抽出して示したレイアウト図。
【図２６】図２１の一部の層を抽出して示したレイアウト図。
【図２７】ロウ方向に配列された２個のカラムユニットを示すレイアウト図。
【図２８】第４の実施形態に係る抵抗変化型メモリのレイアウト図。
【図２９】図２８に示したＡ−Ａ´線に沿った抵抗変化型メモリの断面図。
【図３０】図２８に示したＢ−Ｂ´線に沿った抵抗変化型メモリの断面図。
【図３１】図２８の一部の層を抽出して示したレイアウト図。
【図３２】図２８の一部の層を抽出して示したレイアウト図。
【図３３】図２８の一部の層を抽出して示したレイアウト図。
【図３４】図２８の一部の層を抽出して示したレイアウト図。
【図３５】ロウ方向に配列された２個のカラムユニットを示すレイアウト図。
【図３６】第５の実施形態に係る抵抗変化型メモリのレイアウト図。
【図３７】図３６の一部の層を抽出して示したレイアウト図。
【図３８】図３６の一部の層を抽出して示したレイアウト図。
【図３９】第６の実施形態に係る抵抗変化型メモリのレイアウト図。
【図４０】図３９の一部の層を抽出して示したレイアウト図。
【図４１】図３９の一部の層を抽出して示したレイアウト図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１６】
（第１の実施形態）
第１の実施形態は、カラム方向に配列された複数のメモリセルＭＣを１カラムとすると、２カラムが１本のビット線ＢＬを共有して基本構造（カラムユニット）を構成する例を示している。
【００１７】
図１は、本発明の第１の実施形態に係る抵抗変化型メモリ（半導体記憶装置）の回路図である。メモリセルアレイ部には、それぞれがカラム方向に延びるビット線ＢＬ１〜ＢＬ３が配設され、また、それぞれがカラム方向と交差するロウ方向に延びるワード線ＷＬ１〜ＷＬ８が配設されている。隣接する２本のビット線ＢＬと隣接する２本のワード線ＷＬとの交差領域に１つのメモリセルＭＣを配置するようにして、複数のメモリセルＭＣがマトリクス状に配置されたメモリセルアレイが構成される。１つのメモリセルＭＣは、２つの選択トランジスタＴ１及びＴ２と、１つの抵抗性記憶素子１０とから構成されており、所謂２Ｔ１Ｒ型のメモリセルである。
【００１８】
選択トランジスタＴ１及びＴ２の各々は、例えばｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。選択トランジスタＴ１及びＴ２は、並列接続されている。選択トランジスタの並列構造の一端は、抵抗性記憶素子１０の一端に接続されている。選択トランジスタの並列構造の他端は、ビット線ＢＬ２に接続されている。抵抗性記憶素子１０の他端は、ビット線ＢＬ１に接続されている。すなわち、第１のメモリセルＭＣは、２本のビット線ＢＬ１、ＢＬ２の間に接続されている。
【００１９】
第１のメモリセルＭＣとロウ方向に隣接する第２のメモリセルＭＣは、２本のビット線ＢＬ２、ＢＬ３の間に接続されている。第１のメモリセルＭＣと第２のメモリセルＭＣとは、ビット線ＢＬ２を共有している。また、第２のメモリセルＭＣに含まれる選択トランジスタはビット線ＢＬ２に接続され、第２のメモリセルＭＣに含まれる抵抗性記憶素子１０はビット線ＢＬ３に接続されている。すなわち、抵抗性記憶素子１０は、ビット線ＢＬ２を基準として、選択トランジスタより外側に配置されている。
【００２０】
第１のメモリセルＭＣに含まれる選択トランジスタＴ１と第２のメモリセルＭＣに含まれる選択トランジスタＴ１とは、同じワード線ＷＬに接続されている。また、第１のメモリセルＭＣに含まれる選択トランジスタＴ２と第２のメモリセルＭＣに含まれる選択トランジスタＴ２とは、同じワード線ＷＬに接続されている。
【００２１】
第１のメモリセルＭＣとカラム方向に隣接する第３のメモリセルＭＣは、第１のメモリセルと同じ接続関係を有している。また、第１のメモリセルＭＣと第３のメモリセルＭＣとは、第１のメモリセルＭＣの選択トランジスタＴ２と第３のメモリセルＭＣの選択トランジスタＴ１とがビット線ＢＬ２に接続するノード同士が相互接続されるよう直列に接続されて、カラム方向に隣接して配置される。
【００２２】
以上の法則に従って、３本の連続するビット線ＢＬ１〜ＢＬ３の間に接続された２行のメモリセル群を１つのカラムユニットとして、このカラムユニットがロウ方向に沿って繰り返し設けられる。
【００２３】
抵抗性記憶素子１０は、抵抗値の異なる少なくとも２つの定常状態を取るように構成されている。抵抗変化型メモリとしては、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory）、もしくはＲｅＲＡＭ（Resistive Random Access Memory）など様々な種類のメモリを使用することが可能である。本実施形態では、抵抗変化型メモリとしてＭＲＡＭ、特に偏極スピン電流による磁化反転を利用した、所謂スピン注入ＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶する。
【００２４】
図２は、ＭＴＪ素子１０の構成の一例を示す断面図である。ＭＴＪ素子１０は、下部電極１１、固定層（参照層ともいう）１２、非磁性層１３、記録層（自由層）１４、上部電極１５が順に積層された積層構造を有する。固定層１２と記録層１４とは、積層順序が逆であっても構わない。
【００２５】
記録層１４は強磁性材料から成り、磁化（或いはスピン）の方向が可変である（反転する）。固定層１２は強磁性材料から成り、磁化の方向が固定されている。これは例えば、固定層１２と下部電極１１の間に反強磁性層（図示せず）を配置することにより行うことができる。記録層１４及び固定層１２の容易磁化方向は、膜面（或いは積層面）に対して垂直であってもよいし、膜面に対して平行であってもよい。また記録層１４は複数の層から成る積層構造であってもよい。
【００２６】
図３（ａ）及び図３（ｂ）はそれぞれ、ＭＴＪ素子１０の低抵抗状態及び高抵抗状態を説明する図である。ＭＴＪ素子１０に、記録層１４から固定層１２へ向かう電流を供給すると、記録層１４の磁化方向は固定層１２の磁化方向と平行な状態（低抵抗状態）になる。この平行状態のときはＭＴＪ素子１０の抵抗値は最も小さくなり、この場合を “０”データと規定する。
【００２７】
一方、ＭＴＪ素子１０に、固定層１２から記録層１４へ向かう電流を供給すると、記録層１４の磁化方向は固定層１２の磁化方向と反平行な状態（高抵抗状態）になる。この反平行状態のときはＭＴＪ素子１０の抵抗値は最も大きくなり、この場合を “１”データと規定する。このようにして、ＭＴＪ素子１０に１ビットを記録することが可能となる。
【００２８】
次に、このように構成された抵抗変化型メモリのレイアウトについて説明する。図４は、第１の実施形態に係る抵抗変化型メモリのレイアウト図である。図５は、図４に示したＡ−Ａ´線に沿った抵抗変化型メモリの断面図である。図６は、図４に示したＢ−Ｂ´線に沿った抵抗変化型メモリの断面図である。図７は、図４に示したＣ−Ｃ´線に沿った抵抗変化型メモリの断面図である。図４に示した凸形状の破線は、１つのメモリセルＭＣの領域を示している。
【００２９】
Ｐ型半導体基板２１の表面領域には、素子分離絶縁層２２が設けられており、この表面領域のうち素子分離絶縁層２２が設けられていない領域がトランジスタなどの素子が形成される活性領域（素子領域）ＡＡである。活性領域ＡＡは、１カラム分のメモリセル群に対応して設けられており、その平面形状は、カラム方向に延びる長方形である。
【００３０】
活性領域ＡＡには、選択トランジスタＴ１と選択トランジスタＴ２とが交互に配置され、隣接する２つの選択トランジスタは、１つの拡散領域（ソース／ドレイン領域）Ｓ／Ｄを共有するようにして直列に接続されている。各選択トランジスタは、活性領域ＡＡ内に離間して形成された２つの拡散領域（ソース／ドレイン領域）Ｓ／Ｄと、拡散領域Ｓ／Ｄ間の活性領域ＡＡ上にゲート絶縁膜を介して形成されかつロウ方向に延びるゲート電極（ワード線）ＷＬとから構成されている。拡散領域Ｓ／Ｄ上には、コンタクトプラグＣ１が設けられている。図８は、活性領域ＡＡからコンタクトプラグＣ１までを抽出して示したレイアウト図である。尚、図８ではコンタクトプラグＣ１を所謂ＳＡＣ（Self Aligned Contact）プロセスにて形成した例を示しているが、他の方法にてコンタクトプラグＣ１を形成してもよい。
【００３１】
カラム方向において図中奇数番目のコンタクトプラグＣ１上には、金属などの導電体からなる接続層Ｌ１が設けられている。接続層Ｌ１は、ロウ方向に延在しており、ロウ方向に隣接する２つの拡散領域Ｓ／Ｄを接続している。接続層Ｌ１の中央部上には、コンタクトプラグＣ２が設けられている。複数のコンタクトプラグＣ２上には、これらを共通接続するように、カラム方向に延びるビット線ＢＬ２が設けられている。
【００３２】
カラム方向において図中隅数番目のコンタクトプラグＣ１上には、導電体からなる接続層Ｌ２が設けられている。接続層Ｌ２は、ロウ方向に延在しており、ビット線ＢＬ２から離れる方向に引き出されている。接続層Ｌ２上には、ＭＴＪ素子１０が設けられている。ＭＴＪ素子１０上には、金属などの導電体からなる接続層Ｌ３が設けられている。接続層Ｌ１及びＬ２は、第１レベル配線層に属している。プロセス工程簡略化のため、接続層Ｌ１及びＬ２は同一材料かつ同一工程にて形成することが望ましい。ビット線ＢＬ２及び接続層Ｌ３は、第２レベル配線層に属している。図９は、コンタクトプラグＣ１から第２レベル配線層までを抽出して示したレイアウト図である。
【００３３】
接続層Ｌ３上には、コンタクトプラグＣ３が設けられている。複数のコンタクトプラグＣ３上には、これらを共通接続するように、カラム方向に延びるビット線ＢＬ１が設けられている。具体的には、ビット線ＢＬ１は、カラム方向に延びる延在部と、コンタクトプラグＣ３の位置でロウ方向に突出する凸部とから構成されている。ビット線ＢＬ３も、ビット線ＢＬ１と同じ構成である。ビット線ＢＬ１及びＢＬ３は、第３レベル配線層に属している。図１０は、第２レベル配線層から第３レベル配線層までを抽出して示したレイアウト図である。
【００３４】
このようにして、２カラム及び３本のビット線ＢＬ１〜ＢＬ３からなる１個の基本構造（カラムユニット）が構成される。そして、図４に示した１個のカラムユニットがロウ方向に複数個配列されてメモリセルアレイが構成される。なお、Ｐ型半導体基板２１と第３レベル配線層との間は、層間絶縁層２３で満たされている。図中では１種類の層間絶縁材料を使用した場合の例を示したが、配線間容量低減などのために部分的に誘電率の低い材料を用いてもよい。
【００３５】
図１１は、ロウ方向に配列された２個のカラムユニットを示すレイアウト図である。ロウ方向に隣接する第１のカラムユニット及び第２のカラムユニットは、メモリセルＭＣの領域を示す破線の凸部と凹部とがはめ込まれるようにして配置される。すなわち、第２のカラムユニットは、第１のカラムユニットからメモリセルの配置ピッチの１／２（ワード線１本分）だけカラム方向にずらして配置される。よって、第１のカラムユニットの選択トランジスタＴ１に接続されたワード線は、第２のカラムユニットの選択トランジスタＴ２のワード線に接続される。
【００３６】
以上詳述したように第１の実施形態では、２個の選択トランジスタＴ１及びＴ２と１個の抵抗性記憶素子１０とからなる２Ｔ１Ｒ型のメモリセルＭＣを備えた抵抗変化型メモリにおいて、３本の連続するビット線ＢＬ１〜ＢＬ３のうちビット線ＢＬ１及びＢＬ２の間に１カラム分のメモリセル群を配置し、ビット線ＢＬ２及びＢＬ３の間にも１カラム分のメモリセル群を配置する。そして、２つのメモリセル群がビット線ＢＬ２を共有するようにしている。また、抵抗性記憶素子１０は、ビット線ＢＬ２を基準として、選択トランジスタより外側に配置される。さらに、ビット線ＢＬ１及びＢＬ３を、ビット線ＢＬ２より上層の配線層を用いて形成し、かつカラムユニットの中央寄りに配置するようにしている。
【００３７】
従って第１の実施形態によれば、２Ｔ１Ｒ型のメモリセルＭＣのレイアウト面積を１０Ｆ２にすることができる。“Ｆ”は、最小加工寸法（minimum feature size）である。これにより、チップサイズの縮小が可能となり、より低コストの半導体記憶装置が実現できる。
【００３８】
（第２の実施形態）
第２の実施形態は、第１の実施形態のカラムユニットをロウ方向に隣接して２つ配置し、２つのカラムユニットがこれらの間のビット線を共有するようにしている。すなわち、カラム方向に配列された複数のメモリセルＭＣを１カラムとすると、４カラムが互いに隣接するビット線ＢＬを共有して基本構造（カラムユニット）を構成する例を示している。
【００３９】
図１２は、本発明の第２の実施形態に係る抵抗変化型メモリの回路図である。メモリセルＭＣは、第１の実施形態と同様に、２Ｔ１Ｒ型であり、２つの選択トランジスタＴ１及びＴ２と１つの抵抗性記憶素子（ＭＴＪ素子）１０とから構成されている。メモリセルアレイ部には、それぞれがカラム方向に延びるビット線ＢＬ１〜ＢＬ５が配設され、また、それぞれがカラム方向と交差するロウ方向に延びるワード線ＷＬ１〜ＷＬ８が配設されている。
【００４０】
隣接する２本のビット線間には、カラム方向に配列されたメモリセル群（カラム）が接続されている。すなわち、ビット線ＢＬ１とＢＬ５との間には、４カラムが配置されている。
【００４１】
ＭＴＪ素子１０がビット線ＢＬ１に接続された第１のカラムと、ＭＴＪ素子１０がビット線ＢＬ３に接続された第２のカラムとは、ビット線ＢＬ２を共有している。第１のカラムに含まれる選択トランジスタと、第２のカラムに含まれる選択トランジスタとは、ビット線ＢＬ２に接続されている。すなわち、ＭＴＪ素子１０は、ビット線ＢＬ２を基準として、選択トランジスタより外側に配置されている。
【００４２】
ＭＴＪ素子１０がビット線ＢＬ３に接続された第３のカラムと、ＭＴＪ素子１０がビット線ＢＬ５に接続された第４のカラムとは、ビット線ＢＬ４を共有している。第３のカラムに含まれる選択トランジスタと、第４のカラムに含まれる選択トランジスタとは、ビット線ＢＬ４に接続されている。すなわち、ＭＴＪ素子１０は、ビット線ＢＬ４を基準として、選択トランジスタより外側に配置されている。
【００４３】
さらに、第２のカラムと第３のカラムとは、ビット線ＢＬ３を共有している。すなわち、第２のカラムに含まれるＭＴＪ素子１０と、第３のカラムに含まれるＭＴＪ素子１０とは、共通のビット線ＢＬ３に接続されている。
【００４４】
第１のカラムに含まれる選択トランジスタＴ１と第２のカラムに含まれる選択トランジスタＴ１とは、同じワード線ＷＬに接続されている。第１のカラムに含まれる選択トランジスタＴ２と第２のカラムに含まれる選択トランジスタＴ２とは、同じワード線ＷＬに接続されている。
【００４５】
第３のカラムに含まれる選択トランジスタＴ１と第４のカラムに含まれる選択トランジスタＴ１とは、同じワード線ＷＬに接続されている。第３のカラムに含まれる選択トランジスタＴ２と第４のカラムに含まれる選択トランジスタＴ２とは、同じワード線ＷＬに接続されている。
【００４６】
第３のカラム（若しくは第４のカラム）は、第１のカラム（若しくは第２のカラム）に対してワード線ＷＬを１本分だけカラム方向にずらして配置されている。すなわち、第１のカラム（若しくは第２のカラム）に含まれる選択トランジスタＴ１に接続されたワード線ＷＬは、第３のカラム（若しくは第４のカラム）に含まれる選択トランジスタＴ２に接続されている。メモリセルに着目すれば、第３のカラム（若しくは第４のカラム）に属するメモリセルは、第１のカラム（若しくは第２のカラム）に属するメモリセルに対して、メモリセルの配置ピッチの１／２だけカラム方向にずらして配置されている。そして、これら４つのカラムによってカラムユニットが構成されている。
【００４７】
次に、このように構成された抵抗変化型メモリのレイアウトについて説明する。図１３は、抵抗変化型メモリのレイアウト図である。図１４は、図１３に示したＡ−Ａ´線に沿った抵抗変化型メモリの断面図である。図１５は、図１４に示したＢ−Ｂ´線に沿った抵抗変化型メモリの断面図である。
【００４８】
Ｐ型半導体基板２１の表面領域には、第１のカラムに含まれる選択トランジスタが形成される活性領域ＡＡ１と、第２のカラムに含まれる選択トランジスタが形成される活性領域ＡＡ２とが設けられている。活性領域ＡＡ１及びＡＡ２の各々は、その平面形状がカラム方向に延びる長方形である。ワード線ＷＬ１及びＷＬ２の間、ワード線ＷＬ３及びＷＬ４の間、ワード線ＷＬ５及びＷＬ６の間、及びワード線ＷＬ７及びＷＬ７の間の半導体基板２１内にはそれぞれ、活性領域ＡＡ１及びＡＡ２を接続する活性領域ＡＡ３が設けられている。すなわち、活性領域ＡＡ１乃至ＡＡ３は、全体ではしご形を有している。図１６は、活性領域ＡＡからコンタクトプラグＣ１までを抽出して示したレイアウト図である。活性領域ＡＡ１乃至ＡＡ３のうちワード線ＷＬと重ならない部分には、選択トランジスタ用の拡散領域（ソース／ドレイン領域）Ｓ／Ｄが形成されている。
【００４９】
活性領域ＡＡ３上には、コンタクトプラグＣ２が設けられている。また、活性領域ＡＡ１およびＡＡ２上には、コンタクトプラグＣ１が設けられている。
【００５０】
第１のカラムに含まれるコンタクトプラグＣ１上には、ビット線ＢＬ２から離れる方向に引き出された接続層Ｌ１が設けられている。接続層Ｌ１上には、第１のカラムに含まれるＭＴＪ素子１０が設けられている。ＭＴＪ素子１０上には、接続層Ｌ３が設けられている。
【００５１】
コンタクトプラグＣ２上には、接続層Ｌ２が設けられている。接続層Ｌ２上には、コンタクトプラグＣ３が設けられている。複数のコンタクトプラグＣ３上には、複数の活性領域ＡＡ３を共通接続するように、カラム方向に延びるビット線ＢＬ２が設けられている。
【００５２】
第２のカラムに含まれるコンタクトプラグＣ１上には、ビット線ＢＬ２から離れる方向に引き出された接続層Ｌ１が設けられている。接続層Ｌ１上には、第２のカラムに含まれるＭＴＪ素子１０が設けられている。ＭＴＪ素子１０上には、カラム方向に延びるビット線ＢＬ３が設けられている。
【００５３】
接続層Ｌ１及びＬ２は、第１レベル配線層に属している。ビット線ＢＬ２乃至ＢＬ４と接続層Ｌ３とは、第２レベル配線層に属している。図１７は、コンタクトプラグＣ１から第２レベル配線層までを抽出して示したレイアウト図である。第３のカラム及び第４のカラムは、第１のカラム及び第２のカラムをロウ方向に線対称に配置し、かつワード線１本分だけカラム方向にずらした構成である。また、第２のカラムに含まれるＭＴＪ素子１０と、第３のカラムユニットに含まれるＭＴＪ素子１０とは、カラム方向において交互に隣接して配置されている。
【００５４】
接続層Ｌ３上には、コンタクトプラグＣ４が設けられている。第１のカラムに含まれる複数のコンタクトプラグＣ４上には、これらを共通接続するように、カラム方向に延びるビット線ＢＬ１が設けられている。具体的には、ビット線ＢＬ１は、カラム方向に延びる延在部と、コンタクトプラグＣ４の位置でロウ方向に突出する凸部とから構成されている。すなわち、ビット線ＢＬ１に含まれる延在部は、カラムユニットの中央に寄せて配置されている。
【００５５】
同様に、第４のカラムに含まれる複数のコンタクトプラグＣ４上には、これらを共通接続するように、カラム方向に延びるビット線ＢＬ５が設けられている。具体的には、ビット線ＢＬ５は、カラム方向に延びる延在部と、コンタクトプラグＣ４の位置でロウ方向に突出する凸部とから構成されている。すなわち、ビット線ＢＬ５に含まれる延在部は、カラムユニットの中央に寄せて配置されている。ビット線ＢＬ１及びＢＬ５は、第３レベル配線層に属している。図１８は、第２レベル配線層から第３レベル配線層までを抽出して示したレイアウト図である。
【００５６】
このようにして、４カラム及び５本のビット線ＢＬ１〜ＢＬ５からなる１個のカラムユニットが構成される。そして、図１３に示した１個のカラムユニットがロウ方向に複数個配列されてメモリセルアレイが構成される。
【００５７】
図１９は、ロウ方向に配列された２個のカラムユニットを示すレイアウト図である。ロウ方向に隣接する第１のカラムユニット及び第２のカラムユニットは、メモリセルＭＣの領域を示す破線の凸部と凹部とがはめ込まれるようにして配置される。第１のカラムユニット及び第２のカラムユニットは、同じワード線に接続される。
【００５８】
以上詳述したように第２の実施形態では、５本の連続するビット線ＢＬ１〜ＢＬ５の間の各々に１カラム分のメモリセル群を配置して１個のカラムユニットを構成する。そして、隣接するメモリセル群は、それらの間のビット線を共有するようにしている。また、第１のカラム及び第２のカラムでは、抵抗性記憶素子１０は、ビット線ＢＬ２を基準として、選択トランジスタより外側に配置される。第３のカラム及び第４のカラムでは、抵抗性記憶素子１０は、ビット線ＢＬ４を基準として、選択トランジスタより外側に配置される。さらに、カラムユニットの両側に配置されたビット線ＢＬ１及びＢＬ５を、ビット線ＢＬ２乃至４より上層の配線層を用いて形成し、かつカラムユニットの中央寄りに配置するようにしている。
【００５９】
従って第２の実施形態によれば、２Ｔ１Ｒ型のメモリセルＭＣのレイアウト面積を８Ｆ２にすることができる。これにより、チップサイズの縮小が可能となり、より低コストの半導体記憶装置が実現できる。
【００６０】
（第３の実施形態）
第３の実施形態は、カラム方向に配列された複数のメモリセルＭＣを１カラムとすると、２カラムがこれらの間に配置されるビット線ＢＬを共有して基本構造（カラムユニット）を構成する例を示している。さらに、第３の実施形態は、第１の実施形態と異なり、カラムユニットの中央のビット線を基準として、選択トランジスタをＭＴＪ素子よりも外側に配置するようにしている。
【００６１】
図２０は、本発明の第３の実施形態に係る抵抗変化型メモリの回路図である。メモリセルＭＣは、第１の実施形態と同様に、２Ｔ１Ｒ型であり、２つの選択トランジスタＴ１及びＴ２と１つの抵抗性記憶素子（ＭＴＪ素子）１０とから構成されている。メモリセルアレイ部には、それぞれがカラム方向に延びるビット線ＢＬ１〜ＢＬ３が配設され、また、それぞれがカラム方向と交差するロウ方向に延びるワード線ＷＬ１〜ＷＬ８が配設されている。
【００６２】
ビット線ＢＬ１及びＢＬ２の間には、カラム方向に配列されたメモリセル群（第１のカラム）が接続されている。ビット線ＢＬ２及びＢＬ３の間には、第２のカラムが接続されている。すなわち、ビット線ＢＬ２は、第１のカラム及び第２のカラムに共有されている。これら２つのカラム及び３本のビット線ＢＬ１〜ＢＬ３によって１個のカラムユニットが構成されている。
【００６３】
第１のカラムに含まれるＭＴＪ素子１０は、ビット線ＢＬ２に接続されている。第１のカラムに含まれる選択トランジスタは、ビット線ＢＬ１に接続されている。第２のカラムに含まれるＭＴＪ素子１０は、ビット線ＢＬ２に接続されている。第２のカラムに含まれる選択トランジスタは、ビット線ＢＬ３に接続されている。
【００６４】
第２のカラムは、第１のカラムからワード線１本分だけカラム方向にずらして配置されている。すなわち、第１のカラムに含まれる選択トランジスタＴ１と第２のカラムに含まれる選択トランジスタＴ２とは、同じワード線ＷＬに接続されている。第１のカラムに含まれる選択トランジスタＴ２と第２のカラムに含まれる選択トランジスタＴ１とは、同じワード線ＷＬに接続されている。メモリセルに着目すれば、第２のカラムに含まれるメモリセルは、第１のカラムに含まれるメモリセルに対して、メモリセルの配置ピッチの１／２だけカラム方向にずらして配置されている。
【００６５】
次に、このように構成された抵抗変化型メモリのレイアウトについて説明する。図２１は、抵抗変化型メモリのレイアウト図である。図２２は、図２１に示したＡ−Ａ´線に沿った抵抗変化型メモリの断面図である。図２３は、図２１に示したＢ−Ｂ´線に沿った抵抗変化型メモリの断面図である。
【００６６】
Ｐ型半導体基板２１の表面領域には、第１のカラムに含まれる選択トランジスタが形成される活性領域ＡＡ１が設けられている。活性領域ＡＡ１は、その平面形状がカラム方向に延びる長方形である。ワード線ＷＬ１及びＷＬ２の間、ワード線ＷＬ３及びＷＬ４の間、ワード線ＷＬ５及びＷＬ６の間、及びワード線ＷＬ７及びＷＬ７の間の半導体基板２１内にはそれぞれ、活性領域ＡＡ１からロウ方向に突出する活性領域ＡＡ２が設けられている。活性領域ＡＡ２は、活性領域Ａ１に接続されている。図２４は、活性領域ＡＡからコンタクトプラグＣ１及びＣ２までを抽出して示したレイアウト図である。活性領域ＡＡ１及びＡＡ２のうちワード線ＷＬと重ならない部分には、選択トランジスタ用の拡散領域（ソース／ドレイン領域）Ｓ／Ｄが形成されている。
【００６７】
活性領域ＡＡ２上には、コンタクトプラグＣ２が設けられている。また、活性領域ＡＡ２が存在しないワード線ＷＬ間の活性領域ＡＡ１上には、コンタクトプラグＣ１が設けられている。
【００６８】
コンタクトプラグＣ１上には、カラムユニットの中央に引き出された接続層Ｌ１が設けられている。接続層Ｌ１上には、ＭＴＪ素子１０が設けられている。複数のＭＴＪ素子１０上には、これらを共通接続するように、カラム方向に延びるビット線ＢＬ２が設けられている。コンタクトプラグＣ２上には、接続層Ｌ２が設けられている。接続層Ｌ２上には、コンタクトプラグＣ３が設けられている。コンタクトプラグＣ３上には、接続層Ｌ３が設けられている。接続層Ｌ１及びＬ２は、第１レベル配線層に属している。ビット線ＢＬ２及び接続層Ｌ３は、第２レベル配線層に属している。図２５は、コンタクトプラグＣ１から第２レベル配線層までを抽出して示したレイアウト図である。
【００６９】
接続層Ｌ３上には、コンタクトプラグＣ４が設けられている。第１のカラムに含まれる複数のコンタクトプラグＣ４上には、これらを共通接続するように、カラム方向に延びるビット線ＢＬ１が設けられている。具体的には、ビット線ＢＬ１は、カラム方向に延びる延在部と、コンタクトプラグＣ４の位置でロウ方向に突出する凸部とから構成されている。すなわち、ビット線ＢＬ１に含まれる延在部は、カラムユニットの中央に寄せて配置されている。
【００７０】
同様に、第２のカラムに含まれる複数のコンタクトプラグＣ４上には、これらを共通接続するように、カラム方向に延びるビット線ＢＬ３が設けられている。具体的には、ビット線ＢＬ３は、カラム方向に延びる延在部と、コンタクトプラグＣ４の位置でロウ方向に突出する凸部とから構成されている。すなわち、ビット線ＢＬ３に含まれる延在部は、カラムユニットの中央に寄せて配置されている。図２６は、第２レベル配線層から第３レベル配線層までを抽出して示したレイアウト図である。
【００７１】
このようにして、２カラム及び３本のビット線ＢＬ１〜ＢＬ３からなる１個のカラムユニットが構成される。そして、図２１に示した１個のカラムユニットがロウ方向に複数個配列されてメモリセルアレイが構成される。
【００７２】
図２７は、ロウ方向に配列された２個のカラムユニットを示すレイアウト図である。ロウ方向に隣接する第１のカラムユニット及び第２のカラムユニットは、メモリセルＭＣの領域を示す破線の凸部と凹部とがはめ込まれるようにして配置される。第１のカラムユニット及び第２のカラムユニットは、同じワード線に接続される。
【００７３】
以上詳述したように第３の実施形態では、２つのカラムが３本の連続するビット線ＢＬ１〜ＢＬ３のうち中央のビット線ＢＬ２を共有するようにしている。そして、ビット線ＢＬ２を基準にして、選択トランジスタＴ１及びＴ２をＭＴＪ素子１０より外側に配置するようにしている。
【００７４】
従って第３の実施形態によれば、第１の実施形態と同様に、２Ｔ１Ｒ型のメモリセルＭＣのレイアウト面積を１０Ｆ２にすることができる。これにより、チップサイズの縮小が可能となり、より低コストの半導体記憶装置が実現できる。
【００７５】
（第４の実施形態）
第４の実施形態は、第２の実施形態の変形例であり、活性領域ＡＡをストライプ状に形成し、さらに、第４レベル配線層を用いて両側のビット線ＢＬ１及びＢＬ５を形成するようにしている。第４の実施形態に係る抵抗変化型メモリの回路図は、図１２と同じである。
【００７６】
図２８は、本発明の第４の実施形態に係る抵抗変化型メモリのレイアウト図である。図２９は、図２８に示したＡ−Ａ´線に沿った抵抗変化型メモリの断面図である。図３０は、図２８に示したＢ−Ｂ´線に沿った抵抗変化型メモリの断面図である。
【００７７】
Ｐ型半導体基板２１の表面領域には、４つのカラムに対応する４つの活性領域ＡＡがストライプ状に設けられている。各活性領域ＡＡは、その平面形状がカラム方向に延びる長方形である。
【００７８】
活性領域ＡＡ上のうちワード線ＷＬと重ならない部分には、選択トランジスタ用の拡散領域（ソース／ドレイン領域）Ｓ／Ｄが形成されている。拡散領域上には、コンタクトプラグＣ１及びＣ２が交互に設けられている。図３１は、活性領域ＡＡからコンタクトプラグＣ１及びＣ２までを抽出して示したレイアウト図である。
【００７９】
第１のカラムに含まれるコンタクトプラグＣ１上には、接続層Ｌ１が設けられている。接続層Ｌ１上には、第１のカラムに含まれるＭＴＪ素子１０が設けられている。ＭＴＪ素子１０上には、第１のカラムに含まれるカラムユニットの中央から離れる方向に引き出された接続層Ｌ３が設けられている。
【００８０】
第２のカラムに含まれるコンタクトプラグＣ１上には、接続層Ｌ１が設けられている。接続層Ｌ１上には、第２のカラムに含まれるＭＴＪ素子１０が設けられている。第２のカラムに含まれるＭＴＪ素子１０上には、これらを共通接続するように、カラム方向に延びるビット線ＢＬ３が設けられている。具体的には、ビット線ＢＬ３は、カラム方向に延びる延在部と、ＭＴＪ素子１０の位置でロウ方向に突出する凸部とから構成されている。すなわち、ビット線ＢＬ３に含まれる延在部は、カラムユニットの中央に寄せて配置されている。
【００８１】
第１のカラムに含まれるコンタクトプラグＣ２と第２のカラムに含まれるコンタクトプラグＣ２上には、これらを接続する接続層Ｌ２が設けられている。接続層Ｌ１及びＬ２は、第１レベル配線層に属している。接続層Ｌ２の中央部上には、コンタクトプラグＣ３が設けられている。コンタクトプラグＣ３上には、接続層Ｌ４が設けられている。接続層Ｌ３及びＬ４とビット線ＢＬ３とは、第２レベル配線層に属している。図３２は、コンタクトプラグＣ１及びＣ２から第２レベル配線層までを抽出して示したレイアウト図である。
【００８２】
接続層Ｌ３上には、コンタクトプラグＣ４が設けられている。コンタクトプラグＣ４上には、接続層Ｌ５が設けられている。
【００８３】
接続層Ｌ４上には、コンタクトプラグＣ５が設けられている。コンタクトプラグＣ５上には、カラム方向に延在するビット線ＢＬ２が設けられている。ビット線ＢＬ４も、ビット線ＢＬ２と同じ構成である。ビット線ＢＬ２及びＢＬ４と接続層Ｌ５とは、第３レベル配線層に属している。図３３は、第２レベル配線層から第３レベル配線層までを抽出して示したレイアウト図である。
【００８４】
接続層Ｌ５上には、コンタクトプラグＣ６が設けられている。複数のコンタクトプラグＣ６上には、これらを共通接続するように、カラム方向に延在するビット線ＢＬ１が設けられている。具体的には、ビット線ＢＬ１は、カラム方向に延びる延在部と、コンタクトプラグＣ６の位置でロウ方向に突出する凸部とから構成されている。すなわち、ビット線ＢＬ１に含まれる延在部は、カラムユニットの中央に寄せて配置されている。ビット線ＢＬ５も、ビット線ＢＬ１と同じ構成である。ビット線ＢＬ１及びＢＬ５は、第４レベル配線層に属している。図３４は、第３レベル配線層から第４レベル配線層までを抽出して示したレイアウト図である。
【００８５】
このようにして、４カラム及び５本のビット線ＢＬ１〜ＢＬ５からなる１個のカラムユニットが構成される。そして、図２８に示した１個のカラムユニットがロウ方向に複数個配列されてメモリセルアレイが構成される。
【００８６】
図３５は、ロウ方向に配列された２個のカラムユニットを示すレイアウト図である。ロウ方向に隣接する第１のカラムユニット及び第２のカラムユニットは、メモリセルＭＣの領域を示す破線の凸部と凹部とがはめ込まれるようにして配置される。第１のカラムユニット及び第２のカラムユニットは、同じワード線に接続される。
【００８７】
以上詳述したように第４の実施形態では、第２の実施形態と同様に、４カラムが１つのカラムユニットを構成している。また、活性領域ＡＡをストライプ状に形成している。さらに、カラムユニットの両側のビット線ＢＬ１及びＢＬ５を第４レベル配線層を用いて形成し、かつ中央寄りに配置するようにしている。
【００８８】
従って第４の実施形態によれば、第２の実施形態と同様に、２Ｔ１Ｒ型のメモリセルＭＣのレイアウト面積を８Ｆ２にすることができるだけでなく、更に活性領域ＡＡをストライプ状すなわち矩形の周期的繰り返しパターンとすることができる。これにより、チップサイズの縮小が可能となり、より低コストの半導体記憶装置が実現できるだけでなく、更に活性領域ＡＡの形状を精度よく形成することができる。
【００８９】
（第５の実施形態）
第５の実施形態は、第２の実施形態の変形例であり、中央のビット線ＢＬ３を２層の配線層で構成するようにしている。第５の実施形態に係る抵抗変化型メモリの回路図は、図１２と同じである。
【００９０】
図３６は、本発明の第５の実施形態に係る抵抗変化型メモリのレイアウト図である。図３７は、第２レベル配線層から第３レベル配線層までを抽出して示したレイアウト図である。図３８は、第３レベル配線層を抽出して示したレイアウト図である。なお、活性領域ＡＡから第２レベル配線層までの構成は、第２の実施形態と同じである。
【００９１】
第２レベル配線層によって構成されたビット線ＢＬ３上には、複数のコンタクトプラグＣ５が設けられている。コンタクトプラグＣ５上には、これらを共通接続するように、カラム方向に延在する接続層Ｌ４が設けられている。接続層Ｌ４は、ビット線ＢＬ１及びＢＬ５が属する第３レベル配線層によって形成されている。
【００９２】
このようにして、４カラム及び５本のビット線ＢＬ１〜ＢＬ５からなる１個のカラムユニットが構成される。そして、図３６に示した１個のカラムユニットがロウ方向に複数個配列されてメモリセルアレイが構成される。ロウ方向に配列された２個のカラムユニットを示すレイアウトは、ビット線ＢＬ３の構成およびＢＬ３上部に配置されたコンタクトプラグＣ５以外は、図１９と同じである。
【００９３】
以上詳述したように第５の実施形態によれば、第２の実施形態と同様に、２Ｔ１Ｒ型のメモリセルＭＣのレイアウト面積を８Ｆ２にすることができる。また、ビット線ＢＬ３を２層の配線層で構成しているため、ビット線ＢＬ３の抵抗を下げることができる。さらに、第３レベル配線層に属するビット線ＢＬ１及びＢＬ５と接続層Ｌ４とが等間隔に配置されるため、リソグラフィによる加工を精度よく行うことができる。これにより、第３レベル配線層の形状ばらつきを低減することができる。またコンタクトプラグＣ４およびＣ５についても、第２の実施形態に比べて等間隔に配置されるため、これについてもリソグラフィによる加工を精度良く行うことができる。
【００９４】
（第６の実施形態）
第６の実施形態は、第２の実施形態の変形例であり、中央のビット線ＢＬ３を第３レベル配線層で構成するようにしている。第６の実施形態に係る抵抗変化型メモリの回路図は、図１２と同じである。
【００９５】
図３９は、本発明の第６の実施形態に係る抵抗変化型メモリのレイアウト図である。図４０は、第２レベル配線層から第３レベル配線層までを抽出して示したレイアウト図である。図４１は、第３レベル配線層を抽出して示したレイアウト図である。なお、活性領域ＡＡから第２レベル配線層までの構成は、第２の実施形態と同じである。
【００９６】
第６の実施形態では、第２の実施形態の図１８で示したビット線ＢＬ３がＭＴＪ素子１０ごとに複数に分断されて、図４０に示す複数の接続層Ｌ４になっている。複数の接続層Ｌ４上にはそれぞれ、複数のコンタクトプラグＣ５が設けられている。コンタクトプラグＣ５上には、これらを共通接続するように、カラム方向に延在するビット線ＢＬ３が設けられている。接続層Ｌ４は、ビット線ＢＬ２及びＢＬ４が属する第２レベル配線層によって形成されている。ビット線ＢＬ１、ＢＬ３及びＢＬ５は、第３レベル配線層によって形成されている。
【００９７】
このようにして、４カラム及び５本のビット線ＢＬ１〜ＢＬ５からなる１個のカラムユニットが構成される。そして、図３９に示した１個のカラムユニットがロウ方向に複数個配列されてメモリセルアレイが構成される。ロウ方向に配列された２個のカラムユニットを示すレイアウトは、上記のビット線ＢＬ３の構成に関する変更箇所以外は、図１９と同じである。
【００９８】
以上詳述したように第６の実施形態によれば、第２の実施形態と同様に、２Ｔ１Ｒ型のメモリセルＭＣのレイアウト面積を８Ｆ２にすることができる。また、第３レベル配線層に属するビット線ＢＬ１、ＢＬ３及びＢＬ５が等間隔に配置されるため、リソグラフィによる加工を精度よく行うことができる。これにより、第３レベル配線層の形状ばらつきを低減することができる。またコンタクトプラグＣ４およびＣ５についても、第２の実施形態に比べて等間隔に配置されるため、これについてもリソグラフィによる加工を精度良く行うことができる。更に、メモリセルの選択トランジスタＴ１およびＴ２が接続されるビット線であるＢＬ２およびＢＬ４は第２レベル配線層のみで、抵抗性記憶素子１０が接続されるビット線であるＢＬ１、ＢＬ３およびＢＬ５は第３レベル配線層のみでそれぞれ構成できるため、すなわち接続される素子の種類毎にビット線の配線層を同一にできるため、ビット線の配線抵抗が読み出しマージンに与える影響を最小に抑えることができ、チップの動作歩留りを向上させることができる。
【００９９】
なお、上記各実施形態では、メモリセルを構成するトランジスタとして一般的な平面型MOSFETを用いて説明したが、所謂Fin-FETやDouble Fin-FET（例えば、Technical Digest of VLSI Symposium on Technology 2008, pp.12-pp.13）、GAA（Gate All Around）型トランジスタ（例えば、2008 IEDM Technical Digest, pp.757-pp.760およびpp.769-pp.772など）、もしくはSi Nanowire トランジスタ（例えば、2008 IEDM Technical Digest, pp.745-pp.748およびpp.749-pp.752など）などのトランジスタを用いてもよい。
【０１００】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１０１】
ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、Ｔ１，Ｔ２…選択トランジスタ、ＡＡ…活性領域、Ｓ／Ｄ…拡散領域、Ｃ１〜Ｃ６…コンタクトプラグ、Ｌ１〜Ｌ５…接続層、１０…抵抗性記憶素子、１１…下部電極、１２…固定層、１３…非磁性層、１４…記録層、１５…上部電極、２１…半導体基板、２２…素子分離絶縁層、２３…層間絶縁層。
【図１】
2011066361.tif 000003
【図２】
2011066361.tif 000004
【図３】
2011066361.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2011066361.tif 000009
【図８】
2011066361.tif 000010
【図９】
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【図１０】
2011066361.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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