(57)【要約】【課題】金属層からなるガードリングで囲まれたトリミング素子形成領域のヒューズ上の保護膜の開口からヒューズ上の層間絶縁膜に浸入した水分等がガードリングに形成されたヒューズ引き出し電極用の開口を通ってデバイス形成領域に浸入することを防止する。【解決手段】ヒューズ５ａを取り囲む第１ガードリング３０とその外側の第２ガードリング４０に囲まれたヒューズ電極引き出し領域４１を形成する。ヒューズ５ａと連続し層間絶縁膜６とフィールド酸化膜４の間をヒューズ電極引き出し領域４１まで延在するヒューズ電極５と、該ヒューズ電極５と接続する第１ヒューズ引き出し電極７ｃと、該第１ヒューズ引き出し電極７ｃと接続する第２ヒューズ引き出し電極９ｃとを形成し、該第２ヒューズ引き出し電極９ｃを層間絶縁膜８上に形成された第２ガードリング４０を構成する第２電極の開口２４を通してデバイス素子形成領域８０に引き出す。【選択図】  図１
2011243861.tif 000002
【特許請求の範囲】
【請求項１】
デバイス素子形成領域と第１導電型の分離層で分離された第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層を含むトリミング素子形成領域を備え、且つ多層配線構造の半導体集積回路であって、
前記エピタキシャル層上のフィールド酸化膜上に形成されたヒューズ及び該ヒューズと一体となりその両側に延在するヒューズ電極と、
前記ヒューズ上を含む前記半導体基板上を被覆する第１層間絶縁膜及び前記フィールド酸化膜を貫通する複数のコンタクトホールと、
前記コンタクトホールを介して前記エピタキシャル層と接続され前記ヒューズ電極上を前記第１層間絶縁膜を介して横切り且つ前記トリミング素子形成領域を取り囲む、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続された各層間絶縁膜上の多層配線電極からなる第１ガードリングと、
前記コンタクトホールを介して前記エピタキシャル層と接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続された各層間絶縁膜上の多層配線電極であって該多層配線電極の内のｎ層目の多層配線電極が開口を有するものからなり、且つ第１ガードリングと接続されヒューズ電極引き出し領域を形成する第２ガードリングと、
前記フィールド酸化膜上を前記ヒューズ電極引き出し領域まで延在するヒューズ電極と前記第１層間絶縁膜に形成されたコンタクトホールを介して接続され、且つ互いに各層間絶縁膜のスルーホールを介して接続され前記第２ガードリングの前記開口を有するｎ層目の多層配線電極が形成された層間絶縁膜上まで延在し該開口を通って前記デバイス素子形成領域に引き出されるヒューズ引き出し電極と、
前記多層配線電極の最上層を被覆する前記ヒューズ上に開口を有するシリコン窒化膜からなる保護膜と、を具備することを特徴とする半導体集積回路。
【請求項２】
前記Ｎ層からなる層間絶縁膜が３層からなり、前記ｎ層目の多層配線電極が２層目であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１のガードリング及び第２のガードリングが接続する部分の前記エピタキシャル層に第１導電型のコンタクト層が形成されていることを特徴とする請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
デバイス素子形成領域と第１導電型の分離層で分離された第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層を含むトリミング素子形成領域を備え、且つ多層配線構造の半導体集積回路であって、
前記エピタキシャル層に形成された第１導電型のコンタクト層及びそれを取り囲む第２導電型のヒューズ引き出し層と、
前記エピタキシャル層上のフィールド酸化膜上に形成されたヒューズ及び該ヒューズと一体となりその両側に延在するヒューズ電極と、
前記ヒューズ上を含む前記半導体基板上を被覆する第１層間絶縁膜及び前記フィールド酸化膜を貫通する複数のコンタクトホールと、
前記コンタクト層と前記コンタクトホールを介して接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続される各層間絶縁膜上の多層配線電極で構成され、且つ前記トリミング素子形成領域を取り囲むガードリングと、
前記コンタクト層の前記トリミング素子形成領域側の前記コンタクトホールを介して前記ヒューズ引き出し層及びヒューズ電極と接続され、前記コンタクト層の前記トリミング素子形成領域と反対側の前記コンタクトホールを介して前記ヒューズ引き出し層に接続され前記デバイス素子形成領域まで延在するヒューズ引き出し電極と、
前記多層配線電極の最上層を含む前記半導体基板上を被覆する前記ヒューズ上に開口を有するシリコン窒化膜からなる保護膜と、を具備することを特徴とする半導体集積回路。
【請求項５】
デバイス素子形成領域と第１導電型の分離層で分離された第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層を含むトリミング素子形成領域を備え、且つ多層配線構造の半導体集積回路であって、
前記エピタキシャル層上のフィールド酸化膜上に形成されたヒューズ及び該ヒューズと一体となりその両側に延在するヒューズ電極と、
前記ヒューズ上を含む前記半導体基板上を被覆する層間絶縁膜の前記ヒューズ電極上に形成されたコンタクトホール及び前記エピタキシャル層上の該層間絶縁膜及び前記フィールド酸化膜を貫通するコンタクトホールと、
前記エピタキシャル層上の前記コンタクトホールを介して前記エピタキシャル層と接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続され最上層部が開口を有する多層配線電極で構成され、且つ前記トリミング素子形成領域を取り囲むガードリングと、
前記ヒューズ電極上に形成されたコンタクトホールを介して前記ヒューズ電極と接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続された各層間絶縁膜上の多層配線ヒューズ引き出し電極と接続され、前記ガードリングの最上層部の多層配線電極の開口から前記デバイス素子形成領域に延在するヒューズ引き出し電極と、
前記最上層部の多層配線電極を含む前記半導体基板を被覆する前記ヒューズ上に開口を有するシリコン窒化膜からなる保護膜と、を具備し、最上層の層間絶縁膜の最上部がシリコン窒化膜で被覆されることを特徴とする半導体集積回路。
【請求項６】
前記ガードリングが接続される部分の前記エピタキシャル層に第１導電型のコンタクト層が形成されていることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
第１導電型の分離層でデバイス素子形成領域と分離された第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層を含むトリミング素子形成領域を備え、且つ多層配線構造の半導体集積回路であって、
前記エピタキシャル層上のフィールド酸化膜上にヒューズ及び該ヒューズと一体となりその両側に延在するヒューズ電極を形成する工程と、
前記ヒューズ上を含む前記半導体基板上を被覆する第１層間絶縁膜及び前記フィールド酸化膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記エピタキシャル層と接続され前記ヒューズ電極上を前記第１層間絶縁膜を介して横切り且つ前記トリミング素子形成領域を取り囲む、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続された各層間絶縁膜上の多層配線電極からなる第１ガードリングを形成する工程と、
前記コンタクトホールを介して前記エピタキシャル層と接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続された各層間絶縁膜上の多層配線電極であって該多層配線電極のｎ層目の多層配線電極が開口を有するものからなり、且つ第１ガードリングと接続されヒューズ電極引き出し領域を形成する第２ガードリングを形成する工程と、
前記フィールド酸化膜上を前記ヒューズ電極引き出し領域まで延在するヒューズ電極と前記第１層間絶縁膜に形成されたコンタクトホールを介して接続され、且つ互いに各層間絶縁膜のスルーホールを介して接続され前記第２ガードリングの前記開口を有するｎ層目の多層配線電極が形成された層間絶縁膜上まで延在し該開口を通って前記デバイス素子形成領域に引き出されるヒューズ引き出し電極を形成する工程と、
前記多層配線電極の最上層を被覆する前記ヒューズ上に開口を有するシリコン窒化膜からなる保護膜を形成する工程と、を具備することを特徴とする半導体集積回路の製造方法。
【請求項８】
第１導電型の分離層でデバイス素子形成領域と分離された第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層を含むトリミング素子形成領域を備え、且つ多層配線構造の半導体集積回路であって、
前記エピタキシャル層に第１導電型のコンタクト層及びそれを取り囲む第２導電型のヒューズ引き出し層を形成する工程と、
前記エピタキシャル層上のフィールド酸化膜上にヒューズ及び該ヒューズと一体となりその両側に延在するヒューズ電極を形成する工程と、
前記ヒューズ上を含む前記半導体基板上を被覆する第１層間絶縁膜及び前記フィールド酸化膜を貫通する複数のコンタクトホールを形成する工程と、
前記コンタクト層と前記コンタクトホールを介して接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続される各層間絶縁膜上の多層配線電極で構成され、且つ前記トリミング素子形成領域を取り囲むガードリングを形成する工程と、
前記コンタクト層の前記トリミング素子形成領域側の前記コンタクトホールを介して前記ヒューズ引き出し層及びヒューズ電極と接続され、前記コンタクト層の前記トリミング素子形成領域と反対側の前記コンタクトホールを介して前記ヒューズ引き出し層に接続され前記デバイス素子形成領域まで延在するヒューズ引き出し電極を形成する工程と、
前記多層配線電極の最上層を含む前記半導体基板上を被覆する前記ヒューズ上に開口を有するシリコン窒化膜からなる保護膜を形成する工程と、を具備することを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電性ヒューズからなるトリミング素子を有する半導体集積回路及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路にデバイス素子と同時に形成される導電性ヒューズからなるトリミング素子は、素子部の特性を調整する等のトリミングに用いられる。ヒューズを切断してトリミングする方法としては、ヒューズに高電流を流しヒューズを溶断する電流溶断トリミング法と、ヒューズにレーザー光を照射して溶断するレーザートリミング法がある。
【０００３】
いずれの方法でも、半導体集積回路の表面を被覆するパッシベーション用のシリコンナイトライド（ＳｉＮ）膜の内、トリミング素子形成領域、特にヒューズ上を被覆する部分はエッチング除去する必要がある。レーザートリミング法の場合、ヒューズ上をパッシベーション用のＳｉＮ膜が被覆していると照射レーザー光がＳｉＮ膜で吸収され、ヒューズに到達するレーザー光が減衰しトリミング効率が低下するからである。また、電流溶断型トリミング法では、溶断したヒューズの残渣の逃げ場が塞がれ溶断されたヒューズを再接続してしまう事があるからである。
【０００４】
この場合、パッシベーション用のＳｉＮ膜がエッチング除去されたトリミング素子形成領域上の層間絶縁膜を通して浸入した水分等が、該層間絶縁膜を経由してＭＯＳ型トランジスタ等のデバイス素子形成領域に浸入しデバイス素子の特性を変動させてしまい信頼性上問題となる場合がある。
【０００５】
そこで、ヒューズ５５ａを含むトリミング素子形成領域の平面図である図１０（Ａ）に示すように、そのセンター部を溶断し易くするため細く形成したヒューズ５５ａを含むトリミング素子を、金属層からなるガードリング５８が取り囲む構成を採用しトリミング素子形成領域に浸入した水分等がガードリング５８の外側に配置されたデバイス形成領域に入り込むのを防止している。ヒューズ５５ａはガードリング５８に形成された開口６０を通ってヒューズ電極５５でガードリング５８の外側に配置されたデバイス形成領域に引き出される。
【０００６】
図１０（Ｂ）は図１０（Ａ）のＣ−Ｃ断面図である。図１０（Ａ）で省略したパッシベーション用のＳｉＮ膜５９も表示している。Ｐ型半導体基板５１上にＮ型エピタキシャル層が形成されＰ＋型分離層５３によりトリミング素子形成領域のエピタキシャル層５２とデバイス素子形成領域のエピタキシャル層５２ａに分離されている。
【０００７】
エピタキシャル層５２等を含むＰ型半導体基板５１上にはフィールド酸化膜５４が形成され、ガードリング５８を構成する第１層金属配線５８ａがフィールド酸化膜５４に形成されたコンタクトホールを介してＰ＋型分離層５３と接続される。また、フィールド酸化膜５４上にはポリシリコンからなるヒューズ５５ａが形成され、その上を層間絶縁膜５６が被覆する。
【０００８】
層間絶縁膜５６にはスルーホールが形成され、該スルーホールを介して第１層金属配線５８ａと接続する第２層金属配線５８ｂが形成される。層間絶縁膜５６上にはパッシベーション絶縁膜５７が形成され、その上にヒューズ５５ａ上に開口を持つパッシベーションＳｉＮ膜５９が形成される。
【０００９】
この結果、図１０（Ｂ）に示されるように、パッシベーション用ＳｉＮ膜５９がエッチング除去されたヒューズ５５ａ上の層間絶縁膜５６上から矢印６２で示すようにトリミング素子形成領域に浸入してきた水分等を、Ｐ＋型分離層５３と接続する金属層からなるガードリング５８でブロックし、該水分等がガードリング５８の外側に配置されたデバイス素子形成領域に入り込む事を防止している。
【００１０】
係るトリミング素子を有する半導体集積回路については、以下の特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平５−６３０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献1ではヒューズ５５ａを含むトリミング素子はその大半の部分がガードリング５８により取り囲まれているため、該トリミング素子上のパッシベーション用ＳｉＮ膜５９がエッチング除去された開口から図１０（Ｂ）に示す矢印６２のように水分等が浸入したとしても、該ガードリング５８が水分等のガードリング５８の外側のデバイス形成領域への浸入を防止している。
【００１３】
しかし、図１０（Ａ）に示すようにガードリング５８の一部に開口６０が形成され、該開口６０を通ってヒューズ引き出し電極５５がガードリング５８の外側のデバイス素子形成領域に引き出される。この場合、ヒューズ引き出し電極５５とガードリング５８とが短絡しないように、該ヒューズ引き出し電極５５の両側とガードリング５８との間に狭い間隔６０ａが形成される。
【００１４】
この間隔６０ａは狭いながらも、パッシベーション用ＳｉＮ膜５９がエッチング除去されたヒューズ５５ａ上の開口から浸入した水分等が、ガードリング５８の外側に配置されたデバイス素子形成領域へ入り込む通路となる。同図ではヒューズ５５ａは１本しか形成されていないが、ヒューズ５５ａが数本形成される場合もあり、その場合はデバイス形成領域への水分の浸入経路は更に広くなり信頼性上問題となる。
【００１５】
従って、パッシベーションＳｉＮ膜５９がエッチング除去されたヒューズ５５ａ上の開口から浸入する水分等がデバイス形成領域に入り込まないような半導体集積回路の実現が必要になる。
【課題を解決するための手段】
【００１６】
本発明の半導体集積回路は、デバイス素子形成領域と第１導電型の分離層で分離された第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層を含むトリミング素子形成領域を備え、且つ多層配線構造の半導体集積回路であって、前記エピタキシャル層上のフィールド酸化膜上に形成されたヒューズ及び該ヒューズと一体となりその両側に延在するヒューズ電極と、前記ヒューズ上を含む前記半導体基板上を被覆する第１層間絶縁膜及び前記フィールド酸化膜を貫通する複数のコンタクトホールと、前記コンタクトホールを介して前記エピタキシャル層と接続され前記ヒューズ電極上を前記第１層間絶縁膜を介して横切り且つ前記トリミング素子形成領域を取り囲む、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続された各層間絶縁膜上の多層配線電極からなる第１ガードリングと、前記コンタクトホールを介して前記エピタキシャル層と接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続された各層間絶縁膜上の多層配線電極であって該多層配線電極の内のｎ層目の多層配線電極が開口を有するものからなり、且つ第１ガードリングと接続されヒューズ電極引き出し領域を形成する第２ガードリングと、前記フィールド酸化膜上を前記ヒューズ電極引き出し領域まで延在するヒューズ電極と前記第１層間絶縁膜に形成されたコンタクトホールを介して接続され、且つ互いに各層間絶縁膜のスルーホールを介して接続され前記第２ガードリングの前記開口を有するｎ層目の多層配線電極が形成された層間絶縁膜上まで延在し該開口を通って前記デバイス素子形成領域に引き出されるヒューズ引き出し電極と、前記多層配線電極の最上層を被覆する前記ヒューズ上に開口を有するシリコン窒化膜からなる保護膜と、を具備することを特徴とする。
【００１７】
また、本発明の半導体集積回路は、前記Ｎ層からなる層間絶縁膜が３層からなり、前記ｎ層目の多層配線電極が２層目であることを特徴とする。
【００１８】
また、本発明の半導体集積回路は、前記第１のガードリング及び第２のガードリングが接続する部分の前記エピタキシャル層に第１導電型のコンタクト層が形成されていることを特徴とする。
【００１９】
また、本発明の半導体集積回路は、デバイス素子形成領域と第１導電型の分離層で分離された第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層を含むトリミング素子形成領域を備え、且つ多層配線構造の半導体集積回路であって、前記エピタキシャル層に形成された第１導電型のコンタクト層及びそれを取り囲む第２導電型のヒューズ引き出し層と、前記エピタキシャル層上のフィールド酸化膜上に形成されたヒューズ及び該ヒューズと一体となりその両側に延在するヒューズ電極と、前記ヒューズ上を含む前記半導体基板上を被覆する第１層間絶縁膜及び前記フィールド酸化膜を貫通する複数のコンタクトホールと、前記コンタクト層と前記コンタクトホールを介して接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続される各層間絶縁膜上の多層配線電極で構成され、且つ前記トリミング素子形成領域を取り囲むガードリングと、前記コンタクト層の前記トリミング素子形成領域側の前記コンタクトホールを介して前記ヒューズ引き出し層及びヒューズ電極と接続され、前記コンタクト層の前記トリミング素子形成領域と反対側の前記コンタクトホールを介して前記ヒューズ引き出し層に接続され前記デバイス素子形成領域まで延在するヒューズ引き出し電極と、前記多層配線電極の最上層を含む前記半導体基板上を被覆する前記ヒューズ上に開口を有するシリコン窒化膜からなる保護膜と、を具備することを特徴とする。
【００２０】
また、本発明の半導体集積回路は、デバイス素子形成領域と第１導電型の分離層で分離された第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層を含むトリミング素子形成領域を備え、且つ多層配線構造の半導体集積回路であって、前記エピタキシャル層上のフィールド酸化膜上に形成されたヒューズ及び該ヒューズと一体となりその両側に延在するヒューズ電極と、前記ヒューズ上を含む前記半導体基板上を被覆する層間絶縁膜の前記ヒューズ電極上に形成されたコンタクトホール及び前記エピタキシャル層上の該層間絶縁膜及び前記フィールド酸化膜を貫通するコンタクトホールと、前記エピタキシャル層上の前記コンタクトホールを介して前記エピタキシャル層と接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続され最上層部が開口を有する多層配線電極で構成され、且つ前記トリミング素子形成領域を取り囲むガードリングと、前記ヒューズ電極上に形成されたコンタクトホールを介して前記ヒューズ電極と接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続された各層間絶縁膜上の多層配線ヒューズ引き出し電極と接続され、前記ガードリングの最上層部の多層配線電極の開口から前記デバイス素子形成領域に延在するヒューズ引き出し電極と、前記最上層部の多層配線電極を含む前記半導体基板を被覆する前記ヒューズ上に開口を有するシリコン窒化膜からなる保護膜と、を具備し、最上層の層間絶縁膜の最上部がシリコン窒化膜で被覆されることを特徴とする。
【００２１】
また、本発明の半導体集積回路の製造方法は、第１導電型の分離層でデバイス素子形成領域と分離された第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層を含むトリミング素子形成領域を備え、且つ多層配線構造の半導体集積回路であって、前記エピタキシャル層上のフィールド酸化膜上にヒューズ及び該ヒューズと一体となりその両側に延在するヒューズ電極を形成する工程と、前記ヒューズ上を含む前記半導体基板上を被覆する第１層間絶縁膜及び前記フィールド酸化膜を貫通するコンタクトホールを形成する工程と、前記コンタクトホールを介して前記エピタキシャル層と接続され前記ヒューズ電極上を前記第１層間絶縁膜を介して横切り且つ前記トリミング素子形成領域を取り囲む、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続された各層間絶縁膜上の多層配線電極からなる第１ガードリングを形成する工程と、前記コンタクトホールを介して前記エピタキシャル層と接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続された各層間絶縁膜上の多層配線電極であって該多層配線電極のｎ層目の多層配線電極が開口を有するものからなり、且つ第１ガードリングと接続されヒューズ電極引き出し領域を形成する第２ガードリングを形成する工程と、前記フィールド酸化膜上を前記ヒューズ電極引き出し領域まで延在するヒューズ電極と前記第１層間絶縁膜に形成されたコンタクトホールを介して接続され、且つ互いに各層間絶縁膜のスルーホールを介して接続され前記第２ガードリングの前記開口を有するｎ層目の多層配線電極が形成された層間絶縁膜上まで延在し該開口を通って前記デバイス素子形成領域に引き出されるヒューズ引き出し電極を形成する工程と、前記多層配線電極の最上層を被覆する前記ヒューズ上に開口を有するシリコン窒化膜からなる保護膜を形成する工程と、を具備することを特徴とする。
【００２２】
また、本発明の半導体集積回路の製造方法は、第１導電型の分離層でデバイス素子形成領域と分離された第１導電型の半導体基板上に堆積された第２導電型のエピタキシャル層を含むトリミング素子形成領域を備え、且つ多層配線構造の半導体集積回路であって、前記エピタキシャル層に第１導電型のコンタクト層及びそれを取り囲む第２導電型のヒューズ引き出し層を形成する工程と、前記エピタキシャル層上のフィールド酸化膜上にヒューズ及び該ヒューズと一体となりその両側に延在するヒューズ電極を形成する工程と、前記ヒューズ上を含む前記半導体基板上を被覆する第１層間絶縁膜及び前記フィールド酸化膜を貫通する複数のコンタクトホールを形成する工程と、前記コンタクト層と前記コンタクトホールを介して接続され、Ｎ層からなる層間絶縁膜のそれぞれのスルーホールを介して互いに接続される各層間絶縁膜上の多層配線電極で構成され、且つ前記トリミング素子形成領域を取り囲むガードリングを形成する工程と、前記コンタクト層の前記トリミング素子形成領域側の前記コンタクトホールを介して前記ヒューズ引き出し層及びヒューズ電極と接続され、前記コンタクト層の前記トリミング素子形成領域と反対側の前記コンタクトホールを介して前記ヒューズ引き出し層に接続され前記デバイス素子形成領域まで延在するヒューズ引き出し電極を形成する工程と、前記多層配線電極の最上層を含む前記半導体基板上を被覆する前記ヒューズ上に開口を有するシリコン窒化膜からなる保護膜を形成する工程と、を具備することを特徴とする。
【発明の効果】
【００２３】
本発明の半導体集積回路及びその製造方法によれば、保護膜がエッチング除去されたヒューズ上の開口から層間絶縁膜中に浸入する水分等がデバイス形成領域に浸入するのを防止する事ができ、該半導体集積回路の信頼性向上が図れる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態における半導体集積回路及びその製造方法を示す平面図である。
【図２】本発明の第１の実施形態における半導体集積回路及びその製造方法を示す断面図である。
【図３】本発明の第１の実施形態における半導体集積回路の製造方法を示す平面図である。
【図４】本発明の第１の実施形態における半導体集積回路の製造方法を示す平面図である。
【図５】本発明の第１の実施形態における半導体集積回路の製造方法を示す平面図である。
【図６】本発明の第２の実施形態における半導体集積回路及びその製造方法を示す平面図である。
【図７】本発明の第２の実施形態における半導体集積回路及びその製造方法を示す断面図並びにヒューズひき出し層の平面図である。
【図８】本発明の第３の実施形態における半導体集積回路及びその製造方法を示す平面図である。
【図９】本発明の第３の実施形態における半導体集積回路及びその製造方法を示す断面図である。
【図１０】従来の半導体集積回路及びその製造方法を示す平面図及び断面図である。
【発明を実施するための形態】
【００２５】
〔第１の実施形態〕
本発明の実施形態について図１〜図５に基づいて説明する。図１はガードリング３０に囲まれたヒューズ５ａを含むトリミング素子形成領域７０及び２つのガードリング３０、４０に囲まれたヒューズ電極引き出し領域４１の平面図を示す。ガードリング３０、４０の外側はデバイス素子形成領域８０になる。
【００２６】
また、同図及び同図のＡ−Ａ断面図である図２に示すように、ヒューズ５ａから該ヒューズ５ａの両側へフィールド酸化膜４上をヒューズ電極引き出し領域４１まで延在するヒューズ電極５が形成され、該ヒューズ電極５と層間絶縁膜６に形成されたコンタクトホール２１ｃを介して接続する第１ヒューズ引き出し電極７ｃ等が第１ガードリング３０と第２ガードリング４０に囲まれたヒューズ電極引き出し領域４１に形成される。
【００２７】
また、第１ガードリング３０は、層間絶縁膜６及びフィールド酸化膜４に形成された不図示のコンタクトホールを介してＮ型エピタキシャル層２ａと接続された第１電極７ａ、層間絶縁膜８に形成されたスルーホール２２ａを介して第１電極７ａと接続された第２電極９ａ、及び層間絶縁膜１０に形成されたコンタクトホール２３ａを介して第２電極９ａと接続された第３電極１１ａから構成される。
【００２８】
このようにしてＮ型エピタキシャル層２ａと接続され、且つ互いに接続された第１電極７ａ、第２電極９ａ及び第３電極１１ａからなる第１ガードリング３０がヒューズ５ａ等を取り囲んだ状態で形成される。Ｎ型エピタキシャル層２ａはＰ型半導体基板１上に形成されたＮ型エピタキシャル層がＰ＋型分離層３で分離されたもので、トリミング素子形成領域７０を構成している。Ｐ＋型分離層３で分離されたＮ型エピタキシャル層２ｂはガードリング３０、４０の外側のデバイス素子形成領域８０を構成する。
【００２９】
第２ガードリング４０は、第１ガードリング３０と同様に、層間絶縁膜６及びフィールド酸化膜４に形成されたコンタクトホール２１ｂを介してＮ型エピタキシャル層２ａと接続する第１電極７ｂ、層間絶縁膜８に形成された不図示のスルーホールを介して第１電極と接続する第２電極９ｂ、及び層間絶縁膜１０に形成された不図示のコンタクトホールを介して第２電極９ｂと接続される第３電極１１ｂから構成される。係る第１ガードリング３０と第２ガードリング４０に囲まれた領域が図１に示すヒューズ電極引き出し領域４１である。
【００３０】
ヒューズ電極引き出し領域４１のヒューズ電極５上の層間絶縁膜６に形成されたコンタクトホール２１ｃを介して、該ヒューズ電極５と接続される第１ヒューズ引き出し電極７ｃが形成される。第１ヒューズ引き出し電極７ｃはその上を被覆する層間絶縁膜８に形成されたスルーホール２２ｃを介して第２ヒューズ引き出し電極９ｃと接続される。
【００３１】
ヒューズ電極引き出し領域４１に形成された第２ヒューズ引き出し電極９ｃは第２ガードリング４０の第２電極９ｂに形成された開口２４を通って第２ガードリング４０の外側のデバイス形成領域８０に引き出される。この際、第２ガードリング４０の第２電極９ｂと第２ヒューズ引き出し電極９ｃとが短絡しないように第２ヒューズ引き出し電極９ｃの両側と第２ガードリング４０の第２電極９ｂの間に間隙２４ａが形成される。
【００３２】
第１ガードリング３０及び第２ガードリング４０を含むＰ型半導体基板１上にはシリコンナイトライド（ＳｉＮ）膜からなる保護膜１２が形成されるが、トリミング素子形成領域７０上、特にヒューズ５ａ上のＳｉＮ膜は前述のようにレーザー光を吸収する等の理由からエッチング除去されヒューズ５ａ上には保護膜１２の開口が形成される。
【００３３】
本実施形態は係る構成を採っているため、トリミング素子形成領域７０のヒューズ５ａ上の保護膜１２の開口から浸入する水分等は、矢印５０で示す経路を通りデバイス素子形成領域８０に浸入する。即ち、保護膜１２の開口から矢印５０に従って浸入した水分等は層間絶縁膜１０、層間絶縁膜８を通り層間絶縁膜６中に浸入する。浸入した水分等は層間絶縁膜１０及び層間絶縁膜８では、第１ガードリング３０を構成する第３電極１１ａ、第２電極９ａ及び第１電極７ａが障壁となりヒューズ電極引き出し領域４１に浸入することはできない。
【００３４】
それに対して層間絶縁膜６まで浸入した水分等は、ヒューズ電極５と第１ガードリング３０を構成する第１電極７ａに挟まれたヒューズ電極５の上部及び左右の層間絶縁膜６を通り抜けて、トリミング素子形成領域７０からヒューズ引き出し電極領域４１に浸入する。ヒューズ電極５の下側のフィールド酸化膜４内に浸入した水分等もヒューズ引き出し電極領域４１に浸入することになる。
【００３５】
次に、ヒューズ引き出し電極領域４１内の層間絶縁膜６やフィールド酸化膜４に浸入した水分等は第２ガードリング４０を構成する第１電極７ｂが障壁となるため、直接第２ガードリング４０の外側のデバイス素子形成領域８０に浸入することはできない。ヒューズ引き出し電極領域４１内に浸入した水分等は第２ガードリング４０を構成する第２電極９ｂの開口２４に形成された第２ゲート引き出し電極９ｃの下部の層間絶縁膜８や、第２電極９ｂと第２ゲート引き出し電極９ｃの間隙２４ａ等を通ってヒューズ引き出し電極領域４１内からデバイス素子形成領域８０に浸入する。
【００３６】
即ち、ヒューズ５ａ上のＳｉＮ膜１２の開口から層間絶縁膜１０等内に浸入した水分等は、矢印５０５で示すように、一旦層間絶縁膜６やフィールド酸化膜４まで到達してから再度層間絶縁膜８部分まで這い上がり、再度そこからデバイス素子形成領域８０に形成されたＭＯＳ型トランジスタ等のデバイス素子の近傍まで浸入することになる。
【００３７】
その結果、第２ガードリング４０が無い場合に比し、ヒューズ５ａ上の保護膜１２の開口から層間絶縁膜１０等内に浸入した水分等がデバイス形成領域８０のＭＯＳ型トランジスタ近傍まで浸入する経路が長くなり半導体集積回路の信頼性が向上する。このように、ヒューズ５ａ上のＳｉＮ膜１２の開口からデバイス形成領域８０へ浸入する水分の浸入経路を長くすることにより信頼性の向上を図ったのが本実施形態の特徴である。
【００３８】
なお、多層配線からなる多段の金属層による電極を有する半導体集積回路の場合、第２ガードリング４０を構成する各層の電極の内、できるだけ上部の電極に開口を形成し該開口からヒューズ引き出し電極を引き出す構成にする事により、デバイス形成領域８０へ浸入する水分の浸入経路を長くできる。
【００３９】
それでは本実施形態の半導体集積回路の製造方法について、以下に、図１〜図５に基づいて説明する。図３から図５はヒューズ５ａ、ヒューズ電極５、及び第１ガードリング３０、第２ガードリング４０それぞれの第１電極７ａ、７ｂ、第２電極９ａ、９ｂ及び第３電極１１ａ、１１ｂを形成した時点での各電極構成を示す平面図である。即ち、図３は第１電極７ａ、７ｂ形成後の平面図、図４は第２電極９ａ、９ｂ形成後の平面図、図５は第３電極１１ａ、１１ｂ形成後の平面図を示す。
【００４０】
先ず、図１、図２に示すように、Ｐ型半導体基板１上に所定の方法によりＮ型エピタキシャル層を形成し、該エピタキシャル層を所定の方法により形成したＰ＋型分離層３により、ヒューズ５ａを含むトリミング素子形成領域７０のＮ型エピタキシャル層２ａとＭＯＳ型トランジスタ等のデバイス形成領域８０のＮ型エピタキシャル層２ｂに分離する。
【００４１】
次に、所定のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法等によるフィールド酸化膜４を形成し、トリミング素子形成領域７０上のフィールド酸化膜４上にポリシリコンからなるヒューズ５ａ及びヒューズ５ａと一体になりヒューズ電極引き出し領域４１まで延在するヒューズ電極５を形成する。ヒューズ５ａ等は、所定の方法でポリシリコン膜を堆積し所定のフォトエッチング処理によりＭＯＳ型トランジスタのポリシリコンからなるゲート電極を形成するときに同時に形成する。なお、ヒューズ５ａはポリシリコン以外の金属層で形成することも可能である。
【００４２】
次に、ヒューズ５ａ等が形成されたＰ型半導体基板１上を被覆する第１層間絶縁膜６を所定の減圧ＣＶＤ法等により形成する。第１層間絶縁膜６はＴＥＯＳ膜やＢＰＳＧ膜で構成される。次に、所定のフォトエッチング工程を経て、ヒューズ電極引き出し領域４１のヒューズ電極５上の第１層間絶縁膜６にコンタクトホール２１ｃを、Ｎ型エピタキシャル層２ａ上のフィールド酸化膜４と第１層間絶縁膜６を貫通するコンタクトホール２１ｂ等を形成する。
【００４３】
コンタクトホール２１ｂ等内のＮ型エピタキシャル層２ａにはＰＭＯＳトランジスタのソース層形成時等にＰ＋型コンタクト層２７ａを形成する。Ｐ＋型コンタクト層２７ａを形成するのは後述の第１ガードリング３０を構成する第１電極７ａ及び第２ガードリング４０を構成する第１電極７ｂとの接触を良好にしてＮ型エピタキシャル層２ａの電位をガードリング３０等と同電位にするため等である。なお、Ｐ＋型コンタクト層２７ａは形成しなくとも良い。
【００４４】
次にコンタクトホール２１ｃ等が形成されたＰ型半導体基板１上にＣＶＤ法やスパッタリング法によりアルミニューム等からなる金属層を堆積する。その後、所定のフォトエッチング工程を経てヒューズ電極５とコンタクトホール２１ｃを介して接続する第１ヒューズ引き出し電極７ｃ、不図示のコンタクトホールを介してＮ型エピタキシャル層２ａと接続する第１ガードリング３０を構成する第１電極７ａ、及び、コンタクトホール２１ｂを介してＮ型エピタキシャル層２ａと接続する第２ガードリング３０を構成する第１電極７ｂを形成する。
【００４５】
図３に、この場合の電極構成を示す。第１ガードリング３０を構成する第１電極７ａ、第２ガードリング４０を構成する第１電極７ｂ、及び第１ガードリング３０と第２ガードリング４０に囲まれたヒューズ電極引き出し領域４１内にヒューズ電極５とコンタクトホール２１ｃを介して接続される第１ヒューズ引き出し電極７ｃが示される。第１ガードリング３０を構成する第１電極７ｃはヒューズ電極５上を層間絶縁膜６を介して横切る形で形成される。
【００４６】
次に、図２に示すように、第１ヒューズ引き出し電極７ｃ上等を含むＰ型半導体基板１上を被覆する層間絶縁膜８を所定の減圧ＣＶＤ法等により形成する。次に、所定のフォトエッチング工程を経て、第１ガードリング３０を構成する第１電極７ａ上の層間絶縁膜８にスルーホール２２ａを、第２ガードリング４０を構成する第１電極７ｂ上の層間絶縁膜８に不図示のスルーホールを、更に第１ヒューズ引き出し電極７ｃ上の層間絶縁膜８にスルーホール２２ｃを形成する。ＴＥＯＳからなる層間絶縁膜８上には平坦化のため不図示のＳＯＧ膜が形成される。
【００４７】
次にスルーホール２２ｃ等が形成されたＰ型半導体基板１上にＣＶＤ法やスパッタリング法によりアルミニューム等からなる金属層を堆積する。その後、所定のフォトエッチング工程を経て第１ヒューズ引き出し電極７ｃとコンタクトホール２２ｃを介して接続する第２ヒューズ引き出し電極９ｃ、コンタクトホール２２ａを介して第１ガードリング３０を構成する第１電極７ａと接続する第２電極９ａ、及び不図示のコンタクトホールを介して第２ガードリング４０を構成する第１電極７ｂと接続する第２電極９ｂを形成する。
【００４８】
図４に、この場合の電極構成を示す。第１ガードリング３０を構成する第２電極９ａがヒューズ５ａ及びヒューズ電極５の一部を取り囲んでいるのは図３の場合と同様である。しかし、図３の第２ガードリングを構成する第１電極７ｂが開口を有していないのに対して、第２ガードリング４０を構成する第２電極９ｂの一部に開口２４が形成されている点が異なる。
【００４９】
第２ガードリング４０を構成する第２電極９ｂの開口２４を通って、ヒューズ電極引き出し領域４１に形成された第２ヒューズ引き出し電極９ｃが第２ガードリング４０の外側に形成されたデバイス素子形成領域８０に引き出される。開口２４内では第２ヒューズ引き出し電極９ｃと第２ガードリング４０の第２電極９ｂが短絡しないように、第２ヒューズ引き出し電極９ｃの両側と第２電極９ｂ間には間隙２４ａが形成される。
【００５０】
次に、図２に示すように、第２ヒューズ引き出し電極９ｃ等が形成されたＰ型半導体基板１の上を被覆するＴＥＯＳからなる層間絶縁膜１０を所定の減圧ＣＶＤ法等により形成する。次に、所定のフォトエッチング工程を経て、第１ガードリング３０を構成する第２電極９ａ上の層間絶縁膜１０にスルーホール２３ａを、第２ガードリング４０を構成する第２電極９ｂ上の層間絶縁膜１０に不図示のスルーホールを形成する。なお、層間絶縁膜１０上には平坦化のため不図示のＳＯＧ膜が形成される。
【００５１】
次にコンタクトホール２３ａ等が形成されたＰ型半導体基板１上にＣＶＤ法やスパッタリング法によりアルミニューム等からなる金属層を堆積する。その後、所定のフォトエッチング工程を経て、スルーホール２３ａを介して第１ガードリング３０を構成する第２電極９ａと接続する第３電極１１ａ及び不図示のコンタクトホールを介して第２ガードリング４０を構成する第２電極９ｂと接続する第３電極１１ｂを形成する。
【００５２】
図５に、この場合の電極構成を示す。第１ガードリング３０を構成する第３電極１１ａも第２ガードリング４０を構成する第３電極１１ｂも開口を有さない連続した形状で形成される。第２ガードリング４０を構成する第３電極１１ｂは第２ヒューズ引き出し電極９ｃ上を層間絶縁膜１０を介して横切る形になる。第１ガードリング３０はそれぞれ接続された第１電極７ａ、第２電極９ａ、及び第３電極１１ａから、第２ガードリング４０もそれぞれ接続された第１電極７ｂ、第２電極９ｂ、及び第３電極１１ｂから構成される。
【００５３】
最終的に、図１に示すように第１ガードリング３０で囲まれたヒューズ５ａ等を含むトリミング素子形成領域７０と、第１ガードリング３０及び第２ガードリング４０で囲まれたヒューズ電極引き出し領域４１と、第１ガードリング３０及び第２ガードリング４０の外側のデバイス素子形成領域８０と、デバイス素子形成領域８０に引き出された第２ヒューズ引き出し電極９ｃの構成が得られる。
【００５４】
最後に、第１ガードリング３０等が形成されたＰ型半導体基板１上に所定のプラズマＣＶＤ法等によりシリコン窒化膜（ＳｉＮ）を堆積する。その後、所定のフォトエッチング工程を経てトリミング素子形成領域７０のヒューズ５ａ等の上に開口を有する保護膜１２を形成する事によりウエハ状態の半導体集積回路が完成する。
【００５５】
〔第２の実施形態〕
本発明の実施形態について図６及び図７に基づいて説明する。なお、第１の実施形態と同一構成部分については図面で同一の符号を付して表示する。図６はヒューズ５ａを含むトリミング素子形成領域７０、及びガードリング３１の内部及び外部に形成されたヒューズ引き出し電極７ｃの構成を示す平面図である。ガードリング３１の外側はデバイス素子形成領域８０になる。
【００５６】
図７（Ａ）は図６のＡ−Ａ断面図であり、図７（Ｂ）は図７（Ａ）を上から見た場合のヒューズ引き出し電極７ｃがトリミング素子形成領域７０からデバイス形成領域８０に引き出される様子を示す平面図である。ヒューズ５ａからフィールド酸化膜４上を延在するヒューズ電極５と金属層からなるヒューズ引き出し電極７ｃが図７（Ａ）に示すガードリング３１の内側のコンタクトホール２８ｃを介して接続される。同時に、ヒューズ引き出し電極７ｃはコンタクトホール２８ｃを介してＮ型エピタキシャル層２ａに形成されたヒューズ引き出しＮ＋層２６とも接続される。
【００５７】
また、同図のガードリング３１の外側に形成されたコンタクトホール２８ｃを介してヒューズ引き出し電極７ｃがヒューズ引き出しＮ＋層２６と接続され、層間絶縁膜６上をデバイス素子形成領域８０に向かって延在する。このように、ガードリング３１に囲まれたヒューズ５ａから延在するヒューズ電極５と接続されたヒューズ引き出し電極７ｃをＮ型エピタキシャル層２ａに形成されたヒューズ引き出しＮ＋層２６を介してガードリング３１の外のデバイス素子形成領域８０に引き出したのが本実施形態の特徴である。
【００５８】
従って、ガードリング３１は、第１の実施形態の場合と異なりヒューズ引き出し電極７ｃを引き出すための開口を必要とせず、図６に示すようにヒューズ５ａ等からなるトリミング素子形成領域７０を完全に囲んでいる。また、図７（Ａ）に示すように、ガードリング３１は、Ｎ型エピタキシャル層２ａに形成されたＰ型コンタクト層２７と接続され、Ｐ型コンタクト層２７上を保護膜１２まで延在する、互いに接続された第１電極７ａ、第２電極９ａ、及び第３電極１１ａから構成される。
【００５９】
ガードリング３１とヒューズ引き出し電極７ｃとは、Ｐ型コンタクト層２７とそれを取り囲むヒューズ引き出しＮ＋層２６との間のＰＮ接合で分離される。従って、ヒューズ５ａ上の保護膜１２の開口から層間絶縁膜１０等に浸入した水分等は、フィールド酸化膜４、層間絶縁膜６、層間絶縁膜８、及び層間絶縁膜１０の全てを貫通しＰ型コンタクト層２７と接続しているガードリング３１が障壁となり、ガードリング３１の外側のデバイス素子形成領域８０に浸入することができない。
【００６０】
それでは本実施形態の半導体集積回路の製造方法について以下に図６及び図７に基づいて簡単に説明する。第１の実施形態と異なる主な点はガードリングが１つになったことと、Ｎ型エピタキシャル層２ａにヒューズ引き出しＮ＋層２６及びＰ型コンタクト層２７を形成した点である。Ｐ型コンタクト層２７はデバイス素子形成領域８０に形成されるＮＰＮバイポーラトランジスタのベース層の形成や、ＮＭＯＳトランジスタ等用のＰウエル層形成時等に同時に形成することができる。
【００６１】
また、ヒューズ引き出し用Ｎ＋層２６はＮＰＮバイポーラトランジスタのＮ＋型エミッタ層形成時やＮＭＯＳトランジスタのＮ＋型ソース層等形成時等に同時に形成することができる。即ち、ヒューズ引き出しＮ＋層２６やＰ型コンタクト層２７形成のために追加工程は不要である。その他の工程も第１の実施形態と同様で、ヒューズ５ａ上に開口を有する保護膜１２を形成することによりウエハ状態の半導体集積回路は完成する。
【００６２】
〔第３の実施形態〕
本発明の実施形態について、以下に図８及び図９に基づいて簡単に説明する。本実施形態の図面においても第１の実施形態と同一構成となる部分については同一の符号を使用して表示する。図８は第１の実施形態等と同様、本実施形態の半導体集積回路の平面図を示す。図９（Ａ）は図８のＡ−Ａ断面図であり、図９（Ｂ）は図８のＢ−Ｂ断面図である。
【００６３】
本実施形態においては、図８に示すように、第３ヒューズ引き出し電極１１ｃがガードリング３１を構成する第３電極１１ａに形成された開口２５を通して、ガードリング３１の内部から外部のデバイス素子形成領域８０に引き出される。なお、第３ヒューズ引き出し電極１１ｃは層間絶縁膜１０に形成されたスルーホール２３ｃを介して第２ヒューズ引き出し電極９ｃに接続され、第２ヒューズ引き出し電極９ｃは層間絶縁膜８に形成されたスルーホール２２ｃを介して第１ヒューズ引き出し電極７ｃに接続され、第１ヒューズ引き出し電極７ｃは層間絶縁膜６に形成されたコンタクトホール２１ｃを介してヒューズ電極５に接続される。
【００６４】
この場合、図９（Ｂ）に示すように、ヒューズ５ａ上の保護膜１２の開口から浸入した水分等が、第３ヒューズ引き出し電極１１ｃとガードリング３１を構成する第３電極１１ａの間隙２５ａや第３ヒューズ引き出し電極１１ｃの下部を通って、ガードリング３１の外部のデバイス素子形成領域８０に浸入する恐れがある。
【００６５】
本実施形態では、これに対処するため層間絶縁膜１０の最上部にＳｉＮ膜からなるバリア層２９を形成している。その結果、図９（Ｂ）に示すように、第３ヒューズ引き出し電極１１ｃとガードリング３１を構成する第３電極１１ａの間隙２５ａ内に保護膜１２が充填され、また、ヒューズ引き出し電極１１ｃの下部はバリア層２９、ヒューズ引き出し電極１１ｃの上部は保護膜１２が形成される。
【００６６】
そのため、ヒューズ５ａ上の保護膜１２の開口から浸入した水分等は、第３ヒューズ引き出し電極１１ｃを取り囲むＳｉＮ層によりデバイス素子形成領域８０への浸入通路を遮断されることになり半導体集積回路の信頼性向上が図れる。これが、本実施形態の特徴である。
【００６７】
それでは本実施形態の半導体集積回路について図８及び図９に基づいて簡単に説明する。本実施形態に於いても、第２の実施形態と同様の構成については同一の符号を付して説明する。第２の実施形態との相違点はヒューズ引き出し用Ｎ＋層２６が存在しないこと、ガードリング３１を構成する最上層の金属層からなる第３電極１１ｃに開口２５が形成され、該開口２５を通って第３ヒューズ引き出し電極１１ｃがガードリング３１の内部から外部のデバイス素子形成領域８０に引き出されていること、及び層間絶縁膜１０の最上部にＳｉＮからなるバリア層２９が形成されていることである。
【００６８】
従って、層間絶縁膜１０を形成後、その表面にプラズマＣＶＤ法等によりＳｉＮ膜を堆積してバリア層２９を形成する工程が必要になる。その他の工程については他の実施形態と同様である。
【符号の説明】
【００６９】
１  Ｐ型半導体基板    ２ａ，２ｂ  Ｎ型エピタキシャル層    ３  Ｐ＋型分離層
４  フィールド酸化膜    ５  ヒューズ電極    ５ａ  ヒューズ    
６，８，１０  層間絶縁膜    ７ａ，７ｂ  第１電極    
７ｃ  第１ヒューズ引き出し電極    ９ａ，９ｂ  第２電極    
９ｃ  第２ヒューズ引き出し電極    １１ａ，１１ｂ  第３電極    
１１ｃ  第３ヒューズ引き出し電極    １２  保護膜    
２１ｂ，２１ｃ，２８ｃ  コンタクトホール    
２２ａ，２２ｃ，２３ａ，２３ｃ  スルーホール    ２４，２５  開口    
２４ａ，２５ａ  間隙    ２６  ヒューズ引き出しＮ＋層    ２７  Ｐ型コンタクト層
２７ａ  Ｐ＋型コンタクト層    ２９  バリア層    ３０  第１ガードリング    
３１  ガードリング    ４０  第２ガードリング    ４１  ヒューズ電極引き出し領域
５０  矢印    ７０  トリミング素子形成領域    ８０  デバイス素子形成領域    
５１  Ｐ型半導体基板    ５２，５２ａ  Ｎ型エピタキシャル層    ５３  Ｐ＋型分離層
５４  フィールド酸化膜    ５５  ヒューズ電極    ５５ａ  ヒューズ    
５６  層間絶縁膜    ５７  パッシベーション膜    ５８  ガードリング    
５８ａ  第１層金属配線    ５８ｂ  第２層金属配線    ５９  パッシベーションＳｉＮ
６０  ガードリング開口    ６０ａ  間隙    ６２  矢印    
【図１】
2011243861.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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