(57)【要約】【課題】電源電圧をさらに小さくすることが可能な差動エミッタ結合論理回路を提供する。【解決手段】本発明にかかる差動エミッタ結合論理回路の代表的な構成は、エミッタ結合対からなる第１差動増幅回路１０および第２差動増幅回路２０と、第１および第２差動増幅回路１０、２０の各トランジスタＱ１、Ｑ２、Ｑ７、Ｑ８のコレクタ側の電圧を選択的に降下させるカレントスイッチ３０と、出力段５０とを備え、出力段５０はエミッタ結合対であって、さらに、エミッタ結合対の反転入力側では第１および第２差動増幅回路１０、２０の反転側出力がベースに入力される２つのトランジスタＱ９、Ｑ１０を並列に接続し、エミッタ結合対の非反転入力側では第１および第２差動増幅回路の非反転側出力がベースに入力される２つのトランジスタＱ１１、Ｑ１２を並列に接続してなることを特徴とする。【選択図】図１
2011188341.tif 000002
【特許請求の範囲】
【請求項１】
差動エミッタ結合論理回路であって、
エミッタ結合対からなる第１差動増幅回路および第２差動増幅回路と、
前記第１および第２差動増幅回路の各トランジスタのコレクタ側の電圧を選択的に降下させるカレントスイッチと、
出力段とを備え、
前記出力段はエミッタ結合対であって、さらに、
エミッタ結合対の反転入力側では前記第１および第２差動増幅回路の反転側出力がベースに入力される２つのトランジスタを並列に接続し、
エミッタ結合対の非反転入力側では前記第１および第２差動増幅回路の非反転側出力がベースに入力される２つのトランジスタを並列に接続してなることを特徴とする差動エミッタ結合論理回路。
【請求項２】
差動エミッタ結合論理回路であって、
エミッタ結合対からなる第１差動増幅回路および第２差動増幅回路と、
前記第１および第２差動増幅回路の各トランジスタのコレクタ側の電圧を選択的に降下させるカレントスイッチと、
出力段とを備え、
前記出力段は、
前記第１および第２差動増幅回路の反転側出力がベースに入力される２つのトランジスタと、該２つのトランジスタのコレクタを結合して正電源に接続する負荷抵抗と、該負荷抵抗の前記トランジスタ側に接続された非反転側出力と、を含む非反転側出力回路と、
前記第１および第２差動増幅回路の非反転側出力がベースに入力される２つのトランジスタと、該２つのトランジスタのコレクタを結合して正電源に接続する負荷抵抗と、該負荷抵抗の前記トランジスタ側に接続された反転側出力と、を含む反転側出力回路と、
を有することを特徴とする差動エミッタ結合論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低い電源電圧で動作可能な差動エミッタ結合論理回路に関する。
【背景技術】
【０００２】
エミッタ結合論理回路は、バイポーラトランジスタによって論理回路を実現する集積回路である。エミッタ結合論理回路は高速に動作する反面、消費電力が大きいという問題がある。消費電力が大きい原因の１つとして、電源電圧を抑えにくいという問題がある。一方、近年は回路の電源電圧が小さくなる傾向にあり、高速動作と電源電圧低下の両立が望まれている。
【０００３】
従来からも、電源電圧を小さくする提案がなされている。特許文献１には、トランジスタの縦積み（ＶＣＣ−ＶＥＥ間にトランジスタを直列に配置すること）を回避することにより、電源電圧を低減させた差動エミッタ結合論理回路が提案されている。
【０００４】
図５は特許文献１の図６で示されたマルチプレクサ回路である。図５（ａ）の回路は、レベル変換バッファとしても機能する第１差動増幅回路１０および第２差動増幅回路２０と、ＡＢ切替用のカレントスイッチ３０と、出力段４０とを備えている。負荷抵抗Ｒ１〜Ｒ４は同じ抵抗値Ｒであり、電流源Ｉ１、Ｉ４は同じ電流量Ｉを流す定電流源である。そして負荷抵抗Ｒ１〜Ｒ４の抵抗値は、電圧降下Ｒ・Ｉ（ロジック振幅）が０．２Ｖとなるように設定されているとする。
【０００５】
図５（ｂ）は、図５（ａ）の回路においてＢ選択入力がＬ（selbn＞selbp）、入力ＡがＨ（inap＞inan）の場合を示している。図においてＨレベルのラインを太線で示している。このときカレントスイッチ３０のトランジスタＱ３、Ｑ５はＯＦＦとなる。したがって、第１差動増幅回路１０（選択側）に対し何の影響も与えない。このとき第１差動増幅回路１０は通常のバッファとして動作し、バッファの出力すなわち負荷抵抗Ｒ１、Ｒ２とトランジスタＱ１、Ｑ２のコレクタが接続されているノードのレベルはＨ（Ｈｉｇｈ）がＶＣＣ、Ｌ（Ｌｏｗ）がＶＣＣ−０．２Ｖとなる。
【０００６】
一方、カレントスイッチ３０のトランジスタＱ４、Ｑ６はＯＮとなるので、第２差動増幅回路２０（非選択側）の負荷抵抗Ｒ３、Ｒ４から電流を引き込む。このときの負荷抵抗Ｒ３、Ｒ４に生じる電圧降下はカレントスイッチ３０の電流源Ｉ２、Ｉ３とＲ３、Ｒ４の積で決まる。ここでは一例としてロジック振幅と同じ０．２Ｖとする。第２差動増幅回路２０は通常のバッファとして動作するが、負荷抵抗Ｒ３、Ｒ４には第２差動増幅回路２０の電流に加えカレントスイッチ３０からの電流が加算される。このため、第２差動増幅回路２０の出力、すなわち負荷抵抗Ｒ３、Ｒ４とトランジスタＱ７、Ｑ８のコレクタが接続されているノードのレベルは、ＨがＶＣＣ−０．２Ｖ、ＬがＶＣＣ−０．４Ｖとなる。すなわち第２差動増幅回路２０（非選択側）の出力レベルは、第１差動増幅回路１０（選択側）に対し一律０．２Ｖ低くなる。
【０００７】
出力段４０はコレクタ接地回路であって、エミッタフォロワとして動作する。ただし、第１差動増幅回路１０および第２差動増幅回路２０からの信号が出力段４０において並列接続された形になっている。すなわち非反転入力側については第１差動増幅回路１０のトランジスタＱ９と第２差動増幅回路２０のトランジスタＱ１０の出力が並列に接続され、反転入力側については第１差動増幅回路１０のトランジスタＱ１１と第２差動増幅回路２０のトランジスタＱ１２の出力が並列に接続されている。このようにＱ９とＱ１０、Ｑ１１とＱ１２は、それぞれ並列に接続されていることから、入力レベルの高い方のトランジスタが動作することになる。
【０００８】
入力ＡがＨ（inap＞inan）の場合、Ｑ９の入力レベルはＶＣＣ、Ｑ１１の入力レベルはＶＣＣ−０．２Ｖとなる。このときＱ１０、Ｑｌ２の入力レベルはＶＣＣ−０．２Ｖ又はＶＣＣ−０．４Ｖとなる。Ｑ９とＱ１０の入力レベルを比較すると、常にＱ９の方が高いためＱ９は常に動作し、出力レベルはＶＣＣ−ＶＢＥ（Ｈレベル）となる。Ｑ１１とＱ１２の入力レベルを比較すると、Ｑ１１はＱ１２と同じか又は０．２Ｖ高いため、Ｑ１１は常に動作し、出力レベルはＶＣＣ−ＶＢＥ−０．２Ｖ（Ｌレベル）となる。
【０００９】
入力ＡがＬ（inan＞inap）の場合、Ｑ９とＱ１１のレベルが入れ替わるだけなので、同様にＱ９とＱ１１は常に動作し、Ｑ９の出力レベルはＶＣＣ−ＶＢＥ−０．２Ｖ（Ｌレベル）、Ｑ１１の出力レベルはＶＣＣ−ＶＢＥ（Ｈレベル）となる。
【００１０】
以上より、Ｂ選択入力がＬのとき、出力には常に入力Ａと同じ論理が出力される。同様に、Ｂ選択入力がＨのとき（selbp＞selbn）は、第１差動増幅回路１０の出力レベルは第２差動増幅回路２０に対し一律０．２Ｖ低くなるため、出力には常に入力Ｂと同じ論理が出力される。以上より、図５の回路はマルチプレクサとして動作する。
【００１１】
特許文献１では、図５の構成を用いれば、論理回路においてトランジスタの縦積みを回避することができ、従来よりも電源電圧を低くすることが可能となると説明されている。また特許文献１では、図５のマルチプレクサ回路はＮＯＲ／ＯＲゲートやＮＡＮＤ／ＡＮＤゲート等の他種のゲートを作るのに使用でき、また図５のマルチプレクサ回路を複数接続することによりＤ型フリップフロップ回路を実現できることも説明されている（特許文献１の図７）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平７−１４２９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
一般的に集積回路内の論理回路は、図５に示したような論理回路を複数組み合わせて使用される。このため、ある回路の出力が別の回路の入力に接続されることとなる。従って図５（ａ）に示す回路が後段の回路であるとすると、入力Ａ、入力Ｂの入力レベルは、ＨがＶＣＣ−ＶＢＥ、ＬがＶＣＣ−ＶＢＥ−０．２Ｖとなる。すると、図５（ａ）の電流源Ｉ１〜Ｉ６のうち、出力端子（ＶＥＥ端子の反対側の端子）の電圧が最も低くなるのはＩ１〜Ｉ４であり、いずれもＶＣＣ−２ＶＢＥとなる。
【００１４】
具体例として、電流源のトランジスタのＶＢＥを０．８Ｖ、ＶＢＣを０．４Ｖ、ＶＣＥを０．４Ｖとし、電流源の抵抗を０．２Ｖとすると、電流源にかける電圧として必要な最小値はＶＣＥと抵抗の和で０．６Ｖとなる。トランジスタＱ１〜Ｑ８のＶＢＥも同様に０．８Ｖとすると、電源電圧（ＶＣＣ−ＶＥＥ間の電位差）の最小値は０．６Ｖ＋２×０．８Ｖ＝２．２Ｖとなる。今後、電源電圧１Ｖ台で動作する回路の需要がますます高まる中で、２．２Ｖより更に低い電源電圧で動作する回路が求められている。
【００１５】
そこで本発明は、電源電圧をさらに小さくすることが可能な差動エミッタ結合論理回路を提供することを目的としている。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明にかかる差動エミッタ結合論理回路の代表的な構成は、エミッタ結合対からなる第１差動増幅回路および第２差動増幅回路と、第１および第２差動増幅回路の各トランジスタのコレクタ側の電圧を選択的に降下させるカレントスイッチと、出力段とを備え、出力段はエミッタ結合対であって、さらに、エミッタ結合対の反転入力側では第１および第２差動増幅回路の反転側出力がベースに入力される２つのトランジスタを並列に接続し、エミッタ結合対の非反転入力側では第１および第２差動増幅回路の非反転側出力がベースに入力される２つのトランジスタを並列に接続してなることを特徴とする。
【００１７】
また他の観点によれば、本発明にかかる差動エミッタ結合論理回路の代表的な構成は、エミッタ結合対からなる第１差動増幅回路および第２差動増幅回路と、第１および第２差動増幅回路の各トランジスタのコレクタ側の電圧を選択的に降下させるカレントスイッチと、出力段とを備え、出力段は、第１および第２差動増幅回路の反転側出力がベースに入力される２つのトランジスタと、２つのトランジスタのコレクタを結合して正電源に接続する負荷抵抗と、負荷抵抗のトランジスタ側に接続された非反転側出力と、を含む非反転側出力回路と、第１および第２差動増幅回路の非反転側出力がベースに入力される２つのトランジスタと、２つのトランジスタのコレクタを結合して正電源に接続する負荷抵抗と、負荷抵抗のトランジスタ側に接続された反転側出力と、を含む反転側出力回路と、を有することを特徴とする。
【００１８】
上記構成によれば、出力レベルはＨがＶＣＣ、ＬがＶＣＣ−０．２Ｖとすることができる。このためある回路の出力が別の回路の入力に接続されたとき、入力Ａ、入力Ｂの入力レベルもＨがＶＣＣ、ＬがＶＣＣ−０．２Ｖとなる。したがって電流源の出力端子（ＶＥＥ端子の反対側の端子）の電圧の最小値はＶＣＣ−ＶＢＥとなり、電源電圧をさらに小さくすることが可能となる。
【発明の効果】
【００１９】
本発明によれば、出力レベルがＨのときの電圧をＶＣＣとすることができるため、複数の回路を接続した場合に必要とされる電位差を小さくすることができ、低い電源電圧で動作することが可能な差動エミッタ結合論理回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態にかかる差動エミッタ結合論理回路を示す図である。
【図２】第１実施形態にかかる差動エミッタ結合論理回路の動作を説明する図である。
【図３】第１実施形態にかかる差動エミッタ結合論理回路の動作を説明する図である。
【図４】第２実施形態にかかる差動エミッタ結合論理回路を示す図である。
【図５】差動エミッタ結合論理回路の従来例を説明する図である。
【発明を実施するための形態】
【００２１】
以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す個数や値、寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。
【００２２】
［第１実施形態］
図１は第１実施形態にかかる差動エミッタ結合論理回路を示す図である。図１の回路は、第１差動増幅回路１０および第２差動増幅回路２０と、ＡＢ切替用のカレントスイッチ３０と、出力段５０とを備えている。第１差動増幅回路１０、第２差動増幅回路２０およびカレントスイッチ３０は、図５を用いて説明した従来技術と同様である。
【００２３】
第１差動増幅回路１０および第２差動増幅回路２０はエミッタ結合対であって、レベル変換バッファとしても機能する。詳細には、第１差動増幅回路１０は、トランジスタＱ１、Ｑ２はコレクタを負荷抵抗Ｒ１、Ｒ２を介して正電源ＶＣＣに接続し、エミッタを結合して電流源Ｉ１に接続している。差動信号の入力Ａの非反転側inapはトランジスタＱ１のベースに接続され、反転側inanはトランジスタＱ２のベースに接続されている。第２差動増幅回路２０も同様に、トランジスタＱ７、Ｑ８はコレクタを負荷抵抗Ｒ３、Ｒ４を介して正電源ＶＣＣに接続し、エミッタを結合して電流源Ｉ４に接続している。差動信号の入力Ｂの非反転側inbpはトランジスタＱ７のベースに接続され、反転側inbnはトランジスタＱ８のベースに接続されている。
【００２４】
ＡＢ切替用のカレントスイッチ３０は２組のトランジスタ対からなる。Ｂ選択入力の非反転側selbpがトランジスタＱ３、Ｑ５のベースに接続され、反転側selbnがトランジスタＱ４、Ｑ６のベースに接続されている。
【００２５】
トランジスタＱ３、Ｑ４はエミッタが結合されて電流源Ｉ２に接続している。トランジスタＱ３のコレクタは第１差動増幅回路１０の非反転側であるトランジスタＱ１と負荷抵抗Ｒ１の間に接続され、トランジスタＱ４のコレクタは第２差動増幅回路２０の非反転側であるトランジスタＱ７と負荷抵抗Ｒ３の間に接続されている。
【００２６】
トランジスタＱ５、Ｑ６はエミッタが結合されて電流源Ｉ３に接続されている。トランジスタＱ５のコレクタは第１差動増幅回路１０の反転側であるトランジスタＱ２と負荷抵抗Ｒ２の間に接続され、トランジスタＱ６のコレクタは第２差動増幅回路２０の反転側であるトランジスタＱ８と負荷抵抗Ｒ４の間に接続されている。
【００２７】
上記構成により、Ｂ選択入力がＨのときはトランジスタＱ３、Ｑ５がＯＮとなって第１差動増幅回路１０のトランジスタのコレクタ側の電圧を降下させる。同様に、Ｂ選択入力がＬのときはトランジスタＱ４、Ｑ６がＯＮになって第２差動増幅回路２０のトランジスタのコレクタ側の電圧を降下させる。このように、カレントスイッチ３０はＢ選択入力に応じて第１差動増幅回路１０、第２差動増幅回路２０の各トランジスタのコレクタ側の電圧を選択的に降下させる。これにより非選択側の差動増幅回路の出力レベルは、選択側の差動増幅回路に対し一律に低くなる。第１差動増幅回路１０、第２差動増幅回路２０およびカレントスイッチ３０の回路の詳細な動作については、従来技術と同様であるため説明を省略する（図５（ｂ）参照）。
【００２８】
本実施形態において出力段５０はエミッタ結合対であって、さらに、エミッタ結合対の反転側出力回路（非反転入力側）では第１および第２差動増幅回路の非反転側出力がベースに入力される２つのトランジスタＱ９、Ｑ１０を並列に接続し、エミッタ結合対の非反転側出力回路（反転入力側）では第１および第２差動増幅回路の反転側出力がベースに入力される２つのトランジスタＱ１１、Ｑ１２を並列に接続している。
【００２９】
詳細には、出力段５０の反転側出力回路は、第１差動増幅回路１０および第２差動増幅回路２０の非反転側出力（トランジスタＱ２、Ｑ８側）がベースに入力される２つのトランジスタＱ９、Ｑ１０と、２つのトランジスタＱ９、Ｑ１０のコレクタを結合して正電源に接続する負荷抵抗Ｒ５と、負荷抵抗Ｒ５のトランジスタＱ９、Ｑ１０側に接続された反転側出力outnとから構成されている。
【００３０】
また出力段５０の非反転側出力回路は、第１差動増幅回路１０および第２差動増幅回路２０の反転側出力（トランジスタＱ１、Ｑ７側）がベースに入力される２つのトランジスタＱ１１、Ｑ１２と、２つのトランジスタＱ１１、Ｑ１２のコレクタを結合して正電源に接続する負荷抵抗Ｒ６と、負荷抵抗のトランジスタＱ１１、Ｑ１２側に接続された非反転側出力outpとから構成されている。
【００３１】
上記構成により、出力段５０において、４つのトランジスタＱ９〜Ｑ１２は、それぞれエミッタ結合されているため、エミッタが共通電位となる。したがってベース電位が最も高い１つのトランジスタのみがＯＮとなり、それ以外はＯＦＦとなる。
【００３２】
図２および図３は第１実施形態にかかる差動エミッタ結合論理回路の動作を説明する図である。図においてＨレベルのラインを太線で示している。
【００３３】
図２（ａ）に示すように、Ｂ選択入力がＬの場合、カレントスイッチ３０のトランジスタＱ４、Ｑ６がＯＮになるため、第２差動増幅回路２０からの出力は一律に０．２Ｖ低くなる。そして入力ＡがＨの場合、負荷抵抗Ｒ１には電流が流れて０．２Ｖの電圧降下を生じる。このためトランジスタＱ９の入力レベルはＶＣＣ、トランジスタＱ１１の入力レベルはＶＣＣ−０．２Ｖ、トランジスタＱ１０およびＱ１２はＶＣＣ−０．２ＶまたはＶＣＣ−０．４Ｖとなる。したがってトランジスタＱ９のみがＯＮとなって負荷抵抗Ｒ５に電流が流れ、outn端子からＶＣＣ−０．２Ｖ（Ｌレベル：すなわちＬ）、outp端子からＶＣＣ（Ｈレベル：すなわちＨ）が出力される。
【００３４】
図２（ｂ）に示すように、Ｂ選択入力がＬであって、入力ＡがＬの場合には、負荷抵抗Ｒ２、Ｒ３、Ｒ４に電流が流れて０．２Ｖの電圧降下を生じる。このためトランジスタＱ１１の入力レベルはＶＣＣ、それ以外のトランジスタはＶＣＣ−０．２ＶまたはＶＣＣ−０．４Ｖとなる。したがってトランジスタＱ１１のみがＯＮとなり、負荷抵抗Ｒ６に電流が流れ、outn端子からＶＣＣ（Ｈレベル：すなわちＨ）、outp端子からＶＣＣ−０．２Ｖ（Ｌレベル：すなわちＬ）が出力される。
【００３５】
図３（ａ）に示すように、Ｂ選択入力がＨの場合、カレントスイッチ３０のトランジスタＱ３、Ｑ５がＯＮとなるため、第１差動増幅回路１０からの出力は一律に０．２Ｖ低くなる。そして入力ＢがＨの場合、負荷抵抗Ｒ３に電流が流れて０．２Ｖの電圧降下を生じる。このためトランジスタＱ１０の入力レベルはＶＣＣ、トランジスタＱ１２の入力レベルはＶＣＣ−０．２Ｖ、トランジスタＱ９およびＱ１１はＶＣＣ−０．２ＶまたはＶＣＣ−０．４Ｖとなる。したがってトランジスタＱ１０のみＯＮとなって負荷抵抗Ｒ５に電流が流れ、outn端子からＶＣＣ−０．２Ｖ（Ｌレベル：すなわちＬ）、outp端子からＶＣＣ（Ｈレベル：すなわちＨ）が出力される。
【００３６】
図３（ｂ）に示すように、Ｂ選択入力がＨであって、入力ＢがＬの場合には、負荷抵抗Ｒ１、Ｒ２、Ｒ４に電流が流れて０．２Ｖの電圧降下を生じる。このためトランジスタＱ１２の入力レベルはＶＣＣ、それ以外はＶＣＣ−０．２ＶまたはＶＣＣ−０．４Ｖとなる。したがってトランジスタＱ１２のみがＯＮとなり、負荷抵抗Ｒ６に電流が流れ、outn端子からＶＣＣ（Ｈレベル：すなわちＨ）、outp端子からＶＣＣ−０．２Ｖ（Ｌレベル：すなわちＬ）が出力される。
【００３７】
上記のように、図１の回路はマルチプレクサとして動作する。したがって図１の回路は、ＥＸＯＲ回路、Ｄフリップフロップ回路、ＮＯＲ／ＯＲゲートやＮＡＮＤ／ＡＮＤゲート等の他種のゲートを作るために利用することができる。
【００３８】
ここで重要な点として、出力レベルはＨがＶＣＣ、ＬがＶＣＣ−０．２Ｖとなることである。このためある回路の出力が別の回路の入力に接続されたとき、入力Ａ、入力Ｂの入力レベルもＨがＶＣＣ、ＬがＶＣＣ−０．２Ｖとなる。したがって電流源の出力端子（負電源ＶＥＥ端子の反対側の端子）の電圧の最小値はＶＣＣ−ＶＢＥとなり、電源電圧をさらに小さくすることが可能となる。
【００３９】
ふたたび図１を参照すると、入力Ａ、入力Ｂの入力レベルがＨレベルでＶＣＣ、ＬレベルでＶＣＣ−０．２Ｖとなるので、電流源Ｉ１〜Ｉ５の出力端子（ＶＥＥ端子の反対側の端子）の電圧は、いずれもＶＣＣ−ＶＢＥとなる。したがって従来技術よりも電源電圧をＶＢＥだけ小さくすることが可能となる（図５参照）。
【００４０】
具体例として、電流源Ｉ１〜Ｉ５のトランジスタのＶＢＥを０．８Ｖ、ＶＢＣを０．４Ｖ、ＶＣＥを０．４Ｖとし、電流源の抵抗を０．２Ｖとすると、電流源にかける電圧として必要な最小値はＶＣＥと抵抗の和で０．６Ｖとなる。するとＶＣＣの最小値は、０．６ＶとＶＢＥの和で１．４Ｖとなる。
【００４１】
このように電源電圧を低下させることにより、同じ電流を流すとすれば、消費電力の低減を図ることができる。
【００４２】
なお、入力Ａ、入力Ｂの入力レベルがＨレベルでＶＣＣとなることにより、差動増幅回路とカレントスイッチのトランジスタＱ１〜Ｑ８のベース−コレクタ間電圧ＶＢＣは最大０．４Ｖの順バイアスとなる（非選択時）。このときのＶＢＥを０．８Ｖとすると、ＶＣＥの最小値が０．４Ｖとなる。そしてコレクタ−エミッタ間飽和電圧ＶＣＥ（ｓａｔ）が０．４Ｖ以下のトランジスタを用いればこの回路は非飽和領域で動作可能となり、高速に動作させることが可能となる。近年では、ＶＣＥ（ｓａｔ）が０．４Ｖ以下となるトランジスタは非現実的なものではない。また仮にＶＣＥ（ｓａｔ）が０．４Ｖよりも大きなトランジスタで回路を構成したとしても、動作速度が遅くなるというデメリットが生じるものの、支障なく動作させることが可能である。従来技術のような２．２Ｖ電源動作の回路を１．４Ｖで動作させようとすると、正常に動作できないことはあきらかである。
【００４３】
［第２実施形態］
本発明にかかる差動エミッタ結合論理回路の第２実施形態について説明する。図４は第２実施形態にかかる差動エミッタ結合論理回路を示す図であって、図１のマルチプレクサ回路の接続を変更してＥＸＯＲ回路とした例である。上記第１実施形態と説明の重複する部分については、同一の符号を付して説明を省略する。
【００４４】
図４（ａ）に示す回路は、図１に示したマルチプレクサ回路と比較すると、Ｂ選択入力をなくし、第２差動増幅回路２０の入力を入力Ａの負論理とし、ＡＢ切替用カレントスイッチ３０の入力を入力Ｂに変更したものである。詳しくは、第１差動増幅回路１０のトランジスタＱ１と第２差動増幅回路２０のトランジスタＱ８に入力Ａの非反転側inapを入力し、トランジスタＱ２とＱ７に反転側inanを入力する。カレントスイッチ３０のトランジスタＱ３、Ｑ５には入力Ｂの非反転側inbpを入力し、トランジスタＱ４、Ｑ６には反転側inbnを入力する。
【００４５】
入力ＢがＬの場合、トランジスタＱ４、Ｑ６がＯＮになるので、第２差動増幅回路２０からの出力は一律に０．２Ｖ低くなる。すなわち、第１差動増幅回路１０が選択されたことになり、第１差動増幅回路１０から入力Ａと同じ論理が出力される。このときの第１差動増幅回路１０（選択側）の出力は第１実施形態と同様にＨレベルがＶＣＣ、ＬレベルがＶＣＣ−０．２Ｖである。第２差動増幅回路２０（非選択側）からの出力は、ＨレベルがＶＣＣ−０．２Ｖ、ＬレベルがＶＣＣ−０．４Ｖである。
【００４６】
入力ＢがＨの場合、トランジスタＱ３、Ｑ５がＯＮになり、第２差動増幅回路２０が選択された状態となる。したがって第２差動増幅回路２０から入力Ａの負論理が出力される。
【００４７】
図４（ｂ）は、入力Ａ、入力Ｂと出力との関係を示す真理値表である。図４（ｂ）に示すように、入力ＢがＬのとき入力Ａの論理を出力し、入力ＢがＨのときに入力Ａの負論理を出力することにより、ＥＸＯＲ回路として動作することがわかる。
【００４８】
そしてこの場合においても、出力段５０からはＶＣＣ（Ｈレベル）またはＶＣＣ−０．２Ｖ（Ｌレベル）が出力される。すると、このような論理回路を組み合わせた回路（例えば、Ｄフリップフロップ回路）を構成する場合には、入力Ａ、入力Ｂの入力レベルがＨレベルでＶＣＣ、ＬレベルでＶＣＣ−０．２Ｖとなり、上記第１実施形態と同様の利益を得ることができる。
【００４９】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００５０】
本発明は、低い電源電圧で動作可能な差動エミッタ結合論理回路として利用することができる。
【符号の説明】
【００５１】
Ｉ１   …電流源
Ｑ１〜Ｑ１２   …トランジスタ
Ｒ１〜Ｒ６   …負荷抵抗
１０   …第１差動増幅回路
２０   …第２差動増幅回路
３０   …カレントスイッチ
４０   …出力段
５０   …出力段
ＶＣＣ  …正電源
ＶＥＥ  …負電源
【図１】
2011188341.tif 000003
【図２】
2011188341.tif 000004
【図３】
2011188341.tif 000005
【図４】
2011188341.tif 000006
【図５】
2011188341.tif 000007