(57)【要約】【課題】回路基板積層モジュール内のグランド層を大きく形状変更することなく回路から発生した電磁界ノイズの影響を速やかに軽減する。【解決手段】半導体チップ３０がインターポーザ（２０）を介して搭載されるマザーボード（１０）の複数のグランド層に、半導体チップ３０からの電磁界ノイズを下層側に導くノイズ案内貫通ビアＧＨが設けられている。ノイズ案内貫通ビアＧＨは、ノイズ源の周回方向においてインダクタと異なる側に設けられている。【選択図】図１
2011151367.tif 000002
【特許請求の範囲】
【請求項１】
複数の階層にグランド層を有する多層構造の第１回路基板と、
前記第１回路基板に搭載されている第２回路基板と、
前記第２回路基板に実装されている半導体チップと、
を有し、
前記第１回路基板の複数のグランド層に、前記半導体チップで発生した電磁界ノイズを下層側に導くノイズ案内貫通ビアが、前記電磁界ノイズの発生箇所の周回方向において、電磁界ノイズの影響を阻止したい回路部分あるいは回路素子と異なる側に設けられている
回路基板積層モジュール。
【請求項２】
前記ノイズ案内貫通ビアの直径は、異なる階層の回路配線間を接続する貫通ビアの通し孔の直径と同等以下である
請求項１に記載の回路基板積層モジュール。
【請求項３】
前記半導体チップの外付け素子として、前記第２回路基板に配置され基板配線層を利用して形成されている複数の回路素子を有し、
前記ノイズ案内貫通ビアは、前記電磁界ノイズの発生箇所を基準として、前記複数の回路素子のうちノイズ案内貫通ビアがない場合に電磁界ノイズが及ぶ特定の回路素子が配置されている配置中心と反対の側に設けられている
請求項２に記載の回路基板積層モジュール。
【請求項４】
複数の前記ノイズ案内貫通ビアが、前記特定の回路素子が配置されている配置中心と反対の側で互いに距離をおいて設けられている
請求項３に記載の回路基板積層モジュール。
【請求項５】
前記半導体チップの外付け素子として、前記第２回路基板に配置され基板配線層を利用して形成されている複数の回路素子を有し、
前記ノイズ案内貫通ビアは、前記電磁界ノイズの発生箇所を基準として、当該発生箇所から最も近い前記回路素子の配置中心と反対の側に設けられている
請求項２に記載の回路基板積層モジュール。
【請求項６】
複数の前記ノイズ案内貫通ビアが、前記電磁界ノイズの発生箇所を基準として前記複数の回路素子のうち最も電磁界ノイズの発生箇所に近い１つの回路素子が配置されている配置中心と反対の側を配置中心として互いに距離をおいて設けられている
請求項５に記載の回路基板積層モジュール。
【請求項７】
前記第２回路基板の複数の階層に、前記第１回路基板の前記ノイズ案内貫通ビアが形成されているグランド層と電気的に接続されているグランド層を少なくとも１つ有する
請求項１〜６に記載の回路基板積層モジュール。
【請求項８】
前記回路素子として、前記第２回路基板の配線層を利用して形成された積層インダクタを有する
請求項７に記載の回路基板積層モジュール。
【請求項９】
前記回路素子として、前記第２回路基板の配線層を利用して形成された積層インダクタを有する
請求項１に記載の回路基板積層モジュール。
【請求項１０】
前記積層インダクタの下方の領域において、前記第２回路基板が有するグランド層と前記第１回路基板が有するグランド層のうち、前記第１回路基板の最下層の裏面グランド層を除く全てのグランド層に、前記積層インダクタの面積より大きな開口部が形成されている
請求項８または９に記載の回路基板積層モジュール。
【請求項１１】
複数の階層にグランド層をもつマザーボードとしての第１回路基板を機器筐体の内部に有し、
前記第１回基板は、
当該第１回路基板に搭載されている第２回路基板と、
前記第２回路基板に実装されている半導体チップと、
を有し、
前記第１回路基板の複数のグランド層に、前記半導体チップで発生した電磁界ノイズを下層側に導くノイズ案内貫通ビアが、前記電磁界ノイズの発生箇所の周回方向において、電磁界ノイズの影響を阻止したい回路部分あるいは回路素子と異なる側に設けられている
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１回路基板の上に第２回路基板を搭載し、第２回路基板の上面に半導体チップをベアチップ実装した回路基板積層モジュールに関する。また、本発明は、当該回路基板積層モジュールの構造をマザーボードとしての第１回路基板に有する電子機器に関する。
【背景技術】
【０００２】
電子製品の小型化、薄型化、高機能化、高周波化が進んでいる。電子製品の回路部は、一般に、プリント配線基板に半導体集積回路（以下、ＩＣチップと呼ぶ）、その他の回路部品を多数実装して構成される。
【０００３】
電子製品を構成するＩＣチップは、微細化および高集積化が進展し、旧来はプリント配線基板に複数のＩＣ、その他の回路部品で構成していた機能ブロック全体を１つの半導体チップで実現するシステムＬＳＩ化が進展している。
その一方で、プリント配線基板および実装部品の高周波化、高速化への対応および微細化、高集積化が求められている。
【０００４】
電子機器の小型化および薄型化のために、ＩＣチップの他にインダクタ、キャパシタ、レジスタといった受動素子など複数の回路素子（デバイス）を同一の基板上の小さな空間に実装することが要求されている。その要求に応えるために、複数のＩＣチップや受動部品を１つのパッケージに搭載したシステムインパッケージ（ＳｉＰ）が実用化されている。
【０００５】
また、さらなる小型化、低背化（薄型化）のために、受動素子をプリント配線基板の内部に形成する技術の開発が活発化している。この技術により、ＩＣ内に現状では取り込むことが難しい外付け部品のコストを下げ、さらに、この外付け部品が基板全体の小型化や低背化を阻害しないようにすることが可能となる。
【０００６】
小型化、低背化が進展すると、能動素子を主体とした回路動作時に、回路から発せられる放射電磁波や電磁界によって周囲の受動素子の特性変動を起こし、これが回路にフィードバックされて回路特性が低下する現象が懸念される。
【０００７】
このような電磁気的干渉を防止するにはシールド構造を適宜形成して、その影響を受けないようにする必要がある。
【０００８】
しかしながら、例えばインダクタのように、それ自体が電磁界を発生する受動素子では、近くにグランド電位で保持された導電層が存在すると、グランド電位に入る磁束によって渦電流損失が発生する。すると、インダクタに戻る磁束密度が低下することが原因で、Ｑ値やインダクタンス（Ｌ値）が低下する。
【０００９】
かかる不都合を回避する対策として、シールド層をインダクタンスから離す対策が施される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平１０−１９９７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１のようにシールド層やグランド層をインダクタンス等の回路素子から離す対策は、大きなシールドボックスを必要として回路基板積層モジュールの小型化や低コスト化を阻害する。
【００１２】
また、回路基板積層モジュールには、その多くの階層にグランド層が配置されており、それらが互いに電気的に共通化されている。したがって、能動素子をもつ回路からの放射ノイズ（電磁波等）がグランド層の電位を揺らし、これが伝搬して回路特性を悪くする場合もある。
多くの階層にグランド層を有するのは、回路基板内に受動素子がその多層配線構造を利用して実装されており、受動素子間の干渉を防止する目的であるから、むやみに削除できない事情がある。
【００１３】
本発明は、回路基板積層モジュール内のグランド層を大きく形状変更することなく回路から発生した電磁界ノイズの影響を速やかに軽減する構造を有する回路基板積層モジュールを提供するものである。また、本発明は、かかる回路基板積層モジュールをマザーボートとしての第１回路基板に有する電子機器を提供するものである。
【課題を解決するための手段】
【００１４】
本発明に関わる回路基板積層モジュールは、第１回路基板と、第２回路基板と、半導体チップとを有する。
前記第１回路基板は、複数の階層にグランド層を有する多層構造となっている。
前記第２回路基板は、前記第１回路基板に搭載されている。
前記半導体チップは、前記第２回路基板に実装されている。
【００１５】
そして、前記第１回路基板の複数のグランド層に、前記半導体チップで発生した電磁界ノイズを下層側に導くノイズ案内貫通ビアが設けられている。ノイズ案内貫通ビアは、前記電磁界ノイズの発生箇所の周回方向において、電磁界ノイズの影響を阻止したい回路部分あるいは回路素子と異なる側に偏在して設けられている。
【００１６】
ここで、上記構成のようにノイズ案内貫通ビアがない場合を想定する。
半導体チップで発生した電磁界ノイズが、積層基板の絶縁層を超えてまず、第１回路基板内の最も近いグランド層に飛び込み、その電位を揺らす。グランド層がプレーン状に大きな面積の場合、電磁界ノイズが平面的に拡散するが、それ以上にノイズ強度が強いと、単一のグランド層では吸収できず、そのグランド層の電位が大きく変動する。この変動は、そのまま半導体チップのコモンノイズとなるため、回路特性に影響が大きい。また、第１および第２回路基板の内部や上面に形成または実装された受動素子等にも影響する。
なお、このグランド層は他のグランド層等とも接続されているが、接続箇所が限られており、速やかなノイズ伝達ができるとは限らない。
【００１７】
本実施形態では、電磁界ノイズを下層側に伝搬させるノイズ案内貫通ビアを、効果的な場所に配置する。ここで効果的な場所とは、例えば電磁界ノイズの影響を抑えたい回路素子と異なる側、さらに望ましくは当該回路素子と反対側を含む所定範囲である。ノイズ案内貫通ビアが複数の場合は、ビア同士の距離をある程度離した上で電磁界ノイズの速やかな誘導に効果的な数とする。これは電磁界ノイズを受ける範囲がある程度大きい場合に好適である。
このノイズ案内貫通ビア自身は小さくてもよく、その位置と数が重要である。電磁界ノイズ強度が大きいため、小さいビアからもノイズが効果的に下層に漏れる。このビア（ノイズ案内貫通ビア）は、作製しやすい大きさで形成されればよい。貫通ビアはドリルによる孔開けとメッキ成長による導通を得るため、一般的なプリント基板の形成過程で作製できるため、通常の貫通ビアと同じ大きさが望ましいがそれが大きくても小さくても問題はない。製造工程は下記の断面構造にて詳細を説明する。
【００１８】
以上より、本発明におけるノイズ案内貫通ビアは、導電層を伝わる伝播性ノイズの除去性能を維持したままエネルギー強度的に強い放射性ノイズを影響が小さい下層領域側に速やかに伝搬させて拡散させるものである。
【００１９】
本発明に関わる電子機器は、マザーボードとしての第１回路基板を機器筐体の内部に有する。この第１回路基板は、第２回路基板と、半導体チップと、ノイズ案内貫通ビアとを前述した回路基板積層モジュールと同様に有する。
【発明の効果】
【００２０】
本発明によれば、回路から発生した電磁界ノイズの影響を速やかに軽減する構造を有する回路基板積層モジュールを提供することができる。また、本発明によれば、かかる回路基板積層モジュールをマザーボートとしての第１回路基板に有する電子機器を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】実施形態に関わる回路基板積層モジュールの概略断面図である。
【図２】インダクタとグランド層との距離依存のＬ値変化率データを示すグラフである。
【図３】図１の半導体チップに１チップ化されるＴＶチューナのフロントエンド回路のブロック構成図である。
【図４】本発明による対策前に関するものであり、Ｌ１面〜Ｌ４面までのグランド層パターンに重ねて電磁界シミュレーションによる電界強度分布を示す図である。
【図５】本発明が適用されたノイズ案内貫通ビアを配置後のＬ１面〜Ｌ４面までのグランド層パターンに重ねて電磁界シミュレーションによる電界強度分布を示す図である。
【図６】本発明が適用されるテレビを示す斜視図である。
【発明を実施するための形態】
【００２２】
本発明の実施形態を、高周波回路モジュールを例として、図面を参照して以下の順に説明する。
＜１.モジュール断面構造＞
＜２．インダクタ下方のグランド層開口部＞
＜３．高周波回路例＞
＜４．ノイズ案内貫通ビアの適正配置とその効果＞
＜５．製品適用例＞
【００２３】
＜１.モジュール断面構造＞
図１に、本実施形態に関わる回路基板積層モジュールの概略断面図を示す。
図１に図解する回路基板積層モジュール１は、大別すると、第１回路基板１０と、第１回路基板１０の上面に搭載される第２回路基板２０とを有する。
【００２４】
第１回路基板１０はコア基板１１を有し、コア基板１１の表面に配線層１２Ａが形成され、コア基板１１の裏面に配線層１３Ａが形成されている。
配線層１２Ａは、回路構成によるが電源層として用いられることからグランド層とは分けてパターンニングされる。
配線層１２Ａが形成されたコア基板１１の表面側に、基板樹脂層となる絶縁基板１２が貼られている。同様に、配線層１３Ａが形成されたコア基板１１の裏面に、他の基板樹脂層となる絶縁基板１３が貼られている。
【００２５】
絶縁基板１２と１３は、それぞれコア基板と反対側の面に銅箔等の配線となる導電膜が予め形成されており、その導電膜をパターニングすることで配線層が形成される。
図１では、絶縁基板１２の表面側の配線層は図示を省略している。一方、絶縁基板１３の裏面側の配線層は、裏面グランドプレーン１４として絶縁基板１３の裏面内の比較的大きな面積を占める導電層として形成されている。なおグランドプレーンは、本発明の“グランド層”の最下層であり、特に最下層のグランド層は比較的広い面積で形成されているため、この呼び方を用いている。
【００２６】
図１に示す第１回路基板１０では、最下層の裏面グランドプレーン１４から順次上層に向かって、不図示の最表面の配線層まで４層の配線層（図示例では全てグランド層）を積層するビルドアップ型の多層配線構造を示す。この配線層は４層に限らず２層以上、何層でも構わない。４層より多い積層数とする場合、さらに絶縁基板１２の上に上面に銅箔等の導電層を有する絶縁基板を貼付け、また、裏面側の積層も同様に銅箔付きの絶縁基板の貼付けによって行われる。何れにしても、裏面グランドプレーンと呼ぶ層は、最終的に第１回路基板１０の裏面に位置し比較的大きな面積を占める導電層として形成されている。
【００２７】
各層の配線層のパターニングは、メッキ法、その他の導電層形成技術を用いて行われる。メッキ法は無電解メッキ、電解メッキのいずれを用いてもよい。その他の導電層形成技術としては、両面マスク合わせで形成されたレジストパターンを用いたエッチング等が採用できる。
【００２８】
コア基板１１における基板貫通ビアの形成は、配線層１２Ａ、１３Ａ及び１４、１６を形成したのちに、予めドリルやレーザ加工等でビアホールが形成される。配線層１２Ａ、１３Ａ及び１４、１６を電解メッキで形成する場合、その形成法で必要な薄い導電膜がビアホールの内壁を覆い、このビアホール内部にもメッキ成長が行われることで基板貫通ビアが形成される。メッキで導電層が埋め込めない場合は、別途絶縁樹脂を埋め込む工程が必要となる。
【００２９】
基板貫通ビアは、その幾つかが基板内部の受動素子の電極取り出しや素子間接続等に用いられるほか、他の幾つかがグランド配線接続にも用いられる。このグランド配線接続のための基板貫通ビアの一例を図１では符号“１５”により示す。第１基板貫通ビア１５を介して、裏面グランドプレーン１４と、第１回路基板１０の内部のグランド配線層、さらには最上層（表面）のグランド配線層が電気的にほぼ同電位（グランド電位）となる。
後述するノイズ案内貫通ビアＧＨも、基板貫通ビアと同じ方法で一括して形成される。
【００３０】
このような構造を有する第１回路基板１０の上面に、他の積層回路基板である第２回路基板２０が搭載されている。第２回路基板２０の、例えば前記第１回路基板と反対側の主面（表面）にはＩＣを含む回路部品が実装される。図１では、この回路部品としてベアの半導体チップとインダクタＬを図示している。
【００３１】
このような回路基板積層モジュール構造においては、後述する電子機器のいわゆるプリント配線基板が第１回路基板１０に相当し、これを一般にマザーボードと呼ぶ。また、電子回路を構成する電子部品群とマザーボードの間に挿入された第２回路基板２０を一般にインターポーザと呼び、マザーボードと区別する。
【００３２】
インターポーザとしての第２回路基板２０は、その基本構造はマザーボートとしての第１回路基板１０（ビルドアップ型回路基板）と同じである。
つまり、第２回路基板２０は、コア基板２１を有し、コア基板２１の表面に不図示の配
線層が形成され、コア基板２１１の裏面にも不図示の配線層が形成されている。
配線層が形成されたコア基板２１の表面側に、基板樹脂層となる絶縁基板２２が貼られている。同様に、他の配線層が形成されたコア基板２１の裏面に、他の基板樹脂層となる絶縁基板２３が貼られている。
【００３３】
絶縁基板２２と２３は、それぞれコア基板と半反側の面に銅箔等の配線となる導電膜が予め形成されており、その導電膜をパターニングすることで配線層が形成される。
図１では、基板樹脂層２２の表面側の配線層（以下、上面配線層という）は、インダクタ部分以外は、図示をほとんど省略している。
【００３４】
インダクタＬについては、第２回路基板２０が有する複数の階層化された配線層で形成される複数のコイル線パターンを、スルーホールによって相互接続することで、基板内部から表面にかけて形成されている。
図示例のインダクタＬは、配線層をスパイラル形状に加工したコイル配線を４層重ねて第２回路基板２０内に形成している。この層数やコイル配線の加工形状に制限はない。したがって、コイル配線の形状は曲線に限定するものではなく、四角形や直線、またはそれらの組み合わせでもよい。
【００３５】
なお、図１に示すインダクタＬは、その取り出し配線は図示を省略しているが、図１に現れない箇所でワイヤボンドにより、あるいは、第２回路基板２０の内部配線を介してチップ裏面側接続を介して半導体チップ３０の所定の回路ブロックに電気的に接続されている。
【００３６】
本実施形態の特徴として、第１回路基板１０内の４層のグランド層をなす配線層のうち裏面グランドプレーン１４を含めた３層（配線層１０、１３Ａ、１４）のうち、上層から幾つかの層にノイズ案内貫通ビアＧＨと呼ぶ小さい貫通孔を有することである。
ノイズ案内貫通ビアＧＨの数に限定はない。但し、位置については、半導体チップの電磁界ノイズの発生箇所（ノイズ源ＮＳＧ）を基準として、電磁界ノイズの影響を阻止したい回路素子（ここではインダクタＬ）と異なる側、より望ましくは反対側を含む所定範囲にノイズ案内貫通ビアＧＨが配置される。ノイズ案内貫通ビアＧＨの作用効果、配置の細かい態様と配置例については後述する。
【００３７】
ここで、最上層の配線層１６を“Ｌ１面”、下層の配線層１２Ａを“Ｌ２面”、次に下層の配線層１３Ａを“Ｌ３面”、そして最下層の裏面グランドプレーン１４を“Ｌ４面”と呼ぶ。
【００３８】
＜２．インダクタ下方のグランド層開口部＞
また、本実施形態の他の特徴として、インダクタＬの下層領域における、Ｌ１面（配線層１６）、Ｌ２面（配線層１２Ａ）およびＬ３面（配線層１３Ａ）の一部が除去されて開口部１６Ｂ,１２Ｂおよび１３Ｂが形成されている。これらの開口部の大きさはインダクタＬの占有面積より大きい。そのため、インダクタＬのグランド層が事実上、裏面グランドプレーン１４となっている。
【００３９】
この構成は、インダクタＬから発せられる磁束が導電層で渦電流を発生させ、その渦電流による損失（磁束の吸収）によってインダクタＬのＱ値やＬ値が低下するのを防止する作用効果がある。
【００４０】
図２に、インダクタとグランド層との距離依存のＬ値変化率データを示す。
図２のグラフの横軸はインダクタＬとグランド層との基板厚さ方向の距離ｘ（単位：[
ｍｍ]）を示し、縦軸はＬ値の低下率（単位：[％]）を示す。
ここではＬ値（初期値）を基準値、基準値の２倍、基準値の２０倍の３種類用意してＬ値変化の距離依存性を調べた。
このグラフから、それぞれのインダクタＬにグランド層が近くなるにつれてＬ値の低下率が増加する。Ｌ値が高い場合、１[ｍｍ]以下になると低下が顕著になり、バラツキも大きくなる。Ｌ値にもよるが１[ｍｍ]以上であれば安定したデータが得られる。
【００４１】
＜３．高周波回路例＞
半導体チップ３０で実現される回路は、本発明の適用において、その機能に限定はない。
ただし、本実施形態では、より具体的で実施可能な説明のため、テレビジョン受信機等に用いられるチューナ回路のフロントエンド部の一部を１チップ化した半導体チップ３０を具体例として説明する。
【００４２】
一般に、発振器やフィルタ、整合回路、変調回路などの機能を１つのパッケージの中に集積するためには、インダクタやキャパシタを複数個使用することが必要となる。
例えばＴＶチューナは、アンテナによって受信された放送信号をキャパシタとインダクタの同調回路によって目的とする周波数に同調させる必要がある。また、この受信信号は、高周波アンプを通じて、キャパシタとインダクタによって構成された段間同調回路にて同調させる必要がある。このようなチューナを上述した回路基板積層モジュール１において同調回路のキャパシタはＩＣに内蔵されることも可能であるが、現状ではインダクタはＩＣに外付けされる。
【００４３】
なお、テレビジョン受信機以外の用途では、例えば携帯無線端末のベースバンド信号を変調して無線信号を得る変調回路、その逆の処理を行なう復調回路、変復調に用いる搬送波を生成する局部発振回路を含む高周波回路にインダクタが使用される。
【００４４】
図３は、図１の半導体チップ３０（以下、単にＩＣとも呼ぶ）において１チップ化されるＴＶチューナのフロントエンド回路のブロック構成図である。
図３に図解するチューナ・フロントエンドＩＣ（半導体チップ３０）の受信周波数が、４６〜１４７[ＭＨｚ]（ＶＬバンド）、１４７〜４０１[ＭＨｚ]（ＶＨバンド）、４０１〜８８７[ＭＨｚ]（Ｕバンド）の３バンド対応となっている。これらは、各国のテレビ放送で使用されている周波帯域に対応している。この半導体チップ３０は、入力信号を３バンドで受信するための構成としてバンドパスフィルタ（ＢＰＦ）とＲＦアンプを３組持っている。具体的には、ＶＬバンド対応のフィルタ３１ＶＬおよびＲＦアンプ３２ＶＬと、ＶＨバンド対応のフィルタ３１ＶＨおよびＲＦアンプ３２ＶＨと、Ｕバンド対応のフィルタ３１ＵおよびＲＦアンプ３２Ｕとが入力端子に並列に設けられている。
【００４５】
各バンドパスフィルタ（フィルタ３１）は、それぞれの受信バンドにおいて所望の周波数を選択するため、バンドごとにキャパシタとインダクタで構成されている。図３には現れていないが、このうちインダクタは外付けの回路素子として設けられている。
【００４６】
この受信部の構成は、バリキャップダイオードによる同調回路、ＲＦアンプおよび段間同調回路をバンドごとに持つ受信方式に代えて、簡素化された回路で帯域分割を行う仕組みに対応している。同調回路にも比較的大きなＬ値のインダクタは必要であり、本発明の適用が可能であることから、この構成を同調回路方式に適合したものに変更可能である。その場合、可変容量をデジタルデータとして与えるメモリ等の仕組みが必要となる。
なお、入力端子とアンテナ端子Ｔ１との間に、ＩＣとは別の個別部品としてバラン４０（インピーダンス調整のための位相整合器）が接続される。また、ＩＣの初段には不図示のアンテナスイッチが設けられている。アンテナからバラン４０を経てＩＣ内に入力された受信信号は、図示を省略しているアンテナスイッチにより上記３つのバンドごとの処理経路（フィルタ（ＢＰＦ）とＲＦアンプの処理経路）が選択可能となっている。
【００４７】
受信部のＩＣ内後段には、発振信号と受信信号をミキシングして周波数変換（ダウンコンバート）する２つのミキサ３３Ａ,３３Ｂが接続されている。また、発振器（ＶＣＯ３４）と、ＶＣＯ出力を分周して位相が９０°異なる２つの発振信号に変換するＩＱ発生部３５とが設けられている。
２つのミキサ３３Ａ,３３Ｂの後段には、イメージ除去部３６、ノイズ除去のためのフィルタ３７およびＩＦアンプ３８が直列接続されている。ＩＦアンプ３８と前記したバン
ドごとのＲＦアンプ３２は、外部入力によりゲイン制御が可能となっている。
【００４８】
一方、ＶＣＯ３４とともにＰＬＬの一部を構成するＰＬＬ制御のための回路として、ＰＬＬ制御回路４１発振回路４３等が設けられている。
ＶＣＯ３４は、ＰＬＬ制御回路４１からの制御電圧に応じた周波数で発振する。
ＰＬＬ制御回路４１は、内蔵する分周器でＶＣＯ出力を分周するとともに、内蔵する位相比較部でＶＣＯ出力を、外部から与えられる基準信号と比較する。この比較結果が、ＰＬＬ制御回路４１内のループフィルタに供給されて分周器の出力と基準信号の位相差に応じてレベルが変化する直流電圧が取り出される。この直流電圧はＶＣＯ３４に発振周波数の制御電圧として与えられる。発振回路４３はループフィルタの制御クロックを外付けの水晶発振器に基づいて制御する。
【００４９】
ＴＶチューナではスプリアス性能に代表されるようにノイズ特性などの抑制が必要とされる。
ノイズ特性（耐性）は、高調波歪みと関係しており、高調波歪みは主にミキサの非線形性に起因して生じるため、イメージ除去部３６でダウンコンバートされた受信信号に対しノイズ抑圧を行っている。しかし、ミキサの近くにはデジタルを扱うため高調波ノイズを発するＰＬＬ等のノイズ源が存在する。ノイズ源対策はＩＣ内部では取られていることが普通であるが、外部の回路素子に主にグランド経路を介して影響するコモンノイズモードのノイズ伝搬阻止が重要である。
【００５０】
しかしながら、小型化のため高密度実装が要求される回路基板積層モジュールでは、ノイズ源から回路素子までの距離をとることが困難であり、距離をとってもグランド層を介したノイズ伝搬は防げないことが多い。
【００５１】
特にグランド層を介したノイズがインダクタＬにノイズとして伝搬することによって、ＴＶチューナに代表されるスプリアス性能の低下につながる。
以上の理由から、グランド層を介したノイズ伝搬が小型化、高密度化の阻害要因となっている。このためグランド層を含むグランド電位の供給層を強化することが必要である。
【００５２】
＜４．ノイズ案内孔の適正配置とその効果＞
本実施形態は、前述したノイズ案内貫通ビアＧＨの適正配置によってノイズ伝搬阻止対象、例えばインダクタＬへのノイズ伝搬を有効に抑止する。
以下、電磁界シミュレーションを用いて試行錯誤したノイズ案内貫通ビアＧＨの適正配置位置と、その有無の効果の違いを述べる。
【００５３】
図４に、Ｌ１面〜Ｌ４面までのグランド層パターンに重ねて、電磁界シミュレーションによる電界強度分布を示す。
ここで、図４（Ａ）のＬ１面（配線層１６）で図の解説をすると、太い実線が配線層輪郭を示している。また、Ｌ１面のほぼ中央付近で小さい丸印が４×４個配列されたものが半導体チップの裏面ＢＭＰに相当し、この部分を中心に半導体チップ３０が配置される。
【００５４】
半導体チップ３０の上片と左辺に対応して逆さＬ字型の部分が、インダクタＬの配置領域下方の開口部１６Ｂに相当する。図４（Ｂ）のＬ２面（配線層１２Ａ）では、同様な位置に開口部１２Ｂが設けられ、図４（Ｃ）のＬ３面（配線層１３Ａ）にも同様な位置に開口部１３Ｂが設けられている。一方、Ｌ４面（裏面グランドプレーン１４）には開口部は形成されていない。
ノイズ源ＮＳＧ（例えばＰＬＬ）は、半導体チップ３０の左隅付近に存在するとしている。
【００５５】
電磁界シミュレーション結果は、５００[Ａ／ｍ]以上の高電界領域（斜線部）と、中電界領域下限と、低電界領域下限とを示す。
斜線を引いた高電界領域に着目すると、ノイズ源に最も近いＬ１面では比較的狭い領域に高電界領域が集中しているが、Ｌ２面とＬ３面では非常に広い範囲にまで高電界領域が伝搬し拡大している。これはインダクタＬの配置領域の真下にまで及んでいる。このことは、導電層がないのでシミュレーションはできないが、周囲の拡散の様子から容易に類推できる。また入出力回路も高電界領域に入るようになる。
最下層のＬ４面になると高電界領域は縮小傾向になる。
【００５６】
図５に、ノイズ案内貫通ビアＧＨを適性配置して対策を施した後の電磁界シミュレーション結果を示す。
図５のパターンが図４と異なるのは、小さくて見えにくいが、ノイズ源ＮＳＧに近く、インダクタＬが配置された側のチップ辺と異なるチップ辺に沿って、徐々にノイズ源ＮＳＧから遠くなるように配置された４個のノイズ案内貫通ビアＧＨを有する。
また、電磁界が導電層パターンに依存して誘導される傾向にあるため、開口部の逆さＬ字形状の右端隅付近の導電層の狭窄部を挟んで反対の側にも３つの横並びのノイズ案内孔ＧＨを形成している（Ｌ３面とＬ４面）。なお、図４および図５においてノイズ案内貫通ビアＧＨより径が１０倍近く大きな丸、六角形、ひょうたん形の孔は、グランド層に接続されない信号ラインなど貫通ビアの通り穴もしくは配線層がエッチングにて除去されたものである。
ノイズ案内貫通ビアＧＨは、Ｌ２面が電源ラインのため周りの配線には接続されていないがこの通り穴を通って電磁界が下層に誘導されている。
【００５７】
図５を図４と比較すると、高電界領域が大幅に縮小している。これは、ノイズ案内貫通ビアＧＨを通ることで速やかに電磁界が下層に分散移動し、これにより４層のグランド層がトータルとしてもつ電磁界吸収能力がいかんなく発揮された結果と言える。
また、高電界領域の分布中心が、インダクタＬから離れる向きに移動していることが分かる。このことから、ノイズ案内貫通ビアＧＨが速やかに下層に電磁界ノイズを誘導し、また、分布中心もインダクタＬから離れる向きに移動させていると言える。
【００５８】
ノイズ案内貫通ビアＧＨの適性配置に関し、以上の観点をまとめると以下のごとくである。
（１）ノイズ案内貫通ビアは、ノイズ源の周回方向において、電磁界ノイズの影響を阻止したい回路素子と異なる側に偏在して設けることが望ましい。
（２）より望ましくは、ノイズ源を基準に回路素子から遠ざかる方向を含む所定範囲にノイズ案内貫通ビアを設けるとよい。この所定範囲は、ノイズ案内貫通ビアが複数存在する場合に、ノイズ案内貫通ビアの数や間隔に応じた配置の必要から決めるとよい。また、ノイズ源を基準に回路素子から遠ざかる方向を対称軸として所定範囲が決められる必要もない。グランド層のパターンの制約もありノイズ案内貫通ビアが形成できる箇所が限られる場合がある。例えば、このような場合であっても、ノイズ案内貫通ビアの形成箇所は、ノイズ源を基準に回路素子の側でなければよく、回路素子から遠ざかる側を含んでいれば、なおよい。
【００５９】
さらに、上記（１）および（２）に加えて、以下の（３）または（４）のいずれかの要件を満たすように、ノイズ案内貫通ビアＧＨを配置するとよい。
（３）ノイズ案内貫通ビアは、異なる階層の回路配線間を接続する貫通ビアの通し孔より直径が１桁程度小さくても、十分な電磁界誘導効果がある。このため、ノイズ案内貫通ビアは、貫通ビアの通し孔より小さくてもよい。但し、ノイズ案内貫通ビアは、通常の貫通ビア、あるいは、その通し孔と同程度の大きさでもよい。
（４）ノイズ案内貫通ビアは、ノイズ源を基準として、これに最も近い回路素子の配置中心と反対の側に設ける、または、回路素子から遠ざける側に設けるとよい。この場合も、前記と同様に所定範囲内で互いの距離をおいて複数のノイズ案内貫通ビアを配置するとよい。
【００６０】
なお、上記（１）から（４）の何れか、または、任意の組み合わせに加えて、第２回路基板２０の少なくとも１つのグランド層が、ノイズ案内貫通ビアが設けられている第１回路基板１０の少なくとも１つのグランド層と電気的に接続されていることが望ましい。このグランド層間の電気的接続経路を介しても電磁界ノイズが下層側に誘導される。そのため、一層の速やかなノイズ消失効果が得られる。
【００６１】
本実施形態によれば、以下の効果が得られる。
チューナＩＣとインターポーザの配線層を用いて複数のインダクタが内蔵されたＳｉＰ
技術で形成する場合、インターポーザでのグランド層を形成せず、マザーボード側で形成する。そのとき、インダクタとの距離を稼ぐために最下層にのみ、インダクタ下面と面するようにグランド層を形成する。これによりインダクタのＬ値、Ｑ値の低下を有効に防止できる。
【００６２】
マザーボード側のグランド層のレイアウトはノイズ発生源の直下及び近傍にノイズ案内貫通ビアＧＨを設けて強磁界の分布をできるだけ下層へ電流パスを設け、同層及び層間を介しての伝搬が起こらないようにする。また、インダクタや入出力回路から電磁界分布中心を遠ざけるようにノイズ案内貫通ビアＧＨを配置する。
ノイズの伝搬経路をインダクタや入出力回路から遠ざけると、スプリアスに代表される高周波回路のノイズ特性が大幅に改善される。
【００６３】
＜５．製品適用例＞
上記構造は、例えば図６に示すテレビジョン表示装置（以下、テレビと略称する）、その他の電子機器、特にチューナを有する電子機器に適用することができる。以下に、本実施形態が適用される電子機器の代用的な例について説明する。
【００６４】
図６は、本発明が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル１２０やフィルターガラス１３０等から構成される映像表示画面部１１０を含む。筐体内の不図示のプリント配線板またはそれに実装されるモジュール板に本発明を適用することができる。
【符号の説明】
【００６５】
１…回路基板積層モジュール、１０…第１回路基板、１２Ａ…配線層（Ｌ２面）、１３Ａ
…配線層（Ｌ３面）、１４…裏面グランドプレーン（Ｌ４面）、１５…第１基板貫通ビア
、１６…配線層（Ｌ１面）、２０…第２回路基板、２４…第２基板貫通ビア、３０…半導
体チップ、３１…フィルタ、３１Ａ…同調回路、３１Ｂ…段間同調回路、３２…ＲＦアンプ、３２Ａ…電圧ゲインアンプ、３９…回路接地線、Ｌ…インダクタ、ＧＨ…ノイズ案内貫通ビア、ＮＳＧ…ノイズ源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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