(57)【要約】【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことを容易に可能にする。【解決手段】ＥＳＤ保護素子１０１の高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、ゲート電極１１１Ｇ，１１２Ｇの下方に形成しない。高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、半導体基板１００の面（ｘｙ面）にて、少なくとも低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介してゲート電極１１１Ｇ，１１２Ｇの側部に位置するように形成する。また、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬおよび不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭよりも深い位置まで形成する。【選択図】図２
2011151064.tif 000002
【特許請求の範囲】
【請求項１】
入力パッドに電気的に接続された内部回路をサージから保護する静電放電保護素子
を具備し、
前記静電放電保護素子は、電界効果トランジスタであり、ゲート電極とソース領域とが接地され、ドレイン領域が前記入力パッドに電気的に接続されており、
前記ドレイン領域は、
半導体基板の表層にて前記ゲート電極の側部に形成された第１不純物領域と、
前記半導体基板の表層にて前記第１不純物領域を介して前記ゲート電極の側部に形成され、前記第１不純物領域よりも不純物濃度が高い第２不純物領域と、
前記半導体基板の表層にて当該ドレイン領域の周辺部分に形成され、前記第２不純物領域よりも不純物濃度が高い第３不純物領域と
を含み、
前記第３不純物領域は、前記ゲート電極の下方に形成されておらず、少なくとも前記第１不純物領域を介して前記ゲート電極の側部に位置しており、前記第１不純物領域および前記第２不純物領域よりも深い位置まで形成されている、
半導体装置。
【請求項２】
前記内部回路は、電界効果トランジスタを含み、
前記静電放電保護素子を構成する電界効果トランジスタと、前記内部回路に含まれる電界効果トランジスタは、ソース領域およびドレイン領域と異なる導電型のウェル領域に形成されており、
前記ウェル領域は、
前記半導体基板にて、前記静電放電保護素子を構成する前記第１不純物領域および前記第２不純物領域よりも深い位置で、前記第３不純物領域の下部に重なる高濃度ウェル領域
を有する、
請求項１に記載の半導体装置。
【請求項３】
前記静電放電保護素子のゲート電極は、当該静電放電保護素子のソース領域とドレイン領域とが並ぶ第１方向に対して垂直な第２方向に延在しており、
前記第３不純物領域は、前記第１方向に延在する部分を含み、当該第１方向に延在する部分は、前記第２不純物領域を介在せずに、前記第１不純物領域を介して前記ゲート電極の側部に位置している、
請求項１または２に記載の半導体装置。
【請求項４】
前記静電放電保護素子を構成する電界効果トランジスタの形成領域を区画するように、前記半導体基板の表面に形成された溝に絶縁材料を埋め込んで設けられた素子分離領域
を含み、
前記素子分離領域は、前記静電放電保護素子が形成された側において、上面が前記半導体基板の面よりも低い部分を含むように形成されている、
請求項１に記載の半導体装置。
【請求項５】
入力パッドに電気的に接続される内部回路をサージから保護する静電放電保護素子を形成する静電放電保護素子形成工程
を具備しており、
前記静電放電保護素子形成工程は、ゲート電極とソース領域とが接地されると共に前記入力パッドにドレイン領域が電気的に接続される電界効果トランジスタを、前記静電放電保護素子として形成し、
前記静電放電保護素子形成工程において前記ドレイン領域を形成する工程は、
半導体基板の表層において前記ゲート電極の側部に位置するように第１不純物領域を形成する第１不純物領域形成工程と、
前記第１不純物領域よりも不純物濃度が高い第２不純物領域を、前記半導体基板の表層において前記第１不純物領域を介して前記ゲート電極の側部に形成する第２不純物領域形成工程と、
前記第２不純物領域よりも不純物濃度が高い第３不純物領域を、前記半導体基板の表層において当該ドレイン領域の周辺部分に形成する第３不純物領域形成工程と
を含み、
前記第３不純物領域形成工程では、前記第３不純物領域が前記ゲート電極の下方に形成されず、少なくとも前記第１不純物領域を介して前記ゲート電極の側部に位置する共に、前記第１不純物領域および前記第２不純物領域よりも深い位置まで形成されるように、当該第３不純物領域を設ける、
半導体装置の製造方法。
【請求項６】
前記静電放電保護素子を構成する電界効果トランジスタの形成領域を区画するように、前記半導体基板の表面にトレンチを形成後、当該トレンチに絶縁材料を埋め込むことによって素子分離領域を形成する素子分離領域形成工程と、
前記素子分離領域において前記静電保護素子を形成する側の上面が、前記半導体基板の面よりも低い部分を含むように、前記素子分離領域を加工する素子分離領域加工工程と
をさらに有し、
前記静電放電保護素子形成工程にて前記ドレイン領域を形成する工程では、前記素子分離領域加工工程の実施後に、前記半導体基板において前記第２不純物領域および前記第３不純物領域を形成する部分に不純物をイオン注入することで、前記第２不純物領域形成工程と前記第３不純物領域形成工程とを同時に実施する、
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記静電放電保護素子形成工程において前記ソース領域を形成する工程は、
半導体基板の表層において前記ゲート電極の側部に位置するように第１不純物領域を形成する第１不純物領域形成工程と、
前記第１不純物領域よりも不純物濃度が高い第２不純物領域を、前記半導体基板の表層において前記第１不純物領域を介して前記ゲート電極の側部に形成する第２不純物領域形成工程と
を含み、
前記ドレイン領域についての前記第１不純物領域形成工程を実施する際に、前記ソース領域についての前記第１不純物領域形成工程を同時に実施し、
前記ドレイン領域についての前記第２不純物領域形成工程を実施する際に、前記ソース領域についての前記第２不純物領域形成工程を同時に実施する、
請求項６に記載の半導体装置の製造方法。
【請求項８】
前記内部回路として電界効果トランジスタを形成する内部回路形成工程
を具備しており、
前記内部回路形成工程において前記内部回路に含まれる電界効果トランジスタのソース領域およびドレイン領域を形成する工程は、
前記半導体基板の表層においてゲート電極の側部に位置するように第４不純物領域を形成する第４不純物領域形成工程と、
前記第４不純物領域よりも不純物濃度が高い第５不純物領域を、前記半導体基板の表層において前記第４不純物領域を介して前記ゲート電極の側部に形成する第５不純物領域形成工程と
を含み、
前記内部回路形成工程において前記内部回路に含まれる電界効果トランジスタのソース領域およびドレイン領域を形成する工程では、
前記静電放電保護素子形成工程にて前記第１不純物領域形成工程を実施する際に、前記半導体基板において前記第４不純物領域を形成する部分についても不純物をイオン注入することで、前記第４不純物領域を設け、
前記静電放電保護素子形成工程にて前記第２不純物領域形成工程と前記第３不純物領域形成工程とを実施する際に、前記半導体基板において前記第５不純物領域を形成する部分についても不純物をイオン注入することで、前記第５不純物領域を設ける、
請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法に関する。特に、本発明は、サージから内部回路を保護する静電放電保護素子を含む半導体装置、および、その製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、静電放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）によるサージによって内部回路が破壊されることを防止するために、ＥＳＤ保護素子が設けられている。
【０００３】
ＥＳＤ保護素子として、ソース・チャネル・ドレイン間の寄生バイポーラ動作を利用したＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が、知られている。このＭＯＳ  ＦＥＴのＥＳＤ保護素子は、たとえば、ＧＧ（Ｇｒｏｕｎｄｅｄ  Ｇａｔｅ）ＭＯＳであり、いわゆるスナップバック現象を利用している。また、このＧＧＭＯＳは、基板の表面に効率的に配置するために、フィン型のＭＯＳ  ＦＥＴが複数配列され、相互に接続されて構成されている（たとえば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０３−３０４７６号公報
【特許文献２】特開２００８−９８２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１６，図１７は、ＥＳＤ保護素子を示す図である。
【０００６】
ここで、図１６は、ＥＳＤ保護素子１０１Ｊの上面を示している。そして、図１７は、図１６のＸ１−Ｘ２部分における断面と、等価回路とを模式的に示している。
【０００７】
ＥＳＤ保護素子１０１Ｊは、図１６，図１７に示すように、フィン型のＭＯＳ  ＦＥＴ１１１Ｊ，１１２Ｊを有する。各ＭＯＳ  ＦＥＴ１１１Ｊ，１１２Ｊは、ゲート電極１１１ＧＪ，１１２ＧＪと、ソース領域１２１ＳＪ，１２２ＳＪおよびドレイン領域１２０ＤＪとを含む。各ＭＯＳ  ＦＥＴ１１１Ｊ，１１２Ｊは、たとえば、ｐ型のシリコン半導体からなる基板の面（ｘｙ面）において、素子分離領域ＳＴで区画される領域内に形成されている。
【０００８】
各ＭＯＳ  ＦＥＴ１１１Ｊ，１１２Ｊにおいて、ゲート電極１１１ＧＪ，１１２ＧＪは、図１６に示すように、基板の面（ｘｙ面）にて、ソース領域１２１ＳＪ，１２２ＳＪおよびドレイン領域１２０ＤＪが並ぶｙ方向に対して垂直なｘ方向に延在している。ここでは、２本のゲート電極１１１ＧＪ，１１２ＧＪは、ドレイン領域１２０ＤＪを介して間を隔てて平行になるように設けられている。これらのゲート電極１１１ＧＪ，１１２ＧＪのそれぞれは、図１７に示すように、ゲート絶縁膜１１１ＧｘＪ，１１２ＧｘＪを介して、基板の表面に設けられている。
【０００９】
各ＭＯＳ  ＦＥＴ１１１Ｊ，１１２Ｊにおいて、ソース領域１２１ＳＪ，１２２ＳＪおよびドレイン領域１２０ＤＪは、図１６に示すように、基板の面（ｘｙ面）で並ぶように設けられている。ここでは、一方のゲート電極１１１ＧＪを挟むように、ソース領域１２１ＳＪとドレイン領域１２０ＤＪとが設けられている。そして、他方のゲート電極１１２ＧＪを挟むように、ソース領域１２２ＳＪとドレイン領域１２０ＤＪとが設けられている。つまり、２つのソース領域１２１ＳＪ，１２２ＳＪが、中央のドレイン領域１２０ＤＪを挟むように設けられている。これらのソース領域１２１ＳＪ，１２２ＳＪおよびドレイン領域１２０ＤＪは、図１７に示すように、基板の表層部分に設けられている。
【００１０】
上記のように、複数のＭＯＳ  ＦＥＴ１１１Ｊ，１１２Ｊにおいては、ドレイン領域１２０ＤＪが共通するように形成されている。
【００１１】
上記の他に、図１６，図１７に示すように、複数のＭＯＳ  ＦＥＴ１１１Ｊ，１１２Ｊを囲むように、ガードリングＧＲが設けられている。ガードリングＧＲは、基板にｐ型不純物が高濃度にイオン注入されて形成されており、ラッチアップを防止することを目的として設けられている。
【００１２】
上記のガードリングＧＲと、ゲート電極１１１ＧＪおよびソース領域１２１ＳＪ，１２２ＳＪは、互いに電気的に接続されており、グランドに接続されている。また、ドレイン領域１２０ＤＪは、入力パッドＰＡが接続されている。
【００１３】
そして、サージが入力パッドＰＡに入力された場合には、内部回路（図示なし）にサージが入力される前に、ＭＯＳ  ＦＥＴ１１１，１１２においてドレイン電圧が上昇して電流が流れる。ここでは、ソース領域１２１ＳＪ，１２２ＳＪと、ドレイン領域１２０ＤＪと、その間のチャネル領域とで構成される寄生バイポーラトランジスタがオン状態になり、この寄生バイポーラトランジスタにおけるベース電流が流れて、グランドへ出力される。
【００１４】
図１８は、ＥＳＤ保護素子の動作特性を示す図である。図１８において、横軸は、入力パッドからＥＳＤ保護素子に印加される電圧を示し、縦軸は、ＥＳＤ保護素子に流れる電流を示している。
【００１５】
具体的には、図１８に示すように、電流サージが入力パッドＰＡに入力されて、ドレイン電圧が所定の電圧Ｖｔ０以上になると、ドレイン領域とチャネル形成領域との間のＰＮ接合でアバランシェブレークダウンが始まり、電流が流れる。このとき、ソース領域１２１ＳＪ，１２２ＳＪがエミッタとなり、ガードリングＧＲを含むＰ型の基板がベースとなり、ドレイン領域１２０ＤＪがコレクタとなる寄生バイポーラが形成される。基板内を流れる電流により、基板内において、この電流と基板の抵抗との積に相当する電位差が生じ、基板におけるソース領域１２１ＳＪ，１２２ＳＪの底面付近の電位が、ガードリングＧＲに対して上昇する。
【００１６】
図１８に示すように、印加電圧がスナップバック開始電圧Ｖｔ１になると、ガードリングＧＲに対するソース領域１２１ＳＪ，１２２ＳＪの底面付近の電位が、ソース領域１２１ＳＪ，１２２ＳＪとチャネル領域との間のＰＮ接合を順バイアスする程度となる。そして、このＰＮ接合が順バイアスされて、電流がさらに流れるようになり、寄生バイポーラが導通して、低抵抗状態になる。このように、スナップバック現象が生じた結果、より大きな電流が流れるようになる。スナップバック開始電圧Ｖｔ１は、破壊電圧Ｖｔ２より低くなるように設定される。
【００１７】
このため、このＥＳＤ保護素子によって、サージ電圧による破壊から内部回路が保護される。ＥＳＤ保護素子は、所望なサージ電流を流すために、ＭＯＳＦＥＴのゲートの本数が調整される。
【００１８】
上記のＧＧＭＯＳのようなＥＳＤ保護素子は、内部回路として使用するＭＯＳ  ＦＥＴと同一な工程を経て作製される。このため、内部回路を構成するＭＯＳＦＥＴの性能向上のために、ゲート絶縁膜の薄膜化や、ゲート長の縮小化がされた場合には、ＥＳＤ保護素子を構成するＭＯＳ  ＦＥＴについても、なされる。よって、ゲート絶縁膜の耐圧低下や、ＥＳＤ保護素子の性能の低下が生ずる場合があり、内部回路の保護を的確に行うことが困難な場合がある。
【００１９】
上記の不具合を解消するために、サージ電流が流れたときに、降伏耐圧を低くする目的で、ドレイン領域の周辺に高濃度不純物領域を形成する方法が提案されている（たとえば、特許文献１の図１，図２参照）。
【００２０】
しかしながら、上記においては、ゲートとドレインの間がオーバーラップしているので、ゲート・ドレイン耐圧が低くなる。これは、電位分布として最も低抵抗なドレイン端部に電流が集中するために、電界集中が生ずるからである。
【００２１】
この他に、ゲート電極などの各部をリソグラフィで形成する際のマージンが、ほとんど無いので、製造効率が低下する場合がある。
【００２２】
このように、ＥＳＤ保護素子においては、製造効率を向上させると共に、内部回路の保護を的確に行うことが困難な場合がある。
【００２３】
したがって、本発明は、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００２４】
本発明の半導体装置は、入力パッドに電気的に接続された内部回路をサージから保護する静電放電保護素子を具備し、前記静電放電保護素子は、電界効果トランジスタであり、ゲート電極とソース領域とが接地され、ドレイン領域が前記入力パッドに電気的に接続されており、前記ドレイン領域は、半導体基板の表層にて前記ゲート電極の側部に形成された第１不純物領域と、前記半導体基板の表層にて前記第１不純物領域を介して前記ゲート電極の側部に形成され、前記第１不純物領域よりも不純物濃度が高い第２不純物領域と、前記半導体基板の表層にて当該ドレイン領域の周辺部分に形成され、前記第２不純物領域よりも不純物濃度が高い第３不純物領域とを含み、前記第３不純物領域は、前記ゲート電極の下方に形成されておらず、少なくとも前記第１不純物領域を介して前記ゲート電極の側部に位置しており、前記第１不純物領域および前記第２不純物領域よりも深い位置まで形成されている。
【００２５】
本発明の半導体装置の製造方法は、入力パッドに電気的に接続される内部回路をサージから保護する静電放電保護素子を形成する静電放電保護素子形成工程を具備しており、前記静電放電保護素子形成工程は、ゲート電極とソース領域とが接地されると共に前記入力パッドにドレイン領域が電気的に接続される電界効果トランジスタを、前記静電放電保護素子として形成し、前記静電放電保護素子形成工程において前記ドレイン領域を形成する工程は、半導体基板の表層において前記ゲート電極の側部に位置するように第１不純物領域を形成する第１不純物領域形成工程と、前記第１不純物領域よりも不純物濃度が高い第２不純物領域を、前記半導体基板の表層において前記第１不純物領域を介して前記ゲート電極の側部に形成する第２不純物領域形成工程と、前記第２不純物領域よりも不純物濃度が高い第３不純物領域を、前記半導体基板の表層において当該ドレイン領域の周辺部分に形成する第３不純物領域形成工程とを含み、前記第３不純物領域形成工程では、前記第３不純物領域が前記ゲート電極の下方に形成されず、少なくとも前記第１不純物領域を介して前記ゲート電極の側部に位置する共に、前記第１不純物領域および前記第２不純物領域よりも深い位置まで形成されるように、当該第３不純物領域を設ける。
【００２６】
本発明においては、第３不純物領域をゲート電極の下方に形成しない。また、少なくとも第１不純物領域を介して前記ゲート電極の側部に位置すると共に、第１不純物領域および第２不純物領域よりも深い位置まで形成されるように、第３不純物領域を設ける。
【発明の効果】
【００２７】
本発明によれば、製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】図１は、本発明の第１実施形態に係る半導体装置の全体構成について示す回路図である。
【図２】図２は、本発明の第１実施形態に係る半導体装置の要部構成について示す図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置の要部構成について示す図である。
【図４】図４は、本発明の第１実施形態に係る半導体装置の要部構成について示す図である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される要部を示す図である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される要部を示す図である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される要部を示す図である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される要部を示す図である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される要部を示す図である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される要部を示す図である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の製造方法において、イオン注入を実施する際の様子を説明するための図である。
【図１２】図１２は、本発明の第２実施形態に係る半導体装置の要部について示す図である。
【図１３】図１３は、本発明の第２実施形態に係る半導体装置の要部について示す図である。
【図１４】図１４は、本発明の実施形態に係る半導体装置の要部構成について示す図である。
【図１５】図１５は、本発明の実施形態に係る半導体装置の要部構成について示す図である。
【図１６】図１６は、ＥＳＤ保護素子を示す図である。
【図１７】図１７は、ＥＳＤ保護素子を示す図である。
【図１８】図１８は、ＥＳＤ保護素子の動作特性を示す図である。
【発明を実施するための形態】
【００２９】
以下より、本発明の実施形態について説明する。
【００３０】
説明は、下記の手順で行う。
１．第１実施形態
２．第２実施形態
３．その他
【００３１】
＜１．第１実施形態＞
[１]装置構成
（１）半導体装置の全体構成
図１は、本発明の第１実施形態に係る半導体装置の全体構成について示す回路図である。
【００３２】
図１に示すように、半導体装置１は、ＥＳＤ保護素子１０１と内部回路２０１とを含む。
【００３３】
ＥＳＤ保護素子１０１は、図１に示すように、各端子が、入力パッドＰＡと内部回路２０１とに、電気的に接続されている。そして、内部回路２０１は、入力パッドＰＡに電気的に接続されている。
【００３４】
半導体装置１において、ＥＳＤ保護素子１０１は、複数のＭＯＳ  ＦＥＴ１１１，１１２を含む。複数のＭＯＳ  ＦＥＴ１１１，１１２のそれぞれは、ゲートとソースとのそれぞれが互いに電気的に接続されており、グランドに接続されている。また、ドレインが、入力パッドＰＡが接続されている。つまり、ＥＳＤ保護素子１０１は、いわゆるＧＧＭＯＳとして構成されている。
【００３５】
そして、この半導体装置１においては、ＥＳＤによるサージが入力パッドＰＡから入力された場合に内部回路２０１が破壊されることを、ＥＳＤ保護素子１０１が防止するように構成されている。
【００３６】
具体的には、上述の場合と同様に、サージが入力パッドＰＡに入力されたときには、内部回路２０１へのサージの入力前に、ＭＯＳ  ＦＥＴ１１１，１１２でドレイン電圧が上昇して電流が流れるので、サージ電圧による破壊から内部回路２０１が保護される。
【００３７】
（２）半導体装置の要部構成
図２〜図４は、本発明の第１実施形態に係る半導体装置の要部構成について示す図である。ここで、図２は、上面図である。図３，図４は、断面図である。図３は、図２に示すＸ１−Ｘ２部分の断面について示している。これに対して、図４は、図２に示すＸ３−Ｘ４部分の断面について示している。
【００３８】
図２〜図４に示すように、半導体装置１は、半導体基板１００を含む。
【００３９】
半導体基板１００は、たとえば、ｐ型シリコン半導体基板であり、図２〜図４に示すように、その表面に、ＥＳＤ保護素子１０１および内部回路２０１が設けられている。
【００４０】
半導体装置を構成する各部の詳細について、順次、説明する。
【００４１】
（２−１）ＥＳＤ保護素子について
ＥＳＤ保護素子１０１について説明する。
【００４２】
ＥＳＤ保護素子１０１は、図２〜図４に示すように、フィン型のＭＯＳ  ＦＥＴ１１１，１１２を複数含むように構成されている。
【００４３】
ＥＳＤ保護素子１０１は、図２〜図４に示すように、半導体基板１００の上面（ｘｙ面）において、素子分離領域ＳＴで区画される領域内に形成されている。ここでは、素子分離領域ＳＴがＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造であり、半導体基板１００の上面に設けたトレンチに絶縁材料が埋め込まれて形成されている。この素子分離領域ＳＴは、ＥＳＤ保護素子１０１が形成された側において、上面が半導体基板１００の面よりも低い部分を含むように形成されている。そして、このように形成された素子分離領域ＳＴで区画される領域内に、ＥＳＤ保護素子１０１が設けられている。
【００４４】
ＥＳＤ保護素子１０１において、各ＭＯＳ  ＦＥＴ１１１，１１２は、図２〜図４に示すように、ゲート電極１１１Ｇ，１１２Ｇと、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄとを含む。ＭＯＳ  ＦＥＴ１１１，１１２は、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄと異なる導電型の不純物が半導体基板１００に拡散されたウェル領域ＷＬに形成されている。各ＭＯＳ  ＦＥＴ１１１，１１２は、たとえば、ｎ型のＭＯＳ  ＦＥＴとして構成されている。
【００４５】
各ＭＯＳ  ＦＥＴ１１１，１１２において、ゲート電極１１１Ｇ，１１２Ｇは、図２〜図４に示すように、半導体基板１００の上面（ｘｙ面）にて、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄが並ぶｘ方向に対して垂直なｙ方向に延在している。
【００４６】
ここでは、図２に示すように、２本のゲート電極１１１Ｇ，１１２Ｇのそれぞれは、ドレイン領域１２０Ｄを介して間を隔てて平行になるように設けられている。
【００４７】
そして、図３，図４に示すように、これらのゲート電極１１１Ｇ，１１２Ｇのそれぞれは、ゲート絶縁膜１１１Ｇｘ，１１２Ｇｘを介して、半導体基板１００の表面に設けられている。また、ゲート電極１１１Ｇ，１１２Ｇの側面を覆うように、サイドウォールＳＷが絶縁材料で形成されている。
【００４８】
たとえば、ゲート絶縁膜１１１Ｇｘ，１１２Ｇｘが、シリコン酸化物などの絶縁材料で形成されており、その上面において、ゲート電極１１１Ｇ，１１２Ｇが、ポリシリコン等の導電材料を用いて形成されている。
【００４９】
各ＭＯＳ  ＦＥＴ１１１，１１２において、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄは、図２〜図４に示すように、半導体基板１００の上面（ｘｙ面）において並ぶように設けられている。
【００５０】
ここでは、図２〜図４に示すように、２つのソース領域１２１Ｓ，１２２Ｓが、中央のドレイン領域１２０Ｄを挟むように設けられている。これらのソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄは、図３，図４に示すように、半導体基板１００の表層部分に設けられている。
【００５１】
具体的には、左側のＭＯＳ  ＦＥＴ１１１においては、左側に位置するゲート電極１１１Ｇを挟むように、ソース領域１２１Ｓとドレイン領域１２０Ｄとが設けられている。そして、右側のＭＯＳ  ＦＥＴ１１２においては、右側のゲート電極１１２Ｇを挟むように、ソース領域１２２Ｓとドレイン領域１２０Ｄとが設けられている。
【００５２】
上記のように、各ＭＯＳ  ＦＥＴ１１１，１１２においては、ドレイン領域１２０Ｄが共通するように形成されている。
【００５３】
本実施形態において、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄのそれぞれは、図２〜図４に示すように、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを含む。この他に、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄは、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭと、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを含む。
【００５４】
ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄにおいて、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬは、図２〜図４に示すように、半導体基板１００に設けられている。
【００５５】
ここでは、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬは、図２に示すように、ゲート電極１１１Ｇ，１１２Ｇが延在するｙ方向に延在している。つまり、ゲート電極１１１Ｇ，１１２Ｇの長手方向に沿うように延在している。そして、ゲート電極１１１Ｇ，１１２Ｇが延在するｙ方向に対して垂直なｘ方向において、ゲート電極１１１Ｇ，１１２Ｇを挟むように設けられている。
【００５６】
また、図３，図４に示すように、これらの低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬは、半導体基板１００の表層に形成されている。
【００５７】
具体的には、図２に示すように、左側のＭＯＳ  ＦＥＴ１１１においては、左側に位置するゲート電極１１１Ｇを挟むように、一対の低濃度不純物領域１２１ＳＬ，１２１ＤＬが設けられている。そして、右側のＭＯＳ  ＦＥＴ１１２においては、右側のゲート電極１１２Ｇを挟むように、一対の低濃度不純物領域１２２ＳＬ，１２２ＤＬが設けられている。
【００５８】
また、図３，図４に示すように、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬのそれぞれは、ゲート電極１１１Ｇ，１１２Ｇの側面に形成されたサイドウォールＳＷの下方に設けられている。そして、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬのそれぞれは、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭと、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨよりも浅い位置に形成されている。また、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬのそれぞれは、自身よりも深い位置にポケット領域ＰＫが形成されている。
【００５９】
これらの低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬのそれぞれは、Ｐ（リン）などのｎ型不純物が半導体基板１００にイオン注入されて形成される。低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬのそれぞれは、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭと、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨよりも不純物濃度が低くなるように形成される。
【００６０】
不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭは、図２〜図４に示すように、半導体基板１００に設けられている。
【００６１】
ここでは、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭは、図２に示すように、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介して、ゲート電極１１１Ｇ，１１２Ｇが設けられた部分を挟むように形成されている。
【００６２】
また、図３，図４に示すように、これらの不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＤＭは、半導体基板１００の表層に形成されている。
【００６３】
具体的には、図２に示すように、左側のＭＯＳ  ＦＥＴ１１１においては、左側に位置するゲート電極１１１Ｇを挟むように、一対の不純物領域１２１ＳＭ，１２０ＤＭが設けられている。そして、右側のＭＯＳ  ＦＥＴ１１２においては、右側のゲート電極１１２Ｇを挟むように、一対の不純物領域１２２ＳＭ，１２０ＤＭが設けられている。
【００６４】
また、図３，図４に示すように、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭのそれぞれは、サイドウォールＳＷの側端部分に設けられている。そして、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭは、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬよりも深い位置であって、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨよりも浅い位置まで達するように形成されている。
【００６５】
これらの不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭは、Ｐ（リン）などのｎ型不純物が半導体基板１００にイオン注入されて形成される。各不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭは、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬよりも不純物濃度が高く、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨよりも不純物濃度が低くなるように形成される。
【００６６】
高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、図２〜図４に示すように、半導体基板１００に設けられている。
【００６７】
ここでは、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、図２に示すように、半導体基板１００の面（ｘｙ面）において、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄの周辺部分を囲うように形成されている。
【００６８】
また、図３，図４に示すように、これらの高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、半導体基板１００の表層に形成されている。
【００６９】
そして、図２〜図４に示すように、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、少なくとも低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介して、ゲート電極１１１Ｇ，１１２Ｇが設けられた部分を挟むように形成されている。ここでは、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、ｘ方向に延在する部分を含む。そして、このｘ方向に延在する部分は、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭを介在せずに、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介してゲート電極１１１Ｇ，１１２Ｇの側部に位置するように形成されている。
【００７０】
具体的には、図２に示すように、左側のＭＯＳ  ＦＥＴ１１１では、上端部および下端部において、左側に位置するゲート電極１１１Ｇを挟むように、高濃度不純物領域１２１ＳＨ，１２０ＤＨが設けられている。上端部，下端部では、高濃度不純物領域１２１ＳＨ，１２０ＤＨは、ゲート電極１１１Ｇの長手方向であるｙ方向に対して垂直なｘ方向に延在している。そして、図２および図４に示したように、この部分では、高濃度不純物領域１２１ＳＨ，１２０ＤＨは、低濃度不純物領域１２１ＳＬ，１２１ＤＬを介して、ゲート電極１１１Ｇを挟むように設けられている。
【００７１】
そして、左側のＭＯＳ  ＦＥＴ１１１では、左端部において、高濃度不純物領域１２１ＳＨがゲート電極１１１Ｇの長手方向であるｙ方向に沿って延在するように設けられている。この左端部では、高濃度不純物領域１２１ＳＨは、低濃度不純物領域１２１ＳＬおよび不純物領域１２１ＳＭを介するように、ゲート電極１１１Ｇの左側に設けられている。
【００７２】
同様に、右側のＭＯＳ  ＦＥＴ１１２では、図２に示すように、上端部および下端部において、右側に位置するゲート電極１１２Ｇを挟むように、高濃度不純物領域１２２ＳＨ，１２０ＤＨが設けられている。上端部，下端部では、高濃度不純物領域１２２ＳＨ，１２０ＤＨは、ｘ方向に延在している。そして、図２および図４に示したように、高濃度不純物領域１２２ＳＨ，１２０ＤＨは、低濃度不純物領域１２２ＳＬ，１２２ＤＬを介して、ゲート電極１１１Ｇを挟むように設けられている。
【００７３】
そして、右側のＭＯＳ  ＦＥＴ１１２では、右端部において、高濃度不純物領域１２２ＳＨがｙ方向に沿って延在するように設けられている。この右端部では、高濃度不純物領域１２２ＳＨは、低濃度不純物領域１２２ＳＬおよび不純物領域１２２ＳＭを介するように、ゲート電極１１２Ｇの右側に設けられている。
【００７４】
また、図３，図４に示すように、高濃度不純物領域１２１ＳＨ，１２２ＳＨのそれぞれは、素子分離領域ＳＴの側面に沿うように設けられている。高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、半導体基板１００の表面から、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬおよび高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨよりも深い位置まで形成されている。
【００７５】
これらの高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、Ｐ（リン）などのｎ型不純物が半導体基板１００にイオン注入されて形成される。各高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬおよび不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭよりも不純物濃度が低くなるように形成されている。
【００７６】
詳細については後述するが、素子分離領域ＳＴは、ＥＳＤ保護素子１０１の側の上面が、内部回路２０１の側の上面および半導体基板１００の上面よりも低くなるように形成されている。このため、この低層部分においては、上面以外に側面からも不純物がイオン注入されるので、上記のように、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨが形成される。
【００７７】
ＥＳＤ保護素子１０１において、左側のＭＯＳ  ＦＥＴ１１１は、ゲート電極１１１Ｇとソース領域１２１Ｓの不純物領域１２１ＳＭが電気的に接続されていると共に、接地されている。そして、このＭＯＳ  ＦＥＴ１１１では、ドレイン領域１２０Ｄの不純物領域１２０ＤＭが、入力パッドＰＡに電気的に接続されている（図１参照）。
【００７８】
また、右側のＭＯＳ  ＦＥＴ１１２は、ゲート電極１１２Ｇとソース領域１２２Ｓの不純物領域１２２ＳＭが電気的に接続されていると共に接地端子に電気的に接続されている。そして、他方のＭＯＳ  ＦＥＴ１１２では、ドレイン領域１２０Ｄの不純物領域１２０ＤＭが、入力パッドＰＡに電気的に接続されている（図１参照）。
【００７９】
たとえば、ゲート電極１１１Ｇ，１１２Ｇと、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄの上面には、シリサイド層（図示なし）が形成されており、このシリサイド層を介して、各部に電気的に接続されている。
【００８０】
（２−２）内部回路について
内部回路２０１について説明する。
【００８１】
内部回路２０１は、図２〜図４に示すように、ＭＯＳ  ＦＥＴ２１１を含むように構成されている。
【００８２】
内部回路２０１において、ＭＯＳ  ＦＥＴ２１１は、図２〜図４に示すように、半導体基板１００の上面（ｘｙ面）において、素子分離領域ＳＴで区画される領域内に形成されている。
【００８３】
図２〜図４に示すように、ＭＯＳ  ＦＥＴ２１１は、ゲート電極２１１Ｇと、ソース領域２２１Ｓおよびドレイン領域２２１Ｄとを含む。ＭＯＳ  ＦＥＴ２１１は、ソース領域２２１Ｓおよびドレイン領域２２１Ｄと異なる導電型の不純物が半導体基板１００に拡散されたウェル領域ＷＬに形成されている。ＭＯＳ  ＦＥＴ２１１は、たとえば、ｎ型のＭＯＳ  ＦＥＴとして構成されている。
【００８４】
ＭＯＳ  ＦＥＴ２１１において、ゲート電極２１１Ｇは、図２〜図４に示すように、半導体基板１００の上面（ｘｙ面）にて、ソース領域２２１Ｓおよびドレイン領域２２１Ｄが並ぶｙ方向に対して垂直なｘ方向に延在している。
【００８５】
ここでは、図３，図４に示すように、ゲート電極２１１Ｇは、ゲート絶縁膜２１１Ｇｘを介して、半導体基板１００の表面に設けられている。また、ゲート電極２１１Ｇの側面を覆うように、サイドウォールＳＷが絶縁材料で形成されている。
【００８６】
ＥＳＤ保護素子１０１を構成するＭＯＳ  ＦＥＴ１１１，１１２と同様に、ゲート絶縁膜２１１Ｇｘが、シリコン酸化物などの絶縁材料で形成されており、その上面において、ゲート電極２１１Ｇが、ポリシリコン等の導電材料を用いて形成されている。
【００８７】
ＭＯＳ  ＦＥＴ２１１において、ソース領域２２１Ｓおよびドレイン領域２２１Ｄは、図２〜図４に示すように、半導体基板１００の上面（ｘｙ面）において並ぶように設けられている。
【００８８】
ここでは、図２〜図４に示すように、ソース領域２２１Ｓとドレイン領域２２１Ｄとのそれぞれは、半導体基板１００の上面においてゲート電極２１１Ｇが形成された部分を挟むように、半導体基板１００の表層に設けられている。
【００８９】
本実施形態において、ソース領域２１１Ｓおよびドレイン領域２１１Ｄのそれぞれは、図２〜図４に示すように、低濃度不純物領域２２１ＳＬ，２２１ＤＬを含む。この他に、ソース領域２１１Ｓおよびドレイン領域２１１Ｄは、不純物領域２２１ＳＭ，２２１ＤＭを含む。
【００９０】
ソース領域２１１Ｓおよびドレイン領域２１１Ｄにおいて、低濃度不純物領域２２１ＳＬ，２２１ＤＬは、図２に示すように、ゲート電極２１１Ｇの長手方向であるｙ方向に沿うように延在している。そして、低濃度不純物領域２２１ＳＬ，２２１ＤＬは、そのｙ方向に対して垂直なｘ方向において、ゲート電極２１１Ｇを挟むように設けられている。
【００９１】
また、図３，図４に示すように、低濃度不純物領域２２１ＳＬ，２２１ＤＬは、ゲート電極２１１Ｇの側面に形成されたサイドウォールＳＷの下方に設けられている。そして、低濃度不純物領域２２１ＳＬ，２２１ＤＬのそれぞれは、不純物領域２２１ＳＭ，２２１ＤＭよりも浅い位置に形成されている。また、低濃度不純物領域２２１ＳＬ，２２１ＤＬのそれぞれは、自身よりも深い位置にポケット領域ＰＫが形成されている。
【００９２】
これらの低濃度不純物領域２２１ＳＬ，２２１ＤＬのそれぞれは、Ｐ（リン）などのｎ型不純物が半導体基板１００にイオン注入されて形成される。低濃度不純物領域２２１ＳＬ，２２１ＤＬのそれぞれは、不純物領域２２１ＳＭ，２２１ＤＭよりも不純物濃度が低くなるように形成される。
【００９３】
ソース領域２１１Ｓおよびドレイン領域２１１Ｄにおいて、不純物領域２２１ＳＭ，２２１ＤＭは、図２に示すように、低濃度不純物領域２２１ＳＬ，２２１ＤＬを介して、ゲート電極２１１Ｇが設けられた部分を挟むように形成されている。
【００９４】
また、図３，図４に示すように、これらの不純物領域２２１ＳＭ，２２１ＤＭは、半導体基板１００の表層において、サイドウォールＳＷの側端部分に位置するように設けられている。そして、不純物領域２２１ＳＭ，２２１ＤＭは、低濃度不純物領域２２１ＳＬ，２２１ＤＬよりも深い位置まで達するように形成されている。
【００９５】
これらの不純物領域２２１ＳＭ，２２１ＤＭは、Ｐ（リン）などのｎ型不純物が半導体基板１００にイオン注入されて形成される。各不純物領域２２１ＳＭ，２２１ＤＭは、低濃度不純物領域２２１ＳＬ，２２１ＤＬよりも不純物濃度が高くなるように形成される。
【００９６】
上記のゲート電極２１１Ｇと、ソース領域２２１Ｓおよびドレイン領域２２１Ｄの上面には、シリサイド層（図示なし）が形成されており、このシリサイド層を介して、各部に電気的に接続されている。
【００９７】
詳細については後述するが、内部回路２０１を構成するＭＯＳ  ＦＥＴ２１１は、上述したＥＳＤ保護素子１０１を構成する各ＭＯＳ  ＦＥＴ１１１，１１２の製造工程と同一の工程を含む製造方法で製造される。
【００９８】
具体的には、内部回路２０１を構成するＭＯＳ  ＦＥＴ２１１のゲート絶縁膜２１１Ｇｘは、ＥＳＤ保護素子１０１を構成する各ＭＯＳ  ＦＥＴ１１１，１１２のゲート絶縁膜１１１Ｇｘ，１１２Ｇｘと同一の工程を経て形成される。
【００９９】
また、内部回路２０１を構成するＭＯＳ  ＦＥＴ２１１のゲート電極２１１Ｇは、ＥＳＤ保護素子１０１を構成する各ＭＯＳ  ＦＥＴ１１１，１１２のゲート電極１１１Ｇ，１１２Ｇと同一の工程を経て形成される。
【０１００】
また、内部回路２０１の低濃度不純物領域２２１ＳＬ，２２１ＤＬは、ＥＳＤ保護素子１０１の低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬと同一の工程を経て形成される。そして、内部回路２０１の不純物領域２２１ＳＭ，２２１ＤＭは、ＥＳＤ保護素子１０１の不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＤＭと同一の工程を経て形成される。
【０１０１】
[２］製造方法
以下より、本実施形態において、上記の半導体装置を製造する製造方法の要部について説明する。
【０１０２】
図５から図１０は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される要部を示す図である。この図５から図１０においては、図３と同様な部分の断面を示している。
【０１０３】
（１）素子分離領域の形成
まず、図５，図６に示すように、素子分離領域ＳＴの形成を実施する。
【０１０４】
本工程では、半導体基板１００の表面を被覆するように第１絶縁膜３０１を形成する。たとえば、シリコン酸化物（ＳｉＯ２）を成膜することで、この第１絶縁膜３０１を形成する。
【０１０５】
そして、その第１絶縁膜３０１の上面を被覆するように第２絶縁膜３０２を形成する。たとえば、シリコン窒化物（Ｓｉ３Ｏ４）を成膜することで、この第１絶縁膜３０１を形成する。
【０１０６】
そして、第２絶縁膜３０２の上面にレジストパターン（図示なし）を形成する。レジストパターンについては、第２絶縁膜３０２の上面において、ＥＳＤ保護素子１０１および内部回路２０１の形成部分を被覆し、素子分離領域ＳＴの形成部分が露出するように、フォトレジスト膜（図示なし）をパターン加工して形成する。
【０１０７】
そして、レジストパターン（図示なし）をマスクとして用いて、第２絶縁膜３０２、第１絶縁膜３０１、半導体基板１００について、順次、エッチング処理を実施して、半導体基板１００の表面にトレンチＴＲを形成する。ここでは、表面から深い方向に向かって開口幅が狭いテーパー形状になるように、トレンチＴＲを形成する。たとえば、トレンチＴＲの深さが３５０ｎｍ〜４００ｎｍになるように、半導体基板１００についてエッチング処理を実施する。
【０１０８】
そして、半導体基板１００の表面に形成されたトレンチＴＲの内部に絶縁材料を埋め込んだ後に、平坦化処理を実施することで、図５に示すように、第３絶縁膜３０３を形成する。たとえば、高密度プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、シリコン酸化物をトレンチＴＲの内部に埋め込むように成膜する。そして、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）処理によって、そのシリコン酸化膜の上部を研磨して、第３絶縁膜３０３を形成する。
【０１０９】
そして、第２絶縁膜３０２，第１絶縁膜３０１を除去することで、図６に示すように、第３絶縁膜３０３から素子分離領域ＳＴを形成する。たとえば、熱燐酸を用いたエッチング処理の実施によって、第２絶縁膜３０２等を除去して、素子分離領域ＳＴを形成する。
【０１１０】
そして、図６に示すように、ＥＳＤ保護素子１０１および内部回路２０１の形成部分を被覆するように、半導体基板１００の表面に犠牲酸化膜３０４を形成する。たとえば、ＥＳＤ保護素子１０１および内部回路２０１の形成部分を酸化して、厚みが１０ｎｍの犠牲酸化膜３０４を形成する。
【０１１１】
この後、ＥＳＤ保護素子１０１および内部回路２０１の形成部分において、上述したＭＯＳ  ＦＥＴ１１１，１１２，２１１等の半導体素子を形成するために、ウェル領域ＷＬを形成する。その他、上述したＭＯＳ  ＦＥＴ１１１，１１２，２１１等の半導体素子の閾値（Ｖｔｈ）の調整や、パンチスルー阻止を目的とした埋め込み層（図示なし）の形成のために、適宜、半導体基板１００に不純物をイオン注入する。
【０１１２】
（２）ゲート電極の形成
つぎに、図７に示すように、ゲート電極１１１Ｇ，１１２Ｇ，２１１Ｇについて形成する。
【０１１３】
ここでは、まず、犠牲酸化膜３０４（図６参照）を、フッ酸溶液を用いてエッチング処理することで、半導体基板１００の表面から剥離する。
【０１１４】
そして、ＥＳＤ保護素子１０１を構成する各ＭＯＳ  ＦＥＴ１１１，１１２のゲート絶縁膜１１１Ｇｘ，１１２Ｇｘと、内部回路２０１を構成するＭＯＳ  ＦＥＴ２１１のゲート絶縁膜２１１Ｇｘとを形成する。
【０１１５】
具体的には、半導体基板１００の表面についてドライ酸化処理を実施し、厚みが１．５〜２．０ｎｍのシリコン酸化膜を成膜することによって、ゲート絶縁膜１１１Ｇｘ，１１２Ｇｘ，２１１Ｇｘを形成する。たとえば、７００℃の下で、Ｏ２ガスを用いてゲート絶縁膜１１１Ｇｘ，１１２Ｇｘ，２１１Ｇｘを形成する。酸化ガスとしては、このドライＯ２ガスの他、Ｈ２／Ｏ２や、Ｎ２Ｏ、ＮＯとの混合ガスを用いても良い。また、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理で形成を行っても良い。また、プラズマ窒化技術によって、この酸化膜中に窒素のドーピングを行っても良い。この際には、膜厚の異なるゲート酸化膜を作り分けて、印加電圧や閾値電圧の異なるＭＯＳ  ＦＥＴになるようにしても良い。
【０１１６】
この後、ＥＳＤ保護素子１０１を構成する各ＭＯＳ  ＦＥＴ１１１，１１２のゲート電極１１１Ｇ，１１２Ｇと、内部回路２０１を構成するＭＯＳ  ＦＥＴ２１１のゲート電極２１１Ｇとを同一工程で形成する。
【０１１７】
ここでは、半導体基板１００の表面に導電材料を成膜して導電膜（図示なし）を形成後、その導電膜についてパターン加工を実施することで、各ゲート電極１１１Ｇ，１１２Ｇ，２１１Ｇを形成する。
【０１１８】
たとえば、減圧ＣＶＤ法によって、厚みが１００〜１５０ｎｍになるように、ポリシリコン膜（図示なし）を形成する。この場合には、たとえば、５８０〜６２０℃の堆積温度下において、ＳｉＨ４を原料ガスとして用いて、このポリシリコン膜を形成する。その後、このポリシリコン膜上に、ハードマスクとしてシリコン窒化膜（図示なし）を形成する。たとえば、ＬＰ−ＣＶＤ法によって、厚みが５０〜１００ｎｍになるように、シリコン窒化膜を形成する。そして、レジストパターンをマスクとして形成後、ポリシリコン膜について異方性エッチング処理を実施して、各ゲート電極１１１Ｇ，１１２Ｇ，２１１Ｇを形成する。そして、マスクを除去しする。この場合には、レジストパターンの形成後に、Ｏ２プラズマによるトリミング処理等の処理を実施することで、ゲート電極のゲート長を短く形成しても良い。たとえば、６５ｎｍ  Ｎｏｄｅ  Ｔｅｃｈｎｏｌｏｇｙ  ＣＭＯＳでは、ゲート長を、３０ｎｍ程度に加工することができる。
【０１１９】
（３）低濃度不純物領域の形成
つぎに、図８に示すように、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬ，２２１ＳＬ，２２１ＤＬについて形成する。
【０１２０】
ここでは、各ゲート電極１１１Ｇ，１１２Ｇ，２１１Ｇをマスクとしてセルフアラインに不純物を半導体基板１００にイオン注入して、ポケット領域ＰＫを半導体基板１００の表層に形成する。たとえば、３５ｋｅＶの注入エネルギーで、３×１０１３／ｃｍ２の不純物濃度になるように、ＢＦ２を、イオン注入することで、ポケット領域ＰＫを形成する
【０１２１】
そして、各ゲート電極１１１Ｇ，１１２Ｇ，２１１Ｇをマスクとしてセルフアラインにｎ型の不純物を半導体基板１００にイオン注入して、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬ，２２１ＳＬ，２２１ＤＬを形成する。たとえば、５ｋｅＶの注入エネルギーで、１．５×１０１５／ｃｍ２の不純物濃度になるように、Ａｓ＋を、イオン注入することで、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬ，２２１ＳＬ，２２１ＤＬを半導体基板１００の表層に形成する。
【０１２２】
このように、本実施形態では、半導体基板１００の表層において、ＥＳＤ保護素子１０１のゲート電極１１１Ｇ，１１２Ｇの側部に位置するように、ＥＳＤ保護素子１０１の低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを形成する。そして、この低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬの形成の際に、内部回路２０１の低濃度不純物領域２２１ＳＬ，２２１ＤＬの形成部分についても不純物をイオン注入して、低濃度不純物領域２２１ＳＬ，２２１ＤＬを設ける。つまり、各低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬ，２２１ＳＬ，２２１ＤＬについて、同一の工程で形成する。
【０１２３】
（４）サイドウォールの形成
つぎに、図９に示すように、サイドウォールＳＷについて形成する。
【０１２４】
ここでは、半導体基板１００の表面において、ゲート電極１１１Ｇ，１１２Ｇ，２１１Ｇを被覆するように、絶縁材料を堆積させて絶縁膜（図示なし）を成膜する。その後、その絶縁膜についてパターン加工することで、サイドウォールＳＷを形成する。
【０１２５】
たとえば、ＣＶＤ法によって、ＴＥＯＳ酸化膜（図示なし）を、厚さが１００ｎｍ程度になるように、上記の絶縁膜として成膜する。そして、その絶縁膜について異方性エッチング処理を実施して、パターン加工することで、各ゲート電極１１１Ｇ，１１２Ｇ，２１１Ｇの両側面にサイドウォールＳＷを形成する。
【０１２６】
（５）素子分離領域の加工
つぎに、図１０に示すように、素子分離領域ＳＴについて加工する。
【０１２７】
ここでは、素子分離領域ＳＴにおいてＥＳＤ保護素子１０１の側の上面が、内部回路２０１の側の上面および半導体基板１００の上面よりも低くなるように、素子分離領域ＳＴを加工する。
【０１２８】
具体的には、素子分離領域ＳＴにおいてＥＳＤ保護素子１０１の側の上面が露出し、内部回路２０１の側の上面を被覆するように、レジストパターンＰＲを形成する。そして、このレジストパターンＰＲをマスクとして用いて、素子分離領域ＳＴにおいてＥＳＤ保護素子１０１の側の部分について異方性エッチング処理を実施する。たとえば、ＥＳＤ保護素子１０１の側の上面が内部回路２０１の側の上面よりも、５０ｎｍ程度低くなるように、異方性エッチング処理を実施して素子分離領域ＳＴを加工する。
【０１２９】
これにより、素子分離領域ＳＴにおいてＥＳＤ保護素子１０１の側の部分には、図１０に示すように、凹状の溝Ｍが形成される。
【０１３０】
そして、この後、レジストパターンＰＲを除去する。
【０１３１】
（６）不純物領域，高濃度不純物領域の形成
つぎに、図３に示したように、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭ，２２１ＳＭ，２２１ＤＭ、および、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨについて形成する。
【０１３２】
ここでは、各ゲート電極１１１Ｇ，１１２Ｇ，２１１ＧおよびサイドウォールＳＷをマスクとしてセルフアラインにｎ型の不純物を半導体基板１００にイオン注入することで、上記の各領域を形成する。
【０１３３】
たとえば、２０ｋｅＶの注入エネルギーで、２×１０１５／ｃｍ２の不純物濃度になるように、Ａｓを、イオン注入する。
さらに、たとえば、７ｋｅＶの注入エネルギーで、５×１０１４／ｃｍ２の不純物濃度になるように、Ｐを、イオン注入する。
図１１は、本発明の第１実施形態に係る半導体装置の製造方法において、イオン注入を実施する際の様子を説明するための図である。図１１では、イオン注入の方向を白抜きの矢印で示している。
図１１（ａ），（ｂ）に示すように、ここでは、上記の各部が形成されたウェハーＷに対して、４°〜７°程の注入角度θで、４つの方向のそれぞれから、面内を均一になるようにステップ分割して、不純物をイオン注入する。たとえば、１．２５ｘ１０１４／ｃｍ２の不純物濃度になるように、４回のイオン注入を分けて実施し、合計で、５×１０１４／ｃｍ２の不純物濃度にする。
【０１３４】
本実施形態では、前工程において素子分離領域ＳＴについて加工し、ＥＳＤ保護素子１０１の側の部分には、凹状の溝Ｍが形成されている。
【０１３５】
このため、この溝Ｍの部分においては、上記のイオン注入の際には、溝Ｍの側面から半導体基板１００へ不純物がイオン注入される。よって、本実施形態では、この部分において、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨが形成される。
たとえば、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭ，２２１ＳＭ，２２１ＤＭよりも、２倍程度、高い不純物濃度で形成される。
【０１３６】
そして、１０００℃の下で、５秒間，ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）処理を実施することで、不純物の活性を行って、ＭＯＳ  ＦＥＴ１１１，１１２，２１１を完成させる。不純物の活性は、上記の処理に限らず、たとえば、１０５０℃の下で、０秒間，ｓｐｉｋｅ  ＲＴＡ処理を実施しても良い。
【０１３７】
上記のように、ＥＳＤ保護素子１０１の不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭについて、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介してゲート電極１１１Ｇ，１１２Ｇの側部に位置するように形成する。これと同時に、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨについて、半導体基板１００の表層においてソース領域１２１Ｓ，１２２Ｓまたはドレイン領域１２０Ｄの周辺部分に形成する。ここでは、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨがゲート電極１１１Ｇ，１１２Ｇの下方に位置しないように形成される。また、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨが少なくとも低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介してゲート電極１１１Ｇ，１１２Ｇの側部に位置するように形成される。そして、これと共に、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬおよび不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭよりも深い位置まで高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨが形成される。
【０１３８】
そして、内部回路２０１の不純物領域２２１ＳＭ，２２１ＤＭを、半導体基板１００の表層において低濃度不純物領域２２１ＳＬ，２２１ＤＬを介してゲート電極２１１Ｇの側部に位置するように形成する。ここでは、ＥＳＤ保護素子１０１の不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭと高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨとを形成する際に、内部回路２０１の不純物領域２２１ＳＭ，２２１ＤＭを同一工程で同時に形成する。つまり、ＥＳＤ保護素子１０１の不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭと高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨの形成部分以外に、内部回路２０１の不純物領域２２１ＳＭ，２２１ＤＭを形成する部分についても不純物をイオン注入する。
【０１３９】
そして、各ゲート電極１１１Ｇ，１１２Ｇ，２１１Ｇと、各ソース領域１２１Ｓ，１２２Ｓ，２２１Ｓおよびドレイン領域１２０Ｄ，２２１Ｄの上面に、シリサイド層（図示なし）を形成する。たとえば、Ｎｉをスパッタリング法で８ｎｍの厚みになるように堆積した後に、３５０℃の下で、３０秒間、ＲＴＡ処理を実施して、シリコンをシリサイド化する。そして、Ｈ２ＳＯ４／Ｈ２Ｏ２を用いて、素子分離領域ＳＴ上の未反応なＮｉを除去する。そして、５００℃の下で、３０秒間、ＲＴＡ処理を実施して、低抵抗なＮｉＳｉを、シリサイド層として形成する。なお、ＮｉＰｔを堆積させて、ＮｉＳｉ２をシリサイド層として形成しても良い。他に、コバルトやチタンなどを用いて、シリサイド層を形成しても良い。
【０１４０】
この後、各部を電気的に接続するように配線層（図示なし）を形成することで、本実施形態の半導体装置が完成される。
【０１４１】
[Ｃ］まとめ
以上のように、半導体装置１は、入力パッドＰＡに電気的に接続された内部回路２０１をサージから保護するＥＳＤ保護素子１０１を具備する。ここで、ＥＳＤ保護素子１０１は、ＭＯＳ  ＦＥＴ１１１，１１２を含み、ゲート電極１１１Ｇ，１１２Ｇとソース領域１２１Ｓ，１２２Ｓとが接地されると共に、入力パッドＰＡにドレイン領域１２０Ｄが電気的に接続されている。
【０１４２】
そして、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄのそれぞれは、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬ（第１不純物領域）が、半導体基板１００の表層においてゲート電極１１１Ｇ，１１２Ｇの側部に形成されている。また、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬよりも不純物濃度が高い不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭ（第２不純物領域）が、半導体基板１００の表層に形成されている。不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭは、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介してゲート電極１１１Ｇ，１１２Ｇの側部に位置するように形成されている。これと共に、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭよりも不純物濃度が高い高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨ（第３不純物領域）が、半導体基板１００の表層に設けられている。高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、ソース領域１２１Ｓ，１２２Ｓまたはドレイン領域１２０Ｄの周辺部分に形成されている。このため、サージが入力されたときに、ドレイン領域１２０Ｄと素子分離領域ＳＴとの境界部分のｐｎ接合で降伏状態となるため、降伏電流密度が高くならず、破壊が生ずることを防止できる。
【０１４３】
また、本実施形態では、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、半導体基板１００の面（ｘｙ面）において、ゲート電極１１１Ｇ，１１２Ｇの下方に形成されていない。このため、ゲート直下において、電界が集中することを防止できる。また、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、半導体基板１００の面（ｘｙ面）にて、少なくとも低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介してゲート電極１１１Ｇ，１１２Ｇの側部に位置するように形成されている。このため、本実施形態においては、ゲート・ドレイン間がオーバーラップしていないので、ゲート・ドレイン耐圧が低下することを防止できる。
【０１４４】
そして、これと共に、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬおよび不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭよりも深い位置まで形成されている。このため、本実施形態においては、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄの周辺部において、不純物濃度が急峻に変化し、電界が強くなる。強くなった電界では、接合降伏が早く引き起こされるので、ゲート端に電界集中する前に、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄの周辺部への電界強度が分散される。
【０１４５】
したがって、本実施形態においては、内部回路２０１の保護を的確に行うことが容易に実現できる。
【０１４６】
また、本実施形態では、上記のように、素子分離領域ＳＴにおいてＥＳＤ保護素子１０１の側の部分に凹状の溝Ｍを形成する。このため、ＥＳＤ保護素子１０１のソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄでは、素子分離領域ＳＴに隣接する端部にいて、上部以外に側部から不純物をイオン注入することができる。よって、ＥＳＤ保護素子１０１の不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭと、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨとを、同一工程で同時に形成することができる。
【０１４７】
したがって、本実施形態においては、製造効率を容易に向上させることができる。
【０１４８】
＜２．第２実施形態＞
本発明の第２実施形態について説明する。
【０１４９】
[１］装置構成
図１２，図１３は、本発明の第２実施形態に係る半導体装置の要部について示す図である。ここで、図１２は、図３と同様な部分の断面を示している。図１３は、図４と同様な部分の断面を示している。
【０１５０】
本実施形態においては、図１２，図１３に示すように、高濃度ウェル領域ＷＨが更に設けられている。この点、および、これに関連する点を除き、本実施形態は、第１実施形態と同様である。このため、重複する個所については、記載を省略する。
【０１５１】
図１２，図１３に示すように、高濃度ウェル領域ＷＨは、半導体基板１００の内部に設けられている。高濃度ウェル領域ＷＨは、半導体基板１００においてＥＳＤ保護素子１０１ｂを形成する部分に設けられており、内部回路２０１の形成部分においては、設けられていない。
【０１５２】
そして、高濃度ウェル領域ＷＨは、図１２，図１３に示すように、半導体基板１００の内部において、ＥＳＤ保護素子１０１ｂの下方で半導体基板１００の面（ｘｙ面）に沿うように設けられている。
【０１５３】
具体的には、高濃度ウェル領域ＷＨは、図１２に示すように、半導体基板１００の表面から下方へ向かう深さ方向において、ＥＳＤ保護素子１０１ｂを構成する不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭから間を隔てて形成されている。
【０１５４】
また、高濃度ウェル領域ＷＨは、図１２，図１３に示すように、半導体基板１００の表面から下方へ向かう深さ方向において、ＥＳＤ保護素子１０１ｂを構成する高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨの下部と一部が重なるように設けられている。つまり、高濃度ウェル領域ＷＨは、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨと連結するように形成されている。
【０１５５】
この高濃度ウェル領域ＷＨは、ＥＳＤ保護素子１０１ｂを構成するソース領域１２１Ｓおよびドレイン領域１２０Ｄの導電型と異なる導電型の不純物が拡散されている。
【０１５６】
本実施形態においては、高濃度ウェル領域ＷＨは、ｐ型の不純物を半導体基板１００にイオン注入することで形成されている。ドーズ量は、トランジスタ特性の機能を極端に変化させることがないように設定される。また、高濃度ウェル領域ＷＨは、高濃度ウェル領域ＷＨと不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭとの間に位置する半導体基板１００よりも不純物濃度が高くなるように形成されている。
【０１５７】
たとえば、高濃度ウェル領域ＷＨは、２０ｋｅＶの注入エネルギーで、２×１０１２／ｃｍ２の不純物濃度になるように、Ｂをイオン注入することで、高濃度ウェル領域ＷＨが形成されている。上述したように、角度を４°〜７°つけてウェハー面内を分割注入を行う。
【０１５８】
高濃度ウェル領域ＷＨの形成は、たとえば、第１実施形態で示した「素子分離領域ＳＴの加工」（図１０参照）後であって、不純物領域（１２１ＳＭ等）、および、高濃度不純物領域（１２１ＳＨ等）の形成（図３参照）前に実施される。
【０１５９】
[２]まとめ
以上のように、本実施形態において、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、第１実施形態と同様に形成されている。このため、本実施形態においては、ゲート・ドレイン耐圧が低下することを防止できると共に、ゲート端に電界集中する前に、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄの周辺部への電界強度が分散される。
【０１６０】
特に、本実施形態においては、高濃度ウェル領域ＷＨが、半導体基板１００の深い位置において、ＥＳＤ保護素子１０１の高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨの下部に重なるように設けられている。このため、本実施形態においては、この重なった部分において電界プロファイルが急峻となるので、ソース領域１２１Ｓ，１２２Ｓおよびドレイン領域１２０Ｄの周辺部で、より電界集中が起こり易い。
【０１６１】
したがって、本実施形態においては、内部回路２０１の保護を的確に行うことを、更に容易に実現できる。
【０１６２】
また、本実施形態では、第１実施形態と同様に、素子分離領域ＳＴにおいてＥＳＤ保護素子１０１の側の部分に凹状の溝Ｍを形成する。そして、この後、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭと、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨとを、同一工程で同時に形成する。
【０１６３】
したがって、本実施形態においては、製造効率を容易に向上させることができる。
【０１６４】
＜３．その他＞
本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【０１６５】
上記の実施形態においては、ＥＳＤ保護素子が２つのＭＯＳ  ＦＥＴで構成される場合について説明したが、これに限定されない。つまり、ゲート数（フィン数）が２本以外のの場合であってもよい。
【０１６６】
図１４，図１５は、本発明の実施形態に係る半導体装置の要部構成について示す図である。ここで、図１４，図１５は、図２と同様に、上面を示している。
【０１６７】
図１４に示すように、ＥＳＤ保護素子１０１ｃについては、１つのＭＯＳ  ＦＥＴ１１１ｃのみで構成されていても良い。
【０１６８】
また、図１５に示すように、ＥＳＤ保護素子１０１ｄについては、４つのＭＯＳ  ＦＥＴ１１１ｄ，１１２ｄ，１１３ｄ，１１４ｄで構成されていても良い。
【０１６９】
この他に、適宜、ゲート数を設定することができる。
【０１７０】
また、上記の実施形態においては、ＥＳＤ保護素子が、ＮＰＮ型の寄生バイポーラトランジスタとして動作するように構成する場合について示したが、これに限定されない。たとえば、ＰＮＰ型として動作するように、各部の導電型を変更することによって、上記とは逆極性のサージ電圧から内部回路を保護するように構成していも良い。
【０１７１】
また、上記においては、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭ，２２１ＳＭ，２２１ＤＭ、および、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨについて、同一工程で同時に形成する場合を示したが、これに限定されない。たとえば、両者のそれぞれを、別個な工程で不純物のイオン注入を実施して形成しても良い。
【０１７２】
なお、上記の実施形態において、半導体装置１，１ｂは、本発明の半導体装置に相当する。また、上記の実施形態において、ＥＳＤ保護素子１０１は、本発明の静電放電保護素子に相当する。また、上記の実施形態において、内部回路２０１は、本発明の内部回路に相当する。また、上記の実施形態において、入力パッドＰＡは、本発明の入力パッドに相当する。また、上記の実施形態において、半導体基板１００は、本発明の半導体基板に相当する。また、上記の実施形態において、素子分離領域ＳＴは、本発明の素子分離領域に相当する。また、上記の実施形態において、ゲート電極１１１Ｇ，１１２Ｇは、本発明の静電放電保護素子のゲート電極に相当する。また、上記の実施形態において、ソース領域１２１Ｓ，１２２Ｓは、本発明の静電放電保護素子のソース領域に相当する。また、上記の実施形態において、ドレイン領域１２０Ｄは、本発明の静電放電保護素子のドレイン領域に相当する。また、上記の実施形態において、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬは、本発明の第１不純物領域に相当する。また、上記の実施形態において、不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭは、本発明の第２不純物領域に相当する。また、上記の実施形態において、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨは、本発明の第３不純物領域に相当する。また、上記の実施形態において、ウェル領域ＷＬは、本発明のウェル領域に相当する。また、上記の実施形態において、高濃度ウェル領域ＷＨは、本発明の高濃度ウェル領域に相当する。また、上記の実施形態において、低濃度不純物領域２２１ＳＬ，２２１ＤＬは、本発明の第４不純物領域に相当する。また、上記の実施形態において、不純物領域２２１ＳＭ，２２１ＤＭは、本発明の第５不純物領域に相当する。
【符号の説明】
【０１７３】
１，１ｂ：半導体装置、１０１：ＥＳＤ保護素子、２０１：内部回路、ＰＡ：入力パッド、１００：半導体基板、ＳＴ：素子分離領域、１１１Ｇ，１１２Ｇ：ゲート電極、１２１Ｓ，１２２Ｓ：ソース領域、１２０Ｄ：ドレイン領域、１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬ：低濃度不純物領域、１２１ＳＭ，１２０ＤＭ，１２２ＳＭ：不純物領域、１２１ＳＨ，１２０ＤＨ，１２２ＳＨ：高濃度不純物領域、ＷＬ：ウェル領域、ＷＨ：高濃度ウェル領域、２２１ＳＬ，２２１ＤＬ：低濃度不純物領域、２２１ＳＭ，２２１ＤＭ：不純物領域
【図１】
2011151064.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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