(57)【要約】【課題】例えば、信号処理装置―メモリ装置間を接続する線路の線路長が異なっている場合や、基板毎に線路のインピーダンスにバラつきが存在する場合においても、メモリ装置や信号処理装置の受信端における複数の信号各々の受信タイミングの差を無くすこと。【解決手段】信号処理装置１とメモリ装置２との間で遅延時間測定信号の送受信を行う。遅延時間演算部１４は、遅延時間測定信号送信部１２と遅延時間測定信号受信部１３とからの前記信号の各々を入力信号とし、バス４の線路４０〜４ｎ−１毎に各遅延時間を測定し、バス４の線路４０〜４ｎ−１に対応する各線路の遅延補正情報を計算する。遅延時間調整部１６は、前記遅延補正情報を参照し、バス４の線路４０〜４ｎ−１間の信号伝達時間のバラつきが吸収されるように、内部的に備える遅延回路の構成を変更する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１と第２の情報処理装置が複数の信号線路で互いに接続されているシステムに設置され、前記複数の信号線路の信号伝達の遅延時間を調整する遅延時間調整回路であって、
前記第１の情報処理装置側に、前記複数の信号線路毎に経過時間を計時する計時手段と、前記複数の信号線路毎の遅延情報に基づいて該線路各々の信号伝達時間を調節できる可変遅延手段とを備え、さらに、
前記第２の情報処理装置に対して遅延時間測定信号を送信する手段と、
前記送信と同時に前記計時手段の起動を開始させる手段と、
前記第２の情報処理装置からの、前記遅延時間測定信号を受信したことを通知する応答信号を受信する手段と、
前記応答信号の受信と同時に前記計時手段による経過時間の計時を停止させる手段と、
前記計時手段による前記計時の開始時刻と、前記計時の停止時刻とに基づいて、前記複数の信号線路各々に対応した遅延情報を演算する手段と、
前記遅延情報に基づいて、前記複数の信号線路毎に前記可変遅延手段による遅延時間の調節を実行する手段と、
を備えたことを特徴とする遅延時間調整回路。
【請求項２】
前記遅延時間測定信号の送信に先立って、前記第１の情報処理装置から前記第２の情報処理装置に対して、遅延時間測定コマンドを送信することを特徴とする請求項１記載の遅延時間調整回路。
【請求項３】
前記第１の情報処理装置はコンピュータであり、前記第１の情報処理装置は該コンピュータからアクセス可能なメモリ装置であることを特徴とする請求項１または請求項２記載の遅延時間調整回路。
【請求項４】
前記複数の信号線路毎の前記可変遅延手段は、可変構成の回路を備え、前記遅延情報に基づいて回路構成を変更することを特徴とする請求項１乃至３のいずれか１項に記載の遅延時間調整回路。
【請求項５】
第１と第２の情報処理装置が複数の信号線路で互いに接続されているシステムに適用され、前記複数の信号線路の信号伝達の遅延時間を調整する遅延時間調整方法であって、
前記第１の情報処理装置側に、前記複数の信号線路毎に経過時間を計時する計時ステップと、前記複数の信号線路毎の遅延情報に基づいて該線路各々の信号伝達時間を調節できる可変遅延ステップとを有し、さらに、
前記第２の情報処理装置に対して遅延時間測定信号を送信するステップと、
前記送信と同時に前記計時手段の起動を開始させるステップと、
前記第２の情報処理装置からの、前記遅延時間測定信号を受信したことを通知する応答信号を受信するステップと、
前記応答信号の受信と同時に前記計時ステップにおける経過時間の計時を停止させるステップと、
前記計時ステップにおける前記計時の開始時刻と、前記計時の停止時刻とに基づいて、前記複数の信号線路各々に対応した遅延情報を演算するステップと、
前記遅延情報に基づいて、前記複数の信号線路毎に前記可変遅延ステップによる遅延時間の調節を実行するステップと、
を有することを特徴とする遅延時間調整方法。
【請求項６】
第１と第２の情報処理装置が複数の信号線路で互いに接続されているシステムに適用され、前記複数の信号線路の信号伝達の遅延時間を調整する制御をコンピュータに実行させるためのコンピュータプログラムであって、
前記第１の情報処理装置側に、前記複数の信号線路毎に経過時間を計時する計時ステップと、前記複数の信号線路毎の遅延情報に基づいて該線路各々の信号伝達時間を調節できる可変遅延ステップとを有し、さらに、
前記第２の情報処理装置に対して遅延時間測定信号を送信するステップと、
前記送信と同時に前記計時手段の起動を開始させるステップと、
前記第２の情報処理装置からの、前記遅延時間測定信号を受信したことを通知する応答信号を受信するステップと、
前記応答信号の受信と同時に前記計時ステップにおける経過時間の計時を停止させるステップと、
前記計時ステップにおける前記計時の開始時刻と、前記計時の停止時刻とに基づいて、前記複数の信号線路各々に対応した遅延情報を演算するステップと、
前記遅延情報に基づいて、前記複数の信号線路毎に前記可変遅延ステップによる遅延時間の調節を実行するステップと、
を有することを特徴とするコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延時間調整回路及び信号処理装置並びに遅延時間調整方法に係り、特に、メモリ装置との間で信号を送受する信号処理装置における遅延時間調整回路及び遅延時間調整方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ技術の集積化によってＬＳＩ回路の動作は大幅に高速化している。これに伴い、メモリ装置のアクセス速度も高速化させる必要がある。
例えば、ＰＣ（パーソナルコンピュータ）や、組み込み回路等が備える信号処理回路において、ＣＰＵとメモリ装置との間で信号の送受信を行う場合では、一般に、ＣＰＵとメモリ装置との間を接続する複数線路から成るバスの物理的な線路長が各々異なるという事情が有る。
【０００３】
このため、データ及び制御信号を、ＣＰＵからメモリ装置に送信する時点では、バスの各線路の信号の位相は揃っているが、メモリ装置における受信時の各信号の位相は、バスの各々の線路長に応じて異なるものとなる。また、同様に、ＣＰＵがメモリ装置から信号を受信する時点においても、ＣＰＵ側での受信信号の位相は一様でない。このようなメモリ装置またはＣＰＵにおける各信号の受信タイミングのズレにより、メモリ装置においてデータを取り込む際、共通のクロックを基準にして有効にデータを取り込むことのできるタイミングが限られてくる。また、ＣＰＵ―メモリ装置間のように信号速度が高速なバスでは、前述のような状況が顕著に現れるので、信号の送受が困難となっている。
【０００４】
そこで、周知の技術では、各信号の受信タイミングの差を無くすよう、バスの各信号を等長配線させていた。なお、上記周知の技術における対策は、ＣＰＵとは限らず、データに対して所定の処理を行う一般の信号処理回路においても同様に必要であった。
【０００５】
本発明に関連する公知技術としては、例えば、特許文献１には、プロセッサ、キャッシュメモリ装置、及びメモリ装置を備える構成で、アクセス予測部で予測したアクセスアドレスと遅延テーブルとを参照して、予測されたアクセスアドレスにおける遅延時間を算出すると共に、遅延計測手段によって算出された対象となるアクセスの遅延時間に基づいて、アクセス遅延時間が大きいと判断された場合には、より早い時期にプリフェッチ時期を決定し、さもなくて、アクセス遅延時間が小さいと判断された場合には、より遅い時期にプリフェッチ時期を決定する技術が開示されている。
その他、特許文献２，３には、本発明と部分的に構成が重なる技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０９−１２８９４９号公報
【特許文献２】特開平１１−０５３９００号公報
【特許文献３】特開２００２−３６８８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記背景技術で述べた公知の遅延時間調整回路にあっては、例えば、等長配線を採用している技術については、迂回による線路の引き回し面積が大きくなり、基板上に多大なスペースが必要になるという問題点が有った。即ち、現在はデバイスの集積化が進んで、デバイスパッケージの小型化が進んでいる状況にあるにも関わらず、線路の引き回し面積の増加により、回路基板の面積が削減されないという問題点である。
【０００８】
以上の問題点に加えて、等長配線に伴う線路の急激な曲げによる反射や曲げ損失の影響も、また無視することができない問題点となっている。
さらに、信号の伝達時間のバラつきは、線路長の物理的な違いのみで生じている訳ではなく、基板毎に線路のインピーダンスが異なっており、このインピーダンスの不均一さから、ＣＰＵ−メモリ装置間の信号の伝達時間にバラつきが生じてしまうという事情が有り、前述の公知技術では、この事情に対応出来ていないという問題点が残されている。
【０００９】
なお、前述の特許文献１に開示された公知技術では、１つのプロセッサが複数のメモリを遅延時間調整の対象にしているが、本発明では、基本的にプロセッサは１種類のメモリを扱う場合を想定している。また、前述の特許文献１では、複数のメモリのアクセス速度（即ち処理速度）の違いに起因する遅延を遅延時間調整の対象にしているのに対し、本発明では、メモリ装置からの複数の出力信号は同じタイミングで出力されることを想定しており、メモリの外部に存在するバスの線路長の差により生じる遅延を遅延時間調整の対象としているので、両者は根本的に異なる発明である。
【００１０】
よって、前述の特許文献１に開示された公知技術と本発明で開示する技術とを、効果の面から比較してみても、前述の特許文献１では、複数メモリ間のアクセスの遅延を解消する効果を有するものであるが、これに対し、本発明では、プロセッサ・メモリ装置間のバスの物理的な線路長の差により生じる配線遅延を低減する効果を有するものとなっているので、両技術は効果の面からも異なる技術であると言える。
【００１１】
本発明は、上記公知技術の問題点に鑑みてなされたものであって、例えば、信号処理装置とメモリ装置間を接続する信号線路の線路長が異なっている場合や、基板毎に線路のインピーダンスにバラつきが存在する場合においても、メモリ装置や信号処理装置の受信端における複数の信号各々の受信タイミングの差を無くすことを可能にして、信号処理装置からのメモリアクセスにおける処理の精度と信頼度とを高めることができる遅延時間調整回路を提供することを目的としている。
【００１２】
本発明の他の目的は、例えば、信号処理装置とメモリ装置間を接続する信号線路の線路長が異なっている場合や、基板毎に線路のインピーダンスにバラつきが存在する場合においても、メモリ装置や信号処理装置の受信端における複数の信号各々の受信タイミングの差を無くすことを可能にして、信号処理装置からのメモリアクセスにおける処理の精度と信頼度とを高めることができる遅延時間調整方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明に係る遅延時間調整回路は、第１と第２の情報処理装置が複数の信号線路で互いに接続されているシステムに設置され、前記複数の信号線路の信号伝達の遅延時間を調整する遅延時間調整回路であって、前記第１の情報処理装置側に、前記複数の信号線路毎に経過時間を計時する計時手段と、前記複数の信号線路毎の遅延情報に基づいて該線路各々の信号伝達時間を調節できる可変遅延手段とを備え、さらに、前記第２の情報処理装置に対して遅延時間測定信号を送信する手段と、前記送信と同時に前記計時手段の起動を開始させる手段と、前記第２の情報処理装置からの、前記遅延時間測定信号を受信したことを通知する応答信号を受信する手段と、前記応答信号の受信と同時に前記計時手段による経過時間の計時を停止させる手段と、前記計時手段による前記計時の開始時刻と、前記計時の停止時刻とに基づいて、前記複数の信号線路各々に対応した遅延情報を演算する手段と、前記遅延情報に基づいて、前記複数の信号線路毎に前記可変遅延手段による遅延時間の調節を実行する手段と、を備えたことを特徴とする遅延時間調整回路を提供するものである。
【００１４】
また、本発明に係る遅延時間調整方法は、第１と第２の情報処理装置が複数の信号線路で互いに接続されているシステムに適用され、前記複数の信号線路の信号伝達の遅延時間を調整する遅延時間調整方法であって、前記第１の情報処理装置側に、前記複数の信号線路毎に経過時間を計時する計時ステップと、前記複数の信号線路毎の遅延情報に基づいて該線路各々の信号伝達時間を調節できる可変遅延ステップとを有し、さらに、前記第２の情報処理装置に対して遅延時間測定信号を送信するステップと、前記送信と同時に前記計時手段の起動を開始させるステップと、前記第２の情報処理装置からの、前記遅延時間測定信号を受信したことを通知する応答信号を受信するステップと、前記応答信号の受信と同時に前記計時ステップにおける経過時間の計時を停止させるステップと、前記計時ステップにおける前記計時の開始時刻と、前記計時の停止時刻とに基づいて、前記複数の信号線路各々に対応した遅延情報を演算するステップと、前記遅延情報に基づいて、前記複数の信号線路毎に前記可変遅延ステップによる遅延時間の調節を実行するステップと、を有することを特徴とする遅延時間調整方法を提供するものである。
【００１５】
さらに、本発明に係るコンピュータプログラムとして、第１と第２の情報処理装置が複数の信号線路で互いに接続されているシステムに適用され、前記複数の信号線路の信号伝達の遅延時間を調整する制御をコンピュータに実行させるためのコンピュータプログラムであって、前記第１の情報処理装置側に、前記複数の信号線路毎に経過時間を計時する計時ステップと、前記複数の信号線路毎の遅延情報に基づいて該線路各々の信号伝達時間を調節できる可変遅延ステップとを有し、さらに、前記第２の情報処理装置に対して遅延時間測定信号を送信するステップと、前記送信と同時に前記計時手段の起動を開始させるステップと、前記第２の情報処理装置からの、前記遅延時間測定信号を受信したことを通知する応答信号を受信するステップと、前記応答信号の受信と同時に前記計時ステップにおける経過時間の計時を停止させるステップと、前記計時ステップにおける前記計時の開始時刻と、前記計時の停止時刻とに基づいて、前記複数の信号線路各々に対応した遅延情報を演算するステップと、前記遅延情報に基づいて、前記複数の信号線路毎に前記可変遅延ステップによる遅延時間の調節を実行するステップと、を有することを特徴とするコンピュータプログラムを提供する。
【発明の効果】
【００１６】
以上説明したように、本発明の遅延時間調整回路によれば、バスの線路長が一様ではない等の理由によって配線遅延差が生じ得るような場合であっても、情報処理装置間で入出力される信号を調整することにより、例えば、メモリ装置または信号処理回路への信号到達のタイミングをバス線路間で等しくすることが可能となり、即ち、バスの複数信号線路各々における信号伝達遅延の影響を無視することができて、これにより、等長配線を意識せず、省スペース化された配線領域に信号線路の引き回しをすることが可能となり、さらに、線路のインピーダンスが一様でない場合においても、信号の伝達時間のバラつきの影響を無くすことが可能となり、このため、遅延時間の測定を開始させる遅延時間測定コマンドを定期的に発信することにすれば、システムの動作中に温度の変化や電源電圧の変動、経時による特性の変化が生じ得る場合であっても、情報処理装置間の信号の送受を最適なタイミングで適宜行わせることができる効果がある。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る遅延時間調整回路を含む信号処理回路の全体構成を示す構成図である。
【図２】本発明の実施形態に係る遅延時間調整回路の遅延制御の処理手順を示すフローチャートである。
【図３】遅延時間調整部１６の回路構成を示す回路図である。
【図４】遅延時間演算部１４の回路構成を示す回路図である。
【発明を実施するための形態】
【００１８】
本発明に係る遅延時間調整回路は、メモリ装置へ遅延時間測定信号を送信する遅延時間測定信号送信手段と、この遅延時間測定信号送信手段からの要求に対して、前記メモリ装置から返信された遅延時間測定信号を受信する遅延時間測定信号受信手段とを備え、さらに、前記遅延時間測定信号の送信時刻と前記受信時刻とを基にした信号伝送の所要時間に関する情報を求める遅延時間演算手段、前記演算手段の演算結果を記憶する遅延時間記憶手段、及び前記記憶手段に記憶されている値を参照してデータ出力のタイミングを制御する遅延時間調整手段とを備える構成を有し、前記遅延時間測定信号送信手段は、前記遅延時間測定信号の送信に先立って遅延時間測定に関わるコマンドをメモリ装置に出力し、前記メモリ装置は、前記遅延時間測定用信号を前記遅延時間測定信号受信手段へ返信する。
【００１９】
また、前記遅延時間測定信号送信手段は、前記遅延時間測定信号の発信と同時に前記遅延時間演算手段に対して遅延時間測定の開始信号を発信し、前記遅延時間測定信号受信手段は、前記遅延時間測定信号の受信と同時に前記遅延時間演算手段に対して遅延時間測定の終了を伝える。なお、前記遅延時間調整手段は、前記遅延時間記憶手段に記憶されている値に応じて内部における信号の伝達時間の調整を行う機能を有する。
【００２０】
以下、本発明の遅延時間調整回路の実施形態について、図面を参照して詳細に説明する。
図１は、本発明の実施形態に係る遅延時間調整回路を含む信号処理回路の全体構成を示す構成図である。
同図において、信号処理装置１は本実施形態の遅延時間調整回路であり、外部装置であるメモリ装置２を接続している。信号処理装置１は、メモリ装置２に対して信号到達のタイミング調整を行う。
【００２１】
信号処理装置１は、その主要部としてタイミング制御回路１０を備え、タイミング制御回路１０は、遅延時間測定コマンド生成部１１（遅延時間測定コマンド生成手段）と、遅延時間測定信号送信部１２（遅延時間測定信号送信手段）と、遅延時間測定信号受信部１３（遅延時間測定信号受信手段）と、遅延時間演算部１４（遅延時間演算手段）と、遅延時間記憶部１５（遅延時間記憶手段）と、遅延時間調整部１６（遅延時間調整手段）と、を備える。
一方、外部装置であるメモリ装置２は、遅延時間測定コマンド生成部２１と、遅延時間測定信号送信部２２と、遅延時間測定信号受信部２３と、を備えるものとする。
信号処理装置１は、ＣＰＵ等で構成することができる。また、メモリ装置２は、ＳＤＲＡＭ等で構成することができる。
【００２２】
以下、本実施形態に係る遅延時間調整回路の機能を説明する。
信号処理装置１では、タイミング制御部１０内の遅延時間測定コマンド生成部１１とメモリ装置２内の遅延時間測定コマンド検出部２１とがコマンド伝達線路３１を介して互いに接続されており、これら回路要素によって遅延時間測定コマンドの生成及び検出が行われる。
信号処理装置１とメモリ装置２との間ではバス４（線路４０〜４ｎ−１の総称とする）とを介して遅延時間測定信号の送受信を行う。ここで、バス４の線路４０〜４ｎ−１は、それぞれ配線長が異なっていることを前提としており、遅延時間測定信号は、線路４０〜４ｎ−１の全てに伝送される。
【００２３】
遅延時間演算部１４は、遅延時間測定信号送信部１２と遅延時間測定信号受信部１３とからの前記信号の各々を入力信号とし、バス４の線路４０〜４ｎ−１毎に各遅延時間を測定し、バス４の線路４０〜４ｎ−１に対応する各線路の遅延補正情報を計算する。
遅延時間記憶部１５では、遅延時間演算部１４で求めたバス４の線路４０〜４ｎ−１に対応する遅延補正情報をそれぞれ記憶する。
遅延時間調整部１６は、遅延時間記憶部１５で記憶されているバス４の線路４０〜４ｎ−１に対応する前記遅延補正情報を参照し、バス４の線路４０〜４ｎ−１間の信号伝達時間のバラつきが吸収されるように、内部的に備える遅延回路（後述する）の構成を変更する。
【００２４】
図２は、本発明の実施形態に係る遅延時間調整回路の遅延制御の処理手順を示すフローチャートである。
以下、図１を参照し、図２示すフローチャートを用いて、本実施形態に係る遅延時間調整回路の遅延制御の処理手順を説明する。
（ステップＴ１）
まず、ステップＴ１では、信号処理装置１（本実施形態に係る遅延時間調整回路）は、システムの電源投入時、リセット時、若しくは予め定められたタイミングで、予め規定されたビット列から成る遅延時間測定コマンドを、遅延時間測定コマンド生成部１１から、コマンド伝達線路３１に対して送信する。メモリ装置２は、遅延時間測定コマンド検出部２１において前記コマンドを検出すると、遅延時間測定信号を受信するために待機する。
【００２５】
（ステップＴ２）
次に、ステップＴ２では、信号処理装置１は、遅延時間測定信号送信部１２から、予め定められたビット列から成る遅延時間測定信号を、全てのバス４の線路４０〜４ｎ−１に対して同時に送信する。このビット列送信と同時に、遅延時間演算部１４ではバス４の線路４０〜４ｎ−１毎に設けられたタイマ（カウンタ回路）を起動して遅延時間の測定を開始する。  
（ステップＴ３）
次に、ステップＴ３では、メモリ装置２の遅延時間測定信号受信部２３において、バス４の線路４０〜４ｎ−１毎に送信された遅延時間測定信号を、バス４の各線路長に応じたタイミングで受信する。その後、メモリ装置２内の各線路端に設けられた遅延時間測定信号送信部２２は、受信した線路に対して即座に遅延時間測定信号を応答する。
【００２６】
（ステップＴ４）
ステップＴ４では、各線路に設けられた遅延時間測定信号受信部１３は、バス４の線路４０〜４ｎ−１に対応したタイミングで遅延時間測定信号を受け取り、直ちに遅延時間演算部１４が備えるバス４の線路４０〜４ｎ−１毎に設けられた前記タイマ（カウンタ回路）を停止させる。  
（ステップＴ５）
ステップＴ５では、遅延時間演算部１４は、前記の全てのタイマ（カウンタ回路）が停止したタイミングで、各タイマ（カウンタ回路）のカウント値と、バス４の線路４０〜４ｎ−１間の遅延時間とを基に、遅延補正情報を計算する。
【００２７】
（ステップＴ６）
ステップＴ６では、遅延時間演算部１４は、上記計算結果を、遅延時間記憶部１５に格納する。
（ステップＴ７）
ステップＴ７では、遅延時間調整部１６は、遅延時間記憶部１５に格納されている遅延補正情報を参照し、バス４の線路４０〜４ｎ−１毎に内部に備えた遅延回路を調整する。これにより、バス４における配線遅延のバラつきが最小になるように設定される。
【００２８】
図３は、遅延時間調整部１６の回路構成を示す回路図である。
同図に示す遅延時間調整部１６の回路は、ｍ個の遅延バッファ（遅延バッファ１６１０〜１６１ｍ−１）と、セレクタ回路１６２と、を備えて構成される。
図３に示す遅延時間調整部１６の回路は、バス４の各線路（線路４０〜４ｎ−１）に接続される。なお、これらバス４の線路４０〜４ｎ−１の各々に接続されるｎ個の回路の集合が、遅延時間制御部１６を構成している。
信号処理装置１からの信号は、ｍ＋１種類の経路により、セレクタ回路１６２に届けられる。これら各経路の各々の信号は、セレクタ回路１６２の選択により、ｍ個の遅延バッファ（遅延バッファ１６１０〜１６１ｍ−１）のうち、０個〜ｍ個の遅延バッファを通過する。
【００２９】
前述の遅延時間測定コマンドが入力されると、遅延時間記憶部１５からバス４の各線路（線路４０〜４ｎ−１）の遅延補正情報が、セレクタ回路１６２に送出される。
この遅延補正情報は、この実施形態では、図３に示す回路中の通過すべき遅延バッファの個数を示すものとしている。
バス４の各線路毎に設けられた遅延時間調整部１６の前記回路は、この遅延補正情報に基づいて、セレクタ回路１６２に適切な経路を選択させることで、バス４の各線路の配線遅延差が最小になるように調整する。
【００３０】
図４は、遅延時間演算部１４の回路構成を示す回路図である。
同図に示す遅延時間演算部１４は、バス線路数（ここではｎ本とする）のカウンタ回路１４１０〜１４１ｎ−１と、遅延情報計算回路１４２と、を備えて構成される。
カウンタ回路１４１０〜１４１ｎ−１は、遅延時間測定信号送信部１２から測定開始信号が送出されると、各カウンタを同時に起動し、遅延時間測定信号受信部１３からの測定停止信号により、バス４の各線路（線路４０〜４ｎ−１）の線路長に対応したタイミングで、各カウンタを停止する。この全てのカウンタで、タイミング測定が終了すると、遅延情報計算回路１４２において各線路の遅延時間を計算し、遅延補正情報を求めて、遅延時間記憶部１５に送出する。
【００３１】
本実施形態では、前述のとおり、信号処理装置１からアクセス信号が送受信されるメモリ装置２との間を接続する複数の信号線路（線路４０〜４ｎ−１）を対象にして、該複数の信号線路各々の信号伝達に要する時間の遅延を調整する構成の遅延時間調整回路を開示したが、一般に、本発明に係る遅延時間調整回路は、任意の２つの情報処理装置間を接続する複数の信号線路を対象として、前記任意の２つの情報処理装置のいずれか一方に設置されて、その信号伝達に要する時間の遅延を調整する構成とすることが可能である。
【００３２】
なお、本発明に係る遅延時間調整回路の各構成要素の処理の少なくとも一部をコンピュータ制御により実行するものとし、かつ、上記処理を、図２のフローチャートで示した手順によりコンピュータに実行せしめるプログラムは、半導体メモリを始め、ＣＤ−ＲＯＭや磁気テープなどのコンピュータ読み取り可能な記録媒体に格納して配付してもよい。そして、少なくともマイクロコンピュータ、パーソナルコンピュータ、汎用コンピュータを範疇に含むコンピュータが、上記の記録媒体から上記プログラムを読み出して、実行するものとしてもよい。
【産業上の利用可能性】
【００３３】
本発明に係る遅延時間調整回路は、信号処理装置の構築に適用可能であり、特に、メモリ装置との間で信号を送受する信号処理装置における遅延時間調整回路の構築に好適に適用可能である。
【符号の説明】
【００３４】
１  信号処理装置（本発明に係る遅延時間調整回路）
２  メモリ装置
４  バス
１０  タイミング制御回路
１１  遅延時間測定コマンド生成部
１２  遅延時間測定信号送信部（信号処理装置側）
１３  遅延時間測定信号受信部（信号処理装置側）
１４  遅延時間演算部
１５  遅延時間記憶部  
１６  遅延時間調整部
２１  遅延時間測定コマンド検出部  
２２  遅延時間測定信号送信部（メモリ装置側）
２３  遅延時間測定信号受信部（メモリ側）
３１  コマンド伝達線路  
４０〜４ｎ−１  バス線路  
１４２  遅延情報計算回路  
１４１０〜１４１ｎ−１  遅延時間測定カウンタ
１６１０〜１６１ｍ−１  遅延バッファ
１６２  セレクタ回路
【図１】
2011003134.tif 000003
【図２】
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【図３】
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【図４】
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