(57)【要約】【課題】容量カップリングを介してワード線を昇圧する方式においてワード線の電圧を電源電圧に依存しない所望の電圧に昇圧することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、セルトランジスタに接続されるワード線と、ワード線に第１端が接続される第１のキャパシタと、第１のキャパシタの第２端に接続されるブーストドライバとを含み、ブーストドライバは、第１の電圧と第２の電圧との間に一定の電圧降下を生成する電圧降下回路と、第１のキャパシタの第２端の電圧を第２の電圧から第１の電圧に上昇させる昇圧駆動回路とを含むことを特徴とする。【選択図】図１
2011034658.tif 000002
【特許請求の範囲】
【請求項１】
セルトランジスタに接続されるワード線と、
前記ワード線に第１端が接続される第１のキャパシタと、
前記第１のキャパシタの第２端に接続されるブーストドライバと
を含み、前記ブーストドライバは、
第１の電圧と第２の電圧との間に一定の電圧降下を生成する電圧降下回路と、
前記第１のキャパシタの前記第２端の電圧を前記第２の電圧から前記第１の電圧に上昇させる昇圧駆動回路と、
を含むことを特徴とする半導体記憶装置。
【請求項２】
前記電圧降下回路は、第１の電源電圧と第２の電源電圧との間に配置されるダイオード接続されたトランジスタを含み、該ダイオード接続されたトランジスタにより前記一定の電圧降下を生成することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記電圧降下回路は、前記ダイオード接続されたトランジスタに直列に接続される第２のキャパシタを更に含むことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第２のキャパシタの電荷を放電するスイッチ回路を更に含むことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記電圧降下回路は、前記ダイオード接続されたトランジスタに直列に接続される抵抗を更に含むことを特徴とする請求項２記載の半導体記憶装置。
【請求項６】
前記電圧降下回路は、前記ダイオード接続されたトランジスタに並列に接続されるキャパシタを更に含むことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記昇圧駆動回路は、前記第１の電圧と前記第２の電圧との間に直列に接続されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとの間の接続点が前記キャパシタの前記第２端に接続されていることを特徴とする請求項１乃至５の何れか一項記載の半導体記憶装置。
【請求項８】
第１の電圧と第２の電圧との間に一定の電圧降下を生成し、
ワード線を所定の電圧に設定し、
前記ワード線を前記所定の電圧に設定した後に、前記ワード線に第１端が接続されるキャパシタの第２端の電圧を前記第２の電圧から前記第１の電圧に上昇させる
各段階を含むことを特徴とするワード線の昇圧方法。
【請求項９】
前記一定の電圧降下を生成する段階は、ダイオード接続されたトランジスタにより前記一定の電圧降下を生成することを特徴とする請求項８記載のワード線の昇圧方法。
【請求項１０】
メモリと、
前記メモリの格納内容に応じてデータ処理を行なう処理ユニットと
を含み、前記メモリは、
セルトランジスタに接続されるワード線と、
前記ワード線に第１端が接続される第１のキャパシタと、
前記第１のキャパシタの第２端に接続されるブーストドライバと
を含み、前記ブーストドライバは、
第１の電圧と第２の電圧との間に一定の電圧降下を生成する電圧降下回路と、
前記第１のキャパシタの前記第２端の電圧を前記第２の電圧から前記第１の電圧に上昇させる昇圧駆動回路と、
を含むことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に記憶装置に関し、詳しくは記憶装置のワード線の制御に関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置では、ローアドレスに応じてワード線を選択活性化することにより、選択したメモリセルにデータを書き込む。ＤＲＡＭの場合は、ワード線を活性化してセルトランジスタを導通させ、セルトランジスタを介してＨＩＧＨ又はＬＯＷの電圧を記録データとしてメモリキャパシタの一端に印加し、グランドであるもう一端との間にデータに応じた電荷を蓄える。ＦｅＲＡＭのデータ書き込み動作は、プレート電圧制御を除けば、ＤＲＡＭのデータ書き込み動作と略同様である。簡単には、ワード線を活性化してセルトランジスタを導通させ、セルトランジスタを介してビット線のデータをメモリセルに書き込み、データ書き込み後にワード線を非活性化してセルトランジスタを閉じる。但し、ＦｅＲＡＭにおいては、ＨＩＧＨ又はＬＯＷの電圧を強誘電体素子の一端に印加するだけでは、データは記録されない。ワード線選択と同時にプレート線を選択活性化することで、強誘電体セルに対するデータ書き込みを実行する。具体的には、情報を記録するために、強誘電体素子の一端にデータ電圧を印加しながら、強誘電体素子のもう一端に正のパルス電圧を印加する。このデータ書き込み時にＨＩＧＨ電圧を印加する側はプレートと呼ばれ、プレート電圧を制御するプレート線に接続されている。ワード線によるワード選択と同時に、活性化されたワード線に対応してプレート線を選択活性化することで、選択されたメモリセルに対するデータ書き込みが行なわれる。
【０００３】
ＦＲＡＭやＤＲＡＭのように、ワード線の選択活性化により導通させたセルトランジスタを介してデータ電圧をメモリセルに書き込むメモリ装置の場合、ワード線にはメモリセルに印加するＨＩＧＨ電圧よりも高い昇圧電圧を供給することが好ましい。これは、ワード線によりセルトランジスタのゲートに電圧を印加した場合、この印加電圧よりもトランジスタの閾値電圧Ｖｔｈ分低い電圧が、メモリセルのストレージノードに印加されるからである。即ち、電源電圧ＶＤＤでワード線を選択活性化する場合、データ電圧がＨＩＧＨでありＶＤＤであるとすると、ＶＤＤ−Ｖｔｈの電圧がメモリセルのストレージノードに印加されることになる。この結果、閾値電圧Ｖｔｈの影響によりデータ書込みレベルやデータ書込みスピードが低下することになり好ましくない。そのような閾値電圧Ｖｔｈの影響を無くすために、ワード線にはメモリセルに印加するＨＩＧＨ電圧よりも高い昇圧電圧を供給することが好ましい。
【０００４】
ワード線に昇圧電圧を印加する方式として、昇圧電圧生成回路で昇圧電圧を内部的に生成する方式と、ワード線をある電圧に設定してからキャパシタによる容量カップリングを介してワード線を当該電圧から更に高い電圧に昇圧する方式とがある。キャパシタによる容量カップリングを用いる方式は、単純な回路を用いて小さな回路規模且つ低消費電力で実現できるという利点がある。しかし容量カップリングによる単純な昇圧動作では、高精度な昇圧レベルの設定が困難である。特に、昇圧後の電圧は電源電圧に比例することになるので、変動により電源電圧が高くなった場合には、昇圧後の電圧が設計値以上の高い電圧となってしまう。その結果、セルトランジスタに過大なストレス電圧が印加され、セルトランジスタの寿命が短くなる等の問題が生じる。またクランプトランジスタ等を設けてワード線の電荷を抜くことによりワード線電圧を制御することも考えられるが、セルトランジスタのゲートに瞬間的にストレス電圧が印加されることは避けられない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３５３８７９号公報
【特許文献２】特開平１１−３０８８５５号公報
【非特許文献】
【０００６】
【非特許文献１】伊藤清男著，「アドバンストエレクトロニクスシリーズＩ−９  超ＬＳＩメモリ」，培風館，１９９４年１１月，ｐｐ．３１０−３１５
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上を鑑みると、容量カップリングを介してワード線を昇圧する方式においてワード線の電圧を電源電圧に依存しない所望の電圧分昇圧することができる半導体記憶装置が望まれる。
【課題を解決するための手段】
【０００８】
半導体記憶装置は、セルトランジスタに接続されるワード線と、前記ワード線に第１端が接続される第１のキャパシタと、前記第１のキャパシタの第２端に接続されるブーストドライバとを含み、前記ブーストドライバは、第１の電圧と第２の電圧との間に一定の電圧降下を生成する電圧降下回路と、前記第１のキャパシタの前記第２端の電圧を前記第２の電圧から前記第１の電圧に上昇させる昇圧駆動回路とを含むことを特徴とする。
【０００９】
ワード線の昇圧方法は、第１の電圧と第２の電圧との間に一定の電圧降下を生成し、ワード線を所定の電圧に設定し、前記ワード線を前記所定の電圧に設定した後に、前記ワード線に第１端が接続されるキャパシタの第２端の電圧を前記第２の電圧から前記第１の電圧に上昇させる各段階を含むことを特徴とする。
【００１０】
システムは、メモリと、前記メモリの格納内容に応じてデータ処理を行なう処理ユニットとを含み、前記メモリは、セルトランジスタに接続されるワード線と、前記ワード線に第１端が接続される第１のキャパシタと、前記第１のキャパシタの第２端に接続されるブーストドライバとを含み、前記ブーストドライバは、第１の電圧と第２の電圧との間に一定の電圧降下を生成する電圧降下回路と、前記第１のキャパシタの前記第２端の電圧を前記第２の電圧から前記第１の電圧に上昇させる昇圧駆動回路とを含むことを特徴とする。
【発明の効果】
【００１１】
本願開示の少なくとも１つの実施例によれば、容量カップリングを介してワード線を昇圧する方式において、第１の電圧と第２の電圧との間に電源電圧に依存しない一定の電圧降下を生成し、容量カップリングの一端を第２の電圧から第１の電圧に上昇させる。これにより、ワード線の電圧を電源電圧に依存しない所望の電圧分昇圧することができる。
【図面の簡単な説明】
【００１２】
【図１】ワード線を昇圧電圧に設定するブーストドライバの構成の一例を示す図である。
【図２】図１のブーストドライバによる昇圧動作を示す波形図である。
【図３】半導体記憶装置の構成の一例を示す図である。
【図４】図３に示す半導体記憶装置のワードドライバの回路構成の一例を示す図である。
【図５】図４のワードドライバの動作を示す波形図である。
【図６】各種制御信号を生成する回路の構成の一例を示す図である。
【図７】各種制御信号を生成する回路の構成の別の一例を示す図である。
【図８】ブーストドライバの構成の別の一例を示す図である。
【図９】図８のブーストドライバによる昇圧動作を示す波形図である。
【図１０】ブーストドライバの構成の別の一例を示す図である。
【図１１】図１０のブーストドライバによる昇圧動作を示す波形図である。
【図１２】ブーストドライバの構成の別の一例を示す図である。
【図１３】図１３のブーストドライバによる昇圧動作を示す波形図である。
【図１４】システム構成の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１４】
図１は、ワード線を昇圧電圧に設定するブーストドライバの構成の一例を示す図である。図１において、ワードドライブ信号ＷＬＤＲＶがアサートされると、これに応答して駆動回路１１がワード線１０を所定の電圧（例えば電源電圧ＶＤＤ）に活性化する。図１では一本のワード線１０のみが示されるが、実際には複数のワード線が設けられており、ワード線の活性化は選択されたワード線に対してのみ行なわれる。後述するように、ワード線１０は、セルトランジスタのゲートに接続されており、ワード線１０が選択活性化されることでセルトランジスタが導通して、データがメモリセルに書き込まれる。
【００１５】
ブーストキャパシタ１２の第１端がワード線１０に接続され、第２端がブーストドライバ１３に接続される。ワード線１０が例えば電源電圧ＶＤＤに設定された後に、インバータ１４に入力されるブースト信号ＷＬＢＯＯＳＴがＨＩＧＨにアサートされると、これに応答して、ブーストドライバ１３がブーストキャパシタ１２の第２端の電圧を上昇させる。これにより、容量カップリングを介してブーストキャパシタ１２の第１端の電圧が上昇し、ワード線１０が電源電圧ＶＤＤから更に高い電圧に上昇する昇圧動作が実現される。
【００１６】
ブーストドライバ１３は、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、及び電圧降下回路１８を含む。電圧降下回路１８は、第１の電圧Ｖ１と第２の電圧Ｖ２との間に一定の電圧降下を生成する。ここで一定の電圧降下とは、電源電圧に依存しない量の電圧降下であり、電源電圧が変動しても一定量に保たれるような電圧降下のことである。但し電圧降下量はプロセス変動等に依存してよく、例えばトランジスタの閾値電圧分の電圧降下を上記の一定の電圧降下として用いてよい。
【００１７】
ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７は第１の電圧Ｖ１と第２の電圧Ｖ２との間に直列に接続され、両トランジスタの間の接続点がブーストキャパシタ１２の第２端に接続されている。ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７は、ブーストキャパシタ１２の第２端を駆動信号ｂｓｔｄｒｖにより駆動する駆動回路であり、昇圧動作時にブーストキャパシタ１２の第２端の電圧を第２の電圧Ｖ２から第１の電圧Ｖ１に上昇させる。
【００１８】
図２は、図１のブーストドライバによる昇圧動作を示す波形図である。（ａ）にはワード線１０の電圧変化が示され、（ｂ）にはブースト信号ＷＬＢＯＯＳＴの電圧変化が示され、（ｃ）には駆動信号ｂｓｔｄｒｖの電圧変化が示される。まずワード線１０が駆動回路１１により電源電圧ＶＤＤに設定される。この時、ブースト信号ＷＬＢＯＯＳＴはＬＯＷ（例えばグランド電圧ＧＮＤ）にネゲートされている状態であり、図１のＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７がそれぞれ非導通及び導通となっている。従って、駆動信号ｂｓｔｄｒｖの電圧（ブーストキャパシタ１２の第２端の電圧）は、第２の電圧Ｖ２に等しい。その後、ブースト信号ＷＬＢＯＯＳＴがＨＩＧＨ（電源電圧ＶＤＤ）にアサートされると、図１のＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７がそれぞれ導通及び非導通となる。その結果、駆動信号ｂｓｔｄｒｖの電圧（ブーストキャパシタ１２の第２端の電圧）は第２の電圧Ｖ２から第１の電圧Ｖ１に上昇する。駆動信号ｂｓｔｄｒｖがΔＶｂ（＝Ｖ１−Ｖ２）だけ電圧上昇すると、ブーストキャパシタ１２を介した容量カップリングにより、ワード線１０の電圧がＶＤＤからΔＶｗだけ上昇する。
【００１９】
ワード線１０の容量をＣｗｌ、ブーストキャパシタ１２の容量をＣｂｏｏｓｔとすると、ワード線１０の昇圧分ΔＶｗは、以下のように表わされる。
【００２０】
ΔＶｗ＝ΔＶｂ・Ｃｂｏｏｓｔ／（Ｃｗｌ＋Ｃｂｏｏｓｔ）
ここでセルトランジスタの閾値電圧をＶｔｈとすると、ワード線１０の適切な昇圧後の電圧はＶＤＤ＋Ｖｔｈであり、適切な昇圧分の電圧ΔＶｗはＶｔｈである。従って、以下の関係が成り立つ。
【００２１】
ΔＶｂ＝Ｖｔｈ・（Ｃｗｌ＋Ｃｂｏｏｓｔ）／Ｃｂｏｏｓｔ
例えば、ブーストキャパシタ１２の容量Ｃｂｏｏｓｔをワード線１０の容量Ｃｗｌに等しく設定した場合には、ΔＶｂ＝２Ｖｔｈとなる。即ち、電圧降下回路１８により電圧Ｖ１から２Ｖｔｈ電圧降下した電圧Ｖ２を生成すれば、ワード線１０の昇圧分の電圧は適切な値Ｖｔｈとなる。また例えば、ブーストキャパシタ１２の容量Ｃｂｏｏｓｔをワード線１０の容量Ｃｗｌの１／２に等しく設定した場合には、ΔＶｂ＝３Ｖｔｈとなる。即ち、電圧降下回路１８により電圧Ｖ１から３Ｖｔｈ電圧降下した電圧Ｖ２を生成すれば、ワード線１０の昇圧分の電圧は適切な値Ｖｔｈとなる。ワード線１０の容量は、ワード線１０に接続される複数のセルトランジスタのゲート容量の和に略等しいので、これを考慮してブーストキャパシタ１２の容量Ｃｂｏｏｓｔを設計すればよい。
【００２２】
図３は、半導体記憶装置の構成の一例を示す図である。図３の半導体記憶装置は、クロックバッファ２１、アドレスバッファ２２、ＷＥバッファ２３、Ｉ／Ｏバッファ２４、ローデコーダ２５、コラムデコーダ２６、ワードドライバ２７、センスアンプ２８、及びメモリセルアレイ２９を含む。メモリセルアレイ２９には、複数のメモリセルが縦横に配置され、各メモリセルに対して１ビットのデータを読み書きするためのアドレス指定やデータ伝送等のための回路や配線が設けられている。ＦＲＡＭの場合であれば、強誘電体が各メモリセルのメモリ素子であり、ＤＲＡＭの場合であれば、キャパシタが各メモリセルのメモリ素子である。各メモリセルは、ワード線によりオン・オフが制御されるセルトランジスタを介してビット線に接続され、このビット線がセンスアンプ２８に接続されている。センスアンプ２８は、メモリセルからビット線上に読み出されるデータを増幅することによりデータを検出する。
【００２３】
クロックバッファ２１は、外部からクロック信号ＣＫを受け取り種々の内部制御信号を生成することにより、半導体記憶装置の各部の動作及びそのタイミングを制御する。クロックバッファ２１は、外部からコントロール信号を受け取るコントロール信号バッファやコマンドデコーダ等の回路群も含み、コントロール信号で示されるコマンドを解釈し、クロック信号に基づいたタイミングで上記の内部制御信号を生成する。即ちクロックバッファ２１が、内部制御用のクロック信号やタイミング信号を半導体記憶装置の各ユニットに供給し、各ユニットが適切なタイミングで動作することによって、半導体記憶装置のデータ書き込み・データ読み出し動作が実現される。
【００２４】
アドレスバッファ２２は、外部からアドレス信号ＡＤＤを受け取り、適当なタイミングでローアドレスをローデコーダ１４に供給するとともに、コラムアドレスをコラムデコーダ２６に供給する。ＷＥバッファ２３は、外部から供給される書込み信号ＷＥに応じてＩ／Ｏコントロール信号を生成し、生成したＩ／Ｏコントロール信号をＩ／Ｏバッファ２４に供給する。Ｉ／Ｏバッファ２４は、Ｉ／Ｏコントロール信号に応じて動作し、書込み動作時には、外部から書き込まれるデータをメモリセルアレイ２９に適切なタイミングで供給する。また読出し動作時には、Ｉ／Ｏバッファ２４は、メモリセルアレイ２９から読み出されるデータを適切なタイミングで外部に出力する。
【００２５】
ローデコーダ２５は、アドレスバッファ２２から供給されたローアドレスをデコードし、ローアドレスに対応するワード線を選択するためのワード線選択信号ＷＬＳＥＬを出力する。ワードドライバ２７は、クロックバッファ２１から供給されるワードドライブ信号ＷＬＤＲＶに応じたタイミングで、ワード線選択信号ＷＬＳＥＬが示すワード線を選択的に活性化する。活性化ワード線に接続されるセルトランジスタが導通され、選択されたワードアドレスのメモリセルに対するデータ書き込み動作又はデータ読み出し動作が実行される。なおＦＲＡＭの場合であれば、ワードドライバ２７にはプレートドライバも含まれており、ローアドレスに対応するプレート線を選択的に活性化する。
【００２６】
ＤＲＡＭの場合であれば、ＨＩＧＨ又はＬＯＷのデータ電圧をメモリセルキャパシタに保存することでデ―タ書込みが行なわれる。ＦＲＡＭの場合であれば、ＨＩＧＨ又はＬＯＷのデータ電圧を強誘電体素子の一端に印加しながら、プレート線に接続される他端にＨＩＧＨ電圧を印加することでデータ書き込みが行なわれる。
【００２７】
コラムデコーダ２６は、アドレスバッファ２２から供給されたコラムアドレスをデコードし、コラムアドレスに対応するコラム線を活性化する。これによって対応するコラムトランジスタが導通され、センスアンプ２８の対応するセンスアンプとＩ／Ｏバッファ２４とが接続される。
【００２８】
読み出し動作の場合、活性化されたワード線に接続されるメモリセルからビット線にデータが読み出され、センスアンプ２８によってビット線のデータが増幅される。活性化されたコラム線に対応するセンスアンプから増幅されたデータが読み出され、Ｉ／Ｏバッファ２４に供給される。Ｉ／Ｏバッファ２４に供給された読出しデータは、出力データＤＯＵＴとして出力される。書き込み動作の場合は、読み出し動作の場合と逆に、Ｉ／Ｏバッファ２４に入力された書込みデータＤＩＮが、活性化されたコラム線で選択されるセンスアンプに供給される。ワード線が活性化されると、活性化されたワード線に接続されるメモリセルに、センスアンプからビット線を介してデータが書き込まれる。
【００２９】
図４は、図３に示す半導体記憶装置のワードドライバの回路構成の一例を示す図である。図４において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図４に示すワードドライバは、駆動回路１１、ブーストキャパシタ１２、インバータ１４、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、電圧降下回路１８、及びリセットトランジスタ３４を含む。電圧降下回路１８は、ＮＭＯＳトランジスタ３１及び３２とキャパシタ３３を含む。ＮＭＯＳトランジスタ３１及び３２の各々は、そのドレイン端がゲート端に接続されるダイオード接続となっている。ＮＭＯＳトランジスタ３１及び３２は、電源電圧ＶＤＤとグランド電圧との間に直列に配置され、キャパシタ３３は、ＮＭＯＳトランジスタ３１及び３２に直列に接続されている。電圧降下回路１８は、電源電圧ＶＤＤからＮＭＯＳトランジスタ２つ分の閾値電圧に等しい２Ｖｔｈだけ降下した電圧ＶＢを生成する。リセットトランジスタ３４は、リセット信号ＢＳＴＲＳＴがＨＩＧＨにアサートされると導通する。
【００３０】
駆動回路１１は各ワード線毎に設けられ、対応するワード線選択信号ＷＬＳＥＬがアサートされ、且つワードドライブ信号ＷＬＤＲＶがアサートされると、対応するワード線１０を活性化する。駆動回路１１は、例えば、電源電圧ＶＤＤとグランド電圧との間を直列に接続するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、これらＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の接続点がワード線１０に接続される構成であってよい。ワードドライブ信号ＷＬＤＲＶをインバータにより反転し、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートに印加すればよい。ワード線選択信号ＷＬＳＥＬは、例えば、駆動回路１１への電源電圧供給・停止を制御することにより、駆動回路１１の動作・停止を制御すればよい。また駆動回路１１は、ワードドライブ信号ＷＬＤＲＶがＬＯＷになると、ワード線１０をＬＯＷ（グランド電圧）に設定する構成であってよい。
【００３１】
駆動回路１１により駆動されるワード線１０は、メモリセルアレイ２９のセルトランジスタ３６−１及び３６−２のゲートに接続される。図示の都合上２つのセルトランジスタのみが示されるが、ワード線１０には２つ以上の所望の個数のセルトランジスタが接続されていてよい。セルトランジスタ３６−１のチャネルの一端はビット線３５−１に接続され、チャネルの他端はメモリセル３７−１の一端に接続される。メモリセル３７−１の他端は配線３８に接続される。同様に、セルトランジスタ３６−２のチャネルの一端はビット線３５−２に接続され、チャネルの他端はメモリセル３７−２の一端に接続される。メモリセル３７−２の他端は配線３８に接続される。ＤＲＡＭの場合、メモリセル３７−１及び３７−２はキャパシタであり、配線３８は固定の電圧（例えばグランド電圧）に設定される。ＦＲＡＭの場合、メモリセル３７−１及び３７−２は強誘電体素子であり、配線３８は電圧制御可能なプレート線である。
【００３２】
図５は、図４のワードドライバの動作を示す波形図である。初期状態において、（ｆ）に示す電圧降下回路１８の生成電圧ＶＢは、ＶＤＤから２Ｖｔｈ降下した電圧となっている。また（ｄ）に示すようにブースト信号ＷＬＢＯＯＳＴはＬＯＷであり、図４に示すＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７はそれぞれ非導通及び導通となっている。従って、初期状態において駆動信号ｂｓｔｄｒｖは、電圧ＶＢに等しい状態となっている。
【００３３】
その後、（ａ）に示すワード線選択信号ＷＬＳＥＬがＨＩＧＨになり、更に（ｂ）に示すワードドライブ信号ＷＬＤＲＶがＨＩＧＨになる。これにより（ｃ）に示すようにワード線１０の電圧が所定の電圧（ＶＤＤ）に活性化される。このとき、ブーストキャパシタ１２に電荷が蓄積され、ブーストキャパシタ１２の両端の電圧差はＶＤＤ−ＶＢ＝２Ｖｔｈとなる。なお厳密には、キャパシタ３３にもワード線１０からブーストキャパシタ１２を介して電流が流れ込むので、キャパシタ３３の電圧がＶＢから若干上昇し、ブーストキャパシタ１２の両端の電圧差は２Ｖｔｈよりも若干小さくなってしまう。しかしながら、キャパシタ３３の容量をブーストキャパシタ１２の容量よりも十分に大きくしておけば、ＶＢが上昇する電圧変化は無視することができる。なおキャパシタ３３の代りに抵抗素子を用いれば、電圧降下回路１８は、電圧ＶＢをＶＤＤから２Ｖｔｈ降下した電圧に保持するように作用する。但しこの場合、常に消費電流が流れるという問題がある。
【００３４】
その後、（ｄ）に示すブースト信号ＷＬＢＯＯＳＴがＨＩＧＨにアサートされると、図４に示すＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７はそれぞれ導通及び非導通となる。これにより、（ｅ）に示す駆動信号ｂｓｔｄｒｖが電圧ＶＢから電圧ＶＤＤに２Ｖｔｈ上昇する。この時既に、（ａ）に示すワード線選択信号ＷＬＳＥＬはＬＯＷにネゲートされており、ワード線１０は電源電圧から遮断されて浮遊状態となっている。ブーストキャパシタ１２の一端が電圧ＶＢから電圧ＶＤＤに２Ｖｔｈ上昇することにより、ブーストキャパシタ１２の他端に接続されているワード線１０は、電圧ＶＤＤからＶＤＤ＋２Ｖｔｈ・Ｃｂｏｏｓｔ／（Ｃｗｌ＋Ｃｂｏｏｓｔ）に上昇する。従って、ブーストキャパシタ１２の容量Ｃｂｏｏｓｔをワード線１０の容量Ｃｗｌに等しく設定した場合、ワード線１０の電圧上昇分は適切な値Ｖｔｈとなる。
【００３５】
ワード線１０の昇圧電圧がＶＤＤ＋Ｖｔｈとなることで、図４に示すセルトランジスタ３６−１及び３６−２が導通する。セルトランジスタ３６−１及び３６−２のゲート電圧が昇圧されていることにより、ビット線３５−１及び３５−２のデータ電圧がＶＤＤの場合、データ電圧ＶＤＤを降下させることなくメモリセル３７−１及び３７−２に書き込むことができる。
【００３６】
その後、図５（ｂ）に示すようにワードドライブ信号ＷＬＤＲＶをＬＯＷにネゲートし、ワード線１０をＬＯＷに非活性化する。このとき、ブーストキャパシタ１２に電荷が蓄積され、ブーストキャパシタ１２の両端の電圧差はＶＤＤとなる。その後、（ｄ）に示すブースト信号ＷＬＢＯＯＳＴがＬＯＷにネゲートされると、図４に示すＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７はそれぞれ非導通及び導通となる。これにより、駆動信号ｂｓｔｄｒｖとキャパシタ３３の電圧ＶＢとが接続され、（ｅ）に示す駆動信号ｂｓｔｄｒｖが電圧ＶＤＤから下降するとともに、（ｆ）に示すキャパシタ３３の電圧ＶＢが上昇する。最後に（ｇ）に示すリセット信号ＢＳＴＲＳＴがＨＩＧＨになることで、図４に示すリセットトランジスタ３４が導通し、電圧ＶＢをグランド電圧に接続してリセットする。リセット信号ＢＳＴＲＳＴがＬＯＷに戻ると、キャパシタ３３には再度電荷が蓄積され、電圧ＶＢはＶＤＤ−２Ｖｔｈのレベルに戻る。
【００３７】
図６は、各種制御信号を生成する回路の構成の一例を示す図である。図６には、図３に示すクロックバッファ２１が示される。クロックバッファ２１は、縦続接続され遅延素子列を構成する複数の遅延素子４１を含む。入力端の遅延素子４１にクロック信号ＣＫのクロックパルスが入力されると、遅延素子列をクロックパルスが伝搬していく。例えば矢印４２の位置で遅延素子列から取り出したクロックパルスでフリップフロップをセットし、矢印４４の位置で遅延素子列から取り出したクロックパルスでフリップフロップをリセットすると、ワードドライブ信号ＷＬＤＲＶを生成することができる。また矢印４３の位置で遅延素子列から取り出したクロックパルスでフリップフロップをセットし、矢印４５の位置で遅延素子列から取り出したクロックパルスでフリップフロップをリセットすると、ワードブースト信号ＷＬＢＯＯＳＴを生成することができる。また矢印４６の位置で遅延素子列から取り出したクロックパルスでフリップフロップをセットし、矢印４７の位置で遅延素子列から取り出したクロックパルスでフリップフロップをリセットすると、リセット信号ＢＳＴＲＳＴを生成することができる。なお遅延素子列を伝搬させるクロックパルスとしては、クロック信号ＣＫを構成するパルス列から選択又は生成した所望のパルス（例えば読出しコマンドや書込みコマンドの入力タイミングに応じて選択又は生成したアクセス動作の開始を示すパルス）とすればよい。
【００３８】
図７は、各種制御信号を生成する回路の構成の別の一例を示す図である。図７に示す回路が、図３に示すクロックバッファ２１に含まれてよい。図７に示す回路は、遅延回路５１及び５２、ＮＡＮＤ回路５３、インバータ５４及び５５、及びＮＯＲ回路５６を含む。遅延回路５１、ＮＡＮＤ回路５３、及びインバータ５４で構成される回路部分が、ワードドライブ信号ＷＬＤＲＶを所定時間遅延させた信号とワードドライブ信号ＷＬＤＲＶとのＡＮＤ論理をとることにより、ブースト信号ＷＬＢＯＯＳＴを生成する。また遅延回路５２、インバータ５５、及びＮＯＲ回路５６で構成される回路部分が、ブースト信号ＷＬＢＯＯＳＴを遅延且つ反転させた信号とブースト信号ＷＬＢＯＯＳＴとのＮＯＲ論理をとることにより、リセット信号ＢＳＴＲＳＴを生成する。なお基となるワードドライブ信号ＷＬＤＲＶについては、アクセス動作の開始を示すパルスを所定時間遅延させたパルスでフリップフロップをセットし、その後更に遅延させたパルスでフリップフロップをリセットさせる等して生成すればよい。
【００３９】
図８は、ブーストドライバの構成の別の一例を示す図である。図８に示すブーストドライバは、ＮＭＯＳトランジスタ６１乃至６３、抵抗素子６４、キャパシタ６５、インバータ６６、ＰＭＯＳトランジスタ６７、及びＮＭＯＳトランジスタ６８を含む。ＮＭＯＳトランジスタ６１乃至６３、抵抗素子６４、及びキャパシタ６５が電圧降下回路を構成する。即ち、電圧降下回路は、ダイオード接続されたＮＭＯＳトランジスタ６１乃至６３に直列に接続される抵抗素子６４を含み、またダイオード接続されたＮＭＯＳトランジスタ６１乃至６３に並列に接続されるキャパシタ６５を含む。電圧降下回路は、抵抗素子６４とＮＭＯＳトランジスタ６１との間の接続点に現れる第１の電圧と第２の電圧（グランド電圧）との間に一定の電圧降下を生成する。ＰＭＯＳトランジスタ６７及びＮＭＯＳトランジスタ６８は第１の電圧と第２の電圧との間に直列に接続され、両トランジスタの間の接続点に駆動信号ｂｓｔｄｒｖを生成する。ＰＭＯＳトランジスタ６７及びＮＭＯＳトランジスタ６８は、昇圧動作時に駆動信号ｂｓｔｄｒｖを第２の電圧から第１の電圧に上昇させる。これにより、図１に示すブーストドライバの場合と同様に昇圧動作を実行する。
【００４０】
図９は、図８のブーストドライバによる昇圧動作を示す波形図である。（ａ）に示すようにブースト信号ＷＬＢＯＯＳＴがグランド電圧から電源電圧ＶＤＤに変化すると、それに応答して、駆動信号ｂｓｔｄｒｖがグランド電圧から３Ｖｔｈに上昇する。ここでＶｔｈはＮＭＯＳトランジスタ６１乃至６３の各々の閾値電圧であり、図８に示すダイオード接続したＮＭＯＳトランジスタ６１乃至６３の直列接続により３Ｖｔｈの電圧降下を生成している。
【００４１】
なお図８のキャパシタ６５は電圧安定化による迅速な昇圧動作のために設けられるものであり、キャパシタ６５が設けられていなくとも緩やかな昇圧動作であれば実現できる。図８の構成では抵抗素子６４を介して常時消費電流が流れてしまうので、消費電流を小さくするためには、抵抗素子６４の抵抗値が大きいことが望ましい。しかし抵抗値が大きいと、昇圧動作時に抵抗素子６４を流れる電流が小さくなり、昇圧に時間がかかることになる。キャパシタ６５を設ければ、キャパシタ６５から昇圧動作時の電流を供給して、昇圧動作を迅速に行なうことが可能となる。
【００４２】
図１０は、ブーストドライバの構成の別の一例を示す図である。図１０に示すブーストドライバは、抵抗素子７０、ＮＭＯＳトランジスタ７１乃至７４、キャパシタ７５及び７６、インバータ７７、ＰＭＯＳトランジスタ７８、及びＮＭＯＳトランジスタ７９を含む。抵抗素子７０、ＮＭＯＳトランジスタ７１乃至７４、キャパシタ７５及び７６が電圧降下回路を構成する。電圧降下回路は、ダイオード接続されたＮＭＯＳトランジスタ７１乃至７４に直列に接続される抵抗素子７０を含む。電圧降下回路は、抵抗素子７０とＮＭＯＳトランジスタ７１との間の接続点に現れる第１の電圧とＮＭＯＳトランジスタ７３及び７４の間の接続点に現れる第２の電圧との間に一定の電圧降下を生成する。ＰＭＯＳトランジスタ７８及びＮＭＯＳトランジスタ７９は第１の電圧と第２の電圧との間に直列に接続され、両トランジスタの間の接続点に駆動信号ｂｓｔｄｒｖを生成する。ＰＭＯＳトランジスタ７８及びＮＭＯＳトランジスタ７９は、昇圧動作時に駆動信号ｂｓｔｄｒｖを第２の電圧から第１の電圧に上昇させる。これにより、図１に示すブーストドライバの場合と同様に昇圧動作を実行する。
【００４３】
図１１は、図１０のブーストドライバによる昇圧動作を示す波形図である。（ａ）に示すようにブースト信号ＷＬＢＯＯＳＴがグランド電圧から電源電圧ＶＤＤに変化すると、それに応答して、駆動信号ｂｓｔｄｒｖがＶｔｈから４Ｖｔｈまで３Ｖｔｈ上昇する。ここでＶｔｈはＮＭＯＳトランジスタ７１乃至７４の各々の閾値電圧であり、図１０に示すダイオード接続したＮＭＯＳトランジスタ７１乃至７３の直列接続により３Ｖｔｈの電圧降下を生成している。
【００４４】
図１２は、ブーストドライバの構成の別の一例を示す図である。図１２に示すブーストドライバは、ＮＭＯＳトランジスタ８０乃至８３、キャパシタ８４及び８５、インバータ８７、ＰＭＯＳトランジスタ８８、及びＮＭＯＳトランジスタ８９を含む。ＮＭＯＳトランジスタ８０乃至８３及びキャパシタ８４及び８５が電圧降下回路を構成する。電圧降下回路は、ダイオード接続されたＮＭＯＳトランジスタ８０乃至８３に直列に接続されるキャパシタ８４を含む。またダイオード接続されたＮＭＯＳトランジスタ８１乃至８３に並列に接続されるキャパシタ８５を含む。電圧降下回路は、ＮＭＯＳトランジスタ８０及び８１の間の接続点に現れる第１の電圧とＮＭＯＳトランジスタ８３及びキャパシタ８４の間の接続点に現れる第２の電圧との間に一定の電圧降下を生成する。ＰＭＯＳトランジスタ８８及びＮＭＯＳトランジスタ８９は第１の電圧と第２の電圧との間に直列に接続され、両トランジスタの間の接続点に駆動信号ｂｓｔｄｒｖを生成する。ＰＭＯＳトランジスタ８８及びＮＭＯＳトランジスタ８９は、昇圧動作時に駆動信号ｂｓｔｄｒｖを第２の電圧から第１の電圧に上昇させる。これにより、図１に示すブーストドライバの場合と同様に昇圧動作を実行する。
【００４５】
図１３は、図１２のブーストドライバによる昇圧動作を示す波形図である。（ａ）に示すようにブースト信号ＷＬＢＯＯＳＴがグランド電圧から電源電圧ＶＤＤに変化すると、それに応答して、駆動信号ｂｓｔｄｒｖがＶＤＤ−４ＶｔｈからＶＤＤ−Ｖｔｈまで３Ｖｔｈ上昇する。ここでＶｔｈはＮＭＯＳトランジスタ８０乃至８３の各々の閾値電圧であり、図１２に示すダイオード接続したＮＭＯＳトランジスタ８１乃至８３の直列接続により３Ｖｔｈの電圧降下を生成している。
【００４６】
図１４は、システム構成の一例を示す図である。図１４に示すシステムは、ＣＰＵ（Central Processing Unit）１００、マスクＲＯＭ１０１、ＦＲＡＭインターフェース１０２、ＳＲＡＭ（Static Random Access Memory）１０３、ロジック回路１０４、及びＦＲＡＭ１０５を含む。ＦＲＡＭ１０５が例えば図３に示した半導体記憶装置に相当する。ＦＲＡＭ１０５の代りにＤＲＡＭを用いてもよい。ＣＰＵ１００は、ＦＲＡＭ１０５の格納内容に応じてデータ処理を行なう処理ユニットである。即ち、ＦＲＡＭ１０５に格納されるデータやプログラムに応じてＣＰＵ１００が動作し、所望の処理を実行する。ＣＰＵ１００による処理結果はＦＲＡＭ１０５に格納されてよい。ＳＲＡＭ１０３は小容量且つ高速アクセス可能なメモリとして機能する。またマスクＲＯＭ１０１は、ＣＰＵ１００が実行する基本プログラムやシステム設定等を格納する。ロジック回路１０４は、ＣＰＵ１００の制御の下で動作し、所望のロジック処理を実行することにより、システムに要求される所望の動作（例えば通信動作等）を実現する。
【００４７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００４８】
１０  ワード線
１１  駆動回路
１２  ブーストキャパシタ
１３  ブーストドライバ
１４  インバータ
１６  ＰＭＯＳトランジスタ
１７  ＮＭＯＳトランジスタ
１８  電圧降下回路
【図１】
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【図２】
2011034658.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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