(57)【要約】【課題】部品点数を削減しつつ、精度良く過電流を検出可能な過電流検出回路を提供する。【解決手段】過電流検出回路は、負荷に流れる電流を制御する制御トランジスタに生じる過電流を検出する過電流検出回路であって、バイアス電流を生成するバイアス電流生成回路と、トランジスタとを含み、前記バイアス電流及び前記トランジスタのオン抵抗に基づく基準電圧を出力する基準電圧回路と、前記制御トランジスタがオンした際に前記制御トランジスタの入力電極と出力電極との間に生じる電圧に基づいて定まる検出電圧と、前記基準電圧とを比較し、前記制御トランジスタに流れる電流が所定の電流値を超えるか否かを検出する検出回路と、を備え、前記制御トランジスタと前記トランジスタとは同一の集積回路に形成される。【選択図】図１
2011030360.tif 000002
【特許請求の範囲】
【請求項１】
負荷に流れる電流を制御する制御トランジスタに生じる過電流を検出する過電流検出回路であって、
バイアス電流を生成するバイアス電流生成回路と、トランジスタとを含み、前記バイアス電流及び前記トランジスタのオン抵抗に基づく基準電圧を出力する基準電圧回路と、
前記制御トランジスタがオンした際に前記制御トランジスタの入力電極と出力電極との間に生じる電圧に基づいて定まる検出電圧と、前記基準電圧とを比較し、前記制御トランジスタに流れる電流が所定の電流値を超えるか否かを検出する検出回路と、
を備え、
前記制御トランジスタと前記トランジスタとは同一の集積回路に形成されてなること、
を特徴とする過電流検出回路。
【請求項２】
請求項１に記載の過電流検出回路であって、
前記トランジスタは、前記制御トランジスタと同一の種類のトランジスタであること、を特徴とする過電流検出回路。
【請求項３】
請求項１または請求項２に記載の過電流検出回路であって、
前記基準電圧回路は、前記バイアス電流を調整するバイアス電流調整回路を更に含むこと、
を特徴とする過電流検出回路。
【請求項４】
請求項３に記載の過電流検出回路であって、
前記バイアス電流調整回路は、
電極間の状態が短絡状態または開放状態のうちの一方の状態となると前記バイアス電流を増加させ、前記電極間の状態が他方の状態となると前記バイアス電流を減少させるトリミング素子を含むこと、
を特徴とする過電流検出回路。
【請求項５】
請求項４に記載の過電流検出回路であって、
前記バイアス電流回路は、
前記バイアス電流の電流値を変更するための複数の定電流回路を含み、
前記バイアス電流調整回路は、
前記複数の定電流回路の夫々に直列接続される複数の前記トリミング素子を含むこと、
を特徴とする過電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流検出回路に関する。
【背景技術】
【０００２】
一般に負荷駆動回路においては、負荷や、負荷の電流を制御するトランジスタに過電流が生じているか否かを検出する過電流検出回路が設けられている（例えば、特許文献１参照）。図６は、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成するためのスイッチング電源回路２００の一例である。
【０００３】
駆動回路３００は、コンパレータ３０４からの比較信号Ｖｃがローレベル（以下、Ｌレベル）の場合、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ１に一致するようにＰＭＯＳトランジスタ３０１を駆動する。また、駆動回路３００は、比較信号Ｖｃがハイレベル（以下、Ｈレベル）の場合、ＰＭＯＳトランジスタ３０１の駆動を停止する。
【０００４】
電圧検出回路３０２は、電流検出するための高精度の抵抗４００と、ＰＭＯＳトランジスタ３０１とが接続されたノードの電圧Ｖｒを検出してコンパレータ３０４に出力する。電圧検出回路３０２は、ＰＭＯＳトランジスタ３０１がオフしている際には、電圧Ｖｉｎを電圧Ｖｒとして出力する。一方、電圧検出回路３０２は、ＰＭＯＳトランジスタ３０１がオンすると、入力電圧Ｖｉｎと、抵抗４００の抵抗値Ｒと、及びＰＭＯＳトランジスタ３０１に流れる出力電流Ｉｏｕｔと、に基づいて定まる電圧Ｖｒ＝Ｖｉｎ−Ｒ×Ｉｏｕｔを出力する。
【０００５】
基準電圧回路３０３は、例えば、バッドギャップ回路であり、出力電流Ｉｏｕｔが過電流か否かを検出するための基準となる精度の良い基準電圧Ｖｒｅｆ２を生成する。ここで、例えば、出力電流Ｉｏｕｔが電流ＩＡで過電流であるとする場合、基準電圧Ｖｒｅｆ２は所定レベルであるため、抵抗４００の抵抗値Ｒを、Ｒ＝（Ｖｉｎ−Ｖｒｅｆ２）／ＩＡとなるよう選択すれば良い。
【０００６】
コンパレータ３０４は、電圧検出回路３０２から出力される電圧Ｖｒと基準電圧Ｖｒｅｆ２との大小を比較し、制御トランジスタ３０１に過電流が生じているか否かを検出する。出力電流Ｉｏｕｔが電流値ＩＡのリミッタ電流より小さい場合には、電圧Ｖｒは電圧Ｖｒｅｆ２より高くなる。このため、コンパレータ３０４は、過電流が生じていないことを示すＬレベルの比較信号Ｖｃを駆動回路３００に出力する。一方、出力電流Ｉｏｕｔがリミッタ電流より大きい場合、電圧Ｖｒは電圧Ｖｒｅｆ２より低くなる。このため、コンパレータ３０４は、過電流が生じていることを示すＨレベルの比較信号Ｖｃを駆動回路３００に出力する。この結果、ＰＭＯＳトランジスタ３０１の駆動は停止される。したがって、ＰＭＯＳトランジスタ３０１に過電流が流れる続けることは無い。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−８４７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述のスイッチング電源回路２００は、電流検出のための精度の良い抵抗４００を用いているため、精度良くＰＭＯＳトランジスタ３０１に過電流が生じているかを検出することが可能である。しかしながら、精度の良い抵抗４００は、一般に集積回路で実現できない。このため、例えば、駆動回路３００、ＰＭＯＳトランジスタ３０１、電圧検出回路３０２等を集積回路で実現した場合、別途抵抗４００を外付け部品として設けなければならない。そこで、例えば、抵抗４００の代わりに、ＰＭＯＳトランジスタ３０１のオン抵抗を電流検出抵抗として用いることがある。しかしながら、一般にＰＭＯＳトランジスタ３０１のオン抵抗の抵抗値は、製造バラツキ等により大きく変化する。このため、ＰＭＯＳトランジスタ３０１のオン抵抗を用いて、精度良くＰＭＯＳトランジスタ３０１に流れる電流が過電流か否かを検出することは難しい。
【０００９】
本発明は上記課題を鑑みてなされたものであり、部品点数を削減しつつ、精度良く過電流を検出可能な過電流検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の一つの側面に係る過電流検出回路は、負荷に流れる電流を制御する制御トランジスタに生じる過電流を検出する過電流検出回路であって、バイアス電流を生成するバイアス電流生成回路と、トランジスタとを含み、前記バイアス電流及び前記トランジスタのオン抵抗に基づく基準電圧を出力する基準電圧回路と、前記制御トランジスタがオンした際に前記制御トランジスタの入力電極と出力電極との間に生じる電圧に基づいて定まる検出電圧と、前記基準電圧とを比較し、前記制御トランジスタに流れる電流が所定の電流値を超えるか否かを検出する検出回路と、を備え、前記制御トランジスタと前記トランジスタとは同一の集積回路に形成されてなることを特徴とする。
【発明の効果】
【００１１】
部品点数を削減しつつ、精度良く過電流を検出可能な過電流検出回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態であるスイッチング電源回路１０の構成を示す図である。
【図２】制御回路３２及び駆動回路３３の動作を説明するためのタイミングチャートである。
【図３】基準電流回路９０，基準電圧回路９１の構成を示す図である。
【図４】基準電圧Ｖｒｅｆ３のトリミング処理の一例を示すフローチャートである。
【図５】スイッチング電源回路１０の動作を説明するためのタイミングチャートである。
【図６】スイッチング電源回路２００の構成を示す図である。
【発明を実施するための形態】
【００１３】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１４】
図１は、本発明の一実施形態であるスイッチング電源回路１０の構成を示す図である。スイッチング電源回路１０は、例えば、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成するための回路であり、電源ＩＣ２０、ダイオード２１、インダクタ２２、コンデンサ２３〜２５、抵抗２６〜２９を含んで構成されている。
【００１５】
電源ＩＣ２０は、ＮＭＯＳトランジスタ３０、ブートストラップ用電源回路３１、制御回路３２、駆動回路３３、電圧検出回路３４、及び過電流検出回路３５を含んで構成される。また、電源ＩＣ２０は、端子ＢＣ、端子ＩＮ、端子ＳＷ、端子ＲＣ、端子ＦＢ、端子ＩＢを備える集積回路である。そして、電源ＩＣ２０は、端子ＦＢに印加される電圧Ｖｆｂが所定レベルとなるようにＮＭＯＳトランジスタ３０のスイッチングを制御し、目的レベルの出力電圧Ｖｏｕｔを生成する。
【００１６】
ダイオード２１は、アノードが接地され、カソードが端子ＳＷに接続されている。インダクタ２２は、一端が端子ＳＷに接続され、他端がコンデンサ２３の一端と接続されている。また、コンデンサ２３の他端は接地されており、コンデンサ２３に充電された電圧が出力電圧Ｖｏｕｔとなっている。このため、ダイオード２１、インダクタ２２、コンデンサ２３は、ＮＭＯＳトランジスタ３０とともに、いわゆる降圧チョッパ回路を構成する。また、ＮＭＯＳトランジスタ３０がオンになると、コンデンサ２３は充電されて出力電圧Ｖｏｕｔは上昇する。その後、ＮＭＯＳトランジスタ３０がオフになると、インダクタ２２に蓄積されたエネルギーは、ダイオード２１、インダクタ２２、コンデンサ２３により構成されるループで放出される。このため、コンデンサ２３は放電されて出力電圧Ｖｏｕｔは低下する。
【００１７】
コンデンサ２４は、一端が端子ＢＣと接続され、他端が端子ＳＷと接続されている。コンデンサ２４は、後述するブートストラップ用電源回路３２の電圧Ｖｒｅｇが端子ＢＣに印加されることにより充電される。そして、コンデンサ２４の両端には、ブートストラップ電圧Ｖｂｔが生じる。このブートストラップ電圧Ｖｂｔは、ＮＭＯＳトランジスタ３０，８３をオンさせるために用いられる電圧である。例えば、初期状態として端子ＳＷの電圧Ｖｓｗが０Ｖであるとする。この場合、ＮＭＯＳトランジスタ３０のゲートにしきい電圧Ｖｔｈ（例えば２Ｖ）より高い電圧を印加すれば、ＮＭＯＳトランジスタ３０がオンすることとなる。しかし、ＮＭＯＳトランジスタ３０がオンになると、端子ＳＷの電圧Ｖｓｗが入力電圧Ｖｉｎ（例えば１２Ｖ）に近づくため、ＮＭＯＳトランジスタ３０をオンさせ続けるためには、入力電圧Ｖｉｎより高い電圧をＮＭＯＳトランジスタ３０のゲートに印加する必要がある。そこで、電圧Ｖｒｅｇを用いて、端子ＳＷの電圧Ｖｓｗよりも例えば５Ｖ程度高くなるブートストラップ電圧Ｖｂｔを生成する。そして、ＮＭＯＳトランジスタ３０のスイッチングを制御する駆動回路３３をブートストラップ電圧Ｖｂｔで動作させる。これにより、電圧Ｖｓｗが入力電圧Ｖｉｎに近づいたとしても、ＮＭＯＳトランジスタ３０をオンさせることが可能となる。なお、ＮＭＯＳトランジスタ８３に関しても、ＮＭＯＳトランジスタ３０と同様である。
【００１８】
抵抗２６及び抵抗２７は、出力電圧Ｖｏｕｔを抵抗２６，２７の抵抗比で分圧した帰還電圧Ｖｆｂを生成する。
【００１９】
ＮＭＯＳトランジスタ３０（制御トランジスタ）は、ドレイン（入力電極）に端子ＩＮを介して入力電圧Ｖｉｎが印加され、ソース（出力電極）が端子ＳＷと接続され、ゲートに駆動回路３３の出力信号Ｖｄｒ１が入力されている。したがって、出力信号Ｖｄｒ１の電圧レベルと端子ＳＷの電圧Ｖｓｗとの差がＮＭＯＳトランジスタ３０のしきい値電圧Ｖｔｈより大きくなれば、ＮＭＯＳトランジスタ３０はオンとなる。なお、本実施形態では、ＮＭＯＳトランジスタ３０がオンした際の実際のオン抵抗をＲｏｎ１とする。
【００２０】
ブートストラップ用電源生成回路３１は、内部電源回路４０、及びダイオード４１を含んで構成される。内部電源回路４０は、例えば入力電圧Ｖｉｎから、所定のレベルの電圧Ｖｒｅｇを生成する。ダイオード４１は、アノードに電圧Ｖｒｅｇが印加され、カソードが端子ＢＣと接続されている。
【００２１】
ここで、電圧Ｖｒｅｇが５Ｖ、電圧Ｖｉｎが１２Ｖ、ダイオード２１，６１の順方向電圧Ｖｆを０．４Ｖとして、コンデンサ２４の両端に生じるブートストラップ電圧Ｖｂｔを考える。ＮＭＯＳトランジスタ３０がオフであり、ダイオード２１、インダクタ２２、キャパシタ２３により構成されるループを電流が流れている場合、端子ＳＷの電圧Ｖｓｗは−０．４Ｖとなっている。また、端子ＢＣの電圧Ｖｂｃは、電圧Ｖｒｅｇからダイオード４１の順方向電圧Ｖｆである０．４Ｖだけ低い４．６Ｖとなっている。したがって、ブートストラップ電圧Ｖｂｔは、４．６−（−０．４）＝５Ｖとなる。その後、ＮＭＯＳトランジスタ３０がオンとなり、端子ＳＷの電圧レベルが上昇する。そして、電圧Ｖｓｗが、例えば１１Ｖまで上昇すると、端子ＢＣの電圧Ｖｂｃは、１１Ｖにブートストラップ電圧Ｖｂｔ＝５Ｖを加えた１６Ｖとなる。このため、駆動回路３３、電圧検出回路３４には、電源側の電圧として１６Ｖが印加され、接地側の電圧として１１Ｖが印加されることとなる。なお、端子ＢＣの電圧Ｖｂｃが電圧Ｖｒｅｇより高くなっても、ダイオード４１が設けられているため、端子ＢＣから端子ＲＥＧに向かって電流が逆流することはない。
【００２２】
制御回路３２は、帰還電圧Ｖｆｂを、基準電圧Ｖｒｅｆ１に一致させるための出力信号Ｖｌｓを生成する。具体的には、制御回路３２は、コンパレータ９２の比較信号ＶｃがＬレベルの場合、帰還電圧Ｖｆｂと、基準電圧Ｖｒｅｆ１との差に応じた出力信号Ｖｌｓを生成する。また、制御回路３２は、入力される比較信号ＶｃがＨレベルの場合、Ｌレベルの出力信号Ｖｌｓを出力する。制御回路３２は、基準電圧回路５０、誤差増幅回路５１、発振回路５２、コンパレータ５３、クロック生成回路５４、インバータ５５、ＡＮＤ回路５６、Ｄフリップフロップ５７、及びレベルシフト（ＬＳ）回路５８を含んで構成される。
【００２３】
基準電圧回路５０は、例えば、バンドギャップ電圧など、温度に依存しない所定レベルの基準電圧Ｖｒｅｆ１を生成する回路である。  
誤差増幅回路５１は、基準電圧Ｖｒｅｆ１と帰還電圧Ｖｆｂ１との差を増幅する回路である。また、誤差増幅回路５１の出力とグランドＧＮＤとの間には、端子ＲＣを介して、位相補償用のコンデンサ２５及び抵抗２８が接続されている。なお、誤差増幅回路５１の出力と端子ＲＣとが接続されたノードの電圧を、電圧Ｖｅとする。  
発振回路５２は、所定周期の鋸歯状の発振信号Ｖｏｓｃを出力する。
【００２４】
コンパレータ５３は、電圧Ｖｅと、発振信号Ｖｏｓｃとを比較し、ＰＷＭ信号Ｖｐｗｍを出力する。なお、ここでは、電圧Ｖｅがコンパレータ５３の非反転入力端子に入力され、発振信号Ｖｏｓｃがコンパレータ３３の反転入力端子に入力されている。このため、発振信号Ｖｏｓｃのレベルが電圧Ｖｅのレベルより低くなるとＰＷＭ信号ＶｐｗｍはＨレベルとなり、発振信号Ｖｏｓｃのレベルが電圧Ｖｅのレベルより高くなるとＰＷＭ信号ＶｐｗｍはＬレベルとなる。また、以下本実施形態では、ＰＷＭ信号Ｖｐｗｍの一周期においてＨレベルの占める期間を、ＰＷＭ信号Ｖｐｗｍのデューティ比とする。
【００２５】
クロック生成回路５４は、発振信号Ｖｏｓｃが立下りから立ち上がりに変化するタイミングで、Ｈレベルとなるクロック信号Ｖｃｋを出力する。
【００２６】
インバータ５５は、比較信号Ｖｃの論理レベルを反転してＡＮＤ回路５６に出力する。例えば、比較信号ＶｃがＬレベルの場合、インバータ５５からの出力はＨレベルとなる。この場合には、ＡＮＤ回路５６の出力はＰＷＭ信号Ｖｐｗｍに基づいて変化する。一方、比較信号ＶｃがＨレベルの場合、インバータ５５の出力はＬレベルとなる。この場合には、ＡＮＤ回路５６の出力もＬレベルとなる。
【００２７】
Ｄフリップフロップ５７は、リセットに入力される信号がＨレベルの場合、ＰＷＭ信号Ｖｐｗｍをクロック信号Ｖｃｋに同期させてＱ出力から出力する。具体的には、クロック信号Ｖｃｋの立ち上がりにＰＷＭ信号ＶｐｗｍがＨレベルの場合、Ｄフリップフロップ５７はＱ出力からの出力信号ＶｑをＨレベルとする。一方、クロック信号Ｖｃｋの立ち上がりにＰＷＭ信号ＶｐｗｍがＬレベルの場合、Ｄフリップフロップ５７は出力信号ＶｑをＬレベルとする。また、Ｄフリップフロップ５７は、ＡＮＤ回路５６からの出力がＬレベルの場合、リセットされ、出力信号ＶｑをＬレベルとする。
【００２８】
レベルシフト回路５８は、出力信号Ｖｑの論理レベルを、駆動回路３３及び電圧検出回路３４が判定できるような論理レベルに変換する回路である。なお、レベルシフト回路５８からは出力信号Ｖｌｓが出力される。
【００２９】
駆動回路３３は、出力信号Ｖｌｓに基づいて、ＮＭＯＳトランジスタ３０を駆動する回路であり、インバータ７０，７１を含んで構成される。  
インバータ７０，７１は、出力信号Ｖｌｓに基づいてＮＭＯＳトランジスタ３０を駆動するためのバッファとして動作する。また、インバータ７０，７１には、電源側の電圧として電圧Ｖｂｃ（＝Ｖｂｔ＋Ｖｓｗ）が印加され、接地側の電圧として電圧Ｖｓｗが印加されている。このため、例えば、出力信号ＶｌｓがＨレベルとなると、インバータ７１の出力である駆動信号Ｖｄｒ１のレベルは電圧Ｖｂｃ（Ｈレベル）となる。一方、出力信号ＶｂｔがＬレベルとなると駆動信号Ｖｄｒ１のレベルは電圧Ｖｓｗ（Ｌレベル）となる。なお、本実施形態において、ブートストラップ電圧Ｖｂｔを生成するための電圧Ｖｒｅｇは、ＮＭＯＳトランジスタ３０のしきい値電圧Ｖｔｈより十分大きくなるような電圧である。したがって、駆動回路３３は、Ｈレベルの出力信号Ｖｌｓに基づいてＮＭＯＳトランジスタ３０をオンし、Ｌレベルの出力信号Ｖｌｓに基づいてＮＭＯＳトランジスタをオフする。
【００３０】
ここで、図２を参照しつつ、所望の出力電圧Ｖｏｕｔが生成されている際の制御回路３２及び、駆動回路３３の動作の一例を説明する。なお、ここでは、比較信号ＶｃのレベルはＬレベルであることとする。
【００３１】
まず、時刻Ｔ０において、発振信号Ｖｏｓｃが電圧Ｖｅより低くなると、ＰＷＭ信号ＶｐｗｍはＨレベルとなる。そして、発振信号Ｖｏｓｃの立ち上がる時刻Ｔ１にクロック信号ＶｃｋがＨレベルとなると、出力信号ＶｑはＨレベルとなる。出力信号Ｖｑはレベルシフトされた後に駆動回路３３に入力される。このため、駆動信号Ｖｄｒ１もＨレベルとなり、ＮＭＯＳトランジスタ３０はオンされる。
【００３２】
つぎに、時刻Ｔ２に発振信号Ｖｏｓｃが電圧Ｖｅより高くなると、ＰＷＭ信号ＶｐｗｍはＬレベルとなる。この結果、Ｄフリップフロップ５７はリセットされ、出力信号ＶｑもＬレベルとなる。そして、駆動回路３３は、レベルシフトされたＬレベルの出力信号Ｖｌｓに基づいてＮＭＯＳトランジスタ３０をオフする。また、時刻Ｔ３において発振信号Ｖｏｓｃが電圧Ｖｅより低くなると、時刻Ｔ０と同様に、ＰＷＭ信号ＶｐｗｍがＨレベルとなる。時刻Ｔ３以降、時刻Ｔ０〜Ｔ３までの動作が繰り返される。
【００３３】
したがって、所望の出力電圧Ｖｏｕｔが生成されている場合、駆動回路３３は、所定のデューティ比の駆動信号Ｖｄｒ１でＮＭＯＳトランジスタ３０をスイッチングする。なお、所望の出力電圧Ｖｏｕｔが生成されている状態で、例えば、負荷変動等により出力電圧Ｖｏｕｔが上昇すると、帰還電圧Ｖｆｂも上昇する。この結果、電圧Ｖｅは低下し、駆動信号Ｖｄｒ１のデューティ比も低下する。したがって、上昇した出力電圧Ｖｏｕｔは、所望のレベルとなるよう低下する。一方、出力電圧Ｖｏｕｔが低下すると、帰還電圧Ｖｆｂも低下する。この結果、電圧Ｖｅは上昇し、駆動信号Ｖｄｒ１のデューティ比は増加する。したがって、低下した出力電圧Ｖｏｕｔは、所望のレベルとなるよう上昇する。このように、比較信号ＶｃがＬレベルの場合、制御回路３２及び駆動回路３３は、所望の出力電圧Ｖｏｕｔが出力されるよう、ＮＭＯＳトランジスタ３０のスイッチングを制御する。なお、前述のように比較信号ＶｃがＨレベルの場合、出力信号ＶｑはＬレベルとなる。このため、この場合には、ＮＭＯＳトランジスタ３０のスイッチングは、帰還電圧Ｖｆｂ等のレベルによらず停止されることとなる。
【００３４】
電圧検出回路３４は、ＮＭＯＳトランジスタ３０がオンした際に、電圧Ｖｓｗを検出する回路であり、立ち上がり遅延回路８０、インバータ８１，８２、ＮＭＯＳトランジスタ８３、及び抵抗８４を含んで構成される。なお、電圧Ｖｓｗは、入力電圧Ｖｉｎと、ＮＭＯＳトランジスタ３０の実際のオン抵抗Ｒｏｎ１と、ＮＭＯＳトランジスタ３０に流れる出力電流Ｉｏｕｔと用いると、Ｖｓｗ＝Ｖｉｎ−Ｒｏｎ１×Ｉｏｕｔとなる。
【００３５】
立ち上がり遅延回路８０は、出力信号Ｖｌｓの立ち上がりを所定期間だけ遅延させて出力する。具体的には、ＮＭＯＳトランジスタ３０がオンした後にＮＭＯＳトランジスタ８３がオンするよう、出力信号Ｖｌｓの立ち上がりを遅延させる。
【００３６】
インバータ８１，８２は、ＮＭＯＳトランジスタ８３を駆動するためのバッファを構成する。また、インバータ８１，８２には、電源側の電圧として電圧Ｖｂｃが印加され、接地側の電圧として電圧Ｖｓｗが印加されている。このため、インバータ８１，８２は、立ち上がり遅延回路８０から、Ｈレベルの信号が出力されると、ＮＭＯＳトランジスタ８３をオンし、Ｌレベルの信号が出力されると、ＮＭＯＳトランジスタ８３をオフする。なお、インバータ８２の出力を駆動信号Ｖｄｒ２とする。
【００３７】
ＮＭＯＳトランジスタ８３のソースは端子ＳＷに接続され、ドレインは抵抗８４の一端に接続されている。また、抵抗８４の他端は、端子ＩＮに接続されているため、ＮＭＯＳトランジスタ８３及び抵抗８４は、インバータを構成する。また、本実施形態の抵抗８４の抵抗値Ｒ１と、ＮＭＯＳトランジスタ８３の実際のオン抵抗Ｒｏｎ２とは、オン抵抗Ｒｏｎ１より十分大きくなるよう設計されている（Ｒ１、Ｒｏｎ２＞＞Ｒｏｎ１）。このため、ＮＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ８３がともにオンした場合、端子ＩＮと、端子ＳＷとの間のインピーダンスは、ほぼオン抵抗Ｒｏｎ１に等しくなる。したがって、ＮＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ８３がともにオンした場合、端子ＩＮと端子ＳＷとの間に生じる電圧は、Ｒｏｎ１×Ｉｏｕｔに基づいて定まることとなる。さらに、本実施形態では、抵抗８４の抵抗値Ｒ１が、ＮＭＯＳトランジスタ８３の実際のオン抵抗Ｒｏｎ２より十分大きくなるよう設計されている（Ｒ１＞＞Ｒｏｎ２）。このため、ＮＭＯＳトランジスタ８３がオンすると、電圧Ｖｓｗが電圧Ｖｄとして出力される。
【００３８】
過電流検出回路３５は、ＮＭＯＳトランジスタ３０に流れる出力電流Ｉｏｕｔが過電流であるか否かを検出する回路であり、基準電流生成回路９０、基準電圧回路９１、及びコンパレータ９２を含んで構成される。
【００３９】
基準電流生成回路９０は、端子ＩＢを介して接続される抵抗２９の抵抗値に応じた基準電流Ｉｒｅｆを生成する回路である。基準電流生成回路９０は、図３に示すように、基準電圧回路１００、誤差増幅回路１０１、ＮＰＮトランジスタ１０２、ＰＮＰトランジスタ１０３，１０４を含んで構成される。
【００４０】
基準電圧回路１００は、例えば、バンドギャップ電圧など、温度に依存しない所定レベルの基準電圧Ｖｒｅｆ２を生成する回路である。  
ＮＰＮトランジスタ１０２のベースとエミッタとは夫々、誤差増幅回路１０１の出力と反転入力とに接続されている。したがって、誤差増幅回路１０１は、反転入力の電圧が非反転入力に印加された基準電圧Ｖｒｅｆ２に一致するように、ＮＰＮトランジスタ１０２のベースに印加される電圧を制御する。この結果、抵抗値Ｒ２の抵抗２５に印加される電圧は基準電圧Ｖｒｅｆ２に等しくなり、抵抗２５には電流値Ｖｒｅｆ２／Ｒ２の電流が流れることとなる。  
ＰＮＰトランジスタ１０３とＰＮＰトランジスタ１０４は、カレントミラー回路を構成する。また、ＰＮＰトランジスタ１０３，１０４は、同じサイズのトランジスタである。このため、ＰＮＰトランジスタ１０４が生成する基準電流Ｉｒｅｆ＝Ｖｒｅｆ２／Ｒ２となる。なお、本実施形態のＰＮＰトランジスタ１０３，１０４の電源側の電圧には、電圧Ｖｒｅｇが印加されている。
【００４１】
基準電圧回路９１は、過電流となる際の電流値と、ＮＭＯＳトランジスタ３０の実際のオン抵抗Ｒｏｎ１とに応じた基準電圧Ｖｒｅｆ３を生成する。基準電圧回路９１は、ＮＰＮトランジスタ１１０〜１１５、抵抗１２０〜１２５、トリミング素子１３０〜１３３、端子１４０〜１４３、及びＮＭＯＳトランジスタ１５０を含んで構成される。
【００４２】
ダイオード接続されたＮＰＮトランジスタ１１０には、基準電流Ｉｒｅｆが供給される。このため、ＮＰＮトランジスタ１１０のベース−エミッタ間には、基準電流Ｉｒｅｆに応じた電圧が生成される。なお、抵抗１２０は、ＮＰＮトランジスタ１１０のエミッタ抵抗である。また、後述する抵抗１２１〜１２５も、ＮＰＮトランジスタ１１１〜１１５の夫々のエミッタ抵抗に相当する。
【００４３】
ＮＰＮトランジスタ１１１のベースは、ＮＰＮトランジスタ１１０のベースに接続されているため、ＮＰＮトランジスタ１１０及びＮＰＮトランジスタ１１１は、カレントミラー回路を構成する。このため、ＮＰＮトランジスタ１１１には、基準電流Ｉｒｅｆに応じた電流Ｉ１が流れる。
【００４４】
ＮＰＮトランジスタ１１２のベースは、ＮＰＮトランジスタ１１０のベースに接続されているため、ＮＰＮトランジスタ１１０及びＮＰＮトランジスタ１１２は、カレントミラー回路を構成する。また、ＮＰＮトランジスタ１１２のエミッタには抵抗１２２と、トリミング素子１３０とが直列に接続されている。トリミング素子１３０は、電極間に所定の電圧が印加されると開放状態から短絡状態へと変化する。トリミング素子１３０は、例えばツェナーダイオード等で実現できる。したがって、トリミング素子１３０が短絡状態の場合、ＮＰＮトランジスタ１１２に流れる電流Ｉ２は、基準電流Ｉｒｅｆに応じた電流値となる。一方、トリミング素子１３０が開放状態の場合、電流Ｉ２はゼロとなる。なお、端子１４０〜１４３は、トリミングを調整する際に用いられる端子である。
【００４５】
ＮＰＮトランジスタ１１３〜ＮＰＮトランジスタ１１５の夫々は、ＮＰＮトランジスタ１１２と同様に、ＮＰＮトランジスタ１１０とカレントミラー回路を構成する。ＮＰＮトランジスタ１１３〜ＮＰＮトランジスタ１１５の夫々のエミッタには、抵抗１２３〜１２５、トリミング素子１３１〜１３３が直列接続されている。このため、トリミング素子１３１が短絡状態の場合、ＮＰＮトランジスタ１１３に流れる電流Ｉ３は基準電流Ｉｒｅｆに応じた電流値となり、トリミング素子１３１が開放状態の場合、電流Ｉ３はゼロとなる。また、トリミング素子１３２が短絡状態の場合、ＮＰＮトランジスタ１１４に流れる電流Ｉ４は基準電流Ｉｒｅｆに応じた電流値となり、トリミング素子１３２が開放状態の場合、電流Ｉ４はゼロとなる。さらに、トリミング素子１３３が短絡状態の場合、ＮＰＮトランジスタ１１５に流れる電流Ｉ５は、基準電流Ｉｒｅｆに応じた電流値となり、トリミング素子１３３が開放状態の場合、電流Ｉ５はゼロとなる。
【００４６】
このように、ＮＰＮトランジスタ１１２〜１１５の夫々は、基準電流Ｉｒｅｆに応じた電流Ｉ２〜Ｉ５を生成可能である。ＮＰＮトランジスタ１１１〜ＮＰＮトランジスタ１１５のコレクタの夫々はＮＭＯＳトランジスタ１５０に接続されている。したがって、ＮＭＯＳトランジスタ１５０に流れるバイアス電流Ｉｂは、電流Ｉ１〜Ｉ５の和となる。このため、バイアス電流Ｉｂの電流値は、トリミング素子１３０〜１３３の状態に基づいて定まる。なお、本実施形態において、電流Ｉ１〜Ｉ５の夫々の電流値は、例えば、Ｉ１：Ｉ２：Ｉ３：Ｉ４：Ｉ５＝１６：８：４：２：１の比となるよう、ＮＰＮトランジスタ１１０〜１１５のサイズが決定されていることとする。また、ＮＰＮトランジスタ１１０〜１１５及び抵抗１２０〜１２５はバイアス電流回路に相当し、トリミング素子１３０〜１３３は電流調整回路に相当する。また、ＮＰＮトランジスタ１１２及び抵抗１２２、ＮＰＮトランジスタ１１３及び抵抗１２３、ＮＰＮトランジスタ１１４及び抵抗１２４、ＮＰＮトランジスタ１１５及び抵抗１２５の夫々は定電流回路に相当する。
【００４７】
ＮＭＯＳトランジスタ１５０は、ゲートに端子ＢＣの電圧Ｖｂｃが印加され、ドレインに入力電圧Ｖｉｎが印加され、ソースはＮＰＮトランジスタ１１１〜１１５の夫々のコレクタと接続されている。電圧Ｖｂｃのレベルは、前述のように、ＮＭＯＳトランジスタ３０のオンオフにより変化する。例えば、ＮＭＯＳトランジスタ３０がオフすると、電圧Ｖｂｃは入力電圧Ｖｉｎより低くなる。したがって、ＮＭＯＳトランジスタ１５０もオフする。一方、ＮＭＯＳトランジスタ３０がオンし、電圧Ｖｂｃが入力電圧Ｖｉｎより高くなると、ＮＭＯＳトランジスタ１５０はオンする。この結果、ＮＭＯＳトランジスタ１５０には、バイアス電流Ｉｂが流れる。本実施形態では、ＮＭＯＳトランジスタ１５０のソースの電圧を基準電圧Ｖｒｅｆ３とする。このため、ＮＭＯＳトランジスタ１５０がオフすると、基準電圧Ｖｒｅｆ３は、ほぼ０Ｖとなり、ＮＭＯＳトランジスタ１５０がオンすると、基準電圧Ｖｒｅｆ３は、Ｖｒｅｆ３＝Ｖｉｎ−Ｒｏｎ３×Ｉｂとなる。なお、ここでは、ＮＭＯＳトランジスタ１５０の実際のオン抵抗をＲｏｎ３としている。また、ＮＭＯＳトランジスタ１５０のソースには、基準電圧Ｖｒｅｆ３を調整する際に用いる端子１４４が設けられている。なお、ＮＭＯＳトランジスタ１５０と、ＮＭＯＳトランジスタ３０とは同一の種類のトランジスタである。ここで、同一の種類のトランジスタとは温度特性及び電圧特性が同一となるように設計された関係にあるトランジスタをいい、例えば、同一の製造プロセスにて製造されたトランジスタである。
【００４８】
コンパレータ９２（検出回路）は、基準電圧Ｖｒｅｆ３と、電圧Ｖｄ（検出電圧）とのレベルを比較し、過電流が生じているか否かを検出する。具体的には、コンパレータ９２は、電圧Ｖｄが基準電圧Ｖｒｅｆ３より高い場合、過電流が生じていないことを示すＬレベルの比較信号Ｖｐを出力する。一方、コンパレータ９２は、電圧Ｖｄが基準電圧Ｖｒｅｆ３より低い場合、過電流が生じていることを示すＨレベルの比較信号Ｖｐを出力する。
【００４９】
＝＝基準電圧Ｖｒｅｆ３の設定＝＝
ここで、基準電圧回路９１のトリミングについて説明する。なお、基準電圧回路９１のトリミングは、例えば、電源ＩＣ２０が出荷される前に、半導体テスト装置（不図示）等により実行される。また、ここでは、ＮＭＯＳトランジスタ３０の電流値の上限を電流値ＩＡとし、電流値ＩＡの電流をリミッタ電流とする。このため、ＮＭＯＳトランジスタ３０の電流が、リミッタ電流を超えるとＮＭＯＳトランジスタ３０に過電流が生じていることとなる。
【００５０】
図４は、半導体テスト装置が実行するトリミング処理の一例である。まず、半導体テスト装置は、電源ＩＣ２０を起動し、ＮＭＯＳトランジスタ３０がオンとなる状態で、端子ＩＮと端子ＳＷとの間に所定の電圧を印加する。そして、端子ＩＮと端子ＳＷとの間に流れる電流を測定し、ＮＭＯＳトランジスタ３０の実際のオン抵抗Ｒｏｎ１を計算する（Ｓ１００）。また、半導体テスト装置は、電流値ＩＡと、実際のオン抵抗Ｒｏｎ１とに基づいて、基準電圧Ｖｒｅｆ３の目標値を計算する。具体的には、電流ＩＡが実際にＮＭＯＳトランジスタ３０に流れた際の電圧ＶｓｗのレベルであるＶｉｎ−ＩＡ×Ｒｏｎ１を、目標値として計算する（Ｓ１０１）。そして、半導体テスト装置は、基準電圧Ｖｒｅｆ３の値が処理１０１で計算した目標値となるよう、トリミング素子１３０〜１３３の設定を行う（Ｓ１０２）。具体的には、半導体テスト装置は、端子１４０〜１４３の夫々の状態を、接地状態または開放状態に順次変化させ、バイアス電流Ｉｂを変化させる。そして、半導体テスト装置は、基準電圧Ｖｒｅｆ３の値が目標値に最も近くなる際の端子１４０〜１４３の状態を保持する。その後、半導体テスト装置は、保持した端子１４０〜１４３の状態がトリミング素子１３０〜１３３で実現されるよう、トリミングを実行する。
【００５１】
なお、この際、半導体テスト装置は、ＮＭＯＳトランジスタ１５０のゲート（端子ＢＣ）、ドレイン（端子ＩＮ）の夫々に、電源ＩＣ２０が実際に動作する際と同じ電圧を印加する。このため、ＮＭＯＳトランジスタ１５０は、電源ＩＣ２０が動作する際と同じオン抵抗を有することとなる。また、前述のように基準電圧Ｖｒｅｆ３は、Ｖｒｅｆ３＝Ｖｉｎ−Ｉｂ×Ｒｏｎ３である。このため、実際には、Ｉｂ×Ｒｏｎ３の値がＩＡ×Ｒｏｎ１の値に最も近くなるようバイアス電流Ｉｂの値が調整される。
【００５２】
なお、例えば、処理１０２において、バイアス電流Ｉｂ＝Ｉ１＋Ｉ２となるよう電流値が最適であるとされた場合、半導体テスト装置は、トリミング素子１３０のみを開放状態から短絡状態へと変化させる。
【００５３】
＝＝スイッチング電源回路１０の動作＝＝
ここで、半導体テスト装置により基準電圧回路９１のトリミングされたスイッチング電源回路１０の動作の一例を、図５を参照しつつ説明する。なお、ここでは、基準電圧Ｖｒｅｆ３は、実際のオン抵抗Ｒｏｎ１と、電流値ＩＡのリミッタ電流とに基づいて定まる目標値となるよう調整されていることとする。そして、例えば、調整された基準電圧Ｖｒｅｆ３は目標値に一致していることとする。また、以下の動作例では、スイッチング電源回路１０の負荷が正常な状態から、例えば負荷短絡等が生じた状態へと変化することとする。さらに、負荷が正常な状態における出力電流Ｉｏｕｔの電流値を電流値Ｉｘ（Ｉｘ＜ＩＡ）とし、負荷短絡の際の出力電流Ｉｏｕｔの電流値を電流値Ｉｙ（Ｉｙ＞ＩＡ）とする。また、図５に示す基準電圧Ｖｒｅｆ３は、ＮＭＯＳトランジスタ８３がオンした際の値である。
【００５４】
まず、負荷が正常な場合、所望のレベルの出力電圧Ｖｏｕｔが維持されるよう、制御回路３２は、所定のデューティ比の出力信号Ｖｌｓを出力する。例えば、時刻Ｔ１０に出力信号ＶｌｓがＨレベルとなると、駆動信号Ｖｄｒ１もＨレベルとなるため、ＮＭＯＳトランジスタ３０はオンする。ＮＭＯＳトランジスタ３０がオンすると、電圧Ｖｓｗは、ダイオード２１の順方向電圧Ｖｆだけ０Ｖより低い電圧から入力電圧Ｖｉｎに近づくよう上昇する。そして、電圧Ｖｓｗの上昇は、電圧Ｖｉｎ−Ｒｏｎ×Ｉｘとなると停止する。時刻Ｔ１１となると、出力信号Ｖｌｓの立ち上がりを遅延させた駆動信号Ｖｄｒ２がＨレベルとなる。この結果、ＮＭＯＳトランジスタ８３はオンし、電圧Ｖｄは、入力電圧Ｖｉｎから電圧Ｖｉｎ−Ｒｏｎ１×Ｉｘに変化する。前述のように、電流値Ｉｘ＜電流値ＩＡであるため、時刻Ｔ１１における電圧Ｖｄは、基準電圧Ｖｒｅｆ３（＝Ｖｉｎ−Ｒｏｎ１×ＩＡ）より高い。したがって、コンパレータ９２からは、Ｌレベルの比較信号Ｖｃが出力され続ける。そして、時刻Ｔ１０から出力信号Ｖｌｓの１周期後の時刻Ｔ１２には、再び時刻Ｔ１０における動作が繰り返される。このように、負荷が正常な場合、比較信号Ｖｃは変化せず、駆動回路３３は、ＮＭＯＳトランジスタ３０を所定のデューティ比の出力信号Ｖｌｓに基づいてスイッチングし続ける。
【００５５】
つぎに、時刻Ｔ１３に負荷短絡が生じた場合のスイッチング電源回路１０の動作を説明する。時刻Ｔ１４に出力信号ＶｌｓがＨレベルとなると、ＮＭＯＳトランジスタ３０はオンするため電圧Ｖｓｗは上昇する。前述のように、負荷短絡時の出力電流Ｉｏｕｔは電流値Ｉｙである。このため、電圧Ｖｓｗは電圧Ｖｉｎ−Ｒｏｎ×Ｉｙまで上昇する。そして、時刻Ｔ１５に駆動信号Ｖｄｒ２がＨレベルとなると、ＮＭＯＳトランジスタ８３はオンし、電圧Ｖｄは、電圧Ｖｉｎ−Ｒｏｎ１×Ｉｙとなる。ここで、電流値Ｉｙ＞電流値ＩＡであるため、時刻Ｔ１５における電圧Ｖｄは、基準電圧Ｖｒｅｆ３（＝Ｖｉｎ−Ｒｏｎ１×ＩＡ）より低くなる。したがって、コンパレータ９２の比較信号Ｖｃは、ＬレベルからＨレベルに変化する。比較信号ＶｃがＨレベルとなると、Ｄフリップフロップ５７はリセットされるため、出力信号ＶｌｓはＬレベルとなる。この結果、時刻Ｔ１５において、ＮＭＯＳトランジスタ３０はオフされる。このように、本実施形態では、ＮＭＯＳトランジスタ３０に過電流が流れるのを防ぐことが可能となる。なお、時刻Ｔ１５以降においても、負荷短絡が生じている場合は、前述の時刻Ｔ１４，T１５の動作が繰り返される。
【００５６】
以上、本実施形態のスイッチング電源回路１０について説明した。一般に、ＭＯＳトランジスタのオン抵抗Ｒｏｎは、ＭＯＳトランジスタの移動度、ゲート容量、チャネル幅、チャネル長、ゲート−ソース間電圧、しきい値電圧の夫々を、μ、Ｃｏｘ、Ｗ、Ｌ、Ｖｇｓ、Ｖｔｈとすると、Ｒｏｎ＝１／（μ・Ｃｏｘ・（Ｗ／Ｌ）・（Ｖｇｓ−Ｖｔｈ））である。したがって、オン抵抗Ｒｏｎは、酸化膜の厚さ等の影響を受ける。しかしながら、本実施形態では、ＮＭＯＳトランジスタ３０と、ＮＭＯＳトランジスタ１５０とは、同一の電源ＩＣ２０に形成されており、電源ＩＣ２０内における酸化膜の厚さはほぼ一定である。このため、例えば酸化膜の厚さが変化し、ＮＭＯＳトランジスタ３０のオン抵抗Ｒｏｎ１が増加する場合、ＮＭＯＳトランジスタ１５０のオン抵抗Ｒｏｎ３も同様に増加する。つまり、酸化膜の厚さが変化した場合であっても、基準電圧Ｖｒｅｆ３と、電圧Ｖｄとは同様に変化する。したがって、例えば、ＮＭＯＳトランジスタ３０のみを別チップにする場合と比較すると、本実施形態のスイッチング電源回路１０は、部品点数を削減しつつ、精度良く過電流を検出することができる。さらに、本実施形態では、ＮＭＯＳトランジスタ３０のオン抵抗を電流検出抵抗としているため、別途電流検出抵抗を設ける必要は無い。
【００５７】
また、ＮＭＯＳトランジスタ１５０と、ＮＭＯＳトランジスタ３０とは同一の種類のトランジスタである。このため、ＮＭＯＳトランジスタ１５０のオン抵抗Ｒｏｎ３と、ＮＭＯＳトランジスタ３０のオン抵抗Ｒｏｎ１とは、温度や印加電圧等に対して同様に変化する。また、バンドギャップ等の基準電圧Ｖｒｅｆ２に基づいて生成されるバイアス電流Ｉｂの温度変化は一般に小さい。したがって、基準電圧Ｖｒｅｆ３と、電圧Ｖｄ（電圧Ｖｓｗ）は温度に対して同様に変化することとなる。このため、例えば、基準電圧Ｖｒｅｆ３を生成するためにＰＭＯＳトランジスタを用いる場合と比較すると、本実施形態ではより精度よく過電流を検出することができる。
【００５８】
また、基準電圧回路９１は、バイアス電流Ｉｂの電流値を調整可能である。したがって、バラツキの大きいＮＭＯＳトランジスタ３０のオン抵抗を電流検出抵抗として用いた場合であっても、精度よく過電流を検出することが可能である。
【００５９】
また、バイアス電流Ｉｂの調整は、例えば電極間が、短絡状態、開放状態に変化するトリミング素子１３０等により実現される。
【００６０】
また、本実施形態では、バイアス電流Ｉｂの電流値が調整するためのトリミング素子が複数設けられている。このため、例えば、単一のトリミング素子を用いてバイアス電流Ｉｂの値を調整する場合と比較すると、基準電圧Ｖｒｅｆ３のレベルを、より目標値に近づけることが可能となる。
【００６１】
さらに、基準電圧Ｖｒｅｆ３のトリミングは、電源ＩＣ２０が出荷される前に実行されるため、利用者の手間を省くことが可能となる。
【００６２】
さらに、一般に、ＮＭＯＳトランジスタ３０のオン抵抗Ｒｏｎ１の値は、製造バラツキ等により数１０％程度ばらつく。このため、例えば、ＮＭＯＳトランジスタ３０のオン抵抗の設計値と、電流値ＩＡとの積に基づいて基準電圧Ｖｒｅｆ３を定めた場合、電流値ＩＡとは大きく異なる電流値でコンパレータ９２が過電流を検出することとなる。本実施形態では、基準電圧Ｖｒｅｆ３が、実際のオン抵抗Ｒｏｎ１の抵抗値と、電流値ＩＡのリミッタ電流との積に基づいて定められている。このため、バラツキの大きいＮＭＯＳトランジスタ３０のオン抵抗を電流検出抵抗として用いた場合であっても、精度よく過電流を検出することが可能である。
【００６３】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００６４】
本実施形態では、ＮＭＯＳトランジスタ３０とＮＭＯＳトランジスタ１５０とは、例えば、同一の製造プロセスにて製造されたトランジスタであることとしたが、必ずしも全てのプロセスが完全に同一である必要は無い。例えば、電源ＩＣ２０が、３層メタルプロセスを用いて製造される場合、ＮＭＯＳトランジスタ１５０が１層目に形成され、ＮＭＯＳトランジスタ３０が３層目に形成されても良い。また、トランジスタの温度特性や電圧特性に対して影響の少ないビアやコンタクト等が異なっていても良い。
【００６５】
例えば、本実施形態では、実際にＮＭＯＳトランジスタ３０を測定し、オン抵抗Ｒｏｎ１を計算したが、これに限られるものでは無い。例えば、実際のウエハー等で測定されたしきい値等の値を前述の式に用いることにより、実際のオン抵抗に応じた抵抗値を計算できる。このように、実際のオン抵抗Ｒｏｎ１に応じた抵抗値と、電流値ＩＡとに基づいて基準電圧Ｖｒｅｆ３を調整しても良い。このような場合であっても、本実施形態と同様に、精度良く過電流を検出できる。
【符号の説明】
【００６６】
２０  電源ＩＣ
２１，４１  ダイオード
２２  インダクタ
２３，２４，２５  コンデンサ
２６，２７，２８，２９，８４，１２０〜１２５  抵抗
３０，８３，１５０  ＮＭＯＳトランジスタ
３１  ブートストラップ用電源回路
３２  制御回路
３３  駆動回路  
３４  電圧検出回路
３５  過電流検出回路
４０  内部電源回路
５０，９１，１００  基準電圧回路
５１，１０１  誤差増幅回路
５２  発振回路
５３，９２  コンパレータ
５４  クロック生成回路
５５，７０，７１，８１，８２  インバータ
５６  ＡＮＤ回路
５７  Ｄフリップフロップ
５８  レベルシフト回路
８０  立ち上がり遅延回路
９０  基準電流生成回路
１０２，１１０〜１１５  ＮＰＮトランジスタ
１０３，１０４  ＰＮＰトランジスタ
１３０〜１３３  トリミング素子
１４０〜１４４  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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