(57)【要約】【課題】ロジックチップをメモリチップにボンディングするときに、ロジックチップに均一な荷重をかけることができる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、少なくとも一面に第１のバンプ電極を有する一又は複数の半導体チップからなる第１の半導体チップを支持基板の一面上に搭載する第１工程と、第１の半導体チップの前記一面上に、一面に第２のバンプ電極を有する第２の半導体チップを積層し、第２のバンプ電極と第１のバンプ電極とを電気的に接続する第２工程と、支持基板の前記一面と、第１の半導体チップと、第２の半導体チップの一面及び側面とを覆うとともに、第２の半導体チップの一面の反対側の面を露出するように封止体を形成する第３工程と、封止体の形成後に、第２の半導体チップの反対側の面に第３のバンプ電極を形成する第４工程と、を有することを特徴とする。【選択図】図１
2011243800.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一面に第１のバンプ電極を有する一又は複数の半導体チップからなる第１の半導体チップを支持基板の一面上に搭載する第１工程と、
前記第１の半導体チップの前記一面上に、一面に第２のバンプ電極を有する第２の半導体チップを積層し、前記第２のバンプ電極と前記第１のバンプ電極とを電気的に接続する第２工程と、
前記支持基板の前記一面と、前記第１の半導体チップと、前記第２の半導体チップの前記一面及び側面とを覆うとともに、前記第２の半導体チップの前記一面の反対側の面を露出するように封止体を形成する第３工程と、
前記封止体の形成後に、前記第２の半導体チップの前記反対側の面に第３のバンプ電極を形成する第４工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４工程における前記第３のバンプ電極の形成は、前記封止体上及び前記第２の半導体チップの前記一面の反対側の面上に導電層を形成し、該導体層上においてレジスト製版及び金属メッキを順に行って、金属バンプを形成することによって行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第４工程後、前記第２の半導体チップの前記一面の反対側の面に配線基板を搭載して、前記第３のバンプ電極を前記配線基板の配線に電気的に接続する工程をさらに有することを特徴とする請求項１又は２のいずれかに記載の半導体装置の製造方法。
【請求項４】
前記半導体チップはそれぞれ、他の半導体チップと貫通電極を介して接続することを特徴とする請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
少なくとも一面に第１のバンプ電極を有する一又は複数の半導体チップからなる第１の半導体チップを支持基板の一面上に搭載する工程と、
前記第１の半導体チップの前記一面上に、一面に第２のバンプ電極を有する第２の半導体チップを積層し、前記第２のバンプ電極と前記第１のバンプ電極とを電気的に接続する第２工程と、
前記第２の半導体チップの前記一面の反対側の面に金属層を形成する工程と、
前記支持基板の前記一面と、前記第１の半導体チップと、前記第２の半導体チップの前記一面及び側面とを覆うとともに、前記金属層の一面を露出するように封止体を形成する工程と、
前記封止体の形成後に、前記金属層をパターニングして前記第２の半導体チップの前記反対側の面に第３のバンプ電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にチップ積層体を備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、シリコン等の半導体に回路が形成された半導体チップに貫通電極を設けて、複数個の半導体チップを積層するための構造や製造方法が知られている。これらの開示技術では、積層される半導体チップや搭載基板は、全てチップ状に個片化された後、各々の半導体チップに設けられた接続電極を用いて順次積層していき、所望の機能を有するメモリモジュール等を形成するものである。
例えば、特許文献１（特開２００６−３１９２４３号公報）には、支持基板上に複数のメモリチップとインターフェースチップとを積層搭載する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３１９２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図１０に、メモリチップ１０２ａとロジックチップ１０４とを積層搭載して半導体装置を製造する工程を示す。
図１０（ａ）は、支持基板１０１上に、メモリチップ１０２ａを積層して貫通電極を介して電気的に接続したメモリチップ群を搭載した状態を示している。図１０（ｂ）は、メモリチップ群１０２にロジックチップ１０４を搭載する工程を示すものである。
ロジックチップ１０４から外部出力する必要があるため、上記従来技術では、両面にバンプ電極１０５ａ、１０５ｂが形成されたロジックチップをメモリチップ上に積層搭載する必要があった。
【０００５】
また、ロジックチップは一般に銅ポスト（バンプ電極）数が多く、エリアアレイ上に配置されているため、両面にバンプ電極を有するロジックチップではボンディングツールで保持する領域が限られてしまい、ボンディングツールでロジックチップを良好に保持できないという問題があった。そのため、ロジックチップのフリップチップボンディング時に、ロジックチップに均一な荷重をかけられず、接続不良が発生するおそれがあった。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、少なくとも一面に第１のバンプ電極を有する一又は複数の半導体チップからなる第１の半導体チップを支持基板の一面上に搭載する第１工程と、前記第１の半導体チップの前記一面上に、一面に第２のバンプ電極を有する第２の半導体チップを積層し、前記第２のバンプ電極と前記第１のバンプ電極とを電気的に接続する第２工程と、前記支持基板の前記一面と、前記第１の半導体チップと、前記第２の半導体チップの前記一面及び側面とを覆うとともに、前記第２の半導体チップの前記一面の反対側の面を露出するように封止体を形成する第３工程と、前記封止体の形成後に、前記第２の半導体チップの前記反対側の面に第３のバンプ電極を形成する第４工程と、を有することを特徴とする。
【発明の効果】
【０００７】
本発明に係る半導体装置の製造方法によれば、第２の半導体チップを第１の半導体チップにボンディングするときに、第２の半導体チップに均一な荷重をかけることができるので、接続不良の発生を防止することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法における、半導体チップの積層工程及びチップ積層体へのアンダーフィル充填工程を示す断面模式図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法における、封止工程を示す断面模式図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法における、バンプ電極の形成工程を示す断面模式図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法における、支持基板の分割工程と、配線基板への実装工程と、配線基板へのボール搭載工程と、配線基板の分割工程を示す断面模式図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法における、半導体チップの積層工程及びチップ積層体へのアンダーフィル充填工程を示す断面模式図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法における、封止工程を示す断面模式図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法における、バンプ電極の形成工程を示す断面模式図である。
【図８】本発明の他の実施形態に係る半導体装置の製造方法における、個片化された配線基板を、切断分離前の支持基板上のチップ積層体のロジックチップに搭載する実施形態を示す断面模式図である。
【図９】本発明に係る半導体装置の製造方法で製造した半導体装置を示す断面模式図である。
【図１０】従来の半導体装置の製造工程の一部を示す断面模式図である。
【発明を実施するための形態】
【０００９】
以下に、本発明を適用した一実施形態である半導体装置の製造方法について図面を参照して説明する。同一部材には同一符号を付し説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的であり、長さ、幅、及び厚みの比率等は現実のものとは異なる。
【００１０】
［第１の実施形態］
図１（ａ）〜図１（ｄ）は、本実施形態に係る半導体装置の製造方法における支持基板への半導体チップの積層工程と、チップ積層体へのアンダーフィルの充填工程を示す断面模式図です。
半導体チップの積層工程では、複数のメモリチップ（第１の半導体チップ）２とロジックチップ（第２の半導体チップ）４を積層し、各チップ２ａ、４ａをそれぞれ、その貫通電極６によって電気的に接続することで、チップ積層体１０を支持基板１上に形成する。
尚、「第１の半導体チップ」は、チップ積層体を構成するメモリチップが１個の場合も複数の場合もいずれをも含む。符号２ａは単一のメモリチップを示し、符号２は第１の半導体チップを示すものとする。「第２の半導体チップ」についても同様の標記をしている。
図面においては、「第１の半導体チップ」はメモリチップ（半導体チップ）が４個の場合であり、「第２の半導体チップ」はロジックチップ（半導体チップ）が１個の場合を示している。
【００１１】
まず、図１（ａ）に示すように、支持基板１の一面上に接着部材であるＤＡＦ材８を接着固定する。その後に、複数の貫通電極６が形成されたメモリチップ２ａを、支持基板１に設けられたＤＡＦ材８上に低温、例えば１５０℃で仮に固着される。次に、支持基板１に仮固着された１段目のメモリチップ２ａの主面（一面）２ａａに形成されたバンプ電極（第１のバンプ電極）１２に２段目のメモリチップ２ａのバンプ電極１２を例えば１５０℃で仮に固着することで、メモリチップ２ａ同士を積層する。
【００１２】
さらに、図１（ｂ）に示すように、第２段目のメモリチップ２ａと同様に、３段目のメモリチップ２ａ、４段目のメモリチップ２ａを順に仮固着する。
【００１３】
次に、ロジックチップ４を、積層したメモリチップ（第１の半導体チップ）２上に積層する。ロジックチップ４は、図１（ｃ）に示すようにロジックチップ４の主面４ａａの裏側の面（一面）４ｂｂに形成されたバンプ電極（第２のバンプ電極）１４を第４段目以降のメモリチップ２ａの対向するバンプ電極（第１のバンプ電極）１２に例えば１５０℃で仮固着することで積層する。このようにして、チップ積層体１０を形成する。その後、チップ積層体１０に高温、例えば３００℃で荷重を加えて、それぞれの半導体チップ２ａ、４ａのバンプ電極１２、１４間を本圧着することでチップ積層体１０のそれぞれの半導体チップ２ａ、４ａ間が貫通電極を介して電気的に接合される。このようにして支持基板１上の全ての支持基板１にチップ積層体１０が搭載される。なお、第１及び第２の半導体チップ２、４の接合は荷重だけでなく超音波を印加してもよい。
【００１４】
次に、未硬化状態の積層体用封止体（アンダーフィル材、封止体の一部）１６によってチップ積層体１０の側面を覆い、かつ未硬化状態の積層体用封止体１６をメモリチップ２ａ同士の間及びメモリチップ２ａとロジックチップ４の間に充填し、その後、積層体用封止体１６を硬化する。
この工程では、図１（ｄ）に示すように、支持基板１上のそれぞれのチップ積層体１０の外周部に、未硬化状態の積層体用封止体１６を供給する。供給された未硬化状態の積層体用封止体１６は、毛細管現象によって、メモリチップ２ａ同士の間及びメモリチップ２ａとロジックチップ４の間の隙間に充填される。支持基板１を、例えば１８０℃程度でキュアすることで未硬化状態の積層体用封止体１６を硬化する。これによりチップ積層体１０の周囲に、良好なチップ積層体用封止体１６を形成できる。
【００１５】
上述の通り、本発明では、第２の半導体チップを第１の半導体チップにボンディングする際に、最上に積層されるロジックチップ（第２の半導体チップ）の主面側（メモリチップに接着される側の反対面側）上にバンプ電極を形成されていないため、ロジックチップの一面が平坦であり、ボンディングツールでロジックチップの一面を良好に保持できる。そのため、ロジックチップのボンディングの際に、ロジックチップに均等に荷重を印加することができ、メモリチップの一面側のバンプ電極とロジックチップの他面側のバンプ電極とを良好に接続することができる。
【００１６】
また、ボンディングツールでロジックチップの一面を良好に保持できるため、熱伝導のばらつきが低減され、ボンディングツールでロジックチップを良好にボンディング温度に昇温でき、さらにはボンディング時の超音波の印加も良好にできる。
【００１７】
図２（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法における封止工程を示す断面模式図である。
封止工程では、チップ積層体１０を搭載した支持基板１を、図２（ａ）に示すようにトランスファモールド装置２２の上型金型２２ａと下型金型２２ｂからなる成形金型にセットする。成形金型にはキャビティ２４が形成されており、キャビティ内に支持基板１上のチップ積層体１０が配置される。また、上型金型２２ａには弾力性のあるシート２６が配置されており、シート２６を介して上型金型２２ａと下型金型２２ｂを型締めすることで、チップ積層体１０のロジックチップ４の主面４ａａに封止樹脂が回り込まないようにしている。また、成形金型にはゲート部２８が設けられている。
【００１８】
次に、図２（ｂ）に示すように、ゲート部２８からキャビティ２４に加熱溶融された封止樹脂を注入する。封止樹脂は、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。図２（ｃ）に示すように、支持基板１の一面側のキャビティ２４が封止樹脂で充填された状態で、所定の温度、例えば１８０℃程度でキュアすることで封止樹脂が熱硬化される。このようにして、支持基板１を一括的に覆う樹脂封止体（封止体の一部）３２が形成される。
【００１９】
本実施形態では、上記のようにロジックチップの一面が平坦化されているため、モールド金型の上型と下型で支持基板を型閉めした際に、シートがロジックチップの一面に密着できる。そのため、封止時のロジックチップの上面への封止樹脂の漏れ出しの発生を低減でき、ロジックチップの一面側を露出した状態で、支持基板上に複数のメモリチップと、ロジックチップの他面と側面を一括的に覆う封止体を形成することができる。
【００２０】
その後、後述する図３（ａ）に示すように、樹脂封止体３２を形成した支持基板１は、所定の温度、例えば２４０℃程度でリフローすることで硬化された樹脂封止体３２が得られる。ロジックチップ４の主面４ａａは、シート２６を介して上型金型２２ａに密着配置しているため、チップ積層体用封止体１６からロジックチップ４の主面４ａａが露出し、同時に主面側パッド電極２６ａが露出するようになる。なお、チップ積層体１０の半導体チップ２、４間にチップ積層体用封止体１６を充填した後に、支持基板１を一括的に覆う樹脂封止体３２を形成することで、モールド時のチップ間へのボイド発生を低減できる。
【００２１】
次に、図３（ａ）〜図３（ｄ）には、本実施形態に係る半導体装置の製造方法におけるバンプ電極の形成工程を示す断面模式図です。
図３（ａ）は、成形金型から取り出した、チップ積層体及び封止体からなる成型体３３を示すものである。
図３（ｂ）に示すように、その成型体の封止体上及びロジックチップ４の主面４ａａ上にＴｉ／Ｃｕ等のシード層（導電層）３４を形成し、そのシード層上にメッキ用レジスト層３６を形成し、そのメッキ用レジスト層３６について電極パッド上に開口３６ａが形成されるようにパターニングする。
次いで、図３（ｃ）に示すように、レジスト層から露出したロジックチップの電極パッドの領域にＣｕメッキにより、Ｃｕピラーを形成する。
次いで、図３（ｄ）に示すように、そして電極パッドの領域以外のレジスト層３６とシード層３４を除去することで、ロジックチップの電極パッド３４ａ上にＣｕピラーでなるバンプ電極（第３のバンプ電極）３８を形成する。
【００２２】
本実施形態では、ロジックチップの一面と封止樹脂の表面が略同一平面になるように構成しているため、ロジックチップ上へのバンプ電極を形成するメッキ処理等を良好に行うことができる。
【００２３】
次に、図４（ａ）〜図４（ｄ）には、本実施形態に係る半導体装置の製造方法における支持基板の分割工程と、配線基板への実装工程と、配線基板へのボール搭載工程と、配線基板の分割工程を示す断面模式図である。
図４（ａ）に示すように、支持基板の下面にダイシングテープ４２を貼付けた後、図示しないダイシング装置によりダイシングラインに従い、支持基板１まで切断する。この際、ダイシングテープ４２が支持基板に貼付されているため、支持基板は分離されない。
【００２４】
次いで、図４（ｂ）に示すように、各ロジックチップ４上に配線基板間用封止体４４を介して、配線基板４６を搭載し、ダイシングテープ４２を剥がす。配線基板４６は、略四角形でポリイミド基材の両面に配線が形成されたフレキシブル配線基板であり、支持基板１の面積より小さい面積で構成されている。ロジックチップ４のバンプ電極３８と配線基板４６の裏面に形成された複数の接続パッド４８とを熱圧着することで、チップ積層体１０と配線基板４６とが電気的に接続される。
【００２５】
次いで、図４（ｃ）に示すように、ロジックチップ４上に配線基板４６を搭載した支持基板１は、ボールマウント工程に移行され、配線基板４６の主面に形成されたランド部５２に導電性の金属ボール、例えば半田ボールを搭載し、外部端子となるバンプ電極５４を形成する。
【００２６】
次いで、図４（ｄ）に示すように、再度、支持基板１の下面にダイシングテープ５３を貼付した後、図示しないダイシング装置によりダイシングラインに従い、配線基板４６を切断して製品形成部を個片化する。
【００２７】
次いで、ダイシングテープから引き剥がすことで個別の半導体装置になる。その後、マーク作業やテスト作業などの一般的な半導体装置製造作業を実施し、製品とする。
【００２８】
個片化された支持基板を配線基板にフリップチップ実装し、封止樹脂から露出したロジックチップの一面上に形成されたバンプ電極を、配線基板の配線の接続パッドに電気的に接続する。そして半田ボール搭載後、配線基板を切断分離することで、大容量メモリの半導体装置が得られる。
【００２９】
支持基板として、４２アロイ等からなる支持基板を用いることで、半導体装置の剛性及び放熱性を向上できる。
【００３０】
［第２の実施形態］
図５（ａ）〜図５（ｄ）は、第２の実施形態の支持基板への半導体チップの積層工程と、チップ積層体へのアンダーフィルの充填工程を示す断面模式図です。
図５（ａ）及び図５（ｂ）はそれぞれ、図１（ａ）、図１（ｂ）と同様の工程である。
【００３１】
次に、本実施形態では、図５（ｃ）に示すように、最上に積層されるロジックチップ（第２の半導体チップ）４の主面４ａａ全面に、予めＣｕ等からなる金属層６２を形成しておき、ロジックチップの一面側を平坦化するように構成されている点が第１の実施形態と異なる。
【００３２】
本実施形態においても第１の実施形態と同様に、ロジックチップの一面側が平坦化されているために、ボンディングツールでロジックチップの一面を良好に保持できる。そのため、ロジックチップのフリップチップボンディングの際に、ロジックチップに均等に荷重を印加することができ、メモリチップの一面側のバンプ電極とロジックチップの他面側のバンプ電極とを良好に接続することができる。またボンディングツールでロジックチップの一面を良好に保持できるため、熱伝導のばらつきが低減され、ボンディングツールでロジックチップを良好にボンディング温度に昇温でき、さらにはボンディング時の超音波の印加も良好にできる。
また本実施形態では、ウエハ状態でロジックチップの一面全面に効率よく、金属層６２を形成でき、樹脂封止後のロジックチップの一面へのバンプ電極の形成工程を簡略化することができる。
【００３３】
次に、図５（ｄ）に示すように、未硬化状態の積層体用封止体（封止体の一部）１６によってチップ積層体１０の側面を覆い、かつ未硬化状態の積層体用封止体１６をメモリチップ２ａ同士の間及びメモリチップ２ａとロジックチップ４の間に充填し、その後、積層体用封止体１６を硬化する。この工程は、図１（ｄ）と同様の工程である。
【００３４】
図６（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造装置における封止工程を示す断面模式図である。
この封止工程においても第１の実施形態と同様に、チップ積層体１０を搭載した支持基板１を、トランスファモールド装置２２の上型金型２２ａと下型金型２２ｂからなる成形金型にセットする。成形金型にはキャビティ２４が形成されており、キャビティ内に支持基板１上のチップ積層体１０が配置される。また、上型金型２２ａには弾力性のあるシート２６が配置されており、シート２６を介して上型金型２２ａと下型金型２２ｂを型締めすることで、チップ積層体１０のロジックチップ４の主面４ａａに封止樹脂が回り込まないようにしている。また、成形金型にはゲート部２８が設けられている。
【００３５】
本実施形態では、第１の実施形態と異なるのは、図６（ａ）〜（ｄ）に示すように、上型２２ａのキャビティにロジックチップ４に対応した凹部２２ａａが形成されており、シート２６がロジックチップの一面の金属層６２に沿って密着されるように構成されている点である。そのため、第１の実施形態と同様に、金属層６２の表面に封止樹脂の漏れ出しを低減し、ロジックチップの主面側を覆うことのない状態で、支持基板上に複数のメモリチップと、ロジックチップの裏面と側面を一括的に覆う封止体を形成することができる。
【００３６】
図７（ａ）及び図７（ｂ）は、本実施形態に係る半導体装置の製造装置におけるバンプ電極の形成工程を示す断面模式図である。
【００３７】
図７（ａ）は、成形金型から取り出した、チップ積層体及び封止体からなる成型体６３を示すものである。
図７（ａ）及び図７（ｂ）に示すように、支持基板１の封止体表面から露出したロジックチップ４上の金属層６２において、表面から露出しているロジックチップ４の貫通電極６上以外の領域をエッチング等により除去することにより、ロジックチップ４上に貫通電極６に電気的に接続するバンプ電極（第３のバンプ電極）６２ａを形成する。
【００３８】
その後、第１の実施形態と同様に、個片化された支持基板を配線基板にフリップチップ実装し、封止樹脂から露出したロジックチップの一面上に形成されたバンプ電極を、配線基板の配線の接続パッドに電気的に接続する。そして半田ボール搭載後、配線基板を切断分離することで半導体装置が得られる。
【００３９】
上述した第１の実施形態及び第２の実施形態においては、個片化した支持基板上に搭載されたチップ積層体を配線基板に実装する場合について説明した。
図８（ａ）〜図８（ｄ）に示すように、個片化された配線基板を、切断分離前の支持基板上のチップ積層体のロジックチップに搭載してもよい。この場合、第１及び第２の実施形態より製造工程を簡略化できる。
【００４０】
図８（ａ）では、ロジックチップ４の主面４ａａ上に、バンプ電極を併せて覆うように配線基板間用封止体として例えば、ＮＣＦ（Non Conductive Film）６５を堆積する。
【００４１】
次いで、図８（ｂ）に示すように、ＮＣＦ（Non Conductive Film）６５を介してロジックチップ４の主面４ａａに、個片化された配線基板６６を搭載する。ロジックチップ４上のバンプ電極（第３のバンプ電極）６８と配線基板６６の裏面に形成された複数の接続パッド６７とを熱圧着することで、チップ積層体１０と配線基板６６とが電気的に接続される。
【００４２】
次いで、図８（ｃ）に示すように、配線基板６６の主面に形成されたランド部７２に導電性の金属ボール、例えば半田ボールを搭載し、外部端子となるバンプ電極７４を形成する。
【００４３】
次いで、図８（ｄ）に示すように、再度、支持基板１の下面にダイシングテープ７６を貼付した後、図示しないダイシング装置によりダイシングラインに従い、配線基板６６を切断して製品形成部を個片化する。
【００４４】
図９に、本発明に係る半導体装置の製造方法を用いて製造した半導体装置の例を示す。
半導体装置８０は、支持基板１と、支持基板１上に積層されたチップ積層体１０と、支持基板１の一面とチップ積層体１０の側面を覆う封止体１６、３６と、チップ積層体上に搭載された配線基板６６と、を備える。
【００４５】
支持基板１は例えば、略四角形のメタル基板である。メタル基板は、例えば０．２ｍｍ厚の鉄・ニッケル合金の４２アロイからなる。
【００４６】
チップ積層体１０は、例えばダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）の回路層２Ａが形成されたＤＲＡＭチップ２ａを４個（第１の半導体チップ）と、これらＤＲＡＭチップ２ａを制御するためのロジックチップ４（第２の半導体チップ）とが積層されて構成されている。ロジックチップ４には、ロジック回路を有する回路層４Ａが形成されている。
ＤＲＡＭチップ２ａ及びロジックチップ４には、それぞれ主面側及び裏面側に複数の柱状のバンプ電極１２、１４が形成されている。ＤＲＡＭチップ２ａの主面２ａａ側のバンプ電極１２は、電極パッド５及び貫通電極６を介して、裏面２ｂｂ側のバンプ電極１２に電気的に接続されている。また、ロジックチップ４の主面４ａａ側のバンプ電極１４は、シード層３４、電極パッド７及び貫通電極６を介して、裏面４ｂｂ側のバンプ電極１４に電気的に接続されている。
ＤＲＡＭチップ２ａとロジックチップ４（４ａ）は、回路層２Ａ、４Ａを配線基板６６側に向けて積層されている。それぞれの半導体チップのバンプ電極１２又は１４と、隣接する別の半導体チップのバンプ電極１２又は１４とが電気的に接合されている。
【００４７】
チップ積層体１０は、絶縁性の接着部材８、例えばポリイミド基材の両面に接着層が形成されたダイ・アタッチド・フィルム材（ＤＡＦ）によって、支持基板１の略中央位置に接着固定されている。支持基板１と支持基板１に隣接するＤＲＡＭチップ２ａのバンプ電極１２とは、ＤＡＦ材８によって絶縁されている。また、ＤＡＦ材として熱伝導性の高い材料を用いることにより、チップ積層体１０からの熱を効率的に支持基板１に伝達することができ、放熱性が向上する。なお、支持基板１は銅等の放熱性の高い材料を用いることにより、さらに放熱性を向上させることができる。
【００４８】
また、支持基板１上には、チップ積層体１０を覆うチップ積層体用封止体１６が形成されている。チップ積層体用封止体１６は、ロジックチップ４の主面４ａａ側（配線基板６６と対向する面側）を露出させた状態でチップ積層体１０を覆っている。チップ積層体用封止体１６は絶縁性材料からなるアンダーフィル材で構成されており、支持基板１上のチップ積層体１０を構成する各々の半導体チップ２ａ、４ａの間に充填されるとともに、チップ積層体１０の側面を覆っている。
【００４９】
ロジックチップ４の主面４ａａ側には、支持基板１より小さい面積でほぼ四角形状を有する配線基板６６が配置されている。配線基板６６は、チップ積層体１０の反対側の面に配置されると共にチップ積層体１０と電気的に接続されている。配線基板６６は、例えば１００μｍ厚のポリイミド基材からなるフレキシブル基板であり、配線基板６６の主面には所定の配線７４が形成されている。配線基板６６の主面６６ａ側の配線７４は、絶縁膜、例えばソルダーレジスト７６で覆われている。配線基板６６の主面６６ａと反対側の面には、複数の接続パッド７８が形成されている。また、配線基板６６の主面６６ａには、複数のランド部８２が形成されている。接続パッド７８とランド部８２とはそれぞれ配線７４により電気的に接続されている。複数のランド部８２は、配線基板６６上に所定の間隔、例えば０．８ｍｍの間隔で格子状に配置されている。チップ積層体１０と配線基板６６とはフリップチップ接合により接合される。  
【００５０】
ロジックチップ４の主面４ａａ側に設けられた主面側バンプ電極１４は配線基板６６の接続パッド７８に電気的に接続されている。また、配線基板６６の裏面６６ｂ側とロジックチップ４の主面４ａａ側との間にはアンダーフィル材からなる配線基板間用封止体８６が充填されており、この配線基板間用封止体８６によりバンプ電極１４が保護され、かつ配線基板６６を接着固定している。また、配線基板６６の主面６６ａの複数のランド部８２には半導体装置の外部端子となる半田ボール８４がそれぞれ搭載されている。
【００５１】
また、本実施形態では、支持基板上にメモリチップとロジックチップを貫通電極により積層したチップ積層体を搭載した半導体装置について説明したが、貫通電極により電気的に接続されたチップ積層体であれば、どのような機能のチップの組み合わせでもよい。
【００５２】
また、本実施形態では、支持基板上に４つのメモリコアチップと１つのロジックチップを積層した場合について説明したが、貫通電極により電気的に接続された２段以上のチップ積層体であれば、積層数は何段でもよい。
【００５３】
また、ＢＧＡ型の半導体装置について説明したが、ＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）等、他の半導体装置に適用してもよい。
【００５４】
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００５５】
本発明は、チップ積層体を備えた半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【００５６】
１  支持基板
２  第１の半導体チップ
２ａ  半導体チップ
２ａａ  主面（一面）
４  第２の半導体チップ
４ａ  半導体チップ
４ａａ  主面
４ｂｂ  裏面（一面）
６  貫通電極
１２  バンプ電極
１４  バンプ電極
１６  アンダーフィル材（封止体の一部）
３２  樹脂封止体（封止体の一部）
３４  シード層（導電層）
３４ａ  電極パッド
３８、６２ａ、６８  バンプ電極（第３のバンプ電極）
４６、６６  配線基板
６２  金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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