(57)【要約】【課題】回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板１１と、メモリ部ＭＵと、半導体基板とメモリ部との間の回路部ＣＵと、を備える。メモリ部は、半導体基板の主面１１ａに垂直な第１方向に交互に積層された複数の電極膜ＷＬと複数の絶縁膜１４とを有する積層構造体ＭＬと、積層構造体を第１方向に貫通する半導体ピラーＳＰと、電極膜と半導体ピラーとの交差部に対応して設けられた記憶部４３と、を有す。回路部は、それぞれ第１、第２導電型のソース／ドレイン領域を有する第１、第２トランジスタ５１ｎ、５１ｐと、シリサイドを含む第１配線Ｗ１と、ソース／ドレイン領域と同じ導電型のポリシリコンからなるコンタクトプラグＣ１、Ｃ２と、を有す。【選択図】図１
2011003833.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
メモリ部と、
前記半導体基板と前記メモリ部との間に設けられた回路部と、
を備え、
前記メモリ部は、
前記基板の主面に対して垂直な第１方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、
前記電極膜と前記第１半導体ピラーとの交差部に対応して設けられた第１記憶部と、
を有し、
前記回路部は、
第１導電型の第１ソース領域及び第１ドレイン領域を有する第１トランジスタと、
第２導電型の第２ソース領域及び第２ドレイン領域を有する第２トランジスタと、
前記第１トランジスタ及び前記第２トランジスタの前記半導体基板とは反対の側に設けられ、シリサイドを含む第１配線と、
前記第１ソース領域及び第１ドレイン領域の少なくともいずれかと前記第１配線とを電気的に接続し、第１導電型のポリシリコンからなる第１コンタクトプラグと、
前記第２ソース領域及び第２ドレイン領域の少なくともいずれかと前記第１配線とを電気的に接続し、第２導電型のポリシリコンからなる第２コンタクトプラグと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記回路部は、
前記第１配線の上に設けられ、金属からなる第２配線と、
前記第１配線と前記第２配線とを接続し、シリコンに対する反応性が前記第２配線よりも低い材料からなる導電部と、
をさらに有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２配線は、タングステンを含み、
前記導電部は、Ｔｉ及びＴｉＮの少なくともいずれかを含むことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記回路部は、前記第２配線の前記半導体基板の側の面の少なくとも一部を覆うように設けられ、シリコンに対する反応性が前記第２配線よりも低い材料からなる導電層をさらに有することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板の主面の上に、第１導電型の第１ソース領域及び第１ドレイン領域を有する第１トランジスタと、第２導電型の第２ソース領域及び第２ドレイン領域を有する第２トランジスタと、を形成し、
前記第１ソース領域及び第１ドレイン領域の少なくともいずれかに接続され、第１導電型のポリシリコンからなり、前記主面に対して垂直な第１方向に延在する第１コンタクトプラグと、前記第２ソース領域及び第２ドレイン領域の少なくともいずれかと接続され、第２導電型のポリシリコンからなり、前記第１方向に延在する第２コンタクトプラグと、を形成し、前記第１コンタクトプラグ及び前記第２コンタクトプラグのいずれかと接続され、シリサイドを含む配線層を形成し、
前記配線層の上方において、
前記第１方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、
前記電極膜と前記第１半導体ピラーとの交差部に対応して設けられた第１記憶部と、
を有するメモリ部を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換えが可能な不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
様々なアプリケーションに利用されている不揮発性半導体記憶装置、特にフラッシュメモリには、さらなる大容量化が要求され、微細化が加速的に進み、微細化の限界に近づきつつある。現在のようにメモリセル及び回路素子等を平面上に配置した構造では、大容量化のためには微細化に頼らざるを得ないが、微細化の限界に直面している。
【０００３】
これを解決する手段として、従来の平面上に配置されていたメモリセル（メモリストリング）やセレクトゲート等を基板垂直方向に配置した三次元構造のフラッシュメモリが提案されている（例えば、特許文献１参照）。
【０００４】
この三次元構造のフラッシュメモリは、従来の構造を基板に対して垂直方向に９０度回転した構造を有している。この技術においては、シリコン基板上にワード線となる電極膜と絶縁膜とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、例えば、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にポリシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。そして、この積層体の上部にセレクトゲート電極が設けられ、セレクトゲート電極をシリコンピラーが貫通することによって、セレクトゲートトランジスタが形成される。  三次元構造のフラッシュメモリは、微細化による大容量化に加えて、メモリセルを垂直方向に積層していくことで大容量化を達成することができる。
【０００５】
このような三次元構造のフラッシュメモリにおいて、チップ面積をさらに縮小する場合、基板の上に周辺回路を形成し、この後、この上にメモリセルを形成することが考えられる。メモリセルの形成の際には、例えば１０００℃以上の高温処理が行われる場合があり、周辺回路はこの温度に耐えることが必要である。特に、周辺回路に含まれるトランジスタと配線層とのコンタクトは、高温で劣化し易い。このため、メモリセルの下部に形成しても特性が劣化しない配線層やコンタクトの開発が必要とされる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体基板と、メモリ部と、前記半導体基板と前記メモリ部との間に設けられた回路部と、を備え、前記メモリ部は、前記基板の主面に対して垂直な第１方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、前記電極膜と前記第１半導体ピラーとの交差部に対応して設けられた第１記憶部と、を有し、前記回路部は、第１導電型の第１ソース領域及び第１ドレイン領域を有する第１トランジスタと、第２導電型の第２ソース領域及び第２ドレイン領域を有する第２トランジスタと、前記第１トランジスタ及び前記第２トランジスタの前記半導体基板とは反対の側に設けられ、シリサイドを含む第１配線と、前記第１ソース領域及び第１ドレイン領域の少なくともいずれかと前記第１配線とを電気的に接続し、第１導電型のポリシリコンからなる第１コンタクトプラグと、前記第２ソース領域及び第２ドレイン領域の少なくともいずれかと前記第１配線とを電気的に接続し、第２導電型のポリシリコンからなる第２コンタクトプラグと、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
また、本発明の他の一態様によれば、半導体基板の主面の上に、第１導電型の第１ソース領域及び第１ドレイン領域を有する第１トランジスタと、第２導電型の第２ソース領域及び第２ドレイン領域を有する第２トランジスタと、を形成し、前記第１ソース領域及び第１ドレイン領域の少なくともいずれかに接続され、第１導電型のポリシリコンからなり、前記主面に対して垂直な第１方向に延在する第１コンタクトプラグと、前記第２ソース領域及び第２ドレイン領域の少なくともいずれかと接続され、第２導電型のポリシリコンからなり、前記第１方向に延在する第２コンタクトプラグと、を形成し、前記第１コンタクトプラグ及び前記第２コンタクトプラグのいずれかと接続され、シリサイドを含む配線層を形成し、前記配線層の上方において、前記第１方向に交互に積層された複数の電極膜と複数の絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、前記電極膜と前記第１半導体ピラーとの交差部に対応して設けられた第１記憶部と、を有するメモリ部を形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、回路部の上部にメモリ部を形成し、回路部が高温にさらされても回路部の配線層やコンタクトが劣化しない不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
【図６】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
【図７】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。
【図８】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図９】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１０】本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図１１】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【図１２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図１３】図１２に続く工程順模式的断面図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
なお、図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【００１４】
本発明の第１の実施形態に係る不揮発性半導体記憶装置１１０は、３次元積層型のフラッシュメモリである。  
図１に表したように、不揮発性半導体記憶装置１１０においては、例えば単結晶シリコンからなる半導体基板１１が設けられる。
【００１５】
本具体例においては、半導体基板１１においては、メモリセルが形成されるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲとが設定されている。周辺領域ＰＲにおいては、半導体基板１１の上には、各種の周辺領域回路ＰＲ１が設けられる。ただし、本発明はこれに限らず、半導体基板１１にはメモリアレイ領域ＭＲのみが設けられ、周辺領域ＰＲは省略されても良い。
【００１６】
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。すなわち、メモリ部ＭＵの下部において、半導体基板１１の上に回路部ＣＵが設けられている。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００１７】
メモリ部ＭＵは、３次元マトリクス状に配列したメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
【００１８】
図２は、マトリクスメモリセル部ＭＵ１の構成を例示している。  
すなわち、図１においては、マトリクスメモリセル部ＭＵ１として、図２のＡ−Ａ’断面の一部と、図２のＢ−Ｂ’線断面の一部が例示されている。
【００１９】
図１及び図２に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられている。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の第１絶縁膜１４（絶縁膜）とを有する。
【００２０】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＸ軸とに垂直な方向をＸ軸方向（第３方向）とする。
【００２１】
積層構造体ＭＬにおける電極膜ＷＬ及び第１絶縁膜１４の積層方向は、Ｚ軸方向である。すなわち、電極膜ＷＬ及び第１絶縁膜１４は、主面１１ａ対して平行に設けられる。
【００２２】
そして、この積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（第１半導体ピラーＳＰ１）が設けられる。この半導体ピラーＳＰは、積層構造体ＭＬをＺ方向に貫通する貫通ホールＴＨの中に半導体を埋め込むことによって形成される。
【００２３】
そして、積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に対応してメモリセルＭＣが設けられる。
【００２４】
本具体例では、半導体ピラーＳＰの側面と電極膜ＷＬとの間に、後述する絶縁層を介して電荷蓄積層４３が設けられ、この電荷蓄積層４３がメモリセルＭＣにおける記憶部となる。
【００２５】
図３は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。  
すなわち、同図は、マトリクスメモリセル部ＭＵ１の構成を例示している。  
図３に表したように、不揮発性半導体記憶装置１１０においては、貫通ホールＴＨの内側に、第２絶縁膜４４、電荷蓄積層４３及び第３絶縁膜４２が設けられ、その内側に半導体ピラーＳＰが設けられている。
【００２６】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
【００２７】
第１絶縁膜１４、第２絶縁膜４４及び第３絶縁膜４２には、例えばシリコン酸化物が用いられる。  
第１絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【００２８】
半導体ピラーＳＰと各電極膜ＷＬとが交差する部分に対応してメモリセルＭＣが形成される。このメモリセルＭＣにおいて、電荷蓄積層４３が記憶部となり、第２絶縁膜４４はブロック絶縁膜として機能し、第３絶縁膜４２はトンネル絶縁膜として機能する。
【００２９】
電荷蓄積層４３には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、記憶部として機能する。電荷蓄積層４３は単層膜でも良く、また積層膜であっても良い。  
また、第２絶縁膜４４及び第３絶縁膜４３も単層膜でも良く、また積層膜であっても良い。
【００３０】
このように、不揮発性半導体記憶装置１１０においては、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、電荷蓄積層４３を有するセルトランジスタ形成され、セルトランジスタが３次元マトリクス状に配列し、この電荷蓄積層４３に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルＭＣとして機能する。
【００３１】
本具体例では、記憶部となる電荷蓄積層４３は、貫通ホールＴＨの内部に連続して設けられている。ただし、本発明はこれに限らず、例えば、電荷蓄積層４３は、貫通ホールＴＨの内部に不連続に設けられても良く、さらに、電荷蓄積層４３は、電極膜ＷＬに対して平行に絶縁膜を介して設けられても良い。このように、電荷蓄積層４３（記憶部）は、電極膜ＷＬと半導体ピラーＳＰとの交差部に対応して設けられれば良い。
【００３２】
このように、メモリ部ＭＵは、主面１１ａに対して垂直なＺ軸方向に交互に積層された複数の電極膜ＷＬと複数の第１絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰと、電極膜ＷＬと半導体ピラーＳＰとの交差部に対応して設けられた電荷蓄積層４３（記憶部）と、を有する。
【００３３】
なお、図１及び図２においては、電極膜ＷＬが４枚描かれており、すなわち、積層構造体ＭＬは、電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。
【００３４】
なお、図３に例示したように、Ｙ軸方向に隣接する半導体ピラーＳＰどうしの間の電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域ＷＲ１及び第２領域ＷＲ２に分かれている。
【００３５】
図２に表したように、積層構造体ＭＬの上には、選択ゲート電極ＳＧが設けられる。選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンを用いることができる。選択ゲート電極ＳＧは、導電膜が一定の方向に沿って分断されて形成されたものであり、本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断されている。すなわち、選択ゲート電極ＳＧは、Ｘ軸方向に沿って延在する帯状の形状を有している。
【００３６】
なお、図１に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。
【００３７】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２が設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。ビア２２は、バリア層２０と金属層２１との積層膜を有する。バリア層２０には例えばＴｉ−ＴｉＮが用いられ、金属層２１には、例えばタングステンが用いられる。なお、ソース線ＳＬも同様に、例えば、Ｔｉ−ＴｉＮ等のバリア層と、タングステン等の金属層と、の積層膜を有することができる。
【００３８】
そして、ソース線ＳＬの上に層間絶縁膜が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。ビット線には、例えばＣｕを用いることができる。なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
【００３９】
電極膜ＷＬは、ＸＹ平面に対して平行な導電膜であり、例えば、消去ブロック単位で分断される。
【００４０】
そして、積層構造体ＭＬ及び選択ゲート電極ＳＧには、積層方向（Ｚ軸方向）に延びる複数の貫通ホールＴＨが形成され、その内部の側面に絶縁膜が設けられ、その内側の空間に半導体材料が埋め込まれて半導体ピラーＳＰとなる。すなわち、積層構造体ＭＬに設けられる半導体ピラーＳＰは、積層構造体ＭＬの上部の選択ゲート電極ＳＧもさらに貫通している。
【００４１】
そして、本具体例においては、２本ずつの半導体ピラーＳＰは、半導体基板１１の側で接続されている。  
すなわち、不揮発性半導体記憶装置１１０は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを半導体基板１１の側で電気的に接続する第１接続部ＣＰ１をさらに備える。すなわち、第１及び第２半導体ピラーＳＰ１及びＳＰ２は、第１接続部ＣＰ１によって接続され、Ｕ字形状の１つのＮＡＮＤストリングとして機能する。そして、この第１接続部ＣＰ１は、バックゲートＢＧに対向している。
【００４２】
ただし、本発明は、これに限らず、後述するように、それぞれの半導体ピラーＳＰが独立しており、半導体基板１１の側で接続部ＣＰによって接続されなくても良い。この場合には、積層構造体ＭＬの上部及び下部に各半導体ピラーＳＰを選択するための選択ゲート電極がそれぞれ設けられる。以下では、２本の半導体ピラーＳＰが第１接続部ＣＰ１によって接続される場合として説明する。
【００４３】
なお、ここで、不揮発性半導体記憶装置１１０において半導体ピラーは複数設けられており、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、特定の半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。他の構成要素も同様に、例えば、接続部の全体または任意の接続部を指す場合には、「接続部ＣＰ」と言い、特定の接続部を指す場合に「第ｎ接続部ＣＰｎ」（ｎは１以上の任意の整数）と言う。
【００４４】
図２に表したように、第１接続部ＣＰ１によって接続された第１及び第２半導体ピラーＳＰ１及びＳＰ２がペアとなって１つのＵ字形状のＮＡＮＤストリングとなり、第２接続部ＣＰ２によって接続された第３及び第４半導体ピラーＳＰ３及びＳＰ４がペアとなって別のＵ字形状のＮＡＮＤストリングとなる。
【００４５】
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。  
図４に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、上記のｎが（４ｍ＋１）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。
そして、図１に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
【００４６】
これにより、半導体基板１１からの距離が同じ電極膜ＷＬにおいて、ペアとなる第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２とで異なる電位が設定できる。そして、半導体基板１１からの距離が同じ電極膜ＷＬにおいて、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４とで、異なる電位を設定できる。これにより、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とに対応する同層のメモリセルは互いに独立して動作でき、そして、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とに対応する同層のメモリセルは互いに独立して動作できる。
【００４７】
なお、電極膜ＷＬＡと電極膜ＷＬＢとの組み合を１つの消去ブロックとすることができ、消去ブロックごとに、電極膜ＷＬＡ及び電極膜ＷＬＢと、別の電極膜ＷＬＡ及び電極膜ＷＬＢと、が分断される。  
なお、各消去ブロックに含まれる半導体ピラーのＸ軸方向及びＹ軸方向における数は任意である。
【００４８】
また、バックゲートＢＧは、ビアプラグ３３によってバックゲート配線３４に接続される。  
なお、ビアプラグ３１及び３３、ワード配線３２並びにバックゲート配線３４には、例えば、Ｔｉ−ＴｉＮ等のバリア層と、タングステン等の金属層と、の積層膜を用いることができる。
【００４９】
図２に表したように、第１半導体ピラーＳＰ１の半導体基板１１とは反対の端は、ビット線ＢＬに接続され、第２半導体ピラーＳＰ２の半導体基板１１とは反対の端は、ソース線ＳＬに接続されている。一方、第３半導体ピラーＳＰ３の半導体基板１１とは反対の端は、ソース線ＳＬに接続され、第４半導体ピラーＳＰ４の半導体基板１１とは反対の端は、ビット線ＢＬに接続されている。そして、第１〜第４半導体ピラーＳＰ１〜ＳＰ４には、第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４が設けられている。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００５０】
すなわち、メモリ部ＭＵは、第２半導体ピラーＳＰ２と、第２記憶部（電荷蓄積層４３）と、第１接続部ＣＰ１と、ビット線ＢＬと、ソース線ＳＬと、をさらに有する。  
第２半導体ピラーＳＰ２は、Ｙ軸方向において第１半導体ピラーＳＰ１と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第２記憶部は、電極膜ＷＬと第２半導体ピラーＳＰ２との交差部に対応して設けられる。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とを半導体基板１１の側で電気的に接続する。ビット線ＢＬは、第１半導体ピラーＳＰ１の半導体基板１１とは反対の側の第１端部と接続され、Ｙ軸方向に延在する。ソース線ＳＬは、第２半導体ピラーＳＰ２の半導体基板１１とは反対の側の第２端部と接続され、Ｘ軸方向に延在する。
【００５１】
そして、メモリ部ＭＵは、第３半導体ピラーＳＰ３と、第３記憶部（電荷蓄積層４３）と、第４半導体ピラーＳＰ４と、第４記憶部（電荷蓄積層４３）と、第２接続部ＣＰ２と、をさらに有する。  
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第３記憶部は、電極膜ＷＬと第３半導体ピラーＳＰ３との交差部に対応して設けられる。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４記憶部は、電極膜ＷＬと第４半導体ピラーＳＰ４との交差部に対応して設けられる。第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とを半導体基板１１の側で電気的に接続する。
【００５２】
そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の半導体基板１１とは反対の側の第４端部と接続される。そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の半導体基板１１とは反対の側の第３端部と接続される。
【００５３】
このように、不揮発性半導体記憶装置１１０においては、メモリセルＭＣに対する各種の配線は、積層構造体ＭＬの上方に設けられており、半導体基板１１の側には、これらの配線が設けられていない。このため、図１に例示したように、半導体基板１１の上の、積層構造体ＭＬの下に、回路部ＣＵを設けることでチップ面積をさらに縮小できる。
【００５４】
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。  
図５に表したように、回路部ＣＵは、第１導電型の第１トランジスタ５１ｎと、第２導電型の第２トランジスタ５１ｐと、を有する。第１導電型と第２導電型とは、互いに入れ換えることができる。以下では、第１導電型がｎ型であり、第２導電型がｐ型である場合として説明する。
【００５５】
すなわち、第１トランジスタ５１ｎは、ｎ型のＦＥＴ（Field Effect Transistor）であり、第２トランジスタ５１ｐが、ｐ型のＦＥＴである。
【００５６】
第１トランジスタ５１ｎは、ｎ型の例えば拡散層からなる第１ソース領域５３ｎと、ｎ型の例えば拡散層からなる第１ドレイン領域５４ｎと、を有する。
【００５７】
さらに、第１トランジスタ５１ｎは、第１ソース領域５３ｎと第１ドレイン領域５４ｎとの間の第１チャネル領域５２ｎと、第１チャネル領域５２ｎの上に設けられた第１ゲート絶縁膜５５ｎと、第１ゲート絶縁膜５５ｎの上に設けられた第１ゲート電極５６ｎと、を有する。さらに、第１ゲート電極５６ｎの側面及び上面には、例えば酸化シリコンからなる絶縁膜５７ｎ１と、その上に設けられ、例えば窒化シリコンからなる絶縁膜５７ｎ２と、が設けられている。
【００５８】
なお、第１ソース領域５３ｎ、第１ドレイン領域５４ｎ及び第１ゲート電極５６ｎの上の一部において、絶縁膜５７ｎ２及び層間絶縁膜１２ａには開口部が設けられ、後述するコンタクトプラグが接続される。
【００５９】
一方、第２トランジスタ５１ｐは、ｐ型の例えば拡散層からなる第２ソース領域５３ｐと、ｐ型の例えば拡散層からなる第２ドレイン領域５４ｐと、を有する。
【００６０】
さらに、第２トランジスタ５１ｐは、第２ソース領域５３ｐと第２ドレイン領域５４ｐとの間の第２チャネル領域５２ｐと、第２チャネル領域５２ｐの上に設けられた第２ゲート絶縁膜５５ｐと、第２ゲート絶縁膜５５ｐの上に設けられた第２ゲート電極５６ｐと、を有する。さらに、第２ゲート電極５６ｐの側面及び上面には、例えば酸化シリコンからなる絶縁膜５７ｐ１と、その上に設けられ、例えば窒化シリコンからなる絶縁膜５７ｐ２と、が設けられている。
【００６１】
なお、第２ソース領域５３ｐ、第２ドレイン領域５４ｐ及び第２ゲート電極５６ｐの上の一部において、絶縁膜５７ｐ２及び層間絶縁膜１２ａには開口部が設けられ、後述するコンタクトプラグが接続される。
【００６２】
なお、第１トランジスタ５１ｎと第２トランジスタ５１ｐとは、例えばＳＴＩ（Shallow Trench Insulator）１１ｓによって分断されている。また、第１トランジスタ５１ｎと第２トランジスタ５１ｐの上、及び、半導体基板１１の上には、例えば酸化シリコンからなる層間絶縁膜１２ａが設けられる。
【００６３】
第１トランジスタ５１ｎの上方には、配線７３ｎ、配線７４ｎ及び配線７６ｎが設けられている。一方、第２トランジスタ５１ｐの上方には、配線７３ｐ、配線７４ｐ及び配線７６ｐが設けられている。配線７３ｎ、配線７４ｎ、配線７６ｎ、配線７３ｐ、配線７４ｐ及び配線７６ｐは、第１トランジスタ５１ｎ及び第２トランジスタ５１ｐの上方であって、第１トランジスタ５１ｎ及び第２トランジスタ５１ｐに対して最も近い第１配線Ｗ１となる。なお、配線７３ｎ、配線７４ｎ、配線７６ｎ、配線７３ｐ、配線７４ｐ及び配線７６ｐどうしの間には、例えば酸化シリコンからなる層間絶縁膜１２ｂが設けられている。
【００６４】
第１配線Ｗ１は、例えば、Ｚ軸方向に対して垂直な方向に延在する。ただし、第１配線Ｗ１の延在方向は任意である。第１配線Ｗ１の延在する長さ及び幅は任意である。第１配線Ｗ１において幅に対する長さの比は任意であり、第１配線Ｗ１は、必ずしも帯状の形状を有していなくても良い。
【００６５】
第１配線Ｗ１は、シリサイドを含む。シリサイドは、ＷＳｉ２及びＴｉＳｉ２を含む。本具体例では、配線７３ｎ、配線７４ｎ、配線７６ｎ、配線７３ｐ、配線７４ｐ及び配線７６ｐ配線７３ｎには、ＷＳｉ２が用いられている。
【００６６】
そして、配線７３ｎと第１ソース領域５３ｎとを接続するコンタクトプラグ６３ｎ（第１コンタクトプラグＣ１）と、配線７４ｎと第１ドレイン領域５４ｎとを接続するコンタクトプラグ６４ｎ（第１コンタクトプラグＣ１）と、が、設けられている。コンタクトプラグ６３ｎ及びコンタクトプラグ６４ｎは、ｎ型のポリシリコンからなる。
【００６７】
一方、配線７３ｐと第２ソース領域５３ｐとを接続するコンタクトプラグ６３ｐ（第２コンタクトプラグＣ２）と、配線７４ｐと第２ドレイン領域５４ｐとを接続するコンタクトプラグ６４ｐ（第２コンタクトプラグＣ２）と、が、設けられている。コンタクトプラグ６３ｐ及びコンタクトプラグ６４ｐは、ｐ型のポリシリコンからなる。
【００６８】
このように、半導体基板１１とメモリ部ＭＵとの間に設けられた回路部ＣＵは、ｎ型の第１ソース領域５３ｎ及び第１ドレイン領域５４ｎを有する第１トランジスタ５１ｎと、ｐ型の第２ソース領域５３ｐ及び第２ドレイン領域５４ｐを有する第２トランジスタ５１ｐと、シリサイドを含む第１配線Ｗ１と、第１ソース領域５３ｎ及び第１ドレイン領域５４ｎの少なくともいずれかと第１配線Ｗ１とを接続し、ｎ型のポリシリコンからなる第１コンタクトプラグＣ１（コンタクトプラグ６３ｎ及び６４ｎ）と、第２ソース領域５３ｐ及び第２ドレイン領域５４ｐの少なくともいずれかと第１配線Ｗ１とを接続し、ｐ型のポリシリコンからなる第２コンタクトプラグＣ２（コンタクトプラグ６３ｐ及び６４ｐ）と、を有する。
【００６９】
このように、不揮発性半導体記憶装置１１０における回路部ＣＵは、トランジスタのソース領域及びドレイン領域の導電型と同じ導電型のポリシリコンからなるコンタクトプラグを用いて、ソース領域及びドレイン領域と第１配線Ｗ１とを接続するので、回路部ＣＵを形成した後に行われるメモリ部ＭＵの形成の際の１０００℃を超える高温処理を経ても、アグロメレーション（agglomeration）によるコンタクト不良が回避できる。
【００７０】
そして、コンタクトプラグに、金属ではなく、高融点金属のシリサイドを用いることでも、メモリ部ＭＵの形成における高温処理中のコンタクトプラグ及びコンタクトプラグを介しての、第１及び第２トランジスタ５１ｎ及び５１ｐとのコンタクト特性の劣化が抑制される。
【００７１】
なお、第１配線Ｗ１としては、メモリ部ＭＵの形成の際に加えられる高温に対する単純な耐熱性だけではなく、加えられる高温中における他の構成部材との反応性が低いことが重要である。特に、第１及び第２トランジスタ５１ｎ及び５１ｐのシリコン、及び、第１及び第２コンタクトプラグＣ１及びＣ２のポリシリコン、との高温における反応性が低いことが重要である。この観点で、第１配線Ｗ１には、シリコン及びポリシリコンとの反応性が低いシリサイドを用いることが望ましく、その中でも特に反応性が低いＷＳｉ２及びＴｉＳｉ２を用いることがさらに望ましい。
【００７２】
なお、トランジスタのソース領域及びドレイン領域に対して、例えば金属のコンタクトプラグを設けた比較例の場合には、その後のメモリ部ＭＵの形成の際の１０００℃を超える高温処理において、ソース領域及びドレイン領域と、金属コンタクトプラグと、の間にコンタクト不良が発生し易い。
【００７３】
また、トランジスタのソース領域及びドレイン領域の導電型と異なる導電型のポリシリコンをコンタクトプラグに用いた場合には、例えば、ソース領域及びドレイン領域とコンタクトプラグとの間でｐｎ接合が形成され、所望のコンタクト特性が得られない。
【００７４】
このため、本実施形態に係る不揮発性半導体記憶装置１１０においては、第１及び第２コンタクトプラグＣ１及びＣ２には、第１及び第２トランジスタ５１ｎ及び５１ｐのソース領域及びドレイン領域の導電型と同じ導電型のポリシリコンが用いられる。
【００７５】
なお、本具体例においては、第１トランジスタ５１ｎの第１ゲート電極５６ｎの導電型は任意である。そして、第１ゲート電極５６ｎと配線７６ｎ（第１配線Ｗ１）とを接続する第１ゲートコンタクトプラグ６６ｎの導電型は、第１ゲート電極５６ｎの導電型と同じ導電型とする。
【００７６】
同様に、第２トランジスタ５１ｐの第２ゲート電極５６ｐの導電型は任意である。そして、第２ゲート電極５６ｐと配線７６ｐ（第１配線Ｗ１）とを接続する第２ゲートコンタクトプラグ６６ｐの導電型は、第２ゲート電極５６ｐの導電型と同じ導電型とする。
また、本具体例では、回路部ＣＵは、第１配線Ｗ１の上に設けられた第２配線Ｗ２と、第１配線Ｗ１と第２配線Ｗ２との間に設けられ、第１配線Ｗ１と第２配線Ｗ２とを電気的に接続するビアプラグＶＰと、を有している。本具体例では、第２配線Ｗ２はシリサイドであり、ビアプラグＶＰもシリサイドである。
【００７７】
そして、第２配線Ｗ２及びビアプラグＶＰどうしの間には層間絶縁膜１２ｃが設けられ、第２配線Ｗ２の上には層間絶縁膜１２ｅが設けられている。
【００７８】
なお、第２配線Ｗ２は、例えば、Ｚ軸方向に対して垂直な方向に延在する。ただし、第２配線の延在方向は任意である。第２配線Ｗ２の延在する長さ及び幅は任意である。第２配線Ｗ２において幅に対する長さの比は任意であり、第２配線Ｗ２は、必ずしも帯状の形状を有していなくても良い。
【００７９】
すなわち、第２配線Ｗ２である配線８３ｎ及び配線８４ｎが設けられ、配線８３ｎと配線７３ｎとを接続するプラグ７３ｎｖ（ビアプラグＶＰ）が設けられ、配線８４ｎと配線７４ｎとを接続するプラグ７４ｎｖ（ビアプラグＶＰ）が設けられる。そして、第２配線Ｗ２である配線８３ｐ及び配線８４ｐが設けられ、配線８３ｐと配線７３ｐとを接続するプラグ７３ｐｖ（ビアプラグＶＰ）が設けられ、配線８４ｐと配線７４ｐとを接続するプラグ７４ｐｖ（ビアプラグＶＰ）が設けられる。
【００８０】
本具体例では、配線８３ｎ、８４ｎ、８３ｐ及び８４ｐ（第２配線Ｗ２）、並びに、プラグ７３ｎｖ、７４ｎｖ、７３ｐｖ及び７４ｐｖ（ビアプラグＶＰ）が、シリサイドである。ただし、本発明は、これに限らず、第２配線Ｗ２がシリサイドではなく、例えば第２配線Ｗ２が金属でも良い。
【００８１】
図６は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。  
図６に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１０ａの回路部ＣＵにおいては、第２配線Ｗ２（配線８３ｎ３、８４ｎ３、８３ｐ３及び８４ｐ３）として、金属が用いられている。本具体例では、配線８３ｎ３、８４ｎ３、８３ｐ３及び８４ｐ３にはタングステンが用いられている。そして、これらの配線に積層して、バリアメタルＢ２（Ｔｉ−ＴｉＮ膜８３ｎ４、８４ｎ４、８３ｐ４及び８４ｐ４）が設けられる。
【００８２】
このように、不揮発性半導体記憶装置１１０ａにおいては、回路部ＣＵは、第２配線Ｗ２の半導体基板１１の側の面の少なくとも一部を覆うように設けられ、シリコンに対する反応性が第２配線Ｗ２よりも低い材料からなるバリアメタルＢ２（導電層）をさらに有する。
【００８３】
そして、第１配線Ｗ１と第２配線Ｗ２とを接続するビアプラグＶＰ（プラグ７３ｎｖ１、７４ｎｖ１、７３ｐｖ１及び７４ｐｖ１）として、タングステンよりもシリコンに対する反応性が低いＴｉＮが用いられている。
【００８４】
なお、ビアプラグＶＰどうしの間には層間絶縁膜１２ｃが設けられ、第２配線Ｗ２どうしの間には層間絶縁膜１２ｄが設けられ、第２配線Ｗ２の上には層間絶縁膜１２ｅが設けられている。これ以外は、不揮発性半導体記憶装置１１０と同様なので説明を省略する。
【００８５】
不揮発性半導体記憶装置１１０ａにおいては、第２配線Ｗ２にＷＳｉ２よりも抵抗が低いタングステンを用いているので、配線の抵抗化を下げることができ、不揮発性半導体記憶装置１１０ａにおいては、第１配線Ｗ１及び第２配線Ｗ２の両方のＷＳｉ２を用いた不揮発性半導体記憶装置１１０に対して、より高速な動作が可能となる。
【００８６】
そして、第２配線Ｗ２に金属を用いた場合に、第１配線Ｗ１であるシリサイドとの反応が懸念されるが、本実施形態に係る不揮発性半導体記憶装置１１０ａにおいては、第１配線Ｗ１と第２配線Ｗ２とを接続するビアプラグＶＰとして、シリコンとの反応性が低いＴｉＮを用いているので、高温処理を行っても金属の第２配線Ｗ２とシリサイドの第１配線Ｗ１との間でコンタクトが不良になることは実質的に生じない。
【００８７】
図７は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の回路部の構成を例示する模式的断面図である。  
図７に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１０ｂの回路部ＣＵにおいては、第１配線Ｗ１と第２配線Ｗ２とを接続するビアプラグＶＰ（プラグ７３ｎｖ２、７４ｎｖ２、７３ｐｖ２及び７４ｐｖ２）として、積層膜が採用されている。これ以外は、不揮発性半導体記憶装置１１０ａと同様なので説明を省略する。
【００８８】
すなわち、プラグ７３ｎｖ２は、第１配線Ｗ１に接触するＴｉＮ層７３ｎｖ４と、第２配線Ｗ２に接触する金属層７３ｎｖ３と、の積層膜を有する。このプラグ７３ｎｖ２は、第１配線Ｗ１に到達するビアホールを形成し、ビアホールの内側面にＴｉＮ層７３ｎｖ４を形成し、ビアホールの残余の空間を金属材料で埋め込んで金属層７３ｎｖ３を形成することにより形成される。この時、ビアホールへの金属材料の埋め込みは、ビアホールと同時に配線８３ｎ３となる溝へ同時に金属材料を埋め込んでも良く、すなわち、金属層７３ｎｖ３の形成は、第２配線Ｗ２の形成と同時に行っても良い。
【００８９】
同様に、プラグ７４ｎｖ２は、第１配線Ｗ１に接触するＴｉＮ層７４ｎｖ４と、第２配線Ｗ２に接触する金属層７４ｎｖ３と、の積層膜を有し、プラグ７３ｐｖ２は、第１配線Ｗ１に接触するＴｉＮ層７３ｐｖ４と、第２配線Ｗ２に接触する金属層７３ｐｖ３と、の積層膜を有し、プラグ７４ｐｖ２は、第１配線Ｗ１に接触するＴｉＮ層７４ｐｖ４と、第２配線Ｗ２に接触する金属層７４ｐｖ３と、の積層膜を有する。
【００９０】
このＴｉＮ層７３ｎｖ４、７４ｎｖ４、７３ｐｖ４及び７４ｐｖ４は、バリアメタルＢＭとなる。
【００９１】
不揮発性半導体記憶装置１１０ｂにおいても、第２配線Ｗ２に抵抗が低いタングステンを用いているので、配線の低抵抗化が実現できる。
【００９２】
そして、ビアプラグＶＰとして、ＴｉＮ層のバリアメタルＢＭを用いているので、高温処理を行っても、ビアプラグＶＰの金属層７３ｎｖ３、７４ｎｖ３、７３ｐｖ３及び７４ｐｖ３と、シリサイドの第１配線Ｗ１との間でコンタクトが不良になることは実質的に生じない。
【００９３】
このように、回路部ＣＵは、第１配線Ｗ１の上に設けられ、金属からなる第２配線Ｗ２と、第１配線Ｗ１と第２配線Ｗ２との間に設けられ、第２配線Ｗ２よりもシリコンに対しての反応性が低い材料からなる導電部と、をさらに有することができる。この導電部は、不揮発性半導体記憶装置１１０ａの場合は、ビアプラグＶＰ（プラグ７３ｎｖ１、７４ｎｖ１、７３ｐｖ１及び７４ｐｖ１）である。そして、この導電部は、不揮発性半導体記憶装置１１０ｂの場合は、バリアメタルＢＭ（金属層７３ｎｖ３、７４ｎｖ３、７３ｐｖ３及び７４ｐｖ３）である。
【００９４】
図８は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。  
すなわち、同図は、マトリクスメモリセル部ＭＵ１の構成を例示している。  
図８に表したように、不揮発性半導体記憶装置１１１においては、貫通ホールＴＨの内側に、第３絶縁膜４２が設けられ、その内側に半導体ピラーＳＰが設けられている。そして、電荷蓄積層４３ａ及び４３ｂ、並びに、第２絶縁膜４４ａ及び４４ｂは、導電膜ＷＬに対して平行に設けられている。そして、電荷蓄積層４３ａと電極膜ＷＬとの間に第２絶縁膜４４ａが設けられ、電荷蓄積層４３ｂと電極膜ＷＬとの間に第２絶縁膜４４ａが設けられている。
【００９５】
この場合も、半導体ピラーＳＰと各電極膜ＷＬとが交差する部分に対応してメモリセルＭＣが形成される。このメモリセルＭＣにおいて、各電極膜ＷＬの上下に設けられる電荷蓄積層４３ａ及び４３ｂが記憶部となる。そして、第２絶縁膜４４ａ及び４４ｂがブロック絶縁膜として機能し、第３絶縁膜４２がトンネル絶縁膜として機能する。
【００９６】
このような構成のメモリ部ＭＵの場合も、その下に上述の回路部ＣＵを設けることで、回路部の上部にメモリセル部を形成し、回路部が高温にさらされても、回路部の配線層やコンタクトが劣化しない。
【００９７】
なお、不揮発性半導体記憶装置１１１においては、電極膜ＷＬの上下の両方に電荷蓄積層４３ａ及び４３ｂが設けられているが、電極膜ＷＬの上及び下のいずれか一方のみに電荷蓄積層４３ａまたは４３ｂを設けても良い。
【００９８】
上記の不揮発性半導体記憶装置１１０、１１０ａ、１１０ｂ、１１１のように、Ｕ字構造のメモリストリングを用いる場合には、メモリセルＭＣに接続されるソース線ＳＬ、ビット線ＢＬ及びワード線ＷＬ等への配線は、メモリセルＭＣの上側に設けることができるので、メモリセルＭＣの下側、すなわち、メモリアレイ領域ＭＲの基板上を活用することにより、チップ面積を縮小し易くなる。すなわち、メモリアレイ領域ＭＲに周辺回路の少なくとも一部である回路部ＣＵを配置することで、チップ面積をさらに縮小でき、コストダウンがより容易になる。そして、この構成において、上記の回路部ＣＵが特に有効に適用される。
【００９９】
図９は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図１０は、本発明の第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
なお、図１０においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【０１００】
図９及び図１０に表したように、本実施形態に係る不揮発性半導体記憶装置１２０においては、半導体ピラーＳＰはＵ字形状に接続されておらず、それぞれの半導体ピラーＳＰが独立している。そして、積層構造体ＭＬの上に上部選択ゲート電極ＵＳＧが設けられ、積層構造体ＭＬの下に下部選択ゲート電極ＬＳＧが設けられている。
【０１０１】
上部選択ゲート電極ＵＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる上部選択ゲート絶縁膜ＵＳＧＩが設けられ、下部選択ゲート電極ＬＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる下部選択ゲート絶縁膜ＬＳＧＩが設けられる。
【０１０２】
そして、下部選択ゲート電極ＬＳＧの下側に、ソース線ＳＬが設けられている。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間に層間絶縁膜１３ｂが設けられている。
【０１０３】
下部選択ゲート電極ＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲート電極ＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬに接続されている。そして、上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層構造体ＭＬにおいてメモリセルＭＣが形成され、半導体ピラーＳＰが、直線状の１つのＮＡＮＤストリングとして機能する。
【０１０４】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ層間絶縁膜１７及び層間絶縁膜１３ｃによってＹ軸方向に分断されており、すなわち、上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、Ｘ軸方向に沿って延在する帯状の形状を有している。
【０１０５】
一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。  
そして、この場合は、電極膜ＷＬは、ＸＹ平面に平行な板状の導電膜である。
【０１０６】
このような構成のメモリ部ＭＵの場合も、その下に上述の回路部ＣＵを設けることで、回路部の上部にメモリセル部を形成し、回路部が高温にさらされても、回路部の配線層やコンタクトが劣化しない。
【０１０７】
（第２の実施の形態）
図１１は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。  
図１２は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図１３は、図１２に続く工程順模式的断面図である。
【０１０８】
図１１に表したように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、半導体基板１１の主面１１ａの上に、第１導電型（例えばｎ型）の第１ソース領域５３ｎ及び第１ドレイン領域５４ｎを有する第１トランジスタ５１ｎと、第２導電型（例えばｐ型）の第２ソース領域５３ｐ及び第２ドレイン領域５４ｐを有する第２トランジスタ５１ｐと、を形成する（ステップＳ１１０）。
【０１０９】
そして、第１コンタクトプラグＣ１及び第２コンタクトプラグＣ２、並びに、配線層（第１配線Ｗ１）を形成する（ステップＳ１２０）。
【０１１０】
すなわち、第１トランジスタ５１ｎの第１ソース領域５３ｎ及び第１ドレイン領域５４ｎの少なくともいずれかに接続され、第１導電型のポリシリコンからなり、Ｚ軸方向に延在する第１コンタクトプラグＣ１と、第２トランジスタ５１ｐの第２ソース領域５３ｐ及び第２ドレイン領域５４ｐの少なくともいずれかと接続され、第２導電型のポリシリコンからなり、Ｚ軸方向に延在する第２コンタクトプラグＣ２と、を形成する。
【０１１１】
具体的には、図１２（ａ）に表したように、第１トランジスタ５１ｎ及び第２トランジスタ５１ｐを形成した後、それらの上に層間絶縁膜１２ａを形成する。そして、第１トランジスタ５１ｎにおいては、層間絶縁膜１２ａ及び絶縁膜５７ｎ２に、第１ソース領域５３ｎ、第１ドレイン領域５４ｎ及び第１ゲート電極５６ｎに繋がるホールを形成する。同様に、第２トランジスタ５１ｐにおいては、層間絶縁膜１２ａ及び絶縁膜５７ｐ２に、第２ソース領域５３ｐ、第２ドレイン領域５４ｐ及び第２ゲート電極５６ｐに繋がるホールを形成する。そして、これらのホールにポリシリコンを埋め込む。その後、例えば、第２トランジスタ５１ｐ部分を遮蔽した状態で、第１トランジスタ５１ｎにおけるホールのポリシリコンにｎ型の不純物を注入し、さらに、第１トランジスタ５１ｎ部分を遮蔽した状態で、第２トランジスタ５１ｐにおけるホールのポリシリコンにｐ型の不純物を注入する。なお、この具体例では、第２トランジスタ５１ｐの第１ゲート電極５６ｎに繋がるホールのポリシリコンには、ｐ型の不純物が注入されている。
【０１１２】
この後、熱処理を行い、不純物を活性化させて第１及び第２コンタクトプラグＣ１及びＣ２を形成する。
【０１１３】
なお、上記において、第１及び第２コンタクトプラグＣ１及びＣ２の形成方法は任意であり、不純物を注入する方法の他、例えばｎ型またはｐ型の不純物を含有するポリシリコンを、別々に選択的に成膜する方法を採用しても良く、また、各種の拡散法を採用しても良い。
【０１１４】
そして、図１２（ｂ）に表したように、その上に、層間絶縁膜１２ｂを形成し、層間絶縁膜１２ｂの所定の部分に第１配線Ｗ１となる溝を形成し、その溝にシリサイドを埋め込んで第１配線Ｗ１（配線層）を形成する。すなわち、第１コンタクトプラグＣ１及び第２コンタクトプラグＣ２のいずれかと接続され、シリサイドを含む第１配線Ｗ１を形成する。
上記の第１及び第２コンタクトプラグＣ１及びＣ２の形成、並びに、配線層の形成は、技術的に可能な限り、その一部またはその全部を同時に実施することができ、また、その一部または全部の順序を入れ換えても良い。
【０１１５】
その後、図１３に表したように、第１配線Ｗ１の上に層間絶縁膜１２ｃを形成し、所定の形状のホールと溝を形成して、ビアプラグＶＰ及び第２配線Ｗ２を形成する。
【０１１６】
そして、その上に層間絶縁膜１２ｅを形成して、図５に例示した回路部ＣＵが形成できる。なお、既に図５に関して説明したように、ビアプラグＶＰ及び第２配線Ｗ２にはシリサイドを用いることができる。
【０１１７】
また、図６に関して説明したように、第２配線Ｗ２に金属を用いた場合には、ビアプラグＶＰには、第２配線Ｗ２よりもシリコンに対しての反応性が低い材料を用いることができる。また、図７に関して説明したように、ビアプラグＶＰには、バリアメタルＢＭと金属の積層膜を用いることができる。
【０１１８】
これにより、半導体基板１１の上に回路部ＣＵが形成できる。
【０１１９】
そして、回路部ＣＵの上に、メモリ部ＭＵを形成する（ステップＳ１３０）。このメモリ部ＭＵは、配線層（第１配線Ｗ１）の上方に設けられる（この具体例では、第１配線Ｗ１の上の第２配線Ｗ２の上方に設けられる）。メモリ部ＭＵは、Ｚ軸方向に交互に積層された複数の電極膜ＷＬと複数の絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰと、電極膜ＷＬと半導体ピラーＳＰとの交差部に対応して設けられた記憶部（電荷蓄積層４３）と、を有する。
【０１２０】
これにより、回路部ＣＵの上部にメモリ部ＭＵを形成し、回路部ＣＵが例えば１０００℃以上の高温にさらされても回路部ＣＵの配線層（第１配線Ｗ１）やコンタクト（第１及び第２コンタクトプラグＣ１及びＣ２とトランジスタとの接続）の劣化を抑制できる。
【０１２１】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１２２】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１２３】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１２４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１２５】
１１…半導体基板、  １１ａ…主面、  １２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ…層間絶縁膜、  １４…絶縁膜（第１絶縁膜）、  １３、１３ａ、１３ｂ、１３ｃ、１５、１６、１７、１８、１９、２３…層間絶縁膜、  ２０…バリア層、  ２１…金属層、  ２２…ビア、  ３１、３３…ビアプラグ、  ３２…ワード配線、  ３４…バックゲート配線、  ４２  第３絶縁膜、  ４３、４３ａ、４３ｂ…電荷蓄積層、  ４４、４４ａ、４４ｂ  第２絶縁膜、  ４５…第４絶縁膜、  ５１ｎ…第１トランジスタ、  ５１ｐ…第２トランジスタ、  ５２ｎ…第１チャネル領域、  ５２ｐ…第２チャネル領域、  ５３ｎ…第１ソース領域、  ５３ｐ…第２ソース領域、  ５４ｎ…第１ドレイン領域、  ５４ｐ…第２ドレイン領域、  ５５ｎ…第１ゲート絶縁膜、  ５５ｐ…第２ゲート絶縁膜、  ５６ｎ…第１ゲート電極、  ５６ｐ…第２ゲート電極、  ５７ｎ１、５７ｎ２、５７ｐ１、５７ｐ２…絶縁膜、  ６３ｎ、６３ｐ、６４ｎ、６４ｐ…コンタクトプラグ、  ６６ｎ…第１ゲートコンタクトプラグ、  ６６ｐ…第２ゲートコンタクトプラグ、  ７３ｎ、７３ｐ、７４ｎ、７４ｐ…配線、  ７３ｎｖ、７３ｐｖ、７４ｎｖ、７４ｐｖ、７３ｎｖ１、７３ｐｖ１、７４ｎｖ１、７４ｐｖ１、７３ｎｖ２、７３ｐｖ２、７４ｎｖ２、７４ｐｖ２…プラグ、  ７３ｎｖ３、７３ｐｖ３、７４ｎｖ３、７４ｐｖ３…金属層、  ７３ｎｖ４、７３ｐｖ４、７４ｎｖ４、７４ｐｖ４…ＴｉＮ層、  ７６ｎ、７６ｐ…配線、  ８３ｎ、８３ｎ３、８３ｐ、８３ｐ３、８４ｎ、８４ｎ３、８４ｐ、８４ｐ３…配線、  ８３ｎ４、８３ｐ４、８４ｎ４、８４ｐ４…Ｔｉ−ＴｉＮ層、  １１０、１１０ａ、１１０ｂ、１１１、１２０…不揮発性半導体記憶装置、  ＢＧ…バックゲート、  ＢＬ…ビット線、  Ｂ２…導電層、  ＢＭ…バリアメタル、  Ｃ１…第１コンタクトプラグ、  Ｃ２…第２コンタクトプラグ、  ＣＰ…接続部、  ＣＰ１、ＣＰ２…第１及び第２接続部、  ＣＵ…回路部、  ＩＬ…絶縁層、  ＬＳＧ…下部選択ゲート電極、  ＬＳＧＩ…下部選択ゲート絶縁膜、  ＭＣ…メモリセル、  ＭＬ…積層構造体、  ＭＲ…メモリアレイ領域、  ＭＵ…メモリ部、  ＭＵ１…マトリクスメモリセル部、  ＭＵ２…配線接続部、  ＰＲ…周辺領域、  ＰＲ１…周辺領域回路、  ＳＧ…選択ゲート電極、  ＳＧ１〜ＳＧ４  第１〜第４選択ゲート電極、  ＳＧＩ…選択ゲート絶縁膜、  ＳＬ…ソース線、  ＳＰ…半導体ピラー、  ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、  ＴＨ  貫通ホール、  ＵＳＧ…上部選択ゲート電極、  ＵＳＧＩ…上部選択ゲート絶縁膜、  ＶＰ…ビアプラグ、  Ｗ１…第１配線、  Ｗ２…第２配線、  ＷＬ、ＷＬＡ、ＷＬＢ  電極膜、  ＷＲ１、ＷＲ２  第１及び第２領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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