(57)【要約】 【課題】基板内の渦電流を低減し、基板と高周波回路とのカップリングによるロスを低減することが可能な半導体装置を提供する。【解決手段】基板11は、抵抗値が１００Ω・ｃｍ〜１００００Ω・ｃｍの第１導電型の第１の半導体層12と、抵抗値が１００Ω・ｃｍ〜１００００Ω・ｃｍであり、第１の半導体層上の第１導電型と異なる第２導電型の第２の半導体層13を有している。第１の領域14は、第２の半導体層13内に形成され、第１及び第２導電型のウェル領域15,16を有する。第１の絶縁層18は、第２の半導体層13上に形成されている。受動素子を構成する配線層20は、記第１の領域と異なる第２の領域17に対応し、第１の絶縁層により絶縁されている。第２の領域17に対応する第２の半導体層13内には、ウェル領域が形成されていない。【選択図】図１
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【特許請求の範囲】
【請求項１】
抵抗値が１００Ω・ｃｍ〜１００００Ω・ｃｍの第１導電型の第１の半導体層と、抵抗値が１００Ω・ｃｍ〜１００００Ω・ｃｍであり、前記第１の半導体層上の前記第１導電型と異なる第２導電型の第２の半導体層を有する半導体基板と、
前記第２の半導体層内に形成され、第１及び第２導電型のウェル領域を有する第１の領域と、
前記第２の半導体層上に形成された第１の絶縁層と、
前記第１の領域と異なる第２の領域に対応し、前記第１の絶縁層により絶縁された受動素子を構成する配線層とを具備し、
前記第２の領域に対応する前記第２の半導体層内には、ウェル領域が形成されていないことを特徴とする半導体装置。
【請求項２】
前記配線層は、前記第１の絶縁層内に形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記配線層は、前記第１の絶縁層上に形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の絶縁層上に形成された第２の絶縁層をさらに具備し、前記配線層は前記第２の絶縁層上に形成されることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第２の半導体層の膜厚は、１０μｍであることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアナログ回路や高周波回路（ＲＦ回路）に適用される半導体装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳデバイスの微細化により、ＲＦ回路をＣＭＯＳで作製するＲＦ−ＣＭＯＳと言われる技術が進歩を遂げている。ＣＭＯＳによる集積回路において、アナログ回路部は必ず必要な構成要素であり、チップの実現には欠かすことができない。これらＲＦ回路やアナログ回路はロジック回路と異なり、トランジスタの性能以外に、受動素子と呼ばれるキャパシタやインダクタなどの性能が重要である。
【０００３】
しかし、通常のＣＭＯＳ回路は１０Ω・ｃｍ以下のシリコン（Ｓｉ）基板上に作製される。このため、インダクタやＲＦ回路で使用される伝送線路は、基板とのカップリングにより基板に渦電流が流れてしまい、ロスが発生する。したがって、インダクタの場合、Ｑ値が低下すると言う問題が有る。
【０００４】
この問題点の解決策として、一般的に抵抗値の高いＳｉ基板を用いることが検討されている。基板の抵抗値を上げることにより渦電流を抑制でき、基板とのカップリングを低減することでＱ値が向上するからである。
【０００５】
しかしながら、基板の抵抗値を高くするだけでは、数十ＧＨｚなどの高い周波数領域において、カップリングを十分に抑制することが困難である。また、基板の価格は、抵抗値を高くするほど上がってしまう。このため、基板の抵抗値を高くすることだけで受動素子の高周波での性能劣化を抑制することは、性能とコストの両方の観点から困難である。
【０００６】
また、インダクタを設けた領域の分離酸化膜の下に高濃度ｎ＋型拡散層を形成し、このｎ＋型拡散層とｐ−型半導体基板からなるｐｎ接合により、インダクタの寄生容量を低減して高周波回路で高いＱ値を得ることが可能な半導体装置が開発されている（例えば特許文献１参照）。しかし、基板表面側に高濃度ｎ＋型拡散層を形成した場合、この部分の基板の抵抗が低下して渦電流が流れ、ｐｎ接合の容量が寄生容量として見えず、効果が得られない。また、濃度の高い接合容量は大きく、寄生容量の低減効果が小さい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−９４００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、基板内の渦電流を低減し、基板と高周波回路とのカップリングによるロスを低減することが可能な半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明は、半導体装置の態様は、抵抗値が１００Ω・ｃｍ〜１００００Ω・ｃｍの第１導電型の第１の半導体層と、抵抗値が１００Ω・ｃｍ〜１００００Ω・ｃｍであり、前記第１の半導体層上の前記第１導電型と異なる第２導電型の第２の半導体層を有する半導体基板と、前記第２の半導体層内に形成され、第１及び第２導電型のウェル領域を有する第１の領域と、前記第２の半導体層上に形成された第１の絶縁層と、前記第１の領域と異なる第２の領域に対応し、前記第１の絶縁層により絶縁された受動素子を構成する配線層とを具備し、前記第２の領域に対応する前記第２の半導体層内には、ウェル領域が形成されていないことを特徴とする。
【発明の効果】
【００１０】
本発明は、基板内の渦電流を低減し、基板と高周波回路とのカップリングによるロスを低減することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置を示す断面図。
【図２】図１に示す半導体装置の等価回路図。
【図３】図２の比較例を示す等価回路図。
【図４】第２の実施形態に係る半導体装置を示す断面図。
【図５】第２の実施形態の変形例に係る半導体装置を示す断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態を示すものであり、例えばＣＭＯＳ回路と、多層配線層に形成された受動素子を有する半導体装置を示している。
【００１４】
図１において、高抵抗Ｓｉ基板１１は、ｐｎ接合を有している。すなわち、基板１１内には、ｎ型層１２が形成され、ｎ型層１２の上にｐ型層１３が形成されている。ｐ型層１３の厚さは、例えば１０μｍである。このｐ型層１３のＣＭＯＳ領域１４に、ｐ型のウェル領域１５、ｎ型のウェル領域１６が形成され、ｐ型層１３の受動素子領域１７内にはウェル領域が形成されていない。ｐ型のウェル領域１５内にｎチャネルＭＯＳトランジスタＮＭＯＳが形成され、ｎ型のウェル領域１６内にｐチャネルＭＯＳトランジスタＰＭＯＳが形成されている。ＣＭＯＳ領域１４と受動素子領域１７のｐ型層１３上には、層間絶縁膜１８が形成されている。ＣＭＯＳ領域１４の層間絶縁膜１８内には、トランジスタＮＭＯＳ、ＰＭＯＳに接続された多層配線層１９が形成されている。また、受動素子領域１７の層間絶縁膜１８内には、多層配線により例えばインダクタや伝送線路となる金属又は導電膜により構成された配線層２０が形成されている。
【００１５】
ｐ型層１３とｎ型層１２は不純物濃度が非常に薄く、両方とも例えば１０１４ｃｍ−３以下の濃度である。このため、基板１１は高抵抗であり、ｐ型層１３とｎ型層１２の抵抗値は、共に例えば１００Ω・ｃｍ〜１００００Ω・ｃｍである。すなわち、受動素子領域１７に形成される例えばアンテナの効率を考えると１００Ω・ｃｍ以上は必要と考えられる。また、抵抗値の上限は、ウェハを作製する際にコントロールできる１００００Ω・ｃｍである。
【００１６】
上記のように、インダクタや伝送線路となる配線２０の下方に位置するｐ型層１３は、高抵抗を保持するため、その内部にウェルが形成されていない。
【００１７】
図２は、図１に示すインダクタや伝送線路としての配線２０の等価回路図を示している。図３は、比較例であり、抵抗値が１０Ω・ｃｍ以下の基板を用いて、図１に示す構成の半導体装置を製造した場合におけるインダクタや伝送線路としての配線の等価回路図を示している。
【００１８】
図２において、配線２０のインダクタンスがＬ１、抵抗がＲ３で示されている。配線２０とｐ型層１３との間の容量がＣ２、Ｃ３で示され、この間の抵抗がＲ２、Ｒ４で示されている。基板１１のｐ型層１３、ｎ型層１２のｐｎ接合により形成される容量がＣ１、Ｃ４で示され、基板１１の抵抗がＲ１、Ｒ５で示されている。配線２０の下部の基板１１（ｐ型層１３）は、一般的に、電位がグラウンドに固定される。このため、配線２０の周囲の基板電位はグラウンドに接続されている。
【００１９】
一方、図３において、配線２０とｐ型層との間の容量がＣ５、Ｃ６で示され、この間の抵抗がＲ６、Ｒ８で示されている。
【００２０】
図３に示すように、抵抗値の低い基板は、基板表面の電位がグラウンドに固定されてしまうため、基板内のｐｎ接合の容量は寄生容量として影響しない。このため、容量Ｃ５と抵抗Ｒ６の並列回路と、容量Ｃ６と抵抗Ｒ８の並列回路は、端子Ｐ３２、Ｐ４２に接続されたグラウンドに直接接続される。
【００２１】
しかしながら、図２に示す抵抗値の高い基板１１は、基板表面をグラウンドに固定しようとしても、配線２０の下部まで安定に電位を固定できない。そのため、基板１１内のｐｎ接合による経路が付加される。すなわち、端子Ｐ１２と、容量Ｃ２及び抵抗Ｒ２との並列回路の間に容量Ｃ１と抵抗Ｒ１の並列回路が直列接続されている。さらに端子Ｐ２２と、容量Ｃ３及び抵抗Ｒ４との並列回路の間に容量Ｃ４と抵抗Ｒ５の並列回路が直列接続されている。容量Ｃ１とＣ２は直列接続されているため、合成容量は減少し、容量Ｃ３とＣ４も直列接続されているため、合成容量は減少する。接合容量Ｃ１、Ｃ４の値は、次式で表される。
【００２２】
Ｃ＝εＳ／ｄ    （ε：比誘電率、ｄ：空乏層の幅、Ｓ：ｐｎ接合の面積）
容量Ｃ１とＣ４は、不純物濃度の低いｐｎ接合に形成されているため、空乏層の幅が大きい。したがって、接合容量Ｃ１、Ｃ４の値は小さい。しかも、直列接続されたＣ１，Ｃ２の合成容量、及び直列接続されたＣ３、Ｃ４の合成容量はさらに小さくなる。このため、インダクタ又は伝送線路としての配線２０と基板１１の寄生容量を低減でき、カップリングによるロスを減少することができる。
【００２３】
また、高抵抗基板１１の抵抗Ｒ１、Ｒ５は、前述したように１００Ω・ｃｍ〜１００００Ω・ｃｍと大きい。しかも、配線２０と基板１１との寄生容量が小さいため、配線２０と基板１１とのカップリングによる渦電流の発生を低減できる。したがって、Ｑ値の低下を防止でき、インダクタの性能を向上することが可能である。
【００２４】
上記第１の実施形態によれば、内部にｐｎ接合を有する基板１１の抵抗値を通常の基板より高く設定し、且つインダクタ又は伝送線路としての配線２０の下方に位置する基板１１内には不純物濃度が高いウェルを形成していない。このため、インダクタ又は伝送線路としての配線２０と基板１１の寄生容量を低減でき、カップリングによるロスを減少することができ、且つＱ値の低下を防止でき、インダクタの性能を向上することができる。
【００２５】
（第２の実施形態）
図４は、第２の実施形態を示している。図４は、多層配線層１９より上方に形成された配線を用いて受動素子を形成する場合を示している。図４において、図１と同一部分には同一符号を付している。
【００２６】
図４に示す基板１１は、ｎ型層１２と、その上のｐ型層１３を含んでいる。このｐｎ接合を有する基板１１は、第１の実施形態と同様に高抵抗を有する基板である。ＣＭＯＳ領域１４において、ｐ型層１３内には、ｐ型のウェル領域１５、及びｎ型のウェル領域１６が形成され、ｐ型のウェル領域１５に、ＮＭＯＳが形成され、ｎ型のウェル領域１６にＰＭＯＳが形成されている。基板１１の上方には層間絶縁膜１８が形成され、この層間絶縁膜１８内に多層配線層１９が設けられている。
【００２７】
一方、受動素子領域１７において、層間絶縁膜１８上には、受動素子としての例えばインダクタや伝送線路を構成する金属又は導電層により構成された配線層３０が形成されている。この配線層３０の下方に位置するｐ型層１３内には、高濃度不純物を含むウェル領域が形成されていない。このため、基板１１の高抵抗が保持されている。
【００２８】
上記第２の実施形態によれば、受動素子領域１７の下方に位置する基板１１は、ウェル領域を持たず、高抵抗である。このため、基板１１内のｐｎ接合が寄生容量として配線層３０と基板１１間の寄生容量に直列接続される。したがって、配線層３０と基板１１とのカップリングロスを低減することが可能で有り、インダクタのＱ値の低減を防止することが可能である。
【００２９】
図５は、第２の実施形態の変形例を示すものであり、図４と同一部分には同一符号を付す。第２の実施形態は、多層配線層１９より上方の配線層を用いて受動素子を形成している。
【００３０】
これに対して、図５に示すように、層間絶縁膜１８上に、例えばポリイミドなどの材料を用いた絶縁層４０を形成し、この絶縁層４０上受動素子としての例えばインダクタを形成する配線層３０を設けることも可能である。
【００３１】
このように、層間絶縁膜１８上に絶縁層４０を形成し、この絶縁層４０の上に能動素子を形成することにより、さらにカップリングロスを低減することが可能である。
【００３２】
尚、本発明は上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【符号の説明】
【００３３】
１１…シリコン基板、１２…ｎ型層、１３…ｐ型層、１４…ＣＭＯＳ領域、１７…受動素子領域、１８…層間絶縁膜、１９…多層配線層、２０、３０…配線層、４０…ポリイミド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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