(57)【要約】      （修正有）【課題】電極とキャパシタ用絶縁膜（金属酸化膜）との間に発生する気泡状の剥がれの発生を防止することができる半導体装置およびその製造方法を提供する。【解決手段】基体上にソースガスを供給Ｓ１して、ＡＬＤ法により金属窒化膜を３ｎｍ以下の膜厚で堆積Ｓ２，Ｓ３，Ｓ４し、金属窒化膜を酸化Ｓ５，Ｓ６して金属酸化膜を形成する工程を複数回繰り返して、基体上に、金属酸化膜からなる積層膜を形成する。これにより電極とキャパシタ用絶縁膜（金属酸化膜）との間に発生する気泡状の剥がれを防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基体上にソースガスを供給して、金属窒化膜を３ｎｍ以下の膜厚で堆積し、前記金属窒化膜を酸化して金属酸化膜を形成する工程を複数回繰り返して、前記基体上に、前記金属酸化膜からなる積層膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記金属窒化膜を、ＡＬＤ法で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属窒化膜を、ＣＶＤ法で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記金属窒化膜は、チタン、アルミニウム、ハフニウム、ジルコニウム、タンタル、ランタンの群の中から選択した１種または２種以上の金属の窒化物からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ソースガスとして、ＴｉＣｌ４、Ｔｉ(ＯＣＨＭｅ２)４、テトラメトキシチタン、Ｔｉ［Ｎ(ＣＨ３)２］４のいずれか１種または２種以上を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記金属酸化膜を形成する工程が、酸素、オゾン、酸素とオゾンの混合ガス、亜酸化窒素のいずれかを含む雰囲気中で前記金属窒化膜を酸化する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記堆積工程において、前記金属窒化膜を１ｎｍ以下の膜厚で堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記堆積工程において、前記金属窒化膜を０．５ｎｍ以下の膜厚で堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記堆積工程において、ソースガスとして、リモートプラズマにより活性化させたＮＨ３ガスを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記堆積工程において、前記金属窒化膜の形成温度を４００℃〜６００℃の範囲で設定することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記堆積工程において、前記金属窒化膜の形成温度を３５０℃〜４００℃の範囲で設定することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１２】
前記堆積工程において、前記金属窒化膜の形成温度を３５０℃以下の範囲で設定することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１３】
前記ＡＬＤ法は、前記基体上で金属含有原料を窒化する薄膜形成工程を含み、前記薄膜形成工程を１回又は２回以上行うことで、前記金属窒化膜を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１４】
ＭＯＳトランジスタと、
前記ＭＯＳトランジスタにコンタクトプラグを介して接続されたキャパシタ素子と、を具備し、
前記キャパシタ素子は、３ｎｍ以下の膜厚で堆積した金属窒化膜の酸化によって形成した金属酸化膜を容量絶縁膜として含有することを特徴とする半導体装置。
【請求項１５】
キャパシタ素子用の下部電極上にソースガスを供給して金属窒化膜を３ｎｍ以下の膜厚で堆積し、前記金属窒化膜を酸化して金属酸化膜を形成する工程を複数回繰り返して、前記下部電極上に、前記金属酸化膜からなる積層膜によって構成される容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項１６】
半導体基板上にソースガスを供給して金属窒化膜を３ｎｍ以下の膜厚で堆積し、前記金属窒化膜を酸化して金属酸化膜を形成する工程を、複数回繰り返して、前記半導体基板上に前記金属酸化膜からなる積層膜によって構成されるゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置に搭載するキャパシタ素子の微細化に伴い、高性能のキャパシタ素子が求められている。そのため、キャパシタ素子を構成する材料となる金属酸化物の薄膜についても開発が進められている。キャパシタ素子に求められる要件としては、例えば、ＤＲＡＭ素子等においては、静電容量が大きいことが挙げられる。
【０００３】
また、キャパシタ素子には、高い誘電率の絶縁膜（誘電体膜）が用いられている。例えば、特に誘電率の高いキャパシタ用絶縁膜（金属酸化膜）としては、酸化チタン（ＴｉＯ２）や、酸化ジルコニウム（ＺｒＯ２）等の金属酸化物が挙げられており、その中でも特に、酸化チタン（ＴｉＯ２）は、４０〜８０程度と、特に高い比誘電率を有するキャパシタ用の絶縁膜を形成することができる。
【０００４】
また、ＤＲＡＭ素子等に搭載するキャパシタ素子のキャパシタ用絶縁膜（金属酸化膜）は、ＡＬＤ（Atomic Layer Deposition；原子層堆積）法やＣＶＤ（Chemical Vapor Deposition；化学気相堆積）法により形成することが好ましいとされている。これは、各種形状の電極に適用でき、シリンダー型等の三次元形状を有した電極上に均一な絶縁膜を形成する場合にも、ＡＬＤ法やＣＶＤ法を用いて金属酸化膜を形成することが好ましいとされる。
【０００５】
また、ＡＬＤ法を用いたキャパシタ用絶縁膜（金属酸化膜）の形成方法としては、金属原料を含むソースガスをプリカーサ（前駆体）として電極上に吸着させ、次いで、その薄膜をオゾン（Ｏ３）や酸素（Ｏ２）ガスによって酸化するという方法が知られている。キャパシタ用絶縁膜（金属酸化膜）を形成する別の方法としては、金属の窒化物（例えば、窒化チタン等）からなる薄膜を形成し、その後、その薄膜を完全に酸化して金属酸化膜(例えば、酸化チタン膜等）を形成する方法が知られている（特許文献１、２、３）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2007-318147号公報
【特許文献２】特開平08-64780号公報
【特許文献３】特開2000-150817号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、ＡＬＤ法を用いて、電極上に吸着させた金属原料からなる金属の薄膜を直接酸化して金属酸化膜を形成する方法においては、複数の問題が生じていた。例えば、この方法で形成した金属酸化膜をキャパシタ用絶縁膜（容量絶縁膜）として用いた場合、所望の特性が得られないという問題があった。この問題の原因は、金属原料を含むソースガス中に含まれる不純物（塩素やフッ素等）が、金属酸化膜中に残留したためとされている。また、この方法による金属酸化膜の形成速度は遅く、金属酸化膜の生産性が阻害されてしまっていた。
【０００８】
また、他には、最終的に必要な膜厚だけ金属窒化膜を堆積させた後に、酸化を行って金属酸化膜を形成する方法があるが、この方法にも問題がある。たとえば、電極上に堆積させた金属窒化膜を酸化して金属酸化膜に変換する方法では、電極とキャパシタ用絶縁膜（金属酸化膜）の間に、気泡状の剥がれ（Blister；ブリスタ）が生じてしまう。この気泡状の剥がれは、金属酸化膜が損傷している状態を示す。そのため、この状態でキャパシタ素子を形成した場合は大きなリーク電流が発生してしまい、所望の特性のキャパシタを形成することができない。
【０００９】
電極とキャパシタ用絶縁膜（金属酸化膜）の間に、気泡状の剥がれが発生する原因は、窒素（Ｎ２）が金属窒化膜と電極の間に閉じ込められるためである。この窒素（Ｎ２）は、金属窒化膜が酸化される際に発生する。そして、集まった窒素（Ｎ２）は、電極とキャパシタ用絶縁膜（金属酸化膜）との間に閉じ込められ、電極とキャパシタ用絶縁膜（金属酸化膜）との間に気泡状の剥がれを生じさせる。このため、金属窒化膜を酸化させて金属酸化膜を形成するという従来の方法では、キャパシタ素子のリーク電流特性を維持することが困難となる。また同様に、信頼性に優れた半導体素子（例えばキャパシタや、キャパシタを備えたＤＲＡＭ等）を形成することも困難となる。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、基体上にソースガスを供給して、金属窒化膜を３ｎｍ以下の膜厚で堆積する工程と、堆積した金属窒化膜を酸化して金属酸化膜を形成する工程と、堆積工程と酸化工程とを複数回繰り返して、基体上に、金属酸化膜からなる積層膜が所定の膜厚となるように形成する工程と、を具備してなることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、電極上に金属窒化膜を形成し、その金属窒化膜を酸化して金属酸化膜を形成する製造工程において、電極とキャパシタ用絶縁膜（金属酸化膜）との間に発生する気泡状の剥がれを防止することができる。
【００１２】
このことにより、キャパシタ素子のリーク電流特性を維持することが可能となり、信頼性に優れた半導体素子（例えばキャパシタ）を形成することが可能となる。また、このキャパシタ素子を有するＤＲＡＭ素子を形成することにより、データの保持特性に優れ、かつ、高集積化（微細化）も実現した半導体素子及び半導体装置を形成することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第一の実施形態に係る半導体装置の製造方法の一部の処理を示すフローチャートである。
【図２】本発明の第二の実施形態に係る半導体装置の製造方法の一部の処理を示すフローチャートである。
【図３】本発明の第三の実施形態に係る半導体装置の平面構造を示す平面図である。
【図４】図３のＡ−Ａ’線に対応する半導体装置の断面構造を示す断面図ある。
【図５】本発明の実施形態に係る半導体装置の製造方法の工程を示す図であって、図４の一部の断面図である。
【図６】図５に続く工程を示す図であって、図４の一部の断面図である。
【図７】図６に続く工程を示す図であって、図４の一部の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の第一の実施形態である半導体装置の製造方法について図面を参照して説明する。
【００１５】
図１に、ＡＬＤ法を用いて、最終的に酸化チタン膜を形成する工程のフローチャートを示す。
本実施形態の半導体装置の製造方法は、基体上にソースガスを供給して、ＡＬＤ法により金属窒化膜を３ｎｍ以下の膜厚で堆積し、金属窒化膜を酸化して金属酸化膜を形成する工程を複数回繰り返して、基体上に、金属酸化膜からなる積層膜を形成する工程とから概略構成されている。
本実施形態では、金属窒化膜として窒化チタン膜を形成し、金属酸化膜として酸化チタン膜を形成する。以下、各工程について順次説明する。
【００１６】
まず、本工程の前に、図示しない成膜装置を準備する。この成膜装置は、ＡＬＤ法で金属膜の堆積を行うことができる反応室、及び、酸化剤として酸素（Ｏ2）、オゾン（Ｏ3）、または酸素とオゾンの混合ガス、または亜酸化窒素（Ｎ２Ｏ）を導入できるガス供給系を備えている。
【００１７】
成膜装置の反応室内の形成温度は、目的とする状態の酸化チタン膜に応じて設定を行う。例えば、ルチル相を主とする酸化チタン膜を形成する場合は４００℃〜６００℃の範囲に設定する。また、アナターゼ相を主とする酸化チタンを形成する場合は３５０℃〜４００℃未満の範囲に設定する。また、非晶質（アモルファス）状態の酸化チタン膜を形成する場合は、３５０℃未満に設定する。
【００１８】
また、キャパシタ用の下部電極１１３まで形成した半導体基板を準備する。下部電極１１３の材質は、例えば、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）等を用いても良い。この半導体基板を成膜装置の反応室内に設置する。
【００１９】
そして、本工程では、反応室内の下部電極１１３上にソースガスを供給して、窒化チタン膜を３ｎｍ以下の膜厚で堆積する。この工程について以下、図１を参照にして説明する。
【００２０】
まず、ステップＳ１において、ＴｉＣｌ４（キャリアガスとして不活性ガスを含んでもよい）をソースガスとして、半導体基板を設置した反応室内に供給する。これにより、下部電極１１３表面にＴｉＣｌ４を吸着させる。次いで、ＴｉＣｌ４ガスの供給を止め、反応室内にガスを流さないまま、真空引きを行う。
【００２１】
ソースガスはＴｉＣｌ４のみに限定されず、ＴＴＩＰ（Ti(OCHMe２)４：titanium tetraisopropoxide）、テトラメトキシチタン（Ti(OCH３)４）、ＴＤＭＡＴ（Ti［N(CH３)２］４：テトラキス（ジメチルアミノ）チタン）等の有機系プリカーサを用いてもよい。
【００２２】
次に、ステップＳ２において、パージ用のＮ２ガスを反応室内に供給する。次いで、Ｎ２ガスの供給を止め、反応室内にガスを流さないまま、真空引きを行う。
【００２３】
次に、ステップＳ３において、ＮＨ３ガスを反応室内に供給する。なお、ＮＨ３の分解が不十分な場合は、リモートプラズマ法によりＮＨ３を活性化してから反応室に導入してもよい。次いで、ＮＨ３ガスの供給を止め、反応室内にガスを流さないまま、真空引きを行う。
【００２４】
次に、ステップＳ４において、再度パージ用のＮ２ガスを反応室内に供給する。次いで、Ｎ２ガスの供給を止め、反応室内にガスを流さないまま、真空引きを行う。
【００２５】
このとき、工程Ｓ１〜Ｓ４によって、下部電極１１３表面に吸着しているＴｉＣｌ４とＮＨ３との反応が起き、下部電極１１３表面にＡＬＤ法１サイクル分の膜厚の窒化チタン（ＴｉＮ）膜が形成される。この窒化チタン膜の膜厚は、工程Ｓ１〜Ｓ４をＭサイクル（Ｍは１以上の整数）繰り返すことで、調節することができる。このとき、Ｍサイクルの工程Ｓ１〜Ｓ４によって堆積する金属窒化膜（本実施形態では窒化チタン膜）の膜厚は３ｎｍ以下とする。窒化チタン膜の膜厚を３ｎｍ以下にすることで、ステップＳ５の酸化工程による窒化チタン膜の気泡状の剥がれの発生を防止する。
【００２６】
また、窒化チタン膜の気泡状の剥がれの防止効果を高めるためには、窒化チタン膜の膜厚はできるだけ薄くすることが好ましい。工程Ｓ１〜Ｓ４で堆積する窒化チタン膜の膜厚は、１ｎｍ以下とすることが好ましく、０．５ｎｍ以下とすることがさらに好ましい。
【００２７】
また、ルチル相を主に含有する酸化チタン膜を形成する場合には、窒化チタン膜の膜厚はできるだけ薄くすることが好ましい。工程Ｓ１〜Ｓ４の窒化チタン膜の堆積時の温度（４００〜６００℃）を設定する他に、工程Ｓ１〜Ｓ４で堆積する窒化チタン膜の膜厚は、１ｎｍ以下とすることが好ましく、０．５ｎｍ以下とすることがさらに好ましい。
【００２８】
また、アナターゼ相を主に含有する酸化チタン膜を意図的に形成したい場合は、窒化チタン膜の膜厚はできるだけ厚くすることが好ましい。ただし、窒化チタンの膜厚が厚くなりすぎると、ステップＳ５において酸化を行う際に気泡状の剥がれが生じてしまう。そのため、窒化チタン膜の膜厚は３ｎｍ以下の範囲で、なるべく膜厚が厚くなるように設定する。
【００２９】
ステップＳ４において形成される窒化チタン膜は、含有金属の種類は１種類には限定されず、複数の金属を含んでいてもよい。具体的には、窒化チタン膜を形成する際に、チタン（Ｔｉ）以外の金属として例えば、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ)等の金属をドープして形成してもよい。この場合、最終的にチタン以外の金属を含有した酸化チタン膜が形成される。窒化チタン膜の含有金属の種類は、所望するリーク電流等の電気特性に応じて調整するとよい。
【００３０】
次に、ステップＳ５において、窒化チタン膜を酸化し、酸化チタン膜を形成する。酸化剤のガスは、Ｏ2、Ｏ3や、Ｎ２Ｏでも実施できる。また、希釈ガスとして、Ｎ２、Ｈｅ、Ａｒなどが含まれていても良い。次いで、酸化剤のガスを止め、反応室内にガスを流さないまま、真空引きを行う。
【００３１】
次に、ステップＳ６において、再度パージ用のＮ２ガスを反応室内に供給する。次いで、Ｎ２ガスの供給を止め、反応室内にガスを流さないまま、真空引きを行う。
【００３２】
このとき、Ｓ１〜Ｓ６の工程を１サイクルとし、これをＮサイクル（Ｎは１以上の整数）繰り返す。このとき、Ｓ１〜Ｓ６の工程をＮサイクル繰り返すことにより、酸化を行うステップＳ５のサイクル数が増加し、最終的に必要な膜厚の酸化チタン膜の形成に要する時間が増加する。従って、Ｓ１〜Ｓ６の工程を１サイクルとした内で、生産性に応じて、３ｎｍ以下の範囲で最適な膜厚の窒化チタン膜を堆積するように、Ｓ１〜Ｓ４の工程をＭサイクル繰り返してもよい。これにより、キャパシタ用の下部電極１１３の金属上に、積層構造からなる、所望の膜厚の酸化チタン膜を形成する。
【００３３】
本実施形態では、１回の酸化工程で酸化を行う窒化チタン膜の膜厚を３ｎｍ以下とし、窒化チタン膜の堆積と酸化を繰り返すことで、気泡状の剥がれの発生を防止しながら所望の膜厚の酸化チタン膜を形成することが可能となる。特に、窒化チタン膜の膜厚を１ｎｍ、もしくは０．５ｎｍ以下にすることにより、気泡状の剥がれを防ぎ、かつ、ルチル相を主に含有する酸化チタン膜を形成することができる。これにより、信頼性に優れた半導体素子及び半導体装置を形成することができる。
【００３４】
また、本実施形態では酸化チタン膜を形成したが、その他の金属を含有する金属酸化膜の形成に際しても用いることができる。
具体的には、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）の群の中から選択した１種類の金属を含有する金属酸化膜の形成に用いることができる。また、これらの中から選択した２種類以上の金属を含有する金属酸化膜を形成する場合にも、本発明を適用してもよい。また、これらの金属を含有する金属酸化膜は絶縁膜として用いることが可能である。
【００３５】
次に、本発明の第二の実施形態に係る半導体装置の製造方法について、図２を参照して説明する。
【００３６】
図２に、ＣＶＤ法を用いて、最終的に酸化チタン膜を形成する工程のフローチャートを示す。
本実施形態の半導体装置の製造方法は、基体上にソースガスを供給して、ＣＶＤ法により金属窒化膜を３ｎｍ以下の膜厚で堆積し、金属窒化膜を酸化して金属酸化膜を形成する工程を複数回繰り返して、基体上に、金属酸化膜からなる積層膜を形成する工程とから概略構成されている。
本実施形態では、金属窒化膜として窒化チタン膜を形成し、金属酸化膜として酸化チタン膜を形成する。以下、各工程について順次説明する。
【００３７】
本工程の前に、図示しない成膜装置を準備する。この成膜装置は、ＣＶＤ法で金属膜の堆積を行うことができる反応室、及び、酸化剤として酸素（Ｏ2）、オゾン（Ｏ3）、または酸素とオゾンの混合ガス、または亜酸化窒素（Ｎ２Ｏ）を導入できるガス供給系を備えている。また、反応室内の形成温度は４００℃〜６００℃の範囲で設定する。反応室内の形成温度を４００℃以下とすると、ＡＬＤ法と同程度まで窒化チタン膜の堆積速度が低下するためである。
【００３８】
また、キャパシタ用の下部電極１１３まで形成した半導体基板を準備する。下部電極１１３の材質は、例えば、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）等の高融点金属を用いても良い。この半導体基板を成膜装置の反応室内に設置する。
【００３９】
そして、本工程では、反応室内の電極上にソースガスを供給して、窒化チタン膜を３ｎｍ以下の膜厚で堆積する。この工程について、図２を参照にして説明する。
【００４０】
まず、ステップＳ１において、ＴｉＣｌ４及びＮＨ３を含むソースガスを、半導体基板を設置した反応室内に供給する。このソースガスは、キャリアガスとして不活性ガスを含んでいてもよい。これにより、電極表面にＴｉＣｌ４及びＮＨ３を吸着させる。このとき、電極表面に吸着しているＴｉＣｌ４とＮＨ３との反応が起き、電極表面にＣＶＤ法１サイクル分の膜厚の窒化チタン（ＴｉＮ）膜が形成される。
【００４１】
このとき、窒化チタン膜の膜厚は３ｎｍ以下とする。窒化チタン膜の膜厚を３ｎｍ以下にすることで、ステップＳ５の酸化工程による窒化チタン膜の気泡状の剥がれの発生を防止する。また、窒化チタン膜の気泡状の剥がれの防止効果を高めるためには、窒化チタン膜の膜厚はできるだけ薄くすることが好ましい。ステップＳ１で堆積する窒化チタン膜の膜厚は、１ｎｍ以下とすることが好ましく、０．５ｎｍ以下とすることがさらに好ましい。
【００４２】
また、ルチル相を主に含有する酸化チタン膜を形成する場合には、窒化チタン膜の膜厚はできるだけ薄くすることが好ましい。ステップＳ１で堆積する窒化チタン膜の膜厚は、１ｎｍ以下とすることが好ましく、０．５ｎｍ以下とすることがさらに好ましい。
次いで、ソースガスの供給を止め、反応室内にガスを流さないまま、真空引きを行う。
【００４３】
ステップＳ１において形成される窒化チタン膜は、含有金属の種類は１種類には限定されず、複数の金属を含んでいてもよい。具体的には、窒化チタン膜を形成する際に、チタン（Ｔｉ）以外の金属として例えば、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ)等の金属をドープして形成してもよい。この場合、最終的にチタン以外の金属を含有した酸化チタン膜が形成される。窒化チタン膜の含有金属の種類は、所望するリーク電流等の電気特性に応じて調整するとよい。
【００４４】
次に、ステップＳ２において、パージ用のＮ２ガスを反応室内に供給する。次いで、Ｎ２ガスの供給を止め、反応室内にガスを流さないまま、真空引きを行う。
【００４５】
次に、ステップＳ３において、ＮＨ３ガスを反応室内に供給する。これにより、ステップＳ１で形成した窒化チタン膜に残存する塩素（Ｃｌ）を減少させる。なお、このステップＳ３は、ステップＳ１での成膜条件に応じて実施すればよく、必ずしも行わなくてもよい。次いで、ＮＨ３ガスの供給を止め、反応室内にガスを流さないまま、真空引きを行う。
【００４６】
次に、ステップＳ４において、再度パージ用のＮ２ガスを反応室内に供給する。次いで、Ｎ２ガスの供給を止め、反応室内にガスを流さないまま、真空引きを行う。ステップＳ３を実施しない場合には、ステップＳ４は行わなくてよい。
【００４７】
次に、ステップＳ５において、酸化剤のガスを反応室内に供給する。これにより、窒化チタン膜を酸化し、酸化チタン膜を形成する。酸化剤のガスは、Ｏ2、Ｏ3や、Ｎ２Ｏでも実施できる。また、希釈ガスとして、Ｎ２、Ｈｅ、Ａｒなどが含まれていても良い。次いで、酸化剤のガスを止め、反応室内にガスを流さないまま、真空引きを行う。
【００４８】
次に、ステップＳ６において、再度パージ用のＮ２ガスを反応室内に供給する。次いで、Ｎ２ガスの供給を止め、反応室内にガスを流さないまま、真空引きを行う。
このとき、Ｓ１〜Ｓ６の工程を１サイクルとし、これをＮサイクル（Ｎは１以上の整数）繰り返す。これにより、キャパシタ用の下部電極１１３の金属上に、積層構造からなる、所望の膜厚の酸化チタン膜を形成する。
【００４９】
本実施形態では、ＴｉＣｌ４及びＮＨ３を用いたＣＶＤ法により、良好なカバレッジ形状の膜を得ることができる。また、条件を設定したＣＶＤ法を用いることで、ＡＬＤ法に比べて窒化チタン膜の堆積速度を速めることができる。そのため、酸化チタン膜形成に必要な時間を短縮することができる。
【００５０】
また、１回の酸化工程で酸化を行う金属窒化膜の膜厚を３ｎｍ以下とし、酸化チタン膜の堆積と酸化を繰り返すことで、気泡状の剥がれの発生の発生を防止でき、所望の膜厚の酸化チタン膜を形成することが可能となる。特に、酸化チタン膜の膜厚を１ｎｍ、もしくは０．５ｎｍ以下にすることにより、気泡状の剥がれを防ぎ、かつ、ルチル相を主に含有する酸化チタン膜を形成することができる。これにより、信頼性に優れた半導体素子及び半導体装置を形成することができる。
【００５１】
また、本実施形態では酸化チタン膜を形成したが、その他の金属を含有する金属酸化膜の形成に際しても用いることができる。
具体的には、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）の群の中から選択した１種類の金属を含有する金属酸化膜の形成に用いることができる。また、これらの中から選択した２種類以上の金属を含有する金属酸化膜を形成する場合にも、本発明を適用してもよい。また、これらの金属を含有する金属酸化膜は絶縁膜として用いることが可能である。
【００５２】
次に、本発明の第三の実施形態を、図３及び図４を参照して説明する。本実施形態では、本発明の実施形態で形成した金属酸化膜からなる積層膜を、キャパシタ素子Ｃａｐの容量絶縁膜１１４として適用した半導体装置について説明する。
【００５３】
図３は、容量絶縁膜１１４を適用したＤＲＡＭ素子の、メモリセル部の平面レイアウトを示す概念図である。また、図３の右手側は、後述する、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。
図４は、図３のＡ−Ａ’線に対応する半導体装置の断面構造を示す断面図である。キャパシタ素子の記載は図３においては省略し、図４にのみ記載した。
【００５４】
まず、最初に、メモリセル部について図３を用いて説明する。メモリセル部は、図３に示すように、Ｘ方向に延設されたビット配線１０６と、Ｙ方向に延設されたワード配線Ｗと、細長い短冊状の活性領域Ｋと、不純物拡散層１０８と、が形成されている。
【００５５】
ビット配線１０６は、Ｘ方向に折れ線形状（湾曲形状）で延設され、Ｙ方向に所定の間隔で複数配置されている。また、ワード配線Ｗは、Ｙ方向に直線形状で延設され、Ｘ方向に所定の間隔で配置されている。ワード配線Ｗが各活性領域Ｋと交差する部分には、後述するゲート電極１０５（図示略）が配置されている。また、ワード配線Ｗの両側には、ライン方向（Ｙ方向）に沿ってサイドウォール１０５ｂが形成されている。
【００５６】
活性領域Ｋは、半導体基板１０１の一面に形成されており、細長い短冊状で、所定間隔をあけて右斜め下向きに整列して配列している。また、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿って配列されている。活性領域Ｋの中央部および両端側には、個々に不純物拡散層１０８が形成され、後述するＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。また、ソース・ドレイン領域（不純物拡散層）の真上に配置されるように円状の基板コンタクト部２０５a、２０５ｂ、２０５ｃが形成されている。
【００５７】
基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃは、それらの中心がそれぞれワード配線Ｗの間となるように配置されている。また、中央の基板コンタクト部２０５ａは、ビット配線１０６と重なるように配置されている。
基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃは、後述する基板コンタクトプラグ１０９を配置する位置にあり、かつ、半導体基板１０１と接する部分にある。
【００５８】
次に、図４を参照してメモリセル部について説明する。本実施形態の半導体装置に係るＤＲＡＭ素子のメモリセル部は、ＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に接続された基板コンタクトプラグ１０９及び容量コンタクトプラグ１０７Ａと、基板コンタクトプラグ１０９及び容量コンタクトプラグ１０７Ａを介して接続され、３ｎｍ以下の膜厚の金属酸化膜からなる積層膜を容量絶縁膜１１４として備えたキャパシタ素子Ｃａｐとから概略構成されている。
【００５９】
ＭＯＳトランジスタＴｒ１は、半導体基板１０１と、半導体基板１０１の一面を区画する素子分離領域１０３と、素子分離領域１０３によって区画された活性領域Ｋと、活性領域Ｋ内に形成された溝型の２つのゲート電極１０５と、から概略構成されている。
【００６０】
半導体基板１０１は、所定の濃度のＰ型不純物を含有する半導体、例えばシリコン（Ｓｉ）にて形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１の表面に形成した溝部にシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで形成される。これにより、隣接する活性領域Ｋがそれぞれ絶縁分離される。さらに、活性領域Ｋにおいて、溝型の２つのゲート電極１０５によって３つに分割（離間）された半導体基板１０１の一面側には、たとえば、リン（Ｐ）などのＮ型不純物を拡散させた不純物拡散層１０８が形成されている。
【００６１】
ゲート電極１０５は、溝型のゲート電極であり、半導体基板１０１の一面に設けられた溝部に埋め込まれるとともに、前記溝部から不純物拡散層１０８を貫いて半導体基板１０１の上部に突出するように形成されている。
また、ゲート電極１０５は、不純物を含有させた多結晶シリコン膜と金属膜との多層膜により構成される。前記多結晶シリコン膜は、ＣＶＤ法（Chemical Vapor Deposition）での成膜時にリン（Ｐ）などのＮ型不純物を含有させて形成することができる。また、前記金属膜は、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
以上の構成により、２つのゲート電極１０５は、それぞれ２つのＭＯＳトランジスタＴｒ１のゲート電極として機能し、不純物拡散層１０８はそれぞれソース・ドレイン領域として機能する。
【００６２】
ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の半導体基板１０１から突出された部分の側壁には窒化シリコン（Ｓｉ３Ｎ４）などからなる絶縁膜によるサイドウォール１０５ｂが形成されている。さらに、ゲート電極１０５上にも窒化シリコンなどからなる絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
【００６３】
基板コンタクトプラグ１０９は、不純物拡散層１０８と接触するように形成されている。基板コンタクトプラグ１０９は、図３に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リン（Ｐ）を含有した多結晶シリコンから形成される。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定されており、基板コンタクトプラグ１０９はセルフアライン構造とされている。
【００６４】
層間絶縁膜１０４は、ゲート電極１０５上の絶縁膜１０５ｃ上を覆うように形成されている。ビット線コンタクトプラグ１０４Ａは、図３の基板コンタクト部２０５ａの位置に配置され、層間絶縁膜１０４を貫通し、基板コンタクトプラグ１０９と導通するように形成されている。ビット線コンタクトプラグ１０４Ａは、たとえば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成される。
【００６５】
ビット配線１０６は、ビット線コンタクトプラグ１０４Ａに接続するように形成されている。ビット配線１０６は、ビット配線６は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成される。
【００６６】
第二の層間絶縁膜１０７は、ビット配線１０６及び層間絶縁膜１０４を覆うように形成されている。また、第二の層間絶縁膜１０７及び層間絶縁膜１０４を貫通し、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、図３に示した基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００６７】
窒化シリコンからなる第三の層間絶縁膜１１１は、第二の層間絶縁膜１０７を覆うように形成されており、シリコン酸化膜からなる第四の層間絶縁膜１１２は、第三の層間絶縁膜１１１を覆うように形成されている。
【００６８】
キャパシタ素子Ｃａｐは、第三の層間絶縁膜１１１および第四の層間絶縁膜１１２の内部に配置されており、第三の層間絶縁膜１１１および第四の層間絶縁膜１１２を貫通して、下部電極１１３が容量コンタクトプラグ１０７Ａと接続するように形成されている。キャパシタ素子Ｃａｐは、下部電極１１３と、下部電極１１３の側面を覆うように形成された、容量絶縁膜１１４と、前記容量絶縁膜１１４を覆うように形成された上部電極１１５と、から形成されている。容量絶縁膜１１４は、第一または第二の実施形態の方法を用いて形成した金属酸化膜が積層して形成された積層膜からなる。また、下部電極１１３は、容量コンタクトプラグ１０７Ａを介してＭＯＳトランジスタＴｒ１と接続している。
【００６９】
上部電極１１５上には、第五の層間絶縁膜１２０が形成されており、第五の層間絶縁膜１２０上には配線１２１が形成され、第五の層間絶縁膜１２０及び配線１２１を覆うように表面保護膜１２２が形成されている。第五の層間絶縁膜１２０は酸化シリコン等からなり、配線１２１は、アルミニウム（Ａｌ）、銅（Ｃｕ）等からなる。
キャパシタ素子Ｃａｐの上部電極１１５には、所定の電位が与えられている。そこで、キャパシタ素子Ｃａｐに保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能することができる。
【００７０】
キャパシタ素子Ｃａｐの容量絶縁膜１１４として、本発明の方法を用いて形成した金属酸化膜を用いることで、リーク電流特性を維持することが可能となる。それにより、信頼性に優れたキャパシタ素子Ｃａｐを提供することが可能となる。また、このキャパシタ素子Ｃａｐを有するＤＲＡＭ素子を形成することにより、高集積化（微細化）した場合でも、データの保持特性に優れた高性能の素子を提供することが可能となる。
【００７１】
次に、上記半導体装置のキャパシタ素子Ｃａｐの製造方法について図５乃至図７を参照して説明する。
【００７２】
図５乃至図７は、第３の層間絶縁膜１１１から上の部分のみの断面を記載した断面図である。以下、各工程について順次説明する。
【００７３】
まず、図５に示したように、第三の層間絶縁膜１１１を覆うように第四の層間絶縁膜１１２を形成する。次いで、フォトリソグラフィ技術を用いて第三の層間絶縁膜１１１の表面を露出させるように、第四の層間絶縁膜１１２に開孔１１２Ａを形成する。開孔１１２Ａは、キャパシタ素子Ｃａｐを形成する位置となる。
次いで、第四の層間絶縁膜１１２及び開孔１１２Ａ内に下部電極１１３用の材料を堆積させた後、ドライエッチング技術またはＣＭＰ（Chemical Mechanical Polishing）技術を用いて、下部電極１１３を開孔１１２Ａの内壁面及び底面を覆うように形成する。下部電極１１３の材料としては、高融点金属を用いることができるが、特にルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）等の耐酸化性の強い金属膜を用いることが好ましい。
【００７４】
次に、図６に示したようにＡＬＤ法を用いて、下部電極１１３の内壁面及び底面を覆うように、例えば１ｎｍの膜厚で図示しない金属窒化膜（例えば窒化チタン膜）を堆積させる。この金属窒化膜を酸化して金属酸化膜（例えば酸化チタン膜）に変換するサイクルを８〜１０回程度繰り返し、金属酸化膜の積層膜からなる、約１０ｎｍの膜厚の容量絶縁膜１１４を形成する（第４の層間絶縁膜１１２上の金属酸化膜は記載を省略した）。このとき、金属窒化膜の堆積方法はＡＬＤ法に限られず、第二の実施形態で説明したＣＶＤ法を用いてもよい。また、金属の種類も限定されず、１サイクルあたりに形成する膜厚、サイクルの回数も上記値に限定されるものではない。
【００７５】
次に、図７に示したように、開孔１１２Ａの内部を充填するとともに、第四の層間絶縁膜１１２の上面を覆うように下部電極１１３と同じ金属膜を堆積して、上部１１５を形成する。このとき、上部電極１１５を形成する金属膜の種類は、下部電極１１３と異なっていてもよい。また、下部電極１１３及び上部電極１１５は、複数種の金属からなる積層膜で形成してもよい。
これにより、金属酸化膜からなる積層膜によって構成される容量絶縁膜１１４を具備するキャパシタ素子Ｃａｐが完成する。
【００７６】
キャパシタ素子Ｃａｐを形成するための容量絶縁膜としては、酸化チタン以外にも、本発明を適用して形成した金属酸化膜を用いることができる。具体例としては、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸化ランタンを挙げることができる。
また、酸化チタン膜と酸化アルミニウム膜を交互に積層する等、異なる種類の金属酸化膜を積層したものを容量絶縁膜として用いてもよい。異なる種類の金属酸化膜を積層する場合には、各金属を含む金属窒化膜を３ｎｍ以下の膜厚に形成して酸化を行うサイクルを、ソースガスに含有される金属の種類を変えながら繰り返せばよい。
【００７７】
また、本実施形態はキャパシタ素子Ｃａｐのみには限定されず、金属酸化膜を使用するＭＯＳトランジスタＴｒ１のゲート絶縁膜に適用することも可能である。この場合は図示しないＭＯＳトランジスタＴｒ１の半導体基板上に本実施形態の積層工程と酸化工程を繰り返し行い、容量絶縁膜１１４によって構成されるゲート絶縁膜を形成する。ゲート絶縁膜上には導電膜を用いてゲート電極を形成する。
【００７８】
本発明を適用することにより、容量絶縁膜１１４と下部電極１１３の間に気泡状の剥がれを生じることなく、静電容量値の大きいキャパシタ素子Ｃａｐを形成することが可能となる。また、トランジスタのゲート絶縁膜に用いた場合には、リーク電流が少なく静電容量の大きい、Ｈｉｇｈ-Ｋ型ゲート絶縁膜を形成することが可能となる。
【実施例】
【００７９】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
【００８０】
実施例１として、ＡＬＤ法を用いて、最終的に酸化チタン膜を形成する工程を以下に述べる。なお、本実施例の前に、キャパシタ素子Ｃａｐ用の下部電極１１３まで形成した半導体基板はＡＬＤ成膜装置の反応室内に設置してある。
窒化チタン膜を酸化して酸化チタン膜を形成する際、窒化チタン膜の窒化構造の違いによって、ルチル（Rutile)相とアナターゼ（Anatase）相の２種類の酸化チタン膜が形成されることが知られている。アナターゼ相は比誘電率が４０程度であるのに対し、ルチル相の比誘電率は８０程度と、高い値となる。したがって、キャパシタ素子Ｃａｐの誘電体膜として用いるには、比誘電率の高いルチル相を用いるのが好ましい。
以下の実施例では、本発明を用いて、主にルチル相を含有する酸化チタン膜を形成した。
【００８１】
まず、ステップＳ１において、半導体基板を設置した反応室内に、ＴｉＣｌ４を５秒間供給した後に供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。この時の形成温度は４００℃に設定した。
次に、ステップＳ２において、パージ用のＮ２ガスを反応室内に１０秒間供給した後に供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。
次に、ステップＳ３において、ＮＨ３ガスを反応室内に５秒間供給した後に供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。
【００８２】
次に、ステップＳ４において、再度パージ用のＮ２ガスを１０秒間供給した後に供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。このとき、工程Ｓ１〜Ｓ４によって、下部電極１１３表面に吸着しているＴｉＣｌ４とＮＨ３との反応が起き、下部電極１１３表面にＡＬＤ法１サイクル分の膜厚の窒化チタン膜が形成されている。この工程を繰り返し、３ｎｍ以下の、窒化チタン膜からなる積層膜を形成した。
【００８３】
次に、ステップＳ５において、Ｏ2ガスを５秒間、反応室に供給した後に供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。
次に、ステップＳ６において、再度パージ用のＮ２ガスを１０秒間供給した後に供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。
【００８４】
本実施例により形成した酸化チタン膜は結晶化しており、Ｘ線回折（ＸＲＤ）による評価では、ルチル相とアナターゼ相が８：２程度に混在していることが確認できた。本実施例では、ＮＨ３ガスを特に活性化して用いることは無かったが、ＮＨ３の分解が不十分な場合は、リモートプラズマ法でＮＨ３を活性化してから反応室に導入してもよい。
（実施例２）
【００８５】
実施例２として、ＣＶＤ法を用いて、最終的に酸化チタン膜を形成する工程を以下に述べる。なお、本実施例の前に、キャパシタ素子Ｃａｐ用の下部電極１１３まで形成した半導体基板はＣＶＤ成膜装置の反応室内に設置してある。
【００８６】
まず、ステップＳ１において、半導体基板を設置したＣＶＤ成膜装置の反応室内に、ＴｉＣｌ４及びＮＨ３を含むソースガスを供給し、下部電極１１３表面に、１ｎｍの膜厚の窒化チタン膜を形成した。窒化チタン膜が形成された後にソースガスの供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。この時の形成温度は５８０℃に設定した。また、ソースガスはＨｅ希釈した10％のＴｉＣｌ４ガス１００sccmと、ＮＨ３ガス100sccmを流し、圧力０．２Torrに設定した。
【００８７】
次に、ステップＳ２において、パージ用のＮ２ガスを反応室内供給した後に供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。
次に、ステップＳ３において、ＮＨ３ガスを反応室内に２０秒間供給した後に供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。この時のＮＨ３ガスの流量は100sccmとした。
次に、ステップＳ４において、再度パージ用のＮ２ガスを供給した後に供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。
次に、ステップＳ５において、Ｏ2ガスを、流量100sccmで６０秒間、反応室に供給した後に供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。
次に、ステップＳ６において、再度パージ用のＮ２ガスを供給した後に供給を停止し、反応室内にガスを流さないまま、２秒間の真空引きを行った。
【００８８】
本実施例により形成した酸化チタン膜は結晶化しており、最終的に得られた酸化チタン膜をＸ線回折（XRD）による評価したところ、ルチル相とアナターゼ相が９：１程度に混在していることが確認された。
（比較例）
【００８９】
以下、本発明の半導体装置の製造方法の比較例として、従来の半導体装置の製造方法による実施例に基づいて説明する。ここでは、金属酸化膜形成の具体例として、酸化チタン膜を形成した場合について説明する。また、設計ルール５０ｎｍ以下のＤＲＡＭ素子への適用を想定し、キャパシタ用の絶縁膜としての酸化チタン膜は、１０ｎｍ程度の膜厚で形成した。
【００９０】
まず、シリコン基板上を覆うように酸化シリコン膜を形成し、その上に白金（Ｐｔ）膜をＰＶＤ（スパッタリング）法で形成し、これを下部電極１１３とした。次いで、ＴｉＣｌ４とＮＨ３をソースガスとするＣＶＤ法により、下部電極１１３上に、容量絶縁膜１１４として、約７ｎｍの膜厚の窒化チタン膜を形成した。次いで、形成した窒化チタン膜を、５５０℃の形成温度、大気圧状態、酸素雰囲気中の条件で１０分間酸化し、約１０ｎｍの膜厚の酸化チタン膜を形成した。
【００９１】
この酸化チタン膜を観察したところ、下部電極１１３上との間に、気泡状の剥がれ（Blister；ブリスタ）の発生が観察された。また、この状態の容量絶縁膜を用いたキャパシタを形成したところ、リーク電流が大きくなり、所望の特性が得られなかった。
【００９２】
また、別の方法として、気泡状の剥がれが発生しないように酸化力を低下させた条件で、膜厚が３ｎｍを超える窒化チタン膜に対し酸化を行ったところ、酸化チタン膜中に窒素が残留して酸窒化チタン（ＴｉＯＮ）が形成された。そのため、この酸化チタン膜を容量絶縁膜１１４として用いたキャパシタは、この酸化チタン膜中の酸窒化チタンが問題となり、所望の特性が得られなかった。
【産業上の利用可能性】
【００９３】
本発明の活用例として、ＤＲＡＭ素子や、キャパシタまたはＭＯＳトランジスタを含む半導体装置が挙げられる。
【符号の説明】
【００９４】
１０１…半導体基板、１０４Ａ…ビット線コンタクトプラグ、１０７Ａ…容量コンタクトプラグ、１０９…基板コンタクトプラグ、１１３…下部電極、１１４…容量絶縁膜、１１５…上部電極、Ｃａｐ…キャパシタ素子、Ｔｒ１…ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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