(57)【要約】【課題】雑音の影響を低減してＤＣオフセットをキャンセルできるＤＣオフセットキャンセラを提供する。【解決手段】ＤＣオフセットキャンセラは、第１の補正用データをＤＡ変換して第１の補正用電圧を出力する第１のＤＡ変換器と、入力信号と、前記第１の補正用電圧とを加算して出力する第１の加算器と、前記第１の加算器の出力信号を増幅して出力する増幅器と、前記増幅器の出力信号と、基準電圧とを比較して比較結果を出力するコンパレータと、前記コンパレータの前記比較結果を入力し、所定の時間内において前記比較結果の論理値の多数決をとって多数決結果を得る平均化回路と、前記増幅器の前記出力信号におけるＤＣオフセットが小さくなるように、前記多数決結果に基づいて前記第１の補正用データの各ビットを逐次設定する逐次比較レジスタ（ＳＡＲ）と、を備える。【選択図】図１
2011188012.tif 000002
【特許請求の範囲】
【請求項１】
第１の補正用データをＤＡ変換して第１の補正用電圧を出力する第１のＤＡ変換器と、
入力信号と、前記第１の補正用電圧とを加算して出力する第１の加算器と、
前記第１の加算器の出力信号を増幅して出力する増幅器と、
前記増幅器の出力信号と、基準電圧とを比較して比較結果を出力するコンパレータと、
前記コンパレータの前記比較結果を入力し、所定の時間内において前記比較結果の論理値の多数決をとって多数決結果を得る平均化回路と、
前記増幅器の前記出力信号におけるＤＣオフセットが小さくなるように、前記多数決結果に基づいて前記第１の補正用データの各ビットを逐次設定する逐次比較レジスタ（ＳＡＲ）と、
を備えることを特徴とするＤＣオフセットキャンセラ。
【請求項２】
前記平均化回路は、
クロックに基づいて前記比較結果の一方の論理値をカウントする第１カウンターと、
前記クロックのクロック数をカウントする第２カウンターと、
前記クロック数が所定クロック数に達したタイミングにおいて、
前記一方の論理値のカウント数が前記所定クロック数の半数以上である時、前記比較結果の前記一方の論理値を前記多数決結果として出力し、
前記一方の論理値の前記カウント数が前記所定クロック数の半数未満である時、前記比較結果の他方の論理値を前記多数決結果として出力する、大小比較器と、
を備えることを特徴とする、請求項１に記載のＤＣオフセットキャンセラ。
【請求項３】
前記増幅器の出力信号をＡＤ変換したデータを入力し、直流成分を減衰させて出力するフィルタを備えることを特徴とする、請求項１または請求項２に記載のＤＣオフセットキャンセラ。
【請求項４】
前記増幅器は利得制御信号に応じて利得を変更可能な可変利得増幅器であり、
さらに、
前記フィルタの出力データと、前記ＡＤ変換したデータとの何れかを、切り替え信号に基づいて出力するセレクタと、
前記可変利得増幅器の前記利得が予め定めた閾値以上の時、前記フィルタの前記出力データを前記セレクタが出力し、
前記可変利得増幅器の前記利得が前記閾値未満の時、前記ＡＤ変換したデータを前記セレクタが出力するように、前記切り替え信号を出力する、切り替え制御部と、
を備えることを特徴とする、請求項３に記載のＤＣオフセットキャンセラ。
【請求項５】
前記増幅器は利得制御信号に応じて利得を変更可能な可変利得増幅器であり、
さらに、
第２の補正用データを第２の補正用電圧に変換する第２のＤＡ変換器と、
前記可変利得増幅器の出力信号と、前記第２の補正用電圧とを加算して出力する第２の加算器と、
前記可変利得増幅器の前記利得が予め定めた閾値未満の時、前記第２の加算器の出力信号をＡＤ変換したデータを所定の期間平均してＤＣオフセット値を推定し、推定した前記ＤＣオフセット値をキャンセルするように前記第２の補正用データを設定するＤＣオフセット推定部と、
を備えることを特徴とする、請求項１または請求項２に記載のＤＣオフセットキャンセラ。
【請求項６】
前記増幅器は利得制御信号に応じて利得を変更可能な可変利得増幅器であり、
さらに、
第２の補正用データを第２の補正用電圧に変換する第２のＤＡ変換器と、
前記可変利得増幅器の出力信号と、前記第２の補正用電圧とを加算して出力する第２の加算器と、
前記第２の加算器の出力信号をＡＤ変換したデータを入力し、直流成分を除去して出力するフィルタと、
前記フィルタの出力データと、前記ＡＤ変換したデータとの何れかを、切り替え信号に基づいて出力するセレクタと、
前記可変利得増幅器の前記利得が予め定めた閾値以上の時、前記セレクタが前記フィルタの前記出力データを出力し、
前記可変利得増幅器の前記利得が前記閾値未満の時、前記セレクタが前記ＡＤ変換したデータを出力するように、前記切り替え信号を出力する、切り替え制御部と、
前記可変利得増幅器の前記利得が前記閾値未満の時、前記セレクタの出力データを所定の期間平均してＤＣオフセット値を推定し、推定した前記ＤＣオフセット値をキャンセルするように前記第２の補正用データを設定するＤＣオフセット推定部と、
を備えることを特徴とする、請求項１または請求項２に記載のＤＣオフセットキャンセラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣオフセットキャンセラに関する。
【背景技術】
【０００２】
無線通信に用いられる、ＳＡＲ（Successive Approximation Resister：逐次比較（近似）レジスタ）を用いた従来のＤＣ（直流）オフセットキャンセラは、ＶＧＡ（Variable Gain Amplifier：可変利得増幅器）の出力が０より大きいか小さいかをコンパレータにより判定し、その結果を用いてＳＡＲアルゴリズムでＤＣオフセットキャンセルを行っていた。
従来の方法では、ＬＮＡ（Low Noise Amplifier：低雑音増幅器）とＶＧＡとが低利得の場合、ＶＧＡ出力信号（つまりコンパレータの入力信号）はＬＮＡに入力された雑音の影響を受けず、ＤＣオフセットキャンセルが正しく行われる。しかし、ＬＮＡとＶＧＡとが高利得の場合、ＬＮＡに入力された雑音が増幅されてＶＧＡ出力信号は正負に大きく変動するので、雑音の影響が無視できなくなる。例えば、ＶＧＡ出力信号が正に変動したタイミングでのコンパレータの結果を用いると、実際はＤＣオフセット値が負であるにも拘らず、ＤＣオフセット値が正であると誤ってＳＡＲのアルゴリズムで計算される。その結果として、ＤＣオフセットキャンセラが正しく動作せず、ＤＣオフセットがキャンセルされないという問題がある。
なお、ＤＣオフセットキャンセラは、例えば、特許文献１に記載されるものが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１０８８４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、雑音の影響を低減してＤＣオフセットをキャンセルできるＤＣオフセットキャンセラを提供することにある。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、第１の補正用データをＤＡ変換して第１の補正用電圧を出力する第１のＤＡ変換器と、入力信号と、前記第１の補正用電圧とを加算して出力する第１の加算器と、前記第１の加算器の出力信号を増幅して出力する増幅器と、前記増幅器の出力信号と、基準電圧とを比較して比較結果を出力するコンパレータと、前記コンパレータの前記比較結果を入力し、所定の時間内において前記比較結果の論理値の多数決をとって多数決結果を得る平均化回路と、前記増幅器の前記出力信号におけるＤＣオフセットが小さくなるように、前記多数決結果に基づいて前記第１の補正用データの各ビットを逐次設定する逐次比較レジスタ（ＳＡＲ）と、を備えることを特徴とするＤＣオフセットキャンセラが提供される。
【発明の効果】
【０００６】
本発明によれば、雑音の影響を低減してＤＣオフセットをキャンセルできるＤＣオフセットキャンセラを提供できる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係るＤＣオフセットキャンセラを有する受信装置のブロック図である。
【図２】本発明の第１の実施形態に係る平均化回路のブロック図である。
【図３】本発明の第１の実施形態に係る、平均化回路を含むＳＡＲのアルゴリズムを表すフローチャートである。
【図４】本発明の第１の実施形態に係るＤＡＣコードとＤＡＣの出力電圧との対応関係を示す表である。
【図５】本発明の第２の実施形態に係るＤＣオフセットキャンセラを有する受信装置のブロック図である。
【図６】本発明の第２の実施形態に係るＨＰＦの周波数特性図である。
【図７】本発明の第２の実施形態に係るＤＣオフセットがキャンセルされる過程を表す図である。
【図８】本発明の第２の実施形態に係るＤＣオフセットキャンセラの動作を表すフローチャートである。
【図９】比較例に係るＤＣオフセットキャンセラを有する受信装置のブロック図である。
【図１０】比較例に係るＳＡＲのアルゴリズムを表すフローチャートである。
【図１１】比較例に係るＬＮＡとＶＧＡが低利得の場合のＶＧＡ出力信号の波形図である。
【図１２】比較例に係るＬＮＡとＶＧＡが高利得の場合のＶＧＡ出力信号の波形図である。
【発明を実施するための形態】
【０００８】
本発明の実施形態についての説明に先立ち、発明者が知得する比較例のＤＣオフセットキャンセラについて説明する。
図９は、比較例に係るＤＣオフセットキャンセラを有する受信装置のブロック図である。
同図に示すように、受信装置は、アンテナ１１と、ＬＮＡ１２と、ミキサ１３と、発振器１４と、ローパスフィルタ１５と、加算器１６と、ＶＧＡ１７と、ＡＤ変換器（以下、ＡＤＣと称す）１８と、コンパレータ１９と、ＳＡＲ２１と、ＤＡ変換器（以下、ＤＡＣと称す）２２とを備える。
【０００９】
ＤＣオフセットキャンセルに関連する部分を中心に説明する。加算器１６は、ローパスフィルタ１５の出力信号と、ＤＡＣ２２からの補正用電圧とを加算して、ＶＧＡ１７に出力する。ＶＧＡ１７は、加算器１６の出力信号を所定の利得で増幅する。ＶＧＡ１７の出力信号はコンパレータ１９に入力される。コンパレータ１９は、ＶＧＡ１７の出力信号と基準電圧（接地電位）とを比較して、ＶＧＡ１７の出力信号が正の場合に“１”の比較結果を出力し、ＶＧＡ１７の出力信号が負の場合に“０”の比較結果を出力する。ＳＡＲ２１は、コンパレータ１９から入力された“１”又は“０”の比較結果に応じて、ＶＧＡ１７の出力信号のＤＣオフセットが小さくなるように、ＤＡＣコードの各ビットをＭＳＢ側から逐次設定する。ＤＡＣ２２は、ＳＡＲ２１により設定されたＤＡＣコードをＤＡ変換して、補正用電圧を加算器１６に出力する。この補正用電圧によって、ＶＧＡ１７の出力信号のＤＣオフセットがキャンセルされる。
【００１０】
ＳＡＲ２１の動作について以下に説明する。
図１０は、比較例に係るＳＡＲのアルゴリズムを表すフローチャートである。
最初に、ＤＡＣ２２の出力電圧０Ｖに対応したＤＡＣコードに設定する（ステップＳ１１）。
次に、変数Ｎ＝０に設定する（ステップＳ１２）。
次に、ＤＡＣコードのＭＳＢからＮ番目のビットを“１”に設定する（ステップＳ１３）。
続いて、コンパレータ１９の出力（比較結果）を取り込む（ステップＳ１４）。
次に、コンパレータ１９の出力が“１”であれば（ステップＳ１６：Ｙｅｓ）、ＤＡＣコードのＭＳＢからＮ番目のビットを“０”に設定する（ステップＳ１７）。コンパレータ１９の出力が“０”であれば（ステップＳ１６：Ｎｏ）、ＤＡＣコードのＭＳＢからＮ番目のビットを“１”に設定する（ステップＳ１８）。
次に、変数Ｎ＝Ｎ＋１に設定する（ステップＳ１９）。
続いて、変数ＮがＤＡＣコードのビット長であれば（ステップＳ２０：Ｙｅｓ）、処理を終了する。変数ＮがＤＡＣコードのビット長でなければ（ステップＳ２０：Ｎｏ）、ステップＳ１３に戻る。
このようにして、ＳＡＲ２１はＤＣオフセットを０に近づくように制御する。
【００１１】
図１１は、比較例に係るＬＮＡとＶＧＡが低利得の場合のＶＧＡ出力信号の波形図である。
同図の縦軸は電圧を任意の単位で表し、横軸は時間を任意の単位で表す。同図に示す様に、この場合のＶＧＡ出力信号は負の値を保っており、負のＤＣオフセットを有していることが分かる。
【００１２】
図１２は、比較例に係るＬＮＡとＶＧＡが高利得の場合のＶＧＡ出力信号の波形図である。
同図に示す様に、この場合のＶＧＡ出力信号も負のＤＣオフセットを有しているが、雑音が増幅されて正負に大きく変動している。そのため、図１２中の矢印のタイミングでは正の電圧となっている。つまり、このタイミングでは、コンパレータ１９の出力が誤った値となる。そのため、図１０のステップＳ１５において誤ったＤＡＣコードに設定され、ＤＣオフセットキャンセルが正しく行われない。
なお、ＳＡＲ２１は、回路規模が小さく高速で動作するが、上述のように高利得時に雑音の影響を受け易いという特徴がある。
【００１３】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
以下の実施形態は、例えば、ＷｉＭＡＸ（Worldwide Interoperability for Microwave Access）規格などに準拠した、ＴＤＭＡ（Time Division Multiple Access：時分割多元接続）方式のバースト信号を受信する受信装置に適用できる。
【００１４】
（第１の実施形態）
本実施形態は、コンパレータの比較結果を平均化してからＳＡＲに入力するものである。
【００１５】
図１は、本発明の第１の実施形態に係るＤＣオフセットキャンセラを有する受信装置のブロック図である。
同図に示すように、受信装置は、アンテナ１１と、ＬＮＡ１２と、ミキサ１３と、発振器１４と、ローパスフィルタ１５と、加算器（第１の加算器）１６と、ＶＧＡ１７と、ＡＤ変換器１８と、コンパレータ１９と、平均化回路２０と、ＳＡＲ２１と、ＤＡ変換器（第１のＤＡ変換器）２２とを備える。加算器１６と、ＶＧＡ１７と、コンパレータ１９と、平均化回路２０と、ＳＡＲ２１と、ＤＡＣ２２とは、ＤＣオフセットキャンセラとして機能する。なお、図９の比較例と同一の構成要素には同一の符号を付している。
【００１６】
デジタル変調された高周波の無線信号は、アンテナ１１によって受信されてＬＮＡ１２に入力される。ＬＮＡ１２は無線信号を低雑音で増幅する。ミキサ１３は、ＬＮＡ１２の出力信号と、発振器１４からのローカル信号とを掛け合わせて周波数変換し、低周波のアナログ信号を生成する。ローパスフィルタ１５は、ミキサ１３からのアナログ信号から高周波成分を除去する。ローパスフィルタ１５の出力信号は、主にミキサ１３で発生したＤＣオフセットを有している。
加算器１６は、ローパスフィルタ１５の出力信号と、ＤＡＣ２２からの補正用電圧とを加算して、ＶＧＡ１７に出力する。ＶＧＡ１７は加算器１６の出力信号を増幅する。ＶＧＡ１７の利得は図示しないＶＧＡゲイン制御部によって制御される。ＶＧＡ１７の出力信号はＶＧＡ１７で発生したＤＣオフセットも有している。ＡＤＣ１８はＶＧＡ１７の出力信号をＡＤ変換する。このＡＤ変換されたデータは図示しない復調部で復調される。
【００１７】
ＶＧＡ１７の出力信号はコンパレータ１９にも入力される。コンパレータ１９は、ＶＧＡ１７の出力信号と基準電圧（接地電位）とを比較して、ＶＧＡ１７の出力信号が正の場合に論理値“１”の比較結果（コンパレータ結果）を出力し、ＶＧＡ１７の出力信号が負の場合に論理値“０”の比較結果を出力する。比較結果は平均化回路２０に入力される。
平均化回路２０は比較結果を平均する。つまり、平均化回路２０は、所定の時間内において比較結果の論理値の多数決をとって信号Ｙ（多数決結果）を得る。具体的には、平均化回路２０は、比較結果が“１”である回数をクロックに基づいて所定の時間カウントして、比較結果“１”の回数がクロック数の半数以上であれば、“１”の信号Ｙを出力する。比較結果“１”の回数がクロック数の半数未満であれば、“０”の信号Ｙを出力する。
ＳＡＲ２１は、平均化回路２０から入力された“１”又は“０”の信号Ｙに基づいて、ＶＧＡ１７の出力信号のＤＣオフセットが小さくなるように、ＤＡＣコード（第１の補正用データ）の各ビットをＭＳＢ側から逐次設定する。ＳＡＲ２１の動作の詳細については後述する。
ＤＡＣ２２は、ＳＡＲ２１により設定されたＤＡＣコードをＤＡ変換して、補正用電圧（第１の補正用電圧）を加算器１６に出力する。
【００１８】
図２は、本発明の第１の実施形態に係る平均化回路のブロック図である。同図に示す様に、平均化回路２０は、第１カウンター２３と、第２カウンター２４と、大小比較器２５とを備える。
第１カウンター２３には、コンパレータ１９の比較結果（コンパレータ結果）と、図示しない制御回路からの平均開始信号と、クロックとが入力される。第１カウンター２３は、平均開始信号が入力されると、クロックに基づいてコンパレータ１９の比較結果の一方の論理値“１”をカウントしてカウント数Ａを出力する。
第２カウンター２４には、図示しない制御回路から、平均時間Ｂ（カウント時間：所定クロック数）と、平均開始信号と、クロックとが入力される。第２カウンター２４は、平均開始信号が入力されると、入力されたクロックのクロック数をカウントする。第２カウンター２４は、カウントしたクロック数が平均時間Ｂに達すると、比較トリガを大小比較器２５に出力する。
大小比較器２５は、比較トリガが入力されたタイミングにおいて、カウント数Ａが平均時間Ｂの半数以上である時、“１”の信号Ｙを出力し、カウント数Ａが平均時間Ｂの半数未満である時、“０”の信号Ｙを出力する。
【００１９】
次に、ＳＡＲ２１と平均化回路２０との動作について、フローチャートを参照して説明する。
図３は、本発明の第１の実施形態に係る、平均化回路を含むＳＡＲのアルゴリズムを表すフローチャートである。
最初に、ＤＡＣ２２の出力電圧０Ｖに対応したＤＡＣコードに設定する（ステップＳ１１）。
次に、変数Ｎ＝０に設定する（ステップＳ１２）。
次に、ＤＡＣコードのＭＳＢからＮ番目のビットを“１”に設定する（ステップＳ１３）。
続いて、コンパレータ１９の出力（比較結果）を取り込む（ステップＳ１４）。
次に、コンパレータ１９の出力を平均する（ステップＳ１５）。平均は前述のように行う。
次に、平均結果（信号Ｙ）が“１”であるか否かを判定する（ステップＳ１６）。平均結果が“１”であれば（ステップＳ１６：Ｙｅｓ）、ＤＡＣコードのＭＳＢからＮ番目のビットを“０”に設定する（ステップＳ１７）。平均結果が“０”であれば（ステップＳ１６：Ｎｏ）、ＤＡＣコードのＭＳＢからＮ番目のビットを“１”に設定する（ステップＳ１８）。
続いて、変数Ｎ＝Ｎ＋１に設定する（ステップＳ１９）。
次に、変数ＮがＤＡＣコードのビット長であるか否かを判定する（ステップＳ２０）。変数ＮがＤＡＣコードのビット長であれば（ステップＳ２０：Ｙｅｓ）、処理を終了する。ＤＡＣコードのビット長でなければ（ステップＳ２０：Ｎｏ）、ステップＳ１３に戻る。
ステップＳ１１〜Ｓ１３，Ｓ１６〜Ｓ２０の処理はＳＡＲ２１により行われ、ステップＳ１４，Ｓ１５の処理は平均化回路２０により行われる。
【００２０】
図４は、本発明の第１の実施形態に係るＤＡＣコードとＤＡＣの出力電圧との対応関係を示す表である。
ここでは、ＤＡＣコードが５ビットである一例について説明する。同図に示すように、ＤＡＣコードが“０００００”の時、ＤＡＣ２２の出力電圧は−１６ｍＶである。ＤＡＣコードが増加する毎に、ＤＡＣ２２の出力電圧は１ｍＶずつ単調増加するように設定されている。ＤＡＣコードが“１００００”の時、ＤＡＣ２２の出力電圧は０Ｖであり、“１１１１１”の時、ＤＡＣ２２の出力電圧は１５ｍＶである。
【００２１】
次に、ＤＣオフセットがキャンセルされる過程の一例について、図３のフローチャートと図４の表とを参照して説明する。ここでは、キャンセル前のＶＧＡ１７の出力のＤＣオフセット値が１０．５ｍＶである一例について説明する。
【００２２】
（１）まず、ＤＡＣ２２の出力電圧０Ｖに対応したＤＡＣコード“１００００”に設定する（ステップＳ１１）。ＶＧＡ１７の出力には１０．５ｍＶのＤＣオフセットが出力される。
次に、変数Ｎ＝０に設定する（ステップＳ１２）。
次に、ＤＡＣコードのＭＳＢから０番目のビットを“１”に設定する（ステップＳ１３）。ＤＡＣコードは“１００００”に設定される。ＤＡＣ２２の出力電圧は０Ｖであるため、ＶＧＡ１７の出力には１０．５ｍＶのＤＣオフセットが出力される。
次に、コンパレータ１９の出力を取り込み、平均する（ステップＳ１４、Ｓ１５）。雑音の影響によりコンパレータ１９の比較結果が“１”と“０”とに変動する場合であっても、前述のようにして平均すると“１”となる。
平均結果が“１”であるため（ステップＳ１６：Ｙｅｓ）、ＤＡＣコードのＭＳＢから０番目のビットを“０”に設定する（ステップＳ１７）。これにより、ＤＡＣコードは“０００００”に設定される。
変数Ｎ＝１に設定し（ステップＳ１９）、変数ＮがＤＡＣコードのビット長ではないため、ステップＳ１３に戻る（ステップＳ２０：Ｎｏ）。
【００２３】
（２）ＤＡＣコードのＭＳＢから１番目のビットを“１”に設定する（ステップＳ１３）。ＤＡＣコードは“０１０００”に設定される。ＤＡＣ２２の出力電圧は−８ｍＶになるため、ＶＧＡ１７の出力には２．５ｍＶのＤＣオフセットが出力される。
次に、コンパレータ１９の出力を取り込み、平均すると“１”になる（ステップＳ１４、Ｓ１５）。
平均結果が“１”であるため（ステップＳ１６：Ｙｅｓ）、ＤＡＣコードのＭＳＢから１番目のビットを“０”に設定する（ステップＳ１７）。ＤＡＣコードは“０００００”に設定される。
変数Ｎ＝２に設定し（ステップＳ１９）、ステップＳ１３に戻る（ステップＳ２０：Ｎｏ）。
【００２４】
（３）ＤＡＣコードのＭＳＢから２番目のビットを“１”に設定する（ステップＳ１３）。ＤＡＣコードは“００１００”に設定される。ＤＡＣ２２の出力電圧は−１２ｍＶになるため、ＶＧＡ１７の出力には−１．５ｍＶのＤＣオフセットが出力される。
次に、コンパレータ１９の出力を取り込み、平均すると“０”になる（ステップＳ１４、Ｓ１５）。
平均結果が“０”であるため（ステップＳ１６：Ｎｏ）、ＤＡＣコードのＭＳＢから２番目のビットを“１”に設定する（ステップＳ１８）。ＤＡＣコードは“００１００”に設定される。
変数Ｎ＝３に設定し（ステップＳ１９）、ステップＳ１３に戻る（ステップＳ２０：Ｎｏ）。
【００２５】
（４）ＤＡＣコードのＭＳＢから３番目のビットを“１”に設定する（ステップＳ１３）。ＤＡＣコードは“００１１０”に設定される。ＤＡＣ２２の出力電圧は−１０ｍＶになるため、ＶＧＡ１７の出力には０．５ｍＶのＤＣオフセットが出力される。
次に、コンパレータ１９の出力を取り込み、平均すると“１”になる（ステップＳ１４、Ｓ１５）。
平均結果が“１”であるため（ステップＳ１６：Ｙｅｓ）、ＤＡＣコードのＭＳＢから３番目のビットを“０”に設定する（ステップＳ１７）。ＤＡＣコードは“００１００”に設定される。
変数Ｎ＝４に設定し（ステップＳ１９）、ステップＳ１３に戻る（ステップＳ２０：Ｎｏ）。
【００２６】
（５）ＤＡＣコードのＭＳＢから４番目のビットを“１”に設定する（ステップＳ１３）。ＤＡＣコードは“００１０１”に設定される。ＤＡＣ２２の出力電圧は−１１ｍＶになるため、ＶＧＡ１７の出力には−０．５ｍＶのＤＣオフセットが出力される。
次に、コンパレータ１９の出力を取り込み、平均すると“０”になる（ステップＳ１４、Ｓ１５）。
平均結果が“０”であるため（ステップＳ１６：Ｎｏ）、ＤＡＣコードのＭＳＢから４番目のビットを“１”に設定する（ステップＳ１８）。ＤＡＣコードは“００１０１”に設定される。
変数Ｎ＝５に設定し（ステップＳ１９）、変数ＮがＤＡＣコードのビット長であるため、処理を終了する（ステップＳ２０：Ｙｅｓ）。
【００２７】
以上の処理により、最終的なＤＡＣコードとして“００１０１”が得られ、ＤＡＣ２２の出力電圧は−１１ｍＶとなる。このとき、ＶＧＡ１７の出力のＤＣオフセット値は−０．５ｍＶとなり、ＤＣオフセットキャンセルを行う前の１０．５ｍVに対して小さくなっている。上記ＤＡＣコードは次回のＤＣオフセットキャンセルを開始するまでレジスタに保持され、その間、ＤＡＣ２２の出力電圧は一定となる。
他のＤＣオフセット値の場合にも、同様にしてキャンセルできる。
【００２８】
上述のように、最初にキャンセル前のＤＣオフセットの極性をコンパレータ１９で判定して、ＤＡＣ２２の出力電圧の極性を決定する。決定されたＤＡＣ２２の出力電圧の極性は次回のＤＣオフセットキャンセルを開始するまで変わらない。この状態で、以下の処理をＤＡＣコードのビット長だけ繰り返す。即ち、決定された正又は負の電圧をある絶対値でＤＡＣ２２から出力させて、得られるＤＣオフセットの極性を判定する。ＤＣオフセットの極性が直前から変わらなければ、次に直前の電圧よりも絶対値を大きくした電圧をＤＡＣ２２から出力させ、ＤＣオフセットの極性が直前から変われば、次に直前の電圧よりも絶対値を小さくした電圧をＤＡＣ２２から出力させるように、ＤＡＣコードの各ビットを逐次設定していく。
【００２９】
なお、例えば、ＴＤＭＡ方式では、バースト送信データ、アイドル期間、バースト受信データ、アイドル期間という順に、時間軸に沿って繰り返しデータが存在する。アイドル期間は送受信データが存在しない期間である。そこで、上述したＤＣオフセットキャンセルをバースト受信データ前のアイドル期間に行うことができる。
【００３０】
以上で説明した様に、本実施形態によれば、コンパレータ１９の比較結果を平均してからＳＡＲ２１に入力するようにしたので、ＶＧＡ１７等が高利得の場合でも雑音の影響を低減してＤＣオフセットの極性を正しく判定できる。従って、ＶＧＡ１７等の利得に拘らず、雑音の影響を低減して正しくＤＣオフセットキャンセラを動作させ、ＤＣオフセットをキャンセルすることが可能となる。
また、前述した比較例の回路にカウンター等を追加するだけで実現できるので、回路規模の増加が少ない。
また、本実施形態によれば、ＤＣオフセットを効果的にキャンセルできるので、バイポーラプロセスよりも大きなＤＣオフセットが発生するＣＭＯＳプロセスを用いても、ＤＣオフセットが小さい受信装置を構成できる。よって、本実施形態によれば、ＤＣオフセットの影響を受け易い変調方式に対応した受信装置を、ＣＭＯＳプロセスを用いて構成できる。このような変調方式として、例えば、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）などがある。
【００３１】
（第２の実施形態）
本実施形態は、ＡＤＣの出力データを平均して推定したＤＣオフセット値に基づいてＤＣオフセットをキャンセルする点と、ＡＤＣの出力データをハイパスフィルタに通してＤＣオフセットをキャンセルする点とが、第１の実施形態と異なる。
【００３２】
第１の実施形態で説明したようにＤＣオフセットキャンセルを行っても、ＤＣオフセットキャンセルを行える時間の制約などにより、キャンセルし切れない小さなＤＣオフセットがＶＧＡ１７の出力信号に残る場合がある。また、コンパレータ１９が有するばらつきにより、ＤＣオフセットの極性が誤って判定され、そのばらつきの大きさのＤＣオフセットがＶＧＡ１７の出力信号に残る場合もある。本実施形態では、これらのＤＣオフセットもキャンセルするようにしている。
なお、本実施形態でも、第１の実施形態と同様に、ＴＤＭＡ方式におけるバースト受信データ前のアイドル期間にＤＣオフセットキャンセルを行うものとして説明する。
【００３３】
図５は、本発明の第２の実施形態に係るＤＣオフセットキャンセラを有する受信装置のブロック図である。
この受信装置は、図１の第１の実施形態の構成に加え、コンパレータばらつき補正用加算器（第２の加算器）３１と、コンパレータばらつき補正用ＤＡＣ（第２のＤＡ変換器）３２と、ハイパスフィルタ（以下、ＨＰＦと称す）３３と、セレクタ３４と、復調部３５とを更に備える。その他の構成は第１の実施形態と同一であるため、同一の構成要素に同一の符号を付して説明を省略する。
【００３４】
ＶＧＡ１７の出力信号は、コンパレータばらつき補正用加算器３１に入力される。コンパレータばらつき補正用加算器３１は、ＶＧＡ１７の出力信号と、コンパレータばらつき補正用ＤＡＣ３２から出力される補正用電圧（第２の補正用電圧）とを加算して、ＡＤＣ１８に出力する。ＡＤＣ１８は、コンパレータばらつき補正用加算器３１の出力信号をＡＤ変換する。
ＨＰＦ３３は、デジタルフィルタであり、ＡＤＣ１８の出力データを入力し、ＤＣオフセット（直流成分）を減衰させて出力する。ＨＰＦ３３の出力データはセレクタ３４の一方の入力端子に入力される。また、ＡＤＣ１８の出力データは、セレクタ３４の他方の入力端子にも入力される。セレクタ３４は、ＨＰＦ切り替え信号に基づいて、ＨＰＦ３３の出力データまたはＡＤＣ１８の出力データを復調部３５に出力する。復調部３５は入力されたデータを復調する。
【００３５】
復調部３５は、ＶＧＡゲイン制御部３６と、ＨＰＦ切り替え制御部３７と、ＤＣオフセット推定部３８と、制御部３９とを備える。
ＶＧＡゲイン制御部３６は、受信信号の強度に基づいて、利得制御信号によりＶＧＡ１７の利得を制御する。また、ＶＧＡゲイン制御部３６は、ＶＧＡ１７の利得を予め定めた閾値以上（高利得）に制御する場合、ＨＰＦ切り替え制御部３７に制御信号を出力する。ＨＰＦ切り替え制御部３７は、ＶＧＡゲイン制御部３６から制御信号を受けた場合、ＨＰＦ３３の出力データをセレクタ３４が出力するようにＨＰＦ切り替え信号をセレクタ３４に出力する。ＶＧＡ１７の利得が閾値未満（低利得）の時、ＨＰＦ切り替え制御部３７は、ＡＤＣ１８の出力データをセレクタ３４が出力するようにＨＰＦ切り替え信号をセレクタ３４に出力する。
【００３６】
ＤＣオフセット推定部３８は、ＶＧＡゲイン制御部３６がＶＧＡ１７の利得を低利得に制御している場合に、復調部３５に入力されたＡＤＣ１８の出力データ（受信データ）を所定の期間平均化して残存しているＤＣオフセット値を推定し、推定したＤＣオフセット値をキャンセルするようにコンパレータばらつき補正用ＤＡＣコード（第２の補正用データ：以下、補正用ＤＡＣコードとも称す）を設定する。
ＤＣオフセット推定部３８は、ＶＧＡゲイン制御部３６がＶＧＡ１７の利得を高利得に制御している場合には、ＤＣオフセット値の推定と、補正用ＤＡＣコードの設定とを行わない。ただし、以前に設定した補正用ＤＡＣコードは保持している。ＤＣオフセット推定部３８の動作の詳細については後述する。
コンパレータばらつき補正用ＤＡＣ３２は、ＤＣオフセット推定部３８で設定された補正用ＤＡＣコードを補正用電圧に変換して、コンパレータばらつき補正用加算器３１に出力する。
制御部３９は、平均時間（カウント時間）と、平均開始信号と、クロックとを、平均化回路２０に出力する。
【００３７】
以上の構成により、ＶＧＡ１７が高利得時には、ＳＡＲ２１と、コンパレータばらつき補正用ＤＡＣ３２と、ＨＰＦ３３とを用いてＤＣオフセットキャンセルを行う。ＶＧＡ１７が低利得時には、ＳＡＲ２１と、コンパレータばらつき補正用ＤＡＣ３２とを用いてＤＣオフセットキャンセルを行う。低利得時にＨＰＦ３３を用いない理由は、消費電流を削減するためである。
【００３８】
図６は、本発明の第２の実施形態に係るＨＰＦの周波数特性図である。
同図に示すように、ＨＰＦ３３はＤＣオフセット（直流成分）を減衰可能な周波数特性を有する。前述のように、この特性に基づいてＨＰＦ３３はＡＤＣ１８の出力データからＤＣオフセットを除去する。
【００３９】
以下に、ＤＣオフセットキャンセル動作をより詳細に説明する。
図７（ａ）は、高利得時のＤＣオフセット値と時間との関係を表す。図７（ｂ）は、低利得時のＤＣオフセット値と時間との関係を表す。これらのＤＣオフセット値は復調部３５の入力におけるものである。図７（ｃ）は、送受信データと時間との関係を表す。
図７（ｃ）を参照すると、第１の実施形態でも説明したように、バースト受信データとバースト送信データとがアイドル期間を介して時間軸に沿って繰り返し存在する。アイドル期間には送受信データは存在しない。
前述のように、本実施形態では、バースト送信データ後且つバースト受信データ前の各アイドル期間（時刻ｔ１〜ｔ３と時刻ｔ４〜ｔ６の期間）において、ＤＣオフセットキャンセルを行う。各アイドル期間は、例えば、約５０μｓの期間である。
【００４０】
つまり、図７（ａ）に示すように、ＶＧＡ１７が高利得時には、バースト送信データ後のアイドル期間が始まると（時刻ｔ１）、第１の実施形態のＳＡＲ２１によるＤＣオフセットキャンセルを、例えば、約２０μｓ行う（時刻ｔ１〜ｔ２）。その後、ＨＰＦ３３の出力のＤＣオフセットが小さくなるまで、ＨＰＦ３３の引き込み時間として、例えば、約３０μｓ待つ（時刻ｔ２〜ｔ３）。
最初にＳＡＲ２１によってＤＣオフセットを十分小さくしておくことが可能なため、ＨＰＦ３３のカットオフ周波数を小さく（時定数を大きく）しても、長時間を要さずにＨＰＦ３３の出力のＤＣオフセットをより小さな値にできる。
なお、コンパレータばらつき補正用ＤＡＣ３２は前回の低利得時に設定されたコンパレータばらつき補正用ＤＡＣコードに基づいて補正用電圧を出力しているので、この補正電圧によってもＤＣオフセットはキャンセルされる。
【００４１】
また、図７（ｂ）に示すように、ＶＧＡ１７が低利得時には、まずＳＡＲ２１によるＤＣオフセットキャンセルを、例えば、約２０μｓ行う（時刻ｔ４〜ｔ５）。その後、コンパレータばらつき補正用ＤＡＣコードを新たに設定し直して、ＤＣオフセットをキャンセルする（時刻ｔ５）。新たに設定する補正用ＤＡＣコードについては、以下に説明する。
【００４２】
図８は、本発明の第２の実施形態に係るＤＣオフセットキャンセラの動作を表すフローチャートである。
まず、送信後のアイドル期間が開始したか判定する（ステップＳ３１）。開始していない場合（ステップＳ３１：Ｎｏ）、再度判定する。開始した場合（ステップＳ３１：Ｙｅｓ）、ＳＡＲ２１を起動する（ステップＳ３２）。これにより、第１の実施形態で説明した様に、図２のＳＡＲアルゴリズムによるＤＣオフセットキャンセルが行われる。
【００４３】
次に、ＶＧＡゲイン制御部３６によりＶＧＡ利得が閾値以上か否か判定する（ステップＳ３３）。閾値以上の場合（ステップＳ３３：Ｙｅｓ）、セレクタ３４によりＨＰＦ３３を選択する（ステップＳ３４）。図７（ａ）を参照して説明したように、ＨＰＦ３３によって時間の経過と共にＤＣオフセットは小さくなっていく。
次に、アイドル期間が終了すると、ＤＣオフセットがキャンセルされた状態で、復調部３５によりバースト受信データ（図７（ｃ）の時刻ｔ３からのデータ）を復調する（ステップＳ３５）。
続いて、次に設定するＶＧＡ利得を計算する（ステップＳ４０）。この計算は、次の送信後のアイドル期間が開始する時（図７（ｃ）の時刻ｔ４）までに行う。
次に、ステップＳ３１に戻る。
【００４４】
一方、ステップＳ３３においてＶＧＡ利得が閾値未満の場合（ステップＳ３３：Ｎｏ）、セレクタ３４によりＨＰＦ３３を迂回し（ステップＳ３６）、ＤＣオフセット推定部３８によりコンパレータばらつき補正用ＤＡＣコードを設定する（ステップＳ３７）。図７（ｂ）を参照して説明したように、設定された補正用ＤＡＣコードに基づいてコンパレータばらつき補正用ＤＡＣ３２により補正用電圧を出力して、ＤＣオフセットをキャンセルする。設定する補正用ＤＡＣコードは、直前に設定されていた補正用ＤＡＣコードから、後述のステップＳ３９で前回の低利得時に推定したＤＣオフセット値に相当する補正用ＤＡＣコードを引いたものとする。これにより、前回の低利得時に推定したＤＣオフセット値がキャンセルされる。
次に、アイドル期間が終了すると、ＤＣオフセットがキャンセルされた状態で、復調部３５によりバースト受信データ（図７（ｃ）の時刻ｔ６からのデータ）を復調する（ステップＳ３８）。
次に、ＤＣオフセット推定部３８により、上記バースト受信データを平均化してＤＣオフセット値を推定する（ステップＳ３９）。上述したように、この時に推定されたＤＣオフセット値は、低利得時に、次回以降のアイドル期間におけるコンパレータばらつき補正用ＤＡＣコードの設定（ステップＳ３７）で用いられる。
続いて、次に設定するＶＧＡ利得を計算する（ステップＳ４０）。ステップＳ３９とＳ４０の処理は、次の送信後のアイドル期間が開始する時までに行う。
次に、ステップＳ３１に戻る。
【００４５】
これらのステップＳ３４とステップＳ３７との処理により、ステップＳ３２でキャンセルし切れなかったＤＣオフセットもキャンセルされる。
【００４６】
なお、低利得時に毎回コンパレータばらつき補正用ＤＡＣコードを新たに設定し直すと共にＤＣオフセット値を推定する理由は、温度変化があるとＤＣオフセット値が変化するためである。また、高利得時にＤＣオフセット値を推定しない理由は、増幅された雑音の影響で適切に推定できない可能性があるためである。
【００４７】
以上で説明した様に、本実施形態によれば、低利得時には、ＡＤＣ１８の出力データを平均化することで残存しているＤＣオフセット値を推定するようにしたので、推定したＤＣオフセット値に基づいて、ＳＡＲ２１ではキャンセルし切れなかったＤＣオフセットをキャンセルできる。また、高利得時には、ＡＤＣ１８の出力データをＨＰＦ３３に通すようにしたので、ＳＡＲ２１ではキャンセルし切れなかったＤＣオフセットをキャンセルできる。よって、第１の実施形態よりも効果的にＤＣオフセットをキャンセルできる。
また、第１の実施形態と同様の効果も得られる。
【００４８】
以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
例えば、ＤＡＣコードやコンパレータ１９の出力の極性等は一例である。
【符号の説明】
【００４９】
１１  アンテナ
１２  ＬＮＡ
１３  ミキサ
１４  発振器
１５  ローパスフィルタ
１６  加算器
１７  ＶＧＡ
１８  ＡＤ変換器
１９  コンパレータ
２０  平均化回路
２１  ＳＡＲ
２２  ＤＡ変換器
２３  第１カウンター
２４  第２カウンター
２５  大小比較器
３１  コンパレータばらつき補正用加算器
３２  コンパレータばらつき補正用ＤＡＣ
３３  ハイパスフィルタ
３４  セレクタ
３５  復調部
３６  ＶＧＡゲイン制御部
３７  ＨＰＦ切り替え制御部
３８  ＤＣオフセット推定部
３９  制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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