(57)【要約】【課題】静電容量素子を内蔵する実装基板において実装基板の大きさを制限し小型化する。【解決手段】樹脂基板の表面に凹凸形状Ａを形成し、樹脂基板の凹凸形状の表面を被覆するように導電体を直接堆積して下部電極２０を形成し、下部電極の表面を被覆するように誘電体を直接堆積して誘電体膜２１を形成し、誘電体膜の表面を被覆するように導電体を直接堆積して上部電極２２を形成し、上部電極の上層に樹脂層を形成し、樹脂層の上層に配線を形成する。【選択図】図３
2011066330.tif 000002
【特許請求の範囲】
【請求項１】
樹脂基板の表面に凹凸形状を形成する工程と、
前記樹脂基板の前記凹凸形状の表面を被覆するように導電体を直接堆積して下部電極を形成する工程と、
前記下部電極の表面を被覆するように誘電体を直接堆積して誘電体膜を形成する工程と、
前記誘電体膜の表面を被覆するように導電体を直接堆積して上部電極を形成する工程と、
前記上部電極の上層に樹脂層を形成する工程と、
前記樹脂層の上層に配線を形成する工程と
を有する実装基板の製造方法。
【請求項２】
前記樹脂層を形成する工程の後に、
前記下部電極に達する開口部及び前記上部電極に達する開口部をそれぞれ形成する工程と、
前記下部電極に達する開口部及び前記上部電極に達する開口部内に、前記下部電極及び前記上部電極にそれぞれ接続する取り出し電極を形成する工程と
をさらに有する請求項１に記載の実装基板の製造方法。
【請求項３】
前記誘電体膜を形成する工程において原子層堆積により形成する
請求項１に記載の実装基板の製造方法。
【請求項４】
前記下部電極を形成する工程及び前記上部電極を形成する工程において原子層堆積により形成する
請求項３に記載の実装基板の製造方法。
【請求項５】
前記樹脂基板として内部配線となる導電層を有する樹脂基板を用い、前記樹脂基板の表面に凹凸形状を形成する工程において前記導電層をエッチングストッパとして前記樹脂基板をパターンエッチングして凹凸形状を形成する
請求項１に記載の実装基板の製造方法。
【請求項６】
前記樹脂基板の表面に凹凸形状を形成する工程において完全硬化前の樹脂基板に凹凸形状の型となるスタンパを押圧して凹凸形状を形成する
請求項１に記載の実装基板の製造方法。
【請求項７】
表面に凹凸形状が形成された樹脂基板と、
前記樹脂基板の前記凹凸形状の表面を被覆するように導電体が直接堆積されて形成された下部電極と、
前記下部電極の表面を被覆するように誘電体が直接堆積されて形成された誘電体膜と、
前記誘電体膜の表面を被覆するように導電体が直接堆積されて形成された上部電極と、
前記上部電極の上層に形成された樹脂層と、
前記樹脂層の上層に形成された配線と
を有する実装基板。
【請求項８】
前記樹脂層に前記下部電極に達する開口部及び前記上部電極に達する開口部がそれぞれ形成されており、
前記下部電極に達する開口部及び前記上部電極に達する開口部内に前記下部電極及び前記上部電極にそれぞれ接続する取り出し電極が形成されている
請求項７に記載の実装基板。
【請求項９】
前記誘電体膜が原子層堆積により形成された膜である
請求項７に記載の実装基板。
【請求項１０】
前記下部電極及び前記上部電極がそれぞれ原子層堆積により形成された膜である
請求項９に記載の実装基板。
【請求項１１】
前記樹脂基板が内部配線となる導電層を有する樹脂基板であり、前記凹凸形状が前記導電層の達する開口部による凹凸形状である
請求項７に記載の実装基板。
【請求項１２】
前記凹凸形状が前記樹脂基板に凹凸形状の型となるスタンパが押圧されて形成された形状である
請求項７に記載の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は実装基板及びその製造方法に関し、特に、静電容量素子を内蔵する実装基板及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置内に形成される容量素子は、高周波化、高速化と同時に、携帯機器等では小型化、高集積化が求められている。また実装基板（プリント配線板）などでは、半導体集積回路装置とは別に、静電容量素子（コンデンサ）として機能する単体部品が併用されている。このような単体部品の静電容量素子の容量値は、半導体の集積回路装置内に形成される容量素子の容量値よりも非常に大きいため、単体部品の静電容量素子を半導体集積回路装置内の容量素子に置き換えることは、実質不可能である。
そこで、近年では容量素子を実装基板内に取り込む技術の開発が進められている。
【０００３】
例えば、従来は単体部品の静電容量素子を実装基板の表面に実装していたが、特許文献１に記載されているように、実装基板内に単体部品の静電容量素子を埋め込む方法が提案されている。
【０００４】
しかしながら、このような単体部品の静電容量素子の埋め込みは実装基板の厚みを制限してしまう問題がある。そこで次世代の容量素子とし、実装基板上に直接形成する技術が注目されてきている。
【０００５】
容量素子を有する実装基板の従来の容量素子構造には、例えば特許文献２に記載されているような、平行に配置された平板型の２枚の電極とこの間に誘電体膜を配する構造が知られている。
また従来、誘電体膜として誘電体シート等が使用されているが、このシートの厚さは数μｍにもなり、大容量を確保することが困難であった。
これに対し、近年では誘電体膜の形成方法としてスパッタリングなどの薄膜形成技術を適応することが注目されている。
【０００６】
容量素子の容量値は一般に下記式（１）のように表すことができる。Ｃは容量値、ε０は真空中の誘電率、εは使用する誘電体膜の比誘電率、Ｓは電極面積、Ｔは誘電体膜の膜厚である。
【０００７】
［数１］
Ｃ＝ε０・ε・Ｓ／Ｔ      …（１）
【０００８】
この式からも明らかなように、実装基板上に形成される従来の前記平行平板型電極を持つ容量素子において、その容量値は電極面積に比例する。よって大容量素子を形成するためには、大きな占有面積が必要となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１５２３０３号公報
【特許文献２】特開２００８−７８５４７号公報
【特許文献３】特開２００８−３４６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、実装基板に内蔵された従来の容量素子構造では、実装基板の大きさを制限し小型化することは困難であることである。
【課題を解決するための手段】
【００１１】
本発明の実装基板の製造方法は、樹脂基板の表面に凹凸形状を形成する工程と、前記樹脂基板の前記凹凸形状の表面を被覆するように導電体を直接堆積して下部電極を形成する工程と、前記下部電極の表面を被覆するように誘電体を直接堆積して誘電体膜を形成する工程と、前記誘電体膜の表面を被覆するように導電体を直接堆積して上部電極を形成する工程と、前記上部電極の上層に樹脂層を形成する工程と、前記樹脂層の上層に配線を形成する工程とを有する。
【００１２】
上記の本発明の実装基板の製造方法は、樹脂基板の表面に凹凸形状を形成し、樹脂基板の凹凸形状の表面を被覆するように導電体を直接堆積して下部電極を形成する。次に、下部電極の表面を被覆するように誘電体を直接堆積して誘電体膜を形成する。次に、誘電体膜の表面を被覆するように導電体を直接堆積して上部電極を形成する。次に、上部電極の上層に樹脂層を形成し、樹脂層の上層に配線を形成する。
【００１３】
本発明の実装基板は、表面に凹凸形状が形成された樹脂基板と、前記樹脂基板の前記凹凸形状の表面を被覆するように導電体が直接堆積されて形成された下部電極と、前記下部電極の表面を被覆するように誘電体が直接堆積されて形成された誘電体膜と、前記誘電体膜の表面を被覆するように導電体が直接堆積されて形成された上部電極と、前記上部電極の上層に形成された樹脂層と、前記樹脂層の上層に形成された配線とを有する。
【００１４】
上記の本発明の実装基板は、表面に凹凸形状が形成された樹脂基板の凹凸形状の表面を被覆するように導電体が直接堆積されて下部電極が形成されており、下部電極の表面を被覆するように誘電体が直接堆積されて誘電体膜が形成されており、誘電体膜の表面を被覆するように導電体が直接堆積されて上部電極が形成されている。さらに、上部電極の上層に樹脂層が形成されており、樹脂層の上層に配線が形成されている。
【発明の効果】
【００１５】
本発明の実装基板の製造方法によれば、実装基板（プリント配線板）内に容量素子を形成することができる。これにより、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【００１６】
本発明の実装基板によれば、実装基板（プリント配線板）内に容量素子を有しており、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【図面の簡単な説明】
【００１７】
【図１】図１（ａ）は本発明の第１実施形態に係る実装基板の模式断面図であり、図１（ｂ）は静電容量素子の部分を拡大した模式断面図である。
【図２】図２（ａ）及び（ｂ）は本発明の第１実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図３】図３（ａ）及び（ｂ）は本発明の第１実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第１実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図６】図６は本発明の第２実施形態に係る実装基板の静電容量素子の部分を拡大した模式断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第２実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第２実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図９】図９（ａ）及び（ｂ）は本発明の第２実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図１０】図１０（ａ）及び（ｂ）は本発明の第２実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【図１１】図１１（ａ）及び（ｂ）は本発明の第２実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
【発明を実施するための形態】
【００１８】
以下に、本発明に係る実装基板及びその製造方法の実施の形態について、図面を参照して説明する。
【００１９】
尚、説明は以下の順序で行う。
１．第１実施形態（エッチングにより形成された凹凸形状部分に静電容量素子が形成された実装基板）
２．第２実施形態（スタンパの押圧により形成された凹凸形状部分に静電容量素子が形成された実装基板）
【００２０】
＜第１実施形態＞
［実装基板全体の構成］
図１（ａ）は本実施形態に係る実装基板の模式断面図である。
樹脂基板１は、例えば複数の樹脂層が積層して構成されており、内部に内部配線２及び配線間コンタクト３などが埋め込まれており、表面に表面配線４が形成されており、実装基板が構成されている。
本実施形態の実装基板は、例えば、図１（ａ）に示すように、半導体チップ５がバンプを介したフリップチップで実装されて用いられる。あるいは、その他の電子素子が実装されることができる。また、フリップチップ以外の方法で実装されることもできる。
ここで、本実施形態に係る実装基板には、静電容量素子６が形成されている。静電容量素子６が形成される場所としては、実装基板の最上層に限定されるものではない。
【００２１】
［静電容量素子の構成］
図１（ｂ）は、本実施形態に係る実装基板に形成された静電容量素子６の部分を拡大した模式断面図である。
例えば、第１樹脂層１０の上層に第１導電層１１が形成されており、その上層に第２樹脂層１２が積層され、その上層に第２導電層１３が形成されている。
ここで、第１樹脂層１０及び第２樹脂層１２は樹脂基板を構成する樹脂層であり、第１導電層１１及び第２導電層１３は樹脂基板の内部配線を構成する導電層である。
【００２２】
例えば、上記の第２導電層１３及び第２樹脂層１２に対して第１導電層１１に達する複数個の開口部が開口されており、凹凸形状Ａが形成されている。
上記の凹凸形状Ａの表面を被覆して下部電極２０が形成されている。下部電極２０は、凹凸形状Ａの表面を被覆するように導電体が直接堆積されて形成された膜である。
上記の下部電極２０の表面を被覆して誘電体膜２１が形成されている。誘電体膜２１は、下部電極２０の表面を被覆するように誘電体が直接堆積されて形成された膜である。
上記の誘電体膜２１の表面を被覆して上部電極２２が形成されている。上部電極２２は、誘電体膜２１の表面を被覆するように導電体が直接堆積されて形成された膜である。
上記の構成により、下部電極２０、誘電体膜２１及び上部電極２２が積層されてなる静電容量素子が構成されている。
下部電極２０は第１導電層１１及び第２導電層１３に接続して形成されており、下部電極２０、第１導電層１１及び第２導電層１３から下部電極が構成されているということもできる。これにより、下部電極２０の寄生抵抗を低減することが可能であり、高周波回路用途に適した静電容量素子とすることができる。
【００２３】
誘電体膜２１は、例えば、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により形成された膜である。誘電体膜２１は、例えば、酸化シリコン、窒化シリコン、酸化アルミ、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム、及びこれらの材料の積層または混合した材料、あるいは上記材料に別の元素を添加した材料を用いる。
【００２４】
下部電極２０及び上部電極２２は、例えば、それぞれ原子層堆積法により形成された膜である。下部電極２０及び上部電極２２は、例えば、それぞれＲｕ、Ｍｏ、Ｐｔなどの金属材料、あるいは誘電体膜２１の誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化物が用いられる。導電性窒化物の場合、誘電体膜中の酸素が第１導電層１１あるいは第２導電層１３などに拡散することを防止することが可能となる。
【００２５】
また、例えば、上部電極２２の上層に第３導電層２４が形成されており、その上層に第３樹脂層３０が積層され、その上層に第４導電層３１が形成されている。第３導電層２４は上部電極２２に接続して形成されており、上部電極２２及び第３導電層２４から上部電極が構成されているということもできる。
ここで、第３樹脂層３０は樹脂基板を構成する樹脂層であり、第４導電層３１は樹脂基板の表面の配線を構成する導電層である。
【００２６】
また、例えば、第４導電層３１及び第３樹脂層３０に対して第３導電層２４に達する開口部ＣＴ１が形成されており、上部電極を構成する第３導電層２４に接続する取り出し電極３２が形成されている。
さらに、例えば、第４導電層３１、第３樹脂層３０及び第２樹脂層１２に対して第１導電層１１に達する開口部ＣＴ２が形成されており、下部電極を構成する第１導電層１１に接続する取り出し電極３３が形成されている。
上記のようにして、本実施形態に係る実装基板の静電容量素子が構成されている。
【００２７】
本実施形態の実装基板に形成された静電容量素子は、樹脂基板に形成された凹凸形状の表面を被覆して下部電極、誘電体膜及び上部電極が積層された構成であり、静電容量素子の占有面積に対し実行的な電極面積を大きくすることができる。これにより、小さい占有面積で大容量の素子とすることが可能となる。
【００２８】
［静電容量素子の形成方法］
図２〜５は、本実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
まず、図２（ａ）に示すように、例えば、第１樹脂層１０の上層に第１導電層１１を形成し、その上層に第２樹脂層１２を積層し、その上層に第２導電層１３を形成する。これらは、例えば第１導電層１１が形成された第１樹脂層１０と第２導電層１３が形成された第２樹脂層１２を貼り合わせることなどにより形成することができる。
ここで、第１樹脂層１０及び第２樹脂層１２は樹脂基板を構成する樹脂層であり、第１導電層１１及び第２導電層１３は他の領域で樹脂基板の内部配線を構成するように形成する。
【００２９】
次に、図２（ｂ）に示すように、例えば、所望の領域を開口したドライフィルム１４などをパターン形成し、第２導電層１３をパターンエッチングして開口し、次に、例えばレーザー加工などで第２樹脂層１２を開口する。上記のようにして、第２導電層１３及び第２樹脂層に対して第１導電層１１に達する複数個の開口部が開口されてなる凹凸形状Ａを形成する。上記の開口部の開口径は、例えば１０ｎｍ〜１μｍ程度であり、具体的には１００ｎｍとすることができる。
【００３０】
次に、図３（ａ）に示すように、例えば、下部電極２０、誘電体膜２１及び上部電極２２を連続的に成膜する。
ここでは、凹凸形状Ａの表面を被覆するように導電体を直接堆積して下部電極２０を形成し、下部電極２０の表面を被覆するように誘電体を直接堆積して誘電体膜２１を形成し、誘電体膜２１の表面を被覆するように導電体を直接堆積して上部電極２２を形成する。
【００３１】
誘電体膜２１の成膜方法として、例えば、樹脂基板がダメージを受ける温度より低い温度で成膜する、低温成膜により形成することが好ましい。ここで、樹脂基板の耐熱温度は例えば１５０℃であり、低温成膜の温度としては１００〜１３０℃程度とする。
低温成膜を実現する方法として、例えば、酸化源として酸素あるいはオゾンなど、また窒化源として窒素あるいはアンモニアなどを用い、プラズマ反応により酸化または窒化を行なうプラズマＡＬＤ法を用いることができる。また酸化膜の場合、シリコンや金属を含む有機材料と、低温でもＨ２Ｏとの反応が進行する加水分解を利用した熱ＡＬＤ法を用いることができる。
あるいは、ＥＣＲ（Electron Cyclotron Resonance）などの高密度プラズマ源を用いた低温でのプラズマＣＶＤ（Chemical Vapor Deposition）法や、あるいは加水分解を利用した低温での熱ＣＶＤ法を用いて誘電体膜の形成を行なってもよい。
【００３２】
例えば、ステップカバレッジが良好なＡＬＤ法を用いることが好ましい。誘電体膜２１を構成する誘電体材料としては、例えば、酸化シリコン、窒化シリコン、酸化アルミ、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム、及びこれらの材料の積層または混合した材料、あるいは上記材料に別の元素を添加した材料を用いることができる。
【００３３】
下部電極２０及び上部電極２２の成膜も、ステップカバレッジが良好なＡＬＤ法を用いることが好ましい。
また導電材料としては、Ｒｕ、Ｍｏ、Ｐｔなどの金属材料、または誘電体膜２１の誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化材料を用いる。これは、誘電体膜中の酸素が第１導電層１１あるいは第２導電層１３などに拡散することを防止するのに有効である。
上記のＡＬＤ法により、下部電極２０、誘電体膜２１及び上部電極２２を連続的に成膜することができる。
【００３４】
下部電極２０は第１導電層１１及び第２導電層１３に接続して形成しており、下部電極２０、第１導電層１１及び第２導電層１３から下部電極が構成されているということもできる。これにより、下部電極２０の寄生抵抗を低減することが可能であり、高周波回路用途に適した静電容量素子を形成することができる。
【００３５】
次に、図３（ｂ）に示すように、例えば、上部電極２２の上層に所望の領域を開口するようにしてレジスト２３をパターン形成する。例えば、レジスト２３をマスクとしてパラジウム触媒などを用いた無電解メッキ法にて第３導電層２４を形成する。
【００３６】
次に、レジスト２３を除去し、図４（ａ）に示すように、例えば、静電容量素子の領域を保護して所望の領域を開口するようにしてドライフィルム２５をパターン形成する。ドライフィルム２５をマスクとしてエッチングを行い、上部電極２２、誘電体膜２１及び下部電極２０をパターン加工する。
【００３７】
次に、ドライフィルム２５を除去し、図４（ｂ）に示すように、例えば、静電容量素子の領域を保護して所望の領域を開口するようにしてドライフィルム２６をパターン形成する。ここでは、ドライフィルム２５より広い領域を保護するようにして形成する。ドライフィルム２６をマスクとしてエッチングを行い、第２導電層１３をパターン加工する。
【００３８】
次に、図５（ａ）に示すように、例えば、第３導電層２４の上層に全面に第３樹脂層３０を形成し、その上層に第４導電層３１を形成する。例えば第４導電層３１が形成された第３樹脂層３０をプレス加工によりを貼り合わせることなどにより形成することができる。
次に、例えば、第４導電層３１及び第３樹脂層３０に対して第３導電層２４に達する開口部ＣＴ１を形成する。例えば、上部電極に対するコンタクト領域を開口したドライフィルムなどをパターン形成し、第４導電層３１をパターンエッチングして開口し、次に、例えばレーザー加工などで第３樹脂層３０を開口して形成する。
また、上記と同様に、第４導電層３１、第３樹脂層３０及び第２樹脂層１２に対して第１導電層１１に達する開口部ＣＴ２を形成する。例えば、下部電極に対するコンタクト領域を開口したドライフィルムなどをパターン形成し、第４導電層３１をパターンエッチングして開口し、次に、例えばレーザー加工などで第３樹脂層３０及び第２樹脂層１２を開口して形成する。
【００３９】
次に、図５（ｂ）に示すように、例えば、開口部ＣＴ１内を埋め込んで導電層を形成し、上部電極を構成する第３導電層２４に接続する取り出し電極３２を形成する。
また、上記と同時に、例えば、開口部ＣＴ２内を埋め込んで導電層を形成し、下部電極を構成する第１導電層１１に接続する取り出し電極３３を形成する。
【００４０】
本発明の実装基板の製造方法によれば、実装基板（プリント配線板）内に容量素子を形成することができる。これにより、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【００４１】
本実施形態の実装基板の製造方法において、静電容量素子を形成するための凹凸形状となる樹脂層の層数に制限はない。２層以上の樹脂層をレーザー加工することでより深い凹凸形状Ａを形成することが可能であり、さらに大きい容量値が得られる。
【００４２】
＜第２実施形態＞
［静電容量素子の構成］
本実施形態に係る実装基板は、実質的に第１実施形態に係る実装基板と同様の構成であり、静電容量素子の部分が下記のように異なる。
図６は、本実施形態に係る実装基板に形成された静電容量素子の部分を拡大した模式断面図である。
例えば、第１樹脂層４０の上層に第１導電層４１が形成されており、その上層に第２樹脂層４２が積層され、その上層に第２導電層４３が形成されている。
ここで、第１樹脂層４０及び第２樹脂層４２は樹脂基板を構成する樹脂層であり、第１導電層４１及び第２導電層４３は樹脂基板の内部配線を構成する導電層である。
【００４３】
例えば、静電容量素子の形成領域において第２導電層４３が除去されている。この静電容量素子の形成領域において、上記の第２樹脂層４２及び第１樹脂層４０に対して複数個の開口部が開口されており、凹凸形状Ａが形成されている。
上記の凹凸形状Ａの表面を被覆して下部電極５０が形成されている。下部電極５０は、凹凸形状Ａの表面を被覆するように導電体が直接堆積されて形成された膜である。
上記の下部電極５０の表面を被覆して誘電体膜５１が形成されている。誘電体膜５１は、下部電極５０の表面を被覆するように誘電体が直接堆積されて形成された膜である。
上記の誘電体膜５１の表面を被覆して上部電極５２が形成されている。上部電極５２は、誘電体膜５１の表面を被覆するように導電体が直接堆積されて形成された膜である。
上記の構成により、下部電極５０、誘電体膜５１及び上部電極５２が積層されてなる静電容量素子が構成されている。
下部電極５０は第２導電層４３に接続して形成されており、下部電極５０及び第２導電層４３から下部電極が構成されているということもできる。
【００４４】
誘電体膜５１は、例えば、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により形成された膜である。誘電体膜５１は、例えば、酸化シリコン、窒化シリコン、酸化アルミ、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム、及びこれらの材料の積層または混合した材料、あるいは上記材料に別の元素を添加した材料を用いる。
【００４５】
下部電極５０及び上部電極５２は、例えば、それぞれ原子層堆積法により形成された膜である。下部電極５０及び上部電極５２は、例えば、それぞれＲｕ、Ｍｏ、Ｐｔなどの金属材料、あるいは誘電体膜２１の誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化物が用いられる。導電性窒化物の場合、誘電体膜中の酸素が第２導電層４３などに拡散することを防止することが可能となる。
【００４６】
また、例えば、上部電極５２の上層に第３導電層５４が形成されており、その上層に第３樹脂層６０が積層され、その上層に第４導電層６１が形成されている。第３導電層５４は上部電極５２に接続して形成されており、上部電極５２及び第３導電層５４から上部電極が構成されているということもできる。
ここで、第３樹脂層６０は樹脂基板を構成する樹脂層であり、第４導電層６１は樹脂基板の表面の配線を構成する導電層である。
【００４７】
また、例えば、第４導電層６１及び第３樹脂層６０に対して第３導電層５４に達する開口部ＣＴ１が形成されており、上部電極を構成する第３導電層５４に接続する取り出し電極６２が形成されている。
さらに、例えば、第４導電層６１及び第３樹脂層６０に対して第２導電層４３に達する開口部ＣＴ２が形成されており、下部電極を構成する第２導電層４３に接続する取り出し電極６３が形成されている。
上記のようにして、本実施形態に係る実装基板の静電容量素子が構成されている。
【００４８】
本実施形態の実装基板に形成された静電容量素子は、樹脂基板に形成された凹凸形状の表面を被覆して下部電極、誘電体膜及び上部電極が積層された構成であり、静電容量素子の占有面積に対し実行的な電極面積が大きくすることができる。これにより、小さい占有面積で大容量の素子とすることが可能となる。
【００４９】
［静電容量素子の形成方法］
図７〜１１は、本実施形態に係る実装基板の静電容量素子の形成方法を示す模式断面図である。
まず、図７（ａ）に示すように、例えば、第１樹脂層４０の上層に第１導電層４１を形成し、その上層に第２樹脂層４２を積層し、その上層に第２導電層４３を形成する。これらは、例えば第１導電層４１が形成された第１樹脂層４０と第２導電層４３が形成された第２樹脂層４２を貼り合わせることなどにより形成することができる。
ここで、第１樹脂層４０及び第２樹脂層４２は樹脂基板を構成する樹脂層であり、第１導電層４１及び第２導電層４３は他の領域で樹脂基板の内部配線を構成するように形成する。
【００５０】
次に、図７（ｂ）に示すように、例えば、静電容量素子の形成領域を開口したドライフィルム４４などをパターン形成し、第２導電層４３をパターンエッチングして開口する。
【００５１】
次に、図８（ａ）に示すように、例えば、静電容量素子の形成領域において第２樹脂層４２にスタンパ４５を押圧して、図８（ｂ）に示すようにスタンパを離型することで、第２樹脂層４２及び第１樹脂層４０を所定の深さまで開口し、凹凸形状Ａを形成する。これは、いわゆるナノプリント技術を用いた方法であり、第２樹脂層４２及び第１樹脂層４０などは完全硬化前のプリプレグ（Ｂステージ）を用いることで実施することができる。
この時、凹凸形状Ａが崩れることを防止する為に、スタンパ４５表面には離型材が有ることが好ましい。これにより、再現性良く凹凸形状Ａを形成することが可能となり、容量値のバラツキ低減を実現する。
上記の開口部の開口径は、例えば１０ｎｍ〜１μｍ程度であり、具体的には１００ｎｍとすることができる。
【００５２】
次に、図９（ａ）に示すように、例えば、下部電極５０、誘電体膜５１及び上部電極５２を連続的に成膜する。
ここでは、凹凸形状Ａの表面を被覆するように導電体を直接堆積して下部電極５０を形成し、下部電極５０の表面を被覆するように誘電体を直接堆積して誘電体膜５１を形成し、誘電体膜５１の表面を被覆するように導電体を直接堆積して上部電極５２を形成する。
【００５３】
誘電体膜５１の成膜方法として、例えば、樹脂基板がダメージを受ける温度より低い温度で成膜する、低温成膜により形成することが好ましい。ここで、樹脂基板の耐熱温度は例えば１５０℃であり、低温成膜の温度としては１００〜１３０℃程度とする。
低温成膜を実現する方法として、例えば、酸化源として酸素あるいはオゾンなど、また窒化源として窒素あるいはアンモニアなどを用い、プラズマ反応により酸化または窒化を行なうプラズマＡＬＤ法を用いることができる。また酸化膜の場合、シリコンや金属を含む有機材料と、低温でもＨ２Ｏとの反応が進行する加水分解を利用した熱ＡＬＤ法を用いることができる。
あるいは、ＥＣＲなどの高密度プラズマ源を用いた低温でのプラズマＣＶＤ法や、あるいは加水分解を利用した低温での熱ＣＶＤ法を用いて誘電体膜の形成を行なってもよい。
【００５４】
例えば、ステップカバレッジが良好なＡＬＤ法を用いることが好ましい。誘電体膜５１を構成する誘電体材料としては、例えば、酸化シリコン、窒化シリコン、酸化アルミ、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム、及びこれらの材料の積層または混合した材料、あるいは上記材料に別の元素を添加した材料を用いることができる。
【００５５】
下部電極５０及び上部電極５２の成膜も、ステップカバレッジが良好なＡＬＤ法を用いることが好ましい。
また導電材料としては、Ｒｕ、Ｍｏ、Ｐｔなどの金属材料、または誘電体膜５１の誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化材料を用いる。これは、誘電体膜中の酸素が第２導電層４３などに拡散することを防止するのに有効である。
上記のＡＬＤ法により、下部電極５０、誘電体膜５１及び上部電極５２を連続的に成膜することができる。
【００５６】
下部電極５０は第２導電層４３に接続して形成しており、下部電極５０及び第２導電層４３から下部電極が構成されているということもできる。
【００５７】
次に、図９（ｂ）に示すように、例えば、上部電極５２の上層に所望の領域を開口するようにしてレジスト５３をパターン形成する。例えば、レジスト５３をマスクとしてパラジウム触媒などを用いた無電解メッキ法にて第３導電層５４を形成する。
【００５８】
次に、レジスト５３を除去し、図１０（ａ）に示すように、例えば、静電容量素子の領域を保護して所望の領域を開口するようにしてドライフィルム５５をパターン形成する。ドライフィルム５５をマスクとしてエッチングを行い、上部電極５２、誘電体膜５１及び下部電極５０をパターン加工する。
【００５９】
次に、ドライフィルム５５を除去し、図１０（ｂ）に示すように、例えば、静電容量素子の領域を保護して所望の領域を開口するようにしてドライフィルム５６をパターン形成する。ここでは、ドライフィルム５５より広い領域を保護するようにして形成する。ドライフィルム５６をマスクとしてエッチングを行い、第２導電層４３をパターン加工する。
【００６０】
次に、図１１（ａ）に示すように、例えば、第３導電層５４の上層に全面に第３樹脂層６０を形成し、その上層に第４導電層６１を形成する。例えば第４導電層６１が形成された第３樹脂層６０をプレス加工によりを貼り合わせることなどにより形成することができる。
次に、例えば、第４導電層６１及び第３樹脂層６０に対して第３導電層５４に達する開口部ＣＴ１を形成する。例えば、上部電極に対するコンタクト領域を開口したドライフィルムなどをパターン形成し、第４導電層６１をパターンエッチングして開口し、次に、例えばレーザー加工などで第３樹脂層６０を開口して形成する。
また、上記と同様に、第４導電層６１及び第３樹脂層６０に対して第２導電層４３に達する開口部ＣＴ２を形成する。例えば、下部電極に対するコンタクト領域を開口したドライフィルムなどをパターン形成し、第４導電層６１をパターンエッチングして開口し、次に、例えばレーザー加工などで第３樹脂層６０を開口して形成する。
【００６１】
次に、図１１（ｂ）に示すように、例えば、開口部ＣＴ１内を埋め込んで導電層を形成し、上部電極を構成する第３導電層５４に接続する取り出し電極６２を形成する。
また、上記と同時に、例えば、開口部ＣＴ２内を埋め込んで導電層を形成し、下部電極を構成する第２導電層４３に接続する取り出し電極６３を形成する。
【００６２】
本発明の実装基板の製造方法によれば、実装基板（プリント配線板）内に容量素子を形成することができる。これにより、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【００６３】
本実施形態の実装基板の製造方法において、静電容量素子を形成するための凹凸形状となる樹脂層の層数に制限はない。２層以上の樹脂層に対してスタンパを用いたナノプリント技術で加工することでより深い凹凸形状Ａを形成することが可能であり、さらに大きい容量値が得られる。
【００６４】
本実施形態に係る実装基板の製造方法によれば、実装基板（プリント配線板）内に容量素子を形成することができる。これにより、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【００６５】
本実施形態の実装基板によれば、実装基板（プリント配線板）内に容量素子を有しており、単体部品の静電容量素子と置き換えることで、単体部品の静電容量素子の使用数を減らすことが可能となり、実装コストなどを削減することができる。さらに大容量の容量素子が形成できると、占有面積が縮小するので実装基板を小型化することができる。
【００６６】
本発明は上記の説明に限定されない。
例えば、凹凸形状となる開口部の深さなどは樹脂層の厚さや導電層の深さなどに応じて適宜選択することができる。開口部の数は必要な静電容量素子の容量値及び確保できる占有面積などに応じて適宜選択することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【００６７】
１…樹脂基板、２…内部配線、３…配線間コンタクト、４…表面配線、５…半導体チップ、６…静電容量素子、１０，４０…第１樹脂層、１１，４１…第１導電層、１２，４２…第２樹脂層、１３，４３…第２導電層、１４，４４…ドライフィルム、２０，５０…下部電極、２１，５１…誘電体膜、２２，５２…上部電極、２３．５３…レジスト、２４，５４…第３導電層、２５，２６，５５，５６…ドライフィルム、３０，６０…第３樹脂層、３１，６１…第４導電層、３２，３３，６２，６３…取り出し電極、４５…スタンパ、Ａ…凹凸形状、ＣＴ１，ＣＴ２…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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