(57)【要約】【課題】書き換え特性の劣化が抑制される半導体装置を提供する。【解決手段】メモリセル領域ＲＭでは、半導体磁気記憶装置における磁気抵抗素子１８は、一方向に延在するディジット線３と、これと略直交する方向に延在するビット線３２とが交差する部分に配置される態様で、アレイ状に形成されている。ディジット線３とビット線３２は、配線本体となる銅膜３ｂ、３１ａにクラッド層３ａ、３６ａを被覆した配線構造とされる。磁気抵抗素子１８の一端側は、非磁性材料から形成されたトップヴィア２５ａを介してビット線３２に電気的に接続されている。【選択図】図２７
2011066190.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された第１領域と、
前記第１領域に形成された磁気抵抗素子と、
前記磁気抵抗素子の直下に距離を隔てて第１方向に延在するように形成された第１配線本体と、
前記磁気抵抗素子の直上に距離を隔てて前記第１方向と交差する第２方向に延在するように形成された第２配線本体と、
前記磁気抵抗素子と前記第２配線本体との間に形成され、前記磁気抵抗素子と前記第２配線本体とを電気的に接続する第１導体部と、
前記磁気抵抗素子に対して所定の位置に形成され、前記第１配線本体および前記第２配線本体に流れる電流によって生じる磁場を遮蔽する磁場遮蔽層と
を備え、
前記第１導体部は非磁性材料から形成され、
前記磁場遮蔽層は、前記磁気抵抗素子と対向する前記第２配線本体の部分と、前記第１導体部とを除く態様で前記第２配線本体の表面に形成された、半導体装置。
【請求項２】
前記半導体基板の前記主表面に形成されて前記第２配線本体が延在し、前記第１領域とは電気的に絶縁された第２領域と、
前記第２領域において、前記第２配線本体の下方に距離を隔てて形成された第３配線本体と、
前記第３配線本体と前記第２領域に位置する前記第２配線本体の部分との間に形成されて、前記第３配線本体と前記第２配線本体とを電気的に接続する第２導体部と
を備えた、請求項１記載の半導体装置。
【請求項３】
前記磁場遮蔽層は、前記第２導体部の表面にさらに形成された、請求項２記載の半導体装置。
【請求項４】
前記磁場遮蔽層は、前記第２導体部を除く態様で前記第２配線本体の表面に形成された、請求項２記載の半導体装置。
【請求項５】
前記磁場遮蔽層は軟磁性材料から形成された、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
半導体基板の主表面に第１領域を形成する工程と、
前記半導体基板の前記主表面上に第１絶縁膜を形成する工程と、
第１方向に延在する第１配線溝を前記第１絶縁膜に形成する工程と、
前記第１配線溝内に第１配線本体を形成する工程と、
前記第１配線本体を覆うように、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜の表面上に磁気抵抗素子を形成する工程と、
前記磁気抵抗素子を覆うように、前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記磁気抵抗素子を露出する第１開口部を前記第３絶縁膜に形成する工程と、
前記第１開口部を充填するように、非磁性材料からなる第１導電膜を前記第３絶縁膜上に形成する工程と、
前記第３絶縁膜の上面上に位置する前記第１導電膜の部分を除去し、前記第１開口部内に残される前記第１導電膜の部分によって、前記磁気抵抗素子に電気的に接続される第１導体部を形成する工程と、
前記第１導体部を覆うように、前記第３絶縁膜上に第４絶縁膜を形成する工程と、
底面に前記第１導体部が露出するように、前記第１方向と交差する第２方向に延在する第２配線溝を前記第４絶縁膜に形成する工程と、
前記第２配線溝の底面を除く態様で、前記第２配線溝の側壁上に磁場を遮蔽する磁場遮蔽層を形成する工程と、
前記第１導体部を介して前記磁気抵抗素子と電気的に接続される第２配線本体を、前記第２配線溝内に形成する工程と
を備えた、半導体装置の製造方法。
【請求項７】
前記第１絶縁膜を形成する前に、前記半導体基板の前記主表面に前記第１領域と電気的に絶縁された第２領域を形成する工程と、
前記第２領域に位置する前記第１絶縁膜の部分に第３配線溝を形成する工程と、
前記第３配線溝内に第３配線本体を形成する工程と、
前記第２絶縁膜および前記第３絶縁膜を貫通して、前記第３配線本体と前記第２領域に位置する前記第１配線本体の部分とを電気的に接続する第２導体部を形成する工程と
を備えた、請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２導体部を形成する工程は、
前記第４絶縁膜が形成された後、前記第２配線溝が形成される前に、前記第２領域において、前記第２絶縁膜、前記第３絶縁膜および前記第４絶縁膜を貫通して前記第３配線本体を露出する第２開口部を形成する工程と、
底面に前記第２開口部を露出させるように、前記第４絶縁膜に前記第２配線溝を形成する工程と、
前記第２配線溝の底面と側面および前記第２開口部の側壁を覆うように、磁場遮蔽層となる層を形成する工程と、
前記磁場遮蔽層となる層の全面にエッチングを施して、前記第２配線溝の前記側壁と前記第２開口部の前記側壁に位置する部分を残して、前記第２配線溝の前記底面に位置する部分を除去する工程と、
前記第２配線本体を形成する際に、前記第２配線本体となる第２導電膜を前記第２開口部内に充填し、前記第２開口部内にそれぞれ位置する前記磁場遮蔽層となる層の部分と前記第２導電膜の部分とを前記第２導体部として形成する工程と
を含む、請求項７記載の半導体装置の製造方法。
【請求項９】
前記第２導体部を形成する工程は、
前記第３絶縁膜が形成された後、前記第３絶縁膜および前記第２絶縁膜を貫通して前記第３配線本体を露出する第２開口部を形成する工程と、
前記第２開口部を充填するように、前記第３絶縁膜上に第３導電膜を形成する工程と、
前記第３絶縁膜の上面上に位置する前記第３導電膜の部分を除去し、前記第２開口部内に残される前記第３導電膜の部分を前記第２導体部として形成する工程と
を含む、請求項７記載の半導体装置の製造方法。
【請求項１０】
前記第２導体部を形成する工程は、
前記第３絶縁膜が形成された後、前記第３絶縁膜および前記第２絶縁膜を貫通して前記第３配線本体を露出する第２開口部を形成する工程と、
前記第２開口部の側壁を覆うように、前記第３絶縁膜上に磁場遮蔽層となる層を形成する工程と、
前記第２開口部の側壁に位置する前記磁場遮蔽層となる層の部分を残して、前記第３絶縁膜の上面上に位置する前記磁場遮蔽層となる層の部分を除去する工程と、
前記第２開口部を充填するように、前記第３絶縁膜上に第４導電膜を形成する工程と、
前記第３絶縁膜の上面上に位置する前記第４導電膜の部分を除去し、前記第２開口部内にそれぞれ残される前記磁場遮蔽層となる層の部分および前記第４導電膜の部分を前記第２導体部として形成する工程と
を含む、請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、磁気抵抗素子を備えた半導体装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
半導体装置の一形態に、ＭＴＪ（Magnetic Tunnel Junction）と称される磁気抵抗素子を適用したＭＲＡＭ（Magnetic Random Access Memory）がある。ＭＲＡＭでは、磁気抵抗素子は、一方向に延在するディジット線と、これと略直交する方向に延在するビット線とが交差する部分に配置される態様で、アレイ状に形成されている。個々の磁気抵抗素子には、トンネル絶縁膜を間に介在させて２つの磁性層が積層されている。
【０００３】
近年、ＭＲＡＭでは、消費電力を低減するために、磁場を磁気抵抗素子に選択的に作用させるディジット線およびビット線の構造として、クラッド層を含む配線構造が採用されている。クラッド層は、磁場を遮蔽する機能を有している。このため、磁気抵抗素子の下方に位置するディジット線では、クラッド層は、磁気抵抗素子の直下に位置するディジット線の部分の上面を除いて、ディジット線の側面と下面とを覆うように形成されている。一方、磁気抵抗素子の上方に位置するビット線では、クラッド層は、磁気抵抗素子の直上に位置するビット線の部分の下面を除いて、ビット線の側面と上面とを覆うように形成されている。
【０００４】
次に、このようなクラッド層を含む配線構造を採用した半導体装置の製造方法の概要について説明する。半導体基板上に、第１シリコン酸化膜が形成され、その第１シリコン酸化膜にディジット線を形成するための一方向に延在する配線溝が形成される。次に、その配線溝内に、配線溝の側壁と下面を覆うバリアメタルおよびクラッド層と、配線溝を充填する銅配線とを含むディジット線が形成される。
【０００５】
次に、ディジット線を覆うように、第１シリコン酸化膜上に第１シリコン窒化膜および第２シリコン酸化膜が順次形成される。次に、第２シリコン酸化膜および第１シリコン窒化膜を貫通するローカルヴィアホールが形成される。そのローカルヴィアホールを充填するように、タングステンのプラグが形成される。第２シリコン酸化膜上に、下部電極となる導電層が形成される。次に、ディジット線の直上に位置する導電層の部分の上に、磁気抵抗素子が形成される。
【０００６】
次に、磁気抵抗素子を覆うように、導電層上に第２シリコン窒化膜が形成される。第２シリコン窒化膜および導電層に所定のエッチングを施すことにより、第２シリコン窒化膜で被覆された下部電極が形成される。次に、第２シリコン窒化膜を覆うように、第２シリコン酸化膜上に第３シリコン酸化膜が形成される。次に、デュアルダマシンにより、第３シリコン酸化膜に、磁気抵抗素子の上面を露出するトップヴィアホールと、ディジット線が延在する方向と略直交する方向に延在するビット線を形成するための配線溝とが形成される。
【０００７】
次に、配線溝の底面と側壁を覆うように、第３シリコン酸化膜の上にクラッド層が形成される。次に、クラッド層の全面にエッチングを施すことにより、配線溝の側壁に位置するクラッド層の部分を残して配線溝の底面に位置するクラッド層の部分が除去される。次に、銅めっきにより、配線溝を充填するように銅膜が形成される。その銅膜に化学的機械研磨処理を施して第３シリコン酸化膜の上面上に位置する銅膜の部分を除去することにより、配線溝内にビット線が形成される。
【０００８】
次に、ビット線を覆うように第３シリコン窒化膜が形成される。次に、第３シリコン窒化膜の部分の上にクラッド層が形成される。次に、クラッド層を覆うように第４シリコン酸化膜が形成される。こうして、磁気抵抗素子を備えた半導体装置の主要部分が形成される。なお、このようなクラッド層を含む配線構造を備えた半導体装置を開示した文献の例としては、たとえば特許文献１がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−３０３２３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の半導体装置では次のような問題があった。上述したように、ビット線を形成する際には、配線溝の底面と側壁を覆うようにクラッド層が形成される。このとき、配線溝の底面に開口したトップヴィアホールの側壁等にもクラッド層が形成されることになる。
【００１１】
そうすると、クラッド層の全面にエッチングを施して、配線溝の側壁に位置するクラッド層の部分を残して配線溝の底面に位置するクラッド層の部分を除去する際に、トップヴィアホールの側壁等に形成されたクラッド層の部分が除去されずに残されてしまうことになる。
【００１２】
今回、そのようなトップヴィアホールの側壁に残存するクラッド層の部分が磁気抵抗素子の特性に影響を与えることが発明者らの評価によって確認され、半導体装置として書き換え特性が悪化することが判明した。
【００１３】
本発明は上記問題点を解決するためになされたものであり、一つの目的は書き換え特性の劣化が抑制される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置は、第１領域と磁気抵抗素子と第１配線本体と第２配線本体と第１導体部と磁場遮蔽層とを備えている。第１領域は半導体基板の主表面に形成されている。磁気抵抗素子は第１領域に形成されている。第１配線本体は、磁気抵抗素子の直下に距離を隔てて第１方向に延在するように形成されている。第２配線本体は、磁気抵抗素子の直上に距離を隔てて第１方向と交差する第２方向に延在するように形成されている。第１導体部は、磁気抵抗素子と第２配線本体との間に形成され、磁気抵抗素子と第２配線本体とを電気的に接続する。磁場遮蔽層は磁気抵抗素子に対して所定の位置に形成され、第１配線本体および第２配線本体に流れる電流によって生じる磁場を遮蔽する。第１導体部は非磁性材料から形成されている。磁場遮蔽層は、磁気抵抗素子と対向する第２配線本体の部分と、第１導体部とを除く態様で第２配線本体の表面に形成されている。
【００１５】
本発明に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面に第１領域を形成する。半導体基板の主表面上に第１絶縁膜を形成する。第１方向に延在する第１配線溝を第１絶縁膜に形成する。第１配線溝内に第１配線本体を形成する。第１配線本体を覆うように、第１絶縁膜上に第２絶縁膜を形成する。第２絶縁膜の表面上に磁気抵抗素子を形成する。磁気抵抗素子を覆うように、第２絶縁膜上に第３絶縁膜を形成する。磁気抵抗素子を露出する第１開口部を第３絶縁膜に形成する。第１開口部を充填するように、非磁性材料からなる第１導電膜を第３絶縁膜上に形成する。第３絶縁膜の上面上に位置する第１導電膜の部分を除去し、第１開口部内に残される第１導電膜の部分によって、磁気抵抗素子に電気的に接続される第１導体部を形成する。第１導体部を覆うように、第３絶縁膜上に第４絶縁膜を形成する。底面に第１導体部が露出するように、第１方向と交差する第２方向に延在する第２配線溝を第４絶縁膜に形成する。第２配線溝の底面を除く態様で、第２配線溝の側壁上に磁場を遮蔽する磁場遮蔽層を形成する。第１導体部を介して磁気抵抗素子と電気的に接続される第２配線本体を第２配線溝内に形成する。
【発明の効果】
【００１６】
本発明に係る半導体装置によれば、磁気抵抗素子と第２配線本体とを電気的に接続する第１導体部が非磁性材料から形成され、磁場遮蔽層は、磁気抵抗素子と対向する第２配線本体の部分と、第１導体部とを除く態様で第２配線本体の所定の表面に形成されていることで、第１配線本体と第２配線本体に所定の電流を流すことによって発生する磁場を、第１導体部の影響を受けることなく、磁気抵抗素子に選択的に作用させることができ、半導体装置として書き換え特性が悪化するのを確実に阻止することができる。
【００１７】
本発明に係る半導体装置の製造方法によれば、磁気抵抗素子と第２配線本体とを電気的に接続する第１導体部を非磁性材料から形成し、第２配線溝の底面を除く態様で、第２配線溝の側壁上に磁場を遮蔽する磁場遮蔽層を形成することで、第１配線本体と第２配線本体に所定の電流を流すことによって発生する磁場を、第１導体部の影響を受けることなく、磁気抵抗素子に選択的に作用させて、書き換え特性の悪化が確実に阻止される半導体装置を製造することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の各実施の形態に係る半導体装置のメモリセルにおける磁気抵抗素子、ディジット線およびビット線の配置関係を示す模式的な構造斜視図である。
【図２】各実施の形態において、メモリセルのレイアウトを示す平面図である。
【図３】各実施の形態において、半導体装置におけるメモリセルと周辺回路を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置におけるメモリセルの製造方法の一工程を示す部分断面斜視図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す部分断面斜視図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す部分断面斜視図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す部分断面斜視図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す部分断面斜視図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す部分断面斜視図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す部分断面斜視図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す部分断面斜視図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す部分断面斜視図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図と、メモリセルのビット線方向と直交する方向に沿った部分断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図と、メモリセルのビット線方向と直交する方向に沿った部分断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図と、メモリセルのビット線方向と直交する方向に沿った部分断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図と、メモリセルのビット線方向と直交する方向に沿った部分断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図と、メモリセルのビット線方向と直交する方向に沿った部分断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図と、メモリセルのビット線方向と直交する方向に沿った部分断面図である。
【図２８】比較例に係る半導体装置におけるメモリセルの製造方法の一工程を示す部分断面斜視図である。
【図２９】図２８に示す工程の後に行われる工程を示す部分断面斜視図である。
【図３０】図２９に示す工程の後に行われる工程を示す部分断面斜視図である。
【図３１】図３０に示す工程の後に行われる工程を示す部分断面斜視図である。
【図３２】図３１に示す工程の後に行われる工程を示す部分断面斜視図である。
【図３３】図３２に示す工程の後に行われる工程を示す部分断面斜視図である。
【図３４】同実施の形態において、図１７に示す工程における他のエッチング態様を示す部分断面斜視図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す部分断面斜視図である。
【図３６】本発明の実施の形態２に係る半導体装置におけるメモリセルと周辺回路の製造方法の一工程を示す部分断面斜視図である。
【図３７】同実施の形態において、図３６に示す工程の後に行われる工程を示す部分断面斜視図である。
【図３８】同実施の形態において、図３７に示す工程の後に行われる工程を示す部分断面斜視図である。
【図３９】同実施の形態において、図３８に示す工程の後に行われる工程を示す部分断面斜視図である。
【図４０】同実施の形態において、図３９に示す工程の後に行われる工程を示す部分断面斜視図である。
【図４１】同実施の形態において、図４０に示す工程の後に行われる工程を示す部分断面斜視図である。
【図４２】同実施の形態において、図４１に示す工程の後に行われる工程を示す部分断面斜視図である。
【図４３】同実施の形態において、図４２に示す工程の後に行われる工程を示す部分断面斜視図である。
【図４４】同実施の形態において、図４３に示す工程の後に行われる工程を示す部分断面斜視図である。
【図４５】同実施の形態において、図４４に示す工程の後に行われる工程を示す部分断面斜視図である。
【図４６】同実施の形態において、図４５に示す工程の後に行われる工程を示すメモリセルの部分断面斜視図である。
【図４７】同実施の形態において、図４６に示す工程の後に行われる工程を示す部分断面斜視図である。
【図４８】同実施の形態において、図４７に示す工程の後に行われる工程を示す部分断面斜視図である。
【図４９】同実施の形態において、図４８に示す工程における、周辺回路のビット線方向に沿った部分断面斜視図と、周辺回路のビット線と直交する方向に沿った部分断面斜視図である。
【図５０】同実施の形態において、図４８に示す工程の後に行われる工程を示すメモリセルの部分断面斜視図である。
【図５１】同実施の形態において、図５０に示す工程の後に行われる工程を示す部分断面斜視図である。
【図５２】同実施の形態において、図５１に示す工程の後に行われる工程を示す部分断面斜視図である。
【図５３】同実施の形態において、図５２に示す工程における、周辺回路のビット線方向に沿った部分断面斜視図と、周辺回路のビット線方向と直交する方向に沿った部分断面図である。
【図５４】比較例に係る半導体装置のメモリセルと周辺回路の製造方法の一工程を示す部分断面斜視図である。
【図５５】図５４に示す工程の後に行われる工程を示す部分断面斜視図である。
【図５６】図５５に示す工程の後に行われる工程を示す部分断面斜視図である。
【図５７】図５６に示す工程の後に行われる工程を示す部分断面斜視図である。
【図５８】図５７に示す工程の後に行われる工程を示す部分断面斜視図である。
【図５９】図５８に示す工程の後に行われる工程を示す部分断面斜視図である。
【図６０】本発明の実施の形態３に係る半導体装置におけるメモリセルと周辺回路の製造方法の一工程を示す部分断面斜視図である。
【図６１】同実施の形態において、図６０に示す工程の後に行われる工程を示す部分断面斜視図である。
【図６２】同実施の形態において、図６１に示す工程の後に行われる工程を示す部分断面斜視図である。
【図６３】同実施の形態において、図６２に示す工程の後に行われる工程を示す部分断面斜視図である。
【図６４】同実施の形態において、図６３に示す工程の後に行われる工程を示す部分断面斜視図である。
【図６５】同実施の形態において、図６４に示す工程の後に行われる工程を示す部分断面斜視図である。
【図６６】同実施の形態において、図６５に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図と、メモリセルのビット線方向と直交する方向に沿った部分断面図である。
【図６７】同実施の形態において、図６６に示す工程における、周辺回路のビット線方向に沿った部分断面斜視図と、周辺回路のビット線方向と直交する方向に沿った部分断面図である。
【図６８】本発明の実施の形態４に係る半導体装置におけるメモリセルと周辺回路の製造方法の一工程を示す部分断面斜視図である。
【図６９】同実施の形態において、図６８に示す工程の後に行われる工程を示す部分断面斜視図である。
【図７０】同実施の形態において、図６９に示す工程の後に行われる工程を示す部分断面斜視図である。
【図７１】同実施の形態において、図７０に示す工程の後に行われる工程を示す、メモリセルのビット線方向に沿った部分断面斜視図と、メモリセルのビット線方向と直交する方向に沿った部分断面図である。
【図７２】同実施の形態において、図７１に示す工程における、周辺回路のビット線方向に沿った部分断面斜視図と、周辺回路のビット線方向と直交する方向に沿った部分断面図である。
【発明を実施するための形態】
【００１９】
はじめに、半導体装置の全体構成について説明する。図１に示すように、半導体装置における磁気抵抗素子１８は、一方向に延在するディジット線３と、これと略直交する方向に延在するビット線３２とが交差する部分に配置される態様で、アレイ状に形成されている。
【００２０】
図２および図３に示すように、メモリセル領域ＲＭでは、ディジット線３とビット線３２は、配線本体となる銅膜３ｂ、３１に、磁場を遮蔽する機能を有するクラッド層３ａ、３６ａを被覆した配線構造とされる。磁気抵抗素子１８の下方に位置するディジット線３では、上方に位置する磁気抵抗素子１８以外の領域へ磁気が及ぶのを阻止するように、銅膜３ｂの底面と側壁を覆う態様でクラッド層３ａが形成されている。
【００２１】
一方、磁気抵抗素子１８の上方に位置するビット線３２では、下方に位置する磁気抵抗素子１８以外の領域へ磁気が及ぶのを阻止するように、銅膜３１の上面と側面（図示せず）を覆う態様でクラッド層３６ａが形成されている。なお、クラッド層として、たとえばＮｉＦｅ層が形成される。また、クラッド層は、タンタル（Ｔａ）等のバリアメタルとクラッド層とを積層する態様で形成されることになるが、この明細書では、クラッド層には、このバリアメタルも含まれるものとして説明する。
【００２２】
個々の磁気抵抗素子１８の一端側は、トップヴィア２５ａを介してビット線３２に電気的に接続されている。トップヴィア２５ａは、非磁性材料から形成されている。後述するように、トップヴィア２５ａには、クラッド層は形成されていない。一方、磁気抵抗素子１８の他端側は、ローカルヴィア１１および読み出し用配線４等を介して素子選択用トランジスタＴＭのドレイン領域に電気的に接続されている。周辺回路領域ＲＰでは、メモリセル（磁気抵抗素子）の動作等を制御するトランジスタＴＰ等の半導体素子と、半導体素子を互いに電気的に接続する配線やヴィアが形成されている。
【００２３】
また、個々の磁気抵抗素子には、トンネル絶縁膜を間に介在させて２つの磁性層が積層されている。この２つの磁性層における磁化の向きを同じ向きにするか、互いに逆向きにするかによって磁気抵抗素子の抵抗値が変化する。磁気抵抗素子の磁化の向きは、ビット線とディジット線に所定の電流を流すことで発生する磁場によって変えられる。ＭＲＡＭでは、この抵抗値の違いが「０」または「１」に対応する情報として利用される。以下、各実施の形態に係る半導体装置について説明する。
【００２４】
実施の形態１
ここでは、半導体装置のメモリセル領域に形成されるメモリセルについて説明する。半導体基板の表面上に、それぞれ所定のトランジスタ、配線およびヴィア等（図３のメモリセル領域ＲＭ参照）が形成された後、図４に示すように、シリコン酸化膜２が形成される。そのシリコン酸化膜２における所定の領域に配線溝２ａ，２ｂが形成される。配線溝２ａ内には、クラッド層４ａと銅膜４ｂからなる読み出し用配線４が形成される。配線溝２ｂ内には、クラッド層３ａと銅膜３ｂからなるディジット線３が形成される。次に、ディジット線３と読み出し用配線４を覆うように、シリコン酸化膜２上にシリコン窒化膜６が形成される。そのシリコン窒化膜６上にシリコン酸化膜７が形成される。なお、これ以降の工程を示す図では、図面の簡略化のために、半導体基板１を省略する。
【００２５】
次に、図５に示すように、シリコン酸化膜７およびシリコン窒化膜６を貫通して読み出し用配線４を露出するローカルヴィアホール８が形成される。そのローカルヴィアホールの底面および側壁を覆うように、シリコン酸化膜７上にバリア金属膜９が形成される。次に、そのバリア金属膜９上にタングステン膜１０が形成される。
【００２６】
次に、タングステン膜１０およびバリア金属膜９に化学的機械研磨処理を施すことにより、シリコン酸化膜７の上に位置するタングステン膜１０の部分、バリア金属膜９の部分およびシリコン酸化膜７の一部が除去される（一点鎖線の位置を参照）。こうして、図６に示すように、ローカルヴィアホール８内に、バリア金属膜９ａおよびタングステン膜１０ａからなるローカルヴィア１１が形成される。
【００２７】
次に、図７に示すように、シリコン酸化膜７上に、金属ストラップとなるタンタル（Ｔａ）膜１２が形成される。次に、タンタル膜１２にピン層となる所定の膜（図示せず）が形成される。その所定の膜として、たとえば、プラチナ（Ｐｔ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ボロン（Ｂ）を含む積層膜が形成される。次に、ピン層となる所定の膜上にトンネル絶縁膜（図示せず）が形成される。トンネル絶縁膜として、たとえば、酸化アルミニム（ＡｌＯｘ）膜、または、酸化マグネシウム（ＭｇＯ）膜等が形成される。
【００２８】
次に、トンネル絶縁膜上にフリー層となる所定の膜が形成される。その所定の膜として、たとえば、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）およびボロン（Ｂ）のうち、少なくとも２つの金属を含む合金膜が形成される。次に、フリー層となる所定の膜上にキャップ層となる所定の膜（図示せず）が形成される。キャップ層となる所定の膜として、たとえば、ルテニウム（Ｒｕ）膜が形成される。そのキャップ層となる所定の膜上にタンタル（Ｔａ）膜（図示せず）が形成される。
【００２９】
次に、タンタル（Ｔａ）膜上に、磁気抵抗素子をパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、タンタル（Ｔａ）膜、キャップ層となる所定の膜、フリー層となる所定の膜、トンネル絶縁膜およびピン層となる所定の膜に所定の条件のもとでエッチングを施すことにより、図８に示すように、ピン層１３、トンネル絶縁膜１４、フリー層１５、キャップ層１６およびタンタル（Ｔａ）膜１７がパターニングされて、磁気抵抗素子１８が形成される。磁気抵抗素子１８が形成された後の各製造プロセスでは、磁気抵抗素子１８、特に、トンネル絶縁膜を保護するために、温度３００℃以下のもとで種々の処理が施されることになる。
【００３０】
次に、図９に示すように、磁気抵抗素子１８を覆うように、タンタル（Ｔａ）膜１２上に、ライナー膜としてシリコン窒化膜１９が形成される。次に、シリコン窒化膜１９上に、金属ストラップをパターニングするためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、シリコン窒化膜１９およびタンタル（Ｔａ）膜１２に所定の条件のもとでエッチングを施すことにより、図１０に示すように、金属ストラップ１２ａが形成される。次に、磁気抵抗素子１８を覆うように、シリコン酸化膜（図示せず）が形成される。そのシリコン酸化膜に化学的機械研磨処理を施すことにより、図１１に示すように、所定の厚さのシリコン酸化膜２０が形成される。
【００３１】
次に、そのシリコン酸化膜２０上に、トップヴィアホールを形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、シリコン酸化膜２０およびシリコン窒化膜１９に所定の条件のもとでエッチングを施すことにより、図１２に示すように、磁気抵抗素子１８を露出するトップヴィアホール２１が形成される。次に、トップヴィアホール２１の側壁を覆うように、銅の拡散を防止するバリア金属層（図示せず）が形成される。ここで形成されるバリア金属層には、クラッド層は含まれていない。
【００３２】
次に、図１３に示すように、トップヴィアホール２１を充填するように、銅めっきにより、非磁性材料として銅膜２５がシリコン酸化膜２０上に形成される。次に、銅膜２５に化学的機械研磨処理を施すことにより、シリコン酸化膜２０の上面上に位置する銅膜２５の部分が除去され、さらに、シリコン酸化膜２０の一部が除去される（一点鎖線の位置を参照）。こうして、図１４に示すように、トップヴィアホール２１内に、クラッド層を含まない非磁性材料からなるトップヴィア２５ａが形成される。
【００３３】
次に、図１５に示すように、シリコン酸化膜２０上にシリコン窒化膜２６が形成され、さらに、そのシリコン窒化膜２６上にシリコン酸化膜２７が形成される。次に、シリコン酸化膜２７上に、ビット線用の配線溝を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、シリコン窒化膜２６が露出するまでシリコン酸化膜２７にエッチングを施すことにより、図１６に示すように、開口部２７ａが形成される。
【００３４】
次に、開口部２７ａの底に露出したシリコン窒化膜２６にエッチングを施すことにより、図１７に示すように、トップヴィア２５ａを露出する配線溝２９ａが形成される。次に、図１８に示すように、配線溝２９ａの底面および側壁を覆うように、クラッド層３０が形成される。次に、クラッド層３０の全面にエッチングを施すことにより、図１９に示すように、配線溝２９ａの側壁に位置するクラッド層３０の部分（クラッド層３０ａ）を残して、配線溝２９ａの底面上に位置するクラッド層３０の部分と、シリコン酸化膜２７の上面上に位置するクラッド層３０の部分が除去される。
【００３５】
なお、このとき、配線溝２９ａの底面上に位置するクラッド層３０中のバリア金属膜の一部と、シリコン酸化膜２７の上面上に位置するクラッド層３０中のバリア金属膜の一部とを残す態様でクラッド層３０を除去してもよい。また、この後、配線溝２９ａの底面、配線溝２９ａの側壁に形成されたクラッド層３０ａおよびシリコン酸化膜２７を覆うように、バリア金属膜（図示せず）を形成してもよい。
【００３６】
次に、図２０に示すように、配線溝２９ａを充填するように、銅めっきにより銅膜３１が形成される。次に、銅膜３１に化学的機械研磨処理を施すことにより、図２１に示すように、配線溝２９ａ内に位置する銅膜３１の部分（銅膜３１ａ）を残して、シリコン酸化膜２７の上面上に位置する銅膜３１の部分が除去される。こうして、配線溝２９ａ内に、クラッド層３０ａと銅膜３１ａからなるビット線３２が形成される。
【００３７】
次に、図２２に示すように、ビット線３２を覆うように、シリコン酸化膜２７上にシリコン窒化膜３４が形成され、さらに、そのシリコン窒化膜３４上にシリコン酸化膜３５が形成される。次に、シリコン酸化膜３５上に、ビット線３２を上方から覆うクラッド層を形成するための所定のレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、シリコン窒化膜３４が露出するまでシリコン酸化膜３５にエッチングを施すことにより、図２３に示すように、開口部３５ａが形成される。次に、図２４に示すように、開口部３５ａの底面と側壁を覆うように、クラッド層３６が形成される。
【００３８】
次に、図２５に示すように、開口部３５ａを充填するように、クラッド層３６上にシリコン酸化膜３７が形成される。次に、シリコン酸化膜３７とクラッド層３６に化学的機械研磨処理を施すことにより、図２６に示すように、開口部３５ａの側壁と底面に位置するクラッド層３６の部分（クラッド層３６ａ）を残して、開口部３５ａ以外の領域に位置するクラッド層３６の部分が除去される。こうして、ビット線３２を上方から覆うクラッド層３６ａが形成される。次に、図２７に示すように、開口部３５ａに残されたシリコン酸化膜３７ａとシリコン酸化膜３５を覆うように、シリコン酸化膜３８が形成される。こうして、メモリセルの主要部分が形成される。
【００３９】
上述した半導体装置の磁気抵抗素子１８では、磁気抵抗素子１８とビット線３２とを電気的に接続するトップヴィア２５ａが、銅膜（非磁性材料）から形成され、クラッド層を含んでいないことで、磁気抵抗素子の特性が劣化するのを抑制することができる。このことについて、比較例との関係で説明する。
【００４０】
そこで、まず、比較例に係る半導体装置について説明する。半導体基板上に所定の半導体素子および配線等が形成され形成された後、図２８に示すように、シリコン酸化膜１０２に形成された配線溝１０２ａ内に、クラッド層１０４ａと銅膜１０４ｂからなる読み出し用配線１０４が形成され、配線溝１０２ｂ内に、クラッド層１０３ａと銅膜１０３ｂからなるディジット線１０３が形成される。次に、シリコン酸化膜１０２上にシリコン窒化膜１０６とシリコン酸化膜１０７が形成され、そのシリコン酸化膜１０７およびシリコン窒化膜１０６にローカルヴィアホール１０８が形成される。
【００４１】
次に、そのローカルヴィアホール１０８内に、バリア金属膜１０９ａおよびタングステン膜１１０ａからなるローカルヴィア１１１が形成される。次に、シリコン酸化膜１０７上に、金属ストラップとなる膜、磁気抵抗素子となる各膜等が形成され、所定のパターニング処理を施すことにより、ピン層１１３、トンネル絶縁膜１１４、フリー層１１５、キャップ層１１６およびタンタル（Ｔａ）膜１１７を有する磁気抵抗素子１１８が形成される。次に、磁気抵抗素子１１８を覆うようにシリコン窒化膜１１９が形成され、所定のパターニングを施すことにより、金属ストラップ１１２ａが形成される。次に、磁気抵抗素子１１８を覆うように、所定の厚さのシリコン酸化膜１２０が形成される。
【００４２】
次に、図２９に示すように、デュアルダマシンにより、シリコン酸化膜１２０に磁気抵抗素子１１８を露出するトップヴィアホール１２０ａと、ビット線用の配線溝１２０ｂとが形成される。次に、配線溝１２０ｂの底面と側壁を覆うように、シリコン酸化膜１２０上にクラッド層（図示せず）が形成される。このとき、配線溝１２０ｂの底面に開口するトップヴィアホール１２０ａの側壁等へもクラッド層１３０が形成されることになる。
【００４３】
次に、クラッド層１３０の全面にエッチングを施すことにより、図３０に示すように、配線溝１２０ｂの側壁に位置するクラッド層の部分（クラッド層１３０ｂ）を残して、配線溝１２０ｂの底面上に位置するクラッド層の部分と、シリコン酸化膜１２０の上面上に位置するクラッド層の部分が除去される。このとき、トップヴィアホール１２０ａの側壁上に形成されたクラッド層の部分（クラッド層１３０ａ）は、除去されずに残されることになる。次に、配線溝１２０ｂを充填するように銅膜（図示せず）が形成され、その銅膜に化学的機械研磨処理を施すことにより、図３１に示すように、配線溝１２０ｂ内に、クラッド層１３０ｂと銅膜１３１ａからなるビット線１３２が形成される。
【００４４】
次に、ビット線１３２を覆うように、シリコン窒化膜１３４（図３２参照）とシリコン酸化膜１３５（図３２参照）が形成され、そのシリコン酸化膜に開口部１３５ａ（図３２参照）が形成される。その開口部の底面と側壁を覆うようにクラッド層（図示せず）が形成され、化学的機械研磨処理を施すことにより、開口部１３５ａの側壁と底面にクラッド層１３６ａ（図３２参照）が残される。その後、図３２および図３３に示すように、開口部１３５ａに残されたシリコン酸化膜１３７ａとシリコン酸化膜１３５を覆うように、シリコン酸化膜１３８が形成されて、比較例に係る半導体装置のメモリセルの主要部分が形成される。
【００４５】
上述したように、比較例に係る半導体装置では、ビット線用の配線溝１２０ｂにクラッド層を形成する際に、配線溝１２０ｂの底面に開口したトップヴィアホール１２０ａの側壁等へもクラッド層が形成されることになる。このため、図３０に示すように、クラッド層の全面にエッチングを施しても、配線溝１２０ｂの側壁に位置するクラッド層の部分（クラッド層１３０ｂ）が残されるのと同様に、トップヴィアホール１２０ａの側壁上に位置するクラッド層の部分（クラッド層１３０ａ）も、除去されずに残されることになる。
【００４６】
トップヴィアホールにクラッド層１３０ａが残された状態でメモリセルが形成されると、ビット線１３２とディジット線１０３とに所定の電流を流すことによって発生する磁場が、トップヴィアホール１２０ａ内に残存するクラッド層１３０ａによって遮蔽されてしまうおそれがある。そのため、磁場が磁気抵抗素子１１８に有効に作用せず、半導体装置として書き換え特性が悪化することがある。この現象は、今回、発明者らによって初めて確認された。
【００４７】
これに対して、上述した半導体装置では、トップヴィアホール２１とビット線用の配線溝２９ａは、それぞれシングルダマシンにより個々に形成され、クラッド層は配線溝２９ａ内に形成されて、トップヴィアホール２１内には形成されない。すなわち、トップヴィアホール２１内には、銅の拡散を防止するバリア金属層と銅膜２５ａだけが形成されて、クラッド層は形成されないことになる。
【００４８】
これにより、ビット線３２とディジット線３とに所定の電流を流すことによって発生する磁場が、比較例のように、トップヴィアホール１２０ａ内に残存するクラッド層１３０ａによって遮蔽されてしまうことがなくなり、発生した磁場を磁気抵抗素子１８に有効に作用させることができる。しかも、ビット線３２の銅膜３１ａを覆うクラッド層３０ａ等によって、磁場を磁気抵抗素子１８に選択的に作用させることができる。その結果、半導体装置として書き換え特性が悪化するのを確実に阻止することができる。
【００４９】
また、上述した半導体装置では、トップヴィアホール２１がシングルダマシンにより形成されることで、トップヴィアホール２１を形成する際のエッチングの条件を、トップヴィアホール２１を形成することだけに注目して設定することができ、磁気抵抗素子１８へのエッチングのダメージが最も少なくなるようにエッチング条件の最適化を図ることができる。
【００５０】
さらに、上述した半導体装置では、ビット線３２用の配線溝２９ａがシングルダマシンにより形成されることで、ビット線３２用のクラッド層３０ａを形成する際の条件の最適化も容易に図ることができる。
【００５１】
変形例
上述した半導体装置の製造方法では、ビット線３２を形成する際には、シリコン窒化膜２６にエッチングを施すことによって、トップヴィア２５ａを露出する配線溝２９ａが形成される。このとき、ウェハ（半導体基板）面内におけるエッチングのばらつき等によって、シリコン窒化膜２６が除去されて露出したシリコン酸化膜２０の表面がエッチングされてしまうことがある。そのような場合には、図３４に示すように、配線溝の底面からトップヴィア２５ａの上端部が突出する態様で配線溝２９ａが形成されることになる。
【００５２】
トップヴィア２５ａが配線溝２９ａの底面から突出した状態でクラッド層３０（図１８参照）が形成され、そのクラッド層３０の全面にエッチングが施された場合（図１９参照）には、突出したトップヴィア２５ａの配線溝２９ａからの高さＨによっては、トップヴィア２５ａの側壁を覆うクラッド層の部分が除去されずに残される場合がある。
【００５３】
そこで、図３５に示すように、配線溝２９ａの底面からトップヴィア２５ａが突出したとしても、トップヴィア２５ａの側壁にクラッド層を残さないようにするには、突出するトップヴィア２５ａの部分の高さＨが、配線溝２９ａの側壁に残されるクラッド層３０ａ（図１９参照）の膜厚Ｌの約２倍程度の厚みに対応する高さ以内に収まるように、配線溝２９ａを形成する際のエッチングの条件を設定することが望ましい。
【００５４】
実施の形態２
ここでは、半導体装置のメモリセル領域に形成されるメモリセルと周辺回路領域に形成される周辺回路とを併せて説明する。まず、半導体基板の表面上に、それぞれ所定のトランジスタ、配線およびヴィア等（図３のメモリセル領域ＲＭと周辺回路領域ＲＰ参照）が形成された後、図３６に示すように、シリコン酸化膜２が形成される。メモリセル領域ＲＭに位置するシリコン酸化膜２には、配線溝２ａ，２ｂが形成される。配線溝２ａ内に、クラッド層４ａと銅膜４ｂからなる読み出し用配線４が形成され、配線溝２ｂ内には、クラッド層３ａと銅膜３ｂからなるディジット線３が形成される。周辺回路領域ＲＰに位置するシリコン酸化膜２には、配線溝２ｃが形成され、その配線溝２ｃ内に、クラッド層５ａと銅膜５ｂからなる配線５が形成される。
【００５５】
次に、ディジット線３、読み出し用配線４および配線５を覆うように、シリコン酸化膜２上にシリコン窒化膜６が形成される。そのシリコン窒化膜６上にシリコン酸化膜７が形成される。次に、メモリセル領域ＲＭでは、前述した図５〜図１０に示す工程と同様の工程を経て、磁気抵抗素子１８等が形成される。その磁気抵抗素子１８を覆うように、シリコン酸化膜２０が形成される。周辺回路領域ＲＰでは、シリコン酸化膜７上に、さらに、シリコン酸化膜２０が形成される。
【００５６】
次に、メモリセル領域ＲＭでは、磁気抵抗素子１８の表面を露出するトップヴィアホール２１が形成される。次に、トップヴィアホール２１の側壁を覆うように、銅の拡散を防止するバリア金属層（図示せず）が形成され、次に、図３７に示すように、トップヴィアホール２１を充填するように、シリコン酸化膜２０上に銅膜２５が形成される。次に、銅膜２５に化学的機械研磨処理を施すことにより、シリコン酸化膜２０の上面上に位置する銅膜２５の部分が除去され、さらに、シリコン酸化膜２０の一部が除去される（一点鎖線の位置を参照）。こうして、図３８に示すように、トップヴィアホール２１内に、クラッド層を含まない非磁性材料からなるトップヴィア２５ａが形成される。
【００５７】
次に、シリコン酸化膜２０上にシリコン窒化膜２６（図３９参照）が形成され、さらに、そのシリコン窒化膜２６上にシリコン酸化膜２７（図３９参照）が形成される。次に、周辺回路領域ＲＰに、周辺回路ヴィアホールを形成するための所定のレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、シリコン酸化膜２７、シリコン窒化膜２６、シリコン酸化膜２０、シリコン酸化膜７に、それぞれ所定のエッチングを施すことにより、図３９に示すように、シリコン窒化膜６を露出する開口部２８が形成される。
【００５８】
次に、メモリセル領域ＲＭでは、シリコン酸化膜２７上に、ビット線用の配線溝を形成するためのレジストパターン（図示せず）が形成される。周辺回路領域ＲＰにおいても、シリコン酸化膜２７上に、ビット線用の配線溝を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、シリコン酸化膜２７にエッチングを施すことにより、図４０に示すように、メモリセル領域ＲＭでは、シリコン窒化膜２６を露出する開口部２７ａが形成され、周辺回路領域ＲＰでは、シリコン窒化膜２６を露出する開口部２７ｂが形成される。
【００５９】
次に、メモリセル領域ＲＭの開口部２７ａの底面に露出したシリコン窒化膜２６の部分、周辺回路領域ＲＰの開口部２７ｂの底面に露出したシリコン窒化膜２６の部分および開口部２８の底に露出したシリコン窒化膜６の部分にエッチングを施すことにより、これらシリコン窒化膜２６，６の部分が同時に除去される。こうして、図４１に示すように、メモリセル領域ＲＭでは、トップヴィア２５ａを露出する配線溝２９ａが形成される。周辺回路領域ＲＰでは、配線５を露出する周辺回路ヴィアホール２８ａと配線溝２８ｂとが形成される。次に、図４２に示すように、メモリセル領域ＲＭでは、配線溝２９ａの底面および側壁を覆い、周辺回路領域ＲＰでは、配線溝２９ｂの底面および側壁と、周辺回路ヴィアホール２８ａの側壁等とを覆うように、クラッド層３０が形成される。
【００６０】
次に、クラッド層３０の全面にエッチングを施すことにより、図４３に示すように、メモリセル領域ＲＭでは、配線溝２９ａの側壁に位置するクラッド層３０の部分（クラッド層３０ａ）を残して、配線溝２９ａの底面上に位置するクラッド層３０の部分と、シリコン酸化膜２７の上面上に位置するクラッド層３０の部分が除去される。周辺回路領域ＲＰでは、配線溝２９ｂの側壁に位置するクラッド層３０の部分（クラッド層３０ｂ）と、周辺回路ヴィアホール２８ａの側壁に位置するクラッド層３０の部分（クラッド層３０ｃ）とを残して、配線溝２９ｂの底面上に位置するクラッド層３０の部分と、シリコン酸化膜２７の上面上に位置するクラッド層３０の部分と、周辺回路ヴィアホール２８ａの底に位置するクラッド層３０の部分とが除去される。
【００６１】
なお、このとき、配線溝２９ａ，２９ｂのそれぞれの底面上に位置するクラッド層３０中のバリア金属膜の一部と、シリコン酸化膜２７の上面上に位置するクラッド層３０中のバリア金属膜の一部とを残す態様でクラッド層３０を除去してもよい。また、この後、配線溝２９ａ，２９ｂのそれぞれの底面、配線溝２９ａの側壁に形成されたクラッド層３０ａ、配線溝２９ｂの側壁に形成されたクラッド層３０ｂおよびシリコン酸化膜２７を覆うように、バリア金属膜（図示せず）を形成してもよい。
【００６２】
次に、図４４に示すように、メモリセル領域ＲＭでは、配線溝２９ａを充填し、周辺回路領域ＲＰでは、配線溝２９ｂおよび周辺回路ヴィアホール２８ａを充填するように、銅めっきにより銅膜３１が形成される。次に、銅膜３１に化学的機械研磨処理を施すことにより、図４５に示すように、メモリセル領域ＲＭでは、配線溝２９ａ内に位置する銅膜３１の部分（銅膜３１ａ）を残して、シリコン酸化膜２７の上面上に位置する銅膜３１の部分が除去される。周辺回路領域ＲＰでは、配線溝２９ｂ内に位置する銅膜３１の部分（銅膜３１ｂ）と周辺回路ヴィアホール２８ａ内に位置する銅膜の部分を残して、シリコン酸化膜２７の上面上に位置する銅膜３１の部分が除去される。
【００６３】
こうして、メモリセル領域ＲＭでは、配線溝２９ａ内に、クラッド層３０ａと銅膜３１ａからなるビット線３２が形成される。周辺回路領域ＲＰでは、配線溝２９ｂ内に、クラッド層３０ｂと銅膜３１ｂからなるビット線３３が形成される。また、周辺回路ヴィアホール２８ａ内に、銅膜３１ｃとクラッド層３０ｃからなる周辺回路ヴィア３９が形成される。ビット線３３は、周辺回路ヴィア３９を介して下方の配線５と電気的に接続される。
【００６４】
次に、メモリセル領域ＲＭでは、前述した図２２〜図２６に示す工程と同様の工程により、ビット線を覆うクラッド層が形成される。図４６に示すように、ビット線３２を覆うように、シリコン窒化膜３４およびシリコン酸化膜３５が形成される。次に、図４７に示すように、シリコン酸化膜３５に開口部３５ａが形成される。次に、図４８に示すように、開口部３５ａの底面と側壁を覆うように、クラッド層３６が形成される。この時点で、周辺回路領域ＲＰでは、図４９に示すように、ビット線３３を覆うように、シリコン窒化膜３４、シリコン酸化膜３５およびクラッド層３６が形成された状態にある。
【００６５】
次に、図５０に示すように、メモリセル領域ＲＭでは、開口部３５ａを充填するようにシリコン酸化膜３７が形成される。次に、図５１に示すように、化学的機械研磨処理により、開口部３５ａの側壁と底面に位置するクラッド層３６の部分（クラッド層３６ａ）を残し、開口部３５ａ以外の領域に位置するクラッド層３６の部分を除去することで、ビット線３２を上方から覆うクラッド層３６ａが形成される。
【００６６】
次に、図５２に示すように、シリコン酸化膜３５等を覆うように、シリコン酸化膜３８が形成されて、メモリセルの主要部分が形成される。この時点で、周辺回路領域ＲＰでは、図５３に示すように、シリコン酸化膜３５の上にシリコン酸化膜３８が形成された状態にある。
【００６７】
上述した半導体装置では、前述したトップヴィアがクラッド層を含んでいないことによる効果に加えて、周辺回路領域ＲＰの周辺回路ヴィアホールを形成する工程が、メモリセル領域のトップヴィアホールを形成する工程とは別工程であることで、磁気抵抗素子へダメージを及ぼすことなく、周辺回路ヴィアホールを形成するための条件の最適化を容易に図ることできる。このことについて、比較例との関係で説明する。
【００６８】
まず、比較例に係る半導体装置のうちメモリセルの形成については、図２８〜図３３に示す工程と同様なので、同一部材には同一符号を付す。図５４に示すように、メモリセル領域ＲＭに位置するシリコン酸化膜１０２には、配線溝１０２ａ，１０２ｂが形成される。配線溝１０２ａ内に、クラッド層１０４ａと銅膜１０４ｂからなる読み出し用配線１０４が形成され、配線溝１０２ｂ内には、クラッド層１０３ａと銅膜１０３ｂからなるディジット線１０３が形成される。周辺回路領域ＲＰに位置するシリコン酸化膜１０２には、配線溝１０２ｃが形成され、その配線溝１０２ｃ内に、クラッド層１０５ａと銅膜１０５ｂからなる配線１０５が形成される。
【００６９】
次に、ディジット線１０３、読み出し用配線１０４および配線１０５を覆うように、シリコン酸化膜１０２上にシリコン窒化膜１０６が形成される。そのシリコン窒化膜１０６上にシリコン酸化膜１０７が形成される。次に、メモリセル領域ＲＭでは、磁気抵抗素子１１８等が形成される。その磁気抵抗素子１１８を覆うように、シリコン酸化膜１２０が形成される。周辺回路領域ＲＰでは、シリコン酸化膜１０７の上に、さらに、シリコン酸化膜１２０が形成される。
【００７０】
次に、図５５に示すように、デュアルダマシンにより、メモリセル領域ＲＭでは、トップヴィアホールとなる開口部１２０ｄとビット線用の配線溝１２０ｂが形成され、周辺回路領域ＲＰでは、ビット線用の配線溝１２０ｃと周辺回路ヴィアホールとなる開口部１２０ｅが形成される。開口部１２０ｄは、磁気抵抗素子１１８を覆うシリコン窒化膜１１９を露出するように形成され、開口部１２０ｅは、配線１０５を覆うシリコン窒化膜１０６を露出するように形成される。
【００７１】
次に、図５６に示すように、開口部１２０ｄの底に露出したシリコン窒化膜１１９の部分と、開口部１２０ｅの底に露出するシリコン窒化膜１０６の部分が、エッチングにより同時に除去されて、メモリセル領域ＲＭでは、磁気抵抗素子１１８を露出するトップヴィア１２０ａが形成される。周辺回路領域ＲＰでは、配線１０５を露出する周辺回路ヴィアホール１２０ｆが形成される。次に、図５７に示すように、配線溝１２０ｂ、１２０ｃの底面および側壁を覆うように、シリコン酸化膜１２０上にクラッド層１３０が形成される。このとき、配線溝１２０ｂの底面に開口するトップヴィアホール１２０ａの側壁や、配線溝１２０ｃの底面に開口する周辺回路ヴィアホール１２０ｆの側壁等へもクラッド層１３０が形成されることになる。
【００７２】
次に、クラッド層１３０の全面にエッチングを施すことにより、図５８に示すように、メモリセル領域ＲＭでは、配線溝１２０ｂの側壁に位置するクラッド層の部分（クラッド層１３０ｂ）を残して、配線溝１２０ｂの底面上に位置するクラッド層の部分と、シリコン酸化膜１２０の上面上に位置するクラッド層の部分が除去される。また、周辺回路領域ＲＰでは配線溝１２０ｃの側壁に位置するクラッド層の部分（クラッド層１３０ｄ）を残して、配線溝１２０ｃの底面上に位置するクラッド層の部分と、シリコン酸化膜１２０の上面上に位置するクラッド層の部分が除去される。
【００７３】
このとき、トップヴィアホール１２０ａの側壁に形成されたクラッド層の部分（クラッド層１３０ａ）は、除去されずに残されることになる。また、周辺回路ヴィアホール１２０ｆの側壁に形成されたクラッド層の部分（クラッド層１３０ｃ）も、除去されずに残されることになる。
【００７４】
次に、図５９に示すように、メモリセル領域ＲＭでは、配線溝１２０ｂ内に、クラッド層１３０ｂと銅膜１３１ａからなるビット線１３２が形成される。次に、そのビット線１３２上にシリコン窒化膜１３４を介在させてビット線１３２を覆うクラッド層１３６ａが形成される。その後、クラッド層１３６ａを覆うようにシリコン酸化膜１３７ａが形成され、さらに、シリコン酸化膜１３８が形成される。
【００７５】
周辺回路領域ＲＰでは、配線溝１２０ｃ内に、クラッド層１３０ｄと銅膜１３１ｂからなるビット線１３３が形成される。そのビット線１３３上にシリコン窒化膜１３４を介在させてシリコン酸化膜１３５が形成され、さらに、シリコン酸化膜１３８が形成される。比較例に係る半導体装置は、以上のようにしてその主要部分が形成される。
【００７６】
上述したように、比較例に係る半導体装置では、メモリセル領域ＲＭにおいて開口部１２０ｄの底に露出したシリコン窒化膜１１９の部分と、周辺回路領域ＲＰにおいて開口部１２０ｅの底に露出したシリコン窒化膜１０６の部分とが、エッチングにより同時に除去される（図５６参照）。
【００７７】
シリコン窒化膜１０６は、磁気抵抗素子１１８が形成される前に形成され、比較的高温度条件のもとで形成される。一方、シリコン窒化膜１１９は、磁気抵抗素子１１８が形成された後に形成されるため、比較的低い温度条件（約３００℃以下）のもとで形成される。このため、膜の緻密さの点では、シリコン窒化膜１０６の方がシリコン窒化膜１１９よりも緻密になり、同じエッチング条件のもとでは、シリコン窒化膜１１９のエッチングレートがシリコン窒化膜１０６のエッチングレートよりも速くなる。
【００７８】
そうすると、周辺回路領域ＲＰの開口部１２０ｅの底に露出したシリコン窒化膜１０６の部分を確実に除去しようとすれば、メモリセル領域ＲＭの開口部１２０ｄの底に露出したシリコン窒化膜１１９の部分が除去された後でもエッチングが続行されて、磁気記憶素子１１８がダメージを受けることがある。反対に、磁気記憶素子１１８にダメージを与えないようにして開口部１２０ｄの底に露出したシリコン窒化膜１１９の部分を除去しようとすれば、周辺回路領域ＲＰの開口部１２０ｅの底に露出したシリコン窒化膜１０６の部分を確実に除去することができなくなる。このため、比較例に係る半導体装置では、メモリセル領域ＲＭのシリコン窒化膜１１９と周辺回路領域ＲＰのシリコン窒化膜１０６とを同時に除去するためのエッチング条件の最適化を図ることが困難になる。
【００７９】
これに対して、上述した半導体装置では、メモリセル領域ＲＭのトップヴィアホール２１が形成され、そのトップヴィアホール２１内にトップヴィア２５ａが形成された後に、周辺回路領域ＲＰの周辺回路ヴィアホール２８ａが形成される。これにより、トップヴィアホールを形成するためのエッチング条件を考慮することなく、周辺回路領域ＲＰの周辺回路ヴィアホールを形成するためのエッチング条件を設定することができ、エッチング条件の最適化を容易に図ることができる。
【００８０】
また、メモリセル領域ＲＭのトップヴィアホール２１では、周辺回路領域ＲＰの周辺回路ヴィアホールを形成するためのエッチング条件を考慮することなく、そのエッチング条件を設定することができ、エッチング条件の最適化を容易に図ることができる。
【００８１】
このように、上述した半導体装置では、トップヴィア２５ａがクラッド層を含んでいないことで書き換え特性が劣化しない効果が得られることに加えて、メモリセル領域ＲＭのトップヴィアホール２１を形成するためのエッチング条件と、周辺回路領域ＲＰの周辺回路ヴィアホールを形成するためのエッチング条件とを、個々に最適化することができる。これにより、メモリセル領域ＲＭでは、磁気抵抗素子１８にダメージを与えることなくビット線３２と磁気抵抗素子１８とを電気的に接続することができ、周辺回路領域ＲＰでは、ビット線３３と配線５とを電気的に確実に接続することができる。
【００８２】
なお、上述した半導体装置では、シリコン窒化膜２６は、シリコン窒化膜１９と同様に、磁気抵抗素子１８が形成された後で形成されるため、同じエッチング条件のもとでは、シリコン窒化膜２６のエッチングレートは、磁気抵抗素子１８が形成される前に形成されるシリコン窒化膜６のエッチングレートよりも速くなる。
【００８３】
このため、メモリセル領域ＲＭの開口部２７ａの底面に露出したシリコン窒化膜２６の部分、周辺回路領域ＲＰの開口部２７ｂの底面に露出したシリコン窒化膜２６の部分および開口部２８の底に露出したシリコン窒化膜６の部分を、エッチングにより同時に除去する際（図４０参照）に、シリコン窒化膜２６が除去された後でも、エッチングが続行されて、露出したシリコン酸化膜２０（図４１参照）の表面がエッチングされて、トップヴィア２５ａの上端部がシリコン酸化膜２０の表面から突出することが想定される。
【００８４】
すでに説明したように、トップヴィア２５ａが配線溝２９ａの底面から突出した場合、トップヴィア２５ａの側壁にクラッド層が除去されずに残される場合がある。このため、トップヴィア２５ａの側壁にクラッド層を残さないようにするには、突出するトップヴィア２５ａの部分の高さＨが、配線溝２９ａの側壁に残されるクラッド層３０ａの膜厚Ｌの約２倍程度の厚みに対応する高さ以内に収まるように、シリコン窒化膜２６，６のエッチングの条件を設定することが望ましい（図３５参照）。
【００８５】
また、上述した半導体装置では、クラッド層３０の全面にエッチングを施す際に、周辺回路領域ＲＰの周辺回路ヴィアホール２８ａの側壁に位置するクラッド層３０の部分（クラッド層３０ｃ）は、完全に除去されずに残されることになる（図４３参照）。発明者らの評価によれば、周辺回路領域ＲＰの周辺回路ヴィアホール２８ａ内にクラッド層３０ｃが残されることで、配線の信頼性がより高められることが判明した。
【００８６】
これは、周辺回路ヴィアホール２８ａ内に残されるクラッド層３０ｃによって、周辺回路ヴィアホール２８ａ内の銅膜を流れる電流により生じる磁場が周辺回路ヴィアホール２８ａの外へ漏れるのが阻止されて、磁気抵抗素子１８がそのような磁場の影響を受けるのが抑制されるためであると考えられる。
【００８７】
実施の形態３
ここでは、特に、周辺回路領域の周辺回路ヴィアホール内にクラッド層を形成せず、周辺回路ヴィアとして、クラッド層を含まない周辺回路ヴィアを備えた半導体装置について説明する。
【００８８】
前述した図３６〜図３８に示す工程と同様の工程を経た後、図６０に示すように、シリコン酸化膜２０上にシリコン窒化膜４０が形成される。次に、シリコン窒化膜４０上に、周辺回路領域に周辺回路ヴィアホールを形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、シリコン窒化膜４０等にエッチングを施すことより、図６１に示すように、配線５を露出する周辺回路ヴィアホール２８ｂが形成される。次に、周辺回路ヴィアホール２８ｂの側壁を覆うように、銅の拡散を防止するバリア金属層（図示せず）が形成される。このバリア金属層には、クラッド層は含まれていない。
【００８９】
次に、図６２に示すように、銅めっきにより、周辺回路ヴィアホール２８ｂを充填するように、シリコン窒化膜４０上に銅膜４１が形成される。次に、銅膜４１に化学的機械研磨処理を施すことにより、シリコン窒化膜４０の上面上に位置する銅膜４１の部分が除去され、さらに、シリコン窒化膜４０およびシリコン酸化膜２０の一部が除去される（一点鎖線の位置を参照）。こうして、図６３に示すように、周辺回路ヴィアホール２８ｂ内に、クラッド層を含まない銅膜４１ａからなる周辺回路ヴィア４２が形成される。次に、シリコン酸化膜２０上にシリコン窒化膜２６が形成され、さらに、そのシリコン窒化膜２６上にシリコン酸化膜２７が形成される。
【００９０】
次に、メモリセル領域ＲＭのシリコン酸化膜２７の部分と周辺回路領域ＲＰのシリコン酸化膜２７の部分の上に、ビット線用の配線溝を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、シリコン酸化膜２７にエッチングを施してシリコン窒化膜２６を露出させ、さらに、露出したシリコン窒化膜２６にエッチングを施すことにより、図６４に示すように、メモリセル領域ＲＭでは、トップヴィア２５ａを露出する配線溝２９ａが形成される。周辺回路領域雄ＲＰでは、周辺回路ヴィア４２を露出する配線溝２９ｂが形成される。
【００９１】
次に、配線溝２９ａ、２９ｂの底面および側壁を覆うように、クラッド層（図示せず）が形成される。次に、クラッド層の全面にエッチングを施すことにより、図６５に示すように、メモリセル領域ＲＭでは、配線溝２９ａの側壁にクラッド層３０ａが形成され、周辺回路領域ＲＰでは、配線溝２９ｂの側壁にクラッド層３０ｂが形成される。次に、メモリセル領域ＲＭでは、配線溝２９ａ、２９ｂを充填するように、銅めっきにより銅膜３１が形成される。
【００９２】
なお、このとき、配線溝２９ａ，２９ｂのそれぞれの底面上に位置するクラッド層３０中のバリア金属膜の一部を残す態様でクラッド層３０を除去してもよい。また、この後、配線溝２９ａ，２９ｂのそれぞれの底面、配線溝２９ａの側壁に形成されたクラッド層３０ａ、配線溝２９ｂの側壁に形成されたクラッド層３０ｂおよびシリコン酸化膜２７を覆うように、バリア金属膜（図示せず）を形成してもよい。
【００９３】
次に、銅膜３１に化学的機械研磨処理を施すことにより、図６６および図６７に示すように、メモリセル領域ＲＭでは、配線溝２９ａ内に、クラッド層３０ａと銅膜３１ａからなるビット線３２が形成され、周辺回路領域ＲＰでは、配線溝２９ｂ内に、クラッド層３０ｂと銅膜３１ｂからなるビット線３３が形成される。
【００９４】
次に、メモリセル領域ＲＭでは、ビット線３２上にシリコン窒化膜３４を介在させてビット線３２を覆うクラッド層３６ａが形成される。その後、クラッド層３６ａを覆うようにシリコン酸化膜３７ａが形成され、さらに、シリコン酸化膜３８が形成される。周辺回路領域ＲＰでは、配線溝２９ｂ内に、クラッド層３０ｂと銅膜３１ｂからなるビット線３３が形成される。そのビット線３３上にシリコン窒化膜３４を介在させてシリコン酸化膜３５が形成され、さらに、シリコン酸化膜３８が形成される。こうして、半導体装置の主要部分が形成される。
【００９５】
上述した半導体装置では、すでに説明したように、トップヴィア２５ａがクラッド層を含んでいないことで、書き換え特性が劣化するのを抑制することができる。また、メモリセル領域ＲＭにトップヴィア２５ａが形成された後に、周辺回路領域ＲＰの周辺回路ヴィアホール２８ｂが形成されることで、メモリセル領域ＲＭのトップヴィアホール２１を形成するためのエッチング条件と、周辺回路領域ＲＰの周辺回路ヴィアホール２８ｂを形成するためのエッチング条件とを、個々に最適化することができる。
【００９６】
これにより、メモリセル領域ＲＭでは、磁気抵抗素子１８にダメージを与えることなくビット線３２と磁気抵抗素子１８とを電気的に接続することができ、また、周辺回路領域ＲＰでは、ビット線３３と配線５とを電気的に確実に接続することができる。さらに、周辺回路領域ＲＰの周辺回路ヴィアホール２８ｂ内に形成される周辺回路ヴィア４１ａが銅膜から形成されることで、ヴィアとしての抵抗も低減することができる。
【００９７】
実施の形態４
ここでは、特に、周辺回路領域の周辺回路ヴィアホール内にクラッド層を形成し、周辺回路ヴィアとして、クラッド層を含む周辺回路ヴィアを備えた半導体装置について説明する。
【００９８】
前述した図６０および図６１に示す工程の後、図６８に示すように、メモリセル領域ＲＭではシリコン窒化膜４０を覆い、周辺回路領域ＲＰでは周辺回路ヴィアホール２８ｂの側壁等を覆うように、クラッド層４４が形成される。次に、クラッド層４４の全面にエッチングを施すことにより、図６９に示すように、メモリセル領域ＲＭでは、シリコン窒化膜４０の上面上に位置するクラッド層４４が除去される。周辺回路領域ＲＰでは、周辺回路ヴィアホール２８ｂの側壁に位置するクラッド層４４の部分（クラッド層４４ａ）を残して、シリコン窒化膜４０の上面上に位置するクラッド層４４の部分と、周辺回路ヴィアホール２８ｂの底に位置するクラッド層４４の部分とが除去される。
【００９９】
なお、このとき、周辺回路ヴィアホール２８ｂの底面上に位置するクラッド層４４中のバリア金属膜の一部と、シリコン窒化膜４０の上面上に位置するクラッド層４４中のバリア金属膜の一部とを残す態様でクラッド層４４を除去してもよい。また、この後、周辺回路ヴィアホール２８ｂおよびシリコン窒化膜４０を覆うように、バリア金属膜（図示せず）を形成してもよい。
【０１００】
次に、図７０に示すように、銅めっきにより、周辺回路ヴィアホール２８ｂを充填するように、シリコン窒化膜４０上に銅膜４５が形成される。次に、銅膜４５に化学的機械研磨処理を施すことにより、シリコン窒化膜４０の上面上に位置する銅膜４５の部分が除去され、さらに、シリコン窒化膜４０およびシリコン酸化膜２０の一部が除去される（一点鎖線の位置を参照）。こうして、周辺回路ヴィアホール２８ｂ内には、クラッド層４４ａと銅膜４５ａからなる周辺回路ヴィア４６が形成される（図７２参照）。
【０１０１】
次に、図６３〜図６７に示す工程と同様の工程を経て、図７１に示すように、メモリセル領域ＲＭでは、配線溝２９ａ内にビット線３２が形成され、そのビット線３２上にシリコン窒化膜３４を介在させてビット線３２を覆うクラッド層３６ａが形成される。その後、クラッド層３６ａを覆うようにシリコン酸化膜３７ａが形成され、さらに、シリコン酸化膜３８が形成される。
【０１０２】
また、図７２に示すように、周辺回路領域ＲＰでは、配線溝２９ｂ内にビット線３３が形成される。そのビット線３３上にシリコン窒化膜３４を介在させてシリコン酸化膜３５が形成され、さらに、シリコン酸化膜３８が形成される。こうして、半導体装置の主要部分が形成される。
【０１０３】
上述した半導体装置では、すでに説明したように、トップヴィア２５ａがクラッド層を含んでいないことで、書き換え特性が劣化するのを抑制することができる。また、メモリセル領域ＲＭにトップヴィア２５ａが形成された後に、周辺回路領域ＲＰの周辺回路ヴィアホール２８ｂが形成されることで、メモリセル領域ＲＭのトップヴィアホール２１を形成するためのエッチング条件と、周辺回路領域ＲＰの周辺回路ヴィアホール２８ｂを形成するためのエッチング条件とを、個々に最適化することができる。
【０１０４】
これにより、メモリセル領域ＲＭでは、磁気抵抗素子１８にダメージを与えることなくビット線３２と磁気抵抗素子１８とを電気的に接続することができ、また、周辺回路領域ＲＰでは、ビット線３３と配線５とを電気的に確実に接続することができる。
【０１０５】
さらに、周辺回路領域ＲＰの周辺回路ヴィアホール２８ｂ内には、銅膜４５ａとクラッド層４４ａからなる周辺回路ヴィア４６が形成される。これにより、周辺回路ヴィア４６を流れる電流によって生じる磁場が、クラッド層４４ａによって、周辺回路ヴィアホール２８ｂの外へ漏れるのが阻止されて、磁気抵抗素子１８がそのような磁場の影響を受けるのを抑制することができる。
【０１０６】
上記各実施の形態では、磁場を遮蔽する機能を有するクラッド層として、ＮｉＦｅ層を例に挙げて説明したが、クラッド層の材料としては、軟磁性材料であれば所望の磁場遮蔽効果が得られる。軟磁性材料とは、保磁力が小さく透磁率が大きい材料であり、ＮｉＦｅ層はその一例であり、パーマロイ（ＮｉとＦｅの合金）と称されている。軟磁性材料として、パーマロイの他に、パーマロイにＭｏ、Ｃｕ、Ｃｒ等を添加した材料、ソフトフェライト（ＡＦｅ2Ｏ4（Ａ＝Ｍｎ，Ｃｏ，Ｎｉ，Ｃｕ，Ｚｎ，Ｆｅ等）、ＡＦｅ12Ｏ19（Ａ＝Ｂａ，Ｓｒ，Ｐｂ等）、ＲＦｅ5Ｏ12（Ｒ＝希土類元素））、鉄、ケイ素鋼、センダスト、パーメンジュール、アモルファス磁性合金（Ｆｅ−Ｓｉ−Ｂ化合物）がある。
【０１０７】
また、上記各実施の形態では、トップヴィアとして銅膜からなるトップヴィアを例に挙げて説明したが、トップヴィアの材料としては、非磁性材料であれば、トップヴィアの影響を受けることなく、ビット線を流れる電流によって生じる磁場を磁気抵抗素子へ作用させることができる。非磁性材料とは、磁性を示す材料以外の材料であり、軟磁性材料および硬磁性材料以外の材料であれば、トップヴィアの材料として適用することが可能である。なお、硬磁性材料とは、保磁力が大きい材料であり、アルニコ（Ａｌ−Ｎｉ−Ｃｏ）系材料、ハードフェライト（ＢａＣＯ3、ＳｔＣＯ3）、サマリウムコバルト（ＳｍＣｏ5、Ｓｍ2Ｃｏ17）系材料、ネオジム（Ｎｄ2Ｆｅ14Ｂ）系材料がある。
【０１０８】
さらに、ビット線等の配線本体の材料として銅膜を例に挙げて説明したが、配線本体の材料としては、この他に、たとえば、ＡｌＳｉ、ＡｌＡｉＣｕ、ＴｉＮ／ＡｌＳｉ、ＡｉＣｕ、ＣｕＡｌ、Ａｇ、Ａｕ等も適用することが可能である。
【０１０９】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１１０】
本発明は、磁気抵抗素子を備えた半導体装置に有効に利用される。
【符号の説明】
【０１１１】
１  半導体基板、２  シリコン酸化膜、２ａ、２ｂ、２ｃ  配線溝、３  ディジット線、３ａ  クラッド層、３ｂ  銅膜、４  読み出し用配線、４ａ  クラッド層、４ｂ  銅膜、５  配線、５ａ  クラッド層、５ｂ  銅膜、６  シリコン窒化膜、７  シリコン酸化膜、８  ローカルヴィアホール、９  バリア金属層、９ａ  バリア金属層、１０  タングステン膜、１０ａ  タングステンプラグ、１１  ローカルヴィア、１２  タンタル膜、１２ａ  金属ストラップ、１３  ピン層、１４  トンネル絶縁膜、１５  フリー層、１６  Ｒｕ膜、１７  タンタル膜、１８  磁気抵抗素子、１９  シリコン窒化膜、２０  シリコン酸化膜、２１  トップヴィアホール、２５  銅膜、２５ａ  トップヴィア、２６  シリコン窒化膜、２７  シリコン酸化膜、２７ａ、２７ｂ、２８  開口部、２８ａ、２８ｂ  周辺回路ヴィアホール、２９ａ、２９ｂ  配線溝、３０、３０ａ、３０ｂ、３０ｃ  クラッド層、３１、３１ａ  銅膜、３２、３３  ビット線、３４  シリコン窒化膜、３５  シリコン酸化膜、３５ａ  開口部、３６、３６ａ  クラッド層、３７、３７ａ、３８  シリコン酸化膜、４０  シリコン窒化膜、４１、４１ａ  銅膜、４２  周辺回路ヴィア、４４、４４ａ  クラッド層、４５、４５ａ  銅膜、４６  周辺回路ヴィア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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