(57)【要約】【課題】使用環境状況の影響を受けずに、ノイズを確実に除去する。【解決手段】ｎ個のＤ型フリップフロップを直列に接続し、各Ｄ型フリップフロップの出力した信号の論理積を出力とするデジタル・フィルタ２０と、ｍ×２個のプリミティブ素子を有するインバータを直列に接続したディレイ・フィルタ３０を並列に接続する。入力信号ＩＮＰＵＴを両フィルタに入力し、ＡＮＤ回路４０が各フィルタの出力する信号ＤＥＬＡＹと信号ＡＮＤの論理積である信号ＦＩＬＴを出力する。発生期間がクロック信号の周期とＤＦＦ回路の段数に対応する期間より短いノイズをデジタル・フィルタ２０が除去し、インバータ回路の遅延時間より周期の短いノイズをディレイ・フィルタ３０が除去する。【選択図】図１
2011066547.tif 000002
【特許請求の範囲】
【請求項１】
多段構成されたプリミティブ素子群を有し、前記プリミティブ素子群に入力信号を通過させることによりノイズを除去する第１のフィルタ手段と、
供給される信号をクロック信号に同期して遅延させる回路が多段に構成されている多段遅延部と、前記各回路の出力信号に対して論理演算を行ってノイズを除去する論理回路とを有し、前記多段遅延部の初段の前記回路に供給される信号として前記入力信号が与えられる第２のフィルタ手段と、
前記第１のフィルタ手段が出力する信号及び前記第２のフィルタ手段が出力する信号の論理積を出力する論理積出力手段と
を備えることを特徴とするノイズ除去装置。
【請求項２】
多段構成されたプリミティブ素子群を有し、前記プリミティブ素子群に入力信号を通過させることによりノイズを除去する第１のフィルタ手段と、
供給される信号をクロック信号に同期して遅延させる回路が多段に構成されている多段遅延部と、前記各回路の出力信号に対して論理演算を行ってノイズを除去する論理回路とを有し、前記多段遅延部の初段の前記回路に供給される信号として前記第１のフィルタ手段の出力信号が与えられる第２のフィルタ手段と
を備えることを特徴とするノイズ除去装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ除去装置に関する。
【背景技術】
【０００２】
一般的なフィルタ回路として、例えば、ＭＯＳＦＥＴ等のアナログ素子（以下プリミティブ素子と言う）の電気的特性や抵抗成分等によって生じる信号出力の遅延時間を利用して、周期の短いノイズを除去するフィルタ回路（ディレイ・フィルタ回路）がある。
【０００３】
また、特許文献１及び２では、フリップフロップ回路や遅延回路を組合わせて、入力信号からクロック周期単位で遅延させた複数のデジタル信号を作り出し、それらの信号を論理回路に通すことで、ノイズの除去された信号にして出力するフィルタ回路（デジタル・フィルタ回路）に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２００８３７号公報
【特許文献２】特開２０００−４９５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述した２種類のフィルタ回路は、それぞれ使用条件によってノイズ除去特性が変わる場合がある。例えば、ディレイ・フィルタにおいては、低温環境ではプリミティブ素子による信号出力の遅延時間が常温環境時に比べて小さくなる。そのため除去されるノイズの周期も常温環境時に比べて短くなる。また、デジタル・フィルタにおいては、周期の短いクロック信号で動作させると、周期が長いクロック信号を用いる場合に比べて、発生期間が短いノイズでなければ除去できなくなってしまう。
【０００６】
そこで、ディレイ・フィルタやデジタル・フィルタにおいては、ノイズ除去特性を維持するために、回路を構成する素子の段数を増やすことがある。しかし、段数を増やすと、本来残さなければならない入力信号まで除去されてしまう場合がある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、多段構成されたプリミティブ素子群を有し、前記プリミティブ素子群に入力信号を通過させることによりノイズを除去する第１のフィルタ手段と、供給される信号をクロック信号に同期して遅延させる回路が多段に構成されている多段遅延部と、前記各回路の出力信号に対して論理演算を行ってノイズを除去する論理回路とを有し、前記多段遅延部の初段の前記回路に供給される信号として前記入力信号が与えられる第２のフィルタ手段と、前記第１のフィルタ手段が出力する信号及び前記第２のフィルタ手段が出力する信号の論理積を出力する論理積出力手段と、を備えることを特徴とするノイズ除去装置を提供する。
【０００８】
また、本発明は、多段構成されたプリミティブ素子群を有し、前記プリミティブ素子群に入力信号を通過させることによりノイズを除去する第１のフィルタ手段と、供給される信号をクロック信号に同期して遅延させる回路が多段に構成されている多段遅延部と、前記各回路の出力信号に対して論理演算を行ってノイズを除去する論理回路とを有し、前記多段遅延部の初段の前記回路に供給される信号として前記第１のフィルタ手段の出力信号が与えられる第２のフィルタ手段とを備えることを特徴とするノイズ除去装置を提供する。
【発明の効果】
【０００９】
本発明によれば、使用環境が変動しても安定してノイズ除去性能を発揮するノイズ除去装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係るノイズ除去装置１０の回路図である。
【図２】図１に示す回路各部の波形を示す波形図である。
【図３】図１のディレイ・フィルタ３０とデジタル・フィルタ２０を直列に接続した回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について説明する。
【００１２】
＜第１実施形態＞
[実施形態の構成]
図１は本発明の第１実施形態に係るノイズ除去装置１０の回路図である。図１において、デジタル・フィルタ２０とディレイ・フィルタ３０は、各入力端に入力信号ＩＮＰＵＴが入力され、各出力端から出力される信号はＡＮＤ回路４０によって論理積がとられる。
【００１３】
デジタル・フィルタ２０は、クロック信号ＣＬＯＣＫに同期して動作するｎ個のＤ型（Ｄｅｌａｙ型）フリップフロップ回路（以下、ＤＦＦという）であるＤＦＦｄ１〜ＤＦＦｄｎと、ＡＮＤ回路２１を有する。ＤＦＦｄ１〜ＤＦＦｄｎは、多段接続され、前段のＱ出力端子が後段のＤ入力端子に接続されている。ＤＦＦｄ１のＤ入力端子には入力信号ＩＮＰＵＴが供給され、ＡＮＤ回路２１はＤＦＦｄ１〜ＤＦＦｄｎのＱ出力端子から出力される信号の論理積をとる。
【００１４】
ディレイ・フィルタ３０は、トランジスタ等のプリミティブ素子を用いて構成されるｍ×２個（偶数個）のインバータＩＶ１〜ＩＶ２ｍを順次直列に接続して構成される。
【００１５】
[実施形態の動作]
図２は図１に示す回路各部の波形を示す波形図である。図２（ｂ）は、入力信号ＩＮＰＵＴの波形を示している。この例の場合、入力信号ＩＮＰＵＴは、本来は同図（ａ）に示すように、時刻ｔ５からｔ７までがＯＮ期間であり、その前後はＯＦＦ期間となっている信号であるが、同図（ｂ）に示すように、時刻ｔ５の前及び時刻ｔ７の後においてノイズが含まれている。
【００１６】
まず、デジタル・フィルタ２０の動作を説明する。ここでは説明の簡略化のため、ＤＦＦ回路の段数ｎを３とする。入力信号ＩＮＰＵＴは、同図（ｃ）に示すクロック信号ＣＬＯＣＫの立ち上がり時刻ｔ１に、ＤＦＦｄ１にラッチされ、これにより、同図（ｄ）に示すように、ＤＦＦｄ１が出力する信号ＤＧｄ１が立ち上がる。
【００１７】
ＤＦＦｄ１は、続くクロック信号ＣＬＯＣＫの立ち上がり時刻ｔ２、ｔ３では、入力信号ＩＮＰＵＴのレベル“１”をラッチし、これにより信号ＤＧｄ１はレベル“１”を保持する。同様にして、ＤＦＦｄ１は、時刻ｔ４ではレベル“０”をラッチし、時刻ｔ６ではレベル“１”をラッチする。これにより信号ＤＧｄ１は時刻ｔ４で立ち下がり、時刻ｔ６で立ち上がる。この後、ＤＦＦｄ１が時刻ｔ９にレベル“０”をラッチするまで、信号ＤＧｄ１はレベル“１”を保持し続け、時刻ｔ９に立ち下がった後は、レベル“０”を保持する。こうしてＤＦＦｄ１のＱ出力端子から出力された信号ＤＧｄ１は、ＤＦＦｄ２のＤ入力端子に入力される。
【００１８】
ＤＦＦｄ２は、同図（ｅ）に示すように、入力された信号ＤＧｄ１に対して１クロック周期分遅れた信号ＤＧｄ２を、Ｑ出力端子から出力する。この信号ＤＧｄ２は、ＤＦＦｄ３のＤ入力端子に入力され、ＤＦＦ３は、同図（ｆ）に示すように、入力された信号ＤＧｄ２に対して１クロック周期分遅れた信号ＤＧｄ３を出力する。そして、ＡＮＤ回路２１は、信号ＤＧｄ１、ＤＧｄ２、ＤＧｄ３の論理積である信号ＡＮＤを出力する。
【００１９】
この信号ＡＮＤは、入力信号ＩＮＰＵＴがＤＦＦｄ１により３回以上続けてレベル“１”をラッチされた場合にレベル“１”となる。例えば、本来ＯＦＦ期間である時刻ｔ２、ｔ３の入力信号ＩＮＰＵＴは、レベル“１”をラッチされるが、時刻ｔ６でレベル“０”をラッチされるため、同図（ｆ）の信号Ｃ１に示すように、時刻ｔ２、ｔ３に対応する時刻ｔ２ｇ、ｔ３ｇの信号ＡＮＤがレベル“０”となる。このようにして、デジタル・フィルタ２０は、ランダムなノイズが、同じ値を取り続ける確率が少ないことを用いて、入力信号ＩＮＰＵＴに含まれるノイズを除去する。一方、本来ＯＦＦ期間である時刻ｔ１においてラッチされたレベル“１”の入力信号ＩＮＰＵＴは、時刻ｔ３まで３回続けてレベル“１”がラッチされるため、信号Ｎ１に示すように信号ＡＮＤにおいてもレベル“１”となる。
【００２０】
次に、ディレイ・フィルタ３０の動作を説明する。図１に示すインバータＩＶ１は、入力信号ＩＮＰＵＴが入力されると、この信号を反転させて、信号ＤＬ１を出力し、インバータＩＶ２へ入力する。このとき、このインバータＩＶ１によって生じる出力信号の遅延時間より周期の短いノイズは除去される。以下、この動作を各インバータが繰り返し、インバータＩＶ２ｍが信号ＤＥＬＡＹを出力する。
【００２１】
このようにして、ディレイ・フィルタ３０は、入力信号ＩＮＰＵＴに含まれる周期が短いノイズを除去する。一方、本来ＯＦＦ期間の信号であるが、入力信号ＩＮＰＵＴの周期が各インバータ回路の持つ出力信号の遅延時間より長かった信号は、信号Ｎ２及び信号Ｎ３に示すように、信号ＤＥＬＡＹにおいてもレベル“１”となる。
【００２２】
そして、デジタル・フィルタ２０が出力した信号ＡＮＤと、ディレイ・フィルタ３０が出力した信号ＤＥＬＡＹは、ＡＮＤ回路４０へ入力され、この２つの信号の論理積をとった信号ＦＩＬＴが、同図（ｉ）に示すように出力される。この信号ＦＩＬＴは、同図（ａ）に示す本来得たい入力信号のＯＮ期間の長さに対応した長さのレベル“１”を保持する期間を持つ信号を、各フィルタ回路が遅延させた時間だけ遅らせた信号となる。なお、本実施形態においては、デジタル・フィルタ２０全体での信号の遅延時間と、ディレイ・フィルタ３０全体での信号の遅延時間の差が、入力信号ＩＮＰＵＴのＯＮ期間の長さに対して無視できるほど、十分小さく設定されている。
【００２３】
この信号ＦＩＬＴは、上述した信号Ｎ１、Ｎ２、Ｎ３のように、本来ＯＦＦ期間の信号でありながらレベル“１”で出力された信号が、両フィルタ回路が出力した信号の論理積をとることで、同図（ｉ）の信号ＮＣ１、ＮＣ２、ＮＣ３に示すようにレベル“０”となって出力される。このように、ノイズ除去装置１０においては、発生期間がクロック信号の周期とＤＦＦ回路の段数に対応する期間より短いノイズをデジタル・フィルタ２０が除去し、インバータ回路の遅延時間より周期の短いノイズをディレイ・フィルタ３０が除去する。
【００２４】
なお、このノイズ除去装置１０においては、各フィルタ回路で製造時に想定されている周辺温度やクロック信号周期等の使用条件をそれぞれ異ならせれば、両フィルタ回路の使用条件を満たさない状況が同時に発生しない限り、少なくとも一方のフィルタ回路は想定条件下で動作し、製造時に想定されているノイズ除去性能が発揮される。
【００２５】
＜変形例１＞
本実施形態においては、デジタル・フィルタ２０を構成する回路としてＤ型フリップ・フロップ回路を用いたが、遅延したデジタル信号を出力できるものであれば、他の回路を用いてもよい。また、ディレイ・フィルタ３０を構成する回路としてインバータ回路を用いたが、プリミティブ素子で構成された回路の遅延特性を利用して、周期の短いノイズを除去するものであれば、他の回路を用いてもよい。
本実施形態においては、デジタル・フィルタ２０を構成する回路としてＤ型フリップ・フロップ回路を用いたが、遅延したデジタル信号を出力できるものであれば、他の回路を用いてもよい。この場合、ＡＮＤ回路２１に代えて他の論理演算回路を使用されることもある。この論理演算回路としては、入力信号ＩＮＰＵＴが複数クロックに渡って連続して同じレベル（例えば“１”レベル）が検出されたことを、論理演算によって検出できる機能を持てばよい。
また、ディレイ・フィルタ３０を構成する回路としてインバータ回路を用いたが、プリミティブ素子で構成された回路の遅延特性を利用して、ノイズを除去するものであれば、他の回路を用いてもよい。プリミティブ素子としては、その素子自体が信号を遅延する特性を持つアナログ素子であれば、他の素子を使用することもできる。
【００２６】
＜変形例２＞
本実施形態においては、ディレイ・フィルタ３０と、デジタル・フィルタ２０は、並列に接続したが、直列に接続してもよい。
【００２７】
図３は両フィルタを直列に接続した回路図である。このノイズ除去装置１０Ｄは、ディレイ・フィルタ３０が、インバータ回路の遅延時間より周期の短いノイズを除去し、デジタル・フィルタ２０が、発生期間がクロック信号の周期とＤＦＦ回路の段数に対応する期間より短いノイズを除去する。これにより、前述した実施例と同様の効果が得られる。
【符号の説明】
【００２８】
１０，１０Ｄ…ノイズ除去装置、２０…デジタル・フィルタ、２１…ＡＮＤ回路、３０…ディレイ・フィルタ、４０…ＡＮＤ回路、ＩＶ１〜ＩＶ（ｍ×２）…インバータ回路、ＤＦＦｄ１〜ＤＦＦｄｎ…Ｄ型フリップフロップ回路
【図１】
2011066547.tif 000003
【図２】
2011066547.tif 000004
【図３】
2011066547.tif 000005