(57)【要約】【課題】リーク電流が確実に抑制される、メモリセルを内蔵したマイコン等のロジック製品に係る半導体装置と、その製造方法を提供する。【解決手段】ロジック領域ＲＬにロジック部のトランジスタＴ１のゲート電極１３ｂを形成する。ゲート電極１３ｂの側壁をドライ酸化により酸化して、ゲート電極１３ｂと半導体基板１との間に第１ゲートバーズビーク１７を形成する。次に、メモリセル領域ＲＭの表面上にフラッシュのメモリセルのトランジスタＴ２のフローティングゲート電極７ａ等を形成する。フローティングゲート電極７ａの側壁をＩＳＳＧ酸化により酸化して、フローティングゲート電極７ａと半導体基板１との間に第２ゲートバーズビークを形成する。【選択図】図８
2011003573.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面を、ロジック部を形成するための第１領域と、メモリセル部を形成するための第２領域とに区画する工程と、
前記第１領域の表面上に第１絶縁膜を介在させて、ロジック部のトランジスタの第１ゲート電極を形成する工程と、
前記第１ゲート電極に第１酸化処理を施すことにより、前記第１ゲート電極と前記半導体基板との間に第１ゲートバーズビークを形成する工程と、
前記第１ゲートバーズビークを形成する工程の後、前記第２領域の表面上に第２絶縁膜を介在させて、メモリセル部のトランジスタの第２ゲート電極を形成する工程と、
前記第２ゲート電極に第２酸化処理を施すことにより、前記第２ゲート電極と前記半導体基板との間に第２ゲートバーズビークを形成する工程と
を備え、
前記第２ゲートバーズビークを形成する工程では、前記第２酸化処理として、チャンバー内に水素ガスと酸素ガスとを導入して前記第２ゲート電極を水蒸気雰囲気に晒し、酸素ラジカルによって前記第２ゲート電極が酸化され、
前記第１ゲートバーズビークを形成する工程では、前記第１酸化処理として、前記第２酸化処理とは異なる酸化条件によって前記第１ゲート電極が酸化される、半導体装置の製造方法。
【請求項２】
前記第１酸化処理はドライ酸化であり、
前記第２酸化処理はＩＳＳＧ（In-Situ Steam Generation）酸化である、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２ゲートバーズビークを形成する工程では、前記チャンバーとして枚葉式のチャンバーが用いられる、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体基板の主表面にそれぞれ形成された第１領域および第２領域と、
前記第１領域の表面上に第１絶縁膜を介在させて形成された、ロジック部のトランジスタの第１ゲート電極と、
前記第１電極と前記半導体基板との間の前記第１絶縁膜が位置する部分において、前記第１ゲート電極の側壁側から前記第１ゲート電極の直下の部分にわたり膜厚が徐々に薄くなる態様で形成された第１ゲートバーズビークと、
前記第２領域の表面上に第２絶縁膜を介在させて形成された、メモリセル部のトランジスタの第２ゲート電極と、
前記第２ゲート電極と前記半導体基板との間の前記第２絶縁膜が位置する部分において、前記第２ゲート電極の側壁側から前記第２ゲート電極の直下の部分にわたり膜厚が徐々に薄くなる態様で形成された第２ゲートバーズビークと
を備え、
前記第２ゲートバーズビークの長さは、前記第１ゲートバーズビークの長さよりも短く形成された、半導体装置。
【請求項５】
前記メモリセル部のトランジスタは、フローティングゲート電極とコントロールゲート電極を含むフラッシュメモリセルのトランジスタであり、
前記フローティングゲート電極における前記第２絶縁膜と向かい合う側の角部は丸められた、請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、フラッシュのメモリセルを内蔵したマイコン等のロジック製品に係る半導体装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
半導体装置の一形態に、フラッシュのメモリセルを内蔵したマイコン等のロジック製品がある。この半導体装置には、フラッシュのメモリセルとしての信頼性とマイコンとしての性能を両立させることが求められている。近年、環境への配慮から電子機器の低消費電力化が展開されており、これに対応するため、この種の半導体装置においては、消費電力を低く抑えることが強く要求されている。
【０００３】
半導体装置の消費電力を抑えるには、マイコンを構成する個々のトランジスタ（ＭＯＳトランジスタ）のリーク電流を低減することが重要とされる。トランジスタのリーク電流の要因として、ゲート電極をパターニングする際のエッチングによって、ゲート絶縁膜の膜質が悪化することによるリーク電流がある。従来、このようなゲート絶縁膜の膜質の悪化に伴うリーク電流をなくすために、ゲート電極と半導体基板との間にゲートバーズビークが形成される。ゲートバーズビークは、ゲート電極をパターニングした後に、ゲート電極の側壁を熱酸化することによって形成される。
【０００４】
マイコンには、情報を記憶するフラッシュのメモリセル部と、信号の処理を行なうロジック部とが設けられており、マイコンを構成するトランジスタとしては、フラッシュのメモリセル部を構成するトランジスタと、ロジック部を構成するトランジスタとが含まれる。特に、フラッシュのメモリセル部を構成するトランジスタでは、ゲートバーズビークを形成することによって、そのトランジスタのフローティングゲート電極から半導体基板へのリーク電流を抑制することができるとされる。特許文献１あるいは特許文献２では、そのようなフラッシュのメモリセル部を構成するトランジスタのゲート電極（フローティングゲート電極）にゲートバーズビークを形成する技術を開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１−２９８７７０号公報
【特許文献２】特開２００６−２９４８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来のフラッシュのメモリセルを内蔵したマイコンなどのロジック製品に係る半導体装置では、次のような問題点があった。まず、フラッシュのメモリセル部を構成するトランジスタのゲートバーズビークとして、その長さ（フローティングゲート電極の側壁側から内部に至る長さ）が、比較的短いゲートバーズビークが好ましいとされる。また、フローティングゲート電極のエッジにおいて電界が集中するのを緩和させるために、ゲートバーズビークを形成する際には、フローティングゲート電極のエッジが丸みを帯びた形状になるように酸化する必要がある。
【０００７】
一方、ロジック部を構成するトランジスタのゲートバーズビークとしては、ＧＩＤＬ（Gate Induced Drain Leakage）を抑制するとともに、ドレイン領域近傍の電界を弱めるために、その長さが比較的長いゲートバーズビークが好ましいとされる。なお、ＧＩＤＬとは、ドレイン電極から半導体基板に流れる電流をいう。
【０００８】
このように、フラッシュのメモリセル部を内蔵したマイコン等のロジック製品に係る半導体装置においては、フラッシュのメモリセル部を構成するトランジスタのゲートバーズビーク（ゲートバーズビークＡ）に要求される形状と、ロジック部を構成するトランジスタに要求されるゲートバーズビーク（ゲートバーズビークＢ）の形状とは、必ずしも一致しない。
【０００９】
ところが、従来の半導体装置では、ゲートバーズビークＡとゲートバーズビークＢとは同時に形成されていた。このため、フラッシュのメモリセル部を構成するトランジスタにとって有利なゲートバークビーズの形状とするか、反対に、ロジック部を構成するトランジスタにとって有利なゲートバーズビークの形状とするか、いずれか一方を優先させ、他方を犠牲にせざるを得なかった。その結果、半導体装置全体として、リーク電流の抑制を十分に図ることができないという問題があった。
【００１０】
本発明は、上記問題点を解決するためになされたものであり、一つの目的は、リーク電流が確実に抑制される、フラッシュのメモリセルを内蔵したマイコン等のロジック製品に係る半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体措置の製造方法は以下の工程を備えている。半導体基板の主表面を、ロジック部を形成するための第１領域とメモリセル部を形成するための第２領域とに区画する。第１領域の表面上に第１絶縁膜を介在させて、ロジック部のトランジスタの第１ゲート電極を形成する。第１ゲート電極に第１酸化処理を施すことにより、第１ゲート電極と半導体基板との間に第１ゲートバーズビークを形成する。第１ゲートバーズビークを形成する工程の後、第２領域の表面上に第２絶縁膜を介在させて、メモリセル部のトランジスタの第２ゲート電極を形成する。第２ゲート電極に第２酸化処理を施すことにより、第２ゲート電極と半導体基板との間に第２ゲートバーズビークを形成する。第２ゲートバーズビークを形成する工程では、第２酸化処理として、チャンバー内に水素ガスと酸素ガスとを導入して第２ゲート電極を水蒸気雰囲気に晒し、酸素ラジカルによって第２ゲート電極が酸化される。第１ゲートバーズビークを形成する工程では、第１酸化処理として、第２酸化処理とは異なる酸化条件によって第１ゲート電極が酸化される。
【００１２】
本発明に係る半導体装置は、第１領域および第２領域と、ロジック部のトランジスタの第１ゲート電極と、第１ゲートバーズビークと、メモリセル部のトランジスタの第２ゲート電極と、第２ゲートバーズビークとを有している。第１領域および第２領域は、半導体基板の主表面にそれぞれ形成されている。第１ゲート電極は、第１領域の表面上に第１絶縁膜を介在させて形成されている。第１ゲートバーズビークは、第１電極と半導体基板との間の第１絶縁膜が位置する部分において、第１ゲート電極の側壁側から第１ゲート電極の直下の部分にわたり膜厚が徐々に薄くなる態様で形成されている。第２ゲート電極は、第２領域の表面上に第２絶縁膜を介在させて形成されている。第２ゲートバーズビークは、第２ゲート電極と半導体基板との間の第２絶縁膜が位置する部分において、第２ゲート電極の側壁側から第２ゲート電極の直下の部分にわたり膜厚が徐々に薄くなる態様で形成されている。その第２ゲートバーズビークの長さは、第１ゲートバーズビークの長さよりも短く形成されている。
【発明の効果】
【００１３】
本発明に係る半導体措置の製造方法によれば、第１ゲートバーズビークを形成する工程の後に第２ゲートバーズビークを形成する工程が行われることで、ロジック部のトランジスタに対して有利な第１ゲートバークビーズ形状が形成される酸化処理条件のもとで、側壁酸化処理を施すことができるとともに、メモリセル部のトランジスタに対して有利な第２ゲートバークビーズ形状が形成される酸化処理条件のもとで側壁酸化処理を施すことができる。しかも、第２酸化処理により第２ゲート電極を酸化する際には、チャンバー内に水素ガスと酸素ガスとを導入して第２ゲート電極を水蒸気雰囲気に晒し、酸素ラジカルによって第２ゲート電極が酸化される。これにより、第２ゲート電極が強い酸化力をもって酸化されて、第２ゲート電極の角部が丸みを帯びた形状となり、第２ゲート電極の角部において電界の集中を抑制することができる。また、酸素ラジカルは絶縁膜中では失活して酸化の進行が抑えられて、すでに第１ゲートバーズビークが形成された第１ゲート電極への影響も抑えることができる。
【００１４】
本発明に係る半導体装置によれば、メモリセル部のトランジスタの第２ゲートバーズビークの長さは、ロジック部のトランジスタの第１ゲートバーズビークの長さよりも短く設定されている。これにより、第２ゲート電極の両側面から形成される第２ゲートバーズビークが繋がってしまうのを防止して、第２ゲート電極における電界の集中を防ぐことができるとともに、リーク電流を抑制することができる。これにより、メモリセルとしての信頼性を向上させることができる。一方、ロジック部のトランジスタに対しては、所望の長さの第１ゲートバーズビークが形成されて、リーク電流を確実に抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行われる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】比較例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、ゲートバーズビークの長さの評価結果を示す図である。
【発明を実施するための形態】
【００１６】
本発明の実施の形態に係る、フラッシュのメモリセルを内蔵したマイコン等のロジック製品に係る半導体装置とその製造方法について説明する。図１に示すように、まず、半導体基板１の主表面における所定の領域に素子分離絶縁膜３を形成することによって、半導体基板１の主面が、フラッシュのメモリセル部が形成されるメモリセル領域ＲＭと、ロジック部が形成されるロジック領域ＲＬとに区画される。次に、半導体基板１の主表面上に熱酸化処理を施すことにより、膜厚数ｎｍのシリコン酸化膜５が形成される。
【００１７】
このシリコン酸化膜５は、メモリセル領域ＲＭのトランジスタのトンネル酸化膜となる。そのシリコン酸化膜５の上に、たとえばＣＶＤ（Chemical Vapor Deposition）法により、ポリシリコン膜７が形成される。このポリシリコン膜７は、フラッシュのメモリセル部を構成するトランジスタ（トランジスタＴ１）のフローティングゲート電極となる。
【００１８】
次に、図２に示すように、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を積層させることによってＯＮＯ膜９が形成される。次に、メモリセル領域ＲＭに位置するポリシリコン膜７およびＯＮＯ膜９の部分を残し、ロジック領域ＲＬに位置するＯＮＯ膜９、ポリシリコン膜７およびシリコン酸化膜５の部分を除去することにより、ロジック領域ＲＬに位置する半導体基板１の表面を露出させる。次に、図３に示すように、その露出した半導体基板１の表面に熱酸化処理を施すことにより、膜厚約十数ｎｍ程度のシリコン酸化膜１１が形成される。このシリコン酸化膜１１は、ロジック部を構成するトランジスタ（トランジスタＴ２）のゲート酸化膜となる。
【００１９】
次に、図４に示すように、ＯＮＯ膜９およびシリコン酸化膜１１を覆うように半導体基板１上にポリシリコン膜１３が形成される。このポリシリコン膜１３は、メモリセル領域ＲＭではトランジスタＴ１のコントロールゲート電極となり、ロジック領域ＲＬでは、トランジスタＴ２のゲート電極となる。次に、図５に示すように、ロジック領域ＲＬに位置するポリシリコン膜１３に所定のエッチングを施すことにより、トランジスタＴ２のゲート電極１３ｂが形成される。
【００２０】
次に、図６に示すように、温度約７５０〜８５０℃の酸素（Ｏ2）雰囲気のもとで約数十分程度の酸化処理（ドライ酸化）を半導体基板１に施すことにより、ゲート電極１３ｂをなすポリシリコン膜１３の表面が酸化されてシリコン酸化膜１５ｂが形成される。このとき、シリコン酸化膜（ゲート酸化膜）１１に接触しているポリシリコン膜１３の部分では、側壁からゲート電極１３ｂの内部に向かって酸化が進行することによって、ゲート電極１３ｂと半導体基板１の表面との間において、ゲート電極１３ｂの側壁側からゲート電極１３ｂの直下の部分にわたり、膜厚がシリコン酸化膜（ゲート酸化膜）１１の膜厚になるまで徐々に薄くなる態様でゲートバーズビーク１７が形成される。こうして、シリコン酸化膜（ゲート酸化膜）１１とゲートバーズビーク１７とゲート電極１３ｂを含むゲート電極部３２が形成される。一方、このドライ酸化により、メモリセル領域ＲＭに位置するポリシリコン膜１３の表面にはシリコン膜１５ａが形成される。
【００２１】
次に、図７に示すように、メモリセル領域ＲＭに位置するポリシリコン膜１３およびポリシリコン膜７等に所定のエッチングを施すことにより、トランジスタＴ１のフローティングゲート電極７ａとコントロールゲート電極１３ａが形成される。
【００２２】
次に、図８に示すように、所定のチャンバー内に温度約９００〜１１００℃のもとで水素（Ｈ2）と酸素（Ｏ2）とを導入して半導体基板１を水蒸気雰囲気に晒し、酸素ラジカルによって約数十秒程度の酸化処理を施すことにより、ポリシリコン膜７，１３の表面が酸化されてシリコン酸化膜２１が形成される。特に、この酸化処理は、ＩＳＳＧ（In-Situ Steam Generation）酸化と称される。
【００２３】
このとき、シリコン酸化膜（トンネル酸化膜）５に接触しているポリシリコン膜７の部分では、側壁側からフローティングゲート電極７ａの内部に向かって酸化が進行することによって、フローティングゲート電極７ａと半導体基板１の表面との間において、フローティングゲート電極７ａの側壁側からフローティングゲート電極７ａの直下の部分にわたり、膜厚がゲート酸化膜５の膜厚になるまで徐々に薄くなる態様でゲートバーズビーク１９が形成される。こうして、ゲート酸化膜５ａとゲートバーズビーク１９とフローティングゲート電極７ａとＯＮＯ膜９とコントロールゲート電極１３ａとを含むゲート電極部３１が形成される。
【００２４】
次に、図９に示すように、メモリセル領域ＲＭに所定の導電型の不純物イオンを注入することにより、ソース・ドレイン領域２３が形成される。また、ロジック領域ＲＬに所定の導電型の不純物イオンを注入することにより、ソース領域２５ａおよびドレイン領域２５ｂが形成される。
【００２５】
以上のようにして、メモリセル領域ＲＭでは、ゲートバーズビーク１９が形成されたゲート電極部３１とソース・ドレイン領域２３とを備えたメモリセルのトランジスタＴ１が形成される。一方、ロジック領域ＲＬでは、ゲートバーズビーク１７が形成されたゲート電極部３２、ソース領域２５ａおよびドレイン領域２５ｂを備えたトランジスタＴ２が形成される。
【００２６】
その後、トランジスタＴ１，Ｔ２等の所定の半導体素子を覆う層間絶縁膜およびそれらを互いに電気的に接続する配線等（いずれも図示せず）が形成されて、半導体装置として完成する。
【００２７】
完成した半導体装置では、フラッシュのメモリセルの動作の一例として、次のような動作をする。書き込み動作は、コントロールゲート電極９ａとドレイン領域２３ｂに所定の正電圧を印加して、ドレイン領域２３ｂの近傍からフローティングゲート電極７ａへホットエレクトロンを注入することによって行われる。また、消去動作は、コントロールゲート電極９ａに所定の負電圧を印加し、半導体基板１に所定の正電圧を印加して、フローティングゲート電極７ａから電子を半導体基板１へ引く抜くことによって行われる。そして、読み取りは、コントロールゲート電極９ａとドレイン領域２３ｂに所定の電圧を印加し、ソース領域２３ａとドレイン領域２３ｂ間に電流が流れるか否かによって行われる。
【００２８】
次に、上述した半導体装置の作用効果を比較例との関係で説明する。比較例に係る半導体装置は、次のように形成される。
【００２９】
図１０に示すように、半導体基板１０１の主表面における所定の領域に素子分離絶縁膜１０３を形成することによって、半導体基板１０１の主表面が、フラッシュのメモリセル部が形成されるメモリセル領域ＲＭと、ロジック部が形成されるロジック領域ＲＬとに区画される。その後、図１〜図４に示す工程と同様の工程を経て、メモリセル領域ＲＭでは、シリコン酸化膜１０５、ポリシリコン膜１０７、ＯＮＯ膜１０９およびポリシリコン膜１１３が形成される。ロジック領域ＲＬでは、シリコン酸化膜１１１およびポリシリコン膜１１３が形成される。
【００３０】
次に、メモリセル領域ＲＭでは、トランジスタＴ１をパターニングするための所定のレジストパターンが形成され、ロジック領域ＲＬでは、トランジスタＴ２をパターニングするための所定のレジストパターン（いずれも図示せず）が形成される。次に、図１１に示すように、そのレジストパターンをマスクとして、ポリシリコン膜１１３等にエッチングを施すことにより、メモリセル回路領域ＲＭでは、トランジスタＴ１のフローティングゲート電極１０７ａとコントロールゲート電極１１３ａが形成される。ロジック領域ＲＬでは、トランジスタＴ２のゲート電極１１３ｂが形成される。
【００３１】
次に、図１２に示すように、所定の温度と雰囲気のもとでゲート側壁酸化処理を施すことにより、メモリセル領域ＲＭでは、ポリシリコン膜１０７，１１３の表面が酸化されてシリコン酸化膜１１５ａが形成される。また、ロジック領域ＲＬでは、ポリシリコン膜１１３の表面が酸化されてシリコン酸化膜１１５ｂが形成される。
【００３２】
このとき、メモリセル領域ＲＭのシリコン酸化膜（トンネル酸化膜）１０５に接触しているポリシリコン膜１０７の部分では、側壁側からフローティングゲート電極１０７ａの内部に向かって酸化が進行することによって、フローティングゲート電極１０７ａと半導体基板１０１の表面との間において、フローティングゲート電極１０７ａの側壁側からフローティングゲート電極１０７ａの直下の部分にわたり、膜厚が徐々に薄くなる態様でゲートバーズビーク１１９が形成される。
【００３３】
一方、ロジック領域ＲＬのゲート酸化膜１１１に接触しているポリシリコン膜１１３の部分では、側壁側からゲート電極１１３ｂの内部に向かって酸化が進行することによって、ゲート電極１１３ｂと半導体基板１０１の表面との間において、ゲート電極１１３ｂの側壁側からゲート電極１１３ｂの直下の部分にわたり、膜厚が徐々に薄くなる態様でゲートバーズビーク１１７が形成される。
【００３４】
次に、図１３に示すように、メモリセル領域ＲＭに所定の導電型の不純物イオンを注入することにより、ソース・ドレイン領域１２３が形成される。また、ロジック領域ＲＬに所定の導電型の不純物イオンを注入することにより、ソース領域１２５ａおよびドレイン領域１２５ｂが形成される。こうして、メモリセル領域ＲＭでは、フローティングゲート電極１０７ａ、コントロールゲート電極１１３ａおよびソース・ドレイン領域１２３を備えたトランジスタＴ１が形成される。ロジック領域ＲＬでは、ゲート電極１１３ｂ、ソース領域１２５ａおよびドレイン領域１２５ｂを備えたトランジスタＴ２が形成される。
【００３５】
比較例に係る半導体装置では、上述のように、ゲート電極の側壁酸化処理は、メモリセル領域ＲＭのトランジスタＴ１と、ロジック領域ＲＬのトランジスタＴ２とに対して同時に行われる。このため、トランジスタＴ１のゲートバーズビーク１１９とトランジスタＴ２のゲートバーズビーク１１７とは、同じ酸化処理条件のもとで同時に形成されることになる。
【００３６】
この酸化処理条件として、トランジスタＴ１（フラッシュメモリセル）に対して有利なゲートバークビーズ形状が形成される酸化処理条件（条件Ａ）のもとで酸化処理を施したとすれば、トランジスタＴ２（ロジック回路）に対しては所望のゲートバーズビーク形状が形成されず、ロジック回路におけるリーク電流を十分に抑制することができなくなる。
【００３７】
反対に、トランジスタＴ２（ロジック回路）に対して有利なゲートバークビーズ形状が形成される酸化処理条件（条件Ｂ）のもとで酸化処理を施したとすれば、トランジスタＴ１（フラッシュメモリセル）に対しては所望のゲートバーズビーク形状が形成されず、メモリセルにおけるリーク電流を十分に抑制することができなくなる。
【００３８】
そして、条件Ａと条件Ｂとの中間の酸化処理条件のもとで酸化処理を施したとしても、トランジスタＴ１とトランジスタＴ２との双方のトランジスタに対して、所望のゲートバーズビーク形状を形成することはできず、リーク電流を抑制するには限界がある。
【００３９】
比較例に係る製造方法に対して、上述した製造方法では、ロジック領域ＲＬのトランジスタＴ２のゲート電極１３ｂの側壁酸化処理と、メモリセル領域ＲＭのトランジスタＴ１のゲート電極（フローティンゲート電極７ａ、コントロールゲート電極１３ａ）の側壁酸化処理とは別々に施される。これにより、トランジスタＴ２（ロジック部）に対して有利なゲートバークビーズ形状が形成される酸化処理条件のもとで、ゲート側壁酸化処理を施すことができるとともに、トランジスタＴ１（フラッシュのメモリセル）に対して有利なゲートバークビーズ形状が形成される酸化処理条件のもとでゲート側壁酸化処理を施すことができる。
【００４０】
しかも、同じゲートバーズビークの長さＳに対してゲート電極の幅Ｌとの比（Ｓ／Ｌ）が相対的に小さいトランジスタＴ２のゲート電極１３ｂに対して側壁酸化処理（酸化処理Ａ）が先に施され、その後で、その比が相対的に大きいトランジスタＴ１のゲート電極（フローティンゲート電極７ａ、コントロールゲート電極１３ａ）に対して側壁酸化処理（酸化処理Ｂ）が施される。これにより、酸化処理Ａが施されたトランジスタＴ２のゲート電極１３ｂに対して、酸化処理Ｂによる酸化の影響を低く抑えることができる。
【００４１】
さらに、酸化処理Ｂとして、ＩＳＳＧ酸化処理を施すことで、酸化種として酸素ラジカルにより、フローティングゲート電極７ａをなすポリシリコン膜７のシリコンが強い酸化力をもって酸化される。これにより、フローティングゲート電極７ａの角部が丸みを帯びた形状となり、フローティングゲート電極７ａの角部において電界が集中するのを抑制することができる。
【００４２】
また、酸素ラジカルは酸化膜中では拡散しにくい性質を有しているため、酸素ラジカルはゲート酸化膜５ａ中を拡散せず失活して酸化の進行が抑えられる。これにより、ゲートバーズビークの長さも短く抑えられ、また、すでに側壁酸化されてゲートバーズビーク１７が形成されたトランジスタＴ２への影響も抑えることができる。
【００４３】
ここで、発明者らが行ったゲートバーズビークの長さの評価結果について説明する。図１４に示すように、メモリセル領域ＲＭのトランジスタＴ１と、ロジック領域ＲＬのトランジスタＴ２とに対して同時にゲート電極の側壁酸化処理を施した比較例では、ゲート電極のゲート長方向の長さＬに対するゲートバーズビークの長さＳの割合は、トランジスタＴ２では１０％未満であり、トランジスタＴ１では約２０％以上であった。
【００４４】
これに対して、ゲート電極の側壁酸化処理として、まず、トランジスタＴ２にドライ酸化処理を施し、次に、トランジスタＴ１にＩＳＳＧ酸化処理を施した実施例では、ゲート電極のゲート長方向の長さＬに対するゲートバーズビークの長さＳの割合は、トランジスタＴ２では１０％未満であり、トランジスタＴ１では約１０％程度であった。
【００４５】
トランジスタＴ２のゲート電極１３ｂのゲート長方向の長さが約５００〜１０００ｎｍ程度に対して、フラッシュのメモリセル部のトランジスタＴ１のゲート長方向の長さは約１５０〜２００ｎｍ程度である。このため、特に、トランジスタＴ１に対して、上記割合が小さく抑えられることで、フローティングゲート電極７ａの両側壁側から内部に向かって形成されるゲートバーズビーク１９が繋がってしまうのを防止して、フローティングゲート電極７ａにおける電界の集中を防ぐことができるとともに、リーク電流を抑制することができる。これにより、フラッシュのメモリセルとしての信頼性を向上させることができる。一方、ロジック部のトランジスタＴ２に対しては、所望の長さのゲートバーズビーク１７が形成されて、リーク電流を確実に抑制することができる。
【００４６】
これらの結果、フラッシュのメモリセルを内蔵したマイコン等のロジック製品に係る半導体装置において、動作の信頼性を確保しながら消費電力の低減を図ることができる。
【００４７】
上述した半導体装置では、フラッシュのメモリセルを内蔵したマイコン等のロジック製品に係る半導体装置について説明した。そのロジック部に形成されるトランジスタとしては、１種類のトランジスタを例に挙げて説明したが、しきい値電圧の異なる複数のトランジスタを備えていてもよい。この場合には、そのしきい値電圧に応じた所定の膜厚のゲート酸化膜が形成される。
【００４８】
なお、ロジック部のトランジスタとしては、フラッシュのメモリセルのトランジスタのトンネル酸化膜（ゲート酸化膜）の膜厚と実質的に同じ膜厚か、それよりも厚いゲート酸化膜を備えたＭＯＳトランジスタや、Ｉ／Ｏトランジスタ等がこれに該当する。
【００４９】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５０】
本発明は、フラッシュのメモリセルを内蔵したマイコン等のロジック製品に係る半導体装置に有効に利用される。
【符号の説明】
【００５１】
１  半導体基板、３  素子分離絶縁膜、５  シリコン酸化膜、７  ポリシリコン膜、７ａ  フローティングゲート電極、９  ＯＮＯ膜、１１  シリコン酸化膜、１３  ポリシリコン膜、１３ａ  コントロールゲート電極、１３ｂ  ゲート電極、１５  シリコン酸化膜、１７  ゲートバーズビーク、１９  ゲートバーズビーク、２１  シリコン酸化膜、２３  ソース・ドレイン領域、２５ａ  ソース領域、２５ｂ  ドレイン領域、３１  ゲート電極部、３２  ゲート電極部、Ｔ１  メモリセルトランジスタ、Ｔ２  トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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