(57)【要約】【課題】フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計可能とし、これにより設計マージンを小さくして高性能な半導体集積回路を提供する。【解決手段】標準セルＳｃ１を配列して半導体集積回路を設計する方法において、標準セルＳｃ１を構成するゲートパターン５の端部に、該ゲートパターン５と垂直な方向にダミーパターン３を配置し、該ダミーパターン３の配置により、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を補う。【選択図】図１
2011238713.tif 000002
【特許請求の範囲】
【請求項１】
標準セルを配列して半導体集積回路を設計する方法であって、
該標準セルは、
所定の間隔で配置された互いに平行な複数のゲートパターンと、
該複数のゲートパターンの端部に対向するよう、該ゲートパターンと垂直に配置された端部ダミーパターンとを含み、
該ゲートパターンは、該半導体集積回路を構成するトランジスタのゲート電極の配置領域であり、
該端部ダミーパターンは、該ゲート電極と同一材料からなる導電性層の配置領域であり、該ゲートパターンの端部での該ゲートパターンの占有密度の低下を補うものである、半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法において、
電源配線パターンあるいはグランド配線パターンは、前記端部ダミーパターンとして配置される導電性層が電源電位もしくはグラウンド電位に接続されるよう、該端部ダミーパターンに重ねて配置される、半導体集積回路の設計方法。
【請求項３】
請求項１に記載の半導体集積回路の設計方法において、
前記標準セルは、
該標準セル内の最も外側に位置する外側ゲートパターンの外側に配置され、該外側ゲートパターンに平行に配置されたダミーゲートパターンを有し、
該ダミーゲートパターンは、前記ゲート電極と同一材料からなる導電性層の配置領域であり、該外側ゲートパターンの外部での該ゲートパターンの占有密度の低下を補うものである、半導体集積回路の設計方法。
【請求項４】
請求項３に記載の半導体集積回路の設計方法において、
電源配線パターンあるいはグランド配線パターンは、前記ダミーゲートパターンとして配置される導電性層が電源電位もしくはグラウンド電位に接続されるよう、該ダミーゲートパターンと重なる領域を有する、半導体集積回路の設計方法。
【請求項５】
請求項１に記載の半導体集積回路の設計方法において、
前記標準セルは、１つの信号処理機能を有する回路ブロックを構成するトランジスタの活性領域とゲート電極とのレイアウトを規定するものであり、
該標準セルは、該トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを含む基本パターンを組み合わせて構成されている、半導体集積回路の設計方法。
【請求項６】
請求項５に記載の半導体集積回路の設計方法において、
前記基本パターンは、前記ゲートパターンの端部に対向するよう配置され、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーパターンとを含み、
前記標準セルの端部ダミーパターンは、該標準セルを構成する基本パターンの基本端部ダミーパターンから構成されている、半導体集積回路の設計方法。
【請求項７】
請求項５に記載の半導体集積回路の設計方法において、
前記標準セルは、
前記トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを含む基本パターンを組み合わせて得られる１以上の組合せパターンからなり、かつ前記１以上の組合せパターンの複数のゲートパターンの端部に対向するよう配置された前記端部ダミーパターンを含む、半導体集積回路の設計方法。
【請求項８】
請求項１に記載の半導体集積回路の設計方法において、
前記標準セルは、１つの信号処理機能を有する回路ブロックを構成するトランジスタの活性領域とゲート電極とのレイアウトを規定するものであり、
該標準セルは、
該トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを含む１以上の基本パターンを含み、かつ該１以上の基本パターンにおける最も外側に位置する外側ゲートパターンの外側に配置され、該外側ゲートパターンに平行に配置されたダミーゲートパターンを含む、半導体集積回路の設計方法。
【請求項９】
請求項５に記載の半導体集積回路の設計方法において、
前記トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを組み合わせて、該活性領域及び該ゲート電極のレイアウトが異なる種々の基本パターンを規定するステップと、
該種々の基本パターンのうちの所定の基本パターンを組み合わせて、隣接するゲートパターンのレイアウトが異なる複数の組合せパターンを作成するステップと、
該組合せパターンを組み合わせて、前記標準セルを形成するステップとを含む、半導体集積回路の設計方法。
【請求項１０】
請求項９に記載の半導体集積回路の設計方法において、
前記基本パターンを規定するステップでは、前記トランジスタの活性領域の平面パターン、及び前記ゲートパターンであるゲート電極の平面パターンとともに、該ゲートパターンの端部に対向するよう配置され、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーパターンを組み合わせて基本パターンを規定する、半導体集積回路の設計方法。
【請求項１１】
請求項９に記載の半導体集積回路の設計方法において、
前記組合せパターンを作成するステップでは、
前記トランジスタの活性領域の平面パターン、及び前記ゲートパターンであるゲート電極の平面パターンを有する所定の基本パターンを組み合わせる際、個々の基本パターンにおけるゲートパターンの端部に対向するよう、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーパターンを配置して、複数の組合せパターンを作成する、半導体集積回路の設計方法。
【請求項１２】
請求項９に記載の半導体集積回路の設計方法において、
前記標準セルを形成するステップでは、
前記組合せパターンを組み合わせる際、該組合せパターンを構成する個々の基本パターンにおけるゲートパターンの端部に対向するよう、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーパターンを配置して、前記標準セルを形成する、半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法に関し、特に、微細化されたトランジスタを有する半導体集積回路（ＬＳＩ）の設計を、光近接効果、つまり、回路パターンのサイズが回路パターンの転写に用いる光源の波長より小さい場合に生じて、パターン幅のばらつきなどによるＬＳＩの性能劣化を招く現象を考慮して行う方法に関するものである。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）の設計における、伝搬遅延時間のばらつきの主な要因としては、動作電源電圧、温度、プロセス上のばらつきなどがある。
【０００３】
ＬＳＩは、上記のばらつきの要因のすべてが最も悪い条件となった場合でもその動作が保障されるように設計されていなければならない。
【０００４】
トランジスタの要素の中でも特にゲート長はトランジスタの動作を規定する重要な要素であり、ゲート長のばらつきの影響は、プロセス上のばらつきの中で非常に大きな割合を占めている。
【０００５】
さらに近年、トランジスタの微細化の進展に伴ってゲート長はますます短くなり、ゲート長のばらつきが増大している。
【０００６】
このため、伝搬遅延時間のばらつきが増大して設計マージンを大きくする必要が生じており、高性能なＬＳＩを提供することが困難になっている。
【０００７】
また、一般に、半導体製造プロセスでは、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行うためのエッチング工程と、レジスト除去工程とを繰り返すことにより、半導体基板上に集積回路が形成される。
【０００８】
トランジスタのゲートを形成する際にも、フォトリソグラフィ工程、エッチング工程、レジスト除去工程が行なわれる。このフォトリソグラフィ工程の露光の際に、パターン寸法が露光波長以下になると、回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなる。
【０００９】
このような問題を解決する技術として、マスクに描かれた回路パターンを修正することにより、光近接効果の影響を補正するＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）技術がある。
【００１０】
このＯＰＣ技術は、光近接効果の影響によるゲート長Ｌｇの仕上り寸法のパターン依存性を大きく改善するが、その依存性を補正により完全に排除することは不可能である。
【００１１】
そのため、従来のＯＰＣ技術を用いてスタンダードセルで使われているような全てのパターンに対して正確な補正を行うことは困難である。
【００１２】
一方、仕上り寸法を回路素子の接続情報であるネットリストにフィードバックする従来の設計手法を用いても、スタンダードセルで使われているような全てのパターンに対して正確な予測を行うことは非常に困難である。
【００１３】
このような、光近接効果によるゲート長のばらつきを抑制することができる半導体集積回路の設計方法およびセルの特性を保証するライブラリ設計方法を提供する代表的な手法が（特許文献１）に示されている。
【００１４】
図２は、特許文献１に記載された半導体集積回路の設計方法の例を説明する図であり、図２（ａ）は、種々の基本パターンを示し、図２（ｂ）は、基本パターンの組合せにより得られる種々の組合せパターンを示し、図２（ｃ）は、組合せパターンを組み合わせて得られる１つの標準セルを示している。
【００１５】
半導体集積回路の設計方法に用いる標準セルＳｃ（図２（ｃ））は、１つの信号処理機能を有する回路ブロックを構成するトランジスタの活性領域とゲート電極とのレイアウトを規定するものである。このような標準セルＳｃは、トランジスタの活性領域の平面パターン５０ａ及び５０ｂと、該活性領域上に配置されるゲート電極の平面パターン（ゲートパターン）５０ｃとを含む基本パターンを組み合わせて構成されている。
【００１６】
ここで、基本パターンとして、図２（ａ）に、種々の基本パターン５１、５１ｂ、５５、５７を示している。例えば、基本パターン５１は、シングルトランジスタを形成するためのパターンであり、そのゲートパターン５０ｃはコンタクト領域となる凸状のパッド部５０ｄを有している。また、基本パターン５１ｂは、基本パターン５１をパターンの中心線で反転させたパターンであり、基本パターン５５は、４個並列接続されたシングルトランジスタ５５を形成するためのパターンである。基本パターン５７はダミーゲートを形成するためのダミーゲートパターンである。
【００１７】
また、図２（ｂ）に示すパターン６１、６３、６５、６７、６９、７１は、上記基本パターンを組み合わせた組合せパターンである。例えば、組合せパターン６１は、基本パターン５１、５１ｂ、及び５７を組み合わせたものであり、組合せパターン６１では、平行に配置された２つのゲートパターン６１ａ及び６１ｂのうちの左側のゲートパターン６１ａの左側にダミーゲートパターン６１ｃが配置されている。つまり、この組合せパターン６１は、光近接効果、つまり、回路パターンのサイズが回路パターンの転写に用いる光源の波長より小さい場合に生じて、パターン幅のばらつきなどによるＬＳＩの性能劣化を招く現象を考慮して、ゲートパターン６１ｃの左側でのゲートパターンの占有密度の低下を補った構成となっている。
【００１８】
この方法は、１つのゲートパターンの両側に隣接するゲートパターンを考慮に入れて、基本パターンとして、活性領域の平面パターンとゲートパターンとダミーゲートパターンとを設定するステップ（ａ）と、上記基本パターンを組み合わせて、ダミーゲートパターンを含む組合せパターンを作成するステップ（ｂ）と、組合せパターンを組み合わせて標準セルを作成するステップ（ｃ）とを含むものである。
【００１９】
例えば、図２（ｃ）に示す標準セルＳｃは、図２（ｂ）に示す組合せパターン６１、６３、６７、７１を重ね合わせることにより作成される。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００６−３３２３４８号広報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
上述した従来の半導体集積回路の設計方法では、標準セルＳｃの両端側にダミーゲートパターンを配置することで、両端のダミーゲートパターンの間でゲートパターンが平行に並んでいる間隔は一定となり、トランジスタのゲート長のばらつきの抑制を行っている。
【００２２】
ところで、図３は半導体集積回路の設計における標準セルの配置方法の例を示しているが、例えば、図３（ａ）に示す、標準セルＳｃを配置したチップ領域１００ａでは、ゲートパターン方向（ゲートパターンの長手方向）Ｙと垂直な方向の最外周部分１０２では、ゲートパターンの縦方向の配置間隔は、ゲートパターンの横方向の配置間隔と大きな差異が発生する。また、図３（ｂ）に示すように、標準セルＳｃを配置したチップ領域１００ｂでは、標準セル行１０１と標準セル行１０１の間の領域を配線領域１０３として空けて、この領域には標準セルを配置しておらず、このようなセルの配置では、ゲートパターンの縦方向の配置間隔は、横方向の配置間隔と大きな差異が発生する。
【００２３】
つまり、最外周部分１０２や配線領域１０３では、ゲートパターンの配置密度が標準セルが配置されている領域に比べて低下する。
【００２４】
この結果、ゲート電極の端部のできあがり寸法が影響を受け、その影響によりゲート電極の端部と中央部とで、ゲート長の差が発生することになり、これによりトランジスタ性能に差異が生じる。また、ゲート電極を構成するポリシリコン層の形状が変化するため、ポリの寄生容量が変化し、ゲート容量のばらつきとなり回路性能に影響を与える。
【００２５】
さらに、ゲート電極と平行方向に配置されるダミーゲートは、電位が固定されていないフローティングゲートとなっているが、上記ようなゲート電極の端部と中央部でのゲート長の差の影響で、ダミーゲートとこれに隣接するゲート電極との間の寄生容量が一定にならず回路性能に影響を与える。
【００２６】
本発明は、上記のような問題点を解決するためになされたものであり、半導体集積回路のトランジスタにおけるフォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させた半導体集積回路を設計することができる半導体集積回路の設計方法を得ることを目的とする。
【課題を解決するための手段】
【００２７】
本発明に係る半導体集積回路の設計方法は、標準セルを配列して半導体集積回路を設計する方法であって、該標準セルは、所定の間隔で配置された互いに平行な複数のゲートパターンと、該複数のゲートパターンの端部に対向するよう、該ゲートパターンと垂直に配置された端部ダミーゲートパターンとを含み、該ゲートパターンは、該半導体集積回路を構成するトランジスタのゲート電極の配置領域であり、該端部ダミーゲートパターンは、該ゲート電極と同一材料からなる導電性層の配置領域であり、該ゲートパターンの端部での該ゲートパターンの占有密度の低下を補うものであり、そのことにより上記目的が達成される。
【００２８】
本発明は、上記半導体集積回路の設計方法において、電源配線パターンあるいはグランド配線パターンは、前記端部ダミーゲートパターンとして配置される導電性層が電源電位もしくはグラウンド電位に接続されるよう、該端部ダミーゲートパターンに重ねて配置されることが好ましい。
【００２９】
本発明は、上記半導体集積回路の設計方法において、前記標準セルは、該標準セル内の最も外側に位置する外側ゲートパターンの外側に配置され、該外側ゲートパターンに平行に配置されたダミーゲートパターンを有し、該ダミーゲートパターンは、前記ゲート電極と同一材料からなる導電性層の配置領域であり、該外側ゲートパターンの外部での該ゲートパターンの占有密度の低下を補うものであることが好ましい。
【００３０】
本発明は、上記半導体集積回路の設計方法において、電源配線パターンあるいはグランド配線パターンは、前記ダミーゲートパターンとして配置される導電性層が電源電位もしくはグラウンド電位に接続されるよう、該ダミーゲートパターンと重なる領域を有することが好ましい。
【００３１】
本発明は、上記半導体集積回路の設計方法において、前記標準セルは、１つの信号処理機能を有する回路ブロックを構成するトランジスタの活性領域とゲート電極とのレイアウトを規定するものであり、該標準セルは、該トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを含む基本パターンを組み合わせて構成されていることが好ましい。
【００３２】
本発明は、上記半導体集積回路の設計方法において、前記基本パターンは、前記ゲートパターンの端部に対向するよう配置され、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーゲートパターンとを含み、前記標準セルの端部ダミーゲートパターンは、該標準セルを構成する基本パターンの基本端部ダミーゲートパターンから構成されていることが好ましい。
【００３３】
本発明は、上記半導体集積回路の設計方法において、前記標準セルは、前記トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを含む基本パターンを組み合わせて得られる１以上の組合せパターンからなり、かつ前記１以上の組合せパターンの複数のゲートパターンの端部に対向するよう配置された前記端部ダミーゲートパターンを含むことが好ましい。
【００３４】
本発明は、上記半導体集積回路の設計方法において、前記標準セルは、１つの信号処理機能を有する回路ブロックを構成するトランジスタの活性領域とゲート電極とのレイアウトを規定するものであり、該標準セルは、該トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを含む１以上の基本パターンを含み、かつ該１以上の基本パターンにおける最も外側に位置する外側ゲートパターンの外側に配置され、該外側ゲートパターンに平行に配置されたダミーゲートパターンを含むことが好ましい。
【００３５】
本発明は、上記半導体集積回路の設計方法において、前記トランジスタの活性領域の平面パターンと、前記ゲートパターンである、該活性領域上に配置されるゲート電極の平面パターンとを組み合わせて、該活性領域及び該ゲート電極のレイアウトが異なる種々の基本パターンを規定するステップと、該種々の基本パターンのうちの所定の基本パターンを組み合わせて、隣接するゲートパターンのレイアウトが異なる複数の組合せパターンを作成するステップと、該組合せパターンを組み合わせて、前記標準セルを形成するステップとを含むことが好ましい。
【００３６】
本発明は、上記半導体集積回路の設計方法において、前記基本パターンを規定するステップでは、前記トランジスタの活性領域の平面パターン、及び前記ゲートパターンであるゲート電極の平面パターンとともに、該ゲートパターンの端部に対向するよう配置され、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーゲートパターンを組み合わせて基本パターンを規定することが好ましい。
【００３７】
本発明は、上記半導体集積回路の設計方法において、前記組合せパターンを作成するステップでは、前記トランジスタの活性領域の平面パターン、及び前記ゲートパターンであるゲート電極の平面パターンを有する所定の基本パターンを組み合わせる際、個々の基本パターンにおけるゲートパターンの端部に対向するよう、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーゲートパターンを配置して、複数の組合せパターンを作成することが好ましい。
【００３８】
本発明は、上記半導体集積回路の設計方法において、前記標準セルを形成するステップでは、前記組合せパターンを組み合わせる際、該組合せパターンを構成する個々の基本パターンにおけるゲートパターンの端部に対向するよう、該ゲートパターンと垂直な方向を長手方向とする基本端部ダミーゲートパターンを配置して、前記標準セルを形成することが好ましい。
【００３９】
次に、本発明の作用について説明する。
【００４０】
本発明においては、標準セルを配列して半導体集積回路を設計する方法において、標準セルを構成するゲートパターンの端部に、該ゲートパターンと垂直な方向にダミーパターンを配置し、これにより、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を、該ダミーパターンの配置により補うので、フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計できる。その結果、設計マージンを小さくすることが可能となり、それによって高性能な半導体を提供することができる。
【００４１】
また、本発明では、ゲートパターンと垂直な方向に設定するダミーパターンの電位を固定し、さらに、ゲートパターンと平行なダミーゲートパターンについても、この電源配線の電源電位もしくはグランド配線のグランド電位のどちらか一方に決めて電位を固定するので、ダミーパターンあるいはダミーゲートパターンに隣接するゲートパターンの電位を安定化させることができる。
【発明の効果】
【００４２】
本発明によれば、半導体集積回路のトランジスタにおけるフォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、セルの実際の特性を反映させたライブラリを設計でき、これにより設計マージンを小さくすることが可能であり、それによって高性能な半導体を提供することができる。
【図面の簡単な説明】
【００４３】
【図１】図１は本発明の実施形態１による半導体集積回路の設計方法を説明する図であり、標準セルにゲートパターンと垂直方向にダミーパターンを設定した例を示している。
【図２】図２は、特許文献１に記載された半導体集積回路の設計方法の例を説明する図であり、図２（ａ）は、種々の基本パターンを示し、図２（ｂ）は、基本パターンの組合せにより得られる組合せパターンを示し、図２（ｃ）は、組合せパターンを組み合わせて得られる標準セルを示している。
【図３】図３は、半導体集積回路の設計における一般的な標準セル配置領域の例（図３（ａ）、図３（ｂ））を示す図である。
【図４】図４は、本発明の実施形態１による半導体集積回路の設計方法を説明する図であり、図１に示す標準セルのダミーパターンにコンタクトを追加設定した例を示す図である。
【図５】図５は、本発明の実施形態１による半導体集積回路の設計方法を説明する図であり、図４に示す標準セルのレイアウトに、電源配線（金属配線）を追加設定した例を示す図である。
【図６】図６は、本発明の実施形態１による半導体集積回路の設計方法を説明する図であり、図５に示す標準セルのレイアウトに、ゲートパターンと平行方向のダミーパターンをグランド配線に接続を追加した例を示す図である。
【図７】図７は、本発明の実施形態２による半導体集積回路の設計方法を説明する図であり、基本パターンにゲートパターンと垂直方向にダミーパターンを設定した例を示す図である。
【図８】図８は、本発明の実施形態３による半導体集積回路の設計方法を説明する図であり、標準セルを配置後に電源配線を設定した例を示している。
【図９】図９は、図８の一部を拡大した図であり、ゲートパターンと垂直方向のダミーパターンと電源配線とダミーパターンを接続するためのコンタクトを設定した例を示している。
【発明を実施するための形態】
【００４４】
まず、本発明の基本原理について説明する。
【００４５】
本発明は、標準セルを配列して半導体集積回路を設計する方法であって、標準セルを構成するゲートパターンの端部に、該ゲートパターンと垂直な方向にダミーパターンを配置し、これにより、ゲートパターンの端部での該ゲートパターンの占有密度の低下を、該ダミーパターンの配置により補うものである。
【００４６】
このダミーパターンの配置は、標準セルを構成する基本パターンを作成するステップ、該基本パターンを組み合わせて組合せパターンを形成するステップ、及び該組合せパターンから標準セルを作成するステップのいずれのステップで行ってもよく、さらには、半導体設計手順で標準セルを配置した後に行ってもよい。
【００４７】
以下、本発明の実施形態について図面を参照しながら説明する。
【００４８】
（実施形態１）
本発明の実施形態１による半導体集積回路の設計方法は、標準セルを作成するステップで、ゲートパターンと垂直な方向にダミーパターンを設定するものである。
【００４９】
図１は本発明の実施形態１による半導体集積回路の設計方法を説明する図であり、標準セルＳｃ１にゲートパターンと垂直方向にダミーパターンを設定した例を示している。
【００５０】
図１に示す標準セルＳｃ１では、ゲートパターンが、同じ長さ、幅で、等間隔に横方向に配置され、標準セルの左右のセル境界線６上に、ゲートパターン５と平行で同様なパターンのダミーゲートパターン４が配置されている。このようにゲートパターン５と平行なダミーゲートパターン４を配置する点は、特許文献１に開示のものと同様である。このとき、標準セルＳｃ１の幅は、ゲートパターンの間隔Ｎの整数倍となる。
【００５１】
次に、このゲートパターン５と垂直な方向に設定するダミーパターン（端部ダミーパターン）３は、標準セルＳｃの上下のセル境界線６上に配置し、長さはセル幅以上の長さに設定し、標準セルＳｃ１を並べた時に、このダミーパターン３がつながるように設定する。また、垂直な方向に設定するダミーパターン３の幅は、パターンの最小幅ルールを満たす幅とする。ゲートパターンとゲートパターンと垂直な方向に設定するダミーパターンの間隔は、パターンの最小隙間ルールを満たす間隔とする。
【００５２】
次に、ゲートパターンと垂直な方向に設定するダミーパターン３の電位を固定するために、このダミーパターン３に１つ以上のコンタクトを配置する。
【００５３】
図４は、図１に示すダミーパターン３にコンタクト８を追加設定した例を示す図である。
【００５４】
このコンタクト８を配置する位置は、ゲートパターン５の間隔Ｎの整数倍とし、オフセット値を０もしくは１／２Ｎとして、Ｎ＋オフセットに相当する位置とする。これにより、標準セルを隙間なく並べたときに、隣接する上下の標準セルの間でコンタクトが一致するようにしている。
【００５５】
また、このコンタクト８の配置位置上には、図５に示すように、トランジスタのソースへ接続するための電源配線もしくはグランド配線を形成する金属配線のパターン９もしくは１０を設定しておく。
【００５６】
これにより、電源配線の下層にある、ダミーパターンを有する導電性層は、コンタクト８を介して電源電位に固定され、グランド配線の下層にある、ダミーパターンを有する導電性層は、コンタクト７を介してグランド電位に固定される。
【００５７】
さらにゲートパターン５と平行なダミーゲートパターン４についても、この電源配線の電源電位もしくはグランド配線のグランド電位のどちらか一方に決めて電位を固定する。
【００５８】
例えば、金属配線のパターン１０ａを、ゲートパターン５と平行なダミーゲートパターン４と重なるように配置し、これらの重なった部分にコンタクト１１を配置して、金属配線とグランド配線とが接続されるようにする。
【００５９】
なお、図６は、このようにゲートパターン５と平行なダミーゲートパターン４をグランド配線のパターン１０に金属配線のパターン１０ａを介して接続した例を示している。
【００６０】
このように本実施形態１では、標準セルＳｃ１を配列して半導体集積回路を設計する方法において、標準セルＳｃ１を構成するゲートパターン５の端部に、該ゲートパターン５と垂直な方向にダミーパターン３を配置し、これにより、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を、該ダミーパターン３の配置により補うので、フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計できる。その結果、設計マージンを小さくすることが可能となり、それによって高性能な半導体を提供することができる。
【００６１】
また、この実施形態１では、ゲートパターン５と垂直な方向に設定するダミーパターン３の電位を固定し、さらに、ゲートパターン５と平行なダミーゲートパターン４についても、この電源配線の電源電位もしくはグランド配線のグランド電位のどちらか一方に決めて電位を固定するので、ダミーパターン３あるいはダミーゲートパターン４に隣接するゲートパターン５の電位を安定化させることができる。
【００６２】
なお、上記実施形態１では、標準セルにゲートパターンと垂直な方向にダミーパターンを設定したが、標準セルを構成する基本パターンの作成ステップ、基本パターンを組み合わせた組合せパターンを作成するステップで、実施形態１と同様の方法でゲートパターンと垂直な方向にダミーパターンを設定し、電源配線（グランド配線）に接続して標準セルの作成を実施しても、同様の結果が得られる。
（実施形態２）
本発明の実施形態２による半導体集積回路の設計方法は、標準セルを構成する基本パターンを作成するステップで、ゲートパターンと垂直な方向にダミーパターンを設定するものである。
【００６３】
図７は、本発明の実施形態２による半導体集積回路の設計方法を説明する図であり、基本パターンにダミーパターンを設定した例を示している。
【００６４】
なお、この基本パターンを組み合わせて標準セルを構成すると、実施形態１で示した図６の標準セルＳｃ１ができることが分かる。
【００６５】
図７は、ダミーパターンを設定した基本パターンとして、４つの基本パターンＢｐ１〜Ｂｐ４を示し、また、ゲートパターンが配置されていない領域に、電源配線もしくはグランド配線を形成する金属配線のパターンを形成する基本パターンＢｐ５を示している。
【００６６】
例えば、基本パターンＢｐ１は、図２に示す基本パターン５１にダミーパターン１４、１８を設定したものであり、このダミーパターンにはそれぞれコンタクト１５、１９が設定され、さらに、グランド配線、電源配線を形成する金属配線のパターン１３、１７が設定されている。
【００６７】
基本パターンＢｐ２は、図２に示す基本パターン５１ｂにダミーパターン１４、１８を設定したものであり、このダミーパターンにはそれぞれコンタクト１５、１９が設定され、さらに、グランド配線、電源配線を形成する金属配線のパターン１３、１７が設定されている。
【００６８】
基本パターンＢｐ３は、図２に示す基本パターン５５にダミーパターン１４、１８を設定したものであり、このダミーパターンにはそれぞれコンタクト１５、１９が設定され、さらに、グランド配線、電源配線を形成する金属配線のパターン１３、１７が設定されている。
【００６９】
基本パターンＢｐ４は、図２に示す基本パターン５７にダミーパターン１４、１８を設定したものであり、このダミーパターンにはそれぞれコンタクト１５、１９が設定され、さらに、グランド配線もしくは電源配線を形成する金属配線のパターン１３、１７が設定されている。
【００７０】
このような構成の実施形態２においても、実施形態１と同様の効果が得られる。
【００７１】
なお、本実施形態２による半導体集積回路の設計方法は、標準セルを構成する基本パターンを作成するステップで、ゲートパターンと垂直な方向にダミーパターンを設定するものであるが、ゲートパターンと垂直な方向のダミーパターンの設定は、図２（ｂ）に示すように、基本パターンを組み合わせて組合せパターンを作成するステップで行ってもよい。
（実施形態３）
次に、本発明の実施形態３による半導体集積回路の設計方法は、半導体集積回路を構成する複数の標準セルを配置した後にダミーパターンの配置を実施するものである。
【００７２】
まず、この実施形態３による半導体集積回路の設計方法では、図３（ａ）あるいは図３（ｂ）のように、従来の方法で半導体集積回路を構成する複数の標準セルＳｃを配置する。この段階では、標準セル間の信号配線のレイアウトは実施していない。ここで、標準セルの上下辺の標準セル境界線上に、上下に隣接する標準セル行の間で共通の電源配線（金属配線）を実施する。
【００７３】
図８は、このように標準セルの上下辺の標準セル境界線上に、上下の標準セル行の間で共通の電源配線（金属配線）２８及びグランド配線（金属配線）２５のレイアウトを実施した状態を示している。この金属配線の幅は、電源供給のために必要な幅ととする。
【００７４】
次に、ゲートパターン２３と垂直な方向のダミーパターン２４及び２７のレイアウトを、標準セルの上下辺の標準セル境界線上に、先に実施した電源配線あるいはグランド配線のパターンと重なるように設定する。このダミーパターンの幅は、コンパクトの配置に必要な幅以上で、ゲートパターンとの最小隙間ルールを満たすものとする。もちろん、このルールが満たせるように標準セルを作成しておく。
【００７５】
図９は、図８の一部を拡大し、ダミーパターンとコンタクトの配置を実施した例を示している。
【００７６】
次に、図９に示すように、このダミーパターン２４、２７上に等間隔でコンタクト２６、２９を配置し、電源配線２８上のダミーパターン２７は電源電位に固定し、グランド配線２５上のダミーパターン２４はグランド電位に固定する。コンタクトの配置位置は、実施形態１と同じでＮの整数倍としオフセット値を０もしくは、１／２Ｎとして、Ｎ＋オフセットとする。
【００７７】
なお、コンタクトは、このような位置すべてに必要ではなく、一つのダミーパターンに対して、１つ以上あればよいが、ＩＲドロップの制約を守もれる間隔で配置するのが望ましい。
【００７８】
次に、ゲートパターンと平行に配置したダミーパターンの電位を固定するために、以下に示すとおり、図形演算により金属パターンとコンタクトパターンを生成し重ねる。
【００７９】
まず、ゲートパターンと平行に配置したダミーパターンのグランド電位に接続する場合の手順について、図６を参照して説明する。
【００８０】
手順１：ゲートパターン５と平行なダミーパターン４のグランド配線１０に近い側の端にコンタクト１１を配置する。
【００８１】
手順２：手順１で配置したコンタクト１１を覆う最小のメタルパターン（図示せず）を配置する。
【００８２】
手順３：手順２で配置したメタルパターン（図示せず）とグランド配線１０のメタルを必要最小限の面積のメタルパターン１０ａでつなぐ。
【００８３】
次に、ゲートパターンと平行に配置したダミーパターンを電源電位に接続する場合について図６を用いて説明する。
【００８４】
手順１：ゲートパターン５と平行なダミーパターン４の電源配線９に近い側の端にコンタクト（（図示せず）を配置する。
【００８５】
手順２：手順１で配置したコンタクトを覆う最小のメタルパターンを配置する。
【００８６】
手順３：手順２で配置したメタルパターンと電源配線のメタルを必要最小限の面積のメタルパターンでつなぐ。
【００８７】
この後は、従来方法と同様にして標準セル間の信号配線のレイアウトを実施する。
【００８８】
このような構成の本実施形態３による半導体集積回路の設計方法においても、実施形態１の半導体集積回路の設計方法と同様の効果が得られる。
【００８９】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００９０】
本発明は、半導体集積回路の設計方法の分野において、微細化されたトランジスタを有する半導体集積回路（ＬＳＩ）の設計を、光近接効果、つまり、回路パターンのサイズが回路パターンの転写に用いる光源の波長より小さい場合に生じて、パターン幅のばらつきなどによるＬＳＩの性能劣化を招く現象を考慮して行う方法に関するものであり、半導体集積回路のトランジスタにおけるフォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させた半導体集積回路を設計することができる半導体集積回路の設計方法を得ることができるものである。
【符号の説明】
【００９１】
３、１４、１８、２４、２７  ダミーパターン
４、２０、２３  ダミーゲートパターン
５、１６  ゲートパターン
６  標準セル境界線
７、１１、１５、２１、２６  グランド電位側のコンタクト
８、１９、２９  電源電位側のコンタクト
９、１７、２８  電源配線
１０、１３、２６  グランド配線
１２  基本パターン境界線
２４，２７  ゲートパターンと垂直方向のダミーパターン
Ｂｐ１〜Ｂｐ４  基本パターン
Ｓｃ、Ｓｃ１  標準セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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