(57)【要約】【課題】入力容量および雑音を小さくした半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、入力信号が入力される入力端子と出力信号が出力される出力端子とを有する増幅器と、バイアス電流を生成する第１のトランジスタを有し、前記バイアス電流により動作し、前記出力信号を入力してフィードバック信号を前記入力端子に供給するフィードバック回路と、を備え、前記第１のトランジスタのゲートに、前記出力信号とは逆相の信号が入力されることを特徴とする。【選択図】図４
2011188343.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力される入力端子と、出力信号が出力される出力端子と、を有する増幅器と、
バイアス電流を生成する第１のトランジスタを有し、前記バイアス電流により動作し、前記出力信号を入力してフィードバック信号を前記入力端子に供給するフィードバック回路と、
を備え、
前記第１のトランジスタのゲートに、前記出力信号とは逆相の信号が入力されることを特徴とする半導体集積回路装置。
【請求項２】
前記フィードバック回路は、
ゲートに前記出力信号が入力され、ソースが前記入力端子に接続され、ドレインが第１の電位に接続され、前記第１のトランジスタと同一導電型である第２のトランジスタをさらに備え、
前記第１のトランジスタは、
ゲートにバイアス電圧がさらに加えられ、ソースが第２の電位に接続され、ドレインが前記入力端子に接続されている、
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記増幅器は、
ゲートが前記入力端子に接続され、ソースが前記第２の電位に接続され、ドレインが前記出力端子に接続されている、前記第１のトランジスタと同一導電型の第３のトランジスタと、
前記第３のトランジスタの前記ドレインと前記第１の電位との間に接続されている負荷と、
を備えることを特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
【請求項４】
請求項１から請求項３の何れかに記載の第１の半導体集積回路装置と、
請求項１から請求項３の何れかに記載の第２の半導体集積回路装置と、を備え、
前記第１の半導体集積回路装置における前記第１のトランジスタの前記ゲートに、前記出力信号とは逆相の前記信号として、前記第２の半導体集積回路装置における前記出力信号が入力され、
前記第２の半導体集積回路装置における前記第１のトランジスタの前記ゲートに、前記出力信号とは逆相の前記信号として、前記第１の半導体集積回路装置における前記出力信号が入力されることを特徴とする半導体集積回路装置。
【請求項５】
前記第１の半導体集積回路装置における前記第１のトランジスタの前記ゲートと、前記第２の半導体集積回路装置における前記出力端子との間に接続されている第１の容量と、
前記第２の半導体集積回路装置における前記第１のトランジスタの前記ゲートと、前記第１の半導体集積回路装置における前記出力端子との間に接続されている第２の容量と、
をさらに備えることを特徴とする請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関する。
【背景技術】
【０００２】
広帯域な入力整合が可能な低雑音増幅器の構成には、抵抗終端、ゲート接地構成、抵抗フィードバック及び能動フィードバックなどがある。これらの中で、ドレイン接地回路を利用した能動フィードバック構成は、雑音、帯域および面積等において有利であり、また、プロセス微細化の恩恵を受け易く、今後多用されていく可能性が高い。
【０００３】
この構成のドレイン接地フィードバック低雑音増幅器では、増幅器の入力と出力との間にフィードバック経路のドレイン接地回路が接続されている（例えば、特許文献１参照）。ドレイン接地回路が入力に接続されているので、入力整合の帯域幅はドレイン接地回路による寄生容量（入力容量）によって狭められてしまう。また、ドレイン接地回路は雑音源にもなる。
【０００４】
しかしながら、従来のドレイン接地フィードバック低雑音増幅器では、入力容量および雑音を小さく出来なかった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００８／１４２０５１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、入力容量および雑音を小さくした半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、入力信号が入力される入力端子と、出力信号が出力される出力端子と、を有する増幅器と、バイアス電流を生成する第１のトランジスタを有し、前記バイアス電流により動作し、前記出力信号を入力してフィードバック信号を前記入力端子に供給するフィードバック回路と、を備え、前記第１のトランジスタのゲートに、前記出力信号とは逆相の信号が入力されることを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【０００８】
本発明によれば、入力容量および雑音を小さくした半導体集積回路装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】比較例に係る低雑音増幅器の回路図である。
【図２】比較例に係る低雑音増幅器の実装構成を示す回路図である。
【図３】本発明の第１の実施形態に係る低雑音増幅器を用いたシステムのブロック図である。
【図４】本発明の第１の実施形態に係る低雑音増幅器の回路図である。
【図５】本発明の第２の実施形態に係る低雑音増幅器の回路図である。
【図６】本発明の第２の実施形態及び比較例に係る低雑音増幅器の比較用回路の回路図である。
【図７】本発明の第２の実施形態及び比較例に係る低雑音増幅器の特性を示す図である。
【図８】本発明の第１の実施形態の変形例に係る低雑音増幅器の回路図である。
【図９】本発明の第２の実施形態の変形例に係る低雑音増幅器の回路図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態についての説明に先立ち、発明者が知得する比較例のドレイン接地フィードバック低雑音増幅器（以下、低雑音増幅器と称す）について説明する。
【００１１】
図１は、従来用いられている一般的な、比較例に係る低雑音増幅器の回路図である。この低雑音増幅器は、入力端子から入力される入力信号Ｖｉｎを低雑音で増幅して出力信号Ｖｏｕｔを出力する。ＮＭＯＳトランジスタＭ１と負荷ＺＬは増幅器を構成している。ＮＭＯＳトランジスタＭ２と電流源Ｉｂｉａｓはドレイン接地回路を構成している。ドレイン接地回路は、出力信号Ｖｏｕｔに基づいてフィードバック信号を入力端子に供給する。
【００１２】
この回路の入力インピーダンスＺｉｎは、以下の式（１）で表される。ただし、寄生容量等は考慮していない。
【数１】
2011188343.tif 000003
【００１３】
ここで、ｇｍ１，ｇｍ２はそれぞれＮＭＯＳトランジスタＭ１，Ｍ２の相互コンダクタンスである。よって、入力インピーダンスＺｉｎを信号源インピーダンスＲｓに整合させるには、以下の式（２）を満たすように、ドレイン接地されたＮＭＯＳトランジスタＭ２のｇｍ２を設定すればよい。
【数２】
2011188343.tif 000004
【００１４】
実際の回路では、電流源ＩｂｉａｓとしてＭＯＳトランジスタを用いて実装する。図２は、比較例に係る低雑音増幅器の実装構成を示す回路図である。この低雑音増幅器は以下の点が図１の低雑音増幅器と異なるが、基本的な動作は同様である。
【００１５】
ＮＭＯＳトランジスタＭｎＢｉａｓは、ゲートにバイアス電圧が加えらされ、ＮＭＯＳトランジスタＭｎ２にバイアス電流を供給する電流源として機能する。また、この低雑音増幅器は、負荷としてインダクタＬＬＯＡＤを用いており、インダクタＬＬＯＡＤとＮＭＯＳトランジスタＭｎ１のドレインとの間にカスコード接続されたＮＭＯＳトランジスタＭｎＣａｓｃを備える。
【００１６】
図２の構成では、入力ノード“ｉｎ”にＮＭＯＳトランジスタＭｎ２のソースと、ＮＭＯＳトランジスタＭｎＢｉａｓのドレインとが接続されている。トランジスタは雑音源となるので、低雑音化のためにはこれら２つのＮＭＯＳトランジスタの相互コンダクタンスはできるだけ小さくする必要がある。また、入力ノードの寄生容量は、高周波領域の入力整合を悪化させて入力整合の帯域幅を狭める原因となる。よって、寄生容量は小さくしなければならない。これらの理由から、ＮＭＯＳトランジスタＭｎ２，ＭｎＢｉａｓは極力サイズを小さくしたい。しかし、ＮＭＯＳトランジスタＭｎ２の相互コンダクタンスは式（２）の様に決定されて調整範囲に制限があるため、ＮＭＯＳトランジスタＭｎ２，ＭｎＢｉａｓのサイズの調整範囲には制限があることを、発明者は独自に知得した。
【００１７】
発明者は、上述した独自の知得に基づいて本発明をなすに至った。
【００１８】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【００１９】
（第１の実施形態）
本実施形態は、フィードバック経路のドレイン接地回路のバイアス電流源として用いられているトランジスタのゲートに、出力信号とは逆相の信号を入力することを特徴の１つとする。
【００２０】
まず、低雑音増幅器を用いたシステムの一例について説明する。
【００２１】
図３は、本発明の第１の実施形態に係る低雑音増幅器を用いたシステムのブロック図である。同図に示す様に、このシステムは、ベースバンド部１と、トランシーバ２と、フロントエンド部３とを備える。トランシーバ２は、受信機４と、送信機５と、局部周波数発振器６とを備える。本実施形態の低雑音増幅器は、受信機４で用いられている。
【００２２】
このシステムの受信側の動作を説明する。アンテナ１１で受信された高周波の受信信号は、スイッチ１２と、帯域通過フィルタ１３とを介して、本実施形態の低雑音増幅器１５に入力される。低雑音増幅器１５は、入力信号を低雑音で増幅して出力する。周波数ミキサ１６，１７は、低雑音増幅器１５の出力信号を、局部周波数発振器６からの信号に基づいて低周波信号に周波数変換する。低周波信号は、低域通過フィルタ１８，１９とＡＤ変換器２０，２１とを介してデジタル信号に変換され、ベースバンド処理される。
【００２３】
このシステムの送信側の動作を説明する。ベースバンド部１におけるベースバンド信号は、ＤＡ変換器２２，２３によりアナログ信号に変換される。アナログ信号は低域通過フィルタ２４，２５を介して周波数ミキサ２６，２７で高周波信号に周波数変換される。高周波信号は、プレパワーアンプ２８で増幅され、パワーアンプ２９でさらに増幅される。増幅された信号は、帯域通過フィルタ３０とスイッチ１２とを介して、アンテナ１１から送信される。
【００２４】
図４は、本発明の第１の実施形態に係る低雑音増幅器の回路図である。同図に示す様に、低雑音増幅器は、ＮＭＯＳトランジスタＭ１（第３のトランジスタ）と、ＮＭＯＳトランジスタＭ２（第２のトランジスタ）と、ＮＭＯＳトランジスタＭｂｉａｓ（第１のトランジスタ）と、負荷ＺＬとを備える。
【００２５】
入力端子ＩＮが、ＮＭＯＳトランジスタＭ１のゲートと、ＮＭＯＳトランジスタＭ２のソースと、ＮＭＯＳトランジスタＭｂｉａｓのドレインとに接続されている。ＮＭＯＳトランジスタＭ１のソースは接地電位ＶＳＳ（第２の電位）に接続され、そのドレインは出力端子ＯＵＴと、ＮＭＯＳトランジスタＭ２のゲートと、負荷ＺＬの一端とに接続されている。負荷ＺＬの他端は電源電位ＶＤＤ（第１の電位）に接続される。ＮＭＯＳトランジスタＭ２のドレインは電源電位ＶＤＤに接続される。ＮＭＯＳトランジスタＭｂｉａｓのゲートは入力端子ＩＮａに接続され、そのソースは接地電位ＶＳＳに接続される。
【００２６】
ＮＭＯＳトランジスタＮ１と負荷ＺＬは増幅器を構成している。ＮＭＯＳトランジスタＭ２，Ｍｂｉａｓはドレイン接地回路（フィードバック回路）を構成している。
【００２７】
ＮＭＯＳトランジスタＭｂｉａｓのゲートには、ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍｂｉａｓが飽和領域で動作するように、バイアス電圧が加えられる。ＮＭＯＳトランジスタＭｂｉａｓが生成したバイアス電流は、ＮＭＯＳトランジスタＭ２に流れる。また、ＮＭＯＳトランジスタＭ１と負荷ＺＬにも所定のバイアス電流が流れる。
【００２８】
入力端子ＩＮにおける入力インピーダンスは、所定の帯域幅で信号源インピーダンスに電力整合している。入力端子ＩＮに入力された入力信号Ｖｉｎは低雑音で増幅されて、出力端子ＯＵＴから出力信号Ｖｏｕｔが出力される。
【００２９】
ドレイン接地回路は、出力信号Ｖｏｕｔを入力して第１のフィードバック信号を入力端子ＩＮに供給する。また、入力端子ＩＮａには、出力信号Ｖｏｕｔとは逆相の信号が入力される。これにより、ＮＭＯＳトランジスタＭｂｉａｓは、出力信号Ｖｏｕｔとは逆相の信号を入力して第２のフィードバック信号を入力端子ＩＮに供給する。
【００３０】
このように、本実施形態では、ＮＭＯＳトランジスタＭｂｉａｓのゲートに、ＮＭＯＳトランジスタＭ２のゲートに入力される信号とは逆相の信号を入力することにより、フィードバック量（負帰還の量）を補うようにしている。
【００３１】
図４の回路の入力インピーダンスＺｉｎを計算すると、以下の式（３）となる。ただし、寄生容量等は考慮していない。
【数３】
2011188343.tif 000005
【００３２】
よって、入力インピーダンスＺｉｎを信号源インピーダンスＲｓに整合させるｇｍ２は、以下の式（４）で表せる。
【数４】
2011188343.tif 000006
【００３３】
式（４）を比較例の式（２）と比較すると、式（４）の第二項の分だけｇｍ２は小さくてよいことがわかる。
【００３４】
ここで、理解を容易にするためにＮＭＯＳトランジスタＭ２とＭｂｉａｓとが同じ大きさである一例について、比較例との相違を説明する。入力インピーダンスＺｉｎが比較例と同一であり、ＮＭＯＳトランジスタＭ２とＭｂｉａｓとが同じ大きさであるとすれば、式（１）と式（３）から、本実施形態のｇｍ２は、比較例のｇｍ２の（１＋ｇｍ１ＺＬ）／（１＋２ｇｍ１ＺＬ）倍となる。よって、ｇｍ１ＺＬが充分大きければ、ｇｍ２は比較例の約半分の値で整合を実現できることが分かる。つまり、上記条件では、ＮＭＯＳトランジスタＭ２は比較例の半分程度の大きさで整合を実現できる。このとき、比較例に比して、ＮＭＯＳトランジスタＭ２とＭｂｉａｓとを流れるバイアス電流は約半分になり、ＮＭＯＳトランジスタＭｂｉａｓの大きさも約半分にできる。このようにｇｍ２が小さくできる分、入力ノード（入力端子ＩＮ）に付く寄生容量を削減できる。ＮＭＯＳトランジスタＭｂｉａｓについては、もともと電流源として使用していたトランジスタに信号を入力するだけであるので、入力ノードの寄生容量の増加懸念はない。
【００３５】
また、入力ノードに接続されているＮＭＯＳトランジスタＭ２とＭｂｉａｓは雑音源となるが、上述の様にこれらのサイズを小さくでき、ｇｍ２，ｇｍｂｉａｓを比較例の約半分にできるので、雑音も小さく出来る。
【００３６】
以上で説明した様に、本実施形態によれば、フィードバック経路のドレイン接地回路のバイアス電流源として用いられているトランジスタＭｂｉａｓのゲートに、出力信号Ｖｏｕｔとは逆相の信号を入力するようにしたので、トランジスタを追加せずにフィードバック量（負帰還の量）を増加できる。これにより、ＮＭＯＳトランジスタＭ２のｇｍ２を比較例より小さくしても、比較例と同等な入力インピーダンスが得られる。従って、ＮＭＯＳトランジスタＭ２，Ｍｂｉａｓの大きさを比較例より小さくできるので、入力端子ＩＮにおける寄生容量を小さくできる。また、ｇｍ２，ｇｍｂｉａｓを比較例より小さくできるので、雑音も小さくできる。
【００３７】
なお、ＮＭＯＳトランジスタＭ２とＭｂｉａｓとが同じ大きさである一例について説明したが、異なっていても上述の効果が得られる。
【００３８】
（第２の実施形態）
本実施形態は、第１の実施形態の低雑音増幅器を２つ並列に用いて差動構成とした回路に関する。
【００３９】
図５は、本発明の第２の実施形態に係る低雑音増幅器の回路図である。同図に示す様に、低雑音増幅器は、ＮＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ２と、ＮＭＯＳトランジスタＭｂｉａｓ１と、負荷ＺＬ１と、ＮＭＯＳトランジスタＭ３と、ＮＭＯＳトランジスタＭ４と、ＮＭＯＳトランジスタＭｂｉａｓ２と、負荷ＺＬ２と、容量Ｃ１（第１の容量）と、容量Ｃ２（第２の容量）とを備える。
【００４０】
入力端子ＩＮ１が、ＮＭＯＳトランジスタＭ１のゲートと、ＮＭＯＳトランジスタＭ２のソースと、ＮＭＯＳトランジスタＭｂｉａｓ１のドレインとに接続されている。ＮＭＯＳトランジスタＭ１のソースは接地電位ＶＳＳに接続され、そのドレインは出力端子ＯＵＴ１と、ＮＭＯＳトランジスタＭ２のゲートと、負荷ＺＬ１の一端とに接続されている。負荷ＺＬ１の他端は電源電位ＶＤＤに接続される。ＮＭＯＳトランジスタＭ２のドレインは電源電位ＶＤＤに接続される。ＮＭＯＳトランジスタＭｂｉａｓ１のゲートは容量Ｃ１を介して出力端子ＯＵＴ２に接続され、そのソースは接地電位ＶＳＳに接続される。
【００４１】
入力端子ＩＮ２が、ＮＭＯＳトランジスタＭ３のゲートと、ＮＭＯＳトランジスタＭ４のソースと、ＮＭＯＳトランジスタＭｂｉａｓ２のドレインとに接続されている。ＮＭＯＳトランジスタＭ３のソースは接地電位ＶＳＳに接続され、そのドレインは出力端子ＯＵＴ２と、ＮＭＯＳトランジスタＭ４のゲートと、負荷ＺＬ２の一端とに接続されている。負荷ＺＬ２の他端は電源電位ＶＤＤに接続される。ＮＭＯＳトランジスタＭ４のドレインは電源電位ＶＤＤに接続される。ＮＭＯＳトランジスタＭｂｉａｓ２のゲートは容量Ｃ２を介して出力端子ＯＵＴ１に接続され、そのソースは接地電位ＶＳＳに接続される。
【００４２】
ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍｂｉａｓ１は第１の半導体集積回路装置を構成し、ＮＭＯＳトランジスタＭ３，Ｍ４，Ｍｂｉａｓ２は第２の半導体集積回路装置を構成している。
【００４３】
ＮＭＯＳトランジスタＭｂｉａｓ１，Ｍｂｉａｓ２の各ゲートには、ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍｂｉａｓ１，Ｍｂｉａｓ２が飽和領域で動作するように、バイアス電圧が加えられる。
【００４４】
入力端子ＩＮ１，ＩＮ２の入力インピーダンスは、所定の帯域幅で信号源インピーダンスに電力整合している。入力端子ＩＮ１に入力された入力信号Ｖｉｎは低雑音で増幅されて、出力端子ＯＵＴ１から出力信号Ｖｏｕｔが出力される。入力端子ＩＮ２に入力された入力信号Ｖｉｎとは逆相の信号は低雑音で増幅されて、出力端子ＯＵＴ２から出力信号Ｖｏｕｔとは逆相の信号が出力される。
【００４５】
第１の半導体集積回路装置におけるＮＭＯＳトランジスタＭｂｉａｓ１のゲートに、第２の半導体集積回路装置における出力信号Ｖｏｕｔとは逆相の信号が入力される。第２の半導体集積回路装置におけるＮＭＯＳトランジスタＭｂｉａｓ２のゲートに、第１の半導体集積回路装置における出力信号Ｖｏｕｔが入力される。
【００４６】
ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍｂｉａｓ１と、ＮＭＯＳトランジスタＭ３，Ｍ４，Ｍｂｉａｓ２は、それぞれ第１の実施形態と同様に動作するので、説明を省略する。
【００４７】
この様に、第１の実施形態の低雑音増幅器を２つ用いて差動構成としたので、各ＮＭＯＳトランジスタＭｂｉａｓ１，Ｍｂｉａｓ２への逆相の信号の入力は、各々の逆相側の出力信号を入力することで容易に実現できる。
【００４８】
次に、本実施形態の低雑音増幅器と、比較例の低雑音増幅器を差動構成にした回路との特性の比較について説明する。ここでは、両者の入力インピーダンス及び利得がほぼ同じとなる様にトランジスタサイズを調整した比較用回路を用いて比較を行う。
【００４９】
図６（ａ）は、本発明の第２の実施形態に係る低雑音増幅器の比較用回路の回路図である。図６（ｂ）は、比較例に係る低雑音増幅器の比較用回路の回路図である。説明を分かり易くするため、各図６（ａ），（ｂ）には差動構成の片側のみを示している。
【００５０】
図６（ａ），（ｂ）の各比較用回路は、負荷として抵抗Ｒを用いており、抵抗ＲとＮＭＯＳトランジスタＭ１のドレインとの間にカスコード接続されたＮＭＯＳトランジスタＭｃを備える。ＮＭＯＳトランジスタＭｃのゲートにはバイアス電圧Ｖｂｉａｓ１が加えられる。各ＮＭＯＳトランジスタＭｂｉａｓ１１，Ｍｂｉａｓ１２のゲートにはバイアス電圧Ｖｂｉａｓ２が加えられる。
【００５１】
第１の実施形態と同様に、本実施形態の回路は、入力インピーダンスを比較例の回路と同一値にした上で、比較例の回路に比べフィードバック経路のドレイン接地回路（ＮＭＯＳトランジスタＭ２１）の相互コンダクタンスを小さくできる。ここでは、ＮＭＯＳトランジスタＭ２１とＭｂｉａｓ１１のサイズを等しくして、ＮＭＯＳトランジスタＭ２２とＭｂｉａｓ１２のサイズを等しくしている。この条件では、各ＮＭＯＳトランジスタＭ２１，Ｍｂｉａｓ１１の相互コンダクタンスｇｍ２は、各ＮＭＯＳトランジスタＭ２２，Ｍｂｉａｓ１２の相互コンダクタンス２・ｇｍ２のおよそ半分となり、各ＮＭＯＳトランジスタＭ２１，Ｍｂｉａｓ１１のチャネル幅は約半分になる。図６（ａ），（ｂ）において、対応するＮＭＯＳトランジスタのバイアス電圧はほぼ同じであり、ＮＭＯＳトランジスタＭ２１とＭｂｉａｓ１１を流れるバイアス電流は、ＮＭＯＳトランジスタＭ２２とＭｂｉａｓ１２を流れるバイアス電流の約半分である。後述する様に、上記条件で、両者の入力インピーダンス及び利得はほぼ同じとなる。
【００５２】
また、図５で説明した様に、本実施形態では、出力ノード（つまり出力端子ＯＵＴ１）にはＮＭＯＳトランジスタＭ２１のゲートに加えて逆相側のＮＭＯＳトランジスタＭｂｉａｓ１１（図示せず）のゲートが接続されることになる。しかし、各ＮＭＯＳトランジスタＭ２１，Ｍｂｉａｓ１１の大きさは、比較例のＮＭＯＳトランジスタＭ２２の半分であるため、出力の負荷となる容量は変わらない。
【００５３】
他の構成は、図５と同一であるため、同一の構成に同一の符号を付して説明を省略する。
【００５４】
次に、図６（ａ），（ｂ）の各比較回路のシミュレーション結果について説明する。
【００５５】
図７は、本発明の第２の実施形態及び比較例に係る低雑音増幅器の特性を示す図である。図７（ａ）はスミスチャートで表示した入力インピーダンス（Ｓ１１）を表す。図７（ｂ）は入力の電圧定在波比（ＶＳＷＲ）を表す。図７（ｃ）は雑音指数（ＮＦ：Noise Figure）を表す。図７（ｄ）は利得（Ｓ２１）を表す。図７（ｂ）から図７（ｄ）の横軸は周波数を表す。
【００５６】
図７（ａ）から（ｄ）に示す様に、利得と入力インピーダンスとをそろえた条件で、本実施形態では比較例よりＮＦが改善していることがわかる。例えば、周波数２．５ＧＨｚにおいて、ＮＦは２．２５７ｄＢから２．０２４ｄＢに改善している。
【００５７】
なお、各ＮＭＯＳトランジスタＭ２１，Ｍｂｉａｓ１１の大きさは比較例の各ＮＭＯＳトランジスタＭ２２，Ｍｂｉａｓ１２の大きさの半分になっているので、入力の寄生容量も減少している。
【００５８】
以上で説明した様に、本実施形態によれば、第１の実施形態の低雑音増幅器を差動構成としたので、各ＮＭＯＳトランジスタＭｂｉａｓ１，Ｍｂｉａｓ２への逆相の信号の入力は、各々の逆相側の出力信号を入力することで容易に実現できる。
【００５９】
また、第１の実施形態と同様の効果が得られる。
【００６０】
以上、本発明の実施形態を詳述してきたが、具体的な構成は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。
【００６１】
例えば、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを用いても良い。
【００６２】
つまり、第１の実施形態の変形例として、図８に示す様に、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２，Ｍｐｂｉａｓを用いて低雑音増幅器を構成しても良い。図８の回路も第１の実施形態と同様に動作し、同様の効果が得られる。
【００６３】
また、第２の実施形態の変形例として、図９に示す様に、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２，Ｍｐｂｉａｓ１，Ｍｐ３，Ｍｐ４，Ｍｐｂｉａｓ２を用いて低雑音増幅器を構成しても良い。図９の回路も第２の実施形態と同様に動作し、同様の効果が得られる。
【００６４】
これらの第１の実施形態の変形例と第２の実施形態の変形例とにおいては、第１の電位を接地電位ＶＳＳとし、第２の電位を電源電位ＶＤＤとする。
【００６５】
また、ＮＭＯＳトランジスタＭ１と負荷ＺＬとから構成される増幅器として、上記実施形態以外の構成の回路を用いても良い。例えば、第１の実施形態においても、第２の実施形態の比較用回路と同様に、負荷ＺＬとＮＭＯＳトランジスタＭ１のドレインとの間にカスコード接続されたＮＭＯＳトランジスタＭｃを備えても良い。
【００６６】
また、負荷ＺＬ，ＺＬ１，ＺＬ２として、抵抗を用いても良く、インダクタ等を用いても良い。
【符号の説明】
【００６７】
Ｍ１〜Ｍ４，Ｍｂｉａｓ，Ｍｂｉａｓ１，Ｍｂｉａｓ２，Ｍ２１，Ｍ２２，Ｍｂｉａｓ１１，Ｍｂｉａｓ１２，Ｍｃ  ＮＭＯＳトランジスタ
ＺＬ，ＺＬ１，ＺＬ２，Ｒ  負荷
Ｃ１，Ｃ２  容量
Ｍｐ１〜Ｍｐ４，Ｍｐｂｉａｓ，Ｍｐｂｉａｓ１，Ｍｐｂｉａｓ２  ＰＭＯＳトランジスタ
【図１】
2011188343.tif 000007
【図２】
2011188343.tif 000008
【図３】
2011188343.tif 000009
【図４】
2011188343.tif 000010
【図５】
2011188343.tif 000011
【図６】
2011188343.tif 000012
【図７】
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【図８】
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【図９】
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