(57)【要約】【課題】１個の演算増幅器で高次積分器を実現する。【解決手段】積分器（１００）は、演算増幅器（１１）と、演算増幅器の反転入力端に接続された第１のフィルタ（１２）と、演算増幅器の反転入力端と出力端との間に接続された第２のフィルタ（１３）とを備えている。第１のフィルタ（１２）は、直列接続されたｎ個の抵抗素子（１２１）と、抵抗素子の各接続点とグランドとの間に接続されたｎ−１個の容量素子（１２２）と、抵抗素子の各接続点とグランドとの間に接続されたｎ−１個の抵抗素子（１２３）とを有する。第２のフィルタ（１３）は、直列接続されたｎ個の容量素子（１３１）と、容量素子の各接続点とグランドとの間に接続されたｎ−１個の抵抗素子（１３２）と、容量素子の各接続点とグランドとの間に接続されたｎ−１個の容量素子（１３３）とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
演算増幅器と、
前記演算増幅器の反転入力端に接続された第１のフィルタと、
前記演算増幅器の反転入力端と出力端との間に接続された第２のフィルタとを備え、
前記第１のフィルタは、ｎを２以上の整数として、
直列接続されたｎ個の抵抗素子と、
前記抵抗素子の各接続点とグランドとの間に接続されたｎ−１個の容量素子と、
前記抵抗素子の各接続点とグランドとの間に接続されたｎ−１個の抵抗素子とを有するものであり、
前記第２のフィルタは、
直列接続されたｎ個の容量素子と、
前記容量素子の各接続点とグランドとの間に接続されたｎ−１個の抵抗素子と、
前記容量素子の各接続点とグランドとの間に接続されたｎ−１個の容量素子とを有するものである
ことを特徴とする積分器。
【請求項２】
請求項１の積分器において、
前記第１のフィルタにおける第１のノードに接続された素子を並列接続した場合の合成アドミタンスと前記第１のノードに対応する前記第２のフィルタにおける第２のノードに接続された素子を並列接続した場合の合成アドミタンスとが等しい
ことを特徴とする積分器。
【請求項３】
請求項１の積分器において、
前記第１および第２のフィルタにおける少なくとも一つのノードと当該積分器の入力端との間に接続された第３のフィルタを備え、
前記第３のフィルタは、
少なくとも一つの抵抗素子と、
前記少なくとも一つの抵抗素子に並列接続された少なくとも一つの容量素子とを有するものである
ことを特徴とする積分器。
【請求項４】
請求項３の積分器において、
前記第１のフィルタにおける第１のノードに接続された素子を並列接続した場合の合成アドミタンスと前記第１のノードに対応する前記第２のフィルタにおける第２のノードに接続された素子を並列接続した場合の合成アドミタンスとが等しい
ことを特徴とする積分器。
【請求項５】
請求項１の積分器と、
前記積分器を通過した後の信号を量子化する量子化器と、
前記量子化器の出力を電流信号に変換し、前記積分器の前記第１および第２のフィルタにおける少なくとも一つのノードに前記電流信号を供給するＤ／Ａ変換器とを備えている
ことを特徴とするオーバーサンプリングＡ／Ｄ変換器。
【請求項６】
請求項１から４のいずれか一つの積分器を備えている
ことを特徴とするオーバーサンプリングＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積分器に関し、特に、連続時間型ΔΣ変調器に好適な積分器に関する。
【背景技術】
【０００２】
オーバーサンプリングＡ／Ｄ変換器は通信機器のフロントエンドや音声信号の変換などに広く用いられており、現在の通信、映像、音声信号処理回路に必須の回路技術である。オーバーサンプリングＡ／Ｄ変換器の一つに、連続時間型フィルタを備えた連続時間型ΔΣＡ／Ｄ変換器（CTDS-ADC:Continuous Time Delta-Sigma A/D converter）がある（例えば、非特許文献１，２参照）。
【０００３】
一般的なＣＴＤＳ−ＡＤＣでは、入力信号は縦続接続されたｎ個の積分器（連続時間型フィルタ）を通って量子化器によって量子化される。量子化器のデジタル出力はｎ個のＤ／Ａ変換器によってアナログ電流信号に変換されてからｎ個の積分器のそれぞれにフィードバックされる。ＣＴＤＳ−ＡＤＣでは、アナログ回路部分にスイッチが含まれないため低電圧化が可能となる。また、サンプリングフィルタを用いた場合に通常必要となる前置フィルタがＣＴＤＳ−ＡＤＣでは不要である。これらの点から、ＣＴＤＳ−ＡＤＣは通信システムへの応用に適しており、近年、応用開発研究が盛んとなっている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Richard Schreier and Bo Bang, "Delta-Sigma Modulators Employing Continuous-Time Circuitry", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS--I: FUNDAMENTAL THEORY AND APPLICATIONS, VOL. 43, NO. 4, APRIL 1996
【非特許文献２】Xuefeng Chen et al., "A 18mW CT ΔΣ Modulator with 25MHz Bandwidth for Next Generation Wireless Applications", IEEE 2007 Custom Intergrated Circuits Conference, 2007
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＣＴＤＳ−ＡＤＣにおいて分解能とＳＮ性能を向上させるには量子化ノイズ除去のためのフィルタ次数を上げる必要があり、その次数分の演算増幅器が必要となる。すなわち、ＣＴＤＳ−ＡＤＣの性能を向上しようとすると多数の演算増幅器を使用しなければならなくなる。しかし、演算増幅器の個数増加は回路規模と消費電力の増加を招くこととなり、携帯通信機器などに応用されるシステムＬＳＩの性能向上に係るボトルネックの一因となる。
【０００６】
上記問題に鑑み、本発明は、１個の演算増幅器で高次の積分特性を発揮する積分器を提供することを課題とする。さらに、そのような積分器を備えた時間連続型オーバーサンプリングＡ／Ｄ変換器を提供することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明によって次のような手段を講じた。すなわち、積分器は、演算増幅器と、演算増幅器の反転入力端に接続された第１のフィルタと、演算増幅器の反転入力端と出力端との間に接続された第２のフィルタとを備えている。ここで、第１のフィルタは、ｎを２以上の整数として、直列接続されたｎ個の抵抗素子と、抵抗素子の各接続点とグランドとの間に接続されたｎ−１個の容量素子と、抵抗素子の各接続点とグランドとの間に接続されたｎ−１個の抵抗素子とを有する。そして、第２のフィルタは、直列接続されたｎ個の容量素子と、容量素子の各接続点とグランドとの間に接続されたｎ−１個の抵抗素子と、容量素子の各接続点とグランドとの間に接続されたｎ−１個の容量素子とを有する。
【０００８】
これによると、各素子の素子値を適宜設定することで１個の演算増幅器で１／αｓｎで表される（ただし、ｓはラプラス演算子、αは各素子の素子値によって決定される定数である）伝達特性を発揮する高次積分器を構成することができる。
【０００９】
積分器は、さらに、第１および第２のフィルタにおける少なくとも一つのノードと当該積分器の入力端との間に接続された第３のフィルタを備えていてもよい。ここで、第３のフィルタは、少なくとも一つの抵抗素子と、少なくとも一つの抵抗素子に並列接続された少なくとも一つの容量素子とを有する。
【００１０】
これによると、積分器の伝達関数にｎ−１次までの任意の次数の項を追加することができ、任意の伝達特性を実現することができる。
【００１１】
好ましくは、第１のフィルタにおける第１のノードに接続された素子を並列接続した場合の合成アドミタンスと第１のノードに対応する第２のフィルタにおける第２のノードに接続された素子を並列接続した場合の合成アドミタンスとを等しくする。
【００１２】
また、オーバーサンプリングＡ／Ｄ変換器は上記の積分器を少なくとも一つ備えているものとする。オーバーサンプリングＡ／Ｄ変換器は、上記の積分器と、積分器を通過した後の信号を量子化する量子化器と、量子化器の出力を電流信号に変換し、積分器の第１および第２のフィルタにおける少なくとも一つのノードに電流信号を供給するＤ／Ａ変換器とを備えていてもよい。
【発明の効果】
【００１３】
本発明によると、小型かつ低消費電力の高次積分器を得ることができる。さらに、高分解能かつ高ＳＮ比のオーバーサンプリングＡ／Ｄ変換器の小型化および低消費電力化が可能となる。
【図面の簡単な説明】
【００１４】
【図１】図１は、第１の実施形態に係る高次積分器の構成図である。
【図２】図２は、図１の積分器の一例である２次積分器の構成図である。
【図３】図３は、図１の積分器の別例である３次積分器の構成図である。
【図４】図４は、第２の実施形態に係る高次積分器の構成図である。
【図５】図５は、図４の積分器の一例である２次積分器の構成図である。
【図６】図６は、図４の積分器の別例である３次積分器の構成図である。
【図７】図７は、第３の実施形態に係るオーバーサンプリングＡ／Ｄ変換器の構成図である。
【図８】図８は、第４の実施形態に係るオーバーサンプリングＡ／Ｄ変換器の構成図である。
【発明を実施するための形態】
【００１５】
（第１の実施形態）
図１は、第１の実施形態に係る高次積分器の構成を示す。積分器１００は、演算増幅器１１、演算増幅器１１の反転入力端に接続されたフィルタ１２、および演算増幅器１１の反転入力端と出力端との間に接続されたフィルタ１３を備えている。フィルタ１２は、直列接続されたｎ個の抵抗素子１２１、これら抵抗素子１２１の各接続点とグランドとの間に接続されたｎ−１個の容量素子１２２、およびこれら抵抗素子１２１の各接続点とグランドとの間に接続されたｎ−１個の抵抗素子１２３を備えたｎ次ローパスフィルタである。フィルタ１３は、直列接続されたｎ個の容量素子１３１、これら容量素子１３１の各接続点とグランドとの間に接続されたｎ−１個の抵抗素子１３２、およびこれら容量素子１３１の各接続点とグランドとの間に接続されたｎ−１個の容量素子１３３を備えたｎ次ハイパスフィルタである。
【００１６】
積分器１００の入力信号および出力信号をそれぞれＶｉｎおよびＶｏｕｔとすると、積分器１００の伝達関数は一般に次式で表される。ただし、α、β、γはフィルタ１２，１３の各素子の素子値によって決まる定数である。
【００１７】
【数１】
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【００１８】
ここで、次式を満たせば上記の伝達関数は１／αｓｎとなり、積分器１００はｎ次積分器として機能するようになる。すなわち、ｎ−１元連立方程式を解くことで各素子値が求まる。フィルタ１２，１３を構成する素子の自由度は下記の連立方程式の解の自由度よりも大きいため、下記の連立方程式の解は常に存在する。
【００１９】
【数２】
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【００２０】
図２は、ｎ＝２のときの積分器１００の構成を示す。積分器１００において、信号入力端および演算増幅器１１の反転入力端にそれぞれ接続された抵抗素子１２１の抵抗値をＲ１およびＲ２、容量素子１２２の容量値をＣｔ１、抵抗素子１２３の抵抗値をＲｔ１、演算増幅器１１の反転入力端および出力端にそれぞれ接続された容量素子１３１の容量値をＣ１およびＣ２、抵抗素子１３２の抵抗値をＲｔ２、容量素子１３３の容量値をＣｔ２、抵抗素子１２１，１２３および容量素子１２２の接続ノード１０１の電圧をＶ１、容量素子１３１，１３３および抵抗素子１３２の接続ノード１０２の電圧をＶ２とすると、次の節点方程式が成り立つ。
【００２１】
【数３】
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【００２２】
ここで、フィルタ１２におけるノード１０１に接続された素子を並列接続した場合の合成アドミタンスとフィルタ１３におけるノード１０２に接続された素子を並列接続した場合の合成アドミタンスとが等しい、例えば、Ｃｔ１＝Ｃ１＋Ｃ２＋Ｃｔ２、１／Ｒｔ２＝１／Ｒ１＋１／Ｒ２＋１／Ｒｔ１とすると、次の伝達関数が導出される。すなわち、積分器１００は２次積分器として機能する。
【００２３】
【数４】
2011077689.tif 000006
【００２４】
図３は、ｎ＝３のときの積分器１００の構成を示す。図面左から、抵抗素子１２１の抵抗値をＲ１，Ｒ２およびＲ３、容量素子１２２の容量値をＣｔ１およびＣｔ２、抵抗素子１２３の抵抗値をＲｔ１およびＲｔ２、容量素子１３１の容量値をＣ１，Ｃ２およびＣ３、抵抗素子１３２の抵抗値をＲｔ３およびＲｔ４、容量素子１３３の容量値をＣｔ３およびＣｔ４、抵抗素子１２１，１２３および容量素子１２２の接続ノードの電圧をＶ１およびＶ２、容量素子１３１，１３３および抵抗素子１３２の接続ノードの電圧をＶ３およびＶ４とすると、次の節点方程式が成り立つ。
【００２５】
【数５】
2011077689.tif 000007
【００２６】
ここで、抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒｔ１，Ｒｔ２，Ｒｔ３，Ｒｔ４をいずれもＲｉｎ、容量値Ｃ１，Ｃ２，Ｃ３，Ｃｔ３，Ｃｔ４をいずれもＣｆ、容量値Ｃｔ１，Ｃｔ２をいずれも８Ｃｆとすると、次の伝達関数が導出される。すなわち、積分器１００は３次積分器として機能する。
【００２７】
【数６】
2011077689.tif 000008
【００２８】
（第２の実施形態）
図４は、第２の実施形態に係る高次積分器の構成を示す。本実施形態に係る積分器１００Ａは、第１の実施形態に係る積分器１００にフィルタ１４を追加したものである。以下、第１の実施形態と異なる点について説明する。
【００２９】
フィルタ１４は、並列接続された少なくとも一つの抵抗素子１４１および少なくとも一つの容量素子１４２を備えている。各素子の一端は信号入力端に接続され、他端はフィルタ１２，１３における少なくとも一つのノードに接続される。すなわち、フィルタ１４を介してフィルタ１２，１３における任意のノードに入力信号Ｖｉｎが接続できるようになっている。図４に例示したフィルタ１４は、並列接続された２つの抵抗素子１４１および２つの容量素子１４２を備えている。このうち１組の抵抗素子１４１および容量素子１４２の他端はフィルタ１２における図中右寄りのノードに接続され、別組の抵抗素子１４１および容量素子１４２の他端はフィルタ１３における図中左寄りのノードに接続されている。
【００３０】
ここで、重要なことはフィルタ１２，１３のインピーダンスを変更しないようにフィルタ１４を追加するということである。例えば、抵抗素子１４１および容量素子１４２が接続される前の容量素子１２２の容量値をＣｔ、抵抗素子１２３の抵抗値をＲｔ、接続された後の容量素子１２２の容量値をＣｔ’、抵抗素子１２３の抵抗値をＲｔ’、抵抗素子１４１の抵抗値をＲｔ”、容量素子１４２の容量値をＣｔ”とすると、Ｃｔ＝Ｃｔ’＋Ｃｔ”、１／Ｒｔ＝１／Ｒｔ’＋１／Ｒｔ”を満たすように各素子の素子値を決定する。これにより、積分器１００Ａのｎ次積分特性を維持しつつ伝達関数にｎ−１次までの任意の次数の項を追加することができる。
【００３１】
図５は、ｎ＝２のときの積分器１００Ａの構成を示す。なお、図４の積分器１００におけるフィルタ１３にあった容量素子１３３は容量素子１４２の追加によって省略している。積分器１００Ａにおいて、さらに、抵抗素子１４１の抵抗値をＲｉｎ、容量素子１４２の容量値をＣｉｎとすると、次の節点方程式が成り立つ。
【００３２】
【数７】
2011077689.tif 000009
【００３３】
フィルタ１２におけるノード１０１に接続された素子を並列接続した場合の合成アドミタンスとフィルタ１３におけるノード１０２に接続された素子を並列接続した場合の合成アドミタンスとが等しい、例えば、Ｃｔ１＝Ｃ１＋Ｃ２＋Ｃｉｎ、１／Ｒｔ２＝１／Ｒ１＋１／Ｒ２、Ｒｔ１＝Ｒｉｎとすると、次の伝達関数が導出される。すなわち、ｓ−２項、ｓ−１項、および定数項を含む任意の２次伝達関数が実現される。
【００３４】
【数８】
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【００３５】
図６は、ｎ＝３のときの積分器１００Ａの構成を示す。積分器１００Ａにおいて、さらに、互いに接続された抵抗素子１２３，１４１の抵抗値をＲｔ２’およびＲｔ２”、互いに接続された抵抗素子１３２，１４１の抵抗値をＲｔ３’およびＲｔ３”、互いに接続された容量素子１３３，１４２の容量値をＣｔ４’およびＣｔ４”とすると、次の節点方程式が成り立つ。
【００３６】
【数９】
2011077689.tif 000011
【００３７】
ここで、抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒｔ１，Ｒｔ２，Ｒｔ３，Ｒｔ４をいずれもＲｉｎ、容量値Ｃ１，Ｃ２，Ｃ３，Ｃｔ３，Ｃｔ４をいずれもＣｆ、容量値Ｃｔ１，Ｃｔ２をいずれも８Ｃｆとし、さらに、Ｃｔ４＝Ｃｔ４’＋Ｃｔ４”、１／Ｒｔ２＝１／Ｒｔ２’＋１／Ｒｔ２”、および１／Ｒｔ３＝１／Ｒｔ３’＋１／Ｒｔ３”という条件が満たされる場合、次の伝達関数が導出される。すなわち、ｓ−３項、ｓ−２項、ｓ−１項、および定数項を含む任意の３次伝達関数が実現される。
【００３８】
【数１０】
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【００３９】
なお、第１および第２の実施形態に係る積分器のいずれについても、抵抗素子１２１どうしの接続点、例えば、図２および図５に示したノード１０１と演算増幅器１１の出力端との間に抵抗性パスを設けることで高次共振器に変形することができる。
【００４０】
（第３の実施形態）
図７は、第３の実施形態に係るＣＴＤＳ−ＡＤＣの構成を示す。図７において、符号１１０は一般的な１次積分器、符号１２０は加算器、符号１３０は量子化器、符号１４０はＤ／Ａ変換器（電圧電流変換器）をそれぞれ示す。積分器１００は第１の実施形態に係る高次積分器である。例えば、積分器１００として図２に示した２次積分器を採用した場合、１次積分器１１０および２個の積分器１００を縦続接続することで当該ＣＴＤＳ−ＡＤＣは５次の積分特性を発揮する。
【００４１】
（第４の実施形態）
図８は、第４の実施形態に係るＣＴＤＳ−ＡＤＣの構成を示す。本実施形態に係るＣＴＤＳ−ＡＤＣは、第３の実施形態に係るＣＴＤＳ−ＡＤＣにおける積分器１００に代えて積分器１００Ａを備えている。積分器１００Ａは第２の実施形態に係る高次積分器である。例えば、積分器１００Ａとして図５に示した２次積分器を採用した場合、量子化器１３０の出力をＤ／Ａ変換器１４０で電流に変換して積分器１００Ａの所定のノードにフィードバックする。そして、１次積分器１１０および２個の積分器１００Ａを縦続接続することで当該ＣＴＤＳ−ＡＤＣは５次の積分特性を発揮する。
【産業上の利用可能性】
【００４２】
本発明に係る積分器およびオーバーサンプリングＡ／Ｄ変換器は、比較的小規模かつ低消費電力で高次の積分特性およびフィルタリング特性を発揮するため、携帯通信機器などに有用である。
【符号の説明】
【００４３】
１００    積分器
１００Ａ  積分器
１０１    ノード（第１のノード）
１０２    ノード（第２のノード）
１１      演算増幅器
１２      フィルタ（第１のフィルタ）
１２１    抵抗素子
１２２    容量素子
１２３    抵抗素子
１３      フィルタ（第２のフィルタ）
１３１    容量素子
１３２    抵抗素子
１３３    容量素子
１４      フィルタ（第３のフィルタ）
１４１    抵抗素子
１４２    容量素子
１３０    量子化器
１４０    Ｄ／Ａ変換器
【図１】
2011077689.tif 000013
【図２】
2011077689.tif 000014
【図３】
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【図４】
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【図５】
2011077689.tif 000017
【図６】
2011077689.tif 000018
【図７】
2011077689.tif 000019
【図８】
2011077689.tif 000020