(57)【要約】【課題】電源ノイズに対して安定に基準電圧を生成することができる基準電圧発生回路を提供する。【解決手段】基準電圧発生回路が、ノードＮ１とノードＮ２の電位差が０になるようにフィードバックを行う演算増幅器ＡＭＰと、演算増幅器ＡＭＰの出力とノードＮ１、Ｎ２の間に接続された抵抗素子Ｒ１１、Ｒ２１と、ノードＮ１、Ｎ２と接地端子の間に接続されたダイオード接続のバイポーラトランジスタＱ１、Ｑ２と、バイポーラトランジスタＱ１のエミッタとノードＮ１との間に接続された抵抗素子Ｒ１２と、バイポーラトランジスタＱ２のエミッタとノードＮ２との間に接続された抵抗素子Ｒ２０、Ｒ２２とを具備する。【選択図】図２
2011150526.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードと第２ノードの電位差が０になるようにフィードバックを行うフィードバック回路部と、
前記第１ノードから接地端子に流れる第１電流がＰＮ接合の順方向に流れるように前記第１ノードと接地端子の間に接続された第１ＰＮ接合素子と、
前記第２ノードから接地端子に流れる第２電流がＰＮ接合の順方向に流れるように前記第２ノードと接地端子の間に接続された第２ＰＮ接合素子と、
前記第１ノードと前記第１ＰＮ接合素子の間に接続された第１抵抗手段と、
前記第２ノードと前記第２ＰＮ接合素子の間に接続された第２抵抗手段
とを具備する
基準電圧発生回路。
【請求項２】
請求項１に記載の基準電圧発生回路であって、
前記フィードバック回路部は、
第１入力が前記第１ノードに接続され、第２入力が前記第２ノードに接続された演算増幅器と、
前記演算増幅器の出力と前記第１ノードの間に接続された第３抵抗素子と、
前記演算増幅器の出力と前記第２ノードの間に接続された第４抵抗素子
とを備える
基準電圧発生回路。
【請求項３】
請求項１に記載の基準電圧発生回路であって、
更に、出力段を具備し、
前記フィードバック回路部は、第１及び第２カレントミラーを備え、
前記第１カレントミラーは、ソースが電源端子に接続され、ゲートが共通に接続された第１及び第２ＰＭＯＳトランジスタを備え、
前記第２カレントミラーは、前記ソースが前記第１ノード及び前記第２ノードにそれぞれに接続され、ゲートが共通に接続された第１及び第２ＮＭＯＳトランジスタを備え、
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタのドレインが第３ノードに共通に接続され、
前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタのドレインが第４ノードに共通に接続され、
前記第１及び第２ＰＭＯＳトランジスタのゲートは、前記第３ノードと前記第４ノードの一方に接続され、
前記第１及び第２ＮＭＯＳトランジスタのゲートは、前記第３ノードと前記第４ノードの他方に接続され、
前記出力段は、前記第１及び第２ＰＭＯＳトランジスタのゲートの電位に応答して基準電圧を出力する
基準電圧発生回路。
【請求項４】
請求項１に記載の基準電圧発生回路であって、
更に、出力段を具備し、
前記フィードバック回路部は、
第１入力が前記第１ノードに接続され、第２入力が前記第２ノードに接続された演算増幅器と、
ソースが電源端子に接続され、ゲートが前記演算増幅器の出力に共通に接続された第１及び第２ＰＭＯＳトランジスタ
とを備え、
前記第１及び第２ＰＭＯＳトランジスタのドレインが、それぞれ、前記第１及び第２ノードに接続され、
前記出力段は、前記演算増幅器の出力の電位に応答して基準電圧を出力する
基準電圧発生回路。
【請求項５】
第１電源電圧を昇圧して第２電源電圧を出力する昇圧回路と、
請求項１乃至４のいずれかに記載の基準電圧発生回路
とを備え、
前記基準電圧発生回路は、前記第２電源電圧の供給を受けて動作する
集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路に関し、特に、ＰＮ接合を流れる電流の性質を利用して温度に依存しない基準電圧を発生するように構成された、いわゆる、バンドギャップ基準電圧発生回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（large scale integrated circuit）の大規模集積化に伴い、アナログデジタル混載ＬＳＩの需要が増してきている。従来、ロジック回路で発生した電源ノイズを避けるために、精度が要求されるＰＬＬ（phase locked loop）回路やバンドギャップ基準電圧発生回路などのアナログ回路用電源は、ロジック回路用電源から分離されていた。しかし、チップコスト削減の観点からは、アナログ回路とロジック回路とが電源を共用することが望ましい。そのため、電源ノイズ耐性の優れたアナログ回路の需要が増してきている。
【０００３】
図１は、一般的に普及しているバンドギャップ基準電圧発生回路の主要部の構成の一例を示す回路図である。図１のバンドギャップ基準電圧発生回路は、演算増幅器ＡＭＰと、バイポーラトランジスタＱ１、Ｑ２と、抵抗素子Ｒ１、Ｒ２、Ｒ２０とを備えている。バイポーラトランジスタＱ１、Ｑ２は、コレクタとベースとが接続されており、ダイオードとして動作する。バイポーラトランジスタＱ１のエミッタは、直接にノードＮ１に接続される一方、バイポーラトランジスタＱ２のエミッタは、抵抗素子Ｒ２０を介してノードＮ２に接続されている。抵抗素子Ｒ１は、ノードＮ１と演算増幅器ＡＭＰの出力の間に接続されており、抵抗素子Ｒ２は、ノードＮ２と演算増幅器ＡＭＰの出力の間に接続されている。ノードＮ１、Ｎ２は、それぞれ、演算増幅器ＡＭＰの非反転入力、反転入力に接続されており、演算増幅器ＡＭＰの出力電圧は、ノードＮ１、Ｎ２の電位差が０になるように調節される。この演算増幅器ＡＭＰの出力電圧が、生成しようとする基準電圧ＶＲＥＦであり、図１のバンドギャップ基準電圧発生回路は、この基準電圧ＶＲＥＦが温度に依存しないように安定に生成されるように構成される。
【０００４】
図１の構成では、電源ノイズが基準電圧ＶＲＥＦの精度を劣化させる。以下では、このメカニズムについて説明する。
【０００５】
抵抗素子Ｒ１、Ｒ２の抵抗値が同一であって抵抗素子Ｒ１、Ｒ２を流れる電流が同一であり、また、バイポーラトランジスタＱ２のエミッタの面積のバイポーラトランジスタＱ１のエミッタの面積に対する比が１：αである場合、基準電圧ＶＲＥＦは、下記の式で表わされる：
【数１】
2011150526.tif 000003
ここで、ＶＥＢは、バイポーラトランジスタＱ１、Ｑ２（ダイオードとして使用）のエミッタ−ベース間電圧であり、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷であり、また、ＶＯＳは、演算増幅器ＡＭＰのオフセット電圧である。
【０００６】
式（１）から理解されるように、基準電圧ＶＲＥＦは、演算増幅器ＡＭＰのオフセット電圧ＶＯＳに依存する。そして、以下に議論するように、演算増幅器ＡＭＰのオフセット電圧ＶＯＳは、基準電圧ＶＲＥＦの精度に大きく影響する。基準電圧ＶＲＥＦの温度に対する依存性は、式（１）を絶対温度Ｔで偏微分することによって得られる下記の式（２）によって表わされる：
【数２】
2011150526.tif 000004
ただし、∂ＶＯＳ／∂Ｔ〜０と仮定した（現実的に妥当な近似である）。式（２）において、バイポーラトランジスタＱ１、Ｑ２としてシリコントランジスタが用いられる場合、即ち、シリコンのＰＮ接合が用いられる場合、∂ＶＥＢ／∂Ｔ≒−２．０（ｍＶ／Ｋ）、ｋ／ｑ≒０．０８６（ｍＶ／Ｋ）である。例えば、α＝８を用いると、式（２）を０にするためには、比Ｒ２／Ｒ２０は、１１．１９となる。この場合、式（１）から理解されるように、オフセット電圧ＶＯＳの１０倍以上が、基準電圧ＶＲＥＦに現れてしまうことになる。よって、バンドギャップ基準電圧発生回路の精度を向上しようとするならば、演算増幅器ＡＭＰのオフセット電圧ＶＯＳを低減させることが重要になる。
【０００７】
ここで、図１の回路構成では、電源ノイズは、実質的に演算増幅器ＡＭＰのオフセット電圧ＶＯＳを増大させる役割を果たし、結果としてバンドギャップ基準電圧発生回路の精度を低下させる。図１のバンドギャップ基準電圧発生回路において、演算増幅器ＡＭＰの出力電圧（即ち、基準電圧ＶＲＥＦ）は、電源電圧ＶＤＤから生成されているので、電源ノイズを受けることになる。このとき、演算増幅器ＡＭＰの差動入力対に伝わるノイズが経路１、経路２で異なれば、非反転入力及び反転入力の電圧Ｖ１、Ｖ２の差が増大し、実質的にオフセット電圧ＶＯＳが増大し、基準電圧ＶＲＥＦの精度が低下してしまうことになる。
【０００８】
詳細には、低周波領域において、ＰＮ接合（即ち、バイポーラトランジスタＱ１、Ｑ２のエミッタ−ベース接合の抵抗）の小信号等価抵抗ＲＤｉは、次式で表わされる：
【数３】
2011150526.tif 000005
ここで、ＩＤｉは、ＰＮ接合を流れる電流である。経路１によって演算増幅器ＡＭＰの非反転入力に伝わるＡＣ成分ｖ１、及び、経路２によって演算増幅器ＡＭＰの反転入力に伝わるＡＣ成分ｖ２は、基準電圧ＶＲＥＦのＡＣ成分ｖＲＥＦを用いて、各々、次式で与えられる：
【数４】
2011150526.tif 000006
【０００９】
経路１及び経路２を介して演算増幅器ＡＭＰの差動入力対に与えられるＡＣ成分の比は、式（４）と式（５）の比をとることによって得られ、次式で与えられる：
【数５】
2011150526.tif 000007
【００１０】
以上に説明したメカニズムにより、式（６）で与えられるＡＣ成分の相違が、演算増幅器ＡＭＰの差動入力対に生じる。このＡＣ成分は、演算増幅器ＡＭＰの応答性及び寄生容量などの要因によって、演算増幅器ＡＭＰの直流的なオフセット電圧としてオフセット電圧ＶＯＳに加算して見えるようになる。
【００１１】
特開２００７−３０５０１０号公報は、このようなメカニズムで劣化する基準電圧ＶＲＥＦの精度を向上させるために、電源電圧ＶＤＤに重畳される電源ノイズを遮蔽する回路構成を開示している。この公報に記載の回路では、カレントミラー回路として構成された定電圧供給部によって定電流をバンドギャップ電圧基準回路に供給し、これにより、電源電圧ＶＤＤに重畳したノイズの影響を低減する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−３０５０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、この公報に記載の公知回路では、バンドギャップ電圧基準回路を通らない余分な電流パス（即ち、カレントミラー回路の入力側に接続される回路）が追加されているため、消費電流が増大してしまう。また、当該公知回路では、定電圧供給部のカレントミラー回路のＰＭＯＳトランジスタがソース−ドレイン間で電圧降下をもたらすために、実際の動作限界電圧が、本来のバンドギャップ基準電圧発生回路が持つ動作限界電圧よりも高くなってしまう。
【００１４】
また、ノイズを抑えるためには、抵抗素子と容量素子を用いたローパスフィルタを用いるという手法も一般的に考えられる。しかしながら、容量素子の使用は回路面積を増大させる要因となり、また、抵抗素子の使用は、電圧降下によって回路の動作限界電圧を上昇させてしまう。
【００１５】
以上のことから、バンドギャップ基準電圧発生回路自体が電源ノイズに対して強くなるように設計されることが、最も望ましい解決策であるといえる。
【課題を解決するための手段】
【００１６】
本発明の一の観点においては、基準電圧発生回路が、第１ノードと第２ノードの電位差が０になるようにフィードバックを行うフィードバック回路部と、第１ノードから接地端子に流れる第１電流がＰＮ接合の順方向に流れるように第１ノードと接地端子の間に接続された第１ＰＮ接合素子と、第２ノードから接地端子に流れる第２電流がＰＮ接合の順方向に流れるように第２ノードと接地端子の間に接続された第２ＰＮ接合素子と、第１ノードと第１ＰＮ接合素子の間に接続された第１抵抗手段と、第２ノードと第２ＰＮ接合素子の間に接続された第２抵抗手段とを具備する。
【発明の効果】
【００１７】
本発明によれば、電源ノイズの発生に対して安定に基準電圧を生成することができる基準電圧発生回路が提供される。
【図面の簡単な説明】
【００１８】
【図１】一般的なバンドギャップ基準電圧発生回路の構成を示す回路図である。
【図２】本発明の一実施形態におけるバンドギャップ基準電圧発生回路の構成を示す回路図である。
【図３】本発明の他の実施形態におけるバンドギャップ基準電圧発生回路の構成を示す回路図である。
【図４】本発明の更に他の実施形態におけるバンドギャップ基準電圧発生回路の構成を示す回路図である。
【図５】本発明の各実施形態のバンドギャップ基準電圧発生回路を適用した集積回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１９】
図２は、本発明の一実施形態におけるバンドギャップ基準電圧発生回路の構成を示す回路図である。図２のバンドギャップ基準電圧発生回路は演算増幅器ＡＭＰと、バイポーラトランジスタＱ１、Ｑ２と、抵抗素子Ｒ１１、Ｒ２１、Ｒ１２、Ｒ２２、Ｒ２０とを備えている。図１のバンドギャップ基準電圧発生回路と同様に、バイポーラトランジスタＱ１、Ｑ２は、コレクタとベースとが接続されており、ダイオードとして動作する。抵抗素子Ｒ１は、ノードＮ１と演算増幅器ＡＭＰの出力の間に接続されており、抵抗素子Ｒ２は、ノードＮ２と演算増幅器ＡＭＰの出力の間に接続されている。ノードＮ１、Ｎ２は、それぞれ、演算増幅器ＡＭＰの非反転入力、反転入力に接続されており、演算増幅器ＡＭＰの出力電圧、即ち、基準電圧ＶＲＥＦは、ノードＮ１、Ｎ２の電位差が０になるように調節される。
【００２０】
図２のバンドギャップ基準電圧発生回路では、バイポーラトランジスタＱ１のエミッタとノードＮ１との間に抵抗素子Ｒ１２が挿入され、バイポーラトランジスタＱ２のエミッタとノードＮ２の間に、抵抗素子Ｒ２２、Ｒ２０が挿入されている。ここで、抵抗素子Ｒ１２、Ｒ２２の抵抗値は同一である。このような構成では、経路１における演算増幅器ＡＭＰの出力からバイポーラトランジスタＱ１のエミッタまでの抵抗素子の抵抗値の総和と、経路２における演算増幅器ＡＭＰの出力からバイポーラトランジスタＱ２のエミッタまでの抵抗素子の抵抗値の総和とが、それぞれ、図１のバンドギャップ基準電圧発生回路の抵抗素子Ｒ１、Ｒ２の抵抗値と同じであれば、同一の基準電圧ＶＲＥＦが生成される。即ち、図１、図２の回路構成において、Ｒ１＝Ｒ１１＋Ｒ１２、Ｒ２＝Ｒ２１＋Ｒ２２とすれば、同一の基準電圧ＶＲＥＦが生成される。言い換えれば、図２のバンドギャップ基準電圧発生回路は、図１の回路構成において、演算増幅器ＡＭＰの非反転入力と反転入力とを、それぞれ、ノードＮ１０、Ｎ２０からノードＮ１、Ｎ２につなぎ換えることで容易に構成できる。
【００２１】
式（６）を参照して説明されているように、演算増幅器ＡＭＰの非反転入力、反転入力に入力される電圧のＡＣ成分の比が１に近ければ、電源ノイズによって発生するオフセット電圧ＶＯＳの影響を抑えることができる。図２の回路構成においては、ＡＣ成分の比が下記式（７）で表わされる：
【数６】
2011150526.tif 000008
ただし、Ｒ１２＝Ｒ２２である。
【００２２】
ここで、式（６）、（７）を比較するため、同じ抵抗値のものは表記を揃える。前述したように、
Ｒ１＝Ｒ１１＋Ｒ１２，
Ｒ２＝Ｒ２１＋Ｒ２２，
Ｒ１＝Ｒ２，
Ｒ１１＝Ｒ２１，
Ｒ１２＝Ｒ２２，
であるから、式（６）、式（７）は、ＲＤｉ、Ｒ２、Ｒ２０、Ｒ２２のみで表記することができて、
【数７】
2011150526.tif 000009
【数８】
2011150526.tif 000010
となる。
式（６）’、（７）’の第２項の分母、分子を比較すると、
ＲＤｉ＜ＲＤｉ＋Ｒ２２，          ・・・（８）
であり、また、第２項の分子において、
Ｒ２＞Ｒ２−Ｒ２２，              ・・・（９）
が成り立つから、式（７）’の第２項は、式（６）’の第２項よりも小さい。よって、下記式（１０）が成立する：
【数９】
2011150526.tif 000011
以上示したように、図２の回路構成によれば、演算増幅器ＡＭＰの非反転入力、反転入力に入力される電圧のＡＣ成分を低減し、これにより、電源ノイズによって発生するオフセット電圧ＶＯＳの影響を抑えることができる。
【００２３】
発明の効果はＲ２２をより大きくすることで、より一層増大する。式（７）’の第２項によると、Ｒ２２を大きくすれば、分子は小さくなり、分母は大きくなる。つまり、（ｖ２／ｖ１）’をより１に近づけることができるのである。ただし、Ｒ２＝Ｒ２１＋Ｒ２２であるから、Ｒ２２＜Ｒ２であることに留意しなければならない。
【００２４】
Ｒ２２を大きくすることによって、発明の効果がより得られることを示した。しかし、Ｒ２２をより大きくしようとすると、演算増幅器ＡＭＰによって生じるオフセット電圧ＶＯＳの影響を増加させてしまうことになる。このときのオフセット電圧ＶＯＳ’を式（１１）に示す。式（７）’と同様に、Ｒ２、Ｒ２０、Ｒ２２のみで表記する：
【数１０】
2011150526.tif 000012
即ち、電源ノイズによる精度の劣化を小さくするために発明の効果をより大きくしようとすれば、演算増幅器ＡＭＰのオフセット電圧が大きくなってしまうことが分かる。
【００２５】
以上、前述したように、Ｒ２２を大きくすると、電源ノイズによるＡＣ成分の差を減らすことができるが、一方で、アンプのオフセット電圧による影響を悪化させることになる。つまり、本発明の最適なＲ２２の値は、電源ノイズによる影響と、アンプのオフセットによる影響を比較勘案して決定される。
【００２６】
なお、図２では、動作の説明の便宜上、抵抗素子Ｒ２２、Ｒ２０が別々の素子として図示されているが、実際の集積化においては、抵抗素子Ｒ２２、Ｒ２０が一の抵抗素子として集積化されてもよい。このとき、その一の抵抗措置を抵抗Ｒｘ（＝Ｒ２２＋Ｒ２０）として表現できる。即ち、図２の回路構成は、バイポーラトランジスタＱ１のエミッタとノードＮ１との間に抵抗素子Ｒ１２が挿入され、バイポーラトランジスタＱ２のエミッタとノードＮ２の間に、抵抗素子Ｒｘが挿入される回路としても把握可能である。
【００２７】
図２に図示されているような、ノードＮ１とバイポーラトランジスタＱ１のエミッタの間、及び、ノードＮ２とバイポーラトランジスタＱ２のエミッタの間の両方に抵抗素子を挿入することによって電源ノイズによる基準電圧ＶＲＥＦの変動を抑制する構成は、フィードバックによってノードＮ１、Ｎ２の電位差が０に制御されるように構成されているバンドギャップ基準電圧発生回路に一般に採用可能である。
【００２８】
図３、図４は、他の実施形態のバンドギャップ基準電圧発生回路の構成を示す回路図である。図３のバンドギャップ基準電圧発生回路は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３と、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と、抵抗素子Ｒ３１〜Ｒ３３、Ｒ２０と、バイポーラトランジスタＱ１〜Ｑ３とを備えている。ここで、バイポーラトランジスタＱ１のエミッタとノードＮ１との間に設けられた抵抗素子Ｒ３１と、バイポーラトランジスタＱ２のエミッタとノードＮ２との間に設けられた抵抗素子Ｒ３２の抵抗値は同一である。
【００２９】
また、ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、電源電圧ＶＤＤが供給される電源端子に接続された第１のカレントミラーを構成している。詳細には、ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、そのソースが電源電圧ＶＤＤが供給される電源端子に接続され、そのゲートがＰＭＯＳトランジスタＭＰ２のドレインに共通に接続されている。
【００３０】
ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、第１のカレントミラーに接続された第２のカレントミラーを構成している。詳細には、ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、そのドレインがＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレインにそれぞれに接続され、ゲートがＮＭＯＳトランジスタＭＮ１のドレインに共通に接続されている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースは、それぞれ、ノードＮ１、Ｎ２に接続される。
【００３１】
第１及び第２のカレントミラーの動作により、図３の回路構成においても、ノードＮ１、Ｎ２の電位差が０になるようにフィードバックがかかる。
【００３２】
ＰＭＯＳトランジスタＭＰ３、バイポーラトランジスタＱ３、及び、抵抗素子Ｒ３３は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートの電位に応答して基準電圧ＶＲＥＦを出力する出力段として機能する。詳細には、ＰＭＯＳトランジスタＭＰ３のゲートがＰＭＯＳトランジスタＭＰ２のゲートに接続され、ソースが電源端子に接続される。バイポーラトランジスタＱ３は、そのコレクタがベースに接続され、ダイオードとして機能する。抵抗素子Ｒ３３は、ＰＭＯＳトランジスタＭＰ３のドレインと、バイポーラトランジスタＱ３のエミッタの間に接続される。基準電圧ＶＲＥＦは、ＰＭＯＳトランジスタＭＰ３のドレインから出力される。
【００３３】
図３の回路構成でも、ノードＮ１とバイポーラトランジスタＱ１のエミッタの間、及び、ノードＮ２とバイポーラトランジスタＱ２のエミッタの間の両方に抵抗素子が挿入されているために電源ノイズによってノードＮ１、Ｎ２にもたらされるＡＣ成分の差が小さくなり、基準電圧ＶＲＥＦの精度の劣化が抑制できる。
【００３４】
図３の回路構成においても、Ｒ３２（＝Ｒ３１）の抵抗値を増加させると、より電源ノイズによる影響を減らすことができる。ただし、本構成では図２のようなオフセット電圧の影響は増大しない。しかし、図３において、ノードＮ１およびＮ２の電位が高くなることから、電源電圧ＶＤＤの動作マージンを悪化させる要因となり、また抵抗を追加することで素子面積の増加につながる。つまり、本発明の最適なＲ３２（＝Ｒ３１）の値は、電源ノイズによる影響と、電源電圧ＶＤＤの動作マージンによる影響および素子面積を比較勘案して決定される。
【００３５】
図３の回路構成において、実際の集積化においては、抵抗素子Ｒ３２、Ｒ２０が一の抵抗素子として集積化されてもよい。
【００３６】
一方、図４のバンドギャップ基準電圧発生回路は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３と、抵抗素子Ｒ４１〜Ｒ４３、Ｒ２０と、演算増幅器ＡＭＰと、バイポーラトランジスタＱ１〜Ｑ３とを備えている。ここで、バイポーラトランジスタＱ１のエミッタとノードＮ１との間に設けられた抵抗素子Ｒ４１とバイポーラトランジスタＱ２のエミッタとノードＮ２との間に設けられた抵抗素子Ｒ４２の抵抗値は同一である。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、そのソースが電源端子に接続され、ドレインがそれぞれノードＮ１、Ｎ２に接続され、ゲートは、演算増幅器ＡＭＰの出力に接続されている。演算増幅器ＡＭＰとＰＭＯＳトランジスタＭＰ１、ＭＰ２の動作により、図４の回路構成においても、ノードＮ１、Ｎ２の電位差が０になるようにフィードバックがかかる。ＰＭＯＳトランジスタＭＰ３、バイポーラトランジスタＱ３、及び、抵抗素子Ｒ４３は、演算増幅器ＡＭＰの出力の電位に応答して基準電圧ＶＲＥＦを出力する出力段として機能する。
【００３７】
図４の回路構成でも、ノードＮ１とバイポーラトランジスタＱ１のエミッタの間、及び、ノードＮ２とバイポーラトランジスタＱ２のエミッタの間の両方に抵抗素子が挿入されているために電源ノイズによってノードＮ１、Ｎ２にもたらされるＡＣ成分の差が小さくなり、基準電圧ＶＲＥＦの精度の劣化が抑制できる。
【００３８】
図４の回路構成においても、Ｒ４２（＝Ｒ４１）の抵抗値を増加させると、より電源ノイズによる影響を減らすことができる。ただし、本構成では図２のようなオフセット電圧の影響は増大しない。しかし、図４において、ノードＮ１およびＮ２の電位が高くなることから、電源電圧ＶＤＤの動作マージンを悪化させる要因となり、また抵抗を追加することで素子面積の増加につながる。つまり、本発明の最適なＲ４２（＝Ｒ４１）の値は、電源ノイズによる影響と、電源電圧ＶＤＤの動作マージンによる影響および素子面積を比較勘案して決定される。
【００３９】
図４の回路構成において、実際の集積化においては、抵抗素子Ｒ３２、Ｒ２０が一の抵抗素子として集積化されてもよい。
【００４０】
本発明のバンドギャップ基準電圧発生回路（例えば、図２〜図４）は、特に、昇圧回路によって生成された昇圧電源電圧の供給を受ける回路部に適用されることが好適である。１．０Ｖの単一電源を備えたデバイスのような低電圧デバイスでは、バンドギャップ基準電圧発生回路を動作させることは困難である。そこで、昇圧回路を用いて昇圧電源電圧（例えば、１．０Ｖより高い電源電圧）を発生し、その昇圧電源電圧を供給してバンドギャップ基準電圧発生回路を動作させることになる。昇圧電源電圧のノイズは特に大きいから、このような場合に本発明のバンドギャップ基準電圧発生回路を適用することは、特に効果が大きい。
【００４１】
図５は、昇圧電源と共に本発明のバンドギャップ基準電圧発生回路を用いる場合の集積回路の構成の例を示すブロック図である。図５の集積回路は、昇圧回路１１と、本発明のバンドギャップ基準電圧発生回路（符号１２として図示）とを備えている。昇圧回路１１としては、例えばチャージポンプが使用される。昇圧回路１１によって昇圧電源線に昇圧電源電圧ＶＤＤ２が発生され、その昇圧電源電圧ＶＤＤ２がバンドギャップ基準電圧発生回路１２に供給される。ここで、バンドギャップ基準電圧発生回路１２は、図２〜図４のいずれの構成であってもよい。昇圧電源線と接地線との間には、電源容量Ｃ１が設けられる。
【００４２】
昇圧回路１１は大きな電源ノイズを発生させるから、電源容量Ｃ１として容量が大きな容量素子を用いるなどの対策が必要になる。例えば、上述の特開２００７−３０５０１０号公報に記載の技術を用いて電源ノイズを抑え込もうとした場合、消費電流が増加することから、その消費電流を補うために、昇圧回路１１の駆動能力、即ち、素子面積を大きくしなければならない。また、動作限界電圧が高くなることから、昇圧電源電圧ＶＤＤ２を高く設定する必要があり、これも、昇圧回路１１の素子面積を大きくする要因となる。
【００４３】
上述の実施形態のバンドギャップ基準電圧発生回路を用いれば、それ自体が電源ノイズに強く構成されているため、昇圧回路１１の素子面積の増大を抑制でき、また、電源容量Ｃ１で電源ノイズを抑制する場合も、電源容量Ｃ１の素子面積を小さくすることができる。このように、本発明を昇圧電源と組み合わせて実施すると、特に、素子面積の削減に大きな効果を発揮する。
【符号の説明】
【００４４】
Ｑ１、Ｑ２、Ｑ３：バイポーラトランジスタ
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２、Ｒ２０、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ４１、Ｒ４２、Ｒ４３：抵抗素子
Ｎ１、Ｎ２、Ｎ１０、Ｎ２０：ノード
ＡＭＰ：演算増幅器
ＭＰ１、ＭＰ２、ＭＰ３：ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３：ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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