(57)【要約】【課題】アンチフューズにより多数のフューズ設定を切り替えることのできる半導体装置を提供する。【解決手段】異なる機能または特性を有する機能回路に対応して設けられたｎ個の機能判定回路４１−１〜４１−ｎと、ｎ個のフューズ素子を有し、機能判定回路各々の判定に用いる機能設定情報を格納するフューズ回路３１、フューズ回路３２と、アンチフューズ素子ＡＦ１の導通・非導通状態に応じて、フューズ回路のいずれか１つを選択するアンチフューズ判定回路２０と、を備える。【選択図】図１
2011066311.tif 000002
【特許請求の範囲】
【請求項１】
異なる機能または特性を有する機能回路に対応して設けられたｎ（ｎ≧２）個の機能判定回路と、
ｎ個のフューズ素子を有し、前記機能判定回路各々の判定に用いる機能設定情報を格納する２個以上２ｎ個以下のフューズ回路と、
ｍ（１≦ｍ≦ｎ）個のアンチフューズ素子を有し、アンチフューズ素子の導通・非導通状態に応じて、前記フューズ回路のいずれか１つを選択するアンチフューズ判定回路と、
を備え、
前記機能判定回路各々は前記機能設定情報によりそれぞれに対応する前記機能回路の機能または特性を変更することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記アンチフューズ判定回路は、前記ｍ個のアンチフューズ素子の導通・非導通状態に応じて、２ｍ本のフューズ回路選択信号を発生し、２ｍ個の前記フューズ回路のいずれか１つを選択することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フューズ素子を用いるトリミング回路を備えた半導体装置に関する。
【背景技術】
【０００２】
現在、半導体の微細化が進み製造工程によるプロセスばらつきが大きくなっている。そのため、半導体装置に搭載される機能回路の特性のプロセスばらつきによる影響を補正するため、半導体装置にフューズ素子（Ｆｕｓｅ）、アンチフューズ素子（Ａｎｔｉ  Ｆｕｓｅ）の両方を搭載して、トリミングを行う手法が用いられている。この手法では、例えば、レーザー溶断型フューズ素子を用いてフューズ回路を構成し、Ｐ／Ｗ工程のテスト結果によりフューズを溶断し、最初の特性の補正、すなわち、複数の機能回路のタイミング等の設定を行う。そして、組み立て後の選別工程におけるテスト結果により、更に補正の必要があれば、電圧印加溶断型アンチフューズ素子を導通させることでタイミング等の設定変更を行う。
【０００３】
半導体装置に、フューズ素子、アンチフューズ素子の両方を搭載してトリミングを行う技術としては、例えば、特許文献１に、一組のフューズ素子、アンチフューズ素子から構成されるトリミング回路を用いて、データの書き換えを複数回行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１９４４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、一組のフューズ素子及びアンチフューズ素子から構成されるトリミング回路により、１つの機能回路の特性を変更する場合、機能回路の増加に伴い、アンチフューズ素子の数が増え、アンチフューズ素子判定回路（アンチフューズ素子の導通状態を判定するアンチフューズ判定回路）、信号配線（機能変更に用いるトリミング判定信号配線等）が増え、チップ面積が増大するという問題があった。
【０００６】
例えば、図３に、ｎ組のフューズ素子及びアンチフューズ素子から構成されるトリミング回路により、ｎ組の機能回路の特性を変更する場合を示す。ここで、図３に示すｎ台の機能判定回路（機能判定回路４１−１〜機能判定回路４１−ｎ）は、それぞれの機能判定回路がアクセスタイム（例えばアドレスアクセスタイムｔＡＡなど）のクリティカルパスを構成する論理組合せ回路（機能回路１〜機能回路ｎ）のタイミングを設定する。一般に、機能回路１〜機能回路ｎは、アクセスタイムの高速化実現のため、厳しくタイミング設計されているので、組み立て後において動作マージン不良となる可能性が高い機能回路である。従って、このうち１つにでもスキュー等にずれが生じれば、製品全体が不良となってしまう。しかし、製品仕様において数種類のスピードグレードが存在する場合、厳しく設計されたタイミングを緩め、アクセス速度の遅い（ダウングレードされた）良品となる場合もあり得る。すなわち、不良品を救済することで、歩留上昇を実現でき、製造コスト削減を図ることができる。
【０００７】
そのため、まず高速なアクセスタイムを実現するため、ｎ台の機能回路のタイミングを厳し目に設定するように、最初はフューズ素子を用いてトリミングを行う。例えば、図３において、機能回路１を高速仕様に設定する場合、機能判定回路４１−１が高速仕様と判定できるように次の様にトリミングを行う。フューズ素子Ｆ３１−１を導通状態にすると、アンチフューズ判定回路２０−１がフューズ回路選択信号ＳＥＬ１をＨレベルに変化させ、Ｎチャネル型ＭＯＳトランジスタＱｎ３１−１をオンさせても、トリミング判定信号ＴＣＳ１は、Ｌレベルに変化しない。機能判定回路４１−１（機能１判定回路）は、トリミング判定信号ＴＣＳ１をＨレベルと判定し、対応する機能回路１のタイミングを厳しめに設定する。そして、組み立て後の選別工程で、タイミングが厳しく不良になれば、再び緩めのタイミングに設定変更するため、周辺回路１０を介してアンチフューズ素子ＡＦ１を導通状態にする。トリミング読出信号ＴＲＳ１は、接地電圧ＶＳＳに固定され、アンチフューズ判定回路２０−１は、トリミング判定信号ＴＣＳ１Ｂ（Ｌレベル）を機能回路へ出力する。機能判定回路４１−１は、トリミング判定信号ＴＣＳ１ＢをＬレベルと判定し、対応する機能回路１のタイミングを緩めに設定変更する。Ｆ３１−ｎに対応する他の機能判定回路４１−ｎに対応するフューズ素子、アンチフューズ素子も同様に、必要に応じて導通・非導通状態にされる。
【０００８】
しかし、このように、一組のフューズ素子及びアンチフューズ素子から構成されるトリミング回路により、１つの機能回路の特性を変更する場合、機能回路の増加に伴い、アンチフューズ素子の数が増える。そのため、アンチフューズ素子判定回路、信号配線が増え、チップ面積が大きくなり、製造コスト増大を招くという問題があった。
【課題を解決するための手段】
【０００９】
本発明は、異なる機能または特性を有する機能回路に対応して設けられたｎ（ｎ≧２）個の機能判定回路と、ｎ個のフューズ素子を有し、機能判定回路各々の判定に用いる機能設定情報を格納する２個以上２ｎ個以下のフューズ回路と、ｍ（１≦ｍ≦ｎ）個のアンチフューズ素子を有し、アンチフューズ素子の導通・非導通状態に応じて、フューズ回路のいずれか１つを選択するアンチフューズ判定回路と、を備え、機能判定回路各々は機能設定情報によりそれぞれに対応する機能回路の機能または特性を変更することを特徴とする半導体装置である。
【発明の効果】
【００１０】
本発明によれば、１つのアンチフューズ素子の導通・非導通状態に対応して、複数のフューズ素子の導通・非導通の設定状態（複数の機能設定情報）を選択することが可能となり、アンチフューズ素子の数を減らすことができる。これにより、アンチフューズ素子判定回路、信号配線が減り、回路規模を小さくできるので、チップ面積を縮小でき、製造コストを低減できる効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体装置が備えるトリミング回路の構成図である。
【図２】本発明の半導体装置が備えるトリミング回路の構成図である。
【図３】従来の半導体装置が備えるトリミング回路の構成図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
トリミング回路は、機能回路の特性、動作を変更させるため、フューズ素子からなるフューズ回路を有する。また、トリミング回路は、機能回路に対応する機能判定回路を備えている。機能判定回路は、フューズの導通状態に対応してフューズ回路から出力されるトリミング判定信号が入力され、このトリミング判定信号の論理レベルに応じて、対応する機能回路の機能・動作を変更させる。また、トリミング回路は、アンチフューズ素子を含むアンチフューズ判定回路を備える。アンチフューズ判定回路は、アンチフューズ素子の導通・非導通状態を判定し、フューズ回路の選択・非選択を行い、トリミング判定信号の論理レベルを変更する。ここで、フューズ素子は、導通状態から非導通状態に電気的に不可逆変化する素子であり、アンチフューズ素子は、非導通状態から導通状態に電気的に不可逆変化する素子と定義する。
【００１３】
機能判定回路の出力が入力される機能回路は、例えば、ＤＲＡＭ等において、センスアンプ活性タイミングを遅延させる機能を有する遅延回路が考えられる。ＤＲＡＭの動作において、ワード線選択後ビット線対に充分な差電位が生じた後、センスアンプは活性化される。しかし、製造ばらつき等により他と比較してメモリセル容量の小さなセルができる場合もあり、Ｐ／Ｗ工程においては良品と判断され、組立後の選別工程において当該メモリセルの特性が劣化するなどして不良品となる場合が考えられる。そこで、上記遅延回路において、スイッチ等を設け、センスアンプ活性化のタイミングを緩めに設定すれば、活性化時刻を遅延させることにより良品とすることができる。そのため、機能判定回路が入力されるトリミング判定信号の論理レベルにより、上記スイッチの開閉を制御し、遅延回路の遅延時間（特性）を変化させる信号を出力する構成が考えられる。
【００１４】
また、ＤＲＡＭ等において、機能回路は、例えば、外部電圧を降圧し低い電圧を供給する機能を有する降圧回路が考えられる。この降圧回路の出力により、周辺回路を動作させることが一般に行われる。アクセスタイムの高速化を実現するには、トランジスタの駆動能力を上げる必要があるため、降圧電圧は高い方がよいが、一方製品仕様においては動作電流の規格が存在する。かかる場合、トランジスタ等の特性ばらつきにより、動作電流の規格を満たさない場合、降圧回路の出力を、他の低い電圧を発生する回路の出力に接続し、規格を満足させたい場合もある。そこで、降圧回路の出力にバイパススイッチを設け、低い電圧を発生する回路への切り替えを、機能判定回路の出力により行うことが考えられる。そのため、機能判定回路は、入力されるトリミング判定信号の論理レベルにより、上記バイパススイッチの開閉を制御し、降圧回路の電圧（特性）を変化させる信号を出力するという構成が考えられる。
【００１５】
トリミング回路は、フューズ素子及びアンチフューズ素子の導通・非導通状態に対応して、トリミング判定信号の論理レベルを変え、機能判定回路へ出力する回路である。また、機能判定回路は、トリミング判定信号の論理レベルに応じて、上記のような機能回路のスイッチ等の開閉を制御する信号を出力し、機能回路の機能・特性を変更させる。
【００１６】
そこで、本発明に係る半導体装置が備えるトリミング回路においては、
異なる機能または特性を有する機能回路に対応して設けられたｎ（ｎ≧２）個の機能判定回路と、
ｎ個のフューズ素子を有し、機能判定回路各々の判定に用いる機能設定情報を格納する２個以上２ｎ個以下のフューズ回路と、
ｍ個のアンチフューズ素子を有し、アンチフューズ素子の導通・非導通状態に応じて、いずれか１つのフューズ回路を選択する選択信号を生成するアンチフューズ判定回路と、を備え、機能判定回路各々は機能設定情報によりそれぞれに対応する機能回路の機能または特性を変更することを特徴とする。
【００１７】
この構成により、例えばＰ／Ｗ（ウエハープロービングテスト）工程においてテストを行い、テスト結果でフューズ回路に複数の機能設定情報を記憶させ、いったん１つの機能設定情報により全ての機能回路の特性を決定する。そして、その後の、例えば組立後の選別工程においてテストを行い、テスト結果により機能設定情報の変更の必要があれば、あらかじめ設定した他の機能設定情報へと変更することを技術思想とする。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
（第１実施形態）
図１は、本発明の実施形態に係る半導体装置が備えるトリミング回路１００の構成図である。図１において、トリミング回路１００は、周辺回路１０、アンチフューズ判定回路２０、フューズ回路３１、フューズ回路３２及び機能判定回路４１−１〜４１―ｎを備える。
【００１９】
周辺回路１０は、組立後のトリミングを除く通常動作の際、トリミング読出信号ＴＲＳをアンチフューズ判定回路２０に対して出力する。アンチフューズ素子ＡＦ１が導通状態にあれば、Ｌレベルのトリミング読出信号ＴＲＳを、アンチフューズ素子ＡＦ１が非導通状態にあれば、Ｈレベルのトリミング読出信号ＴＲＳを出力する。また、周辺回路は、不図示の制御回路により、組立後のトリミングの際、必要に応じてトリミング読出信号ＴＲＳが転送される信号配線に通常動作より高い電圧を印加することで、アンチフューズ素子ＡＦ１を導通状態にし、以降、トリミング読出信号ＴＲＳをＬレベルへ固定する。
【００２０】
アンチフューズ判定回路２０は、トリミング読出信号ＴＲＳの論理レベルを判定し、フューズ回路３１またはフューズ回路３２のいずれか一方を選択するため、フューズ回路選択信号ＳＥＬ１またはフューズ回路選択信号ＳＥＬ２のいずれか一方をＨレベルに変化させる。
【００２１】
フューズ回路３１及びフューズ回路３２は、それぞれＮチャネル型ＭＯＳトランジスタとフューズ素子を直列接続した単位回路が、ｎ個並列された回路から構成される。そして、ｎ個の単位回路は一端のノードが接地電源へ接続され、他端のノードが、対応する機能判定回路へ接続される。
フューズ回路３１においては、Ｎチャネル型ＭＯＳトランジスタＱｎ３１−１とフューズ素子Ｆ３１−１が直列接続され、この直列回路における一端のノードが接地電源へ接続され、他端のノードが機能判定回路４１−１へ接続される。一方、フューズ回路３２においては、Ｎチャネル型ＭＯＳトランジスタＱｎ３２−１とフューズ素子Ｆ３２−１が直列接続され、この直列回路における一端のノードが接地電源へ接続され、他端のノードが、同じく機能判定回路４１−１へ接続される。
【００２２】
同様に、フューズ回路３１においては、Ｎチャネル型ＭＯＳトランジスタＱｎ３１−２とフューズ素子Ｆ３１−２が直列接続され、この直列回路における一端のノードが接地電源へ接続され、他端のノードが機能判定回路４１−２へ接続される。また、フューズ回路３２においては、Ｎチャネル型ＭＯＳトランジスタＱｎ３２−２とフューズ素子Ｆ３２−２が直列接続され、この直列回路における一端のノードが接地電源へ接続され、他端のノードが機能判定回路４１−２へ接続される。
【００２３】
以下、同様に、フューズ回路３１においては、Ｎチャネル型ＭＯＳトランジスタＱｎ３１−ｎとフューズ素子Ｆ３１−ｎが直列接続され、この直列回路における一端のノードが接地電源へ接続され、他端のノードが機能判定回路４１−ｎへ接続される。また、フューズ回路３２においては、Ｎチャネル型ＭＯＳトランジスタＱｎ３２−ｎとフューズ素子Ｆ３２−ｎが直列接続され、この直列回路における一端のノードが接地電源へ接続され、他端のノードが機能判定回路４１−ｎへ接続される。
【００２４】
機能判定回路４１−１は、トリミング判定信号ＴＣＳ１が入力され、その論理レベルに応じて、不図示の機能回路１のスイッチ等を切替え、機能・特性を変化させる。同様に、機能判定回路４１−２は、トリミング判定信号ＴＣＳ２が入力され、その論理レベルに応じて、不図示の機能２回路のスイッチ等を切替え、機能・特性を変化させる。機能判定回路４１−ｎは、トリミング判定信号ＴＣＳｎが入力され、その論理レベルに応じて、不図示の機能回路ｎのスイッチ等を切替え、機能・特性を変化させる。ここで、トリミング判定信号線は微小電流が流れ込んでおり、フューズ素子が切断されていない状態（非導通状態）の場合、フューズ側に電流が引き抜かれＬレベルに、切断されている状態（導通状態）の場合、Ｈレベルとなるように構成される。また、本実施形態においては、機能回路１〜機能回路ｎは、例えばアドレスアクセス（ｔＡＡ）等のクリティカルパスを構成する、論理回路であり、機能判定回路の制御信号により、高速動作、低速動作の切り替えが可能な回路構成を備えているものとする。また、機能判定回路は、トリミング判定信号がＨレベルのとき、対応する機能回路を高速動作させ、トリミング判定信号がＬレベルのとき、対応する機能回路を低速動作させるものとする。
【００２５】
次に、トリミング回路１００のトリミング処理について説明する。
初期状態としてアンチフューズ素子ＡＦ１は非導通状態、２ｎ個のフューズ素子Ｆ３１−１〜Ｆ３１−ｎ、Ｆ３２−１〜Ｆ３２−ｎは導通状態である。まず、Ｐ／Ｗ工程におけるテスト結果により、フューズ回路３１に高スペックのフューズ設定を行う。すなわち、機能判定回路４１−１〜４１−ｎ各々に対応する機能回路１〜機能回路ｎのタイミング設定を厳し目に設定し、例えば高速グレード製品が実現できそうな組合せとなるように設定を行う。具体的には、フューズ素子Ｆ３１−１〜Ｆ３１−ｎのいずれかを、例えばレーザーで溶断し、フューズ回路３１の機能設定情報を決定する。
【００２６】
一方、フューズ回路３２には、ある程度緩めのダウングレードしたフューズ設定を行っておく。すなわち、機能判定回路４１−１〜４１−ｎ各々に対応する機能回路１〜機能回路ｎのタイミングのマージン設定のいずれかを緩めに設定し、高速グレード製品は実現できないにしても、ある程度グレードダウンさせ不良品とはならない程度の設定を行う。具体的には、フューズ素子Ｆ３２−１〜Ｆ３２−ｎのいずれかを、レーザーで溶断し、フューズ回路３２の機能設定情報を決定する。
【００２７】
その後、組立工程においてパッケージング処理を行い、選別工程に入り、テストを行う。最初のテストにおいては、アンチフューズ素子ＡＦ１は、非導通状態にあるので、アンチフューズ判定回路２０は、フューズ回路選択信号ＳＥＬ１をＨレベルとし、フューズ回路３１を選択する。従って、機能判定回路４１−１〜４１−ｎは、フューズ回路３１の機能設定情報に基づき、すなわち、トリミング判定信号ＴＣＳ１〜ＴＣＳｎの論理レベルを判定し、対応する機能回路１〜機能回路ｎのタイミング設定を行う。例えば、機能判定回路４１−１は、フューズ素子Ｆ３１−１が非導通状態にあれば、トリミング判定信号ＴＣＳ１がＨレベルとなるので、このレベルを検知して対応する機能回路１を高速動作させる。
【００２８】
スピード試験を含むテストの結果がＯＫの場合、高速グレード製品が実現できるので、アンチフューズ素子ＡＦ１を導通する工程は不要である。一方、ＮＧであれば、ダウングレード品への機能設定情報への変更を行う。周辺回路を介して、トリミング読出信号ＴＲＳが転送される信号配線に通常動作より高い電圧を印加し、アンチフューズ素子ＡＦ１を導通状態にし、トリミング読出信号ＴＲＳをＬレベルへ固定する。アンチフューズ回路は、フューズ回路選択信号ＳＥＬ１をＬレベルに、フューズ回路選択信号ＳＥＬ２をＨレベルに変化させる。以降、機能判定回路４１−１〜４１−ｎは、フューズ回路３２の機能設定情報に基づき、対応する機能回路１〜機能回路ｎのタイミング設定を行う。例えば、機能判定回路４１−１は、フューズ素子Ｆ３２−１が導通状態にあれば、トリミング判定信号ＴＣＳ１がＬレベルとなるので、このレベルを検知して対応する機能回路１を低速動作させる。
【００２９】
このように、本実施形態による半導体装置は、異なる機能または特性を有する機能回路（機能回路１〜機能回路ｎ）に対応して設けられたｎ（ｎ≧２）個の機能判定回路（機能判定回路４１−１〜４１−ｎ）と、ｎ個のフューズ素子を有し、機能判定回路各々の判定に用いる機能設定情報を格納する２個以上２ｎ個以下のフューズ回路（上記例では、フューズ回路３１とフューズ回路３２の２個）と、ｍ（１≦ｍ≦ｎ、上記例ではｍ＝１）個のアンチフューズ素子（アンチフューズ素子ＡＦ１）を有し、アンチフューズ素子の導通・非導通状態に応じて、フューズ回路のいずれか１つを選択するアンチフューズ判定回路（アンチフューズ判定回路２０）と、を備え、機能判定回路各々は機能設定情報によりそれぞれに対応する機能回路の機能または特性を変更することを特徴とする半導体装置である。
【００３０】
この発明によれば、半導体装置は、例えばＰ／Ｗ工程においてテストを行い、テスト結果でフューズ回路へ複数の機能設定情報を記憶させ、いったん１つの機能設定情報により全ての機能回路の特性を決定する。そして、その後の、例えば組立後の選別工程においてテストを行い、テスト結果により機能設定情報の変更の必要があれば、あらかじめ設定した他の機能設定情報へと変更することができる。
【００３１】
また、本発明によれば、１つのアンチフューズ素子の導通・非導通状態に対応して、複数のフューズ素子の導通・非導通の設定状態（複数の機能設定情報）を選択することが可能となり、アンチフューズ素子の数を減らすことができる。これにより、アンチフューズ素子判定回路、信号配線が減り、回路規模を小さくできるので、チップ面積を縮小でき、製造コストを低減できる効果を奏する。
【００３２】
（第２実施形態）
次に、本発明の他の実施形態について説明する。
図２は、本発明の他の実施形態に係る半導体装置が備えるトリミング回路の構成図である。なお、図２において、図１と同様の構成については同一の符号を付し、説明を省略する。
図２におけるトリミング回路１００ａが、図１におけるトリミング回路１００と相違する点は、以下の点である。
【００３３】
周辺回路１０ａは、組立後のトリミングを除く通常動作の際、トリミング読出信号ＴＲＳ１及びトリミング読出信号ＴＲＳ２をアンチフューズ判定回路２０ａに対して出力する。初期状態において、アンチフューズ素子ＡＦ１及びアンチフューズ素子ＡＦ２は、いずれも非導通状態にある。従って、周辺回路は、Ｈレベルのトリミング読出信号ＴＲＳ１及びＴＲＳ２を出力する。また、周辺回路は、組立後のトリミングの際、必要に応じてトリミング読出信号ＴＲＳ１が転送される信号配線に通常動作より高い電圧を印加することで、アンチフューズ素子ＡＦ１を導通状態にする。また、その後、必要に応じてトリミング読出信号ＴＲＳ２が転送される信号配線に通常動作より高い電圧を印加することで、アンチフューズ素子ＡＦ２を導通状態にする。
【００３４】
アンチフューズ判定回路２０ａは、トリミング読出信号ＴＲＳ１及びＴＲＳ２の論理レベルを判定し、フューズ回路３１〜フューズ回路３４のいずれか１つを選択するフューズ回路選択信号ＳＥＬ１〜ＳＥＬ４のいずれかをＨレベルに変化させる。
アンチフューズ判定回路２０ａは、２つのトリミング読出信号により、４つのフューズ回路のいずれか１つを選択するため、図２に示すデコーダ回路を有する。
【００３５】
デコーダ回路は、インバータ回路５１、インバータ回路５２、ＡＮＤ回路６１、ＡＮＤ回路６２、ＡＮＤ回路６３及びＡＮＤ回路６４から構成される。アンチフューズ判定回路２０ａは、アンチフューズ素子ＡＦ１及びＡＦ２の導通・非導通状態によって、デコード信号Ａ０Ｔ及びデコード信号Ａ１Ｔを発生する。ここで、トリミング読出信号がＨレベルの状態を「１」、Ｌレベルの状態を「０」とし、トリミング読出信号ＴＲＳ１及びＴＲＳ２の論理レベルの組合せを（ＡＦ１、ＡＦ２）で表し、上記デコード信号Ａ０Ｔ及びＡ１Ｔ論理レベルの組合せを（Ａ０、Ａ１）で表わす。（１）（ＡＦ１、ＡＦ２）＝（１、１）のとき、（Ａ０、Ａ１）＝（１、１）、（２）（ＡＦ１、ＡＦ２）＝（０、１）のとき、（Ａ０、Ａ１）＝（０、１）、（３）（ＡＦ１、ＡＦ２）＝（１、０）のとき、（Ａ０、Ａ１）＝（１、０）、（４）（ＡＦ１、ＡＦ２）＝（０、０）のとき、（Ａ０、Ａ１）＝（０、０）となる。上記（１）の状態、すなわち、（ＡＦ１、ＡＦ２）＝（１、１）の状態が初期状態である。また、アンチフューズ素子は、非導通状態から導通状態に電気的に不可逆変化する素子であるので、組立後においては、（１）の非導通状態から、（２）または（３）の状態のいずれかを経て、次に（４）の状態へと、３通りの状態をとることができる。
【００３６】
インバータ回路５１は、デコード信号Ａ０Ｔを論理反転し、デコード信号Ａ０Ｂを生成する。また、インバータ回路５２は、デコード信号Ａ１Ｔを論理反転し、デコード信号Ａ１Ｂを生成する。ＡＮＤ回路６１は、デコード信号Ａ０Ｔ及びデコード信号Ａ１Ｔが入力され、フューズ回路３１を選択するフューズ回路選択信号ＳＥＬ１を出力する。また、ＡＮＤ回路６２は、デコード信号Ａ０Ｂ及びデコード信号Ａ１Ｔが入力され、フューズ回路３２を選択するフューズ回路選択信号ＳＥＬ２を出力する。また、ＡＮＤ回路６３は、デコード信号Ａ０Ｔ及びデコード信号Ａ１Ｂが入力され、フューズ回路３３を選択するフューズ回路選択信号ＳＥＬ３を出力する。また、ＡＮＤ回路６４は、デコード信号Ａ０Ｂ及びデコード信号Ａ１Ｂが入力され、フューズ回路３４を選択するフューズ回路選択信号ＳＥＬ４を出力する。
【００３７】
また、フューズ回路は、図１に対して、フューズ回路３３及びフューズ回路３４のフューズ回路が追加される。これらのフューズ回路も、フューズ回路３１及びフューズ回路３２と同様に、それぞれＮチャネル型ＭＯＳトランジスタとフューズ素子を直列接続した単位回路が、ｎ個並列された回路から構成される。そして、ｎ個の単位回路各々において、その一端のノードが接地電源と接続され、他端のノードが、対応する機能判定回路へ接続される。
【００３８】
次に、トリミング回路１００ａのトリミング処理について説明する。
初期状態としてアンチフューズ素子ＡＦ１及びＡＦ２は非導通状態、４ｎ個のフューズ素子Ｆ３１−１〜Ｆ３１−ｎ、Ｆ３２−１〜Ｆ３２−ｎ、Ｆ３３−１〜Ｆ３３−ｎ、Ｆ３４−１〜Ｆ３４−ｎは導通状態である。まず、Ｐ／Ｗ工程におけるテスト結果により、フューズ回路３１からフューズ回路３４の順に、徐々にダウングレードとなるように、フューズ設定を行う。
【００３９】
その後、組立工程においてパッケージング処理を行い、選別工程に入り、テストを行う。最初のテストにおいては、アンチフューズ素子ＡＦ１及びＡＦ２は、非導通状態にあるので、アンチフューズ判定回路２０ａは、フューズ回路選択信号ＳＥＬ１をＨレベルとし、フューズ回路３１を選択する。従って、機能判定回路４１−１〜４１−ｎは、フューズ回路３１の機能設定情報に基づき、すなわち、トリミング判定信号ＴＣＳ１〜ＴＣＳｎの論理レベルを判定し、対応する機能回路１〜機能回路ｎのタイミング設定を行う。
【００４０】
スピード試験を含むテストの結果がＯＫの場合、高速グレード製品が実現できるので、アンチフューズ素子ＡＦ１及びＡＦ２を導通状態とする工程は不要である。一方、ＮＧであれば、ダウングレード品への機能設定情報への変更を行う。周辺回路を介して、トリミング読出信号ＴＲＳ１が転送される信号配線に通常動作より高い電圧を印加し、アンチフューズ素子ＡＦ１を導通状態にし、トリミング読出信号ＴＲＳ１をＬレベルへ固定する。このとき、アンチフューズ素子ＡＦ２は非導通状態のままである。アンチフューズ判定回路２０ａは、フューズ回路選択信号ＳＥＬ１をＬレベルに、フューズ回路選択信号ＳＥＬ２をＨレベルに変化させる。機能判定回路４１−１〜４１−ｎは、フューズ回路３２の機能設定情報に基づき、対応する機能回路１〜機能回路ｎのタイミング設定を行う。なお、アンチフューズ素子ＡＦ１を、アンチフューズ素子ＡＦ２より先に導通状態とせず、アンチフューズ素子ＡＦ２を先に導通状態してもよい。
【００４１】
この状態で、スピード試験を含むテストの結果がＯＫの場合、２番目の高速グレード製品が実現できるので、アンチフューズ素子ＡＦ２を導通する工程は不要である。一方、ＮＧであれば、ダウングレード品への機能設定情報への変更を行う。周辺回路を介して、トリミング読出信号ＴＲＳ２が転送される信号配線に通常動作より高い電圧を印加し、アンチフューズ素子ＡＦ２を導通状態にし、トリミング読出信号ＴＲＳ２をＬレベルへ固定する。このとき、アンチフューズ素子ＡＦ１は導通状態であるから、アンチフューズ判定回路２０ａは、フューズ回路選択信号ＳＥＬ２をＬレベルに、フューズ回路選択信号ＳＥＬ４をＨレベルに変化させる。以降、機能判定回路４１−１〜４１−ｎは、フューズ回路３４の機能設定情報に基づき、対応する機能回路１〜機能回路ｎのタイミング設定を行う。
【００４２】
このように、本実施形態による半導体装置は、異なる機能または特性を有する機能回路（機能回路１〜機能回路ｎ）に対応して設けられたｎ（ｎ≧２）個の機能判定回路（機能判定回路４１−１〜４１−ｎ）と、ｎ個のフューズ素子を有し、機能判定回路各々の判定に用いる機能設定情報を格納する２個以上２ｎ個以下のフューズ回路（上記例では、フューズ回路３１〜フューズ回路３４の４個）と、ｍ（１≦ｍ≦ｎ、上記例ではｍ＝２）個のアンチフューズ素子（アンチフューズ素子ＡＦ１及びＡＦ２）を有し、アンチフューズ素子の導通・非導通状態に応じて、フューズ回路のいずれか１つを選択するアンチフューズ判定回路（アンチフューズ判定回路２０ａ）と、を備え、機能判定回路各々は機能設定情報によりそれぞれに対応する機能回路の機能または特性を変更することを特徴とする半導体装置である。
【００４３】
また、上記半導体装置において、アンチフューズ判定回路（アンチフューズ判定回路２０ａ）は、ｍ（ｍ＝２）個のアンチフューズ素子（アンチフューズ素子ＡＦ１及びＡＦ２）の導通・非導通状態に応じて、２ｍ本のフューズ回路選択信号（フューズ回路選択信号ＳＥＬ１〜ＳＥＬ４）を発生し、２ｍ個の前記フューズ回路（フューズ回路３１〜フューズ回路３４）のいずれか１つを選択することを特徴とする。
【００４４】
本実施形態による半導体装置によれば、第１の実施形態における効果に加えて、アンチフューズ判定回路２０ａにデコーダを備えたので、選別グレードに応じたフューズ設定を行うことができ、アンチフューズ素子を順に導通させていくことで、徐々にダウングレードさせることが可能となる効果を奏する。
【００４５】
なお、第１の実施形態において、ｎ個の機能判定回路に対して、ｍ（＝１）個のアンチフューズ素子を有する場合を、第２の実施形態において、ｎ個の機能判定回路に対して、ｍ（＝２）個のアンチフューズ素子を有する場合を、それぞれ説明したが、これらの数字に限られるものでない。例えば、ｎ＝８の場合、各フューズ回路は８個のフューズ素子を有するが、フューズ回路は合計で最大２８個（＝２ｎ個）あってもよい。また、この場合、アンチフューズ素子は、最大８個あってもよい。この場合においても、従来技術の様にアンチフューズ素子一つの導通・非導通の設定状態に対応して１つのフューズ素子の導通・非導通の設定状態を選択するのではなく、アンチフューズ素子一つの導通・非導通の設定状態に対応して複数のフューズ素子の導通・非導通の設定状態（機能設定情報）を選択することが可能となる。
【００４６】
本願の基本的技術思想はこれに限られず、例えば、本願の機能を備えた半導体チップは、ＳＯＣ、ＳＩＰやＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また本願の機能を備えた半導体チップの機能は、ＣＰＵ、ＭＣＵ、ＤＳＰ、メモリ等の半導体装置に適用できる。
また、論理回路を構成するトランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。バイポーラ型トランジスタであっても良い。ＦＥＴ以外のトランジスタであっても良い。
また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。
【符号の説明】
【００４７】
１００，１００ａ…トリミング回路、１０，１０ａ…周辺回路、２０，２０ａ…アンチフューズ判定回路、３１，３２，３３，３４…フューズ回路、４１…機能判定回路、Ｆ３１，Ｆ３２，Ｆ３３，Ｆ３４…フューズ素子、ＡＦ１，ＡＦ２，ＡＦｎ…アンチフューズ素子、Ｑｎ３１，Ｑｎ３２，Ｑｎ３３，Ｑｎ３４…Ｎチャネル型ＭＯＳトランジスタ、５１、５２…インバータ回路、６１，６２，６３，６４…ＡＮＤ回路、ＴＲＳ，ＴＲＳ１，ＴＲＳ２…トリミング読出信号、ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬｎ…フューズ回路選択信号、Ａ０Ｔ，Ａ０Ｂ，Ａ１Ｔ，Ａ１Ｂ…デコード信号、ＴＣＳ１，ＴＣＳ１Ｂ，ＴＣＳ２，ＴＣＳｎ…トリミング判定信号
【図１】
2011066311.tif 000003
【図２】
2011066311.tif 000004
【図３】
2011066311.tif 000005