(57)【要約】      （修正有）【課題】パッケージ端子と内蔵回路基板との間の反射損を抑制する手段を提供する。【解決手段】導体ベースプレート２００上に配置された半導体基板２４と、導体ベースプレート上に配置され、下層基板３０と、下層基板３０を貫通し複数の所定のパターンを有するＶＩＡ電極２２と、下層基板３０とＶＩＡ電極２２上に配置された共通プレート電極４６と、共通プレート電極４６上に配置された上層基板４４と、上層基板上に配置された上面電極２６ａ、２８ａとを有する内蔵回路基板２６、２８と、導体ベースプレート上に配置された絶縁層２０と、絶縁層上に配置されたストリップライン１９ａ、１９ｂと、半導体基板、内蔵回路基板、およびストリップラインの一部を内包するセラミック壁１６とを備え、共通プレート電極４６を介した下層基板３０と上層基板４４との厚さの総和は、絶縁層２０の厚さと同等である高周波半導体装置１。【選択図】図２
2011238842.tif 000002
【特許請求の範囲】
【請求項１】
導体ベースプレートと、
前記導体ベースプレート上に配置された半導体基板と、
前記導体ベースプレート上に配置され、下層基板と、前記下層基板を貫通し、複数の所定のパターンを有するＶＩＡ電極と、前記下層基板と前記ＶＩＡ電極上に配置された共通プレート電極と、前記共通プレート電極上に配置された上層基板と、前記上層基板上に配置された上面電極とを備える内蔵回路基板と、
前記導体ベースプレート上に配置された絶縁層と、
前記絶縁層上に配置されたストリップラインと、
前記導体ベースプレート上および前記絶縁層上に配置され、前記半導体基板，前記内蔵回路基板，および前記ストリップラインの一部を内包するセラミック壁と
を備え、前記共通プレート電極を介した前記下層基板と前記上層基板との厚さの総和は、前記絶縁層の厚さと同等であることを特徴とする高周波半導体装置。
【請求項２】
前記内蔵回路基板は、前記共通プレート電極に接続され、かつ前記下層基板の端面に配置された側面電極をさらに備えることを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
前記ＶＩＡ電極は、アルミニウム（Ａｌ）若しくは銅（Ｃｕ）で形成され、前記共通プレート電極はアルミニウム（Ａｌ）若しくはモリブデン（Ｍｏ）で形成され、前記下層基板および前記上層基板はアルミナ（Ａｌ2Ｏ3）で形成されることを特徴とする請求項１に記載の高周波半導体装置。
【請求項４】
前記所定のパターン形状は、円形、楕円形、矩形、多角形のいずれかのドットパターンを有することを特徴とする請求項１に記載の高周波半導体装置。
【請求項５】
前記ドットパターンが、正三角形を基本とする繰り返しパターン状、六角形を基本とする繰り返しパターン状、千鳥格子状、若しくはランダムに配置されていることを特徴とする請求項４に記載の高周波半導体装置。
【請求項６】
前記内蔵回路基板において、前記ＶＩＡ電極は、前記上層基板上に配置される整合回路パターンに対応した前記下層基板の部分、若しくは、前記上層基板上に配置される整合回路パターンよりも前記絶縁層の厚さだけ広い前記下層基板の部分に貫通して配置されることを特徴とする請求項１に記載の高周波半導体装置。
【請求項７】
前記上層基板を貫通し、複数の所定のパターンを有するさらに別のＶＩＡ電極を備えることを特徴とする請求項１に記載の高周波半導体装置。
【請求項８】
導体ベースプレートと、
前記導体ベースプレート上に配置された下層基板と、
前記下層基板を貫通し、複数の所定のパターンを有するＶＩＡ電極と、
前記下層基板と前記ＶＩＡ電極上に配置された共通プレート電極と、
前記共通プレート電極上に配置された半導体基板と、
前記導体ベースプレート上に配置され、前記下層基板と、前記下層基板を貫通し、複数の所定のパターンを有する前記ＶＩＡ電極と、前記下層基板と前記ＶＩＡ電極上に配置された前記共通プレート電極と、前記共通プレート電極上に配置された上層基板と、前記上層基板上に配置された上面電極とを有する内蔵回路基板と、
前記導体ベースプレート上に配置された絶縁層と、
前記絶縁層上に配置されたストリップラインと、
前記導体ベースプレート上および前記絶縁層上に配置され、前記半導体基板，前記内蔵回路基板，および前記ストリップラインの一部を内包するセラミック壁と
を備え、前記共通プレート電極を介した前記下層基板と前記上層基板との厚さの総和は、前記絶縁層の厚さと同等であると共に、前記共通プレート電極を介した前記下層基板と前記半導体基板との厚さの総和も、前記絶縁層の高さと同等であることを特徴とする高周波半導体装置。
【請求項９】
前記内蔵回路基板は、前記共通プレート電極に接続され、かつ前記下層基板の端面に配置された側面電極をさらに備えることを特徴とする請求項８に記載の高周波半導体装置。
【請求項１０】
前記ＶＩＡ電極は、アルミニウム（Ａｌ）若しくは銅（Ｃｕ）で形成され、前記共通プレート電極はアルミニウム（Ａｌ）若しくはモリブデン（Ｍｏ）で形成され、前記下層基板および前記上層基板はアルミナ（Ａｌ2Ｏ3）で形成されることを特徴とする請求項８に記載の高周波半導体装置。
【請求項１１】
前記所定のパターン形状は、円形、楕円形、矩形、多角形のいずれかのドットパターンを有することを特徴とする請求項８に記載の高周波半導体装置。
【請求項１２】
前記ドットパターンが、正三角形を基本とする繰り返しパターン状、六角形を基本とする繰り返しパターン状、千鳥格子状、若しくはランダムに配置されていることを特徴とする請求項１１に記載の高周波半導体装置。
【請求項１３】
前記内蔵回路基板において、前記ＶＩＡ電極は、前記上層基板上に配置される整合回路パターンに対応した前記下層基板の部分、若しくは、前記上層基板上に配置される整合回路パターンよりも前記絶縁層の厚さだけ広い前記下層基板の部分に貫通して配置されていることを特徴とする請求項８に記載の高周波半導体装置。
【請求項１４】
前記上層基板を貫通し、複数の所定のパターンを有するさらに別のＶＩＡ電極を備えることを特徴とする請求項８に記載の高周波半導体装置。
【請求項１５】
前記半導体基板は、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され、前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の前記第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜１４のいずれか１項に記載の高周波半導体装置。
【請求項１６】
導体ベースプレート上に半導体基板を形成する工程と、
前記導体ベースプレート上に、下層基板と、前記下層基板を貫通し、複数の所定のパターンを有するＶＩＡ電極と、前記下層基板と前記ＶＩＡ電極上に配置された共通プレート電極と、前記共通プレート電極上に配置された上層基板と、前記上層基板上に配置された上面電極とを有する内蔵回路基板を形成する工程と、
前記導体ベースプレート上に、ストリップラインを形成した絶縁層を形成する工程と、
前記導体ベースプレート上および前記絶縁層上に、前記半導体基板、前記内蔵回路基板、および前記ストリップラインの一部を内包するセラミック壁を形成する工程と
を有し、前記共通プレート電極を介した前記下層基板と前記上層基板との厚さの総和は、前記絶縁層の厚さと同等であることを特徴とする高周波半導体装置の製造方法。
【請求項１７】
前記内蔵回路基板を形成する工程は、
前記下層基板を貫通し、複数の所定のパターンを有するＶＩＡ電極を形成する工程と、
前記下層基板と前記ＶＩＡ電極上に共通プレート電極を形成する工程と、
前記共通プレート電極上に前記上層基板を形成する工程と
を有することを特徴とする請求項１６に記載の高周波半導体装置の製造方法。
【請求項１８】
前記内蔵回路基板を形成する工程は、
前記下層基板の端面に、前記共通プレート電極に接続される側面電極を形成する工程をさらに有することを特徴とする請求項１７に記載の高周波半導体装置の製造方法。
【請求項１９】
前記ＶＩＡ電極を形成する工程において、前記ＶＩＡ電極は、前記上層基板上に配置される整合回路パターンに対応した前記下層基板の部分、若しくは、前記上層基板上に配置される整合回路パターンよりも前記絶縁層の厚さだけ広い前記下層基板の部分に貫通して形成されることを特徴とする請求項１７に記載の高周波半導体装置の製造方法。
【請求項２０】
前記上層基板を貫通し、複数の所定のパターンを有する別のＶＩＡ電極を形成する工程を有することを特徴とする請求項１６に記載の高周波半導体装置の製造方法。
【請求項２１】
導体ベースプレート上に下層基板を形成する工程と、
前記下層基板を貫通し、複数の所定のパターンを有するＶＩＡ電極を形成する工程と、
前記下層基板と前記ＶＩＡ電極上に共通プレート電極を形成する工程と、
前記共通プレート電極上に半導体基板を形成する工程と、
前記導体ベースプレート上に、前記下層基板と、前記下層基板を貫通し、複数の所定のパターンを有する前記ＶＩＡ電極と、前記下層基板と前記ＶＩＡ電極上に配置された前記共通プレート電極と、前記共通プレート電極上に配置された上層基板と、前記上層基板上に配置された上面電極とを有する内蔵回路基板を形成する工程と、
前記導体ベースプレート上に、ストリップラインを形成した絶縁層を形成する工程と、
前記導体ベースプレート上および前記絶縁層上に、前記半導体基板，前記内蔵回路基板，および前記ストリップラインの一部を内包するセラミック壁を形成する工程と
を有し、前記共通プレート電極を介した前記下層基板と前記上層基板との厚さの総和は、前記絶縁層の厚さと同等であると共に、前記共通プレート電極を介した前記下層基板と前記半導体基板との厚さの総和も、前記絶縁層の高さと同等であることを特徴とする高周波半導体装置の製造方法。
【請求項２２】
前記内蔵回路基板を形成する工程は、
前記下層基板を貫通し、複数の所定のパターンを有するＶＩＡ電極を形成する工程と、
前記下層基板と前記ＶＩＡ電極上に共通プレート電極を形成する工程と、
前記共通プレート電極上に前記上層基板を形成する工程と
を有することを特徴とする請求項２０に記載の高周波半導体装置の製造方法。
【請求項２３】
前記内蔵回路基板を形成する工程は、
前記下層基板の端面に、前記共通プレート電極に接続される側面電極を形成する工程をさらに有することを特徴とする請求項２２に記載の高周波半導体装置の製造方法。
【請求項２４】
前記上層基板を貫通し、複数の所定のパターンを有する別のＶＩＡ電極を形成する工程を有することを特徴とする請求項２１に記載の高周波半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高周波半導体装置を収納するパッケージのパッケージ端子は、一般的に、その特性インピーダンスを５０Ωとするために、約０．７ｍｍ程度のセラミック基板上に形成されている。一方、高周波半導体装置の内蔵回路は、低インピーダンス伝送線路を形成するために、約０．２５４ｍｍ〜０．５ｍｍ程度のセラミック基板上に形成されている。また、パッケージ端子と内蔵回路間は、ボンディングワイヤで接続されている。このパッケージ端子と内蔵回路には、高低差があるために、長いボンディングワイヤが必要である。
【０００３】
したがって、従来の高周波半導体装置では、長いボンディングワイヤを回避するために、パッケージベースプレート面に段差を設けて、パッケージ端子と内蔵回路の高さを揃えている（例えば、特許文献１参照。）。
【０００４】
また、従来の高周波半導体装置では、ボンディングワイヤで接続する回路間の高低差を小さくし、放射損を少なくしている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１９０５４０号公報
【特許文献２】特開２００６−１９０７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の高周波半導体装置では、この長いボンディングワイヤのために、整合回路に制約が生じており、パッケージ端子における反射損が大きくなっている。
【０００７】
一方、高放熱・低歪みなパッケージでは、パッケージベースプレートを異種金属の多層構造から形成するため、ベース面に高低差を形成することが難しい。そのために生じるパッケージ端子と回路基板との高低差が、反射損を増大し、高周波半導体装置の性能を低下させている。
【０００８】
従来の高周波半導体装置では、整合回路を形成する基板の厚さを厚くすると、段差はなくなるが、整合回路を形成する基板の厚さが薄いときと比べて、同じインピーダンスを得る線幅は、太くなる。
【課題を解決するための手段】
【０００９】
一態様によれば、導体ベースプレートと、前記導体ベースプレート上に配置された半導体基板と、前記導体ベースプレート上に配置され、下層基板と、前記下層基板を貫通し、複数の所定のパターンを有するＶＩＡ電極と、前記下層基板と前記ＶＩＡ電極上に配置された共通プレート電極と、前記共通プレート電極上に配置された上層基板と、前記上層基板上に配置された上面電極とを有する内蔵回路基板と、前記導体ベースプレート上に配置された絶縁層と、前記絶縁層上に配置されたストリップラインと、前記導体ベースプレート上および前記絶縁層上に配置され、前記半導体基板、前記内蔵回路基板、および前記ストリップラインの一部を内包するセラミック壁とを備え、前記共通プレート電極を介した前記下層基板と前記上層基板との厚さの総和は、前記絶縁層の厚さと同等である高周波半導体装置が提供される。
【００１０】
他の態様によれば、導体ベースプレートと、前記導体ベースプレート上に配置された下層基板と、前記下層基板を貫通し、複数の所定のパターンを有するＶＩＡ電極と、前記下層基板と前記ＶＩＡ電極上に配置された共通プレート電極と、前記共通プレート電極上に配置された半導体基板と、前記導体ベースプレート上に配置され、前記下層基板と、前記下層基板を貫通し、複数の所定のパターンを有する前記ＶＩＡ電極と、前記下層基板と前記ＶＩＡ電極上に配置された前記共通プレート電極と、前記共通プレート電極上に配置された上層基板と、前記上層基板上に配置された上面電極とを有する内蔵回路基板と、前記導体ベースプレート上に配置された絶縁層と、前記絶縁層上に配置されたストリップラインと、前記導体ベースプレート上および前記絶縁層上に配置され、前記半導体基板、前記内蔵回路基板、および前記ストリップラインの一部を内包するセラミック壁とを備え、前記共通プレート電極を介した前記下層基板と前記上層基板との厚さの総和は、前記絶縁層の厚さと同等であると共に、前記共通プレート電極を介した前記下層基板と前記半導体基板との厚さの総和も、前記絶縁層の高さと同等である高周波半導体装置が提供される。
【００１１】
他の態様によれば、導体ベースプレート上に半導体基板を形成する工程と、前記導体ベースプレート上に、下層基板と、前記下層基板を貫通し、複数の所定のパターンを有するＶＩＡ電極と、前記下層基板と前記ＶＩＡ電極上に配置された共通プレート電極と、前記共通プレート電極上に配置された上層基板と、前記上層基板上に配置された上面電極とを有する内蔵回路基板を形成する工程と、前記導体ベースプレート上に、ストリップラインを形成した絶縁層を形成する工程と、前記導体ベースプレート上および前記絶縁層上に、前記半導体基板、前記内蔵回路基板、および前記ストリップラインの一部を内包するセラミック壁を形成する工程とを有し、前記共通プレート電極を介した前記下層基板と前記上層基板との厚さの総和は、前記絶縁層の厚さと同等である高周波半導体装置の製造方法が提供される。
【００１２】
他の態様によれば、導体ベースプレート上に下層基板を形成する工程と、前記下層基板を貫通し、複数の所定のパターンを有するＶＩＡ電極を形成する工程と、前記下層基板と前記ＶＩＡ電極上に共通プレート電極を形成する工程と、前記共通プレート電極上に半導体基板を形成する工程と、前記導体ベースプレート上に、前記下層基板と、前記下層基板を貫通し、複数の所定のパターンを有する前記ＶＩＡ電極と、前記下層基板と前記ＶＩＡ電極上に配置された前記共通プレート電極と、前記共通プレート電極上に配置された上層基板と、前記上層基板上に配置された上面電極とを有する内蔵回路基板を形成する工程と、前記導体ベースプレート上に、ストリップラインを形成した絶縁層を形成する工程と、前記導体ベースプレート上および前記絶縁層上に、前記半導体基板、前記内蔵回路基板、および前記ストリップラインの一部を内包するセラミック壁を形成する工程とを有し、前記共通プレート電極を介した前記下層基板と前記上層基板との厚さの総和は、前記絶縁層の厚さと同等であると共に、前記共通プレート電極を介した前記下層基板と前記半導体基板との厚さの総和も、前記絶縁層の高さと同等である高周波半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態に係る高周波半導体装置の模式的平面パターン図。
【図２】第１の実施の形態に係る高周波半導体装置の模式的断面構成であって、図１のＩ−Ｉ線に沿う模式的断面構造図。
【図３】第１の実施の形態に係る高周波半導体装置において、（ａ）パッケージ端子部分の透視拡大図、（ｂ）パッケージ端子部分の鳥瞰図。
【図４】第１の実施の形態に係る高周波半導体装置において、内蔵回路基板の上層基板の模式的鳥瞰図。
【図５】第１の実施の形態に係る高周波半導体装置において、内蔵回路基板の下層基板の模式的鳥瞰図。
【図６】第１の実施の形態に係る高周波半導体装置において、内蔵回路基板の模式的断面構造であって、図４の上層基板と図５の下層基板を組み合わせた内蔵回路基板のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図７】第１の実施の形態に係る高周波半導体装置において、出力内蔵回路基板上の整合回路パターンの一例。
【図８】（ａ）図７に対応する出力内蔵回路基板において、ＶＩＡ電極パターンの配置例、（ｂ）図８（ａ）のＩＩＩ―ＩＩＩ線に沿う模式的断面構造図。
【図９】（ａ）第１の実施の形態に係る高周波半導体装置に適用可能な内蔵回路基板の変形例の模式的断面構造例、（ｂ）図９（ａ）に対応する高周波等価回路例。
【図１０】（ａ）第１の実施の形態に係る高周波半導体装置に適用可能な内蔵回路基板の別の変形例の模式的断面構造例、（ｂ）図１０（ａ）に対応する高周波等価回路例。
【図１１】（ａ）第１の実施の形態に係る高周波半導体装置において、半導体基板の模式的平面パターン構成の拡大図、（ｂ）図１１（ａ）のＪ部分の拡大図。
【図１２】第１の実施の形態に係る高周波半導体装置の構成例１であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１３】第１の実施の形態に係る高周波半導体装置の構成例２であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１４】第１の実施の形態に係る高周波半導体装置の構成例３であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１５】第１の実施の形態に係る高周波半導体装置の構成例４であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１６】（ａ）第１の実施の形態に係る高周波半導体装置において、下層基板の端面の模式的拡大構造図、（ｂ）第１の実施の形態の変形例に係る高周波半導体装置であって、下層基板の端面に側面電極を形成した構成の模式的拡大構造図。
【図１７】第１の実施の形態の変形例に係る高周波半導体装置の模式的断面構成であって、図１のＩ−Ｉ線に沿う模式的断面構造図。
【図１８】第２の実施の形態に係る高周波半導体装置の模式的断面構成であって、図１のＩ−Ｉ線に沿う模式的断面構造図。
【図１９】第２の実施の形態の変形例に係る高周波半導体装置の模式的断面構成であって、図１のＩ−Ｉ線に沿う模式的断面構造図。
【発明を実施するための形態】
【００１４】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【００１５】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この実施の形態は、構成部品の材質、形状、構造、配置等を特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１６】
[第１の実施の形態]
第１の実施の形態に係る高周波半導体装置の模式的平面パターン構成は、図１に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表される。
【００１７】
第１の実施の形態に係る高周波半導体装置１は、図１〜図２に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体基板２４と、導体ベースプレート２００上に配置され、下層基板３０と、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２と、下層基板３０とＶＩＡ電極２２上に配置された共通プレート電極４６と、共通プレート電極４６上に配置された上層基板４４と、上層基板４４上に配置された上面電極２６ａ、２８ａとを有する内蔵回路基板２６、２８と、導体ベースプレート２００上に配置された絶縁層２０と、絶縁層２０上に配置されたストリップライン１９ａ、１９ｂと、導体ベースプレート２００上および絶縁層２０上に配置され、半導体基板２４、内蔵回路基板２６、２８、およびストリップライン１９ａ、１９ｂの一部を内包するセラミック壁１６とを備える。
【００１８】
共通プレート電極４６を介した下層基板３０と上層基板４４との厚さの総和は、絶縁層２０の厚さと同等である。ここで、下層基板３０の厚さは、例えば、約０．６ｍｍ程度、上層基板４４の厚さは、例えば、０．２５４ｍｍ程度である。
【００１９】
第１の実施の形態に係る高周波半導体装置１において、パッケージ端子部分の透視拡大構造は、図３（ａ）に示すように、厚さＤを有する絶縁層２０と、絶縁層２０上に配置されたストリップライン１９ｂと、ストリップライン１９ｂを横断して絶縁層２０およびストリップライン１９ｂ上に配置されたセラミック壁１６とを備える。また、パッケージ端子部分の鳥瞰構造は、図３（ｂ）に示すように、厚さＤを有する絶縁層２０と、絶縁層２０上に配置されたストリップライン１９ｂと、ストリップライン１９ｂを横断して絶縁層２０およびストリップライン１９ｂ上に配置されたセラミック壁１６と、セラミック壁１６の外部のストリップライン１９ｂ上に配置された端子電極２１ｂとを備える。図３（ａ）および図３（ｂ）において、ストリップライン１９ｂは、他の領域に比べて極めて薄いるため、厚さの表示は省略している。図３（ａ）および図３（ｂ）に示されたパッケージ端子は、出力側パッケージ端子に相当する。入力側パッケージ端子の構成も図３（ａ）および図３（ｂ）と同様に表される。
【００２０】
ＶＩＡ電極２２は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）などで形成され、共通プレート電極４６は、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）などで形成され、下層基板３０、上層基板４４は、例えば、アルミナ（Ａｌ2Ｏ3）などで形成される。
【００２１】
また、下層基板３０を貫通するＶＩＡ電極２２のパターンピッチは、高周波半導体装置１の動作波長をλとすると、例えば、約λ／８程度である。
【００２２】
所定のパターン形状は、例えば、円形、楕円形、矩形、多角形のいずれかのドットパターンを有していても良い。
【００２３】
また、ドットパターンが、正三角形を基本とする繰り返しパターン状、六角形を基本とする繰り返しパターン状、或いは千鳥格子状に整列配置されていても良い。また、ランダムにドットパターンを配置しても良い。尚、ＶＩＡ電極２２は、下層基板３０の全面に渡って、所定のパターンで配置されていても良く、或いは、所定の場所にのみ配置されていても良い。
【００２４】
また、図２に示すように、セラミック壁１６上にメタルシールリング１４ａを介してメタルキャップ１０が配置されるが、図１では、図示を省略している。
【００２５】
図１に示すように、半導体基板２４と入力整合回路１７間には、ボンディングワイヤ１２が接続され、半導体基板２４と出力整合回路１８間には、ボンディングワイヤ１４が接続されている。また、入力ストリップライン１９ａと入力整合回路１７間には、ボンディングワイヤ１１が接続され、出力ストリップライン１９ｂと出力整合回路１８間には、ボンディングワイヤ１５が接続されている。
【００２６】
また、図１〜図２に示すように、入力内蔵回路基板２６は、下層基板３０と、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２と、下層基板３０とＶＩＡ電極２２上に配置された共通プレート電極４６と、共通プレート電極４６上に配置された上層基板４４と、上層基板４４上に配置された上面電極２６ａとを備える。
【００２７】
同様に、図１〜図２に示すように、出力内蔵回路基板２８は、下層基板３０と、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２と、下層基板３０とＶＩＡ電極２２上に配置された共通プレート電極４６と、共通プレート電極４６上に配置された上層基板４４と、上層基板４４上に配置された上面電極２８ａとを備える。
【００２８】
ここで、共通プレート電極４６を介した下層基板３０と上層基板４４との厚さの総和は、絶縁層２０の高さと同等である。
【００２９】
（導体ベースプレート）
導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。
【００３０】
尚、導体ベースプレート２００は、例えばＭｏで形成されたベース電極（低熱膨張金属体）を貫通するＶＩＡを形成し、このＶＩＡ内に、ＶＩＡ電極（高放熱金属体）の金属材料として、例えば溶融されたＣｕを流し込み一体化形成する多層金属構造を備えていても良い。或いは、このような多層金属構造は、Ｍｏで形成されたベース電極を貫通するＶＩＡを形成し、このＶＩＡ内に、ＶＩＡ電極の金属材料として、例えばＣｕを物理的に堆積することによって形成することもできる。この物理的な堆積法としては、真空蒸着法、スパッタリング法などを適用することができる。また、メッキ技術、イオンプレーティング技術などを適用することもできる。
【００３１】
（セラミック壁）
セラミック壁１６の材質としては、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡＩＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。
【００３２】
セラミック壁１６の上面には、メタルシールリング１４ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００３３】
また、セラミック壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００３４】
（メタルキャップ）
メタルキャップ１０は、平板形状を備え、セラミック壁１６上にメタルシールリング１４ａを介して配置される。
【００３５】
結果として、第１の実施の形態に係る高周波半導体装置１は、図１〜図２に示すように、セラミック壁１６と、セラミック壁１６上に配置されたメタルシールリング１４ａと、セラミック壁１６上にメタルシールリング１４ａを介して配置されたメタルキャップ１０とを備える。
【００３６】
（内蔵回路基板）
第１の実施の形態に係る高周波半導体装置の内蔵回路基板の上層部の模式的鳥瞰構造は、図４に示すように、上層基板４４と、上層基板４４上に配置された上面電極４２と、上面電極４２に形成された整合回路パターン４０とを備える。
【００３７】
第１の実施の形態に係る高周波半導体装置の内蔵回路基板の下層部の模式的鳥瞰構造は、図５に示すように、下層基板３０と、下層基板３０を貫通するＶＩＡ電極２２と、下層基板３０およびＶＩＡ電極２２上に配置された共通プレート電極４６とを備える。
【００３８】
図４の上層基板４４と図５の下層基板３０を組み合わせた内蔵回路基板（２６、２８）のＩＩ−ＩＩ線に沿う模式的断面構造は、図６に示すように、下層基板３０と、下層基板３０を貫通するＶＩＡ電極２２と、下層基板３０およびＶＩＡ電極２２上に配置された共通プレート電極４６と、共通プレート電極４６上に配置された上層基板４４と、上層基板４４上に配置された上面電極４２とを備える。
【００３９】
内蔵回路基板２６、２８には、例えば、アルミナで形成された下層基板３０と、下層基板３０に多数のサーマルＶＩＡと呼ばれる、熱伝導性の高い金属、例えばＣｕをＶＩＡ電極２２として埋め込んだ構造を設けている。このような構造によって、個々のＶＩＡ電極２２のＣｕ部分が小さいので、熱膨張率はアルミナが支配的となる。さらに、下層基板３０およびＶＩＡ電極２２上に配置された共通プレート電極４６は、アルミナと線熱膨張率が近い金属、例えば、モリブデン（Ｍｏ）によって形成し、共通プレート電極４６上に、例えば、アルミナで形成された上層基板４４を配置している。
【００４０】
下層基板３０内にＶＩＡ形状のＣｕで形成されたＶＩＡ電極２２を内在させることによって、下層基板３０の熱膨張率係数は、実質的にアルミナに近い値を保持しつつ、上層基板４４上に搭載される整合回路パターン４０からの発熱は、上層基板４４、共通プレート電極４６および複数のＶＩＡ電極２２を介して、導体ベースプレート２００の下部に配置されるヒートシンクに対して、効率よく伝達することができる。
【００４１】
導体ベースプレート２００上に、半導体基板２４に隣接して配置される内蔵回路基板２６、２８は、上述のＶＩＡ電極２２を有するアルミナ基板を採用することによって、アルミナ基板の反りを緩和することができる。
【００４２】
Ｃｕの熱膨張率係数は、例えば１６．８×１０-6／Ｋであるのに対して、アルミナ（Ａｌ2Ｏ3）の熱膨張率係数は、例えば６．４〜８．０×１０-6／Ｋであり、大きな隔たりがある。しかしながら、Ｍｏの熱膨張率係数は、約５．１×１０-6／Ｋであり、アルミナ（Ａｌ2Ｏ3）の熱膨張率係数に近い。したがって、Ｍｏで形成された共通プレート電極４６を介して、下層基板３０と上層基板４４を積層化した内蔵回路基板２６、２８の熱膨張率係数は、下層基板３０に対して形成するＶＩＡ電極２２の間隔を調整することによって、良好な放熱特性を保持しつつ、例えば、Ｍｏ、Ｃｕ−Ｍｏ合金などの導電性金属によって形成される導体ベースプレート２００の熱膨張率係数に合わせることができる。
【００４３】
（整合回路パターン例）
例えば、内蔵回路基板２６、２８において、ＶＩＡ電極２２は、上層基板４４上に配置される整合回路パターン４０に対応した下層基板３０の部分に貫通して配置されていても良い。
【００４４】
また、例えば、内蔵回路基板２６、２８において、ＶＩＡ電極２２は、上層基板４４上に配置される整合回路パターンよりも絶縁層２０の厚さＤに相当する幅Ｈだけ広い下層基板３０の部分に貫通して配置されていても良い。
【００４５】
第１の実施の形態に係る高周波半導体装置において、出力内蔵回路基板２８上の整合回路パターン４０の一例は、図７に示すように表される。出力内蔵回路基板２８に隣接して、半導体基板２４、出力ストリップライン１９ｂが配置されており、半導体基板２４上のドレイン端子電極（図示省略）と整合回路パターン４０との間は、ボンディングワイヤ１４で接続され、整合回路パターン４０と出力ストリップライン１９ｂとの間は、ボンディングワイヤ１５で接続されている。
【００４６】
出力内蔵回路基板２８上の整合回路パターン４０上には、インダクタンス形成部４０Ｌと、キャパシタ形成部４０Ｃも配置されている。
【００４７】
図７に対応する内蔵回路基板２８のＶＩＡ電極２２の配置パターンは、図８（ａ）に示すように表され、図８（ａ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図８（ｂ）に示すように表される。整合回路パターン４０の周辺部において、幅Ｈで示される部分を拡張した破線部分は、出力内蔵回路基板２８の下層基板３０に貫通するＶＩＡ電極２２を形成する目安となる範囲を示している。すなわち、整合回路パターン４０の周辺部において、幅Ｈで示される部分を拡張した破線部分の範囲内に、下層基板３０に貫通するＶＩＡ電極２２を形成している。この幅Ｈの値は、絶縁層２０の厚さＤ、すなわち、内蔵回路基板２８の厚さに略等しいことが、熱放散と高周波短絡効果を有効にする上で望ましい。
【００４８】
尚、図８（ａ）においては、ＶＩＡ電極２２の配置パターンとして、正三角形を基本とする繰り返しパターンが例示されている。
【００４９】
（製造方法）
第１の実施の形態に係る高周波半導体装置１の製造方法は、導体ベースプレート２００上に半導体基板２４を形成する工程と、導体ベースプレート２００上に、下層基板３０と、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２と、下層基板３０とＶＩＡ電極２２上に配置された共通プレート電極４６と、共通プレート電極４６上に配置された上層基板４４と、上層基板４４上に配置された上面電極２６ａ、２８ａとを有する内蔵回路基板２６、２８を形成する工程と、導体ベースプレート２００上に、ストリップライン１９ａ、１９ｂを形成した絶縁層２０を形成する工程と、導体ベースプレート２００上および絶縁層２０上に、半導体基板２４、内蔵回路基板２６、２８、およびストリップライン１９ａ、１９ｂの一部を内包するセラミック壁１６を形成する工程とを有する。ここで、共通プレート電極４６を介した下層基板３０と上層基板４４との厚さの総和は、絶縁層２０の厚さと同等である。
【００５０】
また、内蔵回路基板２６、２８を形成する工程は、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２を形成する工程と、下層基板３０とＶＩＡ電極２２上に共通プレート電極４６を形成する工程と、共通プレート電極４６上に上層基板４４を形成する工程とを有する。ここで、上層基板４４上には、予め、整合回路パターン４０を形成するための上面電極２６ａ、２８ａを形成しておいても良い。
【００５１】
また、ＶＩＡ電極２２を形成する工程において、ＶＩＡ電極２２は、上層基板４４上に配置される整合回路パターン４０に対応した下層基板３０の部分に貫通して形成されていても良い。
【００５２】
また、ＶＩＡ電極２２を形成する工程において、ＶＩＡ電極２２は、上層基板４４上に配置される整合回路パターン４０よりも絶縁層２０の厚さＤに相当する幅Ｈだけ広い下層基板３０の部分に貫通して形成されていても良い。
【００５３】
また、第１の実施の形態に係る高周波半導体装置の製造方法は、セラミック壁１６上にメタルシールリング１４ａを形成する工程と、メタルシールリング１４ａ上にメタルキャップ１０を形成する工程とを有する。
【００５４】
（内蔵回路基板の変形例）
第１の実施の形態に係る高周波半導体装置１においては、図２に示したように、内蔵回路基板２６、２８の上層基板４４には、ＶＩＡ構造を特に設けてはいないが、変形例として、上面電極４２に高周波的に有効な接地電位を与える上では、上層基板４４にＶＩＡ電極構造を設けることも可能である。
【００５５】
第１の実施の形態に係る高周波半導体装置に適用可能な内蔵回路基板２６、２８の変形例の模式的断面構造例は、図９（ａ）に示すように、下層基板３０と、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２と、下層基板３０とＶＩＡ電極２２上に配置された共通プレート電極４６と、共通プレート電極４６上に配置された上層基板４４と、上層基板４４を貫通し、複数の所定のパターンを有するＶＩＡ電極２３と、上層基板４４およびＶＩＡ電極２３上に配置された上面電極４２とを備える。図９（ａ）に対応する高周波等価回路は、図９（ｂ）に示されるように、複数のＶＩＡ電極２２のパターンに対応して、複数のインダクタンスＬp2が共通プレート電極４６と接地電位間に配置され、複数のＶＩＡ電極２３のパターンに対応して、複数のインダクタンスＬp0が上面電極４２と共通プレート電極４６間に配置された構成を有する。
【００５６】
第１の実施の形態に係る高周波半導体装置１に適用可能な内蔵回路基板２６、２８の別の変形例の模式的断面構造例は、図１０（ａ）に示すように、下層基板３０と、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２と、下層基板３０とＶＩＡ電極２２上に配置された共通プレート電極４６と、共通プレート電極４６上に配置された上層基板４４と、上層基板４４を貫通し、複数の所定のパターンを有するＶＩＡ電極２３と、上層基板４４およびＶＩＡ電極２３上に配置された上面電極４２とを備える。図１０（ａ）に対応する高周波等価回路は、図１０（ｂ）に示されるように、複数の所定のパターンを有するＶＩＡ電極２２のパターンに対応して、複数のインダクタンスＬp2が共通プレート電極４６と接地電位間に配置され、複数の所定のパターンを有するＶＩＡ電極２３のパターンに対応して、複数のインダクタンスＬp1が上面電極４２と共通プレート電極４６間に配置された構成を有する。
【００５７】
図９（ｂ）には、上層基板４４と下層基板３０間で、ＶＩＡ電極２３のパターンとＶＩＡ電極２２のパターンは整合して配置されている例が示されている。一方、図９（ａ）には、上層基板４４と下層基板３０間で、ＶＩＡ電極２３のパターンとＶＩＡ電極２２のパターンは整合して配置されていない例が示されている。
【００５８】
第１の実施の形態に係る高周波半導体装置１において、高周波動作では、上記のように、ＶＩＡ電極２２，２３はインダクタンス成分として表される。ＶＩＡ電極２２，２３によって、有効な接地電位を与えるためには、動作周波数ｆに対応する波長λに対して、ＶＩＡ電極２３およびＶＩＡ電極２２をパスとする上面電極４２と接地電位間の距離は、λ／４程度となり、定在波モードによる接地が可能となることが望ましい。
【００５９】
また、図９および図１０に示されるように、上層基板４４に対しても、ＶＩＡ電極２３を形成した内蔵回路基板２６、２８においては、ＶＩＡ電極２３の部分は、例えば、純金属であるＣｕで形成されるため、ＶＩＡ電極２２に加えてさらに良好な放熱特性を確保することができる。
【００６０】
（半導体素子構造）
第１の実施の形態に係る高周波半導体装置において、半導体基板２４の模式的平面パターン構成の拡大図は、図１１（ａ）に示すように表され、図１１（ａ）のＪ部分の拡大図は、図１１（ｂ）に示すように表される。また、第１の実施の形態に係る高周波半導体装置の構成例１〜４であって、図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成例１〜４は、それぞれ図１２〜図１５に示すように表される。
【００６１】
第１の実施の形態に係る高周波半導体装置において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１１〜図１５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１〜Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１〜Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
【００６２】
ゲート端子電極Ｇ１〜Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１〜Ｄ１０には、ボンディングワイヤ１４が接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成された電極層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２を接地電極に接続している。
【００６３】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００６４】
（構造例１）
図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、第１の実施の形態に係る高周波半導体装置のＦＥＴセルの構成例１は、図１２に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１２に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００６５】
（構造例２）
図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、第１の実施の形態に係る高周波半導体装置のＦＥＴセルの構成例２は、図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１３に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００６６】
（構造例３）
図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、第１の実施の形態に係る高周波半導体装置のＦＥＴセルの構成例３は、図１４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１４に示す構成例３では、ＨＥＭＴが示されている。
【００６７】
（構造例４）
図１１（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、第１の実施の形態に係る高周波半導体装置のＦＥＴセルの構成例４は、図１５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１５に示す構成例４では、ＨＥＭＴが示されている。
【００６８】
また、上記の実施形態においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。上記の実施形態においては、この活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。
【００６９】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００７０】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００７１】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００７２】
なお、第１の実施の形態に係る高周波半導体装置において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００７３】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００７４】
（変形例）
第１の実施の形態に係る高周波半導体装置において、下層基板３０の端面の模式的拡大構造は、図１６（ａ）に示すように表される。第１の実施の形態に係る高周波半導体装置においては、下層基板３０の端面において、上面電極２８ａに形成された伝送線路に対する接地は、図１６（ａ）の矢印Ａ１で示すように、共通プレート電極４６と導体ベースプレート２００間のパスが遠距離のために、不連続となっている。図１６（ａ）に示される構成においても、例えば、８ＧＨｚ程度までの高周波に対しては十分な接地状態を確保することができる。
【００７５】
一方、第１の実施の形態の変形例に係る高周波半導体装置であって、下層基板３０の端面に側面電極２２ｓを形成した構成の模式的拡大構造は、図１６（ｂ）に示すように表される。第１の実施の形態の変形例に係る高周波半導体装置においては、下層基板３０の端面において、上面電極２８ａに形成された伝送線路に対する接地は、図１６（ｂ）の矢印Ａ２で示すように、下層基板３０の端面に側面電極２２ｓを備えることにより、共通プレート電極４６と導体ベースプレート２００間のパスが短距離となるために、不連続が解消され、より高い周波数に対する接地が実現される。図１６（ｂ）に示される構成においては、例えば、Ｘバンド（８ＧＨｚ〜１２ＧＨｚ）以上の高周波に対しても十分な接地状態を確保することができる。
【００７６】
第１の実施の形態の変形例に係る高周波半導体装置の模式的断面構成であって、図１のＩ−Ｉ線に沿う模式的断面構造は、図１７に示すように表される。
【００７７】
第１の実施の形態の変形例に係る高周波半導体装置１においては、図１７に示すように、内蔵回路基板２６、２８は、共通プレート電極４６に接続され、かつ下層基板３０の端面に配置された側面電極２２ｓをさらに備える。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００７８】
また、第１の実施の形態の変形例に係る高周波半導体装置の製造方法においても、内蔵回路基板２６、２８を形成する工程は、下層基板３０の端面に、共通プレート電極４６に接続される側面電極２２ｓを形成する工程をさらに有する。その他の工程は、第１の実施の形態と同様であるため、重複説明は省略する。
【００７９】
第１の実施の形態およびその変形例によれば、パッケージ端子と内蔵回路との間の反射損を抑制した高周波半導体装置およびその製造方法を提供することができる。
【００８０】
[第２の実施の形態]
第２の実施の形態に係る高周波半導体装置１の平面パターン構成は、図１と同様に表される。また、模式的断面構成は、図１８に示すように表される。
【００８１】
第２の実施の形態に係る高周波半導体装置１は、図１および図１８に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された下層基板３０と、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２と、下層基板３０とＶＩＡ電極２２上に配置された共通プレート電極４６と、共通プレート電極４６上に配置された半導体基板２４と、導体ベースプレート２００上に配置され、下層基板３０と、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２と、下層基板３０とＶＩＡ電極２２上に配置された共通プレート電極４６と、共通プレート電極４６上に配置された上層基板４４と、上層基板４４上に配置された上面電極４２とを有する内蔵回路基板２６、２８と、導体ベースプレート２００上に配置された絶縁層２０と、絶縁層２０上に配置されたストリップライン１９ａ、１９ｂと、導体ベースプレート２００上および絶縁層２０上に配置され、半導体基板２４、内蔵回路基板２６、２８、およびストリップライン１９ａ、１９ｂの一部を内包するセラミック壁１６とを備える。
【００８２】
第２の実施の形態に係る高周波半導体装置１においては、共通プレート電極４６を介した下層基板３０と上層基板４４との厚さの総和は、絶縁層２０の厚さと同等であると共に、共通プレート電極４６を介した下層基板３０と半導体基板２４との厚さの総和も、絶縁層２０の高さと同等である。
【００８３】
第２の実施の形態に係る高周波半導体装置１においては、半導体基板２４を構成する半絶縁性基板１１０を化学的機械的研磨（CMP: Chemical Mechanical Polishing）技術などを用いて薄層化している。このように半絶縁性基板１１０を薄層化することによって、下層基板３０上に共通プレート電極４６を介して半導体基板２４を配置した下層基板３０と半導体基板２４との厚さの総和を、絶縁層２０の高さと同等となるように調整することができる。ここで、下層基板３０の厚さは、例えば、約０．６ｍｍ程度、上層基板４４の厚さは、例えば、０．２５４ｍｍ程度である。
【００８４】
その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００８５】
（製造方法）
第２の実施の形態に係る高周波半導体装置の製造方法は、導体ベースプレート２００上に下層基板３０を形成する工程と、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２を形成する工程と、下層基板３０とＶＩＡ電極２２上に共通プレート電極４６を形成する工程と、共通プレート電極４６上に半導体基板２４を形成する工程と、導体ベースプレート２００上に、下層基板３０と、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２と、下層基板３０とＶＩＡ電極２２上に配置された共通プレート電極４６と、共通プレート電極４６上に配置された上層基板４４と、上層基板４４上に配置された上面電極４２とを有する内蔵回路基板２６、２８を形成する工程と、導体ベースプレート２００上に、ストリップライン１９ａ、１９ｂを形成した絶縁層２０を形成する工程と、導体ベースプレート２００上および絶縁層２０上に、半導体基板２４、内蔵回路基板２６、２８、およびストリップライン１９ａ、１９ｂの一部を内包するセラミック壁１６を形成する工程とを有する。ここで、共通プレート電極４６を介した下層基板３０と上層基板４４との厚さの総和は、絶縁層２０の厚さと同等であると共に、共通プレート電極４６を介した下層基板３０と半導体基板２４との厚さの総和も、絶縁層２０の高さと同等である。
【００８６】
また、内蔵回路基板２６、２８を形成する工程は、下層基板３０を貫通し、複数の所定のパターンを有するＶＩＡ電極２２を形成する工程と、下層基板３０とＶＩＡ電極２２上に共通プレート電極４６を形成する工程と、共通プレート電極４６上に上層基板４４を形成する工程とを有する。ここで、上層基板４４上には、予め、整合回路パターン４０を形成するための上面電極２６ａ、２８ａを形成しておいても良い。
【００８７】
また、ＶＩＡ電極２２を形成する工程において、ＶＩＡ電極２２は、上層基板４４上に配置される整合回路パターン４０に対応した下層基板３０の部分に貫通して形成されていても良い。
【００８８】
また、ＶＩＡ電極２２を形成する工程において、ＶＩＡ電極２２は、上層基板４４上に配置される整合回路パターン４０よりも絶縁層２０の厚さＤに相当する幅Ｈだけ広い下層基板３０の部分に貫通して形成されていても良い。
【００８９】
また、図９および図１０と同様に、上層基板４４を貫通し、複数の所定のパターンを有するＶＩＡ電極２３を形成する工程を有していても良い。
【００９０】
第２の実施の形態に係る高周波半導体装置１においては、共通プレート電極４６を介した下層基板３０と上層基板４４との厚さの総和は、絶縁層２０の高さと同等であると共に、共通プレート電極４６を介した下層基板３０と半導体基板２４との厚さの総和も、絶縁層２０の高さと同等である。
【００９１】
（変形例）
第２の実施の形態の変形例に係る高周波半導体装置の模式的断面構成であって、図１のＩ−Ｉ線に沿う模式的断面構造は、図１８に示すように表される。
【００９２】
第２の実施の形態の変形例に係る高周波半導体装置１においては、図１８に示すように、内蔵回路基板２６、２８は、共通プレート電極４６に接続され、かつ下層基板３０の端面に配置された側面電極２２ｓをさらに備える。その他の構成は、第２の実施の形態と同様であるため、重複説明は省略する。
【００９３】
また、第２の実施の形態の変形例に係る高周波半導体装置の製造方法においても、内蔵回路基板２６、２８を形成する工程は、下層基板３０の端面に、共通プレート電極４６に接続される側面電極２２ｓを形成する工程をさらに有する。その他の工程は、第２の実施の形態と同様であるため、重複説明は省略する。
【００９４】
第２の実施の形態およびその変形例によれば、パッケージ端子と内蔵回路基板との間の反射損を抑制すると共に、内蔵回路基板と半導体基板２４との間の反射損を抑制した高周波半導体装置を提供することができる。
【００９５】
[その他の実施の形態]
上記のように、第１〜第２の実施の形態によって記載したが、この開示はその中の如何なる論述若しくは図面であってもこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例または運用技術が容易に連想されるであろう。
【００９６】
なお、実施の形態に係る高周波半導体装置に実装する半導体素子としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００９７】
このように、ここでは記載していない様々な実施例を含む。技術的範囲は上記の説明から特許請求の範囲に係る発明特定事項によって定められる。
【符号の説明】
【００９８】
１…高周波半導体装置
１０…メタルキャップ
１１，１２，１４，１５…ボンディングワイヤ
１４ａ…メタルシールリング
１６…セラミック壁
１７…入力整合回路
１８…出力整合回路
１９ａ…入力ストリップライン
１９ｂ…出力ストリップライン
２０…絶縁層
２１ａ，２１ｂ…端子電極
２２、２３…ＶＩＡ電極
２２ｓ…側面電極
２４…半導体基板
２６…入力内蔵回路基板
２８…出力内蔵回路基板
３０…下層基板
４０…整合回路パターン
２６ａ、２８ａ、４２…上面電極
４４…上層基板
４６…共通プレート電極
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｐ１…入力端子
Ｐ２…出力端子
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図１１】
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