(57)【要約】【課題】信頼性の高いメモリセルを形成することが可能な半導体装置及びその製造方法を提供する。【解決手段】抵抗値を電気的に書き換えることが可能な可変抵抗素子を有する半導体装置であって、可変抵抗素子２６に対して第１の電圧を印加し、第１の電圧が印加された可変抵抗素子２６の抵抗値を測定し、測定された抵抗値がデータ消去時の抵抗値よりも大きく、且つデータ書き込み時の抵抗値以下の場合、可変抵抗素子２６に対して第１の電圧と異なる第２の電圧を印加し、第２の電圧が印加された可変抵抗素子２６の抵抗値を測定し、この測定された抵抗値がデータ消去時の抵抗値の範囲に収まるまで第２の電圧の印加と抵抗値の測定を繰り返す。【選択図】      図７
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【特許請求の範囲】
【請求項１】
抵抗値を電気的に書き換えることが可能な可変抵抗素子を有する半導体装置であって、
前記可変抵抗素子に対して第１の電圧を印加し、
前記第１の電圧が印加された前記可変抵抗素子の抵抗値を測定し、
前記測定された抵抗値がデータ消去時の抵抗値よりも大きく、且つデータ書き込み時の抵抗値以下の場合、前記可変抵抗素子に対して前記第１の電圧と異なる第２の電圧を印加し、
前記第２の電圧が印加された前記可変抵抗素子の抵抗値を測定し、この測定された抵抗値がデータ消去時の抵抗値の範囲に収まるまで前記第２の電圧の印加と抵抗値の測定を繰り返すことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の電圧が印加された前記可変抵抗素子の抵抗値が、データ書き込み時の抵抗値よりも大きい場合、前記可変抵抗素子に対して再び第１の電圧を印加することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の電圧は前記第２の電圧よりも高いことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記可変抵抗素子は金属酸化物であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
第１の配線と、
前記第１の配線と交差して配置された第２の配線と、
前記第１の配線と前記第２の配線との交差位置に配置された、前記可変抵抗素子と非オーミック素子とを具備し、
抵抗値を電気的に書き換えることが可能な可変抵抗素子を有する半導体装置であって、
前記第１及び第２の配線に接続された前記可変抵抗素子に対して第１の電圧を印加し、前記第１の電圧が印加された前記可変抵抗素子の抵抗値を測定し、前記測定された抵抗値がデータ書き込み時の抵抗値の範囲に収まる場合、前記可変抵抗素子に対して前記第１の電圧と異なる第２の電圧を印加し、前記第２の電圧が印加された前記可変抵抗素子の抵抗値を測定し、この測定された抵抗値がデータ消去時の抵抗値の範囲に収まるまで前記第２の電圧の印加と抵抗値の測定を繰り返す制御回路を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
最近、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、及びＲｅＲＡＭ（Resistance Random Access Memory）等の次世代メモリが提案されている。特に、ＲｅＲＡＭでは、基板上に複数積層される三次元構造の複数のメモリセルアレイを備えるものが提案されている（例えば、特許文献１参照）。この構造によれば、チップ面積を大幅に小さくできる利点を持つ。
【０００３】
上述したＲｅＲＡＭでは、メモリセルとして遷移金属酸化物を用いることがある。この遷移金属酸化物を抵抗変化可能な状態にするためには、初期化動作であるフォーミング動作が必要である。しかしながら、このフォーミング動作を１回行うのみでは、メモリセルアレイ内のメモリセルの抵抗は、同一状態に揃わない。そのため、例えば複数回フォーミングを行い、低抵抗状態と高抵抗状態に収束させていく方法が考えられている。しかし、フォーミングの電圧は高く、フォーミングを多く行うと、メモリセルアレイを破壊してしまうことがある。また、フォーミングを行っても、メモリセルが確実に安定な動作を行える状態になっていない可能性もある。このため、従来のフォーミング方法では、高品質で、信頼性の高いメモリ動作が可能な遷移金属酸化物を用いたＲｅＲＡＭを形成することが困難であった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、信頼性の高いメモリセルを形成することが可能な半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の一視点に係る半導体装置の製造方法は、抵抗値を電気的に書き換えることが可能な可変抵抗素子を有する半導体装置であって、前記可変抵抗素子に対して第１の電圧を印加し、前記第１の電圧が印加された前記可変抵抗素子の抵抗値を測定し、前記測定された抵抗値がデータ消去時の抵抗値よりも大きく、且つデータ書き込み時の抵抗値以下の場合、前記可変抵抗素子に対して前記第１の電圧と異なる第２の電圧を印加し、前記第２の電圧が印加された前記可変抵抗素子の抵抗値を測定し、この測定された抵抗値がデータ消去時の抵抗値の範囲に収まるまで前記第２の電圧の印加と抵抗値の測定を繰り返すことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、信頼性の高いメモリセルを形成することが可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る相変化メモリ装置の全体の構成を模式的に示した図である。
【図２】本発明の実施形態に係る相変化メモリ装置の基本的な構成を模式的に示した図である。
【図３】本発明の実施形態に係るセルアレイの基本的な回路構成を模式的に示した図である。
【図４】本発明の実施形態に係るメモリセル構造の基本的な構成を模式的に示した断面図である。
【図５】本発明の実施形態に係るセルアレイの基本的な構成を模式的に示した鳥瞰図である。
【図６】メモリセルの個数及びメモリセルの抵抗値の関係を模式的に示したグラフである。
【図７】本発明の実施形態の半導体装置のフォーミング方法を示したフローチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態の詳細を図面を参照して説明する。
【００１０】
（実施形態）
本発明の実施形態に係る半導体装置（相変化メモリ装置）の可変抵抗素子のフォーミング方法について説明する。
【００１１】
まず、図１〜図５を用いて、本実施形態に係る半導体装置の基本的な構成を説明する。
【００１２】
図１に示すように、本例に係る半導体装置は、メモリセルアレイ１０、ロウデコーダ１１、カラムゲート１２、センスアンプ１３、アドレスバッファ１４−１、コマンドバッファ１４−２、ヒューズ（Ｆｕｓｅ）用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、及び入出力バッファ１９を備えている。
【００１３】
メモリセルアレイ１０は、複数のワード線（ＷＬ）およびビット線（ＢＬ）の交差位置にマトリクス状に配置されランダムアクセスされる複数のＲｅＲＡＭメモリセルをそれぞれ有するメモリセルアレイ領域１０−１，１０−２、およびＲＯＭ  Ｆｕｓｅアレイ領域１０−３を有する。また、メモリセルアレイ１０は、後述するように半導体基板の基板面垂直方向に、メモリセルアレイが複数積層される三次元構造である。
【００１４】
ロウデコーダ１１は、ロウ方向（ワード線方向）のアドレスをデコードする。また、ロウデコーダ１１は、ワード線を駆動する駆動回路を備える。
【００１５】
カラムゲート１２は、カラム方向（ビット線方向）のアドレスに応じて、ビット線を選択する。本例では、カラムゲート１２は、ここでは図示しないが、後述するように、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される。
【００１６】
センスアンプ１３は、カラムゲート１２およびビット線に電気的に接続され、メモリセルのデータを読み出す。本例では、センスアンプ１３は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される。また、センスアンプ１３は、後述するＩ／Ｏピン０〜Ｉ／Ｏピン７のビット数の複数倍だけ存在する。
【００１７】
入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５、アドレスバッファ１４−１、コマンドバッファ１４−２に接続され、ホスト装置等の外部からのデータ（Data）、アドレス（Address）、コマンド（Command）を一時的に保持する。
【００１８】
アドレスバッファ１４−１は、ロウデコーダ１１およびカラムゲート１２に電気的に接続され、入出力バッファ１９から供給されるロウアドレスおよびカラムアドレスを一時的に保持する。
【００１９】
コマンドバッファ１４−２は、制御回路１７に電気的に接続され、入出力バッファ１９から供給される制御コマンドを一時的に保持する。
【００２０】
ヒューズ用レジスタ１５は、入出力バッファ１９にデータバス線を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。
【００２１】
パワーオンリセット回路１６は、この装置のパワーオンを検知してリセット信号を制御回路１７に出力する。
【００２２】
電圧生成回路１８は、ロウデコーダ１１、カラムゲート１２、センスアンプ１３に電気的に接続され、制御回路１９の制御に従ってこれらの回路に必要な電圧を供給する。
【００２３】
制御回路１７は、パワーオンリセット回路１６のリセット信号に応じてヒューズ用レジスタ１５を制御する。さらに、制御回路１７は、アドレスバッファ１４−１、ローデコーダ１１、カラムゲート１２、センスアンプ１３、電圧生成回路１８、コマンドバッファ１４−２から供給されるコマンドに基づき、データ書込み、データ読み出し、データ消去を行う。
【００２４】
図２は本発明の実施形態に係る半導体装置の基本的な構成の他の例を模式的に示した図である。本例は、メモリセルアレイの電流集中を回避するため、メモリセルアレイを複数のＭＡＴに分割している。
【００２５】
図２に示すように、メモリセルアレイ１０は、メモリセル領域２０−１と、周辺領域２０−２と、ＰＡＤ（パッド）領域２０−３を備えている。メモリセル領域２０−１は、複数のＭＡＴ（マット）２３を含んでいる。また、ＰＡＤ領域２０−３には、複数のＰＡＤ２４が配置されている。
【００２６】
各ＭＡＴ２３は、セルアレイ領域２１と、セルアレイ周辺領域２２−１、２２−２とを備えている。すなわち、各ＭＡＴ２３はセルアレイ２５、カラムゲート１２−１、１２−２、センスアンプ１３−１，１３−２及びロウデコーダ１１を有している。セルアレイ２５は、セルアレイ領域２１中に配置され、複数のワード線とビット線との交差位置にマトリクス状に配置されてランダムアクセスされる複数のメモリセルを有している。カラムゲート１２−１は、セルアレイ周辺領域２２−１におけるセルアレイ２５の上面（upper）に配置される。カラムゲート１２−２は、セルアレイ周辺領域２２−２におけるセルアレイ２５の下面（lower）に配置される。センスアンプ１３−１は、セルアレイ周辺領域２２−１におけるカラムゲート１２−１の上面（upper）に配置される。センスアンプ１３−２は、セルアレイ周辺領域２２−２におけるカラムゲート１２−２の下面（lower）に配置される。なお、カラムゲート１２−１、１２−２及びセンスアンプ１３−１、１３−２は片側のみに形成することも可能である。また、ロウデコーダ１１は、セルアレイ周辺領域２２−１におけるセルアレイ２５の横側に配置される。
【００２７】
ＰＡＤ２４は、例えばアドレス及びコマンドが入力されるＩ／Ｏ０パッド〜Ｉ／Ｏ７パッドや、チップイネーブル信号が入力される／ＣＥパッド等の制御パッド等がある。
【００２８】
なお、セルアレイ２５の周囲には引き出し領域（図示せず）が設けられている。
【００２９】
次に、図３を用いて本発明の実施形態に係るセルアレイ領域等の基本的な回路構成及びその動作例について説明する。
【００３０】
図３は、図１、図２に示すセルアレイ領域等の基本的な回路構成を模式的に示した図である。
【００３１】
図３に示すように、セルアレイは、複数のビット線ＢＬｊ−１〜ＢＬｊ＋１とワード線ＷＬｉ−１〜ＷＬｉ＋１との交差位置にマトリクス状に配置されたランダムアクセスされる複数のメモリセル（可変抵抗素子）２６及びダイオード（非オーミック素子）２７を有している。各可変抵抗素子２６の一端は、ビット線ＢＬｊ−１〜ＢＬｊ＋１に接続され、他端はダイオード２７のカソードに接続される。ダイオード２７のアノードは、ワード線ＷＬｉ−１〜ＷＬｉ＋１に接続される。
【００３２】
ビット線ＢＬｊ−１〜ＢＬｊ＋１の一端はカラムゲート１２に電気的に接続される。ワード線ＷＬｉ−１〜ＷＬｉ＋１の一端はロウデコーダ１１に接続される。
【００３３】
次に、メモリセル２６のデータ書き込み動作について概略的に説明する。
【００３４】
データを書き込むためには、選択された可変抵抗素子２６に電圧を印加し、その選択された可変抵抗素子２６内に電位勾配を発生させて、電流を流せば良い。例えば、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に高い状態を作る。すなわち、ワード線ＷＬｉが、例えば３Ｖ程度の固定電位である場合、ビット線ＢＬｊに接地電位が供給される。
【００３５】
なお、このデータ書き込み動作の際、非選択のワード線ＷＬｉ−１、ＷＬｉ＋１及びビット線ＢＬｊ−１、ＢＬｊ＋１は、全て同電位にバイアスしておくことが好ましい。また、データの書き込み動作前のスタンバイ時、全てのワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１及び全てのビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１をプリチャージしておくことが好ましい。
【００３６】
次に、メモリセル（可変抵抗素子）２６のデータ読み込み動作について概略的に説明する。
【００３７】
データ読み出し動作は、例えば、電圧パルスを選択された可変抵抗素子２６に印加し、その可変抵抗素子２６の抵抗によって定まる電流を検出することにより行う。ここで、この電圧パルスは、可変抵抗素子２６を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。
【００３８】
例えば、読み出し電圧を、ビット線ＢＬｊから選択メモリセルに印加し、センスアンプによりそのときの電流値を測定することにより行う。
【００３９】
次に、可変抵抗素子（メモリセル）２６のデータ消去及び書き込み動作について概略的に説明する。
【００４０】
書き込み状態である高抵抗状態（ＨＲＳ：High Resistance State）の可変抵抗素子２６に消去電圧パルスを印加することで、可変抵抗素子２６を消去状態である低抵抗状態（ＬＲＳ：Low Resistance State）に遷移させることができる。このように、可変抵抗素子２６の抵抗を高抵抗状態（ＨＲＳ）から低抵抗状態（ＬＲＳ）に遷移させることを、データ消去と呼ぶ。
【００４１】
また、消去状態である低抵抗状態（ＬＲＳ）の可変抵抗素子２６に書き込み電圧パルスを印加することで、可変抵抗素子２６を書き込み状態である高抵抗状態（ＨＲＳ）に遷移させることができる。このように、可変抵抗素子２６の抵抗を低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）に遷移させることを、データ書き込みと呼ぶ。
【００４２】
本実施形態では、可変抵抗素子２６の抵抗が低抵抗状態（ＬＲＳ）である場合を消去状態（例えば“1”）、高抵抗状態（ＨＲＳ）である場合を書込み状態（例えば“0”）として２値でデータを記録する。また、低抵抗状態（ＬＲＳ）の可変抵抗素子２６の抵抗をＲｏｎ、高抵抗状態（ＨＲＳ）の可変抵抗素子２６の抵抗をＲｏｆｆとする。また、Ｒｏｆｆの大きさはＲｏｎの３倍以上である。
【００４３】
次に、図４を用いて、本発明の実施形態に係るメモリセル（可変抵抗素子）２６を含むメモリセル構造の構成例について説明する。
【００４４】
図４は、本発明の実施形態に係るメモリセル２６を含むメモリセル構造の基本的な構成を模式的に示した断面図である。
【００４５】
図４に示すように、例えばビット線２９−１（ＢＬｊ）とワード線２９−２（ＷＬｉ）との間には、記憶層（抵抗変化層）として働く可変抵抗素子（メモリセル）２６とダイオード２７とが積層されたメモリセル構造２８が形成されている。より具体的には、メモリセル構造２８はPillar（柱）形状であり、ビット線２９−１上に形成されたバリアメタル層（接着層）３０と、バリアメタル層３０上に形成された非オーミック素子（ダイオード）２７と、ダイオード２７上に形成された下部電極３１と、下部電極３１上に形成された可変抵抗素子（メモリセル）２６と、可変抵抗素子２６及びワード線２９−２間に形成された上部電極（バッファ層）３２とを備えている。
【００４６】
ビット線２９−１、ワード線２９−２は、熱に強く、且つ抵抗の低い材料を主に用いる。具体的な配線材料としては、例えば、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等がある。
【００４７】
バリアメタル層３０は、例えば、Ｔｉ、ＴｉＮ等のバリアメタルで形成されている。
【００４８】
非オーミック素子２７は、例えばｐ型シリコン層／ｉ型シリコン層／ｎ型シリコン層からなるＰＩＮダイオードで形成されている。しかし、ＰＩＮダイオードに限らず、ＰＮ接合ダイオード、ショットキーダイオード等の各種ダイオード、ＭＩＭ（Metal-Insulator-Metal）構造及びＳＩＳ構造（Silicon-Insulator-Silicon）等を用いることも可能である。
【００４９】
下部電極３１及び上部電極３２は、例えば、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ等のバリアメタルで形成されている。
【００５０】
可変抵抗素子２６は、例えば、ＨｆＯ２、ＺｒＯ２、ＮｉＯ、ＭｎＯ、ＴｉＯ、Ｔａ２Ｏ５等の遷移金属酸化物、或いはこれに適当な添加物をドープした金属酸化物で形成されている。
【００５１】
なお、可変抵抗素子２６及びダイオード２７の位置を入れ替えてもかまわない。
【００５２】
また、上部電極３２とワード線２９−２との間にはコンタクト層を形成しても良い。
【００５３】
次に、図５を用いて、本発明の実施形態に係るセルアレイの三次元構成例を概略的に説明する。
【００５４】
セルアレイはクロスポイント型のセルアレイである。クロスポイント構造とは、平行に配置された配線と、それと立体交差する他の配線との間の交点にセル構造が形成されている構造を指す。本実施形態では、この構造が複数積層されている。
【００５５】
図５に示すように、半導体基板１００の基板面垂直方向に、メモリセル構造２８が複数積層されている。より具体的には、半導体基板１００上に図示せぬ絶縁膜層が形成され、さらにその上にワード線（ＷＬｉ−１（ｄ），ＷＬｉ（ｄ），ＷＬｉ＋１（ｄ））が形成されている。これらワード線（ＷＬｉ−１（ｄ），ＷＬｉ（ｄ），ＷＬｉ＋１（ｄ））と直交してビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）が形成され、ワード線とビット線の交差位置に、メモリセル構造２８（ｄ）が配置されている。さらに、ビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）の上方にビット線と直行してワード線（ＷＬｉ−１（ｕ），ＷＬｉ（ｕ），ＷＬｉ＋１（ｕ））が形成され、これらワード線（ＷＬｉ−１（ｕ），ＷＬｉ（ｕ），ＷＬｉ＋１（ｕ））とビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）との交差位置に、２層目のメモリセル構造２８（ｕ）が配置されている。また、図５ではメモリセル構造２８を二層積層しているが、メモリセル構造２８を３層、４層、…、と積層しても良い。
【００５６】
また、図示していないが、半導体基板１００の表面領域であって、メモリセル構造（メモリセル構造２８（ｄ），メモリセル構造２８（ｕ），…）の下には、複数のメモリセルアレイを選択するための選択トランジスタや、抵抗素子等が形成されている。
【００５７】
次に、図３、図６及び図７を用いて、本実施形態の半導体装置の初期化方法であるフォーミング方法について説明する。図６は、メモリセルの個数及びメモリセルの抵抗値の関係を模式的に示したグラフである。横軸はメモリセルの抵抗値であり、縦軸はメモリセルの個数である。
【００５８】
メモリセル２６は、抵抗値をデータとして記録する不揮発のメモリセルである。特に、メモリセルとして金属酸化物を用いる場合は、該金属酸化物にフォーミングというメモリの初期化動作を行う必要がある。フォーミングを行うことによって、該金属酸化物は抵抗が変化する可変抵抗素子となり、データの読み込み及び書き込みが可能となる。
【００５９】
図６に示すように、フォーミングを行う前のメモリセルの抵抗値は例えばＲｉであり、抵抗値の分布はＡの様になっている。フォーミング後のメモリセルの抵抗値は一定ではなく、Ｂの様に広く分布する。ところで、メモリセルが消去状態である場合は、抵抗値がＲｏｎとなり、メモリセルはＣの様に分布する。また、書き込み状態の抵抗値はＲｏｆｆ１〜Ｒｏｆｆｎ（ｎは整数）と複数あるため、メモリセルが書き込み状態である場合、メモリセルはＤの様にばらついて分布する。Ｅに示すように、メモリセルを抵抗値Ｒｏｆｆ１にまとまって分布させる場合は、一旦消去状態のＲｏｎにした後に書き込みパルスを与える。なお、Ｃのばらつきに対して、Ｄのばらつきは５〜１００倍である。
【００６０】
本実施形態のフォーミングは、フォーミング後のメモリセルの抵抗値を、動作時に使用するばらつきの少ないＲｏｎに揃えている。
【００６１】
以下、図７を参照して本実施形態の半導体装置のフォーミング方法について説明する。
【００６２】
[ステップＳ１０１]
図３のメモリセルアレイにおいて、たとえば、ビット線ＢＬｊとワード線ＷＬｉを選択し、それらの交点にあるメモリセル２６に対してフォーミングを行う。具体的には、たとえば、選択されたビット線ＢＬｊの電圧をＶｓｓに維持して、選択ワード線ＷＬｉにフォーミング電圧パルスＶｆを印加する。同時に、非選択ワード線ＷＬｉ−１及びＷＬｉ＋１はＶｓｓとし、非選択ビット線ＢＬｊ−１及びＢＬｊ＋１には、フォーミング阻止電圧パルスＶｆを与える。なお、フォーミング電圧パルスＶｆの一例としては、パルス幅が１０μｓｅｃ以下であり、電圧が４〜１０Ｖである。
【００６３】
[ステップＳ１０２]
ビット線ＢＬｊとワード線ＷＬｉによって選択されたメモリセル２６に対してフォーミングを行った後、前記メモリセル２６の抵抗を読み出す。例えば、ワード線ＷＬｉ及びビット線ＢＬｉに、前記メモリセル２６に接続された整流素子２７が順バイアスとなる読み出し電圧を与えて、電流を読み出す。
【００６４】
読み出された前記メモリセル２６の抵抗値が、低抵抗状態（ＬＲＳ）の抵抗(Ｒｏｎ)の範囲内であれば、前記メモリセル２６のフォーミングを終了し、他のメモリセル２６を選択し、ステップＳ１０１を行う。
【００６５】
また、読み出された前記メモリセル２６の抵抗値が、高抵抗状態（ＨＲＳ）の抵抗(Ｒｏｆｆ)よりも大きい場合は、ステップＳ１０１に戻って、前記メモリセル２６に対して再度フォーミングを行う。
【００６６】
上述したフォーミングの方法としては、複数回、同じ電圧のフォーミングパルスを与えてもよいし、フォーミングの回数を重ねるごとに、徐々に電圧をあげたり、パルス幅を長くしたりしてもよい。電圧を上げたり、パルス幅を長くしたりする方が、より少ない回数で、フォーミング動作が終了できるため望ましい。
【００６７】
また、読み出された前記メモリセル２６の抵抗値が、低抵抗状態（ＬＲＳ）の抵抗(Ｒｏｎ)よりも大きく、高抵抗状態（ＨＲＳ）の抵抗値(Ｒｏｆｆ)以下である場合は、ステップＳ１０３に進む。
【００６８】
なお、ステップＳ１０２において、予め決められた所定の回数だけフォーミングしても、前記メモリセル２６の抵抗値が、もしくは低抵抗状態（ＬＲＳ）の抵抗(Ｒｏｎ)の範囲内、もしくは低抵抗状態（ＬＲＳ）の抵抗(Ｒｏｎ)よりも大きく、高抵抗状態（ＨＲＳ）の抵抗値(Ｒｏｆｆ)以下に入らない場合は、前記メモリセル２６の消去動作を中止する。その前記メモリセル２６を使用不能のバッドセルとして、位置を記録し、以降の動作では使用しない。そして、前記メモリセル２６のフォーミングを終了し、他のメモリセル２６を選択し、ステップＳ１０１を行う。
【００６９】
[ステップＳ１０３]
前記メモリセル２６に対して消去動作を行う。具体的には、たとえば、ビット線ＢＬｊをＶｓｓに維持して、ワード線ＷＬｉに消去電圧パルスＶｅを印加する。同時に、非選択ワード線ＷＬｉ−１及びＷＬｉ＋１１はＶｓｓとし、非選択ビット線ＢＬｊ−１及びＢＬｊ＋１には、誤消去阻止電圧パルスＶｅを与える。なお、消去電圧パルスＶｅの一例としては、パルス幅が１０μｓｅｃ以下であり、電圧が２〜５Ｖである。
【００７０】
[ステップＳ１０４]
読み出された前記メモリセル２６の抵抗値が、低抵抗状態（ＬＲＳ）の抵抗(Ｒｏｎ)の範囲内になったら、前記メモリセル２６の消去動作を終了し、他のメモリセル２６を選択し、ステップＳ１０１を行う。
【００７１】
読み出された前記メモリセル２６の抵抗値が、低抵抗状態（ＬＲＳ）の抵抗(Ｒｏｎ)よりも大きく、高抵抗状態（ＨＲＳ）の抵抗値(Ｒｏｆｆ)以下である場合は、ステップＳ１０３に戻って、前記メモリセル２６に対して再度消去動作を行う。
【００７２】
上述した消去方法としては、複数回、同じ電圧の消去電圧パルスを与えてもよいし、消去の回数を重ねるごとに、徐々に電圧をあげたり、パルス幅を長くしたりしてもよい。電圧を上げたり、パルス幅を長くしたりする方が、より少ない回数で、消去動作が終了できるため望ましい。
【００７３】
なお、ステップＳ１０４において、予め決められた所定の回数だけ消去動作しても、前記メモリセル２６の抵抗値が、低抵抗状態（ＬＲＳ）の抵抗(Ｒｏｎ)の範囲内に入らない場合は、前記メモリセル２６の消去動作を中止する。その前記メモリセル２６を使用不能のバッドセルとして、位置を記録し、以降の動作では使用しない。そして、前記メモリセル２６の消去動作を終了し、他のメモリセル２６を選択し、ステップＳ１０１を行う。
【００７４】
以上のステップ（初期化方法）をメモリセルアレイ１０内の全てのメモリセル２６に対して行う。
【００７５】
上述した実施形態によれば、メモリセル２６の初期化工程であるフォーミング後にメモリセル２６の抵抗値を判定している。その判定結果に基づき、メモリセル２６の抵抗値が低抵抗値（ＬＲＳ）の抵抗（Ｒｏｎ）になるまでメモリセル２６に対して所定の電圧を繰り返し印加して抵抗値の測定を繰り返している。このため、フォーミング後のメモリセルアレイ１０内のメモリセル２６の抵抗を、低抵抗状態（ＬＲＳ）の抵抗(Ｒｏｎ)に正確に揃えることができる。
【００７６】
また、メモリセル２６として用いられる遷移金属酸化物は、消去電圧が書き込み電圧よりも高く、書き込み状態の抵抗値はＲｏｆｆ１〜Ｒｏｆｆｎと複数ある。このため、メモリセルアレイ１０内のメモリセル２６の抵抗を低抵抗状態（ＬＲＳ）の抵抗(Ｒｏｎ)に揃えたほうが、抵抗値のばらつきが少ない。
【００７７】
このように、上述した実施形態では、メモリセル２６のフォーミング後の抵抗値を一つずつ測定し、測定された抵抗値に合わせて電圧の印加を行っている。このため、メモリセル２６に対する電圧の印加の回数をより少ない回数にすることができる。つまり、より少ない電圧印加回数で、メモリセル２６が安定して動作ができるような状態にすることが可能である。このため、半導体装置の信頼性を向上させることが可能である。また、メモリセル２６の抵抗値を、低抵抗状態（ＬＲＳ）の抵抗(Ｒｏｎ)に揃えることで、初期化動作を行うことなく安定して動作する高品質な半導体装置を形成することが可能である。
【００７８】
しかも、上記フォーミング方法を用いて各メモリセルを消去状態としての低抵抗状態（ＬＲＳ）の抵抗(Ｒｏｎ)に揃えるフォーミングをした後、選択されたメモリセルに書き込みパルスを与えて、メモリセルを書き込み状態に設定することにより、書き込みパルスの電圧または、時間、またはパルス印加回数のうち少なくとも一つを変化させることによって、書き込み後の高抵抗状態（ＨＲＳ）の抵抗値(Ｒｏｆｆ)を、所望の抵抗値（Ｒｏｆｆｎ）に、調整することが可能である。
【００７９】
また、高抵抗状態（ＨＲＳ）の抵抗値(Ｒｏｆｆ１〜Ｒｏｆｆｎ)の値の違いを利用して、一つのメモリセルに多値を記録することも可能である。
【００８０】
≪２−  尚書き≫
なお、上述した例では、メモリセルに対し個別にフォーミングを行ったが、フォーミングに関しては、ワード線毎、もしくはビット線毎、もしくは、セルアレイ２５を一括で行ってもよい。一度にフォーミングできるセル数が多い方が、フォーミングに要する時間を短縮できて望ましい。
【００８１】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【００８２】
２６…可変抵抗素子、      ２７…ダイオード、      ２７…非オーミック素子、
２８…メモリセル構造、      ２９−１、２９−２…配線、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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