(57)【要約】【課題】本願発明の目的は、半導体チップの傾きを最大限低減できる半導体装置及びその半導体装置の製造方法を提供することである。【解決手段】本願発明に係る半導体装置は、複数のソース電極が形成された領域とドレイン電極が形成された領域とは、半導体素子を介して実質的に対称な位置に形成されている。【選択図】図１
2011151056.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線板と、
第１の面及び前記第１の面と反対側の第２の面を有し、前期第１の面には前記第１の配線板に第１のはんだ層を介して接続された複数のソース電極が形成され、前記第２の面にはドレイン電極が形成された半導体素子と、
前記ドレイン電極に第２のはんだ層を介して接続された第２の配線板とを備え、
前記複数のソース電極が形成された領域と前記ドレイン電極が形成された領域とは、前記半導体素子を介して実質的に対称な位置に配置されていることを特徴とする半導体装置。
【請求項２】
前記第２のはんだ層は、前記ドレイン電極側よりも前記第２の配線板側において外方に拡がっていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体素子はベアチップであることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
請求項１乃至３記載の半導体装置により構成されたインバータ装置を用いてモータを駆動することを特徴とするモータドライブ装置。
【請求項５】
第１の配線板を準備する工程と、
半導体素子の複数のソース電極と前記第１の配線板とを第１リフローにより第１のはんだ層を介して接続する工程と、
その後、前記複数のソース電極が形成された面とは反対側の面に形成された前記半導体素子のドレイン電極に、第２の配線板を第２リフローにより第２のはんだ層を介して接続する工程とを備え、
前記複数のソース電極が形成された領域と前記ドレイン電極が形成された領域とは、前記半導体素子を介して実質的に対称な位置に配置されていることを特徴とする半導体装置の製造方法。
【請求項６】
前記第２のはんだ層は、前記ドレイン電極側よりも前記第２の配線板側において外方に拡がっていることを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体チップの能動領域が形成された面をモジュール基板側に向け、半導体チップをはんだ層によりモジュール基板に実装するフリップチップ（フェイスダウン）実装は、例えば、特開２００２−１１０８７１号に示されている。
【特許文献１】特開２００２−１１０８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記文献１のような半導体チップの表裏面をそれぞれモジュール基板に接続するような構成では、フリップチップ実装工程において、半導体チップに傾きが発生し易い。傾きが生じると、接続部のはんだ層に応力（ひずみ）が集中する。このような応力集中は、半導体装置の信頼性に影響を与える。特に、５ｍｍ角より小さいベアチップにおいては、半導体チップの傾きが発生し易い。従って、そのようなベアチップを用いた半導体装置では、信頼性への影響がより顕著になる。
【０００４】
本願発明の発明者は従来着目されていなかった課題に着目し、それを解決する後述の発明をなした。本願発明の目的は、半導体チップの傾きを最大限低減できる半導体装置及びその半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本願の代表的な発明に係る半導体装置は、
第１の配線板と、
第１の面及び前記第１の面と反対側の第２の面を有し、前記第１の面には前記第１の配線板に第１のはんだ層を介して接続された複数のソース電極が形成され、前記第２の面にはドレイン電極が形成された半導体素子と、
前記ドレイン電極に第２のはんだ層を介して接続された第２の配線板とを備え、
前記複数のソース電極が形成された領域と前記ドレイン電極が形成された領域とは、前記半導体素子を介して実質的に対称な位置に配置されている。
【０００６】
また、本願の他の発明に係る半導体装置の製造方法は、
第１の配線板を準備する工程と、
半導体素子の複数のソース電極と前記第１の配線板とを第１リフローにより第１のはんだ層を介して接続する工程と、
その後、前記複数のソース電極が形成された面とは反対側の面に形成された前記半導体素子のドレイン電極に、第２の配線板を第２リフローにより第２のはんだ層を介して接続する工程とを備え、
前記複数のソース電極が形成された領域と前記ドレイン電極が形成された領域とは、前記半導体素子を介して実質的に対称な位置に配置されている。
【発明の効果】
【０００７】
本願の代表的な発明によれば、半導体素子の傾きを最大限低減した半導体装置を実現できる。その結果、接続部であるはんだ層の熱疲労に対しての信頼性を向上できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置の実装構造の断面模式図
【図２】図１の半導体装置のＡ−Ａ’断面における上面模式図（ドレイン電極側）
【図３】図1の半導体装置のＡ−Ａ’断面における上面模式図（ソース電極側）
【図４】実施形態に係るゲート電極の他のレイアウト
【図５】実施形態及び比較例に用いられた半導体装置の上面模式図
【図６】実施形態と比較例との比較結果
【図７】他の実施形態に係る部分断面模式図
【図８】他の実施形態に係る上面模式図
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。本実施形態に係る図面については理解の容易化のため模式的に示されている。本実施形態では、一例として電力変換装置等に用いられる半導体装置に本発明を適用した例が示されているが、これに限定されるものではない。図１には、本実施形態に係る半導体装置の実装構造の断面模式図が示され、図２には図１の半導体装置のＡ−Ａ’断面におけるドレイン電極側の上面模式図が示され、図３には図１の半導体装置のＡ−Ａ’断面におけるソース電極側の上面模式図が示されている。本実施形態では、能動領域或いは回路領域が形成された半導体チップのことを半導体素子と呼称する場合があり、特に、樹脂によりその表面が封止されていない半導体チップ或いは半導体素子を樹脂封止型のものと区別してベアチップと呼称する。
【００１０】
図１には、本実施形態の半導体装置１００が示されている。この半導体装置１００は半導体チップ１を備える。この半導体チップ１はＭＯＳ型トランジスタであり、周知の半導体プロセスにより形成されている。この半導体チップ１の第１の面側に形成された回路領域には、図３に示されるように複数のソース電極２及びゲート電極３が導電材料により形成されている。本実施形態では、図３に示される通り１６個のソース電極２がマトリクス状に配置されており、この複数のソース電極２が配置された領域をソース電極形成領域２０と定義している。すなわち、最外側に配置された、隣接するソース電極の最外部同士を直線で結んだ領域の内側を本実施形態ではソース電極形成領域と呼ぶ。ソース電極のマトリクス状配置は、設計の都合により適宜変更可能である。すなわち、行及び列数は適宜変更可能なものであり、本実施形態の４行、４列に限定されるものではない。また、図３に示された構成では、ゲート電極３はソース電極形成領域２０の外側に形成されているが、図４に示されるようにゲート電極３がソース電極形成領域２０の内側に形成される場合もある。
【００１１】
ソース電極２及びゲート電極３は、はんだボール４を介して第１の配線板５上に形成された電極６にそれぞれ接続されている。第１の配線板５上には回路パターンが形成され、複数の電極６は所定の回路に電気的に接続されている。
【００１２】
半導体チップ１の第１の面と反対側の第２の面上には、ドレイン電極７が形成されている。このドレイン電極７は導電材料により構成され、ソース電極形成領域２０と実質的に対称な領域に形成されている。すなわち、ドレイン電極７の形成された領域とソース電極形成領域２０とは半導体チップ１を挟んで対向している。このドレイン電極７は、はんだ層１０を介して第２の配線板８上に形成された電極９に接続されている。
【００１３】
次に、この半導体装置１００の実装工程について説明する。ここで行われる実装方法はフリップチップ（フェイスダウン）実装と呼ばれるものである。半導体チップ１を実装する場合、まず、回路面のソース電極２及びゲート電極３にはんだボール４を形成し、あらかじめこれらの電極に対応する位置に形成してある第１の配線板５の電極６に位置あわせした後、リフローすることで接合する。
【００１４】
次に、半導体チップ１のドレイン電極７を接合するため、半導体チップ１を実装した第１の配線板５に対して、はんだを配置し、あらかじめ半導体チップ１のドレイン電極に対応する位置に形成してある第２の配線板８の電極９に位置あわせし、再度、リフローすることで、はんだ層１０を介して接合する。このようにして、半導体装置１００の実装が完成する。
【００１５】
一般的な半導体装置の実装の工程では、２回のリフローを経ていることから、２回目のリフロー時に、半導体チップ１に傾きが発生する可能性がある。すなわち、２回目のリフロー時に発生するはんだの表面張力により、半導体チップに１回目のリフローで形成したはんだボールをつぶす方向の力が発生する場合がある。特に、ソース電極及びゲート電極が、半導体チップの回路面全体に対して均等に形成されていない場合、ドレイン電極側で発生した表面張力を受けるはんだボールの面積が場所により異なることになり、２回目のリフロー時に、半導体チップに傾きが発生する場合がある。
【００１６】
一方、本実施形態では、ドレイン電極７はソース電極形成領域２０と実質的に対称な領域に形成されている。すなわち、ドレイン電極７の形成された領域とソース電極形成領域２０とは半導体チップ１を挟んで対向している。ドレイン電極７と接合する第２の配線板８の電極９はソース電極形成領域２１と等しい領域内に形成されている。つまり、ドレイン電極形成領域２１とソース電極形成領域２０は、半導体チップ１の厚み方向の中立面に対して対称に形成されている。従って、ドレイン電極側で発生した表面張力を複数のソース電極側で実質的に等しく受けることができるので、２回目のリフロー時に、半導体チップの傾きを最大限低減することができる。
【００１７】
この場合、図３に示した破線で囲まれたソース電極形成領域２０に相当する領域に等しい面積をドレイン電極形成領域２１とし、半導体素子１のドレイン電極７およびそれと接合する第２の配線板８の電極９を形成するが、その際、半導体素子１のドレイン電極７に対しては、はんだが濡れ広がらないようレジスト処理を施した。このレジスト処理は、はんだの濡れ広がりを防止する目的であるため、あらかじめはんだ濡れ性の低いＡｌなどの金属を蒸着したり、または、配線板に形成するレジスト処理を施しても良い。
【００１８】
ここで、本実施形態の半導体装置と、半導体チップの第２の面上全面にドレイン電極が形成された一般的な半導体装置とを比較した結果を図５及び図６を参照して説明する。この比較では、長辺：３．９ｍｍ、短辺：２．８ｍｍ、厚さ：０．２８ｍｍの半導体チップに、直径０．２ｍｍのソース電極を図５に示すピッチでマトリクス状に配置し、半導体チップ１を介してソース電極形成領域２０と対称な領域（ドレイン電極形成領域２１）にドレイン電極が形成されたものを本実施形態とし、半導体チップの第２の面上全面（図５の二点鎖線で示すドレイン電極形成領域２１’）にドレイン電極が形成されたものを比較例とした。
【００１９】
本実施形態及び比較例の半導体装置を製作後、半導体装置を立てた状態で、埋め込み樹脂により封止した後、その樹脂を硬化させた。その後、耐水研磨紙にて観察位置まで研磨し、断面を観察した。ドレイン電極の一端から他端までにおいて、各々半導体チップの高さを観察し、本実施形態における半導体チップの高さ（Ｈ）を１とした場合の比較例における半導体チップの高さ（Ｈ’）を比で表したものを図６に示した。
【００２０】
図６によれば、本実施形態の構成は、比較例の構成に比べて半導体チップの傾きが格段に低減されていることが分かる。すなわち、本実施形態によれば、半導体チップの傾きを最大限低減した半導体装置を実現できる。その結果、接続部であるはんだ層の熱疲労に対しての信頼性の向上が期待できる。特に、モータをドライブするためのインバータ回路等、大きな発熱を伴う部位に本実施形態の構成を適用すれば、はんだ接合部の熱疲労を低減でき、信頼性の高いモータドライブ装置を実現することができる。
【００２１】
さらに、図７を参照して他の実施形態について説明する。この実施形態における電極９’及びはんだ層１０’はそれぞれ上述の電極９及びはんだ層１０に対応し、ドレイン電極７側よりも第２の配線板８側において拡張部Ｅの分だけ外方に拡がって形成されている。この拡張部Ｅは、はんだフィレットと称され、本実施形態では、はんだフィレットがドレイン電極の外側に形成するため、下向きの力がドレイン電極に発生し難い。それにより、半導体チップの傾きをさらに低減することができる。発明者の知見では、電極９’をドレイン電極７よりも１０％程度大きくすると好適である。また、図８に示すように半導体チップ１の角部に対応する箇所に電極の拡張部を設けても同様の効果を奏する。
【産業上の利用可能性】
【００２２】
本発明は、フリップチップ実装タイプの半導体装置に適用できる。
【符号の説明】
【００２３】
１    半導体チップ
２    ソース電極
３    ゲート電極
４    はんだボール
５    第１の配線板
６    電極
７    ドレイン電極
８    第２の配線板
９    電極
１０  はんだ層
２０  ソース電極形成領域
２１  ドレイン電極形成領域
【図１】
2011151056.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2011151056.tif 000008
【図７】
2011151056.tif 000009
【図８】
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