(57)【要約】【課題】リダンダンシ演算専用ＣＰＵを増設することなく効率よくリダンダンシ処理が行えるメモリ検査装置を提供すること。【解決手段】ＤＵＴから得られるフェイル情報に基づき、フェイルセル救済のためのリダンダンシ処理を行うように構成されたメモリ検査装置において、  前記ＤＵＴで発生する可能性のある全てのフェイルセル発生パターンについて、前記フェイルセル救済の救済解があらかじめ求められて格納された救済解格納部を備え、  この救済解格納部から前記ＤＵＴのフェイル情報に対応したリダンダンシ処理の救済解を求めることを特徴とするもの。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
ＤＵＴから得られるフェイル情報に基づき、フェイルセル救済のためのリダンダンシ処理を行うように構成されたメモリ検査装置において、
前記ＤＵＴで発生する可能性のある全てのフェイルセル発生パターンについて、前記フェイルセル救済の救済解があらかじめ求められて格納された救済解格納部を備え、
この救済解格納部から前記ＤＵＴのフェイル情報に対応したリダンダンシ処理の救済解を求めることを特徴とするメモリ検査装置。
【請求項２】
前記救済解格納部には、前記ＤＵＴのアドレス空間からフェイルセルが存在する行列のみを抽出した正規化アドレス空間を設け、
前記ＤＵＴのアドレス空間におけるフェイルセル位置を、前記救済解格納部の正規化アドレス空間の位置に置き換えることを特徴とする請求項１記載のメモリ検査装置。
【請求項３】
請求項１または請求項２記載の救済解格納部がサーバーに設けられ、
このサーバーに、ＤＵＴのフェイル情報に基づきフェイルセル救済のためのリダンダンシ処理を行うように構成された複数のメモリ検査装置が接続され、
これらメモリ検査装置は前記サーバーに設けられた救済解格納部から前記ＤＵＴのフェイル情報に対応したリダンダンシ処理の救済解を求めることを特徴とするメモリ検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ検査装置およびメモリ検査システムに関し、詳しくは、リダンダンシ処理の高速化に関するものである。
【０００２】
近年の半導体メモリには、高集積化に伴い製造工程におけるある程度の不良メモリセルの発生はやむを得ないという前提に基づき、複数の予備メモリセル（以下スペアセルという）が設けられている。そして、メモリ検査装置による試験で不良セル（以下フェイルセルという）が検出された場合には、レーザーで被試験半導体メモリ（以下ＤＵＴという）内の所定のパターンを切断し、フェイルセルをスペアセルに置き換える。これによりフェイルセルを救済でき、フェイルセルに起因するＤＵＴの不良を救済できる。このような不良救済に必要なデータは、リダンダンシ演算装置で作成される。
【０００３】
リダンダンシ演算装置では、ＤＵＴから得られるフェイル情報に基づき、フェイルセル救済のためのリダンダンシ演算処理が行われる。ここで、リダンダンシ演算に基づくＤＵＴの測定をリダンダンシ測定という。
【０００４】
リダンダンシ演算は、通常、メモリ検査装置内に設けられたリダンダンシ演算専用ＣＰＵにより、所定の規則的な処理に基づいたアルゴリズムに従って行われる。
【０００５】
ＤＵＴからフェイルセルが検出されると、検出されたフェイルセルのそれぞれに列スペアセルと行スペアセルを組み合わせて割り当てて全てのフェイルを救済できるか否かを判断し、救済可能と判断した場合には、割り当てた置換アドレス情報をメモリ検査装置の制御部に対して出力する。
【０００６】
図５は従来のメモリ検査装置におけるリダンダンシ機能の一例を示すブロック図であって、ＤＵＴ１にはリダンダンシ演算専用のＣＰＵ２が接続されている。ＣＰＵ２は、ＤＵＴ１に対し、所定の規則的な処理に基づいたアルゴリズムに従って、ＤＵＴから得られるフェイル情報に基づき、フェイルセル救済のためのリダンダンシ演算処理を行う。
【０００７】
図６は図５の構成に基づくリダンダンシ処理の概念説明図である。図６（Ａ）の例におけるＤＵＴ１のフェイルセルは、（Ｂ）に示すようにＸライン１０番目に２個、Ｘライン６５０番目に１個、Ｙライン８００番目に２個検出されている。これらのフェイルセルについて、Ｘライン１０番目とＸライン６５０番目のフェイルセルはＸラインのスペアセルラインＸＳＬにより置き換えられ、Ｙライン８００番目のフェイルセルはＹラインのスペアセルラインＹＳＬにより置き換えられる。これらの置き換えにより全フェイルセルは救済され、ＤＵＴ１は良品と判定される。
【０００８】
ところで、このような一連のリダンダンシ処理の効率は、メモリテスタのテスト効率に大きく影響する。そこで、現行の方式においては、リダンダンシ演算専用のＣＰＵの搭載台数を増やしたり、専用の処理回路を実装することによりリダンダンシ演算の時間を短くすることが行われている。
【０００９】
特許文献１には、リダンダンシ演算の高速化を図るように構成されたメモリ検査装置が記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−６５８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、リダンダンシ演算専用ＣＰＵの増設は、装置が発生する熱量も増大することから冷却ユニットを強化しなければならず、この結果、メモリ検査装置の製造コスト、消費電力、容積などが増大するという新たな問題が発生することになる。
【００１２】
本発明は、このような従来の問題点に着目したものであり、その目的は、リダンダンシ演算専用ＣＰＵを増設することなく効率よくリダンダンシ処理が行えるメモリ検査装置およびメモリ検査システムを提供することにある。
【課題を解決するための手段】
【００１３】
このような課題を達成する請求項１の発明は、
ＤＵＴから得られるフェイル情報に基づき、フェイルセル救済のためのリダンダンシ処理を行うように構成されたメモリ検査装置において、
前記ＤＵＴで発生する可能性のある全てのフェイルセル発生パターンについて、前記フェイルセル救済の救済解があらかじめ求められて格納された救済解格納部を備え、
この救済解格納部から前記ＤＵＴのフェイル情報に対応したリダンダンシ処理の救済解を求めることを特徴とする。
【００１４】
請求項２の発明は、請求項１記載のメモリ検査装置において、
前記救済解格納部には、前記ＤＵＴのアドレス空間からフェイルセルが存在する行列のみを抽出した正規化アドレス空間を設け、
前記ＤＵＴのアドレス空間におけるフェイルセル位置を、前記救済解格納部の正規化アドレス空間の位置に置き換えることを特徴とする。
【００１５】
請求項３の発明は、
請求項１または請求項２記載の救済解格納部がサーバーに設けられ、
このサーバーに、ＤＵＴのフェイル情報に基づきフェイルセル救済のためのリダンダンシ処理を行うように構成された複数のメモリ検査装置が接続され、
これらメモリ検査装置は前記サーバーに設けられた救済解格納部から前記ＤＵＴのフェイル情報に対応したリダンダンシ処理の救済解を求めることを特徴とするメモリ検査システムである。
【発明の効果】
【００１６】
これらにより、リダンダンシ演算処理時間を短縮してＤＵＴのテストコストを削減できるメモリ検査装置およびメモリ検査システムを実現できる。
【図面の簡単な説明】
【００１７】
【図１】本発明のメモリ検査装置におけるリダンダンシ機能の一実施例を示すブロック図である。
【図２】図１の正規化部３の動作説明図である。
【図３】図１の救済解格納部４における具体的な救済解の登録例図である。
【図４】本発明の他の実施例を示すブロック図である。
【図５】従来のメモリ検査装置におけるリダンダンシ機能の一例を示すブロック図である。
【図６】図５の構成に基づくリダンダンシ処理の概念説明図である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明について、図面を用いて説明する。図１は本発明のメモリ検査装置におけるリダンダンシ機能の一実施例を示すブロック図であり、図５と共通する部分には同一の符号を付けている。図１において、正規化部３は、ＤＵＴ１のアドレス空間からフェイルセルが存在した行、列のみを抽出したアドレス空間（正規化アドレス空間）を用意し、フェイルセル位置を正規化アドレス空間上に置き換えたものであり、フェイルセル救済データを一定のルールに従って変形することにより利用しやすくしている。
【００１９】
図２は、図１の正規化部３の動作説明図である。図２において、ＤＵＴ１のフェイルセルは（Ａ）に示すように図６と同一位置に５個検出されている例を示しているが、正規化部３はこれら５個のフェイルセルの位置を（Ｂ）に示すようにＤＵＴ１のアドレス空間のＸラインおよびＹラインのそれぞれの方向から特定している。すなわち、Ｘラインの方向から１０番目に２個、Ｘライン４５０番目と４５１番目と６５０番目にそれぞれ１個検出し、Ｙラインの方向から１００番目と３００番目と６００番目にそれぞれ１個、８００番目に２個検出している。
【００２０】
正規化部３は、そしてさらに、（Ｃ）に示すように、（Ｂ）に示すＤＵＴ１のアドレス空間からフェイルセルが存在する行、列のみを抽出したＸライン０番目〜３番目とＹライン０番目〜３番目よりなる４×４の正規化アドレス空間に置き換える。
【００２１】
救済解格納部４は、あらかじめ設定されたメモリサイズやスペアセルライン本数などの条件に基づく全てのフェイルセル発生パターンについて、それらの救済解があらかじめ求められて格納登録されている。ここで、これら救済解の登録順序を規則的にすることにより、フェイルセルの位置から救済解格納部４上の参照したい解がある位置がわかり、瞬時に適切な最適の救済解を取得することができる。
【００２２】
図３は、救済解格納部４における具体的な救済解の登録例図であり、正規化後のアドレス空間を４×４とし、スペアセルラインの本数はＸ、Ｙそれぞれ２本としている。（Ａ）は４×４の正規化アドレス空間におけるフェイルセルの位置を示し、（Ｂ）は４×４の正規化アドレス空間の各位置にアドレス番号０〜１５を付けたものであり、（Ｃ）は正規化アドレス空間の各アドレス番号０〜１５におけるフェイルセルの有無の組み合わせとそれぞれの組み合わせに対する救済解を正規化アドレス空間のＸラインとＹラインの番号で示して各格納領域＃０〜＃ｎ−１に格納した状態を示している。
【００２３】
（Ｃ）の格納領域＃０には、正規化アドレス空間の全セルが正常であり、その解は救済不要であることが格納されている。
【００２４】
格納領域＃ｍ＋１には、正規化アドレス空間の０と４と１３と１４の４つがフェイルセルであり、その救済解はＸライン０番目と３番目とＹライン３番目であることが格納されている。
【００２５】
格納領域＃ｍ＋２には、正規化アドレス空間の０と１と４と１３と１４の５つがフェイルセルであり、その救済解はＸライン０番目と１番目とＹライン２番目と３番目であることが格納されている。
【００２６】
そして格納領域＃ｎ−１には、正規化アドレス空間の全セルがフェイルセルであり、その解は救済不可能であることが格納されている。
【００２７】
ただし、このような救済解格納部４で取得する救済解は正規化アドレス空間におけるものなので、これを元のＤＵＴ１のアドレス空間に戻すことにより、最終的なＤＵＴ１のアドレス空間におけるスペアセルラインによる救済解を得ることができる。
【００２８】
このように、本発明のメモリ検査装置は、大容量の救済解格納部４を中心とした構成になることから、リダンダンシ演算専用ＣＰＵの増設する場合に比べて全体の構成を単純化でき、コストや熱や容積などの問題を大幅に緩和できる。
【００２９】
図４は、本発明の他の実施例を示すブロック図である。図４において、サーバー５には救済解格納部４が設けられていて、このサーバー５に設けられている救済解格納部４を複数台のテスタ６１〜６３で共有するように構成されている。
【００３０】
このような構成によれば、たとえば半導体工場などで複数台のテスタを並列使用する場合に、個々のテスタに個別に救済解格納部４を設けなくてもよく、工場全体のテスタにおけるリダンダンシ処理を低コストで効率よく行うことができる。
【００３１】
以上説明したように、本発明によれば、フェイルメモリに格納されているラインフェイルカウント数を短時間で取得でき、検査効率の優れたメモリ検査装置およびメモリ検査システムを実現できる。
【符号の説明】
【００３２】
１  被試験半導体メモリ（ＤＵＴ）
３  正規化部
４  救済解格納部
５  サーバー
６  テスタ
【図１】
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【図４】
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【図５】
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【図６】
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【図２】
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【図３】
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