(57)【要約】【課題】  フォトリソグラフィ技術の分解能にディープトレンチの大きさが依存しない、ディープトレンチを備える半導体装置の製造方法を提供する。【解決手段】この発明によれば、半導体基板上にシャロートレンチを形成する工程と、前記シャロートレンチ内に絶縁層を形成する工程と、前記シャロートレンチ内に前記絶縁層を貫通し、前記シャロートレンチよりも深いディープトレンチを形成する工程と、を備え、前記ディープトレンチを形成する工程は、前記ディープトレンチの側面が前記半導体基板に対して第１テーパー角となる第１ディープトレンチを形成する工程と、その後、前記ディープトレンチの側面が前記半導体基板に対して第２テーパー角となる第２ディープトレンチを形成する工程と、で構成され、第２テーパー角が第１テーパー角と異なる角度であることを特徴とする半導体装置の製造方法が提供される。【選択図】図１
2011243638.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にシャロートレンチを形成する工程と、
前記シャロートレンチ内に絶縁層を形成する工程と、
前記シャロートレンチ内に前記絶縁層を貫通し、前記シャロートレンチよりも深いディープトレンチを形成する工程と、を備え、
前記ディープトレンチを形成する工程は、前記ディープトレンチの側面が前記半導体基板に対して第１テーパー角となる第１ディープトレンチを形成する工程と、その後、前記ディープトレンチの側面が前記半導体基板に対して第２テーパー角となる第２ディープトレンチを形成する工程と、で構成され、
第２テーパー角が第１テーパー角と異なる角度であることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板表面及び前記ディープトレンチ表面に酸化膜を形成する工程と、
前記酸化膜上にポリシリコン層を形成して、ディープトレンチ内をポリシリコン層で埋めるとともに、半導体基板上に前記酸化膜を介してポリシリコン層を配置する工程と、
前記半導体基板上の前記ポリシリコン層の一部領域を残すように、前記ポリシリコン層をエッチングしてゲート電極を形成する工程と、
をさらに備え、
前記半導体装置がＭＯＳ構造の半導体装置である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極を形成する工程は、その膜厚が所定の厚さとなるように前記ポリシリコン層を研磨又はエッチバックし、その後、前記一部領域を残すように、記ポリシリコン層をエッチングする工程である請求項２に記載の半導体装置の製造方法。
【請求項４】
前記酸化膜を形成する工程が５〜１５０ｎｍの膜厚の酸化膜を形成する工程である請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記酸化膜を形成する工程がシリコン窒化酸化膜を形成する工程である請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記ポリシリコンを形成する工程が０．１μｍ以上１μｍ以下の膜厚のポリシリコン層を形成する工程である請求項２〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記ポリシリコン層を研磨又はエッチバックする工程が１００〜５００ｎｍの膜厚まで前記ポリシリコン層を研磨又はエッチバックする請求項３に記載の半導体装置の製造方法。
【請求項８】
前記シャロートレンチを形成する工程が０．２〜１．５μｍの深さのシャロートレンチを形成する工程であり、
第１ディープトレンチを形成する工程は、第１テーパー角が７０°以上９０未満である第１ディープトレンチを形成する工程である請求項１に記載の半導体装置の製造方法。
【請求項９】
第２ディープトレンチを形成する工程は、幅が０．２μｍ以上２μｍ以下、深さが３μｍ以上２０μｍ以下、第２テーパー角が８５°以上９０°以下である第２ディープトレンチを形成する工程である請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化や高信頼性を実現する手段として、ディープトレンチ（ｄｅｅｐ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）がある。ディープトレンチ構造は、素子分離法として知られ、ウエルとウエルとを分離するために用いられている。
【０００３】
例えば、ＭＯＳトランジスタとバイポーラトランジスタとが混載されたＢｉＣＭＯＳ半導体装置は、集積度を高めるためにＭＯＳトランジスタがシャロートレンチ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ）で分離され、バイポーラトランジスタがディープトレンチで分離されている。また、液晶ドライバは、低電圧ロジックトランジスタで構成された制御回路と高電圧トランジスタで構成された駆動回路とを備え、高電圧に耐えるために深いウエルが採用されているが、トリガー信号が入力されたときにウエル間の寄生サイリスタがラッチアップ状態となって液晶ドライバを破壊することを防止するため、ディープトレンチ構造が採用されている。この液晶ドライバでは、シャロートレンチまたはロコス（ＬＯＣＯＳ）が配置された領域内にディープトレンチが形成されている。
【０００４】
このようなディープトレンチは、半導体基板に反応性イオンエッチング（  ＲＩＥ）によりディープトレンチを形成し、このディープトレンチをシリコン酸化膜とポリシリコンで埋める工程と、反応性イオンエッチングによりシャロートレンチを形成し、このシャロートレンチをシリコン酸化膜で埋める  工程とにより形成されることが知られている（例えば、特許文献１参照）。  
また、半導体基板にシャロートレンチを形成し、このシャロートレンチを絶縁膜で埋める工程と、ディープトレンチをさらに形成し、このディープトレンチを他の絶縁膜で埋める工程とにより形成されることが知られている（例えば、特許文献２参照）。
さらに、シャロートレンチを形成し、このシャロートレンチ底面中央部にディープトレンチを形成しシリコン酸化膜及びポリシリコンで埋めて形成されることが知られている（例えば、特許文献３の図５参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−５４５５９号公報
【特許文献２】特開平１０−５６０５９号公報
【特許文献３】ＷＯ２００５／００１９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、ディープトレンチの上記製造方法は、ディープトレンチを均一なエッチング条件で形成するので、フォトリソグラフィ技術で形成されたレジストマスクの開口部の大きさに対応した深さ及び幅のディープトレンチしか形成できない。このため、フォトリソグラフィ技術の分解能にディープトレンチの大きさが制限されている。従って、フォトリソグラフィ技術の分解能にディープトレンチの大きさが依存しないディープトレンチの形成方法が望まれている。
【０００７】
この発明はこのような事情に鑑みてなされたものであり、フォトリソグラフィ技術の分解能にディープトレンチの大きさが依存しないディープトレンチを備える半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００８】
この発明によれば、半導体基板上にシャロートレンチを形成する工程と、前記シャロートレンチ内に絶縁層を形成する工程と、前記シャロートレンチ内に前記絶縁層を貫通し、前記シャロートレンチよりも深いディープトレンチを形成する工程と、を備え、前記ディープトレンチを形成する工程は、前記ディープトレンチの側面が前記半導体基板に対して第１テーパー角となる第１ディープトレンチを形成する工程と、その後、前記ディープトレンチの側面が前記半導体基板に対して第２テーパー角となる第２ディープトレンチを形成する工程と、で構成され、第２テーパー角が第１テーパー角と異なる角度であることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
この発明の半導体装置の製造方法によれば、前記シャロートレンチ内に形成された絶縁層を貫通し、前記シャロートレンチよりも深いディープトレンチを形成する工程が、前記ディープトレンチの側面が前記半導体基板に対して第１テーパー角となる第１ディープトレンチを形成する工程と、その後、前記ディープトレンチの側面が前記半導体基板に対して第２テーパー角となる第２ディープトレンチを形成する工程と、で構成され、かつ第２テーパー角が第１テーパー角と異なる角度であるので、一定のテーパー角でディープトレンチを形成する方法よりもディープトレンチ底面の幅がより小さいトレンチを形成できる。このため、フォトリソグラフィ技術で形成されたレジストマスクの開口部の大きさに対応した従来のディープトレンチよりもより小さいディープトレンチを形成できる。従って、フォトリソグラフィ技術の分解能にディープトレンチの大きさが依存しないディープトレンチを備える半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施形態に係る半導体装置の製造方法の工程を説明するための断面図である。
【図２】この発明の実施形態に係る半導体装置の製造方法の工程を説明するための断面図である。
【図３】この発明の実施形態に係るディープトレンチを形成する工程におけるエッチングガス流量比とトレンチのテーパー角との関係を示すグラフである。
【図４】この発明の背景技術に係る半導体装置の製造方法の工程を説明するための断面図である。
【図５】この発明の背景技術に係る半導体装置の製造方法の工程を説明するための断面図である。
【図６】この発明の背景技術に係る製造方法でのエッチング残渣を説明するための断面図である。
【発明を実施するための形態】
【００１１】
この発明の半導体装置の製造方法は、半導体基板上にシャロートレンチを形成する工程と、前記シャロートレンチ内に絶縁層を形成する工程と、前記シャロートレンチ内に前記絶縁層を貫通し、前記シャロートレンチよりも深いディープトレンチを形成する工程と、を備え、前記ディープトレンチを形成する工程は、前記ディープトレンチの側面が前記半導体基板に対して第１テーパー角となる第１ディープトレンチを形成する工程と、その後、前記ディープトレンチの側面が前記半導体基板に対して第２テーパー角となる第２ディープトレンチを形成する工程と、で構成され、第２テーパー角が第１テーパー角と異なる角度であることを特徴とする。
例えば、第２テーパー角が第１テーパー角より大きくてもよい。
ここで、半導体基板にシャロートレンチを形成する工程及び前記シャロートレンチ内に絶縁層を形成する工程に替えて、ロコス法により半導体基板上に絶縁層を形成する工程であってもよい。
【００１２】
この発明の半導体装置の製造方法は、例えば、前記シャロートレンチを形成する工程が０．２〜１．５μｍの深さのシャロートレンチを形成する工程であり、第１ディープトレンチを形成する工程は、第１テーパー角が７０°以上９０°未満である第１ディープトレンチを形成する工程であってもよいし、また、第２ディープトレンチを形成する工程は、幅が０．２μｍ以上２μｍ以下、深さが３μｍ以上２０μｍ以下、第２テーパー角が８５°以上９０°以下である第２ディープトレンチを形成する工程であってもよい。
【００１３】
また、この発明の半導体装置の他の製造方法は、前記製造方法に加え、前記半導体基板表面及び前記ディープトレンチ表面に酸化膜を形成する工程と、前記酸化膜上にポリシリコン層を形成して、ディープトレンチ内をポリシリコン層で埋めるとともに、半導体基板上に前記酸化膜を介してポリシリコン層を配置する工程と、前記半導体基板上の前記ポリシリコン層の一部領域を残すように、前記ポリシリコン層をエッチングしてゲート電極を形成する工程と、をさらに備え、前記半導体装置がＭＯＳ構造の半導体装置であることを特徴とする。
【００１４】
従来、ディープトレンチを形成した後、半導体装置の構成要素を形成する製造方法が知られている。例えば、ディープトレンチを採用した半導体装置の製造方法は、ディープトレンチの形成工程と、その後、ＭＯＳＬＳＩのゲート酸化膜以降の工程が続く工程とにより製造されることが知られている（例えば、特許文献１参照）。また、別のディープトレンチを採用した半導体装置の製造方法は、ディープトレンチの形成工程と、その後、エミッタポリシリコン膜を形成する工程とにより製造されることが知られている（例えば、特許文献２参照）。
このように、従来のディープトレンチを採用した半導体装置の製造方法は、シャロートレンチ及びディープトレンチを形成した後、半導体装置の構成要素（例えば、ゲート酸化膜）を形成する。このため、この従来の製造方法は、半導体装置の製造工程に、シャロートレンチ及びディープトレンチの形成工程が追加されることになり、その工程数が多い。このため、ディープトレンチ構造を採用した半導体装置の製造において工程数の削減が望まれている。この発明は、このような事情も鑑みてなされたものであり、ディープトレンチを備える半導体装置の製造工程数を削減し、より簡便な製造方法も提供する。
【００１５】
すなわち、この発明の半導体装置の他の製造方法によれば、前記半導体基板及び前記ディープトレンチ表面に形成された酸化膜が、ＭＯＳ構造のゲート酸化膜かつディープトレンチの絶縁膜を構成し、前記半導体基板上及びディープトレンチ内に形成されたポリシリコン層が、ＭＯＳ構造のゲート電極かつディープトレンチの埋め込み材を構成するので、シャロートレンチ及びディープトレンチを形成した後に、ゲート酸化膜及びゲート電極を形成するＭＯＳ構造の半導体装置の製造方法と比較して、その工程数が少ない。
また、この発明の半導体装置の他の製造方法によれば、シャロートレンチ及びディープトレンチを形成した後の、前記半導体基板表面及び前記ディープトレンチ表面に酸化膜を形成する前記工程と、前記酸化膜上にポリシリコン層を形成する前記工程と、前記半導体基板上の前記ポリシリコン層の一部領域を残すように、前記ポリシリコン層をエッチングする前記工程とが、ディープトレンチ表面を絶縁し、その内部を埋める工程と、ゲート酸化膜及びゲート電極を形成する工程とを兼ねる。
このように、この発明の上記他の製造方法によれば、製造工程数が削減された、より簡便な製造方法が提供される。
【００１６】
また、この発明の半導体装置の他の製造方法は、ＭＯＳ構造の半導体装置を製造する方法である場合、前記ゲート電極を形成する工程は、その膜厚が所定の厚さとなるように前記ポリシリコン層を研磨又はエッチバックし、その後、前記一部領域を残すように、記ポリシリコン層をエッチングする工程であってもよい。
【００１７】
また、この発明の半導体装置の他の製造方法は、ＭＯＳ構造の半導体装置を製造する方法である場合、前記ポリシリコン層を研磨又はエッチバックする工程が１００〜５００ｎｍの膜厚まで前記ポリシリコン層を研磨又はエッチバックする工程であってもよい。
【００１８】
また、この発明の半導体装置の他の製造方法は、ＭＯＳ構造の半導体装置を製造する方法である場合、前記酸化膜を形成する工程が５〜１５０ｎｍの膜厚の酸化膜を形成する工程であってもよい。
【００１９】
また、この発明の半導体装置の他の製造方法は、ＭＯＳ構造の半導体装置を製造する方法である場合、前記酸化膜を形成する工程がシリコン窒化酸化膜を形成する工程であってもよい。
【００２０】
また、この発明の半導体装置の他の製造方法は、ＭＯＳ構造の半導体装置を製造する方法である場合、前記ポリシリコンを形成する工程が０．１μｍ以上１μｍ以下の膜厚のポリシリコン層を形成する工程であってもよい。
【００２１】
以下、この発明の実施形態について、図１〜３を参照しながら具体的に説明する。なお、以下に記述する実施形態はこの発明の具体的な一例に過ぎず、この発明はこれらよって限定されるものではない。
【００２２】
〔実施形態〕
図１〜図３は、この発明の実施形態に係る半導体装置の製造方法の工程を説明するための断面図である。この実施形態に係る半導体装置の製造方法は、ＭＯＳトランジスタを製造するための製造方法であり、ゲート電極を形成した後の工程は、従来の方法と同様であるので、ＭＯＳトランジスタのゲート電極を形成するまでの工程について説明する。
【００２３】
まず、図１（ａ）に示されるように、シリコン基板１にシャロートレンチ３Ａ，３Ｂを形成し、シャロートレンチ３Ａ，３Ｂ内に絶縁膜であるＳｉＯ2層４を形成する。シャロートレンチ３Ａ，３Ｂは、周知のＳＴＩ法と同様の方法で形成する。つまり、半導体基板上にＳｉＯ2層２及びＳｉ3Ｎ4層（図示せず）を形成し、これらのＳｉＯ2層２及びＳｉ3Ｎ4層に周知のフォトリソグラフィ技術を用いて開口部を形成する。次に、開口部が形成されたＳｉＯ2層２及びＳｉ3Ｎ4層をマスクとしてシリコン基板１をトレンチエッチング（例えば、ＲＩＥ）して、シャロートレンチ３Ａ，３Ｂの溝を形成する。シャロートレンチ３Ａ，３Ｂの溝の深さ３０（図１（ａ）に示すトレンチ深さＤ１）は、好ましくは０．２〜１．５μｍである。次に、形成されたシャロートレンチ３Ａ，３Ｂの溝内壁を酸化させて酸化膜を形成する（ＳｉＯ2層の形成）。次に、ＣＶＤ等を用いてシリコン基板１上に絶縁膜であるＳｉＯ2層４を堆積させ、シャロートレンチ３Ａ，３Ｂ内部をＳｉＯ2層４で埋める。ＳｉＯ2層４の層厚は、上記シャロートレンチ３Ａ，３Ｂと同様に、好ましくは０．２〜１．５μｍである。その後、シリコン基板１表面をＣＭＰにより研磨してその表面を平坦にし、シャロートレンチ３Ａ，３Ｂ外に堆積されたＳｉＯ2層とＳｉ3Ｎ4層とを除去する。
ここで、この実施形態では、シャロートレンチ３Ａ，３Ｂのうち、シャロートレンチ３Ａが回路間の素子分離に対応し、シャロートレンチ３Ｂが素子間の素子分離に対応している。
【００２４】
次いで、シャロートレンチ３Ａに、ＳｉＯ2層４を貫通し、前記シャロートレンチよりも深いディープトレンチ６Ａ，６Ｂを形成する貫通する。
【００２５】
まず、シリコン基板１上にディープトレンチ用のフォトレジスト層を形成し、周知のフォトリソグラフィ技術を用いてこのフォトレジスト層に開口部を形成する。この開口部は、シャロートレンチ３Ａ領域上に形成する。
【００２６】
次に、図１（ｂ）に示されるように、開口部が形成されたフォトレジスト層５をマスクとして、トレンチエッチングして、シャロートレンチ３Ａ内に堆積されたＳｉＯ2層４に第１ディープトレンチ６Ａを形成する。このトレンチエッチングは、ＳｉＯ2層４表面に対するテーパー角６０（図１（ｂ）に示すθ１）が７０°以上９０°未満の範囲となるようにエッチングする。
【００２７】
ここで、図１（ｂ）に示されるテーパー角６０は、ＳｉＯ2層４表面に対する第１ディープトレンチ６Ａの側面（エッチング面）のテーパー角であるが、ＳｉＯ2層４表面は、シリコン基板１の表面にほぼ平行である場合、シリコン基板１に対する第１ディープトレンチ６Ａの側面のテーパー角であってもよい。なお、この実施形態では、ＳｉＯ2層４表面とシリコン基板１の表面はほぼ平行である。
【００２８】
また、ディープトレンチ用のフォトレジスト層の開口部における幅５０（マスク開口部の幅Ｗ１）を、例えば０．２μｍ以上２．０μｍ以下とし、シャロートレンチ３Ａが形成された領域内のＳｉＯ2層４表面に同サイズの開口を備えたディープトレンチを形成する。
【００２９】
また、シャロートレンチ３Ａ内のＳｉＯ2層４とシリコン基板１との界面まで同じエッチング条件でエッチングすると安定したテーパー角６０を有するシャロートレンチが形成できるので、第１ディープトレンチの深さを、上記シャロートレンチ３Ａの深さより浅い深さ又は同等の深さにするとよい。第１ディープトレンチの深さは、好ましくは、シャロートレンチ３Ａと同等の深さである。上記に記載したシャロートレンチ３Ａの場合、第１ディープトレンチ６Ａの深さは、好ましくは０．２〜１．５μｍである。
【００３０】
例えば、フォトレジスト層の開口部幅５０（マスク開口部の幅Ｗ１）が１μｍであり、シャロートレンチ３Ａの溝の深さ３０（図１（ａ）に示すＤ１）が０．５μｍであるとき、テーパー角６０（図１（ｂ）に示すθ１）が８０°となるようにトレンチエッチングすると、シャロートレンチ３Ａの溝の底面での第１ディープトレンチ６Ａの幅６６（トレンチの分離幅Ｗ２）は０．８２μｍとなる。
【００３１】
ここで、第１ディープトレンチ６Ａの形成で用いるトレンチエッチングは、異方性ドライエッチング（例えば、ＲＩＥ，マグネトロン型ＲＩＥ）である。
異方性ドライエッチングがマグネトロン型ＲＩＥの場合、例えば、ＣＦ4／ＣＨＦ3／Ａｒ，ＣＦ4 ／ＣＨＦ3／Ａｒ／Ｏ2，Ｃ4Ｆ8／ＣＨＦ3／Ａｒ／Ｏ2，Ｃ4Ｆ8／Ａｒ／Ｏ2，Ｃ5Ｆ8／Ａｒ／Ｏ2のガス系を用いることが好ましい。マグネトロン型ＲＩＥのエッチングの条件について一例を挙げると、圧力：７５〜２００ｍＴｏｒｒ，ＲＦパワー： ３００〜６００Ｗ，ガス種／流量：ＣＦ4／ＣＨＦ3／Ａｒ＝１０〜１００／１０〜１００／１００〜２００ｓｃｃｍ、磁場：０〜４０Ｇである。この条件範囲でエッチングすることにより、第１ディープトレンチ６Ａをテーパー角７０°以上９０°未満の範囲で形成できる。
【００３２】
図３に上記エッチングガス系でシリコン酸化膜に第１ディープトレンチ６Ａを形成したときのガス流量比とテーパー角との関係を示す。図３は、異方性ドライエッチングのＣＦ4ガスとＣＨＦ3ガスの流量比を変えたときの、シリコン酸化膜表面に対するシリコン酸化膜側面のテーパー角の変化を示すグラフである。エッチング対象は、シャロートレンチ３Ａを埋めるＳｉＯ2層４である。図３の横軸がＣＦ4ガスとＣＨＦ3ガスの流量比、縦軸が形成されたトレンチのテーパー角である。
【００３３】
図３を参照すると、ＣＦ4ガスとＣＨＦ3ガスの流量比を変えることにより、７２°〜８５°の範囲でテーパー角を調整できることがわかる。このように、例えば、エッチングガス系の流量比を変えることにより、７０°以上９０°未満のテーパー角で第１ディープトレンチ６Ａを形成できる。
【００３４】
次に、図１（ｃ）に示されるように、第１ディープトレンチ６Ａの下方に第２ディープトレンチ６Ｂを形成する。つまり、開口部が形成されたフォトレジスト層５をマスクとしてＳｉＯ2層４をトレンチエッチングして第１ディープトレンチ６Ａを形成し、続いて、第１ディープトレンチ６Ａのテーパー角よりも大きい角度のテーパー角６５でトレンチエッチングする。このとき、基板表面に対する第２ディープトレンチ６Ｂの側面のテーパー角６５（図１（ｃ）に示すθ２）が８５°以上９０°以下の範囲となるようにエッチングする。これにより第２ディープトレンチ６Ｂが形成される。
【００３５】
ここで、図１（ｃ）に示されるテーパー角６５は、シリコン基板１表面に対する第２ディープトレンチ６Ｂの側面（エッチング面）のテーパー角である。なお、この実施形態では、ＳｉＯ2層４表面とシリコン基板１の表面はほぼ平行であるので、テーパー角６５は、ＳｉＯ2層４表面に対する第２ディープトレンチ６Ｂの側面の角度と同じである。
【００３６】
例えば、第１ディープトレンチ６Ａの底面の幅が、０．２μｍ以上２μｍの場合、第２ディープトレンチ６Ｂのテーパー角が８５°以上９０°以下の範囲となるようにエッチングする。
また、その深さ６７（図１（ｃ）に示すＤ２）が３μｍ以上２０μｍ以下となる第２ディープトレンチ６Ｂを形成する。
【００３７】
ここで、第２ディープトレンチ６Ｂの形成で用いるトレンチエッチングは、第１ディープトレンチ６Ａと同様に、異方性ドライエッチング（例えば、ＲＩＥ，ＩＣＰ（Inductive Coupling Plasma、誘導結合）型ＲＩＥ）である。第２ディープトレンチ６Ｂの形成で用いる異方性ドライエッチングがＩＣＰ型ＲＩＥの場合、例えば、ＳＦ6／ＨＢｒ／Ｏ2，ＳＦ6／ＣＨＦ3／Ｏ2，Ｃｌ2／Ｏ2，ＨＢｒ／Ｃｌ2／Ｏ2のガス系を用いることが好ましい。ＩＣＰ型ＲＩＥのエッチングの条件について一例を挙げると、圧力：５〜４０ｍＴｏｒｒ，ＲＦソースパワー： ５００〜１２００Ｗ，ＲＦバイアスパワー：１００〜２５０Ｗ，ガス種／流量：ＨＢｒ／Ｏ2／ＳＦ6＝１０〜１００／１０〜１００／１０〜１００ｓｃｃｍである。この条件範囲でエッチングすることにより、第２ディープトレンチ６Ｂのテーパー角６５が８５°以上９０°未満の範囲で形成できる。
【００３８】
第２ディープトレンチ６Ｂのテーパー角６５は、第１ディープトレンチ６Ａテーパー角６０と異なる角度であればよいが、第２ディープトレンチ６Ｂのテーパー角６５は、第１ディープトレンチ６Ａのテーパー角６０よりも大きくするとよい。例えば、第２ディープトレンチ６Ｂのテーパー角６５が８０°であり、第２ディープトレンチが８８°であってもよい。
なお、第２ディープトレンチ６Ｂのテーパー角６５は、第１ディープトレンチ６Ａの側面のテーパー角６０よりも５°以上２０°未満に形成するとよい。
【００３９】
次に、第２ディープトレンチ６Ｂを形成した後、開口部が形成されたフォトレジスト層５を除去する。以上により、第１及び第２のディープトレンチ６Ａ，６Ｂで構成されるディープトレンチ６の形成工程が終了する。
【００４０】
次いで、図２（ｄ）に示されるように、シリコン基板１表面及びディープトレンチ６表面にゲート酸化膜７Ａ，７Ｂを形成し、ゲート酸化膜７Ａ，７Ｂ上にポリシリコン層８Ａ，８Ｂを形成する。
【００４１】
ゲート酸化膜７の形成は、シリコン基板１表面及びディープトレンチ６表面の酸化により行う。例えば、周知の熱酸化法によりゲート酸化膜７を形成する。熱酸化法の例を挙げると、温度は８００〜８５０℃であり、酸化剤はドライＯ2である。ゲート酸化膜７の膜厚は、好ましくは５〜１５０ｎｍであるので、この膜厚となるように酸化処理の時間を決める。
【００４２】
また、ＨＮ４，ＮＯ，Ｎ２Ｏなどを用いて、酸化とともに窒素を酸化膜中に導入してもよい。この場合、ゲート酸化膜７はシリコン窒化酸化膜で構成される。
【００４３】
なお、ゲート酸化膜７の形成は、熱酸化法で行うことが好ましいが、熱酸化法のほか、陽極酸化法、プラズマ酸化法、CVD法、スパッタ法、蒸着法等の方法を用いてもよい。
【００４４】
ここで、シリコン基板１表面に形成されたゲート酸化膜７Ａは、ＭＯＳトランジスタのゲート酸化膜に対応し、ディープトレンチ６表面に形成されたゲート酸化膜７Ｂは、ディープトレンチの絶縁膜に対応することになる。
【００４５】
また、ポリシリコン層８の形成は、周知のＣＶＤ法を用いて行う。ディープトレンチ６内を埋め込むため、ポリシリコン層の膜厚を０．１μｍ以上１μｍ以下にするとよい。シリコン基板１上面（ゲート酸化膜７，シャロートレンチ３Ａ，３Ｂを埋めるＳｉＯ2層４及びディープトレンチ６が形成された面）側にポリシリコンを堆積させることにより、ディープトレンチ６内部がポリシリコン層８で埋められ、シリコン基板１上にゲート酸化膜７を介してポリシリコン層６が配置される。
【００４６】
なお、ポリシリコン層８の形成は、ＣＶＤ法で行うことが好ましいが、ＣＶＤ法のほか、スパッタ法、蒸着法等の方法を用いてもよい。これらＣＶＤ法等によりノンドープのポリシリコン層８を形成する。
【００４７】
ここで、シリコン基板１表面のゲート酸化膜７Ａ上に形成されたポリシリコン層８Ａは、後述するエッチング工程によりＭＯＳトランジスタのゲート電極となり、一方、ディープトレンチ６内に形成されたポリシリコン層８Ｂは、ディープトレンチの埋め込み材かつ絶縁材となる。
【００４８】
次いで、図２（ｅ）に示されるように、シリコン基板１上のポリシリコン層８の一部領域を残すように、ポリシリコン層８をエッチングしてゲート電極９を形成する。
【００４９】
まず、シリコン基板１上のポリシリコン層８Ａが所望の層厚となるように、ポリＣＭＰ又はポリエッチバックを行う。例えば、ポリＣＭＰは、周知の化学的機械研磨により実施する。また、Ｃｌ2やＣＦ4を主成分とするエッチングガスを用いてポリシリコン層をエッチングすることによりポリエッチバックを行ってもよい。これらの方法により、ポリシリコン層の膜厚は、好ましくは１００〜５００ｎｍにする。
なお、ポリＣＭＰよりもポリエッチバックのほうが好ましい。
【００５０】
次に、ポリシリコン層８Ａの一部領域を残すように、ポリシリコン層８Ａをエッチングしてゲート電極９を形成する。つまり、所望の層厚となったポリシリコン層８Ａ上にゲート電極用のフォトレジスト層を形成し、その後、周知のフォトリソグラフィ技術を用いてフォトレジスト層に開口部を形成し、このフォトレジスト層をマスクとしてエッチングを行ってゲート電極９を形成する。
【００５１】
以上により、ディープトレンチ６が形成されたシリコン基板１にゲート電極９が形成される。その後、周知のＭＯＳトランジスタの製造方法により、ゲート電極９への不純物の導入を行い、ソース／ドレイン領域、引出し電極を形成して、ＭＯＳトランジスタが完成する。
【００５２】
（シャロートレンチの変形例）
この実施形態では、シャロートレンチ３Ａ，３Ｂを形成し、シャロートレンチ３Ａ，３Ｂ内内に絶縁膜であるＳｉＯ2層４を形成する形態で説明したが、このシャロートレンチ３Ａ，３Ｂ及びＳｉＯ2層４の形成に替えて、ロコス（ＬＯＣＯＳ）法により、シリコン基板１に素子分離層となるＳｉＯ2層を形成してもよい。
この場合の素子分離層（ＳｉＯ2層）は、シャロートレンチの実施形態と同様に、その膜厚は０．２〜１．５μｍであることが好ましい。また、第１ディープトレンチ６Ａのテーパー角もシャロートレンチの実施形態と同様に、７０°以上９０°未満が好ましい。
【００５３】
この実施形態によれば、ディープトレンチ６の形成で、第１ディープトレンチ６Ａの側面の、シリコン基板１に対するテーパー角が７０°以上９０°未満となるようにエッチングし、その後、第２ディープトレンチ６Ｂの側面の、シリコン基板１に対するテーパー角が８５°以上９０°以下となるようにエッチングするので、所定のテーパー角でエッチングしてディープトレンチを形成する方法よりもディープトレンチ底面の幅がより小さいトレンチを形成できる。
【００５４】
また、シリコン基板１表面及びディープトレンチ６表面を酸化させることにより、ゲート酸化膜７Ａ及びディープトレンチの絶縁膜７Ｂを同じ工程で形成し、また、シリコン基板１の上面にポリシリコン層を堆積させることにより、ゲート電極８Ａかつディープトレンチの埋め込み材８Ｂを構成するので、シャロートレンチ及びディープトレンチを形成した後にゲート酸化膜及びゲート電極を形成する、従来の半導体装置の製造方法と比較して、その工程数が少ない。このため、この実施形態に係る製造方法は、従来の半導体装置の製造方法の工程数を削減でき、より簡便にＭＯＳトランジスタを製造できる。
【００５５】
また、図４〜図５に示す半導体装置の製造方法で形成されたディープトレンチの開口部に生じるエッチング残渣は、この実施形態の製造方法によれば生じない。ここで、エッチング残渣を説明するため、この半導体装置の製造方法を説明する。
【００５６】
図４〜図５は、この発明の背景技術に係る半導体装置の製造方法の工程を説明するための断面図である。この製造方法は、図４（ａ）に示されるように、周知のフォトリソグラフィ技術を用いてシリコン酸化膜１０２マスクに開口部を設け、このマスクを用いてディープトレンチ１０３を形成する。次に、図４（ｂ）に示されるように、ディープトレンチ１０３内表面に酸化膜１０４を形成した後、ポリシリコン膜１０５でディープトレンチを埋め込み、ポリエッチバックを行う。次に、図４（ｃ）に示されるようにシリコン酸化膜１０６、シリコン窒化膜１０７を形成し、周知のフォトリソグラフィ技術及びエッチング技術を用いてシリコン窒化膜１０６及びシリコン酸化膜１０７に開口部を設ける。その後、フォトリソグラフィ技術で用いたフォトレジスト１０８を剥離する。次に、図４（ｄ）に示されるようにシリコン窒化膜１０７をマスクとしてトレンチエッチングを行い、シリコン基板１のディープトレンチ１０３周辺領域にシャロートレンチ１０９を形成する。その後、図４（ｅ）に示されるようにシャロートレンチ１０９内にシリコン酸化膜１１０を埋め込み、ＣＭＰによる平坦化処理を行った後、シリコン窒化膜１０７とシリコン酸化膜１０６を取り除く。そして、ウェルの注入等の各種注入を行った後、ゲート酸化（ゲート酸化膜１１１の形成）及びゲート電極用ポリシリコン膜をデポし、ゲート電極加工用レジストマスクを使用してゲート電極１１２の形成を行う（図４（ｆ））。
【００５７】
図４〜図５に示す半導体装の製造方法の場合、図４（ｄ）のトレンチエッチングによるシャロートレンチ１０９の形成工程でエッチング残渣が発生する。図６は、この発明の背景技術に係る製造方法でのエッチング残渣を説明するための断面図であり、図４（ｄ）のシャロートレンチ１０９の底面（図４（ｄ）の丸印）を拡大した図である。
【００５８】
図６に示されるように、シャロートレンチ１０９の底面のディープトレンチ１０３開口部にエッチング残渣が発生する。つまり、ディープトレンチ１０３内表面の酸化膜１０４が完全にエッチングされず、酸化膜１０４が突起状２０１に残る。また突起状の酸化膜２０１とシャロートレンチ１０９底面との間にシリコン基板１０１が突起状の酸化膜２０１を支えるようにエッチング残りが発生する。このようなエッチング残渣が発生すると、電荷が集中することによる特性劣化を招く恐れがある。
【００５９】
しかしながら、この発明の実施形態の製造方法によれば、シャロートレンチを形成した後、ディープトレンチを形成するので、ディープトレンチの開口部のエッチング残渣が生じない。このため、電気的特性が劣化しにくい半導体装置の製造方法を提供できる。
【００６０】
この発明は上述した各実施形態および実施例に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についてもこの発明の技術的範囲に含まれる。
【符号の説明】
【００６１】
１  シリコン基板
２  ＳｉＯ2層
３，３Ａ，３Ｂ  シャロートレンチ
４  ＳｉＯ2層  （絶縁層）
５  フォトレジスト層
６  ディープトレンチ
６Ａ  第１ディープトレンチ
６Ｂ  第２ディープトレンチ
７  ゲート酸化膜  （酸化膜）
８  ポリシリコン層
３０  シャロートレンチ３Ａの溝の深さ（Ｄ１）
５０  フォトレジスト層の開口部幅（マスク開口部の幅Ｗ１）
６０  テーパー角θ１（第１テーパー角）
６５  テーパー角θ２（第２テーパー角）
６６  第１ディープトレンチ６Ａの幅（トレンチの分離幅Ｗ２）
６７  第２ディープトレンチ深さ（Ｄ２）
１０２  シリコン酸化膜
１０３  ディープトレンチ
１０４  酸化膜
１０５  ポリシリコン膜
１０６  シリコン酸化膜
１０７  シリコン窒化膜
１０８  フォトレジスト
１０９  シャロートレンチ
１１０  シリコン酸化膜
１１１  ゲート酸化膜
１１２  ゲート電極
【図１】
2011243638.tif 000003
【図２】
2011243638.tif 000004
【図３】
2011243638.tif 000005
【図４】
2011243638.tif 000006
【図５】
2011243638.tif 000007
【図６】
2011243638.tif 000008