(57)【要約】      （修正有）【課題】隣接するメモリセル間の寄生ゲート効果の改善が可能な不揮発性半導体装置を提供する。【解決手段】不揮発性半導体記憶装置であって、メモリセルトランジスタは、素子領域上に形成されたトンネル絶縁膜１１１と、トンネル絶縁膜上に形成され、絶縁膜で形成された電荷蓄積層１１２と、電荷蓄積層上に形成されたブロック絶縁膜１１３と、ブロック絶縁膜上に形成されたゲート電極１１４とを含み、各メモリセルトランジスタのゲート電極は、ゲート長方向に隣接するメモリセルトランジスタのゲート電極と、埋込絶縁膜１３１により分離されており、ブロック絶縁膜は、ゲート長方向に伸びる素子領域上で、ゲート電極下の領域及びゲート電極間の領域Ｒ1，Ｒ2に連続して形成されており、ゲート電極間の領域に形成されたブロック絶縁膜は、ゲート電極下の領域に形成されたブロック絶縁膜よりも膜厚が薄い薄膜部分Ｐを有する。【選択図】図３
2011151072.tif 000002
【特許請求の範囲】
【請求項１】
素子領域上に形成された複数のメモリセルトランジスタを有する不揮発性半導体記憶装置であって、
前記メモリセルトランジスタは、
前記素子領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成され、絶縁膜で形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成されたゲート電極とを含み、
各メモリセルトランジスタの前記ゲート電極は、ゲート長方向に隣接するメモリセルトランジスタの前記ゲート電極と、埋込絶縁膜により分離されており、
前記ブロック絶縁膜は、前記ゲート長方向に伸びる前記素子領域上で、前記ゲート電極下の領域及び前記ゲート電極間の領域に連続して形成されており、
前記ゲート電極間の領域に形成された前記ブロック絶縁膜は、前記ゲート電極下の領域に形成された前記ブロック絶縁膜よりも膜厚が薄い薄膜部分を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記薄膜部分の前記ゲート長方向の端部は、前記ゲート電極の前記ゲート長方向の端部から離れた位置に設けられていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記素子領域は、前記ゲート長方向に伸びる素子分離領域により、前記ゲート長方向に直交するチャネル幅方向に区画されており、
前記ブロック絶縁膜は、前記素子分離領域上及び前記素子領域上に連続して形成されていること特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ブロック絶縁膜の誘電率は、前記トンネル絶縁膜の誘電率よりも大きいことを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記ブロック絶縁膜の誘電率は、前記埋込絶縁膜の誘電率よりも大きいことを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、例えば、メモリセルトランジスタのブロック絶縁膜の構造に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの例として、メモリセルトランジスタにＭＯＮＯＳセルを適用したＭＯＮＯＳメモリが知られている。ＭＯＮＯＳメモリでは、半導体基板上に、素子分離領域により区画された素子領域が形成され、素子領域上に、ＭＯＮＯＳセルを構成するトンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、及びゲート電極が積層されている。
【０００３】
ＮＡＮＤ型不揮発性メモリのように素子領域上に複数のゲート電極が配置される場合、ブロック絶縁膜は、ゲート加工の際に、ゲート電極間の部分が除去されて、ゲート電極下の部分のみが残存することとなる。この場合、ブロック絶縁膜の端部に入る加工ダメージにより、ブロック絶縁膜のリーク特性が悪化し、メモリセルトランジスタのデータリテンション特性が悪化することが問題となる。
【０００４】
また、ＭＯＮＯＳセルの消去動作は、半導体基板からトンネル絶縁膜を介して電荷蓄積層内にホールを注入することにより行う。この際、ゲート電極からブロック絶縁膜を介して電荷蓄積層内に電子が注入されることで、ＭＯＮＯＳセルの消去が十分にできなくなることが問題となる。
【０００５】
この問題を解決するため、従来では、ブロック絶縁膜にトンネル絶縁膜よりも誘電率の大きいｈｉｇｈ−ｋ膜を用いることや、ゲート電極にシリコンよりも仕事関数の大きい金属を用いることが行われている。しかしながら、ゲート電極下だけでなくゲート電極間にもブロック絶縁膜をそのまま残す場合、ブロック絶縁膜にｈｉｇｈ−ｋ膜を用いると、隣接するメモリセルトランジスタ間の絶縁膜の誘電率が大きくなる。この場合、寄生ゲート効果が大きくなり、メモリセルトランジスタの閾値電圧の変動が大きくなることが問題となる。
【０００６】
なお、特許文献１には、ブロック絶縁膜をゲート電極下だけでなくゲート電極間にも残存させた半導体メモリの例が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２６１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、隣接するメモリセル間の寄生ゲート効果の改善が可能な不揮発性半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一の態様は例えば、素子領域上に形成された複数のメモリセルトランジスタを有する不揮発性半導体記憶装置であって、前記メモリセルトランジスタは、前記素子領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成され、絶縁膜で形成された電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたゲート電極とを含み、各メモリセルトランジスタの前記ゲート電極は、ゲート長方向に隣接するメモリセルトランジスタの前記ゲート電極と、埋込絶縁膜により分離されており、前記ブロック絶縁膜は、前記ゲート長方向に伸びる前記素子領域上で、前記ゲート電極下の領域及び前記ゲート電極間の領域に連続して形成されており、前記ゲート電極間の領域に形成された前記ブロック絶縁膜は、前記ゲート電極下の領域に形成された前記ブロック絶縁膜よりも膜厚が薄い薄膜部分を有することを特徴とする不揮発性半導体記憶装置である。
【発明の効果】
【００１０】
本発明によれば、隣接するメモリセル間の寄生ゲート効果の改善が可能な不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の不揮発性半導体記憶装置の構成を示す回路図である。
【図２】第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
【図３】図２に示すＡ−Ａ’線に沿った側方断面図である。
【図４】図２に示すＢ−Ｂ’線に沿った側方断面図である。
【図５】図２に示すＢ−Ｂ’線に沿った側方断面図である。
【図６】第１実施形態の不揮発性半導体記憶装置の製造方法を説明するための側方断面図(1/2)である。
【図７】第１実施形態の不揮発性半導体記憶装置の製造方法を説明するための側方断面図(2/2)である。
【図８】第２実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。
【図９】第３実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。
【図１０】第４実施形態の不揮発性半導体記憶装置の構成を示す平面図である。
【図１１】図１０に示すＣ−Ｃ’線に沿った側方断面図である。
【図１２】図１０に示すＤ−Ｄ’線に沿った側方断面図である。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態を、図面に基づいて説明する。
【００１３】
（第１実施形態）
図１は、第１実施形態の不揮発性半導体記憶装置の構成を示す回路図である。図１の半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリとなっている。
【００１４】
図１に示すように、本実施形態の半導体記憶装置は、複数のユニットメモリセルを有している。そして、複数のユニットメモリセルによりメモリセルブロックが構成され、複数のメモリセルブロックによりメモリセルアレイが構成されている。図１には、半導体記憶装置を構成する基板の表面（主平面）に平行で、互いに直交するＸ方向及びＹ方向が示されている。
【００１５】
図１には、Ｙ方向に伸びるワード線ＷＬ1〜ＷＬn（ｎは２以上の正の整数。以下特に記載がなければ同様）、制御線ＳＧＣ，ＳＧＤ、及びソース線ＳＬと、Ｘ方向に伸びるビット線ＢＬ1〜ＢＬ3が示されている。図１に示すように、ワード線ＷＬ1〜ＷＬn、制御線ＳＧＣ，ＳＧＤ、及びソース線ＳＬは、ビット線ＢＬ1〜ＢＬ3と交差している。
【００１６】
各ユニットメモリセルは、図１に示すように、互いに直列接続された複数のメモリセルトランジスタＭＴと、これらのメモリセルトランジスタＭＴの両端に接続された選択トランジスタＳＴとを有している。また、各ユニットメモリセルは、センスアンプ（不図示）に接続されたビット線と、ソース線との間に設けられている。
【００１７】
そして、ワード線ＷＬ1〜ＷＬnはそれぞれ、ビット線ＢＬ1〜ＢＬ3に接続された１〜ｎ番目のメモリセルトランジスタＭＴの制御ゲートに接続されている。また、制御線ＳＧＳは、ソース線ＳＬ側の選択トランジスタＳＴのゲート電極に接続されている。また、制御線ＳＧＤは、ビット線ＢＬ1〜ＢＬ3側の選択トランジスタＳＴのゲート電極に接続されている。
【００１８】
図２は、第１実施形態の不揮発性半導体記憶装置の構成を示す平面図である。図２は、図１の回路図に対応する平面図となっている。
【００１９】
図２に示すように、本実施形態の半導体記憶装置では、ワード線ＷＬ1〜ＷＬn、制御線ＳＧＣ，ＳＧＤ、及びソース線ＳＬが、Ｘ方向に互いに離間され並列配置されている。更には、ビット線ＢＬ1〜ＢＬ3が、Ｙ方向に互いに離間され並列配置されている。図２には更に、ソース線ＳＬとビット線ＢＬ1〜ＢＬ3との交差部分に設けられたソース線コンタクトＳＬＣと、ビット線ＢＬ1〜ＢＬ3上において制御線ＳＧＤとセンスアンプ（不図示）との間に設けられたビット線コンタクトＢＬＣが示されている。
【００２０】
図２には更に、ＡＡ（Active Area）領域に相当する素子領域αと、ＳＴＩ（Shallow Trench Isolation）領域に相当する素子分離領域βが示されており、それぞれＸ方向に伸びる素子領域αと素子分離領域βが、Ｙ方向に沿って交互に設けられている。
【００２１】
素子分離領域βは、基板１０１上に形成されたＳＴＩ絶縁膜により実現されており、素子領域αは、素子分離領域βにより基板１０１が分離された領域であり、素子分離領域βによりＹ方向に区画されている。メモリセルトランジスタＭＴ、選択トランジスタＳＴ、及びビット線ＢＬ1〜ＢＬ3は、素子領域α上に形成されている。また、ワード線ＷＬ1〜ＷＬn及び制御線ＳＧＣ，ＳＧＤよりも上方に配置されている。
【００２２】
なお、図１及び図２において、Ｘ方向は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート長方向となっており、Ｙ方向は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのチャネル幅方向となっている。
【００２３】
図３は、第１実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。図３は、図２に示すＡ−Ａ’線に沿った側方断面図となっている。Ａ−Ａ’線方向は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート長方向となっている。
【００２４】
図３には、基板１０１上に形成された複数（ここでは２つ）のメモリセルトランジスタＭＴが示されている。これらのメモリセルトランジスタＭＴは、図２に示す同一の素子領域α上に形成されている。本実施形態の基板１０１は、半導体基板、例えば、シリコン基板となっている。
【００２５】
図３に示すように、メモリセルトランジスタＭＴは、基板１０１上に順に形成されたトンネル絶縁膜１１１、電荷蓄積層１１２、ブロック絶縁膜１１３、及びゲート電極１１４を含んでいる。電荷蓄積層１１２は、電荷トラップ機能を有する絶縁膜、例えば、シリコン窒化膜で形成されている。また、ゲート電極１１４は、ブロック絶縁膜１１３上に順に形成された第１電極層１１４1、第２電極層１１４2、及び第３電極層１１４3を含む積層膜となっている。
【００２６】
また、基板１０１の表面には、メモリセルトランジスタＭＴを挟むよう、ソース／ドレイン拡散層１２１が形成されている。また、ゲート長方向に隣接するメモリセルトランジスタＭＴ間には、これらメモリセルトランジスタＭＴ同士を分離する埋込絶縁膜１３１が埋め込まれている。
【００２７】
ここで、図３に示す半導体記憶装置の構成について、より詳細に説明する。
【００２８】
図３では、各メモリセルトランジスタＭＴのゲート電極１１４は、ゲート長方向に隣接するメモリセルトランジスタＭＴのゲート電極１１４と、埋込絶縁膜１３１により分離されている。
【００２９】
一方、各メモリセルトランジスタＭＴのブロック絶縁膜１１３は、ゲート長方向に隣接するメモリセルトランジスタＭＴのブロック絶縁膜１１３と分離されておらず、一体化されている。その結果、本実施形態のブロック絶縁膜１１３は、図３に示すように、ゲート長方向に伸びる素子領域α（図２）上で、ゲート電極１１４下の領域Ｒ1及びゲート電極１１４間の領域Ｒ2に連続して形成されている。
【００３０】
更に、ゲート電極１１４間の領域Ｒ2に形成されたブロック絶縁膜１１３は、ゲート電極１１４下の領域Ｒ1に形成されたブロック絶縁膜１１３よりも膜厚が薄い薄膜部分Ｐを有している。本実施形態では、図３に示すように、ブロック絶縁膜１１３は、領域Ｒ1と領域Ｒ2との境界でテーパーを有する形状となっており、領域Ｒ1から領域Ｒ2に向かうに従って徐々に薄くなっている。また、本実施形態では、ゲート電極１１４間の領域Ｒ2内のブロック絶縁膜１１３のほぼ全体が、薄膜部分Ｐとなっている。
【００３１】
なお、図３では、ブロック絶縁膜１１３と同様に、電荷蓄積層１１２とトンネル絶縁膜１１１も、ゲート長方向に伸びる素子領域α（図２）上で、ゲート電極１１４下の領域Ｒ1及びゲート電極１１４間の領域Ｒ2に連続して形成されている。
【００３２】
次に、図３に示す半導体記憶装置の利点について説明する。
【００３３】
以上のように、本実施形態では、ゲート電極１１４間の領域Ｒ2に形成されたブロック絶縁膜１１３は、ゲート電極１１４下の領域Ｒ1に形成されたブロック絶縁膜１１３よりも膜厚が薄い薄膜部分Ｐを有している。これにより、本実施形態では、領域Ｒ2内に薄膜部分Ｐが設けられていない場合に比べ、ゲート加工後にソース／ドレイン領域形成のためのイオン注入を行う際に、イオン注入の加速電圧を高くする必要がなくなる。これにより、本実施形態では、メモリセルトランジスタＭＴのショートチャネル特性の悪化を防止することが可能となる。
【００３４】
また、本実施形態では、ブロック絶縁膜１１３が、ゲート長方向に伸びる素子領域α上で、ゲート電極１１４下の領域Ｒ1及びゲート電極１１４間の領域Ｒ2に連続して形成される。そのため、本実施形態では、ゲート加工の際に、ブロック絶縁膜１１３の端部に入る加工ダメージが、ゲート電極１１４から電荷蓄積層１１２に渡って入ることを回避することが可能となる。これにより、本実施形態では、ゲート電極１１４の端部における加工ダメージにより、ブロック絶縁膜１１３のリーク特性が悪化し、メモリセルトランジスタＭＴのデータリテンション特性が悪化することを防止することが可能となる。
【００３５】
なお、本実施形態では、ブロック絶縁膜１１３は、トンネル絶縁膜１１１より誘電率の大きい材料で形成することが望ましい。これにより、メモリセルトランジスタＭＴの消去動作の際に、ゲート電極１１４からブロック絶縁膜１１３を介して電荷蓄積層１１２内に電子が注入されることを抑制し、メモリセルトランジスタＭＴの消去特性を改善することが可能となる。また、本実施形態では、ゲート電極１１４間の領域Ｒ2内のブロック絶縁膜１１３を一部残存させるため、ブロック絶縁膜１１３をトンネル絶縁膜１１１より誘電率の大きい材料で形成するにもかかわらず、メモリセルトランジスタＭＴのデータリテンション特性の悪化を防止することが可能となる。更には、ショートチャネル特性の悪化を防止することも可能となる。
【００３６】
また、本実施形態では、ブロック絶縁膜１１３は、埋込絶縁膜１３１より誘電率の大きい材料で形成することが望ましい。これにより、本実施形態では、隣接するメモリセルトランジスタＭＴ同士のゲート電極１１４間の絶縁膜の誘電率が相対的に小さくなる。これにより、本実施形態では、各メモリセルトランジスタＭＴの閾値電圧が、隣接するメモリセルトランジスタＭＴによる寄生ゲート効果により変動することを防止することが可能となる。
【００３７】
なお、トンネル絶縁膜１１１及び埋込絶縁膜１３１の例としては、シリコン酸化膜が挙げられる。また、この場合におけるブロック絶縁膜１１３の例としては、Ａｌ2Ｏ3膜等のｈｉｇｈ−ｋ膜が挙げられる。
【００３８】
また、ゲート電極１１４下の領域Ｒ1内のブロック絶縁膜１１３の膜厚をＤ[ｎｍ]とする場合、薄膜部分Ｐの膜厚は、３[ｎｍ]からＤ−３[ｎｍ]とすることが望ましい。絶縁膜を電荷蓄積層１１２とする不揮発性半導体記憶装置においては、領域Ｒ1と領域Ｒ2が接する部分付近の領域Ｒ2の電荷蓄積層１１２にも、データとして電荷がトラップされる。ここで、薄膜部分Ｐの膜厚を３[ｎｍ]よりも薄くすると、薄膜部分Ｐが薄すぎて、領域Ｒ1と領域Ｒ2が接する部分付近の領域Ｒ2の電荷蓄積層１１２及び薄膜部分Ｐを介した直接トンネリングが発生してしまう可能性がある。その結果、メモリトランジスタＭＴのデータ保持特性が悪化する可能性がある。
【００３９】
また、薄膜部分ＰをＤ−３[ｎｍ]よりも厚くすると、薄膜部分Ｐが厚すぎて、ソース／ドレイン領域形成のためのイオン注入が行いにくくなる可能性がある。薄膜部分Ｐの膜厚は、特に、ゲート電極１１４下の領域Ｒ1内のブロック絶縁膜１１３の膜厚の半分程度、即ち、Ｄ／２[ｎｍ]とすることが望ましい。
【００４０】
本実施形態では、ブロック絶縁膜１１３の膜厚は、例えば２０ｎｍに設定される。この場合、薄膜部分Ｐの膜厚は、３〜１７ｎｍ、特に、１０ｎｍとすることが望ましい。
【００４１】
図４は、第１実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。図４は、図２に示すＢ−Ｂ’線に沿った側方断面図となっている。Ｂ−Ｂ’線方向は、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのチャネル幅方向となっている。
【００４２】
図４には、基板１０１上に形成されたＳＴＩ絶縁膜１４１が示されている。ＳＴＩ絶縁膜１４１が占める領域は、図２の素子分離領域βに相当し、ＳＴＩ絶縁膜１４１間の領域は、図２の素子領域αに相当する。
【００４３】
各メモリセルトランジスタＭＴは、ＳＴＩ絶縁膜１４１間に挟まれる形で基板１０１上に順に形成された、トンネル絶縁膜１１１及び電荷蓄積層１１２と、基板１０１上及びＳＴＩ絶縁膜１４１上にまたがる形で電荷蓄積層１１２上に順に形成された、ブロック絶縁膜１１３及びゲート電極１１４により構成されている。このように、ブロック絶縁膜１１３及びゲート電極１１４は、基板１０１上及びＳＴＩ絶縁膜１４１上、即ち、素子領域α上及び素子分離領域β上に連続して形成されている。また、複数のメモリトランジスタＭＴのゲート電極１１４が共通接続されることにより、ワード線ＷＬ（図２）が形成されている。
【００４４】
なお、本実施形態では、図４に示す構成の代わりに、図５に示す構成を採用しても構わない。図５は、図４と同様に、第１実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。図４では、電荷蓄積層１１２が、ＳＴＩ絶縁膜１４１間に形成されているのに対し、図５では、電荷蓄積層１１２が、基板１０１上及びＳＴＩ絶縁膜１４１上に連続して形成されている。これにより、ブロック絶縁膜１１２の下面が、電荷蓄積層１１２の全上面上に形成されることとなる。
【００４５】
図６及び図７は、第１実施形態の不揮発性半導体記憶装置の製造方法を説明するための側方断面図である。図６及び図７に示す各図は、図２に示すＡ−Ａ’線に沿った側方断面図となっている。
【００４６】
まず、イオン注入により、基板１０１内に、メモリセルトランジスタＭＴ用のウェル・チャネル領域（不図示）を形成する。基板１０１は、例えば、シリコン基板である。
【００４７】
次に、図６(Ａ)に示すように、基板１０１の表面に、トンネル絶縁膜１１１の材料となる第１絶縁膜２０１を形成する。第１絶縁膜２０１は、例えば、シリコン酸化膜であり、例えば熱酸化により形成される。
【００４８】
次に、図６(Ａ)に示すように、第１絶縁膜２０１上に、電荷蓄積層１１２の材料となる第２絶縁膜２０２を形成する。第２絶縁膜２０２は、例えば、シリコン窒化膜であり、例えばＣＶＤ（Chemical Vapor Deposition）により形成される。
【００４９】
次に、図示はしないが、第２絶縁膜２０２上に、例えばシリコン酸化膜とシリコン窒化膜とを含む積層膜からなるマスク材を堆積する。次に、リソグラフィにより、マスク材上に、素子分離領域を開口したレジストパターンを形成する。次に、マスク材、第２絶縁膜２０２、第１絶縁膜２０１、基板１０１を順にエッチングし、基板１０１中に素子分離溝を形成する。次に、素子分離溝に、例えばシリコン酸化膜からなる素子分離絶縁膜（ＳＴＩ絶縁膜）を埋め込み、素子分離絶縁膜をＣＭＰ（Chemical Mechanical Polishing）により平坦化する。次に、エッチングにより素子分離絶縁膜の上面の高さを調節し、マスク材を除去する。こうして、図４又は図５に示すＳＴＩ絶縁膜１４１が基板１０１上に形成される。
【００５０】
次に、図６(Ｂ)に示すように、第２絶縁膜２０２上に、ブロック絶縁膜１１３の材料となる第３絶縁膜２０３を形成する。第３絶縁膜２０３は、例えば、Ａｌ2Ｏ3膜である。
【００５１】
次に、図６(Ｂ)に示すように、第３絶縁膜２０３上に、ゲート電極１１４の第１電極層１１４1の材料となる、電極層２０４の第１電極層２０４1を形成する。第１電極層２０４1は、例えば、ＴａＮ膜である。
【００５２】
次に、図６(Ｂ)に示すように、第１電極層２０４1上に、ゲート電極１１４の第２電極層１１４2の材料となる、電極層２０４の第２電極層２０４2を形成する。第２電極層２０４2は、例えば、ポリシリコン層である。
【００５３】
次に、図６(Ｂ)に示すように、第２電極層２０４2上に、ゲート加工用のマスク材２１１を形成する。マスク材２１１は、例えば、シリコン窒化膜である。
【００５４】
次に、リソグラフィにより、マスク材２１１上に、ゲート加工電極用のレジストパターンを形成する。次に、図６(Ｃ)に示すように、マスク材２１１、第２電極層２０４2を順にエッチングする。
【００５５】
次に、図７(Ａ)に示すように、マスク材２１１を利用して、第１電極層２０４1をエッチングし、更には、第３絶縁膜２０３の一部をエッチングする。これにより、第１及び第２電極層２０４1，２０４2を貫通し、第３絶縁膜２０３が露出した溝Ｔが形成される。第３絶縁膜２０３のエッチングは、第１電極層２０４1のエッチングと同じ条件で連続して行ってもよいし、第１電極層２０４1のエッチングの条件から変えて追加の工程として行ってもよい。例えば、第１電極層２０４1にＴａＮ膜を、第３絶縁膜２０３にＡｌ2Ｏ3膜を用いた場合、ＴａＮ膜のエッチングをＢＣｌ３及びＮ２の混合ガスによるプラズマエッチングで行い、そのまま条件を変えずにＡｌ2Ｏ3膜をエッチングしてもよい。
【００５６】
また、ＴａＮ膜のエッチングをＢＣｌ３及びＮ２の混合ガスによるプラズマエッチングで行い、その後、エッチング条件を変えて、Ａｌ2Ｏ3膜のエッチングをＢＣｌ３を含むプラズマによる反応性イオンエッチングで行ってもよい。その結果、ＴａＮ膜とＡｌ2Ｏ3膜のエッチングレートがそれぞれ大きい条件でエッチングを行うことができ、短時間でゲート電極加工を行うことができる。
【００５７】
また、第２電極層２０４2のエッチング条件を用いて、第１及び第２電極層２０４1，２０４2及び第３絶縁膜２０３のエッチングを連続して行うことも可能である。例えば、第２電極層２０４2にポリシリコン層を用いた場合、Ｆ系、Ｃｌ系、又はＢｒ系のエッチングガスを用いて第１電極層２０４1及び第３絶縁膜２０３のエッチングを行うことが可能である。その結果、エッチング条件を変えることなく、第１及び第２電極層２０４1，２０４2及び第３絶縁膜２０３のエッチングを行うことができる。
【００５８】
本実施形態では、第３絶縁膜２０３の一部をエッチングすることにより、図３に示す薄膜領域Ｐが、溝Ｔの底部に形成される。図７(Ａ)には、ゲート電極１１４下の領域Ｒ1と、薄膜部分Ｐを含むゲート電極１１４間の領域Ｒ2が示されている。
【００５９】
なお、第３絶縁膜２０３のエッチングを停止するタイミングは、例えば、エッチング時間の計測により制御可能である。また、第３絶縁膜２０３のエッチングは、例えば、第１電極層２０４1をエッチングする際のオーバーエッチングを大きめにすることで行ってもよい。また、第３絶縁膜２０３のエッチングは、例えば、第１電極層２０４1のエッチングを停止した後、エッチング用のガスを切り替えてから行ってもよい。
【００６０】
次に、図７(Ｂ)に示すように、マスク材２１１、第１及び第２電極層２０４1，２０４2をマスクとして不純物のイオン注入を行うことにより、基板１０１の表面に、ソース／ドレイン拡散層１２１を形成する。ここで、領域Ｒ2における第３絶縁膜２０３の膜厚は、領域Ｒ1における第３絶縁膜２０３の膜厚よりも薄くなっている。その結果、イオン注入時のイオンの加速度が低くても、不純物は、領域Ｒ2における第３絶縁膜２０３を貫通し、基板１０１に到達することができる。次に、基板１０１の全面に、埋込絶縁膜１３１の材料となる絶縁膜２２１を堆積し、絶縁膜２２１をＣＭＰにより平坦化する。これにより、図７(Ｂ)に示すように、溝Ｔの内部に絶縁膜２２１が埋め込まれる。絶縁膜２１１は、例えば、シリコン酸化膜である。
【００６１】
次に、図３に示すように、マスク材２１１を除去する。次に、図３に示すように、マスク材２１１が除去されて露出したゲート電極１１４（電極層２０４）の第２電極層１１４2上に、ゲート電極１１４（電極層２０４）の第３電極層１１４3を形成する。第３電極層１１４3は、ここではＣｏＳｉ膜であり、低抵抗の電極層となる。
【００６２】
その後、一般的に知られた手法により、層間絶縁膜、コンタクト電極、配線層等を形成することで、本実施形態の不揮発性半導体記憶装置が完成する。
【００６３】
以上のように、本実施形態では、ブロック絶縁膜１１３が、ゲート長方向に伸びる素子領域α上で、ゲート電極１１４下の領域Ｒ1及びゲート電極１１４間の領域Ｒ2に連続して形成される。これにより、本実施形態では、ゲート電極１１４の端部における加工ダメージにより、ブロック絶縁膜１１３のリーク特性が悪化し、メモリセルトランジスタＭＴのデータリテンション特性が悪化することを防止することが可能となる。
【００６４】
また、本実施形態では、ゲート電極１１４間の領域Ｒ2に形成されたブロック絶縁膜１１３は、ゲート電極１１４下の領域Ｒ1に形成されたブロック絶縁膜１１３よりも膜厚が薄い薄膜部分Ｐを有する。これにより、本実施形態では、ゲート加工後にソース／ドレイン領域形成のためのイオン注入を行う際に、イオン注入の加速電圧を高くする必要がなくなるため、メモリセルトランジスタＭＴのショートチャネル特性の悪化を防止することが可能となる。
【００６５】
また、本実施形態では、好適には、ブロック絶縁膜１１３を、トンネル絶縁膜１１１より誘電率の大きい材料で形成する。これにより、本実施形態では、メモリセルトランジスタＭＴの消去動作の際に、ゲート電極１１４からブロック絶縁膜１１３を介して電荷蓄積層１１２内に電子が注入されることを抑制し、メモリセルトランジスタＭＴの消去特性を改善することが可能となる。
【００６６】
また、本実施形態では、好適には、ブロック絶縁膜１１３を、埋込絶縁膜１３１より誘電率の大きい材料で形成する。これにより、本実施形態では、各メモリセルトランジスタＭＴの閾値電圧が、隣接するメモリセルトランジスタＭＴによる寄生ゲート効果により変動することを防止することが可能となる。
【００６７】
以下、本発明の第２から第４実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００６８】
（第２実施形態）
図８は、第２実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。図８は、図２に示すＡ−Ａ’線に沿った側方断面図となっている。
【００６９】
第１実施形態（図３）では、領域Ｒ2内のブロック絶縁膜１１３は、領域Ｒ1内のブロック絶縁膜１１３よりも膜厚が薄い薄膜部分Ｐを有している。加えて、第１実施形態では、領域Ｒ2内のブロック絶縁膜１１３のほぼ全体が、薄膜部分Ｐとなっている。
【００７０】
一方、第２実施形態（図８）では、第１実施形態と同様に、領域Ｒ2内のブロック絶縁膜１１３は、領域Ｒ1内のブロック絶縁膜１１３よりも膜厚が薄い薄膜部分Ｐを有している。しかしながら、第２実施形態では、領域Ｒ2内のブロック絶縁膜１１３の全体ではなく一部のみが、薄膜部分Ｐとなっている。
【００７１】
以下、図８を参照し、第２実施形態の半導体記憶装置の構成の詳細について説明する。
【００７２】
第２実施形態では、図８に示すように、ゲート電極１１４のゲート長方向の両側面に、側壁絶縁膜３０１が形成されている。側壁絶縁膜３０１の形成は、図７(Ａ)の工程において、ゲート電極１１４（電極層２０４）のエッチングと、ブロック絶縁膜１１３（第３絶縁膜２０３）のエッチングとの間に行われる。第２実施形態では、側壁絶縁膜３０１をブロック絶縁膜１１３のエッチング前に形成することにより、薄膜部分Ｐが、領域Ｒ2内のブロック絶縁膜１１３の全体ではなく中央部の一部に限定される。
【００７３】
その結果、第２実施形態では、図８に示すように、薄膜部分Ｐのゲート長方向の端部Ｘ2（更に詳しく言えば、側壁絶縁膜３０１、埋込絶縁膜１３１、及びブロック絶縁膜１１３が接する点）は、ゲート電極１１４のゲート長方向の端部Ｘ1から離れた位置に設けられている。これにより、第２実施形態では、ゲート加工の加工ダメージによりリーク特性が悪化するブロック絶縁膜１１３の薄膜部分Ｐが、ゲート電極１１４の直下から離れることになる。これにより、第２実施形態では、メモリセルトランジスタＭＴのデータリテンション特性をより向上させることが可能となる。
【００７４】
第２実施形態の半導体記憶装置は、以下の方法により作成することが可能である。
【００７５】
まず、第１実施形態と同様、図７(Ａ)に示すように、電極層２０４の第１電極層２０４1のエッチング加工を行う。この際、第１電極層２０４1をエッチングにより除去した時点でエッチングを終了し、第３絶縁膜２０３はエッチングしないようにする。次に、マスク材２１１、第２電極層２０４2、及び第１電極層２０４1の側壁に、側壁絶縁膜３０１（図８）を形成する。側壁絶縁膜３０１は例えば、シリコン酸化膜である。次に、第１実施形態と同様、第３絶縁膜２０３の一部のエッチング加工を行う。その後、マスク材２１１、第１及び第２電極層２０４1，２０４2、側壁絶縁膜３０１をマスクとして不純物のイオン注入を行うことにより、基板１０１の表面に、ソース／ドレイン拡散層１２１を形成する。そして、以降の工程を、第１実施形態と同様に行うことで、第２実施形態の半導体記憶装置を得ることができる。
【００７６】
以上のように、本実施形態では、薄膜部分Ｐのゲート長方向の端部Ｘ2が、ゲート電極１１４のゲート長方向の端部Ｘ1から離れた位置に設けられる。これにより、本実施形態では、第１実施形態に比べて、メモリセルトランジスタＭＴのデータリテンション特性を更に向上させることが可能となる。
【００７７】
（第３実施形態）
図９は、第３実施形態の不揮発性半導体記憶装置の構成を示す側方断面図である。図９は、図２に示すＡ−Ａ’線に沿った側方断面図となっている。
【００７８】
第３実施形態では、第２実施形態と同様、図９に示すように、ゲート電極１１４のゲート長方向の両側面に、側壁絶縁膜３０１が形成されている。しかしながら、第３実施形態では、薄膜部分Ｐが、領域Ｒ1内のブロック絶縁膜１１３よりも膜厚が薄い第１の薄膜部分Ｐ1と、第１の薄膜部分Ｐ1よりも更に膜厚が薄い第２の薄膜部分Ｐ2により構成されている。第１の薄膜部分Ｐ1は、側壁絶縁膜３０１の下部に位置しており、第２の薄膜部分Ｐ2は、第１の薄膜部分Ｐ1の間に位置している。このように、第３実施形態では、薄膜部分Ｐの膜厚が、２段階で変化している。
【００７９】
以下、図９を参照し、第３実施形態の半導体記憶装置の利点について説明する。
【００８０】
上述の第２実施形態では、薄膜部分Ｐが、領域Ｒ2内のブロック絶縁膜１１３の中央部の一部に限定されている。よって、第２実施形態では、ゲート電極１１４の端部の直下におけるブロック絶縁膜１１３の膜厚が十分な厚さとなり、ブロック絶縁膜１１３のリーク特性の悪化に起因するメモリセルトランジスタＭＴのデータリテンション特性の悪化を防止することができる。
【００８１】
一方、第３実施形態では、図９に示すように、薄膜部分Ｐが、第１及び第２の薄膜部分Ｐ1，Ｐ2により構成されている。よって、第３実施形態では、第１の薄膜部分Ｐ1の膜厚を十分な厚さとすることで、第２実施形態と同様、ブロック絶縁膜１１３のリーク特性の悪化に起因するメモリセルトランジスタＭＴのデータリテンション特性の悪化を防止することが可能となる。
【００８２】
また、第３実施形態では、領域Ｒ2内のブロック絶縁膜１１３の中央部は、第１の薄膜部分Ｐ1よりも膜厚が薄い第２の薄膜部分Ｐ2となっている。これにより、第３実施形態では、第２実施形態に比べて、ソース／ドレイン領域形成のためのイオン注入を行うことが容易となっている。これにより、第３実施形態では、当該イオン注入の際に、イオン注入の加速電圧を第２実施形態の場合ほど高くする必要がなくなるため、メモリセルトランジスタＭＴのショートチャネル特性を向上させることができる。
【００８３】
また、第３実施形態では、薄膜部分Ｐの膜厚を２段階で変化させることで、第１実施形態に比べて、ゲート電極１１４間の絶縁膜の誘電率を下げることが可能となる。この場合には、埋込絶縁膜１３１は、ブロック絶縁膜１１３より誘電率の低い材料で形成する。これにより、第３実施形態では、各メモリセルトランジスタＭＴの閾値電圧が、隣接するメモリセルトランジスタＭＴによる寄生ゲート効果により変動することを、より効果的に防止することが可能となる。
【００８４】
第３実施形態の半導体記憶装置は、以下の方法により作成することが可能である。
【００８５】
まず、第１実施形態と同様、図７(Ａ)に示すように、電極層２０４の第１電極層２０４1と、第３絶縁膜２０３の一部のエッチング加工を行う。これにより、領域Ｒ2内の第３絶縁膜２０３全体が第１の薄膜部分Ｐ1の厚さを有する薄膜部分Ｐが形成される。次に、マスク材２１１、第２電極層２０４2、第１電極層２０４1、及び第３絶縁膜２０３の側壁に、側壁絶縁膜３０１（図９）を形成する。次に、マスク材２１１及び側壁絶縁膜３０１をマスクとして、第３絶縁膜２０３の一部のエッチング加工を更に行う。これにより、薄膜部分Ｐの中央に第２の薄膜部分Ｐ2が形成される。その後、マスク材２１１、第１及び第２電極層２０４1，２０４2、側壁絶縁膜３０１をマスクとして不純物のイオン注入を行うことにより、基板１０１の表面に、ソース／ドレイン拡散層１２１を形成する。そして、以降の工程を、第１実施形態と同様に行うことで、第３実施形態の半導体記憶装置を得ることができる。
【００８６】
以上のように、本実施形態では、薄膜部分Ｐが、領域Ｒ1内のブロック絶縁膜１１３よりも膜厚が薄い第１の薄膜部分Ｐ1と、第１の薄膜部分Ｐ1よりも更に膜厚が薄い第２の薄膜部分Ｐ2により構成される。これにより、本実施形態では、メモリセルトランジスタＭＴのデータリテンション特性の悪化を防止すると共に、メモリセルトランジスタＭＴのショートチャネル特性を向上させることが可能となる。
【００８７】
なお、第１から第３実施形態では、ゲート電極１１４は、ＴａＮ膜である第１電極層１１４1、ポリシリコン層である第１電極層１１４2、及びＣｏＳｉ膜である第３電極層１１４3を含む積層膜となっている。しかしながら、ゲート電極１１４の構造は、このような構造に限定されるものではない。ゲート電極１１４は、１層の電極層のみからなる単層膜でも、２層以上の電極層を含む積層膜でも構わない。
【００８８】
（第４実施形態）
図１０は、第４実施形態の不揮発性半導体記憶装置の構成を示す平面図である。図１１及び図１２は、図１０に示すＣ−Ｃ’線及びＤ−Ｄ’線に沿った側方断面図である。
【００８９】
第１から第３実施形態では、メモリセルトランジスタＭＴが、基板１０１の平面上に形成されているのに対し、第４実施形態では、メモリセルトランジスタＭＴが、基板１０１上に３次元的に積層されている。３次元的にメモリセルトランジスタが積層された構造については、文献「W. Kim et al., pp.188-pp.189 2009 symposium on VLSI technology」を参照されたい。
【００９０】
以下、図１０〜図１２を参照し、第４実施形態の半導体記憶装置の構成の詳細について説明する。なお、図１０において、紙面上の水平方向、即ち、Ｃ−Ｃ’線やＤ−Ｄ’線に平行な方向は、メモリセルトランジスタＭＴのゲート高さ方向に相当し、紙面上の上下方向、即ち、Ｃ−Ｃ’線やＤ−Ｄ’線に垂直な方向は、メモリセルトランジスタＭＴのゲート長方向に相当する。また、図１０において、紙面に対し垂直な方向は、メモリセルトランジスタＭＴのチャネル幅方向に相当する。ゲート高さ方向及びゲート長方向は、半導体記憶装置を構成する基板の表面（主平面）に平行となっており、チャネル幅方向は、当該基板の表面に垂直となっている。
【００９１】
本実施形態では、図１１のＣ−Ｃ’断面図に示すように、基板１０１上に、素子領域となる半導体層であるＡＡ半導体層４０１と、素子分離領域となる絶縁膜であるＳＴＩ絶縁膜４０２が交互に積層されている。本実施形態では、ＡＡ半導体層４０１はポリシリコン層、ＳＴＩ絶縁膜４０２はシリコン絶縁膜となっている。このように、本実施形態の素子領域（ＡＡ半導体層４０１）は、素子領域の上面及び下面に隣接する素子分離領域（ＳＴＩ絶縁膜４０２）によりその領域が画定されている。
【００９２】
また、本実施形態では、図１１のＣ−Ｃ’断面図に示すように、基板１０１上に、ＡＡ半導体層４０１及びＳＴＩ絶縁膜４０２を貫通し、ゲート長方向に伸びる複数の溝Ｔが形成されており、各溝Ｔにより露出されたＡＡ半導体層４０１及びＳＴＩ絶縁膜４０２の側面、及び基板１０１上に、トンネル絶縁膜１１１、電荷蓄積層１１２、ブロック絶縁膜１１３、及びゲート電極１１４が順に形成されている。
【００９３】
これにより、本実施形態では、図１０に示すように、素子領域（ＡＡ半導体層４０１）上に順に形成されたトンネル絶縁膜１１１、電荷蓄積層１１２、ブロック絶縁膜１１３、及びゲート電極１１４を含むメモリセルトランジスタＭＴが形成される。図１０には、各溝Ｔにより露出されたＡＡ半導体層４０１の両側面に形成されたトンネル絶縁膜１１１、電荷蓄積層１１２、ブロック絶縁膜１１３、及びゲート電極１１４が示されている。
【００９４】
また、本実施形態では、図１０に示すように、ゲート長方向に隣接するメモリセルトランジスタＭＴ間に、メモリセルトランジスタＭＴのゲート電極１１４同士を分離する埋込絶縁膜１３１が埋め込まれている。埋込絶縁膜１３１の断面形状については、図１２のＤ−Ｄ’断面図に示されている。
【００９５】
図１２では、各溝Ｔにより露出されたＡＡ半導体層４０１及びＳＴＩ絶縁膜４０２の側面、及び基板１０１上に、トンネル絶縁膜１１１、電荷蓄積層１１２、及びブロック絶縁膜１１３が形成されている。そして、このブロック絶縁膜１１３間を埋めるように埋込絶縁膜１３１が形成されている。ここで、ゲート高さ方向において、図１１に示すブロック絶縁膜１１３の膜厚よりも、図１２に示すブロック絶縁膜１１３の膜厚の方が薄くなっている。その結果、ゲート高さ方向において、図１１に示すゲート電極１１４の厚さよりも、図１２に示す埋込絶縁膜１３１の厚さの方が厚くなっている。
【００９６】
なお、本実施形態では、図１０〜図１２に示すように、ＡＡ半導体層４０１及びＳＴＩ絶縁膜４０２は、これらを貫通する上記の溝により、ゲート長方向に伸びる帯状の形状となっている。
【００９７】
ここで、図１０に示す半導体記憶装置の構成について、より詳細に説明する。
【００９８】
図１０では、各メモリセルトランジスタＭＴのゲート電極１１４は、ゲート長方向に隣接するメモリセルトランジスタＭＴのゲート電極１１４と、埋込絶縁膜１３１により分離されている。第１実施形態と同様である。
【００９９】
一方、各メモリセルトランジスタＭＴのブロック絶縁膜１１３は、ゲート長方向に隣接するメモリセルトランジスタＭＴのブロック絶縁膜１１３と分離されておらず、一体化されている。その結果、本実施形態のブロック絶縁膜１１３は、図１０に示すように、ゲート長方向に伸びるＡＡ半導体層４０１上で、ゲート電極１１４下の領域Ｒ1及びゲート電極１１４間の領域Ｒ2に連続して形成されている。これも第１実施形態と同様である。
【０１００】
更に、領域Ｒ2に形成されたブロック絶縁膜１１３は、領域Ｒ1に形成されたブロック絶縁膜１１３よりも、ゲート高さ方向の膜厚が薄い薄膜部分Ｐを有している。これも第１実施形態と同様である。本実施形態では、図１０に示すように、領域Ｒ2内のブロック絶縁膜１１３のほぼ全体が、薄膜部分Ｐとなっている。また、図１０に示すように、埋込絶縁膜１３１の角部は円弧状になっており、ブロック絶縁膜１１３は、領域Ｒ1と領域Ｒ2との境界でゲート高さ方向においてテーパー形状を有する形状となっており、領域Ｒ1から領域Ｒ2に向かうに従って徐々に薄くなっている。
【０１０１】
なお、本実施形態では、ブロック絶縁膜１１３と同様に、電荷蓄積層１１２とトンネル絶縁膜１１１も、ゲート長方向に伸びるＡＡ半導体層４０１上で、ゲート電極１１４下の領域Ｒ1及びゲート電極１１４間の領域Ｒ2に連続して形成されている。
【０１０２】
また、本実施形態では、図１１及び図１２に示すように、トンネル絶縁膜１１１、電荷蓄積層１１２、ブロック絶縁膜１１３、及びゲート電極１１４は、ＡＡ半導体層４０１上及びＳＴＩ絶縁膜４０２上に連続して形成されている。
【０１０３】
以上のように、本実施形態では、ブロック絶縁膜１１３が素子領域上で領域Ｒ1及びＲ2に連続して形成されている点や、領域Ｒ2内のブロック絶縁膜１１３が薄膜部分Ｐを有する点で、ブロック絶縁膜１１３が、第１実施形態のブロック絶縁膜１１３と同様の構造を有している。これにより、本実施形態では、第１実施形態と同様、メモリセルトランジスタＭＴのデーリテンション特性の悪化や、隣接するメモリセルトランジスタＭＴによる寄生ゲート効果によりメモリメモリセルトランジスタＭＴの閾値電圧が変動することを、防止することが可能となる。本実施形態では、第１実施形態と同様、ブロック絶縁膜１１３は、トンネル絶縁膜１１１及び埋込絶縁膜１３１よりも誘電率の大きい材料で形成することが望ましい。
【０１０４】
以下、図１０を参照し、第４実施形態の半導体記憶装置の製造方法を説明する。
【０１０５】
まず、基板１０１上に、ＡＡ半導体層４０１とＳＴＩ絶縁膜４０２を交互に積層する。次に、ＡＡ半導体層４０１及びＳＴＩ絶縁膜４０２を貫通し、ゲート高さ方向に周期的に並ぶ複数の溝Ｔを形成する。次に、各溝Ｔにより露出されたＡＡ半導体層４０１及びＳＴＩ絶縁膜４０２の側壁及び基板１０１の上面に、トンネル絶縁膜（シリコン酸化膜）１１１、電荷蓄積層（シリコン窒化膜）１１２、ブロック絶縁膜（Ａｌ２Ｏ３膜）１１３、及びゲート電極（ポリシリコン層）１１４を順に形成する。次に、埋込絶縁膜１３１を埋め込むための開口部を形成すべく、ゲート電極１１４をパターニングし、当該開口部の部分のゲート電極１１４をエッチング除去する。この際、第１実施形態と同様、ゲート電極１１４間の領域Ｒ2内のブロック絶縁膜１１３の一部をエッチングすることで、薄膜部分Ｐを形成することができる。次に、上記の開口部の内部に埋込絶縁膜１３１を埋め込む。このようにして、第４実施形態の半導体記憶装置を得ることができる。
【０１０６】
なお、本実施形態では、第２実施形態と同様に、領域Ｒ2内のブロック絶縁膜１１３の一部のみが、薄膜部分Ｐとなっていても構わない。また、本実施形態では、第３実施形態と同様に、薄膜部分Ｐが、第１及び第２の薄膜部分Ｐ1，Ｐ2を含んでいても構わない。これらの構造は、第２及び第３実施形態と同様に、ゲート加工後のゲート電極１１４の側壁に側壁絶縁膜を形成することで実現可能である。
【０１０７】
以上のように、本実施形態では、ブロック絶縁膜１１３が素子領域上で領域Ｒ1及びＲ2に連続して形成されている点や、領域Ｒ2内のブロック絶縁膜１１３が薄膜部分Ｐを有する点で、ブロック絶縁膜１１３が、第１から第３実施形態のブロック絶縁膜１１３と同様の構造を有している。これにより、本実施形態では、第１から第３実施形態と同様、メモリセルトランジスタＭＴのデーリテンション特性の悪化や、隣接するメモリセルトランジスタＭＴによる寄生ゲート効果によりメモリメモリセルトランジスタＭＴの閾値電圧が変動することを、防止することが可能となる。
【０１０８】
以上、本発明の具体的な態様の例を、第１から第４実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。これらの実施形態により得られる効果は、基板１０１、トンネル絶縁膜１１１、電荷蓄積層１１２、ブロック絶縁膜１１３、ゲート電極１１４、埋込絶縁膜１３１等を上記の材料で形成する場合に限定されるものではなく、不揮発性半導体記憶装置が上記の構造をとる限りは、その他の材料を用いた場合であっても有効である。
【符号の説明】
【０１０９】
１０１  基板
１１１  トンネル絶縁膜
１１２  電荷蓄積層
１１３  ブロック絶縁膜
１１４  ゲート電極
１２１  ソース／ドレイン拡散層
１３１  埋込絶縁膜
１４１  ＳＴＩ絶縁膜
２０１  第１絶縁膜
２０２  第２絶縁膜
２０３  第３絶縁膜
２０４  電極層
２１１  マスク材
２２１  絶縁膜
３０１  側壁絶縁膜
４０１  ＡＡ半導体層
４０２  ＳＴＩ絶縁膜
【図１】
2011151072.tif 000003
【図２】
2011151072.tif 000004
【図３】
2011151072.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2011151072.tif 000012
【図１１】
2011151072.tif 000013
【図１２】
2011151072.tif 000014