(57)【要約】【課題】  低誘電率膜のエッチング量を制御したデュアルダマシン構造を有する半導体装置の製造方法を提供する。【解決手段】  半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に対しエネルギー線を照射することによって前記絶縁膜を所定の深さまで改質する工程と、前記絶縁膜をエッチングして配線パターンを形成する工程と、前記配線パターン形成後に前記絶縁膜に対しエネルギー線を照射する工程と、配線パターンが形成された前記絶縁膜をエッチングしてホールパターンを形成する工程とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に対しエネルギー線を照射することによって前記絶縁膜を所定の深さまで改質する工程と、
前記絶縁膜をエッチングして配線パターンを形成する工程と、
前記配線パターン形成後に前記絶縁膜に対しエネルギー線を照射する工程と、
配線パターンが形成された前記絶縁膜をエッチングしてホールパターンを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記所定の深さは配線層の厚さとほぼ同じであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記エネルギー線は電子線或いはＵＶ光であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜は、エネルギー線によって分解する分子を含有していることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜は、エネルギー線の照射前後でエッチングレートが変化することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜は、エネルギー線の照射によってエネルギー線の照射前と比較してエッチングレートが大きくなることを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特にデュアルダマシンプロセス技術を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程において、コンタクトホールと上層配線溝とを一括して形成するデュアルダマシン構造が検討されている。デュアルダマシン構造は多層配線層の層間絶縁膜をエッチングして形成される。この層間絶縁膜には一般的にシリコン酸化膜よりも低い誘電率を有する低誘電率絶縁膜（Ｌｏｗ−ｋ膜）が用いられる。
【０００３】
低誘電率絶縁膜にはＳｉＯＣ組成の絶縁膜を用いる他に、絶縁膜中に空孔を形成することで絶縁膜の誘電率を低減させる方法も検討されている。このような絶縁膜の例としては電子線（ＥＢ：Electon Beam）や紫外光（ＵＶ：Ultraviolet）により分解する分子（ポロジェン）を含有させる膜が挙げられる。ＥＢやＵＶを照射することによりポロジェンが分解し、絶縁膜中に空孔が形成される。
【０００４】
上記したような空孔を有する絶縁膜はエッチングレートが大きく、前記したデュアルダマシン構造の配線溝を形成しようとしてもエッチング時間による制御が難しく所望の配線溝深さを得ることが困難であった。配線溝の深さが変動すると配線層の抵抗値にバラつきが生じるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２４７３０
【発明の概要】
【発明が解決しようとする課題】
【０００６】
低誘電率膜のエッチング量を制御したデュアルダマシン構造を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に対しエネルギー線を照射することによって前記絶縁膜を所定の深さまで改質する工程と、前記絶縁膜をエッチングして配線パターンを形成する工程と、前記配線パターン形成後に前記絶縁膜に対しエネルギー線を照射する工程と、配線パターンが形成された前記絶縁膜をエッチングしてホールパターンを形成する工程とを備えることを特徴とする。
【発明の効果】
【０００８】
低誘電率膜のエッチング量を制御したデュアルダマシン構造を有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図９】本発明の比較例に係る半導体装置の製造方法を模式的に示した工程断面図である。
【図１０】本発明の比較例に係る半導体装置の製造方法を模式的に示した工程断面図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態の説明に先立ち、発明者らが本発明をなすに至った経緯について比較例として図９及び図１０を用いて説明する。
【００１１】
まず、図９（ａ）に示すように、半導体基板（図示せず）上に形成された絶縁膜３００中に下層配線層３０１上に絶縁性バリア膜３０２、絶縁性バリア膜３０２上に層間絶縁膜３０３を形成する。絶縁膜３００及び下層配線層３０１上に層間絶縁膜３０３を形成する。ここで、絶縁膜３００は、例えば、ＳｉＯ２、ＳｉＯＣ等からなり、下層配線層３０１はＡｌ、Ｃｕ等、層間絶縁膜３０３はＡＴＲＰ（Alpha-Terpinene）等の熱により分解する分子（以下、ポロジェンと称す。）を含有したＳｉＯＣ膜等である。本実施形態では、熱を加える手段として電子線或いはＵＶ光照射を用いる。
【００１２】
次に、図９（ｂ）に示すように、層間絶縁膜３０３に対し電子線３０４或いはＵＶ光を照射する（ＥＢキュア或いはＵＶキュア）ことによって層間絶縁膜３０３中のポロジェンを分解し、層間絶縁膜３０３中に多数の空洞を形成する。多数の空洞が形成されることによって層間絶縁膜３０３の誘電率が低下する。本実施形態では、ポロジェンが分解されることにより多数の空洞が形成されたポーラスな層間絶縁膜３０３を低誘電率（ｌｏｗ−ｋ）絶縁膜３０５と呼ぶ。
【００１３】
続いて、図９（ｃ）に示すように、低誘電率絶縁膜３０５上にレジスト膜３０６を塗布形成し、リソグラフィ等の工程を経て配線溝を形成するためのパターンを形成する。
【００１４】
次いで、図１０に示すように、パターニングされたレジスト膜３０６をマスクとしてＲＩＥ（Reactive Ion Etching）等を用いて低誘電率絶縁膜３０５をエッチングする。ここで、配線溝とＶｉａホールとを一括形成するデュアルダマシン構造を形成ためには、低誘電率絶縁膜３０５をエッチング中に配線溝の深さに到達した時点でエッチング反応を止める必要がある。
【００１５】
上記のエッチング深さ制御はエッチング時間を制御して行われるが、低誘電率絶縁膜３０５はポーラスであるが故にエッチングレートが大きく、エッチング時間のみで制御良くエッチング深さを制御することが困難である。エッチング深さにバラつきが生じると配線層の抵抗値にバラつきが生じ、半導体装置の信頼性が低下してしまうという問題があった。従って、エッチングレートの大きい低誘電率絶縁膜３０５に対し制御性良く配線溝を形成することのできるデュアルダマシン構造を有する半導体装置の製造方法が求められる。
【００１６】
（第１の実施形態）
図１乃至図４は本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。図１乃至図４を用いて本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００１７】
まず、図１（ａ）に示すように、半導体基板（図示せず）上に形成された絶縁膜１００中に下層配線層１０１が形成されており、絶縁膜１００及び下層配線層１０１上に絶縁性バリア膜１０２、絶縁性バリア膜１０２上に層間絶縁膜１０３を形成する。ここで、絶縁膜１００は、例えば、ＳｉＯ２、ＳｉＯＣ等からなり、下層配線層１０１はＡｌ、Ｃｕ等、層間絶縁膜１０３はＡＴＲＰ（Alpha-Terpinene）等の電子線やＵＶ光により分解する分子（ポロジェン）を含有したＳｉＯＣ膜等である。
【００１８】
層間絶縁膜１０３は、例えば、ＰＥ−ＣＶＤ（Plasma Enhanced chemical vapor deposition）を用いて成膜することができる。成膜条件は、例えば、圧力１〜１０ｔｏｒｒ、ウェハ温度を３５０〜５００℃とし、原料ガスとしてＤＥＯＳ（メチルジエトキシシラン）を用い、ＤＥＯＳ／Ｈｅ／Ｏ２の流量を０．５〜５．０ｇｍ／１０００〜５０００ｓｃｃｍ／５０〜１０００ｓｃｃｍとする。成膜中にＡＴＲＰを０．５〜５．０ｇｍ添加しても構わない。
【００１９】
平行平板タイプのＰＥ−ＣＶＤ装置を用いる場合には、例えば、ＲＦ（Radio Frequency）が１３．５６ＭＨｚで５０〜１０００Ｗ、電極間距離を５〜１０ｍｍとする。
【００２０】
次に、図１（ｂ）に示すように、層間絶縁膜１０３に対し電子線１０４を照射する（ＥＢキュア）ことによって層間絶縁膜１０３中のポロジェンを分解し、層間絶縁膜１０３中に多数の空洞を形成する。多数の空洞が形成されることによって層間絶縁膜１０３の誘電率が低下する。本実施形態では、ポロジェンが分解されることにより多数の空洞が形成されたポーラスな層間絶縁膜１０３を低誘電率（ｌｏｗ−ｋ）絶縁膜１０５と呼ぶ。
【００２１】
本実施形態では、前記した比較例と異なり層間絶縁膜１０３の内、配線溝の深さ程度の厚さの領域に対して選択的にキュアを行う。配線溝の深さは、例えば、層間絶縁膜１０３の厚さが２００〜３００ｎｍ程度の場合、１００〜１５０ｎｍである。具体的なキュア条件としては、ウェハ温度を３５０〜５００℃とし、チャンバ内に不活性（Ａｒ、Ｈｅ等）ガスを５０〜５００ｓｃｃｍで流しながら加速電圧１〜２ｋｅＶ、電流０．５〜５．０ｍＡの条件で電子線１０４を照射する。ここで、層間絶縁膜１０３上に保護膜を形成することによって電子線１０４によるキュア条件を調整しても構わない。
【００２２】
続いて、図１（ｃ）に示すように、低誘電率絶縁膜１０５上にレジスト膜１０６を塗布形成し、リソグラフィ等の工程を経て配線溝を形成するためのパターンを形成する。
【００２３】
次いで、図２（ａ）に示すように、パターニングされたレジスト膜１０６をマスクとしてＲＩＥ（Reactive Ion Etching）等を用いて低誘電率絶縁膜１０５をエッチングして配線溝１０７を形成する。ここで、ポロジェンが含有されている層間絶縁膜１０３は低誘電率絶縁膜１０５のエッチグレートに比べて小さい。そのためエッチング時間が長くなっても下層の絶縁膜はエッチングされにくく配線溝１０７の深さを制御することが容易となる。一方、エッチング時間が短くなっても低誘電率絶縁膜１０５のエッチングレートが大きいため、配線溝１０７の深さのバラつきを抑制することができ、エッチング条件のバラつき許容範囲を広げることができる。
【００２４】
次に、図２（ｂ）に示すように、層間絶縁膜１０３及び低誘電率絶縁膜１０５に対し電子線１０８を照射する（ＥＢキュア）ことによって低誘電率絶縁膜１０５の下層の層間絶縁膜１０３中のポロジェンを分解し、低誘電率絶縁膜１０５を形成する。
【００２５】
続いて、図２（ｃ）に示すように、層間絶縁膜１０３及び低誘電率絶縁膜１０５上にレジスト膜１０９を塗布形成し、リソグラフィ等の工程を経てＶｉａホールを形成するためのパターンを形成する。
【００２６】
次いで、図３（ａ）に示すように、パターニングされたレジスト膜１０９をマスクとしてＲＩＥ（Reactive Ion Etching）等を用いて層間絶縁膜１０５及び絶縁性バリア膜１０２をエッチングしてＶｉａホール１１０を形成する。
【００２７】
その後、図３（ｂ）に示すように、低誘電率絶縁膜１０５及び下層配線層１０１上、配線溝１０７及びＶｉａホール１１０の内壁にＣＶＤ（Chemical Vapour Deposition）等を用いてバリアメタル１１１を形成する。バリアメタル１１１には、例えば、チタンやタンタル及びそれらの窒素化合物等を用いることができる。
【００２８】
バリアメタル１１１形成後、図３（ｃ）に示すように、バリアメタル１１１上にスパッタリング等を用いてシード層（図示せず）を形成し、めっき法等を用いてバリアメタル１１１上に銅膜１１２を形成する。
【００２９】
銅膜１１２を形成後、図４に示すように、ＣＭＰ（Chemical Mechanical Polishing）等を用いて低誘電率絶縁膜１０５上の不要な銅膜１１２及びバリアメタル１１１を除去することによって配線層１１３が完成する。
【００３０】
以上のように、本実施形態に係る半導体装置の製造方法により、配線溝１０７の深さのバラつきを抑制することができ、エッチング条件のバラつき許容範囲を広げることが可能となる。
【００３１】
（第２の実施形態）
図５乃至図８は本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。図５乃至図８を用いて本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
【００３２】
まず、図５（ａ）に示すように、半導体基板（図示せず）上に形成された絶縁膜２００中に下層配線層２０１が形成されており、絶縁膜２００及び下層配線層２０１上に絶縁性バリア膜２０２、絶縁性バリア膜２０２上に層間絶縁膜２０３を形成する。ここで、絶縁膜２００は、例えば、ＳｉＯ２、ＳｉＯＣ等からなり、下層配線層２０１はＡｌ、Ｃｕ等、層間絶縁膜１０３はＡＴＲＰ（Alpha-Terpinene）等の熱により分解する分子（ポロジェン）を含有したＳｉＯＣ膜等である。
【００３３】
層間絶縁膜２０３は、例えば、ＰＥ−ＣＶＤ（Plasma Enhanced chemical vapor deposition）を用いて成膜することができる。成膜条件は、例えば、圧力１〜１０ｔｏｒｒ、ウェハ温度を３５０〜５００℃とし、原料ガスとしてＤＥＯＳ（メチルジエトキシシラン）を用い、ＤＥＯＳ／Ｈｅ／Ｏ２の流量を０．５〜５．０ｇｍ／１０００〜５０００ｓｃｃｍ／５０〜１０００ｓｃｃｍとする。成膜中にＡＴＲＰを０．５〜５．０ｇｍ添加しても構わない。
【００３４】
平行平板タイプのＰＥ−ＣＶＤ装置を用いる場合には、例えば、ＲＦ（Radio Frequency）が１３．５６ＭＨｚで５０〜１０００Ｗ、電極間距離を５〜１０ｍｍとする。
【００３５】
次に、図５（ｂ）に示すように、層間絶縁膜２０３に対しＵＶ光２０４を照射する（ＵＶキュア）ことによって層間絶縁膜２０３中のポロジェンを分解し、層間絶縁膜２０３中に多数の空洞を形成する。多数の空洞が形成されることによって層間絶縁膜２０３の誘電率が低下する。本実施形態では、ポロジェンが分解されることにより多数の空洞が形成されたポーラスな層間絶縁膜２０３を低誘電率（ｌｏｗ−ｋ）絶縁膜２０５と呼ぶ。
【００３６】
本実施形態では、前記した比較例と異なり層間絶縁膜２０３の内、配線溝の深さ程度の厚さの領域に対して選択的にキュアを行う。配線溝の深さは、例えば、層間絶縁膜１０３の厚さが２００〜３００ｎｍ程度の場合、１００〜１５０ｎｍである。キュア条件は、層間絶縁膜２０３全体をまとめてキュアする場合と比較してＵＶ光２０４のパワーを小さくしたり、照射量を少なくしたり、波長を短くしたりすることによって調整することができる。また、層間絶縁膜２０３上にＵＶ光を吸収する効果を有する膜を形成することによってキュア条件を調整しても構わない。
【００３７】
続いて、図５（ｃ）に示すように、低誘電率絶縁膜２０５上にレジスト膜２０６を塗布形成し、リソグラフィ等の工程を経て配線溝を形成するためのパターンを形成する。
【００３８】
次いで、図６（ａ）に示すように、パターニングされたレジスト膜２０６をマスクとしてＲＩＥ（Reactive Ion Etching）等を用いて低誘電率絶縁膜２０５をエッチングして配線溝２０７を形成する。ここで、ポロジェンが含有されている層間絶縁膜２０３は低誘電率絶縁膜２０５のエッチグレートに比べて小さい。そのためエッチング時間が長くなっても下層の絶縁膜はエッチングされにくく配線溝２０７の深さを制御することが容易となる。一方、エッチング時間が短くなっても低誘電率絶縁膜２０５のエッチングレートが大きいため、配線溝２０７の深さのバラつきを抑制することができ、エッチング条件のバラつき許容範囲を広げることができる。
【００３９】
続いて、図６（ｂ）に示すように、層間絶縁膜２０３及び低誘電率絶縁膜２０５上にレジスト膜２０８を塗布形成し、リソグラフィ等の工程を経てＶｉａホールを形成するためのパターンを形成する。
【００４０】
次いで、図６（ｃ）に示すように、パターニングされたレジスト膜２０８をマスクとしてＲＩＥ（Reactive Ion Etching）等を用いて層間絶縁膜２０５及び絶縁性バリア膜２０２をエッチングしてＶｉａホール２０９を形成する。
【００４１】
次に、図７（ａ）に示すように、層間絶縁膜２０３及び低誘電率絶縁膜２０５に対しＵＶ光２１０を照射する（ＵＶキュア）ことによって低誘電率絶縁膜２０５の下層の層間絶縁膜２０３中のポロジェンを分解し、低誘電率絶縁膜２０５を形成する。
【００４２】
その後、図７（ｂ）に示すように、低誘電率絶縁膜２０５及び下層配線層２０１上、配線溝２０７及びＶｉａホール２１０の内壁にＣＶＤ（Chemical Vapour Deposition）等を用いてバリアメタル２１１を形成する。バリアメタル２１１には、例えば、チタンやタンタル及びそれらの窒素化合物等を用いることができる。
【００４３】
バリアメタル２１１形成後、図７（ｃ）に示すように、バリアメタル２１１上にスパッタリング等を用いてシード層（図示せず）を形成し、めっき法等を用いてバリアメタル２１１上に銅膜２１２を形成する。
【００４４】
銅膜２１２を形成後、図８に示すように、ＣＭＰ（Chemical Mechanical Polishing）等を用いて低誘電率絶縁膜２０５上の不要な銅膜２１２及びバリアメタル２１１を除去することによって配線層２１３が完成する。
【００４５】
以上のように、本実施形態に係る半導体装置の製造方法により、配線溝２０７の深さのバラつきを抑制することができ、エッチング条件のバラつき許容範囲を広げることが可能となる。
【００４６】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。第１の実施形態においてＶｉａホールを形成後、キュアを行っても構わない。また、上記実施形態では、配線層と配線層とを接続するＶｉａ構造について説明を行ったが、配線層と素子部とを接続するコンタクト構造であっても構わない。
【符号の説明】
【００４７】
１００、２００、３００    下層絶縁膜
１０１、２０１、３０１    下層配線層
１０２、２０２、３０２    絶縁性バリア膜
１０３、２０３、３０３    層間絶縁膜
１０４、１０８、３０４    電子線
１０５、２０５、３０５    低誘電率絶縁膜
１０６、１０９、２０６、２０８、３０６    レジスト膜
１０７、２０７    配線溝
１１０、２０９    Ｖｉａホール
１１１、２１１    バリアメタル
１１２、２１２    銅膜
１１３、２１３    配線層
２０４、２１０    ＵＶ光
【図１】
2011077407.tif 000003
【図２】
2011077407.tif 000004
【図３】
2011077407.tif 000005
【図４】
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【図５】
2011077407.tif 000007
【図６】
2011077407.tif 000008
【図７】
2011077407.tif 000009
【図８】
2011077407.tif 000010
【図９】
2011077407.tif 000011
【図１０】
2011077407.tif 000012