(57)【要約】【課題】低コストで高品質の半導体装置、および当該半導体装置の製造に用いる貼り合せ基板、およびこれらの製造方法を提供する。【解決手段】半導体素子の製造方法は、単結晶半導体部材を準備する工程（Ｓ１０）と、支持基材を準備する工程（Ｓ２０）と、支持基材と単結晶半導体部材とを、炭素を含む接合層を介して接合する工程（Ｓ３０）と、単結晶半導体部材の表面にエピタキシャル層を形成する工程（Ｓ４０）と、エピタキシャル層を利用して半導体素子を形成する工程（Ｓ５０）と、半導体素子を形成する工程（Ｓ５０）の後、接合層を酸化することにより分解して支持基材から単結晶半導体部材を分離する工程（Ｓ６０）と、支持基材から分離された単結晶半導体部材を分割する工程（Ｓ８０）とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
単結晶半導体部材を準備する工程と、
支持基材を準備する工程と、
前記支持基材と前記単結晶半導体部材とを、炭素を含む接合層を介して接合する工程と、
前記単結晶半導体部材の表面にエピタキシャル層を形成する工程と、
前記エピタキシャル層を利用して半導体素子を形成する工程と、
前記半導体素子を形成する工程の後、前記接合層を酸化することにより分解して前記支持基材から前記単結晶半導体部材を分離する工程と、
前記支持基材から分離された前記単結晶半導体部材を分割する工程とを備える、半導体装置の製造方法。
【請求項２】
前記単結晶半導体部材の厚みが１００μｍ以下であり、キャリア濃度が１×１０18ｃｍ-3以上である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記接合する工程の後であって前記半導体素子を形成する工程の前に、前記接合層の露出面を覆うように保護膜を形成する工程と、
前記半導体素子を形成する工程の後であって前記分離する工程の前に、前記保護膜を除去する工程とを備える、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記保護膜を構成する材料は、炭化珪素、酸化珪素、窒化珪素、酸化アルミニウムからなる群から選択される少なくとも１つを含む、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記単結晶半導体部材を準備する工程では、前記単結晶半導体部材において前記支持基材と接合層を介して接合される面上に金属層を形成する工程を含む、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記単結晶半導体部材を準備する工程では、前記単結晶半導体部材を複数準備し、
前記接合する工程では、複数の前記単結晶半導体部材を前記支持基材に前記接合層を介して接合する、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体素子を形成する工程は、前記エピタキシャル層上にフォトレジストを塗布する工程を含み、
前記フォトレジストを塗布する工程では、ローラ塗布方法およびノズル噴射塗布方法のいずれかを用いる、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記支持基材の平面形状が四角形状である、請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記単結晶半導体部材を構成する材料は、炭化珪素および窒化物半導体のいずれかを含み、
前記支持基材を構成する材料は、炭化珪素、アルミナ、サファイア、珪素、窒化珪素からなる群から選択される少なくとも１つを含む、請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記分離する工程において前記単結晶半導体部材が分離された前記支持基材は、前記支持基材を準備する工程において準備される支持基材として再利用される、請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記支持基材には、前記単結晶半導体部材を内部に配置することが可能な貫通孔が形成されている、請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
単結晶半導体部材を準備する工程と、
支持基材を準備する工程と、
前記支持基材と前記単結晶半導体部材とを、炭素を含む接合層を介して接合する工程とを備える、貼り合せ基板の製造方法。
【請求項１３】
前記単結晶半導体部材の厚みが１００μｍ以下であり、キャリア濃度が１×１０18ｃｍ-3以上である、請求項１２に記載の貼り合せ基板の製造方法。
【請求項１４】
前記接合層の露出面を覆うように保護膜を形成する工程をさらに備える、請求項１２または１３に記載の貼り合せ基板の製造方法。
【請求項１５】
前記単結晶半導体部材を準備する工程では、前記単結晶半導体部材において前記支持基材と接合層を介して接合される面上に金属層を形成する工程を含む、請求項１２〜１４のいずれか１項に記載の貼り合せ基板の製造方法。
【請求項１６】
前記単結晶半導体部材を準備する工程では、前記単結晶半導体部材を複数準備し、
前記接合する工程では、複数の前記単結晶半導体部材を前記支持基材に前記接合層を介して接合する、請求項１２〜１５のいずれか１項に記載の貼り合せ基板の製造方法。
【請求項１７】
前記単結晶半導体部材を構成する材料は、炭化珪素および窒化物半導体のいずれかを含み、
前記支持基材を構成する材料は、炭化珪素、アルミナ、サファイア、珪素、窒化珪素からなる群から選択される少なくとも１つを含む、請求項１２〜１６のいずれか１項に記載の貼り合せ基板の製造方法。
【請求項１８】
支持基材と、
前記支持基材の表面上に、炭素を含む接合層を介して接合された単結晶半導体層と、
前記単結晶半導体層上に形成された電極とを備える、半導体装置。
【請求項１９】
前記支持基材が導電性材料により構成されている、請求項１８に記載の半導体装置。
【請求項２０】
前記単結晶半導体層を構成する材料は、炭化珪素および窒化物半導体のいずれかを含み、
前記支持基材を構成する材料は、炭化珪素、アルミナ、サファイア、珪素、窒化珪素からなる群から選択される少なくとも１つを含む、請求項１８に記載の半導体装置。
【請求項２１】
支持基材と、
前記支持基材の表面上に、炭素を含む接合層を介して接合された単結晶半導体部材とを備える、貼り合せ基板。
【請求項２２】
前記単結晶半導体部材の表面上に形成されたエピタキシャル層をさらに備える、請求項２１に記載の貼り合せ基板。
【請求項２３】
前記単結晶半導体部材の厚みが１００μｍ以下であり、キャリア濃度が１×１０18ｃｍ-3以上である、請求項２１または２２に記載の貼り合せ基板。
【請求項２４】
前記接合層の露出面を覆うように形成された保護膜を備える、請求項２１〜２３のいずれか１項に記載の貼り合せ基板。
【請求項２５】
前記単結晶半導体部材において前記支持基材と接合層を介して接合される面上に形成された金属層をさらに備える、請求項２１〜２４のいずれか１項に記載の貼り合せ基板。
【請求項２６】
前記支持基材には、前記接合層を介して複数の前記単結晶半導体部材が接合されている、請求項２１〜２５のいずれか１項に記載の貼り合せ基板。
【請求項２７】
前記単結晶半導体部材を構成する材料は、炭化珪素および窒化物半導体のいずれかを含み、
前記支持基材を構成する材料は、炭化珪素、アルミナ、サファイア、珪素、窒化珪素からなる群から選択される少なくとも１つを含む、請求項２１〜２６のいずれか１項に記載の貼り合せ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、貼り合せ基板およびそれらの製造方法に関し、より特定的には、支持基材に単結晶半導体部材を貼り付けて構成される貼り合せ基板と当該貼り合せ基板を用いて製造された半導体装置、およびこれらの製造方法に関する。
【背景技術】
【０００２】
従来、素子構造が形成された半導体層に別の支持基体を接合して構成される半導体装置や（たとえば、特開２００７−１５８１３３号公報（以下、特許文献１と呼ぶ）参照）、半導体装置の製造工程において別の支持基体を半導体層に接続し、半導体層が形成された成長用基板を半導体層から除去するといった半導体装置の製造方法（たとえば、特開２００６−１７３５８２号公報（以下、特許文献２と呼ぶ）参照）が提案されている。特許文献１では、サファイア基板上に発光素子構造を構成する窒化物半導体層を形成し、当該窒化物半導体層に他の支持基体であるシリコン基板をハンダにより接合した後、サファイア基板を除去することで光の取り出し効率を向上させている。また、特許文献２では、サファイア基板上にバッファ層を介して横型デバイスであるＧａＮ−ＨＥＭＴを形成し、ＧａＮ−ＨＥＭＴ側に支持基板を接合してからサファイア基板の剥離およびバッファ層の除去を行なって、ＧａＮ−ＨＥＭＴのキャリア走行層の裏面を露出させ、当該裏面にホール排出用の電極を形成することで、素子の耐圧を向上させている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１５８１３３号公報
【特許文献２】特開２００６−１７３５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述した特許文献１、２に開示された窒化物半導体を用いた半導体装置としては、縦型のパワーデバイスも考えられるが、このような縦型パワーデバイスについてはオン抵抗を低減することが求められている。しかし、上述した特許文献１、２においては当該オン抵抗の低減に関しては特に言及されていない。本発明者は、縦型のパワーデバイスにおけるオン抵抗の低減に関して、デバイスの形成後に素子構造が形成された基板の厚みを低減する（たとえば基板を裏面側から削る）ことも検討したが、基板の加工時に素子構造にダメージが発生する可能性があるという問題があった。
【０００５】
また、上述した窒化物半導体などの化合物半導体については、高品質の単結晶基板として入手可能な基板のサイズがシリコン基板に比べて小さいため、一度に製造できるデバイスの数が限られる。このため、結果的に製造コストの低減が難しいという問題もあった。
【０００６】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、低コストで高品質の半導体装置、および当該半導体装置の製造に用いる貼り合せ基板、およびこれらの製造方法を提供することである。
【課題を解決するための手段】
【０００７】
この発明に従った半導体装置の製造方法は、単結晶半導体部材を準備する工程と、支持基材を準備する工程と、支持基材と単結晶半導体部材とを、炭素を含む接合層を介して接合する工程と、単結晶半導体部材の表面にエピタキシャル層を形成する工程と、エピタキシャル層を利用して半導体素子を形成する工程と、半導体素子を形成する工程の後、接合層を酸化することにより分解して支持基材から単結晶半導体部材を分離する工程と、支持基材から分離された単結晶半導体部材を分割する工程とを備える。
【０００８】
この場合、単結晶半導体部材を支持基材に接合した形の貼り合せ基板を用いて半導体素子を形成する工程を実施できるので、当該工程での単結晶半導体部材のハンドリング性を向上させることができる。さらに、半導体素子を形成する工程では支持基材に単結晶半導体部材を接続した状態で処理を行なうので、単結晶半導体部材の厚みとしては自立可能な厚みを必ずしも確保する必要は無く、最終的な半導体素子の特性（たとえばオン抵抗など）を考慮して決定することができる。そのため、たとえばオン抵抗を低減するために単結晶半導体部材の厚みを自立可能な厚みの下限を下回るような薄さに設定することが可能になる。この結果、特性の優れた（たとえばオン抵抗の十分低い）半導体装置を実現できる。
【０００９】
また、単結晶半導体部材を支持基材に接合するための接合層は炭素を含むものであるため、当該接合層を酸化することで容易に分解できる。このため、単結晶半導体部材上に半導体素子を形成した後、支持基材から単結晶半導体部材を容易に分離することができる。
【００１０】
また、上記炭素を含む接合層は、炭素を主成分とする接合層であることが好ましい。たとえば、接合層としては、フォトレジストや樹脂などを熱処理して（炭化して）固化するとともにほぼ固体の炭素とした層を用いることができる。このような炭素を主成分とする接合層は、半導体素子を形成する工程での熱処理温度（たとえば１０００℃程度）においても酸化性雰囲気に接合層がさらされなければ、十分に単結晶半導体部材と支持基材との接続状態を維持することができる。
【００１１】
この発明に従った貼り合せ基板の製造方法は、単結晶半導体部材を準備する工程と、支持基材を準備する工程と、支持基材と単結晶半導体部材とを、炭素を含む接合層を介して接合する工程とを備える。
【００１２】
このようにすれば、支持基材が当該単結晶半導体部材に接合されているので、単結晶半導体部材の厚みなどを薄くしても貼り合せ基板としてのハンドリング性を良好に保つことができる。また、上記貼り合せ基板の単結晶半導体部材上に半導体素子を形成する場合、支持基材に当該単結晶半導体部材を接続した状態で処理を行なうので、単結晶半導体部材の厚みとしては自立可能な厚みを必ずしも確保する必要は無く、最終的な半導体素子の特性（たとえばオン抵抗など）を考慮して決定することができる。そのため、たとえばオン抵抗を低減するために単結晶半導体部材の厚みを、自立可能な厚みの下限を下回るような薄さに設定することが可能になる。この結果、本発明によれば、特性の優れた（たとえばオン抵抗の十分低い）半導体装置を製造可能な貼り合せ基板を得ることができる。
【００１３】
また、単結晶半導体部材を支持基材に接合するための接合層は炭素を含むものであるため、当該接合層を酸化することで容易に分解できる。このため、支持基材から単結晶半導体部材を容易に分離することができる。
【００１４】
この発明に従った半導体装置は、支持基材と、単結晶半導体層と、電極とを備える。単結晶半導体層は、支持基材の表面上に、炭素を含む接合層を介して接合される。電極は、単結晶半導体層上に形成される。このようにすれば、強度部材として支持基材を利用できるので、高品質の単結晶半導体層の厚みをデバイスの動作に必要な厚さだけ最低限確保すればよく、単結晶半導体のみで半導体装置を形成する場合より単結晶半導体層の厚みを薄くできる。このため、半導体装置の製造コストを低減できる。なお、単結晶半導体層は、たとえば支持基材の表面に上記接合層を介して接合された単結晶半導体部材と、当該単結晶半導体部材の表面に形成されたエピタキシャル層とを含んでいてもよい。
【００１５】
この発明に従った貼り合せ基板は、支持基材と、単結晶半導体部材とを備える。単結晶半導体部材は、支持基材の表面上に、炭素を含む接合層を介して接合される。
【００１６】
このようにすれば、支持基材が当該単結晶半導体部材に接合されているので、単結晶半導体部材の厚みなどを薄くしても貼り合せ基板としてのハンドリング性を良好に保つことができる。また、上記貼り合せ基板の単結晶半導体部材上に半導体素子を形成する場合、支持基材に当該単結晶半導体部材を接続した状態で処理を行なうので、単結晶半導体部材の厚みとしては自立可能な厚みを必ずしも確保する必要は無く、最終的な半導体素子の特性（たとえばオン抵抗など）を考慮して決定することができる。そのため、たとえばオン抵抗を低減するために単結晶半導体部材の厚みを、自立可能な厚みの下限を下回るような薄さに設定することが可能になる。この結果、本発明による貼り合せ基板を用いれば、特性の優れた（たとえばオン抵抗の十分低い）半導体装置を実現できる。
【００１７】
また、単結晶半導体部材を支持基材に接合するための接合層は炭素を含むものであるため、当該接合層を酸化することで容易に分解できる。このため、支持基材から単結晶半導体部材を容易に分離することができる。
【発明の効果】
【００１８】
本発明によれば、低コストで高品質の半導体装置および当該半導体装置の製造に適した貼り合せ基板を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明による半導体装置の製造方法の実施の形態１を説明するためのフローチャートである。
【図２】図１に示した半導体装置の製造方法を説明するための模式図である。
【図３】図１に示した半導体装置の製造方法を説明するための模式図である。
【図４】図１に示した半導体装置の製造方法を説明するための模式図である。
【図５】図１に示した半導体装置の製造方法を説明するための模式図である。
【図６】図１に示した半導体装置の製造方法を説明するための模式図である。
【図７】図１に示した半導体装置の製造方法を説明するための模式図である。
【図８】図１に示した半導体装置の製造方法の第１の変形例を示すための模式図である。
【図９】図１に示した半導体装置の製造方法の第２の変形例を示すための模式図である。
【図１０】本発明による半導体装置の製造方法の実施の形態２を示す模式図である。
【図１１】本発明による半導体装置の製造方法の実施の形態２を示す模式図である。
【図１２】本発明による半導体装置の製造方法の実施の形態２を示す模式図である。
【図１３】本発明による半導体装置の製造方法の実施の形態２を示す模式図である。
【図１４】本発明による半導体装置の製造方法の実施の形態２を示す模式図である。
【図１５】本発明による半導体装置の製造方法の実施の形態２を示す模式図である。
【図１６】本発明による半導体装置の製造方法の実施の形態２の第１の変形例を説明するための模式図である。
【図１７】本発明による半導体装置の製造方法の実施の形態２の第２の変形例を説明するための模式図である。
【図１８】本発明による半導体装置の製造方法の実施の形態３を説明するための模式図である。
【図１９】本発明による半導体装置の製造方法の実施の形態３を説明するための模式図である。
【図２０】本発明による半導体装置の製造方法の実施の形態３を説明するための模式図である。
【図２１】本発明による半導体装置の製造方法の実施の形態３を説明するための模式図である。
【図２２】本発明による半導体装置の製造方法の実施の形態３を説明するための模式図である。
【図２３】本発明による半導体装置の製造方法の実施の形態３を説明するための模式図である。
【図２４】本発明による半導体装置の製造方法の実施の形態３を説明するための模式図である。
【図２５】本発明による半導体装置の製造方法の実施の形態３を説明するための模式図である。
【図２６】本発明による半導体装置の製造方法の実施の形態３を説明するための模式図である。
【図２７】本発明による半導体装置の製造方法の実施の形態４を説明するためのフローチャートである。
【図２８】図２７に示した半導体装置の製造方法を説明するための模式図である。
【図２９】図２７に示した半導体装置の製造方法を説明するための模式図である。
【図３０】本発明による半導体装置の製造方法の実施の形態５によって得られる半導体装置を示す断面模式図である。
【図３１】本発明による半導体装置の製造方法の実施の形態５を説明するためのフローチャートである。
【図３２】本発明による半導体装置の製造方法によって得られる半導体装置を示す断面模式図である。
【発明を実施するための形態】
【００２０】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２１】
（実施の形態１）
図１〜図７を参照して、本発明による半導体装置の製造方法を説明する。
【００２２】
図１に示すように、本発明による半導体装置の製造方法では、単結晶半導体部材を準備する工程（Ｓ１０）を実施する。具体的には、図２に示すように、単結晶半導体部材の一例である炭化珪素（ＳｉＣ）単結晶基板１を準備する。図２に示したＳｉＣ単結晶基板１は平面形状が円形状であるが、当該平面形状は任意の形状とすることができる。なお、単結晶半導体部材としては、上述したＳｉＣ単結晶基板１以外にも、たとえば窒化ガリウム（ＧａＮ）単結晶基板などを用いることができる。
【００２３】
次に、図１に示すように、支持基材を準備する工程（Ｓ２０）を実施する。具体的には、図３に示すように、支持基材２０を準備する。図３に示した支持基材２０の平面形状は、図２に示したＳｉＣ単結晶基板１の平面形状と同様であってたとえば円形状である。また、支持基材２０の上部表面のサイズは、図２に示したＳｉＣ単結晶基板１の底面のサイズと同じであってもよいが、好ましくはＳｉＣ単結晶基板１の底面サイズよりも大きなサイズとしてもよい。また、支持基材２０の材料としては、上記ＳｉＣ単結晶基板１に対して行なう処理でのプロセス温度に耐えることが可能な材料であれば任意の材料を用いることができるが、たとえばＳｉＣを用いることができる。
【００２４】
次に、図１に示すように、支持基材と単結晶半導体部材とを接合する工程（Ｓ３０）を実施する。具体的には、図４に示すように、支持基材２０の上部表面とＳｉＣ単結晶基板１の裏面とを接合層２２により接合する。接合層２２は炭素を含む接着層である。接合層２２の形成方法としては、たとえば支持基材２０の上部表面に炭素を含有する材料（たとえばレジストなどの樹脂製材料）を配置する。そして、当該炭素を含有する材料を配置した面上にＳｉＣ単結晶基板１を搭載する。その状態で熱処理を行なうことにより、当該炭素を含有する材料を、炭素が主成分とする固体となるように固化する。たとえば、この熱処理としては、当該材料としてレジストを用いた場合には、以下のような処理を適用できる。まず、所定の温度（たとえば１００℃）で当該レジストを固化する。そして、真空炉中で所定の圧力および上下方向から荷重をかけた状態で高温熱処理（たとえば８００℃程度の温度での熱処理）を行なうことにより、レジストから炭素を主成分とする固体状の接合層２２を形成することができる。この結果、図４に示すような貼り合せ基板２１を得る。
【００２５】
次に、図１に示すように、エピタキシャル層を形成する工程（Ｓ４０）を実施する。具体的には、図４に示した貼り合せ基板２１のＳｉＣ単結晶基板１の表面上にエピタキシャル成長法を用いてエピタキシャル層を形成する。
【００２６】
次に、図１に示すように、半導体素子を形成する工程（Ｓ５０）を実施する。具体的には、上述したエピタキシャル層を利用して、所定の構造の半導体素子を上記ＳｉＣ単結晶基板１の表面上に形成する。この結果、図５に示すように、ＳｉＣ単結晶基板１の表面上に素子３０が形成される。この素子３０は複数個形成されることが好ましい。
【００２７】
次に、図１に示すように、支持基材から単結晶半導体部材を分離する工程（Ｓ６０）を実施する。具体的には、図６に示すように、ＳｉＣ単結晶基板１の素子３０が形成された面上に第２支持基材２５を接合する。この第２支持基材２５の接合方法としては任意の方法を用いることができるが、たとえば耐熱テープを用いて第２支持基材２５をＳｉＣ単結晶基板１に接合することができる。その状態で、接合層２２を選択的に除去できる処理を実施する。具体的には、たとえば酸素プラズマ中に上記第２支持基材２５が接合された貼り合せ基板２１を配置することで、炭素を含む接合層２２が分解除去される。この結果、図６に示すように、ＳｉＣ単結晶基板１を支持基材２０から分離することができる。
【００２８】
次に、図１に示すように、単結晶半導体部材の裏面に電極を形成する工程（Ｓ７０）を実施する。具体的には、図７に示すように、ＳｉＣ単結晶基板１の裏面側に裏面電極２６を形成する。裏面電極２６の形成方法としては任意の方法を用いることができるが、たとえばスパッタリング法などを用いることができる。また、裏面電極２６の材料としては任意の材料を用いることができるが、たとえば金属などの導電体を用いることができる。なお、裏面電極２６を形成する前に、予めＳｉＣ単結晶基板１の裏面に導電性不純物を注入する工程や、活性化熱処理工程を実施しておいてもよい。
【００２９】
次に、図１に示すように単結晶半導体部材を分割する工程（Ｓ８０）を実施する。具体的には、ＳｉＣ単結晶基板１の表面に形成された素子３０をそれぞれ分離するために、たとえばダイシング装置などを用いてＳｉＣ単結晶基板１を所定のサイズに分割する。この結果、個々の素子３０を分離することができる。このようにして、本発明による半導体装置を得ることができる。
【００３０】
上述した半導体装置の製造方法において、支持基材と単結晶半導体部材とを接合する工程（Ｓ３０）では、支持基材２０の上部表面を覆うように炭素を含有する接合層２２となるべき材料を配置したが、当該材料の配置は他の形態としてもよい。すなわち、ＳｉＣ単結晶基板１と支持基材２０とを接続固定することができれば、接合層２２を支持基材２０とＳｉＣ単結晶基板１との接合界面の一部のみに配置してもよい。たとえば、図８に示すように、ＳｉＣ単結晶基板１の外周部のみに接合層２２を配置するようにしてもよい。図８は、支持基材と単結晶半導体部材とを接合する工程（Ｓ３０）における接合層の他の配置の例を示す平面模式図である。
【００３１】
図８は、支持基材と単結晶半導体部材とを接合する工程（Ｓ３０）における接合層の他の配置の例を示す平面模式図であって、図４に示した貼り合せ基板２１の他の例を上方から見た平面透視図である。図８を参照して、接合層２２は貼り合せ基板２１の外周部（支持基材２０とＳｉＣ単結晶基板１との接合界面の外周部）のみに配置されている。この場合、図１に示した支持基材から単結晶半導体部材を分離する工程（Ｓ６０）において、酸素プラズマなどの接合層２２を除去するために用いるプラズマ雰囲気や他の反応性雰囲気が接合層２２と容易に接触することができるので、当該工程（Ｓ６０）において支持基材２０からＳｉＣ単結晶基板１をより早期に分離することができる。
【００３２】
図９を参照して、図１に示した単結晶半導体部材を準備する工程（Ｓ１０）においては、ＳｉＣ単結晶基板１の裏面側（支持基材２０と接合される側）に矢印２７に示すようにイオン注入を行なってもよい。このようなイオン注入を行なうことにより、単結晶半導体部材の裏面電極を形成する工程（Ｓ７０）において形成する裏面電極２６とＳｉＣ単結晶基板１の裏面とをより確実にオーミック接続することができる。なお、当該イオン注入の後、注入されたイオンを活性化するための活性化熱処理を行なうことが好ましい。そして、当該活性化熱処理を行なった後に図１に示した工程（Ｓ３０）以下の工程を実施する。
【００３３】
（実施の形態２）
図１０〜図１５を参照して、本発明による半導体装置の製造方法の実施の形態２を説明する。
【００３４】
図１０〜図１５に示した本発明による半導体装置の製造方法の実施の形態２は、基本的には図１〜図７に示した本発明による半導体装置の製造方法の実施の形態１と同様であるが、ＳｉＣ単結晶基板１および支持基材２０の形状、さらにこれらを組合せた貼り合せ基板２１の形状が異なっている。具体的には、単結晶半導体部材を準備する工程（Ｓ１０）（図１参照）においては、図１０に示すように平面形状が四角形状であるＳｉＣ単結晶基板１を複数個準備する。ここでは、ＳｉＣ単結晶基板１を４つ準備している。
【００３５】
次に、支持基材を準備する工程（Ｓ２０）においては、図１１に示すように平面形状が四角形状であって、上記ＳｉＣ単結晶基板１を複数個搭載することが可能な、相対的にＳｉＣ単結晶基板１の平面サイズよりも大きな平面サイズを有する支持基材２０を準備する。支持基材２０の材料としては、図３に示した支持基材２０と同様の材料を用いることができる。なお、支持基材２０の形状として図３に示した支持基材２０と同様の形状を採用してもよい。
【００３６】
次に、支持基材と単結晶半導体部材とを接合する工程（Ｓ３０）を実施する。具体的には、図１２に示すように、支持基材２０の上部表面上に炭素を含む接合層２２となるべき層を形成する。そして、当該層上に複数のＳｉＣ単結晶基板１を搭載し、所定の熱処理を行なうことにより当該層から接合層２２を形成する。この結果、接合層２２によりＳｉＣ単結晶基板１が複数枚接合された支持基材２０からなる貼り合せ基板が得られる。このとき、図１２に示すように、支持基材２０の上部表面上に並んで配置されたＳｉＣ単結晶基板１は、互いに間隔を隔てて配置されてもよいが、互いに端面が接触した状態で配置されてもよい。なお、図１２に示すようにＳｉＣ単結晶基板１が互いに分離した状態で配置されていると、後述する支持基材から単結晶半導体部材を分離する工程（Ｓ６０）において個々のＳｉＣ単結晶基板１と支持基材２０との接合界面に位置する接合層２２へと酸素プラズマなどの反応雰囲気が容易に到達できる。このため、支持基材２０からＳｉＣ単結晶基板１を容易に剥がすことができる。
【００３７】
次に、エピタキシャル層を形成する工程（Ｓ４０）を実施する。この結果、図１３に示すように、ＳｉＣ単結晶基板の上部表面上および支持基材２０の上部表面上の接合層２２上にもエピタキシャル層２３が形成される。この結果、ＳｉＣ単結晶基板１と支持基材２０との接続部に位置する接合層２２の表面が当該エピタキシャル層２３によって覆われた状態となる。
【００３８】
その後、上述した実施の形態１と同様に、半導体素子を形成する工程（Ｓ５０）を実施する。この工程（Ｓ５０）では、上述した実施の形態１における工程（Ｓ５０）と同様の処理条件を用いることができる。
【００３９】
そして、図１に示した支持基材から単結晶半導体部材を分離する工程（Ｓ６０）を実施する。具体的には、図１４に示すように、上述した実施の形態１の場合と同様に、ＳｉＣ単結晶基板１の上部表面上に耐熱テープなどの任意の方法により第２支持基材２５を接合する。その後、酸素プラズマなどの雰囲気中に当該貼り合せ基板２１を配置することにより、ＳｉＣ単結晶基板１と支持基材２０との間に位置する接合層２２を分解除去する。なお、上述のように接合層２２を覆うエピタキシャル層２３（図１２参照）が形成されているため、第２支持基材２５をＳｉＣ単結晶基板１の上部表面上に貼り合せる前に、予めＳｉＣ単結晶基板１と支持基材２０との接合部近傍上から当該エピタキシャル層２３を除去する工程を実施する。当該工程においては、たとえば上記接合部近傍のみを露出するようにマスク層（たとえばパターンを有するレジスト膜）を形成した後、リアクティブイオンエッチング（ＲＩＥ）など任意の方法を用いてエピタキシャル層２３を除去する。
【００４０】
次に、図１に示した単結晶半導体部材の裏面に電極を形成する工程（Ｓ７０）を実施する。この工程（Ｓ７０）は、基本的には上述した実施の形態１における工程（Ｓ７０）と同様である。その結果、図１５に示すように、ＳｉＣ単結晶基板１の裏面側に裏面電極２６を形成することができる。
【００４１】
その後、上述した実施の形態１と同様に、単結晶半導体部材を分割する工程（Ｓ８０）を実施することにより、本発明による半導体装置を得ることができる。
【００４２】
次に、図１６を参照して、本発明による半導体装置の製造方法の実施の形態２の第１の変形例を説明する。なお、図１６は図８に対応する。
【００４３】
図１６に示すように、支持基材と単結晶半導体部材とを接合する工程（Ｓ３０）においては、ＳｉＣ単結晶基板１と支持基材２０との接合界面の外周部のみに接合層２２を形成してもよい。この場合も、図８に示した接合層２２の配置を採用した場合と同様の効果を得ることができる。
【００４４】
次に、図１７を参照して、本発明による半導体装置の製造方法の実施の形態２の第２の変形例を説明する。なお、図１７は図９に対応する。
【００４５】
図１に示した単結晶半導体部材を準備する工程（Ｓ１０）においては、図１７に示すように、ＳｉＣ単結晶基板１の裏面に、矢印２７に示すようにイオン注入を予め行なってもよい。また、当該イオン注入の後、活性化アニール処理を実施することが好ましい。このようにしても、図９において説明した工程を実施した場合と同様の効果を得ることができる。
【００４６】
（実施の形態３）
図１８〜図２６を参照して、本発明による半導体装置の製造方法の実施の形態３を説明する。
【００４７】
図１８〜図２６に示した半導体装置の製造方法は、基本的には図１〜図７に示した本発明による半導体装置の実施の形態１と同様の工程を備えるが、ＳｉＣ単結晶基板１（図１８参照）の形状および支持基材２０の形状が異なっている。また、この結果、貼り合せ基板２１の形状も異なっている。以下、具体的に説明する。
【００４８】
まず、図１に示した単結晶半導体部材を準備する工程（Ｓ１０）を実施する。具体的な処理内容としては図２において説明した工程と同様であるが、準備するＳｉＣ単結晶基板１のサイズおよび形状が図１に示した半導体装置の製造方法の場合とは異なる。すなわち、図１８に示すように、ここでは平面形状が四角形状の板状のＳｉＣ単結晶基板１を単結晶半導体部材として準備する。
【００４９】
次に、支持基材を準備する工程（Ｓ２０）を実施する。具体的には、図１９に示すような平面形状が円形状であって、内部に開口部４１が形成された支持基材２０を準備する。支持基材２０に形成された開口部４１の平面形状は、図１８に示したＳｉＣ単結晶基板１の平面形状と相似形となっている。また、当該開口部４１の上方には、開口部４１よりも相対的に広い幅を有する段差部４２が形成されている。この段差部４２のサイズは、内部にＳｉＣ単結晶基板１を配置することが可能なサイズに設定されている。つまり、段差部４２の平面形状の寸法は、ＳｉＣ単結晶基板１の平面形状の寸法に、接合層２２（図２２参照）の厚みを加えた寸法となっている。
【００５０】
この開口部の形成方法としては、図２０および図２１に示すように、まず支持基材２０を貫通するように開口部４１を形成する。開口部４１の平面形状はたとえば四角形状とすることができる。その後、図２１に示すように、開口部４１の上端について、より広い開口部となる段差部４２を形成する。この段差部４２の平面形状は四角形状であって、図１８に示したＳｉＣ単結晶基板１の平面形状と同様である。このような開口部４１を支持基材２０に複数個形成する。なお、図１９に示した支持基材２０では、当該開口部４１が４つ形成されている。
【００５１】
次に、支持基材と単結晶半導体部材とを接合する工程（Ｓ３０）を実施する。具体的には、図２２および図２３に示すように、上述した支持基材２０の開口部４１の上方に形成された段差部４２に、ＳｉＣ単結晶基板１を嵌め込む。このとき、図２２に示すように、段差部４２の内周側には炭素を含む接合層２２となるべき層（たとえばレジスト）を予め配置し、その後段差部４２にＳｉＣ単結晶基板１を嵌め込む。接合層２２となるべき層としては、たとえば液状の材料を用いることができる。そして、所定の熱処理を行なうことにより、接合層２２となるべき層を、固体状の層である炭素を含有する接合層２２とする。この結果、図２２に示すような構造を得る。なお、図１９に示した支持基材２０のすべての開口部について、同様にＳｉＣ単結晶基板１を設置する。なお、段差部４２の深さは、ＳｉＣ単結晶基板１の厚さより小さくなっている。
【００５２】
その後、図２３に示すように、たとえば研磨加工を行なうことにより、ＳｉＣ単結晶基板１の表面層を除去する。この結果、図２３に示すように支持基材２０の表面とＳｉＣ単結晶基板１の表面とが同一平面上に位置する構造を得る。このようにして、図２４に示す貼り合せ基板２１を得ることができる。なお、上記図２０〜図２３は、図１９の線分ＸＸ−ＸＸにおける断面模式図となっている。
【００５３】
その後、図１に示したエピタキシャル層を形成する工程（Ｓ４０）および半導体素子を形成する工程（Ｓ５０）を実施する。この結果、図２５に示すように、ＳｉＣ単結晶基板１の表面上に、上述したエピタキシャル層を利用した素子３０が複数個形成される。
【００５４】
この後、図１に示した支持基材から単結晶半導体部材を分離する工程（Ｓ６０）を実施する。具体的には、複数の素子３０が形成されたＳｉＣ単結晶基板１の上部表面に第２支持基材２５を接合し、その後酸素プラズマ処理などを行なうことにより、炭素を含む接合層２２を分解除去する。その結果、図２６に示すように、支持基材２０から第２支持基材２５およびＳｉＣ単結晶基板１を分離することができる。
【００５５】
この後、図１に示した単結晶半導体部材の裏面電極を形成する工程（Ｓ７０）および単結晶半導体部材を分割する工程（Ｓ８０）を実施することにより、本発明による半導体装置を得ることができる。
【００５６】
なお、図１８に示したＳｉＣ単結晶基板１について、支持基材２０と接合する前に図１７に示したように予め裏面側にイオン注入工程を行なってもよい。またこのとき続いて活性化アニール処理を行なってもよい。
【００５７】
（実施の形態４）
図２７〜図２９を参照して、本発明による半導体装置の製造方法の実施の形態４を説明する。
【００５８】
図２７に示した単結晶半導体部材を準備する工程（Ｓ１０）は、基本的には本発明による半導体装置の製造方法の実施の形態２における工程（Ｓ１０）と同様である。なお、ここでは単結晶半導体部材であるＳｉＣ単結晶基板１の裏面側にイオン注入および活性化アニール処理を行なう。その後、図２７に示すように、単結晶半導体部材の裏面電極を形成する工程（Ｓ７０）を実施する。具体的には、図２８に示すように、ＳｉＣ単結晶基板１の裏面側に裏面電極２６を形成する。ただし、この裏面電極２６の平面サイズは、ＳｉＣ単結晶基板１の裏面の平面サイズよりも小さくなっている。このような裏面電極２６は、たとえば以下のような工程により形成できる。まず、フォトリソグラフィ法などを用いて、ＳｉＣ単結晶基板１の裏面において裏面電極２６が形成されるべき領域が開口部となっているレジストマスクを形成する。その後スパッタリング法などを用いて裏面電極となるべき導電体膜（たとえば金属膜）を当該裏面上に形成する。そして、レジストマスクとともにレジストマスク上に形成された導電体膜の一部を除去する（リフトオフ）。このようにして、裏面電極２６を形成することができる。この結果、図２８に示すような構造を得る。
【００５９】
次に、図２７に示すように支持基材を準備する工程（Ｓ２０）を実施する。この工程は、基本的には本発明の実施の形態２における工程（Ｓ２０）と同様である。
【００６０】
次に、図２７に示すように、支持基材と単結晶半導体部材とを接合する工程（Ｓ３０）を実施する。具体的には、ＳｉＣ単結晶基板１の裏面側において裏面電極２６が形成されていない外周部に、炭素を含有する接合層２２となるべき膜を形成し、当該膜によって支持基材の表面とＳｉＣ単結晶基板１とを接合する。その後、所定の熱処理を行なうことにより、当該膜から炭素を含有する接合層２２を形成する。この結果、支持基材２０の表面上に図２９に示すようにＳｉＣ単結晶基板１が接合された貼り合せ基板を得ることができる。なお、このとき図２９に示すように、裏面電極２６の外周が接合層２２によって囲まれた状態となるため、当該裏面電極２６は、その後のプロセスにおいて成膜雰囲気やエッチング雰囲気などの晒されることがない。また、接合層２２は、裏面電極２６を内部に埋設した状態となっていれば、裏面電極２６と支持基材２０との間の領域に配置されていてもよい。
【００６１】
その後、エピタキシャル層を形成する工程（Ｓ４０）、半導体素子を形成する工程（Ｓ５０）、支持基材から単結晶半導体部材を分離する工程（Ｓ６０）、単結晶半導体部材を分割する工程（Ｓ８０）を、本発明の実施の形態２における半導体装置の製造方法と同様に実施する。このようにしても、本発明による半導体装置を得ることができる。
【００６２】
（実施の形態５）
図３０および図３１を参照して、本発明による半導体装置および半導体装置の製造方法の実施の形態５を説明する。なお、図３１は、図３０に示した半導体装置を製造する方法を説明するためのフローチャートである。
【００６３】
図３０を参照して、本発明による半導体装置は、横型ＪＦＥＴであって、本発明による貼り合せ基板を用いて形成されている。具体的には、半導体基板として、支持基材２０、接合層２２、ＳｉＣ単結晶基板１からなる貼り合せ基板を用いる。ＳｉＣ単結晶基板１の導電型は問わない。このＳｉＣ単結晶基板１の上には、図３０に示すように、第１導電型の不純物を含む第１半導体層としての厚みｈのｐ-型エピタキシャル層２が設けられている。このｐ-型エピタキシャル層２の上には、ｐ-型エピタキシャル層２よりも不純物濃度が高い濃度の第２導電型の不純物を含む第２半導体層としての厚みｄ２のｎ型エピタキシャル層３が設けられている。このｎ型エピタキシャル層３の上には、第３半導体層としてのｐ型エピタキシャル層６が設けられている。
【００６４】
このｐ型エピタキシャル層６の中には、所定の間隔を隔てて、ｎ型エピタキシャル層３の不純物濃度よりも高い濃度の第２導電型の不純物を含み、厚みｄ１のｎ+型のソース領域層５、およびｎ+型のドレイン領域層９が設けられている。また、ソース領域層５、およびドレイン領域層９の間において、下面がｎ型エピタキシャル層３の中にまで延在するように、ｎ型エピタキシャル層３の不純物濃度よりも高い濃度の第１導電型の不純物を含むｐ+型ゲート領域層７が設けられている。
【００６５】
ｎ+型のソース領域層５、ｎ+型のドレイン領域層９、およびｐ+型ゲート領域層７の表面には、それぞれソース電極１０、ゲート電極１１、ドレイン電極１２が設けられている。なお、ソース領域層５の横には、ｐ-型エピタキシャル層２に達するｐ+型の半導体層４が形成されている。
【００６６】
次に、図３０に示した半導体装置の製造方法を、図３１を参照しながら説明する。図３１に示すように、単結晶半導体部材を準備する工程（Ｓ１０）、支持基材を準備する工程（Ｓ２０）、支持基材と単結晶半導体部材とを接合する工程（Ｓ３０）、エピタキシャル層を形成する工程（Ｓ４０）、半導体素子を形成する工程（Ｓ５０）、をそれぞれ実施する。これらの工程（Ｓ１０）〜工程（Ｓ５０）は、基本的には本発明の実施の形態１または実施の形態２における半導体装置の製造方法における対応する工程と同様の工程を実施する。
【００６７】
その後、本実施の形態においては支持基材２０からＳｉＣ単結晶基板１を分離することなく、単結晶半導体部材を分割する工程（Ｓ８０）を実施する。この工程（Ｓ８０）においては、ＳｉＣ単結晶基板１とともに接合層２２および支持基材２０も一緒に分割する。この結果、図３０に示すような半導体装置を得ることができる。
【００６８】
なお、上述した実施の形態では、単結晶半導体部材の例としてＳｉＣ単結晶基板１を用いて説明したが、ＳｉＣ単結晶基板１に代えて窒化物半導体の基板（たとえば窒化ガリウム（ＧａＮ）基板など）などの他の化合物半導体基板を用いてもよい。
【００６９】
（実施例１）
以下、上述した実施の形態１に対応する実施例としての半導体装置の製造方法について説明する。まず、昇華法により成長した２インチ炭化珪素単結晶インゴットを、厚さ１００μｍでスライスすることにより、ＳｉＣ単結晶基板１となるべき基板を切り出す。当該基板の主表面の１つ（片面）を機械研磨により鏡面仕上げを行った後、当該鏡面仕上げ面上にＴｉＡｌＳｉ膜をスパッタリング法により形成する。
【００７０】
次に、炭化珪素多結晶の基板を厚み約４００μｍに研削で仕上げる。そして、当該基板の片面を機械研磨により鏡面仕上げをして第１の支持基材を用意する。第１の支持基材の鏡面仕上面にレジストを塗布し、第１の支持基材の当該レジストを塗布した面に、上記ＳｉＣ単結晶基板の、ＴｉＡｌＳｉ膜が形成された面を貼り付ける。この状態で加熱温度を１００℃とした加熱処理でレジストを固める。さらに、真空炉で１０-3Ｔｏｒｒ以下の圧力で第１の支持基材とＳｉＣ単結晶基板とを互いに押圧するように５００ｇ重の荷重をかけて、加熱温度を８００℃とした加熱処理を行なうことにより、レジストから炭素を主成分とする接合層２２を形成する。この結果、接合層２２によりＳｉＣ単結晶基板と支持基材とが接合される。
【００７１】
上述のような貼り合わせ状態でＳｉＣ単結晶基板のラッピング、ポリッシングを行い、当該ＳｉＣ単結晶基板を５０μｍの厚みまで薄くする。そして、最後にコロイダルシリカを用いて化学的機械研磨(ＣＭＰ)法によりＳｉＣ単結晶基板の仕上げ研磨を行なう。このようにして、本発明による貼り合せ基板を得ることができる。
【００７２】
次に、貼り合せ基板のＳｉＣ単結晶基板側の表面に、ＣＶＤ装置を用いて、厚みが１０μｍ、キャリア濃度が1×１０16ｃｍ-3のエピタキシャル層を形成した。エピタキシャル成長条件について、基板温度を１５５０℃、使用ガスについて水素流量を１５０ＳＬＭ、ＳｉＨ4の流量を５０ｓｃｃｍ、Ｃ2Ｈ6の流量を５０ｓｃｃｍ、２ｐｐｍ窒素の流量を６ｓｃｃｍ、成長時間を９０分とした。
【００７３】
次に、エピタキシャル層にイオン注入法によりアルミニウム（Ａｌ）イオンを注入して、活性化アニールによりガードリングを形成した。次に、エピタキシャル層の全面にチタン（Ｔｉ）を真空蒸着して、その後フォトリソグラフィ法によりマスクパターンを形成した後エッチングを行なうことにより２．４ｍｍ□のショットキー電極を形成する。５００℃のショットキーアニールの後、ＳｉＯ2のパシベーション膜を形成する。そして、当該パシベーション膜の上記ショットキー電極上の領域に開口部を形成する。そして、当該開口部の内部においてショットキー電極に接触すると共にパシベーション膜上に延在するＡｌ/Ｓｉからなる電極パッドを形成する。
【００７４】
次に、耐熱テープで上記電極パッドが形成された表面を第２支持基材に固定する。そして、第２支持基材が固定された貼り合せ基板を酸素プラズマ中に配置することで、接合層を分解除去することにより、第１の支持基材をＳｉＣ単結晶基板から剥離する。次に、接合層が除去されたＴｉＡｌＳｉ膜の表面に対してアルゴンプラズマによりスパッタリングを行い、当該表面を清浄化する。その後、第２支持基材をＳｉＣ単結晶基板から除去する。
【００７５】
最後に、上述のようにショットキーバリアダイオード（ＳＢＤ）が形成されたＳｉＣ単結晶基板のダイシングを行い、上記ＳＤＢをチップ化する。このようにして、本発明による半導体装置としてＳＢＤを得ることができる。また、上記第１の支持基材は、再び別のＳｉＣ単結晶基板に接続・固定することで、再利用することができる。
【００７６】
（実施例２）
以下、上述した実施の形態２に対応する実施例としての半導体装置の製造方法について説明する。まず、昇華法により成長した炭化珪素単結晶インゴットを整形して、縦２０ｍｍ、横４０ｍｍ、厚さ１００μｍの矩形単結晶材であるＳｉＣ単結晶基板を切り出す。当該ＳｉＣ単結晶基板の片面を機械研磨により鏡面仕上げとする。その鏡面仕上げされた表面（裏面）に、ＴｉＡｌＳｉ膜をスパッタリングによる形成する。
【００７７】
次に、別途第１の支持基材として縦横１５０ｍｍの矩形の炭化珪素多結晶板を用意する。この第１の支持基材の一方の主表面を機械研磨により鏡面仕上げとする。第１の支持基材の鏡面仕上面にレジストを塗布し、第一の支持基材にＳｉＣ単結晶基板の研磨面（ＴＡｌＳｉ膜が形成された面）側を貼り付けて、加熱温度が１００℃の熱処理を行なうことでレジストを固める。このようにして、図１２に示すような本発明による貼り合せ基板を得る。なお、支持基材の表面上には、３行×７列のマトリックス状に複数のＳｉＣ単結晶基板を配置した。
【００７８】
次に、本貼り合わせ基板のＳｉＣ単結晶基板側の表面に、ＣＶＤ装置を用いて、１０μｍ厚み、キャリア濃度１×１０16ｃｍ-3のエピタキシャル層を形成した。エピタキシャル成長条件について、基板温度を１５５０℃、使用ガスについて水素流量を１５０ＳＬＭ、ＳｉＨ4の流量を５０ｓｃｃｍ、Ｃ2Ｈ6の流量を５０ｓｃｃｍ、２ｐｐｍ窒素の流量を６ｓｃｃｍ、成長時間を９０分とした。本工程によりＳｉＣ単結晶基板と第１の支持基材との貼り合せ境界部に（つまり接合層の表面に）エピタキシャル層（ＳｉＣ）が被覆される。
【００７９】
次にエピタキシャル層に、開口パターンを有するＳｉＯ2層をマスクとしてリン（Ｐ）のイオン注入を行い、トランジスタの導電型がｎ+型のソース部を形成する。次に、エピタキシャル層上に形成されたＷ層をマスクとして用いたセルフアラインにより、Ａｌイオン注入して、導電型がp型のボディ部を形成する。そして、最後に、ソース部のｐ+領域とガードリングとをＡｌのイオン注入により形成する。その後、注入したイオンの活性化アニールを行なう。
【００８０】
次に、犠牲酸化によりエピタキシャル層の最表面層を除去してから熱酸化によりゲート酸化膜を形成する。このゲート酸化膜上にポリシリコンからなるゲート電極を形成する。さらに、ＴｉＡｌＳｉからなるソース電極を形成した後、ＳｉＮからなるバリア層を有するＳｉＯ2の層間絶縁膜を形成する。そして、Ａｌ/Ｓｉという積層構造の上層配線を層間絶縁膜上に形成する。当該上層配線を覆うように、保護膜を形成する。
【００８１】
次に支持基材とＳｉＣ単結晶基板との貼り合せ界面の端部（より具体的には当該端部に位置する接合層の表面）を覆う炭化珪素部（エピタキシャル層）をドライエッチングで除去する。その後、耐熱テープで上記保護膜が形成された表面を第２支持基材に固定する。第２支持基材が固定された貼り合せ基板を酸素プラズマ中に配置することで、上記ドライエッチングで露出した部分から接合層を分解除去することにより、第１の支持基材をＳｉＣ単結晶基板から剥離する。
【００８２】
次に、接合層が除去されたＴｉＡｌＳｉ膜の表面に対してアルゴンプラズマによりスパッタリングを行い、当該表面を清浄化する。その後、第２支持基材をＳｉＣ単結晶基板から除去する。最後に、ＳｉＣ単結晶基板のダイシングを行いチップ化する。第１の支持基材は、再利用することができる。
【００８３】
（実施例３）
以下、上述した実施の形態３に対応する実施例としての半導体装置の製造方法について説明する。まず、昇華法により成長した炭化珪素単結晶インゴットを整形して、縦２０ｍｍ、横４０ｍｍ、厚さ１００μｍの矩形単結晶材であるＳｉＣ単結晶基板を切り出す。切り出す面は（０００１）面から５４．７度傾けた面である｛０３−３８｝面である。
【００８４】
次に、別途第１の支持基材として直径が６インチ、厚み６００μｍの焼結体ＳｉＣ基板を準備する。当該ＳｉＣ基板には、多数の孔が形成されている（つまり、ここでのＳｉＣ基板は多孔質体とも言える）。また、ＳｉＣ基板にはＳｉＣ単結晶基板を固定できるように、当該ＳｉＣ単結晶基板を設置する位置に深さが７０μｍの段差部４２（図２１参照）と、開口部４１が形成されている。この段差部４２には矩形状のＳｉＣ単結晶基板がはめ込まれるようになっている。段差部４２および開口部４１は、マトリックス状に９個形成されている。
【００８５】
ＳｉＣ単結晶基板は、図２２に示すようにフォトレジストを用いて段差部４２に接着される。その後、窒素雰囲気中で加熱温度を６００℃とした加熱処理を行なうことによりフォトレジストを炭化して、炭素を含む（炭素を主成分とする）接合層２２（図２２参照）を形成する。この接合層２２によりＳｉＣ単結晶基板を支持基材に固着させる。
【００８６】
次に、ＳｉＣ単結晶基板を支持基材に貼り合せた状態で、ＳｉＣ単結晶基板の未研磨面を研削と機械研磨とにより、支持基材の表面と同じ高さになるまでラッピング、ポリッシングを行なう。そして、最後にコロイダルシリカを用いて化学的機械研磨（ＣＭＰ）法により当該研磨面に対して仕上げ研磨を行う。この結果、図２２に示すような構造を得る。
【００８７】
次に、本貼り合わせ基板のＳｉＣ単結晶基板側の表面に、ＣＶＤ装置を用いて、１２μｍ厚み、キャリア濃度８×１０15ｃｍ-3のエピタキシャル層を形成した。エピタキシャル成長条件について、基板温度を１５５０℃、使用ガスについて水素流量を１５０ＳＬＭ、ＳｉＨ4の流量を５０ｓｃｃｍ、Ｃ2Ｈ6の流量を５０ｓｃｃｍ、２ｐｐｍ窒素の流量を５ｓｃｃｍ、成長時間を９０分とした。本工程によりＳｉＣ単結晶基板と第１の支持基材との貼り合せ境界部に（つまり段差部４２の外周部において露出していた接合層の表面に）エピタキシャル層（ＳｉＣ）が被覆される。
【００８８】
次に、実施例２と同様に、エピタキシャル層に、開口パターンを有するＳｉＯ2層をマスクとしてリン（Ｐ）のイオン注入を行い、トランジスタの導電型がｎ+型のソース部を形成する。次に、エピタキシャル層上に形成されたＳｉＯ2層をマスクとして用いたセルフアラインにより、Ａｌイオン注入して、導電型がp型のボディ部を形成する。そして、最後に、ソース部のｐ+領域とガードリングとをＡｌのイオン注入により形成する。その後、注入したイオンの活性化アニールを行なう。
【００８９】
次に、犠牲酸化によりエピタキシャル層の最表面層を除去してから熱酸化によりゲート酸化膜を形成する。このゲート酸化膜上にポリシリコンからなるゲート電極を形成する。さらに、ＴｉＡｌＳｉからなるソース電極を形成する。その後、ＳｉＣ単結晶基板の裏面側についても、支持基材の開口部４１を介して、ＴｉＡｌＳｉからなるドレイン電極を形成する。その後、アロイ熱処理を行なう。
【００９０】
次に、ＳｉＮからなるバリア層を有するＳｉＯ2の層間絶縁膜を形成する。そして、Ａｌ/Ｓｉという積層構造の上層配線を層間絶縁膜上に形成する。当該上層配線を覆うように、保護膜を形成する。
【００９１】
次に、支持基材とＳｉＣ単結晶基板との貼り合せ界面の端部（より具体的には段差部４２の外周端部）を覆う炭化珪素部（エピタキシャル層）をドライエッチングで除去する。その後、耐熱テープで上記保護膜が形成された表面を第２支持基材に固定する。そして、上述した犠牲酸化の工程が、接合層であるレジスト由来の炭化物を除去する工程を兼ねている（つまり、開口部４１側から犠牲酸化工程において接合層が酸化・除去されている）。そのため、第２支持基材にＳｉＣ単結晶基板を固定し、当該第２支持基材ごと第１の支持基材からＳｉＣ単結晶基板を分離できる。最後に、ＳｉＣ単結晶基板のダイシングを行いチップ化する。第１の支持基材は、再利用することができる。
【００９２】
なお、上述したようにＳｉＣ単結晶基板から第１の支持基材を除去する工程の直前では、第１の支持基材の厚みは７０μｍ程度となっている。そのため、上記のように第１の支持基材をＳｉＣ単結晶基板から除去することなく第１の支持基材ごと（たとえばレーザーにより）容易にチップ化可能である。
【００９３】
また、上述した本発明の実施の形態１〜４に示した半導体装置の製造方法では、図３２に示すような縦型デバイスを形成することができる。ここで、上記本発明のＳｉＣ単結晶基板（炭化珪素からなる単結晶基板）を用いて作製される半導体装置の他の一例を説明する。図３２を参照して、本発明による半導体装置１０１は、縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔｅｄ  ＭＯＳＦＥＴ）であって、単結晶基板１、バッファ層１２１、耐圧保持層１２２、ｐ領域１２３、ｎ＋領域１２４、ｐ＋領域１２５、酸化膜１２６、ソース電極１１１および上部ソース電極１２７、ゲート電極１１０および単結晶基板１の裏面側に形成されたドレイン電極１１２を備える。具体的には、導電型がｎ型の炭化珪素からなる単結晶基板１の表面上に、炭化珪素からなるバッファ層１２１が形成されている。単結晶基板１としては、上記実施の形態１〜４において説明した単結晶基板１を含む本発明の炭化珪素基板が採用される。そして、上記実施の形態１〜４の単結晶基板１が採用される場合、バッファ層１２１は、単結晶基板１の主表面上に形成される。バッファ層１２１は導電型がｎ型であり、その厚みはたとえば０．５μｍである。また、バッファ層１２１におけるｎ型の導電性不純物の濃度はたとえば５×１０１７ｃｍ−３とすることができる。このバッファ層１２１上には耐圧保持層１２２が形成されている。この耐圧保持層１２２は、導電型がｎ型の炭化珪素からなり、たとえばその厚みは１０μｍである。また、耐圧保持層１２２におけるｎ型の導電性不純物の濃度としては、たとえば５×１０１５ｃｍ−３という値を用いることができる。
【００９４】
この耐圧保持層１２２の表面には、導電型がｐ型であるｐ領域１２３が互いに間隔を隔てて形成されている。ｐ領域１２３の内部においては、ｐ領域１２３の表面層にｎ＋領域１２４が形成されている。また、このｎ＋領域１２４に隣接する位置には、ｐ＋領域１２５が形成されている。一方のｐ領域１２３におけるｎ＋領域１２４上から、ｐ領域１２３、２つのｐ領域１２３の間において露出する耐圧保持層１２２、他方のｐ領域１２３および当該他方のｐ領域１２３におけるｎ＋領域１２４上にまで延在するように、酸化膜１２６が形成されている。酸化膜１２６上にはゲート電極１１０が形成されている。また、ｎ＋領域１２４およびｐ＋領域１２５上にはソース電極１１１が形成されている。このソース電極１１１上には上部ソース電極１２７が形成されている。そして、基板１０２において、バッファ層１２１が形成された側の表面とは反対側の面である裏面にドレイン電極１１２が形成されている。
【００９５】
図３２に示した半導体装置１０１においては、単結晶基板１として上記実施の形態１〜４において説明した単結晶基板１などの本発明の炭化珪素基板が採用される。すなわち、半導体装置１０１は、炭化珪素基板としての単結晶基板１と、単結晶基板１上に形成されたエピタキシャル層としてのバッファ層１２１および耐圧保持層１２２と、耐圧保持層１２２上に形成されたソース電極１１１とを備えている。そして、当該単結晶基板１は本発明の炭化珪素基板である。ここで、本発明の炭化珪素基板は、エピタキシャル層の形成工程などにおいて支持基材２０（たとえば図４や図１３など参照）に接合されているため、その厚みを十分薄くしておくことができる。そのため、半導体装置１０１は、オン抵抗が低減された半導体装置となっている。
【００９６】
次に、図１３に示した半導体装置１０１の製造方法を簡単に説明する。まず、図１などに示した単結晶半導体部材を準備する工程（Ｓ１０）を実施する。ここでは、たとえば（０３−３８）面が主面となった炭化珪素からなる単結晶基板１（たとえば図２参照）を準備する。この単結晶基板１としては、上記実施の形態１〜４において説明した単結晶基板１を含む上記本発明の炭化珪素基板が準備される。
【００９７】
また、この単結晶基板１としては、たとえば導電型がｎ型であり、基板抵抗が０．０２Ωｃｍといった基板を用いてもよい。
【００９８】
次に、たとえば図１に示した工程（Ｓ２０）および工程（Ｓ３０）を実施した後、エピタキシャル層を形成する工程（Ｓ３０）を実施する。具体的には、単結晶基板１の表面上にバッファ層１２１を形成する。このバッファ層１２１は、単結晶基板１の主表面上に形成される。バッファ層１２１としては、導電型がｎ型の炭化珪素からなり、たとえばその厚みが０．５μｍのエピタキシャル層を形成する。バッファ層１２１における導電型不純物の濃度は、たとえば５×１０１７ｃｍ−３といった値を用いることができる。そして、このバッファ層１２１上に、耐圧保持層１２２を形成する。この耐圧保持層１２２としては、導電型がｎ型の炭化珪素からなる層をエピタキシャル成長法によって形成する。この耐圧保持層１２２の厚みとしては、たとえば１０μｍといった値を用いることができる。また、この耐圧保持層１２２におけるｎ型の導電性不純物の濃度としては、たとえば５×１０１５ｃｍ−３といった値を用いることができる。
【００９９】
次に、図１などに示した半導体素子を形成する工程（Ｓ６０）を実施する。具体的には、まず注入工程を実施する。より具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物を耐圧保持層１２２に注入することにより、ｐ領域１２３を形成する。また、用いた酸化膜を除去した後、再度新たなパターンを有する酸化膜を、フォトリソグラフィおよびエッチングを用いて形成する。そして、当該酸化膜をマスクとして、ｎ型の導電性不純物を所定の領域に注入することにより、ｎ＋領域１２４を形成する。また、同様の手法により、導電型がｐ型の導電性不純物を注入することにより、ｐ＋領域１２５を形成する。
【０１００】
このような注入工程の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴンガスを雰囲気ガスとして用いて、加熱温度１７００℃、加熱時間３０分といった条件を用いることができる。
【０１０１】
次に、ゲート絶縁膜形成工程を実施する。具体的には、耐圧保持層１２２、ｐ領域１２３、ｎ＋領域１２４、ｐ＋領域１２５上を覆うように酸化膜１２６を形成する。この酸化膜１２６を形成するための条件としては、たとえばドライ酸化（熱酸化）を行なってもよい。このドライ酸化の条件としては、加熱温度を１２００℃、加熱時間を３０分といった条件を用いることができる。
【０１０２】
その後、窒素アニール工程（Ｓ１５０）を実施する。具体的には、雰囲気ガスを一酸化窒素（ＮＯ）として、アニール処理を行なう。アニール処理の温度条件としては、たとえば加熱温度を１１００℃、加熱時間を１２０分とする。この結果、酸化膜１２６と下層の耐圧保持層１２２、ｐ領域１２３、ｎ＋領域１２４、ｐ＋領域１２５との間の界面近傍に窒素原子が導入される。また、この一酸化窒素を雰囲気ガスとして用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニールを行なってもよい。具体的には、アルゴンガスを雰囲気ガスとして用いて、加熱温度を１１００℃、加熱時間を６０分といった条件を用いてもよい。
【０１０３】
次に、電極形成工程を実施する。具体的には、酸化膜１２６上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、ｎ＋領域１２４およびｐ＋領域１２５上に位置する酸化膜の部分をエッチングにより除去する。この後、レジスト膜上および当該酸化膜１２６において形成された開口部内部においてｎ＋領域１２４およびｐ＋領域１２５と接触するように、金属などの導電体膜を形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。ここで、導電体としては、たとえばニッケル（Ｎｉ）を用いることができる。この結果、ソース電極１１１を得ることができる。なお、ここでアロイ化のための熱処理を行なうことが好ましい。具体的には、たとえば雰囲気ガスとして不活性ガスであるアルゴン（Ａｒ）ガスを用い、加熱温度を９５０℃、加熱時間を２分といった熱処理（アロイ化処理）を行なう。その後、ソース電極１１１上に上部ソース電極１２７を形成する。また、酸化膜１２６上にゲート電極１１０を形成する。
【０１０４】
そして、図１の工程（Ｓ６０）を実施した後、工程（Ｓ７０）を実施する。具体的には、単結晶基板１の裏面側にドレイン電極１１２を形成する。このようにして、図３２に示す半導体装置１０１を得ることができる。つまり、半導体装置１０１は、単結晶基板１の主表面上にエピタキシャル層および電極を形成することにより作製される。
【０１０５】
なお、上述した半導体装置においては、（０３−３８）面を主面とする炭化珪素基板上に動作層として機能するエピタキシャル層を形成して半導体装置が作製される場合について説明したが、上記主面として採用可能な結晶面はこれに限られず、（０００１）面を含めて用途に応じた任意の結晶面を上記主面として採用することができる。
【０１０６】
上述した実施の形態または実施例と一部重複する部分もあるが、本発明の特徴的な構成を以下に列挙する。
【０１０７】
この発明に従った半導体装置としての半導体素子３０の製造方法は、単結晶半導体部材（たとえばＳｉＣ単結晶基板１）を準備する工程（Ｓ１０）と、支持基材２０を準備する工程（Ｓ２０）と、支持基材２０と単結晶半導体部材（ＳｉＣ単結晶基板１）とを、炭素を含む接合層２２を介して接合する工程（Ｓ３０）と、ＳｉＣ単結晶基板１の表面にエピタキシャル層２３を形成する工程（Ｓ４０）と、エピタキシャル層２３を利用して半導体素子を形成する工程（Ｓ５０）と、半導体素子を形成する工程（Ｓ５０）の後、接合層２２を酸化することにより分解して支持基材２０からＳｉＣ単結晶基板１を分離する工程（Ｓ６０）と、支持基材２０から分離されたＳｉＣ単結晶基板１を分割する工程（Ｓ８０）とを備える。
【０１０８】
この場合、ＳｉＣ単結晶基板１を支持基材２０に接合した形の貼り合せ基板２１を用いて半導体素子を形成する工程（Ｓ５０）を実施できるので、当該工程（Ｓ５０）でのＳｉＣ単結晶基板１のハンドリング性を向上させることができる。さらに、半導体素子を形成する工程（Ｓ５０）では支持基材２０にＳｉＣ単結晶基板１を接続した状態で処理を行なうので、ＳｉＣ単結晶基板１の厚みとしては自立可能な厚みを必ずしも確保する必要は無く、最終的な半導体素子（素子３０）の特性（たとえばオン抵抗など）を考慮して当該厚みを決定することができる。そのため、たとえばオン抵抗を低減するためにＳｉＣ単結晶基板１の厚みを自立可能な厚みの下限を下回るような薄さに設定することが可能になる。この結果、特性の優れた（たとえばオン抵抗の十分低い）半導体装置を実現できる。
【０１０９】
また、ＳｉＣ単結晶基板１を支持基材２０に接合するための接合層２２は炭素を含むものであるため、当該接合層２２を酸化することで容易に分解できる。このため、ＳｉＣ単結晶基板１上に半導体素子（素子３０）を形成した後、支持基材２０からＳｉＣ単結晶基板１を容易に分離することができる。
【０１１０】
また、上記炭素を含む接合層２２は、炭素を主成分とする接合層であることが好ましい。たとえば、接合層２２としては、フォトレジストや樹脂などを熱処理して（炭化して）固化するとともにほぼ固体の炭素とした層を用いることができる。このような炭素を主成分とする接合層２２は、半導体素子を形成する工程（Ｓ５０）での熱処理温度（たとえば１０００℃程度）においても、酸化性雰囲気に晒されなければ十分にＳｉＣ単結晶基板１と支持基材２０との接続状態を維持することができる。
【０１１１】
なお、熱処理により接合層２２となる材料としては、たとえば上記のフォトレジスト以外に、フェノール樹脂、グルコースなどを用いることができる。なお、熱処理により接合層２２となる材料としては、上記のフォトレジストのような液状の材料を用いてもよいが、たとえば粘性の高いゲル状の材料や、テープ状、フィルム状などの固体状材料を用いてもよい。このような固体状材料を用いる場合、当該材料は粘着性を有することが好ましい。また、接合層２２を形成するための熱処理としては、接合層２２となるべき層を炭化する（たとえば炭素が主成分となる層とする）熱処理であることが好ましい。たとえば、真空中あるいは不活性ガス雰囲気中で、５００℃以上、好ましくは７００℃以上の加熱温度で所定の時間（たとえば３０分以上９０分以下）熱処理する、といった条件を用いることができる。
【０１１２】
上記半導体装置の製造方法は、接合する工程（Ｓ３０）の後であって半導体素子を形成する工程（Ｓ５０）の前に、接合層２２の露出面を覆うように保護膜（接合層２２の露出面を覆うように形成されるエピタキシャル層２３）を形成する工程（Ｓ４０）（たとえば、図１２および図１３で説明されるエピタキシャル層２３を形成する工程）を備えていてもよい。また、上記半導体装置の製造方法は、半導体素子を形成する工程（Ｓ５０）の後であって分離する工程（Ｓ６０）の前に、保護膜を除去する工程（たとえば図１４で説明した予めＳｉＣ単結晶基板１と支持基材２０との接合部近傍上から当該エピタキシャル層２３を除去する工程）を備えていてもよい。保護膜は、接合層２２よりも酸化性雰囲気に対する耐性の高い材料を用いることが好ましく、たとえば耐酸化性の材料により構成されていることが好ましい。たとえば、保護膜として上記のようなＳｉＣエピタキシャル膜を用いることができるが、他の材料として酸化珪素（ＳｉＯ2など）、窒化珪素（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）などを用いることができる。また、保護膜の形成は、上述した実施の形態２などで説明したようにＳｉＣ単結晶基板１上に形成するエピタキシャル膜の形成と同時に行なってもよいが、保護膜のみを形成する独立した工程を実施してもよい。たとえば、接合層２２の表面のみを露出させる開口パターンを有するマスク層を形成し、保護膜となる膜を形成する、といった工程を実施してもよい。
【０１１３】
この場合、保護膜が存在するために、半導体素子を形成する工程（Ｓ５０）における処理雰囲気が直接接合層２２に触れることを防止できる。そのため、半導体素子を形成する工程（Ｓ５０）において接合層２２を分解するような雰囲気を用いても接合層２２が損傷を受けることを防止できる。また、分離する工程の前には保護膜を除去しているので、当該分離する工程（Ｓ６０）では接合層２２を確実に分解除去することができる。
【０１１４】
上記半導体装置の製造方法において、半導体素子を形成する工程（Ｓ５０）は、エピタキシャル層２３上にフォトレジストを塗布する工程を含んでいてもよい。フォトレジストを塗布する工程では、ローラ塗布方法およびノズル噴射塗布方法のいずれかを用いてもよい。
【０１１５】
ここで、上述した実施の形態２〜実施の形態５のように、複数のＳｉＣ単結晶基板１が支持基材２０に接合層２２を介して接続された場合を考える。このとき、支持基材２０上において複数のＳｉＣ単結晶基板１の間に隙間が形成された場合であっても、上記のようなローラ塗布方法やノズル噴射塗布方法であれば、スピンコート法を用いる場合よりも、ＳｉＣ単結晶基板１の上部表面（主表面）上に形成されたエピタキシャル層上にフォトレジストを確実かつ均一に配置することができる。このため、フォトレジストを用いてフォトリソグラフィ法により形成されるパターンの形状精度の劣化を抑制できるので、結果的に当該形状精度の劣化に起因する素子３０の不良の発生を抑制できる。この結果、半導体装置（素子３０）の製造歩留りの低下を抑制できる。
【０１１６】
上記半導体装置の製造方法では、分離する工程（Ｓ６０）においてＳｉＣ単結晶基板１が分離された支持基材２０は、支持基材を準備する工程（Ｓ２０）において準備される支持基材として再利用されてもよい。この場合、支持基材２０を再利用することができるので、支持基材２０を使い捨てにする場合よりも、半導体装置の製造コストの低減を図ることができる。
【０１１７】
この発明に従った貼り合せ基板の製造方法は、単結晶半導体部材（ＳｉＣ単結晶基板１）を準備する工程（Ｓ１０）と、支持基材２０を準備する工程（Ｓ２０）と、支持基材２０とＳｉＣ単結晶基板１とを、炭素を含む接合層２２を介して接合する工程（Ｓ３０）とを備える。
【０１１８】
このようにすれば、支持基材２０が当該ＳｉＣ単結晶基板１に接合されているので、ＳｉＣ単結晶基板１の厚みなどを薄くしても貼り合せ基板２１としてのハンドリング性を良好に保つことができる。また、上記貼り合せ基板２１のＳｉＣ単結晶基板１上に半導体素子（素子３０）を形成する場合、支持基材２０に当該ＳｉＣ単結晶基板１を接続した状態で処理を行なうので、ＳｉＣ単結晶基板１の厚みとしては自立可能な厚みを必ずしも確保する必要は無く、最終的な半導体素子の特性（たとえばオン抵抗など）を考慮してＳｉＣ単結晶基板１の厚みを決定することができる。そのため、たとえばオン抵抗を低減するためにＳｉＣ単結晶基板１の厚みを、自立可能な厚みの下限を下回るような薄さに設定することが可能になる。この結果、本発明によれば、特性の優れた（たとえばオン抵抗の十分低い）半導体装置を製造可能な貼り合せ基板２１を得ることができる。
【０１１９】
また、ＳｉＣ単結晶基板１などの単結晶半導体部材を支持基材２０に接合するための接合層２２は炭素を含むものであるため、当該接合層２２を酸化することで容易に分解できる。このため、支持基材２０からＳｉＣ単結晶基板１などを容易に分離することができる。
【０１２０】
上記半導体装置の製造方法または上記貼り合せ基板の製造方法において、単結晶半導体部材（ＳｉＣ単結晶基板１）の厚みは１００μｍ以下であってもよく、当該ＳｉＣ単結晶基板１のキャリア濃度は１×１０18ｃｍ-3以上であってもよい。また、ＳｉＣ単結晶基板１の厚みは好ましくは５０μｍ以下である。この場合、ＳｉＣ単結晶基板１に半導体素子を形成したときに、上記のようなキャリア濃度によってＳｉＣ単結晶基板１中での移動度が落ちる（たとえば１００ｃｍＶ／ｓ）ことが考えられる。しかし、上記のようにＳｉＣ単結晶基板１の厚みを規定しておくことで、当該ＳｉＣ単結晶基板１の厚み方向での電気抵抗を十分低く（たとえば０．５ｍΩｃｍ２以下）保つことができる。このため、当該貼り合せ基板２１を用いた半導体装置の製造方法により、縦方向での電気抵抗を十分低くでき、結果的に損失を十分低減できる半導体装置を実現できる。
【０１２１】
上記貼り合せ基板の製造方法は、図１３に示すように、接合層２２の露出面を覆うように保護膜（ＳｉＣ単結晶基板１の端面下部と支持基材２０の上部表面との境界部上に形成されるエピタキシャル層２３）を形成する工程をさらに備えていてもよい。保護膜（ＳｉＣのエピタキシャル層２３）は、接合層２２よりも酸化性雰囲気に対する耐性の高い材料を用いることが好ましく、たとえば耐酸化性の材料により構成されていることが好ましい。この場合、保護膜を形成しているので、当該貼り合せ基板２１を用いて半導体装置を形成するときに、処理雰囲気が直接接合層２２に触れることを防止できる。そのため、半導体装置を形成する工程において接合層２２を分解するような雰囲気（たとえば酸化性雰囲気）を用いても接合層２２が損傷を受けることを防止できる。
【０１２２】
上記半導体装置の製造方法または上記貼り合せ基板の製造方法において、保護膜を構成する材料は、炭化珪素（ＳｉＣ）、酸化珪素、窒化珪素、酸化アルミニウム（Ａｌ２Ｏ３）からなる群から選択される少なくとも１つを含んでいてもよい。この場合、上述した材料はいずれも比較的高温（たとえば約１０００℃程度）にも耐える、耐酸化性の材料であり、上記貼り合せ基板２１を用いて半導体装置を形成する場合に、十分な耐久性を示す。したがって、接合層２２を確実に保護することができる。
【０１２３】
また、保護膜として、上述した実施の形態２で説明したように、単結晶半導体部材（ＳｉＣ単結晶基板１）を構成する材料と同じ材料（ＳｉＣ）を用いてもよい。たとえば、単結晶半導体部材を構成する材料として上述のように炭化珪素（ＳｉＣ）を用いる場合、保護膜としても炭化珪素を用いることができる。この場合、半導体装置の製造工程において、工程（Ｓ４０）にて単結晶半導体部材（ＳｉＣ単結晶基板１）の表面に炭化珪素からなるエピタキシャル層を形成するときに、同時に炭化珪素からなる上記保護膜を形成することができる。したがって、上記エピタキシャル層を形成する工程（Ｓ４０）とは別に、保護膜のみを形成する工程を実施する必要が無いので、半導体装置を製造する場合には製造工程数の増加を抑制できる。
【０１２４】
上記半導体装置の製造方法または上記貼り合せ基板の製造方法において、単結晶半導体部材を準備する工程（Ｓ１０）は、単結晶半導体部材（ＳｉＣ単結晶基板１）において支持基材２０と接合層２２を介して接合される面上に金属層（裏面電極２６となる導電体層）を形成する工程（図２７の工程（Ｓ７０））を含んでいてもよい。
【０１２５】
この場合、ＳｉＣ単結晶基板１の支持基材２０と接合される面（裏面）上に予め金属層（図２８および図２９に示す裏面電極２６となる金属層）を形成しておくことになるので、上記貼り合せ基板２１を用いて半導体装置の製造方法を実施するときに、当該製造方法での熱処理によりＳｉＣ単結晶基板１と金属層とが接触した部分でオーミック接合が形成される。このため、貼り合せ基板２１を用いて形成される半導体装置において、当該金属層を裏面電極２６として利用できる。
【０１２６】
また、上記貼り合せ基板２１を用いて半導体装置を製造する場合、ＳｉＣ単結晶基板１上にデバイス構造を形成し、その後支持基材２０をＳｉＣ単結晶基板１から除去してから上記裏面に電極（裏面電極２６）を形成するときのように、当該電極となる金属層を形成した後にオーミック接合を形成するための熱処理を別途行なう必要が無い（あるいは、熱処理が別途必要になった場合であっても、当該熱処理の処理温度を低減できる）。
【０１２７】
上記半導体装置の製造方法または上記貼り合せ基板の製造方法において、単結晶半導体部材を準備する工程（Ｓ１０）では、図１０や図１８などに示すように、単結晶半導体部材（ＳｉＣ単結晶基板１）を複数準備してもよい。また、上記半導体装置の製造方法において、接合する工程（Ｓ３０）では、複数の単結晶半導体部材（ＳｉＣ単結晶基板１）を支持基材２０に接合層２２を介して接合してもよい。また、このとき複数の単結晶半導体部材（ＳｉＣ単結晶基板１）を支持基材２０の表面に並べて配置してもよい。さらに、隣接して配置される２つの単結晶半導体部材（ＳｉＣ単結晶基板１）の間には、図１２などに示すように隙間を形成しておくことが好ましい。この場合、半導体装置の製造方法における単結晶半導体部材を分離する工程（Ｓ６０）において、酸素プラズマなどの酸化性雰囲気が上記隙間を介して接合層２２に確実に到達できる。このため、分離する工程（Ｓ６０）において支持基材２０から単結晶半導体部材（ＳｉＣ単結晶基板１）を確実に分離することができる。
【０１２８】
上記半導体装置の製造方法または上記貼り合せ基板の製造方法において、支持基材２０の平面形状は上述した実施の形態２で示したように四角形状であってもよい。さらに、単結晶半導体部材（ＳｉＣ単結晶基板１）の平面形状も四角形状とすることが好ましい。なお、支持基材２０の平面形状は、円形状や四角形以外の三角形や五角形など、多角形状であってもよい。また、当該支持基材２０には、上述した実施の形態２、３などに示すように複数の単結晶半導体部材（ＳｉＣ単結晶基板１）を、接合層２２を介して接合することが好ましい。また、支持基材２０の平面形状と単結晶半導体部材（ＳｉＣ単結晶基板１）の平面形状とは相似形であってもよく、あるいは同じ角数の多角形であってもよい。この場合、１枚の支持基材２０に複数の単結晶半導体部材（ＳｉＣ単結晶基板１）を接合するときに、支持基材２０の隅にまで単結晶半導体部材（ＳｉＣ単結晶基板１）を並べて接合することが可能になる。このため、一度に処理できるＳｉＣ単結晶基板１の数を増やすことができるので、効率的に半導体装置を製造することができる。（あるいは、効率的に半導体装置を製造することが可能な貼り合せ基板２１を得ることができる）。また、上記のように支持基材２０や単結晶半導体部材（ＳｉＣ単結晶基板１）の平面形状を四角形状とすれば、製造される半導体装置の平面形状も四角形状である場合が多いので、単結晶半導体部材（ＳｉＣ単結晶基板１）の平面形状が円形状であって面積がほぼ同じ場合より、１つの単結晶半導体部材（ＳｉＣ単結晶基板１）から得られる半導体装置の数を増やすことができる。
【０１２９】
上記半導体装置の製造方法または上記貼り合せ基板の製造方法において、ＳｉＣ単結晶基板１で例示される単結晶半導体部材を構成する材料は、炭化珪素（ＳｉＣ）および窒化物半導体のいずれかを含んでいてもよい。支持基材２０を構成する材料は、炭化珪素（ＳｉＣ）、アルミナ（Ａｌ２Ｏ３）、サファイア、珪素（Ｓｉ）、窒化珪素からなる群から選択される少なくとも１つを含んでいてもよい。このような材料を用いる場合、比較的高温環境下でも炭素を含有する接合層２２と接続状態を維持することができるとともに、高温のプロセスにも耐えることができる。
【０１３０】
上記半導体装置の製造方法または上記貼り合せ基板の製造方法では、支持基材２０には、単結晶半導体部材（ＳｉＣ単結晶基板１）を内部に配置することが可能な貫通孔（開口部４１）が形成されていてもよい。この場合、支持基材２０の開口部４１の内部（たとえば図２２や図２３に示した段差部４２）に単結晶半導体部材（ＳｉＣ単結晶基板１）を配置するので、単結晶半導体部材（ＳｉＣ単結晶基板１）の外周（開口部４１の段差部４２の内壁と対向する部分）に接合層２２が配置されることになる。そのため、半導体装置の製造方法における分離する工程（Ｓ６０）においては、接合層２２に酸化性雰囲気が容易に到達できるため、当該接合層２２の分解を確実に行なうことができる。したがって、分離する工程（Ｓ６０）において支持基材２０から単結晶半導体部材（ＳｉＣ単結晶基板１）を確実に分離することができる。
【０１３１】
この発明に従った半導体装置は、図３０に例示するように、支持基材２０と、単結晶半導体層（ＳｉＣ単結晶基板１およびＳｉＣ単結晶基板１の表面上に形成され、ＳｉＣ単結晶基板１とゲート電極１１との間に位置するエピタキシャル層）と、電極（ソース電極１０、ゲート電極１１、ドレイン電極１２）とを備える。単結晶半導体層（ＳｉＣ単結晶基板１および上記エピタキシャル層）は、支持基材２０の表面上に、炭素を含む接合層２２を介して接合される。電極は、単結晶半導体層（ＳｉＣ単結晶基板１および上記エピタキシャル層）上に形成される。このようにすれば、強度部材として支持基材２０を利用できるので、高品質の単結晶半導体層（特にＳｉＣ単結晶基板１）の厚みをデバイスの動作に必要な厚さだけ最低限確保すればよく、単結晶半導体層のみで半導体装置を形成する場合より単結晶半導体層の厚みを薄くできる。このため、半導体装置の製造コストを低減できる。なお、単結晶半導体層は、上述のように支持基材２０の表面に上記接合層２２を介して接合された単結晶半導体部材（ＳｉＣ単結晶基板１）と、当該単結晶半導体部材（ＳｉＣ単結晶基板１）の表面に形成されたエピタキシャル層とを含んでいてもよいが、単結晶半導体部材（ＳｉＣ単結晶基板１）のみにより構成されていてもよい。
【０１３２】
上記半導体装置において、支持基材２０は導電性材料により構成されていてもよい。この場合、支持基材２０が導電性を有するので、単結晶半導体層の裏面側（ＳｉＣ単結晶基板１における支持基材２０側の表面）に半導体装置の接地電極を形成できる（裏面側から半導体装置の接地を行なうことができる）。なお、炭素を含む接合層２２は、好ましくは炭素を主成分とする接合層２２であって、導電性を有することが好ましい。また、炭素を主成分とする接合層２２とは、炭素の含有率が体積％で５０％以上となっている接合層を意味する。
【０１３３】
上記半導体装置において、単結晶半導体層（ＳｉＣ単結晶基板１および上記エピタキシャル層）を構成する材料は、炭化珪素（ＳｉＣ）および窒化物半導体（たとえばＧａＮなど）のいずれかを含んでいてもよい。また、支持基材２０を構成する材料は、炭化珪素（ＳｉＣ）、アルミナ、サファイア、珪素、窒化珪素からなる群から選択される少なくとも１つを含んでいてもよい。このような材料を用いる場合、比較的高温環境下でも炭素を含有する接合層と接続状態を維持することができるとともに、高温のプロセスにも耐えることができる。
【０１３４】
この発明に従った貼り合せ基板２１は、支持基材２０と、単結晶半導体部材（ＳｉＣ単結晶基板１）とを備える。単結晶半導体部材（ＳｉＣ単結晶基板１）は、支持基材２０の表面上に、炭素を含む接合層２２を介して接合される。
【０１３５】
このようにすれば、支持基材２０が当該単結晶半導体部材（ＳｉＣ単結晶基板１）に接合されているので、単結晶半導体部材（ＳｉＣ単結晶基板１）の厚みなどを薄くしても貼り合せ基板２１としてのハンドリング性を良好に保つことができる。また、上記貼り合せ基板２１の単結晶半導体部材（ＳｉＣ単結晶基板１）上に半導体素子を形成する場合、支持基材２０に当該単結晶半導体部材（ＳｉＣ単結晶基板１）を接続した状態で処理を行なうので、単結晶半導体部材（ＳｉＣ単結晶基板１）の厚みとしては自立可能な厚みを必ずしも確保する必要は無く、最終的な半導体素子（素子３０）の特性（たとえばオン抵抗など）を考慮して決定することができる。そのため、たとえばオン抵抗を低減するために単結晶半導体部材（ＳｉＣ単結晶基板１）の厚みを、自立可能な厚みの下限を下回るような薄さに設定することが可能になる。この結果、本発明による貼り合せ基板２１を用いれば、特性の優れた（たとえばオン抵抗の十分低い）半導体装置を実現できる。
【０１３６】
また、単結晶半導体部材（ＳｉＣ単結晶基板１）を支持基材２０に接合するための接合層２２は炭素を含むものであるため、当該接合層２２を酸化することで容易に接合層２２を分解できる。このため、支持基材２０から単結晶半導体部材（ＳｉＣ単結晶基板１）を容易に分離することができる。
【０１３７】
上記貼り合せ基板２１は、単結晶半導体層（ＳｉＣ単結晶基板１）の表面上に形成されたエピタキシャル層（図１３のエピタキシャル層２３、または図３０のｐ-型エピタキシャル層２など）をさらに備えていてもよい。この場合、製造したい半導体装置の特性に適合するようにエピタキシャル層を形成することで、半導体装置の製造に適した貼り合せ基板２１を実現できる。
【０１３８】
上記貼り合せ基板２１において、単結晶半導体部材（ＳｉＣ単結晶基板１）の厚みは１００μｍ以下であってもよく、当該単結晶半導体部材（ＳｉＣ単結晶基板１）のキャリア濃度は１×１０18ｃｍ-3以上であってもよい。また、単結晶半導体部材（ＳｉＣ単結晶基板１）の厚みは好ましくは５０μｍ以下である。この場合、単結晶半導体部材（ＳｉＣ単結晶基板１）に半導体素子を形成したときに、上記のようなキャリア濃度によって単結晶半導体部材（ＳｉＣ単結晶基板１）中での移動度が落ちる（たとえば１００ｃｍＶ／ｓ程度になる）ことが考えられる。しかし、上記のように単結晶半導体部材（ＳｉＣ単結晶基板１）の厚みを規定しておくことで、当該単結晶半導体部材（ＳｉＣ単結晶基板１）の厚み方向での電気抵抗を十分低い値（たとえば０．５ｍΩｃｍ２以下）に保つことができる。このため、当該貼り合せ基板２１を用いることで、半導体装置では縦方向での電気抵抗を十分低くできるため、結果的に当該半導体装置での損失を十分低減することができる。
【０１３９】
上記貼り合せ基板２１は、接合層２２の露出面を覆うように形成された保護膜（図１３に示したＳｉＣ単結晶基板１の端面と支持基材２０の表面との境界部を覆うエピタキシャル層２３）を備えていてもよい。この場合、保護膜が存在するために、当該貼り合せ基板２１を用いて半導体装置を形成するときに、処理雰囲気が直接接合層２２に触れることを防止できる。そのため、半導体装置を形成する工程において接合層２２を分解するような雰囲気（たとえば酸化性雰囲気）を用いても接合層２２が損傷を受けることを防止できる。
【０１４０】
上記貼り合せ基板２１において、保護膜を構成する材料は、炭化珪素（ＳｉＣ）、酸化珪素、窒化珪素、酸化アルミニウムからなる群から選択される少なくとも１つを含んでいてもよい。この場合、上述した材料はいずれも比較的高温（たとえば約１０００℃程度）にも耐える、耐酸化性の材料であり、上記貼り合せ基板２１を用いて半導体装置を形成する場合に、十分な耐久性を示す。したがって、接合層２２を確実に保護することができる。
【０１４１】
上記貼り合せ基板２１は、図２９に示すように、単結晶半導体部材（ＳｉＣ単結晶基板１）において支持基材２０と接合層２２を介して接合される面（裏面）上に形成された金属層（裏面電極２６）をさらに備えていてもよい。
【０１４２】
この場合、単結晶半導体部材（ＳｉＣ単結晶基板１）の支持基材２０と接合される面（裏面）上に予め金属層（裏面電極２６）を形成しておくことになるので、上記貼り合せ基板２１を用いて半導体装置を製造するときに、当該半導体装置の製造工程での熱処理により単結晶半導体部材（ＳｉＣ単結晶基板１）と金属層（裏面電極２６）とが接触した部分にオーミック接合が形成される。このため、貼り合せ基板２１を用いて形成される半導体装置において、当該金属層（裏面電極２６）を電極として利用できる。
【０１４３】
上記貼り合せ基板２１において、支持基材２０には、接合層２２を介して複数の単結晶半導体部材（ＳｉＣ単結晶基板１）が接合されている。このとき複数の単結晶半導体部材（ＳｉＣ単結晶基板１）を支持基材２０の表面に並べて配置してもよい。さらに、隣接して配置される２つの単結晶半導体部材（ＳｉＣ単結晶基板１）の間には、図１２などに示すように隙間を形成しておくことが好ましい。この場合、貼り合せ基板２１において単結晶半導体部材（ＳｉＣ単結晶基板１）を支持基材２０から分離するときに、酸素プラズマなどの酸化性雰囲気が上記隙間を介して接合層２２に確実に到達できる。このため、支持基材２０から単結晶半導体部材（ＳｉＣ単結晶基板１）を確実に分離することができる。
【０１４４】
上記貼り合せ基板２１において、支持基材２０の平面形状は図１２や図２４などに示すように四角形状であってもよい。また、当該支持基材２０には複数の単結晶半導体部材（ＳｉＣ単結晶基板１）を、接合層２２を介して接合することが好ましい。さらに、単結晶半導体部材（ＳｉＣ単結晶基板１）の平面形状も四角形状とすることが好ましい。この場合、１枚の支持基材２０に複数の単結晶半導体部材（ＳｉＣ単結晶基板１）を接合するときに、支持基材２０の隅にまで単結晶半導体部材（ＳｉＣ単結晶基板１）を並べて接合することが可能になる。このため、一度に処理できる単結晶半導体部材（ＳｉＣ単結晶基板１）の数を増やすことができるので、効率的に半導体装置を製造することが可能な貼り合せ基板２１を実現できる。
【０１４５】
上記貼り合せ基板において、単結晶半導体部材（ＳｉＣ単結晶基板１）を構成する材料は、炭化珪素および窒化物半導体のいずれかを含んでいてもよい。支持基材２０を構成する材料は、炭化珪素、アルミナ、サファイア、珪素、窒化珪素からなる群から選択される少なくとも１つを含んでいてもよい。このような材料を用いる場合、比較的高温環境下でも炭素を含有する接合層２２と単結晶半導体部材（ＳｉＣ単結晶基板１）および支持基材２０との接続状態を維持することができるとともに、高温のプロセスにも耐えることが可能な貼り合せ基板２１を実現できる。
【０１４６】
上記貼り合せ基板２１において、図１９〜図２３に示すように支持基材２０には貫通孔（開口部４１）が形成されていてもよい。単結晶半導体部材（ＳｉＣ単結晶基板１）貫通孔の内部（開口部４１の段差部４２内部）に配置されていてもよい。この場合、支持基材２０の開口部４１における段差部４２内に単結晶半導体部材（ＳｉＣ単結晶基板１）を配置しているので、単結晶半導体部材の外周（ＳｉＣ単結晶基板１において段差部４２の内壁と対向する部分）に接合層２２が配置されることになる。そのため、単結晶半導体部材（ＳｉＣ単結晶基板１）と支持基材２０とを分離するときに、接合層２２に酸化性雰囲気が容易に到達できるため、当該接合層２２の分解を確実に行なうことができる。
【０１４７】
また、上述した実施の形態１や実施の形態２において、支持基材２０の表面に、あらかじめＳｉＣ単結晶基板１の位置決めを容易にするための座繰り部（凹部）を形成しておいてもよい。たとえば、当該凹部は、ＳｉＣ単結晶基板１の平面形状に対応する平面形状を有し、内部にＳｉＣ単結晶基板１の裏面を配置することが可能なサイズとなっていることが好ましい。
【０１４８】
また、ＳｉＣ単結晶基板１と支持基材２０との間に配置される接合層２２は、ＳｉＣ単結晶基板１と支持基材２０との対向する面（接合界面）の全体に配置されていてもよいが、当該接合界面の一部のみ（たとえば図８や図１６に示すように接合界面の外周部のみ、あるいは当該外周部のさらに一部のみ、あるいは接合界面の中央部のみ、あるいは接合界面のうちの任意の１つまたは複数の箇所）に配置されていてもよい。
【０１４９】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１５０】
この発明は、支持基材にＳｉＣ単結晶基板やＧａＮ単結晶基板などの単結晶半導体部材を貼り付けて構成される貼り合せ基板および当該貼り合せ基板を用いて製造される半導体装置に特に有利に適用される。
【符号の説明】
【０１５１】
１  単結晶基板、２  ｐ−型エピタキシャル層、３  ｎ型エピタキシャル層、４  ｐ＋型の半導体層、５  ソース領域層、６  ｐ型エピタキシャル層、７  ｐ＋型ゲート領域層、９  ドレイン領域層、１０，１１１  ソース電極、１１，１１０  ゲート電極、１２，１１２  ドレイン電極、２０  支持基材、２１  貼り合せ基板、２２  接合層、２３  エピタキシャル層、２５  第２支持基材、２６  裏面電極、２７  矢印、３０  素子、４１  開口部、４２  段差部、１０１  半導体装置、１２１  バッファ層、１２２  耐圧保持層、１２３  ｐ領域、１２４  ｎ＋領域、１２５  ｐ＋領域、１２６  酸化膜、１２７  上部ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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