(57)【要約】【課題】実動作時における内部クロック信号のジッタ量を検出し、検出したジッタ量を外部で利用可能に出力できる半導体装置を得ること。【解決手段】クロック生成回路が出力しているクロック信号と、該クロック信号を少なくとも１周期遅延した遅延クロック信号との位相差に基づき前記クロック信号に含まれるジッタ成分を検出するジッタ検出部と、前記検出されたジッタ成分を電圧信号に変換する増幅回路を有する増幅部と、前記変換された電圧信号を外部へ出力するためのジッタ出力端子とを備えたことを特徴とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
論理回路に供給するクロック信号を生成するクロック生成回路を有する半導体装置において、
前記クロック生成回路が出力しているクロック信号と、該クロック信号を少なくとも１周期遅延した遅延クロック信号との位相差に基づき前記クロック信号に含まれるジッタ成分を検出するジッタ検出部と、
前記検出されたジッタ成分を電圧信号に変換する増幅回路を有する増幅部と、
前記変換された電圧信号を外部へ出力するためのジッタ出力端子と
を備えたことを特徴とする半導体装置。
【請求項２】
前記増幅部は、
前記増幅回路が生成した電圧信号を帯域制限して前記ジッタ出力端子に出力する帯域フィルタ
を備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記増幅回路は、固定ゲインの増幅回路、または、ゲインが前記論理回路にて生成されるゲイン制御値に基づき制御されるゲイン制御機能付き増幅回路であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記帯域フィルタは、帯域固定の帯域フィルタ、または、帯域が前記論理回路にて生成される帯域制御値に基づき制御される帯域制御機能付き帯域フィルタであることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
請求項１〜４のいずれか一つに記載の半導体装置の前記ジッタ出力端子に出力される電圧信号を入力とする制御回路であって、
該電圧信号が示すジッタ量を減少させるように前記半導体装置の動作環境を制御する
ことを特徴とする制御回路。
【請求項６】
前記制御回路は、
前記半導体装置のクロック生成回路に給電する電源電圧を、前記電圧信号が示すジッタ量を減少させるように制御する電圧レギュレータである
ことを特徴とする請求項５に記載の制御回路。
【請求項７】
前記制御回路は、
前記半導体装置を冷却する冷却手段を、前記電圧信号が示すジッタ量を減少させるように制御する温度レギュレータである
ことを特徴とする請求項５に記載の制御回路。
【請求項８】
前記制御回路は、
前記半導体装置のクロック生成回路に給電する電源電圧を制御する電圧レギュレータと、
前記半導体装置を冷却する冷却手段を制御する温度レギュレータと、
前記電圧信号が示すジッタ量を減少させるように、前記電圧レギュレータと前記温度レギュレータの一方または両方に動作指令を出力するマイクロコンピュータと
を備えていることを特徴とする請求項５に記載の制御回路。
【請求項９】
前記マイクロコンピュータは、前記電圧信号が示すジッタ量と前記半導体装置の論理回路のノイズマージンとの関係に応じて前記半導体装置の機能の少なくとも一部の機能を停止させる制御を行うことを特徴とする請求項８に記載の制御回路。
【請求項１０】
請求項１〜４のいずれか一つに記載の半導体装置の前記ジッタ出力端子に出力される電圧信号を入力とする制御回路であって、
該電圧信号が示すジッタ量と前記半導体装置の論理回路のノイズマージンとの関係に応じて前記半導体装置の機能の少なくとも一部の機能を停止させる制御を行う
ことを特徴とする制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および前記半導体装置の機能や動作環境を変化させる制御を行う制御回路に関するものである。
【背景技術】
【０００２】
半導体装置には、ＡＳＩＣ（Application Specific ＩＣ）、ＦＰＧＡ（Field Programmable Gate Array）やＣＰＬＤ（Complex Programmable Logic Device）など種々あるが、ここでは、それらの半導体装置をＬＳＩ（Large Scale ＩＣ）と称することにする。ＬＳＩは、論理回路に供給するクロック信号を生成するクロック生成回路を備えている。クロック生成回路としては、水晶発振器の出力に基づきクロック信号を生成するＰＬＬ（Phase Locked Loop）回路が広く用いられている。
【０００３】
ところで、例えば特許文献１に示されているように、ＰＬＬ回路が出力するクロック信号には、時間的なズレや揺らぎであるジッタが存在する。ＰＬＬ回路が出力するクロック信号のジッタ量が大きくなり、クロック信号の供給を受ける論理回路のスキュー制約や伝送信号のアイマスク制約から逸脱すると、論理誤動作を引き起こす。
【０００４】
ＰＬＬ回路が出力するクロック信号のジッタ量は、主にＰＬＬ回路の動作環境（電源電圧や周囲温度）の変化により変動する。そのため、従来から、論理誤動作を引き起こすジッタ量の増加を抑えるために、ＰＬＬ回路の動作環境を一定に保つ工夫がなされている。具体的には、電源変動を安定化する対策として、例えば、バイパスコンデンサやＰＤＮ（Power Delivery/Distribution Network：電源分配回路）などを付加することが行われている。また、温度変動を安定化する対策として、例えば、高容量のヒートスプレッダを付加することが行われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１７１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、本発明が対象とするＬＳＩは、使用環境の定まらない汎用のＬＳＩであり、上記対策を予め動作時の環境条件に応じて最適化することはできないので、最悪の動作環境に対応できるように冗長な対策がなされている。そのため、動作を保証する環境条件が、実施された対策に合わせて制限されてしまうという問題がある。
【０００７】
動作時の環境条件に応じて上記対策を最適化できるようにするには、実動作時のＬＳＩ内部でのジッタ量を計測し、そのＬＳＩ内部で計測したジッタ量を外部で利用可能に観測できることが必要である。
【０００８】
ジッタ量を検出する方法としては、特殊なＬＳＩテスタにて測定する方法と、サンプルをテストベンチにより測定する方法と、ジッタ測定を専用回路に内蔵しセルフテストする方法（Self Test回路を埋め込むBuilt-In法：ＢＩＳＴ）との３通りが知られている。
【０００９】
しかし、テスタやサンプルの測定は、ＬＳＩ単体の性能品質を評価するために用いるもので、ＬＳＩが製品装置に組み込まれた実動作環境でのジッタ量を計測できない。また、ＢＩＳＴは、ＬＳＩ内部のジッタを検出するもののセルフテスト項目に対する結果が得られるのみで、外部でジッタ量を観測できないという問題がある。
【００１０】
本発明は、上記に鑑みてなされたものであり、実動作時における内部クロック信号のジッタ量を検出し、検出したジッタ量を外部で利用可能に出力できる半導体装置を得ることを目的とする。
【００１１】
また、本発明は、上記発明による半導体装置の出力が示すジッタ量を減少させるように動作環境を変化させる制御や、該ジッタ量に応じて該半導体装置の機能を変更する制御が行える制御回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
上述した目的を達成するために、本発明は、論理回路に供給するクロック信号を生成するクロック生成回路を有する半導体装置において、前記クロック生成回路が出力しているクロック信号と、該クロック信号を少なくとも１周期遅延した遅延クロック信号との位相差に基づき前記クロック信号に含まれるジッタ成分を検出するジッタ検出部と、前記検出されたジッタ成分を電圧信号に変換する増幅回路を有する増幅部と、前記変換された電圧信号を外部へ出力するためのジッタ出力端子とを備えたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、使用環境の定まらない汎用の半導体装置の実動作環境でのジッタ量を該半導体装置の外部でリアルタイムに観測できるようになる。その結果、製品装置に組み込まれていても、ジッタ量を容易に計測することができるので、高額な高速オシロスコープによるジッタ解析機能に頼らずとも、安価なスペクトラムアナライザ等でジッタに起因する誤動作の要因解析が可能になるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の実施の形態１による半導体装置の概念的な構成を示すブロック図である。
【図２】図２は、図１に示す半導体装置の具体的構成例を示すブロック図である。
【図３】図３は、図２に示す位相比較回路の構成例を示す回路図である。
【図４】図４は、図２に示す積分回路の構成例を示す回路図である。
【図５】図５は、ジッタ検出部の動作を説明する波形図である。
【図６】図６は、本発明の実施の形態２による制御回路として、電源変動を抑制する制御回路の構成例を示すブロック図である。
【図７】図７は、本発明の実施の形態２による制御回路として、温度変動を抑制する制御回路の構成例を示すブロック図である。
【図８】図８は、本発明の実施の形態２による制御回路として、ジッタ抑制および機能変更を実施する制御回路の構成例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下に、本発明にかかる半導体装置および制御回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１６】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置の概念的な構成を示すブロック図である。図１において、この実施の形態による半導体装置（ＬＳＩ）１は、例えば、ＦＰＧＡである。
【００１７】
まず、一般的なＬＳＩの構成を説明する。
ＬＳＩは、一般に、内部回路として、論理回路２と、この論理回路２にクロック信号ＣＬＫを供給するＰＬＬ回路３とを備えている。また、外部入出力ピンとして、パッケージに、電源ピン４、基準クロック入力ピン５、グランドピン６，データ入力ピン７、データ出力ピン８、データ入出力ピン９などが設けられている。
【００１８】
電源ピン４には、ＰＬＬ回路３に給電する電源ＶＤＤが接続される。図１では、論理回路２に給電する電源が接続される電源ピンは示されていない。この実施の形態は、ＰＬＬ回路３を問題にしているからである。
【００１９】
基準クロック入力ピン５には、図示しない水晶発振器からＰＬＬ回路３に供給される基準クロック信号Ｘｉｎが入力される。ＰＬＬ回路３のグランド端子は、グランドピン６経由で当該ＬＳＩ１を搭載する回路基板のグランドに接続される。論理回路２のグランド端子も同様の形式で当該ＬＳＩ１を搭載する回路基板のグランドに接続されている。論理回路２は、データ入力ピン７、データ出力ピン８およびデータ入出力ピン９を使用して外部とデータの授受を行う。
【００２０】
この実施の形態によるＬＳＩ１は、このような一般的な構成のＬＳＩにおいて、内部回路として、ジッタ検出部１０および増幅部１１を設け、外部入出力ピンとして、パッケージに、ジッタ出力ピン１２を設けてある。
【００２１】
ジッタ検出部１０は、ＰＬＬ回路３が出力しているクロック信号ＣＬＫと、該クロック信号ＣＬＫを少なくとも１周期遅延した遅延クロック信号との位相差に基づき、クロック信号ＣＬＫに含まれるジッタ成分を検出する。
増幅部１１は、検出されたジッタ成分を電圧信号に変換する増幅回路１１ａを有し、変換した電圧信号（ジッタ値）をジッタ出力ピン１２から外部へ出力する。
【００２２】
ジッタ検出部１０と増幅部１１は、例えば図２に示すように構成することができる。図２は、図１に示す半導体装置の具体的な構成例を示すブロック図である。
まず、ジッタ検出部１０について説明する。図２において、ジッタ検出部１０は、遅延回路１４と、位相比較回路１５と、積分回路１６とを備えている。位相比較回路１５は、例えば図３に示すように構成されている。積分回路１６は、例えば図４に示すように構成されている。
【００２３】
遅延回路１４は、ＰＬＬ回路３が出力するクロック信号ＣＬＫを少なくとも１周期遅延させた遅延クロック信号ＤＣＬＫを生成する。
図３において、位相比較回路１５は、フリップフロップ回路２５，２６と、排他的論理和回路２７，２８と、加減算器２９とを備えている。
【００２４】
フリップフロップ回路２５は、クロック入力端に入力されるＰＬＬ回路３が出力するクロック信号ＣＬＫの立ち上がりエッジで、データ入力端Ｄに入力される遅延クロック信号ＤＣＬＫを取り込む。
【００２５】
フリップフロップ回路２６のクロック入力端には、ＰＬＬ回路３が出力するクロック信号ＣＬＫを論理反転した論理反転クロック信号／ＣＬＫが入力され、データ入力端は、フリップフロップ回路２５のデータ出力端Ｑが接続されている。つまり、フリップフロップ回路２６は、フリップフロップ回路２５が１周期前のクロック信号ＣＬＫの立ち上がりエッジで取り込んだ遅延データを、論理反転クロック信号／ＣＬＫの立ち上がりエッジで取り込む。
【００２６】
排他的論理和回路２７は、遅延クロック信号ＤＣＬＫとフリップフロップ回路２５が取り込んだデータとの排他的論理和を取り、加減算器２９の加算入力端（＋）に出力する。排他的論理和回路２８は、フリップフロップ回路２５が取り込んだデータとフリップフロップ回路２６が取り込んだ遅延データとの排他的論理和を取り、加減算器２９の減算入力端（−）に出力する。その結果、加減算器２９からクロック信号ＣＬＫと遅延クロック信号ＤＣＬＫとの位相差ΔＪが、クロック信号ＣＬＫに存在するジッタにより時間幅が増減する形で出力される。つまり、位相差ΔＪは、クロック信号ＣＬＫに存在するジッタの変化量を表している。
【００２７】
また、積分回路１６は、図４において、ＯＰアンプ３１を用いて構成される。ＯＰアンプ３１は、非反転入力端子（＋）がグランドに接続され、反転入力端子（−）に、抵抗器３２を介して位相比較回路１５が検出した位相差ΔＪが入力される。反転入力端子（−）と出力端子との間に、コンデンサ３３および抵抗器３４が並列に設けられる。
【００２８】
次に、図５は、ジッタ検出部の各部の動作を説明する波形図である。図５において、遅延回路１４が出力する遅延クロック信号ＤＣＬＫ（図５（２））が、ＰＬＬ回路３が出力するクロック信号ＣＬＫ（図５（１））の１周期だけ遅延している場合、位相比較回路１５にて検出される位相差ΔＪ（図５（３））は、現時点でのクロック信号ＣＬＫ（図５（１））のエッジと１クロック前の遅延クロック信号ＤＣＬＫ（図５（２））のエッジとのズレ幅は、１クロック分で増減したクロックパルスの時間幅であるから、ジッタの変化量である。したがって、位相比較回路１５にて検出される位相差ΔＪ（図５（３））であるジッタの変化量を積分回路１６にて積分すれば、ジッタ量Ｊ（図５（４））が得られる。
【００２９】
次に、図２に戻って増幅部１１について説明する。増幅部１１が有する増幅回路１１ａは、固定ゲインのものでもよいが、図２では、ゲイン制御機能付き増幅回路１７を示してある。また、増幅部１１は、増幅回路とジッタ出力ピン１２と間に、帯域フィルタを設けることができる。その帯域フィルタは、固定帯域のものでもよいが、図２では、帯域制御機能付き帯域フィルタ１８を示してある。そして、ゲイン制御機能付き増幅回路１７と帯域制御機能付き帯域フィルタ１８の一方または両方が設けられる場合は、論理回路２内に、制御用のレジスタ２０が用意される。すなわち、ゲイン制御機能付き増幅回路１７および帯域制御機能付き帯域フィルタ１８は、論理回路２における入出力処理過程で扱うデータ速度などに応じて、所定の時間間隔でレジスタ２０に設定される制御値により、そのゲインおよび帯域が可変制御される。
【００３０】
つまり、ジッタ検出部１０にて検出されたジッタ量Ｊが、「増幅回路で構成される増幅部１１」または「増幅回路および帯域フィルタで構成される増幅部１１」にてジッタ値Ｖｊの電圧信号に変換され、ジッタ出力ピン１２から外部へ出力される。
【００３１】
このように、実施の形態１によれば、ＬＳＩ内部に、クロックジッタを検出するジッタ検出部と、そのジッタ量を電圧信号としてＬＳＩ外部に出力する増幅部とを有する構成としたので、使用環境の定まらない汎用のＬＳＩの実動作環境でのジッタ量を該ＬＳＩの外部でリアルタイムに観測できるようになる。
【００３２】
したがって、製品装置に組み込まれていても、ジッタ量を容易に計測することができるので、高額な高速オシロスコープによるジッタ解析機能に頼らずとも、安価なスペクトラムアナライザ等でジッタに起因する誤動作の要因解析が可能になる。
【００３３】
また、増幅部が有する増幅回路をゲイン制御機能付きの増幅回路とすれば、ＬＳＩ外部に接続する観測回路に適合した電圧値を出力することができる。そして、増幅部に帯域フィルタを設ける構成とすれば、ＬＳＩ外部に接続する観測回路に検知させたい周波数範囲のみのジッタ情報を出力することが可能になる。この帯域フィルタも帯域制御機能付きとすることができる。これらによって、ＬＳＩ外部に接続する観測回路とのインターフェースの汎用性を高めることができる。
【００３４】
実施の形態２．
この実施の形態２では、図６〜図８を参照して、実施の形態１にて説明したＬＳＩの出力が示すジッタ量を減少させるように動作環境（電源電圧、周囲温度）を変化させる制御や、該ジッタ量に応じて該ＬＳＩの機能を変更する制御が行える制御回路について説明する。なお、図６〜図８では、図１に示したＬＳＩ１における増幅部１１として、ゲイン制御機能付き増幅回路１７のみを示してある。
【００３５】
図６は、本発明の実施の形態２による制御回路として、電源変動を抑制する制御回路の構成例を示すブロック図である。図６において、制御回路である電圧レギュレータ３５に供電している電源ＶＤＤは、ＬＳＩ１の共通電源から分岐してＰＬＬ回路３に給電する分岐電源を示している。
【００３６】
電圧レギュレータ３５は、分岐電源ＶＤＤから電源ピン４への給電路に介在して設けられ、その制御端子にジッタ出力ピン１２が接続され、ＬＳＩ１の内部で検出されるジッタ値を少なくするように、ＰＬＬ回路３に給電する電源電圧を制御する。
【００３７】
次に、図７は、本発明の実施の形態２による制御回路として、温度変動を抑制する制御回路の構成例を示すブロック図である。図７において、ＬＳＩ１を搭載する回路基板の背面に冷却手段としてのペルチェクーラー３７が取り付けられている。制御回路である温度レギュレータ３８は、その制御端子にジッタ出力ピン１２が接続され、ＬＳＩ１の内部で検出されるジッタ値を少なくするように、ペルチェクーラー３７に印加する電圧を制御する。なお、冷却手段としては、ペルチェクーラー３７に代えて、ＬＳＩ１に冷風を吹き付けるファンクーラーなどでもよい。
【００３８】
次に、図８は、本発明の実施の形態２による制御回路として、ジッタ抑制および機能変更を実施する制御回路の構成例を示すブロック図である。図８において、制御回路は、電圧レギュレータ３５と温度レギュレータ３８とマイクロコンピュータ（マイコン）３９とを備えている。
【００３９】
電圧レギュレータ３５は、分岐電源ＶＤＤから電源ピン４への給電路に介在して設けられ、その制御端子にマイコン３９から入力される動作指令に従ってＰＬＬ回路３に給電する電源電圧を制御する。
【００４０】
温度レギュレータ３８は、その制御端子にマイコン３９から入力される動作指令に従ってペルチェクーラー３７に印加する電圧を制御する。なお、冷却手段としては、ペルチェクーラー３７に代えて、ＬＳＩ１に冷風を吹き付けるファンクーラーなどでもよい。
【００４１】
マイコン３９は、ＡＤ変換ポートにジッタ出力ピン１２が接続され、ＬＳＩ１の内部で検出されるジッタ値を少なくするように、電圧レギュレータ３５と温度レギュレータ３８の一方または両方に動作指令を出力する。
【００４２】
また、ＬＳＩ１のパッケージに、ＬＳＩ１の機能制御に用いる機能制御ピン４０が設けられている。マイコン３９は、ＬＳＩ１の内部で検出されるジッタ値を少なくするように電圧レギュレータ３５と温度レギュレータ３８に動作指令を出力している過程において、ＬＳＩ１の内部で検出されるジッタ値と論理回路２のノイズマージンとの関係に応じてＬＳＩ１の機能の少なくとも一部の機能を停止させる機能停止信号を、機能制御ピン４０を介して論理回路２に出力する。
【００４３】
さらに、図８に示す構成において、制御回路がマイコン３９のみで構成される場合において、マイコン３９は、ＬＳＩ１の内部で検出されるジッタ値と論理回路２のノイズマージンとの関係に応じてＬＳＩ１の機能の少なくとも一部の機能を停止させる機能停止信号を、機能制御ピン４０を介して論理回路２に出力する。
【００４４】
このように、実施の形態２によれば、ＰＬＬ回路の出力クロックに存在するジッタの発生要因が、ＰＬＬ回路に給電する電源電圧の変動やＬＳＩの周囲温度の変動である場合、それらの動作環境を、ジッタ量を少なくするように変化させることができるので、検出された動作時のジッタ量に応じて動作環境の最適化を図ることが可能になり、論理誤動作の発生を防止することが可能になる。
【００４５】
また、検出された動作時のジッタ量と論理回路のノイズマージンとの関係に応じて、ＬＳＩの機能を制限することができるので、論理誤動作を起こさせないぎりぎりのノイズマージンを確保した限界条件の下で、当該ＬＳＩの使用を継続することが可能になる。
【産業上の利用可能性】
【００４６】
以上のように、本発明にかかる半導体装置は、実動作時における内部クロック信号のジッタ量を検出し、検出したジッタ量を外部で利用可能に出力できる半導体装置として有用である。
【００４７】
また、本発明にかかる制御回路は、上記発明による半導体装置の出力が示すジッタ量を減少させるように動作環境を変化させる制御や、該ジッタ量に応じて該半導体装置の機能を変更する制御が行える制御回路として有用である。
【符号の説明】
【００４８】
１  ＬＳＩ（半導体装置）
２  論理回路
３  ＰＬＬ回路（クロック生成回路）
４  電源ピン
１０  ジッタ検出部
１１  増幅部
１１ａ  増幅回路
１２  ジッタ出力ピン
１４  遅延回路
１５  位相比較回路
１６  積分回路
１７  ゲイン制御機能付き増幅回路
１８  帯域制御機能付き帯域フィルタ
３５  電圧レギュレータ（制御回路）
３７  ペルチェクーラー（冷却手段）
３８  温度レギュレータ（制御回路）
３９  マイクロコンピュータ（マイコン：制御回路）
４０  機能制御ピン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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