(57)【要約】【課題】デバイス後工程で薄型化され、且つ、裏面研磨された半導体デバイスにゲッタリング能力を付与する。【解決手段】シリコン基板の裏面を研削することにより厚みを１００μｍ以下とする裏面研削工程Ｓ３１と、研削されたシリコン基板の裏面を研磨する裏面研磨工程Ｓ３２と、研磨されたシリコン基板の裏面にレーザー照射を行う重金属捕獲層形成工程Ｓ３３とを備える。本発明によれば、レーザー光の照射によってシリコン基板の裏面側に結晶変質層からなる重金属捕獲層を形成していることから、主に裏面研削・研磨工程において混入するＣｕ、Ｎｉや薄厚加工後の次工程で混入する重金属も裏面近傍領域に捕獲することが可能となる。【選択図】図５
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【特許請求の範囲】
【請求項１】
表面に半導体素子が形成されたシリコン基板の一部を裏面側から除去することにより、前記シリコン基板の厚みを１００μｍ以下とする薄型化工程と、
薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、
前記薄型化工程若しくは前記裏面研磨工程と同時に又は前記裏面研磨工程の終了後に、前記シリコン基板の裏面側の一部あるいは全面にレーザー光を照射することにより重金属捕獲層を形成する重金属捕獲層形成工程と、を備えることを特徴とする半導体デバイスの製造方法。
【請求項２】
前記レーザー光が前記シリコン基板の表層あるいは内部に侵入する波長範囲であり、前記重金属捕獲層形成工程は、前記シリコン基板の内部に集光することを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記重金属捕獲層は集光されたレーザー光により前記シリコン基板を変質層に変異させてなることを特徴とする請求項１又は２に記載の半導体デバイスの製造方法。
【請求項４】
前記重金属捕獲層形成工程は、前記シリコン基板の表面にバックグラインド保護テープを貼り付けた状態で行うことを特徴とする請求項１乃至３のいずれか一項に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの製造方法に関し、特に、マルチチップパッケージ（ＭＣＰ）への搭載が好適な半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
半導体プロセスにおける問題点の一つとして、シリコンウェーハ中への不純物である重金属の混入が挙げられる。シリコンウェーハの表面側に形成されるデバイス領域へ重金属が拡散した場合、ポーズタイム不良、リテンション不良、接合リーク不良、及び酸化膜の絶縁破壊といったデバイス特性に著しい悪影響をもたらす。このため、シリコンウェーハに混入した重金属がデバイス領域に拡散するのを抑制するため、ゲッタリング法を採用するのが一般的である。ゲッタリングは、シリコン基板の表面にデバイス形成を行うデバイス前工程での重金属汚染防止を目的としている。
【０００３】
一方、デバイス前工程の後に行われるシリコン基板の薄厚化、ワイヤーボンディングあるいは樹脂封入などのデバイス後工程での重金属汚染は、これまで特に重視されていなかった。これは、デバイス後工程の初期においてシリコンウェーハの裏面を研削除去する工程があり、この裏面研削時に導入されるスクラッチやダメージ等が強力なエクストリンシック・ゲッタリング（ＥＧ）によるゲッタリング源として作用するからである。
【０００４】
しかしながら、最終的なチップ厚みは年々薄型化しており、特に、ＭＣＰ搭載されるチップは１００μｍ以下に薄型化されることが多く、製品によっては現在２５μｍ以下まで薄型化され、将来的には１０μｍ以下とも予測されている。チップの厚みが１００μｍ以下まで薄型化されると、裏面研削時のダメージによってシリコンウェーハが割れやすくなるという問題が生じる。このような問題を解決するためには、裏面研削後にダメージ除去する工程、すなわちＣＭＰ法による裏面研磨工程やウェットエッチング工程を新たに追加する必要が生じる。
【０００５】
ところが、裏面研磨によってシリコンウェーハ裏面のダメージを除去すると、裏面のゲッタリング源も消失することから、ＥＧ効果が失われてしまう。しかも、薄型化されたシリコンウェーハはイントリンシック・ゲッタリング（ＩＧ）層の厚みも薄いことから、酸素析出物による通常のＩＧ層では十分なＩＧ効果も期待できない。より詳細には、ＩＧ法を用いたエピタキシャルウェーハやシリコンウェーハであっても、熱処理によってエピタキシャル膜の厚みを含め、酸素析出核が存在しないＤＺ層がウェーハ表面から１０μｍ以上形成される。チップの最終膜厚が薄くなってくるとＩＧ層は殆ど存在しない状態になり、デバイス後工程で発生した不純物金属を全くゲッタリングできなくなる。
【０００６】
このように、シリコンウェーハ裏面が研磨される薄型の半導体デバイスにおいては、デバイス後工程における重金属汚染の問題が顕在化し始めている。
【０００７】
これに関し、特許文献１には、薄厚化されたウェーハ裏面に種々の方法によりゲッタリング能力を付与する技術が開示されている。例えば、薄厚化されたシリコンウェーハの裏面に多結晶シリコン膜や窒化膜を堆積させる方法、シリカ粒子を用いて裏面にダメージを与える方法、イオン注入により裏面にダメージ層を形成する方法などが挙げられている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−４１２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、多結晶シリコン膜や窒化膜の堆積にはＣＶＤ装置などの成膜装置が必要であることから、デバイス後工程でこれらを形成することは量産品においては現実的ではない。特に裏面に膜付けする工程では、シリコン厚みが１００μｍ以下、最先端の薄厚チップでは２５μｍ厚になっているが成膜装置内へのウェーハハンドリング時のワレ問題や例えバックグラインドテープがシリコンデバイス作製面に貼り付けられた状態でも成膜温度がテープ耐熱温度以下であることが必須となり１００℃前後の温度で成膜できる装置などない。また、シリカ粒子を用いて裏面にダメージを与える方法は、チップ厚みがある程度厚ければ効果があるものと考えられるが、既に説明したとおり、最終的なチップ厚みが１００μｍ以下、将来的には１０μｍ程度まで薄型化されると、シリカ粒子などによる物理的ダメージ導入によって抗折強度が低下し、チップ割れの問題が生じてしまうため、歩留まりが大幅に低下することが予想される。さらに、イオン注入機をデバイス後工程に導入することは、装置価格も非常に高価、かつ品質維持管費が高いなどの課題が多い。
【００１０】
このような背景からなされたものであり、デバイス後工程における重金属汚染を排除することが可能な半導体デバイスの製造方法を提供するものである。
【課題を解決するための手段】
【００１１】
本発明による半導体デバイスの製造方法は、表面に半導体素子が形成されたシリコン基板に対しての基板厚みが１００μｍ以下とする薄型化工程と、薄型化された前記シリコン基板の裏面を研磨する裏面研磨工程と、前記薄型化工程若しくは前記裏面研磨工程と同時に又は前記裏面研磨工程の終了後に、前記シリコン基板の裏面側の一部あるいは全面にレーザー光を照射することにより重金属捕獲層を形成する重金属捕獲層形成工程と、を備えることを特徴とする。
【００１２】
本発明によれば、レーザー光の照射によってシリコン基板の裏面側に結晶変質層からなる重金属捕獲層を形成していることから、主に裏面研削・研磨工程において混入するＣｕ、Ｎｉや薄厚加工後の次工程で混入する重金属も裏面近傍領域に捕獲することが可能となる。
【００１３】
本発明において、前記レーザー光は前記シリコン基板の表層あるいは内部に侵入する波長範囲であり、前記重金属捕獲層形成工程は、前記シリコン基板の内部に集光することが好ましい。シリコン基板の表層あるいは内部に侵入する波長範囲とは、波長１００ｎｍ〜１２００ｎｍの範囲である。これによれば、シリコン基板の裏面側における表層あるいは内部に重金属捕獲層を形成することが可能となる。また、研削又は研磨時に用いるバックグラインド保護テープをシリコンウェーハの表面に貼り付けた状態で、レーザー光を裏面近傍に集光させた場合であっても、デバイス作製した表面に貼り付けたバックグラインド保護テープが温度劣化することなくシリコン基板裏面から導入される重金属を捕獲低減することができる。
【００１４】
本発明において、前記重金属捕獲層形成工程は、前記シリコン基板の表面にバックグラインド保護テープを貼り付けた状態で行うことが好ましい。薄型化されたシリコンウェーハはバックグラインド保護テープを貼り付けた状態でなければハンドリングが困難だからである。
【発明の効果】
【００１５】
このように、本発明によれば、デバイス後工程において成膜装置やイオン注入機を用いたり、チップ裏面に直接物理的ダメージを与えたりすることなく、デバイス後工程、特に、薄型化工程や裏面研磨工程にてシリコン基板の裏面から導入される重金属を捕獲することができる。これにより、デバイス後工程における製造コストの大幅な増大や、チップの抗折強度の低下を防止しつつ、１００μｍ以下に薄型化される半導体デバイスの歩留まりを高めることが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の好ましい実施形態による半導体デバイス１０構造を示す略断面図である。
【図２】変形例による半導体デバイス１０構造を示す略断面図である。
【図３】半導体デバイス１０を用いたＭＣＰ２０の構造を示す略断面図である。
【図４】半導体デバイス１０の製造方法を大まかに説明するためのフローチャートである。
【図５】デバイス後工程（ステップＳ３０）を説明するためのフローチャートである。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態による半導体デバイス１０構造を示す略断面図である。
【００１９】
図１に示すように、本実施形態による半導体デバイス１０は、シリコン基板１１と、シリコン基板１１の表面１１ａ側に設けられたデバイス領域１２と、シリコン基板１１の裏面１１ｂ側に設けられた重金属捕獲層１３によって構成されている。シリコン基板１１の厚みは１００μｍ以下に薄型化されており、これによりＭＣＰへの搭載が好適である。また、シリコン基板１１の裏面１１ｂは鏡面研磨されている。これにより、合計厚みが１００μｍ以下に薄型化されているにもかかわらず、抗折強度が確保されることから、チップの割れが防止される。
【００２０】
シリコン基板１１は、特に限定されるものではないが、ボロンがドーピングされたいわゆるｐ基板、あるいはリンやアンチモンなどドーピングされたｎ基板であり、ドーパント濃度に基づくシリコン基板１１の比抵抗は０．００２Ω・ｃｍ以上２００Ω・ｃｍ程度に調整される。特に０．００２Ω・ｃｍ以上１Ω・ｃｍ以下の基板の場合には、上記基板表面にシリコンエピタキシャル膜を形成してもよい。また、特に限定されるものではないが、シリコン基板１１の初期酸素濃度は、７×１０１７ａｔｏｍｓ／ｃｍ３以上であることが好ましい。これによれば、熱処理によって形成される酸素析出物がＣｕやＮｉなどの重金属のゲッタリング源として機能するからである。シリコン基板１１に酸素析出物を形成するための酸素析出熱処理は、デバイス前工程を行う前に行っても構わないし、デバイス前工程中における熱プロセスによって代用しても構わない。
【００２１】
デバイス領域１２は、ＭＯＳトランジスタなどの半導体素子や、セルキャパシタなどの受動素子、さらには金属配線などが形成された領域である。このうち、少なくとも半導体素子については、シリコン基板１１の表面１１ａを含む表層部分に形成される。また、金属配線などはシリコン基板１１の表面１１ａよりも上方に形成される。シリコン基板１１のうち、デバイス領域１２とそれ以外の領域との境界は必ずしも明確ではないが、デバイス領域１２の厚みは空乏層の最大深さとして定義することができる。空乏層の最大深さは、デバイス設計によるが、例えば１０μｍ程度である。
【００２２】
デバイス領域１２に形成されるデバイス構成については、半導体デバイス１０の種類によって異なる。例えば、半導体デバイス１０の種類としては、ＭＰＵやＤＳＰなどロジック系のデバイス、ＤＲＡＭやフラッシュメモリなどメモリ系のデバイスが挙げられる。
【００２３】
重金属捕獲層１３は、シリコン基板１１の一部であって、その裏面１１ｂ側に設けられている。重金属捕獲層１３は、シリコン基板１１を変質層に変異させてなる層であり、これが重金属のゲッタリング源となる。
【００２４】
本実施形態においては、シリコン基板１１内にＣｕ、Ｎｉなどの重金属がほとんど含まれていない。これは、重金属捕獲層１３によって、シリコン基板１１の裏面１１ｂ側から重金属がトラップされているからである。
【００２５】
以上が半導体デバイス１０の構成である。尚、半導体デバイス１０の構成が図１に示す構成に限定されるものではなく、例えば、図２に示すように、シリコン基板１１の表面１１ａにエピタキシャル膜１４が設けられていても構わない。この場合、エピタキシャル膜１４の表層にデバイス領域１２が形成される。
【００２６】
図３は、薄型化された半導体デバイス１０を用いたＭＣＰ２０の構造を示す略断面図である。図３に示すＭＣＰ２０は、パッケージ基板２１上に４つの半導体デバイス１０が積層された構成を有している。上下に隣接する半導体デバイス１０及びパッケージ基板２１は、接着剤２２によって固定されている。また、半導体デバイス１０とパッケージ基板２１はボンディングワイヤ２３によって接続されており、これにより、各半導体デバイス１０は、パッケージ基板２１に設けられた内部配線（図示せず）を介して外部電極２４に電気的に接続される。また、パッケージ基板２１上には、半導体デバイス１０及びボンディングワイヤ２３を保護するための封止樹脂２５が設けられている。
【００２７】
このような構成を有するＭＣＰ２０においては、１つの半導体デバイス１０の厚みが例えば２５μｍ以下まで薄型化されていることから、当該半導体デバイス１０が１５層程度積載されていてもＭＣＰ全体の厚みを例えば１ｍｍ程度まで薄くすること可能となる。このため、モバイル機器など低背化が要求される用途への適用が好適である。
【００２８】
次に、半導体デバイス１０の製造方法についてフローチャートを参照しながら説明する。
【００２９】
図４は、半導体デバイス１０の製造方法を大まかに説明するためのフローチャートである。図４に示すように、半導体デバイス１０の製造工程は、大きく分けてシリコンウェーハの製造工程（ステップＳ１０）、デバイス前工程（ステップＳ２０）、デバイス後工程（ステップＳ３０）の３つに分類される。以下、それぞれの工程について詳細に説明する。
【００３０】
シリコンウェーハの製造工程（ステップＳ１０）は、チョクラルスキー（ＣＺ）法によって引き上げられたシリコンインゴットからシリコンウェーハを切り出すことにより行う。例えば、シリコンウェーハの比抵抗については、シリコン融液に添加するボロン量やｎ型ドーパント剤によって調整することができ、初期酸素濃度については、シリコン融液の対流制御などによって調整することができる。また、必要に応じて熱処理を行うことにより、酸素析出物を形成する。また、必要に応じてエピタキシャル膜を形成する。
【００３１】
デバイス前工程（ステップＳ２０）は、シリコン基板１１（又はエピタキシャル膜１３）に半導体素子などを形成する工程であるが、製造される半導体デバイスの種類によって異なることから、その詳細については省略する。半導体デバイスの種類としては、ＭＰＵやＤＳＰなどロジック系の半導体デバイス、ＤＲＡＭやフラッシュメモリなどメモリ系の半導体デバイスが挙げられる。
【００３２】
図５は、第１の実施形態におけるデバイス後工程（ステップＳ３０）を説明するためのフローチャートである。
【００３３】
図５に示すように、デバイス後工程においては、まずシリコンウェーハの裏面研削が行われる（ステップＳ３１）。裏面研削は、シリコン基板１１の一部を裏面側から粗研削することにより行い、これにより、シリコン基板１１の厚みを１００μｍ以下に薄型化する。尚、本工程（薄型化工程）は、研削に限らず、ウェットエッチングやドライエッチングなどによって行うことも可能である。
【００３４】
次に、研削されたシリコン基板１１の裏面を鏡面研磨する（ステップＳ３２）これにより、裏面研削（ステップＳ３１）によって導入されたダメージが除去され、機械的強度が高められる。尚、上述した裏面研削（ステップＳ３１）及び裏面研磨（ステップＳ３２）は、デバイス領域１２を保護すべく、シリコンウェーハ（シリコン基板１１）の表面側にバックグラインド保護テープを貼り付けた状態で行う。
【００３５】
以上の裏面研削工程（ステップＳ３１）及び裏面研磨工程（ステップＳ３２）においては、特にＣｕなどの重金属がシリコン基板１１の裏面１１ｂから侵入することがある。デバイス後工程で導入されるこのような重金属は、次の重金属捕獲層形成工程（ステップＳ３３）にてシリコン基板１１の裏面１１ｂの表層および内部に形成した重金属捕獲層にトラップされる。
【００３６】
重金属捕獲層形成工程（ステップＳ３３）は、シリコン基板１１の少なくとも裏面１１ｂの一部あるいは全面にレーザー光を裏面表層および内部に集光させ結晶変質層を形成させる。これにより、ステップＳ３１，３２にてシリコン基板１１の裏面１１ｂから導入された重金属が、結晶変質層からなる重金属捕獲層１３に吸い取られる。これにより、シリコン基板１１内に重金属がほとんどない状態とすることができる。また、研磨後のデバイスパッケージング工程での裏面からの重金属汚染も捕獲可能である。
【００３７】
重金属捕獲層形成工程（ステップＳ３３）において用いるレーザーは、エキシマレーザ、固体レーザー、半導体レーザーなどを用いることができる。これらは固有の波長を持ち、シリコン基板表面からの侵入深さは波長に依存するために適宜レーザー光を選択すればよい。また、２種類以上の波長のレーザー光を用いても構わないし、同一波長での照射タイミングを変えたダブルパルス方式を用いても構わない。レーザーの波長は、１００ｎｍ〜１２００ｎｍの範囲とすることが好ましく、２００ｎｍ〜６００ｎｍの範囲とすることがより好ましい。これは、波長が１００ｎｍ未満に短波長であると、シリコンへの吸収率は高いもののレーザー光がシリコン基板内部に侵入できなくなる。また、波長が１２００ｎｍを超えると、シリコン基板内部へのレーザー光の侵入が深くなり、かつシリコン基板自体の加熱も起こりやすくなることから、デバイス領域１２に悪影響を与えるおそれがあるためである。更に、レーザー光の吸収係数も非常に小さくなるためレーザー出力を高める必要があり現実的でないからである。吸収係数やレーザー侵入深さなど考慮すると２００ｎｍ〜６００ｎｍの波長が好ましい。レーザー照射エネルギーは、１Ｊ／ｃｍ２〜２０Ｊ／ｃｍ２とすることが好ましい。１Ｊ／ｃｍ２未満では、溶融時間が長くなりすぎて生産性が低下する。また、２０Ｊ／ｃｍ２を超えれば、生産性は高まるが装置コストの問題が生じる。レーザー光の好ましい照射エネルギーは、２〜５Ｊ／ｃｍ２である。この範囲であれば、市販のレーザアニール装置を使用することができる。
【００３８】
これらデバイス作製されたシリコン基板１１の裏面１１ｂを１００μｍ以下、例えば５０μｍの厚みまで研磨された状態で本発明を実施する場合、研削・研磨時にデバイス製作面を保護するためにバックグラインド保護テープを貼り付けたままで重金属捕獲層形成工程（ステップ３３）を行う事で薄厚基板のワレやチッピング低減が可能となる。更にレーザー照射は裏面側のみ加熱されるが照射時間も１００〜１０００ナノ秒であるためデバイス作製面の温度上昇がなくバックグラインド保護テープが劣化することがない。
【００３９】
次に、シリコンウェーハをダイシングすることにより、チップごとに個片化する（ステップＳ３４）。これにより、個片化されたチップ（半導体デバイス１０）が完成する。
【００４０】
その後は、個片化された半導体デバイス１０をパッケージ基板などに搭載し、ワイヤーボンディングや樹脂封止などを行えば、ＭＣＰが完成する（ステップＳ３５）。
【００４１】
このように、本実施形態においては、裏面研削工程（ステップＳ３１）及び裏面研磨工程（ステップＳ３２）において導入された重金属イオンが結晶変質層からなる重金属捕獲層１３内に捕獲されることから、重金属イオンのデバイス領域１２への拡散が防止される。
【００４２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【実施例】
【００４３】
［比較例１］
直径１００ｍｍ、厚み４７５μｍ、比抵抗１０Ω・ｃｍ、酸素濃度１０×１０１７ａｔｏｍｓ／ｃｍ３のＣＺウェーハを複数用意した。このウェーハに対して表面にバックグラインド保護テープを貼り付けた後に裏面研削を行い最終厚みが１５０μｍになるように加工後、更に裏面を３μｍ研磨した。
【００４４】
［実施例１］
比較例で用いたシリコンウェーハを用い、研磨加工後、ＹＡＧレーザー（波長５３２ｎｍ、パルス幅２００ｎ秒、照射エネルギー４Ｊ／ｃｍ２）にてレーザー光を裏面深さ０．５μｍ〜１μｍに集光するように照射させた。
【００４５】
［評価］
全てのサンプルは、バックグラインドテープを剥がした後に洗浄した。更に裏面側に面積換算で１×１０１２ａｔｏｍｓ／ｃｍ２のＣｕが付着するようにスピンコートにて汚染させた。その後、ホットプレートにて３００℃、1時間の加熱処理を行いサンプルの表面に拡散してきたＣｕ濃度を全反射蛍光Ｘ線により評価した。
結果、比較例のサンプルでは、Ｃｕ濃度として５×１０１１ａｔｏｍｓ／ｃｍ２検出された。一方、実施例のサンプルでは、Ｃｕ濃度は検出限界値（１×１０１０ａｔｏｍｓ／ｃｍ２以下）であった。
【符号の説明】
【００４６】
１０      半導体デバイス
１１      シリコン基板
１１ａ    シリコン基板の表面
１１ｂ    シリコン基板の裏面
１２      デバイス領域
１３      重金属捕獲層
１４      エピタキシャル膜
２０      ＭＣＰ
２１      パッケージ基板
２２      接着剤
２３      ボンディングワイヤ
２４      外部電極
２５      封止樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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