(57)【要約】【課題】   埋め込み型ＤＲＡＭ構造のための半導体構造体及びその製造方法を提供する。【解決手段】  ノード誘電体及び深いトレンチを充填する導電性トレンチ充填領域がセミコンダクター・オン・インシュレータ（ＳＯＩ）層の上面とほぼ同一面となる深さにまで窪まされる。浅いトレンチ分離部が深いトレンチの上部の一方の側に形成され、一方深いトレンチの上部の他方の側は、導電性充填領域の半導体材料の露出された表面となる。選択的エピタキシャル成長プロセスが、レイズド・ソース領域及びレイズド・ストラップ領域を付着するために行われる。レイズド・ソース領域は、ＳＯＩ層内のプレーナ・ソース領域上に直接形成され、そしてレイズド・ストラップ領域は、導電性充填領域上に直接形成される。レイズド・ストラップ領域は、プレーナ・ソース領域及び導電性充填領域の間の導電性通路を与えるためにレイズド・ソース領域に接触する。【選択図】  図８
2011238905.tif 000002
【特許請求の範囲】
【請求項１】
アクセス・トランジスタのプレーナ・ソース領域を含む上部半導体層を含むセミコンダクター・オン・インシュレータ（ＳＯＩ）基板内に配置された深いトレンチと、
前記深いトレンチ内に配置された導電性トレンチ充填領域と、
前記上部半導体層の上面上に配置され前記プレーナ・ソース領域の上面に接触するレイズド・ソース領域と、
前記レイズド・ソース領域及び前記導電性トレンチ充填領域の上面に接触するレイズド・ストラップ領域とを備える半導体構造体。
【請求項２】
前記深いトレンチ内に配置され、前記プレーナ・ソース領域の側壁及び前記導電性トレンチ充填領域の側壁に接触するノード誘電体を更に備える、請求項１に記載の構造体。
【請求項３】
前記導電性トレンチ充填領域が、前記プレーナ・ソース領域に接触せず、前記ノード誘電体により前記プレーナ・ソース領域から横方向に隔てられている、請求項２に記載の構造体。
【請求項４】
前記ノード誘電体が、前記深いトレンチの底面から前記ＳＯＩ基板の埋め込み型絶縁層の上面よりも上まで垂直方向に延びている、請求項２に記載の構造体。
【請求項５】
前記レイズド・ソース領域及び前記レイズド・ストラップ領域が、ドープされた半導体材料で構成されている、請求項１に記載の構造体。
【請求項６】
前記レイズド・ソース領域が、前記ドープされた半導体材料の単結晶領域であり、そして前記レイズド・ストラップ領域が、前記ドープされた半導体材料の多結晶領域である、請求項５に記載の構造体。
【請求項７】
前記レイズド・ソース領域のプレーナ部分は第１の厚さを有し、そして前記レイズド・ストラップ領域のプレーナ部分は第２の厚さを有し、前記第１の厚さが前記第２の厚さよりも厚い、請求項５に記載の構造体。
【請求項８】
前記アクセス・トランジスタのプレーナ・ドレイン領域上に配置されたレイズド・ドレイン領域を更に備え、前記レイズド・ドレイン領域のプレーナ部分は前記第１の厚さを有する、請求項７に記載の構造体。
【請求項９】
前記レイズド・ソース領域の上面及び前記レイズド・ストラップ領域の上面の上に配置されたソース側金属半導体合金部を更に備える、請求項５に記載の構造体。
【請求項１０】
前記ソース側金属半導体合金部の一部が前記上部半導体層の上面よりも低い、請求項９に記載の構造体。
【請求項１１】
前記導電性トレンチ充填領域の上部が、前記レイズド・ストラップ領域に接触するドープされた半導体材料で構成されている、請求項１に記載の構造体。
【請求項１２】
前記アクセス・トランジスタのボディ部が、第１導電型のドーピングを有する半導体材料で構成され、前記プレーナ・ソース領域、前記レイズド・ソース領域及び前記レイズド・ストラップ領域のそれぞれが前記第１導電型と反対導電型の第２導電型のドーピングを有する、請求項１に記載の構造体。
【請求項１３】
誘電体材料の浅いトレンチ分離構造を更に備え、前記浅いトレンチ分離構造の外側側壁が前記ノード誘電体の一部及び前記導電性トレンチ充填領域の上部により前記プレーナ・ソース領域から横方向に隔離されている、請求項２に記載の構造体。
【請求項１４】
セミコンダクター・オン・インシュレータ（ＳＯＩ）基板に深いトレンチを形成するステップと、
前記ＳＯＩ基板の能動領域に接触しないように導電性トレンチ充填領域を前記深いトレンチ内に形成するステップと、
前記能動領域の露出された表面及び前記導電性トレンチ充填領域の露出された表面上に選択的エピタキシャル成長により半導体材料を付着することにより、前記能動領域の露出された表面上にレイズド・ソース領域を直接形成し、そして前記導電性トレンチ充填領域の露出された表面上にレイズド・ストラップ領域を直接形成するステップとを含み、前記レイズド・ソース領域が前記レイズド・ストラップ領域に接触している半導体構造体の製造方法。
【請求項１５】
前記深いトレンチの側壁にノード誘電体を形成するステップを更に含み、前記導電性トレンチ充填領域が前記ノード誘電体内に形成され、そして前記能動領域が、前記ノード誘電体により前記導電性トレンチ充填領域から横方向に隔てられている、請求項１４に記載の方法。
【請求項１６】
前記深いトレンチ内の前記導電性トレンチ充填領域及び前記ノード誘電体を窪ませるステップを更に含み、前記窪ませるステップの後に、前記ノード誘電体の上面及び前記導電性トレンチ充填領域の上面が、埋め込み型絶縁層の上面よりも上に配置される、請求項１５に記載の方法。
【請求項１７】
浅いトレンチ分離構造を形成するステップを更に含み、前記導電性トレンチ充填領域の上面が、前記浅いトレンチ分離構造の下になく、そして前記導電性トレンチ充填領域の前記露出された表面である、請求項１４に記載の方法。
【請求項１８】
前記能動領域にゲート誘電体及びゲート導体を含むゲート・スタックを形成するステップと、
前記ゲート・スタックをマスクとして使用して前記能動領域にドーパントを注入することにより前記能動領域にプレーナ・ソース領域を形成するステップを更に含む、請求項１４に記載の方法。
【請求項１９】
前記レイズド・ソース領域が、前記選択的エピタキシャル成長の間に単結晶のドープされた半導体領域として付着され、そして前記レイズド・ストラップ領域が、前記選択的エピタキシャル成長の間に多結晶のドープされた半導体領域として形成される、請求項１８に記載の方法。
【請求項２０】
前記レイズド・ソース領域が、前記選択的エピタキシャル成長の間に単結晶のドープされない半導体領域として付着され、前記レイズド・ストラップ領域が、前記選択的エピタキシャル成長の間に多結晶のドープされない半導体領域として付着され、そして前記プレーナ・ソース領域が、前記選択的エピタキシャル成長の後に形成される、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非常に薄いセミコンダクター・オン・インシュレータ（ＳＯＩ）基板のための  埋め込み型ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）及びこれを製造する方法に関する。
【背景技術】
【０００２】
埋め込み型ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）は、高密度キャッシュメモリとして機能するために論理回路内に埋め込まれたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。ｅＤＲＡＭは、セル当たりのデバイス面積が小さい場合にスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）に匹敵するアクセス時間を与える。代表的に、ｅＤＲＭＡＭアレイは、プロセッサ・コア内の高密度メモリを与えるためにプロセッサのレベル−２（Ｌ２）キャッシュ又はレベル−３（Ｌ３）キャッシュとして使用される。高性能で且つ小型であることに基づいて、ｅＤＲＡＭは、プロセッサ及びシステム・オン・チップ（ＳＯＣ）デバイスを含む埋め込み型メモリを必要とする半導体論理回路の性能を維持するための最も効率的な手段となってきている。
【０００３】
セミコンダクター・オン・インシュレータ（ＳＯＩ）基板は、半導体デバイスと基板のバルク部分との間の容量結合を埋め込み型絶縁層が減少することに基づいて、性能を向上のために半導体技術分野において頻繁に使用されてきた。バルク基板上に製造されそして同じ寸法を有するデバイスよりも優れた性能をもたらすために高性能の論理チップが、ＳＯＩ基板上に頻繁に製造されてきた。非常に薄いセミコンダクター・オン・インシュレータ（ＥＴＳＯＩ）基板とは、代表的には１００ｎｍよりも薄い厚さ更に具体的には５０ｎｍよりも薄い厚さを有する非常に薄いセミコンダクター・オン・インシュレータ層を含む基板を指す。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
深いトレンチ・キャパシタを使用する通常のｅＤＲＡＭセルは、浅いトレンチ分離構造の一部分の下側に埋め込まれた導電性埋め込み型ストラップを介して、深いトレンチ・キャパシタとアクセス・トランジスタのソースとの間の導電性接続を行う。ＥＴＳＯＩ基板の場合には、ＥＴＳＯＩ層の制限された厚さのために、独特の課題を伴う。ＥＴＳＯＩ層は、浅いトレンチ分離構造の一部分の下側に埋め込み型ストラップを信頼性良く製造するにはあまりにも薄すぎる。ＥＴＳＯＩ層の厚さは、埋め込み型ストラップとアクセス・トランジスタのソースとの間の接続をさせるための垂直方向の距離を制限する。更に、埋め込み型ストラップの底面に対応する窪みの深さ又は埋め込み型ストラップの上面に対応する窪みの深さにわずかな変動があっても、ソース及び深いトレンチの内側ノードの間の導電路の抵抗を著しく変動する。それにもかかわらず、アクセス・トランジスタのソースと深いトレンチの内側ノードとの間の制御されそして制限された抵抗は、ｅＤＲＡＭセルから高い性能を引き出すために必要である。
【課題を解決するための手段】
【０００５】
ノード誘電体及び深いトレンチを充填する導電性トレンチ充填領域（充填材料）は、セミコンダクター・オン・インシュレータ（ＳＯＩ）層の上面とほぼ同一面となる深さまで窪まされる。浅いトレンチ分離部分は深いトレンチの上側部分の一方の側に形成され、一方深いトレンチの上側部分の他方の側は、導電性充填領域の半導体材料の露出表面を与える。アクセス・トランジスタは、ノード誘電体の外側側壁に横方向に接触する能動領域に形成される。選択的なエピタキシャル成長プロセスが、レイズド(raised)・ソース領域及びレイズド・ストラップ領域を付着するために行われる。即ち、レイズド領域とは半導体材料が付着される領域である。レイズド・ソース領域は、ＳＯＩ層内のプレーナ・ソース領域上に直接形成され、そしてレイズド・ストラップ領域は、導電性充填領域上に直接形成される。レイズド・ストラップ領域は、プレーナ・ソース領域及び導電性充填領域の間の導電路を与えるためにレイズド・ソース領域に接触する。
【０００６】
本発明の１つの態様に従うと、アクセス・トランジスタのプレーナ・ソース領域を含む上部半導体層を含むセミコンダクター・オン・インシュレータ（ＳＯＩ）基板内に配置された深いトレンチと、深いトレンチ内に配置されノード誘電体の内壁に接触する導電性トレンチ充填領域と、上部半導体層の上面上に配置されプレーナ・ソース領域の上面に接触するレイズド・ソース領域と、レイズド・ソース領域及び導電性トレンチ充填領域の上面に接触するレイズド・ストラップ領域とを備える半導体構造体が提供される。
【０００７】
本発明の他の態様に従うと、セミコンダクター・オン・インシュレータ（ＳＯＩ）基板に深いトレンチを形成するステップと、ＳＯＩ基板の上部半導体層の能動領域に接触しないように導電性トレンチ充填領域を深いトレンチ内に形成するステップと、能動領域の露出された表面及び導電性トレンチ充填領域の露出された表面上に選択的エピタキシャル成長により半導体材料を付着することにより、能動領域の露出された表面上にレイズド・ソース領域を直接形成し、そして導電性トレンチ充填領域の露出された表面上にレイズド・ストラップ領域を直接形成するステップとを含み、レイズド・ソース領域がレイズド・ストラップ領域に接触している方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】セミコンダクター・オン・インシュレータ（ＳＯＩ）基板上にパッド層を形成し、第１フォトレジスト層を付着し、第１フォトレジスト層をリソグラフィックにパターン化した後の本発明の第１実施例に従う第１の例示的な半導体構造体の垂直断面を示す図である。
【図２】深いトレンチ、埋め込み型プレート、ノード誘電体、導電性トレンチ充填領域を形成し、そして導電性トレンチ充填領域及びノード誘電体を窪ませた後の本発明の第１実施例に従う第１の例示的な半導体構造体の垂直断面を示す図である。
【図３】第２マスク層を付着し、そして第２マスク層をリソグラフィックにパターン化した後の本発明の第１実施例に従う第１の例示的な半導体構造体の垂直断面を示す図である。
【図４】最初の浅いトレンチ分離構造を形成した後の本発明の第１実施例に従う第１の例示的な半導体構造体の垂直断面を示す図である。
【図５】ゲート・スタック並びに種々なプレーナ・ソース及びドレイン領域を形成した後の本発明の第１実施例に従う第１の例示的な半導体構造体の垂直断面を示す図である。
【図６】レイズド・ソース領域、レイズド・ストラップ領域及びレイズド・ドレイン領域を形成した後の本発明の第１実施例に従う第１の例示的な半導体構造体の垂直断面を示す図である。
【図７】種々な金属半導体合金部を形成した後の本発明の第１実施例に従う第１の例示的な半導体構造体の垂直断面を示す図である。
【図８】誘電体層及びこの誘電体層内に埋め込まれたコンタクト・ビア構造を形成した後の本発明の第１実施例に従う第１の例示的な半導体構造体の垂直断面を示す図である。
【図９】図８の第１の例示的な半導体構造体の一部分を拡大した図である。
【図１０】レイズド・ソース領域、レイズド・ストラップ領域及びレイズド・ドレイン領域を選択的エピタキシャル成長により形成した後の本発明の第２実施例に従う第２の例示的な半導体構造体の垂直断面を示す図である。
【図１１】本発明の第３実施例に従う第３の例示的な半導体構造体の垂直断面を示す図である。
【図１２】本発明の第４実施例に従う第４の例示的な半導体構造体の垂直断面を示す図である。
【発明を実施するための形態】
【０００９】
上述のように、本発明は、非常に薄いセミコンダクター・オン・インシュレータ（ＳＯＩ）基板のための  埋め込み型ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）及びこれを製造する方法に関するものであり、以下これについて図面を参照して詳細に説明する。同じ素子については同じ参照番号で説明することに注目されたい。
【００１０】
本明細書でいう“深いトレンチ”とは、セミコンダクター・オン・インシュレータ（ＳＯＩ）基板の上部半導体層の上面から埋め込み型絶縁層の底面の下までの深さまで延びるトレンチを指す。
【００１１】
図１を参照すると、本発明の第１実施例に従う第１の例示的な半導体構造体は、セミコンダクター・オン・インシュレータ（ＳＯＩ）基板８，パッド層４０及び第１マスク層１７を含む。第１の例示的は半導体構造体は、埋め込み型ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）セルが後に形成される（ｅＤＲＡＭ）領域Ｅと少なくとも他の半導体デバイスが後に形成される論理領域Ｌを有する。
【００１２】
ＳＯＩ基板８は、ハンドル基板１０，埋め込み型絶縁層２０及び上部半導体層３０を含む。ハンドル基板１０は、例えばシリコンのような半導体材料からなる。代表的には、ハンドル基板１０は、単結晶半導体材料からなる。ハンドル基板１０は、不純物をドープされなくともよく、又はＰ型ドーピング若しくはｎ型ドーピングを有することができる。もしもハンドル基板が、ドープされた半導体材料を含むならば、ハンドル基板１０は、１．０×１０１３／ｃｍ３から３．０×１０１７／ｃｍ３のドーパント濃度にドープされることができる。
【００１３】
埋め込み型絶縁層２０は、例えば酸化シリコンまたは窒化シリコンあるいはその両方のような誘電体材料からなる。例えば１つの実施例において、埋め込み型絶縁層２０は、熱酸化シリコンとされ得る。埋め込み型絶縁層２０の厚さは、５ｎｍから１０００ｎｍであり、代表的には、１００ｎｍから２００ｎｍである。埋め込み型絶縁層は、例えば酸化シリコン及び窒化シリコンのような複数の誘電体層からなることができる。
【００１４】
上部半導体層３０は、半導体材料からなる。上部半導体層３０の厚さは、２ｎｍから１００ｎｍであり、代表的には５ｎｍから２０ｎｍであるが、これよりも厚い厚さ又は薄い厚さも又使用されることができる。もしも上部半導体層３０が、１００ｎｍよりも薄い厚さを有するならば、このＳＯＩ基板は、非常に薄いセミコンダクター・オン・インシュレータ層と呼ばれる。１つの実施例において、上部半導体層３０は、単結晶半導体材料からなる。上部半導体層３０の半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン炭素合金、シリコン−ゲルマニウム−炭素合金、砒化ガリウム、砒化インジウム、燐化インジウム、III−V族化合物半導体材料、II−VI族化合物半導体材料、有機半導体材料及び他の化合物半導体材料からなる群から選択することができるが、これに限定されない。上部半導体層３０は、水平面、即ち埋め込み型絶縁層２０及び上部半導体層３０の間の界面に平行な面内に生来（ビルト・イン型）の二軸応力を有する。
【００１５】
上部半導体層３０のうちｅＤＲＡＭ領域Ｅ内の部分の導電型を第１導電型と呼び、これはｐ型でもよく又はｎ型でもよい。上部半導体層３０のうち論理領域Ｌ内の部分は、第１導電型でドーピングされている小部分または第１導電型と反対導電型である第２導電型でドーピングされている小部分あるいはその両方を含むことができる。例えば、もしも第１導電型がｐ型であるならば、第２導電型はｎ型であり、そしてこれの逆も可能である。
【００１６】
パッド層４０は、例えば化学蒸着（ＣＶＤ）を使用するブランケット付着により上部半導体層３０上に直接形成される。１つの実施例において、パッド層４０は、例えば誘電性窒化物又は誘電性酸化物のような誘電性材料からなる。パッド層４０は、複数の誘電体層、又は少なくとも１つの誘電体層及びシリコン若しくはシリコン含有合金の少なくとも１つの半導体層からなる積層体とすることができる。例えば１つの実施例において、パッド層４０は窒化シリコン層である。他の実施例において、パッド層４０は、上部半導体層３０上に直接形成された薄いシリコン酸化物層、この薄いシリコン酸化物層上の厚い窒化シリコン層及びこの窒化シリコン層上の厚い酸化シリコン層の積層体からなる。パッド層４０の厚さは、４０ｎｍから１０００ｎｍであり、代表的には５０ｎｍから１５０ｎｍである。１つの実施例において、パッド層４０は、化学蒸着（ＣＶＤ）により上部半導体層３０の上に直接形成されることができる。
【００１７】
第１マスク層１７がパッド層４０の上に付着され、そして第１マスク層１７に開口を形成するようにリソグラフィックにパターン化され、そして以下この開口のことをｅＤＲＡ領域Ｅの深いトレンチ開口（ＤＴＯ）と呼ぶ。
【００１８】
図２を参照すると、深いトレンチを形成するために、第１マスク層のパターンは、パッド層４０，上部半導体層３０，埋め込み型絶縁層２０及びハンドル基板１０にまで転写される。説明の便宜上、１対の深いトレンチだけが示されているが、本発明は、ｅＤＲＡＭ領域Ｅ内に任意の数の深いトレンチを有する他の構造に適用されることができる。１つの実施例において、マスク層１７は、フォトレジスト層（ソフトマスク層）である。他の実施例において、マスク層１７は、ハード・マスク（例えばシリコン酸化物）である。
【００１９】
具体的に説明すると、第１マスク層１７の深いトレンチ開口ＤＴＯを含むパターンは、例えば反応性イオン・エッチング（ＲＩＥ）のような従来知られている方法により深いトレンチを形成するために、パッド層４０，上部半導体層３０，埋め込み型絶縁層２０及びハンドル基板１０の上部にまで転写される。ＳＯＩ基板８の上面から深いトレンチの底面まで測定した深いトレンチの深さは、０．８ｍｍから２０μｍであり、代表的には、２μｍから８μｍである。パッド層４０の一部分は、深いトレンチの形成の間に消費され、又は深いトレンチの形成後に除去され得る。
【００２０】
少なくとも１つの埋め込み型プレート６が、深いトレンチの側壁の外側に形成される。もしも第１ハンドル基板１０がソープされた半導体材料を含むならば、ドーパントの導電型は、ハンドル基板１０の残りの部分のドーパントの導電型と同じか若しくは反対である。埋め込み型プレート６は、深いトレンチ内からハンドル基板１０内にドーパントを拡散することにより形成されることができる。少なくとも１つの埋め込み型プレート６は、例えばアルセノシリケート・ガラス（ＡＳＧ，arsenosilicate glass）のようなドーパント含有材料層を付着し、そしてドーパントをハンドル基板１０の部分に外方拡散して、埋め込み型絶縁層２０の底面の下で深いトレンチの側壁に直接衝突させることによりハンドル基板１０内に形成されることができる。ドーパント含有材料は次いで除去される。少なくとも１つの埋め込み型プレート６は、イオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ・イオン注入、インフュージョン・ドーピング、液相ドーピングを含む他の代替方法により形成されることができるがこれに限定されない。少なくとも１つの埋め込み型プレート６は複数個の埋め込み型プレートであり得る。各埋め込み型プレート６は、単一の深いトレンチの周りに形成されることができ、又は１対の深いトレンチの周りに形成されることができる。代わりに、少なくともハンドル基板１０の一部分がＳＯＩ基板の製造の間にドープされることができる。例えば、ハンドル基板１０が埋め込み型絶縁層２０を介して上部半導体層３０に接着される前に、ドープされた層がハンドル基板１０に（例えばドープされたエピタキシャル成長により）形成されることができる。
【００２１】
ノード誘電体５０は、各深いトレンチの側壁に直接形成される。ノード誘電体５０は、酸化シリコン、窒化シリコン、酸窒化シリコン、高−ｋ材料又はこれらの材料の組み合わせで形成されることができる。高−ｋ材料の例は、ハフニウム酸化物、ハフニウム・シリコン酸化物、ハフニウム・シリコン酸窒化物、ランタン酸化物、ランタン・アルミニウム酸化物、ジルコニウム酸化物、ジルコニウム・シリコン酸化物、ジルコニウム・シリコン酸窒化物、タンタル酸化物、チタン酸化物、バリウム・ストロンチウム・チタン酸化物、バリウム・チタン酸化物、ストロンチウム・チタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウム・タンタル酸化物、及び鉛亜鉛ニオブ酸鉛並びにこれらの材料の組み合わせのような金属酸化物を含むがこれに限定されない。ノード誘電体５０の形成を形成するために、このノード誘電体の材料に依存して、熱酸化、化学的酸化、熱窒化、原子層付着（ＡＬＤ）、化学蒸着（ＣＶＤ），低圧化学蒸着（ＬＰＣＶＤ），及び他の任意の適切な方法を使用することができる。１つの実施例においては、ノード誘電体５０は、熱窒化の後にＬＰＣＶＤ及び熱酸化を行うことにより形成される酸窒化物からなる。
【００２２】
続いて、導電性トレンチ充填材料が、例えば低圧化学蒸着（ＬＰＣＶＤ）により付着される。導電性トレンチ充填材料は、例えばドープされたポリシリコンである。これに代わる導電性トレンチ充填材料は、ゲルマニウム、シリコン・ゲルマニウム合金、金属（例えばタングステン）、導電性金属化合物材料（例えばチタン窒化物）及び導電性炭素であるが、これに限定されない。これらの導電性材料の任意の適切な組み合わせも又使用することが可能である。深いトレンチのうち埋め込み型絶縁層２０の上面よりも上にある部分がドープされた半導体材料となるように、各深いトレンチは、ドープされた半導体材料又は金属材料及びドープされた半導体材料の組み合わせで充填される。かくして、埋め込み型絶縁層２０の上面よりも上の導電性トレンチ充填材料の少なくとも上部は、例えばドープされたポリシリコン、ドープされたゲルマニウム、ドープされたシリコン・ゲルマニウム合金、ドープされたシリコン炭素合金、ドープされたシリコン・ゲルマニウム炭素合金、ドープされたIII−V族化合物半導体、ドープされたII−IV族化合物半導体又はこれらの組み合わせのようなドープされた半導体材料である。１つの実施例においては、導電性トレンチ充填材料全体がドープされた半導体材料である。
【００２３】
パッド層４０よりも上にある導電性トレンチ充填材料の部分は、化学機械研磨（ＣＭＰ）、ドライ・エッチング又はウェット・エッチングあるいはこれらの組み合わせを使用する平坦化処理により除去される。例えば、トレンチ充填材料は、パッド層４０を停止層として使用して化学機械研磨（ＣＭＰ）により平坦化されることができる。各トレンチ内の導電性トレンチ充填材料の部分は、導電性トレンチ充填領域６０を構成する。各導電性トレンチ充填領域６０は、例えば窪みエッチングにより、パッド層４０の上面から窪みの深さγまで窪まされる。窪みエッチングは、パッド層４０に対して導電性トレンチ充填材料を選択的に除去する反応性イオン・エッチングにより行われることができる。窪みの深さγは、上部半導体層３０とパッド層４０との界面と一致する、即ち窪み処理ステップの制御性により一致する。導電性トレンチ充填領域６０の窪みの深さγより上のノード誘電体５０の部分は、この時点で例えばウェット・エッチングにより除去される。
【００２４】
導電性トレンチ充填領域６０のドープされた半導体材料の導電型は、第２導電型である。ｅＤＲＡＭ領域Ｅ内の上部半導体層３０の部分は、この時点では第２導電型の反対導電型である第１導電型である。１つの実施例において、第２導電型は埋め込み型プレート６の導電型と同じである。他の実施例において、第２導電型は、埋め込み型プレートの導電型と反対の導電型である。
【００２５】
導電性トレンチ充填領域６０に窪みを形成した後に、各ノード誘電体５０は、対応する深いトレンチの底面から埋め込み型絶縁層２０の上面の上まで、即ち埋め込み型絶縁層２０及び上部半導体層３０の界面の上まで延びている。かくして、窪み形成ステップの後では、各深いトレンチ内のノード誘電体５０の上面及び導電性トレンチ充填領域６０の上面は、埋め込み型絶縁層２０の上面よりも上に配置される。
【００２６】
図３を参照すると、第２マスク層２７が、パッド層４０及び導電性トレンチ充填領域６０の上に付着される。第２マスク層２７は、ソフト・マスク層（例えばフォトレジスト）又はハード・マスク層（例えばシリコン酸化物）であり得る。少なくとも１つの第１開口Ｏ１及び少なくとも１つの第２開口Ｏ２が、リソグラフ方法により第２マスク層２７に形成される。具体的にいうと、第２マスク層２７は、ｅＤＲＡＭ領域Ｅの深いトレンチのそれぞれの対の上に第１開口Ｏ１を形成するように、又は深いトレンチが互いに隔離されていて隣接するトレンチ同士が対を形成しない場合にはそれぞれの深いトレンチの上に第１開口Ｏ１を形成するように、リソグラフィックにパターン化される。第１開口Ｏ１を規定する第２マスク層２７の垂直壁は、導電性トレンチ充填領域６０の中間部に位置する。更に、第２マスク層２７のパターンは、深いトレンチの領域の外側に配置された少なくとも１つの第２開口Ｏ２を含む。第２開口Ｏ２のそれぞれは、ｅＤＲＡＭ領域Ｅ及び論理領域Ｌの間の境界に、又は論理領域Ｌ内に配置されることができる。
【００２７】
図４を参照すると、少なくとも１つの第１開口Ｏ１及び少なくとも１つの第２開口Ｏ２のパターンが、例えば少なくとも異方性エッチングにより上部半導体層３０及び導電性トレンチ充填領域６０に転写され、即ち、延長される。少なくとも１つに異方性エッチング処理は、パッド層４０の露出された部分を除去する第１異方性エッチング処理を含む。１つの実施例において、第１エッチング処理は、導電性トレンチ充填領域６０に対して選択的である。少なくとも１つの異方性エッチング処理は、第１異方性エッチング処理の後に行われ、少なくとも１つの第１開口Ｏ１及び少なくとも１つの第２開口Ｏ２内にある上部半導体層３０の露出部分及び導電性トレンチ充填領域６０の露出部分をエッチングするために使用される第２異方性エッチング処理を含むことができる。上部半導体層３０の除去された部分及び導電性トレンチ充填領域６０の除去された部分の間にあるノード誘電体５０の部分は、第２異方性エッチング処理の間に除去されることができ、又は続いて行われるドライ・エッチング若しくはウェット・エッチングの間に除去されることができる。第２エッチング処理は、埋め込み型絶縁層２０の上面を検出したときに終了されることができるが、この時オーバー・エッチングがなされてもよく又はなされなくてもよい。これにより空洞がＳＯＩ基板８の上部に形成され、この空洞のことを本明細書では浅いトレンチと呼び、これは埋め込み型絶縁層２０の底面の下まで延びないトレンチである。浅いトレンチは、埋め込み型絶縁層２０の上面の露出された部分よりも深く延びる部分を含むことができる。次いで、第２マスク層２７が、パッド層４０に対して選択的に除去されることができる。
【００２８】
例えばシリコン酸化物のような誘電体材料が浅いトレンチのそれぞれ内に付着され、そして種々な最初の浅いトレンチ分離構造を形成するために平坦化され、この種々な最初の浅いトレンチ分離構造は、図３の少なくとも１つの第１開口Ｏ１の領域に対応する少なくとも１つの第１の最初の浅いトレンチ構造１００Ａ’及び図３の少なくとも１つの第２開口Ｏ２の領域に対応する少なくとも１つの第２の最初の浅いトレンチ分離構造１００Ｂ’を含む。平坦化の後、少なくとも１つの第１の最初の浅いトレンチ分離構造１００Ａ’の上面及び少なくとも１つの第２の最初の浅いトレンチ分離構造１００Ｂ’の上面は、パッド層４０の上面と同一面になる。
【００２９】
図５を参照すると、最初の浅いトレンチ分離構造（１００Ａ’及び１００Ｂ’）は、導電性トレンチ充填領域６０の上面が露出されるような深さまで窪まされる。パッド層４０が、上部半導体層３０，導電性トレンチ充填領域６０及び浅いトレンチ分離構造（１００Ａ’，１００Ｂ’）に対して選択的に除去される。パッド層４０は、例えばウェット・エッチングにより除去されることができる。もしもパッド層４０がシリコン窒化物からなるならば、ウェット・エッチングは加熱燐酸を使用することができる。第１の最初の浅いトレンチ分離構造１００Ａ’の残りの部分のそれぞれを本明細書では第１の浅いトレンチ分離構造１００Ａと呼ぶ。第２の最初の浅いトレンチ分離構造１００Ｂ’の残りの部分のそれぞれを本明細書では第２の浅いトレンチ分離構造１００Ｂと呼ぶ。導電性トレンチ充填領域６０の上面、第１の浅いトレンチ分離構造１００Ａの上面及び第２の浅いトレンチ分離構造１００Ｂの上面は、互いに同一面にあり、即ち、種々な表面を形成するために使用される種々な処理の制限内で同一面にある。
【００３０】
窪みを付けるエッチングの後に、導電性トレンチ充填領域６０の上面が露出されるので、第１の浅いトレンチ分離構造１００Ａの横方向の寸法は、深いトレンチ領域全体の横方向の寸法よりも小さい。従って、導電性トレンチ充填領域６０の上面は、この領域６０の上部に配置される第１の浅いトレンチ分離構造１００Ａの下にはならない。導電性トレンチ充填領域６０の上面は、このステップで露出される。
【００３１】
上部半導体層３０の残りの部分は、能動領域、即ち半導体デバイスが形成される半導体領域を構成する。続いて、トランジスタが能動領域に形成される。例えば、トランジスタは、ｅＤＲＡＭ領域Ｅに配置される少なくとも１つの第１トランジスタＴ１及び論理領域Ｌに配置される少なくとも1つの第２トランジスタを含む。少なくとも１つの第１トランジスタＴ１のそれぞれは、外側電極としての埋め込み型プレート６，ノード誘電体５０及び内側電極としての導電性トレンチ充填領域６０を含むキャパシタＣに対するアクセス・トランジスタである。能動領域は導電性トレンチ充填領域６０のどれとも接触しない。ｅＤＲＡＭ領域Ｅ内の能動領域のそれぞれは、ノード誘電体５０により隣接する導電性トレンチ充填領域６０から横方向に隔離されている。
【００３２】
ゲート・スタック（ゲート積層体）が、この分野で知られている方法を使用して能動領域の上に形成される。例えば、少なくとも１つの第１ゲート・スタックがｅＤＲＡＭ領域Ｅの能動領域上に形成され、そして少なくとも１つの第２ゲート・スタックが論理領域Ｌの能動領域上に形成される。第１ゲート・スタックのそれぞれは、第１ゲート誘電体３２，第１ゲート導体３４及び任意選択的に第１誘電体ゲート・キャップ３８を含む。第１誘電体ゲート・スペーサ３６が、第１ゲート・スタックのそれぞれの側壁に代表的に形成される。第２ゲート・スタックのそれぞれは、第２ゲート誘電体４２，第２ゲート導体４４及び任意選択的に第２誘電体ゲート・キャップ４８を含む。第２誘電体ゲート・スペーサ４６が第２ゲート・スタックのそれぞれの側壁上に代表的に形成される。第１の浅いトレンチ分離構造１００Ａの上の第１ゲート・スタック（３２，３４）の各部分を受動ゲート・スタックと呼び、そして能動領域の上の第１ゲート・スタック（３２，３４）の各部分を能動ゲート・スタックと呼ぶ。ゲート・スタック構造は、交互に形成された能動ゲート・スタック及び受動ゲート・スタックを複数個含み、ここで能動ゲート・スタックは能動領域上に形成されそして受動ゲート・スタックは第１の浅いトレンチ分離領域上に形成されている。このステップの時点で、ｅＤＲＡＭ領域Ｅ内の能動領域は、第１導電型のドーピングを有する。
【００３３】
続いて、第２導電型のドーパントが、第１プレーナ・ソース領域３３及び第１プレーナ・ドレイン領域３７を形成するために、例えば通常のイオン注入又はプラズマ・ドーピングを使用してｅＤＲＡＭ領域Ｅ内の上部半導体層３０の露出された部分に導入される。第１ゲート・スタック（３２，３４）はこの通常のイオン注入又はプラズマ・ドーピングの間マスクとして使用される。追加の注入マスクが、論理領域Ｌの能動領域の部分をイオンの注入から保護するために使用されることができる。これら通常のイオン注入及びプラズマ・ドーピングのことをまとめてイオン注入と呼ぶ。この代わりに、この時点でのステップにおけるソース領域３３及びドレイン領域３７の形成を省略することができ、その理由は、これらソース領域及びドレイン領域は、後続のレイズド・ソース／ドレイン（ＲＳＤ）プロセスにおいて、ドープされたＲＳＤを形成しそしてＲＳＤ内のドーパントを半導体層３０に外方拡散することにより形成されることができるからである。
【００３４】
ｅＤＲＡＭ領域Ｅの第１ゲート・スタック（３２，３４）の下側の上部半導体層３０の部分は、少なくとも１つの第１トランジスタＴ１の第１ボディ領域３５を構成する。第１ボディ領域３５は第１導電型のドーピングを有し、そして第１プレーナ・ソース領域３３及び第１プレーナ・ドレイン領域３７は第２導電型のドーピングを有する。第１プレーナ・ソース領域３３及び第１プレーナ・ドレイン領域３７は、埋め込み型絶縁層２０の上面とＳＯＩ基板８の上面との間でｅＤＲＡＭ領域Ｅの能動領域内に配置される。第１トランジスタＴ１のそれぞれは、第１ゲート誘電体３２，第１ゲート電極３４，第１ボディ領域３５，第１プレーナ・ソース領域３３及び第１プレーナ・ドレイン領域３７を含む。ノード誘電体５０のそれぞれは、深いトレンチに配置され、そしてプレーナ・ソース領域３３の側壁に接触する。導電性充填領域６０のそれぞれは、第１プレーナ・ソース領域３３に接触せず、そして最も近く隣接している第１プレーナ・ソース領域３３からノード誘電体５０により横方法に隔てられている。第１の浅いトレンチ分離構造１００Ａの外側側壁は、ノード誘電体５０の一部分及び導電性トレンチ充填領域６０の上部により、最も近く隣接している第１プレーナ・ソース領域３３から横方向に隔てられている。
【００３５】
追加のドーパントが、第２プレーナ・ソース領域４３及び第２プレーナ・ドレイン領域４７を形成するために、論理領域Ｌの上部半導体層３０の露出された部分にイオン注入により導入されることができる。第２ゲート・スタック（４２，４４）は、イオン注入の間のマスクとして使用される。追加の注入マスクが、ｅＤＲＡＭ領域Ｅまたは論理領域Ｌの他の能動領域あるいはその両方をイオンの注入から保護するために使用される。
【００３６】
論理領域Ｌの第２ゲート・スタック（４２，４４）の下側の半導体層３０の部分は、少なくとも１つの第２トランジスタＴ２の第２ボディ領域４５を構成する。第２トランジスタＴ２のそれぞれ内の第２ボディ領域４５は、第２プレーナ・ソース領域４３及び第２プレーナ・ドレイン領域４７と反対導電型のドーピングを有する。相補金属−酸化物−半導体（ＣＭＯＳ）デバイスを実現するために論理領域Ｌはｐ型トランジスタ及びｎ型トランジスタを含むことができる。
【００３７】
図６を参照すると、種々なレイズド・ソース領域、種々なレイズド・ストラップ領域及び種々なレイズド・ドレイン領域が、半導体材料を選択的にエピタキシャル付着することにより形成される。具体的にいうと、半導体材料が、能動領域の露出された表面及び導電性トレンチ充填領域の露出された表面上に選択的にエピタキシャル付着することにより付着される。この選択的なエピタキシャル付着の間、半導体材料は、半導体表面上にのみ付着され、例えば第１及び第２誘電体ゲート・キャップ（３８，４８）、第１及び第２誘電体ゲート・スペーサ（３８，４８）並びに第１及び第２の浅いトレンチ分離構造（１００Ａ，１００Ｂ）の表面のような誘電体表面上には付着されない。第１のレイズド・ソース領域５３は、第１プレーナ・ソース領域３３の露出された表面のそれぞれの上に直接形成される。第１のレイズド・ドレイン領域５７は、第１プレーナ・ドレイン領域３７の露出された表面のそれぞれの上に直接形成される。レイズド・ストラップ領域５１は、導電性トレンチ充填領域６０の露出された表面のそれぞれの上に直接形成される。付着された半導体材料の横方向の成長に基づいて、第１のレイズド・ドレイン領域５７のそれぞれはこれに隣接するレイズド・ストラップ領域５１に横方向に接触し、これによりプレーナ・ソース領域３３から導電性トレンチ充填領域６０に至る導電性通路を与える。第２のレイズド・ソース領域６３は、第２プレーナ・ソース領域４３の露出された表面のそれぞれの上に直接形成される。第２のレイズド・ドレイン領域６７は、第２プレーナ・ドレイン領域４７の露出された表面のそれぞれの上に直接形成される。第１のレイズド、ソース領域５３，第１のレイズド・ドレイン領域５７，レイズド・ストラップ領域５１，第２のレイズド・ソース領域６３及び第２のレイズド・ドレイン領域６７は、ＳＯＩ基板８上に形成される。
【００３８】
第１プレーナ・ソース領域３３，第１プレーナ・ドレイン領域３７，第２プレーナ・ソース領域４３及び第２プレーナ・ドレイン領域４７が単結晶であり、そして選択的エピタキシャル付着が下側の半導体材料及び付着される半導体材料部分の間のエピタキシャル整列を保持するので、第１のレイズド・ソース領域５３，第１のレイズド・ドレイン領域５７，第２のレイズド・ソース領域６３及び第２のレイズド・ドレイン領域６７は単結晶である。導電性トレンチ充填領域６０が多結晶であるので、レイズド・ストラップ５１も又多結晶である。
【００３９】
単結晶半導体材料の成長速度が、温度、圧力及び反応物供給等の付着条件が同じであるならば多結晶半導体材料の成長速度よりも大きいので、第１のレイズド・ソース領域５３，第１のレイズド・ドレイン領域５７，第２のレイズド・ソース領域６３及び第２のレイズド・ドレイン領域６７の厚さは、レイズド・ストラップ領域５１の厚さよりも厚い。１つの実施例において、第１のレイズド・ソース領域５３，第１のレイズド・ドレイン領域５７，第２のレイズド・ソース領域６３及び第２のレイズド・ドレイン領域６７のそれぞれは、ほぼ同じ厚さを有し、これはレイズド・ストラップ領域５１の厚さよりも厚い。
【００４０】
１つの実施例において、第１のレイズド・ソース領域５３，第１のレイズド・ドレイン領域５７，第２のレイズド・ソース領域６３及び第２のレイズド・ドレイン領域６７は、選択的エピタキシャル成長の間に単結晶のドープされた半導体領域として付着され、そしてレイズド・ストラップ領域５１は、選択的エピタキシャル成長の間に多結晶半導体領域として付着される。
【００４１】
他の実施例において、薄い誘電体層（図示せず）がマスク層として使用されることができ、そして選択的エピタキシャル成長が、ｅＤＲＡＭ領域Ｅ内だけのドープされた半導体材料の付着を行わせるために使用され得る。代わりに、マスク層が、ｅＤＲＡＭ領域Ｅ並びに第１プレーナ・ソース及びドレイン領域（３３，３７）と同じ導電型の第２プレーナ・ソース及びドレイン領域（４３，４７）を有する少なくとも１つのトランジスタＴ２内へのドープされた半導体材料の付着を行わせるために使用され得る。
【００４２】
更に他の実施例において、第１のレイズド・ソース領域５３，第１のレイズド・ドレイン領域５７，第２のレイズド・ソース領域６３及び第２のレイズド・ドレイン領域６７は、選択的エピタキシャル成長の間に単結晶のドープされない半導体領域として付着され、そしてレイズド・ストラップ領域５１は、選択的エピタキシャル成長の間に多結晶のドープされない半導体領域として付着される。次いで、第１のレイズド・ソース領域５３，第１のレイズド・ドレイン領域５７及びレイズド・ストラップ領域５１は、第２導電型のドーパントを注入される。次いで、第２のレイズド・ソース領域６３及び第２のレイズド・ドレイン領域６７は、下側の第２プレーナ・ソース及びドレイン領域（４３，４７）と一致する導電型のドーパントを注入される。
【００４３】
１つの実施例において、プレーナ・ソース領域（３３，４３）及びプレーナ・ドレイン領域（３７，４７）は、埋め込み型絶縁層２０の上面からＳＯＩ基板８の上面にまで延びる。この場合、少なくとも１つの第１トランジスタＴ１及び少なくとも１つの第２トランジスタＴ２は、完全に空乏化されたトランジスタである。
【００４４】
第１トランジスタＴ１のそれぞれにおいて、第１プレーナ・ソース領域３３及び第１のレイズド・ソース領域５３は第１トランジスタＴ１のソース領域を集合的に構成し、そして第１プレーナ・ドレイン領域３７及び第１のレイズド・ドレイン領域５７は第１トランジスタＴ１のドレイン領域を集合的に構成する。第２トランジスタＴ２において、第２のプレーナ・ソース領域４３及び第２のレイズド・ソース領域６３は第２トランジスタＴ２のソース領域を集合的に構成し、そして第２のプレーナ・ドレイン領域４７及び第２のレイズド・ドレイン領域６７は第２トランジスタＴ２のドレイン領域を集合的に構成する。
【００４５】
図７を参照すると、種々な金属半導体合金部が露出された半導体表面上に形成される。第１及び第２の誘電体ゲート・キャップ（３８，４８）は、金属半導体合金部が第１及び第２ゲート導体（３４，４４）上に形成されるように、この種々な金属半導体合金部の形成前に除去される。種々な金属半導体合金部は、金属層（図示せず）を付着して、そしてこの金属層と下側の半導体材料部との反応を生じさせることにより形成されることができる。
【００４６】
半導体基板がシリコンの場合には、金属半導体合金はシリサイドである。金属層は、シリコンと反応して金属シリサイドを形成する金属である。例えば、金属は、Ｔｉ，Ｃｏ，Ｎｉ，Ｔａ，Ｗ，Ｐｔ，Ｐｄ又はこれらの合金である。金属層の代表的な厚さは、１０ｎｍから５０ｎｍ、更に具体的には５ｎｍから２０ｎｍである。このような金属層は、原子層付着（ＡＬＤ），化学蒸着（ＣＶＤ）及び物理蒸着（ＰＶＤ）を含む任意の適切な付着技術により容易に付着されることができるがこれに限定されない。金属層は単独で付着されることができ、又はＴｉＮ若しくはＴａＮを含む金属窒化物キャップ層（図示せず）と共に付着されることができ、そして５ｎｍから５０ｎｍ、好ましくは１０ｎｍから２０ｎｍの厚さを有する。
【００４７】
金属層または金属窒化物キャップ層あるいはその両方の付着の後、全体の構造は、付着された金属層が露出されたシリコンと反応して比較的低接触抵抗の金属シリサイドを形成するための予定の高温でアニールされる。アニール処理は、連続加熱方式又は種々な傾斜及びソーク加熱サイクルを使用することにより、例えば１００℃から６００℃まで、代表的には３００℃から５００℃、更に代表的には３００℃から４５０℃までの比較的低温で、例えばＨｅ，Ａｒ，Ｎ２のような不活性ガス又はフォーミング・ガス中で行われる。反応しなかった金属または金属窒化物あるいはその両方は、金属シリサイドの形成後に除去される。例えばＣｏ，Ｔｉ若しくはＮｉのような金属の場合、例えばＣｏＳＩ２，ＴｉＳｉ２若しくはＮｉＳｉのような低抵抗の金属シリサイドを形成するために、第２アニール・ステップが行われることができる。
【００４８】
第１ソース金属半導体合金部７３は、互いに隣接する一対、即ち第１のレイズド・ソース領域５３及びレイズド・ストラップ領域５１の上面上に形成される。第１ドレイン側金属半導体合金部７７は、第１のレイズド・ドレイン領域５７のそれぞれの上面上に形成される。第２ソース側金属半導体合金部８３は、第２のレイズド・ソース領域６３のそれぞれの上面上に形成される。第２ドレイン側金属半導体合金部８７は、第２のレイズド・ドレイン領域６７のそれぞれの上面上に形成される。第１ゲート側金属半導体合金部７４は、第１ゲート導体３４のそれぞれの上に形成され、そして第２ゲート側金属半導体合金部８４は、第２ゲート導体４４のそれぞれの上に形成される。
【００４９】
図８及び図９を参照すると、中間工程（ＭＯＬ）の誘電体層９０が、種々な金属半導体合金部（７３，７７，７４，８３，８７，８４）上に付着される。中間工程の誘電体層９０は、例えばＣＶＤによる酸化物で構成されることができる。ＣＶＤによる酸化物は、ドープされていないシリケート・ガラス（ＵＳＧ）、ボロシリケート・ガラス（ＢＳＧ），フォスフォシリケート・ガラス（ＰＳＧ），フルオロシリケート・ガラス（ＦＳＧ），ボロフォスフォシリケート・ガラス（ＢＰＳＧ）若しくはこれらの組み合わせである。ＭＯＬ誘電体層９０の厚さは、２００ｎｍから５００ｎｍとすることができる。代表的には、ＭＯＬ誘電体層９０は、例えば化学機械研磨（ＣＭＰ）により平坦化される。
【００５０】
種々なコンタクト・ビア・ホールが、ＭＯＬ誘電体層９０に形成され、そして種々なコンタクト・ビア構造を形成するように金属で充填される。具体的に説明すると、ビット線コンタクト・ビア構造９７は、第１ドレイン側金属半導体合金部７７のそれぞれに接触するように形成されることができる。ワード線コンタクト・ビア構造９４は、第１ゲート側金属半導体合金部７４のそれぞれに接触するように形成されることができる。第１ソース側金属半導体合金部７３は、導電性ビアによりコンタクトされる必要はなく、その理由は、ＤＲＡＭセルは、アクセス・トランジスタ及びキャパシタの間の外部接続を必要としないからである。ソース側コンタクト・ビア構造９３は、第２ソース側金属半導体合金部８３のそれぞれに接触するように形成されることができる。ドレイン側コンタクト・ビア構造９６は、第２ドレイン側金属半導体合金部８７のそれぞれに接触するように形成されることができる。ゲート側コンタクト・ビア構造９５は、第２ゲート側金属半導体合金部８４のそれぞれに接触するように形成されることができる。
【００５１】
種々な金属半導体合金部（７３，７７，７４，８３，８７，８４）の形成後の第１のレイズド・ソース領域５３，第１のレイズド・ドレイン領域５７、第２のレイズド・ソース領域６３及び第２のレイズド・ドレイン領域６７のプレーな部分の厚さを、即ち一様な厚さを有する部分を、第１の厚さｔ１と呼ぶ。レイズド・ストラップ領域５１のプレーな部分の厚さを第２の厚さｔ２と呼ぶ。第１の厚さｔ１は、第２の厚さｔ２よりも厚い。例えば、第１の厚さｔ１は、３ｎｍから６０ｎｍであり、そして第２の厚さｔ２は、１．５ｎｍから３０ｎｍである。代表的には、第２の厚さｔ２は、第１の厚さｔ１の２５％から７５％である。
【００５２】
図１０を参照すると、本発明の第２実施例に従う第２の例示的な半導体構造体が、図４の第１の例示的な半導体構造体から形成される。具体的に説明すると、第１及び第２の最初の浅いトレンチ分離構造（１００Ａ’，１００Ｂ’）は、第１実施例と同じ方法を使用して第１及び第２の浅いトレンチ分離構造（１００Ａ，１００Ｂ）を形成するように窪まされる。次いで、パッド層４０が除去される。第１及び第２ゲート・スタック（３２，３４，３８，４２，４４，４８）並びに第１及び第２誘電体ゲート・スペーサ（３６，４６）が、第１実施例と同じ方法で形成される。
【００５３】
次いで、ドープされていない半導体材料の選択的エピタキシャル付着が行われる。この選択的エピタキシャル付着の間、ドープされていない半導体材料は半導体表面のみに付着され、例えば第１及び第２誘電体ゲート・キャップ（３８，４８）、第１及び第２誘電体ゲート・スペーサ（３６，４６）並びに第１及び第２の浅いトレンチ分離構造（１００Ａ，１００Ｂ）の表面のような誘電体表面上には付着されない。第１のドープされていないレイズド・ソース領域５３‘が、第１のプレーナ・ソース領域３３の露出された表面のそれぞれの上に直接形成される。第１のドープされていないレイズド・ドレイン領域５７’が、第１プレーナ・ドレイン領域３７の露出された表面のそれぞれの上に直接形成される。ドープされていないレイズド・ストラップ領域５１‘が、導電性トレンチ充填領域６０の露出された表面のそれぞれの上に直接形成される。付着された半導体材料の横方向の成長に基づいて、第１のレイズド・ソース領域５３’のそれぞれは、これに隣接するレイズド・ストラップ領域５１‘に横方向に接触し、これによりプレーナ・ソース領域３３及び導電性トレンチ充填領域６０の上にこれらを接続する半導体材料を与える。第２のドープされていないソース領域６３’が、第２プレーなプレーナ・ソース領域４３の露出された表面のそれぞれの上に直接形成される。第２のドープされていないレイズド・ドレイン領域６７‘が、第２プレーナ・ドレイン領域４７の露出された表面のそれぞれの上に直接形成される。第１のドープされていないレイズド・ソース領域５３’、第１のドープされていないレイズド・ドレイン領域５７‘、ドープされていないレイズド・ストラップ領域５１’、第２のドープされていないレイズド・ソース領域６３‘及び第２のドープされていないレイズド・ドレイン領域６７’は、ＳＯＩ基板８の上に形成される。
【００５４】
第１プレーナ・ソース領域３３，第１プレーナ・ドレイン領域３７，第２プレーナ・ソース領域４３及び第２プレーナ・ドレイン領域４７が単結晶であり、そして選択的エピタキシャル成長が、下側の半導体材料と付着される半導体材料部分との間のエピタキシャル整列を保持するので、第１のドープされていないレイズド・ソース領域５３‘、第１のドープされていないレイズド・ドレイン領域５７’、第２のドープされていないレイズド・ソース領域６３‘及び第２のドープされていないレイズド・ドレイン領域６７’は単結晶である。導電性トレンチ充填領域６０が多結晶であるので、ドープされていないレイズド・ストラップ領域５１‘も又多結晶である。
【００５５】
更に、単結晶半導体材料の成長速度は、温度、圧力及び反応物供給等の付着条件が同じである場合に多結晶半導体材料の成長速度よりも早いので、第１のドープされていないレイズド・ソース領域５３‘、第１のドープされていないレイズド・ドレイン領域５７’、第２のドープされていないレイズド・ソース領域６３‘及び第２のドープされていないレイズド・ドレイン領域６７’の厚さは、ドープされていないレイズド・ストラップ領域５１’の厚さよりも厚い。１つの実施例において、第１のドープされていないレイズド・ソース領域５３‘、第１のドープされていないレイズド・ドレイン領域５７’、第２のドープされていないレイズド・ソース領域６３‘及び第２のドープされていないレイズド・ドレイン領域６７’のそれぞれは、ほぼ同じ厚さを有し、これは、ドープされていないレイズド・ストラップ領域５１‘の厚さよりも厚い。
【００５６】
ドーパントが、少なくとも第１及び第２ゲート・スタック（３２，３４，３８，４２，４４，４８）を注入マスクとして使用するイオン注入を行うことにより、第１のドープされていないレイズド・ソース領域５３‘、第１のドープされていないレイズド・ドレイン領域５７’、第２のドープされていないレイズド・ソース領域６３‘、第２のドープされていないレイズド・ドレイン領域６７’及びドープされていないレイズド・ストラップ領域５１‘に導入される。追加のマスク層が、イオン注入毎にイオン注入の領域を限定するために任意選択的に使用されることができる。例えば、第１マスク層が、ｎ型ドーパントの注入の間、ｎ型トランジスタの領域を露出し、一方ｐ型トランジスタの領域を遮断するために使用されることができる。次いで、ｐ型ドーパントの注入の間、第２マスク層が、ｐ型トランジスタの領域を露出し、一方ｎ型トランジスタの領域を遮断するために使用されることができる。
【００５７】
第１のレイズド・ストラップ領域５３‘、第１のドープされていないレイズド。ドレイン領域５７’、ドープされていないレイズド・ストラップ領域５１‘、上部半導体層３０のうち第１のドープされていないレイズド・ソース領域５３’の下にある部分、上部半導体層３０のうち第１のドープされていないレイズド・ドレイン領域５７‘の下にある部分が、第２導電型のドーパントを注入される。第２のドープされていないレイズド・ソース領域６３’、第２のドープされていないレイズド・ドレイン領域６７‘、上部半導体層３０のうち第２のドープされていないレイズド・ソース領域６３’の下にある部分、及び上部半導体層３０のうち第２のドープされていないレイズド・ドレイン領域６７‘の下にある部分が、適切な導電型のドーパントを注入される。この結果生じる構造は、図６に示す第１実施例に従う構造と同じである。
【００５８】
図１１を参照すると、本発明の第３実施例に従う第３の例示的な半導体構造体が、図２に示されている窪みの深さγをパッド層４０の厚さよりも浅くすることにより第１の実施例の半導体構造体から形成されることができる。この場合、レイズド・ストラップ領域５１と下側の導電性トレンチ充填領域６０との間の界面は、この界面が第１のレイズド・ソース領域５３と下側の第１プレーナ・ソース領域３３との界面よりも高いレベルとなるように垂直方向にずれている。この場合、ノード誘電体５０は、深いトレンチの底面からレイズド・ストラップ領域５１と導電性トレンチ充填領域６０との界面まで延びる。
【００５９】
図１２を参照すると、本発明の第４実施例に従う第４の例示的な半導体構造体が、図２に示されている窪みの深さγをパッド層４０の厚さよりも厚くすることにより第１の実施例の半導体構造体から形成されることができる。この場合、レイズド・ストラップ領域５１と下側の導電性トレンチ充填領域６０との間の界面は、この界面が第１のレイズド・ソース領域５３と下側の第１プレーナ・ソース領域３３との界面よりも低いレベルとなるように垂直方向にずれている。この場合、ノード誘電体５０は、深いトレンチの底面からレイズド・ストラップ領域５１と導電性トレンチ充填領域６０との界面まで延びる。ソース側金属半導体合金部７３の下部（即ち、点線よりも下の部分）は、第１プレーナ・ソース領域３３，第１ボディ領域３５及び第１プレーナ・ドレイン領域３７を含む上部半導体層の上面よりも下になる。
【００６０】
本発明を特定な実施例について説明したが、上述の説明から種々な変更及び修正が可能であることが当業者にとって明らかであろう。従って、本発明は、本発明の精神から逸脱することなく種々な変更及び修正を含むことが明らかである。
【符号の説明】
【００６１】
８    ＳＯＩ基板
１０  ハンドル基板
１７  第１マスク層
２０  埋め込み型絶縁層
２７  第２マスク層
３０  半導体層
３２、４２  ゲート誘電体
３３、４３  プレーナ・ソース領域
３５、４５  ボディ領域
３６、４６  誘電体ゲート・スペーサ
３７、４７  プレーナ・ドレイン領域
３８、４８  誘電体ゲートキャップ
４０  パッド層
５０  ノード誘電体
５３、６３  レイズド・ソース領域
５７，６７  レイズド・ドレイン領域
６０  導電性トレンチ充填領域
７３，８３  ソース側金属半導体合金
７４，８４  ゲート側金属半導体合金
７７，８７  ドレイン側金属半導体合金
９０  誘電体層
９４  ワード線コンタクト・ビア構造
９５  ゲート側コンタクト・ビア構造
９６  ドレイン側コンタクト・ビア構造
９７  ビット線コンタクト・ビア構造
１００Ａ  第１の浅いトレンチ分離領域
１００Ｂ  第２の浅いトレンチ分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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