(57)【要約】      （修正有）【課題】半導体基板の表面に形成された拡散層領域における半導体基板の膨張の発生を抑制することが可能な、半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、半導体基板１１１と、半導体基板１１１の表面に形成され、半導体基板１１１の表面に平行な所定方向に沿って交互に設けられ、素子分離層１２１の上面の高さが活性層１２２の上面の高さよりも低くなっている素子分離層１２１及び活性層１２２と、活性層１２２の表面に形成された拡散層１３１と、拡散層１３１の上面及び側面に形成され、半導体基板１１１を形成する半導体よりも格子定数の小さい材料で形成されたストレスライナー１３２とを備える。【選択図】図３
2011049361.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成され、前記半導体基板の表面に平行な所定方向に沿って交互に設けられ、素子分離層の上面の高さが活性層の上面の高さよりも低くなっている素子分離層及び活性層と、
前記活性層の表面に形成された拡散層と、
前記拡散層の上面及び側面に形成され、前記半導体基板を形成する半導体よりも格子定数の小さい材料で形成されたストレスライナーと、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記半導体記憶装置は更に、
前記半導体基板上に形成され、前記所定方向に垂直な方向に沿って一列に配置された複数のセルトランジスタと、前記半導体基板上に形成され、前記複数のセルトランジスタを挟むよう配置された第１及び第２の選択トランジスタとを含むストリング構造と、
前記半導体基板上に、それぞれ前記第１及び第２の選択トランジスタに隣接して形成された第１及び第２のコンタクトプラグとを備え、
前記セルトランジスタの各々は、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された第２のゲート電極と、
前記半導体基板の表面に前記第１及び第２のゲート電極を挟むよう形成され、隣接する前記セルトランジスタ又は前記選択トランジスタとの間で共有されているソース及びドレイン拡散層とを備え、
前記選択トランジスタの各々は、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面に前記ゲート電極を挟むよう形成され、隣接する前記セルトランジスタとの間で共有されている、又は隣接する前記コンタクトプラグと電気的に接続されているソース及びドレイン拡散層とを備え、
前記半導体記憶装置は更に、前記セルトランジスタ同士の間及び前記セルトランジスタと前記選択トランジスタとの間に埋め込まれ、前記ストレスライナーよりも、前記半導体基板を形成する半導体に対する圧縮応力が小さい絶縁膜を備え、
前記ストレスライナーは、
前記コンタクトプラグが形成されたコンタクト領域では、前記拡散層の上面及び側面に形成されており、
前記ストリング構造が形成された領域では、前記選択トランジスタの、前記ストリング構造の外側を向いた側面に形成されており、前記セルトランジスタ同士の間及び前記セルトランジスタと前記選択トランジスタとの間には形成されていないことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ストレスライナーは、前記拡散層の底部よりも上の側面を覆っていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記半導体基板は、シリコン基板であり、
前記ストレスライナーは、シリコン及び窒素を含有する絶縁膜、又はシリコン及び炭素を含有する絶縁膜であることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
半導体基板の表面に平行な所定方向に沿って、素子分離層、及び、上面が前記素子分離層の上面よりも高い活性層を交互に設け、
前記活性層の表面に拡散層を形成し、
前記拡散層の上面及び側面に、前記半導体基板を形成する半導体よりも格子定数の小さい材料でストレスライナーを形成し、
前記ストレスライナーの形成後に、前記拡散層をアニールする、
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、例えば、ＮＡＮＤ型の不揮発性半導体メモリに使用されるものである。
【背景技術】
【０００２】
ＮＡＮＤデバイスでは通常、ＮＡＮＤストリングの選択ゲート（ＳＧ）間のコンタクト領域において、Ｓｉ（シリコン）基板の表面に、コンタクト抵抗を低減するために拡散層を形成する必要がある。ＮＡＮＤデバイスでは通常、Ｓｉ基板の表面にＳＴＩ（Shallow Trench Isolation）層及びＡＡ（Active Area）層が形成され、拡散層はこのＡＡ層の表面に形成される。
【０００３】
しかしながら、Ｓｉ基板の表面に拡散層を形成してこれをアニールすると、Ｓｉ基板中にドーピングした不純物が原因となり、Ｓｉ中に歪みが発生し、拡散層が形成された領域のＳｉが膨張してしまう。また、これに伴いＳｉの結晶構造が壊れるため、Ｓｉ中に結晶欠陥が発生してしまう。
【０００４】
Ｓｉの膨張は、互いに隣接するＮＡＮＤストリング同士のショートを誘発し、ジャンクションリークを増大させる。このジャンクションリークの増大は、メモリセルの閾値電圧の変動、メモリセルの劣化、非選択ビット線におけるブースト効率の低下等の問題を発生させる。そのため、上記のようにＳｉ基板の表面に拡散層を形成する場合には、Ｓｉの膨張の発生を抑制することが望まれる。
【０００５】
なお、特許文献１には、セルトランジスタ及び選択トランジスタを含むＮＡＮＤストリングと、セルトランジスタ及び選択トランジスタの側面に形成されたスペーサー層と、ＮＡＮＤストリングを構成するトランジスタ間にスペーサー層を介して埋め込まれた絶縁膜と、を備えるＮＡＮＤ型の半導体記憶装置が記載されている。特許文献１には、上記スペーサー層の例としてシリコン酸化膜が、上記絶縁膜の例としてシリコン窒化膜が挙げられている。
【０００６】
また、特許文献２には、エッチングマスクを非晶質炭素膜で形成することで圧縮応力を発生させる半導体素子の製造方法が記載されている。特許文献２の記載によると、この方法では、非晶質炭素膜を所定温度で形成することで、積層膜のリフティング現象を抑制することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−６０１３８号公報
【特許文献２】特開２００８−９１８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、半導体基板の表面に形成された拡散層領域における半導体基板の膨張の発生を抑制することが可能な、半導体記憶装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一の態様は、例えば、半導体基板と、前記半導体基板の表面に形成され、前記半導体基板の表面に平行な所定方向に沿って交互に設けられ、素子分離層の上面の高さが活性層の上面の高さよりも低くなっている素子分離層及び活性層と、前記活性層の表面に形成された拡散層と、前記拡散層の上面及び側面に形成され、前記半導体基板を形成する半導体よりも格子定数の小さい材料で形成されたストレスライナーと、を備えることを特徴とする半導体記憶装置である。
【００１０】
本発明の別の態様は、例えば、半導体基板の表面に平行な所定方向に沿って、素子分離層、及び、上面が前記素子分離層の上面よりも高い活性層を交互に設け、前記活性層の表面に拡散層を形成し、前記拡散層の上面及び側面に、前記半導体基板を形成する半導体よりも格子定数の小さい材料でストレスライナーを形成し、前記ストレスライナーの形成後に、前記拡散層をアニールする、ことを特徴とする半導体記憶装置の製造方法である。
【発明の効果】
【００１１】
本発明によれば、半導体基板の表面に形成された拡散層領域における半導体基板の膨張の発生を抑制することが可能な、半導体記憶装置及びその製造方法を提供することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態の半導体記憶装置の構成を示す平面図である。
【図２】本実施形態の半導体記憶装置の概略的な構成を示す平面図である。
【図３】本実施形態の半導体記憶装置の構成を示す側方断面図である。
【図４】本実施形態の半導体記憶装置の構成を示す側方断面図である。
【図５】本実施形態の半導体記憶装置の構成を示す側方断面図である。
【図６】拡散層をストレスライナーで覆わずにアニールした場合の拡散層の断面形状を示した側方断面図である。
【図７】本実施形態の半導体記憶装置の製造方法を示す側方断面図(1/6)である。
【図８】本実施形態の半導体記憶装置の製造方法を示す側方断面図(2/6)である。
【図９】本実施形態の半導体記憶装置の製造方法を示す側方断面図(3/6)である。
【図１０】本実施形態の半導体記憶装置の製造方法を示す側方断面図(4/6)である。
【図１１】本実施形態の半導体記憶装置の製造方法を示す側方断面図(5/6)である。
【図１２】本実施形態の半導体記憶装置の製造方法を示す側方断面図(6/6)である。
【発明を実施するための形態】
【００１３】
本発明の実施形態を、図面に基づいて説明する。
【００１４】
図１は、本発明の実施形態の半導体記憶装置の構成を示す平面図である。図１の半導体記憶装置は、ＮＡＮＤ型の不揮発性半導体メモリとなっている。
【００１５】
図１は、本実施形態の半導体記憶装置のメモリセルアレイの構成を示している。メモリセルアレイ内では、セルトランジスタ１０１及び選択トランジスタ１０２が、半導体基板１１１上に２次元アレイ状に配置されている。図１には、半導体基板１１１の表面に平行で、互いに直交するＸ方向及びＹ方向が示されている。Ｘ方向は、これらのトランジスタのチャネル幅方向、Ｙ方向は、これらのトランジスタのチャネル長方向に相当する。
【００１６】
半導体基板１１１の表面には、ＳＴＩ（Shallow Trench Isolation）層に相当する素子分離層１２１と、ＡＡ（Active Area）層に相当する活性層１２２が形成されている。素子分離層１２１及び活性層１２２は、Ｘ方向に沿って交互に設けられており、共にＹ方向に伸びている。Ｘ方向は、本発明の所定方向の例となっており、Ｙ方向は、当該所定方向に垂直な方向の例となっている。セルトランジスタ１０１及び選択トランジスタ１０２は、図１に示すように、活性層１２２上に形成されている。
【００１７】
図１には、Ｘ方向に伸びるワード線ＷＬ1〜ＷＬn（ｎは２以上の整数）と、Ｘ方向に伸びる選択線ＳＬ1及びＳＬ2が示されている。本実施形態では、セルトランジスタ１０１の制御ゲート電極は、Ｘ方向に伸びる形状に加工されており、ワード線ＷＬ1〜ＷＬnとなっている。また、選択トランジスタ１０２の制御ゲート電極も、Ｘ方向に伸びる形状に加工されており、選択線ＳＬ1及びＳＬ2となっている。
【００１８】
図１には更に、Ｙ方向に伸びるビット線ＢＬ1〜ＢＬ3と、ビット線ＢＬ1〜ＢＬ3に接続されたビット線コンタクトＣＢ1〜ＣＢ3が示されている。図１に示すように、セルトランジスタ１０１は、ワード線ＷＬ1〜ＷＬnとビット線ＢＬ1〜ＢＬ3との交点に設けられ、選択トランジスタ１０２は、選択線ＳＬ1〜ＳＬ2とビット線ＢＬ1〜ＢＬ3との交点に設けられている。また、ビット線コンタクトＣＢ1〜ＣＢ3は、図１に示すように、活性層１２２上に形成されている。
【００１９】
図１には更に、Ｘ方向に伸びるソース線Ｓと、ソース線Ｓに接続されたソース線コンタクトＣＳ1〜ＣＳ3が示されている。ソース線コンタクトＣＳ1〜ＣＳ3は、図１に示すように、活性層１２２上に形成されている。
【００２０】
図１には更に、選択線ＳＬ1に隣接する選択線ＳＬ1’と、選択線ＳＬ2に隣接する選択線ＳＬ2’が示されている。更に、選択線ＳＬ1’の選択線ＳＬ1側と反対側、及び、選択線ＳＬ2’の選択線ＳＬ2側と反対側に隣接するように、ワード線（図示せず）が形成されている。図１に示すように、ビット線コンタクトＣＢ1〜ＣＢ3は、選択線ＳＬ1と選択線ＳＬ1’との間のコンタクト領域Ｒ1に形成され、ソース線コンタクトＣＳ1〜ＣＳ3は、選択線ＳＬ2と選択線ＳＬ2’との間のコンタクト領域Ｒ2に形成されている。また、セルトランジスタ１０１及び選択トランジスタ１０２は、図１に示すように、コンタクト領域間に挟まれた領域に形成されている。図１では、コンタクト領域Ｒ1及びＲ2に挟まれた領域が、Ｒ3で示されている。
【００２１】
図２は、本実施形態の半導体記憶装置の概略的な構成を示す平面図である。
【００２２】
本実施形態の半導体記憶装置は、図２に示すように、上述のメモリセルアレイに相当するコア部２０１と、コア部２０１の周辺に設けられた周辺回路部２０２により構成されている。コア部２０１には、上述のセルトランジスタ及び選択トランジスタが配置されており、周辺回路部２０２には、周辺トランジスタが配置されている。
【００２３】
以下、本実施形態の半導体記憶装置の構成の詳細を、図３から図５の側方断面図を参照して説明する。
【００２４】
図３は、本実施形態の半導体記憶装置の構成を示す側方断面図であり、図１のＡ−Ａ’線に沿った断面図となっている。従って、図３は、コンタクト領域Ｒ1のＸ方向に平行な断面を示している。
【００２５】
本実施形態の半導体記憶装置は、図３に示すように、半導体基板１１１と、素子分離層１２１と、活性層１２２と、拡散層１３１と、ストレスライナー１３２と、層間絶縁膜１３３と、層間絶縁膜１３４とを備える。図３には更に、層間絶縁膜１３３上に形成され、層間絶縁膜１３４で覆われたビット線ＢＬ1〜ＢＬ3が示されている。これらビット線ＢＬ1〜ＢＬ3はそれぞれ、ビット線コンタクトＣＢ1〜ＣＢ3（図１参照）に電気的に接続されている。
【００２６】
上述のように、素子分離層１２１及び活性層１２２は、半導体基板１１１の表面に形成され、Ｘ方向に沿って交互に設けられている。本実施形態では、図３に示すように、素子分離層１２１の上面Ｓ1の高さが、活性層１２２の上面Ｓ2の高さよりも低くなっている。本実施形態では、半導体基板１１１はシリコン基板であり、素子分離層１２１はシリコン酸化膜である。
【００２７】
拡散層１３１は、活性層１２２の表面に形成されている。本実施形態では、コンタクト領域内の活性層１２２の表面に拡散層１３１を形成することで、コンタクト抵抗が低減されている。本実施形態では、活性層１２２はＰ型層となっており、拡散層１３１はＮ型層となっている。図３では、これらＰ型層とＮ型層との境界面として規定される拡散層１３１の底面（底部）が、ＳXで示されている。本実施形態では、図３に示すように、拡散層１３１の底面ＳXの高さが、素子分離層１２１の上面Ｓ1の高さよりも低くなっている。
【００２８】
ストレスライナー１３２は、素子分離層１２１及び活性層１２２上に形成されている。より詳細には、ストレスライナー１３２は、チャネル幅方向において、素子分離層１２１の上面、及び拡散層１３１の上面及び側面に連続して形成されており、素子分離層１２１の上面よりも上に突き出た拡散層１３１を覆っている。
【００２９】
本実施形態では、ストレスライナー１３２は、半導体基板１１１を形成する半導体よりも格子定数の小さい材料で形成されている。これにより、拡散層１３１には、ストレスライナー１３２から圧縮応力が作用する。本実施形態では、半導体基板１１１が、シリコンで形成されているのに対し、ストレスライナー１３２は、ＳｉＣ（シリコンカーバイド）で形成されている。Ｓｉの格子定数は０．５５３ｎｍであり、Ｃの格子定数は０．３６６ｎｍである。従って、ＳｉＣの格子定数は、Ｓｉの格子定数よりも小さくなる。なお、ストレスライナー１３２は、ＳｉＣ以外の材料、例えば、ＳｉＮ（シリコンナイトライド）で形成しても構わない。
【００３０】
本実施形態のように、Ｓｉ基板（半導体基板）１１１の表面に拡散層１３１を形成するためには、アニールにより拡散層１３１内の不純物を活性化する必要がある。このアニール時に、拡散層１３１が形成された領域のＳｉが膨張することが問題となる。更には、これに伴いＳｉの結晶構造が壊れ、Ｓｉ中に結晶欠陥が発生することが問題となる。Ｓｉの膨張は、互いに隣接するＮＡＮＤストリング同士のショートを誘発する。また、Ｓｉの膨張は、ビット線コンタクトに電圧を与えた際に発生するジャンクションリークを増大させる可能性がある。
【００３１】
そこで、本実施形態では、拡散層１３１の上面及び側面に、Ｓｉよりも格子定数の小さいＳｉＣで形成されたストレスライナー１３２を形成する。これにより、Ｓｉの膨張応力とは逆の応力、即ち、圧縮応力が拡散層１３１に作用し、Ｓｉの膨張が抑制される。これにより、本実施形態では、ＮＡＮＤストリング同士のショートの発生を抑制することができる。また、ビット線コンタクトに電圧を与えた際に発生するジャンクションリークを低減することができる。図３では、上記圧縮応力が、矢印αで示されている。
【００３２】
なお、ストレスライナー１３２の圧縮応力の大きさは、ストレスライナー１３２の膜厚や、ＳｉとＣの組成比を変えることで制御可能である。当該圧縮応力は、膜厚を厚くすることで大きくなり、また、Ｓｉに対するＣの割合を増やすことで大きくなる。本実施形態では、ストレスライナー１３２の膜厚は例えば４〜５ｎｍ、ＳｉＣにおけるＣの割合（濃度）は例えば１％程度に設定される。なお、ストレスライナー１３２を形成するＳｉＣの構造は、アモルファス構造でもダイヤモンド構造でも構わない。
【００３３】
なお、Ｓｉの膨張及び結晶欠陥の発生は、素子分離層１２１及び活性層１２２が微細化されるほど顕著になる。そのため、本実施形態によるＳｉの膨張及び結晶欠陥の発生の抑制は、半導体記憶装置の集積度が高まるほど効果的になる。
【００３４】
層間絶縁膜１３３は、ストレスライナー１３２上に形成されている。本実施形態では、層間絶縁膜１３３はシリコン酸化膜である。図３には更に、層間絶縁膜１３３上に形成されたビット線ＢＬ1〜ＢＬ3が示されている。ビット線ＢＬ1〜ＢＬ3は、層間絶縁膜１３４により覆われている。本実施形態では、層間絶縁膜１３４はシリコン酸化膜である。
【００３５】
以上のように、本実施形態では、ビット線コンタクト用のコンタクト領域Ｒ1に、拡散層１３１及びストレスライナー１３２が形成される。拡散層１３１及びストレスライナー１３２は、同様に、ソース線コンタクト用のコンタクト領域Ｒ2にも形成される。
【００３６】
図４は、本実施形態の半導体記憶装置の構成を示す側方断面図であり、図１のＢ−Ｂ’線に沿った断面図となっている。従って、図４は、領域Ｒ1〜Ｒ3のＹ方向に平行な断面を示している。
【００３７】
図４には、Ｙ方向に沿って一列に配置されたｎ個のセルトランジスタ１０１と、これらのセルトランジスタ１０１を挟むよう配置された２つの選択トランジスタ１０２と、を含む一列のＮＡＮＤストリング１４１が示されている。図４では、これらのセルトランジスタ１０１が、ＣＧ1〜ＣＧnで示され、これらの選択トランジスタ１０２が、ＳＧ1，ＳＧ2で示されている。
【００３８】
図４には更に、選択トランジスタ１０２に隣接して形成された２つのコンタクトプラグ１４２が示されている。選択トランジスタＳＧ1に隣接するコンタクトプラグ１４２は、図１に示すビット線コンタクトＣＢ2に相当し、選択トランジスタＳＧ2に隣接するコンタクトプラグ１４２は、図１に示すソース線コンタクトＣＳ2に相当する。図４には更に、ビット線コンタクトＣＢ2に接続されたビット線ＢＬ2と、ソース線コンタクトＣＳ2に接続されたソース線Ｓとが示されている。
【００３９】
なお、ＮＡＮＤストリング１４１は、本発明のストリング構造の例である。また、セルトランジスタＣＧ1〜ＣＧnは、ストリング構造を構成する複数のセルトランジスタの例であり、選択トランジスタＳＧ1，ＳＧ2は、ストリング構造を構成する第１及び第２の選択トランジスタの例である。また、ビット線コンタクトＣＢ2及びソース線コンタクトＣＳ2はそれぞれ、本発明の第１及び第２のコンタクトプラグの例である。
【００４０】
各セルトランジスタ１０１は、図４に示すように、ゲート絶縁膜１５１と、本発明の第１のゲート電極の例である浮遊ゲート電極１５２と、ゲート間絶縁膜１５３と、本発明の第２のゲート電極の例である制御ゲート電極１５４とを備える。
【００４１】
ゲート絶縁膜１５１は、半導体基板１１１上に形成されている。ゲート絶縁膜１５１は例えば、シリコン酸化膜である。ゲート絶縁膜１５１は、セルトランジスタ１０１のトンネル絶縁膜として機能する。
【００４２】
浮遊ゲート電極１５２は、ゲート絶縁膜１５１上に形成されている。浮遊ゲート電極１５２は例えば、ポリシリコン層である。浮遊ゲート電極１５２は、セルトランジスタ１０１の信号電荷蓄積層として機能する。
【００４３】
ゲート間絶縁膜１５３は、浮遊ゲート電極１５２上に形成されている。ゲート間絶縁膜１５３は例えば、シリコン酸化膜、シリコン窒化膜、ＯＮＯ（酸化膜−窒化膜−酸化膜）積層膜、又はｈｉｇｈ−ｋ膜である。
【００４４】
制御ゲート電極１５４は、ゲート間絶縁膜１５３上に形成されている。制御ゲート電極１５４は例えば、ポリシリコン層と、その上に形成されたシリサイド層とを含む２層構造（ポリサイド構造）となっている。制御ゲート電極１５４は、ポリシリコン層のみを含む単層構造や、シリサイド層のみを含む単層構造となっていても構わない。シリサイド層の例としては、タングステンシリサイド（ＷＳｉ2）層、モリブデンシリサイド（ＭｏＳｉ2）層、コバルトシリサイド（ＣｏＳｉ2）層、チタンシリサイド（ＴｉＳｉ2）層、ニッケルシリサイド（ＮｉＳｉ2）層等が挙げられる。
【００４５】
また、各セルトランジスタ１０１には、浮遊ゲート電極１５２及び制御ゲート電極１５４を挟むよう形成されたソース／ドレイン拡散層１８１が設けられている。各セルトランジスタ１０１のソース／ドレイン拡散層１８１は、隣接するセルトランジスタ１０１又は選択トランジスタ１０２との間で共有されている。これにより、ＮＡＮＤストリング１４１を構成するセルトランジスタ１０１及び選択トランジスタ１０２は、互いに直列接続されている。
【００４６】
一方、各選択トランジスタ１０２は、図４に示すように、ゲート絶縁膜１６１と、ゲート電極１６５とを備える。
【００４７】
ゲート絶縁膜１６１は、半導体基板１１１上に形成されている。選択トランジスタ１０２のゲート絶縁膜１６１は、半導体記憶装置の製造プロセスにおいて、セルトランジスタ１０１のゲート絶縁膜１５１と同一の絶縁膜から形成される。
【００４８】
ゲート電極１６５は、ゲート絶縁膜１６１上に形成されている。ゲート電極１６５は、ゲート絶縁膜１６１上に形成された第１の導電層１６２と、第１の導電層１６２上に絶縁膜１６３を介して形成された第２の導電層１６４により構成されている。絶縁膜１６３には、開口部Ｈが設けられており、第１の導電層１６２と第２の導電層１６４は、開口部Ｈを通じて電気的に接続されている。なお、第１の導電層１６２、絶縁膜１６３、第２の導電層１６４はそれぞれ、半導体記憶装置の製造プロセスにおいて、浮遊ゲート電極１５２と同一の導電層、ゲート間絶縁膜１５３と同一の絶縁膜、制御ゲート電極１５４と同一の導電層から形成される。
【００４９】
また、各選択トランジスタ１０２には、ゲート電極１６５を挟むよう形成されたソース／ドレイン拡散層１８１が設けられている。各選択トランジスタ１０２のソース／ドレイン拡散層１８１は、隣接するセルトランジスタ１０１との間で共有されている、又は隣接するコンタクトプラグ１４２と電気的に接続されている。これにより、ＮＡＮＤストリング１４１を構成するセルトランジスタ１０１及び選択トランジスタ１０２は、これらのコンタクトプラグ１４２を通じてビット線及びソース線に電気的に接続されている。
【００５０】
本実施形態の半導体記憶装置は更に、図４に示すように、スペーサー層１９１と、絶縁膜１９２と、ストレスライナー１３２と、層間絶縁膜１３３とを備える。
【００５１】
スペーサー層１９１は、セルトランジスタ１０１及び選択トランジスタ１０２の側面に形成されている。スペーサー層１９１は例えば、シリコン酸化膜である。
【００５２】
絶縁膜１９２は、図４に示すように、セルトランジスタ１０１同士の間、及び、セルトランジスタ１０１と選択トランジスタ１０２との間に、スペーサー層１９１を介して埋め込まれている。なお、絶縁膜１９２は、選択トランジスタ１０２同士の間は埋め込まず、選択トランジスタ１０２のセルトランジスタ１０１側と反対の側面にスペーサー層１９１を介して形成される。絶縁膜１９２は例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜である。
【００５３】
このように、本実施形態では、ＮＡＮＤストリング１４１を構成するトランジスタ間の隙間が、スペーサー層１９１及び絶縁膜１９２で満たされる。ゲート絶縁膜１５１、１６１、スペーサー層１９１、及び絶縁膜１９２は、ストレスライナー１３２よりもＳｉに対する応力が小さい膜である。スペーサー層１９１及び絶縁膜１９２は、本発明における、ストレスライナーよりも半導体基板を形成する半導体に対する圧縮応力が小さい絶縁膜の例である。そして、本実施形態では、スペーサー層１９１及び絶縁膜１９２の形成後に、上述のストレスライナー１３２が形成される。
【００５４】
そのため、ＮＡＮＤストリング１４１が形成された領域Ｒ3では、ストレスライナー１３２は、図４に示すように、選択トランジスタ１０２の、ＮＡＮＤストリング１４１の外側（セルトランジスタ１０１側と反対側）を向いた側面には形成されるものの、ＮＡＮＤストリング１４１内のトランジスタ間には形成されない。図４では、選択トランジスタＳＧ1，ＳＧ2のセルトランジスタ１０１側と反対側の側面がそれぞれ、ＳA，ＳBで示されている。領域Ｒ3では、ストレスライナー１３２は、スペーサー層１９１及び絶縁膜１９２を介して側面ＳA及びＳBのみに形成され、セルトランジスタ１０１同士の間、及び、セルトランジスタ１０１と選択トランジスタ１０２との間には形成されない。
【００５５】
一方、コンタクト領域Ｒ1及びＲ2では、ストレスライナー１３２は、素子分離層１２１の上面、及び拡散層１３１の上面及び側面に形成される（図３参照）。図４では、拡散層１３１に作用する圧縮応力が、図３と同様、矢印αで示されている。
【００５６】
以上のように、本実施形態では、ストレスライナー１３２は、選択トランジスタ１０２の、ＮＡＮＤストリング１４１の外側を向いた側面には形成されるものの、ＮＡＮＤストリング１４１内のトランジスタ間には形成されない。これにより、本実施形態では、ストレスライナー１３２によるストレスが、セルトランジスタ１０１の閾値電圧を変動させることを回避することができる。なお、本実施形態では、スペーサー層１９１及び絶縁膜１９２の材料は、シリコン層に対する圧縮応力が、ストレスライナー１３２に比べて小さい材料とする。
【００５７】
図５は、本実施形態の半導体記憶装置の構成を示す側方断面図である。図３及び図４がセル部２０１（図２参照）の断面図となっているのに対し、図５は、周辺回路部２０２の断面図となっている。
【００５８】
図５は、周辺回路部２０２に設けられた周辺トランジスタ１０３の断面を示している。周辺回路部２０２内の各周辺トランジスタ１０３は、図５に示すように、ゲート絶縁膜１７１と、ゲート電極１７５とを備える。
【００５９】
ゲート絶縁膜１７１は、半導体基板１１１上に形成されている。周辺トランジスタ１０３のゲート絶縁膜１７１は、半導体記憶装置の製造プロセスにおいて、セルトランジスタ１０１のゲート絶縁膜１５１と同一の絶縁膜から形成される。
【００６０】
ゲート電極１７５は、ゲート絶縁膜１７１上に形成されている。ゲート電極１７５は、ゲート絶縁膜１７１上に形成された第１の導電層１７２と、第１の導電層１７２上に絶縁膜１７３を介して形成された第２の導電層１７４により構成されている。絶縁膜１７３には、開口部Ｈ’が設けられており、第１の導電層１７２と第２の導電層１７４は、開口部Ｈ’を通じて電気的に接続されている。なお、第１の導電層１７２、絶縁膜１７３、第２の導電層１７４はそれぞれ、半導体記憶装置の製造プロセスにおいて、浮遊ゲート電極１５２と同一の導電層、ゲート間絶縁膜１５３と同一の絶縁膜、制御ゲート電極１５４と同一の導電層から形成される。
【００６１】
また、各周辺トランジスタ１０３には、ゲート電極１７５を挟むよう形成されたソース／ドレイン拡散層１８２が設けられている。
【００６２】
図５には更に、図４と同様、ゲート電極１７５の側面に、スペーサー層１９１と、絶縁膜１９２と、ストレスライナー１３２と、層間絶縁膜１３３とが示されている。なお、ゲート電極１７５同士の間の距離は、セルトランジスタ１０１同士の間の距離や、セルトランジスタ１０１と選択トランジスタ１０２との間の距離と比べて広いため、ゲート電極１７５同士の間は、スペーサー層１９１と絶縁膜１９２とストレスライナー１３２では埋まらない。
【００６３】
図５では、周辺トランジスタ１０３の２つの側面が、ＳC及びＳDで示されている。周辺回路部２０２では、ストレスライナー１３２は、スペーサー層１９１及び絶縁膜１９２を介して、周辺トランジスタ１０３の側面ＳC及びＳDに形成されている。
【００６４】
ここで、図４及び図５を参照して、セルトランジスタ１０１と周辺トランジスタ１０３との比較を行う。
【００６５】
本実施形態では、図４に示すように、ストレスライナー１３２は、セルトランジスタ１０１の側面には形成されない。これにより、本実施形態では、ストレスライナー１３２によるストレスが、セルトランジスタ１０１の閾値電圧を変動させることを回避することができる。
【００６６】
一方、本実施形態では、図５に示すように、ストレスライナー１３２は、周辺トランジスタ１０３の側面には形成される。これにより、本実施形態では、ストレスライナー１３２によるストレスが、周辺トランジスタ１０３の閾値電圧に影響を及ぼす。
【００６７】
しかしながら、一般に、周辺トランジスタ１０３のサイズは、チャネル幅、チャネル長ともに、セルトランジスタ１０１のサイズに比べて十分に大きい。よって、周辺トランジスタ１０３に対するストレスの影響は小さいものとなる。
【００６８】
本実施形態では、ストレスライナー１３２は、Ｓｉの膨張及び結晶欠陥の発生を抑制すべく、コンタクト領域Ｒ1，Ｒ2内の拡散層１３１の上面及び側面に形成される（図３）。その際、ストレスライナー１３２は、拡散層１３１の上面及び側面だけでなく、周辺トランジスタ１０３の側面にも形成されてしまう。しかしながら、周辺トランジスタ１０３に対するストレスの影響は小さいため、本実施形態では、ストレスライナー１３２を形成することで、周辺トランジスタ１０３の閾値電圧に悪影響を及ぼすことなく、Ｓｉの膨張の発生を抑制することができる。
【００６９】
なお、周辺トランジスタ１０３に対するストレスは、周辺トランジスタ１０３がＮ型トランジスタの場合には、オン電流を向上させる方向に働く。一方、周辺トランジスタ１０３がＰ型トランジスタの場合には、当該ストレスは、オフ電流を抑制する方向に働く。よって、ストレスが大き過ぎない限り、ストレスは周辺トランジスタ１０３の特性向上に有利に働く。なお、ストレスライナー１３２によるストレスの大きさは、拡散層１３１について望ましい大きさと、周辺トランジスタ１０３について望ましい大きさとのバランスを考慮して設定する必要がある。ストレスライナー１３２によるストレスの大きさは、上述のように、ストレスライナー１３２の膜厚や組成を変えることで制御可能である。
【００７０】
以下、拡散層１３１をストレスライナー１３２で覆う効果の詳細について、図６の側方断面図を参照して説明する。
【００７１】
図６は、拡散層１３１をストレスライナーで覆わずにアニールした場合の拡散層１３１の断面形状を示した側方断面図である。
【００７２】
拡散層１３１をストレスライナーで覆わずにアニールすると、図６に示すように、拡散層１３１が形成された領域のＳｉが膨張してしまう。また、これに伴いＳｉの結晶構造が壊れ、Ｓｉ中に結晶欠陥が発生してしまう。
【００７３】
図６では、隣接する拡散層１３１間の距離が、Ｗで示されている。Ｓｉの膨張は、距離Ｗの縮小をもたらし、互いに隣接するビット線同士のショートを誘発する可能性がある。
【００７４】
そこで、本実施形態では、上述のように、拡散層１３１の上面及び側面に、Ｓｉよりも格子定数の小さいＳｉＣで形成されたストレスライナーを形成する。これにより、Ｓｉの膨張応力とは逆の応力（圧縮応力）が拡散層１３１に作用し、Ｓｉの膨張が抑制される。
【００７５】
なお、素子分離層１２１の上面Ｓ1より活性層１２２の上面Ｓ2が１０ｎｍ高くなるように設定して、Ｓｉの膨張に関するシミュレーションを行ったところ、Ｓｉの膨張は、活性層１２２の上面Ｓ2から深さ０〜３０ｎｍの範囲で起こり、深さ１０ｎｍ付近で、膨張後の活性層１２２の幅が最大になることが解った。即ち、膨張後の活性層１２２の幅は、素子分離層１２１の上面Ｓ1の高さで最大となった。また、Ｓｉが膨張した領域内、即ち、深さ０〜３０ｎｍの範囲内では、活性層１２２（拡散層１３１）を構成するＳｉがアモルファス化された。ここで、Ｓｉがアモルファス化される領域は、拡散層１３１の底部より上の部分であることが解った。よって、ストレスライナー１３２（図３参照）は、少なくとも拡散層１３１の底部より上の側面であり、かつ、拡散層１３１の素子分離層１２１の上面Ｓ1より高い部分の側面を覆えばよい。また、アモルファス化する部分のみを覆うことにより、不要な圧縮応力が発生し、結晶欠陥が発生することがないようにすることが好ましい。
【００７６】
なお、Ｓｉの膨張は、活性層１２２をシリコン酸化膜で覆い、シリコン酸化膜越しのイオン注入により拡散層１３１を形成した後、拡散層１３１をこのシリコン酸化膜で覆った状態でアニールすることでも抑制することができる。シリコン酸化膜の固さにより、Ｓｉの膨張が抑制されるからである。しかしながら、本発明者らによるシミュレーションによれば、この場合には、シリコン酸化膜の膜厚を９ｎｍ程度に設定する必要がある。これに対し、ストレスライナーであれば、膜厚はその半分の４〜５ｎｍで十分である。よって、本実施形態では、Ｓｉの膨張を抑制するためにストレスライナーを採用することで、シリコン酸化膜の固さでＳｉの膨張を抑制する場合に比べ、デバイス全体を縮小化することができる。以下、本実施形態の半導体記憶装置の製造方法を、図７から図１２の側方断面図を参照して説明する。
【００７７】
図７から図１２は、本実施形態の半導体記憶装置の製造方法を示す側方断面図である。各図の(Ａ)，(Ｂ)，(Ｃ)はそれぞれ、図３，図４，図５に対応する断面図となっている。各図の(Ａ)，(Ｂ)はそれぞれ、メモリセルアレイのＡＡ断面，ＧＣ断面に相当する。
【００７８】
まず、図７に示すように、半導体基板１１１の表面に、素子分離層１２１及び活性層１２２を形成する。本実施形態では、半導体基板１１１はシリコン基板であり、素子分離層１２１はシリコン酸化膜であり、活性層１２２はＰ型層である。また、これと並行して、図７に示すように、半導体基板１１１上に、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３のゲート構造を形成する。
【００７９】
これらのトランジスタのゲート構造や、素子分離層１２１及び活性層１２２は、次のように形成される。
【００８０】
まず、半導体基板１１１上に、第１の絶縁膜３０１、第１の電極層３０２、ＳｉＮ膜等のマスク層、ＳｉＯ２膜等の犠牲層を順に形成する。第１の絶縁膜３０１は、図３〜図５のゲート絶縁膜１５１，１６１，１７１を形成するのに用いられ、第１の電極層３０２は、図３〜図５の浮遊ゲート電極１５２，第１の導電層１６２，１７２を形成するのに用いられる。
【００８１】
次に、半導体基板１１１の表面に素子分離溝を形成すべく、犠牲層、マスク層、第１の電極層３０２、第１の絶縁膜３０１、及び半導体基板１１１のＲＩＥ（Reactive Ion Etching）加工を行う。次に、この素子分離溝に素子分離層１２１を埋め込み、素子分離層１２１の表面をＣＭＰ（Chemical Mechanical Polishing）で平坦化する。この際、マスク層は、ＣＭＰのストッパーとして働く。次に、ＲＩＥプロセスにより、素子分離層１２１を落とし込む。次に、燐酸等の薬液により、マスク層を除去し、第１の電極層３０２の上面を露出させる。
【００８２】
次に、第１の電極層３０２上に、第２の絶縁膜３０３、第２の電極層３０４を順に形成し、図４，図５の開口部Ｈ，Ｈ’を形成するためのエッチング加工を行う。これにより、第２の電極層３０４及び第２の絶縁膜３０３を貫通する開口部Ｈ，Ｈ’が形成される。第２の絶縁膜３０３は、図３〜図５のゲート間絶縁膜１５３，絶縁膜１６３，１７３を形成するのに用いられ、第２の電極層３０４は、図３〜図５の制御ゲート電極１５４，第２の導電層１６４，１７４を形成するのに用いられる。
【００８３】
次に、第２の電極層３０４上に、第３の電極層３０５、キャップ層３０６を形成する。第３の電極層３０５は、第２の電極層３０４と共に、図３〜図５の制御ゲート電極１５４，第２の導電層１６４，１７４を形成するのに用いられる。キャップ層３０６は例えば、ＳｉＮ膜である。
【００８４】
次に、ＧＣ加工のエッチングを行うべく、キャップ層３０６をマスクとして、第３の電極層３０５、第２の電極層３０４、第２の絶縁膜３０３、第１の電極層３０２、及び第１の絶縁膜３０１のＲＩＥ加工を行う。これにより、図７に示すように、半導体基板１１１上に、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３のゲート構造が形成される。なお、図７(Ａ)では、素子分離層１２１の上面がＳ1で示されており、拡散層１２２の上面がＳ2で示されている。
【００８５】
次に、図８に示すように、半導体基板１１１の全面にスペーサー層１９１を堆積する。これにより、スペーサー層１９１が、コンタクト領域Ｒ1，Ｒ2の素子分離層１２１及び活性層１２２上、セルトランジスタ１０１、選択トランジスタ１０２、周辺トランジスタ１０３の上面及び側面等に形成される。
【００８６】
次に、図８に示すように、スペーサー層１９１越しのイオン注入により、活性層１２２の表面に拡散層１３１を形成する。本実施形態では、拡散層１３１はＮ型層である。このイオン注入により、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３の下部には、ソース／ドレイン拡散層１８１及び１８２が形成される。
【００８７】
次に、図９に示すように、スペーサー層１９１上に、絶縁膜１９２を堆積する。絶縁膜１９２は、図９に示すように、ＮＡＮＤストリング１４１を構成するトランジスタ間の隙間が完全に埋まるまで堆積される。ただし、選択トランジスタ１０２同士の間の領域は、絶縁膜１９２により完全には埋め込まれない。
【００８８】
次に、図９に示すように、例えば、異方性のＲＩＥにより、コンタクト領域Ｒ1，Ｒ2の半導体基板１１１の表面等から、スペーサー層１９１及び絶縁膜１９２を除去する。その結果、スペーサー層１９１及び絶縁膜１９２は、ＮＡＮＤストリング１４１を構成するトランジスタ間の隙間、選択トランジスタ１０２の、ＮＡＮＤストリング１４１の外側を向いた側面ＳA，ＳB、周辺トランジスタ１０３の側面ＳC，ＳD等に残存することになる。
【００８９】
上記ＲＩＥでは、スペーサー層１９１及び絶縁膜１９２が除去されるだけでなく、素子分離層１２１の上面Ｓ1がリセスされる。
【００９０】
次に、コンタクト領域Ｒ1，Ｒ2に対し、コンタクト抵抗を低減するためのイオン注入を行う。この際、セルトランジスタ１０１間の半導体基板１１１や、セルトランジスタ１０１と選択トランジスタ１０２との間の半導体基板１１１には、絶縁膜１９２が存在するためイオンが注入されず、選択トランジスタ１０２間の半導体基板１１１にのみイオンが注入される。その結果、セルトランジスタ１０１間の拡散層１８１や、セルトランジスタ１０１と選択トランジスタ１０２との間の拡散層１８１の不純物濃度は、選択トランジスタ１０２間の拡散層１８１の不純物濃度よりも薄くなる。
【００９１】
次に、図１０に示すように、半導体基板１１１の全面にストレスライナー１３２を堆積する。これにより、ストレスライナー１３２が、コンタクト領域Ｒ1，Ｒ2の素子分離層１２１及び活性層１２２上、セルトランジスタ１０１、選択トランジスタ１０２、周辺トランジスタ１０３の上面及び側面等に形成される。
【００９２】
ただし、本実施形態では、ＮＡＮＤストリング１４１を構成するトランジスタ間の隙間がスペーサー層１９１及び絶縁膜１９２で完全に埋まっているため、ストレスライナー１３２は、これらのトランジスタ間には形成されない。これにより、本実施形態では、ストレスライナー１３２によるストレスが、セルトランジスタ１０１の閾値電圧を変動させることを回避することができる。
【００９３】
また、本実施形態では、ストレスライナー１３２は、拡散層１３１を形成し、素子分離層１２１の上面Ｓ1の高さを拡散層１２２の上面Ｓ2の高さよりも低くした後に形成されるため、ストレスライナー１３２は、図１０に示すように、拡散層１３１の上面及び側面に形成される。
【００９４】
本実施形態では、ストレスライナー１３２は、半導体基板１１１を形成する半導体よりも格子定数の小さい材料で形成される。これにより、拡散層１３１には、ストレスライナー１３２から圧縮応力が作用する。本実施形態では、半導体基板１１１が、シリコン基板であるのに対し、ストレスライナー１３２は、ＳｉＣで形成される。ストレスライナー１３２は、ＳｉＣ以外の材料、例えば、ＳｉＮで形成しても構わない。
【００９５】
次に、本実施形態では、拡散層１３１のアニールを行う。本実施形態では、拡散層１３１の上面及び側面にストレスライナー１３２が形成された状態で拡散層１３１をアニールすることで、拡散層１３１が形成された領域のＳｉの膨張を抑制することができる。
【００９６】
本実施形態では、拡散層１３１の上面だけでなく、拡散層１３１の側面もストレスライナー１３２で覆われるため、拡散層１３１には強い圧縮応力が作用する。よって、本実施形態によれば、Ｓｉの膨張が効果的に抑制される。
【００９７】
次に、図１１に示すように、半導体基板１１１の全面に層間絶縁膜１３３Ａを堆積し、層間絶縁膜１３３Ａの表面をＣＭＰで平坦化する。これにより、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３の上面から、ストレスライナー１３２及びキャップ層３０６が除去される。
【００９８】
本実施形態では、以上のようにしてフロント・エンド・プロセス（ＡＡ／ＧＣ加工）が行われ、続いてバック・エンド・プロセス（コンタクト／配線加工）が行われる。図１２には、層間絶縁膜１３３Ａ及びＢ内に、図４に示すコンタクトプラグ１４２が形成された様子が示されている。層間絶縁膜１３３Ａ及びＢは、図３〜５に示す層間絶縁膜１３３に相当する。このようにして、本実施形態の半導体記憶装置が製造される。
【００９９】
なお、本実施形態では、拡散層１３１を、ストレスライナー１３２の形成前に形成するが、拡散層１３１は、拡散層１３１のアニール前であれば、ストレスライナー１３２の形成後に形成しても構わない。これは、ストレスライナー１３２越しのイオン注入により拡散層１３１を形成する場合に相当する。ただし、本実施形態のように、活性層１３１をストレスライナー１３２の形成前に形成することには、拡散層１３１を形成する際のイオン注入の深さをコントロールしやすいという利点がある。
【０１００】
以上のように、本実施形態の半導体記憶装置の製造方法では、拡散層１３１の上面及び側面に、Ｓｉよりも格子定数の小さい材料からなるストレスライナー１３２を形成してから、拡散層１３１のアニールを行う。これにより、本実施形態では、拡散層１３１が形成された領域のＳｉの膨張を抑制することができる。
【０１０１】
また、本実施形態では、ストレスライナー１３２は、素子分離層１２１の上面Ｓ1の高さを拡散層１２２の上面Ｓ2の高さよりも低くした後に形成される。これにより、本実施形態では、拡散層１３１の上面だけでなく側面もストレスライナー１３２で覆われることになり、拡散層１３１には強い圧縮応力が作用し、Ｓｉの膨張が効果的に抑制される。
【０１０２】
また、本実施形態では、拡散層１３１は、ストレスライナー１３２を形成する前に形成される。これには、ストレスライナー１３２の形成後に拡散層１３１を形成する場合に比べて、拡散層１３１を形成する際のイオン注入の深さをコントロールしやすいという利点がある。
【０１０３】
また、本実施形態では、セルトランジスタ１０１間の半導体基板１１１の表面や、セルトランジスタ１０１と選択トランジスタ１０２との間の半導体基板１１１の表面に形成された拡散層１８１の不純物濃度が、選択トランジスタ１０２間の半導体基板１１１の表面に形成された拡散層１８１の不純物濃度よりも薄い。その結果、セルトランジスタ１０１間の拡散層１８１や、セルトランジスタ１０１と選択トランジスタ１０２との間の拡散層１８１では、膨張ストレスは小さくなり、選択トランジスタ１０２間の拡散層１８１では、膨張ストレスは大きくなる。そのため、チャネル幅方向におけるセルトランジスタ１０１間には、ストレスライナー１３２を形成しなくても、チャネル幅方向に隣接するＮＡＮＤストリング間のショートは発生しない。本実施形態では、膨張ストレスの大きい、選択トランジスタ１０２間の拡散層１８１上のみにストレスライナー１３２を形成するため、効果的にＳｉの膨張を抑制することができると共に、セルトランジスタ１０１の閾値電圧の変動を回避することができる。
【０１０４】
以上のように、本実施形態では、拡散層１３１の上面及び側面に、半導体基板１１１を形成する半導体よりも格子定数の小さい材料で形成されたストレスライナー１３２を形成する。これにより、本実施形態では、膨張応力とは逆の圧縮応力を拡散層１３１に作用させ、拡散層１３１（半導体基板１１１）の膨張を抑制することができる。更には、拡散層１３１の膨張を抑制することで、半導体基板１１１内における結晶欠陥の発生を抑制することができる。
【０１０５】
なお、本発明の態様には例えば、「課題を解決するための手段」の記載欄に記載した態様に、以下の要件を追加したものも含まれる。即ち、「課題を解決するための手段」の記載欄に記載の半導体記憶装置は更に、前記半導体基板上に形成され、前記セルトランジスタ及び前記選択トランジスタが形成された領域の周辺に配置された周辺トランジスタを備え、前記周辺トランジスタは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板の表面に前記ゲート電極を挟むよう形成されたソース及びドレイン拡散層とを備え、前記ストレスライナーは、前記周辺トランジスタが形成された領域では、前記周辺トランジスタの複数の側面に形成されている。
【０１０６】
以上、本発明の具体的な態様の例を、本発明の実施形態により説明したが、本発明は、当該実施形態に限定されるものではない。
【符号の説明】
【０１０７】
１０１  セルトランジスタ
１０２  選択トランジスタ
１０３  周辺トランジスタ
１１１  半導体基板
１２１  素子分離層
１２２  活性層
１３１  拡散層
１３２  ストレスライナー
１３３  層間絶縁膜
１３４  層間絶縁膜
１４１  ＮＡＮＤストリング
１４２  コンタクトプラグ
１５１  ゲート絶縁膜
１５２  浮遊ゲート電極
１５３  ゲート間絶縁膜
１５４  制御ゲート電極
１６１  ゲート絶縁膜
１６２  第１の導電層
１６３  絶縁膜
１６４  第２の導電層
１６５  ゲート電極
１７１  ゲート絶縁膜
１７２  第１の導電層
１７３  絶縁膜
１７４  第２の導電層
１７５  ゲート電極
１８１  ソース／ドレイン拡散層
１８２  ソース／ドレイン拡散層
１９１  スペーサー層
１９２  絶縁膜
２０１  コア部
２０２  周辺回路部
３０１  第１の絶縁膜
３０２  第１の電極層
３０３  第２の絶縁膜
３０４  第２の電極層
３０５  第３の電極層
３０６  キャップ層
【図１】
2011049361.tif 000003
【図２】
2011049361.tif 000004
【図３】
2011049361.tif 000005
【図４】
2011049361.tif 000006
【図５】
2011049361.tif 000007
【図６】
2011049361.tif 000008
【図７】
2011049361.tif 000009
【図８】
2011049361.tif 000010
【図９】
2011049361.tif 000011
【図１０】
2011049361.tif 000012
【図１１】
2011049361.tif 000013
【図１２】
2011049361.tif 000014