(57)【要約】【課題】制御ゲート電極の角部近傍に形成されたトンネル絶縁膜に掛かる電界を緩和する。【解決手段】本発明の例に係わる３次元積層不揮発性半導体メモリは、半導体層と、半導体層上に形成され、半導体層に対して垂直な柱状の半導体領域１０１と、半導体領域１０１の側面に形成された第１の絶縁膜１０２と、第１の絶縁膜１０２の側面に形成される電荷蓄積膜１０３と、電荷蓄積膜１０３の側面に形成される第２の絶縁膜１０４と、第２の絶縁膜１０４の側面に接し、半導体層に対して平行で平板状に形成された複数の制御ゲート電極１０５と、第２の絶縁膜１０４及び制御ゲート電極１０５それぞれの表面に形成された第３の絶縁膜１０６とを具備し、半導体領域１０１を介して対向する第３の絶縁膜１０６の距離は、半導体領域１０１を介して対向する制御ゲート電極１０５の距離より長く、制御ゲート電極１０５の角部は曲率を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成され、前記半導体層に対して垂直な柱状の半導体領域と、
前記半導体領域の側面に形成された第１の絶縁膜と、
前記第１の絶縁膜の側面に形成される電荷蓄積膜と、
前記電荷蓄積膜の側面に形成される第２の絶縁膜と、
前記第２の絶縁膜の側面に接し、前記半導体層に対して平行で平板状に形成された複数の制御ゲート電極と、
前記第２の絶縁膜及び制御ゲート電極それぞれの表面に形成された第３の絶縁膜と
を具備し、
前記半導体領域を介して対向する前記第３の絶縁膜の距離は、前記半導体領域を介して対向する前記制御ゲート電極の距離より長く形成され、
前記制御ゲート電極の角部は、曲率を有していることを特徴とする３次元積層不揮発性半導体メモリ。
【請求項２】
前記制御ゲート電極の前記半導体領域側の端部全体が曲率を有していることを特徴とする請求項１に記載の３次元積層不揮発性半導体メモリ。
【請求項３】
前記制御ゲート電極の端部は、前記制御ゲート電極の角部と中央部とで異なる曲率を有していることを特徴とする請求項１又は２に記載の３次元積層不揮発性半導体メモリ。
【請求項４】
前記前記半導体層から離れて形成された前記制御ゲート電極ほど、前記制御ゲート電極の角部の曲率が小さいことを特徴とする請求項１乃至３いずれか１項に記載の３次元積層不揮発性半導体メモリ。
【請求項５】
半導体層の表面に制御ゲート電極と第１の絶縁膜が交互に積層された積層膜を形成する工程と、
前記積層膜をエッチングして前記半導体層が露出するホールを形成する工程と、
前記ホールの内壁に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の内壁に電荷蓄積膜を形成する工程と、
前記電荷蓄積膜の内壁に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の内壁に前記ホールを埋め込むように半導体領域を形成する工程と
を具備し、
前記ホールを形成する工程の後から前記電荷蓄積膜を形成するまでの間に、
前記制御ゲート電極の前記半導体領域側の角部を丸める工程と
を更に有することを特徴とする３次元積層不揮発性半導体メモリの製造方法。
【請求項６】
半導体層の表面に制御ゲート電極と第１の絶縁膜が交互に積層された積層膜を形成する工程と、
前記積層膜をエッチングして前記半導体層が露出するホールを形成する工程と、
前記ホール内の積層膜表面に前記ホールの上部と下部で異なる厚膜を有する第２の絶縁膜を形成する工程と、
前記制御ゲート電極、第１の絶縁膜及び第２の絶縁膜をエッチングし、前記制御ゲート電極の角部を丸める工程と、
前記ホールの内壁に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の内壁に電荷蓄積膜を形成する工程と、
前記電荷蓄積膜の内壁に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の内壁に前記ホールを埋め込むように半導体領域を形成する工程と
を具備することを特徴とする３次元積層不揮発性半導体メモリの製造方法。
【請求項７】
前記ホール内の積層表面に形成された第２の絶縁膜は、前記ホールの上部で厚膜になり、下部で薄膜になるよう形成されること
を特徴とする請求項６に記載の３次元積層不揮発性半導体メモリの製造方法。
【請求項８】
前記ホール内の積層表面に形成された第２の絶縁膜は、前記ホールの上部で薄膜になり、下部で厚膜になるよう形成されること
を特徴とする請求項６に記載の３次元積層不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元積層不揮発性半導体メモリ(3D-stacked nonvolatile semiconductor memory)に係わり、特に、制御ゲート電極の角部に曲率を有した３次元積層不揮発性半導体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
３次元構造により大容量化を図りビットコストを抑える技術としてＢｉＣＳ(Bit Cost Scalable)技術が知られている。
【０００３】
ＢｉＣＳ技術が適用された不揮発性半導体メモリ（以下において、ＢｉＣＳメモリと記載）は、単なる３次元構造ではなく、デバイス構造及びプロセス技術の工夫により、積層数(number of stacked layers)の増加に比例してビットコストが低減するビットコストスケーラビリティを可能にすることを特徴とする。
【０００４】
ＢｉＣＳメモリのセルストリングを垂直方向に切った際の断面において、制御ゲート電極の角部は、ほぼ直角となっている（例えば、特許文献１参照）。
【０００５】
書き込み動作時、制御ゲート電極の角部近傍に形成されたトンネル絶縁膜には、強い電界が掛かるため、制御ゲート電極の角部近傍に形成された電荷蓄積膜に電子が局所的に保持されてしまう。そのため、電荷蓄積膜内の電荷密度は、不均一となってしまう。この場合、制御ゲート電極の角部近傍に形成された電荷蓄積膜に保持されている電子は、チャネルをオン・オフした時に電荷蓄積膜内を移動することで制御ゲート電極の影響下から外れやすい。その結果、メモリセルのしきい値が変化してしまうため、Data Retention 特性が劣化してしまうという問題がある。
【０００６】
更に、制御ゲート電極の角部に電界が集中することで、制御ゲート電極の角部近傍に形成された絶縁膜の絶縁性が劣化してしまい、Endurance特性が劣化してしまうという問題もある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、制御ゲート電極の角部に曲率を有するよう形成し、制御ゲート電極の角部近傍に形成されたトンネル絶縁膜に掛かる電界の緩和をはかる３次元積層不揮発性半導体メモリ及びその製造方法を提案することにある。
【課題を解決するための手段】
【０００９】
本発明の例に係る３次元積層不揮発性半導体メモリは、半導体層と、前記半導体層上に形成され、前記半導体層に対して垂直な柱状の半導体領域と、前記半導体領域の側面に形成された第１の絶縁膜と、前記第１の絶縁膜の側面に形成される電荷蓄積膜と、前記電荷蓄積膜の側面に形成される第２の絶縁膜と、前記第２の絶縁膜の側面に接し、前記半導体層に対して平行で平板状に形成された複数の制御ゲート電極と、前記第２の絶縁膜及び制御ゲート電極それぞれの表面に形成された第３の絶縁膜とを具備し、前記半導体領域を介して対向する前記第３の絶縁膜の距離は、前記半導体領域を介して対向する前記第１の制御ゲート電極の距離より長く形成され、前記制御ゲート電極の角部は、曲率を有している。
【００１０】
本発明の例に係る３次元積層不揮発性半導体メモリの製造方法は、半導体層の表面に制御ゲート電極と第１の絶縁膜が交互に積層された積層膜を形成する工程と、前記積層膜をエッチングして前記半導体層が露出するホールを形成する工程と、前記ホールの内壁に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の内壁に電荷蓄積膜を形成する工程と、
前記電荷蓄積膜の内壁に第３の絶縁膜を形成する工程と、前記第３の絶縁膜の内壁に前記ホールを埋め込むように半導体領域を形成する工程とを具備し、前記ホールを形成する工程の後から前記電荷蓄積膜を形成するまでの間に、前記制御ゲート電極の前記半導体領域側の角部を丸める工程とを更に有する。
【００１１】
本発明の例に係る３次元積層不揮発性半導体メモリの製造方法は、半導体層の表面に制御ゲート電極と第１の絶縁膜が交互に積層された積層膜を形成する工程と、前記積層膜をエッチングして前記半導体層が露出するホールを形成する工程と、前記ホール内の積層膜表面に前記半導体層から遠いほど厚膜の第２の絶縁膜を形成する工程と、前記制御ゲート電極、第１の絶縁膜及び第２の絶縁膜をエッチングし、前記制御ゲート電極の角部を丸める工程と、前記ホールの内壁に第２の絶縁膜を形成する工程と、前記第２の絶縁膜の内壁に電荷蓄積膜を形成する工程と、前記電荷蓄積膜の内壁に第３の絶縁膜を形成する工程と、前記第３の絶縁膜の内壁に前記ホールを埋め込むように半導体領域を形成する工程とを具備する。
【発明の効果】
【００１２】
本発明によれば、ゲート電極の角部に曲率を有するよう形成することで、ゲート電極の角部近傍に形成されたトンネル絶縁膜に掛かる電界が緩和する。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係わるＢｉＣＳメモリを示す図。
【図２】第１の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図３】第１の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図４】第１の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図５】第１の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図６】第１の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図７】第１の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図８】第２の実施形態に係わるＢｉＣＳメモリを示す図。
【図９】導体間絶縁膜中の電界強度を計算した結果を示す図。
【図１０】導体間絶縁膜中の電界強度における半導体領域のホール径依存度を計算した結果を示す図。
【図１１】第２の実施形態の変形例に係わるＢｉＣＳメモリを示す図。
【図１２】導体間絶縁膜中の電界強度を計算した結果を示す図。
【図１３】第２の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図１４】第２の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図１５】第２の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図１６】第２の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図１７】第２の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図１８】第２の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図１９】第３の実施形態に係わるＢｉＣＳメモリを示す図。
【図２０】第３の実施形態の変形例に係わるＢｉＣＳメモリを示す図。
【図２１】第３の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図２２】第３の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図２３】第３の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図２４】第３の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図２５】第３の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図２６】第３の実施形態に係わるＢｉＣＳメモリの製造工程を示す図。
【図２７】第３の実施形態の変形例に係わるＢｉＣＳメモリの製造工程を示す図。
【図２８】第３の実施形態の変形例に係わるＢｉＣＳメモリの製造工程を示す図。
【図２９】第３の実施形態の変形例に係わるＢｉＣＳメモリの製造工程を示す図。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明を実施するための形態について詳細に説明する。
【００１５】
１．  実施形態  
（１）  第１の実施形態
（１−１）  デバイス構造
図１（ａ）は、ＢｉＣＳメモリ内の１つのメモリセルを示した鳥瞰図である。図１（ｂ）は、図１（ａ）のＡ−Ａ線に沿った断面図である。また、メモリセルのチャネル幅は、５０ｎｍ程度であるとし、隣接したメモリセルとの間隔も５０ｎｍ程度であるとする。
【００１６】
図１のメモリセルは、円柱状の半導体領域１０１の外周に、トンネル絶縁膜１０２（第１の絶縁膜）、絶縁膜で形成された電荷蓄積膜１０３、電荷ブロック膜１０４（第２の絶縁膜）が順に形成されている。更に、その外周にセル間絶縁膜１０６（第３の絶縁膜）で互いに隔離された制御ゲート電極１０５が形成される。そのため、第１の実施形態におけるメモリセルはＭＯＮＯＳ構造となっている。
【００１７】
また、図１（ｂ）に示すように、半導体領域１０１を介して対向する制御ゲート電極１０５間の距離は、半導体領域１０１を介して対向するセル間絶縁膜１０６間の距離と比較して広い。そのため、制御ゲート電極１０５は、セル間絶縁膜１０６と比較して半導体領域１０１内に張り出して形成されている。以下、この半導体領域１０１内に張り出した部分を制御ゲート電極１０５の端部と定義する。
【００１８】
図１では省略されているが、半導体領域１０１の下部は、ソース拡散層及びソース線側セレクトゲート線を介して半導体基板と接続され、半導体領域１０１の上部は、ビット線と接続されている。
【００１９】
半導体領域１０１は、例えば、シリコンを主成分とする。
【００２０】
トンネル絶縁膜１０２は、例えば、シリコンと酸素を主成分とするシリコン酸化膜、又は、シリコンと酸素と窒素を主成分とするシリコン酸窒化膜であり、膜厚は、例えば、２ｎｍ〜７ｎｍである。
【００２１】
電荷蓄積膜１０３は、例えば、シリコンと窒素を主成分とするシリコン窒化膜であり、膜厚は、例えば、１ｎｍ〜９ｎｍである。
【００２２】
電荷ブロック膜１０４は、例えば、アルミニウムと酸素を主成分とするアルミナ膜、又は、シリコンと酸素を主成分とするシリコン酸化膜、又は、シリコンと酸素と窒素を主成分とするシリコン酸窒化膜であり、膜厚は、例えば、８ｎｍ〜２０ｎｍである。
【００２３】
更に、制御ゲート電極１０５は、例えば、不純物がドープされたシリコン膜、又は、窒化タンタルである。
【００２４】
セル間絶縁膜１０６は、例えば、シリコンと酸素を主成分とするシリコン酸化膜である。
【００２５】
第１の実施形態の制御ゲート電極１０５の端部において、その角部は、曲率を有している。つまり、制御ゲート電極１０５の角部は、丸まった構造となる。このことにより、制御ゲート電極１０５の角部近傍のトンネル絶縁膜１０２に電界が集中することを緩和できる。そのため、書き込み動作時において、制御ゲート電極１０５の角部近傍に形成された電荷蓄積膜１０３に電子が局在してしまうことを抑制できる。従って、チャネルをオン・オフした時などに電荷蓄積膜内を電子が移動しても制御ゲート電極１０５の影響下から抜けてしまう電子数が少なくなり、メモリセルのしきい値の変動を抑制できる。その結果、Data Retentionの劣化が抑制できる。
【００２６】
更に、制御ゲート電極１０５の角部近傍に形成されたトンネル絶縁膜１０２への電界が緩和されることで、トンネル絶縁膜１０２の絶縁性の劣化が抑制されるという特徴も有する。
【００２７】
（１−２）  製造方法
以下、図２〜７を用いて、第１の実施形態に係わるＢｉＣＳメモリの製造方法について説明する。
【００２８】
また、図２（ａ）〜図７（ａ）それぞれは、ＢｉＣＳメモリのセルユニットが形成される領域を垂直方向に切った断面図を示しており、図２（ｂ）〜図７（ｂ）それぞれは、図２（ａ）〜図７（ａ）で示された領域の平面図を示している。
【００２９】
まず、図２に示すように、半導体層１００の表面に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、シリコン酸化膜からなり、厚さ５０ｎｍのセル間絶縁膜１０６と不純物をドーピングしたシリコン膜からなり、厚さ５０ｎｍの制御ゲート電極１０５を交互に堆積して、多重積層構造を形成する。図２では制御ゲート電極１０５が２層の場合について示しているが、この多重積層構造が何層形成してもよい。また、半導体層１００内には、ソース拡散層及びソース線側セレクトゲート線が形成されているとする。
【００３０】
また、制御ゲート電極１０５はタングステンとシリコンのシリサイドでもよい。この場合のエッチング薬液はシリコン膜と同じでよい。
【００３１】
次に、図３に示すように、例えば、レジストマスクを用いたＲＩＥ（Reactive Ion Etching）法によって、制御ゲート電極１０５とセル間絶縁膜１０６を選択的にエッチングし、半導体層１００の表面を露出させる。これにより、多重積層構造に例えば、直径６０ｎｍ程度の円柱状の溝１１１を形成する。
【００３２】
次に、図４に示すように、ＲＩＥ法によるエッチングの後、例えば、希フッ酸（ｄＨＦ）薬液を用いて洗浄する。この際、円柱状の溝１１１に面したセル間絶縁膜１０６が削られてしまい、制御ゲート電極１０５の端部と比較すると円柱状の溝１１１に面したセル間絶縁膜が、窪んだ構造となる。また、更に、希フッ酸を用いたウェットエッチングによって、セル間絶縁膜１０６をエッチングし、更に窪むように形成してもよい。
【００３３】
次に、図５に示すように、例えば、ＫＯＨ又はＮａＯＨなどをエッチャントとして制御ゲート電極１０５をウェットエッチングする。この等方的なウェットエッチングにより、制御ゲート電極１０５の角部が丸められ、曲率を有するようになる。
【００３４】
次に、図６に示すように、円柱状の溝１１１の内壁に、例えば、ＡＬＤ（Atomic Layer Deposition）法によって、アルミニウムと酸素を主成分とするアルミナ膜からなり、厚さ１５ｎｍの電荷ブロック膜１０４を堆積し、その後、シリコン窒化膜からなり、厚さ３ｎｍの電荷蓄積膜１０３を堆積し、その後、シリコン酸化膜からなり、厚さ５ｎｍのトンネル絶縁膜１０２を堆積する。
【００３５】
次に、図７に示すように、レジストマスクを用いたＲＩＥ法によって、円柱状の溝１１１の底面部に形成されたトンネル絶縁膜１０２、電荷蓄積膜１０３、電荷ブロック膜１０４を選択的にエッチングし、半導体層１００の表面を露出させる。その後、例えば、ＣＶＤ法によって、チャネル領域となる不純物をドーピングしたシリコン膜１０７を堆積した後、６００℃の窒素雰囲気で熱処理を行う。その後、周知の技術を用いて配線層等を形成して、第１の実施形態に係わるＢｉＣＳメモリが完成する。
【００３６】
ここで、制御ゲート電極１０５の角部を丸める他の製造方法として、熱燐酸を用いて制御ゲート電極１０５及びセル間絶縁膜１０６の両方を同時にエッチングしても良い。この場合、制御ゲート電極１０５よりもセル間絶縁膜１０６のエッチングレートが高いため、一回の工程で制御ゲート電極１０５の角部を丸めることが可能である。
【００３７】
更に、制御ゲート電極１０５の角部を丸めるための他の製造方法として、先ず、希フッ酸薬液を用いたエッチングによって、セル間絶縁膜１０６をエッチングする。その後、高温酸素雰囲気、又は、ラジカル酸素雰囲気で酸化処理を行い、制御ゲート電極１０５の角部を酸化させる。その後、希フッ酸を用いたウェットエッチングによって制御ゲート電極１０５の角部を丸めてもよい。この場合、高温酸化処理を入れることにより、セル間絶縁膜１０６の酸化物濃度が高くなる。そのため、セル間絶縁膜１０６の絶縁耐圧が向上するという特徴を有する。
【００３８】
更に、制御ゲート電極１０５の角部を丸めるための他の製造方法として、電荷ブロック膜１０４を形成した後に、高温酸素雰囲気、または、ラジカル酸素雰囲気で酸化処理を行う。この酸化処理によって制御ゲート電極１０５の角部には、シリコン酸化膜が形成され、制御ゲート電極１０５の角部は丸まる。従って、制御ゲート電極１０５の電荷ブロック膜１０４が厚く形成されるため、角部の絶縁性が改善されるという特徴を有する。
【００３９】
（２）   第２の実施形態
（２−１）  デバイス構造
図８（ａ）は、ＢｉＣＳメモリの一つのメモリセルを示した鳥瞰図である。図８（ｂ）は、また、メモリセルトランジスタのチャネル幅は、５０ｎｍ程度であるとし、隣接したメモリセルとの間隔も５０ｎｍ程度であるとする。
【００４０】
図８のメモリセルは、縦方向に、円柱状の半導体領域２０１が形成される。そして、半導体領域２０１の外周に、トンネル絶縁膜２０２、電荷蓄積膜２０３、電荷ブロック膜２０４が順に形成されている。更に、その外周にセル間絶縁膜２０６で互いに隔離された制御ゲート電極２０５が形成される。
【００４１】
ここで、半導体領域２０１、トンネル絶縁膜２０２、電荷蓄積膜２０３、電荷ブロック膜２０４、制御ゲート電極２０５及びセル間絶縁膜２０６の構成は、第１の実施形態と同様であるとするため、その詳細な説明を省略する。
【００４２】
また、図８（ｂ）に示すように、半導体領域２０１を介して対向する制御ゲート電極２０５間の距離は、半導体領域２０１を介して対向するセル間絶縁膜２０６間の距離と比較して広い。そのため、制御ゲート電極２０５は、セル間絶縁膜２０６と比較して半導体層内に張り出して形成されている。以下、第１の実施形態と同様にこの半導体領域２０１内に張り出した部分を制御ゲート電極２０５の端部と定義する。
【００４３】
第２の実施形態において、制御ゲート電極２０５の端部全体が曲率を有する構造となっている。そのため、制御ゲート電極２０５の端部は、丸まった構造となる。
【００４４】
上記のような構造にすることで、第１の実施形態と同様に、メモリセルの角部に電界が集中することが緩和される。そのため、制御ゲート電極２０５の角部近傍に形成された電荷蓄積膜２０３に電子が局在してしまうことを抑制できる。また、制御ゲート電極２０５の端部全体が曲率を有するため、トンネル絶縁膜２０２に掛かる電界が均一化される。従って、メモリセルの電荷蓄積膜２０３内の電荷密度が均一化される。その結果、Data Retentionの劣化が抑制される。
【００４５】
更に、第１の実施形態と同様に、制御ゲート電極２０５の角部近傍に形成されたトンネル絶縁膜２０２の絶縁性の劣化が抑制されるという特徴も有する。
【００４６】
ここで、ＢｉＣＳメモリにおいて、メモリセルの集積度を上げるために、円柱状に形成された半導体層のホール径を小さくする必要がある。しかしながら従来の制御ゲート電極２０５では、ホール径を小さくするにつれメモリセル内のトンネル絶縁膜に対して強い電界が掛かる。そのため、メモリセルからデータを読み出す際の弱い電圧を制御ゲート電極２０５に印加しても強い電界がトンネル絶縁膜に掛かってしまい、誤書き込みをしてしまうという問題がある。
【００４７】
しかしながら、第２の実施形態において、制御ゲート電極２０５の端部全体を丸めることにより、制御ゲート電極２０５の端部を四角く形成する従来と比較して、半導体領域２０１近傍のトンネル絶縁膜２０２の平均電界を弱めることができる。
【００４８】
ここで、図９は、制御ゲート電極２０５の全体を丸めた場合に、導体間絶縁膜中の電界強度を計算した結果を示している。
【００４９】
図９（ａ）に示すように、制御ゲート電極２０５の曲率をＲ、導体間の距離（トンネル絶縁膜２０２、電荷蓄積層２０３、ブロック絶縁膜２０４の膜厚の和）をＴｏＸで表し、制御ゲート電極２０５近傍の電界強度を基準とし、それを１とした場合の電界強度と膜厚方向の相対位置Ｘ／ＴｏＸとする。図９（ｂ）は、電界強度比と膜厚方向の総体位置との関係を示している。図９（ｂ）で示されるように、曲率を設けることにより、Ｘ／ＴｏＸ＝１での電界強度は小さくなる。また、図９（ｂ）では、曲率を大きくするほど電界強度が小さくなることも示されている。
【００５０】
また、図１０は、導体間絶縁膜中の電界強度における半導体領域２０１のホール径依存度を計算した結果を示している。図１０（ａ）に示すように、半導体領域２０１のホール半径をＲ´、導体間の距離（トンネル絶縁膜２０２、電荷蓄積層２０３、ブロック絶縁膜２０４の膜厚の和）をＴｏＸで表す。図１０（ｂ）は、Ｒ´／ＴｏＸ＝５を基準とし、膜厚方向の相対位置Ｘ／ＴｏＸ＝１のときの半導体領域２０１近傍の電界強度とＲ´／Ｔｏｘとの関係を示している。図１０（ｂ）で示されているように、メモリホール径Ｒ´が小さくなるほどチャネルシリコン近傍の電界強度が強くなる。
【００５１】
従って、第２の実施形態において、制御ゲート電極２０５の端部全体を丸めることにより、半導体領域２０１のホール径を小さくしても、メモリセルからデータを読み出す際、誤書き込みを起こさなくなり、メモリの集積度を向上させることができるという特徴も有する。
【００５２】
（２−２）  変形例
以下、第２の実施形態に係わる変形例について説明する。
【００５３】
図１１（ａ）は、ＢｉＣＳメモリ内の一つのメモリセルを示した鳥瞰図である。図１１（ｂ）は、図１１（ａ）のＡ−Ａ線に沿ったメモリセルの断面図である。
【００５４】
第２の実施形態に係わる変形例において、制御ゲート電極２０５の端部は、端部の中心に向かうほど曲率の小さい構造となっている。つまり、端部の中心がより平たい構造となっている。このことにより、第２の実施形態と同様にメモリセルの角部に電界が集中することが抑制される。そのため、制御ゲート電極２０５の角部近傍に形成された電荷蓄積膜２０３に電子が局在してしまうことが抑制できる。また、制御ゲート電極２０５の端部は、全体に曲率を有する構造となっており、トンネル絶縁膜２０２に掛かる電界が均一化される。従って、メモリセルの電荷蓄積膜２０３内の電荷密度が均一化される。その結果、Data Retentionの劣化が抑制される。
【００５５】
また、制御ゲート電極２０５の角部付近に形成されたトンネル絶縁膜２０２の劣化も抑制されるため、メモリセルのEndurance特性が向上する。
【００５６】
第２の実施形態に係わる変形例において、制御ゲート電極２０５の端部は、端部の中心に向かうほど曲率の小さい構造となっている。そのため、制御ゲート電極２０５の端部を四角く形成する従来と比較して半導体層と対向している制御ゲート電極２０５表面積が縮小される。その結果、制御ゲート電極２０５からトンネル絶縁膜２０２に掛かる電界を従来と比較して弱めることができる。従って、第２の実施形態と同様に、半導体領域２０１のホール径を小さくしても、メモリセルからデータを読み出す際、誤書き込みを起こさなくなり、メモリの集積度を向上させることができるという特徴も有する。
【００５７】
ここで参考のため、制御ゲート電極２０５の曲率が変化する場合に、導体間絶縁膜中の電界強度を計算した結果を図１２で説明する。図１２（ａ）で示すように、内側の制御ゲート電極２０５の曲率を図面のｘ方向にａ、ｙ方向にｂとし、ｂ／ａで曲率の変化を示すこととする。そのため、ｂ／ａが大きいほど電極端部の中心に向かうほど曲率が大きくなることを意味する。また、導体間の距離（トンネル絶縁膜２０２、電荷蓄積層２０３、ブロック絶縁膜２０４の膜厚の和）をＴｏｘで表す。図１２（ｂ）は、平行平板の時の電界を基準としたチャネルシリコン近傍（Ｘ/ＴｏＸ＝１）の絶縁膜平均電界強度と曲率ｂ／ａとの関係を示している。図１２（ｂ）からわかるように、ｂ／ａが小さいほど、つまり、中心に向かうほど曲率が大きくなるほど、電界強度が小さくなることが示されている。
【００５８】
（２−３）  製造方法
以下、図１３〜１８を用いて、第２の実施形態に係わるＢｉＣＳメモリの製造方法について説明する。
【００５９】
また、図１３（ａ）〜図１８（ａ）は、図８のＡ−Ａ線に沿った断面図を示しており、図１３（ｂ）〜図１８（ｂ）それぞれは、ＢｉＣＳメモリの平面図を示している。
【００６０】
まず、図１３に示すように、半導体層２００の表面に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、シリコン酸化膜からなり、厚さ５０ｎｍのセル間絶縁膜２０６と不純物をドーピングしたシリコン膜からなり、厚さ５０ｎｍの制御ゲート電極２０５を交互に堆積して、多重積層構造を形成する。また、図１３において、半導体層１００内には、選択ゲートトランジスタも含まれている。更に、図１３ではシリコン膜が２層の場合について示しているが、この多重積層構造を何層形成してもよい。
【００６１】
次に、図１４に示すように、例えば、レジストマスクを用いたＲＩＥ（Reactive Ion Etching）法によって、制御ゲート電極２０５とセル間絶縁膜２０６を選択的にエッチングし、半導体層２００の表面を露出させる。これにより、多重積層構造に例えば、直径６０ｎｍ程度の円柱状の溝２１１を形成する。
【００６２】
次に、図１５に示すように、例えば、高温酸素雰囲気、又は、ラジカル酸素雰囲気で酸化処理を行う。制御ゲート電極２０５に酸化処理を行うことで、制御ゲート電極２０５の端部は、丸まり、更に、円柱状の溝２１１に面した領域にはシリコン酸化膜２０８が形成される。
【００６３】
次に、図１６に示すように、例えば、希フッ酸薬液を用いたウェットエッチングによって、セル間絶縁膜２０６をエッチングすると共に、シリコン酸化膜２０８をエッチングして取り除く。また、この際、セル間絶縁膜２０６が円柱状の溝２１１と接する面は、制御ゲート電極２０５の端部と比較して窪む構造となる。
【００６４】
また、第２の実施形態の変形例のような構造にする場合、酸化処理の時間を短くし、ウェットエッチング時間を短くし、それを繰り返すことで形成することが可能である。
【００６５】
次に、図１７に示すように、円筒状の溝２１１の内壁に、例えば、ＡＬＤ（Atomic Layer Deposition）法によって、アルミニウムと酸素を主成分とするアルミナ膜からなり、厚さ１５ｎｍの電荷ブロック膜２０４を積層し、その後、シリコン窒化膜からなり、厚さ３ｎｍの電荷蓄積膜２０３を積層し、その後、シリコン酸化膜からなり、厚さ５ｎｍのトンネル絶縁膜２０２を堆積する。
【００６６】
次に、図１８に示すように、レジストマスクを用いたＲＩＥ法によって、円柱状の溝２１１の底面部に形成されたトンネル絶縁膜２０２、電荷蓄積膜２０３、電荷ブロック膜２０４を選択的にエッチングし、半導体層２００の表面を露出する。その後、例えば、ＣＶＤ法によって、チャネル領域となる不純物をドーピングしたシリコン膜２０７を堆積した後、６００℃の窒素雰囲気で熱処理を行う。その後、周知の技術を用いて配線層等を形成して、第２の実施形態に係わるＢｉＣＳメモリが完成する。
【００６７】
（３）   第３の実施形態
一括加工型ＢｉＣＳメモリにおいて、半導体層上に複数の素子分離絶縁膜及び電極膜を交互に積層した後、メモリセルを設置するためのメモリホールを形成する。この工程において、完全に垂直なメモリホールを形成することは困難である。そのため、半導体基板側でホール径が小さく、逆側となるビット線側でホール径が大きくなる、順テーパ形状のメモリホールが形成される。このような順テーパ形状のメモリホール内にメモリセルが形成されるため、半導体層側に形成されたメモリセルとビット線側に形成されたメモリセルとでは、トンネル絶縁膜に掛かる電界がそれぞれ異なる。そのため、メモリセルのしきい値がそれぞればらつくと共に、書き込み及び消去動作におけるトンネル絶縁膜の劣化速度がばらつく。その結果、電荷保持特性がばらつくという問題がある。
【００６８】
（３−１）  デバイス構造
図１９（ａ）は、ＢｉＣＳメモリのセルストリングの一部を表した断面図である。図１６（ｂ）は、図１９（ａ）において、ビット線側（半導体層上部）に近いメモリセルを拡大したものを示しており、図１９（ｃ）は、図１９（ａ）において、半導体基板側（半導体層下部）に近いメモリセルを拡大したものを示している。また、メモリセルのチャネル幅は、５０ｎｍ程度であるとし、隣接したメモリセルとの間隔も５０ｎｍ程度であるとする。
【００６９】
図１９のメモリセルは、縦方向に細長い円柱状の半導体領域３０１が形成される。そして、半導体領域３０１の外周に、トンネル絶縁膜３０２、電荷蓄積膜３０３、電荷ブロック膜３０４が順に形成されている。更に、その外周にセル間絶縁膜３０６で互いに隔離された制御ゲート電極３０５が形成される。
【００７０】
ここで、半導体領域３０１、トンネル絶縁膜３０２、電荷蓄積膜３０３、電荷ブロック膜３０４、制御ゲート電極３０５、セル間絶縁膜３０６の構成は、第１の実施形態と同様であるとするため、その詳細な説明を省略する。
【００７１】
また、図１９（ｂ）、（ｃ）に示すように、半導体領域３０１を介して対向する制御ゲート電極３０５間の距離は、半導体領域３０１を介して対向するセル間絶縁膜３０６間の距離と比較して広い。そのため、制御ゲート電極３０５は、セル間絶縁膜３０６と比較して半導体層内に張り出して形成されている。以下、第１、第２の実施形態と同様にこの半導体領域３０１内に張り出した部分を制御ゲート電極３０５の端部と定義する。
【００７２】
第３の実施形態において、第１及び第２の実施形態と同様に、制御ゲート電極３０５の端部において、角部又は全ての領域にわたり、曲率を有している。そのため、制御ゲート電極３０５の端部は、丸まった構造となる。このことにより、制御ゲート電極３０５の角部近傍の半導体領域１０１に電界が集中することが緩和できる。そのため、書き込み動作時において、制御ゲート電極３０５の角部近傍に形成された電荷蓄積膜１０３に電子が局在してしまうことを抑制できる。従って、メモリセルの電荷蓄積膜内の電荷密度が均一化される。その結果、Data Retentionの劣化が抑制される。更に、メモリセルの角部の電界が緩和されるため、制御ゲート電極３０５の角部近傍に形成されたトンネル絶縁膜の絶縁性の劣化が抑制されるため、メモリセルのEndurance特性が向上する。また、制御ゲート電極３０５の端部全体が曲率を有するため、トンネル絶縁膜３０２に掛かる電界が均一化される。従って、メモリセルの電荷蓄積膜３０３内の電荷密度が均一化される。その結果、Data Retentionの劣化が抑制される。
【００７３】
ＢｉＣＳメモリにおいて、半導体領域３０１は、上部でホール径が小さく、下部でホール径が大きくなる順テーパ形状となる。このような構造の場合、半導体層の上部に形成されたメモリセルのチャネル領域に掛かる電界は、半導体領域３０１の下部に形成されたメモリセルのチャネル領域に掛かる電界と比較して弱くなる。
【００７４】
そこで、第３の実施形態において、半導体領域３０１の上部に形成されたメモリセルの制御ゲート電極３０５の端部は、角部のみに曲率を持たせるよう形成し、半導体領域３０１の下部に形成されたメモリセルの制御ゲート電極３０５の端部は、端部全体に曲率を持たせるよう形成する。つまり、半導体領域３０１上部に形成されたメモリセルの制御ゲート電極３０５ほどその端部の曲率は、小さくなる。
【００７５】
上記のような構造にすることによって、半導体領域３０１の下部に形成されたメモリセルの制御ゲート電極３０５からトンネル絶縁膜３０２に掛かる電界は、半導体領域３０１の上部に形成されたメモリセルの制御ゲート電極３０５からトンネル絶縁膜３０２に掛かる電界と比較して弱くなる。従って、半導体領域３０１のホール径がテーパ形状に形成されることに起因する電界の違いを低減することができる。そのため、メモリセルのしきい値のばらつきを低減することができる。その結果、書き込み動作時、書き込み電圧を印加する回数が減少するため、高速書き込みを行うことが出来るという特徴を有する。
【００７６】
更に、上部と下部に形成されたメモリセルのトンネル絶縁膜に掛かる電界が均一化されるため、書き込み及び消去動作における絶縁膜の劣化速度のばらつきが低減されると共に、電荷保持特性が維持されるという特徴も有する。
【００７７】
（３−２）  変形例
以下、第３の実施形態に係わる変形例について図面を参照しながら説明する。
【００７８】
図１７（ａ）は、ＢｉＣＳメモリのＮＡＮＤストリングの一部を表した断面図である。図１７（ｂ）は、図１７（ａ）において、ビット線側（半導体層の上部）に近いメモリセルを拡大したものを示しており、図１７（ｃ）は、図１７（ａ）において、半導体基板側（半導体層の下部）に近いメモリセルを拡大したものを示している。また、メモリセルの構造は、第３の実施形態と同様である。
【００７９】
第３の実施形態に係わる変形例において、半導体領域３０１の上部に形成されたメモリセルの制御ゲート電極３０５の端部は、端部全体に曲率を持たせ、且つ、端部の中心に向かうほど曲率が小さくなるよう形成する。更に、半導体領域３０１の下部に形成されたメモリセルの制御ゲート電極３０５の端部は、端部全体に曲率を持たせ、且つ、端部の中心に向かうほど曲率が大きくなるよう形成する。つまり、半導体領域３０１の上部に形成されたメモリセルの制御ゲート電極３０５ほどその端部の曲率は、小さくなる。
【００８０】
また、第２の実施形態と同様に、制御ゲート電極３０５の端部を四角く形成する従来と比較して半導体層と対向している制御ゲート電極３０５の表面積が小さくなる。その結果、制御ゲート電極３０５から絶縁膜に掛かる電界を従来と比較して弱めることができる。従って、半導体領域３０１のホール径を小さくしても、メモリセルからデータを読み出す際、誤書き込みを起こさなくなり、メモリの集積度を向上させることができるという特徴を有する。
【００８１】
また、第３の実施形態と同様に半導体領域３０１の下部に形成されたメモリセルの制御ゲート電極３０５からトンネル絶縁膜３０２に掛かる電界は、半導体領域３０１の上部に形成されたメモリセルの制御ゲート電極３０５からトンネル絶縁膜３０２に掛かる電界と比較して弱くなる。従って、半導体領域３０１のホール径がテーパ形状に形成されることに起因する電界の違いを低減することができる。そのため、メモリセルのしきい値のばらつきを低減することができる。その結果、書き込み動作時、書き込み電圧を印加する回数が減少するため、高速書き込みを行うことが出来るという特徴を有する。
【００８２】
更に、上部と下部に形成されたメモリセルのトンネル絶縁膜に掛かる電界が均一化されるため、書き込み及び消去動作における絶縁膜の劣化速度のばらつきが低減されると共に、電荷保持特性が維持されるという特徴も有する。
【００８３】
（３−３）  製造方法
以下、図２１〜図２６を用いて、第３の実施形態に係わるＢｉＣＳメモリの製造方法について説明する。
【００８４】
また、図２１（ａ）〜図２６（ａ）それぞれは、ＢｉＣＳメモリのＮＡＮＤストリングの一部を表した断面図を示しており、図２１（ｂ）〜図２６（ｂ）それぞれは、半導体層から離れた領域のメモリセルを拡大した断面図を示しており、図２１（ｃ）〜図２６（ｃ）それぞれは、半導体層に近い領域のメモリセルを拡大した断面図を示している
まず、図２１に示すように、半導体層３００の表面に、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、シリコン酸化膜からなり、厚さ５０ｎｍのセル間絶縁膜３０６と不純物をドーピングしたシリコン膜からなり、厚さ５０ｎｍの制御ゲート電極３０５を交互に堆積して、多重積層構造を形成する。
【００８５】
次に、図２２に示すように、例えば、レジストマスクを用いたＲＩＥ（Reactive Ion Etching）法によって、制御ゲート電極３０５とセル間絶縁膜３０６を選択的にエッチングし、半導体層３００の表面を露出させる。これにより、多重積層構造に例えば、直径６０ｎｍ程度の円筒状の溝３１１を形成する。
【００８６】
次に、図２３に示すように、ローディングがあるＰＥＣＶＤ法、又は、スパッタ法を用いて、円筒状の溝３１１内にシリコン窒化膜３１２を形成する。この際、図２３（ｂ）、（ｃ）で示すように、シリコン窒化膜３１２は、半導体層３００に近い領域で薄く形成され、半導体層３００から離れた領域で厚く形成される。
【００８７】
次に、図２４に示すように、熱燐酸を用いたウェットエッチングによって、シリコン窒化膜３１２、制御ゲート電極３０５、セル間絶縁膜３０６がエッチングされる。この際、半導体層３００に近い領域に形成されたシリコン窒化膜３１２の膜厚は薄い。そのため、制御ゲート電極３０５及びセル間絶縁膜３０６が熱燐酸に晒される時間が半導体層から離れた領域に形成された制御ゲート電極３０５及びセル間絶縁膜３０６と比較して長くなる。従って、半導体層３００に近い領域に形成された制御ゲート電極３０５及びセル間絶縁膜３０６は、半導体層３００から離れた制御ゲート電極３０５及びセル間絶縁膜３０６よりもエッチングされる。その結果、半導体層３００に近い領域に形成された制御ゲート電極３０５の端部は、半導体層３００から離れた制御ゲート電極３０５よりも曲率が大きくなる。
【００８８】
次に、図２５に示すように、円筒状の溝３１１の内壁に、例えば、ＡＬＤ（Atomic Layer Deposition）法によって、アルミニウムと酸素を主成分とするアルミナ膜からなり、厚さ１５ｎｍの電荷ブロック膜３０４を堆積し、その後、シリコン窒化膜からなり、厚さ３ｎｍの電荷蓄積膜３０３を堆積し、その後、シリコン酸化膜からなり、厚さ５ｎｍのトンネル絶縁膜３０２を堆積する。
【００８９】
次に、図２６に示すように、レジストマスクを用いたＲＩＥ法によって、円筒状の溝３１１の底面部に形成されたトンネル絶縁膜３０２、電荷蓄積膜３０３、電荷ブロック膜３０４を選択的にエッチングし、半導体層３００の表面を露出する。その後、例えば、ＣＶＤ法によって、チャネル領域となる不純物をドーピングしたシリコン膜３０７を堆積した後、６００℃の窒素雰囲気で熱処理を行う。その後、周知の技術を用いて配線層等を形成して、第３の実施形態に係わるＢｉＣＳメモリが完成する。
【００９０】
（３−４）  変形例の製造方法
第３の実施形態に係わるＢｉＣＳメモリの製造方法と図２２までは同様であるため説明を省略する。
【００９１】
次に、図２７に示すように、ＡＬＤ法を用いて、円筒状の溝３１１内にシリコン窒化膜３１２を形成する。この際、図２７（ｂ）、（ｃ）で示すように、シリコン窒化膜３１２は、図２３と比較して、メモリホール内に均一に形成される。
【００９２】
その後、ＲＩＥ法によって、円筒状の溝３１１内に形成したシリコン窒化膜３１２の表面をエッチングする。この際、上部が下部よりも多くエッチングされるため、図２８に示すように、シリコン窒化膜３１２は、半導体層３００に近い領域で厚く形成され、半導体３００から離れた領域で薄く形成される。
【００９３】
次に、図２９に示すように、熱燐酸を用いたウェットエッチングによって、シリコン窒化膜３１２、制御ゲート電極３０５、セル間絶縁膜３０６がエッチングされる。この際、半導体層３００から離れた領域に形成されたシリコン窒化膜３１２の膜厚は薄い。そのため、制御ゲート電極３０５及びセル間絶縁膜３０６が熱燐酸に晒される時間が半導体層から離れた領域に形成された制御ゲート電極３０５及びセル間絶縁膜３０６と比較して長くなる。従って、半導体層３００から離れた領域に形成された制御ゲート電極３０５及びセル間絶縁膜３０６は、半導体層３００に近い制御ゲート電極３０５及びセル間絶縁膜３０６よりもエッチングされる。その結果、半導体層３００から離れた領域に形成された制御ゲート電極３０５の曲率は、半導体層３００に近い制御ゲート電極３０５よりも曲率が小さくなる。
【００９４】
その後、第３の実施形態に係わるＢｉＣＳメモリの製造方法の図２５以降の説明と同様に形成することで、第３の実施形態の変形例に係わるＢｉＣＳメモリが完成する。
【００９５】
３．  適用例  
本発明の実施形態において、メモリセルのチャネル幅は、５０ｎｍ程度であるとし、隣接したメモリセルとの間隔も５０ｎｍ程度であるとしたが、メモリセルのチャネル幅及び隣接したメモリセルとの間隔は、これらの値よりも大きくても小さくても本発明を適用することができる。
【００９６】
４．  むすび  
本発明によれば、制御ゲート電極の角部に曲率を有するように形成することで、制御ゲート電極の角部近傍に形成されたトンネル絶縁膜に掛かる電界が緩和する。
【００９７】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００９８】
１００：  半導体層、  １０１：  半導体領域、  １０２：  トンネル絶縁膜、  １０３：  電荷蓄積膜、  １０４：  電荷ブロック膜、  １０５：  制御ゲート電極、  １０６：  セル間絶縁膜、  １０７：  シリコン膜、  １１１：  円柱状の溝、  ２００：  半導体層、  ２０１：  半導体領域、  ２０２：  トンネル絶縁膜、  ２０３：  電荷蓄積膜、  ２０４：  電荷ブロック膜、  ２０５：  制御ゲート電極、  ２０６：  セル間絶縁膜、  ２０７：  シリコン膜、  ２０８：  シリコン酸化膜、  ２１１：  円柱状の溝、  ３００：  半導体層、  ３０１：  半導体領域、  ３０２：  トンネル絶縁膜、  ３０３：  電荷蓄積膜、  ３０４：  電荷ブロック膜、  ３０５：  制御ゲート電極、  ３０６：  セル間絶縁膜、  ３０７：  シリコン膜、  ３１１：  円柱状の溝、  ３１２：  シリコン窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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