(57)【要約】【課題】微細化が進んだ場合であっても、適切なしきい値電圧を有するｐチャネルＭＯＳＦＥＴを含む半導体装置を製造する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１０１上に、ＳｉＯ2またはＳｉＯＮを含む第１ゲート絶縁層１０４を形成する第１ゲート絶縁層形成ステップと、第１ゲート絶縁層１０４上に、金属酸化物を含む第２ゲート絶縁層１０５を形成する第２ゲート絶縁層形成ステップと、第２ゲート絶縁層１０５上に、金属を含む第１電極１０６ａを形成する第１電極形成ステップと、形成された積層構造に、複数回のミリセカンドアニール処理を行うことで、第２ゲート絶縁層１０５および第１電極１０６ａの少なくとも一方に含まれる４族、５族または１３族の元素を、第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面に拡散させるアニールステップとを含む。【選択図】図５
2011243750.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、シリコン酸化物またはシリコン酸窒化物を含む第１ゲート絶縁層を形成する第１ゲート絶縁層形成ステップと、
前記第１ゲート絶縁層上に、金属酸化物を含む第２ゲート絶縁層を形成する第２ゲート絶縁層形成ステップと、
前記第２ゲート絶縁層上に、金属を含む第１電極を形成する第１電極形成ステップと、
前記第１ゲート絶縁層、前記第２ゲート絶縁層および前記第１電極を含む積層構造に、複数回のミリセカンドアニール処理を行うことで、前記第２ゲート絶縁層および前記第１電極の少なくとも一方に含まれる４族、５族または１３族に属する元素を、前記第１ゲート絶縁層と前記第２ゲート絶縁層との界面に拡散させるアニールステップとを含む
半導体装置の製造方法。
【請求項２】
前記半導体装置の製造方法は、さらに、
前記半導体基板に不純物注入を行うことで、ソースおよびドレイン領域を形成するソース・ドレイン領域形成ステップとを含み、
前記アニールステップでは、
前記ソースおよびドレイン領域を形成した後に、少なくとも１回の前記ミリセカンドアニール処理を行う
請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体装置の製造方法は、さらに、
前記第１電極上に、金属窒化物を含む第２電極を形成する第２電極形成ステップを含む
請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記半導体装置の製造方法は、さらに、
前記第２電極上に、シリコンを含む第３電極を形成する第３電極形成ステップを含む
請求項３記載の半導体装置の製造方法。
【請求項５】
前記半導体装置の製造方法は、さらに、
前記積層構造上にマスクを形成し、前記積層構造をエッチングすることで、パターニングを行うパターニングステップと、
前記積層構造の側面に沿ってオフセットスペーサを形成するオフセットスペーサ形成ステップと、
前記オフセットスペーサをマスクとして用いて、前記半導体基板に不純物注入を行うことで、エクステンション・ポケット領域を形成するエクステンション・ポケット領域形成ステップと、
前記オフセットスペーサの側面に沿ってサイドウォールを形成するサイドウォール形成ステップとを含み、
前記ソース・ドレイン領域形成ステップでは、
前記オフセットスペーサおよび前記サイドウォールをマスクとして用いて、前記半導体基板に不純物注入を行うことで、前記ソースおよびドレイン領域を形成し、
前記アニールステップでは、
前記エクステンション・ポケット領域を形成した後であって、前記サイドウォールを形成する前に、少なくとも１回の前記ミリセカンドアニール処理を行うとともに、前記ソースおよびドレイン領域を形成した後に、少なくとも１回の前記ミリセカンドアニール処理を行う
請求項２〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記アニールステップでは、前記パターニングステップで形成したマスクを除去することなく、前記ミリセカンドアニール処理を行う
請求項５記載の半導体装置の製造方法。
【請求項７】
前記半導体装置の製造方法は、さらに、
前記半導体基板の前記エクステンション・ポケット領域に、１×１０14〜１０16ｃｍ-3のフッ素を注入するフッ素注入ステップを含む
請求項５または６記載の半導体装置の製造方法。
【請求項８】
前記半導体装置の製造方法は、さらに、
前記半導体基板のチャネル領域に、１×１０14〜１０16ｃｍ-3のフッ素を注入するフッ素注入ステップを含む
請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記アニールステップでは、前記ミリセカンドアニール処理として、フラッシュランプアニール処理およびレーザースパイクアニール処理のいずれかを行う
請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
半導体基板と、
前記半導体基板上に形成された、シリコン酸化物またはシリコン酸窒化物を含む第１ゲート絶縁層と、
前記第１ゲート絶縁層上に形成された金属酸化物を含む第２ゲート絶縁層と、
前記第２ゲート絶縁層上に形成された、金属を含む第１電極とを備え、
前記第１ゲート絶縁層および第２ゲート絶縁層は、４族、５族または１３族の元素を含み、
前記第２ゲート絶縁層に含まれる前記元素の濃度は、前記第１ゲート絶縁層に含まれる前記元素の濃度より大きく、前記金属を含む第１電極中における前記４族、５族、または１３族の元素の濃度が５０ａｔ％以下である
半導体装置。
【請求項１１】
前記半導体装置は、さらに、
前記第１電極上に形成された、金属窒化物を含む第２電極を備え、
前記４族、５族または１３族の元素の濃度は、前記第１電極、前記第２ゲート絶縁層、前記第１ゲート絶縁層の順に低くなる
請求項１０記載の半導体装置。
【請求項１２】
前記半導体装置は、さらに、
前記第２電極上に形成された、シリコンを含む第３電極を備える
請求項１１記載の半導体装置。
【請求項１３】
前記第２電極は、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、ＢおよびＡｌの少なくとも１つの元素の窒化物を含む
請求項１１または１２記載の半導体装置。
【請求項１４】
前記第１電極は、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、ＢおよびＡｌの少なくとも１つの元素を含む
請求項１０〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第２ゲート絶縁層は、Ｓｉ、Ｈｆ、ＺｒおよびＡｌの少なくとも１つの元素を含む
請求項１０〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記半導体装置は、さらに、
前記積層構造の側面に形成されたオフセットスペーサと、
前記オフセットスペーサの側面に形成されたサイドウォールと、
前記半導体基板内に、不純物注入および少なくとも１回のミリセカンドアニール処理によって形成されたエクステンション・ポケット領域と、
前記半導体基板内に、不純物注入および少なくとも１回のミリセカンドアニール処理によって形成されたソース領域およびドレイン領域とを備える
請求項１０〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記エクステンション・ポケット領域は、１×１０14〜１０16ｃｍ-3のフッ素を含む
請求項１６記載の半導体装置。
【請求項１８】
前記半導体装置は、さらに、
前記半導体基板内に形成された、１×１０14〜１０16ｃｍ-3のフッ素を含むチャネル領域を備える
請求項１０〜１７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、メタルゲート電極とＨｉｇｈ−ｋゲート絶縁膜とを用いて、適切なしきい値電圧を実現するｐチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の相補型金属酸化膜半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスにおいては、ゲート電極の材料として一般的に多結晶シリコンが用いられてきたが、近年、デバイスの微細化に伴い、多結晶シリコンゲートの空乏効果や比較的高い電気シート抵抗といった問題が顕著になってきている。
【０００３】
一方でゲート絶縁膜の材料としては、一般的にシリコン酸化膜（ＳｉＯx）やシリコン酸窒化膜（ＳｉＯＮ）が用いられてきたが、ゲート絶縁膜を流れるリーク電流は、ゲート絶縁膜の物理的な膜厚の減少に伴い指数関数的に増加するため、膜厚が薄くなりすぎるとゲート絶縁膜として使用することができなくなる。したがって、ゲート絶縁膜の薄膜化によりゲート容量を増加させることでトランジスタの性能を向上するというこれまでの方法の継続は最早困難である。
【０００４】
これらの問題を解決するために、ゲート電極材料に金属を用いたメタルゲート電極、および、ゲート絶縁膜材料としてシリコン酸化膜よりも高い比誘電率を持つ金属酸化物（Ｈｉｇｈ−ｋ材料）を含む高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋゲート絶縁膜）を使用した、メタルゲート―Ｈｉｇｈ−ｋゲートスタック構造が提案されている。
【０００５】
金属をゲート電極として用いることで、多結晶シリコン電極における空乏容量の発生を無くして、ゲート容量低下を抑制することができる。また、Ｈｉｇｈ−ｋ材料をゲート絶縁膜として用いたＨｉｇｈ−ｋゲート絶縁膜では、誘電率が高い分、物理的な膜厚を厚くしてもゲート容量を維持することができる。物理的な膜厚を厚くすることができるので、その分リーク電流を減少できるという効果も得られる。
【０００６】
Ｈｉｇｈ−ｋゲート絶縁膜の膜厚をシリコン酸化膜の膜厚に換算したときの等価酸化膜厚をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）と呼ぶ。このＥＯＴのスケールで考えてゲート絶縁膜が比較的厚い領域（ＥＯＴ＞２．０ｎｍ）では、電極材料として使用する金属の仕事関数に対応してｎチャネルおよびｐチャネルＭＯＳＦＥＴとして適したしきい値電圧の値を得ることができる。微細メタルゲート、Ｈｉｇｈ−ｋゲート絶縁膜を適用したトランジスタの性能を実現していくためには、ＥＯＴの薄膜化によるさらなる微細化の推進と、さらに低いしきい値電圧とが要求されている。
【０００７】
しかしながら、ＥＯＴが２ｎｍを下回る程度までゲート絶縁膜が薄膜化されてくると、メタルゲート―Ｈｉｇｈ−ｋゲート絶縁膜の積層構造において、フラットバンド電圧Ｖｆｂが低下する現象（Ｖｆｂ  Ｒｏｌｌ−ｏｆｆ）が発生する。Ｖｆｂ  Ｒｏｌｌ−ｏｆｆは、メタルゲートの実効的な仕事関数（ｅＷＦ：ｅｆｆｅｃｔｉｖｅ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ）を低下させ、ｐチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔを上昇させる。この結果、メタルゲート―Ｈｉｇｈ−ｋゲート絶縁膜の積層構造は、特に、しきい値電圧Ｖｔが上昇するｐチャネルＭＯＳＦＥＴにおいてオン電流が減少するという短所を有している。
【０００８】
このＶｆｂ  Ｒｏｌｌ−ｏｆｆは、ＥＯＴが２ｎｍ以下の領域まで薄膜化された時に起こる現象であり、次のような過程で発生すると考えられている（非特許文献１参照）。
【０００９】
メタルゲートとＨｉｇｈ−ｋゲート絶縁膜とを接触させると、バンドオフセットを減少させるために、Ｈｉｇｈ−ｋゲート絶縁膜中の電子がメタルゲートへ移動する。電子が移動したことと、メタルゲート中に含まれる金属原子が金属酸化物になるときの生成エンタルピーは、Ｈｉｇｈ−ｋゲート絶縁膜中の金属原子が金属酸化物になるときの生成エンタルピーよりも高いこととから、Ｈｉｇｈ−ｋゲート絶縁膜中の酸素は、Ｈｉｇｈ−ｋゲート絶縁膜とメタルゲートとの界面に酸素欠損を残してメタルゲート側に移動する。
【００１０】
そして、界面には、酸素欠損（Ｈｉｇｈ−ｋ側）と格子間酸素（メタルゲート側）とによってダイポールが形成される。このダイポールによってメタルゲートのｅＷＦがｐチャネルＭＯＳＦＥＴに適した値から下げられることになる。
【００１１】
このようにＨｉｇｈ−ｋゲート絶縁膜中からメタルゲートへの酸素の移動が起こると、Ｈｉｇｈ−ｋゲート絶縁膜中には酸素欠損（Ｖｏ＋）が残る。このＨｉｇｈ−ｋゲート絶縁膜中の酸素欠損を補償するために、Ｈｉｇｈ−ｋゲート絶縁膜中の下方部分から酸素が移動する。すると、酸素がＨｉｇｈ−ｋゲート絶縁膜の下地膜からＨｉｇｈ−ｋゲート絶縁膜中へと拡散し、Ｈｉｇｈ−ｋゲート絶縁膜中の酸素欠損（Ｖｏ＋）の数が減少する。
【００１２】
下地膜の膜厚が薄くなると、酸素供給源の容量が減少するため下地膜からＨｉｇｈ−ｋゲート絶縁膜への酸素の移動が起こりにくくなり、２．０ｎｍ以下になると、安定した酸素濃度分布状態になるためにＨｉｇｈ−ｋゲート絶縁膜から下地膜への酸素の逆流が起こる。その結果、下地膜が薄い場合ほど、より多くの酸素欠損（Ｖｏ＋）がＨｉｇｈ−ｋゲート絶縁膜中に形成される。Ｈｉｇｈ−ｋゲート絶縁膜中の酸素欠損量が増えることで、上記のようにメタルゲートのｅＷＦが下がることになる。
【００１３】
以上のことから、ＥＯＴが薄い領域においてｐチャネルＭＯＳＦＥＴのｅＷＦを低下させ、しきい値電圧Ｖｔを上昇させるＶｆｂ  Ｒｏｌｌ−ｏｆｆを抑制するためには、Ｈｉｇｈ−ｋゲート絶縁膜中での酸素欠損の発生によるｅＷＦの減少を抑制する必要がある。
【００１４】
Ｖｆｂ  Ｒｏｌｌ−ｏｆｆは、アニール温度が上昇すると増加する。これは、サーマルバジェットが増加するほど、メタルゲート中の金属原子がＨｉｇｈ−ｋゲート絶縁膜中の酸素を引き抜く反応が促進され、Ｈｉｇｈ−ｋゲート絶縁膜中の酸素欠損量が増加するためである。
【００１５】
そこで、プロセス全体にかかるサーマルバジェットを減少させることでＶｆｂ  Ｒｏｌｌ−ｏｆｆの発生を抑制する技術が提案されている（例えば、非特許文献２参照）。以下、非特許文献２に示されており、プロセス全体にかかるサーマルバジェットを減少させて、Ｖｆｂ  Ｒｏｌｌ−ｏｆｆの発生を抑制する方法について、図１および図２を用いて説明する。
【００１６】
図１は、従来の非特許文献２に記載された半導体装置１０の構成の一例を示す断面図である。図２は、従来の非特許文献２に記載された半導体装置１０の製造方法を示すフローチャートである。
【００１７】
図２に示すように、まず、半導体基板１１に素子分離領域１２を形成し（Ｓ１１）、続いて、ウェル領域１３を形成する（Ｓ１２）。次に、ウェル領域１３上に、ゲート絶縁膜およびゲート電極を含む積層構造を形成する（Ｓ１３）。
【００１８】
具体的には、下地膜１４およびＨｉｇｈ−ｋゲート絶縁膜１５を堆積した後、ＡｌＯキャップ１６を堆積し、その上に、金属からなるメタルゲート電極１７、さらにその上にポリシリコン電極１８を堆積することで、ＭＩＰＳ（Ｍｅｔａｌ  Ｉｎｓｅｒｔｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）構造の積層電極を形成する。そして、ゲートのパターニングを行い（Ｓ１４）、オフセットスペーサ１９を形成する（Ｓ１５）。
【００１９】
そして、イオン注入を行うことで、エクステンション・ポケット領域２０を形成する（Ｓ１６）。その後、サイドウォール２１を形成して（Ｓ１７）、イオン注入を行うことで、ソース・ドレイン領域２２を形成する（Ｓ１８）。
【００２０】
最後に、レーザースパイクアニールを行う（Ｓ１９）。以上のようにして、図１に示す半導体装置１０が形成される。
【００２１】
非特許文献２に記載の技術では、最後にレーザースパイクアニールを行うことで、エクステンション・ポケット領域２０およびソース・ドレイン領域２２の活性化を同時に行うことができるので、サーマルバジェットを低減することができる。
【先行技術文献】
【非特許文献】
【００２２】
【非特許文献１】S.C.Song et al., International Electron Devices Meeting 2007 Technical Digest  p.337
【非特許文献２】S.Kubicek et al., International Electron Devices Meeting 2007 Technical Digest  p.49
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、上記非特許文献２に記載の技術では、ｐＭＯＳＦＥＴに適したしきい値電圧を得ることができないという課題がある。
【００２４】
つまり、非特許文献２に記載の技術のように、エクステンション・ポケット領域２０への注入後にサイドウォール２１の形成を経て、ソース・ドレイン領域２２への注入を行うことで、１回のミリセカンドアニール処理によって不純物を活性化する方法の場合は、ＡｌＯキャップ１６中からＨｉｇｈ−ｋゲート絶縁膜１５と下地膜１４との界面近傍までのＡｌ原子の拡散が不十分となる。したがって、今後微細化が進むほどに低い値が求められるｐＭＯＳＦＥＴのしきい値電圧を達成できなくなるという問題が起きる。
【００２５】
そこで、本発明は、上記課題を解決するためになされたものであって、微細化が進んだ場合であっても、適切なしきい値電圧を有するｐＭＯＳＦＥＴを含む半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記課題を解決するため、本発明の一形態に係る半導体装置の製造方法は、半導体基板上に、シリコン酸化物またはシリコン酸窒化物を含む第１ゲート絶縁層を形成する第１ゲート絶縁層形成ステップと、前記第１ゲート絶縁層上に、金属酸化物を含む第２ゲート絶縁層を形成する第２ゲート絶縁層形成ステップと、前記第２ゲート絶縁層上に、金属を含む第１電極を形成する第１電極形成ステップと、前記第１ゲート絶縁層、前記第２ゲート絶縁層および前記第１電極を含む積層構造に、複数回のミリセカンドアニール処理を行うことで、前記第２ゲート絶縁層および前記第１電極の少なくとも一方に含まれる４族、５族または１３族に属する元素を、前記第１ゲート絶縁層と前記第２ゲート絶縁層との界面に拡散させるアニールステップとを含む。
【００２７】
これにより、複数回のミリセカンドアニール処理を行うことで、元素の拡散を十分に行うことができるので、拡散された元素がダイポールを形成し、形成されたダイポールによって、ｅＷＦの低下を抑制し、ｐＭＯＳＦＥＴのしきい値電圧の上昇を抑制することができる。また、ミリセカンドアニール処理は、従来のスパイクアニールまたは熱アニールに比べて極短時間の熱処理であるため、サーマルバジェットを減少させることで、酸素欠損の発生を抑制することができ、Ｖｆｂ  Ｒｏｌｌ−ｏｆｆの発生を抑制することもできる。したがって、本発明に係る半導体装置の製造方法は、微細化が進んだ場合であっても、適切なしきい値電圧を有するｐＭＯＳＦＥＴを含む半導体装置を製造することができる。
【００２８】
また、前記半導体装置の製造方法は、さらに、前記半導体基板に不純物注入を行うことで、ソースおよびドレイン領域を形成するソース・ドレイン領域形成ステップとを含み、前記アニールステップでは、前記ソースおよびドレイン領域を形成した後に、少なくとも１回の前記ミリセカンドアニール処理を行ってもよい。
【００２９】
これにより、元素の拡散とソースおよびドレイン領域の不純物の活性化とを適切に行うことができる。
【００３０】
また、前記半導体装置の製造方法は、さらに、前記第１電極上に、金属窒化物を含む第２電極を形成する第２電極形成ステップを含んでもよい。
【００３１】
また、前記半導体装置の製造方法は、さらに、前記第２電極上に、シリコンを含む第３電極を形成する第３電極形成ステップを含んでもよい。
【００３２】
また、前記半導体装置の製造方法は、さらに、前記積層構造上にマスクを形成し、前記積層構造をエッチングすることで、パターニングを行うパターニングステップと、前記積層構造の側面に沿ってオフセットスペーサを形成するオフセットスペーサ形成ステップと、前記オフセットスペーサをマスクとして用いて、前記半導体基板に不純物注入を行うことで、エクステンション・ポケット領域を形成するエクステンション・ポケット領域形成ステップと、前記オフセットスペーサの側面に沿ってサイドウォールを形成するサイドウォール形成ステップとを含み、前記ソース・ドレイン領域形成ステップでは、前記オフセットスペーサおよび前記サイドウォールをマスクとして用いて、前記半導体基板に不純物注入を行うことで、前記ソースおよびドレイン領域を形成し、前記アニールステップでは、前記エクステンション・ポケット領域を形成した後であって、前記サイドウォールを形成する前に、少なくとも１回の前記ミリセカンドアニール処理を行うとともに、前記ソースおよびドレイン領域を形成した後に、少なくとも１回の前記ミリセカンドアニール処理を行ってもよい。
【００３３】
また、前記アニールステップでは、前記パターニングステップで形成したマスクを除去することなく、前記ミリセカンドアニール処理を行ってもよい。
【００３４】
これにより、マスクにより熱が伝わるのを抑制することができるので、サーマルバジェットを減少させることができる。
【００３５】
また、前記半導体装置の製造方法は、さらに、前記半導体基板の前記エクステンション・ポケット領域に、１×１０14〜１０16ｃｍ-3のフッ素を注入するフッ素注入ステップを含んでもよい。
【００３６】
これにより、ｐＭＯＳＦＥＴのしきい値電圧をさらに低下させることができる。
【００３７】
また、前記半導体装置の製造方法は、さらに、前記半導体基板のチャネル領域に、１×１０14〜１０16ｃｍ-3のフッ素を注入するフッ素注入ステップを含んでもよい。
【００３８】
これにより、ｐＭＯＳＦＥＴのしきい値電圧をさらに低下させることができる。
【００３９】
また、前記アニールステップでは、前記ミリセカンドアニール処理として、フラッシュランプアニール処理およびレーザースパイクアニール処理のいずれかを行ってもよい。
【００４０】
これにより、フラッシュランプアニールおよびレーザースパイクアニールともに、従来の熱アニールおよびスパイクアニールに比べて、極短時間の熱処理であるので、サーマルバジェットを減少させることができる。
【００４１】
また、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された、シリコン酸化物またはシリコン酸窒化物を含む第１ゲート絶縁層と、前記第１ゲート絶縁層上に形成された金属酸化物を含む第２ゲート絶縁層と、前記第２ゲート絶縁層上に形成された、金属を含む第１電極とを備え、前記第１ゲート絶縁層および第２ゲート絶縁層は、４族、５族または１３族の元素を含み、前記第２ゲート絶縁層に含まれる前記元素の濃度は、前記第１ゲート絶縁層に含まれる前記元素の濃度より大きく、前記金属を含む第１電極中における前記４族、５族、または１３族の元素の濃度が５０ａｔ％以下である。
【００４２】
これにより、第１ゲート絶縁層と第２ゲート絶縁層とに含まれる４族、５族または１３族の元素がダイポールを形成し、形成されたダイポールによって、ｅＷＦの低下が抑制されるので、ｐＭＯＳＦＥＴのしきい値電圧が低下する。また、ミリセカンドアニール処理は、従来のスパイクアニールまたは熱アニールに比べて極短時間の熱処理であるため、サーマルバジェットを減少させることができ、酸素欠損の発生が抑制され、Ｖｆｂ  Ｒｏｌｌ−ｏｆｆの発生が抑制されている。したがって、本発明に係る半導体装置は、微細化が進んだ場合であっても、適切なしきい値電圧を有することができる。
【００４３】
また、前記半導体装置は、さらに、前記第１電極上に形成された、金属窒化物を含む第２電極を備え、前記４族、５族または１３族の元素の濃度は、前記第１電極、前記第２ゲート絶縁層、前記第１ゲート絶縁層の順に低くなってもよい。
【００４４】
また、前記半導体装置は、さらに、前記第２電極上に形成された、シリコンを含む第３電極を備えてもよい。
【００４５】
また、前記第２電極は、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、ＢおよびＡｌの少なくとも１つの元素の窒化物を含んでもよい。
【００４６】
また、前記第１電極は、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、ＢおよびＡｌの少なくとも１つの元素を含んでもよい。
【００４７】
また、前記第２ゲート絶縁層は、Ｓｉ、Ｈｆ、ＺｒおよびＡｌの少なくとも１つの元素を含んでもよい。
【００４８】
また、前記半導体装置は、さらに、前記積層構造の側面に形成されたオフセットスペーサと、前記オフセットスペーサの側面に形成されたサイドウォールと、前記半導体基板内に、不純物注入および少なくとも１回のミリセカンドアニール処理によって形成されたエクステンション・ポケット領域と、前記半導体基板内に、不純物注入および少なくとも１回のミリセカンドアニール処理によって形成されたソース領域およびドレイン領域とを備えてもよい。
【００４９】
また、前記エクステンション・ポケット領域は、１×１０14〜１０16ｃｍ-3のフッ素を含んでもよい。
【００５０】
これにより、ｐＭＯＳＦＥＴのしきい値電圧がさらに低下し、適切なしきい値電圧を有することができる。
【００５１】
また、前記半導体装置は、さらに、前記半導体基板内に形成された、１×１０14〜１０16ｃｍ-3のフッ素を含むチャネル領域を備えてもよい。
【００５２】
これにより、ｐＭＯＳＦＥＴのしきい値電圧がさらに低下し、適切なしきい値電圧を有することができる。
【発明の効果】
【００５３】
本発明に係る半導体装置の製造方法によると、微細化が進んだ場合であっても、適切なしきい値電圧を有するｐチャネルＭＯＳＦＥＴを含む半導体装置を製造することができる。
【図面の簡単な説明】
【００５４】
【図１】従来の半導体装置の構成を示す断面図である。
【図２】従来の半導体装置の製造方法を示すプロセスフローチャートである。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示すフローチャートである。
【図４】本発明の第１の実施の形態に係る半導体装置の積層構造の形成方法の一例を示すフローチャートである。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程の一例を模式的に示す工程断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置のＡｌ原子拡散の概念図である。
【図７】スパイクアニールとミリセカンドアニールの時間と温度との関係を示す概念図である。
【図８】本発明の第２の実施の形態に係る半導体装置の積層構造の形成方法の一例を示すフローチャートである。
【図９】本発明の第２の実施の形態に係る半導体装置の製造工程の一例を模式的に示す工程断面図である。
【図１０】本発明の第２の実施の形態に係る半導体装置のＡｌ原子拡散の概念図である。
【図１１】本発明の第３の実施の形態に係る半導体装置の積層構造の形成方法の一例を示すフローチャートである。
【図１２】本発明の第３の実施の形態に係る半導体装置の製造工程の一例を模式的に示す工程断面図である。
【図１３】本発明の第３の実施の形態に係る半導体装置のＡｌ原子拡散の概念図である。
【発明を実施するための形態】
【００５５】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００５６】
（実施の形態１）
本発明の第１の実施の形態に係る半導体装置の製造方法は、シリコン酸化物またはシリコン酸窒化物を含む第１ゲート絶縁層と、Ｈｉｇｈ−ｋゲート絶縁層の一例であり、金属酸化物を含む第２ゲート絶縁層と、４族、５族および１３族のいずれかの元素を含む第１電極と、金属窒化物を含む第２電極と、シリコンを含む第３電極との積層構造を形成し、複数回のミリセカンドアニール処理を行うことで、ソース・ドレイン領域の活性化とともに、４族、５族および１３族のいずれかに属する元素を第１電極から第２ゲート絶縁層を介して、第１ゲート絶縁層と第２ゲート絶縁層との界面へ拡散させることを特徴とする。
【００５７】
まず、本発明の第１の実施の形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図３は、本発明の第１の実施の形態に係る半導体装置１００の製造方法の一例を示すフローチャートである。図４は、本発明の第１の実施の形態に係る半導体装置１００の積層構造の形成方法の一例を示すフローチャートである。また、図５は、本発明の第１の実施の形態に係る半導体装置１００の製造工程の一例を模式的に示す工程断面図である。
【００５８】
まず、図３に示すように、半導体基板１０１に、素子分離領域１０２を形成し（Ｓ１０１）、さらに、ｎウェル領域１０３を形成する（Ｓ１０２）。例えば、半導体基板１０１をエッチングしてトレンチを形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＯ2を埋め込むことで素子分離領域１０２を形成し、半導体基板１０１にｎ型不純物を注入することで、ｎウェル領域１０３を形成する。なお、半導体基板１０１は、例えば、シリコン基板である。
【００５９】
それから、半導体基板１０１上に、ゲート絶縁層とメタルゲート電極とを含む積層構造を形成する（Ｓ１０３）。積層構造の形成方法の詳細を図４に示す。
【００６０】
図４に示すように、まず、半導体基板１０１上に、第１ゲート絶縁層１０４として、シリコン酸化物（ＳｉＯ2）やシリコン酸窒化物（ＳｉＯＮ）を１．０ｎｍ以下の膜厚で堆積する（Ｓ２０１）。例えば、熱酸化法やラジカル酸化法により、ＳｉＯ2またはＳｉＯＮを堆積することで、第１ゲート絶縁層１０４を形成する。
【００６１】
なお、この前に、ｐチャネルＭＯＳＦＥＴのしきい値電圧を下げる手段として、第１ゲート絶縁層１０４の形成工程の前に、半導体基板１０１のチャネル領域にフッ素を１×１０14〜１０16ｃｍ-3程度導入する工程を追加してもよい。
【００６２】
次に、第１ゲート絶縁層１０４上に、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、第２ゲート絶縁層１０５として、ＨｆＳｉＯx、ＨｆＳｉＯＮ、ＨｆＯ2、ＨｆＯＮ、ＨｆＺｒＯx、ＨｆＺｒＯＮ、ＺｒＯ2、ＺｒＯＮ等のＨｉｇｈ−ｋ材料を２．０ｎｍ以下の膜厚で堆積する（Ｓ２０２）。例えば、第２ゲート絶縁層１０５の比誘電率は、３．９より大きい。第２ゲート絶縁層１０５の材料としては、上記材料の混晶を用いることができる。また、第２ゲート絶縁層１０５は、単層構造、積層構造のどちらもとることができる。
【００６３】
さらにその上には、成膜時からＡｌ原子を含む第１電極１０６ａとして、ＭｏＡｌＮ、ＴｉＡｌＮ、ＲｕＡｌＮ、ＴａＡｌＮ、ＷＡｌＮ等をＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＣＶＤ法により１０ｎｍ以下の膜厚で堆積する（Ｓ２０３）。成膜時からＡｌ原子を含む第１電極１０６ａに含有される元素はＡｌ以外に、４族、５族または１３族の元素、具体的には、Ｔａ、Ｔｉ、Ｚｒなどの元素を用いることができる。
【００６４】
その上に、ＴａＮやＴｉＮなどを金属窒化物からなる第２電極１０６ｂとして１０ｎｍ以下の膜厚で堆積し（Ｓ２０４）、その上に、第３電極１０６ｃとして、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）を１５０ｎｍ以下の膜厚で堆積する（Ｓ２０５）。
【００６５】
以上のようにして、本実施の形態では、２層のゲート絶縁層（第１ゲート絶縁層１０４と第２ゲート絶縁層１０５）および３層の電極（第１電極１０６ａ、第２電極１０６ｂおよび第３電極１０６ｃ）を含む積層構造を、半導体基板１０１上に形成する。
【００６６】
さらに、その上にｐチャネルのゲート領域を画定するためのマスク材料１０７を形成する。マスク材料１０７は、例えば、レジストである。以上の工程を経ることで、図５（ａ）に示す構造が形成される。
【００６７】
次に、積層構造のパターニングを行う（Ｓ１０４）。図５（ｂ）に示すように、マスク材料１０７をマスクとして用いて、第３電極１０６ｃ、金属窒化物からなる第２電極１０６ｂ、成膜時からＡｌ原子を含む第１電極１０６ａ、第２ゲート絶縁層１０５および第１ゲート絶縁層１０４をエッチングすることで、ゲートスタック構造（第１ゲート絶縁層１０４、第２ゲート絶縁層１０５、第１電極１０６ａ、第２電極１０６ｂおよび第３電極１０６ｃの積層構造からなる）を形成した後、マスク材料１０７を除去する。
【００６８】
それから、例えば、ＳｉＯ2やＳｉＯＮやＳｉＮからなるオフセットスペーサ１０８を形成し（Ｓ１０５）、オフセットスペーサ１０８越しに、半導体基板１０１のゲートスタック構造の両側の領域に、不純物注入としてイオン注入を行うことで、エクステンション・ポケット領域１０９を形成する（Ｓ１０６）。なお、ここで、ｐチャネルＭＯＳＦＥＴのしきい値電圧を下げる手段として、エクステンション・ポケット領域１０９の形成工程において、エクステンション・ポケット領域１０９にフッ素を１×１０14〜１０16ｃｍ-3程度導入する工程を追加してもよい。
【００６９】
それから、温度１０００℃〜１３７０℃、時間０．１ｍｓ〜１００ｍｓで第１のミリセカンドアニールを行うことで、エクステンション・ポケット領域１０９の活性化を行うとともに、成膜時からＡｌ原子を含む第１電極１０６ａ中に含まれるＡｌ原子を第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面近傍まで拡散させる（Ｓ１０７）。以上の工程を経ることで、図５（ｂ）に示す構造が形成される。
【００７０】
次に、図３に示すように、ゲートスタック構造の側面に、例えば、ＳｉＯ2やＳｉＯＮやＳｉＮからなるサイドウォール１１０を形成する（Ｓ１０８）。なお、オフセットスペーサ１０８およびサイドウォール１１０の材料として、ＳｉＯ2を用いた場合、ＳｉＯ2の中に含まれる酸素によりＨｉｇｈ−ｋゲート絶縁層中の酸素欠損が補償されてＶｆｂ  Ｒｏｌｌ−ｏｆｆを緩和する効果が見込まれる。
【００７１】
その後、ゲートスタック構造、オフセットスペーサ１０８およびサイドウォール１１０をマスクとして用いて、半導体基板１０１の表面に、不純物注入としてイオン注入を行うことで、ｐチャネルＭＯＳＦＥＴのソース・ドレイン領域１１１を形成する（Ｓ１０９）。それから、温度１０００℃〜１３７０℃、時間０．１ｍｓ〜１００ｍｓで第２のミリセカンドアニールを行うことで、ソース・ドレイン領域１１１の活性化を行うとともに、成膜時からＡｌ原子を含む第１電極１０６ａ中に含まれるＡｌ原子を、第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面近傍まで拡散させる（Ｓ１１０）。以上の工程を経ることで、図５（ｃ）に示す半導体装置１００が形成される。
【００７２】
なお、第１および第２のミリセカンドアニールはそれぞれ、複数回行うことができる。これにより、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の不純物を十分に活性化することができるとともに、短チャネル効果の抑制と、オン抵抗の低減という効果も得られる。
【００７３】
ここで、本発明の第１の実施の形態に係る半導体装置１００の構成について説明する。
【００７４】
図５（ｃ）に示すように、半導体装置１００は、半導体基板１０１と、第１ゲート絶縁層１０４と、第２ゲート絶縁層１０５と、第１電極１０６ａと、第２電極１０６ｂと、第３電極１０６ｃと、オフセットスペーサ１０８と、サイドウォール１１０とを備える。半導体基板１０１には、素子分離領域１０２と、ｎウェル領域１０３と、エクステンション・ポケット領域１０９と、ソース・ドレイン領域１１１とが形成されている。
【００７５】
本発明の第１の実施の形態に係る半導体装置１００は、２層のゲート絶縁層（第１ゲート絶縁層１０４および第２ゲート絶縁層１０５）と３層の電極（第１電極１０６ａ、第２電極１０６ｂおよび第３電極１０６ｃ）とを含む積層構造を有する。
【００７６】
具体的には、第１ゲート絶縁層１０４は、シリコン酸化物またはシリコン窒化物を含んでいる。また、第２ゲート絶縁層１０５は、Ｈｉｇｈ−ｋゲート絶縁層の一例であり、金属酸化物を含み、第１ゲート絶縁層１０４上に形成されている。例えば、第２ゲート絶縁層１０５は、Ｓｉ、ＨｆおよびＺｒの少なくとも１つの元素を含んでいる。
【００７７】
第１電極１０６ａは、４族、５族および１３族のいずれかの元素の一例であるＡｌを含んでいる。例えば、第１電極１０６ａは、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、ＢおよびＡｌの少なくとも１つの元素を含んでいてもよい。
【００７８】
第２電極１０６ｂは、第１電極１０６ａに含まれるＡｌ以外の金属窒化物を含み、第１電極１０６ａ上に形成されている。例えば、第２電極１０６ｂは、Ｔｉ、Ｚｒ、Ｈｆ、ＴａおよびＢの少なくとも１つの元素の窒化物を含んでいてもよい。
【００７９】
第３電極１０６ｃは、シリコンを含み、第２電極１０６ｂ上に形成されている。
【００８０】
第１ゲート絶縁層１０４および第２ゲート絶縁層１０５には、上述したように、積層構造に複数回のミリセカンドアニール処理が行われることで、第１電極１０６ａから拡散された４族、５族または１３族の元素の一例であるＡｌ原子が含まれている。４族、５族または１３族の元素の濃度は、第１電極１０６ａ、第２ゲート絶縁層１０５、第１ゲート絶縁層１０４の順に低くなる。
【００８１】
本発明の第１の実施の形態におけるＡｌ原子拡散の概念図を図６に示す。図６は、本発明の第１の実施の形態に係る半導体装置１００のＡｌ原子拡散の概念図である。
【００８２】
図６に示すように、Ａｌ原子を含む第１電極１０６ａを含む積層構造にミリセカンドアニール処理を行うことで、第１電極１０６ａから、Ａｌ原子が第２ゲート絶縁層１０５を通って、第２ゲート絶縁層１０５と第１ゲート絶縁層１０４との界面に拡散する。また、一部のＡｌ原子は、第１ゲート絶縁層１０４内部に拡散する。
【００８３】
したがって、ゲートスタック構造中のＡｌ原子の濃度分布は、成膜時からＡｌを含む第１電極１０６ａ中＞第２ゲート絶縁層１０５中＞第１ゲート絶縁層１０４中の順になっている。すなわち、第１ゲート絶縁層１０４に含まれるＡｌ原子の濃度は、第２ゲート絶縁層１０５のＡｌ原子の濃度よりも小さく、第２ゲート絶縁層１０５のＡｌ原子の濃度は、第１電極１０６ａのＡｌ原子の濃度よりも小さい。
【００８４】
第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面に、適切なｐチャネルＭＯＳＦＥＴのしきい値電圧を得るのに十分な量のダイポールを形成するためには、第１ゲート絶縁層１０４でのＡｌ原子の濃度は、２５ａｔ％以下である。
【００８５】
第１ゲート絶縁層１０４中でこのＡｌ原子濃度を得るために、ゲートスタック構造中のＡｌ濃度としては、成膜時からＡｌを含む第１電極１０６ａ中には５０〜３０ａｔ％、第２ゲート絶縁層１０５中には４０〜１０ａｔ％必要である。成膜時からＡｌを含む第１電極１０６ａにおけるＡｌ原子の濃度は、５０ａｔ％以下であり、好ましくは、５０〜３０ａｔ％であり、より好ましくは４０〜３０ａｔ％である。この濃度範囲であれば、Ａｌ原子の酸化によるＥＯＴの増膜を抑制しつつ、ｐチャネルＭＯＳＦＥＴとして所望のしきい値電圧を得ることができる。
【００８６】
なお、第１ゲート絶縁層１０４における酸素原子の濃度は６６ａｔ％以上である。
【００８７】
ここで、本発明の実施の形態１におけるミリセカンドアニール処理について説明する。
【００８８】
図７は、スパイクアニールとミリセカンドアニールの時間と温度との関係を示す概念図である。
【００８９】
ミリセカンドアニールは、図７に示すように、熱アニールまたはスパイクアニールよりも温度範囲が１００℃〜３００℃程度高温である。また、ミリセカンドアニールの昇降温を除く熱処理時間は、サブミリ秒（０．１ｍｓ〜１００ｍｓ）であり、熱アニールまたはスパイクアニールに比べて、極短時間である。
【００９０】
言い換えると、ミリセカンドアニール処理は、サブミリ秒オーダーの時間で、１０００℃以上の高温での熱処理である。例えば、上述したように、ミリセカンドアニールの熱処理時間は、０．１ｍｓ〜１００ｍｓであり、好ましくは、０．１ｍｓ〜１０ｍｓであり、より好ましくは、０．１ｍｓ〜１ｍｓである。また、ミリセカンドアニールの温度は、１０００℃〜１３７０℃であり、好ましくは、１１００℃〜１３００℃であり、より好ましくは、１１５０℃〜１２５０℃である。
【００９１】
したがって、ミリセカンドアニールは、熱アニールまたはスパイクアニールに比べて、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１を活性化する工程でのサーマルバジェットを低減することができる。また、本発明の実施の形態１では、上述したようにミリセカンドアニールを複数回行うことで、Ａｌ原子を十分に第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面に拡散させることができる。
【００９２】
なお、ミリセカンドアニール処理には、レーザースパイクアニール、フラッシュランプアニールおよびサブミリセカンドアニールが含まれており、熱アニールおよびスパイクアニールは、ミリセカンドアニール処理には含まれないものとする。
【００９３】
以上のように、本発明の第１の実施の形態に係る半導体装置の製造方法は、シリコン酸化物またはシリコン酸窒化物を含む第１ゲート絶縁層と、Ｈｉｇｈ−ｋゲート絶縁層の一例である金属酸化物を含む第２ゲート絶縁層と、４族、５族および１３族のいずれかの元素を含む電極との積層構造を形成し、複数回のミリセカンドアニール処理を行うことで、ソース・ドレイン領域の活性化とともに、４族、５族および１３族のいずれかに属する元素を電極から第２ゲート絶縁層を介して、第１ゲート絶縁層と第２ゲート絶縁層との界面に拡散させることを特徴とする。
【００９４】
これにより、複数回のミリセカンドアニール処理により、ソース・ドレイン領域を活性化できるだけでなく、４族、５族および１３族のいずれかに属する元素、例えば、Ａｌ原子を第１ゲート絶縁層と第２ゲート絶縁層との界面に拡散させるので、適切なｐチャネルＭＯＳＦＥＴのしきい値電圧を得るのに十分な量のダイポールを形成することができる。したがって、本発明の第１の実施の形態に係る半導体装置の製造方法によれば、微細化が進んだ場合であっても、適切なしきい値電圧を有するｐＭＯＳＦＥＴを含む半導体装置を製造することができる。
【００９５】
なお、積層構造のパターニング後のゲートスタック構造上にマスク材料１０７を残したままで、第１のミリセカンドアニールを行い、それからマスク材料１０７を除去してもよい。これにより、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の活性化の工程におけるサーマルバジェットをさらに低減させることができる。なお、このマスク材料１０７の材料としては金属も利用可能で、この場合はミリセカンドアニール処理におけるレーザー光またはフラッシュ光を反射することで、サーマルバジェットをさらに低減することができる。
【００９６】
また、第１のミリセカンドアニールは、図５（ａ）において、マスク材料１０７を堆積する前の段階、つまり、第３電極１０６ｃまでの堆積を行った状態で行ってもよい。この場合も、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の活性化の工程におけるサーマルバジェットをさらに低減させることができる。また、第１のミリセカンドアニールは、図５（ａ）において、マスク材料１０７を電極上部のみに残すパターニング前の段階で行ってもよい。この場合も、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の活性化の工程におけるサーマルバジェットをさらに低減させることができる。
【００９７】
第１のミリセカンドアニール処理の主たる目的は、Ａｌ原子を、第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面に拡散させることであるので、拡散させる原子であるＡｌ原子を含む層が形成された後であれば、任意のタイミングで行うことができる。本発明の第１の実施の形態では、第１電極１０６ａの形成後であれば、任意のタイミングで第１のミリセカンドアニール処理を行うことができる。好ましくは、後述するソース・ドレイン領域１１１が形成される前、より好ましくは、図３および図５（ｂ）に示すように、エクステンション・ポケット領域１０９を形成した後であって、サイドウォール１１０を形成する前に行えばよい。
【００９８】
また、第１の実施の形態において、ｎウェル領域をｐウェル領域に、電極に含まれるＡｌ原子をＬａ、Ｍｇに置き換えることで、ｎチャネルＭＯＳＦＥＴにもこのプロセスを適用することができる。ｎチャネルＭＯＳＦＥＴにおいても、プロセスにおけるサーマルバジェット低下によりＥＯＴの薄膜化が実現できる。
【００９９】
また、第１の実施の形態においては、単独のｐチャネルＭＯＳ型半導体装置を例に説明したが、勿論、ＣＭＯＳ型半導体装置についても本発明を適用することができる。
【０１００】
（実施の形態２）
本発明の第２の実施の形態に係る半導体装置の製造方法は、シリコン酸化物またはシリコン酸窒化物を含む第１ゲート絶縁層と、Ｈｉｇｈ−ｋゲート絶縁層の一例である金属酸化物を含む第２ゲート絶縁層と、４族、５族および１３族のいずれかの元素を含む第１電極または第３ゲート絶縁層と、金属窒化物を含む第２電極との積層構造を形成し、複数回のミリセカンドアニール処理を行うことで、ソース・ドレイン領域の活性化とともに、４族、５族および１３族のいずれかに属する元素を電極から第２ゲート絶縁層を介して、第１ゲート絶縁層と第２ゲート絶縁層との界面に拡散させることを特徴とする。
【０１０１】
まず、本発明の第２の実施の形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図８は、本発明の第２の実施の形態に係る半導体装置２００の積層構造の形成方法の一例を示すフローチャートである。図９は、本発明の第２の実施の形態に係る半導体装置２００の製造工程の一例を模式的に示す工程断面図である。
【０１０２】
本発明の第２の実施の形態に係る半導体装置２００は、第１の実施の形態に係る半導体装置１００と比べて、第１電極１０６ａ、第２電極１０６ｂおよび第３電極１０６ｃからなる３層の電極ではなく、第１電極２０６ａおよび第２電極２０６ｂからなる２層の電極を備える点が異なっている。なお、第２の実施の形態に係る半導体装置２００の製造方法を示すプロセスフローは、図３に示すフローチャートと同じである。
【０１０３】
まず、図３に示すように、半導体基板１０１に、素子分離領域１０２を形成し（Ｓ１０１）、さらに、ｎウェル領域１０３を形成する（Ｓ１０２）。それから、半導体基板１０１上に、ゲート絶縁層とメタルゲート電極とを含む積層構造を形成する（Ｓ１０３）。積層構造の形成方法の詳細を図８に示す。
【０１０４】
図８に示すように、まず、半導体基板１０１上に、第１ゲート絶縁層１０４として、例えば、熱酸化法やラジカル酸化法により、ＳｉＯ2やＳｉＯＮを１．０ｎｍ以下の膜厚で堆積する（Ｓ３０１）。このとき、ｐチャネルＭＯＳＦＥＴのしきい値電圧を下げる手段として、第１ゲート絶縁層１０４の形成工程の前に、半導体基板１０１にフッ素を１×１０14〜１０16ｃｍ-3程度導入する工程を追加してもよい。
【０１０５】
次に、第１ゲート絶縁層１０４上に、ＡＬＤ法またはＭＯＣＶＤ法により、第２ゲート絶縁層１０５として、ＨｆＳｉＯx、ＨｆＳｉＯＮ、ＨｆＯ2、ＨｆＯＮ、ＨｆＺｒＯx、ＨｆＺｒＯＮ、ＺｒＯ2、ＺｒＯＮ等のＨｉｇｈ−ｋ材料を２．０ｎｍ以下の膜厚で堆積する（Ｓ３０２）。第２ゲート絶縁層１０５の材料としては、上記材料の混晶を用いることができる。また、第２ゲート絶縁層１０５は、単層構造、積層構造のどちらもとることができる。
【０１０６】
さらにその上に、ＰＶＤ法またはＣＶＤ法により、第１電極２０６ａとしてＡｌ、もしくは第３ゲート絶縁層２０６ａとしてＡｌＯx、ＡｌＮ、ＡｌＯＮを１ｎｍ以下の膜厚で堆積する（Ｓ３０３）。第１電極２０６ａとしては、上記材料以外にも、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、ＴｉＮ、ＴａＮ等、また第３ゲート絶縁層２０６ａとしては、ＴｉＯx、ＴｉＯＮ、ＴａＯx、ＴａＯＮ、ＨｆＯ2、ＺｒＯ2等の４族、５族または１３族の元素を用いることができる。
【０１０７】
その上に、ＰＶＤ法またはＣＶＤ法により、成膜時には、４族、５族または１３族の元素であって、第１ゲート絶縁層１０４に含まれる元素、例えば、Ａｌ原子を含まない第２電極２０６ｂとして、ＴｉＮやＴａＮ等の金属窒化物を５ｎｍ以上の膜厚で堆積する（Ｓ３０４）。成膜時にはＡｌ原子を含まない第２電極２０６ｂの材料としては、上記材料以外にもＴｉＣＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＣ、ＴａＣＮ等を用いることができる。さらには、上記材料の積層電極、または、上記材料とポリシリコンとを積層したＭＩＰＳ（Ｍｅｔａｌ  Ｉｎｓｅｒｔｅｄ  Ｐｏｌｙ−Ｓｉ）電極も利用できる。
【０１０８】
以上のようにして、本実施の形態では、２層のゲート絶縁層（第１ゲート絶縁層１０４と第２ゲート絶縁層１０５）および２層の電極（第１電極２０６ａと第２電極２０６ｂ）を含む積層構造を、半導体基板１０１上に形成する。その後、ｐチャネルのゲート領域を画定するためのマスク材料１０７を形成する。以上の工程を経ることで、図９（ａ）に示す構造が形成される。
【０１０９】
次に、積層構造のパターニングを行う（Ｓ１０４）。図９（ｂ）に示すように、マスク材料１０７をマスクとして用いて、成膜時にはＡｌ原子を含まない第２電極２０６ｂ、第１電極（第３ゲート絶縁層）２０６ａ、第２ゲート絶縁層１０５および第１ゲート絶縁層１０４をエッチングすることで、ゲートスタック構造（第１ゲート絶縁層１０４、第２ゲート絶縁層１０５、第１電極（第３ゲート絶縁層）２０６ａおよび第２電極２０６ｂの積層構造からなる）を形成した後、マスク材料１０７を除去する。
【０１１０】
それから、例えば、ＳｉＯ2やＳｉＯＮやＳｉＮからなるオフセットスペーサ１０８を形成し（Ｓ１０５）、オフセットスペーサ１０８越しに、半導体基板１０１のゲートスタック構造の両側の領域に、不純物注入としてイオン注入を行うことで、エクステンション・ポケット領域１０９を形成する（Ｓ１０６）。なお、ｐチャネルＭＯＳＦＥＴのしきい値電圧を下げる手段として、エクステンション・ポケット領域１０９の形成工程において、エクステンション・ポケット領域１０９にフッ素を１×１０14〜１０16ｃｍ-3程度導入する工程を追加してもよい。
【０１１１】
それから、温度１０００℃〜１３７０℃、時間０．１ｍｓ〜１００ｍｓで第１のミリセカンドアニールを行うことで、エクステンション・ポケット領域１０９の活性化を行うとともに、第１電極（第３ゲート絶縁層）２０６ａ中に含まれるＡｌ原子を第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面近傍に拡散させる（Ｓ１０７）。以上の工程を経ることで、図９（ｂ）に示す構造が形成される。
【０１１２】
それから、図３に示すように、ゲートスタック構造の側面に、例えば、ＳｉＯ2やＳｉＯＮやＳｉＮからなるサイドウォール１１０を形成する（Ｓ１０８）。なお、オフセットスペーサ１０８およびサイドウォール１１０の材料として、ＳｉＯ2を用いた場合、ＳｉＯ2の中に含まれる酸素によりＨｉｇｈ−ｋゲート絶縁層中の酸素欠損が補償されてＶｆｂ  Ｒｏｌｌ−ｏｆｆを緩和する効果が見込まれる。
【０１１３】
その後、ゲートスタック構造、オフセットスペーサ１０８およびサイドウォール１１０をマスクとして用いて、半導体基板１０１の表面に、不純物注入としてイオン注入を行うことで、ｐチャネルＭＯＳＦＥＴのソース・ドレイン領域１１１を形成する（Ｓ１０９）。それから、温度１０００℃〜１３７０℃、時間０．１ｍｓ〜１００ｍｓで第２のミリセカンドアニールを行うことで、ソース・ドレイン領域１１１の活性化を行うとともに、第１電極（第３ゲート絶縁層）２０６ａ中に含まれるＡｌ原子を、第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面近傍に拡散させる（Ｓ１１０）。以上の工程を経ることで、図９（ｃ）に示す半導体装置２００が形成される。
【０１１４】
なお、第１および第２のミリセカンドアニールはそれぞれ、複数回行うことができる。これにより、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の不純物を十分に活性化することができるとともに、短チャネル効果の抑制と、オン抵抗の低減という効果も得られる。
【０１１５】
ここで、本発明の第２の実施の形態に係る半導体装置２００の構成について説明する。
【０１１６】
図９（ｃ）に示すように、半導体装置２００は、図５（ｃ）に示す第１の実施の形態に係る半導体装置１００と比べて、第１電極１０６ａと、第２電極１０６ｂと、第３電極１０６ｃとの代わりに、第１電極２０６ａと、第２電極２０６ｂとを備える点が異なっている。
【０１１７】
本発明の第２の実施の形態に係る半導体装置２００は、２層のゲート絶縁層（第１ゲート絶縁層１０４および第２ゲート絶縁層１０５）と２層の電極（第１電極２０６ａおよび第２電極２０６ｂ）とを含む積層構造を有する。
【０１１８】
具体的には、第１電極（第３ゲート絶縁層）２０６ａは、４族、５族および１３族のいずれかの元素の一例であるＡｌを含んでいる。例えば、第１電極２０６ａは、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、ＢおよびＡｌの少なくとも１つの元素を含んでいてもよい。
【０１１９】
第２電極２０６ｂは、第１電極（第３ゲート絶縁層）２０６ａに含まれるＡｌ以外の金属窒化物を含み、第１電極２０６ａ上に形成されている。例えば、第２電極２０６ｂは、Ｔｉ、Ｚｒ、Ｈｆ、ＴａおよびＢの少なくとも１つの元素の窒化物を含んでいてもよい。
【０１２０】
第１ゲート絶縁層１０４および第２ゲート絶縁層１０５には、上述したように、積層構造に複数回のミリセカンドアニール処理が行われることで、第１電極（第３ゲート絶縁層）２０６ａから拡散された４族、５族または１３族の元素の一例であるＡｌ原子が含まれている。
【０１２１】
本発明の第２の実施の形態におけるＡｌ原子拡散の概念図を図１０に示す。図１０は、本発明の第２の実施の形態に係る半導体装置２００のＡｌ原子拡散の概念図である。
【０１２２】
図１０に示すように、Ａｌ原子を含む第１電極２０６ａを含む積層構造にミリセカンドアニール処理を行うことで、第１電極（第３ゲート絶縁層）２０６ａから、Ａｌ原子が第２ゲート絶縁層１０５を通って、第２ゲート絶縁層１０５と第１ゲート絶縁層１０４との界面に拡散する。また、一部のＡｌ原子は、第１ゲート絶縁層１０４内部に拡散する。
【０１２３】
第１ゲート絶縁層１０４と第２ゲート絶縁層１０５との界面に、適切なｐチャネルＭＯＳＦＥＴのしきい値電圧を得るのに十分な量のダイポールを形成するためには、第１ゲート絶縁層１０４でのＡｌ原子の濃度は、２５ａｔ％以下である。また、第１ゲート絶縁層１０４中でこのＡｌ原子濃度を得るために、ゲートスタック構造中のＡｌ濃度としては、第１電極（第３ゲート絶縁層）２０６ａと第２ゲート絶縁層１０５とを合わせた領域中の４０〜１０ａｔ％が必要である。レーザーアニール処理によりＡｌ原子は成膜時にはＡｌ原子を含まない第２電極２０６ｂ中にも拡散される。そのＡｌ濃度は２０ａｔ％以下である。これにより第２電極２０６ｂにおける抵抗値と界面抵抗値が減少し、動作特性が改善する効果が得られる。
【０１２４】
なお、第１ゲート絶縁層１０４における酸素原子の濃度は６６ａｔ％以上である。
【０１２５】
以上のように、本発明の第２の実施の形態に係る半導体装置の製造方法は、シリコン酸化物またはシリコン酸窒化物を含む第１ゲート絶縁層と、Ｈｉｇｈ−ｋゲート絶縁層の一例である金属酸化物を含む第２ゲート絶縁層と、４族、５族および１３族のいずれかの元素を含む第１電極と、金属窒化物を含む第２電極との積層構造を形成し、複数回のミリセカンドアニール処理を行うことで、ソース・ドレイン領域の活性化とともに、４族、５族および１３族のいずれかに属する元素を電極から第２ゲート絶縁層を介して、第１ゲート絶縁層と第２ゲート絶縁層との界面に拡散させることを特徴とする。
【０１２６】
これにより、複数回のミリセカンドアニール処理により、ソース・ドレイン領域を活性化できるだけでなく、４族、５族および１３族のいずれかに属する元素、例えば、Ａｌ原子を第１ゲート絶縁層と第２ゲート絶縁層との界面に拡散させるので、適切なｐチャネルＭＯＳＦＥＴのしきい値電圧を得るのに十分な量のダイポールを形成することができる。したがって、本発明の第２の実施の形態に係る半導体装置の製造方法によれば、微細化が進んだ場合であっても、適切なしきい値電圧を有するｐＭＯＳＦＥＴを含む半導体装置を製造することができる。
【０１２７】
なお、積層構造のパターニング後のゲートスタック構造上にマスク材料１０７を残したままで、第１のミリセカンドアニールを行い、それからマスク材料１０７を除去してもよい。これにより、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の活性化の工程におけるサーマルバジェットをさらに低減させることができる。なお、このマスク材料１０７の材料としては金属も利用可能であり、この場合はミリセカンドアニール処理におけるレーザー光またはフラッシュ光を反射することで、サーマルバジェットをさらに低減することができる。
【０１２８】
また、第１のミリセカンドアニールは、図９（ａ）において、マスク材料１０７を堆積する前の段階、つまり、第２電極２０６ｂまでの堆積を行った状態で行ってもよい。この場合も、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の活性化の工程におけるサーマルバジェットをさらに低減させることができる。また、第１のミリセカンドアニールは、図９（ａ）において、マスク材料１０７を電極上部のみに残すパターニング前の段階で行ってもよい。この場合も、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の活性化の工程におけるサーマルバジェットをさらに低減させることができる。
【０１２９】
なお、本発明の第２の実施の形態では、第１電極（第３ゲート絶縁層）２０６ａの形成後であれば、任意のタイミングで第１のミリセカンドアニール処理を行うことができる。
【０１３０】
また、第２の実施の形態において、ｎウェル領域をｐウェル領域に、電極に含まれるＡｌ原子をＬａ、Ｍｇに置き換えることで、ｎチャネルＭＯＳＦＥＴにもこのプロセスを適用することができる。ｎチャネルＭＯＳＦＥＴにおいても、プロセスにおけるサーマルバジェット低下によりＥＯＴの薄膜化が実現できる。
【０１３１】
また、第２の実施の形態においては、単独のｐチャネルＭＯＳ型半導体装置を例に説明したが、勿論、ＣＭＯＳ型半導体装置についても本発明を適用することができる。
【０１３２】
なお、本発明の第２の実施の形態において、半導体装置２００が第３ゲート絶縁層２０６ａを備える場合、第２ゲート絶縁層１０５と第３ゲート絶縁層２０６ａとが、本発明に係る第２ゲート絶縁層に相当し、第２電極２０６ｂが、本発明に係る第１電極に相当する。すなわち、本発明に係る第２ゲート絶縁層は、複数の層から構成されていてもよい。言い換えると、ゲート絶縁層は３層（または、３層以上）であってもよい。
【０１３３】
（実施の形態３）
本発明の第３の実施の形態に係る半導体装置の製造方法は、シリコン酸化物またはシリコン酸窒化物を含む第１ゲート絶縁層と、Ｈｉｇｈ−ｋゲート絶縁層の一例であり、４族、５族および１３族のいずれかに属する元素の少なくとも１つの元素の金属酸化物を含む第２ゲート絶縁層と、金属を含むゲート電極との積層構造を形成し、複数回のミリセカンドアニール処理を行うことで、ソース・ドレイン領域の活性化とともに、４族、５族および１３族のいずれかに属する元素を第２ゲート絶縁層から、第１ゲート絶縁層と第２ゲート絶縁層との界面へ拡散させることを特徴とする。
【０１３４】
以下、本発明の第３の実施の形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図１１は、本発明の第３の実施の形態に係る半導体装置３００の積層構造の形成方法の一例を示すフローチャートである。図１２は、本発明の第３の実施の形態に係る半導体装置３００の製造工程の一例を模式的に示す工程断面図である。
【０１３５】
本発明の第３の実施の形態に係る半導体装置３００は、第１の実施の形態に係る半導体装置１００と比べて、第１電極１０６ａ、第２電極１０６ｂおよび第３電極１０６ｃからなる３層の電極ではなく、ゲート電極３０６からなる１層の電極を備える点が異なっている。なお、第３の実施の形態に係る半導体装置３００の製造方法を示すプロセスフローは、図３に示すフローチャートと同じである。
【０１３６】
まず、図３に示すように、半導体基板１０１に、素子分離領域１０２を形成し（Ｓ１０１）、さらに、ｎウェル領域１０３を形成する（Ｓ１０２）。それから、半導体基板１０１上に、ゲート絶縁層とメタルゲート電極とを含む積層構造を形成する（Ｓ１０３）。積層構造の形成方法の詳細を図１１に示す。
【０１３７】
図１１に示すように、まず、半導体基板１０１上に、第１ゲート絶縁層１０４として、例えば、熱酸化法やラジカル酸化法により、ＳｉＯ2やＳｉＯＮを１．０ｎｍ以下の膜厚で堆積する（Ｓ４０１）。このとき、ｐチャネルＭＯＳＦＥＴのしきい値電圧を下げる手段として、第１ゲート絶縁層１０４の形成工程の前に、半導体基板１０１にフッ素を１×１０14〜１０16ｃｍ-3程度導入する工程を追加してもよい。
【０１３８】
次に、第１ゲート絶縁層１０４上に、ＡＬＤ法またはＭＯＣＶＤ法により、成膜時からＡｌ原子を含む第２ゲート絶縁層３０５として、ＨｆＡｌＯx、ＨｆＡｌＯＮ、ＨｆＡｌＳｉＯ、ＨｆＡｌＳｉＯＮ、ＨｆＺｒＡｌＯx、ＨｆＺｒＡｌＯＮ、ＺｒＡｌＯx、ＺｒＡｌＯＮ等のＨｉｇｈ−ｋ材料を２．０ｎｍ以下の膜厚で堆積する（Ｓ４０２）。成膜時からＡｌを含む第２ゲート絶縁層３０５に含有される元素は、Ａｌ以外に、Ｔａ、Ｈｆ、Ｚｒなどの４族、５族または１３族の元素を利用することができる。
【０１３９】
さらにその上に、ＰＶＤ法またはＣＶＤ法により、成膜時にはＡｌ原子を含まないゲート電極３０６として、ＴｉＮやＴａＮなどの金属窒化物を５ｎｍ以上の膜厚で堆積する（Ｓ４０３）。成膜時にはＡｌ原子を含まないゲート電極３０６の材料としては、上記材料以外にもＴｉＣＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＣ、ＴａＣＮ等を用いることができる。さらには、上記材料の積層電極または上記材料とポリシリコンとを積層したＭＩＰＳ（Ｍｅｔａｌ  Ｉｎｓｅｒｔｅｄ  Ｐｏｌｙ−Ｓｉ）電極を利用することもできる。
【０１４０】
以上のようにして、本実施の形態では、２層のゲート絶縁層（第１ゲート絶縁層１０４および第２ゲート絶縁層３０５）と１層の電極（ゲート電極３０６）とを含む積層構造を、半導体基板１０１上に形成する。その後、ｐチャネルのゲート領域を画定するためのマスク材料１０７を形成する。以上の工程を経ることで、図１２（ａ）に示す構造が形成される。
【０１４１】
次に、積層構造のパターニングを行う（Ｓ１０４）。図１２（ｂ）に示すように、マスク材料１０７をマスクとして用いて、成膜時にはＡｌ原子を含まないゲート電極３０６、成膜時からＡｌ原子を含む第２ゲート絶縁層３０５および第１ゲート絶縁層１０４をエッチングすることで、ゲートスタック構造（第１ゲート絶縁層１０４、第２ゲート絶縁層３０５およびゲート電極３０６の積層構造からなる）を形成した後、マスク材料１０７を除去する。
【０１４２】
それから、例えば、ＳｉＯ2やＳｉＯＮやＳｉＮからなるオフセットスペーサ１０８を形成し（Ｓ１０５）、オフセットスペーサ１０８越しに、半導体基板１０１のゲートスタック構造の両側の領域に、不純物注入としてイオン注入を行うことで、エクステンション・ポケット領域１０９を形成する（Ｓ１０６）。なお、ｐチャネルＭＯＳＦＥＴのしきい値電圧を下げる手段として、エクステンション・ポケット領域１０９の形成工程において、エクステンション・ポケット領域１０９にフッ素を１×１０14〜１０16ｃｍ-3程度導入する工程を追加してもよい。
【０１４３】
それから、温度１０００℃〜１３７０℃、時間０．１ｍｓ〜１００ｍｓで第１のミリセカンドアニールを行うことで、エクステンション・ポケット領域１０９の活性化を行うとともに、成膜時からＡｌを含む第２ゲート絶縁層３０５に含まれるＡｌ原子を第１ゲート絶縁層１０４と第２ゲート絶縁層３０５との界面近傍に拡散させる（Ｓ１０７）。以上の工程を経ることで、図１２（ｂ）に示す構造が形成される。
【０１４４】
それから、図３に示すように、ゲートスタック構造の側面に、例えば、ＳｉＯ2やＳｉＯＮやＳｉＮからなるサイドウォール１１０を形成する（Ｓ１０８）。なお、オフセットスペーサ１０８およびサイドウォール１１０の材料としてＳｉＯ2を用いた場合、ＳｉＯ2の中に含まれる酸素によりＨｉｇｈ−ｋゲート絶縁層中の酸素欠損が補償されてＶｆｂ  Ｒｏｌｌ−ｏｆｆを緩和する効果が見込まれる。
【０１４５】
その後、ゲートスタック構造、オフセットスペーサ１０８およびサイドウォール１１０をマスクとして用いて、半導体基板１０１の表面に、不純物注入としてイオン注入を行い、ｐチャネルＭＯＳＦＥＴのソース・ドレイン領域１１１を形成する（Ｓ１０９）。それから、温度１０００℃〜１３７０℃、時間０．１ｍｓ〜１００ｍｓで第２のミリセカンドアニールを行うことで、ソース・ドレイン領域１１１の活性化を行うとともに、成膜時からＡｌを含む第２ゲート絶縁層３０５に含まれるＡｌ原子を、第１ゲート絶縁層１０４と第２ゲート絶縁層３０５との界面近傍に拡散させる（Ｓ１１０）。以上の工程を経ることで、図１２（ｃ）に示す半導体装置３００が形成される。
【０１４６】
なお、第１および第２のミリセカンドアニールはそれぞれ、複数回行うことができる。これにより、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の不純物を十分に活性化することができるとともに、短チャネル効果の抑制と、オン抵抗の低減という効果も得られる。
【０１４７】
ここで、本発明の第３の実施の形態に係る半導体装置３００の構成について説明する。
【０１４８】
図１２（ｃ）に示すように、半導体装置３００は、図５（ｃ）に示す第１の実施の形態に係る半導体装置１００と比べて、第２ゲート絶縁層１０５の代わりに第２ゲート絶縁層３０５を備え、第１電極１０６ａと、第２電極１０６ｂと、第３電極１０６ｃとの代わりに、ゲート電極３０６を備える点が異なっている。
【０１４９】
本発明の第３の実施の形態に係る半導体装置３００は、２層のゲート絶縁層（第１ゲート絶縁層１０４および第２ゲート絶縁層３０５）と１層の電極（ゲート電極３０６）とを含む積層構造を有する。
【０１５０】
具体的には、第２ゲート絶縁層３０５は、４族、５族および１３族のいずれかの元素の一例であるＡｌを含み、第１ゲート絶縁層１０４上に形成されている。例えば、第２ゲート絶縁層３０５は、Ｔａ、Ｈｆ、ＺｒおよびＡｌの少なくとも１つの元素を含んでいてもよい。
【０１５１】
ゲート電極３０６は、成膜時には、第２ゲート絶縁層３０５に含まれるＡｌ以外の金属を含み、第２ゲート絶縁層３０５上に形成されている。例えば、ゲート電極３０６は、ＴｉおよびＴａの少なくとも１つの元素を含んでいてもよい。
【０１５２】
第１ゲート絶縁層１０４には、上述したように、積層構造に複数回のミリセカンドアニール処理が行われることで、第２ゲート絶縁層３０５から拡散された４族、５族または１３族の元素の一例であるＡｌ原子が含まれている。第２ゲート絶縁層３０５に含まれる４族、５族または１３族の元素の濃度は、第１ゲート絶縁層１０４に含まれる当該元素の濃度より大きい。
【０１５３】
本発明の第３の実施の形態におけるＡｌ原子拡散の概念図を図１３に示す。図１３は、本発明の第３の実施の形態に係る半導体装置３００のＡｌ原子拡散の概念図である。
【０１５４】
図１３に示すように、Ａｌ原子を含む第２ゲート絶縁層３０５を含む積層構造にミリセカンドアニール処理を行うことで、第２ゲート絶縁層３０５から、Ａｌ原子が第２ゲート絶縁層３０５と第１ゲート絶縁層１０４との界面に拡散する。また、一部のＡｌ原子は、第１ゲート絶縁層１０４内部に拡散する。
【０１５５】
第１ゲート絶縁層１０４と第２ゲート絶縁層３０５との界面に、適切なｐチャネルＭＯＳＦＥＴのしきい値電圧を得るのに十分な量のダイポールを形成するためには、第１ゲート絶縁層１０４でのＡｌ原子の濃度は、２５ａｔ％以下である。また、第１ゲート絶縁層１０４中で、このＡｌ原子濃度を得るために、ゲートスタック構造中のＡｌ濃度としては、成膜時からＡｌを含む第２ゲート絶縁層３０５中には、４０〜１０ａｔ％が必要である。レーザーアニール処理により、Ａｌ原子はゲート電極３０６中にも拡散される。そのＡｌ濃度は２０ａｔ％以下である。これによりゲート電極３０６における抵抗値と界面抵抗値が減少し、動作特性が改善する効果が得られる。
【０１５６】
なお、第１ゲート絶縁層１０４における酸素原子の濃度は６６ａｔ％以上である。
【０１５７】
以上のように、シリコン酸化物またはシリコン酸窒化物を含む第１ゲート絶縁層と、Ｈｉｇｈ−ｋゲート絶縁層の一例であり、４族、５族および１３族のいずれかに属する元素の少なくとも１つの元素の金属酸化物を含む第２ゲート絶縁層と、金属を含む電極との積層構造を形成し、複数回のミリセカンドアニール処理を行うことで、ソース・ドレイン領域の活性化とともに、４族、５族および１３族のいずれかに属する元素を第２ゲート絶縁層から、第１ゲート絶縁層と第２ゲート絶縁層との界面に拡散させることを特徴とする。
【０１５８】
これにより、複数回のミリセカンドアニール処理により、ソース・ドレイン領域を活性化できるだけでなく、４族、５族および１３族のいずれかに属する元素、例えば、Ａｌ原子を第１ゲート絶縁層と第２ゲート絶縁層との界面に拡散させるので、適切なｐチャネルＭＯＳＦＥＴのしきい値電圧を得るのに十分な量のダイポールを形成することができる。したがって、本発明の第３の実施の形態に係る半導体装置の製造方法によれば、微細化が進んだ場合であっても、適切なしきい値電圧を有するｐＭＯＳＦＥＴを含む半導体装置を製造することができる。
【０１５９】
なお、ゲートスタック構造におけるサーマルバジェットをさらに低減するために、積層構造のパターニング後のゲートスタック構造上にマスク材料１０７を残したままで、第１のミリセカンドアニールを行い、それからマスク材料１０７を除去してもよい。これにより、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の活性化の工程におけるサーマルバジェットをさらに低減させることができる。なお、このマスク材料１０７の材料としては金属も利用可能で、この場合はミリセカンドアニール処理におけるレーザー光またはフラッシュ光を反射することで、サーマルバジェットを低減することができる。
【０１６０】
また、第１のミリセカンドアニールは、図１２（ａ）において、マスク材料１０７を堆積する前の段階、つまり、第２ゲート絶縁層３０５までの堆積を行った状態で行ってもよい。この場合も、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の活性化の工程におけるサーマルバジェットをさらに低減させることができる。
【０１６１】
また、第１のミリセカンドアニールは、図１２（ａ）において、マスク材料１０７を電極上部のみに残すパターニング前の段階で行ってもよい。この場合も、エクステンション・ポケット領域１０９およびソース・ドレイン領域１１１の活性化の工程におけるサーマルバジェットをさらに低減させることができる。
【０１６２】
なお、本発明の第３の実施の形態では、第２ゲート絶縁層３０５の形成後であれば、任意のタイミングで第１のミリセカンドアニール処理を行うことができる。
【０１６３】
また、第３の実施の形態において、ｎウェル領域をｐウェル領域に、第２ゲート絶縁層３０５に含まれるＡｌ原子をＬａ、Ｍｇに置き換えることで、ｎチャネルＭＯＳＦＥＴにもこのプロセスを適用することができる。ｎチャネルＭＯＳＦＥＴにおいても、プロセスにおけるサーマルバジェット低下によりＥＯＴの薄膜化が実現できる。
【０１６４】
また、第３の実施の形態においては、単独のｐチャネルＭＯＳ型半導体装置を例に説明したが、勿論、ＣＭＯＳ型半導体装置についても本発明を適用することができる。
【０１６５】
以上、本発明に係る半導体装置およびその製造方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を当該実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【０１６６】
例えば、複数回のミリセカンドアニール処理における熱および時間などの条件は、全て同じでもよく、または、互いに異なる条件でもよい。
【産業上の利用可能性】
【０１６７】
以上説明したように、本発明は、微細メタルゲート、Ｈｉｇｈ−ｋゲート絶縁膜を適用したトランジスタにおいて、適切なしきい値電圧を持つｐチャネルＭＯＳＦＥＴを含む半導体装置に利用することができる。
【符号の説明】
【０１６８】
１０、１００、２００、３００  半導体装置
１１、１０１  半導体基板
１２、１０２  素子分離領域
１３  ウェル領域
１４  下地膜
１５  Ｈｉｇｈ−ｋゲート絶縁膜
１６  ＡｌＯキャップ
１７  メタルゲート電極
１８  ポリシリコン電極
１９、１０８  オフセットスペーサ
２０、１０９  エクステンション・ポケット領域
２１、１１０  サイドウォール
２２、１１１  ソース・ドレイン領域
１０３  ｎウェル領域
１０４  第１ゲート絶縁層
１０５、３０５  第２ゲート絶縁層
１０６ａ  第１電極
１０６ｂ、２０６ｂ  第２電極
１０６ｃ  第３電極
１０７  マスク材料
２０６ａ  第１電極（第３ゲート絶縁層）
３０６  ゲート電極
【図１】
2011243750.tif 000003
【図２】
2011243750.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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