(57)【要約】【課題】Ａ／Ｄ変換時間をより短くする。【解決手段】Ａ／Ｄコンバータ２０は、Ａ／Ｄ変換対象である第１の信号電圧の１つ前の第２の信号電圧を保持する保持回路２３と、第１の信号電圧から第２の信号電圧を減算して得られる差分に基準電圧を加算する演算回路２１と、第１の信号電圧が第２の信号電圧より高いか否かを判定する判定回路２２と、第１の信号電圧が第２の信号電圧より高い場合に基準電圧を初期値として上昇し、第１の信号電圧が第２の信号電圧より低い場合に基準電圧を初期値として下降する比較電圧を生成する生成回路２７と、演算回路２１による演算値と比較電圧とを比較するコンパレータ２４と、コンパレータ２４による比較結果が一致するまでの期間をデジタル値に変換する変換回路３１とを含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
アナログ／デジタル（Ａ／Ｄ）変換対象である第１の信号電圧の１つ前の第２の信号電圧を保持する保持回路と、
前記第１の信号電圧から前記第２の信号電圧を減算して得られる差分に基準電圧を加算する演算回路と、
前記第１の信号電圧が前記第２の信号電圧より高いか否かを判定する判定回路と、
前記第１の信号電圧が前記第２の信号電圧より高い場合に前記基準電圧を初期値として上昇し、前記第１の信号電圧が前記第２の信号電圧より低い場合に前記基準電圧を初期値として下降する比較電圧を生成する生成回路と、
前記演算回路による演算値と前記比較電圧とを比較するコンパレータと、
前記コンパレータによる比較結果が一致するまでの期間をデジタル値に変換する変換回路と
を具備することを特徴とするＡ／Ｄコンバータ。
【請求項２】
Ａ／Ｄ変換対象である第１の信号電圧の１つ前の第２の信号電圧を保持する保持回路と、
前記第１の信号電圧が前記第２の信号電圧より高いか否かを判定する判定回路と、
前記第１の信号電圧が前記第２の信号電圧より高い場合に前記第２の信号電圧を初期値として上昇し、前記第１の信号電圧が前記第２の信号電圧より低い場合に前記第２の信号電圧を初期値として下降する比較電圧を生成する生成回路と、
前記第１の信号電圧と前記比較電圧とを比較するコンパレータと、
前記コンパレータによる比較結果が一致するまでの期間をデジタル値に変換する変換回路と
を具備することを特徴とするＡ／Ｄコンバータ。
【請求項３】
前記第２の信号電圧のデジタル値をアナログ値に変換するＤ／Ａコンバータをさらに具備し、
前記保持回路は、前記第２の信号電圧をデジタル値として保持することを特徴とする請求項２に記載のＡ／Ｄコンバータ。
【請求項４】
Ａ／Ｄ変換対象である第１の信号電圧の１つ前の第２の信号電圧を保持する第１の保持回路と、
前記第１の信号電圧から前記第２の信号電圧を減算して得られる差分に基準電圧を加算する演算回路と、
前記第１の信号電圧が前記第２の信号電圧より高いか否かを判定する判定回路と、
前記第１の信号電圧が前記第２の信号電圧より高い場合に前記基準電圧を初期値として上昇し、前記第１の信号電圧が前記第２の信号電圧より低い場合に前記基準電圧を初期値として下降する比較電圧をデジタル値として生成する生成回路と、
前記演算回路による演算値と前記比較電圧のアナログ値とを比較するコンパレータと、
前記コンパレータによる比較結果が一致した時点における前記比較電圧のデジタル値を保持する第２の保持回路と
を具備することを特徴とするＡ／Ｄコンバータ。
【請求項５】
前記生成回路は、前記基準電圧をプリセット値としてクロックをカウントするカウンタを含むことを特徴とする請求項４に記載のＡ／Ｄコンバータ。
【請求項６】
Ａ／Ｄ変換対象である第１の信号電圧の１つ前の第２の信号電圧をデジタル値として保持する保持回路と、
前記第１の信号電圧が前記第２の信号電圧より高いか否かを判定する判定回路と、
前記第１の信号電圧が前記第２の信号電圧より高い場合に前記第２の信号電圧を初期値として上昇し、前記第１の信号電圧が前記第２の信号電圧より低い場合に前記第２の信号電圧を初期値として下降する比較電圧をデジタル値として生成する生成回路と、
前記第１の信号電圧と前記比較電圧のアナログ値とを比較するコンパレータと
を具備し、
前記保持回路は、前記コンパレータによる比較結果が一致した時点における前記比較電圧のデジタル値を保持すること
を具備することを特徴とするＡ／Ｄコンバータ。
【請求項７】
前記生成回路は、前記第２の信号電圧のデジタル値をプリセット値としてクロックをカウントするカウンタを含むことを特徴とする請求項６に記載のＡ／Ｄコンバータ。
【請求項８】
前記比較電圧のデジタル値をアナログ値に変換するＤ／Ａコンバータをさらに具備することを特徴とする請求項４乃至７のいずれかに記載のＡ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータに関する。
【背景技術】
【０００２】
固体撮像装置は、近年、デジタルスチルカメラ、ビデオカメラを中心とする画像入力の用途として、急速に需要が高まっている。これらの固体撮像装置に使用される固体撮像素子としては、ＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。
【０００３】
固体撮像素子は、光信号を電気信号に変換するフォトダイオードを含んで構成され、撮像面に投影された像を電気的に読み出す。また、固体撮像装置は、固体撮像素子によって読み出された電気信号（アナログ電圧）をデジタル信号に変換するＡ／Ｄコンバータを備えている。
【０００４】
従来の固体撮像素子用のＡ／Ｄコンバータは、以下のように動作する。まず、定電流源及び積分器により、三角波からなる基準電圧を生成する。続いて、デジタル変換を行いたいアナログ電圧と基準電圧とをコンパレータで比較し、その値が等しくなった時点をとらえる。そして、この時点での時間をタイマによって計測し、この出力をアナログ信号からデジタル信号へ変換する。このようなＡ／Ｄコンバータは、例えば特許文献１に開示されている。
【０００５】
しかしながらこの方法では、基準電圧は、出発点を毎回０Ｖから開始して生成されるため、デジタル変換を行いたいアナログ電圧が高い場合には長い時間を要し、最大の電圧のときの変換時間に合わせて撮像素子のデータ読み出し速度を下げて読み出す必要がある。このため、固体撮像素子とＡ／Ｄコンバータとを組み合わせた固体撮像装置の読み出し速度は、このＡ／Ｄコンバータの変換速度に律速され、これ以上のデータ転送速度（データレート）で読み出すことが困難である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−１６２７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、アナログ／デジタル（Ａ／Ｄ）変換時間をより短くすることが可能なＡ／Ｄコンバータを提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係るＡ／Ｄコンバータは、アナログ／デジタル（Ａ／Ｄ）変換対象である第１の信号電圧の１つ前の第２の信号電圧を保持する保持回路と、前記第１の信号電圧から前記第２の信号電圧を減算して得られる差分に基準電圧を加算する演算回路と、前記第１の信号電圧が前記第２の信号電圧より高いか否かを判定する判定回路と、前記第１の信号電圧が前記第２の信号電圧より高い場合に前記基準電圧を初期値として上昇し、前記第１の信号電圧が前記第２の信号電圧より低い場合に前記基準電圧を初期値として下降する比較電圧を生成する生成回路と、前記演算回路による演算値と前記比較電圧とを比較するコンパレータと、前記コンパレータによる比較結果が一致するまでの期間をデジタル値に変換する変換回路とを具備する。
【０００９】
本発明の一態様に係るＡ／Ｄコンバータは、Ａ／Ｄ変換対象である第１の信号電圧の１つ前の第２の信号電圧を保持する保持回路と、前記第１の信号電圧が前記第２の信号電圧より高いか否かを判定する判定回路と、前記第１の信号電圧が前記第２の信号電圧より高い場合に前記第２の信号電圧を初期値として上昇し、前記第１の信号電圧が前記第２の信号電圧より低い場合に前記第２の信号電圧を初期値として下降する比較電圧を生成する生成回路と、前記第１の信号電圧と前記比較電圧とを比較するコンパレータと、前記コンパレータによる比較結果が一致するまでの期間をデジタル値に変換する変換回路とを具備する。
【００１０】
本発明の一態様に係るＡ／Ｄコンバータは、Ａ／Ｄ変換対象である第１の信号電圧の１つ前の第２の信号電圧を保持する第１の保持回路と、前記第１の信号電圧から前記第２の信号電圧を減算して得られる差分に基準電圧を加算する演算回路と、前記第１の信号電圧が前記第２の信号電圧より高いか否かを判定する判定回路と、前記第１の信号電圧が前記第２の信号電圧より高い場合に前記基準電圧を初期値として上昇し、前記第１の信号電圧が前記第２の信号電圧より低い場合に前記基準電圧を初期値として下降する比較電圧をデジタル値として生成する生成回路と、前記演算回路による演算値と前記比較電圧のアナログ値とを比較するコンパレータと、前記コンパレータによる比較結果が一致した時点における前記比較電圧のデジタル値を保持する第２の保持回路とを具備する。
【００１１】
本発明の一態様に係るＡ／Ｄコンバータは、Ａ／Ｄ変換対象である第１の信号電圧の１つ前の第２の信号電圧をデジタル値として保持する保持回路と、前記第１の信号電圧が前記第２の信号電圧より高いか否かを判定する判定回路と、前記第１の信号電圧が前記第２の信号電圧より高い場合に前記第２の信号電圧を初期値として上昇し、前記第１の信号電圧が前記第２の信号電圧より低い場合に前記第２の信号電圧を初期値として下降する比較電圧をデジタル値として生成する生成回路と、前記第１の信号電圧と前記比較電圧のアナログ値とを比較するコンパレータとを具備し、前記保持回路は、前記コンパレータによる比較結果が一致した時点における前記比較電圧のデジタル値を保持する。
【発明の効果】
【００１２】
本発明によれば、Ａ／Ｄ変換時間をより短くすることが可能なＡ／Ｄコンバータを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る固体撮像装置１０の構成を示す回路図。
【図２】積分器２７、反転器２８及びボルテージフォロワ２９の出力波形。
【図３】エッジ検出回路２５の一例を示す回路図。
【図４】第１の実施形態に係るＡ／Ｄコンバータ２０の変換時間を説明する図。
【図５】第１の実施形態に係るＡ／Ｄコンバータ２０の変換時間を説明する図。
【図６】第１の実施形態に係るＡ／Ｄコンバータ２０の変換時間の他の例を説明する図。
【図７】画素アレイ部１１の他の構成例を示すブロック図。
【図８】第２の実施形態に係るＡ／Ｄコンバータ２０の構成を示す回路図。
【図９】積分器２７、反転器２８及び加算器４１の出力波形。
【図１０】第２の実施形態に係るＡ／Ｄコンバータ２０の変換時間を説明する図。
【図１１】第３の実施形態に係るＡ／Ｄコンバータ２０の構成を示す回路図。
【図１２】第４の実施形態に係るＡ／Ｄコンバータ２０の構成を示す回路図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置１０の構成を示す回路図である。固体撮像装置１０は、複数の光電変換素子（例えば、フォトダイオード）１２と、電荷を一方向に転送する転送レジスタ（ＣＣＤ）１３とからなる画素アレイ部１１を備えている。図１では、ライン状の画素アレイを一例として示している。
【００１６】
フォトダイオード１２は、入射光をその光量に応じた電荷に光電変換して蓄積する。フォトダイオード１２に蓄積された電荷は、ＣＣＤ１３によって読み出される。ＣＣＤ１３は、フォトダイオード１２から読み出された電荷を一方向に順次転送する。ＣＣＤ１３から出力された電荷は、キャパシタ１４によって電圧に変換される。キャパシタ１４から出力された信号電圧は、増幅器（ＡＭＰ）１５を経て、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）雑音除去回路１６によって雑音が除去された後、Ａ／Ｄコンバータ２０に入力される。
【００１７】
次に、Ａ／Ｄコンバータ２０の構成及び動作について説明する。Ａ／Ｄコンバータ２０は、積分器２７、反転器２８、及びボルテージフォロワ２９から構成され、かつ三角波を生成する三角波生成回路を備えている。
【００１８】
積分器２７は、定電流源２６からの電流を受けて三角波を生成する。積分器２７は、差動増幅器２７Ａ、キャパシタＣ２、及びスイッチ素子ＳＷ５から構成されている。差動増幅器２７Ａの＋入力端子には正の基準電圧Ｖrefが入力され、−入力端子には定電流源２６が接続されている。差動増幅器２７Ａの出力と−入力端子との間には、キャパシタＣ２を介してフィードバックパスが接続されている。キャパシタＣ２には、スイッチ素子ＳＷ５が並列に接続されている。スイッチ素子ＳＷ５は、後述するエッジ検出回路２５の出力であるＥＯＣ（End of Conversion）信号によってオン／オフが制御される。ＥＯＣ信号はパルスからなり、このパルスが立っている間は、スイッチ素子ＳＷ５がオンし、これにより、キャパシタＣ２に蓄積された電荷が放電される。
【００１９】
図２（ａ）は、積分器２７の出力波形である。積分器２７は、定電流源２６が−入力端子に接続されていることから、その出力は負側に振れる三角波になる。従って、ここでは、正の基準電圧Ｖrefをバイアス値として与え、基準電圧Ｖrefから下降する基準三角波を生成している。この基準三角波は、反転器２８及びボルテージフォロワ２９に入力される。
【００２０】
反転器２８は、差動増幅器２８Ａ、及び４個の抵抗Ｒ１〜Ｒ４から構成されている。積分器２７の出力は、抵抗Ｒ１を介して、差動増幅器２８Ａの−入力端子に接続されている。差動増幅器２８Ａの出力と−入力端子との間には、抵抗Ｒ４を介して、フィードバックパスが接続されている。差動増幅器２８Ａの＋入力端子には、抵抗Ｒ２を介して、電圧２Ｖrefが印加されている。また、差動増幅器２８Ａの＋入力端子には、抵抗Ｒ３の一端が接続され、この抵抗Ｒ３の他端は接地されている。抵抗Ｒ１及びＲ４は同じ抵抗値であり、抵抗Ｒ２及びＲ３は同じ抵抗値である。よって、差動増幅器２８Ａの＋入力端子には、基準電圧Ｖrefが印加される。
【００２１】
図２（ｂ）は、反転器２８の出力波形である。反転器２８は、積分器２７からの基準三角波を反転して基準電圧Ｖrefを加算することによって、基準電圧Ｖrefから上昇する三角波を生成する。
【００２２】
図２（ｃ）は、ボルテージフォロワ２９の出力波形である。ボルテージフォロワ２９は、積分器２７からの出力である基準三角波と同じ波形を出力する。
【００２３】
このように、基準三角波は基準電圧Ｖrefから同じ割合で降下する波形であるため、反転器２８及びボルテージフォロワ２９を経由することで、基準電圧Ｖrefを中心に上昇する三角波と下降する三角波とを得ることができる。なお、基準電圧Ｖrefの電圧値は０であっても本発明の内容から逸脱するものではなく、２種の三角波を生成するためにプラスとマイナスの２電源が必要になるというデメリットを有するが、基準電圧Ｖrefが０Ｖ（ＧＮＤ）という安定した基準であるというメリットがある。
【００２４】
反転器２８の出力は、スイッチ素子ＳＷ３を介して、コンパレータ２４の＋入力端子に接続されている。ボルテージフォロワ２９の出力は、スイッチ素子ＳＷ４を介して、コンパレータ２４の＋入力端子に接続されている。
【００２５】
ＣＣＤ１３からＡ／Ｄコンバータ２０に入力された１画素分の信号電圧は、加減算器２１の＋入力端子に入力される。加減算器（演算回路）２１は、アナログ信号の加減算を行う。加減算器２１の＋入力端子には、基準電圧Ｖrefが印加される。加減算器２１の−入力端子には、前回の画素信号値が入力される。すなわち、加減算器２１は、画素アレイ部１１から取り出した１画素分の信号電圧に基準電圧Ｖrefを加算し、前回の画素信号電圧を引いた電圧を生成する。なお、基準電圧Ｖrefを加算しているのは、演算結果がマイナス側に振れないようにするためである。
【００２６】
このように、本実施形態では、１画素分の信号電圧に基準電圧Ｖrefを加算し、前回の画素信号電圧を減算した電圧を生成している。今回の信号と前回の信号すなわち隣の画素信号とは、自然の絵の場合、または印字された文字のような場合、同じまたは近い数値が得られることが非常に多く、加減算器２１によって演算された電圧は基準電圧Ｖrefに近い数値になることが多い。従って、前回からの差分のみをカウンタを用いてＡ／Ｄ変換することで、変換速度を速くすることができる。
【００２７】
前回の画素信号電圧を保持する保持回路は、アナログ的なサンプルホールド回路２３で構成する。サンプルホールド回路２３は、増幅器２３Ａ、スイッチ素子ＳＷ１，ＳＷ２、及びキャパシタＣ１などを含んで構成される。サンプルホールド回路２３は、保持動作の前に、スイッチ素子ＳＷ２が基準電圧端子Ｖrefに接続されることにより、その出力をＶrefにする。スイッチ素子ＳＷ１は、ＥＯＣ信号によってそのオン／オフが制御され、今回の画素信号電圧のデジタル変換が終了、すなわちＥＯＣ信号の立上がりに同期してオンする。これにより、キャパシタＣ１に信号電圧が保持される。その後、スイッチ素子ＳＷ１はオフされ、スイッチ素子ＳＷ２は増幅器２３Ａに接続される。サンプルホールド回路２３に保持された信号電圧は、前回の画素信号電圧として使用される。
【００２８】
なお、前回の画素出力がない場合（すなわち画素の先頭の場合）、前回の数値は０となり、この場合に限っては、加減算器２１の出力は、画素信号に基準電圧Ｖrefを加算した信号電圧になる。
【００２９】
コンパレータ（判定回路）２２は、今回の信号電圧と前回の信号電圧とを比較する。実際には、コンパレータ２２は、加減算器２１の出力と基準電圧Ｖrefとを比較している。すなわち、加減算器２１によって今回の信号電圧から前回の信号電圧が減算された結果の極性を判定することで、今回の信号電圧と前回の信号電圧との比較を行っている。コンパレータ２２は、比較結果を極性判別信号ＰＯＬとして出力する。
【００３０】
コンパレータ２２の比較結果により、今回の信号電圧が前回の信号電圧より低い場合には、前回の値を出発点として下降する三角波を選択して今回の信号電圧と比較すればよく、今回の信号電圧が前回の信号電圧より高い場合には、前回の値を出発点として上昇する三角波を選択して今回の信号電圧と比較すればよい。これにより、０を出発点として上昇する三角波を用いて比較を行うよりも速いタイミングで比較結果が出ることが期待される。
【００３１】
従って、今回の信号電圧が前回の信号電圧より低い場合には、三角波は基準電圧Ｖrefから下降する波形、今回の信号電圧が前回の信号電圧より低い場合には、三角波は基準電圧Ｖrefから上昇する波形を選択する。この選択動作は、コンパレータ２２からの極性判別信号ＰＯＬによってオン／オフが制御されるスイッチ素子ＳＷ３及びＳＷ４によって行われる。今回が前回より低い場合、すなわち極性判別信号ＰＯＬが負の場合には、スイッチ素子ＳＷ４がオン、スイッチ素子ＳＷ３がオフする。一方、今回が前回より高い場合、すなわち極性判別信号ＰＯＬが正の場合には、スイッチ素子ＳＷ３がオン、スイッチ素子ＳＷ４がオフする。
【００３２】
コンパレータ２４は、加減算器２１の出力と三角波（比較電圧）とを比較する。そして、コンパレータ２４は、上記２つの信号の電圧が一致した時刻を検出する。コンパレータ２４の出力について注意することは、今回の値の方が低い場合、論理は正なので初期出力はハイレベルになっており、値が一致した瞬間にローレベルになる波形が得られ、逆に今回の値の方が高い場合、論理は誤なので初期出力はローレベルになっており、値が一致した瞬間にハイレベルになる波形が得られるということである。
【００３３】
従って、コンパレータ２４の出力は、ハイレベルかローレベルかの絶対値ではなく、ハイレベル→ローレベル、またはローレベル→ハイレベルの状態変化を捉えて値の一致した瞬間を判定する必要があるということである。このため、コンパレータ２４の出力には、波形のエッジを検出するエッジ検出回路２５が接続されている。
【００３４】
図３は、エッジ検出回路２５の一例を示す回路図である。エッジ検出回路２５は、２個の抵抗２５Ａ，２５Ｄ、２個のキャパシタ２５Ｂ，２５Ｅ、インバータ回路２５Ｃ、２個のＡＮＤ回路２５Ｆ，２５Ｇ、及びＯＲ回路２５Ｈから構成されている。抵抗２５Ａ及びキャパシタ２５Ｂは遅延回路を構成し、抵抗２５Ｄ及びキャパシタ２５Ｅも遅延回路を構成している。ＡＮＤ回路２５Ｆは、ハイレベル→ローレベルの状態変化を捉えてパルスを生成する。ＡＮＤ回路２５Ｇは、ローレベル→ハイレベルの状態変化を捉えてパルスを生成する。このような構成により、エッジ検出回路２５は、波形のエッジを検出することができる。勿論、エッジ検出回路２５は、図３以外の回路で構成することも可能である。
【００３５】
カウンタ３０のクロック端子には、発振器３３及び分周器３４によって生成されたクロックが入力される。このクロックは、例えば、経過時間に対応する。分周器３４のイネーブル端子／ＥＮＡにはＥＯＣ信号が入力されており、分周器３４は、ＥＯＣ信号の立下がりに同期してクロックの出力を開始し、次のＥＯＣ信号の立上がりに同期してクロックの出力を停止する。カウンタ３０は、例えば１６ビットカウンタから構成され、分周器３４からのクロックをカウントしてこのデジタル値を出力端子Ｑ０〜Ｑ１６から出力する。１画素分のＡ／Ｄ変換が終了すると、カウンタ３０はクリアされる。
【００３６】
値が一致したときのコンパレータ２４の出力に基づいてカウンタ３０のデジタル値をホールドすると、これは前回の値からの差分をデジタルで表示したものになる。従って、Ａ／Ｄコンバータ２０が差分を出力するデータフォーマットであればカウンタ３０のデジタル値をそのまま出力し、絶対値を出力するフォーマットであれば前回の値に今回の差分を加算したデジタル値を出力する必要がある。加減算器３１は、後者の目的で置かれている。従って、図１の構成では、毎回、データは絶対値が出力される。データを圧縮して送りたい場合には、絶対値よりも差分の方が圧縮できるので、差分出力が推奨されるが、こうしたデータ送信方法については本発明の範囲ではないため、データを送るための方法にもいくつかあることを記載するに留める。
【００３７】
加減算器（変換回路）３１の入力端子Ｄ０〜Ｄ１５には、カウンタ３０からのデジタル値が入力される。加減算器３１の入力端子Ｅ０〜Ｅ１５には、ラッチ回路３２から前回の画素信号が入力される。加減算器３１の加減算切替端子Ａｄｄ／Ｓｕｂには、極性判別信号ＰＯＬが入力される。加減算器３１は、極性判別信号ＰＯＬが正の場合には加算処理を行い、極性判別信号ＰＯＬが負の場合には減算処理を行う。従って、加減算器３１は、極性判別信号ＰＯＬに基づいて、前回の画素信号にカウンタ３０からのデジタル値を加算した値、或いは前回の画素信号からカウンタ３０からのデジタル値を減算した値を出力端子Ｑ０〜Ｑ１６から出力する。
【００３８】
加減算器３１からの出力は、ラッチ回路３２によってラッチされる。ラッチ回路３２のクロック端子にはＥＯＣ信号が入力されており、ラッチ回路３２は、デジタル変換が終了した時点、すなわちＥＯＣ信号の立上がりに同期してラッチ動作を行う。ラッチ回路３２によってラッチされたデジタル値は、Ａ／Ｄコンバータ２０のデジタル値として外部に出力されるとともに、加減算器３１に入力される。
【００３９】
こうして信号の差分のみをＡ／Ｄ変換しているため、変換速度を速めることができると期待されるが、Ａ／Ｄ変換に固体撮像装置１０全体の速度が律速されている場合、変換が終わったら次の画素の電荷転送による読み出しを行うことで、固体撮像装置１０の動作速度を向上することが可能になる。すなわち、Ａ／Ｄ変換が終了したことを示すＥＯＣ信号をＣＣＤ１３の電荷転送クロック、或いはＣＭＯＳイメージセンサの読み出しクロックとして使用する。これにより、Ａ／Ｄ変換が終了した直後に、次の画素の信号電圧が読み出さることになるため、固体撮像装置の読み出し速度が向上する。
【００４０】
図４は、Ａ／Ｄコンバータ２０の変換時間を説明する図である。図４（ａ）は、ライン状に並んだ画素１〜９の電荷量（信号電圧）を説明する図である。図４（ａ）は、自然の絵を例にしており、信号電圧が緩やかに変化している。図４（ｂ）は、画素ごとに０Ｖから変換を開始する従来のＡ／Ｄコンバータの変換時間を説明する図である。図４（ｃ）は、第１の実施形態に係るＡ／Ｄコンバータ２０の変換時間を説明する図である。
【００４１】
図４（ｂ）に示すように、従来方式では、０Ｖを基準にして変換を開始するため、全体的に変化時間が長くなっており、特に画素６では変換時間がより長くなっている。
【００４２】
一方、図４（ｃ）に示すように、第１の実施形態では、基準電圧Ｖrefを０．５Ｖに設定し、０．５Ｖから開始して今回の信号電圧と前回の信号電圧との差分をＡ／Ｄ変換している。図５は、横軸に変換時間をとって図４（ｃ）を書き直した図である。このように、第１の実施形態は、従来方式に比べて、変換時間を大幅に短くすることができる。
【００４３】
図６は、Ａ／Ｄコンバータ２０の変換時間の他の例を説明する図である。図６（ａ）は、ライン状に並んだ画素１〜９の電荷量（信号電圧）を説明する図である。図６（ａ）は、文字画像を例にしている。文字画像では、白が圧倒的に多く出現し、文字部分では黒が連続している。図６（ｂ）は、従来のＡ／Ｄコンバータの変換時間を説明する図である。図６（ｃ）は、第１の実施形態に係るＡ／Ｄコンバータ２０の変換時間を説明する図である。
【００４４】
図６（ｂ）に示すように、従来方式では、０Ｖを基準にして変換を開始するため、全体的に変化時間が長くなっており、特に白の画素では変換時間がより長くなっている。
【００４５】
一方、図６（ｃ）に示すように、第１の実施形態では、基準電圧Ｖrefを１Ｖに設定し、１Ｖから開始して今回の信号電圧と前回の信号電圧との差分をＡ／Ｄ変換している。画素２、３、５、６、８では、変換時間が０になっている。このように、第１の実施形態は、従来方式に比べて、変換時間を大幅に短くすることができる。
【００４６】
以上詳述したように第１の実施形態は、隣り合った画素同士の出力値が近いものになることが多いという自然の現象を利用しており、今回の画素出力と前回の画素出力との差分のみをカウンタ３０を用いてデジタル値に変換する。このために、まず、出発点を基準電圧Ｖrefとしてこの基準電圧Ｖrefから上昇する三角波と下降する三角波とを生成する。また、今回の画素出力と前回の画素出力との差分を算出し、この値に基準電圧Ｖrefを加算して三角波の出発点に近い値とする。そして、今回の画素出力が前回の画素出力より大きい場合には上昇する三角波、小さい場合には下降する三角波を用いて今回の画素出力との比較演算をするようにしている。
【００４７】
従って第１の実施形態によれば、今回の画素出力と前回の画素出力との差分のみをカウンタ３０によってデジタル変換すればよいため、Ａ／Ｄ変換時間を大幅に短くすることが可能となる。これにより、固体撮像装置１０の読み出し速度を向上することができる。
【００４８】
また、Ａ／Ｄ変換の終了を示すＥＯＣ信号をＣＣＤ１３の電荷転送クロックとして用いるようにしている。これにより、ＣＣＤ駆動速度を速くすることができるため、高速読み出しが可能な固体撮像装置１０を実現することができる。
【００４９】
なお、図１では、一次元の画素アレイを例示しているが、二次元の画素アレイは、図７のように構成される。画素アレイ部１１は、行方向（垂直方向）および列方向（水平方向）にマトリクス状に二次元配置された複数個のフォトダイオード１２と、アレイの垂直列ごとに配列されて各フォトダイオード１２から読み出された電荷を垂直転送する複数本の垂直転送レジスタ（垂直ＣＣＤレジスタ）と、複数本の垂直ＣＣＤレジスタの下端に配列されて複数本の垂直ＣＣＤレジスタからライン単位で電荷が転送される水平転送レジスタ（水平ＣＣＤレジスタ）とから構成されている。水平ＣＣＤレジスタは、複数本の垂直ＣＣＤレジスタから転送された１ライン分の電荷を順次水平転送する。また、垂直ＣＣＤレジスタ及び水平ＣＣＤレジスタは、ＥＯＣ信号を電荷転送クロックとして用いている。
【００５０】
このように、画素アレイ部１１は、一次元及び２次元のいずれの構成でもよく、さらに、画素としては、ＣＣＤイメージセンサに限らず、ＣＭＯＳイメージセンサを用いてもよい。以下の実施形態においても同様である。
【００５１】
（第２の実施形態）
第１の実施形態は、三角波を基準電圧Ｖrefから上昇あるいは下降する波形として比較することが特徴になっており、前回の値はアナログ的なサンプルホールド回路で行っている適用例であったが、第２の実施形態では、Ａ／Ｄコンバータ２０の出力がデジタル値であるため、前回の値をデジタル的に保持してＤ／Ａコンバータにかけることでデジタル値を介したアナログ値としてフィードバックする。そして、このフィードバックしたアナログ値を前回の画素信号電圧として用いるようにしている。第２の実施形態は、前回の値を保持する方法がデジタルであることと、比較対象となる三角波が前回の画素信号を出発点としていること以外は、第１の実施形態と同じである。
【００５２】
図８は、本発明の第２の実施形態に係るＡ／Ｄコンバータ２０の構成を示す回路図である。
【００５３】
Ａ／Ｄコンバータ２０は、ラッチ回路３２によってラッチされたデジタル値をアナログ値に変換するＤ／Ａコンバータ４０を備えている。Ｄ／Ａコンバータ４０からのアナログ出力Ｄ／Ａ_ＯＵＴは、コンパレータ２２、反転器２８、及び加算器４１に入力され、前回の画素信号電圧として使用される。
【００５４】
Ａ／Ｄコンバータ２０は、積分器２７、反転器２８、及び加算器４１から構成され、かつ三角波を生成する三角波生成回路を備えている。積分器２７は、定電流源２６からの電流を受けて基準三角波を生成する。図９（ａ）は、積分器２７の出力波形である。
【００５５】
反転器２８は、差動増幅器２８Ａ、及び４個の抵抗Ｒ１〜Ｒ４から構成されている。積分器２７の出力は、抵抗Ｒ１を介して、差動増幅器２８Ａの−入力端子に接続されている。差動増幅器２８Ａの出力と−入力端子との間には、抵抗Ｒ４を介して、フィードバックパスが接続されている。差動増幅器２８Ａの＋入力端子には、抵抗Ｒ２を介して、基準電圧Ｖrefが印加されている。また、差動増幅器２８Ａの＋入力端子には、抵抗Ｒ３を介して、アナログ値Ｄ／Ａ_ＯＵＴが印加されている。抵抗Ｒ１及びＲ４は同じ抵抗値であり、抵抗Ｒ２及びＲ３は同じ抵抗値である。図９（ｂ）は、反転器２８の出力波形である。反転器２８は、積分器２７からの基準三角波を反転して基準電圧Ｖref及びアナログ値Ｄ／Ａ_ＯＵＴを加算することによって、アナログ値Ｄ／Ａ_ＯＵＴから上昇する三角波を生成することができる。
【００５６】
加算器４１は、差動増幅器４１Ａ、及び４個の抵抗Ｒ５〜Ｒ８から構成されている。積分器２７の出力は、抵抗Ｒ６を介して、差動増幅器２８Ａの＋入力端子に接続されている。また、差動増幅器２８Ａの＋入力端子には、抵抗Ｒ７を介して、アナログ値Ｄ／Ａ_ＯＵＴが印加されている。差動増幅器２８Ａの−入力端子には、抵抗Ｒ５を介して、基準電圧Ｖrefが印加されている。差動増幅器２８Ａの出力と−入力端子との間には、抵抗Ｒ８を介して、フィードバックパスが接続されている。抵抗Ｒ５及びＲ８は同じ抵抗値であり、抵抗Ｒ６及びＲ７は同じ抵抗値である。図９（ｃ）は、加算器４１の出力波形である。加算器４１は、積分器２７からの基準三角波にアナログ値Ｄ／Ａ_ＯＵＴを加算し、この波形から基準電圧Ｖrefを減算することによって、アナログ値Ｄ／Ａ_ＯＵＴから下降する三角波を生成することができる。
【００５７】
なお、第１の実施形態と同様に、三角波がマイナス側に振れてしまうことを防止するため、生成した三角波に基準電圧Ｖrefを加算しているが、基準電圧Ｖrefが０Ｖであっても本発明の内容から逸脱するものではない。
【００５８】
反転器２８の出力は、スイッチ素子ＳＷ３を介して、コンパレータ２４の＋入力端子に接続されている。加算器４１の出力は、スイッチ素子ＳＷ４を介して、コンパレータ２４の＋入力端子に接続されている。
【００５９】
コンパレータ（判定回路）２２は、今回の信号電圧と、アナログ値Ｄ／Ａ_ＯＵＴ、すなわち前回の信号電圧とを比較する。コンパレータ２２の出力は、ラッチ回路４２の入力に接続されている。ラッチ回路４２のクロック端子には、ＥＯＣ信号が所定時間だけ遅延された信号が入力される。ラッチ回路４２は、この遅延信号の立上がりに同期して、コンパレータ２２の出力をラッチする。ラッチ回路４２の出力は、極性判別信号ＰＯＬとしてスイッチ素子ＳＷ３，ＳＷ４、及び加減算器（変換回路）３１に入力される。
【００６０】
コンパレータ２２の比較結果により、今回の信号電圧が前回の信号電圧より低い場合には、前回の値を出発点として下降する三角波を選択して今回の信号電圧と比較すればよく、今回の信号電圧が前回の信号電圧より高い場合には、前回の値を出発点として上昇する三角波を選択して今回の信号電圧と比較すればよい。これにより、０を出発点として上昇する三角波を用いて比較を行うよりも早いタイミングで比較結果が出ると期待される。
【００６１】
従って、今回の信号電圧が前回の信号電圧より低い場合には、三角波はアナログ値Ｄ／Ａ_ＯＵＴから下降する波形、今回の信号電圧が前回の信号電圧より低い場合には、三角波はアナログ値Ｄ／Ａ_ＯＵＴから上昇する波形を選択する。この選択動作は、コンパレータ２２からの極性判別信号ＰＯＬによってオン／オフが制御されるスイッチ素子ＳＷ３及びＳＷ４によって行われる。
【００６２】
図９（ｄ）は、スイッチ素子ＳＷ３及びＳＷ４によって制御された波形、すなわちコンパレータ２４の＋入力端子に入力される波形を説明する図である。今回が前回より高い場合、すなわち極性判別信号ＰＯＬが正の場合には、スイッチ素子ＳＷ３がオン、スイッチ素子ＳＷ４がオフする。これにより、アナログ値Ｄ／Ａ_ＯＵＴから上昇する波形が得られる。一方、今回が前回より低い場合、すなわち極性判別信号ＰＯＬが負の場合には、スイッチ素子ＳＷ４がオン、スイッチ素子ＳＷ３がオフする。これにより、アナログ値Ｄ／Ａ_ＯＵＴから下降する波形が得られる。
【００６３】
コンパレータ２４は、今回の信号電圧と、反転器２８及び加算器４１によって生成された三角波とを比較する。そして、コンパレータ２４は、上記２つの信号の電圧が一致した時刻を検出する。コンパレータ２４の出力は、エッジ検出回路２５に接続され、このエッジ検出回路２５によってＥＯＣ信号が生成される。
【００６４】
その後、カウンタ３０、加減算器３１、及びラッチ回路３２によって画素信号電圧のデジタル値が得られることは、第１の実施形態と同様である。
【００６５】
図１０（ａ）は、第２の実施形態に係るＡ／Ｄコンバータ２０の変換時間を説明する図である。なお、ライン状に並んだ画素１〜９の電荷量（信号電圧）は、図４（ａ）の例を用いている。第２の実施形態では、前回の信号電圧から比較を開始し、今回の信号電圧と前回の信号電圧との差分をＡ／Ｄ変換している。図１０（ｂ）は、横軸に変換時間をとって図１０（ａ）を書き直した図である。このように、第２の実施形態は、従来方式に比べて、変換時間を大幅に短くすることができる。
【００６６】
以上詳述したように第２の実施形態は、Ａ／Ｄコンバータ２０の出力であるＡ／Ｄ変換されたデジタル値をＤ／Ａ変換してアナログ値Ｄ／Ａ_ＯＵＴを生成し、このアナログ値Ｄ／Ａ_ＯＵＴを前回の信号電圧として用いる。また、アナログ値Ｄ／Ａ_ＯＵＴを出発点として上昇する三角波と下降する三角波とを生成する。今回の画素出力が前回の画素出力より大きい場合には上昇する三角波、小さい場合には下降する三角波を用いて今回の画素出力との比較演算をする。そして、今回の画素出力と前回の画素出力との差分のみをカウンタ３０を用いてデジタル値に変換するようにしている。
【００６７】
従って第２の実施形態によれば、今回の画素出力と前回の画素出力との差分のみをカウンタ３０によってデジタル変換すればよいため、Ａ／Ｄ変換時間をより短くすることが可能となる。これにより、固体撮像装置１０の読み出し速度を向上することができる。また、Ａ／Ｄ変換の終了を示すＥＯＣ信号をＣＣＤ１３の電荷転送クロックとして用いるのは、第１の実施形態と同じである。
【００６８】
（第３の実施形態）
第１の実施形態では、定電流源及び積分器などを用いて三角波を生成しているが、第３の実施形態では、基準電圧Ｖrefを初期値としてクロックをカウントするカウンタの出力をＤ／Ａ変換して三角波を生成するようにしている。
【００６９】
図１１は、本発明の第３の実施形態に係るＡ／Ｄコンバータ２０の構成を示す回路図である。第３の実施形態では、第１の実施形態で説明した基準電圧Ｖrefを出発点として上昇する三角波と下降する三角波とを、プリセッタブルカウンタ５０及びＤ／Ａコンバータ５１によって生成している。
【００７０】
プリセッタブルカウンタ５０の入力端子Ｄ０〜Ｄ１５には、基準電圧Ｖrefのデジタル値が入力される。プリセッタブルカウンタ５０のセット端子にはＥＯＣ信号が入力されており、プリセッタブルカウンタ５０は、ＥＯＣ信号の立下がりに同期して基準電圧Ｖrefのデジタル値を自身にプリセットする。プリセッタブルカウンタ５０のクロック端子には、発振器３３及び分周器３４によって生成されたクロックが入力される。プリセッタブルカウンタ５０のアップ／ダウン端子Ｕ／Ｄには、極性判別信号ＰＯＬが入力されている。プリセッタブルカウンタ５０は、極性判別信号ＰＯＬが正の場合はアップカウント、極性判別信号ＰＯＬが負の場合はダウンカウントを行う。プリセッタブルカウンタ５０の出力は、Ｄ／Ａコンバータ５１によってＤ／Ａ変換される。
【００７１】
このように構成されたプリセッタブルカウンタ５０及びＤ／Ａコンバータ５１によって、極性判別信号ＰＯＬが正の場合は基準電圧Ｖrefを出発点として上昇する三角波、極性判別信号ＰＯＬが負の場合は基準電圧Ｖrefを出発点として下降する三角波をアナログ値として生成することができる。
【００７２】
コンパレータ２４は、加減算器（演算回路）２１の出力と三角波（比較電圧）とを比較する。そして、コンパレータ２４は、上記２つの信号の電圧が一致した時刻を検出する。コンパレータ２４の検出結果に対してエッジ検出回路２５がエッジを検出することで、ＥＯＣ信号が生成される。
【００７３】
ラッチ回路３２は、ＥＯＣ信号の立上がりに同期して、プリセッタブルカウンタ５０の出力をラッチする。ラッチ回路３２にラッチされたデジタル値は、今回の画素信号電圧をデジタル変換した値になる。
【００７４】
以上詳述したように第３の実施形態は、出発点を基準電圧Ｖrefとしてクロックをアップカウントあるいはダウンカウントすることで、基準電圧Ｖrefから上昇あるいは下降する三角波を生成する。また、今回の画素出力と前回の画素出力との差分を算出し、この差分に基準電圧Ｖrefを加算して三角波の出発点に近い値とする。そして、今回の画素出力と一致した時点の三角波の電圧に対応するデジタル値を、今回の画素信号電圧をＡ／Ｄ変換した値として出力するようにしている。従って第３の実施形態においても、第１の実施形態と同じ効果を得ることができる。
【００７５】
（第４の実施形態）
第４の実施形態は、前回の画素信号を初期値としてクロックをカウントするカウンタの出力をＤ／Ａ変換して三角波を生成するようにしている。図１２は、本発明の第４の実施形態に係るＡ／Ｄコンバータ２０の構成を示す回路図である。
【００７６】
ラッチ回路３２によってラッチされたデジタル値が前回の画素信号としてプリセッタブルカウンタ５０にプリセットされる。プリセッタブルカウンタ５０は、前回の画素信号を出発点としてクロックをカウントする。
【００７７】
プリセッタブルカウンタ５０のカウントアップ或いはカウントダウンを極性判別信号ＰＯＬによって指定し、プリセッタブルカウンタ５０の出力をＤ／Ａコンバータ５１を用いてＤ／Ａ変換する。これにより、前回の画素信号電圧を出発点とし、コンパレータ（判定回路）２２によって判別した極性に応じて上昇あるいは下降する三角波を生成することができる。
【００７８】
以上詳述したように第４の実施形態は、出発点を前回の画素出力としてクロックをアップカウントあるいはダウンカウントすることで、前回の画素出力から上昇あるいは下降する三角波を生成する。また、今回の画素出力と前回の画素出力との差分をデジタル値として算出し、この差分を前回の画素出力のデジタル値に加算するようにしている。従って第４の実施形態においても、第１の実施形態と同じ効果を得ることができる。
【００７９】
なお、上記各実施形態では、固定撮像装置を想定したＡ／Ｄコンバータ２０について説明しているが、各実施形態のＡ／Ｄコンバータ２０は、固体撮像装置以外に適用することも可能である。具体的には、音声、圧力センサ、加速度センサ（エアバッグなど）、流量計などのアナログ出力をデジタル値に変換するＡ／Ｄコンバータとして各実施形態で示したＡ／Ｄコンバータ２０を用いることも可能である。
【００８０】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００８１】
１０…固体撮像装置、１１…画素アレイ部、１２…フォトダイオード、１３…ＣＣＤ、１４…キャパシタ、１５，２３Ａ…増幅器、１６…ＣＤＳ雑音除去回路、２０…Ａ／Ｄコンバータ、２１…加減算器、２２，２４…コンパレータ、２３…サンプルホールド回路、２５…エッジ検出回路、２５Ａ，２５Ｄ…抵抗、２５Ｂ，２５Ｅ…キャパシタ、２５Ｃ…インバータ回路、２５Ｆ，２５Ｇ…ＡＮＤ回路、２５Ｈ…ＯＲ回路、２６…定電流源、２７…積分器、２７Ａ，２８Ａ，４１Ａ…差動増幅器、２８…反転器、２９…ボルテージフォロワ、３０…カウンタ、３１…加減算器、３２，４２…ラッチ回路、３３…発振器、３４…分周器、４０，５１…Ｄ／Ａコンバータ、４１…加算器、５０…プリセッタブルカウンタ、Ｃ１，Ｃ２…キャパシタ、Ｒ１〜Ｒ８…抵抗、ＳＷ１〜ＳＷ５…スイッチ素子。
【図１】
2011066846.tif 000003
【図２】
2011066846.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2011066846.tif 000011
【図１０】
2011066846.tif 000012
【図１１】
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【図１２】
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