(57)【要約】      （修正有）【課題】メモリセルへの書き込み時にディスターブ現象が生じないＥＥＰＲＯＭ(登録商標)装置を提供する。【解決手段】複数のメモリセルＦＥＴと、前記メモリセルＦＥＴのソース・ドレイン間に電位差を与えるための個別ソース線とビット線と、前記メモリセルＦＥＴのゲートに接続されているゲート線と、前記ゲート線に書込み・消去電位を供給するバイトセレクト線と、を含む装置であって、個別ソース線と共通ソース線との間をその制御端子を介して供給される制御信号に応じて選択的に接続するオンオフスイッチ素子を含むＥＥＰＲＯＭ(登録商標)装置。【選択図】図１
2011003247.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルＦＥＴと、前記メモリセルＦＥＴのソース・ドレイン間に電位差を与えるための個別ソース線とビット線と、前記メモリセルＦＥＴのゲートに接続されているゲート線と、前記ゲート線に書込み・消去電位を供給するバイトセレクト線と、を含むＥＥＰＲＯＭ装置であって、
前記個別ソース線と共通ソース線との間をその制御端子を介して供給される制御信号に応じて選択的に接続するオンオフスイッチ素子を含むことを特徴とするＥＥＰＲＯＭ装置。
【請求項２】
前記オンオフスイッチ素子は前記制御端子としてのゲートを有するＦＥＴ素子であり、
前記ＦＥＴ素子のドレインが前記個別ソース線に接続され且つソースが前記共通ソース線に接続されていることを特徴とする請求項１に記載のＥＥＰＲＯＭ装置。
【請求項３】
前記ＦＥＴ素子のゲートは、前記ゲート線に接続されていることを特徴とする請求項２に記載のＥＥＰＲＯＭ装置。
【請求項４】
前記ＦＥＴ素子のゲートに接続されている電源供給線を更に含むことを特徴とする請求項２に記載のＥＥＰＲＯＭ装置。
【請求項５】
各々が複数のメモリセルＦＥＴを含み且つマトリクス状に配列された複数のメモリセルブロックと、前記メモリセルブロックの各々の個別ソース線にソース電位を供給する供給ソース線と、を含むＥＥＰＲＯＭ装置であって、
前記個別ソース線と前記供給ソース線との間をその制御端子を介して供給される制御信号に応じて選択的に接続するオンオフスイッチ素子を含むことを特徴とするＥＥＰＲＯＭ装置。
【請求項６】
前記オンオフスイッチ素子は前記制御端子としてのゲートを有するＦＥＴ素子であり、
前記ＦＥＴ素子のドレインが前記個別ソース線に接続され且つソースが前記共通ソース線に接続されていることを特徴とする請求項５に記載のＥＥＰＲＯＭ装置。
【請求項７】
前記ＦＥＴ素子のゲートは、前記ゲート線に接続されていることを特徴とする請求項６に記載のＥＥＰＲＯＭ装置。
【請求項８】
前記ＦＥＴ素子のゲートに接続されている電源供給線を更に含むことを特徴とする請求項６に記載のＥＥＰＲＯＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリセルがマトリクス状に配置されてなるＥＥＰＲＯＭ装置に関する。
【背景技術】
【０００２】
不揮発性の半導体メモリとして例えば電気的にデータの書込み及び消去が可能なＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）装置が知られている。ＥＥＰＲＯＭ装置では、各々が制御ゲートと浮遊ゲートとを有する複数のメモリセルが行及び列からなるマトリクス状に配置されている。一般に、行毎にワード線が設けられており、各ワード線はそれぞれ対応する行に配置されているメモリセルの各々の制御ゲートに接続されている。また、列毎にビット線が設けられており、各ビット線はそれぞれ対応する列に配置されているメモリセルの各々のドレインに接続されている。更に、メモリブロック毎にソース線が設けられており、各ソース線はそれぞれ対応するメモリブロックに含まれる複数のメモリセルの各々のソースに接続されている。これらワード線、ビット線及びソース線へ電圧を適宜印加することにより、少なくとも１つのメモリセルを選択してデータの書込み及び消去がなされる。例えば特許文献１及び２に、このような不揮発性半導体記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１８４８７８号公報
【特許文献２】特開平４−１２３４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ＥＥＰＲＯＭ装置の制御を容易に行うために、各ソース線へ共通の電圧を供給するための共通ソース線が設けられる場合がある。あるメモリセルへデータ書込みをする場合すなわちそのメモリセルに蓄積されている電子を引き抜く場合には、共通ソース線をいわゆるフローティング状態（浮き状態）にする。メモリセルから電子を引き抜いた場合、そのメモリセルの閾値電圧が低下し、そのメモリセルはオン状態になる。このとき、電子を引き抜くためにメモリセルのドレインに印加されている高電位によって、ソース側の電位が引き上げられ、その結果、共通ソース線の電位も上昇する。つまり、本来、フローティング状態であるべき共通ソース線の電位が高電位となり、共通ソース線に接続されている本来メモリセルの閾値電圧を高い状態に保つべきメモリセルのソース電位も上昇する。すると、そのメモリセルのソース・基板間接合に空乏層が発生し、その空乏層がドレイン領域に達するとドレイン領域の電位が上昇する。その結果、メモリセルのトンネルウィンドウ領域を介してフローティングゲート電極から電子が引き抜かれ、メモリセルの閾値電圧が低下し、メモリセルがオン状態となることにより、本来書き込み対象でないメモリセルに書き込みがなされるいわゆるディスターブ現象が生じるという問題があった。
【０００５】
本発明は上記した如き問題点に鑑みてなされたものであって、メモリセルへの書き込み時にディスターブ現象が生じないＥＥＰＲＯＭ装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明によるＥＥＰＲＯＭ装置は、複数のメモリセルＦＥＴと、前記メモリセルＦＥＴのソース・ドレイン間に電位差を与えるための個別ソース線とビット線と、前記メモリセルＦＥＴのゲートに接続されているゲート線と、前記ゲート線に書込み・消去電位を供給するバイトセレクト線と、を含むＥＥＰＲＯＭ装置であって、前記個別ソース線と共通ソース線との間をその制御端子を介して供給される制御信号に応じて選択的に接続するオンオフスイッチ素子を含むことを特徴とする。
【０００７】
また、本発明によるＥＥＰＲＯＭ装置は、各々が複数のメモリセルＦＥＴを含み且つマトリクス状に配列された複数のメモリセルブロックと、前記メモリセルブロックの各々の個別ソース線にソース電位を供給する供給ソース線と、を含むＥＥＰＲＯＭ装置であって、前記個別ソース線と前記供給ソース線との間をその制御端子を介して供給される制御信号に応じて選択的に接続するオンオフスイッチ素子を含むことを特徴とする。
【発明の効果】
【０００８】
本発明によるＥＥＰＲＯＭ装置によれば、メモリセルへの書き込み時にディスターブ現象が生じないようにすることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施例によるＥＥＰＲＯＭ装置を表す回路図である。
【図２】ＥＥＰＲＯＭ装置を表すブロック図である。
【図３】ＥＥＰＲＯＭ装置のレイアウトの一例を表すレイアウト図である。
【図４】データ消去時における電位設定の一例を示す表である。
【図５】データ書き込み時における電位設定の一例を示す表である。
【図６】第２の実施例によるＥＥＰＲＯＭ装置を表す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図１は本実施例によるＥＥＰＲＯＭ装置１００を表す回路図である。ＥＥＰＲＯＭ装置１００は、例えば電気的にデータの書込み及び消去が可能なＥＥＰＲＯＭなどの半導体メモリである。ＥＥＰＲＯＭ装置１００においては、例えばシリコンなどの半導体基板（図示せず）の表面にメモリセルＭ１１〜Ｍ２３が行方向及び列方向からなるマトリクス状に形成されている。なお、図１は、ＥＥＰＲＯＭ装置１００を構成する複数のメモリセルブロック１つのメモリセルブロックのみを表した図である。
【００１１】
メモリセルＭ１１〜Ｍ２３の各々は、フローティングゲート（以下、浮遊ゲートと称する）と、制御ゲートとを備えたいわゆる不揮発性メモリセルＦＥＴ（電界効果トランジスタ）素子である。メモリセルＭ１１〜Ｍ２３の各々のドレインには、ＦＥＴ素子であるスイッチ素子Ｓ１１〜Ｓ２３がそれぞれ対となって接続されている。例えばメモリセルＭ１１のドレインには、スイッチ素子Ｓ１１のソースが接続されている。
【００１２】
スイッチ素子Ｓ１１〜Ｓ１３の各々のゲートは、行方向に伸長しているワード線１１に接続されている。ワード線１１に高電位Ｖｐｐ（以下、単にＶｐｐと称する）が印加された場合にスイッチ素子Ｓ１１〜Ｓ１３の各々がオン状態になる。また、スイッチ素子Ｓ２１〜Ｓ２３の各々のゲートは、行方向に伸長しているワード線１２に接続されている。ワード線１２にＶｐｐが印加された場合にスイッチ素子Ｓ２１〜Ｓ２３の各々がオン状態になる。
【００１３】
スイッチ素子Ｓ１１及びＳ２１の各々のドレインは列方向に伸長しているビット線２１に、スイッチ素子Ｓ１２及びＳ２２の各々のドレインは列方向に伸長しているビット線２２に、スイッチ素子Ｓ１３及びＳ２３の各々のドレインは列方向に伸長しているビット線２３に、それぞれ接続されている。例えばワード線１１にＶｐｐが印加され、スイッチ素子Ｓ１１がオン状態になった場合には、ビット線２１に印加されている電位がメモリセルＭ１１のドレインに印加される。
【００１４】
メモリセルＭ１１〜Ｍ１３の各々のゲートには、行方向に伸長しているゲート線３１が接続され、メモリセルＭ２１〜Ｍ２３の各々のゲートには、行方向に伸長しているゲート線３２が接続されている。ゲート線３１はＦＥＴ素子であるバイトセレクト素子３３を介してバイトセレクト線３５に接続されている。ゲート線３２はＦＥＴ素子であるバイトセレクト素子３４を介してバイトセレクト線３５に接続されている。
【００１５】
バイトセレクト素子３３のゲートはワード線１１に接続されており、ワード線１１にＶｐｐが印加された場合にはバイトセレクト素子３３がオン状態となる。バイトセレクト素子３４のゲートはワード線１２に接続されており、ワード線１２にＶｐｐが印加された場合にはバイトセレクト素子３４がオン状態となる。バイトセレクト素子３３又は３４がオン状態となった場合には、バイトセレクト線３５に印加されている書込み又は消去のための電位がメモリセルＭ１１〜Ｍ２３の各々のゲートに印加され、メモリセルＭ１１〜Ｍ２３の各々はオン状態となる。
【００１６】
メモリセルＭ１１〜Ｍ１３とメモリセルＭ２１〜Ｍ２３とは、互いに隣接する行に配列され、また、互いに対向するように配列されている。メモリセルＭ１１〜Ｍ２３の各々のソースは個別ソース線（以下、単にソース線と称する）４０に接続されている。ソース線４０は、オンオフスイッチ素子（以下、切替素子４１と称する）を介して共通ソース線４２に接続されている。詳細には、ＦＥＴ素子である切替素子４１のドレインがソース線４０の一端に接続されており、ソースが共通ソース線４２に接続されており、また、オンオフ切り替えの制御端子としてのゲートはバイトセレクト素子３３及びバイトセレクト素子３４を介してバイトセレクト線３５に接続されている。
【００１７】
共通ソース線４２の一端は、共通ソース線制御素子４３を介して接地されている。詳細には、ＦＥＴ素子である共通ソース線制御素子４３のソースがＧＮＤ電位（接地電位。以下、単にＧＮＤと称する）に接続されており、ドレインが共通ソース線４２の一端に接続されており、また、ゲートは行方向に伸長している共通ソース線制御線４４（以下、単にソース制御線４４と称する）に接続されている。
【００１８】
データ消去時すなわちメモリセルＭ１１〜Ｍ２３の各々の浮遊ゲートに電子を注入する場合には、切替素子４１をオンオフするための制御信号でもあるＶｐｐをバイトセレクト線３５に印加すると共に、ソース制御線４４には高電位Ｖｃｃ（Ｖｐｐよりも低い電位。以下、単にＶｃｃと称する。）を印加して共通ソース線制御素子４３をオン状態とする。併せて、ワード線１１又は１２にＶｐｐを印加してバイトセレクト素子３３又は３４をオン状態とすることによって切替素子４１のゲートにＶｐｐが印加されて切替素子４１がオン状態となるので、ＧＮＤが共通ソース線４２及び切替素子４１を介してソース線４０に印加される。
【００１９】
データ書き込み時すなわちメモリセルＭ１１〜Ｍ２３のうちの少なくとも１の浮遊ゲートからドレインを介して電子を抜き取る場合には、バイトセレクト線３５にＧＮＤを印加すると共に、ソース制御線４４にもＧＮＤを印加して共通ソース線制御素子４３をオフ状態とする。併せて、データ書き込み対象のメモリセルに対応するワード線（１１又は１２）にＶｐｐを印加してバイトセレクト素子（３３又は３４）をオン状態とすることによって切替素子４１のゲートにＧＮＤが印加されて切替素子４１がオフ状態となるので、ソース線４０と共通ソース線４２との間の導通が遮断される。なお、ソース線４０の電位はフローティング（浮遊）となる。
【００２０】
このように、データ消去時には切替素子４１をオン状態としてＧＮＤをソース線４０に印加する。データ書き込み時には切替素子４１をオフ状態としてソース線４０と共通ソース線４２との間の導通を遮断する。データ書き込み時には書き込み対象のメモリセルのドレインにビット線（２１〜２３のいずれか）を介してＶｐｐを印加するが、その電位がソース側の電位も引き上げてしまう現象が生じ得る。この場合、そのソースが接続されているソース線４０の電位も上昇する。しかしながら、本実施例によればデータ書き込み時には切替素子４１をオフ状態としてソース線４０と共通ソース線４２との間の導通を遮断しているので、ソース線４０の電位が上昇しても共通ソース線４２の電位には影響が及ばない。
【００２１】
共通ソース線４２は、ＥＥＰＲＯＭ装置１００であるメモリ全体又はある程度の大きさのメモリブロック単位での共通線であるので寄生容量が大きく電位が上昇し易い。また、通常、共通ソース線４２には図１に示されるソース線４０と同様の図示せぬ複数のソース線が接続されており、共通ソース線４２の電位の上昇の影響が例えばメモリ全体などの広範囲に及ぶ。すなわち、従来技術の場合、共通ソース線４２の電位の上昇が図示せぬソース線に及びそのソース線に接続されている本来書き込み対象ではないメモリセルのソース電位までもが上昇してそのメモリセルに書き込みがなされるいわゆるディスターブ現象が生じ得る。一方、本実施例によれば上記した如くデータ書き込み時には切替素子４１をオフ状態としてソース線４０と共通ソース線４２との間の導通を遮断して、ソース線４０の電位の上昇の影響を共通ソース線４２に及ぼさないようにしたのでこのようなディスターブ現象の発生を防ぐことができる。
【００２２】
図２はＥＥＰＲＯＭ装置１００を表すブロック図である。ＥＥＰＲＯＭ装置１００は、マトリクス状に配列されたメモリセルブロックＢ１１〜Ｂｎｍ（ｎ、ｍは正整数）と、列毎のメモリセルブロックに共通の共通ソース線４２−１〜４２−ｍとを含み、メモリセルブロックＢ１１〜Ｂｎｍの各々のソース線４０は、それぞれ対応する列の共通ソース線（４２−１〜４２−ｍ）に切替素子（オンオフスイッチ素子）４１を介して接続されている。例えばメモリセルブロックＢ１１は、図１に示される如き構成であり、この場合、図１に示される共通ソース線４２は図２に示される共通ソース線４２−１に対応する。切替素子４１はＦＥＴ素子であり、そのゲートはバイトセレクト線３５に接続されている。切替素子４１はバイトセレクト線３５に印加された電位に応じてオンオフする。なお、必要に応じてメモリセルブロックＢ１１〜Ｂｎｍのうちの少なくとも１つについて切替素子（オンオフスイッチ素子）４１を介さずにソース線４０と共通ソース線４２とを接続するようにしても良い。
【００２３】
上記した如く本実施例においては、データ書き込み時には切替素子４１をオフ状態としてソース線４０と共通ソース線４２との間の導通を遮断するようにした。これにより、メモリセルブロックＢ１１〜Ｂｎｍのうちの、消去対象のメモリセルを含むメモリブロックのソース線４０の電位が上昇したとしても、他のメモリブロックに含まれるメモリセルには電位上昇の影響は及ばない。
【００２４】
図３は本実施例によるＥＥＰＲＯＭ装置１００のレイアウトの一例を表すレイアウト図である。なお、図３は、１つのメモリブロックの一部を表したものであり、また、ビット線２１〜２３、共通ソース線制御素子４３、ソース制御線４４は図示していない。メモリセルＭ１１〜Ｍ２３のいずれにデータ書き込みをしても共通ソース線４２に影響が及ばないようにするという観点からは、図１及び図３に示されるように、行方向のレイアウト上、共通ソース線４２に最も近い位置に配置されているメモリセルＭ１１及びＭ２１と共通ソース線４２との間に切替素子４１を形成するのが望ましい。また、上記したような効果を奏するためには、図１及び図３に示されるように、２行毎に１つの切替素子（１つのＦＥＴ素子）を設けるのみで良いので回路規模を増加させることもない。
【００２５】
図４は、データ消去時における電位設定の一例を示す表である。以下、図1及び３を参照しつつ、メモリセルＭ１１〜Ｍ１３のデータを消去する時の電位設定の一例を示す。表中における記号「ＧＮＤ」はＧＮＤ（接地）電位、「Ｖｐｐ」は高電位Ｖｐｐ、「Ｖｃｃ」は高電位Ｖｃｃ、「ＦＬ」はフローティング状態をそれぞれ表す。
【００２６】
ビットライン２１〜２３の各々にはＧＮＤを印加する。バイトセレクト線３５にはＶｐｐを印加する。また、ソース制御線４４にはＶｃｃを印加する。そして、ワード線１１にＶｐｐを印加してバイトセレクト素子３３及びスイッチ素子Ｓ１１〜Ｓ１３の各々をオン状態とする。これにより、ビットライン２１〜２３の各々に印加されたＧＮＤがスイッチ素子Ｓ１１〜Ｓ１３を介してメモリセルＭ１１〜Ｍ１３の各々のドレインに印加される。また、バイトセレクト線３５に印加されたＶｐｐがバイトセレクト素子３３を介してＦＥＴ素子である切替素子４１のゲートに印加され、切替素子４１がオン状態となり、ソース線４０と共通ソース線４２とが電気的に接続される。
【００２７】
更に、ソース制御線４４に印加されたＶｃｃによってオン状態となった共通ソース線制御素子４３及び同じくオン状態となった切替素子４１を介してＧＮＤがソース線４０に印加され、そのＧＮＤがメモリセルＭ１１〜Ｍ１３の各々のソースに印加される。また、バイトセレクト線３５に印加されたＶｐｐがバイトセレクト素子３３を介してメモリセルＭ１１〜Ｍ１３の各々の制御ゲートに印加される。このように、データ消去時には、メモリセルＭ１１〜Ｍ１３の各々のドレイン及びソース（つまり基板側）にはＧＮＤが印加され、制御ゲートにはＶｐｐが印加される。これによって、メモリセルＭ１１〜Ｍ１３の各々の浮遊ゲートに電子が注入され、データ消去がなされる。
【００２８】
なお、このとき、バイトセレクト線３５に印加されたＶｐｐがメモリセルＭ２１〜Ｍ２３の各々の制御ゲートにも印加されるが、メモリセルＭ２１〜Ｍ２３と対になっているスイッチ素子Ｓ１１〜Ｓ２３の各々のゲートにはワード線１２に印加されているＧＮＤが印加されておりこれらはオフ状態となっている。それ故、メモリセルＭ２１〜Ｍ２３の各々のドレインはフローティング状態となっており、これらのトンネル酸化膜（図示せず）にはＶｐｐが印加されないので、メモリセルＭ２１〜Ｍ２３についてはデータ消去されない。
【００２９】
図５は、データ書き込み時における電位設定の一例を示す表である。以下、図1及び４を参照しつつ、メモリセルＭ１２へのデータ書き込み時の電位設定の一例を示す。表中の記号の意味は図４と同様である。
【００３０】
ビットライン２２にはＶｐｐを印加し、ビットライン２１及び２３の各々についてはフローティング状態とする。バイトセレクト線３５にはＧＮＤを印加する。また、ソース制御線４４にはＧＮＤを印加する。そして、ワード線１１にＶｐｐを印加してバイトセレクト素子３３及びスイッチ素子Ｓ１１〜Ｓ１３の各々をオン状態とする。これにより、ビットライン２２に印加されたＶｐｐがスイッチ素子Ｓ１２を介してメモリセルＭ１２のドレインに印加される。メモリセルＭ１１及びＭ１３の各々のドレインはフローティング状態となる。また、バイトセレクト線３５に印加されたＧＮＤがバイトセレクト素子３３を介してＦＥＴ素子である切替素子４１のゲートに印加され、切替素子４１がオフ状態となる。
【００３１】
切替素子４１がオフ状態となっているので、ソース線４０と共通ソース線４２とは電気的に接続されていない状態になる。当該遮断により、ソース線４０はフローティング状態となり、メモリセルＭ１１〜Ｍ１３の各々のソースもフローティング状態となる。また、ワード線１１に印加されたＶｐｐがバイトセレクト素子３３を介してメモリセルＭ１１〜Ｍ１３の各々の制御ゲートに印加される。このように、データ書き込み時には、メモリセルＭ１１〜Ｍ１３の各々の制御ゲートがフローティング状態になると共に、メモリセルＭ１２のみのドレインにＶｐｐが印加される。これによって、メモリセルＭ１２のみの浮遊ゲートから電子がドレインを介して抜き取られ、メモリセルＭ１２のみにデータ書き込みがなされる。
【００３２】
このとき、メモリセル１２のドレインに印加されているＶｐｐがソース側に作用し、ソース線４０の電位も引き上げてしまう現象が生じ得る。しかしながら、上記したようにデータ書き込み時には切替素子４１をオフ状態としてソース線４０と共通ソース線４２との間の導通を遮断しているので、ソース線４０の電位が上昇しても共通ソース線４２の電位には影響が及ばない。したがって例えソース線４０の電位が上昇したとしても、共通ソース線４２に接続されている図示せぬソース線に接続されている本来書き込み対象ではないメモリセルのソース電位までもが上昇してそのメモリセルに書き込みがなされるいわゆるディスターブ現象の発生を防ぐことができる。
【００３３】
なお、このとき、バイトセレクト線３５に印加されたＧＮＤがメモリセルＭ２１〜Ｍ２３の各々の制御ゲートにも印加されるが、メモリセルＭ２１〜Ｍ２３と対になっているスイッチ素子Ｓ１１〜Ｓ２３の各々のゲートにはワード線１２に印加されているＧＮＤが印加されておりこれらはオフ状態となっている。それ故、メモリセルＭ２１〜Ｍ２３の各々のドレインはフローティング状態となっており、メモリセルＭ２１〜Ｍ２３についてはデータ書き込みされない。
【００３４】
上記したように本実施例によるＥＥＰＲＯＭ装置によれば、互いに隣接する行に配列されているメモリセルの各々のソースが接続されているソース線を備え、そのソース線がＦＥＴ素子である切替素子を介して共通ソース線に接続されている。あるメモリセルへのデータ書き込みの際には、そのメモリセルが接続されているソース線に対応する切替素素子をオフ状態とすることによって当該ソース線と共通ソース線との間の導通を遮断する。これにより、例え書き込み処理によって当該ソース線の電位が上昇したとしても、その影響は共通ソース線には及ばない。それ故、共通ソース線に接続されている他のソース線にソースが接続されている本来書き込み対象ではないメモリセルにまでデータ書き込みをしてしまういわゆるディスターブ現象の発生を防ぐことができる。また、上記したような効果を奏するためには、２行毎に１つの切替素子（ＦＥＴ素子）を設けるのみで良いので回路規模を増加させることもない。
＜第２の実施例＞
図６は本実施例によるＥＥＰＲＯＭ装置２００を表す回路図である。第１の実施例におけるＥＥＰＲＯＭ装置１００は、ワード線１１又は１２の少なくともいずれか１つにＶｐｐが印加された場合に、バイトセレクト線３５に印加されている電位がメモリセルＭ１１〜Ｍ２３の全てのゲートに印加されるような構成となっているが、第２の実施例におけるＥＥＰＲＯＭ装置２００は、メモリセルＭ１１〜Ｍ１３の各々のゲートとメモリセルＭ２１〜Ｍ２３の各々のゲートとが電気的に独立した構成となっている点が異なる。以下、第１の実施例と異なる部分について主に説明する。
【００３５】
ＥＥＰＲＯＭ装置２００は、バイトソース素子３６及び３７と、電源供給線３８とを更に含む。ＦＥＴ素子であるバイトソース素子３６のドレインは電源供給線３８に接続されており、ソースはＦＥＴ素子である切替素子４１の制御端子としてのゲートに接続されており、ゲートはゲート線３１に接続されている。また、ＦＥＴ素子であるバイトソース素子３７のドレインは電源供給線３８に接続されており、ソースはＦＥＴ素子である切替素子４１のゲートに接続されており、ゲートはゲート線３２に接続されている。電源供給線３８には高電位Ｖｃｃが印加されている。Ｖｃｃは、メモリセルＭ１１〜Ｍ２３に印加するＶｐｐに比較して低い電位である。
【００３６】
ゲート線３１の一端はバイトセレクト素子３３を介してバイトセレクト線３５に接続されており、他端はＦＥＴ素子であるバイトソース素子３６のゲートに接続されている。また、ゲート線３２の一端はバイトセレクト素子３４を介してバイトセレクト線３５に接続されており、他端はＦＥＴ素子であるバイトソース素子３７のゲートに接続されている。ゲート線３１には第１の実施例と同様にメモリセルＭ１１〜Ｍ１３の各々のゲートが接続されており、ゲート線３２にはメモリセルＭ２１〜Ｍ２３の各々のゲートが接続されている。
【００３７】
以下、メモリセルＭ１１〜Ｍ１３のデータを消去する場合の動作について説明する。ビットライン２１〜２３の各々にはＧＮＤを印加する。バイトセレクト線３５にはＶｐｐを印加する。また、ソース制御線４４にはＶｃｃを印加する。そして、ワード線１１に切替素子４１をオンオフをするための制御信号でもあるＶｐｐを印加してバイトセレクト素子３３及びスイッチ素子Ｓ１１〜Ｓ１３の各々をオン状態とする。ゲート線３１とゲート線３２とは互いに接続されておらず、また、ワード線１２にはＧＮＤが印加されているので、バイトセレクト素子３４及びスイッチ素子Ｓ２１〜Ｓ２３の各々についてはオフ状態となっている。
【００３８】
ビットライン２１〜２３の各々に印加されたＧＮＤがスイッチ素子Ｓ１１〜Ｓ１３を介してメモリセルＭ１１〜Ｍ１３の各々のドレインに印加される。また、バイトセレクト線３５に印加されたＶｐｐがバイトセレクト素子３３を介してＦＥＴ素子であるバイトソース素子３６のゲートに印加される。バイトソース素子３６はオン状態となるので、電源供給線３８に印加されているＶｃｃはＦＥＴ素子である切替素子４１のゲートに印加され、切替素子４１はオン状態となる。これにより、ソース線４０と共通ソース線４２とが電気的に接続される。
【００３９】
更に、ソース制御線４４に印加されたＶｃｃによってオン状態となった共通ソース線制御素子４３及び同じくオン状態となった切替素子４１を介してＧＮＤがソース線４０に印加され、そのＧＮＤがメモリセルＭ１１〜Ｍ１３の各々のソースに印加される。また、バイトセレクト線３５に印加されたＶｐｐがバイトセレクト素子３３を介してメモリセルＭ１１〜Ｍ１３の各々の制御ゲートに印加される。このように、データ消去時には、メモリセルＭ１１〜Ｍ１３の各々のドレイン及びソース（つまり基板側）にはＧＮＤが印加され、制御ゲートにはＶｐｐが印加される。これによって、メモリセルＭ１１〜Ｍ１３の各々の浮遊ゲートに電子が注入され、データ消去がなされる。
【００４０】
以下、メモリセルＭ１２にデータ書き込みする場合の動作について説明する。ビットライン２２にはＶｐｐを印加し、ビットライン２１及び２３の各々についてはフローティング状態とする。バイトセレクト線３５にはＧＮＤを印加する。また、ソース制御線４４にはＧＮＤを印加する。電源供給線３８にはＶｃｃが印加されている。そして、ワード線１１にＶｐｐを印加してバイトセレクト素子３３及びスイッチ素子Ｓ１１〜Ｓ１３の各々をオン状態とする。ゲート線３１とゲート線３２とは互いに接続されておらず、また、ワード線１２にはＧＮＤが印加されているので、バイトセレクト素子３４及びスイッチ素子Ｓ２１〜Ｓ２３の各々についてはオフ状態となっている。
【００４１】
ビットライン２２に印加されたＶｐｐがスイッチ素子Ｓ１２を介してメモリセルＭ１２のドレインに印加される。メモリセルＭ１１及びＭ１３の各々のドレインはフローティング状態となる。また、バイトセレクト線３５に印加されたＧＮＤがバイトセレクト素子３３を介してＦＥＴ素子であるバイトソース素子３６のゲートに印加される。バイトソース素子３６はオフ状態となるので、電源供給線３８に印加されているＶｃｃはＦＥＴ素子である切替素子４１のゲートに印加されず、切替素子４１もオフ状態となる。これにより、ソース線４０と共通ソース線４２との間が電気的に接続されていない状態となり、例えソース線４０の電位が上昇したとしてもその影響は共通ソース線４２には及ばない。つまり、第１の実施例と同様にディスターブが生じない。
【００４２】
上記したように本実施例によるＥＥＰＲＯＭ装置２００においては、第１の実施例と同様にディスターブ現象を生じさせないという効果を奏するのに加えて、互いに隣接するメモリセルの各々のゲート同士を電気的に独立した構成としたことから、データの消去及び書き込み処理をより安定動作させることができる。
【００４３】
また、ＦＥＴ素子である切替素子のゲートに電源供給するための電源供給線を設けたので、電源供給線から切替素子のゲートに固有の高電位を印加することができる。この固有の高電位を、メモリセルへ印加するための高電位に比較して低い電位とすることにより、切替素子としてゲート酸化膜が薄く、駆動能力の高いＬＶトランジスタ素子を用いることができるので、メモリセル電流の減少を最小限に抑えることができるという効果も奏することができる。
【符号の説明】
【００４４】
１００、２００  ＥＥＰＲＯＭ装置
Ｍ１１〜Ｍ２３  メモリセル
Ｓ１１〜Ｓ２３  スイッチ素子
１１、１２  ワード線
２１〜２３  ビット線
３１、３２  ゲート線
３３、３４  バイトセレクト素子
３５  バイトセレクト線
３６、３７  バイトソース素子
３８  電源供給線
４０  ソース線（個別ソース線）
４１  切替素子（オンオフスイッチ素子）
４２  共通ソース線
４３  共通ソース線制御素子
４４  共通ソース線制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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