(57)【要約】【課題】従来に比べてテスト品質が低下しないこと。【解決手段】本発明のメモリテスト回路では、テスト範囲を拡大するために、ダイレクトメモリＢＩＳＴモードとリダンダンシメモリＢＩＳＴモードとの２つのテスト経路を実現している。これにより、本発明の実施形態によるメモリテスト回路によれば、ダイレクトメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部と冗長部との全てのビットを対象としたメモリＢＩＳＴを実行し、リダンダンシメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部のビットのビットのみを対象としたメモリＢＩＳＴを実行することができる。このように、本発明のメモリテスト回路によれば、実アレイ部と冗長部とを区別してテストを行うことができる。【選択図】図３
2011034642.tif 000002
【特許請求の範囲】
【請求項１】
実アレイ部と冗長部とを有するテスト対象メモリをテストするメモリテスト回路であって、
リダンダンシメモリＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）モードにおいて、前記実アレイ部及び前記冗長部に対するデータを表すテストデータのうちの、前記冗長部に対するデータを除くテストデータを入力選択データとして出力する入力データセレクタと、
ダイレクトメモリＢＩＳＴモードにおいて、前記テストデータを出力テストデータとして前記テスト対象メモリに出力し、前記リダンダンシメモリＢＩＳＴモードにおいて、前記入力選択データと、リダンダンシコードを表す出力リダンダンシコードとに基づいて、前記入力選択データに冗長ビット分を加えたデータを前記出力テストデータとして前記テスト対象メモリに出力する入力データ切り替え回路と、
前記リダンダンシメモリＢＩＳＴモードにおいて、前記テスト対象メモリからの読出データと、前記出力リダンダンシコードとに基づいて、前記読出データから前記冗長ビット分を除いたデータを出力選択データとして出力する出力データ切り替え回路と、
前記ダイレクトメモリＢＩＳＴモードにおいて、前記読出データが表す値と照合用期待値とを照合し、それらの照合の結果をテスト結果として出力し、前記リダンダンシメモリＢＩＳＴモードにおいて、前記出力選択データが表す値と、前記照合用期待値のうちの、前記実アレイ部に対する期待値とを照合し、それらの照合の結果を前記テスト結果として出力するメモリＢＩＳＴコンパレータと
を具備するメモリテスト回路。
【請求項２】
前記入力データ切り替え回路は、
前記リダンダンシメモリＢＩＳＴモードにおいて、前記入力選択データと前記出力リダンダンシコードとに基づいて、前記入力選択データに前記冗長ビット分を加えたリダンダンシ入力データを出力するリダン入力データ切り替え回路と、
ダイレクトメモリＢＩＳＴモードにおいて、前記テストデータを前記出力テストデータとして前記テスト対象メモリに出力し、前記リダンダンシメモリＢＩＳＴモードにおいて、前記リダンダンシ入力データを前記出力テストデータとして前記テスト対象メモリに出力するリダンダイレクトデータセレクタと
を具備する請求項１に記載のメモリテスト回路。
【請求項３】
前記出力データ切り替え回路は、
前記リダンダンシメモリＢＩＳＴモードにおいて、前記読出データと前記出力リダンダンシコードとに基づいて、前記読出データから前記冗長ビット分を除いたリダンダンシ出力データを出力するリダン出力データ切り替え回路と、
前記ダイレクトメモリＢＩＳＴモードにおいて、前記読出データのうちの、前記冗長部に対する読出データを除いた読出データを前記出力選択データとして出力し、前記リダンダンシメモリＢＩＳＴモードにおいて、前記リダンダンシ出力データを前記出力選択データとして前記メモリＢＩＳＴコンパレータに出力する出力データセレクタと
を具備し、
前記メモリＢＩＳＴコンパレータは、前記ダイレクトメモリＢＩＳＴモードにおいて、前記冗長部に対する読出データ及び前記出力選択データと前記照合用期待値とを照合し、それらの照合の結果を前記テスト結果として出力し、前記リダンダンシメモリＢＩＳＴモードにおいて、前記出力選択データが表す値と、前記照合用期待値のうちの、前記実アレイ部に対する期待値とを照合し、それらの照合の結果を前記テスト結果として出力する
請求項１又は２に記載のメモリテスト回路。
【請求項４】
前記テストデータを出力し、前記テストデータに対応する前記照合用期待値を出力するメモリＢＩＳＴコントローラ
を更に具備する請求項１〜３のいずれかに記載のメモリテスト回路。
【請求項５】
前記リダンダンシコードを表すテスト用リダンダンシコードを出力するテストアクセスポートコントローラと、
前記リダンダンシメモリＢＩＳＴモードにおいて、前記テスト用リダンダンシコードを前記出力リダンダンシコードとして前記入力データ切り替え回路に出力する入力データセレクタと
を更に具備する請求項１〜４のいずれかに記載のメモリテスト回路。
【請求項６】
前記リダンダンシコードは、前記ダイレクトメモリＢＩＳＴモードが実行されたときの前記テスト結果から得られる
請求項１〜５のいずれかに記載のメモリテスト回路。
【請求項７】
実アレイ部と冗長部とを有するテスト対象メモリと、
請求項１〜６のいずれかに記載され、前記テスト対象メモリをテストするメモリテスト回路と
を具備する半導体集積回路。
【請求項８】
実アレイ部と冗長部とを有するテスト対象メモリをテストするメモリテスト方法であって、
ダイレクトメモリＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）モードにおいて、
前記実アレイ部及び前記冗長部に対するデータを表すテストデータを出力テストデータとして前記テスト対象メモリに出力するステップと、
前記テスト対象メモリからの読出データが表す値と照合用期待値とを照合し、それらの照合の結果をテスト結果として出力するステップと、
リダンダンシメモリＢＩＳＴモードにおいて、
前記テストデータのうちの、前記冗長部に対するデータを除くテストデータを入力選択データとして出力するステップと、
前記リダンダンシメモリＢＩＳＴモードにおいて、前記入力選択データと、リダンダンシコードを表す出力リダンダンシコードとに基づいて、前記入力選択データに冗長ビット分を加えたデータを前記出力テストデータとして前記テスト対象メモリに出力するステップと、
前記テスト対象メモリからの前記読出データと、前記出力リダンダンシコードとに基づいて、前記読出データから前記冗長ビット分を除いたデータを出力選択データとして出力するステップと、
前記出力選択データが表す値と、前記照合用期待値のうちの、前記実アレイ部に対する期待値とを照合し、それらの照合の結果を前記テスト結果として出力するステップと
を具備するメモリテスト方法。
【請求項９】
前記リダンダンシコードは、前記ダイレクトメモリＢＩＳＴモードが実行されたときの前記テスト結果から得られる
請求項８に記載のメモリテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、メモリのテストを実行するメモリテスト回路及びメモリテスト方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の構成要素の中で、データの記憶を行うメモリの搭載数が増加している。このため、半導体集積回路の面積の大部分をメモリで占めるようになっている。このようなメモリの搭載数の増加に伴い、プロセスの微細化によるメモリの製造不良に対して、テスト品質の向上要求と歩留まりの向上要求が高まっている。
【０００３】
テスト品質を向上させる方法として、ＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）によるメモリのテスト（以下、メモリＢＩＳＴと称する）が広く知られている。このメモリＢＩＳＴに対して任意且つ複雑なテストアルゴリズムを適用させることにより、様々なメモリの不良検出が可能となっている。
【０００４】
また、歩留まりを向上させる方法として、メモリのデータ記憶領域の一部に予め冗長な記憶領域を確保しておき、不良が発生した記憶領域と冗長な記憶領域を置き換える構造（以下、リダンダンシ構造と称する）が一般的に採用されている。リダンダンシ構造を有するメモリのテストでは、冗長な記憶領域を含む全ての記憶領域をテスト対象としてメモリＢＩＳＴを適用するのが一般的である。
【０００５】
このような中、メモリＢＩＳＴでは、テスト対象のメモリに対して実速度でデータの書込みと読み出しが行えるという特徴を生かし、システムロジックからメモリに対してデータの書込みと読み出しを行う回路（ユーザ回路）の一部についても実速度でテストするというテスト範囲の拡大が要求されている。
【０００６】
図１は、従来のメモリテスト回路として、特開２００３−３６６９４号公報に記載された半導体装置の救済解析回路の構成を示すブロック図である。
【０００７】
従来のメモリテスト回路は、救済解析回路４と、ＡＬＰＧ（Ａｌｇｏｒｉｔｈｍｉｃ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ、テスト信号発生回路）５を具備している。救済解析回路４、ＡＬＰＧ５は、メモリＢＩＳＴに搭載されたメモリテスト回路であり、メモリアレイ１に接続されている。メモリアレイ１は、実アレイ部２及び冗長部３を有している。ＡＬＰＧ５は、メモリアレイ１のテストを行うためのアドレス及び期待値などのテスト信号を生成する。
【０００８】
救済解析回路４は、比較回路６、アドレス処理部７、不良蓄積部８、救済解析部９を備えている。比較回路６は、実アレイ部２または冗長部３からの読出しデータと、ＡＬＰＧ５の期待値とを比較し、実アレイ部２または冗長部３の不良判定を行う。アドレス処理部７は、ＡＬＰＧ５からアドレス信号及び冗長部テスト信号が入力され、冗長部３に対する内部アドレスを発生する。不良蓄積部８は、比較回路６の判定により、メモリアレイ１の不良情報を格納する。不良蓄積部８は、実アレイサイズよりロウ、カラム方向にそれぞれ１ビットずつ拡張した不良アドレス蓄積部を有し、冗長部３に不良があった場合でも、実アレイ部２での不良と同時に格納できる構造となっている。従って、不良蓄積部８は、実アレイ部２の４倍の仮想メモリ書込み領域を持つ構成となる。救済解析部９は、不良蓄積部８に蓄えられた情報に基づいて救済解析を実行する。
【０００９】
メモリアレイ１の不良回路を冗長部の冗長回路で救済する救済解は、一時救済解解析部９に保持されるが、リード動作が行われるときに、救済解が冗長部３の不良の冗長回路を表す場合、一時救済解解析部９は、別の救済解を出力するようにする。
【００１０】
従来のメモリテスト回路の動作として、救済解析処理について説明する。図２は、図１のメモリアレイ１の不良部を示す概略図である。
【００１１】
ＡＬＰＧ５より実アレイ部２に対してメモリテストが実行され、図２に示されるように、実アレイ部２の一部に不良１０が発生したものとする。アドレス（０、０）をテストした時点で発生した不良１０は、比較回路６においてフェイルと判定される。このとき、ＡＬＰＧ５は、その信号レベル（論理レベル）が“Ｌ（ＬＯＷレベル）”である冗長部テスト信号と、アドレス（０、０）（ロウ、カラムアドレスそれぞれｎ、ｍビット）を表すアドレス信号とをアドレス処理部７に出力する。アドレス処理部７は、冗長部テスト信号“Ｌ”に応じて、アドレス信号が表すアドレス（０、０）の最上位を０として１ビット増やしたアドレス（０、０）（ロウ、カラムアドレスそれぞれｎ＋１、ｍ＋１ビット）を不良蓄積部８に出力する。不良蓄積部８には、アドレス（０、０）（ロウ、カラムアドレスともｎ＋１、ｍ＋１ビット）を表す不良アドレス情報が蓄えられる。
【００１２】
また、ＡＬＰＧ５より冗長部３に対してメモリテストが実行され、図２に示されるように、冗長部３の冗長ＲＯＷ０に不良１１が発生したものとする。このとき、ＡＬＰＧ５は、その信号レベルが“Ｈ（ＨＩＧＨレベル）”である冗長部テスト信号をアドレス処理部７に出力する。アドレス処理部７は、冗長部テスト信号“Ｈ”に応じて、アドレス信号が表すアドレス（０、０）の最上位を１とした（１０００・・・、０）（ロウ、カラムアドレスともにｎ＋１、ｍ＋１ビット）を不良蓄積部８に出力する。不良蓄積部８には、アドレス（１０００・・・、０）（ロウ、カラムアドレスともｎ＋１、ｍ＋１ビット）を表す不良アドレス情報が蓄えられる。
【００１３】
このように、救済解析処理の実行により、不良１０を冗長ＲＯＷ０で、不良１１を冗長ＲＯＷ１で救済する救済解が、一時救済解析部９内に保持されるが、冗長ＲＯＷ０には不良が存在するため、冗長ＲＯＷ１で不良１０を救済する最適解を出力する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００３−３６６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従来のメモリテスト回路では、その構成により、テスト対象となるメモリアレイのうちの実アレイ部のみを指し示すアドレスをインターフェイスとしている。従って、実アレイ部と冗長部とを区別してテストを行うことができない。このため、テスト品質が低下するという問題がある。
【課題を解決するための手段】
【００１６】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明のメモリテスト回路は、実アレイ部と冗長部とを有するテスト対象メモリ（ＭＥＭＲ）をテストするものであって、入力データセレクタ（ＤＳＥＬ）と、入力データ切り替え回路（ＲＤＮＩＭ）と、出力データ切り替え回路（ＲＤＮＯＭ）と、メモリＢＩＳＴコンパレータ（ＭＢＣＭＰＭ）とを具備している。
本発明のメモリテスト回路は、ダイレクトメモリＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）モードとリダンダンシメモリＢＩＳＴモードとを実行する。
ダイレクトメモリＢＩＳＴモードにおいて、入力データ切り替え回路（ＲＤＮＩＭ）は、実アレイ部及び冗長部に対するデータを表すテストデータ（ＭＢＣＴＲＬＯ［９：０］）を出力テストデータ（ＲＤＩＳＥＬＩＯ［９：０］）としてテスト対象メモリ（ＭＥＭＲ）に出力する。メモリＢＩＳＴコンパレータ（ＭＢＣＭＰＭ）は、テスト対象メモリ（ＭＥＭＲ）からの読出データ（ＭＥＭＲＯ［９：０］）が表す値と、照合用期待値（ＣＯＭＰＶＡＬ［９：０］）とを照合し、それらの照合の結果をテスト結果（ＳＴＡＴＵＳ）として出力する。
リダンダンシメモリＢＩＳＴモードにおいて、入力データセレクタ（ＤＳＥＬ）は、リダンダンシメモリＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）モードにおいて、テストデータ（ＭＢＣＴＲＬＯ［９：０］）のうちの、冗長部に対するデータを除くテストデータ（ＭＢＣＴＲＬＯ［８：１］）を入力選択データ（ＤＳＥＬＯ［７：０］）として出力する。入力データ切り替え回路（ＲＤＮＩＭ）は、入力選択データ（ＤＳＥＬＯ［７：０］）と、リダンダンシコードを表す出力リダンダンシコード（ＲＤＮＣＳＥＬＯ［７：０］）とに基づいて、入力選択データ（ＤＳＥＬＯ［７：０］）に冗長ビット分を加えたデータ（ＲＤＮＩＯ［９：０］）を出力テストデータ（ＲＤＩＳＥＬＩＯ［９：０］）としてテスト対象メモリ（ＭＥＭＲ）に出力する。出力データ切り替え回路（ＲＤＮＯＭ）は、テスト対象メモリ（ＭＥＭＲ）からの読出データ（ＭＥＭＲＯ［９：０］）と、出力リダンダンシコード（ＲＤＮＣＳＥＬＯ［７：０］）とに基づいて、読出データ（ＭＥＭＲＯ［９：０］）から冗長ビット分を除いたデータ（ＲＤＮＯＯ［７：０］）を出力選択データ（ＲＤＩＳＥＬＯＯ［７：０］）として出力する。メモリＢＩＳＴコンパレータ（ＭＢＣＭＰＭ）は、出力選択データ（ＲＤＩＳＥＬＯＯ［７：０］）が表す値と、照合用期待値（ＣＯＭＰＶＡＬ［９：０］）のうちの、実アレイ部に対する期待値とを照合し、それらの照合の結果をテスト結果（ＳＴＡＴＵＳ）として出力する。
【発明の効果】
【００１８】
以上により、本発明のメモリテスト回路では、テスト範囲を拡大するために、ダイレクトメモリＢＩＳＴモードとリダンダンシメモリＢＩＳＴモードとの２つのテスト経路を実現している。これにより、本発明の実施形態によるメモリテスト回路によれば、ダイレクトメモリＢＩＳＴモードにおいて、テスト対象メモリ（ＭＥＭＲ）の実アレイ部と冗長部との全てのビットを対象としたメモリＢＩＳＴを実行し、リダンダンシメモリＢＩＳＴモードにおいて、テスト対象メモリ（ＭＥＭＲ）の実アレイ部のビットのビットのみを対象としたメモリＢＩＳＴを実行することができる。このように、本発明のメモリテスト回路によれば、実アレイ部と冗長部とを区別してテストを行うことができる。従って、従来に比べてテスト品質が低下しない。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来の半導体集積回路のテスト回路として、特開２００３−３６６９４号公報に記載された半導体装置の救済解析回路の構成を示すブロック図である。
【図２】図２は、図１のメモリアレイ１の不良部を示す概略図である。
【図３】図３は、本発明の実施形態によるメモリテスト回路を示すブロック図である。
【図４】図４は、本発明の実施形態によるメモリテスト回路に接続されるテスト対象メモリＭＥＭＲの構成を示すブロック図である。
【図５】図５は、図３のメモリテスト回路におけるリダンダンシ入力データ切り替え回路ＲＤＮＩの構成と、図４のテスト対象メモリＭＥＭＲとの接続関係の一例を示している。
【図６】図６は、図３のメモリテスト回路におけるリダンダンシ出力データ切り替え回路ＲＤＮＯの構成と、図４のテスト対象メモリＭＥＭＲとの接続関係の一例を示している。
【図７】図７は、図３のメモリテスト回路におけるメモリＢＩＳＴコンパレータＭＢＣＭＰＭの構成を示している。
【図８】図８は、本発明の実施形態によるメモリテスト回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２０】
以下に添付図面を参照して、本発明の実施形態によるメモリテスト回路について詳細に説明する。
【００２１】
［構成］
図３は、本発明の実施形態によるメモリテスト回路を示すブロック図である。
【００２２】
本発明の実施形態によるメモリテスト回路は、テスト対象メモリＭＥＭＲに接続されている。そのメモリテスト回路とテスト対象メモリＭＥＭＲは半導体集積回路を構成する。
【００２３】
本発明の実施形態によるメモリテスト回路は、システムロジックＳＬと、テストアクセスポートコントローラＴＡＰＣと、メモリＢＩＳＴコントローラＭＢＣＴＲＬＭと、入力データセレクタＤＳＥＬと、リダンコードセレクタＲＤＮＣＳＥＬと、入力データ切り替え回路ＲＤＮＩＭと、出力データ切り替え回路ＲＤＮＯＭと、メモリＢＩＳＴコンパレータＭＢＣＭＰＭとを具備している。
【００２４】
入力データ切り替え回路ＲＤＮＩＭは、リダン入力データ切り替え回路ＲＤＮＩと、リダンダイレクトデータセレクタＲＤＩＳＥＬＩとを具備している。出力データ切り替え回路ＲＤＮＯＭは、リダン出力データ切り替え回路ＲＤＮＯと、出力データセレクタＲＤＩＳＥＬＯとを具備している。
【００２５】
システムロジックＳＬは、実アレイ部に対するデータをデータＳＬＯ［７：０］として出力する。
【００２６】
本発明の実施形態によるメモリテスト回路は、ダイレクトメモリＢＩＳＴモードとリダンダンシメモリＢＩＳＴモードとを実行する。そのために、テストアクセスポートコントローラＴＡＰＣにはテストモード信号ＳＩＧが供給される。例えば、テストモード信号ＳＩＧの信号レベルがロウレベル（ＬＯＷレベル）である場合、リダンダンシメモリＢＩＳＴモードが実行され、テストモード信号ＳＩＧの信号レベルがハイレベル（ＨＩＧＨレベル）である場合、ダイレクトメモリＢＩＳＴモードが実行される。
【００２７】
ダイレクトメモリＢＩＳＴモードにおいて、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬ、リダンダンシコード切替信号ＲＤＮＣＯＤＥＳＥＬ、モード切替信号ＭＯＤＥが、それぞれ、アクティブ状態、アクティブ状態、インアクティブ状態に設定される。即ち、その信号レベルは、それぞれ、ＨＩＧＨレベル、ＨＩＧＨレベル、ＬＯＷレベルに設定される。
【００２８】
リダンダンシメモリＢＩＳＴモードにおいて、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬ、リダンダンシコード切替信号ＲＤＮＣＯＤＥＳＥＬ、モード切替信号ＭＯＤＥが、それぞれ、インアクティブ状態、アクティブ状態、アクティブ状態に設定される。即ち、その信号レベルは、それぞれ、ＬＯＷレベル、ＨＩＧＨレベル、ＨＩＧＨレベルに設定される。
【００２９】
テストアクセスポートコントローラＴＡＰＣは、ダイレクトメモリＢＩＳＴモードにおいて、制御信号ＴＡＰＳＩＧをメモリＢＩＳＴコントローラＭＢＣＴＲＬＭに出力する。
【００３０】
テストアクセスポートコントローラＴＡＰＣは、リダンダンシメモリＢＩＳＴモードにおいて、制御信号ＴＡＰＳＩＧをメモリＢＩＳＴコントローラＭＢＣＴＲＬＭに出力し、ダイレクトメモリＢＩＳＴモードが実行されたときのメモリＢＩＳＴテスト結果ＳＴＡＴＵＳから得られたリダンダンシコードを表すテスト用リダンダンシコードＴＲＤＮＣＯＤＥ［７：０］をリダンコードセレクタＲＤＮＣＳＥＬに出力する。
【００３１】
メモリＢＩＳＴコントローラＭＢＣＴＲＬＭは、テストアクセスポートコントローラＴＡＰＣからの制御信号ＴＡＰＳＩＧに応じて、実アレイ部及び冗長部に対するデータを表すテストデータＭＢＣＴＲＬＯ［９：０］を入力データセレクタＤＳＥＬ、リダンダイレクトデータセレクタＲＤＩＳＥＬＩに出力し、テストデータＭＢＣＴＲＬＯ［９：０］に対応する照合用期待値ＣＯＭＰＶＡＬ［９：０］をメモリＢＩＳＴコンパレータＭＢＣＭＰＭに出力する。
【００３２】
入力データセレクタＤＳＥＬは、モード切替信号ＭＯＤＥの信号レベルがＬＯＷレベルであるとき、システムロジックＳＬからのデータＳＬＯ［７：０］を選択し、入力選択データＤＳＥＬＯ［７：０］としてリダン入力データ切り替え回路ＲＤＮＩに出力する。入力データセレクタＤＳＥＬは、モード切替信号ＭＯＤＥの信号レベルがＨＩＧＨレベルであるとき、メモリＢＩＳＴコントローラＭＢＣＴＲＬＭからのテストデータＭＢＣＴＲＬＯ［９：０］のうちの、冗長部に対するデータ（冗長ビット）を除くテストデータＭＢＣＴＲＬＯ［８：１］を選択し、入力選択データＤＳＥＬＯ［７：０］としてリダン入力データ切り替え回路ＲＤＮＩに出力する。
【００３３】
リダンコードセレクタＲＤＮＣＳＥＬは、リダンダンシコード切替信号ＲＤＮＣＯＤＥＳＥＬの信号レベルがＬＯＷレベルであるとき、リダンダンシコードＲＤＮＣＯＤＥ［７：０］を選択し、出力リダンダンシコードＲＤＮＣＳＥＬＯ［７：０］としてリダン入力データ切り替え回路ＲＤＮＩ、リダン出力データ切り替え回路ＲＤＮＯに出力する。リダンコードセレクタＲＤＮＣＳＥＬは、リダンダンシコード切替信号ＲＤＮＣＯＤＥＳＥＬの信号レベルがＨＩＧＨレベルであるとき、テストアクセスポートコントローラＴＡＰＣからのテスト用リダンダンシコードＴＲＤＮＣＯＤＥ［７：０］を選択し、出力リダンダンシコードＲＤＮＣＳＥＬＯ［７：０］としてリダン入力データ切り替え回路ＲＤＮＩ、リダン出力データ切り替え回路ＲＤＮＯに出力する。
【００３４】
リダン入力データ切り替え回路ＲＤＮＩは、入力データセレクタＤＳＥＬからの入力選択データＤＳＥＬＯ［７：０］と、リダンコードセレクタＲＤＮＣＳＥＬからの出力リダンダンシコードＲＤＮＣＳＥＬＯ［７：０］とに基づいて、入力選択データＤＳＥＬＯ［７：０］に冗長ビット分を加えたリダンダンシ入力データＲＤＮＩＯ［９：０］をリダンダイレクトデータセレクタＲＤＩＳＥＬＩに出力する。
【００３５】
リダンダイレクトデータセレクタＲＤＩＳＥＬＩは、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＬＯＷレベルであるとき、リダン入力データ切り替え回路ＲＤＮＩからのリダンダンシ入力データＲＤＮＩＯ［９：０］を選択し、出力テストデータＲＤＩＳＥＬＩＯ［９：０］としてテスト対象メモリＭＥＭＲに出力する。リダンダイレクトデータセレクタＲＤＩＳＥＬＩは、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＨＩＧＨレベルであるとき、メモリＢＩＳＴコントローラＭＢＣＴＲＬＭからのテストデータＭＢＣＴＲＬＯ［９：０］を選択し、出力テストデータＲＤＩＳＥＬＩＯ［９：０］としてテスト対象メモリＭＥＭＲに出力する。この出力テストデータＲＤＩＳＥＬＩＯ［９：０］により、テスト対象メモリＭＥＭＲから読出データＭＥＭＲＯ［９：０］が読み出される。
【００３６】
リダン出力データ切り替え回路ＲＤＮＯは、テスト対象メモリＭＥＭＲからの読出データＭＥＭＲＯ［９：０］と、リダンコードセレクタＲＤＮＣＳＥＬからの出力リダンダンシコードＲＤＮＣＳＥＬＯ［７：０］とに基づいて、読出データＭＥＭＲＯ［９：０］から冗長ビット分を除いたリダンダンシ出力データＲＤＮＯＯ［７：０］を出力データセレクタＲＤＩＳＥＬＯに出力する。
【００３７】
出力データセレクタＲＤＩＳＥＬＯは、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＬＯＷレベルであるとき、リダン出力データ切り替え回路ＲＤＮＯからのリダンダンシ出力データＲＤＮＯＯ［７：０］を選択し、出力選択データＲＤＩＳＥＬＯＯ［７：０］としてメモリＢＩＳＴコンパレータＭＢＣＭＰＭに出力する。出力データセレクタＲＤＩＳＥＬＯは、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＨＩＧＨレベルであるとき、テスト対象メモリＭＥＭＲからの読出データＭＥＭＲＯ［９：０］のうちの、冗長部に対する読出データＭＥＭＲＯ［９］、［０］（冗長ビット）を除いた読出データＭＥＭＲＯ［８：１］を選択し、出力選択データＲＤＩＳＥＬＯＯ［７：０］としてメモリＢＩＳＴコンパレータＭＢＣＭＰＭに出力する。
【００３８】
メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＬＯＷレベルであるとき、テスト対象メモリＭＥＭＲからの読出データＭＥＭＲＯ［９：０］のうちの、冗長部に対する読出データＭＥＭＲＯ［９］、［０］が表す値に対して、リダンダンシメモリＢＩＳＴモードに応じたモード期待値［９］、［０］を生成する。具体的には、メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、テスト対象メモリＭＥＭＲからの読出データＭＥＭＲＯ［９：０］のうちの、冗長部に対する読出データＭＥＭＲＯ［９］、［０］が表す値と、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベル（ＬＯＷレベル）が表す値“０”との論理ＡＮＤを施して、冗長部に対するモード期待値［９］、［０］を生成する。メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、モード期待値［９］、［０］と、メモリＢＩＳＴコントローラＭＢＣＴＲＬＭからの照合用期待値ＣＯＭＰＶＡＬ［９：０］のうちの、冗長部に対する期待値とを照合し、それをマスクする。メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、出力データセレクタＲＤＩＳＥＬＯからの出力選択データＲＤＩＳＥＬＯＯ［７：０］が表す値と、メモリＢＩＳＴコントローラＭＢＣＴＲＬＭからの照合用期待値ＣＯＭＰＶＡＬ［９：０］のうちの、実アレイ部に対する期待値とを照合し、それらの照合の結果をメモリＢＩＳＴテスト結果ＳＴＡＴＵＳとして出力する。
【００３９】
即ち、メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＬＯＷレベルであるときに、出力選択データＲＤＩＳＥＬＯＯ［７：０］の８ビットのみを対象とし、出力選択データＲＤＩＳＥＬＯＯ［７：０］が表す値と、照合用期待値ＣＯＭＰＶＡＬ［９：０］のうちの、実アレイ部に対する期待値を照合し、照合の結果をメモリＢＩＳＴテスト結果ＳＴＡＴＵＳとして出力する。
【００４０】
メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＨＩＧＨレベルであるとき、テスト対象メモリＭＥＭＲからの読出データＭＥＭＲＯ［９：０］のうちの、冗長部に対する読出データＭＥＭＲＯ［９］、［０］が表す値に対して、ダイレクトメモリＢＩＳＴモードに応じたモード期待値［９］、［０］を生成する。具体的には、メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、テスト対象メモリＭＥＭＲからの読出データＭＥＭＲＯ［９：０］のうちの、冗長部に対する読出データＭＥＭＲＯ［９］、［０］が表す値と、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベル（ＨＩＧＨレベル）が表す値“１”との論理ＡＮＤを施して、冗長部に対するモード期待値［９］、［０］を生成する。メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、モード期待値［９］、［０］と、メモリＢＩＳＴコントローラＭＢＣＴＲＬＭからの照合用期待値ＣＯＭＰＶＡＬ［９：０］のうちの、冗長部に対する期待値とを照合し、それをマスクする。メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、出力データセレクタＲＤＩＳＥＬＯからの出力選択データＲＤＩＳＥＬＯＯ［７：０］が表す値と、メモリＢＩＳＴコントローラＭＢＣＴＲＬＭからの照合用期待値ＣＯＭＰＶＡＬ［９：０］のうちの、実アレイ部に対する期待値とを照合し、それらの照合の結果をメモリＢＩＳＴテスト結果ＳＴＡＴＵＳとして出力する。
【００４１】
即ち、メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＨＩＧＨレベルであるとき、冗長部に対する読出データＭＥＭＲＯ［９］、［０］及び出力選択データＲＤＩＳＥＬＯＯ［７：０］の全１０ビットを対象とし、冗長部に対する読出データＭＥＭＲＯ［９］、［０］及び出力選択データＲＤＩＳＥＬＯＯ［７：０］が表す値と、照合用期待値ＣＯＭＰＶＡＬ［９：０］とを照合し、照合の結果をメモリＢＩＳＴテスト結果ＳＴＡＴＵＳとして出力する。
【００４２】
図４は、テスト対象メモリＭＥＭＲの構成を示すブロック図である。
【００４３】
テスト対象メモリＭＥＭＲは、システムロジックＳＬからのアクセスとして必要な実アレイ部と、不良が発生したときの歩留まりを向上するための冗長部とを備えている。実アレイ部のデータビットは８ビットであり、冗長部のデータビット（冗長ビット）は２ビットであるものとする。実アレイ部（８ビット）は、第１の実アレイ部（４ビット）と、第２の実アレイ部（４ビット）とを含んでいる。冗長部（２ビット）は、第１の実アレイ部（４ビット）に対応する第１の冗長部（１ビット）と、第２の実アレイ部（４ビット）に対応する第２の冗長部（１ビット）とを含んでいる。
【００４４】
図５は、リダンダンシ入力データ切り替え回路ＲＤＮＩの構成と、テスト対象メモリＭＥＭＲとの接続関係の一例を示している。
【００４５】
リダンダンシ入力データ切り替え回路ＲＤＮＩは、第１〜２０のＡＮＤ回路と、第１〜１０のＯＲ回路とを備えている。第１〜２０のＡＮＤ回路は、第１、２入力端子と出力端子とを有している。第１〜２０のＡＮＤ回路のうちの第２、４、６、８、１０、１１、１３、１５、１７、１９のＡＮＤ回路の第２入力端子は反転入力端子である。第１〜１０のＯＲ回路は、第１、２入力端子と出力端子とを有している。
【００４６】
第１、３、５、７、９、１２、１４、１６、１８、２０のＡＮＤ回路は、それぞれ、その第１入力端子にＬＯＷレベルの信号、入力選択データＤＳＥＬＯ［７：０］のうちの入力選択データＤＳＥＬＯ［０］〜ＤＳＥＬＯ［７］、ＬＯＷレベルの信号が供給され、その第２入力端子にＬＯＷレベルの信号、出力リダンダンシコードＲＤＮＣＳＥＬＯ［７：０］のうちの出力リダンダンシコードＲＤＮＣＳＥＬＯ［０］〜［７］、ＬＯＷレベルの信号が供給される。第２、４、６、８、１０、１１、１３、１５、１７、１９のＡＮＤ回路は、それぞれ、その第１入力端子に入力選択データＤＳＥＬＯ［７：０］のうちの入力選択データＤＳＥＬＯ［０］〜［３］、ＨＩＧＨレベルの信号、ＨＩＧＨレベルの信号、入力選択データＤＳＥＬＯ［４］〜［７］が供給され、その第２入力端子に出力リダンダンシコードＲＤＮＣＳＥＬＯ［７：０］のうちの出力リダンダンシコードＲＤＮＣＳＥＬＯ［０］〜［３］、ＨＩＧＨレベルの信号、ＨＩＧＨレベルの信号、出力リダンダンシコードＲＤＮＣＳＥＬＯ［４］〜［７］が供給される。第１〜１０のＯＲ回路は、それぞれ、その第１入力端子に第１、３、５、７、９、１２、１４、１６、１８、２０のＡＮＤ回路の出力端子が接続され、その第２入力端子に第２、４、６、８、１０、１１、１３、１５、１７、１９のＡＮＤ回路の出力端子が接続され、その出力端子からリダンダンシ入力データＲＤＮＩＯ［９：０］のうちのリダンダンシ入力データＲＤＮＩＯ［０］〜［９］を第１の冗長部（１ビット）、第１の実アレイ部（４ビット）、第２の実アレイ部（４ビット）、第２の冗長部（１ビット）に出力する。
【００４７】
図６は、リダンダンシ出力データ切り替え回路ＲＤＮＯの構成と、テスト対象メモリＭＥＭＲとの接続関係の一例を示している。
【００４８】
リダンダンシ出力データ切り替え回路ＲＤＮＯは、第１〜１６のＡＮＤ回路と、第１〜８のＯＲ回路とを備えている。第１〜１６のＡＮＤ回路は、第１、２入力端子と出力端子とを有している。第１〜１６のＡＮＤ回路のうちの第１、３、５、７、１０、１２、１４、１６のＡＮＤ回路の第２入力端子は、反転入力端子である。第１〜８のＯＲ回路は、第１、２入力端子と出力端子とを有している。
【００４９】
第１〜１６のＡＮＤ回路の第１入力端子には、それぞれ、第１の冗長部（１ビット）、第１の実アレイ部（４ビット）、第２の実アレイ部（４ビット）、第２の冗長部（１ビット）からの読出データＭＥＭＲＯ［９：０］のうちの読出データＭＥＭＲＯ［０］、［１］、［１］、［２］、［２］、［３］、［３］、［４］、［５］、［６］、［６］、［７］、［７］、［８］、［８］、［９］が供給され、その反転入力端子に出力リダンダンシコードＲＤＮＣＳＥＬＯ［７：０］のうちの出力リダンダンシコードＲＤＮＣＳＥＬＯ［０］〜ＲＤＮＣＳＥＬＯ［７］が供給される。第１〜１６のＡＮＤ回路の第２入力端子には、出力リダンダンシコードＲＤＮＣＳＥＬＯ［７：０］のうちの出力リダンダンシコードＲＤＮＣＳＥＬＯ［０］、［０］、［１］、［１］、［２］、［２］、［３］、［３］、［４］、［４］、［５］、［５］、［６］、［６］、［７］、［７］が供給される。第１〜１０のＯＲ回路は、それぞれ、その第１入力端子に第１、３、５、７、１０、１２、１４、１６のＡＮＤ回路の出力端子が接続され、その第２入力端子に第２、４、６、８、９、１１、１３、１５のＡＮＤ回路の出力端子が接続され、その出力端子からリダンダンシ出力データＲＤＮＯＯ［７：０］のうちのリダンダンシ出力データＲＤＮＯＯ［０］〜ＲＤＮＯＯ［７］を出力する。
【００５０】
図７は、メモリＢＩＳＴコンパレータＭＢＣＭＰＭの構成を示している。
【００５１】
メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、ＡＮＤ回路と、期待値照合・マスク回路と、期待値照合回路とを備えている。ＡＮＤ回路は、テスト対象メモリＭＥＭＲからの読出データＭＥＭＲＯ［９：０］のうちの、冗長部に対する読出データＭＥＭＲＯ［９］、［０］が表す値と、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルが表す値との論理ＡＮＤを施して、冗長部に対するモード期待値［９］、［０］を生成する。期待値照合・マスク回路は、モード期待値［９］、［０］と、メモリＢＩＳＴコントローラＭＢＣＴＲＬＭからの照合用期待値ＣＯＭＰＶＡＬ［９：０］のうちの、冗長部に対する期待値とを照合し、それをマスクする。期待値照合回路は、出力データセレクタＲＤＩＳＥＬＯからの出力選択データＲＤＩＳＥＬＯＯ［７：０］が表す値と、メモリＢＩＳＴコントローラＭＢＣＴＲＬＭからの照合用期待値ＣＯＭＰＶＡＬ［９：０］のうちの、実アレイ部に対する期待値とを照合し、それらの照合の結果をメモリＢＩＳＴテスト結果ＳＴＡＴＵＳとして出力する。
【００５２】
［動作］
図８は、本発明の実施形態によるメモリテスト回路の動作を示すタイミングチャートである。
【００５３】
まず、ダイレクトメモリＢＩＳＴモードについて説明する。
【００５４】
リダンダイレクト切替信号ＲＤＮＤＩＳＥＬ、リダンダンシコード切替信号ＲＤＮＣＯＤＥＳＥＬ、モード切替信号ＭＯＤＥが、それぞれ、アクティブ状態、アクティブ状態、インアクティブ状態に設定される。即ち、その信号レベルは、それぞれ、ＨＩＧＨレベル、ＨＩＧＨレベル、ＬＯＷレベルに設定される。
【００５５】
テストアクセスポートコントローラＴＡＰＣは、テストモード信号ＳＩＧの信号レベルがＨＩＧＨレベルである場合、制御信号ＴＡＰＳＩＧをメモリＢＩＳＴコントローラＭＢＣＴＲＬＭに出力する。
【００５６】
メモリＢＩＳＴコントローラＭＢＣＴＲＬＭは、テストアクセスポートコントローラＴＡＰＣからの制御信号ＴＡＰＳＩＧに応じて、実アレイ部及び冗長部に対するデータを表すテストデータＭＢＣＴＲＬＯ［９：０］を入力データセレクタＤＳＥＬ、リダンダイレクトデータセレクタＲＤＩＳＥＬＩに出力し、テストデータＭＢＣＴＲＬＯ［９：０］に対応する照合用期待値ＣＯＭＰＶＡＬ［９：０］をメモリＢＩＳＴコンパレータＭＢＣＭＰＭに出力する。
【００５７】
リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＨＩＧＨレベルであるため、リダンダイレクトデータセレクタＲＤＩＳＥＬＩは、メモリＢＩＳＴコントローラＭＢＣＴＲＬＭからのテストデータＭＢＣＴＲＬＯ［９：０］を選択し、出力テストデータＲＤＩＳＥＬＩＯ［９：０］としてテスト対象メモリＭＥＭＲに出力する。この出力テストデータＲＤＩＳＥＬＩＯ［９：０］により、テスト対象メモリＭＥＭＲから読出データＭＥＭＲＯ［９：０］が読み出される。
【００５８】
リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＨＩＧＨレベルであるため、出力データセレクタＲＤＩＳＥＬＯは、テスト対象メモリＭＥＭＲからの読出データＭＥＭＲＯ［９：０］のうちの、冗長部に対する読出データＭＥＭＲＯ［９］、［０］（冗長ビット）を除いた読出データＭＥＭＲＯ［８：１］を選択し、出力選択データＲＤＩＳＥＬＯＯ［７：０］としてメモリＢＩＳＴコンパレータＭＢＣＭＰＭに出力する。
【００５９】
リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＨＩＧＨレベルであるため、メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、テスト対象メモリＭＥＭＲからの読出データＭＥＭＲＯ［９：０］のうちの、冗長部に対する読出データＭＥＭＲＯ［９］、［０］、及び、出力データセレクタＲＤＩＳＥＬＯからの出力選択データＲＤＩＳＥＬＯＯ［７：０］の全１０ビットを対象とする。即ち、テスト対象メモリＭＥＭＲからの読出データＭＥＭＲＯ［９：０］の全１０ビットを対象とする。メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、冗長部に対する読出データＭＥＭＲＯ［９］、［０］及び出力選択データＲＤＩＳＥＬＯＯ［７：０］が表す値と、照合用期待値ＣＯＭＰＶＡＬ［９：０］とを照合し、照合の結果をメモリＢＩＳＴテスト結果ＳＴＡＴＵＳとして出力する。
【００６０】
次に、リダンダンシメモリＢＩＳＴモードについて説明する。
【００６１】
リダンダイレクト切替信号ＲＤＮＤＩＳＥＬ、リダンダンシコード切替信号ＲＤＮＣＯＤＥＳＥＬ、モード切替信号ＭＯＤＥが、それぞれ、インアクティブ状態、アクティブ状態、アクティブ状態に設定される。即ち、その信号レベルは、それぞれ、ＬＯＷレベル、ＨＩＧＨレベル、ＨＩＧＨレベルに設定される。
【００６２】
テストアクセスポートコントローラＴＡＰＣは、テストモード信号ＳＩＧの信号レベルがＬＯＷレベルである場合、制御信号ＴＡＰＳＩＧをメモリＢＩＳＴコントローラＭＢＣＴＲＬＭに出力し、ダイレクトメモリＢＩＳＴモードが実行されたときのメモリＢＩＳＴテスト結果ＳＴＡＴＵＳから得られたリダンダンシコードを表すテスト用リダンダンシコードＴＲＤＮＣＯＤＥ［７：０］をリダンコードセレクタＲＤＮＣＳＥＬに出力する。
【００６３】
メモリＢＩＳＴコントローラＭＢＣＴＲＬＭは、テストアクセスポートコントローラＴＡＰＣからの制御信号ＴＡＰＳＩＧに応じて、実アレイ部及び冗長部に対するデータを表すテストデータＭＢＣＴＲＬＯ［９：０］を入力データセレクタＤＳＥＬ、リダンダイレクトデータセレクタＲＤＩＳＥＬＩに出力し、テストデータＭＢＣＴＲＬＯ［９：０］に対応する照合用期待値ＣＯＭＰＶＡＬ［９：０］をメモリＢＩＳＴコンパレータＭＢＣＭＰＭに出力する。
【００６４】
モード切替信号ＭＯＤＥの信号レベルがＨＩＧＨレベルであるため、入力データセレクタＤＳＥＬは、メモリＢＩＳＴコントローラＭＢＣＴＲＬＭからのテストデータＭＢＣＴＲＬＯ［９：０］のうちの、冗長部に対するデータ（冗長ビット）を除くテストデータＭＢＣＴＲＬＯ［８：１］を選択し、入力選択データＤＳＥＬＯ［７：０］としてリダン入力データ切り替え回路ＲＤＮＩに出力する。
【００６５】
リダンダンシコード切替信号ＲＤＮＣＯＤＥＳＥＬの信号レベルがＨＩＧＨレベルであるため、リダンコードセレクタＲＤＮＣＳＥＬは、テストアクセスポートコントローラＴＡＰＣからのテスト用リダンダンシコードＴＲＤＮＣＯＤＥ［７：０］を選択し、出力リダンダンシコードＲＤＮＣＳＥＬＯ［７：０］としてリダン入力データ切り替え回路ＲＤＮＩ、リダン出力データ切り替え回路ＲＤＮＯに出力する。
【００６６】
リダン入力データ切り替え回路ＲＤＮＩは、入力データセレクタＤＳＥＬからの入力選択データＤＳＥＬＯ［７：０］と、リダンコードセレクタＲＤＮＣＳＥＬからの出力リダンダンシコードＲＤＮＣＳＥＬＯ［７：０］とに基づいて、入力選択データＤＳＥＬＯ［７：０］に冗長ビット分を加えたリダンダンシ入力データＲＤＮＩＯ［９：０］をリダンダイレクトデータセレクタＲＤＩＳＥＬＩに出力する。
【００６７】
リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＬＯＷレベルであるため、リダンダイレクトデータセレクタＲＤＩＳＥＬＩは、リダン入力データ切り替え回路ＲＤＮＩからのリダンダンシ入力データＲＤＮＩＯ［９：０］を選択し、出力テストデータＲＤＩＳＥＬＩＯ［９：０］としてテスト対象メモリＭＥＭＲに出力する。この出力テストデータＲＤＩＳＥＬＩＯ［９：０］により、テスト対象メモリＭＥＭＲから読出データＭＥＭＲＯ［９：０］が読み出される。
【００６８】
リダン出力データ切り替え回路ＲＤＮＯは、テスト対象メモリＭＥＭＲからの読出データＭＥＭＲＯ［９：０］と、リダンコードセレクタＲＤＮＣＳＥＬからの出力リダンダンシコードＲＤＮＣＳＥＬＯ［７：０］とに基づいて、読出データＭＥＭＲＯ［９：０］から冗長ビット分を除いたリダンダンシ出力データＲＤＮＯＯ［７：０］を出力データセレクタＲＤＩＳＥＬＯに出力する。
【００６９】
リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＬＯＷレベルであるため、出力データセレクタＲＤＩＳＥＬＯは、リダン出力データ切り替え回路ＲＤＮＯからのリダンダンシ出力データＲＤＮＯＯ［７：０］を選択し、出力選択データＲＤＩＳＥＬＯＯ［７：０］としてメモリＢＩＳＴコンパレータＭＢＣＭＰＭに出力する。
【００７０】
リダンダイレクト切替信号ＲＤＮＤＩＳＥＬの信号レベルがＬＯＷレベルであるため、メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、出力データセレクタＲＤＩＳＥＬＯからの出力選択データＲＤＩＳＥＬＯＯ［７：０］の８ビットのみを対象とする。メモリＢＩＳＴコンパレータＭＢＣＭＰＭは、出力選択データＲＤＩＳＥＬＯＯ［７：０］が表す値と、照合用期待値ＣＯＭＰＶＡＬ［９：０］のうちの、実アレイ部に対する期待値を照合し、照合の結果をメモリＢＩＳＴテスト結果ＳＴＡＴＵＳとして出力する。
【００７１】
［効果］
以上の説明により、本発明の実施形態によるメモリテスト回路では、テスト範囲を拡大するために、ダイレクトメモリＢＩＳＴモードとリダンダンシメモリＢＩＳＴモードとの２つのテスト経路を実現している。これにより、本発明の実施形態によるメモリテスト回路によれば、ダイレクトメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部と冗長部との全てのビットを対象としたメモリＢＩＳＴを実行し、リダンダンシメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部のビットのビットのみを対象としたメモリＢＩＳＴを実行することができる。このように、本発明の実施形態によるメモリテスト回路によれば、実アレイ部と冗長部とを区別してテストを行うことができる。従って、従来に比べてテスト品質が低下しない。
【００７２】
なお、リダンダイレクト切替信号ＲＤＮＤＩＳＥＬ、リダンダンシコード切替信号ＲＤＮＣＯＤＥＳＥＬ、モード切替信号ＭＯＤＥの信号レベルは、それぞれ、ダイレクトメモリＢＩＳＴモードにおいて、ＨＩＧＨレベル、ＨＩＧＨレベル、ＬＯＷレベルに設定され、リダンダンシメモリＢＩＳＴモードにおいて、ＨＩＧＨレベル、ＨＩＧＨレベル、ＬＯＷレベルに設定されたが、これに限定されず、これらのレベルが逆でもよい。
【符号の説明】
【００７３】
ＳＬ    システムロジック
ＳＬＯ［７：０］    データ
ＭＢＣＴＲＬＯ［９：０］    テストデータ
ＭＯＤＥ    モード切替信号
ＤＳＥＬ    入力データセレクタ
ＤＳＥＬＯ［７：０］    入力選択データ
ＲＤＮＩ    リダン入力データ切り替え回路
ＲＤＮＩＯ［９：０］    リダンダンシ入力データ
ＲＤＩＳＥＬＩ    リダンダイレクトデータセレクタ
ＲＤＩＳＥＬＩＯ［９：０］    出力テストデータ
ＲＤＮＤＩＳＥＬ    リダンダイレクト切替信号
ＭＥＭＲ    テスト対象メモリ
ＭＥＭＲＯ［９：０］    データ出力信号
ＲＤＮＯ    リダン出力データ切り替え回路
ＲＤＮＯＯ［７：０］    リダンダンシ出力データ
ＲＤＩＳＥＬＯ    出力データセレクタ
ＲＤＩＳＥＬＯＯ［７：０］    出力選択データ
ＲＤＮＣＯＤＥＳＥＬ    リダンダンシコード切替信号
ＲＤＮＣＯＤＥ［７：０］    リダンダンシコード
ＴＲＤＮＣＯＤＥ［７：０］    テスト用リダンダンシコード
ＲＤＮＣＳＥＬ    リダンコードセレクタ
ＲＤＮＣＳＥＬＯ［７：０］    出力リダンダンシコード
ＳＩＧ    モード設定信号
ＴＡＰＣ    テストアクセスポートコントローラ
ＴＡＰＳＩＧ    制御信号
ＭＢＣＴＲＬＭ    メモリＢＩＳＴコントローラ
ＣＯＭＰＶＡＬ［９：０］    照合用期待値
ＭＢＣＭＰＭ    メモリＢＩＳＴコンパレータ
ＳＴＡＴＵＳ    メモリＢＩＳＴ結果出力信号
ＲＤＮＩＭ    入力データ切り替え回路
ＲＤＮＯＭ    出力データ切り替え回路
【図１】
2011034642.tif 000003
【図２】
2011034642.tif 000004
【図３】
2011034642.tif 000005
【図４】
2011034642.tif 000006
【図５】
2011034642.tif 000007
【図６】
2011034642.tif 000008
【図７】
2011034642.tif 000009
【図８】
2011034642.tif 000010