(57)【要約】【課題】中間配線層までの配線が行われているマスターウェーハを使用しても、最終製品の歩留りを高い精度で予測することができる半導体装置およびその製造方法を提供する。【解決手段】多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロック（ＳＲＡＭマクロ１１、ロジックブロック１２、ロジックブロック１３、ＩＰブロック１４）を搭載したマスターウェーハを使用するマスタースライス方式の半導体装置は、この中間配線層に試験用パッドＴＰを備え、この試験用パッドＴＰが、各機能ブロックに接続される。【選択図】図１
2011049259.tif 000002
【特許請求の範囲】
【請求項１】
多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロックを搭載したマスターウェーハを使用するマスタースライス方式の半導体装置であって、
前記中間配線層に、前記機能ブロックに接続された試験用パッドを備える
ことを特徴とする半導体装置。
【請求項２】
前記機能ブロックが、
前記試験用パッドに接続されるＤＦＴ回路を有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロックを搭載したマスターウェーハを使用するマスタースライス方式の半導体装置の製造方法であって、
前記中間配線層に、前記機能ブロックに接続する試験用パッドを形成する工程と、
前記試験用パッドを外部試験装置に接続し、前記機能ブロックの試験を行う工程と、
前記試験の結果にもとづいて、前記マスターウェーハの歩留りを算出する工程と、
前記歩留りにもとづいて、複数のマスターウェーハの中から個別の製品に使用するマスターウェーハを選別する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記機能ブロックが、前記試験用パッドに接続されるＤＦＴ回路を有し、
前記機能ブロックの試験を行う前記工程で、前記ＤＦＴ回路を利用した試験を行う
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
ウェーハ・バンクにストックされている前記マスターウェーハを複数の製品に分配するときに、各製品の生産数量および前記歩留りにもとづいて、それぞれの製品に分配する前記マスターウェーハの枚数を決定する
ことを特徴とする請求項３または４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化の進展に伴い、製造工程で使用するフォトマスクにも高い精度が要求されるようになり、全体の開発費の中でフォトマスク費が大きな割合を占めるようになってきている。
【０００３】
個々の製品にかかるマスク費用を削減する方式として、製造工程の途中までを共通化し、後半の配線工程のみを製品ごとに変更するマスタースライス方式がある。
【０００４】
マスタースライス方式の半導体装置では、複数の製品に共通に使用するマスターウェーハを予め作製しておき、そのマスターウェーハから必要枚数のウェーハを各製品に分配する。各製品では、分配されたマスターウェーハに対して、各製品固有の配線を施して最終製品を完成させ、それぞれの製品ごとの試験が行われる。
【０００５】
その際、割り当てられたマスターウェーハの中に、マスターウェーハ作製段階での不良率が高いウェーハが混じっていると、最終製品の不良率も高くなる。低歩留りのウェーハが多い場合には、出荷数量が不足する事態が発生する。
【０００６】
これに対して、従来、複数の半導体素子を形成するマスターウェーハ作製工程後、所定の半導体素子相互間を結線してテスト回路を形成し、そのテスト回路を用いてマスターウェーハの特性を形成し、その特性に応じてマスターウェーハを分類し、分類したウェーハごとに、互いに異なる半導体装置を製造するようにしたマスタースライス方式の半導体装置であるゲートアレイＬＳＩが提案されている（例えば、特許文献１参照。）。
【０００７】
この提案されたゲートアレイＬＳＩでは、半導体素子が形成された段階で、一旦、テストが行われ、そのテスト結果に応じて、各製品に使用するマスターウェーハが決定される。したがって、各製品の仕様に応じたマスターウェーハの分配が可能であり、最終製品の歩留りを向上させることができる。
【０００８】
しかし、近年は配線の多層化技術が向上し、７層乃至それ以上の配線層が形成された半導体装置も実用化されている。このような多層配線層を有する半導体装置では、例えば、５層目あたりまでを信号配線層として使用することが行われる。配線密度を向上させるため、信号配線として使用される配線は最小配線幅で形成されることが多く、また、配線本数も多い。そのため、配線層形成の技術的難度も高く、配線工程で不良が発生する確率も高くなっている。したがって、上述の従来のゲートアレイＬＳＩのように、半導体素子を形成した段階で一旦テストを行っても、最終製品の歩留りを必ずしも予測することができない、という問題が発生する。
【０００９】
また、近年は、クロック配線、電源配線、内部信号配線までの配線を予め行ったＩＰを共通のマスター部とするマスタースライス方式の半導体装置も実用化されている。このようなマスタースライス方式の半導体装置では、多層配線工程の中で、信号配線に使用される中間配線層形成までの工程が終了した段階で、マスターウェーハとして、ウェーハ・バンクにストックされる。したがって、このような中間配線層までの配線が行われているマスターウェーハを使用しても、最終製品の歩留りを高い精度で予測できることが望まれる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平９−１６７８３５号公報  （第４ページ、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、本発明の目的は、中間配線層までの配線が行われているマスターウェーハを使用しても、最終製品の歩留りを高い精度で予測することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロックを搭載したマスターウェーハを使用するマスタースライス方式の半導体装置であって、前記中間配線層に、前記機能ブロックに接続された試験用パッドを備えることを特徴とする半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、中間配線層までの配線が行われているマスターウェーハを使用しても、最終製品の歩留りを高い精度で予測することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例に係る半導体装置のマスターウェーハ段階でのチップ内の構成を示す模式的平面図。
【図２】本発明の実施例に係る半導体装置のマスターウェーハ段階での試験用パッドと機能ブロックの接続の例を示す図。
【図３】本発明の実施例に係る半導体装置の完成製品のチップ内の構成を示す模式的平面図。
【図４】本発明の実施例に係る半導体装置の製造工程フローの例を示すフロー図。
【図５】ウェーハ・バンクにストックされたマスターウェーハを個別の製品に分配する方法の説明図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例】
【００１６】
図１は、本発明の実施例に係る半導体装置のマスターウェーハ段階でのチップ内の構成を示す模式的平面図である。
【００１７】
本実施例の半導体装置は、例えば7層の配線構造を有するマスタースライス方式の半導体装置であり、中間配線層（例えば、５層目）の配線の形成が終了した段階でマスターウェーハとしてストックされるものとする。
【００１８】
このとき、各製品に共通に使用される機能ブロックは、５層目の配線層までを使用して、電源配線、クロック配線および内部信号配線が行われ、通常の機能動作を行うように設計されている。また、各機能ブロックには、機能ブロック単体でのテスト容易化のために、ＤＦＴ回路が含まれており、このＤＦＴ回路も、５層目の配線までで、テスト実行に必要な配線が完了している。
【００１９】
そこで、本実施例では、マスターウェーハ段階で、各機能ブロックの単体テストが行えるようにする。そのために、５層目の配線層を用いて試験用パッドを形成し、各機能ブロックに含まれるＤＦＴ回路と接続するようにする。
【００２０】
例えば、各製品に共通に使用される機能ブロックとしてＳＲＡＭマクロ１１、ロジックブロック１２、ロジックブロック１３、ＩＰブロック１４が搭載されている半導体装置において、図１に示すマスターウェーハ段階でのチップ１Ａでは、各機能ブロックの周辺に、試験用パッドＴＰが複数配置され、この試験用パッドＴＰが、各機能ブロックに含まれるＤＦＴ回路と接続される。
【００２１】
図２に、試験用パッドＴＰと機能ブロックに含まれるＤＦＴ回路との接続の例を示す。
【００２２】
図２（ａ）は、ＳＲＡＭマクロ１１における例である。
【００２３】
ＳＲＡＭマクロ１１は、メモリブロックであるＳＲＡＭ１１１と、ＳＲＡＭ１１１のテストを行うＤＦＴ回路としてＢＩＳＴ回路１１２とを有する。
【００２４】
ＢＩＳＴ回路１１２は、ＳＲＡＭ１１１に与えるアドレスとテストパターンを自動的に生成し、ＳＲＡＭ１１１のテストを行う。
【００２５】
本実施例では、５層目の配線層を用いて形成された試験用パッドＴＰを、ＢＩＳＴ回路１１２の入力端子および出力端子に接続する。
【００２６】
図２（ｂ）は、ロジックブロック１２における例である。
【００２７】
ロジックブロック１２は、ＤＦＴ回路としてスキャン・フリップフロップにより構成されるスキャンチェーン１２１を有しており、このスキャンチェーン１２１にスキャンパターンを入力することにより、組み合せ回路１２２のスキャンテストを行うことができる。
【００２８】
本実施例では、５層目の配線層を用いて形成された試験用パッドＴＰを、スキャンチェーン１２１および組み合せ回路１２２入力端子および出力端子に、それぞれ接続する。
【００２９】
このように、各機能ブロックに含まれるＤＦＴ回路が、５層目の配線層で形成された試験用パッドＴＰと接続される。
【００３０】
本実施例では、この試験用パッドを外部試験装置に接続し、マスターウェーハ段階で、各機能ブロックの単体テストを行う。その結果、マスターウェーハ段階で、各チップの正常／不良の判定を行うことができる。
【００３１】
マスターウェーハ段階でのテストが終了すると、マスターウェーハは、一旦、ウェーハ・バンクにストックされる。
【００３２】
その後、製品の発注があると、マスターウェーハに対して、個別の製品ごとに残りの工程が実行され、最終製品が完成する。この残りの工程の実行により、５層目の配線層の試験用パッドＴＰは、上層の構造物により覆われてしまう。その代わり、最上層（本実施例では７層目）の配線層でボンディングパッドＢＰが形成される。
【００３３】
図３に、完成製品のチップ１Ｂの構成を模式的平面図で示す。
【００３４】
チップの周辺部にボンディングパッドＢＰが配置され、各機能ブロックに含まれるＤＦＴ回路は、最終的には、このボンディングパッドＢＰに接続される。
【００３５】
このボンディングパッドＢＰを外部試験装置に接続することにより、完成製品においても、各機能ブロックに含まれるＤＦＴ回路を用いたテストが行われる。
【００３６】
次に、ウェーハ・バンクにストックされたマスターウェーハを用いて、個別の製品を製造する方法について説明する。
【００３７】
図４は、本実施例のマスターウェーハを用いて個別の製品を製造するときの工程の流れを示すフロー図である。
【００３８】
マスターウェーハ製造までの段階として、中間配線層である５層目の配線層までを使用して各機能ブロックのＤＦＴ回路を形成し（工程Ｓ０１）、この５層目の配線層に試験用パッドＴＰを形成する（工程Ｓ０２）。
【００３９】
次に、試験用パッドＴＰを外部試験装置に接続し、ＤＦＴ回路を利用して各機能ブロックの試験を行い（工程Ｓ０３）、マスターウェーハの歩留りを算出する（工程Ｓ０４）。
【００４０】
ここで、マスターウェーハの製造は終了し、マスターウェーハはウェーハ・バンクにストックされる（工程Ｓ０５）。
【００４１】
その後、個別製品の発注があると、マスターウェーハの歩留りにもとづいて、個別製品の発注数量に見合った枚数のマスターウェーハを、ウェーハ・バンクの中から選別する（工程Ｓ０６）。
【００４２】
最後に、選別したマスターウェーハに対して上層（６、７層目）の配線層を形成し（工程Ｓ０７）、個別製品が完成する。
【００４３】
このとき、上層の配線層の配線幅や配線間隔に関する設計基準は、下層の配線層に比べて緩やかであり、微細な配線は行われない。そのため、上層配線層の形成による歩留りの低下は殆ど発生しないと見込まれ、予定の数量の製品を十分に確保することができる。
【００４４】
次に、図５を用いて、ウェーハ・バンクにストックされたマスターウェーハを複数の製品に分配する方法について説明する。
【００４５】
図５に示す例では、中間配線層まで形成されたマスターウェーハが、ロット単位でウェーハ・バンクにストックされ、ロット単位でマスターウェーハの歩留りが管理されているものとする。
【００４６】
ここで、Ｌｏｔ１〜Ｌｏｔ６のロットの歩留りは規定の範囲内であるが、Ｌｏｔ７〜Ｌｏｔ８のロットの歩留りは規定を下回る低歩留りであるとする。
【００４７】
そこで、各製品にマスターウェーハを分配するときは、この低歩留りのＬｏｔ７〜Ｌｏｔ８のロットを除いて分配するようにする。また、各製品の発注数量と各ロットの歩留りから、各製品に分配するロット数を決定する。
【００４８】
例えば、図５に示す例では、製品Ａに１ロット（Ｌｏｔ１）、製品Ｂに２ロット（Ｌｏｔ２〜Ｌｏｔ３）、製品Ｃに３ロット（Ｌｏｔ４〜Ｌｏｔ６）を分配する。
【００４９】
その後、それぞれの製品は上層形成工程へ進み、最終製品が完成する。
【００５０】
このように、本実施例では、低歩留りのロットは製品に使用されないため、各製品の完成段階でも一定以上の歩留りが確保できる。
【００５１】
従来であれば、低歩留りであることが不明なため、Ｌｏｔ７やＬｏｔ８が製品に使用される可能性があり、低歩留りによる数量不足などの事態が発生するおそれがあったが、本実施例では、そのような事態の発生を防止することができる。
【００５２】
このような本実施例によれば、中間配線層までを使用して形成された各機能ブロックのＤＦＴ回路を、中間配線層に形成した試験用パッドに接続し、この試験用パッドを外部試験装置に接続することにより、ＤＦＴ回路を利用した、各機能ブロックの試験を行うことができる。これにより、中間配線層までの配線が行われているマスターウェーハの歩留りを算出することができ、中間配線層までの配線が行われているマスターウェーハを使用しても、最終製品の歩留りを高い精度で予測することができる。
【００５３】
その結果、このマスターウェーハを使用する製品に、低歩留りによる数量不足などの問題が発生することを防止することができる。
【符号の説明】
【００５４】
１Ａ  マスターウェーハ段階でのチップ
１Ｂ  完成製品のチップ
１１  ＳＲＡＭマクロ
１２、１３  ロジックマクロ
１４  ＩＰマクロ
１１１  ＳＲＡＭ
１１２  ＢＩＳＴ回路
１２１  スキャンチェーン
１２２  組み合せ回路
ＴＰ  試験用パッド
ＢＰ  ボンディングパッド
【図１】
2011049259.tif 000003
【図２】
2011049259.tif 000004
【図３】
2011049259.tif 000005
【図４】
2011049259.tif 000006
【図５】
2011049259.tif 000007