(57)【要約】      （修正有）【課題】ノイズ除去性能が高い半導体パッケージ基板を提供する。【解決手段】この半導体パッケージ基板３では、基板３を貫通して半導体チップ１の電源バンプＢ１とプリント配線基板２の電源パッドＰ１１とを接続するためのビアホールＶＨ１と、基板３を貫通して半導体チップ１の接地バンプＢ２とプリント配線基板２の接地パッドＰ１２とを接続するためのビアホールＶＨ２との間に、比誘電率が高く、ビアホールＶＨ１，ＶＨ２と略同じ長さを有する絶縁部材７を設け、ビアホールＶＨ１，ＶＨ２と絶縁部材７とでコンデンサ８を構成する。したがって、半導体チップ１で発生したノイズは、コンデンサ８でバイパスされる。【選択図】図２
2011003776.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップをプリント配線基板に実装するための半導体パッケージ基板であって、
第１の絶縁材料で形成された絶縁層と、
前記絶縁層を貫通して前記半導体チップの電源端子と前記プリント配線基板の電源端子とを接続するための第１の貫通電極と、
前記絶縁層を貫通して前記半導体チップの接地端子と前記プリント配線基板の接地端子とを接続するための第２の貫通電極と、
前記第１および第２の貫通電極間に設けられて前記第１の絶縁材料よりも比誘電率が高い第２の絶縁材料で形成され、前記第１および第２の貫通電極と略同じ長さを有する絶縁部材とを備え、
前記第１および第２の貫通電極と前記絶縁部材とはコンデンサを構成している、半導体パッケージ基板。
【請求項２】
前記第１および第２の貫通電極と前記絶縁部材とは、前記コンデンサを含み、前記半導体チップで発生したノイズが前記プリント配線基板に流入するのを防止する伝送線路型フィルタ回路を構成している、請求項１に記載の半導体パッケージ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体パッケージ基板に関し、特に、半導体チップをプリント配線基板に実装するための半導体パッケージ基板に関する。
【背景技術】
【０００２】
従来より、基板の電源配線と接地配線との間にコンデンサを接続し、そのコンデンサによってノイズを除去する方法が提案されている。
【０００３】
たとえば特許文献１の図１には、多層配線基板の下面（プリント配線基板側の表面）の電源電極と接地電極との間に高誘電体を配置し、電源電極と接地電極と高誘電体によってコンデンサを構成し、半導体チップで発生したノイズが多層配線基板を介してプリント配線基板に流入するのを防止する方法が開示されている。
【０００４】
また、特許文献２の図３には、プリント配線基板の電源配線層と接地配線層との間に高誘電率樹脂を入れてローパスフィルタ用コンデンサを形成する方法が開示されている。
【０００５】
また、特許文献３の図１には、多層配線基板の電源配線層と接地配線層との間に高誘電体層を配置してコンデンサを形成し、電源配線層の一方端部を電源電圧供給用のビアホールに接続するとともに、接地配線層の他方端部を接地電圧供給用のビアホールに接続し、ノイズを除去する方法が開示されている。
【０００６】
また、特許文献４には、インターポーザ内の隣接する２つのスルービア行の間の高誘電率材内に、インターポーザの表面と垂直な電源電極と接地電極を配置してコンデンサを形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１４９９９２公報
【特許文献２】特開２００１−２８８３３３公報
【特許文献３】特開２００１−６８８５８公報
【特許文献４】特開２００１−３５２００４公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１では、多層配線基板の下面にコンデンサを配置したので、そのコンデンサと多層配線基板の上面に搭載された半導体チップとの間の配線が長くなる。このため、配線のインダクタンス成分が増加し、ノイズの高周波成分に対するインピーダンスが増加し、コンデンサによってノイズをバイパスする性能が劣化する。これは、特許文献２，３でも同様である。
【０００９】
また、特許文献３では、電源配線層の一方端部を電源電圧供給用のビアホールに接続するとともに、接地配線層の他方端部を接地電圧供給用のビアホールに接続したので、コンデンサの寄生インダクタンスが増加し、コンデンサによってノイズをバイパスする性能が劣化してしまう（図４〜図６参照）。
【００１０】
また、特許文献４の図３では、コンデンサの一方電極が接地電圧供給用ビアホールの上端に接続されるとともに、コンデンサの他方電極が電源電圧供給用ビアホールの下端に接続されているので、コンデンサの寄生インダクタンスが増加し、コンデンサによってノイズをバイパスする性能が劣化してしまう（図４〜図６参照）。
【００１１】
それゆえに、この発明の主たる目的は、ノイズ除去性能が高い半導体パッケージ基板を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る半導体パッケージ基板は、半導体チップをプリント配線基板に実装するための半導体パッケージ基板であって、絶縁層、第１の貫通電極、第２の貫通電極、および絶縁部材を備える。絶縁層は、第１の絶縁材料で形成されている。第１の貫通電極は、絶縁層を貫通して半導体チップの電源端子とプリント配線基板の電源端子とを接続する。第２の貫通電極は、絶縁層を貫通して半導体チップの接地端子とプリント配線基板の接地端子とを接続する。絶縁部材は、第１および第２の貫通電極間に設けられて第１の絶縁材料よりも比誘電率が高い第２の絶縁材料で形成され、第１および第２の貫通電極と略同じ長さを有する。第１および第２の貫通電極と絶縁部材とはコンデンサを構成している。
【発明の効果】
【００１３】
この発明に係る半導体パッケージ基板では、絶縁層を貫通して半導体チップの電源端子とプリント配線基板の電源端子とを接続する第１の貫通電極と、絶縁基板を貫通して半導体チップの接地端子とプリント配線基板の接地端子とを接続する第２の貫通電極との間に、比誘電率が高く、第１および第２の貫通電極と略同じ長さを有する絶縁部材を設け、第１および第２の貫通電極と絶縁部材とでコンデンサを構成する。したがって、半導体チップで発生して第１および第２の貫通電極に流入したノイズを低インピーダンスでバイパスすることができ、高いノイズ除去性能を得ることができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の一実施の形態による半導体パッケージ基板を備えた半導体装置の構成を示すブロック図である。
【図２】図１に示した半導体パッケージ基板の要部を模式的に示す図である。
【図３】図２に示した半導体パッケージ基板の等価回路図である。
【図４】実施の形態の比較例となる半導体パッケージ基板の要部を模式的に示す断面図である。
【図５】図４に示した半導体パッケージ基板の等価回路図である。
【図６】一般的なコンデンサのインピーダンスの周波数特性を示す図である。
【図７】実施の形態の変更例を示す図である。
【発明を実施するための形態】
【００１５】
図１に示すように、この半導体装置は、ＬＳＩチップのような半導体チップ１と、プリント配線基板２と、半導体チップ１をプリント配線基板２に実装するための半導体パッケージ基板３とを備える。半導体チップ１の下面には複数（図では４つ）のバンプＢ１〜Ｂ４が所定のピッチで設けられている。半導体パッケージ基板３の上面には複数（図では４つ）のパッドＰ１〜Ｐ４がバンプＢ１〜Ｂ４と同じピッチで設けられている。バンプＢ１〜Ｂ４は、それぞれパッドＰ１〜Ｐ４の表面に接合される。
【００１６】
半導体パッケージ基板３の下面には、複数（図では４つ）のパッドＰ１１〜Ｐ１４がパッドＰ１〜Ｐ４よりも大きなピッチで設けられている。パッドＰ１〜Ｐ４は、配線、貫通電極などを介してそれぞれパッドＰ１１〜Ｐ１４に接続されている。プリント配線基板２の上面には、複数（図では４つ）のパッドＰ２１〜Ｐ２４がパッドＰ１１〜Ｐ１４と同じピッチで設けられている。パッドＰ１１〜Ｐ１４は、それぞれ半田ボールＳＢ１〜ＳＢ４を介してパッドＰ２１〜Ｐ２４に接合される。
【００１７】
たとえば、電源電圧ＶＣＣは、プリント配線基板２のパッドＰ２１から半導体パッケージ基板３およびバンプＢ１を介して半導体チップ１に供給される。接地電圧ＧＮＤは、プリント配線基板２のパッドＰ２２から半導体パッケージ基板３およびバンプＢ２を介して半導体チップ１に供給される。信号は、半導体パッケージ基板３を介して、プリント配線基板２のパッドＰ２３，Ｐ２４と半導体チップ１のバンプＢ３，Ｂ４との間で授受される。
【００１８】
図２は、半導体パッケージ基板３の要部を模式的に示す図である。図２において、半導体パッケージ基板３は、順次積層された絶縁層４、接地電極５、および絶縁層６を含む。絶縁層４，６は、比誘電率が５程度の一般的な絶縁樹脂で形成されている。
【００１９】
絶縁層４の下面には、パッドＰ１１，Ｐ１２が所定の間隔を開けて配置されている。パッドＰ１１，Ｐ１２の上にそれぞれビアホール（貫通電極）ＶＨ１，ＶＨ２が形成され、絶縁層６の上面においてビアホールＶＨ１，ＶＨ２の上にそれぞれパッドＰ５，Ｐ６が形成されている。ビアホールＶＨ１，ＶＨ２と接地電極５の間には絶縁膜（図示せず）が形成されており、ビアホールＶＨ１，ＶＨ２と接地電極５は電気的に絶縁されている。ビアホールＶＨ１，ＶＨ２の下端はそれぞれパッドＰ１１，Ｐ１２に接合され、それらの上端はそれぞれパッドＰ５，Ｐ６に接合されている。
【００２０】
ビアホールＶＨ１とＶＨ２の間には、絶縁層４，６および接地電極５を貫通するようにして絶縁部材７が設けられている。絶縁部材７は、比誘電率が５よりも大きな高誘電率樹脂で形成されている。絶縁部材７の両端はビアホールＶＨ１，ＶＨ２の外周面に接触しており、絶縁部材７の長さはビアホールＶＨ１，ＶＨ２の長さに略等しい。ビアホールＶＨ１，ＶＨ２と絶縁部材７とは、コンデンサ８を構成している。絶縁層６の上面には、パッドＰ１，Ｐ２が形成されている。パッドＰ５は、電源配線ＰＬａを介してパッドＰ１に接続されている。パッドＰ６は、接地配線ＧＬａを介してパッドＰ２に接続されている。
【００２１】
半導体チップ１のスイッチング動作に伴ってバンプＢ１，Ｂ２間に発生したノイズは、ビアホールＶＨ１，ＶＨ２および絶縁部材７で構成されたコンデンサ８でバイパスされる。このため、ノイズがプリント配線基板２の電源配線に流入して他の電気機器に悪影響を及ぼすことが防止される。
【００２２】
なお、ビアホールＶＨ１，ＶＨ２の間隔を小さくすると、コンデンサ８の容量値が大きくなり、コンデンサ８のノイズ除去性能が高くなる。したがって、ビアホールＶＨ１，ＶＨ２の間隔は、可能な限り小さくすることが望ましい。
【００２３】
また、電源電圧供給用のビアホールＶＨ１に隣接する接地電圧供給用のビアホールＶＨ２が複数ある場合、ビアホールＶＨ１と各ビアホールＶＨ２の間に絶縁部材７を設けるとよい。これにより、コンデンサ８の容量値を大きくして、コンデンサ８のノイズ除去性能を高めることができる。
【００２４】
また、半導体チップ１側の配線ＰＬａ，ＧＬａを可能な限り短くするとよい。これにより、配線ＰＬａ，ＧＬａのインダクタンスを小さくしてコンデンサ８のバイパス性能を高めることができる。
【００２５】
次に、本願発明の半導体パッケージ基板３のノイズ除去性能と、従来の半導体パッケージ基板のノイズ除去性能とを比較する。図３は、半導体パッケージ基板３の等価回路図である。図３において、半導体パッケージ基板３は、コンデンサ８と、コンデンサ８よりも半導体チップ１側の配線部３ａと、コンデンサ８よりもプリント配線基板２側の配線部３ｂとに分けられる。配線部３ａは電源配線ＰＬａおよび接地配線ＧＬａを含み、配線部３ｂは電源配線ＰＬｂおよび接地配線ＧＬｂを含む。
【００２６】
電源配線ＰＬａおよび接地配線ＧＬａの各々はインダクタンスＬａを有し、配線ＰＬａ，ＧＬａ間には相互インダクタンスＭａおよびキャパシタンスＣａがある。電源配線ＰＬｂおよび接地配線ＧＬｂの各々はインダクタンスＬｂを有し、配線ＰＬｂ，ＧＬｂ間には相互インダクタンスＭｂおよびキャパシタンスＣｂがある。
【００２７】
半導体チップ１側の配線部３ａのノイズに対する実効インダクタンスＬｅｆｆ１は、電源配線ＰＬａのインダクタンスＬａと接地配線ＧＬａのインダクタンスＬａとの和から配線ＰＬａ，ＧＬａ間の相互インダクタンスＭａを減算した値になり、Ｌｅｆｆ１＝２Ｌａ−Ｍａとなる。したがって、配線部３ａが長いと、配線部３ａの実効インダクタンスＬｅｆｆが増大する。実効インダクタンスＬｅｆｆ１は、半導体チップ１から見てコンデンサ８に直列に接続されるので、コンデンサ８の寄生インダクタンスとなる。したがって、配線部３ａは短いほど良い。
【００２８】
コンデンサ８では、ビアホールＶＨ１はインダクタンスＬ１を有し、ビアホールＶＨ２はインダクタンスＬ２を有する。ビアホールＶＨ１，ＶＨ２の実効インダクタンスＬｅｆｆ２は、ビアホールＶＨ１のインダクタンスＬｃとビアホールＶＨ２のインダクタンスＬｃとの和からビアホールＶＨ１，ＶＨ２間の相互インダクタンスＭを減算した値になり、Ｌｅｆｆ２＝２Ｌｃ−Ｍｃとなる。また、ビアホールＶＨ１，ＶＨ２間にはキャパシタンスＣが存在する。実効インダクタンスＬｅｆｆ２は、コンデンサ８の寄生インダクタンスとなる。ビアホールＶＨ１，ＶＨ２およびコンデンサ８は、半導体チップ１側の２端子とプリント配線基板２側の２端子とを有する伝送線路型フィルタを構成している。
【００２９】
このように、コンデンサ８には、寄生インダクタンスＬｅｆｆ１，Ｌｅｆｆ２が存在するが、寄生インダクタンスＬｅｆｆ１，Ｌｅｆｆ２は配線部３ａおよびコンデンサ８のインダクタンス２Ｌ＋２Ｌｃから相互インダクタンスＭａ＋Ｍｃを減算した値になる。したがって、本願発明では、寄生インダクタンスＬｅｆｆ１，Ｌｅｆｆ２によるコンデンサ８のバイパス性能の劣化は比較的小さくなる。
【００３０】
図４は、本願発明の比較例となる従来の半導体パッケージ基板３０の要部を示す断面図である。図４において、この半導体パッケージ基板３０では、絶縁層３１内に電源電極３２と接地電極３３が上下に形成され、電極３２，３３間に高誘電体層３４が形成されてコンデンサ３５が構成されている。
【００３１】
電源電極３２の一方端部は、ビアホールＶＨ３１を介して絶縁層３１の上面のパッドＰ３１に接続されるとともに、ビアホールＶＨ４１を介して絶縁層３１の下面のパッドＰ４１に接続されている。また、接地電極３３の他方端部は、ビアホールＶＨ３２を介して絶縁層３１の上面のパッドＰ３２に接続されるとともに、ビアホールＶＨ４２を介して絶縁層３１の下面のパッドＰ４２に接続されている。
【００３２】
パッドＰ３１，Ｐ３２の各々は、半導体チップのバンプに接合される。パッドＰ４１、Ｐ４２の各々は、プリント配線基板のバッドに接合される。半導体チップで発生したノイズは、コンデンサ３５によって除去される。
【００３３】
図５は、図４に示した半導体パッケージ基板３０の等価回路図である。図５において、半導体パッケージ基板３０は、コンデンサ３５と、コンデンサ３５よりも半導体チップ１側の配線部３０ａと、コンデンサ３５よりもプリント配線基板２側の配線部３０ｂとに分けられる。配線部３０ａは電源配線ＰＬａおよび接地配線ＧＬａを含み、配線部３０ｂは電源配線ＰＬｂおよび接地配線ＧＬｂを含む。
【００３４】
電源配線ＰＬａおよび接地配線ＧＬａの各々はインダクタンスＬａを有し、配線ＰＬａ，ＧＬａ間には相互インダクタンスＭａおよびキャパシタンスＣａがある。電源配線ＰＬｂおよび接地配線ＧＬｂの各々はインダクタンスＬｂを有し、配線ＰＬｂ，ＧＬｂ間には相互インダクタンスＭｂおよびキャパシタンスＣｂがある。
【００３５】
半導体チップ１側の配線部３０ａのノイズに対する実効インダクタンスＬｅｆｆ１は、電源配線ＰＬａのインダクタンスＬａと、接地配線ＧＬａのインダクタンスＬａと、配線ＰＬａ，ＧＬａ間の相互インダクタンスＭａの差となり、Ｌｅｆｆ３＝２Ｌａ−Ｍａとなる。したがって、配線部３０ａが長いと、配線部３０ａの実効インダクタンスＬｅｆｆ３が増大する。実効インダクタンスＬｅｆｆ３は、半導体チップ１から見てコンデンサ３５に直列に接続されるので、コンデンサ３５の寄生インダクタンスとなる。
【００３６】
コンデンサ３５では、ビアホールＶＨ３１はインダクタンスＬｃを有し、電源電極３２はインダクタンスＬｄを有し、接地電極３３はインダクタンスＬｅを有し、ビアホールＶＨ３２はインダクタンスＬｆを有する。また、電極３２，３３間には、相互インダクタンスＭｃがある。この場合、電極３２，３３の実効インダクタンスＬｅｆｆ４は、Ｌｅｆｆ２＝Ｌｄ＋Ｌｅ＋Ｍｃとなる。また、電極３２，３３間には、キャパシタンスＣｃが存在する。インダクタンスＬｃ，Ｌｆ，Ｌｅｆｆ４は、コンデンサ３５の寄生インダクタンスとなる。
【００３７】
このように、コンデンサ３５には、大きな寄生インダクタンスＬｅｆｆ３，Ｌｅｆｆ４，Ｌｃ，Ｌｆが存在する。この寄生インダクタンスＬｅｆｆ３，Ｌｅｆｆ４，Ｌｃ，Ｌｆは、半導体チップ１で発生したノイズに対して大きなインピーダンスになるので、コンデンサ３５のバイパス性能は劣化する。
【００３８】
また、半導体チップ１の電源バンプ（ＶＣＣ）でノイズが発生し、そのノイズが電源配線ＰＬａを通過してコンデンサ３５に到達した場合、そのノイズは、コンデンサ３５および接地配線ＧＬｂを介してパッドＰ２２に流れるとともに、電源配線ＰＬｂを介してパッドＰ２１に流れる。したがって、全てのノイズを接地用のパッドＰ２２に流すことはできない。
【００３９】
以上より、本願発明の半導体パッケージ基板３のノイズ除去性能は、従来の半導体パッケージ基板３０のノイズ除去性能よりも高くなる。
【００４０】
なお、図６は、市販されている一般的なコンデンサのインピーダンスの周波数特性を示す図である。図６において、コンデンサのインピーダンスは、ある周波数ｆ０よりも低い周波数帯域では容量性を示し、その周波数ｆ０よりも高い周波数帯域では寄生インダクタンス成分の影響で、誘導性の特性を示す。このことから、本願発明のように、コンデンサのインダクタンス成分を低減することが高周波ノイズの低減に向けて有効な手段であることが分かる。
【００４１】
図７は、この実施の形態の変更例となる半導体パッケージ基板５０の要部を示す平面図である。図７において、この半導体パッケージ基板５０では、絶縁層５１の上面に２つの電源パッドＰ５１，Ｐ５２と２つの接地パッドＰ５３，Ｐ５４が設けられている。電源パッドＰ５１，Ｐ５２は電源配線ＰＬ５１によって接続され、接地パッドＰ５３，Ｐ５４は接地配線ＧＬ５１によって接続されている。
【００４２】
パッドＰ５２，Ｐ５４の近傍には、２つのビアホールＶＨ５１，ＶＨ５２が形成されている。ビアホールＶＨ５１，ＶＨ５２の間隔は、パッドＰ５２，Ｐ５４の間隔よりも小さい。パッドＰ５２とビアホールＶＨ５１の上端との間は電極ＥＬ５１によって接続され、パッドＰ５４とビアホールＶＨ５２の上端との間は電極ＥＬ５２によって接続されている。ビアホールＶＨ５１，ＶＨ５２の隙間には、ビアホールＶＨ５１，ＶＨ５２と略同じ長さの絶縁部材５２が設けられている。絶縁部材５２は、絶縁部材７と同様に、高い比誘電率を有する。ビアホールＶＨ５１，ＶＨ５２および絶縁部材５２は、コンデンサ５３を構成している。
【００４３】
半導体パッケージ基板５０は、半導体チップ（図示せず）をプリント配線基板に実装するために使用される。電源パッドＰ５１，Ｐ５２の各々は半導体チップの電源バンプに接合され、接地パッドＰ５３，Ｐ５４の各々は半導体チップの接地バンプに接合される。ビアホールＶＨ５１，ＶＨ５２の下端は、それぞれプリント配線基板（図示せず）の電源パッドおよび接地パッドに接続される。半導体チップで発生したノイズは、コンデンサ５３でバイパスされる。この変更例でも、実施の形態と同じ効果が得られる。
【００４４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４５】
１  半導体チップ、２  プリント配線基板、３，３０，５０  半導体パッケージ基板、Ｐ  パッド、Ｂ  バンプ、ＳＢ  半田ボール、４，６，３１，５１  絶縁層、５，３４  接地電極、７，５２  絶縁部材、８，３５，５３  コンデンサ、ＶＨ  ビアホール、ＰＬ  電源配線、ＧＬ  接地配線、３２  電源電極、３２  接地電極、３４  高誘電体層。
【図１】
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【図２】
2011003776.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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