(57)【要約】【課題】信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置の製造方法を提供することにある。【解決手段】側壁にサイドウォール絶縁膜が形成されたゲート配線２０を形成する工程と、第１の応力膜３８を形成する工程と、第１の応力膜上にエッチングストッパ膜４０を形成する工程と、エッチングストッパ膜をエッチングし、第１の応力膜のうちのサイドウォール絶縁膜を覆う部分上にエッチングストッパ膜を選択的に残存させる工程と、第２の領域４を露出する第１のマスクを用いて第２の領域内の第１の応力膜をエッチングする工程と、第２の応力膜４２を形成する工程と、第１の領域２を露出する第２のマスクを用いて第１の領域内の第２の応力膜をエッチングする工程と、第１の領域と第２の領域との境界部におけるゲート配線に達するコンタクトホール４６ａを形成する工程とを有している。【選択図】図１
2011077432.tif 000002
【特許請求の範囲】
【請求項１】
側壁にサイドウォール絶縁膜が形成されたゲート配線を半導体基板上の第１の領域内及び第２の領域内に連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、
前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆う第１の応力膜を形成する工程と、
前記第１の応力膜上に、前記第１の応力膜とエッチング特性が異なるエッチングストッパ膜を形成する工程と、
前記エッチングストッパをエッチングし、前記第１の応力膜のうちの前記サイドウォール絶縁膜を覆う部分上に前記エッチングストッパ膜を選択的に残存させる工程と、
前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を、前記第１の応力膜上及び前記エッチングストッパ膜上に形成する工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記エッチングストッパ膜及び前記第１の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記エッチングストッパ膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜及び前記エッチングストッパ膜を覆うように形成する工程と、
前記第２の領域を覆い、前記第１の領域を露出する第２のマスク層を、前記第２の応力膜上に形成する工程と、
前記第２のマスク層をマスクとして、前記第２の応力膜をエッチングする工程と、
前記半導体基板上に、前記第１の応力膜、前記エッチングストッパ膜及び前記第２の応力膜を覆う絶縁層を形成する工程と、
前記絶縁層、前記第２の応力膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、
前記コンタクトホール内に導体プラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記エッチングストッパのエッチングを、異方性エッチングにより行う
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記第２のマスク層を形成する工程では、前記第２のマスク層のうちの前記第１の領域側の端面が前記第１の応力膜上に位置するように、前記第２のマスク層を形成し、
前記第２の応力膜をエッチングする工程では、前記第２の応力膜の一部が前記第１の応力膜の一部と重なり合うように、前記第２の応力膜がエッチングされる
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のトランジスタは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの一方であり、
前記第２のトランジスタは、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの他方である
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第２の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２の応力膜は、他のシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記エッチングストッパ膜は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近時、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有するＣＭＯＳ回路を含む半導体装置が注目されている。
【０００３】
かかる半導体装置においては、例えば、ＮＭＯＳトランジスタ形成領域内及びＰＭＯＳトランジスタ形成領域内に連続的にゲート配線が形成される。ゲート配線のうちのＮＭＯＳトランジスタ形成領域内の部分は、ＮＭＯＳトランジスタのゲート電極として機能する。ゲート配線のうちのＰＭＯＳトランジスタ形成領域内の部分は、ＰＭＯＳトランジスタのゲート電極として機能する。
【０００４】
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成された半導体基板上には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを覆うように層間絶縁膜が形成される。層間絶縁膜にはゲート配線に達するコンタクトホールが形成され、かかるコンタクトホール内に導体プラグが埋め込まれる。
【０００５】
ＮＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が印加されるように、ＮＭＯＳトランジスタを覆う応力膜を形成する方法が提案されている。また、ＰＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＰＭＯＳトランジスタのチャネル領域に圧縮応力が印加されるように、ＰＭＯＳトランジスタを覆う応力膜を形成する方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０８１６６号公報
【特許文献２】特開２００８−１８６９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ゲート配線に達するコンタクトホールを形成する際に、良好なコンタクトホールを形成し得ない場合があった。この場合には、導体プラグとゲート配線との間の接続の信頼性が十分に確保し得ず、また、必ずしも十分に高い製造歩留まりが得られないこととなる。
【０００８】
本発明の目的は、信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、側壁にサイドウォール絶縁膜が形成されたゲート配線を半導体基板上の第１の領域内及び第２の領域内に連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆う第１の応力膜を形成する工程と、前記第１の応力膜上に、前記第１の応力膜とエッチング特性が異なるエッチングストッパ膜を形成する工程と、前記エッチングストッパをエッチングし、前記第１の応力膜のうちの前記サイドウォール絶縁膜を覆う部分上に前記エッチングストッパ膜を選択的に残存させる工程と、前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を、前記第１の応力膜上及び前記エッチングストッパ膜上に形成する工程と、前記第１のマスク層をマスクとして、前記第２の領域内の前記エッチングストッパ膜及び前記第１の応力膜をエッチング除去する工程と、前記半導体基板上に、前記エッチングストッパ膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜及び前記エッチングストッパ膜を覆うように形成する工程と、前記第２の領域を覆い、前記第１の領域を露出する第２のマスク層を、前記第２の応力膜上に形成する工程と、前記第２のマスク層をマスクとして、前記第２の応力膜をエッチングする工程と、前記半導体基板上に、前記第１の応力膜、前記エッチングストッパ膜及び前記第２の応力膜を覆う絶縁層を形成する工程と、前記絶縁層、前記第２の応力膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、前記コンタクトホール内に導体プラグを埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
開示の半導体装置の製造方法によれば、第１の応力膜のうちのサイドウォール絶縁膜を覆う部分上にエッチングストッパ膜を選択的に残存させ、その他の部分のエッチングストッパ膜を除去する。このため、ゲート配線に達するコンタクトホールを形成する際に、エッチングストッパ膜によりエッチングが阻害されることなく、良好なコンタクトホールを形成することができる。しかも、第１の応力膜のうちのサイドウォール絶縁膜を覆う部分上にはエッチングストッパ膜が存在しているため、第２の応力膜をエッチングする際に、かかる部分の第１の応力膜がエッチングされることはない。従って、トランジスタのチャネル領域に十分なストレスを加えることができる。従って、トランジスタのキャリア移動度の向上を実現しつつ、信頼性の高い半導体装置を高い製造歩留まりで提供することができる。
【図面の簡単な説明】
【００１１】
【図１】一実施形態による半導体装置を示す断面図である。
【図２】一実施形態による半導体装置を示す平面図である。
【図３】チャネル領域に生ずる歪みについてのシミュレーション結果を示すグラフである。
【図４】一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図７】一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図８】一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図９】一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１０】一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１１】一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１２】一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１３】一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１４】一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１５】一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１６】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合の例（その１）を示す工程断面図（その１）である。
【図１７】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合の例（その１）を示す工程断面図（その２）である。
【図１８】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合の例（その２）を示す工程断面図（その１）である。
【図１９】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合の例（その２）を示す工程断面図（その２）である。
【発明を実施するための形態】
【００１２】
図１６及び図１７は、ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合の例（その１）を示す工程断面図である。なお、図１６及び図１７においては、ゲート配線１２０より下の部分については省略されている。
【００１３】
ＮＭＯＳトランジスタ形成領域１０２内及びＰＭＯＳトランジスタ形成領域１０４内には、ＮＭＯＳトランジスタのゲート電極１２０ａとＰＭＯＳトランジスタのゲート電極１２０ｂとを含むゲート配線１２０が形成される（図１６（ａ）参照）。ゲート配線１２０の上部には、シリサイド層１３２が形成される。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成された半導体基板（図示せず）上には、全面に、引っ張り応力膜１３８が形成される。引っ張り応力膜１３８上には、ＮＭＯＳトランジスタ形成領域１０２を覆い、ＰＭＯＳトランジスタ形成領域１０４を露出するフォトレジスト膜１６０が形成される。
【００１４】
次に、図１６（ｂ）に示すように、フォトレジスト膜１６０をマスクとして、引っ張り応力膜１３８をエッチングする。
【００１５】
次に、図１６（ｃ）に示すように、全面に、圧縮応力膜１４２を形成する。
【００１６】
次に、図１６（ｄ）に示すように、圧縮応力膜１４２上に、フォトレジスト膜１６２を形成する。フォトレジスト膜１６２は、ＰＭＯＳトランジスタ形成領域１０４のみならず、ＮＭＯＳトランジスタ形成領域１０２のうちのＰＭＯＳトランジスタ形成領域１０４に近接している部分をも覆うように形成される。
【００１７】
次に、図１６（ｅ）に示すように、フォトレジスト膜１６２をマスクとし、圧縮応力膜１４２をエッチングする。ＮＭＯＳトランジスタ形成領域１０２の一部をも覆うようにフォトレジスト膜１６２が形成されているため、圧縮応力膜１４２のうちのＮＭＯＳトランジスタ形成領域１０２側の端面は、引っ張り応力膜１３８上に位置する。圧縮応力膜１４２をエッチングする際には、ある程度のオーバーエッチングが行われるため、引っ張り応力膜１３８の上層部までもがエッチングされる。このため、図１６（ｅ）に示すように、引っ張り応力膜１３８の膜厚が薄くなってしまう。
【００１８】
次に、図１７（ａ）に示すように、全面に、層間絶縁膜１４４を形成する。
【００１９】
次に、図１７（ｂ）に示すように、開口部１６６が形成されたフォトレジスト膜１６４を形成する。
【００２０】
次に、フォトレジスト膜１６４をマスクとして、層間絶縁膜１４４等をエッチングし、ゲート配線１２０に達するコンタクトホール１４６を形成する。
【００２１】
このように、図１６及び図１７に示すような半導体装置の製造方法では、圧縮応力膜１４２をエッチングする際に、引っ張り応力膜１３８の上層部までもがエッチングされ、引っ張り応力膜１３８の膜厚が小さくなってしまう。引っ張り応力膜１３８の膜厚が小さくなってしまうと、ＮＭＯＳトランジスタのチャネル領域に加わるストレスが小さくなり、キャリア移動度を十分に向上し得ない場合がある。
【００２２】
圧縮応力膜１４２をエッチングする際に、引っ張り応力膜１３８の上層部までもがエッチングされてしまうのを防止すべく、引っ張り応力膜１３８上にエッチングストッパ膜を形成することが提案されている。
【００２３】
図１８及び図１９は、引っ張り応力膜上にエッチングストッパ膜を形成する場合を示す工程断面図である。なお、図１８及び図１９においては、ゲート配線１２０より下の部分については省略されている。
【００２４】
ＮＭＯＳトランジスタ形成領域１０２内及びＰＭＯＳトランジスタ形成領域１０４内には、ＮＭＯＳトランジスタのゲート電極１２０ａとＰＭＯＳトランジスタのゲート電極１２０ｂとを含むゲート配線１２０が形成される（図１８（ａ）参照）。ゲート配線１２０の上部には、シリサイド層１３２が形成される。ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成された半導体基板（図示せず）上には、全面に、引っ張り応力膜１３８が形成される。引っ張り応力膜１３８上には、エッチングストッパ膜１４０が形成される。エッチングストッパ膜１４０上には、ＮＭＯＳトランジスタ形成領域１０２を覆い、ＰＭＯＳトランジスタ形成領域１０４を露出するフォトレジスト膜１６０が形成される。
【００２５】
次に、図１８（ｂ）に示すように、フォトレジスト膜１６０をマスクとして、エッチングストッパ膜１４０及び引っ張り応力膜１３８をエッチングする。
【００２６】
次に、図１８（ｃ）に示すように、全面に、圧縮応力膜１４２を形成する。
【００２７】
次に、圧縮応力膜１４２上に、フォトレジスト膜１６２を形成する。フォトレジスト膜１６２は、ＰＭＯＳトランジスタ形成領域１０４のみならず、ＮＭＯＳトランジスタ形成領域１０２のうちのＰＭＯＳトランジスタ形成領域１０４に近接している部分をも覆うように形成される。
【００２８】
次に、図１８（ｄ）に示すように、フォトレジスト膜１６２をマスクとし、エッチングストッパ膜１４０をエッチングストッパとして、圧縮応力膜１４２をエッチングする。ＮＭＯＳトランジスタ形成領域１０２の一部をも覆うようにフォトレジスト膜１６２が形成されているため、圧縮応力膜１４２のうちのＮＭＯＳトランジスタ形成領域１０２側の端面は、エッチングストッパ膜１４０上に位置する。圧縮応力膜１４２のエッチングはエッチングストッパ膜１４０で停止するため、引っ張り応力膜１３８がエッチングされてしまうことはない。
【００２９】
次に、図１９（ａ）に示すように、全面に、層間絶縁膜１４４を形成する。
【００３０】
次に、図１９（ｂ）に示すように、開口部１６６が形成されたフォトレジスト膜１６４を形成する。
【００３１】
次に、フォトレジスト膜１６４をマスクとして、層間絶縁膜１４４等をエッチングし、ゲート配線１２０に達するコンタクトホール１４６ａを形成する。
【００３２】
このようにしてゲート配線１２０に達するコンタクトホール１４６ａを形成する場合には、コンタクトホール１４６ａを形成すべき箇所の一部にエッチングストッパ膜１４０の一部が存在し、エッチングストッパ膜１４０によりエッチングが阻害される。このため、図１９（ｂ）に示すように、コンタクトホール１４６ａの下部においてコンタクトホール１４６ａの断面積が比較的小さくなってしまったり、開口不良が生じてしまったりする虞がある。
【００３３】
［一実施形態］
一実施形態による半導体装置及びその製造方法を図１乃至図１５を用いて説明する。
【００３４】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図３を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図１（ａ）の紙面左側の図は、ＮＭＯＳトランジスタ形成領域（第１トランジスタ形成領域）２を示しており、図２におけるＡ−Ａ′線断面に対応している。図１（ａ）の紙面右側の図は、ＰＭＯＳトランジスタ形成領域（第２トランジスタ形成領域）４を示しており、図２におけるＢ−Ｂ′線断面に対応している。図１（ｂ）は、ゲート配線に沿った断面図であり、図２におけるＣ−Ｃ′線断面に対応している。
【００３５】
図１に示すように、半導体基板１０には、素子領域１２ａ、１２ｂを確定する素子分離領域１４が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。ＮＭＯＳトランジスタ形成領域２内、及び、ＰＭＯＳトランジスタ形成領域４内には、それぞれ素子分離領域１４により確定された素子領域１２ａ、１２ｂが形成されている。
【００３６】
ＮＭＯＳトランジスタ形成領域２における半導体基板１０内には、Ｐ型ウェル１６Ｐが形成されている。ＰＭＯＳトランジスタ形成領域４における半導体基板１０内には、Ｎ型ウェル１６Ｎが形成されている。
【００３７】
ＮＭＯＳトランジスタ形成領域２には、ゲート絶縁膜１８を介してゲート電極２０ａが形成されている。ＰＭＯＳトランジスタ形成領域４には、ゲート絶縁膜１８を介してゲート電極２０ｂが形成されている。ゲート絶縁膜１８としては、例えばシリコン窒化酸化膜を用いる。
【００３８】
ゲート電極２０ａ及びゲート電極２０ｂは、ＮＭＯＳトランジスタ形成領域２及びＰＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０の一部である。ゲート配線２０としては、例えばポリシリコン膜等が用いられている。ゲート配線２０は、かかるポリシリコン膜等の上に形成されたシリサイド層３２等を含んでいてもよい。ゲート配線２０の幅は、例えば３０〜３５ｎｍ程度とする。
【００３９】
ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０には、幅広部（接続部）２１が形成されている。ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅は、素子領域１２ａ、１２ｂ内におけるゲート配線２０の幅より広くなっている。ゲート配線２０にこのような幅広部２１を形成しているのは、導体プラグ５０ａを埋め込むためのコンタクトホール４６ａが、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部に達するように形成されるためである。
【００４０】
ＮＭＯＳトランジスタ形成領域２におけるゲート配線２０には、Ｎ型のドーパント不純物が導入されており、これにより、ＮＭＯＳトランジスタ３４のゲート電極２０ａが形成されている。ＰＭＯＳトランジスタ形成領域４におけるゲート配線２０には、Ｐ型のドーパント不純物が導入されており、これにより、ＰＭＯＳトランジスタ３６のゲート電極２０ｂが形成されている。このように、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域２内の部分はＮＭＯＳトランジスタ３４のゲート電極２０ａとなっており、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域４内の部分はＰＭＯＳトランジスタ３６のゲート電極２０ｂとなっている。
【００４１】
ＮＭＯＳトランジスタ３４のゲート電極２０ａとＰＭＯＳトランジスタ３６のゲート電極２０ｂとの境界は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界と一致している。
【００４２】
ゲート配線２０の側壁部分、即ち、ＮＭＯＳトランジスタ３４のゲート電極２０ａの側壁部分、及び、ＰＭＯＳトランジスタ３６のゲート電極２０ｂの側壁部分には、サイドウォール絶縁膜２２が形成されている。サイドウォール絶縁膜２２の材料としては、例えばシリコン酸化膜が用いられている。サイドウォール絶縁膜２２の厚さは、例えば７０ｎｍ程度とする。
【００４３】
サイドウォール絶縁膜２２が形成されたゲート電極２０ａの両側の半導体基板１０内には、低濃度不純物拡散層（エクステンション領域）２４ａと高濃度不純物拡散層２４ｂとを有するソース／ドレイン拡散層２６が形成されている。ソース拡散層２６とドレイン拡散層２６との間の部分は、ＮＭＯＳトランジスタ３４のチャネル領域となる。
【００４４】
サイドウォール絶縁膜２２が形成されたゲート電極２０ｂの両側の半導体基板１０内には、低濃度不純物拡散層（エクステンション領域）２８ａと高濃度不純物拡散層２８ｂとを有するソース／ドレイン拡散層３０が形成されている。ソース拡散層３０とドレイン拡散層３０との間の部分は、ＰＭＯＳトランジスタ３６のチャネル領域となる。
【００４５】
ゲート配線２０の上部、及び、ソース／ドレイン拡散層２６、３０上には、それぞれシリサイド層３２が形成されている。シリサイド層３２としては、例えばニッケルシリサイド層やコバルトシリサイド層等が用いられている。ソース／ドレイン拡散層２６、３０上のシリサイド層３２は、ソース／ドレイン電極として機能する。ゲート配線２０の上部のシリサイド層３２は、ゲート配線２０の低抵抗化を図るためのものである。
【００４６】
こうして、ＮＭＯＳトランジスタ形成領域２には、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＰＭＯＳトランジスタ３４が形成されている。また、ＰＭＯＳトランジスタ形成領域４には、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＰＭＯＳトランジスタ３６が形成されている。
【００４７】
ＮＭＯＳトランジスタ形成領域２における半導体基板１０上には、ＮＭＯＳトランジスタ３４を覆うように応力膜（第１の応力膜、ストレス膜）３８が形成されている。応力膜３８は、ＮＭＯＳトランジスタ３４のチャネル領域に引っ張り応力を印加し、キャリア移動度の向上を図るものである。応力膜（引っ張り応力膜）３８としては、例えばシリコン窒化膜が用いられている。応力膜３８の膜厚は、例えば７０ｎｍ程度とする。応力膜３８のうちのＰＭＯＳトランジスタ形成領域４側の端面は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界に位置している。
【００４８】
応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分を覆うように、応力膜３８とエッチング特性が異なるエッチングストッパ膜（絶縁膜）４０が形成されている。即ち、エッチングストッパ膜４０は、応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分上に選択的に形成されている。エッチングストッパ膜４０は、後述する応力膜（第２の応力膜）４２をエッチングする際に、エッチングストッパとして機能するものである。エッチングストッパ膜４０としては、例えばシリコン酸化膜が用いられている。エッチングストッパ膜４０の膜厚は、例えば２５ｎｍ程度とする。
【００４９】
ＰＭＯＳトランジスタ形成領域４における半導体基板１０上には、ＰＭＯＳトランジスタ３６を覆うように応力膜（第２の応力膜、ストレス膜）４２が形成されている。応力膜４２は、ＰＭＯＳトランジスタ３６のチャネル領域に圧縮応力を印加し、キャリア移動度の向上を図るものである。応力膜（圧縮応力膜）４２のエッチング特性は、エッチングストッパ膜４０のエッチング特性と異なっている。応力膜４２としては、例えばシリコン窒化膜が用いられている。応力膜４２の膜厚は、例えば６０〜８０ｎｍとする。応力膜４２のうちのＮＭＯＳトランジスタ形成領域２側の縁部は、応力膜３８の一部と重なり合っている。
【００５０】
応力膜３８のうちのエッチングストッパ膜４０により覆われていない部分の膜厚は、応力膜３８のうちのエッチングストッパ膜４０により覆われている部分の膜厚より薄くなる場合がある。応力膜４２をパターニングする際におけるオーバーエッチングにより、応力膜３８の上層部がある程度エッチングされてしまう場合があるためである。
【００５１】
図３は、チャネル領域に生ずる歪みについてのシミュレーション結果を示すグラフである。図３の横軸は、平坦部における応力膜３８の膜厚を示している。より具体的には、図３の横軸は、ソース／ドレイン電極３２上や素子分離領域１４上における応力膜３８の膜厚を示している。図３の縦軸は、トランジスタ３４のチャネル領域の中央部の表面において生ずる歪みの大きさを示している。図３における●印のプロットは、応力膜３８のうちのサイドウォール絶縁膜２２を覆っている部分の膜厚が６０ｎｍである場合を示している。図３における▲印のプロットは、応力膜３８のうちのサイドウォール絶縁膜２２を覆っている部分の膜厚が７０ｎｍである場合を示している。図３における○印のプロットは、応力膜３８のうちのサイドウォール絶縁膜２２を覆っている部分の膜厚が８０ｎｍである場合を示している。
【００５２】
図３から分かるように、トランジスタ３４のチャネル領域に生ずるストレスは、平坦部における応力膜３８の膜厚には殆ど依存しない。
【００５３】
一方、トランジスタ３４のチャネル領域に生ずるストレスは、応力膜３８のうちのサイドウォール絶縁膜２２を覆っている部分の膜厚に大きく依存する。
【００５４】
チャネル領域に生ずるストレスが、応力膜３８のうちのサイドウォール絶縁膜２２を覆っている部分の膜厚に大きく依存し、平坦部における応力膜３８の膜厚に殆ど依存しないのは、チャネル領域との距離によるものと考えられる。
【００５５】
即ち、応力膜３８のうちのサイドウォール絶縁膜２２を覆っている部分は、チャネル領域に近接しているため、かかる部分における膜厚の減少は、チャネル領域に印加されるストレスの低下を招く。
【００５６】
一方、平坦部に存在する応力膜３８は、チャネル領域から離間しているため、かかる部分における膜厚の減少は、チャネル領域に印加されるストレスの低下を殆ど招かない。
【００５７】
このことから、応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分がエッチングされないようにすれば、かかる部分以外の応力膜３８がある程度エッチングされたとしても、チャネル領域に十分なストレスを印加し得ることが分かる。
【００５８】
従って、図１のように、応力膜３８のうちのサイドウォール絶縁膜２２を覆っていない部分がある程度エッチングされたとしても、チャネル領域に加わるストレスは殆ど低下せず、キャリア移動度の高いトランジスタ３４が得ることが可能である。
【００５９】
応力膜３８、エッチングストッパ膜４０及び応力膜４２が形成された半導体基板１０上には、層間絶縁膜４４が形成されている。層間絶縁膜４４の表面は、平坦化されている。層間絶縁膜４４の膜厚は、例えば３５０〜４００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜等が用いられている。
【００６０】
層間絶縁膜４４、応力膜４２及び応力膜３８には、ゲート配線２０に達するコンタクトホール４６ａが形成されている。かかるコンタクトホール４６ａは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するように形成されている。コンタクトホール４６ａは、素子領域１２ａと素子領域１２ｂの間に位置している素子分離領域１４の上方に位置している。コンタクトホール４６ａは、層間絶縁膜４４、応力膜４２及び応力膜３８を貫通している。
【００６１】
本実施形態において、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａを形成するのは、以下のような理由によるものである。即ち、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界からずれた箇所にコンタクトホール４６ａを形成する場合には、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４のいずれかのサイズが大きくなってしまう。ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４のサイズを最小限にするためには、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを配することが好ましい。このような理由により、本実施形態では、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成されている。
【００６２】
ＮＭＯＳトランジスタ形成領域２における層間絶縁膜４４及び応力膜３８には、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール４６ｂが形成されている。
【００６３】
ＰＭＯＳトランジスタ形成領域４における層間絶縁膜４４及び応力膜４２には、ＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に達するコンタクトホール４６ｃが形成されている。
【００６４】
コンタクトホール４６ａ〜４６ｃの底面及び側面には、バリアメタル膜４８が形成されている。バリアメタル膜４８は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。
【００６５】
バリアメタル膜４８が形成されたコンタクトホール４６ａ〜４６ｃ内には、それぞれ導体プラグ５０ａ〜５０ｃが埋め込まれている。導体プラグ５０ａ〜５０ｃの材料としては、例えばタングステン（Ｗ）が用いられている。導体プラグ５０ａは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に接続されている。導体プラグ５０ｂは、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に接続されている。導体プラグ５０ｃは、ＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に接続されている。
【００６６】
導体プラグ５０ａ〜５０ｃが埋め込まれた層間絶縁膜４４上には、導体プラグ５０ａ〜５０ｃに接続された配線（図示せず）等が形成されている。
【００６７】
こうして、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６とを有するＣＭＯＳ回路を含む半導体装置が形成されている。
【００６８】
このように、本実施形態によれば、応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分上にエッチングストッパ膜４０が選択的に形成されており、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部からはエッチングストッパ膜４０が除去されている。このため、本実施形態によれば、エッチングストッパ膜４０によりエッチングが阻害されることなく、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが確実に形成される。このように、本実施形態によれば、層間絶縁膜４４、応力膜４２及び応力膜３８を貫通する良好なコンタクトホール４６ａを形成されている。そして、かかるコンタクトホール４６ａ内に導体プラグ５０ａが埋め込まれているため、導体プラグ５０ａとゲート配線２０とは確実に接続されている。しかも、本実施形態によれば、応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分上にエッチングストッパ膜４０が選択的に形成されているため、応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分がエッチングされてしまうことはない。チャネル領域に近接している部分における応力膜３８の膜厚の減少は、チャネル領域に印加されるストレスの大きな低下を招く。一方、チャネル領域から離間した部分において応力膜３８の膜厚が小さくなっても、チャネル領域に印加されるストレスの大きな低下を招くことはない。従って、本実施形態のように、応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分がエッチングされないようにすれば、チャネル領域に十分なストレスを印加することが可能である。従って、本実施形態によれば、トランジスタ３４のキャリア移動度の向上を実現しつつ、信頼性の高い半導体装置を高い製造歩留まりで提供することができる。
【００６９】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図４乃至図１５を用いて説明する。図４乃至図１５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３及び図１５（ａ）における紙面左側の図は、ＮＭＯＳトランジスタ形成領域２を示しており、図２におけるＡ−Ａ′線断面に対応している。図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３及び図１５（ａ）における紙面右側の図は、ＰＭＯＳトランジスタ形成領域４を示しており、図２におけるＢ−Ｂ′線断面に対応している。図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１４及び図１５（ｂ）は、ゲート配線２０に沿った断面図であり、図２におけるＣ−Ｃ′線断面に対応している。
【００７０】
まず、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に、素子領域１２ａ、１２ｂを確定する素子分離領域１４を形成する（図４（ａ）参照）。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。こうして、ＮＭＯＳトランジスタ形成領域２内に、素子分離領域１４により確定された素子領域１２ａが形成される。また、ＰＭＯＳトランジスタ形成領域４内に、素子分離領域１４により確定された素子領域１２ｂが形成される。
【００７１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７２】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７３】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入する。これにより、ＮＭＯＳトランジスタ形成領域２における半導体基板１０内に、Ｐ型ウェル１６Ｐが形成される。この後、例えばアッシングによりフォトレジスト膜を除去する。
【００７４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７５】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７６】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、ＰＭＯＳトランジスタ形成領域４における半導体基板１０内に、Ｎ型ウェル１６Ｎが形成される。この後、例えばアッシングによりフォトレジスト膜を除去する。
【００７７】
次に、例えば熱酸化法により、半導体基板１０の表面にゲート絶縁膜１８を形成する。ゲート絶縁膜１８としては、例えばシリコン窒化酸化膜を形成する。ゲート絶縁膜１８の膜厚は、例えば１．３〜１．４ｎｍとする。
【００７８】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。ポリシリコン膜は、ゲート配線２０となるものである。ポリシリコン膜の膜厚は、例えば１００ｎｍとする。
【００７９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をゲート配線２０の平面形状にパターニングする。
【００８１】
次に、フォトレジスト膜をマスクとしてポリシリコン膜をエッチングする。こうして、ＮＭＯＳトランジスタ形成領域２内及びＰＭＯＳトランジスタ形成領域４内に、ポリシリコン膜により形成されたゲート配線２０が連続的に形成される。
【００８２】
ゲート配線２０は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界の近傍領域、即ち、境界部において、幅広に形成される（図２参照）。即ち、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０には、幅広部（接続部）２１が形成される。ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅をこのように比較的広く設定するのは、かかる幅広の部分に達するようにコンタクトホール４６ａが形成されるためである。幅広部２１を除く部分におけるゲート配線２０の幅は、３０〜３５ｎｍ程度とする。幅広部２１におけるゲート配線２０の幅は、３０〜３５ｎｍ程度とする。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００８３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８４】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８５】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域２内におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の低濃度不純物領域（エクステンション領域）２４ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００８６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８７】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８８】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域４内におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の低濃度不純物領域（エクステンション領域）２８ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００８９】
次に、全面に、例えばＣＶＤ法により、絶縁膜を形成する。かかる絶縁膜は、サイドウォール絶縁膜となるものである。かかる絶縁膜としては、例えばシリコン酸化膜を形成する。絶縁膜の膜厚は、例えば７０ｎｍとする。
【００９０】
次に、例えば異方性エッチングにより、絶縁膜をエッチングする。これにより、ゲート配線２０の側壁部分に、サイドウォール絶縁膜２２が形成される。
【００９１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９２】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００９３】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域２におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の高濃度不純物領域２４ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２４ａと高濃度不純物領域２４ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２６が形成される。ソース拡散層２６とドレイン拡散層２６との間の領域は、チャネル領域となる。
【００９４】
ソース／ドレイン拡散層２６を形成するためのＮ型のドーパント不純物の注入の際には、ＮＭＯＳトランジスタ形成領域２内のゲート配線２０にもＮ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域２内の部分は、Ｎ型のドーパント不純物が導入されたゲート電極２０ａとなる。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００９５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９６】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００９７】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域４におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の高濃度不純物領域２８ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２８ａと高濃度不純物領域２８ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３０が形成される。ソース拡散層３０とドレイン拡散層３０との間の領域は、チャネル領域となる。
【００９８】
ソース／ドレイン拡散層３０を形成するためのＰ型のドーパント不純物の注入の際には、ＰＭＯＳトランジスタ形成領域４内のゲート配線２０にもＮ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域４内の部分は、Ｐ型のドーパント不純物が導入されたゲート電極２０ｂとなる。ＮＭＯＳトランジスタ３４のゲート電極２０ａとＰＭＯＳトランジスタ３６のゲート電極２０ｂとの境界は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界と一致する。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００９９】
次に、全面に、高融点金属膜を形成する。かかる高融点金属膜としては、例えばニッケル膜やコバルト膜等を形成する。高融点金属膜の膜厚は、例えば１０ｎｍ程度とする。
【０１００】
次に、熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。また、ゲート配線２０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。熱処理温度は、例えば２００〜３００℃程度とする。
【０１０１】
次に、高融点金属膜のうちの未反応の部分をエッチング除去する。
【０１０２】
こうして、ソース／ドレイン拡散層２６、３０上に、それぞれシリサイド層３２が形成される。ソース／ドレイン拡散層２６、３０上に形成されたシリサイド層３２は、ソース／ドレイン電極として機能する。また、ゲート配線２０の上部にも、シリサイド層３２が形成される。
【０１０３】
こうして、ＮＭＯＳトランジスタ形成領域２内に、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＮＭＯＳトランジスタ３４が形成される。また、ＰＭＯＳトランジスタ形成領域４内に、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＰＭＯＳトランジスタ３６が形成される。
【０１０４】
次に、全面に、例えばプラズマＣＶＤ法により、応力膜（第１の応力膜、ストレス膜）３８を形成する（図５参照）。応力膜３８は、ＮＭＯＳトランジスタ３４のチャネル領域に引っ張り応力を印加し、キャリア移動度の向上を図るものである。
【０１０５】
応力膜（引っ張り応力膜）３８は、例えば以下のようにして形成することができる。即ち、応力膜３８を形成する際の基板温度は、例えば４００〜４５０℃程度とする。成膜室（チャンバ）内には、例えば、ＤＣＳ（ジクロロシラン、ＳｉＨ２Ｃｌ２）ガス、ＮＨ３ガス、及び、Ｎ２ガスが同時に供給される。ＤＣＳガスの流量は、例えば５〜５０ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば５００〜１０００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば５００〜１００００ｓｃｃｍとする。なお、ＤＣＳガスの代わりに、ＳｉＨ４ガス、Ｓｉ３Ｈ８ガス、又は、Ｓｉ２Ｈ６ガス等を用いてもよい。また、Ｎ２ガスの代わりに、Ａｒガスを用いてもよい。チャンバ内の圧力は、例えば０．１〜４００Ｔｏｒｒとする。こうして、シリコン窒化膜により形成された圧縮応力膜３８が形成される。圧縮応力膜３８の膜厚は、例えば７０ｎｍ程度とする。
【０１０６】
次に、全面に、例えばプラズマＣＶＤ法により、エッチングストッパ（絶縁膜）４０を形成する（図６参照）。エッチングストッパ膜４０は、後工程において形成される応力膜（第２の応力膜）４２をエッチングする際に、エッチングストッパとして機能するものである。従って、エッチングストッパ膜４０のエッチング特性は、後工程において形成される応力膜４２のエッチング特性と異なっている。また、エッチングストッパ膜４０のエッチング特性は、エッチングストッパ膜４０の下に位置する応力膜３８のエッチング特性とも異なっている。エッチングストッパ膜４０としては、例えばシリコン酸化膜を形成する。エッチングストッパ膜４０の成膜条件は、例えば以下の通りとする。即ち、成膜室内に導入するガスは、例えばＳｉＨ４ガスとＯ２ガスとの混合ガスとする。基板温度は、例えば４００℃程度とする。エッチングストッパ膜４０の膜厚は、例えば２５ｎｍ程度とする。
【０１０７】
次に、例えばＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）により、エッチングストッパ膜４０を異方性エッチングする（図７参照）。エッチングストッパ膜４０を異方性エッチングする際にチャンバ内に導入するガスは、例えばＣ４Ｆ８ガス、Ａｒガス及びＯ２ガスとする。オーバーエッチングを行うことなく、エッチングストッパ膜４０の膜厚の分だけエッチングするようにすれば、応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分上に、エッチングストッパ膜４０を選択的に残存させることが可能である。こうして、応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分上に、エッチングストッパ膜４０が選択的に残存することとなる。換言すれば、ゲート電極２０ａ、２０ｂの側壁部のみにエッチングストッパ膜４０が残存する。
【０１０８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。
【０１０９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６０をパターニングする（図８参照）。これにより、ＮＭＯＳトランジスタ形成領域２を覆い、ＰＭＯＳトランジスタ形成領域４を露出するフォトレジスト膜６０が形成される。フォトレジスト膜６０のうちのＰＭＯＳトランジスタ形成領域４側の端面は、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界に位置する。
【０１１０】
次に、フォトレジスト膜６０をマスクとして、エッチングストッパ膜４０と応力膜３８とを順次エッチング除去する。
【０１１１】
次に、例えばアッシングにより、フォトレジスト膜６０を除去する（図９参照）。
【０１１２】
次に、全面に、例えばプラズマＣＶＤ法により、応力膜（第２の応力膜）４２を形成する（図１０参照）。応力膜（ストレス膜）４２は、ＰＭＯＳトランジスタ３６のチャネル領域に圧縮応力を印加し、キャリア移動度の向上を図るものである。
【０１１３】
応力膜（圧縮応力膜）４２は、例えば以下のようにして形成することができる。即ち、応力膜４２は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。応力膜４２を形成する際の基板温度は、例えば４００〜４５０℃程度とする。真空チャンバ内には、例えば、ＳｉＨ４ガス、ＮＨ３ガス、及び、Ｎ２ガスが同時に供給される。ＳｉＨ４ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば５００〜１００００ｓｃｃｍとする。Ｎ２ガスの流量は、例えば５００〜１００００ｓｃｃｍとする。なお、Ｎ２ガスの代わりにＡｒガスを用いてもよい。チャンバ内の圧力は、例えば０．１〜４００Ｔｏｒｒとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。
【０１１４】
こうして、全面に、シリコン窒化膜により形成された引っ張り応力膜４２が形成される。応力膜４２の膜厚は、例えば６０〜８０ｎｍ程度とする。応力膜４２のエッチング特性は、エッチングストッパ膜４０のエッチング特性と異なっている。
【０１１５】
次に、全面に、全面に、例えばスピンコート法により、フォトレジスト膜６２を形成する。
【０１１６】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６２をパターニングする（図１０参照）。フォトレジスト膜６２は、ＰＭＯＳトランジスタ形成領域４のみならず、ＮＭＯＳトランジスタ形成領域２の一部をも覆うように形成される。具体的には、フォトレジスト膜６２は、ＰＭＯＳトランジスタ形成領域４を覆い、ＮＭＯＳトランジスタ形成領域２側の端面が応力膜３８上に位置するように形成される。
【０１１７】
次に、フォトレジスト膜６２をマスクとし、エッチングストッパ膜４０をエッチングストッパとして、応力膜４２を異方性エッチングする（図１１参照）。異方性エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。真空チャンバ内に導入するエッチングガスとしては、例えば、ＣＨＦ３ガスとＡｒガスとＯ２ガスとの混合ガスを用いる。こうして、応力膜４２のうちのＮＭＯＳトランジスタ形成領域２側の端面が応力膜３８上に位置するように、応力膜４２が形成される。即ち、応力膜４２の一部が応力膜３８の一部と重なり合うように、応力膜４２が形成される。
【０１１８】
応力膜３８のうちのエッチングストッパ４０により覆われている部分は、応力膜４２をエッチングする際にエッチングされることはなく、膜厚が薄くなってしまうことはない。応力膜３８のうちのエッチングストッパ膜４０により覆われていない部分は、応力膜４２をエッチングする際のオーバーエッチングによりエッチングされる場合があり、膜厚が若干薄くなる場合がある。このため、応力膜３８のうちのエッチングストッパ膜４０により覆われていない部分の膜厚は、応力膜３８のうちのエッチングストッパ膜４０により覆われている部分の膜厚より薄くなる場合がある。
【０１１９】
トランジスタ３４のチャネル領域に近接している部分の応力膜３８はチャネル領域へのストレス（引っ張り応力）の印加に大きく寄与するが、チャネル領域から離間した部分の応力膜３８はチャネル領域へのストレスの印加にあまり大きく寄与しない。従って、チャネル領域に近接している部分の応力膜３８、特に、応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分の膜厚が十分に確保されれば、チャネル領域に十分なストレスを印加することができ、トランジスタ３４のキャリア移動度を十分に向上させることができる。エッチングストッパ膜４０により覆われていない部分の応力膜３８が若干薄くなっても、チャネル領域に加わるストレスが著しく低減してしまうことはなく、特段の問題は生じない。
【０１２０】
この後、例えばアッシングにより、フォトレジスト膜６２を除去する。
【０１２１】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜４４を形成する（図１２参照）。層間絶縁膜４４の膜厚は、例えば５００〜６００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜等を形成する。
【０１２２】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４４の表面を平坦化する。
【０１２３】
次に、例えばスピンコート法により、フォトレジスト膜６４を形成する（図１３及び図１４参照）。
【０１２４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６４に開口部６６ａ〜６６ｃを形成する。開口部６６ａは、コンタクトホール４６ａを形成するためのものである。
ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅広部２１の上方に開口部６６ａの中心が位置するように、開口部６６ａを形成する。開口部６６ｂ、６６ｃは、それぞれコンタクトホール４６ｂ、４６ｃを形成するためのものである。開口部６６ｂ、６６ｃは、それぞれシリサイド層３２の上方に位置するように形成される。
【０１２５】
次に、フォトレジスト膜６４をマスクとし、層間絶縁膜４４をエッチングする。層間絶縁膜４４と応力膜３８，４２とはエッチング特性が異なるため、応力膜３８，４２は殆どエッチングされない。こうして、応力膜３８，４２に達するようにコンタクトホール４６ａ〜４６ｃが形成される。
【０１２６】
次に、フォトレジスト膜６４をマスクとし、コンタクトホール４６ａ〜４６ｃ内に露出している応力膜３８，４２をエッチングする。
【０１２７】
こうして、層間絶縁膜４４、応力膜４２及び応力膜３８には、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅広部２１に達するようにコンタクトホール４６ａが形成される。コンタクトホール４６ａは、層間絶縁膜４４、応力膜４２及び応力膜３８を貫通する。
【０１２８】
ＮＭＯＳトランジスタ形成領域２における層間絶縁膜４４及び応力膜３８には、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール４６ｂが形成される。また、ＰＭＯＳトランジスタ形成領域４における層間絶縁膜４４及び応力膜４２には、ＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に達するコンタクトホール４６ｃが形成される。
【０１２９】
なお、応力膜３８と応力膜４２とはエッチング特性が若干異なる。しかしながら、応力膜３８と応力膜４２とのエッチングレートの差は、エッチングストッパ膜４０と応力膜４２とのエッチングレートの差と比較して無視できるほど小さい。また、応力膜３８と応力膜４２とのエッチングレートの差は、エッチングストッパ膜４０と応力膜３８とのエッチングレートの差と比較しても無視できるほど小さい。応力膜３８と応力膜４２とのエッチングレートが若干異なっていても、コンタクトホール４６ａの形成が阻害されることはなく、特段の問題はない。
【０１３０】
この後、例えばアッシングにより、フォトレジスト膜６４を除去する。
【０１３１】
次に、全面に、例えばスパッタリング法により、バリアメタル膜４８を形成する。バリアメタル膜４８は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。Ｔｉ膜の膜厚は、例えば３〜１０ｎｍ程度とする。ＴｉＮ膜の膜厚は、例えば３〜１０ｎｍ程度とする。
【０１３２】
次に、全面に、例えばＣＶＤ法により、導電膜を形成する。導電膜は、導体プラグ５０ａ〜５０ｃとなるものである。導電膜としては、例えばタングステン膜を形成する。導電膜の膜厚は、例えば５０〜４００ｎｍ程度とする。
【０１３３】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまで導電膜及びバリアメタル膜４８を研磨する。これにより、バリアメタル膜４８が形成されたコンタクトホール４６ａ〜４６ｃ内に、それぞれ導体プラグ５０ａ〜５０ｃが埋め込まれる（図１５参照）。導体プラグ５０ａは、ＮＭＯＳトランジスタ形成領域２とＰＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に接続される。導体プラグ５０ｂは、ＮＭＯＳトランジスタ３４のソース／ドレイン電極３２に接続される。導体プラグ５０ｃは、ＰＭＯＳトランジスタ３６のソース／ドレイン電極３２に接続される。
【０１３４】
この後、図示しない配線等が形成される。
【０１３５】
こうして、本実施形態による半導体装置が製造される。
【０１３６】
このように、本実施形態によれば、応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分上にエッチングストッパ膜４０を選択的に残存させ、その他の部分においてはエッチングストッパ膜４０が除去された状態となる。このため、本実施形態によれば、コンタクトホール４６ａを形成する際に、エッチングストッパ膜４０によりエッチングが阻害されることなく、良好なコンタクトホール４６ａを形成することができる。しかも、本実施形態によれば、応力膜３８のうちのサイドウォール絶縁膜２２を覆う部分がエッチングされてしまうことはないため、トランジスタ３４のチャネル領域に十分なストレスを印加することができる。従って、本実施形態によれば、トランジスタのキャリア移動度の向上を実現しつつ、信頼性の高い半導体装置を高い製造歩留まりで提供することができる。
【０１３７】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１３８】
例えば、上記実施形態では、領域２内にＮＭＯＳトランジスタ３４を形成し、領域４内にＰＭＯＳトランジスタ３６を形成したが、領域２内にＰＭＯＳトランジスタ３６を形成し、領域４内にＮＭＯＳトランジスタ３４を形成してもよい。この場合、応力膜３８として圧縮応力膜を形成し、応力膜４２として引っ張り応力膜を形成することが好ましい。
【０１３９】
また、上記実施形態では、応力膜３８としてシリコン窒化膜を形成したが、応力膜３８はシリコン窒化膜に限定されるものではない。領域２内に形成されるトランジスタのチャネル領域に応力を印加し得る膜を適宜形成すればよい。
【０１４０】
また、上記実施形態では、応力膜４２としてシリコン窒化膜を形成したが、応力膜４２はシリコン窒化膜に限定されるものではない。領域４内に形成されるトランジスタのチャネル領域に応力を印加し得る膜を適宜形成すればよい。
【０１４１】
また、上記実施形態では、エッチングストッパ膜４０としてシリコン酸化膜を形成したが、エッチングストッパ膜４０はシリコン酸化膜に限定されるものではない。応力膜４２とエッチング特性が異なる膜を、適宜エッチングストッパ膜４０として用いることができる。
【０１４２】
また、上記実施形態では、ポリシリコン膜により形成されたゲート配線２０にドーパント不純物を適宜導入することによりゲート電極２０ａ、２０ｂを形成したが、ゲート配線２０の材料はこれに限定されるものではない。例えば、ゲート配線２０を金属膜により形成してもよい。
【符号の説明】
【０１４３】
２…ＮＭＯＳトランジスタ形成領域
４…ＰＭＯＳトランジスタ形成領域
１０…半導体基板
１２ａ、１２ｂ…素子領域
１４…素子分離領域
１６Ｐ…Ｐ型ウェル
１６Ｎ…Ｎ型ウェル
１８…ゲート絶縁膜
２０…ゲート配線
２０ａ、２０ｂ…ゲート電極
２１…幅広部
２２…サイドウォール絶縁膜
２４ａ…低濃度不純物領域、エクステンション領域
２４ｂ…高濃度不純物領域
２６…ソース／ドレイン拡散層
２８ａ…低濃度不純物領域、エクステンション領域
２８ｂ…高濃度不純物領域
３０…ソース／ドレイン拡散層
３２…シリサイド層
３４…ＮＭＯＳトランジスタ
３６…ＰＭＯＳトランジスタ
３８…応力膜
４０…エッチングストッパ膜
４２…応力膜
４４…層間絶縁膜
４６ａ〜４６ｃ…コンタクトホール
４８…バリアメタル膜
５０ａ〜５０ｃ…導体プラグ
６０…フォトレジスト膜
６２…フォトレジスト膜
６４…フォトレジスト膜
６６ａ〜６６ｃ…開口部
１０２…ＮＭＯＳトランジスタ形成領域
１０４…ＰＭＯＳトランジスタ形成領域
１２０…ゲート配線
１２０ａ、１２０ｂ…ゲート電極
１３２…シリサイド層
１３８…応力膜
１４０…エッチングストッパ膜
１４２…応力膜
１４４…層間絶縁膜
１４６、１４６ａ…コンタクトホール
１６４…フォトレジスト膜
１６６…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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