(57)【要約】【課題】安定した消去状態が実現できる一括加工型３次元積層構成の不揮発性半導体記憶装置を提供する。【解決手段】メモリ部ＭＵと制御部ＣＴＵとを備える。メモリ部は、交互に積層された電極膜ＷＬと電極間絶縁膜１４とを有する積層構造体ＭＬ、積層構造体を貫通する半導体ピラーＳＰ、電極膜ＷＬと半導体ピラーと間の記憶層４８、記憶層と半導体ピラーとの間の内側絶縁膜４２、電極膜と記憶層との間の外側絶縁膜４３、半導体ピラーに接続された第１配線Ｗ１、を有す。制御部は、消去動作の際に、第１期間に、第１配線を第１電位に、電極膜を第１電位よりも低い第２電位に設定する。その後、第２期間に、第１配線を第３電位に、電極膜を第３電位よりも低い第４電位に設定する。第２期間は第１期間よりも短い、及び、第３電圧と第４電圧との差は第１電位と第２電位との差よりも小さい、の少なくともいずれかである。【選択図】図１
2011066110.tif 000002
【特許請求の範囲】
【請求項１】
メモリ部と、
制御部と、
を備え、
前記メモリ部は、
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、
前記電極膜のそれぞれと前記第１半導体ピラーとの間に設けられた第１記憶層と、
前記第１記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜と、
前記電極膜のそれぞれと前記第１記憶層との間に設けられた第１外側絶縁膜と、
前記第１半導体ピラーの一端と電気的に接続された第１配線と、
を有し、
前記制御部は、前記第１記憶層への正孔の注入、及び、前記第１記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、
第１期間に、前記第１配線を第１電位に設定しつつ、前記電極膜を前記第１電位よりも低い第２電位に設定する第１動作を実施し、
前記第１動作の後の第２期間に、前記第１配線を第３電位に設定しつつ、前記電極膜を前記第３電位よりも低い第４電位に設定する第２動作を含む動作を実施し、
前記第２期間の長さは、前記第１期間の長さよりも短い、及び、前記第３電圧と前記第４電圧との差は、前記第１電位と前記第２電位との差よりも小さい、の少なくともいずれかであることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記第１動作と前記第２動作との間、及び、前記第２動作の後、の少なくともいずれかに、前記第１半導体ピラーと前記電極膜との交差部に形成されるメモリトランジスタのしきい値電圧を読み出す第３動作を実施することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリ部は、
前記第１方向に対して直交する第２方向において前記第１半導体ピラーと隣接して設けられ、前記積層構造体を前記第１方向に貫通する第２半導体ピラーと、
前記電極膜のそれぞれと前記第２半導体ピラーとの間に設けられた第２記憶層と、
前記第２記憶層と前記第２半導体ピラーとの間に設けられた第２内側絶縁膜と、
前記電極膜のそれぞれと前記第２記憶層との間に設けられた第２外側絶縁膜と、
前記第２半導体ピラーの一端と電気的に接続された第２配線と、
前記第１半導体ピラーの前記一端とは反対側の他端と、前記第２半導体ピラーの前記一端とは反対側の他端と、を電気的に接続する接続部と、
前記第１半導体ピラーの前記一端と前記積層構造体との間に設けられ、前記第１半導体ピラーに貫通された第１選択ゲートと、
前記第２半導体ピラーの前記一端と前記積層構造体との間に設けられ、前記第２半導体ピラーに貫通された第２選択ゲートと、
をさらに有し、
前記制御部は、
前記第１動作の前記第１期間において、
前記第２配線を浮遊状態に設定し、
前記第１選択ゲートを、前記第１電位よりも低く前記第２電位よりも高い第５電位に設定し、
前記第２選択ゲートを、前記第５電位に設定する、または、浮遊状態に設定し、
前記第２動作の前記第２期間において、
前記第２配線を浮遊状態に設定し、
前記第１選択ゲートを、前記第３電位よりも低く前記第４電位よりも高い第６電位に設定し、
前記第２選択ゲートを、前記第６電位に設定する、または、浮遊状態に設定することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
メモリ部と、
制御部と、
を備え、
前記メモリ部は、
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、
前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、
前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、
前記半導体ピラーの一端と電気的に接続された配線と、
を有し、
前記制御部は、前記複数の記憶層のうちのいずれかの前記記憶層への正孔の注入、及び、前記いずれかの前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、
前記配線を第１電位に設定し、
前記いずれかの前記記憶層に対向する前記電極膜を前記第１電位よりも低い第２電位に設定しつつ、前記いずれかの前記記憶層を除く前記記憶層に対向する前記電極膜を、浮遊状態にすることを特徴とする不揮発性半導体記憶装置。
【請求項５】
メモリ部と、
制御部と、
を備え、
前記メモリ部は、
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、
前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、
前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、
前記半導体ピラーの一端と電気的に接続された配線と、
を有し、
前記制御部は、前記記憶層への正孔の注入、及び、前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、
前記配線を第１電位に設定しつつ、
前記複数の前記電極膜のうちのいずれかの前記電極膜を前記第１電位よりも低い第２電位に設定し、
前記複数の前記電極膜のうちの他のいずれかの前記電極膜を前記第１電位よりも低く、前記第２電位とは異なる第７電位に設定することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（メモリ）の記憶容量の増加のために、一括加工型３次元積層メモリが提案されている（例えば、特許文献１参照）。この方法によれば積層数によらず、積層メモリを一括して形成することが可能なため、コストの増加を抑えることが可能となる。
【０００３】
この一括加工型３次元積層メモリにおいては、絶縁膜と電極膜（ワード線となる）とを交互に積層させて積層体を形成し、この積層体に貫通ホールが一括して設けられる。そして、貫通ホールの側面に電荷蓄積層（記憶層）が設けられ、貫通ホールの内部にシリコンが埋め込まれ、シリコンピラーが形成される。電荷蓄積層とシリコンピラーとの間にはトンネル絶縁膜が設けられ、電荷蓄積層と電極膜との間にはブロック絶縁膜が設けられる。これにより、各電極膜とシリコンピラーとの交差部分に例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタからなるメモリセルが形成される。
【０００４】
このような一括加工型３次元積層メモリ型において、消去状態をより安定化させることができると、例えば書き込み動作の制御性がさらに向上するなど、メリットが多い。
【０００５】
なお、上記のような一括加工型３次元積層メモリではなく、平面型のメモリセルを単純に積層した３次元積層メモリにおいて、消去動作として複数回の消去ループを行う方法が提案されているが、一括加工型３次元積層メモリとはメモリセルの構造と動作の仕組みが異なるため、その方法を一括加工型３次元積層メモリにそのまま適用することはできず、一括加工型３次元積層メモリに特有の動作方法の開発が必要である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、安定した消去状態が実現できる一括加工型３次元積層構成の不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、メモリ部と、制御部と、を備え、前記メモリ部は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する第１半導体ピラーと、前記電極膜のそれぞれと前記第１半導体ピラーとの間に設けられた第１記憶層と、前記第１記憶層と前記第１半導体ピラーとの間に設けられた第１内側絶縁膜と、前記電極膜のそれぞれと前記第１記憶層との間に設けられた第１外側絶縁膜と、前記第１半導体ピラーの一端と電気的に接続された第１配線と、を有し、前記制御部は、前記第１記憶層への正孔の注入、及び、前記第１記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、第１期間に、前記第１配線を第１電位に設定しつつ、前記電極膜を前記第１電位よりも低い第２電位に設定する第１動作を実施し、前記第１動作の後の第２期間に、前記第１配線を第３電位に設定しつつ、前記電極膜を前記第３電位よりも低い第４電位に設定する第２動作を含む動作を実施し、前記第２期間の長さは、前記第１期間の長さよりも短い、及び、前記第３電圧と前記第４電圧との差は、前記第１電位と前記第２電位との差よりも小さい、の少なくともいずれかであることを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
本発明の他の一態様によれば、メモリ部と、制御部と、を備え、前記メモリ部は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、前記半導体ピラーの一端と電気的に接続された配線と、を有し、前記制御部は、前記複数の記憶層のうちのいずれかの前記記憶層への正孔の注入、及び、前記いずれかの前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、前記配線を第１電位に設定し、前記いずれかの前記記憶層に対向する前記電極膜を前記第１電位よりも低い第２電位に設定しつつ、前記いずれかの前記記憶層を除く前記記憶層に対向する前記電極膜を、浮遊状態にすることを特徴とする不揮発性半導体記憶装置が提供される。
【００１０】
本発明の他の一態様によれば、メモリ部と、制御部と、を備え、前記メモリ部は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、前記積層構造体を前記第１方向に貫通する半導体ピラーと、前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、前記半導体ピラーの一端と電気的に接続された配線と、を有し、前記制御部は、前記記憶層への正孔の注入、及び、前記記憶層からの電子の引き抜き、の少なくともいずれかを行う動作の際に、前記配線を第１電位に設定しつつ、前記複数の前記電極膜のうちのいずれかの前記電極膜を前記第１電位よりも低い第２電位に設定し、前記複数の前記電極膜のうちの他のいずれかの前記電極膜を前記第１電位よりも低く、前記第２電位とは異なる第７電位に設定することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１１】
本発明によれば、安定した消去状態が実現できる一括加工型３次元積層構成の不揮発性半導体記憶装置が提供される。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図８】第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図９】第１の実施形態に係る別の不揮発性半導体記憶装置の動作を例示する模式図である。
【図１０】第１の実施形態に係る別の不揮発性半導体記憶装置の動作を例示する模式図である。
【図１１】第１の実施形態に係る別の不揮発性半導体記憶装置の動作を例示するフローチャート図である。
【図１２】第１の実施形態に係る別の不揮発性半導体記憶装置の動作を例示する模式図である。
【図１３】第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図１４】第３の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図１５】第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１６】第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１４】
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示するフローチャート図である。  
図２、図３及び図４は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する、それぞれ、模式的断面図、模式的斜視図及び模式的断面図である。  
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
図５は、第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【００１５】
本実施形態に係る不揮発性半導体記憶装置１１０は、一括加工型３次元積層メモリである。  
まず、図２〜図５により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
【００１６】
図２に表したように、不揮発性半導体記憶装置１１０は、メモリ部ＭＵと、制御部ＣＴＵと、を備える。これらメモリ部ＭＵ及び制御部ＣＴＵは、例えば単結晶シリコンからなる基板１１の主面１１ａの上に設けられる。ただし、制御部ＣＴＵは、メモリ部ＭＵが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部ＭＵ及び制御部ＣＴＵが同じ基板（基板１１）に設けられる場合として説明する。
【００１７】
基板１１においては、例えば、メモリセルが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられる周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。
【００１８】
メモリアレイ領域ＭＲにおいては、基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００１９】
例えば制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１及び回路部ＣＵの少なくともいずれかに設けることができる。
【００２０】
メモリ部ＭＵは、複数のメモリトランジスタＭＴを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
【００２１】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。  
図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
【００２２】
図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
【００２３】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。
【００２４】
積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。すなわち、電極膜ＷＬ及び電極間絶縁膜１４は、主面１１ａに対して平行に設けられる。
【００２５】
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。  
図３及び図４に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、記憶層４８（第１記憶層４８ａ）と、内側絶縁膜４２（第１内側絶縁膜４２ａ）と、外側絶縁膜４３（第１外側絶縁膜４３ａ）と、配線ＷＲ（第１配線Ｗ１）と、を有する。
【００２６】
記憶層４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間に設けられる。配線ＷＲは、半導体ピラーＳＰの一端（第１端）と電気的に接続される。
【００２７】
例えば、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内部の壁面に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
【００２８】
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリトランジスタＭＴが３次元マトリクス状に設けられ、この記憶層４８に電荷を蓄積させることにより、各メモリトランジスタＭＴが、データを記憶するメモリセルＭＣとして機能する。
【００２９】
内側絶縁膜４２は、メモリセルＭＣのメモリトランジスタＭＴにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリトランジスタＭＴにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【００３０】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
【００３１】
電極間絶縁膜１４及び内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
【００３２】
記憶層４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は、単層膜でも良く、また積層膜でも良い。
【００３３】
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３には、上記に例示した材料に限らず、種々の材料を用いることができる。
【００３４】
なお、図２及び図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。以下では、電極膜ＷＬが４枚である場合として説明する。
【００３５】
本具体例においては、２本の半導体ピラーＳＰは接続部ＣＰによって接続されている。  すなわち、メモリ部ＭＵは、第２半導体ピラーＳＰ２（複数の半導体ピラーＳＰのうちの１つ）と、第２記憶層４８ｂと、第２内側絶縁膜４２ｂと、第２外側絶縁膜４３ｂと、第２配線Ｗ２と、第１接続部ＣＰ１（複数の接続部ＣＰのうちの１つ）と、第１選択ゲートＳＧ１（複数の選択ゲートＳＧのうちの１つで、例えばソース側選択ゲートＳＧＳ）と、第２選択ゲートＳＧ２（複数の選択ゲートＳＧのうちの１つで、例えばドレイン側選択ゲートＳＧＤ）と、をさらに有する。
【００３６】
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１（複数の半導体ピラーＳＰのうちの１つ）と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。  
第２記憶層４８ｂは、電極膜ＷＬのそれぞれと第２半導体ピラーＳＰ２との間に設けられる。第２内側絶縁膜４２ｂは、第２記憶層４８ｂと第２半導体ピラーＳＰ２との間に設けられる。第２外側絶縁膜４３ｂは、電極膜ＷＬのそれぞれと第２記憶層４８ｂとの間に設けられる。
【００３７】
第２配線Ｗ２は、第２半導体ピラーＳＰ２の一端（第２端）と電気的に接続される。  
第１接続部ＣＰ１は、第１半導体ピラーＳＰ１の上記の一端（第１端）とは反対側の他端（第３端）と、第２半導体ピラーＳＰ２の上記の一端（第２端）とは反対側の他端（第４端）と、を電気的に接続する。
【００３８】
具体的には、第３端は、第１半導体ピラーＳＰ１の基板１１の側の端であり、第４端は、第２半導体ピラーＳＰ２の基板１１の側の端である。第１接続部ＣＰ１によって、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とは、基板１１の側で互いに接続される。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。
【００３９】
すなわち、基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝が設けられ、溝の内部に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、溝における外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
【００４０】
これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、接続部ＣＰと、によって、Ｕ字形状のメモリストリングが形成される。このメモリストリングは、例えば、ＮＡＮＤ型のメモリストリングである。
【００４１】
ただし、本発明は、これに限らず、後述するように、それぞれの半導体ピラーＳＰが独立しており、基板１１の側で接続部ＣＰによって接続されなくても良い。以下では、２本の半導体ピラーＳＰが接続部ＣＰによって接続される場合について説明する。
【００４２】
図２及び図３に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対側の一端(第１端）は、ソース線ＳＬ（第１配線Ｗ１）に接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対側の一端（第２端）は、ビット線ＢＬ（第２配線Ｗ２）に接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶＡ１及びビアＶＡ２により接続される。
【００４３】
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
【００４４】
第１選択ゲートＳＧ１（例えばソース側選択ゲートＳＧＳ）は、第１半導体ピラーＳＰ１の第１端と、積層構造体ＭＬと、の間に設けられ、第１半導体ピラーＳＰ１に貫通される。  
第２選択ゲートＳＧ２（例えばドレイン側選択ゲートＳＧＤ）は、第２半導体ピラーＳＰ２の第２端と、積層構造体ＭＬと、の間に設けられ、第２半導体ピラーＳＰ２に貫通される。  
これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００４５】
選択ゲートＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲートＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【００４６】
なお、図２に表したように、積層構造体ＭＬの最上部（基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲートＳＧが設けられ、選択ゲートＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲートＳＧに貫通ホールＴＨが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。  
すなわち、メモリ部ＭＵは、Ｚ軸方向において積層構造体ＭＬに積層され、配線ＷＲ（ソース線ＳＬ及びビット線ＢＬの少なくともいずれか）の側で半導体ピラーＳＰに貫通された選択ゲートＳＧを有している。
【００４７】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶＡ１、ＶＡ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。  
なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
【００４８】
なお、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。
【００４９】
図５に表したように、電極膜ＷＬにおいては、０以上の整数であるｍにおいて、ｎが（４ｍ＋１）及び（４ｍ＋３）である半導体ピラーＳＰ（４ｍ＋１）及びＳＰ（４ｍ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｎが（４ｍ＋２）及び（４ｍ＋４）である半導体ピラーＳＰ（４ｍ＋２）及び（４ｍ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。
【００５０】
図４及び図５に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）及び第２領域（電極膜ＷＬＢ）に分かれている。
【００５１】
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
【００５２】
そして、図３に表したように、メモリ部ＭＵは、第３半導体ピラーＳＰ３（複数の半導体ピラーＳＰのうちの１つ）と、第４半導体ピラーＳＰ４（複数の半導体ピラーＳＰのうちの１つ）と、第２接続部ＣＰ２（複数の接続部ＣＰのうちの１つ）と、をさらに有することができる。
【００５３】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第１半導体ピラーＳＰ１の第２半導体ピラーＳＰ２とは反対の側で第１半導体ピラーＳＰ１と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第１半導体ピラーＳＰ１とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
【００５４】
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
【００５５】
記憶層４８は、電極膜ＷＬのそれぞれと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３及び第４半導体ピラーＳＰ３及びＳＰ４と記憶層４８との間、並びに、記憶層４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間、並びに、記憶層４８とバックゲートＢＧとの間、にも設けられる。
【００５６】
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の端と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の端と接続される。
【００５７】
そして、第３半導体ピラーＳＰ３に対向して、第３選択ゲートＳＧ３（複数の選択ゲートＳＧのうちの１つで、例えばソース側選択ゲートＳＧＳ）が設けられ、第４半導体ピラーＳＰ４に対向して、第４選択ゲートＳＧ４（複数の選択ゲートＳＧのうちの１つで、例えば、ドレイン側選択ゲートＳＧＤ）が設けられる。
【００５８】
図１に表したように、このような構成を有する不揮発性半導体記憶装置１１０においては、制御部ＣＴＵは、消去動作を行う際に、以下の第１動作Ｅ１（ステップＳ１１０）の実施と、以下の第２動作Ｅ２（ステップＳ１２０）の実施と、を含む動作を実施する。
【００５９】
第１動作Ｅ１（第１消去動作）は、第１期間に行われる。第１動作Ｅ１においては、制御部ＣＴＵは、第１配線Ｗ１を第１電位Ｖ０１に設定しつつ、電極膜ＷＬを第１電位Ｖ０１よりも低い第２電位Ｖ０２に設定する。  
第２動作Ｅ２（第２消去動作）は、第１動作Ｅ１の後の第２期間に行われる。第２動作Ｅ２においては、制御部ＣＴＵは、第１配線Ｗ１を第３電位Ｖ０３に設定しつつ、電極膜ＷＬを第３電位Ｖ０３よりも低い第４電位Ｖ０４に設定する。
【００６０】
そして、第２期間の長さは、第１期間の長さよりも短い、及び、第３電位Ｖ０３と第４電位Ｖ０４との差は、第１電位Ｖ０１と第２電位Ｖ０２との差よりも低い、の少なくともいずれかである。
【００６１】
消去動作は、記憶層４８（第１記憶層４８ａ及び第２記憶層４８ｂ）への正孔の注入、及び、記憶層４８（第１記憶層４８ａ及び第２記憶層４８ｂ）からの電子の引き抜き、の少なくともいずれかを行う動作である。メモリセルＭＣとなるメモリトランジスタＭＴは、しきい値電圧が低い状態（消去状態）と、前記しきい値電圧が低い状態よりも相対的にしきい値電圧が高い状態（書き込み状態）と、を有する。そして、消去動作は、メモリトランジスタＭＴのしきい値電圧を、低い側の状態に設定する動作である。
【００６２】
なお、書き込み動作は、記憶層４８への電子の注入、及び、記憶層４８からの正孔の引き抜き、の少なくともいずれかを行う動作である。すなわち、書き込み動作は、メモリトランジスタＭＴのしきい値電圧を、高い側の状態に設定する動作である。
【００６３】
第１動作Ｅ１においては、第２電位Ｖ０２が第１電位Ｖ０１よりも低いので、第１配線Ｗ１を基準にした時、電極膜ＷＬは負極性の電位に設定される。これにより、記憶層４８への正孔の注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかが行われる。  
第１動作Ｅ１は、消去動作である。第１動作Ｅ１においては、目標とするしきい値電圧よりも若干高い値になる状態（浅い状態）を形成する。すなわち、第１動作Ｅ１は、「ソフト消去」である。
【００６４】
第２動作Ｅ２においても、第４電位Ｖ０４が第３電位Ｖ０３よりも低いので、第１配線Ｗ１を基準にした時、電極膜ＷＬは負極性の電位に設定される。これにより、記憶層４８への正孔の注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかが行われる。  
第２動作Ｅ２も消去動作である。第１動作Ｅ１において目標とするしきい値電圧よりも若干高い値に設定されたしきい値電圧が、この第２動作Ｅ２によって、目標とする値に設定される。すなわち、第２動作Ｅ２は「追加消去」である。
【００６５】
例えば、第２動作Ｅ２の第２期間の長さは、第１動作Ｅ１の第１期間の長さよりも短く設定される。すなわち、第２動作Ｅ２で印加される消去電圧のパルス幅は、第１動作Ｅ１で印加される消去電圧のパルス幅よりも短く設定される。また、第３電位Ｖ０３と第４電位Ｖ０４との差は、第１電位Ｖ０１と第２電位Ｖ０２との差よりも小さく設定される。  
すなわち、第２動作Ｅ２（追加消去）においては、第１動作Ｅ１（ソフト消去）に対して、パルス幅が短い、及び、消去電圧が低い、の少なくともいずれかの動作である。
【００６６】
このように、消去動作において、目標とする値よりも高い（浅い）しきい値電圧に設定するように消去する「ソフト消去」（第１動作Ｅ１）の実施と、その後の、目標とする値に設定する「追加消去」（第２動作Ｅ２）の実施と、を組み合わせて実施することにより、安定した消去状態が実現できる。
【００６７】
以下では、説明を簡単にするために、まず、第２動作Ｅ２の第２期間の長さが第１動作Ｅ１の第１期間の長さと同じで、第３電位Ｖ０３と第４電位Ｖ０４との差が、第１電位Ｖ０１と第２電位Ｖ０２との差よりも小さい場合の例について説明する。
【００６８】
図６は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。すなわち、同図（ａ）及び（ｂ）は、第１動作Ｅ１における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｃ）及び（ｄ）は、第２動作Ｅ２における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｂ）及び（ｄ）において、横軸は時間ｔを示し、縦軸は電位Ｖｐを示す。
【００６９】
図７は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。すなわち、同図（ａ）、（ｂ）及び（ｃ）は、第１動作Ｅ１及び第２動作Ｅ２における、第１配線Ｗ１の電位（ソース線ＳＬの電位ＶＳＬ）、及び、第２配線Ｗ２の電位（ビット線ＢＬの電位ＶＢＬ）、ドレイン側選択ゲートＳＧＤの電位ＶＳＧＤ、及び、ソース側選択ゲートＳＧＳの電位ＶＳＧＳ、並びに、電極膜ＷＬの電位ＶＷＬ、をそれぞれ示している。
【００７０】
図８は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。すなわち、同図（ａ）、（ｂ）及び（ｃ）は、それぞれ、第１動作Ｅ１、第２動作Ｅ２、及び、第２動作Ｅ２後、におけるエネルギーバンド図である。
【００７１】
図６（ａ）及び（ｂ）に表したように、制御部ＣＴＵは、配線ＷＲ（例えば第１配線Ｗ１及び第２配線Ｗ２）を第１電位Ｖ０１に設定しつつ、電極膜ＷＬを第１電位Ｖ０１よりも低い第２電位Ｖ０２に設定する。以下では第２電位Ｖ０２が、基準電位Ｖ００であるとする。
【００７２】
基準電位Ｖ００は任意の電位に設定することができる。以下では、基準電位Ｖ００が接地電位ＧＮＤであるとする。
【００７３】
例えば、図７（ａ）〜（ｃ）に表したように、第１動作Ｅ１においては、配線ＷＲに印加される第１消去電圧Ｖｅｒａ１は、時刻ｔ１１において基準電位Ｖ００から上昇し、時刻ｔ１３のときに第１電位Ｖ０１に達し、その後、時刻ｔ１４まで第１電圧Ｖ０１を維持し、時刻ｔ１４から低下し始め、時刻ｔ１６において基準電位Ｖ００に戻る。この例では、時刻ｔ１３から時刻ｔ１４までの時間が、第１期間ＴＥ１である。
【００７４】
ソース側選択ゲートＳＧＳ及びドレイン側選択ゲートＳＧＤに印加される第１消去時選択ゲート電圧ＶｅｒａＧ１は、時刻ｔ１２において基準電位Ｖ００から上昇し、時刻ｔ１３のときに第５電位Ｖ０５に達し、その後、時刻ｔ１４まで第５電位Ｖ０５を維持し、時刻ｔ１４から低下し始め、時刻ｔ１５において基準電位Ｖ００に戻る。
【００７５】
なお、本具体例では、第１消去時選択ゲート電圧ＶｅｒａＧ１が第５電位Ｖ０５に到達する時刻及び第５電位Ｖ０５から低下し始める時刻、が、それぞれ、第１消去電圧Ｖｅｒａ１が第１電位Ｖ０１に到達する時刻ｔ１３及び第１電位Ｖ０１から低下し始める時刻ｔ１４と、それぞれ同じである例であるが、第５電位Ｖ０５に到達する時刻と、第５電位Ｖ０５から低下し始める時刻と、が、第１電位Ｖ０１に到達する時刻ｔ１３と、第１電位Ｖ０１から低下し始める時刻ｔ１４と異なっても良い。
【００７６】
第１動作Ｅ１においては、電極膜ＷＬ及びバックゲートＢＧの電位は、第２電位Ｖ０２（基準電位Ｖ００）で、一定である。
【００７７】
第１電位Ｖ０１は例えば２０Ｖ（ボルト）であり、第５電位Ｖ０５は例えば１５Ｖであり、第２電位Ｖ０２（基準電位Ｖ００）は例えば０Ｖである。このように、第５電位Ｖ０５は、第１電位Ｖ０１よりも低く、第１電位Ｖ０１と第５電位Ｖ０５との差は、例えば５Ｖ程度である。なお、第１消去時選択ゲート電圧ＶｅｒａＧ１の最大値（すなわち第５電位Ｖ０５と基準電位Ｖ００との差）は、選択ゲートＳＧの選択ゲートトランジスタの耐圧よりも低い値である。
【００７８】
時刻ｔ１２は時刻ｔ１１よりも後の時刻であり、時刻ｔ１３は時刻ｔ１２よりも後の時刻であり、時刻ｔ１４は時刻ｔ１３よりも後の時刻であり、時刻ｔ１５は時刻ｔ１４よりも後の時刻であり、時刻ｔ１６は時刻ｔ１５よりも後の時刻である。  
第１消去電圧Ｖｅｒａ１は、どの時刻の場合も第１消去時選択ゲート電圧ＶｅｒａＧ１の値以上である。
【００７９】
このような第１消去時選択ゲート電圧ＶｅｒａＧ１をドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳに印加することで、選択ゲートトランジスタのゲート破壊を起こさず、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳに対向する部分近傍の半導体ピラーＳＰにおいて、ＧＩＤＬ（Gate-Induced-Drain-Leakage）を発生させることができる。
【００８０】
そして、第１消去電圧Ｖｅｒａ１を第１配線Ｗ１及び第２配線Ｗ２に印加することにより、電極膜ＷＬと半導体ピラーＳＰとの交差部分に形成されるメモリトランジスタＭＴの記憶層４８（第１記憶層４８ａ及び第２記憶層４８ｂ）に正孔が注入される。この時、第１消去電圧Ｖｅｒａ１は、メモリトランジスタＭＴのしきい値電圧が、消去状態の目標とする値よりも若干高い値になるような電圧にする。例えば目標とするしきい値電圧が−２Ｖである時には、メモリトランジスタＭＴのしきい値電圧は、−１Ｖ程度に設定される。すなわち、ソフト消去が実施される。
【００８１】
なお、消去動作において、上記のようなＧＩＤＬを利用する動作は、平面型のメモリセルを単純に積層した３次元積層メモリにおける動作とは異なり、一括加工型３次元積層メモリに特有の動作である。そして、ＧＩＤＬを発生させるための、上記の配線ＷＲ（第１配線Ｗ１及び第２配線Ｗ２）の電位（第１消去電圧Ｖｅｒａ１）、並びに、上記の選択ゲートＳＧ（第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２）の電位（第１消去時選択ゲート電圧ＶｅｒａＧ１）は、平面型のメモリセルを単純に積層した３次元積層メモリにおける動作とは異なり、一括加工型３次元積層メモリに特有の動作である。このように、本実施形態に係る不揮発性半導体記憶装置１１０の制御部ＣＴＵは、一括加工型３次元積層メモリに特有の動作を行う。
【００８２】
これにより、図８（ａ）に表したように、半導体ピラーＳＰの側から電極膜ＷＬの方向に向けて、正孔が注入され、正孔ｃｇ２ａが記憶層４８に捕獲される。  
この時、メモリトランジスタＭＴのしきい値電圧が、目標とするしきい値電圧よりも浅い状態（高い状態）になるように、第１消去電圧Ｖｅｒａ１が設定されるため、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰ側の部分の、浅いエネルギー準位のトラップに、正孔ｃｇ２ｂが捕獲されることが抑制される。
【００８３】
そして、この後、図６（ｃ）及び（ｄ）に表したように、第２動作Ｅ２においては、制御部ＣＴＵは、配線ＷＲ（例えば第１配線Ｗ１及び第２配線Ｗ２）を、第３電位Ｖ０３に設定しつつ、電極膜ＷＬを第３電位Ｖ０３よりも低い第４電位Ｖ０４に設定する。ここで、第４電位Ｖ０４は任意であるが、以下では、第４電位Ｖ０４が第２電位Ｖ０２（すなわち、この例では基準電位Ｖ００）と同じであるとする。
【００８４】
第３電位Ｖ０３と第４電位Ｖ０４との差は、第１電位Ｖ０１と第２電位Ｖ０２との差よりも小さいので、第３電位Ｖ０３は、第１電位Ｖ０１よりも低い電位である。第３電位Ｖ０３は、例えば１８Ｖである。
【００８５】
例えば、図７（ａ）〜（ｃ）に表したように、第２動作Ｅ２において、配線ＷＲに印加される第２消去電圧Ｖｅｒａ２は、時刻ｔ２１において基準電位Ｖ００から上昇し、時刻ｔ２３のときに第３電位Ｖ０３に達し、その後、時刻ｔ２４まで第３電圧Ｖ０３を維持し、時刻ｔ２４から低下し始め、時刻ｔ２６において基準電位Ｖ００に戻る。この例では、時刻ｔ２３から時刻ｔ２４までの時間が、第２期間ＴＥ２であり、第２期間ＴＥ２の長さは第１期間ＴＥ１の長さと同じである。
【００８６】
ソース側選択ゲートＳＧＳ及びドレイン側選択ゲートＳＧＤに印加される第２消去時選択ゲート電圧ＶｅｒａＧ２は、時刻ｔ２２において基準電位Ｖ００から上昇し、時刻ｔ２３のときに第６電位Ｖ０６に達し、その後、時刻ｔ２４まで第６電位Ｖ０６を維持し、時刻ｔ２４から低下し始め、時刻ｔ２５において基準電位Ｖ００に戻る。この場合も、第６電位Ｖ０６に到達する時刻と、第６電位Ｖ０６から低下し始める時刻と、が、第３電位Ｖ０３に到達する時刻ｔ２３と、第３電位Ｖ０３から低下し始める時刻ｔ２４と、それぞれ異なっても良い。
【００８７】
第２動作Ｅ２においては、電極膜ＷＬ及びバックゲートＢＧの電位は、第４電位Ｖ０４、すなわち、第２電位Ｖ０２である基準電位Ｖ００で、一定である。
【００８８】
第３電位Ｖ０３は例えば１８Ｖであるとき、第６電位Ｖ０６は例えば１３Ｖである。第６電位Ｖ０６は、第３電位Ｖ０３よりも低く、第４電位Ｖ０４（この例では第２電位Ｖ０２である基準電位Ｖ００）よりも高ければ良く、第６電位Ｖ０６は、第５電位Ｖ０５と同じでも良い。
【００８９】
第６電位Ｖ０６は、第３電位Ｖ０３よりも低く、この例では、第３電位Ｖ０３と第６電位Ｖ０６との差は５Ｖ程度である。このときも、第２消去時選択ゲート電圧ＶｅｒａＧ２の最大値（すなわち第６電位Ｖ０６と基準電位Ｖ００との差）は、選択ゲートＳＧの選択ゲートトランジスタの耐圧よりも低い値である。
【００９０】
時刻ｔ２２は時刻ｔ２１よりも後の時刻であり、時刻ｔ２３は時刻ｔ２２よりも後の時刻であり、時刻ｔ２４は時刻ｔ２３よりも後の時刻であり、時刻ｔ２５は時刻ｔ２４よりも後の時刻であり、時刻ｔ２６は時刻ｔ２５よりも後の時刻である。  
第２消去電圧Ｖｅｒａ２は、どの時刻の場合も第２消去時選択ゲート電圧ＶｅｒａＧ２の値以上である。
【００９１】
このような第２消去時選択ゲート電圧ＶｅｒａＧ２をドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳに印加することで、選択ゲートトランジスタのゲート破壊を起こさず、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳに対向する部分近傍の半導体ピラーＳＰにおいて、ＧＩＤＬを発生させる。
【００９２】
第２消去電圧Ｖｅｒａ２を第１配線Ｗ１及び第２配線Ｖｅｒａ２に印加することにより、メモリトランジスタＭＴの記憶層４８（第１記憶層４８ａ及び第２記憶層４８ｂ）に正孔が注入される。
【００９３】
この時、第２消去電圧Ｖｅｒａ２は、第１消去電圧Ｖｅｒａ１よりも低く設定されており、これにより、第１消去電圧Ｖｅｒａ１の印加によって若干高く設定されていたしきい値電圧を少しだけ下げ、目標とする値に設定する。その結果、メモリトランジスタＭＴのしきい値電圧は、例えば目標とする値である−２Ｖに設定される。
【００９４】
すなわち、図８（ｂ）に表したように、半導体ピラーＳＰの側から電極膜ＷＬの方向に向けて、正孔が注入され、第１動作Ｅ１による正孔ｃｇ２ａに加えて、さらに正孔ｃｇ２ａが記憶層４８に捕獲される。  
この時、印加される第２消去電圧Ｖｅｒａ２は、低い電圧であるため、このときも、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰ側の部分の、浅いエネルギー準位のトラップに、正孔ｃｇ２ｂが捕獲されることが抑制される。
【００９５】
これにより、図８（ｃ）に表したように、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰの側の部分の、浅いエネルギー準位のトラップに、正孔ｃｇ２ｂが捕獲されることが抑制されて、記憶層４８に所望の正孔ｃｇ２ａが捕獲された所望の消去状態が形成される。
【００９６】
そして、この第２動作Ｅ２により、メモリトランジスタＭＴのしきい値電圧は、第１動作Ｅ１の後よりも例えば１Ｖ程度低下し、結果として、目標の値（例えば−２Ｖ）になる。
【００９７】
このように、本実施形態に係る不揮発性半導体記憶装置１１０においては、消去動作ＥＰが、ソフト消去の第１動作Ｅ１と、追加消去の第２動作Ｅ２と、の組みあわせを含むことにより、消去状態を均一化できる。すなわち、過度に深い消去状態（しきい値電圧が過度に低い状態）が抑制できる。これにより、例えば、書き込み前の状態が均一化でき、書き込みが容易になり、書き込み動作の制御性が向上できる。
【００９８】
例えば、消去動作ＥＰを単一の動作（例えば第１動作Ｅ１）のみで行う比較例の場合には、複数のメモリトランジスタＭＴの特性のばらつきに係わらず消去状態を形成するために、消去電圧を過度に高くする必要が生じる。消去電圧が過度に高いと、過度に深く消去され、所望のしきい値電圧から外れたメモリトランジスタＭＴが発生する可能性がある。また、消去電圧が過度に高いと、半導体ピラーＳＰと内側絶縁膜４２との間の界面や、内側絶縁膜４２の半導体ピラーＳＰ側の部分の、浅いエネルギー準位のトラップに、正孔ｃｇ２ｂが捕獲されることがあり、場合によっては保持特性を低下させることがある。また、例えば外側絶縁膜４３（第１外側絶縁膜４３ａ及び第２外側絶縁膜４３ｂ）を介して記憶層４８（第１記憶層４８ａ及び第２記憶層４８ｂ）に電子が注入される、いわゆるバックトンネリングによる誤書き込みが発生する可能性がある。また、メモリトランジスタＭＴに過度のストレスが印加され、信頼性が低下するおそれがある。
【００９９】
これに対し、消去動作ＥＰが、ソフト消去の第１動作Ｅ１と、追加消去の第２動作Ｅ２と、の組み合わせを含むことにより、過度に深く消去されることがなく、しきい値電圧が均一化できる。これにより、書き込み動作が容易になる。そして、浅いエネルギー準位のトラップに、正孔ｃｇ２ｂが捕獲されることが抑制され、保持特性が向上し、消去状態が安定化する。さらに、バックトンネリングが抑制され、誤書き込みが抑制される。また、メモリトランジスタＭＴへのストレスが抑制され、信頼性が向上する。
【０１００】
なお上記のように、メモリ部ＭＵは、第１方向（Ｚ軸方向）において積層構造体ＭＬに積層され、半導体ピラーＳＰの一端に貫通された選択ゲートＳＧをさらに有し、制御部ＣＴＵは、第１動作Ｅ１の第１期間ＴＥ１において、選択ゲートＳＧを、第１電位Ｖ０１よりも低く第２電位Ｖ０２よりも高い第５電位Ｖ０５に設定し、第２動作Ｅ２の第２期間ＴＥ２において、選択ゲートＳＧを、第３電位Ｖ０３よりも低く第４電位Ｖ０４よりも高い第６電位Ｖ０６に設定する。これにより、ＧＩＤＬを発生させ、消去動作ＥＰが実行される。
【０１０１】
以下では、第２動作Ｅ２の第２期間ＴＥ２の長さが第１動作Ｅ１の第１期間ＴＥ１の長さよりも短く、第３電位Ｖ０３と第４電位Ｖ０４との差が、第１電位Ｖ０１と第２電位Ｖ０２と同じである場合の例について説明する。この動作が実施される不揮発性半導体記憶装置１１１の構成は不揮発性半導体記憶装置１１０と同じであるが、制御部ＣＴＵの動作が異なる。
【０１０２】
図９は、第１の実施形態に係る別の不揮発性半導体記憶装置の動作を例示する模式図である。  
すなわち、同図（ａ）及び（ｂ）は、第１動作Ｅ１における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｃ）及び（ｄ）は、第２動作Ｅ２における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｂ）及び（ｄ）において、横軸は時間ｔを示し、縦軸は電位Ｖｐを示す。
【０１０３】
図１０は、第１の実施形態に係る別の不揮発性半導体記憶装置の動作を例示する模式図である。  
すなわち、同図（ａ）、（ｂ）及び（ｃ）は、第１動作Ｅ１及び第２動作Ｅ２における、第１配線Ｗ１の電位（ソース線ＳＬの電位ＶＳＬ）、及び、第２配線Ｗ２の電位（ビット線ＢＬの電位ＶＢＬ）、ドレイン側選択ゲートＳＧＤの電位ＶＳＧＤ、及び、ソース側選択ゲートＳＧＳの電位ＶＳＧＳ、並びに、電極膜ＷＬの電位ＶＷＬ、をそれぞれ示している。
【０１０４】
図９（ａ）及び（ｂ）に表したように、不揮発性半導体記憶装置１１１においては、制御部ＣＴＵは、配線ＷＲ（例えば第１配線Ｗ１及び第２配線Ｗ２）を第１電位Ｖ０１に設定しつつ、電極膜ＷＬを第１電位Ｖ０１よりも低い第２電位Ｖ０２に設定する。
【０１０５】
例えば、図１０（ａ）〜（ｃ）に表したように、第１動作Ｅ１の第１期間ＴＥ１において、配線ＷＲに印加される第１消去電圧Ｖｅｒａ１は、時刻ｔ１１において基準電位Ｖ００から上昇し、時刻ｔ１３のときに第１電位Ｖ０１に達し、その後、時刻ｔ１４まで第１電圧Ｖ０１を維持し、時刻ｔ１４から低下し始め、時刻ｔ１６において基準電位Ｖ００に戻る。時刻ｔ１３から時刻ｔ１４までの時間が、第１期間ＴＥ１である。
【０１０６】
ソース側選択ゲートＳＧＳ及びドレイン側選択ゲートＳＧＤに印加される第１消去時選択ゲート電圧ＶｅｒａＧ１は、時刻ｔ１２において基準電位Ｖ００から上昇し、時刻ｔ１３のときに第５電位Ｖ０５に達し、その後、時刻ｔ１４まで第５電位Ｖ０５を維持し、時刻ｔ１４から低下し始め、時刻ｔ１５において基準電位Ｖ００に戻る。なお、このときも、第５電位Ｖ０５に到達する時刻と、第５電位Ｖ０５から低下し始める時刻と、が、第１電位Ｖ０１に到達する時刻ｔ１３と、第１電位Ｖ０１から低下し始める時刻ｔ１４と、異なっても良い。
【０１０７】
第１動作Ｅ１においては、電極膜ＷＬ及びバックゲートＢＧの電位は、第２電位Ｖ０２（基準電位Ｖ００）で、一定である。
【０１０８】
第１電位Ｖ０１は例えば２０Ｖであり、第５電位Ｖ０５は例えば１５Ｖであり、第２電位Ｖ０２（基準電位Ｖ００）は例えば０Ｖである。
【０１０９】
時刻ｔ１２は時刻ｔ１１よりも後の時刻であり、時刻ｔ１３は時刻ｔ１２よりも後の時刻であり、時刻ｔ１４は時刻ｔ１３よりも後の時刻であり、時刻ｔ１５は時刻ｔ１４よりも後の時刻であり、時刻ｔ１６は時刻ｔ１５よりも後の時刻である。  
第１消去電圧Ｖｅｒａ１は、どの時刻の場合も第１消去時選択ゲート電圧ＶｅｒａＧ１の値以上である。
【０１１０】
これにより、ＧＩＤＬを発生させ、メモリトランジスタＭＴの記憶層４８（第１記憶層４８ａ及び第２記憶層４８ｂ）に正孔が注入される。
【０１１１】
この時も、第１消去電圧Ｖｅｒａ１は、メモリトランジスタＭＴのしきい値電圧が、消去状態の目標とする値よりも若干高い値になるような電圧にする。例えば目標とするしきい値電圧が−２Ｖである時には、メモリトランジスタＭＴのしきい値電圧は、−１Ｖ程度に設定される。
【０１１２】
そして、この後、図９（ｃ）及び（ｄ）に表したように、第２動作Ｅ２においては、制御部ＣＴＵは、配線ＷＲ（例えば第１配線Ｗ１及び第２配線Ｗ２）を、第３電位Ｖ０３に設定しつつ、電極膜ＷＬを第３電位Ｖ０３よりも低い第４電位Ｖ０４に設定する。ここで、第４電位Ｖ０４は、第２電位Ｖ０２と同じであるとする。そして、この場合は、第３電位Ｖ０３と第４電位Ｖ０４との差が、第１電位Ｖ０１と第２電位Ｖ０２と同じ例である。すなわち、第３電位Ｖ０３は、第１電位Ｖ０１と同じ２０Ｖである。
【０１１３】
そして、第２動作Ｅ２においては、第３電位Ｖ０３（この場合は第１電位Ｖ０１と同じ）が印加される時間が、第１動作Ｅ１において第１電位Ｖ０１が印加される時間よりも短い。
【０１１４】
例えば、図１０（ａ）〜（ｃ）に表したように、第２動作Ｅ２において、第２消去電圧Ｖｅｒａ２は、時刻ｔ２１において基準電位Ｖ００から上昇し、時刻ｔ２３のときに第３電位Ｖ０３に達し、その後、時刻ｔ２４まで第３電圧Ｖ０３を維持し、時刻ｔ２４から低下し始め、時刻ｔ２６において基準電位Ｖ００に戻る。この例では、時刻ｔ２３から時刻ｔ２４までの時間が、第２期間ＴＥ２であり、第２期間ＴＥ２の長さは第１期間ＴＥ１の長さよりも短い。
【０１１５】
このときも、第２消去時選択ゲート電圧ＶｅｒａＧ２は、時刻ｔ２２において基準電位Ｖ００から上昇し、時刻ｔ２３のときに第６電位Ｖ０６に達し、その後、時刻ｔ２４まで第６電位Ｖ０６を維持し、時刻ｔ２４から低下し始め、時刻ｔ２５において基準電位Ｖ００に戻る。この場合も、第６電位Ｖ０６に到達する時刻と、第６電位Ｖ０６から低下し始める時刻と、が、第３電位Ｖ０３に到達する時刻ｔ２３と、第３電位Ｖ０３から低下し始めるｔ２４と、異なっても良い。
【０１１６】
第２動作Ｅ２においては、電極膜ＷＬ及びバックゲートＢＧの電位は、第４電位Ｖ０４、すなわち、第２電位Ｖ０２である基準電位Ｖ００で、一定である。
【０１１７】
第３電位Ｖ０３は、第１電位Ｖ０１と同じであり、例えば２０Ｖである。第６電位Ｖ０６は、第５電位Ｖ０５と同じであり、例えば１５Ｖである。
【０１１８】
時刻ｔ２２は時刻ｔ２１よりも後の時刻であり、時刻ｔ２３は時刻ｔ２２よりも後の時刻であり、時刻ｔ２４は時刻ｔ２３よりも後の時刻であり、時刻ｔ２５は時刻ｔ２４よりも後の時刻であり、時刻ｔ２６は時刻ｔ２５よりも後の時刻である。  
第２消去電圧Ｖｅｒａ２は、どの時刻の場合も第２消去時選択ゲート電圧ＶｅｒａＧ２の値以上である。
【０１１９】
これによりＧＩＤＬを発生させ、メモリトランジスタＭＴの記憶層４８（第１記憶層４８ａ及び第２記憶層４８ｂ）に正孔が注入される。
【０１２０】
既に説明したように、第１動作Ｅ１が実施される第１期間ＴＥ１は、第１消去電圧Ｖｅｒａ１が第１電位Ｖ０１である時間とされる。そして、第２動作Ｅ２が実施される第２期間ＴＥ２は、第２消去電圧Ｖｅｒａ２が第３電位Ｖ０３（この例では第１電位Ｖ０１と同じ）である時間とされる。そして、第２期間ＴＥ２は第１期間ＴＥ２よりも短い。
【０１２１】
このような第２動作Ｅ２によって、第１動作Ｅ１によって若干高く設定されていたしきい値電圧を少しだけ下げ、目標とする値に設定する。すなわち、メモリトランジスタＭＴのしきい値電圧は、例えば目標とするしきい値電圧である−２Ｖに設定される。
【０１２２】
以上、第２動作Ｅ２の第２期間ＴＥ２の長さが、第１動作Ｅ１の第１期間ＴＥ１の長さと同じで、第３電位Ｖ０３と第４電位Ｖ０４との差が、第１電位Ｖ０１と第２電位Ｖ０２との差よりも小さい例と、第２動作Ｅ２の第２期間ＴＥ２の長さが、第１動作Ｅ１の第１期間ＴＥ１の長さよりも短く、第３電位Ｖ０３と第４電位Ｖ０４との差が、第１電位Ｖ０１と第２電位Ｖ０２との差と同じである例と、に関して説明したが、第２動作Ｅ２の第２期間ＴＥ２の長さが、第１動作Ｅ１の第１期間ＴＥ１の長さよりも短い、及び、第３電位Ｖ０３と第４電位Ｖ０４との差が、第１電位Ｖ０１と第２電位Ｖ０２との差よりも小さい、の少なくともいずれかであれば良い。
【０１２３】
本実施形態に係る不揮発性半導体記憶装置においては、制御部ＣＴＵは、さらに、以下のようなベリファイ読み出し動作を行うことができる。
【０１２４】
図１１は、第１の実施形態に係る別の不揮発性半導体記憶装置の動作を例示するフローチャート図である。  
図１１（ａ）に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１２においては、第１動作Ｅ１（ステップＳ１１０）と第２動作Ｅ２（ステップＳ１２０）との間に、半導体ピラーＳＰと電極膜ＷＬとの交差部に形成されるメモリトランジスタＭＴのしきい値電圧を読み出す第３動作Ｅ３（ステップＳ１３０）を実施する。
【０１２５】
不揮発性半導体記憶装置１１２の構成は不揮発性半導体記憶装置１１０及び１１１と同様とすることができるので説明を省略する。
【０１２６】
第３動作Ｅ３は、いわゆるベリファイ読み出し動作である。  
第３動作Ｅ３においては、例えば、例えば第１配線Ｗ１（ソース線ＳＬ）を第２電位Ｖ０２（例えば０Ｖ）に設定し、第２配線Ｗ２（ビット線ＢＬ）を低電位Ｖｃｃ（例えば３Ｖ程度）に設定し、第１選択ゲートＳＧ１及び第２選択ゲートＳＧ２を低電位Ｖｃｃに設定し、電極膜ＷＬを探索電位Ｖｓｅに設定して、探索電位Ｖｓｅを変化させながら、各電極膜ＷＬに対応する各メモリトランジスタＭＴのしきい値電圧を読み出す。この動作も、制御部ＣＴＵによって行われる。
【０１２７】
そして、第３動作Ｅ３によって読み出されたメモリトランジスタＭＴのしきい値電圧が目標とする値に達していないと、第２動作Ｅ２へ進み、そして、しきい値電圧が目標とする値に達している場合は、終了する（ステップＳ１３１）。  
そして、しきい値電圧が目標とする値に達していないときに、第２動作Ｅ２（ステップＳ１２０）を実施する。
【０１２８】
このように、本具体例では、第１動作Ｅ１後のメモリトランジスタＭＴのしきい値電圧の状態に基づいて、第２動作Ｅ２を実施する。このように、制御部ＣＴＵは、消去動作ＥＰにおいて、第１動作Ｅ１の実施と、第２動作Ｅ２の実施と、を含む動作を実施する。  
これにより、必要な場合に第２動作Ｅ２を実施でき、消去動作ＥＰを効率的に行うことができる。
【０１２９】
図１１（ｂ）に表したように、本実施形態に係る不揮発性半導体記憶装置１１３においては、第２動作Ｅ２の後に、半導体ピラーＳＰと電極膜ＷＬとの交差部に形成されるメモリトランジスタＭＴのしきい値電圧を読み出す第３動作Ｅ３ａ（ステップＳ１３０ａ）を実施する。  
不揮発性半導体記憶装置１１３の構成は不揮発性半導体記憶装置１１０及び１１１と同様とすることができるので説明を省略する。
【０１３０】
第３動作Ｅ３ａもベリファイ読み出し動作であり、第３動作Ｅ３ａにおいては、上記の第３動作Ｅ３と同様の動作が行われる。
【０１３１】
第３動作Ｅ３ａによって読み出されたメモリトランジスタＭＴのしきい値電圧が目標とする値に達していないと、第２動作Ｅ２へ戻り、そして、しきい値電圧が目標とする値に達している場合は、終了する（ステップＳ１３１ａ）。そして、上記のステップＳ１２０、ステップＳ１３０ａ及びステップＳ１３１ａが、しきい値電圧が目標とする値に達するまで繰り返される。
【０１３２】
本具体例では、第１動作Ｅ１（ステップＳ１１０）と第２動作Ｅ２（ステップＳ１２０）との間に、上記の第３動作Ｅ３（ステップＳ１３０）が実施され、第３動作Ｅ３によって読み出されたメモリトランジスタＭＴのしきい値電圧が目標とする値に達していないと、第２動作Ｅ２へ進み、そして、しきい値電圧が目標とする値に達している場合は、終了する（ステップＳ１３１）。  
そして、第２動作Ｅ２の後に、上記のステップＳ１３０ａ及びステップＳ１３１ａが実施される。
【０１３３】
ただし、本発明は、これに限らず、ステップＳ１３０及びステップＳ１３１は省略し、ステップＳ１１０とステップＳ１２０とを実施し、その後、ステップＳ１３０ａ及びステップＳ１３１ａを実施し、上記のステップＳ１２０、ステップＳ１３０ａ及びステップＳ１３１ａを、しきい値電圧が目標とする値に達するまで繰り返しても良い。
【０１３４】
すなわち、第３動作Ｅ３（または第３動作Ｅ３ａ）は、第１動作Ｅ１と第２動作Ｅ２との間、及び、第２動作Ｅ２の後、の少なくともいずれかにおいて実施することができる。
【０１３５】
これにより、必要のある場合に第２動作Ｅ２を繰り返して実施でき、消去動作ＥＰを効率的に行うことができる。
【０１３６】
なお、第２動作Ｅ２が繰り返して実施される場合において、第２動作Ｅ２の第２期間ＴＥ２、及び、第３電位Ｖ０３と第４電位Ｖ０４との差、の少なくともいずれかを、繰り返しの回数に応じて変化させても良い。これにより、より効率的に消去動作ＥＰを行うことができる。
【０１３７】
図１２は、第１の実施形態に係る別の不揮発性半導体記憶装置の動作を例示する模式図である。  
すなわち、同図（ａ）及び（ｂ）は、第１動作Ｅ１における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｃ）及び（ｄ）は、第２動作Ｅ２における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｂ）及び（ｄ）において、横軸は時間ｔを示し、縦軸は電位Ｖｐを示す。
【０１３８】
図１２に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１４の動作においては、第１配線Ｗ１（ソース線ＳＬ）に消去電圧（第１消去電圧Ｖｅｒａ１）が印加されるが、第２配線Ｗ２（ビット線ＢＬ）は浮遊状態ＦＬＴに設定される。また、このとき、第１選択ゲートＳＧ１（ソース側選択ゲートＳＧＳ）には、消去時選択ゲート電圧（第１消去時選択ゲート電圧ＶｅｒａＧ１）が印加されるが、第２配線Ｗ２の側の第２選択ゲートＳＧ２（ドレイン側選択ゲートＳＧＤ）は浮遊状態ＦＬＴに設定される。
【０１３９】
すなわち、メモリ部ＭＵは、第１方向（Ｚ軸方向）に対して直交する第２方向（Ｙ軸方向）において第１半導体ピラーＳＰ１と隣接して設けられ、積層構造体ＭＬを第１方向に貫通する第２半導体ピラーＳＰ２と、電極膜ＷＬのそれぞれと第２半導体ピラーＳＰ２との間に設けられた第２記憶層４８ｂと、第２記憶層４８ｂと第２半導体ピラーＳＰ２との間に設けられた第２内側絶縁膜４２ｂと、電極膜ＷＬのそれぞれと第２記憶層４８ｂとの間に設けられた第２外側絶縁膜４３ｂと、第２半導体ピラーＳＰ２の一端（第２端）と電気的に接続された第２配線Ｗ２と、第１半導体ピラーＳＰ１の一端（第１端）とは反対側の他端（第３端）と、第２半導体ピラーＳＰ２の一端（第２端）とは反対側の他端（第４端）と、を電気的に接続する接続部ＣＰ（第１接続部ＣＰ１）と、第１半導体ピラーＳＰ１の一端（第１端）と積層構造体ＭＬとの間に設けられ、第１半導体ピラーＳＰ１に貫通された第１選択ゲートＳＧ１と、第２半導体ピラーＳＰ２の一端（第２端）と積層構造体ＭＬとの間に設けられ、第２半導体ピラーＳＰ２に貫通された第２選択ゲートＳＧ２と、をさらに有する。
【０１４０】
そして、制御部ＣＴＵは、第１動作Ｅ１の第１期間ＴＥ１において、第１配線Ｗ１を第１電位Ｖ０１に設定しつつ、第２配線Ｗ２を浮遊状態ＦＬＴに設定し、電極膜ＷＬを第１電位Ｖ０１よりも低い第２電位Ｖ０２に設定する。
【０１４１】
そして、第１動作Ｅ１の後の第２動作Ｅ２の第２期間ＴＥ２において、第１配線Ｗ１を第３電位Ｖ０３に設定しつつ、第２配線Ｗ２を浮遊状態ＦＬＴに設定し、電極膜ＷＬを第３電位Ｖ０３よりも低い第４電位Ｖ０４に設定する。
【０１４２】
そして、第１動作Ｅ１の第１期間ＴＥ１において、第１選択ゲートＳＧ１を、第１電位Ｖ０１よりも低く第２電位Ｖ０２よりも高い第５電位Ｖ０５に設定する。このとき、第２選択ゲートＳＧ２は、浮遊状態ＦＬＴに設定されることが望ましい。
【０１４３】
そして、第２動作Ｅ２の第２期間ＴＥ２において、第１選択ゲートＳＧ１を、第３電位Ｖ０３よりも低く第４電位Ｖ０４よりも高い第６電位Ｖ０６に設定する。このとき、第２選択ゲートＳＧ２は、浮遊状態ＦＬＴに設定することが望ましい。
【０１４４】
このように、メモリストリングの一方の端に対応する第１配線Ｗ１と第１選択ゲートＳＧ１にそれぞれ消去電圧（第１消去電圧Ｖｅｒａ１及び第２消去電圧Ｖｅｒａ２）と消去時選択ゲート電圧（第１消去時選択ゲート電圧ＶｅｒａＧ１及び第２消去時選択ゲート電圧ＶｅｒａＧ２）が印加されれば、メモリストリングの他方の端に対応する第２配線Ｗ２及び第２選択ゲートＳＧ２は、浮遊状態ＦＬＴでも良い。
【０１４５】
（第２の実施の形態）
図１３は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。  
すなわち、同図（ａ）及び（ｂ）は、第１動作Ｅ１における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｃ）及び（ｄ）は、第２動作Ｅ２における電位の状態を例示する、それぞれ模式図及びグラフ図である。同図（ｂ）及び（ｄ）において、横軸は時間ｔを示し、縦軸は電位Ｖｐを示す。
【０１４６】
本実施形態においては、第２動作Ｅ２は、第１動作Ｅ１の後に第１動作Ｅ１との組みとして必ずしも実施されなくても良く、第１動作Ｅ１と第２動作Ｅ２とをそれぞれ単独で実施しても良い。
【０１４７】
図１３（ａ）に表したように、本実施形態に係る不揮発性半導体記憶装置１２０においては、制御部ＣＴＵは、複数の記憶層４８のうちのいずれかの記憶層４８（選択された記憶層４８）への正孔の注入、及び、上記いずれかの記憶層４８（選択された記憶層４８）からの電子の引き抜き、の少なくともいずれかを行う動作の際に、配線ＷＲ（例えば第１配線Ｗ１及び第２配線Ｗ２）を第１電位Ｖ０１に設定する。
【０１４８】
そして、上記いずれかの記憶層４８に対向する電極膜ＷＬを第１電位Ｖ０１よりも低い第２電位Ｖ０２に設定しつつ、上記いずれかの記憶層４８を除く上記の記憶層４８に対向する電極膜ＷＬを、浮遊状態ＦＬＴにする。
【０１４９】
本具体例では、選択された記憶層４８に対向する電極膜ＷＬ０Ｓ、ＷＬ１Ｓ、ＷＬ０Ｄ及びＷＬ１Ｄが、第２電位Ｖ０２である基準電位Ｖ００に接地され、それ以外の記憶層４８に対向する電極膜ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ２Ｄ及びＷＬ３Ｄが浮遊状態ＦＬＴに設定される。
【０１５０】
このような動作により、特定の電極膜ＷＬに対応するメモリトランジスタＭＴを選択的に消去できる。本具体例の場合は、電極膜ＷＬ０Ｓ、ＷＬ１Ｓ、ＷＬ０Ｄ及びＷＬ１Ｄに対応するメモリトランジスタＭＴが選択的に消去される。  
一方、電極膜ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ２Ｄ及びＷＬ３Ｄが浮遊状態ＦＬＴに設定されるので、これらの電極膜ＷＬは、容量カップリングで昇圧されるため、電極膜ＷＬと配線ＷＲとの間に電位差が生じず、これらの電極膜ＷＬに対応するメモリトランジスタＭＴにおいては、消去は行われない。
【０１５１】
このとき、消去電圧（第１消去電圧Ｖｅｒａ１）、及び、第１期間ＴＥ１の長さ、の少なくともいずれかに、これらのメモリトランジスタＭＴに対して最適な値を用いることができる。
【０１５２】
例えば積層構造体ＭＬに設ける貫通ホールＴＨのサイズが、基板１１からの距離によって不均一になることがあり得る。例えば、基板１１に近い下部（基板近接部）と、基板１１からの距離が下部よりも遠い上部（基板遠隔部）と、を比較すると、上部の方が貫通ホールＴＨの径が大きくなり、貫通ホールＴＨの曲率半径が大きくなることがある。この場合には、上部のメモリトランジスタＭＴを消去する際には、下部のメモリトランジスタＭＴと比べて相対的に大きい電位差が、配線ＷＲと電極膜ＷＬとの間に印加される。上部と下部とのそれぞれで最適な消去電圧を用いることで、それぞれのメモリトランジスタＭＴを適切な消去状態に設定できる。
【０１５３】
例えば、第１消去電圧Ｖｅｒａ１の最大値である第１電位Ｖ０１は、例えば２０Ｖとして、第２電位Ｖ０２は基準電位Ｖ００であり、接地電位ＧＮＤ（０Ｖ）とする。
【０１５４】
なお、この時の第１選択ゲートＳＧ１及び第２選択ゲートＳＧ１の電位（第５電位Ｖ０５、すなわち、第１消去時選択ゲート電圧ＶｅｒａＧ１）の設定は、図６に関して説明したのと同様とすることができるので説明を省略する。
【０１５５】
このような電圧を用いることで、所望のメモリトランジスタＭＴのみを最適な消去電圧で消去することができ、消去状態を均一化でき、例えば次の書き込み動作の制御性が向上できる。また、保持特性が向上し、消去状態が安定化する。誤書き込みも抑制される。また、所望のメモリトランジスタＭＴのみを選択的に消去することで、信頼性が向上し、また、消去動作が高速化できる。
【０１５６】
図１３（ｂ）に表した第２動作Ｅ２においては、電極膜ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ２Ｄ及びＷＬ３Ｄが、第４電位Ｖ０４である基準電位Ｖ００に接地され、それ以外の記憶層４８に対向する電極膜ＷＬ０Ｓ、ＷＬ１Ｓ、ＷＬ０Ｄ及びＷＬ１Ｄが浮遊状態ＦＬＴに設定される。
【０１５７】
このような動作により、電極膜ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ２Ｄ及びＷＬ３Ｄに対応するメモリトランジスタＭＴが選択的に消去される。
【０１５８】
このとき、消去電圧（第２消去電圧Ｖｅｒａ２）、及び、第２期間ＴＥ２の長さ、の少なくともいずれかに、これらのメモリトランジスタＭＴに対して最適な値を用いることができる。
【０１５９】
第２消去電圧Ｖｅｒａ２の最大値である第３電位Ｖ０３は、例えば１９Ｖとして、第４電位Ｖ０４は基準電位Ｖ００であり、接地電位ＧＮＤ（０Ｖ）とする。
【０１６０】
なお、この時の第１選択ゲートＳＧ１及び第２選択ゲートＳＧ１の電位（第６電位Ｖ０６、すなわち、第２消去時選択ゲート電圧ＶｅｒａＧ２の最大値）の設定は、図６に関して説明したのと同様とすることができるので説明を省略する。
【０１６１】
このような電圧を用いることで、所望のメモリトランジスタＭＴのみを最適な消去電圧で消去することができ、消去状態を均一化でき、例えば次の書き込み動作の制御性が向上でき、また、保持特性が向上し、消去状態が安定化する。また、誤書き込みが抑制され、さらに、選択消去によって信頼性が向上し、消去動作が高速化できる。
【０１６２】
このように、制御部ＣＴＵは、第１の選択された記憶層４８（複数の記憶層４８のうちのいずれかの記憶層４８）の選択的な第１の消去動作ＥＰの際に、第１期間ＴＥ１において、配線ＷＲ（第１配線Ｗ１及び第２配線Ｗ２）を第１電位Ｖ０１に設定し、第１の選択された記憶層４８に対向する電極膜ＷＬを第１電位Ｖ０１よりも低い第２電位Ｖ０２に設定しつつ、第１の非選択の記憶層４８（上記第１の選択された記憶層４８を除く上記の記憶層４８）に対向する電極膜ＷＬを、浮遊状態ＦＬＴにする第１動作Ｅ１を実施する。さらに、制御部ＣＴＵは、第２期間ＴＥ２において、上記の第１の選択された記憶層４８以外の第２の選択された記憶層４８（複数の記憶層４８のうちの別のいずれかの記憶層４８）の選択的な第２の消去動作ＥＰの際に、配線ＷＲ（第１配線Ｗ１及び第２配線Ｗ２）を、第３電位Ｖ０３に設定し、第２の選択された記憶層４８に対向する電極膜ＷＬを第３電位Ｖ０３よりも低い第４電位Ｖ０４に設定しつつ、第２の非選択の記憶層４８（上記第２の選択された記憶層４８を除く上記の記憶層４８）に対向する電極膜ＷＬを、浮遊状態ＦＬＴにする第２動作Ｅ２を実施することができる。
【０１６３】
そして、第２期間ＴＥ２の長さが第１期間ＴＥの長さと異なる、第３電位Ｖ０３と第４電位Ｖ０４との差が、第１電位Ｖ０１と第２電位Ｖ０２との差と異なる、の少なくともいずれかとすることができる。
【０１６４】
これにより、所望のメモリトランジスタＭＴのそれぞれを選択的に消去でき、さらに、それぞれに対して最適な消去電圧で消去することができ、消去状態がより均一化できる。
【０１６５】
また、この場合も、図１２に関して説明したのと同様に、第１動作Ｅ１において、第１配線Ｗ１を第１電位Ｖ０１に設定しつつ、第２配線Ｗ２を浮遊状態ＦＬＴに設定することができ、第１選択ゲートＳＧ１を第５電位Ｖ０５に設定し、第２選択ゲートＳＧ２を、浮遊状態ＦＬＴに設定することができる。そして、第２動作Ｅ２において、第１配線Ｗ１を第３電位Ｖ０３に設定しつつ、第２配線Ｗ２を浮遊状態ＦＬＴに設定することができ、第１選択ゲートＳＧ１を第５電位Ｖ０５に設定し、第２選択ゲートＳＧ２を、浮遊状態ＦＬＴに設定することができる。
【０１６６】
（第３の実施の形態）
図１４は、第３の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。  
すなわち、同図（ａ）は、不揮発性半導体記憶装置１３０における電位の状態を例示する模式図である。同図（ｂ）〜（ｄ）は、電位の状態を例示するグラフ図であり、同図（ｂ）は、消去電圧Ｖｅｒａと消去時選択ゲート電圧ＶｅｒａＧを示しており、同図（ｃ）〜（ｆ）は、それぞれ、電極膜ＷＬ３Ｓ及びＷＬ３Ｄへの印加電圧ＶＷＬ３、電極膜ＷＬ２Ｓ及びＷＬ２Ｄへの印加電圧ＶＷＬ２、電極膜ＷＬ１Ｓ及びＷＬ１Ｄへの印加電圧ＶＷＬ１、並びに、電極膜ＷＬ０Ｓ及びＷＬ０Ｄへの印加電圧ＶＷＬ０、を示している。
【０１６７】
図１４（ａ）〜（ｆ）に表したように、制御部ＣＴＵは、記憶層４８への正孔の注入、及び、記憶層４８からの電子の引き抜き、の少なくともいずれかを行う動作の際に、以下を行う。
【０１６８】
制御部ＣＴＵは、配線ＷＲ（例えば第１配線Ｗ１及び第２配線Ｗ２）を第１電位Ｖ０１に設定しつつ、複数の電極膜ＷＬのうちのいずれかの電極膜ＷＬを第１電位Ｖ０１よりも低い第２電位Ｖ０２に設定する。そして、複数の電極膜ＷＬのうちの他のいずれかの電極膜ＷＬを第１電位Ｖ０１よりも低く、第２電位Ｖ０２とは異なる第７電位Ｖ０７に設定する。
【０１６９】
第１電位Ｖ０１は例えば２０Ｖであり、第２電位Ｖ０２は例えば基準電位Ｖ００である０Ｖである。
【０１７０】
図１４（ｂ）に例示した消去電圧Ｖｅｒａ、消去時選択ゲート電圧ＶｅｒａＧ、第５電位Ｖ０５、期間ＴＥ、並びに、時刻ｔ１１、ｔ１２、ｔ１３、ｔ１４、ｔ１５及びｔ１６は、図６に関して説明した第１消去電圧Ｖｅｒａ１、第１消去時選択ゲート電圧ＶｅｒａＧ１、第５電位Ｖ０５、第１期間ＴＥ１、並びに、時刻ｔ１１、ｔ１２、ｔ１３、ｔ１４、ｔ１５及びｔ１６と同様とすることができるので説明を省略する。
【０１７１】
図６に例示した第１動作Ｅ１においては、全ての電極膜ＷＬが同時に第２電位Ｖ０２に設定されているが、本実施形態に係る不揮発性半導体記憶装置１３０においては、電極膜ＷＬの少なくとも２つが互いに異なる電位に設定されている。
【０１７２】
例えば、電極膜ＷＬ３Ｓ及びＷＬ３Ｄへの印加電圧ＶＷＬ３は、第２電位Ｖ０２（基準電位Ｖ００）である０Ｖで、一定である。電極膜ＷＬ２Ｓ及びＷＬ２Ｄへの印加電圧ＶＷＬ２の最大値は、例えば、１Ｖである。電極膜ＷＬ１Ｓ及びＷＬ１Ｄへの印加電圧ＶＷＬ１の最大値は、例えば、２Ｖである。電極膜ＷＬ０Ｓ及びＷＬ０Ｄへの印加電圧ＶＷＬ０の最大値は、例えば、３Ｖである。
【０１７３】
そして、印加電圧ＶＷＬ０〜印加電圧ＶＷＬ２のそれぞれは、時刻ｔ１１において基準電位Ｖ００から上昇し、時刻ｔ１３のときにそれぞれの最高の電位（３Ｖ、２Ｖ及び１Ｖ）に達し、その後、時刻ｔ１４までその最高の電位を維持し、時刻ｔ１４から低下し始め、時刻ｔ１６において基準電位Ｖ００に戻る。この例では、時刻ｔ１３から時刻ｔ１４までの時間が、期間ＴＥである。
【０１７４】
このように、電極膜ＷＬのそれぞれで互いに異なった値の電位に設定することで、それぞれの電極膜ＷＬに対向して設けられるメモリトランジスタＭＴのそれぞれを最適な状態で消去することができる。
【０１７５】
例えば、既に説明したように、積層構造体ＭＬに設ける貫通ホールＴＨのサイズが、基板１１からの距離によって不均一になることがあり得る。例えば、基板１１に近い下部（基板近接部）よりも、基板１１からの距離が下部よりも遠い上部（基板遠隔部）において、貫通ホールＴＨの径が大きくなり、貫通ホールＴＨの曲率半径が大きい場合は、配線ＷＲに印加する消去電圧Ｖｅｒａを一定にしておき、例えば曲率半径が相対的に大きい上部の電極膜ＷＬを０Ｖに設定し、曲率半径が相対的に小さい下部の電極膜ＷＬを０Ｖよりも高い電圧に設定する。
【０１７６】
すなわち、第１方向（Ｚ軸方向）に対して垂直な第２方向（Ｙ軸方向）に沿った外側絶縁膜４３の外径が大きい第１領域（例えば基板遠隔部である上部）と、第１領域よりも第２方向に沿った外径が小さい第２領域（例えば基板近接部である下部）と、が設けられ、複数の電極膜ＷＬのうちの上記のいずれかの電極膜ＷＬは、第１領域に属する電極膜ＷＬであり、複数の電極膜ＷＬのうちの上記の他のいずれかの電極膜ＷＬは、第２領域に属する電極膜ＷＬであり、この時、上記の第７電位Ｖ０７は、第２電位Ｖ０２（例えば０Ｖ）よりも高い、例えば１Ｖ〜３Ｖである。
【０１７７】
すなわち、図１４に例示したように、下部のメモリトランジスタＭＴに対応する、例えば電極膜ＷＬ０Ｓ及び電極膜ＷＬ０Ｄへの印加電圧ＶＷＬ０の最高値を、上部のメモリトランジスタＭＴに対応する電極膜ＷＬ３Ｓ及び電極膜ＷＬ３Ｄへの印加電圧ＶＷＬ３の最高値よりも高くして、上部と下部とのそれぞれで最適な電位差がメモリトランジスタＭＴに印加される。これにより、それぞれのメモリトランジスタＭＴを適切な消去状態に設定できる。
【０１７８】
また、この場合も、図１２に関して説明したのと同様に、第１配線Ｗ１を第１電位Ｖ０１に設定しつつ、第２配線Ｗ２を浮遊状態ＦＬＴに設定することができ、第１選択ゲートＳＧ１を第５電位Ｖ０５に設定し、第２選択ゲートＳＧ２を、浮遊状態ＦＬＴに設定することができる。
【０１７９】
なお、第１〜第３の実施形態に関して説明した種々の動作を適宜組み合わせて実施しても良い。例えば、第２の実施形態と第３の実施形態とを組み合わせ、異なる電極膜ＷＬに対向するメモリトランジスタＭＴを別々に消去するときに、消去電圧Ｖｅｒａを変えつつ、さらに、電極膜ＷＬごとに電位ＶＷＬを変えても良い。
【０１８０】
（第４の実施の形態）
図１５及び図１６は、第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する、それぞれ模式的断面図及び模式的斜視図である。  
なお、図１６においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
【０１８１】
図１５及び図１６に表したように、本実施形態に係る不揮発性半導体記憶装置１４０も、メモリ部ＭＵと制御部ＣＴＵとを備える。  
そして、メモリ部ＭＵにおいては、半導体ピラーＳＰはＵ字形状に接続されておらず、それぞれの半導体ピラーＳＰが独立している。すなわち、不揮発性半導体記憶装置１４０においては、直線状のＮＡＮＤストリングが設けられる。そして、積層構造体ＭＬの上に上部選択ゲートＵＳＧ（第２選択ゲートＳＧ２であり、例えばドレイン側選択ゲートＳＧＤとなる）が設けられ、積層構造体ＭＬの下に下部選択ゲートＬＳＧ（第１選択ゲートＳＧ１であり、例えばソース側選択ゲートＳＧＳとなる）が設けられている。
【０１８２】
上部選択ゲートＵＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる上部選択ゲート絶縁膜ＵＳＧＩが設けられ、下部選択ゲートＬＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる下部選択ゲート絶縁膜ＬＳＧＩが設けられる。
【０１８３】
そして、下部選択ゲートＬＳＧの下側に、ソース線ＳＬ（配線ＷＲのうちの１つであり、第１配線Ｗ１）が設けられている。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲートＬＳＧとの間に層間絶縁膜１３ｂが設けられている。
【０１８４】
下部選択ゲートＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲートＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬ（配線ＷＲのうちの１つであり、第２配線Ｗ２）に接続されている。そして、上部選択ゲートＵＳＧと下部選択ゲートＬＳＧとの間の積層構造体ＭＬにおいて、メモリトランジスタＭＴ（メモリセルＭＣ）が形成され、半導体ピラーＳＰが、直線状の１つのメモリストリングとして機能する。このメモリストリングは、例えばＮＡＮＤ型のストリングである。
【０１８５】
上部選択ゲートＵＳＧ及び下部選択ゲートＬＳＧは、それぞれ層間絶縁膜１７及び層間絶縁膜１３ｃによってＹ軸方向に分断されており、Ｘ軸方向に沿って延在する帯状の形状を有している。
【０１８６】
一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。  
そして、この場合は、電極膜ＷＬは、Ｘ−Ｙ平面に平行な板状の導電膜である。
【０１８７】
このような構造の不揮発性半導体記憶装置１４０においても、制御部ＣＴＵは、第１〜第３の実施形態に関して説明した動作を実施する。これにより、安定した消去状態が実現できる。
【０１８８】
なお、本発明の実施形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１８９】
また、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【０１９０】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１９１】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１９２】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１９３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１９４】
１１…基板、  １１ａ…主面、  １３、１３ａ、１３ｂ、１３ｃ、１５、１６、１７、１８、１９、２３…層間絶縁膜、  １４…電極間絶縁膜、  ２２…ビア、  ３１…ビアプラグ、  ３２…ワード配線、  ４２…内側絶縁膜、  ４２ａ、４２ｂ…第１及び第２内側絶縁膜、  ４３…外側絶縁膜、  ４３ａ、４３ｂ…第１及び第２外側絶縁膜、  ４８…記憶層、  ４８ａ、４８ｂ…第１及び第２記憶層、  １１０、１１１、１１２、１１３、１１４、１２０、１３０、１４０…不揮発性半導体記憶装置、  ＢＧ…バックゲート、  ＢＬ…ビット線、  ＣＰ…接続部、  ＣＰ１、ＣＰ２…第１及び第２接続部、  ＣＴＵ…制御部、  ＣＵ…回路部、  Ｅ１〜Ｅ４…第１〜第４動作、  ＥＰ…消去動作、  ＦＬＴ…浮遊状態、  ＧＮＤ…接地電位、  ＩＬ…絶縁層、  ＬＳＧ…下部選択ゲート、  ＬＳＧＩ…下部選択ゲート絶縁膜、  ＭＣ…メモリセル、  ＭＬ…積層構造体、  ＭＲ…メモリアレイ領域、  ＭＴ…メモリトランジスタ、  ＭＵ…メモリ部、  ＭＵ１…マトリクスメモリセル部、  ＭＵ２…配線接続部、  ＰＲ…周辺領域、  ＰＲ１…周辺領域回路、  ＳＧ…選択ゲート、  ＳＧ１〜ＳＧ４…第１〜第４選択ゲート、  ＳＧＤ…ドレイン側選択ゲート、  ＳＧＩ…選択ゲート絶縁膜、  ＳＧＳ…ソース側選択ゲート、  ＳＬ…ソース線、  ＳＰ…半導体ピラー、  ＳＰ１〜ＳＰ４…第１〜第４半導体ピラー、  ＴＥ…期間、  ＴＥ１、ＴＥ２…第１及び第２期間、  ＴＨ…貫通ホール、  ＵＳＧ…上部選択ゲート、  ＵＳＧＩ…上部選択ゲート絶縁膜、  Ｖ００…基準電位、  Ｖ０１〜Ｖ０７…第１〜第７電位、  ＶＡ１、ＶＡ２…ビア、  ＶＢＬ、ＶＳＧＤ、ＶＳＧＳ、ＶＳＬ、ＶＷＬ、ＶＷＬ０〜ＶＷＬ３…電位、  Ｖｃｃ…低電圧、  Ｖｅｒａ…消去電圧、  Ｖｅｒａ１、Ｖｅｒａ２…第１及び第２消去電圧、  ＶｅｒａＧ…消去時選択ゲート電圧、  ＶｅｒａＧ１、ＶｅｒａＧ２…第１及び第２消去時選択ゲート電圧、  Ｖｐ…電位、  Ｖｓｅ…探索電位、  Ｗ１、Ｗ２…第１、第２配線、  ＷＬ、ＷＬ０Ｄ、ＷＬ０Ｓ、ＷＬ１Ｄ、ＷＬ１Ｓ、ＷＬ２Ｄ、ＷＬ２Ｓ、ＷＬ３Ｄ、ＷＬ３Ｓ、ＷＬＡ、ＷＬＢ…電極膜、  ＷＲ…配線、  ｃｇ２ａ、ｃｇ２ｂ…正孔、  ｔ…時間、  ｔ１１〜ｔ１６、ｔ２１〜ｔ２６…時刻
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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