(57)【要約】      （修正有）【課題】データ読出し性能の向上した半導体メモリー装置及びその動作方法を提供する。【解決手段】セクター単位にアクセスされる複数のメモリーセルを含むページと、前記複数のメモリーセルに連結された複数の偶数ビットライン及び奇数ビットラインを含むフラッシュメモリーと、前記フラッシュメモリーを制御するように構成されるメモリーコントローラーとを含み、前記フラッシュメモリーは読出し動作の時に、前記コントローラーから受信された少なくとも１つのセクターに対応する読出しアドレスに基づいて偶数センシング及び奇数センシングの順序を判別し、前記判別された順序によって前記偶数センシング及び奇数センシングを実行する。【選択図】図７
2011243275.tif 000002
【特許請求の範囲】
【請求項１】
セクター単位にアクセスされる複数のメモリーセルを含むページと、前記複数のメモリーセルに連結された複数の偶数ビットライン及び複数の奇数ビットラインとを含むフラッシュメモリーと、
前記フラッシュメモリーを制御するように構成されるメモリーコントローラーとを含み、
前記フラッシュメモリーは
読出し動作の時に、前記メモリーコントローラーから受信された少なくとも１つのセクターに対応する読出しアドレスに基づいて偶数センシング及び奇数センシングの順序を判別し、前記判別された順序によって前記偶数センシング及び奇数センシングを実行するように構成され、
前記偶数センシングの時に、前記フラッシュメモリーは前記偶数ビットラインに連結されたメモリーセルのデータをセンシングされ、
前記奇数センシングの時に、前記フラッシュメモリーは前記奇数ビットラインに連結されたメモリーセルのデータをセンシングされるように構成される半導体メモリー装置。
【請求項２】
前記偶数ビットラインに連結されたメモリーセルは、第１セクターグループに対応し、前記奇数ビットラインに連結されたメモリーセルは、第２セクターグループに対応し、
前記第１セクターグループは少なくとも１つのセクターを含み、前記第２セクターグループは少なくとも１つのセクターを含む請求項１に記載の半導体メモリー装置。
【請求項３】
前記フラッシュメモリーは、前記読出しアドレスと対応するセクターの中で前記第１及び第２セクターグループに含まれるセクターの個数を比較し、比較結果によって前記偶数センシング及び前記奇数センシングの順序を判別するように構成される請求項２に記載の半導体メモリー装置。
【請求項４】
前記フラッシュメモリーは、前記読出しアドレスと対応するセクターの中で前記第１セクターグループより前記第２セクターグループに含まれるセクターの個数が多い時、前記奇数センシング及び前記偶数センシングを順次的に実行し、
前記読出しアドレスと対応するセクターの中で前記第２セクターグループより前記第１セクターグループに含まれるセクターの個数が多い時、前記偶数センシング及び前記奇数センシングを順次的に実行するように構成される請求項２に記載の半導体メモリー装置。
【請求項５】
前記半導体メモリー装置はＲＡＭをさらに含み、
前記フラッシュメモリーは、前記偶数センシング及び前記奇数センシングされたデータを前記ＲＡＭに伝送するように構成される請求項１に記載の半導体メモリー装置。
【請求項６】
前記フラッシュメモリーは、
前記偶数センシングを先ず実行する時、前記奇数センシングが実行される間に前記偶数センシングされたデータの中で前記読出しアドレスと対応するセクターのデータを前記ＲＡＭに伝送するように構成される請求項５に記載の半導体メモリー装置。
【請求項７】
前記フラッシュメモリーは、
前記奇数センシングを先ず実行する時、前記偶数センシングが実行される間に前記奇数センシングされたデータの中で前記読出しアドレスと対応するセクターのデータを前記ＲＡＭに伝送するように構成される請求項５に記載の半導体メモリー装置。
【請求項８】
半導体メモリー装置の動作方法において、
前記半導体メモリー装置は、
セクター単位にアクセスされる複数のメモリーセルを含むページ及び前記複数のメモリーセルと連結される偶数ビットライン及び奇数ビットラインを含み、
前記半導体メモリー装置の動作方法は、
少なくとも１つのセクターに対応する読出しアドレスを受信する段階と、
前記読出しアドレスに基づいて、偶数センシング及び奇数センシングの順序を判別する段階と、
前記判別された順序によって、偶数センシング及び奇数センシングを実行する段階とを含み、
前記偶数センシングの時に前記偶数ビットラインに連結されたメモリーセルのデータがセンシングされ、前記奇数センシングの時に前記奇数ビットラインに連結されたメモリーセルのデータがセンシングされる半導体メモリー装置の動作方法。
【請求項９】
前記偶数ビットラインに連結されたメモリーセルは、少なくとも１つのセクターを含む第１セクターグループに対応して、前記奇数ビットラインに連結されたメモリーセルは、少なくとも１つのセクターを含む第２セクターグループに対応し、
前記偶数センシング及び奇数センシングの順序を判別する段階は、
前記読出しアドレスに対応するセクターの中で前記第１セクターグループと前記第２セクターグループに含まれるセクターの個数を比較し、比較結果に基づいて前記偶数センシング及び前記奇数センシングの順序を判別する段階を含む請求項８に記載の半導体メモリー装置の動作方法。
【請求項１０】
前記偶数センシング及び奇数センシングの順序を判別する段階は、
前記読出しアドレスに対応するセクターの中で前記第１セクターグループより前記第２セクターグループに含まれるセクターの個数が多い時前記奇数センシング及び前記偶数センシングを順次的に実行し、
前記読出しアドレスに対応するセクターの中で前記第２セクターグループより前記第１セクターグループに含まれるセクターの個数が多い時、前記偶数センシング及び前記奇数センシングを順次的に実行する段階を含む請求項９に記載の半導体メモリー装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリー装置に関し、より詳細ではフラッシュメモリーとＲＡＭとを含む半導体メモリー装置及びその動作方法に関する。
【背景技術】
【０００２】
半導体メモリー装置は大きく揮発性メモリー装置（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と不揮発性メモリー装置（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）で分かれる。揮発性メモリー装置はまたダイナミックランダムアクセスメモリー（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、ＤＲＡＭ）とスタティックランダムアクセスメモリー（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、ＳＲＡＭ）で分かれることができる。揮発性半導体メモリー装置は、データを読出す速度と書込む速度とが、不揮発性メモリー装置に比べ速いという長所がある。しかし、揮発性半導体メモリー装置は、外部電源供給が切れれば、格納されたデータが消えてしまう短所がある。
【０００３】
不揮発性メモリー装置はマスクＲＯＭ（ｍａｓｋ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＭＲＯＭ）、プログラム可能なＲＯＭ（ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＰＲＯＭ）、消去及びプログラム可能なＲＯＭ（ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＥＰＲＯＭ）、電気的に消去及びプログラム可能なＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＥＥＰＲＯＭ）等で分かれる。不揮発性メモリー装置は外部電源供給が切られても格納されたデータを記憶する長所がある。しかし不揮発性メモリー装置は、データを読出す速度と書込む速度とが揮発性メモリー装置に比べ遅いという短所がある。
【０００４】
ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭは、システム自体に消去及び書込みが自由でなくて、一般使用者が記憶内容を更新するのは容易でない。これに反して、ＥＥＰＲＯＭは電気的に消去及び書込みが可能なので、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置での応用が拡大している。特にフラッシュメモリー装置は、既存のＥＥＰＲＯＭに比べ、集積度が高くて大容量補助記憶装置での応用に非常に有利である。特に、ＮＡＮＤフラッシュメモリー装置はＮＯＲフラッシュメモリー装置に比べ、集積度が非常に高い。高い集積度を有するＮＡＮＤ型フラッシュメモリー装置の要求と共に、フラッシュメモリーを含むメモリーシステムの要求が、モバイルシステム及び各種アプリケーションの開発によって増加している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許第１０−２００７−００３７８７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、データ読出し読出し性能の向上した半導体メモリー装置及びその動作方法を提供することにある。
【課題を解決するための手段】
【０００７】
上述された課題を解決するための本発明の実施形態による半導体メモリー装置は、セクター単位にアクセスされる複数のメモリーセルを含むページと、前記複数のメモリーセルに連結された偶数ビットライン及び奇数ビットラインを含むフラッシュメモリーと、前記フラッシュメモリーを制御するように構成されるメモリーコントローラーとを含み、前記フラッシュメモリーは、読出し動作の時に、前記メモリーコントローラーから受信された少なくとも１つのセクターに対応する読出しアドレスに基づいて偶数センシング及び奇数センシングの順序を判別し、前記判別された順序によって前記偶数センシング及び奇数センシングを実行するように構成され、前記偶数センシングの時に、前記フラッシュメモリーは前記偶数ビットラインに連結されたメモリーセルのデータをセンシングされ、前記奇数センシングの時に、前記フラッシュメモリーは前記奇数ビットラインに連結されたメモリーセルのデータをセンシングされるように構成される。
【０００８】
他の実施形態として、前記偶数ビットラインに連結されたメモリーセルは第１セクターグループに対応し、前記奇数ビットラインに連結されたメモリーセルは第２セクターグループに対応し、前記第１セクターグループは少なくとも１つのセクターを含み、前記第２セクターグループは少なくとも１つのセクターを含むことができる。
【０００９】
他の実施形態として、前記フラッシュメモリーは、前記読出しアドレスと対応するセクターの中で前記第１及び第２セクターグループに含まれるセクターの個数を比較し、比較結果によって前記偶数センシング及び前記奇数センシングの順序を判別するように構成されることができる。
【００１０】
他の実施形態として、前記フラッシュメモリーは前記読出しアドレスと対応するセクターの中で前記第１セクターグループより前記第２セクターグループに含まれるセクターの個数が多い時、前記奇数センシング及び前記偶数センシングを順次的に実行し、前記読出しアドレスと対応するセクターの中で前記第２セクターグループより前記第１セクターグループに含まれるセクターの個数が多い時、前記偶数センシング及び前記奇数センシングを順次的に実行するように構成されることができる。
【００１１】
他の実施形態として、前記半導体メモリー装置はＲＡＭをさらに含み、前記フラッシュメモリーは前記偶数センシング及び前記奇数センシングされたデータを前記ＲＡＭに伝送するように構成されることができる。
【００１２】
他の実施形態として、前記フラッシュメモリーは、前記偶数センシングを先ず実行する時、前記奇数センシングが実行される間に前記偶数センシングされたデータの中で前記読出しアドレスと対応するセクターのデータを前記ＲＡＭに伝送するように構成されることができる。
【００１３】
他の実施形態として、前記フラッシュメモリーは前記奇数センシングを先ず実行する時、前記偶数センシングが実行される間に前記奇数センシングされたデータの中で前記読出しアドレスと対応するセクターのデータを前記ＲＡＭに伝送するように構成されることができる。
【００１４】
他の実施形態として、前記フラッシュメモリー及び前記メモリーコントローラーは半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を形成できる。
【００１５】
他の実施形態として、前記フラッシュメモリー及び前記メモリーコントローラーは、メモリーカードを形成できる。
【００１６】
他の実施形態として、前記フラッシュメモリーは、前記偶数及び奇数ビットラインに連結される読出し及び書込み回路と、前記読出し及び書込み回路を制御して、前記読出しアドレスに基づいて偶数ライン選択信号及び奇数ライン選択信号を発生する制御ロジックユニットをさらに含むことができる。
【００１７】
他の実施形態として、前記偶数ビットラインに連結されたメモリーセルは少なくとも１つのセクターを含む第１セクターグループに対応して、前記奇数ビットラインに連結されたメモリーセルは、少なくとも１つのセクターを含む第２セクターグループに対応して、前記制御ロジックユニットは、前記読出しアドレスと対応するセクターの中で前記第１セクターグループより前記第２セクターグループに含まれるセクターの個数が多い時、前記奇数ライン選択信号及び前記偶数ライン選択信号を順次的に発生し、前記読出しアドレスと対応するセクターの中で前記第２セクターグループより前記第１セクターグループに含まれるセクターの個数が多い時、前記偶数ライン選択信号及び前記奇数ライン選択信号を順次的に発生できる。
【００１８】
他の実施形態として、前記読出し及び書込み回路は、前記偶数ライン選択信号に応答して前記偶数センシングを実行して、前記奇数ライン選択信号に応答して前記奇数センシングを実行することができる。
【００１９】
他の実施形態として、前記読出し及び書込み回路は、前記偶数ビットライン及び前記奇数ビットラインに各々連結される複数のページバッファーを含み、前記偶数センシング及び前記奇数センシングの時にセンシングされたデータを前記複数のページバッファーに格納することができる。
【００２０】
他の実施形態として、前記半導体メモリー装置はＲＡＭをさらに含み、前記偶数センシング及び前記奇数センシング中で後に実行されるセンシング動作の間、前記読出し及び書込み回路は前記複数のページバッファーに格納されたデータの中で前記読出しアドレスに対応されたデータを前記ＲＡＭに伝送できる。
【００２１】
本発明の他の実施形態は半導体メモリー装置の動作方法に関することである。本発明の実施形態による半導体メモリー装置の動作方法において、前記半導体メモリー装置はセクター単位にアクセスされる複数のメモリーセルを含むページ及び前記複数のメモリーセルと連結される偶数ビットライン及び奇数ビットラインを含み、前記半導体メモリー装置の動作方法は少なくとも１つのセクターに対応する読出しアドレスを受信する段階と前記読出しアドレスに基づいて、偶数センシング及び奇数センシングの順序を判別する段階と、前記判別された順序によって、偶数センシング及び奇数センシングを実行する段階とを含み、前記偶数センシングの時に前記偶数ビットラインに連結されたメモリーセルのデータがセンシングされ、前記奇数センシングの時に前記奇数ビットラインに連結されたメモリーセルのデータがセンシングされる。
【００２２】
他の実施形態として、前記偶数ビットラインに連結されたメモリーセルは、少なくとも１つのセクターを含む第１セクターグループに対応して、前記奇数ビットラインに連結されたメモリーセルは少なくとも１つのセクターを含む第２セクターグループに対応し、前記偶数センシング及び奇数センシングの順序を判別する段階は、前記読出しアドレスに対応するセクターの中で前記第１セクターグループと前記第２セクターグループに含まれるセクターの個数を比較し、比較結果に基づいて前記偶数センシング及び前記奇数センシングの順序を判別する段階を含むことができる。
【００２３】
他の実施形態として、前記偶数センシング及び奇数センシングの順序を判別する段階は前記読出しアドレスに対応するセクターの中で前記第１セクターグループより前記第２セクターグループに含まれるセクターの個数が多い時前記奇数センシング及び前記偶数センシングを順次的に実行し、前記読出しアドレスに対応するセクターの中で、前記第２セクターグループより前記第１セクターグループに含まれるセクターの個数が多い時、前記偶数センシング及び前記奇数センシングを順次的に実行する段階を含むことができる。
【００２４】
他の実施形態として、前記半導体メモリー装置はＲＡＭをさらに含み、半導体メモリー装置の動作方法は、前記偶数センシング及び奇数センシングを実行する段階は、前記偶数センシング及び前記奇数センシング中で後に実行されるセンシング間に、先ずセンシングされたデータの中で前記読出しアドレスに対応するデータを前記ＲＡＭに伝送する段階を含むことができる。
【００２５】
他の実施形態として、半導体メモリー装置の動作方法は、外部からクロック信号を受信する段階と、前記クロック信号に応答して前記ＲＡＭに伝送されたデータを外部に出力する段階をさらに含むことができる。
【発明の効果】
【００２６】
本発明によれば、フラッシュメモリーはセクターアドレスに基づいて偶数センシング及び奇数センシングの順序を決定する。そして、フラッシュメモリーに格納されたデータをセンシングする動作とセンシングされたデータをＲＡＭに伝送する動作とが並列的に実行される。したがって、向上されたデータ読出し性能を有する半導体メモリー装置及びその動作方法が提供されている。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態による半導体メモリー装置を示すブロック図である。
【図２】本発明の第１実施形態による図１の第１ページのセクター構成を示すブロック図である。
【図３】図２の第０乃至第３セクターに対応するメモリーセルを示すブロック図である。
【図４】図２の第１ページに格納されたデータの伝送過程を示すタイミング図である。
【図５】本発明の第２実施形態による図１の第１ページのセクター構成を示すブロック図である。
【図６】図５の第１ページに格納されたデータの読出し過程を示すタイミング図である。
【図７】図１のフラッシュメモリーに格納されたデータをＲＡＭに伝送する方法を示す順序図である。
【図８】図１の半導体メモリー装置にエラー訂正ブロックを含む半導体メモリー装置を示すブロック図である。
【図９】図１の半導体メモリー装置を含むコンピュータシステムを示すブロック図である。
【発明を実施するための形態】
【００２８】
以下に、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を添付された図面を参照して説明する。
【００２９】
図１は本発明の実施形態による半導体メモリー装置１００を示すブロック図である。
半導体メモリー装置１００はフラッシュメモリー２００、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｍｅｍｏｒｙ、３００、及びメモリーコントローラー４００を含む。例示的に、半導体メモリー装置１００はワンナンド（Ｏｎｅ  ＮＡＮＤ）を含むことができる。
【００３０】
フラッシュメモリー２００はメモリーコントローラー４００の制御に応答して動作するように構成される。フラッシュメモリー２００は、メモリーコントローラー４００から制御信号ＣＴＲＬ及びアドレスＡＤＤＲを受信する。例えば、アドレスＡＤＤＲはブロックアドレス、ページアドレス、セクターアドレスを含むことができる。例えば、アドレスＡＤＤＲは、物理アドレス（ｐｈｙｓｉｃａｌ  ａｄｄｒｅｓｓ）であり得る。フラッシュメモリー２００は、制御信号ＣＴＲＬに応答して、アドレスＡＤＤＲに対応するデータをＲＡＭ３００に伝送（Ｔｒａｎｓｆｅｒ）する。
【００３１】
ＲＡＭ３００はメモリーコントローラー４００の制御に応答して動作するように構成される。ＲＡＭ３００はフラッシュメモリー２００に格納されるデータ又はフラッシュメモリー２００から伝送されたデータを格納する。例示的に、ＲＡＭ３００に伝送されたデータはホスト（図示せず）から受信されるクロック信号（図示せず）に応答して、ホストに読出すことができる。フラッシュメモリー２００では、電源が消えても、データは消されない。反面、ＲＡＭ３００で、電源が消えれば、データは消去される。ＲＡＭ３００はＤＲＡＭ、ＳＲＡＭ等を利用して具現されることができる。
【００３２】
メモリーコントローラー４００は、半導体メモリー装置１００の諸般動作を制御するように構成される。メモリーコントローラー４００は、フラッシュメモリー２００及びＲＡＭ３００を制御するように構成される。例示的に、ホスト（図示せず）からの要請に応答して、メモリーコントローラー４００は、フラッシュメモリー２００をアクセスするように構成される。例えば、メモリーコントローラー４００は、フラッシュメモリー２００のセンシング動作、そして、フラッシュメモリー２００とＲＡＭ３００との間のデータの伝送動作を制御するように構成される。メモリーコントローラー４００は、フラッシュメモリー２００及びＲＡＭ３００を制御するためのファームウエア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【００３３】
フラッシュメモリー２００はメモリーセルアレイ２１０、行デコーダー２２０、セクターデコーダー２３０、読出し及び書込み回路２４０、及び制御ロジックユニット２５０を含む。
【００３４】
メモリーセルアレイ２１０は、第０乃至ｍ−１ワードラインＷＬ０〜ＷＬｍ−１を通じて行デコーダー２２０に連結し、第０乃至第ｎ−１ビットラインＢＬ０〜ＢＬｎ−１を通じて読出し及び書込み回路２４０に連結される。
【００３５】
メモリーセルアレイ２１０は、複数のメモリーブロック（図示せず）を含む。各メモリーブロックは複数のページを含む。各ページは複数のメモリーセルを含む。行方向に配列されるメモリーセルは、第０乃至第ｍ−１ワードラインＷＬ０〜ＷＬｍ−１に連結される。メモリーセルがＳＬＣ（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）である場合、１つのワードラインに連結されたメモリーセルは、１つのページを構成できる。メモリーセルがＭＬＣ（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ）である場合、１つのワードラインに連結されたメモリーセルは、複数のページを構成できる。列方向に配列されるメモリーセルは第０乃至第ｎ−１ビットラインＢＬ０〜ＢＬｎ−１に連結される。図１を参照すれば、第０乃至第ｎ−１ビットラインＢＬ０〜ＢＬｎ−１は偶数ビットライン（ｅｖｅｎ  ｂｉｔ  ｌｉｎｅｓ）と奇数ビットライン（ｏｄｄ  ｂｉｔｌｉｎｅｓ）とを含む。
【００３６】
各ページに含まれる複数のメモリーセルは、セクター単位にアクセスされる。各セクターは偶数ビットラインと連結されたメモリーセルに対応するか、或いは奇数ビットラインと連結されたメモリーセルに対応する。例示的に、予め定められた基準によって各セクターは偶数ビットラインと連結されたメモリーセル、又は奇数ビットラインと連結されたメモリーセルに対応している。これは図２及び図３を参照して詳細に説明される。
【００３７】
行デコーダー２２０は、第０乃至第ｍ−１ワードラインＷＬ０〜ＷＬｍ−１を通じてメモリーセルアレイ２１０に連結される。行デコーダー２２０は、制御ロジックユニット２５０の制御に応答して動作するように構成される。行デコーダー２２０は、フラッシュメモリー３００に受信されたアドレスＡＤＤＲの中で、ブロックアドレスをデコーディングするように構成される。そして、行デコーダー２２０は、フラッシュメモリー３００に受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングするように構成される。行デコーダー２２０は、デコーディングされたブロックアドレス及びデコーディングされた行アドレスに基づいて、１つのページを選択できる。例示的に、行デコーダー２２０はアドレスバッファーを含むことができる。
【００３８】
セクターデコーダー２３０は、読出し及び書込み回路２４０に連結される。セクターデコーダー２３０は、制御ロジックユニット２５０の制御に応答して動作する。セクターデコーダー２３０はフラッシュメモリー３００に受信されたアドレスＡＤＤＲの中で、セクターアドレスをデコーディングするように構成される。例示的に、セクターアドレスは、開始セクターのアドレスとセクターの個数を含むことができる。デコーディングされたセクターアドレスＳＳは、読出し及び書込み回路２４０に伝送される。例示的に、セクターデコーダー２３０は、アドレスバッファーを含むことができる。
【００３９】
読出し及び書込み回路２４０は、第０乃至第ｎ−１ビットラインＢＬ０〜ＢＬｎ−１を通じてメモリーセルアレイ２１０に連結される。例示的に、読出し及び書込み回路２４０は、複数のページバッファーＰＢ０〜ＰＢｎ−１を含むことができる。そして、複数のページバッファーＰＢ０〜ＰＢｎ−１は、各々第０乃至第ｎ−１ビットラインＢＬ０〜ＢＬｎ−１に連結される。
【００４０】
読出し及び書込み回路２４０は、制御ロジックユニット２５０の制御に応答して動作する。読出し及び書込み回路２４０は、偶数ビットライン選択信号ＥＢＳ及び奇数ビットライン選択信号ＯＢＳをビットライン選択回路２６０から受信する。読出し及び書込み回路２４０は、偶数ビットライン選択信号ＥＢＳに応答して偶数ビットラインと連結されたメモリーセルのデータをセンシングする（以下、偶数センシング（ｅｖｅｎ  ｓｅｎｓｉｎｇ））。読出し及び書込み回路２４０は、奇数ビットライン選択信号ＯＢＳに応答して奇数ビットラインと連結されたメモリーセルのデータをセンシングする（以下、奇数センシング（ｏｄｄ  ｓｅｎｓｉｎｇ））。読出し及び書込み回路２４０は、偶数センシング及び奇数センシングを実行して、１ページのデータをセンシングする。図１を参照すれば、読出し及び書込み回路２４０が、１ページのデータをセンシングする時、センシング時間ｔＳを必要とする。
【００４１】
読出し及び書込み回路２４０は、デコーディングされたセクターアドレスＳＳを受信する。デコーディングされたセクターアドレスＳＳに基づいて、読出し及び書込み回路２４０は、センシングされたページのデータをＲＡＭ３００に伝送する。読出し及び書込み回路２４０は、センシングされたページのデータの中でセクターアドレスに対応するセクターのデータをＲＡＭ３００に伝送する。そして、ＲＡＭ３００に伝送されるセクターの個数が多ければ多いほど、より多くの伝送時間を必要とする。例示的に、読出し及び書込み回路２４０は、セクター選択回路を含むことができる。図１を参照すれば、センシングされたデータがＲＡＭ３００に伝送される時、伝送時間ｔＴを必要とする。
【００４２】
制御ロジックユニット２５０は、行デコーダー２２０、セクターデコーダー２３０、及び読出し及び書込み回路２４０に連結される。制御ロジックユニット２５０は、フラッシュメモリー２００の諸般動作を制御するように構成される。制御ロジックユニット２５０は、メモリーコントローラー４００から伝えられる制御信号ＣＴＲＬに応答して動作する。
【００４３】
本発明の実施形態によれば、制御ロジックユニット２５０は、ビットライン選択回路２６０を含む。ビットライン選択回路２６０は、アドレスＡＤＤＲの中でセクターアドレスに基づいて偶数センシング（ｅｖｅｎ  ｓｅｎｓｉｎｇ）及び奇数センシング（ｏｄｄ  ｓｅｎｓｉｎｇ）の順序を決定する。偶数センシングが先ず実行された後に奇数センシングが実行される時、ビットライン選択回路２６０は、偶数ビットライン選択信号ＥＢＳを発生した後に奇数ビットライン選択信号ＯＢＳを発生する。奇数センシングが先ず実行された後に偶数センシングが実行される時、ビットライン選択回路２６０は、奇数ビットライン選択信号ＯＢＳを先ず発生した後に偶数ビットライン選択信号ＥＢＳを発生する。
【００４４】
偶数センシングが先ず実行される場合、奇数センシングが実行される間に、読出し及び書込み回路２４０は、偶数センシングされたデータの中でセクターアドレスに対応するデータをＲＡＭに伝送する。奇数センシングが先ず実行される場合、偶数センシングが実行される間に、読出し及び書込み回路２４０は、奇数センシングされたデータの中でセクターアドレスに対応するデータをＲＡＭに伝送する。
【００４５】
半導体メモリー装置１００はメモリーカードを構成できる。例示的に、フラッシュメモリー２００及びメモリーコントローラー４００は、１つの半導体装置に集積になって、メモリーカードを構成できる。例えば、半導体メモリー装置１００は、ＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ  ｍｅｍｏｒｙ  ｃａｒｄ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カードＣＦ、スマートメディアカードＳＭ、ＳＭＣ、メモリースティック、マルチメディアカードＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ、ＳＤカードＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ、ユニバーサルフラッシュ記憶装置ＵＦＳ等のようなメモリーカードを構成する。
【００４６】
半導体メモリー装置１００は、半導体ドライブＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成できる。例示的に、フラッシュメモリー２００及びメモリーコントローラー４００は、１つの半導体装置で集積され、半導体ドライブＳＳＤを構成できる。半導体ドライブＳＳＤは、半導体メモリーにデータを格納するように構成される格納装置を含む。半導体メモリー装置１００が半導体ドライブＳＳＤで利用される場合、半導体メモリー装置１００に連結されたホスト（Ｈｏｓｔ）の動作速度は、画期的に改善される。
【００４７】
他の例として、半導体メモリー装置１００はコンピュータ、ＵＭＰＣ（Ｕｌｔｒａ  Ｍｏｂｉｌｅ  ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、携帯用コンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ  ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ  Ｍｕｌｔｉｍｅｄｉａ  Ｂｒｏａｄｃａｓｔｉｎｇ）再生機、デジタル音声録音器（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｐｌａｙｅｒ）、デジタル動映像録画器（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタル動映像再生器（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中の１つ、コンピューターネットワークを構成する多様な電子装置の中の１つ、テレマティクスネットワークを構成する多様な電子装置の中の１つ、ＲＦＩＤ装置、又はコンピュータシステムを構成する多様な構成要素の中の１つ等のような電子装置の多様な構成要素の中の１つで、提供される。
【００４８】
例示的に、半導体メモリー装置１００は多様な形態のパッケージで実装できる。例えば、半導体メモリー装置１００はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ）、ＣＳＰ（Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、ダイインワッフルパック（Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ）、ダイインウェハフォーム（Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ）、ＣＯＢ（Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ）、ＳＳＯＰ（Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ）、ＴＱＦＰ（Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ）等の方式にパッケージ化されて実装される。
【００４９】
図２は、本発明の第１実施形態による図１の第１ページ（ｐａｇｅ１）のセクター構成を示すブロック図である。以下、図２を参照して第１ページの構成が説明されるが、メモリーセルアレイ２１０に含まれる他のページも、第１ページと同様に構成される。
【００５０】
図１及び図２を参照すれば、第１ページは第１セクターグループＳＧ１及び第２セクターグループＳＧ２に対応する。第１セクターグループＳＧ１は、偶数ビットライン（図１参照）と連結されたメモリーセルに対応する。第２セクターグループＳＧ２は、奇数ビットライン（図２参照）と連結されたメモリーセルに対応する。したがって、偶数センシングの時に第１セクターグループＳＧ１と対応するメモリーセルがセンシングされる。そして、奇数センシングの時に第２セクターグループＳＧ２と対応するメモリーセルがセンシングされる。
【００５１】
第１セクターグループＳＧ１は、複数のセクターを含むことができる。第２セクターグループＳＧ２は、複数のセクターを含むことができる。各セクターは偶数ビットラインと連結されたメモリーセル、又は奇数ビットラインと連結されたメモリーセルに対応する。図２で、第１セクターグループＳＧ１は第０及び第１セクターＳ０、Ｓ１を含む。第２セクターグループＳＧ２は、第２及び第３セクターＳＧ２、ＳＧ３を含む。
【００５２】
読出し動作の時に、偶数センシング及び奇数センシングが実行されて、第１ページのデータがセンシングされる。センシングされた第１ページのデータの中でセクターアドレスと対応するセクター（以下、選択されたセクター）のデータがＲＡＭ３００に伝送される。
【００５３】
本発明の実施形態によれば、読出し動作の時に、ビットライン選択回路２６０は、セクターアドレスに基づいて偶数センシングと奇数センシングとの順序を決定する。そして、ビットライン選択回路２６０は、決定された順序によって偶数ビットライン選択信号ＥＢＳ及び奇数ビットライン選択信号ＯＢＳを発生する。
【００５４】
本発明の実施形態によれば、ビットライン選択回路２６０は、選択されたセクターの中で第１セクターグループＳＧ１に含まれるセクターと、第２セクターグループＳＧ２に含まれるセクターの個数を比較する。そして、比較結果によって偶数ビットライン選択信号ＥＢＳ及び奇数ビットライン選択信号ＯＢＳを発生する。
【００５５】
第１センシングと第２センシングとが順次的に実行されて１ページがセンシングされると仮定する。決定された順序によって、第１センシング及び第２センシングは、各々偶数センシング及び奇数センシングに対応できる。決定された順序によって、第１センシング及び第２センシングは、各々奇数センシング及び偶数センシングに対応できる。第２センシングが実行される間、第１センシングの時にセンシングされたデータは、ＲＡＭ３００に伝送される。
【００５６】
例示的に、選択されたセクターの中で第１セクターグループＳＧ１に含まれるセクターの個数が、第２セクターグループＳＧ２に含まれるセクターの個数より多い時、ビットライン選択回路２６０は、偶数ビットライン選択信号ＥＢＳを先ず発生する。そして、奇数ビットライン選択信号ＯＢＳを発生させる。
【００５７】
例示的に、選択されたセクターの中で第２セクターグループＳＧ２に含まれるセクターの個数が、第１セクターグループＳＧ１に含まれるセクターの個数より多い時、ビットライン選択回路２６０は、奇数ビットライン選択信号ＯＢＳを先ず発生する。そして、偶数ビットライン選択信号ＥＢＳを発生させる。
【００５８】
例示的に、選択されたセクターの中で第１セクターグループＳＧ１及び第２セクターグループＳＧ２に含まれるセクターの個数が同一である時、予め定められた順序によって偶数及び奇数ビットライン選択信号ＥＢＳ、ＯＢＳが発生できる。例えば、偶数ビットライン選択信号ＥＢＳが先ず発生できる。例えば、奇数ビットライン選択信号ＯＢＳが先ず発生できる。
【００５９】
読出し及び書込み回路２４０は、偶数ビットライン選択信号ＥＢＳ及び奇数ビットライン選択信号ＯＢＳに応答して、偶数センシング及び奇数センシングを実行する。
【００６０】
セクターアドレスが第１乃至第３セクターＳ１〜Ｓ３に対応すると仮定する（〔a〕）。第２セクターグループＳＧ２に含まれるセクターの個数は２個であり、第１セクターグループＳＧ１に含まれるセクターの個数は１個である。即ち、第２セクターグループＳＧ２に含まれるセクターの個数が第１セクターグループＳＧ１に含まれるセクターの個数より多い。この場合、ビットライン選択回路２６０は、奇数ライン選択信号ＯＢＳ及び偶数ライン選択信号ＯＢＳを読出し及び書込み回路２４０に順次的に伝送する。
【００６１】
図２では、第１ページは例示的に４個のセクターに対応することが図示されている。しかし、第１ページが複数のセクターに対応する場合、本発明の技術的思想は同様に適用される。複数のセクターは、第１セクターグループＳＧ１又は第２セクターグループＳＧ２で区分される。そして、ビットライン選択回路２６０は、選択されたセクターの中で第１セクターグループＳＧ１に含まれるセクターと、第２セクターグループＳＧ２に含まれるセクターの個数を比較する。そして、ビットライン選択回路２６０は、比較結果によって偶数ビットライン選択信号ＥＢＳ及び奇数ビットライン選択信号ＯＢＳを発生する。
【００６２】
図３は、図２の第０乃至第３セクターＳ０〜Ｓ３に対応するメモリーセルを示すブロック図である。即ち、第０乃至第１１メモリーセルＭＣ０〜ＭＣ１１は、第１ページ（図２参照）に含まれる。
【００６３】
図３を参照すれば、第０、第４、第８メモリーセルＭＣ０、ＭＣ４、ＭＣ８は、第０セクターＳ０に対応する。第２、第６、第１０メモリーセルＭＣ２、ＭＣ６、ＭＣ１０は、第１セクターＳ１に対応する。第１、第５、第９メモリーセルＭＣ１、ＭＣ５、ＭＣ９は、第２セクターＳ２に対応する。そして、第３、第７、第１１メモリーセルＭＣ３、ＭＣ７、ＭＣ１１は、第３セクターＳ３に対応する。第０乃至第１１メモリーセルＭＣ０〜ＭＣ１１を除外した第１ページのメモリーセルも、同一の方法で第０乃至第３セクターＳ０〜Ｓ３に各々対応する。
【００６４】
即ち、ｋは０乃至ｎ／４間の整数であると仮定すれば、第４ｋメモリーセルは第０セクターＳ０に対応できる。第４ｋ＋１メモリーセルは第１セクターＳ１に対応できる。第４ｋ＋２メモリーセルは第２セクターＳ２に対応できる。そして、第４ｋ＋３メモリーセルは第３セクターＳ３に対応できる。
【００６５】
図３は、第１ページに対応するセクターの構成を例示的に示す。第１ページの各セクターは、予め定められた基準によって、偶数ビットライン（図１参照）と連結されたメモリーセル、又は奇数ビットライン（図１参照）と連結されたメモリーセルに対応する。
【００６６】
図４は、図２の第１ページに格納されたデータの伝送過程を示すタイミング図である。図４は、例示的に第１ページの第０乃至第２セクターＳ０〜Ｓ２が伝送される場合を示す。
【００６７】
図１、図２及び図４を参照すれば、フラッシュメモリー２００で、偶数センシングが実行される。即ち、偶数ビットライン選択信号ＥＢＳに応答して、読出し及び書込み回路２４０は偶数センシングを実行する。偶数センシングが実行になれば、偶数ビットラインと連結されたメモリーセルのデータが、センシングされる。即ち、第１セクターグループＳＧ１に対応するメモリーセルのデータが、読出し及び書込み回路２４０に格納される。例示的に、第０及び第１セクターＳ０、Ｓ１のデータが、センシングされる。したがって、第０及び第１セクターＳ０、Ｓ１のデータが、読出し及び書込み回路２４０に格納される。
【００６８】
偶数センシングが実行された後、奇数センシングが実行される。即ち、奇数ビットライン選択信号ＯＢＳに応答して、読出し及び書込み回路２４０は、奇数センシングを実行する。奇数センシングが実行になれば、第２セクターグループＳＧ２に対応するメモリーセルのデータが、読出し及び書込み回路に格納される。例示的に、読出し及び書込み回路２４０に第２及び第３セクターＳ２、Ｓ３のデータが、格納される。
【００６９】
奇数センシングが実行される間、偶数センシングされたデータの中で選択されたセクターのデータは、ＲＡＭ３００に伝送される。図４で、奇数センシングが実行される間、第０及び第１セクターＳ０、Ｓ１のデータは、ＲＡＭ３００に伝送される（〔1〕）。具体的に説明すれば、奇数センシングが実行される間、読出し及び書込み回路２４０は、デコーディングされたセクターアドレスＳＳに基づいて、セクターアドレスと対応する第０及び第１セクターＳ０、Ｓ１のデータをＲＡＭ３００に伝送する。即ち、奇数センシングが実行される間、偶数センシングされたデータの中で選択されたセクターのデータはＲＡＭ３００に伝送される。
【００７０】
奇数センシングされたデータの中で選択されたセクターのデータが、ＲＡＭ３００に伝送される。図４で、奇数センシングが実行になって、第２セクターＳ２のデータがＲＡＭ３００に伝送される（〔2〕）。
【００７１】
本発明の実施形態によれば、読出し動作の時に、第１及び第２セクターグループＳＧ１、ＳＧ２の中で選択されたセクターをより多く含むセクターグループが判別され、判別されたセクターグループに含まれるセクターのデータが、第一番目にセンシングされる。そして、第２番目に実行されるセンシング動作と並列的に、第一番目にセンシングされたデータの中で選択されたセクターのデータが、ＲＡＭ３００に伝送される。第一番目にセンシングされたデータの中で選択されたセクターのデータ伝送時間は、第２番目にセンシングされたデータの中で選択されたセクターのデータ伝送時間より長い。本発明の実施形態の通り、第一番目にセンシングされたデータの伝送時間と第２番目にセンシング時間が重畳されれば、半導体メモリー装置１００の読出し速度は向上する。
【００７２】
例示的に、図４で、第０及び第１セクターＳ０、Ｓ１のデータ伝送時間ｔ１は、第２セクターＳ２のデータ伝送時間ｔ２より長い。第０及び第１セクターＳ０、Ｓ１のデータ伝送時間ｔ１がセンシング時間ｔＳと重なれば、第２セクターＳ２のデータ伝送時間ｔ２がセンシング時間ｔＳと重なる時より、フラッシュメモリーに格納されたデータの読出し時間が短縮される。本発明の実施形態の通りセンシング時間ｔＳと伝送時間ｔＴが重畳（ｏｖｅｒｌａｐｐｉｎｇ）されれば、半導体メモリー装置１００の読出し速度が向上する。
【００７３】
図５は、本発明の第２実施形態による図１の第１ページのセクター構成を示すブロック図である。偶数ビットラインと連結されたメモリーセルは、第１セクターグループＳＧ１に対応する。奇数ビットラインと連結されたメモリーセルは、第２セクターグループＳＧ２に対応する。
【００７４】
図５で、第１ページは例示的に８個のセクターに対応することと図示される。しかし、第１ページは複数のセクターに対応できる。そして、予め定められた基準によって、各セクターは、第１セクターグループＳＧ１又は第２セクターグループＳＧ２に含まれる。
【００７５】
図１及び図５を参照すれば、第１ページは第０乃至第７セクターＳ０〜Ｓ７を含む。第０乃至第３セクターは、第１セクターグループＳＧ１で区分される。そして、第４乃至第７セクターは、第２セクターグループＳＧ２で区分される。第１セクターグループＳＧ１に対応するメモリーセルのデータは、偶数センシングを通り読出し及び書込み回路２４０にセンシングされる。第２セクターグループＳＧ２に対応するメモリーセルのデータは、奇数センシングを通り読出し及び書込み回路２４０にセンシングされる。
【００７６】
本発明の実施形態によれば、ビットライン選択回路２６０は、選択されたセクターの中で第１セクターグループＳＧ１に含まれるセクターと、第２セクターグループＳＧ２に含まれるセクターの個数を比較する。そして、比較結果によって偶数センシング及び奇数センシングの順序が決定される。
【００７７】
例示的に、セクターアドレスは開始セクターアドレス情報とセクターの個数情報を含むことができる。例えば、開始セクターは第３セクターＳ３で、セクターの個数が４個である情報は、セクターアドレスに含まれることができる。この場合、セクターアドレスは、第３及び第６セクターＳ３〜Ｓ６に対応する（〔b〕）。例えば、開始セクターは第７セクターＳ３で、セクターの個数が５個である情報は、セクターアドレスに含まれることができる。この場合、セクターアドレスは、第０及び第３セクターＳ０〜Ｓ３、そして、第７セクターＳ７に対応する。
【００７８】
セクターアドレスが、第３乃至第６セクターＳ３〜Ｓ６に対応すると仮定する（〔b〕）。選択されたセクターの中で第２セクターグループＳＧ２に含まれるセクターの個数（３個）は、第１セクターグループＳＧ１に含まれるセクターの個数（１個）より多い。したがって、奇数センシングが第１番目に実行される。奇数センシングが実行された後、偶数センシングが実行される。偶数センシングが実行される間、第４乃至第６セクターＳ４〜Ｓ６のデータがＲＡＭ３００に伝送される。
【００７９】
セクターアドレスが第０乃至第４セクターＳ０〜Ｓ４に対応すると仮定する（〔c〕）。セクターアドレスと対応するセクターの中で、第１セクターグループＳＧ１に含まれるセクターの個数（４個）は、第２セクターグループＳＧ２に含まれるセクターの個数（１個）より多い。したがって、偶数センシングが第一番目に実行される。そして、奇数センシングが実行される間、第０乃至第３セクターＳ０〜Ｓ３のデータがＲＡＭ３００に伝送される。
【００８０】
図６は、図５の第１ページに格納されたデータの読出し過程を示すタイミング図である。図６は、例示的に第３乃至第６セクターＳ３〜Ｓ６のデータを読出す場合（〔b〕）を示す。
【００８１】
図１、図５及び図６を参照すれば、ビットライン選択回路２６０は、アドレスＡＤＤＲの中でセクターアドレスに基づいて、奇数センシングが第一番目に実行されるように読出し及び書込み回路２４０を制御する。セクターアドレスに対応するセクターの中で第１セクターグループＳＧ１に含まれるセクターの個数が、第２セクターグループＳＧ２に含まれるセクターの個数より多いので、奇数センシングが先ず実行される。
【００８２】
奇数センシングが実行された後、偶数センシングが実行される。そして、偶数センシングが実行される間、奇数センシングされたデータの中で選択されたセクターのデータがＲＡＭ３００に伝送される。図６で、偶数センシングが実行される間、第４乃至第６セクターＳ４〜Ｓ６のデータがＲＡＭ３００に伝送される（〔3〕）。
【００８３】
偶数センシングが実行された後、偶数センシングされたデータの中で選択されたセクターのデータがＲＡＭ３００に伝送される。第３セクターＳ３のデータがＲＡＭ３００に伝送される（〔4〕）。
【００８４】
図６で、第４及び第６セクターＳ４〜Ｓ６のデータ伝送時間ｔ３は、第３セクターＳ３のデータ伝送時間ｔ４より長い。第３セクターＳ３のデータ伝送時間ｔ４がセンシング時間ｔＳと重なる時よりも、第４及び第６セクターＳ４〜Ｓ６のデータ伝送時間ｔ３がセンシング時間ｔＳと重なる時にフラッシュメモリーに格納されたデータの読出し時間が短縮される。本発明の実施形態の通りセンシング時間ｔＳと伝送時間ｔＴとが重畳されれば、半導体メモリー装置１００の読出し速度が向上する。
【００８５】
図７は、図１のフラッシュメモリー２００に格納されたデータをＲＡＭ３００に伝送する方法を示す順序図である。
【００８６】
図１、図５及び図７を参照すれば、Ｓ１１０段階で、メモリーコントローラー４００からフラッシュメモリー２００にアドレスＡＤＤＲが受信される。受信したアドレスＡＤＤＲは、セクターアドレスを含む。例示的にセクターアドレスは、開始セクターアドレス情報及びセクターの個数情報を含むことができる。
【００８７】
Ｓ１２０段階は、第１セクターグループＳＧ１に含まれるセクターの個数と、第２セクターグループＳＧ２に含まれるセクターの個数とを計算する段階である。ビットライン選択回路２６０は、セクターアドレスに基づいて第１セクターグループＳＧ１に含まれるセクターの個数と、第２セクターグループＳＧ２に含まれるセクターの個数とを計算する。
【００８８】
Ｓ１３０段階は、第１セクターグループＳＧ１に含まれるセクターの個数と、第２セクターグループＳＧ２に含まれるセクターの個数とを比較する段階である。Ｓ１２０段階で計算された結果に基づいて、ビットライン選択回路２６０は、第１セクターグループＳＧ１に含まれるセクターの個数と、第２セクターグループＳＧ２に含まれるセクターの個数とを比較する。比較の結果、第１セクターグループＳＧ１に含まれるセクターの個数が、第２セクターグループＳＧ２に含まれるセクターの個数より大きい場合、Ｓ１４０段階が実行される。比較の結果、第１セクターグループＳＧ１に含まれるセクターの個数が、第２セクターグループＳＧ２に含まれるセクターの個数より大きくない場合、Ｓ１５０段階が実行される。図７で、第１セクターグループＳＧ１に含まれるセクターの個数と、第２セクターグループＳＧ２に含まれるセクターの個数とが同一である場合、Ｓ１５０段階が実行される。しかし、第１セクターグループＳＧ１に含まれりセクターの個数と、第２セクターグループＳＧ２に含まれるセクターの個数とが同一である場合Ｓ１４０段階が実行されてもよい。
【００８９】
Ｓ１４０段階で、偶数センシング段階（Ｓ１４１）と、奇数センシング及び偶数伝送段階（Ｓ１４２）と、、奇数伝送（ｏｄｄ  ｔｒａｎｓｆｅｒ）段階（Ｓ１４３）とが実行される。
【００９０】
Ｓ１４１段階は、偶数センシングが実行される段階である。偶数センシングが実行されれば、第１セクターグループＳＧ１に含まれるセクターのデータがセンシングされる。ビットライン選択回路２６０は、偶数ビットライン選択信号ＥＢＳを読出し及び書込み回路２４０に伝送する。偶数ビットライン選択信号ＥＢＳに応答して、読出し及び書込み回路２４０で偶数センシングが実行される。
【００９１】
Ｓ１４２段階は、奇数センシング及び偶数伝送を実行する段階である。奇数センシングが実行されれば、第２セクターグループＳＧ２に含まれるセクターのデータがセンシングされる。ビットライン選択回路２６０は、奇数ビットライン選択信号ＯＢＳを読出し及び書込み回路２４０に伝送する。奇数ビットライン選択信号ＯＢＳに応答して、読出し及び書込み回路２４０で奇数センシングが実行される。
【００９２】
奇数センシングが実行される間、偶数伝送が実行される。即ち、偶数センシングされたデータの中で選択されたセクターのデータがＲＡＭ３００に伝送される（ｅｖｅｎ  ｔｒａｎｓｆｅｒ）。偶数伝送は、デコーディングされたセクターアドレスＳＳに基づいて実行される。
【００９３】
Ｓ１４３段階は、奇数伝送を実行する段階である。即ち、奇数センシングされたデータの中で選択されたセクターのデータがＲＡＭ３００に伝送される（ｏｄｄ  ｔｒａｎｓｆｅｒ）。奇数伝送は、デコーディングされたセクターアドレスＳＳに基づいて実行される。
【００９４】
Ｓ１５０段階で、奇数センシング段階（Ｓ１５１）と、偶数センシング及び奇数伝送段階（Ｓ１５２）と、及び偶数伝送段階（Ｓ１５３）とが実行される。
【００９５】
Ｓ１５１段階は、奇数センシングを実行する段階である。ビットライン選択回路２６０は、奇数ビットライン選択信号ＯＢＳを読出し及び書込み回路２４０に伝送する。奇数ビットライン選択信号ＯＢＳに応答して、読出し及び書込み回路２４０は奇数センシングを実行する。
【００９６】
Ｓ１５２段階は、偶数センシング及び奇数伝送を実行する段階である。ビットライン選択回路２６０は、偶数ビットライン選択信号ＥＢＳを読出し及び書込み回路２４０に伝送する。そして、偶数ビットライン選択信号ＥＢＳに応答して、読出し及び書込み回路２４０は、偶数センシングを実行する。
【００９７】
偶数センシングが実行される間、奇数伝送が実行される。即ち、偶数センシングが実行される間、奇数センシングされたデータの中で選択されたセクターのデータがＲＡＭ３００に伝送される。奇数伝送は、セクターデコーダー２３０から受信されたデコーディングされたセクターアドレスＳＳに基づいて実行される。
【００９８】
Ｓ１５３段階は、偶数伝送を実行する段階である。即ち、デコーディングされたセクターアドレスＳＳに基づいて、偶数センシングされたデータの中で選択されたセクターのデータがＲＡＭ３００に伝送される。
【００９９】
図８は、図１の半導体メモリー装置１００にエラー訂正ブロック１４１０を含む半導体メモリー装置１０００を示すブロック図である。図８を参照すれば、半導体メモリー装置１０００は、フラッシュメモリー２００、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｍｅｍｏｒｙ）３００、及びメモリーコントローラー４００を含む。メモリーコントローラー４００にエラー訂正ブロック１４１０が含まれることを除外すれば、半導体メモリー装置１０００は、図１の半導体メモリー装置１００と同様に構成される。
【０１００】
メモリーコントローラー１４００は、エラー訂正ブロック１４１０を追加的に含むように構成することができる。例示的に、エラー訂正ブロックは、フラッシュメモリー２００からセンシングされたデータを受信することができる。エラー訂正ブロックは、エラー訂正コードＥＣＣを利用して受信されたデータのエラーを検出して、訂正できる。そして、訂正されたデータは、ＲＡＭ３００に伝送される。本発明の実施形態の通りセンシング時間ｔＳと伝送時間ｔＴとが重畳（ｏｖｅｒｌａｐ）されれば、半導体メモリー装置１００に格納されたデータの読出し速度が向上されたコンピュータシステム３０００が提供される。
【０１０１】
図９は、図１の半導体メモリー装置１００を含むコンピュータシステム３０００を示すブロック図である。図９で、コンピュータシステム３０００は、図１の半導体メモリー装置１００を含むことを示したが、コンピュータシステム３０００は、図８の半導体メモリー装置１０００を含むことができる。
【０１０２】
図９を参照すれば、コンピュータシステム３０００は、半導体メモリー装置１００、中央処理装置３１００、ＲＡＭ３２００、ユーザーインターフェース３３００、電源３４００、及びシステムバス３５００を含む。
【０１０３】
半導体メモリー装置１００はシステムバス３５００を通じて、中央処理処置３１００、ＲＡＭ３２００、ユーザーインターフェース３３００、そして、電源３４００に電気的に連結される。ユーザーインターフェース３３００を通じて提供されるか、又は中央処理装置３１００によって処理されたデータは、半導体メモリー装置１００に格納される。
【０１０４】
図９で、図１を参照して説明された半導体メモリー装置１００が提供されていることを示している。しかし、半導体メモリー装置１００は、図８を参照して説明された半導体メモリー装置１０００で代替できる。本発明の実施形態の通りセンシング時間ｔＳと伝送時間ｔＴが重畳（ｏｖｅｒｌａｐ）されれば、半導体メモリー装置１００に格納されたデータの読出し速度が向上されたコンピュータシステム３０００が提供される。
【０１０５】
本発明の実施形態によれば、読出し動作の時に、フラッシュメモリー２００は、セクターアドレスに基づいて偶数センシングと奇数センシングの順序を決定して、決定された順序によって偶数センシング及び奇数センシングを実行する。そして、センシング動作と伝送動作が並列的に実行される。したがって、向上したデータ読出し性能を有する半導体メモリー装置及びその動作方法が提供される。
【０１０６】
一方、本発明の範囲又は技術的思想を逸脱しないで本発明の構造を多様に修正及び変更できることは、この分野に熟練された者に自明である。詳述した内容を考慮して見る時、仮に本発明の修正及び変更が、以下の請求項及び均等物の範囲の疇内に属すると、本発明がこの発明の変更及び修正を含むことと看做される。
【符号の説明】
【０１０７】
１００  半導体メモリー装置
２００  フラッシュメモリー
２１０  メモリーセルアレイ
２２０  行デコーダー
２３０  セクターデコーダー
２４０  読出し及び書込み回路
２５０  制御ロジックユニット
２６０  ビットライン選択回路
３００  ＲＡＭ
４００  メモリーコントローラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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