(57)【要約】【課題】書き込み動作時の消費電力を低減することのできる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、メモリセルＭＣを配列してなるメモリセルアレイＭＡと、ワード線ＷＬと、ビット線ＢＬと、制御回路３とを備える。制御回路３は、偶数番目のビット線ＢＬ又は奇数番目のビット線ＢＬのいずれかを選択ビット線ＢＬとする一方、他方を非選択ビット線ＢＬとし、非選択ビット線ＢＬには、書き込み禁止電圧ＶＤＤを印加し、選択ビット線ＢＬには、複数の閾値電圧分布のいずれか１つを与えるメモリセルＭＣに対応するビット線ＢＬに、書き込み電圧ＶＳＳを印加する一方、他の閾値電圧分布を与えるメモリセルＭＣ、書き込み済みのメモリセルＭＣ、及び消去状態を維持すべきメモリセルＭＣに対応するビット線ＢＬに、書き込み禁止電圧ＶＤＤを印加する書き込み動作を実行する。【選択図】図７Ａ
2011150749.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、
複数の前記ＮＡＮＤセルユニットに含まれる複数の前記メモリセルの制御ゲート電極に共通に接続されたワード線と、
前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
前記メモリセルの閾値電圧が、消去状態を示す閾値電圧分布、又は複数通りの書き込み状態の閾値電圧分布のいずれかに含まれるよう、前記ワード線及び前記ビット線に電圧を印加して前記メモリセルに対する書き込み動作を行って前記メモリセルに多値データを書き込む制御回路と
を備え、
前記制御回路は、偶数番目の前記ビット線又は奇数番目の前記ビット線のいずれかを選択ビット線とする一方、他方を非選択ビット線とし、
前記非選択ビット線においては、前記メモリセルへの書き込みが禁止される書き込み禁止電圧を印加し、
前記選択ビット線においては、
前記複数通りの書き込み状態の閾値電圧分布のいずれか１つを与えるべき未書き込みの前記メモリセルに対応する前記ビット線に、閾値電圧を変化させ得る書き込み電圧を印加する一方、
その他の前記複数通りの書き込み状態の閾値電圧分布を与えるべき未書き込みの前記メモリセル、所望のデータを書き込み済みの前記メモリセル、及び前記消去状態を示す閾値電圧分布を維持すべき前記メモリセルに対応する前記ビット線に、前記書き込み禁止電圧を印加する書き込み動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、
選択ワード線にプログラム電圧を印加した後、前記メモリセルの書き込み状態を確認する書き込みベリファイ動作を実行し、
前記プログラム電圧の印加と前記書き込みベリファイ動作とからなる書き込みサイクル毎に前記プログラム電圧の電圧値をステップアップして、前記書き込みサイクルを繰り返す
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、
与えられるべき閾値電圧分布の電圧が低い前記メモリセルから順に書き込み動作を行う
ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、
前記メモリセルに書き込まれるデータを保持するラッチ回路と、
前記ラッチ回路が保持するデータを演算して、前記ビット線に対する電圧印加を制御する演算制御回路とを備える
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
複数のメモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、
複数の前記ＮＡＮＤセルユニットに含まれる複数の前記メモリセルの制御ゲート電極に共通に接続されたワード線と、
前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
前記メモリセルの閾値電圧が、消去状態を示す閾値電圧分布、又は複数通りの書き込み状態の閾値電圧分布のいずれかに含まれるよう、前記ワード線及び前記ビット線に電圧を印加して前記メモリセルに対する書き込み動作を行って前記メモリセルに多値データを書き込む制御回路と
を備え、
前記制御回路は、偶数番目の前記ビット線又は奇数番目の前記ビット線のいずれかを選択ビット線とする一方、他方を非選択ビット線とし、
前記非選択ビット線においては、前記メモリセルへの書き込みが禁止される書き込み禁止電圧を印加し、
前記選択ビット線においては、
前記複数通りの書き込み状態の閾値電圧分布のいずれか１つを与えるべき未書き込みの前記メモリセルに対応する前記ビット線に、閾値電圧を変化させ得る書き込み電圧を印加し、
その他の前記複数通りの書き込み状態の閾値電圧分布を与えるべき未書き込みの前記メモリセルに対応する前記ビット線に、フローティング状態を与え、
所望のデータを書き込み済みの前記メモリセル、及び前記消去状態を示す閾値電圧分布を維持すべき前記メモリセルに対応する前記ビット線に、前記書き込み禁止電圧を印加する書き込み動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に電気的書き換え可能な不揮発性メモリセルを用いて構成される不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続される。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート電極）とその上にゲート間絶縁膜を介して積層された制御ゲート電極とを有し、浮遊ゲート電極の電荷蓄積状態によりデータを不揮発に記憶する。例えば、浮遊ゲート電極に電子を注入した閾値電圧の高い状態をデータ“０”、浮遊ゲート電極の電子を放出させた閾値電圧の低い状態をデータ“１”として、２値データ記憶を行う。書き込まれる閾値電圧分布をさらに細分化して、４値、８値等の多値記憶を行うこともできる。
【０００４】
ＮＡＮＤ型フラッシュメモリのデータ書き込み動作は、選択ワード線にプログラム電圧ＶＰＧＭを与え、ＦＮトンネリングによりセルチャネルから浮遊ゲート電極に電子を注入するという動作として行われる。２値データ記憶の場合、書き込みデータ“０”、“１”に応じて、セルチャネルの電位が制御される。“０”データ書き込みの場合は、ビット線に電圧ＶＳＳを与えて、これを導通させた選択ゲートトランジスタを介して選択メモリセルのチャネルまで転送する。このとき、選択メモリセルでは浮遊ゲート電極とチャネルとの間に大きな電界がかかって、浮遊ゲート電極に電子が注入される。一方、“１”データ書き込み（非書き込み）の場合は、ビット線に電圧ＶＤＤを与えて、選択メモリセルのチャネルを電圧ＶＤＤまで充電した後、選択ゲートトランジスタが非導通状態になりチャネルをフローティング状態にする。このとき、選択メモリセルのチャネルはワード線との容量結合により電位上昇して、浮遊ゲート電極への電子注入が禁止される。
【０００５】
多値データ記憶の場合は、書き込みデータ（例えば４値データ記憶なら“１１”、“０１”、“００”、“１０”）に応じて、選択ワード線に印加するプログラム電圧パルスの印加回数及びプログラム電圧ＶＰＧＭの電圧値が制御される。これにより、浮遊ゲート電極に注入される電子の量が制御され、書き込みデータに応じた閾値電圧分布をメモリセルに設定することができる（特許文献１参照）。
【０００６】
上述のようにＮＡＮＤ型フラッシュメモリの書き込み動作時には、データ非書き込みのビット線に電圧ＶＤＤを与えて、選択メモリセルのチャネルを充電する必要がある。ＮＡＮＤ型フラッシュメモリにおいては、１本のワード線に接続された多数（例えば８ｋバイト個）のメモリセルに同時に書き込み動作が実行される。そのため、データ非書き込みのビット線も非常に多くなり、ビット線充電に要する消費電力が増大している。近年、メモリチップの大容量化に伴いビット線長は伸びる傾向にあり、１本のビット線容量自体も大きくなる傾向にある。書き込み動作時のビット線充電はピーク電流がもっとも大きくなる動作であり、大きなピーク電流はノイズの原因となるため、電源電圧ドロップによる誤動作や、信頼性低下の要因となってしまう。ＮＡＮＤ型フラッシュメモリの書き込み動作時においては、低消費電力でビット線を充電させることが課題となっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２５７７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、書き込み動作時の消費電力を低減することのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、複数のメモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、複数の前記ＮＡＮＤセルユニットに含まれる複数の前記メモリセルの制御ゲート電極に共通に接続されたワード線と、前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、前記メモリセルの閾値電圧が、消去状態を示す閾値電圧分布、又は複数通りの書き込み状態の閾値電圧分布のいずれかに含まれるよう、前記ワード線及び前記ビット線に電圧を印加して前記メモリセルに対する書き込み動作を行って前記メモリセルに多値データを書き込む制御回路とを備え、前記制御回路は、偶数番目の前記ビット線又は奇数番目の前記ビット線のいずれかを選択ビット線とする一方、他方を非選択ビット線とし、前記非選択ビット線においては、前記メモリセルへの書き込みが禁止される書き込み禁止電圧を印加し、前記選択ビット線においては、前記複数通りの書き込み状態の閾値電圧分布のいずれか１つを与えるべき未書き込みの前記メモリセルに対応する前記ビット線に、閾値電圧を変化させ得る書き込み電圧を印加する一方、その他の前記複数通りの書き込み状態の閾値電圧分布を与えるべき未書き込みの前記メモリセル、所望のデータを書き込み済みの前記メモリセル、及び前記消去状態を示す閾値電圧分布を維持すべき前記メモリセルに対応する前記ビット線に、前記書き込み禁止電圧を印加する書き込み動作を実行することを特徴とする。
【００１０】
本発明の別態様に係る不揮発性半導体記憶装置は、複数のメモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端にそれぞれ接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、複数の前記ＮＡＮＤセルユニットに含まれる複数の前記メモリセルの制御ゲート電極に共通に接続されたワード線と、前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、前記メモリセルの閾値電圧が、消去状態を示す閾値電圧分布、又は複数通りの書き込み状態の閾値電圧分布のいずれかに含まれるよう、前記ワード線及び前記ビット線に電圧を印加して前記メモリセルに対する書き込み動作を行って前記メモリセルに多値データを書き込む制御回路とを備え、前記制御回路は、偶数番目の前記ビット線又は奇数番目の前記ビット線のいずれかを選択ビット線とする一方、他方を非選択ビット線とし、前記非選択ビット線においては、前記メモリセルへの書き込みが禁止される書き込み禁止電圧を印加し、前記選択ビット線においては、前記複数通りの書き込み状態の閾値電圧分布のいずれか１つを与えるべき未書き込みの前記メモリセルに対応する前記ビット線に、閾値電圧を変化させ得る書き込み電圧を印加し、その他の前記複数通りの書き込み状態の閾値電圧分布を与えるべき未書き込みの前記メモリセルに対応する前記ビット線に、フローティング状態を与え、所望のデータを書き込み済みの前記メモリセル、及び前記消去状態を示す閾値電圧分布を維持すべき前記メモリセルに対応する前記ビット線に、前記書き込み禁止電圧を印加する書き込み動作を実行することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、書き込み動作時の消費電力を低減することのできる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ及び制御回路を示す図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置の閾値電圧分布を示す図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する図である。
【図５Ａ】不揮発性半導体記憶装置の書き込み動作を説明する図である。
【図５Ｂ】不揮発性半導体記憶装置の書き込み動作を説明する図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置の制御回路を示す図である。
【図７Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する図である。
【図７Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する図である。
【図７Ｃ】比較例の不揮発性半導体記憶装置の書き込み動作を説明する図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する図である。
【図９】第２の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を説明する図である。
【図１０】他の例に係る不揮発性半導体記憶装置の書き込み動作を説明する図である。
【発明を実施するための形態】
【００１３】
次に、本発明の実施の形態に係る不揮発性半導体記憶装置を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。
【００１４】
（第１の実施の形態）
［第１の実施の形態に係る不揮発性半導体記憶装置の構成］
図１は、本実施の形態のＮＡＮＤ型フラッシュメモリのメモリセルアレイ及び制御回路を示す図である。ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニット１は、ソース側選択ゲートトランジスタＳＴ１、及びドレイン側選択ゲートトランジスタＳＴ０と、選択ゲートトランジスタＳＴ１、ＳＴ０の間に直列接続された複数個のメモリセルＭＣ０〜ＭＣ３１とを有する。ＮＡＮＤセルユニット１内において、複数個のメモリセルＭＣは隣接するもの同士でソース／ドレイン領域を共有し、メモリストリングを形成している。
【００１５】
メモリセルＭＣは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン領域を有し、制御ゲート電極と電荷蓄積層としての浮遊ゲート電極とを有する積層ゲート構造であるものとする。ＮＡＮＤ型フラッシュメモリは、この浮遊ゲート電極に保持する電荷量を書き込み動作、消去動作で変化させる。これにより、メモリセルＭＣの閾値電圧を変化させて、１ビット或いは多ビットのデータを１つのメモリセルＭＣに記憶する。
【００１６】
図１中Ｘ方向に配列された複数のメモリセルＭＣの制御ゲート電極は、ワード線ＷＬ０〜ＷＬ３１により共通接続されている。また、複数のソース側選択ゲートトランジスタＳＴ１のゲート電極は、ソース側選択ゲート線ＳＧＳにより共通接続されている。そして、複数のドレイン側選択ゲートトランジスタＳＴ０のゲート電極は、ドレイン側選択ゲート線ＳＧＤにより共通接続されている。ＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬを共有する複数のＮＡＮＤセルユニット１の集合がブロックＢＬＫを構成する。メモリセルアレイＭＡは、複数（例えばｍ個）のブロックＢＬＫ０、ＢＬＫ１、・・・ＢＬＫｍ−１により構成されている。
【００１７】
ドレイン側選択ゲートトランジスタＳＴ０はビット線ＢＬに接続されている。また、ソース側選択ゲートトランジスタＳＴ１は、ソース線ＳＬに接続されている。ビット線ＢＬの一端側に、セルデータの読み出し、書き込み、及び消去の各動作に供されるセンスアンプ回路Ｓ／Ａ及びデータラッチ回路ＤＬを有する制御回路３が配置される。そして、ワード線ＷＬの一端側に、ワード線ＷＬ、及び選択ゲート線ＳＧＳ、ＳＧＤの選択駆動を行うロウデコーダ２が配置される。
【００１８】
ここで、ビット線ＢＬは１つのブロックＢＬＫ内にｎ本配置されている。ビット線ＢＬと制御回路３とはビット線選択トランジスタＢＬＴｅ、ＢＬＴｏを介して接続される。ビット線選択トランジスタＢＬＴｅ、ＢＬＴｏは、それぞれビット線選択線ＢＬＳｅ、ＢＬＳｏにより導通状態が制御される。ここで、Ｘ方向に並ぶビット線ＢＬは、ビット線選択トランジスタＢＬＴｅと、ビット線選択トランジスタＢＬＴｏとに交互に接続される。ビット線選択線ＢＬＳｅによりビット線選択トランジスタＢＬＴｅが導通した場合、ビット線ＢＬ０〜ＢＬｎ−１のうち偶数番目のビット線ＢＬ０、ＢＬ２、・・・、ＢＬｎ−２が制御回路３により選択駆動される。また、ビット線選択線ＢＬＳｏによりビット線選択トランジスタＢＬＴｏが導通した場合、ビット線ＢＬ０〜ＢＬｎ−１のうち奇数番目のビット線ＢＬ１、ＢＬ３、・・・、ＢＬｎ−１が制御回路３により選択駆動される。
【００１９】
次に、本実施の形態のＮＡＮＤ型フラッシュメモリのデータ記憶状態について、図２を参照して説明する。図２は、本実施の形態のＮＡＮＤ型フラッシュメモリのメモリセルＭＣの閾値電圧分布を示す図である。
【００２０】
本実施の形態において、ＮＡＮＤ型フラッシュメモリのメモリセルＭＣは多値データ、例えば４値データ（２ビット／セル）を記憶するものとする。この場合、データの閾値電圧分布は図２に示すようになる。データの閾値電圧分布は、閾値電圧の低い方から、４種類の閾値電圧分布（Ｅｒ、Ａ、Ｂ、Ｃ）が設けられる。これらの閾値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、データは、上位ページデータと下位ページデータとにより表現される。なお、閾値電圧分布Ｅｒは、一括ブロック消去により得られる負の閾値電圧状態である。
【００２１】
ＮＡＮＤ型フラッシュメモリのデータ読み出し動作では、メモリセルアレイＭＡ内の非選択ワード線ＷＬには、データによらず非選択メモリセルＭＣが導通する読み出しパス電圧Ｖｒｅａｄが印加される。なお、それぞれの非選択メモリセルＭＣに加えられるパス電圧Ｖｒｅａｄは異なっていても良い。
【００２２】
４値データの読み出し動作時には、選択ワード線ＷＬに印加される電圧の電圧値は、選択メモリセルＭＣの４通りの閾値電圧分布に対応して、各閾値電圧分布の間の電圧ＡＲ、ＢＲ、又はＣＲに設定される。電圧ＡＲは最も低い電圧で、ＢＲ、ＣＲの順に電圧値が大きくなる。４値データの読み出し動作時では、電圧ＡＲ、ＢＲ、ＣＲのいずれのときにＮＡＮＤセルユニット１に電流が流れるか否かを検出することによりデータ読み出しが実行される。
【００２３】
ＮＡＮＤ型フラッシュメモリにおけるデータ消去動作は、ブロックＢＬＫ単位で実行される。データ消去動作は、選択ブロックＢＬＫの全ワード線ＷＬを０Ｖとし、メモリセルアレイＭＡが形成されたＰ型ウェルに正の昇圧された消去電圧（例えば、１８Ｖ〜２０Ｖ）を印加して行われる。これにより、選択ブロックＢＬＫの全メモリセルＭＣで浮遊ゲート電極の電子が放出された負の閾値電圧状態（消去状態）が得られる。
【００２４】
次に、本実施形態に係る不揮発性半導体記憶装置のデータ書き込み動作について説明する。図３及び図４は、本実施の形態に係るＮＡＮＤ型フラッシュメモリの４値データ記憶方式の場合のデータ書き込み動作を示す図である。
【００２５】
４値データを書き込むために、まず選択ブロックＢＬＫの全メモリセルＭＣは、上述の消去動作により負の閾値電圧分布Ｅｒに設定される。次に、図３に示すように、閾値電圧分布ＥｒのメモリセルＭＣの一部を閾値電圧分布Ａ、Ｂの中間レベルＬＭまで書き込む、下位ページ書き込みを行う。下位ページ書き込みを行うメモリセルＭＣは、下位ページデータが“０”のメモリセルＭＣである。
その後、図４に示すように、データ“０１”が書き込まれるメモリセルＭＣの閾値電圧を、閾値電圧分布ＥｒからＡへと上昇させる。また、データ“００”、“１０”が書き込まれるメモリセルＭＣの閾値電圧を、中間レベルＬＭからそれぞれ閾値電圧分布Ｂ、Ｃへと上昇させる。これにより、上位ページ書き込みが行われる。
【００２６】
以上のデータ書き込み動作時において、閾値電圧分布を上昇させる選択メモリセルＭＣに対応するビット線ＢＬに電圧ＶＳＳを与えて、これを導通させたドレイン側選択ゲートトランジスタＳＴ０を介して選択メモリセルＭＣのチャネルまで転送する。また、選択メモリセルＭＣに接続された選択ワード線ＷＬには、プログラム電圧ＶＰＧＭ（例えば、１５Ｖ〜２０Ｖ）が印加される。このとき、選択メモリセルＭＣでは浮遊ゲート電極とチャネルとの間に大きな電界がかかり、ＦＮトンネリングによりチャネルから浮遊ゲート電極に電子が注入される。これにより、選択メモリセルＭＣの閾値電圧分布が上昇する。
【００２７】
閾値電圧分布を上昇させない非選択のメモリセルＭＣに対しては、ビット線ＢＬに電圧ＶＤＤを与えて、これを導通させたドレイン側選択ゲートトランジスタＳＴ０を介して選択メモリセルＭＣのチャネルまで転送する。チャネルを電圧ＶＤＤまで充電した後、ドレイン側選択ゲートトランジスタＳＴ０を非導通状態にする。選択メモリセルＭＣのチャネルをフローティング状態にした場合、選択ワード線ＷＬにプログラム電圧ＶＰＧＭが印加されたとしても、チャネルが選択ワード線ＷＬとの容量結合により電位上昇して、浮遊ゲート電極へは電子が注入されない。
【００２８】
図３に示すように、下位ページ書き込み（中間レベルＬＭの書き込み）時は、その書き込み閾値電圧の下限値に相当するベリファイ電圧ＶＬＭにより、書き込み状態の確認を行う。即ち、選択ワード線ＷＬにベリファイ電圧ＶＬＭを与えたベリファイ読み出し動作で、選択メモリセルＭＣが導通すればフェイル、非導通の場合パスという判定を行う。同様に、上位ページ書き込み時は、図４に示すベリファイ電圧ＶＡ、ＶＢ、ＶＣによりそれぞれ閾値電圧分布Ａ、Ｂ、Ｃの書き込み確認を行うことになる。
【００２９】
上位ページ書き込みでは、一般に閾値電圧分布の低い順に、即ち閾値電圧分布Ａ、Ｂ、Ｃの順に書き込みが終了するため、書き込みサイクルの最初期には、閾値電圧分布Ａの書き込みベリファイのみを行うこともできる。そして、所定のタイミングから閾値電圧分布Ｂの書き込みベリファイを追加し、更に遅れて、閾値電圧分布Ｃの書き込みベリファイを追加する、という動作とすることも可能である。
【００３０】
このような不揮発性半導体記憶装置の書き込み動作には、大きく分けて２つの方式がある。１つは、１本の選択ワード線ＷＬに沿った全てのメモリセルに対し同時に書き込み動作を実行する方式（オールビットライン方式（ＡＢＬ方式））である。
もう１つの方式は、図５Ａに示すように、１本の選択ワード線ＷＬに沿ったメモリセルＭＣのうち、奇数番目のメモリセルＭＣ、又は偶数番目のメモリセルＭＣのいずれか一方のみを書き込み対象として同時に書き込み動作を実行し、その間、他方は書き込み禁止状態とする方式（イーブン／オッド方式（Ｅ／Ｏ方式））である。例えば、奇数番目のメモリセルＭＣを書き込み対象とする場合には、奇数番目のビット線ＢＬｏには、書き込みデータに応じた電圧（電圧ＶＳＳ又はＶＤＤ）を印加する一方、偶数番目のビット線ＢＬｅには、全て電源電圧ＶＤＤを印加し、書き込み禁止状態とする。逆に、偶数番目のメモリセルＭＣを書き込み対象とする場合には、偶数番目のビット線ＢＬｅには、書き込みデータに応じた電圧（電圧ＶＳＳ又はＶＤＤ）を印加する一方、奇数番目のビット線ＢＬｏは、全て電源電圧ＶＤＤを印加し、書き込み禁止状態とする。
【００３１】
このＥ／Ｏ方式の場合、選択メモリセルＭＣが位置するチャネルに隣接するチャネルには、常に電圧ＶＤＤ程度の電圧が与えられる。従って、隣接チャネルとの容量結合の影響により、選択メモリセルＭＣの浮遊ゲート電極へのデータ書き込み条件がばらつくことを抑制することができる。
これに対し、ＡＢＬ方式の場合には、選択メモリセルＭＣが位置するチャネルに隣接するチャネルの電圧は、その隣接するチャネルに位置する選択メモリセルＭＣに書き込むべきデータによって異なる。このため、選択メモリセルＭＣに対する書き込み動作が、隣接するメモリセルＭＣへの書き込みデータによって影響され易い。具体的には、隣接する選択メモリセルＭＣへの書き込みデータによって、選択メモリセルＭＣに対する１回のプログラム電圧ＶＰＧＭの印加による閾値変動量が異なり、プログラム完了後の閾値電圧分布の幅が広がってしまうなどの問題が生じる。
【００３２】
そこで、本実施の形態では、Ｅ／Ｏ方式を採用している。Ｅ／Ｏ方式の場合、隣接メモリセルＭＣの影響が少なくなり、プログラム完了後の閾値電圧分布の幅を狭くすることができる。
しかし、Ｅ／Ｏ方式においても、書き込み対象とされるビット線ＢＬ（例えば、奇数番目のビット線ＢＬｏ）において書き込みのための電圧ＶＳＳを与えられるビット線ＢＬの数が多いと、その分非選択のビット線ＢＬ（例えば、偶数番目のビット線ＢＬｅ）において、ビット線間の容量結合の影響により、電圧ＶＤＤへの充電を行うために大きな消費電流を必要とし、消費電力が増大するという問題が生じる（図５Ｂ参照）。消費電力の抑制のためには、書き込み対象とされるビット線ＢＬｏにおいても、できるだけ非選択のビット線ＢＬｅと同様に、電圧ＶＤＤが与えられている時間が長いのが望ましい。換言すれば、書き込み対象とされるビット線ＢＬと、これに隣接する非選択のビット線ＢＬとが、いずれも電圧ＶＤＤを与えられている時間を長くする（確率を高くする）のが、消費電力の抑制の観点からは望ましい。本実施の形態においては、そのような観点から、書き込み対象とされるビット線ＢＬにおいても、電圧ＶＤＤを与える時間を長くするような制御を行っている。
【００３３】
以下、書き込み対象とされるビット線ＢＬにおいて、電圧ＶＤＤに駆動する時間を増やして書き込み動作を行うことのできる不揮発性半導体記憶装置の構成及び動作について説明する。まず、メモリセルＭＣへのデータ書き込み動作に用いる制御回路３の構成について説明する。図６は、制御回路３の構成を示している。
【００３４】
制御回路３は、ビット線ＢＬを介してメモリセルＭＣのデータを読み出すセンスアンプ回路Ｓ／Ａ、センスアンプ回路Ｓ／Ａにより読み出されたデータについての論理演算を実行する演算制御回路３１、及び演算制御回路３１から出力されたデータを一時的に保持するデータラッチ回路ＤＬを備える。データラッチ回路ＤＬは、例えば２つのデータラッチＤＬＡ、ＤＬＢにより構成される。データラッチＤＬＡ、ＤＬＢはそれぞれ内部バスに接続されている。制御回路３には外部の論理回路３２から制御信号ＣＳが入力され、動作が制御される。
また、演算制御回路３１は複数のデータラッチＤＬＡ、ＤＬＢが保持するデータの論理演算を行い、その演算結果に基づいて書き込み動作を制御する機能を有する。演算制御回路３１は、データラッチＤＬＡ、ＤＬＢが保持するデータ及び制御信号ＣＳに基づいて、ビット線ＢＬを電圧ＶＤＤ又は電圧ＶＳＳに駆動する。
この制御回路３はメモリセルアレイＭＡ内のｎ本のビット線ＢＬにそれぞれ設けられる。本実施の形態において１つのワード線ＷＬに接続されるメモリセルＭＣの数は８ｋバイト個であるものとし、制御回路３もメモリセルＭＣの数に対応して８ｋバイト個設けられるものとする。
【００３５】
［第１の実施の形態に係る不揮発性半導体記憶装置の動作］
次に、図７Ａ及び図７Ｂを参照してＮＡＮＤ型フラッシュメモリの書き込み動作について説明する。上述のように、４値データの書き込み動作では、下位ページ書き込みと上位ページ書き込みの２つの段階に分けて書き込み動作を実行する。下位ページ書き込み（中間レベルＬＭの書き込み）は、従来方式と同様にして実行する。下位ページ書き込みの終了後、閾値電圧分布Ａ、Ｂ、Ｃへの書き込み動作、すなわち上位ページ書き込みの動作について図７Ａ及び図７Ｂを参照して説明する。上位ページ書き込み動作は、閾値電圧分布ＥｒのメモリセルＭＣの閾値電圧を変動させて閾値電圧分布Ａのデータを書き込むとともに、中間レベルＬＭのメモリセルＭＣの閾値電圧を変動させて閾値電圧分布Ｂ又はＣのデータを書き込む動作である（図４参照）。
【００３６】
図７Ａは、選択ワード線ＷＬに印加されるプログラム電圧ＶＰＧＭの波形を示している。また、図７ＡのＢＬｅ（Ｅｒ）、ＢＬｅ（Ａ）、ＢＬｅ（Ｂ）、及びＢＬ（Ｃ）は、それぞれ閾値電圧分布Ｅｒ、Ａ、Ｂ、Ｃに書き込まれるべきメモリセルＭＣに対応するビット線ＢＬｅに印加される電圧の波形を示している。図７Ａは、偶数番目のビット線ＢＬｅに対する書き込み動作を実行し、奇数番目のビット線ＢＬｏは書き込み禁止状態とする場合を示している。奇数番目のビット線ＢＬｏに対し書き込み動作を実行する場合にも、基本的な動作は同様であるので、説明は省略する。
プログラム電圧ＶＰＧＭの印加動作は、選択ワード線ＷＬに沿った全ての偶数番目又は奇数番目のメモリセルＭＣに対する書き込み動作が完了するまで、複数のサイクルに亘って繰り返し実行される。各サイクルの間では、図示は省略するが、書き込みが完了したか否かを判定するためのベリファイ読み出し動作が実行される。ベリファイ読み出し動作の結果、書き込みが完了していないメモリセルＭＣの存在が検出された場合には、次の書き込みサイクルにおいて、プログラム電圧ＶＰＧＭの電圧レベルを所定のステップアップ値ΔＶだけ上昇させ、再びプログラム電圧ＶＰＧＭの印加動作を実行する。なお、図７Ａに示す例では、ベリファイ読み出し動作において、選択ワード線ＷＬにベリファイ読み出し電圧ＶＡ、ＶＢ、又はＶＣを印加し、非選択ワード線ＷＬには読み出しパス電圧Ｖｒｅａｄを印加し、ビット線ＢＬには１Ｖ程度の電圧をプリチャージする。
【００３７】
時刻ｔ１から、書き込み動作が開始される。時刻ｔ２において閾値電圧分布Ａに書き込まれるべきビット線ＢＬｅ（Ａ）に接続されたメモリセルＭＣの書き込み動作が完了する。本実施の形態では、この時刻ｔ１〜ｔ２において、閾値電圧分布Ａが書き込まれるべきメモリセルＭＣに対応するビット線ＢＬｅ（Ａ）には、電圧ＶＳＳを印加する。一方、他の閾値電圧分布Ｂ、Ｃが書き込まれるべきメモリセルＭＣに対応するビット線ＢＬｅ（Ｂ）、ＢＬｅ（Ｃ）の電圧は、電源電圧ＶＤＤにし、書き込み禁止状態を維持する。消去状態（閾値電圧分布Ｅｒ）が維持されるべきメモリセルＭＣに対応するビット線ＢＬｅ（Ｅｒ）も、電源電圧ＶＤＤが印加され、書き込み禁止状態とされる。
これにより、時刻ｔ１〜ｔ２の間では、閾値電圧分布Ａが書き込まれるべきメモリセルＭＣに対する書き込み動作のみが実行され、その他の閾値電圧分布Ｂ、Ｃが書き込まれるべきメモリセルＭＣに対する書き込み動作は行われない。ビット線ＢＬｅ（Ｂ）、ＢＬｅ（Ｃ）が電源電圧ＶＤＤに維持される結果、接地電圧ＶＳＳが与えられるビット線ＢＬｅの数が少なくなり、逆に電源電圧ＶＤＤが与えられるビット線ＢＬｅの数が多くなる。従って、非選択の奇数番目のビット線ＢＬｏを電源電圧ＶＤＤへ充電する場合において、消費電流の増加を抑えることができる。
【００３８】
続いて、時刻ｔ２において、ベリファイ読み出し動作の結果、閾値電圧分布Ａに書き込まれるべきメモリセルＭＣに対する書き込み動作が完了したことが確認された場合には、ビット線ＢＬｅ（Ａ）は電圧ＶＳＳから電圧ＶＤＤに切り換え、これによりビット線ＢＬｅ（Ａ）に対応するメモリセルＭＣを書き込み禁止状態にする。
【００３９】
続く時刻ｔ３では、ビット線ＢＬｅ（Ｂ）を電圧ＶＤＤから電圧ＶＳＳに切り換える。ビット線ＢＬｅ（Ｃ）、ビット線ＢＬｅ（Ｅｒ）は電圧ＶＤＤのまま維持する。これにより、時刻ｔ３以降は、プログラム電圧ＶＰＧＭにより、閾値電圧分布Ｂが書き込まれるべきメモリセルＭＣに対する書き込み動作のみが実行され、閾値電圧分布Ｃが書き込まれるべきメモリセルＭＣ、及び閾値電圧分布Ｅｒ、閾値電圧分布Ａ（書き込み済み）のメモリセルＭＣは、書き込み禁止状態に維持される。この時刻ｔ３〜ｔ４でも、接地電圧ＶＳＳが与えられるビット線ＢＬｅの数が少なくなり、非選択のビット線ＢＬｏの充電動作における消費電流の増加を抑制することができる。
【００４０】
続く時刻ｔ４で、閾値電圧分布Ｂが書き込まれるべきメモリセルＭＣに対する書き込み動作が全て完了したことが確認されたとする。この場合、ビット線ＢＬｅ（Ｂ）の電圧を、電圧ＶＳＳから電圧ＶＤＤに切り換える。その後、時刻ｔ５では、ビット線ＢＬｅ（Ｃ）を電圧ＶＤＤから電圧ＶＳＳに切り換える。ビット線ＢＬｅ（Ａ）、ビット線ＢＬｅ（Ｅｒ）は電圧ＶＤＤのまま維持する。これにより、時刻ｔ５以降は、プログラム電圧ＶＰＧＭにより、閾値電圧分布Ｃが書き込まれるべきメモリセルＭＣに対する書き込み動作のみが実行され、閾値電圧分布Ｅｒ、閾値電圧分布Ａ、Ｂ（書き込み済み）のメモリセルＭＣは、書き込み禁止状態に維持される。
【００４１】
続く時刻ｔ６で、閾値電圧分布Ｃが書き込まれるべきメモリセルＭＣに対する書き込み動作が全て完了したことが確認されたとする。この場合、ビット線ＢＬｅ（Ｃ）の電圧を、電圧ＶＳＳから電圧ＶＤＤに切り換える。その後、時刻ｔ７で、全てのビット線ＢＬｅを電圧ＶＤＤから電圧ＶＳＳに切り換え、書き込み動作を完了する。
【００４２】
図７Ｂは、選択ワード線ＷＬに印加されるプログラム電圧ＶＰＧＭの波形の他の例を示している。図７Ｂに示す例において、時刻ｔ１〜ｔ２に至るまでの動作は先の図７Ａに示す例と同様である。図７Ａに示す例においては、時刻ｔ２で閾値電圧分布Ａが書き込まれるべきメモリセルＭＣに対する書き込み動作がすべて完了したのを確認した後に、閾値電圧分布Ｂが書き込まれるべきメモリセルＭＣに対する書き込み動作が実行されるようにしていた。しかし、図７Ｂに示すように、全てのメモリセルＭＣに対する書き込み動作が完了したのを確認せずに、ある決まった回数のプログラム電圧ＶＰＧＭ印加後に、閾値電圧分布Ｂが書き込まれるべきメモリセルＭＣに対する書き込み動作を開始しても良い。この場合、確率によって閾値電圧分布Ａの書き込み動作が終了していないメモリセルＭＣが存在する。時刻ｔ３以降の動作では、閾値電圧分布Ａが書き込まれていないメモリセルＭＣに対する書き込み動作も同時に行われる。そして、書き込み動作が終了したメモリセルＭＣは順次書き込み禁止状態にされる。
【００４３】
同様に、時刻ｔ４以降の動作でも、ある決まった回数のプログラム電圧ＶＰＧＭ印加後に、閾値電圧分布Ｃが書き込まれるべきメモリセルＭＣに対する書き込み動作を開始することができる。この場合、確率によって閾値電圧分布Ａ又はＢの書き込み動作が終了していないメモリセルＭＣが存在する。時刻ｔ４以降の動作では、閾値電圧分布Ａ又はＢが書き込まれていないメモリセルＭＣに対する書き込み動作も同時に行われる。そして、書き込み動作が終了したメモリセルＭＣは順次書き込み禁止状態にされる。
【００４４】
このようにして、全てのメモリセルＭＣに対する書き込み動作が完了したことが確認された後、全てのビット線ＢＬｅを電圧ＶＤＤから電圧ＶＳＳに切り換え、書き込み動作を完了する。
【００４５】
次に、このようなビット線充電制御を可能にするデータ制御手法を以下に示す。ここで、メモリセルＭＣに書き込まれるデータは図６に示すデータラッチＤＬＡ、及びＤＬＢに保持される。メモリセルＭＣに閾値電圧分布Ｅｒのデータが書き込まれる場合は、そのメモリセルＭＣのチャネルに電圧を与えるための制御回路３内のデータラッチ回路ＤＬのデータを（ＤＬＡ、ＤＬＢ）＝（１、１）とする。また、閾値電圧分布Ａのデータが書き込まれる場合は、制御回路３内のデータラッチ回路ＤＬのデータを（ＤＬＡ、ＤＬＢ）＝（０、１）とする。同様に、閾値電圧分布Ｂのデータが書き込まれる場合は、データラッチ回路ＤＬのデータを（ＤＬＡ、ＤＬＢ）＝（０、０）、閾値電圧分布Ｃのデータが書き込まれる場合は、データラッチ回路ＤＬのデータを（ＤＬＡ、ＤＬＢ）＝（１、０）とする。そして、ベリファイ動作によりベリファイパスした場合は、データラッチ回路ＤＬのデータを（ＤＬＡ、ＤＬＢ）＝（１、１）と変化させる。
【００４６】
まず、図７Ａに示す書き込み動作の例におけるデータ制御手法について説明する。図７Ａの時刻ｔ１からの書き込み動作では、ビット線ＢＬｅ（Ａ）のみを電圧ＶＳＳにするため、データラッチ回路ＤＬが（ＤＬＡ、ＤＬＢ）＝（０、１）の場合のみにビット線ＢＬに電圧ＶＳＳを印加するよう、演算制御回路３１で演算が実行される。それ以外はビット線ＢＬに電圧ＶＤＤを印加するように演算制御回路３１でデータの演算を行い、書き込み動作を実行する。
【００４７】
時刻ｔ２において、ベリファイ動作によりベリファイパスした場合、ビット線ＢＬｅ（Ａ）に接続されているデータラッチ回路ＤＬが（ＤＬＡ、ＤＬＢ）＝（１、１）となり、ビット線ＢＬには電圧ＶＤＤが印加される。これにより、閾値電圧分布Ａのデータを書き込むメモリセルＭＣ（書き込み済み）は書き込み禁止状態となる。ベリファイフェイルしたメモリセルＭＣは、データラッチ回路ＤＬを（ＤＬＡ、ＤＬＢ）＝（０、１）のままとして、書き込み動作が継続される動作とすることもできる。
【００４８】
次に、時刻ｔ３からの書き込み動作では、ビット線ＢＬｅ（Ｂ）のみを電圧ＶＳＳにするため、データラッチ回路ＤＬが（ＤＬＡ、ＤＬＢ）＝（０、０）の場合のみにビット線ＢＬに電圧ＶＳＳを印加するよう、演算制御回路３１で演算が実行される。それ以外はビット線ＢＬに電圧ＶＤＤを印加するように演算制御回路３１でデータの演算を行い、書き込み動作を実行する。
【００４９】
時刻ｔ４において、ベリファイ動作によりベリファイパスした場合、ビット線ＢＬｅ（Ｂ）に接続されているデータラッチ回路ＤＬが（ＤＬＡ、ＤＬＢ）＝（１、１）となり、ビット線ＢＬには電圧ＶＤＤが印加される。これにより、閾値電圧分布Ｂのデータを書き込むメモリセルＭＣ（書き込み済み）は書き込み禁止状態となる。ベリファイフェイルしたメモリセルＭＣは、データラッチ回路ＤＬを（ＤＬＡ、ＤＬＢ）＝（０、０）のままとして、書き込み動作が継続される動作とすることもできる。
【００５０】
同様に、時刻ｔ５からの書き込み動作では、ビット線ＢＬｅ（Ｃ）のみを電圧ＶＳＳにするため、データラッチ回路ＤＬが（ＤＬＡ、ＤＬＢ）＝（１、０）の場合のみにビット線ＢＬに電圧ＶＳＳを印加するよう、演算制御回路３１で演算が実行される。それ以外はビット線ＢＬに電圧ＶＤＤを印加するように演算制御回路３１でデータの演算を行い、書き込み動作を実行する。
【００５１】
次に、図７Ｂに示す書き込み動作の例におけるデータ制御手法について説明する。図７Ａに示す例では時刻ｔ３において、閾値電圧分布Ａが書き込まれるべきメモリセルＭＣに対する書き込み動作がすべて完了した場合を想定していた。しかし、図７Ｂに示す例のように、時刻ｔ３以降も閾値電圧分布Ａが書き込まれるべきメモリセルＭＣがまだ残っている場合、閾値電圧分布Ａ又はＢに書き込まれるメモリセルＭＣのビット線ＢＬｅ（Ａ）、ＢＬｅ（Ｂ）に電圧ＶＳＳを印加する必要がある。そのため、データラッチ回路ＤＬが（ＤＬＡ）＝（０）の場合にビット線ＢＬに電圧ＶＳＳを印加するよう、演算制御回路３１で演算が実行される。データラッチ回路ＤＬがそれ以外のデータを保持している場合は、ビット線ＢＬに電圧ＶＤＤを印加するように演算制御回路３１でデータの演算を行い、書き込み動作を実行する。
【００５２】
また同様に、時刻ｔ５からの書き込み動作では、閾値電圧分布Ａ、Ｂ又はＣに書き込まれるビット線ＢＬｅ（Ａ）、ＢＬｅ（Ｂ）、ＢＬｅ（Ｃ）に電圧ＶＳＳを印加する必要がある。そのため、データラッチ回路ＤＬが（ＤＬＡ、ＤＬＢ）＝（１、１）以外の場合にビット線ＢＬに電圧ＶＳＳを印加するよう、演算制御回路３１で演算が実行される。データラッチ回路ＤＬがそれ以外のデータを保持している場合は、ビット線ＢＬに電圧ＶＤＤを印加するように演算制御回路３１でデータの演算を行い、書き込み動作を実行する。
【００５３】
［第１の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作の効果を、図７Ｃ及び図８を参照して説明する。
【００５４】
図７Ｃは、比較例のＮＡＮＤ型フラッシュメモリの書き込み動作を、本実施の形態のＮＡＮＤ型フラッシュメモリの書き込み動作と対応させて示している。ここで、図７Ｃも上位ページ書き込みの動作についての説明である。図７Ｃは、選択ワード線ＷＬに印加されるプログラム電圧ＶＰＧＭの波形を示している。また、図７ＣのＢＬｅ（Ｅｒ）、ＢＬｅ（Ａ）、ＢＬｅ（Ｂ）、及びＢＬ（Ｃ）は、それぞれ閾値電圧分布Ｅｒ、Ａ、Ｂ、Ｃに書き込まれるべきメモリセルＭＣに対応するビット線ＢＬｅに印加される電圧の波形を示している。図７Ｃは、偶数番目のビット線ＢＬｅに対する書き込み動作を実行し、奇数番目のビット線ＢＬｏは書き込み禁止状態とする場合を示している。比較例の書き込み動作は、書き込み動作が終了したメモリセルＭＣに対応するビット線ＢＬにのみ電圧ＶＤＤを印加して、書き込み禁止状態にする点において本実施の形態の書き込み動作と異なる。
【００５５】
時刻ｔ１から、書き込み動作が開始される。時刻ｔ２において全ての閾値電圧分布Ａに書き込まれるべきメモリセルＭＣの書き込み動作が完了する。比較例では、この時刻ｔ１〜ｔ２において、閾値電圧分布Ａ、Ｂ、Ｃが書き込まれるべきメモリセルＭＣに対応するビット線ＢＬｅ（Ａ）、ＢＬｅ（Ｂ）、ＢＬｅ（Ｃ）には、電圧ＶＳＳを印加する。このため、閾値電圧分布Ｂ、Ｃが書き込まれるメモリセルＭＣも、書き込み状態となる。一方、消去状態（閾値電圧分布Ｅｒ）が維持されるべきメモリセルＭＣに対応するビット線ＢＬｅ（Ｅｒ）には、電源電圧ＶＤＤが印加され、書き込み禁止状態とされる。
これにより、時刻ｔ１〜ｔ２の間では、閾値電圧分布Ａ、Ｂ、Ｃが書き込まれるべきメモリセルＭＣに対する書き込み動作が実行される。ビット線ＢＬｅ（Ｂ）、ＢＬｅ（Ｃ）に電圧ＶＳＳが印加される結果、接地電圧ＶＳＳが与えられるビット線ＢＬｅの数が図７Ａに示す第１の実施の形態の場合よりも多くなる。従って、図７Ｃに示す比較例の書き込み動作では、非選択の奇数番目のビット線ＢＬｏを電源電圧ＶＤＤへ充電する場合において、消費電流の増加を抑えることができない。
【００５６】
続いて、時刻ｔ２において、ベリファイ読み出し動作の結果、閾値電圧分布Ａに書き込まれるべきメモリセルＭＣに対する書き込み動作が全て完了したことが確認された場合には、ビット線ＢＬｅ（Ａ）は電圧ＶＳＳから電圧ＶＤＤに切り換え、これによりビット線ＢＬｅ（Ａ）に対応するメモリセルＭＣのみを書き込み禁止状態にする。
【００５７】
続く時刻ｔ３では、ビット線ＢＬｅ（Ａ）、ビット線ＢＬｅ（Ｅｒ）は電圧ＶＤＤのまま維持する。これにより、時刻ｔ３以降は、プログラム電圧ＶＰＧＭにより、閾値電圧分布Ｂ、Ｃが書き込まれるべきメモリセルＭＣに対する書き込み動作が実行され、閾値電圧分布Ｅｒ、閾値電圧分布Ａ（書き込み済み）のメモリセルＭＣは、書き込み禁止状態に維持される。この時刻ｔ３〜ｔ４でも、接地電圧ＶＳＳが与えられるビット線ＢＬｅの数は第１の実施の形態よりも多くなり、非選択のビット線ＢＬｏの充電動作における消費電流が増加する。
【００５８】
続く時刻ｔ４で、閾値電圧分布Ｂが書き込まれるべきメモリセルＭＣに対する書き込み動作が全て完了したことが確認されたとする。この場合、ビット線ＢＬｅ（Ｂ）の電圧を、電圧ＶＳＳから電圧ＶＤＤに切り換える。その後、時刻ｔ５では、ビット線ＢＬｅ（Ａ）、ビット線ＢＬｅ（Ｂ）、ビット線ＢＬｅ（Ｅｒ）は電圧ＶＤＤのまま維持する。これにより、時刻ｔ５以降は、プログラム電圧ＶＰＧＭにより、閾値電圧分布Ｃが書き込まれるべきメモリセルＭＣに対する書き込み動作のみが実行され、閾値電圧分布Ｅｒ、閾値電圧分布Ａ、Ｂ（書き込み済み）のメモリセルＭＣは、書き込み禁止状態に維持される。
【００５９】
続く時刻ｔ６で、閾値電圧分布Ｃが書き込まれるべきメモリセルＭＣに対する書き込み動作が全て完了したことが確認されたとする。この場合、ビット線ＢＬｅ（Ｃ）の電圧を、電圧ＶＳＳから電圧ＶＤＤに切り換える。その後、時刻ｔ７で、全てのビット線ＢＬｅを電圧ＶＤＤから電圧ＶＳＳに切り換え、書き込み動作を完了する。
【００６０】
図７Ｃに示す比較例の書き込み動作の場合、時刻ｔ１からの書き込み電圧パルス印加では、閾値電圧分布ＥｒのメモリセルＭＣのみが書き込み禁止状態になる。書き込みデータがランダムであると仮定すると、例えば奇数番ビット線ＢＬｏと、偶数番ビット線ＢＬｅのうち４分の１（ＢＬｅ（Ｅｒ））とに電圧ＶＤＤが印加されることとなる。また、偶数番ビット線ＢＬｅのうち、４分の３（ＢＬｅ（Ａ）、ＢＬｅ（Ｂ）、ＢＬｅ（Ｃ））に電圧ＶＳＳが印加される。
すなわち、メモリセルアレイＭＡ全体では、８分の５のビット線ＢＬに電圧ＶＤＤが印加され、８分の３のビット線ＢＬに電圧ＶＳＳが印加される。このとき、電圧ＶＤＤを印加するビット線ＢＬに隣接するビット線ＢＬが電圧ＶＳＳとなる確率が最も高くなり、ビット線充電時の消費電流も大きくなる。
【００６１】
これに対し、図７Ａに示す本実施の形態の書き込み動作の場合、時刻ｔ１からの書き込み電圧パルス印加動作では、閾値電圧分布ＡのメモリセルＭＣのみが書き込み状態になる。書き込みデータがランダムであると仮定すると、例えば奇数番ビット線ＢＬｏの全てと、偶数番ビット線ＢＬｅのうち４分の３（ＢＬｅ（Ｅｒ）、ＢＬｅ（Ｂ）、ＢＬｅ（Ｃ））とに電圧ＶＤＤが印加されることとなる。また、偶数番ビット線ＢＬｅのうち、４分の１（ＢＬｅ（Ａ））に電圧ＶＳＳが印加される。
すなわち、メモリセルアレイＭＡ全体では、８分の７のビット線ＢＬに電圧ＶＤＤが印加され、８分の１のビット線ＢＬに電圧ＶＳＳが印加される。そのため、比較例の書き込み動作に比べて、電圧ＶＤＤを印加するビット線ＢＬと、電圧ＶＳＳを印加するビット線ＢＬとが隣接する確率が低くなり、ビット線充電に必要な電流を抑制することが可能となる。
【００６２】
図８は、本実施の形態と比較例とのビット線充電に必要な電流を示すグラフである。図８の横軸は、ワード線に印加する書き込み電圧パルスとベリファイ動作とからなる書き込みサイクルが繰り返される回数である。図８のグラフでは、５回目の書き込みサイクルからメモリセルＭＣへ閾値電圧分布Ｂのデータ書き込みを開始し、１０回目の書き込みサイクルからメモリセルＭＣへ閾値電圧分布Ｃのデータ書き込みを開始する例を示している。
上述のように、本実施の形態の書き込み動作において、閾値電圧分布Ａのデータ書き込み動作では、ビット線充電に必要な電流が抑えられる。そのため、書き込みサイクルの初期では比較例よりもビット線充電に必要な電流が低くなり、動作に必要なピーク電流が抑制されていることがわかる。
【００６３】
また、図７Ａに示す本実施の形態の書き込み動作において、時刻ｔ３から閾値電圧分布Ｂの書き込みを開始する際は、閾値電圧分布Ａに書き込まれるメモリセルＭＣが閾値電圧分布Ａのベリファイ電圧レベルをパスしているものと仮定している。この場合、閾値電圧分布Ａに書き込まれるメモリセルＭＣは、書き込み禁止状態になっており、時刻ｔ３からの書き込み動作において、１／８のビット線ＢＬに電圧ＶＳＳ、７／８のビット線ＢＬに電圧ＶＤＤが印加される。図７Ｃに示す比較例の書き込み動作では、電圧ＶＳＳを印加するビット線ＢＬは１／４であり、ビット線充電に必要な電流を抑制することが可能となる（図８のグラフ参照）。
【００６４】
そして、図７Ａに示す本実施の形態の書き込み動作において、時刻ｔ５から閾値電圧分布Ｃの書き込みを開始する際は、閾値電圧分布Ａ、Ｂに書き込まれるメモリセルＭＣがそれぞれのベリファイ電圧レベルをパスしているものと仮定している。この場合、閾値電圧分布Ａ、Ｂに書き込まれるメモリセルＭＣは、書き込み禁止状態になっており、時刻ｔ５からの書き込み動作において、１／８のビット線ＢＬに電圧ＶＳＳ、７／８のビット線ＢＬに電圧ＶＤＤが印加される。この場合は、図７Ｃに示す比較例の書き込み動作と電圧ＶＳＳを印加するビット線ＢＬの数が等しくなり、ビット線充電に必要な電流も等しくなる（図８のグラフ参照）。
【００６５】
本実施の形態のデータ書き込み動作によれば、電圧ＶＤＤを印加するビット線ＢＬと、電圧ＶＳＳを印加するビット線ＢＬとが隣接する確率を低減し、書き込み時のビット線充電にかかる消費電流を削減することが可能となる。
【００６６】
図７Ｂに示す本実施の形態の書き込み動作においては、時刻ｔ３以降に閾値電圧分布Ａに書き込まれるメモリセルＭＣが書き込み未完了のまま残っている場合、または時刻ｔ５以降に閾値電圧分布Ａ、Ｂに書き込まれるメモリセルＭＣが書き込み未完了のまま残っている場合がある。しかし、この場合でもプログラム電圧印加動作が繰り返されるに従い閾値電圧分布Ａ、Ｂに書き込まれるメモリセルＭＣが書き込み完了していく。そのため、結果として電圧ＶＤＤを印加するビット線ＢＬと、電圧ＶＳＳを印加するビット線ＢＬとが隣接する確率を低減し、書き込み時のビット線充電にかかる消費電流を削減することが可能となる。
【００６７】
ここで、図７Ａに示すように、電圧ΔＶずつプログラム電圧ＶＰＧＭをステップアップさせることにより、閾値電圧が低いものから順番にメモリセルＭＣに書き込む方式の場合、１回目の書き込み電圧パルスは閾値電圧分布Ａが書き込まれるメモリセルＭＣに適した電圧に設定することができる。この電圧は、閾値電圧分布Ｂ又はＣが書き込まれるメモリセルＭＣに対しては十分に低いプログラム電圧ＶＰＧＭであり、閾値電圧変動は起きない。そのため、本実施の形態の書き込み動作のように、必要な期間以外はメモリセルＭＣを書き込み禁止状態としていても、書き込み動作に不具合が生じるおそれはない。
【００６８】
（第２の実施の形態）
［第２の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、本発明の第２の実施の形態の半導体記憶装置について説明する。本実施の形態の半導体記憶装置において、メモリセルアレイＭＡ、制御回路３等の構成は、上述の第１の実施の形態の半導体記憶装置と同様である。
【００６９】
［第２の実施の形態に係る不揮発性半導体記憶装置の動作］
図９は、本実施の形態に係るＮＡＮＤ型フラッシュメモリの動作を説明する図である。第１の実施の形態の書き込み動作においては、所望の閾値電圧分布が書き込まれるメモリセルＭＣ以外のメモリセルＭＣのチャネルに電圧を与えるビット線ＢＬには、電圧ＶＤＤが印加されていた。そして、ビット線ＢＬの電圧ＶＤＤがメモリセルＭＣのチャネルに転送された後、選択ゲートトランジスタＳＴ０が非導通状態となり、メモリセルＭＣのチャネルがフローティング状態とされていた。これに対し、本実施の形態の書き込み動作においては、所望の閾値電圧分布が書き込まれるメモリセルＭＣ以外のメモリセルＭＣのチャネルに電圧を与えるビット線ＢＬに、電圧ＶＤＤを印加することなくフローティング状態とする。この点において、本実施の形態の書き込み動作は第１の実施の形態と異なる。
【００７０】
時刻ｔ１から、書き込み動作が開始される。時刻ｔ２において全ての閾値電圧分布Ａに書き込まれるべきメモリセルＭＣの書き込み動作が完了する。本実施の形態では、この時刻ｔ１〜ｔ２において、閾値電圧分布Ａが書き込まれるべきメモリセルＭＣに対応するビット線ＢＬｅ（Ａ）には、電圧ＶＳＳを印加する。一方、他の閾値電圧分布Ｂ、Ｃが書き込まれるべきメモリセルＭＣに対応するビット線ＢＬｅ（Ｂ）、ＢＬｅ（Ｃ）は、フローティング状態とする。消去状態（閾値電圧分布Ｅｒ）が維持されるべきメモリセルＭＣに対応するビット線ＢＬｅ（Ｅｒ）のみに、電源電圧ＶＤＤが印加され、書き込み禁止状態とされる。
この場合、フローティング状態のビット線ＢＬｅ（Ｂ）、ＢＬｅ（Ｃ）は、隣接する電圧ＶＤＤが印加されているビット線ＢＬｏとのカップリングにより電圧が上昇する。時刻ｔ１〜ｔ２の間では、閾値電圧分布Ａが書き込まれるべきメモリセルＭＣに対する書き込み動作のみが実行され、その他の閾値電圧分布Ｂ、Ｃが書き込まれるべきメモリセルＭＣに対する書き込み動作は行われない。フローティング状態のビット線ＢＬｅ（Ｂ）、ＢＬｅ（Ｃ）がカップリングにより電圧が上昇する結果、接地電圧ＶＳＳが与えられるビット線ＢＬｅの数が少なくなる。従って、非選択の奇数番目のビット線ＢＬｏを電源電圧ＶＤＤへ充電する場合において、消費電流の増加を抑えることができる。
【００７１】
続いて、時刻ｔ２において、ベリファイ読み出し動作の結果、閾値電圧分布Ａに書き込まれるべきメモリセルＭＣに対する書き込み動作が全て完了したことが確認された場合には、ビット線ＢＬｅ（Ａ）は電圧ＶＳＳから電圧ＶＤＤに切り換え、これによりビット線ＢＬｅ（Ａ）に対応するメモリセルＭＣを書き込み禁止状態にする。
【００７２】
続く時刻ｔ３では、ビット線ＢＬｅ（Ｂ）をフローティング状態から電圧ＶＳＳに切り換える。ビット線ＢＬｅ（Ｅｒ）は電圧ＶＤＤのまま維持し、ビット線ＢＬｅ（Ｃ）はフローティング状態のまま維持する。これにより、時刻ｔ３以降は、プログラム電圧ＶＰＧＭにより、閾値電圧分布Ｂが書き込まれるべきメモリセルＭＣに対する書き込み動作のみが実行され、閾値電圧分布Ｃが書き込まれるべきメモリセルＭＣ、及び閾値電圧分布Ｅｒ、閾値電圧分布Ａ（書き込み済み）のメモリセルＭＣは、書き込み禁止状態に維持される。この時刻ｔ３〜ｔ４でも、接地電圧ＶＳＳが与えられるビット線ＢＬｅの数が少なくなり、非選択のビット線ＢＬｏの充電動作における消費電流の増加を抑制することができる。
【００７３】
続く時刻ｔ４で、閾値電圧分布Ｂが書き込まれるべきメモリセルＭＣに対する書き込み動作が全て完了したことが確認されたとする。この場合、ビット線ＢＬｅ（Ｂ）の電圧を、電圧ＶＳＳから電圧ＶＤＤに切り換える。その後、時刻ｔ５では、ビット線ＢＬｅ（Ｃ）をフローティング状態から電圧ＶＳＳに切り換える。ビット線ＢＬｅ（Ａ）、ビット線ＢＬｅ（Ｅｒ）は電圧ＶＤＤのまま維持する。これにより、時刻ｔ５以降は、プログラム電圧ＶＰＧＭにより、閾値電圧分布Ｃが書き込まれるべきメモリセルＭＣに対する書き込み動作のみが実行され、閾値電圧分布Ｅｒ、閾値電圧分布Ａ、Ｂ（書き込み済み）のメモリセルＭＣは、書き込み禁止状態に維持される。
【００７４】
続く時刻ｔ６で、閾値電圧分布Ｃが書き込まれるべきメモリセルＭＣに対する書き込み動作が全て完了したことが確認されたとする。この場合、ビット線ＢＬｅ（Ｃ）の電圧を、電圧ＶＳＳから電圧ＶＤＤに切り換える。その後、時刻ｔ７で、全てのビット線ＢＬｅを電圧ＶＤＤから電圧ＶＳＳに切り換え、書き込み動作を完了する。
【００７５】
［第２の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態の書き込み動作の場合、時刻ｔ１からの書き込み電圧パルス印加では、閾値電圧分布ＡのメモリセルＭＣのみが書き込み状態になる。書き込みデータがランダムであると仮定すると、例えば奇数番ビット線ＢＬｏの全てと、偶数番ビット線ＢＬｅのうち４分の１（ＢＬｅ（Ｅｒ））とに電圧ＶＤＤが印加されることとなる。また、偶数番ビット線ＢＬｅのうち、半分（ＢＬｅ（Ｂ）、ＢＬｅ（Ｃ））がフローティング状態にされる。
フローティング状態のビット線ＢＬは、電圧ＶＤＤが印加されているビット線ＢＬｏと隣接しているため、カップリングにより電圧ＶＤＤ近傍まで上昇する。そのため、第１の実施の形態と同様に電圧ＶＤＤを印加するビット線ＢＬｏが、電圧ＶＳＳを印加するビット線ＢＬｅと隣接する確率が低くなる。従って、ビット線充電に必要な電流を抑制することが可能となる。
【００７６】
［その他］
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、選択トランジスタＳＴ０、ＳＴ１の間に直列接続されるメモリセルＭＣの数は複数（２のべき乗）であればよく、その数は３２個に限定されるものではない。そして、メモリセルＭＣに記憶されるデータは４値データであるものとして説明したが、これはその他の値のデータ（例えば８値データ）であってもよい。
【００７７】
なお、Ｅ／Ｏ方式で書き込み動作を実行する場合には、例えば図１０に示すように、偶数番目のビット線ＢＬｅを書き込み対象とする一方、奇数番目のビット線ＢＬｏは書き込み禁止状態とするステップ（ＶＰＧＭ  ｆｏｒ  ｅｖｅｎ  ＢＬ）と、逆に奇数番目のビット線ＢＬｏを書き込み対象とする一方、偶数番目のビット線ＢＬｅは書き込み禁止状態とするステップ（ＶＰＧＭ  ｆｏｒ  ｏｄｄ  ＢＬ）とを順次実行することができる。その後、全てのビット線ＢＬにおいて同時に読み出し動作が実行される（ＡＢＬ（Ａｌｌ  Ｂｉｔ  Ｌｉｎｅ）  Ｖｅｒｉｆｙ）。また、この書き込み・ベリファイ読み出し動作を１サイクルとして、ワード線ＷＬに印加するプログラム電圧ＶＰＧＭをΔＶずつ増加させて書き込み動作を行うことも可能である。そして、奇数番目のメモリセルＭＣに対するベリファイ動作と偶数番目のメモリセルＭＣに対するベリファイ動作とを別ステップで実行することも可能である。
また、第２の実施の形態のように非書き込みのビット線ＢＬをフローティング状態にすることはできないが、第１の実施の形態のように非書き込みのビット線ＢＬに電圧ＶＤＤを印加することによって、Ｅ／Ｏ方式での書き込み動作のみでなく、ＡＢＬ（Ａｌｌ  Ｂｉｔ  Ｌｉｎｅ）方式での動作にも本実施の形態は適用可能である。
【符号の説明】
【００７８】
１・・・ＮＡＮＤセルユニット、  ２・・・ロウデコーダ、  ３・・・制御回路、  ３１・・・演算制御回路、  ３２・・・論理回路、  ＭＡ・・・メモリセルアレイ、  ＭＣ・・・メモリセル、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＳＴ０、ＳＴ１・・・選択ゲートトランジスタ、  ＳＧＤ、ＳＧＳ・・・選択ゲート線、  Ｓ／Ａ・・・センスアンプ回路、  ＤＬ・・・データラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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