(57)【要約】【課題】３次元レイアウトトランジスタにおいて、隣接するピラー間のビットラインを１本にして、微細化を図る。【解決手段】隣接した第１および第２の半導体ピラー間に第１の絶縁膜７を介して形成されたビットライン８と、第１の半導体ピラーの側面および第１のビットライン上に形成され、第１のビットラインと第１の半導体ピラーとを電気的に接続する導電体１０と、を備える半導体装置の製造方法において、導電体１０を接続する第１の半導体ピラーの側面の第１の絶縁膜７を除去するため、第２の半導体ピラー側面に保護膜を残し、ビットライン８上の第１の絶縁膜７を選択的に除去する、あるいは第２の半導体ピラー側面に保護膜を残す際にビットライン８上の第１の絶縁膜７を除去する。【選択図】図８
2011151061.tif 000002
【特許請求の範囲】
【請求項１】
第１の溝によって分離された第１及び第２の半導体フィンを形成する工程と、
前記第１および第２の半導体フィンの側面にサイドウォール膜を形成する工程と、
前記サイドウォール膜をマスクにして前記第１の溝の底に第２の溝を形成する工程と、
前記第２の溝の表面に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜によって側面と底面が囲まれたビットラインを形成する工程と、
前記ビットライン上の第１と第２の溝を有機膜で埋めてから、ビットラインを接続しない第２の半導体フィン側面の有機膜を残留させるとともに、ビットラインを接続する第１の半導体フィン側面の有機膜を除去して、前記酸化シリコン膜の一部と前記ビットライン表面の少なくとも一部を露出させる工程と、
前記残留させた有機膜をエッチングマスクにして前記露出した酸化シリコン膜を不活性ガスイオンの照射下に窒素と水素とフッ素を含む混合ガスを用いてエッチングし、前記第１の半導体フィンの一部表面を露出する工程と、
前記第１の半導体フィンの露出部と前記ビットラインの露出部とを電気的に接続する導電体を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記窒素と水素とフッ素を含む混合ガスが、アンモニアとフッ化水素との混合ガスあるいは水素と３フッ化窒素との混合ガスである請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不活性ガスイオンは、アルゴン、ヘリウム、ネオン、クリプトン、キセノンの少なくとも１つの不活性ガスのイオンである請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
第１の溝によって分離された第１及び第２の半導体フィンを形成する工程と、
前記第１および第２の半導体フィンの側面に第１のサイドウォール膜を形成し、さらに第１のサイドウォール上に第２のサイドウォールを形成する工程と、
前記サイドウォール膜をマスクにして前記第１の溝の底に第２の溝を形成する工程と、
前記第２の溝の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜によって側面と底面が囲まれたビットラインを形成する工程と、
前記ビットライン上の第１と第２の溝を保護膜で埋めてから、ビットラインを接続しない第２の半導体フィン側面の保護膜を残留させるとともに、ビットラインを接続する第１の半導体フィン側面の保護膜の少なくとも一部を除去する際に、前記ビットラインを接続する側の第１の半導体フィン側面の第２のサイドウォール膜が同時に除去されて、前記第１の絶縁膜の一部と前記ビットライン表面の少なくとも一部を露出させる工程と、
前記残留させた保護膜をエッチングマスクにして前記露出した第１の絶縁膜をエッチングし、前記第１の半導体フィンの一部表面を露出する工程と、
前記第１の半導体フィンの露出部と前記ビットラインの露出部とを電気的に接続する導電体を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記保護膜がシリコン酸化膜であり、前記第２のサイドウォール膜が酸素含有量の多いシリコン酸窒化膜である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜のエッチングが、等方性エッチングである請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜のエッチング後に、残存する保護膜を除去することなく導電体を形成する請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に３次元レイアウトトランジスタのビットラインの製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴なって、トランジスタの占有面積を縮小してきたが、平面レイアウトでは限界になりつつあるため、３次元レイアウトの縦型トランジスタにする方法が提唱されている。
【０００３】
シリコンピラーを用いた縦型トランジスタを半導体記憶装置のセルトランジスタとして用いる場合、ソース又はドレインとなる拡散層の一方がビットラインに接続され、他方が記憶素子（ＤＲＡＭにおいてはセルキャパシタ）に接続されることが一般的である。通常、セルキャパシタなどの記憶素子はセルトランジスタの上方に配置されることから、シリコンピラーの上部に記憶素子が接続され、シリコンピラーの下部にビットラインが接続される。
【０００４】
ここで、シリコンピラーの下部は半導体基板であることから、ここにビットラインを形成するためには、基板の内部にビット線を埋め込む必要が生じる。
【０００５】
例えば、特許文献１では、隣接するシリコンピラー間に１本の埋め込みビットラインが形成され、隣接するピラー間の一方にのみ接続される構造が示されている。ここでは、シリコンピラー（シリコンフィン）間をさらに彫り込んで形成したビットトレンチ内で埋め込みビットラインを２段構造とすることで、下層ビットラインを金属や金属シリサイドなどの低抵抗材料で構成している。そして上層ビットラインをシリコンピラーに接続するため、ビットトレンチ内の接続シリコンピラー側絶縁膜を選択的に除去して、不純物ドープされたポリシリコン等のシリコン材料からなる上層ビットラインにより下層の低抵抗ビットラインとシリコンピラーとを接続している。
【０００６】
一方、酸化膜の除去方法として、特許文献２には、ハロゲン元素を含むガスと塩基性ガスの少なくとも一方を反応容器外で活性化し、それらガスを反応容器内に供給することでハロゲン塩を含むガスと酸化膜との反応により酸化膜を除去する方法が開示されている。例えば、シリコン酸化膜の除去では、ＮＦ３とＮＨ３の混合ガスを用い、ＮＨ３の分圧がＮＦ３の分圧より大きくなると、シリコン酸化膜上に薄膜が形成されるようになり、この薄膜は昇華温度以上である約１００℃以上に加熱することにより容易に昇華して除去することができるとしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１０３６６号公報
【特許文献２】特開平２−２５６２３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１では、ビットトレンチの一方の側壁に形成されたシリコン酸化膜を選択的に除去するため、ビットトレンチの他方の側壁をフォトレジストによって覆った状態でエッチングする方法が提案されている。しかしながら、フォトレジストで他方の側面を覆うためには、フォトレジストの露光・現像を行うこととなるが、微細化のために隣接するシリコンピラー間の距離をさらに狭めていくと、隣接するシリコンピラー間に形成される溝のアスペクト比が益々高くなる。そのため、高いアスペクト比の溝底まで一定の厚さのフォトレジストを形成することが困難になりつつある。その結果、溝底のフォトレジストが残存してしまうので、除去すべきビットトレンチの側壁のシリコン酸化膜の除去が不完全となって、コンタクト抵抗が増大したり、あるいは逆に、残すべき側のフォトレジストも除去されて、正常なコンタクトが形成できないと言った不具合が生じる場合がある。
【課題を解決するための手段】
【０００９】
本発明の第１の実施形態によれば、
第１の溝によって分離された第１及び第２の半導体フィンを形成する工程と、
前記第１および第２の半導体フィンの側面にサイドウォール膜を形成する工程と、
前記サイドウォール膜をマスクにして前記第１の溝の底に第２の溝を形成する工程と、
前記第２の溝の表面に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜によって側面と底面が囲まれたビットラインを形成する工程と、
前記ビットライン上の第１と第２の溝を有機膜で埋めてから、ビットラインを接続しない第２の半導体フィン側面の有機膜を残留させるとともに、ビットラインを接続する第１の半導体フィン側面の有機膜を除去して、前記酸化シリコン膜の一部と前記ビットライン表面の少なくとも一部を露出させる工程と、
前記残留させた有機膜をエッチングマスクにして前記露出した酸化シリコン膜を不活性ガスイオンの照射下に窒素と水素とフッ素を含む混合ガスを用いてエッチングし、前記第１の半導体フィンの一部表面を露出する工程と、
前記第１の半導体フィンの露出部と前記ビットラインの露出部とを電気的に接続する導電体を形成する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
【００１０】
本発明の第２の実施形態によれば、
第１の溝によって分離された第１及び第２の半導体フィンを形成する工程と、
前記第１および第２の半導体フィンの側面に第１のサイドウォール膜を形成し、さらに第１のサイドウォール上に第２のサイドウォールを形成する工程と、
前記サイドウォール膜をマスクにして前記第１の溝の底に第２の溝を形成する工程と、
前記第２の溝の表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜によって側面と底面が囲まれたビットラインを形成する工程と、
前記ビットライン上の第１と第２の溝を保護膜で埋めてから、ビットラインを接続しない第２の半導体フィン側面の保護膜を残留させるとともに、ビットラインを接続する第１の半導体フィン側面の保護膜の少なくとも一部を除去する際に、前記ビットラインを接続する側の第１の半導体フィン側面の第２のサイドウォール膜が同時に除去されて、前記第１の絶縁膜の一部と前記ビットライン表面の少なくとも一部を露出させる工程と、
前記残留させた保護膜をエッチングマスクにして前記露出した第１の絶縁膜をエッチングし、前記第１の半導体フィンの一部表面を露出する工程と、
前記第１の半導体フィンの露出部と前記ビットラインの露出部とを電気的に接続する導電体を形成する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
隣接した第１および第２の半導体ピラー間に形成された第１のビットラインと、前記第１の半導体ピラーの側面および前記第１のビットライン上に形成され、前記第１のビットラインと前記第１の半導体ピラーとを電気的に接続する導電体と、を備える３次元レイアウトトランジスタの製造に関して、隣接するピラーの一方にビットラインを接続させるには、ピラー側面全体を第１の絶縁膜で覆い、ビットラインを接続する側面の第１の絶縁膜だけを除去する必要があるが、ウェットエッチングでは等方的にエッチングが進むので、異方的に一つの側面部の絶縁膜だけを除去することが困難となる。
【００１２】
しかし本発明の第１の実施形態による方法では、等方的なウェットエッチングに代えて、露出させた第１の絶縁膜のみを選択的に除去できるため、素子面積のさらなる縮小時に特に有効であると共に、素子面積が同じ場合には、側面酸化膜を除去する溝のアスペクト比を増大させることで、ピラー寸法を拡大させることが可能となる。３次元レイアウトトランジスタにおけるピラー寸法の拡大は、チャネル幅を拡大させて、デバイス特性を改善する効果をもたらす。
【００１３】
また、本発明の第２の実施形態に係る方法では、ビットラインを接続する側の第１の溝に形成されるサイドウォール絶縁膜の一部を除去するため、ビットラインを接続しない側のピラー側面に厚い保護膜（絶縁膜）を残すことができ、ウェットエッチングが等方的に進行しても、ビットラインと接続しないピラー側面の保護膜が除去されるまでのエッチング時間を十分確保でき、その時間を制御することによって、ビットラインを接続する側のピラー側面の除去すべき第１の絶縁膜を安定して除去することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体装置の斜視図であり、（ａ）はピラー上部のキャパシタ部、（ｂ）はピラー部の構成を示す。
【図２】第１の実施例の製造工程を説明する工程断面図である。
【図３】図２の工程後の上面図である。
【図４】第１の実施例の製造工程を説明する工程断面図である。
【図５】第１の実施例の製造工程を説明する工程断面図である。
【図６】第１の実施例の製造工程を説明する工程断面図である。
【図７】第１の実施例の製造工程を説明する工程断面図である。
【図８】第１の実施例の製造工程を説明する工程断面図である。
【図９】第１の実施例の製造工程を説明する工程断面図である。
【図１０】第１の実施例の製造工程を説明する工程断面図である。
【図１１】第１の実施例の製造工程を説明する工程断面図である。
【図１２】第１の実施例の製造工程を説明する工程断面図である。
【図１３】第２の実施例の製造工程を説明する工程断面図である。
【図１４】第２の実施例の製造工程を説明する工程断面図であり、（ｂ）は（ａ）の部分拡大図である。
【図１５】第２の実施例の製造工程を説明する工程断面図である。
【図１６】第２の実施例の製造工程を説明する工程断面図である。
【図１７】第２の実施例の製造工程を説明する工程断面図である。
【図１８】第２の実施例の製造工程を説明する工程断面図である。
【図１９】第２の実施例の製造工程を説明する工程断面図である。
【図２０】第２の実施例の製造工程を説明する工程断面図である。
【発明を実施するための形態】
【００１５】
図１は、３次元レイアウト構造のＤＲＡＭ（Dynamic Random Access Memory）のセル部を斜視した模式図であり、同図（ａ）は半導体基板であるシリコン基板を掘り込んで形成したピラー１０１上にキャパシタ１０２が形成されている状態を示し、同図（ｂ）は同図（ａ）における絶縁膜１００を透視した時の絶縁膜内のピラーとその周辺状況を示したものである。つまり同図（ｂ）においてトランジスタの単位セルは、１本のピラーと、１本のビットラインと２本のワードラインで構成されていることを示している。例えば、ピラーＡ（Ｐ−Ａ）は、ビットライン１（ＢＬ１）とワードライン１（ＷＬ１）および２（ＷＬ２）とで単位セルを構成している。同様にピラーＢ（Ｐ−Ｂ）は、ビットライン１（ＢＬ１）とワードライン３（ＷＬ３）および４（ＷＬ４）と、ピラーＣ（Ｐ−Ｃ）はビットライン２（ＢＬ２）とワードライン１（ＷＬ１）および２（ＷＬ２）と、ピラーＤ（Ｐ−Ｄ）はビットライン２（ＢＬ２）とワードライン３（ＷＬ３）および４（ＷＬ４）とでそれぞれ単位セルを構成している。ワードライン２と３の間は、絶縁膜で分離している。同図に示す構成では、２本のワードラインが１つのピラーに配置されたダブルゲート構造となっているが、ビットラインは、各ピラーの片側だけに接続されている。従って、ビットラインは接続側と反対側のピラーとは絶縁膜（シリコン酸化膜）によって未接続状態になっていることが重要であり、シリコンピラー間の溝にシリコン酸化膜を形成後、接続するピラー側のシリコン酸化膜を開口する必要がある。なお、ここではダブルゲート構造としたが、ピラー側面が全てゲートで覆われたサラウンドゲート構造にしても良い。
【実施例】
【００１６】
以下、図面を参照して、本発明の実施例を説明するが、本発明はこれらの実施例のみに限定されるものではなく、本発明の範囲内で適宜変更／修正が加えられても良いものである。
【００１７】
（実施例１）
本発明の第１の実施例を、図２〜図１２を参照して以下に示す。
【００１８】
図２に示すように、分離絶縁膜によって活性領域を形成（図示せず）したシリコン基板１に、エッチングのハードマスク２として下層から９ｎｍ厚のＳｉＯ２である下層マスク２ａ、１８０ｎｍ厚のＳｉＮである中間層マスク２ｂ、５０ｎｍ厚のＳｉＯ２である上層マスク２ｃを成膜し、さらに２００ｎｍ厚のアモルファスカーボンであるマスク３を積層後、フォトリソグラフィとドライエッチングによって、ハードマスク２のパターニングを実施する。図３は、図２の工程後の上面図である。
【００１９】
次に、図４に示すように、アッシングにより、残留していたマスク３を除去し、その後前記ハードマスク２をエッチングマスクとして、ドライエッチングによって、シリコン基板１に深さＹ１＝１２０ｎｍ、幅Ｘ１＝３８ｎｍの１段目の溝４ａを形成すると、シリコンフィン１ａが完成する。
この時上層マスク２ｃの残膜厚は３３ｎｍであり、１２ｎｍ膜減りする。
その結果、ハードマスク２を含めた溝深さＹ２は３４２ｎｍ（＝３３＋１８０＋９＋１２０）となる。
【００２０】
図５に示すように、溝４ａの側面にラジカル酸化法で５ｎｍ厚のＳｉＯ２である絶縁膜５を形成する。ここでは、シリコン基板１の表面から２．５ｎｍ厚のシリコンが酸化されて５ｎｍ厚となるので、膜厚増加は２．５ｎｍとなり、さらに中間層マスク２ｂのＳｉＮ表面にも２〜３ｎｍのＳｉＯ２膜５’が形成される。さらに絶縁膜５上にシリコン窒化膜（ＳｉＮ）を成膜してエッチバックすることで、ＳｉＮのサイドウォール６を８ｎｍ厚で形成する。その後、ドライエッチングによって、シリコン基板１にさらに深さＹ３＝１００ｎｍ、幅Ｘ２＝１７ｎｍ（＝３８−２×（２．５＋８））の２段目の溝４ｂを形成する。
この結果、１段目の溝４ａと２段目の溝４ｂの合計深さＹ４は２２０ｎｍとなり、上層マスク２ｃ残膜厚は１０ｎｍ膜減りして２３ｎｍとなるので、エッチングマスク２を含めた溝深さＹ５は４３２ｎｍ（＝３４２−１０＋１００）となる。
【００２１】
図６に示すように、２段目の溝４ｂの側面にラジカル酸化法で４ｎｍ厚のＳｉＯ２である第１絶縁膜７を形成する。ここでは、シリコン基板１の表面から２ｎｍ厚のシリコンが酸化されて４ｎｍ厚となるので、膜厚増加は２ｎｍとなり、さらにサイドウォール６のＳｉＮ表面にも２〜３ｎｍのＳｉＯ２膜７’が形成する。さらにＤＯＰＯＳを成膜後にエッチバックすることで、前記シリコン基板の溝の底面に厚さＴ１＝７０ｎｍのビットライン８を形成する。
ここで、２段目の溝４ｂ内の幅Ｘ３は１３ｎｍ（＝１７−２×２）となり、
上層マスク２ｃの残膜厚は、膜減り無く２３ｎｍとなり、
エッチングマスクを含めた溝深さＹ６は３６０ｎｍ（＝４３２−２−７０）となる。
【００２２】
図７に示すように上層マスク２ｃ上に有機膜９を成膜し、フォトリソグラフィとドライエッチングにより、ビットライン８を接続するシリコンフィン１ａ側の有機膜を幅８ｎｍで除去する。この時のアスペクト比は、４５（＝３６０／８）となる。
【００２３】
このときの有機膜９としては、選択比からノボラック系のＢＡＲＣ材（Bottom Anti-Reflection Coating）が望ましく、またドライエッチ条件は、平行平板型反応性イオンエッチング（ＲＩＥ）装置において、
パワー：１０００Ｗ、
圧力：６．７Ｐａ（５０ｍＴｏｒｒ）、
ステージ温度：４０℃、
加工終了：２０％オーバーエッチ、
エッチングガス：アンモニアＮＨ３（５００ｓｃｃｍ）としている。
【００２４】
ここで、ビットラインを接続しない側における２段目の溝４ｂの側面には有機膜９が７ｎｍ（＝１７−２−８）厚で残存している。
【００２５】
図８に示すように、エッチングチャンバー内に反応ガス［アンモニア（５０ｓｃｃｍ）とフッ化水素（５０ｓｃｃｍ）］を圧力６．７Ｐａ（５０ｍＴｏｒｒ）で導入してから、ドライエッチングを行って、ビットライン８を接続するシリコンフィン１ａ側の第１絶縁膜７を除去する。このときのドライエッチ条件は、２周波型平行平板型ＲＩＥ装置において、
パワー：１５００／１０００Ｗ、
圧力：４Ｐａ（３０ｍＴｏｒｒ）、
エッチングガス：アルゴンＡｒ（５００ｓｃｃｍ）としている。
【００２６】
ここで反応ガスは、窒素と水素とフッ素を含む混合ガスであれば良く、例えば、水素と三フッ化窒素（ＮＦ３）の混合ガスが使用でき、またエッチングガスは不活性ガスであるＨｅ、Ｎｅ、Ｋｒ、Ｘｅも使用することが出来る。
【００２７】
またドライエッチング時のＳｉＯ２である第１絶縁膜７の除去は、以下の反応式に従い進行する。
ＳｉＯ２＋４ＨＦ→ＳｉＦ４＋２Ｈ２Ｏ
ＳｉＦ４＋２ＮＨ３＋２ＨＦ→（ＮＨ４）２ＳｉＦ６
【００２８】
ケイフッ化アンモニウム［（ＮＨ４）２ＳｉＦ６］はＳｉＯ２表面に固着するので、ＳｉＯ２表面がケイフッ化アンモニウムで覆われると、上記反応が進まずにＳｉＯ２の除去が停止する。但しケイフッ化アンモニウムは、１００〜２００℃程度の加熱によって分解して昇華するので、加熱処理を行えばＳｉＯ２である第１絶縁膜７の除去を継続して行うことが出来る。また有機膜９上では、上記反応が進まないため、有機膜９が膜減りして下地のＳｉＯ２である第１絶縁膜７が露出することは無く、さらにマスク部分などの平坦なＳｉＯ２では、ＡｒプラズマがＳｉＯ２表面に到達することで上記反応を阻害させるため、平坦なＳｉＯ２は除去されない。従って、アスペクト比が高く過剰なオーバーウェットエッチングが困難な状況でも、上述した方法にてビットラインを接続する側面部の第１絶縁膜だけを除去することができる。
【００２９】
図９に示すように、アッシングによって有機膜９を除去し、露出したシリコンフィン１ａ側面のシリコン面からエピタキシャルシリコンである導電体１０を３０ｎｍ厚で成長させる。
【００３０】
図１０に示すように、図８と同じドライエッチ方法でサイドウォール６上のＳｉＯ２膜７’を除去する。ここでもマスクＳｉＮ膜２ｂ上のＳｉＯ２膜５’は除去されずに残留する。
【００３１】
図１１に示すように、サイドウォール６をウェットエッチにて除去する。このとき中間層マスク２ｂは、ラジカル酸化時に生成したＳｉＯ２膜５’と上層マスク２ｃのＳｉＯ２で覆われているので、そのまま残留する。その後、図１２に示すように、ハードマスク２を含む溝４ａと４ｂをＳｉＯ２である第２絶縁膜１１で埋めて、中間層マスク２ｂをエッチストッパとするＣＭＰ処理にて余剰な第２絶縁膜１１を除去する。
【００３２】
以上で、ビットラインが完成し、次にワードラインの形成に移行する。
【００３３】
上記の実施例では、素子面積のさらなる縮小時に特に有効であると共に、素子面積が同じ場合には、側面酸化膜を除去する溝のアスペクト比を増大させることで、シリコンフィン寸法を拡大させることが可能となる。３次元レイアウトトランジスタにおけるシリコンフィン寸法の拡大は、チャネル幅を拡大させて、デバイス特性を改善する効果をもたらす。
【００３４】
（実施例２）
本発明の第２の実施例を、図１３〜図２０を参照して以下に示す。
【００３５】
まず、図１３に示すように、分離絶縁膜によって活性領域を形成（図示せず）したシリコン基板１に、エッチングのハードマスク２として下層から９ｎｍ厚のシリコン酸化膜（ＳｉＯ２）である下層マスク２ａ、１８０ｎｍ厚のシリコン窒化膜（ＳｉＮ）である中間層マスク２ｂ、５０ｎｍ厚のＳｉＯ２である上層マスク２ｃを成膜し、実施例１と同様にフォトリソグラフィとドライエッチングにより、シリコン基板１に深さＹ７＝１２０ｎｍ、幅Ｘ６＝６３ｎｍの１段目の溝４ａを形成すると、シリコンフィン１ａが完成する。この時、上層マスク２ｃの残膜厚は、３３ｎｍであり、１２ｎｍ膜減りする。その結果、ハードマスク２を含めた溝４ａの深さＹ８は３４２ｎｍとなる。
【００３６】
次に、図１４に示すように、溝４ａ内に露出したシリコン基板１にラジカル酸化法で５ｎｍ厚のＳｉＯ２である絶縁膜５を形成する。ここでは、シリコン基板１の表面から２．５ｎｍ厚のシリコンが酸化されて５ｎｍ厚となるので、膜厚増加は２．５ｎｍとなり、さらに中間層マスク２ｂのＳｉＮ表面にも２〜３ｎｍのＳｉＯ２膜５’が形成する。さらに絶縁膜５上に酸素含有シリコン窒化膜（ＳｉＯＮ）を成膜してエッチバックすることで、ＳｉＯＮのサイドウォール膜６を８ｎｍ厚で形成する。サイドウォール膜６のＳｉＯＮは減圧ＣＶＤ法で、（ａ）窒素含有量が多くなるプロセス条件にて１．５ｎｍ厚のサイドウォール膜６ａを成膜し、さらに（ｂ）酸素含有量が多くなるプロセス条件に変更して６．５ｎｍ厚のサイドウォール膜６ｂを成膜する。このような条件変更により、図１４（ｂ）の部分拡大図に示すように、シリコンピラー１ａに近い側のサイドウォール膜６ａは窒素含有量が多くなり、その上に酸素含有量の多いサイドウォール膜６ｂが積層される。
【００３７】
例えば、上記（ａ）、（ｂ）のプロセス条件は以下の通り。
（ａ）のプロセス条件（元素比：Ｎ／Ｏ＝２／１）
圧力：１６５Ｐａ
エッチングガス：ジクロロシラン（１００ｓｃｃｍ）／アンモニア（１００ｓｃｃｍ）／亜酸化窒素（５０ｓｃｃｍ）
キャリアガス：Ｎ２（２５０ｓｃｃｍ）
成膜時間：６分
（ｂ）のプロセス条件（元素比：Ｎ／Ｏ＝２／３）
圧力：１６５Ｐａ
エッチングガス：ジクロロシラン（１００ｓｃｃｍ）／アンモニア（１０ｓｃｃｍ）／亜酸化窒素（５０ｓｃｃｍ）
キャリアガス：Ｎ２（２５０ｓｃｃｍ）
成膜時間：４４分
【００３８】
これにより、１段目のシリコン溝内の幅Ｘ５は４２ｎｍ（＝６３−２×（２．５＋８））となる。なお、サイドウォール膜６のエッチバックの際にハードマスク２上および溝４ａの底におけるＳｉＯＮは除去されるが、上層マスク２ｃおよびシリコン基板１の膜減りは無く、ハードマスク２を含めた溝深さＹ９は３４２ｎｍとなる。
【００３９】
次に、図１５に示すように、サイドウォール膜６をマスクに、ドライエッチングによって、シリコン基板１にさらに深さＹ１０＝１００ｎｍ、幅Ｘ６＝４２ｎｍである２段目の溝４ｂを形成する。この結果、シリコン基板のトータル深さＹ１１は２２０ｎｍとなる。この時、上層マスク２ｃの残膜厚は１０ｎｍ膜減りして２３ｎｍであり、エッチングマスク２を含めた溝深さＹ１２は４３２ｎｍ（＝３４２−１０＋１００）となった。
【００４０】
図１６に示すように、２段目の溝４ｂの側面にラジカル酸化法で４ｎｍ厚のＳｉＯ２である第１絶縁膜７を形成する。ここでは、シリコン基板１の表面から２ｎｍ厚のシリコンが酸化されて４ｎｍ厚となるので、膜厚増加は２ｎｍとなり、さらにサイドウォール６ｂのＳｉＯＮ表面にも２〜３ｎｍのＳｉＯ２膜７’が形成する。さらにＤＯＰＯＳ（Ｄｏｐｅｄ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）を成膜してからエッチバックすることで、前記溝４ｂ内に厚さＴ３＝７０ｎｍのビットライン８を形成する。
ここで、２段目の溝４ｂ内の幅Ｘ７は３８ｎｍ（＝４２−２×２）となり、
上層マスク２ｃの残膜厚は、膜減り無く２３ｎｍとなり、
エッチングマスクを含めた溝深さＹ１３は３６０ｎｍ（＝４３２−２−７０）となる。
【００４１】
図１７に示すように、保護膜１２として、塗布絶縁材料（ＳＯＤ：Spin On Dielectrics）でハードマスク２を含めた前記溝４内を埋め込んでから、ハードマスク２の中間層マスク２ｂをストッパ膜としてＣＭＰ（Chemical Mechanical Polishing）処理をすることにより不要な保護膜１２を除去する。
ここで、上層マスク２ｃの残膜厚は、２３ｎｍ膜減りして０  ｎｍとなりＣＭＰにて消滅する。
さらに、エッチングマスクを含めた溝深さＹ１４は３３７ｎｍ（＝３６０−２３）となる。
【００４２】
図１８に示すように、ウェハ全面に２００ｎｍ厚のアモルファスカーボンであるマスク１３を成膜後、フォトリソグラフィとドライエッチングによって、アモルファスカーボンマスク１３のパターニングを実施する。さらにドライエッチングにより、ビットライン８を接続するシリコンフィン１ａ側のＳＯＤ１２とサイドウォール６を幅２４ｎｍで除去する。この時のアスペクト比は１４（≒３３７／２４）となる。
【００４３】
このときのドライエッチ条件は、対象膜をＳｉＯ２（保護膜１２のＳＯＤも含む）として、２周波平行平板反応性イオンエッチング（ＲＩＥ）装置（ＲＩＥ：Reactive Ion Etching）において、
パワー：１５００／５０００Ｗ、
圧力：２Ｐａ（１５ｍＴｏｒｒ）、
エッチングガス：ヘキサフルオロ−１、３−ブタジエン（50sccm）／アルゴン（500sccm）／酸素（50sccm）、
エッチング時間：６０秒
としている。前述のようにサイドウォール膜６を構成するＳｉＯＮ膜は、酸素および窒素含有量が異なる層を積層しているので、酸素含有量の多いＳｉＯＮであるサイドウォール６ｂはＳｉＯ２とほぼ同質なため、上記ドライエッチ条件で除去できるが、窒素含有量の多いＳｉＯＮであるサイドウォール６ａは除去できずに残留する。従って、ビットライン８を接続する側の溝４ａのフィン側面におけるサイドウォール６の膜厚はサイドウォール６ａの膜厚１．５ｎｍまで減少するので、溝４ｂのフィンにおける除去側の第１絶縁膜７は、ドライエッチングガスに全てさらされる。しかし、溝４ｂの形状ばらつき等の影響で第１絶縁膜は完全に除去は出来ずに、１ｎｍ程度の厚さで残留する。またアモルファスカーボンマスク１３で保護した残留させるＳＯＤ１２の膜厚は、２０ｎｍ（＝４２＋２−２４）厚で残留する。
【００４４】
次に除去側の第１絶縁膜７を完全に除去するために、ウェットエッチングを実施するが、残留させる側の保護膜１２の膜厚を確保したことで、１０秒程度のウェットエッチング時間で除去側の第１絶縁膜７だけを除去することが可能となる。
【００４５】
図１９に示すように、残留したアモルファスカーボンマスク１３をアッシングにより除去する。その後、露出したシリコンピラー側面に選択エピタキシャルシリコンである導電体１０を厚さＴ４＝３０ｎｍ成長させてシリコンピラー１ａとビットライン８を接続する。
【００４６】
図２０に示すように、選択エピタキシャルシリコンである導電体１０の一部を熱酸化法で厚さＴ５＝２０ｎｍのＳｉＯ２である第３絶縁膜１４に改質してビットラインの形成は終了する。
【符号の説明】
【００４７】
１  シリコン基板
１ａ  シリコンフィン
２  ハードマスク
２ａ  下層マスク
２ｂ  中間層マスク
２ｃ  上層マスク
３、１３  マスク
４  溝
４ａ  溝
４ｂ  溝
５  絶縁膜
６  サイドウォール膜
６ａ  サイドウォール膜
６ｂ  サイドウォール膜
７  第１絶縁膜
８  ビットライン
９  有機膜
１０  導電体
１１  第２絶縁膜
１２  保護膜（ＳＯＤ）
１４  第３絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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