(57)【要約】【課題】ゲート電極構造の垂直方向の抵抗を低減する。【解決手段】半導体基板１と、半導体基板１の上に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成された仕事関数制御層３と、仕事関数制御層３の上に形成された第１のシリサイド層４と、第１のシリサイド層４の上に形成されたポリシリコンゲート電極５と、ポリシリコンゲート電極５の下の半導体基板１中の領域を挟んで半導体基板１中に形成されるソース領域６およびドレイン領域７と、を有する半導体装置を提供する。【選択図】図１
2011151134.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成された仕事関数制御層と、
前記仕事関数制御層の上に形成された第１のシリサイド層と、
前記第１のシリサイド層の上に形成されたポリシリコンゲート電極と、
前記ポリシリコンゲート電極の下の前記半導体基板中の領域を挟んで前記半導体基板中に形成されるソース領域およびドレイン領域と、
を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ポリシリコンゲート電極の上に第２のシリサイド層を有する半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記半導体装置は、Ｎ型ＦＥＴであり、
前記仕事関数制御層は、ＴａＳｉＮ、ＴａＳｉ、ＴａＳｉ２の中のいずれか一つ以上を含む半導体装置。
【請求項４】
請求項１または２に記載の半導体装置において、
前記半導体装置は、Ｐ型ＦＥＴであり、
前記仕事関数制御層は、Ｒｕ、Ｐｔ、Ｉｒの中のいずれか一つ以上を含む半導体装置。
【請求項５】
請求項３に記載のＮ型ＦＥＴと、請求項４に記載のＰ型ＦＥＴと、を有するＣＭＯＳＦＥＴである半導体装置。
【請求項６】
半導体基板上に、素子分離を形成する素子分離形成工程と、
前記素子分離で分離された領域に、p型またはn型のウェルを形成するウェル形成工程と、
前記p型またはn型のウェル上に、ゲート絶縁膜となる膜を形成するゲート絶縁膜形成工程と、
仕事関数制御層となる金属層として、前記p型のウェル上の前記ゲート絶縁膜となる膜上には第１の金属層を、前記ｎ型のウェル上の前記ゲート絶縁膜となる膜上には第２の金属層を、形成する仕事関数制御層形成工程と、
前記金属層上に第１のシリサイド層を形成する第１のシリサイド層形成工程と、
前記第１のシリサイド層上にゲート電極となるポリシリコン層を形成するゲート電極形成工程と、
前記ポリシリコン層、前記第１のシリサイド層、前記金属層を選択的に除去するエッチング工程と、
を有する半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記ウェル形成工程は、p型およびn型のウェルを形成する工程であり、
前記仕事関数制御層形成工程は、
フォトリソグラフィとエッチングにより、前記n型のウェル上の前記ゲート絶縁膜となる膜の上に選択的に前記第２の金属層を形成する工程と、
フォトリソグラフィとエッチングにより、前記ｐ型のウェルの前記ゲート絶縁膜となる膜の上に第１の金属層を形成する工程と、
を有する半導体装置の製造方法。
【請求項８】
請求項６または７に記載の半導体装置の製造方法において、
前記第１の金属層を構成する第１の金属は、ＴａＳｉＮ、ＴａＳｉ、ＴａＳｉ２の中のいずれか一つ以上を含み、
前記第２の金属層を構成する第２の金属は、Ｒｕ、Ｐｔ、Ｉｒの中のいずれか一つ以上を含む半導体装置の製造方法。
【請求項９】
請求項６から８のいずれか一に記載の半導体装置の製造方法において、
前記エッチング工程の後に、
前記ポリシリコン層上に第２のシリサイド層を形成する工程を有する半導体装置の製造方法。
【請求項１０】
請求項６から９のいずれか一に記載の半導体装置の製造方法において、
前記仕事関数制御層形成工程の後、９５０℃以上の加熱工程を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に、ゲート絶縁膜と、金属層と、半導体層と、をこの順に積層したゲート電極構造を有するＦＥＴがある。
【０００３】
例えば、特許文献１には、ゲート絶縁膜５９／閾値電極（もしくは仕事関数電極）５２、５５／中間層５３、５６／ワイヤリング金属層５４、５７、の積層構造からなるゲート電極構造が記載されている（特許文献１の図１）。
【０００４】
そして、Ｎ型ＦＥＴの閾値電極（もしくは仕事関数電極）５２としては、Ｔａ、ＴａＮ、ＴａＳｉ、ＴａＳｉ２、ＴａＳｉｘＮｙ、の何れかが好ましいと記載されている（特許文献１の段落［００３８］）。また、Ｐ型ＦＥＴの閾値電極（もしくは仕事関数電極）５５としては、Ｒｕ、ＲｕＯ２、ＴｉＮ、ＴｉＳｉｘＮｙ、の何れかが好ましいと記載されている（特許文献１の段落［００４０］）。さらに、Ｎ型ＦＥＴの中間層５３およびＰ型ＦＥＴの中間層５６としては、多結晶ＴｉＮまたは多結晶ＴａＮ膜が好ましいと記載されている（特許文献１の段落［００３９］、[００４１]）。
【０００５】
また、特許文献２には、ゲート絶縁膜１１２、１３２／バリア膜１１４、１３４／第１シリサイド層１１６ａ、１３６ａ／第２シリサイド層１１６ｂ、１３６ｂ、の積層構造からなるゲート電極構造が記載されている（特許文献２の図５（ｃ））。なお、第１シリサイド層１１６ａ、１３６ａと第２シリサイド層１１６ｂ、１３６ｂとの間には、多結晶シリコン層を有してもよいことが記載されている（特許文献２の段落[００４５]）。
【０００６】
そして、Ｎ型ＦＥＴのバリア膜は、ＴｉＮ、ＴａＮ、ＷＮ、からなる群より選択される１種以上の金属窒化物からなることが記載されている（特許文献２の[００２０]）。また、Ｐ型ＦＥＴのバリア膜は、Ｎ型ＦＥＴのバリア膜と同一の金属窒化物膜であってもよいことが記載されている（特許文献２の[００３６]）。
【０００７】
その他、特許文献３にも技術的に関連するＦＥＴが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−９１５０１号公報
【特許文献２】特開２００７−１５８０６５号公報
【特許文献３】特開２００５−２４３６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＦＥＴのゲート電極には、以下の特性が要求される。
【００１０】
要求１：閾値電圧が低いこと。ＣＭＯＳＦＥＴの場合、Ｎ型、Ｐ型のいずれも、この特性を満たすことが要求される。低い閾値を得るには、ゲート材料が示す仕事関数として、Ｎ型ＦＥＴの場合、４．１〜４．３ｅＶ、Ｐ型ＦＥＴの場合、４．９〜５．１ｅＶ程度であるのが望ましい。
【００１１】
要求２：ゲート電極の抵抗率が低いこと。これは、ゲート電極の長手方向に電流を流す際に必要な性質である。従来のポリシリコンゲート電極では、ポリシリコン膜の表面をシリサイド化することで、比較的高いポリシリコンの抵抗率を、実効的に下げていた。
【００１２】
要求３：複数種類の層を積層したゲート電極構造の垂直方向（基板に垂直方向）の抵抗が低いこと。ゲート電極の長手方向に流して蓄積した電荷により、効率的にゲート絶縁膜に電圧を加えるには、この特性が要求される。
【００１３】
特許文献１に記載のＦＥＴの場合、Ｐ型ＦＥＴに、ＴｉＮやＴｉＳｉＮが使用されている。かかる場合、高温の熱処理を行うと、Ｐ型ＦＥＴ用として適切な閾値電圧範囲から外れてしまうことが知られている。
【００１４】
また、特許文献１に記載のＦＥＴは、閾値電極（もしくは仕事関数電極）５２、５５上に、中間層５３、５６としてＴｉＮまたはＴａＮを形成し、その上にワイヤリング金属層５４、５７を形成している。ワイヤリング金属層５４、５７としては、Ｗ、ＷＳｉ２、Ｍｏ、Ｔａ、Ｒｕ、Ｓｉを挙げている。しかし、Ｗ、ＷＳｉ２、Ｍｏ、Ｔａ、Ｒｕをゲートファーストプロセスで使うことは、ドライエッチング加工性など種々の困難を伴うので、従来のＣＭＯＳプロセスを簡単には転用できない。
【００１５】
一方、ワイヤリング金属層５４、５７としてＳｉを使った場合、ワイヤリング金属層５４、５７と中間層５３、５６との界面に垂直に電流を流す際に大きな抵抗が生ずる。すなわち、上記要求３を満たすことができない。
【００１６】
特許文献２に記載のＦＥＴの場合、Ｐ型ＦＥＴのバリア膜として、ＴｉＮ、ＴａＮ、ＷＮ、からなる群より選択される１種以上が使用される。かかる場合、高温の熱処理を行うと、Ｐ型ＦＥＴ用として適切な閾値電圧範囲から外れてしまう。
【課題を解決するための手段】
【００１７】
本発明によれば、半導体基板と、前記半導体基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成された仕事関数制御層と、前記仕事関数制御層の上に形成された第１のシリサイド層と、前記第１のシリサイド層の上に形成されたポリシリコンゲート電極と、前記ポリシリコンゲート電極の下の前記半導体基板中の領域を挟んで前記半導体基板中に形成されるソース領域およびドレイン領域と、を有する半導体装置が提供される。
【００１８】
また、本発明によれば、半導体基板上に、素子分離を形成する素子分離形成工程と、前記素子分離で分離された領域に、p型またはn型のウェルを形成するウェル形成工程と、前記p型またはn型のウェル上に、ゲート絶縁膜となる膜を形成するゲート絶縁膜形成工程と、仕事関数制御層となる金属層として、前記p型のウェル上の前記ゲート絶縁膜となる膜上には第１の金属層を、前記ｎ型のウェル上の前記ゲート絶縁膜となる膜上には第２の金属層を、形成する仕事関数制御層形成工程と、前記金属層上に第１のシリサイド層を形成する第１のシリサイド層形成工程と、前記第１のシリサイド層上にゲート電極となるポリシリコン層を形成するゲート電極形成工程と、前記ポリシリコン層、前記第１のシリサイド層、前記金属層を選択的に除去するエッチング工程と、を有する半導体装置の製造方法が提供される。
【００１９】
本発明の半導体装置は、仕事関数制御層とポリシリコンゲート電極との間に、第１のシリサイド層を有する。この構造により、複数種類の層を積層したゲート電極構造の垂直方向（基板に垂直方向）の抵抗が低減される。その結果、ポリシリコンゲート電極の長手方向に流して蓄積した電荷により、効率的にゲート絶縁膜に電圧を加えることが可能となり、回路の動作速度が高速化するなどの効果が期待される。
【発明の効果】
【００２０】
本発明によれば、ゲート電極構造の垂直方向の抵抗が低減される。
【図面の簡単な説明】
【００２１】
【図１】実施形態１の半導体装置の一例を模式的に示した断面図である。
【図２】実施形態２の半導体装置の一例を模式的に示した断面図である。
【図３】実施形態２の半導体装置の一例の製造工程を模式的に示した断面図である。
【図４】実施形態２の半導体装置の一例の製造工程を模式的に示した断面図である。
【図５】実施形態２の半導体装置の一例の製造工程を模式的に示した断面図である。
【図６】実施形態２の半導体装置の一例の製造工程を模式的に示した断面図である。
【図７】実施形態２の半導体装置の一例の製造工程を模式的に示した断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
＜実施形態１＞
【００２３】
図１は、本実施形態の半導体装置の一例を模式的に示す断面図である。本実施形態の半導体装置は、Ｎ型ＦＥＴ、Ｐ型ＦＥＴいずれであってもよい。
【００２４】
図示するように、本実施形態の半導体装置は、半導体基板１と、半導体基板１の上に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成された仕事関数制御層３と、仕事関数制御層３の上に形成された第１のシリサイド層４と、第１のシリサイド層４の上に形成されたポリシリコンゲート電極５と、ポリシリコンゲート電極５の下の半導体基板１中の領域を挟んで半導体基板１中に形成されるソース領域６およびドレイン領域７と、を有する。
【００２５】
なお、ポリシリコンゲート電極５の上に第２のシリサイド層８を有してもよい。また、素子分離９および第３のシリサイド１０を有してもよい。さらに、ゲート絶縁膜２、仕事関数制御層３、第１のシリサイド層４、ポリシリコンゲート電極５、第２のシリサイド層８の側面に、例えばシリコン窒化膜からなる側壁膜１１を有してもよい
【００２６】
ゲート絶縁膜２は、シリコン窒化酸化膜、Ｈｆ酸化物、または、Ｌａ（希土類）酸化物などのＳｉＯ２より誘電率の高い材料を選択することができる。
【００２７】
仕事関数制御層３は、本実施形態の半導体装置がＮ型ＦＥＴの場合には、ＴａＳｉＮ、ＴａＳｉ、ＴａＳｉ２の中のいずれか一つ以上を含むのが望ましい。なお、ＴａＳｉＮ、ＴａＳｉ、ＴａＳｉ２の中のいずれか一つ以上を含む層の上に、Ｒｕ、Ｐｔ、Ｉｒの中のいずれか一つ以上を含む層を積層した構造であってもよい。
【００２８】
一方、本実施形態の半導体装置がＰ型ＦＥＴの場合には、仕事関数制御層３は、Ｒｕ、Ｐｔ、Ｉｒの中のいずれか一つ以上を含むのが望ましい。なお、Ｒｕ、Ｐｔ、Ｉｒの中のいずれか一つ以上を含む層の上に、ＴａＳｉＮ、ＴａＳｉ、ＴａＳｉ２の中のいずれか一つ以上を含む層を積層した構造であってもよい。
【００２９】
第１のシリサイド層４は、Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイド、Ｔａシリサイド、Ｗシリサイド、Ｍｏシリサイドの中のいずれか一つ以上からなる。第２のシリサイド８および第３のシリサイド１０は特段制限されないが、例えばＮｉシリサイド、ＮｉＰｔシリサイド、などとすることができる。
【００３０】
このような構成の本実施形態の半導体装置は、Ｎ型ＦＥＴおよびＰ型ＦＥＴそれぞれに適した材料で構成される仕事関数制御層３を有するので、Ｎ型ＦＥＴおよびＰ型ＦＥＴいずれにおいても、効果的に閾値電圧を低減することが実現される。すなわち、上記要求１を満たす。
【００３１】
また、本実施形態の半導体装置は、ポリシリコンゲート電極５の上に第２シリサイド層８を有することができるので、ポリシリコンゲート電極５の抵抗率を低減することが実現される。すなわち、上記要求２を満たす。
【００３２】
さらに、本実施形態の半導体装置は、仕事関数制御層３とポリシリコンゲート電極５との間に、第１シリサイド層４を有するので、複数種類の層を積層したゲート電極構造の垂直方向（基板に垂直方向）の抵抗を低減することができる。すなわち、上記要求３を満たす。
【００３３】
このような本実施形態の半導体装置によれば、ゲート電極の要求性能を損なうことなく、ゲート電極構造の垂直方向の抵抗が低減される。その結果、効率的にゲート絶縁膜に電圧を加えることが可能となり、回路の動作速度が高速化するなどの効果が期待される。
【００３４】
なお、本実施形態の半導体装置の製造方法は、以下で説明する実施形態２の半導体装置の製造方法に準じて実現できるので、ここでの説明は省略する。
＜実施形態２＞
【００３５】
図２は、本実施形態の半導体装置の一例を模式的に示す断面図である。本実施形態の半導体装置は、実施形態１のＮ型ＦＥＴとＰ型ＦＥＴを有するＣＭＯＳＦＥＴである。
【００３６】
以下、本実施形態の半導体装置の製造方法について、説明する。
【００３７】
本実施形態の半導体装置の製造方法は、半導体基板上に、素子分離を形成する素子分離形成工程と、前記素子分離で分離された領域に、ｐ型およびｎ型のウェルを形成するウェル形成工程と、前記ｐ型およびｎ型のウェル上に、ゲート絶縁膜となる膜を形成するゲート絶縁膜形成工程と、仕事関数制御層となる金属層として、前記ｐ型のウェル上の前記ゲート絶縁膜となる膜上には第１の金属層を、前記ｎ型のウェル上の前記ゲート絶縁膜となる膜上には第２の金属層を、形成する仕事関数制御層形成工程と、前記金属層上に第１のシリサイド層を形成する第１のシリサイド層形成工程と、前記第１のシリサイド層上にゲート電極となるポリシリコン層を形成するゲート電極形成工程と、前記ポリシリコン層、前記第１のシリサイド層、前記金属層を選択的に除去するエッチング工程と、を有する。
【００３８】
前記エッチング工程の後に、前記ポリシリコン層上に第２のシリサイド層を形成する工程を有してもよい。
【００３９】
なお、実施形態１の半導体装置の製造方法は、前記ウェル形成工程を、ｐ型またはｎ型のウェルを形成する工程とすることで実現することができる。
【００４０】
以下、本実施形態の半導体装置の製造方法の一例について、説明する。
【００４１】
まず、図３に示すように、半導体基板１（例：Ｓｉ基板）上に、周知の技術により、素子分離９と、ｐ型のウェル１２Ｎおよびｎ型のウェル１２Ｐと、を形成する（素子分離形成工程、ウェル形成工程）。図示するように、ｐ型のウェル１２Ｎおよびｎ型のウェル１２Ｐは、素子分離９で分離される。
【００４２】
その後、図４に示すようなゲート絶縁膜となる膜２´を、ｐ型のウェル１２Ｎおよびｎ型のウェル１２Ｐの上に形成する（ゲート絶縁膜形成工程）。
【００４３】
ゲート絶縁膜となる膜２´の材料は、実施形態１で説明したとおり、シリコン窒化酸化膜、Ｈｆ酸化物、または、Ｌａ（希土類）酸化物などのＳｉＯ２より誘電率の高い材料を選択してもよい。これらの材料からなる膜２´を形成する手段は特段制限されず、周知の技術を利用することができるが、例えば、ＨｆＯ２にＳｉを混合させたＨｆＳｉＯを選択した場合は、以下のようにして、膜２´を形成してもよい。
【００４４】
まず、０．５〜１．０ｎｍ程度の薄いＳｉＯ２膜を界面ＳｉＯ２膜として、Ｓｉ基板（半導体基板１）上に形成した後、その上に、ＨｆＳｉＯを成膜する。この界面ＳｉＯ２は、ＨｆＳｉＯ中のＨｆがＳｉ基板（半導体基板１）中に拡散することを抑制するために配置する。次に、必要に応じて、アンモニア雰囲気での熱処理または窒素プラズマによりＨｆＳｉＯを窒化し、ＨｆＳｉＯＮとする。次に、膜中の欠陥低減と膜密度向上のために、高温の熱処理を１０００℃程度の温度で行う。この窒化により、ＨｆＳｉＯはさらに高誘電率化するとともに、その後の熱処理におけるＨｆＳｉＯの結晶化や相分離を抑制することが可能となる。
【００４５】
上記ゲート絶縁膜形成工程の後、図６に示すように、仕事関数制御層となる金属層として、ｐ型のウェル１２Ｎ上の膜２´上には第１の金属層３Ｎ´を、ｎ型のウェル１２Ｐ上の膜２´上には第２の金属層３Ｐ´を、形成する（仕事関数制御層形成工程）。第１の金属層３Ｎ´を構成する第１の金属は、ＴａＳｉＮ、ＴａＳｉ、ＴａＳｉ２の中のいずれか一つ以上を含んでもよい。また、第２の金属層３Ｐ´を構成する第２の金属は、Ｒｕ、Ｐｔ、Ｉｒの中のいずれか一つ以上を含んでもよい。
【００４６】
第１の金属層３Ｎ´および第２の金属層３Ｐ´を形成する手段は特段制限されず、周知の技術を利用することができる。例えば、フォトリソグラフィとエッチングにより、ｎ型のウェル１２Ｐ上のゲート絶縁膜となる膜２´の上に選択的に第２の金属層３Ｐ´を形成する工程と、フォトリソグラフィとエッチングにより、ｐ型のウェル１２Ｎ上のゲート絶縁膜となる膜２´の上に第１の金属層３Ｎ´を形成する工程と、を有してもよい。
【００４７】
具体例としては、まず、図４に示すように、ゲート絶縁膜となる膜２´の上に、第２の金属層３Ｐ´を成膜する。例えば、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や、反応性スパッタ法を利用することができる。膜厚は、例えば、５ｎｍ以上２０ｎｍ以下とすることができる。
【００４８】
その後、図４に示すように、Ｎ型のウェル１２Ｐ上の第２の金属層３Ｐ´の上に、選択的にＳｉＮ膜１３を成膜する。例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、フォトリソグラフィ、および、エッチングを用いて実現してもよい。ここで成膜するＳｉＮ膜１３は、５００℃以下の温度で成膜できるので望ましい。
【００４９】
その後、ＳｉＮ膜１３をマスクとして、Ｐ型のウェル１２Ｎ上の第２の金属層３Ｐ´を除去する。この除去は、周知の技術を利用して実現することができるが、第２の金属層３Ｐ´の下に配置されているゲート絶縁膜となる膜２´（例、ＨｆＳiＯＮ膜）に対するダメージを最小限にできる手段を選択するのが望ましい。例えば、ＳｉＮ膜１３をマスクとしたドライエッチング（例：反応性イオンエッチング）により実現してもよい。
【００５０】
次に、図５に示す第１の金属層３Ｎ´を、Ｐ型のウェル１２Ｎ上の膜２´、および、Ｎ型のウェル１２Ｐの上方に位置するＳｉＮ膜１３、の上に形成する。例えば、ＭＯＣＶＤ法や、ＡＬＤ法や、反応性スパッタ法を利用することができる。膜厚は、例えば、５ｎｍ以上１０ｎｍ以下とすることができる。
【００５１】
次に、第１の金属層３Ｎ´の上に、ＳｉＮ膜１４を成膜することで、図５に示す構造が得られる。その後、フォトリソグラフィおよびエッチングを用いて、Ｎ型のウェル１２Ｐの上方に位置するＳｉＮ膜１４および第１の金属層３Ｎ´を選択的に除去する。また、Ｐ型のウェル１２Ｎの上方に位置するＳｉＮ膜１４、および、Ｎ型のウェル１２Ｐの上方に位置するＳｉＮ膜１３を除去することで、図６の構造が得られる。
【００５２】
なお、仕事関数制御層形成工程は、ｐ型のウェル１２Ｎ上の膜２´上に、第１の金属層３Ｎ´と、その上に形成されたＲｕ、Ｐｔ、Ｉｒの中のいずれか一つ以上を含む層と、を積層した構造を形成し、かつ、ｎ型のウェル１２Ｐ上の膜２´上に、第２の金属層３Ｐ´と、ＴａＳｉＮ、ＴａＳｉ、ＴａＳｉ２の中のいずれか一つ以上を含む層と、を積層した構造を形成する工程であってもよい。このような工程は、上記手段に準じ、フォトリソグラフィとエッチングを適当に組み合わせることで実現できる。
【００５３】
上記仕事関数制御層形成工程の後（例えば図６に示すような構造を得た後）、金属層、すなわち第１の金属層３Ｎ´および第２の金属層３Ｐ´の上に、図７に示す第１のシリサイド層４´を形成する（第１のシリサイド層形成工程）。第１のシリサイド層４´の膜厚は、例えば、３ｎｍ以上１０ｎｍ以下とすることができる。第１のシリサイド層４´は、Ｔｉシリサイド、Ｃｏシリサイド、Ｎｉシリサイド、Ｔａシリサイド、Ｗシリサイド、Ｍｏシリサイドの中のいずれか一つ以上からなる。第１のシリサイド層４´を形成する手段としては特段制限されないが、以下のようにして形成してもよい。
【００５４】
例えば、第１の金属層３Ｎ´および第２の金属層３Ｐ´の上にシリサイド用の金属を成膜し、その上にポリシリコン層を形成後、シリサイド用の金属の種類に応じて適した温度で熱処理することで形成してもよい。熱処理温度は、例えば、シリサイド用の金属としてＮｉを選択した場合には４００℃以上８００℃以下程度、シリサイド用の金属としてＣｏを選択した場合には７００℃以上８００℃以下程度、シリサイド用の金属としてＴａを選択した場合には９００℃以上１０００℃以下程度、シリサイド用の金属としてＴｉを選択した場合には８００℃以上９００℃以下程度、とすることができる。
【００５５】
第１のシリサイド層４´を形成するその他の手段としては、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＣＶＤ法を用いて、第１の金属層３Ｎ´および第２の金属層３Ｐ´の上にシリサイド組成の膜を成膜し、その後熱処理してもよい。または、シリサイド組成の膜を成膜後、その上にポリシリコン層を形成し、その後、熱処理してもよい。
【００５６】
その後、第１のシリサイド層４´の上に、例えばＣＶＤ法を用いて、ポリシリコンゲート電極となるポリシリコン層５´を形成する（ゲート電極形成工程）。膜厚は、例えば、３０ｎｍ以上５０ｎｍ以下とすることができる。
【００５７】
そして、フォトリソグラフィとエッチングにより、ポリシリコン層５´、第１のシリサイド層４´、金属層（第１の金属層３Ｎ´および第２の金属層３Ｐ´）、膜２´、を選択的に除去する（エッチング工程）。これにより、図２に示すような形状のゲート絶縁膜２Ｎ、２Ｐ、仕事関数制御層３Ｎ、３Ｐ、第１のシリサイド層４Ｎ、４Ｐ、ポリシリコンゲート電極５Ｎ、５Ｐ、が形成される。
【００５８】
ここで、各層の選択的除去にプラズマを用いたドライエッチング法を用いた場合、特に炭素を含有するガスとして、ＣＦ４、ＣＨＦ３などを用いた場合、エッチング対象物中に含まれる元素と重合体を形成し、この重合体がウエハ表面に残る恐れがある。この残留物を除去するためにふっ酸水溶液または、緩衝ふっ酸水溶液を用いる場合には、第１のシリサイド層４´は、Ｔａシリサイド、Ｗシリサイド、または、Ｍｏシリサイドが望ましい。ＴｉシリサイドおよびＣｏシリサイドは、ふっ酸水溶液に良く溶解するためである。なお、ドライエッチング後のレジストマスクの除去処理は、酸素プラズマによるエッチングではなく、水素プラズマによるエッチングが望ましい。
【００５９】
この後、周知の技術によって、図２に示す、ゲート側壁膜１１Ｎ、１１Ｐと、ソースドレインエクステンション領域およびソース・ドレイン領域６Ｎ、７Ｎ、６Ｐ、７Ｐ、を形成する。この時、ドーパントの活性化のため、９５０℃以上の温度で所定時間、加熱処理を行う。また、周知のサリサイド技術を用いて、ソード・ドレイン領域６Ｎ、７Ｎ、６Ｐ、７Ｐおよびポリシリコンゲート電極５Ｎ、５Ｐの表面に選択的に、同一処理により、第２のシリサイド層８Ｎ、８Ｐおよび第３のシリサイド層１０Ｎ、１０Ｐを形成する。これにより、図２に示す構造が得られる。その後、周知の技術により、層間絶縁膜、配線、ビア（いずれも図示せず）などを形成する。
【００６０】
上述のように、本実施形態の半導体装置の製造方法は、仕事関数制御層形成工程の後、Ｐ型ＦＥＴ用の仕事関数制御層３Ｐ´としてＴｉＮ、ＴｉＳｉＮ、ＴａＮ、ＷＮ、などを使用した場合、適切な閾値電圧範囲から外れてしまう恐れがある加熱処理を有する。具体的には、９５０℃以上の温度で所定時間の加熱処理を有する。しかし、本実施形態においては、Ｐ型ＦＥＴの電極構造に用いる材料を適切に選択しているので、このような加熱処理により、Ｐ型ＦＥＴ用として適切な閾値電圧範囲から外れてしまうことはない。また、本実施形態の半導体装置も、実施形態１と同様の効果を実現することができる。
【符号の説明】
【００６１】
１      半導体基板
２      ゲート絶縁膜
２´    ゲート絶縁膜となる膜
２Ｎ    Ｎ型ＦＥＴのゲート絶縁膜
２Ｐ    Ｐ型ＦＥＴのゲート絶縁膜
３      仕事関数制御層
３Ｎ    Ｎ型ＦＥＴの仕事関数制御層
３Ｐ    Ｐ型ＦＥＴの仕事関数制御層
３Ｎ´  第１の金属層
３Ｐ´  第２の金属層
４      第１のシリサイド層
４´    第１のシリサイド層
４Ｎ    Ｎ型ＦＥＴの第１のシリサイド層
４Ｐ    Ｐ型ＦＥＴの第１のシリサイド層
５      ポリシリコンゲート電極
５´    ポリシリコン層
５Ｎ    Ｎ型ＦＥＴのポリシリコンゲート電極
５Ｐ    Ｐ型ＦＥＴのポリシリコンゲート電極
６      ソース領域
６Ｎ    Ｎ型ＦＥＴのソース領域
６Ｐ    Ｐ型ＦＥＴのソース領域
７      ドレイン領域
７Ｎ    Ｎ型ＦＥＴのドレイン領域
７Ｐ    Ｐ型ＦＥＴのドレイン領域
８      第２のシリサイド層
８Ｎ    Ｎ型ＦＥＴの第２のシリサイド層
８Ｐ    Ｐ型ＦＥＴの第２のシリサイド層
９      素子分離
１０    第３のシリサイド層
１０Ｎ  Ｎ型ＦＥＴの第３のシリサイド層
１０Ｐ  Ｐ型ＦＥＴの第３のシリサイド層
１１    側壁膜
１１Ｎ  Ｎ型ＦＥＴの側壁膜
１１Ｐ  Ｐ型ＦＥＴの側壁膜
１２Ｎ  ｐ型のウェル
１２Ｐ  ｎ型のウェル
１３    ＳｉＮ膜
１４    ＳｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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