(57)【要約】【課題】画像品質が良く、信頼性の高い高性能なＥＬ表示装置を提供することを課題とする。【解決手段】基板上に画素部を有し、画素部を構成する画素は、スイッチング用ＴＦＴ、電流制御用ＴＦＴ、ＥＬ素子及び保持容量を有するＥＬ表示装置であって、電流制御用ＴＦＴは、ゲート電極と、ゲート絶縁膜と、第１の領域に設けられソース領域及びドレイン領域を含む半導体膜と、を有し、電流制御用ＴＦＴは、ソース領域が電流供給線に電気的に接続され、ドレイン領域がＥＬ素子の画素電極に電気的に接続され、ゲート電極がスイッチング用ＴＦＴのソース領域又はドレイン領域に電気的に接続され、保持容量は、第２の領域に設けられた半導体膜とゲート電極と電流供給線とが重なる領域に設けられている。【選択図】図２４
2011095776.tif 000002
【特許請求の範囲】
【請求項１】
基板上に画素部を有し、
前記画素部を構成する画素は、スイッチング用ＴＦＴ、電流制御用ＴＦＴ、ＥＬ素子及び保持容量を有し、
前記電流制御用ＴＦＴは、ゲート電極と、ゲート絶縁膜と、第１の領域に設けられソース領域及びドレイン領域を含む半導体膜と、を有し、
前記電流制御用ＴＦＴは、前記ソース領域が電流供給線に電気的に接続され、前記ドレイン領域が前記ＥＬ素子の画素電極に電気的に接続され、前記ゲート電極が前記スイッチング用ＴＦＴのソース領域又はドレイン領域に電気的に接続され、
前記保持容量は、第２の領域に設けられた半導体膜と前記ゲート電極と前記電流供給線とが重なる領域に設けられていることを特徴とするＥＬ表示装置。
【請求項２】
基板上に画素部を有し、
前記画素部を構成する画素は、スイッチング用ＴＦＴ、電流制御用ＴＦＴ、ＥＬ素子及び保持容量を有し、
前記電流制御用ＴＦＴは、ゲート電極と、ゲート絶縁膜と、第１の領域に設けられソース領域及びドレイン領域を含む半導体膜と、を有し、
前記電流制御用ＴＦＴは、前記ソース領域が電流供給線に電気的に接続され、前記ドレイン領域が前記ＥＬ素子の画素電極に電気的に接続され、前記ゲート電極が前記スイッチング用ＴＦＴのソース領域又はドレイン領域に電気的に接続され、
前記保持容量は、第２の領域に設けられた半導体膜と前記ゲート電極と前記電流供給線とが重なる領域及び前記電流制御用ＴＦＴと前記電流供給線とが重なる領域に設けられていることを特徴とするＥＬ表示装置。
【請求項３】
請求項１又は請求項２において、
前記第２の領域に設けられた前記半導体膜と前記電流供給線とは電気的に接続していることを特徴とするＥＬ表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一に記載のＥＬ表示装置を含む電気器具。
【請求項５】
画素部を有し、
前記画素部を構成する画素は、スイッチング用ＴＦＴ、電流制御用ＴＦＴ及び保持容量を有し、
前記電流制御用ＴＦＴは、ゲート電極と、ゲート絶縁膜と、第１の領域に設けられソース領域及びドレイン領域を含む半導体膜と、を有し、
前記電流制御用ＴＦＴは、前記ソース領域が電流供給線に電気的に接続され、前記ゲート電極が前記スイッチング用ＴＦＴのソース領域又はドレイン領域に電気的に接続され、
前記保持容量は、第２の領域に設けられた半導体膜と前記ゲート電極と前記電流供給線とが重なる領域に設けられていることを特徴とするＥＬ表示装置用の半導体素子基板。
【請求項６】
画素部を有し、
前記画素部を構成する画素は、スイッチング用ＴＦＴ、電流制御用ＴＦＴ及び保持容量を有し、
前記電流制御用ＴＦＴは、ゲート電極と、ゲート絶縁膜と、第１の領域に設けられソース領域及びドレイン領域を含む半導体膜と、を有し、
前記電流制御用ＴＦＴは、前記ソース領域が電流供給線に電気的に接続され、前記ゲート電極が前記スイッチング用ＴＦＴのソース領域又はドレイン領域に電気的に接続され、
前記保持容量は、第２の領域に設けられた半導体膜と前記ゲート電極と前記電流供給線とが重なる領域及び前記電流制御用ＴＦＴと前記電流供給線とが重なる領域に設けられていることを特徴とするＥＬ表示装置用の半導体素子基板。
【請求項７】
請求項５又は請求項６において、
前記第２の領域に設けられた前記半導体膜と前記電流供給線とは電気的に接続していることを特徴とするＥＬ表示装置用の半導体素子基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子（半導体薄膜を用いた素子）を基板上に作り込んで形成されたＥＬ（エレクトロルミネッセンス）表示装置及びそのＥＬ表示装置を表示ディスプレイ（表示部）として有する電気器具に関する。
【背景技術】
【０００２】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。
【０００３】
アクティブマトリクス型ＥＬ表示装置の画素構造は図３に示すようなものが一般的である。図３において、３０１はスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）、３０２はＥＬ素子３０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、電流制御用ＴＦＴという）、３０４はコンデンサ（保持容量）である。スイッチング用ＴＦＴ３０１はゲート線３０５及びソース線（データ線）３０６に接続されている。また、電流制御用ＴＦＴ３０２のドレインはＥＬ素子３０３に、ソースは電流供給線３０７に接続されている。
【０００４】
ゲート線３０５が選択されるとスイッチング用ＴＦＴ３０１のゲートが開き、ソース線３０６のデータ信号がコンデンサ３０４に蓄積され、電流制御用ＴＦＴ３０２のゲートが開く。そして、スイッチング用ＴＦＴ３０１のゲートが閉じた後、コンデンサ３０４に蓄積された電荷によって電流制御用ＴＦＴ３０２のゲートは開いたままとなり、その間、ＥＬ素子３０３が発光する。このＥＬ素子３０３の発光量は流れる電流量で変化する。
【０００５】
つまり、アナログ駆動の階調表示において、ソース配線３０６から入力されるデータ信号によって電流制御用ＴＦＴ３０２に流れる電流量が制御され、ＥＬ素子の発光量が変化するのである。
【０００６】
図４（Ａ）は電流制御用ＴＦＴのトランジスタ特性を示すグラフであり、４０１はＩｄ−Ｖｇ特性（又はＩｄ−Ｖｇ曲線）と呼ばれている。ここでＩｄはドレイン電流であり、Ｖｇはゲート電圧である。このグラフにより任意のゲート電圧に対して流れる電流量を知ることができる。
【０００７】
通常、ＥＬ素子を駆動するにあたって、上記Ｉｄ−Ｖｇ特性の点線４０２で示した領域を用いる。４０２で囲んだ領域の拡大図を図４（Ｂ）に示す。
【０００８】
図４（Ｂ）において、斜線で示す領域はサブスレッショルド領域と呼ばれている。実際にはしきい値電圧（Ｖｔｈ）近傍又はそれ以下のゲート電圧である領域を指し、この領域ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使ってゲート電圧による電流制御を行う。
【０００９】
図３におけるスイッチング用ＴＦＴ３０１が開いて画素内に入力されたデータ信号は、まずコンデンサ３０４に蓄積され、その信号がそのまま電流制御用ＴＦＴ３０２のゲート電圧となる。このとき、図４（Ａ）に示したＩｄ−Ｖｇ特性に従ってゲート電圧に対してドレイン電流が１対１で決まる。即ち、データ信号に対応して所定の電流がＥＬ素子３０３を流れ、その電流量に対応した発光量で前記ＥＬ素子３０３が発光する。
【００１０】
以上のように、入力される信号によってＥＬ素子の発光量が制御され、その発光量の制御によって階調表示がなされる。この方式はいわゆるアナログ階調と呼ばれる方式であり、信号の振幅の変化で階調表示が行われる。
【００１１】
しかしながら、上記アナログ階調方式はＴＦＴの特性バラツキに非常に弱いという欠点がある。例えばスイッチング用ＴＦＴのＩｄ−Ｖｇ特性が同じ階調を表示する隣接画素のスイッチング用ＴＦＴと異なる場合（全体的にプラス又はマイナス側へシフトした場合）を想定する。
【００１２】
その場合、各スイッチング用ＴＦＴのドレイン電流はバラツキの程度にもよるが異なるものとなり、各画素の電流制御用ＴＦＴには異なるゲート電圧がかかることになる。即ち、各ＥＬ素子に対して異なる電流が流れ、結果として異なる発光量となり、同じ階調表示を行えなくなる。
【００１３】
また、仮に各画素の電流制御用ＴＦＴに等しいゲート電圧がかかったとしても、電流制御用ＴＦＴのＩｄ−Ｖｇ特性にバラツキがあれば、同じドレイン電流を出力することはできない。さらに、図４（Ａ）からも明らかなようにゲート電圧の変化に対して指数関数的にドレイン電流が変化するような領域を使っているため、Ｉｄ−Ｖｇ特性が僅かでもずれれば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生じうる。こうなってしまうとＥＬ素子の発光量が隣接画素で大きく異なってしまう。
【００１４】
実際には、スイッチング用ＴＦＴと電流制御用ＴＦＴとの、両者のバラツキの相乗効果となるので条件的にはさらに厳しい。このように、アナログ階調方式はＴＦＴの特性バラツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型ＥＬ表示装置の多色カラー化における障害となっている。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能なアクティブマトリクス型ＥＬ表示装置を提供することを課題とする。そして、そのようなアクティブマトリクス型ＥＬ表示装置を表示部として具備する高性能な電気器具を提供することを課題とする。
【課題を解決するための手段】
【００１６】
本出願人は、ＴＦＴ特性のバラツキの影響を受けにくい画素構造とするためには、電流制御によってＥＬ素子の発光量を制御する従来のアナログ駆動の階調方式よりも、電流制御用ＴＦＴを単に電流供給用のスイッチング素子として用いたデジタル駆動の階調方式の方が良いと考えた。
【００１７】
そこで、アクティブマトリクス型ＥＬ表示装置においてデジタル駆動で、時間分割方式の階調表示（以下、時分割階調という）を行うことを考えた。
【００１８】
さらに、ソース駆動回路にビデオ信号を入力する際、ビデオ線を分割して、一度に複数のデータを入力することで、パネル表示の高速化を実現した。なお、ここでいうビデオ信号は、本明細書中のソース駆動回路に入力されるデータ信号のことである。
【００１９】
図５に時分割階調表示を行う際の書込期間と表示期間の駆動タイミング全体を示す。ここでは６ビットデジタル駆動方式により６４階調表示を行う場合について説明する。なお、書込期間とは、１フレームを構成する全ての画素に信号が書き込まれるのに要する時間であり、表示期間とは、書込に対して画素表示が行われる期間を示している。
【００２０】
書込期間ではＥＬ駆動電源を切り（全画素消灯）、画素内のＥＬ素子に電圧がかからない状態にする。また、表示期間ではＥＬ駆動電源を入れ、画素内のＥＬ素子に電圧がかかる状態にしてある。このとき画素が点灯するデータ信号が入力されると画素は点灯する。
【００２１】
表示領域の画像が完全に表示される期間を１フレームと呼ぶ。通常のＥＬディスプレイでは発振周波数は６０Ｈｚであり、図５（ａ）に示すように１秒間には、６０フレーム存在することになる。例えば４番目の１フレームにおいて６ビットデジタル階調（６４階調）表示を行う場合、１フレームを１６分割して書込期間と表示期間の比率を６：１０に決めると図５（ｂ）に示すように書込期間（≒６．２４ｍｓｅｃ）に６回の書込ができる。なお、この６回の書込を書き込む順に書込１から書込６とする。また、書込期間（書込１から書込６）に対応する表示期間をそれぞれ表示１から表示６とする。
【００２２】
また、表示期間については、表示１：表示２：表示３：表示４：表示５：表示６＝１：１／２：１／４：１／８：１／１６：１／３２となるように設定する。
【００２３】
図５（ｃ）は、１フレーム中で６回の書込（書込１から書込６）を行う際、各表示期間が、それぞれの書込に対して上記の比になる様子を示したものである。
ここで、図５（ｃ）の下部に示されている数値は、書込期間と表示期間の長さの関係を示すものである。
【００２４】
具体的には、書込１における表示期間（表示１）は、書込期間を６３としたときに３２０に値することを示している。さらに、各書込期間が６３であるのに対して、表示２は表示期間が１６０、表示３は表示期間が８０、表示４は表示期間が４０、表示５は表示期間が２０、表示６は表示期間が１０にそれぞれ値することを示している。
【００２５】
１書込期間（書込）と１表示期間（表示）をあわせて１フィールドという。つまり、図５（ｃ）には、書込期間が全て一定で表示期間の異なる６つのフィールドが存在することになる。ここで１フレームを完成させるために、はじめに表示される１つ目のフィールドをフィールド１（Ｆ１）と呼び、以下表示される順に２つ目のフィールドから６つ目のフィールドまでをフィールド２（Ｆ２）〜フィールド６（Ｆ６）と呼ぶ。
但し、フィールド１からフィールド６を出現させる順序はどのようにしても良い。この表示期間の組み合わせで６４階調のうち所望の階調表示を行うことができる。
【００２６】
また、実際のタイミングは、図５（ｄ）に示すように表示期間の異なる６つのフィールドを分散させた組み合わせにする。
【００２７】
図５（ｄ）においては、表示１の期間、所定の画素を点灯させるとすると次に、書込５に入り、全画素にデータ信号を入力したら表示５に入る。つぎに書込４で全画素にデータ信号を入力したら表示４に入る。このようにして、書込２、書込３、書込６においても同様にそれぞれのフィールドで表示所定の画素を点灯させる。
【００２８】
図５（ｅ）は、図５（ｄ）に示された６つのフィールドのフィールド５においてゲート回路から入力されるデータ信号によってあるゲート線が選択されるというデータが書き込まれる期間（書込５）と、選択されたゲート線にソース線からの信号が入力されて画素が表示される表示期間（表示５）を示したものである。
【００２９】
図５は、ＶＧＡ（６４０×４８０）のパネル表示をもとにしているため、ゲート配線は４８０本であり、さらに何本かのダミーを含むゲート線全てを選択する期間が、図５（ｅ）の書込期間である。
【００３０】
書込期間においてソース線から入力される信号をドットデータという。１ゲート選択期間にソース駆動回路から入力されるドットデータは、図５（ｆ）に示す期間でサンプリングされる。これは、図５（ｅ）に示す書込期間に選択されるゲートのデータが書き込まれると同時にソース線から入力された信号が書き込まれていることを示している。なお、データが一度にサンプリングされる期間は、４０ｎｓｅｃ．である。
【００３１】
なお、ソース駆動回路から入力されるドットデータは、図５（ｆ）に示すように１６個ずつ４０ｎｓｅｃ．ごとに同時に入力される。
【００３２】
さらに、１ゲート選択期間に選択されるドットデータは、全てのデータサンプリングがなされるまで、図６に示すソース駆動回路内のラッチ１（６００１）にそれぞれ保持され、全てのサンプリングが終了した後にラッチ線６００３からラッチデータが入力されて、全てのデータが一斉にラッチ２（６００２）に移動する。なお、シフトレジスタ６００４は、クロック線６００５からのクロックパルスによりビデオ線６００６から入力されるビデオ信号を選択している。
【００３３】
図５（ｆ）中にサンプリング期間の他に設けられているラインデータラッチ期間とは、ラッチ１（６００１）からラッチ２（６００２）にデータを移動させる際にラッチ信号が入力され、データが移動する期間のことをいう。
【００３４】
本発明におけるアクティブマトリクス型ＥＬ表示装置の画素構造を図７に示す。図７において、７０１はスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴまたは、画素スイッチＴＦＴという）、７０２はＥＬ素子７０３に供給する電流を制御するための素子（電流制御素子）として機能するＴＦＴ（以下、電流制御用ＴＦＴまたはＥＬ駆動ＴＦＴという）、７０４はコンデンサ（保持容量または、補助容量という）である。スイッチング用ＴＦＴ７０１はゲート線７０５及びソース線（データ線）７０６に接続されている。また、電流制御用ＴＦＴ７０２のドレインはＥＬ素子７０３に、ソースは電流供給線（または、ＥＬ駆動電源線という）７０７に接続されている。
【００３５】
ゲート線７０５が選択されるとスイッチング用ＴＦＴ７０１のゲートが開き、ソース線７０６のデータ信号がコンデンサ７０４に蓄積され、電流制御用ＴＦＴ７０２のゲートが開く。そして、スイッチング用ＴＦＴ７０１のゲートが閉じた後、コンデンサ７０４に蓄積された電荷によって電流制御用ＴＦＴ７０２のゲートは開いたままとなり、その間、ＥＬ素子７０３が発光する。このＥＬ素子７０３の発光量は流れる電流量で変化する。
【００３６】
つまり、デジタル駆動の階調表示において、ソース線７０６から入力されるデータ信号によって電流制御用ＴＦＴ７０２のゲートが開または閉になり、ＥＬ駆動電源が入ると電流が流れ、ＥＬ素子が発光するのである。
【００３７】
画素の電流制御用ＴＦＴの機能は、表示期間に当該画素を点灯（表示）させるか消灯（非表示）させるかを制御することである。表示期間と書込期間の切り替えは、右のパネル外の電源がＦＰＣ端子を通して行う。
【００３８】
また、パネル外に取り付けられた電源（図７の７２の７０９）は、書込期間と表示期間を切り替えるためのスイッチ機能を果たしている。書込期間では、この電源を切った状態（電圧を加えない状態）で、各画素にデータ信号を入力していく。
【００３９】
そして、全ての画素にデータが入力されて書込期間が終了したら、電源（図７の７２の７０９）を入れ、一斉に表示を行う。この期間が表示期間となる。ＥＬ素子が発光し画素を点灯させる期間は６つのフィールドのうち表示1〜表示６までのいずれかの期間である。
【００４０】
６つのフィールドが出現したら１フレームを終えたことになる。このとき、表示期間の積算によってその画素の階調が制御される。例えば、表示１と表示２を選択した場合には全灯を１００％としたうちの７６％の輝度が表現でき、表示３と表示５を選択した場合には１６％の輝度が表現できる。
【００４１】
なお、以上は６４階調の場合について説明したが、他の階調表示を行うことも可能である。
【００４２】
仮にＮビット（Ｎは２以上の整数）の階調（２n階調）の表示を行う場合には、図８に示すように、まず１フレームをＮビットの階調に対応させてＮ枚のフィールド（Ｆ１、Ｆ２、Ｆ３…Ｆ(n-1)、Ｆ(n)と表す）に分割する。階調が多くなるにつれて１フレームの分割数も増え、駆動回路を高い周波数で駆動しなければならない。
【００４３】
さらに、これらＮ枚の各フィールドは書込期間（Ｔa）及び表示期間（Ｔs）に分離される。
【００４４】
そして、Ｎ枚の各フィールドの表示期間（但し、Ｆ１、Ｆ２、Ｆ３…Ｆ(n-1)、Ｆ(n)に対応する表示期間を各々Ｔs１、Ｔs２、Ｔs３…Ｔs(n-1)、Ｔs(n)と表す）をＴs１：Ｔs２：Ｔs３：…：Ｔs(n-1)：Ｔs(n)＝２0：２-1：２-2：…：２-(n-2)：２-(n-1)となるように処理する。
【００４５】
この状態で、任意の１フィールドでは順次画素が選択され（厳密には各画素のスイッチング用ＴＦＴが選択され）、電流制御用ＴＦＴのゲート電極に所定のゲート電圧（データ信号に対応する）が加わる。このとき、電流制御用ＴＦＴが導通状態になるようなデータ信号が入力された画素のＥＬ素子は、書込期間終了後、電源が入力されるとそのフィールドに割り当てられた表示期間だけ画素が点灯する。
【００４６】
この動作をＮ枚のフィールド全てにおいて繰り返し、その表示期間の積算によって１フレームにおける各画素の階調が制御される。従って、任意の１画素に注目すると、その画素が各フィールドでどれだけの期間点灯したか（どれだけの表示期間を経由したか）によって、その１画素の階調が制御される。
【００４７】
以上のように、アクティブマトリクス型ＥＬ表示装置にデジタル駆動の時分割階調方式を用いる点が本発明の最大の特徴である。この時分割階調駆動を用いることでアナログ駆動の階調表示において問題であったＴＦＴ特性の影響を受けずに階調表示を行うことが可能となる。
【発明の効果】
【００４８】
本発明を実施することで、ＴＦＴの特性バラツキに影響されない鮮明な多階調カラー表示が可能なアクティブマトリクス型ＥＬ表示装置を得ることができる。
具体的には、アクティブマトリクス型ＥＬ表示装置において従来のアナログ階調表示からデジタル信号による時分割階調表示を行うことで、電流制御用ＴＦＴの特性バラツキによる階調不良をなくし、色再現性の良い高精細な画像を得ることができる。
【００４９】
また、基板上に形成されるＴＦＴ自体も各回路又は素子が必要とする性能に併せて最適な構造のＴＦＴを配置することで、信頼性の高いアクティブマトリクス型ＥＬ表示装置を実現している。
【００５０】
そして、そのようなアクティブマトリクス型ＥＬ表示装置を表示ディスプレイとして具備することで、画像品質が良く、信頼性の高い高性能な電気器具を生産することが可能となる。
【図面の簡単な説明】
【００５１】
【図１】ＥＬ表示装置の構成を示す図。
【図２】ＥＬ表示装置の断面構造を示す図。
【図３】従来のＥＬ表示装置における画素部の構成を示す図。
【図４】アナログ階調方式で利用するＴＦＴ特性を説明する図。
【図５】時分割階調方式の動作モードを説明する図。
【図６】ＥＬ表示装置のソース駆動回路を示す図。
【図７】ＥＬ表示装置の画素部の画素構造を示す図。
【図８】時分割階調方式の動作モードを説明する図。
【図９】ＥＬ表示装置のパネル全体の上面図。
【図１０】ＦＰＣ入力部の保護回路。
【図１１】ＥＬ表示装置のゲート駆動回路を示す図。
【図１２】ＥＬ表示装置のソース駆動回路を示す図。
【図１３】ＥＬ表示装置のソース駆動回路側からの入力信号のタイミング図。
【図１４】ＥＬ表示装置のソース駆動回路側からの入力信号のタイミング図。
【図１５】ＥＬ表示装置のゲート駆動回路側からの入力信号のタイミング図。
【図１６】ＥＬ表示装置のゲート駆動回路側からの入力信号のタイミング図。
【図１７】ＥＬ表示装置の作製工程を示す図。
【図１８】ＥＬ表示装置の作製工程を示す図。
【図１９】ＥＬ表示装置の作製工程を示す図。
【図２０】ＥＬ表示装置の作製工程を示す図。
【図２１】ＥＬモジュールの外観を示す図。
【図２２】ＥＬモジュールの外観を示す図。
【図２３】コンタクト構造の作製工程を示す図。
【図２４】ＥＬ表示装置の画素部の上面構造を示す図。
【図２５】ＥＬ表示装置の断面構造を示す図。
【図２６】ＥＬ表示装置のソース駆動回路の一部を示す図。
【図２７】本発明を用いたＥＬ表示装置の画像を示す写真。
【図２８】ＥＬ素子の素子構造を示す図。
【図２９】ＥＬ素子の特性を示す図。
【図３０】電気器具の具体例を示す図。
【図３１】電気器具の具体例を示す図。
【図３２】ＥＬ素子の特性を示す図。
【図３３】ＥＬ素子の特性を示す図。
【図３４】ＥＬ素子の特性を示す図。
【図３５】ＥＬ素子の特性を示す図。
【発明を実施するための形態】
【００５２】
図１は、本実施例のアクティブマトリクス型ＥＬ表示装置の概略ブロック図である。図１のアクティブマトリクス型ＥＬ表示装置は、基板上に形成されたＴＦＴによって画素部１０１、画素部の周辺に配置されたソース駆動回路１０２、ゲート駆動回路１０３が形成される。また、１１３は時分割階調データ信号発生回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。
【００５３】
ソース駆動回路１０２は、シフトレジスタ１０２ａ、ラッチ１（１０２ｂ）、ラッチ２（１０２ｃ）を有している。その他、バッファ（図示せず）を有している。
【００５４】
なお、本実施例のアクティブマトリクス型ＥＬ表示装置においては、ソース駆動回路を１つだけ設けているが、画素部の上下を挟むように２つのソース駆動回路を設けても良い。
【００５５】
また、１０３はゲート駆動回路であり、シフトレジスタ、バッファ等（いずれも図示せず）を有している。
【００５６】
画素部１０１は、６４０×４８０（横×縦）の画素を有している。各画素にはスイッチング用ＴＦＴおよび電流制御用ＴＦＴが配置されている。スイッチング用ＴＦＴ１０５はゲート線１０６及びソース線（データ線）１０７に接続されている。また、電流制御用ＴＦＴ１０８のドレインはＥＬ素子１０９に、ソースは電流供給線１１０に接続されている。
ゲート線１０６が選択されるとスイッチング用ＴＦＴ１０５のゲートが開き、ソース線１０７のデータ信号がコンデンサ１１２に蓄積され、電流制御用ＴＦＴ１０８のゲートが開く。つまり、ソース線１０７から入力されるデータ信号により電流制御用ＴＦＴ１０８に電流が流れ、ＥＬ素子が発光する。
【００５７】
ここで、本実施例のアクティブマトリクス型ＥＬ表示装置の動作および信号の流れを説明する。
【００５８】
まず、ソース駆動回路１０２の動作を説明する。ソース駆動回路１０２は、基本的にシフトレジスタ１０２ａ、ラッチ１（１０２ｂ）、ラッチ２（１０２ｃ）
を含む。シフトレジスタ１０２ａにクロック信号（ＣＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ１０２ａは、これらのクロック信号（ＣＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【００５９】
シフトレジスタ１０２ａからのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が供給されるソース線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。
【００６０】
バッファによって緩衝増幅されたタイミング信号（デジタルデータ信号（Digital Data Signals））は、ラッチ１（１０２ｂ）に供給される。ラッチ１（１０２ｂ）は、６ビットデジタル信号（6bit digital signal）を処理するラッチを有する。ラッチ１（１０２ｂ）は、前記タイミング信号が入力されると、時分割階調データ信号発生回路１１３から供給される６ビットデジタルデータ信号を順次取り込み、保持する。
【００６１】
ラッチ１（１０２ｂ）の全てのステージにデジタルデータ信号の書込が一通り終了するまでの時間を書込期間という。すなわち、ラッチ１（１０２ｂ）の中で一番左側のステージのラッチにデジタルデータ信号が書き込まれる時点から、一番右側のステージのラッチにデジタルデータ信号の書込が終了する時点までが書込期間である。また、上記書込期間をライン期間と呼ぶこともある。
【００６２】
書込期間終了後、シフトレジスタ１０２ａの動作タイミングに合わせて、ラッチ２（１０２ｃ）にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ１（１０２ｂ）に書き込まれ保持されているデジタルデータ信号は、ラッチ２（１０２ｃ）に一斉に送出され、ラッチ２（１０２ｃ）に保持される。
【００６３】
デジタル信号をラッチ２（１０２ｃ）に送出し終えたラッチ１（１０２ｂ）には、シフトレジスタ１０２ａからのタイミング信号に基づき、再び時分割階調データ信号発生回路１１３から供給されるデジタル信号の書込が順次行われる。
【００６４】
また、ラッチ２（１０２ｃ）にはラッチ信号（Latch Signals）が入力される。
【００６５】
ゲート駆動回路１０３においては、シフトレジスタ（図示せず）からのタイミング信号がバッファ（図示せず）に供給され、対応するゲート線（走査線）に供給される。
【００６６】
１１３は時分割階調データ信号発生回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）である。時分割階調データ信号発生回路１１３は、外部から入力されるデジタル信号の周波数を１／ｍに落とすための回路である。外部から入力されるデジタル信号を分割することにより、駆動回路の動作に必要な信号の周波数も1／ｍに落とすことができる。
【００６７】
本発明では画素部に入力されるデータ信号がデジタル信号であり、また液晶表示装置と異なり電圧階調表示ではないので、「０」または「１」の情報を有するデジタルデータ信号がそのまま画素部へと入力される。
【００６８】
画素部１０１にはマトリクス状に複数の画素１０４が配列される。画素１０４の拡大図を図１（Ｂ）に示す。図１（Ｂ）において、１０５はスイッチング用ＴＦＴであり、ゲート信号を入力するゲート線１０６とビデオ信号を入力するソース配線１０７に接続されている。
【００６９】
また、１０８は電流制御用ＴＦＴであり、そのゲートはスイッチング用ＴＦＴ１０５のドレインに接続される。そして、電流制御用ＴＦＴ１０８のドレインはＥＬ素子１０９に接続され、ソースは電流供給線１１０に接続される。ＥＬ素子１０９は電流制御用ＴＦＴ１０８に接続された陽極（画素電極）と、ＥＬ層を挟んで陽極に対向して設けられた陰極（対向電極）とからなり、陰極は所定の電源１１１に接続されている。
【００７０】
なお、スイッチング用ＴＦＴ１０５は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもよい。
【００７１】
また、電流制御用ＴＦＴ１０８においては、電流制御用ＴＦＴ１０８が、ｎチャネル型ＴＦＴである場合には、電流制御用ＴＦＴ１０８のドレイン部はＥＬ素子１０９の陰極に接続され、電流制御用ＴＦＴ１０８が、ｐチャネル型ＴＦＴである場合には、電流制御用ＴＦＴ１０８のドレイン部はＥＬ素子１０９の陽極に接続される構造をとる。
【００７２】
また、スイッチング用ＴＦＴ１０５が非選択状態（オフ状態）にある時、電流制御用ＴＦＴ１０８のゲート電圧を保持するためにコンデンサ１１２が設けられる。このコンデンサ１１２はスイッチング用ＴＦＴ１０５のドレインと電流供給線１１０とに接続されている。
【００７３】
以上のような画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回路１１３にて形成される。この回路ではデジタル信号からなるビデオ信号（画像情報を含む信号）を、時分割階調を行うためのデジタルデータ信号に変換すると共に、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路である。
【００７４】
典型的には、時分割階調データ信号発生回路１１３には、１フレームをＮビット（Ｎは２以上の整数）の階調に対応した複数のフィールドに分割する手段と、それら複数のフィールドにおいて書込期間及び表示期間を選択する手段と、その表示期間をＴs1：Ｔs2：Ｔs3：…：Ｔs(n-1)：Ｔs(n)＝２0：２-1：２-2：…：２-(n-2)：２-(n-1)となるように設定する手段とが含まれる。
【００７５】
時分割階調データ信号発生回路１１３は、本発明のＥＬ表示装置の外部に設けても良いし、一体形成しても良い。ＥＬ表示装置の外部に設けられる場合、そこで形成されたデジタルデータ信号が本発明のＥＬ表示装置に入力される構成となる。
【００７６】
次に、本発明のアクティブマトリクス型ＥＬ表示装置について、断面構造の概略を図２に示す。
【００７７】
図２において、１１は基板、１２は下地となる絶縁膜（以下、下地膜という）
である。基板１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。
【００７８】
また、下地膜１２は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。下地膜１２としては、珪素（シリコン）を含む絶縁膜を用いれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意の整数、で示される）など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜を指す。
【００７９】
２０１はスイッチング用ＴＦＴであり、ｎチャネル型ＴＦＴで形成されているが、スイッチング用ＴＦＴは、ｐチャネル型としてもよい。また、２０２は電流制御用ＴＦＴであり、図２は、電流制御用ＴＦＴ２０２がｐチャネル型ＴＦＴで形成された場合を示している。つまり、この場合は、電流制御用ＴＦＴのドレイン電極は、ＥＬ素子の陽極に接続される。しかし、電流制御用ＴＦＴがｎチャネル型ＴＦＴで形成された場合には、電流制御用ＴＦＴはＥＬ素子の陰極に接続される。
【００８０】
ｎチャネル型ＴＦＴの電界効果移動度はｐチャネル型ＴＦＴの電界効果移動度よりも大きいため、動作速度が早く大電流を流しやすい。また、同じ電流量を流すにもＴＦＴサイズはｎチャネル型ＴＦＴの方が小さくできる。
【００８１】
ただし、本発明において、スイッチング用ＴＦＴと電流制御用ＴＦＴをｎチャネル型ＴＦＴに限定する必要はなく、両方又はどちらか片方にｐチャネル型ＴＦＴを用いることも可能である。
【００８２】
スイッチング用ＴＦＴ２０１は、ソース領域１３、ドレイン領域１４、ＬＤＤ領域１５a〜１５d、分離領域１６及びチャネル形成領域１７a、１７bを含む活性層、ゲート絶縁膜１８、ゲート電極１９a、１９b、第１層間絶縁膜２０、ソース配線２１並びにドレイン線２２を有して形成される。なお、ゲート絶縁膜１８又は第１層間絶縁膜２０は基板上の全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても良い。
【００８３】
また、図２に示すスイッチング用ＴＦＴ２０１はゲート電極１９a、１９bが電気的に接続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけでなく、トリプルゲート構造などいわゆるマルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する活性層を含む構造）であっても良い。
【００８４】
マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用ＴＦＴのオフ電流を十分に低くすれば、それだけ図１（Ｂ）に示すコンデンサ１１２に必要な容量を小さくすることができる。即ち、コンデンサ１１２の専有面積を小さくすることができるので、マルチゲート構造とすることはＥＬ素子１０９の有効発光面積を広げる上でも有効である。
【００８５】
さらに、スイッチング用ＴＦＴ２０１においては、ＬＤＤ領域１５a〜１５dは、ゲート絶縁膜１８を介してゲート電極１７a、１７bと重ならないように設ける。このような構造はオフ電流を低減する上で非常に効果的である。また、ＬＤＤ領域１５a〜１５dの長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【００８６】
なお、チャネル形成領域とＬＤＤ領域との間にオフセット領域（チャネル形成領域と同一組成の半導体層からなり、ゲート電圧が印加されない領域）を設けることはオフ電流を下げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合、チャネル形成領域の間に設けられた分離領域１６（ソース領域又はドレイン領域と同一の濃度で同一の不純物元素が添加された領域）がオフ電流の低減に効果的である。
【００８７】
次に、電流制御用ＴＦＴ２０２は、ソース領域２６、ドレイン領域２７、チャネル形成領域２９、ゲート絶縁膜１８、ゲート電極３０、第１層間絶縁膜２０、ソース配線３１並びにドレイン線３２を有して形成される。なお、ゲート電極３０はシングルゲート構造となっているが、マルチゲート構造であっても良い。
【００８８】
図１（Ｂ）に示すように、スイッチング用ＴＦＴのドレインは電流制御用ＴＦＴのゲートに接続されている。具体的には電流制御用ＴＦＴ２０２のゲート電極３０はスイッチング用ＴＦＴ２０１のドレイン領域１４とドレイン配線（接続配線とも言える）２２を介して電気的に接続されている。また、ソース配線３１は図１（Ｂ）の電流供給線１１０に接続される。
【００８９】
また、流しうる電流量を多くするという観点から見れば、電流制御用ＴＦＴ２０２の活性層（特にチャネル形成領域）の膜厚を厚くする（好ましくは５０〜１００ｎｍ、さらに好ましくは６０〜８０ｎｍ）ことも有効である。逆に、スイッチング用ＴＦＴ２０１の場合はオフ電流を小さくするという観点から見れば、活性層（特にチャネル形成領域）の膜厚を薄くする（好ましくは２０〜５０ｎｍ、さらに好ましくは２５〜４０ｎｍ）ことも有効である。
【００９０】
以上は画素内に設けられたＴＦＴの構造について説明したが、このとき同時に駆動回路も形成される。図２には駆動回路を形成する基本単位となるＣＭＯＳ回路が図示されている。
【００９１】
図２においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させる構造を有するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ２０４として用いる。なお、ここでいう駆動回路としては、図１に示したソース駆動回路１０２、ゲート信号駆動回路１０３を指す。勿論、他の論理回路（レベルシフタ、Ａ／Ｄコンバータ、信号分割回路等）を形成することも可能である。
【００９２】
ｎチャネル型２０４の活性層は、ソース領域３５、ドレイン領域３６、ＬＤＤ領域３７及びチャネル形成領域３８を含み、ＬＤＤ領域３７はゲート絶縁膜１８を介してゲート電極３９と重なっている。本明細書中では、このＬＤＤ領域３７をＬｏｖ領域ともいう。
【００９３】
ドレイン領域側のみにＬＤＤ領域を形成しているのは、動作速度を落とさないための配慮である。また、このｎチャネル型ＴＦＴ２０４はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、ＬＤＤ領域３７は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセットはなくした方がよい。
【００９４】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ２０５は、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。従って活性層はソース領域４０、ドレイン領域４１及びチャネル形成領域４２を含み、その上にはゲート絶縁膜１８とゲート電極４３が設けられる。勿論、ｎチャネル型ＴＦＴ２０４と同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【００９５】
また、ｎチャネル型ＴＦＴ２０４及びｐチャネル型ＴＦＴ２０５はそれぞれ第１層間絶縁膜２０に覆われ、ソース配線４４、４５が形成される。また、ドレイン配線４６によって両者は電気的に接続される。
【００９６】
次に、４７は第１パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５００ｎｍ）とすれば良い。材料としては、珪素を含む絶縁膜（特に窒化酸化珪素膜又は窒化珪素膜が好ましい）を用いることができる。このパッシベーション膜４７は形成されたＴＦＴをアルカリ金属や水分から保護する役割をもつ。最終的にＴＦＴの上方に設けられるＥＬ層にはナトリウム等のアルカリ金属が含まれている。即ち、第１パッシベーション膜４７はこれらのアルカリ金属（可動イオン）をＴＦＴ側に侵入させない保護層としても働く。しかし、このパッシベーション膜は必ずしも設けなければならないものではなく、必要に応じて設けるようにすればよい。
【００９７】
また、４８は第２層間絶縁膜であり、ＴＦＴによってできる段差の平坦化を行う平坦化膜としての機能を有する。第２層間絶縁膜４８としては、有機樹脂膜が好ましく、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低いという利点を有する。ＥＬ層は凹凸に非常に敏感であるため、ＴＦＴによる段差は第２層間絶縁膜で殆ど吸収してしまうことが望ましい。また、ゲート配線やデータ配線とＥＬ素子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けておくことが望ましい。従って、膜厚は０．５〜５μm（好ましくは１．５〜２．５μm）が好ましい。
【００９８】
また、４９は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、第２層間絶縁膜４８及び第１パッシベーション膜４７にコンタクトホール（開孔）を開けた後、形成された開孔部において電流制御用ＴＦＴ２０２のドレイン配線３２に接続されるように形成される。なお、図２のように画素電極４９とドレイン領域２７とが直接接続されないようにしておくと、ＥＬ層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐことができる。
【００９９】
画素電極４９の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜からなる第３層間絶縁膜５０が０．３〜１μmの厚さに設けられる。この第３層間絶縁膜５０は画素電極４９の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるようにエッチングする。テーパーの角度は１０〜６０°（好ましくは３０〜５０°）とすると良い。
【０１００】
第３層間絶縁膜５０の上にはＥＬ層５１が設けられる。ＥＬ層５１は単層又は積層構造で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注入層／正孔輸送層／発光層／電子輸送層の順に形成されるが、正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層のような構造でも良い。本発明では公知のいずれの構造を用いても良いし、ＥＬ層に対して蛍光性色素等をドーピングしても良い。
【０１０１】
有機ＥＬ材料としては、公知の材料を用いることができるが、例えば、以下の米国特許又は公開公報に開示された材料を用いることができる。米国特許第４，３５６，４２９号、  米国特許第４，５３９，５０７号、  米国特許第４，７２０，４３２号、  米国特許第４，７６９，２９２号、  米国特許第４，８８５，２１１号、  米国特許第４，９５０，９５０号、  米国特許第５，０５９，８６１号、  米国特許第５，０４７，６８７号、  米国特許第５，０７３，４４６号、  米国特許第５，０５９，８６２号、  米国特許第５，０６１，６１７号、  米国特許第５，１５１，６２９号、  米国特許第５，２９４，８６９号、  米国特許第５，２９４，８７０号、特開平１０−１８９５２５号公報、特開平８−２４１０４８号公報、特開平８−７８１５９号公報。
【０１０２】
なお、ＥＬ表示装置には大きく分けて四つのカラー化表示方式があり、Ｒ（赤）Ｇ（緑）Ｂ（青）に対応した三種類のＥＬ素子を形成する方式、白色発光のＥＬ素子とカラーフィルターを組み合わせた方式、青色又は青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）
に透明電極を使用してＲＧＢに対応したＥＬ素子を重ねる方式、がある。
【０１０３】
図２の構造はＲＧＢに対応した三種類のＥＬ素子を形成する方式を用いた場合の例である。なお、図２には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青のそれぞれの色に対応して形成され、これによりカラー表示を行うことができる。
【０１０４】
本発明は発光方式に関わらず実施することが可能であり、上記四つの全ての方式を本発明に用いることができる。しかし、蛍光体はＥＬに比べて応答速度が遅く残光が問題となりうるので、蛍光体を用いない方式が望ましい。また、発光輝度を落とす要因となるカラーフィルターもなるべく使わない方が望ましいと言える。
【０１０５】
ＥＬ層５１の上にはＥＬ素子の陰極５２が設けられる。陰極５２としては、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）からなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。
【０１０６】
陰極５２はＥＬ層５１を形成した後、大気解放しないで連続的に形成することが望ましい。陰極５２とＥＬ層５１との界面状態はＥＬ素子の発光効率に大きく影響するからである。なお、本明細書中では、画素電極（陽極）、ＥＬ層及び陰極で形成される発光素子をＥＬ素子と呼ぶ。
【０１０７】
ＥＬ層５１と陰極５２からなる積層体は、各画素で個別に形成する必要があるが、ＥＬ層５１は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズマＣＶＤ法等の気相法で選択的に形成することが好ましい。
【０１０８】
なお、ＥＬ層を選択的に形成する方法として、インクジェット法やスクリーン印刷法等を用いることも可能であるが、これらは現状では陰極の連続形成ができないので、上述の方法の方が好ましいと言える。
【０１０９】
また、５３は保護電極であり、陰極５２を外部の水分等から保護すると同時に、各画素の陰極５２を接続するための電極である。保護電極５３としては、アルミニウム（Ａｌ）、銅（Ｃｕ）若しくは銀（Ａｇ）を含む低抵抗な材料を用いることが好ましい。この保護電極５３にはＥＬ層の発熱を緩和する放熱効果も期待できる。また、上記ＥＬ層５１、陰極５２を形成した後、大気解放しないで連続的に保護電極５３まで形成することも有効である。
【０１１０】
また、５４は第２パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５００ｎｍ）とすれば良い。第２パッシベーション膜５４を設ける目的は、ＥＬ層５１を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。但し、上述のようにＥＬ層は熱に弱いのからなるべく低温（好ましくは室温から１２０℃までの温度範囲）で成膜するのが望ましい。従って、プラズマＣＶＤ法、スパッタ法、真空蒸着法、イオンプレーティング法又は溶液塗布法（スピンコーティング法）が望ましい成膜方法と言える。しかし、この第２パッシベーション膜５４は、必ずしも設けなければならないものではなく、必要に応じて設けるようにすればよい。
【０１１１】
本発明の主旨は、アクティブマトリクス型ＥＬ表示装置において、アナログ駆動の階調表示をデジタル駆動の時分割階調表示にすることで、これまでアナログ駆動の階調において問題となっていたＴＦＴのバラつきの問題を改善したというものである。従って、図２のＥＬ表示装置の構造に限定されるものではなく、図２の構造は本発明を実施する上での好ましい形態の一つに過ぎない。
【０１１２】
上記ポリシリコン膜を用いたＴＦＴは、高い動作速度を示すが故にホットキャリア注入などの劣化も起こりやすい。そのため、図２のように、画素内において機能に応じて構造の異なるＴＦＴ（オフ電流の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴ）を形成することは、高い信頼性を有し、且つ、良好な画像表示が可能な（動作性能の高い）ＥＬ表示装置を作製する上で非常に有効である。
【実施例１】
【０１１３】
本発明の実施例について図９〜図１６および表１〜４を用いて説明する。
ここでは、本発明を実施する上で用いる画素部とその周辺に設けられる駆動回路構成およびその仕様（サイズおよび電圧値等）、さらに入力される信号について説明する。
図９は、上面（陰極成膜側）からみたパネル全体の平面図である。ここで、表示は下面に向かってなされる。図９において９０１は画素部であり、９０２はソース駆動回路、９０３はゲート駆動回路、９０４はフレキシブルプリントサーキット（以下ＦＰＣ）入力部である。なお、本実施例において用いたＦＰＣ入力部９０４は、３００μｍピッチで５０本の端子を有する。
【０１１４】
本実施例において図９のＦＰＣ入力部９０４は、図１０に示すＦＰＣ入力部の保護回路を有する。ただし、ビデオ信号入力端子（図９中のＦＰＣ入力部９０４の上部に付けられている番号（１〜５０）のうちの５〜２０、２７〜４２）には、抵抗（Ｒ１）はない。
なお、ＦＰＣ入力端子部の保護回路を有するのは、図９中のＦＰＣ入力部９０４の上部に付けられている番号（１〜５０）のうちの１、２、２１、２２、４３、４４、４９、５０を除く部分である。
【０１１５】
さらに、本実施例において用いたＦＰＣ入力端子の仕様を表１に示す。なお、表１に示されている「端子Ｎｏ．」は、図９中のＦＰＣ入力部９０４の上部に付けられている番号（１〜５０）と対応している。
【０１１６】
【表１】
2011095776.tif 000003
【０１１７】
次に、図９のゲート駆動回路９０３の詳細な回路図を図１１に示す。ゲート駆動回路における正電源電圧は１０Ｖであり、負電源電圧は０Ｖ、ゲート駆動回路に入力される動作クロックの周波数は、２３２ｋＨｚである。また、このゲート駆動回路は、走査方向の切り替え機能を有する。
【０１１８】
図１１における記号ｇ＿ｃｈｓｗ＿ａは、走査方向切り替えスイッチ、ｇ＿ｓｆｔｒ＿ｂ、ｇ＿ｓｆｔｒ＿ｃ、ｇ＿ｓｆｔｒ＿ｄは、シフトレジスタの一部であり、ｇ＿ｎａｎｄ＿ｅは、ＮＡＮＤ回路、ｇ＿ｂｕｆｆ＿ｆは、バッファを示す。
【０１１９】
本実施例では、図１１中の破線で囲まれている部分、つまりｇ＿ｃｈｓｗ＿ａ、ｇ＿ｓｆｔｒ＿ｂ、ｇ＿ｓｆｔｒ＿ｃ、ｇ＿ｓｆｔｒ＿ｄから構成される部分をシフトレジスタ（１１００１）という。
【０１２０】
本実施例のゲート駆動回路を構成するシフトレジスタ、ＮＡＮＤ回路、バッファに含まれるＴＦＴのサイズを表２に示す。
シフトレジスタ、ＮＡＮＤ回路、バッファには、ｐ型のＴＦＴおよびｎ型のＴＦＴが用いられているので、それぞれについて示した。表２中のサイズは、図１０に示されている記号にそれぞれ対応している。また、表中においてＬ［μm］
は、ＴＦＴのチャネル長を示し、Ｗ［μm］は、ＴＦＴのチャネル幅を示す。なお、ｎ型ＴＦＴのチャネル長には、Ｌｏｖ領域が含まれている。
【０１２１】
【表２】
2011095776.tif 000004
【０１２２】
次に、図９のソース駆動回路９０２の詳細な回路図を図１２に示す。ソース駆動回路における正電源電圧は９Ｖであり、負電源電圧は０Ｖで、ソース駆動回路に入力される動作クロックの周波数は、１２．５ＭＨｚであり、走査方向の切り替え機能を有する。
【０１２３】
図１２におけるｓ＿ｃｈｓｗ＿ａは、走査方向切り替えスイッチ、ｇ＿ｓｆｔｒ＿ｂ、ｇ＿ｓｆｔｒ＿ｃ、ｇ＿ｓｆｔｒ＿ｄは、シフトレジスタの一部、ｓ＿ｎａｎｄ＿ｅは、ＮＡＮＤ回路、ｓ＿ｂｕｆ＿ｆ、ｓ＿ｂｕｆ＿ｇ、ｓ＿ｂｕｆ＿ｈ、ｓ＿ｂｕｆ＿ｉは、いずれもバッファである。また、ｓ＿ｌａｔ１＿ｊ、ｓ＿ｌａｔ１＿ｋ、ｓ＿ｌａｔ１＿ｍ、ｓ＿ｌａｔ１＿ｎは、いずれも１段目のラッチ（以下ラッチ１という）を示し、ｓ＿ｌａｔ２＿ｐ、ｓ＿ｌａｔ２＿ｒ、ｓ＿ｌａｔ２＿ｓは、いずれも２段目のラッチ（以下ラッチ２という）を示す。
【０１２４】
本実施例では、図１２中の破線で囲まれている部分、つまりｓ＿ｃｈｓｗ＿ａ、ｓ＿ｓｆｔｒ＿ｂ、ｓ＿ｓｆｔｒ＿ｃ、ｓ＿ｓｆｔｒ＿ｄから構成される部分をシフトレジスタ（１２００１）という。
【０１２５】
次に本実施例のソース駆動回路を構成するシフトレジスタ、ＮＡＮＤ回路、バッファに含まれるＴＦＴのサイズを表３に示す。シフトレジスタ、ＮＡＮＤ回路、バッファには、ｐ型のＴＦＴおよびｎ型のＴＦＴが用いられているので、それぞれについて示した。表３中のサイズは、図１２に示されている記号にそれぞれ対応している。また、表中においてＬ［μm］は、ＴＦＴのチャネル長を示し、Ｗ［μm］は、ＴＦＴのチャネル幅を示す。なお、ｎ型ＴＦＴのチャネル長には、Ｌｏｖ領域が含まれている。
【０１２６】
【表３】
2011095776.tif 000005
【０１２７】
ここで、ゲート駆動回路から入力された信号のタイミングチャートを図１３、図１４に示す。図１３はゲート線の選択が下方向走査の場合であり、図１４は、上方向走査の場合である。なお、これは、１フィールドを単位として示している。
【０１２８】
図１３、図１４には、ＦＰＣから入力される信号とゲート駆動回路から入力される信号を示す。ＦＰＣ入力信号において、ＥＬ＿ＣＡＴＨは、ＥＬを駆動させる直流電源、Ｇ＿ＵＰは、ゲート駆動回路の走査方向を切り替える信号、Ｇ＿ＣＫは、ゲート駆動回路に入力されるクロック信号、Ｇ＿ＣＫｂはゲート駆動回路に入力されるクロック反転信号、Ｇ＿ＳＰは、ゲート駆動回路に入力されるスタートパルス信号をそれぞれ示している。
【０１２９】
また、ゲート駆動回路から入力される信号においては、Ｇ＿ＯＳＲ＿００１等は、シフトレジスタから出力される信号であり、Ｇ＿ＬＩＮＥ＿００１等は、ゲート線に入力される信号を示す。
【０１３０】
図１３、図１４中で示されている記号は、図１１で示されている記号に対応している。
【０１３１】
つぎに、ソース駆動回路から書き込まれた信号のタイミングチャートを図１５、図１６に示す。これらは、いずれも水平方向走査であり、図１５は右方向走査によりｍ行の画素に書込をする場合であり、図１６は、左方向走査によりｍ行の画素に書込をする場合である。
【０１３２】
図１５、図１６には、ＦＰＣからの入力信号とゲート駆動回路およびソース駆動回路から入力される信号を示している。ＦＰＣ入力信号において、Ｓ＿ＬＡＴは、ソース駆動回路に入力されるラッチ信号、Ｓ＿ＬＡＴｂは、ソース駆動回路に入力されるラッチ反転信号、Ｓ＿ＬＥＦＴは、ソース駆動回路の走査方向を切り替える信号、Ｓ＿ＣＫは、ソース駆動回路に入力されるクロック信号、Ｓ＿ＣＫｂは、ソース駆動回路に入力されるクロック反転信号、Ｓ＿ＳＰは、ソース駆動回路に入力されるスタートパルス信号、ＶＤ＿０１等は、１６本のビデオ線の０１番目からソース駆動回路に入力されるビデオ信号をそれぞれ示している。
【０１３３】
また、ソース駆動回路から入力される信号において、Ｓ＿ＯＳＲ＿０１等は、シフトレジスタからソース線に出力された信号であり、Ｓ＿ＯＬ１＿００１等は、００１番目のソース線につながるラッチ１の出力信号を示す。Ｓ＿ＳＭＰ＿０１等は、０１番目のソース線につながるサンプリング回路の出力信号を示す。Ｇ＿ＬＩＮＥ＿ｍは、ｍ番目のゲート線に入力される信号を示す。
【０１３４】
図１５、図１６中で示されている記号は、図１２で示されている記号に対応している。
【０１３５】
本実施例におけるパネル内の各画素は、図７（７１）のような構造をとる。ここで、ＥＬ駆動ＴＦＴ７０２はｐ型（Ｌ＝５μｍ，Ｗ＝２μｍ）であり、画素スイッチＴＦＴ６０１は、Ｎ型（Ｌ＝２．５Ｔ（Ｌｏｆｆ＝０．５×２×３を除く），Ｗ＝１μｍ）である。また、補助容量７０４の面積は、Ｓ〜０．０５×０．１１ｍｍ2である。
【０１３６】
本実施例における表示パネルの仕様を表４に示す。
【０１３７】
【表４】
2011095776.tif 000006
【０１３８】
本実施例におけるパネルサイズは、５０ｍｍ×５０ｍｍであり、画面サイズは、１４．４ｍｍ×１０．８ｍｍ（対角０．７インチ）である。
画素サイズは、１２．５μｍ×１２．５μｍ、画素配列は、ストライプ状になっており、開口率は、約３８％である。
また、１画面あたりの画素数は、（ｄ２＋６４０＋ｄ２）×（ｄ２＋４８０＋ｄ２）で計算され、３０７２００＋（ｄ）４４９６画素である。（ただし、ｄは、ダミーを意味する。）
【０１３９】
本実施例におけるパネル仕様は、６４０×４８０のＶＧＡであり、単色表示である。また、６４階調（６ビット）で、デューティー比は、６２．５％である。
【０１４０】
本実施例におけるソース駆動回路の一部を図２６に示す。図中の２６０１は、シフトレジスタ、２６０２は、ラッチ１である。
【０１４１】
さらに、本発明を実施することにより得られたＥＬ表示装置の静止画表示の写真図を図２７に示す。
【実施例２】
【０１４２】
実施例１では、表示期間にパネル外に設けられたＥＬ素子に電圧を加えるための電源（図７の７０９）のスイッチを切り、書込期間に電源のスイッチを入れるとしているが、この方法を用いると書込期間終了後、表示期間に入ると同時に電源のスイッチが入るというシステムになる。その場合、表示期間に入ると同時に急激な電流の増加が生じるため、パネル全体の負荷に対して電荷を充電する可変電圧源の能力を超えてしまうことがある。
【０１４３】
これによりパネル全体に必要な電圧を加えることができなくなり、十分なパネル表示ができなくなる。
【０１４４】
本実施例は、電源（図７の７０９）のスイッチを常に入れておくことで書込期間と表示期間の急激な電流の増加を防ぐことができる。
【０１４５】
しかし、この方法を用いると書込期間中も表示がなされることになり、図４（ｃ）における書込４、書込５、書込６などの書込期間よりも表示期間が短い場合には、実質的に表示４、表示５、表示６を実施することは不可能になる。
【０１４６】
つまり、本実施例を実施する場合には（１）画素数を少なくして書込期間を短くする、（２）駆動回路に含まれるＴＦＴの能力を上げて動作速度を上げる、（３）駆動回路をパネル外に付ける構造にして動作速度を上げるといった点を考慮する必要がある。
【実施例３】
【０１４７】
本発明の実施例について図１７〜図２０を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路部のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【０１４８】
まず、図１７（Ａ）に示すように、下地膜（図示せず）を表面に設けた基板５０１を用意する。本実施例では結晶化ガラス上に下地膜として１００ｎｍ厚の窒化酸化珪素膜を２００ｎｍ厚の窒化酸化珪素膜とを積層して用いる。この時、結晶化ガラス基板に接する方の窒素濃度を１０〜２５ｗｔ％としておくと良い。勿論、下地膜を設けずに石英基板上に直接素子を形成しても良い。
【０１４９】
次に基板５０１の上に４５ｎｍの厚さのアモルファスシリコン膜５０２を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。
【０１５０】
ここから図１７（Ｃ）までの工程は本出願人による特開平１０−２４７７３５号公報を完全に引用することができる。同公報ではＮｉ等の元素を触媒として用いた半導体膜の結晶化方法に関する技術を開示している。
【０１５１】
まず、開口部５０３a、５０３bを有する保護膜５０４を形成する。本実施例では１５０ｎｍ厚の酸化珪素膜を用いる。そして、保護膜５０４の上にスピンコート法によりニッケル（Ｎｉ）を含有する層（Ｎｉ含有層）５０５を形成する。
このＮｉ含有層の形成に関しては、前記公報を参考にすれば良い。
【０１５２】
次に、図１７（Ｂ）に示すように、不活性雰囲気中で５７０℃１４時間の加熱処理を加え、アモルファスシリコン膜５０２を結晶化する。この際、Ｎｉが接した領域（以下、Ｎｉ添加領域という）５０６a、５０６bを起点として、基板と概略平行に結晶化が進行し、棒状結晶が集まって並んだ結晶構造からなるポリシリコン膜５０７が形成される。この時点において、電子線回折写真には図１２（Ａ）に示したような｛１１０｝配向に対応する回折斑点が観測されることが判っている。
【０１５３】
次に、図１７（Ｃ）に示すように、保護膜５０５をそのままマスクとして１５族に属する元素（好ましくはリン）をＮｉ添加領域５０６a、５０６bに添加する。こうして高濃度にリンが添加された領域（以下、リン添加領域という）５０８a、５０８bが形成される。
【０１５４】
次に、図１７（Ｃ）に示すように、不活性雰囲気中で６００℃１２時間の加熱処理を加える。この熱処理によりポリシリコン膜５０７中に存在するＮｉは移動し、最終的には殆ど全て矢印が示すようにリン添加領域５０８a、５０８bに捕獲されてしまう。これはリンによる金属元素（本実施例ではＮｉ）のゲッタリング効果による現象であると考えられる。
【０１５５】
この工程によりポリシリコン膜５０９中に残るＮｉの濃度はＳＩＭＳ（質量二次イオン分析）による測定値で少なくとも２×１０17atoms/cm3にまで低減される。Ｎｉは半導体にとってライフタイムキラーであるが、この程度まで低減されるとＴＦＴ特性には何ら悪影響を与えることはない。また、この濃度は殆ど現状のＳＩＭＳ分析の測定限界であるので、実際にはさらに低い濃度（２×１０17atoms/cm3以下）であると考えられる。
【０１５６】
こうして触媒を用いた結晶化され、且つ、その触媒がＴＦＴの動作に支障を与えないレベルにまで低減されたポリシリコン膜５０９が得られる。その後、このポリシリコン膜５０９のみを用いた活性層５１０〜５１３をパターニング工程により形成する。なお、この時、後のパターニングにおいてマスク合わせを行うためのマーカーを、上記ポリシリコン膜を用いて形成すると良い。（図１７（Ｄ）
）
【０１５７】
次に、図１７（Ｅ）に示すように、５０ｎｍ厚の窒化酸化シリコン膜をプラズマＣＶＤ法により形成し、その上で酸化雰囲気中で９５０℃１時間の加熱処理を加え、熱酸化工程を行う。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気でも良い。
【０１５８】
この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、約１５ｎｍ厚のポリシリコン膜が酸化されて約３０ｎｍ厚の酸化シリコン膜が形成される。即ち、３０ｎｍ厚の酸化シリコン膜と５０ｎｍ厚の窒化酸化シリコン膜が積層されてなる８０ｎｍ厚のゲート絶縁膜５１４が形成される。また、活性層５１０〜５１３の膜厚はこの熱酸化工程によって３０ｎｍとなる。
【０１５９】
次に、図１８（Ａ）に示すように、レジストマスク５１５a、５１５ｂを形成し、ゲート絶縁膜５１４を介してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。
【０１６０】
なお、本実施例ではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17atoms/cm3）の濃度でボロンを含む不純物領域５１６〜５１８が形成される。
【０１６１】
次に、図１８（Ｂ）に示すように、レジストマスク５１９a、５１９bを形成し、ゲート絶縁膜５１４を介してｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリン又は砒素を用いることができる。なお、本実施例ではホスフィン（ＰＨ3）を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【０１６２】
この工程により形成されるｎ型不純物領域５２０には、ｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）
の濃度で含まれるようにドーズ量を調節する。
【０１６３】
次に、図１８（Ｃ）に示すように、添加されたｎ型不純物元素及びｐ型不純物元素の活性化工程を行う。活性化手段を限定する必要はないが、ゲート絶縁膜５１４が設けられているので電熱炉を用いたファーネスアニール処理が好ましい。
また、図１８（Ａ）の工程でチャネル形成領域となる部分の活性層／ゲート絶縁膜界面にダメージを与えてしまっている可能性があるため、なるべく高い温度で加熱処理を行うことが望ましい。
【０１６４】
本実施例の場合には耐熱性の高い結晶化ガラスを用いているので、活性化工程を８００℃１時間のファーネスアニール処理により行う。なお、処理雰囲気を酸化性雰囲気にして熱酸化を行っても良いし、不活性雰囲気で加熱処理を行っても良い。
【０１６５】
この工程によりｎ型不純物領域５２０の端部、即ち、ｎ型不純物領域５２０の周囲に存在するｎ型不純物元素を添加していない領域（図１８（Ａ）の工程で形成されたｐ型不純物領域）との境界部（接合部）が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【０１６６】
次に、２００〜４００ｎｍ厚の導電膜を形成し、パターニングしてゲート電極５２１〜５２４を形成する。なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることができる。
【０１６７】
具体的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）または、導電性を有するシリコン（Ｓｉ）から選ばれた元素からなる膜、または前記元素の窒化物からなる膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。勿論、単層で用いても積層して用いても良い。
【０１６８】
本実施例では、５０ｎｍ厚の窒化タングステン（ＷＮ）膜と、３５０ｎｍ厚のタングステン（Ｗ）膜とからなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてＸｅ、Ｎｅ等の不活性ガスを添加すると応力による膜はがれを防止することができる。
【０１６９】
またこの時、ゲート電極５２２はｎ型不純物領域５２０の一部とゲート絶縁膜５１４を介して重なるように形成する。この重なった部分が後にゲート電極と重なったＬＤＤ領域となる。なお、ゲート電極５２３a、５２３bは断面では二つに見えるが、実際は電気的に接続されている。
【０１７０】
次に、図１９（Ａ）に示すように、ゲート電極５２１〜５２４をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成される不純物領域５２５〜５３２にはｎ型不純物領域５２０の濃度でリンが添加されるように調節する。具体的には、１×１０16〜５×１０18atoms/cm3（典型的には３×１０17〜３×１０18atoms/cm3）の濃度が好ましい。
【０１７１】
次に、図１９（Ｂ）に示すように、ゲート電極等を覆う形でレジストマスク５３３a〜５３３ｄを形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域５３４〜５３８を形成する。ここでもホスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０21atoms/cm3）となるように調節する。
【０１７２】
この工程によってｎチャネル型ＴＦＴのソース領域若しくはドレイン領域が形成されるが、スイッチング用ＴＦＴは、図１９（Ａ）の工程で形成したｎ型不純物領域５２８〜５３０の一部を残す。この残された領域が、図２におけるスイッチング用ＴＦＴのＬＤＤ領域１５a〜１５dに対応する。
【０１７３】
次に、図１９（Ｃ）に示すように、レジストマスク５３３a〜５３３ｄを除去し、新たにレジストマスク５３９を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域５４０〜５４３を形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3ノ）濃度となるようにボロンを添加する。
【０１７４】
なお、不純物領域５４０〜５４３には既に１×１０20〜１×１０21atoms/cm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にｐ型に反転し、ｐ型の不純物領域として機能する。
【０１７５】
次に、図１９（Ｄ）に示すように、レジストマスク５３９を除去した後、第１層間絶縁膜５４４を形成する。第１層間絶縁膜５４４としては、珪素を含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は４００ｎｍ〜１．５μmとすれば良い。本実施例では、２００ｎｍ厚の窒化酸化珪素膜の上に８００ｎｍ厚の酸化珪素膜を積層した構造とする。
【０１７６】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化手段としては、ファーネスアニール法が好ましい。本実施例では電熱炉において窒素雰囲気中、５５０℃、４時間の熱処理を行う。
【０１７７】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１７８】
なお、水素化処理は第１層間絶縁膜５４４を形成する間に入れても良い。即ち、２００ｎｍ厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り８００ｎｍ厚の酸化珪素膜を形成しても構わない。
【０１７９】
次に、図２０（Ａ）に示すように、第１層間絶縁膜５４４及びゲートに対してコンタクトホールを形成し、ソース配線５４５〜５４８と、ドレイン配線５４９〜５５１を形成する。なお、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜とする。勿論、他の導電膜でも良い。
【０１８０】
次に、５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで第１パッシベーション膜５５２を形成する。本実施例では第１パッシベーション膜５５２として３００ｎｍ厚の窒化酸化シリコン膜を用いる。これは窒化シリコン膜で代用しても良い。
【０１８１】
この時、窒化酸化シリコン膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行うことは有効である。この前処理により励起された水素が第１層間絶縁膜５４４に供給され、熱処理を行うことで、第１パッシベーション膜５５２の膜質が改善される。それと同時に、第１層間絶縁膜５４４に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【０１８２】
次に、図２０（Ｂ）に示すように、有機樹脂からなる第２層間絶縁膜５５３を形成する。有機樹脂としてはポリイミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。特に、第２層間絶縁膜５５３はＴＦＴが形成する段差を平坦化する必要があるので、平坦性に優れたアクリル膜が好ましい。本実施例では２．５μmの厚さでアクリル膜を形成する。
【０１８３】
次に、第２層間絶縁膜５５３、第１パッシベーション膜５５２にドレイン配線５５１に達するコンタクトホールを形成し、画素電極（陽極）５５４を形成する。本実施例では酸化インジウム・スズ（ＩＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを行って画素電極とする。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極がＥＬ素子の陽極となる。
【０１８４】
次に、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００ｎｍの厚さに形成し、画素電極５５４に対応する位置に開口部を形成して第３層間絶縁膜５５５を形成する。開口部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とすることができる。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまう。
【０１８５】
次に、ＥＬ層５５６及び陰極（ＭｇＡｇ電極）５５７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５５６の膜厚は８００〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極５５７の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。
【０１８６】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次ＥＬ層及び陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層及び陰極を形成するのが好ましい。
【０１８７】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層及び陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層及び陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素にＥＬ層及び陰極を形成するまで真空を破らずに処理することが好ましい。
【０１８８】
なお、ＥＬ層５５６としては公知の材料を用いることができる。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層及び電子注入層からなる４層構造をＥＬ層とすれば良い。また、本実施例ではＥＬ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、Ｙｂといった公知の他の材料を用いても良い。
【０１８９】
また、保護電極５５８としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５５８はＥＬ層及び陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また、ＥＬ層及び陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０１９０】
最後に、窒化珪素膜からなる第２パッシベーション膜５５９を３００ｎｍの厚さに形成する。実際には保護電極５５８がＥＬ層を水分等から保護する役割を果たすが、さらに第２パッシベーション膜５５９を形成しておくことで、ＥＬ素子の信頼性をさらに高めることができる。
【０１９１】
こうして図２０（Ｃ）に示すような構造のアクティブマトリクス型ＥＬ表示装置が完成する。なお、実際には、図２０（Ｃ）まで完成したら、さらに外気に曝されないように気密性の高い保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やセラミックス製シーリングカンなどのハウジング材でパッケージング（封入）することが好ましい。その際、ハウジング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置することでＥＬ層の信頼性（寿命）が向上する。
【０１９２】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷できる状態にまでしたＥＬ表示装置を本明細書中ではＥＬモジュールという。
【０１９３】
ここで本実施例のアクティブマトリクス型ＥＬ表示装置の構成を図２１の斜視図を用いて説明する。本実施例のアクティブマトリクス型ＥＬ表示装置は、ガラス基板６０１上に形成された、画素部６０２と、ゲート側駆動回路６０３と、ソース側駆動回路６０４で構成される。画素部のスイッチング用ＴＦＴ６０５はｎチャネル型ＴＦＴであり、ゲート側駆動回路６０３に接続されたゲート配線６０６、ソース側駆動回路６０４に接続されたソース配線６０７の交点に配置されている。また、スイッチング用ＴＦＴ６０５のドレインは電流制御用ＴＦＴ６０８のゲートに接続されている。
【０１９４】
さらに、電流制御用ＴＦＴ６０８のソース側は電流供給線６０９に接続される。本実施例のような構造では、電流供給線６０９には接地電位（アース電位）が与えられている。また、電流制御用ＴＦＴ６０８のドレインにはＥＬ素子６１０が接続されている。また、このＥＬ素子６１０の陰極には所定の電圧（本実施例では１０〜１２Ｖ）が加えられる。
【０１９５】
そして、外部入出力端子となるＦＰＣ６１１には駆動回路まで信号を伝達するための入出力配線（接続配線）６１２、６１３、及び電流供給線６０９に接続された入出力配線６１４が設けられている。
【０１９６】
さらに、ハウジング材をも含めた本実施例のＥＬモジュールについて図２２（Ａ）、（Ｂ）を用いて説明する。なお、必要に応じて図２１で用いた符号を引用することにする。
【０１９７】
基板１２００上には画素部１２０１、ソース駆動回路１２０２、ゲート駆動回路１２０３が形成されている。それぞれの駆動回路からの各種配線は、入出力配線６１２〜６１４を経てＦＰＣ６１１に至り外部機器へと接続される。
【０１９８】
このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてハウジング材１２０４を設ける。なお、ハウジング材１２０４はＥＬ素子の外寸よりも内寸が大きい凹部を有する形状又はシート形状であり、接着剤１２０５によって、基板１２００と共同して密閉空間を形成するようにして基板１２００に固着される。このとき、ＥＬ素子は完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。なお、ハウジング材１２０４は複数設けても構わない。
【０１９９】
また、ハウジング材１２０４の材質はガラス、ポリマー等の絶縁性物質が好ましい。例えば、非晶質ガラス（硼硅酸塩ガラス、石英等）、結晶化ガラス、セラミックスガラス、有機系樹脂（アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹脂等）、シリコーン系樹脂が挙げられる。また、セラミックスを用いても良い。また、接着剤１２０５が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能である。
【０２００】
また、接着剤１２０５の材質は、エポキシ系樹脂、アクリレート系樹脂等の接着剤を用いることが可能である。さらに、熱硬化性樹脂や光硬化性樹脂を接着剤として用いることもできる。但し、可能な限り酸素、水分を透過しない材質であることが必要である。
【０２０１】
さらに、ハウジング材と基板１２００との間の空隙１２０６は不活性ガス（アルゴン、ヘリウム、窒素等）を充填しておくことが望ましい。また、ガスに限らず不活性液体（パーフルオロアルカンに代表されるの液状フッ素化炭素等）を用いることも可能である。不活性液体に関しては特開平８−７８５１９号で用いられているような材料で良い。
【０２０２】
また、空隙１２０６に乾燥剤を設けておくことも有効である。乾燥剤としては特開平９−１４８０６６号公報に記載されているような材料を用いることができる。典型的には酸化バリウムを用いれば良い。
【０２０３】
また、図２２（Ｂ）に示すように、画素部には個々に孤立したＥＬ素子を有する複数の画素が設けられ、それらは全て保護電極１２０７を共通電極として有している。本実施例では、ＥＬ層、陰極（ＭｇＡｇ電極）及び保護電極を大気解放しないで連続形成することが好ましいとしたが、ＥＬ層と陰極とを同じマスク材を用いて形成し、保護電極だけ別のマスク材で形成すれば図２２（Ｂ）の構造を実現することができる。
【０２０４】
このとき、ＥＬ層と陰極は画素部のみ設ければよく、駆動回路の上に設ける必要はない。勿論、駆動回路上に設けられていても問題とはならないが、ＥＬ層にアルカリ金属が含まれていることを考慮すると設けない方が好ましい。
【０２０５】
なお、保護電極１２０７は１２０８で示される領域において、画素電極と同一材料からなる接続配線１２０９を介して入出力配線１２１０に接続される。入出力配線１２１０は保護電極１２０７に所定の電圧（本実施例では接地電位、具体的には０Ｖ）を与えるための電流供給線であり、導電性ペースト材料１２１１を介してＦＰＣ６１１に接続される。
【０２０６】
ここで領域１２０８におけるコンタクト構造を実現するための作製工程について図２３を用いて説明する。
【０２０７】
まず、本実施例の工程に従って図２０（Ａ）の状態を得る。このとき、基板端部（図２２（Ｂ）において１２０８で示される領域）において第１層間絶縁膜５４４及びゲート絶縁膜５１４を除去し、その上に入出力配線１２１０を形成する。勿論、図２０（Ａ）のソース配線及びドレイン配線と同時に形成される。（図２３（Ａ））
【０２０８】
次に、図２０（Ｂ）において第２層間絶縁膜５５３及び第１パッシベーション膜５５２をエッチングする際に、１３０１で示される領域を除去し、且つ開孔部１３０２を形成する。そして、開孔部１３０２を覆うようにして接続配線１２０９を形成する。勿論、この接続配線１２０９は図２０（Ｂ）において画素電極５５４と同時に形成される。（図２３（Ｂ））
【０２０９】
この状態で画素部ではＥＬ素子の形成工程（第３層間絶縁膜、ＥＬ層及び陰極の形成工程）が行われる。この際、図１３に示される領域ではマスク等を用いて第３層間絶縁膜やＥＬ素子が形成されないようにする。そして、陰極５５７を形成した後、別のマスクを用いて保護電極５５８を形成する。これにより保護電極５５８と入出力配線１２１０とが接続配線１２０９を介して電気的に接続される。さらに、第２パッシベーション膜５５９を設けて図２３（Ｃ）の状態を得る。
【０２１０】
以上の工程により図２２（Ｂ）の１２０８で示される領域のコンタクト構造が実現される。そして、入出力配線１２１０はハウジング材１２０４と基板１２００との間を隙間（但し接着剤１２０５で充填されている。即ち、接着剤１２０５は入出力配線の段差を十分に平坦化しうる厚さが必要である。）を通ってＦＰＣ６１１に接続される。なお、ここでは入出力配線１２１０について説明したが、他の出力配線６１２〜６１４も同様にしてハウジング材１２０４の下を通ってＦＰＣ６１１に接続される。
【実施例４】
【０２１１】
本実施例では、実施例３によって作製されたアクティブマトリクス型ＥＬ表示装置の画素構造の一例を説明する。説明には図２４を用いる。なお、図２４において図１又は図２と対応する部分には適宜、図１又は図２の符号を引用する。
また、図２４（Ａ）は、第２配線（ソース線及び電流供給線）成膜前までの画素構造を示し、図２４（Ｂ）にはＥＬ層形成前までを示す。
【０２１２】
図２４において、２０１はスイッチング用ＴＦＴであり、ソース領域１３、ドレイン領域１４、ゲート電極１０６を含む。また、２０２は電流制御用ＴＦＴであり、ソース領域２６、ドレイン領域２７、ゲート電極３０を含む。また、電流制御用ＴＦＴ２０２と画素電極４９はドレイン配線３２を介して電気的に接続される。
【０２１３】
このとき、スイッチング用ＴＦＴ２０１のドレイン配線２２はコンタクト部１６０１にて電流制御用ＴＦＴ２０２のゲート電極３０に電気的に接続される。また、そのゲート電極３０は電流供給線１１０と重なる部分において保持容量（Ａ）１１２ａを形成する。このとき電流供給線１１０をゲート電極３０の形状に合わせて重ねることで画素の開口率を減らさずに保持容量（Ａ）１１２aのキャパシタンスを大きくさせることができる。
【０２１４】
また、電流供給線１１０とコンタクト部８０で電気的に接続された半導体膜８１は、ゲート電極３０と重なって保持容量（Ｂ）１１２bを形成している。このとき誘電体はゲート絶縁膜と同一の層の絶縁膜である。
【０２１５】
図２４の画素構造では、保持容量（Ａ）１１２a及び保持容量（Ｂ）１１２bが並列に接続されて一つの保持容量１１２として機能する。
【０２１６】
なお、本実施例において電流制御用ＴＦＴ２０２のソース領域２６と半導体膜８１とは、電流供給線１１０と別々のコンタクト部で電気的に接続されている。
この点について説明する。保持容量（Ｂ）１１２bの下側の電極となる半導体膜８１にはリンがドープされているのに対して電流制御用ＴＦＴ２０２の活性層はｐチャネル型ＴＦＴであるためボロンがドープされている。つまりリンがドープされている半導体領域とボロンがドープされている半導体領域が隣接しており、ｐ−ｎ接合が形成されているため整流作用が生じることが考えられる。このことを考慮して、電流制御用ＴＦＴ２０２のソース領域２６と半導体膜８１とをそれぞれ別々に電流供給線１１０と電気的に接続させている。
【０２１７】
なお、本実施例において図２４に示した画素構造は本発明を何ら限定するものではなく、好ましい一例に過ぎない。スイッチング用ＴＦＴ、電流制御用ＴＦＴ又は保持容量をどのような位置に形成するかは実施者が適宜設計すれば良い。本実施例は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２１８】
本実施例の構造は、特に画像表示領域の面積が大きくなった場合において有効である。その理由を以下に説明する。
【０２１９】
本発明のＥＬ表示装置は１フレームを複数のフィールドに分割して駆動するため、画素部を駆動する駆動回路にかかる負担は大きい。これを低減するには画素部が有する負荷（配線抵抗、寄生容量またはＴＦＴの書き込み容量など）を可能な限り低減することが好ましい。
【０２２０】
ＴＦＴの書き込みにおいてデータ配線やゲート配線に付加される寄生容量は大部分がそれら配線の上に形成されたＥＬ素子の陰極（または保護電極）との間で形成されるが、この点については第２層間絶縁膜として比誘電率の低い有機樹脂膜を１．５〜２．５μmという厚さで形成するので寄生容量は殆ど無視できる。
【０２２１】
このことより本発明を画素部の面積の大きいＥＬ表示装置に実施する上で最も障害となるのはデータ配線やゲート配線の配線抵抗となる。勿論、ソース駆動回路を複数に分割して並列処理をさせたり、画素部を挟んでソース駆動回路やゲート駆動回路を設けて双方向から信号を送り、実質的に駆動回路の動作周波数を落とすようなことも可能である。但し、その場合は駆動回路の専有面積が大きくなるなど別の問題が生じてしまう。
【０２２２】
従って、本実施例のような構造によってゲート配線の配線抵抗を極力低減することは、本発明を実施する上で非常に有効である。なお、本実施例において図２４に示した画素構造は本発明を何ら限定するものではなく、好ましい一例に過ぎない。また、本実施例は、実施例１〜３のいずれの構成とも自由に組み合わせて実施することが可能である。
【実施例５】
【０２２３】
本実施例では、図２と異なる構造の画素部を形成する場合について図２５を用いて説明する。なお、図２５に示す第２層間絶縁膜４８で覆われた電流制御用ＴＦＴ２０６は図２と異なる構造になっている。
【０２２４】
また、図２５に示したＥＬ表示装置は、電流制御用ＴＦＴ２０６において、ドレイン領域２７とチャネル形成領域２９との間にＬＤＤ領域２８が設けられ、且つ、ＬＤＤ領域２８がゲート絶縁膜１８を挟んでゲート電極３０に重なっている領域と重なっていない領域とを有する構造になっている。
【０２２５】
なお、本実施例では、スイッチング用ＴＦＴは、Ｐチャネル型ＴＦＴであってもｎチャネル型ＴＦＴであっても良いが、電流制御用ＴＦＴは、ｎチャネル型ＴＦＴで形成されるのが好ましい。
【０２２６】
電流制御用ＴＦＴ２０６は、ＥＬ素子２０３を発光させるために比較的多くの電流を流すため、ホットキャリア注入による劣化対策を講じておくことが望ましい。また、黒色を表示する際は、電流制御用ＴＦＴ２０６をオフ状態にしておくが、その際、オフ電流が高いときれいな黒色表示ができなくなり、コントラストの低下等を招く。従って、オフ電流も抑える必要がある。
【０２２７】
ホットキャリア注入による劣化に関しては、ゲート電極に対してＬＤＤ領域が重なった構造が非常に効果的であることが知られている。しかしながら、ＬＤＤ領域全体を重ねてしまうとオフ電流が増加してしまうため、本出願人は上記構造に加えてゲート電極に重ならないＬＤＤ領域を直列に設けるという新規な構造によって、ホットキャリア対策とオフ電流対策とを同時に解決している。
【０２２８】
この時、ゲート電極に重なったＬＤＤ領域の長さは０．１〜３μm（好ましくは０．３〜１．５μm）にすれば良い。また、ゲート電極に重ならないＬＤＤ領域の長さは１．０〜３．５μｍ（好ましくは１．５〜２．０μｍ）にすれば良い。長すぎると十分な電流を流せなくなり、短すぎるとオフ電流を低減する効果が弱くなる。なお、ゲート電極に重ならないＬＤＤ領域を省略し、ゲート電極に重なったＬＤＤ領域のみとすることも可能である。
【０２２９】
また、上記構造においてゲート電極とＬＤＤ領域とが重なった領域では寄生容量が形成されるため、ソース領域２６とチャネル形成領域２９との間には設けない方が好ましい。電流制御用ＴＦＴはキャリア（ここでは電子）の流れる方向が常に同一であるので、ドレイン領域側のみにＬＤＤ領域を設けておけば十分である。
【０２３０】
一方で、ドレイン側に設けられたゲート電極とＬＤＤ領域とが重なった領域では寄生容量を積極的に利用して図１の保持容量１１２と同等の機能を持たせることができる。その場合、保持容量１１２と併用するか、もしくは保持容量１１２の代わりとして保持容量１１２を省略することも可能である。保持容量１１２が省略できれば開口率を大幅に向上させることができる。
【０２３１】
本実施例の場合、第２層間絶縁膜４８及び第１パッシベーション膜４７に対してコンタクトホールを形成したら、陰極となる画素電極６１を形成する。本実施例では画素電極６１として、２００ｎｍ厚のアルミニウム合金膜（１wt%のチタンを含有したアルミニウム膜）を設ける。なお、画素電極の材料としては金属材料であれば如何なる材料でも良いが、反射率の高い材料であることが好ましい。
【０２３２】
そして、その上に酸化珪素膜からなる第３層間絶縁膜６２を３００ｎｍの厚さに形成し、次にＥＬ層６３として下から電子輸送層２０ｎｍ、発光層４０ｎｍ、正孔輸送層３０ｎｍを形成する。但し、ＥＬ層６３は画素電極６１よりも若干大きいパターンとなるように形成しておく必要がある。こうすることで画素電極６１が後に形成する陽極６５と短絡するのを防ぐことができる。
【０２３３】
なお、ここで用いるＥＬ層を形成するＥＬ材料としては、電子輸送層にＢＣＰやＡｌｑ3といった材料を用いることができる。
また、発光層には、ＣＢＰとＩｒ（ｐｐｙ）3や、アルミキノリラト錯体（Ａｌｑ3）、ベンゾキノリノラトベリリウム錯体（ＢｅＢｑ）を用いることもできる。さらには、アルミキノリラト錯体（Ａｌｑ3）にクマリン６やキナクリドンといった材料をドーパントとして用いたものを発光材料として用いることもできる。
【０２３４】
さらには、Ｅｕ錯体（Ｅｕ（ＤＣＭ）3（Ｐｈｅｎ）の他にアルミキノリラト錯体（Ａｌｑ3）にＤＣＭ−１をドーパントとして用いたもの等を発光材料として用いてもよいし、ジスチリル誘導体であるＤＰＶＢｉの他に、アゾメチン化合物を配位子に持つ亜鉛錯体及びＤＰＶＢｉにペリレンをドーピングしたものを発光材料に用いることができる。
【０２３５】
次に、正孔輸送層として、スターバーストアミンと呼ばれる芳香族アミンのＭＴＤＡＴＡやα−ＮＰＤ、またＴＰＡＣやＰＤＡ及びＴＰＤといった化合物や、ポリビニルカルバゾール（ＰＶＫ）やＴＰＤを高分子の主鎖や側鎖に組み込んだ種々の高分子化合物を用いることができる。
【０２３６】
なお、画素電極６１とＥＬ層６３はマルチチャンバー方式（クラスターツール方式ともいう）の真空蒸着機を用いて大気解放しないで連続的に形成するのが、好ましいが、本実施例では、第３層間絶縁膜６２の形成工程が入るので、画素電極６１及び第３層間絶縁膜６２をパターニングして形成した後、画素電極６１上の酸化膜を充分に除去し、メタルマスクを用いて赤色発光のＥＬ層を形成する。
そして、このメタルマスクを精密に制御しながらずらして順次緑色発光のＥＬ層、青色発光のＥＬ層を形成する。
【０２３７】
なお、ＲＧＢに対応する画素がストライプ状に並んでいる時は上記のような方法で第２マスクをずらすだけで良いが、いわゆるデルタ配置と呼ばれる画素構造を実現するには、緑色発光のＥＬ層形成用のメタルマスク、青色発光のＥＬ層形成用のメタルマスクを別途用いても構わない。
【０２３８】
こうしてＥＬ層６３まで形成したら、その上に透明導電膜（本実施例ではＩＴＯ膜に１０wt%の酸化亜鉛を含有させた薄膜）からなる陽極６５を１１０ｎｍの厚さに形成する。こうしてＥＬ素子２０６が形成され、窒化珪素膜からなる第２パッシベーション膜６６を形成すれば図２５に示すような構造の画素が完成する。
なお、この場合、図２とは陰極及び陽極の位置が逆になる。
【０２３９】
本実施例の構造とした場合、各画素で生成された赤色、緑色又は青色の光はＴＦＴが形成された基板の反対側（すなわち断面図で見たときの上面側）に放射される。そのため、画素内のほぼ全域、即ちＴＦＴが形成された領域をも有効な発光領域として用いることができる。その結果、画素の有効発光面積が大幅に向上し、画像の明るさやコントラスト比（明暗の比）が向上する。
【０２４０】
なお、本実施例の構成は、実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。
【実施例６】
【０２４１】
実施例１の図２に示した構造において、活性層と基板１１との間に設けられる下地膜１２として、放熱効果の高い材料を用いることは有効である。特に電流制御用ＴＦＴは長時間に渡って比較的多くの電流を流すことになるため発熱しやすく、自己発熱による劣化が問題となりうる。そのような場合に、本実施例のように下地膜が放熱効果を有することでＴＦＴの熱劣化を抑制することができる。
【０２４２】
放熱効果をもつ透光性材料としては、Ｂ（ホウ素）、Ｃ（炭素）、Ｎ（窒素）
から選ばれた少なくとも一つの元素と、Ａｌ（アルミニウム）、Ｓｉ（珪素）、Ｐ（リン）から選ばれた少なくとも一つの元素とを含む絶縁膜が挙げられる。
【０２４３】
例えば、窒化アルミニウム（ＡｌｘＮｙ）に代表されるアルミニウムの窒化物、炭化珪素（ＳｉｘＣｙ）に代表される珪素の炭化物、窒化珪素（ＳｉｘＮｙ）
に代表される珪素の窒化物、窒化ホウ素（ＢｘＮｙ）に代表されるホウ素の窒化物、リン化ホウ素（ＢｘＰｙ）に代表されるホウ素のリン化物を用いることが可能である。また、酸化アルミニウム（ＡｌｘＯｙ）に代表されるアルミニウムの酸化物は透光性に優れ、熱伝導率が２０Ｗｍ-1Ｋ-1であり、好ましい材料の一つと言える。なお、上記透光性材料において、ｘ、ｙは任意の整数である。
【０２４４】
また、上記化合物に他の元素を組み合わせることもできる。例えば、酸化アルミニウムに窒素を添加して、ＡｌＮｘＯｙで示される窒化酸化アルミニウムを用いることも可能である。この材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。なお、上記窒化酸化アルミニウムにおいて、ｘ、ｙは任意の整数である。
【０２４５】
また、特開昭６２−９０２６０号公報に記載された材料を用いることができる。即ち、Ｓｉ、Ａｌ、Ｎ、Ｏ、Ｍを含む絶縁膜（但し、Ｍは希土類元素の少なくとも一種、好ましくはＣｅ（セリウム），Ｙｂ（イッテルビウム），Ｓｍ（サマリウム），Ｅｒ（エルビウム），Ｙ（イットリウム）、Ｌａ（ランタン）、Ｇｄ（ガドリニウム）、Ｄｙ（ジスプロシウム）、Ｎｄ（ネオジウム）から選ばれた少なくとも一つの元素）を用いることもできる。これらの材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある。
【０２４６】
また、少なくともダイヤモンド薄膜又はアモルファスカーボン膜（特にダイヤモンドに特性の近いもの、ダイヤモンドライクカーボン等と呼ばれる。）を含む炭素膜を用いることもできる。これらは非常に熱伝導率が高く、放熱層として極めて有効である。但し、膜厚が厚くなると褐色を帯びて透過率が低下するため、なるべく薄い膜厚（好ましくは５〜１００ｎｍ）で用いることが好ましい。
【０２４７】
また、上記放熱効果をもつ材料からなる薄膜を単体で用いることもできるが、これらの薄膜と、珪素を含む絶縁膜とを積層して用いても良い。
【０２４８】
なお、本実施例の構成は、実施例１〜５のいずれの構成とも自由に組み合わせて実施することが可能である。
【実施例７】
【０２４９】
実施例３ではＥＬ層として有機ＥＬ材料を用いることが好ましいとしたが、本発明は無機ＥＬ材料を用いても実施できる。但し、現在の無機ＥＬ材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなければならない。
【０２５０】
または、将来的にさらに駆動電圧の低い無機ＥＬ材料が開発されれば、本発明に適用することは可能である。
【０２５１】
また、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせることが可能である。
【実施例８】
【０２５２】
本発明を実施する上で用いたＥＬ素子の素子構造の一例を図２８に示す。図２８（Ａ）は、低分子ＥＬ材料を用いた場合であり、基板上にＩＴＯ電極（図２８（Ａ）では、ＩＴＯと示す）を作成した後、陽極のバッファ層に銅フタロシアニン（ＣｕＰｃ）を用い、正孔輸送層にａ−ＮＰＤ、発光層にＡｌｑを用いている。成膜方法は蒸着であり、基板上のＩＴＯ電極上に順次積層させた。なお、蒸着時の真空度は２×１０-6 Torr以下である。
【０２５３】
図２８（Ｂ）には、高分子（Polymer）ＥＬ材料を用いた場合の素子構造を示す。基板上にＩＴＯ電極を作成し、Polymer層をスピンコートし、さらに蒸着により陰極（Ｍｅｔａｌ）を形成した。蒸着時の真空度は４×１０-6 Torr以下である。本実施例では、発光層を各画素共通とし、モノカラーのパネルを制作した。さらに、陰極蒸着の際にはメタルマスクを用い、必要な部分にのみ金属を成膜した。また、その後に作成した素子は、樹脂を用いて封止を行った。
【０２５４】
また、本実施例の構成は、実施例１〜７のいずれの構成とも自由に組み合わせることが可能である。
【実施例９】
【０２５５】
実施例８で説明したＥＬ素子の特性を図２９に示す。これは、ＥＬ素子に一定の電圧を加えたときの電流密度と輝度を測定したものである。結果は、低分子ＥＬ素子及び高分子ＥＬ素子ともに１０mA/cm2で数百カンデラとなり、ＥＬディスプレイとして用いるのに十分な効率を示している。
【実施例１０】
【０２５６】
本発明の自発光装置およびその駆動方法を応用したＥＬディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電気器具の表示部として用いることが出来る。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のＥＬディスプレイの表示部において本発明の自発光装置およびその駆動方法を用いると良い。
【０２５７】
なお、ＥＬディスプレイには、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電気器具の表示部に本発明の自発光装置およびその駆動方法を用いることが出来る。
【０２５８】
その様な本発明の電気器具としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディスプレイを用いることが望ましい。それら電気器具の具体例を図３０および図３１に示す。
【０２５９】
図３０（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の自発光装置およびその駆動方法は表示部３３０３にて用いることが出来る。ＥＬディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることが出来る。
【０２６０】
図３０（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の自発光装置およびその駆動方法は表示部３３１２にて用いることが出来る。
【０２６１】
図３０（Ｃ）はヘッドマウントＥＬディスプレイの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、投影部３３２４、光学系３３２５、表示部３３２６等を含む。本発明の自発光装置およびその駆動方法は表示部３３２６にて用いることが出来る。
【０２６２】
図３０（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５等を含む。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、本発明の自発光装置およびその駆動方法はこれら表示部（ａ）３３３４、表示部（ｂ）３３３５にて用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２６３】
図３０（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。本発明の自発光装置およびその駆動方法は表示部３３４２にて用いることが出来る。
【０２６４】
図３０（Ｆ）はパーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。本発明の自発光装置およびその駆動方法は表示部３３５３にて用いることが出来る。
【０２６５】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる。
【０２６６】
また、上記電気器具はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好ましい。
【０２６７】
また、ＥＬディスプレイは発光している部分が電力を消費するため、省消費電力化のためには発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２６８】
図３１（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の自発光装置およびその駆動方法は表示部３４０４にて用いることが出来る。なお、表示部３４０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。
【０２６９】
図３１（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の自発光装置およびその駆動方法は表示部３４１２にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部３４１４は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０２７０】
図３１（Ｃ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６を含む。本発明の自発光装置は、表示部（Ａ）３５０２、表示部（Ｂ）
３５０５にて用いることが出来る。また、表示部（Ｂ）３５０５を、主に操作用パネルとして用いる場合、黒色の背景に白色の文字を表示することで消費電力を抑えることが出来る。
【０２７１】
また、本実施例にて示した携帯型電気器具においては、消費電力を低減するための方法としては、外部の明るさを感知するセンサ部を設け、暗い場所で使用する際には、表示部の輝度を落とすなどの機能を付加するなどといった方法が挙げられる。
【０２７２】
また、将来的にＥＬ材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２７３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施例１〜８のどのような組み合わせからなる構成を用いても実現することができる。
【実施例１１】
【０２７４】
本実施例では、本発明の自発光装置を用いて、デジタル駆動の時分割階調によりパネル表示を行った際の消費電力について測定した結果を示す。なお、ここでの測定に用いた表示パネルは、実施例１の表４で示したものと同じ仕様であり、１フレーム期間における書込期間及び表示期間の具体的な時間配分については、表５に示す。
【０２７５】
【表５】
2011095776.tif 000007
【０２７６】
また、本実施例で用いた自発光装置に含まれるＥＬ素子としては、ＩＴＯ（陽極）上にＣｕＰｃ（正孔注入層）（２０ｎｍ）、ＭＴＤＡＴＡ（正孔輸送層）（２０ｎｍ）、α−ＮＰＤ（正孔輸送層）（１０ｎｍ）、Ａｌｑ3（発光層）（５０ｎｍ）及びＹｂ（陰極）（４００ｎｍ）を積層することにより形成されるＥＬ素子とＩＴＯ（陽極）上にＣｕＰｃ（正孔注入層）（２０ｎｍ）、α−ＮＰＤ（正孔輸送層）（４０ｎｍ）、Ｉｒ（ｐｐｙ）3＋ＣＢＰ（発光層）（２０ｎｍ）
、ＢＣＰ（電子輸送層）（１０ｎｍ）、Ａｌｑ3（電子輸送層）（４０ｎｍ）及びＹｂ（陰極）（４００ｎｍ）を積層することにより形成されるＥＬ素子を用いた。
【０２７７】
なお、正孔と電子の再結合により生じた励起エネルギーを発光に利用するＥＬ（electro luminescence）において、一重項励起エネルギーを発光に利用するＡｌｑ3といった発光材料をここでは、シングレット化合物とよび、三重項励起エネルギーを発光に利用するＩｒ（ｐｐｙ）3といった化合物をトリプレット化合物とよぶことにする。
そして、シングレット化合物(Singlet)とトリプレット化合物(Triplet)を有するＥＬ素子の駆動電圧(Driving voltage)に対する輝度(Luminescence)及び消費電力(Power Consumption)を表６に示す。
【０２７８】
【表６】
2011095776.tif 000008
【０２７９】
なお、同じ輝度（具体的には６０cd/m2）で比較した場合には、トリプレット化合物(Triplet)は、シングレット化合物(Singlet)の半分以下の消費電力を示す。
【０２８０】
次に、本実施例で示したトリプレット化合物を有するＥＬ素子の電圧に対する応答時間について、測定を行った。
測定は、任意の電源により、ＤＣ（直流電流）を印加して、これをＯＮ、ＯＦＦにより切り替える。なお、ＯＮは、選択期間であり、電圧を印加する期間のことをいう。また、ＯＦＦは、非選択期間であり、電圧は０Ｖである。又、これらの期間は、いずれも２５０μsである。
【０２８１】
なお、具体的には、顕微鏡に光電子増倍管（Photomultiplier）を設置し、光電子増倍管の出力をオシロスコープで読みとった値で、評価を行った。
また、本測定においては、ＯＦＦからＯＮへの切り替えを立ち上がり、ＯＮからＯＦＦへの切り替えを立ち下がりと定義する。そして、電源の電圧がＯＦＦからＯＮに切り替わった瞬間から、それに追従する光学応答が１００％の発光輝度に対して９０％まで増加した発光輝度を示すのに要する時間を立ち上がりの応答時間とした。また、電源の電圧がＯＮからＯＦＦに切り替わった瞬間から、それに追従する光学応答が、それまでの１００％の発光輝度に対して１０％まで減少した発光輝度を示すのに要する時間を立ち下がりの応答時間とした。
【０２８２】
この測定により得られた結果を図３２に示す。
なお、図３２に示す電圧の範囲における応答速度は非常に速いため、通常のデジタル駆動においても問題なく使用できる。
【０２８３】
さらに、このＥＬ素子を用いて６４階調の階調表示を行ったときの各階調ごとの発光強度について測定したところ、図３３に示す結果が得られた。各階調ごとに異なる発光強度が得られることから充分な階調表示が行われていることが分かる。
【実施例１２】
【０２８４】
本実施例では、ＥＬ素子が有するＥＬ層において、ＥＬ層の積層構造を形成する正孔注入層として低分子化合物を用いた場合と高分子化合物を用いた場合の発光特性について測定した結果を図３４、３５に示す。
なお、ここで用いたＥＬ層としては、ＩＴＯの上にα−ＮＰＤ（正孔輸送層）
（４０ｎｍ）、Ｉｒ（ｐｐｙ）3＋ＣＢＰ（発光層）（２０ｎｍ）、ＢＣＰ（電子輸送層）（１０ｎｍ）、Ａｌｑ3（電子輸送層）（４０ｎｍ）及びＹｂ（陰極）（４００ｎｍ）を積層することにより形成されたものをＥＬ層Ａとし、ＥＬ層ＡのＩＴＯとα−ＮＰＤ（正孔輸送層）（４０ｎｍ）との間にＣｕＰｃ（正孔注入層）（２０ｎｍ）を形成させたものをＥＬ層Ｂとし、さらに、ＥＬ層ＡのＩＴＯとα−ＮＰＤ（正孔輸送層）（４０ｎｍ）との間にＰＥＤＯＴ（正孔注入層）
（２０ｎｍ）を形成させたものをＥＬ層Ｃとする。
【０２８５】
図３４には、各ＥＬ層で印加電圧ごとに測定された電流密度を比較した結果を示す。さらに、図３５には、各ＥＬ層で印加電圧ごとに得られる輝度を比較した結果を示す。これにより、高分子化合物であるＰＥＤＯＴを正孔注入層に用いたＥＬ層Ｃにおいて、最も高い電流密度が得られ、さらに輝度においても優れた初期特性が得られることが分かる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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