(57)【要約】【課題】非オーミック性素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保し、安定な作動が可能な不揮発性半導体記憶装置を提供する。【解決手段】下層電極配線１５を含む基板１１上に形成された層間絶縁層１６と、下層電極配線上の層間絶縁層に形成されたコンタクトホールと、下層電極配線１５上に形成された非オーミック性素子１７と、コンタクトホール中に埋め込まれ、非オーミック性素子１７上に形成された抵抗変化層２２と、抵抗変化層２２と接続し、層間絶縁層１６上に形成された上層電極配線２３とを備え、非オーミック性素子１７は、複数層の半導体層の積層構成、金属電極体層と半導体層との積層構成または金属電極体層と絶縁体層との積層構成のうちの半導体層又は絶縁体層を含む少なくとも１層はコンタクトホールより大きな形状を有し、コンタクトホール中に積層構成のその他の層が埋め込み形成されている。【選択図】図１
2011151049.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたストライプ形状の下層電極配線と、
前記基板上に形成された層間絶縁層と、
前記層間絶縁層上に形成された上層電極配線と、
前記上層電極配線の下部の前記層間絶縁層に形成されたコンタクトホールと、
前記上層電極配線と接続し、かつ前記コンタクトホールの一部に埋め込まれた抵抗変化層と、
前記抵抗変化層と接続し、前記抵抗変化層の下に形成された非オーミック性素子とを備え、
前記非オーミック性素子は、複数層の半導体層の積層構成、金属電極体層と半導体層との積層構成または金属電極体層と絶縁体層との積層構成からなり、
前記非オーミック性素子の前記積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層は前記コンタクトホールより大きな形状を有して前記コンタクトホール外に形成されており、かつ前記コンタクトホール中に前記積層構成のうちの前記少なくとも１層以外の層が埋め込み形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記層間絶縁層が複数層の積層構成からなることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記上層電極配線の下に、前記下層電極配線と、前記層間絶縁層と、前記非オーミック性素子および前記非オーミック性素子上に形成された前記抵抗変化層とを１つの構成単位として、前記構成単位をさらに１層以上積層したことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記非オーミック性素子を構成する前記積層構成の半導体層もしくは絶縁体層を含む少なくとも１層が、前記下層電極配線上において、前記下層電極配線と同様のストライプ形状に形成されていることを特徴とする請求項１から請求項３までのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記上層電極配線が前記下層電極配線に対して交差するストライプ形状を有することを特徴とする請求項１から請求項４までのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記非オーミック性素子が、半導体層と、前記半導体層を両側から挟む金属電極体層との３層の積層構成からなるＭＳＭダイオードであり、前記抵抗変化層側の前記金属電極体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項１から請求項５までのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記非オーミック性素子が、絶縁体層と、前記絶縁体層を両側から挟む金属電極体層との３層の積層構成からなるＭＩＭダイオードであり、前記抵抗変化層側の前記金属電極体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項１から請求項５までのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記非オーミック性素子が、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオードであり、前記ｐ型半導体層または前記ｎ型半導体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項１から請求項５までのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、前記金属電極体層が前記コンタクトホール中に埋め込み形成されていることを特徴とする請求項１から請求項５までのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
基板上にストライプ形状の下層電極配線を形成する工程（Ａ）と、
前記下層電極配線上に前記非オーミック性素子の積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層を形成する工程（Ｂ）と、
前記下層電極配線上に形成された前記非オーミック性素子の前記積層構成の半導体層もしくは絶縁体層を含む前記基板上に層間絶縁層を形成する工程（Ｃ）と、
前記下層電極配線上に形成された前記非オーミック性素子の前記積層構成のうちの半導体層もしくは絶縁体層上に位置する前記層間絶縁層の所定の位置にコンタクトホールを形成する工程（Ｄ）と、
前記コンタクトホール中に、前記非オーミック性素子を構成する前記積層構成の前記少なくとも１層以外の層を埋め込み形成する工程（Ｅ）と、
前記非オーミック性素子を構成する前記積層構成の前記少なくとも１層以外の層の上に前記抵抗変化層を形成する工程（Ｆ）と、
前記抵抗変化層上に、前記抵抗変化層に接続される上層電極配線を形成する工程（Ｇ）と
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記工程（Ｅ）と工程（Ｆ）とが、
前記コンタクトホールを含む前記層間絶縁層上に前記非オーミック性素子となる前記非オーミック性素子を構成する積層構成のうちの前記少なくとも１層以外の層を形成する工程と、
前記層間絶縁層上の、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層を除去して、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層を前記コンタクトホールに埋め込み形成する工程と、
前記コンタクトホール中の、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層の一部をさらに除去して、前記コンタクトホールに凹部を形成する工程と、
前記コンタクトホールを含む前記層間絶縁層上に前記抵抗変化層を形成する工程と、
前記層間絶縁層上の前記抵抗変化層を除去して、前記抵抗変化層を前記コンタクトホールの前記凹部に埋め込み形成する工程と
を含むことを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記上層電極配線の下に、前記下層電極配線を形成する工程と、前記工程（Ｂ）から前記工程（Ｆ）までを、さらに繰り返して形成し、前記非オーミック性素子と前記抵抗変化層とを積層することを特徴とする請求項１０または請求項１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記下層電極配線上に、前記非オーミック性素子を構成する前記積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層を、前記下層電極配線と同様のストライプ形状に形成することを特徴とする請求項１０から請求項１２までのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記層間絶縁層上に、前記抵抗変化層に接続する前記上層電極配線を前記下層電極配線に交差するストライプ形状に形成することを特徴とする請求項１０から請求項１２までのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化層を用いたクロスポイント型の不揮発性半導体記憶装置に関し、特にダイオードを抵抗変化層に直列に挿入する構成に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性半導体記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性半導体記憶装置（以下、ＲｅＲＡＭとよぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
【０００３】
例えば、1つのトランジスタと１つの記憶部とで構成されるＲｅＲＡＭにおいて、既存のＤＲＡＭ工程をそのまま使用可能とするための装置構成が示されている（例えば、特許文献１参照）。このＲｅＲＡＭは、トランジスタとこのトランジスタのドレインに連結されている不揮発性の記憶部からなる。そして、この記憶部は、上部電極と下部電極の間に電流パルスによって抵抗が可逆的に変化する抵抗変化層を挟持して構成されている。抵抗変化層としては、酸素欠損型タンタル酸化膜（ＴａＯｘ）、ニッケル酸化膜（NｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
【０００４】
上記例は１つのトランジスタと１つの不揮発性記憶部の構成からなるが、ペロブスカイト構造材料を用いたクロスポイント型のＲｅＲＡＭも示されている（例えば、特許文献２参照）。このＲｅＲＡＭは、基板の上にストライプ状の下部電極が形成され、下部電極を覆って全面にアクティブ層が形成されている。アクティブ層としては、電気的パルスによって抵抗が可逆的に変化する抵抗変化層が用いられる。アクティブ層の上には、下部電極に直交してストライプ状の上部電極が形成されている。このように、アクティブ層を挟んで下部電極と上部電極が交差している領域が記憶部になっており、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。このようなクロスポイント型構成とすることで、大容量化を実現できるとしている。
【０００５】
クロスポイント型のＲｅＲＡＭの場合には、クロスした交点に形成されている抵抗変化層の抵抗値を読み取るときに、他の行や列の抵抗変化層の影響を避けるために抵抗変化層に対して直列にダイオードを挿入することが行われている。
【０００６】
例えば、相互並行した間隔をもって配列された２以上のビット線と、相互並行した間隔をもって、上記ビット線と交差する方向に形成された２以上のワード線と、ビット線およびワード線の交差する位置であり、かつビット線上に形成された抵抗構造体と、この抵抗構造体およびワード線と接触するように抵抗構造体上に形成されたダイオード構造体とを備えた基板と、この基板上に形成された下部電極と、下部電極上に形成された抵抗構造体と、抵抗構造体上に形成されたダイオード構造体と、ダイオード構造体上に形成された上部電極とを備えたＲｅＲＡＭが開示されている（例えば、特許文献３参照）。
【０００７】
このような構成とすることで、単位セル構造が１つのダイオード構造体と１つの抵抗構造体の連続積層構造とすることができ、アレイセル構造も簡単に実現することができるとしている。
【０００８】
また、クロスポイント型構成のＲｅＲＡＭにおいて、Ｘ方向の導電アレイラインと、Ｙ方向の導電アレイラインとの交点部分にメモリプラグが形成された構成も示されている（例えば、特許文献４参照）。このメモリプラグは７層から構成されており、２層の電極層に挟まれた複合金属酸化物が記憶素子であり、この記憶素子上に形成された金属−絶縁物−金属（ＭＩＭ）構造が非オーミック性素子を構成している。
【０００９】
なお、ＭＲＡＭ等においてもクロスポイント型構成が用いられており、同様な課題に対して種々の検討がなされている。例えば、ワード線、抵抗変化層パターン、半導体層パターンおよびビット線が積層された構成において、抵抗変化層パターンと半導体層パターンまたは半導体層パターンとビット線がショットキーダイオードを形成するようにした構成も示されている（例えば、特許文献５参照）。
【００１０】
あるいは、複数のワード線と、複数のビット線と、メモリセルの抵抗性交点アレイとを有するＭＲＡＭにおいて、メモリセルはビット線と分離ダイオードに接続され、分離ダイオードはさらに個々のワード線に接続された構成も示されている（例えば、特許文献６参照）。この分離ダイオードとしては、ショットキー金属−半導体ダイオードとして形成され、金属部分はプラチナ（Ｐｔ）が好適であることが示されている。
【特許文献１】特開２００４−３６３６０４号公報
【特許文献２】特開２００３−６８９８４号公報
【特許文献３】特開２００６−１４０４８９号公報
【特許文献４】米国特許第６，７５３，５６１号明細書
【特許文献５】特開２００３−１９７８８０号公報
【特許文献６】特開２００３−２７３３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記第１の例には、スイッチング機能を有する１つのダイオードと１つの抵抗体との構成も記述されているが、抵抗体とダイオードとの具体的な構造についてはまったく記載も示唆もされていない。さらに、第２の例にはクロスポイント構成が示されているが、この例においてはダイオードを直列に接続することや、その具体的構造については上記と同様にまったく記載も示唆もされていない。
【００１２】
これらに対して、第３の例では、下部電極上に抵抗構造体を形成し、さらにこの抵抗構造体上にダイオード構造体を形成し、ダイオード構造体上に上部電極を形成する構成が示されており、このダイオード構造体はＮｉＯやＴｉＯ２等からなるｐ型酸化物とｎ型酸化物とで形成することが示されている。しかしながら、この第３の例に記載されているダイオード構造体は抵抗構造体と同じ外形寸法で形成されているので、ダイオード構造体の電流容量を大きくすることが困難である。ダイオードの電流容量が小さいと、書き込みに必要な電流を充分に流すことができなく、ＲｅＲＡＭの安定な作動を阻害するという課題を有する。
【００１３】
また、第４の例では、メモリプラグ内に、抵抗変化層とＭＩＭ構造の非オーミック性素子のすべてを形成しているので、製造方法が複雑となる課題を有している。さらに、この構成では、非オーミック性素子が抵抗変化層と同じ形状とされているので電流容量を大きくすることもできない。このため、上記と同様にＲｅＲＡＭの安定な作動を阻害するという課題を有している。
【００１４】
本発明は、上記従来の課題を解決するもので、非オーミック性素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保でき、安定な作動が可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために本発明の不揮発性半導体記憶装置は、基板と、前記基板上に形成されたストライプ形状の下層電極配線と、前記基板上に形成された層間絶縁層と、前記層間絶縁層上に形成された上層電極配線と、前記上層電極配線の下部の前記層間絶縁層に形成されたコンタクトホールと、前記上層電極配線と接続し、かつ前記コンタクトホールの一部に埋め込まれた抵抗変化層と、前記抵抗変化層と接続し、前記抵抗変化層の下に形成された非オーミック性素子とを備え、前記非オーミック性素子は、複数層の半導体層の積層構成、金属電極体層と半導体層との積層構成または金属電極体層と絶縁体層との積層構成からなり、前記非オーミック性素子の前記積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層は前記コンタクトホールより大きな形状を有して前記コンタクトホール外に形成されており、かつ前記コンタクトホール中に前記積層構成のうちの前記少なくとも１層以外の層が埋め込み形成されている。
【００１６】
このような構成とすることにより、非オーミック性素子の製造工程を簡略化できるだけでなく、ダマシン法によって埋め込み形成され表面が平坦な下層電極配線上に、非オーミック性素子を形成することにより、非オーミック性素子を構成する半導体層もしくは絶縁体層の平坦性を確保することができ、非オーミック性素子の特性バラツキが小さく、再現性が良好で、かつ充分な電流容量を確保できる不揮発性半導体記憶装置を実現できる。
【００１７】
また、上記構成において、層間絶縁層を複数層からなる積層構成にしてもよい。
【００１８】
このような構成とすることにより、複数層からなる層間絶縁層の非オーミック性素子と接する下層側にエッチング工程におけるストッパとして作用する膜種を選択することで、層間絶縁層に非オーミック性素子に接続するためのコンタクトホールをドライエッチングによって形成する際に、非オーミック性素子の一部となる半導体層または絶縁体層のエッチングによる掘れ込み量を低減でき、非オーミック性素子の特性バラツキが小さく、再現性が良好な不揮発性半導体記憶装置を実現できる。さらに、コンタクトホール中に埋め込み電極と抵抗変化層をCMPによって埋め込み形成する際にも、層間絶縁層を複数層の積層構成にすることによって、層間絶縁層の上層側をＣＭＰにおいて硬質な膜種を選択することで、層間絶縁層の研磨量を低減することが可能である。
【００１９】
また、上記構成において、上層電極配線の下に、下層電極配線、層間絶縁層、層間絶縁層のコンタクトホール中に埋め込まれた非オーミック性素子および抵抗変化層を１つの構成単位として、構成単位をさらに１層以上積層してもよい。このような構成とすることにより、非オーミック性素子の特性バラツキが小さく、再現性が良好で、かつ充分な電流容量を確保しながら、非常に大容量の記憶部を有する不揮発性半導体記憶装置を実現できる。
【００２０】
また、上記構成において、非オーミック性素子を構成する積層構成のうちの半導体層もしくは絶縁体層を含む層として金属電極体層を含めて形成する場合には、この金属電極体層を下層電極配線の一部として用いることもできるので、製造工程をさらに簡略化できる。
【００２１】
また、上記構成において、層間絶縁層上で、抵抗変化層に接続する上層電極配線が下層電極配線に交差するストライプ形状を有するようにしてもよい。このような構成とすることにより、上層電極配線に用いる材料として抵抗変化層に最適な金属電極材料を選択することにより、上層電極配線が抵抗変化層の上部電極としても機能するため、製造工程をさらに簡略化できる。
【００２２】
また、上記構成において、非オーミック性素子が、半導体層と、この半導体層を両側から挟む金属電極体層との３層の積層構成からなるＭＳＭダイオードであり、抵抗変化層側の金属電極体層がコンタクトホール中に埋め込み形成されていてもよい。あるいは、非オーミック性素子が、絶縁体層と、この絶縁体層を両側から挟む金属電極体層との３層の積層構成からなるＭＩＭダイオードであり、抵抗変化層側の金属電極体層がコンタクトホール中に埋め込み形成されていてもよい。このような構成とすることにより、大きな電流容量を有し、かつ特性バラツキの小さな非オーミック性素子が容易に得られる。
【００２３】
また、上記構成において、非オーミック性素子が、ｐ型半導体層とｎ型半導体層との２層の積層構成からなるｐｎ接合ダイオードであり、ｐ型半導体層またはｎ型半導体層のどちらか一方がコンタクトホール中に埋め込まれていてもよい。このような構成とすることにより、ダイオードの整流特性を利用することで、読み込みや書き込み時のクロストークをさらに低減することができる。また、そのための回路構成も簡略化できる。
【００２４】
また、上記構成において、非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、金属電極体層がコンタクトホール中に埋め込まれていてもよい。このようなショットキーダイオード構成の場合には、多数キャリアが支配的であるので電流容量を大きくでき、かつ高速動作を行うことができる。
【００２５】
また、本発明の不揮発性半導体記憶装置の製造方法は、基板上にストライプ形状の下層電極配線を形成する工程（Ａ）と、前記下層電極配線上に前記非オーミック性素子の積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層を形成する工程（Ｂ）と、前記下層電極配線上に形成された前記非オーミック性素子の前記積層構成の半導体層もしくは絶縁体層を含む前記基板上に層間絶縁層を形成する工程（Ｃ）と、前記下層電極配線上に形成された前記非オーミック性素子の前記積層構成のうちの半導体層もしくは絶縁体層上に位置する前記層間絶縁層の所定の位置にコンタクトホールを形成する工程（Ｄ）と、前記コンタクトホール中に、前記非オーミック性素子を構成する前記積層構成の前記少なくとも１層以外の層を埋め込み形成する工程（Ｅ）と、前記非オーミック性素子を構成する前記積層構成の前記少なくとも１層以外の層の上に前記抵抗変化層を形成する工程（Ｆ）と、前記抵抗変化層上に、前記抵抗変化層に接続される上層電極配線を形成する工程（Ｇ）とを含むことを特徴とする。
【００２６】
このような方法とすることにより、非オーミック性素子を構成する積層構成の半導体層もしくは絶縁体層を含む層をダマシン法により形成された表面が平坦な下層電極配線上に形成することで、非オーミック性素子の半導体層もしくは絶縁体層の平坦性を確保することができるので、非オーミック性素子の界面状態を良好にできる。この結果、電界集中等による耐圧の低下やそのバラツキを抑制でき、かつ電流容量を大きくすることができる。
【００２７】
また、上記方法において、前記工程（Ｅ）と工程（Ｆ）とが、前記コンタクトホールを含む前記層間絶縁層上に前記非オーミック性素子となる前記非オーミック性素子を構成する積層構成のうちの前記少なくとも１層以外の層を形成する工程と、前記層間絶縁層上の、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層を除去して、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層を前記コンタクトホールに埋め込み形成する工程と、前記コンタクトホール中の、前記非オーミック性素子を構成する前記積層構成のうちの前記少なくとも１層以外の層の一部をさらに除去して、前記コンタクトホールに凹部を形成する工程と、前記コンタクトホールを含む前記層間絶縁層上に前記抵抗変化層を形成する工程と、前記層間絶縁層上の前記抵抗変化層を除去して、前記抵抗変化層を前記コンタクトホールの前記凹部に埋め込み形成する工程とを含むようにしてもよい。
【００２８】
このような方法とすることにより、非オーミック性素子を構成する積層構成のその他の層と、抵抗変化層とを、それぞれ確実にコンタクトホール中に埋め込み形成することができる。
【００２９】
また、上記方法において、前記上層電極配線の下に、前記下層電極配線を形成する工程と、前記工程（Ｂ）から前記工程（Ｆ）までを、さらに繰り返して形成し、前記非オーミック性素子と前記抵抗変化層とを積層するようにしてもよい。このような方法とすることにより、さらに大容量の記憶部を有する不揮発性半導体記憶装置を実現できる。
【００３０】
また、上記方法において、非オーミック性素子を構成する積層構成のうちの半導体層もしくは絶縁体層を含む少なくとも１層を下層電極配線上において、下層電極配線と同様のストライプ形状に形成する方法としてもよい。このような方法とすることにより、非オーミック性素子を構成する半導体層もしくは絶縁体層を含む層として金属電極体層を含めて形成する場合には、この金属電極体層を下層電極配線の一部として用いることもできるので、製造工程をさらに簡略化できる。
【００３１】
また、上記方法において、層間絶縁層上で、抵抗変化層に接続する上層電極配線を下層電極配線に交差するストライプ形状に形成する方法としてもよい。このような方法とすることにより、上層電極配線に用いる材料として抵抗変化層に最適な金属電極材料を選択することにより、上層電極配線が抵抗変化層の上部電極としても機能するため、製造工程をさらに簡略化できる。
【発明の効果】
【００３２】
本発明の不揮発性半導体記憶装置は、それぞれの抵抗変化層に対して直列に非オーミック性素子を設けるクロスポイント構成において、非オーミック性素子を構成する層のうちの半導体層もしくは絶縁体層を含む少なくとも１層を下層電極配線上に形成し、非オーミック性素子を構成するその他の層をコンタクトホール中に埋め込み形成したので、製造工程を簡略化しながら電流容量を大きく、かつ非オーミック性素子の特性を安定化できるという大きな効果を奏する。
【００３３】
さらに、本発明の不揮発性半導体記憶装置は、層間絶縁層を複数層の積層構成とすることで、層間絶縁層にコンタクトホールを形成する際に、非オーミック性素子を構成する半導体層または絶縁体層の膜厚バラツキを低減することができ、非オーミック性素子の特性を安定化できるという効果を奏する。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
【００３５】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる不揮発性半導体記憶装置１０の構成を説明する図で、（ａ）は平面図、（ｂ）は（ａ）に示す１Ａ−１Ａ線に沿う断面を矢印方向に見た断面図を示す。なお、図１（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護層２７の一部を切り欠いて示している。また、図２は、非オーミック性素子１７と記憶部２１の構成を示すための要部の部分拡大図で、（ａ）は平面図、（ｂ）は（ａ）に示す２Ａ−２Ａ線に沿う断面を矢印方向に見た断面図である。
【００３６】
本実施の形態の不揮発性半導体記憶装置１０は、基板１１と、この基板１１上に形成されたストライプ形状の下層電極配線１５と、下層電極配線１５を含む基板１１上に形成された層間絶縁層１６と、層間絶縁層１６に形成されたコンタクトホールと、下層電極配線１５に接続し、下層電極配線１５上に形成させた非オーミック性素子１７と、上記コンタクトホール中に埋め込まれ、非オーミック性素子１７と接続し、非オーミック性素子１７上に形成された抵抗変化層２２と、抵抗変化層２２に接続し、層間絶縁層１６に形成させた上層電極配線２３とを備えている。
【００３７】
そして、上記非オーミック性素子１７は、本実施の形態では金属電極体層である下部電極１８と半導体層１９と埋め込み電極２０との３層の積層構成からなるＭＳＭダイオードであり、コンタクトホール中に上記積層構成の半導体層を含む少なくとも１層、すなわち金属電極体層である下部電極１８と半導体層１９とがコンタクトホールより大きな形状を有し、かつ下層電極配線１５上に形成されている。また、上記積層構成のその他の層、すなわち金属電極体層である埋め込み電極２０がコンタクトホール中に埋め込み形成されている。
【００３８】
さらに、本実施の形態の場合には、上層電極配線２３が層間絶縁層１６上に、下層電極配線１５に対して交差するストライプ形状に形成されている。そして、埋め込み電極２０と抵抗変化層２２、この抵抗変化層２２に接続する領域の上層電極配線２３とにより記憶部２１を構成している。抵抗変化層２２としては、酸素欠損型タンタル酸化物（ＴａＯｘ）が抵抗変化特性の安定性や作製の再現性等の面から好ましい。なお、図１に示すように、上層電極配線２３は、非オーミック性素子１７と記憶部２１とがマトリクス状に形成された領域外まで延在されている。
【００３９】
さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用いてトランジスタ等の能動素子１２を集積した半導体回路を有する。図１では、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃおよびゲート電極１２ｄからなるトランジスタを示しているが、これらの能動素子１２だけでなく、一般にＤＲＡＭ等のメモリ回路に必要な素子を含む。
【００４０】
下層電極配線１５および上層電極配線２３は、非オーミック性素子１７および記憶部２１が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続されている。すなわち、図１においては、下層電極配線１５は、埋め込み導体２４、２５および半導体電極配線２６を介して能動素子１２のソース領域１２ａに接続されている。なお、上層電極配線２３についても、埋め込み導体２８を介して同様に別の能動素子（図示せず）に接続されている。
【００４１】
下層電極配線１５は、例えばＴｉ−Ａｌ−Ｎ合金、銅（Ｃｕ）あるいはアルミニウム（Ａｌ）を用いてスパッタリングにより成膜し、露光プロセスとエッチングプロセスを経ることで容易に形成できる。また、非オーミック性素子１７としては、例えば下部電極１８、埋め込み電極２０として、タンタル窒化物（ＴａＮ）、タングステン（Ｗ）、あるいはこれらの組み合わせを用い、半導体層１９として窒素欠損型窒化シリコン（ＳｉＮｘ）を積層した構成のＭＳＭダイオードを用いることができる。なお、電極としてＴａＮやＷを用いると、配線抵抗が大きくなるため、さらにＡｌやＣｕ等からなる薄膜を積層形成することが望ましい。
【００４２】
また、層間絶縁層１６としては、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
【００４３】
次に、記憶部２１を構成する抵抗変化層２２は、上記したＴａＯｘだけでなく、鉄酸化物、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜、タングステン酸化膜、ハフニウム酸化膜等の遷移金属酸化物を用い、スパッタリング法等で形成してもよい。このような遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。
【００４４】
図３は、本実施の形態の不揮発性半導体記憶装置１０の概略の回路構成を説明するブロック図である。図１に示すように、非オーミック性素子１７と記憶部２１とが直列に接続され、非オーミック性素子１７の一端が下層電極配線１５に接続され、記憶部２１の一端が上層電極配線２３に接続されている。下層電極配線１５は、ビット線デコーダ６および読み出し回路７に接続されている。また、上層電極配線２３は、ワード線デコーダ５に接続されている。このように、下層電極配線１５がビット線で、上層電極配線２３がワード線となり、これらがマトリクス状に配置されている。さらに、ビット線デコーダ６、ワード線デコーダ５および読み出し回路７で周辺回路が構成されるが、これらの周辺回路は例えばＭＯＳＦＥＴからなる能動素子１２により構成されている。
【００４５】
次に、図４から図８を用いて本実施の形態の不揮発性半導体記憶装置１０の製造方法について説明する。
【００４６】
図４は、能動素子１２が形成された基板１１上に、半導体層間絶縁層１４までを形成し、さらに下部電極配線１５と埋め込み導体２４、非オーミック性素子を構成する下部電極１８と半導体層１９を形成するまでの工程を示す図で、（ａ）は能動素子１２が形成された基板１１上に、半導体層間絶縁層１４を形成した状態の断面図、（ｂ）は半導体層間絶縁層１４の所定の位置にストライプ形状の配線溝１５ａと、半導体電極配線２６に接続するためのコンタクトホール２４ａを形成した状態の平面図、（ｃ）はデュアルダマシン法によって下層電極配線１５と埋め込み導体２４を半導体層間絶縁層１４中に埋め込み形成した状態の断面図、（ｄ）はさらに下層電極配線１５上に非オーミック性素子を構成する下部電極１８と半導体層１９を形成した状態の断面図である。
【００４７】
図５は、非オーミック性素子を構成する下部電極１８と半導体層１９とを含む半導体層間絶縁層１４上に層間絶縁層１６を形成し、さらにその層間絶縁層１６の所定の位置にコンタクトホール２９を形成するまでの工程を示す図で、（ａ）は非オーミック性素子を構成する下部電極１８と半導体層１９とを含む半導体層間絶縁層１４上に層間絶縁層１６を形成した状態の断面図、（ｂ）は層間絶縁層１６の所定の位置にコンタクトホール２９を形成した状態の平面図、（ｃ）は（ｂ）に示す５Ａ−５Ａ線での断面を矢印方向に見た断面図である。なお、図４から図８に示す断面図はすべて５Ａ−５Ａ線断面で示している。
【００４８】
図６は、コンタクトホール２９中に、埋め込み電極２０を埋め込み形成し、さらに抵抗変化層２２となる抵抗薄膜層２２ａを形成するまでの工程を示す図で、（ａ）はコンタクトホール２９を含む層間絶縁膜１６上に埋め込み電極２０となる電極薄膜層２０ａを形成した状態の断面図、（ｂ）はＣＭＰによって層間絶縁膜１６上の電極薄膜層２０ａを除去した状態の断面図、（ｃ）はさらにオーバポリッシュしてコンタクトホール２９中の埋め込み電極２０の表面側を一部除去した状態の断面図、（ｄ）は抵抗変化層２２となる抵抗薄膜層２２ａを形成した状態の断面図である。
【００４９】
図７は、コンタクトホール２９中に、埋め込み電極２０と抵抗変化層２２とを埋め込み形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す５Ａ−５Ａ線での断面を矢印方向に見た断面図である。
【００５０】
さらに、図８は、層間絶縁層１６上に上層電極配線２３を形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す５Ａ−５Ａ線での断面を矢印方向に見た断面図である。
【００５１】
まず、図４（ａ）に示すように、複数の能動素子１２、埋め込み導体２５、半導体電極配線２６および半導体層間絶縁層１３が形成されている基板１１上に、半導体層間絶縁層１４を形成する。埋め込み導体２５および半導体電極配線２６については、従来はＡｌが主に用いられていたが、最近では微細化しても低抵抗を実現できるＣｕが主に用いられている。また、半導体層間絶縁層１３、１４についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態の場合にも、半導体電極配線２６としては、例えばＣｕを用い、半導体層間絶縁層１３、１４としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。
【００５２】
次に、図４（ｃ）に示すように、下層電極配線１５は半導体層間絶縁層１４中に埋め込み形成されているが、これは以下のようにすれば形成できる。図４（ｂ）に示すように、半導体層間絶縁層１４に下層電極配線１５を埋め込むためのストライプ形状の配線溝１５ａと半導体電極配線２６に接続するためのコンタクトホール２４ａを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような配線溝１５ａとコンタクトホール２４ａを形成後、下層電極配線１５および埋め込み導体２４となる導体膜を形成した後、例えばＣＭＰを行うことで、図４（ｃ）に示すような形状の下層電極配線１５を埋め込み形成することができる。なお、下層電極配線１５としては、上記したＴｉ−Ａｌ−Ｎ合金材料以外に、例えばＣｕ、Ａｌ、Ｔｉ−Ａｌ合金またはこれらの積層構成を用いてもよい。
【００５３】
次に、図４（ｄ）に示すように、下層電極配線１５に接続するように非オーミック性素子１７の一部になる下部電極１８と半導体層１９とを積層形成する。この場合に、この下部電極１８と半導体層１９は下層電極配線１５上に、下層電極配線１５と同様のストライプ形状に形成する。本実施の形態では、下部電極１８としてＴａＮまたはＷ、半導体層１９して窒素欠損型シリコン窒化物（ＳｉＮｘ）を用いた。なお、このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして作製すればよい。
【００５４】
半導体特性を有するＳｉＮｘを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られた。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５となり、不揮発性半導体記憶装置の非オーミック性素子として充分使用可能であることが確認できた。
【００５５】
次に、図５（ａ）に示すように、この下層電極配線１５と下層電極配線１５上に形成した非オーミック性素子１７を構成する下部電極１８と半導体層１９とを含む基板１１上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁層１６を形成する。なお、この層間絶縁層１６としては、先述したように種々の材料を用いることができる。
【００５６】
さらに、その後、図５（ｂ）、（ｃ）に示すように、半導体層１９上の層間絶縁層１６に一定の配列ピッチでコンタクトホール２９を形成する。このコンタクトホール２９は、図５（ｂ）からわかるように、下層電極配線１５とその上に形成された半導体層１９の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。このようなコンタクトホール２９は、一般的な半導体プロセスにより形成することができるので、詳細な説明は省略する。
【００５７】
次に、図６（ａ）に示すように、コンタクトホール２９を含む層間絶縁層１６上に、埋め込み電極２０となる電極薄膜層２０ａを形成する。この電極薄膜層２０ａは、本実施の形態では非オーミック性素子１７の一部で、かつ記憶部２１の一部ともなるもので、ＴａＮ、Ｗまたは白金（Ｐｔ）を用いた。
【００５８】
次に、図６（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１６上の電極薄膜層２０ａを除去してコンタクトホール２９中に埋め込み電極２０を埋め込み形成する。
【００５９】
その後、図６（ｃ）に示すように、さらにオーバポリッシュを行うことで、コンタクトホール２９中の埋め込み電極２０の表層側の一部を除去する。なお、このように電極薄膜層２０ａを除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。
【００６０】
次に、図６（ｄ）に示すように、コンタクトホール２９を含めて層間絶縁層１６上に、抵抗変化層となる抵抗薄膜層２２ａを形成する。本実施の形態では、抵抗変化層としてはＴａＯｘをスパッタリング法により形成した。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
【００６１】
次に、図７に示すように、ＣＭＰプロセスを用いて層間絶縁層１６上の抵抗薄膜層２２ａを除去して、コンタクトホール２９中に抵抗変化層２２を埋め込み形成する。
【００６２】
次に、図８に示すように、抵抗変化層２２に接続するように上層電極配線２３を積層形成する。この場合に、この上層電極配線２３は層間絶縁層１６上に、少なくともコンタクトホール２９より大きな形状で、かつ下層電極配線１５と交差するストライプ形状に形成する。本実施の形態では、上層電極配線２３としてＣｕ、Ｐｔまたはイリジウム（Ｉｒ）を用いた。
【００６３】
そして、この上層電極配線２３を形成するときに、埋め込み導体２８も同時に形成し、この埋め込み導体２８を介して半導体電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。
【００６４】
次に、このようにして形成された非オーミック性素子１７であるＭＳＭダイオードを流れる電流（Ｉ）は（式１）により得られる。
【００６５】
Ｉ＝Ｓ・α・Ｖ・ｅｘｐ（β・√Ｖ）                                  （式１）
ここで、α＝（ｎ・μ・ｑ・ｄ）ｅｘｐ（−Ｅ／ｋＴ）
β＝（１／ｋＴ）・√（ｑ３／（ｘ・ε０・εｏｐｔ・ｄ））
なお、Ｓ：ＭＳＭダイオードの面積、ｎ：キャリア密度、μ：移動度、ｑ：電子の電荷、ｄ：半導体層の厚み、Ｅ：トラップ深さ、ｋ：ボルツマン定数、Ｔ：絶対温度、ε０：真空の誘電率、εｏｐｔ：半導体層の光学的な比誘電率
（式１）からわかるように、ＭＳＭダイオードを流れる電流は、ＭＳＭダイオードの面積に比例し、半導体層１９の厚みに反比例する。したがって、低電圧で大きな電流容量を得るためには、半導体層１９を薄く形成することが要求される。しかしながら、従来の構成のようにコンタクトホール中に非オーミック性素子と抵抗変化層とをすべて埋め込み形成する方式では、半導体層１９を薄く形成すると、半導体層自体の耐圧が低くなるだけでなく、半導体層の外周領域で上下の電極同士が接触してリークしやすくなる。
【００６６】
これに対して、本実施の形態の場合には、図４（ｃ）に示すように、下層電極配線１５は半導体層間絶縁層１４中にダマシンプロセスによって埋め込み形成されており、下層電極配線１５表面は非常に平滑に加工されている。このような平滑な下層電極配線１５上に下部電極１８と半導体層１９を積層形成した場合には、半導体層１９の膜厚を薄くしても緻密で連続した膜を得ることができる。さらに、半導体層１９はコンタクトホール２９中の埋め込み電極２０よりも大きな形状を有しているため、下層電極配線１５と埋め込み電極２０とが接触してリークする現象も生じない。さらに、半導体層１９は、埋め込み電極２０より外側にも配されているので、非オーミック性素子に流れる電流パスは、埋め込み電極の面積より外側に広がって形成される。したがって、従来に比べて大きな電流容量で、かつ特性ばらつきの小さいＭＳＭダイオード構成からなる非オーミック性素子１７を得ることができる。
【００６７】
この後、上層電極配線２３を覆う絶縁保護層２７を形成することで、図１に示すような不揮発性半導体記憶装置１０を製造することができる。
【００６８】
（第２の実施の形態）
図９は、本発明の第２の実施の形態にかかる不揮発性半導体記憶装置３０の構成を説明する図で、（ａ）は断面図、（ｂ）は非オーミック性素子１７と記憶部２１の構成を示すための要部の部分の拡大断面図である。
【００６９】
本実施の形態の不揮発性半導体記憶装置３０は、第１の実施の形態の不揮発性半導体記憶装置１０と基本構成は同じであるが、下層電極配線１５を含む基板１１上の層間絶縁層３１が複数層の積層構成からなること、また上層電極配線が層間絶縁層３２中に埋め込み形成されていることが特徴である。
【００７０】
次に、図１０から図１３を用いて、本実施の形態の製造方法について説明する。なお、図１０から図１３においては、図面の簡単化のために半導体層間絶縁層１４から上部の構成のみを示している。
【００７１】
図１０は、半導体層間絶縁層１４中にダマシン法により埋め込み形成された下層電極配線１５上に非オーミック性素子１７を構成する下部電極１８と半導体層１９とを積層形成し、さらにその上に３層構成からなる層間絶縁層３１を形成し、その層間絶縁層３１にコンタクトホール２９を形成するまでの工程を示す図で、（ａ）は層間絶縁層１４中に埋め込み形成された下層電極配線１５上に非オーミック性素子１７を構成する下部電極１８および半導体層１９を形成した状態の断面図で、（ｂ）は３層構成からなる層間絶縁膜３１を形成した状態の断面図、（ｃ）はエッチングプロセスを用いて、３層構成からなる層間絶縁層３１の下層層間絶縁膜３１ａと中層層間絶縁膜３１ｂの境界面までコンタクトホール２９を形成した状態の断面図、（ｄ）はさらにオーバエッチングにより、３層構成からなる層間絶縁層３１に半導体層１９が露出するまでコンタクトホール２９を形成した状態の断面図である。
【００７２】
図１１は、埋め込み電極２０を埋め込み形成する工程を示す図で、（ａ）はコンタクトホール２９を含む層間絶縁膜３１上に埋め込み電極２０となる電極薄膜層２０ａを形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層３１上の電極薄膜層２０ａを除去した状態の断面図、（ｃ）はコンタクトホール２９中の埋め込み電極２０をさらにオーバポリッシュして表層側に凹部を形成した状態の断面図である。
【００７３】
図１２は、コンタクトホール２９中の埋め込み電極２０上に、さらに抵抗変化層２２を埋め込み形成し、抵抗変化層２２を含む層間絶縁層３１上に層間絶縁層３２を形成するまでの工程を示す図で（ａ）は抵抗変化層２２となる抵抗薄膜層２２ａを形成した状態の断面図で、（ｂ）はＣＭＰにより層間絶縁層３１上の抵抗薄膜層２２ａを除去した状態の断面図で、（ｃ）はさらに層間絶縁層３２を形成した状態の断面図である。
【００７４】
さらに、図１３は、層間絶縁層３２にストライプ形状の配線溝３３を形成し、配線溝３３中に上層電極配線２３を埋め込み形成する工程を示す図で、（ａ）は層間絶縁層３２に配線溝３３を形成した状態の断面図、（ｂ）は上層電極配線２３となる電極薄膜層２３ａを配線溝３３を含む層間絶縁層３２上に形成した状態の断面図、（ｃ）はＣＭＰにより層間絶縁層３２上の電極薄膜層２３ａを除去して配線溝３３中に上層電極配線２３を埋め込み形成した状態の断面図である。
【００７５】
まず、図１０（ａ）に示すように、半導体層間絶縁層１４中に埋め込み形成された下層電極配線１５上に、下層電極配線１５と同様のストライプ形状に形成された非オーミック性素子を構成する下部電極１８と半導体層１９を積層形成し、さらに、図１０（ｂ）に示すように、ＣＶＤ法等を用いてＳｉＣＮやＳｉＯＮ、ＳｉＯＣあるいはＳｉＯＦ等からなる下層層間絶縁層３１ａと、下層層間絶縁層３１ａとは異なる膜種の絶縁膜、例えばＴＥＯＳ−ＳｉＯ等からなる中層層間絶縁層３１ｂと、このＴＥＯＳ−ＳｉＯよりも硬質の、例えばＳｉＯＮからなる上層層間絶縁層３１ｃを積層形成する。この下層層間絶縁層３１ａと中層層間絶縁層３１ｂと上層層間絶縁層３１ｃとにより層間絶縁層３１を構成している。また、下層層間絶縁層３１ａの膜厚は、中層層間絶縁層３１ｂのそれと比べて十分に薄い方がよい。上層層間絶縁層３１ｃは、ＣＭＰプロセスにおけるストッパとして作用し、この上層層間絶縁層３１ｃを形成することで、ＣＭＰプロセスを容易に、かつ確実に行うことができる。
【００７６】
次に、図１０（ｃ）に示すように、層間絶縁層３１に一定の配列ピッチで半導体層１９に接続するためのコンタクトホール２９を形成する。このコンタクトホール２９は、下層電極配線１５の幅より小さな外形としており、図４から図８で説明した形状と同じである。この加工は一般的な半導体プロセス、例えばドライエッチングにより行うことができる。このコンタクトホール２９を形成する工程において、層間絶縁層３１の下層側が下層層間絶縁層３１ａと中層層間絶縁層３１ｂとの積層構成からなることで、下層層間絶縁層３１ａがエッチングにおけるストッパとして作用するため、コンタクトホール形成による半導体層１９の掘れ込み量を低減することが可能になる。これにより、コンタクトホール２９底部で半導体層１９の膜厚が薄くならずに半導体層の耐性低下および半導体層の上下電極の接触によるショートを防止でき、素子特性ばらつきの小さいＭＳＭダイオード構成からなる非オーミック性素子１７を得ることができる。
【００７７】
本実施の形態では、下層層間絶縁層３１ａとしてＳｉＯＮまたは窒化シリコン（ＳｉＮ）、中層層間絶縁層３１ｂとしてＴＥＯＳ−ＳｉＯを用いた。コンタクトホールをドライエッチングにより形成する場合、例えば、チャンバー圧力２．１Ｐａとして、エッチングガスとしてＣ５Ｆ８、Ｏ２およびＡｒを１７ｓｃｃｍ／２３ｓｃｃｍ／５００ｓｃｃｍの流量で用いると、ＳｉＯＮのエッチングレートは、ＴＥＯＳ−ＳｉＯのそれと比べて１／５と小さく、またＳｉＮのエッチングレートは、ＴＥＯＳ−ＳｉＯのそれと比べて１／２０とさらに小さい。したがって、主たる層間絶縁層がＴＥＯＳ−ＳｉＯの場合にはＳｉＯＮまたはＳｉＮがエッチングプロセスにおけるストッパとして作用することを確認できた。
【００７８】
さらに、図１０（ｄ）に示すように、オーバエッチングにより半導体層１９が露出するところまでコンタクトホールを形成する。なお、下層層間絶縁層３１ａをエッチングプロセスで除去する場合には、下層層間絶縁層３１ａとしてＳｉＯＮを用いた場合には、上記のエッチングガスを用いて流量のみを１０ｓｃｃｍ／３０ｓｃｃｍ／５００ｓｃｃｍとすることでＳｉＯＮのエッチングレートは上記の条件に比べて４倍増加する。また、ＳｉＮを用いた場合には、エッチングガスとしてＣＦ４のみを用いた方がＳｉＮのエッチングレートは増加する。
【００７９】
次に、図１１（ａ）に示すように、コンタクトホール２９を含む層間絶縁層３１上に、埋め込み電極２０となる電極薄膜層２０ａを形成する。この電極薄膜層２０ａは、本実施の形態では非オーミック性素子１７の一部で、かつ記憶部２１の一部ともなるもので、ＴａＮまたはＷを用いた。
【００８０】
次に、図１１（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層３１上の電極薄膜層２０ａを除去してコンタクトホール２９中に埋め込み電極２０を埋め込み形成する。この場合に、層間絶縁層３１には、上層層間絶縁層３１ｃが設けられているので、この上層層間絶縁層３１ｃがストッパとして有効に作用し、層間絶縁層３１はほとんど研磨されずに電極薄膜層２０ａのみを確実に除去することができる。
【００８１】
その後、図１１（ｃ）に示すように、さらにオーバポリッシュを行うことで、コンタクトホール２９中の埋め込み電極２０の一部を除去する。このオーバポリッシュ時においても、上層層間絶縁層３１ｃを設けていることで層間絶縁層３１はほとんど研磨されることがない。なお、このように埋め込み電極２０の一部を除去する方法としては、オーバポリッシュだけでなくエッチバックする方法でもよい。
【００８２】
次に、図１２（ａ）に示すように、コンタクトホール２９を含めて層間絶縁層３１上に、抵抗変化層２２となる抵抗薄膜層２２ａを形成する。本実施の形態においても、抵抗薄膜層２２ａとしてＴａＯｘをスパッタリングにより形成した。なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
【００８３】
次に、図１２（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層３１上の抵抗薄膜層２２ａを除去して、コンタクトホール２９中に抵抗変化層２２を埋め込み形成する。この場合にも、層間絶縁層３１には、上層層間絶縁層３１ｃが設けられているので、この上層層間絶縁層３１ｃがストッパとして有効に作用し、層間絶縁層３１はほとんど研磨されずに抵抗薄膜層２２ａのみを確実に除去することができる。
【００８４】
次に、図１２（ｃ）に示すように、抵抗変化層２２を含めた層間絶縁層３１上に、さらに層間絶縁層３２を形成する。この層間絶縁層３２は、上層電極配線２３を埋め込むために必要な厚みに形成し、その材料としてはＴＥＯＳ−ＳｉＯを用いてもよいし、その他半導体装置において一般的に用いられている層間絶縁材料を用いてもよい。さらに、層間絶縁層３１と同じように、硬質の絶縁層を上層に形成する２層以上からなる多層構成としてもよい。
【００８５】
次に、図１３（ａ）に示すように、抵抗変化層２２が露出し、かつ下層電極配線１５に交差するストライプ形状の配線溝３３を形成する。この加工は一般的な半導体プロセス、例えばドライエッチングにより行うことができる。
【００８６】
次に、図１３（ｂ）に示すように、配線溝３３を含む層間絶縁層３２上に、上層電極配線２３となる電極薄膜層２３ａを形成する。本実施の形態においても、これらの材料としては、ＣｕやＰｔ、Ｉｒ等を用いた。
【００８７】
次に、図１３（ｃ）に示すように、ＣＭＰプロセスまたはエッチバックにより層間絶縁層３２上の電極薄膜層２３ａを除去して配線溝３３中に上層電極配線２３を埋め込む。このような工程により、下部電極１８、半導体層１９および埋め込み電極２０により非オーミック性素子１７が構成され、埋め込み電極２０と抵抗変化層２２、この抵抗変化層２２と接続する領域の上層電極配線２３とにより記憶部２１が構成される。さらに、その後、上層電極配線２３を保護するための絶縁保護層（図示せず）を形成する。これにより、本実施の形態の製造方法による不揮発性半導体記憶装置を作製することができる。
【００８８】
上記のような製造方法により作製した不揮発性半導体記憶装置は、上層電極配線２３が層間絶縁層３２中に埋め込まれるので、非オーミック性素子１７と記憶部２１とをさらに積層する場合に、その積層工程を容易に行うことができる。
【００８９】
なお、本実施の形態では、上層電極配線２３が層間絶縁層３２中に埋め込み形成されているが、第１の実施の形態の不揮発性半導体記憶装置１０の製造方法を用いて、層間絶縁層３１上に上層電極配線２３を形成してもよい。また、第１の実施の形態の不揮発性半導体記憶装置１０においても、上層電極配線２３を層間絶縁層中に埋め込み形成してもよい。
【００９０】
（第３の実施の形態）
図１４は、本発明の第３の実施の形態の不揮発性半導体記憶装置４０の構成を説明するための断面図である。この不揮発性半導体記憶装置４０は、図１に示す第１の実施の形態の不揮発性半導体記憶装置１０を基本構成としており、上層電極配線の下に、下層電極配線、層間絶縁層、この層間絶縁層のコンタクトホール中に埋め込まれた非オーミック性素子および抵抗変化層を１つの構成単位として、この構成単位をこの基本構成の上にさらに２層積層した構成からなる。このように積層することにより、さらに大容量の不揮発性半導体記憶装置を実現することができる。
【００９１】
以下、本実施の形態の不揮発性半導体記憶装置４０の構成を簡単に説明する。本実施の形態の不揮発性半導体記憶装置４０では、上層電極配線２３がマトリクス領域外にも延在して形成されており、これについては第２段目および第３段目に付いても同じである。また、この不揮発性半導体記憶装置４０では、非オーミック性素子と記憶部とがそれぞれ３段ずつ積層されているので、第１段目、第２段目および第３段目のそれぞれの構成要件を理解しやすくするために、第１段目については第１、第２段目については第２、第３段目については第３を付して区別して表記する。
【００９２】
第１上層電極配線２３上に、第１上層電極配線２３と同様のストライプ形状に第２下部電極４２と第２半導体層４３を形成し、さらに第２層間絶縁層４８が形成されている。この第２層間絶縁層４８には、第１記憶部２１に対応する位置にそれぞれコンタクトホールが設けられ、このコンタクトホール中に第２埋め込み電極４４と第２抵抗変化層４６とが埋め込み形成されている。そして、この第２抵抗変化層４６に接続し、第１上層電極配線２３に交差するストライプ形状に第２上層電極配線４７が形成されている。さらに、これを埋め込むように第３層間絶縁層５１が形成されている。
【００９３】
第２上層電極配線４７上に、第２上層電極配線４７と同様のストライプ形状に第３下部電極５３と第３半導体層５４を形成し、さらに第４層間絶縁層５９が形成されている。この第４層間絶縁層５９には、第１記憶部２１および第２記憶部４５に対応する位置にコンタクトホールが設けられ、このコンタクトホール中に第３埋め込み電極５５と第３抵抗変化層５７とが埋め込み形成されている。そして、この第３抵抗変化層５７に接続し、第２上層電極配線４７に交差するストライプ形状に第３上層電極配線５８が形成されている。さらに、これらを埋め込み保護するために絶縁保護層６０が形成されている。
【００９４】
なお、第２下部電極４２、第２半導体層４３および第２埋め込み電極４４で第２非オーミック性素子４１を構成している。また、第２埋め込み電極４４と第２抵抗変化層４６、この第２抵抗変化層４６に接続する領域の第２上層電極配線４７で第２記憶部４５を構成している。さらに、第３下部電極５３、第３半導体層５４および第３埋め込み電極５５で第３非オーミック性素子５２を構成している。また、第３埋め込み電極５５と第３抵抗変化層５７、この第３抵抗変化層５７に接続する領域の第３上層電極配線５８で第３記憶部５６を構成している。
【００９５】
また、下層電極配線１５は、埋め込み導体２４、２５と半導体電極配線２６を介して能動素子１２のソース領域１２ａに接続している。また、第１上層電極配線２３についても同様に、埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。さらに、第２上層電極配線４７は、図１４に示すように埋め込み導体２４、２５、４９、５０と半導体電極配線２６とを介して別の能動素子１２のソース領域１２ａに接続されている。また、第３上層電極配線５８についても、第１上層電極配線２３と同様に埋め込み導体（図示せず）と半導体電極配線（図示せず）とを介して別の能動素子（図示せず）に接続されている。
【００９６】
第１段目の下層電極配線１５と第１上層電極配線２３とは、それぞれビット線とワード線のいずれかとなり、図３に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。また、第１上層電極配線２３と第２上層電極配線４７とは、同様にそれぞれビット線とワード線のいずれかとなり、図３に示す回路のビット線デコーダとワード線デコーダにそれぞれ接続される。ただし、第１段目において、第１上層電極配線２３がビット線を構成している場合には、第２段目においてもビット線を構成し、第２上層電極配線４７はワード線を構成するように設計されている。さらに、第２上層電極配線４７がワード線を構成する場合には、第３上層電極配線５８はビット線を構成するように設計されている。
【００９７】
以上のように、本実施の形態の不揮発性半導体記憶装置４０の場合には、それぞれの段に設けた記憶部２１、４５、５６に対して個別にそれぞれ非オーミック性素子１７、４１、５２が設けられているので、それぞれの段に設けられている記憶部２１、４５、５６の書き込みと読み出しを安定に、かつ確実に行うことができる。
【００９８】
このような多段構成の記憶部と非オーミック性素子を有する不揮発性半導体記憶装置４０の製造工程は、基本的には第１の形態の不揮発性半導体記憶装置１０において説明した２種類の製造工程を繰り返せばよい。また、第２の形態の不揮発性半導体記憶装置３０において説明した製造工程を繰り返してもよい。
【００９９】
（第４の実施の形態）
図１５は、本発明の第４の実施の形態にかかる不揮発性半導体記憶装置７０の要部である非オーミック性素子７２と記憶部８１の構成を示す断面図である。本実施の形態の不揮発性半導体記憶装置７０は、埋め込み電極７５と抵抗変化層８２との間に、抵抗変化層８２中に拡散し難く、しかも抵抗変化層８２を酸化、還元しないような導体材料を接続電極７７として埋め込み形成されている。
【０１００】
また、上部電極７８が少なくとも２層構成からなり、抵抗変化層８２に接続する面側にも、接続電極７９を設けている。これらの接続電極７７、７９は、例えばＰｔ、Ｉｒ、ＴａＮあるいは窒化チタン（ＴｉＮ）等の導体材料を用いることができる。そして、この接続電極７９上に、接続電極７９に接続し、半導体プロセスにおいて一般的に用いられている、例えばＡｌまたはＣｕからなる導体材料を用いて、下層電極配線７１に交差するストライプ形状に上層電極配線８０が形成されている。また、接続電極７９をマトリクス領域外まで延在させて、接続電極７９を上層電極配線の一部として機能するようにしてもよい。その他の構成については、第１の実施の形態の不揮発性半導体記憶装置１０と同じであるので説明を省略する。
【０１０１】
このような構成とすることにより、抵抗変化層とは独立して上層電極配線を設けることができるので、接続電極と上部電極とでそれぞれ最適な材料を選択することができる。また、例えばトランジスタ等の能動素子を含む半導体回路が形成されたシリコン単結晶基板を用いる場合には、上層電極配線と上記能動素子との電気的な接続も容易に行うことができる。
【０１０２】
このような構成において、下部電極７３と絶縁体層７４および金属電極体層である埋め込み電極７５とでＭＩＭダイオードからなる非オーミック性素子７２を構成している。また、埋め込み形成された接続電極７７、抵抗変化層８２およびこの抵抗変化層８２に接続する領域の接続電極７９で記憶部８１を構成している。
【０１０３】
本実施の形態の場合には、この非オーミック性素子７２として、下部電極７３と埋め込み電極７５をＡｌで形成し、絶縁体層７４として窒化シリコン（ＳｉＮ）を用いた。ＳｉＮはスパッタリング法により形成することで、良好な絶縁性を有し、かつ緻密な薄膜を容易に形成でき、一般的な半導体プロセス技術を用いればストライプ形状に加工することも容易である。
【０１０４】
なお、本実施の形態では、絶縁体層７４としてＳｉＮを用いるＭＩＭダイオードの場合について説明したが、本発明はこれに限定されない。例えば、アルミナ（ＡｌＯ）あるいはチタニア（ＴｉＯ）を用いてもよい。ＡｌＯを用いる場合には、例えばＡｌ膜を成膜した後、ドライ熱酸化法、ウエット熱酸化法、プラズマ酸化法あるいは反応性スパッタリング方式により直接ＡｌＯ膜を形成する方法等、いずれの方法でもよい。
【０１０５】
なお、本実施の形態では、抵抗変化層８２の両面に接続電極７７、７９を設けたが、これらは必ずしも必須ではない。第１の実施の形態の不揮発性半導体記憶装置１０または第２の実施の形態の不揮発性半導体記憶装置３０と同様な構成としてもよい。さらに、図１４に示すような積層構成の不揮発性半導体記憶装置４０と同じような構成とすることも可能である。
【０１０６】
（第５の実施の形態）
図１６は、本発明の第５の実施の形態にかかる不揮発性半導体記憶装置９０の要部である非オーミック性素子９２と記憶部９６の構成を示す断面図である。本実施の形態の不揮発性半導体記憶装置９０は、非オーミック性素子９２がｎ型半導体層９３とｐ型半導体層９４との積層構成からなるｐｎ接合ダイオードにより構成されていることが特徴である。さらに、本実施の形態の場合には、非オーミック性素子９２を構成するｐ型半導体層９４が埋め込み電極９７とともにコンタクトホールに埋め込まれている点に特徴を有している。なお、ｎ型半導体層９３を埋め込み電極９７とともに埋め込み形成してもよい。
【０１０７】
また、記憶部９６は、埋め込み電極９７と抵抗変化層９８、この抵抗変化層９８に接続する領域の上層電極配線９９により構成されており、下層電極配線９１、層間絶縁層９５および上層電極配線９９については、第１の実施の形態の不揮発性半導体記憶装置１０と基本構成は同じであるが、抵抗変化層９８を層間絶縁層９５上で埋め込み電極９７に接続し、コンタクトホールよりも大きな形状を有するように形成されていることが特徴である。さらに、抵抗変化層９８を上層電極配線９９と同様に下層電極配線９１に交差するストライプ形状に形成してもよい。なお、本実施の形態では、層間絶縁層９５上に抵抗変化層９８を形成したが、第１の実施の形態の不揮発性半導体記憶装置１０や第２の実施の形態の不揮発性半導体記憶装置３０と同様に、コンタクトホール中に埋め込み形成してもよい。
【０１０８】
このようなｐｎ接合ダイオードを構成するためのｐ型半導体材料としては、例えばＺｎＯ、ＣｄＯ、ＳｎＯ２、ＴｉＯ２、ＣｅＯ２、Ｆｅ３Ｏ４、ＷＯ３、Ｔａ２O５から選択されたいずれかの材料を用い、ｎ型半導体材料としては、例えばＦｅ（１−ｙ）Ｏ、ＮｉＯ、ＣｏＯ、Ｃｕ２Ｏ、ＭｎＯ２から選択されたいずれかの材料を用いることができる。さらに、ｐ型にドープしたシリコンとｎ型にドープしたシリコンを用いることもできる。
【０１０９】
なお、本発明は、非オーミック性素子が第１、第２の実施の形態で説明したＭＳＭダイオード、第４の実施の形態で説明したＭＩＭダイオードあるいは第５の実施の形態で説明したｐｎ接合型ダイオードだけでなく、例えば半導体層と埋め込み電極でショットキー接続を構成するショットキーダイオードであってもよい。この場合の不揮発性半導体記憶装置の構成としては、図１に示す不揮発性半導体記憶装置１０、図４に示す不揮発性半導体記憶装置３０、図１５に示す不揮発性半導体記憶装置７０、あるいは図１６に示す不揮発性半導体記憶装置９０と同じような構成とすればよい。すなわち、非オーミック性素子が、半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードであり、半導体層がコンタクトホールよりも大きな形状を有し、金属電極体層である埋め込み電極がコンタクトホール中に埋め込み形成されている。さらに、図１４に示すような積層構成の不揮発性半導体記憶装置４０と同じような構成とすることも可能である。
【０１１０】
非オーミック性素子をショットキーダイオードとした場合には、以下のような効果を得ることができる。第１に、ショットキーダイオードはｐｎ接合ダイオードと異なり、多数キャリア素子であるから、少数キャリアの蓄積ということがなく、高速アクセスが可能になる。第２に、ｐｎ接合を形成する必要がないので、ダイオード構成が簡単になり、かつその製造工程も簡略化できる。第３に、ｐｎ接合は温度による特性変化が問題となるが、ショットキー接合は温度に対して安定であるので、製造工程時の加熱条件等についての制約を広げることができる。
【０１１１】
さらに、例えばｐｎ接合ダイオードを用いる場合には、ダイオードの順方向閾値は高い（約０．５Ｖ）が、例えばチタンシリサイドとｎ型シリコンとの界面を有するショットキーダイオードにおいては、順方向の閾値電圧は０．２Ｖとなるので、読み出しや書き込み時のディスターブを抑制することが可能となる。
【０１１２】
（第６の実施の形態）
図１７は、本発明の第６の実施の形態にかかる不揮発性半導体記憶装置１００の要部である非オーミック性素子１０２と記憶部１０７の構成を示す図で、（ａ）は平面図、（ｂ）は（ａ）の１７Ａ−１７Ａ線の断面を矢印方向に見た断面図である。本実施の形態の不揮発性半導体記憶装置１００は、第１の実施の形態の不揮発性半導体記憶装置１０と基本構成は同じであるが、非オーミック性素子１０２を構成する下部電極１０３と半導体層１０４が、それぞれの記憶部１０７ごとに分離して形成されていることが特徴である。また、上層電極配線１０９は、層間絶縁層１０６上で、抵抗変化層１０８に接続し、かつ下層電極配線１０１に交差するストライプ形状に形成されている。
【０１１３】
このような構成とすることにより、上層電極配線１０９をマトリクス領域外に設けたコンタクトホール中の埋め込み導体（図示せず）を介して能動素子（図示せず）に接続する工程を簡略化できる。
【０１１４】
なお、非オーミック性素子１０２は、金属電極体層である下部電極１０３と半導体層１０４および埋め込み電極１０５により構成されたＭＳＭダイオードからなる。そして、記憶部１０７は、埋め込み電極１０５と抵抗変化層１０８、この抵抗変化層１０８に接続する領域の上層電極配線１０９により構成されている。このように非オーミック性素子１０２をＭＳＭダイオードとした場合には、ダイオード面積を大きく、かつ半導体層１０４を薄く形成することができる。したがって、電流容量を大きくすることができるだけでなく、特性ばらつきを低減することも可能となる。
【０１１５】
さらに、非オーミック性素子１０２としてはＭＳＭダイオードに限定されず、半導体層１０４の代わりに絶縁体層を用いたＭＩＭダイオード、ｐｎ接合型ダイオードあるいはショットキー接合ダイオードのいずれの構成とすることも可能である。
【０１１６】
なお、本実施の形態では、非オーミック性素子１０２を構成する下部電極１０３と半導体層１０４の両方を記憶部１０７ごとに分離して形成しているが、半導体層１０４のみを分離して形成し、下部電極１０３は下層電極配線１０１と同様のストライプ形状に形成してもよい。さらに、本実施の形態では、非オーミック性素子１０２を記憶部１０７ごとに分離して設けたが、複数個ずつまとめて分離してもよい。
【０１１７】
また、第６の実施の形態の不揮発性半導体記憶装置においても、第３の実施の形態の不揮発性半導体記憶装置４０のように積層構成とすることもできる。
【産業上の利用可能性】
【０１１８】
本発明の不揮発性半導体記憶装置は、製造方法を簡略化しながら、かつ非オーミック性素子の特性ばらつきや耐圧の安定化に加えて電流容量を大きくすることができるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
【図面の簡単な説明】
【０１１９】
【図１】（ａ）は本発明の第１の実施の形態にかかる不揮発性半導体記憶装置の構成を説明する平面図、（ｂ）は（ａ）の１Ａ−１Ａ線の断面を矢印方向に見た断面図
【図２】（ａ）は第１の実施の形態における不揮発性半導体記憶装置の非オーミック性素子と記憶部の構成を示すための要部の部分拡大図の平面図、（ｂ）は（ａ）の２Ａ−２Ａ線の断面を矢印方向に見た断面図
【図３】第１の実施の形態の不揮発性半導体記憶装置の概略の回路構成を説明するブロック図
【図４】第１の実施の形態の不揮発性半導体記憶装置の製造方法において、能動素子が形成された基板上に層間絶縁層までを形成し、さらに下層電極配線、非オーミック性素子を構成する下部電極と半導体層とを形成するまでの工程を示す図で、（ａ）は能動素子が形成された基板上に層間絶縁層を形成した状態の断面図、（ｂ）は層間絶縁層に下層電極配線を埋め込み形成するための配線溝とコンタクトホールを形成した状態の断面図、（ｃ）はデュアルダマシン法により、層間絶縁層に下層電極配線を埋め込み形成した状態の断面図、（ｄ）は下層電極配線を含む層間絶縁層上に非オーミック性素子を構成する下部電極と半導体層とを積層形成した状態の断面図
【図５】第１の実施の形態の不揮発性半導体記憶装置の製造方法において、非オーミック性素子を構成する下部電極と半導体層とを含む層間絶縁膜上にさらに層間絶縁膜を形成し、それにコンタクトホールを形成する工程を示す図で、（ａ）は層間絶縁膜を形成した状態の断面図、（ｂ）はコンタクトホールを形成した状態の平面図、（ｃ）は（ｂ）に示す５Ａ−５Ａ線の断面を矢印方向に見た断面図
【図６】第１の実施の形態の不揮発性半導体記憶装置の製造方法において、埋め込み電極と抵抗変化層とをコンタクトホールに埋め込む工程を示す図で、（ａ）は埋め込み電極となる電極薄膜層を形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層上の電極薄膜層を除去した状態の断面図、（ｃ）はさらにオーバポリッシュしてコンタクトホール中の埋め込み電極を一部除去した状態の断面図、（ｄ）は抵抗変化層となる抵抗薄膜層を形成した状態の断面図
【図７】第１の実施の形態の不揮発性半導体記憶装置の製造方法において、コンタクトホール中に埋め込み電極と抵抗変化層とを埋め込み形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す５Ａ−５Ａ線の断面を矢印方向に見た断面図
【図８】第１の実施の形態の不揮発性半導体記憶装置の製造方法において、上部電極配線を形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す５Ａ−５Ａ線の断面を矢印方向に見た断面図
【図９】（ａ）は本発明の第２の実施の形態にかかる不揮発性半導体記憶装置の構成を説明する断面図、（ｂ）は第２の実施の形態における不揮発性半導体記憶装置の非オーミック性素子と記憶部の構成を示すための要部の部分拡大図の断面図
【図１０】第２の実施の形態の不揮発性半導体記憶装置の製造方法であって、層間絶縁層に埋め込み形成された下層電極配線上に非オーミック性素子を構成する下部電極と半導体層とを積層形成し、さらに３層構成からなる層間絶縁膜を形成し、それにコンタクトホールを形成するまでの工程を示す図で、（ａ）は層間絶縁層に埋め込み形成された下層電極配線上に非オーミック性素子を構成する下部電極と半導体層とを積層形成した状態の断面図、（ｂ）は３層構成からなる層間絶縁膜を形成した状態の断面図、（ｃ）は中層層間絶縁層と下層層間絶縁層との境界面までコンタクトホールを形成した状態の断面図、（ｄ）はさらにオーバエッチングにより半導体層までコンタクトホールを形成した状態の断面図
【図１１】第２の実施の形態の不揮発性半導体記憶装置の製造方法であって、層間絶縁層に設けたコンタクトホールに埋め込み電極を埋め込み形成する工程を示す図で、（ａ）は埋め込み電極となる電極薄膜層を形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層上の電極薄膜層を除去した状態の断面図、（ｃ）埋め込み電極をさらにオーバポリッシュしてコンタクトホール中の埋め込み電極を一部除去した状態の断面図
【図１２】第２の実施の形態の不揮発性半導体記憶装置の製造方法であって、コンタクトホール中に抵抗変化層を埋め込み形成し、上部電極配線を埋め込み形成するための層間絶縁層を形成するまでの工程を示す図で、（ａ）は抵抗変化層となる抵抗薄膜層をコンタクトホールを含む層間絶縁層上に形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層上の抵抗薄膜層を除去した状態の断面図、（ｃ）はさらに層間絶縁層を形成した状態の断面図
【図１３】第２の実施の形態の不揮発性半導体記憶装置の製造方法であって、層間絶縁層に配線溝を形成して、配線溝中に上部電極配線を埋め込み形成する工程を示す図で、（ａ）は層間絶縁層に配線溝を形成した状態の断面図、（ｂ）は上部電極配線となる電極薄膜層を配線溝を含む層間絶縁層上に形成した状態の断面図、（ｃ）はＣＭＰにより層間絶縁層上の電極薄膜層を除去して配線溝中に埋め込んだ状態の断面図
【図１４】本発明の第３の実施の形態の不揮発性半導体記憶装置の構成を説明するための断面図
【図１５】本発明の第４の実施の形態にかかる不揮発性半導体記憶装置の要部である非オーミック性素子と記憶部の構成を示す断面図
【図１６】本発明の第５の実施の形態にかかる不揮発性半導体記憶装置の要部である非オーミック性素子と記憶部の構成を示す断面図
【図１７】本発明の第６の実施の形態にかかる不揮発性半導体記憶装置の要部である非オーミック性素子と記憶部の構成を示す図で、（ａ）は平面図、（ｂ）は（ａ）の１７Ａ−１７Ａ線での断面を矢印方向に見た断面図
【符号の説明】
【０１２０】
５    ワード線デコーダ
６    ビット線デコーダ
７    読み出し回路
１０，３０，４０，７０，９０，１００    不揮発性半導体記憶装置（ＲｅＲＡＭ）
１１    基板
１２    能動素子
１２ａ    ソース領域
１２ｂ    ドレイン領域
１２ｃ    ゲート絶縁膜
１２ｄ    ゲート電極
１３，１４    半導体層間絶縁層
１５，７１，９１，１０１    下層電極配線
１５ａ    配線溝
１６，３１，３２，７６，９５，１０６    層間絶縁層
１７    非オーミック性素子（第１非オーミック性素子）
１８，７３，１０３    下部電極（第１下部電極）
１９，１０４    半導体層
２０，７５，９７，１０５    埋め込み電極（金属電極体層）
２０ａ，２３ａ    電極薄膜層
２１    記憶部（第１記憶部）
２２，８２，９８，１０８    抵抗変化層
２２ａ    抵抗薄膜層
２３，８０，９９，１０９    上層電極配線（第１上層電極配線）
２７    絶縁保護層（第１層間絶縁層）
２４，２５，２８，４９，５０    埋め込み導体
２４ａ    コンタクトホール
２６    半導体電極配線
２９    コンタクトホール
３１ａ    下層層間絶縁層
３１ｂ    中層層間絶縁層
３１ｃ    上層層間絶縁層
３３    配線溝
４１    第２非オーミック性素子（非オーミック性素子）
４２    第２下部電極
４３    第２半導体層
４４    第２埋め込み電極
４５    第２記憶部（記憶部）
４６    第２抵抗変化層
４７    第２上層電極配線
４８    第２層間絶縁層
５１    第３層間絶縁層
５２    第３非オーミック性素子（非オーミック性素子）
５３    第３下部電極
５４    第３半導体層
５５    第３埋め込み電極
５６    第３記憶部（記憶部）
５７    第３抵抗変化層
５８    第３上層電極配線
５９    第４層間絶縁層
６０    絶縁保護層
７２，９２，１０２    非オーミック性素子
７４    絶縁体層
７７，７９    接続電極
７８    上部電極
８１，９６，１０７    記憶部
９３    ｎ型半導体層
９４    ｐ型半導体層
【図１】
2011151049.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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