(57)【要約】【課題】メモリセル部と周辺回路部との段差を低減させつつ、メモリセル部を積層する。【解決手段】メモリセル部Ｒ１には、層間絶縁膜１１と半導体層９とが交互に積層された積層構造をフィン状に半導体基板１上に配置し、周辺回路部Ｒ２には、ゲート絶縁膜３を介してゲート電極４を半導体基板１上に配置し、ゲート電極４の上面の高さは、層間絶縁膜１１と半導体層９とが交互に積層された積層構造の上面の高さと実質的に等しくなるように設定する。【選択図】      図１
2011049395.tif 000002
【特許請求の範囲】
【請求項１】
層間絶縁膜と半導体層とが交互に積層された積層構造が半導体基板上にフィン状に配置され、前記フィン状の積層構造と交差するように電荷蓄積層を介して制御ゲート電極が配置されたメモリセル部と、
前記フィン状の積層構造と上面の高さが実質的に等しくなるようにゲート電極がゲート絶縁膜を介して前記半導体基板上に配置された周辺回路部とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記層間絶縁膜と半導体層とが交互に積層された積層構造は、前記半導体基板に形成された段差の底部に配置されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電荷蓄積層および前記制御ゲート電極は、前記周辺回路部の前記ゲート電極上にも配置され、前記ゲート電極上の制御ゲート電極は、前記電荷蓄積層に形成された開口部を介して前記ゲート電極に接続されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ゲート電極は、前記フィン状の積層構造と上面の高さを合わせるスペーサ用の電極を備えた積層構造を有することを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極膜を形成する工程と、
前記ゲート電極膜を前記半導体基板上のメモリセル部から除去する工程と、
前記ゲート電極膜と上面の高さが実質的に等しくなるように層間絶縁膜と半導体層とが交互に積層された積層構造を前記メモリセル部に形成する工程と、
前記積層構造をフィン状に加工する工程と、
前記フィン状の積層構造および前記ゲート電極膜上に電荷蓄積層を形成する工程と、
前記ゲート電極膜の一部を露出させる開口部を前記電荷蓄積層に形成する工程と、
前記開口部を介して前記ゲート電極膜に接続された制御ゲート電極膜を前記電荷蓄積層上に形成する工程と、
前記制御ゲート電極膜、前記電荷蓄積層および前記ゲート電極膜のパターニングを一括して行うことにより、前記フィン状の積層構造と交差するように前記電荷蓄積層を介して配置された制御ゲート電極を前記メモリセル部に形成するとともに、前記開口部を介して接続された制御ゲート電極が上部に配置されたゲート電極を前記半導体基板上の周辺回路部に形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関し、特に、ＮＡＮＤ型フラッシュメモリの積層構造に適用して好適なものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの分野では、リソグラフィ技術の解像度の限界に制約されることなく高集積化を達成するために、積層型メモリが注目されている。ここで、積層型メモリを製造する際の工程数を削減するため、積層されたアクティブエリアを一括加工で形成し、制御ゲート電極を一括形成するとともに、積層された各メモリ層を階層選択トランジスタで一括選択する方式が提案されている（特許文献１）。
【０００３】
しかしながら、従来のＮＡＮＤ型フラッシュメモリの積層構造では、メモリセル部の高さが高くなるため、選択トランジスタなどが形成される周辺回路部との段差が大きくなる。このため、メモリセル部と周辺回路部とを平坦化するために周辺回路部上に形成される層間絶縁膜の膜厚が増大し、コンタクトホールの形成やコンタクトプラグの埋め込みが困難になることがあった。
【０００４】
また、積層型メモリでは、ソース／ドレインを周辺回路部に形成するためのイオン注入がメモリセル部の形成前に行われる。このため、メモリセル部の形成時の熱処理工程によって周辺回路部のトランジスタ特性が劣化することがあった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−７８４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、メモリセル部と周辺回路部との段差を低減させつつ、メモリセル部を積層することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、層間絶縁膜と半導体層とが交互に積層された積層構造が半導体基板上にフィン状に配置され、前記フィン状の積層構造と交差するように電荷蓄積層を介して制御ゲート電極が配置されたメモリセル部と、前記フィン状の積層構造と上面の高さが実質的に等しくなるようにゲート電極がゲート絶縁膜を介して前記半導体基板上に配置された周辺回路部とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【０００８】
本発明の一態様によれば、半導体基板上にゲート絶縁膜を介してゲート電極膜を形成する工程と、前記ゲート電極膜を前記半導体基板上のメモリセル部から除去する工程と、前記ゲート電極膜と上面の高さが実質的に等しくなるように層間絶縁膜と半導体層とが交互に積層された積層構造を前記メモリセル部に形成する工程と、前記積層構造をフィン状に加工する工程と、前記フィン状の積層構造および前記ゲート電極膜上に電荷蓄積層を形成する工程と、前記ゲート電極膜の一部を露出させる開口部を前記電荷蓄積層に形成する工程と、前記開口部を介して前記ゲート電極膜に接続された制御ゲート電極膜を前記電荷蓄積層上に形成する工程と、前記制御ゲート電極膜、前記電荷蓄積層および前記ゲート電極膜のパターニングを一括して行うことにより、前記フィン状の積層構造と交差するように前記電荷蓄積層を介して配置された制御ゲート電極を前記メモリセル部に形成するとともに、前記開口部を介して接続された制御ゲート電極が上部に配置されたゲート電極を前記半導体基板上の周辺回路部に形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、メモリセル部と周辺回路部との段差を低減させつつ、メモリセル部を積層することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図。
【図２】図２（ａ）は、図１の不揮発性半導体記憶装置の製造方法を示す断面図、図２（ｂ）は、図２（ａ）のＡ−Ａ´線で切断した断面図、図２（ｃ）は、図２（ａ）のＢ−Ｂ´線で切断した断面図。
【図３】図３（ａ）は、図１の不揮発性半導体記憶装置の製造方法を示す断面図、図３（ｂ）は、図３（ａ）のＡ−Ａ´線で切断した断面図、図３（ｃ）は、図３（ａ）のＢ−Ｂ´線で切断した断面図。
【図４】図４（ａ）は、図１の不揮発性半導体記憶装置の製造方法を示す断面図、図４（ｂ）は、図４（ａ）のＡ−Ａ´線で切断した断面図、図４（ｃ）は、図４（ａ）のＢ−Ｂ´線で切断した断面図。
【図５】図５（ａ）は、図１の不揮発性半導体記憶装置の製造方法を示す断面図、図５（ｂ）は、図５（ａ）のＡ−Ａ´線で切断した断面図、図５（ｃ）は、図５（ａ）のＢ−Ｂ´線で切断した断面図。
【図６】図６（ａ）は、図１の不揮発性半導体記憶装置の製造方法を示す断面図、図６（ｂ）は、図６（ａ）のＡ−Ａ´線で切断した断面図、図６（ｃ）は、図６（ａ）のＢ−Ｂ´線で切断した断面図。
【図７】図７（ａ）は、図１の不揮発性半導体記憶装置の製造方法を示す断面図、図７（ｂ）は、図７（ａ）のＡ−Ａ´線で切断した断面図、図７（ｃ）は、図７（ａ）のＢ−Ｂ´線で切断した断面図。
【図８】図８（ａ）は、図１の不揮発性半導体記憶装置の製造方法を示す断面図、図８（ｂ）は、図８（ａ）のＡ−Ａ´線で切断した断面図、図８（ｃ）は、図８（ａ）のＢ−Ｂ´線で切断した断面図。
【図９】図９（ａ）は、図１の不揮発性半導体記憶装置の製造方法を示す断面図、図９（ｂ）は、図９（ａ）のＡ−Ａ´線で切断した断面図、図９（ｃ）は、図９（ａ）のＢ−Ｂ´線で切断した断面図。
【図１０】図１０（ａ）は、図１の不揮発性半導体記憶装置の製造方法を示す断面図、図１０（ｂ）は、図１０（ａ）のＡ−Ａ´線で切断した断面図、図１０（ｃ）は、図１０（ａ）のＢ−Ｂ´線で切断した断面図。
【図１１】図１１は、本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図。
【図１２】図１２（ａ）は、図１１の不揮発性半導体記憶装置の製造方法を示す断面図、図１２（ｂ）は、図１２（ａ）のＡ−Ａ´線で切断した断面図、図１２（ｃ）は、図１２（ａ）のＢ−Ｂ´線で切断した断面図。
【図１３】図１３（ａ）は、図１１の不揮発性半導体記憶装置の製造方法を示す断面図、図１３（ｂ）は、図１３（ａ）のＡ−Ａ´線で切断した断面図、図１３（ｃ）は、図１３（ａ）のＢ−Ｂ´線で切断した断面図。
【図１４】図１４（ａ）は、図１１の不揮発性半導体記憶装置の製造方法を示す断面図、図１４（ｂ）は、図１４（ａ）のＡ−Ａ´線で切断した断面図、図１４（ｃ）は、図１４（ａ）のＢ−Ｂ´線で切断した断面図。
【図１５】図１５（ａ）は、図１１の不揮発性半導体記憶装置の製造方法を示す断面図、図１５（ｂ）は、図１５（ａ）のＡ−Ａ´線で切断した断面図、図１５（ｃ）は、図１５（ａ）のＢ−Ｂ´線で切断した断面図。
【図１６】図１６（ａ）は、図１１の不揮発性半導体記憶装置の製造方法を示す断面図、図１６（ｂ）は、図１６（ａ）のＡ−Ａ´線で切断した断面図、図１６（ｃ）は、図１６（ａ）のＢ−Ｂ´線で切断した断面図。
【図１７】図１７（ａ）は、図１１の不揮発性半導体記憶装置の製造方法を示す断面図、図１７（ｂ）は、図１７（ａ）のＡ−Ａ´線で切断した断面図、図１７（ｃ）は、図１７（ａ）のＢ−Ｂ´線で切断した断面図。
【図１８】図１８（ａ）は、図１１の不揮発性半導体記憶装置の製造方法を示す断面図、図１８（ｂ）は、図１８（ａ）のＡ−Ａ´線で切断した断面図、図１８（ｃ）は、図１８（ａ）のＢ−Ｂ´線で切断した断面図。
【図１９】図１９（ａ）は、図１１の不揮発性半導体記憶装置の製造方法を示す断面図、図１９（ｂ）は、図１９（ａ）のＡ−Ａ´線で切断した断面図、図１９（ｃ）は、図１９（ａ）のＢ−Ｂ´線で切断した断面図。
【図２０】図２０（ａ）は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図、図２０（ｂ）は、図２０（ａ）のＡ−Ａ´線で切断した断面図、図２０（ｃ）は、図２０（ａ）のＢ−Ｂ´線で切断した断面図。
【図２１】図２１（ａ）は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図、図２１（ｂ）は、図２１（ａ）のＡ−Ａ´線で切断した断面図、図２１（ｃ）は、図２１（ａ）のＢ−Ｂ´線で切断した断面図。
【図２２】図２２（ａ）は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図、図２２（ｂ）は、図２２（ａ）のＡ−Ａ´線で切断した断面図、図２２（ｃ）は、図２２（ａ）のＢ−Ｂ´線で切断した断面図。
【図２３】図２３（ａ）は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図、図２３（ｂ）は、図２３（ａ）のＡ−Ａ´線で切断した断面図、図２３（ｃ）は、図２３（ａ）のＢ−Ｂ´線で切断した断面図。
【図２４】図２４（ａ）は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図、図２４（ｂ）は、図２４（ａ）のＡ−Ａ´線で切断した断面図、図２４（ｃ）は、図２４（ａ）のＢ−Ｂ´線で切断した断面図。
【図２５】図２５（ａ）は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図、図２５（ｂ）は、図２５（ａ）のＡ−Ａ´線で切断した断面図、図２５（ｃ）は、図２５（ａ）のＢ−Ｂ´線で切断した断面図。
【図２６】図２６（ａ）は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図、図２６（ｂ）は、図２６（ａ）のＡ−Ａ´線で切断した断面図、図２６（ｃ）は、図２６（ａ）のＢ−Ｂ´線で切断した断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００１２】
（第１実施形態）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図である。
図１において、半導体基板１上には、ＮＡＮＤ型フラッシュメモリなどのメモリセルが形成されるメモリセル部Ｒ１および選択トランジスタなどの周辺回路が形成される周辺回路部Ｒ２が設けられている。ここで、メモリセル部Ｒ１と周辺回路部Ｒ２との境界には埋め込み絶縁膜６が半導体基板１に埋め込まれることでＳＴＩ（ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が形成され、メモリセル部Ｒ１と周辺回路部Ｒ２とが素子分離されている。
【００１３】
メモリセル部Ｒ１には、層間絶縁膜１１と半導体層９とが交互に積層された積層構造が半導体基板１上にフィン状に配置されている。そして、メモリセル部Ｒ１には、このフィン状の積層構造と交差するように電荷蓄積層１３を介して制御ゲート電極１４、１５が配置されている。ここで、制御ゲート電極１４は、電荷蓄積層１３を介して半導体層９の側面に配置され、半導体層９の側面にチャンネル領域を形成することができる。なお、半導体基板１および半導体層９の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅまたはＩｎＧａＡｓＰなどの中から選択することができる。また、半導体層９は、単結晶半導体から構成するようにしてもよいし、多結晶半導体から構成するようにしてもよいし、連続粒界結晶半導体（Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成するようにしてもよい。なお、レーザーアニール法またはＮｉ触媒法で多結晶シリコン膜を結晶化させることで、連続粒界結晶半導体を形成することができる。また、電荷蓄積層１３としては、例えば、ＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）構造を用いるようにしてもよいし、ＡＮＯ（酸化アルミニウム膜／シリコン窒化膜／シリコン酸化膜）構造を用いるようにしてもよいし、浮遊ゲート構造を用いるようにしてもよい。または、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｙ２Ｏ３、ＺｒＯ２等の金属酸化膜、あるいはこのような金属膜を複数種組み合わせた膜を用いるようにしてもよい。また、層間絶縁膜１１の材料は、例えば、シリコン酸化膜を用いるようにしてもよいし、有機膜を用いるようにしてもよい。また、制御ゲート電極１４、１５の材料は、例えば、多結晶シリコンを用いることができる。そして、メモリセル部Ｒ１の制御ゲート電極１５上には、シリサイド膜２０が形成されている。
【００１４】
一方、周辺回路部Ｒ２には、ゲート絶縁膜３を介してゲート電極４が半導体基板１上に配置されている。そして、ゲート電極４上には、電荷蓄積層１３、制御ゲート電極１４、１５およびシリサイド膜２０が順次積層されている。なお、シリサイド膜２０の代わりに、Ｗ／ＴｉＮ／Ｔｉ、ＴｉＮ／Ｔｉ、ＷＳｉ、Ｗ／ＴａＮ等の金属膜を用いるようにしてもよい。
【００１５】
ここで、電荷蓄積層１３および制御ゲート電極１４には、ゲート電極４を露出させる開口部Ｋ１が形成されている。そして、周辺回路部Ｒ２の制御ゲート電極１５は、開口部Ｋ１を介してゲート電極４に接続されている。また、周辺回路部Ｒ２の半導体基板１には、ゲート電極４の両側にＬＤＤ層Ｆ１を介して配置された高濃度不純物拡散層Ｆ２が形成されている。なお、この高濃度不純物拡散層Ｆ２は、周辺回路部Ｒ２に形成される電界効果トランジスタのソース／ドレインとして用いることができる。
【００１６】
ここで、半導体基板１上におけるゲート電極４の上面の高さは、層間絶縁膜１１と半導体層９とが交互に積層された積層構造の上面の高さと実質的に等しくなるように設定することができる。
これにより、半導体基板１上で層間絶縁膜１１と半導体層９とを交互に積層させた場合においても、メモリセル部Ｒ１と周辺回路部Ｒ２との段差を低減させることができる。このため、層間絶縁膜１１と半導体層９とが交互に積層された積層構造を半導体基板１上に形成してからＬＤＤ層Ｆ１および高濃度不純物拡散層Ｆ２を半導体基板１に形成することができ、メモリセル部Ｒ１の形成時の熱処理工程によって周辺回路部Ｒ２のトランジスタ特性が劣化するのを防止することができる。
【００１７】
図２（ａ）〜図１０（ａ）は、図１の不揮発性半導体記憶装置の製造方法を示す断面図、図２（ｂ）〜図１０（ｂ）は、図２（ａ）〜図１０（ａ）のＡ−Ａ´線でそれぞれ切断した断面図、図２（ｃ）〜図１０（ｃ）は、図２（ａ）〜図１０（ａ）のＢ−Ｂ´線でそれぞれ切断した断面図である。なお、この製造方法では、ビットラインのハーフピッチが３２ｎｍ、ワードラインのハーフピッチが２２ｎｍデザインのメモリセルを２層積層することにより、平面セル構造での１９ｎｍ世代に相当するセル面積１３２０ｎｍ２を実現するフラッシュメモリを例にとった。
【００１８】
図２において、リソグラフィ技術及び反応性イオンエッチング技術により、半導体基板１上のメモリセル部Ｒ１と周辺回路部Ｒ２にリセスを形成する。なお、このリセスの深さは、例えば、２５ｎｍ程度に設定することができる。この工程は、フラッシュメモリの高電圧回路部と低電圧回路部のゲート酸化膜厚に起因する段差を解消するために行われる。
【００１９】
次に、半導体基板１の熱酸化を行うことにより、半導体基板１上にゲート絶縁膜３を形成する。そして、リソグラフィ技術及びウェットエッチング技術により、周辺回路部Ｒ２の低電圧回路部のゲート絶縁膜３を除去する。そして、半導体基板１の熱酸化を行うことにより、周辺回路部Ｒ２の低電圧回路部の半導体基板１上にゲート絶縁膜２を形成する。なお、ゲート絶縁膜２、３としては、例えば、シリコン熱酸化膜を用いることができる。また、ゲート絶縁膜２の膜厚は、例えば、６ｎｍ程度に設定することができる。また、ゲート絶縁膜２の形成後のゲート絶縁膜３の膜厚は、例えば、４０ｎｍ程度に設定することができる。
【００２０】
次に、ＣＶＤなどの方法により、ゲート電極膜４ａをゲート絶縁膜２、３上に形成する。なお、ゲート電極膜４ａとしては、例えば、ｎ型多結晶シリコン膜を用いることができる。また、ゲート電極膜４ａの膜厚は、例えば、１１０ｎｍ程度に設定することができる。
【００２１】
次に、ＣＶＤなどの方法により、ＣＭＰストッパ膜５をゲート電極膜４ａ上に形成する。なお、ＣＭＰストッパ膜５としては、例えば、シリコン窒化膜を用いることができる。また、ＣＭＰストッパ膜５の膜厚は、例えば、３０ｎｍ程度に設定することができる。
【００２２】
次に、リソグラフィ技術及び反応性イオンエッチング技術により、ＣＭＰストッパ膜５、ゲート電極膜４ａ、ゲート絶縁膜２、３および半導体基板１にアイソレーション溝を形成する。そして、ＣＶＤなどの方法により、アイソレーション溝に埋め込まれた埋め込み絶縁膜６を形成する。そして、ＣＭＰストッパ膜５が露出するまでＣＭＰにて埋め込み絶縁膜６を薄膜化することにより、周辺回路部Ｒ２を素子分離するＳＴＩ構造を半導体基板１に形成する。なお、埋め込み絶縁膜６としては、例えば、ＨＤＰ−ＳｉＯ２（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＳｉＯ２）膜またはＴＥＯＳ−Ｏ３膜を用いることができる。
【００２３】
次に、図３に示すように、リソグラフィ技術及び反応性イオンエッチング技術により、
メモリセル部Ｒ１のＣＭＰストッパ膜５、ゲート電極膜４ａおよびゲート絶縁膜３を除去し、メモリセル部Ｒ１の半導体基板１を露出させる。
【００２４】
次に、図４に示すように、ＣＶＤなどの方法により、ＨＴＯ膜を半導体基板１上に形成する。そして、反応性イオンエッチングにより、そのＨＴＯ膜を薄膜化することにより、ＣＭＰストッパ膜５、ゲート電極膜４ａおよびゲート絶縁膜３の側壁にサイドウォール７を形成するとともに、半導体基板１上のＨＴＯ膜を除去する。そして、希弗酸処理にて半導体基板１の清浄表面を露出させる。
【００２５】
次に、ＬＰＣＶＤ法により、メモリセル部Ｒ１の半導体基板１上に半導体層８、９を交互に積層する。なお、半導体層８は、半導体層９よりもエッチングレートが大きな材質を用いることができ、半導体層８、９の材料としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から、格子整合をとることができるように選択された組み合わせを用いることができる。例えば、ＳｉとＳｉＧｅの組み合わせであってもよいし、ＧａＡｓとＧａＡｌＡｓの組み合わせであってもよいし、ＧａＩｎＡｓＰとＩｎＰの組み合わせであってもよい。特に、半導体基板１がＳｉの場合、半導体層８としてＳｉＧｅ、半導体層９としてＳｉを用いることが好ましい。半導体層８、９の膜厚は、例えば、下から順に２０ｎｍ、４５ｎｍ、２０ｎｍ、４５ｎｍ、２０ｎｍ、１０ｎｍに設定することができる。また、このとき、半導体層９の各層を形成するたびに、イオン注入などにより半導体層９に局所的に不純物をドープすることができる。特に積層された半導体層９の層毎に異なる配置で不純物拡散層を形成することで、半導体層９の各層の周辺回路への接続を独立制御することが可能となる。例えば、半導体層９がｐ型のＳｉからなる場合、ＡｓやＰなどのｎ型の不純物をイオン注入すればよい。
【００２６】
なお、サイドウォール７の近傍では、半導体層８、９のエピタキシャル成長が行われないため、半導体層８、９の積層構造の周囲には傾斜面が生成され、サイドウォール７と半導体層８、９の積層構造との間には楔状の凹部が形成される。
【００２７】
次に、ＣＶＤなどの方法により、半導体基板１上に平坦化膜１０を形成する。平坦化膜１０は、例えば、シリコン酸化膜を用いることができる。そして、ＣＭＰなどの方法にてＣＭＰストッパ膜５が露出するまで平坦化膜１０を薄膜化することにより、メモリセル部Ｒ１を平坦化する。なお、平坦化膜１０は、半導体層８、９の積層構造の周囲が取り囲まれるようにして、サイドウォール７と半導体層８、９の積層構造との間の楔状の凹部に埋め込むことができる。
【００２８】
次に、図５に示すように、リソグラフィ技術及び反応性イオンエッチング技術により、所定の間隔で一定の方向に配列された溝Ｍ１を半導体層８、９の積層構造に形成し、半導体層８、９の側壁を所定の間隔で露出させる。そして、ウェットエッチングにて半導体層８を選択的に除去することにより、半導体層９間に空洞を形成する。なお、ウェットエッチングの薬液としては、例えば、弗酸／硝酸／酢酸混合液を用いることができる。また、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）にて半導体層８を選択的に除去するようにしてもよい。
【００２９】
ここで、半導体層８、９の積層構造の周囲が取り囲まれるようにして平坦化膜１０が埋め込まれているため、半導体層９間に空洞が形成された場合においても、半導体層９の両端を平坦化膜１０にて支持させることができ、半導体層９が陥没するのを防止することができる。
【００３０】
次に、溝Ｍ１を介して半導体層９の上下面を水蒸気酸化することにより、半導体層９間に埋め込まれた層間絶縁膜１１を形成する。なお、層間絶縁膜１１としては、例えば、シリコン熱酸化膜を用いることができる。また、半導体層９間に埋め込まれた層間絶縁膜１１を形成する方法としては、半導体層９の水蒸気酸化の他、ＣＶＤ法またはＡＬＤ法を用いるようにしてもよい。あるいは、塗布法によりＳＯＧ膜を埋め込むようにしてもよいし、液状の有機絶縁膜を半導体層９間の空洞に浸透させた後、硬化させるようにしてもよい。
【００３１】
次に、ＣＶＤなどの方法により、溝Ｍ１に埋め込まれた埋め込み絶縁膜１２を形成する。なお、埋め込み絶縁膜１２としては、例えば、シリコン酸化膜を用いることができる。そして、反応性イオンエッチングにより、埋め込み絶縁膜１２およびＣＭＰストッパ膜５をエッチバックし、周辺回路部Ｒ２のゲート電極膜４ａを露出させる。
【００３２】
次に、図６に示すように、リソグラフィ技術及び反応性イオンエッチングにより、半導体層９と層間絶縁膜１１との積層構造をフィン状に加工し、半導体層９の側面を露出させる。なお、このフィン構造の幅は、例えば、２０ｎｍに設定することができる。また、このフィン構造のハーフピッチは、例えば、３２ｎｍに設定することができる。
【００３３】
次に、希弗酸で前処理を行った後、ＣＶＤなどの方法により、半導体層９の側面が覆われるようにして半導体層９と層間絶縁膜１１との積層構造およびゲート電極膜４ａ上に電荷蓄積層１３を形成する。なお、電荷蓄積層１３としては、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるＯＮＯ構造を用いることができ、その時の膜厚は、例えば、下から順に３ｎｍ、２ｎｍ、８ｎｍに設定することができる。
【００３４】
次に、ＣＶＤなどの方法により、制御ゲート電極膜１４ａを電荷蓄積層１３上に形成する。なお、制御ゲート電極膜１４ａとしては、例えば、ｎ型多結晶シリコン膜を用いることができる。また、制御ゲート電極膜１４ａの膜厚は、例えば、４０ｎｍ程度に設定することができる。
【００３５】
次に、リソグラフィ技術及び反応性イオンエッチングにより、周辺回路部Ｒ２のゲート電極膜４ａを露出させる開口部Ｋ１を電荷蓄積層１３および制御ゲート電極膜１４ａに形成する。
【００３６】
次に、ＣＶＤなどの方法により、開口部Ｋ１を介してゲート電極膜４ａに接続された制御ゲート電極膜１５ａを制御ゲート電極膜１４ａ上に形成する。なお、制御ゲート電極膜１５ａとしては、例えば、ｎ型多結晶シリコン膜を用いることができる。また、制御ゲート電極膜１５ａの膜厚は、例えば、１５０ｎｍ程度に設定することができる。
【００３７】
次に、ＣＶＤなどの方法により、ハードマスク膜１６を制御ゲート電極膜１５ａ上に形成する。なお、ハードマスク膜１６としては、例えば、シリコン窒化膜を用いることができる。また、ハードマスク膜１６の膜厚は、例えば、１００ｎｍ程度に設定することができる。
【００３８】
次に、図７に示すように、リソグラフィ技術及び反応性イオンエッチング技術により、ゲート電極４および制御ゲート電極１４、１５の平面形状に対応するようにハードマスク膜１６をパターニングする。そして、ハードマスク膜１６を介して制御ゲート電極膜１５ａ、１４ａ、電荷蓄積層１３およびゲート電極膜４ａの反応性イオンエッチングを一括して行うことにより、半導体層９と層間絶縁膜１１とのフィン状の積層構造と交差するように電荷蓄積層１３を介して配置された制御ゲート電極１５、１４をメモリセル部Ｒ１に形成するとともに、開口部Ｋ１を介して接続された制御ゲート電極１５が上部に配置されたゲート電極４を周辺回路部Ｒ２に形成する。なお、メモリセル部Ｒ１の制御ゲート電極１５、１４のハーフピッチは、例えば、２２ｎｍに設定することができる。
【００３９】
次に、制御ゲート電極１５、１４が上部に配置されたゲート電極４をマスクとして半導体基板１に不純物をイオン注入することにより、ゲート電極４の両側に配置されたＬＤＤ層Ｆ１を半導体基板１に形成する。なお、水素／酸素混合ガスから生成されるラジカルを用いる高温短時間酸化にてゲート電極４およびその上の制御ゲート電極１５、１４の側壁を酸化し、ゲート電極４およびその上の制御ゲート電極１５、１４の加工不足によって隣接するゲート電極４間および制御ゲート電極１５、１４間に残存した多結晶シリコン膜を焼き切ることにより、これらの短絡を防止するとともに加工ダメージを除去するようにしてもよい。
【００４０】
次に、図８に示すように、ＡＬＤ法により、メモリセル部Ｒ１の制御ゲート電極１４、１５間に埋め込まれた埋め込み絶縁膜１７ａを形成するとともに、周辺回路部Ｒ２のゲート電極４およびその上の制御ゲート電極１５、１４の側壁にサイドウォール１７ｂを形成する。
【００４１】
そして、制御ゲート電極１５、１４が上部に配置されたゲート電極４およびサイドウォール１７ｂをマスクとして半導体基板１に不純物をイオン注入することにより、ＬＤＤ層Ｆ１を介してゲート電極４の両側に配置された高濃度不純物拡散層Ｆ２を半導体基板１に形成する。
【００４２】
次に、図９に示すように、ＣＶＤなどの方法により、酸化バリア膜１８をハードマスク膜１６上に形成する。なお、酸化バリア膜１８としては、例えば、シリコン窒化膜を用いることができる。
【００４３】
次に、ＣＶＤなどの方法により、周辺回路部Ｒ２のゲート電極４およびその上の制御ゲート電極１５、１４が埋め込まれるようにして埋め込み絶縁膜１９を酸化バリア膜１８上に形成する。なお、埋め込み絶縁膜１９としては、例えば、ＢＰＳＧ膜を用いることができる。また、周辺回路部Ｒ２のゲート電極４およびその上の制御ゲート電極１５、１４が完全に埋め込まれるように、水蒸気酸化雰囲気で埋め込み絶縁膜１９を溶融させてもよい。そして、ＣＭＰにて埋め込み絶縁膜１９を薄膜化することにより、埋め込み絶縁膜１９を平坦化する。
【００４４】
次に、図１０に示すように、反応性イオンエッチングにより、埋め込み絶縁膜１９をエッチバックするとともにハードマスク膜１６とその上の酸化バリア膜１８を除去し、制御ゲート電極１５を露出させる。なお、埋め込み絶縁膜１９のエッチバック量は、例えば、９０ｎｍに設定することができる。
【００４５】
次に、スパッタなどの方法により、制御ゲート電極１５上に金属膜を形成する。そして、ＲＴＡなどの方法により、制御ゲート電極１５と金属膜とを反応させ、制御ゲート電極１５の上層にシリサイド膜２０を形成する。そして、ウェットエッチングなどの方法により、未反応の金属膜を除去する。なお、シリサイド膜２０としては、例えば、ニッケルシリサイド膜またはタングステンシリサイド膜を用いることができる。未反応の金属膜を除去する薬液としては、例えば、ＳＰＭ（硫酸／過酸化水素水混合液）を用いることができる。以後、多層配線工程によってフラッシュメモリの回路を形成する。
【００４６】
ここで、上述した第１実施形態によれば、１回のリソグラフィ工程を経ることで層間絶縁膜１１と半導体層９とが交互に積層された積層構造をフィン状に加工するとともに、１回のリソグラフィ工程を経ることで複数層の半導体層９の両側面に制御ゲート電極１４、１５を形成することができる。このため、工程数の増大を抑制しつつ、ＤＧ−ＦｉｎＦＥＴ構造を有するセルトランジスタを複数層に渡って形成することができ、ショートチャネル効果に強くチャンネルの支配力が強いために、２ビット／セル（＝４値）、３ビット／セル（＝８値）のような多値記憶を容易に実現することが可能となるとともに、記憶密度を２倍に向上させることができる。
【００４７】
（第２実施形態）
図１１は、本発明の第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す斜視図である。
図１１において、半導体基板２１上には、メモリセル部Ｒ１１および周辺回路部Ｒ１２が設けられている。ここで、メモリセル部Ｒ１１と周辺回路部Ｒ１２との境界には埋め込み絶縁膜２６が半導体基板２１に埋め込まれている。そして、メモリセル部Ｒ１１の半導体基板２１には、メモリセル部Ｒ１１と周辺回路部Ｒ１２との高さの差異を低減させる段差Ｄ１が形成されている。
【００４８】
そして、メモリセル部Ｒ１１には、層間絶縁膜３０と半導体層２８とが交互に積層された積層構造が半導体基板２１の段差Ｄ１の底部上にフィン状に配置されている。そして、メモリセル部Ｒ２１には、このフィン状の積層構造と交差するように電荷蓄積層３２を介して制御ゲート電極３３、３４が配置されている。ここで、制御ゲート電極３３は、電荷蓄積層３２を介して半導体層２８の側面に配置され、半導体層２８の側面にチャンネル領域を形成することができる。そして、メモリセル部Ｒ１１の制御ゲート電極３４上には、シリサイド膜３９が形成されている。
【００４９】
一方、周辺回路部Ｒ１２には、ゲート絶縁膜２３を介してゲート電極２４が半導体基板２１上に配置されている。そして、ゲート電極２４上には、電荷蓄積層３２、制御ゲート電極３３、３４およびシリサイド膜３９が順次積層されている。ここで、電荷蓄積層３２および制御ゲート電極３３には、ゲート電極２４を露出させる開口部Ｋ２が形成されている。そして、周辺回路部Ｒ１２の制御ゲート電極３４は、開口部Ｋ２を介してゲート電極２４に接続されている。また、周辺回路部Ｒ１２の半導体基板２１には、ゲート電極２４の両側にＬＤＤ層Ｆ１１を介して配置された高濃度不純物拡散層Ｆ１２が形成されている。
【００５０】
ここで、半導体基板２１上におけるゲート電極２４の上面の高さは、層間絶縁膜３０と半導体層２８とが交互に積層された積層構造の上面の高さと実質的に等しくなるように設定することができる。
これにより、半導体基板２１上で層間絶縁膜３０と半導体層２８とを交互に積層させた場合においても、ゲート電極２４の高さを増大させることなく、メモリセル部Ｒ１１と周辺回路部Ｒ１２との段差を低減させることができる。このため、多層配線工程によってフラッシュメモリの回路を形成する場合においても、高濃度不純物拡散層Ｆ１２に接続されるコンタクトホールの形成やコンタクトプラグの埋め込みを容易化することができる。
【００５１】
図１２（ａ）〜図１９（ａ）は、図１１の不揮発性半導体記憶装置の製造方法を示す断面図、図１２（ｂ）〜図１９（ｂ）は、図１２（ａ）〜図１９（ａ）のＡ−Ａ´線でそれぞれ切断した断面図、図１２（ｃ）〜図１９（ｃ）は、図１２（ａ）〜図１９（ａ）のＢ−Ｂ´線でそれぞれ切断した断面図である。なお、この製造方法では、ビットラインのハーフピッチが４３ｎｍ、ワードラインのハーフピッチが２２ｎｍデザインのメモリセルを８層積層することにより、平面セル構造での１１ｎｍ世代に相当するセル面積４７２ｎｍ２を実現するフラッシュメモリを例にとった。
図１２において、リソグラフィ技術及び反応性イオンエッチング技術により、半導体基板２１上のメモリセル部Ｒ１１と周辺回路部Ｒ１２にリセスを形成する。なお、このリセスの深さは、例えば、２５ｎｍ程度に設定することができる。
【００５２】
次に、半導体基板２１の熱酸化を行うことにより、半導体基板２１上にゲート絶縁膜２３を形成する。そして、リソグラフィ技術及びウェットエッチング技術により、周辺回路部Ｒ１２の低電圧回路部のゲート絶縁膜２３を除去する。そして、半導体基板２１の熱酸化を行うことにより、周辺回路部Ｒ１２の低電圧回路部の半導体基板２１上にゲート絶縁膜２２を形成する。なお、ゲート絶縁膜２２、２３としては、例えば、シリコン熱酸化膜を用いることができる。また、ゲート絶縁膜２２の膜厚は、例えば、６ｎｍ程度に設定することができる。また、ゲート絶縁膜２２の形成後のゲート絶縁膜２３の膜厚は、例えば、４０ｎｍ程度に設定することができる。
【００５３】
次に、ＣＶＤなどの方法により、ゲート電極膜２４ａをゲート絶縁膜２２、２３上に形成する。なお、ゲート電極膜２４ａとしては、例えば、ｎ型多結晶シリコン膜を用いることができる。また、ゲート電極膜２４ａの膜厚は、例えば、１１０ｎｍ程度に設定することができる。
【００５４】
次に、ＣＶＤなどの方法により、ＣＭＰストッパ膜２５をゲート電極膜２４ａ上に形成する。なお、ＣＭＰストッパ膜２５としては、例えば、シリコン窒化膜を用いることができる。また、ＣＭＰストッパ膜２５の膜厚は、例えば、３０ｎｍ程度に設定することができる。
【００５５】
次に、図１３に示すように、リソグラフィ技術及び反応性イオンエッチング技術により、ＣＭＰストッパ膜２５、ゲート電極膜２４ａ、ゲート絶縁膜２２、２３および半導体基板２１にアイソレーション溝を形成するとともに、メモリセル部Ｒ２１の半導体基板２１に段差Ｄ１を形成する。そして、ＣＶＤなどの方法により、アイソレーション溝および段差Ｄ１が埋め込まれるようにして絶縁膜を半導体基板２１上に積層する。そして、ＣＭＰストッパ膜５が露出するまでＣＭＰにて絶縁膜を薄膜化することにより、アイソレーション溝に埋め込まれた埋め込み絶縁膜２６ａを形成するとともに、段差Ｄ１に埋め込まれた絶縁膜を平坦化する。そして、リソグラフィ技術及び反応性イオンエッチング技術により、段差Ｄ１に埋め込まれた絶縁膜を選択的にエッチバックすることにより、段差Ｄ１の側壁にサイドウォール２６ｂを形成する。なお、埋め込み絶縁膜２６ａおよびサイドウォール２６ｂとしては、例えば、ＨＤＰ−ＳｉＯ２（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＳｉＯ２）膜またはＴＥＯＳ−Ｏ３膜を用いることができる。
【００５６】
次に、図１４に示すように、希弗酸処理にて半導体基板２１の清浄表面を露出させる。そして、ＬＰＣＶＤ法により、半導体基板２１の段差Ｄ１の底部上に半導体層２７、２８を交互に積層する。なお、半導体基板２１がＳｉの場合、半導体層２７としてＳｉＧｅ、半導体層２８としてＳｉを用いることが好ましい。半導体層２７、２８の膜厚は、例えば、下から順に２０ｎｍ、４５ｎｍ、２０ｎｍ、４５ｎｍ、２０ｎｍ、４５ｎｍ、２０ｎｍ、４５ｎｍ、２０ｎｍ、４５ｎｍ、２０ｎｍ、４５ｎｍ、２０ｎｍ、４５ｎｍ、２０ｎｍ、４５ｎｍ、２０ｎｍ、１０ｎｍに設定することができる。また、積層された半導体層２８の層毎の異なる配置で局所的に不純物がドープされた不純物拡散層を形成することで、半導体層２８の各層の周辺回路への接続を独立制御することが可能となる。 
【００５７】
次に、ＣＶＤなどの方法により、半導体基板２１上に平坦化膜２９を形成する。そして、ＣＭＰなどの方法にてＣＭＰストッパ膜２５が露出するまで平坦化膜２９を薄膜化することにより、メモリセル部Ｒ１１を平坦化する。
【００５８】
次に、図１５に示すように、リソグラフィ技術及び反応性イオンエッチング技術により、半導体層２７、２８の積層構造に溝Ｍ２を形成し、半導体層２７、２８の側壁を所定の間隔で露出させる。そして、ウェットエッチングにて半導体層２７を選択的に除去することにより、半導体層２８間に空洞を形成する。なお、ウェットエッチングの薬液としては、例えば、弗酸／硝酸／酢酸混合液を用いることができる。また、ケミカルドライエッチングにて半導体層２７を選択的に除去するようにしてもよい。
【００５９】
次に、溝Ｍ２を介して半導体層２８の上下面を水蒸気酸化することにより、半導体層２８間に埋め込まれた層間絶縁膜３０を形成する。なお、層間絶縁膜３０としては、例えば、シリコン熱酸化膜を用いることができる。また、半導体層２８間に埋め込まれた層間絶縁膜３０を形成する方法としては、半導体層２８の水蒸気酸化の他、ＣＶＤ法またはＡＬＤ法を用いるようにしてもよい。あるいは、塗布法によりＳＯＧ膜を埋め込むようにしてもよいし、液状の有機絶縁膜を半導体層２８間の空洞に浸透させた後、硬化させるようにしてもよい。
【００６０】
次に、ＣＶＤなどの方法により、溝Ｍ２に埋め込まれた埋め込み絶縁膜３１を形成する。なお、埋め込み絶縁膜３１としては、例えば、シリコン酸化膜を用いることができる。そして、反応性イオンエッチングにより、埋め込み絶縁膜３１およびＣＭＰストッパ膜２５をエッチバックし、周辺回路部Ｒ１２のゲート電極膜２４ａを露出させる。
【００６１】
次に、図１６に示すように、リソグラフィ技術及び反応性イオンエッチングにより、半導体層２８と層間絶縁膜３０との積層構造をフィン状に加工し、半導体層２８の側面を露出させる。なお、このフィン構造の幅は、例えば、３０ｎｍに設定することができる。また、このフィン構造のハーフピッチは、例えば、４３ｎｍに設定することができる。
【００６２】
次に、希弗酸で前処理を行った後、ＣＶＤなどの方法により、半導体層２８の側面が覆われるようにして半導体層２８と層間絶縁膜３０との積層構造およびゲート電極膜２４ａ上に電荷蓄積層３２を形成する。なお、電荷蓄積層３２としては、例えば、酸化アルミニウム膜／シリコン窒化膜／シリコン酸化膜からなるＡＮＯ構造を用いることができ、その時の膜厚は、例えば、下から順に１３ｎｍ、２ｎｍ、３ｎｍに設定することができる。
【００６３】
次に、ＣＶＤなどの方法により、制御ゲート電極膜３３ａを電荷蓄積層３２上に形成する。なお、制御ゲート電極膜３３ａとしては、例えば、ｎ型多結晶シリコン膜を用いることができる。また、制御ゲート電極膜３３ａの膜厚は、例えば、４０ｎｍ程度に設定することができる。
【００６４】
次に、リソグラフィ技術及び反応性イオンエッチングにより、周辺回路部Ｒ１２のゲート電極膜２４ａを露出させる開口部Ｋ２を電荷蓄積層３２および制御ゲート電極膜３３ａに形成する。
【００６５】
次に、ＣＶＤなどの方法により、開口部Ｋ２を介してゲート電極膜２４ａに接続された制御ゲート電極膜３４ａを制御ゲート電極膜３３ａ上に形成する。なお、制御ゲート電極膜３４ａとしては、例えば、ｎ型多結晶シリコン膜を用いることができる。また、制御ゲート電極膜３４ａの膜厚は、例えば、１５０ｎｍ程度に設定することができる。
【００６６】
次に、ＣＶＤなどの方法により、ハードマスク膜３５を制御ゲート電極膜３４ａ上に形成する。なお、ハードマスク膜３５としては、例えば、シリコン窒化膜を用いることができる。また、ハードマスク膜３５の膜厚は、例えば、１００ｎｍ程度に設定することができる。
【００６７】
次に、図１７に示すように、リソグラフィ技術及び反応性イオンエッチング技術により、ゲート電極２４および制御ゲート電極３３、３４の平面形状に対応するようにハードマスク膜３５をパターニングする。そして、ハードマスク膜３５を介して制御ゲート電極膜３４ａ、３３ａ、電荷蓄積層３２およびゲート電極膜２４ａの反応性イオンエッチングを一括して行うことにより、半導体層２８と層間絶縁膜３０とのフィン状の積層構造と交差するように電荷蓄積層３２を介して配置された制御ゲート電極３３、３４をメモリセル部Ｒ１１に形成するとともに、開口部Ｋ２を介して接続された制御ゲート電極３４が上部に配置されたゲート電極２４を周辺回路部Ｒ１２に形成する。なお、メモリセル部Ｒ１１の制御ゲート電極３３、３４のハーフピッチは、例えば、２２ｎｍに設定することができる。
【００６８】
次に、制御ゲート電極３３、３４が上部に配置されたゲート電極２４をマスクとして半導体基板２１に不純物をイオン注入することにより、ゲート電極２４の両側に配置されたＬＤＤ層Ｆ１１を半導体基板２１に形成する。なお、水素／酸素混合ガスから生成されるラジカルを用いる高温短時間酸化にてゲート電極２４およびその上の制御ゲート電極３３、３４の側壁を酸化し、ゲート電極２４およびその上の制御ゲート電極３３、３４の加工不足によって隣接するゲート電極２４間および制御ゲート電極３３、３４間に残存した多結晶シリコン膜を焼き切ることにより、これらの短絡を防止するとともに加工ダメージを除去するようにしてもよい。
【００６９】
次に、図１８に示すように、ＡＬＤ法により、メモリセル部Ｒ１１の制御ゲート電極３３、３４間に埋め込まれた埋め込み絶縁膜３６ａを形成するとともに、周辺回路部Ｒ１２のゲート電極２４およびその上の制御ゲート電極３３、３４の側壁にサイドウォール３６ｂを形成する。
【００７０】
そして、制御ゲート電極３３、３４が上部に配置されたゲート電極２４およびサイドウォール３６ｂをマスクとして半導体基板２１に不純物をイオン注入することにより、ＬＤＤ層Ｆ１１を介してゲート電極２４の両側に配置された高濃度不純物拡散層Ｆ１２を半導体基板２１に形成する。
【００７１】
次に、図１９に示すように、ＣＶＤなどの方法により、酸化バリア膜３７を形成する。なお、酸化バリア膜３７としては、例えば、シリコン窒化膜を用いることができる。
【００７２】
次に、ＣＶＤなどの方法により、周辺回路部Ｒ１２のゲート電極２４およびその上の制御ゲート電極３３、３４が埋め込まれるようにして埋め込み絶縁膜３８を酸化バリア膜３７上に形成する。なお、埋め込み絶縁膜３８としては、例えば、ＢＰＳＧ膜を用いることができる。また、周辺回路部Ｒ１２のゲート電極２４およびその上の制御ゲート電極３３、３４が完全に埋め込まれるように、水蒸気酸化雰囲気で埋め込み絶縁膜３８を溶融させてもよい。そして、ＣＭＰにて埋め込み絶縁膜３８を薄膜化することにより、埋め込み絶縁膜３８を平坦化する。
【００７３】
次に、反応性イオンエッチングにより、埋め込み絶縁膜３８をエッチバックするとともにハードマスク膜３５とその上の酸化バリア膜３７を除去し、制御ゲート電極３４を露出させる。なお、埋め込み絶縁膜３８のエッチバック量は、例えば、９０ｎｍに設定することができる。
【００７４】
次に、スパッタなどの方法により、制御ゲート電極３４上に金属膜を形成する。そして、ＲＴＡなどの方法により、制御ゲート電極３４と金属膜とを反応させ、制御ゲート電極３４の上層にシリサイド膜３９を形成する。そして、ウェットエッチングなどの方法により、未反応の金属膜を除去する。なお、シリサイド膜３９としては、例えば、ニッケルシリサイド膜またはタングステンシリサイド膜を用いることができる。未反応の金属膜を除去する薬液としては、例えば、ＳＰＭ（硫酸／過酸化水素水混合液）を用いることができる。以後、多層配線工程によってフラッシュメモリの回路を形成する。
【００７５】
ここで、上述した第２実施形態によれば、層間絶縁膜３０と半導体層２８との積層数が多い場合においても、１回のリソグラフィ工程を経ることで層間絶縁膜３０と半導体層２８とが交互に積層された積層構造をフィン状に加工するとともに、１回のリソグラフィ工程を経ることで複数層の半導体層２８の両側面に制御ゲート電極３３、３４を形成することができる。このため、工程数の増大を抑制しつつ、ＤＧ−ＦｉｎＦＥＴ構造を有するセルトランジスタを多数層に渡って形成することができ、ショートチャネル効果に強くチャンネルの支配力が強いために、２ビット／セル（＝４値）、３ビット／セル（＝８値）のような多値記憶を容易に実現することが可能となるとともに、記憶密度を８倍に向上させることができる。
【００７６】
（第３実施形態）
図２０（ａ）〜図２６（ａ）は、本発明の第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図、図２０（ｂ）〜図２６（ｂ）は、図２０（ａ）〜図２６（ａ）のＡ−Ａ´線でそれぞれ切断した断面図、図２０（ｃ）〜図２６（ｃ）は、図２０（ａ）〜図２６（ａ）のＢ−Ｂ´線でそれぞれ切断した断面図である。なお、この製造方法では、ビットラインのハーフピッチが２４ｎｍ、ワードラインのハーフピッチが２４ｎｍデザインのメモリセルを８層積層することにより、平面セル構造での８ｎｍ世代に相当するセル面積１４４ｎｍ２を実現するフラッシュメモリを例にとった。
【００７７】
図２０において、リソグラフィ技術及び反応性イオンエッチング技術により、半導体基板４１上のメモリセル部Ｒ２１と周辺回路部Ｒ２２にリセスを形成する。なお、このリセスの深さは、例えば、２５ｎｍ程度に設定することができる。
【００７８】
次に、半導体基板４１の熱酸化を行うことにより、半導体基板４１上にゲート絶縁膜４３を形成する。そして、リソグラフィ技術及びウェットエッチング技術により、周辺回路部Ｒ２２の低電圧回路部のゲート絶縁膜４３を除去する。そして、半導体基板４１の熱酸化を行うことにより、周辺回路部Ｒ２２の低電圧回路部の半導体基板４１上にゲート絶縁膜４２を形成する。なお、ゲート絶縁膜４２、４３としては、例えば、シリコン熱酸化膜を用いることができる。また、ゲート絶縁膜４２の膜厚は、例えば、６ｎｍ程度に設定することができる。また、ゲート絶縁膜４２の形成後のゲート絶縁膜４３の膜厚は、例えば、４０ｎｍ程度に設定することができる。
【００７９】
次に、ＣＶＤなどの方法により、ゲート電極膜４４ａをゲート絶縁膜４２、４３上に形成する。なお、ゲート電極膜４４ａとしては、例えば、ｎ型多結晶シリコン膜を用いることができる。また、ゲート電極膜４４ａの膜厚は、例えば、６０ｎｍ程度に設定することができる。
【００８０】
次に、図２１に示すように、リソグラフィ技術及び反応性イオンエッチング技術により、ゲート電極膜４４ａ、ゲート絶縁膜４２、４３および半導体基板４１にアイソレーション溝を形成する。そして、ＣＶＤなどの方法により、アイソレーション溝に埋め込まれた埋め込み絶縁膜４５を形成する。そして、ゲート電極膜４４ａをＣＭＰストッパ膜としてＣＭＰにて埋め込み絶縁膜４５を薄膜化することにより、周辺回路部Ｒ２２を素子分離するＳＴＩ構造を半導体基板４１に形成する。なお、埋め込み絶縁膜４５としては、例えば、ＨＤＰ−ＳｉＯ２（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＳｉＯ２）膜またはＴＥＯＳ−Ｏ３膜を用いることができる。
【００８１】
次に、ＣＶＤなどの方法により、スペーサ用のゲート電極膜４６ａをゲート電極膜４４ａ上に形成する。なお、ゲート電極膜４６ａとしては、例えば、ｎ型多結晶シリコン膜を用いることができる。また、ゲート電極膜４６ａの膜厚は、図２５のスペーサ用のゲート電極膜４６ａの上面の高さが、層間絶縁膜４７と半導体層４８との積層構造の上面の高さと実質的に一致するように設定することが好ましい。
【００８２】
次に、図２１に示すように、リソグラフィ技術及び反応性イオンエッチング技術により、メモリセル部Ｒ２１のゲート電極膜４６ａ、４４ａおよびゲート絶縁膜４３を除去するとともに半導体基板４１を薄膜化し、メモリセル部Ｒ２１の半導体基板４１に段差Ｄ２を形成する。
【００８３】
次に、図２２に示すように、希弗酸処理にて半導体基板４１の清浄表面を露出させる。そして、ＬＰＣＶＤ法により、半導体基板４１の段差Ｄ２の底部が埋め込まれるように層間絶縁膜４７および半導体層４８を交互に積層し、さらにその上に層間絶縁膜４７を１層分だけ積層する。なお、層間絶縁膜４７としては、例えば、ＴＥＯＳ膜、半導体層４８としては、例えば、多結晶シリコン膜を用いることができる。層間絶縁膜４７の１層分の膜厚は、例えば、３０ｎｍ、半導体層４８の１層分の膜厚は、例えば、２０ｎｍに設定することができる。ただし、最上層の層間絶縁膜４７の１層分の膜厚は、例えば、５０ｎｍに設定することができる。また、積層された半導体層４８の層毎の異なる配置で局所的に不純物がドープされた不純物拡散層を形成することで、半導体層４８の各層の周辺回路への接続を独立制御することが可能となる。
【００８４】
次に、図２３に示すように、リソグラフィ技術及び反応性イオンエッチング技術により、周辺回路部Ｒ２２の層間絶縁膜４７および半導体層４８を除去し、周辺回路部Ｒ２２のゲート電極膜４６ａを露出させる。次に、リソグラフィ技術及び反応性イオンエッチング技術により、メモリセル部Ｒ２１を囲う溝Ｍ３を形成する。なお、この溝Ｍ３の形成を省略することも可能である。
【００８５】
次に、ＣＶＤなどの方法により、半導体基板４１上に平坦化膜４９を形成する。そして、ＣＭＰなどの方法にてゲート電極膜４６ａをＣＭＰストッパ膜として平坦化膜４９を薄膜化することにより、メモリセル部Ｒ２１を平坦化する。なお、平坦化膜４９としては、例えば、ＮＳＧ膜を用いることができる。
【００８６】
次に、図２４に示すように、リソグラフィ技術及び反応性イオンエッチングにより、半導体層４８と層間絶縁膜４７との積層構造をフィン状に加工し、半導体層４８の側面を露出させる。なお、このフィン間の間隔は、例えば、２０ｎｍ、フィン構造の幅は、例えば、１５ｎｍに設定することができる。また、このフィン構造のハーフピッチは、例えば、２４ｎｍに設定することができる。
【００８７】
次に、希弗酸で前処理を行った後、ＣＶＤなどの方法により、半導体層４８の側面が覆われるようにして半導体層４８と層間絶縁膜４７との積層構造およびゲート電極膜４６ａ上に電荷蓄積層５０を形成する。なお、電荷蓄積層５０としては、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるＯＮＯ構造を用いることができ、その時の膜厚は、例えば、下から順に３ｎｍ、２ｎｍ、７ｎｍに設定することができる。
【００８８】
次に、ＣＶＤなどの方法により、制御ゲート電極膜５１ａを電荷蓄積層５０上に形成する。なお、制御ゲート電極膜５１ａとしては、例えば、ｎ型多結晶シリコン膜を用いることができる。また、制御ゲート電極膜５１ａの膜厚は、例えば、４０ｎｍ程度に設定することができる。
【００８９】
次に、リソグラフィ技術及び反応性イオンエッチングにより、周辺回路部Ｒ２２のゲート電極膜４６ａを露出させる開口部Ｋ３を電荷蓄積層５０および制御ゲート電極膜５１ａに形成する。
【００９０】
次に、ＣＶＤなどの方法により、開口部Ｋ３を介してゲート電極膜４６ａに接続された制御ゲート電極膜５２ａを制御ゲート電極膜５１ａ上に形成する。なお、制御ゲート電極膜５２ａとしては、例えば、ｎ型多結晶シリコン膜を用いることができる。また、制御ゲート電極膜５２ａの膜厚は、例えば、１５０ｎｍ程度に設定することができる。
【００９１】
次に、ＣＶＤなどの方法により、ハードマスク膜５３を制御ゲート電極膜５２ａ上に形成する。なお、ハードマスク膜５３としては、例えば、シリコン窒化膜を用いることができる。また、ハードマスク膜５３の膜厚は、例えば、１００ｎｍ程度に設定することができる。
【００９２】
次に、図２５に示すように、リソグラフィ技術及び反応性イオンエッチング技術により、ゲート電極４４、４６および制御ゲート電極５１、５２の平面形状に対応するようにハードマスク膜５３をパターニングする。そして、ハードマスク膜５３を介して制御ゲート電極膜５２ａ、５１ａ、電荷蓄積層５０およびゲート電極膜４６ａ、４４ａの反応性イオンエッチングを一括して行うことにより、半導体層４８と層間絶縁膜４７とのフィン状の積層構造と交差するように電荷蓄積層５０を介して配置された制御ゲート電極５１、５２をメモリセル部Ｒ２１に形成するとともに、開口部Ｋ３を介して接続された制御ゲート電極５２が上部に配置されたスペーサ用のゲート電極４６およびその下のゲート電極４４からなるゲート積層構造を周辺回路部Ｒ２２に形成する。なお、メモリセル部Ｒ２１の制御ゲート電極５１、５２のハーフピッチは、例えば、２４ｎｍに設定することができる。
【００９３】
次に、制御ゲート電極５１、５２が上部に配置されたゲート電極４４、４６をマスクとして半導体基板４１に不純物をイオン注入することにより、ゲート電極４４、４６の両側に配置されたＬＤＤ層Ｆ２１を半導体基板４１に形成する。なお、水素／酸素混合ガスから生成されるラジカルを用いる高温短時間酸化にてゲート電極４４、４６および制御ゲート電極５１、５２の側壁を酸化し、ゲート電極４４、４６および制御ゲート電極５１、５２の加工不足によって隣接するゲート電極４４、４６間および制御ゲート電極５１、５２間に残存した多結晶シリコン膜を焼き切ることにより、これらの短絡を防止するとともに加工ダメージを除去するようにしてもよい。なお、このラジカル酸化の温度は、例えば、４００℃に設定することができる。
【００９４】
次に、図２６に示すように、ＡＬＤ法により、メモリセル部Ｒ２１の制御ゲート電極５１、５２間に埋め込まれた埋め込み絶縁膜５４ａを形成するとともに、周辺回路部Ｒ２２のゲート電極４４、４６および制御ゲート電極５１、５２の側壁にサイドウォール５４ｂを形成する。なお、埋め込み絶縁膜５４ａおよびサイドウォール５４ｂとしては、例えば、ＮＳＧ膜を用いることができる。
【００９５】
そして、制御ゲート電極５１、５２が上部に配置されたゲート電極４４、４６およびサイドウォール５４ｂをマスクとして半導体基板４１に不純物をイオン注入することにより、ＬＤＤ層Ｆ２１を介してゲート電極４４、４６の両側に配置された高濃度不純物拡散層Ｆ２２を半導体基板４１に形成する。
【００９６】
次に、ＣＶＤなどの方法により、酸化バリア膜５５を形成する。なお、酸化バリア膜５５としては、例えば、シリコン窒化膜を用いることができる。
【００９７】
次に、ＣＶＤなどの方法により、周辺回路部Ｒ２２のゲート電極４４、４６および制御ゲート電極５１、５２が埋め込まれるようにして埋め込み絶縁膜５６を酸化バリア膜５５上に形成する。なお、埋め込み絶縁膜５６としては、例えば、ＢＰＳＧ膜を用いることができる。また、周辺回路部Ｒ２２のゲート電極４４、４６および制御ゲート電極５１、５２が完全に埋め込まれるように、水蒸気酸化雰囲気で埋め込み絶縁膜５６を溶融させてもよい。そして、ＣＭＰにて埋め込み絶縁膜５６を薄膜化することにより、埋め込み絶縁膜５６を平坦化する。
【００９８】
次に、反応性イオンエッチングにより、埋め込み絶縁膜５６をエッチバックするとともにハードマスク膜５３およびその上の酸化バリア膜５５を除去し、制御ゲート電極５２を露出させる。なお、埋め込み絶縁膜５３のエッチバック量は、例えば、９０ｎｍに設定することができる。
【００９９】
次に、スパッタなどの方法により、制御ゲート電極５２上に金属膜を形成する。そして、ＲＴＡなどの方法により、制御ゲート電極５２と金属膜とを反応させ、制御ゲート電極５２の上層にシリサイド膜５７を形成する。そして、ウェットエッチングなどの方法により、未反応の金属膜を除去する。なお、シリサイド膜５７としては、例えば、ニッケルシリサイド膜またはタングステンシリサイド膜を用いることができる。未反応の金属膜を除去する薬液としては、例えば、ＳＰＭ（硫酸／過酸化水素水混合液）を用いることができる。以後、多層配線工程によってフラッシュメモリの回路を形成する。
【０１００】
ここで、上述した第３実施形態によれば、層間絶縁膜４７と半導体層４８との積層数が多い場合においても、１回のリソグラフィ工程を経ることで層間絶縁膜４７と半導体層４８とが交互に積層された積層構造をフィン状に加工するとともに、１回のリソグラフィ工程を経ることで複数層の半導体層４８の両側面に制御ゲート電極５１、５２を形成することができる。このため、工程数の増大を抑制しつつ、ＵＴＳＯＩ（ｕｌｔｒａ  ｔｈｉｎ  ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）構造を有するセルトランジスタを多数層に渡って形成することができ、ショートチャネル効果に強くチャンネルの支配力が強いために、２ビット／セル（＝４値）、３ビット／セル（＝８値）のような多値記憶を容易に実現することが可能となるとともに、記憶密度を８倍に向上させることができる。
【０１０１】
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変形して実施することが可能である。具体的には、メモリセル部における層間絶縁膜と半導体層との積層構造の上面と周辺回路部におけるゲート電極の上面との間で、リソグラフィ技術における焦点深度の範囲内での高さばらつき、例えば、±２０ｎｍ程度のばらつきは許容することができ、それらの高さを等しくしたのと同等の効果を得ることができる。
【符号の説明】
【０１０２】
Ｒ１、Ｒ１１、Ｒ２１  メモリセル部、Ｒ２、Ｒ１２、Ｒ２２  周辺回路部、１、２１、４１  半導体基板、２、３、２２、２３、４２、４３  ゲート絶縁膜、４、２４、４４、４６  ゲート電極、５、２５  ＣＭＰストッパ膜、６、１２、１７ａ、１９、２６、２６ａ、３１、３６ａ、３８、４５、５４ａ、５６  埋め込み絶縁膜、７、１７ｂ、２６ｂ、３６ｂ、５４ｂ  サイドウォール、８、９、２７、２８、４８  半導体層、１０、２９、４９  平坦化膜、１１、３０、４７  層間絶縁膜、１３、３２、５０  電荷蓄積層、１４、１５、３３、３４、５１、５２  制御ゲート電極、１６、３５、５３  ハードマスク膜、１８、３７、５５  酸化バリア膜、２０、３９、５７  シリサイド膜、Ｋ１〜Ｋ３  開口部、Ｍ１〜Ｍ３  溝、Ｄ１、Ｄ２  段差、Ｆ１、Ｆ１１、Ｆ２１  ＬＤＤ層、Ｆ２、Ｆ１２、Ｆ２２  高濃度不純物拡散層、４ａ、２４ａ、４４ａ、４６ａ  ゲート電極膜、１４ａ、１５ａ、３３ａ、３４ａ、５１ａ、５２ａ  制御ゲート電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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