(57)【要約】      （修正有）【課題】ロジック系ＣＭＯＳトランジスタおよびパワー系ＤＭＯＳトランジスタのそれぞれが最適な構造を有する半導体装置を提供する。【解決手段】第１半導体領域２の表面側に設けられた第１ソース領域３、ドレイン領域４と、第１ゲート13と、第１ゲートの両側面に形成された第１サイドウォール１５と、第１ＬＤＤ領域１７とを有する第１のＭＯＳトランジスタと、第２半導体領域２２の表面側に設けられた第２ソース領域２３、ドレイン領域２４と、第２ゲート３３と、第２ゲートの第２ドレイン側の側面に形成され、第１サイドウォールよりも広い第２サイドウォール４１と、第２サイドウォール直下に形成されたドリフト領域４３と、第２ゲートの第２ソース側の側面に形成され、第１サイドウォールよりも狭い第３サイドウォール３５と、第３サイドウォール直下に形成された第２ＬＤＤ領域３７とを有する第２のＭＯＳトランジスタを備えた半導体装置を提供する。【選択図】図１
2011151301.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた第１導電型の第１半導体領域と、前記第１半導体領域の表面側に設けられた第１ソース領域および第１ドレイン領域と、前記第１半導体領域の表面側に絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の前記第１ソース領域側および前記第１ドレイン領域側の両側面に形成された第１サイドウォールと、前記第１サイドウォール直下の前記第１半導体領域に形成された第２導電型の第１ＬＤＤ領域とを有する第１のＭＯＳトランジスタと、
前記半導体基板に設けられた第１導電型の第２半導体領域と、前記第２半導体領域の表面側に設けられた第２ソース領域および第２ドレイン領域と、前記第２半導体領域の表面側に絶縁膜を介して設けられた第２ゲート電極と、前記第２ゲート電極の前記第２ドレイン領域側の側面に形成され、前記第２ドレイン領域に向かう方向の幅が、前記第１サイドウォールの前記第１ソース領域または前記第１ドレイン領域に向かう方向の幅よりも広い第２サイドウォールと、前記第２サイドウォール直下の前記第２半導体領域に形成された第２導電型のドリフト領域と、前記第２ゲート電極の前記第２ソース領域側の側面に形成され、前記第２ソース領域に向かう方向の幅が、前記第１サイドウォールの前記幅よりも狭い第３サイドウォールと、前記第３サイドウォール直下の前記第２半導体領域に形成された第２導電型の第２ＬＤＤ領域とを有する第２のＭＯＳトランジスタと、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１サイドウォール、前記第２サイドウォールおよび第３サイドウォールは、複数の絶縁膜を有して構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２ＬＤＤ領域の前記第２導電型の不純物濃度は、前記ドリフト領域の前記第２導電型の不純物濃度よりも高いことを特徴とする請求項１または２のいずれかに記載の半導体装置。
【請求項４】
前記第２ＬＤＤ領域の前記第２導電型の不純物濃度は、前記第１ＬＤＤ領域の前記第２導電型の不純物濃度よりも高いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板に設けられた第１導電型の第１半導体領域と、前記第１半導体領域の表面側に設けられた第１ソース領域および第１ドレイン領域と、前記第１半導体領域の表面側に絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の前記第１ソース領域側および前記第１ドレイン領域側の両側面に形成された第１サイドウォールと、前記第１サイドウォール直下の前記第１半導体領域に形成された第２導電型の第１ＬＤＤ領域とを有する第１のＭＯＳトランジスタと、
前記半導体基板に設けられた第１導電型の第２半導体領域と、前記第２半導体領域の表面側に設けられた第２ソース領域および第２ドレイン領域と、前記第２半導体領域の表面側に絶縁膜を介して設けられた第２ゲート電極と、前記第２ゲート電極の前記第２ドレイン領域側の側面に形成され、前記第２ドレイン領域に向かう方向の幅が、前記第１サイドウォールの前記第１ソース領域または前記第１ドレイン領域に向かう方向の幅よりも広い第２サイドウォールと、前記第２サイドウォール直下の前記第２半導体領域に形成された第２導電型のドリフト領域とを有する第２のＭＯＳトランジスタと、
を備えることを特徴とする半導体装置。
【請求項６】
前記第２のＭＯＳトランジスタは、前記ソース側の前記第２ゲート電極の下部に選択的に設けられたチャネル領域を有することを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、種類の異なるトランジスタとを混載した半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化は、ロジック系の回路要素とパワー系の回路要素を混載するシステムＬＳＩの分野においても進展し、ＣＭＯＳ(Complementary Metal-Oxide Semiconductor)の最小ゲート長が０．３５μｍ、さらに０．１３μｍといった設計ルールが適用されるようになってきた。これに伴い、短ゲートのパワーＤＭＯＳ(Double Diffused Metal-Oxide Semiconductor)トランジスタが実現され、微細化されたＣＭＯＳトランジスタとＤＭＯＳトランジスタとを、同一基板上に混載した半導体装置を製作することが可能になってきた。
【０００３】
一方、ＭＯＳトランジスタなどの回路要素の微小化にともない、マスク合わせの位置ずれなどプロセスマージンが相対的に大きくなり、デバイスの設計マージンが小さくなる傾向にある。特に、ロジック系トランジスタとパワー系トランジスタとを混載するＬＳＩ(Large Scale Integration circuit)では、それぞれ異なる設計要求を伴うことから、さらに設計条件が制約され、マージンが無くなるようなケースも生じていた。
【０００４】
そこで、解決策の１つとして、ＭＯＳトランジスタのゲート電極の側面に形成可能なサイドウォールをイオン注入マスクとして使用し、ゲート周辺の微細構造を形成するプロセス技術が用いられている。例えば、特許文献１には、ＣＭＯＳトランジスタのゲート電極の側面に形成するサイドウォールの幅と、ＤＭＯＳトランジスタのゲート電極側面に形成されるサイドウォールの幅とを変えてＤＭＯＳトランジスタの耐圧を向上させる半導体装置が記載されている。
【０００５】
しかしながら、ＬＳＩの限られたチップ面積を有効に活用して高集積化を行うという制約の下、ロジック系トランジスタとパワー系トランジスタとを、それぞれ最適な構造に形成する技術として、まだ検討の余地を残している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−３３０２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載の半導体装置では、ＤＭＯＳトランジスタのゲート電極側面に形成されるサイドウォールを厚くし、チャネル領域とドレイン領域の間に形成されるドリフト領域の幅を広げてゲート・ドレイン間の耐圧を向上させている。しかしながら、ソース領域側にも厚いサイドウォールが形成されるため、ソース領域とチャネル領域との間に幅の広い中間濃度領域、所謂ＬＤＤ(Lightly Doped Drain)領域が形成され、ＤＭＯＳトランジスタのＯＮ抵抗が高くなり過ぎる場合があった。また、ソース領域とチャネル領域との間に必ずしも必要とされないサイドウォールが形成されることにより、ソースドレイン間の間隔が広がり高集積化が妨げられる懸念もある。
【０００８】
そこで、本発明は、ロジック系トランジスタおよびパワー系トランジスタのそれぞれが最適な構造を有して混載され、高集積化を実現することのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、半導体基板と、前記半導体基板に設けられた第１導電型の第１半導体領域と、前記第１半導体領域の表面側に設けられた第１ソース領域および第１ドレイン領域と、前記第１半導体領域の表面側に絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の前記第１ソース領域側および前記第１ドレイン領域側の両側面に形成された第１サイドウォールと、前記第１サイドウォール直下の前記第１半導体領域に形成された第２導電型の第１ＬＤＤ領域とを有する第１のＭＯＳトランジスタと、前記半導体基板に設けられた第１導電型の第２半導体領域と、前記第２半導体領域の表面側に設けられた第２ソース領域および第２ドレイン領域と、前記第２半導体領域の表面側に設けられた第２ゲート電極と、前記第２ゲート電極の前記第２ドレイン領域側の側面に形成され、前記第２ドレイン領域に向かう方向の幅が、前記第１サイドウォールの前記第１ソース領域または前記第１ドレイン領域に向かう方向の幅よりも広い第２サイドウォールと、前記第２サイドウォール直下の前記第２半導体領域に形成された第２導電型のドリフト領域と、前記第２ゲート電極の前記第２ソース領域側の側面に形成され、前記第２ソース領域に向かう方向の幅が、前記第１サイドウォールの前記幅よりも狭い第３サイドウォールと、前記第３サイドウォール直下の前記第２半導体領域に形成された第２導電型の第２ＬＤＤ領域とを有する第２のＭＯＳトランジスタと、を備えることを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、ロジック系トランジスタおよびパワー系トランジスタのそれぞれが最適な構造を有して混載され、高集積化が可能な半導体装置を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る半導体装置に混載されるトランジスタの断面を示す模式図である。
【図２】第１実施例に係る半導体装置の製造工程を示す模式図であり、（ａ）は半導体領域の表面にチャネル領域を形成するためのイオン注入工程を示し、（ｂ）はゲート電極が形成された状態を示している。
【図３】図２に続く製造工程を示す模式図であり、（ａ）はＬＤＤ領域を形成するためのイオン注入工程を示し、（ｂ）はドリフト領域を形成するためのイオン注入工程を示している。
【図４】図３に続く製造工程を示す模式図であり、(ａ）はサイドウォールとなる絶縁膜が形成された状態を示し、（ｂ）はゲート電極の両側にサイドウォールが形成された状態を示している。
【図５】図４に続く製造工程を示す模式図であり、（ａ）はＣＭＯＳ部およびＤＭＯＳ部のソース側のサイドウォールをエッチングするためのマスクを形成した状態を示し、（ｂ）は、ＤＭＯＳ部のソース側のサイドウォールをエッチングするためのマスクを形成した状態を示している。
【図６】図５に続く製造工程を示す模式図であり、（ａ）はソース領域およびドレイン領域を形成するためのイオン注入工程を示しており、（ｂ）は完成したＣＭＯＳ部およびＤＭＯＳ部を示している。
【図７】第２実施例に係る半導体装置に混載されるトランジスタの断面を示す模式図である。
【図８】第３実施例に係る半導体装置の製造工程を示す模式図であり、（ａ）は、ＣＭＯＳ部にチャネル領域を形成するためのイオン注入工程を示しており、（ｂ）は、ＤＭＯＳ部のゲート電極のソース側直下にチャネル領域を形成するための斜めイオン注入工程を示している。
【図９】図８に続く製造工程を示す模式図であり、（ａ）は、ＬＤＤ領域を形成するためのイオン注入工程を示し、（ｂ）は、ドリフト領域を形成するためのイオン注入工程を示している。
【図１０】第３実施例に係る半導体装置の断面を示す模式図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
【００１３】
図１は、一実施形態に係る半導体装置の断面と、半導体装置に混載されるトランジスタの断面を示す模式図である。本実施形態では、ロジック系トランジスタとしてＣＭＯＳトランジスタ、および、パワー系トランジスタとしてＤＭＯＳトランジスタが混載される半導体装置を例にとって説明する。
【００１４】
以下、本実施の形態では第一導電型をＰ型、第二導電型をＮ型として説明する。しかし、これに限定されず、Ｐ型とＮ型が逆であってもよい。また、特に明記しない限り、ＤＭＯＳトランジスタは、例えば、静耐圧が５〜１５Ｖ程度の低耐圧パワーＭＯＳトランジスタを意味するものとして説明する。
【００１５】
図１は、本実施形態に係る半導体装置の断面を示す模式図である。Ｐ型半導体基板１(P-sub)を共通の基板として、ＣＭＯＳ部の表面側にＰ型半導体領域２、ＤＭＯＳ部の表面側にＰ型半導体領域２２が設けられている。さらに、Ｐ型半導体領域２および２２のそれぞれの表面に、第１のＭＯＳトランジスタであるＮ型ＭＯＳトランジスタ１０と、第２のＭＯＳトランジスタであるＤＭＯＳトランジスタ２０が設けられている。Ｐ型半導体領域２と、Ｐ型半導体領域２２とは、例えば、不純物濃度および厚さなどの仕様を共通とすることができる。また、各ＭＯＳトランジスタに要求される性能に合わせて異なる仕様とすることもできる。
【００１６】
Ｐ型半導体領域２および２２は、例えば、Ｐ型半導体基板１の表面に設けられた高抵抗のＰ型ウェル領域とすることができる。第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタが設けられる領域は、Ｐ型ウェル領域に限られず、例えば、シリコン基板の表面に設けられたＰ型の高抵抗エピタキシャル層でも良いし、高抵抗のＰ型シリコン基板でも良い。また、Ｎ型の半導体基板を用いることもできる。第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタが設けられるＬＳＩの回路構成によって、それぞれ好適な形態が選択される。
【００１７】
図１に示したＣＭＯＳ部のＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタ１０であり、ＣＭＯＳを構成する一方のトランジスタである。また、Ｎ型ＭＯＳトランジスタ１０とともにＣＭＯＳを構成するＰ型ＭＯＳトランジスタ（図示しない）は、Ｎ型ＭＯＳトランジスタ１０のＰ、Ｎを逆転させた構成を有している。さらに、図１に示したＤＭＯＳ部のＤＭＯＳトランジスタ２０も、Ｎ型ＭＯＳトランジスタ構造を有している。
【００１８】
第１のＭＯＳトランジスタであるＮ型ＭＯＳトランジスタ１０は、第１半導体領域であるＰ型半導体領域２の表面に設けられた第１ソース領域であるＮ型のソース領域３と、ソース領域３に対して離間してＰ型半導体領域２の表面に設けられた第１ドレイン領域であるＮ型のドレイン領域４と、ソース領域３とドレイン領域４との間のＰ型半導体領域２の表面に設けられたＰ型のチャネル領域５と、を備えている。さらに、ソース領域３およびドレイン領域４の表面には、ソース電極１１とドレイン電極１２とが、それぞれ設けられている。
【００１９】
Ｐ型半導体領域２の表面には、第１ゲート絶縁膜であるゲート絶縁膜７が設けられている。さらに、ゲート絶縁膜７を介してチャネル領域５の上に、第１ゲート電極であるゲート電極１３が設けられている。
【００２０】
チャネル領域５では、ゲート電極１３に閾値電圧Ｖｔｈ以上のゲート電圧が印加された時に、ゲート絶縁膜７との界面に反転層を生じる。また、チャネル領域５には、閾値電圧Ｖｔｈが所定の値となるように、Ｐ型不純物がドープされている。
【００２１】
また、図１に示すように、Ｎ型ＭＯＳトランジスタ１０は、チャネル領域５およびゲート電極１３を中心にして左右対称の構造を有している。ゲート電極１３のソース側およびドレイン側の側面には、それぞれ第１サイドウォールであるサイドウォール１５が設けられている。さらに、サイドウォール１５の直下であって、ソース領域３とチャネル領域５との間、およびドレイン領域４とチャネル領域５との間に、それぞれ第１ＬＤＤ領域であるＮ型のＬＤＤ領域１７が設けられている。
【００２２】
図１中に示すように、ソース領域３およびドレイン領域４は、Ｎ型不純物が高濃度にドープされたＮ＋領域である。これに対し、ＬＤＤ領域１７は、ソース領域３およびドレイン領域４よりも低濃度に不純物がドープされたＮ領域であり、ホットキャリア効果を抑制するために設けられている。
【００２３】
次に、ＤＭＯＳ部に設けられた第２のＭＯＳトランジスタであるＤＭＯＳトランジスタ２０について説明する。
【００２４】
図１に示すように、ＤＭＯＳトランジスタ２０は、第２半導体領域であるＰ型半導体領域２２の表面に設けられた第２ソース領域であるＮ型のソース領域２３と、ソース領域２３に対して離間して設けられた第２ドレイン領域であるＮ型のドレイン領域２４と、ソース領域２３とドレイン領域２４との間のＰ型半導体領域２２の表面に設けられたＰ型のチャネル領域２５と、を備えている。
【００２５】
さらに、Ｐ型半導体領域２２の表面には、ゲート絶縁膜２７が設けられ、ゲート絶縁膜２７を介してチャネル領域２５の上に第２ゲート電極であるゲート電極３３が設けられている。
【００２６】
ゲート電極３３のドレイン側の側面には、第２サイドウォールであるサイドウォール４１が設けられ、サイドウォール４１の直下であって、チャネル領域２５とドレイン領域２４との間には、Ｎ型のドリフト領域４３が設けられている。
【００２７】
ドリフト領域４３は、ソースドレイン間に印加される電圧によって空乏化するように、Ｎ型不純物が低濃度にドープされたＮ−領域である。すなわち、ドリフト領域４３が空乏化することにより、ソースドレイン間の耐圧が向上する。
【００２８】
一方、ゲート電極３３のソース側の側面には、第３サイドウォールであるサイドウォール３５が設けられている。サイドウォール３５の直下には、ソース領域２３とチャネル領域２５との間に、第２ＬＤＤ領域であるＮ型のＬＤＤ領域３７が設けられている。ＬＤＤ領域３７のＮ型不純物濃度は、ドリフト領域４３と等しいか、ドリフト領域４３よりも高濃度とすることができる。また、高濃度のＮ＋領域であるソース領域２３よりも低濃度である。また、Ｎ型ＭＯＳトランジスタ１０のＬＤＤ領域１７と同じ濃度とすることもできる。
【００２９】
また、ソース領域２３およびドレイン領域２４の表面には、それぞれソース電極３１およびドレイン電極３２が設けられている。また、ソース電極３１の直下には、ソース領域２３に隣接して高濃度のＰ＋コンタクト領域３９が設けられている。Ｐ＋コンタクト領域３９は、Ｐ型半導体領域２２をソース電極３１と同電位に保持して、トランジスタ動作を安定させるために設けられている。また、図示はしないが、ＣＭＯＳ部においても、Ｐ型半導体領域２の電位を保持するためのＰ＋コンタクト領域が設けられている。
【００３０】
さらに、本実施形態に係る半導体装置では、ＤＭＯＳトランジスタ２０において、ゲート電極３３のドレイン側の側面に設けられるサイドウォール４１の幅Ｗ２は、Ｎ型ＭＯＳトランジスタ１０のゲート電極１３の側面に設けられるサイドウォール１５の幅Ｗ１よりも広く設けられる。また、ＤＭＯＳトランジスタ２０のゲート電極３３のソース側の側面に設けられるサイドウォール３５の幅Ｗ３は、Ｐ型ＭＯＳトランジスタ１０のサイドウォール１５の幅Ｗ１よりも狭く設けられている。ここで、各サイドウォールの幅とは、各ゲート電極からＰ型半導体領域２および２２の表面に沿ったソース領域またはドレイン領域に向かう方向の幅を意味する。以下、同じ。
【００３１】
すなわち、Ｎ型ＭＯＳトランジスタ１０およびＤＭＯＳトランジスタ２０に設けられた各サイドウォールの幅は、
Ｗ２  ＞  Ｗ１  ＞  Ｗ３      ・・・（１）
となる大小関係を有する。
【００３２】
例えば、最小ゲート長が０．３５μｍ、または、０．１３μｍで設計されるＣＭＯＳトランジスタのＬＤＤ領域１７の幅は、約０．１μｍである。したがって、Ｎ型ＭＯＳトランジスタ１０のサイドウォール１５の幅Ｗ１は、約０．１μｍとすることができる。
【００３３】
また、ＤＭＯＳトランジスタ２０の耐圧を５〜１０Ｖに設計するとすれば、ドリフト領域４３の幅は約０．２μｍとなる。したがって、ドリフト領域４３の上に設けられるサイドウォール４１の幅Ｗ２は、約０．２μｍとすれば良い。
【００３４】
これに対し、ＤＭＯＳトランジスタ２０のソース側に設けられるサイドウォール３５の幅Ｗ３は、狭くても良い。微細化が進んだとしても、ホットキャリア効果を抑制するためのＬＤＤ領域１７を設けることが不可欠という訳ではない。
【００３５】
また、図１中に示すように、ＤＭＯＳトランジスタ２０のソース領域２３とチャネル領域２５との間にＬＤＤ領域３７を設けた場合、ゲート電極３３にゲート電圧が印加されてソース電極３１からドレイン電極３２に電流が流れる際に、ソース電極３１とドレイン電極３２との間のＯＮ抵抗が大きくなるという不利な効果を生じることがある。
【００３６】
したがって、ＤＭＯＳトランジスタ２０のソース側のサイドウォール３５の幅Ｗ３を０とすることもできる。すなわち、ＤＭＯＳトランジスタのゲート電極３３のソース側の側面にサイドウォール３５を設けないで、ソース領域２３とチャネル領域２５とが接した構造に形成することもできる。これにより、ソース電極３１とドレイン電極３２との間のＯＮ抵抗を低減することができる。また、Ｗ３＝０となる分、ソースドレイン間の幅を狭くすることも可能であるから、高集積化の視点からも有利となる。
【００３７】
一方、ＤＭＯＳトランジスタ２０のチャネル領域２５を狭く設ける半導体装置では、ＬＤＤ領域３７を形成しておく方が好ましい場合がある。例えば、製造工程で高温の熱処理が実施された場合、高濃度にドープされたソース領域２３のＮ型不純物は、チャネル領域２５の方向に拡散する。ソース領域２３から拡散したＮ型不純物は、Ｐ型のチャネル領域２５に侵入しＰ型キャリアの濃度を下げるので、閾値電圧ＶＴＨが所定の値からずれてしまうことがある。このような場合、Ｎ型不純物の拡散長に相当する程度の幅Ｗ３を有するサイドウォール３５を設けて、その直下にＬＤＤ領域３７を形成しておくと、閾値電圧ＶＴＨの変動を抑えることができる。
【００３８】
したがって、それぞれに適した構造を有するＮ型ＭＯＳトランジスタ１０とＤＭＯＳトランジスタ２０とを同一基板上に混載するために、前述した式（１）の関係となるサイドウォールを各トランジスタのゲート電極側面に設けることができる。これにより、Ｎ型ＭＯＳトランジスタ１０では、ホットキャリア効果を抑制することができ、ＤＭＯＳトランジスタ２０では、必要な耐圧を確保した上でＯＮ抵抗を低くすることが可能となる。
【００３９】
（第１実施例）
図２〜図６は、第１実施例に係る半導体装置の製造工程を示す模式図である。本実施例によれば、例えば、図１に示すＮ型ＭＯＳトランジスタ１０とＤＭＯＳトランジスタ２０とを混載した半導体装置を製造することができる。
【００４０】
図２（ａ）は、ＣＭＯＳ部のＰ型半導体領域２の表面と、ＤＭＯＳ部のＰ型半導体領域２２の表面と、にＰ型不純物をイオン注入する工程を示すシリコンウェーハの部分断面図である。それぞれチャネル領域となるＰ型半導体領域９とＰ型半導体領域２９とが形成される。
【００４１】
イオン注入するＰ型不純物としては、例えば、ボロン（Ｂ）を用いることができる。Ｐ型不純物の注入量は、トランジスタの閾値電圧Ｖｔｈが所定の値となるように設定する。また、Ｐ型不純物をイオン注入した後、シリコンウェーハを熱処理し、Ｐ型不純物を活性化させてＰ型半導体領域９および２９とする。
【００４２】
次に、図２（ｂ）に示すように、Ｐ型半導体領域９および２４の表面にゲート絶縁膜７および２７を形成し、さらに、ゲート絶縁膜７および２７の上に、それぞれゲート電極１３および３３を設ける。
【００４３】
ゲート絶縁膜７および２７は、例えば、Ｐ型半導体領域９および２４の表面を熱酸化して形成することができる。また、ゲート電極１３および３３は、シリコンウェーハの表面に熱ＣＶＤ法を用いて堆積した導電性のポリシリコン膜をパターニングして形成することができる。例えば、０．１３μｍルールを採用して設計をする場合、ＣＭＯＳ部のゲート電極１３の幅（ゲート長）は、０．１３μｍであり、ＤＭＯＳ部のゲート長は、０．２５〜０．３μｍとすることができる。
【００４４】
図３は、Ｐ型半導体領域２の表面と、Ｐ型半導体領域２２の表面と、にＮ型不純物をイオン注入する工程を模式的に示す部分断面図である。ＬＤＤ領域およびドリフト領域となるＮ型半導体領域が形成される。
【００４５】
例えば、図３（ａ）に示すように、チャネル領域のイオン注入が施されたＣＭＯＳ部とＤＭＯＳ部とにおいて、ＤＭＯＳ部のドレイン側の表面に注入マスク５１を形成する。注入マスク５１には、フォトレジストを用いることができる。
【００４６】
また、図３（ａ）に示すように、絶縁膜７および２７を通過させてＮ型不純物を注入する。Ｎ型不純物の注入量は、ＬＤＤ領域の濃度設定に応じて決定する。イオン注入するＮ型不純物には、例えば、ヒ素（Ａｓ）またはリン（Ｐ）を用いることができる。
【００４７】
ＣＭＯＳ部では、ゲート電極１３をマスクとしてイオン注入し、チャネル領域５を形成するためにイオン注入されたＰ型半導体領域９をＮ型に反転させ、ゲート電極１３の両側にＮ型半導体領域１８を形成する。これにより、Ｎ型不純物がイオン注入されないゲート電極１３の直下には、Ｐ型のチャネル領域５が形成される。チャネル領域５の幅は、ゲート電極１３の幅にほぼ等しくなる。
【００４８】
一方、ＤＭＯＳ部では、Ｎ型不純物は注入マスク５１が形成されていないソース側にイオン注入される。また、ゲート電極３３の露出部も注入マスクとして機能するため、ゲート電極３３のソース側にのみＮ型半導体領域３８が形成される。
【００４９】
次に、図３（ｂ）に示すように、ＣＭＯＳ部の表面と、ＤＭＯＳ部のソース側の表面とに、注入マスク５２を形成する。その後、ドリフト領域となるＮ型半導体領域４４を形成するために、Ｎ型不純物をイオン注入する。
【００５０】
Ｎ型半導体領域４４に注入されるＮ型不純物の量は、ソースドレイン間に所定の耐圧に相当する電圧が印加された場合に、ドリフト領域が空乏化して所望の耐圧が得られるような濃度となるように設定される。また、Ｎ型半導体領域４４はゲート電極３３のドレイン側のみに形成される。これにより、ゲート電極３３の直下には、チャネル領域２５が形成される。
【００５１】
図３（ａ）に示す工程では、ＣＭＯＳ部のＬＤＤ領域１７となるＮ型半導体領域１８と、ＤＭＯＳ部のＬＤＤ領域３７となるＮ型半導体領域３８が同時に形成される。したがって、ＣＭＯＳ部のＬＤＤ領域１７とＤＭＯＳ部のＬＤＤ領域３７とが同じ不純物濃度となるが、それぞれの濃度を変えて形成することも可能である。
【００５２】
ＤＭＯＳトランジスタ２０のソースドレイン間のＯＮ抵抗を小さくする観点からすれば、ＬＤＤ領域３７のＮ型不純物の濃度をドリフト領域４３よりも高くすることができるし、また、ＬＤＤ領域１７よりも高くすることもできる。
【００５３】
次に、ゲート電極の側面にサイドウォールを形成する工程について説明する。図４（ａ）および（ｂ）は、ゲート電極１３および３３の側面に、最初のサイドウォール５５、５６およびサイドウォール４１を形成する工程を示す部分断面図である。
【００５４】
まず、図４（ａ）に示すように、ＣＭＯＳ部およびＤＭＯＳ部の表面に、ゲート電極３３のドレイン側の側面に形成されるサイドウォール４１の膜厚を持つ絶縁膜４５を形成する。絶縁膜４５には、例えば、熱ＣＶＤ法を用いて堆積するシリコン酸化膜（ＳｉＯ２膜）を用いることができる。また、シリコン窒化膜（Ｓｉ３Ｎ４膜）を用いることもできる。さらに、ＳｉＯ２膜４５とＳｉ３Ｎ４膜とを積層した多層膜としても良い。
【００５５】
図４（ｂ）に示すように、ゲート電極１３および３３の側面に形成されるサイドウォール５５、５６および４１は、ＲＩＥ（Reactive Ion Etching）の異方性を利用して形成することができる。すなわち、Ｐ型半導体領域２および２２の表面に垂直な方向の絶縁膜４５のエッチング速度が、Ｐ型半導体領域２および２２の表面に平行な横方向のエッチング速度よりも早くなるようにＲＩＥの条件を設定する。これにより、ゲート電極１３および３３の側面にサイドウォール５５、５６および４１を残して、Ｎ型半導体領域１８および３８、４４の平坦部の絶縁膜４５を除去することができる。
【００５６】
この際、横方向のエッチング量を加味して、絶縁膜４５の当初の膜厚を設定しておけば、ゲート電極１３および３３の側面に形成されるサイドウォール５５、５６および４１が所定の幅（Ｗ２）となるように制御することができる。
【００５７】
次に、図５（ａ）に示すように、ＤＭＯＳ部のゲート電極３３の側面に形成されたサイドウォール５７を覆うようにエッチングマスク５９を形成する。その後、ＣＭＯＳ部のゲート電極１３の側面に形成されたサイドウォール５５、およびゲート電極３３の側面に形成されたサイドウォール５６を、例えば、ＲＩＥによりエッチバックし、所定の幅（Ｗ１）とする。
【００５８】
次に、図５（ｂ）に示すように、ＣＭＯＳ部の表面と、ＤＭＯＳ部のドレイン側を覆い、ＤＭＯＳ部のＮ型半導体領域３８とゲート電極３３のソース側の端部を露出させたエッチングマスク５９を形成する。続いて、例えば、ＲＩＥによりサイドウォール５６をエッチバックし、所定の幅（Ｗ３）とする。
【００５９】
上記のとおり図４および図５に示す工程を実施することにより、ＣＭＯＳ部のゲート電極１３の側面にはサイドウォール５５が形成され、ＤＭＯＳ部のゲート電極３３の側面には、サイドウォール５６および４１が形成される。また、サイドウォール５５、５６および４１の幅Ｗ１、Ｗ３およびＷ２は、式（１）の関係を満たす。
【００６０】
次に、図６（ａ）に示すように、ＣＭＯＳ部およびＤＭＯＳ部の表面にＮ型不純物をイオン注入して高濃度のＮ＋領域を形成する。この際、ゲート電極１３および３３、また、それぞれの側面に形成されたサイドウォール５５、５６、４９が注入マスクとなる。
【００６１】
これにより、ＣＭＯＳ部では、高濃度のＮ型不純物がドープされたソース領域３およびドレイン領域４と、チャネル領域５と、の間のサイドウォール５５直下に、それぞれＬＤＤ領域１７を形成することができる。また、ＤＭＯＳ部では、ソース領域２３とチャネル領域２５との間のサイドウォール５６の直下にＬＤＤ領域３７を形成することができ、ドレイン領域２４とチャネル領域２５との間のサイドウォール４１の直下にドリフト領域４３を形成することができる。
【００６２】
上記の工程で形成されたＬＤＤ領域１７およびＬＤＤ領域３７、ドリフト領域４３は、それぞれ、サイドウォール５５、５６、４９の幅に対応したソースまたはドレイン方向の幅に形成される。すなわち、ドリフト領域４３のドレイン方向の幅は、ＬＤＤ領域１７のソースまたはドレイン方向の幅よりも広く、また、ＬＤＤ領域３７のソース方向の幅は、ＬＤＤ領域１７のソースまたはドレイン方向の幅よりも狭く形成される。
【００６３】
さらに、図６（ｂ）に示すように、ＣＭＯＳ部では、ソース領域３およびドレイン領域４に、それぞれソース電極１１およびドレイン電極１２を設けてＮ型ＭＯＳトランジスタ１０とすることができる。また、ＤＭＯＳ部では、イオン注入を用いてソース側の表面に高濃度のＰ＋コンタクト領域３９を形成した後、Ｐ＋コンタクト領域３９とソース領域２３とに跨ってソース電極３１を設け、ドレイン領域２４の表面にドレイン電極３２を設けることにより、ＤＭＯＳトランジスタ２０とすることができる。
【００６４】
（第２実施例）
図７は、第２実施例に係る半導体装置に混載されるトランジスタの断面を示す模式図であり、ＣＭＯＳ部に設けられたＮ型ＭＯＳトランジスタの断面、およびＤＭＯＳ部に設けられたＤＭＯＳトランジスタ３０の断面を示す模式図である。
【００６５】
図７に示すように、本実施例では、ＤＭＯＳ部に設けられたゲート電極３３のソース側のサイドウォールが除去されている。これにより、ＤＭＯＳ部のソース側では、ゲート電極３３の端部が注入マスクのエッジとなり、高濃度のＮ＋領域であるソース領域２３がＰ型のチャネル領域２５に接して形成される。
【００６６】
また、図７に示す構造は、例えば、図５（ｂ）に示す工程において、ゲート電極３３のソース側のサイドウォール５６をエッチバックして除去することにより形成することができる。ＤＭＯＳ部に設けられるＤＭＯＳトランジスタ３０は、ゲート電極３３のソース側にＬＤＤ領域が無く、ソース領域２３とチャネル領域２５とが接続して設けられている。これにより、ソース電極３１とドレイン電極３２との間のＯＮ抵抗を小さくすることができる。
【００６７】
一方、本実施例のように、ゲート電極３３のソース側のサイドウォール５６を完全に除去することが、全ての場合に好ましい訳ではない。例えば、サイドウォール５６のエッチング残りを無くすために、オーバーエッチングとなる条件にＲＩＥのエッチング時間を設定する場合がある。これにより、サイドウォール５６以外の場所がエッチングされ、不具合が発生することがある。
【００６８】
つまり、ゲート電極３３のソース側の側面のサイドウォールを完全に除去せず、幅Ｗ３の狭いサイドウォール５６を残したとしても、ＯＮ抵抗が許容できる範囲にあれば、実施例１に係る半導体装置の方が好ましいこともある。
【００６９】
（第３実施例）
図８および図９は、第３実施例に係る半導体装置の製造工程を示す模式図である。図８は、不純物濃度が低いＰ−層であるＰ型半導体領域２および２２の表面に、Ｐ型不純物をイオン注入してチャネル領域となるＰ型半導体領域９および６５を形成する工程を模式的に示す部分断面図である。また、図９は、Ｐ型半導体領域２および２２の表面に、Ｎ型不純物をイオン注入して、ＬＤＤ領域およびドリフト領域となるＮ領域を形成する工程を示す部分断面図である。
【００７０】
図８（ａ）に示すように、ＤＭＯＳ部の表面に注入マスク６１を形成した後、Ｐ型不純物をイオン注入する。これにより、ＣＭＯＳ部のＰ型半導体領域２の表面に、チャネル領域５となるＰ型半導体領域９が形成される。
【００７１】
次に、ゲート絶縁膜７および２７と、ゲート電極１３および３３と、を形成した後、図８（ｂ）に示すように、ＣＭＯＳ部の表面およびＤＭＯＳ部のドレイン側の表面に注入マスク６２を形成する。その後、斜め方向からＰ型不純物をイオン注入する。これにより、ＤＭＯＳ部のＰ型半導体領域２２のソース側表面に、Ｐ型半導体領域６５が形成される。また、斜め方向からイオン注入することによって、ゲート電極３３のソース側端部の直下にもＰ型半導体領域６５が入り込んで形成される。
【００７２】
続いて、図９（ａ）に示すように、ＤＭＯＳ部のドレイン側に注入マスク６３を形成して、Ｎ型不純物をイオン注入する。これにより、ＣＭＯＳ部のゲート電極１３の両側には、ＬＤＤ領域１７となるＮ型半導体領域１８が形成され、ゲート電極１３の下にはチャネル領域５が形成される。また、ＤＭＯＳ部のソース側にも、ＬＤＤ領域３７となるＮ型半導体領域３８が設けられ、さらに、ゲート電極３３のソース側端部の下にチャネル領域６４が形成される。
【００７３】
次に、図９（ｂ）に示すように、ＣＭＯＳ部の表面およびＤＭＯＳ部のソース側に注入マスク６７を形成し、Ｎ型不純物をイオン注入する。これにより、ＤＭＯＳ部のドレイン側にドリフト領域４３となるＮ型半導体領域４４が形成される。
【００７４】
次に、実施例１の図４および図５に示す工程を用いてゲート電極１３、３３の側面にサイドウォールを形成する。この際、他の形成方法を用いることもできる。また、上述したような斜めに角度をつけたイオン注入によらなくても、イオン注入後の熱処理によって、ゲート電極３３の下部へＰ型半導体領域６５を入り込ませることも可能である。
【００７５】
図１０は、本実施例に係る半導体装置の断面を示す模式図である。同図中に示すＤＭＯＳトランジスタ４０では、図８（ｂ）に示すＰ型不純物の斜めイオン注入によりチャネル領域６４を形成し、閾値電圧Ｖｔｈが所定の値となるようにＰ型不純物の注入量を制御する。また、チャネル領域６４の幅が狭いため、ソース領域２３からのＮ型不純物の拡散により閾値電圧Ｖｔｈが変化し易い構造となっている。したがって、高濃度のＮ＋領域であるソース領域２３とチャネル領域６４との間に、ソース領域２３よりも不純物濃度の低いＬＤＤ領域３７を形成しておけば、ソース領域２３から拡散するＮ型不純物が閾値電圧Ｖｔｈに与える影響を抑えることができる。これにより、ＤＭＯＳトランジスタ４０の閾値電圧Ｖｔｈの再現性を向上させることができる。
【００７６】
以上、本発明に係る一実施形態および実施例１〜３を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
【符号の説明】
【００７７】
１  半導体基板
２、２２ Ｐ型半導体領域
３、２３ ソース領域
４、２４ ドレイン領域
５、２５ チャネル領域
７、２７ 絶縁膜（ゲート絶縁膜）
１０ Ｎ型ＭＯＳトランジスタ
１１、３１ ソース電極
１２、３２ ドレイン電極
１３、３３ ゲート電極
１５ サイドウォール（第１サイドウォール）
１７、３７ ＬＤＤ領域
１８、３８ Ｎ型半導体領域
２０、３０、４０ ＤＭＯＳトランジスタ
９、２９ Ｐ型半導体領域
３５ サイドウォール（第３サイドウォール）
４１ サイドウォール（第２サイドウォール）
４３ ドリフト領域
４５ 絶縁膜
６４ チャネル領域
Ｗ１ 第１サイドウォール幅
Ｗ２ 第２サイドウォール幅
Ｗ３ 第３サイドウォール幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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