(57)【要約】【課題】  Ｄ級増幅回路においてゲイン切替を好適に行う。また、それに伴って発生する弊害（周波数特性の変動等）を防止する。【解決手段】  Ｄ級増幅回路は、入力信号（Ｖｉｎ＋，Ｖｉｎ−）とフィードバック信号（ＦＢａ，ＦＢｂ）を合成した信号を積分して積分信号（Ｘａ，Ｘｂ）を出力する演算手段（１０）と、積分信号と三角波信号（ＴＲＩ）との比較結果に基づいてパルス幅変調信号（Ｐａ，Ｐｂ）を生成する信号生成手段（４０）と、演算手段と信号生成手段との間を接続する第１・第２帰還経路（１９ａ，１９ｂ）上の第１・第２ノード（Ｎ１，Ｎ２）にその両端が接続された帰還抵抗値切替回路（５１）と、を備える。この回路は、自身の抵抗値を変更することによって、全差動オペアンプ（１１）からみた帰還抵抗値を変更する。Ｄ級増幅回路は、このほか、帰還抵抗間容量切替回路（５２）、あるいは積分定数切替回路（５３ａ，５３ｂ）を備える。【選択図】図２
2011049947.tif 000002
【特許請求の範囲】
【請求項１】
差動入力の形式で与えられる第１及び第２入力信号の各々に応じてパルス幅が変調された第１及び第２パルス幅変調信号を生成するＤ級増幅回路であって、
前記第１及び第２入力信号と第１及び第２フィードバック信号を合成した信号を積分して第１及び第２積分信号を出力する演算手段と、
三角波信号を発生する三角波発生手段と、
前記第１及び第２積分信号と前記三角波信号との比較結果に基づいてパルス幅変調した前記第１及び第２パルス幅変調信号を生成する信号生成手段と、
前記信号生成手段と前記演算手段との間を接続するとともに前記信号生成手段から前記第１及び第２パルス幅変調信号が供給され前記第１及び第２フィードバック信号を供給する第１及び第２帰還経路と、
前記第１及び第２帰還経路上の第１及び第２ノードにその両端が接続され、自身の抵抗値を変更することによって、前記演算手段からみた前記第１及び第２帰還経路に係る帰還抵抗の値を変更する帰還抵抗値切替回路と、
を備えることを特徴とするＤ級増幅回路。
【請求項２】
前記帰還抵抗値切替回路は、
前記第１ノードにその一端が接続される第１抵抗素子と、
前記第１抵抗素子の他端にその一端が接続される第２抵抗素子と、
前記第２抵抗素子の他端にその一端が接続される第１スイッチング素子と、
前記第１スイッチング素子の他端にその一端が接続される第３抵抗素子と、
前記第３抵抗素子の他端にその一端が接続され、その他端が前記第２ノードに接続される第４抵抗素子と、
前記第１及び第２抵抗素子間の配線、並びに、前記第３及び第４抵抗素子間の配線に、その両端が接続される第２スイッチング素子と、
を含むことを特徴とする請求項１に記載のＤ級増幅回路。
【請求項３】
前記第１帰還経路上の第３ノードと、前記第２帰還経路上の第４ノードとに、その両端が接続された帰還抵抗間容量切替回路を更に備え、
前記帰還抵抗間容量切替回路は、
自身の容量値を変更することによって、当該帰還抵抗間容量切替回路それ自身と前記帰還抵抗とによって構成されるフィルタの特性を変更し、もって、前記第１及び第２パルス幅変調信号の、減衰させるべき周波数成分を変更する、
ことを特徴とする請求項１又は２に記載のＤ級増幅回路。
【請求項４】
前記演算手段は、
第１及び第２フィードバック信号の入力を受けて前記第１及び第２積分信号を出力する全差動オペアンプと、
前記全差動オペアンプの負出力端子と正入力端子との間、及び正出力端子と負入力端子との間に設けられ、前記第１及び第２積分信号に係る積分定数を切り替えるための積分定数切替回路と、
を含むことを特徴とする請求項１乃至３のいずれか一項に記載のＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級増幅回路に関する。
【背景技術】
【０００２】
Ｄ級増幅回路は、入力信号を振幅が一定なパルス幅変調信号に変換して、電力増幅するものであり、例えばオーディオ信号の電力増幅に用いられる。Ｄ級増幅回路は、２値で動作するため、トランジスタの損失を大幅に下げることができる。さらに、入力信号の振幅の大小に係わらずリニア増幅器より効率が高いといった利点がある。
【０００３】
このようなＤ級増幅回路は、例えば、入力信号を積分する積分回路と、積分回路の出力信号と所定の三角波信号とを比較する比較回路と、比較回路に基づいてパルス幅変調したパルス幅変調信号を出力するパルス幅増幅器とを備え、パルス幅増幅器の出力信号が、積分回路の入力側にフィードバックされる。そして、パルス幅増幅器の出力信号は、ローパスフィルタを通ってスピーカなどの負荷を駆動するアナログ信号となる。
このようなＤ級増幅回路としては、例えば特許文献１及び非特許文献１に開示されているようなものが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２１７１０６号公報
【非特許文献】
【０００５】
【非特許文献１】本田潤編著，「Ｄ級／ディジタル・アンプの設計と製作」，ＣＱ出版社，2004，ｐ51以下
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述のようなＤ級増幅回路では、次のような問題がある。
すなわち、Ｄ級増幅回路のゲインを切り替えるための適当・適切な手段がないことである。例えば、これを実現するためには、入力段の抵抗値を変更することが考えられるが、それによると、入力インピーダンス、あるいは回路の周波数特性が変わってしまったり、さらには、当該回路を動作させるために適宜その周囲に設けられることとなる様々な回路（例えばパワーリミット回路等）の設定変更が必要となってしまったりする可能性がある。
【０００７】
本発明は、上述した各種弊害を伴うことなく、好適にＤ級増幅回路のゲインを切り替えることの可能なＤ級増幅回路を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明に係るＤ級増幅回路は、上述した課題を解決するため、差動入力の形式で与えられる第１及び第２入力信号の各々に応じてパルス幅が変調された第１及び第２パルス幅変調信号を生成するＤ級増幅回路であって、前記第１及び第２入力信号と第１及び第２フィードバック信号を合成した信号を積分して第１及び第２積分信号を出力する演算手段と、三角波信号を発生する三角波発生手段と、前記第１及び第２積分信号と前記三角波信号との比較結果に基づいてパルス幅変調した前記第１及び第２パルス幅変調信号を生成する信号生成手段と、前記信号生成手段と前記演算手段との間を接続するとともに前記信号生成手段から前記第１及び第２パルス幅変調信号が供給され前記第１及び第２フィードバック信号を供給する第１及び第２帰還経路と、前記第１及び第２帰還経路上の第１及び第２ノードにその両端が接続され、自身の抵抗値を変更することによって、前記演算手段からみた前記第１及び第２帰還経路に係る帰還抵抗の値を変更する帰還抵抗値切替回路と、を備える。
【０００９】
本発明によれば、帰還抵抗値切替回路が、自身の抵抗値を変更することによって、演算手段からみた第１及び第２帰還経路上の帰還抵抗の値が変更を受ける（あるいは、切り替えられる）。これによって、当該帰還抵抗値切替回路それ自体の抵抗と、第１及び第２帰還経路上の（いわば固有の）抵抗とによる分圧状態が変わることになり、第１及び第２パルス幅変調信号の電圧状態が変更を受ける。そして、この変更後の第１及び第２パルス幅変調信号が、第１及び第２フィードバック信号として演算手段に入力する。
このようなことから、本発明に係るＤ級増幅回路は、前述のように入力段の抵抗値を変更することなく（したがって、入力インピーダンスの変更を伴うことなく）、そのゲインの切替を実施することが可能である。
【００１０】
この発明に係るＤ級増幅回路では、前記帰還抵抗値切替回路は、前記第１ノードにその一端が接続される第１抵抗素子と、前記第１抵抗素子の他端にその一端が接続される第２抵抗素子と、前記第２抵抗素子の他端にその一端が接続される第１スイッチング素子と、前記第１スイッチング素子の他端にその一端が接続される第３抵抗素子と、前記第３抵抗素子の他端にその一端が接続され、その他端が前記第２ノードに接続される第４抵抗素子と、前記第１及び第２抵抗素子間の配線、並びに、前記第３及び第４抵抗素子間の配線に、その両端が接続される第２スイッチング素子と、を含むように構成してもよい。
この態様によれば、帰還抵抗値切替回路が好適に構成される。特に第１及び第２スイッチング素子の開閉状態の如何を適当に設定することにより、当該帰還抵抗値切替回路それ自身の抵抗値を比較的容易に切り替えることが可能であるので、前述した本発明に係る作用効果がより実効的に奏される。
なお、この態様が更に具体化された一好適例については、後の実施形態において説明される。
【００１１】
本発明に係るＤ級増幅回路では、前記第１帰還経路上の第３ノードと、前記第２帰還経路上の第４ノードとに、その両端が接続された帰還抵抗間容量切替回路を更に備え、前記帰還抵抗間容量切替回路は、自身の容量値を変更することによって、当該帰還抵抗間容量切替回路それ自身と前記帰還抵抗とによって構成されるフィルタの特性を変更し、もって、前記第１及び第２パルス幅変調信号の、減衰させるべき周波数成分を変更する、ように構成してもよい。
この態様によれば、上述したような帰還抵抗間容量切替回路が備えられているので、第１及び第２パルス幅変調信号に含まれる周波数成分のうち、どの成分を減衰させるかを選択する、あるいは切り替えることが可能である。そして、このような減衰周波数成分の切替は、前述した、Ｄ級増幅回路のゲイン切替（即ち、帰還抵抗の値の切替）に応じて実施され得る。
これによると、前記全差動オペアンプからの搬送波の漏れの幅を一定の範囲内に抑制することが可能となるので、ゲインの切替ないし変更がある場合であっても、アイドリングパルスの幅を常に一定に保つことが可能になる。
なお、本態様にいう「第３ノード」及び「第４ノード」は、それぞれ、前述した「第１ノード」及び「第２ノード」と一致してよい。重要なのは、本態様に係る「帰還抵抗間容量切替回路」は、第１帰還経路又は第２帰還経路からみて、前述の「帰還抵抗値切替回路」と並列関係となるように、これらの帰還経路に接続されている、ということである。
また、本態様にいう「帰還抵抗間容量切替回路」の、より詳細な構成例については、後の実施形態において説明される。
【００１２】
本発明に係るＤ級増幅回路では、前記演算手段は、第１及び第２フィードバック信号の入力を受けて前記第１及び第２積分信号を出力する全差動オペアンプと、前記全差動オペアンプの負出力端子と正入力端子との間、及び正出力端子と負入力端子との間に設けられ、前記第１及び第２積分信号に係る積分定数を切り替えるための積分定数切替回路と、を含む、ように構成してもよい。
この態様によれば、上述したような積分定数切替回路が備えられているので、第１及び第２積分信号が算出されるに当たって、如何なる定数がかけられるかについての調整を行うことができる。そして、このような積分定数の調整は、前述した、Ｄ級増幅回路のゲイン切替（即ち、帰還抵抗の値の切替）に応じて実施され得る。
これによると、帰還抵抗値の変更に伴って生じ得る周波数特性の変更を、積分定数の変更によっていわば打ち消すことができる。つまり、本態様によれば、ゲインの切替ないし変更がある場合であっても、周波数特性を一定に維持することが可能になる。
なお、本態様にいう「積分定数切替回路」の、より詳細な構成例については、後の実施形態において説明される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態に係るＤ級増幅回路（１００）の構成を示すブロック図である。
【図２】図１の帰還抵抗値切替回路（５１）の詳細を示す回路図である。
【図３】図１の帰還抵抗間容量切替回路（５２）の詳細を示す回路図である。
【図４】図１の積分定数切替回路（５３）の詳細を示す回路図である。
【図５】図１のＤ級増幅回路のゲインを変更するための、図２乃至図４に示す各回路（５１，５２，５３）内のスイッチ（ＳＷ１〜ＳＷ６）の設定方法の一例を説明するための説明図である。
【図６】図１のＤ級増幅回路に対する比較例である。
【発明を実施するための形態】
【００１４】
以下では、本発明に係る実施の形態について図１乃至図４を参照しながら説明する。なお、ここに言及した図１乃至図４に加え、以下で参照する各図面においては、各部の寸法の比率が実際のものとは適宜に異ならせてある場合がある。
【００１５】
Ｄ級増幅回路１００は、図１に示すように、演算増幅部１０、三角波発生部３０、及びＰＷＭ（Pulse Width Modulation）信号生成部４０を備える。なお、本実施形態においては、例えば正入力端子及び負入力端子というような正負の別に応じて、符号に添字“ａ”及び“ｂ”が用いられているが、以下の説明では、これらの区別をする必要がない場合、その符号の記述を省略することがある（例えば、後に登場する「積分信号Ｘ」は、プラス側の積分信号Ｘａとマイナス側の積分信号Ｘｂとの総称である、等）。図面においても同じである（例えば、図４中の符号「５３」は、図１に示す「５３ａ」と「５３ｂ」の総称である。）。
【００１６】
まず、全体的な観点から、Ｄ級増幅回路１００は、正入力端子及び負入力端子と、正出力端子及び負出力端子とを備える。正入力端子には入力信号Ｖｉｎ＋が供給され、負入力端子には入力信号Ｖｉｎ−が供給される。また、正出力端子から第１パルス幅変調信号Ｐａが出力され、負出力端子から第２パルス幅変調信号Ｐｂが出力される。すなわち、入力信号Ｖｉｎは差動入力の形式で与えられる。第１パルス幅変調信号Ｐａ及び第２パルス幅変調信号Ｐｂは、スピーカ７０に供給される。
【００１７】
演算増幅部１０において、全差動オペアンプ１１の正入力端子には抵抗素子１２ａを介して入力信号Ｖｉｎ＋が供給されると共に抵抗素子１３ａ及び１４ａを介してフィードバック信号ＦＢａが供給される。一方、全差動オペアンプ１１の負入力端子には抵抗素子１２ｂを介して入力信号Ｖｉｎ−が供給されると共に抵抗素子１３ｂ及び１４ｂを介してフィードバック信号ＦＢｂが供給される。なお、抵抗素子１３ａ，１４ａ、１３ｂ及び１４ｂは演算増幅部１０において入力抵抗、ないしは帰還抵抗として機能する。また、フィードバック信号ＦＢａ及びＦＢｂは、帰還抵抗値切替回路５１、帰還抵抗間容量切替回路５２の影響を受けた電圧をもつ。
さらに、全差動オペアンプ１１の負出力端子と正入力端子との間、及び正出力端子と負入力端子との間には、それぞれ、積分定数切替回路５３ａ及び５３ｂが設けられている。
これらの各回路（５１，５２，５３ａ及び５３ｂ）については後に改めて説明する。
以上により、演算増幅部１０は、入力信号Ｖｉｎ＋及びＶｉｎ−の各々とフィードバック信号ＦＢａ及びＦＢｂの各々とを合成し、これに積分を施す積分回路として機能し、積分信号Ｘａ及びＸｂを出力する。
【００１８】
三角波発生部３０は、所定振幅及び所定位相をもつ三角波信号ＴＲＩを生成する。三角波信号ＴＲＩの周波数は入力信号Ｖｉｎ＋及びＶｉｎ-の周波数より高く設定される。
【００１９】
ＰＷＭ信号生成部４０は、三角波信号ＴＲＩと積分信号Ｘとに基づいて、パルス幅変調された第１及び第２パルス幅変調信号Ｐａ及びＰｂを生成する。
このＰＷＭ信号生成部４０は、コンパレータ４１及びフルブリッジ回路６０を含む。コンパレータ４１の正入力端子には、積分信号Ｘが供給される一方、その負入力端子には三角波信号ＴＲＩが供給される。コンパレータ４１は、積分信号Ｘのレベルが三角波信号ＴＲＩのレベルを上回るとハイレベルとなり、積分信号Ｘのレベルが三角波信号ＴＲＩのレベルを下回るとローレベルとなる比較信号を生成する。
他方、フルブリッジ回路６０は、コンパレータ４１ａ及び４１ｂのそれぞれに対応する２つのハーフブリッジ回路６１ａ及び６１ｂからなる。このうちハーフブリッジ回路６１ａは、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Filed Effect Transistor）等からなるスイッチを２つ含み、そのうちの一方のスイッチの一端は電位ＧＮＤに設定され、その他端は他方のスイッチの一端に接続される。また、当該他方のスイッチの他端は電位Ｖｄｄに設定される。これら２つのスイッチの開閉は、前述のコンパレータ４１ａの出力に応じる。これらの事項は、ハーフブリッジ回路６１ｂにも同様にあてはまる。
【００２０】
以上の構成に加え、本実施形態においては特に、帰還抵抗値切替回路５１、帰還抵抗間容量切替回路５２、及び積分定数切替回路５３が備えられる。
このうち帰還抵抗値切替回路５１は、図１に示すように、その両端がノードＮ１及びＮ２それぞれに接続される。ここでノードＮ１は、フィードバック信号ＦＢａを供給する帰還経路１９ａ上のノードであり、ノードＮ２は、フィードバック信号ＦＢｂを供給する帰還経路１９ｂ上のノードである。なお、本実施形態においては、説明の便宜上、フルブリッジ回路６０から出力された第１及び第２パルス幅変調信号Ｐａ及びＰｂのうち、スピーカ７０に向かわないもの（即ち、帰還経路１９ａ及び１９ｂ上にあって全差動オペアンプ１１に向かうもの）全体を指して、フィードバック信号ＦＢａ及びＦＢｂと呼称している場合がある。
この帰還抵抗値切替回路５１は、図２に示すように、４つの抵抗素子Ｒ１〜Ｒ４と、ＭＯＳＦＥＴ等からなるスイッチＳＷ１及びＳＷ２を含む。４つの抵抗素子Ｒ１〜Ｒ４はこの順番で直列に接続され、このうちの抵抗素子Ｒ２及びＲ３間にスイッチＳＷ１が設けられる。また、スイッチＳＷ２は、その両端が抵抗素子Ｒ１及びＲ２間の配線、並びに、抵抗素子Ｒ３及びＲ４間の配線、にそれぞれ接続される。
【００２１】
以上の構成から、スイッチＳＷ１及びＳＷ２それぞれの開閉状態の相違によって、帰還抵抗値切替回路５１それ自体を単独で見た場合における抵抗値、の決定に関与する抵抗素子は異なってくる。そして、この抵抗値が変更されれば、フィードバック信号ＦＢが供給される帰還経路１９上の抵抗素子１４ａ及び１４ｂ（図１参照）との関係から、（全差動オペアンプ１１からみた）帰還抵抗値もまた変更されることになる。このように、本実施形態においては、帰還抵抗値が切替可能である。
【００２２】
帰還抵抗間容量切替回路５２は、図１に示すように、その両端がノードＮ３及びＮ４それぞれに接続される。ここでノードＮ３は、フィードバック信号ＦＢａを供給する帰還経路１９ａ上のノードであり、ノードＮ４は、フィードバック信号ＦＢｂを供給する帰還経路１９ｂ上のノードである。
この帰還抵抗間容量切替回路５２は、図３に示すように、３つの容量素子Ｃ１〜Ｃ３と、ＭＯＳＦＥＴ等からなるスイッチＳＷ３及びＳＷ４を含む。３つの容量素子Ｃ１〜Ｃ３の各々は、残るそれぞれに対して並列関係となるように接続される。そして、スイッチＳＷ３は容量素子Ｃ１の両側に設けられ、スイッチＳＷ４は容量素子Ｃ２の両側に設けられる。なお、図に示す２つのスイッチＳＷ３、あるいは２つのスイッチＳＷ４は、同時に開状態となり、又は閉状態となる。また、容量素子Ｃ３の両側にはスイッチは設けられない。
【００２３】
以上の構成から、スイッチＳＷ３及びＳＷ４それぞれの開閉状態の相違によって、帰還抵抗間容量切替回路５２それ自体の容量値の決定に関与する容量素子は異なってくる（例えば、スイッチＳＷ３が開で、スイッチＳＷ４も開のときは、当該容量値は、容量素子Ｃ３のみによって規定される、等となる。）。このように、本実施形態においては、帰還抵抗間の容量値の切替が可能である。
【００２４】
積分定数切替回路５３（即ち、５３ａ及び５３ｂ）は、前述のように、全差動オペアンプ１１の負出力端子と正入力端子との間、及び正出力端子と負入力端子との間に設けられる。
この積分定数切替回路５３は、図４に示すように、６つの容量素子Ｃ４１，Ｃ４２，Ｃ５１，Ｃ５２，Ｃ６１，Ｃ６２（以下、これら６つの記号をまとめて「Ｃ４１〜Ｃ６２」と記すことがある。）と、３つの抵抗素子Ｒ５〜Ｒ７、及びＭＯＳＦＥＴ等からなるスイッチＳＷ５及びＳＷ６を含む。６つの容量素子のうち、３つの容量素子Ｃ４１，Ｃ５１，Ｃ６１の各々は、残るそれぞれに対して並列関係となるように接続される。その他の３つの容量素子Ｃ４２，Ｃ５２，Ｃ６２についても同様である。そして、これら２つのブロックは直列に接続される。また、スイッチＳＷ５は、容量素子Ｃ４１及びＣ４２に対応して設けられ、スイッチＳＷ６は、容量素子Ｃ５１及びＣ５２に対応して設けられる（図４参照）。
他方、３つの抵抗素子Ｒ５〜Ｒ７は、この順番で直列に接続される。この抵抗素子群は、前述した容量素子Ｃ４１，Ｃ５１，Ｃ６１からなるブロックと、容量素子Ｃ４２，Ｃ５２，Ｃ６２からなるブロックとを接続する配線に接続される。スイッチＳＷ５は、その一端が抵抗素子Ｒ６及びＲ７間の配線に接続され、その他端が接地される。また、スイッチＳＷ６は、その一端が、抵抗素子Ｒ５及びＲ６間の配線に接続され、その他端が接地される。なお、ここでいうスイッチＳＷ５は、容量素子Ｃ４１及びＣ４２に関連して設けられている前述のスイッチＳＷ５と同時に開状態となり、又は閉状態となる。スイッチＳＷ６についても同様である。
【００２５】
以上の構成から、スイッチＳＷ５及びＳＷ６それぞれの開閉状態の相違によって、積分定数の決定に関与する抵抗素子及び容量素子は異なってくる（例えば、スイッチＳＷ５が開で、スイッチＳＷ６も開のときは、積分定数は、抵抗素子Ｒ５〜Ｒ７、及び容量素子Ｃ６１，Ｃ６２によって規定される、等となる。）。このように、本実施形態においては、積分定数の値が切替可能である。
【００２６】
以上に述べた構成を持つ本実施形態に係るＤ級増幅回路１００は、次に述べるように動作する。以下、これを、既に参照した図１乃至図４に加えて、図５を参照しながら説明する。
本実施形態に係るＤ級増幅回路１００は、ゲインを切り替えることが可能である。そして、このゲインの切替には、上述した帰還抵抗値切替回路５１が利用される。
すなわち、仮に、切り替えるべきゲインの大きさを、低い、高い、及び両者の中間という、大きく３つの段階で想定する場合には、帰還抵抗値切替回路５１に含まれるスイッチＳＷ１及びＳＷ２等、前述したスイッチＳＷ１〜ＳＷ６の開閉状態を、以下に記すように、あるいは図５に示すように設定するのが好ましい。なお、以下では説明の便宜上、ゲインが低い場合を１番目に（ａ）として、高い場合を３番目に（ｃ）として、両者の中間の場合を２番目に（ｂ）として、それぞれ説明する。
【００２７】
（ａ）低ゲインの場合
この場合は、図５に示すように、帰還抵抗値切替回路５１内のスイッチＳＷ１及びＳＷ２をともに開（図５では「ＯＦＦ」。以下同じ。）とし、帰還抵抗間容量切替回路５２内のスイッチＳＷ３及びＳＷ４をともに開とし、積分定数切替回路５３内のスイッチＳＷ５及びＳＷ６をともに閉（図５では「ＯＮ」。以下同じ。）とする。
これによると、まず、フィードバック信号ＦＢａ及びＦＢｂが供給される帰還経路１９ａ及び１９ｂは互いに短絡しない。これにより、Ｄ級増幅回路１００のゲインを考えるに際しては、抵抗素子Ｒ１〜Ｒ４はあたかも存在しないかのように取り扱うことが可能である。したがって、この場合における当該ゲインを計算すると、図５に示すように、２０ｌｏｇ〔（１３ａ＋１４ａ）／１２ａ）〕となる。ただし、この式中、“１３ａ”、“１４ａ”、“１２ａ”は、それぞれ、抵抗素子１３ａ、１４ａ、１２ａの抵抗値を表現している（以下、同様に、抵抗素子に付された“１３ｂ”とか“Ｒ１”といった符号は、同時に「抵抗値」を表現するものとしても共用する。）。また、この式及び以下に示す各式においては、抵抗素子１３ａ、１４ａ、１３ｂ、１４ｂの抵抗値１３ａ、１４ａ、１３ｂ、１４ｂはすべて等しいものと仮定する。
他方、帰還抵抗間容量切替回路５２の容量値は容量素子Ｃ３によって規定されるとともに、積分定数は、抵抗素子Ｒ５及び全容量素子Ｃ４１〜Ｃ６２の関与によって定まる。
【００２８】
（ｂ）両者の中間のゲインの場合
この場合は、帰還抵抗値切替回路５１内のスイッチＳＷ１を閉、スイッチＳＷ２を開とし、帰還抵抗間容量切替回路５２内のスイッチＳＷ３を開、スイッチＳＷ４をと閉とし、積分定数切替回路５３内のスイッチＳＷ５を閉、スイッチＳＷ６を開とする。
これによると、まず、フィードバック信号ＦＢａ及びＦＢｂが供給される帰還経路１９ａ及び１９ｂは、帰還抵抗値切替回路５１内の直列に接続された全抵抗素子Ｒ１〜Ｒ４を介して短絡される。ただし、抵抗素子Ｒ１及びＲ２間から延びる配線と、抵抗素子Ｒ３及びＲ４間から延びる配線とは、開状態のスイッチＳＷ２によって断絶されている。これにより、この場合におけるＤ級増幅回路１００のゲインは、２０ｌｏｇ〔２×（１３ａ／１２ａ）×（（１４ａ＋Ｒｔｏｔａｌ）／Ｒｔｏｔａｌ）〕となる。ここで、Ｒｔｏｔａｌは、Ｒｔｏｔａｌ＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４である。図５においては、後者の式を前者の式に代入した形が表現されている（ただし、図５中※参照）。
他方、帰還抵抗間容量切替回路５２の容量値は容量素子Ｃ２及びＣ３によって規定されるとともに、積分定数は、２つの抵抗素子Ｒ５及びＲ６、並びに４つの容量素子Ｃ４１、Ｃ４２，Ｃ６１及びＣ６２の関与によって定まる。
【００２９】
（ｃ）高ゲインの場合
この場合は、帰還抵抗値切替回路５１内のスイッチＳＷ１を開、スイッチＳＷ２を閉とし、帰還抵抗間容量切替回路５２内のスイッチＳＷ３及びＳＷ４をともに閉とし、積分定数切替回路５３内のスイッチＳＷ５及びＳＷ６をともに開とする。
これによると、まず、フィードバック信号ＦＢａ及びＦＢｂが供給される帰還経路１９ａ及び１９ｂは、帰還抵抗値切替回路５１内の抵抗素子Ｒ１及びＲ４を介して短絡される。ただし、抵抗素子Ｒ２及びＲ３間は、開状態のスイッチＳＷ１によって断絶されている。これにより、この場合におけるＤ級増幅回路１００のゲインは、上述の（ｂ）の場合と同じく、２０ｌｏｇ〔２×（１３ａ／１２ａ）×（（１４ａ＋Ｒｔｏｔａｌ）／Ｒｔｏｔａｌ）〕となる。ただし、この場合のＲｔｏｔａｌは、（ｂ）とは異なって、Ｒｔｏｔａｌ＝Ｒ１＋Ｒ４である（図５参照）。
他方、帰還抵抗間容量切替回路５２の容量値は容量素子Ｃ１〜Ｃ３によって規定されるとともに、積分定数は、抵抗素子Ｒ５〜Ｒ７、並びに２つの容量素子Ｃ６１及びＣ６２の関与によって定まる。
【００３０】
ちなみに、以上の（ｂ）及び（ｃ）の場合におけるゲインを表す式におけるｌｏｇ内に着目し、これを適当に変形すれば、〔２×（１３ａ＋１４ａ（１３ａ／Ｒｔｏｔａｌ））／１２ａ〕となるから（図５中※参照）、この式と前記（ａ）の場合におけるゲインを表す式とを比較すると、１３ａ＝１４ａであるから、分子が明らかに大きい前者のほうが、ゲインは、より大きくなることがわかる。また、前記（ｂ）及び（ｃ）の各場合を比較すれば、Ｒｔｏｔａｌがより小さい（ｃ）の場合のほうが、（ｂ）の場合よりも、ゲインは、より大きくなることもわかる。
そして、このＲｔｏｔａｌの相違をもたらすのは、上述のようにスイッチＳＷ１及びＳＷ２の開閉状態の如何であり、言い換えれば、想定可能な仮想接地点の変動である。例えば、前記（ｃ）の場合（スイッチＳＷ２が閉の場合）には、仮想接地点は、抵抗素子Ｒ１と抵抗素子Ｒ４との間に存在する当該スイッチＳＷ２の存在地点に想定可能であり、前記（ｂ）の場合（スイッチＳＷ１が閉の場合）には、抵抗素子Ｒ１及びＲ２と抵抗素子Ｒ３及びＲ４との間に存在する当該スイッチＳＷ１の存在地点に想定可能、ということになる。この仮想接地点の変動が、フィードバック信号ＦＢａ及びＦＢｂの各々が受ける分圧の態様を異ならせるため（つまり、分圧抵抗値が変化するため）、ゲインは、変更されるのである。
【００３１】
以上の各場合に関して、次のような作用効果が奏される。
まず、上述した（ａ）から（ｃ）に記載するように、スイッチＳＷ１〜ＳＷ６それぞれの開閉状態が適当に設定されることによって、Ｄ級増幅回路１００のゲインを好適に調整することが可能である。これは特に、帰還抵抗値切替回路５１内のスイッチＳＷ１及びＳＷ２の開閉状態の適宜の変更により、全差動オペアンプ１１からみた帰還抵抗値が変更を受けることによる。
【００３２】
この場合、本実施形態では、このようなゲイン変更動作を極めて安定的に行うことができるという利点が得られる。というのも、本実施形態においては、図１等に示すように、帰還抵抗値切替回路５１は、フィードバック信号ＦＢａ及びＦＢｂが供給される両帰還経路１９ａ及び１９ｂによって、あたかも共用されるかのように設置されているので、帰還抵抗値の調整の結果、プラス側及びマイナス側（ａ側及びｂ側）間でバラツキが生じるということがないからである（これとの対比で、例えば、図１中、抵抗素子１４ａ及び１４ｂが存在するポイントにおいて、これらの抵抗素子１４ａ及び１４ｂの抵抗値をそれぞれ別々に調整する場合を考えるとよい。この場合、両者の調整の程度を合致させることは必ずしも容易でなく、その結果、両者間にバラツキを生じさせるおそれがある。）。
このようにして、本実施形態によれば、例えば、フィードバック信号ＦＢａとフィードバック信号ＦＢｂとに関する両帰還抵抗値間に、許容されざる差が生じるなどということによって、歪が生じるといった不具合をこうむるおそれが殆どない。
【００３３】
また、本実施形態においては更に、このようなゲイン調整が行われることを前提とした上で、次の効果が奏される。
第１に、上述のゲイン調整に応じて、帰還抵抗間容量切替回路５２内のスイッチＳＷ３及びＳＷ４の開閉状態が変更を受けることにより、アイドリングパルス幅を一定にすることができる。すなわち、（ａ）〜（ｃ）の各場合を、この順番でみると、帰還抵抗間容量切替回路５２の容量値を規定する容量素子の数は、Ｃ３、Ｃ２及びＣ３、Ｃ１、Ｃ２及びＣ３、というように順に多くなる。つまり、当該容量値は、ゲインの増大に応じて次第に大きくなる。これにより、フィードバック信号ＦＢが通過することになるフィルタの特性はゲイン調整に応じて変わっていくことになり、フィードバック信号ＦＢの高周波成分のうち、どの成分が減衰させられるかもゲイン調整に応じて変わっていくことになる。このようなことから、全差動オペアンプ１１からの搬送波の漏れの幅は常に一定に（あるいは、少なくとも一定の範囲内に）維持することが可能になる。以上が、冒頭に述べたアイドリングパルス幅を一定に確保することが可能となる理由である。
【００３４】
第２に、上述のゲイン調整に応じて、積分定数切替回路５３内のスイッチＳＷ５及びＳＷ６の開閉状態が変更を受けることにより、周波数特性が一定に保たれる。また、同じ理由から、歪が悪化することが防止される。これは、図１等から明らかなように、ゲイン調整を行うために実施された帰還抵抗値の変更に応じて、積分器の積分定数が適宜変更を受けるようになっているからである。
【００３５】
以上に述べたような本実施形態に係る効果は、例えば図６に示す比較例との対比によってより明瞭に把握される。
この図６に示すＤ級増幅回路１００’においては、図１等に示した、帰還抵抗値切替回路５１、帰還抵抗間容量切替回路５２、及び積分定数切替回路５３はいずれも備えられていない。また、このＤ級増幅回路１００’では、図６に示すように可変抵抗素子ＶＲａ及びＶＲｂが用いられており、そのゲインの変更は、当該可変抵抗素子ＶＲの抵抗値の変更、即ち回路の入力抵抗値を適宜変化させることによって実現される。
このような構成によれば、たしかに、Ｄ級増幅回路１００’のゲインを変更することは可能であるが、それと同時に、全差動オペアンプ１１の入力端からみた帰還抵抗値も同時に変わってしまう（図６の符号Ｌ１及びＬ２を対比参照。前者の方が帰還抵抗の値は大きい。）。その結果、積分信号Ｘは、可変抵抗素子ＶＲの抵抗値の変更前後（即ち、ゲイン変更前後）で変わり、これによって周波数特性も変わってしまうことになる。そして、図６においては、積分定数切替回路５３が設けられてないことから、この周波数特性の変更を矯正することはできない。
また、図６の構成では、帰還抵抗間容量切替回路５２が備えられておらず、単に固定的な容量素子ＣＳが設けられているだけであるから、フィードバック信号ＦＢが通過することになるフィルタの特性は基本的に変動しない。したがって、前述のように、可変抵抗素子ＶＲの入力抵抗値の変更によって回路全体のゲインが変化することにより、全差動オペアンプ１１からの搬送波の漏れの幅が異なってきてしまう。これにより、アイドリングパルス幅は変更を受ける。
このように、図６の構成では、ゲインの変更によって、周波数特性の一定性を確保できず、また、アイドリングパルス幅の一定性も確保できない。
以上から明らかなように、本実施形態に係るＤ級増幅回路１００は、図６の構成と比べて、その作用効果の点について極めて優位に立つ。
【００３６】
以上に述べたほかにも、本実施形態に係るＤ級増幅回路１００によれば、当該回路を動作させるために適宜その周囲に設けられることとなる様々な回路（例えばパワーリミット回路等）の設定変更が不要になる、などといった効果も奏され得る。
【符号の説明】
【００３７】
１００……Ｄ級増幅回路、１０……演算増幅部、１１……全差動オペアンプ、１３（１３ａ，１３ｂ），１４（１４ａ，１４ｂ）……抵抗素子、３０……三角波発生部、４０……ＰＷＭ信号生成部、４１（４１ａ，４１ｂ）……コンパレータ、６０……フルブリッジ回路、７０……スピーカ、５１……帰還抵抗値切替回路、５２……帰還抵抗間容量値切替回路、５３（５３ａ，５３ｂ）……積分定数切替回路、ＳＷ１〜ＳＷ６……スイッチ、Ｖｉｎ＋，Ｖｉｎ−……入力信号、ＦＢ（ＦＢａ，ＦＢｂ）……フィードバック信号、Ｘ（Ｘａ，Ｘｂ）……積分信号、ＴＲＩ……三角波信号、Ｐａ……第１パルス幅変調信号、Ｐｂ……第２パルス幅変調信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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