(57)【要約】【課題】半導体基板の素子分離溝内の絶縁膜をエッチバック処理したときに側壁に残存する絶縁膜を除去して容量カップリングのロスを低減する。【解決手段】シリコン基板１に、ゲート絶縁膜４、浮遊ゲート電極用の多結晶シリコン膜５、シリコン窒化膜８を積層形成する。所定間隔で複数のトレンチ１ａを形成し、トレンチ１ａ内に素子分離絶縁膜２を埋め込み形成する。トレンチ１ａ内の素子分離絶縁膜２を所定深さまでエッチバックする。フォトレジストを全面に塗布してトレンチ１ａ底部が露光されにくい条件で露光し、トレンチ１ａの底面部にレジスト１０ａを残す。レジスト１０ａをマスクとしてウェットエッチングでシリコン酸化膜をエッチングしてトレンチ１ａ内の側壁に残存する素子分離絶縁膜を除去する。【選択図】図３
2011066052.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に素子分離溝を形成する工程と、
前記素子分離溝内に絶縁膜を埋め込む工程と、
前記素子分離溝内に埋め込み形成された前記絶縁膜を前記素子分離溝内の所定高さまでエッチバック処理をする工程と、
前記エッチバック処理時に前記素子分離溝内の側壁にエッチングされずに残存した前記絶縁膜を高いエッチングレートで選択エッチングする加工処理をする工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記選択エッチング処理は、
前記素子分離溝内を充填するようにレジストを塗布する工程と、
前記塗布したレジストを前記素子分離溝内の底面部が感光しない条件で露光する工程と、
前記レジストを現像して前記素子分離溝内の底面部に前記レジストの一部を残存させる工程と、
前記素子分離溝内の底面部に残存された前記レジストをマスクとして前記素子分離溝内の側壁にエッチングされずに残存する前記絶縁膜を選択的にエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記選択エッチング処理は、
前記エッチバック処理の後に前記絶縁膜の上面に窒素イオンを注入する工程と、
前記窒素イオンが注入された領域のうち前記素子分離溝内の前記絶縁膜の両端部の窒素濃度が低い領域を速く、前記絶縁膜の両端部を除いた表層の窒素濃度が高い領域を遅くなるエッチング処理を行って前記素子分離溝内の側壁に残存した前記絶縁膜を除去する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の表面にゲート絶縁膜および多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板を所定深さまでエッチングして所定間隔で複数の素子分離溝を形成する工程と、
前記素子分離溝内に素子分離絶縁膜を埋め込む工程と、
前記素子分離溝内に埋め込み形成された前記素子分離絶縁膜を前記素子分離溝内の所定高さまでエッチバック処理をする工程と、
前記エッチバック処理時に前記素子分離溝内の側壁にエッチングされずに残存した前記素子分離絶縁膜に対して選択エッチング処理をする工程と、
電極間絶縁膜を形成する工程と、
制御ゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
所定間隔で素子分離溝が形成された半導体基板と、
前記半導体基板の前記素子分離溝で分離された部分の上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に形成された浮遊ゲート電極と、
前記半導体基板の前記素子分離溝内に埋め込み形成され、上面両端部が前記ゲート絶縁膜の上面よりも高く、上面中央部が前記上面両端部よりも高い位置となる形状に形成された素子分離絶縁膜と、
前記浮遊ゲート電極の上面および側面と前記素子分離絶縁膜の上面とを覆うように形成された電極間絶縁膜と、
前記電極間絶縁膜を覆うように形成された制御ゲート電極と
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極を備えた構成においてカップリング比の改善を図ることができる半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
例えば浮遊ゲート電極を備えたフラッシュメモリ装置などの半導体装置は、制御ゲート電極との間に電極間絶縁膜が介在された構成となっており、データの書き込みや消去などの電気的処理においてカップリング比が大きくとれるように構成することが要求される。
そこで、例えば特許文献１に示されるように、浮遊ゲート電極と制御ゲート電極とが対向する電極間絶縁膜の面積を増やす構造を採用している。この場合、隣接するメモリセルトランジスタの間の素子分離領域に埋め込む絶縁膜を、エッチバック処理により浮遊ゲート電極の上面よりも低い位置となるように加工している。
【０００３】
しかしながら、素子分離絶縁膜をエッチバックする工程では、セル間の素子分離絶縁膜中央位置では必要な深さにエッチングできるが、浮遊ゲートの側面にはエッチングされずに裾を引くように残存する傾向にある。この結果、この残存する絶縁膜が制御ゲート電極との間の容量を低下させることになる。
【０００４】
このため、浮遊ゲート電極側壁の絶縁膜を除去して必要なカップリング容量を得るために、ウェットエッチングもしくは等方性成分の強いドライエッチングでこれを除去するなどの方法を採用しているが、裾を引く形状は完全には改善できず容量カップリングのロスが生じている。また、上記のウェットもしくはドライエッチングを行うことで、素子分離絶縁膜のエッチバック処理で落とし込んだ狙い値に対しさらにエッチングされてしまう為、深さ制御ばらつきが増加する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２８４５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、素子分離絶縁膜のエッチバック工程での裾引きを防止してカップリング比を高めることができるようにした半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置の製造方法は、半導体基板の表面に溝を形成する工程と、前記溝内に絶縁膜を埋め込む工程と、前記溝内に埋め込み形成された前記絶縁膜を溝内の所定高さまでエッチバック処理をする工程と、前記エッチバック処理時に前記溝内の側壁にエッチングされずに残存した前記絶縁膜を高いエッチングレートで選択エッチングする加工処理をする工程とを備えたところに特徴を有する。
【０００８】
また、本発明の半導体装置は、所定間隔で溝が形成された半導体基板と、前記半導体基板の前記溝で分離された部分の上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に形成された浮遊ゲート電極と、前記半導体基板の前記溝内に埋め込み形成され、上面両端部が前記ゲート絶縁膜の上面よりも高く、上面中央部が前記上面両端部よりも高い位置となる形状に形成された素子分離絶縁膜と、前記浮遊ゲート電極の上面および側面と前記素子分離絶縁膜の上面とを覆うように形成された電極間絶縁膜と、前記電極間絶縁膜を覆うように形成された制御ゲート電極とを備えたところに特徴を有する。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法および半導体装置によれば、浮遊ゲート型不揮発性メモリのメモリセル浮遊ゲートと制御ゲートとのカップリング容量低減を抑える事で書き込み特性が向上する。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の一部構造を概略的に示す平面図
【図３】図２中切断線３−３で示した部分に相当する模式的断面図
【図４】製造工程の各段階における図３相当図（その１）
【図５】製造工程の各段階における図３相当図（その２）
【図６】製造工程の各段階における図３相当図（その３）
【図７】製造工程の各段階における図３相当図（その４）
【図８】製造工程の各段階における図３相当図（その５）
【図９】本発明の第２の実施形態における製造工程の各段階における図３相当図（その１）
【図１０】製造工程の各段階における図３相当図（その２）
【発明を実施するための形態】
【００１１】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図１〜図８を参照して説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば１６個または３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１３】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１４】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１５】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）構造を有する素子分離絶縁膜２が図２中Ｙ方向に沿って形成され、これによって活性領域３が図２中Ｘ方向に所定間隔で分離した状態に形成されている。活性領域３と直交する図２中Ｘ方向に沿ってメモリセルトランジスタのワード線ＷＬが複数本形成されている。
【００１６】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢが形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１７】
図３は、図２中、切断線３−３で示す部分の断面図である。すなわち、活性領域３に沿って（図２中Ｙ方向）切断して示すメモリセルトランジスタのゲート電極ＭＧ部分の断面図である。図３に示すように、シリコン基板１上に複数のゲート電極ＭＧが所定間隔を存して配置されている。
シリコン基板１の活性領域３の上面には、ゲート絶縁膜４が形成され、その上面には浮遊ゲート電極としての多結晶シリコン膜５が形成されている。素子分離絶縁膜２は、隣接する活性領域３の間のトレンチ（素子分離溝）１ａ内を埋めるように形成されている。この素子分離絶縁膜２の上面は、中央部２ａが高く、多結晶シリコン膜５と接する両端部２ｂにおいては中央部２ａよりも低い高さに形成されている。
【００１８】
多結晶シリコン膜５の上面および側面の上部から下部近傍に至る表面および素子分離絶縁膜２の上面２ａ、２ｂには、これらの表面に沿うようにＯＮＯ（oxide-nitride-oxide）膜などからなる電極間絶縁膜６が形成されている。従って、電極間絶縁膜６は、多結晶シリコン膜５の上面および側面の下部近傍に至る部分まで形成されている。
電極間絶縁膜６の上面には、各多結晶シリコン膜５の上部を覆うとともに多結晶シリコン膜５の間の凹部を埋めるように制御ゲート電極用の電極膜である多結晶シリコン膜７が積層形成されている。多結晶シリコン膜７は、上層側に低抵抗となるシリサイド膜が形成されるもので、あらかじめタングステンシリサイド膜やコバルトシリサイド膜、あるいはニッケルシリサイド膜などを積層した構成としても良いし、多結晶シリコン膜７をシリサイド化する加工をすることでシリサイド膜を形成する構成としても良い。
【００１９】
上記の構成を採用することにより、素子分離絶縁膜２の上面は、中央部２ａの高さよりも両端部２ｂが低く形成されているので、電極間絶縁膜６が多結晶シリコン膜５の上面および側面に十分に覆うように形成でき、これによって容量カップリングのロスを低減して書き込み特性を向上させることができる。
【００２０】
次に、上記構成を製造する場合の製造工程について図４〜図８も参照して説明する。
図４（ａ）にはこの製造工程で加工する対象となる膜の構成を示している。シリコン基板１の上面にシリコン酸化膜からなるゲート絶縁膜４が形成され、この上面に多結晶シリコン膜５、加工用のシリコン窒化膜８が積層形成されている。多結晶シリコン膜５は、アモルファスシリコン膜を形成し、後の熱処理によって多結晶シリコン膜に変化させることもできる。
【００２１】
次に、図４（ｂ）に示すように、フォトリソグラフィ工程によりレジストをパターニングしてエッチングマスクを形成し、ＲＩＥ（reactive ion etching）法によりシリコン窒化膜８をエッチング加工してハードマスクを形成する。この後、シリコン窒化膜８によるハードマスクを用いて多結晶シリコン膜５、ゲート絶縁膜４及びシリコン基板１を所定深さまでエッチング加工し、素子分離溝としてのトレンチ１ａを形成する。
【００２２】
この場合、トレンチ１ａは、通常のフォトリソグラフィ処理で光学的に形成可能なパターン幅で形成することもできるし、あるいは、側壁転写法などの技術を用いて光学的に形成可能なパターン幅よりも狭い幅のラインアンドスペースパターンとして形成することもできる。
続いて、図５（ｃ）に示すように、トレンチ１内に素子分離絶縁膜２を形成するためのシリコン酸化膜９を埋め込み形成する。埋め込みに用いるシリコン酸化膜は、ポリシラザンなどの塗布系の材料を用いて形成しても良いし、ＣＶＤ法などにより堆積させることで形成することもできる。
【００２３】
この後、図５（ｄ）に示すように、ＣＭＰ（chemical mechanical polishing）法などによりシリコン窒化膜８をストッパとして研磨することでシリコン酸化膜９の上面を平坦化し、さらに、エッチバック処理によりトレンチ１ａ内部のシリコン酸化膜９を所定深さまでエッチングして素子分離絶縁膜２を形成する。
このとき、トレンチ１ａ内に残存する素子分離絶縁膜２は、上面の中央部２ａはエッチバックにより所定深さまで下げられた位置に形成されるが、両端部２ｃにおいては、シリコン酸化膜９が多結晶シリコン膜５に接触する位置に裾引きをおこす状態に残存していて全体としてＵ字状の断面となるように形成される。
【００２４】
以下の工程においては、素子分離絶縁膜２の上面の両端部２ｃにおいて多結晶シリコン膜５の側壁に残存したシリコン酸化膜９を除去する工程を実施する。すなわち、図６（ｅ）に示すように、まず、全面にフォトレジスト１０を塗布してトレンチ１ａ内を埋めて素子分離絶縁膜２の上面に接するように充填する。
【００２５】
続いて、フォトレジスト１０を、例えば敢えてデフォーカスする条件で露光してトレンチ１ａ内の底面部近傍すなわち素子分離絶縁膜２の上面２ａ近傍部分が感光されにくいようにして露光する。この後、現像工程を経ると、図６（ｆ）に示すように、大部分の露光されたフォトレジスト１０が除去されるが、露光されなかったり露光が不足したトレンチ１ａの底面部のフォトレジスト１０ａが所定膜厚で残存し、結果としてリセスした状態に現像される。このとき、残存しているフォトレジスト１０ａは、端部において素子分離絶縁膜２の裾引きの状態で残存した両端部２ｃの一部を覆い、且つ多結晶シリコン膜５の側壁に残存する部分は露出する状態となる。
【００２６】
次に、図７（ｇ）に示すように、上記した状態で、残存したフォトレジスト１０ａをマスクとしてシリコン酸化膜をウェットエッチングすることで、フォトレジスト１０ａの両端部から露出している素子分離絶縁膜２ｃを選択的にエッチングする。この場合、フォトレジスト１０ａの直下の部分は、素子分離絶縁膜２が横方向から若干エッチングされるが、それより中央部ではエッチングされずに残存する。これにより、多結晶シリコン膜５の側壁に裾状に残存していたシリコン酸化膜９が選択的にエッチングされ、素子分離絶縁膜２は、上面中央部２ａの高さはそのままの状態に保持されると共に、その上面中央部２ａよりも低い高さとなる両端部２ｂが形成される。
【００２７】
この後、図７（ｈ）に示すように、ウェットエッチング処理のマスクとして利用したフォトレジスト１０ａをアッシング処理などにより除去する。この状態では、トレンチ１ａ内の素子分離絶縁膜２は、上面中央部２ａの高さに対して、両端部２ｂが低い高さに形成され、多結晶シリコン膜５の側壁部にはシリコン酸化膜９が残存しない状態に形成されている。
【００２８】
次に、図８に示すように、全面に渡って所定膜厚のＯＮＯ膜を成膜して電極間絶縁膜６を形成する。これにより、多結晶シリコン膜５の上面および両側面、素子分離絶縁膜２の上面に沿うようにして全体を覆うように電極間絶縁膜６が形成される。
この後、上記構成の全面に渡って制御ゲート電極となる多結晶シリコン膜７を形成することで図３に示した構成を得る。この状態では、制御ゲート電極（ＣＧ）となる多結晶シリコン膜７は、電極間絶縁膜６を介した状態で、多結晶シリコン膜５の上面部分を覆うと共に、隣接する多結晶シリコン膜５の間の凹部（トレンチ１ａ）を埋め込むように形成される。
【００２９】
これにより、制御ゲート電極となる多結晶シリコン膜７は、浮遊ゲート電極となる多結晶シリコン膜５の上面および側面上部から中央部よりもやや低い位置程度までの部分で電極間絶縁膜６を挟んで対向した状態となる。
【００３０】
このような本実施形態によれば、素子分離絶縁膜２のエッチバック処理で、多結晶シリコン膜５の側壁への裾状の残存部分を除去すべく、素子分離絶縁膜２の上面の両端部２ｂを上面中央部２ａよりも低くなるように選択的に加工する工程を実施したので、制御ゲート電極となる多結晶シリコン膜７と浮遊ゲート電極となる多結晶シリコン膜５とが対向する面積を有効に利用することができ、これによって容量カップリングのロスを低減した良好なカップリング比を得ることができる。
【００３１】
（第２の実施形態）
図９および図１０は本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。第２の実施形態においては、トレンチ１ａ内への埋め込みを行ったシリコン酸化膜９のエッチバック処理以降の工程で異なる部分がある。シリコン酸化膜９をエッチバック処理する際に多結晶シリコン膜５の側壁に裾状に残るのを防止するための加工工程である。
【００３２】
すなわち、第１の実施形態において図５（ｃ）に示す状態まで加工した後、シリコン酸化膜９の平坦化処理を行ってからエッチバック処理をする場合のエッチング深さが図９（ａ）に示すように、図５（ｄ）に示す深さに比べて浅くなるように形成されている。この場合においても、シリコン酸化膜９は多結晶シリコン膜５の側壁に残存部２ｅとして裾状に残存しており、これを除去する必要がある。
【００３３】
そこで、この実施形態においては、図９（ｂ）に示すように、イオン注入により全面に窒素（Ｎ）イオンを所定エネルギーで所定量注入し、素子分離絶縁膜２の上面に窒素注入領域２ｄを形成する。このイオン注入では、残存部２ｅは、縦方向に角度を有する部分であることから窒素イオンの高濃度注入領域が形成されず、平坦な中央部には高い濃度で注入された領域として窒素注入領域２ｄが形成される。この後、シリコン窒化膜８を除去し、図示の状態を得る。
【００３４】
次に、図１０（ｃ）に示すように、多結晶シリコン膜５の側壁に残存するシリコン酸化膜（残存部２ｅ）をウェットエッチング処理して除去する。この場合、ウェットエッチング処理では、窒素濃度が高い窒素注入領域２ｄではエッチングされにくく（エッチングレートが低い）、窒素濃度が低い残存部２ｅがエッチングされやすい（エッチングレートが高い）という性質を利用して残存部２ｅを選択的に除去しようというものである。
【００３５】
この時、エッチングレートが低い窒素注入領域もエッチングされるので、素子分離絶縁膜２の上面高さは全体として低くなる。また、このエッチング処理では、第１の実施形態の場合と異なり、残存部２ｅが中央部よりも低くなる程の選択性が得られない場合があり、図示のように若干多結晶シリコン膜５の側壁に残存した状態となる。
【００３６】
この後、図１０（ｄ）に示すように、電極間絶縁膜６および多結晶シリコン膜７を順次積層形成することで第１の実施形態と同等の構成を得ることができる。
このような第２の実施形態においても、素子分離絶縁膜２のエッチバック処理で、多結晶シリコン膜５の側壁への裾を引いた状態の残存を無くすべく、素子分離絶縁膜２に窒素イオンを注入して、上面中央部２ａに高濃度領域を形成し、両端部２ｆのエッチングレートを高めた状態でエッチングすることで、第１の実施形態に比べて、少ない工程の追加で多結晶シリコン膜５の側壁に残存するシリコン酸化膜を除去することができる。これにより、制御ゲート電極となる多結晶シリコン膜７と浮遊ゲート電極となる多結晶シリコン膜５とが対向する面積を有効に利用することができ、これによって容量カップリングのロスを低減した良好なカップリング比を得ることができる。
【００３７】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
第１の実施形態で、レジスト１０以外にトレンチ１ａ内の素子分離絶縁膜２の上面にマスクとして残存可能な材料を用いることができる。
第２の実施形態で、窒素イオン以外に濃度差によりエッチングレートの差を発生させることができる場合には、用いることができる。
【００３８】
電極間絶縁膜は、ＯＮＯ膜以外に、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜やhigh-k（高誘電率材料）膜などの誘電体膜を用いることができる。
対象とするデバイスは、ＮＡＮＤ型フラッシュメモリ装置に限らず、所定ピッチで並ぶラインパターンと部分的に幅寸法と配置間隔が異なるラインパターンを有する構成のものに適用することができる。たとえば、ＮＯＲ型フラッシュメモリや、ＳＲＡＭあるいはその他の半導体記憶装置にも適用できる。
【符号の説明】
【００３９】
図面中、１はシリコン基板（半導体基板）、２は素子分離絶縁膜（絶縁膜）、４はゲート絶縁膜、５、７は多結晶シリコン膜、６は電極間絶縁膜、１０はレジストである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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