(57)【要約】【課題】  アクティブマトリクス型の表示装置の作製工程又は完成品における静電気による不良の発生を抑制する。【解決手段】  本発明に係る表示装置は、アクティブマトリクス回路の角の部分に隣接して、前記アクティブマトリクス回路に接続されていない格子状の放電パターンが形成されていることを特徴とする。また、本発明に係る表示装置は、アクティブマトリクス回路の周辺に、前記アクティブマトリクス回路を構成するゲイト線又はソース線と交わる放電パターンが形成され、前記放電パターンの長さは、前記アクティブマトリクス回路の画素ピッチよりも長いことを特徴とする。これらにより、各種静電破壊によるアクティブマトリクス型表示装置の不良の発生を抑制することができる。【選択図】  図４
2011066444.tif 000002
【特許請求の範囲】
【請求項１】
クティブマトリクス回路と、
周辺駆動回路と、
前記アクティブマトリクス回路と前記周辺駆動回路との間に位置する導電性パターンと、を有し、
前記導電性パターンは、複数の第１のパターンを有し、
前記第１のパターンは、線状の第２のパターンと、前記第２のパターンと交差する複数の線状の第３のパターンと、が結合した形状を有することを特徴とする表示装置。
【請求項２】
請求項１において、
複数の前記第１のパターンは、前記アクティブマトリクス回路から前記周辺駆動回路へ向かう第１の方向と垂直な第２の方向に並んで配置されており、
前記第２のパターンは、前記第１の方向と沿うように配置されており、
複数の前記第３のパターンは、前記第１の方向に並んで配置されていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する発明は、周辺駆動回路を内蔵したアクティブマトリクス型のフラッ
トパネルディスプレイの構造に関する。
【背景技術】
【０００２】
従来より、周辺駆動回路を内蔵したアクティブマトリクス型の液晶表示装置が知られて
いる。これは、薄膜トランジスタ（ＴＦＴと称する）でもって構成される画素領域を構成
するアクティブマトリクス回路と、やはり薄膜トランジスタで構成されるこのアクティブ
マトリクス回路を駆動するための周辺駆動回路と、をガラス基板（または石英基板）上に
集積化した構成を有している。
【０００３】
例えばＶＧＡパネルにおいては、約３０万個の薄膜トランジスタが同一のガラス基板ま
たは石英基板上に集積化される。またＥＷＳパネルの場合、約１３０万個の薄膜トランジ
スタが同一のガラス基板または石英基板上に集積化される。
【０００４】
このような構成においては、薄膜トランジスタに一つでも不良であると、点欠陥や線欠
陥が形成されてしまう。
【０００５】
ディスプレイは、見た目でその性能が判断される。従って、上記の点欠陥や線欠陥が存
在する場合、商品としては不良品となってしまう。
【０００６】
ガラス基板や石英基板を用いる場合、その絶縁性が高く、またその面積が大きいことか
ら、静電気による破壊（静電破壊）の問題が特に顕在化する。
【０００７】
例えば液晶パネルの形成に際しては、各種薄膜の成膜やエッチングにプラズマを用いた
工程が多用される。これらプラズマを用いた工程においては、後述するようにパルス状の
静電気が発生する。また、ラビング工程のようにプラズマ工程以外の場合において静電気
が発生してしまう工程も存在している。
【０００８】
前述したように薄膜トランジスタを構成する各種薄膜の成膜やエッチングに際しては、
プラズマＣＶＤ法やプラズマエッチング法で代表されるプラズマ工程が多用される。しか
し、使用される基板の絶縁性が高いということから、このプラズマ工程において、局所的
に放電が生じてしまう現象が起こる。
【０００９】
そしてこの放電に起因すると見られる不良が発生してしまう。具体的には、各種静電破
壊や静電気が原因と見られる薄膜トランジスタの動作不良が発生してしまう。これらの不
良は、アクティブマトリクス型の液晶表示装置やその他アクティブマトリクス型のフラッ
トパネル型のディスプレイの生産歩留りを低下させる大きな要因となる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の各種不良の発生について、本発明者が数々の実例を解析した結果、以下の知見が
得られた。
【００１１】
まず、静電気や局在的な高電圧が印加されてしまうことによる不良の発生形態は、以下
の２つに大別できる。
【００１２】
第１の形態は、静電パルスによるものである。静電パルスによる不良の種類としては、
コンタクト不良と絶縁膜の絶縁破壊とがある。
【００１３】
コンタクト不良は以下のようなメカニズムによって発生する。まず、プラズマＣＶＤ法
による薄膜の成膜時やＲＩＥ法によるプラズマエッチング時において、局在的な放電が起
こる。この放電は、絶縁性の基板を用いた試料が大面積であり、そもそも局在的な放電が
起こりやすい状態が実現されていることに加えて、パターン表面の凹凸やパターン面積の
違い、さらに膜質の微妙な違い、さらにパーティクルの存在等の些細な要因により発生す
る。
【００１４】
上記の局在的な放電の結果、特定の微小な部分に高電圧が瞬間的に加わる。この時、配
線の一部分に局在的に電圧が誘起され、静電パルスが発生する。この静電パルスは瞬間的
に発生するものであり、その誘起される電圧の先頭値が極めて大きなものとなる。
【００１５】
そして、この静電パルスに起因して、薄膜トランジスタと配線（または電極）のコンタ
クト部分に瞬間的に大電流が流れる。この瞬間的な大電流が流れることにより、コンタク
ト部分が高い温度に発熱する。そしてこのことにより、コンタクトが破壊される。このコ
ンタクトの破壊は永久的なものであり、一般には修復は困難である。
【００１６】
また絶縁膜の破壊は、静電パルスに起因する瞬間的な大電流が配線や電極に流れること
により、本来絶縁機能を維持しなければならない絶縁膜に局在的な強電界が加わり、その
部分において絶縁性が破壊されることによる。この絶縁性の破壊も永久的なものであり、
一般には修復が困難である。
【００１７】
第２の形態は、プラズマ誘起による静電気の発生によるものである。これは、成膜やエ
ッチング等のプラズマが用いられる工程において、基板上の配線パターン形状の不均一性
（面積の違いや段差）に起因する。この工程においては、プラズマ放電中にパターン間に
局在的な電位差が瞬間的に誘起される。
【００１８】
この局在的な電位差は、導電性パターン同士、あるは導電性パターンと絶縁基板との間
に局在的な放電を引き起こす。そしてこのことに起因して薄膜トランジスタのジャンクシ
ョン（ＰＩ接合やＮＩ接合）に損傷が与えられ、薄膜トランジスタの動作が不良となる。
【００１９】
この局在的な放電による薄膜トランジスタのジャンクションに対する損傷は、加熱処理
等によって修復することができる場合がある。従ってこの場合の不良は半永久的なものと
見ることができる。
【００２０】
本明細書で開示する発明は、上述した各種静電破壊による不良の発生を抑制し、液晶パ
ネルの生産歩留りを向上させる技術を提供することを課題とする。
【課題を解決するための手段】
【００２１】
本明細書で開示する発明は、上述の解析結果に基づくものである。本明細書で開示する
発明は、基本的に２つの構成からなる。第１の構成は、静電パルスの発生を抑制する手段
を提供するものである。また、第２の構成はプラズマによって誘起される静電気の発生を
抑制する手段を提供するものである。
【００２２】
本明細書で開示する発明においては、静電パルスの発生を抑制するための構成として、
液晶パネルの周囲に瞬間的な電気パルスを吸収する保護容量（キャパシタ）を配置する。
【００２３】
液晶パネルに代表されるアクティブマトリクス型のフラットパネルディスプレイの作製
工程においては、各配線パターンの電位差を無くすためにショートリングと呼ばれる配線
が配置される。このショートリングは、最終的には回路から切り離される。そして、完成
品の段階では配線としての機能は持たない。
【００２４】
前述の電気パルスを吸収するためのキャパシタ（保護容量）の電極の一方は、このショ
ートリングに接続される。即ち、ショートリングに誘起される電気パルスを上記保護容量
に吸収させる構成とする。
【００２５】
ショートリングはアクティブマトリクス回路を構成するソース配線とゲイト配線の全て
に接続されている。従って、アクティブマトリクス回路のどこかに電気パルスの侵入があ
っても上記の保護容量に電気パルスは吸収される。また、電気パルスが大きく保護容量に
よって完全に吸収されなくても、その影響を弱めることができる。
【００２６】
なお一般にショートリングは、アクティブマトリクス回路を駆動するための周辺駆動回
路を構成する薄膜トランジスタのゲイト電極の全てに連結した構成にはなっていない。し
かし、周辺駆動回路ブロックに近い領域に上記保護容量を配置すれば、外部からの電気パ
ルスをそこで吸収し、周辺駆動回路に電気パルスが進入することを抑制することができる
。また、周辺駆動回路に侵入する電気パルスを弱めることができる。
【００２７】
また、本明細書に開示する発明においては、プラズマによって誘起される静電気を防ぐ
手段として、この静電気を放電させる放電パターンをショートリングとアクティブマトリ
クス回路部、さらにショートリングと周辺駆動回路部との間に配置する。
【００２８】
本発明者らの解析によれば、主に面積の大きい導電性パターンからプラズマによって誘
起される静電気が発生しやすい。
【００２９】
液晶パネルの作製工程中における最大の面積を有する導電性パターンは、ショートリン
グである。即ち、ショートリングは、各配線間の電位差をなくし、不要な放電を抑制する
ためのものであるが、一方では、ショートリング自身が静電気の発生を招いてしまう要因
ともなっている。
【００３０】
ショートリングに電圧が誘起されると、それが基になって局在的に静電気が生じてしま
う。
【００３１】
そこで、本明細書に開示する発明においては、ショートリングとアクティブマトリクス
回路部、さらにショートリングと周辺駆動回路部との間にプラズマ誘起された静電気を消
滅させる放電パターン（ガードリングと称する）を配置する。    
【００３２】
即ち、ショートリングに誘起された静電気がアクティブマトリクス回路部や周辺駆動回
路部に入り込む前に、放電パターンを通過する段階でこの静電気を放電させてしまう構成
とする。
【００３３】
または、電位差が生じては都合の悪い部分においては、ショートリングと当該回路との
間に放電パターンを予め配置する。このようにすることで、回路にはショートリングとの
間で生じる電位差の影響が及ばないようにすることができる。
【００３４】
そして、ショートリングに誘起された静電気によってアクティブマトリクス回路部や周
辺駆動回路部に配置された薄膜トランジスタが損傷することを抑制することができる。
【００３５】
本明細書で開示する発明の一つは、図１にその一実施形態を示すように、アクティブマ
トリクス回路１０８と、該アクティブマトリクス回路を駆動するための周辺駆動回路１０
４と１０５と、が同一基板１０１上に配置された構成を有し、前記アクティブマトリクス
回路１０８及び前記周辺駆動回路１０４と１０５の周辺は放電パターン１１２、１０３、
１０６によって囲まれていることを特徴とする。
【００３６】
上記構成において、放電パターンのピッチをアクティブマトリクス回路の画素ピッチよ
り小さくすることは有用である。
【００３７】
これは、アクティブマトリクス回路に侵入する電気パルスによって、アクティブマトリ
クス回路において放電が生じないようにするためである。
【００３８】
他の発明の構成は、図３にその１実施形態の作製工程を示すように、
アクティブマトリクス型の表示装置であって、
同一基板３０１上にアクティブマトリクス回路（画素部）が配置されており、  前記ア
クティブマトリクス回路に隣接して容量が形成されており、  
前記容量は、
前記アクティブマトリクス回路に配置された薄膜トランジスタのゲイト電極３１０と
同一材料でかつ同一層に形成された電極３０７と、
該電極下の前記薄膜トランジスタのゲイト絶縁膜を構成する材料でなる絶縁膜３０６と
、
前記絶縁膜３０６下の前記薄膜トランジスタの活性層を構成する半導体膜３０２と、
で構成されていることを特徴とする。
【００３９】
他の発明の構成は、図３のその実施態様の１つを示すように、
アクティブマトリクス回路（画素部）と、
該アクティブマトリクス回路を駆動するために周辺駆動回路と、
が同一基板３０１上に配置された表示装置を作製する方法であって、
前記アクティブマトリクス回路を構成する全てのゲイト配線と全てのソース配線とに接
続されるショートリング３０７を形成する工程と、
前記アクティブマトリクス回路に配置される薄膜トランジスタの不純物領域３１９〜３
２１、３００を不純物イオンの注入によって形成する工程と、
該工程と同時に前記ショートリング３０７をマスクとして不純物イオンを前記ショート
リング下の半導体層３０２に注入し、前記ショートリング部に容量を形成する工程と、
を有することを特徴とする。
【００４０】
上記構成においては、絶縁膜３０６を介して電極（ショートリング）３０７と半導体領
域３２２とが対向する部分で容量が形成される。この容量は、電気パルスを吸収するため
の保護容量として機能する。
【００４１】
他の発明の構成は、図３にその実施態様の１つを示すように、
アクティブマトリクス型の表示装置の作製方法であって、
ショートリング３０７の下部に薄膜半導体層３０２が形成され、前記薄膜半導体層３０
２を利用して容量を形成する工程を有することを特徴とする。
他の発明の構成は、図３にその実施態様の１つを示すように、
アクティブマトリクス型の表示装置の作製方法であって、
ショートリング３０７の下部に薄膜半導体層３０２が存在し、アクティブマトリクス回
路に配置される薄膜トランジスタの不純物領域３１９〜３２１、３００を形成する工程と
同時に前記薄膜半導体層３０２を利用して容量を形成することを特徴とする。
【発明の効果】
【００４２】
本明細書に開示する発明を利用することにより、各種静電破壊による不良の発生を抑制
し、液晶パネルの生産歩留りを向上させることができる。この技術は、アクティブマトリ
クス型の液晶表示装置のみではなく、他のアクティブマトリクス型を有するフラットパネ
ルディスプレイに利用することができる。
【図面の簡単な説明】
【００４３】
【図１】アクティブマトリクス型の液晶パネルの概要を示す図。
【図２】アティブマトリクス回路とそれに接続されたショートリングとを示す拡大図。
【図３】アクティブマトリクス型の液晶パネルの作製工程を示す断面図。
【図４】基板上に形成された微細なパターンを示す写真。
【発明を実施するための形態】
【００４４】
図１に示すアクティブマトリクス型の液晶表示装置の作製工程において、１００にその
拡大図を示すアクティブマトリクス回路１０８と、周辺駆動回路１０４や１０５とを囲む
ようにしてショートリング１０２を配置する。このショートリング１０２は、アクティブ
マトリクス回路を構成する格子状に配置されたソース線１１０とゲイト線１１１の全てに
接続される。
【００４５】
そしてこのショートリング１０２を一方の電極として、薄膜トランジスタの活性層を構
成するのに用いる半導体を用いてＭＯＳ容量１０７が配置される。このＭＯＳ容量１０７
は、外部から誘起されるパルス電圧を吸収する役割を有した保護容量となる。
【００４６】
また、ショートリング１０２とアクティブマトリクス回路１０８との間に放電パターン
１１２を配置する。この放電パターン１１２は、１０４と１０５で示される周辺駆動回路
とアクティブマトリクス回路１０８との間にも配置される。
【００４７】
さらにショートリング１０２と周辺駆動回路１０４及び１０５との間にも放電パターン
１０３及び１０６が配置される。これらの放電パターンは、ショートリングに誘起された
パルス電圧を放電させ、各回路に電気パルスが侵入することを抑制する役割を有している
。
【００４８】
これらの放電パターンは、例えば図２の２０３で示されるような形状を有している。こ
れらの放電パターンは、ショートリングの形成と同時に形成され、かつ必要に応じて電気
的に相互に接続される。
【００４９】
また放電パターンのピッチは、回路の配線パターンのピッチより短くすることが有効で
ある。このようにすると、回路中において局在的な放電を行うような電気パルスを予め放
電パターンにおいて放電させることができる。
【実施例１】
【００５０】
本実施例では、本明細書に開示する発明を利用したアクティブマトリクス型の液晶表示
装置のアクティブマトリクス回路が形成される基板側の作製工程の概略を示す。
【００５１】
図３にアクティブマトリクス基板側の作製工程の概略を示す。図３には、画素部に配置
されるＮチャネル型の薄膜トランジスタと、周辺回路部に配置されるＰ及びＮチャネル型
の薄膜トランジスタと、ショートリングが形成される部分に配置される保護容量（電気パ
ルスを吸収するための容量）と、を同一基板上に同時に形成する工程が示されている。
【００５２】
まず図３（Ａ）に示すガラス基板３０１上に下地膜として図示しない酸化珪素膜、また
は酸化窒化珪素膜を成膜する。基板３０１としては、石英基板を利用することもできる。
【００５３】
図示しない下地膜を成膜したら、後に薄膜トランジスタの活性層や容量を構成すること
になる珪素膜の形成を行う。
【００５４】
ここでは、プラズマＣＶＤ法または減圧熱ＣＶＤ法により、まず非晶質珪素膜を成膜す
る。さらに、加熱処理及び／またはレーザー光の照射により、この非晶質珪素膜を結晶化
させ、図示しない結晶性珪素膜を得る。  
【００５５】
そしてこの図示しない結晶性珪素膜をパターニングすることにより、３０２〜３０５で
示されるパターンを形成する。
【００５６】
ここで、３０２はショートリング部に形成される保護容量の一方の電極を構成すること
になる半導体パターンである。
【００５７】
また、３０３と３０４とが周辺駆動回路に配置されるＰチャネル型の薄膜トランジスタ
とＮチャネル型の薄膜トランジスタの活性層となる半導体パターンである。ここで、３０
３がＰチャネル型の薄膜トランジスタの活性層となる。また、３０４がＮチャネル型の薄
膜トランジスタの活性層となる。
【００５８】
また、３０５が画素部に配置されるＮチャネル型の薄膜トランジスタの活性層となる。
この画素部に配置される薄膜トランジスタは、マトリクス状に配置された画素電極のそれ
ぞれにスイッチング用に配置される。
【００５９】
こうして図３（Ａ）に示す状態を得る。次にゲイト絶縁膜および他部において電気パル
ス吸収用の保護容量の誘電体を構成する絶縁膜３０６を成膜する。ここでは、絶縁膜３０
６として酸化珪素膜を１０００Åの厚さにプラズマＣＶＤ法を用いて成膜する。（図３（
Ｂ））
【００６０】
こうして図３（Ｂ）に示す状態を得る。次にゲイト電極を構成するための図示しないア
ルミニウム膜をスパッタ法でもって成膜する。ここでは、アルミニウム膜でもってゲイト
電極を構成する例を示すが、他の金属材料や合金、さらに各種シリサイド材料を用いるこ
ともできる。
【００６１】
このアルミニウム膜中には、スカンジウムを0.1 重量％含有させる。これは、後の加熱
が行われる工程において、アルミニウムの異常成長に起因するヒロックやウィスカーの発
生を抑制するためである。ヒロックやウィスカーというのは、アルミニウムの異常成長に
よって形成される針状あるいは刺状の突起物のことである。
【００６２】
そしてこのアルミニウム膜をパターニングすることによって、図３（Ｃ）に示すアルミ
ニウムでなるパターン３０７、３０８、３０９、３１０を形成する。
【００６３】
ここで、３０７はショートリングを構成するパターンである。即ち、３０７はショート
リングの断面を示すものといえる。
【００６４】
３０８は周辺駆動回路部に配置されるＰチャンネル型の薄膜トランジスタのゲイト電極
を構成するパターンである。３０９は周辺駆動回路部に配置されるＮチャンネル型の薄膜
トランジスタのゲイト電極を構成するパターンである。
【００６５】
さらに３１０は、画素部に配置されるＮチャネル型の薄膜トランジスタのゲイト電極を
構成するパターンである。この画素部に配置される薄膜トランジスタのゲイト電極３１０
は、図２に示すようなマトリクス状に配置されたゲイト線２０２から延在して設けられる
。
【００６６】
３０７〜３１０で示されるアルミニウムでなるパターンを形成したら、電解溶液中でこ
れらパターンを陽極とした陽極酸化を行う。この工程において、陽極酸化膜３１１、３１
２、３１３、３１４が形成される。
【００６７】
この陽極酸化工程においては、電解溶液として酒石酸を含んだエチレングリコール溶液
をアンモニア水で中和したものを用いる。この工程において形成される陽極酸化膜は、緻
密な膜質を有し、アルミニウム膜の表面を物理的および電気的に保護する機能を有してい
る。
【００６８】
即ち、この陽極酸化膜は、物理的にはヒロックやウィスカーの発生を抑制する機能を有
し、また電気的にはアルミニウムでなるパターンの周囲からの絶縁性を高める機能を有し
ている。
【００６９】
このようにして図３（Ｃ）に示す状態を得る。この状態を得た段階で不純物イオンの注
入を行う。
【００７０】
まず、活性層３０３が形成された部分を図示しないレジストマスクで覆った状態におい
て、Ｐ（リン）イオンの注入をプラズマドーピング法でもって行う。
【００７１】
この結果、ソース及びドレイン領域として機能するＮ型を有する不純物領域３２０と３
１９、さらに３２１と３００が形成される。
【００７２】
また、３１５と３１６の領域もＮ型を有する不純物領域として形成される。このＮ型を
有する不純物領域３１５と３１６の少なくとも一方は、保護容量の電極となる。
【００７３】
即ち、この保護容量の一方の電極は３０７であり、他方の電極は３１５または３１６ま
たはその両方となる。そして他部においてゲイト絶縁膜として機能する絶縁膜３０６がこ
の保護容量の誘電体となる。こうしてＭＯＳキャパシタでなる保護容量がＮ型の薄膜トラ
ンジスタの形成と同時に自己整合的に形成される。
【００７４】
次に先にＰイオンが注入された領域を新たなレジストマスクでマスクして、Ｂ（ボロン
）イオンの注入を行う。この結果、Ｐチャネル型の薄膜トランジスタのソース領域３１７
及びドレイン領域３１８が自己整合的に形成される。
【００７５】
こうして図３（Ｃ）に示す状態を得る。不純物イオンの注入が終了したら、レーザー光
の照射を行い、不純物イオンの注入が行われた領域の活性化を行う。
【００７６】
その後、層間絶縁膜３２９として酸化珪素膜、または窒化珪素膜と酸化珪素膜の積層膜
、またはこれらの膜と樹脂膜との積層膜を成膜する。
【００７７】
さらに画素部の薄膜トランジスタのドレイン領域にコンタクトホールの形成を行い、Ｉ
ＴＯでなる画素電極３３０を形成する。
【００７８】
次に再度のコンタクトホールの形成を行い、周辺駆動回路部のＰチャネル型の薄膜トラ
ンジスタのソース電極３２３とドレイン電極３２４を形成する。また同時に周辺駆動回路
部のＮチャネル型の薄膜トランジスタのソース電極３２６とドレイン電極３２５を形成す
る。また同時に画素部の薄膜トランジスタのソース電極３２７を形成する。これらの電極
はチタン膜とアルミニウム膜の積層膜でもって構成する。
【００７９】
なお、ソース電極３２７は、図２に示すソース線２０１から延在して形成される。
【００８０】
図３に示すような画素部の構成は、マトリクス状に配置された数百万以上の各画素にお
いてそれぞれ同時に形成される。
【実施例２】
【００８１】
本実施例では、プラズマ放電中において局在的な電位差が誘起されることによるショー
トリングに発生する電気パルスを放電させる放電パターンについて説明する。
【００８２】
図２に示すのは、格子状に配置されたソース線２０１とゲイト線２０２とを有したアク
ティブマトリクス型の液晶パネルの一方の基板側の一部である。図には、マトリクス状に
配置された薄膜トランジスタ２０５、２０６と、この薄膜トランジスタの出力によって駆
動される液晶２０７、２０８が示されている。
【００８３】
図２に示すのは、薄膜トランジスタが完成し、各部の配線の形成が終了した段階である
。この段階においては、ショートリング２０４に各ゲイト線は接続されている。また、図
示されていないが、ショートリング２０４から延在した他のショートリング部分には、ソ
ース線２０１もそれぞれ電気的に接続されている。
【００８４】
図２に示す構成においては、ショートリング２０４とアクティブマトリクス回路との間
を接続する配線に２０３で示されるような放電パターンが形成されている。  
【００８５】
この放電パターン２０３は、プラズマを用いた成膜やエッチング時において、ショート
リング２０４と回路部との間で生じる電位差に起因する電気パルスを放電させる機能を有
している。
【００８６】
この放電パターン２０３の効果を高めるには、そのピッチをアクティブマトリクス回路
の画素ピッチよりも小さくすることが有効である。
【００８７】
この放電パターンは、アクティブマトリクス回路の周囲を囲むように配置されている。
ここでは、アクティブマトリクス回路とショートリングとを接続する配線に２０３で示さ
れるような放電パターンを配置する例を示した。
【００８８】
しかし、この放電パターンはどこかの配線に必ずしも接続させれている必要は必ずしも
ない。例えば、電位差を持ちそうな回路と回路の間や、回路と配線の間、さらには電位差
を持ちそうな導電性パターン同士の間に２０３で示されるような形状を有する放電パター
ンを配置することは有効である。
【００８９】
このような場合にも何らかの原因（一般にはプラズマ工程に起因）によって生じる電位
差に起因する電気パルスをこの放電パターンが存在することで消滅させることができる。
【００９０】
図４にこの放電パターンを取り入れたアクティブマトリクス型の液晶表示装置のＴＦＴ
基板の顕微鏡写真を示す。図４に示すのは、ガラス基板上に形成された微細なパターンを
示す写真である。
【００９１】
図４には、左上に格子状の配線が形成されたアクティブマトリクス回路が示されている
。また、このアクティブマトリクス回路からショートリング（写真には写っていない）へ
と延在する配線が示されている。
【００９２】
左上に示されるアクティブマトリクス回路において、横方向に延在するのがゲイト線で
ある。また縦方向に延在するのがソース線である。
【００９３】
また図４には、ゲイト線及びソース線からアクティブマトリクス回路の外側に延在した
領域で電気パルスを放電させるための放電パターンが配置されている状態が示されている
。
【００９４】
さらに電気パルスが侵入し易い、アクティブマトリクス回路の角の部分に隣接して放電
パターンが配置されている。この放電パターンは、写真右下のおよそ１／４強の領域を占
めている。この放電パターンは、アクティブマトリクス回路には直接接続されてはいない
。
【００９５】
このような構成とすることで、アクティブマトリクス回路がプラズマ放電に起因する電
気パルスによってダメージを受けることを防ぐことができる。
【符号の説明】
【００９６】
１０１                    ガラス基板
１０２                    ショートリング
１０３                    放電パターン
１０４、１０５            周辺駆動回路
１０６                    放電パターン
１０７                    保護容量
１０８                    アクティブマトリクス回路
１００                    アクティブマトリクス回路の拡大部分
１１０                    ソース線
１１１                    ゲイト線
１１２                    放電パターン
２０１                    ソース線
２０２                    ゲイト線
２０３                    放電パターン
２０４                    ショートリング
２０５、２０６            薄膜トランジスタ
２０７、２０８            液晶
３０１                    ガラス基板
３０２                    保護容量を構成する半導体パターン
３０３                    Ｐチャネル型の薄膜トランジスタの活性層
３０４、３０５            Ｎチャネル型の薄膜トランジスタの活性層
３０６                    ゲイト電極と保護容量の誘電体を構成する絶縁膜  
３０７                    ショートリング
３０８、３０９、３１０    ゲイト電極
３１１、３１２、３１３    陽極酸化膜
３１４                    陽極酸化膜
３１５、３１６            保護容量の一方の電極を形成するＮ型領域
３１７                    ソース領域
３１８                    ドレイン領域
３１９                    ドレイン領域
３２０                    ソース領域
３２１                    ソース領域
３００                    ドレイン領域
３２２                    半導体領域
３２３                    ソース電極
３２４                    ドレイン電極
３２５                    ドレイン電極
３２６                    ソース電極
３２７                    ソース電極
３２８                    ドレイン電極
３２９                    層間絶縁膜
３３０                    画素電極
【図１】
2011066444.tif 000003
【図２】
2011066444.tif 000004
【図３】
2011066444.tif 000005
【図４】
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