(57)【要約】      （修正有）【課題】可視アーチファクトを低減するシステム、方法を提供する。【解決手段】隣接する階調値間の位相差を減少させるシステムと方法は、複合データワードを用いる。複合データワードは、第１のデータビット群と第２のデータビット群を含む。ディスプレイドライバ回路９００は、第１のデータビット群の各ビットを、表示画素で互いに均一な期間アサートさせ、第２のデータビット群の各ビットを、表示画素で各ビットに関連付けられた重要性に応じた期間アサートさせる。必要であれば、ディスプレイドライバ回路９００は、複合データワードを供給するように構成された複合データ発生器９０２を更に含む。【選択図】図９
2011095740.tif 000002
【特許請求の範囲】
【請求項１】
複合データワードをディスプレイの画素に書き込むためのディスプレイドライバ回路であって、
前記複合データワードは、１群の均一に重み付けされたデータビットと、１群の２値重み付けされたデータビットとを含み、該複合データワードは、前記１群の均一に重み付けされたデータビットと、前記１群の２値重み付けされたデータビットとによって、少なくとも部分的に規定される値を有しており、
前記ディスプレイドライバ回路は、
２値重み付けされたデータワードを受け取り、該２値重み付けされたデータワードを前記複合データワードへと変換し、該複合データを出力に供給するように構成された複合データ発生器と、
ディスプレイ制御信号を出力に供給するように構成された出力制御器と、
を含んでおり、
前記ディスプレイは、前記ディスプレイ制御信号に応答して、前記１群の均一に重み付けされたデータビットの各ビットを、前記画素で互いに等しい期間アサートし、前記１群の２値重み付けされたデータビットの各ビットを、前記画素で各２値重み付けされたビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた期間アサートし、この結果、前記画素の出力が、前記複合データワードの前記値に対応するようになっており、
前記複合データワードは、前記２値重み付けされたデータワードよりも多くのグレイスケール値を定義可能であって、
前記複合データワードは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であり、ｍが前記均一に重み付けされたデータビット群のビット数と等しいものであり、ｎが前記２値重み付けされたデータビット群のビット数と等しいものである、
ことを特徴とするディスプレイドライバ回路。
【請求項２】
複合データワードを表示画素に書き込むためのディスプレイドライバ回路であり、
前記複合データワードは、第１のデータビット群と、第２のデータビット群とを含んでおり、
前記ディスプレイドライバ回路は、
第１のタイプのデータワードを受け取り、該第１のタイプのデータワードを前記複合データワードに変換し、該複合データワードを出力に供給するように構成された複合データワード発生器と、
ディスプレイ制御信号を供給するように構成された出力制御器と、
を含んでおり、
前記ディスプレイ制御信号は、前記第１のデータビット群の各ビットを、前記表示画素で互いに等しい期間アサートさせ、前記第２のデータビット群の各ビットを、前記表示画素で各々前記ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせるものであり、
前記複合データワードは、前記第１のタイプのデータワードよりも多くのグレイスケール値を定義可能であり、
前記複合データは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であり、ｍが前記第１データビット群のビット数と等しいものであり、ｎが前記第２のデータビット群のビット数と等しいものである、
ことを特徴とするディスプレイドライバ回路。
【請求項３】
複合データワードを、表示画素でアサートするための方法であり、
前記複合データワードは、特定の画素の値に対応し、かつ、第１のビット群と第２のビット群とを含んでおり、
前記方法は、
第１のタイプのデータワードを受け取るステップと、
前記第１のタイプのデータワードの少なくとも１ビットを前記第１のビット群に変換するステップと、
前記ビットの第１のビット群の各ビットを、前記表示画素で互いに等しい期間アサートするステップと、
前記第２のビット群の各ビットを、前記表示画素で各該ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせるステップと、
を包含しており、
それによって、前記画素の出力は、前記複合データワードの前記値に対応しており、
前記複合データワードは、前記第１のタイプのデータワードよりも多くのグレイスケール値を定義可能であり、
前記複合データは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であり、ｍが前記第１のビット群のビット数と等しいものであり、ｎが前記第２のビット群のビット数と等しいものである、
ことを特徴とする方法。
【請求項４】
複合データワードを、表示画素でアサートするための方法であり、
前記複合データワードは、特定の画素の値に対応し、かつ、第１のビット群と第２のビット群とを含んでおり、
前記方法は、
２値重み付けされたデータワードを受け取るステップと、
前記２値重み付けされたデータワードから前記複合データワードを発生するステップと、
前記第１のビット群の各ビットを、前記表示画素で互いに等しい期間アサートするステップと、
前記第２のビット群の各ビットを、前記表示画素で各該ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせるステップと、
を包含しており、
それによって、該画素の出力は、該複合データワードの前記値に対応しており、
前記複合データワードは、前記２値重み付けされたデータワードよりも多くのグレイスケール値を定義可能であり、
前記複合データワードは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であり、ｍが前記第１のビット群のビット数と等しいものであり、ｎが前記第２のビット群のビット数と等しいものである、
ことを特徴とする方法。
【請求項５】
複合データワードを発生するための方法であり、
第１のタイプのデータワードを受け取るステップと、
データビットの第１のビット群を提供するステップであって、前記第１のビット群のビットは、互いに同様な、ビットがピクセル電極にアサート可能な時間量によって定められる重要性を有しており、上記受け取った第１のタイプのデータワードに基づいて生成される、ステップと、
第２のデータビット群を提供するステップであって、該第２のビット群のビットは、互いに異なる、ビットがピクセル電極にアサート可能な時間量によって定められる重要性を有しており、上記受け取った第１のタイプのデータワードに基づいて生成される、ステップと、
を包含しており、
前記第１のデータビット群と前記第２のデータビット群とは、前記複合データワードを形成しており、
前記複合データワードは、前記第１タイプのデータワードよりも多くのグレイスケール値を定義しており、
前記複合データワードは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であって、ｍが前記第１のデータビット群のビット数と等しいものであり、ｎが前記第２のデータビット群のビット数と等しいものである、
ことを特徴とする方法。
【請求項６】
プロジェクタであって、ディスプレイとドライバ回路と、を備えており、
前記ディスプレイは、複数の画素を含んでおり、
前記ドライバイ回路は、複合データワードを該ディスプレイへと書き込むために前記ディスプレイに接続されており、該複合データワードは、第１のデータビット群と第２のデータビット群とを含んでおり、
前記ドライバ回路は、
第１のタイプのデータワードを受け取り、該第１のタイプのデータワードを前記複合データに変換し、該複合データワードを出力に供給するように構成された複合データワード発生器と、
ディスプレイ制御信号を供給するように構成された出力制御器と、
を含んでおり、
前記ディスプレイ制御信号は、前記第１のデータビット群の各ビットを、前記画素の１つで互いに等しい期間アサートさせ、前記第２のデータビット群の各ビットを、前記画素の前記１つで各々前記ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせるものであり、
前記複合データワードは、前記第１のタイプのデータワードよりも多くのグレイスケール値を定義可能であって、
前記複合データワードは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であり、ｍが前記第１のデータビット群のビット数と等しいものであり、ｎが前記第２のデータビット群のビット数と等しいものである、
ことを特徴とするプロジェクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子ドライバ回路に関し、より詳細には、複合データワードを用いてディスプレイを駆動する新規な回路と方法に関する。
【背景技術】
【０００２】
図１は、典型的な液晶ディスプレイの単一の画素セル１００を示す。画素セル１００は、液晶層１０２および格納素子１０８を含む。液晶層１０２は、透明コモン電極１０４と画素格納電極１０６とに挟まれている。格納素子１０８は、相補的なデータ入力端子１１０及び１１２、データ出力端子１１４、および、制御端子１１６を含む。制御端子１１６の書きこみ信号に応じて、格納素子１０８は、一対のビット線（Ｂ＋およびＢ−）１１８および１２０でアサート（ａｓｓｅｒｔ）された相補的なデータ信号を読込み、出力端子１１４および結合された画素電極１０６で信号をラッチする。
【０００３】
液晶層１０２を通過する光の偏光が液晶層１０２で回転されるが、回転の度合いは液晶層１０２の実効（ＲＭＳ）電圧に依存する。偏光を回転する性能が、下記のように反射光の強度を変調するために利用される。入射光ビーム１２２は、偏光器１２４によって偏光される。次いで、偏光されたビームは液晶層１０２を通過し、画素電極１０６で反射し、再び液晶層１０２を通過する。液晶層１０２を２回通過する間に、ビームの偏光が、画素格納電極１０６でアサートされているデータ信号に依存する量だけ、回転される。次いで、指定された極性を持つビームの一部のみが偏光器１２６を通過する。従って、偏光器１２６を通過した反射されたビームの強度は、液晶層１０２によって引き起こされた偏光回転の程度に依存し、同様に回転の程度は画素格納電極１０６でアサートされているデータ信号に依存する。
【０００４】
格納素子１０８は、アナログ格納素子（例えば容量素子）あるいはデジタル格納素子（例えばＳＲＡＭラッチ）であり得る。デジタル格納素子の場合、画素格納電極１０６を駆動する一般的な方法は、パルス幅変調（ＰＷＭ）を介することである。ＰＷＭでは、グレイスケールレベルの差異がマルチビットワード（つまり２進数）によって表現される。マルチビットワードは、一連のパルスに変換される。パルスの時間平均実効（ＲＭＳ）電圧は所望のグレイスケール値を達成するために必要とされるアナログ電圧に相当する。
【０００５】
例えば、４ビットＰＷＭスキームにおいて、フレーム時間（グレイスケール値がすべての画素に書き込まれる時間）は１５の期間に分割される。各期間で、信号（ハイ、例えば５Ｖ、あるいはロー、例えば０Ｖ）は画素格納電極１０６でアサートされる。従って、１６（０−１５）個の異なるグレイスケール値が表現可能であり、フレーム時間中にアサートされる「ハイ」パルスの数に依存する。アサートされたハイのパルス数が０個の場合は、グレイスケール値は０（ＲＭＳ０Ｖ）に対応し、アサートされたハイのパルス数が１５個の場合は、グレイスケール値は１５（ＲＭＳ５Ｖ）に対応する。ハイのパルス数がそれらの中間ならば、グレイスケール値も中間値に対応する。
【０００６】
図２は、４ビットグレイスケール値（１０１０）に相当する一連のパルスであり、最上位ビットは最も左のビットである。２値重み付けされたパルス幅変調の場合、パルスは２値グレイスケール値のビットに相当して群分けされる。具体的には、第１の群Ｂ３は、８期間（２３）を含み、値（１０１０）の最上位ビットに相当する。同様に、群Ｂ２は、次の上位ビットに相当する４期間（２２）を、群Ｂ１は、更に次の上位ビットに相当する２期間（２１）を、そして、群Ｂ０は、最下位ビットに相当する１期間（２０）を含む。この群分けは、要求されるパルスの数を１５から４へ減らす。２値グレイスケール値の各ビットの一つは、関連するビットの重要性に対応するパルス幅を備えている。従って、値（１０１０）の場合、第１のパルスＢ３（８期間幅）はハイであり、第２のパルスＢ２（４期間幅）はローであり、第３のパルスＢ１（２期間幅）はハイであり、最後のパルスＢ０（１期間幅）はローである。この一連のパルスは、フルの値（５Ｖ）の約√（２／３）（１５期間中の１０個）すなわち、約４．１ＶのＲＭＳ電圧である。
【０００７】
図３は、典型的なフラットパネルディスプレイで見られるような互いに隣接して配列された３個の画素セル１００（ａ−ｃ）を示す。そのようなディスプレイには問題がある。隣接する画素セル上の信号の差異がディスプレイ画像に可視アーチファクトを及ぼすからである。例えば、電界線３０２は、論理ハイ信号が画素電極１０６（ａ及びｃ）の各々でアサートされていることを示す。画素セル１００（ｂ）に対して電界がないことは、論理ロー信号が画素電極１０６Ｂでアサートされていることを示す。液晶層１０２（ａおよびｃ）に電界３０２を加えた場合、横電界３０４は論理ハイ信号を保持する画素電極１０６（ａおよびｃ）と論理ロー信号を保持する画素電極１０６（ｂ）との間に存在することに留意する必要がある。横電界３０４は、液晶層１０２（ａ−ｃ）を通過する光の偏光回転に影響を及ぼす。従って、可視アーチファクトが生じる可能性がある。
【０００８】
可視アーチファクトが隣接したセルの間にどの程度生じるか否かは、論理的に反対の信号（つまり、ハイ及びロー）が隣接した画素電極でアサートされる期間に依存する。反対の信号を保持する隣接した画素セルは、位相がずれていると称する。隣接した画素セルの位相がずれているとする全フレーム時間のパーセントは、本明細書中では、隣接したセル間の位相差と呼ぶ。隣接した画素セルが、強度的に近いがしかし大きな位相差をもつグレイ値で書き込まれる時、可視アーチファクトが顕著になる。
【０００９】
図４は、８ビットの、２値重み付けされた、パルス幅変調スキームの場合の、選択されたグレイスケール値間の位相差及びビット値を示す。グレイ値１２７と１２８は唯一のあるレベルの強度差を有するが、これは１００％の位相差を有し、従って、隣接した画素セルに書き込まれたとき可視アーチファクトがおこることに留意されたい。同様に、グレイ値６３と６４（およびグレイ値１９１と１９２）は、１２７／２５５の位相差を有し、容認しがたい画像アーチファクトもまた生じる。
【００１０】
隣接した画素電極でアサートされたグレイスケール値間の最大可能位相差を減少するシステム及び方法が必要とされる。
【発明の概要】
【００１１】
隣接された画素電極でアサートされたデータ間の最大化可能位相差を減少する新規なシステムおよび方法が記載される。本システム及び方法は、複合データワードを採用する。複合データワードは、等しい期間、各表示画素がアサートされるビットの第１の群と、重要性によって決まる期間、各表示画素がアサートされるビットの第２の群と、を備える。隣接したグレイスケール値（例えば、グレイスケール値７９およびグレイスケール値８０）間の最大位相差は、従って、第１の群のビットの１つと位相がずれた第２の群のビットすべてに限定される。
【００１２】
本発明の１つの実施形態において、ディスプレイドライバ回路はディスプレイ制御信号を供給するように構成された出力制御器を含み、ディスプレイ制御信号は、第１のデータビット群の各ビットを表示画素で互いに等しい期間アサートさせる。制御信号は、また第２のデータビット群の各ビットを、各ビットの関連する重要性に関連する期間、画素でアサートさせる。従って、第１群の他のビットがアサートされる期間と等しい期間、第１群の各ビットはアサートされる。第２群の他のビットがアサートされる期間と異なる期間、第２群の各ビットはアサートされる。特定の実施態様において、互いに等しい各期間の長さは、第２群のデータビットの最上位ビットに関連する期間の長さの２倍である。
【００１３】
任意的には、ディスプレイドライバ回路は、複合データ発生器を含み、複合データ発生器は、出力において複合データワードを提供するよう構成される。特定の実施態様において、複合データ発生器は、（例えば、２値重み付けされた）第１のタイプのデータワードを受け取るための入力端子を有し、複合データワードは第１のタイプのデータワードを受け取ることに応じて生成される。複合データ発生器は、例えば、ルックアップデーブルといった算術論理ユニットあるいはメモリデバイスを含んでもよい。算術論理ユニットは、第１のタイプのデータワード上で複合データワードを生成するために作動する。メモリデバイスは、第１のタイプのデータワードによって示された格納位置から複合データワードを検索する。
【００１４】
特定の実施形態では、２値重み付けされたデータワードの最上位（Ｘ）ビットの第１の集合を、複合データワードの均一に重み付けされた（２Ｘ−１）ビットに変換するように構成される。従って、２値重み付けされたデータのグレイスケール解像度が維持される。別の実施形態では、２値重み付けされたデータワードは、可能グレイスケール値の第１の数を定義し得、複合データワードは、可能な値の第１の数よりも少ない可能な値の第２の数を定義し得、そして、２値重み付けされたデータワードは、グレイスケール解像度をいくらか犠牲にしながらも、複合データワード上にマッピングされる。
【００１５】
複合データワードを表示画素でアサートするために開示される方法は、複合データワードの第１のビット群の各ビットを、表示画素で互いに等しい期間アサートするステップと、複合データワードの第２のビット群の各ビットを、表示画素で各ビットに関連付けられた重要性に応じた期間アサートさせるステップとを包含する。特定の方法において第１の群の各ビットは、表示画素で第２のビット群のデータビットの最上位ビットの期間の長さの２倍の期間アサートされる。任意的には、方法は、複合データワードを生成するステップを更に含む。別の方法においては、複合ワードを生成するステップは、第１のタイプのデータワードを受け取るステップと、第１のデータワードから複合データワードを生成するステップとを含む。更に特定の方法においては、第１のタイプのデータワードから複合データワードを生成するステップは、第１のタイプのデータワード上で数学的演算を行うステップ、あるいは、ルックアップテーブルあるいはメモリデバイスから複合データワードを検索するステップを含む。
【図面の簡単な説明】
【００１６】
本発明は、以下の図面を参照して記載され、同じ参照番号は実質的に同じエレメントを示す。
【図１】図１は、液晶ディスプレイの単一の画素セルを示す。
【図２】図２は、４ビットパルス幅変調データの１フレームを示す。
【図３】図３は、液晶ディスプレイの３個の隣接した画素セルを示す。
【図４】図４は、８ビット２値重み付けされたデータスキームにおけるグレイスケール値間の位相差およびビット値を示す表である。
【図５Ａ】図５Ａは、２値重み付けされたデータワードの２つの最上位ビットを、複合データワードを３つの均一に重み付けされたビットへ変換する様子を示すブロック図を示す。
【図５Ｂ】図５Ｂは、２値重み付けされたデータワードの３つの最上位ビットを、複合データワードを７つの均一に重み付けされたビットへ変換する様子を示すブロック図を示す。
【図６Ａ】図６Ａは、図５Ａの複合データワードによって定義された選択されたグレイスケール値間の位相差およびビット値を示す表である。
【図６Ｂ】図６Ｂは、図５Ｂの複合データワードによって定義された選択されたグレイスケール値間の位相差およびビット値を示す表である。
【図７】図７は、６個の均一に重み付けされたデータビットおよび４個の２値重み付けされたデータビットを有する複合データワードによって定義された選択されたグレイスケール値間の位相差およびビット値を示す表である。
【図８】図８は、均一に重み付けされたデータビットと、２値重み付けされたデータビットの異なった数を使用した複合データワードに関して、隣接するグレイレベル間の最大位相差及び利用可能なグレイレベルの数を示す表である。
【図９】図９は、本発明のディスプレイドライバ回路を示すブロック図である。
【図１０】図１０は、図９で示された出力制御器を詳細に示したブロック図である。
【図１１Ａ】図１１Ａは、別の複合データ発生器を詳細に示したブロック図である。
【図１１Ｂ】図１１Ｂは、さらに別の複合データ発生器を詳細に示したブロック図である。
【図１２】図１２は、本発明における別のディスプレイドライバ回路を示すブロック図である。
【図１３】図１３は、図１２に示す複合データ発生器のブロック図である。
【図１４】図１４は、図１３に示す論理アレイを詳細に示したブロック図である。
【図１５】図１５は、２つの２値重み付けされたデータビットから３つの均一に重み付けされたデータビットを生成する方法を示すフローチャートである。
【図１６】図１６は、別の複合データ発生器を示すブロック図である。
【図１７】図１７は、図１６に示す論理アレイを詳細に示したブロック図である。
【図１８】図１８は、３つの２値重み付けされたデータビットから７つの均一に重み付けされたデータビットを生成する方法を示すフローチャートである。
【図１９】図１９は、本発明についての別のディスプレイドライバ回路を示すブロック図である。
【発明を実施するための形態】
【００１７】
本特許出願は、１９９７年１１月１４日に出願、または１９９７年１１月１４日頃に出願され、同一の譲渡人に譲渡された以下の同時係属中の米国特許出願に関し、以下の各々を本明細書中で参考として援用する。
【００１８】
Ｍａｔｔｈｅｗ  Ｆ．ＢｏｎｅおよびＤｏｎａｌｄ  Ｇｒｉｆｆｉｎ．Ｋｏｃｈの「Ｄｅ−Ｃｅｎｔｅｒｅｄ  Ｌｅｎｓ  Ｇｒｏｕｐ  Ｆｏｒ  Ｕｓｅ  Ｉｎ  Ａｎ  Ｏｆｆ−Ａｘｉｓ  Ｐｒｏｊｅｃｔｏｒ」第０８／９７０，８８７号と、
Ｒａｙｍｏｎｄ  Ｐｉｎｋｈａｍ、Ｗ．Ｓｐｅｎｃｅｒ  Ｗｏｒｌｅｙ，ＩＩＩ、Ｅｄｗｉｎ  Ｌｙｌｅ  Ｈｕｄｓｏｎ、およびＪｏｈｎ  Ｇｒａｙ  Ｃａｍｐｂｅｌｌの「Ｓｙｓｔｅｍ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｆｏｒ  Ｒｅｄｕｃｉｎｇ  Ｐｅａｋ  Ｃｕｒｒｅｎｔ  Ａｎｄ  Ｂａｎｄｗｉｄｔｈ  Ｒｅｑｕｉｒｅｍｅｎｔｓ  Ｉｎ  Ａ  Ｄｉｓｐｌａｙ  Ｄｒｉｖｅｒ  Ｃｉｒｃｕｉｔ」第０８／９７０，６６５号と、
Ｗｉｌｌｉａｍ  Ｓｐｅｎｃｅｒ  Ｗｏｒｌｅｙ，ＩＩＩおよびＲａｙｍｏｎｄ  Ｐｉｎｋｈａｍの「Ｓｙｓｔｅｍ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｆｏｒ  Ｕｓｉｎｇ  Ｆｏｒｃｅｄ  Ｓｔａｔｅｓ  Ｔｏ  Ｉｍｐｒｏｖｅ  Ｇｒａｙ  Ｓｃａｌｅ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｏｆ  Ａ  Ｄｉｓｐｌａｙ」第０８／９７０，８７８号と、
Ｗｉｌｌｉａｍ  Ｗｅａｔｈｅｒｆｏｒｄ、Ｗ．Ｓｐｅｎｃｅｒ  Ｗｏｒｌｅｙ，ＩＩＩおよびＷｉｎｇ  Ｃｈｏｗの「Ｓｙｓｔｅｍ  Ａｎｄ  Ｍｅｔｈｏｄ  Ｆｏｒ  Ｄａｔａ  Ｐｌａｎａｒｉｚａｔｉｏｎ」第０８／９７０，３０７号と、
Ｒａｙｍｏｎｄ  Ｐｉｎｋｈａｍ、Ｗ．Ｓｐｅｎｃｅｒ  Ｗｏｒｌｅｙ，ＩＩＩ、Ｅｄｗｉｎ  Ｌｙｌｅ  Ｈｕｄｓｏｎ、およびＪｏｈｎ  Ｇｒａｙ  Ｃａｍｐｂｅｌｌの「Ｉｎｔｅｒｎａｌ  Ｒｏｗ  Ｓｅｑｕｅｎｃｅｒ  Ｆｏｒ  Ｒｅｄｕｃｉｎｇ  Ｂａｎｄｗｉｄｔｈ  Ａｎｄ  Ｐｅａｋ  Ｃｕｒｒｅｎｔ  Ｒｅｑｕｉｒｅｍｅｎｔｓ  Ｉｎ  Ａ  Ｄｉｓｐｌａｙ  Ｄｒｉｖｅｒ  Ｃｉｒｃｕｉｔ」第０８／９７０，４４３号と、である。
【００１９】
本特許出願は、また、１９９７年７月２５日に出願されたＲａｙｍｏｎｄ  Ｐｉｎｋｈａｍの「Ｒｅｐｌａｃｉｎｇ  Ｄｅｆｅｃｔｉｖｅ  Ｃｉｒｃｕｉｔ  Ｅｌｅｍｅｎｔｓ  Ｂｙ  Ｃｏｌｕｍｎ  Ａｎｄ  Ｒｏｗ  Ｓｈｉｆｔｉｎｇ  Ｉｎ  Ａ  Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ」と称され、同一の譲渡人に譲渡された同時係属中の米国特許出願第０８／９０１，０５９号に関し、その全体を本明細書中で参考として援用する。
【００２０】
本発明は、複合データワードを用いてフラットパネルディスプレイの隣接するピクセルにアサートされるデータの位相差を最小にするという従来技術に関する問題を克服する。詳しくは、本発明は、複合データワードを有するディスプレイを駆動するためのシステムおよび方法を説明する。複合データワードは、異なる重み付けスキームを有するビットからなる２つの群を組み合わせることによって形成される、データワードである。特定の例において、複合データワードは、均一に重み付けされたビットからなる群と２値重み付けされたビットからなる群とを含む。以下の説明において、本発明を完全に理解するために、多くの具体的な詳細を述べる（例えば、複合データワードを形成するように組み合わされたビットの数およびタイプ）。しかしながら、当業者は、本発明がこれらの具体的な詳細以外で実行され得ることを認識する。他の例において、本発明を不必要に不明瞭にしないように、周知のディスプレイドライバ回路や方法の詳細を省略している。
【００２１】
図５Ａは、この場合、２値重み付けされた、第１のタイプのデータワード５０２と、複合データワード５０４と、のビットブロック図を示す。各ブロック長は、対応するビットの重要性を示し、従ってビットがピクセル電極にアサート可能な時間量を表す。データワード５０２は８個のビット（Ｂ７〜Ｂ０）を有し、各ビットは、隣の最上位ビットの２分の１の（２値重み付けされた）重要性を有する。例えば、データワード５０２のブロックＢ７はブロックＢ６の２倍の長さである。
【００２２】
複合データワード５０４は、均一に重み付けされた（均一な重要性の）データビット（ＥＢ３〜ＥＢ１）からなる第１の群と、２値重み付けされたデータビット（Ｂ５〜Ｂ０）からなる第２の群と、を含む。３つの均一に重み付けされたデータビットが２値重み付けされたデータワード５０２のビットＢ６およびＢ７から形成される特定の場合において、ビットＥＢ３〜ＥＢ１の重要性はビットＢ６の重要性と同じであり、従ってビットＢ６は、適切に、均一に重み付けされたデータビットからなる第１の群または２値重み付けされたデータビットからなる第２の群のいずれかの一部であるとみなされ得る。しかしながら当業者は、本発明が均一に重み付けされたデータビットからなる第１の群と２値重み付けされたデータビットからなる第２の群との間のこの関係を有することなく実行され得ることを認識し得る。
【００２３】
図５Ｂは、２値重み付けされたデータワード５０２のビットＢ７およびＢ６を均一に重み付けされたビットＥＢ７〜ＥＢ１からなる群に変換して生じる複合データワード５０６を示す。ビットＥＢ１の重要性はビットＢ４の重要性の２倍であるので、ビットＥＢ１〜Ｂ５はまた２値重み付けされたデータビットからなる第２の群の一部であるとみなされ得る。
【００２４】
図６Ａは、図５Ａの複合データワード５０４によって規定される選択されたグレイスケール値間のビット値および位相差を示す表である。１２７／２５５の最大位相差が、グレイスケール値１２７〜１２８間およびグレイスケール値１９１〜１９２間で生じる。従って、隣接するグレイスケール値間の最大位相差は、図４に示される２値重み付けされたデータワード値の約２分の１である。
【００２５】
図６Ｂは、図５Ｂの複合データワード５０６によって規定される選択されたグレイスケール値間のビット値および位相差を示す表である。６３／２５５の最大位相差は、グレイスケール値３１〜３２，６３〜６４，９５〜９６，１２７〜１２８，１５９〜１６０，１９１〜１９２間、およびグレイスケール値２２３〜２２４間で生じる。従って、隣接するグレイスケール値間の最大位相差は、図４に示される２値重み付けされたデータワード値の約４分の１である。
【００２６】
隣接するグレイスケール値間の最大位相差の減少は、１フレーム時間の間にピクセルセルに書き込まれなければならないビット数の増加を犠牲にし得る。詳しくは、２値重み付けされたデータワードから形成された複合データワードが、２値重み付けされたデータワードと同じグレイスケール値を規定し得るために、２値重み付けされたデータワードの（Ｘ）の最上位ビットを複合データワードの（２Ｘ−１）の均一に重み付けされたビットに変換しなければならない。例えば、２値重み付けされたデータワード５０２の２つのビット（Ｂ７およびＢ６）を複合データワード５０４（図５Ａ）の３つの均一に重み付けされたビット（ＥＢ３、ＥＢ２およびＥＢ１）に変換したことを思い出されたい。同様に２値重み付けされたデータワード５０２の３つのビット（Ｂ７、Ｂ６およびＢ５）を複合データワード５０６（図５Ｂ）の７つの均一に重み付けされたビット（ＥＢ７〜ＥＢ１）に変換したことを思い出されたい。
【００２７】
２値重み付けされたデータワードのより多くのビットを均一に重み付けされたビットに変換するにつれて、隣接するグレイスケール値間の最大位相差は減少し続ける。しかし、増加したビット数は、ディスプレイインターフェース帯域幅要件を増加させる。いくつかのシステムにおいて、インターフェース帯域幅により、隣接するグレイスケール値間の最大位相差を許容されるレベルまで減少するように十分な均一に重み付けされたビットの使用が妨げられる。
【００２８】
しかし隣接するグレイスケール値間の最大位相差は、複合データワードのグレイスケールの解像度（規定された値の数）を減少することによって、均一に重み付けされたビットの極めて高い数を加えることなく減少され得る。例えば、８ビットの２値重み付けされたデータワードは、２５６のグレイスケール値を規定し得る。一般に、（ｎ）の２値重み付けされたデータビットは、２ｎのグレイスケール値を規定し得る。対照的に、（ｍ）の均一に重み付けされたデータビットは、（ｍ＋１）のグレイスケール値を規定し得る。従って、（ｍ）の均一に重み付けされたデータビットからなる第１の群と（ｎ）の２値重み付けされたデータビットからなる第２の群とを含む複合データワードは、（ｍ＋１）（２ｎ）のグレイスケール値を規定し得る。従って、均一に重み付けされたデータビットの数（ｍ）および２値重み付けされたデータビットの数（ｎ）は、グレイスケール値の適切な数を規定するように選択され得る。次いで、（例えば、２値重み付けされた）第１のタイプのデータワードは、同様の値を有する複合データワード上にマッピングされ得る。複合データワードが、２値重み付けされたデータワードによって規定される数の値より小さなグレイスケール値の数を規定し得るのみであれば、次いで１つ以上の２値重み付けされたデータワードが複合データワードのいくつかにマッピングされ得る。
【００２９】
図７は、６つの均一に重み付けされたデータビット（Ｂ９〜Ｂ４）および４つの２値重み付けされたデータビット（Ｂ３〜Ｂ０）を有する複合データワードによって規定される選択されたグレイスケール値間のビット値および位相差を示す表である。３１／１１１の最大位相差は、グレイスケール値１５〜１６，３１〜３２，４７〜４８，６３〜６４，７９〜８０および９５〜９６間で生じる。この最大位相差は、複合データワード５０６の最大位相差（６３／２５５、図６Ｂ）に匹敵するが、２つ少ないビットを有して達成される。しかし、図７に示されるように、１０ビットの複合データワード（Ｂ９〜Ｂ０）は、１１２の異なるグレイスケール値を規定し得るのみである。
【００３０】
図８は、隣接するグレイレベル間の利用可能なグレイレベル数および最大位相差を示す表８００である。複合データワードの場合、種々の数の均一に重み付けされたデータビットおよび２値重み付けされたデータビットを用いる。上述したように、（ｍ）の均一に重み付けされたビットおよび（ｎ）の２値重み付けされたビットを有する複合データワードは、（ｍ＋１）（２ｎ）のグレイスケール値を規定し得る。隣接するグレイスケール値間の最大位相差は、１つの均一に重み付けされたビットおよび全２値重み付けされたビット内の時間間隔の合計数をフレーム時間内の時間間隔の合計数で除算することによって計算される。この簡略化した結果は以下のようになる。
【００３１】
2011095740.tif 000003
【００３２】
この計算は、グレイスケール値が増加するにつれて、複合データワードの均一に重み付けされたビットが一様にインクリメントされ、１つの均一に重み付けされたデータビットにより隣接するグレイスケールレベル間の位相外にあり得ると仮定する。例えば、図７のグレイスケール値４８の場合、ビットＢ６〜Ｂ４はハイであり、Ｂ９〜Ｂ７はローであるということに留意されたい。ビットＢ９〜Ｂ４が均一に重み付けされたものであるので、グレイスケール値４８はまた、ビットＢ９〜Ｂ７をハイで、およびビットＢ６〜Ｂ４をローで書き込まれ得る。しかし、この別の表示は、グレイスケール４７に対して位相外のグレイスケール値４８の６つの均一に重み付けされたビットのうち５個を有し得る。
【００３３】
特定の関係は、表８００から明らかである。まず、所定数の全ビットに関して、２値重み付けされたデータビットの数が増加するにつれて可能なグレイスケール値の数が増加する。従って、均一に重み付けされたデータビットの数が増加するにつれて、隣接するグレイスケール値間の最大位相差は減少する。所定のディスプレイの場合、特定の複合データスキーム（すなわち（ｍ）の均一に重み付けされたデータビットおよび（ｎ）の２値重み付けされたデータビットからなる特定の数）を選択し、それにより必要な数のグレイスケールレベルを提供し、許容可能な最大位相差を維持し、システムのインターフェース帯域幅内で作動する。例えば、特定のディスプレイにおいて、隣接するグレイスケール値間の位相差が３５％を越える場合、可視アーチファクトが現れ、システムが異なる８０のグレイスケールレベルを発生可能であるか必要があると仮定されたい。表８００は、８０のグレイレベルが４つの均一に重み付けされたビットおよび４つの２値重み付けされたビット（４，４）を有する８ビットの複合データワードを用いて得られ得るということを示す。しかし、（４，４）スキームは、約３９．２％の最大位相差を有し、従ってこの例のシステムに許容不可能である。一方、５つの均一データビットおよび４つの２値重み付けされたデータビット（５，４）を有する９ビットの複合データワードを用いることにより、９６のグレイレベルが得られ、３２．６％の許容可能な最大位相差を有し得る。
【００３４】
特定の実施形態において、フレーム時間は、以下のように複合データワードのビット間で割り当てられる。まず、各均一に重み付けされたビットに割り当てられた時間が、ディスプレイ全体に１ビットを書き込むのに要する時間となるように規定される。次いで、２値重み付けされたビットの最上位ビットに割り当てられた時間が、各均一に重み付けされたビットに割り当てられた時間の２分の１となるように規定される。例えば、ディスプレイ全体に１ビットを書き込むのに２５単位時間間隔を必要とするシステムを考慮されたい。このシステムにおいて、複合データワード（６，４）のビットへの時間割り当ては、以下のようである。６つの均一に重み付けされたビットのそれぞれが、２５時間単位に、ピクセル電極上にアサートされる。均一に重み付けされたビットに割り当てられた単位時間数は、２の累乗である（すなわち、２，４，８，１６，３２，．．．）必要はないことに留意されたい。次いで４つの２値ビットが１２．５、６．２５、３．１２５、および１．５６２５の時間単位に、それぞれアサートされる。
【００３５】
図９は、上記の複合データスキームを実行することが可能なディスプレイドライバ回路９００のブロック図である。ディスプレイドライバ回路９００は、複合データ発生器９０２と、入力制御器９０４、制御選択器９０６と、データプラナライザ（ｐｌａｎａｒｉｚｅｒ）９０８と、フレームバッファＡ９１０と、フレームバッファＢ９１２と、出力制御器９１４とを備える。ディスプレイドライバ回路９００は、８ビット２値重み付けされたデータワードを、データ入力バス９１６を介して受けとり、水平同期（Ｈｓｙｎｃ）、垂直同期（Ｖｓｙｎｃ）および画素ドットクロック信号を入力端子９１８、９２０、９２２それぞれから受けとる。受信された２値重み付けされたデータワードをプラナライザされた複合データワードに変換した後、ドライバ回路９００は、プラナライザされた複合データワードを、３２ビットデータ出力バス９２４を介して、ＬＣＤ制御バス９２６を介する制御信号と共にマイクロＬＣＤ９２８に転送する。マイクロＬＣＤ９２８は、図１に示される画素セルと同様に液晶画素セルのアレイ（１０２４行×７６８列）を備える。ディスプレイドライバ回路９００は、コンピュータディスプレイおよびビデオプロジェクタを含む多くのシステムにおいて有用であるが、これらに限定されない。
【００３６】
複合データ発生器９０２は、８ビット２値重み付けされたデータワードをデータ入力バス９１６を介して受け取り、２値重み付けされたデータワードを１０ビット複合データワードに変換し、複合データバス９３６に複合データワードをアサートする。ある実施形態において、複合データ発生器９０２は、ランダムアクセスメモリ（ＲＡＭ）であり、これは受け取った２値重み付けされたデータワードによって示されるメモリ位置から格納された複合データワードを読み出す。当業者は、他のメモリデバイス、例えば、リードオンリメモリ（ＲＯＭ）、または、ルックアップテーブルがＲＡＭに代用し得ることを理解する。別の実施形態において、複合データ発生器９０２は、算術論理ユニットを備え、算術論理ユニットは、受け取った２値重み付けされたデータワードで数学上の計算を行い、複合データワードを生成する。
【００３７】
データプラナライザ９０８は、複合データを、複合データバス９３６を介して１０ビット複合データワードで受け取る。グレイスケール値に対応する１０ビット（Ｐｒ［０−９］）のそれぞれは、マイクロＬＣＤ９２８の特定の画素（ｒ）に書きこまれる。データプラナライザ９０８は、３２画素の１０ビットグレイスケールデータを蓄積し、そのデータを３２ビットデータワードに再フォーマットする。上記３２ビットワードの各々は、３２個の１０ビット複合データワードの群のそれぞれからの１つのビットを含む。例えば、ビットＰ０［０］−Ｐ３１［０］によって形成される３２ビットワードは、画素０−３１に対する複合データワードの最下位ビットを含む。グレイスケールデータの各ビットがマイクロＬＣＤ９２８に一度に３２画素書きこまれるのでこの再フォーマット化が必要である。
【００３８】
入力制御器９０４は、Ｈｓｙｎｃ信号およびＶｓｙｎｃ信号を使用して、複合データバス９３６からデータプラナライザ９０８への複合データの転送、および、データプラナライザ９０８から３２ビットデータバス９３０を介してフレームバッファＡ９１０およびフレームバッファＢ９１２へのプラナライザされたデータの転送を調整する。データ入力バス９１６で有効なデータであることを示すＶｓｙｎｃ信号およびＨｓｙｎｃ信号に応じて、入力制御器９０４は、制御線ＤＩＲ９３２およびＣＬＫ９３４で信号をアサートし、これにより、データをデータプラナライザ９０８内に、およびデータプラナライザ９０８からクロックされる。具体的には、入力制御器９０４は、３２個の１０ビットワードをデータプラナライザ９０８にクロックし、次いで、１０個の３２ビットワードとしてデータをクロックアウトする。
【００３９】
フレームバッファＡ９１０およびフレームバッファＢ９１２は、それぞれ３２ビットシンクロナスグラフィックランダムアクセスメモリ（ＳＧＲＡＭ）である。フレームバッファ９１０およびフレームバッファ９１２のそれぞれは、データを３２ビットデータバス９３０を介して受け取り、特定のビット重要性およびマイクロＬＣＤ９２８の画素の特定の群に関連するメモリ位置にデータを格納する。さらに、フレームバッファ９１０およびフレームバッファ９１２のそれぞれは、マイクロＬＣＤ９２８の各画素に対する１０ビットのグレイスケールデータ（すなわち、ディスプレイデータの１フレームにあたる）を格納するのに十分な容量を有する。例えば、マイクロＬＣＤ９２８は、７８６，４３２画素（１０２４×７６８）を有するので、フレームバッファ９０８および９１０は、それぞれ７，８６４，３２０ビット（１ディスプレイ画面にあたる）のデータ、すなわち、２４５，７６０個の３２ビットワードを格納する。
【００４０】
データバス９３０からフレームバッファ９１０およびフレームバッファ９１２へのデータの転送は、また、制御選択器９０６と協調して入力制御器９０４によって制御される。入力制御器９０４は、入力制御バス９３８でフレームバッファ信号および選択線９４０でフレームバッファ選択信号（ＳＥＬ）をアサートする。入力制御バス９３８は、書き込みイネーブル線とデータが書きこまれるメモリ位置を示すアドレス線とを含む。各メモリ位置は、画素セルの特定の群を意図する複合データワードの特定のビットに対応する。例えば、ある特定の３２ビットメモリ位置は、画素０−３１のそれぞれに対して第１の均一に重み付けされたデータビットを含む。
【００４１】
制御選択器９０６は、第１のマルチプレクサ９４２と第２のマルチプレクサ９４４とを備える。第１のマルチプレクサ９４２は、２組の入力端子を有し、第１の組は入力制御バス９３８の線に結合される。第２のマルチプレクサ９４４は、また、２組の入力端子を有し、第２の組は入力制御バス９３８の線に結合される。第１のマルチプレクサ９４２の出力はフレームバッファＡ制御バス９４６でアサートされ、第２のマルチプレクサ９４４の出力はフレームバッファＢ制御バス９４８でアサートされる。
【００４２】
第１のマルチプレクサ９４２および第２のマルチプレクサ９４４は、両方とも入力制御器９０４により選択線９４０でアサートされるＳＥＬ信号によって制御される。選択線９４０でアサートされる第１の（例えば、ハイ）ＳＥＬ信号に応じて、第１のマルチプレクサ９４２は、入力制御バス９３８をフレームバッファＡ制御バス９４６と結合し、したがって、入力制御器９０４が、データバス９３０からフレームバッファＡ９１０にデータをロードすることを可能にする。第１のＳＥＬ信号により、また、第２のマルチプレクサ９４４はフレームバッファＢ制御バス９４８と入力制御バス９３８とを結合せず、それにより、フレームバッファＢ９１２にデータはロードされず、フレームバッファＡ９１０にはロードされる。選択線９４０にアサートされる第２の（例えば、ロー）ＳＥＬ信号に応じて、第１のマルチプレクサ９４２によって、フレームバッファＡ制御バス９４６と入力制御バス９３８は結合されず、フレームバッファＢ制御バス９４８と入力制御バス９３８を結合し、したがって、入力制御器９０４が、データバス９３０からフレームバッファＢ９１２にデータをロードすることを可能にする。入力制御器９０４は、Ｖｓｙｎｃ信号を受け取るたびにＳＥＬ信号をトグルし、１ディスプレイ画面にあたるデータが、交互の順番で各フレームバッファ９１０および９１２に書きこまれる。
【００４３】
出力制御器９１４は、Ｖｓｙｎｃ信号を線９５０を介して受け取り、ドットクロック入力信号を線９５２を介して受け取り、フレームバッファＡ９１０およびフレームバッファＢ９１２からのデータの出力を制御し、ディスプレイ制御信号をＬＣＤ制御バス９２６を介してマイクロＬＣＤ９２８に供給する。出力制御器９１４は、出力制御バス９５４で制御信号をアサートすることによりフレームバッファＡ９１０およびフレームバッファＢ９１２からのデータの出力を制御する。これは、第１のマルチプレクサ９４２の第２の組の入力端子に結合され、第２のマルチプレクサ９４４の第１の組の入力端子に結合される。したがって、第２のＳＥＬ信号は入力制御器９０４によって選択線９４０にアサートされる場合、第１のマルチプレクサ９４２によって、入力制御バス９３８とフレームバッファＡ制御バス９４６が結合されず、出力制御バス９５４とフレームバッファＡ制御バス９４６を結合する。したがって、出力制御器９１４により、フレームバッファＡ９１０はデータバス９２４にデータをアサートする。一方、第１のＳＥＬ信号は選択線９４０でアサートされる場合、第２のマルチプレクサ９４４によって、フレームバッファＢ制御バス９４８と入力制御バス９３８とが結合されず、出力制御バス９５４とフレームバッファＢ制御バス９４８を結合する。したがって、出力制御器９１４によりフレームバッファＢ９１２はデータバス９２４のデータをアサートさせる。したがって、あるフレームの画素データは、入力制御器９０４によってフレームバッファＡ９１０にロードされ、先のフレームの画素データは、反対に出力制御器９１４によってフレームバッファＢ９１２から出力される。
【００４４】
出力制御器９１４は、複合データワードのビットが画素電極でアサートされる時間を、以下のように制御する。第１に、出力制御器９１４は、出力制御バス９５４で制御信号をアサートし、（ＳＥＬ信号の現在の状態に依存して）フレームバッファＡ９１０またはフレームバッファＢ９１２が、データバス９２４にメモリ位置の示されたコンテンツをアサートさせる。次いで、出力制御器９１４は、ＬＣＤ制御バス９２６で制御信号をアサートし、それにより、マイクロＬＣＤ９２８にデータバス９２４でアサートされるビットを適切な画素セルにロードさせる。出力制御器９１４が次のビットを画素セルに書きこむまで、上記ロードされたデータは、画素セルに留まり、出力制御器９１４によって制御される時間は、前にロードされたビットの重要性に対応する。したがって、データの各ビットは、ビットの重要性に依存する時間、適切な画素電極に留まる。
【００４５】
図１０は、出力制御器９１４を詳細に示すブロック図であり、メモリ１００２と、処理ユニット１００４と、プレスケール１００６と、転送ステートマシーン１００８とを備える。メモリ１００２は、プログラム格納デバイスであり、これは、処理ユニット１００４によってアクセス及び実行するデータおよび命令を格納する。プレスケール１００６は、ドットクロック信号を線９５２を介して受け取り、下位周波数タイミング信号（例えば、ドットクロック信号の周波数の１／２）を生成し、タイミング信号を線１０１０を介して処理ユニット１００４に通信する。下位周波数タイミング信号により、処理ユニット１００４がより小さい規模の構成要素、例えば、より小さいカウンタを使用することを可能になる。
【００４６】
処理ユニット１００４は、転送ステートマシーン１００８を転送要求線１０１２および転送選択バス１０１４を介して制御する。処理ユニット１００４から受け取った信号に応じて、転送ステートマシーン１００８は、ＬＣＤ制御バス９２６および出力制御バス９５４で制御信号を以下のようにアサートする。転送選択線１０１４は、フレームバッファＡ９１０またはフレームバッファＢ９１２から転送されるメモリブロックのアドレスを通信するために使用されるマルチビット線である。転送ステートマシーン１００８は、ブロックアドレスを使用して出力制御バス９５４でアサートされるメモリアドレスを初期化し、次いで、転送要求線１０１２の一連の転送要求信号に応じて、順次メモリアドレスをインクリメントし、ＬＣＤ制御バス９２６で書き込み信号をアサートする。
【００４７】
当業者は、特定の画素を意図する複合データワードの各ビットが、アサートされたビットの重要性に対応するフレーム時間の全体の一部で上記画素をアサートする限り、データが特定の順番にディスプレイに書きこまれる必要がないことを認識する。例えば、出力制御器９１４が制御信号を供給するようにメモリ１００２がプログラミングされ、それにより、第１の重要性からなるビットを画素の第１の群に書きこませ得る。次いで、第１の重要性からなるビットは、画素の第１の群でアサートされるが、出力制御器９１４は別の重要性からなるビットを画素の別の群に書き込んでもよい。これは、最下位ビットに対応する比較的短い時間間隔でディスプレイ全体にデータを書きこむ必要性を削除するという利点を有する。メモリ１００２は、有利な順番でディスプレイ９２８にデータを書きこませるコードでプログラミングされ得る。
【００４８】
ある実施形態において、フォースド（ｆｏｒｃｅｄ）ステート制御器９１４は、カルフォルニアのサンタクララのアルテラ（Ａｌｔｅｒａ）コーポレーションで製造されたプログラム可能論理デバイス部品番号ＥＰＦ１０Ｋ５０  ＢＣ３５６−３で実現される。本発明によるこのデバイスをプログラミングするベリログ（ｖｅｒｉｌｏｇ）コードは、米国特許出願第０９／０３２，１７４号のマイクロフィッシュアペンディックスに設けられ、本明細書中で参考として援用される。
【００４９】
図１１Ａは、別の複合データ発生器１１００の詳細なブロック図である。これは、２つの最上位２値重み付けされたビット（Ｂ７およびＢ６）を３つの均一に重み付けされたビット（ＥＢ１−ＥＢ３）に変換することによって８ビット２値重み付けされたデータワードから９ビット複合データを生成可能である。複合データ発生器１１００は、８ビット２値重み付けされたデータワードを８ビット（Ｂ７：Ｂ０）データ入力バス１１０２を介して受け取り、２値重み付けされたビット線１１０４、第１の均一に重み付けされたビット（ＥＢ１）線１１０６、第２の均一に重み付けされたビット（ＥＢ２）線１１０８、および第３の均一に重み付けされたビット（ＥＢ３）線１１１０を含む出力バスで複合データワードをアサートする。生成された複合データワードは、受け取った２値重み付けされたデータワードのビットＢ５−Ｂ０を含むので、データ入力バス１１０２のビット線Ｂ５−Ｂ０は、２値重み付けされたビット線１１０４のビット線Ｂ５−Ｂ０にそれぞれ結合される。
【００５０】
複合データ発生器１１００は、論理ＯＲゲート１１１２と論理ＡＮＤゲート１１１４とを更に含み、以下のようにＥＢ１−ＥＢ３を生成する。ＥＢ１はＯＲゲート１１１２によって生成され、これは、データ入力バス１１０２のビットＢ７とＢ６とを論理的に組み合わせて結合し、（ＥＢ１）線１１０６に結果（Ｂ７  ＯＲ  Ｂ６）をアサートする。ＥＢ２は、データ入力バス１１０２のビットＢ７をＥＢ２線１１０８（ＥＢ４＝Ｂ７）に結合することによって生成される。ＥＢ３は、ＡＮＤゲート１１１４によって生成され、これは、データ入力バス１１０２のビットＢ７とＢ６とを論理的に組み合わせて結合され、（ＥＢ３）線１１１０で結果（Ｂ７  ＡＮＤ  Ｂ６）をアサートする。当業者は、他の等価組み合わせ論理アレイがＯＲゲート１１１２およびＡＮＤゲート１１１４に置換され得ることを理解する。
【００５１】
図１１Ｂは、３つの最上位の２値重み付けされたビット（Ｂ７、Ｂ６およびＢ５）を７つの均一に重み付けされたビット（ＥＢ１−ＥＢ７）に変換することにより、８ビットの２値重み付けされたデータワードから１２ビット複合データワードを生成可能な別の複合データ発生器１１４０を詳述するブロック図である。複合データ発生器１１４０は、８ビット（Ｂ７：Ｂ０）データ入力バス１１４２を介して８ビットの２値重み付けされたデータワードを受け取り、２値重み付けされたビットライン１１４４、第１の均一に重み付けされたビット（ＥＢ１）ライン１１４６、第２の均一に重み付けされたビット（ＥＢ２）ライン１１４８、第３の均一に重み付けされたビット（ＥＢ３）ライン１１５０、第４の均一に重み付けされたビット（ＥＢ４）ライン１１５２、第５の均一に重み付けされたビット（ＥＢ５）ライン１１５４、第６の均一に重み付けされたビット（ＥＢ６）ライン１１５６、第７の均一に重み付けされたビット（ＥＢ７）ライン１１５６を含む出力バス上で複合データワードをアサートする。生成された複合データワードが、受けとった２値重み付けされたデータワードのビットＢ４−Ｂ０を含むので、データ入力バス１１４２のビットラインＢ４−Ｂ０が、２値重み付けされたビットライン１１４４のＢ４−Ｂ０とそれぞれ接続される。
【００５２】
複合データ発生器１１４０は、第１のＯＲゲート１１６０、第２のＯＲゲート１１６２、第３のＯＲゲート１１６４、第４のＯＲゲート１１６６、第１のＡＮＤゲート１１６８、第２のＡＮＤゲート１１７０、第３のＡＮＤゲート１１７２および第４のＡＮＤゲート１１７４をさらに含み、以下のように、均一に重み付けされたビットＥＢ１−ＥＢ７を生成する。ＥＢ１は、ビットＢ７、Ｂ６およびＢ５を論理結合するために接続された第１のＯＲゲート１１６０によって生成され、ＥＢ１ライン１１４６上で結果（Ｂ７  ＯＲ  Ｂ６  ＯＲ  Ｂ５）をアサートする。ＥＢ２は、ビットＢ７およびＢ６を論理結合するために接続された第２のＯＲゲート１１６２によって生成され、ＥＢ２ライン１１４８上で結果（Ｂ７  ＯＲ  Ｂ６）をアサートする。ＥＢ３は、ビットＢ５、Ｂ６を論理結合するために接続された第１のＡＮＤゲート１１６８およびビットＢ７と第１のＡＮＤゲート１１６８の出力を論理結合するために接続された第３のＯＲゲート１１６４によって生成され、ＥＢ３ライン１１５０上で結果（［Ｂ６  ＡＮＤ  Ｂ５］ＯＲ  Ｂ７）をアサートする。ＥＢ４は、データ入力バス１１４２（ＥＢ４＝Ｂ７）のビットラインＢ７をＥＢ４ライン１１５２に接続することによって生成される。ＥＢ５は、ビットＢ５、Ｂ６を論理結合するために接続された第４のＯＲゲート１１６６およびビットＢ７と第４のＯＲゲート１１６６の出力を論理結合するために接続された第２のＡＮＤゲート１１７０によって生成され、ＥＢ５ライン１１５４上で結果（［Ｂ６  ＯＲ  Ｂ５］ＡＮＤ  Ｂ７）をアサートする。ＥＢ６は、ビットＢ７およびＢ６を論理結合するために接続された第３のＡＮＤゲート１１７２によって生成され、ＥＢ６ライン１１５６上で結果（Ｂ７  ＡＮＤ  Ｂ６）をアサートする。ＥＢ７は、Ｂ７、Ｂ６およびＢ５を論理結合するために接続された第４のＡＮＤゲート１１７４によって生成され、ＥＢ７ライン１１５８上で結果（Ｂ７  ＡＮＤ  Ｂ６  ＡＮＤ  Ｂ５）をアサートする。
【００５３】
当業者は、任意の等価論理回路が上記で説明された複合データ発生器１１４０の論理ゲートと置き換えられ得ることを理解する。当業者はまた、別の複合データ発生器１１００または別の複合データ発生器１１４０を用いるために、ディスプレイドライバ回路９００がルーチン変更（例えば、９ビットまたは１２ビット複合データワードをプラナライジング（ｐｌａｎａｒｉｚｉｎｇ）することのできるプラナライザ（ｐｌａｎａｒｉｚｅｒ））を要求され得ることを理解する。さらに、この開示を鑑みて、当業者は、組み合わされた論理が、２値重み付けされたデータビットの任意の数（Ｘ）から（２X−１）の均一に重み付けされたデータビットを生成するために用いられ得ることを理解し得る。
【００５４】
図１２は、本発明における別のディスプレイドライバ回路１２００を示すブロック図である。ディスプレイドライバ回路１２００は、複合データ発生器１２０２、入力制御器１２０４、制御セレクタ９０６、データプラナライザ１２０８、フレームバッファＡ１２１０、フレームバッファＢ１２１２および出力制御器１２１４を備える。ディスプレイドライバ回路１２００は、データ入力バス９１６を介して８ビット２値重み付けされたデータワードを受け取り、入力端子９１８、９２０および９２２を介して水平同期（Ｈｓｙｎｃ）、垂直同期（Ｖｓｙｎｃ）およびピクセルドッドクロック信号をそれぞれ受け取る。受け取った２値重み付けされたデータワードをプラナライズされた複合データワードに変換した後、ドライバ回路１２００は、プラナライズされた複合データワードを、３２ビットデータ出力バス９２４を介してＬＣＤ制御バス９２６を介して制御信号とともにマイクロＬＣＤ９２８へ伝送する。
【００５５】
ディスプレイドライバ回路１２００は、複合データがプラナライズされた複合データから生成される点でディスプレイドライバ回路９００とは異なる。言いかえれば、ディスプレイドライバ回路９００において複合データ発生器９０２がデータプラナライザ９０８からアップストリームに配置されていることに対し、ディスプレイドライバ回路１２００において複合データ発生器１２０２はデータプラナライザ１２０８からダウンストリーム（データストリーム）に配置されている。以下に説明されるように、この変更は、ディスプレイドライバ回路９００に関して、ディスプレイドライバ回路１２００の様々な構成要素をいくつか改変することを必要／可能とする。
【００５６】
データプラナライザ１２０８は、データ入力バス９１６を介して８ビットデータワードにおいて２値重み付けされたデータを受け取り、それぞれの８ビット（Ｐｒ［０−７］）は、マイクロＬＣＤ９２８の特定のピクセル（ｐｉｘｅｌ（ｒ））へ書き込まれるグレイスケール値に対応する。データプラナライザ１２０８は、３２ピクセルのための８ビットグレイスケールを累積し、データを３２ビットデータワードに再フォーマットし、それぞれの３２ビットワードは、３２の８ビット２値重み付けされたデータワードからなる群それぞれからの１つのビットを含む。例えば、ビットＰ０［０］−Ｐ３１［０］により形成される３２ビットワードは、ピクセル０−３１のための２値重み付けされたデータワードの最下位ビットを含む。なぜなら、それは８ビットデータをプラナライズし、１０ビット幅データプラナライザ９０８に対してデータプラナライザ１２０８は８ビット幅のみを必要とするからであり、従って、およそ２０％の有益なサイズ削減をすることが可能である。
【００５７】
入力制御器１２０４はＨｓｙｎｃおよびＶｓｙｎｃ信号を用い、データ入力バス９１６からデータプラナライザ１２０８への２値重み付けされたデータの伝送、およびデータプラナライザ１２０８から３２ビットデータバス９３０を介してフレームバッファＡ１２１０およびＢ１２１２へのプラナライズされたデータの伝送を調整する。データ入力バス９１６上の有効データを含むＶｓｙｎｃおよびＨｓｙｎｃ信号に応答して、入力制御器１２０４は、制御ラインＤＩＲ９３２およびＣＬＫ９３４上で信号をアサートし、データをデータプラナライザ１２０８の中へおよび外へクロックさせる（ｃｌｏｃｋ  ｉｎｔｏ  ａｎｄ  ｏｕｔ）。入力制御器１２０４は、入力制御器１２０４が３２の８ビットワードをデータプラナライザ１２０８の中へクロックし、８の３２ビットワードとしてデータをクロックアウトする（ｃｌｏｃｋ  ｔｈｅ  ｄａｔａ  ｏｕｔ）ことを除いては、実質的に入力制御器９０４と同一である。従って、複合データのプラナライゼーションと比較して、およそ５％以下のクロックサイクルが２値重み付けされたデータをプラナライズするのに必要である。
【００５８】
フレームバッファＡ１２１０およびフレームバッファＢ１２１２は、フレームバッファＡ１２１０およびフレームバッファＢ１２１２の容量がより小さく、従って、製造が安価であることを除けば、実質的にフレームバッファＡ９１０およびフレームバッファＢ９１２とそれぞれ同一である。特に、フレームバッファＡ１２１０およびＢ１２１２のそれぞれは、マイクロＬＣＤ９２８におけるそれぞれのピクセルのための８ビットのグレイスケールデータ（即ち、ディスプレイデータのフレーム相当（ｗｏｒｔｈ））を格納する十分な容量である。なぜなら、例えば、マイクロＬＣＤ８２８は、７８６、４３２ピクセル（１０２４Ｘ７６８）を有しているので、フレームバッファ８０８および８１０は、６，２９１，４５６ビットのデータ（１つのディスプレイスクリーン相当）または１９６，６０８の３２ビットワードをそれぞれ格納する。
【００５９】
制御セレクタ９０６と相まって入力制御器１２０４はまた、データバス９３０上でデータプラナライザ１２０８によってアサートされたデータをフレームバッファ１２１０および１２１２への伝送を制御する。このことに関して、入力制御器１２０４は入力制御器９０４と実質的に同一である。
【００６０】
出力制御器１２０４は、出力制御器９１４に関して上記したように、フレームバッファＡ１２１０およびフレームバッファＢ１２１２からのデータの出力を制御し、ＬＣＤ制御バス９２６を介してディスプレイ制御信号をマイクロＬＣＤ９２８へ供給する。出力制御器１２１４はさらに、制御信号を制御バス１２５６を介して複合データ発生器１２０２へ供給し、それらは２値重み付けされたデータを複合データへ変換するために用いられる。制御バス１２５６内のビットラインの数は、以下に示されるように、均一に重み付けされたデータビットへ変換される２値重み付けされたデータビットの数に依存する。複合データ発生器１２０２は、３２ビットプラナライズされた２値重み付けされたデータをデータバス１２２４を介して受け取り、プラナライズされた２値重み付けされたデータをプラナライズされた複合データを生成するために用い、プラナライズされた複合データを複合データ出力バス９２４上でアサートし、全ては出力制御器１２１４の制御下で行われる。必要な制御信号を供給する出力制御器１２１４のプログラミングは、特に以下に提供される複合データ発生器１２０２の詳細な説明を考慮して、当業者の裁量によって適切になされる。
【００６１】
図１３は、ラインバッファ１３０２および論理アレイ１３０４を含む、複合データ発生器１２０２をより詳細に示すブロック図である。本実施の形態の複合データ発生器１２０２は、２値重み付けされたデータの２つの最上位ビット（Ｂ７およびＢ６）から３つの均一に重み付けされたデータビット（ＥＢ１、ＥＢ２およびＥＢ３）を生成する。３ビット制御バス１２５６の１つのライン１３０６を介して受け取られた制御信号に応答して、ラインバッファ１３０２は、データバス１２２４を介して、３２の隣接ピクセルを対象としたデータの最上位２値重み付けされたビット（Ｂ７）から構成されている３２ビットのプラナライズされた２値重み付けされたデータワードを受け取る。ラインバッファ１３０２は、データを格納し、データライン１３０８上で格納された３２ビットデータワードをアサートする。そして、出力制御器１２１４（図１２）からの制御信号に応答して、フレームバッファＡ１２１０またはフレームバッファＢ１２１２の何れかが、データバス１２２４上で、同一の３２の隣接ピクセルを対象とした、次に最上位２値重み付けされたビット（Ｂ６）から構成される３２ビットデータワードをアサートする。最後に、制御バス１２５６の２つのライン１３１０を介して受け取られた制御信号に応答して、論理アレイ１３０４は２値重み付けされたビット（Ｂ７およびＢ６）を論理的に組み合わせ、均一に重み付けされたビット（ＥＢ１−ＥＢ３）のうちの１つを生成し、データ出力バス９２４上で均一に重み付けされたビットをアサートする。
【００６２】
論理アレイ１３０４もまた、データ出力バス９２４上で最下位２値重み付けされたデータビット（Ｂ５−Ｂ０）をアサートする。特に、出力制御器１２１４から制御バス１２５６の２つのライン１３１０を介して受け取られた制御信号に応答して、論理アレイ１３０４は、データバス１２２４をデータ出力バス９２４に選択的に接続する。従って、フレームバッファＡ１２１０およびＢ１２１２によってデータバス１２２４上でアサートされた２値重み付けされたビットは、また、データ出力９２４上でアサートされる。
【００６３】
図１４は、ＯＲゲート１４０２、ＡＮＤゲート１４０４および４：１マルチプレクサ１４０６を含む、論理アレイ１３０４をより詳細に示すブロック図である。ＯＲゲート１４０２は、３２の入力端子の第１のセット１４０８、３２の入力端子の第２のセット１４１０および３２の出力端子のセット１４１２を有する。ＡＮＤゲート１４０４は、３２の入力端子の第１のセット１４１４、３２の入力端子の第２のセット１４１６および３２の出力端子のセット１４１８を有する。マルチプレクサ１４０６は、ＯＲゲート１４０２の出力端子１４１２に接続された３２の入力端子の第１のセット１４２０と、データライン１３０８に接続された３２の入力端子の第２のセット１４２２と、ＡＮＤゲート１４０４の出力端子１４１８に接続された３２の入力端子の第３のセット１４２４と、データバス１２２４に接続された３２の入力端子の第４のセット１４２６と、制御バス１２５６の２つのライン１３１０に接続された２つの制御端子のセット１４２８を有する。
【００６４】
ＯＲゲート１４０２は、第１のセット１４０８の各入力端子を第２のセット１４１０の対応する入力端子と論理的に組み合わせ、セット１４１２の対応する出力端子に論理結果をアサートする。ＡＮＤゲート１４０４は、第１のセット１４１４の各入力端子を第２のセット１４１６の対応する入力端子と論理的に組み合わせ、セット１４１８の対応する出力端子に論理結果をアサートする。制御端子１４２８上で受け取られた制御信号に応答して、マルチプレクサ１４０６は、入力端子セット１４２０、１４２２、１４２４または１４２６の１つをデータ出力バス９２４と選択的に接続する。
【００６５】
このような構成で、論理アレイ１３０４は複合データワードの各ビットを出力し得る。Ｂ７およびＢ６が、それぞれデータライン１３０８およびデータバス１２２４上でアサートされるとき、マルチプレクサ１４０６は、所望の論理的組み合わせに対応して、データ出力バス９２４を入力端子セット１４２０、１４２２または１４２４の１つと選択的に接続することによって、均一に重み付けされたビットＥＢ１−ＥＢ３を出力する。特に、第１の入力端子セット１４２０はＥＢ１（ＥＢ１＝Ｂ７  ＯＲ  Ｂ６）に対応し、第２の入力端子セット１４２２はＥＢ２（ＥＢ２＝Ｂ７）に対応し、第３の入力端子セット１４２４はＥＢ３（ＥＢ３＝Ｂ７  ＡＮＤ  Ｂ６）に対応する。マルチプレクサ１４０６は、フレームバッファＡ１２１０またはＢ１２１２の１つがデータバス１２２４上の１つの２値重み付けされたビットＢ５−Ｂ０のうちの１つをアサートしている場合、入力端子セット１４２６をデータ出力バス９２４と選択的に接続することによって２値重み付けされたビットを出力する。
【００６６】
図１５は、２つの２値重み付けされたデータビット（Ｂ７およびＢ６）から３つの均一に重み付けされたデータビット（ＥＢ１，ＥＢ２，およびＥＢ３）を生成する方法１５００を示すフローチャートである。方法１５００は、複合データ発生器１２０２の観点から説明する。しかし当業者は、複合データ発生器１２０２が、フレームバッファＡ１２１０およびＢ１２１２と同様に出力制御器１２１４の制御下で駆動することを認識する。例えば、複合データ発生器１２０２がデータビット（例えばＢ７）のラインを「読み出す」ために、出力制御器１２１４は、制御信号をフレームバッファのＡ１２１０またはＢ１２１２の１つに供給しなければならず、それによりＢ７がデータバス１２２４上でアサートされ、また出力制御器１２１４は、制御信号を複合データ発生器１２０２に供給し、そのためラインバッファ（ｌｉｎｅ  ｂｕｆｆｅｒ）１３０２がアサートされたデータをロードする。
【００６７】
第１工程１５０２において、出力制御器１２１４は、第１の均一に重み付けされたビット（ＥＢ１）が生成されるか否かを判定する。ＥＢ１が生成される場合、続く第２工程１５０４において複合データ発生器がラインバッファ１３０２内のＢ７を読み出す。次に第３工程１５０６において、複合データ発生器１２０２はＢ６を読み出す（すなわちフレームバッファＡ１２１０またはＢ１２１２は、データバス１２２４上にＢ６をアサートする）。次いで第４工程１５０８において、ＯＲゲート１４０２は、ＥＢ１を生成するためにＢ７およびＢ６を論理的に組み合わせ、そして第５工程１５１０においてマルチプレクサ１４０６は、第１の入力端子セット１４２０とデータ入力バス９２４とを結合することによりＥＢ１を出力し、その後、方法１５００は終了する。
【００６８】
第１工程１５０２において出力制御器１２１４は、ＥＢ１が生成されないことを判定する場合、続く第６工程１５１２において出力制御器１２１４は、第２の均一に重み付けされたビット（ＥＢ２）が生成されるか否かを判定する。ＥＢ２が生成される場合、続く第７工程１５１４において複合データ発生器１２０２は、ラインバッファ１３０２内にＢ７を読み出す。次に第８工程１５１６において、論理アレイ１３０４は、Ｂ７に等しいＥＢ２（データライン１３０８に結合した入力端子１４２２の第２の組）をセットする。次いで方法１５００は第５工程１５１０に進み、マルチプレクサ１４０６は、第２の入力端子セット１４２２をデータ出力バス９２４に結合することによってＥＢ２を出力し、その後、方法１５００は終了する。
【００６９】
第６工程１５１２において出力制御器１２１４は、ＥＢ２が生成されないことを判定する場合、続く第９工程１５１８において、出力制御器１２１４は、第３の均一に重み付けされたビット（ＥＢ３）が生成されるか否かを判定する。ＥＢ３が生成される場合、続く第１０工程１５２０において、複合データ発生器は、バッファ１３０２内にＢ７を読み出し、第１１工程１５２２においてＢ６を読み出す。次いで第１２工程１５２４においてＡＮＤゲート１４１６は、ＥＢ３を生成するためにＢ７とＢ６を論理的に組み合わせる。さらに方法１５００は第５工程１５１０に進み、マルチプレクサ１４０６は、第３の入力端子セット１４２４とデータ入力バス９２４とを結合することによってＥＢ３を出力する。第９工程１５１８において、出力制御器はＥＢ３が生成しないと判定する場合、次いで方法１５００は、第１工程１５０２に戻る。
【００７０】
図１６は、代替複合データ発生器１２０２Ａをより詳細に示すブロック図であり、第１のラインバッファ１６０２、第２のラインバッファ１６０４、および論理アレイ１６０６を含む。複合データ発生器１２０２Ａのこの実施態様は、２値重み付けされたデータから成る３つの最上位ビット（Ｂ７−Ｂ５）から７つの均一に重み付けされたデータビット（ＥＢ１−ＥＢ７）を生成する。５ビット制御バス１２５６Ａの２つのライン１６０８を介して受信された制御信号に応答して、第１ラインバッファ１６０２および第２ラインバッファ１６０４は、データバス１２２４を介して、最上位２値重み付けされたビット（Ｂ７）およびその次の最上位２値重み付けされたビット（Ｂ６）それぞれから構成される３２ビット平坦化された２値重み付けされたデータを受信する。ラインバッファ１６０２および１６０４はデータを格納し、データライン１６１０およびデータライン１６１２それぞれに格納された３２ビットデータワードをアサートする。出力制御器１２１４（図１２）からの制御信号に応答して、フレームバッファＡ１２１０またはフレームバッファＢ１２１２のいずれかは、データバス１２２４上に次の最上位２値重み付けされたビット（Ｂ５）から構成される３２ビットデータワードをアサートする。最終的に、制御バス１２５６Ａの３つのライン１６１４を介して受信された制御信号に応答して、論理アレイ１６０６は、２値重み付けされたビット（Ｂ７−Ｂ５）を論理的に組み合わせ、均一に重み付けされたビット（ＥＢ１−ＥＢ７）の１つを生成し、データ出力バス９２４上の均一に重み付けされたビットをアサートする。
【００７１】
論理アレイ１６０６はまた、データ出力バス９２４上で有効でない２値重み付けされたデータビット（Ｂ４−Ｂ０）をアサートする。特に制御バス１２５６Ａの３つのライン１６１４を介して出力制御器１２１４から受信された制御信号に応答して、論理アレイ１６０６は、選択的にデータバス１２２４とデータ出力バス９２４とを結合する。従って、フレームバッファＡ１２１０およびＢ１２１２によってデータバス１２２４上にアサートされた２値重み付けされたビットはまた、データ出力バス９２４上にアサートされる。
【００７２】
図１７は、論理アレイ１６０６をより詳細に示すブロック図であり、その論理アレイ１６０６は、第１ＯＲゲート１７０２、第２ＯＲゲート１７０４、第３ＯＲゲート１７０６、第４ＯＲゲート１７０８、第１ＡＮＤゲート１７１０、第２ＡＮＤゲート１７１２、第３ＡＮＤゲート１７１４、第４ＡＮＤゲート１７１６、および８：１マルチプレクサ１７１８を含む。
【００７３】
論理アレイ１６０６は以下のような均一に重み付けされたビット（ＥＢ１−ＥＢ７）を生成する。ＥＢ１は、第１ＯＲゲート１７０２によって生成され、第１ＯＲゲート１７０２は、ビットＢ７、Ｂ６およびＢ５を論理的に組み合わせて結合し、マルチプレクサ１７１８の第１の入力端子セット１７２０上の結果（Ｂ７  ＯＲ  Ｂ６  ＯＲ  Ｂ５）をアサートする。ＥＢ２は、第２ＯＲゲート１７０４によって生成され、その第２ＯＲゲート１７０４は、Ｂ７およびＢ６を論理的に組み合わせて結合し、マルチプレクサ１７１８の第２の入力端子セット１７２２上の結果（Ｂ７  ＯＲ  Ｂ６）をアサートする。ＥＢ３は、第１ＡＮＤゲート１７１０および第３のＯＲゲート１７０６によって生成され、その第１ＡＮＤゲート１７１０は、ビットＢ５およびＢ６を論理的に組み合わせるために接続され、第３のＯＲゲート１７０６は、Ｂ７を有する第１ＡＮＤゲート１７１０の出力とビットＢ７とを論理的に組み合わせるために接続され、マルチプレクサ１７１８の第３の入力端子セット１７２４上の結果（［Ｂ６  ＡＮＤ  Ｂ５］ＯＲＢ７）をアサートする。ＥＢ４は、データライン１６１０（ＥＢ４＝Ｂ７）をマルチプレクサ１７１８の第４入力端子セット１７２６に結合することによって生成される。ＥＢ５は、第４ＯＲゲート１７０８および第２ＡＮＤゲート１７１２によって生成され、その第１ＯＲゲート１７０８は、ビットＢ５およびＢ６と論理的に組み合わせるために接続され、第２ＡＮＤゲート１７１２は、第４ＯＲゲートの出力とビットＢ７とを論理的に結合するために接続され、マルチプレクサ１７１８の第５の入力端子セット１７２８上の生成物（［Ｂ６  ＯＲ  Ｂ５］ＡＮＤ  Ｂ７）をアサートする。ＥＢ６は、第３ＡＮＤゲート１７１４によって生成され、その第３ＡＮＤゲート１７１４は、Ｂ７およびＢ６と論理的に組み合わせて接続され、マルチプレクサ１７１８の第６の入力端子セット１７３０上の結果（Ｂ７  ＡＮＤ  Ｂ６）をアサートする。ＥＢ７は、第４ＡＮＤゲート１７１６によって生成され、その第４ＡＮＤゲート１７１６は、Ｂ７、Ｂ６、およびＢ５と論理的に結合し、マルチプレクサ１７１８の第７の入力端子セット１７３２上の結果（Ｂ７  ＡＮＤ  Ｂ６  ＡＮＤ  Ｂ５）をアサートする。制御バス１２５６Ａの３つのライン１６１４を介して受信された制御信号に応答して、マルチプレクサ１７１８は、データ出力バス９２４上のビットＥＢ１−ＥＢ７を選択的にアサートする。
【００７４】
２値重み付けされたビット（Ｂ４−Ｂ０）は、マルチプレクサ１７１８の第８入力末端セット１７３４をデータバス１２２４に結合することによって生成される。制御バス１２５６Ａの３つのライン１６１４を介して受信された制御信号に応答して、マルチプレクサ１７１８は、第８の入力端子セット１７３４をデータ出力バス９２４に結合し、そのためビットＢ４−Ｂ０が、フレームバッファＡ１２１０またはＢ１２１２の１つによってデータバス１２２４上にアサートされる場合、ビットＢ４−Ｂ０はまた、データ出力バス９２４上にアサートされる。
【００７５】
図１８は、３つの２値重み付けされたデータビット（Ｂ７−Ｂ５）から７つの均一に重み付けされたデータビット（ＥＢ１−ＥＢ７）を生成するための方法１８００を示すフローチャートである。第１工程１８０２において、出力制御器１２１４は、第１の均一に重み付けされたビット（ＥＢ１）が生成されるか否か判定する。ＥＢ１が生成される場合、続く第２工程１８０４において、複合データ発生器１２０２Ａは、ラインバッファ１６０２内にＢ７を読み出し、そして第３工程１８０６においてラインバッファ１６０４内にＢ６を読み出す。続に第４工程１８０８において、複合データ発生器１２０２Ａは、Ｂ５を読み出す（すなわちフレームバッファＡ１２１０またはＢ１２１２はデータバス１２２４上でＢ６をアサートする）。従って、第１５工程１８１０において、ＯＲゲート１７０２は、ＥＢ１を生成するために論理的にＢ７、Ｂ６、およびＢ５に組み合わせ、そして第６工程１８１２において、マルチプレクサ１７１８は、第１の入力端子セット１７２０とデータ出力バス９２４とを接続することによってＥＢ１を出力し、その後、方法１８００は終了する。
【００７６】
第１工程１８０２において、出力制御器１２１４は、ＥＢ１が生成されないことを判定する場合、次いで第７工程１８１４において、出力制御器１２１４は、第２の均一に重み付けされたビット（ＥＢ２）が生成するか否かを判定する。ＥＢ２が生成する場合、第８工程１８１６において、複合データ発生器１２０２Ａはラインバッファ１６０２内にＢ７を読み出し、そして第９工程１８１８において、ラインバッファ１６０４内にＢ６を読み出す。次に第１０工程１８２０において、ＯＲゲート１７０４は、ＥＢ２を生成するためにＢ７およびＢ６に論理的に組み合わせる。次いで方法１８００は、第６工程１８１２に進み、マルチプレクサ１７１８は、第２の入力端子セット１７２２とデータ出力バス９２４とを結合することによって、ＥＢ２を出力し、その後、方法１８００は、終了する。
【００７７】
第７工程１８１４において、出力制御器１２１４は、ＥＢ２が生成されないことを判定する場合、続く第１１工程１８２２において、出力制御器１２１４は、第３の均一に重み付けされたビット（ＥＢ３）が生成されるか否かを判定する。ＥＢ３が生成される場合、続く第１２工程１８２４において、複合データ発生器１２０２Ａは、ラインバッファ１６０２内にＢ７を読み出し、第１３工程１８２６において、ラインバッファ１６０４内にＢ６を読み出す。次に第１４工程１８２８において、複合データ発生器１２０２Ａは、Ｂ５を読み出す。次いで、第１５工程１８３０においてＯＲゲート１７０６およびＡＮＤゲート１７１０は、ＥＢ３を生成するためにＢ７、Ｂ６、およびＢ５に論理的に組み合わせ、方法１８００は、第６工程１８１２に進み、マルチプレクサ１７１８は、第３の入力端子セット１７２４とデータ出力バス９２４とを結合することによってＥＢ３を出力し、その後方法１８００は終了する。
【００７８】
第１１工程１８２２において、出力制御器１２１４は、ＥＢ３が生成されないことを判定する場合、続く第１６工程１８３２において、出力制御器１２１４は、第４の均一に重み付けされたビット（ＥＢ４）が生成されるか否かを判定する。ＥＢ４が生成された場合、次いで第１７工程１８３４において、複合データ発生器１２０２Ａは、ラインバッファ１６０２内にＢ７を読み出し、第１８工程１８３６において、論理アレイ１６０６は、Ｂ７に等しいＢ４（データライン１６１０に結合された第４組の入力端子１７２６）に設定する。次に方法１８００は、第６工程１８１２に進み、マルチプレクサ１７１８は、第４の入力端子セット１７２６をデータ出力バス９２４に結合することによってＥＢ４を出力し、その後方法１８００は終了する。
【００７９】
第１６工程１８３２において、出力制御器１２１４は、ＥＢ４が生成されないことを判定する場合、続く第１９工程１８３８において、出力制御器１２１４は、第５の均一に重みビット（ＥＢ５）が生成されるか否かを判定する。ＥＢ５が生成される場合、次いで、第２０工程１８４０において、複合データ発生器１２０２Ａがラインバッファ１６０２内にＢ７を読み出し、そして第２１工程１８４２において、ラインバッファ１６０４にＢ６を読み出し、次に第２２工程１８４４において、複合データ発生器１２０２ＡはＢ５を読み出す。次いで第２３工程１８４６において、ＯＲゲート１７０８およびＡＮＤゲート１７１２は、ＥＢ５を生成するためにＢ７、Ｂ６、およびＢ５に論理的に組み合わせ、方法１８００は、第６工程１８１２に進み、マルチプレクサ１７１８は、第５の入力端子セット１７２８とデータ出力バス９２４とを結合することによってＥＢ５を出力し、その後方法１８００は終了する。
【００８０】
第１９工程１８３８において、出力制御器１２１４は、ＥＢ５が、生成されないことを判定する場合、次いで、第２４工程１８４８において、出力制御器１２１４は、第６の均一に重み付けされたビット（ＥＢ６）が生成されるか否かを判定する。ＥＢ６が生成された場合、次いで第２５工程１８５０において、複合データ発生器１２０２Ａは、ラインバッファ１６０２内にＢ７を読み出し、第２６工程１８５２において、Ｂ６をラインバッファ１６０４内に読み出す。次に第２７工程１８５４において、ＡＮＤゲート１７１４は、ＥＢ６を生成するためにＢ７およびＢ６を論理的に組み合わせる。次いで方法１８００は、第６工程１８１２に進み、マルチプレクサ１７１８は、第６の入力端子セット１７３０をデータ出力バス９２４に結合することによってＥＢ６を出力し、その後方法１８００は終了する。
【００８１】
第２４工程１８４８において、出力制御器１２１４は、ＥＢ６が、生成されないことを判定する場合、続く第２８工程１８５６において、出力制御器１２１４は、第７の均一に重み付けされたビット（ＥＢ７）が生成されるか否かを判定する。ＥＢ７が生成された場合、次いで第２９工程１８５８において、複合データ発生器１２０２Ａは、ラインバッファ１６０２内にＢ７を読み出し、第３０工程１８６０において、Ｂ６をラインバッファ１６０４内に読み出す。次に第３１工程１８６２において、複合データ発生器１２０２ＡはＢ５を読み出す。続く第３２工程１８６４においてＡＮＤゲート１７１６は、ＥＢ７を生成するためにＢ７、Ｂ６、およびＢ５を論理的に組み合わせ、そして方法１８００は、第６工程１８１２に進み、マルチプレクサ１７１８は、第７の入力端子セット１７３２をデータ出力バス９２４に結合することによってＥＢ７を出力し、その後方法１８００は終了する。第２８工程１８５６において出力制御器はＥＢ７が生成しないことを判定する場合、次いで方法１８００が第１工程１８０２に戻る。
【００８２】
図１９は、本発明による代替的ディスプレイ駆動回路１９００のブロック図である。ディスプレイ駆動回路１９００は、出力制御器１９０２および複合データ発生器１９０４を含む。２値重み付けされたデータワードを複合データワードに変換し、図９の複合データ発生器９０２と対照的に、その発生器は、複合データ発生器１９０４は、所望の表示を生成するために必要な複合データワードと共にプリロードされる。出力制御器１９０２は、出力制御バス１９０８およびディスプレイ制御バス１９１０それぞれを介して、制御信号を複合データ発生器１９０４およびディスプレイ１９０６に供給し、実質的に上述のように出力制御器９１４に関して、複合データ発生器１９０４からディスプレイ１９０６までのデータの転送を制御する。
【００８３】
入来の２値重み付けされたデータワードを複合データワードに変換する必要がないため、ディスプレイ駆動回路１９００は、ディスプレイ駆動回路９００よりも複雑ではなく、表示される画像は、前もって格納されるアプリケーションにおいて有用である（例えば広告に繰り返し表示する信号）。
【００８４】
本発明の特定の実施態様の記載はここで終了する。多くの記載された特徴は、本発明の範囲から逸脱することなく置換、変更または省略され得る。例えば、他のタイプ（即ち２値重み付けされたもの以外）のデータは複合データに変換され得る。さらに、複合データワードは、ビットから成る３つ以上の群から形成され得る。例えば複合データワードは、２値重み付けされたビットの第１群、均一に重み付けされたビットの第２群、および均一に重み付けされたビットの第２群よりも異なる有効を有する均一に重み付けされたビットの第３群を含み得る。さらに複合データ利用は、液晶ディスプレイに限定されない。むしろ複合データは、隣接データ値の間の位相差を減少することが望ましいいかなる場合でも有益に使用され得る。
【符号の説明】
【００８５】
５０４        複合データワード
９００        ディスプレイドライバ回路
９０２        複合データ生成器
９０４        入力制御器
９０８        データプラナイザ
９１４        出力制御器
９２８        マイクロＬＣＤ
【図１】
2011095740.tif 000004
【図２】
2011095740.tif 000005
【図３】
2011095740.tif 000006
【図４】
2011095740.tif 000007
【図５Ａ】
2011095740.tif 000008
【図５Ｂ】
2011095740.tif 000009
【図６Ａ】
2011095740.tif 000010
【図６Ｂ】
2011095740.tif 000011
【図７】
2011095740.tif 000012
【図８】
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【図９】
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【図１０】
2011095740.tif 000015
【図１１Ａ】
2011095740.tif 000016
【図１１Ｂ】
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【図１２】
2011095740.tif 000018
【図１３】
2011095740.tif 000019
【図１４】
2011095740.tif 000020
【図１５】
2011095740.tif 000021
【図１６】
2011095740.tif 000022
【図１７】
2011095740.tif 000023
【図１８】
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【図１９】
2011095740.tif 000025
【手続補正書】
【提出日】平成23年3月14日(2011.3.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複合データワードをディスプレイの画素に書き込むためのディスプレイドライバ回路であって、
前記複合データワードは、１群の均一に重み付けされたデータビットと、１群の２値重み付けされたデータビットとを含み、該複合データワードは、前記１群の均一に重み付けされたデータビットと、前記１群の２値重み付けされたデータビットとによって、少なくとも部分的に規定される値を有しており、
前記ディスプレイドライバ回路は、
２値重み付けされたデータワードを受け取り、該２値重み付けされたデータワードを前記複合データワードへと変換し、該複合データを出力に供給するように構成された複合データ発生器と、
ディスプレイ制御信号を出力に供給するように構成された出力制御器と、
を含んでおり、
前記ディスプレイは、前記ディスプレイ制御信号に応答して、前記１群の均一に重み付けされたデータビットの各ビットを、前記画素で互いに等しい期間アサートし、前記１群の２値重み付けされたデータビットの各ビットを、前記画素で各２値重み付けされたビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた期間アサートし、この結果、前記画素の出力が、前記複合データワードの前記値に対応するようになっており、
前記複合データワードは、前記２値重み付けされたデータワードよりも多くのグレイスケール値を定義可能であって、
前記複合データワードは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であり、ｍが前記均一に重み付けされたデータビット群のビット数と等しいものであり、ｎが前記２値重み付けされたデータビット群のビット数と等しいものである、
ことを特徴とするディスプレイドライバ回路。
【請求項２】
複合データワードを表示画素に書き込むためのディスプレイドライバ回路であり、
前記複合データワードは、第１のデータビット群と、第２のデータビット群とを含んでおり、
前記ディスプレイドライバ回路は、
第１のタイプのデータワードを受け取り、該第１のタイプのデータワードを前記複合データワードに変換し、該複合データワードを出力に供給するように構成された複合データワード発生器と、
ディスプレイ制御信号を供給するように構成された出力制御器と、
を含んでおり、
前記ディスプレイ制御信号は、前記第１のデータビット群の各ビットを、前記表示画素で互いに等しい期間アサートさせ、前記第２のデータビット群の各ビットを、前記表示画素で各々前記ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせるものであり、
前記複合データワードは、前記第１のタイプのデータワードよりも多くのグレイスケール値を定義可能であり、
前記複合データは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であり、ｍが前記第１データビット群のビット数と等しいものであり、ｎが前記第２のデータビット群のビット数と等しいものである、
ことを特徴とするディスプレイドライバ回路。
【請求項３】
複合データワードを、表示画素でアサートするための方法であり、
前記複合データワードは、特定の画素の値に対応し、かつ、第１のビット群と第２のビット群とを含んでおり、
前記方法は、
第１のタイプのデータワードを受け取る工程と、
前記第１のタイプのデータワードの少なくとも１ビットを前記第１のビット群に変換する工程と、
前記ビットの第１のビット群の各ビットを、前記表示画素で互いに等しい期間アサートする工程と、
前記第２のビット群の各ビットを、前記表示画素で各該ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせる工程と、
を包含しており、
それによって、前記画素の出力は、前記複合データワードの前記値に対応しており、
前記複合データワードは、前記第１のタイプのデータワードよりも多くのグレイスケール値を定義可能であり、
前記複合データは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であり、ｍが前記第１のビット群のビット数と等しいものであり、ｎが前記第２のビット群のビット数と等しいものである、
ことを特徴とする方法。
【請求項４】
複合データワードを、表示画素でアサートするための方法であり、
前記複合データワードは、特定の画素の値に対応し、かつ、第１のビット群と第２のビット群とを含んでおり、
前記方法は、
２値重み付けされたデータワードを受け取る工程と、
前記２値重み付けされたデータワードから前記複合データワードを発生する工程と、
前記第１のビット群の各ビットを、前記表示画素で互いに等しい期間アサートする工程と、
前記第２のビット群の各ビットを、前記表示画素で各該ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせる工程と、
を包含しており、
それによって、該画素の出力は、該複合データワードの前記値に対応しており、
前記複合データワードは、前記２値重み付けされたデータワードよりも多くのグレイスケール値を定義可能であり、
前記複合データワードは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であり、ｍが前記第１のビット群のビット数と等しいものであり、ｎが前記第２のビット群のビット数と等しいものである、
ことを特徴とする方法。
【請求項５】
複合データワードを発生するための方法であり、
第１のタイプのデータワードを受け取る工程と、
データビットの第１のビット群を提供する工程であって、前記第１のビット群のビットは、互いに同様な、ビットがピクセル電極にアサート可能な時間量によって定められる重要性を有しており、上記受け取った第１のタイプのデータワードに基づいて生成される、工程と、
第２のデータビット群を提供する工程であって、該第２のビット群のビットは、互いに異なる、ビットがピクセル電極にアサート可能な時間量によって定められる重要性を有しており、上記受け取った第１のタイプのデータワードに基づいて生成される、工程と、
を包含しており、
前記第１のデータビット群と前記第２のデータビット群とは、前記複合データワードを形成しており、
前記複合データワードは、前記第１タイプのデータワードよりも多くのグレイスケール値を定義しており、
前記複合データワードは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であって、ｍが前記第１のデータビット群のビット数と等しいものであり、ｎが前記第２のデータビット群のビット数と等しいものである、
ことを特徴とする方法。
【請求項６】
プロジェクタであって、ディスプレイとドライバ回路と、を備えており、
前記ディスプレイは、複数の画素を含んでおり、
前記ドライバイ回路は、複合データワードを該ディスプレイへと書き込むために前記ディスプレイに接続されており、該複合データワードは、第１のデータビット群と第２のデータビット群とを含んでおり、
前記ドライバ回路は、
第１のタイプのデータワードを受け取り、該第１のタイプのデータワードを前記複合データに変換し、該複合データワードを出力に供給するように構成された複合データワード発生器と、
ディスプレイ制御信号を供給するように構成された出力制御器と、
を含んでおり、
前記ディスプレイ制御信号は、前記第１のデータビット群の各ビットを、前記画素の１つで互いに等しい期間アサートさせ、前記第２のデータビット群の各ビットを、前記画素の前記１つで各々前記ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせるものであり、
前記複合データワードは、前記第１のタイプのデータワードよりも多くのグレイスケール値を定義可能であって、
前記複合データワードは、（ｍ＋１）（２ｎ）のグレイスケール値を定義可能であり、ｍが前記第１のデータビット群のビット数と等しいものであり、ｎが前記第２のデータビット群のビット数と等しいものである、
ことを特徴とするプロジェクタ。
【請求項７】
複合データワードをディスプレイの画素に書き込むためのディスプレイドライバ回路であって、
該複合データワードは１群の等しく重み付けされたデータビットおよび１群の２値重み付けされたデータビットを含み、該複合データワードは、該１群の等しく重み付けされたデータビットおよび該１群の２値重み付けされたデータビットによって少なくとも部分的に規定される値を有しており、
該ディスプレイドライバ回路は、２値重み付けされたデータワードを受け取り、該２値重み付けされたデータワードの少なくとも１ビットを該１群の等しく重み付けされたデータビットに変換し、該２値重み付けされたデータワードの少なくとももう１つのビットを該１群の２値重み付けされたデータビットに含め、該複合データワードを出力に供給するように構成された複合データ発生器と、ディスプレイ制御信号を出力に供給するように構成された出力制御器と、を含み、
そのことにより、該ディスプレイ制御信号に応答して該ディスプレイは、該１群の等しく重み付けされたデータビットの各ビットを該画素上において互いに等しい期間アサートし、該１群の２値重み付けされたデータビットの各ビットを該画素上において各２値重み付けされたビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた期間アサートし、該画素の出力が該複合データワードの該値に対応するようにされ、
前記複合データワードが前記２値重み付けされたデータワードよりも多くのグレイスケール値を定義可能であって、
前記複合データワードが（ｍ＋１）（２n）のグレイスケール値を定義可能であって、ｍが前記等しく重み付けされたデータビット群のビット数と等しく、ｎが前記２値重み付けされたデータビット群のビット数と等しい、ディスプレイドライバ回路。
【請求項８】
複合データワードを表示画素に書き込むためのディスプレイドライバ回路であって、該複合データワードは第１のデータビット群および第２のデータビット群を含み、該ディスプレイドライバ回路は、
第１のタイプのデータワードを受け取り、該タイプの該データワードの少なくとも１ビットを該第１のデータビット群に変換し、該第１のタイプの該データワードの少なくとももう１つのビットを該第２のデータビット群に含め、該複合データワードを出力に供給するように構成された複合データワード発生器と、ディスプレイ制御信号を供給するように構成された出力制御器と、を含み、該ディスプレイ制御信号は、該第１のデータビット群の各ビットを該表示画素上において互いに等しい期間アサートさせ、該第２のデータビット群の各ビットを該表示画素上において各該ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせ、
前記複合データワードが前記第１のタイプの前記データワードよりも多くのグレイスケール値を定義可能であって、
前記複合データが（ｍ＋１）（２n）のグレイスケール値を定義可能であって、ｍが前記第１データビット群のビット数と等しく、ｎが前記第２のデータビット群のビット数と等しい、ディスプレイドライバ回路。
【請求項９】
前記互いに等しい各期間の長さは、前記第２のデータビット群の最上位ビットの前記期間の倍数である、請求項８に記載のディスプレイドライバ回路。
【請求項１０】
前記互いに等しい各期間の長さは、前記第２のデータビット群の最上位ビットの前記期間の長さの２倍である、請求項９に記載のディスプレイドライバ回路。
【請求項１１】
前記複合データ発生器は、前記第１のタイプの前記データワードを演算して前記複合データワードを発生するための演算ユニットを含む、請求項８に記載のディスプレイドライバ回路。
【請求項１２】
前記複合データ発生器はメモリ装置を含む、請求項８に記載のディスプレイドライバ回路。
【請求項１３】
前記複合データ発生器はルックアップテーブルを含む、請求項８に記載のディスプレイドライバ回路。
【請求項１４】
前記第１のタイプの前記データワードは、２値重み付けされたデータワードである、請求項８に記載のディスプレイドライバ回路。
【請求項１５】
複合データワードを表示画素に書き込むためのディスプレイドライバ回路であって、該複合データワードは第１のデータビット群および第２のデータビット群を含み、該ディスプレイドライバ回路は、該複合データワードを出力に供給するように構成された複合データ発生器と、ディスプレイ制御信号を供給するように構成された出力制御器であって、
該ディスプレイ制御信号は、該第１のデータビット群の各ビットを該表示画素上において互いに等しい期間アサートさせ、該第２のデータビット群の各ビットを該表示画素上において各該ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせ、
該複合データ発生器は、２値重み付けされたデータワードを受け取るための入力端子を含み、該複合データワードは該２値重み付けされたデータワードの受信に応答して発生され、該複合データ発生器は、該２値重み付けされたデータワードの少なくとも１ビットを該複合データワードの該第１のデータビット群に変換するように構成され、
前記複合データワードが前記２値重み付けされたデータワードよりも多くのグレイスケール値を定義可能であって、
前記複合データが（ｍ＋１）（２n）のグレイスケール値を定義可能であって、ｍが前記第１データビット群のビット数と等しく、ｎが前記第２のデータビット群のビット数と等しい、ディスプレイドライバ回路。
【請求項１６】
前記複合データ発生器は、
出力端子と、
前記２値重み付けされたデータワードの第１のビットを受け取るように接続された第１の入力端子、該２値重み付けされたデータワードの第２のビットを受け取るように接続された第２の入力端子、および該複合データ発生器の該出力端子に接続された出力端子を有するＯＲゲートと、を含む、請求項１５に記載のディスプレイドライバ回路。
【請求項１７】
前記複合データ発生器は、
出力端子と、
前記２値重み付けされたデータワードの第１のビットを受け取るように接続された第１の入力端子、該２値重み付けされたデータワードの第２のビットを受け取るように接続された第２の入力端子、および該複合データ発生器の該出力端子に接続された出力端子を有するＡＮＤゲートと、を含む、請求項１５に記載のディスプレイドライバ回路。
【請求項１８】
前記複合データ発生器は、前記２値重み付けされたデータワードの第１のビットを受け取るように接続された出力端子を含む、請求項１５に記載のディスプレイドライバ回路。
【請求項１９】
前記複合データ発生器は、
出力端子と、
前記２値重み付けされたデータワードの第１のビットを受け取るように接続された第１の入力端子、該２値重み付けされたデータワードの第２のビットを受け取るように接続された第２の入力端子、該２値重み付けされたデータワードの第３のビットを受け取るように接続された第３の入力端子、および該複合データ発生器の該出力端子に接続された出力端子を有するＯＲゲートと、を含む、請求項１５に記載のディスプレイドライバ回路。
【請求項２０】
前記複合データ発生器は、
出力端子と、
前記２値重み付けされたデータワードの第１のビットを受け取るように接続された第１の入力端子、該２値重み付けされたデータワードの第２のビットを受け取るように接続された第２の入力端子、および出力端子を有するＡＮＤゲートと、
該２値重み付けされたデータワードの第３のビットを受け取るように接続された第１の入力端子、該ＡＮＤゲートの該出力端子に接続された第２の入力端子、および該複合データ発生器の該出力端子に接続された出力端子を有するＯＲゲートと、を含む、請求項１５に記載のディスプレイドライバ回路。
【請求項２１】
前記複合データ発生器は、
出力端子と、
前記２値重み付けされたデータワードの第１のビットを受け取るように接続された第１の入力端子、該２値重み付けされたデータワードの第２のビットを受け取るように接続された第２の入力端子、および出力端子を有するＯＲゲートと、
該２値重み付けされたデータワードの第３のビットを受け取るように接続された第１の入力端子、該ＯＲゲートの該出力端子に接続された第２の入力端子、および該複合データ発生器の該出力端子に接続された出力端子を有するＡＮＤゲートと、を含む、請求項１５に記載のディスプレイドライバ回路。
【請求項２２】
前記複合データ発生器は、
出力端子と、
前記２値重み付けされたデータワードの第１のビットを受け取るように接続された第１の入力端子、該２値重み付けされたデータワードの第２のビットを受け取るように接続された第２の入力端子、該２値重み付けされたデータワードの第３のビットを受け取るように接続された第３の入力端子、および該複合データ発生器の該出力端子に接続された出力端子を有するＡＮＤゲートと、を含む、請求項１５に記載のディスプレイドライバ回路。
【請求項２３】
前記複合データ発生器は、
前記２値重み付けされたデータワードの第１のビットおよび第２のビットを受け取るための入力端子と、
出力端子と、
該複合データ発生器の該入力端子に接続されて該２値重み付けされたデータワードの該第１のビットを受け取るための入力端子および、出力端子を有するバッファであって、該バッファは、該２値重み付けされたデータワードの該受け取られた第１のビットを格納し、該２値重み付けされたデータワードの該受け取られた第１のビットを該バッファの該出力端子上においてアサートするバッファと、
該バッファの該出力端子に接続された第１の入力端子、該複合データ発生器の該入力端子に接続されて該２値重み付けされたデータワードの該第２のビットを受け取るための第２の入力端子、および制御信号を受け取るための制御端子を有する論理アレイであって、該制御信号に応答して、前記複合データワードの前記第１のビット群のうち発生されたビットを該複合データ発生器の該出力端子上において選択的にアサートするように構成された論理アレイと、を含む、請求項１５に記載のディスプレイドライバ回路。
【請求項２４】
前記論理アレイは、
該論理アレイの前記第１の入力端子に接続された第１の入力端子、該論理アレイの前記第２の入力端子に接続された第２の入力端子、および出力端子を有するＯＲゲートと、
該ＯＲゲートの該出力端子に接続された入力端子、該論理アレイの前記出力端子に接続された出力端子、および前記制御信号を受け取るための制御端子を有するマルチプレクサと、を含む、請求項２３に記載のディスプレイドライバ回路。
【請求項２５】
前記論理アレイは、
該論理アレイの前記第１の入力端子に接続された第１の入力端子、該論理アレイの前記第２の入力端子に接続された第２の入力端子、および出力端子を有するＡＮＤゲートと、
該ＡＮＤゲートの該出力端子に接続された入力端子、該論理アレイの前記出力端子に接続された出力端子、および前記制御信号を受け取るための制御端子を有するマルチプレクサと、を含む、請求項２３に記載のディスプレイドライバ回路。
【請求項２６】
前記論理アレイは、該論理アレイの前記第１の入力端子に接続された入力端子、該論理アレイの前記出力端子に接続された出力端子、および前記制御信号を受け取るための制御端子を有するマルチプレクサを含む、請求項２３に記載のディスプレイドライバ回路。
【請求項２７】
前記複合データ発生器は、
前記２値重み付けされたデータワードの第１のビット、第２のビット、および第３のビットを受け取るための入力端子と、
出力端子と、
該複合データ発生器の該入力端子に接続されて該２値重み付けされたデータワードの該第１のビットを受け取るための入力端子および、出力端子を有する第１のバッファであって、該バッファは、該２値重み付けされたデータワードの該受け取られた第１のビットを格納し、該２値重み付けされたデータワードの該受け取られた第１のビットを該バッファの該出力端子上においてアサートする第１のバッファと、
該複合データ発生器の該入力端子に接続されて該２値重み付けされたデータワードの該第２のビットを受け取るための入力端子および、出力端子を有する第２のバッファであって、該第２のバッファは、該２値重み付けされたデータワードの該受け取られた第２のビットを格納し、該２値重み付けされたデータワードの該受け取られた第２のビットを該バッファの該出力端子上においてアサートする第２のバッファと、
該第１のバッファの該出力端子に接続された第１の入力端子、該第２のバッファの該出力端子に接続された第２の入力端子、該複合データ発生器の該入力端子に接続されて該２値重み付けされたデータワードの該第３のビットを受け取るための第３の入力端子、および制御信号を受け取るための制御端子を有する論理アレイであって、該制御信号に応答して、該複合データワードの前記第１のビット群のうち発生されたビットを該複合データ発生器の該出力端子上において選択的にアサートするように構成された論理アレイと、を含む、請求項１５に記載のディスプレイドライバ回路。
【請求項２８】
前記論理アレイは、
該論理アレイの前記第１の入力端子に接続された第１の入力端子、該論理アレイの前記第２の入力端子に接続された第２の入力端子、該論理アレイの前記第３の入力端子に接続された第３の入力端子、および出力端子を有するＯＲゲートと、
該ＯＲゲートの該出力端子に接続された入力端子、該論理アレイの前記出力端子に接続された出力端子、および前記制御信号を受け取るための制御端子を有するマルチプレクサと、を含む、請求項２７に記載のディスプレイドライバ回路。
【請求項２９】
前記論理アレイは、
該論理アレイの前記第１の入力端子に接続された第１の入力端子、該論理アレイの前記第２の入力端子に接続された第２の入力端子、および出力端子を有するＯＲゲートと、
該ＯＲゲートの該出力端子に接続された入力端子、該論理アレイの前記出力端子に接続された出力端子、および前記制御信号を受け取るための制御端子を有するマルチプレクサと、を含む、請求項２７に記載のディスプレイドライバ回路。
【請求項３０】
前記論理アレイは、
該論理アレイの前記第２の入力端子に接続された第１の入力端子、該論理アレイの前記第３の入力端子に接続された第２の入力端子、および出力端子を有するＡＮＤゲートと、
該論理アレイの前記第１の入力端子に接続された第１の入力端子、該ＡＮＤゲートの該出力端子に接続された第２の入力端子、および出力端子を有するＯＲゲートと、
該ＯＲゲートの該出力端子に接続された入力端子、該論理アレイの前記出力端子に接続された出力端子、および前記制御信号を受け取るための制御端子を有するマルチプレクサと、を含む、請求項２７に記載のディスプレイドライバ回路。
【請求項３１】
前記論理アレイは、
該論理アレイの前記第２の入力端子に接続された第１の入力端子、該論理アレイの前記第３の入力端子に接続された第２の入力端子、および出力端子を有するＯＲゲートと、
該論理アレイの前記第１の入力端子に接続された第１の入力端子、該ＯＲゲートの該出力端子に接続された第２の入力端子、および出力端子を有するＡＮＤゲートと、
該ＡＮＤゲートの該出力端子に接続された入力端子、該論理アレイの前記出力端子に接続された出力端子、および前記制御信号を受け取るための制御端子を有するマルチプレクサと、を含む、請求項２７に記載のディスプレイドライバ回路。
【請求項３２】
前記論理アレイは、
該論理アレイの前記第１の入力端子に接続された第１の入力端子、該論理アレイの前記第２の入力端子に接続された第２の入力端子、および出力端子を有するＡＮＤゲートと、
該ＡＮＤゲートの該出力端子に接続された入力端子、該論理アレイの前記出力端子に接続された出力端子、および前記制御信号を受け取るための制御端子を有するマルチプレクサと、を含む、請求項２７に記載のディスプレイドライバ回路。
【請求項３３】
前記論理アレイは、
該論理アレイの前記第１の入力端子に接続された第１の入力端子、該論理アレイの前記第２の入力端子に接続された第２の入力端子、該論理アレイの前記第３の入力端子に接続された第３の入力端子、および出力端子を有するＡＮＤゲートと、
該ＡＮＤゲートの該出力端子に接続された入力端子、該論理アレイの前記出力端子に接続された出力端子、および前記制御信号を受け取るための制御端子を有するマルチプレクサと、を含む、請求項２７に記載のディスプレイドライバ回路。
【請求項３４】
前記論理アレイは、該論理アレイの前記第１の入力端子に接続された入力端子、該論理アレイの前記出力端子に接続された出力端子、および前記制御信号を受け取るための制御端子を有するマルチプレクサを含む、請求項２７に記載のディスプレイドライバ回路。
【請求項３５】
前記複合データ発生器によって発生される前記複合データワードの前記値（Ｖｃ）は、式Ｖｃ＝ＩＮＴ（ＧＣ／Ｎ）によって規定され、ここで、Ｇは前記２値重み付けされたデータワードの前記値を表し、Ｃは該複合データワードの可能な値の数を表し、Ｎは前記２値重み付けされたデータワードの可能な値の数を表し、ＩＮＴは整数関数を表す、請求項１５に記載のディスプレイドライバ回路。
【請求項３６】
複合データワードを表示画素上においてアサートするための方法であって、該複合データワードは特定の画素値に対応しかつビットの第１のビット群および第２のビット群を含み、
該方法は、
第１のタイプのデータワードを受け取る工程と、
該第１のタイプの該データワードの少なくとも１ビットを該第１のビット群に変換し、該第１のタイプの該データワードの少なくとももう１つのデータビットを該第２のビット群に含めることにより、該第１のタイプの該データワードから該複合データワードを発生する工程と、
該ビットの第１のビット群の各ビットを該表示画素上において互いに等しい期間アサートする工程と、
該第２のビット群の各ビットを該表示画素上において各該ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせる工程と、
を包含し、
そのことにより該画素の出力が該複合データワードの該値に対応し、
前記複合データワードが前記第１のタイプの前記データワードよりも多くのグレイスケール値を定義可能であって、
前記複合データが（ｍ＋１）（２n）のグレイスケール値を定義可能であって、ｍが前記第１のビット群のビット数と等しく、ｎが前記第２のビット群のビット数と等しい、方法。
【請求項３７】
前記第１の群の各ビットは、前記表示画素上において、前記第２のビット群の最上位ビットのビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた期間の長さの２倍の期間アサートされる、請求項３６に記載の複合データワードを表示画素上においてアサートするための方法。
【請求項３８】
前記第１のタイプの前記データワードから前記複合データワードを発生する前記工程は、該第１のタイプの該データワードに対して演算を行う工程を包含する、請求項３６に記載の複合データワードを表示画素上においてアサートするための方法。
【請求項３９】
前記第１のタイプの前記データワードから前記複合データワードを発生する前記工程は、該第１のタイプの該データワードによって示されるメモリ位置から該複合データワードを検索する工程を包含する、請求項３６に記載の複合データワードを表示画素上においてアサートするための方法。
【請求項４０】
前記第１のタイプの前記データワードから前記複合データワードを発生する前記工程は、該第１のタイプの該データワードによって示されるルックアップテーブル位置から複合データワードを検索する工程を包含する、請求項３６に記載の複合データワードを表示画素上においてアサートするための方法。
【請求項４１】
前記第１のタイプの前記データワードは、２値重み付けされたデータワードである、請求項３６に記載の複合データワードを表示画素上においてアサートするための方法。
【請求項４２】
複合データワードを表示画素上においてアサートするための方法であって、該複合データワードは特定の画素値に対応しかつ第１のビット群および第２のビット群を含み、
該方法は、
２値重み付けされたデータワードを受け取る工程と、
該２値重み付けされたデータワードから該複合データワードを発生する工程であって、該２値重み付けされたデータワードの少なくとも１ビットを該複合データワードの該第１のビット群に変換する工程を包含する工程と、
該第１のビット群の各ビットを該表示画素上において互いに等しい期間アサートする工程と、
該第２のビット群の各ビットを該表示画素上において各該ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせる工程と、
を包含し、
そのことにより該画素の出力が該複合データワードの該値に対応し、
前記複合データワードが前記２値重み付けされたデータワードよりも多くのグレイスケール値を定義可能であって、
前記複合データワードが（ｍ＋１）（２n）のグレイスケール値を定義可能であって、ｍが前記第１のビット群のビット数と等しく、ｎが前記第２のビット群のビット数と等しい、方法。
【請求項４３】
前記複合データワードを発生する前記工程は、該複合データワードの前記値（Ｖｃ）を、式Ｖｃ＝ＩＮＴ（ＧＣ／Ｎ）から計算する工程を包含し、ここで、Ｇは前記２値重み付けされたデータワードの前記値を表し、Ｃは該複合データワードの可能な値の数を表し、Ｎは前記２値重み付けされたデータワードの可能な値の数を表し、ＩＮＴは整数関数を表す、請求項４２に記載の複合データワードを表示画素上においてアサートするための方法。
【請求項４４】
複合データワードを発生するための方法であって、
第１のタイプのデータワードを受け取る工程と、
第１のビット群を提供する工程であって、該第１のビット群の該ビットは、互いに同様な、ビットがピクセル電極にアサート可能な時間量によって定められる重要性を有しており、上記受け取った第１のタイプのデータワードの上位ビットのデータビットである第１の部分集合から生成される、工程と、
第２のデータビット群を提供する工程であって、該第２のビット群の該ビットは、互いに異なる、ビットがピクセル電極にアサート可能な時間量によって定められる重要性を有しており、上記受け取った第１のタイプのデータワードの残りのビットのデータビットである第２の部分集合から生成される、工程と、を包含し、
前記第１のデータビット群及び前記第２のデータビット群がともに複合データワードを形成し、前記複合データワードは前記第１タイプの前記データワードよりも多くのグレイスケール値を定義し、
前記複合データワードが（ｍ＋１）（２n）のグレイスケール値を定義可能であって、ｍが前記第１のデータビット群のビット数と等しく、ｎが前記第２のデータビット群のビット数と等しい、方法。
【請求項４５】
前記第１のデータビット群を提供する前記工程および前記第２のデータビット群を提供する前記工程のうち少なくとも一方は、前記第１のタイプの前記データワードに対して演算を行う工程を包含する、請求項４４に記載の複合データワードを表示画素上においてアサートするための方法。
【請求項４６】
前記第１のデータビット群を提供する前記工程および前記第２のデータビット群を提供する前記工程のうち少なくとも一方は、前記第１のタイプの前記データワードによって示されるメモリ位置から前記第１のデータビット群および前記第２のデータビット群のうち少なくとも一方を検索する工程を包含する、請求項４４に記載の複合データワードを表示画素上においてアサートするための方法。
【請求項４７】
前記第１のデータビット群を提供する前記工程および前記第２のデータビット群を提供する前記工程のうち少なくとも一方は、該第１のタイプの該データワードによって示されるルックアップテーブル位置から前記第１のデータビット群および前記第２のデータビット群のうち少なくとも一方を検索する工程を包含する、請求項４４に記載の複合データワードを表示画素上においてアサートするための方法。
【請求項４８】
前記第１のタイプの前記データワードは、２値重み付けされたデータワードである、請求項４４に記載の複合データワードを表示画素上においてアサートするための方法。
【請求項４９】
複合データワードを発生するための方法であって、
該方法は、
２値重み付けされたデータワードを受け取る工程と、
第１のデータビット群を提供する工程であって、該第１のデータビット群の該ビットは互いに同様な、ビットがピクセル電極にアサート可能な時間量によって定められる重要性を有する、工程と、
第２のデータビット群を提供する工程であって、該第２のデータビット群の該ビットは互いに異なる、ビットがピクセル電極にアサート可能な時間量によって定められる重要性を有する、工程と、
を包含し、
該第１のデータビット群および該第２のデータビット群のうち少なくとも一方は、該２値重み付けされたデータワードの受信に応答して提供され、
該第１のデータビット群を提供する該工程は、該２値重み付けされたデータワードの少なくとも１ビットを該第１のビット群に変換する工程を包含し、
前記複合データワードが前記２重み付けされたデータワードよりも多くのグレイスケール値を定義可能であって、
前記複合データワードが（ｍ＋１）（２n）のグレイスケール値を定義可能であって、ｍが前記第１のデータビット群のビット数と等しく、ｎが前記第２のデータビット群のビット数と等しい、方法。
【請求項５０】
前記２値重み付けされたデータワードの前記少なくとも１ビットを前記第１のデータビット群に変換する工程は、
第１の２値重み付けされたデータビットを受け取る工程と、
第２の２値重み付けされたデータビットを受け取る工程と、
該第１の２値重み付けされたデータビットおよび該第２の２値重み付けされたデータビットに対して論理ＯＲ演算を行うことにより、該第１のビット群のうちの１ビットを生成する工程と、を包含する、請求項４９に記載の複合データワードを発生するための方法。
【請求項５１】
前記２値重み付けされたデータワードの前記少なくとも１ビットを前記第１のデータビット群に変換する工程は、
第１の２値重み付けされたデータビットを受け取る工程と、
第２の２値重み付けされたデータビットを受け取る工程と、
該第１の２値重み付けされたデータビットおよび該第２の２値重み付けされたデータビットに対して論理ＡＮＤ演算を行うことにより、該第１のビット群のうちの１ビットを生成する工程と、を包含する、請求項４９に記載の複合データワードを発生するための方法。
【請求項５２】
前記２値重み付けされたデータワードのうちの前記少なくとも１ビットを前記第１のデータビット群に変換する工程は、
第１の２値重み付けされたデータビットを受け取る工程と、
該第１のビット群のうちの１ビットを該第１の２値重み付けされたデータビットに等しく設定することにより、該第１のビット群のうちの該１ビットを生成する工程と、を包含する、請求項４９に記載の複合データワードを発生するための方法。
【請求項５３】
前記２値重み付けされたデータワードのうち前記少なくとも１ビットを前記第１のデータビット群に変換する工程は、
第１の２値重み付けされたデータビットを受け取る工程と、
第２の２値重み付けされたデータビットを受け取る工程と、
第３の２値重み付けされたデータビットを受け取る工程と、
該第１の２値重み付けされたデータビット、該第２の２値重み付けされたデータビット、および該第３の２値重み付けされたデータビットに対して論理ＯＲ演算を行うことにより、該第１のビット群のうちの１ビットを生成する工程と、を包含する、請求項４９に記載の複合データワードを発生するための方法。
【請求項５４】
前記２値重み付けされたデータワードのうち前記少なくとも１ビットを前記第１のデータビット群に変換する工程は、
第１の２値重み付けされたデータビットを受け取る工程と、
第２の２値重み付けされたデータビットを受け取る工程と、
第３の２値重み付けされたデータビットを受け取る工程と、
該第１の２値重み付けされたデータビット、該第２の２値重み付けされたデータビット、および該第３の２値重み付けされたデータビットに対して論理ＡＮＤ演算を行うことにより、該第１のビット群のうちの１ビットを生成する工程と、を包含する、請求項４９に記載の複合データワードを発生するための方法。
【請求項５５】
前記２値重み付けされたデータワードのうち前記少なくとも１ビットを前記第１のデータビット群に変換する工程は、
第１の２値重み付けされたデータビットを受け取る工程と、
第２の２値重み付けされたデータビットを受け取る工程と、
第３の２値重み付けされたデータビットを受け取る工程と、
該第２の２値重み付けされたデータビットおよび該第３の２値重み付けされたデータビットに対して論理ＯＲ演算を行う工程と、
該第１の２値重み付けされたデータビットおよび該論理ＯＲ演算の結果に対して論理ＡＮＤ演算を行うことにより、該第１のビット群のうちの１ビットを生成する工程と、を包含する、請求項４９に記載の複合データワードを発生するための方法。
【請求項５６】
前記２値重み付けされたデータワードのうち前記少なくとも１ビットを前記第１のデータビット群に変換する工程は、
第１の２値重み付けされたデータビットを受け取る工程と、
第２の２値重み付けされたデータビットを受け取る工程と、
第３の２値重み付けされたデータビットを受け取る工程と、
該第２の２値重み付けされたデータビットおよび該第３の２値重み付けされたデータビットに対して論理ＡＮＤ演算を行う工程と、
該第１の２値重み付けされたデータビットおよび該論理ＯＲ演算の結果に対して論理ＯＲ演算を行うことにより、該第１のビット群のうちの１ビットを生成する工程と、を包含する、請求項４９に記載の複合データワードを発生するための方法。
【請求項５７】
前記第１のデータビット群および前記第２のデータビット群を提供する前記工程は、前記複合データワードの前記値（Ｖｃ）を、式Ｖｃ＝ＩＮＴ（ＧＣ／Ｎ）から計算する工程を包含し、ここで、Ｇは前記２値重み付けされたデータワードの前記値を表し、Ｃは前記複合データワードの可能な値の数を表し、Ｎは前記２重み付けされたデータワードの可能な値の数を表し、ＩＮＴは整数関数を表す、請求項４９に記載の複合データワードを発生するための方法。
【請求項５８】
複数の画素を含むディスプレイと、
該ディスプレイに接続された、複合データワードを該ディスプレイに書き込むためのドライバ回路であって、該複合データワードは第１のデータビット群および第２のデータビット群を含み、該ドライバ回路は、
第１のタイプのデータワードを受け取り、該第１のタイプの該データワードの少なくとも１ビットを該第１のデータビット群に変換し、該第１のタイプの該データワードの少なくとももう１つのビットを該第２のデータビット群に含め、該複合データワードを出力に供給するように構成された複合データワード発生器と、
ディスプレイ制御信号を供給するように構成された出力制御器と、
を含み、該ディスプレイ制御信号は、該第１のデータビット群の各ビットを該画素の１つ上において互いに等しい期間アサートさせ、該第２のデータビット群の各ビットを該１つの画素上において各該ビットに関連付けられ、ビットがピクセル電極にアサート可能な時間量によって定められる重要性に応じた異なる期間アサートさせる、ドライバ回路と、を含み、
前記複合データワードが前記第１のタイプの前記データワードよりも多くのグレイスケール値を定義可能であって、
前記複合データワードが（ｍ＋１）（２n）のグレイスケール値を定義可能であって、ｍが前記第１のデータビット群のビット数と等しく、ｎが前記第２のデータビット群のビット数と等しい、プロジェクタ。
【請求項５９】
各データビットが１つの連続的な信号としてアサートされる、請求項１５に記載のディスプレイドライバ回路。
【請求項６０】
各ビットが１つの連続的な信号としてアサートされる、請求項３６に記載の方法。
【外国語明細書】
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