(57)【要約】【課題】高密度、且つ工程マージンの確保された３次元メモリセルアレイを含む半導体メモリ素子を提供する。【解決手段】平坦な基板と、基板に対して垂直に形成され且つ各々複数の貯蔵セルを含む複数のメモリストリングからなるメモリストリングアレイと水平方向に互いに重畳した複数のワードラインを含み、ワードラインは各々基板に平行で且つメモリストリングに接続された第１部分及び第１部分から延伸され基板に対して上方に傾斜する第２部分を含み、メモリストリングアレイは複数のワードラインの各々の第１部分の中間部分に配置され、ワードラインの各々に接続されて各々対応する貯蔵セルを形成し、複数のワードラインの第１、第２グループは各々、メモリストリングアレイの第１、第２の側方に配置された第１、第２導電ラインのグループの各々と電気的に接続される。【選択図】図３
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【特許請求の範囲】
【請求項１】
平坦な基板と、
前記基板に対して垂直（Ｚ方向とする）に形成され、且つ、各々複数の貯蔵セル（メモリセル）を含む複数のメモリストリングからなるメモリストリングアレイ（Ｘ、Ｙ方向に整列しているとする）と、
Ｚ方向に互いに離隔して重畳した複数のワードラインとを含み、
前記ワードラインは各々前記基板に平行に形成され、前記メモリストリングに接続された第１部分、及び前記第１部分から延伸され前記基板に対して上方（Ｚ方向に）に傾斜する第２部分を含み、
前記メモリストリングアレイは前記複数のワードラインの各々の第１部分  に配置され、前記ワードラインの各々に接続されて各々対応する前記貯蔵セルを形成し、
前記複数のワードラインの第１グループは前記メモリストリングアレイの第１の側方に配置された第１導電ラインのグループの各々と電気的に接続され、前記複数のワードラインの第２グループは前記メモリストリングアレイの第２の側方に配置された第２導電ラインのグループの各々と電気的に接続されることを特徴とする半導体メモリ素子。
【請求項２】
前記ワードラインのうち、前記第１グループのワードライン及び前記第２グループのワードラインは、前記メモリストリングの上部から底部まで延伸された垂直方向（Ｚ方向）に沿って交互に位置することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記メモリストリングの延伸方向は、前記基板と９０°に交差し、前記メモリストリングアレイの前記第１の側方は、前記メモリストリングアレイの前記第２の側方と、前記メモリストリングアレイを挟んで対向することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項４】
前記複数のワードラインの各々の第１部分は互いに平行であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記メモリストリングアレイの前記第１の側方に位置する前記複数のワードラインの各々の前記第２部分は、互いに平行であり、前記メモリストリングアレイの前記第２の側方に位置する前記複数のワードラインの各々の前記第２部分は、互いに平行であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記第１グループのワードラインは前記メモリストリングの上部から底部に向かってカウンティングし、奇数番目の貯蔵セルに各々接続するよう配置され、前記第２グループのワードラインは前記メモリストリングの上部から底部に向かってカウンティングし、偶数番目の貯蔵セルに各々接続するよう配置されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記メモリストリングアレイの前記第１の側方に位置する、偶数番目の前記ワードラインの第２部分の上方に傾斜して延伸された端部、及び前記メモリストリングアレイの前記第２の側方に位置する、奇数番目の前記ワードラインの第２部分の上方に傾斜して延伸された端部に各々配置された絶縁キャップをさらに含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
第３導電ラインと接続され、前記メモリストリングアレイの第３の側方に配置されたワードラインの第３グループをさらに含み、
前記ワードラインの第１グループは前記メモリストリングの上部から底部に向かってカウンティングしてモジュロ（ｍｏｄｕｌｏ）３で第１番目の貯蔵セルと各々接続され、
前記ワードラインの第２グループは前記メモリストリングアレイの上部から底部に向かってカウンティングしてモジュロ３で第２番目の貯蔵セルと各々接続され、
前記ワードラインの第３グループは前記メモリストリングアレイの上部から底部に向かってカウンティングしてモジュロ３で第０番目の貯蔵セルと各々接続されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
前記複数の貯蔵セルの各々及び対応するワードラインは前記基板の平坦面に平行に配置された他の平面に配置されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１０】
前記メモリストリングアレイの他の側方の同一の平面内に配置されたワードラインの連続する部分は１つのワードラインに電気的に接続されることを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１１】
前記基板は水平であり、前記メモリストリングは垂直であり、
前記基板上に配置された周辺領域をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１２】
前記第１グループのワードラインと第１導電ラインとの間、及び前記第２グループのワードラインと前記第２導電ラインとの間に、各々コンタクトパッドとして配置された複数の導電パターンをさらに含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１３】
前記平坦な基板上に配置された周辺領域をさらに含むことを特徴とする請求項１２に記載の半導体メモリ素子。
【請求項１４】
前記周辺領域は、前記導電パターンの下部面と同一のレベルに配置されることを特徴とする請求項１３に記載の半導体メモリ素子。
【請求項１５】
前記ワードラインの前記上方に傾斜する第２部分は、前記基板と５０°乃至９０°の角度を有することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１６】
前記上方に傾斜する第２部分は、各ワードラインの前記第１部分の両端から延伸され、前記第２部分の各対の１方は絶縁キャップで覆われることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１７】
前記ワードライン及び前記メモリストリング（Ｚ方向）の各々と直交するように配置された複数のビットライン（Ｙ方向）をさらに含み、前記複数のビットラインの各々は、該ビットラインに沿って配置された前記複数のメモリストリングの上端で該メモリストリングに接続されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１８】
前記平坦な基板上にチャンバ（凹部）をさらに含み、
前記チャンバは、前記基板内のシリコンリセスを含み、前記メモリストリング、ビットライン、及びワードラインの各々の延長部は前記シリコンリセス内に配置されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１９】
前記平坦な基板上にチャンバをさらに含み、
前記チャンバは前記基板の上部面上の絶縁壁を含み、前記メモリストリング、ビットライン、及びワードラインの延長部は前記絶縁壁の周りに配置されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項２０】
前記ワードラインの延長部は金属またはシリサイドを含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項２１】
前記複数の貯蔵セルを含む前記メモリストリングは柱、管、またはバーサイド形状を有することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項２２】
少なくとも２つのロウデコーダをさらに含み、
１つのロウデコーダは前記第１グループのワードラインの側方に配置され、他のロウデコーダは前記第２グループのワードラインの側方に配置されることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項２３】
さらに、各々、Ｘ方向に整列した複数のメモリストリングに接続され、離隔して互いに平行にＹ方向に整列した複数のストリング選択ラインを備え、
前記２つのロウデコーダの中の第１ロウデコーダは、Ｙ方向に沿ってカウントして偶数番目、または奇数番目からなる前記ストリング選択ラインのグループのいずれか１つと接続され、
前記２つのロウデコーダの中の第２ロウデコーダは、前記ストリング選択ラインのグループの他の１つと各々接続されることを特徴とする請求項２２に記載の半導体メモリ素子。
【請求項２４】
前記２つのロウデコーダの中の第１ロウデコーダは、すべてのストリング選択ライン、及びＺ方向に沿ってカウントして偶数番目または奇数番目のワードラインのグループのいずれか１つと接続され、
前記２つのロウデコーダの中の第２ロウデコーダは、すべてのストリング選択ライン、及び前記ワードラインのグループの他の１つと各々接続されることを特徴とする請求項２２に記載の半導体メモリ素子。
【請求項２５】
前記基板はシリコンを含み、前記絶縁膜はシリコン酸化膜を含み、前記ワードラインは金属を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項２６】
前記貯蔵セルは制御ゲート、第１絶縁領域、電荷貯蔵領域、及び第２絶縁領域を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項２７】
前記貯蔵セルは、制御ゲートとして金属ゲート、ブロッキング膜としてｈｉｇｈ−Ｋ領域、電荷貯蔵膜として窒化領域、及びトンネル膜として酸化領域を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項２８】
平坦な基板を提供し、
前記基板上にチャンバ（凹部）を形成し、
絶縁膜及び犠牲膜を前記チャンバ内に交互に蒸着し、各膜は、水平な第１部分、及び前記基板に対して上方に傾斜する少なくとも１つの第２部分を含み、
前記基板に垂直であり、前記重畳した膜を貫通して基板に到達するホール（貫通孔）を形成し、
前記ホール内に前記基板と垂直にメモリストリングを蒸着してメモリストリングアレイを形成し、
前記メモリストリングは複数の貯蔵セルを含み、
犠牲膜を導電膜に各々取り替え、複数の延伸されたワードラインを形成し、
前記離隔して重畳した複数のワードラインのうち、奇数番目のワードラインを、前記メモリストリングアレイの第１の側方に配置した導電ラインと接続し、偶数番目のワードラインを前記メモリストリングアレイの第２の側方に配置した導電ラインと各々接続することを含むことを特徴とする半導体メモリ素子の製造方法。
【請求項２９】
前記メモリストリングの最上部レベルの表面上に周辺領域を形成することをさらに含むことを特徴とする請求項２８に記載の半導体メモリ素子の製造方法。
【請求項３０】
前記垂直メモリストリングはバーサイド形であり、
Ｘ−ｃｕｔのためにトレンチを形成し、メモリストリングを２つの平行なストリングに分けることをさらに含むことを特徴とする請求項２８に記載の半導体メモリ素子の製造方法。
【請求項３１】
前記基板はシリコンを含み、前記絶縁膜はシリコン酸化膜を含み、前記ワードラインは金属を含むことを特徴とする請求項２８に記載の半導体メモリ素子の製造方法。
【請求項３２】
前記チャンバは前記基板を直接リセスして形成されることを特徴とする請求項２８に記載の半導体メモリ素子の製造方法。
【請求項３３】
前記チャンバは前記基板上に絶縁側壁を形成して前記基板上に形成されることを特徴とする請求項２８に記載の半導体メモリ素子の製造方法。
【請求項３４】
前記貯蔵セルは、前記メモリストリングとして形成された、ワードラインに接続された制御ゲート、第１絶縁領域、電荷貯蔵領域、第２絶縁領域、及びチャネルが形成される活性領域を含むことを特徴とする請求項２８に記載の半導体メモリ素子の製造方法。
【請求項３５】
前記貯蔵セルは、制御ゲートとして金属ゲート膜、ブロッキング領域（第２絶縁領域）としてｈｉｇｈ−Ｋ膜、電荷貯蔵領域として窒化膜、及びトンネル領域（第１絶縁領域）として酸化膜を含むことを特徴とする請求項２８に記載の半導体メモリ素子の製造方法。
【請求項３６】
基板と、
前記基板に対して垂直（Ｚ方向とする）に形成された複数のメモリストリングからなるメモリストリングアレイ（Ｘ、Ｙ方向に整列しているとする）と、
前記メモリストリングは複数の貯蔵セル（メモリセル）を含み、
Ｚ方向に互いに離隔して重畳した複数のワードラインとを含み、
前記ワードラインは各々前記基板に平行に形成され、前記メモリストリングに結合された第１部分、及び前記第１部分から延伸され前記基板に対して上方（Ｚ方向に）に傾斜する第２部分を含み、
前記メモリストリングのアレイは前記複数のワードラインの各々の第１部分  に配置され、前記ワードラインの各々に結合されて各々対応する前記貯蔵セルを形成し、
前記Ｚ方向に重畳した複数のワードラインのうち、奇数番目のワードラインは前記メモリストリングアレイの第１の側方に配置された第１導電ラインのグループ内の各々の導電ラインと電気的に接続され、
偶数番目のワードラインは前記メモリストリングアレイの第２の側方に配置された第２導電ラインのグループ内の各々の導電ラインと電気的に接続されることを特徴とする半導体メモリ素子。
【請求項３７】
基板と、
前記基板に対して垂直（Ｚ方向とする）に形成された複数のメモリストリングからなるメモリストリングアレイ（Ｘ、Ｙ方向に整列しているとする）と、
前記メモリストリングは複数の貯蔵セル（メモリセル）を含み、
Ｚ方向に互いに離隔して重畳した複数のワードラインとを含み、
前記ワードラインは各々前記基板に平行に形成され、前記メモリストリングに結合された第１部分、及び前記第１部分から延伸され前記基板に対して上方（Ｚ方向に）に傾斜する第２部分を含み、
前記メモリストリングのアレイは前記複数のワードラインの各々の第１部分  に配置され、前記ワードラインの各々に結合されて各々対応する前記貯蔵セルを形成し、
前記ワードラインは前記メモリストリングアレイの第１の側方に配置された第１導電ラインと選択的に接続された第１ワードライン、及び前記メモリストリングアレイの第２の側方に配置された第２導電ラインと選択的に接続された第２ワードラインを含むことを特徴とする半導体メモリ素子。
【請求項３８】
前記ワードラインは少なくとも１つのダミーワードラインを含むことを特徴とする請求項３７に記載の半導体メモリ素子。
【請求項３９】
前記第１の側方には第１ロウデコーダを有し、前記第２の側方には第２ロウデコーダを有することを特徴とする請求項３７に記載の半導体メモリ素子。
【請求項４０】
基板と、
前記基板に対して垂直（Ｚ方向とする）に形成された複数のメモリストリングからなるメモリストリングアレイ（Ｘ、Ｙ方向に整列しているとする）と、
前記メモリストリングは複数の貯蔵セル（メモリセル）を含み、
Ｚ方向に互いに離隔して重畳した複数のワードラインと、
少なくとも２つのロウデコーダとを含み、
前記複数のワードラインは、前記メモリストリングアレイの第１の側方に配置された１つのロウデコーダと電気的に接続されたワードラインの第１グループと、前記メモリストリングアレイの第２の側方に配置された他のロウデコーダと電気的に接続されたワードラインの第２グループとを含むことを特徴とする半導体メモリ素子。
【請求項４１】
さらに、各々、Ｘ方向に整列した複数のメモリストリングに接続され、離隔して互いに平行にＹ方向に整列した複数のストリング選択ラインを備え、
前記第１ロウデコーダは、前記メモリストリングアレイの第１の側方に配置した導電ラインを介して前記ストリング選択ラインの第１のグループと接続され、
前記第２ロウデコーダは、前記メモリストリングアレイの第２の側方に配置した導電ラインを介して前記ストリング選択ラインの残りからなるグループと接続されることを特徴とする請求項４０に記載の半導体メモリ素子。
【請求項４２】
前記２つのロウデコーダの中のいずれか１つは前記ストリング選択ラインの全体と接続されることを特徴とする請求項４０に記載の半導体メモリ素子。
【請求項４３】
平坦な基板を提供し、
前記基板上にチャンバ（凹部）を形成し、
前記チャンバ内に絶縁膜及び導電膜を交互に蒸着し、
前記導電膜は複数のワードラインを形成し、
各膜は、水平な第１部分、及び前記基板に対して上方に傾斜する少なくとも１つの第２部分を含み、
前記基板に垂直であり、前記重畳した膜を貫通して前記基板に到達するホール（貫通孔）を形成し、
前記ホール内に前記基板と垂直にメモリストリングを形成してメモリストリングアレイを形成し、
前記メモリストリングは複数の貯蔵セルを含み、
前記離隔して重畳した複数のワードラインのうち、奇数番目のワードラインを前記メモリストリングアレイの第１の側方に配置したコンタクトパッドに接続し、偶数番目のワードラインを前記メモリストリングアレイの第２の側方に配置したコンタクトパッドに接続することを特徴とする半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、より具体的には、分散した（ｄｉｓｔｒｉｂｕｔｅｄ）コンタクトパッドを有する改善した３次元構造を有する半導体メモリ素子に関する。
【背景技術】
【０００２】
半導体産業の高度発展によって、半導体素子の高集積化、低消費電力化及び／または高速化などが深化している。特に、半導体素子の高集積化は多様な電子機器の仕様を増加させることができ、且つ製品の価格を決める重要な要因であるので、最近になって重要性が大きくなっている。かくして、高集積化された半導体素子を実現するため、半導体技術は既存の平板型素子から脱して多様な構造を含む半導体素子を製造するように発展した。
【０００３】
半導体素子の高集積化及び構造の多様化によって、半導体素子に存在する多様で複雑なパターンを導電ライン及び他のパターンと接続する工程のマージン確保がますます難しくなっている。半導体素子の工程で不良が発生した場合、半導体素子の信頼性が低下し、これは半導体素子を含む電子器機性能の低下に直結する。これによって、複雑なパターンを有する半導体素子において工程マージンを確保し、高集積化された半導体素子で信頼性を向上させるための多様な研究が進められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】日本特許出願公開第２００８−２６３０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリセルアレイ、及びメモリセルアレイとその外部電気回路網との間の電気的な接続を含めた構成に係り、高密度、且つ工程マージンの確保された３次元構造のメモリ素子を提供することにある。
したがって、垂直ＮＡＮＤ、ＶＮＡＮＤに限定されず、ＲＲＡＭ、ＭＲＡＭ及びＰＲＡＭのような３次元構造のメモリ素子に適用できる。
【０００６】
本発明の他の目的は、メモリセルアレイ、及びメモリセルアレイとその外部電気回路網との間の電気的接続を含めた構成に係り、高密度、且つ工程マージンの確保された３次元構造のメモリ素子の製造方法を提供することにある。
したがって、垂直ＮＡＮＤまたはＶＮＡＮＤに限定されず、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭなどのような３次元構造のメモリ素子の製造に適用できる。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によると、半導体メモリ素子は平坦な基板と、前記基板に垂直であり、複数の貯蔵セルを含むメモリストリングと、複数のワードラインとを含み、各ワードラインは前記基板に平行であり、前記メモリストリングに接続された第１部分及び前記基板と交差する第２部分を含み、前記複数のワードラインの第１グループは前記メモリストリングの第１側の第１導電ラインと電気的に接続され、前記複数のワードラインの第２グループは前記メモリストリングの第２側の第２導電ラインと電気的に接続される。
【０００８】
ワードラインの第１グループのワードライン及びワードラインの第２グループのワードラインは、前記メモリストリングの上部から底まで延長する方向に交互に位置する。延長するメモリストリングは前記基板と９０°に交差し、前記メモリストリングの前記第１側は前記メモリストリングの前記第２側と対向する。
【０００９】
前記複数のワードラインの各々の第１部分は各々互いに平行である。前記メモリストリングの前記第１側の前記複数のワードラインの各々の前記第２部分は各々互いに平行である。
【００１０】
前記第１交互（ａｌｔｅｒｎａｔｉｎｇ）ワードラインは前記メモリストリングの上部から底にカウンティング（ｃｏｕｎｔｉｎｇ）して、奇数番目の貯蔵セルに各々配置され、前記第２交互（ａｌｔｅｒｎａｔｉｎｇ）ワードラインは前記メモリストリングの上部から底にカウンティング（ｃｏｕｎｔｉｎｇ）して、偶数番目の貯蔵セルに各々配置される。
【００１１】
前記半導体メモリ素子はメモリストリングの前記第１側の偶数番目のワードラインの前記第２部分の前記延長された一端、及び前記メモリストリングの前記第２側の奇数番目のワードラインの前記第２部分の前記延長された一端に配置された絶縁キャップ（ｉｎｓｕｌａｔｉｎｇｃａｐｓ）をさらに含む。
【００１２】
前記半導体メモリ素子は第２導電ラインと接続され、前記メモリストリングの第３側上に配置されたワードラインの第３グループをさらに含み、前記ワードラインの第１グループは前記メモリストリングの上部から下にカウンティング（ｃｏｕｎｔｉｎｇ）して、モジュロ（ｍｏｄｕｌｕｓ）３で一番目の貯蔵セルと各々接続され、前記ワードラインの第２グループは前記メモリストリングの上部から下にカウンティングして、モジュロ（ｍｏｄｕｌｕｓ）３で二番目の貯蔵セルと各々接続され、前記ワードラインの第３グループは前記メモリストリングの上部から下にカウンティングして、モジュロ（ｍｏｄｕｌｕｓ）３で０番目の貯蔵セルと各々接続される。
【００１３】
前記複数の貯蔵セルの各々及び対応するワードラインは前記基板の平面に平行に配置された他の平面に配置される。メモリストリングの他の側上の同一の平面内に配置されたワードラインの連続する部分は１つのワードラインに電気的に接続される。前記基板は水平であり、前記メモリストリングは垂直であり、前記半導体メモリ素子は前記基板上に配置されるか、または前記垂直メモリストリング上に配置される周辺領域をさらに含む。
【００１４】
前記半導体メモリ素子は前記複数のワードラインの前記第１交互（ａｌｔｅｒｎａｔｉｎｇ）ワードラインと第１導電ラインとの間、及び前記複数のワードラインの前記第２交互（ａｌｔｅｒｎａｔｉｎｇ）ワードラインと前記第２導電ラインとの間にコンタクトパッドに配置された複数の導電パターンをさらに含む。前記半導体メモリ素子は前記平坦な基板上に配置された周辺領域をさらに含む。
【００１５】
前記周辺領域は導電パターンの下部面と同一のレベルに配置されるか、または前記チャンバの上部上に配置される。前記ワードラインの前記交差する第２延長部は前記基板と５０°乃至９０°の角度を有する。前記交差する第２延長部は各ワードラインの前記第１部分の両端から延長され、各ワードラインから交差する第２部分の各対の１つは絶縁キャップ（ｉｎｓｕｌａｔｉｎｇ  ｃａｐ）で覆われる。
【００１６】
前記半導体メモリ素子は前記ワードライン及び前記メモリストリングの各々と垂直に（ｐｅｒｐｅｎｄｉｃｕｌａｒ）配置された複数のビットラインをさらに含む。前記平坦な基板上にチャンバ（ｃｈａｍｂｅｒ）をさらに含み、前記チャンバは前記基板内のシリコンリセスを含み、前記延長するメモリストリング及び延長するワードラインは前記シリコンリセス内に配置される。
【００１７】
前記平坦な基板上にチャンバをさらに含み、前記チャンバは前記基板の上部面上の絶縁壁（ｉｎｓｕｌａｔｉｎｇ  ｗａｌｌ）を含み、前記延長するメモリストリング及び延長するワードラインは前記絶縁壁の周りに配置される。前記延長するワードラインは金属またはシリサイドを含む。前記複数の貯蔵セルを含む前記メモリストリングは柱（ｃｏｌｕｍｎａｒ）、管（ｔｕｂｕｌａｒ）、またはバーサイド（ｂａｒ−ｓｉｄｅｄ）形であり得る。
【００１８】
前記半導体メモリ素子は少なくとも２つのロウ（ｒｏｗ）デコーダをさらに含み、１つのロウデコーダは奇数番目の貯蔵セルの側面に配置され、他のロウデコーダは偶数番目の貯蔵セルの側面に配置される。前記２つのロウデコーダの中の第１ロウデコーダは偶数または奇数ストリング選択ラインの中のいずれか１つと接続され、前記２つのロウデコーダの中の第２ロウデコーダは偶数または奇数ストリング選択ラインの中の他の１つと各々接続される。前記２つのロウデコーダの中で第１ロウデコーダはすべてのストリング選択ライン、及び偶数または奇数ワードラインの中のいずれか１つと接続され、前記２つのロウデコーダの中で第２ロウデコーダは奇数または偶数ワードラインの中の他の１つと各々接続される。
【００１９】
前記基板はシリコンを含み、前記絶縁膜はシリコン酸化膜を含み、前記ワードラインは金属を含む。前記貯蔵セルは制御ゲート、第１絶縁領域、電荷貯蔵領域、及び第２絶縁領域を含む。前記貯蔵セルは制御ゲートとして金属ゲート、ブロッキング膜としてｈｉｇｈ−Ｋ領域、電荷貯蔵膜として窒化領域、及びトンネル膜として酸化領域を含む。
【００２０】
本発明の一実施形態によれば、半導体メモリ素子の製造方法は、基板を提供し、前記基板上にチャンバを形成し、絶縁膜及び犠牲膜を前記チャンバ内に交互に蒸着し、各膜は水平な第１部分、及び少なくとも１つの前記基板と交差する第２部分を含み、前記基板に垂直であり、前記膜を貫通して基板に延長するホールを形成し、前記ホール内に前記基板と垂直なメモリストリングを蒸着し、前記メモリストリングは複数の貯蔵セルを含み、犠牲膜を導電膜に各々取り替えて、複数の延長するワードラインを形成し、前記複数のワードラインの第１交互（ａｌｔｅｒｎａｔｉｎｇ）ワードラインを前記メモリストリングの第１側の導電ラインと接続し、複数のワードラインの第２交互（ａｌｔｅｒｎａｔｉｎｇ）ワードラインを前記メモリストリングの第２側の導電ラインと各々接続することを含む。
【００２１】
前記半導体メモリ素子の製造方法は前記メモリストリングの最上部レベルの表面上に周辺領域を形成することをさらに含む。前記垂直メモリストリングはバーサイド（ｂａｒ−ｓｉｄｅｄ）形であり、前記半導体メモリ素子の製造方法はＸ−ｃｕｔのためにトレンチを形成してメモリストリングを２つの平行なストリングに分けることをさらに含む。前記基板はシリコンを含み、前記絶縁膜はシリコン酸化膜を含み、前記ワードラインは金属を含む。前記チャンバは前記基板を直接リセスする。
【００２２】
前記チャンバは前記基板上に絶縁側壁を形成して前記基板上に形成される。各貯蔵セルは制御ゲート、第１絶縁領域、電荷貯蔵領域、及び絶縁領域を含む。各貯蔵セルは制御ゲートとして金属ゲート、ブロッキング膜としてｈｉｇｈ−Ｋ領域、電荷貯蔵膜として窒化領域、及びトンネル膜として酸化領域を含む。
【００２３】
本発明の実施形態によると、半導体メモリ素子は、基板と、前記基板に垂直なメモリストリングと、前記メモリストリングは複数の貯蔵セルとを含み、複数のワードラインを含み、各ワードラインは前記基板に平行な前記メモリストリングに結合された第１部分、及び前記基板と交差し、上に延長する第２部分を含み、複数のワードラインの第１交互（ａｌｔｅｒｎａｔｉｎｇ）ワードラインは前記メモリストリングの第１側の第１導電ラインと電気的に接続され、複数のワードラインの第２交互（ａｌｔｅｒｎａｔｉｎｇ）ワードラインは前記メモリストリングの第２側の第２導電ラインと電気的に接続される。
【００２４】
本発明の実施形態によれば、半導体メモリ素子は基板と、前記基板に垂直なメモリストリングと、前記メモリストリングは複数の貯蔵セルとを含み、複数のワードラインを含み、各ワードラインは前記基板に平行であり、前記メモリストリングに結合された第１部分、及び前記基板と交差し、上に延長する第２部分を含み、前記ワードラインは前記メモリストリングの第１側の第１導電ラインと選択的に接続された第１ワードライン及び前記メモリストリングの第２側の第２導電ラインと選択的に接続された第２導電ラインを含む。
【００２５】
前記ワードラインは少なくとも１つのダミーワードラインを含む。前記第１側は第１ロウ（ｒｏｗ）デコーダを有し、前記第２側は第２ロウデコーダを有する。
本発明の実施形態によれば、半導体メモリ素子は基板と、前記基板に垂直なメモリストリングと、前記メモリストリングは複数の貯蔵セルとを含み、複数のワードライン及び少なくとも２つのロウ（ｒｏｗ）デコーダを含み、複数のワードラインは前記メモリストリングの第１側の１つのロウデコーダと電気的に接続されたワードラインの第１グループ、及び前記メモリストリングの第２側の他のロウデコーダと電気的に接続されたワードラインの第２グループを含む。前記第１ロウデコーダは前記メモリストリングの第１側のストリング選択ラインの一グループと接続され、前記第２ロウデコーダは前記メモリストリングの第２側のストリング選択ラインの他のグループと接続される。前記２つのロウデコードの中のいずれか１つは前記ストリング選択ラインの全体と接続される。
【００２６】
本発明の実施形態によれば、半導体メモリ素子の製造方法は、基板を提供し、前記基板上にチャンバを形成し、前記チャンバ内に絶縁膜及び導電膜を交互に蒸着し、前記導電膜は複数のワードラインを形成し、各膜は水平な第１部分及び前記基板と交差する少なくとも１つの第２部分を含し、前記基板に垂直であり、前記膜を貫通して前記基板に延長するホールを形成し、前記ホール内に前記基板と垂直なメモリストリングを形成し、前記メモリストリングは複数の貯蔵セルを含み、前記複数のワードラインの第１交互（ａｌｔｅｒｎａｔｉｎｇ）ワードラインと前記メモリストリングの一側のコンタクトパッドとを接続し、前記複数のワードラインの第２交互（ａｌｔｅｒｎａｔｉｎｇ）ワードラインと前記メモリストリングの第２側のコンタクトパッドとを接続することを含む。
【発明の効果】
【００２７】
本発明によれば、平坦な基板上に上下方向に重畳した面状のワードラインと、これを垂直に貫通する孔に設けたメモリストリングにより、ワードラインとメモリストリングの接続はセルフアラインに達成でき、ワードラインから外部導電ラインへのコンタクトの工程マージンは実質的に無制限になるので、十分余裕のある工程マージンを持つ高密度の３次次元メモリ素子を提供できる。
本発明の実施形態によれば、少なくとも２つの活性バー（ａｃｔｉｖｅ  ｂａｒｓ）が電気的な接続の失敗なしに半導体基板上にユニホームに（ｕｎｉｆｏｒｍｌｙ）積層される。したがって、このような構造内に形成された複数セルの分散は改善することができる。言い替えれば、高集積化が最適化されて電気的特性が改善した不揮発性メモリ素子を実現することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体素子を説明するための図式的な平面図である。
【図２】本発明の一実施形態に係る半導体素子を説明するための図式的な平面図である。
【図３】本発明の一実施形態によって図１及び図２のＩ−Ｉ’に沿って切断した図式的な断面図である。
【図４】本発明の一実施形態によって図１及び図２のＩ−Ｉ’に沿って切断した図式的な断面図である。
【図５】本発明の一実施形態によって図１及び図２のＩ−Ｉ’に沿って切断した図式的な断面図である。
【図６】本発明の一実施形態に係る情報貯蔵膜（例えば、電荷貯蔵膜）を説明するための図式図である。
【図７】本発明の他の実施形態に係る半導体素子を説明するための図式的な平面図である。
【図８】本発明の他の実施形態に係る半導体素子を説明するための図式的な平面図である。
【図９】本発明の一実施形態によって図７及び図８のＩＩ−ＩＩ’に沿って切断した図式的な断面図である。
【図１０】本発明の一実施形態によって図７及び図８のＩＩ−ＩＩ’に沿って切断した図式的な断面図である。
【図１１】本発明の一実施形態によって図７及び図８のＩＩ−ＩＩ’に沿って切断した図式的な断面図である。
【図１２】本発明の一実施形態に係る情報貯蔵膜を説明するための図式図である。
【図１３】本発明の一実施形態に係る活性部を部分的に示す図である。
【図１４】本発明の一実施形態に係る半導体素子を説明するための図式的な平面図である。
【図１５】本発明の一実施形態によって、図１４のＩＩＩ−ＩＩＩ’に沿って切断した図式的な断面図である。
【図１６】本発明の一実施形態によって、図１４のＩＩＩ−ＩＩＩ’に沿って切断した図式的な断面図である。
【図１７】本発明の一実施形態によって、図１４のＩＩＩ−ＩＩＩ’に沿って切断した図式的な断面図である。
【図１８】本発明の一実施形態に係る半導体素子を説明するための図式的な平面図である。
【図１９】本発明の一実施形態によって、図１８のＩＶ−ＩＶ’に沿って切断した図式的な断面図である。
【図２０】本発明の一実施形態によって、図１８のＩＶ−ＩＶ’に沿って切断した図式的な断面図である。
【図２１】本発明の一実施形態によって、図１８のＩＶ−ＩＶ’に沿って切断した図式的な断面図である。
【図２２】本発明の一実施形態に係る半導体素子を説明するための図式的な平面図である。
【図２３】本発明の一実施形態に係る半導体素子を説明するための図式的な平面図である。
【図２４】本発明の一実施形態によって、図２２及び図２３のＶ−Ｖ’に沿って切断した図式的な断面図である。
【図２５】本発明の一実施形態によって、図２２及び図２３のＶ−Ｖ’に沿って切断した図式的な断面図である。
【図２６】本発明の一実施形態によって、図２２及び図２３のＶ−Ｖ’に沿って切断した図式的な断面図である。
【図２７】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図２８】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図２９】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図３０】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図３１】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図３２】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図３３】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図３４】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図３５】本発明の一実施形態に係る半導体素子を説明するための図式的な平面図である。
【図３６】本発明の一実施形態に係る半導体素子を説明するための図式的な平面図である。
【図３７】本発明の一実施形態によって、図３５及び図３６のＶＩ−ＶＩ’に沿って切断した図式的な断面図である。
【図３８】本発明の一実施形態によって、図３５及び図３６のＶＩ−ＶＩ’に沿って切断した図式的な断面図である。
【図３９】本発明の一実施形態によって、図３５及び図３６のＶＩ−ＶＩ’に沿って切断した図式的な断面図である。
【図４０】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図４１】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図４２】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図４３】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図４４】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図４５】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図４６】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図４７】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図４８】本発明の一実施形態に係る半導体素子の形成方法を説明するための図式的な断面図である。
【図４９】本発明の一実施形態に係る半導体素子を含むメモリシステムのブロック図である。
【図５０】本発明の一実施形態に係る半導体素子を含むメモリカードのブロック図である。
【図５１】本発明の一実施形態に係る半導体素子が装着された情報処理システムのブロック図である。
【図５２】本発明の一実施形態に係る半導体素子を含む不揮発性メモリ素子のブロック図である。
【発明を実施するための形態】
【００２９】
本発明の実施形態は分散したコンタクトパッドを有する改善した３次元構造の半導体メモリ構造を提供する。望ましい実施形態は高信頼性を確保することができる改善したコンタクト面積のマージンを提供する。また、本発明はワードラインまたはワードラインとメモリストリング（以下、単に「ストリング」ともいう）選択ラインとの間の接続、及び少なくとも２つのロウデコーダのレイアウトを提供する。
【００３０】
以下、添付の図を参照して本発明の望ましい実施形態をさらに詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の形態への具体化も可能である。さらにここで紹介する実施形態は開示された内容が徹底且つ完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供される。また、望ましい実施形態によることから、説明の手順によって提示される参照符号はその手順に必ず限定されない。図において、膜及び領域の厚さは明確性のために誇張されている。また、膜が他の膜または基板上にあると言及される場合に、それは他の膜または基板上に直接形成され、またはそれらの間に第３の膜を介在することができる。本明細書において、‘及び／または’という表現は前後に羅列された構成要素のうちの少なくとも１つを含む意味として用いられる。
【００３１】
本発明の第１実施形態に係る半導体素子を説明する。図１及び図２は、本発明の実施形態に係る平面図を示し、図３は、図１及び図２のＩ−Ｉ’に沿って切断した断面図である。
【００３２】
本発明に係る半導体素子はメモリセルアレイ領域、ロウ（ｒｏｗ）デコーダ、コラム（ｃｏｌｕｍｎ）デコーダ、メモリセルアレイと半導体素子の外部の素子とを接続する配線（例えば、電圧発生器）、及びコントロールユニットを含む。配線は、他の層、パターンまたはラインに垂直に延長する導電ビア（ｖｉａ）、プラグ、またはパッドと接続される。
【００３３】
本発明に係る半導体メモリ素子のメモリセルアレイは、３次元構造の複数のメモリセルを含む。本発明の一実施形態によれば、前記メモリセルアレイは、平坦な基板上で垂直に形成され、各々複数個のメモリセルを含む複数個のメモリストリングのアレイからなる。前記メモリストリングは各々、制御ゲート、第１絶縁膜、電荷貯蔵膜、第２絶縁膜、及び、チャンネルが形成される活性部を含む。電荷貯蔵膜は絶縁膜またはナノドット（ｎａｎｏ−ｄｏｔｓ）などのように電荷が貯蔵される膜を含む。電荷貯蔵のための前記絶縁膜はシリコン窒化膜、または酸素より窒素が十分に多いシリコン酸窒化膜を含む。第１絶縁膜は活性部と電荷貯蔵膜との間に位置する。前記第１絶縁膜はシリコン酸化膜、またはシリコン酸化膜、シリコン酸窒化膜、及びシリコン窒化膜の中のいずれを含む薄い（約５０〜１５０Å）複層膜を含む。前記第２絶縁膜は前記電荷貯蔵膜と前記制御ゲートとの間に位置する。前記第２絶縁膜はシリコン酸化膜、ｈｉｇｈ−Ｋ物質、アルミニウム酸化膜及びまたはこれらの組み合わせであり得る。
【００３４】
活性部の形状は多様なタイプであり得る。例えば、柱（ｐｉｌｌａｒ）、円周（ｃｏｌｕｍｎａｒ）、管（ｔｕｂｕｌａｒ）またはバーサイド（ｂａｒ−ｓｉｄｅｄ）形状であり得る。前記管活性部は内部の絶縁性物質を取り囲んでいる。
【００３５】
図１、図２、及び図３を参照すると、基板１０１が提供される。前記基板１０１は半導体ベースの半導体基板であり、実質的に平坦である。前記基板はシリコン、好ましくは、単結晶シリコンを含む。前記基板１０１は第１導電型のドーパントでドーピングされたウェル（ｗｅｌｌ）のようなドーピング領域を含む。前記基板１０１内に共通ソース領域（図示しない）が配置される。前記複数個のメモリストリングは１つのソース領域を、共通ソースラインとして共有する。前記共通ソース領域は前記基板１０１の、メモリセルが形成される領域（後述の凹部Ａ）内に平板形態（ｐｌａｔｅｆｏｒｍ）に配置される。前記共通ソース領域は高濃度のドーパントを含むことができる。前記共通ソース領域に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第２導電型であり得る。例えば、前記ウェルがｐ型ドーパントを含む場合、前記共通ソース領域は高濃度のｎ型ドーパントを含む。
【００３６】
図４を参照すると、前記基板１００は平坦である。突出部１０４が基板１００上に形成される。前記突出部１０４は基板１００上に蒸着される。突出部１０４の物質はシリコンまたは絶縁膜であり得る。その結果として生じた表面は平坦な基板１００における、凹部Ａ及び、突出部１０４による隆起部Ｂを含む。前記凹部Ａは底面１０３と、互いに対向する第１側壁１０５及び第２側壁１０６を含む。これによる基板１０１は前記第１側壁１０５及び第２側壁１０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面１０３と平行であり得る。
これと異なり、再び図３を参照すると、前記凹部Ａ及び前記隆起部Ｂは、半導体基板１０１の凹部Ａが配置される部分をエッチングして、隆起部Ｂが配置される部分を残して形成される。この場合、前記基板１０１は一体の基板であり得る。前記凹部Ａにメモリセルが配置される。もし、突出部が絶縁膜で形成され、周辺回路が突出部上に形成される場合、シリコン膜が突出部上にさらに形成される（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ  ｔｙｐｅ、ＳＯＩ）。
以下、この凹部Ａと隆起部Ｂが形成された基板１００、１０１を、基板１０１で代表する。
【００３７】
前記半導体メモリ素子を説明する。
【００３８】
前記凹部Ａは前記第１側壁１０５と隣接した第１コンタクト領域ＣＲ１及び前記第２側壁１０６と隣接した第２コンタクト領域ＣＲ２を含む。前記第１コンタクト領域ＣＲ１と前記第２コンタクト領域ＣＲ２との間にセルアレイ領域ＣＡＲが配置される。前記第１コンタクト領域ＣＲ１及び第２コンタクト領域ＣＲ２は、前記セルアレイ領域ＣＡＲを挟んで互いに離隔されている。
前記メモリストリングのアレイは、このセルアレイ領域ＣＡＲに形成される。
【００３９】
前記基板１０１上に互いに離隔された導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記基板１０１の前記凹部Ａ上に順に積層された接地選択ラインＧＳＬ、ワードラインＷＬ１〜ＷＬ４、及びストリング選択ラインＳＳＬを含む。
【００４０】
そして、隣接した導電体の間の所望しないショート（ｓｈｏｒｔ）を防止するため、層間絶縁膜が隣接したワードラインの間に配置される。本発明に係る前記メモリ素子は、接地選択ラインＧＳＬ及び／またはストリング選択ラインＳＳＬの近傍の、またはワードラインの間のダミーワードラインを含む。前記ワードラインＷＬ、接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬは導電膜と層間絶縁膜が積層されて形成される。他の実施形態によれば、積層されたワードラインＷＬ、接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬ、と層間絶縁膜の積層は複数回に分けて実行される。
【００４１】
前記メモリセルアレイは平坦な基板上に配置された情報貯蔵が可能な複数のメモリセルの３次元構造であり得る。メモリセルの活性化のためのスイッチング素子はトランジスタまたはダイオードタイプであり得る。メモリセルのタイプは揮発性または不揮発性タイプであり得る。例えば、本発明に係るメモリ素子はフラッシュメモリ素子である。
【００４２】
３次元メモリ素子の活性部は平坦な基板１０１と垂直または平行である。望ましくは、前記活性部は基板上の垂直活性部である。前記活性部はシリコンで形成される。前記活性部は柱（ｐｉｌｌａｒ）、管（ｔｕｂｕｌａｒ）またはバーサイド（ｂａｒ−ｓｉｄｅｄ）タイプであり得る。前記活性部は単結晶シリコンまたは多結晶シリコンで形成される。前記活性部は非晶質シリコンで形成され、多結晶シリコンに結晶化される。
【００４３】
制御ゲート、第１絶縁膜、電荷貯蔵膜、第２絶縁膜及び活性部を含むメモリストリングは平坦な（ｐｌａｎａｒ）基板に対して垂直に形成される。電荷貯蔵のための前記絶縁膜はシリコン窒化膜、または酸素より窒素が十分に多いシリコン酸窒化膜を含むことができる。第１絶縁膜は活性部と電荷貯蔵膜との間に位置する。前記第１絶縁膜はシリコン酸化膜、またはシリコン酸化膜、シリコン酸窒化膜、及びシリコン窒化膜の中のいずれを含む薄い（約５０〜１５０Å）複層膜を含むことができる。前記第２絶縁膜は前記電荷貯蔵膜と前記制御ゲートとの間に位置する。前記第２絶縁膜はシリコン酸化膜、ｈｉｇｈ−Ｋ物質、アルミニウム酸化膜及びまたはこれらの組み合わせであり得る。
【００４４】
一方、前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは、ゲート間絶縁膜１１１〜１１５を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインＧＳＬ、第１ゲート間絶縁膜１１１、第１ワードラインＷＬ１、第２ゲート間絶縁膜１１２、第２ワードラインＷＬ２、第３ゲート間絶縁膜１１３、第３ワードラインＷＬ３、第４ゲート間絶縁膜１１４、第４ワードラインＷＬ４、第５ゲート間絶縁膜１１５、及びストリング選択ラインＳＳＬが順に積層されている。
【００４５】
前記凹部Ａの前記底面１０３、第１及び第２側壁１０５、１０６と前記接地選択ラインＧＳＬとの間に接地選択絶縁膜１１０が配置される。前記ストリング選択ラインＳＳＬ上にストリング選択絶縁膜１１６が配置される。前記絶縁膜１１０〜１１６は合わせて前記層間絶縁膜を形成し、各々、前記凹部Ａの前記底面１０３上にあって前記底面１０３に平行に配置された底部と、前記底部から前記第１側壁１０５及び前記第２側壁１０６に沿って延長される側壁部を含む。
【００４６】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記凹部Ａの前記底面１０３上に配置された底部ＢＰを含む。前記底部ＢＰは前記底面１０３と平行である。
前記メモリストリングは、前記セルアレイ領域において、前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬと前記層間絶縁膜とを貫通して形成され、これらの導電パターン及び層間絶縁膜の貫通孔壁は、前記メモリストリングの第２絶縁膜と接触する。
前記メモリセルの活性部は、前記メモリストリングのうち、前記ワードラインＷＬ１〜ＷＬ４との貫通孔壁に対応する部分からなる。
【００４７】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは上側延長部（上方傾斜部）を含む。前記上側延長部はコンタクト延長部ＣＴを含む。前記コンタクト延長部ＣＴは前記底部ＢＰの一端から前記第１側壁１０５または前記第２側壁１０６の中の１つの側壁上に延長する。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。例えば、前記接地選択ラインＧＳＬのコンタクト延長部ＣＴが前記第１コンタクト領域ＣＲ１に配置される場合、前記接地選択ゲート膜ＧＳＬと隣接した第１ワードラインＷＬ１のコンタクト延長部ＣＴは前記第２コンタクト領域ＣＲ２に配置される。
【００４８】
前記コンタクト延長部ＣＴは前記底面１０３に対して傾斜する。例えば、前記コンタクト延長部ＣＴは前記底面１０３に対して直角に傾斜することができる。本発明の一実施形態において、前記コンタクト延長部ＣＴの上部面は前記隆起部Ｂの上部面と同一平面にある（ｃｏｐｌａｎａｒ）。前記コンタクト延長部ＣＴが前記底部ＢＰとなす角度は５０゜〜９０゜であり得る。
【００４９】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底面１０３上の前記底部ＢＰの他端から前記第１側面１０５及び前記第２側面１０６の中の他の１つの側面上に延長された（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）ダミー延長部ＤＣＴを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した他の導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。例えば、前記ストリング選択ラインＳＳＬのダミー延長部ＤＣＴが前記第１コンタクト領域ＣＲ１に配置される場合、前記ストリング選択ラインＳＳＬと隣接した前記第４ワードラインＷＬ４のダミー延長部ＤＣＴは前記第２コンタクト領域ＣＲ２に配置される。
【００５０】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの各々は１つのコンタクト延長部ＣＴと１つのダミー延長部ＤＣＴとを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中の１つの導電パターンにおいて、前記ダミー延長部ＤＣＴの長さは前記コンタクト延長部ＣＴの長さより短いことがある。前記コンタクト延長部ＣＴは互いに隣接したダミー延長部ＤＣＴの間に配置される。ダミー延長部ＤＣＴと隣接したコンタクト延長部ＣＴはその間に介在された絶縁膜の側壁部によって離隔される。言い換えれば、ワードラインの一部はメモリストリングの第１側（図１、図２で左側、即ち、前記第１コンタクト領域ＣＲ１にある）導電ラインと接続でき（後述）、ワードラインの残りはメモリストリングの第２側（図１、図２で右側、即ち、前記第２コンタクト領域ＣＲ２にある）導電ラインと接続できる（後述）ので、接続コンタクトマージンを改善することができる。
【００５１】
前記ダミー延長部ＤＣＴ上にダミー絶縁パターン１２４が配置される。前記ダミー絶縁パターン１２４の上部面は前記隆起部Ｂの上部面と同一平面にある。前記ダミー絶縁パターン１２４の上部面は前記ストリング選択絶縁膜１１６の上部面と同一平面にある。前記ダミー絶縁パターン１２４の側壁は前記ダミー延長部ＤＣＴの側壁と同一平面にある。前記ダミー絶縁パターン１２４は前記絶縁膜１１０〜１１６と同一の物質を含むことができることができる。
【００５２】
前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴ上に導電プラグが各々配置される。前記導電プラグはワードラインコンタクトプラグＣＰであり得る。前記ワードラインＷＬ１〜ＷＬ４の各々は前記ワードラインコンタクトプラグＣＰと電気的に接続される。前記ワードラインコンタクトプラグＣＰの幅は前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴの上部面の幅より広いことがある。前記ワードラインコンタクトプラグＣＰは前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴと隣接したダミー延長部ＤＣＴの間の幅より広いことがある。前記ワードラインコンタクトプラグＣＰは第１層間絶縁膜１６０を貫通する。前記ワードラインコンタクトプラグＣＰ及び前記第１層間絶縁膜１６０上に第１導電ラインＭＬ１が配置される。前記ワードラインコンタクトプラグＣＰは前記第１導電ラインＭＬ１と電気的に接続される。前記第１導電ラインＭＬ１の一部は第１方向（図１、図２で左方向）に延長される。前記第１導電ラインＭＬ１の残りの一部は前記第１方向の反対になる第２方向（図１、図２で右方向）に延長される。例えば、前記基板１０１から奇数層に配置されたワードラインＷＬ２、ＷＬ４と接続された第１導電ラインＭＬ１は前記第１方向に延長され、前記基板１０１から偶数層に配置されたワードラインＷＬ１、ＷＬ３と接続された第１導電ラインＭＬ１は前記第２方向に延長される。前記第１導電ラインＭＬ１は前記ワードラインコンタクトプラグＣＰを通じて前記ワードラインＷＬ１〜ＷＬ４と電気的に接続される。これと異なり、前記ワードラインＷＬ１〜ＷＬ４と前記導電ラインＭＬ１は直接接続され得る。前記第１導電ラインＭＬ１を覆う第２層間絶縁膜１７０が配置される。前記第１層間絶縁膜１６０及び前記第２層間絶縁膜１７０は同一の物質を含むことができる。
【００５３】
前記接地選択ラインＧＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグＧＣＰであり得る。前記接地選択ラインＧＳＬは前記接地選択コンタクトプラグＧＣＰと電気的に接続される。前記接地選択コンタクトプラグＧＣＰの幅は前記接地選択ラインＧＳＬのコンタクト延長部ＣＴの上部面の幅より広いことがある。前記接地選択コンタクトプラグＧＣＰは第１層間絶縁膜１６０を貫通する。前記接地選択コンタクトプラグＧＣＰ及び前記第１層間絶縁膜１６０上に第２導電ラインＭＬ２が配置される。前記接地選択コンタクトプラグＧＣＰは前記第２導電ラインＭＬ２と電気的に接続される。前記第２導電ラインＭＬ２は前記第１方向に延長される。前記第２導電ラインＭＬ２は前記接地選択コンタクトプラグＧＣＰを通じて前記接地選択ラインＧＳＬと電気的に接続される。これと異なり、前記接地選択ラインＧＳＬと前記第２導電ラインＭＬ２は直接接続され得る。前記第２層間絶縁膜１７０は前記第２導電ラインＭＬ２を覆う。
【００５４】
前記ストリング選択ラインＳＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグＳＣＰであり得る。前記ストリング選択ラインＳＳＬは前記ストリング選択コンタクトプラグＳＣＰと電気的に接続される。前記ストリング選択コンタクトプラグＳＣＰの幅は前記ストリング選択ラインＳＳＬのコンタクト延長部ＣＴの上部面の幅より広いことがある。前記ストリング選択コンタクトプラグＳＣＰは第１層間絶縁膜１６０を貫通する。前記ストリング選択コンタクトプラグＳＣＰ及び前記第１層間絶縁膜１６０上に第３導電ラインＭＬ３が配置される。前記ストリング選択コンタクトプラグＳＳＬは前記第３導電ラインＭＬ３と電気的に接続される。図１、図２を参照すると、複数のストリング選択ラインＳＳＬが前記凹部Ａ内に提供される。そして、互いに隣接したストリング選択ラインＳＳＬの前記第３導電ラインＭＬ３は図１の場合は同一方向に、図２の場合は互いに異なる方向に延長する。本発明の他の実施形態において、導電パッドはコンタクトパッドとコンタクト延長部ＣＴとの間に介在される。
【００５５】
前記導電ラインＭＬ１〜ＭＬ３は前記セルアレイ領域ＣＡＲを挟んで前記第１方向及び前記第２方向に分けて延長される。例えば、コンタクト延長部ＣＴが前記第１コンタクト領域ＣＲ１に配置される導電パターンＧＳＬ、ＷＬ２、ＷＬ４と接続された導電ラインＭＬ１、ＭＬ２は前記第１方向に延長され、コンタクト延長部ＣＴが前記第２コンタクト領域ＣＲ２に配置される導電パターンＷＬ１、ＷＬ３、ＳＳＬと接続された導電ラインＭＬ１、ＭＬ３は前記第２方向に延長される。
【００５６】
前記凹部Ａの前記底面１０３から上部に延長される活性部ＡＰが配置される。前記活性部ＡＰは前記基板１０１に垂直に延長される。前記活性部ＡＰは前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬを貫通し、前記活性部ＡＰの一端が前記共通ソース領域１０２に電気的に接続される。前記活性部ＡＰの他端にドレイン領域Ｄが配置される。前記ドレイン領域Ｄは高濃度のドーパントでドーピングされた領域であり得る。例えば、前記活性部ＡＰは単結晶半導体を含む。
【００５７】
本発明の一実施形態において、前記活性部ＡＰの前記ドレイン領域Ｄ上にビットラインコンタクトプラグＢＬＣＰが配置される。前記ビットラインコンタクトプラグＢＬＣＰは前記ドレイン領域Ｄと電気的に接続されており、前記第１層間絶縁膜１６０を貫通する。前記ビットラインコンタクトプラグＢＬＣＰの上部にビットラインＢＬが配置される。前記ビットラインＢＬは前記ビットラインコンタクトプラグＢＬＣＰを通じて前記活性部ＡＰの前記ドレイン領域Ｄと接続される。これと異なり、前記ビットラインＢＬはドレイン領域Ｄに直接接続され得る。前記ビットラインＢＬは前記第１方向及び前記第２方向と交差する第３方向に延長される。前記第３方向は前記第１及び第２方向と直角に交差でき、その場合は第１、第２側壁１０５、１０６の水平方向に平行になる。
前記ビットラインＢＬは複数本配置され、各々のビットラインＢＬは、前記メモリストリングのアレイのうち前記第３方向に沿って整列する複数のメモリストリングの前記ドレイン領域Ｄに前記ビットラインコンタクトプラグＢＬＣＰを介して接続される。従って前記ビットラインＢＬは前記ストリング選択ラインＳＳＬとも交差する。
【００５８】
前記活性部ＡＰの側壁と前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬとの間に情報貯蔵膜１３２が介在される。前記情報貯蔵膜１３２は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬを貫通するシリンダータイプに配置されている。前記情報貯蔵膜１３２は前記活性部ＡＰをとり囲むように配置される。前記情報貯蔵膜１３２は前記活性部ＡＰの側壁と前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬ及び前記絶縁膜１１０〜１１６との間に配置される。
【００５９】
本発明の第１実施形態に係る活性部、情報貯蔵膜、及び導電パターンを具体的に説明する。図６は、本発明の第１実施形態に係る情報貯蔵膜を説明するための図である。
【００６０】
図６を参照すると、前記情報貯蔵膜１３２は第１絶縁膜（以下、「トンネル誘電膜」ともいう）１３６と、電荷貯蔵膜１３５と、第２絶縁膜（以下、「ブロッキング膜」ともいう）１３４とを含む。
【００６１】
図１及び図２を参照すると、前記セルアレイ部の一端の外部に延長する一配線は前記一側のワードラインのコンタクト延長部と電気的に接続される一方、前記セルアレイ部の他端の外部に延長する他の配線は前記他側のワードラインのコンタクト延長部と電気的に接続される。
図１に示すように、すべてのストリング選択ラインＳＳＬは一側で配線と接続される一方、図２に示すように、ストリング選択ラインの一部は一側の配線と接続され、残りのストリング選択ラインは他側の配線と接続される。前記ワードラインは交互に選択される。すなわち、例えば、ストリングの底から上に向かって奇数番目のワードライン（第１、第３、第５ワードライン）はストリングの一側（図１、図２で右側）の配線と接続され、偶数番目のワードライン（第２、第４、第６ワードライン）はストリングの他側（図１、図２で左側）の配線と接続される。
【００６２】
前記トンネル誘電膜１３６は前記活性部ＡＰの側壁を覆う。前記トンネル誘電膜１３６は単一層または多層であり得る。例えば、前記トンネル誘電膜１３６はシリコン酸窒化膜、シリコン窒化膜、シリコン酸化膜、及び金属酸化膜の中で選択された少なくともいずれか１つを含む。
【００６３】
前記電荷貯蔵膜１３５は前記トンネル誘電膜１３６を覆う。前記電荷貯蔵膜１３５は前記トンネル誘電膜１３６によって前記活性部ＡＰと離隔される。前記電荷貯蔵膜１３５は電荷を貯蔵することができる電荷トラップサイト（ｓｉｔｅ）を含むことができる。例えば、前記電荷貯蔵膜１３５はシリコン窒化膜、金属窒化膜、金属酸窒化膜、金属シリコン酸化膜、金属シリコン酸窒化膜、及びナノドット（ｎａｎｏｄｏｔｓ）の中の少なくともいずれか１つを含む。
【００６４】
前記電荷貯蔵膜１３５と前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬとの間にブロッキング膜１３４が介在される。前記電荷貯蔵膜１３５と前記絶縁膜１１０〜１１６との間にブロッキング膜１３４が介在される。前記ブロッキング膜１３４は前記電荷貯蔵膜１３５を覆う。前記ブロッキング膜１３４はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、及び高誘電膜の中で選択された少なくともいずれか１つを含む。前記高誘電膜は金属酸化膜、金属窒化膜、及び金属酸窒化膜の中で選択された少なくともいずれか１つを含む。前記高誘電膜はハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）などを含む。前記ブロッキング膜１３４の誘電率は前記トンネル絶縁膜１３６の誘電率より大きいことがある。
【００６５】
本発明の第１実施形態の変形例を説明する。図５は、本発明の第１実施形態の変形例を説明するための図であり、図１及び図２のＩ−Ｉ’に沿って切断した断面図である。
【００６６】
図１、図２、及び図５を参照すると、基板１０１が提供される。前記基板１０１内に共通ソース領域が配置される。前記基板１０１は凹部Ａを含む。前記凹部Ａは底面１０３と互いに対向する第１側壁１０５及び第２側壁１０６を含む。前記基板１０１は前記第１側壁１０５及び第２側壁１０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面１０３と平行である。前記隆起部Ｂは前記基板１０１上に配置された突出部１０４によって定義される。
【００６７】
前記凹部Ａにはメモリセルが配置される。前記凹部Ａは第１側壁１０５に隣接した第１コンタクト領域ＣＲ１、及び第２側壁１０６に隣接した第２コンタクト領域ＣＲ２を含む。前記メモリセルは図３を参照して説明したメモリセルであり得る。
【００６８】
本発明の第１実施形態の他の変形例に係る半導体素子を説明する。図５は、本発明の第１実施形態の他の変形例を説明するための図であり、図１のＩ−Ｉ’に沿って切断した断面図である。
【００６９】
図１、２、及び図５を参照すると、基板１０１が提供される。前記基板１０１内に共通ソース領域が配置される。前記基板１０１は凹部Ａを含む。前記凹部Ａは底面１０３と互いに対向する第１側壁１０５及び第２側壁１０６を含む。前記第１側壁１０５及び前記第２側壁１０６の中のいずれか１つの側壁は前記凹部Ａの前記底面１０３に傾いている。例えば、前記第１側壁１０５及び前記第２側壁１０６は前記底面１０３に対して５０°であるか、または９０°より小さいことがある。前記第１側壁１０５が前記底面１０３に対して有する勾配と前記第２側壁１０６が前記底面１０３に対して有する勾配は同一であり得る。これと異なり、前記第１側壁１０５が前記底面１０３に対して有する勾配と前記第２側壁１０６が前記底面１０３に対して有する勾配は異なることができる。前記基板１０１は前記第１側壁１０５及び第２側壁１０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面１０３と平行である。前記基板１０１において前記凹部Ａ及び前記隆起部Ｂはエッチング工程を通じて定義される。これと異なり、図４を参照して説明したように、前記隆起部Ｂは前記基板１０１上に選択的蒸着により形成された突出部１０４によって定義される。
【００７０】
前記凹部Ａにはメモリセルが配置される。前記メモリセルを説明する。前記凹部Ａの前記第１側壁１０５と隣接した第１コンタクト領域ＣＲ１及び前記第２側壁１０６と隣接した第２コンタクト領域ＣＲ２を含む。図３を参照して説明したメモリセルが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中の１つの導電パターンで、コンタクト延長部ＣＴ及びダミー延長部ＤＣＴは底部ＢＰに対して傾いた勾配を有する。
【００７１】
前記コンタクト延長部ＣＴが配置されたコンタクト領域と隣接した側壁が前記底面１０３となす角度は、前記コンタクト延長部ＣＴが底部ＢＰとなす角度と同一であり得る。第１ワードラインＷＬ１を例にとって、コンタクト延長部ＣＴが前記底部ＢＰに対して有する勾配は前記第２側壁１０６が前記底面１０３に対して有する勾配と同一であり得る。前記第１側壁１０５及び前記第２側壁１０６が前記底面１０３に対して有する勾配が各々異なる場合、１つの導電パターンで、コンタクト延長部ＣＴが底部ＢＰに対して有する勾配は、ダミー延長部ＤＣＴが底部ＢＰに対して有する勾配と異なることができる。
【００７２】
図１はセルアレイに割り当てられた少なくとも２つのロウ（ｒｏｗ）デコーダを含み、すべての前記ストリング選択ラインＳＳＬが１側のロウデコーダと結合されたメモリ素子を示す一方、図２は奇数のストリング選択ラインは一側のロウデコーダと結合し、偶数のストリング選択ラインは他側のロウデコーダと結合するメモリ素子を示す。
【００７３】
本発明の第２実施形態に係る半導体素子を説明する。図７乃至図８は、本発明の第２実施形態に係る半導体素子を説明するための平面図であり、図９は、図７及び図８のＩＩ−ＩＩ’に沿って切断した断面図である。
【００７４】
図７、図８、及び図９を参照すると、基板２０１が提供される。前記基板２０１は半導体基盤の半導体基板である。前記基板２０１はウェル（ｗｅｌｌ）を含む。前記ウェルは第１導電型のドーパントを含む。前記基板２０１内に共通ソース領域２０２が配置される。前記共通ソース領域２０２は前記基板２０１のセル領域内に平板形態（ｐｌａｔｅ  ｆｏｒｍ）に配置される。前記共通ソース領域２０２は高濃度のドーパントを含むことができる。前記共通ソース領域２０２に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第２導電型であり得る。例えば、前記ウェルがｐ型ドーパントを含む場合、前記共通ソース領域２０２は高濃度のｎ型ドーパントを含む。
【００７５】
前記基板２０１は凹部Ａを含む。前記凹部Ａは底面２０３と互いに対向する第１側壁２０５及び第２側壁２０６を含む。前記基板２０１は前記第１側壁２０５及び第２側壁２０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面２０３と平行である。前記凹部Ａ及び前記隆起部Ｂは、半導体基板の凹部Ａが配置される部分をエッチングして、隆起部Ｂが配置される部分を残して形成される。この場合、前記基板２０１は一体の基板であり得る。前記凹部Ａにメモリセルが配置される。
【００７６】
前記凹部Ａの前記第１側壁２０５と隣接した第１コンタクト領域ＣＲ１、及び前記第２側壁２０６と隣接した第２コンタクト領域ＣＲ２を含む。前記第１コンタクト領域ＣＲ１と前記第２コンタクト領域ＣＲ２との間にセルアレイ領域ＣＡＲが配置される。前記第１コンタクト領域ＣＲ１及び第２コンタクト領域ＣＲ２は、前記セルアレイ領域ＣＡＲを挟んで互いに離隔されている。
【００７７】
前記基板２０１上に互いに離隔された導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記基板２０１の前記凹部Ａ上に順に積層された接地選択ラインＧＳＬ、ワードラインＷＬ１〜ＷＬ４、及びストリング選択ラインＳＳＬを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬはゲート間絶縁膜２１０〜２１４を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインＧＳＬ、第１ゲート間絶縁膜２１０、第１ワードラインＷＬ１、第２ゲート間絶縁膜２１１、第２ワードラインＷＬ２、第３ゲート間絶縁膜２１２、第３ワードラインＷＬ３、第４ゲート間絶縁膜２１３、第４ワードラインＷＬ４、第５ゲート間絶縁膜２１４、及びストリング選択ラインＳＳＬが順に積層されている。前記絶縁膜２１０〜２１４は前記基板２０１の前記凹部Ａの前記底面２０３上の底部、前記底部から前記第１側壁２０５及び前記第２側壁２０６上に延長される側壁部を含む。前記ストリング選択ラインＳＳＬ上にストリング選択絶縁膜２１５が配置されている。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは第１方向に延長されるライン形態であり得る。前記第１方向はＩＩ−ＩＩ’の方向である。すなわち、本実施形態のメモリ素子はセルアレイメモリでワードライン平面を分離するＸ−ｃｕｔトレンチを含む素子である。実質的に同一のレベルの前記分離したワードラインは電気的に互いに接続されており、１つのワードライン平面として作用する。
【００７８】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記凹部Ａの前記底面２０３上に配置された底部ＢＰを含む。前記底部ＢＰの長さは前記基板２０１の前記凹部Ａから遠くなるほど長さが短くなる。前記底部ＢＰは前記底面２０３と平行である。前記底部ＢＰは前記隆起部Ｂの上部面と平行である。
【００７９】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底部ＢＰの一端から前記第１側壁２０５または前記第２側壁２０６の中の１つの側壁上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）コンタクト延長部ＣＴを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した他の導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。例えば、前記接地選択ラインＧＳＬのコンタクト延長部ＣＴが前記第１コンタクト領域ＣＲ１に配置される場合、前記接地選択ラインＧＳＬと隣接した第１ワードラインＷＬ１のコンタクト延長部ＣＴは前記第２コンタクト領域ＣＲ２に配置される。
【００８０】
前記コンタクト延長部ＣＴは前記底面２０３に対して傾斜する。前記コンタクト延長部ＣＴは前記底面２０３に対して直角に傾斜することができる。前記コンタクト延長部ＣＴは前記基板２０１の前記凹部Ａから距離が遠くなるほど長さが減少される。前記コンタクト延長部ＣＴの上部面は前記隆起部Ｂの上部面と同一平面にある。前記コンタクト延長部ＣＴが前記底部ＢＰとなす角度は９０゜であり得る。
【００８１】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底面２０３上の前記底部ＢＰの他端から前記第１側面２０５及び前記第２側面２０６の中の他の１つの側面上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）ダミー延長部ＤＣＴを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した他の導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。例えば、前記ストリング選択ラインＳＳＬのダミー延長部ＤＣＴが前記第１コンタクト領域ＣＲ１に配置される場合、前記ストリング選択ラインＳＳＬと隣接した前記第４ワードラインＷＬ４のダミー延長部ＤＣＴは前記第２コンタクト領域ＣＲ２に配置される。
【００８２】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの各々は１つのコンタクト延長部ＣＴと、１つのダミー延長部ＤＣＴとを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中の１つの導電パターンで、前記ダミー延長部ＤＣＴの長さは前記コンタクト延長部ＣＴの長さより短いことがある。前記コンタクト延長部ＣＴは互いに隣接したダミー延長部ＤＣＴの間に配置される。ダミー延長部ＤＣＴと隣接したコンタクト延長部ＣＴはその間に介在された絶縁膜の側壁部によって離隔される。
【００８３】
前記ダミー延長部ＤＣＴ上にダミー絶縁パターン２６４が配置される。前記ダミー絶縁パターン２６４の上部面は前記隆起部Ｂの上部面と同一平面にある。前記ダミー絶縁パターン２６４の上部面は前記ストリング選択絶縁膜２１５の上部面と同一平面にある。前記ダミー絶縁パターン２６４の側壁は前記ダミー延長部ＤＣＴの側壁と同一平面にある。前記ダミー絶縁パターン２６４は前記絶縁膜２１０〜２１５と同一の物質を含むことができる。
【００８４】
前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグはワードラインコンタクトプラグＣＰであり得る。前記ワードラインＷＬ１〜ＷＬ４の各々は前記ワードラインコンタクトプラグＣＰと電気的に接続される。前記ワードラインコンタクトプラグＣＰの幅は前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴの上部面の幅より広いことがある。前記ワードラインコンタクトプラグＣＰは前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴと隣接したダミー延長部ＤＣＴの間の幅より広いことがある。前記ワードラインコンタクトプラグＣＰは第１層間絶縁膜２８０を貫通する。前記ワードラインコンタクトプラグＣＰ及び前記第１層間絶縁膜２８０上に第１導電ラインＭＬ１が配置される。前記ワードラインコンタクトプラグＣＰは前記第１導電ラインＭＬ１と電気的に接続される。前記第１導電ラインＭＬ１は前記第１方向と交差する第２方向に延長される。前記第１導電ラインＭＬ１は前記ワードラインコンタクトプラグＣＰを通じて前記ワードラインＷＬ１〜ＷＬ４と電気的に接続される。これと異なり、前記第１導電ラインＭＬ１及び前記ワードラインＷＬ１〜ＷＬ４は直接接続され得る。前記第１導電ラインＭＬ１を覆う第２層間絶縁膜２９０が配置される。前記第１層間絶縁膜２８０及び前記第２層間絶縁膜２９０は同一の物質を含むことができる。
【００８５】
前記接地選択ラインＧＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグＧＣＰであり得る。前記接地選択ラインＧＳＬは前記接地選択コンタクトプラグＧＣＰと電気的に接続される。前記接地選択コンタクトプラグＧＣＰの幅は前記接地選択ラインＧＳＬのコンタクト延長部ＣＴの上部面の幅より広いことがある。前記接地選択コンタクトプラグＧＣＰは第１層間絶縁膜２８０を貫通する。前記接地選択コンタクトプラグＧＣＰ及び前記第１層間絶縁膜２８０上に第２導電ラインＭＬ２が配置される。前記接地選択コンタクトプラグＧＳＰは前記第２導電ラインＭＬ２と電気的に接続される。前記第２導電ラインＭＬ２は前記第２方向に延長される。前記第２導電ラインＭＬ２は前記接地選択コンタクトプラグＧＣＰを通じて接地選択ラインＧＳＬと電気的に接続される。これと異なり、前記第２導電ラインＭＬ２は前記接地選択ラインＧＳＬと直接接続され得る。前記第２層間絶縁膜２９０は前記第２導電ラインＭＬ２を覆う。
【００８６】
前記ストリング選択ラインＳＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグＳＣＰであり得る。前記ストリング選択ラインＳＳＬは前記ストリング選択コンタクトプラグＳＣＰと電気的に接続される。前記ストリング選択コンタクトプラグＳＣＰの幅は前記ストリング選択ラインＳＳＬのコンタクト延長部ＣＴの上部面の幅より広いことがある。前記ストリング選択コンタクトプラグＳＣＰは第１層間絶縁膜２８０及び前記第２層間絶縁膜２９０を貫通する。前記ストリング選択コンタクトプラグＳＣＰ及び前記第２層間絶縁膜２８０上に第３導電ラインＭＬ３が配置される。前記ストリング選択コンタクトプラグＳＳＬは前記第３導電ラインＭＬ３と電気的に接続される。前記第３導電ラインＭＬ３は前記第１方向に延長される。図８を参照すると、複数のストリング選択ラインＳＳＬが前記凹部Ａ内に配置される。そして、互いに隣接したストリング選択ラインＳＳＬの第３導電ラインＭＬ３は他の方向に延長される。
【００８７】
前記導電ラインＭＬ１、ＭＬ２は前記セルアレイ領域ＣＡＲの両側に分けられて配置される。導電パターンＧＳＬ、ＷＬ１〜ＷＬの中のいずれか１つの導電パターンと接続された導電ラインは、前記いずれか１つの導電パターンと隣接した他の導電パターンと接続された導電ラインと異なるコンタクト領域に配置される。例えば、前記第１ワードラインＷＬ１と接続された第１導電ラインＭＬ１は前記第２コンタクト領域ＣＲ２に配置されており、前記第１ワードラインＷＬ１と隣接した前記接地選択ラインＧＳＬ及び前記第２ワードラインＷＬ２と各々接続された第２導電ラインＭＬ２及び第１導電ラインＭＬ１は前記第１コンタクト領域ＣＲ１に配置されている。
【００８８】
前記基板２０１の前記凹部Ａの前記底面２０３から上部に延長される活性部ＡＰが配置される。前記活性部ＡＰは前記基板２０１に垂直に延長される。前記活性部ＡＰは前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬを貫通する。これと異なり、前記活性部ＡＰは前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの側面と対向することができる。前記活性部ＡＰの一端が前記共通ソース領域２０２に電気的に接続される。前記活性部ＡＰの他端にドレイン領域２２３が配置される。前記ドレイン領域Ｄは高濃度のドーパントでドーピングされた領域であり得る。前記活性部ＡＰは単結晶半導体を含む。
【００８９】
前記活性部ＡＰの前記ドレイン領域Ｄ上にビットラインコンタクトプラグＢＬＣＰが配置される。前記ビットラインコンタクトプラグＢＬＣＰは前記ドレイン領域２２３と電気的に接続され、前記第１層間絶縁膜２８０及び第２層間絶縁膜２９０を貫通する。前記ビットラインコンタクトプラグＢＬＣＰの上部にビットラインＢＬが配置される。前記ビットラインＢＬは前記ビットラインコンタクトプラグＢＬＣＰを通じて前記活性部ＡＰの前記ドレイン領域２２３と接続される。これと異なり、前記ビットラインＢＬはドレイン領域Ｄに直接接続され得る。前記ビットラインＢＬは前記第２方向に延長される。前記ビットラインＢＬは前記第３導電ラインＭＬ３と交差する。
【００９０】
前記活性部ＡＰの側壁と前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬとの間に情報貯蔵膜２４０が介在される。前記情報貯蔵膜２４０は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬと前記活性部ＡＰの側壁との間に配置される。前記情報貯蔵膜２４０は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬと前記絶縁膜２１０〜２１５との間に配置される。
【００９１】
本発明の第２実施形態に係る活性部、情報貯蔵膜及び導電パターンを具体的に説明する。図１２は、本発明の第２実施形態に係る情報貯蔵膜を説明するための図である。
【００９２】
図７はセルアレイに割り当てられた少なくとも２つのロウ（ｒｏｗ）デコーダを含み、すべての前記ストリング選択ラインＳＳＬが１つのロウデコーダと結合されたメモリ素子を示す一方、図８は奇数のストリング選択ラインは一ロウデコーダと結合し、偶数のストリング選択ラインは他のロウデコーダと結合するメモリ素子を示す。
【００９３】
図１２を参照すると、前記情報貯蔵膜２４０はトンネル誘電膜２４２と、電荷貯蔵膜２４４と、ブロッキング膜２４６とを含む。
【００９４】
前記トンネル誘電膜２４２は前記活性部ＡＰの側壁を覆う。前記トンネル誘電膜２４２は単一層または多層であり得る。例えば、前記トンネル誘電膜２４２はシリコン酸窒化膜、シリコン窒化膜、シリコン酸化膜及び金属酸化膜の中で選択された少なくともいずれか１つを含む。
【００９５】
前記電荷貯蔵膜２４４は前記トンネル誘電膜２４２を覆う。前記電荷貯蔵膜２４４は前記トンネル誘電膜２４２によって前記活性部ＡＰと離隔される。前記電荷貯蔵膜２４４は電荷を貯蔵することができる電荷トラップサイト（ｓｉｔｅ）を含むことができる。例えば、前記電荷貯蔵膜２４４はシリコン窒化膜、金属窒化膜、金属酸窒化膜、金属シリコン酸化膜、金属シリコン酸窒化膜及びナノドット（ｎａｎｏｄｏｔ）の中の少なくともいずれか１つを含む。
【００９６】
前記電荷貯蔵膜２４４と前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬとの間にブロッキング膜２４６が介在される。前記電荷貯蔵膜２４４と前記絶縁膜１１０〜１１６との間にブロッキング膜２４６が介在される。前記ブロッキング膜２４６は前記電荷貯蔵膜２４４を覆う。前記ブロッキング膜２４６はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及び高誘電膜の中で選択された少なくともいずれか１つを含む。前記高誘電膜は金属酸化膜、金属窒化膜及び金属酸窒化膜の中で選択された少なくともいずれか１つを含む。前記高誘電膜はハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（ＡＰ）、タンタル（Ｔａ）、ランタン（Ｐａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）などを含む。前記ブロッキング膜２４６の誘電率は前記トンネル絶縁膜２４２の誘電率より大きいことがある。
本発明の第２実施形態の活性部の変形例を説明する。図１３は、本発明の第２実施形態の変形例に係る活性部を説明するための図である。
【００９７】
図１３を参照すると、図１２を参照して説明したトンネル誘電膜２４２、電荷貯蔵膜２４４及びブロッキング膜２４６を含む情報貯蔵膜２４０が導電パターンＷＬ１、ＧＳＬと前記活性部ＡＰとの間に配置される。前記活性部ＡＰは前記導電パターンＧＳＬ、ＷＬ１の前記底部ＢＰの側面と対向する。
【００９８】
本発明の第２実施形態の変形例を説明する。図１０は、本発明の第２実施形態の変形例を説明するための図であり、図７及び図８のＩＩ−ＩＩ’に沿って切断した断面図である。
【００９９】
図７、図８、及び図１０を参照すると、基板２００が提供される。前記基板２００内に共通ソース領域２０２が配置される。前記基板２００は凹部Ａを含む。前記凹部Ａは底面２０３と互いに対向する第１側壁２０５及び第２側壁２０６を含む。前記基板２００は前記第１側壁２０５及び第２側壁２０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面２０３と平行である。前記隆起部Ｂは前記基板２０１上に配置された絶縁膜２０４によって定義される。
【０１００】
前記凹部Ａにメモリセルが配置される。前記凹部Ａの前記第１側壁２０５と隣接した第１コンタクト領域ＣＲ１、及び前記第２側壁２０６と隣接した第２コンタクト領域ＣＲ２を含む。前記基板２００の凹部Ａには図９を参照して説明したメモリセルが配置される。
【０１０１】
本発明の第２実施形態の他の変形例に係る半導体素子を説明する。図１１は、本発明の第２実施形態の他の変形例を説明するための図であり、図７及び図８のＩＩ−ＩＩ’に沿って切断した断面図である。
【０１０２】
図７、図８、及び図１１を参照すると、基板２０１が提供される。前記基板２０１内に共通ソース領域１０２が配置される。前記基板２０１は凹部Ａを含む。前記凹部Ａは底面２０３と互いに対向する第１側壁２０５及び第２側壁２０６を含む。前記第１側壁２０５及び前記第２側壁２０６の中のいずれか１つの側壁は前記凹部Ａの前記底面２０３に傾いている。例えば、前記第１側壁２０５及び前記第２側壁２０６は前記底面２０３に対して５０°であるか、または９０°より小さいことがある。前記第１側壁２０５が前記底面２０３に対して有する勾配と前記第２側壁２０６が前記底面２０３に対して有する勾配は同一であり得る。これと異なり、前記第１側壁２０５が前記底面２０３に対して有する勾配と前記第２側壁２０６が前記底面２０３に対して有する勾配は異なることができる。前記基板２０１は前記第１側壁２０５及び第２側壁２０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面２０３と平行である。基板の凹部及び隆起部はエッチング工程を通じて定義される。これと異なり、図１０を参照して説明したように、前記隆起部Ｂは前記基板２０１上に配置された絶縁膜１０４によって定義される。
【０１０３】
前記凹部Ａにメモリセルが配置される。前記凹部Ａの前記第１側壁２０５に隣接した第１コンタクト領域ＣＲ１、及び前記第２側壁２０６に隣接した第２コンタクト領域ＣＲ２とを含む。図９を参照して説明したメモリセルが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中の１つの導電パターンで、コンタクト延長部ＣＴ及びダミー延長部ＤＣＴは底部ＢＰに対して傾いた勾配を有する。
【０１０４】
前記コンタクト延長部ＣＴが配置されたコンタクト領域に隣接した側壁が前記底面２０３となす角度は、前記コンタクト延長部ＣＴが底部ＢＰとなす角度と同一であり得る。第１ワードラインＷＬ１を例にとって、コンタクト延長部ＣＴが前記底部ＢＰに対して有する勾配は、前記第２側壁２０６が前記底面２０３に対して有する勾配と同一であり得る。前記第１側壁２０５及び前記第２側壁２０６が前記底面２０３に対して有する勾配が各々異なる場合、１つの導電パターンで、コンタクト延長部ＣＴが底部ＢＰに対して有する勾配は、ダミー延長部ＤＣＴが底部ＢＰに対して有する勾配と異なることができる。
【０１０５】
図１２及び図１３を参照すると、前記活性部はシリコンで形成される。前記活性部は柱（ｐｉｌｌａｒ）、管（ｔｕｂｕｌａｒ）またはバーサイド（ｂａｒ−ｓｉｄｅｄ）形であり得る。前記活性部は単結晶シリコンまたは多結晶シリコンで形成される。前記活性部は非晶質シリコンで形成され、多結晶シリコンに結晶化される。図１３はバーサイド形の垂直な活性部を示す。本発明によれば、活性部の形は制限されない。したがって、管または柱形の活性部を図１、図２、及び図７、図８に適用することができる。
【０１０６】
本発明の第３実施形態に係る半導体素子を説明する。図１４は、本発明の第３実施形態に係る半導体素子を説明するための平面図であり、図１５は、図１４のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【０１０７】
図１４及び図１５を参照すると、基板３０１が提供される。前記基板３０１は半導体基盤の半導体基板である。間基板３０１はウェル（ｗｅｌｌ）を含む。前記ウェルは第１導電型のドーパントを含む。前記基板３０１内に共通ソース領域３０２が配置される。前記共通ソース領域３０２は前記基板３０１のセル領域内に平板形態（ｐｌａｔｅ  ｆｏｒｍ）に配置される。前記共通ソース領域３０２は高濃度のドーパントを含むことができる。前記共通ソース領域３０２に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第２導電型であり得る。例えば、前記ウェルがｐ型ドーパントを含む場合、前記共通ソース領域３０２は高濃度のｎ型ドーパントを含む。
【０１０８】
前記基板３０１は凹部Ａを含む。前記凹部Ａは底面３０３と第１側壁３０６とを含む。前記基板３０１は前記第１側壁３０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面３０３と平行である。前記凹部Ａ及び前記隆起部Ｂは、半導体基板の凹部Ａが配置される部分をエッチングして、隆起部Ｂが配置される部分を残して形成される。この場合、前記基板３０１は一体の基板である。
【０１０９】
前記基板３０１はセル領域αと周辺回路領域βとを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部Ａ及び前記隆起部Ｂを含む。前記周辺回路領域βには周辺回路が配置される。前記周辺回路領域βは前記隆起部Ｂを含む。
【０１１０】
前記基板３０１のセル領域αに対して説明する。
【０１１１】
前記基板３０１の前記凹部Ａ上に互いに離隔された導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記基板３０１の前記凹部Ａ上に順に積層された接地選択ラインＧＳＬ、ワードラインＷＬ１〜ＷＬ４、及びストリング選択ラインＳＳＬを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬはゲート間絶縁膜３１１〜３１５を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインＧＳＬ、第１ゲート間絶縁膜３１１、第１ワードラインＷＬ１、第２ゲート間絶縁膜３１２、第２ワードラインＷＬ２、第３ゲート間絶縁膜３１３、第３ワードラインＷＬ３、第４ゲート間絶縁膜３１４、第４ワードラインＷＬ４、第５ゲート間絶縁膜３１５、及びストリング選択ラインＳＳＬが順に積層されている。
【０１１２】
前記基板３０１の前記凹部Ａの前記底面３０３及び第１側壁３０６と前記接地選択ラインＧＳＬとの間に接地選択絶縁膜３１０が配置される。前記ストリング選択ラインＳＳＬ上にストリング選択絶縁膜３１６が配置される。前記絶縁膜３１０〜１１６は前記基板３０１の前記凹部Ａの前記底面３０３上の底部と、前記底部から前記第１側壁３０６上に延長される側壁部とを含む。
【０１１３】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記凹部Ａの前記底面３０３上に配置された底部ＢＰを含む。前記底部ＢＰの長さは前記基板３０１の前記凹部Ａから遠くなるほど長さが短くなることができる。前記底部ＢＰは前記底面３０３と平行である。前記底部ＢＰは前記隆起部Ｂの上部面と平行である。
【０１１４】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底部ＢＰの一端から前記第１側壁２０６上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）コンタクト延長部ＣＴを含む。前記コンタクト延長部ＣＴの延長線は前記底面３０３と交差することができる。前記コンタクト延長部ＣＴの延長線は前記底面３０３と直角に交差することができる。前記コンタクト延長部ＣＴは前記基板３０１の前記凹部Ａから距離が遠くなるほど長さが減少される。前記コンタクト延長部ＣＴの上部面は前記隆起部Ｂの上部面と同一平面にある。前記コンタクト延長部ＣＴが前記底部ＢＰとなす角度は９０゜であり得る。
【０１１５】
前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグはワードラインコンタクトプラグＣＰであり得る。前記ワードラインＷＬ１〜ＷＬ４の各々は前記ワードラインコンタクトプラグＣＰと電気的に接続される。前記ワードラインコンタクトプラグＣＰは第１層間絶縁膜３６０を貫通する。前記ワードラインコンタクトプラグＣＰ及び前記第１層間絶縁膜３６０上に第１導電ラインＭＬ１が配置される。前記ワードラインコンタクトプラグＣＰは前記第１導電ラインＭＬ１と電気的に接続される。前記第１導電ラインＭＬ１は第１方向に延長される。前記第１導電ラインＭＬ１は前記ワードラインコンタクトプラグＣＰを通じて前記ワードラインＷＬ１〜ＷＬ４と電気的に接続される。これと異なり、前記第１導電ラインＭＬ１は前記ワードラインＷＬ１〜ＷＬ４と直接接続され得る。前記第１導電ラインＭＬ１覆う第２層間絶縁膜３７０が配置される。前記第１層間絶縁膜３６０及び前記第２層間絶縁膜３６０は同一の物質を含むことができる。
【０１１６】
前記接地選択ラインＧＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグＧＣＰであり得る。前記接地選択ラインＧＳＬは前記接地選択コンタクトプラグＧＣＰと電気的に接続される。前記接地選択コンタクトプラグＧＣＰは第１層間絶縁膜３６０を貫通する。前記接地選択コンタクトプラグＧＣＰ及び前記第１層間絶縁膜３６０上に第２導電ラインＭＬ２が配置される。前記接地選択コンタクトプラグＧＣＰは前記第２導電ラインＭＬ２と電気的に接続される。前記第２導電ラインＭＬ２は前記第１方向に延長される。前記第１方向はＩＩＩ−ＩＩＩ’方向である。前記第２導電ラインＭＬ２は前記接地選択コンタクトプラグＧＣＰを通じて前記接地選択ラインＧＳＬと電気的に接続される。これと異なり、前記第２導電ラインＭＬ２は前記接地選択ラインＧＳＬと直接接続され得る。前記第２層間絶縁膜３７０は前記第２導電ラインＭＬ２を覆う。
【０１１７】
前記ストリング選択ラインＳＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグＳＣＰであり得る。前記ストリング選択ラインＳＳＬは前記ストリング選択コンタクトプラグＳＣＰと電気的に接続される。前記ストリング選択コンタクトプラグＳＣＰは第１層間絶縁膜３６０及び第２層間絶縁膜３７０を貫通する。前記ストリング選択コンタクトプラグＳＣＰ及び前記第１層間絶縁膜３６０上に第３導電ラインＭＬ３が配置される。前記ストリング選択コンタクトプラグＳＳＬは前記第３導電ラインＭＬ３と電気的に接続される。前記第３導電ラインＭＬ３は前記第１方向に延長される。
【０１１８】
前記凹部Ａの前記底面３０３から上部に延長される活性部ＡＰが配置される。前記活性部ＡＰは前記基板３０１に垂直に延長される。前記活性部ＡＰは前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬを貫通して前記活性部ＡＰの一端が前記共通ソース領域３０２に電気的に接続される。前記活性部ＡＰの他端にドレイン領域Ｄが配置される。前記ドレイン領域Ｄは高濃度のドーパントでドーピングされた領域であり得る。前記活性部ＡＰは単結晶半導体を含む。
【０１１９】
前記活性部ＡＰの前記ドレイン領域Ｄ上にビットラインコンタクトプラグＢＬＣＰが配置される。前記ビットラインコンタクトプラグＢＬＣＰは前記ドレイン領域Ｄと電気的に接続され、前記第１層間絶縁膜３６０を貫通する。前記ビットラインコンタクトプラグＢＬＣＰの上部にビットラインＢＬが配置される。前記ビットラインＢＬは前記ビットラインコンタクトプラグＢＬＣＰを通じて前記活性部ＡＰの前記ドレイン領域Ｄと接続される。これと異なり、前記ビットラインＢＬはドレイン領域Ｄに直接接続され得る。前記ビットラインＢＬは前記第１方向と交差する第２方向に延長される。前記ビットラインＢＬは前記第３導電ラインＭＬ３と交差する。
【０１２０】
前記活性部ＡＰの側壁と前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬとの間に情報貯蔵膜３３２が介在される。前記情報貯蔵膜３３２は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬを貫通するシリンダータイプに配置される。前記情報貯蔵膜３３２は前記活性部ＡＰを取り囲むように配置される。前記情報貯蔵膜３３２は前記活性部ＡＰの側壁と前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬ及び前記絶縁膜３１０〜１１６との間に配置される。
【０１２１】
本発明の第３実施形態に係る情報貯蔵膜３３２は図６を参照して説明した情報貯蔵膜である。
【０１２２】
前記基板３０１の周辺回路領域βに対して説明する。
【０１２３】
前記周辺回路領域βの前記隆起部Ｂの上部面上に周辺回路が配置される。前記隆起部Ｂの上部面上にゲート絶縁膜３５４が配置される。前記ゲート絶縁膜３５４はシリコン酸化膜を含む。前記ゲート絶縁膜３５４は前記隆起部Ｂの上部面を熱酸化して形成されたことを含む。前記ゲート絶縁膜３５４上にゲート電極３５６が配置される。前記ゲート電極３５６はドーピングされたポリシリコン、金属及び金属シリサイドの中のいずれか１つを含む。前記ゲート電極３５６の両側壁上にスペーサ３５８が配置される。前記ゲート電極３５６の両側壁の前記隆起部Ｂにソースドレイン領域３５３が配置される。前記ソースドレイン領域３５３は高濃度のドーパントでドーピングされた領域である。
【０１２４】
前記ゲート電極３５６及びソースドレイン領域３５３上に第１層間絶縁膜３６０を貫通する周辺回路コンタクトプラグＰＣＰが配置される。前記周辺回路コンタクトプラグＰＣＰ上に第４導電ラインＭＬ４が配置される。前記第４導電ラインＭＬ４上に第２層間絶縁膜３７０が配置される。
【０１２５】
本発明の第３実施形態の変形例を説明する。図１６は、本発明の第３実施形態の変形例を説明するための図であり、図１４のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【０１２６】
図１４及び図１６を参照すると、基板３００が提供される。前記基板３００内に共通ソース領域３０２が配置される。前記基板３００は凹部Ａを含む。前記凹部Ａは底面３０３と第１側壁３０６とを含む。前記基板３００は前記第１側壁３０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面３０３と平行である。前記隆起部Ｂは前記基板３００上に配置された絶縁膜３０４によって定義される。
【０１２７】
前記基板３００はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βに周辺回路が配置される。
【０１２８】
前記基板３００のセル領域αに対して説明する。
【０１２９】
前記基板３００のセル領域αには図１５を参照して説明したメモリセルが配置される。
【０１３０】
前記基板３００の周辺回路領域βに対して説明する。
【０１３１】
前記周辺回路領域βの前記隆起部Ｂの上部面上に周辺回路が配置される。前記絶縁膜３０４の上部面上に半導体膜３５２が配置される。前記半導体膜３５２はポリシリコン、結晶質シリコン、及び単結晶シリコンを含むその他半導体物質を含む。前記半導体膜３５２上にゲート絶縁膜３５４が配置される。前記ゲート絶縁膜３５４はシリコン酸化膜を含む。前記ゲート絶縁膜３５４は前記半導体膜３５２を熱酸化して形成されたことを含む。前記ゲート絶縁膜３５４上にゲート電極３５６が配置される。前記ゲート電極３５６はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか１つを含む。前記ゲート電極３５６の両側壁上にスペーサ３５８が配置される。前記ゲート電極３５６の両側壁の前記半導体膜３５２にソースドレイン領域３５３が配置される。前記ソースドレイン領域３５３は高濃度のドーパントでドーピングされた領域であり得る。
【０１３２】
前記ゲート電極３５６及びソースドレイン領域３５３上に第１層間絶縁膜３６０を貫通する周辺回路コンタクトプラグＰＣＰが配置される。前記周辺回路コンタクトプラグＰＣＰ上に第４導電ラインＭＬ４が配置される。前記第４導電ラインＭＬ４上に第２層間絶縁膜３７０が配置される。
【０１３３】
本発明の第３実施形態の他の変形例に係る半導体素子を説明する。図１７は、本発明の第３実施形態の他の変形例を説明するための図であり、図１４のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【０１３４】
図１４及び図１７を参照すると、基板３０１が提供される。前記基板３０１内に共通ソース領域３０２が配置される。前記基板３０１は凹部Ａを含む。前記凹部Ａは底面３０３と第１側壁３０６とを含む。前記第１側壁３０６は前記凹部Ａの前記底面３０３に傾いている。例えば、前記第１側壁３０５は前記底面３０３に対して９０°超過１３０°以下の角度を有することができる。前記前記基板３０１は前記第１側壁３０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面３０３と平行である。基板の凹部及び隆起部はエッチング工程を通じて定義される。これと異なり、図１６を参照して説明したように、前記隆起部Ｂは前記基板３０１上に配置された絶縁膜３０４によって定義される。
【０１３５】
前記基板３０１はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βは周辺回路を含む。
【０１３６】
前記基板３０１のセル領域αに対して説明する。
【０１３７】
前記セル領域αの前記凹部Ａに図１５を参照して説明したメモリセルが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬのコンタクト延長部ＣＴは前記底面３０３に対して傾いた勾配を有する。導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬのコンタクト延長部ＣＴが前記底面３０３となす角度は前記第１側壁３０６が前記底面３０３に対してなす角度と同一であり得る。
【０１３８】
前記基板３０１の周辺回路領域βに対して説明する。
【０１３９】
前記基板３０１の周辺回路領域βには図１５を参照して説明した周辺回路が配置される。これと異なり、上述のように、基板が図１６を参照して説明した基板の場合、半導体膜３５２が追加される。
【０１４０】
本発明の第４実施形態に係る半導体素子を説明する。図１８は、本発明の第４実施形態に係る半導体素子を説明するための平面図であり、図１９は、図１８のＩＶ−ＩＶ’に沿って切断した断面図である。
【０１４１】
図１８及び図１９を参照すると、基板４０１が提供される。前記基板４０１は半導体基盤の半導体基板である。前記基板４０１はウェル（ｗｅｌｌ）を含む。前記ウェルは第１導電型のドーパントを含む。前記基板４０１内に共通ソース領域４０２が配置される。前記共通ソース領域４０２は前記基板４０１のセル領域内に平板形態（ｐｌａｔｅ  ｆｏｒｍ）に配置される。前記共通ソース領域４０２は高濃度のドーパントを含むことができる。前記共通ソース領域４０２に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第２導電型であり得る。例えば、前記ウェルがｐ型ドーパントを含む場合、前記共通ソース領域４０２は高濃度のｎ型ドーパントを含む。
【０１４２】
前記基板４０１は凹部Ａを含む。前記凹部Ａは底面４０３と第１側壁４０６とを含む。前記基板４０１は前記第１側壁４０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面４０３と平行である。前記凹部Ａ及び前記隆起部Ｂは、半導体基板の凹部Ａが配置される部分をエッチングして、隆起部Ｂが配置される部分を残して形成される。この場合、前記基板４０１は一体の基板である。
【０１４３】
前記基板４０１はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部Ａ及び前記隆起部Ｂを含む。前記周辺回路領域βには周辺回路が配置される。前記周辺回路領域βは前記隆起部Ｂを含む。
【０１４４】
前記基板４０１のセル領域αに対して説明する。
【０１４５】
前記基板４０１の前記セル領域αの前記凹部Ａ上に互いに離隔された導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記基板４０１の前記凹部Ａ上に順に積層された接地選択ラインＧＳＬ、ワードラインＷＬ１〜ＷＬ４、及びストリング選択ラインＳＳＬを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬはゲート間絶縁膜４１０〜４１４を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインＧＳＬ、第１ゲート間絶縁膜４１０、第１ワードラインＷＬ１、第２ゲート間絶縁膜４１１、第２ワードラインＷＬ２、第３ゲート間絶縁膜４１２、第３ワードラインＷＬ３、第４ゲート間絶縁膜４１３、第４ワードラインＷＬ４、第５ゲート間絶縁膜４１４、及びストリング選択ラインＳＳＬが順に積層されている。
【０１４６】
前記ストリング選択ラインＳＳＬ上にストリング選択絶縁膜４１５が配置される。前記絶縁膜４１０〜４１４は前記基板４０１の前記凹部Ａの前記底面４０３上の底部と、前記底部から前記第１側壁４０５上に延長される側壁部とを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは第１方向に延長されるライン形態であり得る。前記第１方向はＩＶ−ＩＶ’の方向である。
【０１４７】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記凹部Ａの前記底面４０３上に配置された底部ＢＰを含む。前記底部ＢＰの長さは前記基板４０１の前記凹部Ａから遠くなるほど短くなる。前記底部ＢＰは前記底面４０３と平行である。前記底部ＢＰは前記隆起部Ｂの上部面と平行である。
【０１４８】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底部ＢＰの一端から前記第１側壁４０６上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）コンタクト延長部ＣＴを含む。前記コンタクト延長部ＣＴの延長線は前記底面４０３と交差する。前記コンタクト延長部ＣＴの延長線は前記底面４０３と直角に交差することができる。前記コンタクト延長部ＣＴは前記基板４０１の前記凹部Ａから距離が遠くなるほど長さが減少される。前記コンタクト延長部ＣＴの上部面は前記隆起部Ｂの上部面と同一平面にある。前記コンタクト延長部ＣＴが前記底部ＢＰとなす角度は９０゜であり得る。
【０１４９】
前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグはワードラインコンタクトプラグＣＰであり得る。前記ワードラインＷＬ１〜ＷＬ４の各々は前記ワードラインコンタクトプラグＣＰと電気的に接続される。前記ワードラインコンタクトプラグＣＰは第１層間絶縁膜４８０を貫通する。前記ワードラインコンタクトプラグＣＰ及び前記第１層間絶縁膜４８０上に第１導電ラインＭＬ１が配置される。前記ワードラインコンタクトプラグＣＰは前記第１導電ラインＭＬ１と電気的に接続される。前記第１導電ラインＭＬ１は前記第１方向と交差する第２方向に延長される。前記第１導電ラインＭＬ１は前記ワードラインコンタクトプラグＣＰを通じて前記ワードラインＷＬ１〜ＷＬ４と電気的に接続される。これと異なり、前記第１導電ラインＭＬ１は前記ワードラインＷＬ１〜ＷＬ４と直接接続され得る。前記第１導電ラインＭＬ１を覆う第２層間絶縁膜４９０が配置される。前記第１層間絶縁膜４８０及び前記第２層間絶縁膜４９０は同一の物質を含むことができる。
【０１５０】
前記接地選択ラインＧＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグＧＣＰであり得る。前記接地選択ラインＧＳＬは前記接地選択コンタクトプラグＧＣＰと電気的に接続される。前記接地選択コンタクトプラグＧＣＰは第１層間絶縁膜４８０を貫通する。前記接地選択コンタクトプラグＧＣＰ及び前記第１層間絶縁膜４８０上に第２導電ラインＭＬ２が配置される。前記接地選択コンタクトプラグＧＣＰは前記第２導電ラインＭＬ２と電気的に接続される。前記第２導電ラインＭＬ２は前記第２方向に延長される。前記第２導電ラインＭＬ２は前記接地選択コンタクトプラグＧＣＰを通じて前記接地選択ラインＧＳＬと電気的に接続される。これと異なり、前記第２導電ラインＭＬ２は前記接地選択ラインＧＳＬと直接接続され得る。前記第２層間絶縁膜４９０は前記第２導電ラインＭＬ２を覆う。
【０１５１】
前記ストリング選択ラインＳＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグＳＣＰであり得る。前記ストリング選択ラインＳＳＬは前記ストリング選択コンタクトプラグＳＣＰと電気的に接続される。前記ストリング選択コンタクトプラグＳＣＰは第１層間絶縁膜４８０及び第２層間絶縁膜４９０を貫通する。前記ストリング選択コンタクトプラグＳＣＰ及び前記第１層間絶縁膜４８０上に第３導電ラインＭＬ３が配置される。前記ストリング選択コンタクトプラグＳＳＬは前記第３導電ラインＭＬ３と電気的に接続される。前記第３導電ラインＭＬ３は前記第１方向に延長される。
【０１５２】
前記基板４０１の前記凹部Ａの前記底面４０３から上部に延長される活性部ＡＰが配置される。前記活性部ＡＰは前記基板４０１に垂直に延長される。前記活性部ＡＰは前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬを貫通する。これと異なり、図１３を参照して説明したように、前記活性部ＡＰは前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの側面と対向する。前記活性部ＡＰの一端が前記共通ソース領域４０２に電気的に接続される。前記活性部ＡＰの他端にドレイン領域４２３が配置される。前記ドレイン領域Ｄは高濃度のドーパントでドーピングされた領域であり得る。前記活性部ＡＰは単結晶半導体を含む。
【０１５３】
前記活性部ＡＰの前記ドレイン領域Ｄ上にビットラインコンタクトプラグＢＬＣＰが配置される。前記ビットラインコンタクトプラグＢＬＣＰは前記ドレイン領域４２３と電気的に接続され、前記第１層間絶縁膜４８０及び第２層間絶縁膜４９０を貫通する。前記ビットラインコンタクトプラグＢＬＣＰの上部にビットラインＢＬが配置される。前記ビットラインＢＬは前記ビットラインコンタクトプラグＢＬＣＰを通じて前記活性部ＡＰの前記ドレイン領域４２３と接続される。これと異なり、前記ビットラインＢＬは前記ドレイン領域４２３と直接接続され得る。前記ビットラインＢＬは前記第２方向に延長される。前記ビットラインＢＬは前記ストリング選択ラインＳＳＬと交差する。
【０１５４】
前記活性部ＡＰの側壁と前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬとの間に情報貯蔵膜４４０が介在される。前記情報貯蔵膜４４０は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬと前記活性部ＡＰの側壁との間に配置される。前記情報貯蔵膜４４０は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬと前記絶縁膜４１０〜４１５との間に配置される。
【０１５５】
本発明の第４実施形態に係る情報貯蔵膜４２０は図１２または図１３を参照して説明した情報貯蔵膜であり得る。
【０１５６】
前記周辺回路領域βに対して説明する。
【０１５７】
前記周辺回路領域βの前記隆起部Ｂの上部面上に周辺回路が配置される。前記隆起部Ｂの上部面上にゲート絶縁膜４７４が配置される。前記ゲート絶縁膜４７４はシリコン酸化膜を含む。前記ゲート絶縁膜４７４は前記半導体基板４０１を熱酸化して形成されたことを含む。前記ゲート絶縁膜４７４上にゲート電極４７６が配置される。前記ゲート電極４７６はドーピングされたポリシリコン、金属及び金属シリサイドの中のいずれか１つを含む。前記ゲート電極４７６の両側壁上にゲートスペーサ４７８が配置される。前記ゲート電極４７６の両側壁の前記隆起部Ｂにソースドレイン領域４７３が配置される。前記ソースドレイン領域４７３は高濃度のドーパントでドーピングされた領域であり得る。
【０１５８】
前記ゲート電極４７６及びソースドレイン領域４７３上に第１層間絶縁膜４８０を貫通する周辺回路コンタクトプラグＰＣＰが配置される。前記周辺回路コンタクトプラグＰＣＰ上に第４導電ラインＭＬ４が配置される。前記第４導電ラインＭＬ４上に第２層間絶縁膜４９０が配置される。
【０１５９】
本発明の第４実施形態の変形例を説明する。図２０は、本発明の第４実施形態の変形例を説明するための図であり、図１８のＩＶ−ＩＶ’に沿って切断した断面図である。
【０１６０】
図１８及び図２０を参照すると、基板４００が提供される。前記基板４００内に共通ソース領域４０２が配置される。前記基板４００は凹部Ａを含む。前記凹部Ａは底面４０３と第１側壁４０５とを含む。前記基板４００は前記第１側壁４０５から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面４０３と平行である。前記隆起部Ｂは前記基板４００上に配置された絶縁膜４０４によって定義される。
【０１６１】
前記基板４００はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βには周辺回路が配置される。
【０１６２】
前記基板４００のセル領域αに対して説明する。
【０１６３】
前記セル領域αの前記凹部Ａには図１９を参照して説明したメモリセルが配置される。
【０１６４】
前記基板４００の周辺回路領域βに対して説明する。
【０１６５】
前記周辺回路領域βの前記隆起部Ｂの上部面上に周辺回路が配置される。前記絶縁膜４０４の上部面上に半導体膜４７２が配置される。前記半導体膜４７２はポリシリコン、結晶質シリコン、及び単結晶シリコンを含むその他半導体物質であり得る。前記半導体膜４７２上にゲート絶縁膜４７４が配置される。前記ゲート絶縁膜４７４はシリコン酸化膜を含む。前記ゲート絶縁膜４７４は前記半導体膜４７２を熱酸化して形成されたことを含む。前記ゲート絶縁膜４７４上にゲート電極４７６が配置される。前記ゲート電極４７６はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか１つを含む。前記ゲート電極４７６の両側壁上にスペーサ４７８が配置される。前記ゲート電極４７６の両側壁の前記半導体膜４７２にソースドレイン領域４７３が配置される。前記ソースドレイン領域４７３は高濃度のドーパントでドーピングされた領域であり得る。
【０１６６】
前記ゲート電極４７６及びソースドレイン領域４７３上に第１層間絶縁膜４８０を貫通する周辺回路コンタクトプラグＰＣＰが配置される。前記周辺回路コンタクトプラグＰＣＰ上に第４導電ラインＭＬ４が配置される。前記第４導電ラインＭＬ４上に第２層間絶縁膜４９０が配置される。
【０１６７】
本発明の第４実施形態の他の変形例に係る半導体素子を説明する。図２１は、本発明の第４実施形態の他の変形例を説明するための図であり、図１８のＩＶ−ＩＶ’に沿って切断した断面図である。
【０１６８】
図１８及び図２１を参照すると、基板４０１が提供される。前記基板４０１内に共通ソース領域４０２が配置される。前記基板４０１は凹部Ａを含む。前記凹部Ａは底面４０３と第１側壁４０５とを含む。前記第１側壁４０５は前記凹部Ａの前記底面４０３に傾いている。例えば、前記第１側壁４０５は前記底面４０３に対して９０°超過１３０°以下の角度を有することができる。前記前記基板４０１は前記第１側壁４０５から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面４０３と平行である。基板の凹部及び隆起部はエッチング工程を通じて定義される。これと異なり、図２０を参照して説明したように、前記隆起部Ｂは前記基板４０１上に配置された絶縁膜４０４によって定義される。
【０１６９】
前記基板４０１はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βは周辺回路を含む。
【０１７０】
前記基板４０１のセル領域αに対して説明する。
【０１７１】
前記セル領域αには図１９を参照して説明したメモリセルが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬのコンタクト延長部ＣＴは前記底面４０３に対して傾いた勾配を有する。導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬのコンタクト延長部ＣＴが前記底面４０３となす角度は前記第１側壁４０６が前記底面４０３となす角度と同一であり得る。
【０１７２】
前記基板４０１の周辺回路領域βに対して説明する。
【０１７３】
前記基板４０１の周辺回路領域βには図１９を参照して説明した周辺回路が配置される。これと異なり、上述ように、基板が図２０を参照して説明した基板の場合、半導体膜４７２が追加される。
【０１７４】
本発明の第５実施形態に係る半導体素子を説明される。図２２及び図２３は本発明の第５実施形態に係る半導体素子を説明するための平面図であり、図２４は、図２２及び図２３のＶ−Ｖ’に沿って切断した断面図である。
【０１７５】
図２２、図２３、及び図２４を参照すると、基板５０１が提供される。前記基板５０１は半導体基盤の半導体基板である。前記基板５０１はウェル（ｗｅｌｌ）を含む。前記ウェルは第１導電型のドーパントを含む。前記基板５０１内に共通ソース領域５０２が配置される。前記共通ソース領域５０２は前記基板５０１のセル領域内に平板形態（ｐｌａｔｅ  ｆｏｒｍ）に配置される。前記共通ソース領域５０２は高濃度のドーパントを含むことができる。前記共通ソース領域５０２に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第２導電型であり得る。例えば、前記ウェルがｐ型ドーパントを含む場合、前記共通ソース領域５０２は高濃度のｎ型ドーパントを含む。
【０１７６】
前記基板５０１は凹部Ａを含む。前記凹部Ａは底面５０３と互いに対向する第１側壁５０５及び第２側壁５０６を含む。前記基板５０１は前記第１側壁５０５及び第２側壁５０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面５０３と平行である。前記凹部Ａ及び前記隆起部Ｂは、半導体基板の凹部Ａが配置される部分をエッチングして、隆起部Ｂが配置される部分を残して形成される。この場合、前記基板５０１は一体の基板である。
【０１７７】
前記基板５０１はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部Ａ及び前記隆起部Ｂを含む。前記周辺回路領域βには周辺回路が配置される。前記周辺回路領域βは前記隆起部Ｂを含む。
【０１７８】
前記基板５０１のセル領域αに対して説明する。
前記セル領域αは前記凹部Ａの前記第１側壁５０５と隣接した第１コンタクト領域ＣＲ１、及び前記第２側壁５０６と隣接した第２コンタクト領域ＣＲ２を含む。前記第１コンタクト領域ＣＲ１と前記第２コンタクト領域ＣＲ２との間にセルアレイ領域ＣＡＲが配置される。前記第１コンタクト領域ＣＲ１及び第２コンタクト領域ＣＲ２は、前記セルアレイ領域ＣＡＲを挟んで互いに離隔されている。
【０１７９】
前記基板５０１上に互いに離隔された導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記基板５０１の前記凹部Ａ上に順に積層された接地選択ラインＧＳＬ、ワードラインＷＬ１〜ＷＬ４、及びストリング選択ラインＳＳＬを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬはゲート間絶縁膜５１１〜５１５を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインＧＳＬ、第１ゲート間絶縁膜５１１、第１ワードラインＷＬ１、第２ゲート間絶縁膜５１２、第２ワードラインＷＬ２、第３ゲート間絶縁膜５１３、第３ワードラインＷＬ３、第４ゲート間絶縁膜５１４、第４ワードラインＷＬ４、第５ゲート間絶縁膜５１５、及びストリング選択ラインＳＳＬが順に積層されている。前記絶縁膜５１０〜５１６は前記基板５０１の前記凹部Ａの前記底面５０３上の底部と、前記底部から前記第１側壁５０５及び前記第２側壁５０６上に延長される側壁部とを含む。
【０１８０】
前記基板５０１の前記凹部Ａの前記底面５０３、第１及び第２側壁５０５、５０６と前記接地選択ラインＧＳＬとの間に接地選択絶縁膜５１０が配置される。前記ストリング選択ラインＳＳＬ上にストリング選択絶縁膜５１６が配置される。前記ワードラインＷＬ１〜ＷＬ４は前記凹部Ａと平行な平板形態であり得る。
【０１８１】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記凹部Ａの前記底面５０３上に配置された底部ＢＰを含む。前記底部ＢＰの長さは前記基板５０１の前記凹部Ａから遠くなるほど短くなる。前記底部ＢＰは前記底面５０３と平行である。前記底部ＢＰは前記隆起部Ｂの上部面と平行である。
【０１８２】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底部ＢＰの一端から前記第１側壁５０５または前記第２側壁５０６の中の１つの側壁上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）コンタクト延長部ＣＴを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した他の導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。例えば、前記接地選択ラインＧＳＬのコンタクト延長部ＣＴが前記第１コンタクト領域ＣＲ１に配置される場合、前記接地選択ラインＧＳＬと隣接した第１ワードラインＷＬ１のコンタクト延長部ＣＴは前記第２コンタクト領域ＣＲ２に配置される。前記コンタクト延長部ＣＴの延長線は前記底面５０３と交差する。前記コンタクト延長部ＣＴの延長線は前記底面５０３と直角に交差することができる。前記コンタクト延長部ＣＴは前記基板５０１の前記凹部Ａから距離が遠くなるほど長さが減少される。前記コンタクト延長部ＣＴの上部面は前記隆起部Ｂの上部面と同一平面にある。前記コンタクト延長部ＣＴが前記底部ＢＰとなす角度は９０゜であり得る。
【０１８３】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底面５０３上の前記底部ＢＰの他端から前記第１側面５０５及び前記第２側面５０６の中の他の１つの側面上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）ダミー延長部ＤＣＴを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した他の導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。例えば、前記ストリング選択ラインＳＳＬのダミー延長部ＤＣＴが前記第１コンタクト領域ＣＲ１に配置される場合、前記ストリング選択ラインＳＳＬと隣接した前記第４ワードラインＷＬ４のダミー延長部ＤＣＴは前記第２コンタクト領域ＣＲ２に配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの各々は１つのコンタクト延長部ＣＴと１つのダミー延長部ＤＣＴとを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中の１つの導電パターンで、前記ダミー延長部ＤＣＴの長さは前記コンタクト延長部ＣＴの長さより短いことがある。前記コンタクト延長部ＣＴは互いに隣接したダミー延長部ＤＣＴの間に配置される。ダミー延長部ＤＣＴと隣接したコンタクト延長部ＣＴはその間に介在された絶縁膜の側壁部によって離隔される。
【０１８４】
前記ダミー延長部ＤＣＴ上にダミー絶縁パターン５２４が配置される。前記ダミー絶縁パターン５２４の上部面は前記隆起部Ｂの上部面と同一平面にある。前記ダミー絶縁パターン５２４の上部面は前記ストリング選択絶縁膜５１６の上部面と同一平面にある。前記ダミー絶縁パターン５２４の側壁は前記ダミー延長部ＤＣＴの側壁と同一平面にある。前記ダミー絶縁パターン５２４は前記絶縁膜５１０〜５１６と同一の物質を含むことができる。
【０１８５】
前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグはワードラインコンタクトプラグＣＰであり得る。前記ワードラインＷＬ１〜ＷＬ４の各々は前記ワードラインコンタクトプラグＣＰと電気的に接続される。前記ワードラインコンタクトプラグＣＰの幅は前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴの上部面の幅より広いことがある。前記ワードラインコンタクトプラグＣＰは前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴと隣接したダミー延長部ＤＣＴの間の幅より広いことがある。前記ワードラインコンタクトプラグＣＰは第１層間絶縁膜５６０を貫通する。前記ワードラインコンタクトプラグＣＰ及び前記第１層間絶縁膜５６０上に第１導電ラインＭＬ１が配置される。前記ワードラインコンタクトプラグＣＰは前記第１導電ラインＭＬ１と電気的に接続される。前記第１導電ラインＭＬ１の一部は第１方向に延長される。前記第１導電ラインＭＬ１の残りの一部は前記第１方向の反対になる第２方向に延長される。例えば、前記基板５０１から奇数層に配置されたワードラインＷＬ２、ＷＬ４と接続された第１導電ラインＭＬ１は前記第１方向に延長され、前記基板５０１から偶数層に配置されたワードラインＷＬ１、ＷＬ３と接続された第１導電ラインＭＬ１は前記第２方向に延長される。前記第１方向はＶ−Ｖ’方向である。前記第１導電ラインＭＬ１は前記ワードラインコンタクトプラグＣＰを通じて前記ワードラインＷＬ１〜ＷＬ４と電気的に接続される。これと異なり、前記第１導電ラインＭＬ１は前記ワードラインＷＬ１〜ＷＬ４と直接接続され得る。前記第１導電ラインＭＬ１を覆う第２層間絶縁膜５７０が配置される。前記第１層間絶縁膜５６０及び前記第２層間絶縁膜５７０は同一の物質を含むことができる。
【０１８６】
前記接地選択ラインＧＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグＧＣＰであり得る。前記接地選択ラインＧＳＬは前記接地選択コンタクトプラグＧＣＰと電気的に接続される。前記接地選択コンタクトプラグＧＣＰの幅は前記接地選択ラインＧＳＬのコンタクト延長部ＣＴの上部面の幅より広いことがある。前記接地選択コンタクトプラグＧＣＰは第１層間絶縁膜５６０を貫通する。前記接地選択コンタクトプラグＧＣＰ及び前記第１層間絶縁膜５６０上に第２導電ラインＭＬ２が配置される。前記接地選択コンタクトプラグＧＣＰは前記第２導電ラインＭＬ２と電気的に接続される。前記第２導電ラインＭＬ２は前記第１方向に延長される。前記第２導電ラインＭＬ２は前記接地選択コンタクトプラグＧＣＰを通じて前記接地選択ラインＧＳＬと電気的に接続される。これと異なり、前記第２導電ラインＭＬ２は前記接地選択ラインＧＳＬと直接接続され得る。前記第２層間絶縁膜５７０は前記第２導電ラインＭＬ２を覆う。
【０１８７】
前記ストリング選択ラインＳＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグＳＣＰであり得る。前記ストリング選択ラインＳＳＬは前記ストリング選択コンタクトプラグＳＣＰと電気的に接続される。前記ストリング選択コンタクトプラグＳＣＰの幅は前記ストリング選択ラインＳＳＬのコンタクト延長部ＣＴの上部面の幅より広いことがある。前記ストリング選択コンタクトプラグＳＣＰは第１層間絶縁膜５６０及び第２層間絶縁膜５７０を貫通する。前記ストリング選択コンタクトプラグＳＣＰ及び前記第１層間絶縁膜５６０上に第３導電ラインＭＬ３が配置される。前記ストリング選択コンタクトプラグＳＳＬは前記第３導電ラインＭＬ３と電気的に接続される。前記第３導電ラインＭＬ３は前記第２方向に延長される。前記第２層間絶縁膜５７０は前記第３導電ラインＭＬ３を覆う。図２０を参照すると、複数のストリング選択ラインＳＳＬが前記凹部Ａ内に配置される。そして、互いに隣接したストリング選択ラインＳＳＬの第３導電ラインＭＬ３は他の方向に延長される。
【０１８８】
前記導電ラインＭＬ２、ＭＬ１、ＭＬ３は前記セルアレイ領域ＣＡＲを挟んで前記第１方向及び前記第２方向に分けて延長される。例えば、コンタクト延長部ＣＴが前記第１コンタクト領域ＣＲ１に配置される導電パターンＧＳＬ、ＷＬ２、ＷＬ４と接続された導電ラインＭＬ２、ＭＬ１は前記第１方向に延長され、コンタクト延長部ＣＴが前記第２コンタクト領域ＣＲ２に配置される導電パターンＷＬ１、ＷＬ３、ＳＳＬと接続された導電ラインＭＬ１、ＭＬ３は前記第２方向に延長される。
【０１８９】
前記凹部Ａの前記底面５０３から上部に延長される活性部ＡＰが配置される。前記活性部ＡＰは前記基板５０１に垂直に延長される。前記活性部ＡＰは前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬを貫通して前記活性部ＡＰの一端が前記共通ソース領域５０２に電気的に接続される。前記活性部ＡＰの他端にドレイン領域Ｄが配置される。前記ドレイン領域Ｄは高濃度のドーパントでドーピングされた領域であり得る。前記活性部ＡＰは単結晶半導体を含む。
【０１９０】
前記活性部ＡＰの前記ドレイン領域Ｄ上にビットラインコンタクトプラグＢＬＣＰが配置される。前記ビットラインコンタクトプラグＢＬＣＰは前記ドレイン領域Ｄと電気的に接続され、前記第１層間絶縁膜５６０を貫通する。前記ビットラインコンタクトプラグＢＬＣＰの上部にビットラインＢＬが配置される。前記ビットラインＢＬは前記ビットラインコンタクトプラグＢＬＣＰを通じて前記活性部ＡＰの前記ドレイン領域Ｄと接続される。これと異なり、前記ビットラインＢＬは前記ドレイン領域Ｄに直接接続され得る。前記ビットラインＢＬは前記第１方向及び前記第２方向と交差する第３方向に延長される。前記第３方向は前記第１及び第２方向と直角に交差することができる。前記ビットラインＢＬは前記ストリング選択ラインＳＳＬと交差する。
【０１９１】
前記活性部ＡＰの側壁と前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬとの間に情報貯蔵膜５３２が介在される。前記情報貯蔵膜５３２は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬを貫通するシリンダータイプに配置される。前記情報貯蔵膜５３２は前記活性部ＡＰを取り囲むように配置される。前記情報貯蔵膜５３２は前記活性部ＡＰの側壁と前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬ及び前記絶縁膜５１０〜５１６との間に配置される。
本発明の第５実施形態に係る情報貯蔵膜５３２は図６を参照して説明した情報貯蔵膜であり得る。
【０１９２】
前記基板５０１の周辺回路領域βに対して説明する。
【０１９３】
前記周辺回路領域βの前記隆起部Ｂの上部面上に周辺回路が配置される。前記隆起部Ｂの上部面上にゲート絶縁膜５５４が配置される。前記ゲート絶縁膜５５４はシリコン酸化膜を含む。前記ゲート絶縁膜５５４は前記隆起部Ｂの上部面を熱酸化して形成されたことを含む。前記ゲート絶縁膜５５４上にゲート電極５５６が配置される。前記ゲート電極５５６はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか１つを含む。前記ゲート電極５５６の両側壁上にスペーサ５５８が配置される。前記ゲート電極５５６の両側壁の前記隆起部Ｂにソースドレイン領域５５３が配置される。前記ソースドレイン領域５５３は高濃度のドーパントでドーピングされた領域であり得る。
【０１９４】
前記ゲート電極５５６及びソースドレイン領域５５３上に第１層間絶縁膜５６０を貫通する周辺回路コンタクトプラグＰＣＰが配置される。前記周辺回路コンタクトプラグＰＣＰ上に第４導電ラインＭＬ４が配置される。前記第４導電ラインＭＬ４上に第２層間絶縁膜５７０が配置される。
【０１９５】
本発明の第５実施形態の変形例を説明する。図２５は、本発明の第５実施形態の変形例を説明するための図であり、図２２及び図２３のＶ−Ｖ’に沿って切断した断面図である。
【０１９６】
図２５、図２２、及び図２３を参照すると、基板５００が提供される。前記基板５００内に共通ソース領域５０２が配置される。前記基板５００は凹部Ａを含む。前記凹部Ａは底面５０３と互いに対向する第１側壁５０５及び第２側壁５０６を含む。前記基板５００は前記第１側壁５０５及び第２側壁５０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面５０３と平行である。前記隆起部Ｂは前記基板５００上に配置された絶縁膜５０４によって定義される。
【０１９７】
前記基板５０１はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βに周辺回路が配置される。
【０１９８】
前記基板５００のセル領域αに対して説明する。
【０１９９】
前記セル領域αは前記凹部Ａの前記第１側壁５０５と隣接した第１コンタクト領域ＣＲ１、及び前記第２側壁５０６と隣接した第２コンタクト領域ＣＲ２を含む。前記基板５００のセル領域αには図２４を参照して説明したメモリセルが配置される。
【０２００】
前記基板５００の周辺回路領域βに対して説明する。
【０２０１】
前記周辺回路領域βの前記隆起部Ｂの上部面上に周辺回路が配置される。前記絶縁膜５０４の上部面上に半導体膜５５２が配置される。前記半導体膜５５２はポリシリコン、結晶質シリコン及び単結晶シリコンを含むその他半導体物質であり得る。前記半導体膜５５２上にゲート絶縁膜５５４が配置される。前記ゲート絶縁膜５５４はシリコン酸化膜を含む。前記ゲート絶縁膜５５４は前記半導体膜５５２を熱酸化して形成されたことを含む。前記ゲート絶縁膜５５４上にゲート電極５５６が配置される。前記ゲート電極５５６はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか１つを含む。前記ゲート電極５５６の両側壁上にスペーサ５５８が配置される。前記ゲート電極５５６の両側壁の前記半導体膜５５２にソースドレイン領域５５３が配置される。前記ソースドレイン領域５５３は高濃度のドーパントでドーピングされた領域であり得る。
【０２０２】
前記ゲート電極５５６及びソースドレイン領域５５３上に第１層間絶縁膜５６０を貫通する周辺回路コンタクトプラグＰＣＰが配置される。前記周辺回路コンタクトプラグＰＣＰ上に第４導電ラインＭＬ４が配置される。前記第４導電ラインＭＬ４上に第２層間絶縁膜５７０が配置される。
【０２０３】
本発明の第５実施形態の他の変形例に係る半導体素子を説明する。図２６は、本発明の第５実施形態の他の変形例を説明するための図であり、図２２及び図２３のＶ−Ｖ’に沿って切断した断面図である。
【０２０４】
図２２、図２３、及び図２６を参照すると、基板５０１が提供される。前記基板５０１内に共通ソース領域５０２が配置される。前記基板５０１は凹部Ａを含む。前記凹部Ａは底面５０３と互いに対向する第１側壁５０５及び第２側壁５０６を含む。前記第１側壁５０５及び前記第２側壁５０６の中のいずれか１つの側壁は前記凹部Ａの前記底面５０３に傾いている。例えば、前記第１側壁５０５及び前記第２側壁５０６は前記底面５０３に対して５０°から９０°の角度を有することができる。前記第１側壁５０５が前記底面５０３に対して有する勾配と前記第２側壁５０６が前記底面５０３に対して有する勾配は同一であり得る。これと異なり、前記第１側壁５０５が前記底面５０３に対して有する勾配と前記第２側壁５０６が前記底面５０３に対して有する勾配は異なることができる。前記基板５０１は前記第１側壁５０５及び第２側壁５０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面５０３と平行である。基板の凹部Ａ及び隆起部Ｂはエッチング工程を通じて定義される。これと異なり、図２５を参照して説明したように、前記隆起部Ｂは前記基板５００上に配置された絶縁膜５０４によって定義される。
【０２０５】
前記基板５０１はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βは周辺回路を含む。
【０２０６】
前記基板５０１のセル領域αに対して説明する。
【０２０７】
前記セル領域αは前記凹部Ａの前記第１側壁５０５と隣接した第１コンタクト領域ＣＲ１、及び前記第２側壁５０６と隣接した第２コンタクト領域ＣＲ２を含む。図２４を参照して説明したメモリセルが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中の１つの導電パターンで、コンタクト延長部ＣＴ及びダミー延長部ＤＣＴは底部ＢＰに対して傾いた勾配を有する。
【０２０８】
前記コンタクト延長部ＣＴが配置されたコンタクト領域と隣接した側壁が前記底面５０３となす角度は、前記コンタクト延長部ＣＴが底部ＢＰとなす角度と同一であり得る。第１ワードラインＷＬ１を例にとって、コンタクト延長部ＣＴが前記底部ＢＰに対して有する勾配は、前記第２側壁５０６が前記底面５０３に対して有する勾配と同一であり得る。前記第１側壁５０５及び前記第２側壁５０６が前記底面５０３に対して有する勾配が各々異なる場合、１つの導電パターンで、コンタクト延長部ＣＴが底部ＢＰに対して有する勾配は、ダミー延長部ＤＣＴが底部ＢＰに対して有する勾配と異なることができる。
【０２０９】
前記基板５０１の周辺回路領域βに対して説明する。
【０２１０】
前記基板５０１の周辺回路領域βには図２４を参照して説明した周辺回路が配置される。これと異なり、上述のように、基板が図２５を参照して説明した基板の場合、半導体膜５５２が追加される。
【０２１１】
本発明の第５実施形態の形成方法を説明する。図２７〜図３４は、本発明の第５実施形態の形成方法を説明するための断面図である。
【０２１２】
図２７を参照すると、基板５０１が提供される。前記基板５０１は凹部Ａを含む。前記凹部Ａは底面５０３と、互いに対向する第１側壁５０５と、第２側壁５０６とを含む。前記基板５０１は前記第１側壁５０５及び第２側壁５０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面５０３と平行である。前記基板５０１の前記凹部Ａ及び前記隆起部Ｂを形成することは、凹部Ａが形成される部分の半導体基板をエッチングして、隆起部Ｂが形成される部分の半導体基板を残すことを含む。
【０２１３】
前記基板５０１はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部Ａ及び前記隆起部Ｂを含む。前記周辺回路領域βは周辺回路を含む。前記周辺回路領域βは前記隆起部Ｂを含む。
【０２１４】
前記セル領域αは前記凹部Ａの前記第１側壁５０５と隣接した第１コンタクト領域ＣＲ１、及び前記第２側壁５０６と隣接した第２コンタクト領域ＣＲ２を含む。前記第１コンタクト領域ＣＲ１と前記第２コンタクト領域ＣＲ２との間にセルアレイ領域ＣＡＲが配置される。前記第１コンタクト領域ＣＲ１及び第２コンタクト領域ＣＲ２は、前記セルアレイ領域ＣＡＲを挟んで互いに離隔されている。
【０２１５】
前記基板５０１は単結晶構造の半導体（例えば、Ｐ型シリコンウェーハ）であり得る。前記基板５０１はウェルを含む。前記ウェルは前記基板５０１内にドーパントを注入させて形成される。前記ドーパントはイオン注入またはプラズマ注入を含むドーピング工程によって前記基板５０１内に注入される。前記基板５０１の上部面に共通ソース領域５０２が提供される。前記共通ソース領域５０２は前記ウェル内にドーパントをドーピングすることによって形成される。前記共通ソース領域５０２は前記ウェルと異なる導電型のドーパントを含むことができる。例えば、前記ウェルはｐ型ドーパントを含み、前記共通ソース領域５０２はｎ型ドーパントを含む。
【０２１６】
図２８を参照すると、前記基板５０１の前記凹部Ａ上に導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬ及び絶縁膜５１０〜５１６が交互に形成される。例えば、前記基板５０１上に接地選択絶縁膜５１０、接地選択ラインＧＳＬ、第１ゲート間絶縁膜５１１、第１ワードラインＷＬ１、第２ゲート間絶縁膜５１２、第２ワードラインＷＬ２、第３ゲート間絶縁膜５１３、第３ワードラインＷＬ３、第４ゲート間絶縁膜５１４、第４ワードラインＷＬ４、第５ゲート間絶縁膜５１５、ストリング選択ラインＳＳＬ、及びストリング選択絶縁膜５１６が順に蒸着される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬ及び前記絶縁膜５１０〜５１６は前記隆起部Ｂの上部面上にも形成される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは金属または多結晶半導体物質を含む。前記絶縁膜５１０〜５１６はシリコン酸化膜を含む。
【０２１７】
前記隆起部Ｂの上部面をエッチング停止膜としてエッチング工程が実行される。前記平坦化工程はエッチバックまたは化学機械的研磨（ＣＭＰ）の中のいずれか１つの方法によって実行される。前記エッチング工程によって、前記隆起部Ｂの上部面上に形成された導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬ及び絶縁膜５１０〜５１６が除去される。
【０２１８】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記凹部Ａの前記底面５０３上に配置された底部ＢＰを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底部ＢＰの一端から前記第１側壁５０５または前記第２側壁５０６の中の１つの側壁上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）コンタクト延長部ＣＴを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した他の導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。前記コンタクト延長部ＣＴの露出された上部面は前記隆起部Ｂの上部面と同一平面にある。
【０２１９】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底面５０３上の前記底部ＢＰの他端から前記第１側面５０５及び前記第２側面５０６の中の他の１つの側面上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）ダミー延長部ＤＣＴを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの各々は１つのコンタクト延長部ＣＴと１つのダミー延長部ＤＣＴとを含む。
【０２２０】
露出された前記コンタクト延長部ＣＴの上部面を覆うマスクパターン５２０が形成される。前記マスクパターン５２０はダミー延長部ＤＣＴを露出させる。前記マスクパターン５２０を形成することは、前記基板５０１上にマスク膜を形成し、前記マスク膜をパターニングすることを含む。前記マスクパターン５２０は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬ及び前記絶縁膜５１０〜５１６に対してエッチング選択比を有する物質を含む。例えば、前記マスクパターン５２０はシリコン窒化膜またはフォトレジストパターンを含む。
【０２２１】
図２９を参照すると、前記マスクパターン５２０をエッチングマスクとして用いて、前記マスクパターン５２０によって露出されたダミー延長部ＤＣＴの一部がエッチングされる。前記ダミー延長部ＤＣＴの一部がエッチングされ、ダミーリセス部５２２が形成される。前記ダミー延長部ＤＣＴの長さは前記コンタクト延長部ＣＴの長さより短いことがある。前記ダミーリセス部５２２によって前記絶縁膜５１０〜５１６の側壁部の一部が露出される。前記ダミー延長部ＤＣＴをエッチングすることは、前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬに対するエッチング率が前記マスクパターン５２０及び前記絶縁膜５１０〜５１６より高いエッチングレシピを利用することができる。前記マスクパターン５２０が除去される。
【０２２２】
前記ストリング選択ラインＳＳＬがパターニングされ、第１方向に延長されるライン形態で形成される。前記第１方向はＶ−Ｖ’方向である。
【０２２３】
図３０を参照すると、前記ダミーリセス部５２２を埋め込むダミー絶縁パターン５２４が形成される。前記ダミー絶縁パターン５２４を形成することは、前記基板５０１上にダミー絶縁膜を形成し、前記隆起部Ｂの上部面または前記ストリング選択絶縁膜５１６の上部面をエッチング停止膜として平坦化工程を実行することを含む。前記ダミー絶縁パターン５２４の上部面は前記隆起部Ｂの上部面と同一平面にある。前記ダミー絶縁パターン５２４の上部面は前記ストリング選択絶縁膜５１６の上部面と同一平面にある。前記ダミー絶縁パターン５２４の側壁は前記絶縁膜５１０〜５１６の側壁と同一平面にある。
【０２２４】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬ及び前記絶縁膜５１０〜５１６をエッチングして、前記凹部Ａの前記底面５０３の前記共通ソース領域５０２を露出する活性開口部５３０が形成される。前記活性開口部５３０は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの側壁及び前記絶縁膜５１０〜５１６の側壁を露出する。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬ及び前記絶縁膜５１０〜５１６をエッチングすることは異方性エッチング工程を利用することができる。
【０２２５】
図３１を参照すると、前記活性開口部５３０によって露出された前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの側壁及び前記絶縁膜５１０〜５１６の側壁を覆う情報貯蔵膜５３２が形成される。前記情報貯蔵膜５３２は前記活性開口部５３０によって露出された前記共通ソース領域５０２を覆う。前記情報貯蔵膜５３２は前記隆起部Ｂの上部面、ストリング選択絶縁膜５１６の上部面、絶縁膜５１０〜５１５の側壁部、ダミー絶縁パターン５２４の上部面、及びコンタクト延長部ＣＴの上部面上に形成される。
【０２２６】
再び図６を参照して、前記情報貯蔵膜５３２の形成方法を説明する。前記情報貯蔵膜５３２を形成することは、前記活性開口部５３０内にブロッキング膜１３４を形成し、前記ブロッキング膜１３４を覆う電荷貯蔵膜１３５を形成し、前記電荷貯蔵膜１３５を覆うトンネル絶縁膜１３６を形成することを含む。
【０２２７】
再び図３１を参照すると、前記活性開口部５３０内にスペーサ５３４が形成される。前記スペーサ５３４は前記活性開口部５３０の側壁上に形成された情報貯蔵膜５３２と前記活性開口部５３０の底面上に形成された情報貯蔵膜５３２の一部を覆う。前記スペーサ５３４を形成することは、前記基板５０１上にスペーサ膜を形成し、異方性で底部をエッチングすることを含む。前記スペーサ５３４はシリコンを含む。前記スペーサ５３４は前記情報貯蔵膜５３２に対してエッチング選択比を有する物質を含む。
【０２２８】
図３２を参照すると、前記スペーサ５３４をエッチングマスクとして用いて、前記スペーサ５３４によって露出された情報貯蔵膜５３２がエッチングされる。前記情報貯蔵膜５３２がエッチングされ、前記基板５０３の表面が露出される。前記隆起部Ｂの上部面、ストリング選択絶縁膜５１６の上部面、絶縁膜５１０〜５１５の側壁部、ダミー絶縁パターン５２４の上部面、及びコンタクト延長部ＣＴの上部面上に形成された情報貯蔵膜５３２が除去される。前記スペーサ５３４は除去されるか、または除去されず、活性部として用いることができる。前記スペーサ５３４がポリシリコンを含む場合、前記スペーサ５３４は除去されず、活性部として用いることができる。これと異なり、前記スペーサ５３４が絶縁物質の場合、前記スペーサ５３４は除去され、活性部を形成するための半導体物質が開口部の底及び側壁上に形成される。
【０２２９】
前記活性開口部５３０を満たす活性部ＡＰが形成される。前記活性部ＡＰは単結晶半導体を含むが、これによって限定されない。前記活性部ＡＰが単結晶半導体を含む場合、前記活性部ＡＰは前記基板５０１のシード層（ｓｅｅｄ  ｌａｙｅｒ）として用いたエピタキシャル成長（ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ）によって形成される。これと異なり、前記活性部ＡＰは、前記活性開口部５３０を満たす多結晶または非晶質の半導体膜を形成した後、熱及び／またはレーザを提供して前記多結晶または非晶質半導体膜を相転移することによって形成されることもできる。前記スペーサ５３４が除去されない場合、前記活性部ＡＰは前記スペーサ５３４と同一の物質を含むことができる。前記活性部ＡＰは前記活性開口部５３０を満たすように形成されるか、前記活性開口部５３０を満たす活性部ＡＰの一部を除去してシリンダータイプに形成することもできる。
【０２３０】
前記活性部ＡＰの上部にドレイン領域Ｄが形成される。前記ドレイン領域Ｄは前記活性部ＡＰの上部をドーピングさせて形成される。前記ドレイン領域Ｄは前記ウェルと異なる導電型のドーパントが高濃度で含まれた領域であり得る。例えば、前記ドレイン領域Ｄは高濃度のｎ型ドーパントを含む。前記ドレイン領域Ｄは管（ｔｕｂｕｌａｒ）状のパッド形であり得る。
【０２３１】
図３３を参照すると、前記隆起部Ｂの上部面上にゲート絶縁膜５５４が形成される。前記ゲート絶縁膜５５４を形成することは、前記半導体基板５０１を熱酸化することを含む。前記ゲート絶縁膜５５４が熱酸化工程によって形成される場合、前記コンタクト延長部ＣＴの上部面上に酸化膜が形成されるので、前記ゲート絶縁膜５５４を形成する前に、前記凹部Ａを覆い、前記隆起部Ｂを露出するマスク層が追加で形成される。前記マスク層は絶縁膜であり得る。
【０２３２】
前記ゲート絶縁膜５５４はシリコン酸化膜を含む。前記ゲート絶縁膜５５４上にゲート電極５５６が形成される。前記ゲート電極５５６の両側の半導体膜５５２にソースドレイン領域５５３が形成される。前記ソースドレイン領域５５３は前記半導体膜５５２に不純物を注入して形成される。
【０２３３】
図３４を参照すると、前記ゲート電極５５６の両側壁上にゲートスペーサ５５８が形成される。前記基板５０１上に第１層間絶縁膜５６０が形成される。前記第１層間絶縁膜５６０は前記隆起部Ｂ上の周辺回路を覆う。前記第１層間絶縁膜５６０はシリコン酸化膜を含む。
【０２３４】
前記第１層間絶縁膜５６０をエッチングして、前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４のコンタクト延長部ＣＴ、前記活性部ＡＰの前記ドレイン領域Ｄ、及び前記周辺回路の前記ゲート電極５５６の上部面を各々露出するコンタクト開口部５６２、ビットライン開口部５６４、及び周辺回路開口部５６６が各々形成される。この時、周辺回路領域βのソースドレイン領域を露出する開口部が形成される。前記第１層間絶縁膜５６０のエッチングは異方性エッチング工程を利用することができる。
【０２３５】
上述のように、前記ゲート絶縁膜５５４が熱酸化工程で形成されて、前記セル領域αの前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬのコンタクト延長部ＣＴの上部面に酸化膜が形成された場合、前記第１層間絶縁膜５６０をエッチングする過程で前記マスク層はエッチングされ、前記コンタクト延長部ＣＴが露出される。これと異なり、前記ゲート絶縁膜５５４が熱酸化工程で形成されたが、前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬのコンタクト延長部ＣＴの上部にマスク層を形成しないので、酸化膜が形成された場合、前記第１層間絶縁膜５６０をエッチングする過程で、前記酸化膜はエッチングされることができる。
【０２３６】
再び図２４を参照すると、前記コンタクト開口部５６２、前記ビットライン開口部５６４及び前記周辺回路開口部５６６を各々埋め込むコンタクトプラグＧＣＰ、ＣＰ、ビットラインコンタクトプラグＢＬＣＰ、及び周辺回路コンタクトプラグＰＣＰが形成される。
【０２３７】
接地選択コンタクトプラグＧＣＰは前記接地選択ラインＧＳＬのコンタクト延長部ＣＴと電気的に接続される。前記ワードラインコンタクトプラグＣＰは前記ワードラインＷＬ１〜ＷＬ４と電気的に接続される。前記コンタクトプラグＧＣＰ、ＣＰは各々前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４より高い伝導性を有する物質を含む。前記周辺回路コンタクトプラグＰＣＰは前記ゲート電極５５６と電気的に接続される。前記周辺回路コンタクトプラグＰＣＰは前記ゲート電極５５６より高い伝導性を有する物質を含む。例えば、前記コンタクトプラグＧＣＰ、ＣＰ、ビットラインコンタクトプラグＢＬＣＰ、及び周辺回路コンタクトプラグＰＣＰはタングステンを含む。
【０２３８】
前記接地選択コンタクトプラグＧＣＰ上に第２導電ラインＭＬ２が形成される。前記ワードラインコンタクトプラグＣＰ上に第１導電ラインＭＬ１が形成される。前記ビットラインコンタクトプラグＢＬＣＰ上にビットラインＢＬが形成される。前記周辺回路コンタクトプラグＰＣＰ上に第４導電ラインＭＬ４が形成される。前記第２導電ラインＭＬ２、第１導電ラインＭＬ１、ビットラインＢＬ、及び第４導電ラインＭＬ４が形成されることは、前記第１層間絶縁膜５６０上に導電膜を形成し、パターニングすることを含む。
【０２３９】
前記第２導電ラインＭＬ２、第１導電ラインＭＬ１、及び第４導電ラインＭＬ４を覆う第２層間絶縁膜５７０が形成される。前記第２層間絶縁膜５７０は前記第１層間絶縁膜５６０と同一の物質を含むことができる。前記第２層間絶縁膜５７０を貫通し、ストリング選択ラインＳＳＬのコンタクト延長部ＣＴを露出する開口部を埋め込むストリング選択コンタクトプラグＳＣＰが形成される。前記ストリング選択コンタクトプラグＳＣＰは前記ストリング選択ラインＳＳＬより伝導性が高い物質を含む。前記ストリング選択コンタクトプラグＳＣＰ上に第３導電ラインＭＬ３が形成される。前記  第３導電ラインＭＬ３を形成することは、第２層間絶縁膜５７０上に導電膜を形成し、パターニングすることを含む。これによって、図２４を参照して説明した半導体素子が提供される。
【０２４０】
図２５を参照して説明した本発明の第５実施形態の変形例に係る半導体素子の形成方法を説明する。
【０２４１】
図２５を参照すると、図２７〜図３４、及び図２４を参照して説明した半導体素子の形成方法において、凹部Ａ及び隆起部Ｂは基板５００上に絶縁膜５０４を形成し、凹部Ａが配置される基板５００の部分上の絶縁膜をエッチングし、隆起部Ｂが配置される基板５００の部分上の絶縁膜５０４を残して定義される。
【０２４２】
前記周辺回路領域βの前記隆起部Ｂ上に半導体膜５５２が形成される。前記半導体膜６５２を形成することは、前記隆起部Ｂの上部面上に半導体膜５５２をボンディングすること、または前記半導体膜５５２を成長させることを含む。前記半導体膜５５２はシリコンを含むことができる。前記半導体膜５５２上にゲート絶縁膜５５４が形成される。以後、図３３及び図３４を参照して説明した周辺回路の形成方法によって周辺回路が形成される。
【０２４３】
図２６を参照して説明した本発明の第５実施形態の他の変形例に係る半導体素子の形成方法を説明する。
【０２４４】
図２６を参照すると、図２７〜図３４、及び図２４を参照して説明した半導体素子の形成方法において、前記第１側壁５０５及び前記第２側壁５０６の中の少なくとも１つの側壁は、前記底面５０３に傾くように形成される。この場合、前記コンタクト延長部ＣＴ及び前記ダミー延長部ＤＣＴは前記底面５０３及び前記底部ＢＰに傾くように形成される。前記絶縁膜５１０〜５１６の側壁部は前記底面５０３に傾くように形成される。
【０２４５】
本発明の第６実施形態に係る半導体素子を説明する。図３５及び図３６は、本発明の第６実施形態に係る半導体素子を説明するための平面図であり、図３７は、図３５及び図３６のＶＩ−ＶＩ’に沿って切断した断面図である。
【０２４６】
図３５乃至図３６、及び図３７を参照すると、基板６０１が提供される。前記基板６０１は半導体基盤の半導体基板である。前記基板６０１はウェル（ｗｅｌｌ）を含む。前記ウェルは第１導電型のドーパントを含む。前記基板６０１内に共通ソース領域２０２が配置される。前記共通ソース領域６０２は前記基板６０１のセル領域内に平板形態（ｐｌａｔｅ  ｆｏｒｍ）に配置される。これと異なり、共通ソース領域は基板上にライン形態であり得る。例えば、前記共通ソース領域はゲート代替工程で形成されたトレンチを実現して形成される。
【０２４７】
前記共通ソース領域６０２は高濃度のドーパントを含むことができる。前記共通ソース領域２０２に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第２導電型であり得る。例えば、前記ウェルがｐ型ドーパントを含む場合、前記共通ソース領域２０２は高濃度のｎ型ドーパントを含む。
【０２４８】
前記基板６０１は凹部Ａを含む。前記凹部Ａは底面６０３と互いに対向する第１側壁６０５及び第２側壁６０６を含む。前記基板６０１は前記第１側壁６０５及び第２側壁６０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面６０３と平行である。前記凹部Ａ及び前記隆起部Ｂは半導体基板の凹部Ａが配置される部分をエッチングして、隆起部Ｂが配置される部分を残して形成される。この場合、前記基板６０１は一体の基板である。
【０２４９】
前記基板６０１はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部Ａ及び前記隆起部Ｂを含む。前記周辺回路領域βには周辺回路が配置される。前記周辺回路領域βは前記隆起部Ｂを含む。
【０２５０】
前記基板６０１のセル領域αに対して説明する。
【０２５１】
前記セル領域αは前記凹部Ａの前記第１側壁６０５と隣接した第１コンタクト領域ＣＲ１、及び前記第２側壁６０６と隣接した第２コンタクト領域ＣＲ２を含む。前記第１コンタクト領域ＣＲ１と前記第２コンタクト領域ＣＲ２との間にセルアレイ領域ＣＡＲが配置される。前記第１コンタクト領域ＣＲ１及び第２コンタクト領域ＣＲ２は、前記セルアレイ領域ＣＡＲを挟んで互いに離隔されている。
【０２５２】
前記基板６０１上に互いに離隔された導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記基板６０１の前記凹部Ａ上に順に積層された接地選択ラインＧＳＬ、ワードラインＷＬ１〜ＷＬ４、及びストリング選択ラインＳＳＬを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬはゲート間絶縁膜６１０〜６１４を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインＧＳＬ、第１ゲート間絶縁膜６１０、第１ワードラインＷＬ１、第２ゲート間絶縁膜６１１、第２ワードラインＷＬ２、第３ゲート間絶縁膜６１２、第３ワードラインＷＬ３、第４ゲート間絶縁膜６１３、第４ワードラインＷＬ４、第５ゲート間絶縁膜６１４、及びストリング選択ラインＳＳＬが順に積層されている。前記絶縁膜６１０〜６１４は前記基板６０１の前記凹部Ａの前記底面６０３上の底部と、前記底部から前記第１側壁６０５及び前記第２側壁６０６上に延長される側壁部とを含む。前記ストリング選択ラインＳＳＬ上にストリング選択絶縁膜６１５が配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは第１方向に延長されるライン形態であり得る。前記第１方向はＶＩ−ＶＩ’の方向である。
【０２５３】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記凹部Ａの前記底面６０３上に配置された底部ＢＰを含む。前記底部ＢＰの長さは前記基板６０１の前記凹部Ａから遠くなるほど短くなる。前記底部ＢＰは前記底面６０３と平行である。前記底部ＢＰは前記隆起部Ｂの上部面と平行である。
【０２５４】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底部ＢＰの一端から前記第１側壁６０５または前記第２側壁６０６の中の１つの側壁上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）コンタクト延長部ＣＴを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した他の導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。例えば、前記接地選択ラインＧＳＬのコンタクト延長部ＣＴが前記第１コンタクト領域ＣＲ１に配置される場合、前記接地選択ラインＧＳＬと隣接した第１ワードラインＷＬ１のコンタクト延長部ＣＴは前記第２コンタクト領域ＣＲ２に配置される。
【０２５５】
前記コンタクト延長部ＣＴの延長線は前記底面６０３と交差する。前記コンタクト延長部ＣＴの延長線は前記底面６０３と直角に交差することができる。前記コンタクト延長部ＣＴは前記基板６０１の前記凹部Ａから距離が遠くなるほど長さが減少される。前記コンタクト延長部ＣＴの上部面は前記隆起部Ｂの上部面と同一平面にある。前記コンタクト延長部ＣＴが前記底部ＢＰとなす角度は９０゜であり得る。
【０２５６】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底面６０３上の前記底部ＢＰの他端から前記第１側面６０５及び前記第２側面６０６の中の他の１つの側面上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）ダミー延長部ＤＣＴを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した他の導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。例えば、前記ストリング選択ラインＳＳＬのダミー延長部ＤＣＴが前記第１コンタクト領域ＣＲ１に配置される場合、前記ストリング選択ラインＳＳＬと隣接した前記第４ワードラインＷＬ４のダミー延長部ＤＣＴは前記第２コンタクト領域ＣＲ２に配置される。
【０２５７】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの各々は１つのコンタクト延長部ＣＴと１つのダミー延長部ＤＣＴとを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中の１つの導電パターンで、前記ダミー延長部ＤＣＴの長さは前記コンタクト延長部ＣＴの長さより短いことがある。前記コンタクト延長部ＣＴは互いに隣接したダミー延長部ＤＣＴの間に配置される。ダミー延長部ＤＣＴと隣接したコンタクト延長部ＣＴはその間に介在された絶縁膜の側壁部によって離隔される。
【０２５８】
前記ダミー延長部ＤＣＴ上にダミー絶縁パターン６６４が配置される。前記ダミー絶縁パターン６６４の上部面は前記隆起部Ｂの上部面と同一平面にある。前記ダミー絶縁パターン６６４の上部面は前記ストリング選択絶縁膜６１５の上部面と同一平面にある。前記ダミー絶縁パターン６６４の側壁は前記ダミー延長部ＤＣＴの側壁と同一平面にある。前記ダミー絶縁パターン６６４は前記絶縁膜６１０〜６１５と同一の物質を含むことができる。
【０２５９】
前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグはワードラインコンタクトプラグＣＰであり得る。前記ワードラインＷＬ１〜ＷＬ４の各々は前記ワードラインコンタクトプラグＣＰと電気的に接続される。前記ワードラインコンタクトプラグＣＰの幅は前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴの上部面の幅より広いことがある。前記ワードラインコンタクトプラグＣＰは前記ワードラインＷＬ１〜ＷＬ４のコンタクト延長部ＣＴと隣接したダミー延長部ＤＣＴの間の幅より広いことがある。前記ワードラインコンタクトプラグＣＰは第１層間絶縁膜６８０を貫通する。前記ワードラインコンタクトプラグＣＰ及び前記第１層間絶縁膜６８０上に第１導電ラインＭＬ１が配置される。前記ワードラインコンタクトプラグＣＰは前記第１導電ラインＭＬ１と電気的に接続される。前記第１導電ラインＭＬ１は前記第１方向と交差する第２方向に延長される。前記第１導電ラインＭＬ１は前記ワードラインコンタクトプラグＣＰを通じて前記ワードラインＷＬ１〜ＷＬ４と電気的に接続される。これと異なり、前記第１導電ラインＭＬ１は前記ワードラインＷＬ１〜ＷＬ４と直接接続され得る。前記第１導電ラインＭＬ１を覆う第２層間絶縁膜６９０が配置される。前記第１層間絶縁膜６８０及び前記第２層間絶縁膜６９０は同一の物質を含むことができる。
【０２６０】
前記接地選択ラインＧＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグＧＣＰであり得る。前記接地選択ラインＧＳＬは前記接地選択コンタクトプラグＧＣＰと電気的に接続される。前記接地選択コンタクトプラグＧＣＰの幅は前記接地選択ラインＧＳＬのコンタクト延長部ＣＴの上部面の幅より広いことがある。前記接地選択コンタクトプラグＧＣＰは第１層間絶縁膜６８０を貫通する。前記接地選択コンタクトプラグＧＣＰ及び前記第１層間絶縁膜６８０上に第２導電ラインＭＬ２が配置される。前記接地選択コンタクトプラグＧＣＰは前記第２導電ラインＭＬ２と電気的に接続される。前記第２導電ラインＭＬ２は前記第２方向に延長される。前記第２導電ラインＭＬ２は前記接地選択コンタクトプラグＧＣＰを通じて前記接地選択ラインＧＳＬと電気的に接続される。これと異なり、前記第２導電ラインＭＬ２は前記接地選択ラインＧＳＬと直接接続され得る。前記第２層間絶縁膜６９０は前記第２導電ラインＭＬ２を覆う。
【０２６１】
前記ストリング選択ラインＳＳＬのコンタクト延長部ＣＴ上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグＳＣＰであり得る。前記ストリング選択ラインＳＳＬは前記ストリング選択コンタクトプラグＳＣＰと電気的に接続される。前記ストリング選択コンタクトプラグＳＣＰの幅は前記ストリング選択ラインＳＳＬのコンタクト延長部ＣＴの上部面の幅より広いことがある。前記ストリング選択コンタクトプラグＳＣＰは第１層間絶縁膜６８０及び前記第２層間絶縁膜６９０を貫通する。前記ストリング選択コンタクトプラグＳＣＰ及び前記第２層間絶縁膜６８０上に第３導電ラインＭＬ３が配置される。前記ストリング選択コンタクトプラグＳＳＬは前記第３導電ラインＭＬ３と電気的に接続される。前記第３導電ラインＭＬ３は前記第１方向に延長される。
【０２６２】
前記導電ラインＧＳＬ、ＷＬ１〜ＷＬ４は前記セルアレイ領域ＣＡＲの両側に分けられて配置される。導電パターンＧＳＬ、ＷＬ１〜ＷＬ４の中のいずれか１つの導電パターンと接続された導電ラインは、前記いずれか１つの導電パターンと隣接した導電パターンと接続された導電ラインと異なるコンタクト領域に配置される。例えば、前記第１ワードラインＷＬ１と接続された第１導電ラインＭＬ１は前記第２コンタクト領域ＣＲ２に配置され、前記第１ワードラインＷＬ１と隣接した前記接地選択ラインＧＳＬ及び前記第２ワードラインＷＬ２と各々接続された第２導電ラインＭＬ２及び第１導電ラインＭＬ１は前記第１コンタクト領域ＣＲ１に配置される。実施形態において、導電パターンＷＬ１〜ＷＬ４、ＧＳＬを切断するためのトレンチ及びゲート間絶縁膜が形成される（図示しない）。前記トレンチはゲート代替及び情報貯蔵膜を含む膜を満たすのに用いることができる。
【０２６３】
前記凹部Ａの前記底面６０３から上部に延長される活性部ＡＰが配置される。前記活性部ＡＰは前記基板６０１に垂直に延長される。前記活性部ＡＰは前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬを貫通する。これと異なり、前記活性部ＡＰは前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの側面と対向することができる。前記活性部ＡＰの一端が前記共通ソース領域６０２に電気的に接続される。前記活性部ＡＰの他端にドレイン領域６２３が配置される。前記ドレイン領域６２３は高濃度のドーパントでドーピングされた領域であり得る。前記活性部ＡＰは単結晶半導体を含む。
【０２６４】
前記活性部ＡＰの前記ドレイン領域６２３上にビットラインコンタクトプラグＢＬＣＰが配置される。前記ビットラインコンタクトプラグＢＬＣＰは前記ドレイン領域６２３と電気的に接続され、前記第１層間絶縁膜６８０及び第２層間絶縁膜６９０を貫通する。前記ビットラインコンタクトプラグＢＬＣＰの上部にビットラインＢＬが配置される。前記ビットラインＢＬは前記ビットラインコンタクトプラグＢＬＣＰを通じて前記活性部ＡＰの前記ドレイン領域６２３と接続される。これと異なり、前記ビットラインＢＬは前記ドレイン領域６２３と直接接続され得る。前記ビットラインＢＬは前記第１方向と交差する第２方向に延長される。前記ビットラインＢＬは前記第３導電ラインＭＬ３と交差する。
【０２６５】
前記活性部ＡＰの側壁と前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬとの間に情報貯蔵膜６４０が介在される。前記情報貯蔵膜６４０は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬと前記活性部ＡＰの側壁との間に配置される。前記情報貯蔵膜６４０は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬと前記絶縁膜６１０〜６１５との間に配置される。
【０２６６】
本発明の第６実施形態に係る情報貯蔵膜６４０は図１２または図１３を参照して説明した情報貯蔵膜であり得る。
【０２６７】
前記周辺回路領域βに対して説明する。
【０２６８】
前記周辺回路領域βの前記隆起部Ｂの上部面上に周辺回路が配置される。前記隆起部Ｂの上部面上にゲート絶縁膜６７４が配置される。前記ゲート絶縁膜６７４はシリコン酸化膜を含む。前記ゲート絶縁膜６７４は前記隆起部Ｂの上部面を熱酸化して形成されたことを含む。前記ゲート絶縁膜６７４上にゲート電極６７６が配置される。前記ゲート電極６７６はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか１つを含む。前記ゲート電極６７６の両側壁上にスペーサ６７８が配置される。前記ゲート電極６７６の両側壁の前記隆起部Ｂにソースドレイン領域６７３が配置される。前記ソースドレイン領域６７３は高濃度のドーパントでドーピングされた領域であり得る。
【０２６９】
前記ゲート電極６７６及びソースドレイン領域６７３上に第１層間絶縁膜６７０を貫通する周辺回路コンタクトプラグＰＣＰが配置される。前記周辺回路コンタクトプラグＰＣＰ上に第４導電ラインＭＬ４が配置される。前記第４導電ラインＭＬ４上に第２層間絶縁膜６９０が配置される。
【０２７０】
本発明の第６実施形態の変形例を説明する。図３８は、本発明の第２実施形態の変形例を説明するための図であり、図３５及び図３６のＶＩ−ＶＩ’に沿って切断した断面図である。
【０２７１】
図３５、図３６、及び図３８を参照すると、基板６００が提供される。前記基板６００内に共通ソース領域６０２が配置される。前記基板６００は凹部Ａを含む。前記凹部Ａは底面６０３と互いに対向する第１側壁６０５及び第２側壁６０６を含む。前記基板６００は前記第１側壁６０５及び第２側壁６０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面６０３と平行である。前記隆起部Ｂは前記基板６０１上に配置された絶縁膜２０４によって定義される。
【０２７２】
図３５及び図３６を参照すると、図１及び図２のように、前記セルアレイ部の一端の外部に延長する一配線は前記一側のワードラインのコンタクト延長部と電気的に接続される一方、前記セルアレイ部の他端の外部に延長する他の配線は前記他側のワードラインのコンタクト延長部と電気的に接続される。図３５に示すように、すべてのストリング選択ラインＳＳＬは一側で配線と接続される一方、図３６に示すように、数個ストリング選択ラインは一側の配線と接続され、数個ストリング選択ラインは他層の配線と接続される。前記ワードラインは交互に選択される。すなわち、例えば、ストリングの底から上に奇数番目のワードライン（第１、第３、第５ワードライン）はストリングの一側の配線と接続され、偶数番目のワードライン（第２、第４、第６ワードライン）はストリングの他側の配線と接続される。
【０２７３】
前記基板６００はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βには周辺回路が配置される。
【０２７４】
前記基板６００のセル領域αに対して説明する。
【０２７５】
前記セル領域αは前記凹部Ａの前記第１側壁６０５と隣接した第１コンタクト領域ＣＲ１、及び前記第２側壁６０６と隣接した第２コンタクト領域ＣＲ２を含む。前記基板６００のセル領域αには図３７を参照して説明したメモリセルが配置される。
【０２７６】
前記基板６００の周辺回路領域βに対して説明する。
【０２７７】
前記周辺回路領域βの前記隆起部Ｂの上部面上に周辺回路が配置される。前記絶縁膜６０４の上部面上に半導体膜６７２が配置される。前記半導体膜６７２はポリシリコン、結晶質シリコン、及び単結晶シリコンを含むその他半導体物質を含む。前記半導体膜６７２上にゲート絶縁膜６７４が配置される。前記ゲート絶縁膜６７４はシリコン酸化膜を含む。前記ゲート絶縁膜６７４は前記隆起部Ｂの上部面を熱酸化して形成されたことを含む。前記ゲート絶縁膜６７４上にゲート電極６７６が配置される。前記ゲート電極６７６はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか１つを含む。前記ゲート電極６７６の両側壁上にゲートスペーサ６７８が配置される。前記ゲート電極６７６の両側壁の前記半導体膜６７２の上部面にソースドレイン領域６７３が配置される。前記ソースドレイン領域６７３は高濃度のドーパントでドーピングされた領域であり得る。
【０２７８】
前記ゲート電極６７６及びソースドレイン領域６７３上に第１層間絶縁膜１６０を貫通する周辺回路コンタクトプラグＰＣＰが配置される。前記周辺回路コンタクトプラグＰＣＰ上に第４導電ラインＭＬ４が配置される。前記第４導電ラインＭＬ４上に第２層間絶縁膜６９０が配置される。
【０２７９】
本発明の第６実施形態の他の変形例に係る半導体素子を説明する。図３９は、本発明の第６実施形態の他の変形例を説明するための図であり、図３５及び図３６のＶＩ−ＶＩ’に沿って切断した断面図である。
【０２８０】
図３５、図３６、及び図３９を参照すると、基板６０１が提供される。前記基板６０１内に共通ソース領域６０２が配置される。前記基板６０１は凹部Ａを含む。前記凹部Ａは底面６０３と互いに対向する第１側壁６０５及び第２側壁６０６を含む。前記第１側壁６０５及び前記第２側壁６０６の中のいずれか１つの側壁は前記凹部Ａの前記底面６０３に傾いている。例えば、前記第１側壁６０５及び前記第２側壁６０６は前記底面６０３に対して５０°から９０°の角度を有することができる。前記第１側壁６０５が前記底面６０３に対して有する勾配と前記第２側壁６０６が前記底面６０３に対して有する勾配と同一であり得る。これと異なり、前記第１側壁６０５が前記底面６０３に対して有する勾配と前記第２側壁６０６が前記底面６０３に対して有する勾配は異なることができる。前記前記基板６０１は前記第１側壁６０５及び第２側壁６０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面６０３と平行である。前記基板６０１の凹部Ａ及び隆起部Ｂは半導体基板のエッチング工程を通じて定義される。これと異なり、図３８を参照して説明したように、前記隆起部Ｂは前記基板６００上に配置された絶縁膜６０４によって定義され得る。
【０２８１】
前記基板６０１はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βは周辺回路を含む。
【０２８２】
前記基板６０１のセル領域αに対して説明する。
【０２８３】
前記セル領域αは前記凹部Ａの前記第１側壁６０５と隣接した第１コンタクト領域ＣＲ１、及び前記第２側壁６０６と隣接した第２コンタクト領域ＣＲ２を含む。図３７を参照して説明したメモリセルが配置される。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中の１つの導電パターンで、コンタクト延長部ＣＴ及びダミー延長部ＤＣＴは底部ＢＰに対して傾いた勾配を有する。
【０２８４】
前記コンタクト延長部ＣＴが配置されたコンタクト領域と隣接した側壁が前記底面６０３となす角度は、前記コンタクト延長部ＣＴが底部ＢＰとなす角度と同一であり得る。第１ワードラインＷＬ１を例にとって、コンタクト延長部ＣＴが前記底部ＢＰに対して有する勾配は、前記第２側壁６０６が前記底面６０３に対して有する勾配と同一であり得る。前記第１側壁６０５及び前記第２側壁６０６が前記底面６０３に対して有する勾配が各々異なる場合、１つの導電パターンで、コンタクト延長部ＣＴが底部ＢＰに対して有する勾配は、ダミー延長部ＤＣＴが底部ＢＰに対して有する勾配と異なることができる。
【０２８５】
前記基板６０１の周辺回路領域βに対して説明する。
【０２８６】
前記基板６０１の周辺回路領域βには図２４を参照して説明した周辺回路が配置される。これと異なり、上述のように、基板が図２６を参照して説明した基板の場合、半導体膜６７２が追加される。
【０２８７】
本発明の第６実施形態に係る半導体素子の形成方法を説明する。図４０〜図４８は、本発明の第６実施形態に係る半導体素子を説明するための図である。
【０２８８】
図４０を参照すると、基板６０１が提供される。前記基板６０１は凹部Ａを含む。前記凹部Ａは底面６０３と互いに対向する第１側壁６０５及び第２側壁６０６を含む。前記基板６０１は前記第１側壁６０５及び第２側壁６０６から延長された隆起部Ｂを含む。前記隆起部Ｂの上部面は前記凹部Ａの前記底面６０３と平行である。基板の凹部Ａ及び隆起部Ｂは、凹部Ａが配置される半導体基板の一部をエッチングして定義される。この場合、前記基板６００は一体の基板である。
【０２８９】
前記基板６０１はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部Ａ及び前記隆起部Ｂを含む。前記周辺回路領域βは周辺回路を含む。前記周辺回路領域βは前記隆起部Ｂを含む。
【０２９０】
前記セル領域αは前記凹部Ａの前記第１側壁６０５と隣接した第１コンタクト領域ＣＲ１、及び前記第２側壁６０６と隣接した第２コンタクト領域ＣＲ２を含む。前記第１コンタクト領域ＣＲ１と前記第２コンタクト領域ＣＲ２との間にセルアレイ領域ＣＡＲが配置される。前記第１コンタクト領域ＣＲ１及び第２コンタクト領域ＣＲ２は、前記セルアレイ領域ＣＡＲを挟んで互いに離隔されている。
【０２９１】
前記基板６０１は単結晶構造の半導体（例えば、Ｐ型シリコンウェーハ）であり得る。前記基板６０１はウェルを含む。前記ウェルは前記基板６０１内にドーパントを注入させて形成される。前記ドーパントはイオン注入またはプラズマ注入を含むドーピング工程によって前記基板６０１内に注入される。前記基板６０１の上部面に共通ソース領域６０２が提供される。前記共通ソース領域２０２は前記ウェル内にドーパントをドーピングすることによって形成される。前記共通ソース領域２０２は前記ウェルと異なる導電型のドーパントを含む。本発明の一実施形態において、共通ソース領域はトレンチの底領域内に形成される。例えば、前記ウェルはｐ型ドーパントを含み、前記共通ソース領域６０２はｎ型ドーパントを含む。
【０２９２】
前記基板６０１の前記凹部Ａ上に犠牲膜ＳＣ１〜ＳＣ６及び絶縁膜６１０〜６１５が交互に積層される。例えば、前記基板６０１上に第１犠牲膜ＳＣ１、第１ゲート間絶縁膜６１０、第２犠牲膜ＳＣ２、第２ゲート間絶縁膜６１１、第３犠牲膜ＳＣ３、第３ゲート間絶縁膜６１２、第４犠牲膜ＳＣ４、第４ゲート間絶縁膜６１３、第５犠牲膜ＳＣ５、第５ゲート間絶縁膜６１４、第６犠牲膜ＳＣ６、及びストリング選択絶縁膜６１５が順に形成されることを含む。前記犠牲膜ＳＣ１〜ＳＣ６及び前記絶縁膜６１０〜６１５は前記隆起部Ｂの上部面上に形成される。前記犠牲膜ＳＣ１〜ＳＣ６及び前記絶縁膜６１０〜６１５は前記凹部Ａの前記底面６０３上の底部と前記底部から前記第１側壁６０５及び前記第２側壁６０６に延長される側壁部を各々含む。
【０２９３】
前記犠牲膜の物質は選択的に除去されることができる物質であり得る。例えば、犠牲膜はリン酸または燐（Ｐ）を含む酸を選択的に除去することができるシリコン窒化膜を含む。前記絶縁膜６１０〜６１５はシリコン酸化膜を含む。前記犠牲膜ＳＣ１〜ＳＣ６は前記絶縁膜６１０〜６１５のエッチングを最小化しながら選択的にエッチングされる物質で形成される。例えば、前記犠牲膜ＳＣ１〜ＳＣ６はシリコン窒化膜を含む。
【０２９４】
前記隆起部Ａの上部面（ｕｐｐｅｒ  ｓｕｒｆａｃｅ）をエッチング停止膜として平坦化工程が実行される。前記平坦化工程はエッチバックまたは化学機械的研磨方式で実行される。前記隆起部Ａの上部面は前記絶縁膜６１０〜６１５の側壁部の上部面と同一平面にある。前記犠牲膜ＳＣ１〜ＳＣ６の側壁部の上部面は前記絶縁膜６１０〜６１５の側壁部の上部面及び前記隆起部Ｂの上部面と同一平面にある。
【０２９５】
図４１を参照すると、交互に積層された前記絶縁膜６１０〜６１５及び犠牲膜ＳＣ１〜ＳＣ６をパターニングして、前記基板６０１の前記凹部Ａの前記底面６０３を露出させる第１開口部６２０が形成される。前記第１開口部６２０形成のためのパターニングは異方性エッチング技術を用いて実施することができる。前記第１開口部６２０は前記凹部Ａの前記底面６０３、前記絶縁膜６１０〜６１５の側面、及び前記犠牲膜ＳＣ１〜ＳＣ６の側面を露出させる。
【０２９６】
図４２を参照すると、前記第１開口部６２０の内側壁を覆う活性部ＡＰが形成される。前記活性部ＡＰは化学気相蒸着法（ＣＶＤ）または原子層化学蒸着法（ＡＬＤ）の中のいずれか１つを用いて前記第１開口部６２０の内側壁をコンフォーマルに覆うように形成される。前記活性部ＡＰはそれが接触する前記基板６０１と同一の導電型を有するように形成され、これによって、前記活性部ＡＰと前記基板６０１は電気的に接続される。例えば、前記活性部ＡＰは前記基板６０１と結晶の欠陥なしに、連続的につながる単結晶構造のシリコンを含む。このために、前記活性部ＡＰはエピタキシャル技術の中の１つを用いて前記露出された前記基板６０１から成長される。第１開口部６２０の残りの空間は絶縁性物質６２４（例えば、シリコン酸化膜、シリコン窒化膜または空気）で満たされる。前記活性部ＡＰの上部にはドレイン領域６２３が形成される。前記活性部ＡＰは柱、管（ｔｕｂｕｌａｒ）またはバーサイド（ｂａｒ−ｓｉｄｅｄ）状であり得る。
【０２９７】
前記絶縁膜６１０〜６１５及び前記犠牲膜ＳＣ１〜ＳＣ６をパターニングして、前記基板６０１の前記凹部Ａの前記底面６０３を露出させる予備ゲート分離領域が形成される。前記予備ゲート分離領域は前記第２方向に隣接する活性部ＡＰの間に形成される（図１４参照）。前記絶縁膜６１０〜６１５及び前記犠牲膜ＳＣ１〜ＳＣ６の側壁が前記予備ゲート分離領域によって露出される。前記予備ゲート分離領域を形成することは前記第１開口部６２０の形成方法と同一であり得る。
【０２９８】
図４３を参照すると、前記予備ゲート分離領域によって露出された前記犠牲膜ＳＣ１〜ＳＣ６が除去される。犠牲膜を露出するトレンチが形成され、犠牲膜を除去することはトレンチによって形成された領域を利用して実行される。前記絶縁膜６１０〜６１５の間には前記活性部ＡＰの側壁を露出させるゲート領域６３０が形成される。前記犠牲膜ＳＣ１〜ＳＣ６を除去する段階は前記絶縁膜６１０〜６１５、前記基板６０１、前記活性部ＡＰ、及び前記絶縁性物質６２４に対してエッチング選択比を有するエッチングレソピを用いて実施することができる。前記犠牲膜ＳＣ１〜ＳＣ６を除去する段階は乾式または湿式の方法でも良く、等方性エッチングの方法でも良い。同時に、満たされた活性部ＡＰと絶縁物質のコア部は絶縁膜６１０〜６１５が維持される支持台として作用することができる。
【０２９９】
図４４を参照すると、前記ゲート領域６３０が形成された結果物上に情報低貯蔵膜６４０がコンフォーマルに形成される。前記情報貯蔵膜６４０は前記ゲート領域６３０によって露出された活性部ＡＰの側壁上に形成される。前記情報貯蔵膜６４０は前記隆起部Ｂの上部面、前記ストリング選択絶縁膜６１５の上部面、及び前記ゲート領域６３０によって露出された絶縁膜６１０〜６１５の部分上に形成される。
【０３００】
再び図６を参照して、情報貯蔵膜６４０の形成方法を説明する。前記情報貯蔵膜６４０を形成することは、露出された前記活性部ＡＰの側壁を覆うトンネル絶縁膜２４２を形成し、前記トンネル絶縁膜２４２を覆う電荷貯蔵膜２４４を形成し、前記電荷貯蔵膜２４４を覆うブロッキング膜２４６を形成することを含む。
【０３０１】
再び図４４を参照すると、前記情報貯蔵膜６４０上に前記予備ゲート分離領域及び前記ゲート領域６３０を満たす予備ゲート導電膜６５０が形成される。前記予備ゲート導電膜６５０は優れたステップカバレッジを提供する化学気相蒸着法（ＣＶＤ）または原子層化学蒸着法（ＡＬＤ）を用いて形成された多結晶シリコン膜、シリサイド膜、及び金属膜の中の少なくともいずれか１つを含む。一方、前記情報貯蔵膜６４０は前記基板６０１上にも形成され、前記予備ゲート導電膜６５０は前記基板６０１から電気的に分離する。
【０３０２】
図４５を参照すると、前記予備ゲート導電膜６５０の形成後、エッチング工程が実行される。前記エッチング工程は湿式エッチング及び乾式エッチング方法を利用して実行される。前記隆起部Ｂの上部面上の前記予備ゲート導電膜６５０及び前記情報貯蔵膜６４０が除去される。前記予備ゲート分離領域の予備ゲート導電膜６５０が除去される。
【０３０３】
次の工程は図１４Ｆ及び図１４Ｇで説明した実施形態と類似である。
【０３０４】
前記予備ゲート導電膜６５０をパターニングして、導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬが形成される。
【０３０５】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記凹部Ａの前記底面５０３上に配置された底部ＢＰを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底部ＢＰの一端から前記第１側壁６０５または前記第２側壁６０６の中の１つの側壁上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）コンタクト延長部ＣＴを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した他の導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。前記コンタクト延長部ＣＴの露出された上部面は前記隆起部Ｂの上部面と同一平面にある。
【０３０６】
前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬは前記底面６０３上の前記底部ＢＰの他端から前記第１側面６０５及び前記第２側面６０６の中の他の１つの側面上に延長される（ｅｘｔｅｎｄｅｄ  ｏｖｅｒ）ダミー延長部ＤＣＴを含む。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの中のいずれか１つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか１つの導電パターンと隣接した他の導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬの各々は１つのコンタクト延長部ＣＴと１つのダミー延長部ＤＣＴとを含む。
【０３０７】
露出された前記コンタクト延長部ＣＴの上部面を覆うマスクパターン６６０が形成される。前記マスクパターン６６０はダミー延長部ＤＣＴを露出させる。前記マスクパターン６６０を形成することは、前記基板６０１上にマスク膜を形成し、前記マスク膜をパターニングすることを含む。前記マスクパターン６６０は前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬ及び前記絶縁膜６１０〜６１５に対してエッチング選択比を有する物質を含む。例えば、前記マスクパターン６６０はシリコン窒化膜またはフォトレジストパターンを含む。
【０３０８】
図４６を参照すると、前記マスクパターン６６０をエッチングマスクとして用いて、前記マスクパターン６６０によって露出されたダミー延長部ＤＣＴの一部がエッチングされる。前記ダミー延長部ＤＣＴの一部がエッチングされ、ダミーリセス部６６２が形成される。前記ダミー延長部ＤＣＴの長さは前記コンタクト延長部ＣＴの長さより短いことがある。前記ダミーリセス部６６２によって前記絶縁膜６１０〜６１５の側壁部の一部が露出される。前記ダミー延長部ＤＣＴをエッチングすることは、前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬに対するエッチング率が前記マスクパターン６６０及び前記絶縁膜６１０〜６１５より高いエッチングレシピを利用することができる。前記マスクパターン６６０が除去される。
【０３０９】
図４７を参照すると、前記ダミーリセス部６６２を埋め込むダミー絶縁パターン６６４が形成される。前記ダミー絶縁パターン６６４を形成することは、前記基板６０１上にダミー絶縁膜を形成し、前記隆起部Ｂの上部面または前記ストリング選択絶縁膜６１５の上部面をエッチング停止膜として平坦化工程を実行することを含む。前記ダミー絶縁パターン６６４の上部面は前記隆起部Ｂの上部面と同一平面にある。前記ダミー絶縁パターン６６４の上部面は前記ストリング選択絶縁膜６１５及び前記コンタクト延長部ＣＴの上部面と同一平面にある。
【０３１０】
前記隆起部Ｂの上部面上にゲート絶縁膜６７４が形成される。前記ゲート絶縁膜６７４は熱酸化工程を通じて形成される。前記ゲート絶縁膜６７４は４０〜３００Å厚さのシリコン酸化膜を含む。前記ゲート絶縁膜６７４が熱酸化工程で形成される場合、露出された前記セル領域αの前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬのコンタクト延長部ＣＴの上部面に酸化膜が形成されるので、前記ゲート絶縁膜６７４を形成する前に、前記凹部Ａを覆い、前記隆起部Ｂを露出するマスク層が追加で形成される。前記マスク層は絶縁膜であり得る。
【０３１１】
前記ゲート絶縁膜６７４上にゲート電極６７６が形成される。前記ゲート電極６７６の両側の前記隆起部Ｂにソースドレイン領域６７３が形成される。前記ソースドレイン領域６７３は高濃度のドーパントでドーピングされた領域であり得る。
【０３１２】
図４８を参照すると、前記ゲート電極６７６の両側にゲートスペーサ６７８が形成される。前記基板６０１の全面を覆う第１層間絶縁膜６８０が形成される。前記第１層間絶縁膜６８０はシリコン酸化膜を含む。前記第１層間絶縁膜６８０をエッチングして、前記コンタクト延長部ＣＴの上部面を露出するコンタクト開口部６８６、前記ドレイン領域６２３を露出するビットライン開口部６８４、及び前記周辺回路領域βの前記ゲート電極６７６を露出する周辺回路開口部６８６が形成される。前記ソースドレイン領域を露出させる開口部が形成される。前記第１層間絶縁膜６８０をエッチングすることは、異方性エッチング工程を利用することを含む。
【０３１３】
上述のように、前記ゲート絶縁膜６７４が熱酸化工程で形成され、前記セル領域αの前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬのコンタクト延長部ＣＴの上部面にマスク層を形成した場合、前記第１層間絶縁膜６８０をエッチングする過程で前記マスク層はエッチングされ、前記コンタクト延長部ＣＴが露出される。これと異なり、前記ゲート絶縁膜６７４が熱酸化工程で形成されたが、前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬのコンタクト延長部ＣＴの上部にマスク層を形成しないので、酸化膜が形成された場合、前記第１層間絶縁膜６８０をエッチングする過程で、前記酸化膜が除去されて前記コンタクト延長部ＣＴが露出される。
【０３１４】
再び図３７を参照すると、前記コンタクト開口部６８２、前記ビットライン開口部６８４、及び前記周辺回路開口部６８６を各々埋め込むコンタクトプラグＧＣＰ、ＣＰ、ビットラインコンタクトプラグＢＬＣＰ、及び周辺回路コンタクトプラグＰＣＰが形成される。
【０３１５】
接地選択コンタクトプラグＧＣＰは前記接地選択ラインＧＳＬのコンタクト延長部ＣＴと電気的に接続される。前記ワードラインコンタクトプラグＣＰは前記ワードラインＷＬ１〜ＷＬ４と電気的に接続される。前記コンタクトプラグＧＣＰ、ＣＰは各々前記導電パターンＧＳＬ、ＷＬ１〜ＷＬ４、ＳＳＬより高い伝導性を有する物質を含む。前記周辺回路コンタクトプラグＰＣＰは前記ゲート電極６７６と電気的に接続される。前記周辺回路コンタクトプラグＰＣＰは前記ゲート電極６７６より高い伝導性を有する物質を含む。例えば、前記コンタクトプラグＧＣＰ、ＣＰ、ビットラインコンタクトプラグＢＬＣＰ、及び周辺回路コンタクトプラグＰＣＰはタングステンを含む。
【０３１６】
前記接地選択コンタクトプラグＧＣＰ上に第２導電ラインＭＬ２が形成される。前記ワードラインコンタクトプラグＣＰ上に第１導電ラインＭＬ１が形成される。前記ビットラインコンタクトプラグＢＬＣＰ上にビットラインＢＬが形成される。前記周辺回路コンタクトプラグＰＣＰ上に第４導電ラインＭＬ４が形成される。前記第２導電ラインＭＬ２、第１導電ラインＭＬ１、ビットラインＢＬ、及び第４導電ラインＭＬ４を形成されることは、前記第１層間絶縁膜６８０上に導電膜を形成し、パターニングすることを含む。
【０３１７】
前記第２導電ラインＭＬ２、第１導電ラインＭＬ１、及び第４導電ラインＭＬ４を覆う第２層間絶縁膜６９０が形成される。前記第２層間絶縁膜６９０は前記第１層間絶縁膜６８０と同一の物質を含むことができる。前記第２層間絶縁膜６９０を貫通し、ストリング選択ラインＳＳＬのコンタクト延長部ＣＴを露出する開口部を埋め込むストリング選択コンタクトプラグＳＣＰが形成される。前記ストリング選択コンタクトプラグＳＣＰは前記ストリング選択ラインＳＳＬより伝導性が高い物質を含む。前記ストリング選択コンタクトプラグＳＣＰ上に第３導電ラインＭＬ３が形成される。前記第３導電ラインＭＬ３を形成することは、第２層間絶縁膜６９０上に導電膜を形成し、パターニングすることを含む。これによって、図３７を参照して説明した半導体素子が提供される。
【０３１８】
図３８を参照して説明した本発明の第６実施形態の変形例に係る半導体素子の形成方法を説明する。
【０３１９】
図３８を参照すると、図４０〜図４８、及び図３７を参照して説明したメモリセルの形成方法において、前記基板６００に前記凹部Ａ及び前記隆起部Ｂを形成することは、前記基板６００上に絶縁膜６０４を形成し、凹部Ａ上の絶縁膜６０４をエッチングし、隆起部Ｂ上の絶縁膜６０４を残すことを含む。
【０３２０】
図４７を参照して説明した周辺回路の形成方法において、前記周辺回路領域βの前記隆起部Ｂの上部面上に半導体膜６７２が形成される。例えば、前記半導体膜６７２は前記隆起部Ｂの前記絶縁膜６０４上にボンディングする工程または前記半導体膜６７２を成長させることを利用して形成される。例えば、前記半導体膜６７２は多結晶シリコンまたは単結晶シリコンを含む。前記半導体膜６７２上にゲート絶縁膜６７４が形成される。
【０３２１】
図３９を参照して説明した本発明の第６実施形態の他の変形例に係る半導体素子の形成方法を説明する。
【０３２２】
図３９を参照すると、図４０〜図４８、及び図３７を参照して説明した半導体素子の形成方法において、前記第１側壁６０５及び前記第２側壁６０６の中の少なくとも１つの側壁は、前記底面６０３に傾くように形成される。この場合、前記コンタクト延長部ＣＴ及び前記ダミー延長部ＤＣＴは前記底面６０３及び前記底部ＢＰに傾くように形成される。前記絶縁膜６１０〜６１５の側壁部は前記底面６０３に傾くように形成される。
【０３２３】
本発明の第１実施形態及び第３実施形態に係る半導体素子は上述の図２４〜図２６及び図２７〜図３４を参照して説明した半導体素子の形成方法を参照して形成される。
【０３２４】
本発明の第２実施形態及び第４実施形態に係る半導体素子は、上述の図３７〜図３９及び図４０〜図４８を参照して説明した半導体素子の形成方法を参照して形成される。
【０３２５】
本発明の適用例を説明する。
【０３２６】
図４９は、本発明の実施形態に係る半導体素子を含むメモリシステムの一例を示す概略ブロック図である。
【０３２７】
図４９を参照すると、メモリシステム１１００は、ＰＤＡ、ポータブル（Ｐｏｒｔａｂｌｅ）コンピュータ、ウェッブタブレット（ｗｅｂｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅｐｈｏｎｅ）、デジタルミュージックプレーヤ（Ｄｉｇｉｔａｌｍｕｓｉｃｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙｃａｒｄ）、または情報を無線環境で送信及び／または受信することができるすべての素子に適用することができる。
【０３２８】
メモリシステム１１００はコントローラ１１１０、キーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイのような入出力装置１１２０、メモリ１１３０、インターフェース１１４０、及びバス１１５０を含む。メモリ１１３０とインターフェース１１４０はバス１１５０を通じて相互疎通する。
【０３２９】
コントローラ１１１０は少なくとも１つのマイクロプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラ、またはそれらと類似な他のプロセス装置を含む。メモリ１１３０はコントローラによって実行された命令を貯蔵するのに用いることができる。入出力装置１１２０はシステム１１００の外部からデータまたは信号が入力されるか、またはシステム１１００の外部にデータまたは信号を出力する。例えば、入出力装置１１２０はキーボード、キーパッドまたはディスプレイ素子を含む。
【０３３０】
メモリ１１３０は本発明の実施形態に係る不揮発性メモリ素子を含む。メモリ１１３０はまた他の種類のメモリ、任意の随時接近が可能な揮発性メモリ、その他多様な種類のメモリをさらに含む。
【０３３１】
インターフェース１１４０はデータを通信ネットワークに送り出すか、またはネットワークからデータを受ける役割を果たす。
【０３３２】
図５０は、本発明の実施形態に係る半導体素子を備えるメモリカードの一例を示す概略ブロック図である。
【０３３３】
図５０を参照すれと、高容量のデータ貯蔵能力を支援するためのメモリカード１２００は、本発明に係るフラッシュメモリ装置１２１０を装着する。本発明に係るメモリカード１２００はホスト（Ｈｏｓｔ）とフラッシュメモリ装置１２１０との間の諸般のデータ交換を制御するメモリコントローラ１２２０を含む。
【０３３４】
ＳＲＡＭ１２２１はプロセッシングユニット１２２２の動作メモリとして用いられる。ホストインターフェース１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック１２２４はマルチビットフラッシュメモリ装置１２１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェース１２２５は本発明のフラッシュメモリ装置１２１０とインタフェーシングする。プロセシングユニット１２２２はメモリコントローラ１２２０のデータ交換のための諸般の制御動作を実行する。図示しないが、本発明に係るメモリカード１２００はホスト（Ｈｏｓｔ）とのインタフェーシングのためのコードデータを貯蔵するＲＯＭ（図示しない）などをさらに提供することができることはこの分野の通常的な知識を習得した者等に自明である。
【０３３５】
図５１は、本発明に係る半導体素子を装着する情報処理システムの一例を示す概略ブロック図である。
【０３３６】
図５１を参照すると、モバイル器機やデスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリシステム１３１０が装着される。本発明に係る情報処理システム１３００は、フラッシュメモリシステム１３１０と、システムバス７６０に電気的に各々接続されたモデム１３２０と、中央処理装置１３３０と、ＲＡＭ１３４０と、ユーザインターフェース１３５０とを含む。フラッシュメモリシステム１３１０は上述のメモリシステムまたはフラッシュメモリシステムと実質的に同一に構成される。フラッシュメモリシステム１３１０には中央処理装置１３３０によって処理されたデータまたは外部から入力されたデータが貯蔵される。ここで、上述のフラッシュメモリシステム１３１０は半導体ディスク装置（ＳＳＤ）に構成することができ、この場合、情報処理システム１３００は大容量のデータをフラッシュメモリシステム１３１０に安定的に貯蔵することができる。そして信頼性の増大によって、フラッシュメモリシステム１３１０はエラー訂正に必要となる資源を節減することができるので、高速のデータ交換機能を情報処理システム１３００に提供することができる。図示しないが、本発明に係る情報処理システム１３００は、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置をさらに包含できることはこの分野の通常の知識を習得した者には自明であろう。
【０３３７】
また、本発明に係るフラッシュメモリ装置またはメモリシステムは多様な形態のパッケージに実装することができる。例えば、本発明に係るフラッシュメモリ装置またはメモリシステムはＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化して実装される。
【０３３８】
図５２は、本発明の実施形態に係る不揮発性メモリ素子のブロック図である。
【０３３９】
図５２を参照すると、本発明に係る不揮発性メモリ素子１４００は、メモリセルアレイ１４３０、コントロールロジック回路１４４０、電圧発生器１４１０、セルアレイ１４３０の両側に配置されたデコーディング回路１４２０、及びページバッファ１４５０を含む。
【０３４０】
前記半導体メモリ素子は基板、実質的に基板に法線として配置されるメモリストリング、及び少なくとも２つのロウデコーダを含む。前記メモリストリングは複数の貯蔵セルと、複数のワードラインとを含む。前記複数のワードラインは、前記メモリストリングの第１側の一ロウデコーダと電気的に接続されたワードラインの第１グループ、及び前記メモリストリングの第２側の他のロウデコーダと電気的に接続されたワードラインの第２グループを含む。前記セルアレイ部の一端及び他端の外部に延長する配線は両側のロウデコーダと接続される。これによって、第１ロウデコーダは前記メモリストリングの第１側のストリング選択ラインの一グループと接続され、第２ロウデコーダは前記メモリストリングの第２側のストリング選択ラインの他グループと接続される。これとは異なり、２つのロウデコーダの中のいずれか１つはすべてのストリング選択ラインと接続することができる。
【０３４１】
前記メモリセルアレイ１４００は行（またはワードライン）及び列（またはビットライン）で構成されたマットリンスに配列されたメモリセルを含む。前記メモリセルはＮＡＮＤまたはＮＯＲ構造に配列される。ＮＡＮＤ構造において、各メモリセルスクリング直列に接続されたトランジスタを含む。
【０３４２】
本発明の概念は、端が階段形（ｓｔａｉｒｃａｓｅ  ｆｏｒｍ）で形成され、導電プラグと接続されたワードラインＷＬ１〜ＷＬｎを有する半導体素子に適用することができることは当業者に自明である。
【０３４３】
前記コントロールロジック回路１４４０は不揮発性メモリ素子１４００の動作の全般を制御するように構成される。実施形態において、コントロールロジック回路１４４０は直列のプログラム動作を制御する。例えば、コントロールロジック回路１４４０はプログラムシーケンスを貯蔵するステートマシン（ｓｔａｔｅ  ｍａｃｈｉｎｅ）であり得る。しかし、当業者であれば、コントロールロジック回路１４４０は本明細書に記載した内容に制限されないことは自明である。例えば、コントロールロジック回路１４４０は読み出し及び消去動作をコントロールするように構成される。
【０３４４】
前記コントロールロジック回路１４４０は、ロウアドレスに反応して選択されたワードライン、非選択されたワードライン、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬを駆動する。
【０３４５】
前記デコーディング回路１４２９は電圧発生器１４１０によって発生された電圧を利用して上部ラインを駆動する。例えば、プログラム動作において、前記デコーディング回路１４２０はプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓを各々選択されたワードライン及び非選択されたワードラインに印加する。
【０３４６】
前記ページバッファ１４５０は感知増幅器または書き込みドライバ（ｄｒｉｖｅｒ）として動作することができる。読み出し動作において、前記ページバッファ１４５０は前記メモリセルアレイ１４３０からデータを読み出す。特に、前記ページバッファ１４５０はビットライン電圧を感知し、前記ビットライン電圧によってデータを区別し、区別されたデータを内部に貯蔵する。
【符号の説明】
【０３４７】
１００、１０１    基板
１０３    凹部Ａの底面
１０４    突出部
１０５、１０６    第１、第２側壁
１１０    接地選択絶縁膜
１１１〜１１５    第１〜第５ゲート間絶縁膜
１１６    ストリング選択絶縁膜
１２４    ダミー絶縁パターン
１３２    情報貯蔵膜
１３４    第１絶縁膜（トンネル誘電膜）
１３５    電荷貯蔵膜
１３６    第２絶縁膜（ブロッキング膜）
１６０    第１層間絶縁膜
１７０    第２層間絶縁膜
【図１】
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【図２】
2011049561.tif 000004
【図３】
2011049561.tif 000005
【図４】
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【図５】
2011049561.tif 000007
【図６】
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【図７】
2011049561.tif 000009
【図８】
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【図９】
2011049561.tif 000011
【図１０】
2011049561.tif 000012
【図１１】
2011049561.tif 000013
【図１２】
2011049561.tif 000014
【図１３】
2011049561.tif 000015
【図１４】
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【図１５】
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【図１６】
2011049561.tif 000018
【図１７】
2011049561.tif 000019
【図１８】
2011049561.tif 000020
【図１９】
2011049561.tif 000021
【図２０】
2011049561.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2011049561.tif 000029
【図２８】
2011049561.tif 000030
【図２９】
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【図３０】
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【図３１】
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【図３２】
2011049561.tif 000034
【図３３】
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【図３４】
2011049561.tif 000036
【図３５】
2011049561.tif 000037
【図３６】
2011049561.tif 000038
【図３７】
2011049561.tif 000039
【図３８】
2011049561.tif 000040
【図３９】
2011049561.tif 000041
【図４０】
2011049561.tif 000042
【図４１】
2011049561.tif 000043
【図４２】
2011049561.tif 000044
【図４３】
2011049561.tif 000045
【図４４】
2011049561.tif 000046
【図４５】
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【図４６】
2011049561.tif 000048
【図４７】
2011049561.tif 000049
【図４８】
2011049561.tif 000050
【図４９】
2011049561.tif 000051
【図５０】
2011049561.tif 000052
【図５１】
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【図５２】
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