(57)【要約】【課題】クラウン構造の下部電極形成に溶液エッチングを用いても電極支持膜が剥離脱落したり、収縮して下部電極が倒壊することを抑制し、工程が簡略であり、プロセスコストの増大を抑えたキャパシタの製造方法を提供する。【解決手段】容量コンタクトが形成された第一層間絶縁膜上に、第二層間絶縁膜、電極支持膜、第三層間絶縁膜を順次形成し、次にこれら積層膜を貫通し容量コンタクト表面を露出する第一のホールを形成し、第一のホールの側壁を構成する第二層間絶縁膜および第三層間絶縁膜を後退させ電極支持膜がホール内に突出した第二のホールを形成し、ホール内に突出した支持膜表面を酸化した後、第二のホール内壁に下部電極を形成し、第二層間絶縁膜、第三層間絶縁膜及び電極支持膜表面の酸化膜を溶液エッチングを用いて除去する。【選択図】図１０
2011077118.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第一層間絶縁膜に形成された容量コンタクトと、該容量コンタクトに接続されるクラウン構造の下部電極を有するキャパシタの製造方法において、
（１）前記容量コンタクトが形成された第一層間絶縁膜上に、第二層間絶縁膜、電極支持膜、第三層間絶縁膜を順次形成する工程と、
（２）前記第三層間絶縁膜、支持膜、第二層間絶縁膜を貫通する第一のホールを形成し、前記容量コンタクト表面を露出させる工程と、
（３）前記第一のホールの側壁を構成する第二層間絶縁膜、電極支持膜および第三層間絶縁膜の内、前記第二層間絶縁膜および第三層間絶縁膜の側壁を後退させ、前記電極支持膜がホール内に突出した第二のホールを形成する工程と、
（４）前記第二のホール内に突出した電極支持膜表面を酸化する工程と、
（５）前記第二のホール内壁に下部電極を形成する工程と、
（６）前記第二層間絶縁膜および第三層間絶縁膜を除去し、下部電極の外壁を露出させ、クラウン構造の下部電極を形成する工程と、
（７）前記クラウン構造の下部電極上に容量膜を形成する工程と、
（８）前記容量膜上に上部電極を形成する工程と、
を有することを特徴とするキャパシタの製造方法。
【請求項２】
前記工程（１）において、前記電極支持膜の少なくとも一部に開口パターンを形成した後、前記第三層間絶縁膜を形成する請求項１に記載のキャパシタの製造方法。
【請求項３】
前記電極支持膜に設ける開口パターンは、前記工程（２）において形成する第一のホールに連通するパターンを少なくとも含む請求項２に記載のキャパシタの製造方法。
【請求項４】
前記第一層間膜上にエッチングストッパ膜を介して前記第二層間絶縁膜、電極支持膜、第三層間絶縁膜が成膜される請求項１乃至３のいずれか１項に記載のキャパシタの製造方法。
【請求項５】
前記第二層間絶縁膜および第三層間絶縁膜が酸化シリコンであり、電極支持膜が窒化シリコンである請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置に含まれるキャパシタの製造方法、特にクラウン型キャパシタの製造方法に関する。
【背景技術】
【０００２】
微細化技術の向上によりＤＲＡＭの高密度化が加速されている。従来、シリンダ孔内に形成した下部電極膜の内側面のみを電極として機能させるコンケーブ型キャパシタが用いられていたが、キャパシタの占める面積は減少することからシリンダ孔の径の縮小が余儀なくされている。一方ＤＲＡＭのデバイス動作に必要な容量は維持する必要がある為、シリンダ孔の深さは益々深くなり微細加工の限界が見え始めている。
【０００３】
このような背景から、下部電極の内側のみならず外側も使用することでキャパシタのアスペクト比を低減するクラウン型キャパシタ構造が用いられるようになってきた。
【０００４】
しかし、クラウン型キャパシタは下部電極を保持するシリンダ層間膜を除去することで形成されるが、シリンダ層間膜除去に用いるウエットエッチング時に下部電極に応力が加わることで下部電極が倒れ隣接した下部電極同士が直接接触してショートするという問題が発生する。これはシリンダ層間膜除去後に下部電極が底部でのみ支持されている為であり、横方向の応力に対して非常に脆弱な構造であることに起因している。
【０００５】
これに対し、例えば特許文献１（特開２００３−１４２６０５）、特許文献２（特開２００５−２２９０９７）、特許文献３（特開２００５−１５０７４７）、特許文献４（特開２００５−０６４５０４）、特許文献５（特開２００３−２９７９５２）には隣接下部電極同士の接触防止方法が提案されている。
【０００６】
特許文献１ではクラウン型キャパシタの形成において、隣接下部電極同士の接触防止を目的としたビーム状の電極支持膜を下部電極の外壁にのみ有するクラウン型キャパシタとその製造方法が開示されている。また、特許文献２では、第１電極を囲む円形ディスク（支持膜）を備えるキャパシタが開示されている。
【０００７】
また、特許文献３では、下部電極の内壁及び外壁の両側に電極保護膜を形成したキャパシタが開示されている。しかし、このように、下部電極の両側に電極保護膜を形成した場合、下部電極の内壁に形成された電極保護膜による下部電極の閉塞等の問題が発生する。
【０００８】
前述の通り、下部電極形成時には、ウェットエッチングによりシリンダ層間絶縁膜を除去しているが、特許文献１や２の方法で形成した電極支持膜と下部電極との隙間にウェットエッチング薬液がしみこむ。これにより電極支持膜が下部電極から分離し、下部電極が倒壊しやすくなる。
【０００９】
一方、特許文献４では自己整合的に下部電極頭部に食い込んで形成された電極支持膜を有するクラウン型キャパシタが開示されている。また、その形成方法としてシリンダ層間膜上にハードマスクを形成してシリンダ層間膜に貫通しない第１の開口を形成し、等方性エッチングにて第１の開口を拡張後、絶縁膜（窒化膜等）を成膜し、複数回の加工工程を経てカップ状の電極支持膜を形成し、さらにシリンダ層間膜を貫通し、容量コンタクトを露出するシリンダ孔（第２の開口）を形成した後、等方性エッチングにてシリンダ孔を拡張して電極支持膜の一部をシリンダ孔内に突出させてから下部電極を形成している。本例によれば隣接する下部電極の接触防止に対し一定の効果が認められ、また、電極支持膜が下部電極に食い込んだ状態で形成されているため、ウェットエッチング薬液の染み込みによる分離の問題もない。しかし、工程が複雑であり、プロセスコスト増大の問題、デバイスの良品率低下の問題が発生する。また、下部電極頭部にラッパ状の傾斜部を有することに起因して、下部電極の傾斜部の付け根と頭頂部に応力が集中し、下部電極に断裂や亀裂が入り易く、また容量膜へのダメージが与えられ易く、デバイス良品率が低下するという問題が発生する。
【００１０】
特許文献５でも、電極支持膜が下部電極に食い込んだ状態で形成されているため、ウェットエッチング薬液の染み込みによる分離の問題はない。しかしながら、図６Ａおよび図７Ａに示されるように、湿式エッチングで下部電極２５０ａの内側に残っている酸化膜２６０、第２および第１モールド酸化膜２３０、２１０を除去した際、支持台用膜２２０ｃ（例えば、シリコン窒化物）が収縮し、それにつられて支持台用膜２２ｃに密着している下部電極膜が傾斜し、逆に倒壊の危険性が高まることが懸念される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００３−１４２６０５号公報
【特許文献２】特開２００５−２２９０９７号公報
【特許文献３】特開２００５−１５０７４７号公報
【特許文献４】特開２００５−０６４５０４号公報
【特許文献５】特開２００３−２９７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
したがって、クラウン構造の下部電極形成に溶液エッチングを用いても電極支持膜が分離したり、収縮して下部電極が倒壊することを抑制し、しかも、工程が簡略であり、プロセスコストの増大を抑えたキャパシタの製造方法が望まれる。
【課題を解決するための手段】
【００１３】
上記課題を解決可能な本発明の一実施形態によれば、半導体基板上の第一層間絶縁膜に形成された容量コンタクトと、該容量コンタクトに接続されるクラウン構造の下部電極を有するキャパシタの製造方法において、
（１）前記容量コンタクトが形成された第一層間絶縁膜上に、第二層間絶縁膜、電極支持膜、第三層間絶縁膜を順次形成する工程と、
（２）前記第三層間絶縁膜、支持膜、第二層間絶縁膜を貫通する第一のホールを形成し、前記容量コンタクト表面を露出させる工程と、
（３）前記第一のホールの側壁を構成する第二層間絶縁膜、電極支持膜および第三層間絶縁膜の内、前記第二層間絶縁膜および第三層間絶縁膜の側壁を後退させ、前記電極支持膜がホール内に突出した第二のホールを形成する工程と、
（４）前記第二のホール内に突出した電極支持膜表面を酸化する工程と、
（５）前記第二のホール内壁に下部電極を形成する工程と、
（６）前記第二層間絶縁膜および第三層間絶縁膜を除去し、下部電極の外壁を露出させ、クラウン構造の下部電極を形成する工程と、
（７）前記クラウン構造の下部電極上に容量膜を形成する工程と、
（８）前記容量膜上に上部電極を形成する工程と、
を有することを特徴とするキャパシタの製造方法が提供される。
【発明の効果】
【００１４】
本発明では、キャパシタ下部電極の成膜下地となるホールの中間部分において、ホール内へ突出した状態で支持膜を形成している。その結果、成膜された下部電極は突き出た電極支持膜を挟みこむので接続面積が拡大し電極支持膜の分離を抑制でき、さらに電極支持膜と下部電極との接続部に酸化膜を形成することでウェットエッチングの際にこの酸化膜が除去され、電極支持膜の収縮に伴い下部電極が傾斜することによる課題の発生率を低減させることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図２】本発明の一実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図３】本発明の一実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図４】本発明の一実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図５】本発明の一実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図６】本発明の一実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図７】本発明の一実施形態に係るキャパシタの製造方法を説明する部分断面図であり、（ｂ）は（ａ）の拡大図を示す。
【図８】本発明の一実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図９】本発明の一実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図１０】（ｂ）は本発明の一実施形態に係るキャパシタの製造方法を説明する工程断面図であり、（ａ）は（ｂ）の拡大図を示す。
【図１１】本発明の一実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図１２】支持膜１８のパターン形状の例を説明する概略上面図であり、（ａ）はビーム状に、（ｂ）は格子状にそれぞれ形成した場合を示している。
【図１３】支持膜１８のパターン形状の別の例を説明する概略上面図である。
【図１４】本発明の他の実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図１５】本発明の他の実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図１６】本発明の他の実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【図１７】本発明の他の実施形態に係るキャパシタの製造方法を説明する工程断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施形態例について具体的に説明するが、本発明はこれに限定されるものではない。
【００１７】
＜実施の形態１＞
まず、図１に示すように、従来公知の方法でセルトランジスタ、ビット配線および容量コンタクトまで形成する。
【００１８】
具体的には、分離領域２によって区画されたシリコン基板１上に、ゲート絶縁膜とポリシリコンとタングステンを順次成膜した積層膜４と、窒化シリコンである絶縁膜５を積層して、ホトリソグラフィとドライエッチングによってパターニングを行い、さらに窒化シリコンである絶縁膜を成膜後にエッチバックしてゲートサイドウォール６を形成すると、ゲートが完成する。ゲートをマスクにシリコン基板１内にイオン注入を行い、ソース・ドレインとなる拡散領域３が形成される。前記ゲートパターンの間を２００ｎｍ厚の塗布絶縁材料：ＳＯＤ［Spin On Dielectrics］と５０ｎｍ厚のプラズマＣＶＤ［Chemical Vapor Deposition］法による酸化シリコンを順次積層した層間絶縁膜７で埋め込んでから、ＣＭＰ（Chemical Mechanical Polishing）による平坦化を絶縁膜５が露出するまで実施する。前記ゲートパターンの間にホトリソグラフィとドライエッチングによって、拡散領域３が露出するようにホール（図示せず）を形成し、さらにホールを埋め込むようにタングステンなどの導電膜を成膜して、ＣＭＰにて層間絶縁膜７上の余剰な導電膜を除去すると、拡散領域３に接続されたコンタクト８が形成される。層間絶縁膜７上に１５０ｎｍ厚のプラズマＣＶＤ法による酸化シリコンである層間絶縁膜９を成膜してから、層間絶縁膜９にホトリソグラフィとドライエッチングで加工して、一部のコンタクト８が露出するようにホール（図示せず）を形成する。さらにホールを埋め込むようにタングステンなどの導電膜を成膜して、ＣＭＰにて層間絶縁膜９上の余剰な導電膜を除去すると、コンタクト８に接続されたビットコンタクト１０が完成する。層間絶縁膜９上にタングステンである導電膜１１と窒化シリコンである絶縁膜１２を順次成膜して、ホトリソグラフィとドライエッチングによってパターニングを行い、さらに窒化シリコンである絶縁膜を成膜後にエッチバックしてビット線サイドウォール１３を形成すると、ビット配線が完成する。ビット配線を４００ｎｍ厚のＳＯＤである層間絶縁膜１４（第一層間絶縁膜）で埋め込んでから、ＣＭＰによる平坦化を実施し、次にホトリソグラフィとドライエッチングによって、一部のコンタクト８が露出するようにホール（図示せず）を形成する。さらにホールを埋め込むようにタングステンなどの導電膜を成膜して、ＣＭＰにて層間絶縁膜１４上の余剰な導電膜を除去すると、コンタクト８に接続された容量コンタクト１５が完成する。
【００１９】
次に、図２に示すように、層間絶縁膜１４上に、５０ｎｍ厚の減圧ＣＶＤ法による窒化シリコンであるシリンダストッパ膜１６と、常圧ＣＶＤ法による硼素リンケイ酸ガラス：ＢＰＳＧ［Boro Phospho Silicate Glass］とプラズマＣＶＤ法による酸化シリコンの積層膜である１．８μｍ厚の第二層間絶縁膜１７と、１００ｎｍ厚のＡＬＤ［Atomic Layer Deposition］法による窒化シリコンである電極支持膜１８を順次積層して成膜する。ここで、ＢＰＳＧ膜は、ウエハの反りを抑制するために形成したものであり、本発明の本質ではない。ＣＶＤ法による酸化シリコンのみでも可能である。
【００２０】
次に、図３に示すように、ホトリソグラフィとドライエッチングによって、コンタクト１５の直上に位置する電極支持膜１８を開口して、第二層間絶縁膜１７を露出する。
【００２１】
次に、図４に示すように、電極支持膜１８の開口部分を埋め込むように、３６０ｎｍ厚のプラズマＣＶＤ法による酸化シリコンである第三層間絶縁膜１７ｂを成膜後、ＣＭＰにて平坦化を実施すると、第三層間絶縁膜１７ｂは２１０ｎｍの残膜厚で残留する。このように、電極支持膜１８を第二および第三層間絶縁膜で挟み込む構造にすることが、本発明の製法上のポイントである。
【００２２】
続いて、図５に示すように、ホトリソグラフィとドライエッチングによって、容量コンタクト１５が露出するように第１のホール２３ａを形成する。この時の第１のホール２３ａの直径（Ｘａ）はＸａ＝６５ｎｍであり、深さ（Ｙａ）はＹａ＝２．１６μｍとした。
【００２３】
本実施形態では、ドライエッチングの加工性を考慮し、前もって電極支持膜１８に第１のホール２３ａと連通する開口部を形成しておいたが、図３で第三層間絶縁膜１７ｂをさらに成膜して、一回のドライエッチングで第１のホール２３ａを形成しても良い。
【００２４】
次に、図６に示すように、第二層間絶縁膜１７と第三層間絶縁膜１７ｂを、下記のウェットエッチング条件によってエッチングし、第二層間絶縁膜１７と第三層間絶縁膜１７ｂの側壁を後退させ、第２のホール２３ｂを形成する。この処理により、第二層間絶縁膜１７と第三層間絶縁膜１７ｂをそれぞれ１０ｎｍ膜減りさせて、電極支持膜１８の一部を形成される第２のホール２３ｂ内に１０ｎｍ突起させるのが、本発明の製法上のポイントである。この時の第２のホール２３ｂの直径（Ｘｂ）はＸｂ＝８５ｎｍであり、深さ（Ｙｂ）はＹｂ＝２．１５μｍとなる。これは、第二層間絶縁膜１７を２μｍ厚に成膜し、その上に電極支持膜１８を成膜し、同等の直径のホールを形成する場合と同等の深さのホールとなる。なお、このウェットエッチングでは、第二層間絶縁膜１７の下層のＢＰＳＧ膜はＣＶＤ法による酸化シリコン膜よりエッチングされやすいため段差が形成されることがあるが、図では説明を簡略化するため、そのような段差は示していない。
【００２５】
〔ウェットエッチング条件〕
（１）薬液：希釈フッ化水素酸（混合比は、ＨＦ：純水＝１：５００）
（２）液温：２０℃
（３）酸化シリコン（プラズマＣＶＤ法）のエッチングレート：０．５８９ｎｍ／分
（４）処理時間：１７分
【００２６】
図７に示すように、電極支持膜である窒化シリコンの表面をＯ２プラズマ処理または水及び水素を含む酸化性雰囲気中で行うＷＨ（Wet Hydrogen）酸化により酸化し、第２のホール内に突出した電極支持膜１８表面に支持膜表面酸化膜１８ａを形成する。第２のホール底の窒化シリコンであるシリンダストッパ膜１６及び容量コンタクト１５は、第２のホール２３ｂのアスペクト比が高いため、酸化されない。
【００２７】
次に、図８に示すように、前記第２のホール２３ｂの内壁に沿って、ＣＶＤ法による窒化チタンとチタンの積層構造体である２５ｎｍ厚の下部電極１９を成膜する。この時、下部電極１９は電極支持膜１８を上下で挟みこむようにして成膜される。
【００２８】
次に、図９に示すように、プラズマＣＶＤ法による酸化シリコンであるキャップ膜１７ａで前記ホール２３内を埋め込んでから、ＣＭＰによって電極支持膜１８上のキャップ膜１７ａと下部電極１９を除去して、積層構造体をホール２３内だけに残留させる。この時キャップ膜１７ａは、ホール２３内へＣＭＰスラリーが流入するのを防ぐ蓋の役目を果しており、ＣＭＰ処理後も第２のホール２３ｂの上層部を閉鎖していれば、図示するように下層部まで完全に埋め込むことは不要である。
【００２９】
次に、図１０に示すように、層間絶縁膜１７、キャップ膜１７ａおよび支持膜１８表面の酸化膜１８ａを、下記のウェットエッチング条件によって除去する。この処理により、下部電極１９は側面が全面露出して、クラウン形状に加工される。また下部電極１９の下地となっている層間絶縁膜１４は、シリンダストッパ膜１６で覆われているので、エッチングされること無くそのまま残留する。
【００３０】
〔ウェットエッチング条件〕
（１）薬液：４９ｗｔ％のフッ化水素酸
（２）液温：２０℃
（３）酸化シリコン（プラズマＣＶＤ法）のエッチングレート：６７ｎｍ／秒
（４）処理時間：３４秒
【００３１】
本発明の構造では、電極支持膜１８と下部電極１９の接続面積が拡大しているため、下部電極１９と支持膜１８との接続部に薬液が浸透しても（図１０（ａ）の矢印）、支持膜１８を第２のホール２３ｂ内に突出させない場合と比べて電極支持膜１８の分離が抑制される。
【００３２】
図１１に示すように、下部電極１９の表面に、ＡＬＤ法による酸化アルミニウムと酸化ジルコニウムの積層構造体である７ｎｍ厚の容量膜２０を成膜し、１０ｎｍ厚のＣＶＤ法による窒化チタンと１５０ｎｍ厚のボロンドープシリコンゲルマニウムの積層構造体である上部電極２１で下部電極１９と容量膜２０を埋め込んでから、１００ｎｍ厚のスパッタ法によるタングステンであるプレート電極２２を成膜する。その後、ホトリソグラフィとドライエッチングによって、プレート電極２２と上部電極２１と容量膜２０をパターニングすると、キャパシタが完成する。
【００３３】
以後、プレート電極を層間絶縁膜で埋め込み、ＣＭＰで平坦化してから、上部配線の形成に移行する。
【００３４】
支持膜１８のパターン形状は特に限定されるものではなく、従来と同様にビーム状（図１２（ａ））、格子状（図１２（ｂ））に形成することができる。図１２では、図１０の工程において、支持膜の平面方向で切断した状態の平面図を示している。容量コンタクト１５は下部電極１９に覆われているため実際には見えないが、説明の便宜のために図示している。いずれも、下部電極１９が、第２のホール２３ｂ内に突出した支持膜１８の上下以外に側面も覆うように形成されていることがわかる。
【００３５】
また、支持膜１８のパターン形状としては、図１３に示すように、支持膜１８下の第二層間絶縁膜１７の除去および容量膜２０、上部電極２１の堆積のための開口部２４を部分的に設ける以外はホールパターンのみを形成しても良い。図１３では、図６の工程後の平面図を示しており、説明のため第三層間絶縁膜１７ｂを除いた状態を示している。破線は拡幅した第２のホール２３ｂの形状を示している。この場合も、拡幅したホール２３内に支持膜１８が突出しており、下部電極１９を形成すれば、突出した支持膜１８の側面を覆うように形成される。特に、このような形状は、微細なキャパシタを細密充填して形成する場合に有効である。微細化が進むと、第二層間絶縁膜１７および第三層間絶縁膜１７ｂの除去の際のウェット処理において支持膜１８もエッチングされて細くなり破損しやすくなるが、広範囲に支持膜１８を残すことで支持膜１８の破損を抑制することができる。支持膜１８に形成する開口部２４及び第１のホール２３ａに連通する開口パターンは、第二層間絶縁膜１７上に支持膜を形成した後に同時に形成して、その後第三層間絶縁膜１７ｂを堆積しても良く、また、開口部２４のみを形成した後、第三層間絶縁膜１７ｂを堆積して一回のドライエッチングで第１のホール２３ａを形成しても良い。さらに、図１２に示す例では、開口部２４が第１のホール２３ａに一部懸かるように形成しているが、スペースに余裕があれば第１のホール２３ａに懸からない場所に形成しても良い。例えば、特許文献２に示されるような、相互に接続された円形ディスク状等に支持膜１８を形成し、ディスク状支持膜同士が接触しない略ひし形状の開口部２４を形成し、ディスク状支持膜の中央付近を貫通する第１のホール２３ａを形成するようにしても良い。なお、ホールの形状（下部電極の横断面形状）は例示した円形又は楕円形に限定されず、矩形やその他多角形形状としても良い。
【００３６】
支持膜１８の材料としては、第２層間絶縁膜１７および第三層間絶縁膜１７ｂの除去のウェットエッチングに際して、十分なエッチング選択比を有する材料であり絶縁性を有する材料であればいずれの材料でも良い。通常、第２層間絶縁膜１７および第三層間絶縁膜１７ｂとして酸化シリコン膜を使用することから、酸化シリコン膜とのエッチング選択比が得られる材料として、上記例示した窒化シリコン膜（ＳｉＮ）や酸窒化シリコン膜（ＳｉＯＮ）などを使用するのが好ましい。
【００３７】
本発明において、支持膜１８の厚みは層間絶縁膜１７の除去の際に消失しない程度の厚みであれば特に制限はないが、通常１００ｎｍ以上の厚みが好ましい。また、支持膜１８のホール内への張出量（層間絶縁膜１７のエッチング量）は下部電極厚みより小さく、例えば上記例のように１０ｎｍ程度が好ましい。張出量が大きいと、ＢＰＳＧのエッチング量が大きくなりすぎ、下部電極のホール内への被覆性に影響を与える場合がある。
【００３８】
＜実施の形態２＞
図１４に示すように、実施の形態１において、シリンダストッパ膜１６を成膜した後、ＢＰＳＧ膜及びＣＶＤシリコン酸化膜の積層からなる第二層間絶縁膜１７に代えて、シリコン酸化膜１７−１を２００ｎｍ成膜＋ＢＰＳＧ１７−２を２００ｎｍ成膜を５回繰り返した後、ＬＰ−ＣＶＤ法により成膜温度５５０℃で電極支持膜となるシリコン窒化膜を１００ｎｍ成膜し、電極支持膜をドライエッチングする際にマスクとなるレジスト膜を成膜する。さらに、リソグラフィにより電極支持膜のレジストパターンを形成した後、形成されたレジストパターンをマスクにしてシリコン窒化膜をドライエッチングし、電極支持膜１８のパターンを形成する。続いて、図１５に示すように電極支持膜１８上に、ＢＰＳＧ１７ｂ−２を２００ｎｍ、シリコン酸化膜１７ｂ−１を２００ｎｍ、層間絶縁膜をドライエッチングする際にマスクとなるレジスト膜ＰＲを成膜、パターンニングを行い、図１６に示すようにレジスト膜をマスクとして第１のホールを形成する。続いて、図１７に示すように４９％ＤＨＦによりウェットエッチングを行う。この時、ＢＰＳＧ膜１７−２及び１７ｂ−２はシリコン酸化膜１７−１及び１７ｂ−１よりエッチングされやすいため、第１のホール内の側面はより多く後退した第２のホールとなる。この後、実施の形態１と同様に第２のホール内に突出した電極支持膜１８の表面を酸化し、下部電極膜である窒化チタン／チタンの積層膜を２０ｎｍ／１０ｎｍ成膜する。
【００３９】
本実施形態では、ホールの側面となる第二層間絶縁膜に複数の段差を形成することにより、ホール側面に追従して形成される下部電極の表面積が増大するという効果を奏する。
【符号の説明】
【００４０】
１  シリコン基板
２  分離領域
３  拡散領域
４  積層膜
５  絶縁膜
６  ゲートサイドウォール
７  層間絶縁膜
８  コンタクト
９  層間絶縁膜
１０  ビットコンタクト
１１  導電膜
１２  絶縁膜
１３  ビット線サイドウォール
１４  第一層間絶縁膜
１５  容量コンタクト
１６  シリンダストッパ膜
１７  第二層間絶縁膜
１７ａ  キャップ膜
１７ｂ  第三層間絶縁膜
１８  電極支持膜
１８ａ  支持膜表面酸化膜
１９  下部電極
２０  容量膜
２１  上部電極
２２  プレート電極
２３  ホール
２３ａ  第１のホール
２３ｂ  第２のホール
２４  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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