(57)【要約】【課題】駆動用トランジスタのＶｔｈばらつきの影響を低減し、かつ、低消費電力であり、回路規模、接続点数が増大しない表示装置を提供することを課題とする。【解決手段】複数の画素がそれぞれ、トランジスタと、容量素子と、表示素子と、を有し、容量素子の一方の端子は第１の配線と電気的に接続され、容量素子の他方の端子はトランジスタのゲートと電気的に接続される表示装置である。第１の期間において、トランジスタの第１の端子はトランジスタのゲートと電気的に接続され、トランジスタのゲートは第２の配線と電気的に接続される。第２の期間において、トランジスタの第１の端子はトランジスタのゲートと電気的に接続され、トランジスタの第２の端子は第３の配線と電気的に接続される。第３の期間において、トランジスタの第１の端子は第１の配線と電気的に接続され、トランジスタの第２の端子は表示素子と電気的に接続される。【選択図】図１
2011170335.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有し、
前記複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、を有し、
前記容量素子の一方の端子は第１の配線と電気的に接続され、
前記容量素子の他方の端子は前記トランジスタのゲートと電気的に接続される表示装置であって、
第１の期間において、
前記トランジスタの第１の端子は前記トランジスタのゲートと電気的に接続され、
前記トランジスタの前記ゲートは第２の配線と電気的に接続され、
第２の期間において、
前記トランジスタの前記第１の端子は前記トランジスタの前記ゲートと電気的に接続され、
前記トランジスタの第２の端子は第３の配線と電気的に接続され、
第３の期間において、
前記トランジスタの前記第１の端子は前記第１の配線と電気的に接続され、
前記トランジスタの前記第２の端子は前記表示素子と電気的に接続され、
前記第１乃至前記第３の期間において、前記第１の配線には固定の電位が与えられることを特徴とする表示装置。
【請求項２】
複数の画素を有し、
前記複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、を有し、
前記容量素子の一方の端子は第１の配線と電気的に接続され、
前記容量素子の他方の端子は前記トランジスタのゲートと電気的に接続される表示装置であって、
第１の期間において、
前記トランジスタの第１の端子は前記トランジスタのゲートと電気的に接続され、かつ、前記トランジスタの前記第１の端子は前記第１の配線と電気的に分離され、
前記トランジスタの前記ゲートは第２の配線と電気的に接続され、
前記トランジスタの第２の端子は第３の配線と電気的に分離され、かつ、前記トランジスタの前記第２の端子は前記表示素子と電気的に分離され、
第２の期間において、
前記トランジスタの前記第１の端子は前記トランジスタの前記ゲートと電気的に接続され、かつ、前記トランジスタの前記第１の端子は前記第１の配線と電気的に分離され、
前記トランジスタの前記ゲートは前記第２の配線と電気的に分離され、
前記トランジスタの前記第２の端子は前記第３の配線と電気的に接続され、かつ、前記トランジスタの前記第２の端子は前記表示素子と電気的に分離され、
第３の期間において、
前記トランジスタの前記第１の端子は前記トランジスタの前記ゲートと電気的に分離され、かつ、前記トランジスタの前記第１の端子は前記第１の配線と電気的に接続され、
前記トランジスタの前記ゲートは前記第２の配線と電気的に分離され、
前記トランジスタの前記第２の端子は前記第３の配線と電気的に分離され、かつ、前記トランジスタの前記第２の端子は前記表示素子と電気的に接続され、
第１乃至第３の期間において、前記第１の配線には固定の電位が与えられることを特徴とする表示装置。
【請求項３】
複数の画素を有し、
前記複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、第１乃至第５のスイッチとを有し、
前記容量素子の一方の端子は第１の配線と電気的に接続され、
前記容量素子の他方の端子は前記トランジスタのゲートと電気的に接続され、
前記トランジスタの第１の端子は、前記第１のスイッチを介して前記トランジスタの前記ゲートと電気的に接続され、
前記トランジスタの前記第１の端子は、前記第２のスイッチを介して前記第１の配線と電気的に接続され、
前記トランジスタの前記ゲートは、前記第３のスイッチを介して第２の配線と電気的に接続され、
前記トランジスタの第２の端子は、前記第４のスイッチを介して第３の配線と電気的に接続され、
前記トランジスタの前記第２の端子は、前記第５のスイッチを介して前記表示素子と電気的に接続される
ことを特徴とする表示装置。
【請求項４】
請求項１乃至３のいずれか一において、前記第３の配線はビデオ信号が入力される配線であることを特徴とする表示装置。
【請求項５】
請求項１乃至４のいずれか一において、前記第２の配線には固定の電位が与えられることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発光素子を用いた表示装置及びその駆動方法に関する。特に、電流によって制御される発光素子を用いた表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
発光素子を用いた表示装置が開発されている。例えば、複数の画素にそれぞれ発光素子と、該発光素子に電気的に接続された駆動用トランジスタとを有する表示装置が開発されている。この表示装置は、駆動用トランジスタを用いて発光素子に流れる電流の大きさを制御することにより、各画素の輝度を制御している。
【０００３】
ところが、駆動用トランジスタの閾値電圧（以下、Ｖｔｈという）は、画素毎にばらつきが生じる場合がある。そのため、駆動用トランジスタのＶｔｈのばらつきを補償する閾値補償型の画素回路が検討されている。例えば、閾値補償型の画素回路として、駆動用トランジスタをダイオード接続させた回路構成を有する表示装置が検討されている（特許文献１）。
【０００４】
特許文献１に示される画素回路は、駆動用トランジスタＱ１のゲートとソースがダイオード接続した構造を有している。また、容量Ｃ２と、信号線Ｕｉと、信号線Ｓｊとを有し、駆動用トランジスタＱ１のゲートに容量Ｃ２の一方の端子が電気的に接続され、容量Ｃ２の他方の端子に信号線Ｕｉが電気的に接続され、駆動用トランジスタＱ１のドレインに信号線Ｓｊが電気的に接続されている。特許文献１に示される画素回路を有する表示装置は、信号線Ｕｉの電位を３段階に変化させることが可能であり、駆動用トランジスタＱ１のドレインに所定の電位を与えた状態で、容量Ｃ２の他方の端子の電位を変化させることにより駆動用トランジスタＱ１のＶｔｈ補償を行うことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０４７７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に示される画素回路を有する表示装置は、信号線Ｓｊとは別に信号線Ｕｉが必要であるため消費電力が増大する。また、信号線Ｕｉの振幅電圧を大きくする必要があるため、消費電力が増大する。また、信号線Ｕｉの制御回路が必要となり回路規模が増大する。特に、信号線Ｕｉの電位を３段階に変化させる必要がある。そのため、信号線Ｕｉの制御回路をデジタル回路とすることが困難であるため、制御回路の回路規模はさらに増大する。また、信号線Ｕｉを行別に異なるタイミングで制御する必要がある。そのため、外部回路により信号線Ｕｉを制御する場合、画素回路が設けられた基板と外部回路との接続点数が増大する。例えば、画素回路が６４０行であれば、接続点数が６４０個増える。
【０００７】
そこで、駆動用トランジスタのＶｔｈばらつきの影響を低減することができ、かつ、低消費電力であり、回路規模、接続点数が増大しない表示装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一形態は、複数の画素を有し、複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、を有している。容量素子の一方の端子は第１の配線と電気的に接続され、容量素子の他方の端子はトランジスタのゲートと電気的に接続されている。そして、第１の期間において、トランジスタの第１の端子はトランジスタのゲートと電気的に接続され、トランジスタのゲートは第２の配線と電気的に接続されている。そして、第２の期間において、トランジスタの第１の端子はトランジスタのゲートと電気的に接続され、トランジスタの第２の端子は第３の配線と電気的に接続されている。そして、第３の期間において、トランジスタの第１の端子は第１の配線と電気的に接続され、トランジスタの第２の端子は表示素子と電気的に接続されている。第１乃至第３の期間において、第１の配線には固定の電位が与えられる。
【０００９】
また、本発明の一形態は、複数の画素を有し、複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、を有している。容量素子の一方の端子は第１の配線と電気的に接続され、容量素子の他方の端子はトランジスタのゲートと電気的に接続されている。そして、第１の期間において、トランジスタの第１の端子はトランジスタのゲートと電気的に接続され、かつ、トランジスタの第１の端子は第１の配線と電気的に分離されている。トランジスタのゲートは第２の配線と電気的に接続されている。トランジスタの第２の端子は第３の配線と電気的に分離され、かつ、トランジスタの第２の端子は表示素子と電気的に分離されている。そして、第２の期間において、トランジスタの第１の端子はトランジスタのゲートと電気的に接続され、かつ、トランジスタの第１の端子は第１の配線と電気的に分離されている。トランジスタのゲートは第２の配線と電気的に分離されている。トランジスタの第２の端子は第３の配線と電気的に接続され、かつ、トランジスタの第２の端子は表示素子と電気的に分離されている。そして、第３の期間において、トランジスタの第１の端子はトランジスタのゲートと電気的に分離され、かつ、トランジスタの第１の端子は第１の配線と電気的に接続されている。トランジスタのゲートは第２の配線と電気的に分離されている。トランジスタの第２の端子は第３の配線と電気的に分離され、かつ、トランジスタの第２の端子は表示素子と電気的に接続されている。第１乃至第３の期間において、第１の配線には固定の電位が与えられる。
【００１０】
また、本発明の一形態は、複数の画素を有し、複数の画素はそれぞれ、トランジスタと、容量素子と、表示素子と、第１乃至第５のスイッチとを有している。容量素子の一方の端子は第１の配線と電気的に接続され、容量素子の他方の端子はトランジスタのゲートと電気的に接続されている。トランジスタの第１の端子は、第１のスイッチを介してトランジスタのゲートと電気的に接続されている。トランジスタの第１の端子は、第２のスイッチを介して第１の配線と電気的に接続されている。トランジスタのゲートは、第３のスイッチを介して第２の配線と電気的に接続されている。トランジスタの第２の端子は、第４のスイッチを介して第３の配線と電気的に接続されている。トランジスタの第２の端子は、第５のスイッチを介して表示素子と電気的に接続されている。第１乃至第３の期間において、第１の配線には固定の電位が与えられる。
【００１１】
上記において、第３の配線にはビデオ信号が入力される。また、上記において、第２の配線には固定の電位が与えられる。
【００１２】
また、本明細書等において、接続という記載は、電気的に接続される場合を含むとする。そのため、ＡとＢとが接続されると記載する場合、ＡとＢとの間には、ＡとＢとの電気的な接続を可能にする素子（例えば、スイッチ、トランジスタ、容量素子、抵抗素子、ダイオードなど）が１つ以上接続されることが可能である。
【発明の効果】
【００１３】
本発明は、上記構成を有することにより、駆動用トランジスタのＶｔｈばらつきの影響を低減することができ、かつ、低消費電力であり、回路規模、接続点数が増大しない表示装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】表示装置が有する画素の回路構成及び駆動方法（動作）の模式図の一例。
【図２】表示装置が有する画素に適用することが可能なタイミングチャートの一例。
【図３】表示装置が有する画素の回路構成及び駆動方法の模式図の一例。
【図４】表示装置が有する画素の回路構成及び駆動方法の模式図の一例。
【図５】表示装置が有する画素の回路構成の一例。
【図６】表示装置が有する画素に適用することが可能なタイミングチャートの一例。
【図７】表示装置が有する画素の回路構成及び駆動方法（動作）の模式図の一例。
【図８】表示装置が有する画素の回路構成及び駆動方法（動作）の模式図の一例。
【図９】表示装置が有する画素の回路構成及び駆動方法（動作）の模式図の一例。
【図１０】表示装置が有する画素の回路構成の一例。
【図１１】表示装置が有する画素の回路構成の一例。
【図１２】表示装置が有する画素の回路構成の一例。
【図１３】表示装置が有する画素の回路構成の一例。
【図１４】表示装置が有する画素の回路構成の一例。
【図１５】表示装置が有する画素の回路構成の一例。
【図１６】表示装置が有する画素の回路構成の一例。
【図１７】表示装置が有する画素の回路構成の一例。
【図１８】表示装置が有する画素の回路構成の一例。
【図１９】表示装置が有する画素の回路構成の一例。
【図２０】表示装置が有する画素に適用することが可能なタイミングチャートの一例。
【図２１】表示装置が有する画素の回路構成の一例。
【図２２】表示装置が有する画素の回路構成の一例。
【図２３】表示装置が有する画素の回路構成の一例。
【図２４】表示装置が有する画素の回路構成の一例。
【図２５】表示装置が有する画素の回路構成の一例。
【図２６】表示装置が有する画素に適用することが可能なタイミングチャートの一例。
【図２７】表示装置が有する画素の回路構成の一例。
【図２８】表示装置が有する画素の回路構成の一例。
【図２９】表示装置が有する画素の回路構成の一例。
【図３０】表示装置のブロック図の一例。
【図３１】表示装置の作製方法の一例を示す図。
【図３２】表示装置の作製方法の一例を示す図。
【図３３】表示装置の作製方法の一例を示す図。
【図３４】表示装置の上面図及び断面図の一例。
【図３５】表示装置を用いた電子機器の一例を示す図。
【発明を実施するための形態】
【００１５】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態および実施例の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００１６】
（実施の形態１）
本実施の形態では、表示素子として発光素子を用いた表示装置の一例と、その駆動方法の一例について説明する。本実施の形態における表示装置は複数の画素を有しているが、以下では、１つの画素における回路構成の一例と、その駆動方法の一例について説明する。なお、本実施の形態における表示装置が有する複数の画素は、それぞれ同じ回路構成を有するとものとし、駆動方法も同じであるものとする。従って、本実施の形態における表示装置が有する他の画素についても、以下と同様の回路構成、駆動方法とすることができる。
【００１７】
本実施の形態における表示装置が有する画素について、図１（Ａ）〜（Ｃ）を参照して説明する。図１（Ａ）〜（Ｃ）は、画素の回路構成、及び駆動方法（動作）の模式図の一例を示す。図１（Ａ）は、画素を初期化する場合の動作と、そのときの回路構成の模式図の一例を示す。図１（Ｂ）は、画素にビデオ信号を書き込む動作と、そのときの回路構成の模式図の一例を示す。図１（Ｃ）は、ビデオ信号に応じた表示を行う動作と、そのときの回路構成の模式図の一例を示す。
【００１８】
本実施の形態における表示装置が有する画素は、トランジスタ１０１、容量素子１０２、及び表示素子１０３を有している。トランジスタ１０１は、ゲート、ソース、ドレインを有している。ただし、ソースやドレインの機能は、採用するトランジスタの極性や、回路動作における電流の方向によって入れ替わることがある。そのため、本明細書においては、ソース又はドレインを、第１の端子、第２の端子ということにする。容量素子１０２が有する二つの電極を、第１の端子、第２の端子という。表示素子１０３は、電極１０３Ａと電極１０３Ｂとに挟まれた構造を有することができる。表示素子１０３として、ＥＬ素子のように電流によって制御される素子、発光素子を用いることができる。
【００１９】
図１（Ａ）における回路構成、動作について説明する。図１（Ａ）は、画素を初期化する場合の例である。なお、以下では、ＡとＢが電気的に接続された状態をＡとＢが導通状態にあるといい、ＡとＢが電気的に分離された状態をＡとＢが非導通状態にあるという。
【００２０】
図１（Ａ）において、トランジスタ１０１の第１の端子は、トランジスタ１０１のゲートと導通状態になる。トランジスタ１０１のゲートは、配線２１３と導通状態になる。容量素子１０２の第１の端子は、配線２１２と導通状態になる。容量素子１０２の第２の端子は、トランジスタ１０１のゲートと導通状態になる。また、トランジスタ１０１の第１の端子は、配線２１２と非導通状態になる。トランジスタ１０１の第２の端子は、表示素子１０３の第１の電極１０３Ａと非導通状態になる。トランジスタ１０１の第２の端子は、配線２１１と非導通状態になる。また、配線２１２、配線２１３には、固定の電位Ｖ２、Ｖ３が与えられている。したがって、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、配線２１３の電位（Ｖ３）とおおむね等しい値になる。また、容量素子１０２の第１の端子の電位は、配線２１２の電位（Ｖ２）とおおむね等しい値になる。
【００２１】
なお、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）が配線２１３の電位（Ｖ３）とおおむね等しい値になると、トランジスタ１０１はオンになる。すると、トランジスタ１０１の第２の端子の電位は、減少し始める。やがて、トランジスタ１０１の第２の端子の電位がＶ３−｜Ｖｔｈ１０１｜まで減少したところで、トランジスタ１０１はオフになる。
【００２２】
次に、図１（Ｂ）における回路構成、動作について説明する。図１（Ｂ）は、画素にビデオ信号を書き込む場合の例である。
【００２３】
図１（Ｂ）において、トランジスタ１０１の第１の端子は、トランジスタ１０１のゲートと導通状態のままである。トランジスタ１０１の第２の端子は、配線２１１と導通状態になる。容量素子１０２の第１の端子は、配線２１２と導通状態のままである。容量素子１０２の第２の端子は、トランジスタ１０１のゲートと導通状態のままである。また、トランジスタ１０１の第１の端子は、配線２１２と非導通状態のままである。トランジスタ１０１の第２の端子は、表示素子１０３の第１の電極１０３Ａと非導通状態のままである。また、配線２１１には、ビデオ信号Ｖｄａｔａが与えられている。したがって、トランジスタ１０１の第２の端子の電位は、配線２１１の電位（Ｖｄａｔａ）とおおむね等しい値になる。配線２１１の電位（Ｖｄａｔａ、ビデオ信号の電位）は、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）よりも高い値とすることができる。これにより、トランジスタ１０１はオンになるので、配線２１１と、トランジスタ１０１の第１の端子及びトランジスタ１０１のゲートとは、導通状態になる。すると、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、Ｖ３から上昇し始める。やがて、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、Ｖｄａｔａ−｜Ｖｔｈ１０１｜（Ｖｔｈ１０１はトランジスタ１０１の閾値電圧）まで上昇する。すると、トランジスタ１０１はオフになるので、配線２１１と、トランジスタ１０１の第１の端子及びトランジスタ１０１のゲートとは、非導通状態になる。よって、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、おおむねＶｄａｔａ−｜Ｖｔｈ１０１｜になる。このとき、容量素子１０２は、トランジスタ１０１のゲートと、配線２１２との間の電位差を保持することができる。
【００２４】
次に、図１（Ｃ）における回路構成、動作について説明する。図１（Ｃ）は、ビデオ信号に応じた表示を行う場合の例である。
【００２５】
図１（Ｃ）において、トランジスタ１０１の第１の端子は、配線２１２と導通状態になる。トランジスタ１０１の第２の端子は、表示素子１０３の第１の電極１０３Ａと導通状態になる。容量素子１０２の第１の端子は、配線２１２と導通状態のままである。容量素子１０２の第２の端子は、トランジスタ１０１のゲートと導通状態のままである。また、トランジスタ１０１の第１の端子は、トランジスタ１０１のゲートと非導通状態になる。トランジスタ１０１の第２の端子は、配線２１１と非導通状態になる。また、配線２１２には、固定電位Ｖ２が与えられている。したがって、トランジスタ１０１の第１の端子の電位（Ｖ１１）は、配線２１２の電位（Ｖ２）とおおむね等しい値になる。このとき、トランジスタ１０１のゲートの電位（Ｖ１２）は、容量素子１０２によって、おおむねＶｄａｔａ−｜Ｖｔｈ１０１｜に維持される。よって、トランジスタ１０１のゲートとソースとの間の電位差（Ｖｇｓ）は、おおむねＶｄａｔａ−｜Ｖｔｈ１０１｜−Ｖ２になる。これにより、トランジスタ１０１が飽和領域で動作する場合、トランジスタ１０１のドレイン電流、すなわち表示素子１０３に流れる電流は、トランジスタ１０１の閾値電圧に依存しない値とすることができる。このようにして、トランジスタ１０１の閾値電圧を補償し、ビデオ信号Ｖｄａｔａに応じた表示を行うことができる。
【００２６】
図２は、本実施の形態における表示装置が有する画素に適用することが可能なタイミングチャートの一例を示す。図２に示すタイミングチャートは、期間Ｔ１と期間Ｔ２と期間Ｔ３とを有する。期間Ｔ１と期間Ｔ２とを合わせてアドレス期間という。期間Ｔ１と期間Ｔ２と期間Ｔ３とを合わせて１フレーム期間という。図２に示すタイミングチャートには、ノード１１の電位Ｖ１１及びノード１２の電位Ｖ１２の一例をそれぞれ示す。ノード１１は、トランジスタ１０１の第１の端子に接続されるノードのことをいう。ノード１２は、トランジスタ１０１のゲートに接続されるノードのことをいう。
【００２７】
図２において、電位Ｖ３は配線２１３の電位である。電位Ｖ２は配線２１２の電位である。電位Ｖｄａｔａは、配線２１１に入力される信号が有する電位である。電位Ｖ２、電位Ｖ３はそれぞれ固定電位である。電位Ｖ２は、電位Ｖｄａｔａの最大値よりも高い値、又は電位Ｖｄａｔａの最大値とおおむね等しい値とすることができる。電位Ｖ３は、電位Ｖ２よりも低い値とすることができる。また、電位Ｖ３は、電位Ｖｄａｔａの最小値よりも低い値、又は電位Ｖｄａｔａの最小値とおおむね等しい値とすることができる。
【００２８】
図２における期間Ｔ１は、図１（Ａ）に示す動作が行われる期間である。期間Ｔ１において、ノード１１、すなわちトランジスタ１０１の第１の端子の電位（Ｖ１１）、及びノード１２、すなわちトランジスタ１０１のゲートの電位（Ｖ１２）は、配線２１３の電位（Ｖ３）とおおむね等しい値になる。
【００２９】
次に、期間Ｔ２について説明する。図２における期間Ｔ２は、図１（Ｂ）に示す動作が行われる期間である。期間Ｔ２において、ノード１１の電位Ｖ１１、及びノード１２の電位Ｖ１２はそれぞれ上昇し、Ｖｄａｔａ−｜Ｖｔｈ１０１｜まで上昇する。
【００３０】
次に、期間Ｔ３について説明する。図２における期間Ｔ３は、図１（Ｃ）に示す動作が行われる期間である。期間Ｔ３において、ノード１１の電位Ｖ１１は、配線２１２の電位（Ｖ２）とおおむね等しい値になる。ノード１２の電位Ｖ１２は、容量素子１０２によって、おおむねＶｄａｔａ−｜Ｖｔｈ１０１｜に維持される。
【００３１】
本実施の形態における表示装置が有する画素において、トランジスタ１０１は、電流を表示素子１０３に供給する機能を有することができる。その電流は、トランジスタ１０１のゲートとソースとの間の電位差（Ｖｇｓ）に応じた値とすることができる。よって、トランジスタ１０１は、表示素子１０３の駆動用トランジスタとしての機能を有するものとすることができる。
【００３２】
また、トランジスタ１０１は、Ｐチャネル型とすることができる。Ｐチャネル型のトランジスタは、ＶｇｓがＶｔｈより小さくなった場合にオンするものである。ただし、トランジスタ１０１は、Ｎチャネル型とすることも可能である。Ｎチャネル型のトランジスタは、ＶｇｓがＶｔｈより大きくなった場合にオンするものである。
【００３３】
Ｎチャネル型のトランジスタを用いる場合は、Ｐチャネル型のトランジスタを用いた場合の電位と逆の電位に設定することで動作させることができる。その場合は、Ｐチャネル型のトランジスタの回路構成とは、逆の電位に設定されるように回路構成を適宜変更すればよい。
【００３４】
容量素子１０２は、トランジスタ１０１のゲートの電位を維持する機能を有することができる。すなわち、容量素子１０２は、トランジスタ１０１のＶｇｓを保持する機能を有することができる。すなわち、容量素子１０２は、保持容量としての機能を有することができる。
【００３５】
表示素子１０３は、電極１０３Ａと電極１０３Ｂとに挟まれた構造を有することができる。表示素子１０３としては、ＥＬ素子などの発光素子を用いることができる。ただし、表示素子１０３は、三つの電極を有する構造とすることも可能である。
【００３６】
表示装置が有する複数の画素において、各画素の電極１０３Ｂは互いに接続された構造を有することができる。すなわち、電極１０３Ｂは、共通電極、対向電極、陰極などとしての機能を有することができる。
【００３７】
電極１０３Ｂには、固定の電位Ｖ１が印加される。電位Ｖ１は、コモン電極、又は陰極に印加される電位である。ただし、電極１０３Ｂには、信号を入力することも可能である。これにより、表示素子１０３に逆バイアスを印加することができる。
【００３８】
電極１０３Ａは、画素電極としての機能を有することができる。
【００３９】
配線２１１には、信号の電位Ｖｄａｔａが入力される。電位Ｖｄａｔａは、ビデオ信号としての機能を有することができる。すなわち、配線２１１は、信号線、ビデオ信号線、又はソース信号線としての機能を有することができる。また、電位Ｖｄａｔａは、アナログ信号である。ただし、電位Ｖｄａｔａは、デジタル信号であってもよい。電位Ｖｄａｔａとしてデジタル信号を採用することにより、デジタル時間階調を実現することができる。
【００４０】
配線２１２には、固定の電位Ｖ２が供給される。電位Ｖ２は、アノード電位としての機能を有することができる。配線２１２は、電源線、又はアノード線としての機能を有することができる。電位Ｖ２は、電位Ｖ１よりも高い値（Ｖ２＞Ｖ１）とすることができる。ただし、表示素子１０３の正極と負極とが反転する場合、電位Ｖ２は、電位Ｖ１よりも低い値とすることが可能である。
【００４１】
配線２１３には、固定の電位Ｖ３が供給される。電位Ｖ３は、初期化電位又は基準電位としての機能を有することができる。配線２１３は、電源線又は初期化用配線としての機能を有することができる。また、電位Ｖ３は、電位Ｖ２よりも低い値（Ｖ３＜Ｖ２）とすることができる。または、電位Ｖ３は、電位Ｖｄａｔａの最小値よりも低い値、又は電位Ｖｄａｔａの最小値とおおむね等しい値とすることができる。または、電位Ｖ３は、電位Ｖ１とおおむね等しい値とすることができる。これにより、電位の種類を減らすことができるので、電源回路の構成を簡単にすることができる。
【００４２】
また、本実施の形態における表示装置が有する画素は、他の素子、例えばスイッチ、トランジスタ、ダイオード、容量素子などを有する構成とすることができる。
【００４３】
また、本実施の形態における表示装置は、複数の色要素（例えば、赤、青、緑、白、イエロー、マゼンダ、シアンなど）を有することができる。この場合、本実施の形態における表示装置が有する画素は、複数の色要素別に分けることができる。
【００４４】
この場合、各色要素に属する画素別に、トランジスタ１０１のチャネル幅（Ｗ）、チャネル長（Ｌ）、又はＷ／Ｌ比を変えることができる。例えば、緑の色要素に属する画素が有するトランジスタ１０１のＷ／Ｌ比は、赤（又は青）の色要素に属する画素が有するトランジスタ１０１のＷ／Ｌ比よりも小さくすることができる。これにより、ビデオ信号の値を変えることなく、赤、青、緑それぞれの表示素子の発光効率のバランスを調整することができる。その結果、画素にビデオ信号を供給する回路（例えばソースドライバ）の構成を簡単にすることができる。または、画素にビデオ信号を供給する回路（例えばソースドライバ）に必要な電源の数又は信号の数を少なくすることができる。
【００４５】
また、各色要素に属する画素別に、配線２１２に供給する電位の値を変えることができる。これにより、ビデオ信号の値を変えることなく、赤、青、緑それぞれの表示素子の発光効率のバランスを調整することができる。
【００４６】
本実施の形態によれば、トランジスタ１０１（駆動用トランジスタ）のＶｔｈばらつきの影響を低減することができ、トランジスタ１０１のＶｔｈばらつきの影響を受けずに各画素の輝度を制御することが可能な表示装置を提供することができる。また、Ｖｔｈ補正のために用いる配線２１２、配線２１３には、それぞれ固定の電位が供給されている。そのため、低消費電力であり回路規模、接続点数が増大しない表示装置を提供することができる。
【００４７】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【００４８】
（実施の形態２）
本実施の形態における表示装置が有する画素について、図３（Ａ）〜（Ｃ）を参照して説明する。図３（Ａ）〜（Ｃ）は、画素の回路構成、及び駆動方法（動作）の模式図について、図１（Ａ）とは異なる例を示す。以下では、図１（Ａ）と異なる点について説明し、図１（Ａ）と同じ点については説明を省略する。
【００４９】
図３（Ａ）における回路構成、動作について説明する。図３（Ａ）は、画素を初期化する場合の例である。図３（Ａ）において、トランジスタ１０１のゲートが配線２１２と導通状態になる。配線２１３が省略されるところが図１（Ａ）と異なる。この期間（期間Ｔ１）において、配線２１２の電位はＶ３とすることができる。よって、期間Ｔ１において、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、配線２１２の電位（Ｖ３）とおおむね等しい値になる。これにより、配線２１３を省略することができる。その結果、画素開口率の向上、歩留まりの向上、製造コストの削減などを図ることができる。
【００５０】
また、図３（Ａ）において、配線２１２は配線２１１と概略直交して配置することができる。この場合、配線２１２は行方向に配置される。これにより、行別に画素を制御することができるので、線順次駆動を実現することができる。
【００５１】
次に、図３（Ｂ）における回路構成、動作について説明する。図３（Ｂ）は、画素を初期化する場合の例である。図３（Ｂ）において、トランジスタ１０１のゲートが配線２１１と導通状態になる。配線２１３が省略されるところが図１（Ａ）と異なる。この期間（期間Ｔ１）において、配線２１１の電位はＶ３とすることができる。よって、期間Ｔ１において、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、配線２１１の電位（Ｖ３）とおおむね等しい値になる。これにより、配線２１３を省略することができる。その結果、画素開口率の向上、歩留まりの向上、製造コストの削減などを図ることができる。
【００５２】
次に、図３（Ｃ）における回路構成、動作について説明する。図３（Ｃ）は画素を初期化する場合の例である。図３（Ｃ）において、トランジスタ１０１のゲートが表示素子１０３の電極１０３Ａと導通状態になる。配線２１３が省略されるところが図１（Ａ）と異なる。この場合、容量素子１０２に保持される電荷は表示素子１０３により放電され、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は低下する。これにより、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、所定の電位（例えばＶｄａｔａよりも低い値、Ｖ１＋Ｖｔｈ１０３（Ｖｔｈ１０３は表示素子１０３の閾値電圧））に設定される。こうして、配線２１３を省略することができるので、画素開口率の向上、歩留まりの向上、製造コストの削減などを図ることができる。
【００５３】
その後の動作、すなわち画素にビデオ信号を書き込む動作、及びビデオ信号に応じた表示を行う動作については、図１（Ｂ）及び図１（Ｃ）と同様とすることができる。そのときの回路構成については、図１（Ｂ）及び図１（Ｃ）において、配線２１３を省略した構成とすることができる。
【００５４】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【００５５】
（実施の形態３）
本実施の形態における表示装置が有する画素について、図４（Ａ）〜（Ｃ）を参照して説明する。図４（Ａ）〜（Ｃ）は、画素の回路構成、及び駆動方法（動作）の模式図について、図１（Ａ）とは異なる例を示す。以下では、図１（Ａ）と異なる点について説明し、図１（Ａ）と同じ点については説明を省略する。
【００５６】
図４（Ａ）における回路構成、動作について説明する。図４（Ａ）は、画素を初期化する場合の例である。図４（Ａ）において、容量素子１０２の第１の端子が配線２１３と導通状態になり、トランジスタ１０１のゲートが配線２１３と非導通状態になる。この点が図１（Ａ）と異なる。配線２１３の電位は、期間Ｔ３から期間Ｔ１に切り替わるタイミングで低下するものとする。よって、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、容量素子１０２の容量結合によって低下する。これにより、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、所定の値（例えばＶｄａｔａよりも低い値）に設定される。このように、容量素子１０２の容量結合を用いて、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）を制御することにより、トランジスタやスイッチ等の数を減らすことができる。そのため、これらのトランジスタやスイッチ等の導通状態を制御する回路を省略することできる。こうして、本実施の形態の画素を駆動するための回路の構成を簡単にすることができる。
【００５７】
また、図４（Ａ）において、配線２１３は配線２１１と直交して配置することができる。この場合、配線２１３は行方向に配置される。これにより、行別に画素を制御することができるので、線順次駆動を実現することができる。
【００５８】
次に、図４（Ｂ）における回路構成、動作について説明する。図４（Ｂ）は、画素を初期化する場合の例である。図４（Ｂ）において、トランジスタ１０１の第１の端子がトランジスタ１０１のゲートと非導通状態になる。この点が図１（Ａ）と異なる。
【００５９】
次に、図４（Ｃ）における回路構成、動作について説明する。図４（Ｃ）は、画素を初期化する場合の例である。図４（Ｃ）において、トランジスタ１０１の第２の端子が表示素子１０３の電極１０３Ａと導通状態になる。この点が図１（Ａ）と異なる。この場合、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、電極１０３Ａの電位が電極１０３Ｂの電位よりも低くなるように設定されるとよい。これにより、表示素子１０３に電流が生じ、表示素子１０３が微発光することを防止することができる。また、表示素子１０３に逆バイアスを印加することができるので、表示素子１０３の不良の改善又は寿命の向上などを図ることができる。なお、図１（Ｂ）、図３（Ａ）、図３（Ｂ）、図４（Ａ）及び図４（Ｂ）において、トランジスタ１０１の第２の端子を表示素子１０３の電極１０３Ａと導通状態にすることも可能である。
【００６０】
その後の動作、すなわち画素にビデオ信号を書き込む動作、及びビデオ信号に応じた表示を行う動作については、図１（Ｂ）及び図１（Ｃ）と同様とすることができる。そのときの回路構成についても、図１（Ｂ）及び図１（Ｃ）と同様とすることができる。
【００６１】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【００６２】
（実施の形態４）
本実施の形態における表示装置が有する画素について、図５〜図９を参照して説明する。図５は、図１（Ａ）〜（Ｃ）に示す動作を実現することが可能な画素の回路構成の一例を示す。図６は、図５に示す画素に適用することが可能なタイミングチャートの一例を示す。図７〜図９は、各期間における図５に示す画素の動作の一例を示す。
【００６３】
図５に示す画素は、トランジスタ１０１、容量素子１０２、及び表示素子１０３に加えて、スイッチ３０１、スイッチ３０２、スイッチ３０３、スイッチ３０４、及びスイッチ３０５を有する。スイッチ３０１は、トランジスタ１０１の第２の端子と配線２１１との間に接続される。スイッチ３０２は、トランジスタ１０１の第１の端子とトランジスタ１０１のゲートとの間に接続される。スイッチ３０３は、トランジスタ１０１の第１の端子と配線２１２との間に接続される。スイッチ３０４は、トランジスタ１０１のゲートと配線２１３との間に接続される。スイッチ３０５は、トランジスタ１０１の第２の端子と表示素子１０３の電極１０３Ａとの間に接続される。
【００６４】
図６は、図５に示す画素に適用することが可能なタイミングチャートの一例を示す。図６に示すタイミングチャートは、期間Ｔ１と期間Ｔ２と期間Ｔ３とを有する。図６に示すタイミングチャートには、ノード１１の電位（Ｖ１１）、及びノード１２の電位（Ｖ１２）に加え、スイッチ３０１〜３０５のオンとオフとのタイミングの一例をそれぞれ示す。ノード１１は、トランジスタ１０１の第１の端子に接続されるノードのことをいう。ノード１２は、トランジスタ１０１のゲートに接続されるノードのことをいう。
【００６５】
期間Ｔ１〜Ｔ３における画素の動作について、図６及び図７〜図９を参照して説明する。
【００６６】
図６における期間Ｔ１は、画素を初期化する動作が行われる期間である。この期間Ｔ１における画素の動作の一例を図７に示す。期間Ｔ１では、スイッチ３０１はオフになり、スイッチ３０２はオンになり、スイッチ３０３はオフになり、スイッチ３０４はオンになり、スイッチ３０５はオフになる（図６、図７参照）。これにより、トランジスタ１０１の第１の端子は、トランジスタ１０１のゲートと導通状態になる。トランジスタ１０１のゲートは、配線２１３と導通状態になる。容量素子１０２の第１の端子は、配線２１２と導通状態になる。容量素子１０２の第２の端子は、トランジスタ１０１のゲートと導通状態になる。また、トランジスタ１０１の第１の端子は、配線２１２と非導通状態になる。トランジスタ１０１の第２の端子は、表示素子１０３の第１の電極１０３Ａと非導通状態になる。トランジスタ１０１の第２の端子は、配線２１１と非導通状態になる。また、配線２１２、配線２１３には、固定の電位Ｖ２、Ｖ３が与えられている。その結果、ノード１１の電位（Ｖ１１）、及びノード１２の電位（Ｖ１２）は、配線２１３の電位（Ｖ３）とおおむね等しい値になる。また、容量素子１０２の第１の端子の電位は、配線２１２の電位（Ｖ２）とおおむね等しい値になる。
【００６７】
図６における期間Ｔ２は、画素にビデオ信号を書き込む動作が行われる期間である。この期間Ｔ２における画素の動作の一例を図８に示す。期間Ｔ２では、スイッチ３０１はオンになり、スイッチ３０２はオンのままであり、スイッチ３０３はオフのままであり、スイッチ３０４はオフになり、スイッチ３０５はオフのままである（図６、図８参照）。これにより、トランジスタ１０１の第１の端子は、トランジスタ１０１のゲートと導通状態のままである。トランジスタ１０１の第２の端子は、配線２１１と導通状態になる。容量素子１０２の第１の端子は、配線２１２と導通状態のままである。容量素子１０２の第２の端子は、トランジスタ１０１のゲートと導通状態のままである。また、トランジスタ１０１の第１の端子は、配線２１２と非導通状態のままである。トランジスタ１０１の第２の端子は、表示素子１０３の第１の電極１０３Ａと非導通状態のままである。また、配線２１１には、ビデオ信号Ｖｄａｔａが与えられている。
【００６８】
その結果、トランジスタ１０１の第２の端子の電位は、配線２１１の電位（Ｖｄａｔａ）とおおむね等しい値になる。配線２１１の電位（Ｖｄａｔａ、ビデオ信号の電位）は、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）よりも高い値とすることができる。これにより、トランジスタ１０１はオンになるので、配線２１１と、トランジスタ１０１の第１の端子及びトランジスタ１０１のゲートとは、導通状態になる。すると、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、Ｖ３から上昇し始める。やがて、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、Ｖｄａｔａ−｜Ｖｔｈ１０１｜（Ｖｔｈ１０１はトランジスタ１０１の閾値電圧）まで上昇する。すると、トランジスタ１０１はオフになるので、配線２１１と、トランジスタ１０１の第１の端子及びトランジスタ１０１のゲートとは、非導通状態になる。よって、トランジスタ１０１の第１の端子の電位（Ｖ１１）、及びトランジスタ１０１のゲートの電位（Ｖ１２）は、おおむねＶｄａｔａ−｜Ｖｔｈ１０１｜になる。このとき、容量素子１０２は、トランジスタ１０１のゲートと、配線２１２との間の電位差を保持することができる。
【００６９】
図６における期間Ｔ３は、ビデオ信号に応じた表示が行われる期間である。この期間Ｔ３における画素の動作の一例を図９に示す。期間Ｔ３では、スイッチ３０１はオフになり、スイッチ３０２はオフになり、スイッチ３０３はオンになり、スイッチ３０４はオフのままになり、スイッチ３０５はオンになる（図６、図９参照）。これにより、トランジスタ１０１の第１の端子は、配線２１２と導通状態になる。トランジスタ１０１の第２の端子は、表示素子１０３の第１の電極１０３Ａと導通状態になる。容量素子１０２の第１の端子は、配線２１２と導通状態のままである。容量素子１０２の第２の端子は、トランジスタ１０１のゲートと導通状態のままである。また、トランジスタ１０１の第１の端子は、トランジスタ１０１のゲートと非導通状態になる。トランジスタ１０１の第２の端子は、配線２１１と非導通状態になる。また、配線２１２には、固定電位Ｖ２が与えられている。
【００７０】
その結果、トランジスタ１０１の第１の端子の電位（Ｖ１１）は、配線２１２の電位（Ｖ２）とおおむね等しい値になる。このとき、トランジスタ１０１のゲートの電位（Ｖ１２）は、容量素子１０２によって、おおむねＶｄａｔａ−｜Ｖｔｈ１０１｜に維持される。よって、トランジスタ１０１のゲートとソースとの間の電位差（Ｖｇｓ）は、おおむねＶｄａｔａ−｜Ｖｔｈ１０１｜−Ｖ２になる。これにより、トランジスタ１０１が飽和領域で動作する場合、トランジスタ１０１のドレイン電流、すなわち表示素子１０３に流れる電流は、トランジスタ１０１の閾値電圧に依存しない値とすることができる。このようにして、トランジスタ１０１の閾値電圧を補償し、ビデオ信号Ｖｄａｔａに応じた表示を行うことができる。
【００７１】
スイッチ３０１〜３０５にはトランジスタを用いることができる。スイッチ３０１〜３０５に用いるトランジスタは、全て同じ導電型（例えばＰチャネル型又はＮチャネル型）を有していてもよいし、一部が異なる導電型を有していてもよい。例えば、スイッチ３０１、スイッチ３０４、スイッチ３０５はＮチャネル型とし、スイッチ３０２、スイッチ３０３はＰチャネル型とすることができる。スイッチ３０３は、高電位の配線２１２と接続されているため、Ｐチャネル型であるとよい。これにより、トランジスタのソースの電位を高電位とすることができるため、Ｖｇｓの絶対値を大きくすることができる。そのため、スイッチとして、正確な動作を行うことができる。スイッチ３０４は、低電位の配線２１３と接続されているため、Ｎチャネル型であるとよい。これにより、トランジスタのソースの電位を低電位とすることができるため、Ｖｇｓを大きくすることができる。そのため、スイッチとして、正確な動作を行うことができる。スイッチ３０１、スイッチ３０２、スイッチ３０５は、Ｐチャネル型を用いてもよいし、Ｎチャネル型を用いてもよい。
【００７２】
また、スイッチ３０１〜３０５に用いるトランジスタは、全てのトランジスタのチャネル形成領域を同じ材料で構成してもよいし、一部のトランジスタのチャネル形成領域を異なる材料で構成してもよい。異なる材料で構成する場合、材料自体を異ならせてもよいし、材料自体は同じで結晶性を異ならせてもよい。例えば、スイッチ３０１〜３０５に用いるトランジスタは、チャネル形成領域としてシリコンを用いることができる。またはそれ以外の材料を用いることができる。それ以外の材料としては、例えば、酸化物半導体を用いることができる。また、スイッチ３０１〜３０５の一部は、チャネル形成領域としてシリコンを用い、スイッチ３０１〜３０５の他の一部は、チャネル形成領域として酸化物半導体を用いることができる。
【００７３】
例えば、スイッチ３０２及びスイッチ３０４に用いるトランジスタは、チャネル形成領域として酸化物半導体を用いるとよい。チャネル形成領域として酸化物半導体を用いることにより、トランジスタのオフ電流を低減することができる。これにより、容量素子１０２から失われる電荷の量を減らすことができる。スイッチ３０３及びスイッチ３０５に用いるトランジスタは、チャネル形成領域としてシリコンを用いるとよい。特に、チャネル形成領域として、多結晶シリコン又は単結晶シリコンを用いるとよい。これにより、トランジスタの移動度を高くすることができるので、トランジスタに電流が生じることによる、電圧降下を抑制することができる。
【００７４】
スイッチ３０３として用いるトランジスタのＷ／Ｌ（Ｗはチャネル幅、Ｌはチャネル長）比は、スイッチ３０２、スイッチ３０１又はスイッチ３０４として用いるトランジスタのＷ／Ｌ比よりも大きいとよい。また、スイッチ３０５として用いるトランジスタのＷ／Ｌ比は、スイッチ３０２、スイッチ３０１又はスイッチ３０４として用いるトランジスタのＷ／Ｌ比よりも大きいとよい。
【００７５】
スイッチ３０３として用いるトランジスタのＷ／Ｌ比が大きいことにより、期間Ｔ３において、トランジスタ１０１の第１の端子の電位が電圧降下によりＶ２から低下することを抑制することができる。また、スイッチ３０５として用いるトランジスタのＷ／Ｌ比が大きいことにより、期間Ｔ３において、トランジスタ１０１の第１の端子の電位が電圧降下により上昇することを抑制することができる。また、スイッチ３０２として用いるトランジスタのＷ／Ｌ比及びスイッチ３０４として用いるトランジスタのＷ／Ｌ比が小さいことにより、トランジスタのオフ電流を小さくすることができ、容量素子１０２から失われる電荷の量を小さくすることができる。
【００７６】
また、スイッチ３０３として用いるトランジスタのＷ／Ｌ比は、スイッチ３０５として用いるトランジスタのＷ／Ｌ比よりも大きいとよい。なぜなら、トランジスタ１０１の第１の端子の電位の変動のほうが、トランジスタ１０１の第２の端子の電位の変動よりも、表示素子１０３に生じる電流に与える影響が大きいからである。トランジスタ１０１の第１の端子の電位が変動すると、Ｖｇｓが変動してしまうためである。
【００７７】
また、スイッチ３０２として用いるトランジスタとスイッチ３０４として用いるトランジスタとの両方又は一方は、マルチゲート構造（例えばゲートが複数ある構造）であるとよい。これにより、トランジスタのオフ電流を小さくすることができるので、容量素子１０２から失われる電荷の量を少なくすることができる。
【００７８】
以上のようにスイッチの導通状態を制御することによって、図５に示す画素は、画素を初期化する動作、画素にビデオ信号を書き込む動作、ビデオ信号に応じた表示を行う動作を実現することができる。
【００７９】
本実施の形態によれば、トランジスタ１０１（駆動用トランジスタ）のＶｔｈばらつきの影響を低減することができ、トランジスタ１０１のＶｔｈばらつきの影響を受けずに各画素の輝度を制御することが可能な表示装置を提供することができる。また、Ｖｔｈ補正のために用いる配線２１２、配線２１３には、それぞれ固定の電位が供給されている。そのため、低消費電力であり回路規模、接続点数が増大しない表示装置を提供することができる。
【００８０】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【００８１】
（実施の形態５）
本実施の形態における表示装置が有する画素について、図１０〜図１６を参照して説明する。
【００８２】
図１０は、図１（Ａ）〜（Ｃ）に示す動作を実現することが可能な画素の回路構成について、図５とは異なる例を示す。以下では、図５と異なる点について説明する。図１０において、スイッチ３０４がトランジスタ１０１の第１の端子と配線２１３との間に接続される。この点が図５と異なる。図１０において、画素の動作は、図６、図７〜図９と同様に行うことができる。
【００８３】
図１１は、図１（Ａ）〜（Ｃ）に示す動作を実現することが可能な画素の回路構成について、図５とは異なる例を示す。以下では、図５と異なる点について説明する。図１１において、容量素子１０２の第１の端子が配線２１３と接続される。この点が図５と異なる。図１１において、画素の動作は、図６、図７〜図９と同様に行うことができる。
【００８４】
図１２は、図３（Ａ）に示す動作を実現することが可能な画素の回路構成の一例を示す。以下では、図５と異なる点について説明する。図１２において、スイッチ３０４が省略され、配線２１３が省略される。この点が図５と異なる。図１２において、画素の動作は、期間Ｔ１においてスイッチ３０３がオンになり、期間Ｔ１において配線２１２の電位がＶ３になる。この点が図５、図６と異なる。上記構成を用いることにより、スイッチの数及び配線の数を減らすことができる。
【００８５】
図１３は、図３（Ｂ）に示す動作を実現することが可能な画素の回路構成の一例を示す。以下では、図５と異なる点について説明する。図１３において、配線２１３が省略され、スイッチ３０４がトランジスタ１０１の第１の端子と配線２１１との間に接続される。この点が図５と異なる。図１３において、画素の動作は、期間Ｔ１において配線２１１の電位がＶ３になる。この点が図５、図６と異なる。上記構成を用いることにより、配線の数を減らすことができる。
【００８６】
なお、図１３において、スイッチ３０４がトランジスタ１０１のゲートと配線２１１との間に接続される構成とすることができる。この構成においても、図３（Ｂ）に示す動作を実現することが可能である。
【００８７】
図１４は、図３（Ｃ）に示す動作を実現することが可能な画素の回路構成の一例を示す。以下では、図５と異なる点について説明する。図１４において、配線２１３が省略され、スイッチ３０４がトランジスタ１０１のゲートと電極１０３Ａとの間に接続される。この点が図５と異なる。上記構成を用いることにより、配線の数を減らすことができる。
【００８８】
図１５は、図４（Ａ）に示す動作を実現することが可能な画素の回路構成の一例を示す。以下では、図５と異なる点について説明する。図１５において、スイッチ３０４が省略され、容量素子１０２の第１の端子が配線２１３と接続される。この点が図５と異なる。図１５において、画素の動作は、期間Ｔ３から期間Ｔ１に切り替わるタイミングで配線２１３の電位が低下する。この点が図５、図６と異なる。
【００８９】
図４（Ｂ）に示す動作を実現することが可能な画素としては、図５に示す画素と同じ回路構成を用いることが可能である。ただし、画素の動作は、期間Ｔ１においてスイッチ３０２がオフになる。この点が、図５、図６と異なる。
【００９０】
図１６は、図１（Ａ）〜（Ｃ）に示す動作を実現することが可能な画素の回路構成について、図５とは異なる例を示す。以下では、図５と異なる点について説明する。図１６において、スイッチ３０５が省略され、トランジスタ１０１の第２の端子と表示素子１０３の電極１０３Ａとが接続される。この点が図５と異なる。なお、図１０〜図１５において、スイッチ３０５が省略され、トランジスタ１０１の第２の端子と表示素子１０３の電極１０３Ａとが接続されることも可能である。
【００９１】
本実施の形態によれば、トランジスタ１０１（駆動用トランジスタ）のＶｔｈばらつきの影響を低減することができ、トランジスタ１０１のＶｔｈばらつきの影響を受けずに各画素の輝度を制御することが可能な表示装置を提供することができる。また、Ｖｔｈ補正のために用いる配線２１２、配線２１３には、それぞれ固定の電位が供給されている。そのため、低消費電力であり回路規模、接続点数が増大しない表示装置を提供することができる。
【００９２】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【００９３】
（実施の形態６）
本実施の形態における表示装置が有する画素について、図１７〜図２０を参照して説明する。
【００９４】
図１７は、図５に示す画素において、画素が配線３１１〜３１５と接続される場合の回路構成の一例を示す。スイッチ３０１〜３０５の導通状態は、各々、配線３１１〜３１５の電位によって制御することができる。
【００９５】
また、複数のスイッチを有する場合において、これらのスイッチのオンとオフとのタイミングがおおむね等しい、又はこれらのスイッチの一部とそれ以外でオンとオフとのタイミングが反転している場合は、これらのスイッチを制御する配線を１本にまとめることができる。「配線を１本にまとめる」の定義について説明する。例えば、配線Ａが端子Ｔと接続され、配線Ｂが端子Ｕと接続される。この場合、配線Ａと配線Ｂとを１本にまとめるとは、配線Ａと配線Ｂとの一方が省略され、配線Ａと配線Ｂとの他方が端子Ｔ及び端子Ｕと接続されることをいう。
【００９６】
図１８は、配線３１３と配線３１５とを１本にまとめる場合の画素の回路構成の一例を示す。スイッチ３０３のオンとオフとのタイミングは、スイッチ３０５のオンとオフとのタイミングとおおむね等しい場合が多い。したがって、配線３１３と配線３１５とを１本にまとめることができる。図１８に示す画素では、配線３１５が省略され、スイッチ３０５の導通状態は、配線３１３の電位によって制御される。なお、配線３１３が省略され、スイッチ３０３の導通状態が配線３１５の電位によって制御されることも可能である。
【００９７】
また、スイッチ３０３及びスイッチ３０５のオンとオフとのタイミングは、スイッチ３０２のオンとオフとのタイミングと反転している場合が多い。したがって、配線３１２と配線３１３、配線３１２と配線３１５、又は配線３１２と配線３１３と配線３１５とを、１本にまとめることが可能である。このような場合、スイッチ３０２として用いられる素子の極性は、スイッチ３０３及びスイッチ３０５として用いられる素子の極性とは逆になっていることが好ましい。例えば、スイッチ３０２としてＮチャネル型トランジスタ、又はＰＮＰ型トランジスタが用いられる場合、スイッチ３０３及びスイッチ３０５としては、Ｐチャネル型トランジスタ又はＮＰＮ型トランジスタが用いられることが好ましい。
【００９８】
また、スイッチとして、様々な素子（例えばトランジスタ、ダイオード、抵抗素子など）、又は様々な回路（例えばＣＭＯＳのスイッチ、アナログスイッチなど）を用いることが可能である。
【００９９】
図１９には、図５に示す画素において、スイッチとしてトランジスタが用いられる場合の画素の回路構成の一例を示す。スイッチ３０１〜３０５として、各々、トランジスタ３０１Ａ〜３０５Ａが用いられる。トランジスタ３０１Ａ〜３０５Ａは、各々、スイッチ３０１〜３０５と同様の機能を有する。トランジスタ３０１Ａの第１の端子は、配線２１１と接続され、トランジスタ３０１Ａの第２の端子は、トランジスタ１０１の第２の端子と接続され、トランジスタ３０１Ａのゲートは、配線３１１と接続される。トランジスタ３０２Ａの第１の端子は、トランジスタ１０１の第１の端子と接続され、トランジスタ３０２Ａの第２の端子は、トランジスタ１０１のゲートと接続され、トランジスタ３０２Ａのゲートは、配線３１２と接続される。トランジスタ３０３Ａの第１の端子は、配線２１２と接続され、トランジスタ３０３Ａの第２の端子は、トランジスタ１０１の第１の端子と接続され、トランジスタ３０３Ａのゲートは、配線３１３と接続される。トランジスタ３０４Ａの第１の端子は、配線２１３と接続され、トランジスタ３０４Ａの第２の端子は、トランジスタ１０１のゲートと接続され、トランジスタ３０４Ａのゲートは、配線３１４と接続される。トランジスタ３０５Ａの第１の端子は、トランジスタ１０１の第２の端子と接続され、トランジスタ３０５Ａの第２の端子は、表示素子１０３の一方の電極１０３Ａと接続され、トランジスタ３０５Ａのゲートは、配線３１５と接続される。
【０１００】
また、トランジスタ３０１Ａ〜３０５Ａは、Ｐチャネル型とすることができる。このように全てのトランジスタを同じ極性にすることで、工程数の削減、製造コストの削減、歩留まりの向上などを図ることができる。ただし、トランジスタ３０１Ａ〜３０５Ａのすべて又は一部をＮチャネル型とすることも可能である。
【０１０１】
図１９に示す画素の動作の一例について、図２０を参照して説明する。図２０は、図１９に示す画素に適用することが可能なタイミングチャートの一例を示す。図２０に示すタイミングチャートは、期間Ｔ１と期間Ｔ２と期間Ｔ３とを有する。図２０に示すタイミングチャートには、ノード１１の電位（Ｖ１１）、及びノード１２の電位（Ｖ１２）に加え、電位Ｓ３１１〜Ｓ３１５を示す。電位Ｓ３１１〜Ｓ３１５は、各々、配線３１１〜３１５に入力される信号の電位の一例である。配線３１１〜３１５は、各々、信号線としての機能を有することが可能である。
【０１０２】
期間Ｔ１において、電位Ｓ３１１、電位Ｓ３１２、電位Ｓ３１３、電位Ｓ３１４、電位Ｓ３１５は、各々、Ｈレベル、Ｌレベル、Ｈレベル、Ｌレベル、Ｈレベルになる。期間Ｔ２において、電位Ｓ３１１、電位Ｓ３１２、電位Ｓ３１３、電位Ｓ３１４、電位Ｓ３１５は、各々、Ｌレベル、Ｌレベル、Ｈレベル、Ｈレベル、Ｈレベルになる。期間Ｔ３において、電位Ｓ３１１、電位Ｓ３１２、電位Ｓ３１３、電位Ｓ３１４、電位Ｓ３１５は、各々、Ｈレベル、Ｈレベル、Ｌレベル、Ｈレベル、Ｌレベルになる。このようにして、図５、図６と同様の動作を行うことができる。
【０１０３】
本実施の形態によれば、トランジスタ１０１（駆動用トランジスタ）のＶｔｈばらつきの影響を低減することができ、トランジスタ１０１のＶｔｈばらつきの影響を受けずに各画素の輝度を制御することが可能な表示装置を提供することができる。また、Ｖｔｈ補正のために用いる配線２１２、配線２１３には、それぞれ固定の電位が供給されている。そのため、低消費電力であり回路規模、接続点数が増大しない表示装置を提供することができる。
【０１０４】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０１０５】
（実施の形態７）
本実施の形態における表示装置が有する画素について、図２１〜図２９を参照して説明する。
【０１０６】
図２１は、図１０に示す画素において、スイッチとしてトランジスタが用いられる場合の画素の回路構成の一例を示す。以下では、図１９と異なる点について説明する。図２１において、トランジスタ３０４Ａの第２の端子がトランジスタ１０１の第１の端子と接続される。この点が図１９と異なる。
【０１０７】
図２２は、図１３に示す画素において、スイッチとしてトランジスタが用いられる場合の画素の回路構成の一例を示す。以下では、図１９と異なる点について説明する。図２２において、トランジスタ３０４Ａの第１の端子が配線２１１と接続され、トランジスタ３０４Ａの第２の端子がトランジスタ１０１の第１の端子と接続される。この点が図１９と異なる。
【０１０８】
図２３は、図１４に示す画素において、スイッチとしてトランジスタが用いられる場合の画素の回路構成の一例を示す。以下では、図１９と異なる点について説明する。図２３において、トランジスタ３０４Ａの第１の端子が電極１０３Ａと接続され、配線２１３が省略される。この点が図１９と異なる。
【０１０９】
図２４は、図１６に示す画素において、スイッチとしてトランジスタが用いられる場合の画素の回路構成の一例を示す。以下では、図１９と異なる点について説明する。図２４において、トランジスタ３０５Ａ、及び配線３１５が省略され、トランジスタ１０１の第２の端子が電極１０３Ａと接続される。この点が図１９と異なる。
【０１１０】
また、図示はしないが、図１２、図１５に示す画素において、スイッチとしてトランジスタが用いられることが可能である。
【０１１１】
図２５は、図５に示す画素において、スイッチとしてトランジスタが用いられ、かつ、トランジスタがＮチャネル型である場合の画素の回路構成の一例を示す。図２５に示すトランジスタ３０１Ｂ〜３０５Ｂは、図１９に示すトランジスタ３０１Ａ〜３０５Ａと同様の機能を有する。図２５に示すトランジスタ３０１Ｂ〜３０５Ｂは、図１９に示すトランジスタ３０１Ａ〜３０５Ａと同様の接続関係を有する。ただし、トランジスタ３０１Ｂ〜３０５Ｂのすべて又は一部は、Ｐチャネル型とすることが可能である。
【０１１２】
図２５に示す画素の動作の一例について、図２６を参照して説明する。図２６は、図２５に示す画素に適用することが可能なタイミングチャートの一例を示す。図２６に示すタイミングチャートは、期間Ｔ１と期間Ｔ２と期間Ｔ３とを有する。図２６に示すタイミングチャートには、ノード１１の電位（Ｖ１１）、及びノード１２の電位（Ｖ１２）に加え、電位Ｓ３１１〜Ｓ３１５を示す。電位Ｓ３１１〜Ｓ３１５は、各々、配線３１１〜３１５に入力される信号の電位の一例である。配線３１１〜３１５は、各々、信号線としての機能を有することが可能である。
【０１１３】
図２６に示すタイミングチャートにおいて、電位Ｓ３１１、電位Ｓ３１２、電位Ｓ３１３、電位Ｓ３１４、電位Ｓ３１５はそれぞれ、図２０に示すタイミングチャートにおける電位Ｓ３１１、電位Ｓ３１２、電位Ｓ３１３、電位Ｓ３１４、電位Ｓ３１５を反転したものが用いられる場合が多い。
【０１１４】
図２７には、図１９に示す画素において、Ｐチャネル型のトランジスタ３０１Ａ、トランジスタ３０４Ａ、及びトランジスタ３０５Ａが、Ｎチャネル型のトランジスタ３０１Ｂ、トランジスタ３０４Ｂ、及びトランジスタ３０５Ｂにそれぞれ置き換えられる場合の画素の回路構成の一例を示す。トランジスタ３０３Ａは、高電位の配線２１２と接続されているため、Ｐチャネル型であるとよい。これにより、トランジスタのソースの電位を高電位とすることができるため、Ｖｇｓの絶対値を大きくすることができる。そのため、スイッチとして、正確な動作を行うことができる。トランジスタ３０４Ｂは、低電位の配線２１３と接続されているため、Ｎチャネル型であるとよい。これにより、トランジスタのソースの電位を低電位とすることができるため、Ｖｇｓを大きくすることができる。そのため、スイッチとして、正確な動作を行うことができる。
【０１１５】
また、上記した画素において、各配線を１本にまとめることが可能である。図２８は、図１９に示す画素において、配線３１３と配線３１５とを１本にまとめる場合の画素の回路構成の一例を示す。この場合、トランジスタ３０３Ａ及びトランジスタ３０５Ａは、同じ極性のトランジスタを用いることができる。
【０１１６】
図２９は、図１９に示す画素において、配線３１２と配線３１３と配線３１５とを１本にまとめる場合の画素の回路構成の一例を示す。この場合、配線３１２の電位Ｓ３１２と、配線３１３及び配線３１５の電位Ｓ３１３、Ｓ３１５とは、反転したものが用いられる場合が多い。したがって、図２９において、トランジスタ３０２Ｂの極性は、トランジスタ３０３Ａ及びトランジスタ３０５Ａの極性とは異なる構成を用いることができる。具体的には、図２９において、トランジスタ３０２Ｂの極性はＮチャネル型とし、トランジスタ３０３Ａ及びトランジスタ３０５Ａの極性はＰチャネル型とすることができる。
【０１１７】
本実施の形態によれば、トランジスタ１０１（駆動用トランジスタ）のＶｔｈばらつきの影響を低減することができ、トランジスタ１０１のＶｔｈばらつきの影響を受けずに各画素の輝度を制御することが可能な表示装置を提供することができる。また、Ｖｔｈ補正のために用いる配線２１２、配線２１３には、それぞれ固定の電位が供給されている。そのため、低消費電力であり回路規模、接続点数が増大しない表示装置を提供することができる。
【０１１８】
本実施の形態は、他の実施の形態と自由に組み合わせることができる。
【０１１９】
（実施の形態８）
本発明の一形態である表示装置の全体的な構成の一例について図３０を参照して説明する。図３０は、表示装置のブロック図の一例である。
【０１２０】
図３０に示す表示装置は、発光素子を備えた画素を複数有する画素部７００と、第１の走査線の電位を制御することで、各画素が有するスイッチング素子の動作を制御する走査線駆動回路７１０と、第２の走査線の電位を制御することで、各画素が有する第３のトランジスタのスイッチングを制御する走査線駆動回路７２０と、画素へのビデオ信号の入力を制御する信号線駆動回路７３０とを有する。
【０１２１】
図３０において信号線駆動回路７３０は、シフトレジスタ７３１、第１の記憶回路７３２、第２の記憶回路７３３を有している。シフトレジスタ７３１には、クロック信号Ｓ−ＣＬＫ、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ７３１は、これらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、第１の記憶回路７３２に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えるようにしても良い。
【０１２２】
第１の記憶回路７３２にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号が順に第１の記憶回路７３２に書き込まれ、保持される。なお、第１の記憶回路７３２が有する複数の記憶素子に順にビデオ信号を書き込んでも良い。さらに、第１の記憶回路７３２が有する複数の記憶素子をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なお、このときのグループ数を分割数と呼ぶ。例えば４つずつ記憶素子をグループに分けた場合、４分割で分割駆動することになる。
【０１２３】
第１の記憶回路７３２の全ての記憶素子への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０１２４】
１ライン期間が終了すると、第２の記憶回路７３３に入力される信号Ｓ−ＬＳのパルスに従って、第１の記憶回路７３２に保持されているビデオ信号が、第２の記憶回路７３３に一斉に書き込まれ、保持される。ビデオ信号を第２の記憶回路７３３に送出し終えた第１の記憶回路７３２には、再びシフトレジスタ７３１からのタイミング信号に従って、次のライン期間のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、第２の記憶回路７３３に保持されているビデオ信号が、信号線を介して画素部７００内の各画素に入力する。
【０１２５】
なお、信号線駆動回路７３０は、シフトレジスタ７３１の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。
【０１２６】
また図３０では、第２の記憶回路７３３の後段に画素部７００が直接接続されているが、本明細書で例示される一態様はこの構成に限定されない。画素部７００の前段に、第２の記憶回路７３３から出力されたビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。
【０１２７】
次に、走査線駆動回路７１０及び走査線駆動回路７２０の構成について説明する。走査線駆動回路７１０及び走査線駆動回路７２０は、各々、シフトレジスタ、レベルシフタ、バッファ等の回路を有する。
【０１２８】
なお、図３０に示す表示装置では、第１の走査線に入力される信号を走査線駆動回路７１０で生成し、第２の走査線に入力される信号を走査線駆動回路７２０で生成している例を示している。しかし第１の走査線に入力される信号と、第２の走査線に入力される信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、スイッチング素子の数及びスイッチング素子が有する各トランジスタの極性によって、スイッチング素子の動作を制御するのに用いられる第１の走査線が、各画素に複数設けられることもあり得る。この場合、複数の第１の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、図３０に示す走査線駆動回路７１０及び走査線駆動回路７２０ように複数の走査線駆動回路で生成しても良い。
【０１２９】
なお、画素部７００、走査線駆動回路７１０、走査線駆動回路７２０、信号線駆動回路７３０は、同じ基板に形成することができるが、いずれかを異なる基板に形成することもできる。
【０１３０】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１３１】
（実施の形態９）
本発明の一形態である表示装置の作製方法の一例について説明する。なお、本実施の形態では、トランジスタを半導体素子の一例として示すが、本発明の一態様である表示装置に用いられる半導体素子はこれに限定されない。例えばトランジスタの他に、記憶素子、ダイオード、抵抗、容量、インダクタなどを用いることができる。
【０１３２】
まず図３１（Ａ）に示すように、基板４００上に、絶縁膜４０１、半導体膜４０２を順に形成する。絶縁膜４０１及び半導体膜４０２は連続して形成することが可能である。
【０１３３】
基板４００として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレス基板を含む金属基板の表面に絶縁膜を形成したもの、またはシリコン基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の合成樹脂を含む、可撓性を有する基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【０１３４】
絶縁膜４０１は基板４００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜４０２中に拡散し、トランジスタなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜４０２への拡散を抑えることができる酸化珪素、窒化珪素、窒化酸化珪素などを用いて絶縁膜４０１を形成する。なお、ガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から基板４００と半導体膜４０２との間に絶縁膜４０１を設けることは有効である。しかし、石英基板など不純物の拡散がさして問題とならない基板４００を用いる場合は、必ずしも設ける必要はない。
【０１３５】
絶縁膜４０１は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素（ＳｉＮｘ、Ｓｉ３Ｎ４等）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁性を有する材料を用いて形成する。
【０１３６】
半導体膜４０２は、絶縁膜４０１を形成した後、大気に曝さずに形成することが望ましい。半導体膜４０２の膜厚は２０〜２００ｎｍ（望ましくは４０〜１７０ｎｍ、好ましくは５０〜１５０ｎｍ）とする。なお半導体膜４０２は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムや、酸化物半導体なども用いることができる。
【０１３７】
なお半導体膜４０２は、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法により結晶化しても良い。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板４００として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶法を用いても良い。
【０１３８】
また半導体膜４０２を結晶化せずに非晶質半導体膜または微結晶半導体膜のまま、後述のプロセスに進んでも良い。非晶質半導体、微結晶半導体を用いたトランジスタは、多結晶半導体を用いたトランジスタよりも作製工程が少ない分、コストを抑え、歩留まりを高くすることができるというメリットを有している。
【０１３９】
次に半導体膜４０２に対して、ｐ型を付与する不純物元素又はｎ型を付与する不純物元素を低濃度に添加するチャネルドープを行う。チャネルドープは半導体膜４０２全体に対して行っても良いし、半導体膜４０２の一部に対して選択的に行っても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を用い、当該ボロンが１×１０１６〜５×１０１７／ｃｍ３の濃度で含まれるよう添加する。
【０１４０】
次に図３１（Ｂ）に示すように、半導体膜４０２を所定の形状に加工（パターニング）し、島状の半導体膜４０３、半導体膜４０４、半導体膜４０５を形成する。
【０１４１】
そして、図３１（Ｃ）に示すように、半導体膜４０３、半導体膜４０４、半導体膜４０５を用いて、トランジスタ４０６、トランジスタ４０７、トランジスタ４０８、保持容量（容量素子ともいう）４０９を形成する。
【０１４２】
具体的には、半導体膜４０３、半導体膜４０４、半導体膜４０５を覆うようにゲート絶縁膜４１０を形成する。そして、ゲート絶縁膜４１０上に、所望の形状に加工（パターニング）された複数の導電膜４１１及び導電膜４１２を形成する。半導体膜４０３と重なる一対の導電膜４１１及び導電膜４１２が、トランジスタ４０６のゲート電極４１３及びトランジスタ４０７のゲート電極４１４として機能する。半導体膜４０４と重なる導電膜４１１及び導電膜４１２が、トランジスタ４０８のゲート電極４１５として機能する。また、半導体膜４０５と重なる導電膜４１１及び導電膜４１２が、保持容量４０９の電極４１６として機能する。
【０１４３】
そして、導電膜４１１、導電膜４１２、あるいはレジストを成膜しパターニングしたものをマスクとして用い、半導体膜４０３、半導体膜４０４、半導体膜４０５にｎ型またはｐ型を付与する不純物を添加し、ソース領域、ドレイン領域等を形成する。なおここでは、トランジスタ４０６及びトランジスタ４０７をｎ型、トランジスタ４０８をｐ型とする。
【０１４４】
なおゲート絶縁膜４１０には、例えば酸化珪素、窒化珪素、窒化酸化珪素、または酸化窒化珪素等を単層で、または積層させて用いる。積層する場合には、例えば、基板４００側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのが好ましい。また形成方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。例えば、酸化珪素を用いたゲート絶縁膜をプラズマＣＶＤ法で形成する場合、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ２を混合したガスを用い、反応圧力４０Ｐａ、基板温度３００〜４００℃、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ２とし、形成する。
【０１４５】
ゲート絶縁膜４１０は、高密度プラズマ処理を行うことにより半導体膜４０３、半導体膜４０４、半導体膜４０５の表面を酸化または窒化することで形成しても良い。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜４０３、半導体膜４０４、半導体膜４０５の表面を酸化または窒化することにより、１〜２０ｎｍ、代表的には５〜１０ｎｍの絶縁膜が半導体膜４０３、半導体膜４０４、半導体膜４０５に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜４１０として用いる。
【０１４６】
また、本実施の形態では積層された２つの導電膜４１１、導電膜４１２を用いて、ゲート電極４１３、ゲート電極４１４、ゲート電極４１５、電極４１６を形成しているが、本明細書で例示される一態様はこの構成に限定されない。導電膜４１１、導電膜４１２の代わりに、単層の導電膜を用いていても良いし、３つ以上の導電膜を積層して用いていても良い。３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１４７】
ゲート電極４１３、ゲート電極４１４、ゲート電極４１５、電極４１６を形成するための導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０１４８】
本実施の形態では、１層目の導電膜４１１として窒化タンタル膜またはタンタル（Ｔａ）膜を、２層目の導電膜４１２としてタングステン（Ｗ）膜を用いる。２つの導電膜の組み合わせとして、本実施の形態で示した例の他に、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜、アルミニウム膜とタンタル膜、アルミニウム膜とチタン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされた珪素膜とニッケルシリサイド膜、ｎ型を付与する不純物がドーピングされたＳｉ膜とＷＳｉｘ膜等も用いることが出来る。
【０１４９】
導電膜４１１、導電膜４１２の形成にはＣＶＤ法、スパッタリング法等を用いることが出来る。本実施の形態では１層目の導電膜４１１を２０〜１００ｎｍの厚さで形成し、２層目の導電膜４１２を１００〜４００ｎｍの厚さで形成する。
【０１５０】
なお、ゲート電極４１３、ゲート電極４１４、ゲート電極４１５、電極４１６を形成する際に、用いる導電膜の材料によって、最適なエッチングの方法、エッチャントの種類を適宜選択すれば良い。ここではエッチングにより、窒化タンタルを用いた導電膜４１１と、導電膜４１１よりも幅の狭い、タングステンを用いた導電膜４１２とを、形成する。
【０１５１】
そして、導電膜４１１及び導電膜４１２をマスクとして用いることで、マスクを新たに形成せずとも、ソース領域、ドレイン領域、ＬＤＤ領域として機能する不純物領域を半導体膜４０３、半導体膜４０４、半導体膜４０５内に作り分けることができる。
【０１５２】
不純物領域を形成した後、不純物領域の加熱処理による活性化を行っても良い。例えば、５０ｎｍの酸化窒化珪素膜を形成した後、５５０℃、４時間、窒素雰囲気中において、加熱処理を行えばよい。
【０１５３】
また、水素を含む窒化珪素膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気中において加熱処理を行ない、半導体膜４０３、半導体膜４０４、半導体膜４０５を水素化しても良い。或いは、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で、４００〜７００℃（好ましくは５００〜６００℃）で加熱処理を行ない、さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の加熱処理を行うことで、半導体膜４０３、半導体膜４０４、半導体膜４０５を水素化するようにしても良い。この工程により、熱的に励起された水素によりダングリングボンドを終端することができる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。また活性化処理は、後の絶縁膜４１７が形成された後に行っても良い。
【０１５４】
加熱処理には、ファーネスアニール炉を用いる熱アニール法、レーザーアニール法またはラピッドサーマルアニール法（ＲＴＡ法）などを用いることが出来る。加熱処理により、水素化のみならず、半導体膜４０３、半導体膜４０４、半導体膜４０５に添加された不純物元素の活性化も行うことが出来る。
【０１５５】
上記一連の工程によって、ｎチャネル型のトランジスタ４０６、ｎチャネル型のトランジスタ４０７、ｐチャネル型のトランジスタ４０８、保持容量４０９を形成することができる。なお、トランジスタの作製方法は、上述した工程に限定されない。
【０１５６】
次に図３２（Ａ）に示すように、トランジスタ４０６、トランジスタ４０７、トランジスタ４０８、保持容量４０９を覆うように、絶縁膜４１７を形成する。絶縁膜４１７は必ずしも設ける必要はないが、絶縁膜４１７を形成することで、アルカリ金属やアルカリ土類金属などの不純物が、トランジスタ４０６、トランジスタ４０７、トランジスタ４０８、保持容量４０９へ侵入するのを防ぐことが出来る。具体的に絶縁膜４１７として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素、酸化窒化珪素などを用いるのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の酸化窒化珪素膜を、絶縁膜４１７として用いる。この場合、上記水素化の工程は、該酸化窒化珪素膜形成後に行っても良い。
【０１５７】
次に、トランジスタ４０６、トランジスタ４０７、トランジスタ４０８、保持容量４０９を覆うように絶縁膜４１７上に絶縁膜４１８を形成する。絶縁膜４１８は、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料である。置換基として、水素の他、フッ素、フルオロ基、有機基（例えばアルキル基、芳香族炭化水素基）のうち、少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜４１８を形成しても良い。
【０１５８】
絶縁膜４１８の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０１５９】
本実施の形態では、絶縁膜４１７及び絶縁膜４１８が層間絶縁膜として機能しているが、単層の絶縁膜を層間絶縁膜として用いても良いし、積層させた三層以上の絶縁膜を層間絶縁膜として用いても良い。
【０１６０】
次に、図３２（Ｂ）に示すように、半導体膜４０３、半導体膜４０４、半導体膜４０５、ゲート電極４１３がそれぞれ一部露出するように絶縁膜４１７及び絶縁膜４１８にコンタクトホールを形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。そして、該コンタクトホールを介して半導体膜４０３に接する導電膜４１９及び導電膜４２０と、該コンタクトホールを介してゲート電極４１３に接する導電膜４２１と、該コンタクトホールを介して半導体膜４０４に接する導電膜４２２と、該コンタクトホールを介して半導体膜４０４及び半導体膜４０５に接する導電膜４２３とを形成する。
【０１６１】
導電膜４１９〜導電膜４２３は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜４１９〜導電膜４２３として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることが出来る。また上記元素を主成分とする合金を用いても良いし、上記元素を含む化合物を用いても良い。導電膜４１９〜導電膜４２３は、上記元素を有する単数の膜を、または上記元素を有する積層された複数の膜を、用いることが出来る。
【０１６２】
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜４１９〜導電膜４２３を形成する材料として最適である。特にアルミニウムシリコンは、導電膜４１９〜導電膜４２３をパターニングするとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させても良い。
【０１６３】
本実施の形態では、絶縁膜４１８に近い側から、チタン膜、アルミニウム膜、チタン膜を積層し、これらの積層された膜をパターニングすることで、導電膜４１９〜導電膜４２３を形成する。
【０１６４】
次に図３３（Ａ）に示すように、導電膜４２２に接するように、画素電極４２４を形成する。
【０１６５】
本実施の形態では、スパッタ法で、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）を用いて透光性を有する導電膜を形成した後、該導電膜をパターニングすることで画素電極４２４を形成する。なおＩＴＳＯの他、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）など、ＩＴＳＯ以外の透光性酸化物導電材料を、画素電極４２４に用いても良い。また画素電極４２４として、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で画素電極４２４側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。
【０１６６】
ＩＴＳＯを画素電極４２４に用いる場合、ターゲットとしてＩＴＯに酸化珪素が２〜１０重量％含まれたものを用いることができる。具体的に本実施の形態では、Ｉｎ２Ｏ３と、ＳｎＯ２と、ＳｉＯ２とを８５：１０：５の重量％の割合で含むターゲットを用い、Ａｒの流量を５０ｓｃｃｍ、Ｏ２の流量を３ｓｃｃｍ、スパッタ圧力を０．４Ｐａ、スパッタ電力を１ｋＷ、成膜速度３０ｎｍ／ｍｉｎとし、１０５ｎｍの膜厚で、画素電極４２４となる導電膜を形成した。
【０１６７】
画素電極４２４となる導電膜を形成した後、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体による拭浄などで研磨しておいても良い。
【０１６８】
次に、図３３（Ａ）に示すように、画素電極４２４の一部と、導電膜４１９〜導電膜４２３とを覆うように、絶縁膜４１８上に、開口部を有する隔壁４２５を形成する。隔壁４２５の開口部において画素電極４２４はその一部が露出している。隔壁４２５は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。特に感光性の有機樹脂膜を隔壁４２５に用い、画素電極４２４上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することで、画素電極４２４と後に形成される共通電極４２７とが接続してしまうのを防ぐことができる。このとき、マスクを液滴吐出法または印刷法で形成することができる。また隔壁４２５自体を、液滴吐出法または印刷法で形成することもできる。
【０１６９】
次に、電界発光層４２６を形成する前に、隔壁４２５及び画素電極４２４に吸着した水分や酸素等を除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理（真空ベーク）を行なっても良い。具体的には、基板の温度を２００℃〜４５０℃、好ましくは２５０〜３００℃で、０．５〜２０時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０−７Ｔｏｒｒ以下の真空雰囲気下とし、可能であるならば３×１０−８Ｔｏｒｒ以下の真空雰囲気下とするのが最も望ましい。そして、真空雰囲気下で加熱処理を行なった後に電界発光層４２６を成膜する場合、電界発光層４２６を成膜する直前まで当該基板を真空雰囲気下に置いておくことで、表示装置の信頼性をより高めることができる。また真空ベークの前または後に、画素電極４２４に紫外線を照射してもよい。
【０１７０】
そして、図３３（Ｂ）に示すように、隔壁４２５の開口部において画素電極４２４と接するように、電界発光層４２６を形成する。電界発光層４２６は、単数の層で構成されていても、複数の層が積層されるように構成されていても良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層４２６におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。電界発光層４２６が複数の層で構成されている場合、陰極に相当する画素電極４２４上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお画素電極４２４が陽極に相当する場合は、電界発光層４２６を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。
【０１７１】
また電界発光層４２６は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。
【０１７２】
そして電界発光層４２６を覆うように、共通電極４２７を形成する。共通電極４２７は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を共通電極４２７に接するように形成することで、アルミニウムや、透光性酸化物導電材料等を用いた、通常の導電膜も用いることができる。
【０１７３】
隔壁４２５の開口部において、画素電極４２４と電界発光層４２６と共通電極４２７が重なり合うことで、発光素子４２８が形成される。
【０１７４】
なお、発光素子４２８からの光の取り出しは、画素電極４２４側からであっても良いし、共通電極４２７側からであっても良いし、その両方からであっても良い。上記３つの構成にうち、目的とする構成に合わせて、画素電極４２４、共通電極４２７ぞれぞれの材料及び膜厚を選択するようにする。
【０１７５】
なお発光素子４２８を形成したら、共通電極４２７上に、絶縁膜を形成しても良い。該絶縁膜は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、上記絶縁膜として用いることも可能である。
【０１７６】
なお実際には、図３３（Ｂ）に示す状態まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り付けフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０１７７】
上記プロセスを経て、本発明の一形態である表示装置が作製できる。
【０１７８】
なお、本実施の形態では、画素部内の半導体素子の作製方法について述べたが、上記画素部内のトランジスタに加え、駆動回路やその他の集積回路に用いられるトランジスタも、共に形成することが可能である。この場合、画素部内のトランジスタと、駆動回路やその他の集積回路に用いられるトランジスタとにおいて、ゲート絶縁膜４１０の膜厚を全て同じにする必要はない。例えば、高速動作が要求される駆動回路やその他の集積回路に用いられるトランジスタにおいて、画素部内のトランジスタよりも、ゲート絶縁膜４１０の膜厚が小さくなるようにしても良い。
【０１７９】
また、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を利用することで、単結晶半導体を用いて半導体素子を形成することも出来る。ＳＯＩ基板は、例えば、スマートカットに代表されるＵＮＩＢＯＮＤ、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法などの貼り合わせ方法や、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法などを用いて作製することができる。
【０１８０】
また、上記方法を用いて作製される半導体素子を、プラスチックなどの可撓性を有する基板上に転写することで、表示装置を形成しても良い。転写は、基板と半導体素子の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して半導体素子を剥離し、転写する方法、基板と半導体素子の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板と半導体素子とを剥離し、転写する方法、半導体素子が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで半導体素子を基板から切り離し、転写する方法等、様々な方法を用いることができる。なお転写は、発光素子を作製する前に行なうことが望ましい。
【０１８１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１８２】
（実施の形態１０）
本発明の一形態である表示装置の外観の一例について、図３４を用いて説明する。図３４（Ａ）は、第１の基板上に形成されたトランジスタ及び発光素子を、第１の基板と第２の基板の間にシール材で封止したパネルの上面図であり、図３４（Ｂ）は、図３４（Ａ）のＡ−Ａ’における断面図に相当する。
【０１８３】
第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４と、走査線駆動回路４００５とを囲むように、シール材４０２０が設けられている。また画素部４００２、信号線駆動回路４００３、走査線駆動回路４００４、走査線駆動回路４００５の上に、第２の基板４００６が設けられている。よって画素部４００２、信号線駆動回路４００３、走査線駆動回路４００４及び走査線駆動回路４００５は、第１の基板４００１と第２の基板４００６の間において、シール材４０２０により、充填材４００７と共に密封されている。
【０１８４】
また第１の基板４００１上に設けられた画素部４００２、信号線駆動回路４００３、走査線駆動回路４００４及び走査線駆動回路４００５は、それぞれトランジスタを複数有している。図３４（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８と、画素部４００２に含まれるトランジスタ４００９及びトランジスタ４０１０とを例示している。
【０１８５】
また発光素子４０１１は、トランジスタ４００９のソース領域またはドレイン領域と接続されている配線４０１７の一部を、その画素電極として用いている。また発光素子４０１１は、画素電極の他に共通電極４０１２と電界発光層４０１３を有している。なお発光素子４０１１の構成は、本実施の形態に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、トランジスタ４００９の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
【０１８６】
また信号線駆動回路４００３、走査線駆動回路４００４、走査線駆動回路４００５または画素部４００２に与えられる各種信号及び電圧は、図３４（Ｂ）に示す断面図では図示されていないが、引き出し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。
【０１８７】
本実施の形態では、接続端子４０１６が、発光素子４０１１が有する共通電極４０１２と同じ導電膜から形成されている。また、引き出し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き出し配線４０１５は、トランジスタ４００９、トランジスタ４０１０、トランジスタ４００８がそれぞれ有するゲート電極と、同じ導電膜から形成されている。
【０１８８】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して接続されている。
【０１８９】
なお、第１の基板４００１、第２の基板４００６として、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。但し、発光素子４０１１からの光の取り出し方向に位置する第２の基板４００６は、透光性を有していなければならない。よって第２の基板４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いることが望ましい。
【０１９０】
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができる。本実施の形態では充填材４００７として窒素を用いる例を示している。
【０１９１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１９２】
（実施の形態１１）
本発明の一形態である表示装置の一例として、大画面を有し、高精細な画像の表示が可能であり、消費電力を抑えることができる表示装置を提供することができる。よって、本発明の一形態である表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることが好ましい。その他に、本発明の一形態である表示装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、などが挙げられる。これら電子機器の具体例を図３５に示す。
【０１９３】
図３５（Ａ）は表示装置であり、筐体５００１、表示部５００２、スピーカー部５００３等を含む。本発明の一形態である表示装置は、表示部５００２に用いることができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１９４】
図３５（Ｂ）はノート型パーソナルコンピュータであり、本体５２０１、筐体５２０２、表示部５２０３、キーボード５２０４、マウス５２０５等を含む。本発明の一形態である表示装置は、表示部５２０３に用いることができる。
【０１９５】
図３５（Ｃ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体５４０１、筐体５４０２、表示部５４０３、記録媒体（ＤＶＤ等）読み込み部５４０４、操作キー５４０５、スピーカー部５４０６等を含む。記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の一形態である表示装置は、表示部５４０３に用いることができる。
【０１９６】
以上の様に、本発明の一形態である表示装置の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０１９７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０１９８】
１１    ノード
１２    ノード
１０１    トランジスタ
１０２    容量素子
１０３    表示素子
１０３Ａ  電極
１０３Ｂ  電極
２１１    配線
２１２    配線
２１３    配線
３０１    スイッチ
３０１Ａ    トランジスタ
３０１Ｂ    トランジスタ
３０２    スイッチ
３０２Ａ    トランジスタ
３０２Ｂ    トランジスタ
３０３    スイッチ
３０３Ａ    トランジスタ
３０３Ｂ    トランジスタ
３０４    スイッチ
３０４Ａ    トランジスタ
３０４Ｂ    トランジスタ
３０５    スイッチ
３０５Ａ    トランジスタ
３０５Ｂ    トランジスタ
３１１    配線
３１２    配線
３１３    配線
３１４    配線
３１５    配線
４００    基板
４０１    絶縁膜
４０２    半導体膜
４０３    半導体膜
４０４    半導体膜
４０５    半導体膜
４０６    トランジスタ
４０７    トランジスタ
４０８    トランジスタ
４０９    保持容量
４１０    ゲート絶縁膜
４１１    導電膜
４１２    導電膜
４１３    ゲート電極
４１４    ゲート電極
４１５    ゲート電極
４１６    電極
４１７    絶縁膜
４１８    絶縁膜
４１９    導電膜
４２０    導電膜
４２１    導電膜
４２２    導電膜
４２３    導電膜
４２４    画素電極
４２５    隔壁
４２６    電界発光層
４２７    共通電極
４２８    発光素子
７００    画素部
７１０    走査線駆動回路
７２０    走査線駆動回路
７３０    信号線駆動回路
７３１    シフトレジスタ
７３２    記憶回路
７３３    記憶回路
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    走査線駆動回路
４００５    走査線駆動回路
４００６    基板
４００７    充填材
４００８    トランジスタ
４００９    トランジスタ
４０１０    トランジスタ
４０１１    発光素子
４０１２    共通電極
４０１３    電界発光層
４０１４    配線
４０１５    配線
４０１６    接続端子
４０１７    配線
４０１８    ＦＰＣ
４０１９    異方性導電膜
４０２０    シール材
５００１    筐体
５００２    表示部
５００３    スピーカー部
５２０１    本体
５２０２    筐体
５２０３    表示部
５２０４    キーボード
５２０５    マウス
５４０１    本体
５４０２    筐体
５４０３    表示部
５４０４    読み込み部
５４０５    操作キー
５４０６    スピーカー部
【図１】
2011170335.tif 000003
【図２】
2011170335.tif 000004
【図３】
2011170335.tif 000005
【図４】
2011170335.tif 000006
【図５】
2011170335.tif 000007
【図６】
2011170335.tif 000008
【図７】
2011170335.tif 000009
【図８】
2011170335.tif 000010
【図９】
2011170335.tif 000011
【図１０】
2011170335.tif 000012
【図１１】
2011170335.tif 000013
【図１２】
2011170335.tif 000014
【図１３】
2011170335.tif 000015
【図１４】
2011170335.tif 000016
【図１５】
2011170335.tif 000017
【図１６】
2011170335.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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