(57)【要約】【課題】特定のマスタからの要求を低レイテンシでスレーブに伝送できると共に、他のマスタに必要な帯域を確保できるバス調停装置を提供すること。【解決手段】調停回路１０８は、低レイテンシが求められるＣＰＵ等のマスタ１０１からのリードライト要求を一定間隔で受け付けることで、マスタ１０１が低レイテンシでメモリアクセスを行う。広帯域が求められるＤＭＡコントローラ等のマスタ１０２，１０３には、マスタ１０１が使用しない残りの帯域を割り当てることで、必要な帯域が確保される。調停回路１０８は、スレーブ１１８内のバッファ１１９にリードライト要求が滞留している状況下では、優先度の低いマスタ１０２，１０３からのリードライト要求の受理を抑制する。【選択図】図１
2011150397.tif 000002
【特許請求の範囲】
【請求項１】
複数のマスタと、少なくとも１つのスレーブと、前記複数のマスタ及び前記スレーブが接続され、前記複数のマスタから前記スレーブへの伝送に使用されるバスと、を備え、前記バスを調停するバス調停装置であって、
前記複数のマスタに含まれる特定のマスタからの要求を他のマスタからの要求に比べて高い優先度で受け付ける調停部と、
前記バスを介して前記スレーブに伝送される前記複数のマスタからの要求を監視する監視部と、を備え、
前記調停部は、前記監視部による監視の結果、前記スレーブに伝送される前記複数のマスタからの要求が滞留している場合、前記他のマスタからの要求が減るよう制御することを特徴とするバス調停装置。
【請求項２】
請求項１に記載のバス調停装置であって、
前記監視部は、前記他のマスタから前記スレーブに伝送された要求の数を計数し、当該計数した数が所定値を超える場合、前記調停部に制限信号を出力し、
前記調停部は、前記制限信号が出力された場合、前記他のマスタからの要求を受け付けないことを特徴とするバス調停装置。
【請求項３】
請求項１に記載のバス調停装置であって、
前記スレーブに接続され、前記マスタからの要求に応じてアクセスされるメモリを備え、
前記監視部は、前記メモリの状態を監視し、前記メモリが所定の状態にある場合、前記調停部に制限信号を出力し、
前記調停部は、前記制限信号が出力された場合、前記他のマスタからの要求を受け付けないことを特徴とするバス調停装置。
【請求項４】
請求項２又は３に記載のバス調停装置であって、
前記スレーブは、前記複数のマスタからの要求を保持する保持部及び前記監視部を含み、前記バスは前記調停部を含むことを特徴とするバス調停装置。
【請求項５】
請求項２又は３に記載のバス調停装置であって、
前記スレーブは、前記複数のマスタからの要求を保持する保持部、前記監視部及び前記調停部を含むことを特徴とするバス調停装置。
【請求項６】
請求項１〜５のいずれか一項に記載のバス調停装置であって、
前記複数のマスタは、前記特定のマスタが属する第１のグループ及び前記他のマスタが属する第２のグループを含む２つ以上のグループに分けられ、
前記調停部は、前記第１のグループと前記第２のグループを互いに一定間隔で選択し、前記第２のグループを選択した際には、前記他のマスタをそれぞれ一定間隔で選択することを特徴とするバス調停装置。
【請求項７】
請求項１〜６のいずれか一項に記載のバス調停装置であって、
前記特定のマスタは、低レイテンシが求められるマスタであり、前記他のマスタは、広帯域が求められるマスタであることを特徴とするバス調停装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタからスレーブへの伝送に使用されるバスを調停するバス調停装置に関する。
【背景技術】
【０００２】
図１０は、従来のバス調停装置を示すブロック図である。図１０に示すバス調停装置は、バス２０７と、ＣＰＵ２０１と、ＤＭＡコントローラ２０２と、スレーブ２０９とを備える。ＤＭＡコントローラ２０２は、ＤＭＡ要求検出部２０３と、ＤＭＡ制御部２０４と、バス解放回数レジスタ２０５と、バス解放カウンタ２０６とを有する。また、バス２０７は、調停回路２０８を有する。また、スレーブ２０９は、バッファ２１０を有する（特許文献１参照）。
【０００３】
当該バス調停装置では、ＤＭＡコントローラ２０２は、バス２０７をモニタし、ＣＰＵ２０１等の他のマスタやＤＭＡコントローラ２０２のバスアクセス数をバス解放カウンタ２０６で計数する。ＤＭＡ制御部２０４は、バス解放カウンタ２０６の値が、バス解放回数レジスタ２０５に予め設定された、ＤＭＡコントローラ２０２とＣＰＵ２０１のバスアクセス回数の比率になるようにＤＭＡ発行回数を制御する。これにより、ＤＭＡ（Direct Memory Access）転送中に、ＣＰＵ２０１等の他のマスタが使用可能な帯域を予測できる。
【０００４】
また、近年、データ処理が増加したことで、ＤＭＡ転送量が増加している中、リアルタイム性を保証するために、ＣＰＵは、レイテンシ（遅延時間）の小さいメモリアクセスを行うことが求められている。さらに、バスにおいては、先行するリード処理又はライト処理が完了する前に次のリードライト要求を発行できるアウトスタンディング転送のサポートなどのため、バスが混雑する可能性が高まっている（非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２４１５６号公報
【非特許文献】
【０００６】
【非特許文献１】ＡＭＢＡ  ＡＸＩプロトコル  ｖ1.0仕様書  （https://www.jp.arm.com/document/manual/files/IHI0022BJ-00.pdf）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上記従来のバス調停装置では、次のような問題があった。すなわち、バス２０７の混雑具合に応じてＤＭＡ転送数を抑制することで、ＣＰＵ２０１の帯域を確保することは可能である。しかし、アウトスタンディング転送により多くのリードライト要求がスレーブ２０９内のバッファ２１０に格納されている時、ＣＰＵ２０１のレイテンシが大幅に大きくなる可能性があった。このため、ＣＰＵ２０１のリアルタイム性を保証することが困難であった。
【０００８】
本発明の目的は、特定のマスタからの要求を低レイテンシでスレーブに伝送できると共に、他のマスタに必要な帯域を確保できるバス調停装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、複数のマスタと、少なくとも１つのスレーブと、前記複数のマスタ及び前記スレーブが接続され、前記複数のマスタから前記スレーブへの伝送に使用されるバスと、を備え、前記バスを調停するバス調停装置であって、前記複数のマスタに含まれる特定のマスタからの要求を他のマスタからの要求に比べて高い優先度で受け付ける調停部と、前記バスを介して前記スレーブに伝送される前記複数のマスタからの要求を監視する監視部と、を備え、前記調停部は、前記監視部による監視の結果、前記スレーブに伝送される前記複数のマスタからの要求が滞留している場合、前記他のマスタからの要求が減るよう制御するバス調停装置を提供する。
【００１０】
このように、特定のマスタからの要求を高い優先度で受け付けることで、特定のマスタからの要求を低レイテンシでスレーブに伝送することができるとともに、他のマスタに必要な帯域を確保することができる。また、マスタからの要求が滞留している場合、優先度の低い他のマスタからの要求を抑制することで、スレーブが混雑している時でも、特定のマスタからの要求をスレーブに伝送する際、レイテンシが大きくなることを抑制できる。
【００１１】
上記バス調停装置では、前記監視部は、前記他のマスタから前記スレーブに伝送された要求の数を計数し、当該計数した数が所定値を超える場合、前記調停部に制限信号を出力し、前記調停部は、前記制限信号が出力された場合、前記他のマスタからの要求を受け付けない。
このため、他のマスタからの要求が一定数を超えて多くならないように抑えることができ、特定のマスタに対し、低レイテンシ性を確保することができる。
【００１２】
上記バス調停装置では、前記スレーブに接続され、前記マスタからの要求に応じてアクセスされるメモリを備え、前記監視部は、前記メモリの状態を監視し、前記メモリが所定の状態にある場合、前記調停部に制限信号を出力し、前記調停部は、前記制限信号が出力された場合、前記他のマスタからの要求を受け付けない。
このため、ＣＰＵ等のマスタがメモリアクセスを行う際に低レイテンシを実現することができ、リアルタイム性が保証される。
【００１３】
上記バス調停装置では、前記スレーブは、前記複数のマスタからの要求を保持する保持部及び前記監視部を含み、前記バスは前記調停部を含む。
このように、バス内に調停部が設けられているので、多くのスレーブに対応することができる。
【００１４】
上記バス調停装置では、前記スレーブは、前記複数のマスタからの要求を保持する保持部、前記監視部及び前記調停部を含む。
このように、スレーブ内に調停部が設けられているので、バスの構造を簡単にすることができる。
【００１５】
上記バス調停装置では、前記複数のマスタは、前記特定のマスタが属する第１のグループ及び前記他のマスタが属する第２のグループを含む２つ以上のグループに分けられ、前記調停部は、前記第１のグループと前記第２のグループを互いに一定間隔で選択し、前記第２のグループを選択した際には、前記他のマスタをそれぞれ一定間隔で選択する。
このように、特定のマスタからの要求を一定間隔で受け付けることで、特定のマスタからの要求を低レイテンシでスレーブに伝送することができるとともに、他のマスタに必要な帯域を確保することができる。
【００１６】
上記バス調停装置では、前記特定のマスタは、低レイテンシが求められるマスタであり、前記他のマスタは、広帯域が求められるマスタである。
【発明の効果】
【００１７】
本発明に係るバス調停装置によれば、特定のマスタからの要求を低レイテンシでスレーブに伝送できると共に、他のマスタに必要な帯域を確保できる。また、スレーブが混雑している時でも、特定のマスタからの要求をスレーブに伝送する際、レイテンシが大きくなることを抑制できる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態のバス調停装置を示すブロック図
【図２】バス１０４の動作を示すタイミングチャート
【図３】アウトスタンディング数確認部１２０の動作を示すフローチャート
【図４】調停回路１０８による処理を示す図
【図５】調停回路１０８の動作を示すフローチャート
【図６】第２の実施形態のバス調停装置を示すブロック図
【図７】ＳＤＲＡＭアクセス監視部５０１の動作を示すフローチャート
【図８】第３の実施形態のバス調停装置を示すブロック図
【図９】調停回路６０１の動作を示すフローチャート
【図１０】従来のバス調停装置を示すブロック図
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について、図面を参照して説明する。
【００２０】
（第１の実施形態）
図１は、第１の実施形態のバス調停装置を示すブロック図である。図１に示すように、第１の実施形態のバス調停装置は、バス１０４と、マスタ１０１，１０２，１０３と、スレーブ１１８とを備える。マスタ１０１は、スレーブ１１８にアクセスする際に低レイテンシが求められるマスタである。マスタ１０１は、例えばＣＰＵである。マスタ１０２，１０３は、広帯域が求められるマスタである。マスタ１０２，１０３は、例えば広帯域のＤＭＡコントローラである。
【００２１】
このように、複数のマスタは、低レイテンシが求められるマスタ１０１が属する第１のグループと、広帯域が求められるマスタ１０２，１０３が属する第２のグループとに分けられる。なお、グループの数及び各グループに属するマスタの数は任意の数である。
【００２２】
バス１０４は、バッファ１０５，１０６，１０７と、調停回路１０８と、バッファ１０９とを有する。スレーブ１１８は、バッファ１１９と、アウトスタンディング数確認部１２０とを有する。
【００２３】
第１の実施形態のバス調停装置の動作について説明する。図２は、バス１０４の動作を示すタイミングチャートである。バス１０４は、クロック（ＣＬＫ）３００に同期して動作する。バス１０４では、マスタ１０１，１０２，１０３がそれぞれ要求するリードライト要求１１０，１１２，１１４をバッファ１０５，１０６，１０７で受けると、調停回路１０８は、バッファ１０５〜１０７に格納されたリードライト要求を、後述する調停方式に応じた優先順位でバッファ１０９に格納する。バス１０４は、バッファ１０９に格納されたリードライト要求をスレーブ１１８のバッファ１１９に送る。
【００２４】
スレーブ１１８内のアウトスタンディング数確認部１２０は、バッファ１１９に格納されたマスタ１０２，１０３からのリードライト要求１１２，１１４の数を計数する。アウトスタンディング数確認部１２０は、計数したリードライト要求１１２，１１４の数が所定値を超えると、調停回路１０８に対し、マスタ１０２，１０３からのリードライト要求１１２，１１４を受け付けないように制限信号１２５を出力する。調停回路１０８は、制限信号１２５が出力されている場合、マスタ１０２，１０３からのリードライト要求１１２，１１４を受け付けないように制御し、マスタ１０１のリードライト要求１１０を優先させる。
【００２５】
図３は、アウトスタンディング数確認部１２０の動作を示すフローチャートである。なお、この動作は周期的に行われる。アウトスタンディング数確認部１２０は、バッファ１１９を参照し、バッファ１１９に格納されているマスタ１０２，１０３からのリードライト要求１１２，１１４の数を取得する（ステップＳ１）。アウトスタンディング数確認部１２０は、バッファ１１９に格納されたマスタ１０２，１０３からのリードライト要求１１２，１１４の数が所定値を超えたか否かを判別する（ステップＳ２）。リードライト要求１１２，１１４の数が所定値を超えない場合、アウトスタンディング数確認部１２０は処理を終了する。一方、リードライト要求１１２，１１４の数が所定値を超えた場合、アウトスタンディング数確認部１２０は、マスタ１０１のリードライト要求１１０を優先させるために、調停回路１０８に制限信号１２５を出力する（ステップＳ３）。
【００２６】
図４は、調停回路１０８による処理を示す図である。調停回路１０８による調停では、マスタ１０２，１０３の必要な帯域が１対１の割合である場合、ラウンドロビン調停４０１（第１のラウンドロビン調停方式）により２サイクルに１度、第１のグループが選択され、第１のグループ内のマスタ１０１に優先度が与えられる。さらに、残りのサイクルをラウンドロビン調停４０２（第２のラウンドロビン調停方式）により第２のグループ内のマスタ１０２，１０３が均等に選択され、それぞれに優先順位が与えられる。
【００２７】
調停回路１０８は、この調停方式に則って、低レイテンシが必要なマスタ１０１に、２サイクルに１度の高い優先度を与えるように、マスタからスレーブへの伝送に使用されるバス１０４を制御し、それ以外のサイクルでマスタ１０２，１０３に均等に優先度を与えるよう、バス１０４を制御する。
【００２８】
図５は、調停回路１０８の動作を示すフローチャートである。なお、この動作は、クロック（ＣＬＫ）３００に同期して１サイクルごとに行われる。調停回路１０８は、図４に示したラウンドロビン調停４０１に基づいて、マスタ１０１からのリードライト要求１１０を受理するサイクルであるか否かを判別する（ステップＳ１１）。マスタ１０１からのリードライト要求１１０を受理するサイクルである場合、調停回路１０８は、バッファ１０５に格納されたマスタ１０１からのリードライト要求１１０を受理し（ステップＳ１４）、調停結果１１６としてバッファ１０９に格納する（ステップＳ１５）。なお、ステップＳ１４では、調停回路１０８は、リードライト要求を受理したことを表す信号（図１中の受理１１１）をマスタ１０１に返す。また、ステップＳ１５では、バッファ１０９は、調停結果１１６を受理したことを表す信号（図１中の受理１１７）を調停回路１０８に返す。
【００２９】
一方、マスタ１０１からのリードライト要求１１０を受理するサイクルではない場合、調停回路１０８は、マスタ１０２，１０３からのリードライト要求１１２，１１３を受け付けないようにする制限信号１２５がアウトスタンディング数確認部１２０から出力されているか否かを判別する（ステップＳ１２）。制限信号１２５が出力されている場合、調停回路１０８は、ステップＳ１４に進み、マスタ１０１からのリードライト要求１１０を受理する。なお、このとき、ステップＳ１４でマスタ１０１からのリードライト要求１１０を受理せずに動作を終了しても良い。
【００３０】
一方、制限信号１２５が出力されていない場合、調停回路１０８は、ラウンドロビン調停４０２に基づく優先順位に従って、バッファ１０６に格納されたマスタ１０２からのリードライト要求１１２又はバッファ１０７に格納されたマスタ１０３からのリードライト要求１１４を受理する（ステップＳ１３）。なお、ステップＳ１３では、調停回路１０８は、リードライト要求を受理したことを表す信号（図１中の受理１１３，１１５）をマスタ１０２又はマスタ１０３に返す。次に、調停回路１０８は、調停結果１１６として受理したリードライト要求をバッファ１０９に格納する（ステップＳ１５）。なお、ステップＳ１５では、バッファ１０９は、調停結果１１６を受理したことを表す信号（図１中の受理１１７）を調停回路１０８に返す。
【００３１】
バス１０４は、調停回路１０８による調停結果１１６として、受理したリードライト要求をバッファ１０９に格納した後、次のサイクルでバッファ１０９に格納されたリードライト要求をスレーブ１１８のバッファ１１９に送る。
【００３２】
以上説明したように、第１の実施形態のバス調停装置によれば、低レイテンシが求められるＣＰＵ等のマスタ１０１からのリードライト要求を一定間隔で（高い優先度で）調停回路１０８が受け付けるため、マスタ１０１が低レイテンシでアクセスできる。また、広帯域が求められるＤＭＡコントローラ等のマスタ１０２，１０３には、マスタ１０１が使用しない残りの帯域を割り当てることで、マスタ１０２，１０３が必要な帯域を確保できる。
【００３３】
また、調停回路１０８は、スレーブ１１８内のバッファ１１９にリードライト要求が滞留している状況下では、優先度の低いマスタ１０２，１０３からのリードライト要求の受け付けを抑制するよう調停方式を変更する。したがって、バス１０４又はスレーブ１１８内のバッファが混雑している時でも、マスタ１０１がスレーブ１１８にアクセスする際のレイテンシの増大を抑制できる。このように、マスタ１０２，１０３からの要求が一定数を超えないように抑えることができ、マスタ１０１の低レイテンシ性を確保できる。また、バス内に調停回路が設けられているため、多くのスレーブに対応できる。
【００３４】
（第２の実施形態）
図６は、第２の実施形態のバス調停装置を示すブロック図である。第１の実施形態と同一の構成要素については同一の符号が付されている。図６に示すように、第２の実施形態のバス調停装置は、メモリアクセスを行う際に低レイテンシが要求されるマスタ１０１と、広帯域が求められるマスタ１０２，１０３と、スレーブ１１８と、バス１０４と、ＳＤＲＡＭ５０２とを備える。
【００３５】
バス１０４は、バッファ１０５〜１０７と、調停回路１０８と、バッファ１０９とを有する。また、スレーブ１１８は、バッファ１１９及びＳＤＲＡＭアクセス監視部５０１を有する。
【００３６】
バス１０４は、マスタ１０１〜１０３がそれぞれ要求するリードライト要求をバッファ１０５〜１０７で受け、バッファ１０５〜１０７に格納されたリードライト要求を、調停回路１０８の優先順位に基づいてバッファ１０９に格納する。さらに、バス１０４は、バッファ１０９に格納されたリードライト要求をスレーブ１１８のバッファ１１９に送る。スレーブ１１８は、バッファ１１９に格納されたリードライト要求に応じて、メモリであるＳＤＲＡＭ５０２に対し、メモリアクセスを行う。
【００３７】
ＳＤＲＡＭアクセス監視部５０１は、スレーブ１１８によるＳＤＲＡＭ５０２へのアクセスを監視する。監視の結果、ＳＤＲＡＭアクセス監視部５０１は、ＳＤＲＡＭ５０２が所定の状態にあることを検知すると、マスタ１０２，１０３からのリードライト要求１１２，１１４を受け付けないよう制限信号５２５を調停回路１０８に出力する。なお、ＳＤＲＡＭ５０２の所定の状態とは、例えば、異なるＲＯＷアドレスへのアクセス等によるオーバーヘッドの発生である。
【００３８】
調停回路１０８は、制限信号５２５を受け取ると、マスタ１０２，１０３からのリードライト要求１１２，１１４を受け付けないよう制御し、マスタ１０１からのリードライト要求１１０を優先させる。
【００３９】
図７は、ＳＤＲＡＭアクセス監視部５０１の動作を示すフローチャートである。なお、この動作は周期的に行われる。ＳＤＲＡＭアクセス監視部５０１は、スレーブ１１８によるＳＤＲＡＭ５０２へのアクセスを監視する（ステップＳ２１）。ＳＤＲＡＭアクセス監視部５０１は、例えば異なるＲＯＷアドレスへのアクセス等によるオーバーヘッドの発生を検知したか否かを判別する（ステップＳ２２）。オーバーヘッドの発生を検知しない場合、ＳＤＲＡＭアクセス監視部５０１は処理を終了する。一方、オーバーヘッドの発生を検知した場合、ＳＤＲＡＭアクセス監視部５０１は、マスタ１０２，１０３からのリードライト要求を受け付けないよう制限信号５２５を調停回路１０８に出力する（ステップＳ２３）。
【００４０】
なお、調停回路１０８の動作は、前述した図５のステップＳ１２において、アウトスタンディング数確認部１２０からの制限信号５２５を、ＳＤＲＡＭアクセス監視部５０１の制限信号に置き換えるだけで、第１の実施形態と同様である。
【００４１】
以上説明したように、第２の実施形態のバス調停装置によれば、ＣＰＵ等のマスタ１０１がメモリアクセスを行う際の低レイテンシを実現でき、リアルタイム性が保証される。
【００４２】
（第３の実施形態）
図８は、第３の実施形態のバス調停装置を示すブロック図である。第１又は第２の実施形態と同一の構成要素については、同一の符号が付されている。第３の実施形態では、第１又は第２の実施形態と異なり、調停回路６０１がスレーブ１１８内に設けられている。
【００４３】
図８に示すように、第３の実施形態のバス調停装置は、メモリアクセスを行う際に低レイテンシが要求されるマスタ１０１と、広帯域が求められるマスタ１０２，１０３と、スレーブ１１８と、バス１０４と、ＳＤＲＡＭ５０２とを備える。
【００４４】
スレーブ１１８は、調停回路６０１と、バッファ１１９と、アウトスタンディング数確認部１２０と、ＳＤＲＡＭアクセス監視部５０１とを有する。スレーブ１１８は、マスタ１０１〜１０３がそれぞれ要求するリードライト要求１５０，１５２，１５４を、調停回路６０１の優先順位に基づいてバッファ１１９に格納する。さらに、スレーブ１１８は、バッファ１１９に格納されたリードライト要求に従って、メモリであるＳＤＲＡＭ５０２に対し、メモリアクセスを行う。
【００４５】
アウトスタンディング数確認部１２０は、バッファ１１９に格納されたマスタ１０２，１０３からのリードライト要求１５２，１５４の数を計数する。アウトスタンディング数確認部１２０は、計数したリードライト要求１１２，１１４の数が所定値を超えると、マスタ１０２，１０３からのリードライト要求１５２，１５４を受け付けないよう、制限信号１２５を調停回路６０１に出力する。調停回路６０１は、制限信号１２５を受け取ると、マスタ１０２，１０３からのリードライト要求１５２，１５４を受け付けないよう制御し、マスタ１０１からのリードライト要求１５０を優先させる。なお、アウトスタンディング数確認部１２０の動作は、第１の実施形態の図３のフローチャートに示した動作と同様である。
【００４６】
ＳＤＲＡＭアクセス監視部５０１は、スレーブ１１８によるＳＤＲＡＭ５０２へのアクセスを監視する。監視の結果、ＳＤＲＡＭアクセス監視部５０１は、ＳＤＲＡＭ５０２が所定の状態にあることを検知すると、マスタ１０２，１０３からのリードライト要求１５２，１５４を受け付けないよう制限信号５２５を調停回路６０１に出力する。なお、ＳＤＲＡＭ５０２の所定の状態とは、例えば、異なるＲＯＷアドレスへのアクセス等によるオーバーヘッドの発生である。
【００４７】
調停回路６０１は、制限信号５２５を受け取ると、マスタ１０２，１０３からのリードライト要求１５２，１５４を受け付けないよう制御し、マスタ１０１からのリードライト要求１１０を優先させる。なお、ＳＤＲＡＭアクセス監視部５０１の動作は、第２の実施形態の図７のフローチャートに示した動作と同様である。
【００４８】
図９は、調停回路６０１の動作を示すフローチャートである。なお、この動作は、クロック（ＣＬＫ）３００に同期して、１サイクル毎に行われる。調停回路６０１の動作は、第１の実施形態の図５のフローチャートに示した動作と略同様であるため、異なる動作についてのみ説明する。
【００４９】
ステップＳ１１で、マスタ１０１からのリードライト要求１１０を受理するサイクルではない場合、調停回路６０１は、アウトスタンディング数確認部１２０又はＳＤＲＡＭアクセス監視部５０１から、マスタ１０２，１０３からのリードライト要求１５２，１５４を受け付けないようにする制限信号１２５，５２５が出力されているか否かを判別する（ステップＳ１２Ａ）。
【００５０】
また、調停回路１０８は、ステップＳ１３又はステップＳ１４で受理したリードライト要求をバッファ１１９に格納する（ステップＳ１５Ａ）。その他の動作は図５のフローチャートと同じである。
【００５１】
以上説明したように、第３の実施形態のバス調停装置によれば、スレーブ１１８内に調停回路６０１が設けられているため、バス１０４の構造を簡単にできる。また、スレーブ１１８には、アウトスタンディング数確認部１２０及びＳＤＲＡＭアクセス監視部５０１の両方が設けられているため、バッファ１１９にリードライト要求が滞留することを抑制できる。したがって、マスタ１０１は、より一層の低レイテンシ性を確保できる。
【００５２】
なお、本発明は、上記実施形態の構成に限られるものではなく、特許請求の範囲で示した機能、又は本実施形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。
【００５３】
例えば、上記実施形態では、スレーブが１つの場合を示したが、２以上のスレーブがバスに接続される場合でも、本発明は同様に適用可能である。また、前述したように、マスタの数は任意の数でよく、特に、複数のマスタがグループに分けられる場合、グループの数及びグループ内のマスタの数は特に限定されない。
【００５４】
また、上記実施形態では、スレーブに接続されるメモリとして、ＳＤＲＡＭを示したが、これに限らず、ＲＯＭ、ハードディスク等の記憶媒体であってもよい。
【産業上の利用可能性】
【００５５】
本発明は、ＣＰＵ等のマスタと、ＤＭＡコントローラ等のマスタとが混在して接続されるバスにおいて、広帯域が求められるマスタ（ＤＭＡコントローラ等）及び低レイテンシが求められるマスタ（ＣＰＵ等）を実現するバス調停装置等として有用である。
【符号の説明】
【００５６】
１０１〜１０３  マスタ
１０４  バス
１０５〜１０７，１０９，１１９  バッファ
１０８，６０１  調停回路
１１０，１１２，１１４，１５０，１５２，１５４  リードライト要求
１１１，１１３，１１５，１１７  受理
１１６  調停結果
１１８  スレーブ
１２０  アウトスタンディング数確認部
３００  ＣＬＫ
４０１，４０２  ラウンドロビン調停
５０１  ＳＤＲＡＭアクセス監視部
５０２  ＳＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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