(57)【要約】【課題】  デジタル回路間におけるクロックスキューを調整することができる電子機器を安価に提供することを目的とする。【解決手段】  第１クロック信号ＣＫ１を遅延させて第２クロック信号を生成する位相調整回路１２と、第１クロック信号ＣＫ１に同期して動作する制御回路１５と、第２クロック信号ＣＫ２に同期して動作し、制御回路１５との間でデータ入出力を行う制御回路２５と、制御回路１５，２５間の同期を判定する同期判定部１５３と、この判定結果に基づいて第２クロック信号ＣＫ２の遅延量を決定する遅延量制御部１４１とを備えている。位相調整回路１２は、第１クロック信号ＣＫ１を遅延させるゲート回路１２０と、上記遅延量に基づく電源電圧をゲート回路１２０に供給する電源供給回路１２１とを備え、ゲート回路１２０の電源電圧を変化させることにより、制御回路１５，２５間のクロックスキューを抑制する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１クロック信号を生成するクロック生成回路と、
第１クロック信号を遅延させて第２クロック信号を生成する半導体ゲート回路と、
第１クロック信号に同期して動作する第１デジタル回路と、
第２クロック信号に同期して動作し、第１デジタル回路との間でデータ入出力を行う第２デジタル回路と、
第１デジタル回路及び第２デジタル回路間の同期を判定する同期判定手段と、
上記判定結果に基づいて第２クロック信号の遅延量を決定する遅延量制御手段と、
上記遅延量に基づく電源電圧を上記半導体ゲート回路へ供給する電源電圧調整手段とを備えたことを特徴とする電子機器。
【請求項２】
上記電源電圧調整手段は、温度補償用のサーミスタを有し、上記サーミスタの検出温度に基づいて、上記半導体ゲート回路の電源電圧を制御することを特徴とする請求項１に記載の電子機器。
【請求項３】
上記同期判定手段は、第１デジタル回路及び第２デジタル回路の一方が、他方へ要求信号を出力した後、上記他方から応答信号を受信するまでのアクセスタイムに基づいて、第１デジタル回路及び第２デジタル回路の同期を判定することを特徴とする請求項１に記載の電子機器。
【請求項４】
上記遅延量制御手段は、上記電源電圧調整手段を制御し、上記同期判定手段の判定結果に基づいて、第１デジタル回路及び第２デジタル回路間でデータ入出力が可能な遅延量の範囲を求め、上記遅延量の範囲に基づいて、上記半導体ゲート回路の遅延量を決定することを特徴とする請求項１に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に係り、更に詳しくは、デジタル回路間におけるクロックスキューを調整可能な電子機器の改良に関する。
【背景技術】
【０００２】
一般に、２つのデジタル回路が同一のクロック信号に同期して動作している場合、各デジタル回路へ供給されるクロック信号に位相差が生じることにより、これらのデジタル回路間で同期がとれなくなる現象、いわゆるクロックスキューが発生する。クロックスキューが発生しているデジタル回路間ではデータの受け渡しを正常に行うことができなくなる。このようなクロック信号の位相差を解消するためには、一方のデジタル回路へ供給されるクロック信号の位相を調整する必要がある。
【０００３】
クロック信号の位相調整は、その周期に比べて十分に短い時間だけ、当該クロック信号を遅延させることによって行うことができる。クロック信号が低速である場合には、他の高速なクロック信号を利用し、高速なクロック信号の所定パルス分だけ、低速なクロック信号を遅らせる方法により、クロック信号の遅延量を調整することができる。
【０００４】
しかしながら、クロック信号が高速である場合、この様な方法をとることができない。このため、ＰＬＬ（Phase Locked Loop）を用いて正弦波の位相を調整し、この正弦波を矩形波に変換することによって、クロック信号の位相調整が行われている（例えば、特許文献１）。また、遅延素子を利用してクロックを遅延させ、接続数の異なる遅延素子のいずれかを選択することにより、クロック信号の位相調整が行われている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０５−２１６５５６
【特許文献２】特開昭５９−１５１２１９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された位相調整方法では、ＰＬＬを用いて正弦波の位相調整を行うことにより、クロック信号の位相調整を行っているため、高コストになるという問題があった。また、特許文献２に記載された位相調整方法では、多数の遅延素子を直列に接続し、これらの遅延素子を動作させるため、チップサイズの増大や消費電力の増大を招くという問題があった。また、遅延素子の接続数を調整することにより遅延量を調整しているため、遅延量を連続的に調整できないという問題があった。
【０００７】
本発明は、上記の事情に鑑みてなされたものであり、デジタル回路間におけるクロックスキューを調整することができる電子機器を提供することを目的とする。特に、クロック信号の周波数が高い場合であっても、デジタル回路間のクロックスキューを容易に調整することができる電子機器を提供することを目的とする。また、クロック信号の位相調整を簡単な構成により実現し、この様な電子機器を安価に提供することを目的とする。
【課題を解決するための手段】
【０００８】
第１の本発明による電子機器は、第１クロック信号を生成するクロック生成回路と、第１クロック信号を遅延させて第２クロック信号を生成する半導体ゲート回路と、第１クロック信号に同期して動作する第１デジタル回路と、第２クロック信号に同期して動作し、第１デジタル回路との間でデータ入出力を行う第２デジタル回路と、第１デジタル回路及び第２デジタル回路間の同期を判定する同期判定手段と、上記判定結果に基づいて第２クロック信号の遅延量を決定する遅延量制御手段と、上記遅延量に基づく電源電圧を上記半導体ゲート回路へ供給する電源電圧調整手段とを備えて構成される。
【０００９】
この様な構成によれば、第１デジタル回路及び第２デジタル回路間の同期を判定し、この判定結果に基づいて、半導体ゲート回路に供給する電源電圧を制御することにより、半導体ゲート回路における遅延量を変化させ、第２クロック信号の位相を調整することができる。このため、クロック信号が高速である場合であっても、コストを増大させることなく、第１デジタル回路及び第２デジタル回路のクロックスキューを抑制することができる。
【００１０】
第２の本発明による電子機器は、上記構成に加え、上記電源電圧調整手段が、温度補償用のサーミスタを有し、上記サーミスタの検出温度に基づいて、上記半導体ゲート回路の電源電圧を制御するように構成される。この様な構成によれば、サーミスタを用いて、半導体ゲート回路に供給する電源電圧を制御し、半導体ゲート回路における遅延量の温度補償を行うことができる。
【００１１】
第３の本発明による電子機器は、上記構成に加え、上記同期判定手段が、第１デジタル回路及び第２デジタル回路の一方が、他方へ要求信号を出力した後、上記他方から応答信号を受信するまでのアクセスタイムに基づいて、第１デジタル回路及び第２デジタル回路の同期を判定するように構成される。この様な構成によれば、第１デジタル回路及び第２デジタル回路が互いに同期しているか否かを容易に判別することができる。
【００１２】
第４の本発明による電子機器は、上記の構成に加え、上記遅延量制御手段が、上記電源電圧調整手段を制御し、上記同期判定手段の判定結果に基づいて、第１デジタル回路及び第２デジタル回路間でデータ入出力が可能となる遅延量の範囲を求め、上記遅延量の範囲に基づいて、上記半導体素子の遅延量を決定するように構成される。
【００１３】
この様な構成によれば、第１デジタル回路及び第２デジタル回路間でデータ入出力が可能となる遅延量の範囲を求め、この遅延量の範囲に基づいて、半導体ゲート回路の電源電圧を制御することにより、第１デジタル回路及び第２デジタル回路をより精度よく同期させることができる。例えば、半導体ゲート回路に対し、上記遅延量の範囲の中央に相当する電源電圧を供給することにより、電源電圧や温度の変動による影響を受け難くすることができる。
【発明の効果】
【００１４】
本発明による電子機器は、デジタル回路間におけるクロックスキューを調整することができる。特に、クロック信号の周波数が高い場合であっても、デジタル回路間のクロックスキューを容易に調整することができる。また、クロック信号の位相調整を簡単な構成によって実現することにより、クロックスキューの発生を抑制した電子機器を安価に提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態による電子機器１００の一構成例を示したブロック図である。
【図２】図１の電子機器１００の要部について詳細な構成例を示したブロック図であり、位相調整回路１２、プロセッサ１４及び制御回路１５の内部の一構成例が示されている。
【図３】図１の電子機器１００における遅延量決定処理の一例を示したフローチャートである。
【図４】図３におけるアクセスタイム計測処理（ステップＳ１０３）の一例を示したフローチャートである。
【発明を実施するための形態】
【００１６】
図１は、本発明の実施の形態による電子機器１００の一構成例を示したブロック図である。電子機器１００は、シリアル通信線を介して相互にデータ入出力を行うことができるメイン基板１及びサブ基板２によって構成される。また、サブ基板２で使用されるクロック信号はメイン基板１から供給され、メイン基板１及びサブ基板２間のデータ入出力はクロック同期で行われている。
【００１７】
メイン基板１上には、クロック発生器１１、位相調整回路１２、ＬＶＤＳドライバ１３、プロセッサ１４及び制御回路１５が設けられている。また、サブ基板２上には、ＬＶＤＳレシーバ２３及び制御回路２５が設けられている。
【００１８】
クロック発生器１１は、第１クロック信号ＣＫ１を生成するクロック生成回路である。第１クロック信号ＣＫ１は、メイン基板１及びサブ基板２上の各制御回路１５，２５が、それぞれ同期動作を行うための基準となる周期信号である。例えば、周波数が５０ＭＨｚ以上で、矩形波ではなく正弦波に近い波形からなる第１クロック信号ＣＫ１が、水晶発振器を用いて生成される。
【００１９】
位相調整回路１２は、半導体スイッチング素子の特性を利用して、第１クロック信号ＣＫ１を遅延させ、第２クロック信号ＣＫ２を生成する遅延手段である。メイン基板１上において位相調整された第２クロック信号ＣＫ２をサブ基板２へ供給することにより、メイン基板１及びサブ基板２間のクロックスキューを抑制する。位相調整回路１２における遅延量は、プロセッサ１４からの遅延制御信号ＤＬによって指定され、この遅延制御信号ＤＬに基づいて、上記半導体スイッチング素子へ供給する電源電圧を調整することにより、クロック信号ＣＫ２の位相調整が行われる。このため、第１クロック信号ＣＫ１が高速であっても、ＰＬＬのような高価な回路を用いることなく、精度の高い位相調整を行うことができる。
【００２０】
ＬＶＤＳドライバ１３は、小振幅差動信号方式（ＬＶＤＳ：Low-Voltage Differential Signaling）により、ツイスト線を介して、第２クロック信号ＣＫ２をサブ基板２へ送出する送信回路である。ＬＶＤＳレシーバ２３は、ＬＶＤＳドライバ１３からの第２クロック信号ＣＫ２を受信し、制御回路２５へ出力する受信回路である。小振幅差動信号方式は、送信側から小振幅の差動信号を出力し、受信側では受信信号の一方を反転させて加算する通信方式であり、基板１，２間のデータ転送のように、比較的長距離の高速伝送に適した通信方式である。
【００２１】
制御回路１５，２５は、異なる基板１，２上に設けられたデジタル回路、例えば、ＡＳＩＣ（Application Specified Integrated Circuit）と呼ばれる半導体集積装置であり、これらの基板１，２を接続する通信ケーブルを介して、双方向のシリアル通信を行うことができる。また、制御回路１５，２５は、それぞれクロック信号ＣＫ１，ＣＫ２に同期して動作し、上記シリアル通信もクロック同期で行われる。
【００２２】
さらに、制御回路１５は、制御回路２５との同期を判定し、その判定結果をプロセッサ１４に出力する。この同期判定は、制御回路２５に対するアクセスタイムやエラーレートに基づいて、互いに同期がとれているか否かを判別する処理であり、プロセッサ１４の指示に基づいて行われる。プロセッサ１４は、この同期判定の結果に基づいて、位相調整回路１２における遅延量を制御する。
【００２３】
図２は、図１の電子機器１００の要部について詳細な構成例を示したブロック図であり、位相調整回路１２、プロセッサ１４及び制御回路１５の内部の一構成例が示されている。
【００２４】
制御回路１５は、主制御部１５１、データ入出力部１５２及び同期判定部１５３からなり、第１クロック信号ＣＫ１に基づいて動作する同期回路である。主制御部１５１は、制御回路２５と連携し、制御回路１５の本来の機能を実現するための回路である。データ入出力部１５２は、サブ基板２上の制御回路２５との間で、データ入出力を行う回路であり、主制御部１５１及び同期判定部１５３からの指示に基づいて、シリアル通信を行う。同期判定部１５３は、プロセッサ１４からの指示に基づいて、制御回路１５，２５の同期を判定する同期判定手段であり、判定結果はプロセッサ１４へ出力される。
【００２５】
同期判定は、制御回路２５に対し、データ書込又はデータ読出を行った場合におけるアクセスタイムやエラーレートに基づいて行われる。例えば、制御回路２５の内部レジスタに対し、データを書き込んだ後、当該内部レジスタ内のデータを読み出すという一連の処理を繰り返し、データ書込及びデータ読出が正しく行われたのかを確認する。そして、正しいデータを読み出すことができなかった割合、つまり、エラーレートを求めている。このエラーレートが判定閾値を超えていれば、同期がとれていないと判断し、判定閾値以下であれば、同期がとれていると判断する。
【００２６】
また、データ入出力部１５２が、エラーチェックを行っており、エラー発生時にはデータ読出のアクセスタイムが長くなるという場合、当該アクセスタイムを計測し、このアクセスタイムが判定閾値を超えていれば、同期がとれていないと判断し、判定閾値以下であれば、同期がとれていると判断することもできる。つまり、制御回路２５から読出データとともに冗長データが出力され、制御回路１５が冗長データに基づいて、読出データのエラーチェックを行い、エラー発生時に再送要求を行っている場合であれば、エラーレートに代えて、アクセスタイムを利用することもできる。なお、制御回路１５，２５は、互いに完全に同期していなくても、データ書込やデータ読出を一定の確率で行うことができる。このため、複数回のデータ書込又はデータ読出を行って、そのアクセスタイムを計測することにより、同期判定を正確に行うことができる。
【００２７】
プロセッサ１４は、遅延量制御部１４１及びＤ／Ａコンバータ１４２からなる。遅延量制御部１４１は、同期判定部１５３の判定結果に基づいて、位相調整回路１２における遅延量を決定し、遅延量に応じた遅延制御情報を生成する。この遅延制御情報は、Ｄ／Ａコンバータ１４２によってアナログ電圧信号に変換され、遅延制御信号ＤＬとして位相調整回路１２へ出力される。
【００２８】
遅延量を決定する場合、遅延量制御部１４１が、同期判定を行う遅延量を決定し、当該遅延量に応じた遅延制御信号ＤＬがプロセッサ１４から出力される。次に、遅延量制御部１４１は同期判定部１５３に対し同期判定を指示し、その判定結果を取得する。この様にして、２以上の遅延量について、遅延量ごとの同期判定結果を取得することにより、プロセッサ１４は、制御回路１５，２５を互いに同期させることができる遅延量を決定することができる。
【００２９】
位相調整回路１２は、ゲート回路１２０及び電源供給回路１２１からなる。ゲート回路は、第１クロック信号ＣＫ１を遅延させて、第２クロック信号ＣＫ２を生成する信号遅延手段である。一方、電源供給回路１２１は、ゲート回路１２０へ電源を供給する電源電圧調整手段であり、電源電圧を遅延制御信号ＤＬに基づいて制御し、ゲート回路１２０における遅延量を調整している。
【００３０】
ゲート回路１２０は、半導体スイッチング素子からなる論理回路、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）のゲート回路として構成される。このゲート回路１２０の電源は、電源供給回路１２１によって供給され、その電圧は、遅延制御信号ＤＬに基づいて制御される。つまり、ゲート回路１２０における第１クロック信号ＣＫ１の遅延量は、遅延制御信号ＤＬによって制御される。
【００３１】
このようなゲート回路１２０では、電源電圧の低下により、半導体スイッチング素子の応答性が低下し、遅延量が増大することがよく知られている。また、電源電圧の低下により、第２クロック信号ＣＫ２の振幅が小さくなるため、ＬＶＤＳドライバ１３の閾値に至るまでの時間が長くなる。このようなゲート回路１２０の特性を利用して遅延量を制御すれば、簡単な構成により、高精度の調整を実現することができる。特に、第１クロック信号ＣＫ１波形が、矩形波ではなく正弦波に近い場合には、精度よく遅延量を調整することができる。
【００３２】
電源供給回路１２１は、オペアンプＯＰ、トランジスタＴＲ、抵抗Ｒ１〜Ｒ３及びサーミスタＲｔを備え、オペアンプＯＰからなるボルテージフォロワ回路と、トランジスタＴＲからなるエミッタフォロワ回路とにより、遅延制御信号ＤＬに応じた電源電圧をゲート回路１２０に供給する。また、サーミスタＲｔの抵抗値に応じて、遅延制御信号ＤＬの増幅率を変化させ、温度補償を行っている。
【００３３】
オペアンプＯＰは、反転入力端子及び非反転入力端子を有し、これらの入力端子間の電位差により動作する差動増幅回路である。オペアンプＯＰの非反転入力端子には、プロセッサ１４からの遅延制御信号ＤＬが入力され、反転入力端子は、抵抗Ｒ１及びサーミスタＲｔを介してグランド電位に接続されている。また、出力端子は、トランジスタＴＲのベース端子に接続され、オペアンプＯＰの出力電圧は、トランジスタＴＲのベース−エミッタ間及び抵抗Ｒ２を介して、反転入力端子にフィードバックされる。つまり、オペアンプＯＰは遅延制御信号ＤＬを増幅する非反転増幅回路を構成し、その増幅率は、抵抗Ｒ１，Ｒ２及びサーミスタＲｔの抵抗値によって決まる。
【００３４】
トランジスタＴＲは、コレクタ端子が定電圧源に接続され、エミッタ端子が抵抗Ｒ３を介してグランド電位に接続されたＮＰＮ形のバイポーラトランジスタであり、エミッタフォロワ回路を構成している。このため、トランジスタＴＲのエミッタ端子に接続されたゲート回路１２０の電源端子に対し、増幅された遅延制御信号ＤＬを電源電圧として印加することができる。
【００３５】
サーミスタＲｔは、温度に応じて抵抗値が変化する素子であり、温度に応じて、オペアンプＯＰによる遅延制御信号ＤＬの増幅率を変化させて、ゲート回路１２０の温度特性を補償する。半導体スイッチング素子の応答特性に温度依存性があることもよく知られており、電源供給回路１２１に温度補償用のサーミスタＲｔを用いることによって、ゲート回路１２０の温度特性に起因する遅延量の変化を抑制することができる。
【００３６】
本実施の形態による電子機器では、メイン基板１からサブ基板２へのクロック信号の伝送遅延により、クロックスキューが発生した場合に、ゲート回路１２０の遅延量に電源電圧依存性があることを利用して、当該クロックスキューを解消することができる。つまり、制御回路１５，２５を同期させるために必要な遅延量をプロセッサ１４が求め、位相調整回路１２が、第１クロック信号ＣＫ１を遅延させた第２クロック信号ＣＫ２を生成することにより、制御回路１５，２５を同期させている。このとき、制御回路２５に入力される第２クロック信号ＣＫ２は、制御回路１５に入力される第１クロック信号ＣＫ１に比べて、その周期の整数倍だけ遅延させた信号になっている。
【００３７】
図３のステップＳ１０１〜Ｓ１０７は、図１の電子機器１００における遅延量決定処理の一例を示したフローチャートである。このフローチャートは、外部からの遅延量決定指示に基づいて実行される。例えば、工場出荷前の製品検査時や、出荷後のメンテナンス時に実行されるものであってもよいし、電子機器１００への電源投入時に実行されるものであってもよい。
【００３８】
ここでは、遅延制御信号ＤＬを１〜２５５に変化させ、それぞれの場合について同期判定を行うことにより、制御回路１５，２５を同期させることができる遅延制御信号ＤＬの範囲を求めている。この様にして求められた範囲の中央値を遅延制御信号ＤＬの最適値とする。
【００３９】
まず、遅延量制御部１４１が、遅延制御信号ＤＬを変化させるための変数ｊを初期化しる（ステップＳ１０１）。ここでは、ｊを最小値１にしているが、位相調整回路１２が動作可能な最低電圧にすることが望ましい。次に、遅延量制御部１４１からＤ／Ａコンバータ１４２へ遅延制御情報ｊが出力され、位相調整回路１２へ遅延制御信号ＤＬとして電圧ｊが出力される（ステップＳ１０２）。
【００４０】
遅延量制御部１４１は、Ｄ／Ａコンバータ１４２の出力が安定するまで、一定時間待機した後、同期判定部１５３に対し、同期判定を指示する。この同期判定指示に基づいて、同期判定部１５３は、データ入出力部１５２に対し、制御回路２５からの所定回数のデータ読出を指示し、そのアクセスタイムを計測する（ステップＳ１０３）。次に、同期判定部１５３は、計測されたアクセスタイムを予め定められた判定閾値と比較し、同期判定を行う（ステップＳ１０４）。すなわち、アクセスタイムが判定閾値を超えていれば、同期がとれていないと判定し、判定閾値以下であれば、同期がとれていると判定する。
【００４１】
同期判定が終わると、遅延量制御部１４１は、変数ｊをカウントアップする（ステップＳ１０５）。このとき、ｊが最大値２５５を超えなければ、ステップＳ１０２に戻り、同様の同期判定を繰り返す（ステップＳ１０６）。一方、ｊが最大値を超えた場合には、２５５回の判定処理によって求められた同期がとれる遅延量の範囲に基づいて、遅延量を決定する（ステップＳ１０７）。例えば、同期がとれていた遅延制御信号ＤＬの範囲の中央値を最適な遅延制御信号ＤＬとする。
【００４２】
この様にして、遅延量を変化させながら、同期判定を行うことによって、同期がとれる遅延量の範囲を判別することができる。そして、この遅延量の範囲に基づいて、遅延量を決定することにより、十分なマージンが確保された遅延量を決定することができる。
【００４３】
図４のステップＳ２０１〜２０６は、図３におけるアクセスタイム計測処理（ステップＳ１０３）の一例を示したフローチャートである。このフローチャートは、遅延量制御部１４１からの同期判定指示に基づいて、同期判定部１５３によって実行される。
【００４４】
まず、同期判定部１５３が、アクセスタイムを計測するためのタイマーをクリアする（ステップＳ２０１）。また、データ読出の回数を計数するための変数ｉを初期化し、ｉ＝１とする（ステップＳ２０２）。次に、データ入出力部１５２に対し、制御回路２５からのデータ読出を指示する。この読出指示に基づいて、データ入出力部１５２は、制御回路２５に対しデータ読出の要求信号を送出し、制御回路２５から応答信号を受信する。データ入出力部１５２は、この応答信号から読出データ及び冗長データを分離し、冗長データを用いて受信エラーをチェックする。このエラーチェックにおいてエラーが検出された場合には、正しいデータが受信できるまで、制御回路２５に対し、データ読出又は再送の要求信号の送出を繰り返す。
【００４５】
この様にして１回のデータ読出が終わると、同期判定部１５３は、変数ｉをカウントアップする（ステップＳ２０４）。このとき、ｉが所定の繰返回数を超えなければ、ステップＳ２０３に戻り、同様のデータ読出を繰り返す（ステップＳ２０５）。一方、ｉが繰返回数を超えた場合には、タイマーの計数値を読み出し、所定回数のデータ読出に要したアクセスタイムを取得する（ステップＳ２０６）。
【００４６】
このようにして、データ読出又はデータ書込のアクセスタイムを求め、判定閾値と比較することにより、同期判定を容易に行うことができる。また、２回以上のデータ読出又はデータ書込を行うのに要したアクセスタイムを計測することにより、同期判定を正確に行うことができる。
【００４７】
なお、本実施の形態では、本発明の好適な適用例として、制御回路１５，２５が、それぞれ異なる基板１，２上に設けられている場合の例について説明したが、本発明は、この様な場合には限定されない。例えば、制御回路１５，２５が同一基板上に設けられている電子機器の場合であっても、クロックスキューが発生し得る場合には、本発明を適用することができる。
【００４８】
また、本実施の形態では、メイン基板１からサブ基板２へ、クロック信号がＬＶＤＳ方式により伝送される場合の例について説明したが、この様な場合には限定されない。つまり、ＬＶＤＳ以外の方法でクロック信号を伝送する電子機器の場合であっても、クロックスキューが発生し得る場合には、本発明を適用することができる。
【符号の説明】
【００４９】
１    メイン基板
２    サブ基板
１１  クロック発生器
１２  位相調整回路
１３  ＬＶＤＳドライバ
１４  プロセッサ
１５  制御回路
２３  ＬＶＤＳレシーバ
２５  制御回路
１００  電子機器
１２０  ゲート回路
１２１  電源供給回路
ＯＰ  オペアンプ
ＴＲ  トランジスタ
１４１  遅延量制御部
１４２  Ｄ／Ａコンバータ
１５１  主制御部
１５２  データ入出力部
１５３  同期判定部
ＣＫ１，ＣＫ２  クロック信号
ＤＬ  遅延制御信号
Ｒ１〜Ｒ３  抵抗
Ｒｔ  サーミスタ
【図１】
2011095965.tif 000003
【図２】
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【図３】
2011095965.tif 000005
【図４】
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