(57)【要約】【課題】パワーオンまたはパワーオフ時に、液晶パネルに意図しない映像データがディスプレイされるのを防止する液晶駆動方法、これを具現するソース・ドライバ及び液晶表示装置を提供する。【解決手段】ソース・ドライバは、複数個の出力バッファ、複数個の出力パッド及び複数個の出力バッファと複数個の出力パッドとの間に位置し、複数個の出力パッドの電気的連結状態を制御するスイッチング部を含み、該スイッチング部は、電源電圧のレベルアップまたはレベルダウンが感知されれば、既定の区間の間、複数個の出力バッファの出力信号が、対応する出力パッドを介して、液晶パネルに伝達されることを遮断しつつ、複数個の出力パッドを互いに連結するか、複数個の出力パッドから接地への放電経路を提供するかのうち少なくともいずれか一つを行うことを特徴とする液晶パネル駆動方法、これを具現するソース・ドライバ及び液晶表示装置である。【選択図】      図５
2011170349.tif 000002
【特許請求の範囲】
【請求項１】
液晶パネルのソースラインを駆動するソース・ドライバにおいて、
複数個の出力バッファと、
複数個の出力パッドと、
前記複数個の出力バッファと前記複数個の出力パッドとの間に位置し、前記複数個の出力パッドの電気的連結状態を制御するスイッチング部と、を含み、
前記スイッチング部は、電源電圧のレベルアップまたはレベルダウンが感知されれば、既定の区間の間、前記複数個の出力バッファの出力信号が、対応する前記出力パッドを介して、前記液晶パネルに伝達されることを遮断しつつ、前記複数個の出力パッドを互いに連結するか、前記複数個の出力パッドから接地への放電経路を提供するかのうち少なくともいずれか一つを行うことを特徴とするソース・ドライバ。
【請求項２】
前記スイッチング部は、
それぞれ前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力バッファのうち対応する出力バッファの出力端子と、前記複数個の出力パッドのうち対応する出力パッドとの連結を遮断（ターンオフ）させる複数個の第１スイッチと、
それぞれ前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力パッドのうち対応する２つの出力パッドを互いに連結（ターンオン）させる複数個の第２スイッチと、
前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力パッドを接地端子と連結（ターンオン）させる少なくとも１つの第３スイッチと、を含むことを特徴とする請求項１に記載のソース・ドライバ。
【請求項３】
前記複数個の第１スイッチ、前記複数個の第２スイッチ、及び前記少なくとも１つの第３スイッチを制御するスイッチング制御信号を生成するスイッチング制御部をさらに含むことを特徴とする請求項２に記載のソース・ドライバ。
【請求項４】
前記スイッチング制御部は、
前記電源電圧のレベルアップまたはレベルダウンを感知し、リセット信号を生成する電源感知部と、
前記リセット信号に応答して初期化された後、外部から入力される少なくとも１つの制御信号に応答し、前記スイッチング制御信号を出力するスイッチング制御信号生成部と、を含むことを特徴とする請求項３に記載のソース・ドライバ。
【請求項５】
前記スイッチング制御信号生成部は、
前記リセット信号に応答して初期化され、前記少なくとも１つの制御信号がｎ（ｎは自然数）回トグリングされた後、以前の出力レベルが反転されることを特徴とする請求項４に記載のソース・ドライバ。
【請求項６】
前記電源感知部は、
第１電源電圧のレベルアップに応答し、オン感知信号を生成するパワーオン感知部と、
第２電源電圧のレベルダウンに応答し、オフ感知信号を生成するパワーオフ感知部と、
前記オフ感知信号の電圧レベルを、前記第１電源電圧レベルに変換して出力する第１レベル変換部と、
前記パワーオン感知部の出力と、前記第１レベル変換部の出力とを否定論理和し、前記リセット信号を生成するＮＯＲゲートと、を含み、
前記スイッチング制御信号生成部は、
前記リセット信号に応答して初期化され、前記少なくとも１つの制御信号がｎ回トグリングされた後に、以前出力レベルが反転される検出部と、
前記検出部の出力レベルを、前記第２電源電圧レベルに変換して出力する第２レベル変換部と、
前記パワーオフ感知部の出力と前記第２レベル変換部の出力とを論理和し、前記スイッチング制御信号を生成するＯＲゲートと、を含むことを特徴とする請求項５に記載のソース・ドライバ。
【請求項７】
前記検出部は、
前記スイッチング制御信号生成部が、前記１つの制御信号に応答して動作する場合に、前記リセット信号に応答して初期化され、前記１つの制御信号がｎ回トグリングされるたびに、以前出力レベルが反転される分周器と、
前記リセット信号に応答して初期化され、前記分周器の出力に応答し、以前出力レベルが反転されて出力されるフリップフロップとを、含むことを特徴とする請求項６に記載のソース・ドライバ。
【請求項８】
前記検出部は、
前記スイッチング制御信号生成部が、前記複数個の制御信号に応答して動作する場合に、それぞれ前記リセット信号に応答して初期化され、前記対応する制御信号がｎ回トグリングされるたびに、以前出力レベルが反転される複数個の分周器と、
それぞれ前記リセット信号に応答して初期化され、前記対応する分周器の出力に応答して、以前出力レベルが反転される複数個のフリップフロップと、
前記複数個のフリップフロップの出力を否定論理和して出力するＮＡＮＤゲートと、を含むことを特徴とする請求項６に記載のソース・ドライバ。
【請求項９】
複数本のゲートライン及び複数本のソースラインが垂直に交差し、その交差部ごとにスイッチング素子を具備した画素領域が配列された液晶パネルと、
前記複数本のゲートラインにスキャン信号を順次に印加するゲート・ドライバと、
受信されたデジタル映像データに相応するアナログ階調信号を生成し、前記複数本のソースラインに提供するソース・ドライバと、
前記デジタル画像データを前記ソース・ドライバに伝達し、前記ゲート・ドライバ及び前記ソース・ドライバを制御するタイミング・コントローラと、を含み、
前記ソース・ドライバは、
複数個の出力バッファと、
前記液晶パネルのソースラインと連結された複数個の出力パッドと、
前記複数個の出力バッファと前記複数個の出力パッドとの間に位置し、前記複数個の出力パッドの電気的連結状態を制御するスイッチング部と、を含み、
前記スイッチング部は、電源電圧のレベルアップまたはレベルダウンが感知されれば、既定の区間の間、前記複数個の出力バッファの出力信号が、対応する前記出力パッドを介して、前記液晶パネルに伝達されることを遮断しつつ、前記複数個の出力パッドを互いに連結するチャージシェアリング、及び前記複数個の出力パッドから接地への放電経路を提供するディスチャージングのうち、少なくともいずれか一つを行うことを特徴とする液晶表示装置。
【請求項１０】
前記スイッチング部は、
それぞれ前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力バッファのうち対応する出力バッファの出力端子と、前記複数個の出力パッドのうち対応する出力パッドとの連結を遮断（ターンオフ）させる複数個の第１スイッチと、
それぞれ前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力パッドのうち対応する２つの出力パッドを互いに連結（ターンオン）させる複数個の第２スイッチと、
前記電源電圧のレベルアップまたはレベルダウンが感知されれば、前記複数個の出力パッドを接地端子と連結（ターンオン）させる少なくとも１つの第３スイッチと、を含み、
前記液晶表示装置は、
前記複数個の第１スイッチ、前記複数個の第２スイッチ、及び前記少なくとも１つの第３スイッチを制御するスイッチング制御信号を出力するスイッチング制御部をさらに含むことを特徴とする請求項９に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置駆動技術に係り、具体的には、パワーオン時またはパワーオフ時に、液晶パネルに意図しない映像データがディスプレイされることを防止できる液晶駆動方法、これを具現するソース・ドライバ及び液晶表示装置に関する。
【背景技術】
【０００２】
本発明に関連した先行技術としては、特許文献１及び特許文献２などがある。
図１は、従来の液晶表示装置のブロック図である。図１を参照すれば、液晶表示装置１００は、液晶パネル１４０、液晶パネル１４０のゲートラインＧ１ないしＧＱを順次に活性化させるためのゲート・ドライバ１３０、液晶パネル１４０のソースラインＹ１ないしＹＰにアナログ階調信号を印加するソース・ドライバ１１０、外部電圧を利用して必要な動作電圧を生成する駆動電圧生成部１５０、及びソース・ドライバ１１０とゲート・ドライバ１３０との駆動タイミングを制御するためのタイミング・コントローラ１２０を具備する。液晶表示装置１００に電源が印加されれば、タイミング・コントローラ１２０は、外部から液晶パネル１４０にディスプレイしようとする画像データを受信及び加工し、ソース・ドライバ１１０に提供する。ソース・ドライバ１１０は、タイミング・コントローラ１２０から提供された画像データＤＡＴＡを受信し、これに相応するアナログ階調信号を生成し、液晶パネル１４０のソースラインＹ１ないしＹＰに提供する。アナログ階調信号は、液晶パネル１４０の画素領域１４２に電界を印加し、これによって、液晶の光学的特性、すなわち、光透過量が調節され、所望のデータが液晶パネル１４０にディスプレイされる。
【０００３】
しかし、従来の液晶表示装置１００に電源が印加される場合には、縦縞状の画像が非正常的にディスプレイされる現象が現れる。また、液晶表示装置１００に印加された電源が遮断される場合にも、縦縞状の画像が非正常的にディスプレイされて消える現象が現れる。さらに、液晶表示装置１００の電源を遮断していて、すぐに印加する場合にも、このような現象が現れる。前記のような縦縞状の画像がディスプレイされることは、意図するところではなく、これによって、不要な電力消費を招き、液晶表示装置１００の画質低下をもたらす。従って、液晶表示装置１００で、電源が印加されたり遮断される場合に、意図しない画像が非正常的にディスプレイされる現象を解決するための方策が要望されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２９８７３７号公報
【特許文献２】特開２００９−０５８９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、電源が印加されたり遮断される場合に、意図しない画像データがディスプレイされることを防止するための液晶パネル駆動方法を提供することである。
本発明が解決しようとする他の課題は、前記液晶パネル駆動方法を具現するソース・ドライバを提供することである。
本発明が解決しようとするさらに他の課題は、前記液晶パネル駆動方法を具現する液晶表示装置を提供することである。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明の一実施形態による液晶パネル駆動方法は、電源電圧のレベルアップ（level-up）またはレベルダウン（level-down）を感知してリセット信号を生成する感知段階、及び前記リセット信号に応答して、基準区間の間、液晶パネルの画素領域にアナログ階調信号が印加されることを防止しつつ、前記液晶パネルの画素領域間で互いに電荷を共有することと、前記液晶パネルの画素領域の電荷を接地に放電することとのうち、少なくともいずれか一つが行われるディスチャージング段階を含むことを特徴とする。
【０００７】
前記他の課題を達成するための本発明の一実施形態によるソース・ドライバは、複数個の出力バッファ、複数個の出力パッド、及び前記複数個の出力バッファと前記複数個の出力パッドとの間に位置し、前記複数個の出力パッドの電気的連結状態を制御するスイッチング部を含み、前記スイッチング部は、電源電圧のレベルアップまたはレベルダウンが感知されれば、既定の区間の間、前記複数個の出力バッファの出力信号が、対応する前記出力パッドを介して、前記液晶パネルに伝達されることを遮断しつつ、前記複数個の出力パッドを互いに連結することと、前記複数個の出力パッドから接地への放電経路を提供することとのうち少なくともいずれか一つを行うことを特徴とする。
【０００８】
前記さらに他の課題を達成するための本発明の一実施形態による液晶表示装置は、複数本のゲートライン及び複数本のソースラインが垂直に交差し、その交差部ごとにスイッチング素子を具備した液晶セルが配列された液晶パネル、前記複数本のゲートラインにスキャン信号を順次に印加するゲート・ドライバ、受信されたデジタル映像データに相応するアナログ階調信号を生成し、前記複数本のソースラインに提供するソース・ドライバ、及び前記デジタル画像データを前記ソース・ドライバに伝達し、前記ゲート・ドライバ及び前記ソース・ドライバを制御するタイミング・コントローラを含む。前記ソース・ドライバは、複数個の出力バッファ、前記液晶パネルのソースラインと連結された複数個の出力パッド、及び前記複数個の出力バッファと前記複数個の出力パッドとの間に位置し、前記複数個の出力パッドの電気的連結状態を制御するスイッチング部を含み、前記スイッチング部は、電源電圧のレベルアップまたはレベルダウンが感知されれば、既定の区間の間、前記複数個の出力バッファの出力信号が、対応する前記出力パッドを介して、前記液晶パネルに伝達されることを遮断しつつ、前記複数個の出力パッドを互いに連結するチャージシェアリング及び前記複数個の出力パッドから接地への放電経路を提供するディスチャージングのうち少なくともいずれか一つを行うことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、電源が印加されたり遮断される場合に、意図しない画像がディスプレイされることが防止され、低電力及び高品質の液晶表示装置が具現できる。
【図面の簡単な説明】
【００１０】
【図１】従来の液晶表示装置のブロック図。
【図２】図１に開示されたソース・ドライバのブロック図。
【図３】図１の液晶表示装置がパワーオン状態に進入する場合の動作を示すタイミング図。
【図４】図１の液晶表示装置がパワーオフ状態に進入する場合の動作を示すタイミング図。
【図５】本発明の一実施形態によるソース・ドライバのブロック図。
【図６】図５に図示されたアナログ階調信号出力部の具体的な構成を示すブロック図。
【図７Ａ】本発明の一実施形態によるソース・ドライバの出力ディセーブル動作を示す図。
【図７Ｂ】本発明の一実施形態によるソース・ドライバの正常出力動作を示す図。
【図８】図５に開示されたスイッチング制御部のブロック図。
【図９】図８に開示されたスイッチング制御部の一実施形態を示す回路図。
【図１０】図８に開示されたスイッチング制御部の一実施形態を示す回路図。
【図１１Ａ】図９及び図１０に開示されたパワーオン感知部の一実施形態を示す回路図。
【図１１Ｂ】図１１Ａに図示された回路に係わるシミュレーション結果を示す図。
【図１２Ａ】図９及び図１０に開示されたパワーオフ感知部の一実施形態を示す回路図。
【図１２Ｂ】図１２Ａに開示された回路に係わるシミュレーション結果を示すグラフ。
【図１３】本発明の一実施形態による液晶表示装置のブロック図。
【図１４】本発明の一実施形態による液晶表示装置のブロック図。
【図１５】本発明の一実施形態による液晶表示装置の動作を示すタイミング図。
【図１６】電源印加（パワーオン）時、本発明の一実施形態による液晶パネル駆動方法のフローチャート。
【図１７】電源遮断（パワーオフ）時、本発明の一実施形態による液晶パネル駆動方法のフローチャート。
【発明を実施するための形態】
【００１１】
本発明、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付された図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。
【００１２】
図２は、図１に図示されたソース・ドライバ１１０のブロック図である。図２を参照すれば、ソース・ドライバ１１０は、第１電源ＶＤＤ１によって駆動される部分として、シフト・レジスタ部２１０及びデータ・ラッチ部２２０を含む。また、第１電源ＶＤＤ１より高電圧である第２電源ＶＤＤ２によって駆動される部分として、デジタル・アナログ変換部２３０、出力バッファ部２４０を含む。
【００１３】
シフト・レジスタ部２１０は、デジタル画像データＤＡＴＡが順次にデータ・ラッチ部２２０に保存されるタイミングを制御する。データ・ラッチ部２２０は、シフトされて出力されるラッチ信号ＤＩＯに応答して、デジタル画像データＤＡＴＡを受信して保存し、１本の水平ラインに該当する画像データの保存が完了すれば、出力制御信号ＣＬＫ１に応答して、保存された画像データＤＡＴＡを出力する。デジタル・アナログ変換部２３０は、データ・ラッチ部２２０から出力された画像データＤＡＴＡを受信し、出力制御信号ＣＬＫ１に応答して、画像データに相応するアナログ階調信号を出力する。出力バッファ部２４０は、デジタル・アナログ変換部２３０から出力されたアナログ階調信号をバッファリングして出力する。
【００１４】
図３は、図１に図示された液晶表示装置１００が、パワーオン状態に進入する場合の動作を示すタイミング図である。図１ないし図３を参照すれば、液晶表示装置１００に電源が印加される場合、第１電源ＶＤＤ１と第２電源ＶＤＤ２とが、ソース・ドライバ１１０に供給される。第１電源ＶＤＤ１は、ソース・ドライバ１１０のロジック回路を駆動するための電源（LOW POWER）であり、第２電源ＶＤＤ２は、ソース・ドライバ１１０のアナログ回路を駆動するための電源（HIGH POWER）である。液晶表示装置１００は、外部から提供された第１電源ＶＤＤ１を利用し、第２電源ＶＤＤ２を内部で生成する。従って、まず第１電源ＶＤＤ１がｔ１時間で安定化され、その後、第２電源ＶＤＤ２がｔ２時間で安定化される。第１電源ＶＤＤ１及び第２電源ＶＤＤ２が安定化された後でも、一定時間が過ぎてから、デジタル画像データＤＡＴＡがソース・ドライバ１１０に伝えられる。
【００１５】
具体的に、デジタル画像データＤＡＴＡ、ソース・ドライバ１１０のデータ・ラッチ・タイミングを制御するラッチ信号ＤＩＯ、及びアナログ階調信号の出力タイミングを制御する出力制御信号ＣＬＫ１が、ｔ３時間で、タイミング・コントローラ１２０からソース・ドライバ１１０に伝えられ始める。出力制御信号ＣＬＫ１は、ソース・ドライバ１１０のデータ・ラッチ部２２０に保存された画像データに相応するアナログ階調信号を、液晶パネル１４０のソースラインＹ１ないしＹＰに印加するタイミングを制御する。出力制御信号ＣＬＫ１がロー（low）レベルであるとき、ソース・ドライバ１１０は、アナログ階調信号を液晶パネル１４０に印加する。ｔ１−ｔ３区間では、ソース・ドライバ１１０がタイミング・コントローラ１２０からデジタル画像データＤＡＴＡを受信せず、出力制御信号ＣＬＫ１がロー（low）レベルである状態であるから、ソース・ドライバ１１０のデータ・ラッチ部２２０に保存されている不明な（unknown）データが液晶パネル１４０にディスプレイされる。これによって、液晶パネル１４０には、縦縞状の画像がディスプレイされ、ディスプレイ不良状態におかれる。タイミング・コントローラ１２０の種類ごとに異なるが、一般的に、タイミング・コントローラ１２０から液晶表示装置１００に電源が印加される時点と、タイミング・コントローラ１２０からソース・ドライバ１１０にデジタル画像データＤＡＴＡが正常に伝えられ始める時点との間には、ある程度の差が存在する。従って、液晶表示装置１００に電源が印加されるとき、不明なデータが液晶パネル１４０にディスプレイされることを防止するためには、タイミング・コントローラ１２０の種類とは関係なしに、ソース・ドライバ１１０に正常なデータが入るまで、ソース・ドライバ１１０の出力が液晶パネル１４０に印加されることを防止する必要がある。
【００１６】
図４は、図１に図示された液晶表示装置１００が、パワーオフ状態に進入する場合の動作を示すタイミング図である。図１、図２及び図４を参照すれば、液晶表示装置１００に提供された電源は、ｔ１時間で遮断される。具体的に、ｔ１時間で高電圧である第２電源ＶＤＤ２の電圧レベルが、まずドロップし始め、ロジック駆動電源の第１電源ＶＤＤ１が、ｔ３でドロップし始める。ｔ１時間後には、それ以上デジタル画像データＤＡＴＡ、ソース・ドライバ１１０のデータ・ラッチ・タイミングを制御する水平開始信号ＤＩＯ、及びアナログ階調信号の出力タイミングを制御する出力制御信号ＣＬＫ１が、タイミング・コントローラ１２０からソース・ドライバ１１０に伝えられない。
【００１７】
ソース・ドライバ１１０に提供された第２電源ＶＤＤ２は、ｔ１時間で、ドロップし始め、緩慢な傾斜をもってｔ２時間で接地レベルに収斂する。結局、ｔ１時間で電源が遮断されても、第２電源ＶＤＤ２は、ｔ２時間前まで完全に接地レベルには落ちない。ｔ１−ｔ２区間で、ソース・ドライバ１１０は、水平開始信号ＤＩＯがローレベルであるから、デジタル画像データＤＡＴＡをラッチしないが、出力制御信号ＣＬＫ１がローレベルであるから、液晶パネル１４０には、データ・ラッチ部２２０に保存されたデータがディスプレイされる。これによって、ソース・ドライバ１１０は、ｔ１−ｔ２区間で、データ・ラッチ部２２０に保存されている不明なデータを、液晶パネル１４０にディスプレイすることになり、意図しない縦縞状の画像がディスプレイされる。従って、電源が遮断される場合（パワーオフ）にも、電源が印加される場合（パワーオン）と同様に、不明なデータが液晶パネル１４０にディスプレイされることを防止する必要がある。
【００１８】
一方、ｔ１−ｔ２区間で、不明なデータが液晶パネル１４０にディスプレイされることを防止しても、電源が遮断されるｔ１時間前に、液晶パネル１４０の各画素領域１４２に充電されていた電荷の存在が残像を誘発させうる。液晶表示装置１００に供給された電源が遮断される場合（パワーオフ）、液晶パネル１４０の各画素領域１４２に充電されていた電圧は、緩慢に放電することになるが、これは、画素領域１４２に充電された電圧が、ターンオフされた薄膜トランジスタ（ＴＦＴ）の漏れ電流を介して接地電位に徐々に収斂されることによる。従って、パワーオフ時に、不明なデータが液晶パネル１４０にディスプレイされることを防止すると同時に、画素領域に残っている電荷をいち早く放電させる必要がある。
【００１９】
図５は、本発明の一実施形態によるソース・ドライバのブロック図である。図５を参照すれば、本発明の一実施形態によるソース・ドライバ５００は、デジタルデータ受信部５１０、アナログ階調信号出力部５２０を具備する。デジタルデータ受信部５１０は、第１電源ＶＤＤ１によって駆動される部分であり、シフト・レジスタ部５１２及びデータ・ラッチ部５１４を含む。アナログ階調信号出力部５２０は、第１電源より高電圧の第２電源ＶＤＤ２によって駆動される部分であり、デジタル・アナログ変換部５２２、出力バッファ部５２４、スイッチング部５２６及び複数個の出力パッドPAD＿１ないしPAD＿Ｐを含む。
【００２０】
シフト・レジスタ部５１２は、デジタル画像データＤＡＴＡが順次にデータ・ラッチ部５１４に保存されるタイミングを制御する。シフト・レジスタ部５１２は、クロック信号ＨＣＬＫに応答して受信された水平開始信号ＤＩＯをシフトさせる。タイミング・コントローラ（図示せず）から伝えられるデジタル画像データＤＡＴＡは、順次にシフトされて出力される水平開始信号ＤＩＯに応答して、データ・ラッチ部５１４に保存される。
【００２１】
データ・ラッチ部５１４は、シフトされて出力される水平開始信号ＤＩＯに応答して、デジタル画像データＤＡＴＡを受信して保存し、１本の水平ラインに該当する画像データの保存が完了すれば、出力制御信号ＣＬＫ１に応答して、保存された画像データＤＡＴＡを出力する。
【００２２】
デジタル・アナログ変換部５２２は、前記データ・ラッチ部５１４から出力された画像データを受信し、出力制御信号ＣＬＫ１に応答して、画像データに相応するアナログ階調信号を出力する。
【００２３】
出力バッファ部５２４は、デジタル・アナログ変換部５２２から出力されたアナログ階調信号をバッファリングして出力する。
出力パッドPAD＿１ないしPAD＿Ｐは、ソース・ドライバ５００外部で、液晶パネル（図示せず）のソースラインが連結される部分である。従って、出力バッファ部５２４でバッファリングされて出力されたアナログ階調信号は、対応する出力パッドPAD＿１ないしPAD＿Ｐを経て、液晶パネル（図示せず）の各ソースラインに印加される。
【００２４】
スイッチング部５２６は、電源が印加（パワーオン）されたり、遮断（パワーオフ）される場合に、正常なデータが液晶パネルにディスプレイできるまで、出力バッファ部５２４と出力パッドPAD＿１ないしPAD＿Ｐとの連結を遮断する。また、出力バッファ部５２４と出力パッドPAD＿１ないしPAD＿Ｐとの連結が遮断された状態で、液晶パネル（図示せず）のソースラインを互いに連結し、チャージシェアリング（charge sharing）を行い、液晶パネル（図示せず）の画素領域に残存する電荷を接地に放電させる。
【００２５】
本発明の一実施形態によるソース・ドライバ５００は、スイッチング部５２６を制御するスイッチング制御部５３０をさらに具備できる。スイッチング制御部５３０は、電源が印加（パワーオン）されたり遮断（パワーオフ）されることを感知し、ソース・ドライバ５００を制御するために、タイミング・コントローラ（図示せず）で生成された制御信号、例えば、クロック信号ＨＣＬＫ、水平開始信号ＤＩＯ及び出力制御信号ＣＬＫ１に応答し、スイッチング部５２６を制御するためのスイッチング制御信号ＳＷ＿ＣＯＮを生成する。
【００２６】
図６は、図５に開示されたアナログ階調信号出力部５２０の一実施形態を示すブロック図である。図６を参照すれば、アナログ階調信号出力部５２０は、デジタル・アナログ変換部５２２、出力バッファ部５２４、スイッチング部５２６、複数個の出力パッドPAD＿１ないしPAD＿Ｐを具備する。デジタル・アナログ変換部５２２は、複数個のＤＡＣ（digital-analog converter） ＤＡＣ＿１ないしＤＡＣ＿Ｐを具備する。出力バッファ部５２４は、複数個のアンプＡｍｐ＿１ないしＡｍｐ＿Ｐを具備する。スイッチング部５２６は、スイッチング制御信号ＳＷ＿ＣＯＮに応答して、アンプ（ＡＭＰ）と対応する出力パッドPAD＿１ないしPAD＿Ｐを互いに連結したり遮断する複数個の出力スイッチＳＷ１＿１ないしＳＷ１＿Ｐ、スイッチング制御信号ＳＷ＿ＣＯＮに応答して、出力パッドを互いに連結したり遮断する複数個のチャージシェアリング・スイッチＳＷ２＿１ないしＳＷ２＿Ｐ、及びスイッチング制御信号ＳＷ＿ＣＯＮに応答して、前記出力パッドPAD＿１ないしPAD＿Ｐに連結された液晶パネル（図示せず）の画素領域の電荷を接地に放電させるための放電スイッチＳＷ３＿１ないしＳＷ３＿Ｐを具備する。図６には例示的に、スイッチＳＷ１，ＳＷ２，ＳＷ３がいずれもスイッチング制御信号ＳＷ＿ＣＯＮに応答して制御されると図示されているが、必ずしもそれに限定されるものではない。例えば、スイッチＳＷ１，ＳＷ２，ＳＷ３それぞれは、独立した制御信号によって制御することもできる。また、図６には例示的に、出力パッドPAD＿１ないしPAD＿Ｐごとに放電スイッチＳＷ３が連結されるよう図示されているが、必ずしもそれに限定されるものではない。チャージシェアリング及び放電が共になされる限り、放電スイッチＳＷ３は、少なくとも一つ以上であるならば十分であり、その個数は、放電スイッチの電気的特性によって、いくらでも調整が可能である。
【００２７】
図７Ａ及び図７Ｂは、本発明の一実施形態によるソース・ドライバのスイッチング動作を示す図である。図７Ａを参照すれば、出力スイッチＳＷ１は、ハイレベル（HIGH）のスイッチング制御信号ＳＷ＿ＣＯＮに応答してオフ（OFF）になり、チャージシェアリング・スイッチＳＷ２及び放電スイッチＳＷ３は、ハイレベルのスイッチング制御信号ＳＷ＿ＣＯＮに応答してオン（ON）になるので、各出力パッドPAD＿１ないしPAD＿Ｐは、互いにチャージシェアリング・スイッチＳＷ２を介して接続され、液晶パネルのソースラインＹ１ないしＹＰに接続された各画素領域の電荷が、放電スイッチＳＷ３を介して接地に放電される。
【００２８】
図７Ｂを参照すれば、チャージシェアリング・スイッチＳＷ２及び放電スイッチＳＷ３は、ローレベル（LOW）のスイッチング制御信号ＳＷ＿ＣＯＮに応答してオフ（OFF）になり、出力スイッチＳＷ１は、ローレベルのスイッチング制御信号ＳＷ＿ＣＯＮに応答してオン（ON）になるので、各出力アンプ（ＡＭＰ）は、スペックに相応する特性をもって、所定の電荷を液晶パネルのソースラインＹ１ないしＹＰに接続された画素領域に充電する。
【００２９】
図８は、図５に開示されたスイッチング制御部のブロック図である。図８を参照すれば、スイッチング制御部５３０は、電源感知部８１０及びスイッチング制御信号生成部８２０を具備する。電源感知部８１０は、電源が印加されているか否か、または電源が遮断されているか否かをチェックし、スイッチング制御信号生成部８２０に、オフ感知信号ＰＯＦＦとリセット信号ＲＳＴとを伝送する。リセット信号ＲＳＴは、電源が印加された場合、または電源が遮断された場合、１回トグリング（toggling）されうる。オフ感知信号ＰＯＦＦは、電源が遮断された場合、１回トグリングされうる。
スイッチング制御信号生成部８２０は、電源感知部８１０から伝えられたオフ感知信号ＰＯＦＦ及びリセット信号ＲＳＴを受信し、タイミング・コントローラ（図示せず）から伝送されるクロック信号ＨＣＬＫ、水平開始信号ＤＩＯ及び出力制御信号ＣＬＫ１に応答して、スイッチング制御信号ＳＷ＿ＣＯＮを生成する。
【００３０】
図９は、図８に開示されたスイッチング制御部５３０の一実施形態を示すブロック図である。図８を参照すれば、スイッチング制御部５３０は、電源感知部８１０及びスイッチング制御信号生成部８２０を具備する。
【００３１】
電源感知部８１０は、電源が印加されたか否か、または電源が遮断されたか否かをチェックし、スイッチング制御信号生成部８２０に、オフ感知信号ＰＯＦＦとリセット信号ＲＳＴとを伝送する。具体的に電源感知部８１０は、第２電源ＶＤＤ１で駆動されるパワーオフ感知部８１２、第１電源ＶＤＤ１で駆動されるパワーオン感知部８１４、第１レベル変換部８１６、及び第１電源ＶＤＤ１で駆動されるＮＯＲゲートＮＲを具備できる。パワーオン感知部８１４は、第１電源ＶＤＤ１電圧のレベルアップに応答して、オン感知信号ＰＯＮを生成する。電源が印加され、液晶表示装置（図示せず）がパワーオン状態に進入する場合、第２電源ＶＤＤ２は、第１電源ＶＤＤ１を利用して生成されるので、第１電源ＶＤＤ１の電圧レベルがまず上昇する。従って、パワーオン感知部８１４は、第１電源ＶＤＤ１のレベルアップを感知し、ハイレベルのオン感知信号ＰＯＮを生成する。
【００３２】
パワーオフ感知部８１２は、第２電源ＶＤＤ２電圧のレベルダウンに応答して、オフ感知信号ＰＯＦＦを生成する。液晶表示装置（図示せず）が、パワーオフ状態に進入する場合、第２電源ＶＤＤ２のレベルダウンを感知し、ハイレベルのオフ感知信号ＰＯＦＦを生成する。パワーオフ感知部８１２は、第２電源ＶＤＤ２で駆動されるので、オフ感知信号ＰＯＦＦの電圧レベルは、第１電源で駆動されるパワーオン感知部８１４のオン感知信号ＰＯＮの電圧レベルより高い。第１レベル変換部８１６は、オフ感知信号ＰＯＦＦの電圧レベルを、オン感知信号ＰＯＮの電圧レベルに下げる。ＮＯＲゲートＮＲは、レベル変換されたオフ感知信号ＰＯＦＦとオン感知信号ＰＯＮとを否定論理和し、リセット信号ＲＳＴを出力する。従って、電源感知部８１０は、液晶表示装置（図示せず）がパワーオン状態に進入する場合、及び液晶表示装置（図示せず）がパワーオフ状態に進入する場合に、ローレベルのリセット信号ＲＳＴを出力する。
【００３３】
スイッチング制御信号生成部８２０は、電源感知部８１０から伝えられたオフ感知信号ＰＯＦＦ及びリセット信号ＲＳＴを受信し、タイミング・コントローラ（図示せず）から伝送される出力制御信号ＣＬＫ１に応答して、スイッチング制御信号ＳＷ＿ＣＯＮを生成する。具体的にスイッチング制御信号生成部８２０は、検出部８２２、第２レベル変換部８２８及びＯＲゲートＯＲを具備できる。検出部８２２は、電源感知部８１０から出力されるリセット信号ＲＳＴに応答して初期化され、出力制御信号ＣＬＫ１が既定の回数だけトグリングされれば、検出信号ＣＬＫ１＿ＥＮのレベルを反転する。例えば、出力制御信号ＣＬＫ１が１６回トグリングした後で、検出信号ＣＬＫ１＿ＥＮを出力するように設定すれば、検出信号ＣＬＫ１＿ＥＮは、リセット信号ＲＳＴに応答して、ローレベルに初期化された後、出力制御信号ＣＬＫ１のトグリングが１６までカウントされれば、ハイレベルの検出信号ＣＬＫ１＿ＥＮを出力する。検出部８２２は、分周器８２４及びフリップフロップ（Ｆ／Ｆ）８２６を具備できる。分周器８２４は、ローレベルのリセット信号ＲＳＴに応答して初期化され、入力信号のトグリング回数をカウントし、既定の回数だけトグリングされれば、以前の出力レベルを反転させる。フリップフロップ８２６は、ローレベルのリセット信号ＲＳＴに応答して初期化され、クロック端子に入力される分周器８２４の出力に応答して、データ入力端子に印加される値をラッチする。フリップフロップ８２６は、分周器８２４出力のレベル遷移に応答して、以前出力レベルを反転させるように構成されうる。
【００３４】
従って、図９のフリップフロップ８２６は、トグリングする出力制御信号ＣＬＫ１がデータ入力端子に印加されるように図示されているが、セットアップ・タイム及びホールド・タイムのマージンを十分に確保するために、第１電源ＶＤＤ１がデータ入力端子に印加されるとする。第２レベル変換部８２８は、検出信号ＣＬＫ１＿ＥＮの電圧レベルを変換して出力する。検出部８２２は、第１電源ＶＤＤ１で駆動されるので、検出信号ＣＬＫ１＿ＥＮの電圧レベルは、第２電源ＶＤＤ２の電圧レベルより低い。スイッチング制御信号ＳＷ＿ＣＯＮによって制御されるスイッチング部５２６（図５）は、第２電源ＶＤＤ２で駆動されるアナログ階調信号出力部５２０に含まれるので、検出信号ＣＬＫ１＿ＥＮの電圧レベルを第２電源ＶＤＤ２の電圧レベルに昇圧する必要がある。ＯＲゲートＯＲは、パワーオフ感知部８１２で生成されたオフ感知信号ＰＯＦＦと、第２レベル変換部８２８の出力とを論理和し、スイッチング制御信号ＳＷ＿ＣＯＮを生成する。例えば、液晶表示装置（図示せず）が、パワーオフ状態に進入したり、またはパワーオン状態に進入した後で、出力制御信号ＣＬＫ１があらかじめ指定された回数だけトグリングされれば、ローレベルのスイッチング制御信号ＳＷ＿ＣＯＮを出力する。
【００３５】
図９のスイッチング制御部８２０は、説明の便宜のために、ソース・ドライバを制御するために、タイミング・コントローラが生成した複数個の制御信号のうち、出力制御信号ＣＬＫ１のトグリングをカウントするように図示されているが、カウント対象である制御信号の種類や個数が、必ずしも１つの出力制御信号ＣＬＫ１に限定されるものではない。
【００３６】
図１０は、図８に開示されたスイッチング制御部５３０の一実施形態を示すブロック図である。図１０を参照すれば、スイッチング制御部５３０は、電源感知部８１０及びスイッチング制御信号生成部８２０を具備する。図９のスイッチング制御部５３０とは異なり、３個の制御信号ＣＬＫ１，ＤＩＯ，ＨＣＬＫ）のトグリング回数をカウントする構成である。具体的に、リセット信号ＲＳＴに応答して、ハイレベルのスイッチング制御信号ＳＷ＿ＣＯＮを出力し、出力制御信号ＣＬＫ１、水平開始信号ＤＩＯ及びクロック信号ＨＣＬＫそれぞれのトグリング回数をカウントし、第１検出信号ＣＬＫ１＿ＥＮ、第２検出信号ＤＩＯ＿ＥＮ及び第３検出信号ＨＣＬＫ＿ＥＮがいずれもハイレベルであるならば、ローレベルのスイッチング制御信号ＳＷ＿ＣＯＮを出力する。
【００３７】
図１０のスイッチング制御部は、説明の便宜のために、ソース・ドライバを制御するためにタイミング・コントローラが生成した複数個の制御信号のうち、出力制御信号ＣＬＫ１、水平開始信号ＤＩＯ及びクロック信号ＨＣＬＫのトグリング回数をカウントするように図示されているが、カウント対象である制御信号の種類や個数が、必ずしも１つの出力制御信号ＣＬＫ１に限定されるものではない。
【００３８】
図１１Ａは、図９及び図１０に開示されたパワーオン感知部８１２の一実施形態を示す回路図である。図１１Ａを参照すれば、パワーオン感知部８１２は、第１キャパシタＣ１、第１ ＰＭＯＳトランジスタＭＰ１及び第２ ＰＭＯＳトランジスタＭＰ２、第１ＮＭＯＳトランジスタないし第３ＮＭＯＳトランジスタＭＮ１ないしＭＮ３、第１インバータＩＶ１及び第２インバータＩＶ２を具備する。
【００３９】
第１キャパシタＣ１は、第１端子が第１電源電圧ＶＤＤ１に連結され、第２端子が第１ノードＮ１に連結される。第３ ＮＭＯＳトランジスタＭＮ３は、第１端子が第１ノードＮ１に連結され、第２端子が接地に連結され、ゲート端子が第２ノードＮ２に連結される。第１ ＰＭＯＳトランジスタＭＰ１は、第１端子が第１電源電圧ＶＤＤ１に連結され、ゲート端子と連結された第２端子は、第２ ＰＭＯＳトランジスタＭＰ２の第１端子に連結される。第２ ＰＭＯＳトランジスタＭＰ２は、第１端子が第１ ＰＭＯＳトランジスタＭＰ１の第２端子に連結され、第２端子が第２ ＮＭＯＳトランジスタＭＮ２の第１端子に連結され、ゲート端子が第２ノードＮ２に連結される。第２ ＮＭＯＳトランジスタＭＮ２は、ゲート端子と連結された第１端子が第２ ＰＭＯＳトランジスタＭＰ２の第２端子に連結され、第２端子が接地に連結される。第１ ＮＭＯＳトランジスタＭＮ１は、第１端子が第１ノードＮ１に連結され、第２端子が接地に連結され、ゲート端子が第２ ＮＭＯＳトランジスタＭＮ２のゲート端子に連結される。第１インバータＩＶ１は、第１ノードＮ１の信号を反転して出力する。第２インバータＩＶ２は、第２ノードＮ２の信号を反転して出力する。
【００４０】
図１１Ｂは、図１１Ａに図示された回路８１４に係わるシミュレーション結果を示す図である。図１１Ｂを参照すれば、第１電源ＶＤＤ１の電圧レベルが上昇する区間が２ヵ所ある。Ａ区間は、第１電源ＶＤＤ１が接地レベルから上昇する区間であり、液晶表示装置が初期パワーオン状態に進入する区間を示す。Ｂ区間は、第１電源ＶＤＤ１電圧が第１臨界値より高レベルから上昇する区間である。例えば、液晶表示装置がパワーオフされた直後にパワーオンさせるときに生じうる区間を示す。
【００４１】
具体的な動作について述べれば、液晶表示装置が初期パワーオン状態に進入し、第１電源電圧ＶＤＤ１の電圧レベルが上昇すれば、第１ノードＮ１の電圧も上昇する。第１ノードＮ１の電圧が上昇することにより、第２ノードＮ２の電圧は下降する。第２ノードＮ２の電圧が低くなることにより、第３ ＮＭＯＳトランジスタＭＮ３は、オン状態からオフ状態に向かって変化する。第２ノードＮ２の電圧が低くなることにより、第２ ＰＭＯＳトランジスタＭＰ２は、オフ状態からオン状態に変化するので、第２ ＮＭＯＳトランジスタＭＮ２に流れる電流は増加する。電流ミラーリング（mirroring）によって、第１ ＮＭＯＳトランジスタＭＮ１にも同量の電流が流れ、これによって、上昇していた第１ノードＮ１の電圧はまた、接地レベルに向かって下降する。従って、液晶表示装置が初期パワーオン状態に進入すれば、第１ノードＮ１の電圧は、第１電源電圧ＶＤＤ１が上昇することによって上昇していき、第２臨界値に至れば、再び下降する三角波状のパルス形態となる。このような第１ノードＮ１の電圧は、第１インバータ及び第２インバータを介してバッファリングされ、図１１Ｂから分かるように、台形状のパルスが出力される。従って、液晶表示装置が初期パワーオン状態に進入すれば、出力信号ＰＯＮが１回トグリングされる。しかし、Ｂ区間の場合のように、第１電源ＶＤＤ１が第１臨界値以下から上昇しない限り、パワーオン状態に進入すると認識せず、出力信号ＰＯＮがトグリングされない。図１１Ａに図示されたパワーオン感知部８１４の構成は、１つの例示であり、要求される条件によって、多様に設計されうる。
【００４２】
図１２Ａは、図９及び図１０に開示されたパワーオフ感知部の一実施形態を示す回路図である。図１２Ａを参照すれば、パワーオフ感知部８１２は、駆動電圧生成部１２２０、電源電圧感知部１２４０及びレベル変換部１２６０を具備する。駆動電圧生成部１２２０は、第２電源電圧ＶＤＤ２を利用し、電源電圧感知部１２４０を駆動するための第３電源電圧ＶＤＤ３を生成する。具体的には、第１抵抗Ｒ１、第２抵抗Ｒ２及び第５ ＮＭＯＳトランジスタＭＮ５を具備する。第２電源電圧ＶＤＤ２のレベルダウンを感知する電源電圧感知部１２４０は、第１キャパシタＣ１、第１ ＰＭＯＳトランジスタないし第４ ＰＭＯＳトランジスタＭＰ１ないしＭＰ４、第１ ＮＭＯＳトランジスタないし第４ ＮＭＯＳトランジスタＭＮ１ないしＭＮ４を具備する。また、レベル変換部１２６０は、第５ ＰＭＯＳトランジスタないし第８ ＰＭＯＳトランジスタＭＰ５ないしＭＰ８、第６ ＮＭＯＳトランジスタ及び第７ ＮＭＯＳトランジスタＭＮ６，ＭＮ７を含む。図１２Ａに図示されたパワーオフ感知部８１２の構成は１つの例示であり、要求される条件によって、多様に設計されうる。
【００４３】
駆動電圧生成部１２２０について述べれば、第１抵抗Ｒ１は、第１端子が第２電源電圧ＶＤＤ２に連結され、第２端子が第２抵抗Ｒ２の第１端子に連結される。第２抵抗Ｒ２は、第１端子が第１抵抗Ｒ１の第２端子に連結され、第２端子が第５ ＮＭＯＳトランジスタＭＮ５の第１端子に連結される。第５ ＮＭＯＳトランジスタＭＮ５は、第１端子が第２抵抗Ｒ２の第２端子に連結され、第２端子が接地ＧＮＤに連結され、ゲート端子が第２電源電圧ＶＤＤ２に連結される。このように、第３電源電圧ＶＤＤ３は、第２電源電圧ＶＤＤ２を、第１抵抗Ｒ１と第２抵抗Ｒ２とによる電圧分配することにより生成されうる。
【００４４】
電源電圧感知部１２４０について述べれば、第１ ＰＭＯＳトランジスタＭＰ１及び第１ ＮＭＯＳトランジスタＭＮ１は、１つのインバータを構成し、第１ノードＮ１の電圧を反転し、第２ノードＮ２に出力する。第１キャパシタＣ１は、第１端子が第２電源電圧ＶＤＤ２に連結され、第２端子が第１ノードＮ１に連結される。第２ ＰＭＯＳトランジスタＭＰ２は、第１端子が第３電源電圧ＶＤＤ３に連結され、第２端子が第１ノードＮ１に連結され、ゲート端子が第２ノードＮ２に連結される。第２ ＮＭＯＳトランジスタＭＮ２は、第１端子が第１ノードＮ１に連結され、第２端子が接地ＧＮＤに連結され、ゲート端子が第２ノードＮ２に連結される。
【００４５】
第３ ＰＭＯＳトランジスタ及び第４ ＰＭＯＳトランジスタＭＰ３，ＭＰ４は、電流ミラーを構成するが、第３ ＰＭＯＳトランジスタＭＰ３は、第１端子が第３電源電圧ＶＤＤ３に連結され、第２端子が第１ノードＮ１に連結され、ゲート端子が第４ ＰＭＯＳトランジスタＭＰ４のゲート端子に連結される。第４ ＰＭＯＳトランジスタＭＰ４は、第１端子が第３電源電圧ＶＤＤ３に連結され、第２端子が第３ ＮＭＯＳトランジスタＭＮ３の第１端子に連結され、ゲート端子が自体の第２端子に連結される。第３ ＮＭＯＳトランジスタＭＮ３は、第１端子が第４ ＰＭＯＳトランジスタＭＰ４の第２端子に連結され、第２端子が第４ ＮＭＯＳトランジスタＭＮ４の第１端子に連結され、ゲート端子が第２ノードＮ２に連結される。第４ ＮＭＯＳトランジスタＭＮ４は、第１端子及びゲート端子が第３ ＮＭＯＳトランジスタＭＮ３の第２端子に連結され、第２端子が接地ＧＮＤに連結される。
【００４６】
具体的には、ソース・ドライバ回路を駆動する第２電源電圧ＶＤＤ２が遮断される場合には、第１キャパシタＣ１によって第１ノードＮ１は、論理ローレベルの電圧を有する。その結果、第１ ＰＭＯＳトランジスタＭＰ１及び第１ ＮＭＯＳトランジスタＭＮ１によって具現されたインバータによって、第２ノードＮ２は、論理ハイレベルの電圧を有する。従って、第２ ＮＭＯＳトランジスタＭＮ２及び第３ ＮＭＯＳトランジスタＭＮ３がターンオンされ、第３ ＰＭＯＳトランジスタＭＰ３及び第４ ＰＭＯＳトランジスタＭＰ４がターンオンされることにより、第１ノードＮ１が接地ＧＮＤより低電圧に落ちないように制御されうる。このように、液晶表示装置がパワーオフ状態に進入することによって、ソース・ドライバ回路を駆動する第２電源電圧ＶＤＤ２が遮断される場合に、電源電圧感知部１２４０は、第１ノードＮ１が接地ＧＮＤより低電圧に落ちないようにすることにより、第１ ＰＭＯＳトランジスタＭＰ１及び第２ ＮＭＯＳトランジスタＭＮ１のゲート端子には負電圧が加えられない。従って、第１ ＰＭＯＳトランジスタＭＰ１及び第２ ＮＭＯＳトランジスタＭＮ１は、負電圧によるダメージ（damage）を受けない。
【００４７】
一方、ソース・ドライバ回路を駆動する第２電源電圧ＶＤＤ２が供給される場合には、第１キャパシタＣ１によって、第１ノードＮ１は、論理ハイレベルの電圧を有する。その結果、第１ ＰＭＯＳトランジスタＭＰ１及び第１ ＮＭＯＳトランジスタＭＮ１によって具現されたインバータによって、第２ノードＮ２は、論理ローレベルの電圧を有する。従って、第１ ＮＭＯＳトランジスタＭＮ１及び第２ ＰＭＯＳトランジスタＭＰ２がターンオンされることによって、第１ノードＮ１が第２電源電圧ＶＤＤ２より高電圧に上がらないように制御できる。このように、液晶表示装置がパワーオン状態において、ソース・ドライバ回路を駆動する第２電源電圧ＶＤＤ２が供給される場合に、電源電圧感知部１２６０は、第１ノードＮ１が第３電源電圧ＶＤＤ３より高電圧に上がらないようにすることによって、ディスプレイ装置の誤動作を防止できる。
【００４８】
レベル変換部１２６０について具体的に述べれば、第５ ＰＭＯＳトランジスタＭＰ５は、第１端子が第２電源電圧ＶＤＤ２に連結され、第２端子が第７ ＰＭＯＳトランジスタＭＰ７の第１端子に連結され、ゲート端子が第１ノードＮ１に連結される。第６ ＰＭＯＳトランジスタＭＰ６は、第１端子が第２電源電圧ＶＤＤ２に連結され、第２端子が第８ ＰＭＯＳトランジスタＭＰ８の第１端子に連結され、ゲート端子が第２ノードＮ２に連結される。第７ ＰＭＯＳトランジスタＭＰ７は、第１端子が第５ ＰＭＯＳトランジスタＭＰ５の第２端子に連結され、第２端子が第３ノードＮ３に連結され、ゲート端子が第４ノードＮ４に連結される。第８ ＰＭＯＳトランジスタＭＰ８は、第１端子が第６ ＰＭＯＳトランジスタＭＰ６の第２端子に連結され、第２端子が第４ノードＮ４に連結され、ゲート端子が第３ノードＮ３に連結される。第６ ＮＭＯＳトランジスタＭＮ６は、第１端子が第３ノードＮ３に連結され、第２端子が接地ＧＮＤに連結され、ゲート端子が第１ノードＮ１に連結される。第７ ＮＭＯＳトランジスタＭＮ７は、第１端子が第４ノードＮ４に連結され、第２端子が接地ＧＮＤに連結され、ゲート端子が第２ノードＮ２に連結される。
【００４９】
具体的には、液晶表示装置がパワーオフ状態に進入することによってソース・ドライバ回路を駆動する第２電源電圧ＶＤＤ２が遮断される場合、すなわち、第１ノードＮ１が論理ローレベルの電圧を有し、第２ノードＮ２が論理ハイレベルの電圧を有する場合には、第５ ＰＭＯＳトランジスタＭＰ５、第７ ＮＭＯＳトランジスタＭＮ７及び第７ ＰＭＯＳトランジスタＭＰ７がターンオンされることによって、第３ノードＮ３は、第２電源電圧ＶＤＤ２に相応する論理ハイレベルの電圧を有し、第４ノードＮ４は、接地ＧＮＤに相応する論理ローレベルの電圧を有する。従って、レベル変換部１２６０は、第２電源電圧ＶＤＤ２に相応する論理ハイレベルの昇圧されたスイッチング制御信号ＰＯＦＦを出力する。一方、液晶表示装置がパワーオン状態において、ソース・ドライバ回路を駆動する第２電源電圧ＶＤＤ２が供給される場合、すなわち、第１ノードＮ１が論理ハイレベルの電圧を有し、第２ノードＮ２が論理ローレベルの電圧を有する場合には、第６ ＰＭＯＳトランジスタＭＰ６、第６ ＮＭＯＳトランジスタＭＮ６及び第８ ＰＭＯＳトランジスタＭＰ８がターンオンされることによって、第３ノードＮ３は、接地電圧ＧＮＤに相応する論理ローレベルの電圧を有し、第４ノードＮ４は、第２電源電圧ＶＤＤ２に相応する論理ハイレベルの電圧を有する。従って、レベル変換部１２６０は、接地電圧ＧＮＤに相応する論理ローレベルの昇圧されたスイッチング制御信号ＰＯＦＦを出力する。
【００５０】
前述のように、液晶表示装置がパワーオフ状態に進入することによって、ソース・ドライバ回路を駆動する第２電源電圧ＶＤＤ１が遮断される場合に、第２電源電圧ＶＤＤ２の電圧レベルが低くなりつつ、電源電圧感知部１２４０を駆動する第３電源電圧ＶＤＤ３も共に低くなる。しかし、第２電源電圧ＶＤＤ２より相対的に低電圧レベルを有する第３電源電圧ＶＤＤ２によって生成される第１ノードＮ１の信号ＰＯＦＦ＿ＬＶは、ソース・ドライバのスイッチング部（図示せず）内部のスイッチを制御できる十分な電圧レベルを有しない可能性もある。従って、レベル変換部１２６０は、第１ノードＮ１の信号ＰＯＦＦ＿ＬＶの電圧レベルを、第２電源電圧ＶＤＤ２に基づいて、レベル変換することによって、スイッチング部（図示せず）を制御できるに十分な電圧レベルを有するスイッチング制御信号ＰＯＦＦを生成できる。
【００５１】
図１２Ｂは、図１２Ａに開示された回路に係わるシミュレーション結果を示すグラフである。図１２Ｂを参照すれば、液晶表示装置がパワーオン状態において、ソース・ドライバ回路を駆動する第２電源電圧ＶＤＤ２が供給される区間ＰＡでは、第１ノードＮ１が論理ハイレベルの電圧を有し、第３ノードＮ３が論理ローレベルの昇圧されたオフ感知信号ＰＯＦＦを生成する。また、液晶表示装置がパワーオフ状態に進入し、ソース・ドライバ回路を駆動する第２電源電圧ＶＤＤ２が遮断される場合にも、第２電源電圧ＶＤＤ２の電圧レベルが落ち始める第１時点Ａから、第２電源電圧ＶＤＤ２の電圧レベルが既設定の電圧レベルに達する第２時点Ｂまで、すなわち、第２区間ＰＢでは、昇圧されたオフ感知信号ＰＯＦＦが論理ローレベルを維持する。
【００５２】
その後、第２電源電圧ＶＤＤ１の電圧レベルが既設定の電圧レベルに達する第２時点Ｂで、昇圧されたオフ感知信号ＰＯＦＦが論理ハイレベルに転換される。第３区間ＰＣで、第１ノードＮ１の電圧は、電源電圧感知部１２４０によって、負電圧以下に落ちないので、パワーオフ感知部８１２が、論理ハイレベルのオフ感知信号ＰＯＦＦを出力する間にも、電源電圧感知部１２２０の第１ ＰＭＯＳトランジスタＭＰ１及び第１ ＮＭＯＳトランジスタＭＮ１は、ダメージを受けない。また、第３区間ＰＣでオフ感知信号ＰＯＦＦは、第２電源電圧ＶＤＤ２と類似の波形を有するが、これは、電源電圧感知部１２４０から出力された信号ＰＯＦＦ＿ＬＶの電圧レベルをレベル変換部１２６０が、第２電源電圧ＶＤＤ２に基づいてレベル変換し、昇圧されたオフ感知信号ＰＯＦＦを生成するためである。
【００５３】
図１３は、本発明の一実施形態による液晶表示装置のブロック図である。図１３を参照すれば、液晶表示装置１３００は、ソース・ドライバ１３１０、ゲート・ドライバ１３３０、タイミング・コントローラ１３２０、液晶パネル１３４０及び駆動電圧生成部１３５０を具備する。
【００５４】
液晶パネル１３４０は、一方向に延長された複数のゲートラインＧ１ないしＧＱ、及びこれと直交する方向に延長された複数のソースラインＹ１ないしＹＰを含み、ゲートラインＧ１ないしＧＱと、ソースラインＹ１ないしＹＰとの交差領域に設けられた画素領域１３４２を含む。画素領域１３４２には、薄膜トランジスタＴＦＴ、液晶キャパシタＣＬＣ及びストレージ・キャパシタＣｓｔなどを含む画素が設けられる。これを介して、薄膜トランジスタＴＦＴは、ゲートラインＧ１ないしＧＱに印加されるゲート駆動信号によって動作し、ソースラインＹ１ないしＹＰを介して供給されるアナログ階調信号を画素電極に供給し、液晶キャパシタＣＬＣ両端の電界を変化させる。これを介して、液晶（図示せず）の配列を変化させ、バックライト（図示せず）から供給された光の透過率を調整することができる。
【００５５】
タイミング・コントローラ１３２０は、外部のグラフィック制御器（図示せず）から入力される画像信号、すなわち、画素データ及び制御信号、例えば、水平同期信号Ｈｓｙｎｃ並びに垂直同期信号Ｖｓｙｎｃ、メインクロックＣＬＫ、データイネーブル信号ＤＥなどを提供される。また、タイミング・コントローラ１３２０は、画素データＲ，Ｇ，Ｂを液晶表示パネル１３４０の動作条件に合うように処理し、ゲート制御信号及びソース制御信号を生成し、それぞれゲート・ドライバ１３３０及びソース・ドライバ１３１０に伝送する。ここで、ゲート制御信号は、ゲート・ターンオン電圧Ｖｏｎの出力開始を指示する垂直開始信号ＳＴＶ、ゲートクロック信号ＧＣＬＫ及びゲート・ターンオン電圧Ｖｏｎの持続時間を制御する出力イネーブル信号ＯＥを含む。また、ソース制御信号は、画素データの伝送開始を知らせる水平開始信号ＤＩＯ、当該ソースラインにアナログ階調信号を印加せよという出力制御信号ＣＬＫ１及びクロック信号ＨＣＬＫを含む。
【００５６】
駆動電圧生成部１３５０は、外部電源装置から入力される外部電源を利用し、液晶パネル１３４０駆動に必要な多様な駆動電圧を生成する。駆動電圧生成部１３５０は、外部から第１電源ＶＤＤ１を入力され、ソース・ドライバ１３１０に提供される第２電源ＶＤＤ２、ゲート・ドライバ１３３０に提供されるゲート・ターンオン電圧Ｇｏｎ、ゲートターンオフ電圧Ｇｏｆｆ、及び液晶パネルに提供される共通電圧Ｖｃｏｍなどを生成する。
【００５７】
ゲート・ドライバ１３３０は、タイミング・コントローラ１３２０からの垂直スタート信号ＳＴＶ、ゲートクロック信号ＧＣＬＫ及び出力イネーブル信号ＯＥに応答し、ゲートオン／オフ電圧ＧＯＮ／ＧＯＦＦをゲートラインＧ１ないしＧＱに印加する。これを介して、ソース・ドライバ１３１０から出力されるアナログ階調電圧が当該画素に印加されるように、当該薄膜トランジスタＴＦＴを制御する。
ソース・ドライバ１３１０は、タイミング・コントローラ１３２０からのソース制御信号に応答し、デジタル画像データに相応するアナログ階調信号を生成し、液晶パネルのソースラインＳ１ないしＳＰに印加する。ソース・ドライバ１３１０は、スイッチング部１３１４及びスイッチング制御部１３１２を具備する。ソース・ドライバ１３１０の一実施形態が図５に図示されている。
【００５８】
図１４は、本発明の一実施形態による液晶表示装置のブロック図である。図１４を参照すれば、液晶表示装置１４００は、ソース・ドライバ１４１０、ゲート・ドライバ１４３０、タイミング・コントローラ１４２０、液晶パネル１４４０及び駆動電圧生成部１４５０を具備する。ソース・ドライバ１４１０は、スイッチング部１４１２を具備する。タイミング・コントローラ１４２０は、スイッチング制御部１４２２を具備する。従って、図１３の液晶表示装置１３００とは異なり、ソース・ドライバ１４１０は、タイミング・コントローラ１４２０からスイッチング制御信号ＳＷ＿ＣＯＮを入力されて動作する。
【００５９】
図１５は、本発明の一実施形態による液晶表示装置の動作を示すタイミング図である。図１３ないし図１５を参照すれば、ｔ１時点で電源ＶＤＤ１が印加され、ｔ３時点で電源ＶＤＤ１が遮断される。電源ＶＤＤ１は、ｔ４時点で再び印加されるが、このときは、ｔ１時点とは異なり、電源ＶＤＤ１が遮断された後、電源ＶＤＤ１の電圧レベルが接地レベルに完全に落ちる前に再び電源ＶＤＤ１が印加される時点である。ｔ２時点とｔ５時点は、タイミング・コントローラ１３２０，１４２０から伝達されたデジタル画像データＤＡＴＡを、液晶パネル１３４０，１４４０にディスプレイする時点である。
【００６０】
まず、ｔ１時点で電源が印加される場合について述べれば、パワーオン感知部（図示せず）が電源ＶＤＤ１のレベルアップを感知し、ハイパルスのオン感知信号ＰＯＮを出力する。電源ＶＤＤ１が印加されるパワーオンの場合であるから、パワーオフ感知部のオフ感知信号ＰＯＦＦは、生成されない。従って、オン感知信号ＰＯＮに応答し、ローパルスのリセット信号ＲＳＴが生成される。電源ＶＤＤ１が印加されれば、タイミング・コントローラ１３２０，１４２０から水平開始信号ＤＩＯ、クロック信号ＨＣＬＫ及び出力制御信号ＣＬＫ１などが印加される。しかし、電源ＶＤＤ１が印加されても、デジタル画像データＤＡＴＡが伝えられる時点は、タイミング・コントローラ１３２０，１４２０の種類ごとに異なる。従って、タイミング・コントローラ１３２０，１４２０の種類に関係なしに、正常にデジタル画像データＤＡＴＡが伝えられる時点を確認するために、水平開始信号ＤＩＯ、クロック信号ＨＣＬＫ及び出力制御信号ＣＬＫ１をいずれもモニタリングする。具体的には、３個の制御信号は、いずれもトグリングする信号であるから、３個の制御信号のトグリング回数をチェックする。
【００６１】
しかし、タイミング・コントローラ１３２０，１４２０の種類によっては、制御信号のうちトグリングしない制御信号が存在しうる。例えば、水平開始信号ＤＩＯがトグリングしない場合には、クロック信号ＨＣＬＫに同期されてトグリングされる水平開始信号ＤＩＯを、内部に生成してトグリング回数をチェックできる。この場合には、内部に生成された水平開始信号ＤＩＯがクロック信号ＨＣＬＫに同期しているので内部に生成された水平開始信号ＤＩＯ一つで、クロック信号ＨＣＬＫまでモニタリングする効果がある。トグリング回数をチェックする検出部（図示せず）は、ローパルスのリセット信号ＲＳＴに応答して初期化される。その後、３個のトグリングする制御信号ＤＩＯ，ＨＣＬＫ，ＣＬＫ１それぞれが１６回トグリングすれば、ハイレベルの検出信号ＤＩＯ＿ＥＮ，ＨＣＬＫ＿ＥＮ，ＣＬＫ１＿ＥＮを出力する。リセット信号ＲＳＴに応答してハイレベルに初期化されたスイッチング制御信号ＳＷ＿ＣＯＮは、３個の制御信号ＤＩＯ，ＨＣＬＫ，ＣＬＫ１がいずれも１６回トグリングしたことが感知されれば、ローレベルに変化する。
【００６２】
従って、電源が印加されたｔ１時点から、３個の制御信号いずれも１６回トグリングが感知されたｔ２時点までの区間では、スイッチング制御信号ＳＷ＿ＣＯＮがハイレベルであるから、ソース・ドライバのスイッチング部（図示せず）の出力スイッチはターンオフ、チャージシェアリング・スイッチ及び放電スイッチはターンオンされ、不明なデータが液晶パネル１３４０，１４４０に印加されることを防止し、液晶パネル１３４０，１４４０に残存する電荷を迅速に放電させることによって、非正常的なデータがディスプレイされることが防止される。タイミング・コントローラ１３２０，１４２０から正常なデータが伝送されるｔ２時点からは、スイッチング制御信号ＳＷ＿ＣＯＮがローレベルに変わる。従って、ソース・ドライバのスイッチング部の出力スイッチはターンオフ、チャージシェアリング・スイッチ及び放電スイッチはターンオンされ、タイミング・コントローラ１３２０，１４２０から伝えられたデジタル画像データＤＡＴＡが液晶パネル１３４０，１４４０にディスプレイされる。
【００６３】
次に、ｔ３時点で電源が遮断される場合について述べれば、パワーオフ感知部（図示せず）が電源ＶＤＤ１のレベルダウンを感知し、ハイパルスのオフ感知信号ＰＯＦＦを出力する。電源ＶＤＤ１が遮断されるパワーオフの場合であるから、パワーオン感知部のオン感知信号ＰＯＮは、生成されない。従って、ハイパルスのオフ感知信号ＰＯＦＦに応答し、ローパルスのリセット信号ＲＳＴが生成される。このとき、トグリング回数をチェックする検出部は、ローパルスのリセット信号ＲＳＴに応答し、ローレベルの検出信号を出力（初期化）する。スイッチング制御信号ＳＷ＿ＣＯＮは、ハイレベルにセッティングされる。従って、スイッチング部の出力スイッチはターンオフ、チャージシェアリング・スイッチ及び放電スイッチはターンオンされ、不明なデータが液晶パネルに印加されることを防止し、液晶パネルに残存する電荷を迅速に放電させることによって、非正常的なデータがディスプレイされることが防止される。
【００６４】
次に、ｔ４時点で電源が印加される場合について述べれば、この場合には、電源が遮断され、ソース・ドライバ１３１０，１４１０の駆動電圧レベルが接地レベルに落ちる前に、再び電源が印加される場合を示す。パワーオン感知部が図１１に開示された実施形態でもって構成される場合には、電源が印加される場合であっても、ｔ１時点では、オン感知信号ＰＯＮが生成されない。電源ＶＤＤ１が印加されるパワーオンの場合であるから、パワーオフ感知部のオフ感知信号ＰＯＦＦは、生成されない。従って、オン感知信号ＰＯＮが生成されなければ、リセット信号ＲＳＴも生成されない。この場合には、スイッチング制御信号ＳＷ＿ＣＯＮがローレベルに初期化されない。また、制御信号のトグリング回数をカウントする分周器が初期化されない。これは、制御信号のトグリング回数を誤ってチェックして誤動作を誘発させうる。しかし、本発明の一実施形態による液晶表示装置は、ｔ３時点で電源が遮断されるとき、生成されたリセット信号ＲＳＴによって、すでに制御信号のトグリング回数をカウントする分周器を初期化させるので、トグリング回数を誤ってチェックする誤動作が防止される。また、ｔ４時点でのスイッチング制御信号ＳＷ＿ＣＯＮは、ｔ３時点ですでにハイレベルに初期化されるので、スイッチング部もやはり、正常に動作する。ｔ４−ｔ５区間での動作は、ｔ１−ｔ２区間での動作と類似しているので、反復説明しない。
【００６５】
図１６は、電源印加（パワーオン）時における、本発明の一実施形態による液晶パネル駆動方法のフローチャートである。図１６を参照すれば、まず、パワーオン状態進入いかんを知るために、電源電圧のレベルアップをチェックする（Ｓ１５１０）。電源電圧のレベルアップが感知されれば、リセット信号を生成する（Ｓ１５２０）。リセット信号に応答し、制御信号のトグリング回数をカウントするための分周器を初期化する（Ｓ１５３０）。リセット信号に応答して、ソース・ドライバの出力スイッチをターンオフさせ、液晶パネルのソースラインと、ソース・ドライバの出力バッファの出力端子との連結を遮断する。また、チャージシェアリング・スイッチ及び放電スイッチをターンオンさせ、ソースラインを互いに連結させ、ソースラインから接地への電流経路を形成させる（Ｓ１５４０）。ソース・ドライバを制御するために、タイミング・コントローラが生成した複数個の制御信号のうち少なくとも１つの制御信号のトグリングをカウントする（Ｓ１５５０）。少なくとも１つの制御信号のトグリングがｎ回カウントされたとすれば、ソース・ドライバの出力スイッチをターンオンさせ、液晶パネルのソースラインと、ソース・ドライバの出力バッファの出力端子とを連結する。また、チャージシェアリング・スイッチ及び放電スイッチをターンオフさせ、ソースライン間の連結を遮断し、ソースラインから接地への電流経路を遮断する（Ｓ１５６０）。
【００６６】
図１７は、電源遮断（パワーオン）時における、本発明の一実施形態による液晶パネル駆動方法のフローチャートである。図１７を参照すれば、まず、パワーオフ状態いかんを知るために、電源電圧のレベルダウンいかんをチェックする（Ｓ１６１０）。電源電圧のレベルダウンが感知されれば、リセット信号を生成する（Ｓ１６２０）。リセット信号に応答し、制御信号のトグリング回数をカウントするための分周器を初期化する（Ｓ１６３０）。リセット信号に応答し、ソース・ドライバの出力スイッチをターンオフさせ、液晶パネルのソースラインと、ソース・ドライバの出力バッファの出力端子との連結を遮断する。また、チャージシェアリング・スイッチ及び放電スイッチをターンオンさせ、ソースラインを互いに連結させ、ソースラインから接地への電流経路を形成させる（Ｓ１６４０）。
【００６７】
以上、図面と明細書とで最適実施形態が開示された。ここで特定の用語が使われたが、それらは単に、本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者であるならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することが可能であろう。よって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まるものである。
【符号の説明】
【００６８】
１００，１３００，１４００    液晶表示装置
１１０，５００，１３１０，１４１０    ソース・ドライバ
１２０，１３２０    タイミング・コントローラ
１３０，１３３０，１４３０    ゲート・ドライバ
１４０，１３４０，１４４０    液晶パネル
１４２，１３４２，１４４２    画素領域
１５０，１２２０，１３５０，１４５０    駆動電圧生成部
２１０，５１２    シフト・レジスタ部
２２０，５１４    データ・ラッチ部
２３０，５２２    デジタル・アナログ変換部
２４０，５２４    出力バッファ部
５１０    デジタルデータ送信部
５２０    アナログ階調信号出力部
５２６，１３１４，１４１２    スイッチング部
５３０，１３１２，１４２２    スイッチング制御部
８１０    電源感知部
８１２    パワーオフ感知部
８１４    パワーオン感知部
８１６    第１レベル変換部
８２０    スイッチング制御信号生成部
８２２    検出部
８２４    分周器
８２６    フリップフロップ
８２８    第２レベル変換器
１２４０    電源電圧感知部
１２６０    レベル変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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