(57)【要約】【課題】書き込み電圧が小さいアンチヒューズを提供する。【解決手段】アンチヒューズは読み出し専用の記憶装置のメモリ素子に用いられる。アンチヒューズは、第１導電層、絶縁層、半導体層、及び第２導電層を有する。アンチヒューズに含まれる絶縁層は、原料ガス中にアンモニアを添加して形成した酸化窒化シリコンであり、層中に１．２×１０２１以上３．４×１０２１ａｔｏｍｓ／ｃｍ３以下の水素、または３．２×１０２０以上２．２×１０２１ａｔｏｍｓ／ｃｍ３以下の窒素を含むことで、低電圧での書き込みが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
アンチヒューズを含む複数のメモリセルを有し、
前記アンチヒューズは、第１の導電層と、
前記第１の導電層上に中間層と、
前記中間層上に第２の導電層と、
を有し、
前記中間層は、絶縁層と半導体層との積層であり、
前記絶縁層は、１．２×１０２１ａｔｏｍｓ／ｃｍ３以上３．４×１０２１ａｔｏｍｓ／ｃｍ３以下の水素を含む酸化窒化シリコン膜であることを特徴とする半導体装置。
【請求項２】
アンチヒューズを含む複数のメモリセルを有するメモリ部と、
前記メモリ部と接続される半導体集積回路部と、
前記半導体集積回路部に接続されたアンテナ部と、
前記メモリ部、前記半導体集積回路部及び前記アンテナ部を含んだ構成を挟持する第１の絶縁体及び第２の絶縁体と、
を有し、
前記アンチヒューズは、第１の導電層と、
前記第１の導電層上に中間層と、
前記中間層上に第２の導電層と、
を有し、
前記中間層は、絶縁層と半導体層との積層であり、
前記絶縁層は、１．２×１０２１ａｔｏｍｓ／ｃｍ３以上３．４×１０２１ａｔｏｍｓ／ｃｍ３以下の水素を含む酸化窒化シリコン膜であることを特徴とする半導体装置。
【請求項３】
請求項１または２において、前記絶縁層は、３．２×１０２０ａｔｏｍｓ／ｃｍ３以上２．２×１０２１ａｔｏｍｓ／ｃｍ３以下の窒素を含む酸化窒化シリコン膜であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、前記半導体層は、非晶質シリコン膜であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、前記第１の導電層は窒化タンタル膜とタングステン膜との積層であり、前記中間層と接する層は、タングステン膜で形成されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、前記第２の導電層はチタン膜とアルミニウム膜からなる積層であり、前記中間層と接する層は、チタン膜で形成されていることを特徴とする半導体装置。
【請求項７】
請求項２乃至６のいずれか一項において、前記半導体集積回路部は、前記アンテナ部を介して外部機器と無線通信を行うことを特徴とする半導体装置。
【請求項８】
請求項２乃至７のいずれか一項において、前記第１の絶縁体及び前記第２の絶縁体は、繊維体に有機樹脂を含浸した構造体であること特徴とする半導体装置。
【請求項９】
アンチヒューズを含む複数のメモリセルを有し、
前記アンチヒューズは、第１の導電層と、
前記第１の導電層上に中間層と、
前記中間層上に第２の導電層と、
を有し、
前記中間層は、絶縁層と半導体層との積層であり、
前記絶縁層は、３．２×１０２０ａｔｏｍｓ／ｃｍ３以上２．２×１０２１ａｔｏｍｓ／ｃｍ３以下の窒素を含む酸化窒化シリコン膜であることを特徴とする半導体装置。
【請求項１０】
アンチヒューズを含む複数のメモリセルを有するメモリ部と、
前記メモリ部と接続される半導体集積回路部と、
前記半導体集積回路部に接続されたアンテナ部と、
前記メモリ部、前記半導体集積回路部及び前記アンテナ部を含んだ構成を挟持する第１の絶縁体及び第２の絶縁体と、
を有し、
前記アンチヒューズは、第１の導電層と、
前記第１の導電層上に中間層と、
前記中間層上に第２の導電層と、
を有し、
前記中間層は、絶縁層と半導体層との積層であり、
前記絶縁層は、３．２×１０２０ａｔｏｍｓ／ｃｍ３以上２．２×１０２１ａｔｏｍｓ／ｃｍ３以下の窒素を含む酸化窒化シリコン膜であることを特徴とする半導体装置。
【請求項１１】
請求項９乃至１０のいずれか一項において、前記半導体層は、非晶質シリコン膜であることを特徴とする半導体装置。
【請求項１２】
請求項９乃至１１のいずれか一項において、前記第１の導電層は窒化タンタル膜とタングステン膜の積層であり、前記中間層と接する層は、タングステン膜で形成されていることを特徴とする半導体装置。
【請求項１３】
請求項９乃至１２のいずれか一項において、前記第２の導電層はチタン膜とアルミニウム膜からなる積層であり、前記中間層と接する層は、チタン膜で形成されていることを特徴とする半導体装置。
【請求項１４】
請求項９乃至１３のいずれか一項において、前記半導体集積回路部は、前記アンテナ部を介して外部機器と無線通信を行うことを特徴とする半導体装置。
【請求項１５】
請求項９乃至１４のいずれか一項において、前記第１の絶縁体及び前記第２の絶縁体は、繊維体に有機樹脂を含浸した構造体であること特徴とする半導体装置。
【請求項１６】
基板上に金属層を形成し、
前記金属層上に金属酸化物層を形成し、
前記金属酸化物層上に第１の絶縁層を形成し、
前記第１の絶縁層上に半導体層を形成し、
前記半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極及び第１の電極を形成し、
前記ゲート絶縁層、前記ゲート電極及び前記第１の電極上に第２の絶縁層を形成し、
前記第２の絶縁層に前記第１の電極まで到達する開口部を形成し、
前記第１の電極上に中間層を形成し、
前記ゲート絶縁層に前記半導体層まで到達する開口部を形成し、
前記半導体層と接するソース電極及びドレイン電極と、前記中間層と接する第２の電極と、を形成して半導体集積回路部とメモリ部を形成し、
前記半導体集積回路部及び前記メモリ部上に第３の絶縁層を形成し、
前記第３の絶縁層上にアンテナ部を形成し、
前記半導体集積回路部、前記メモリ部及び前記アンテナ部を前記金属酸化物層と前記第１の絶縁層の界面、または前記金属層と前記金属酸化物層の界面を境に剥離して第１の絶縁体に転置し、
前記半導体集積回路部、前記メモリ部及び前記アンテナ部を前記第１の絶縁体との間で挟持する様に第２の絶縁体を接着することを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１６において、前記中間層は、酸化窒化シリコン膜と非晶質シリコン膜との積層で形成することを特徴とする半導体装置の作製方法。
【請求項１８】
請求項１７において、前記酸化窒化シリコン膜は、シラン、一酸化二窒素、及びアンモニアを含む原料ガスを用いてプラズマＣＶＤ法で形成することを特徴とする半導体装置の作製方法。
【請求項１９】
請求項１８において、前記原料ガスは、総流量に対して、１．６％以上１１．１％以下の範囲でアンモニアを含むことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンチヒューズを有する半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
読み出し専用メモリであるＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）は、マスクＲＯＭと、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）に分類される。ヒューズ型ＲＯＭ及びアンチヒューズ型ＲＯＭはＰＲＯＭの１種である。マスクＲＯＭは、製造工程で、フォトマスクを用いて情報を書き込むＲＯＭである。ヒューズ型ＲＯＭは、製造時は導通状態であるヒューズをメモリ素子に用いたＲＯＭであり、製造後に流した電流でヒューズを断線させて情報を書き込むＲＯＭである。一方、アンチヒューズ型ＲＯＭは、製造時は非導通状態であるアンチヒューズをメモリ素子に用いたＲＯＭであり、製造後に流した電流でアンチヒューズをショートさせて情報を書き込むＲＯＭである。
【０００４】
特許文献１には、一対の導電体の間に非晶質シリコンを挟んだアンチヒューズが記載されており、一方の電極を金属で形成し、非晶質シリコンと金属とをシリサイド反応させることで、アンチヒューズを導通状態にしている。
【０００５】
特許文献２には、配線と配線との間にゲルマニウムを含有する非晶質シリコン膜を挟んだ構造のアンチヒューズが記載されており、非晶質シリコン膜のゲルマニウム含有率を調節し、結晶化温度を下げることで書き込み電圧を低くできることが記載されている。
【０００６】
特許文献３には、電極、窒化シリコン、非晶質シリコン、窒化シリコン、及び電極等の積層体からなるアンチヒューズの構成が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−２９７２９３号公報
【特許文献２】特開平５−３４３６３３号公報
【特許文献３】特開平４−２８２８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した様に、半導体もしくは絶縁体、またはそれらの積層体を上下の電極で挟む様に構成されるアンチヒューズは、様々な材料及び構造が提案されており、信頼性の向上と書き込み電圧の低下（低消費電力化）が望まれている。
【０００９】
本発明の一態様は、書き込み、及び読み出しにおいて信頼性が高く、低電圧で書き込みのできる構造を有したアンチヒューズを含む半導体装置を提供することを目的の一つとする。また、上記アンチヒューズを含む半導体装置の作製方法を提供することを目的の一つとする。
【課題を解決するための手段】
【００１０】
本明細書で開示する本発明の一態様は、メモリ素子にアンチヒューズを用いた半導体装置、及びその作製方法に関するものであり、アンチヒューズが有する一対の導電層の間の層を組成が限定された絶縁層、及び半導体層で形成することにより、アンチヒューズに対して低電圧での書き込みを可能とするものである。
【００１１】
本明細書で開示する本発明の一態様は、アンチヒューズを含む複数のメモリセルを有し、アンチヒューズは、第１の導電層と、第１の導電層上に中間層と、中間層上に第２の導電層と、を有し、中間層は、絶縁層と半導体層との積層であり、絶縁層は、１．２×１０２１ａｔｏｍｓ／ｃｍ３以上３．４×１０２１ａｔｏｍｓ／ｃｍ３以下の水素を含む酸化窒化シリコン膜であることを特徴とする半導体装置である。
【００１２】
また、本明細書で開示する本発明の他の一態様は、アンチヒューズを含む複数のメモリセルを有するメモリ部と、メモリ部と接続される半導体集積回路部と、半導体集積回路部に接続されたアンテナ部と、メモリ部、半導体集積回路部及びアンテナ部を含んだ構成を挟持する第１の絶縁体及び第２の絶縁体と、を有し、アンチヒューズは、第１の導電層と、第１の導電層上に中間層と、中間層上に第２の導電層と、を有し、中間層は、絶縁層と半導体層との積層であり、絶縁層は、１．２×１０２１ａｔｏｍｓ／ｃｍ３以上３．４×１０２１ａｔｏｍｓ／ｃｍ３以下の水素を含む酸化窒化シリコン膜であることを特徴とする半導体装置である。
【００１３】
上記絶縁層は、３．２×１０２０ａｔｏｍｓ／ｃｍ３以上２．２×１０２１ａｔｏｍｓ／ｃｍ３以下の窒素が含まれていても良い。
【００１４】
また、本明細書で開示する本発明の他の一態様は、アンチヒューズを含む複数のメモリセルを有し、アンチヒューズは、第１の導電層と、第１の導電層上に中間層と、中間層上に第２の導電層と、を有し、中間層は、絶縁層と半導体層との積層であり、絶縁層は、３．２×１０２０ａｔｏｍｓ／ｃｍ３以上２．２×１０２１ａｔｏｍｓ／ｃｍ３以下の窒素を含む酸化窒化シリコン膜であることを特徴とする半導体装置である。
【００１５】
また、本明細書で開示する本発明の他の一態様は、アンチヒューズを含む複数のメモリセルを有するメモリ部と、メモリ部と接続される半導体集積回路部と、半導体集積回路部に接続されたアンテナ部と、メモリ部、半導体集積回路部及びアンテナ部を含んだ構成を挟持する第１の絶縁体及び第２の絶縁体と、を有し、アンチヒューズは、第１の導電層と、第１の導電層上に中間層と、中間層上に第２の導電層と、を有し、中間層は、絶縁層と半導体層との積層であり、絶縁層は、３．２×１０２０ａｔｏｍｓ／ｃｍ３以上２．２×１０２１ａｔｏｍｓ／ｃｍ３以下の窒素を含む酸化窒化シリコン膜であることを特徴とする半導体装置である。
【００１６】
本発明の一態様におけるアンチヒューズの構造は、第１の導電層、第２の導電層、及び第１の導電層と第２の導電層に挟まれた中間層を有し、中間層は、絶縁層と半導体層との積層となっている。また、中間層は、基板側から絶縁層、半導体層の順で構成されるものと、半導体層、絶縁層の順で構成される２種類の構造があり、いずれも本発明に含まれる構造である。
【００１７】
中間層に用いる半導体層は、シリコンまたはゲルマニウムを主成分とする半導体で形成することができる。例えば、シリコンを主成分とする半導体としては、シリコン及びＳｉｘＧｅ１−ｘ、（０．５≦ｘ＜１、ｘは０．５以上で、１より小さい値）等がある。ゲルマニウムを主成分とする半導体としては、ゲルマニウム及びＳｉｘＧｅ１−ｘ、（０＜ｘ≦０．５、ｘは０より大きく、０．５以下の値）等がある。該半導体層には、非晶質、微結晶、多結晶等の非単結晶の相構造を持つものを用いることができる。
【００１８】
該半導体層の厚さは、５ｎｍ以上２００ｎｍ以下とすることができる。好ましい厚さは１０ｎｍ以上１００ｎｍ以下であり、より好ましくは１０ｎｍ以上５５ｎｍ以下である。
【００１９】
中間層に用いる絶縁層は、シリコン、ゲルマニウム、シリコンゲルマニウム等の半導体の酸化物、または金属の酸化物で形成することができる。また、酸化物の他、窒化物、及び酸化窒化物で形成することができ、特に酸化窒化物で形成することが好ましい。
【００２０】
この絶縁層の厚さは、１ｎｍ以上２０ｎｍ以下とすることができる。より好ましい厚さは１ｎｍ以上１５ｎｍ以下である。
【００２１】
アンチヒューズが有する一対の導電層は、アルミニウム、チタン、タングステン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄等、これらの金属元素の単体、窒化物、合金、またはそれらの積層で形成することができる。
【００２２】
半導体集積回路部、メモリ部及びアンテナ部は、有機樹脂を含浸した構造体である第１の絶縁体及び第２の絶縁体で挟持された構造を有しており、アンテナ部を介して外部機器と無線通信を行うことができる。
【００２３】
また、本明細書で開示する本発明の他の一態様は、基板上に金属層を形成し、金属層上に金属酸化物層を形成し、金属酸化物層上に第１の絶縁層を形成し、第１の絶縁層上に半導体層を形成し、半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極及び第１の電極を形成し、ゲート絶縁層、ゲート電極及び第１の電極上に第２の絶縁層を形成し、第２の絶縁層に第１の電極まで到達する開口部を形成し、第１の電極上に中間層を形成し、ゲート絶縁層に半導体層まで到達する開口部を形成し、半導体層と接するソース電極及びドレイン電極と、中間層と接する第２の電極と、を形成して半導体集積回路部とメモリ部を形成し、半導体集積回路部及びメモリ部上に第３の絶縁層を形成し、第３の絶縁層上にアンテナを形成してアンテナ部を形成し、半導体集積回路部、メモリ部及びアンテナ部を金属酸化物層と第１の絶縁層の界面、または金属層と金属酸化物層の界面を境に剥離して第１の絶縁体に転置し、半導体集積回路部、メモリ部及びアンテナ部を第１の絶縁体との間で挟持する様に第２の絶縁体を接着することを特徴とする半導体装置の作製方法である。
【００２４】
上記の中間層は、前述した絶縁層及び半導体層との積層で形成することができ、絶縁層には酸化窒化シリコン膜、半導体層には非晶質シリコン膜を用いることが好ましい。
【００２５】
上記絶縁層の成膜には、プラズマＣＶＤ法を用いることが好ましく、原料ガスにはシラン、一酸化二窒素、及びアンモニアを用いることが好ましい。また、原料ガスは、総流量に対して、１．６％以上１１．１％以下の範囲でアンモニアを含むことが好ましい。
【発明の効果】
【００２６】
本発明の一態様によれば、書き込み、及び読み出しにおいて信頼性が高く、かつ低電圧で書き込みのできるアンチヒューズを提供することができる。また、書き込みの低電圧化に伴って、回路設計の自由度が増し、半導体装置全体の低消費電力化を行うことができる。
【図面の簡単な説明】
【００２７】
【図１】アンチヒューズの断面図。
【図２】半導体装置の構成例を示すブロック図。
【図３】図２のメモリ部の構成例を示す回路図。
【図４】図２のメモリ部の構成例を示す回路図。
【図５】図２のメモリ部の構成例を示す回路図。
【図６】図２の半導体装置の構成例を示す断面図。
【図７】アンチヒューズを非導通状態から導通状態にしたときの電流−電圧特性を示すグラフ。
【図８】成膜時のアンモニア流量比率とアンチヒューズの書き込み電圧の関係を示すグラフ。
【図９】酸化窒化シリコン膜のＳＩＭＳ分析デプスプロファイル。
【図１０】半導体装置の作製方法を説明するための断面図。
【図１１】半導体装置の作製方法を説明するための断面図。
【図１２】半導体装置の作製方法を説明するための断面図。
【図１３】半導体装置の作製方法を説明するための断面図。
【図１４】半導体装置の作製方法を説明するための断面図。
【図１５】メモリセル及び駆動回路を示すブロック図。
【図１６】半導体装置の構成例を示すブロック図。
【図１７】半導体装置を説明するための断面図。
【図１８】半導体集積回路を挟持する構造体を説明するための断面図及び平面図。
【図１９】半導体装置の作製方法を説明するための断面図。
【図２０】非接触でデータの伝送が可能な半導体装置を有する物品の外観図。
【発明を実施するための形態】
【００２８】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
図１を用いて、本実施の形態では、アンチヒューズの構成を説明する。合わせて、アンチヒューズの作製方法を説明する。
【００３０】
図１は、アンチヒューズの断面図である。図１に示す様に、アンチヒューズは、第１の導電層１１、第２の導電層１２、第１の導電層１１と第２の導電層１２の間に、半導体層１３と絶縁層１４が積層された中間層２１を有する。以下の説明において、アンチヒューズの２つの導電層の間の層を中間層ということとする。
【００３１】
図１（Ａ）の中間層２１は、第１の導電層１１側から、絶縁層１４、半導体層１３の順に積層されているが、図１（Ｂ）の様に半導体層１３、絶縁層１４の順で積層してもよい。
【００３２】
図１のアンチヒューズの書き込みは、第１の導電層１１と第２の導電層１２の間に電圧を印加することで行う。電圧を印加することにより、中間層２１の抵抗が下がり、第１の導電層１１と第２の導電層１２が導通状態になる。
【００３３】
半導体層１３は、単層に限らず、異なる半導体材料の積層でもよい。半導体層１３を形成する半導体材料には、シリコンまたはゲルマニウムを主成分とする材料を用いることができる。シリコンを主成分とする材料としては、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉｘＧｅ１−ｘ、（０．５≦ｘ＜１、ｘは０．５以上で、１より小さい値））、炭化シリコン（ＳｉＣ）等がある。また、ゲルマニウムを主成分とする材料には、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉｘＧｅ１−ｘ、（０＜ｘ≦０．５、ｘは０より大きく、０．５以下の値））等がある。
【００３４】
また、半導体層１３を形成するシリコンまたはゲルマニウムを主成分とする半導体の結晶構造は非単結晶構造であり、リーク電流を抑えるために電気伝導度の小さい非晶質のものを用いることが好ましい。ただし、微結晶または多結晶を用いることもできる。
【００３５】
半導体層１３は、ＣＶＤ法やスパッタ法で形成することができる。シリコン膜をＣＶＤ法で形成する場合は、シラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）を原料ガスに用いればよい。ゲルマニウム膜をＣＶＤ法で形成する場合は、ゲルマン（ＧｅＨ４）を原料ガスに用いればよい。シリコンゲルマニウム膜を形成する場合は、ＳｉＨ４またはＳｉ２Ｈ６、及びＧｅＨ４を原料ガスに用いればよい。原料ガスの比率を変えることで、シリコンゲルマニウム膜に含まれるＳｉ、Ｇｅの組成比を調節することができる。また、スパッタ法で、シリコン膜、ゲルマニウム膜、またはシリコンゲルマニウム膜を形成する場合は、形成したい材料のターゲットを用いれば良い。例えば、シリコン膜を形成する場合は、単結晶シリコンや多結晶シリコンのターゲットを用いることができる。
【００３６】
半導体層１３は、５ｎｍ以上２００ｎｍ以下の厚さで形成することができ、１０ｎｍ以上１００ｎｍ以下が好ましく、１０ｎｍ以上５５ｎｍ以下がより好ましい。
【００３７】
絶縁層１４は、半導体層１３よりも抵抗値が高い層として形成される。絶縁層１４は、単層に限らず、異なる絶縁材料の積層でもよい。
【００３８】
絶縁層１４に用いることができる絶縁材料には、例えば、上記のシリコンまたはゲルマニウムを主成分とする半導体の酸化物、窒化物、及び酸化窒化物がある。具体的には、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化ゲルマニウム（ＧｅＯｘ）、窒化ゲルマニウム（ＧｅＮｘ）、酸化窒化ゲルマニウム（ＧｅＯｘＮｙ）、酸化シリコンゲルマニウム（ＳｉＧｅｘＯｙ）、窒化シリコンゲルマニウム（ＳｉＧｅｘＮｙ）、酸化窒化シリコンゲルマニウム（ＳｉＧｅｘＯｙＮｚ）等がある。
【００３９】
これらの絶縁材料の膜は、ＣＶＤ法、スパッタ法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ、原子層堆積）法等で形成することができる。また、半導体層１３の上面に酸化処理、窒化処理、または酸化窒化処理を行うことでも形成できる。酸化処理または窒化処理の一例には、プラズマ中で生成した酸素ラジカルまたは窒素ラジカルを用いる方法がある。また、酸素または窒素を含む雰囲気での加熱処理でも、半導体層の上面を酸化または窒化することができる。
【００４０】
例えば、シリコン半導体の酸化窒化物は、まずシリコン半導体を酸化処理し、次に窒化処理することで形成することができる。また、酸化処理と窒化処理を逆の順序で行っても良い。また、一酸化二窒素（Ｎ２Ｏ）を含む雰囲気での加熱処理など、酸化と窒化を同時に行う酸化窒化処理でも、酸化窒化物を形成することができる。
【００４１】
シリコン半導体の酸化窒化物の堆積法による製法の他の例としては、シラン（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を主原料としたプラズマＣＶＤ法がある。ＣＶＤ法等の堆積法では、原料ガスへ添加物を加えることにより、膜質の調整が容易であり、所望の特性を持つ膜を形成し易い。例えば、原料ガスにアンモニアや水素を加えることで膜質を変化させ、リーク電流や絶縁破壊強度の調整をすることができる。
【００４２】
なお、酸化窒化シリコン膜とは、組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、及び水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。
【００４３】
また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、及び水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００４４】
中間層２１に含まれる絶縁層１４は、１ｎｍ以上２０ｎｍ以下の範囲の厚さで形成することができる。より好ましい厚さは１ｎｍ以上１５ｎｍ以下である。これは、絶縁層１４が厚い方ほど書き込み時に第１の導電層１１と第２の導電層１２の間を流れる電流を抑えることができるが、厚すぎると、書き込み電圧が上昇するためである。
【００４５】
第１の導電層１１及び第２の導電層１２は、半導体層１３と反応して、半導体層１３を構成する半導体よりも低抵抗となる導電性材料で形成することが好ましい。例えば、シリコン及びゲルマニウムと反応して、金属化合物を生成する導電性材料としては、タングステン、チタン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄等の金属がある。これらの金属とシリコンが反応するとシリサイドが形成される。また、これらの金属とゲルマニウムが反応するとゲルマナイドが形成される。
【００４６】
また、第１の導電層１１及び第２の導電層１２の材料は、上記の単体金属の他、該金属の化合物または合金も用いることができる。金属化合物としては、タングステンシリサイドの様な上記の金属のシリサイド、窒化タンタル、窒化チタン等の金属窒化物等がある。また、合金としては、タンタルタングステン合金、モリブデンタングステン等がある。これらの導電性材料の膜は、スパッタ法、蒸着法、及びＣＶＤ法等で形成することができる。
【００４７】
また、シリコン及びゲルマニウムと反応して合金を形成するアルミニウムを主成分とする材料で、第１の導電層１１及び第２の導電層１２を形成することもできる。アルミニウムを主成分とする材料には、純アルミニウムの他に、シリコンや銅等他の元素を含んだアルミニウム、並びにアルミニウムの合金（例えば、アルミニウムタンタル、アルミニウムネオジム等）があげられる。これらのアルミニウムを主成分とする導電性材料の膜は、スパッタ法、蒸着法、またはＣＶＤ法等で形成することができる。
【００４８】
第１の導電層１１及び第２の導電層１２は、それぞれが異なる導電性材料で形成することができる。従って、第１の導電層１１及び第２の導電層１２を形成する導電性材料の選択肢が増え、半導体集積回路の電極や配線形成と第１の導電層１１及び第２の導電層１２の形成工程を兼ねることができる。
【００４９】
次に、中間層に用いる絶縁層１４の膜質を変化させることで、アンチヒューズへの書き込み電圧が低減できることを説明する。ここでは、図１（Ａ）の構造のアンチヒューズを例に説明する。
【００５０】
表１にアンチヒューズの絶縁層１４に用いた酸化窒化シリコンの成膜条件表（ガス流量条件）を示す。絶縁層１４の成膜には、ＲＦ周波数２７．１２ＭＨｚのプラズマＣＶＤを用い、電極間距離１５ｍｍ、ＲＦパワー密度０．０１７Ｗ／ｃｍ２、基板温度２５０℃、成膜圧力６０Ｐａを共通条件とした。
【００５１】
【表１】
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【００５２】
アンチヒューズの第１の導電層１１は、厚さ３０ｎｍの窒化タンタル膜と厚さ１５０ｎｍのタングステン膜との積層からなり、第２の導電層１２は厚さ１００ｎｍのチタン膜、３００ｎｍのアルミニウム膜、及び１００ｎｍのチタン膜との積層で形成されている。中間層２１は、絶縁層１４に相当する厚さ６ｎｍの酸化窒化シリコン膜と、半導体層１３に相当する厚さ１５ｎｍの非晶質シリコン膜で形成されている。また、素子サイズは２μｍ×２μｍである。
【００５３】
図７（Ａ）、（Ｂ）は、図１（Ａ）の構造を有するアンチヒューズを非導通状態から導通状態になるまで電圧を印加したときの電流−電圧特性を示すグラフである。図７（Ａ）は、表１の条件Ａで作製した絶縁層１４を含む素子を測定した結果であり、図７（Ｂ）は、条件Ｂで作製した絶縁層１４を含む素子の特性を測定した結果である。
【００５４】
条件Ａ及び条件Ｂで作製した絶縁層１４を含む素子の特性を比較すると、絶縁破壊を示す電圧値が異なっており、条件Ｂで作製した素子の方がより低電圧で書き込みができる要素を持っていることがわかる。つまり、条件Ｂで作製した絶縁層１４に含まれるアンモニア、または、その構成元素が低電圧で書き込みを可能にする作用を担っていることが分かる。
【００５５】
更にアンモニア添加量を増やした条件で絶縁層１４を作製した素子の電気特性について説明する。図８は、表１の条件Ａ、Ｂ、Ｃ、Ｄ及びＥで作製した絶縁層１４を含む各素子を非導通状態から導通状態になるまでの電流−電圧特性を取得し、絶縁破壊電圧を書き込み電圧としてまとめたものである。特異な値も含めて図示しているが、全体的には、原料ガス中のアンモニアの流量比率が多いものほど書き込み電圧が低下する傾向となっている。従って、アンモニアを含む条件Ｂ、Ｃ、Ｄ及びＥで作製した絶縁層１４は、アンモニアを含まない条件Ａで作製した絶縁層１４よりも書き込み電圧の低電圧化に優位であることがわかる。
【００５６】
なお、いくつかの条件において見られる特異な値は、ゴミやボイドなどによる上下ショートに起因するものであり、膜質の特性を直接示すものではない。また、条件Ｅよりもアンモニア添加量を多くすると成膜レートの低下が顕著となり、好ましくない。
【００５７】
アンモニアの構成元素は水素及び窒素である。膜中の水素及び／または窒素の濃度が高い絶縁層としては、プラズマＣＶＤ法で作製される窒化シリコン膜が知られており、アンチヒューズの構成に用いることもできる。ただし、絶縁耐圧が比較的低く、窒化シリコン膜を用いたアンチヒューズは信頼性が十分ではない。一方で、プラズマＣＶＤ法で作製される酸化シリコン膜は、窒化シリコン膜よりも絶縁耐圧は高いが、絶縁破壊するまでに高い電圧が必要であり、比較的多くの電流が流れてしまうことから、書き込み時の消費電力が大きくなる問題がある。
【００５８】
従って、絶縁層１４中の水素及び／または窒素の濃度に関しては、濃度が高過ぎても低過ぎても所望の電気特性は得られず、好適な範囲があると言える。発明者らの実験結果によると、成膜時にプラズマＣＶＤ装置に供給する原料ガスの総流量に対して、アンモニアの流量比率が１．６％以上１１．１％以下の範囲で作製した酸化窒化シリコン膜は、アンモニアを添加しない酸化窒化シリコン膜に比べて低電圧での書き込みが可能となっている。工程の再現性を考慮すると、アンモニア添加による特性の変化が飽和傾向にある７．７％以上１１．１％以下の範囲で成膜することがより好ましい。
【００５９】
次に、絶縁層１４中に含まれる水素及び窒素の濃度を明かにするためにＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析を行った結果を図９を用いて説明する。図９（Ａ）は、絶縁層１４中の水素濃度のデプスプロファイル、図９（Ｂ）は、絶縁層１４中の窒素濃度のデプスプロファイルであり、縦軸はそれぞれの濃度、横軸は層の表面からの深さである。
【００６０】
ＳＩＭＳ分析に用いた試料は、表１に示す各条件での成膜を連続して行った積層であり、基準となるアンモニア添加無しの条件Ａのみが２００ｎｍ狙い、その他の条件は全て１００ｎｍ狙いで成膜を行ったものである。ＳＩＭＳ分析の結果としては、膜の表面及び界面は不純物の影響等で不確かさを伴うため、各層の表面または界面から１０％の厚さの範囲を除外した領域において水素濃度及び窒素濃度を比較した。
【００６１】
図９から読み取れる膜中の水素量及び窒素量は、アンモニアの添加量とともに増大している。書き込み電圧が低下する効果が確認されている条件Ｂ、Ｃ、Ｄ、Ｅで作製した絶縁層１４の水素濃度は、１．２×１０２１ａｔｏｍｓ／ｃｍ３から３．４×１０２１ａｔｏｍｓ／ｃｍ３の範囲、窒素濃度は、３．２×１０２０ａｔｏｍｓ／ｃｍ３から２．２×１０２１ａｔｏｍｓ／ｃｍ３の範囲であった。この結果より、上記濃度範囲の水素及び／または窒素を含む絶縁層１４は、アンチヒューズの書き込み電圧を低減させる効果を有することがわかる。なお、図に示した通り、膜厚深さ方向に対して濃度は完全に一定の値としては検出されていない。従って、上述した膜厚範囲における最小値から最大値の数値範囲を有効な濃度としている。
【００６２】
本実施の形態により、アンモニアを添加して成膜した酸化窒化シリコン（絶縁層１４）は、アンチヒューズの書き込み電圧を低減させる効果を有することがわかる。その結果、昇圧回路などの設計の自由度が増し、チップサイズの縮小や消費電力の削減への寄与が可能となる。
【００６３】
本実施の形態は、他の実施の形態または実施例と適宜組み合わせて実施することが可能である。
【００６４】
（実施の形態２）
本実施の形態では、アンチヒューズを含む複数のメモリセルを有するメモリ部、トランジスタ、及びメモリ部に接続された駆動回路を有する半導体装置の構成、並びにその作製方法を説明する。本実施の形態の半導体装置は記憶装置として機能し、ＰＲＯＭやＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ａｒｒａｙ）として用いることができる。
【００６５】
図２は、半導体装置の構成例を示すブロック図である。半導体装置５０は、複数のメモリセルを有するメモリ部５１、メモリ部５１に電気的に接続されたワード線駆動回路５２、及びビット線駆動回路５３等を含む半導体集積回路部を有する。
【００６６】
メモリ部５１は複数のワード線５４を有し、ワード線５４はワード線駆動回路５２に接続されている。ワード線駆動回路５２は、セレクタ回路等を有する。
【００６７】
また、メモリ部５１は複数のビット線５５を有し、ビット線５５はビット線駆動回路５３に接続されている。ビット線駆動回路５３は、セレクタ回路、読み出し回路及び書き込み回路等を有する。このセレクタ回路により、書き込みまたは読み出しを行うメモリセルが接続されているビット線５５が選択される。選択されたビット線５５は、書き込み動作時には書き込み回路に接続され、読み出し動作では読み出し回路に接続される。
【００６８】
ワード線駆動回路５２で複数のワード線５４に印加する電圧値を制御し、ビット線駆動回路５３で複数のビット線５５に印加する電圧値を制御することにより、メモリ部５１のメモリセルにデータが書き込まれ、また、メモリセルのデータが読み出される。つまり、ワード線駆動回路５２とビット線駆動回路５３が協調して動作することで、メモリ部５１にデータが書き込まれ、またメモリ部５１からデータが読み出される。
【００６９】
なお、図２に示した半導体装置５０の構成は一例であり、メモリ部５１、ワード線駆動回路５２、ビット線駆動回路５３の他に、センスアンプ、バッファ等の他の回路を有していてもよい。
【００７０】
次に、図３乃至図５を参照して、メモリ部５１の回路構成例を説明する。図３、図４はアクティブ型のメモリセルを有するメモリ部の回路図であり、図５は、パッシブ型（単純マトリクス型）のメモリセルを有するメモリ部の回路図である。説明の都合上、図３乃至図５には、メモリ部５１として９つのメモリセルが３行×３列の行列状に配置された構成を示す。図３乃至図５とも共通して、メモリ部には、３本のワード線Ｗｈ、Ｗｈ＋１、Ｗｈ＋２に対して、３本のビット線Ｂｋ、Ｂｋ＋１、Ｂｋ＋２が交差して設けられた構成とする。
【００７１】
図３のアクティブ型メモリセルの場合、各メモリセル６１は、メモリ素子としてアンチヒューズ７１を有し、スイッチング素子としてトランジスタ７２を有する。トランジスタ７２は、ｎ型のトランジスタでも、ｐ型のトランジスタでもよい。
【００７２】
例えば、ワード線Ｗｈとビット線Ｂｋで特定されるメモリセルにおいて、トランジスタ７２は、ゲートがワード線Ｗｈに接続され、ソースまたはドレインの一方がビット線Ｂｋに接続され、他方がアンチヒューズ７１に接続されている。
【００７３】
図４のアクティブ型メモリセルの場合、各メモリセル６２は、メモリ素子としてアンチヒューズ７１を有し、スイッチング素子としてダイオード７３を有する。アンチヒューズ７１とダイオード７３が直列に接続されている。ダイオード７３には、ショットキーバリアダイオード、ｐｎ接合型ダイオード、ｐｉｎ接合型ダイオード、またはダイオード接続されたトランジスタ等を用いることもできる。
【００７４】
ワード線Ｗｈとビット線Ｂｋで特定されるメモリセル６２において、アンチヒューズ７１の電極の１つはビット線Ｂｋに接続され、ダイオード７３の電極の１つはワード線Ｗｈに接続される。なお、図４の回路はスイッチング素子としてダイオードを用いた場合の一例である。他に、図４と逆に、ワード線Ｗｈからダイオード７３に電流が流れる様にダイオード７３をワード線Ｗｈに接続することもできる。また、図４において、ビット線とワード線を入れ替えてもよく、アンチヒューズ７１をワード線Ｗｈに接続し、ダイオード７３をビット線Ｂｋに接続することができる。
【００７５】
図５のパッシブ型メモリセルの場合、メモリセル６３は、メモリ素子としてアンチヒューズ７１を有する。ワード線Ｗｈとビット線Ｂｋで特定されるメモリセル６３において、アンチヒューズ７１の電極の一方はワード線Ｗｈに接続され、他方の電極はビット線Ｂｋに接続されている。
【００７６】
図６に、半導体装置５０の構造を示す断面図を示す。図６には、一例として、薄膜トランジスタで回路を構成した半導体装置５０の断面図を示す。また、図６には、メモリ部５１の断面として、代表的にアンチヒューズ７１を示す。また、ワード線駆動回路５２及びビット線駆動回路５３（図６では、２つをまとめて「駆動回路部５６」という。）の断面図として、ｎチャネル型トランジスタ７５とｐチャネル型トランジスタ７６からなるＣＭＯＳ回路を示す。
【００７７】
図６に示す様に、基板１００上に、絶縁層１０１を介して、アンチヒューズ７１及びｎチャネル型トランジスタ７５とｐチャネル型トランジスタ７６が形成されている。
【００７８】
基板１００には、例えば、ガラス基板、石英基板、サファイヤ基板、及びプラスチック基板等の絶縁材料からなる基板、並びにステンレス基板等の導電性基板を用いることができる。
【００７９】
アンチヒューズ７１は、第１の電極１０５、第２の電極１０６、第１の電極１０５と第２の電極１０６の間の中間層１０７を有する。図６では、中間層１０７は、絶縁層１０９、半導体層１０８、の順で積層された２層構造としている。
【００８０】
中間層１０７は、メモリセルごとに分割されている。絶縁層１０３には、メモリセルごとに開口部が形成され、中間層１０７は該開口部内で第１の電極１０５に接している。絶縁層１０３は、メモリ部５１において、中間層１０７をセルごとに分割するための隔壁として形成されている。なお、絶縁層１０３は駆動回路部５６では層間絶縁層として機能する。
【００８１】
また、アンチヒューズ７１の第１の電極１０５は、絶縁層１０３上に形成された第３の電極１１１に接続されている。例えば、図３に示すアクティブ型のメモリセルとする場合には、第３の電極１１１は、スイッチング素子であるトランジスタと第１の電極１０５を電気的に接続させるための電極として形成することができる。
【００８２】
また、図５に示すパッシブ型のメモリセルとする場合には、第１の電極１０５及び第２の電極１０６の一方をビット線として形成し、他方をワード線として形成する。そのためには、第１の電極１０５及び第２の電極１０６をそれぞれストライプ状（帯状）とする。第１の電極１０５と第２の電極１０６が交差する様に、第１の電極１０５及び第２の電極１０６が配列される。この場合、第３の電極１１１はメモリセルごとに設ける必要はなく、１つの第１の電極１０５（１本のワード線またはビット線）に対して、少なくとも１つ第３の電極１１１を形成して、引出電極とすることができる。
【００８３】
第３の電極１１１は、第１の電極１０５よりも抵抗率が低い導電性材料で形成することが好ましい。抵抗率の低い第３の電極１１１と同一工程でビット線やワード線などの配線を形成することで、消費電力を低減することができる。
【００８４】
ｎチャネル型トランジスタ７５は、半導体層１１２、ゲート絶縁層として機能する絶縁層１０２、ゲート電極１１４、ソース電極またはドレイン電極として機能する電極１１６、及び電極１１７を有する。半導体層１１２には、チャネル形成領域１２０、ソース領域またはドレイン領域として機能するｎ型高濃度不純物領域１２１、１２２が含まれる。
【００８５】
ｐチャネル型トランジスタ７６は、半導体層１１３、ゲート絶縁層として機能する絶縁層１０２、ゲート電極１１５、ソース電極またはドレイン電極として機能する電極１１７、及び電極１１８を有する。半導体層１１３には、チャネル形成領域１２３、ソース領域またはドレイン領域として機能するｐ型高濃度不純物領域１２４、１２５が含まれる。図６では、ｎチャネル型トランジスタ７５とｐチャネル型トランジスタ７６は、電極１１７により接続され、ＣＭＯＳ回路を構成している。
【００８６】
次に、図６に示す断面構造を有する半導体装置５０の作製方法を示す。ここでは、ｎチャネル型トランジスタ７５、及びｐチャネル型トランジスタ７６を形成する工程で、アンチヒューズ７１を形成する方法を説明する。
【００８７】
本実施の形態の作製方法では、アンチヒューズ７１の第１の電極１０５は、トランジスタのゲート電極１１４、１１５と同じ工程で形成されるため、第１の電極１０５は、ゲート電極１１４、１１５と同じ材質の導電層となる。また、第２の電極１０６は、トランジスタのソース電極またはドレイン電極として機能する電極１１６、１１７、１１８と同じ工程で形成されるため、第２の電極１０６は、電極１１６、１１７、１１８と同じ材質の導電層となる。
【００８８】
まず、基板１００上に絶縁層１０１を形成する。絶縁層１０１は、酸化シリコン、窒化シリコン、酸化窒化シリコンから選ばれた材料からなる単層、または積層で形成することができる。これらの絶縁層は、スパッタ法、ＣＶＤ法等で形成することができる。
【００８９】
次いで、絶縁層１０１上に結晶性半導体層を形成する。結晶性半導体層は、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて形成した非晶質シリコン膜に対して、レーザ光照射工程、または加熱炉による加熱処理工程等を行うことにより形成できる。
【００９０】
この結晶性半導体層をエッチング工程により所定の形状に加工し、半導体層１１２、１１３を形成する。半導体層１１２、１１３を結晶性半導体層で形成することにより、駆動回路部のトランジスタの駆動周波数を高くすることができ、メモリ部５１からのデータを高速に読み出すことが可能となる。また、駆動回路部のトランジスタの駆動電圧を下げることもでき、消費電力を抑えることができる。
【００９１】
なお、トランジスタのしきい値を制御するために、結晶性半導体層にｐ型またはｎ型を付与する不純物元素（ホウ素またはリン）を微量に添加しても良い。
【００９２】
次いで、半導体層１１２、１１３を覆う絶縁層１０２を形成する。絶縁層１０２は、絶縁層１０１と同様の材料で形成することができる。絶縁層１０２は、単層に限らず、異なる絶縁材料の積層でもよい。絶縁層１０２は、プラズマＣＶＤ法またはスパッタ法を用い、厚さ１ｎｍ以上２００ｎｍ以下で形成する。また、プラズマＣＶＤ法またはスパッタ法により１０ｎｍ以上５０ｎｍ以下の厚さの絶縁層を形成した後、マイクロ波によるプラズマを用いた表面窒化処理を行う方法を用いても良い。
【００９３】
次いで、駆動回路部５６には、絶縁層１０２を介して半導体層１１２、１１３と重なるゲート電極１１４、１１５を形成し、メモリ部５１には、第１の電極１０５を形成する。これら第１の電極１０５、ゲート電極１１４、１１５を構成する導電層は、単層に限らず、異なる導電材料の積層でもよい。
【００９４】
第１の電極１０５、ゲート電極１１４、１１５を構成する導電層において、中間層１０７と接する層（図１の第１の導電層１１に相当する層）は、チタン、タングステン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄から選ばれた金属、もしくはこれら金属の合金または金属化合物で形成する。これらの導電層は、中間層１０７と反応して合金化してアンチヒューズ７１を導通させることができる。該導電層は蒸着法やスパッタ法で形成することができる。
【００９５】
該導電層には、アンチヒューズ型の導電層に適した特性と、トランジスタのゲート電極に適した特性の両方を備えた材料を選択することが好ましい。その様な材料の１つに、タングステンがある。
【００９６】
タングステン膜は、シリコンと反応してタングステンシリサイドを形成する。また、ゲルマニウムと反応して、タングステンゲルマナイドを形成する。このため、アンチヒューズの導電層として用いることに適している。
【００９７】
次いで、ｐチャネル型トランジスタ７６となる領域を覆うレジストマスクを形成し、ｎ型を付与する不純物元素を半導体層１１２に添加すると、ｎ型高濃度不純物領域１２１、１２２が自己整合的に形成される。そして、ゲート電極１１４と重なる半導体層の領域は、チャネル形成領域１２０となる。ｎ型を付与する不純物元素の添加は、イオンドープ法またはイオン注入法で行えばよい。ｎ型を付与する不純物元素として、典型的にはリンまたは砒素を用いる。
【００９８】
ｐチャネル型トランジスタ７６となる領域を覆うレジストマスクを除去した後、ｎチャネル型トランジスタ７５となる領域を覆うレジストマスクを形成する。そして、半導体層１１３にｐ型を付与する不純物元素（代表的にはホウ素）を添加する。その結果、半導体層１１３には、ｐ型高濃度不純物領域１２４、１２５が自己整合的に形成され、ゲート電極１１５と重なる領域は、チャネル形成領域１２３となる。
【００９９】
この後、レジストマスクを除去する。なお、ここではｎ型を付与する不純物元素の添加を先に行う例を示したが、ドーピング順序は逆でもよい。また、サイドウォールと呼ばれる絶縁物をゲート電極の側壁に形成した後に、ｎ型またはｐ型の不純物元素を添加する工程を行うことで、チャネル形成領域に隣接するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成することもできる。
【０１００】
次いで、半導体層１１２、１１３に添加された不純物元素の活性化を行う。不純物元素の活性化は、炉での高温の熱処理や、ランプ光やレーザ光の照射による加熱処理で行う。このため、第１の電極１０５、ゲート電極１１４、１１５は、この熱処理に耐える導電層で形成する。タングステンは高融点金属であり、不純物元素の活性化の熱処理に耐えることのできる材料の１つである。
【０１０１】
次いで、ゲート電極１１４、１１５、及び第１の電極１０５を覆う絶縁層１０３を形成する。この絶縁層１０３は、隣り合うメモリセルのアンチヒューズ７１を絶縁する隔壁として機能する。そのため、絶縁層１０３には、アンチヒューズ７１の書き込み時に発生する熱に耐える絶縁材料を用いることが好ましい。例えば、絶縁層１０３には、酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の無機絶縁材料の単層を用いることができる。また、該無機絶縁材料の積層を用いても良い。また、絶縁層１０３の１層に耐熱性の高いシロキサン樹脂を用いても良い。シロキサン樹脂の膜は、塗布法で容易に形成することができる。
【０１０２】
次いで、レジストマスクを形成し、絶縁層１０３をエッチングして、第１の電極１０５に達する開口部を形成する。エッチング工程には、ウェットエッチング、ドライエッチングのどちらを用いてもよく、それらの組み合わせで行ってもよい。その後、レジストマスクを除去し、該開口部を覆う様に中間層１０７を形成する。
【０１０３】
この開口部のサイズは０．１μｍ２以上３０μｍ２以下が好ましい。開口部のサイズで、アンチヒューズ７１のサイズが決定される。なお、開口部の形状に制限はなく、円、楕円、または矩形でもよい。
【０１０４】
次いで、アンチヒューズ７１の中間層１０７を形成する。先の開口部の形成と中間層１０７の形成工程が、アンチヒューズ７１を形成するための特有の工程であり、トランジスタの作製工程に追加される工程である。ここでは、中間層の絶縁層１０９として、酸化窒化シリコン膜を形成し、半導体層１０８として非晶質シリコン膜を形成する場合を例に、中間層１０７の形成方法を説明する。
【０１０５】
まず、絶縁層１０３上に酸化窒化シリコン膜、非晶質シリコン膜を積層して形成する。ここでは、実施の形態１で記した方法により酸化窒化シリコン膜を作製することで、低電圧で書き込みのできるアンチヒューズを得ることができる。これらの膜は、プラズマＣＶＤ装置の１つの反応室内に導入する原料ガスを変更することで、反応室内から基板を取り出すことなく連続して形成することができる。酸化窒化シリコンの代わりとして、酸化シリコンや窒化シリコンを用いる場合も同様である。なお、複数の反応室を有するプラズマＣＶＤ装置を用いて、酸化窒化シリコン膜、非晶質シリコン膜を異なる反応室で形成しても良い。
【０１０６】
この酸化窒化シリコン膜、及び非晶質シリコン膜からなる積層をエッチングして、所定の形状の中間層１０７を形成する。つまり、中間層１０７の形成には、中間層１０７を構成する膜の成膜工程、レジストマスクを形成するフォトリソグラフィ工程、及び成膜した膜をエッチングするエッチング工程をトランジスタ作製工程とは別に要する。
【０１０７】
次いで、レジストマスクを形成し、絶縁層１０３及び絶縁層１０２をエッチングして、開口部を形成する。エッチングはウェットエッチング、ドライエッチングのどちらを用いてもよく、それらを組み合わせて行ってもよい。そして、レジストマスクを除去する。ここで形成する開口部は、ｎ型高濃度不純物領域１２１、１２２、ｐ型高濃度不純物領域１２４、１２５に達するコンタクトホール、トランジスタのゲート電極１１４、１１５に達するコンタクトホール（図示無し）、及び第１の電極１０５に達するコンタクトホールの３種類である。
【０１０８】
なお、これらのコンタクトホールは、絶縁層１０３に設けられる中間層１０７を形成するための開口部と同時に形成することもできる。この場合は、中間層１０７を形成するためのエッチングの条件を調節し、半導体層１１２、１１３、及びゲート電極１１４、１１５が過度にエッチングされないようする。
【０１０９】
次いで、スパッタ法により単層構造、または積層構造の導電層を形成する。この導電層上に各種電極形状のレジストマスクを形成し、導電層をエッチングして、メモリ部５１に第２の電極１０６及び第３の電極１１１を形成する。また、駆動回路部５６には、電極１１６、１１７、１１８を形成する。
【０１１０】
この様に、アンチヒューズ７１の第２の電極１０６をトランジスタのソース電極またはドレイン電極として機能する電極１１６、１１７、１１８と同じ工程で作製することができる。
【０１１１】
これら第２の電極１０６、第３の電極１１１、及び電極１１６、１１７、１１８として用いる導電層には、シリコンまたはゲルマニウム等の半導体と反応して、該半導体よりも低抵抗となる化合物を形成する導電性材料を用いる。この様な導電性材料には、タングステン、チタン、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄等の金属がある。また、これらの金属の合金、及び金属化合物も、この導電性材料として用いることができる。
【０１１２】
例えば、第２の電極１０６、第３の電極１１１、電極１１６、１１７、１１８を形成する導電層を膜厚５０ｎｍ以上２００ｎｍ以下のチタン膜、膜厚１００ｎｍ以上４００ｎｍ以下のアルミニウムを主成分とする膜（例えば、純アルミニウム膜）、及び膜厚５０ｎｍ以上２００ｎｍ以下のチタン膜の３層構造の膜で形成することができる。最下層にチタン膜を形成することで、書き込み時に中間層１０７の非晶質シリコンがチタンと反応して、低抵抗のチタンシリサイドを形成することができる。
【０１１３】
この３層構造の導電層は、最下層と最上層にチタン膜を用いているため、他の導電材料や半導体材料との接触抵抗を低減することができる。また、中間層にアルミニウムの様なチタンやタングステンよりも抵抗率の低い膜を有するため、この３層構造の導電層は、駆動回路部５６に用いる引き回し配線や、メモリ部の第３の電極１１１などに用いることが好適である。
【０１１４】
以上の工程で、アンチヒューズをメモリ素子として有するメモリ部５１と、トランジスタを有する駆動回路部５６とを同一基板上に作製することができる。また、実施の形態１で説明した積層構造の中間層をアンチヒューズ７１の中間層１０７に適用することにより、作製工程を複雑にすることなく、トランジスタと共にアンチヒューズ７１を作製することが可能である。
【０１１５】
また、本実施の形態で示したメモリ素子に加え、駆動回路部、電源回路部、ロジック回路部等の半導体集積回路部、及びアンテナ部を設けることにより、無線通信で外部機器と信号の送受信を行う機能を有するメモリ機能付の半導体装置を構成することもできる。
【０１１６】
本実施の形態では、トランジスタとして、ガラス基板上に薄膜半導体でトランジスタを形成する例を説明したが、単結晶半導体基板を用いてトランジスタを形成しても良い。この場合、基板には、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、ＳＯＩ基板等を用いることができる。
【０１１７】
本実施の形態は、他の実施の形態または実施例と適宜組み合わせて実施することが可能である。
【０１１８】
（実施の形態３）
本実施の形態では、アンチヒューズを含む半導体集積回路が作製時の基板より剥離され、可撓性を有する絶縁体に挟持された半導体装置の作製方法を説明する。なお、本実施の形態の半導体装置は、無線通信により外部機器と信号の送受信を行う機能を有する非接触信号処理装置である。
【０１１９】
図１７に本実施の形態の半導体装置を示す。本実施の形態において、素子層７００は、メモリ部、半導体集積回路部、及びアンテナ部を含んだ構成を示しており、可撓性のある第１の絶縁体７１２及び第２の絶縁体７０２とで挟持されている。ここで、メモリ部には実施の形態２に示すアンチヒューズをメモリ素子に用いたメモリ部５１（図２参照）を適用することができる。
【０１２０】
素子層７００の周辺部は、第１の絶縁体７１２及び第２の絶縁体７０２が直に接着していることにより封止性を高めている。この様な構造を形成するには、例えば素子層７００の周辺をレーザ等によって分断する際に発する熱によって融着させる等の方法が挙げられる。
【０１２１】
第１の絶縁体７１２及び第２の絶縁体７０２としては、繊維体に有機樹脂が含浸された構造体を用いることができる。該構造体を用いる例を図１８（Ａ）、（Ｂ）に示す。
【０１２２】
図１８（Ａ）に示す様に、該構造体は、繊維体７５０、７６０に有機樹脂７５１、７６１が含浸されて形成されている。繊維体７６０が繊維糸束を経糸及び緯糸として製織した織布の平面図を図１８（Ｂ）に示す。繊維体７６０は、一定間隔をあけた経糸と、一定間隔をあけた緯糸とで織られている。この様な繊維体７６０は、有機樹脂７６１が含浸しやすく、繊維体７６０と素子層７００との密着性を高めることができる。
【０１２３】
該構造体は、プリプレグとも呼ばれる。プリプレグは、有機溶剤で希釈したマトリックス樹脂を繊維体に含浸させた後、有機溶剤を揮発させてマトリックス樹脂を半硬化させたものである。該構造体の厚さは、１０μｍ以上１００μｍ以下、更には１０μｍ以上３０μｍ以下が好ましい。該構造体を支持体となる絶縁体として用いることで、薄型で湾曲することが可能な半導体装置を作製することができる。該構造体は、弾性率１３ＧＰａ以上１５ＧＰａ以下、破断係数１４０ＭＰａ以上であることが好ましい。
【０１２４】
なお、該構造体を複数積層して用いても良い。この場合、積層されるそれぞれの構造体に含まれる繊維の方向を揃えて積層しても良いが、繊維の方向が異なる様に積層すると構造体全体の強度を向上させることができる。
【０１２５】
有機樹脂７６１としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂、またはシアネート樹脂等の熱硬化性樹脂や、ポリフェニレンオキシド樹脂、ポリエーテルイミド樹脂、またはフッ素樹脂等の熱可塑性樹脂を用いることができる。また、上記熱可塑性樹脂及び上記熱硬化性樹脂から選ばれた複数の樹脂を用いても良い。なお、有機樹脂７６１はガラス転移温度が高いほど、局所的押圧に対して破壊しにくいため好ましい。
【０１２６】
また、有機樹脂７６１に弾性率が低く、かつ破断強度が高い材料を用いても良い。例えば、弾性率５ＧＰａ以上１２ＧＰａ以下、破断係数３００ＭＰａ以上のゴム弾性を有する膜を用いることができる。弾性を有する高強度材料で形成される第１の絶縁体７１２及び第２の絶縁体７０２を設けることで、局所的な押圧などの荷重を層全体に拡散し吸収することができるため、半導体装置の破損を防ぐことができる。この様な材料としては、アラミド樹脂、ポリエチレンテレフタレート（ＰＥＴ）樹脂、ポリエチレンナフタレート（ＰＥＮ）樹脂、ポリエーテルサルフォン（ＰＥＳ）樹脂、ポリフェニレンサルファイド（ＰＰＳ）樹脂、ポリイミド（ＰＩ）樹脂などがある。
【０１２７】
また、有機樹脂７６１または繊維の糸束内に高熱伝導性フィラーを分散させても良い。高熱伝導性フィラーとしては、窒化アルミニウム、窒化ホウ素、窒化珪素、アルミナ等の化合物や銀、銅等の金属粒子がある。高熱伝導性フィラーが有機樹脂または繊維糸束内に含まれることにより素子層７００での発熱を外部に放出しやすくなるため、半導体装置の蓄熱を抑制することが可能であり、半導体装置の特性劣化を低減することができる。
【０１２８】
繊維体７６０は、有機化合物または無機化合物の高強度繊維を用いた織布または不織布である。高強度繊維とは、引張弾性率またはヤング率の高い繊維である。高強度繊維の代表例としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、及び炭素繊維が挙げられる。また、Ｅガラス、Ｓガラス、Ｄガラス、Ｑガラス等を用いたガラス繊維を用いることもできる。なお、繊維体７６０は、上記高強度繊維から選ばれた複数の繊維で形成しても良い。
【０１２９】
また、繊維体７６０は、繊維（単糸）の束（以下、糸束と呼ぶ）を経糸及び緯糸に使って製織した織布、または複数種の繊維の糸束をランダムまたは一方向に堆積させた不織布であっても良い。織布の場合、平織り、綾織り、朱子織り等を適宜用いることができる。
【０１３０】
糸束の断面は、円形でも楕円形でも良い。繊維糸束として、高圧水流、液体を媒体とした高周波の振動、連続超音波の振動、ロールによる押圧等によって、開繊加工をした繊維糸束を用いても良い。開繊加工をした繊維糸束は、糸束の断面が楕円形または平板状となるため糸束幅が広くなり、厚み方向の単糸数を削減することが可能となる。また、繊維糸束として低撚糸を用いることで、糸束がより扁平化しやすくなる。この様に、断面が楕円形または平板状の糸束を用いることで、繊維体７６０を薄くすることが可能である。このため、前述した有機樹脂を含浸させて形成した構造体も薄くすることが可能となり、薄型の半導体装置を作製することができる。
【０１３１】
なお、本実施の形態の図面においては、繊維体７６０は、断面が楕円形の糸束で平織りした織布で示されている。
【０１３２】
また、繊維糸束内部への有機樹脂の浸透率を高めるため、繊維に表面処理を施しても良い。例えば、繊維表面を活性化させるためのコロナ放電処理等のプラズマ放電処理で表面処理を行うことができる。また、シランカップリング剤や、チタネートカップリング剤を用いて表面処理を行っても良い。
【０１３３】
素子層７００と第１の絶縁体７１２及び第２の絶縁体７０２との接着は、接着層を用いても良い。接着層は第１の絶縁体７１２及び第２の絶縁体７０２と素子層７００とを固着することができれば良く、熱硬化樹脂、紫外線硬化樹脂、アクリル樹脂系、ウレタン樹脂系、エポキシ樹脂系、またはシリコーン樹脂系などを用いることができる。接着層は、膜厚３μｍ以上１５μｍ以下程度とすれば良い。素子層７００と第１の絶縁体７１２及び第２の絶縁体７０２を加熱及び加圧処理によって接着する場合は、接着層を用いなくても良い。
【０１３４】
また、図１７に示す様に、絶縁体の周囲を導電性遮蔽体で覆っても良い。導電性遮蔽体７４０ａ、７４０ｂは、素子層７００に含まれるアンテナ部が送受信すべき電磁波を妨げず、かつ外部から半導体装置内部の素子層７００に印加される静電気を遮断できる様に設ける。導電性遮蔽体７４０ａ、７４０ｂは静電気放電により印加される静電気を拡散して逃がす、または電荷の局部的な存在（局在化）を防ぐ（局部的な電位差が発生しない様にする）ため、素子層７００の静電気破壊を防ぐことができる。
【０１３５】
導電性遮蔽体７４０ａ、７４０ｂは、導電性があれば特に限定されず、導電性材料を用いて形成された導電層を用いることができる。
【０１３６】
導電性遮蔽体７４０ａ、７４０ｂとしては、金属膜、金属窒化物膜、金属酸化物膜等の単層及びそれらの積層を用いることができる。例えば、チタン、モリブデン、タングステン、アルミニウム、銅、銀、金、ニッケル、白金、パラジウム、イリジウム、ロジウム、タンタル、カドミウム、亜鉛、鉄、シリコン、ゲルマニウム、ジルコニウム、バリウムから選ばれた元素、または上記元素を主成分とする合金材料、化合物材料、窒化物材料、酸化物材料で形成すれば良い。
【０１３７】
ここで、窒化物材料としては、窒化タンタル、窒化チタンなどを用いることができる。酸化物材料としては、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、有機インジウム、有機スズ、酸化亜鉛、インジウムを含む酸化亜鉛（ＩＺＯ）、ガリウムを含む酸化亜鉛（ＧＺＯ）、酸化スズ（ＳｎＯ２）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。
【０１３８】
また、半導体に不純物元素などを添加して導電性を付与した半導体膜などを用いることができる。例えばリン等の不純物元素をドーピングした多結晶シリコン膜などを用いることができる。
【０１３９】
更に、導電性遮蔽体７４０ａ、７４０ｂとして、導電性高分子（導電性ポリマーともいう）を用いても良い。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリン及び／またはその誘導体、ポリピロール及び／またはその誘導体、ポリチオフェン及び／またはその誘導体、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体及び／またはその誘導体などが挙げられる。
【０１４０】
共役導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリＮ−メチルピロール、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。
【０１４１】
導電性高分子を含む材料で形成した導電性遮蔽体７４０ａ、７４０ｂには、有機樹脂やドーパント（ハロゲン類、ルイス酸、無機酸、有機酸、遷移金属ハロゲン化物、有機シアノ化合物、非イオン性界面活性剤等）を含ませても良い。
【０１４２】
導電性遮蔽体７４０ａ、７４０ｂは、スパッタ法、プラズマＣＶＤ法、蒸着法などの各種乾式法や、塗布法、印刷法、液滴吐出法（インクジェット法）などの各種湿式法により形成することができる。
【０１４３】
また、図示はしないが、導電性遮蔽体７４０ａ、７４０ｂ上に保護層を積層しても良い。例えば、導電性遮蔽体７４０ａ、７４０ｂとしてチタン膜（膜厚５ｎｍ以上１００ｎｍ以下程度）を形成し、チタン膜上に保護層として酸化チタン膜を積層することができる。保護層を設けることにより、導電性遮蔽体７４０ａ、７４０ｂの劣化を防ぐことができる。保護層の膜厚は、１０ｎｍ以上２００ｎｍ以下程度とすれば良い。
【０１４４】
続いて、本発明の一態様における半導体装置の作製方法を図１９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を用いて説明する。
【０１４５】
まず、絶縁表面を有する基板７１０上に剥離層７１１を介して素子層７００を形成する（図１９（Ａ）参照）。
【０１４６】
絶縁表面を有する基板７１０としては、ガラス基板、石英基板、サファイヤ基板、セラミック基板、または表面に絶縁層が形成された金属基板などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。半導体装置の作製工程に合わせた基板を適宜選択することができる。
【０１４７】
剥離層７１１には、タングステン、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、珪素から選択された元素、該元素を主成分とする合金材料、または該元素を主成分とする化合物材料を用いることができ、これらの単層構造に限らず、異なる材料の積層構造であっても良い。また、剥離層７１１は、スパッタ法、プラズマＣＶＤ法、塗布法、印刷法等で形成することができる。ここで、塗布法には、スピンコーティング法、液滴吐出法、ディスペンス法等が含まれる。
【０１４８】
剥離層７１１が単層構造の場合は、タングステン、モリブデン、またはタングステンとモリブデンの混合物を含む層を用いることが好ましい。その他、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、またはタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を用いることもできる。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。
【０１４９】
剥離層７１１が積層構造の場合は、１層目にはタングステン、モリブデン、またはタングステンとモリブデンの混合物を含む層を形成することが好ましい。２層目には、１層目に用いた膜の酸化物、窒化物、酸化窒化物または窒化酸化物を形成することが好ましい。
【０１５０】
例えば、積層構造の剥離層７１１の１層目としてタングステンを用いる場合、タングステン上に酸化物等の絶縁層を形成し、その界面に生成したタングステンの酸化物を含む層を２層目として活用することができる。
【０１５１】
また、積層構造の剥離層７１１の１層目のタングステンの表面を熱酸化処理、酸素プラズマ処理、またはオゾン水等の酸化力の強い溶液での処理等を行うことによって形成されたタングステンの酸化物を含む層を剥離層７１１の２層目として活用しても良い。ここで、プラズマ処理や熱酸化処理は、酸素、窒素、一酸化二窒素、またはこれらのガスの混合気体雰囲気下で行っても良い。これは、タングステンの窒化物、酸化窒化物または窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層の上に窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜を形成することで上記窒化物、酸化窒化物または窒化酸化物を含む層を形成することができる。
【０１５２】
また、上述した工程では、基板７１０上に剥離層７１１を形成しているが、本発明の一態様はこの工程に制約されない。基板７１０上に下地となる絶縁層を形成し、その絶縁層上に剥離層７１１を設けても良い。
【０１５３】
次に、素子層７００と繊維体に有機樹脂が含浸された第１の絶縁体７１２を接着し、剥離層７１１を境界として素子層７００を基板７１０より剥離する。ここで素子層７００は、第１の絶縁体７１２側に転置される（図１９（Ｂ）参照）。
【０１５４】
本実施の形態では、第１の絶縁体７１２として繊維体７６０に有機樹脂７６１が含浸された構造体を用いる。該構造体に含まれる有機樹脂は、熱及び圧力の印加により、素子層７００に密着して硬化する。なお、有機樹脂が可塑性有機樹脂の場合は、加熱により可塑化し、その後の冷却過程において硬化する。該構造体を圧着する工程は、大気圧下または減圧下で行う。
【０１５５】
なお、その他の転置工程としては、基板と素子層７００の間に剥離層を形成し、剥離層と素子層７００との間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、素子層７００を剥離する方法を用いることができる。
【０１５６】
また、耐熱性の高い基板と素子層７００の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで、素子層７００を剥離する方法を用いることもできる。
【０１５７】
また、基板と素子層７００の間に剥離層を形成し、剥離層と素子層７００との間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化し、剥離層の一部をエッチングで除去した後、脆弱化された金属酸化膜を境に素子層７００を剥離する方法を用いても良い。
【０１５８】
また、素子層７００が形成された基板を機械的に削除またはエッチングで除去する方法を用いても良い。更に、剥離層として窒素、酸素や水素等を含む膜（例えば、水素を含む非晶質珪素膜、水素含有合金膜、酸素含有合金膜など）を用い、剥離層にレーザ光を照射して剥離層内に含有する窒素、酸素や水素をガスとして放出させ素子層７００と絶縁表面を有する基板との剥離を促進する方法を用いても良い。
【０１５９】
上記剥離方法を組み合わすことで、より容易に転置工程を行うことができる。また、剥離層と素子層７００との界面に液体を介在させつつ、絶縁表面を有する基板から素子層７００を剥離しても良い。
【０１６０】
素子層７００が露出している剥離面側に、第２の絶縁体７０２として、繊維体７５０に有機樹脂７５１が含浸された構造体を加熱して圧着し、素子層７００を第１の絶縁体７１２及び対向した第２の絶縁体７０２で挟持する（図１９（Ｃ）参照）。
【０１６１】
なお、繊維体７５０には、繊維体７６０と同じ材料を用いることができる。また、有機樹脂７５１には、有機樹脂７６１と同じ材料を用いることができる。
【０１６２】
なお、図示はしないが、第１の絶縁体７１２及び第２の絶縁体７０２は、面方向に配列された複数の素子層７００を挟持している。従って、半導体装置を完成させるには、１つの素子層７００を含む領域毎に分断する必要がある。分断方法は特に限定しないが、本実施の形態ではレーザ光を照射することによって分断する。
【０１６３】
レーザ光を照射して分断することによって、分断面において第１の絶縁体７１２と第２の絶縁体７０２が溶融して融着する。従って、素子層７００は第１の絶縁体７１２と第２の絶縁体７０２によって封止される。
【０１６４】
導電性遮蔽体を設ける場合は、第１の絶縁体７１２及び第２の絶縁体７０２を覆う様に導電性遮蔽体７４０ａ、７４０ｂを形成する。まず、第１の絶縁体７１２の表面及び分断面に導電性遮蔽体７４０ａを形成し、第２の絶縁体７０２の表面及び分断面に導電性遮蔽体７４０ｂを形成する（図１９（Ｄ）参照）。導電性遮蔽体７４０ａ、７４０ｂの膜厚は、０より大きく１μｍ以下、更には５ｎｍ以上１００ｎｍ以下であることが好ましい。本実施の形態では、導電性遮蔽体７４０ａ、７４０ｂとして、スパッタ法により膜厚１０ｎｍのチタン膜を形成する。
【０１６５】
この様にして素子層７００は、第１の絶縁体７１２と第２の絶縁体７０２に封止される。更に、該絶縁体上に形成された導電性遮蔽体７４０ａ、７４０ｂにより静電気放電に対して保護される構造となる。
【０１６６】
本実施の形態は、他の実施の形態または実施例と適宜組み合わせて実施することが可能である。
【実施例１】
【０１６７】
本実施例では、アンチヒューズ型のＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）メモリを具備する半導体装置の製造方法について、図１０乃至図１４を用いて以下に説明する。ここでは、同一基板上に論理回路部１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４と、を設けた半導体装置を製造する例を説明する。
【０１６８】
論理回路部１５５０には、薄膜トランジスタを用いた回路が集積される。半導体記憶回路部１５５２は、複数の薄膜トランジスタ及びアンチヒューズ型のメモリ素子によりメモリセルが構成される。また、複数の薄膜トランジスタ及びアンチヒューズ型のメモリ素子により検査回路用のメモリセルが構成される。
【０１６９】
なお、図１０乃至図１４には、論理回路部１５５０を構成する２つの薄膜トランジスタ、半導体記憶回路部１５５２を構成する１つの薄膜トランジスタ及び１つのメモリ素子、並びにアンテナ部１５５４を構成する１つの容量及び１つの薄膜トランジスタの製造工程における断面図を便宜上示している。検査回路用のメモリセルは、通常のメモリセルとほぼ同じ工程を経てほぼ同じ構造に形成されるので、ここでは図示しない。
【０１７０】
まず、支持基板１５０１上に金属層１５０２を形成する。支持基板１５０１としては、ガラス基板を用いる。また、金属層１５０２としては、スパッタ法により得られる３０ｎｍ以上２００ｎｍ以下のタングステン膜、窒化タングステン膜、またはモリブデン膜を用いる。
【０１７１】
次に、金属層１５０２の表面を酸化させて金属酸化物層を形成する。金属酸化物層は、オゾン水や酸素プラズマで金属層１５０２表面を酸化して形成することができる。ここで、金属層１５０２及び金属酸化物層は、後にその上に形成される構造物を剥離する際の境となる剥離層として形成されるものである。
【０１７２】
また、酸素を含む雰囲気で加熱を行うことで金属酸化物層を形成してもよい。また、金属酸化物層は、金属層１５０２上に形成する絶縁層の成膜工程で形成してもよい。例えば、金属層１５０２上にプラズマＣＶＤ法で酸化シリコン膜や酸化窒化シリコン膜などの絶縁層を形成する場合、酸化反応によって金属層１５０２の表面には金属酸化物層が形成される。なお、ここでは金属酸化物層は図示しない。
【０１７３】
また、金属層１５０２と基板との間に、酸化シリコン膜や窒化シリコン膜などの下地絶縁層を設けてもよい。本実施例では、下地絶縁層（図示しない）として酸化窒化シリコンを１００ｎｍ、金属層としてタングステンを３０ｎｍ積層したものを用いる（図１０（Ａ）参照）。
【０１７４】
次に、金属層１５０２上に第１の絶縁層１５０３を形成する。第１の絶縁層１５０３としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜等の絶縁層を形成する。
【０１７５】
第１の絶縁層１５０３の一例としては、プラズマＣＶＤ法によりシラン（ＳｉＨ４）、アンモニア（ＮＨ３）、及び一酸化二窒素（Ｎ２Ｏ）を反応ガスとして成膜される膜厚５０ｎｍ以上１００ｎｍ以下の窒化酸化シリコン膜と、シラン（ＳｉＨ４）、及び一酸化二窒素（Ｎ２Ｏ）を反応ガスとして成膜される膜厚１００ｎｍ以上１５０ｎｍ以下の酸化窒化シリコン膜との積層構造が挙げられる。
【０１７６】
また、第１の絶縁層１５０３を積層構造とする場合、少なくとも１層は膜厚１０ｎｍ以下の窒化シリコン膜、または酸化窒化シリコン膜を形成することが好ましい。また、窒化酸化シリコン膜、酸化窒化シリコン膜、及び窒化シリコン膜を順次積層した３層構造を形成してもよい。
【０１７７】
第１の絶縁層１５０３は下地絶縁層として機能するが、特に必要なければ設けなくともよい。本実施例では、第１の絶縁層１５０３として、５０ｎｍの窒化酸化シリコン膜、及び１００ｎｍの酸化窒化シリコン膜を積層したものを用いる（図１０（Ｂ）参照）。
【０１７８】
次に、第１の絶縁層１５０３上に半導体層１５７０を形成する。半導体層１５７０は、非晶質構造を有する半導体層をＬＰＣＶＤ法やプラズマＣＶＤ法などのＣＶＤ法、またはスパッタ法により成膜した後、結晶化を行って得られた結晶質半導体層を選択的にエッチングして所望の形状に加工する。結晶化方法としては、レーザ結晶化法、ＲＴＡまたはファーネスアニール炉を用いた熱結晶化法などを用いることができる。また、熱結晶化法では、ニッケルなどの結晶化を助長する金属元素を利用しても良い。
【０１７９】
なお、半導体層は、膜厚２５ｎｍ以上８０ｎｍ以下（好ましくは３０ｎｍ以上７０ｎｍ以下）で形成する。半導体層の材料は特に限定されないが、好ましくはシリコンまたはシリコンゲルマニウムなどを用いる。
【０１８０】
また、非晶質構造を有する半導体層の結晶化には連続発振のレーザを利用することもできる。非晶質構造を有する半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、該固体レーザの第２高調波、第３高調波または第４高調波を適用するのが好ましい。
【０１８１】
代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザビームを非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザビームに成形して、被処理体に照射する。
【０１８２】
本実施例では、６６ｎｍの非晶質シリコンを第１の絶縁層の上に成膜し、レーザ照射を行なって結晶化を行なう（図１０（Ｃ）参照）。例えば、エネルギー密度を０．０１ＭＷ／ｃｍ２以上１００ＭＷ／ｃｍ２以下程度（好ましくは０．１ＭＷ／ｃｍ２以上１０ＭＷ／ｃｍ２以下）とし、１０ｃｍ／ｓｅｃ以上２０００ｃｍ／ｓｅｃ以下程度の速度で、レーザビームに対して相対的に半導体層を移動させて照射すればよい。
【０１８３】
なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素（ホウ素またはリン）を半導体層に対して添加する。本実施例では、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いてホウ素を添加する（図１０（Ｄ）参照）。
【０１８４】
次に、半導体層１５７０を選択的にエッチングして所望の形とした半導体層１５７１、１５７２、１５７３、１５７４、１５７５、１５７６を得る（図１０（Ｅ）参照）。
【０１８５】
更に、ｎチャネル型トランジスタとなる領域の半導体層にチャネル領域を形成するため、追加で低濃度の不純物元素を添加してもよい。本実施例では、ｐチャネル型トランジスタとなる領域の半導体層をレジストマスク１５７７で覆いホウ素を添加する（図１１（Ａ）参照）。
【０１８６】
次に、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。
【０１８７】
そして、半導体層を覆う第２の絶縁層１５７８を形成する。第２の絶縁層１５７８はＣＶＤ法またはスパッタ法を用い、膜厚を１ｎｍ以上２００ｎｍ以下とする。好ましくは膜厚を１０ｎｍ以上５０ｎｍ以下のシリコンを含む絶縁層の単層または積層構造を形成し、マイクロ波により励起されたプラズマを用いて表面窒化処理を行う。第２の絶縁層１５７８は、後に形成される薄膜トランジスタのゲート絶縁層として機能する。本実施例では、第２の絶縁層１５７８として酸化窒化シリコンを１０ｎｍ積層したものを用いる（図１１（Ｂ）参照）。
【０１８８】
なお、後に容量となる領域の半導体層１５７４、１５７５を導電体として機能させるため、高濃度の不純物元素（ホウ素またはリン）を半導体層に対して添加する。このとき、メモリセルでアシスト容量として用いる領域にはｐ型を与える不純物元素を添加することが好ましい。なお、容量となる領域以外は、レジストマスク１５７９、１５８０、１５８１で覆っておけばよい（図１１（Ｃ）参照）。
【０１８９】
次に、第２の絶縁層上にゲート電極１５０４、１５０５、１５０６、１５０７、容量電極１５０８及びメモリ素子の下部電極となる第１の電極１５０９を形成する。該ゲート電極、容量電極１５０８及び第１の電極１５０９は、スパッタ法により得られた膜厚１００ｎｍ以上５００ｎｍ以下の導電層を選択的にエッチングして形成する。
【０１９０】
該ゲート電極、容量電極１５０８及び第１の電極１５０９の材料としては、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、またはこれらの合金或いは化合物を用いることができる。好ましくはシリコンと反応してシリサイド形成する材料を用いる。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、具体的にはタングステンまたはモリブデンを含んだ構成で形成すると良い。
【０１９１】
該ゲート電極、容量電極１５０８及び第１の電極１５０９は、異なる材料の積層構造としても良い。その場合、上層を上述した材料で形成し、ゲート絶縁層側である下層は、リン等の不純物元素を添加した多結晶シリコン膜で形成しても良い。また、第１の電極１５０９は、非晶質シリコンと接するアンチヒューズの電極に用いるため、シリコンと反応する材料を用いることが好ましい。本実施例では、窒化タンタル膜３０ｎｍ、タングステン膜３７０ｎｍを積層したものを用いる（図１１（Ｄ）参照）。
【０１９２】
次に、ｐチャネル型トランジスタとなる領域及び容量となる領域を覆う様にレジストマスク１５８２、１５８３、１５８４を形成する。そして、ｎチャネル型トランジスタとなる領域の半導体層にゲート電極１５０５、１５０６、１５０７をマスクとして不純物元素を導入し、低濃度不純物領域を形成する。
【０１９３】
不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リンやヒ素等を用いることができる。本実施例では、ｎチャネル型トランジスタとなる領域の半導体層にリンを１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下の濃度で含まれる様に導入することにより、ｎ型を示す不純物領域を形成する（図１１（Ｅ）参照）。
【０１９４】
次に、レジストマスクを除去して、ｎチャネル型トランジスタとなる半導体層及び容量となる領域を覆う様にレジストマスク１５８５、１５８６、１５８７を形成する。そして、ｐチャネル型トランジスタとなる領域の半導体層にゲート電極１５０４をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。
【０１９５】
ｐ型を示す不純物元素としては、ホウ素やアルミニウムやガリウム等を用いることができる。ここでは、ｐチャネル型トランジスタとなる領域の半導体層にホウ素を１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下の濃度で含まれる様に導入することによって、ｐ型を示す不純物領域を形成する。
【０１９６】
その結果、ｐチャネル型トランジスタとなる領域の半導体層に自己整合的にチャネル形成領域１５１６、及び一対のｐ型不純物領域１５１４が形成される。ｐ型不純物領域１５１４は、ソース領域またはドレイン領域として機能する。同様に、容量となる領域の半導体層にも自己整合的に不純物濃度の異なるｐ型不純物領域１５１５、１５１７が形成される（図１２（Ａ）参照）。
【０１９７】
次に、ゲート電極１５０４、１５０５、１５０６、１５０７、容量電極１５０８及び第１の電極１５０９の側面にサイドウォール絶縁層１５１０、１５１１を形成する。該サイドウォール絶縁層の作製方法は次の通りである。
【０１９８】
まず、第２の絶縁層、該ゲート電極、容量電極１５０８及び第１の電極１５０９を覆う様に第３の絶縁層１５８８を形成する。第３の絶縁層１５８８には、シリコン、シリコンの酸化物、シリコンの窒化物、または有機樹脂を含む層を用いることができ、プラズマＣＶＤ法やスパッタ法等により形成することができる。また、第３の絶縁層１５８８は、単層に限らず、異なる材料の積層構造でも良い。本実施例では、１００ｎｍの酸化窒化シリコン膜と２００ｎｍのＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜との積層構造を用いる（図１２（Ｂ）参照）。
【０１９９】
次に、第３の絶縁層１５８８を選択的にエッチングすることによって、該ゲート電極、容量電極１５０８、及び第１の電極１５０９の側面に接する絶縁層（サイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１）を形成する。
【０２００】
なお、サイドウォール絶縁層１５１０の形成と同時に、第２の絶縁層１５７８の一部をエッチングして除去する。第２の絶縁層１５７８の一部が除去されることによって、該ゲート電極及びサイドウォール絶縁層１５１０の下方にゲート絶縁層１５１２が形成される。また、第２の絶縁層の一部が除去されることによって、容量電極１５０８の下方、第１の電極１５０９の下方及びサイドウォール絶縁層１５１１の下方に絶縁層１５１３が残存する（図１２（Ｃ）参照）。
【０２０１】
次に、ｐチャネル型トランジスタとなる半導体層及び容量となる領域を覆う様にレジストマスク１５８９、１５９０、１５９１を形成し、ｎチャネル型トランジスタとなる領域の半導体層にゲート電極１５０５、１５０６、１５０７、及びサイドウォール絶縁層１５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後、レジストマスクは除去する。
【０２０２】
本実施例では、ｎチャネル型トランジスタとなる領域の半導体層にリンを１×１０１９ａｔｏｍｓ／ｃｍ３以上１×１０２０ａｔｏｍｓ／ｃｍ３以下の濃度で含まれる様に導入することによって、ｎ型を示す高濃度不純物領域及び低濃度不純物領域を形成する。その結果、ｎチャネル型トランジスタとなる領域の半導体層に、自己整合的に、チャネル形成領域１５２０と、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する一対の低濃度不純物領域１５１９と、ソース領域またはドレイン領域として機能する一対の高濃度不純物領域１５１８とが形成される。なお、ＬＤＤ領域として機能する低濃度不純物領域１５１９は、サイドウォール絶縁層１５１０の下方に形成される（図１２（Ｄ）参照）。
【０２０３】
なお、ここでは、ｎチャネル型トランジスタに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネル型トランジスタに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、これに限られず、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。特に、ゲート絶縁層が薄い場合（例えば、１０ｎｍ以下）には、ｐチャネル型トランジスタの耐圧を向上させるためにＬＤＤ構造とすることが好ましい。
【０２０４】
次に、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４の絶縁層１５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理及び水素化処理は、炉を用いた熱処理（３００℃以上５５０℃以下で１時間以上１２時間以下の熱処理）または、ランプ光源を用いたＲＴＡ法を用いる。
【０２０５】
水素を含む絶縁層１５２２には、例えばプラズマＣＶＤ法により得られる酸化窒化シリコン層を用いることができる。ここでは、絶縁層１５２２の膜厚は、５０ｎｍ以上２００ｎｍ以下とする。また、結晶化を助長する金属元素（例えば、ニッケルなど）を用いて半導体層を結晶化させている場合は、活性化と同時にチャネル形成領域からニッケルのゲッタリングを行うことができる。なお、絶縁層１５２２は、層間絶縁層の１層目である。本実施例では、絶縁層１５２２として５０ｎｍの酸化窒化シリコンを成膜し、５５０℃４時間の熱処理で不純物元素の活性化処理及び水素化処理を行う（図１２（Ｅ）参照）。
【０２０６】
次に、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁層の２層目となる絶縁層１５２３を形成する。絶縁層１５２３としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの単層または積層を用いることができる。ここでは、絶縁層１５２３の膜厚は３００ｎｍ以上８００ｎｍ以下とする。本実施例では、絶縁層として窒化酸化シリコン膜を１００ｎｍ、酸化窒化シリコン膜を６００ｎｍ積層し、さらに４１０℃１時間の熱処理を行う（図１３（Ａ）参照）。
【０２０７】
次に、絶縁層１５２３上にレジストマスクを形成し、選択的に絶縁層１５２２及び絶縁層１５２３をエッチングして第１の電極１５０９に達する第１の開口部１５２１を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口部１５２１の直径は、約１μｍ以上約６μｍ以下とすればよく、本実施例では、第１の開口部１５２１の直径を２μｍとする（図１３（Ｂ）参照）。
【０２０８】
次に、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、メモリ素子として用いる非晶質シリコン膜と酸化窒化シリコン膜の積層を形成する。本実施例では、プラズマＣＶＤ法を用いて、膜厚１５ｎｍの非晶質シリコン膜と、膜厚６ｎｍの酸化窒化シリコン膜を順に積層する。
【０２０９】
次に、レジストマスクを形成し、選択的に非晶質シリコン膜と酸化窒化シリコン膜をエッチングして、第１の開口部１５２１と重なる非晶質シリコン膜及び酸化窒化シリコン膜の積層１５２４を形成する。非晶質シリコン膜及び酸化窒化シリコン膜の積層１５２４は、メモリ素子の抵抗材料層となる。ここで、抵抗材料層とは、実施の形態１で説明した中間層２１に相当する。そして、エッチング後にレジストマスクを除去する（図１３（Ｃ）参照）。
【０２１０】
次に、レジストマスクを形成し、選択的に絶縁層１５２２及び絶縁層１５２３をエッチングして、半導体層に達するコンタクトホール１５９２ａ、１５９２ｂ、１５９２ｃ、１５９２ｄ、１５９２ｅ、１５９２ｆ、１５９２ｇ、１５９２ｈ、１５９２ｉ、１５９２ｊ、ゲート電極に達するコンタクトホール１５９３ａ、１５９３ｂ、１５９３ｃ、１５９３ｄ、１５９３ｅ、第１の電極１５０９に達する第２の開口部１５９４をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する（図１３（Ｄ）参照）。
【０２１１】
次に、フッ酸を含むエッチャントを用いて、上記コンタクトホールの底に露出した半導体層及び第１の電極１５０９の表面の酸化膜を除去する。
【０２１２】
次に、メモリ素子の上部電極、並びに薄膜トランジスタのソース電極及びドレイン電極などを形成するため、スパッタ法を用いて導電層を形成する。該導電層には、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、合金、または化合物を用いることができる。また、該導電層は、単層に限らず、異なる膜の積層構造でも良い。
【０２１３】
ここで、該導電層は、薄膜トランジスタを構成する半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、上下をチタン膜とする３層構造で、中間の層を純アルミニウム膜、微量なシリコンを含むアルミニウム膜、またはニッケルと炭素を含むアルミニウム合金膜などとすることができる。本実施例では、膜厚１００ｎｍのチタン膜、膜厚３５０ｎｍの純アルミニウム膜、及び膜厚１００ｎｍのチタン膜の３層からなる積層を用いる。
【０２１４】
また、本実施例では、メモリ素子の下部電極の材料としてタングステン層を用い、上部電極としてチタン層を用いた例を示したが、抵抗材料層を高抵抗から低抵抗へと変化させることが可能であれば材料は特に限定されず、アンチヒューズの下部電極及び上部電極には同じ材料を用いてもよい。その場合は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、合金、または化合物を用いることができる。また、それらは単層に限らず、異なる膜の積層構造でも良い。
【０２１５】
次に、レジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極として機能する導電層１５２５、１５２６、１５２７、１５２８、１５３１、１５３２、選択トランジスタのビット線となる配線１５２９、ワード線となる配線１５３０、ゲート引出配線となる配線１５３５、１５３６、１５３７、半導体記憶回路部の第２の電極１５４０及び第３の電極１５４１、アンテナ部の容量の電極となる配線１５３３、１５３４、アンテナ部の第４の電極１５４２を形成する（図１４（Ａ）参照）。
【０２１６】
第２の電極１５４０は、第１の開口部１５２１と重なって、メモリ素子の上部電極となり、さらに、アシスト容量の電極の一端となる半導体層１５７４と電気的に接続する。また、第３の電極１５４１は、第２の開口部１５９４と重なり、第１の電極１５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極１５４２は、アンテナ部の薄膜トランジスタと電気的に接続している。
【０２１７】
そして、導電層のエッチング後にレジストマスクを除去する。検査回路が有するビット線に電気的に接続されるパッドは、ビット線となる配線１５２９を延在した位置に該配線１５２９と同時に形成される。検査回路が有するワード線に電気的に接続されるパッドは、ワード線となる配線１５３０を延在した位置に該配線１５３０と同時に形成される。
【０２１８】
本実施例では、同一基板上に論理回路部１５５０の薄膜トランジスタ、半導体記憶回路部１５５２の選択トランジスタとなる薄膜トランジスタ１５５８、アシスト容量１５５９、メモリ素子１５６０、及びアンテナ部１５５４の薄膜トランジスタとを形成することができる。
【０２１９】
ここでは、論理回路部１５５０に設けられたｐチャネル型トランジスタとｎチャネル型トランジスタ、半導体記憶回路部１５５２に設けられた薄膜トランジスタ１５５８、アシスト容量１５５９、メモリ素子１５６０、及びアンテナ部１５５４に設けられた容量とｎチャネル型トランジスタの断面図を示している。なお、半導体記憶回路部１５５２に設ける薄膜トランジスタは、ｐチャネル型トランジスタとしてもよい。また、アンテナ部１５５４にはｐチャネル型トランジスタが設けられていてもよく、ここでは便宜的に１つのｎチャネル型トランジスタを示しているものとする。
【０２２０】
次に、論理回路部１５５０、半導体記憶回路部１５５２、アンテナ部１５５４を覆う絶縁層１５４３を形成する。絶縁層１５４３は、酸化シリコンを含む絶縁層または有機樹脂からなる絶縁層を用いることができるが、半導体装置の信頼性を向上させる上では酸化シリコンを含む絶縁層を用いることが好ましい。
【０２２１】
また、後に形成するアンテナをスクリーン印刷法で形成する場合には、その形成面が平坦であることが好ましいため、絶縁層１５４３は塗布法を用いて有機樹脂で形成しても良い。または、上記酸化シリコン等の絶縁層と有機樹脂からなる絶縁層を積層しても良い。
【０２２２】
また、後に形成するアンテナは、論理回路部１５５０及び半導体記憶回路部１５５２と重なって形成されてもよい。この場合、絶縁層１５４３は、アンテナと該回路部との絶縁を図る層間絶縁層としても機能する。輪状（例えば、ループアンテナ）または螺旋状のアンテナとする場合には、アンテナの両端のうち一方を下層に形成された配線と接続するため、絶縁層１５４３を設けることが好ましい。ただし、マイクロ波方式に適用される線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナを用いる場合には、論理回路部１５５０及び半導体記憶回路部１５５２と重ならない様にアンテナを配置することができるため、絶縁層１５４３は特に設けなくともよい。
【０２２３】
次に、レジストマスクを形成し、選択的に絶縁層１５４３をエッチングして、第３の電極１５４１に達する第３の開口部１５９５、及び第４の電極１５４２に達する第４の開口部１５９６を形成する。その後、レジストマスクを除去する（図１４（Ｂ）参照）。
【０２２４】
次に、絶縁層１５４３上に金属層を形成する。金属層としては、チタン、ニッケル、金などを用いることができ、単層構造または異なる材料の積層構造で形成する。次に、レジストマスクを形成し、選択的に金属層をエッチングして、第１の電極１５０９の引出配線１５４４、及びアンテナの下地膜１５４５を形成する。
【０２２５】
なお、引出配線１５４４及び下地膜１５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタ法で形成することもできる。アンテナの下地膜１５４５を設けることで、アンテナと第４の電極１５４２との接触抵抗の低減や、アンテナと絶縁層１５４３との密着性を向上させることができる。なお、回路設計のレイアウトによっては、特に引出配線１５４４を形成しなくともよい。引出配線１５４４は陰極として接地電源に接続される。
【０２２６】
次に、アンテナの下地膜１５４５上にアンテナ１５４６を形成する。アンテナ１５４６は、スパッタ法を用いてアルミニウムまたは銀などの金属層を形成した後、選択的にエッチングして所望の形状に加工する方法や、導電ペーストを用いたスクリーン印刷法で形成することができる。
【０２２７】
スクリーン印刷法は、所望の形状が開口されたスクリーン印刷版上にペースト等を載せ、スキージと呼ばれるゴム、プラスチック、または金属のブレードを用いて、スクリーン印刷版の下部に置かれたワークに所望の形のペースト等を形成する方法である。スクリーン印刷法は、大面積に対応し易く、低コストで処理を行えるメリットを有している（図１４（Ｃ）参照）。
【０２２８】
次に、ここまでに形成された半導体装置となる領域の剥離を行って金属層１５０２及び支持基板１５０１を除去する。剥離工程は、第１の絶縁層１５０３と金属酸化物層の界面、金属酸化物層内、または金属酸化物層と金属層１５０２との界面を境に、比較的小さな力で第１の絶縁層１５０３より上層側を支持基板１５０１から引き剥がすことによって行うことができる。また、金属層１５０２及び支持基板１５０１を除去する際にアンテナを設けた側に別の支持基板を接着してもよい。
【０２２９】
次に、複数の半導体装置が形成された１枚のシートをカッター、またはダイシング等により分割して個々の半導体装置に切り分ける。なお、剥離の際に半導体装置を一つずつピックアップする剥離方法を用いる場合には、この分断工程は不要となる。
【０２３０】
次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に半導体装置を挟む様に固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気性接着剤などの各種接着剤を用いることができる。また、紙の形成工程で紙の内部に半導体装置が含まれる様にすることで、１枚の紙の内部に半導体装置を設けることもできる。
【０２３１】
以上の工程を経た半導体装置のメモリは、本発明の一態様に係る検査回路を具備する半導体装置とすることにより、検査段階で不良を排除することができる。また、論理回路部１５５０、半導体記憶回路部１５５２、及びアンテナ部１５５４を同一基板上で作りこむことで外力に対する耐性が強くなり、データの書き込みまたは読み出しの際の誤動作を少なくすることができる。
【０２３２】
本実施例の半導体装置は、無線チップとして機能し、小型、薄型、軽量であると共に、可撓性を持たせることもできる。従って、半導体装置を物品に取り付けても、外観、美観、品質を損なわない様にすることができる。
【０２３３】
本実施例の半導体装置は、プリント基板に実装する、物品の表面に貼り付ける、物品に埋め込むことにより、物品に固定される。また、半導体装置を紙にすき込み、この紙を用いて、紙幣、有価証券類、無記名債券類、証書を作製することで、これらの紙片に認証機能を付与することができるため、偽造を防止することができる。
【０２３４】
図２０を用いて、半導体装置の使用方法を説明する。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２０（Ａ）参照）、包装用容器類（包装紙やボトル等、図２０（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２０（Ｂ）参照）、乗り物類（自転車等、図２０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図２０（Ｅ）、図２０（Ｆ）参照）等の物品に設けて使用することができる。
【０２３５】
なお、本実施例は、他の実施例、実施の形態と適宜組み合わせることができる。
【実施例２】
【０２３６】
本実施例では、本発明の一態様に係るＯＴＰメモリの書き込み動作、読み出し動作に関して、図面を参照して説明する。
【０２３７】
図１５は、メモリセル及びその駆動に必要な回路をモジュール化したブロック図である。ＯＴＰメモリ３０００は、メモリセルアレイ３００１、コラムデコーダ３００２、ローデコーダ３００３、アドレスセレクタ３００４、セレクタ３００５、読み出し／書き込み回路３００６、昇圧回路３００７、及び検査回路３０１０等を有する。ここで、メモリセルアレイ３００１は、マトリクス状に配置された複数のメモリセルで構成される。
【０２３８】
続いて、ＯＴＰメモリ３０００の動作について説明する。ＯＴＰメモリ３０００には、動作信号としてリードイネーブル（ＲＥ）、ライトイネーブル（ＷＥ）、アドレス（ａｄｄｒｅｓｓ）、昇圧クロック（ｃｐ＿ｃｌｋ）が入力され、電源として昇圧入力電圧Ｖｉｎが供給される。なお、特に図示していないが、動作電源としてＶＤＤ、ＧＮＤなど、回路を駆動させるために必要な電源も供給される。
【０２３９】
ＲＥ、及びＷＥはセレクタ３００５に入り、メモリの動作を決定する。一例の動作を説明すると、ＲＥがアクティブで、ＷＥが非アクティブの場合は、読み出し動作が行われる。また、ＷＥがアクティブで、ＲＥが非アクティブの場合は、書き込み動作が行われる。ＷＥ、及びＲＥがともに非アクティブの場合は、待機状態となる。
【０２４０】
書き込み動作を行う場合は、昇圧イネーブル信号（ＣＰＥ）を発信し、それを昇圧回路動作の条件としてもよい。これにより、書き込みを行なわないときの昇圧回路の不必要な動作を止めることができ、消費電力の抑制をより効果的に行うことができる。また、書き込み動作または読み出し動作を行う場合に、コントロール信号（ｃｏｎｔｒｏｌ）を発信し、それをアドレスセレクタ３００４に入力することとすれば、待機状態のときにデコーダが駆動することによる誤動作を防ぐことができる。
【０２４１】
ａｄｄｒｅｓｓは、アドレスセレクタ３００４を介して分岐され、コラムデコーダ３００２及びローデコーダ３００３に入る。コラムデコーダ３００２及びローデコーダ３００３は、それぞれ複数のデコーダからなり、ａｄｄｒｅｓｓの値の組み合わせによって、それぞれ１つだけ駆動する。そして、駆動したデコーダの組み合わせによって、メモリセルアレイ３００１の中から書き込みもしくは読み出しを行なうメモリセルが定められる。前述した様に、書き込みも読み出しも行なわない状態のときは、セレクタ３００５が発信するｃｏｎｔｒｏｌにより、デコーダに入る信号を非アクティブにしてデコーダが選択されない様にする。
【０２４２】
コラムデコーダ３００２に接続された読み出し／書き込み回路３００６は、セレクタ３００５が発信する選択信号（ｓｅｌｅｃｔ）により、内部の読み出し回路または書き込み回路のどちらかを駆動する。書き込み状態のときには、書き込み回路が、読み出し状態のときには、読み出し回路が、それぞれ駆動する様にすればよい。読み出し回路は、アクセスしたメモリセルの状態からデータ「０」もしくはデータ「１」を読み取り、それをデータ出力（ＯＵＴＰＵＴ）として出力する。
【０２４３】
昇圧回路３００７は、セレクタ３００５が発信するＣＰＥがアクティブであるときに外部からの入力信号であるｃｐ＿ｃｌｋによって動作し、外部から印加される電源Ｖｉｎを増幅してＶｏｕｔとして出力する。Ｖｏｕｔはセレクタ３００５に入り、セレクタ３００５は、回路が書き込み動作を行っているときに、それぞれコラムデコーダ３００２の電源（Ｖｃｏｌｄｅｃ）、ローデコーダ３００３の電源（Ｖｒｏｗｄｅｃ）として印加する。
【０２４４】
なお、本実施例は、他の実施例、実施の形態と適宜組み合わせることができる。
【実施例３】
【０２４５】
本実施例では、本発明の一態様に係るＯＴＰメモリを搭載した半導体装置に関して、図面を参照して説明する。
【０２４６】
本実施例における半導体装置は、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部機器と情報のやりとりを行うものである。この特徴を利用すると、予め個体情報等を記憶させた半導体装置から、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途に用いることができる。これらの用途に用いる半導体装置は、より高い信頼性が要求される。
【０２４７】
図１６は、本実施例における半導体装置の構成を示すブロック図である。
【０２４８】
半導体装置３００は、ＲＦ回路３０１、クロック生成回路３０２、ロジック回路３０３、及びアンテナ部３１８におけるアンテナ３１７等により構成され、無線通信装置などの外部の回路とアンテナ３１７を介して無線信号の送受信を行っている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別され、本実施例ではいずれの方式でも適用することができる。
【０２４９】
次に各回路の構成について説明する。ＲＦ回路３０１は、電源回路３０４、復調回路３０５、及び変調回路３０６を有する。また、クロック生成回路３０２は、分周回路３０７、カウンタ回路３０９、及び基準クロック生成回路３１９を有する。また、ロジック回路３０３は、演算処理を行う機能を有し、コントローラ３１３、ＣＰＵ３１０（中央演算装置ともいう）、記憶回路３１１、及び記憶回路３１２を有する。
【０２５０】
また、コントローラ３１３は、ＣＰＵインターフェース３１４、ＲＦインターフェース３１５、及びメモリコントローラ３１６を有する。
【０２５１】
また、ＲＦ回路３０１において、電源回路３０４は、整流回路と保持容量を有し、受信した信号から電源電圧を生成して、その他の回路に供給する機能を有する。また、復調回路３０５は、整流回路とＬＰＦ（ローパスフィルタ）を有し、通信信号からコマンドやデータを抽出する機能を有する。変調回路３０６は、送信データを変調する機能を有し、変調されたデータは、アンテナ３１７から送信信号として送信される。
【０２５２】
次に、本実施例における半導体装置の動作について説明する。まず、外部の通信装置から送信された信号が、半導体装置で受信される。半導体装置に入力された受信信号は、復調回路３０５で復調された後、コントローラ３１３におけるＲＦインターフェース３１５に出力される。ＲＦインターフェース３１５に入力された受信信号は、ＣＰＵインターフェース３１４を介してＣＰＵ３１０で演算処理される。また、ＲＦインターフェース３１５に入力された受信信号により、メモリコントローラ３１６を介して記憶回路３１１、記憶回路３１２に対するアクセスが行われる。
【０２５３】
そして、ＣＰＵ３１０による演算処理、記憶回路３１１及び記憶回路３１２におけるデータの入出力後に送信データが生成され、送信データは、信号として変調回路３０６で変調され、アンテナ３１７から外部の通信装置に送信される。
【０２５４】
本発明の一態様に係るＯＴＰメモリは、本実施例で説明した半導体装置の記憶回路３１１、記憶回路３１２、またはその他の記憶回路として搭載することができる。本実施例で説明した半導体装置は、本発明の一態様に係るＯＴＰメモリを搭載することにより、より高い信頼性を確保することができる。
【０２５５】
なお、本実施例は、他の実施例、実施の形態と適宜組み合わせることができる。
【符号の説明】
【０２５６】
１１    導電層
１２    導電層
１３    半導体層
１４    絶縁層
２１    中間層
５０    半導体装置
５１    メモリ部
５２    ワード線駆動回路
５３    ビット線駆動回路
５４    ワード線
５５    ビット線
５６    駆動回路部
６１    メモリセル
６２    メモリセル
６３    メモリセル
７１    アンチヒューズ
７２    トランジスタ
７３    ダイオード
７５    ｎチャネル型トランジスタ
７６    ｐチャネル型トランジスタ
１００    基板
１０１    絶縁層
１０２    絶縁層
１０３    絶縁層
１０５    電極
１０６    電極
１０７    中間層
１０８    半導体層
１０９    絶縁層
１１１    電極
１１２    半導体層
１１３    半導体層
１１４    ゲート電極
１１５    ゲート電極
１１６    電極
１１７    電極
１１８    電極
１２０    チャネル形成領域
１２１    ｎ型高濃度不純物領域
１２３    チャネル形成領域
１２４    ｐ型高濃度不純物領域
３００    半導体装置
３０１    ＲＦ回路
３０２    クロック生成回路
３０３    ロジック回路
３０４    電源回路
３０５    復調回路
３０６    変調回路
３０７    分周回路
３０９    カウンタ回路
３１０    ＣＰＵ
３１１    記憶回路
３１２    記憶回路
３１３    コントローラ
３１４    ＣＰＵインターフェース
３１５    ＲＦインターフェース
３１６    メモリコントローラ
３１７    アンテナ
３１８    アンテナ部
３１９    基準クロック生成回路
７００    素子層
７０２    絶縁体
７１０    基板
７１１    剥離層
７１２    絶縁体
７５０    繊維体
７５１    有機樹脂
７６０    繊維体
７６１    有機樹脂
１５０１    支持基板
１５０２    金属層
１５０３    絶縁層
１５０４    ゲート電極
１５０５    ゲート電極
１５０８    容量電極
１５０９    電極
１５１０    サイドウォール絶縁層
１５１１    サイドウォール絶縁層
１５１２    ゲート絶縁層
１５１３    絶縁層
１５１４    ｐ型不純物領域
１５１５    ｐ型不純物領域
１５１６    チャネル形成領域
１５１８    高濃度不純物領域
１５１９    低濃度不純物領域
１５２０    チャネル形成領域
１５２１    開口部
１５２２    絶縁層
１５２３    絶縁層
１５２４    積層
１５２５    導電層
１５２９    配線
１５３０    配線
１５３３    配線
１５３５    配線
１５４０    電極
１５４１    電極
１５４２    電極
１５４３    絶縁層
１５４４    引出配線
１５４５    下地膜
１５４６    アンテナ
１５５０    論理回路部
１５５２    半導体記憶回路部
１５５４    アンテナ部
１５５８    薄膜トランジスタ
１５５９    アシスト容量
１５６０    メモリ素子
１５７０    半導体層
１５７１    半導体層
１５７４    半導体層
１５７７    レジストマスク
１５７８    絶縁層
１５７９    レジストマスク
１５８２    レジストマスク
１５８５    レジストマスク
１５８８    絶縁層
１５８９    レジストマスク
１５９４    開口部
１５９５    開口部
１５９６    開口部
３０００    ＯＴＰメモリ
３００１    メモリセルアレイ
３００２    コラムデコーダ
３００３    ローデコーダ
３００４    アドレスセレクタ
３００５    セレクタ
３００６    回路
３００７    昇圧回路
３０１０    検査回路
【図１】
2011238911.tif 000004
【図２】
2011238911.tif 000005
【図３】
2011238911.tif 000006
【図４】
2011238911.tif 000007
【図５】
2011238911.tif 000008
【図６】
2011238911.tif 000009
【図７】
2011238911.tif 000010
【図８】
2011238911.tif 000011
【図９】
2011238911.tif 000012
【図１０】
2011238911.tif 000013
【図１１】
2011238911.tif 000014
【図１２】
2011238911.tif 000015
【図１３】
2011238911.tif 000016
【図１４】
2011238911.tif 000017
【図１５】
2011238911.tif 000018
【図１６】
2011238911.tif 000019
【図１７】
2011238911.tif 000020
【図１８】
2011238911.tif 000021
【図１９】
2011238911.tif 000022
【図２０】
2011238911.tif 000023