(57)【要約】【課題】一方では著しく低減された寄生キャパシタンスとインダクタンスを有し、他方では例えばプリント基板への容易で省スペース的な取り付けが可能である、より高い集積密度を備えた電気的多層構成素子を提供すること。【解決手段】上下に積層された誘電層から形成された基体を有し、前記基体内で間隔を置いて誘電層間に配置された複数の導電的電極面を有し、該電極面に複数の電極が形成されており、構成素子の電気的なコンタクトのための少なくとも２つの隆起状はんだを有しており、該隆起状はんだは、基体の表面に配設されており、前記隆起状はんだは、基体内に配設されている貫通コンタクトを介して少なくとも１つの電極と導電的に接続されており、それにより第１の電極積層部と第２の電極積層部が形成され、これらの電極積層部がそれぞれ唯１つの隆起状はんだとコンタクトするようにする。【選択図】図２Ｂ
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【特許請求の範囲】
【請求項１】
その機能がコンデンサ、温度依存性の抵抗及びバリスタから選択されている電気的多層構成素子（１）において、
上下に積層された誘電層から形成された基体（５）を有し、
前記基体内で間隔を置いて誘電層間に配置された複数の導電的電極面を有し、該電極面に複数の電極（１０Ａ，１５Ａ）が形成されており、
構成素子の電気的なコンタクトのための少なくとも２つの隆起状はんだ（１０，１５）を有しており、該隆起状はんだは、基体（５）の表面に配設されており、
前記隆起状はんだ（１０，１５）は、基体内に配設されている貫通コンタクト（６）を介して少なくとも１つの電極（１０Ａ，１５Ａ）と導電的に接続されており、それにより第１の電極積層部（１０Ｂ）と第２の電極積層部（１５Ｂ）が形成され、これらの電極積層部がそれぞれ唯１つの隆起状はんだ（１０，１５）とコンタクトするように構成されていることを特徴とする電気的多層構成素子。
【請求項２】
異なる電極面に配置された複数の電極（１０Ａ）が電極積層部（１０Ｂ）に存在しており、当該電極は基体内に配設された貫通コンタクト（６）を用いて相互に導電的に接続されている、請求項１記載の電気的多層構成素子。
【請求項３】
少なくとも２つの電極積層部（１０Ｂ，１５Ｂ）が基体（５）内で相互に対向配置され、この場合２つの電極積層部の間に、電極を有していない基体（５）領域が存在している、請求項１または２記載の電気的多層構成素子。
【請求項４】
前記電極（１０Ａ，１５Ａ）は、重畳的に配設されている、請求項１または２記載の電気的多層構成素子。
【請求項５】
隆起状はんだ（１０，１５）のいずれにもコンタクトしていない付加的な導電的電極（６０）が基体（５）内に設けられている、請求項１から４いずれか１項記載の電気的多層構成素子。
【請求項６】
付加的な電極（６０）は、第１の電極積層部（１０Ｂ）と第２の電極積層部（１０Ｂ）の電極（１０Ａ，１５Ａ）と重畳している、請求項１から５いずれか１項記載の電気的多層構成素子。
【請求項７】
少なくとも１つの付加的に存在する導電的電極（２０Ａ）を含んだ少なくとも１つの第３の電極積層部（２０Ｂ）が基体（５）内に設けられ、貫通コンタクト（６）を介して基体表面の第３の隆起状はんだ（２０）と導電的に接続されており、前記第３の電極積層部（２０Ｂ）の少なくとも１つの電極（２０Ａ）が第１の電極積層部（１０Ｂ）と第２の電極積層部（１５Ｂ）の電極（１０Ａ，１５Ａ）と重畳している、請求項１から６いずれか１項記載の電気的多層構成素子。
【請求項８】
前記第１及び第２の電極積層部の電極は重畳しないように構成されている、請求項１から７いずれか１項記載の電気的多層構成素子。
【請求項９】
前記第１の電極積層部（１０Ｂ）、第２の電極積層部（１５Ｂ）及び第３の電極積層部（２０Ｂ）は、それぞれ１つの電極（１０Ａ，１５Ａ，２０Ａ）を含んでいる、請求項７又は８記載の電気的多層構成素子。
【請求項１０】
複数の電極積層部（１０Ｂ，１５Ｂ，２０Ｂ）の異なるペアの電極間の重畳面（２１，２２）が様々な大きさで構成される、請求項７から９いずれか１項記載の電気的多層構成素子。
【請求項１１】
第３の電極積層部の電極と、第２及び第１の電極積層部の電極の間の重畳面は同じでない大きさで構成される、請求項１から１０いずれか１項記載の電気的多層構成素子。
【請求項１２】
導電的電極（２５Ａ，３０Ａ）を備えた第４の電極積層部（２５Ｂ）及び第５の電極積層部（３０Ｂ）が設けられており、前記電極は、貫通コンタクト（６）を介して基体（５）表面上の第４の隆起状はんだ（２５）と第５の隆起状はんだ（３０）に接続されており、この場合第４の電極積層部の電極（２５Ａ）は、第２の電極積層部（１５Ｂ）の電極（１５Ａ）および第５の電極積層部（３０Ｂ）の電極（３０Ａ）と重畳している、請求項７から１１いずれか１項記載の電気的多層構成素子。
【請求項１３】
隆起状はんだに接続されたさらなる電極積層部が基体内に設けられている、請求項１から１２いずれか１項記載の電気的多層構成素子。
【請求項１４】
異なる電極積層部（２０Ｂ，８０Ｂ）の電極（２０Ａ，８０Ａ）のうちの少なくともいくつかが相互に導電的に接続されている、請求項１から１３いずれか１項記載の電気的多層構成素子。
【請求項１５】
全ての隆起状はんだが基体の同じ基準面に配設されている、請求項１から１４いずれか１項記載の電気的多層構成素子。
【請求項１６】
前記誘電層は、セラミック材料を含んでいる、請求項１から１５いずれか１項記載の電気的多層構成素子。
【請求項１７】
前記セラミック材料は、ＺｎＯ−Ｂｉ若しくはＺｎＯ−Ｐｒをベースにしたバリスタセラミックを含んでいる、請求項１から１６いずれか１項記載の電気的多層構成素子。
【請求項１８】
前記セラミック材料は、前記セラミック材料は、ＮＰ０セラミックやドーピングされたＢａＴｉＯ3から選択されたコンデンサセラミックを含んでいる、請求項１６記載の電気的多層構成素子。
【請求項１９】
前記セラミック材料は、ニッケル、マンガン、スピネル、ペロフスカイト等のＮＴＣセラミックから選択される、請求項１６記載の電気的多層構成素子。
【請求項２０】
前記誘電層は、ガラス等の非セラミック材料を含んでいる、請求項１から１９いずれか１項記載の電気的多層構成素子。
【請求項２１】
少なくとも５つの電極積層部が基体内に設けられており、前記基体は、２.５ｍｍ2よりも小さい基準面を有しており、この場合５つの隆起状はんだが電極積層部のコンタクトのために同じ主表面上に設けられている、請求項１から２０いずれか１項記載の電気的多層構成素子。
【請求項２２】
少なくとも９つの電極積層部が基体内に設けられており、前記基体は５.１２ｍｍ2よりも小さい基準面を有し、この場合前記電極積層部のコンタクトのために９つの隆起状はんだが同じ主表面上に設けられている、請求項１から２０いずれか１項記載の電気的多層構成素子。
【請求項２３】
少なくとも１１の電極積層部が基体内に設けられており、前記基体は、８ｍｍ2よりも小さい基準面を有し、この場合前記電極積層部のコンタクトのために１１の隆起状はんだが同じ主表面上に設けられている、請求項１から２０いずれか１項記載の電気的多層構成素子。
【請求項２４】
貫通コンタクト（６Ａ，６Ｂ）は、チャネルの形態で基体内に設けられ、前記コンタクト内には導電性材料が配設される、請求項１から２３いずれか１項記載の電気的多層構成素子。
【請求項２５】
前記貫通コンタクトは、丸形若しくは矩形状の断面を有している、請求項１から２４いずれか１項記載の電気的多層構成素子。
【請求項２６】
１つの電極積層部の複数の電極が異なる誘電層内に設けられ相互にずらされた複数の貫通コンタクトによって導電的に接続されている、請求項２４または２５記載の電気的多層構成素子。
【請求項２７】
前記基体は、２つの相対向する主表面（３００，４００）と２つの端面（５００，６００）を有しており、さらに隆起状はんだ（１０，１５）が前記主表面上に設けられており、
この場合当該隆起状はんだ（１０，１５）の最も近くに位置する貫通コンタクト（６Ａ）の方が、当該構成素子の隣接する端面（５００，６００）に対して、前記隆起状はんだ（１０，１５）からさらに離れて位置する貫通コンタクト（６Ｂ）の場合よりも広い間隔を有している、請求項１から２６いずれか１項記載の電気的多層構成素子。
【請求項２８】
前記導電性の材料は、次の構成要素、すなわち、Ａｇ，ＡｇＰｄ，ＡｇＰｔ，ＡｇＰｄＰｔ，Ｐｄ，Ｐｔ，Ｃｕから選択されている、請求項２４記載の電気的多層構成素子。
【請求項２９】
請求項１から２８いずれか１項記載の多層構成素子を含んでいる装置において、
支持基板（１００）を有しており、該支持基板はその表面に構成素子のコンタクトのための接続端子面（９０）を有しており、
前記多層構成素子は、隆起状はんだ（１０，１５，２０）を用いて前記接続端子面（９０）を介して当該支持基板（１００）に対してまばらな間隔でフリップチップ配置構成において導電的に当該支持基板上に取り付けられていることを特徴とする装置。
【請求項３０】
多層構成素子を製造するための方法において、
Ａ）貫通孔部と介在的に配置された電極（１０Ａ，１５Ａ）を有する誘電層から積層部を形成し、さらに前記貫通孔部内に導電性材料を配設することによって、内部に配設された電極（１０Ａ，１５Ａ）と貫通コンタクト（６Ａ，６Ｂ）を備えた基体（５）を形成する方法ステップと、
Ｂ）前記貫通コンタクト上に隆起状はんだ（１０，１５）を形成する方法ステップとを有していることを特徴とする方法。
【請求項３１】
前記方法ステップＡ）において、２つの主表面（３００，４００）と少なくとも２つの端面（５００，６００）と共に基体を形成し、その場合貫通コンタクト（６Ａ，６Ｂ）が当該主表面を横切るように延在するチャネルの形態で当該基体（５）の内部に形成され、
さらに前記方法ステップＢ）において、複数の隆起状はんだが当該主表面上に形成される、請求項３０記載の方法。
【請求項３２】
前記方法ステップＡ）において、貫通コンタクト（６Ａ，６Ｂ）が異なる誘電層内に形成され、この場合当該貫通コンタクト（６Ａ，６Ｂ）は、隣接する誘電層内に相互にずらされて形成される、請求項３０または３１記載の方法。
【請求項３３】
前記方法ステップＡ）において、隆起状はんだ（１０，１５）に最も近くに位置する貫通コンタクト（６Ａ）の方が隣接する端面（５００，６００）に対して当該隆起状はんだ（１０，１５）からさらに離れて位置する貫通コンタクト（６Ｂ）よりも広い間隔を有するようにした、請求項３０から３２いずれか１項記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基体が上下に積層された誘電層で構成され、それらの間に電極面が配置されている、電気的多層構成素子に関している。
【背景技術】
【０００２】
この種の多層構成素子は、誘電層と電極層の特性に応じて、コンデンサ、バリスタ、温度依存性の抵抗（サーミスタ）として用いられている。バリスタの基体の多くは様々な金属酸化物の混合物、例えば酸化亜鉛をベースに製造されている。バリスタは非線形的な電圧依存性の抵抗変化を有しており、これは電気的な回路を過電圧から保護するために用いられている。この場合バリスタの抵抗値は、印加される電圧と共に低下する。コンデンサとして構成されている多層素子は、高電圧のもとでも低電圧の場合のようにノイズを吸収し得る。
【０００３】
刊行物独国特許出願公開第１９９３１０５６号明細書からは、抵抗の低下のために非重畳的な内部電極が機体内部に設けられている多層バリスタが公知である。この内部電極は、構成素子の両方の端面側で大面積のコンタクト層によってコンタクトしており、これは構成素子のＳＭＤ実装を可能にしている。この従来技法の構成素子の欠点は、大面積のコンタクト層に基づいて寄生キャパシタンスとインダクタンスが形成されてしまうことである。これは構成素子の電気的な特性の正確な設定調整を困難にする。さらに混種の構成素子はその大面積のコンタクト層に基づいて例えば基板への組付けの際に相応に広いスペースを必要とする。その上さらにこれらの複数の構成素子が集積される形式のモジュールも益々大きくなり、それに伴って特に低い集積密度を有してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】独国特許出願公開第１９９３１０５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、一方では著しく低減された寄生キャパシタンスとインダクタンスを有し、他方では例えばプリント基板への容易で省スペース的な取り付けが可能である、より高い集積密度を備えた電気的多層構成素子を提供することである。
【課題を解決するための手段】
【０００６】
前記課題は、請求項１の特徴部分に記載された本発明による電気的多層構成素子によって解決される。この多層構成素子の有利な構成例は従属請求項に記載されている。
【図面の簡単な説明】
【０００７】
【図１】セラミック構成素子の断面図
【図２Ａ】本発明による構成素子の実施形態を表した平面図
【図２Ｂ】本発明による構成素子の実施形態を表した断面図
【図２Ｃ】本発明による構成素子の実施形態を表した平面図
【図３Ａ】本発明による構成素子の実施形態を表した平面図
【図３Ｂ】本発明による構成素子の実施形態を表した断面図
【図４Ａ】本発明による構成素子の実施形態を表した平面図
【図４Ｂ】本発明による構成素子の実施形態を表した断面図
【図５Ａ】本発明による構成素子の実施形態を表した平面図
【図５Ｂ】本発明による構成素子の実施形態を表した断面図
【図６Ａ】本発明による構成素子の実施形態を表した平面図
【図６Ｂ】本発明による構成素子の実施形態を表した断面図
【図７Ａ】本発明による構成素子の実施形態を表した平面図
【図７Ｂ】本発明による構成素子の実施形態を表した断面図
【図８】本発明による構成素子の実施形態を表した平面図
【図９】本発明による構成素子の実施形態を表した断面図
【図１０】支持基板上に取り付けられた本発明による構成素子を表した図
【発明を実施するための形態】
【０００８】
本発明は、その機能が、コンデンサ、温度依存性の抵抗及びバリスタから選択されている電気的多層構成素子に関している。この多層構成素子は、上下に積層された誘電層から形成された基体を有し、この基体内では誘電層間で間隔をおいて配置された複数の導電的電極面が配設されており、それらの間に電極が形成されている。さらに基体表面上での構成素子の電気的なコンタクトのための少なくとも２つの球状若しくは隆起状はんだが設けられており、この場合１つの隆起状はんだが、それぞれ基体内に配設されている貫通コンタクトを介して少なくとも１つの電極と導電接続されており、そのため第１の電極積層部と第２の電極積層部が形成されている。この電極積層部は、本発明の趣旨では単に複数の電極を含むだけでなく、極端ケースでは唯１つの電極しか含まないこともあり得る。隆起状はんだと共に電極を接続している導電性の貫通コンタクトは、"バイア"とも称される。電極の特殊なコンタクトに基づいて特に簡単にできるだけ多くの能動素子、例えばバリスタ、サーミスタ又はコンデンサなどが本発明による電気的多層構成素子内に集積できる。
【０００９】
従来の構成素子、例えばＳＭＤ実装方式で構成された構成素子に比べて本発明による電気的多層構成素子は次のようなさらなる利点を有している。すなわち、基体内に設けられた電極との電気的なコンタクトに用いられる隆起状はんだに基づいて、従来技法による構成素子と比較して著しく簡単な構成素子のコンタクトが可能となることである。この隆起状はんだは通常は基体表面上で、従来のＳＭＤコンタクト方式のもとで使用されていた大面積のコンタクト層に比べて遙かに少ないスペースしか必要としない。その上さらに本発明による構成素子においては、この隆起状はんだ部分の小さなサイズに基づいて寄生キャパシタンスとインダクタンスが著しく低減される。隆起状はんだ部分と貫通コンタクトの小さなサイズに基づいて、多数の個別素子を高い集積密度で電気的多層構成素子内に集積させることが可能となり、それによって多数の能動素子を有する多層構成素子が非常に簡単に形成できる。
【００１０】
本発明による多層構成素子においては、異なる電極面に配置された複数の電極を含むことができ、その場合にこれらの電極が基体内に配置された貫通コンタクトを用いて相互に導電的に接続される（例えば図２Ｂ参照）。
【００１１】
本発明による多層構成素子の有利な構成例によれば、少なくとも２つの電極積層部が基体内で相互に対向配置され、この場合２つの電極積層部間に基体の１つの領域が存在しており、該領域は電極層を有していない。このことは、第１及び第２の電極積層部の電極が相互に重ならないことを意味している。この種の基体内の電極構造は、特に有利には次のことに適している。すなわち、構成素子の抵抗を電極の正確な実施形態に応じて変化させるのに適している。
【００１２】
別の有利な実施形態によれば、電極は基体内で重畳的に配設される。異なる第１及び第２の電極積層部の電極を重なるように配設すると、異なった電極積層部の電極の重畳領域において、異なる電位を与えた場合にコンデンサ効果が特に容易に得られる。
【００１３】
さらに有利には、隆起状はんだ並びに電極積層部のいずれにもコンタクトしていない、付加的な導電的電極が基体内に設けられる。このようにすれば、２つの分離した重畳的な電極構造が内部において連続的に相互接続可能となる。このように構成された電極は、特にそれが第１若しくは第２の電極積層部の電極と重畳する場合には、本発明による多層構成素子の電気的な特性の多大な画一性が考慮される。このような電極を用いれば、特に均質な電気特性を示す本発明による多層構成素子が製造できる。
【００１４】
さらに有利には、少なくとも１つの付加的に存在する導電的電極を含んだ少なくとも１つの第３の電極積層部が基体内に設けられてもよく、これが貫通コンタクトを介して基体表面の第３の隆起状はんだと導電的に接続されていてもよい。この第３の電極積層部の少なくとも１つの電極は第１の電極積層部と第２の電極積層部の電極と重畳し得る。この種の実施形態によれば、複数の能動素子の内部的な相互接続が可能となる。それにより、当該の多層構成素子を一枚のプリント基板に取り付ける場合に、相互接続コスト並びに配線コストが著しく軽減できる。その場合には基板上のスペースも同時に節約できる。この第３の電極積層部は、例えば共通のアースコンタクトとして使用できる。
【００１５】
本発明の有利な実施例によれば、第１及び第２の電極積層部の電極が重畳していない構成も可能である。この場合はこれらの電極は、有利には当該多層構成素子の抵抗の変更のために用いられる。この実施形態はさらに有利には、非常に小さなキャパシタンスを有する素子構造のためのものであってもよい。
【００１６】
有利には、前記第１の電極積層部、第２の電極積層部及び第３の電極積層部は、それぞれ１つの電極を含んでいる。この場合には、第３の電極積層部の電極のみが第１及び第２の電極積層部の電極に重畳している。その場合第１及び第２の電極積層部の電極は重畳しない。この実施形態は、本発明による構成素子において多層コンデンサの集積化を特に容易にさせる。この場合の相互接続のケースでは、第３の電極積層部の電極がそれぞれ同じ電位を有し、第２及び第１の電極積層部の電極はそれとは異なる電位を有し得る。その場合にはそれぞれ１つの電極を備えた第２及び第１の電極積層部からみて、第３の電極積層部の電極と重畳する電極を備えたさらなる電極積層部が設けられてもよい（例えば図９参照）。
【００１７】
本発明の別の有利な変化実施例によれば、異なる電極積層部の電極間の重畳面が種々異なる大きさで構成される。既に前述したように、異なる電極積層部の電極の重畳に基づいて、異なる電位の相互接続のケースにおいては、コンデンサ効果状態を有する。重畳面積の異なった大きさに基づいて異なるキャパシタンスが生じる（例えば図３Ａ及び図３Ｂ参照）。これによって有利には本発明による電気的構成素子の個々の能動素子における電気特性のさらなる変化が達成され得る。その場合には、第３の電極積層部の電極と、第２及び第１の電極積層部の電極の間の重畳面を同じでない大きさにしてもよい（図３Ａ及び図３Ｂ参照）。
【００１８】
本発明の多層構成素子によればさらに、導電的電極を備えた第４の電極積層部及び第５の電極積層部が設けられており、前記電極は、貫通コンタクトを介して基体表面上の第４の隆起状はんだと第５の隆起状はんだに接続されており、この場合第４の電極積層部の電極は、第２の電極積層部の電極および第５の電極積層部の電極と重畳している（図４Ａ及び図４Ｂ参照）。この実施形態によれば、さらに特に簡単な内的相互接続が実現される。
【００１９】
さらに、隆起状はんだに接続されたさらなる電極積層部が基体内に設けられてもよい。それによりさらなる能動素子、例えば前述したようなコンデンサ、バリスタあるいはサーミスタが本発明による構成素子に設けられ、それによって多数の構成素子が高い集積密度のもとで特に小さな容積空間に存在し得る。
【００２０】
本発明による構成素子においてさらに有利には、異なる電極積層部の電極（のうちの少なくともいくつかが相互に導電的に接続される（例えば図８参照）。このような電気的な接続を用いることによって、さらに簡単で有利な、それぞれの使用目的にマッチした内的相互接続が本発明による構成素子において実現される。
【００２１】
さらに有利には、全ての隆起状はんだが基体の同じ基準面に配設される。これにより、例えばフリップチップ配置を用いて、構成素子を隆起状はんだを介してターゲット基板に接続させることが非常に容易に可能となる。このフリップチップ構成方式は、この場合特にスペースの節約と本発明による構成素子のターゲット基板への容易な取り付けを可能にさせる。
【００２２】
さらに前記誘電層は、有利にはセラミック材料を含む。なぜならエレクトロセラミックは特に適しているからである。前記セラミック材料は、ＺｎＯ−Ｂｉ若しくはＺｎＯ−Ｐｒをベースにしたバリスタセラミックを含んでいる。また前記セラミック材料は、さらにいわゆるＮＰ０セラミック、例えば（Ｓｍ，Ｐａ）ＮｉＣｄＯ3から選択されたコンデンサセラミックを含み得る。これらのセラミックは、温度依存性のεγ値を有しており、強誘電セラミックではない。さらに高い誘電率を備えた強誘電セラミック、並びにドーピングされたＢａＴｉＯ3及びいわゆる遮断層セラミックも適用可能である。当該誘電セラミックは、例えば公知文献"Keramik, H.Schaumburg(Hrsg.),B.G. Teubner-Verlag Stuttgart 1994(P351-352,P363)"に記載されており、これらの記載頁から全内容が把握され得る。その上さらに前記セラミック材料は、サーミスタセラミックやＮＴＣセラミック、例えばニッケル、マンガン、スピネル、ペロフスカイト等のＮＴＣセラミックから選択されてもよい。しかしながらまた誘電性の非セラミック材料、例えばガラスなどが用いられてもよい。
【００２３】
本発明の別の有利な実施例によれば、少なくとも５つの電極積層部が基体内に設けられ、前記基体は、２.５ｍｍ2よりも小さい基準面を有し、この場合５つの隆起状はんだが電極積層部のコンタクトのために同じ主表面上に設けられる。複数の集積された能動素子を備えた本発明による構成素子のもとでは、少なくとも９つの電極積層部が基体内に設けられ、この場合当該基体は５ｍｍ2よりも小さい基準面を有している。これらの９つの電極積層部の電気的なコンタクトのために９つの隆起状はんだが基体の同じ主表面上に特に簡単なフリップチップコンタクトのために設けられている。１１の電極積層部が基体内に設けられている場合には、当該基体は通常は、８ｍｍ2よりも小さい基準面を有する。その場合１１の隆起状はんだが当該電極積層部のコンタクトのために同じ主表面上でフリップチップコンタクトのために設けられている。
【００２４】
さらに本発明による構成素子においては有利には全ての誘電層が、バリスタ、サーミスタ若しくはコンデンサセラミックであり、そのためこれらの電気的な特性を有していない誘電層は基体内には存在しない。
【実施例】
【００２５】
以下では本発明による構成素子を概略的な図面と実施例に基づいて詳細に説明する。
【００２６】
図１には従来方式のセラミック多層構成素子、例えばバリスタ４が断面図で示されている。この構成素子の相対向する端面には、大面積のコンタクト層２Ａ，２Ｂが配設されており、基体の内部に存在する電極３とコンタクトしている。この場合２つの電極積層部が形成されており、これらはそれぞれ１つのコンタクト層のみにコンタクトしている。特に大面積のコンタクト面２Ａ，２Ｂに基づいてこの従来の構成素子の周りでは著しい寄生キャパシタンスとインダクタンスが存在している。さらにこの構成素子を支持体に取り付けるためにはその大面積が故に多くのスペースを必要とする。
【００２７】
図２Ａには、本発明による電気的多層構成素子の２つの異なる実施形態が平面図で表されている。この平面図内では、隆起状はんだ１０，１５及び２０とさらなる隆起状はんだが識別される。さらに複数の貫通コンタクト６は波線で表されており、これらは当該隆起状はんだ１０，１５，２０下方のセラミック性基体内に存在している。さらにこの平面図において識別できる電極を最上位電極とも称する。この場合第１の隆起状はんだ１０が設けられており、これは第１の電極１０Ａとコンタクトしている。これらは当該構成素子の第２の隆起状はんだ１５に相対向しており、この第２の隆起状はんだは第２の電極１５Ａにコンタクトしている。さらに第３の隆起状はんだ２０が設けられており、該第３の隆起状はんだは第３の電極２０Ａと導電的にコンタクトしている。その上さらに２つのさらなる電極１２及び１３が２つのさらなる隆起状はんだ１２Ａ及び１３Ａと共に識別され、これらは第３の電極２０Ａに対して、第１及び第２の電極と同じような位置を占めている。異なる隆起状はんだにコンタクトしている電極層の間の重畳領域は、コンデンサを表し、そのため左方の平面図内には４つのコンデンサが構成素子内に存在しており、それに対して右方の平面図内にはそれに相応して８つのコンデンサが構成素子内に存在している。
【００２８】
図２Ｂには、図２Ａの平面図に示されている構成素子が符号Ａで示された線に沿った断面図で示されている。この場合第１の電極１０Ａからなる第１の電極積層部１０Ｂが識別され、これは貫通コンタクト（バイア）６Ａ，６Ｂを介して第１の隆起状はんだ１０と導電的に接続されている。これらの隆起状はんだと貫通コンタクトの間には、隆起状下層部金属化層（ＵＢＭ）７が設けられている。しかしながらこの金属化層７は、必ずしも存在しなければならないわけではない。例えば隆起状半田を貫通コンタクト上に設けてもよい。さらに第２の隆起状はんだ１５と導電的に接続された第２の電極１５Ａからならなる第２の電極積層部１５Ｂが存在し得る。第１の電極積層部１０Ｂと第２の電極積層部１５Ｂは、第３の隆起状はんだ２０を介してコンタクトしている第３の電極積層部２０Ｂの電極２０Ａとそれぞれ重畳している。異なる隆起状はんだに異なる電位が印加されると、電極間の重畳領域にコンデンサ効果のための異なる電位が生じる。その上さらに基体５に対する材料としてバリスタセラミック、例えば酸化亜鉛をベースにしたものが利用されると、当該の構成素子を用いてコンデンサを備えたバリスタの内部構成が実現できる。有利には隆起状はんだ１０，１５，２０が基体の主表面に配設される。その場合貫通コンタクト６Ａ（これらは隆起状はんだ１０，１５，２０の近傍にある）は、貫通コンタクト６Ｂ（これらはさらに隆起状はんだ１０，１５，２０よりも離れている）よりも隣接する端面５００，６００からさらに離されている。このことはとりわけ次のような利点となる。すなわちこのようにすれば、全ての貫通コンタクト６Ａ，６Ｂが上下に面一に配設される場合よりも、端面に隣接する隆起状はんだ１０，１５がさらに当該端面から離されることになる。これにより、とりわけ隆起状はんだと誘電層の上下の積層部の形成が確実にかつ容易となる。
【００２９】
図２Ｃは、当該構成素子の図２Ｂの円形領域の回路図を示したものである。ここでは、この領域内でバリスタ５０とコンデンサ４０の間に並列回路が実現されていることが認められる。
【００３０】
図３Ａは、本発明による構成素子の別の有利な実施形態を平面図で表している。この場合図２Ａに類似して第１の電極１０Ａと第２の電極１５Ａと第３の電極２０Ａからなる装置が示されており、それらはそれぞれ異なる隆起状はんだ１０，１５，２０とコンタクトし重畳されている。図２Ａの場合と異なるのは、いずれにせよ異なる大きさの重畳面が一方の側では第１の電極１０Ａと第３の電極２０Ａの間に実現され、もう一方の側では第２の電極１５Ａと第３の電極２０Ａの間に実現されている。この異なる大きさの重畳面は、この図では符号２１と２２で表されている。これらの異なる大きさの重畳面に基づいて、異なる大きさのキャパシタンスが特に容易に実現できる。この平面図では全部で１２の多層コンデンサが構成素子基体内に設けられており、その場合それぞれ４つの多層コンデンサが共通の第３の電極を介して内部的に相互接続されている。
【００３１】
図３Ｂは、図３Ａの符号Ｂで示されたラインに沿った断面図である。この場合異なる大きさの重畳面２１，２２ｂが第１の電極１０Ａと第３の電極２０Ａの間および第２の電極１５Ａと第４の電極２０Ａの間に認められる。
【００３２】
図４Ａは、本発明による多層構成素子のさらなる実施形態を平面図で表した図である。これまでに表した実施形態とは異なってここでは、第２の電極１５Ａが第３の電極２０Ａからみてさらに第４の隆起状はんだ２５と接続された第４の電極２５Ａにコンタクトしている。さらに第５の隆起状はんだ３０が設けられており、このはんだは第５の電極３０Ａと導電的に接続され、これはただ第４の電極２５Ａと重畳しているだけである。第４の付加的な電極は、第２の電極にも第５の電極にも重畳している。このような配置構成を用いることによって特に簡単に本発明による多層構成素子のさらなる内的な相互接続が実現可能となる。この構成素子の平面図では、全部で１６の多層コンデンサが認められ、それらはそれぞれ電極間の重畳領域において異なる電極積層部を形成し、この場合それぞれ８つの多層コンデンサが内的に相互接続されている。
【００３３】
図４Ｂは、図４Ａの変面図に示した構成素子のラインＣに沿った断面図である。第３の電極２０Ａは、第３の隆起状はんだ２０を介して、及び第４の電極２５Ａは第４の隆起状はんだ２５を介してアースにコンタクトされている。
【００３４】
図５Ａは、本発明による多層構成素子のさらに別の実施形態の平面図を示したものであり、ここでは内的に相互接続されていない２つの多層コンデンサが実現されている。
【００３５】
図５Ｂは、図５ＡのラインＤに沿った断面図である。ここでは第１の電極１０Ａが第２の電極１５Ａと重畳されそれぞれ隆起状はんだ１０および１５と導電的に接続されている様子がわかる。
【００３６】
図６Ａは、それ自体重畳されてない全部で８つの電極が相対向している多層構成素子の実施形態が平面図で表されている。そのため電極間の領域１１は、電極を何も持っていない基体内に存在している。この種の配置構成は、例えば素子抵抗、バリスタ電圧またはキャパシタンスを任意に変更したい時に用いられる。
【００３７】
この場合図６Ｂは図６ＡのラインＥに沿った断面図である。２つの電極積層部１０Ｂと１５Ｂは、基体５内で相対向しており、この場合これらの２つの電極積層部の間には電極なしの領域１１が存在している。
【００３８】
図７Ａは、隆起状はんだ１０及び１５に接続された電極１０Ａ及び１５Ａ並びに隆起状はんだとは何もコンタクトしていないいわゆる浮遊電極６０からなる配置構成の平面図である。この付加的な電極積層部は、特に構成素子の電気的特性のより高い均一性に対して有利である。
【００３９】
図７Ｂには、図７ＡのラインＦに沿った断面図が示されている。この場合、付加的な浮遊電極６０が第１の電極１０Ａと第２の電極１５Ａに重畳しているのが識別される。
【００４０】
図８には、異なる隆起状はんだ２０及び８０にコンタクトしている電極２０Ａ、８０Ａが接続部７０を介して相互に導電的に接続されている、本発明による多層構成素子のさらに別の有利な変化実施例が示されている。これによって本発明による構成素子の特に有利なさらなる内的相互接続が実現される。
【００４１】
図９には、相互に重畳していない電極１０Ａ及び１５Ａが、隆起状はんだとコンタクトし例えばアースにコンタクトされていてもよい唯１つの大型電極２０Ａに重畳された本発明による多層構成素子のさらなる変化例の断面図が示されている。
【００４２】
図１０には、隆起状はんだ１０，１５，２０並びに端子面９０を介して僅かな間隔をおいてフリップチップ構造形式で支持基板１００に取付けられている、本発明による構成素子１の配置構成が断面図で示されている。このフリップチップ構造形式は、特に簡単で迅速かつ低コストな本発明による構成素子の取り付けを可能にしている。この場合この構成素子は基板１００上で広い間隔をあけることなく直接隣接させて取付けることが可能である。
【００４３】
貫通コンタクトは、全ての図示の実施形態のもとで例えば打ち抜き工具を用いて基体内に貫通孔部を設けることで形成してもよい。この場合導電性の材料は、例えばＡｇ，ＡｇＰｄ，ＡｇＰｔ，ＡｇＰｄＰｔ，Ｐｄ，Ｐｔ，Ｃｕから選択され貫通孔部に配設される。この場合貫通孔部の形態の貫通コンタクトは、有利には角を丸めた断面、例えば図２Ａに示されているような断面を有し得る。しかしながら矩形の断面も有し得る。貫通孔部は有利には誘電層内に形成できる。その場合には導電性材料がそれらの貫通孔部に充填される。貫通孔部は基体内で例えば図２Ａ及び図２Ｂに示されているチャネル状に形成されてよい。このチャネルは有利にはセラミック製基体に対して横方向に、有利には直角方向に延在する。主表面上ないし主表面上のみには隆起状はんだが設けられる。さらに有利には、上下に積層された誘電層、例えばセラミック未焼結フィルムが貫通孔部内に配設された導電性材料と共に１つの方法ステップにおいて焼結処理される。この場合最終的に焼結された基体は貫通コンタクトを伴って形成される。この場合の焼結温度は、誘電層の特性に依存して選択され、例えばバリスタセラミックの場合には摂氏１０００℃から１３００℃、他のセラミック、例えばコンデンサセラミックの場合には約８５０℃〜１１００℃である。続いて隆起状下層部金属化層と隆起状はんだが形成される。例えばはんだペーストが印刷技法、例えばスクリーン印刷技法を用いて被着され、その後で溶融される。本発明の他の実施形態の場合には、隆起状はんだが座着されて溶融されるか若しくは例えば高温のはんだ内への浸せきを用いて形成される（immersion solder bumping）。また針金状のはんだを溶融した後で切断して隆起状はんだを形成することも考えられる（stud bumping）。
【００４４】
本発明はここに示した実施例のみに限定されるものではない。さらなる別の変化例、とりわけ基体内に設けられる能動素子の数とその内的相互接続に関する別の変化例ももちろん可能である。
【符号の説明】
【００４５】
１      多層構成素子
６      貫通コンタクト
１０    隆起状はんだ
１０Ａ  電極
１０Ｂ  第１の電極積層部
１５    隆起状はんだ
１５Ａ  電極
１５Ｂ  第２の電極積層部
２１    重畳面
２２    重畳面
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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