(57)【要約】【課題】シングルスロープ型Ａ／Ｄ変換回路にて、回路規模の増大を抑制しながら、変換時間を短縮する。【解決手段】傾き調整回路１０は、固定の傾きで電圧レベルが上昇または下降するランプ波電圧を受け、そのランプ波電圧の傾きを調整して出力する。コンパレータＣＰは、デジタル値に変換すべきアナログ電圧と、傾き調整回路１０から入力されるランプ波電圧とを比較する。デジタル処理回路２０は、コンパレータＣＰの出力が反転したタイミングに応じて、アナログ電圧に対応するデジタル値を決定する。【選択図】図５
2011066773.tif 000002
【特許請求の範囲】
【請求項１】
固定の傾きで電圧レベルが上昇または下降するランプ波電圧を受け、そのランプ波電圧の傾きを調整して出力する傾き調整回路と、
デジタル値に変換すべきアナログ電圧と、前記傾き調整回路から入力されるランプ波電圧とを比較する比較回路と、
前記比較回路の出力が反転したタイミングに応じて、前記アナログ電圧に対応するデジタル値を決定するデジタル処理回路と、
を備えることを特徴とするアナログデジタル変換回路。
【請求項２】
前記傾き調整回路は、抵抗ラダーを含み、
当該抵抗ラダーに含まれる複数の抵抗の分圧比が調整されることにより、前記ランプ波電圧の傾きが調整されることを特徴とする請求項１に記載のアナログデジタル変換回路。
【請求項３】
前記傾き調整回路は、容量をさらに含み、
前記容量は、前記抵抗ラダーの出力端子と前記比較回路の入力端子との間に接続され、
前記容量の両端子に供給される参照直流電圧のレベルが調整されることにより、前記比較回路に入力されるランプ波電圧の初期電圧レベルが調整されることを特徴とする請求項２に記載のアナログデジタル変換回路。
【請求項４】
当該アナログデジタル変換回路は、前記アナログ電圧を複数のフェーズに分けて前記デジタル値に変換し、
前記傾き調整回路は、フェーズが進むにつれ、前記ランプ波電圧の傾きを小さなものに変化させることを特徴とする請求項１から３のいずれかに記載のアナログデジタル変換回路。
【請求項５】
撮像素子と、
前記撮像素子から出力されるアナログ電圧をデジタル値に変換する請求項１から４のいずれかに記載のアナログデジタル変換回路と、
を備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子などから出力されるアナログ電圧をデジタル値に変換するアナログデジタル変換回路、およびそれを搭載した撮像装置に関する。
【背景技術】
【０００２】
アナログデジタル変換回路（以下適宜、Ａ／Ｄ変換回路と表記する）は、ＬＳＩの基本素子として、様々な分野に広く利用されている。Ａ／Ｄ変換回路には様々な種類があり、その一つにシングルスロープ型Ａ／Ｄ変換回路がある。シングルスロープ型Ａ／Ｄ変換回路には比較器および記憶部が含まれる。当該比較器は、入力アナログ電圧と、クロックに同期して単調増加または単調減少する参照電圧とを比較する。当該記憶部は、比較結果が反転したときの情報（たとえば、クロック数）を、上記入力アナログ電圧に対応するデジタル値として記憶する。
【０００３】
シングルスロープ型Ａ／Ｄ変換回路は、構成が簡素で、オフセットなどの影響を後段のデジタル回路で補正しやすいといった性質から、ＣＣＤ（Charge Coupled Devices）センサやＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子に広く用いられている。
【０００４】
図１は、従来技術１に係るシングルスロープ型Ａ／Ｄ変換回路５００の構成を示す図である。図２は、従来技術１に係るシングルスロープ型Ａ／Ｄ変換回路５００の動作例を示す図である。従来技術１に係るシングルスロープ型Ａ／Ｄ変換回路５００にて、比較回路（以下適宜、コンパレータと表記する）ＣＰの反転入力端子には、容量Ｃを介して入力信号ΔＶが入力され、その非反転入力端子には、分解能に応じたステップ段数を持つランプ波Ｖｒｐが入力される。コンパレータＣＰは、入力信号ΔＶとランプ波Ｖｒｐとを逐次比較し、その大小関係が反転したとき、出力信号Ｖｏｕｔを反転させる。この出力信号Ｖｏｕｔが反転した瞬間のデータが、後段の図示しないメモリに記憶され、デジタル処理される。
【０００５】
図３は、従来技術２に係るシングルスロープ型Ａ／Ｄ変換回路６００の構成を示す図である。図４は、従来技術２に係るシングルスロープ型Ａ／Ｄ変換回路６００に供給されるランプ波ｒａｍｐを説明するための図である。従来技術２に係るシングルスロープ型Ａ／Ｄ変換回路６００は、各コンパレータの反転入力端子に複数種類のランプ波が入力可能な構成である。ここでは、変換期間を２段階のフェーズに分割し、第１フェーズでは１種類のランプ波ｒａｍｐ１しか使用されないが、第２フェーズでは初期レベルが異なる複数種類のランプ波ｒａｍｐ１、２、３、・・・のなかから、第１フェーズでの変換結果に応じて１つが選択される。
【先行技術文献】
【特許文献】
【０００６】
【非特許文献１】M.F.Snoeij etc. "A CMOS Image Sensor with a Column-Level  Multiple-Ramp Single-Slope ADC" 2007 IEEE international Solid-State Circuits Conference p.506-507,618
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した従来技術１に係るシングルスロープ型Ａ／Ｄ変換回路では、分解能の増加に応じてランプ波のステップ段数が増加し、それに応じて変換時間も延びる。たとえば、１０ビットの分解能を持つランプ波は１０２４段のステップが必要となり、１２ビットの分解能を持つランプ波は４０９６段のステップが必要となる。このように、分解能を２ビットを増加させると、ステップ段数が４倍になり、変換時間も４倍になる。
【０００８】
上述した従来技術２に係るシングルスロープ型Ａ／Ｄ変換回路では、ランプ波を２段階に分割することにより、変換時間を短縮している。たとえば、１０ビット（ステップ段数＝１０２４）を、４ビット（ステップ段数＝１６）と６ビット（ステップ段数＝６４）とに分割することにより、ステップ段数を１０２４から８０に減少させることができる。ただし、複数種類のランプ波を生成する必要があるため、回路規模が大きくなりやすいという面がある。また、各ランプ波間のバラツキが大きい場合、変換精度が低下する可能性があるという面もある。
【０００９】
本発明はこうした状況に鑑みなされたものであり、その目的は、シングルスロープ型Ａ／Ｄ変換回路にて、回路規模の増大を抑制しながら、変換時間を短縮する技術を提供することにある。
【課題を解決するための手段】
【００１０】
本発明のある態様のアナログデジタル変換回路は、固定の傾きで電圧レベルが上昇または下降するランプ波電圧を受け、そのランプ波電圧の傾きを調整して出力する傾き調整回路と、デジタル値に変換すべきアナログ電圧と、傾き調整回路から入力されるランプ波電圧とを比較する比較回路と、比較回路の出力が反転したタイミングに応じて、アナログ電圧に対応するデジタル値を決定するデジタル処理回路と、を備える。
【００１１】
本発明の別の態様は、撮像装置である。この装置は、撮像素子と、撮像素子から出力されるアナログ電圧をデジタル値に変換する上述したアナログデジタル変換回路と、を備える。
【発明の効果】
【００１２】
本発明によれば、シングルスロープ型Ａ／Ｄ変換回路にて、回路規模の増大を抑制しながら、変換時間を短縮することができる。
【図面の簡単な説明】
【００１３】
【図１】従来技術１に係るシングルスロープ型Ａ／Ｄ変換回路の構成を示す図である。
【図２】従来技術１に係るシングルスロープ型Ａ／Ｄ変換回路の動作例を示す図である。
【図３】従来技術２に係るシングルスロープ型Ａ／Ｄ変換回路の構成を示す図である。
【図４】従来技術２に係るシングルスロープ型Ａ／Ｄ変換回路に供給されるランプ波を説明するための図である。
【図５】本発明の実施の形態に係るシングルスロープ型Ａ／Ｄ変換回路の構成を示す図である。
【図６】傾き調整回路の詳細な構成を示す図である。
【図７】傾きの異なる５種類のランプ波を示す図である。
【図８】図７に示した傾きの異なる５種類のランプ波を用いて、アナログ信号値を１０ビットのデジタル信号値に変換する処理の一例を示す図である。
【図９】傾きの異なる３種類のランプ波を用いて、アナログ信号値を１０ビットのデジタル信号値に変換する処理の一例を示す図である。
【図１０】傾きの異なる５種類のランプ波を用いて、アナログ信号値を１０ビットのデジタル信号値に変換する処理の変形例を示す図である。
【図１１】実施の形態に係るシングルスロープ型Ａ／Ｄ変換回路を搭載した撮像装置の構成を示す図である。
【発明を実施するための形態】
【００１４】
図５は、本発明の実施の形態に係るシングルスロープ型Ａ／Ｄ変換回路１００の構成を示す図である。当該Ａ／Ｄ変換回路１００は、コンパレータＣＰ、第１容量Ｃ１、短絡スイッチＳＷ１、傾き調整回路１０およびデジタル処理回路２０を備える。
【００１５】
コンパレータＣＰは、デジタル値に変換すべきアナログ電圧と、傾き調整回路１０から入力されるランプ波電圧とを比較し、その比較結果をデジタル処理回路２０に出力する。コンパレータＣＰの反転入力端子は第１容量Ｃ１に接続され、コンパレータＣＰの非反転入力端子は傾き調整回路１０に接続され、コンパレータＣＰの出力端子はデジタル処理回路２０に接続される。コンパレータＣＰの非反転入力端子と出力端子とは、短絡スイッチＳＷ１を介して接続される。
【００１６】
第１容量Ｃ１は、その入力端子で入力アナログ信号Ｖｉｎをサンプリングする。第１容量Ｃ１の出力端子はコンパレータＣＰの反転入力端子に接続される。なお、コンパレータＣＰの反転入力端子に入力される上記アナログ電圧は、第１容量Ｃ１の入力端子に入力される入力アナログ信号Ｖｉｎの電圧そのものであってもよいし、所定のリセット電圧と当該入力アナログ信号Ｖｉｎの電圧との差分電圧であってもよい。
【００１７】
短絡スイッチＳＷ１は、オンすることにより、コンパレータＣＰをユニティ・ゲイン・バッファ状態にすることができる。これにより、第１容量Ｃ１の入力端子に入力アナログ信号Ｖｉｎがサンプリングされる前に、コンパレータＣＰのオフセット電圧を第１容量Ｃ１に記憶させることができ、コンパレータＣＰの増幅時（＝比較時）にそのオフセット電圧を自動的にキャンセルすることができる。
【００１８】
傾き調整回路１０は、図示しないランプ波生成回路から、固定の傾きで電圧レベルが順次上昇または下降するランプ波電圧を受け、そのランプ波電圧の傾きを調整して、コンパレータＣＰの非反転入力端子に出力する。傾き調整回路１０の詳細な構成は後述する。なお、当該ランプ波生成回路には、クロックに応じてカウントアップまたはカウントダウンするカウントなどで構成される一般的なものを用いることができる。本実施の形態では、当該ランプ波生成回路は、ランプ波の傾きやステップ幅が固定の単純な構成のものを用いる。
【００１９】
デジタル処理回路２０は、コンパレータＣＰの出力が反転したタイミングに応じて、変換対象とされるアナログ電圧に対応するデジタル値を決定する。デジタル処理回路２０は、各種の論理回路およびメモリの任意の組み合わせにより構成することが可能である。プロセッサを含んで構成してもよい。
【００２０】
デジタル処理回路２０は、Ａ／Ｄ変換が単一のフェーズで実行される場合、コンパレータＣＰの出力が反転したタイミングのランプ波電圧に対応するデジタル値を、メモリに記憶する。Ａ／Ｄ変換が複数のフェーズで実行される場合、最後のフェーズにおいてコンパレータＣＰの出力が反転したタイミングのランプ波電圧に対応するデジタル値を、メモリに記憶する。
【００２１】
デジタル処理回路２０は、Ａ／Ｄ変換が複数のフェーズで実行される場合、傾き調整回路１０に含まれる各種スイッチを制御することにより、傾き調整回路１０が調整すべきランプ波の傾き、および第２フェーズ以降におけるランプ波の初期電圧レベルを設定する。この処理の詳細は後述する。
【００２２】
図６は、傾き調整回路１０の詳細な構成を示す図である。傾き調整回路１０は、抵抗ラダー１５および第２容量Ｃ２を含む。傾き調整回路１０では、抵抗ラダー１５に含まれる複数の抵抗の分圧比が調整されることにより、ランプ波電圧の傾きが調整される。
【００２３】
以下、抵抗ラダー１５についてより具体的に説明する。本実施の形態では、電圧加算型のＲ−２Ｒ抵抗ラダーが用いられる。固定のランプ波電圧Ｖｒｐを受ける入力端子に、５つの２Ｒ抵抗（２Ｒａ、２Ｒｂ、２Ｒｃ、２Ｒｄ、２Ｒｅ）が、それぞれ５つのラダー制御スイッチ（ＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、ＳＷ２ｄ、ＳＷ２ｅ）を介して並列に接続される。コンパレータＣＰの反転入力端子と接地端子との間に、５つのＲ抵抗（Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ、Ｒｅ）が直列に接続される。
【００２４】
２Ｒ抵抗（２Ｒａ）のコンパレータＣＰ側端子は、Ｒ抵抗（Ｒａ）のコンパレータＣＰ側端子に接続され、２Ｒ抵抗（２Ｒｂ）のコンパレータＣＰ側端子は、Ｒ抵抗（Ｒｂ）のコンパレータＣＰ側端子に接続され、２Ｒ抵抗（２Ｒｃ）のコンパレータＣＰ側端子は、Ｒ抵抗（Ｒｃ）のコンパレータＣＰ側端子に接続され、２Ｒ抵抗（２Ｒｄ）のコンパレータＣＰ側端子は、Ｒ抵抗（Ｒｄ）のコンパレータＣＰ側端子に接続され、２Ｒ抵抗（２Ｒｅ）のコンパレータＣＰ側端子は、Ｒ抵抗（Ｒｄ）の接地側端子に接続される。
【００２５】
２Ｒ抵抗の抵抗値はＲ抵抗の抵抗値の２倍である。したがって、このＲ−２Ｒ抵抗ラダーでは、４つのＲ抵抗（Ｒａ、Ｒｂ、Ｒｃ、Ｒｄ）で構成される直列回路上の、どの接続点からみても抵抗値が２／３Ｒとなる。これらの接続点に流す電流をＩとすると、各接続点にＩ・２／３Ｒ＝Ｖの電圧が発生する。
【００２６】
したがって、１段目のラダー制御スイッチＳＷ２ａのみがオンされた場合、当該Ｒ−２Ｒ抵抗ラダーの出力電圧はＶとなり、２段目のラダー制御スイッチＳＷ２ｂのみがオンされた場合、当該Ｒ−２Ｒ抵抗ラダーの出力電圧は１／２Ｖとなり、３段目のラダー制御スイッチＳＷ２ｃのみがオンされた場合、当該Ｒ−２Ｒ抵抗ラダーの出力電圧は１／４Ｖとなり、４段目のラダー制御スイッチＳＷ２ｄのみがオンされた場合、当該Ｒ−２Ｒ抵抗ラダーの出力電圧は１／８Ｖとなり、５段目のラダー制御スイッチＳＷ２ｅのみがオンされた場合、当該Ｒ−２Ｒ抵抗ラダーの出力電圧は１／１６Ｖとなる。
【００２７】
また、１段目および２段目のラダー制御スイッチＳＷ２ａ、ＳＷ２ｂがオンされた場合、当該Ｒ−２Ｒ抵抗ラダーの出力電圧はＶ＋１／２Ｖ＝３／２Ｖとなり、１段目、２段目および３段目のラダー制御スイッチＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃがオンされた場合、当該Ｒ−２Ｒ抵抗ラダーの出力電圧はＶ＋１／２Ｖ＋１／４Ｖ＝７／４Ｖとなる。
【００２８】
このように、５つのラダー制御スイッチ（ＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、ＳＷ２ｄ、ＳＷ２ｅ）をオンオフ制御することにより、当該Ｒ−２Ｒ抵抗ラダーの分圧比を調整することができ、入力されるランプ波電圧Ｖｒｐの傾きを調整することができる。ランプ波の１ステップ期間を同じとした場合、当該傾きを大きくするほど、大きなステップ幅（すなわち、分解能が低い）のランプ波が得られ、当該傾きを小さくするほど、小さなステップ幅（すなわち、分解能が高い）のランプ波が得られる。
【００２９】
この５つのラダー制御スイッチ（ＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、ＳＷ２ｄ、ＳＷ２ｅ）のオンオフ制御は、図示しない制御部により実行されてもよいし、デジタル処理回路２０により実行されてもよい。前者の例として、アプリケーションの要請で分解能を変更する必要がある場合などが挙げられる。たとえば、デジタルムービーカメラにおいて、静止画を撮影するときの分解能を、動画を撮影するときの分解能より高く設定し、撮影モードにより分解能を切り替えるなどの処理が考えられる。
【００３０】
第２容量Ｃ２は、当該Ａ／Ｄ変換回路１００がアナログ電圧を複数のフェーズでデジタル値に変換する場合、必須構成である。逆に、当該Ａ／Ｄ変換回路１００がアナログ電圧を単一のフェーズでデジタル値に変換する場合、必須構成ではない。
【００３１】
第２容量Ｃ２は、抵抗ラダー１５の出力端子とコンパレータＣＰの反転入力端子との間に接続される。第２容量Ｃ２の両端子に供給される参照直流電圧のレベルが調整されることにより、コンパレータＣＰに入力されるランプ波電圧の初期電圧レベルが調整される。
【００３２】
以下、より具体的に説明する。第２容量Ｃ２の入力端子には、ｎ（ｎは自然数）種類の直流電圧（Ｖｄｃ１、Ｖｄｃ２、・・・、Ｖｄｃｎ）が印加可能な構成となっている。同様に、第２容量Ｃ２の出力端子には、ｎ種類の直流電圧（Ｖｄｃ１、Ｖｄｃ２、・・・、Ｖｄｃｎ）が印加可能な構成となっている。
【００３３】
ｎ種類の直流電圧（Ｖｄｃ１、Ｖｄｃ２、・・・、Ｖｄｃｎ）は、各フェーズにおけるランプ波の初期電圧レベル候補をすべて網羅した直流電圧である。たとえば、２段階のフェーズに分けてＡ／Ｄ変換する場合にて、第１フェーズで変換対象の電圧値がフルレンジの上半分に存在するか下半分に存在するかを判定し、第２フェーズでその存在するほうのレンジを探索範囲とする構成について考える。この場合、フルレンジの最低基準電圧（たとえば、グランド電圧）と、そのフルレンジの半分の中間電圧との２種類の直流電圧が必要となる。第１フェーズで変換対象の電圧値がフルレンジの上半分に存在する場合、第２フェーズでは当該中間電圧に対応する直流電圧が初期電圧レベルとして使用される。一方、第１フェーズで変換対象の電圧値が下半分に存在する場合、第２フェーズでは当該最低基準電圧に対応する直流電圧が初期電圧レベルとして使用される。なお、最低基準電圧の代わりに最高基準電圧（たとえば、電源電圧）が用いられてもよい。
【００３４】
ｎ種類の直流電圧（Ｖｄｃ１、Ｖｄｃ２、・・・、Ｖｄｃｎ）を発生させる各電圧源と、第２容量Ｃ２の入力端子との間には、入力側制御スッチ（ＳＷ３１ｂ、ＳＷ３２ｂ、・・・、ＳＷ３ｎｂ）がそれぞれ接続される。同様に、ｎ種類の直流電圧（Ｖｄｃ１、Ｖｄｃ２、・・・、Ｖｄｃｎ）を発生させる各電圧源と、第２容量Ｃ２の出力端子との間には、出力側制御スッチ（ＳＷ３１ａ、ＳＷ３２ａ、・・・、ＳＷ３ｎａ）がそれぞれ接続される。
【００３５】
たとえば、直流電圧Ｖｄｃ１が初期電圧に決定された場合、ランプ波電圧Ｖｒｐの各ステップごとに、まず、出力側制御スッチＳＷ３１ａがオンおよび入力側制御スッチＳＷ３１ｂがオフされ、対象ステップの電圧が第２容量Ｃ２に記憶される。つぎに、出力側制御スッチＳＷ３１ａがオフおよび入力側制御スッチＳＷ３１ｂがオンされ、第２容量Ｃ２に記憶された電圧がコンパレータＣＰの非反転入力端子に出力される。このように、第２容量Ｃ２の入力端子と出力端子の両方に、ｎ種類の直流電圧（Ｖｄｃ１、Ｖｄｃ２、・・・、Ｖｄｃｎ）を印加可能な構成により、ランプ波電圧の開始電圧レベルを様々な位置に設定することができる。
【００３６】
この出力側制御スッチ（ＳＷ３１ａ、ＳＷ３２ａ、・・・、ＳＷ３ｎａ）および入力側制御スッチ（ＳＷ３１ｂ、ＳＷ３２ｂ、・・・、ＳＷ３ｎｂ）のオンオフ制御は、図示しない制御部により実行されてもよいし、デジタル処理回路２０により実行されてもよい。
【００３７】
つぎに、当該Ａ／Ｄ変換回路１００がアナログ電圧を複数のフェーズでデジタル値に変換する場合の処理について説明する。以下、アナログ電圧を１０ビットのデジタル値に変換する例を説明する。図１に示した従来技術１に係るＡ／Ｄ変換回路５００で、１０ビットのデジタル値に変換するには、１０２４のステップ段数を持つランプ波が必要である。以下の例では、５段階のフェーズに分割し、第１フェーズで上位１ビット、第２フェーズでそのつぎの１ビット、第３フェーズでそのつぎの１ビット、第４フェーズでそのつぎの１ビット、および第５フェーズで下位６ビットをそれぞれ変換する。そして、各フェーズで傾きの異なるランプ波を使用する。すなわち、傾きの異なる５種類のランプ波を使用する。
【００３８】
図７は、傾きの異なる５種類のランプ波を示す図である。第１フェーズでは、フルレンジの１／２のステップ幅を持つランプ波を使用する。第２フェーズでは、フルレンジの１／４のステップ幅を持つランプ波を使用する。第３フェーズでは、フルレンジの１／８のステップ幅を持つランプ波を使用する。第４フェーズでは、フルレンジの１／１６のステップ幅を持つランプ波を使用する。第５フェーズでは、フルレンジの１／１０２４のステップ幅を持つランプ波を使用する。なお、第５フェーズのランプ波は便宜上、直線で描いている。このように、フェーズが進むにつれ、ランプ波の傾きは小さく変化していく。すなわち、より粗いレンジでの探索から、より細かいレンジでの探索に順次、切り替えられていく。
【００３９】
図８は、図７に示した傾きの異なる５種類のランプ波を用いて、アナログ信号値が１０ビットのデジタル信号値に変換される処理の一例を示す図である。第１フェーズでは、デジタル処理回路２０は、コンパレータＣＰの出力が反転した、フルレンジ内の位置に応じて、第２フェーズの初期電圧レベルを決定する。ここでは、コンパレータＣＰの出力がフルレンジの下半分の範囲で反転したため、第２フェーズの初期電圧レベルは、フルレンジの最低基準電圧となる。
【００４０】
デジタル処理回路２０は、決定した初期電圧レンジに設定するため、傾き調整回路１０内の出力側制御スッチ（ＳＷ３１ａ、ＳＷ３２ａ、・・・、ＳＷ３ｎａ）および入力側制御スッチ（ＳＷ３１ｂ、ＳＷ３２ｂ、・・・、ＳＷ３ｎｂ）を制御する。また、ランプ波の傾きを第２フェーズの傾きに切り替えるため、傾き調整回路１０内のラダー制御スイッチ（ＳＷ２ａ、ＳＷ２ｂ、ＳＷ２ｃ、ＳＷ２ｄ、ＳＷ２ｅ）を制御する。
【００４１】
第２フェーズでは、デジタル処理回路２０は、コンパレータＣＰの出力が反転した、フルレンジの下半分レンジ内の位置に応じて、第３フェーズの初期電圧レベルを決定する。ここでは、コンパレータＣＰの出力がその下半分レンジの上半分レンジの範囲で反転したため、第３フェーズの初期電圧レベルは、フルレンジの１／４電圧となる。デジタル処理回路２０は、決定した初期電圧レンジに設定するため、傾き調整回路１０を制御する。以下、同様の処理を繰り返すことにより、第５フェーズでコンパレータＣＰの出力が反転した位置に対応するデジタル値を、最終結果とする。
【００４２】
以上の処理では、第１フェーズでステップ段数が２、第２フェーズでステップ段数が２、第３フェーズでステップ段数が２、第４フェーズでステップ段数が２、および第５フェーズでステップ段数が６４必要であり、合計のステップ段数が７２となる。このように、アナログ電圧を１０ビットのデジタル値に変換するのに、従来技術１に係るＡ／Ｄ変換回路５００では、１０２４のステップ段数が必要であったが、本実施の形態に係るＡ／Ｄ変換回路５００では、７２で足りる。
【００４３】
つぎに、アナログ電圧を３段階のフェーズで１０ビットのデジタル値に変換する例を説明する。第１フェーズで上位２ビット、第２フェーズでそのつぎの２ビット、および第３フェーズで下位６ビットをそれぞれ変換する。そして、各フェーズで傾きの異なるランプ波を使用する。すなわち、傾きの異なる３種類のランプ波を使用する。
【００４４】
図９は、傾きの異なる３種類のランプ波を用いて、アナログ信号値を１０ビットのデジタル信号値に変換する処理の一例を示す図である。この例では、第１フェーズでステップ段数が４、第２フェーズでステップ段数が４、および第３フェーズでステップ段数が６４必要であり、合計のステップ段数が７２となる。この例でも、図７に示した例と同様にステップ段数が７２で足りる。
【００４５】
このように、フェーズ数（すなわち、ランプ波の種類）および各ランプ波の傾きを自由に変更することができる。すなわち、ビット数の振り分けかたを任意に設定することができる。たとえば、アナログ電圧を１０ビットのデジタル信号値に変換するのに、３段階のフェーズに分割し、第１フェーズで上位２ビット、第２フェーズでそのつぎの２ビット、第３フェーズで下位６ビットをそれぞれ変換してもよい。また、第１フェーズで上位１ビット、第２フェーズでそのつぎの３ビット、第３フェーズで下位６ビットをそれぞれ変換してもよい。また、２段階のフェーズに分割し、第１フェーズで上位４ビット、第２フェーズで下位６ビットをそれぞれ変換してもよい。
【００４６】
なお、図示しない制御部、またはデジタル処理回路２０は、このフェーズ数および各ランプ波の傾きをアプリケーションからの要求に応じて、適応的に変化させてもよい。
【００４７】
図１０は、傾きの異なる５種類のランプ波を用いて、アナログ信号値を１０ビットのデジタル信号値に変換する処理の変形例を示す図である。本変形例は、図８に示した基本例と比較し、最後のフェーズにおけるランプ波の初期電圧レベルにオフセットを持たせる例である。図１０にて、最後のフェーズにおける開始点（小）は、図８に示した基本例の開始点であり、最後のフェーズにおける開始点（大）は、本変形例の開始点である。すなわち、ランプ波電圧の上昇または下降する方向に対して逆方向に、所定の電圧幅、本来の開始点（すなわち、初期電圧レベル）よりずらされた位置に開始点が設定される。
【００４８】
また、図１０では、最後のフェーズにおけるランプ波の分解能が本来の分解能より増加されている。基本例では、最後のフェーズにおけるランプ波の本来の分解能は６ビットであるが、本変形例では分解能が７ビットである。すなわち、１ビット分、分解能が増加されている。図１０にて、点線が描かれた右上がり線が、分解能が増大されたランプ波電圧を示す。分解能が６ビットの場合の探索電圧レンジＲ１と、分解能が７ビットの場合の探索電圧レンジＲ２を比較すると、後者のほうが広範囲であることが分かる。
【００４９】
以上説明したように本実施の形態によれば、ランプ波の傾きを調整することができる傾き調整回路１０を用いることにより、シングルスロープ型Ａ／Ｄ変換回路にて、回路規模の増大を抑制しながら、変換時間を短縮することができる。すなわち、傾き調整回路１０に入力されるランプ波が１種類でよいため、ランプ波生成回路の構成を簡素化することができる。また、傾き調整回路１０を抵抗ラダー１５と第２容量Ｃ２で構成することにより、傾き調整回路１０による回路規模の増大を抑制することができる。
【００５０】
また、Ａ／Ｄ変換を複数のフェーズに分割して行うことにより、変換時間を大幅に短縮することができる。Ａ／Ｄ変換を複数のフェーズに分割して行う場合、傾きの異なる複数種類のランプ波が必要であるが、本実施の形態では、傾きの異なる複数種類のランプ波を傾き調整回路１０で生成することができる。その際、固定の１種類のランプ波をもとに、傾き調整回路１０で傾きの異なる複数種類のランプ波を生成するため、別々のランプ波生成回路により別々に生成される場合と比較し、複数種類のランプ波間のバラツキを低減することができる。したがって、変換精度の低下を抑制することができる。
【００５１】
また、傾き調整回路１０でランプ波の傾きを調整可能なことから、フェーズ数および各フェーズの分解能を柔軟に変更することができる。
【００５２】
また、最後のフェーズにおけるランプ波の初期電圧レベルにオフセットを持たせることにより、その初期電圧レベルの境界の信号も精度よく判定することができる。したがって、最後のフェーズの１つ前のフェーズにおいて判定エラーが発生した場合でも、その判定エラーの大半を検知して、補正することができる。図１０では、最後のフェーズにおけるランプ波の、ある初期電圧レベルとその隣の初期電圧レベルとの中間地点までしか、オフセットの範囲をとらなかったが、その範囲をその隣の初期電圧レベルまで広げれば、さらに多くの上記判定エラーを検知することができる。
【００５３】
また、最後のフェーズにおけるランプ波の分解能を増やすことによっても、上記判定エラーの検知可能性を高めることができる。両者を併用することにより、上記判定エラーの検知可能性をさらに高めることができる。
【００５４】
図１１は、実施の形態に係るシングルスロープ型Ａ／Ｄ変換回路１００を搭載した撮像装置７００の構成を示す図である。撮像装置７００は、デジタルカメラであってもよいし、携帯電話機に搭載されたカメラモジュールであってもよい。撮像装置７００は、撮像素子５０、ＣＤＳ回路６０、シングルスロープ型Ａ／Ｄ変換回路１００およびランプ波生成回路７０を備える。
【００５５】
撮像素子５０は、ＣＭＯＳイメージセンサまたはＣＣＤイメージセンサを用いることができる。シングルスロープ型Ａ／Ｄ変換回路１００は、ＣＤＳ回路６０を介して撮像素子５０から入力されるアナログ電圧をデジタル値に変換する。ランプ波生成回路７０は１種類のランプ波電圧を生成して、シングルスロープ型Ａ／Ｄ変換回路１００に供給する。本構成によれば、小型かつ処理時間が短い撮像装置を構築することができる。
【００５６】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５７】
たとえば、傾き調整回路１０に含まれる抵抗ラダー１５は、電圧加算型のＲ−２Ｒ抵抗ラダーに限ることなく、電流加算型のＲ−２Ｒ抵抗ラダーを用いてもよいし、複数の抵抗が直列に接続された抵抗列であってもよい。
【符号の説明】
【００５８】
１００  シングルスロープ型Ａ／Ｄ変換回路、Ｃ１  第１容量、  ＳＷ１  短絡スイッチ、  Ｃ２  第２容量、  １０  傾き調整回路、  １５  抵抗ラダー、  ＣＰ  コンパレータ、  ２０  デジタル処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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