(57)【要約】【課題】  アスペクト比の大きな狭幅のトレンチ内にもフィールド絶縁膜を不良無く充填することが可能な、信頼性の高い素子分離構造の形成方法を提供する。【解決手段】    その線幅が第１の寸法以下となるように画定される第１素子分離領域１０８、及び、その線幅が第２の寸法以上となるように画定される第１素子分離領域よりも線幅の広い第２素子分離領域１１０を有する半導体装置であり、その製造において、当該第１素子分離領域上の狭幅のトレンチ内を熱酸化膜１１４のみで充填し、第２素子分離領域上の幅広のトレンチ内を熱酸化膜１１４とフィールド絶縁膜１１６で充填することにより、上記第１及び第２何れの素子分離領域においても、トレンチ内部に絶縁膜を不良無く完全に充填する。【選択図】        図６
2011066124.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置における、素子分離構造の形成方法であって、
基板上に絶縁膜とＣＭＰストッパ膜を全面に、この順で形成する工程と、
線幅が第１の寸法以下の第１素子分離領域と、線幅が前記第１の寸法より大きな第２の寸法以上の第２素子分離領域に開口部を有するレジストパターンを用いて、前記絶縁膜と前記ＣＭＰストッパ膜をパターニングする工程と、
前記第１素子分離領域及び前記第２素子分離領域にトレンチを形成する工程と、
前記トレンチ内の前記基板の露出面を熱酸化し、トレンチ熱酸化膜を形成し、前記第１素子分離領域上の前記トレンチ内を前記トレンチ熱酸化膜で充填する工程と、
前記基板の全面にフィールド絶縁膜を堆積後、前記ＣＭＰストッパ膜が露出するまで前記フィールド絶縁膜を平坦化し、前記第２素子分離領域上の前記トレンチ内を前記フィールド絶縁膜で充填する工程と、
前記ＣＭＰストッパ膜を除去する工程と、を有し、
前記基板上の前記第１素子分離領域に前記トレンチ熱酸化膜のみからなる素子分離膜を、
前記基板上の前記第２素子分離領域に前記トレンチ熱酸化膜と前記フィールド絶縁膜からなる素子分離膜を形成することを特徴とする素子分離構造の形成方法。
【請求項２】
前記第１の寸法は、１００ｎｍ以下であることを特徴とする請求項１に記載の素子分離構造の形成方法。
【請求項３】
前記第２の寸法は、１００ｎｍ以上であり、且つ前記第１の寸法よりも５０ｎｍ以上大きいことを特徴とする請求項１又は２に記載の素子分離構造の形成方法。
【請求項４】
前記フィールド絶縁膜は、少なくともＣＶＤ法により形成される膜を含んでなることを特徴とする請求項１〜３の何れか一項に記載の素子分離構造の形成方法。
【請求項５】
前記フィールド絶縁膜は、少なくとも高密度プラズマＣＶＤ法により形成されるシリコン酸化膜を含んでなることを特徴とする請求項４に記載の素子分離構造の形成方法。
【請求項６】
前記フィールド絶縁膜は、少なくともオゾンとＴＥＯＳを用いるＣＶＤ法により形成されるシリコン酸化膜を含んでなることを特徴とする請求項４に記載の素子分離構造の形成方法。
【請求項７】
前記フィールド絶縁膜は、少なくともスピン塗布法により形成される膜を含んでなることを特徴とする請求項１〜３の何れか一項に記載の素子分離構造の形成方法。
【請求項８】
前記フィールド絶縁膜は、２層以上の多層膜からなり、その少なくとも１層はシリコン酸化膜からなることを特徴とする請求項１〜７の何れか一項に記載の素子分離構造の形成方法。
【請求項９】
基板上に、線幅が第１の寸法以下の第１素子分離領域、及び、線幅が前記第１の寸法より大きな第２の寸法以上の第２素子分離領域と、
前記第１素子分離領域により区画された第１活性領域、及び、前記第２素子分離領域により区画された第２活性領域と、を有し、
基板上の前記第１素子分離領域及び前記第２素子分離領域にトレンチが形成され、
前記第１素子分離領域の前記トレンチ内部は熱酸化膜のみで充填され、
前記第２素子分離領域の前記トレンチ内部は、前記熱酸化膜とフィールド絶縁膜で充填されていることを特徴とする半導体装置。
【請求項１０】
前記第１の寸法は、１００ｎｍ以下であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２の寸法は、１００ｎｍ以上であり、且つ前記第１の寸法よりも５０ｎｍ以上大きいことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記フィールド絶縁膜は、２層以上の多層膜からなり、その少なくとも１層はシリコン酸化膜からなることを特徴とする請求項９〜１１の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び、半導体装置に関し、特に、半導体基板上に形成される半導体素子同士を電気的に分離するための素子分離構造の形成方法、及び、当該素子分離構造を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置における素子分離方法の１つとして、局所酸化（Local Oxidation of Silicon：ＬＯＣＯＳ）が知られている。これは、シリコン基板上にバッファ層として酸化シリコン膜を形成した後、窒化シリコン膜を酸化防止マスク層として形成し、窒化シリコン膜をパターニングした後、シリコン基板の表面を当該バッファ層酸化シリコン膜を介して熱酸化する技術である。
【０００３】
しかしながら、この方法では、シリコン基板を熱酸化する際、酸素、水分等の酸化種が窒化シリコン膜下のバッファ層酸化シリコン膜中にも侵入し、窒化シリコン膜下のシリコン基板表面も酸化させ、バーズビークと呼ばれる鳥の嘴状の酸化シリコン領域が形成される。バーズビークの形成された領域は、実質的に素子形成領域（活性領域）として使用できなくなるため、素子形成領域が狭くなる。
【０００４】
また、種々の寸法の開口を有する窒化シリコン膜を形成し、基板表面を熱酸化すると、開口部寸法の狭いシリコン基板表面に形成される酸化シリコン膜の厚さは開口部寸法の広いシリコン基板表面に形成される酸化シリコン膜よりも薄くなる。これをシニング（thinning）と呼ぶ。
【０００５】
半導体装置の微細化に伴い、バーズビークやシニングにより、半導体基板の全面積中で素子形成領域として使用できない面積が増加する。すなわち、素子形成領域が狭められる割合が増加し、半導体装置の高集積化の妨げとなる。
【０００６】
他に、素子分離構造を形成する技術として、半導体基板表面にトレンチ（溝）を形成し、トレンチ内に絶縁物や多結晶シリコンを埋め込むトレンチアイソレーション（ＴＩ）技術が知られている。この方法は、従来、深い素子分離構造を必要とするバイポーラトランジスタＬＳＩに用いられていたが、バーズビーク、シニングが共に生じないため、ＭＯＳトランジスタＬＳＩへの適用が進んでいる。ＭＯＳトランジスタＬＳＩでは、バイポーラトランジスタＬＳＩ程深い素子分離構造は必要としないため、深さ０．１〜１．０μｍ程度の比較的浅い溝で素子分離を行うことができる。この構造をシャロートレンチアイソレーション（Shallow Trench Isolation:ＳＴＩ）と呼ぶ。
【０００７】
以下に、図７から図１１を参照して、ＳＴＩの形成方法について説明する。尚、下記に示すＳＴＩ形成方法は、特許文献１に記載されている方法である。
【０００８】
先ず、シリコン基板１００の表面上に、例えば厚さ１０ｎｍの酸化シリコン膜１０２を熱酸化により形成する。この酸化シリコン膜１０２の上に、例えば厚さ１００ｎｍ〜１５０ｎｍの窒化シリコン膜１０４を化学気相堆積（Chemical Vapor Deposition：ＣＶＤ）法により形成する。酸化シリコン膜１０２は、シリコン基板１００と窒化シリコン膜１０４の間の応力を緩和するバッファ層として機能する。また、窒化シリコン膜１０４は、後の研磨工程においてストッパ層として機能する。
【０００９】
次に、窒化シリコン膜１０４上に、レジスト１０６をパターニングする。レジスト１０６の開口部は、素子分離構造を形成する領域を画定する。レジスト１０６下方のシリコン基板の領域は、素子を形成する活性領域となる。
【００１０】
次に、レジスト１０６をエッチングのマスクとして、開口部に露出した窒化シリコン膜１０２、その下の酸化シリコン膜１０２、及び、その下のシリコン基板１０４を、リアクティブイオンエッチング（Reactive Ion Etching：ＲＩＥ）により、例えば深さ０．５μｍ程度エッチングし、図７に示されるトレンチ１１２を形成する。
【００１１】
次に、トレンチ１１２内の露出したシリコン基板表面を熱酸化することで、図８に示されるように、例えば厚さ１０ｎｍの熱酸化シリコン膜１１４を形成する。
【００１２】
次に、図９ に示されるように、例えば、高密度プラズマ（ＨＤＰ：High Density Plasma）ＣＶＤ（Chemical Vapor Deposition）法により、シリコン基板１００上にフィールド絶縁膜として酸化シリコン膜１１６を全面に堆積し、トレンチ１１２内を酸化シリコン膜１１６で充填する。その後、酸化シリコン膜１１６を緻密化するために、例えば窒素雰囲気中９００〜１１００℃でシリコン基板１００をアニールする。
【００１３】
次に、窒化シリコン膜１０４をストッパとし、上方から化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）或いはリアクティブイオンエッチングにより、酸化シリコン膜１１６を研磨する。この結果、図１０に示されるように、窒化シリコン膜１０４によって画定されるトレンチ内にのみ、酸化シリコン膜１１６が残る。
【００１４】
次に、熱リン酸を用いるエッチングにより窒化シリコン膜１０４を除去する。次に、希フッ酸を用いて、シリコン基板１００表面上の酸化シリコン膜１０２を除去する。この時、トレンチを埋め込む酸化シリコン膜１１６もエッチングされ、図１１に示される素子分離構造が形成される。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平１０−５６０５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記従来技術を用いてＳＴＩを形成する際、素子の微細化が進みトレンチの幅が１００ｎｍより狭くなってくると、トレンチ深さに対してアスペクト比が大きくなるため、図１２に示すように、トレンチ内にフィールド絶縁膜としてのシリコン酸化膜１１６を不良無く充填することが困難になり、トレンチ内にフィールド絶縁膜の埋め込み不良１１７が発生する。トレンチ内のフィールド絶縁膜の充填が完全でないと、活性領域上に形成されるトランジスタの絶縁耐圧の低下、埋めこみ不良部にゲート配線が充填される事によるゲート配線のショート等、活性領域上に形成されるトランジスタの特性が悪化する。
【００１７】
本発明は上記従来技術に係る課題を鑑みてなされたものであり、その目的は、トレンチ内における絶縁膜の不良がなく、活性領域上に形成されるトランジスタの特性悪化が抑制される、信頼性の高いＳＴＩ素子分離構造の形成方法を提供することである。
【課題を解決するための手段】
【００１８】
上記課題を解決するための本発明に係る素子分離構造の形成方法は、半導体装置における、素子分離構造の形成方法であって、基板上に絶縁膜とＣＭＰストッパ膜を全面に、この順で形成する工程と、線幅が第１の寸法以下の第１素子分離領域と、線幅が前記第１の寸法より大きな第２の寸法以上の第２素子分離領域に開口部を有するレジストパターンを用いて、前記絶縁膜と前記ＣＭＰストッパ膜をパターニングする工程と、前記第１素子分離領域及び前記第２素子分離領域にトレンチを形成する工程と、前記トレンチ内の前記基板の露出面を熱酸化し、トレンチ熱酸化膜を形成し、前記第１素子分離領域上の前記トレンチ内を前記トレンチ熱酸化膜で充填する工程と、前記基板の全面にフィールド絶縁膜を堆積後、前記ＣＭＰストッパ膜が露出するまで前記フィールド絶縁膜を平坦化し、前記第２素子分離領域上の前記トレンチ内を前記フィールド絶縁膜で充填する工程と、前記ＣＭＰストッパ膜を除去する工程と、を有し、前記基板上の前記第１素子分離領域に前記トレンチ熱酸化膜のみからなる素子分離膜を、前記基板上の前記第２素子分離領域に前記トレンチ熱酸化膜と前記フィールド絶縁膜からなる素子分離膜を形成することを第１の特徴とする。
【００１９】
更に、本発明に係る素子分離構造の形成方法は、上記第１の特徴に加えて、前記第１の寸法は、１００ｎｍ以下であることを第２の特徴とする。
【００２０】
更に、本発明に係る素子分離構造の形成方法は、上記第１又は第２の何れかの特徴に加えて、前記第２の寸法は、１００ｎｍ以上であり、且つ前記第１の寸法よりも５０ｎｍ以上大きいことを第３の特徴とする。
【００２１】
更に、本発明に係る素子分離構造の形成方法は、上記第１乃至第３の何れかの特徴に加えて、前記フィールド絶縁膜は、少なくともＣＶＤ法により形成される膜を含んでなることを第４の特徴とする。
【００２２】
更に、本発明に係る素子分離構造の形成方法は、上記第４の特徴に加えて、前記フィールド絶縁膜は、少なくとも高密度プラズマＣＶＤ法により形成されるシリコン酸化膜を含んでなることを第５の特徴とする。
【００２３】
また、本発明に係る素子分離構造の形成方法は、上記第４の特徴に加えて、前記フィールド絶縁膜は、少なくともオゾンとＴＥＯＳを用いるＣＶＤ法により形成されるシリコン酸化膜を含んでなることを第６の特徴とする。
【００２４】
また、本発明に係る素子分離構造の形成方法は、上記第１乃至第３の何れかの特徴に加えて、前記フィールド絶縁膜は、少なくともスピン塗布法により形成される膜を含んでなることを第７の特徴とする。
【００２５】
更に、本発明に係る素子分離構造の形成方法は、上記第１乃至第７の何れかの特徴に加えて、前記フィールド絶縁膜は、２層以上の多層膜からなり、その少なくとも１層はシリコン酸化膜からなることを第８の特徴とする。
【００２６】
また、上記課題を解決するための本発明に係る半導体装置は、基板上に、線幅が第１の寸法以下の第１素子分離領域、及び、線幅が前記第１の寸法より大きな第２の寸法以上の第２素子分離領域と、前記第１素子分離領域により区画された第１活性領域、及び、前記第２素子分離領域により区画された第２活性領域と、を有し、基板上の前記第１素子分離領域及び前記第２素子分離領域にトレンチが形成され、前記第１素子分離領域の前記トレンチ内部は熱酸化膜のみで充填され、前記第２素子分離領域の前記トレンチ内部は、前記熱酸化膜とフィールド絶縁膜で充填されていることを第１の特徴とする。
【００２７】
更に、本発明に係る半導体装置は、上記第１の特徴に加えて、前記第１の寸法は、１００ｎｍ以下であることを第２の特徴とする。
【００２８】
更に、本発明に係る半導体装置は、上記第１又は第２の何れかの特徴に加えて、前記第２の寸法は、１００ｎｍ以上であり、且つ前記第１の寸法よりも５０ｎｍ以上大きいことを第３の特徴とする。
【００２９】
更に、本発明に係る半導体装置は、上記第１乃至第３の何れかの特徴に加えて、前記フィールド絶縁膜は、２層以上の多層膜からなり、その少なくとも１層はシリコン酸化膜からなることを第４の特徴とする。
【発明の効果】
【００３０】
本発明に依れば、半導体装置は、その線幅が第１の寸法以下となるように画定される第１素子分離領域、及び、その線幅が第２の寸法以上となるように画定される第１素子分離領域よりも線幅の広い第２素子分離領域を有し、当該半導体装置の製造において、第１素子分離領域に形成されるＳＴＩ構造を熱酸化膜のみで形成することで、従来例から工程数を増やす事なく、アスペクト比が大きな狭幅のトレンチ内に絶縁膜を不良なく充填する事ができ、良好な素子分離膜を形成することができる。
【００３１】
更に、研磨やフッ酸による耐性に優れる熱酸化膜のみで素子分離膜を形成することにより、研磨工程或いはフッ酸処理等の後工程における素子分離膜上面の膜減りを抑える事が可能となり、素子分離の埋めこみ膜の減少によるトランジスタ特性の劣化（逆狭チャネル化、ジャンクションリーク）が抑止され、信頼性の高い素子分離膜を第１素子分離領域上に形成する事が可能となる。
【００３２】
一方、第２素子分離領域に形成されるＳＴＩ構造は、トレンチ内の基板の露出面に熱酸化膜を形成後、更にフィールド絶縁膜を充填することにより形成される。ここで、第２の寸法は、第１の寸法よりも大きく、熱酸化膜形成後のトレンチ内部にフィールド絶縁膜を不良なく充填することが可能な大きさに設定され、これにより良好な素子分離膜を第２素子分離領域上に形成することができる。
【００３３】
即ち、本発明において、第１素子分離領域及び第２素子分離領域は、その線幅が第１の寸法以下か、或いは第２の寸法以上になるように画定され、その線幅が第１の寸法より広く第２の寸法よりも狭い領域が存在しないため、フィールド絶縁膜の充填に不具合が生じる領域が排除されている。線幅が第１の寸法以下の第１素子分離領域の狭幅のトレンチ内を熱酸化膜のみで充填し、線幅が第２の寸法以上の第２素子分離領域の幅広のトレンチ内を熱酸化膜とフィールド絶縁膜で充填することにより、第１素子分離領域及び第２素子分離領域の何れの素子分離領域においても、トレンチ内部に絶縁膜を不良無く充填することが可能になり、信頼性の高い素子分離膜を形成することができる。
【００３４】
ここで、第１の寸法は、半導体装置の最小加工寸法以上の線幅であり、１００ｎｍ以下に設定することが好ましい。ＳＴＩトレンチの幅が１００ｎｍ以下で、トレンチ深さに対してアスペクト比が大きく、従来のＣＶＤ法では不良なくフィールド絶縁膜を充填することが困難な場合であっても、熱酸化膜のみでトレンチ内を完全に充填することができるので、信頼性の高い素子分離膜を第１素子分離領域上に形成することができる。
【００３５】
更に、第２の寸法は、トレンチ熱酸化膜形成後のトレンチ内部にフィールド絶縁膜を不良なく充填することが可能な線幅として、第１の寸法よりも５０ｎｍ程度大きく設定することが好ましい。
【００３６】
フィールド絶縁膜の材質としては、ＣＶＤ法により形成される膜、例えば、高密度プラズマＣＶＤ法により形成される酸化膜（ＨＤＰ膜）、オゾンとＴＥＯＳ（Tetraethyl ortho silicate）を用いるＣＶＤ法により形成される酸化膜（Ｏ３−ＴＥＯＳ膜）、或いは、スピン塗布法により形成される酸化膜（ＳＯＧ（Silica on Glass）膜）を用いることができる。なかでも、ＨＤＰ膜が、研磨やフッ酸による耐性に優れるため、トレンチ熱酸化膜とＨＤＰ膜でトレンチ内部を埋め込むことにより、研磨工程或いはフッ酸処理工程等の後工程におけるフィールド絶縁膜上面の膜減りを抑えることができ、結果、当該膜減りによるトランジスタ特性の劣化（逆狭チャネル化、ジャンクションリーク）を抑えることができるので最も好ましい。或いは、フィールド絶縁膜は、２層以上の多層膜で構成され、その少なくとも１層がシリコン酸化膜であってもよい。
【００３７】
従って、本発明に依れば、半導体装置において、第１素子分離領域の狭幅のトレンチ内部は熱酸化膜のみで充填され、第２素子分離領域のトレンチ内部は熱酸化膜とフィールド絶縁膜で充填されることにより、信頼性の高い素子分離膜を第１素子分離領域上及び第２素子分離領域上に形成することができる。上記素子分離構造を有することで、当該第１素子分離領域により区画され素子分離される第１活性領域、及び当該第２素子分離領域により区画され素子分離される第２活性領域上に、共に良好な特性のトランジスタが形成された半導体装置を提供することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の素子分離構造の形成方法を模式的に示す工程断面図。
【図２】本発明の素子分離構造の形成方法を模式的に示す工程断面図。
【図３】本発明の素子分離構造の形成方法を模式的に示す工程断面図。
【図４】本発明の素子分離構造の形成方法を模式的に示す工程断面図。
【図５】本発明の素子分離構造の形成方法を模式的に示す工程断面図。
【図６】本発明の素子分離構造の形成方法を模式的に示す工程断面図。
【図７】従来技術に係る素子分離構造（ＳＴＩ）の形成方法を模式的に示す工程断面図。
【図８】従来技術に係る素子分離構造（ＳＴＩ）の形成方法を模式的に示す工程断面図。
【図９】従来技術に係る素子分離構造（ＳＴＩ）の形成方法を模式的に示す工程断面図。
【図１０】従来技術に係る素子分離構造（ＳＴＩ）の形成方法を模式的に示す工程断面。
【図１１】従来技術に係る素子分離構造（ＳＴＩ）の形成方法を模式的に示す工程断面図。
【図１２】従来技術において、フィールド絶縁膜の埋め込み不良を模式的に示す構造断面図。
【発明を実施するための形態】
【００３９】
以下に、本発明の一実施形態に係る素子分離構造の形成方法（以降、適宜「本発明方法」と称す）について以下に、詳細に説明する。図１〜図６は、本発明の素子分離構造の形成工程を模式的に示す工程断面図である。尚、以降に示される工程断面図では、適宜、要部が強調して示されており、図面上の各構成部分の寸法比と実際の寸法比とは必ずしも一致するものではない。
【００４０】
先ず、図１に示されるように、シリコン基板１００の表面上に、厚さが２ｎｍ〜２０ｎｍ（ここでは、１０ｎｍ）の酸化シリコン膜１０２を熱酸化により形成し、当該酸化シリコン膜１０２の上に、厚さが３０ｎｍ〜１５０ｎｍ（ここでは、７０ｎｍ）の、ＣＭＰストッパ膜としての窒化シリコン膜１０４をＬＰＣＶＤ（Low Pressure CVD：低圧化学気相堆積法）により形成する。ＬＰＣＶＤは、例えば、ソースガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を用いて、温度７５０℃で行うことができる。更に、窒化シリコン膜１０４の上に、感光性材料膜（レジスト）１０６を塗布し、露光現像することによりレジストパターンを形成する。当該レジストパターンは、素子形成領域（活性領域）上を覆うように形成され、その開口部が素子分離領域を画定する。
【００４１】
このとき、当該素子分離領域上に形成されるＳＴＩトレンチ内部に絶縁膜を不良無く埋め込むことができるように、レジスト１０６の開口部を以下の２つの領域に分けて設計する。
【００４２】
（１）ロジック回路のＳＲＡＭ部等が形成される領域であって、素子分離領域の最大線幅が、１００ｎｍ以下の第１の寸法で、例えば、３０ｎｍで回路設計を行う領域１０８。当該領域１０８を第１素子分離領域と呼ぶことにする。
【００４３】
（２）駆動電圧の供給回路等、前述ＳＲＡＭ以外の周辺回路が形成される領域であって、素子分離領域の最小線幅が、１００ｎｍ以上であって且つ第１の寸法よりも（例えば、５０ｎｍ以上）大きな第２の寸法で、例えば、１３０ｎｍで回路設計を行う領域１１０。当該領域１１０を第２素子分離領域と呼ぶことにする。
【００４４】
これにより、設計された第１素子分離領域１０８及び第２素子分離領域１１０は、何れも、その線幅が３０ｎｍより広く１３０ｎｍより狭い領域を持たないことになる。
【００４５】
次に、図２に示されるように、レジスト１０６をマスクとして、窒化シリコン膜１０６、酸化シリコン膜１０４、シリコン基板１００をエッチングすることで、トレンチ１１２ａ，１１２ｂを形成する。ここで、窒化シリコン膜１０６、酸化シリコン膜１０４のエッチングは、例えば、ＣＦ４、ＣＨＦ３、Ａｒ、Ｏ２の混合ガスをエッチングガスとして用いることができる。また、シリコン基板１００のエッチングは、例えば、Ｃｌ２とＯ２の混合ガスをエッチングガスとして用いることができる。
【００４６】
これにより、シリコン基板１００は、例えば１６０ｎｍ〜４００ｎｍ、ここでは、深さ２００ｎｍ程度エッチングされ、第１素子分離領域１０８上に、その幅が３０ｎｍの狭幅のトレンチ１１２ａが、第２素子分離領域１１０上に、その幅が１３０ｎｍのトレンチ１１２ｂが形成される。
【００４７】
その後、レジスト１０６を除去する。尚、窒化シリコン膜１０４と酸化シリコン膜１０２のエッチング後にレジスト１０６を除去し、パターニングされた窒化シリコン膜１０４と酸化シリコン膜１０２をマスクとしてシリコン基板１００をエッチングすることにより、トレンチ１１２ａと１１２ｂを形成してもよい。
【００４８】
その後、図３に示されるように、トレンチ１１２ａと１１２ｂ内のシリコン基板１１０の露出面を熱酸化し、厚さが１ｎｍ〜１００ｎｍ（ここでは、３５ｎｍ）のトレンチ熱酸化膜１１４を形成する。これにより、第１素子分離領域１０８上のトレンチ１１２ａはトレンチ熱酸化膜１１４で完全に充填されるが、第２素子分離領域１１０上のトレンチ１１２ｂはトレンチ熱酸化膜１１４で完全に充填されていない。また、第１素子分離領域のトレンチの幅は、熱酸化後およそ６０ｎｍとなる。
【００４９】
次に、図４に示すように、ＨＤＰ−ＣＶＤ（高密度プラズマ化学気相成長法）により、フィールド絶縁膜１１６として酸化シリコン膜（ＨＤＰ膜）を全面に形成する。これにより、第２素子分離領域１１０上のトレンチ１１２ｂもトレンチ熱酸化膜１１４、及びフィールド絶縁膜１１６により完全に充填される。尚、当該ＨＤＰ膜の形成には、ソースガスとしてＳｉＨ４とＯ２とＨｅの混合ガス、又はＳｉＨ４とＯ２とＨ２の混合ガスを用いることができる。また、当該フィールド絶縁膜の形成については、ＨＤＰ膜のほか、オゾンとＴＥＯＳをソースとするＣＶＤ法による酸化シリコン膜（Ｏ３−ＴＥＯＳ膜）の成膜、或いは、スピン塗布法によるＳＯＧ膜の成膜でもよい。しかしながら、研磨、フッ酸処理による耐性に優れるＨＤＰ膜が、後工程における研磨工程やフッ酸処理によるフィールド絶縁膜１１６の膜減りを抑えることができるので最も好ましい。また、本実施形態ではフィールド絶縁膜１１６単層での成膜を行っているが、例えば、ＬＰＣＶＤ法により形成される窒化シリコン膜と酸化シリコン膜との多層積層構造であってもよい。
【００５０】
次に、図５に示すように、化学的機械研磨（ＣＭＰ）を行い、窒化シリコン膜１０４をストッパとして、窒化シリコン膜１０４上のフィールド絶縁膜１１６を除去する。当該ＣＭＰは、例えば、酸化シリコンまたは酸化セリウムを砥粒とする研磨剤を用いて行い、窒化シリコン膜１０４の研磨速度をフィールド絶縁膜１１６の研磨速度よりも小さくすることにより、窒化シリコン膜１０４を研磨のストッパとして機能させる。
【００５１】
その後、窒化シリコン膜１０４の上面に形成される自然酸化膜、及び、トレンチの上部に形成される不要なフィールド絶縁膜１１６をフッ酸処理により除去した後、９００〜１１００℃（ここでは、１０００℃ ）、３０分のアニールを行い、フィールド絶縁膜１１６を緻密化する。尚、アニールの工程はＣＭＰ前に行ってもよい。
【００５２】
その後、加熱燐酸（Ｈ３ＰＯ４）によるウェットエッチングにより窒化シリコン膜１０４を除去することにより、図６に示される素子分離構造が形成される。
【００５３】
本発明方法で形成された素子分離構造は、従来例から工程数を増やす事なく微細化が可能であり、第１素子分離領域のトレンチ内部はトレンチ熱酸化膜１１４のみで充填され、第２素子分離領域のトレンチ内部はトレンチ熱酸化膜１１４とフィールド絶縁膜１１６で充填されることにより、信頼性の高い素子分離膜が第１素子分離領域及び第２素子分離領域の双方に形成されている。これにより、当該第１素子分離領域により区画され素子分離される第１活性領域、及び当該第２素子分離領域により区画され素子分離される第２活性領域上に、良好な特性のトランジスタを形成することができる。
【００５４】
以上、本願発明者らによってなされた発明を、上記実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【産業上の利用可能性】
【００５５】
本発明は、半導体装置の製造方法として利用可能であり、特に、半導体装置における素子分離構造の形成に利用することができる。
【符号の説明】
【００５６】
１００：  半導体基板
１０２：  酸化シリコン膜
１０４：  窒化シリコン膜
１０６：  レジスト
１０８：  第１素子分離領域
１１０：  第２素子分離領域
１１２，１１２ａ，１１２ｂ：  トレンチ
１１４：  トレンチ熱酸化膜
１１６：  フィールド絶縁膜
１１７：  絶縁膜の埋め込み不良
【図１】
2011066124.tif 000003
【図２】
2011066124.tif 000004
【図３】
2011066124.tif 000005
【図４】
2011066124.tif 000006
【図５】
2011066124.tif 000007
【図６】
2011066124.tif 000008
【図７】
2011066124.tif 000009
【図８】
2011066124.tif 000010
【図９】
2011066124.tif 000011
【図１０】
2011066124.tif 000012
【図１１】
2011066124.tif 000013
【図１２】
2011066124.tif 000014