(57)【要約】【課題】ゲート長の加工ばらつきに起因する特性劣化を確実に抑制できる半導体装置の製造方法を提供する。【解決手段】ゲート長及びオフセットサイドウォール長のそれぞれの設計値からのズレ量と、トランジスタの特性を設計値に設定するためのソース／ドレイン・エクステンション領域のドーズ量との相関関係を予め求めておく。ゲート長及びオフセットサイドウォール長を実測した後、ゲート長及びオフセットサイドウォール長のそれぞれの実測値の設計値からのズレ量、並びに前記相関関係に基づいて、ソース／ドレイン・エクステンション領域のドーズ量を、トランジスタの特性の設計値からのズレ量が所定の範囲内に収まるように調整する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、前記ゲート電極の側面上に形成されたオフセットサイドウォールスペーサと、前記半導体基板の表面部における前記ゲート電極の両側に形成されたソース／ドレイン・エクステンション領域とを有するトランジスタを備えた半導体装置の製造方法であって、
前記半導体装置の製造前に、前記ゲート電極のゲート長の設計値からのズレ量及び前記オフセットサイドウォールスペーサのスペーサ長の設計値からのズレ量と、前記トランジスタの特性を設計値に設定するために前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量との相関関係を求めておく工程（ａ）と、
前記ゲート電極を形成した後、前記ゲート電極のゲート長を実測する工程（ｂ）と、
前記オフセットサイドウォールスペーサを形成した後、前記オフセットサイドウォールスペーサのスペーサ長を実測する工程（ｃ）と、
前記工程（ｂ）で実測された前記ゲート電極のゲート長の設計値からのズレ量、前記工程（ｃ）で実測された前記オフセットサイドウォールスペーサのスペーサ長の設計値からのズレ量、及び、前記工程（ａ）で求めた相関関係に基づいて、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を、前記トランジスタの特性の設計値からのズレ量が所定の範囲内に収まるように調整する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記オフセットサイドウォールスペーサを含む前記ゲート電極のゲート長を実測し、当該実測値から、前記工程（ｂ）で実測された前記ゲート電極のゲート長を減じた値の半分を、前記オフセットサイドウォールスペーサのスペーサ長として算出する工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記トランジスタの特性は、前記ゲート電極の閾値電圧であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記ゲート電極と前記ソース／ドレイン・エクステンション領域とがオーバーラップするように、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を調整する工程を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｂ）で実測された前記ゲート電極のゲート長が小さいほど、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を小さくする工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｃ）で実測された前記オフセットサイドウォールスペーサのスペーサ長が設計値よりも大きい場合において、前記工程（ｂ）で実測された前記ゲート電極のゲート長が所定値よりも小さくなった場合、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量の低減を抑制する工程を含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記ゲート電極と前記ソース／ドレイン・エクステンション領域とが０．５ｎｍ以上オーバーラップするように、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を調整する工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜４のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｂ）で実測された前記ゲート電極のゲート長が大きいほど、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を大きくする工程を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記工程（ｃ）で実測された前記オフセットサイドウォールスペーサのスペーサ長が設計値よりも小さい場合において、前記工程（ｂ）で実測された前記ゲート電極のゲート長が所定値よりも大きくなった場合、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量の増大を抑制する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８又は９に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記ゲート電極と前記ソース／ドレイン・エクステンション領域とが５ｎｍ以下オーバーラップするように、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を調整する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）を備えた半導体装置の製造方法に関し、特に９０ｎｍ世代以降のオフセットサイドウォール構造及びソース／ドレイン・エクステンション構造を有するＭＩＳＦＥＴを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んだ結果、寸法ばらつきが回路特性に与える影響が相対的に大きくなっている。特に、ＭＩＳＦＥＴのゲート長のばらつきは、ＭＩＳＦＥＴの特性に大きな影響を与えるため、ゲート電極加工工程においては、非常に厳しい寸法管理が必要とされる。一方、より高い寸法精度を得るためには、より波長の短い露光機の導入や、空気より屈折率の高い水をレンズとウェハとの間の光導波領域に積極的に利用する液浸露光機の導入等が必要となるが、これらの導入は、コスト上昇の非常に大きな要因となっている。
【０００３】
そこで、ゲート長の仕上がり差（設計値からのズレ）を、ＭＩＳＦＥＴの特性に大きな影響を持つ後工程で補償することによって、ＭＩＳＦＥＴの特性ばらつきを低減するフィードフォワード技術が提案されている。
【０００４】
例えば特許文献１には、ゲート長の仕上がり寸法の設計値からのズレ量と、ＭＩＳＦＥＴの特性を設計値と一致させるのに必要なソース／ドレイン・エクステンション領域のドーズ量との関係を予め定式化しておき、ゲート長の仕上がり寸法の実測値と設計値とのズレ量、及び定式化した関係に基づいて、後工程であるソース／ドレイン・エクステンション領域形成工程における注入ドーズ量を補正する手法が開示されている。この手法では、ゲート長がばらついても、ソース／ドレイン・エクステンション領域のドーズ量を調整し、実効チャネル長を所定範囲内に保つことによって、ＭＩＳＦＥＴの特性ばらつきを低減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３０８３１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述のフィードフォワード技術を用いた従来の半導体装置の製造方法によって、９０ｎｍ世代以降のＭＩＳＦＥＴを形成した場合、所望のトランジスタ特性が得られなかったり、リーク特性が劣化したりする等の問題が生じる。
【０００７】
前記に鑑み、本発明は、ゲート長の加工ばらつきに起因する特性劣化を確実に抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、特許文献１に開示されているフィードフォワード技術を９０ｎｍ世代以降のＭＩＳＦＥＴの形成に適用しても、ゲート長の加工ばらつきに起因する特性劣化を抑制できない原因について、本願発明者らが種々の検討を行ったところ、次のような知見を得た。
【０００９】
ＭＩＳＦＥＴの微細化が９０ｎｍ世代以降に進むと、
（１）ゲート電極とソース／ドレイン・エクステンション領域とのオーバーラップ量のスケーリングが困難になること、及び
（２）ソース／ドレイン・エクステンション領域を浅接合化すると、ソース／ドレイン・エクステンション領域の表面近傍濃度がより濃くなり、ソース／ドレイン・エクステンション領域の表面部で空乏化が生じにくくなること
等の要因によって、ゲート電極とソース／ドレイン・エクステンション領域とのオーバーラップ容量が低減されず逆に増加傾向となる。その結果、ＧＩＤＬ（Gate Induced Drain Leakage）などのリーク電流が増加して回路特性が劣化しやすくなる等の問題が生じる。
【００１０】
そこで、ゲート電極の側面上にオフセットサイドウォールスペーサを形成し、その後、ゲート電極及びオフセットサイドウォールスペーサをマスクとして、不純物注入を実施してソース／ドレイン・エクステンション領域を形成することによって、ゲート電極とソース／ドレイン・エクステンション領域とのオーバーラップ量（つまりオーバーラップ容量）をスペーサ長の調整により適正化している。これにより、ＧＩＤＬなどのリーク電流を抑制しつつ、回路特性を向上させることができる。
【００１１】
ところが、前述のようなオフセットサイドウォール構造及びソース／ドレイン・エクステンション構造を有するＭＩＳＦＥＴの形成に、特許文献１に開示されているフィードフォワード技術を適用した場合、ゲート長のばらつきを考慮してソース／ドレイン・エクステンション領域のドーズ量を調整しているものの、その際に、オフセットサイドウォールスペーサのスペーサ長（以下、オフセットサイドウォール長と称する）のばらつきは考慮されていないので、当該ばらつきを補償することはできない。
【００１２】
また、ゲート長の設計値からのズレ方向とオフセットサイドウォール長の設計値からのズレ方向とが反対である場合には、以下のような問題が発生する。
（１）ゲート長が設計値よりも短く且つオフセットサイドウォール長が設計値よりも長い場合
ゲート長が設計値よりも短いため、ソース／ドレイン・エクステンション領域のドーズ量は相対的に小さくなる方向に制御されるが、そうすると、オフセットサイドウォール長が設計値よりも長いことに起因して、ゲート電極とソース／ドレイン・エクステンション領域とのオーバーラップ長が小さくなり、最悪、ゲート電極とソース／ドレイン・エクステンション領域とがオーバーラップしなくなる（オフセットトランジスタとなってしまう）。
（２）ゲート長が設計値よりも長く且つオフセットサイドウォール長が設計値よりも短い場合
ゲート長が設計値よりも長いため、ソース／ドレイン・エクステンション領域のドーズ量は相対的に大きくなる方向に制御されるが、そうすると、オフセットサイドウォール長が設計値よりも短いことに起因して、ゲート電極とソース／ドレイン・エクステンション領域とのオーバーラップ長が大きくなり、最悪、当該オーバーラップ長が過剰になる。ゲート電極とソース／ドレイン・エクステンション領域とのオーバーラップ長が過剰になると、ＧＩＤＬなどのリーク電流が増加して回路特性が悪化する。
【００１３】
以上のような知見に基づき、本願発明者らは、オフセットサイドウォール構造及びソース／ドレイン・エクステンション構造を有するＭＩＳＦＥＴにおいて、ゲート長及びオフセットサイドウォール長の加工ばらつきに起因する特性劣化を抑制できる以下の発明を想到した。
【００１４】
すなわち、本発明に係る半導体装置の製造方法は、半導体基板上に形成されたゲート電極と、前記ゲート電極の側面上に形成されたオフセットサイドウォールスペーサと、前記半導体基板の表面部における前記ゲート電極の両側に形成されたソース／ドレイン・エクステンション領域とを有するトランジスタを備えた半導体装置の製造方法であって、前記半導体装置の製造前に、前記ゲート電極のゲート長の設計値からのズレ量及び前記オフセットサイドウォールスペーサのスペーサ長の設計値からのズレ量と、前記トランジスタの特性を設計値に設定するために前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量との相関関係を求めておく工程（ａ）と、前記ゲート電極を形成した後、前記ゲート電極のゲート長を実測する工程（ｂ）と、前記オフセットサイドウォールスペーサを形成した後、前記オフセットサイドウォールスペーサのスペーサ長を実測する工程（ｃ）と、前記工程（ｂ）で実測された前記ゲート電極のゲート長の設計値からのズレ量、前記工程（ｃ）で実測された前記オフセットサイドウォールスペーサのスペーサ長の設計値からのズレ量、及び、前記工程（ａ）で求めた相関関係に基づいて、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を、前記トランジスタの特性の設計値からのズレ量が所定の範囲内に収まるように調整する工程（ｄ）とを備えている。
【００１５】
本発明に係る半導体装置の製造方法によると、ゲート長及びオフセットサイドウォール長のそれぞれの設計値からのズレ量と、トランジスタの特性を設計値に設定するためのソース／ドレイン・エクステンション領域のドーズ量との相関関係を予め求めておき、ゲート長及びオフセットサイドウォール長を実測した後、ゲート長及びオフセットサイドウォール長のそれぞれの実測値の設計値からのズレ量、並びに前記相関関係に基づいて、ソース／ドレイン・エクステンション領域のドーズ量を、トランジスタの特性の設計値からのズレ量が所定の範囲内に収まるように調整する。すなわち、ゲート長のばらつきのみならずオフセットサイドウォール長のばらつきも考慮して、ソース／ドレイン・エクステンション領域のドーズ量を調整できるので、オフセットサイドウォール構造及びソース／ドレイン・エクステンション構造を有するＭＩＳＦＥＴにおいて、ゲート長及びオフセットサイドウォール長の加工ばらつきに起因するトランジスタ特性の劣化を抑制することができる。
【００１６】
また、本発明に係る半導体装置の製造方法によると、ゲート長及びオフセットサイドウォール長の両方のばらつきを考慮して、ソース／ドレイン・エクステンション領域のドーズ量を調整できるため、ゲート長が設計値よりも短く且つオフセットサイドウォール長が設計値よりも長い場合にも、ゲート電極とソース／ドレイン・エクステンション領域とのオーバーラップ不足を防止できると共に、ゲート長が設計値よりも長く且つオフセットサイドウォール長が設計値よりも短い場合にも、ゲート電極とソース／ドレイン・エクステンション領域とのオーバーラップ過剰を防止できる。従って、リーク特性や回路特性等の劣化を防止してチップ特性の向上を図ることができる。
【００１７】
本発明に係る半導体装置の製造方法において、前記工程（ｃ）は、前記オフセットサイドウォールスペーサを含む前記ゲート電極のゲート長を実測し、当該実測値から、前記工程（ｂ）で実測された前記ゲート電極のゲート長を減じた値の半分を、前記オフセットサイドウォールスペーサのスペーサ長として算出する工程を含んでいてもよい。このようにすると、オフセットサイドウォール長を簡単に算出することができる。
【００１８】
本発明に係る半導体装置の製造方法において、前記トランジスタの特性は、前記ゲート電極の閾値電圧や飽和電流等であってもよい。
【００１９】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）は、前記ゲート電極と前記ソース／ドレイン・エクステンション領域とがオーバーラップするように、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を調整する工程を含んでいてもよい。このようにすると、ゲート電極とソース／ドレイン・エクステンション領域とがオーバーラップしなくなる（オフセットトランジスタとなってしまう）事態を回避することができる。
【００２０】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）は、前記工程（ｂ）で実測された前記ゲート電極のゲート長が小さいほど、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を小さくする工程を含んでいてもよい。このようにすると、実効チャネル長を所定範囲内に保つことによって、トランジスタの特性ばらつきを低減することができる。この場合、前記工程（ｄ）は、前記工程（ｃ）で実測された前記オフセットサイドウォールスペーサのスペーサ長が設計値よりも大きい場合において、前記工程（ｂ）で実測された前記ゲート電極のゲート長が所定値よりも小さくなった場合、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量の低減を抑制する工程を含んでいてもよい。例えば、前記工程（ｂ）で実測された前記ゲート電極のゲート長が所定値よりも小さくなった場合には、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を一定にしてもよい。このようにすると、ゲート電極とソース／ドレイン・エクステンション領域とのオーバーラップ不足（最悪、ゲート電極とソース／ドレイン・エクステンション領域とがオーバーラップしなくなること）を防止できるので、トランジスタ特性の劣化を防止できる。尚、ウェハレベルで本発明を実施する場合、ウェハ内でのバラツキを考慮して、ゲート電極とソース／ドレイン・エクステンション領域とを確実にオーバーラップさせるためには、両者のオーバーラップ長は０．５ｎｍ程度以上であることが好ましい。
【００２１】
本発明に係る半導体装置の製造方法において、前記工程（ｄ）は、前記工程（ｂ）で実測された前記ゲート電極のゲート長が大きいほど、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を大きくする工程を含んでいてもよい。このようにすると、実効チャネル長を所定範囲内に保つことによって、トランジスタの特性ばらつきを低減することができる。この場合、前記工程（ｄ）は、前記工程（ｃ）で実測された前記オフセットサイドウォールスペーサのスペーサ長が設計値よりも小さい場合において、前記工程（ｂ）で実測された前記ゲート電極のゲート長が所定値よりも大きくなった場合、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量の増大を抑制する工程を含んでいてもよい。例えば、前記工程（ｂ）で実測された前記ゲート電極のゲート長が所定値よりも大きくなった場合には、前記ソース／ドレイン・エクステンション領域に注入される不純物のドーズ量を一定にしてもよい。このようにすると、ゲート電極とソース／ドレイン・エクステンション領域とのオーバーラップ過剰を防止できるので、リーク特性や回路特性等の劣化を防止できる。尚、ゲート電極とソース／ドレイン・エクステンション領域とのオーバーラップ過剰、つまり実効チャネル長の減少に起因するＧＩＤＬなどのリーク電流の発生を確実に防止するためには、両者のオーバーラップ長は５ｎｍ程度以下であることが好ましい。
【発明の効果】
【００２２】
本発明によると、ゲート長のばらつきのみならずオフセットサイドウォール長のばらつきも考慮して、ソース／ドレイン・エクステンション領域のドーズ量を調整できるので、オフセットサイドウォール構造及びソース／ドレイン・エクステンション構造を有するＭＩＳＦＥＴにおいて、ゲート長及びオフセットサイドウォール長の加工ばらつきに起因するトランジスタ特性の劣化を抑制することができる。
【図面の簡単な説明】
【００２３】
【図１】図１（ａ）〜（ｇ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図２は、本発明の第１の実施形態に係る半導体装置の製造方法におけるエクステンション注入のドーズ量に対するフィード・フォワード制御によって製造ばらつきを補償する手法を示すフローチャートである。
【図３】図３（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法におけるゲート長及びオフセットサイドウォール長のズレをエクステンション注入のドーズ量によって補償する手法の一例を説明する図である。
【図４】図４は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法におけるゲート長及びオフセットサイドウォール長のズレをエクステンション注入のドーズ量によって補償する手法の一例を説明する図である。
【発明を実施するための形態】
【００２４】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００２５】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、具体例を挙げて、図１（ａ）〜（ｇ）、図２、図３（ａ）〜（ｅ）を参照しながら説明する。図１（ａ）〜（ｇ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図２は、本発明の第１の実施形態に係る半導体装置の製造方法におけるエクステンション注入のドーズ量に対するフィード・フォワード制御によって製造ばらつきを補償する手法を示すフローチャートである。図３（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法におけるゲート長及びオフセットサイドウォール長のズレをエクステンション注入のドーズ量によって補償する手法の一例を説明する図である。
【００２６】
まず、図１（ａ）に示すように、例えば埋め込み素子分離（Shallow trench Isolation：ＳＴＩ）法により、例えばシリコン領域等の半導体領域を有する一導電型の基板（以下、半導体基板と称する）１の上部に、トレンチ内に絶縁膜が埋め込まれてなる素子分離領域２を選択的に形成する。これにより、半導体基板１における素子分離領域２に囲まれた領域が活性領域３となる。その後、図示は省略しているが、半導体基板１に対してＰ型不純物をイオン注入することにより、Ｐ型ウェル及びＰ型パンチスルーストッパを形成する。ここで、Ｐ型ウェルの注入条件は、例えば、注入イオン種がＢ（ボロン）、注入エネルギーが２００ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2であり、Ｐ型パンチスルーストッパの注入条件は、例えば、注入イオン種がＢ、注入エネルギーが１００ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2である。その後、半導体基板１に対してＰ型不純物をイオン注入することにより、活性領域３の上部にＮ型ＭＩＳＦＥＴのチャネル領域４を形成する。ここで、チャネル領域４の注入条件は、例えば、注入イオン種がＢ、注入エネルギーが３０ｋｅＶ、注入ドーズ量が２×１０12ｃｍ-2である。
【００２７】
その後、図１（ａ）に示すように、半導体基板１上に例えば膜厚２ｎｍのシリコン酸化膜からなるゲート絶縁膜５を形成した後、当該ゲート絶縁膜５上に、例えばポリシリコンからなるゲート電極膜６を堆積する。
【００２８】
次に、ゲート電極膜６上に、ゲートパターン形状を有するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクにして、ドライエッチングにより、ゲート電極膜６及びゲート絶縁膜５を順次パターニングして、図１（ｂ）に示すように、活性領域３上にゲート絶縁膜５を介してゲート電極６Ａを形成する。
【００２９】
ここで、図２のステップＳ１として、例えば測長ＳＥＭ（scanning electron microscope）などを用いて、ゲート電極６Ａのゲート長Ｌｇを測定する。この時、測定対象のパターンは、実回路パターンであってもよいし、測長専用のパターンであってもよいし、又は電気特性モニター用のＴＥＧ（test element group）パターン等であってもよい。また、測長専用のパターンやＴＥＧパターン等を用いる場合、これらのパターンの測定値と実回路パターンの代表値との相関関係（差分、比率など）が明確であれば、測長専用のパターンやＴＥＧパターン等の寸法は、実回路パターンの寸法と異なっていてもよい。
【００３０】
次に、ゲート電極６Ａ上を含む半導体基板１上に、例えば厚さ５ｎｍ程度のシリコン窒化膜（ＳｉＮ膜）を堆積した後、当該ＳｉＮ膜に対してエッチバックを行うことにより、図１（ｃ）に示すように、ゲート電極６Ａの側面上にオフセットサイドウォールスペーサ７を形成する。
【００３１】
ここで、図２のステップＳ２として、例えば測長ＳＥＭなどを用いて、オフセットサイドウォールスペーサ７を含むゲート電極６Ａのゲート長Ｌｇｓを測定する。この時、測定対象のパターンは、ステップＳ１で使用したパターンと同じパターンである。
【００３２】
続いて、図２のステップＳ３として、オフセットサイドウォールスペーサ７のスペーサ長（以下、オフセットサイドウォール長）Ｌｓを、例えば計算式Ｌｓ＝（Ｌｇｓ−Ｌｇ）／２を用いて算出する。ここで、ＬｇはステップＳ１で測定されたゲート長Ｌｇであり、ＬｇｓはステップＳ２で測定されたゲート長Ｌｇｓである。
【００３３】
続いて、図２のステップＳ４として、ステップＳ１で測定されたゲート長Ｌｇの設計値からのズレ量ΔＬｇ、及びステップＳ３で求めたオフセットサイドウォール長Ｌｓの設計値からのズレ量ΔＬｓに基づいて、エクステンション注入のドーズ量の補正を行う。具体的には、半導体装置の製造を開始する前に、ゲート長Ｌｇの設計値からのズレ量ΔＬｇ及びオフセットサイドウォール長Ｌｓの設計値からのズレ量ΔＬｓと、トランジスタの特性（例えば閾値電圧）を設計値に設定するためにソース／ドレイン・エクステンション領域に注入される不純物のドーズ量（つまりエクステンション注入のドーズ量）Ｄｅｘｔとの相関関係を求めておき、当該相関関係に、実測されたΔＬｇ及びΔＬｓを適用することにより、ドーズ量Ｄｅｘｔを、トランジスタの特性の設計値からのズレ量が所定の範囲内（例えば閾値電圧のばらつきが２０ｍＶ以内）に収まるように調整する。
【００３４】
図３（ａ）は、ΔＬｇに対する閾値電圧Ｖｔの感度を示しており、図３（ｂ）は、ΔＬｓに対する閾値電圧Ｖｔの感度を示しており、図３（ｃ）は、ドーズ量Ｄｅｘｔの補正量（エクステンションドーズ補正量）ΔＤｅｘｔに対する閾値電圧Ｖｔの感度を示しており、図３（ｄ）は、ΔＬｇ及びΔＬｓに対する閾値電圧Ｖｔの感度を示している。また、図３（ｅ）は、ΔＬｇ及びΔＬｓと、閾値電圧Ｖｔを設計値に設定するためのエクステンションドーズ補正量ΔＤｅｘｔとの関係を示している。ここで、例えば、図３（ａ）〜図３（ｄ）に示す各関係に基づいて、図３（ｅ）に示す関係を求めることができる。
【００３５】
尚、図３（ａ）〜図３（ｅ）に示す各関係は、一例として、ゲート長Ｌｇの設計値が４０ｎｍ、オフセットサイドウォール長Ｌｓの設計値が５ｎｍ、ドーズ量（Ｌｇ、Ｌｓが設計値通りの場合に閾値電圧を設計値通りに設定するためのドーズ量）が１×１０15／ｃｍ2 、注入種が砒素（Ａｓ）、注入エネルギーが２ｋｅＶ、注入角度（基板主面の法線方向に対する傾き角）が０°の条件で得られたものである。また、図３（ａ）〜図３（ｅ）に示す各関係を得るために、例えば、様々なゲート長やオフセットサイドウォール長を持つＴＥＧパターンを用いてもよい。この場合、ＴＥＧパターンの測定値と実回路パターンの代表値との相関関係（差分、比率など）が明確であれば、ＴＥＧパターンの寸法は、実回路パターンの寸法と異なっていてもよい。
【００３６】
次に、図１（ｄ）に示すように、ゲート電極６Ａ及びオフセットサイドウォールスペーサ７をマスクとして、前述のステップＳ４で例えば図３（ｅ）に示す関係に基づいて得られたエクステンションドーズ補正量ΔＤｅｘｔによって調整されたドーズ量Ｄｅｘｔを用いて、活性領域３にｎ型不純物として例えばＡｓイオンを注入することによって、Ｎ型のソース／ドレイン・エクステンション領域１０を形成する。ここで、調整前のドーズ量Ｄｅｘｔは例えば１×１０15／ｃｍ2 であり、注入エネルギーは例えば２ｋｅＶである。
【００３７】
尚、ソース／ドレイン・エクステンション領域１０の形成前に、例えばボロン（Ｂ）イオンの注入によってポケット領域（図示省略）を形成してもよい。この場合、注入ドーズ量は例えば１×１０13／ｃｍ2 であり、注入エネルギーは例えば１０ｋｅＶである。
【００３８】
次に、例えばＣＶＤ（chemical vapor deposition ）法により、半導体基板１上の全面に、例えば膜厚５０ｎｍのシリコン酸化膜からなる絶縁膜を堆積した後、当該絶縁膜に対して異方性エッチングによるエッチバックを行うことにより、図１（ｅ）に示すように、ゲート電極６Ａの側面上にオフセットサイドウォールスペーサ７を挟んでサイドウォールスペーサ１１を形成する。
【００３９】
次に、図１（ｆ）に示すように、ゲート電極６Ａ、オフセットサイドウォールスペーサ７及びサイドウォールスペーサ１１をマスクとして、活性領域３にｎ型不純物として例えばＡｓイオンを注入することによって、Ｎ型のソース／ドレイン領域１２を形成する。ここで、注入ドーズ量は例えば５×１０15／ｃｍ2 であり、注入エネルギーは例えば１０ｋｅＶである。その後、半導体基板１に対して、例えば１０５０℃の温度でスパイクＲＴＡ（rapid thermal annealing ）処理を行い、それによって、ソース／ドレイン・エクステンション領域１０及びソース／ドレイン領域１２に注入されている不純物を活性化させる。
【００４０】
次に、半導体基板１上の全面に、例えばスパッタリング法により、例えば膜厚１０ｎｍのニッケル（Ｎｉ）膜からなるシリサイド用金属膜（図示省略）を堆積する。その後、例えば窒素雰囲気中において、半導体基板１に対して、例えば３２０℃の温度で１回目のＲＴＡ処理を行い、ソース／ドレイン領域１２及びゲート電極６Ａのそれぞれの上部に含まれるシリコンと、前記シリサイド用金属膜に含まれるニッケルとを反応させる。その後、例えば硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１を浸漬することにより、素子分離領域２及びサイドウォールスペーサ１１等の上に残存する未反応の前記シリサイド用金属膜を除去する。その後、半導体基板１に対して、１回目のＲＴＡ処理の温度よりも高い温度（例えば５５０℃）で２回目のＲＴＡ処理を行う。これにより、図１（ｇ）に示すように、ソース／ドレイン領域１２及びゲート電極６Ａのそれぞれの上部に、ニッケルシリサイド膜（ＮｉＳｉ膜）からなるシリサイド膜１３が形成される。
【００４１】
以上に説明した第１の実施形態によると、ゲート長Ｌｇ及びオフセットサイドウォール長Ｌｓのそれぞれの設計値からのズレ量ΔＬｇ及びΔＬｓと、トランジスタの特性を設計値に設定するためのソース／ドレイン・エクステンション領域１０のドーズ量Ｄｅｘｔとの相関関係を予め求めておき、ゲート長Ｌｇ及びオフセットサイドウォール長Ｌｓを実測した後、ゲート長Ｌｇ及びオフセットサイドウォール長Ｌｓのそれぞれの実測値の設計値からのズレ量ΔＬｇ及びΔＬｓ、並びに前記相関関係に基づいて、ソース／ドレイン・エクステンション領域１０のドーズ量を、トランジスタの特性の設計値からのズレ量が所定の範囲内に収まるように調整する。すなわち、ゲート長Ｌｇのばらつきのみならずオフセットサイドウォール長Ｌｓのばらつきも考慮して、ソース／ドレイン・エクステンション領域１０のドーズ量を調整できるので、オフセットサイドウォール構造及びソース／ドレイン・エクステンション構造を有するＭＩＳＦＥＴにおいて、ゲート長Ｌｇ及びオフセットサイドウォール長Ｌｓの加工ばらつきに起因するトランジスタ特性の劣化を抑制することができる。
【００４２】
尚、第１の実施形態において、トランジスタの特性として閾値電圧Ｖｔを対象として、ソース／ドレイン・エクステンション領域１０のドーズ量の調整を行ったが、これに代えて、飽和電流等のトランジスタ特性を対象として、ソース／ドレイン・エクステンション領域１０のドーズ量の調整を行ってもよい。
【００４３】
また、第１の実施形態において、オフセットサイドウォールスペーサ７を含むゲート電極６Ａのゲート長Ｌｇｓと、ゲート電極６Ａのゲート長Ｌｇとの差分を用いて、オフセットサイドウォール長Ｌｓを求めたが、これに代えて、オフセットサイドウォール長Ｌｓを直接測定する等の他の方法により、オフセットサイドウォール長Ｌｓを求めてもよい。
【００４４】
また、第１の実施形態において、ソース／ドレイン・エクステンション領域１０のドーズ量の調整は、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とがオーバーラップするように行われることが好ましい。このようにすると、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とがオーバーラップしなくなる（オフセットトランジスタとなってしまう）事態を回避することができる。
【００４５】
また、第１の実施形態において、ソース／ドレイン・エクステンション領域１０のドーズ量の調整は、実測されたゲート電極６Ａのゲート長Ｌｇが小さいほど、当該ドーズ量が小さくなるように、言い換えると、実測されたゲート電極６Ａのゲート長Ｌｇが大きいほど、当該ドーズ量が大きくなるように、行われることが好ましい。このようにすると、実効チャネル長を所定範囲内に保つことによって、トランジスタの特性ばらつきを低減することができる。
【００４６】
（第１の実施形態の変形例）
以下に、本発明の第１の実施形態の変形例に係る半導体装置の製造方法、具体的には、エクステンション注入のドーズ量に対するフィード・フォワード制御の変形例について、図４を参照しながら説明する。図４は、本変形例におけるゲート長及びオフセットサイドウォール長のズレをエクステンション注入のドーズ量によって補償する手法の一例を説明する図である。
【００４７】
第１の実施形態では、例えば図３（ｅ）に示すように、ゲート長Ｌｇの設計値からのずれ量ΔＬｇの増大又は減少に対して、エクステンション注入のドーズ量Ｄｅｘｔが単調に増大又は減少するように調整を行っている。しかし、このような調整を行うと、ゲート長Ｌｇの設計値からのズレ方向とオフセットサイドウォール長Ｌｓの設計値からのズレ方向とが反対である場合に、以下のような問題が発生する。
（１）ゲート長Ｌｇが設計値よりも短く且つオフセットサイドウォール長Ｌｓが設計値よりも長い場合
ゲート長Ｌｇが設計値よりも短いため、ソース／ドレイン・エクステンション領域１０のドーズ量は相対的に小さくなる方向に制御されるが、そうすると、オフセットサイドウォール長Ｌｓが設計値よりも長いことに起因して、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とのオーバーラップ長が小さくなり、最悪、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とがオーバーラップしなくなる（オフセットトランジスタとなって回路特性が悪化してしまう）。
（２）ゲート長Ｌｇが設計値よりも長く且つオフセットサイドウォール長Ｌｓが設計値よりも短い場合
ゲート長Ｌｇが設計値よりも長いため、ソース／ドレイン・エクステンション領域１０のドーズ量は相対的に大きくなる方向に制御されるが、そうすると、オフセットサイドウォール長Ｌｓが設計値よりも短いことに起因して、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とのオーバーラップ長が大きくなり、最悪、当該オーバーラップ長が過剰になる。ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とのオーバーラップ長が過剰になると、ＧＩＤＬなどのリーク電流が増加して回路特性が悪化する。
【００４８】
前述の問題点（１）を解決するために、本変形例では、図４に示すように、オフセットサイドウォール長Ｌｓの実測値が設計値よりも大きい場合（ΔＬｓ＞０の場合）において、ゲート長Ｌｇが所定値よりも小さくなった場合（図４中の左側（ΔＬｇ＜０）の一点鎖線領域）、エクステンション注入のドーズ量の低減を抑制する。具体的には、オフセットサイドウォール長Ｌｓの実測値が設計値よりも大きい場合において、ゲート長が所定値よりも小さくなった場合、エクステンション注入のドーズ量を一定にする。このようにすると、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とのオーバーラップ不足（最悪、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とがオーバーラップしなくなること）を防止できるので、トランジスタ特性の劣化を防止できる。尚、本変形例により、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とのオーバーラップ不足に起因する特性劣化は回避されるものの、例えば閾値電圧等の他の特性について若干の劣化が生じる可能性があるので、前述の所定値は、これらの特性間のトレードオフを考慮して設定することが好ましい。また、ウェハレベルで本変形例を実施する場合、ウェハ内でのバラツキを考慮して、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とを確実にオーバーラップさせるために、両者のオーバーラップ長を０．５ｎｍ程度以上確保することが好ましい。
【００４９】
また、前述の問題点（２）を解決するために、本変形例では、図４に示すように、オフセットサイドウォール長Ｌｓの実測値が設計値よりも小さい場合（ΔＬｓ＜０の場合）において、ゲート長Ｌｇが所定値よりも大きくなった場合（図４中の右側（ΔＬｇ＞０）の一点鎖線領域）、エクステンション注入のドーズ量の増大を抑制する。具体的には、オフセットサイドウォール長Ｌｓの実測値が設計値よりも小さい場合において、ゲート長が所定値よりも大きくなった場合、エクステンション注入のドーズ量を一定にする。このようにすると、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とのオーバーラップ過剰を防止できるので、リーク特性や回路特性等の劣化を防止できる。尚、本変形例により、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とのオーバーラップ過剰に起因する特性劣化は回避されるものの、例えば閾値電圧等の他の特性について若干の劣化が生じる可能性があるので、前述の所定値は、これらの特性間のトレードオフを考慮して設定することが好ましい。また、ゲート電極６Ａとソース／ドレイン・エクステンション領域１０とのオーバーラップ過剰、つまり実効チャネル長の減少に起因するＧＩＤＬなどのリーク電流の発生を確実に防止するためには、両者のオーバーラップ長を５ｎｍ程度以下に設定することが好ましい。
【００５０】
尚、本変形例において、オフセットサイドウォール長Ｌｓの実測値が設計値よりも大きい場合において、ゲート長が所定値よりも小さくなった場合に、エクステンション注入のドーズ量を一定にしたが、これに代えて、ΔＬｇに対するΔＤｅｘｔの低減率を相対的に小さくしてもよい。
【００５１】
また、本変形例において、オフセットサイドウォール長Ｌｓの実測値が設計値よりも小さい場合において、ゲート長が所定値よりも大きくなった場合に、エクステンション注入のドーズ量を一定にしたが、これに代えて、ΔＬｇに対するΔＤｅｘｔの増大率を相対的に小さくしてもよい。
【００５２】
また、前述の実施形態又はその変形例では、ゲート長及びオフセットサイドウォール長のズレをエクステンション注入のドーズ量によって補償したが、これに限られず、ゲート長及びオフセットサイドウォール長のズレを、エクステンション注入におけるドーズ量、注入角度及び加速エネルギーのいずれか１つ又は２つ以上の組合せ（全ての組合せを含む）によって補償してもよい。また、ゲート長及びオフセットサイドウォール長のズレをエクステンション注入のドーズ量等によって補償することに代えて、又は、これに加えて、ポケット注入におけるドーズ量、注入角度及び加速エネルギーのいずれか１つ又は２つ以上の組合せ（全ての組合せを含む）によって補償してもよい。
【００５３】
また、前述の実施形態又はその変形例では、ゲート長及びオフセットサイドウォール長のズレに起因するＮ型ＭＩＳＦＥＴの特性劣化を防止したが、これに代えて、又は、これに加えて、同様の方法により、ゲート長及びオフセットサイドウォール長のズレに起因するＰ型ＭＩＳＦＥＴの特性劣化を防止してもよい。この場合、ゲート長及びオフセットサイドウォール長の測定は、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴのそれぞれについて行ってもよいし、又は、いずれか一方のＭＩＳＦＥＴについての測定値を代表値として用いてもよい。
【００５４】
また、前述の実施形態又はその変形例では、ＭＩＳＦＥＴのゲート構造として、ポリシリコン膜／シリコン酸化膜構造を用いたが、当該ゲート構造は特に限定されるものではなく、例えば、メタル膜／ｈｉｇｈ−ｋ（高誘電率）膜構造を用いてもよい。
【００５５】
また、前述の実施形態又はその変形例では、オフセットサイドウォールスペーサ７として、単層のシリコン窒化膜を用いたが、オフセットサイドウォールスペーサ７の構造は特に限定されるものではなく、オフセットサイドウォールスペーサ７として、例えば、単層のシリコン酸化膜、又は、シリコン酸化膜とシリコン窒化膜とからなる積層膜などを用いてもよい。また、サイドウォールスペーサ１１として、単層のシリコン酸化膜を用いたが、サイドウォールスペーサ１１の構造は特に限定されるものではなく、サイドウォールスペーサ１１として、例えば、単層のシリコン窒化膜、又は、シリコン酸化膜とシリコン窒化膜とからなる積層膜などを用いてもよい。
【産業上の利用可能性】
【００５６】
本発明は、ＭＩＳＦＥＴを備えた半導体装置の製造方法に関し、特に９０ｎｍ世代以降のオフセットサイドウォール構造及びソース／ドレイン・エクステンション構造を有するＭＩＳＦＥＴにおいて、ゲート長及びオフセットサイドウォール長の加工ばらつきに起因する特性劣化を抑制することができるため、半導体装置の性能向上及び製造コスト削減等に有用である。
【符号の説明】
【００５７】
１    半導体基板
２    素子分離領域
３    活性領域
４    チャネル領域
５    ゲート絶縁膜
６    ゲート電極膜
６Ａ  ゲート電極
７    オフセットサイドウォールスペーサ
１０    ソース／ドレイン・エクステンション領域
１１    サイドウォールスペーサ
１２    ソース／ドレイン領域
１３    シリサイド膜
Ｌｇ    ゲート電極のゲート長
Ｌｇｓ  オフセットサイドウォールスペーサを含むゲート電極のゲート長
Ｌｓ    オフセットサイドウォール長
【図１】
2011243908.tif 000003
【図２】
2011243908.tif 000004
【図３】
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【図４】
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