(57)【要約】【課題】  逆方向回復耐量が高く、高い許容順方向電流を有する高耐圧ダイオード構造を提供する。【解決手段】  アノード領域のｐウェル層８の長辺方向の端部とダイオードを取り囲むように形成される素子分離領域１０との距離ｄを、最大定格となる逆方向電圧印加時に空乏層が素子分離領域１０まで伸びる５μｍ以下にする。【効果】  逆方向回復時のpウェル層８の端部での電界強度が低減、ホール電流が抑制し、局所的な温度上昇が抑制する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
上記半導体層に形成され、第２導電型の第１半導体領域と上記半導体層より高濃度の第２半導体領域と、
上記半導体層を周辺領域と電気的に分離する素子分離領域とを有し、
上記第１半導体領域及び上記第２半導体領域はそれぞれストライプ形状であって、その長辺が対向するように配置され、前記第１半導体領域の長辺方向の端部と上記素子分離領域との距離は、最大定格である逆電圧印加時に上記第１半導体領域の長辺方向の端部からの空乏層が少なくとも上記素子分離領域に接する距離とされることを特徴とするダイオード。
【請求項２】
請求項１において、
上記第１半導体領域の長辺方向の端部から上記素子分離領域までの距離が５μｍ以下であることを特徴とするダイオード。
【請求項３】
請求項１において、
上記第１半導体領域の長辺方向の端部が、上記素子分離領域に接触していることを特徴とするダイオード。
【請求項４】
請求項１において、
上記第１半導体領域と上記第２半導体領域との間に設けられるフィールド酸化膜層と、
上記半導体層と上記第１半導体領域とで形成されるＰＮ接合上部に設けられるゲート絶縁膜と、
上記ゲート絶縁膜と上記フィールド酸化膜上に形成されるゲート電極とを有し、
上記ゲート電極と上記第２半導体領域とが電気的に接続されることを特徴とするダイオード。
【請求項５】
第１導電型の半導体層と、
上記半導体層に形成され、第２導電型の第１半導体領域と上記半導体層より高濃度の第２半導体領域と、
上記第１半導体領域と上記第２半導体領域との間に設けられるフィールド酸化膜層と、
上記半導体層と上記第１半導体領域とで形成されるＰＮ接合上部に設けられるゲート絶縁膜と、
上記半導体層を周辺領域と電気的に分離する素子分離領域とを有し、
上記第１半導体領域及び上記第２半導体領域はそれぞれストライプ形状であって、その長辺が対向するように配置され、前記第１半導体領域の長辺方向の端部と上記素子分離領域との距離は、オフ状態での最大定格電圧印加時に上記第１半導体領域の長辺方向の端部からの空乏層が少なくとも上記素子分離領域に接する距離とされることを特徴とするトランジスタ。
【請求項６】
請求項５において、
上記第１半導体領域の長辺方向の端部から上記素子分離領域までの距離が５μｍ以下であることを特徴とするトランジスタ。
【請求項７】
請求項５において、
上記第１半導体領域の長辺方向の端部が、上記素子分離領域に接触していることを特徴とするトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高い逆方向回復耐量を有する高耐圧ダイオード、高耐圧MOSの素子構造に関する。
【背景技術】
【０００２】
高耐圧素子の例として、１方向に電流の流れを制御するPN接合型ダイオードがある。ダイオードを有する半導体集積回路装置の例として、図１に昇圧型DC/DCコンバータの回路図を示す。本回路は、スイッチ素子２（MOSFETで構成されることが多い）がONのときに、インダクタ４にエネルギーを蓄え、OFFのときこのエネルギーを入力電源に重畳させることにより、入力電圧Viより高い出力電圧Voutを取り出す。その増幅率は、スイッチ素子２のONの時間をT1、スイッチ素子OFFの時間をT2とすれば、(1＋T1/T2)で与えられる。本回路において、ダイオード１はスイッチ素子２のOFF時に容量５に電流を流す役割と、スイッチ素子２のON時に容量５の電荷を保持する役割を担う。従って、ダイオード１には順方向電流性能と耐圧が求められる。
【０００３】
ここで、ダイオード１は順方向電流が流れている状態から急激に逆方向電圧が印加されると、しばらくの間逆方向に電流が流れる。これは、キャリアの伝導度変調によってダイオード内に蓄えられた少数キャリアが、急激な逆方向電圧の印加により高いエネルギーを持って引き戻されるからである。この逆方向電流はダイオードの「逆方向回復（リカバリ）電流」といわれる。この電流があるしきい値を超えると、過電流による発熱により破壊に至る。このため、ダイオードには流すことの出来る順方向電流が制限され、破壊されない最大の順方向電流を一般に「逆方向回復耐量」という。
【０００４】
特許文献１には、ESD保護ダイオードの性能向上を目的として、ダイオードに流れる電流、特に逆方向アバランシェ電流の集中を抑制する構造として、半導体表面にアノード領域とカソード領域を選択的に形成した高耐圧ダイオードにおいて、アノード長とカソード長を異にした構造が開示されている。同じ長さのアノード領域とカソード領域とが並んで配置されると、対向するアノード領域の辺・カソード領域の辺同士よりも、アノード領域の長辺方向の端部・カソード領域の長辺方向の端部同士の方に電流が集中する。これは端部では外側を回りこんで流れる電流が流入することに起因する。このため、端部が破壊されやすい。特許文献１では、アノード長とカソード長を異ならせることで、逆方向アバランシェ時の端部同士の電流集中が緩和し、端部での破壊現象を抑制させている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２２４１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１にはダイオードの逆方向回復耐量については触れられていない。発明者らは、ダイオードの逆方向回復耐量にアノード領域を形成するｐウェル層と素子分離領域との距離ｄが影響を与えることを見出した。図２はダイオードの一例であり、図２（ａ）に平面図、図２（ｂ）に断面図（A−A’）、図２（ｃ）に断面図（B−B’）を示す。アノード領域１８は、n-ドリフト層１１に選択的にpウェル層８を形成し、そのpウェル層８の表面にpコンタクト層１３を形成し、アノード電極１６がpコンタクト層１３に導通接続するようにアノードプラグ１４を介して設けられている。カソード領域１９は、n-ドリフト層１１に選択的にnコンタクト層９を形成し、カソード電極１７がnコンタクト層９に導通接続するように設けられている。図２（ａ）に示すように、アノード領域１８とカソード領域１９はそれぞれストライプ形状であって、その長辺が対向して配置され、ダイオードは素子分離領域１０により囲まれている。また、図示していないが、n-ドリフト層１１はＳｉ支持基板上に形成されるBOX層上に形成され、素子分離領域１０はBOX層に達するように形成されている。
【０００７】
アノード領域のｐウェル層８の長辺方向の端部とダイオードを取り囲むように形成される素子分離領域１０との距離ｄが大きい場合（ここではｄ＝１０μｍの場合）、図２に示す高耐圧ダイオードについて算出した逆方向回復時の空乏層領域（図３）、等電位線（図４）、ホール（図５）、温度（図６）を示す。この計算において、n-ドリフト層１１は、6.0E13cm-2のボロンドープのP型半導体基板に2E15cm-2のリンを拡散させ、pウェル層８は1E16cm-2のボロンを拡散させ、pコンタクト層１３は1E16cm-2のボロンを拡散させた。また、nコンタクト層９は1E19cm-2のリンを拡散させた。pウェル層８とnコンタクト層９の間隔は12μmとした。逆方向回復状態は、アノード電極、周辺電極を0Vに固定した状態で、カソード電極に-3Vを印加して順方向電流を流した状態から、100nsでカソード電極を100Vに上昇させることで評価した。なお、これらは平面図に対応しており、図３に示すX方向が図２のA−A’に平行な方向であり、図３に示すY方向が図２のB−B’に平行な方向である。なお、後述の図７〜図１０及び図１４〜図１７も同様である。
【０００８】
図５に示すように、pウェル層８の長辺方向の端部に向けてホールが流れる。また、図３に示すように、空乏層はｐウェル層８とn-ドリフト層１１の境界からn-ドリフト層に向かって伸びているが、pウェル層８の長辺方向の端部と素子分離領域１０の間のn-ドリフト層１１は全てが空乏化していないことがわかる。そのため、図４に示すように、pウェル層８の長辺方向の端部から素子分離領域１０にかけての電位勾配が急であり、電界強度が高くなっている。このため、pウェル層８の長辺方向の端部にて電流集中し、発熱する。図５に示すように、pウェル層８の長辺方向の端部にて集中的に温度上昇がみられており、この部位が破壊し易いと考えられる。
【０００９】
このように逆方向回復耐量を向上させるには逆方向回復電流の集中を抑制する必要がある。本発明の目的の一つは、アノード領域内拡散領域の長辺方向の端部での電流の集中を低減し、逆方向回復耐量を向上したダイオード構造を提供することである。
【課題を解決するための手段】
【００１０】
本発明のダイオードは、第１導電型の半導体層と、半導体層に形成され、第２導電型の第１半導体領域と半導体層より高濃度の第２半導体領域と、半導体層を周辺領域と電気的に分離する素子分離領域とを有し、第１半導体領域及び第２半導体領域はそれぞれストライプ形状であって、その長辺が対向するように配置され、第１半導体領域の長辺方向の端部と素子分離領域との距離は、最大定格である逆電圧印加時に第１半導体領域の長辺方向の端部からの空乏層が少なくとも素子分離領域に接する距離とされる。特に、望ましくは５μｍ以下とされる。
【発明の効果】
【００１１】
本発明によれば、高耐圧ダイオードまたは高耐圧トランジスタの寄生ダイオードの逆方向回復耐量を向上することが可能である。また、素子サイズ縮小が可能である。
【図面の簡単な説明】
【００１２】
【図１】昇圧型DC/DCコンバータの回路図である。
【図２】ダイオード構造を示す図であり、（ａ）に平面図、（ｂ）に断面図（A−A’）、（ｃ）に断面図（B−B’）を示す。
【図３】距離ｄが大のときのダイオードの逆方向回復時の空乏層を示す図である。
【図４】距離ｄが大のときのダイオードの逆方向回復時の電位分布を示す図である。
【図５】距離ｄが大のときのダイオードの逆方向回復時のホールの流れを示す図である。
【図６】距離ｄが大のときのダイオードの逆方向回復時の素子温度を示す図である。
【図７】距離ｄが５μｍ以下のときのダイオードの逆方向回復時の空乏層を示す図である。
【図８】距離ｄが５μｍ以下のときのダイオードの逆方向回復時の電位分布を示す図である。
【図９】距離ｄが５μｍ以下のときのダイオードの逆方向回復時のホールの流れを示す図である。
【図１０】距離ｄが５μｍ以下のときのダイオードの逆方向回復時の素子温度を示す図である。
【図１１】ダイオードの逆方向回復耐量を実測する評価回路の回路図である。
【図１２】本発明の第１実施形態に係るダイオード構造の効果を示す実測結果
【図１３】ダイオード構造を示す図であり、（ａ）に平面図、（ｂ）に断面図（A−A’）、（ｃ）に断面図（B−B’）を示す。
【図１４】図１３のダイオードの逆方向回復時の空乏層を示す図である。
【図１５】図１３のダイオードの逆方向回復時の電位分布を示す図である。
【図１６】図１３のダイオードの逆方向回復時のホールの流れを示す図である。
【図１７】図１３のダイオードの逆方向回復時の素子温度を示す図である。
【図１８】ダイオード構造を示す図であり、（ａ）に平面図、（ｂ）に断面図（A−A’）、（ｃ）に断面図（B−B’）を示す。
【図１９】（ａ）は第１実施例のダイオード断面構造の逆方向回復時の電位分布を示す図であり、（ｂ）は第３実施例のダイオード断面構造の逆方向回復時の電位分布を示す図である。
【図２０】ダイオード構造の平面図を示す図である。
【図２１】高耐圧NMOS構造を示す図であり、（ａ）に平面図、（ｂ）に断面図（A−A’）、（ｃ）に断面図（B−B’）を示す。
【図２２】高耐圧NMOS構造を示す図であり、（ａ）に平面図、（ｂ）に断面図（B−B’）を示す。
【図２３】ダイオード構造を示す図であり、（ａ）に平面図、（ｂ）に断面図（A−A’）を示す。
【発明を実施するための形態】
【００１３】
以下の説明の導電型は一例であり、それぞれの実施例におけるｎ型、ｐ型をそれぞれ逆極性としても同様の効果が期待できるものである。
【実施例１】
【００１４】
本発明を適用した高耐圧ダイオードの第１実施例は図２で示される。アノード領域１８は、n-ドリフト層１１に選択的にpウェル層８を形成し、そのpウェル層８の表面にpコンタクト層１３を形成し、アノード電極１６がpコンタクト層１３に導通接続するようにアノードプラグ１４を介して設けられている。カソード領域１９は、n-ドリフト層１１に選択的にnコンタクト層９を形成し、カソード電極１７がnコンタクト層９に導通接続するように設けられている。図２（ａ）に示すように、アノード領域１８とカソード領域１９はそれぞれストライプ形状であって、その長辺が対向して配置され、ダイオードは素子分離領域１０により囲まれている。また、図示していないが、n-ドリフト層１１はＳｉ支持基板上に形成されるBOX層上に形成され、素子分離領域１０はBOX層に達するように形成されている。ここで、アノード領域のｐウェル層８の長辺方向の端部とダイオードを取り囲むように形成される素子分離領域１０との距離ｄを所定の値以下にする。距離ｄは、ダイオードの最大定格である逆電圧VRを印加したときにアノード領域のｐウェル層近傍に形成される空乏層の広がり以下である、すなわち、最大定格逆電圧VRを印加したときに形成される空乏層は素子分離領域に接するようにされることを特徴とする。具体的には、距離ｄは５μｍ以下として与えられる。
【００１５】
なお、カソード領域の長辺方向の端部と素子分離領域との距離ｆは、耐圧を高めるために大きい方が好ましい。このため、距離ｄ＜距離ｆとすることが好ましい。
【００１６】
距離ｄを４．５μmとした場合において、図２に示す高耐圧ダイオードについて算出した逆方向回復時の空乏層領域（図７）、等電位線（図８）、ホール（図９）、温度（図１０）を示す。その他の条件は、図３〜６のものと同じである。
【００１７】
図９に示すように、pウェル層８の長辺方向の端部に向けてホールが流れるが、距離ｄが大きい場合よりもその量が減少していることが図５と比較して確認できる。また、図７に示すように、空乏層はｐウェル層８とn-ドリフト層１１の境界からn-ドリフト層に向かって伸びているが、pウェル層８の長辺方向の端部と素子分離領域１０の間のn-ドリフト層１１が空乏化している。したがって、図８に示すように、pウェル層８の長辺方向の端部から素子分離領域１０にかけての電位勾配が、図４に比べて緩やかになっており、電界強度が低減しているといえる。さらに、図１０に示すようにアノード領域の長辺方向の端部における温度上昇は図６と比較し低減しており、壊れ難くなり、逆方向回復耐量が向上している。このように、アノード領域内拡散領域の長辺方向の端部でのホール電流集中量が低減され、逆方向回復耐量を向上したダイオード構造を実現されている。
【００１８】
図１２は逆方向回復耐量を実測にて確認した結果である。図１１に測定回路を示す。pウェル層−素子分離領域間距離をパラメータとしたダイオード３３（アノード領域のpウェル層とカソード領域のnコンタクト層の距離は13.6μm）に対し、ＤＣ電源３５により逆方向に150V印加した状態で、200nsのパルス電圧をTLP（Transmission Line Pulse）テスタ３４により順方向に印加し、順方向状態から逆方向状態に推移させた。そして、破壊直前に流せる最大順方向電流を逆方向耐量とした。
【００１９】
距離ｄが５μｍより大きい場合、逆方向回復耐量はほぼ一定であり、距離ｄは５μｍ以下では逆方向回復耐量は指数関数的に増大することが分かる。この傾向は、カソード領域のｎコンタクト層の長辺方向の端部とダイオードを取り囲むように形成される素子分離領域との距離ｆの大きさや、アノード領域とカソード領域との距離を変えてみても同様に見られる。すなわち、逆方向回復耐量は、最大定格逆電圧VRを印加したときに形成されるアノード領域のｐウェル層近傍での空乏層が素子分離領域に接する程度に広がることが必要であるが、図２に示すようなデバイスにおいてはそれが専ら距離ｄに依存することを示している。
【実施例２】
【００２０】
図１３に高耐圧ダイオードの第２実施例を示す。図１３（ａ）に示すように、アノード領域のpウェル層８と素子分離領域１０を接触させることが特徴である。
【００２１】
図１３に示す高耐圧ダイオードについて算出した逆方向回復時の空乏層領域（図１４）、等電位線（図１５）、ホール（図１６）、温度（図１７）を示す。その他の条件は、図３〜６のものと同じである。
【００２２】
図１６に示すように、pウェル層８の長辺方向の端部に向けてホールが流れるが、実施例１と比べてもさらにその量が減少していることが図５、図９と比較して確認できる。また、図１４に示すように、空乏層はｐウェル層８とn-ドリフト層１１の境界からn-ドリフト層１１に向かって伸びており、実施例１と比べても伸び方が大きい。従って、図１５に示すようにpウェル層８の長辺方向の端部の電位勾配が、さらに緩やかになっており、電界強度が低減している。以上より、アノード領域の長辺方向の端部における、ホール電流集中量が低減する。さらに、図１７に示すように、アノードの長辺方向の端部における温度上昇は図６、図１０と比較しても低減しており、従って壊れ難く、逆方向回復耐量の向上効果をより高めることができる。
【実施例３】
【００２３】
図１８に高耐圧ダイオードの第３実施例を示す。図１８（ａ）に平面図、図１８（ｂ）に断面図（A−A’）、図１８（ｃ）に断面図（B−B’）を示す。図１８（ａ）に示すように、n-ドリフト層１１を有する支持基板上にアノード側は、選択的にpウェル層８を形成し、そのpウェル層８の表面にpコンタクト層１３を形成し、アノード電極１６をｐコンタクト層１３に導通接続するようにアノードプラグ１４を介して設ける。また、pウェル層８の表面にゲート酸化膜２４を介してゲート電極２３を設ける。ゲート絶縁膜２４は、n-ドリフト層１１とpウェル層８とで形成されるＰＮ接合上部を覆うように設けられている。また、ゲート電極２３はゲート絶縁膜２４とフィールド酸化膜１２上に形成されている。ゲート電極２３はゲートプラグ２５を介してアノード電極１６と接続する。カソード側はn-ドリフト層１１の表面に選択的にnコンタクト層９を形成し、カソード電極１７をnコンタクト層９に導通接続するようにカソードプラグ１５を介して設ける。Pウェル層８とnコンタクト層９の間にn-ドリフト層１１が存在する。また、平面図に示すように、アノード領域１８とカソード領域１９は対向して配置される。さらに、この素子領域を分離するために、素子領域全体を絶縁膜の充填された素子分離領域１０で囲む。また、アノード領域のｐウェル層８の長辺方向の端部とダイオードを取り囲むように形成される素子分離領域１０との距離ｄを５μｍ以下にする。距離ｄは、ダイオードの最大定格である逆電圧VRを印加したときにアノード領域のｐウェル層近傍に形成される空乏層の広がり以下である、すなわち、最大定格逆電圧VRを印加したときに形成される空乏層は素子分離領域に接するようにされるものであって、この点は第１実施例と同様である。
【００２４】
図１９（ａ）に第１実施例、図１９（ｂ）に第３実施例に係る高耐圧ダイオードの逆方向回復時の等電位線を計算した結果を示す（アノード領域近傍のみを示している）。なお、この計算において、n-ドリフト層１１は3.0E14cm-2のボロンドープのP型半導体基板に7.5E11cm-2のリンを2.5MeVでイオン注入により形成し、pウェル層８は4.4E13cm-2のボロンを30keVでイオン注入により形成し、アノード領域１８内Pコンタクト層１３は5E15cm-2のボロンを40keVでイオン注入により形成し、カソード領域１９内nコンタクト層９は4E15cm-2の砒素を69keVでイオン注入により形成した。pウェル層８とnコンタクト層９の間隔は12μｍとした。逆方向回復状態は、アノード電極、周辺電極を0Vに固定した状態で、カソード電極に-3Vを印加して順方向電流を流した状態から、100nsを掛けてカソード電極を100Vに上昇させることで評価した。
【００２５】
図１９（ａ）と図１９（ｂ）とを比較すると、Pウェル層８とn-ドリフト層１１の境界の等電位線の密度が図１９（ｂ）の方が低くなっていることがわかる。これは、ゲート電極２３の電界緩和効果が働くためである。よって、逆方向回復時のホール電流集中を緩和する効果があり、本実施形態は逆方向回復耐量の向上効果をより高めることができる。
【００２６】
図２０はその変形例であり、第２実施例と同様にアノード側のpウェル層８と素子分離領域１０を接触させる。図２０では平面図を示しているが、断面図（A−A’）は図１８（ｂ）と、断面図（B−B’）は図１３（ｃ）と同じである。本構造では、逆方向回復状態におけるpウェル層８の長辺方向の端部での電位分布がより緩やかになり、またホール電流集中量をより低減することから、逆方向回復耐量の向上効果を高めることができる。
【実施例４】
【００２７】
図２１に本発明を適用した高耐圧NMOSの実施例を示す。図２１（ａ）に平面図、図２１（ｂ）に断面図（A−A’）、図２１（ｃ）に断面図（B−B’）を示す。図２１（ａ）に示すように、n-ドリフト層１１を有する支持基板上にソース側は、表面に選択的にpウェル層８を形成し、そのpウェル層８の表面にnソース層２６及びpコンタクト層１３を形成し、ソース電極２８をnソース層２６及びpコンタクト層１３に導通接続するようにソースプラグ２７を介して設ける。また、pウェル層８の表面にゲート酸化膜２４を介してゲート電極２３を設ける。ドレイン側は選択的にnコンタクト層９を形成し、ドレイン電極３１をnコンタクト層９に導通接続するようにドレインプラグ３０を介して設ける。pウェル層８とnコンタクト層９の間にはn-ドリフト層１１が存在する。
【００２８】
また、平面図に示すように、ソース領域２９とドレイン領域３２はゲート電極２３を挟んで対向して配置される。さらに、この素子領域を分離するために、素子領域全体を絶縁膜の充填された素子分離領域１０で囲む。そしてこの構造は、ソース領域のｐウェル層８の長辺方向の端部と高耐圧NMOSを取り囲むように形成される素子分離領域１０との距離ｄを５μｍ以下にすることを特徴としている。距離ｄは、高耐圧NMOSのオフ状態での最大定格電圧VOFFを印加したときにソース領域のｐウェル層近傍に形成される空乏層の広がり以下である、すなわち、VOFFを印加したときに形成される空乏層は素子分離領域に接するようにされるものであって、この点は第１実施例と同様である。第３実施例と同様の理由により、図２１に示される高耐圧NMOSは、逆方向回復耐量を高める効果がある。
【００２９】
図２２はその変形例であり、第２実施例と同様にソース側のpウェル層８と素子分離領域１０を接触させる。図２２（ａ）に平面図、図２２（ｂ）に断面図（B−B’）を示す。なお、断面図（A−A’）は、図２１（ｂ）と同じである。本構造は、ソース領域内のpウェル層８とn-ドリフト層１１から形成される寄生ダイオードの逆方向回復状態におけるソース領域のpウェル層の長辺方向の端部での電位分布がより緩やかになり、またホール電流集中量をより低減することから、逆方向回復耐量の向上効果を高めることができる。
【実施例５】
【００３０】
図２３に本発明を適用した高耐圧ダイオードの実施例を示す。図２３（ａ）に平面図、図２３（ｂ）に断面図（A−A’）を示す。素子分離領域に囲まれた領域内にアノード領域とカソード領域が２組以上存在し、アノード領域とカソード領域とは等間隔に交互に配置されるとともに、アノード領域は第１実施例の構造を有する。
【００３１】
同様に、アノード領域とカソード領域が２組以上存在し、アノード領域とカソード領域とは等間隔に交互に配置されるとともに、アノード領域は第２実施例または第３実施例の構造を有するようにしてもよい。
【００３２】
同様に、第４実施例の高耐圧NMOSを形成することもでき、素子分離領域に囲まれた領域内にソース領域とドレイン領域が２組以上存在し、ソース領域とドレイン領域とは等間隔に交互に配置されるとともに、ソース領域は第４実施例の構造を有する。
【符号の説明】
【００３３】
1：ダイオード、2：スイッチ素子、3：入力電圧Vi、4：インダクタL、5：容量C、6：負荷抵抗R、7：出力電圧Vout、8：pウェル層、9：nコンタクト層、10：素子分離領域、11：n-ドリフト層、12：フィールド酸化膜(LOCOS)、13： pコンタクト層、14：アノードプラグ、15：カソードプラグ、16：アノード電極、17：カソード電極、18：アノード領域、19：カソード領域、20：アノード長、21：カソード長、22：高温領域、23：ゲート電極、24：ゲート酸化膜、25：ゲートプラグ、26：nソース層、27：ソースプラグ、28：ソース電極、29：ソース領域、30：ドレインプラグ、31：ドレイン電極、32：ドレイン領域、33：評価対象のｐウェル層-素子分離領域間距離をパラメータとしたダイオード、34：TLPテスタ、35：DC電源、36：空乏層領域（点線で囲まれた領域）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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