(57)【要約】【課題】本発明は、デジタル信号処理を行うにあたり、必要なパフォーマンスに合わせて必要最低限の消費電力に抑える情報処理装置を提供するものである。【解決手段】ＣＰＵ１と、バスマスタ２と、ＣＰＵ１とバスマスタ２が接続されたバス３とバス４と、バス３に接続されたメモリ５と、バス４に接続されたメモリ６と、バス３とバス４とメモリ５とメモリ６の電源制御を行う電源制御部７とを備え、ＣＰＵ１が、デジタル信号処理の処理量に応じたバス帯域と現在使用中のバス帯域とを比較し、追加でバス帯域が必要と判断した場合、電源制御部７を制御してバス４およびメモリ６の電源をＯＮすることで、バス帯域を増加させ、また、ＣＰＵ１が複数のバスを使用する必要がないと判断した場合、電源制御部７を制御してバス４およびメモリ６の電源をＯＦＦすることで、バス帯域を減少させ不要な消費電力を抑えることができる。【選択図】図１
2011150556.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵと、
デジタル信号処理を行うプロセッサを含むバスマスタと、
前記ＣＰＵと前記バスマスタが接続された複数のバスと、
前記バスごとに接続された複数のメモリと、
前記バスと前記メモリの電源制御を行う電源制御部とを有し、
前記ＣＰＵは、デジタル信号処理対象のビットレート、または解像度に基づいて、前記電源制御部により前記バスと前記メモリの電源制御を行うことを特徴とする情報処理装置。
【請求項２】
前記バスマスタが複数あり、
前記メモリ上にあり、前記複数のバスマスタ間のデータの送受を行う際に使用するＦＩＦＯと、
前記ＦＩＦＯの容量の上限を監視するＦＩＦＯ閾値監視部と、をさらに有し、
前記ＦＩＦＯ閾値監視部は、前記ＦＩＦＯの容量の上限を超えた場合、前記ＣＰＵへ第１の割り込みを発生させ、
前記ＣＰＵは、前記ＦＩＦＯ閾値監視部から前記第１の割り込みを受信すると、前記電源制御部を制御し、未使用のバスとメモリの電源をONし、前記バスマスタへ電源ＯＮした前記メモリを使用するように指示することを特徴とする請求項１記載の情報処理装置。
【請求項３】
前記ＦＩＦＯ閾値監視部は、前記ＦＩＦＯの容量の下限をさらに監視し、下限を下回った場合、前記ＣＰＵへ第２の割り込みを発生させ、
前記ＣＰＵは、前記ＦＩＦＯ閾値監視部から前記第２の割り込みを受信すると、前記バスマスタへ第１のメモリ上のデータを第２のメモリへ移動するよう指示し、データ移動処理が完了した後、前記電源制御部を制御して、前記第１のメモリと前記第１のメモリに接続されたバスの電源をOFFすることを特徴とする請求項２記載の情報処理装置。
【請求項４】
前記バスマスタが前記メモリへアクセスした際のアクセスレイテンシを計測するレイテンシ計測部と、
前記アクセスレイテンシ計測部から計測されたアクセスレイテンシに対して、上限を監視するアクセスレイテンシ監視部と、をさらに有し、
前記アクセスレイテンシ監視部は、アクセスレイテンシの上限を超えた場合、前記ＣＰＵへ第３の割り込みを発生させ、
前記ＣＰＵは、前記アクセスレイテンシ監視部から前記第３の割り込みを受信すると、前記電源制御部を制御し、未使用のバスとメモリの電源をONし、前記バスマスタへ電源ＯＮした前記メモリを使用するように指示することを特徴とする請求項１記載の情報処理装置。
【請求項５】
前記アクセスレイテンシ監視部は、前記アクセスレイテンシ計測部から計測されたアクセスレイテンシに対して、下限をさらに監視し、アクセスレイテンシの下限を下回った場合、前記ＣＰＵへ第４の割り込みを発生させ、
前記ＣＰＵは、前記アクセスレイテンシ監視部から前記第４の割り込みを受信すると、前記バスマスタへ第１のメモリ上のデータを第２のメモリへ移動するよう指示し、データ移動処理が完了した後、前記電源制御部を制御して、前記第１のメモリと前記第１のメモリに接続されたバスの電源をOFFすることを特徴とする請求項４記載の情報処理装置。
【請求項６】
前記バスマスタの起動数の上限を監視し、バスマスタの起動数が上限を超えた場合、前記ＣＰＵへ第５の割り込みを発生させるマスタ起動数監視部をさらに有し、
前記ＣＰＵは、前記マスタ起動数監視部から前記第５の割り込みを受信すると、前記電源制御部を制御し、未使用のバスとメモリの電源をONし、前記バスマスタへ電源ＯＮした前記メモリを使用するように指示することを特徴とする請求項１記載の情報処理装置。
【請求項７】
前記マスタ起動数監視部は、前記バスマスタの起動数の下限をさらに監視し、バスマスタの起動数が下限を下回った場合、前記ＣＰＵへ第６の割り込みを発生させ、
前記ＣＰＵは、前記マスタ起動数監視部から前記第６の割り込みを受信すると、前記バスマスタへ第１のメモリ上のデータを第２のメモリへ移動するよう指示し、データ移動処理が完了した後、前記電源制御部を制御して、前記第１のメモリと前記第１のメモリに接続されたバスの電源をOFFすることを特徴とする請求項６記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動画機能等のデジタル信号処理機能を持つ携帯情報端末等の情報処理装置に関する。
【背景技術】
【０００２】
現在、携帯情報端末向けの高画質、高解像度な動画を再生可能なプロセッサとして、複数のバスマスタと複数のバス、各バス上にメモリを有し、バスマスタ間でメモリアクセスの競合を軽減するように構成したものが知られている。（例えば、特許文献１、特許文献２参照）。
【０００３】
これによれば、デジタル信号処理専用のバスマスタと、それ以外の処理を行うバスマスタ間でそれぞれメモリアクセスの競合を防ぐことができ、デジタル信号処理のパフォーマンスを向上させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３２２２７４号公報
【特許文献２】特開２００６−１３４３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１および特許文献２に記載されたものでは、常に複数のバスとメモリを使用することにより、非アクセス時の待機電流はメモリ数分消費する。これは、パフォーマンスをそれほど必要としないデジタル信号処理においても不要な消費電力を増加させてしまうという問題があった。
【０００６】
本発明は、このような従来の問題に鑑みてなされたものであり、必要なパフォーマンスに合わせて必要最低限の消費電力に抑える情報処理装置を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の情報処理装置は、ＣＰＵと、デジタル信号処理を行うプロセッサを含むバスマスタと、
前記ＣＰＵと前記バスマスタが接続された複数のバスと、前記バスごとに接続された複数のメモリと、前記バスと前記メモリの電源制御を行う電源制御部とを有し、前記ＣＰＵが、デジタル信号処理対象のビットレート、または解像度に基づいて、前記電源制御部により前記バスと前記メモリの電源制御を行う構成を有する。
【０００８】
この構成により、ＣＰＵが、デジタル信号処理の処理量とその処理量に応じたバス帯域を判別し、そのバス帯域と現在使用可能なバス帯域とを比較し、追加でバス帯域が必要と判断した場合、ＣＰＵが電源制御部を制御して、バスおよびバスに接続されているメモリの電源をＯＮすることで、バス帯域を増加させ、また、複数のバスを使用する必要がないと判断した場合、ＣＰＵが電源制御部を制御して、バスおよびバスに接続されているメモリの電源をＯＦＦすることで、バス帯域を減少させるため、不要な消費電力を抑えることができる。
【０００９】
また、本発明の情報処理装置は、前記バスマスタが複数あり、前記メモリ上にあり、前記複数のバスマスタ間のデータの送受を行う際に使用するＦＩＦＯと、前記ＦＩＦＯの容量の上限を監視するＦＩＦＯ閾値監視部と、をさらに有し、前記ＦＩＦＯ閾値監視部が、前記ＦＩＦＯの容量の上限を超えた場合、前記ＣＰＵへ第１の割り込みを発生させ、前記ＣＰＵが、前記ＦＩＦＯ閾値監視部から前記第１の割り込みを受信すると、前記電源制御部を制御し、未使用のバスとメモリの電源をONし、前記バスマスタへ電源ＯＮした前記メモリを使用するように指示する構成を有する。また、本発明の情報処理装置は、前記ＦＩＦＯ閾値監視部が、前記ＦＩＦＯの容量の下限をさらに監視し、下限を下回った場合、前記ＣＰＵへ第２の割り込みを発生させ、前記ＣＰＵが、前記ＦＩＦＯ閾値監視部から前記第２の割り込みを受信すると、前記バスマスタへ第１のメモリ上のデータを第２のメモリへ移動するよう指示し、データ移動処理が完了した後、前記電源制御部を制御して、前記第１のメモリと前記第１のメモリに接続されたバスの電源をOFFする構成を有する。
【００１０】
この構成により、バスマスタ間のデータのやり取りを行う際に使用するメモリ上にあるFIFOの容量が、FIFO閾値監視部に設定されたFIFO容量の上限を超えた場合、追加でバス帯域が必要と判断する。この際、FIFO閾値監視部からＣＰＵに対して割り込みが発生し、ＣＰＵが電源制御部を制御して、バスおよびバスに接続されているメモリの電源をＯＮする。このことにより、バス帯域を増加させることができる。また、メモリ上にあるFIFOの容量がFIFO閾値監視部に設定されたFIFO容量の下限を下回った場合、複数のバスを使用する必要がないと判断する。この際、FIFO閾値監視部からＣＰＵに対して割り込みが発生し、ＣＰＵが電源制御部を制御して、バスおよびバスに接続されているメモリの電源をＯＦＦする。このことにより、バス帯域を減少させることができる。このことから、不要な消費電力を抑えることができる。
【００１１】
また、本発明の情報処理装置は、前記バスマスタが前記メモリへアクセスした際のアクセスレイテンシを計測するレイテンシ計測部と、前記アクセスレイテンシ計測部から計測されたアクセスレイテンシに対して、上限を監視するアクセスレイテンシ監視部と、をさらに有し、前記アクセスレイテンシ監視部が、アクセスレイテンシの上限を超えた場合、前記ＣＰＵへ第３の割り込みを発生させ、前記ＣＰＵが、前記アクセスレイテンシ監視部から前記第３の割り込みを受信すると、前記電源制御部を制御し、未使用のバスとメモリの電源をONし、前記バスマスタへ電源ＯＮした前記メモリを使用するように指示する構成を有する。また、本発明の情報処理装置は、前記アクセスレイテンシ監視部が、前記アクセスレイテンシ計測部から計測されたアクセスレイテンシに対して、下限をさらに監視し、アクセスレイテンシの下限を下回った場合、前記ＣＰＵへ第４の割り込みを発生させ、前記ＣＰＵが、前記アクセスレイテンシ監視部から前記第４の割り込みを受信すると、前記バスマスタへ第１のメモリ上のデータを第２のメモリへ移動するよう指示し、データ移動処理が完了した後、前記電源制御部を制御して、前記第１のメモリと前記第１のメモリに接続されたバスの電源をOFFする構成を有する。
【００１２】
この構成により、アクセスレイテンシ計測部にて測定された、バスマスタからメモリへアクセスした際のアクセスレイテンシが、レイテンシ監視部に設定されたアクセスレイテンシの上限を超えた場合、追加でバス帯域が必要と判断する。この際、レイテンシ監視部からＣＰＵに対して割り込みが発生し、ＣＰＵが電源制御部を制御して、バスおよびバスに接続されているメモリの電源をＯＮする。このことにより、バス帯域を増加させることができる。また、アクセスレイテンシ計測部にて測定された、バスマスタからメモリへアクセスした際のアクセスレイテンシが、レイテンシ監視部に設定されたアクセスレイテンシの下限を下回った場合、複数のバスを使用する必要がないと判断する。この際、レイテンシ監視部からＣＰＵに対して割り込みが発生し、ＣＰＵが電源制御部を制御して、バスおよびバスに接続されているメモリの電源をＯＦＦする。このことにより、バス帯域を減少させることができる。このことから、不要な消費電力を抑えることができる。
【００１３】
また、本発明の情報処理装置は、前記バスマスタの起動数の上限を監視し、バスマスタの起動数が上限を超えた場合、前記ＣＰＵへ第５の割り込みを発生させるマスタ起動数監視部をさらに有し、前記ＣＰＵが、前記マスタ起動数監視部から前記第５の割り込みを受信すると、前記電源制御部を制御し、未使用のバスとメモリの電源をONし、前記バスマスタへ電源ＯＮした前記メモリを使用するように指示する構成を有する。また、本発明の情報処理装置は、前記マスタ起動数監視部が、前記バスマスタの起動数の下限をさらに監視し、バスマスタの起動数が下限を下回った場合、前記ＣＰＵへ第６の割り込みを発生させ、前記ＣＰＵが、前記マスタ起動数監視部から前記第６の割り込みを受信すると、前記バスマスタへ第１のメモリ上のデータを第２のメモリへ移動するよう指示し、データ移動処理が完了した後、前記電源制御部を制御して、前記第１のメモリと前記第１のメモリに接続されたバスの電源をOFFする構成を有する。
【００１４】
この構成により、マスタ起動数監視部にて監視されているバスマスタの起動数が上限を超えた場合、追加でバス帯域が必要と判断する。この際、マスタ起動数監視部からＣＰＵに対して割り込みが発生し、ＣＰＵが電源制御部を制御して、バスおよびバスに接続されているメモリの電源をＯＮする。このことにより、バス帯域を増加させることができる。また、マスタ起動数監視部にて監視されているバスマスタの起動数が下限を下回った場合、複数のバスを使用する必要がないと判断する。この際、マスタ起動数監視部からＣＰＵに対して割り込みが発生し、ＣＰＵが電源制御部を制御して、バスおよびバスに接続されているメモリの電源をＯＦＦする。このことにより、バス帯域を減少させることができる。このことから、不要な消費電力を抑えることができる。
【発明の効果】
【００１５】
本発明の情報処理装置によれば、ＣＰＵがデジタル信号処理に必要なバス数を認識し、必要なバス数に応じてＣＰＵが電源制御部を通じて、バスおよびメモリの電源制御を行うことができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態における第１の実施形態の概略構成図
【図２】本発明の実施の形態における第１の実施形態におけるバス帯域が不足している際の動作を説明するフローチャート図
【図３】本発明の実施の形態における第１の実施形態におけるバス帯域が不足している際の動作を説明するフローチャート図
【図４】本発明の実施の形態における第２の実施形態の概略構成図
【図５】本発明の実施の形態における第２の実施形態におけるバス帯域が不足している際の動作を説明するフローチャート図
【図６】本発明の実施の形態における第２の実施形態におけるバス帯域が不足している際の動作を説明するフローチャート図
【図７】本発明の実施の形態における第３の実施形態の概略構成図
【図８】本発明の実施の形態における第３の実施形態におけるバス帯域が不足している際の動作を説明するフローチャート図
【図９】本発明の実施の形態における第３の実施形態におけるバス帯域が不足している際の動作を説明するフローチャート図
【図１０】本発明の実施の形態における第４の実施形態の概略構成図
【図１１】本発明の実施の形態における第４の実施形態におけるバス帯域が不足している際の動作を説明するフローチャート図
【図１２】本発明の実施の形態における第４の実施形態におけるバス帯域が不足している際の動作を説明するフローチャート図
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１８】
（第１の実施の形態）
図１は、本発明の実施の形態１における情報処理装置の概略構成図、図２および図３は、同情報処理装置の動作を説明するフローチャートである。
【００１９】
本発明の実施の形態１における情報処理装置は、図１に示すように、各種処理を実施するＣＰＵ１と、ＣＰＵ１以外で１つ以上のＤＭＡやデジタル信号処理を行うＤＳＰなどのバスマスタ２と、前記ＣＰＵ１と前記バスマスタ２が共に接続されているバス３およびバス４と、前記バス３に接続されているメモリ５と、前記バス４に接続されているメモリ６と、前記バス３と前記バス４と前記メモリ５と前記メモリ６の電源をＯＮおよびＯＦＦする電源制御装置７とを有して構成される。
【００２０】
次に、本実施の形態について、その動作を、図２および図３を用いて説明する。なお、ここでは、CPU１とバスマスタ２は、バス３を介してメモリ５を使用しデジタル信号処理を行っている場合を例として説明する
図２に示すように、ＣＰＵ１は、扱うコンテンツの解像度やビットレートから、現在のバス帯域では処理量が足りないと判断すると（Ｓ００１）、メモリ６の電源状態を電源制御装置７を使用して確認し（Ｓ００２）、メモリ６の電源がＯＦＦの場合、ＣＰＵ１は電源制御装置７を使用してバス４とメモリ６の電源をＯＮする（Ｓ００３）。その後、ＣＰＵ１はバスマスタ２に対してメモリ６を使用するように指示をする（Ｓ００４）。ＣＰＵ１に指示されたバスマスタ２は、必要に応じて扱うデータをメモリ５からメモリ６へ転送し、ＣＰＵ１へ制御変更完了を通知する（Ｓ００５）。
【００２１】
このように、本実施の形態によれば、実施する処理量に応じて動的にバス帯域を増加させることができる。
【００２２】
また、図３に示すように、ＣＰＵ１は、現在のデジタル信号処理の処理量に対して、バス帯域を減らしてもバス帯域が十分足りると判断すると（Ｓ１０１）、バスマスタ２に対してメモリ６を使用しないように指示をする（Ｓ１０２）。ＣＰＵ１から指示されたバスマスタ２は、必要に応じて扱うデータをメモリ６からメモリ５へ転送し、ＣＰＵ１へ制御変更完了を通知する（Ｓ１０３）、バスマスタ２から制御変更完了の通知を受けたＣＰＵ１は電源制御装置７を使用してバス４とメモリ６の電源をＯＦＦする（Ｓ１０４）。
【００２３】
このように、本実施の形態によれば、実施する処理量に応じて動的にバス帯域を減少させることで、不要な消費電流を抑えることができる。
【００２４】
（第２の実施の形態）
図４は、本発明の第２の実施の形態における情報処理装置の概略構成図、図５および図６は、同情報処理装置の動作を説明するフローチャートである。
【００２５】
本発明の実施の形態２における情報処理装置は、図４に示すように、各種処理を実施するＣＰＵ１と、ＣＰＵ１以外で１つ以上のＤＭＡやデジタル信号処理を行うＤＳＰなどのバスマスタ２およびバスマスタ８と、前記バスマスタ２と前記バスマスタ８が共に接続されているバス３およびバス４と、前記バス３に接続されているメモリ５と、前記バス４に接続されているメモリ６と、前記メモリ５にあり、バスマスタ２とバスマスタ８とでデータのやり取りを行うＦＩＦＯ１１と、前記メモリ６にあり、バスマスタ２とバスマスタ８とでデータのやり取りを行うＦＩＦＯ１２と、前記ＦＩＦＯ１１のデータ蓄積量の上限と下限を監視するＦＩＦＯ閾値監視部９と、前記ＦＩＦＯ１２のデータ蓄積量の上限と下限を監視するＦＩＦＯ閾値監視部１０と、前記バス３と前記バス４と前記メモリ５と前記メモリ６の電源をＯＮおよびＯＦＦする電源制御装置７とを備えており、前記ＦＩＦＯ閾値監視部９および前記ＦＩＦＯ閾値監視部１０は、監視するＦＩＦＯのデータ蓄積量の上限値と下限値をＣＰＵ１から設定することができ、監視するＦＩＦＯのデータ蓄積量が設定された上限値を上回ったか下限値を下回った際にＣＰＵ１へ割り込みを発生させるように構成されている。
【００２６】
次に、本実施の形態について、その動作を、図５および図６を用いて説明する。なお、ここでは、CPU１とバスマスタ２とバスマスタ８は、バス３を介してメモリ５を使用しデジタル信号処理を行っている場合を例として説明する。
【００２７】
図５に示すように、ＣＰＵ１は、バスマスタ２とバスマスタ８がＦＩＦＯ１１を使用する前にＦＩＦＯ閾値監視部９にＦＩＦＯのデータ蓄積量の上限値と下限値を設定し（Ｓ２０１）、ＦＩＦＯ閾値監視部９にＦＩＦＯ１１の監視を開始させる（Ｓ２０２）。ＦＩＦＯ１１のデータ蓄積量がＦＩＦＯ閾値監視部９に設定されたデータ蓄積量の上限値を超えた場合（Ｓ２０３）、ＦＩＦＯ閾値監視部９からＣＰＵ１へ割り込みが発生する（Ｓ２０４）。ＦＩＦＯ閾値監視部９から割り込みを受けたＣＰＵ１は、メモリ６の電源状態を電源制御装置７を使用して確認し（Ｓ２０５）、メモリ２の電源がＯＦＦの場合、ＣＰＵ１は電源制御装置７を使用してバス４とメモリ６の電源をＯＮし（Ｓ２０６）、ＣＰＵ１はＦＩＦＯ閾値監視部１０にＦＩＦＯのデータ蓄積量の上限値と下限値を設定し（Ｓ２０７）、ＦＩＦＯ閾値監視部９にＦＩＦＯ１１の監視を開始させる（Ｓ２０８）。その後、ＣＰＵ１はバスマスタ２およびバスマスタ８に対してメモリ６が使用可能になったことを通知する（Ｓ２０９）。ＣＰＵ１に指示されたバスマスタ２およびバスマスタ８は、必要に応じて扱うデータをメモリ５からメモリ６へ転送し、ＣＰＵ１へ制御変更完了を通知する（Ｓ２１０）。
【００２８】
このように、本実施の形態によれば、実施する処理量に応じて動的にバス帯域を増加させることができる。
【００２９】
また、図６に示すように、ＦＩＦＯ１１およびＦＩＦＯ１２が使用されている状態、つまり、ＦＩＦＯ閾値監視部９とＦＩＦＯ閾値監視部１０にＦＩＦＯのデータ蓄積量の上限値と下限値が設定され（Ｓ３０１）、ＦＩＦＯ閾値監視部９とＦＩＦＯ閾値監視部１０が、それぞれＦＩＦＯ１１およびＦＩＦＯ１２の監視を開始している際に（Ｓ３０２）、ＦＩＦＯ１２のデータ蓄積量がＦＩＦＯ閾値監視部１０に設定されたデータ蓄積量の下限値を下回った場合（Ｓ３０３）、ＦＩＦＯ閾値監視部１０からＣＰＵ１へ割り込みが発生する（Ｓ３０４）。ＦＩＦＯ閾値監視部１０から割り込みを受けたＣＰＵ１は、バスマスタ２およびバスマスタ８へメモリ６が使用不可になったことを通知する（Ｓ３０５）。ＣＰＵ１に指示されたバスマスタ２およびバスマスタ８は、必要に応じて扱うデータをメモリ６からメモリ５へ転送しＣＰＵ１へ制御変更完了を通知する（Ｓ３０６）。通知を受けたＣＰＵ１は、電源制御装置７を使用してメモリ６の電源をＯＦＦする（Ｓ３０７）。
【００３０】
このように、本実施の形態によれば、実施する処理量に応じて動的にバス帯域を減少させることで、不要な消費電流を抑えることができる。
【００３１】
（第３の実施の形態）
図７は、本発明の第３の実施の形態における情報処理装置の概略構成図、図８および図９は、同情報処理装置の動作を説明するフローチャートである。
【００３２】
本発明の実施の形態３における情報処理装置は、図７に示すように、各種処理を実施するＣＰＵ１と、ＣＰＵ１以外で１つ以上のＤＭＡやデジタル信号処理を行うＤＳＰなどのバスマスタ２およびバスマスタ８と、前記バスマスタ２と前記バスマスタ８が共に接続されているバス３およびバス４と、前記バス３に接続されているメモリ５と、前記バス４に接続されているメモリ６と、前記バスマスタ２および前記バスマスタ８が共に接続されており、前記メモリ５および前記メモリ６へアクセスした際のアクセスレイテンシを計測するアクセスレイテンシ計測部１５およびアクセスレイテンシ計測部１６と、各アクセスレイテンシ計測部の計測結果を監視するレイテンシ閾値監視部１３とレイテンシ閾値監視部１４と、前記バス３と前記バス４と前記メモリ５と前記メモリ６の電源をＯＮおよびＯＦＦする電源制御装置７とを備えており、前記レイテンシ閾値監視部１３および前記レイテンシ閾値監視部１４は、それぞれが監視するメモリに対するバスマスタごとのアクセスレイテンシの上限値と下限値をＣＰＵ１から設定することができ、監視するアクセスレイテンシが設定された上限値を上回ったか下限値を下回った際にＣＰＵ１へ割り込みを発生させるように構成されている。
【００３３】
次に、本実施の形態について、その動作を、図８および図９を用いて説明する。なお、ここでは、CPU１とバスマスタ２とバスマスタ８は、バス３を介してメモリ５を使用しデジタル信号処理を行っている場合を例として説明する。
【００３４】
図８に示すように、ＣＰＵ１は、バスマスタ２とバスマスタ８がメモリ５を使用する前にレイテンシ閾値監視部１３にメモリ５へバスマスタ毎のアクセスレイテンシの上限値と下限値を設定し（Ｓ４０１）、アクセスレイテンシ計測部１５の計測開始（Ｓ４０２）と、アクセスレイテンシ測定部１５の監視を開始させる（Ｓ４０３）。アクセスレイテンシ計測部１５にて計測されたアクセスレイテンシがレイテンシ閾値監視部１５に設定されたアクセスレイテンシの上限値を超えた場合（Ｓ４０４）、レイテンシ閾値監視部１５からＣＰＵ１へ割り込みが発生する（Ｓ４０５）。レイテンシ閾値監視部１５から割り込みを受けたＣＰＵ１は、メモリ２の電源状態を電源制御装置７を使用して確認し（Ｓ４０６）、メモリ２の電源がＯＦＦの場合、ＣＰＵ１は電源制御装置７を使用してバス４とメモリ６の電源をＯＮし（Ｓ４０７）、ＣＰＵ１はレイテンシ閾値監視部１４にバスマスタ毎のメモリ６へのアクセスレイテンシの上限値と下限値を設定し（Ｓ４０８）、アクセスレイテンシ計測部１６の計測開始（Ｓ４０９）と、レイテンシ閾値監視部１４の監視を開始させる（Ｓ４１０）。その後、ＣＰＵ１はバスマスタ２およびバスマスタ８に対してメモリ６が使用可能になったことを通知する（Ｓ４１１）。ＣＰＵ１に指示されたバスマスタ２およびバスマスタ８は、必要に応じて扱うデータをメモリ５からメモリ６へ転送し、ＣＰＵ１へ制御変更完了を通知する（Ｓ４１２）。
【００３５】
このように、本実施の形態によれば、実施する処理量に応じて動的にバス帯域を増加させることができる。
【００３６】
また、図９に示すように、メモリ５およびメモリ６が使用されている状態、つまり、レイテンシ閾値監視部１３とレイテンシ閾値監視部１４にバスマスタ毎の各メモリに対するアクセスレイテンシの上限値と下限値が設定され（Ｓ５０１）、アクセスレイテンシ計測部１５とアクセスレイテンシ計測部１６が計測開始しており（Ｓ５０２）、かつ、レイテンシ閾値監視部１３とレイテンシ閾値監視部１４が、それぞれアクセスレイテンシ計測部１５およびアクセスレイテンシ計測部１６の監視を開始している際に（Ｓ５０３）、アクセスレイテンシ計測部１６の計測したアクセスレイテンシが、レイテンシ閾値監視部１６に設定されている下限値を下回った場合（Ｓ５０４）、レイテンシ閾値監視部１３からＣＰＵ１へ割り込みが発生する（Ｓ５０５）。レイテンシ閾値監視部１６から割り込みを受けたＣＰＵ１は、アクセスレイテンシ閾値監視部１６の監視を停止（Ｓ５０６）、およびアクセスレイテンシ計測部の計測を停止（Ｓ５０７）し、バスマスタ２およびバスマスタ８へメモリ６が使用不可になったことを通知する（Ｓ５０８）。ＣＰＵ１に指示されたバスマスタ２およびバスマスタ８は、必要に応じて扱うデータをメモリ６からメモリ５へ転送しＣＰＵ１へ制御変更完了を通知する（Ｓ５０９）。通知を受けたＣＰＵ１は、アクセスレイテンシ計測部１４およびレイテンシ閾値監視部１６の停止および、電源制御装置７を使用してメモリ６の電源をＯＦＦする（Ｓ５１０）。
【００３７】
このように、本実施の形態によれば、実施する処理量に応じて動的にバス帯域を減少させることで、不要な消費電流を抑えることができる。
【００３８】
（第４の実施の形態）
図１０は、本発明の第４の実施の形態における情報処理装置の概略構成図、図１１および図１２は、同情報処理装置の動作を説明するフローチャートである。
【００３９】
本発明の実施の形態４における情報処理装置は、図１０に示すように、各種処理を実施するＣＰＵ１と、ＣＰＵ１以外で１つ以上のＤＭＡやデジタル信号処理を行うＤＳＰなどのバスマスタ２およびバスマスタ８と、前記バスマスタ２と前記バスマスタ８が共に接続されているバス３およびバス４と、前記バス３に接続されているメモリ５と、前記バス４に接続されているメモリ６と、バスマスタの起動数を監視するマスタ起動数監視部１７と、前記バス３と前記バス４と前記メモリ５と前記メモリ６の電源をＯＮおよびＯＦＦする電源制御装置７とを備えており、マスタ起動数監視部１７は、起動するバスマスタの上限値と下限値をＣＰＵ１から設定することができ、起動したバスマスタが設定された上限値を上回ったか下限値を下回った際にＣＰＵ１へ割り込みを発生させるように構成されている。
【００４０】
次に、本実施の形態について、その動作を、図１１および図１２を用いて説明する。なお、ここでは、CPU１とバスマスタ２とバスマスタ８は、バス３を介してメモリ５を使用しデジタル信号処理を行っている場合を例として説明する。
【００４１】
図１１に示すように、ＣＰＵ１は、バスマスタ２とバスマスタ８を起動する前にマスタ起動数監視部17にマスタ起動数の上限値と下限値を設定し（Ｓ６０１）、マスタ起動数監視部１７の監視を開始させる（Ｓ６０２）。バスマスタの起動数がマスタ起動数値監視部１７に設定されたマスタ起動数の上限値を超えた場合（Ｓ６０３）、マスタ起動数監視部１７からＣＰＵ１へ割り込みが発生する（Ｓ６０４）。マスタ起動数閾値監視部１７から割り込みを受けたＣＰＵ１は、メモリ６の電源状態を電源制御装置７を使用して確認し（Ｓ６０５）、メモリ６の電源がＯＦＦの場合、ＣＰＵ１は電源制御装置７を使用してバス４とメモリ６の電源をＯＮし（Ｓ６０６）、ＣＰＵ１はバスマスタ２およびバスマスタ８に対してメモリ６が使用可能になったことを通知する（Ｓ６０７）。ＣＰＵ１に指示されたバスマスタ２およびバスマスタ８は、必要に応じて扱うデータをメモリ５からメモリ６へ転送し、ＣＰＵ１へ制御変更完了を通知する（Ｓ６０８）。
【００４２】
このように、本実施の形態によれば、実施する処理量に応じて動的にバス帯域を増加させることができる。
【００４３】
また、図１２に示すように、メモリ５およびメモリ６が使用されている状態、つまり、マスタ起動数監視部１７にバスマスタの起動数の上限値と下限値が設定され（Ｓ７０１）、マスタ起動数監視部１７が監視を開始している際に（Ｓ７０２）、バスマスタの起動数が、マスタ起動数監視部１７に設定されている下限値を下回った場合（Ｓ７０３）、マスタ起動数監視部１７からＣＰＵ１へ割り込みが発生する（Ｓ７０４）。マスタ起動数監視部１７から割り込みを受けたＣＰＵ１は、マスタ起動数監視部１７の監視を停止（Ｓ７０５）し、バスマスタ２およびバスマスタ８へメモリ６が使用不可になったことを通知する（Ｓ７０６）。ＣＰＵ１に指示されたバスマスタ２およびバスマスタ８は、必要に応じて扱うデータをメモリ６からメモリ５へ転送しＣＰＵ１へ制御変更完了を通知する（Ｓ７０７）。通知を受けたＣＰＵ１は、マスタ起動数監視部１７の停止および、電源制御装置７を使用してメモリ６の電源をＯＦＦする（Ｓ７０８）。
【００４４】
このように、本実施の形態によれば、実施する処理量に応じて動的にバス帯域を減少させることで、不要な消費電流を抑えることができる。
【産業上の利用可能性】
【００４５】
本発明は、ＣＰＵを含む２つ以上のバスマスタと、前記バスマスタが接続される複数のバスと、前記バスごとに接続されたメモリと、前記バスと前記メモリの電源制御を行う電源制御部とを備え、これから実行するデジタル信号処理の処理量と、現在のバス帯域とを比較し、その結果からバスの数を動的に切り替える構成を有し、したがって、処理量に見合わないバスやメモリの帯域電力を押さえることができ、携帯端末などの情報端末における使用時間を延ばすことに有用である。
【符号の説明】
【００４６】
１    ＣＰＵ
２    バスマスタ
３    バス
４    バス
５    バス３に接続されるメモリ
６    バス４に接続されるメモリ
７    電源制御装置
８    バスマスタ
９    ＦＩＦＯ閾値監視部
１０    ＦＩＦＯ閾値監視部
１１    ＦＩＦＯ
１２    ＦＩＦＯ
１３    レイテンシ閾値監視部
１４    レイテンシ閾値監視部
１５    アクセスレイテンシ計測部
１６    レイテンシ閾値値を監視するレイテンシ閾値監視部
１７    マスタ起動数監視部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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