(57)【要約】      （修正有）【課題】行の復号機能、及び／またはワード線の駆動機能に割り当てられたメモリデバイスの面積の割合を減少させることができる回路を提供する。【解決手段】メモリアレイ内ワード線２０５を駆動する処理は、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタと、一以上の抵抗とからなる特定の組み合わせを組み込むワード線ドライバ２００を含んでもよい。例えば、プルダウン処理は、一以上のＮチャンネル金属酸化膜半導体電界効果（ＮＭＯＳ）トランジスタ２２０，２２２，２２４を用いて実行してもよく、一方、プルアップ処理は、一以上の抵抗２１０を用いて実行してもよい。こうしたワード線ドライバは、全てのＣＭＯＳトランジスタワード線デバイス（例えば、抵抗なし）の面積に比べて、こうしたワード線によって占有されたメモリデバイスの面積の減少を含む利点を与えることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
ワード線を介してアドレス可能なメモリセルアレイのメモリセルと、
前記ワード線を選択または選択解除するプルアップ・プルダウン（ＰＵＰＤ）列とを具備してなり、前記ＰＵＰＤ列は、
前記ワード線と前記ワード線を選択する電流シンクとの間に電気的に接続されたプルダウン・トランジスタと、
前記ワード線と前記ワード線を選択解除する電源との間に電気的に接続された一以上のプルアップ抵抗とを備え、
前記一以上のプルアップ抵抗は前記プルダウン・トランジスタに直列に接続されていることを特徴とするメモリデバイス。
【請求項２】
前記一以上のプルアップ抵抗は、前記メモリセルアレイ端部上または端部近傍に設けられたシリコン拡散部からなることを特徴とする請求項１に記載のメモリデバイス。
【請求項３】
前記シリコン拡散部は、シリコン基板内に埋め込まれたｎ型物質からなることを特徴とする請求項２に記載のメモリデバイス。
【請求項４】
前記一以上のプルアップ抵抗は、前記メモリセルのベースまで伸びた前記ワード線始端上または始端近傍のシリコン拡散部からなることを特徴とする請求項１に記載のメモリデバイス。
【請求項５】
注入電流なしに実行するよりも高速に前記ワード線を選択解除する連続した二つの前記プルダウン・トランジスタ間の前記ＰＵＰＤ列に電流を注入する付加トランジスタを更に具備することを特徴とする請求項１に記載のメモリデバイス。
【請求項６】
前記連続した二つのプルダウン・トランジスタの一方のベースと、前記付加トランジスタのベースとの間に電気的に接続されたインバータを更に具備することを特徴とする請求項５に記載のメモリデバイス。
【請求項７】
前記プルダウン・トランジスタは、ＮＭＯＳトランジスタからなることを特徴とする請求項１に記載のメモリデバイス。
【請求項８】
メモリセルアレイのメモリセルにアドレスするように基板上にワード線を形成する工程と、
前記基板上に一以上のプルアップ抵抗を形成する工程とを具備してなり、
前記一以上のプルアップ抵抗は、前記ワード線を選択解除するように電圧を上げるものであることを特徴とする方法。
【請求項９】
前記メモリセルアレイ及び前記一以上のプルアップ抵抗を、同じマスクを用いて実質的に同時に形成する工程を更に具備することを特徴とする請求項８に記載の方法。
【請求項１０】
前記一以上のプルアップ抵抗は、シリコン拡散部を用いて形成することを特徴とする請求項８に記載の方法。
【請求項１１】
前記シリコン拡散部は、前記基板内に埋め込まれたｎ型物質からなることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記メモリセルアレイ端部は、前記メモリセルのベースまで伸びた前記ワード線始端からなることを特徴とする請求項１１に記載の方法。
【請求項１３】
注入電流なしに実行するよりも高速に前記ワード線を選択解除する一以上のプルアップ抵抗に直列に接続した連続する二つの前記プルダウン・トランジスタ間に電流を注入する付加トランジスタを形成する工程を更に具備することを特徴とする請求項８に記載の方法。
【請求項１４】
前記連続した二つのプルダウン・トランジスタの一方のベースと、前記付加トランジスタベースとの間に電気的に接続したインバータを形成する工程を更に具備することを特徴とする請求項１３に記載の方法。
【請求項１５】
前記連続する二つのプルダウン・トランジスタは、ＮＭＯＳトランジスタからなることを特徴とする請求項１３に記載の方法。
【請求項１６】
メモリデバイスを動作するメモリコントローラと、
一以上のアプリケーションをホストするとともに、前記メモリセルアレイ内の前記メモリセルにアクセスを与えるように前記メモリコントローラにコマンドを開始するプロセッサとを具備してなり、
前記メモリデバイスは、ワード線を介してアドレス可能なメモリセルアレイのメモリセルと、前記コマンドを復号することによって生成された電気信号に応答する前記ワード線を選択または選択解除するプルアップ・プルダウン（ＰＵＰＤ）列とを備えるとともに、
前記ＰＵＰＤ列は、前記ワード線と前記ワード線を選択解除する電源との間に電気的に接続した一以上のプルアップ抵抗を備えることを特徴とするシステム。
【請求項１７】
前記ＰＵＰＤ列内の前記一以上のプルアップ抵抗に直列に接続されるとともに、前記ワード線と前記ワード線を選択する電流シンクとの間に電気的に接続されたプルダウン・トランジスタを更に具備することを特徴とする請求項１６に記載のシステム。
【請求項１８】
前記プルダウン・トランジスタは、前記ＮＭＯＳトランジスタからなることを特徴とする請求項１７に記載のシステム。
【請求項１９】
前記一以上のプルアップ抵抗は、前記メモリセルアレイ端部上または端部近傍に設けられたシリコン拡散部からなることを特徴とする請求項１６に記載のシステム。
【請求項２０】
注入電流なしに実行するよりも高速に前記ワード線を選択解除する連続した二つの前記プルダウン・トランジスタ間の前記ＰＵＰＤ列に電流を注入する付加トランジスタを更に具備することを特徴とする請求項１７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリにアクセスすることに関し、より詳細にはワード線ドライバの動作に関する。
【背景技術】
【０００２】
メモリデバイスは、例えば、コンピュータ、携帯電話、ＰＤＡ、データロガー、ゲーム、ナビゲーション装置など、多様な電子機器に用いることができる。より小型の電子機器及び／またはより高性能な電子機器に対する絶え間ない要求は、より小さくより高密度なメモリデバイスであって、原子または分子レベルにおける物質的かつ電気的挙動に関連してより低い限界に近い小さな半導体の特徴サイズを含むメモリデバイスに対する要望に繋がるかもしれない。従って、半導体の特徴サイズを減少させることよりメモリ密度を増やすアプローチは、例えば、新しい構成、新しい回路レイアウト、及び／または、メモリ構成要素を動作させる新しいアプローチを必要とするかもしれない。
【図面の簡単な説明】
【０００３】
【図１】図１は、本発明の実施形態に係るワード線ドライバの回路を概略的に示す図である。
【図２】図２は、本発明の実施形態に係るワード線ドライバの回路を概略的に示す図である。
【図３】図３は、本発明の実施形態に係るワード線ドライバの回路を概略的に示す図である。
【図４】図４は、本発明の実施形態に係るワード線ドライバの回路を概略的に示す図である。
【図５】図５は、本発明の実施形態に係るワード線ドライバの回路を概略的に示す図である。
【図６】図６は、本発明の実施形態に係るワード線ドライバ及びメモリアレイの一部の回路を概略的に示す図である。
【図７】図７は、本発明の実施形態に係るワード線ドライバ及びメモリセルアレイの一部を示す断面図である。
【図８】図８は、本発明の実施形態に係るコンピューターシステム及びメモリデバイスを概略的に示す図である。
【発明を実施するための形態】
【０００４】
以下に図を参照して、非制限的かつ非網羅的ではない実施形態について説明する。特に規定がない限り、様々な図を通して類似の参照番号は類似の部分について言及するものである。
【０００５】
本明細書を通して、「一実施形態」または「実施形態」という言及は、実施形態に関連して記載した特別な特徴、構造、または特性が、請求項に記載された発明の主題の少なくとも一実施形態に含まれることを意味する。それゆえ、本明細書を通して様々な箇所における「一実施形態」または「実施形態」という語句の出現は、必ずしも全てが同一の実施形態を参照しているものではない。更に、特定の特徴、構造、または特性は、一以上の実施形態において組み合わされてもよい。
【０００６】
実施形態において、メモリアレイ内ワード線を駆動する処理は、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタと、一以上の抵抗とからなる特定の組み合わせを組み込むワード線ドライバを含んでもよい。例えば、プルダウン処理は、一以上のＮチャンネル金属酸化膜半導体電界効果（ＮＭＯＳ）トランジスタを用いて実行してもよく、一方、プルアップ処理は、一以上の抵抗を用いて実行してもよい。こうしたワード線ドライバは、全てのＣＭＯＳトランジスタワード線デバイス（例えば、抵抗なし）の面積に比べて、こうしたワード線によって占有されたメモリデバイスの面積の減少を含む利点を与えることができる。こうした面積の節約は、代償を伴うことなく実現することができる。例えば、相変化メモリ（ＰＣＭ）またはＮＯＲフラッシュメモリにおける、行及び列の復号、及び／またはワード線の駆動に割り当てられた回路は、メモリアレイによって占有された面積の１／３をほぼ占有する。こうした占有面積比率は、少なくとも部分的にメモリの所望の性能に依存してもよい。本明細書に記載した実施形態は、行の復号機能、及び／またはワード線の駆動機能に割り当てられたこうしたメモリ面積の割合を減少させることができてもよい。勿論、こうした利点は単なる例であって、請求項に記載された内容はそのように限定されるものではない。
【０００７】
特定の実施形態において、メモリデバイスは、ワード線を経由してアドレッシング可能であり、メモリセルアレイの行に対応し得るメモリセルアレイのメモリセルを含んでもよい。メモリデバイスはまた、メモリセルアレイのワード線を選択する、または選択解除するために、本明細書においてプルアップ・プルダウン（ＰＵＰＤ）列と呼ぶ直列回路素子を含んでもよい。こうしたＰＵＰＤ列は、ワード線を選択するようにワード線と電流シンクとの間に電気的に接続されたプルダウン・トランジスタと、ワード線を選択解除するようにワード線と電圧源との間に電気的に接続された一以上のプルアップ抵抗とを含んでもよい。以下に更に詳細に記載するように、こうしたプルアップ抵抗はプルダウン・トランジスタに直列に接続されてもよい。特定の実施形態において、一以上のこうしたプルアップ抵抗は、メモリセルアレイ端部上または端部近傍に設けられたシリコン拡散部を含んでもよい。例えば、シリコン拡散部は、シリコン基板に埋め込まれたｎ型物質を含んでもよい。シリコン拡散部を含むプルアップ抵抗は、メモリセルアレイ内のメモリセルのベースまで伸びたワード線始端上または始端近傍に設置されてもよい。勿論、請求項に記載された内容は、上記の例で述べたように、こうしたＰＵＰＤ列の詳細によって限定されるものではない。
【０００８】
他の実施形態において、メモリデバイスは、連続する二つのプルダウン・トランジスタ間のＰＵＰＤ列内に電流を注入するように付加トランジスタを更に含んでもよい。以下に詳細に記載するように、このような構成はこうした注入電流なしに実行するよりも高速でワード線の選択解除を可能にすることができる。請求項に記載された内容はそのように限定されるものではないが、特定の実施形態において、インバータは、連続する二つのプルダウン・トランジスタの一方のベースと付加トランジスタのベースとの間に電気的に接続されてもよい。
【０００９】
図１は、本発明の実施形態に係るワード線ドライバ１００の回路を概略的に示す図であり、ワード線ドライバ１００はメモリセルアレイ（図示せず）のワード線２０５を選択解除及び選択するように、プルアップＣＭＯＳトランジスタまたはプルダウンＣＭＯＳトランジスタがそれぞれ組み込まれている。例えば、ワード線ドライバ１００は電源１３５ノードを含んでもよく、電源１３５ノードは、接地または別の低電圧１３０ノードに接続された、一以上のＮＭＯＳトランジスタ１２０，１２２，１２４に接続された、一以上の並列Ｐチャンネル金属酸化膜半導体電界効果（ＰＭＯＳ）トランジスタ１１０，１１２，１１４に接続されていてもよい。一実施形態において、ＰＭＯＳ１１０及びＮＭＯＳ１２０の両方に行復号ゲート信号Ｌ１Ｘを用いてもよく、ＰＭＯＳ１１２及びＮＭＯＳ１１４の両方に行復号ゲート信号Ｌ２Ｘを用いてもよく、ＰＭＯＳ１１４及びＮＭＯＳ１２４の両方に行復号ゲート信号Ｌ３Ｘを用いてもよい。したがって、Ｌ１Ｘ，Ｌ２Ｘ，Ｌ３Ｘの値に依存して、ワード線を選択解除または選択するように、ワード線ＷＬをプルアップまたはプルダウンすることができる。
【００１０】
図２は、本発明の実施形態に係るワード線ドライバ２００の回路を概略的に示す図であり、ワード線ドライバ２００はメモリセルアレイ（図示せず）のワード線２０５を選択解除及び選択するように、プルアップ部及びプルダウン部がそれぞれ組み込まれている。例えば、ワード線ドライバ２００は、接地または低電圧２３０に接続された、一以上のＮＭＯＳトランジスタ２２０，２２２，２２４に連続した、プルアップ抵抗２１０を具備するＰＵＰＤ列に接続された、電源１３５ノードを含むことができる。一実施形態において、ＮＭＯＳ２２０に行復号ゲート信号Ｌ１Ｘが印加されてもよく、ＮＭＯＳ２１４に行復号ゲート信号Ｌ２Ｘが印加されてもよく、ＮＭＯＳ２２４に行復号ゲート信号Ｌ３Ｘが印加されてもよい。したがって、Ｌ１Ｘ、Ｌ２Ｘ、及びＬ３Ｘの値に依存して、ワード線を選択解除または選択するように、ワード線ＷＬをプルアップまたはプルダウンすることができる。以下により詳細に記載するように、プルアップ抵抗２１０はメモリアレイ端部上のシリコン拡散を用いて組み込まれてもよい。勿論、こうしたワード線ドライバの詳細は単なる例示であり、請求項に記載された内容はそのように限定されるものではない。
【００１１】
図３は、本発明の実施形態に係るメモリアレイ３４０の一部に用いたワード線の回路を概略的に示す図である。メモリアレイ３４０は、メモリセル３４５の行及び列を含むことができる。以下に説明するように、個々の列はビット線に対応している。個々の行は、メモリセルのワード線３３５に対応して、少なくとも部分的にＰＵＰＤ列３２０によって設定されたワード線の電圧レベルに基づいて、選択または選択解除されてもよい。特定の実施形態において、個々のメモリセル３４５は、例えば、ＰＣＭセル、ＮＯＲフラッシュメモリセル、または他のタイプの記憶セルを含むことができる記憶セル３６０に接続された選択トランジスタを含んでもよい。それぞれの選択トランジスタ３５０の基本接続を共有する多数のメモリセル３４５は、ワード線３３５を含んでもよい。それぞれの選択トランジスタ３５０のエミッタ接続を共有する多数のメモリセル３４５は、例えば、ビット線３７５を含んでもよい。読取り動作及び／または書出し動作をする特定のメモリセル３４５を選択するように、特定のメモリセルに対応する選択トランジスタ３５０は、ワード線３３５上の電圧をプルダウンすることによってターンオンされてもよい。他方、特定のメモリセルを対応する選択トランジスタ３５０は、メモリセル３４５を選択解除するように、ワード線３３５上の電圧をプルアップすることによってターンオフされてもよい。こうしたワード線上の電圧をプルダウンしたりプルアップしたりすることは、ＰＵＰＤ列３２０によって実行されてもよく、請求項に記載された内容はそのように限定されるものではないが、図２に示したように、ワード線ドライバ２００を含んでもよい。特に、ＰＵＰＤ列３２０は、プルアップ抵抗３１０を構成してよい。ノード３２５は、プルアップ抵抗３１０及びＮＭＯＳトランジスタ列３３０を接続してもよい。メモリアレイ３４０のワード線３３５は、ノード３２５を介してＰＵＰＤ列３２０に接続してもよい。
【００１２】
多数の構成が可能であるが、特定の実施形態において、ワード線選択（プルダウン）はＮＭＯＳトランジスタ列３３０を用いて実行されてもよい。このようなＮＭＯＳトランジスタ列３３０は、多数のワード線を階層的に選択するように選択されてもよい。一実施形態において、例えば、行復号ゲート信号Ｌ１Ｘを受信する最初のＮＭＯＳトランジスタは、ワード線３３５を選択するようにターンオンされてもよい。特に、このようなＮＭＯＳトランジスタ列３３０内のトランジスタをターンオンすることは、ワード線３３５上の電圧をプルダウンしてもよく（例えば、接地）、それによって選択トランジスタ３５０のそれぞれのベース上の電圧を下げ、結果としてワード線３３５に対応するメモリセルを選択することができる。同様に、行復号ゲート信号Ｌ２Ｘを受信する第二のＮＭＯＳトランジスタは、例えば、３２本のワード線のような複数のワード線からなるグループを選択するようにターンオンされてもよい。また、行復号ゲート信号Ｌ３Ｘを受信する第三のＮＭＯＳトランジスタは、例えば、２５６本のワード線のような複数のワード線からなる付加グループを選択するように選択されてもよい。勿論、このようなグループのワード線数は変化してもよく、請求項に記載された内容はこの点に限定されるものではない。他の実施形態において、ワード線または行復号は、復号信号の組み合わせを用いてワード線を選択することを伴ってもよい。例えば、もし一つのＬ１ＸのＮＭＯＳトランジスタ（例えば、３２個のうちのＮＭＯＳトランジスタ）がターンオンされ、一つのＬ２ＸのＮＭＯＳトランジスタ（例えば、８個のうちのＮＭＯＳトランジスタ）がターンオンされ、一つのＬ３ＸのＮＭＯＳトランジスタ（例えば、８個のうちのＮＭＯＳトランジスタ）がターンオンされるとき、単一のワード線（例えば、２０４８本のうちのワード線）を選択することができる。しかしながら、ニ以上のＬ１Ｘ、Ｌ２Ｘ、またはＬ３ＸのＮＭＯＳトランジスタが同時にターンオンされてもよく、このような場合、二以上のワード線が選択されてもよい。
【００１３】
特定の実施形態において、ワード線の選択解除（プルアップ）は、プルアップ抵抗３１０を用いて実行することができる。ＮＭＯＳトランジスタ列３３０内のＮＭＯＳトランジスタのターンオフは、ワード線３３５上の電圧を（例えば、供給電源ＶＨＸまで）プルアップしてもよく、それによって選択トランジスタ３５０のそれぞれのベース上の電圧を上げ、結果としてワード線３３５に対応するメモリセルを選択解除することができる。一実施例において、一つのプルアップ抵抗（または、一つの連続するプルアップ抵抗のグループ）は、一つのワード線を選択解除することができる。プルアップ抵抗の抵抗値は、少なくとも一部がメモリデバイスの所望の実行速度及び消費電力に基づいて選択されてもよい。例えば、ワード線ドライバ３００は、消費電力が比較的低くなるように、ワード線を選択する間は比較的低電圧を供給するような比較的高抵抗を持つプルアップ抵抗を具備してもよい。他方、ワード線ドライバ３００は、一つの読取り／書出し動作から、次の読取り／書出し動作に移行する間に、固有の抵抗-キャパシタ（ＲＣ）時間継続が比較的速くなるように比較的低い抵抗を持つプルアップ抵抗を具備してもよい。このようなワード線ドライバ動作速度問題について、以下に記載する。勿論、上に記載したワード線ドライバの詳細は単なる例示であり、請求項に記載された内容はそのように限定されるものではない。
【００１４】
図４は、本発明の実施形態に係るワード線ドライバ４００の回路を概略的に示す図であり、ワード線ドライバ４００は付加トランジスタを具備する。このような付加トランジスタ４７５は、例えば、連続する二つのプルダウン・トランジスタ４２２，４２４間のＰＵＰＤ列４２０に電流を注入するようにＮＯＭＳトランジスタを含んでもよい。こうした電流を注入するような付加トランジスタを具備することで、前記注入電流なしに実行するよりも高速でワード線を解除することができるようになる。例えば、プルアップ処理は、付加ＮＭＯＳトランジスタを具備する間に実行してもよい。読取り動作に続いて、プルダウン・トランジスタ４２２，４２０を介する二つのレベルの行復号は、プルダウン・トランジスタ４２４を介する第三レベルの行復号がターンオフされる間、特定の時間（例えば、数ナノ秒間）変化しないままであってもよい。その結果、付加ＮＭＯＳトランジスタは、比較的速くワード線４３５をプルアップすることができるようにターンオンされてもよい。ワード線ドライバの動作速度を改善するように電流を注入することができる性能を付加することは、一つのＮＭＯＳトランジスタ及び（ＰＭＯＳ−ＮＭＯＳトランジスタ対によって実行された）インバータを第三レベルの行復号に付加することによって実現することができる。したがって、このような動作速度を改善するアプローチを具体化することによって占有されたメモリデバイスの面積は、例えば、二以上の付加抵抗を伴うような他のアプローチに比べて比較的小さくてもよい。
【００１５】
一実施形態において、付加トランジスタ４７５のベースは、ＰＵＰＤ列４２０内に具備されるプルダウン・トランジスタ４２４に印加された電気信号に関して反転された電気信号を受信してもよい。したがって、もしこのように印加された信号が比較的高い（例えば、論理高電圧の）とき、プルダウン・トランジスタ４２４は、ワード線４３５を接地ノード４８０（または、電圧シンクを含む他の比較的低い電圧ノード）に電気的に接続するようにターンオンされてもよい。その結果、反転して印加された信号が電源電圧ＶＨＸからワード線４３５を電気的に孤立させるように付加トランジスタ４７５をターンオフすることができる間、プルダウン・トランジスタ４２４は、ワード線４３５の電圧をプルダウンすることができる。他方、もしこのように印加された信号が比較的低い（例えば、論理的低電圧の）とき、プルダウン・トランジスタ４２４は、プルアップ抵抗４１０がワード線４３５の電圧をプルアップできるように、接地ノード４８０からワード線４３５を電気的に孤立させるためにターンオフされてもよい。一方、反転して印加された信号は、電源ＶＨＸに電気的に接続することなく実行された場合よりも高速でワード線４３５を選択解除するために、電源ＶＨＸにワード線４３５を電気的に接続するように付加トランジスタ４７５をターンオンすることができる。勿論、このようなワード線ドライバの詳細は単なる例示であって、請求項に記載された内容はそのように限定されるものではない。
【００１６】
図５は、本発明の他の実施形態に係るワード線ドライバ５００の回路を概略的に示す図であり、ワード線ドライバ５００は付加トランジスタを具備する。このような付加トランジスタ５７５は、例えば、連続する二つのプルダウン・トランジスタ５２２，５２４間のＰＵＰＤ列５２０に電流を注入するようにＮＭＯＳトランジスタを含むことができる。このように電流を注入するような付加トランジスタを具備することで、こうした注入電流なしに実行される場合よりも高速でワード線を選択解除することができるようになる。このような付加トランジスタの動作は、例えば、図４に示したワード線ドライバ４００について上に記載した動作と同様であってよい。一実施形態において、付加トランジスタ５７５のベースは、例えば、図８に示したメモリコントローラ８１５のようなメモリコントローラによって与えられた大域信号５９０を含む電気信号を受信することができる。このような大域信号は、一以上のメモリ動作の読取り／書出しに関連して時間調整する付加トランジスタ５７５を選択的にターンオン／ターンオフするように、付加トランジスタ５７５のベースに印加されてもよい。例えば、上述したように読取り動作に続いてプルアップ処理が実行されてもよい。特に、プルダウン・トランジスタ５２２，５２０を介する二つのレベルの行復号は、特定の時間（例えば、数ナノ秒間）変化しないままであってよく、一方で、プルダウン・トランジスタ５２４を介する第三レベルの行復号がターンオフされてもよい。その結果、付加ＮＭＯＳトランジスタは、比較的高速にワード線５３５をプルアップすることができるように、大域信号５９０を介してターンオンしてもよい。ワード線ドライバの動作速度を改善するように電流を注入する性能を付加することは、第三レベルの行復号に一つのＮＭＯＳトランジスタを付加することによって実現できる。したがって、このような動作速度を改善するアプローチを具体化することによって占有されたメモリデバイスの面積は、例えば、二以上の付加トランジスタ及び／またはインバータを伴うことができる他のアプローチに比べて比較的小さいことがある。勿論、このようなワード線の詳細は単なる例示であって、請求項に記載された内容はそのように限定されるものではない。
【００１７】
図６は、本発明の実施形態に係るワード線ドライバ及びメモリアレイの一部の回路を概略的に示す図であり、図７は、本発明の実施形態に係るワード線ドライバ及びメモリアレイの一部を示す断面図である。例えば、ＰＵＰＤ列６２０はノード６５５においてメモリセル６４５の行に接続されてもよく、ストレージユニット６６０及び選択トランジスタ６５０を含むことができる。ＰＵＰＤ列６２０は、メモリセルアレイ６４０／７４０端部上または端部近傍の基板７９５上に設けられたプルアップ抵抗６１０に接続した一連のトランジスタ６３０を含むことができる。一実施形態において、メモリセルアレイ６４０端部は、選択トランジスタ６５０のベースまで伸びたワード線６３５始端を含むことができる。ワード線６３５は、プルアップ抵抗６１０を介して電源ＶＨＸに接続してもよい。
【００１８】
図７に示すように、ストレージユニット７６０は、選択トランジスタ６５０／７５０の一部を形成するｐエミッタ拡散部７６３及びｎベース拡散部７６５上に設置されてもよい。金属配線７８８は、プルダウン・トランジスタ６５０／７５０にプルアップ抵抗６１０／７１０を電気的に接続するノード６５５／７５５を含むことができる。一実施形態において、ｎベース拡散７６５は、プルアップ抵抗６１０／７１０を組み立てる処理と同じ処理で組み立てられてもよい。例えば、ｎ型半導体物質は、ｎベース拡散部７６５を生成するように基板７９５上に埋め込まれ、かつ／または堆積されてもよく、ほぼ同時にプルアップ抵抗６１０／７１０を生成するようにｎ型半導体物質を埋め込んでもよい。したがって、単一のマスクは、ストレージユニット６６０／７６０及びプルアップ抵抗６１０／７１０を具備するメモリセルアレイの少なくとも一部を形成するように用いることができる。このような一部は、例えば、バイポーラ接合トランジスタ（ＢＪＴ）セレクタのベースを含むことができる。一方、ｐ型半導体物質は、選択トランジスタ６５０／７５０のコレクタを含むことができるｐ基板を形成するように基板７９５上に埋め込まれ、かつ／または堆積されてもよい。一実施形態において、金属配線７８８は、図６に示したトランジスタ６３０のような一連のトランジスタに電気的に接続することができる。ワード線を含むｎベース拡散７６５は、プルアップ抵抗６１０／７１０を介して電源ＶＨＸに電気的に接続することができる。勿論、このようなワード線ドライバの詳細は単なる例示であり、請求項に記載された内容はそのように限定されるものではない。
【００１９】
図８は、本発明の実施形態に係るコンピュータシステム及びメモリデバイスを概略的に示す図である。このようなコンピュータデバイスは、例えば、アプリケーション及び／または他のコードを実行するように、一以上のプロセッサを含むことができる。例えば、メモリデバイス８１０は、図３に示したメモリアレイ３４０を含んでもよい。コンピュータデバイス８０４は、メモリデバイス８１０を統御するように構成可能な任意のデバイス、器具、または装置の典型的なものでよい。メモリデバイス８１０は、メモリコントローラ８１５及びメモリ８２２を具備することができる。例示であって限定されるものではないが、コンピュータデバイス８０４は、例えば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバーデバイス、またはこれらと類似の一以上のコンピュータデバイス及び／またはプラットフォームと、例えば、パーソナル・デジタル・アシスタント（ＰＤＡ）、モバイル通信デバイス、またはこれらと類似の一以上のパーソナルコンピュータデバイスまたはパーソナルコンピュータ器具または通信デバイスまたは通信器具と、例えば、データベースまたはデータ記憶サービスプロバイダ／システムのようなコンピュータシステム及び／または関連サービスプロバイダ機能と、及び／またはこれらの任意の組み合わせとを含むことができる。
【００２０】
前記システム８００に示した様々なデバイスの全てまたは一部は、ハードウェア、ファームウェア、ソフトウェア、またはこれらの任意の組み合わせを用いて、または具備して組み込まれることができると認識されるものである。したがって、例示であって限定されるものではないが、コンピュータデバイス８０４は、バス８４０と、ホストまたはメモリコントローラ８１５とを通じてメモリ８２２に動作的に連結された、少なくとも一つの処理装置８２０を具備することができる。処理装置８２０は、データ計算手続きまたはデータ計算処理の少なくとも一部を実行するように設定可能な一以上の典型的な回路である。例示であって限定されるものではないが、処理装置８２０は、一以上のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、アプリケーション特化集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールドプログラマブルゲートアレイ、及び類似物、またはこれらの任意の組み合わせを具備することができる。処理装置８２０は、メモリコントローラ８１５と通信するように設定されたオペレーティングシステムを具備することができる。このようなオペレーティングシステムは、例えば、バス８４０を超えてメモリコントローラ８１５に送信されるコマンドを生成することができる。このようなコマンドは、読取りコマンド及び／または書出しコマンドを含むことができる。書出しコマンドに対応して、例えば、メモリコントローラ８１５は、例えば、メモリパーティションへのコマンド書出しに関連した情報を書出すセットパルスまたはリセットパルスのようなバイアス信号を与えることができる。実施形態において、メモリコントローラ８１５はメモリデバイス８１０を動作することができ、処理装置８２０は、一以上のアプリケーションをホストすることができ、かつ／または、例えば、メモリデバイス８１０内のメモリセルへのアクセスを与えるようにメモリコントローラにコマンドの書出しを開始することができる。
【００２１】
一実施形態において、システムはメモリデバイスを動作するようにメモリコントローラを含むことができ、メモリデバイスは、ワード線を介してアドレス可能なメモリセルアレイのメモリセル、コマンドを復号することによって生成された電気信号に応答してワード線を選択または選択解除するＰＵＰＤ列を含んでもよい。このようなＰＵＰＤは、ワード線とワード線を選択解除する電源との間に電気的に接続されたプルアップ抵抗、及び／またはＰＵＰＤ列内のプルアップ抵抗に直列に接続されるとともにワード線とワード線を選択する電流シンクとの間に電気的に接続されたプルダウン・トランジスタを具備してもよい。このようなシステムは更に、一以上のアプリケーションをホストするとともに、メモリセルアレイ内のメモリセルへのアクセスを与えるようにメモリコントローラにコマンドを開始させるプロセッサを具備してもよい。
【００２２】
メモリ８２２は、典型的な任意のデータ記憶機構である。メモリ８２２は、例えば、プライマリストレージユニット８２４、及び／またはセカンダリストレージユニット８２６を具備することができる。プライマリストレージユニット８２４は、例えば、ランダムアクセスメモリ、読取り専用メモリなどを含み得る。この例では、処理装置８２０とは別のものであるとして示されているが、プライマリストレージユニット８２４の全部または一部は、処理装置８２０内に設けられているか、あるいは処理装置８２０と同じ場所に設置されているか、または処理装置８２０に連結していると理解されるべきものである。
【００２３】
セカンダリストレージユニット８２６は、例えば、プライマリストレージユニットと同型または類似型のメモリ、及び／または、例えば、ディスクドライブ、光学ディスクドライブ、テープドライブ、固体状態記憶ドライブなどの一以上のデータ記憶デバイスまたはシステムを具備することができる。いくらかの実施形態において、セカンダリストレージユニット８２６はコンピュータ読取り可能メディア８２８を動作的に受信可能であってもよく、またはコンピュータ読取り可能メディア８２８に連結するように設定可能であってもよい。コンピュータ読取り可能メディア８２８は、例えば、システム８００内の一以上のデバイスに、アクセス可能なデータ、コード、及び／または命令を伝送でき、かつ／または、アクセス可能なデータ、コード、及び／または命令を生成できる、任意のメディアを具備してもよい。
【００２４】
コンピュータデバイス８０４は、例えば、入力／出力８３２を具備することができる。入力／出力８３２は、人及び／または機械入力を受け入れるように、あるいは人及び／または機械入力を導入するように設定することができる一以上の典型的なデバイスまたは機構であるとともに／あるいは、人または機械出力に伝えるように、または人または機械出力に与えるように設定可能な一以上のデバイスまたは機構である。例示であって限定されるものではないが、入力／出力デバイス８３２は、動作的に設定されたディスプレイ、スピーカー、キーボード、マウス、トラックボール、タッチスクリーン、データポートなどを具備することができる。
【００２５】
本発明の実施形態であると現時点で考えられることについて説明するとともに記載してきたが、請求項に記載された内容から逸脱することなく他の様々に変更されてもよく、かつ等価なものに置換されてもよいと当業者に認識されるべきものである。更に、本発明の精神から逸脱することなく、請求項に記載された内容の教示に対して特定の状況を適用するように多くの変更がなされてもよい。それゆえ、請求項に記載された内容は、開示した特定の実施形態に制限されるものではないと意図されるとともに、そのような請求項に記載された内容はまた、添付の請求項の範囲内及びその等価物にある全ての実施形態を包含することができると意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
【発明の名称】
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【技術分野】
【０００１】
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【背景技術】
【０００２】
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【発明の概要】
【図面の簡単な説明】
【０００３】
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【発明を実施するための形態】
【０００４】
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【要約】
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【選択図】図１
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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