(57)【要約】【課題】画素回路、これを利用した表示装置及び表示装置の駆動方法を提供する。【解決手段】２つの走査トランジスタを含む表示装置用画素回路。２つの走査トランジスタは、アニーリング区間とオフ区間とを反復するように駆動される。アニーリング区間によって走査トランジスタのしきい電圧がシフトされることにより、漏れ電流が発生することを防止できる。【選択図】図６
2011150288.tif 000002
【特許請求の範囲】
【請求項１】
発光素子に駆動電流を出力する画素回路において、
ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第１電源電圧に連結された第１電極及び前記発光素子に連結された第２電極を備える駆動トランジスタと、
前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第２電極との間に連結された保存キャパシタと、
第２電極、データ線に連結された第１電極、及び第１走査制御信号に連結されたゲート電極を備える第１走査トランジスタと、
前記第１走査トランジスタの前記第２電極に連結された第１電極、前記駆動トランジスタの前記ゲート電極に連結された第２電極、及び第２走査制御信号に連結されたゲート電極を備える第２走査トランジスタを備え、
前記第１走査制御信号及び前記第２走査制御信号は、
前記第１走査制御信号及び前記第２走査制御信号が、前記第１走査トランジスタ及び前記第２走査トランジスタがターンオンされる第１レベルを持つ第１時間区間と、
前記第２走査制御信号が、前記第１走査トランジスタ及び前記第２走査トランジスタがターンオフされる第２レベルを持ち、前記第１走査制御信号が、前記第１レベルと前記第２レベルとの中間レベルである第３レベルを持つ第２時間区間と、
前記第１走査制御信号及び前記第２走査制御信号が前記第１レベルを持つ第３時間区間と、
前記第１走査制御信号が前記第２レベルを持ち、前記第２走査制御信号が前記第３レベルを持つ第４時間区間と、を反復するように駆動されることを特徴とする画素回路。
【請求項２】
前記駆動トランジスタ、前記第１走査トランジスタ、及び前記第２走査トランジスタは、Ｎ型ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする請求項１に記載の画素回路。
【請求項３】
前記駆動トランジスタ、前記第１走査トランジスタ、及び前記第２走査トランジスタは、Ｐ型ＭＯＳＦＥＴであることを特徴とする請求項１に記載の画素回路。
【請求項４】
前記駆動トランジスタと前記第１電源電圧との間に直列連結され、ゲート電極が前記第１電源電圧に連結された第３トランジスタをさらに備えることを特徴とする請求項１に記載の画素回路。
【請求項５】
前記発光素子は、有機電界発光表示装置、液晶表示装置、または電気泳動表示装置（ＥＰＤ：ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ ｄｉｓｐｌａｙ）のための発光素子であることを特徴とする請求項１に記載の画素回路。
【請求項６】
複数の画素と、
前記複数の画素にデータ線を通じてデータ信号を出力するデータ駆動部と、
前記複数の画素に第１走査制御信号及び前記第２走査制御信号を出力する走査駆動部と、を備え、
前記複数の画素は、発光素子及び前記発光素子に駆動電流を出力する画素回路を備え、前記画素回路は、
ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第１電源電圧に連結された第１電極及び前記発光素子に連結された第２電極を備える駆動トランジスタと、
前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第２電極との間に連結された保存キャパシタと、
第２電極、前記データ線に連結された第１電極、及び第１走査制御信号に連結されたゲート電極を備える第１走査トランジスタと、
前記第１走査トランジスタの前記第２電極に連結された第１電極、前記駆動トランジスタの前記ゲート電極に連結された第２電極、及び第２走査制御信号に連結されたゲート電極を備える第２走査トランジスタと、を備え、
前記走査駆動部は、
前記第１走査制御信号及び前記第２走査制御信号が、前記第１走査トランジスタ及び前記第２走査トランジスタがターンオンされる第１レベルを持つ第１時間区間と、
前記第２走査制御信号が、前記第１走査トランジスタ及び前記第２走査トランジスタがターンオフされる第２レベルを持ち、前記第１走査制御信号が、前記第１レベルと前記第２レベルとの中間レベルである第３レベルを持つ第２時間区間と、
前記第１走査制御信号及び前記第２走査制御信号が前記第１レベルを持つ第３時間区間と、
前記第１走査制御信号が前記第２レベルを持ち、前記第２走査制御信号が前記第３レベルを持つ第４時間区間を反復するように、前記第１走査制御信号及び前記第２走査制御信号を駆動することを特徴とする表示装置。
【請求項７】
前記駆動トランジスタ、前記第１走査トランジスタ、及び前記第２走査トランジスタは、Ｎ型ＭＯＳＦＥＴであることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記駆動トランジスタ、前記第１走査トランジスタ、及び前記第２走査トランジスタは、Ｐ型ＭＯＳＦＥＴであることを特徴とする請求項６に記載の画素回路。
【請求項９】
前記画素回路は、前記駆動トランジスタと前記第１電源電圧との間に直列連結され、ゲート電極が前記第１電源電圧に連結された第３トランジスタをさらに備えることを特徴とする請求項６に記載の表示装置。
【請求項１０】
前記表示装置は、有機電界発光表示装置、液晶表示装置、または電気泳動表示装置（ＥＰＤ）であることを特徴とする請求項６に記載の表示装置。
【請求項１１】
表示装置の駆動方法において、
前記表示装置の画素回路は、第１走査トランジスタ及び第２走査トランジスタを備え、
前記第１走査トランジスタは、第１走査制御信号に応答して、データ信号を前記第２走査トランジスタに伝達し、
前記第２走査トランジスタは、第２走査制御信号に応答して、前記データ信号を直接または少なくとも一つのトランジスタを経て駆動トランジスタのゲート電極に伝達し、
前記表示装置の駆動方法は、
前記第１走査制御信号及び前記第２走査制御信号が、前記第１走査トランジスタ及び前記第１走査トランジスタがターンオンされる第１レベルを持つ第１時間区間と、
前記第２走査制御信号が、前記第１走査トランジスタ及び前記第２走査トランジスタがターンオフされる第２レベルを持ち、前記第１走査制御信号が、前記第１レベルと前記第２レベルとの中間レベルである第３レベルを持つ第２時間区間と、
前記第１走査制御信号及び前記第２走査制御信号が前記第１レベルを持つ第３時間区間と、
前記第１走査制御信号が前記第２レベルを持ち、前記第２走査制御信号が前記第３レベルを持つ第４時間区間と、を含むことを特徴とする表示装置の駆動方法。
【請求項１２】
前記第１走査トランジスタ、前記第２走査トランジスタ、及び前記画素回路に含まれたトランジスタは、Ｎ型ＭＯＳＦＥＴであることを特徴とする請求項１１に記載の表示装置の駆動方法。
【請求項１３】
前記第１走査トランジスタ、前記第２走査トランジスタ、及び前記画素回路に含まれたトランジスタは、Ｐ型ＭＯＳＦＥＴであることを特徴とする請求項１１に記載の表示装置の駆動方法。
【請求項１４】
前記表示装置は、有機電界発光表示装置、液晶表示装置、または電気泳動ディスプレイ（ＥＰＤ）であることを特徴とする請求項１１に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、画素回路、前記画素回路を利用した表示装置及び表示装置の駆動方法に関する。
【背景技術】
【０００２】
表示装置は、入力データに対応するデータ信号を複数の画素回路に印加して各画素の輝度を調節することによって、入力データを映像に変換してユーザーに提供する。複数の画素に出力するデータ信号はデータ駆動部から生成される。データ駆動部は、ガンマフィルタ回路から生成された複数のガンマ電圧のうち、前記入力データに対応するガンマ電圧を選択し、選択されたガンマ電圧を複数の画素にデータ信号として出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国公開特許第２００５−００９０６６６号公報
【特許文献２】特開２００５−２０２０７０号公報
【特許文献３】韓国公開特許第２００６−０１２００８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、表示装置用画素回路で走査トランジスタを通じる漏れ電流を減少させ、走査トランジスタの劣化を防止するためのものである。
【課題を解決するための手段】
【０００５】
本発明の一実施形態による、発光素子に駆動電流を出力する画素回路は、ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第１電源電圧に連結された第１電極及び前記発光素子に連結された第２電極を備える駆動トランジスタと、前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第２電極との間に連結された保存キャパシタと、第２電極、データ線に連結された第１電極、及び第１走査制御信号に連結されたゲート電極を備える第１走査トランジスタと、前記第１走査トランジスタの前記第２電極に連結された第１電極、前記駆動トランジスタの前記ゲート電極に連結された第２電極、及び第２走査制御信号に連結されたゲート電極を備える第２走査トランジスタを備え、前記第１走査制御信号及び前記第２走査制御信号は、前記第１走査制御信号及び前記第２走査制御信号が、前記第１走査トランジスタ及び前記第２走査トランジスタがターンオンされる第１レベルを持つ第１時間区間と、前記第２走査制御信号が、前記第１走査トランジスタ及び前記第２走査トランジスタがターンオフされる第２レベルを持ち、前記第１走査制御信号が、前記第１レベルと前記第２レベルとの中間レベルである第３レベルを持つ第２時間区間と、前記第１走査制御信号及び前記第２走査制御信号が前記第１レベルを持つ第３時間区間と、前記第１走査制御信号が前記第２レベルを持ち、前記第２走査制御信号が前記第３レベルを持つ第４時間区間と、を反復するように駆動される。
【０００６】
前記駆動トランジスタ、前記第１走査トランジスタ、及び前記第２走査トランジスタは、Ｎ型ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）でありうる。代案として、前記駆動トランジスタ、前記第１走査トランジスタ、及び前記第２走査トランジスタは、Ｐ型ＭＯＳＦＥＴでありうる。
【０００７】
本発明の他の実施形態によれば、前記画素回路は、前記駆動トランジスタと前記第１電源電圧との間に直列連結され、ゲート電極が前記第１電源電圧に連結された第３トランジスタをさらに備える。
【０００８】
また、前記発光素子は、有機電界発光表示装置、液晶表示装置、または電気泳動表示装置（ＥＰＤ：ＥｌｅｃｔｒｏＰｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ）のための発光素子でありうる。
【０００９】
本発明の一実施形態による表示装置は、複数の画素と、前記複数の画素にデータ線を通じてデータ信号を出力するデータ駆動部と、前記複数の画素に第１走査制御信号及び前記第２走査制御信号を出力する走査駆動部と、を備え、前記複数の画素は、発光素子及び前記発光素子に駆動電流を出力する画素回路を備え、前記画素回路は、ゲート電極を通じて入力される信号によって前記駆動電流を前記発光素子に出力し、第１電源電圧に連結された第１電極及び前記発光素子に連結された第２電極を備える駆動トランジスタと、前記駆動トランジスタの前記ゲート電極と前記駆動トランジスタの前記第２電極との間に連結された保存キャパシタと、第２電極、前記データ線に連結された第１電極、及び第１走査制御信号に連結されたゲート電極を備える第１走査トランジスタと、前記第１走査トランジスタの前記第２電極に連結された第１電極、前記駆動トランジスタの前記ゲート電極に連結された第２電極、及び第２走査制御信号に連結されたゲート電極を備える第２走査トランジスタと、を備え、前記走査駆動部は、前記第１走査制御信号及び前記第２走査制御信号が、前記第１走査トランジスタ及び前記第２走査トランジスタがターンオンされる第１レベルを持つ第１時間区間と、前記第２走査制御信号が、前記第１走査トランジスタ及び前記第２走査トランジスタがターンオフされる第２レベルを持ち、前記第１走査制御信号が、前記第１レベルと前記第２レベルとの中間レベルである第３レベルを持つ第２時間区間と、前記第１走査制御信号及び前記第２走査制御信号が前記第１レベルを持つ第３時間区間と、前記第１走査制御信号が前記第２レベルを持ち、前記第２走査制御信号が前記第３レベルを持つ第４時間区間を反復するように、前記第１走査制御信号及び前記第２走査制御信号を駆動する。
【００１０】
前記駆動トランジスタ、前記第１走査トランジスタ、及び前記第２走査トランジスタは、Ｎ型ＭＯＳＦＥＴでありうる。代案として、前記駆動トランジスタ、前記第１走査トランジスタ、及び前記第２走査トランジスタは、Ｐ型ＭＯＳＦＥＴでありうる。
【００１１】
本発明の他の実施形態によれば、前記画素回路は、前記駆動トランジスタと前記第１電源電圧との間に直列連結され、ゲート電極が前記第１電源電圧に連結された第３トランジスタをさらに備える。
【００１２】
また、前記表示装置は、有機電界発光表示装置、液晶表示装置、またはＥＰＤでありうる。
【００１３】
本発明の一実施形態による表示装置の駆動方法において、前記表示装置の画素回路は、第１走査トランジスタ及び第２走査トランジスタを備え、前記第１走査トランジスタは、第１走査制御信号に応答して、データ信号を前記第２走査トランジスタに伝達し、前記第２走査トランジスタは、第２走査制御信号に応答して、前記データ信号を直接または少なくとも一つのトランジスタを経て駆動トランジスタのゲート電極に伝達し、前記表示装置の駆動方法は、前記第１走査制御信号及び前記第２走査制御信号が、前記第１走査トランジスタ及び前記第１走査トランジスタがターンオンされる第１レベルを持つ第１時間区間と、前記第２走査制御信号が、前記第１走査トランジスタ及び前記第２走査トランジスタがターンオフされる第２レベルを持ち、前記第１走査制御信号が、前記第１レベルと前記第２レベルとの中間レベルである第３レベルを持つ第２時間区間と、前記第１走査制御信号及び前記第２走査制御信号が前記第１レベルを持つ第３時間区間と、前記第１走査制御信号が前記第２レベルを持ち、前記第２走査制御信号が前記第３レベルを持つ第４時間区間と、を含む。
【００１４】
前記第１走査トランジスタ、前記第２走査トランジスタ、及び前記画素回路に含まれたトランジスタは、Ｎ型ＭＯＳＦＥＴでありうる。代案として、前記第１走査トランジスタ、前記第２走査トランジスタ、及び前記画素回路に含まれたトランジスタは、Ｐ型ＭＯＳＦＥＴでありうる。
【００１５】
また、前記表示装置は、有機電界発光表示装置、液晶表示装置、または電気泳動ディスプレイ（ＥＰＤ）でありうる。
【発明の効果】
【００１６】
本発明の実施形態は、アニーリング周期を導入することによって、走査トランジスタのしきい電圧が変化して漏れ電流が発生する現象を防止できる。また反復されたスイッチングで走査トランジスタが劣化することを防止できる効果がある。
【図面の簡単な説明】
【００１７】
【図１】有機電界発光ダイオードの発光原理を説明するための図面である。
【図２】例示的な画素回路を示した図面である。
【図３】ゲートバイアスによるしきい電圧変化を示したグラフである。
【図４Ａ】トランジスタに加えられる例示的なゲートバイアスＶＳＴＲＥＳＳを示す図面である。
【図４Ｂ】図４Ａに図示されたゲートバイアスＶＳＴＲＥＳＳによるトランジスタのしきい電圧変化を示すグラフである。
【図５】本発明の一実施形態による表示装置５００の構造を示した図面である。
【図６】本発明の一実施形態による画素６００ａの構造を示した図面である。
【図７】本発明の一実施形態による第１走査制御信号Ｓｎ１、第２走査制御信号Ｓｎ２、及びデータ信号Ｄｍのタイミング図を示した図面である。
【図８Ａ】本発明の一実施形態による画素回路６１０ａの駆動を説明するための図面である。
【図８Ｂ】本発明の一実施形態による画素回路６１０ａの駆動を説明するための図面である。
【図８Ｃ】本発明の一実施形態による画素回路６１０ａの駆動を説明するための図面である。
【図９】本発明の他の実施形態による画素６００ｂの構造を示した図面である。
【図１０】本発明のさらに他の実施形態による画素６００ｃの構造を示した図面である。
【図１１】本発明の一実施形態による表示装置の駆動方法を示したフローチャートである。
【発明を実施するための形態】
【００１８】
以下、添付した図面を参照して本発明の実施形態を説明する。下記の説明及び添付した図面は本発明による動作を理解するためのものであり、当業者が容易に具現できる部分は省略できる。
【００１９】
また本明細書及び図面は、本発明を制限するための目的で提供されたものではなく、本発明の範囲は特許請求の範囲によって定められねばならない。本明細書で使われた用語は、本発明を最も適宜に表現できるように、本発明の技術的思想に符合する意味及び概念で解釈されねばならない。
【００２０】
図１は、有機電界発光ダイオードの発光原理を説明するための図面である。
【００２１】
有機電界発光表示装置は、蛍光性有機化合物を電気的に励起させて発光させる表示装置であって、行列形態に配列された有機電界発光素子を電圧駆動あるいは電流駆動して映像を表現できるようになっている。これらの有機電界発光素子は、ダイオード特性を持って有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）と呼ばれる。
【００２２】
ＯＬＥＤは、アノード（ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ））、有機薄膜、及びカソード電極層（金属）が積層された構造を持つ。前記有機薄膜は、電子と正孔との均衡を良くして発光効率を向上させるために、発光層（ｅｍｉｔｔｉｎｇ ｌａｙｅｒ、ＥＭＬ）、電子輸送層（Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ、ＥＴＬ）及び正孔輸送層（Ｈｏｌｅ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ、ＨＴＬ）を備える。それ以外にも、前記有機薄膜は、正孔注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｎｇ Ｌａｙｅｒ、ＨＩＬ）または電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｎｇ Ｌａｙｅｒ、ＥＩＬ）をさらに備えることができる。
【００２３】
本発明の実施形態は、ＯＬＥＤを発光素子として採用することができる。しかし、本発明は有機電界発光表示装置に限定されず、液晶表示装置、ＥＰＤなどの多様な表示装置で具現されうる。
【００２４】
図２は、例示的な画素回路を示した図面である。本発明の実施形態による画素回路は、Ｎ型トランジスタまたはＰ型トランジスタで具現できる。以下、Ｎ型トランジスタで具現された画素回路を中心として本発明の実施形態を説明する。
【００２５】
ＯＬＥＤ及び画素回路２１０を備える複数の画素２００を含む。ＯＬＥＤは、画素回路２１０から出力された駆動電流ＩＯＬＥＤを入力されて光を放出し、ＯＬＥＤから放出する光の輝度は駆動電流ＩＯＬＥＤの大きさによって変わる。
【００２６】
画素回路２１０は、キャパシタＣ１、駆動トランジスタＭ１、及び走査トランジスタＭ２を含むことができる。
【００２７】
走査制御信号Ｓｎが走査トランジスタＭ２に印加されれば、データ信号Ｄｍが走査トランジスタＭ２を通じて駆動トランジスタＭ１のゲート電極及びキャパシタＣ１の第１電極に印加される。データ信号Ｄｍが印加される間、保存キャパシタＣ１にデータ信号Ｄｍに相応するレベルが充電される。駆動トランジスタＭ１は、データ信号Ｄｍの大きさによって、駆動電流ＩＯＬＥＤを生成してＯＬＥＤに出力する。
【００２８】
ＯＬＥＤは、画素回路２１０から駆動電流ＩＯＬＥＤを入力されて、データ信号Ｄｍに相応する輝度の光を放出する。
【００２９】
ｎ型トランジスタで具現された図２の画素回路では、走査トランジスタＭ２は、大部分のフレーム時間に負のゲートバイアスがかかる。正のバイアスは、単にデータ信号Ｄｍが画素に記録されるプログラミング時間のみに印加され、このようなプログラミング時間は、負のゲートバイアスがかかる時間に比べて非常に短い。しかし、走査トランジスタは、プログラミング区間の間に負のバイアスが印加される時、図３に示したように、走査トランジスタＭ２のしきい電圧がシフトされる現象を経験する。
【００３０】
図３は、ゲートバイアスによるしきい電圧変化を示したグラフである。
【００３１】
図３に示したように、負のゲートバイアスＶＳＴＲＥＳＳが増加するにつれて、しきい電圧がシフトされるサイズ（−ΔＶＴＨ）が増大する。また負のバイアスがかかる時間（Ｓｔｒｅｓｓ ｔｉｍｅ）が増加するほど、しきい電圧がシフトされるサイズ（−ΔＶＴＨ）が増大する。
【００３２】
図４Ａは、トランジスタに加えられる例示的なゲートバイアスＶＳＴＲＥＳＳを示し、図４Ｂは、図４Ａに図示されたゲートバイアスＶＳＴＲＥＳＳによるトランジスタのしきい電圧変化を示す。
【００３３】
図４Ａに示したように、トランジスタにゲートバイアスＶＳＴＲＥＳＳが経時的に印加されうる。図４Ｂに示したように、トランジスタは、図４ＡのようなゲートバイアスＶＳＴＲＥＳＳによってしきい電圧が変化し続ける。しきい電圧変化は経時的に増加する。またゲートバイアスＶＳＴＲＥＳＳが、図４Ａに示したように変化し続けることによって、しきい電圧変化が反復される。このようなしきい電圧変化は漏れ電流を発生させ、トランジスタの劣化につながる。
【００３４】
図３に示したように、しきい電圧が負の方向にシフトすれば、走査トランジスタＭ２は、プログラミング区間の間に漏れ電流を伝達する。これによって、プログラミング区間の間にデータ線と画素とが互いに絶縁されず、画素間にクロストークが発生し経時的にこのような現象がさらに激しくなる。結局、表示装置の画質が劣化する。
【００３５】
本発明の実施形態は、走査トランジスタを直列に追加し、走査トランジスタに印加される駆動信号を変化させて、走査トランジスタに加えられるゲートバイアスを縮める。
【００３６】
図５は、本発明の一実施形態による表示装置５００の構造を示した図面である。
【００３７】
本発明の一実施形態による表示装置は、制御部５１０、データ駆動部５２０、走査駆動部５３０、及び複数の画素５４０を備える。
【００３８】
制御部５１０は、ＲＧＢデータＤａｔａ、データ駆動部制御信号ＤＣＳなどを生成してデータ駆動部５２０に出力し、走査駆動部制御信号ＳＣＳなどを生成して走査駆動部５３０に出力する。
【００３９】
データ駆動部５２０は、ＲＧＢデータＤａｔａからデータ信号Ｄｍを生成して、複数の画素５４０に出力する。データ駆動部５２０は、ガンマフィルタ、デジタル−アナログ変換回路などを利用して、ＲＧＢデータＤａｔａからデータ信号Ｄｍを生成できる。データ信号Ｄｍは、一走査周期の間に同じ行に位置した複数の画素にそれぞれ出力されうる。また、データ信号Ｄｍを伝達する複数のデータ線それぞれは、同じ列に位置した複数の画素に連結されうる。
【００４０】
走査駆動部５３０は、走査駆動部制御信号ＳＣＳから第１走査制御信号Ｓｎ１及び第２走査制御信号Ｓｎ２を生成して、複数の画素５４０に出力する。第１走査制御信号Ｓｎ１を伝達するそれぞれの第１走査制御信号線、及び第２走査制御信号Ｓｎ２を伝達するそれぞれの第２走査制御信号線は、同じ行に位置した複数の画素に連結されうる。第１走査制御信号Ｓｎ１及び第２走査制御信号Ｓｎ２は、行単位で順次に駆動されうる。
【００４１】
本実施形態による走査駆動部５３０は、前記第１走査制御信号Ｓｎ１及び前記第２走査制御信号Ｓｎ２が第１レベルを持つ第１時間区間、前記第２走査制御信号Ｓｎ２が第２レベルを持ち、前記第１走査制御信号Ｓｎ１が前記第１レベルと前記第２レベルとの中間レベルである第３レベルを持つ第２時間区間、前記第１走査制御信号Ｓｎ１及び前記第２走査制御信号Ｓｎ２が前記第１レベルを持つ第３時間区間、及び前記第１走査制御信号Ｓｎ１が前記第２レベルを持ち、前記第２走査制御信号Ｓｎ２が前記第３レベルを持つ第４時間区間を反復し、第１走査制御信号Ｓｎ１及び第２走査制御信号Ｓｎ２を駆動できる。
【００４２】
複数の画素５４０は、図５に示したように、ＮｘＭ行列形態に配列されうる。複数の画素５４０それぞれは、ＯＬＥＤ及びＯＬＥＤを駆動するための画素回路を含むことができる。複数の画素５４０それぞれには、第１電源電圧ＥＬＶＤＤ、及び第２電源電圧ＥＬＶＳＳが印加されうる。本発明の一実施形態による複数の画素５４０は、それぞれ第１走査トランジスタ及び第２走査トランジスタを含む。第１走査制御信号Ｓｎ１は、第１走査トランジスタのゲート電極に印加され、第２走査制御信号Ｓｎ２は第２走査トランジスタのゲート電極に印加される。前記第１レベルは、第１走査トランジスタ及び第２走査トランジスタがターンオンされるレベル、前記第２レベルは、第１走査トランジスタ及び第２走査トランジスタがターンオフされるレベル、前記第３レベルは、前記第１レベルと前記第２レベルとの間のレベルである。第３レベルは、トランジスタで負のしきい電圧が発生しないレベルに決定されうる。
【００４３】
図６は、本発明の一実施形態による画素の構造を示した図面である。
【００４４】
本発明の一実施形態による画素６００ａは、画素回路６１０ａ及びＯＬＥＤを含む。駆動トランジスタＴ１、第１走査トランジスタＴ２、第２走査トランジスタＴ３、及び保存キャパシタＣｓｔを含む。
【００４５】
駆動トランジスタＴ１は、第１電源電圧ＥＬＶＤＤに連結された第１電極及びＯＬＥＤに連結された第２電極を備える。
【００４６】
第１走査トランジスタＴ２は、第１走査制御信号Ｓｎ１に連結されたゲート電極、データ信号Ｄｍを伝達するデータ線に連結された第１電極、及び第２電極を備える。
【００４７】
第２走査トランジスタＴ３は、第２走査制御信号Ｓｎ２に連結されたゲート電極、第１走査トランジスタＴ２の第２電極に連結された第１電極、及び駆動トランジスタＴ１のゲート電極に連結された第２電極を備える。
【００４８】
保存トランジスタＣｓｔは、駆動トランジスタＴ１のゲート電極と駆動トランジスタの第２電極との間に連結される。
【００４９】
図７は、本発明の一実施形態による第１走査制御信号Ｓｎ１、第２走査制御信号Ｓｎ２、及びデータ信号Ｄｍのタイミング図を示した図面である。
【００５０】
本実施形態による第１走査制御信号Ｓｎ１及び第２走査制御信号Ｓｎ２は、プログラミング周期Ａ及びＣの間にアニーリング区間及びオフ区間を交互に持つ。これによって、アニーリング区間の間に、第１走査トランジスタＴ２及び第２走査トランジスタＴ３に加えられるゲートバイアスが減少して、第１走査トランジスタＴ２及び第２走査トランジスタＴ３のしきい電圧が変化する現象を緩和させ、劣化速度を緩めることができる。
【００５１】
図８Ａないし図８Ｃは、本発明の一実施形態による画素回路６１０ａの駆動を説明するための図面である。図７と図８Ａないし図８Ｃを参照して、本発明の一実施形態による画素回路６１０ａの動作を説明する。
【００５２】
第１時間区間Ａの間に、第１走査制御信号Ｓｎ１及び第２走査制御信号Ｓｎ２は第１レベルＬＶ１を持ち、データ信号Ｄｍは有効なレベルを持つ。図８Ａに示したように、第１走査制御信号Ｔ２及び第２走査制御信号Ｔ３はターンオンレベルを持って、データ信号Ｄｍを駆動トランジスタＴ１のゲート電極及び保存キャパシタＣｓｔに印加する。保存キャパシタＣｓｔは、第１時間区間Ａの間にデータ信号Ｄｍを保存する。駆動トランジスタＴ１は、データ信号Ｄｍがゲート電極に印加されれば、データ信号Ｄｍに対応する駆動電流ＩＯＬＥＤを生成してＯＬＥＤに出力する。
【００５３】
第２時間区間Ｂの間に、第１走査制御信号Ｓｎ１は第３レベルＬＶ３を持ち、第２走査制御信号Ｓｎ２は第２レベルＬＶ２を持つ。これによって、図８Ｂに示したように、第１走査トランジスタＴ２はアニーリングされ、第２走査トランジスタＴ３はターンオフされる。第２走査トランジスタＴ３がターンオフされることによって、データ信号Ｄｍを伝達するデータ線と駆動トランジスタＴ１のゲート電極とは、電気的に分離される。駆動トランジスタＴ１は、保存キャパシタＣｓｔに保存されたデータ信号Ｄｍを利用して、駆動電流ＩＯＬＥＤを生成し続けてＯＬＥＤに出力する。
【００５４】
第３時間区間Ｃの間に、第１走査制御信号Ｓｎ１及び第２走査制御信号Ｓｎ２は第１レベルＬＶ１を持ち、データ信号Ｄｍは次のフレームのデータに該当する有効なレベルを持つ。図８Ａに示したように、第１走査トランジスタＴ２及び第２走査トランジスタＴ３がターンオンされて、データ信号Ｄｍが駆動トランジスタＴ１のゲート電極及び保存キャパシタＣｓｔに印加される。これによって、保存キャパシタＣｓｔに次のフレームのデータ信号Ｄｍがプログラミングされ、駆動トランジスタＴ１は、データ信号Ｄｍに対応する駆動電流ＩＯＬＥＤを生成してＯＬＥＤに出力する。
【００５５】
第４時間区間Ｄの間に、第１走査制御信号Ｓｎ１は第２レベルＬＶ２を持ち、第２走査制御信号Ｓｎ２は第３レベルＬＶ３を持つ。図８Ｃに示したように、第１走査制御信号Ｓｎ１により第１走査トランジスタＴ２はターンオフされ、第２走査制御信号Ｓｎ２により第２走査トランジスタＴ３はアニーリングされる。第１走査トランジスタＴ２がターンオフされることによって、データ信号Ｄｍを伝達するデータ線と駆動トランジスタＴ１のゲート電極とは、電気的に分離される。駆動トランジスタＴ１は、保存キャパシタＣｓｔに保存されたデータ信号Ｄｍを利用して、駆動電流ＩＯＬＥＤを生成してＯＬＥＤに出力する。
【００５６】
図９は、本発明の他の実施形態による画素の構造を示した図面である。
【００５７】
本発明の他の実施形態による画素６００ｂは、第１電源電圧ＥＬＶＤＤと駆動トランジスタＴ１との間に直列に連結された第３トランジスタＴ４をさらに含む。また保存キャパシタＣｓｔは、駆動トランジスタＴ１のゲート電極と第３トランジスタＴ４のゲート電極との間に連結され、第３トランジスタＴ４のゲート電極と第１電源電圧ＥＬＶＤＤとは、電気的に連結されている。
【００５８】
第３トランジスタＴ４は、ゲート電極とドレイン電極とが電気的に連結されて、常に飽和領域（ｓａｔｕｒａｔｉｏｎ ａｒｅａ）で動作する。したがって、第３トランジスタＴ４は抵抗のように動作し、第３トランジスタＴ３での電圧降下は、駆動電流ＩＯＬＥＤの大きさにより決定される。ディスプレイ動作中に、駆動トランジスタＴ１のしきい電圧とＯＬＥＤのしきい電圧とは素子の特性シフトのために増大し、これによって駆動電流ＩＯＬＥＤのレベルは低くなる。駆動電流ＩＯＬＥＤの大きさが小さくなれば、第３トランジスタＴ４にかかる電圧も低くなって、駆動トランジスタＴ１のドレイン−ソース間の電圧が高くなり、これによって、駆動トランジスタＴ１から出力される駆動電流ＩＯＬＥＤの大きさが増大する。このような駆動電流ＩＯＬＥＤの増大は、素子特性シフトを補償する。したがって、本発明の他の実施形態によれば、駆動トランジスタＴ１またはＯＬＥＤのしきい電圧変化を補償する効果がある。
【００５９】
第１走査トランジスタＴ２と第２走査トランジスタＴ３との駆動は、図６ないし図８Ｃを利用して前述した通りである。
【００６０】
図１０は、本発明のさらに他の実施形態による画素６００ｃの構造を示した図面である。
【００６１】
本発明のさらに他の実施形態は、図１０に示したように液晶表示装置で具現され、発光素子は液晶セルＬＣでありうる。第１走査トランジスタＴ２及び第２走査トランジスタＴ３の駆動は、図６ないし図８Ｃを利用して前述した通りである。
【００６２】
また、本発明は、電気泳動ディスプレイ（ＥＰＤ）で具現されることもできる。
【００６３】
図１１は、本発明の一実施形態による表示装置の駆動方法を示したフローチャートである。
【００６４】
本発明の一実施形態による表示装置の駆動方法は、図６に示したように、第１走査トランジスタＴ２及び第２走査トランジスタＴ３を含む画素回路を駆動する。
【００６５】
第１時間区間Ａの間に、第１走査制御信号Ｓｎ１及び第２走査制御信号Ｓｎ２が第１レベルＬＶ１を持ち、第１走査トランジスタＴ２及び第２走査トランジスタＴ３がターンオンされて、データ信号Ｄｍが保存キャパシタＣｓｔにプログラミングされる（Ｓ９０２）。データ信号Ｄｍによる駆動電流ＩＯＬＥＤがＯＬＥＤに出力される。
【００６６】
第２時間区間Ｂの間に、第１走査制御信号Ｓｎ１は第３レベルＬＶ３を持ち、第２走査制御信号Ｓｎ２は第２レベルＬＶ２を持つ。これによって、第１走査トランジスタＴ２はアニーリングされ、第２走査トランジスタＴ３はターンオフされる（Ｓ９０４）。保存キャパシタＣｓｔに保存されたデータ信号Ｄｍによって駆動電流ＩＯＬＥＤが引続きＯＬＥＤに出力される。
【００６７】
第３時間区間Ｃの間に、第１走査制御信号Ｓｎ１と第２走査制御信号Ｓｎ２とが第１レベルＬＶ１を持ち、第１走査トランジスタＴ２及び第２走査トランジスタＴ３がターンオンされて、次のフレームのデータ信号Ｄｍが保存キャパシタＣｓｔにプログラミングされる（Ｓ９０６）。データ信号Ｄｍによる駆動電流ＩＯＬＥＤがＯＬＥＤに出力される。
【００６８】
第４時間区間Ｄの間に、第１走査制御信号Ｓｎ１は第２レベルＬＶ２を持ち、第２走査制御信号Ｓｎ２は第３レベルＬＶ３を持つ。これによって、第１走査トランジスタＴ２はターンオフされ、第２走査トランジスタＴ３はアニーリングされる（Ｓ９０８）。保存キャパシタＣｓｔに保存されたデータ信号Ｄｍによって、駆動電流ＩＯＬＥＤがＯＬＥＤに出力され続ける。
【００６９】
以上、本発明について望ましい実施形態を中心に説明した。当業者ならば、本発明の本質的な特性から逸脱しない範囲で変形された形態で本発明を具現できるということを理解できるであろう。したがって、前記実施形態は限定的な観点ではなく説明的な観点で考慮されねばならない。本発明の範囲は、前述した説明ではなく特許請求の範囲に示されており、特許請求の範囲により請求された発明及び請求された発明と均等な発明は、本発明に含まれていると解釈されねばならない。
【産業上の利用可能性】
【００７０】
本発明は、表示装置関連の技術分野に好適に用いられる。
【符号の説明】
【００７１】
６００ａ  画素
６１０ａ  画素回路
Ｃｓｔ  保存キャパシタ
ＥＬＶＤＤ  第１電源電圧
Ｓｎ１  第１走査制御信号
Ｓｎ２  第２走査制御信号
Ｔ１  駆動トランジスタ
Ｔ２  第１走査トランジスタ
Ｔ３  第２走査トランジスタ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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