(57)【要約】【課題】位相差情報をデジタル値で出力するデジタルＰＬＬにおいて、消費電力を抑えたデジタルＰＬＬを提供することにある。【解決手段】デジタルＰＬＬ１００は、発振器１０、整数位相算出部２０、小数位相算出部３０、位相差算出部４０、位相差変化量モニタ部５０、および発振器制御部６０を有する。ＰＬＬにおいては発振器の出力周波数が、分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、位相差変化量モニタ部５０にて位相差の変化量をモニタし、変化量が整数位相算出部２０の１ＬＳＢ未満である「１」未満になった時点で整数位相算出部２０におけるカウンタ動作を停止する。【選択図】図１
2011229028.tif 000002
【特許請求の範囲】
【請求項１】
発振器と、
前記発振器の出力信号の位相の整数位相をデジタル値で算出する整数位相算出部と、
前記発振器の出力信号の位相の小数位相をデジタル値で算出する小数位相算出部と、
前記整数位相および前記小数位相に基づいて、前記発振器出力の位相と基準信号位相との位相差を算出する位相差算出部と、
前記位相差の変化量をモニタする位相差変化量モニタ部と、を有し、前記位相差に基づき前記発振器の周波数を制御するデジタルＰＬＬであって、
前記位相差の変化量が前記発振器の１周期分の位相未満となった場合、前記位相差変化量モニタ部が出力する制御信号により、前記整数位相算出部の動作を停止することを特徴とするデジタルＰＬＬ。
【請求項２】
デジタルループフィルタをさらに有し、
前記デジタルループフィルタには前記位相差が入力され、
前記発振器は、デジタル値で周波数が制御されるＤＣＯで構成され、前記デジタルループフィルタが出力するデジタル制御信号により、周波数が制御されることを特徴とする請求項１に記載のデジタルＰＬＬ。
【請求項３】
デジタルループフィルタをさらに有し、
前記デジタルループフィルタには前記位相差が入力され、
前記発振器は、アナログ値で周波数が制御されるＶＣＯで構成され、前記デジタルループフィルタの出力に基づいてデジタルアナログ変換されたアナログ制御信号により、周波数が制御されることを特徴とする請求項１に記載のデジタルＰＬＬ。
【請求項４】
前記位相差算出部は、前記基準信号位相を、発振器の出力周波数を設定する分周比を積算することにより算出し、前記位相差を算出することを特徴とする請求項１から３に記載のデジタルＰＬＬ。
【請求項５】
前記位相差算出部は、前記位相差の整数部を、前記位相差変化量モニタ部が出力する制御信号に基づいて、前記制御信号が入力される前の値に固定し、位相差の小数値のみを更新することを特徴とする請求項４に記載のデジタルＰＬＬ。
【請求項６】
前記位相差算出部は、前記整数位相および前記小数位相の変化量を算出した後、前記発振器の出力周波数を設定する分周比との差から得られる周波数差を算出し、前記周波数差を前記位相差変化量モニタ部に出力するとともに、前記周波数差を積算することにより、前記位相差を算出することを特徴とする請求項１から３に記載のデジタルＰＬＬ。
【請求項７】
前記位相差算出部は、前記位相差変化量モニタ部が出力する制御信号に基づいて、前記分周比のうち小数部のみが入力され、前記分周比の整数部の代わりに０が入力されることを特徴とする請求項６に記載のデジタルＰＬＬ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は位相同期ループ（ＰＬＬ：Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）に関し、特にデジタルドメインで位相比較を行うデジタルＰＬＬに関する。
【背景技術】
【０００２】
従来から知られているアナログ方式のＰＬＬ回路では、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ−ＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）の周波数を高精度に制御するため、ＶＣＯの出力を分周器により分周してフィードバック信号を生成し、該フィードバック信号とリファレンス信号との位相差情報を、位相比較器を用いて検出する。位相比較器は検出した位相差情報を、該位相差情報に対応するパルス幅を有する信号として出力する。そして、チャージポンプ回路は、位相比較器から入力されるパルス幅を有する信号に応じた量の電荷を出力し、ループフィルタは、該電荷を電圧情報に変換する。ＶＣＯは、該電圧情報が制御電圧端子に入力されることにより、発振周波数が制御される。このようなアナログ方式のＰＬＬ回路は、ループフィルタなどにおいて抵抗や容量の素子を使用するため、回路の小型化や低コスト化といった微細化の恩恵を受けることができない。また、アナログ方式のＰＬＬ回路においては、微細化による低電圧化のため、電源ノイズなどの影響による特性劣化などが課題として挙げられる。
【０００３】
そこで、近年においては、ＰＬＬ回路をデジタル構成にするデジタルＰＬＬ回路の研究開発が進められている（例えば非特許文献１参照）。非特許文献１記載のデジタルＰＬＬ回路においては、位相差情報がデジタル値で出力され、検出された位相差情報を元にした制御信号がデジタルループフィルタを介して発振器に入力されることにより周波数の制御を行う。このとき用いられる発振器としては、並列に接続された複数の微小バラクタをデジタル的に切り替えることで周波数の制御を行うデジタル制御発振器（ＤＣＯ：Ｄｉｇｉｔａｌｌｙ−ＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ）またはＶＣＯが用いられる。ＤＣＯを用いる場合はデジタルループフィルタが出力するデジタル信号を用いて周波数が制御され、ＶＣＯを用いる場合はデジタルアナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ−ｔｏ−ＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）を介して制御信号が入力されることで周波数が制御される。
【０００４】
また、位相比較においては、カウンタにより発振器の位相を直接カウントした結果をリファレンス周期毎に読み出すのと同時に、時間デジタル変換器（ＴＤＣ：Ｔｉｍｅ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）を用いて発振器の１周期未満の位相が検出される（例えば特許文献１参照）。このとき、一般に発振器とリファレンス信号は非同期の関係にあるため、リファレンス信号を発振器出力でオーバーサンプリングしたリタイミングクロック信号がデジタル信号処理用のクロック信号として用いられる。また、リファレンス周期毎のカウンタ出力の読み出しも、このリタイミングクロック信号に同期して行われる。
【０００５】
ここで、上記カウンタの出力は発振器の位相の整数部に相当し、１ＬＳＢが発振器の１周期分の位相を表している。また、ＴＤＣの出力はカウンタの１ＬＳＢ未満である発振器の位相の小数部を表しており、これら２つの出力を用いて発振器の位相がデジタル値化される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−７６８８６号公報
【非特許文献】
【０００７】
【非特許文献１】Robert Bogdan Staszewski and Poras T. Balsara, “Phase-Domain All-Digital Phase-Locked Loop,” IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II, VOL. 52, NO. 3, pp. 159-163. Mar. 2005
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上のデジタルＰＬＬの構成において、カウンタは、発振器が出力する高速信号をクロックとして用いて動作する回路であるため、消費電力がアナログＰＬＬに対して大きい。なぜなら、アナログＰＬＬでは、リファレンス信号との位相比較に必要な信号が分周器により分周された信号のみであるため、消費電力が比較的小さい非同期カウンタを用いることができる。これに対し、デジタルＰＬＬでは、カウンタの発振器の位相をデジタル値に変換するため、カウンタの全ビットの情報が必要である。また、リタイミングクロック信号での読み出しを行うためには、カウンタ出力の各ビット間の遅延が、発振器の１周期以内となるように高速動作させる必要がある。このため、デジタルＰＬＬにおいては、各ビットを全てクロックに同期して出力する同期カウンタが用いられる。ところが、同期カウンタは、全てのフリップフロップが発振器の周波数で動作するため消費電力が増大してしまう。そのため、従来のデジタルＰＬＬにおいては、アナログＰＬＬに対して消費電力が大きいという課題があった。
【０００９】
本発明は、このような事情を考慮してなされたものであり、その目的は、位相差情報をデジタル値で出力するデジタルＰＬＬにおいて、消費電力を抑えたデジタルＰＬＬを提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は、発振器と、前記発振器の出力信号の位相の整数位相をデジタル値で算出する整数位相算出部と、前記発振器の出力信号の位相の小数位相をデジタル値で算出する小数位相算出部と、前記整数位相および前記小数位相に基づいて、前記発振器出力の位相と基準信号位相との位相差を算出する位相差算出部と、前記位相差の変化量をモニタする位相差変化量モニタ部と、を有し、前記位相差に基づき前記発振器の周波数を制御するデジタルＰＬＬであって、前記位相差の変化量が前記発振器の１周期分の位相未満となった場合、前記位相差変化量モニタ部が出力する制御信号により、前記整数位相算出部の動作を停止することを特徴とするデジタルＰＬＬである。
【発明の効果】
【００１１】
本発明のデジタルＰＬＬにおいては、発振器の出力周波数が分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、この位相差の変化量を位相差変化量モニタ部にてモニタし、位相差の変化量が整数値算出部の１ＬＳＢ未満、即ち発振器の１周期分の位相未満になった時点で整数位相算出部の動作を停止する。
これにより、デジタルＰＬＬの周波数がロック状態に近づいた時点で、整数位相算出部における消費電力の大きいカウンタの動作を停止することにより、消費電力を削減することができ、消費電力を抑えたデジタルＰＬＬを提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態によるデジタルＰＬＬ１００の構成を示す図である。
【図２】図１における整数位相算出部２０の構成の一例を示す図である。
【図３】図１における小数位相算出部３０の構成の一例を示す図である。
【図４】図１における位相差算出部４０の構成の一例を示す図である。
【図５】図１における位相差変化量モニタ部５０の構成の一例を示す図である。
【図６】図１における発振器制御部６０の構成の一例を示す図である。
【図７】位相差変化量モニタ部５０が制御信号ＳＴＰを出力する前後（ＳＴＰが０から１に変化する前後）での位相差計算に関する動作を説明するための図である。
【図８】本発明の第２の実施形態によるデジタルＰＬＬ１０１の構成を示す図である。
【図９】図８における位相差算出部４１の構成の一例を示す図である。
【図１０】図８における位相差変化量モニタ部５１の構成の一例を示す図である。
【図１１】位相差変化量モニタ部５１が制御信号ＳＴＰを出力する前後（ＳＴＰが０から１に変化する前後）での位相差計算に関する動作を説明するための図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下で説明する全ての図面において、同一の構成要素には同一の符号を付加し、適宜説明を省略する。
【００１４】
［第１の実施の形態］
図１は、本発明の第１の実施形態によるデジタルＰＬＬ１００の構成を示す図である。
デジタルＰＬＬ１００は、発振器１０と、整数位相算出部２０と、小数位相算出部３０と、位相差算出部４０と、位相差変化量モニタ部５０と、発振器制御部６０とから構成される。
図１に示すデジタルＰＬＬ１００において、発振器１０の発振器出力ＣＫＶの位相（発振器の出力信号の位相）は、整数位相算出部２０および小数位相算出部３０によりデジタル数値化され、それぞれ整数位相Ｒｖ、小数位相εとして位相差算出部４０に入力される。
位相差算出部４０は、リファレンス信号ＲＥＦの位相Ｒｒ（基準信号位相）を、発振器の出力周波数を設定する分周比ＦＣＷを積算することにより算出する。そして、位相差算出部４０は、算出したリファレンス信号ＲＥＦの位相Ｒｒと発振器出力ＣＫＶの位相との位相差φｅを、整数位相Ｒｖおよび小数位相εに基づき算出する。また、位相差算出部４０は、算出した位相差φｅを、位相差変化量モニタ部５０および発振器制御部６０に出力する。
発振器制御部６０は、入力される位相差φｅに基づいて発振器１０の周波数を制御する制御信号ＣＴＲＬを生成し、発振器１０に出力する。
また、本願の特徴部分である位相差変化量モニタ部５０は、入力される位相差φｅの変化量Δφｅをモニタし、変化量Δφｅが発振器１０の１周期分の位相未満、すなわち、｜Δφｅ｜＜１となった場合、制御信号ＳＴＰを整数位相算出部２０および位相差算出部４０に出力する。
【００１５】
図２は、整数位相算出部２０の構成の一例を示す図である。
図２において、演算器２０１およびフリップフロップ２０２はカウンタを構成し、発振器１０の発振器出力ＣＫＶをクロックとして１ずつカウントアップすることにより、発振器１０の整数位相を得る。ここで、フリップフロップ２０２の出力である整数位相は、後述する位相差算出部４０において、リファレンス信号ＲＥＦの周期毎に位相差計算を行うため、フリップフロップ２０３を介して読み出される。そのため、フリップフロップ２０３のクロックとしては、リファレンス信号ＲＥＦを発振器出力ＣＫＶでオーバーサンプリングして得られるリタイミング信号ＣＫＲが用いられる。発振器出力ＣＫＶとリファレンス信号ＲＥＦは非同期の関係にあるためである。
整数位相算出部２０におけるフリップフロップ２０３は、発振器１０の整数位相Ｒｖを、位相差算出部４０に出力する。また、整数位相算出部２０は、位相差変化量モニタ部５０が出力する制御信号ＳＴＰにより、そのカウントアップ動作を停止することが可能となっている。
なお、上記リタイミング信号ＣＫＲは、整数位相算出部２０以外にも、本デジタルＰＬＬ１００におけるデジタル回路のクロック信号として用いられ、後述する小数位相算出部３０、位相差算出部４０および位相差変化量モニタ部５０の動作も、リタイミング信号ＣＫＲの周期毎に行われる。
【００１６】
図３は小数位相算出部３０の構成の一例を示す図である。図３において、発振器１０の発振器出力ＣＫＶは、遅延セル３０１により順次遅延され、フリップフロップ３０２によりリファレンス信号ＲＥＦでサンプリングされる。信号処理部３０３は、フリップフロップ３０２の出力が入力され、発振器１０の小数位相εを算出する。小数位相算出部３０は、発振器１０の小数位相εを位相差算出部４０に出力する。
【００１７】
図４は位相差算出部４０の構成の一例を示す図である。図４において、演算器４０１およびフリップフロップ４０２は、アキュムレータを構成し、分周比ＦＣＷを積算することで、リファレンス信号ＲＥＦの位相Ｒｒを算出する。演算器４０３は、リファレンス信号ＲＥＦの位相Ｒｒの整数部Ｒｒ，ｉと、整数位相算出部２０より得られた発振器１０の整数位相Ｒｖとの減算を行う。
セレクタ４０４は、後述する位相差変化量モニタ部５０が制御信号ＳＴＰを出力するまで（即ちＳＴＰ＝０である場合）は、演算器４０３の減算結果を選択し、フリップフロップ４０５は、この減算結果を、位相差φｅの整数部φｅ，ｉとして出力する。
また、演算器４０６は、リファレンス信号ＲＥＦの位相Ｒｒの小数部Ｒｒ，ｆと、小数位相算出部３０より得られた小数位相εとの加算を行う。フリップフロップ４０７は、この加算結果を、位相差φｅの小数部φｅ，ｆとして出力する。
位相差算出部４０は、これら位相差φｅの整数部φｅ，ｉおよび位相差φｅの小数部φｅ，ｆを合わせた位相差φｅを出力する。即ち、位相差変化量モニタ部５０が制御信号ＳＴＰを出力するまでは、位相差算出部４０は次の式（１）で表される位相差φｅの演算を行い、演算結果を出力する。
φｅ＝Ｒｒ−Ｒｖ＋ε    ・・・（１）
【００１８】
一方、位相差変化量モニタ部５０が制御信号ＳＴＰを出力すると（即ちＳＴＰ＝１である場合）、位相差φｅの整数部φｅ，ｉはＳＴＰ＝１となる前の値に固定され、位相差φｅの小数部φｅ，ｆのみが更新される。ＳＴＰ＝１となる前の位相差φｅの整数部をφｅ，ｉ＿ＳＴＰとすると、位相差φｅは、次の式（２）のように表される。
φｅ＝φｅ，ｉ＿ＳＴＰ＋Ｒｒ，ｆ＋ε    ・・・（２）
【００１９】
図５は位相差変化量モニタ部５０の構成の一例を示す図である。図５において、演算器５０１およびフリップフロップ５０２は、位相差算出部４０により算出される位相差φｅの変化量Δφｅを算出する。発振器１０の出力周波数が分周比ＦＣＷで設定される目標周波数に近づくにつれ、位相差変化量の絶対値は減少していくため、位相差変化量モニタ部５０は、絶対値算出部５０３により絶対値｜Δφｅ｜を算出し、｜Δφｅ｜＜１となった時点で比較器５０４により、制御信号ＳＴＰを出力する。
【００２０】
発振器制御部６０では、位相差算出部４０により算出された位相差φｅに基づいて制御信号ＣＴＲＬが生成され、発振器１０の周波数を制御する。
図６は発振器制御部６０の構成の一例を示す図である。図６において、入力信号生成部６０２は、位相差算出部４０により算出された位相差φｅが、デジタルループフィルタ６０１を介して入力される。
発振器１０がデジタル値で周波数を制御するＤＣＯで構成される場合、入力信号生成部６０２は、デジタル値である発振器制御信号ＣＴＲＬを出力する。一方、発振器１０がアナログ値で周波数を制御するＶＣＯで構成される場合、入力信号生成部６０２はＤＡＣで構成され、アナログ値である発振器制御信号ＣＴＲＬを出力する。
【００２１】
次に、デジタルＰＬＬ１００の動作について、図７を用いて説明する。
図７はデジタルＰＬＬ１００において、発振器１０が分周比ＦＣＷ＝２＋１／４の場合の、発振器１０の発振器出力ＣＫＶ、リファレンス信号ＲＥＦおよびリタイミング信号ＣＫＲの立ち上がりエッジと、各エッジにおける数値化された位相を含む動作の一例を示している。なお、簡単のため各位相出力の初期値は０とし、周波数はロックしているものとする。また、位相差変化量モニタ部５０は、はじめＳＴＰ＝０であり、その後ＳＴＰ＝１となる制御信号ＳＴＰを出力するものとする。なお、本デジタルＰＬＬ１００では、周波数ロック状態ではＳＴＰ＝１となるが、ここでは簡単のため周波数がロックした状態でＳＴＰが０から１に変化するとして説明する。
【００２２】
整数位相算出部２０は、演算器２０１およびフリップフロップ２０２から構成されるカウンタにより、発振器１０の発振器出力ＣＫＶをクロックとして１ずつカウントアップし、リタイミング信号ＣＫＲの立ち上がりエッジごとに発振器の整数位相Ｒｖを、図７に示すように３、５、７、９、１２と出力する。
一方、位相差算出部４０は、演算器４０１およびフリップフロップ４０２から構成されるアキュムレータにより、分周比ＦＣＷ＝２＋１／４を積算することで、リファレンス信号ＲＥＦの位相Ｒｒを、図７に示すように２＋１／４、４＋１／２、６＋３／４、９、１１＋１／４と算出する。
また、小数位相算出部３０は、リファレンス信号ＲＥＦに対して、その直後の発振器出力ＣＫＶの小数位相εを、図７に示すように３／４、１／２、１／４、０、３／４と出力する。
位相差算出部４０は、これらの出力から、上記式（１）に基づいて位相差φｅを計算する。この場合、周波数はロックした状態であり、位相差算出部４０は、図７に示すように位相差φｅとして０を算出し、出力する。
【００２３】
次に、位相差変化量モニタ部５０が制御信号ＳＴＰを出力した場合について説明する。整数位相算出部２０は、入力される制御信号ＳＴＰがＳＴＰ＝１となるため、カウンタ動作を停止し、出力である整数位相Ｒｖとして０を出力する。
位相差算出部４０においては、入力される制御信号ＳＴＰがＳＴＰ＝１となるため、位相差φｅの整数部φｅ，ｉはＳＴＰ＝１となる前の値に固定されるので、位相差φｅの整数部φｅ,ｉはφｅ,ｉ＝０となる。つまり、この場合、φｅ，ｉ＿ＳＴＰ＝０となる。
また、位相差算出部４０は、リファレンス信号ＲＥＦの位相Ｒｒの小数部Ｒｒ，ｆを、図７に示すように１／２、３／４、０、１／４、１／２と算出する。
また、小数位相算出部３０は、リファレンス信号ＲＥＦに対して、その直後の発振器出力ＣＫＶの小数位相εを、図７に示すように３／４、１／２、１／４、０、３／４と出力する。
【００２４】
位相差算出部４０は、位相差φｅを、リファレンス信号ＲＥＦの位相Ｒｒの小数部Ｒｒ，ｆと発振器１０の小数位相εを用いて、上記式（２）に基づいて算出し、位相差φｅの小数部φｅ,ｆとして０を出力する。なお、図７において、位相差φｅの計算結果が１．０となる場合の整数値１は、オーバーフローとして扱われ無視される。即ち、整数値（整数位相Ｒｖ）を用いず、小数値（小数位相ε）のみを用いる演算でも、位相差φｅは全ての場合で０である。従って、整数位相算出部２０においてカウントアップ動作に係るカウンタを停止しても、周波数ロック動作を維持することができることとなる。
【００２５】
よって、デジタルＰＬＬ１００において、消費電力の大きいカウンタの消費電力を削減することが可能となるため、デジタルＰＬＬ１００全体の消費電力を削減することが可能となる。
【００２６】
［第２の実施の形態］
次に、本発明の第２の実施の形態によるデジタルＰＬＬ１０１を、図８を用いて説明する。図８において、デジタルＰＬＬ１０１は、図１に示した第１の実施の形態によるデジタルＰＬＬ１００における位相差算出部４０に代えて位相差算出部４１を、位相差変化量モニタ部５０に代えて位相差変化量モニタ部５１をそれぞれ備えている。
デジタルＰＬＬ１０１における位相差変化量モニタ部５１は、位相差算出部４１が出力する位相差変化量Δφｅが、入力される構成となっている。
【００２７】
図９は位相差算出部４１の構成の一例を示す図である。
図９において、演算器４１１およびフリップフロップ４１２は、発振器１０の小数位相εの差分Δεを算出する。ここで、差分Δεとは、直前の小数位相εからの増加分である。
また、演算器４１３およびフリップフロップ４１４は、発振器１０の整数位相Ｒｖの差分ΔＲｖを算出する。ここで、差分ΔＲｖとは、直前の整数位相Ｒｖからの増加分である。
セレクタ４１５は、位相差変化量モニタ部５１が制御信号ＳＴＰを出力するまでは（即ちＳＴＰ＝０である場合）、分周比ＦＣＷの整数部ＦＣＷｉを出力する。つまり、位相差算出部４１における演算器４１６は、分周比ＦＣＷが入力される。
そして、演算器４１６は、下記の式（３）で表される演算を行い、発振器１０の出力周波数と分周比ＦＣＷとで設定される目標周波数との周波数差を算出し、出力する。このとき、この周波数差は、位相差φｅの変化量Δφｅと等価である。
Δφｅ＝ＦＣＷ−ΔＲｖ＋Δε    ・・・（３）
【００２８】
また、演算器４１７とフリップフロップ４１８は、アキュムレータを構成し、位相差変化量Δφｅを積算して、位相差φｅを算出する。
【００２９】
一方、位相差変化量モニタ部５１が制御信号ＳＴＰを出力すると（即ちＳＴＰ＝１である場合）、フリップフロップ４１４はリセットされ、セレクタ４１５は、分周比ＦＣＷの整数部ＦＣＷｉに代わりに０を出力する。つまり、位相差算出部４１における演算器４１６は、分周比ＦＣＷの小数部ＦＣＷｆのみが入力される。
また、このとき整数位相算出部２０では、カウントアップ動作が停止されている。そのため、演算器４１６は、下記の式（４）で表される演算を行い、位相差の変化量Δφｅを算出し、出力する。
Δφｅ＝ＦＣＷｆ＋Δε    ・・・（４）
【００３０】
ここで、本デジタルＰＬＬ１０１が、フィードバックループ内に発振器１０による１つの極のみを持つ「タイプ１」の構成であり、ロック状態での位相差φｅが｜φｅ｜＞１となる値に収束するような場合でも、制御信号ＳＴＰ出力後の、発振器１０の出力周波数が分周比ＦＣＷで設定される目標周波数に近づいた後の位相差変化量Δφｅ（即ち周波数差）は１未満のままである。
【００３１】
図１０は、位相差変化量モニタ部５１の構成の一例を示す図である。図１０を参照すると、位相差変化量モニタ部５１は、図５に示した第１の実施の形態における位相差変化量モニタ部５０において、演算器５０１およびフリップフロップ５０２を省略した構成となっている。即ち、位相差変化量モニタ部５１は、位相差算出部４１が算出した位相差変化量Δφｅが入力され、絶対値算出部５０３により絶対値｜Δφｅ｜を算出し、比較器５０４により｜Δφｅ｜＜１となった時点で制御信号ＳＴＰを出力する。
【００３２】
次に、デジタルＰＬＬ１０１の動作について、図１１を用いて説明する。
図１１はデジタルＰＬＬ１０１において、発振器１０が分周比ＦＣＷ＝２＋１／４の場合の、発振器１０の発振器出力ＣＫＶ、リファレンス信号ＲＥＦおよびリタイミング信号ＣＫＲの立ち上がりエッジと、各エッジにおける数値化された位相を含む動作の一例を示している。なお、簡単のため各位相出力の初期値は０とし、周波数はロックしているものとする。
また、位相差変化量モニタ部５１は、はじめＳＴＰ＝０であり、その後ＳＴＰ＝１となる制御信号ＳＴＰを出力するものとする。なお、本デジタルＰＬＬ１０１では、周波数ロック状態ではＳＴＰ＝１となるが、ここでは簡単のため周波数がロックした状態でＳＴＰが０から１に変化するとして説明する。
【００３３】
整数位相算出部２０は、演算器２０１およびフリップフロップ２０２から構成されるカウンタにより、発振器１０の発振器出力ＣＫＶをクロックとして１ずつカウントアップし、リタイミング信号ＣＫＲの立ち上がりエッジごとに発振器の整数位相Ｒｖを、３、５、７、９、１２と出力する（図７参照）。
また、小数位相算出部３０は、リファレンス信号ＲＥＦに対して、その直後の発振器出力ＣＫＶの小数位相εを、図１１に示すように３／４、１／２、１／４、０、３／４と出力する。
位相差算出部４１において、演算器４１１およびフリップフロップ４１２は、発振器１０の小数位相εの差分Δεを、図１１に示すように３／４、−１／４、−１／４、−１／４、３／４と算出し、演算器４１６に出力する。また、演算器４１３およびフリップフロップ４１４は、発振器１０の整数位相Ｒｖの差分ΔＲｖを、図１１に示すように３、２、２、２、３と算出し、演算器４１６に出力する。また、セレクタ４１５は、分周比ＦＣＷの整数部ＦＣＷｉを出力するので、演算器４１６には、分周比ＦＣＷ（＝２＋１／４）が入力される。
そして、演算器４１６は、整数位相Ｒｖの差分ΔＲｖおよび小数位相εの差分Δεを用いて、上記式（３）に基づいて、位相差変化量Δφｅ（即ち周波数差）を算出する。この場合、周波数はロックした状態であり、位相差算出部４１は、図１１に示すように位相差変化量Δφｅとして０を出力する。
【００３４】
次に、位相差変化量モニタ部５１が制御信号ＳＴＰを出力する場合について説明する。整数位相算出部２０は、入力される制御信号ＳＴＰがＳＴＰ＝１となるため、カウンタ動作を停止し、出力である整数位相Ｒｖとして０を出力する。
また、小数位相算出部３０は、リファレンス信号ＲＥＦに対して、その直後の発振器出力ＣＫＶの小数位相εを、図１１に示すように１／２、１／４、０、３／４と出力する。
位相差算出部４１において、演算器４１１およびフリップフロップ４１２は、発振器１０の小数位相εの差分Δεを、図１１に示すように−１／４、−１／４、−１／４、３／４と算出し、演算器４１６に出力する。また、発振器１０の整数位相Ｒｖは０であるので、演算器４１６には、整数位相Ｒｖの差分ΔＲｖとして、０が入力される。また、セレクタ４１５は、０を出力するので、演算器４１６には、分周比ＦＣＷ（＝２＋１／４）の小数部ＦＣＷｆ（この場合は１／４）が入力される。
【００３５】
そして、演算器４１６は、分周比ＦＣＷ（＝２＋１／４）の小数部ＦＣＷｆおよび小数位相εの差分Δεを用いて、上記式（４）に基づいて、位相差変化量Δφｅの小数部Δφｅ,ｆとして０を出力する。なお、図１１において位相差変化量Δφｅの計算結果が１．０となる場合の整数値１はオーバーフローとして扱われ無視される。即ち、整数値（整数位相Ｒｖ）を用いず、小数値（小数位相εの差分Δε）のみを用いる演算でも、位相差変化量Δφｅ（即ち周波数差）は全ての場合で０である。従って、整数位相算出部２０においてカウントアップ動作に係るカウンタを停止しても周波数ロック動作を維持することができる。
【００３６】
よって、デジタルＰＬＬ１０１において消費電力の大きいカウンタの消費電力を削減することが可能となるため、デジタルＰＬＬ１０１全体の消費電力を削減することが可能となる。 
さらに、デジタルＰＬＬ１０１における位相差算出部４１は、周波数差と等価である位相差変化量Δφeを積算することにより位相差φｅを算出しているため、本デジタルＰＬＬ１０１が、フィードバックループ内に発振器１０により１つの極のみを持つ「タイプ１」の構成であり、ロック状態での位相差φｅが｜φｅ｜＞１となる値に収束するような場合でも、整数位相算出部２０の動作を停止可能とできる。
【００３７】
以上、本発明の実施の形態について説明したが、本発明のデジタルＰＬＬは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【００３８】
１００，１０１…ＰＬＬ、
１０…発振器、２０…整数位相算出部、３０…小数位相算出部、
４０，４１…位相差算出部、５０，５１…位相差変化量モニタ部、６０…発振器制御部、
２０１，４０１，４０３，４０６，４１１，４１３，４１６，４１７，５０１…演算器、
２０２，２０３，３０２，４０２，４０５，４０７，４１２，４１４，４１８，５０２…フリップフロップ、
３０１…遅延セル、３０３…信号処理部、４０４，４１５…セレクタ、５０３…絶対値算出部、５０４…比較器、６０１…デジタルループフィルタ、６０２…入力信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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