(57)【要約】【課題】  運用系−待機系切り替えを、データの欠落無しに、かつ速やかに実施可能としつつ、システムの処理速度を向上させた冗長構成による二重化システムを実現する。【解決手段】  ＣＰＵ１１、２１とメインメモリ１３、２３を含む運用系処理装置１と待機系処理装置２を装置間インタフェースバス３で接続した冗長構成による二重化システムであり、前記運用系処理装置及び待機系処理装置はそれぞれ、バッファメモリ１４、２４を備えると共に、該当処理装置内におけるＣＰＵとメインメモリ及びバッファメモリとの間並びにインタフェースバスとの間にあってマルチキャスト機能を持つ制御回路１２、２２を備えることを特徴とする。【選択図】      図１
2011187023.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵとメインメモリを含む運用系処理装置と待機系処理装置をインタフェースバスで接続した冗長構成による二重化システムにおいて、
前記運用系処理装置及び待機系処理装置はそれぞれ、バッファメモリを備えると共に、該当処理装置内におけるＣＰＵとメインメモリ及びバッファメモリとの間並びにインタフェースバスとの間にあってライトアクセスのマルチキャスト機能を持つ制御回路を備えることを特徴とする冗長構成による二重化システム。
【請求項２】
前記バッファメモリは前記メインメモリより高速アクセス可能であることにより、前記ＣＰＵのアクセス時間を短縮し、システム処理速度を向上させることを特徴とする請求項１に記載の冗長構成による二重化システム。
【請求項３】
前記バッファメモリとして、書き込みと読み出しのポートが独立に存在する２−ポートメモリを用いることにより、さらにシステム処理速度を向上させることを特徴とする請求項１又は２に記載の冗長構成による二重化システム。
【請求項４】
前記運用系処理装置は、ＣＰＵからメインメモリへの書き込みを行なう際、ＣＰＵからのデータを、当該運用系処理装置の制御回路を介してバッファメモリと前記待機系処理装置の両方に出力し、前記待機系処理装置は、前記運用系処理装置からの前記データを、当該待機系処理装置の制御回路を介してバッファメモリに出力することを特徴とする請求項１から３のいずれか１項に記載の冗長構成による二重化システム。
【請求項５】
前記運用系処理装置と前記待機系処理装置の双方において、ＣＰＵが制御回路を介してバッファメモリに出力された内容をそれぞれ空き時間を利用して読み出し、メインメモリへ展開することを特徴とする請求項１から４のいずれか１項に記載の冗長構成による二重化システム。
【請求項６】
一方が運用系、他方が待機系として動作し、それぞれがＣＰＵとメインメモリを含む２つの処理装置からなり、インタフェースバスで接続された二重化システムにおける処理装置において、
更に、バッファメモリと、前記ＣＰＵと前記メインメモリ及び前記バッファメモリとの間並びに前記インタフェースバスとの間にあってライトアクセスをマルチキャスト可能な機能を持つ制御回路を備えることを特徴とする二重化システムにおける処理装置。
【請求項７】
前記バッファメモリとして、書き込みと読み出しのポートが独立に存在する２−ポートメモリを備えることを特徴とする請求項６に記載の二重化システムにおける処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長構成による二重化システムに関し、例えば無線基地局装置における制御処理装置の冗長構成として適用可能な二重化システムに関する。
【背景技術】
【０００２】
無線基地局装置においては、通常、冗長構成による二重化システムが構成されている。このような、冗長構成による二重化システムは、一般的に運用系処理装置と待機系処理装置から成り、運用系処理装置が故障した場合でも、待機系処理装置に切り替わって処理を継続することにより、無線基地局装置の運用を継続するために用いられている。
【０００３】
前記のように、待機系処理装置が速やかに運用系処理装置の処理を継続するためには、運用系処理装置と待機系処理装置のメインメモリ内容を同値化することが必要である。
【０００４】
従来の冗長構成による二重化システムでは、運用系から待機系に切り替えを行うが、メモリ内容を引き継ぐ方法に課題がある。以下に、いくつかの例を挙げて簡単に説明する。
【０００５】
特許文献１や特許文献２のように故障を検出してからメモリをコピーする方式では、処理の引き継ぎに時間が掛かることで運用系不在の時間が長くなる問題があった。
【０００６】
また、特許文献３のように常に運用系と待機系のメモリに同時に書き込む方式では、バッファ経由の運用系−待機系間インタフェースの遅さに引きずられ、運用系のメモリアクセスを高速化できない問題があった。
【０００７】
さらに、特許文献４や特許文献５のように、メモリバスをスヌープして待機系のメモリの同期処理を行う方式では、メモリバスを分岐する必要があり、メモリバスの高速化が難しいという問題があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−３１８８０１
【特許文献２】特開２００２−２８７９９９
【特許文献３】特開平０４−２６３３３３
【特許文献４】特開平０７−２７１４０３
【特許文献５】特開平０８−３２８８９１
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下に、特許文献５の方法について少し詳しく説明する。
【００１０】
特許文献５の方法では、運用系処理装置のＣＰＵ（中央演算処理装置）がメインメモリにアクセスしたデータを運用系のデータモニタ装置がモニタし、データ転送装置によって待機系処理装置に転送する。待機系処理装置に転送されたデータは待機系のデータ蓄積装置により蓄積され、蓄積されたデータはデータ展開装置により待機系のメインメモリに書き込み展開する。
【００１１】
図５を参照して、特許文献５に開示された手法を説明する。
【００１２】
図５において、運用系処理装置１ではＣＰＵ１１、メインメモリ１３を接続するシステムバス１８にデータモニタ装置６１を設け、さらに、待機系処理装置２のデータ蓄積装置７１にデータを転送するデータ転送装置６２を設けている。
【００１３】
待機系処理装置２では、装置間インタフェースバス３を通じて、運用系処理装置１から転送されたデータをデータ蓄積装置７１に一時保管し、ＣＰＵ２１とメインメモリ２３間を接続するシステムバス２８に設けられたデータ展開装置７２によりメインメモリ２３へ展開を行う。
【００１４】
この手法では、運用系処理装置１のデータがデータモニタ装置６１に一時保管されるため、運用系処理装置１が故障した場合には、すべてのデータが待機系処理装置２に転送されず、データの欠落が生じる可能性がある。
【００１５】
一方、近年、同時処理ユーザー数の増加や、ユーザーあたりの転送データ帯域の向上とともに、より高速処理可能なシステムが要求されている。
【００１６】
本発明の主な目的は、運用系−待機系切り替えを、データの欠落無しに、かつ速やかに実施可能としつつ、システムの処理速度を向上させた冗長構成による二重化システムを実現することである。
【課題を解決するための手段】
【００１７】
本発明の態様によれば、ＣＰＵとメインメモリを含む運用系処理装置と待機系処理装置をインタフェースバスで接続した冗長構成による二重化システムにおいて、前記運用系処理装置及び待機系処理装置はそれぞれ、バッファメモリを備えると共に、該当処理装置内におけるＣＰＵとメインメモリ及びバッファメモリとの間並びにインタフェースバスとの間にあってライトアクセスのマルチキャスト機能を持つ制御回路を備えることを特徴とする冗長構成による二重化システムが提供される。
【００１８】
上記の態様による二重化システムにおいては、前記バッファメモリが前記メインメモリより高速アクセス可能であることにより、前記ＣＰＵのアクセス時間を短縮し、システム処理速度を向上させることができる。
【００１９】
上記の態様による二重化システムにおいてはまた、前記バッファメモリとして、書き込みと読み出しのポートが独立に存在する２−ポートメモリを用いても良く、この場合、さらにシステム処理速度を向上させることができる。
【００２０】
上記の態様による二重化システムにおいては更に、前記運用系処理装置は、ＣＰＵからメインメモリへの書き込みを行なう際、ＣＰＵからのデータを、当該運用系処理装置の制御回路を介してバッファメモリと前記待機系処理装置の両方に出力し、前記待機系処理装置は、前記運用系処理装置からの前記データを、当該待機系処理装置の制御回路を介してバッファメモリに出力するように構成される。
【００２１】
上記の態様による二重化システムにおいては更に、前記運用系処理装置と前記待機系処理装置の双方において、ＣＰＵが制御回路を介してバッファメモリに出力された内容をそれぞれ空き時間を利用して読み出し、メインメモリへ展開するように構成される。
【００２２】
本発明の他の態様によれば、一方が運用系、他方が待機系として動作し、それぞれがＣＰＵとメインメモリを含む２つの処理装置からなり、インタフェースバスで接続された二重化システムにおける処理装置において、更に、バッファメモリと、前記ＣＰＵと前記メインメモリ及び前記バッファメモリとの間並びに前記インタフェースバスとの間にあってライトアクセスをマルチキャスト可能な機能を持つ制御回路を備えることを特徴とする二重化システムにおける処理装置が提供される。
【発明の効果】
【００２３】
本発明によれば、ＣＰＵとメインメモリの間にライトアクセスをマルチキャスト可能な制御回路を挿入したことにより、リアルタイムに運用系−待機系間のメインメモリを更新することにより運用系−待機系切り替え時間を短縮可能であり、運用系処理装置、待機系処理装置間はメモリバスを１対１で接続することによりアクセスの高速化が可能な、冗長構成による二重化システムが提供される。特に、運用系処理装置から待機系処理装置へのデータの同値化に必要な時間を短縮し、切り替え時の処理停止時間を短縮し、データの欠落を防ぐ機能を維持しつつ、処理能力の高い冗長構成による二重化システムを実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施例としての冗長構成による二重化システムを示した図である。
【図２】本発明の第１の実施例の動作を、書き込み開始時の動作について説明するための図である。
【図３】本発明の第１の実施例における運用系処理装置内部でのバッファメモリからメインメモリへのデータの展開及び待機系処理装置内部でのバッファメモリからメインメモリへのデータの展開について説明するための図である。
【図４】本発明の第２の実施例を説明するための図である。
【図５】従来の冗長構成による二重化システムの一例を説明するための図である。
【発明を実施するための形態】
【００２５】
図１を参照して、本発明の冗長構成による二重化システムの概略を説明する。
【００２６】
図１において、運用系処理装置１と待機系処理装置２が装置間インタフェースバス３によって接続され、運用系処理装置１、待機系処理装置２はそれぞれ、他系より書き込み可能であり、メインメモリ１３、２３へのアクセスよりも高速アクセスが可能なバッファメモリ１４、２４、及びそのアクセス制御を行う制御回路１２、２２を備える。
【００２７】
冗長構成による二重化システムでは、運用系−待機系の切り替え時に運用系処理装置１での処理状態を待機系処理装置２に引き継ぐために、運用系処理装置１のメインメモリ１３と待機系処理装置２のメインメモリ２３の内容を同一に保つ必要がある。
【００２８】
運用系処理装置１の制御回路１２は、ＣＰＵバス１５からメインメモリ１３への書き込みアクセス（ライトアクセス）をバッファメモリバス１７と装置間インタフェースバス３に分岐出力するよう構成されている。一方、待機系処理装置２の制御回路２２は、装置間インタフェースバス３からの書き込みアクセスをバッファメモリバス２７に出力するように構成されている。
【００２９】
この時点で、運用系処理装置１のＣＰＵ１１は、書き込みデータがメインメモリ１３、２３へ展開されることを待つことなく次の処理に移ることができるため、処理速度を向上することができる。
【００３０】
運用系処理装置１の制御回路１２はバッファメモリバス１７の空き時間を利用し、バッファメモリ１４の内容を読み出し、メインメモリ１３へ展開する（書き込む）。同様に、待機系処理装置２の制御回路２２は、バッファメモリバス２７の空き時間を利用し、バッファメモリ２４の内容を読み出し、メインメモリ２３へ展開するという動作を実行する。
【００３１】
以上の動作により、運用系処理装置１のメインメモリ１３と待機系処理装置２のメインメモリ２３の同値化が図られる。なお、運用系処理装置１と待機系処理装置２は、運用系−待機系切り替え後に前記動作を運用と待機を入れ替えて実施できるように、同一の構成としている。
【００３２】
以下に、本発明を、無線基地局装置における制御処理装置に適用した実施例について説明する。この場合、無線基地局装置は、複数の移動端末装置と通信が可能な移動体通信網における基地局装置であって、前記移動端末装置と無線通信を行う無線通信部と、上記の運用系処理装置と待機系処理装置との冗長構成による二重化システムとを備え、前記処理装置のうち、運用系で動作している処理装置は、前記無線通信部によって通信を行う相手先の移動端末装置に関連したデータを処理する。
【００３３】
［第１の実施例］
（第１の実施例の構成）
図１を参照すると、本発明の第１の実施例としての冗長構成による二重化システムが示されている。第１の実施例では運用系処理装置１はＣＰＵ１１及びメインメモリ１３を含み、待機系処理装置２はＣＰＵ２１及びメインメモリ２３を含む。運用系処理装置１と待機系処理装置２の間は、装置間インタフェースバス３により接続されている。運用系処理装置１、待機系処理装置２はそれぞれ、さらに、第１の実施例の要部をなす制御回路１２、２２を備える。制御回路１２、２２はそれぞれ、後述するようにライトアクセスをマルチキャスト可能な機能を持つ。装置間インタフェースバス３としては、ＰＣＩ  ｅｘｐｒｅｓｓやＳｅｒｉａｌ  Ｒａｐｉｄ  ＩＯなどの高速シリアル接続が使用可能である。
【００３４】
メインメモリ１３、２３には大きな記憶容量が要求されるため、安価なメモリ（例えば、ＤＤＲ−ＳＤＲＡＭ）を用いる。
【００３５】
運用系処理装置１のＣＰＵ１１は、ＣＰＵバス１５により制御回路１２に接続される。また、メインメモリ１３はメインメモリバス１６により、制御回路１２に接続される。さらに、制御回路１２にはバッファメモリバス１７により、バッファメモリ１４が接続されている。
【００３６】
同様に、待機系処理装置２のＣＰＵ２１は、ＣＰＵバス２５により、制御回路２２に接続される。また、メインメモリ２３はメインメモリバス２６により、制御回路２２に接続される。さらに、制御回路２２にはバッファメモリバス２７により、バッファメモリ２４が接続されている。バッファメモリ１４、２４は、メモリ領域の容量はメインメモリほど要求されないため、メインメモリ１３、２３よりも高速アクセスが可能なメモリ（例えば、Ｓｙｎｃｒｏｎｏｕｓ ＳＲＡＭ）を用いる。
【００３７】
運用系処理装置１のＣＰＵ１１からメインメモリ１３への書き込みは、制御回路１２により、バッファメモリ１７への書き込みと待機系処理装置２のバッファメモリ２４への書き込みに分岐され、装置間インタフェースバス３を通じて待機系処理装置２内の制御回路２２に出力される。制御回路２２は装置間インタフェースバス３からの書き込みを、バッファメモリバス２７を通じてバッファメモリ２４に書き込む。
【００３８】
運用系処理装置１の制御回路１２及び待機系処理装置２の制御回路２２はそれぞれ、バッファメモリ１４及びバッファメモリ２４への書き込みアクセスの空き時間を利用して、バッファメモリ１４の内容をメインメモリ１３に展開し、バッファメモリ２４の内容をメインメモリ２３に展開する。
【００３９】
（第１の実施例の動作）
以下、第１の実施例の動作につき説明する。まず、書き込み開始時の動作について図２を用いて説明する。
【００４０】
運用系処理装置１のＣＰＵ１１からメインメモリ１３への書き込み動作に対して、運用系処理装置１の制御回路１２内部は、ＣＰＵバス１５からの入力をバッファメモリバス１７と装置間インタフェースバス３に出力するよう構成される。また、待機系処理装置２の制御回路２２内部は、装置間インタフェースバス３からの入力をバッファメモリバス２７に出力するように構成される。
【００４１】
次に、運用系処理装置１内部でのバッファメモリ１４からメインメモリ１３へのデータの展開及び待機系処理装置２内部でのバッファメモリ２４からメインメモリ２３へのデータの展開について図３を用いて説明する。
【００４２】
運用系処理装置１の制御回路１２は、ＣＰＵ１１からバッファメモリ１４への書き込みのない空き時間については、バッファメモリ１４の内容を読み出してメインメモリ１３へ展開する。同様に、待機系処理装置２の制御回路２２は、装置間インタフェースバス３からバッファメモリ２４への書き込みのない空き時間については、制御回路２２はバッファメモリ２４の内容をメインメモリ２３に展開する。
【００４３】
また、運用系処理装置１のＣＰＵ１１がデータを読み出す場合には、バッファメモリ１４内にデータが存在する場合にはバッファメモリ１４から読み出し、存在しない場合にはメインメモリ１３から読み出す動作となる。
【００４４】
待機系処理装置２では、運用系−待機系の切り替え後は運用系として動作することになるが、ＣＰＵ２１はバッファメモリ２４にデータが残っている場合には、バッファメモリ２４のデータを読み出して動作することにより、旧運用系処理装置１からのデータの抜けが無いように処理の引き継ぎを行うことができる。
【００４５】
以上の動作により、運用系処理装置１のメインメモリ１３内のデータと待機系処理装置２のメインメモリ２３内のデータの同値化が行われ、運用系−待機系の切り替えがいつ発生しても、データの欠落なく待機系処理装置２が速やかに運用系処理装置１の処理を引き継ぐことができる。
【００４６】
また、運用系処理装置１のみを単体構成で運用させた場合にも、バッファメモリ１４がキャッシュメモリとして動作するため、システムの処理速度の向上が見込める。
【００４７】
（第１の実施例の効果）
上記のように、待機系処理装置２の側に持たせたバッファメモリ２４に、運用系処理装置１のＣＰＵ１１から直接データを書き込むことにより、運用系処理装置１が故障した場合でも、データはすべて待機系処理装置２で保持しているため、データの欠落なしに待機系処理装置２が運用を引き継ぐことができる。
【００４８】
また、運用系処理装置１のＣＰＵ１１から待機系処理装置２のバッファメモリ２４への書き込みと並行して、待機系処理装置２のバッファメモリ２４からメインメモリ２３への展開を行うため、運用系−待機系切り替え後にすべてのデータをコピーする必要なく、速やかに元待機系処理装置での運用を開始することができる。
【００４９】
さらに第１の実施例では、バッファメモリ１４、２４としてメインメモリ１３、２３へのアクセスよりも高速アクセスが可能なメモリを用いることにより、ＣＰＵ１１のメモリアクセス時間を減らし、システムの高速化を実現することができる。
【００５０】
［第２の実施例］
本発明の第２の実施例は、その基本的構成は第１の実施例と同様であるが、バッファメモリインタフェースについてさらに工夫している。その構成を図４に示す。
【００５１】
図４において、運用系処理装置１’内では、図１のバッファメモリ１４を、読み出し用バッファメモリバス４１と書き込み用バッファメモリバス４２を別に持つ２−ポート（ｐｏｒｔ）バッファメモリ４に置き換えている。同様に、待機系処理装置２’内でも、図１のバッファメモリ２４を、読み出し用バス５１と書き込み用バス５２を別に持つ２−ポートバッファメモリ５に置き換えている。
【００５２】
これにより、運用系処理装置１’の制御回路１２内で、ＣＰＵバス１５から書き込み用バッファメモリバス４２へのアクセス経路と、読み出し用バッファメモリバス４１からメインメモリバス１６へのアクセス経路に重複がなくなるため、ＣＰＵ１１から２−ポートバッファメモリ４への書き込みと、２−ポートバッファメモリ４からメインメモリ１３への展開を同時に実行することができる。
【００５３】
同様に、待機系処理装置２’の制御回路２２内では、装置間インタフェースバス３から書き込み用バッファメモリバス５２へのアクセス経路と、読み出し用バッファメモリバス５１からメインメモリバス２６へのアクセス経路に重複がなくなるため、運用系処理装置１’のＣＰＵ１１から待機系処理装置２’の２−ポートバッファメモリ５への書き込みと、２−ポートバッファメモリ５からメインメモリ２３への展開を同時に実行することができる。したがって、システム全体のスループットを向上することができる。
【符号の説明】
【００５４】
１、１’  運用系処理装置
２、２’  待機系処理装置
３  装置間インタフェースバス
１１、２１  ＣＰＵ（中央演算処理装置）
１２、２２  制御回路
１３、２３  メインメモリ
１４、２４  バッファメモリ
１５、２５  ＣＰＵバス
１６、２６  メインメモリバス
１７、２７  バッファメモリバス
４、５  ２−ポートバッファメモリ
４１、５１  読み出し用バッファメモリバス
４２、５２  書き込み用バッファメモリバス
１８、２８  システムバス
６１  データモニタ装置
６２  データ転送装置
７１  データ蓄積装置
７２  データ展開装置
【図１】
2011187023.tif 000003
【図２】
2011187023.tif 000004
【図３】
2011187023.tif 000005
【図４】
2011187023.tif 000006
【図５】
2011187023.tif 000007