(57)【要約】【課題】フィルタリアクトルを大形にすることなしに、安定して出力電圧の一定値制御が可能なハーフブリッジ形ＤＣ／ＤＣコンバータを提供する。【解決手段】第１スイッチング素子４と第２スイッチング素子５とを交互にオン／オフ駆動することによりトランス８の２次巻線の両端から変圧された交流電圧を出力するハーフブリッジ形ＤＣ／ＤＣコンバータは、交流電圧を直流の整流電圧に変換する整流回路９、整流電圧を平滑化して所定の出力電圧を所定の負荷回路１３に供給するフィルタ回路１０、整流回路９とフィルタ回路１０との間にあって、負荷回路１３に流れる負荷電流Ｉｏの大きさに応じて、フィルタ回路１０を構成するリアクトル成分にインダクタ値を追加するためのリアクトル成分を有するリアクトル追加回路２０を備え、フィルタリアクトルのインダクタンス値を大きくすることができる。【選択図】図１
2011199922.tif 000002
【特許請求の範囲】
【請求項１】
直流電源に第１分圧コンデンサと第２分圧コンデンサとの直列接続回路および第１スイッチング素子と第２スイッチング素子との直列接続アームがそれぞれ並列に接続され、前記第１分圧コンデンサと前記第２分圧コンデンサとの接続点および前記第１スイッチング素子と前記第２スイッチング素子との接続点がトランスの１次巻線端子にそれぞれ接続され、前記第１スイッチング素子と前記第２スイッチング素子とを交互にオン／オフ駆動することにより前記トランスの２次巻線の両端から変圧された交流電圧を出力するハーフブリッジ形ＤＣ／ＤＣコンバータにおいて、
前記交流電圧を直流の整流電圧に変換する整流回路と、
前記整流電圧を平滑化して所定の出力電圧を所定の負荷回路に供給するフィルタ回路と、
前記整流回路と前記フィルタ回路との間にあって、前記負荷回路に流れる負荷電流の大きさに応じて、前記フィルタ回路を構成するリアクトル成分にインダクタ値を追加するためのリアクトル成分を有するリアクトル追加回路と、
を備えたことを特徴とするハーフブリッジ形ＤＣ／ＤＣコンバータ。
【請求項２】
前記負荷回路に流れる負荷電流の大きさを検出する変流器と、
前記変流器で検出された電流検出値が入力され、前記電流検出値を所定の基準電流値と比較することによって前記リアクトル追加回路のインダクタ値を追加するか否かを設定する出力電流比較回路と、
を有していることを特徴とする請求項１記載のハーフブリッジ形ＤＣ／ＤＣコンバータ。
【請求項３】
前記出力電流比較回路では、前記電流検出値が減少する際の前記基準電流値と前記電流検出値が増加する際の前記基準電流値との間に所定の大きさのヒステリシス電流幅が設定されていることを特徴とする請求項２記載のハーフブリッジ形ＤＣ／ＤＣコンバータ。
【請求項４】
前記トランスの１次側に生じる電圧信号の大きさを検出する電圧検出トランスと、
前記電圧検出トランスで検出された電圧検出値が入力され、前記電圧検出値の導通時間を所定の基準時間と比較することによって前記リアクトル追加回路のインダクタ値を追加するか否かを設定する電圧幅比較回路と、
を有していることを特徴とする請求項１記載のハーフブリッジ形ＤＣ／ＤＣコンバータ。
【請求項５】
前記電圧幅比較回路では、前記電圧検出値の導通時間が減少する際の前記基準時間と前記電圧検出値の導通時間が増加する際の前記基準時間との間に所定の大きさのヒステリシス時間幅が設定されていることを特徴とする請求項４記載のハーフブリッジ形ＤＣ／ＤＣコンバータ。
【請求項６】
前記リアクトル追加回路は、第１のリアクトル成分と直列に接続される可飽和リアクトルからなる第２のリアクトル成分を備えていることを特徴とする請求項１記載のハーフブリッジ形ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はハーフブリッジ形ＤＣ／ＤＣコンバータに関し、特に２つのスイッチング素子を用いて直流電圧を所定の交流電圧に変換し、更にそれを所定の直流電圧に変換するＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
図９は、従来のハーフブリッジ形ＤＣ／ＤＣコンバータの代表的な主回路およびその制御ブロックを示す図である。
ハーフブリッジ形ＤＣ／ＤＣコンバータは、一般に２つの直流電源を必要とするが、図９に示した例は、直流電源１に等容量の第１分圧コンデンサ２と第２分圧コンデンサ３との直列接続回路を接続して、直流電源１の電圧（２Ｖｄｃ）を２分の１に分圧して２つの電圧信号Ｖｄｃを有した直流電源として構成されている。この第１分圧コンデンサ２と第２分圧コンデンサ３との直列接続回路には、同じＮチャネル半導体からなる第１スイッチング素子４と第２スイッチング素子５との直列接続アームが並列に接続されている。第１スイッチング素子４のゲートには、ゲート駆動用増幅回路６が接続され、第２スイッチング素子５のゲートには、ゲート駆動用増幅回路７が接続されている。ゲート駆動用増幅回路６およびゲート駆動用増幅回路７は、それぞれゲート駆動パルス信号Ｇ１，Ｇ２を受けている。
【０００３】
第１分圧コンデンサ２と第２分圧コンデンサ３との接続点は、単相の絶縁トランス８の１次巻線の一方に接続されている。第１スイッチング素子４のソースと第２スイッチング素子５とのドレインとの接続点は、絶縁トランス８の１次巻線の他方に接続されている。絶縁トランス８の２次巻線は、整流回路９の第１、第２の整流ダイオードＤｓ１，Ｄｓ２の交流入力側とそれぞれ接続され、その直流出力がフィルタ回路１０を構成するフィルタリアクトル１１を通してコンデンサ１２と接続されている。このコンデンサ１２の両端は、ハーフブリッジ形ＤＣ／ＤＣコンバータの直流出力であり、所定の大きさの負荷回路１３が接続される。
【０００４】
このハーフブリッジ形ＤＣ／ＤＣコンバータでは、ゲート駆動パルス信号Ｇ１，Ｇ２によって第１スイッチング素子４と第２スイッチング素子５とを交互にオン／オフ駆動することにより、直流電源１からの電圧信号Ｖｄｃが矩形波形の交流電圧をもつ電圧信号Ｖｔ１に変換されて絶縁トランス８の１次巻線端子に給電される。絶縁トランス８の２次巻線はセンタタップ巻線構造を有しており、そのセンタ端子が負荷回路１３のマイナス線となり、それぞれの２次巻線の両端子から変圧された電圧信号Ｖｔ２，Ｖｔ３が整流回路９に供給されている。これらの電圧信号Ｖｔ２、Ｖｔ３は、整流回路９を通して直流の整流電圧Ｖｄに変換され、フィルタリアクトル１１およびコンデンサ１２を通して平滑化され、直流の出力電圧Ｖｏとなって負荷回路１３に給電される。
【０００５】
ハーフブリッジ形ＤＣ／ＤＣコンバータの出力電圧Ｖｏは、出力電圧検出回路１４によって検出され、制御ブロックに帰還される。制御ブロックは、電圧調整回路１５およびゲートパルス発生回路１６を有している。電圧調整回路１５には、ハーフブリッジ形ＤＣ／ＤＣコンバータの出力電圧を設定する出力電圧設定入力Ｖｓｅｔと、出力電圧検出回路１４によって検出された出力電圧帰還入力Ｖｆｂとが入力され、出力電圧Ｖｏの設定電圧からの変動分を表す第１の制御信号Ｓ１が出力されている。ゲートパルス発生回路１６は、電圧制限回路１６１と、ゲートパルス生成回路１６２とを有している。
【０００６】
この電圧制限回路１６１は、第１スイッチング素子４および第２スイッチング素子５が確実にオン／オフ時間を確保すると共に第１スイッチング素子４および第２スイッチング素子５の同時オンにより上下アームが短絡することを防止するための回路である。そのため、電圧制限回路１６１ではゲート駆動パルス信号Ｇ１，Ｇ２の最大オン時間幅を制限するように、電圧調整回路１５から受けた第１の制御信号Ｓ１に対してその電圧値が制限された第２の制御信号Ｓ２を出力している。
【０００７】
図１０は、ゲートパルス生成回路によるゲート駆動パルス信号の生成ロジックを示す信号波形図である。
この電圧制限回路１６１で実行される第１の制御信号Ｓ１に対する電圧制限は、図１０に示した例では、それぞれ最小制限電圧値ΔＶｃｗ、最大制限電圧値（Ｖｃｗ−ΔＶｃｗ）に設定している。これにより、第１の制御信号Ｓ１が０になっても、第２の制御信号Ｓ２は最小制限電圧ΔＶｃｗに保持され、第１の制御信号Ｓ１が（Ｖｃｗ−ΔＶｃｗ）より高くなっても、第２の制御信号Ｓ２は、最大制限電圧（Ｖｃｗ−ΔＶｃｗ）に保持される。ここで、ゲート駆動パルス信号Ｇ１，Ｇ２の重なり時間が生じないように、それらのパルス幅を制限することによって第１スイッチング素子４および第２スイッチング素子５が同時にオンとなるアーム短絡を防止する必要がある。そのため、第１スイッチング素子４および第２スイッチング素子５をオン／オフするスイッチング動作の可能な最小時間に対応する電圧値が、この最小制限電圧値ΔＶｃｗとして設定される。
【０００８】
次に、ゲートパルス生成回路１６２において、第１スイッチング素子４および第２スイッチング素子５のオン／オフ制御のためのゲート駆動パルス信号Ｇ１，Ｇ２を生成するロジックについて説明する。
【０００９】
ゲートパルス生成回路１６２は、基準キャリヤー信号ｃｗ１，ｃｗ２を発生させる回路を内部に有している。基準キャリヤー信号ｃｗ１，ｃｗ２は、ハーフブリッジの第１スイッチング素子４および第２スイッチング素子５を１８０度の位相差をもって、規定周波数（キャリヤー周波数Ｆｃ）で交互にスイッチングさせる信号である。図１０では、基準キャリヤー信号ｃｗ１，ｃｗ２の信号波形は、それぞれ２Ｖｃｗのピーク電圧値を有し、互いに１８０度の位相差を有する二等辺三角波として示されている。
【００１０】
なお、このようなキャリヤー信号によりゲート駆動パルス信号を生成するスイッチング装置としては、波形成形回路を使用するものが知られている（例えば、特許文献１参照）。
【００１１】
ゲートパルス生成回路１６２に入力された第２の制御信号Ｓ２は、第１スイッチング素子４のゲート駆動パルス信号Ｇ１を発生させるための基準キャリヤー信号ｃｗ１、および第２スイッチング素子５のゲート駆動パルス信号Ｇ２を発生させるための基準キャリヤー信号ｃｗ２とそれぞれ電圧比較される。ゲート駆動パルス信号Ｇ１は、Ｓ２＞ｃｗ１の範囲にあるときオン信号を出力し、ゲート駆動パルス信号Ｇ２は、Ｓ２＞ｃｗ２の範囲にあるときオン信号を出力する。
【００１２】
図１１は、ハーフブリッジ形ＤＣ／ＤＣコンバータの各部の信号波形を示す図である。
ハーフブリッジ形ＤＣ／ＤＣコンバータには、上述のようなゲート駆動パルス信号Ｇ１，Ｇ２が図９に示すゲート駆動用増幅回路６，７に入力されて第１スイッチング素子４および第２スイッチング素子５がオン／オフする。このとき、絶縁トランス８の１次巻線には、図１１（Ｄ）に示す１次電流Ｉｔ１が流れ、その結果、同図（Ｃ）に示すような矩形波交流電圧の電圧信号Ｖｔ１が印加される。絶縁トランス８の２次巻線はセンタタップ巻線構造を有しており、そのセンタ端子が負荷回路１３のマイナス線となり、その両端子からそれぞれ図１１（Ｅ），（Ｆ）に示す電圧信号Ｖｔ２，Ｖｔ３が整流回路９に供給されている。ここで、Ｔｐｗ２は一方の２次巻線からの電圧信号Ｖｔ２の導通時間（電圧オン幅）、Ｔｐｏ２はその非導通時間（電圧オフ幅）を示している。また、Ｔｐｗ３は他方の２次巻線からの電圧信号Ｖｔ３の導通時間、Ｔｐｏ３はその非導通時間を示している。
【００１３】
これら２次巻線の電圧信号Ｖｔ２，Ｖｔ３は、整流回路９により全波整流されて図１１（Ｇ）に示すような矩形波形のパルス列をなす整流電圧Ｖｄとなり、更に、フィルタリアクトル１１およびコンデンサ１２を通って平滑されることにより、同図（Ｋ）に示す直流の出力電圧Ｖｏが得られる。この出力電圧Ｖｏは、制御ブロックの電圧調整回路１５により、その出力電圧設定入力Ｖｓｅｔにて設定された電圧値に調整される。
【００１４】
一般に、この種のハーフブリッジ形ＤＣ／ＤＣコンバータは、電圧変動の大きい未調整の高電圧直流入力を絶縁して、一定の低電圧の直流電圧に変換する制御電源装置として、種々の用途に使用するための定電圧電源に使用されている。このような制御電源装置の容量としては最大でも数ｋＷ程度のものであるから、スイッチング素子に高速動作が可能なＭＯＳＦＥＴやＩＧＢＴ等を広く利用することにより、装置の小形化、軽量化、高効率化、低価格化等を促進するようにしている。しかも、こうした制御電源装置の高速化、大容量化にともなって、スイッチング素子をできるだけ高周波で動作させることが望まれている。
【００１５】
次に、図９の回路常数の一例として、直流電源１の電圧信号Ｖｄｃの大きさが１５０Ｖから３５０Ｖの範囲で変動するとき、直流の出力電圧Ｖｏの大きさをＤＣ５０Ｖで一定（±１％）とし、出力電流Ｉｏが最大２０Ａ（１００％）として変動範囲を最大１００％から最小１％までとした場合について説明する。
【００１６】
第１、第２スイッチング素子４，５としてＩＧＢＴを適用する。この種の大容量素子はターンオン時間で０．３μｓｅｃ、ターンオフ時間で０．６μｓｅｃ程度のスイッチング速度を有する。そこで、これらの第１、第２スイッチング素子４，５で確実にオン／オフ動作を行うために必要な時間としては、およそ１μｓｅｃが想定される。
【００１７】
また、図１１の信号波形図において、絶縁トランス８の１次巻線の電圧信号Ｖｔ１（同図（Ｃ））の導通時間をＴｐｗ１とし、非導通時間をＴｐｏ１とする。ここで、絶縁トランス８における各巻線の自己インダクタンスおよび励磁インダクタンスの影響を無視できるとすると、図１１（Ｅ），（Ｆ）に示す電圧信号Ｖｔ２，Ｖｔ３との間で次の関係が成り立つ。
【００１８】
Ｔｐｗ１＝Ｔｐｗ２＝Ｔｐｗ３      …（１）
Ｔｐｏ１＝Ｔｐｏ２＝Ｔｐｏ３      …（２）
通常では、第１、第２スイッチング素子４，５の確実なオン／オフ動作のためには、電圧オン時間、オフ時間に５０％の余裕を持たせて設定される。そこで、各巻線の最小導通時間Ｔｐｗ１ｍ，Ｔｐｗ２ｍ，Ｔｐｗ３ｍ、および最小非導通時間Ｔｐｏ１ｍ，Ｔｐｏ２ｍ，Ｔｐｏ３ｍのいずれも１．５μｓｅｃとする。また、絶縁トランス８の２次側で整流される整流電圧Ｖｄのパルス幅Ｔｐｗ（図１１（Ｇ）参照）についても、以下の関係が成り立つ。
【００１９】
Ｔｐｗ＝Ｔｐｗ１＝Ｔｐｗ２＝Ｔｐｗ３      …（３）
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００３−８８１１３号公報（段落番号〔００３８〕および図５参照）
【発明の概要】
【発明が解決しようとする課題】
【００２１】
図１２は、ハーフブリッジ形ＤＣ／ＤＣコンバータの出力電流とフィルタリアクトルのインダクタンス値の関係を示す特性図である。ここでは、図９に示すハーフブリッジ形ＤＣ／ＤＣコンバータが上述した回路常数に設定されているとして、出力電圧Ｖｏ＝５０Ｖ（一定）に制御するために必要なフィルタリアクトル１１のインダクタンス値Ｌｆを縦軸に、出力電流Ｉｏを横軸に示す。絶縁トランス８の１次側に電圧信号Ｖｄｃ＝３５０Ｖ（最大）を印加し、整流電圧Ｖｄのパルス幅Ｔｐｗを１．５［μｓｅｃ］（最小値）とする制限をかけて、出力電流Ｉｏを１００％から２％まで減らした場合に必要なインダクタンス値Ｌｆを示している。
【００２２】
この図１２に示す特性によれば、出力電流Ｉｏが１００％から１０％までの範囲（すなわち、２０Ａから２Ａの範囲）では、フィルタリアクトル１１のインダクタンス値Ｌｆが２０μＨであっても、出力電圧Ｖｏを５０Ｖ一定に制御可能である。また、出力電流Ｉｏがその最大値（２０Ａ）の２％にまで更に小さくなっても、フィルタリアクトル１１のインダクタンス値Ｌｆが２７５μＨだけあれば、出力電圧Ｖｏにはリップルが生じないで、その大きさが５０Ｖに保持される。
【００２３】
ところが、直流電源１からの入力電圧（２Ｖｄｃ）が高くなり、負荷回路１３への出力電流Ｉｏがその最大値の１０％以下にまで小さくなる場合、出力電流Ｉｏの低減に応じてフィルタリアクトル１１のインダクタンス値Ｌｆを大きくしなければ、絶縁トランス８の巻線電圧のパルス幅が小さくなって、上述した整流電圧Ｖｄのパルス幅制限（１．５μｓｅｃ）に抵触する。そのため、出力電圧Ｖｏが一定値に制御されず、大きなリップルが生じてしまう。
【００２４】
このように、従来のハーフブリッジ形ＤＣ／ＤＣコンバータでは、直流電源電圧Ｖｄｃや出力電流Ｉｏが大きく変動するとき、フィルタリアクトル１１のインダクタンス値Ｌｆによっては出力電圧Ｖｏを安定して一定値に制御することができない場合があった。しかも、フィルタリアクトル１１は、そこに流れる電流Ｉｄの値に対応して大きくすれば、そこで消費されるエネルギーが大きくなるため、フィルタリアクトル１１も大型のものを用いることが不可欠となる。したがって、従来のハーフブリッジ形ＤＣ／ＤＣコンバータではその小形、軽量化という要請と安定した出力電圧一定制御が互いに相反するという問題があった。
【００２５】
本発明はこのような点に鑑みてなされたものであり、直流電源電圧が大きくなって整流電圧のパルス幅制限にかかるまでに出力電流値が小さくなる場合でも、フィルタリアクトルを大型にすることなしに、安定して出力電圧の一定値制御が可能なハーフブリッジ形ＤＣ／ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【００２６】
本発明では上記の課題を解決するために、直流電源に第１分圧コンデンサと第２分圧コンデンサとの直列接続回路および第１スイッチング素子と第２スイッチング素子との直列接続アームがそれぞれ並列に接続され、前記第１分圧コンデンサと前記第２分圧コンデンサとの接続点および前記第１スイッチング素子と前記第２スイッチング素子との接続点がトランスの１次巻線端子にそれぞれ接続され、前記第１スイッチング素子と前記第２スイッチング素子とを交互にオン／オフ駆動することにより前記トランスの２次巻線の両端から変圧された交流電圧を出力するハーフブリッジ形ＤＣ／ＤＣコンバータにおいて、前記交流電圧を直流の整流電圧に変換する整流回路と、前記整流電圧を平滑化して所定の出力電圧を所定の負荷回路に供給するフィルタ回路と、前記整流回路と前記フィルタ回路との間にあって、前記負荷回路に流れる負荷電流の大きさに応じて、前記フィルタ回路を構成するリアクトル成分にインダクタ値を追加するためのリアクトル成分を有するリアクトル追加回路と、を備えたことを特徴とするハーフブリッジ形ＤＣ／ＤＣコンバータが提供される。
【００２７】
このようなハーフブリッジ形ＤＣ／ＤＣコンバータでは、整流回路とフィルタ回路との間にリアクトル追加回路を設けているので、負荷回路への出力電流が小さくなって整流電圧のパルス幅が制限値にかかる前に、フィルタ回路のフィルタリアクトルと直列にリアクトルを追加するようにして、フィルタリアクトルのインダクタンス値を大きくすることができる。
【発明の効果】
【００２８】
上記構成のハーフブリッジ形ＤＣ／ＤＣコンバータによれば、フィルタ回路のフィルタリアクトルのインダクタンス値を切り替えることで小出力電流まで安定した出力電流の一定制御が行えると同時に、装置全体の小形化、軽量化が実現でき装置コストの大幅な低減が可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施の形態に係るハーフブリッジ形ＤＣ／ＤＣコンバータの主回路およびその制御ブロックを示す図である。
【図２】ハーフブリッジ形ＤＣ／ＤＣコンバータが最小パルス幅で整流電圧を生成して動作する際の信号波形を示す図である。
【図３】ハーフブリッジ形ＤＣ／ＤＣコンバータが最大パルス幅で整流電圧を生成して動作する際の信号波形を示す図である。
【図４】ハーフブリッジ形ＤＣ／ＤＣコンバータの出力電流と出力電圧との関係を示す特性図である。
【図５】図１の出力電流検出回路における信号生成ロジックの一例を示す回路ブロック図である。
【図６】図１のリアクトル追加回路の変形例を示す回路ブロック図である。
【図７】本発明の第２の実施の形態に係るハーフブリッジ形ＤＣ／ＤＣコンバータの主回路およびその制御ブロックを示す図である。
【図８】図７の電圧幅比較回路における信号生成ロジックを示す回路ブロック図である。
【図９】従来のハーフブリッジ形ＤＣ／ＤＣコンバータの代表的な主回路およびその制御ブロックを示す図である。
【図１０】ゲートパルス生成回路によるゲート駆動パルス信号の生成ロジックを示す信号波形図である。
【図１１】ハーフブリッジ形ＤＣ／ＤＣコンバータの各部の信号波形を示す図である。
【図１２】ハーフブリッジ形ＤＣ／ＤＣコンバータの出力電流とフィルタリアクトルのインダクタンス値の関係を示す特性図である。
【発明を実施するための形態】
【００３０】
以下、本発明のハーフブリッジ形ＤＣ／ＤＣコンバータの実施の形態について、図面を参照して詳細に説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るハーフブリッジ形ＤＣ／ＤＣコンバータの主回路およびその制御ブロックを示す図である。なお、図１において、上述の図９に示した構成要素と同じ、または均等の構成要素については同じ符号を付してその詳細な説明は省略する。
【００３１】
また、図１のハーフブリッジ形ＤＣ／ＤＣコンバータの主回路部の構成では、図９に示す出力電圧検出回路１４、電圧調整回路１５、およびゲートパルス発生回路１６の図示を省略しているが、図１のものも同様の構成を備え、第１スイッチング素子４および第２スイッチング素子５のオン／オフ制御のためのゲート駆動パルス信号Ｇ１，Ｇ２を生成している。
【００３２】
本実施の形態のハーフブリッジ形ＤＣ／ＤＣコンバータは、図９の従来構成に加えて、リアクトル追加回路２０を備えている点に特徴がある。このリアクトル追加回路２０は、整流回路９とフィルタ回路１０との間にあって、フィルタリアクトル１１と直列に挿入されたもので、出力電流Ｉｏが小さくなって整流電圧Ｖｄのパルス幅Ｔｐｗが制限値にかかる前にその電流値Ｉｏを検出して、フィルタリアクトル１１のインダクタンス値を大きくするようにリアクトルを追加したものである。
【００３３】
リアクトル追加回路２０は、スイッチング素子２０１と、このスイッチング素子２０１と直列に接続された逆電流阻止用のダイオードＤｓと、これらのスイッチング素子２０１およびダイオードＤｓの直列回路と並列に接続されたリアクトル２０２とを備えている。整流回路９からの整流電流Ｉｄが通常電流の時は、スイッチング素子２０１はオン、電流が決められた電流値以下まで小さくなるとオフして、リアクトル２０２がフィルタリアクトル１１と直列に入るように動作する。
【００３４】
次に、このスイッチング素子２０１をオフにするタイミングについて説明する。
図２は、ハーフブリッジ形ＤＣ／ＤＣコンバータが最小パルス幅で整流電圧を生成して動作する際の信号波形を示す図である。すなわち、電圧制限回路１６１からゲートパルス発生回路１６に出力される第２の制御信号Ｓ２を最小制限電圧値ΔＶｃｗとした場合には、それぞれ第１スイッチング素子４および第２スイッチング素子５に供給されるゲート駆動パルス信号Ｇ１，Ｇ２のオン時間は、最小パルス幅（Ｔｐｗ１ｍ＝１．５μｓｅｃ）となる。
【００３５】
図３は、ハーフブリッジ形ＤＣ／ＤＣコンバータが最大パルス幅で整流電圧を生成して動作する際の信号波形を示す図である。この場合には、電圧制限回路１６１からゲートパルス発生回路１６に出力される第２の制御信号Ｓ２が最大制限電圧値（Ｖｃｗ−ΔＶｃｗ）となって、このとき第１スイッチング素子４および第２スイッチング素子５に供給されるゲート駆動パルス信号Ｇ１，Ｇ２のオフ時間が最小パルス幅（Ｔｐｏ１ｍ＝１．５μｓｅｃ）となる。
【００３６】
図１において、一例として絶縁トランス８の巻線数比（１次：２次）をｎ：１とすると、フィルタリアクトル１１のインダクタンス値Ｌｆ、追加されるリアクトル２０２のインダクタンス値Ｌｆａ、およびフィルタ回路１０のコンデンサ１２のキャパシタンス値Ｃｆが以下のように設計される。ここでは、図９の従来装置と同様に、直流電源１の電圧信号を２Ｖｄｃ、整流電圧をＶｄ、出力電圧をＶｏ、出力電流をＩｏとする。
【００３７】
図１のハーフブリッジ形ＤＣ／ＤＣコンバータを制御するゲート駆動パルス信号Ｇ１，Ｇ２が、図９のものと同様、制御ブロックのゲートパルス生成回路１６２におけるキャリヤー周波数（ｆｃ＝４０ｋＨｚ）によって決定されているものとする。このとき、１／ｆｃ＝２５．０μｓｅｃとなり、整流電圧Ｖｄのパルス幅Ｔｐｗの調整可能範囲は、最小パルス幅を１．５μｓｅｃ、最大パルス幅を１１．０μｓｅｃ（１２．５−１．５）と設定することで、リアクトル追加回路２０を備えていない従来のハーフブリッジ形ＤＣ／ＤＣコンバータであれば、その調整可能範囲は（１１．０−１．５）／１２．５＝０．７６、すなわち７６％である。
【００３８】
次に、本実施の形態において、直流電源１の電圧変動、出力電流Ｉｏの変動範囲の中で、最も厳しい条件のもとで出力電圧Ｖｏを一定に確保するための条件について説明する。
直流電源１の電圧信号Ｖｄｃ、出力電流Ｉｏについては、Ｖｄｃ＝最小、Ｉｏ＝最大で整流電圧Ｖｄのパルス幅Ｔｐｗが最大となり、そのとき出力電圧Ｖｏが５０Ｖ以上でなければいけない。すなわち、Ｖｄｃ＝１５０Ｖ、Ｉｏ＝２０Ａの時、Ｔｐｗ＝１１．０μｓｅｃでＶｏ＞５０Ｖとするためには、絶縁トランス８の巻線数比については、以下の条件が必要となる。
【００３９】
（１５０Ｖ×１１．０μｓｅｃ／１２．５μｓｅｃ）ｎ＞５０Ｖ      …（４）
これは、巻線比ｎについて、ｎ＜２．６４となることを示している。そこで、巻線ドロップ、トランス損失等を考慮して、ｎ＝２．４とする。
【００４０】
フィルタ回路１０において、コンデンサ１２のキャパシタンス値Ｃｆの値は、Ｖｄｃ＝３５０Ｖ、Ｉｏ＝２０Ａの時、Ｔｐｗ＝１２．５μｓｅｃ／２として、出力電圧Ｖｏのリップル率が１％以下となるように設計される。すなわち、
Ｃｆ≧Ｉｄ（Δｔ／ΔＶ）      …（５）
において、Δｔ＝Ｔｐｗ＝（１２．５／２）μｓｅｃ、ΔＶ＝５０Ｖ×１％＝０．５とすれば、上式からはＣｆ≧２５０μＦとなるから、このキャパシタンス値Ｃｆを３００μＦに設定する。
【００４１】
また、フィルタリアクトル１１のインダクタンス値Ｌｆは、Ｖｄｃ＝３５０Ｖ、Ｉｏ＝２０Ａの時、Ｉｄｃの変化幅（＝ΔＩｄｃ）が２０Ａとなるように設計される。すなわち、
Ｌｆ＝Ｖ（Δｔ／ΔＩ）
＝｛（Ｖｄｃ／ｎ）−Ｖｏ｝（Ｔｐｗ／ΔＩｄｃ）      …（６）
ここで、整流電圧Ｖｄのパルス幅Ｔｐｗは、
Ｔｐｗ＝Ｖｏ×（ｎ／Ｖｄｃ）×（１／２ｆｃ）      …（７）
より、５０Ｖ×（２．４／３５０）×（１／２ｆｃ）＝４．２８μｓｅｃとなる。
【００４２】
したがって、上式からフィルタリアクトル１１のインダクタンス値Ｌｆを計算するとＬｆ＝２０．５μＨとなるが、ここでは２０μＨに設定する。
図４は、ハーフブリッジ形ＤＣ／ＤＣコンバータの出力電流と出力電圧との関係を示す特性図である。
【００４３】
ここでは、上述した回路常数を用いて、Ｖｄｃ＝３５０Ｖ（最大）、整流電圧Ｖｄのパルス幅Ｔｐｗ＝１．５μｓｅｃ（最小）、出力電圧Ｖｏ＝５０Ｖ、負荷回路１３の抵抗値Ｒｚｏを最大出力電流２０Ａのときの抵抗値（５０Ｖ／２０Ａ＝２．５Ω）より大きく設定して、出力電流Ｉｏを１００％から２％まで減らした場合のＶｏ＝５０Ｖの一定制御が可能となる範囲を図示している。
【００４４】
ここでは、出力電流Ｉｏが１００％から１０％までの範囲ではＶｏ＝５０Ｖの一定制御が可能であるが、負荷回路１３の抵抗値Ｒｚｏが２．５Ω以上となって出力電流Ｉｏが１０％以下になるとき、インダクタンス値Ｌｆがそのままの大きさであれば出力電圧Ｖｏは上昇して、それを５０Ｖ一定に制御することはできない。これは、整流電圧Ｖｄのパルス幅Ｔｐｗが制限値１．５μｓｅｃに制限され、これ以上パルス幅を小さくできないからである。
【００４５】
そこで、出力電流Ｉｏが１００％から１０％までの範囲ではインダクタンス値Ｌｆを２０μＨ、出力電流Ｉｏが１０％から２％に変化する場合に、リアクトル追加回路２０のスイッチング素子２０１をオフにして、リアクトル２０２とフィルタリアクトル１１とを直列接続する。ここでは、追加されるリアクトル２０２のインダクタンス値Ｌｆを２７５μＨとする。これにより、図１２に示すように出力電流Ｉｏが１０％から２％に変化しても、出力電圧Ｖｏを５０Ｖ（一定）に制御することができる。
【００４６】
一般にコイルの体積は、その内部エネルギーの大きさに比例する。リアクトル２０２とフィルタリアクトル１１の内部エネルギーを比較すると、追加されるリアクトル２０２では、（１／２）×２７５μＨ×（２Ａ）2  ＝５５０［μＪ］、フィルタリアクトル１１では、（１／２）×２０μＨ×（２０Ａ）2  ＝４０００［μＪ］となる。したがって、追加されるリアクトル２０２の体積は、フィルタリアクトル１１の体積の１３．７％（５５０／４０００＝０．１３７）でよい。
【００４７】
これに対して、図９に示す従来装置で対応する場合には、出力電流Ｉｏが１００％（２０Ａ）流れる場合にも、フィルタリアクトル１１がインダクタンス値２７５μＨだけ必要となる。したがって、フィルタリアクトル１１の内部エネルギーは、（１／２）×２７５μＨ×（２０Ａ）2  ＝５５，０００［μＪ］となる。このように、出力電流Ｉｏに応じてリアクトル追加回路２０を挿入し、あるいは切り離して対応する本実施の形態では、フィルタリアクトルに要する体積が（４０００＋５５０）：５５，０００＝４５５：５５００の割合、すなわち８．３％程度まで小さくなって、ハーフブリッジ形ＤＣ／ＤＣコンバータの小形化、軽量化に大きく寄与できる。
【００４８】
ただし、リアクトル追加回路２０のスイッチング素子２０１と逆電流阻止用のダイオードＤｓには、最大出力電流２０Ａを許容する通電素子を選ばなければならない。しかし、これらの素子によるエネルギー損失は全損失の２〜３％程度であって、このリアクトル追加回路２０によって装置効率が大きく低下するおそれはない。
【００４９】
なお、出力電流Ｉｏの小電流は変流器２１で検出され、その検出電流値Ｉｏが出力電流検出回路２２に入力される。出力電流検出回路２２では、基準電流値Ｉｏｍに対してそのプラス側にΔＩ、マイナス側に−ΔＩの電流幅でヒステリシス特性が設定されている。この電流幅（＝２ΔＩ）は、出力電流Ｉｏの電流リップル値を感知しない幅値に設定しておく。例えば、基準電流値Ｉｏｍを出力電流Ｉｏの最大値（２０Ａ）の５％に、ヒステリシス電流幅ΔＩを基準電流値Ｉｏｍの１０％とすれば、基準電流値Ｉｏｍが１Ａとなり、ヒステリシス電流幅ΔＩが０．１Ａとなる。
【００５０】
図５は、図１の出力電流検出回路における信号生成ロジックの一例を示す回路ブロック図である。
この出力電流検出回路２２は、第１コンパレータ２２１、第２コンパレータ２２２、ＪＫフリップフロップ２２３、および論理否定回路２２４によって構成されている。変流器２１で検出された電流検出値Ｉｏは、第１コンパレータ２２１、第２コンパレータ２２２にそれぞれ供給される。第１コンパレータ２２１では、電流検出値Ｉｏが電流値（Ｉｏｍ＋ΔＩ）と比較され、比較結果がＪＫフリップフロップ２２３のＪ入力信号となる。第２コンパレータ２２２では、電流検出値Ｉｏが電流値（Ｉｏｍ−ΔＩ）と比較され、論理否定回路２２４で反転された比較結果がＪＫフリップフロップ２２３のＫ入力信号となる。そして、ＪＫフリップフロップ２２３のＱ出力信号がゲート駆動用アンプ２３に供給されて、リアクトル追加回路２０のスイッチング素子２０１を所定のタイミングでオン／オフ制御するようにしている。こうして、出力電流Ｉｏが１０％（２Ａ）以下に減少したことを変流器２１で検知すると、スイッチング素子２０１をオフしてフィルタリアクトル１１にリアクトル２０２が追加される。
【００５１】
図６は、図１のリアクトル追加回路の変形例を示す回路ブロック図である。
リアクトル追加回路３０では、リアクトル３０２とリアクトル３０３との直列回路が、スイッチング素子３０１およびダイオードＤｓの直列回路に対して並列に接続されている。リアクトル３０３には、電流ゼロ付近ではリアクトルとして動作して、エネルギー損失がほぼゼロとなる可飽和リアクトルが用いられる。このリアクトル３０３は、コアが飽和するとインダクタンス成分が急激に減少し、コアで発生するヒステリシス損失が増加する。したがって、そこに流れる電流値が０．４Ａ以上で飽和するように設定しておけば、更に小さな出力電流Ｉｏまで制御が可能になる。
（第２の実施の形態）
図７は、本発明の第２の実施の形態に係るハーフブリッジ形ＤＣ／ＤＣコンバータの主回路およびその制御ブロックを示す図である。
【００５２】
このハーフブリッジ形ＤＣ／ＤＣコンバータは、出力電流が小さくなり、整流電圧Ｖｄのパルス幅Ｔｐｗが制限値にかかる前に絶縁トランス８の電圧信号Ｖｔ１の導通時間Ｔｐｗ１を検出して、リアクトル追加回路２０によってフィルタリアクトル１１のインダクタンス値Ｌｆを増加するように構成されている。リアクトル追加回路２０の構成、およびその動作は、第１の実施の形態のものと同じである。
【００５３】
電圧検出トランス２４は、絶縁トランス８の１次巻線と並列に接続されている。これは、出力電流Ｉｏが小さくなり、絶縁トランス８の１次巻線の電圧信号Ｖｔ１の導通時間Ｔｐｗ１が基準時間より短くなったタイミングを検出するための回路であって、電圧幅比較回路２５を介してリアクトル追加回路２０のインダクタンス値を制御している。
【００５４】
電圧信号Ｖｔ１の導通時間Ｔｐｗ１は電圧検出トランス２４で電圧値として検出され、電圧幅比較回路２５に入力される。この電圧幅比較回路２５では、基準時間Ｔｍに対してそのプラス側にΔＴ、マイナス側に−ΔＴの時間幅でヒステリシス特性が設定されている。この時間幅（＝２ΔＴ）は、出力電流Ｉｏの電流リップル値を感知しない幅値に設定してある。
【００５５】
リアクトル追加回路２０では、電圧信号Ｖｔ１の導通時間Ｔｐｗ１が通常の長さである間は、スイッチング素子２０１をオンとしておく。そして、電圧信号Ｖｔ１の導通時間Ｔｐｗ１が（Ｔｍ−ΔＴ）より短くなると、電圧幅比較回路２５の制御信号Ｓ４がゲート駆動用アンプ２３を介してリアクトル追加回路２０に出力され、スイッチング素子２０１がオフされる。これにより、フィルタリアクトル１１にリアクトル２０２が直列に接続され、そのインダクタンスが追加される。
【００５６】
すなわち、出力電流Ｉｏが１００％から１０％までの範囲では、整流電圧Ｖｄのパルス幅Ｔｐｗが基準時間Ｔｍ以上であるため、Ｖｏ＝５０Ｖの一定制御が可能である。したがって、フィルタリアクトル１１のインダクタンス値Ｌｆは２０μＨでよい。そして、出力電流Ｉｏが１０％から２％に変化する間に、電圧信号Ｖｔ１の導通時間Ｔｐｗ１が基準時間（Ｔｍ−ΔＴ）以下に短くなって、リアクトル追加回路２０のスイッチング素子２０１をオフにすれば、リアクトル２０２とフィルタリアクトル１１とが直列接続される。したがって、例えば図１２に示すように出力電流Ｉｏが１０％から２％に変化しても、出力電圧Ｖｏを５０Ｖ（一定）に制御することができる。
【００５７】
図８は、図７の電圧幅比較回路における信号生成ロジックを示す回路ブロック図である。
この電圧幅比較回路２５は、波形成形要素２５１、第１、第２の時間遅延要素２５２，２５３、２つの論理積（アンド）回路２５４，２５５、論理否定回路２５６、およびＪＫフリップフロップ２５７によって構成されている。波形成形要素２５１は、電圧信号Ｖｔ１を、その導通時間Ｔｐｗ１に比例したパルス幅の制御信号Ｓ４に成形する。この制御信号Ｓ４は、第１の時間遅延要素２５２と第２の時間遅延要素２５３、および２つの論理積回路２５４，２５５にそれぞれ供給される。第１の時間遅延要素２５２では、制御信号Ｓ４のパルス幅が基準時間（Ｔｍ＋ΔＴ）と比較され、その比較結果が論理積回路２５４を介してＪＫフリップフロップ２５７のＪ入力信号とされる。第２の時間遅延要素２５３では、制御信号Ｓ４のパルス幅が基準時間（Ｔｍ−ΔＴ）と比較され、その比較結果が論理積回路２５５および論理否定回路２５６を直列に介してＪＫフリップフロップ２５７のＫ入力信号となる。そして、ＪＫフリップフロップ２５７のＱ出力信号が制御信号Ｓ５としてゲート駆動用アンプ２３に出力され、リアクトル追加回路２０のスイッチング素子２０１を所定のタイミングでオン／オフ制御するようにしている。
【００５８】
こうして、電圧検出トランス２４の導通時間Ｔｐｗ１の増減を検出することによって、出力電流Ｉｏが１０％（２Ａ）以下に減少したことを検知してスイッチング素子２０１をオフすれば、フィルタリアクトル１１に直列にリアクトル２０２が追加される。
【符号の説明】
【００５９】
１  直流電源
２  第１分圧コンデンサ
３  第２分圧コンデンサ
４  第１スイッチング素子
５  第２スイッチング素子
６，７  ゲート駆動用増幅回路
８  絶縁トランス
９  整流回路
１０  フィルタ回路
１１  フィルタリアクトル
１２  コンデンサ
１３  負荷回路
１４  出力電圧検出回路
１５  電圧調整回路
１６  ゲートパルス発生回路
１６１  電圧制限回路
１６２  ゲートパルス生成回路
２０  リアクトル追加回路
２１  変流器
２２  出力電流比較回路
２３  ゲート駆動用アンプ
２４  電圧検出トランス
２５  電圧幅比較回路
２０１  スイッチング素子
２０２  リアクトル
【図１】
2011199922.tif 000003
【図２】
2011199922.tif 000004
【図３】
2011199922.tif 000005
【図４】
2011199922.tif 000006
【図５】
2011199922.tif 000007
【図６】
2011199922.tif 000008
【図７】
2011199922.tif 000009
【図８】
2011199922.tif 000010
【図９】
2011199922.tif 000011
【図１０】
2011199922.tif 000012
【図１１】
2011199922.tif 000013
【図１２】
2011199922.tif 000014