(57)【要約】【課題】しきい値電圧参照型バイアス回路を有するレギュレータ回路における、出力電位ＶＤＤの値のばらつきを低減する。【解決手段】レギュレータ回路は、しきい値電圧参照型のバイアス回路１０、誤差増幅器２０、出力制御回路３０および帰還分圧器４０で構成されている。また、レギュレータ回路における、Ｎ型トランジスタおよびＰ型トランジスタは、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいものを用いている。帰還分圧器４０は、ダイオード接続されたＰ型トランジスタ４１を有している。Ｎ型トランジスタのしきい値電圧Ｖｔｈｎが増加した場合、Ｐ型トランジスタ４１のしきい値電圧Ｖｔｈｐも増加するため、Ｐ型トランジスタ４１のオン抵抗が減少し、その結果出力電位ＶＤＤの変動を抑制できる。【選択図】図１
2011028602.tif 000002
【特許請求の範囲】
【請求項１】
しきい値電圧参照型バイアス回路と、誤差増幅器と、出力制御回路と、帰還分圧器と、を備え、
前記帰還分圧器は、ダイオード接続されたＰ型トランジスタを有し、
前記しきい値電圧参照型バイアス回路におけるＮ型トランジスタのしきい値電圧Ｖｔｈｎおよび前記Ｐ型トランジスタのしきい値電圧Ｖｔｈｐについて、前記Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいことを特徴とするレギュレータ回路。
【請求項２】
しきい値電圧参照型バイアス回路と、誤差増幅器と、出力制御回路と、帰還分圧器と、を備え、
前記しきい値電圧参照型バイアス回路は、第１および第２のＰ型トランジスタと、第１および第２のＮ型トランジスタと、第１の抵抗と、を有し、
前記第１のＰ型トランジスタのゲートは、前記第２のＰ型トランジスタのゲートおよび前記第２のＰ型トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のＰ型トランジスタのソースまたはドレインの一方は、入力電位と電気的に接続され、
前記第１のＰ型トランジスタのソースまたはドレインの他方は、前記第１のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のＮ型トランジスタのゲートは、前記第１の抵抗の一端と電気的に接続され、
前記第１のＮ型トランジスタのソースまたはドレインの他方は、基準電位と電気的に接続され、
前記第２のＰ型トランジスタのソースまたはドレインの一方は、前記第２のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のＰ型トランジスタのソースまたはドレインの他方は、前記入力電位と電気的に接続され、
前記第２のＮ型トランジスタのゲートは、前記第１のＰ型トランジスタのソースまたはドレインの他方と電気的に接続され、
前記第２のＮ型トランジスタのソースまたはドレインの他方は、前記第１の抵抗の一端と電気的に接続され、
前記第１の抵抗の他端は、前記基準電位と電気的に接続され、
前記帰還分圧器は、ダイオード接続された第３のＰ型トランジスタを有し、
前記第１および第２のＮ型トランジスタのしきい値電圧Ｖｔｈｎおよび前記第３のＰ型トランジスタのしきい値電圧Ｖｔｈｐについて、前記Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいことを特徴とするレギュレータ回路。
【請求項３】
請求項２において、
前記帰還分圧器は、前記第３のＰ型トランジスタと、第２の抵抗と、を有し、
前記出力制御回路は、第４のＰ型トランジスタを有し、
前記誤差増幅器は、第５および第６のＰ型トランジスタと、第３乃至第５のＮ型トランジスタと、を有し、
前記第３のＰ型トランジスタのゲートおよびソースまたはドレインの一方は、前記第２の抵抗の一端と電気的に接続され、
前記第３のＰ型トランジスタのソースまたはドレインの他方は、前記第４のＰ型トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第４のＰ型トランジスタのソースまたはドレインの他方は、前記入力電位と電気的に接続され、
前記第２の抵抗の他端は、前記基準電位と電気的に接続され、
前記第５のＰ型トランジスタのソースまたはドレインの一方は、前記入力電位と電気的に接続され、
前記第５のＰ型トランジスタのソースまたはドレインの他方は、前記第３のＮ型トランジスタのソースまたはドレインの一方および前記第４のＰ型トランジスタのゲートと電気的に接続され、
前記第６のＰ型トランジスタのソースまたはドレインの一方は、前記入力電位と電気的に接続され、
前記第６のＰ型トランジスタのゲートおよびソースまたはドレインの他方は、前記第５のＰ型トランジスタのゲートと電気的に接続され、
前記第３のＮ型トランジスタのゲートは、前記第２のＮ型トランジスタのゲートと電気的に接続され、
前記第３のＮ型トランジスタのソースまたはドレインの他方は、前記第５のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第４のＮ型トランジスタのゲートは、前記第２の抵抗の一端と電気的に接続され、
前記第４のＮ型トランジスタのソースまたはドレインの一方は、前記第６のＰ型トランジスタのソースまたはドレインの他方と電気的に接続され、
前記第４のＮ型トランジスタのソースまたはドレインの他方は、前記第５のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、
前記第５のＮ型トランジスタのゲートは、前記第１の抵抗の一端と電気的に接続され、
前記第５のＮ型トランジスタのソースまたはドレインの他方は、前記基準電位と電気的に接続されていることを特徴とするレギュレータ回路。
【請求項４】
しきい値電圧参照型バイアス回路と、誤差増幅器と、出力制御回路と、帰還分圧器と、を備え、
前記帰還分圧器は、ダイオード接続されたＮ型トランジスタを有し、
前記しきい値電圧参照型バイアス回路におけるＰ型トランジスタのしきい値電圧Ｖｔｈｐおよび前記Ｎ型トランジスタのしきい値電圧Ｖｔｈｎについて、前記Ｖｔｈｐの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいことを特徴とするレギュレータ回路。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載のレギュレータ回路を具備した非接触データキャリア。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、出力電圧のばらつきを低減するレギュレータ回路に関する。
【背景技術】
【０００２】
図２は、従来のレギュレータ回路の回路図である。このレギュレータ回路は、しきい値電圧参照型のバイアス回路１０、誤差増幅器２０、出力制御回路３０および帰還分圧器４０で構成されている。
【０００３】
バイアス回路１０は、参照電位Ｖｒｅｆを生成する回路である。
【０００４】
誤差増幅器２０は、参照電位Ｖｒｅｆと、帰還電位Ｖｆｂとの電位差を増幅し、電位Ｖｎ２を出力する回路である。
【０００５】
出力制御回路３０は、電位Ｖｎ２によって、レギュレータ回路の出力電位ＶＤＤおよび出力する電流を制御する回路である。
【０００６】
帰還分圧器４０は、出力電位ＶＤＤに応じた電位を、抵抗などで分圧させ、帰還電位Ｖｆｂとして誤差増幅器２０にフィードバックする回路である。
【０００７】
特許文献１では、出力電圧のうち、帰還された電圧を増幅する入力段と、入力段の位相を反転する位相反転段と、位相反転段の出力によって駆動され、負荷Ｚに電源電圧を供給する出力段と、からなる電圧レギュレータが提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−３９９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
レギュレータ回路において、しきい値電圧参照型のバイアス回路１０が生成する参照電位Ｖｒｅｆは、バイアス回路１０における、Ｎ型トランジスタのしきい値電圧Ｖｔｈｎのばらつきに依存している。
【００１０】
したがって、バイアス回路１０におけるＮ型トランジスタのしきい値電圧Ｖｔｈｎのばらつきによって参照電圧Ｖｒｅｆにばらつきが生じ、その結果、レギュレータ回路の出力電位ＶＤＤの値にもばらつきが生じてしまうという課題があった。
【課題を解決するための手段】
【００１１】
本発明の一態様は、しきい値電圧参照型バイアス回路と、誤差増幅器と、出力制御回路と、帰還分圧器と、を備え、帰還分圧器は、ダイオード接続されたＰ型トランジスタを有し、しきい値電圧参照型バイアス回路におけるＮ型トランジスタのしきい値電圧ＶｔｈｎおよびＰ型トランジスタのしきい値電圧Ｖｔｈｐについて、Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいことを特徴とするレギュレータ回路である。
【００１２】
本発明の一態様は、しきい値電圧参照型バイアス回路と、誤差増幅器と、出力制御回路と、帰還分圧器と、を備え、しきい値電圧参照型バイアス回路は、第１および第２のＰ型トランジスタと、第１および第２のＮ型トランジスタと、第１の抵抗と、を有し、帰還分圧器は、第３のＰ型トランジスタと、第２の抵抗と、を有し、出力制御回路は、第４のＰ型トランジスタを有し、誤差増幅器は、第５および第６のＰ型トランジスタと、第３乃至第５のＮ型トランジスタと、を有し、第１のＰ型トランジスタのゲートは、第２のＰ型トランジスタのゲートおよび第２のＰ型トランジスタのソースまたはドレインの一方と電気的に接続され、第１のＰ型トランジスタのソースまたはドレインの一方は、入力電位と電気的に接続され、第１のＰ型トランジスタのソースまたはドレインの他方は、第１のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、第１のＮ型トランジスタのゲートは、第１の抵抗の一端と電気的に接続され、第１のＮ型トランジスタのソースまたはドレインの他方は、基準電位と電気的に接続され、第２のＰ型トランジスタのソースまたはドレインの一方は、第２のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、第２のＰ型トランジスタのソースまたはドレインの他方は、入力電位と電気的に接続され、第２のＮ型トランジスタのゲートは、第１のＰ型トランジスタのソースまたはドレインの他方と電気的に接続され、第２のＮ型トランジスタのソースまたはドレインの他方は、第１の抵抗の一端と電気的に接続され、第１の抵抗の他端は、基準電位と電気的に接続され、第３のＰ型トランジスタのゲートおよびソースまたはドレインの一方は、第２の抵抗の一端と電気的に接続され、第３のＰ型トランジスタのソースまたはドレインの他方は、第４のＰ型トランジスタのソースまたはドレインの一方と電気的に接続され、第４のＰ型トランジスタのソースまたはドレインの他方は、入力電位と電気的に接続され、第２の抵抗の他端は、基準電位と電気的に接続され、第５のＰ型トランジスタのソースまたはドレインの一方は、入力電位と電気的に接続され、第５のＰ型トランジスタのソースまたはドレインの他方は、第３のＮ型トランジスタのソースまたはドレインの一方および第４のＰ型トランジスタのゲートと電気的に接続され、第６のＰ型トランジスタのソースまたはドレインの一方は、入力電位と電気的に接続され、第６のＰ型トランジスタのゲートおよびソースまたはドレインの他方は、第５のＰ型トランジスタのゲートと電気的に接続され、第３のＮ型トランジスタのゲートは、第２のＮ型トランジスタのゲートと電気的に接続され、第３のＮ型トランジスタのソースまたはドレインの他方は、第５のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、第４のＮ型トランジスタのゲートは、第２の抵抗の一端と電気的に接続され、第４のＮ型トランジスタのソースまたはドレインの一方は、第６のＰ型トランジスタのソースまたはドレインの他方と電気的に接続され、第４のＮ型トランジスタのソースまたはドレインの他方は、第５のＮ型トランジスタのソースまたはドレインの一方と電気的に接続され、第５のＮ型トランジスタのゲートは、第１の抵抗の一端と電気的に接続され、第５のＮ型トランジスタのソースまたはドレインの他方は、基準電位と電気的に接続され、第１および第２のＮ型トランジスタのしきい値電圧Ｖｔｈｎおよび第３のＰ型トランジスタのしきい値電圧Ｖｔｈｐについて、Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいことを特徴とするレギュレータ回路である。
【発明の効果】
【００１３】
しきい値電圧参照型バイアス回路を有するレギュレータ回路における、出力電位ＶＤＤの値のばらつきを低減し、出力電位ＶＤＤを安定できるという効果がある。
【図面の簡単な説明】
【００１４】
【図１】レギュレータ回路の回路図
【図２】従来のレギュレータ回路の回路図
【図３】レギュレータ回路に用いるＮ型トランジスタとＰ型トランジスタのしきい値電圧の特性を示す図
【図４】レギュレータ回路を用いた非接触データキャリアの一構成例を示す図
【図５】トランジスタの作製方法を示す断面図
【図６】（Ａ）図２に示す従来のレギュレータ回路および（Ｂ）図１に示すレギュレータ回路の出力電圧の測定結果を比較した図
【発明を実施するための形態】
【００１５】
以下、開示される発明の実施の形態について、図面を用いて説明する。ただし、発明は以下の説明に限定されず、その発明の趣旨およびその範囲から逸脱することなく、その態様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
（実施の形態１）
図１は、本実施の形態を示すレギュレータ回路の回路図である。このレギュレータ回路は、図２と同様、しきい値電圧参照型のバイアス回路１０，誤差増幅器２０，出力制御回路３０および帰還分圧器４０で構成されている。
【００１７】
しきい値電圧参照型のバイアス回路は、必要とするトランジスタ数が少ないため、回路の面積を抑えることができる。また、当該バイアス回路は、動作電圧が低く、かつ、低消費電流を実現できる。そのため、ＲＦＩＤ技術を用いた無線通信システムにおける非接触データキャリア等に具備する用途のレギュレータ回路を、しきい値電圧参照型のバイアス回路を備えたレギュレータ回路とすることは有効である。
【００１８】
バイアス回路１０は、Ｐ型トランジスタ１１，１２、Ｎ型トランジスタ１３，１４および抵抗１５を有している（以下、「Ｐ型トランジスタ」，「Ｎ型トランジスタ」を単に「トランジスタ」と記すことがある）。
【００１９】
ここで、トランジスタは、チャネル層にシリコンを用いた薄膜トランジスタである。なお、トランジスタの構造は、シングルゲート構造に限らず、ダブルゲート構造などのマルチゲート構造であってもよい。
【００２０】
トランジスタ１１およびトランジスタ１４は、入力電位Ｖｉｎと基準電位ＧＮＤとの間に直列接続されている。トランジスタ１２のゲートおよびドレインは、カレントミラーを構成するトランジスタ１１のゲートに接続されている。したがって、トランジスタ１１およびトランジスタ１２に流れる電流値は等しい。
【００２１】
また、トランジスタ１２のソースは入力電位Ｖｉｎに、ドレインはＮ型トランジスタ１３および抵抗１５を介して基準電位ＧＮＤにそれぞれ接続されている。
【００２２】
なお、基準電位ＧＮＤは、０Ｖに限らず、回路の基準となる電位であればよい。
【００２３】
トランジスタ１３は、トランジスタ１４の飽和領域での動作を担保するために設けられている。
【００２４】
飽和領域におけるトランジスタ１４のドレイン電流Ｉｄ１は、式（１）で表される。
【数１】
2011028602.tif 000003
ただし、μ：電子の移動度，Ｃｏｘ：単位面積あたりのゲート酸化膜容量，Ｗ１：トランジスタ１４のチャネル幅，Ｌ１：トランジスタ１４のチャネル長，Ｖｔｈｎ１：トランジスタ１４のしきい値電圧
【００２５】
式（１）より、トランジスタ１４のゲート・ソース間電圧Ｖｇｓ１は、式（２）で表される。
【数２】
2011028602.tif 000004
【００２６】
一方、トランジスタ１４のゲートとドレインとの間には、トランジスタ１３のＶｇｓに等しい電圧が印加されている。
【００２７】
トランジスタ１３のドレイン電流Ｉｄ２は、式（３）で表される。
【数３】
2011028602.tif 000005
ただし、μ：電子の移動度，Ｃｏｘ：単位面積あたりのゲート酸化膜容量，Ｗ２：トランジスタ１３のチャネル幅，Ｌ２：トランジスタ１３のチャネル長，Ｖｔｈｎ２：トランジスタ１３のしきい値電圧
【００２８】
式（３）より、トランジスタ１３のゲート・ソース間電圧Ｖｇｓ２は、式（４）で表される。
【数４】
2011028602.tif 000006
【００２９】
ここで、参照電位Ｖｒｅｆは、Ｖｇｓ１とＶｇｓ２との和である。したがって、次の式（５）が成り立つ。
【数５】
2011028602.tif 000007
【００３０】
式（５）より、参照電位Ｖｒｅｆは、Ｎ型トランジスタ１３，１４のしきい値電圧Ｖｔｈｎの増加に伴って増加し、当該Ｖｔｈｎの減少に伴って減少するという関係にあることが理解できる。
【００３１】
続いて、誤差増幅器２０について説明する。
【００３２】
誤差増幅器２０は、参照電位Ｖｒｅｆがゲートに与えられるＮ型トランジスタ２１および帰還電位Ｖｆｂがゲートに与えられるＮ型トランジスタ２２を有している。トランジスタ２１，２２のドレインは、それぞれＰ型トランジスタ２３，２４を介して、入力電位Ｖｉｎに接続されている。また、トランジスタ２１，２２のソースはノードＮ１に接続されている。
【００３３】
ノードＮ１と、基準電位ＧＮＤとの間には、一定電流を流すＮ型トランジスタ２５が接続されている。
【００３４】
トランジスタ２３，２４のゲートは、トランジスタ２２のドレインに接続されている。そして、トランジスタ２１のドレインが接続されたノードＮ２から、電位Ｖｎ２が出力される。
【００３５】
なお、誤差増幅器２０の構成は、前記の構成に限定するものではなく、２端子の電位差を増幅して出力する構成を有するものであれば、実施に適したものを適宜選択することができる。例えば、差動増幅器やオペアンプ等が挙げられる。
【００３６】
続いて、出力制御回路３０および帰還分圧器４０について説明する。
【００３７】
出力制御回路３０および帰還分圧器４０は、入力電位Ｖｉｎと、基準電位ＧＮＤとの間に、Ｐ型トランジスタ３１、ダイオード接続されたＰ型トランジスタ４１および抵抗４２が直列に接続されて構成されている。そして、トランジスタ４１のソースおよびドレインから、それぞれ出力電位ＶＤＤおよび帰還電位Ｖｆｂが出力されるものとなっている。
【００３８】
なお、図１に示す帰還分圧器４０において、図示されているＰ型トランジスタは単数であるが、複数のダイオード接続されたＰ型トランジスタが直列に接続されていてもよい。
【００３９】
また、抵抗４２に置換して、ダイオード接続されたＮ型トランジスタを用いてもよい。
【００４０】
このように、本レギュレータ回路は、誤差増幅器２０に参照電位Ｖｒｅｆを入力し、出力制御回路３０および帰還分圧器４０で負帰還を施すことにより、出力電位ＶＤＤを安定化している。なお、負帰還を施すことで、帰還電位Ｖｆｂは、参照電位Ｖｒｅｆと同電位となるように制御される。
【００４１】
続いて、本レギュレータ回路に用いるＮ型トランジスタおよびＰ型トランジスタのしきい値電圧の特性について、図３に基づいて説明する。
【００４２】
図３は、１枚の基板につき４８箇所のＮ型トランジスタおよびＰ型トランジスタのしきい値電圧Ｖｔｈを測定した結果をまとめたグラフである。なお、各測定箇所におけるＮ型トランジスタと、Ｐ型トランジスタとの間隔は、約３０００μｍである。
【００４３】
図３より、本レギュレータ回路に用いるＮ型トランジスタおよびＰ型トランジスタのＶｔｈｎとＶｔｈｐとの間には、Ｖｔｈｎの増加とともに、Ｖｔｈｐも増加し、Ｖｔｈｎの減少とともに、Ｖｔｈｐも減少するという関係があることがわかる。
【００４４】
これより、本レギュレータ回路に用いるＮ型トランジスタおよびＰ型トランジスタは、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいといえる。
【００４５】
ここで、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいとは、Ｖｔｈｎの標準偏差３σより、Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σが小さいという関係を満たしていることをいう。
【００４６】
例えば、図３において、Ｖｔｈｎの標準偏差３σは約０．２Ｖ，Ｖｔｈｎ＋｜Ｖｔｈｐ｜の標準偏差３σは約０．１Ｖである。したがって、この場合において、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきは小さいといえる。
【００４７】
図１に示すレギュレータ回路において、少なくともＮ型トランジスタ１３，１４およびＰ型トランジスタ４１が、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいという特性を有していれば、レギュレータ回路の出力電位ＶＤＤの値のばらつきを低減するという効果を得ることができる。
【００４８】
なお、図１に示すレギュレータ回路において、Ｎ型トランジスタ１３，１４と、Ｐ型トランジスタ４１との間隔は、３０００μｍより小さい。したがって、Ｎ型トランジスタ１３，１４およびＰ型トランジスタ４１は、図３に示すＶｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいという特性を充分に満たす。
【００４９】
続いて、本レギュレータ回路の出力電位ＶＤＤについて説明する。
【００５０】
本レギュレータ回路における出力電位ＶＤＤは、式（６）で表すことができる。
【数６】
2011028602.tif 000008
【００５１】
式（６）より、本レギュレータ回路において、（トランジスタ４１のオン抵抗Ｒ１／抵抗４２の抵抗値Ｒ２）の比によって、出力電位ＶＤＤが変動することがわかる。
【００５２】
本レギュレータ回路において、先述のとおり、バイアス回路１０におけるＮ型トランジスタ１３，１４のしきい値電圧Ｖｔｈｎが増加すると、参照電位Ｖｒｅｆが増加し、それに伴って出力電位ＶＤＤも増加するとも考えられる。
【００５３】
しかしながら、本レギュレータ回路に用いるＮ型トランジスタおよびＰ型トランジスタは、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいものである。したがって、Ｎ型トランジスタ１３，１４のしきい値電圧Ｖｔｈｎの増加とともに、Ｐ型トランジスタ４１のしきい値電圧Ｖｔｈｐも増加する。その結果、Ｐ型トランジスタ４１のオン抵抗は減少する。
【００５４】
したがって、数式（６）より、出力電位ＶＤＤの増加は抑制されることがわかる。
【００５５】
同様に、バイアス回路１０におけるＮ型トランジスタ１３，１４のしきい値電圧Ｖｔｈｎが減少する場合は、参照電位Ｖｒｅｆが減少し、それに伴って出力電位ＶＤＤも減少するとも考えられる。
【００５６】
しかしながら、本レギュレータ回路に用いるＮ型トランジスタおよびＰ型トランジスタは、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいものである。したがって、Ｎ型トランジスタ１３，１４のしきい値電圧Ｖｔｈｎの減少とともに、Ｐ型トランジスタ４１のしきい値電圧Ｖｔｈｐも減少する。その結果、Ｐ型トランジスタ４１のオン抵抗は増加する。
【００５７】
したがって、数式（６）より、出力電位ＶＤＤの減少は抑制されることがわかる。
【００５８】
このように、レギュレータ回路におけるＮ型トランジスタおよびＰ型トランジスタを、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいものとし、帰還分圧器４０においてダイオード接続されたＰ型トランジスタをその構成要素とすることで、しきい値電圧参照型バイアス回路を有するレギュレータ回路における、出力電位ＶＤＤの値のばらつきを低減することが可能となる。
【００５９】
したがって、レギュレータ回路を含むデバイスの歩留まりの向上を図ることができる。
【００６０】
（実施の形態２）
実施の形態１で示したレギュレータ回路は、バイアス回路および帰還分圧器において、トランジスタの極性を反転しても成り立つ。
【００６１】
すなわち、バイアス回路を、Ｐ型トランジスタのしきい値電圧Ｖｔｈｐ参照型とし、帰還分圧器をダイオード接続されたｎ型トランジスタおよび抵抗で構成してもよい。
【００６２】
バイアス回路および帰還分圧器においてトランジスタの極性を反転しても、実施の形態１で示したレギュレータ回路と同様の効果を得ることができる。
【００６３】
（実施の形態３）
図４は、実施の形態１，２で示したレギュレータ回路を具備した非接触データキャリアの構成例である。この非接触データキャリアは、アンテナ回路５０，整流回路６０，レギュレータ回路７０および演算回路８０で構成されている。
【００６４】
アンテナ回路５０は、無線通信装置（図示せず）に対し、信号の送受信を行う。
【００６５】
整流回路６０は、アンテナ回路５０において受信された搬送波を整流し、直流電圧を生成する。
【００６６】
レギュレータ回路７０は、整流回路６０において生成された直流電圧を入力電源端子７１および基準電源端子７２から入力し、整流回路６０の出力電圧の変動に依存せずに、一定な電位を出力端子７３から取り出し、演算回路８０へ供給する。
【００６７】
演算回路８０は、無線通信装置から搬送波に重畳して送信される命令信号に応じて、応答を行うための応答信号を出力する。
【００６８】
演算回路８０の内部の構成については特に限定するものではないが、変調回路、復調回路、メモリ、信号処理回路、符号化回路などが設けられていてもよい。
【００６９】
実施の形態１，２で示したレギュレータ回路は、出力電位ＶＤＤのばらつきが小さいため、レギュレータ回路７０後段の回路として、動作電圧マージンの狭い回路を選択することができる。また、当該動作電圧マージンの狭い回路を選択した場合でも、歩留まりの向上ができる。
【００７０】
また、出力電位ＶＤＤのばらつきが小さく、出力電位ＶＤＤが不所望に高くなることがないため、レギュレータ回路７０後段の回路として、耐圧が低い回路を選択することができる。これにより、製造コストを低減することができる。
【００７１】
（実施の形態４）
本レギュレータ回路に用いる、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきが小さいＮ型トランジスタおよびＰ型トランジスタの作製方法の一例について、図５に基づいて説明する。
【００７２】
基板１００を洗浄後、基板１００上に、剥離層１１０を形成する。その後、剥離層１１０上に、下地膜１２０および非晶質半導体膜１３０を成膜する（図５（Ａ）参照）。
【００７３】
非晶質半導体膜１３０を成膜後、脱水素化処理を行う。その後、レーザ照射によって、非晶質半導体膜１３０を結晶化し、結晶性半導体膜とする。
【００７４】
その後、結晶性半導体膜の全面に、ｎ型またはｐ型の導電性を付与する不純物元素を添加する。この工程により、トランジスタのしきい値電圧Ｖｔｈを制御することが可能となる。
【００７５】
また、この工程により、当該結晶性半導体膜からなる島状半導体膜を有するＮ型トランジスタおよびＰ型トランジスタの、Ｖｔｈｎ＋｜Ｖｔｈｐ｜のばらつきを小さくすることができる。
【００７６】
ただし、この工程は、必ずしも行う必要はない。
【００７７】
続いて、結晶性半導体膜をパターニングおよびエッチングして、島状半導体膜１３１および１３２を形成する。その後、島状半導体膜１３１および１３２を覆うように、絶縁膜１４０を成膜する（図５（Ｂ）参照）。
【００７８】
続いて、島状半導体膜１３１および１３２上に、絶縁膜１４０を介して、導電膜１５０を形成する（図５（Ｃ）参照）。
【００７９】
続いて、導電膜１５０をマスクとして、島状半導体膜１３１にｎ型の導電性を付与する不純物元素を添加して、ｎ型領域１３３を形成する（図５（Ｄ）参照）。
【００８０】
このとき、島状半導体膜１３２にも、ｎ型の導電性を付与する不純物元素が添加される。ただし、島状半導体膜１３２を、レジストマスク（図示せず）で覆い、島状半導体膜１３２にｎ型の導電性を付与する不純物元素が添加されないようにしてもよい。
【００８１】
続いて、導電膜１５０をマスクとして、島状半導体膜１３２にｐ型の導電性を付与する不純物元素を添加して、ｐ型領域１３４を形成する（図５（Ｄ）参照）。
【００８２】
このとき、島状半導体膜１３１は、レジストマスク（図示せず）で覆う必要がある。
【００８３】
以上により、ｎ型領域１３３を有するＮ型トランジスタおよびｐ型領域１３４を有するＰ型トランジスタを作製することができる。
【００８４】
この後、必要に応じてＮ型トランジスタおよびＰ型トランジスタを覆うように層間絶縁膜、パッシベーション膜、封止膜などを形成する。また、剥離層１１０を剥離して基板１００を分離し、Ｎ型トランジスタおよびＰ型トランジスタをフレキシブルな基板上に設けることで、フレキシブルな半導体装置を得ることも可能である。
【実施例】
【００８５】
図６は、（Ａ）図２に示す従来のレギュレータ回路および（Ｂ）図１に示すレギュレータ回路の出力電位ＶＤＤの測定結果を比較した図である。
【００８６】
図６の横軸は入力電位Ｖｉｎ、縦軸は出力電位ＶＤＤを示す。
【００８７】
図６（Ａ）において、レギュレータ回路の出力電位ＶＤＤは、２．６Ｖ乃至３．６Ｖの間でばらついていることが確認できる。一方、図６（Ｂ）において、レギュレータ回路の出力電位ＶＤＤは、３．１Ｖ乃至３．４Ｖの間に収束していることが確認できる。
【００８８】
この結果を比較考量すると、図１に示すレギュレータ回路を用いることで、複数のレギュレータ回路間における出力電位ＶＤＤの値のばらつきが低減したことがわかる。
【符号の説明】
【００８９】
１０  バイアス回路
２０  誤差増幅器
３０  出力制御回路
４０  帰還分圧器
１１，１２，２３，２４，３１，４１  Ｐ型トランジスタ
１３，１４，２１，２２，２５  Ｎ型トランジスタ
１５，４２  抵抗
５０  アンテナ回路
６０  整流回路
７０  レギュレータ回路
８０  演算回路
１００  基板
１１０  剥離層
１２０  下地膜
１３０  非晶質半導体膜
１３１，１３２  島状半導体膜
１４０  絶縁膜
１５０  導電膜
１３３  ｎ型領域
１３４  ｐ型領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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