(57)【要約】      （修正有）【課題】動作周波数における特性劣化を抑えつつ、特定周波数における不要発振を抑制して安定した動作を行う増幅器を提供する。【解決手段】ソース接地アンプを構成する第１のＦＥＴと、ゲート接地アンプを構成する第２のＦＥＴがカスコード接続し、第１のＦＥＴのゲート端子から入力した信号を第２のＦＥＴのソース端子から出力する増幅器で、第１のＦＥＴのドレイン端子と第２のＦＥＴのソース端子との間に、発振を防止する周波数における第１のＦＥＴのドレイン端子の負荷インピーダンスが、出力インピーダンスよりショートに近づくように設計された発振防止回路を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース接地アンプを構成する第１の電界効果トランジスタと、ゲート接地アンプを構成する第２の電界効果トランジスタがカスコード接続し、前記第１の電界効果トランジスタのゲート端子から入力した信号を前記第２の電界効果トランジスタのソース端子から出力する増幅器において、
前記第１の電界効果トランジスタのドレイン端子と前記第２の電界効果トランジスタのソース端子との間に、発振防止回路を備え、
発振を防止する周波数における前記第１の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記発振防止回路の回路定数が設定されていることを特徴とする増幅器。
【請求項２】
請求項１記載の増幅器において、
前記発振防止回路は、前記第１の電界効果トランジスタのドレイン端子と前記第２の電界効果トランジスタのソース端子との相互の接続点に容量素子の一端が接続され、他端がインダクタンス素子を介して接地されており、
発振を防止する周波数における前記第１の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする増幅器。
【請求項３】
請求項１記載の増幅器において、
前記発振防止回路は、前記第１の電界効果トランジスタのドレイン端子に容量素子の一端およびインダクタンス素子の一端を接続し、前記容量素子の他端が接地され、前記インダクタンス素子の他端が前記第２の電界効果トランジスタのソース端子に接続されており、
発振を防止する周波数における前記第１の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に係り、特に、高周波信号を扱う無線通信機等に用いられ、半導体集積回路化に適したものであって、動作特性の安定性向上等を図ったものに関する。
【背景技術】
【０００２】
従来、この種の増幅器として、エンハンスメント型電界効果トランジスタ（以下、ＦＥＴという）で構成された増幅器が知られている。図１２は、従来のこの種の増幅器である。
【０００３】
高周波信号増幅用のＦＥＴ９のゲート端子（Ｇ１）は、第１のゲート電圧供給用抵抗４を介して第１のゲート電圧供給端子５に接続されるとともに、ＤＣカットキャパシタ３の一端に接続され、ＤＣカットキャパシタ３の他端は入力インピーダンス整合回路２を介して高周波信号入力端子１に接続されている。またＦＥＴ９のソース端子（Ｓ１）は、ソースインダクタ１１を介して接地されており、ドレイン端子（Ｄ１）は、ＦＥＴ１０のソース端子（Ｓ２）に接続されることによって、ＦＥＴ９とＦＥＴ１０は、カスコードアンプを構成している。ＦＥＴ１０のゲート端子（Ｇ２）は、バイパスキャパシタ８を介して接地されるとともに、第２のゲート電圧供給用抵抗７を介して第２のゲート電圧供給端子６に接続されている。ＦＥＴ１０のドレイン端子（Ｄ２）は、出力インピーダンス整合回路１２の一端に接続され、出力インピーダンス整合回路１２の他端は、ＤＣカットキャパシタ１５を介して高周波信号出力端子１６に接続されるとともに、チョークインダクタ１３を介して電源電圧供給端子１４に接続されている（特許文献１、図６）。
【０００４】
このような構成の増幅器では、ＦＥＴ９のソース端子（Ｓ１）に接続されるソースインダクタ１１により、信号増幅を行いたい周波数（以下、動作周波数という）においてＦＥＴ９のゲート端子（Ｇ１）の共役反射係数と雑音最小となる最適信号源反射係数が近接するため、入力整合と雑音整合を両立した増幅器が実現される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２８１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、動作周波数より高い特定周波数を含む信号が、ＦＥＴ９に入力し増幅されると、ＦＥＴ１０のソース端子（Ｓ２）で反射し、ＦＥＴ９のゲート−ドレイン間の寄生容量を介して高周波信号入力端子より出力され、負性抵抗成分を持ち、特定周波数で不要発振を招く場合がある。
【０００７】
図１３は、従来の増幅器の高周波信号入力端子１から観察した反射特性Ｓ１１の周波数特性を示しており、周波数１８．３９ＧＨｚに不要発振があることがわかる。図１４は、従来の増幅器の安定係数ｋファクターの周波数特性を示す図で、周波数１８．３９ＧＨｚで、ｋファクターが１以下となり、不安定な動作であることがわかる。
【０００８】
本発明は、上記問題点を解消し、動作周波数における特性劣化を抑えつつ、特定周波数における不要発振を抑制して安定した動作を行う増幅器を提供するものである。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本願請求項１に係る発明は、ソース接地アンプを構成する第１の電界効果トランジスタと、ゲート接地アンプを構成する第２の電界効果トランジスタがカスコード接続し、前記第１の電界効果トランジスタのゲート端子から入力した信号を前記第２の電界効果トランジスタのソース端子から出力する増幅器において、前記第１の電界効果トランジスタのドレイン端子と前記第２の電界効果トランジスタのソース端子との間に、発振防止回路を備え、発振を防止する周波数における前記第１の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記発振防止回路の回路定数が設定されていることを特徴とする。
【００１０】
本願請求項２に係る発明は、請求項１記載の増幅器において、前記発振防止回路は、前記第１の電界効果トランジスタのドレイン端子と前記第２の電界効果トランジスタのソース端子との相互の接続点に容量素子の一端が接続され、他端がインダクタンス素子を介して接地されており、発振を防止する周波数における前記第１の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする。
【００１１】
本願請求項３に係る発明は、請求項１記載の増幅器において、前記発振防止回路は、前記第１の電界効果トランジスタのドレイン端子にインダクタンス素子の一端および容量素子の一端を接続し、前記インダクタンス素子の他端が前記第２の電界効果トランジスタのソース端子に接続され、前記容量素子の他端が接地されており、発振を防止する周波数における前記第１の電界効果トランジスタのドレイン端子の負荷インピーダンスが、該ドレイン端子の出力インピーダンスよりショートに近づくように、前記容量素子および前記インダクタンス素子の回路定数が設定されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、動作周波数における小信号電力利得や入出力ＶＳＷＲの劣化を抑えつつ、発振を防止したい周波数における不要発振を抑制し、安定性を改善させた増幅器を提供できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態の説明図である。
【図２】本発明の第２の実施形態の説明図である。
【図３】本発明の第１の実施例の説明図である。
【図４】本発明の第１の実施例の発振を防止する周波数におけるインピーダンス特性を説明する図である。
【図５】本発明の第１の実施例の動作周波数におけるインピーダンス特性を説明する図である。
【図６】本発明の第１の実施例における反射特性Ｓ１１の周波数特性を説明する図である。
【図７】本発明の第１の実施例におけるｋファクターの周波数特性を説明する図である。
【図８】本発明の第１の実施例における小信号電力利得の周波数特性を説明する図である。
【図９】本発明の第１の実施例における入力ＶＳＷＲと出力ＶＳＷＲの周波数特性を説明する図である。
【図１０】本発明の第２の実施例を説明する図である。
【図１１】本発明の第３の実施例を説明する図である。
【図１２】従来例のこの種の増幅器を図である。
【図１３】従来例における反射特性Ｓ１１の周波数特性を説明する図である。
【図１４】従来例におけるｋファクターの周波数特性を説明する図である。
【図１５】従来例における小信号電力利得の周波数特性を説明する図である。
【図１６】従来例における入力ＶＳＷＲと出力ＶＳＷＲの周波数特性を説明する図である。
【発明を実施するための形態】
【００１４】
本願発明は、ソース接地アンプを構成する第１の電界効果トランジスタで入力信号が増幅された後、ゲート接地アンプを構成する第２の電界効果トランジスタのソース端子で反射され、第１の電界効果トランジスタのゲート−ドレイン間の寄生容量を介して高周波信号入出力端子から出力され、負性抵抗成分を持つことにより、動作周波数より高い特定周波数の不要な発振が発生するという課題を解決するため、第１の電界効果トランジスタのドレイン端子のインピーダンス特性を所望の特性とする発振防止回路を備えることを発明の主要部とするものである。このようにドレイン端子の特性を所望の特性に設定することは、通常は行われないものである。以下、本発明の実施形態について図１および図２を用いて説明する。なお、所望の特性の発振防止回路を実現するために、発振防止回路を構成する回路定数は、適宜設定されるものである。また、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
【００１５】
図１は本発明の第１の実施形態の説明図である。図１において１００は高周波信号入力端子、１０１はソース接地アンプを構成するエンハンスメント型の第１の電界効果トランジスタ、１０２はゲート接地アンプを構成するエンハンスメント型の第２の電界効果トランジスタ、１０３はバイパスキャパシタ、１０４はゲート電圧供給端子、１０５は高周波信号出力端子、１０６は発振防止回路である。
【００１６】
図１に示すように、第１の電界効果トランジスタ１０１は、ゲート端子が高周波信号入力端子１００に、ソース端子が接地にそれぞれ接続している。またドレイン端子は、第２の電界効果トランジスタ１０２のソース端子に接続している。この第２の電界効果トランジスタ１０２のゲート端子にはゲート電圧供給端子１０４からゲート電圧が供給されるとともに、バイパスキャパシタ１０３を介して接地に接続されている。そして、第１の電界効果トランジスタ１０１のドレイン端子と第２の電界効果トランジスタ１０２ソース端子との接続点と接地との間に、発振防止回路１０６が接続されている。
【００１７】
ここで本発明では、発振を防止する周波数において、第１の電界効果トランジスタのドレイン端子の負荷インピーダンスを、このドレイン端子の出力インピーダンスよりショートに近づけるように、発振防止回路１０６の回路定数を設定している。
【００１８】
そのように構成すると、発振を防止したい所望の周波数の信号は、発振防止回路１０６により低減することができる一方、動作周波数の信号は、発振防止回路１０６の影響を受けず、発振防止効果の高い増幅器を得ることができる。
【００１９】
図２は、本発明の第２の実施形態の説明図である。図１と比較して、発振防止回路１０６の接続が相違する。即ち、第１の電界効果トランジスタ１０１のドレイン端子は、発振防止回路１０６を介して第２の電界効果トランジスタ１０２のソース端子に接続する構成となっている。
【００２０】
このように構成しても、発振を防止する周波数において、第１の電界効果トランジスタのドレイン端子の負荷インピーダンスを、このドレイン端子の出力インピーダンスよりショートに近づけるように発振防止回路１０６の回路定数を設定することで、発振を防止したい周波数の信号は、発振防止回路１０６により低減することができる一方、動作周波数の信号は、発振防止回路１０６の影響を受けず、発振防止効果の高い増幅器を得ることができる。以下、発振防止回路１０６を構成する素子の回路定数の設定について、具体的に説明する。
【実施例１】
【００２１】
図３は、本発明の第１の実施例の説明図である。図３に示すように、ＦＥＴ９（第１の電界効果トランジスタに相当）のゲート端子（Ｇ１）は、第１のゲート電圧供給用抵抗４を介して第１のゲート電圧供給端子５に接続されている。また、ＦＥＴ９のゲート端子（Ｇ１）は、ＤＣカットキャパシタ３の一端に接続され、ＤＣカットキャパシタ３の他端は、入力インピーダンス整合回路２を介して、高周波信号入力端子１に接続されている。
【００２２】
一方、ＦＥＴ９のソース端子（Ｓ１）は、ソースインダクタ１１を介して接地されており、ドレイン端子（Ｄ１）は、ＦＥＴ１０（第２の電界効果トランジスタに相当）のソース端子（Ｓ２）に接続されることによって、ＦＥＴ９とＦＥＴ１０は、カスコードアンプを構成する。ＦＥＴ１０のゲート端子（Ｇ２）は、バイパスキャパシタ８を介して接地されるとともに、第２のゲート電圧供給用抵抗７を介して第２のゲート電圧供給端子６に接続されている。ＦＥＴ１０のドレイン端子（Ｄ２）は、出力インピーダンス整合回路１２の一端が接続され、出力インピーダンス整合回路１２の他端は、ＤＣカットキャパシタ１５を介して高周波信号出力端子１６に接続されるとともに、チョークインダクタ１３を介して電源電圧供給端子１４に接続されている。
【００２３】
ＦＥＴ９のドレイン端子（Ｄ１）とＦＥＴ１０のソース端子（Ｓ２）の相互の接続点に、発振防止回路用キャパシタ１７の一端が接続され、その他端は発振防止回路用インダクタ１８を介して接地される。この発振防止回路用キャパシタ１７と発振防止回路用インダクタ１８からなる回路が発振防止回路１０６となる。
【００２４】
このような構造の増幅器において、一例として、動作周波数を１．５８ＧＨｚとし、発振を防止したい周波数を１８．３９ＧＨｚとする。その場合、発振防止回路用キャパシタ１７を０．６ｐＦ、発振防止回路用インダクタ１８を０．１８ｎＨに設定する。ここで図３に示すように、ＦＥＴ９の出力インピーダンスをＺｏｕｔ１、ＦＥＴ９の負荷インピーダンスをＺＬ１とする。
【００２５】
図４は発振を防止したい周波数１８．３９ＧＨｚにおける出力インピーダンスＺｏｕｔ１と負荷インピーダンスＺＬ１の特性を示した図で、図５は動作周波数１．５８ＧＨｚにおける発振防止回路の有無による負荷インピーダンスＺＬ１の特性を示したものである。図４より、発振を防止したい周波数１８．３９ＧＨｚにおける負荷インピーダンスＺＬ１は出力インピーダンスＺｏｕｔ１よりショートに近い値となり、図５より、動作周波数１．５８ＧＨｚにおける負荷インピーダンスＺＬ１は発振防止回路の有無に依らずほとんど変化しないことがわかる。
【００２６】
このように設定された増幅器の高周波特性を以下に説明する。図６は、高周波信号入力端子１より観測した反射特性Ｓ１１の周波数特性を示す図である。同様の従来例の特性図である図１２と比較すると、発振を防止したい周波数１８．３９ＧＨｚにおいて、従来例は反射特性Ｓ１１が正の値となり、不要発振を起こしているのに対し、本実施例では、不要発振が起きていないことがわかる。さらに本実施例では、発振を防止したい周波数１８．３９ＧＨｚだけでなく３０ＧＨｚまでの周波数範囲において、反射特性Ｓ１１は負の値となり、不要発振が抑制されていることわかる。
【００２７】
図７は、安定係数ｋファクターの周波数特性を示す図である。同様の従来例の特性図である図１３と比較すると、発振を防止したい周波数１８．３９ＧＨｚにおいて、従来例はｋファクターが１以下となっているのに対し、本実施例では、ｋファクターが１以上となっており、不要発振がおきにくいことがわかる。さらに本実施例では、発振を防止したい周波数１８．３９ＧＨｚだけでなく３０ＧＨｚまでの周波数範囲において、ｋファクターが１以上となり、安定性が改善されていることがわかる。
【００２８】
一方図８は、小信号電力利得の周波数特性である。同様の従来例の特性図である図１４と比較すると、動作周波数における小信号電力利得はほぼ同等であることがわかる。
【００２９】
さらに図９は、入出力ＶＳＷＲの周波数特性を示す図である。同様の従来例の特性図である図１５と比較すると、動作周波数における入出力ＶＳＷＲはほぼ同等であることがわかる。
【００３０】
このように本発明の発振防止回路は、発振を防止したい周波数の信号レベルは発振防止回路により低減され、ＦＥＴ９のゲート−ドレイン間の寄生容量を介して高周波信号入力端子に反射する信号レベルは抑制しつつ、発振防止回路は動作周波数における出力インピーダンスにほとんど影響を与えない構成とすることができる。その結果、広い周波数範囲で発振防止の効果が明確にありながらも、動作周波数における特性の劣化はほとんどみられないことが確認された。
【実施例２】
【００３１】
図１０は、本発明の第２の実施例の説明図である。図１０に示すように、本実施例の発振防止回路１０６は、ＦＥＴ９のドレイン端子（Ｄ１）に、発振防止回路用キャパシタ１７の一端と、発振防止回路用インダクタ１８の一端が接続されている。そして発振防止回路用キャパシタ１７の他端は接地され、発振防止回路用インダクタ１８の他端は、ＦＥＴ１０のソース端子（Ｓ２）に接続する構成となっている。
【００３２】
第１の実施例同様、このような構造の増幅器において、一例として、動作周波数を１．５８ＧＨｚとし、発振を防止したい周波数を１８．３９ＧＨｚとする。その場合、発振防止回路用キャパシタ１７を０．４ｐＦ、発振防止回路用インダクタ１８を０．３ｎＨに設定する。
【００３３】
ここで図１０に示すように、ＦＥＴ９の出力インピーダンスをＺｏｕｔ１、ＦＥＴ９の負荷インピーダンスをＺＬ１とすると、発振を防止したい周波数１８．３９ＧＨｚにおける負荷インピーダンスＺＬ１は出力インピーダンスＺｏｕｔ１よりショートに近い値となり、かつ、動作周波数１．５８ＧＨｚにおける負荷インピーダンスＺＬ１は発振防止回路の有無に依らずほとんど変化しないように構成することができる。
【実施例３】
【００３４】
図１１は、本発明の第３の実施例の説明図である。図１１に示すように本実施例では、第１の実施例で説明した発振防止回路用インダクタ１８の代わりに、ボンディングワイヤ１９のインダクタンスを利用して構成している。ボンディングワイヤ１９を発振防止回路の構成要素とすると、発振防止回路を小型化できるという利点がある。
【００３５】
ボンディングワイヤ１９を用いた場合、ボンディングワイヤ１９の長さが決まれば、そのインダクタンスも一定とすることができる。従って前述の実施例同様、動作周波数を１．５８ＧＨｚとし、発振を防止したい周波数を１８．３９ＧＨｚとすると、発振防止回路用キャパシタ１７を０．６ｐＦ、ボンディングワイヤ１９のインダクタンスが０．１８ｎＨに設定する。
【００３６】
ここで図１１に示すように、ＦＥＴ９の出力インピーダンスをＺｏｕｔ１、ＦＥＴ９の負荷インピーダンスをＺＬ１とすると、発振を防止したい周波数１８．３９ＧＨｚにおける負荷インピーダンスＺＬ１は出力インピーダンスＺｏｕｔ１よりショートに近い値となり、かつ、動作周波数１．５８ＧＨｚにおける負荷インピーダンスＺＬ１は発振防止回路の有無に依らずほとんど変化しないように構成することができる。
【符号の説明】
【００３７】
１：高周波信号入力端子、２：入力インピーダンス整合回路、３,１５：ＤＣカットキャパシタ、４，７：ゲート電圧供給用抵抗、５，６：ゲート電圧供給端子、９，１０：ＦＥＴ、８：バイパスキャパシタ、１１：ソースインダクタ、１２：出力インピーダンス整合回路、１３：チョークインダクタ、１４：電源電圧供給端子、１６：高周波信号出力端子、１７：発振防止回路用キャパシタ、１８：発振防止回路用インダクタ、１９：ボンディングワイヤ、１００：高周波信号入力端子、１０１：第１の電界効果トランジスタ、１０２：第２の電界効果トランジスタ、１０３：バイパスキャパシタ、１０４：ゲート電圧供給端子、１０５：高周波信号出力端子、１０６：発振防止回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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