(57)【要約】【課題】従来のＤＣ／ＤＣ電圧変換装置と比較して効率の改善と出力電力容量の増大を達成しつつ、更に、小型化、軽量化を図り、かつ、可聴騒音の発生を防止して、装置に要求される耐久信頼性を確保したＤＣ／ＤＣ電圧変換装置を提供することを目的とする。【解決手段】ワイドバンドギャップの半導体材料からなる電界効果トランジスタＦＥＴ１〜ＦＥＴ４、インダクタＬ、エネルギ移行用キャパシタＣ０、平滑キャパシタＣ１、Ｃ２を備えた変換主回路２、およびＦＥＴ１・ＦＥＴ４、ＦＥＴ２・ＦＥＴ３をそれぞれ組として各組の一対のＦＥＴをオンオフが互いに反対となる相補の関係を持つように、かつ可聴周波数の上限以上のスイッチング周波数でＦＥＴ１〜ＦＥＴ４をオンオフ制御する制御ユニット３を備えた。【選択図】図３
2011229247.tif 000002
【特許請求の範囲】
【請求項１】
変換主回路と制御ユニットとを備え、一次側の電圧とこの一次側の電圧より高い二次側の電圧との間で直流電圧変換を行うＤＣ／ＤＣ電圧変換装置であって、
前記変換主回路は、前記一次側の正極側端子と負極側端子との間に接続され前記一次側の電圧を平滑する一次側平滑キャパシタと、前記二次側の正極側端子と負極側端子との間に接続され前記二次側の電圧を平滑する二次側平滑キャパシタと、エネルギの蓄積、放出を行うエネルギ移行用キャパシタおよびインダクタと、オンオフのスイッチング動作と逆方向導通動作とが可能な半導体ユニットを２ｎ（ｎは２以上の整数）個互いに直列に接続して前記二次側の正極側端子と負極側端子との間に接続してなるパワーモジュールとを備え、
前記制御ユニットは、前記２ｎ個の半導体ユニットを２個で一対となるｎ個の組に分け、前記各組を構成する一対の半導体ユニットのオンオフが互いに反対となる相補の関係を持つように、かつ、前記インダクタに流れる電流の交流成分が前記半導体ユニットをオンオフ制御するスイッチング周波数の前記ｎ倍で可聴周波数の上限以上の周波数となるように制御し、
前記エネルギ移行用キャパシタは、前記各組の一対の半導体ユニットにおける、前記二次側の正極側端子に最も近い端子と前記二次側の負極側端子に最も近い端子との間に接続し、
前記インダクタは、前記一対の半導体ユニットであって互いに直接接続されるものの当該接続点と前記一次側の正極側端子との間に接続するようにしたＤＣ／ＤＣ電圧変換装置。
【請求項２】
前記パワーモジュールは、前記二次側の負極側端子に接続される方から順に第１、第２、第３、第４の互いに直列に接続された４個の半導体ユニットで構成し、
前記制御ユニットは、前記第１および第４の半導体ユニット、前記第２および第３の半導体ユニットをそれぞれ前記一対の組として制御し、
前記エネルギ移行用キャパシタは、前記第１と第２の半導体ユニットの接続点と前記第３と第４の半導体ユニットの接続点との間に接続し、
前記インダクタは、前記第２と第３の半導体ユニットの接続点と前記一次側の正極側端子との間に接続するようにしたことを特徴とする請求項１記載のＤＣ／ＤＣ電圧変換装置。
【請求項３】
前記パワーモジュールは、前記二次側の負極側端子に接続される方から順に第１、第２、第３、第４、第５、第６の互いに直列に接続された６個の半導体ユニットで構成し、
前記制御ユニットは、前記第１および第６の半導体ユニット、前記第２および第５の半導体ユニット、前記第３および第４の半導体ユニットをそれぞれ前記一対の組として制御し、
前記エネルギ移行用キャパシタは、前記第２と第３の半導体ユニットの接続点と前記第４と第５の半導体ユニットの接続点との間に接続した第１のキャパシタと、前記第１と第２の半導体ユニットの接続点と前記第５と第６の半導体ユニットの接続点との間に接続した第２のキャパシタとで構成し、
前記インダクタは、前記第３と第４の半導体ユニットの接続点と前記一次側の正極側端子との間に接続するようにしたことを特徴とする請求項１記載のＤＣ／ＤＣ電圧変換装置。
【請求項４】
前記半導体ユニットは、電界効果トランジスタであることを特徴とする請求項１ないし３のいずれか１項に記載のＤＣ／ＤＣ電圧変換装置。
【請求項５】
前記制御ユニットは、前記スイッチング周波数を可聴周波数の上限以上とするとともに、
前記電界効果トランジスタは、そのバンドギャップがシリコンのそれより大きいワイドバンドギャップ半導体で形成したことを特徴とする請求項４記載のＤＣ／ＤＣ電圧変換装置。
【請求項６】
前記制御ユニットは、前記スイッチング周波数を可聴周波数の上限以上とするとともに、
前記半導体ユニットは、ＩＧＢＴとこのＩＧＢＴと逆並列に接続されそのバンドギャップがシリコンのそれより大きいワイドバンドギャップ半導体で形成した整流素子とでなることを特徴とする請求項１ないし３のいずれか１項に記載のＤＣ／ＤＣ電圧変換装置。
【請求項７】
前記ワイドバンドギャップ半導体は、炭化珪素系、窒化ガリウム系またはダイヤモンドのいずれかであることを特徴とする請求項５または６記載のＤＣ／ＤＣ電圧変換装置。
【請求項８】
前記パワーモジュールと前記エネルギ移行用キャパシタおよびまたは前記インダクタとを熱絶縁性の熱障壁構造体を挟んで重ねて配置したことを特徴とする請求項１ないし７のいずれか１項に記載のＤＣ／ＤＣ電圧変換装置。
【請求項９】
前記熱障壁構造体は、その冷却面が前記パワーモジュールと前記エネルギ移行用キャパシタおよびまたは前記インダクタとに当接するヒートシンクを備えたことを特徴とする請求項８記載のＤＣ／ＤＣ電圧変換装置。
【請求項１０】
前記制御ユニットは、前記半導体ユニットへのゲート信号を立ち下げ前記半導体ユニットをオフさせるときの前記立ち下げ峻度を、前記半導体ユニットのオン時間のスイッチング周期に対する比であるオンデューティに基づいて調整するオフ信号調整手段を備えたことを特徴とする請求項１ないし９のいずれか１項に記載のＤＣ／ＤＣ電圧変換装置。
【請求項１１】
前記オフ信号調整手段は、前記立ち下がり峻度に関し所定の第１の設定値とこの第１の設定値より小さい第２の設定値および前記オンデューティに関し所定の第１の閾値とこの第１の閾値より大きい第２の閾値を設け、
前記オンデューティが前記第１の閾値未満のときは前記立ち下がり峻度を前記第１の設定値とし、前記オンデューティが上昇して前記第２の閾値以上となったときは前記立ち下がり峻度を前記第２の設定値に切り替え、前記オンデューティが下降して前記第１の閾値未満になったときは前記立ち下がり峻度を前記第１の設定値に切り替えるようにしたことを特徴とする請求項１０記載のＤＣ／ＤＣ電圧変換装置。
【請求項１２】
前記制御ユニットは、前記エネルギ移行用キャパシタと前記インダクタと前記半導体ユニットとの温度を検出する手段、および前記エネルギ移行用キャパシタと前記インダクタと前記半導体ユニットとの前記検出温度に基づいて前記スイッチング周波数を調整するスイッチング周波数調整手段を備えたことを特徴とする請求項１ないし１１のいずれか１項に記載のＤＣ／ＤＣ電圧変換装置。
【請求項１３】
前記スイッチング周波数調整手段は、前記エネルギ移行用キャパシタと前記インダクタとの前記検出温度が上昇すると前記スイッチング周波数を上昇させるように、前記半導体ユニットの前記検出温度が上昇すると前記スイッチング周波数を下降させるように前記スイッチング周波数を調整することを特徴とする請求項１２記載のＤＣ／ＤＣ電圧変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を昇圧あるいは降圧した直流電圧に変換するＤＣ／ＤＣ電圧変換装置に関するものである。
【背景技術】
【０００２】
従来から、直列接続した半導体スイッチ素子のスイッチオン、スイッチオフ動作を利用して、インダクタへのエネルギの蓄積、放出とエネルギ移行用キャパシタの充電、放電との動作を組み合わせ、直流から直流への電圧変換を行う装置が用いられている（特許文献１、非特許文献１）。
これは、半導体スイッチ素子およびこれと逆並列に整流素子を接続したパワーデバイスを、同時には半数のパワーデバイスのみオン状態（半導体スイッチ素子ならばスイッチオン、整流素子ならば順バイアス）とするものであって、個々のパワーデバイスの耐電圧を低く設定することができる。このため、耐電圧が高いことに起因して各パワーデバイスの導通損失が増加してしまうのを抑えつつ、ＤＣ／ＤＣ電圧変換装置の取り扱い電圧を高電圧に設定可能である。
【０００３】
ここで、商用交流電源（ＡＣ１００Ｖ、ＡＣ２００Ｖ）を整流した後の電圧を変換するＤＣ／ＤＣ電圧変換装置や、およそ１００Ｖから１０００Ｖの範囲の電圧を変換する出力電力容量が４ｋＷ程度以上のＤＣ／ＤＣ電圧変換装置には、パワーデバイスとして主に半導体スイッチ素子にはＳｉ（珪素）を材料としたＩＧＢＴ（絶縁ゲート  バイポーラ  トランジスタ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が、また、整流素子には同じくＳｉを材料としたＰＩＮダイオードが用いられている。
このようなＤＣ／ＤＣ電圧変換装置は、直流を交流に変換するインバータと組み合わせてシステムが構成される場合があり、例えば、図２９に示すハイブリッド自動車や電気自動車の電気駆動システム、図３０に示す太陽光発電用の電力変換システム、エアーコンディショナ等の電力変換システムが挙げられる。
【０００４】
図２９の電気駆動システムは、ＤＣ／ＤＣ電圧変換装置１の一次側端子Ｐ１、Ｎ１にニッケル水素電池やリチウムイオン電池、燃料電池などの電池４１を、二次側端子Ｐ２、Ｎ２にインバータ５１ａ、５１ｂを接続している。更に、インバータ５１ａには回転機５２ａが、インバータ５１ｂには回転機５２ｂがそれぞれ接続されている。ＤＣ／ＤＣ電圧変換装置１は、一次側の電池４１の電圧をＤＣ／ＤＣ電圧変換して二次側のインバータ５１ａ、５１ｂに供給する。インバータ５１ａは回転機５２ａと、インバータ５１ｂは回転機５２ｂとそれぞれ交流電力を授受する。
【０００５】
図３０の太陽光発電用電力変換システムは、ＤＣ／ＤＣ電圧変換装置１の一次側端子Ｐ１、Ｎ１に太陽電池４２を、また、二次側端子Ｐ２、Ｎ２にインバータ５１ｃを接続している。インバータ５１ｃは、フィルタ６を介して商用交流電源７に接続しており、ＤＣ／ＤＣ電圧変換装置１は一次側の太陽電池４２の発電電圧をＤＣ／ＤＣ電圧変換して二次側のインバータ５１ｃに供給する。インバータ５１ｃは、直流電圧を所定の商用交流電圧の振幅、周波数にＤＣ／ＡＣ変換して商用電力系統に供給する。
これらシステムに用いられるＤＣ／ＤＣ電圧変換装置は、電源の状態（例えば、太陽光発電システムの太陽電池の光の照射量）や負荷の状態（例えば、ハイブリッド自動車の電気駆動システムのモータの回転速度）に応じて、変換する電圧の比率を調整し、その出力電圧をコントロールしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６２−５３１７１号公報
【非特許文献】
【０００７】
【非特許文献１】三菱電機技報  Ｖｏｌ．６１  １９８７年  Ｎｏ．２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記した従来のＤＣ／ＤＣ電圧変換装置において、高い出力電力容量を得ようとすれば、各要素の発生損失やその冷却手段等の関係から装置が大型重量化するという課題があった。
第１に、パワーデバイスである半導体スイッチ素子と整流素子の発生損失には、それぞれ次の成分がある。
半導体スイッチ素子には、スイッチオンでの電流導通時のオン抵抗分による導通損失とスイッチング損失が生じる。スイッチング損失は、スイッチオフからスイッチオンへの切替わり（ターンオン）、スイッチオンからスイッチオフへの切替わり（ターンオフ）時の過渡的な立上り、立下り変化における半導体スイッチ素子の両端の電圧と導通電流の積の時間積分である。
【０００９】
また、整流素子には、順方向導通時のオン抵抗分による導通損失と逆回復時の逆回復損失が生じる。逆回復損失は、逆回復動作での過渡的な立上り、立下り変化における整流素子の両端電圧と逆回復電流の積の時間積分である。
このように、半導体スイッチ素子のスイッチング損失と整流素子の逆回復損失はスイッチングのタイミングで生じるものであり、スイッチング周波数に比例し、このスイッチング周波数の増大は、パワーデバイスの損失増大に結びつき冷却手段の大型化する。
スイッチング周波数が一定の場合、スイッチング損失を下げるためには、スイッチングの速度を速くすれば良いものの、これはパワーデバイスに導通する電流の変化速度を高めることから、パワーデバイスの電流導通路の配索導体に寄生するインダクタンス成分Ｌｓによって大きなサージ電圧が生じることになり、パワーデバイスやキャパシタに高電圧がかかり、損傷する懸念がある。
【００１０】
第２に、ＤＣ／ＤＣ電圧変換装置全体の容積や重量において、金属材料を用いる冷却ヒートシンクやインダクタが多くを占めていることも大型重量化の要因である。
ＤＣ／ＤＣ電圧変換装置が高い出力電力容量を得ようとすれば、パワーデバイスの発生損失の増加に連れてパワーデバイスの半導体接合部温度が上昇するのを和らげるために、冷却ヒートシンクを大型化する必要がある。
また、出力電力容量が増すとインダクタの導通電流も増えるのに対し、大電流にてもインダクタのコアが磁気飽和せず所望のインダクタンス値を得るためには磁路の断面積を増すようコアを大型化し、また、インダクタの巻線の発熱増加を抑えるためには巻線の断面積を増して巻線の抵抗を下げる必要がある。
これら冷却ヒートシンクやインダクタは金属材料を多量に用いるが故に、樹脂材料と比較して相対的に比重が高く、重量が嵩むことへの影響が大きい。
【００１１】
第３に、従来のＤＣ／ＤＣ電圧変換装置では耳障りな可聴騒音が発生するという点があった。
上述のように、パワーデバイスの主たる損失はスイッチング周波数に比例して増大するので、そのスイッチング周波数を余り高く設定することができない。このため、キャパシタやインダクタに流れる電流の内、交流成分（リップル成分）により、耳障りな騒音を発生していた。可聴騒音の発生はＤＣ／ＤＣ電圧変換装置の商品性を損なうため、外部への騒音伝播を抑えるよう振動吸収部材を取り付けたり、インダクタについては、低磁歪のコア材料を採用するなど対策を施す必要があった。これは、更に、ＤＣ／ＤＣ電圧変換装置のコストアップや重量アップという副次的な悪影響をもたらすこととなる。
【００１２】
この発明は、以上のような従来の課題を同時に解決するためになされたものであり、従来のＤＣ／ＤＣ電圧変換装置と比較して効率の改善と出力電力容量の増大を達成しつつ、更に、小型化、軽量化を図り、かつ、可聴騒音の発生を防止して、装置に要求される耐久信頼性を確保したＤＣ／ＤＣ電圧変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この発明に係るＤＣ／ＤＣ電圧変換装置は、変換主回路と制御ユニットとを備え、一次側の電圧とこの一次側の電圧より高い二次側の電圧との間で直流電圧変換を行うＤＣ／ＤＣ電圧変換装置であって、
変換主回路は、一次側の正極側端子と負極側端子との間に接続され一次側の電圧を平滑する一次側平滑キャパシタと、二次側の正極側端子と負極側端子との間に接続され二次側の電圧を平滑する二次側平滑キャパシタと、エネルギの蓄積、放出を行うエネルギ移行用キャパシタおよびインダクタと、オンオフのスイッチング動作と逆方向導通動作とが可能な半導体ユニットを２ｎ（ｎは２以上の整数）個互いに直列に接続して二次側の正極側端子と負極側端子との間に接続してなるパワーモジュールとを備え、
制御ユニットは、２ｎ個の半導体ユニットを２個で一対となるｎ個の組に分け、各組を構成する一対の半導体ユニットのオンオフが互いに反対となる相補の関係を持つように、かつ、インダクタに流れる電流の交流成分が半導体ユニットをオンオフ制御するスイッチング周波数のｎ倍で可聴周波数の上限以上の周波数となるように制御し、
エネルギ移行用キャパシタは、各組の一対の半導体ユニットにおける、二次側の正極側端子に最も近い端子と二次側の負極側端子に最も近い端子との間に接続し、
インダクタは、一対の半導体ユニットであって互いに直接接続されるものの当該接続点と一次側の正極側端子との間に接続するようにしたものである。
【発明の効果】
【００１４】
この発明に係るＤＣ／ＤＣ電圧変換装置は、以上のように、特にその制御ユニットが、ｎ個の半導体ユニットを２個で一対となるｎ個の組に分け、各組を構成する一対の半導体ユニットのオンオフが互いに反対となる相補の関係を持つように、かつ、インダクタに流れる電流の交流成分が半導体ユニットをオンオフ制御するスイッチング周波数のｎ倍で可聴周波数の上限以上の周波数となるように制御する。
従って、インダクタに流れる電流の周波数の増大に応じて、その交流成分（リップル成分）が低減するか、または、その必要なインダクタンスを低減することができ、いずれにしろ、インダクタの損失低減、小型化、それに伴う冷却ヒートシンクの小型化が実現する。
更に、インダクタに流れる電流の周波数がスイッチング周波数２倍以上でしかも可聴周波数の上限以上の周波数となるので、半導体ユニットのスイッチング損失等をほとんど増大させることなく、インダクタの発生騒音の周波数を可聴周波数の上限以上にして可聴騒音の発生を防止することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明によるＤＣ／ＤＣ電圧変換装置のシステムの全体構成図である。
【図２】本発明によるＤＣ／ＤＣ電圧変換装置の電力の流れを示す説明図である。
【図３】本発明による実施の形態１の変換主回路の接続構成を示す図である。
【図４】本発明による実施の形態１の昇圧時（オンデューティ５０％未満）の動作を説明する波形図である。
【図５】本発明による実施の形態１の昇圧時（オンデューティ５０％以上）の動作を説明する波形図である。
【図６】本発明による実施の形態１の降圧時（オンデューティ５０％未満）の動作を説明する波形図である。
【図７】本発明による実施の形態１の降圧時（オンデューティ５０％以上）の動作を説明する波形図である。
【図８】本発明による実施の形態１のキャパシタのインピーダンスの周波数特性を示す図である。
【図９】本発明による実施の形態１の制御ユニットと変換主回路の構成を示すブロック図である。
【図１０】本発明によるオンデューティとＤＣ／ＤＣ電圧変換比との関係を示す特性図である。
【図１１】本発明による実施の形態１の変換主回路の図３とは異なる接続構成を示す図である。
【図１２】本発明による実施の形態２のＤＣ／ＤＣ電圧変換装置の外観図である。
【図１３】本発明による実施の形態２のＤＣ／ＤＣ電圧変換装置の冷却経路を模式的に示す説明図である。
【図１４】本発明による実施の形態２の寄生インダクタンス成分を持つ変換主回路の接続構成を示す図である。
【図１５】本発明による実施の形態３の制御ユニットと変換主回路の構成を示すブロック図である。
【図１６】本発明による実施の形態３のゲート駆動回路の詳細な構成を示すブロック図である。
【図１７】本発明による実施の形態３のスイッチオフ回路の選択方法を説明する図である。
【図１８】本発明による実施の形態３の電界効果トランジスタのターンオフ動作を説明する波形図である。
【図１９】本発明による実施の形態４の変換主回路の接続構成を示す図である。
【図２０】本発明による実施の形態４の制御ユニットの構成を示すブロック図である。
【図２１】本発明による実施の形態４のスイッチング周波数とインダクタ、キャパシタ、パワー半導体ユニットの発熱量との関係を示す説明図である。
【図２２】本発明による実施の形態４の周波数調整器の詳細な構成を示すブロック図である。
【図２３】本発明による実施の形態４の選択処理手段の処理を説明するフロー図である。
【図２４】本発明による実施の形態５の変換主回路の接続構成を示す図である。
【図２５】本発明による実施の形態５の昇圧時（オンデューティ１００／３％未満）の動作を説明する波形図である。
【図２６】本発明による実施の形態５の昇圧時（オンデューティ１００／３％以上１００×（２／３）％未満）の動作を説明する波形図である。
【図２７】本発明による実施の形態５の昇圧時（オンデューティ１００×（２／３）％以上）の動作を説明する波形図である。
【図２８】本発明による変換主回路の接続構成の更なる変形例を示す図である。
【図２９】ＤＣ／ＤＣ電圧変換装置を用いた自動車用電気駆動システムの構成図である。
【図３０】ＤＣ／ＤＣ電圧変換装置を用いた太陽光発電用の電力変換システムの構成図である。
【発明を実施するための形態】
【００１６】
実施の形態１．
以下、本発明の実施の形態１のＤＣ／ＤＣ電圧変換装置につき、図１から図１１を用いて説明する。
図１は、本実施例によるシステムの全体構成を示すブロック図である。ＤＣ／ＤＣ電圧変換装置１は、変換主回路２と制御ユニット３とから構成されている。ＤＣ／ＤＣ電圧変換装置１は、電力経路の接続端子として変換主回路２の一次側に正極側端子Ｐ１、負極側端子Ｎ１、二次側に正極側端子Ｐ２、負極側端子Ｎ２を備えている。
図２は、本実施例によるＤＣ／ＤＣ電圧変換装置１の一次側と二次側との間の電圧変換と電力の流れを模式的に図示したものである。ＤＣ／ＤＣ電圧変換装置１の一次側には端子Ｐ１、Ｎ１に直流電源４が、二次側には端子Ｐ２、Ｎ２に電気機器５が接続される。
図２において、直流電源４は、リチウムイオン電池やニッケル水素電池、鉛電池といった二次電池の他、太陽電池、燃料電池などの電源に電気二重層キャパシタや二次電池を組み合わせたものなどが想定される。電気機器５は、電気負荷を含んで発電装置や蓄電装置と組み合わさって成る機器である。
【００１７】
ＤＣ／ＤＣ電圧変換装置１は、一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について、Ｖ１≦Ｖ２の関係のもとで電圧変換を行い、相互に電力をやり取りする。ここで、図２（ａ）に示すように直流電源４が放電動作であり電気機器５が電力消費動作の場合、ＤＣ／ＤＣ電圧変換装置１は、一次側から二次側の方向へ電圧を昇圧して電力を送り込む。また、図２（ｂ）に示すように、直流電源４が充電動作であり電気機器５が電力供給動作の場合、ＤＣ／ＤＣ電圧変換装置１は、二次側から一次側の方向へ電圧を降圧して電力を送り込む。
この時、電圧の変換は制御ユニット３から出力されるゲート駆動信号８に従い、変換主回路２に備わる、後述するパワー半導体ユニット内の半導体スイッチ素子のオン、オフを制御することによってなされる。
【００１８】
ここで、ＤＣ／ＤＣ電圧変換装置１の動作内容について図３から図１１を用いて説明する。図３は、変換主回路２の回路配線を示す図であり、４個のパワー半導体ユニットを直列に接続し、一次側から二次側へ昇圧の電力供給を、また、二次側から一次側へ降圧の電力供給を行う。
変換主回路２は、一次側端子電圧Ｖ１を平滑化する一次側平滑キャパシタＣ１と、二次側端子電圧Ｖ２を平滑化する二次側平滑キャパシタＣ２と、エネルギの蓄積、放出を行う、インダクタＬおよびエネルギ移行用キャパシタＣ０と、４個のパワー半導体ユニットを備えている。
【００１９】
第１〜第４のパワー半導体ユニットは、この図３の例では、寄生ダイオードを内部に含む電界効果トランジスタＦＥＴ４、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１を採用している。なお、これら電界効果トランジスタは、そのバンドギャップがシリコンのそれより大きいワイドバンドギャップ半導体で形成したものを採用しているが、この点については、後段で詳述するものとする。
【００２０】
続けて、変換主回路２の接続の詳細について説明する。
平滑キャパシタＣ１の両端子は、変換主回路２の一次側の正極側端子Ｐ１、負極側端子Ｎ１に接続されており、負極側端子Ｎ１は変換主回路２の二次側の負極側端子Ｎ２とも接続の上、Ｖｃｏｍとして接地されている。正極側端子Ｐ１は、平滑キャパシタＣ１の一方の端子とインダクタＬの一方の端子に接続され、平滑キャパシタＣ１の他方の端子は負極側端子Ｎ１に接続される。
また、平滑キャパシタＣ２の両端子は、変換主回路２の二次側の正極側端子Ｐ２、負極側端子Ｎ２に接続されている。
【００２１】
ＦＥＴ４のドレイン端子は変換主回路２の二次側の正極側端子Ｐ２に、ソース端子はＦＥＴ３のドレイン端子に、ＦＥＴ３のソース端子はＦＥＴ２のドレイン端子に、ＦＥＴ２のソース端子はＦＥＴ１のドレイン端子に、ＦＥＴ１のソース端子は二次側の負極側端子Ｎ２に、それぞれ接続されている。
エネルギ移行用キャパシタＣ０は、一方の端子をＦＥＴ４とＦＥＴ３との接続点に、他方の端子をＦＥＴ２とＦＥＴ１との接続点に接続されている。
【００２２】
なお、後段の動作説明で触れているように、この例では、ＦＥＴ１とＦＥＴ４およびＦＥＴ２とＦＥＴ３とがそれぞれ組となり、各組をなす一対のＦＥＴは、いわゆる相補の関係を持つようにオンオフ制御される。従って、エネルギ移行用キャパシタＣ０は、この一対のＦＥＴ２、ＦＥＴ３における、二次側の正極側端子Ｐ２に最も近い端子であるＦＥＴ３のドレイン端子と二次側の負極側端子Ｎ２に最も近い端子であるＦＥＴ２のソース端子との間に接続されているとも言える。
【００２３】
インダクタＬは、図３に示すように、一方の端子を変換主回路２の一次側の正極側端子Ｐ１に接続され、他方の端子を、上記した一対のＦＥＴであって互いに直接接続されているＦＥＴ３とＦＥＴ２との接続点に接続されている。
【００２４】
図３には示されない制御ユニット３からは、ゲート駆動信号８として電界効果トランジスタをオン、オフ制御するための信号がＦＥＴ４、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１に対応して、それぞれＧａｔｅ４、Ｇａｔｅ３、Ｇａｔｅ２、Ｇａｔｅ１信号としてＦＥＴ４からＦＥＴ１のゲート電極に接続されている。ＦＥＴ４はＧａｔｅ４信号の、ＦＥＴ３はＧａｔｅ３信号の、ＦＥＴ２はＧａｔｅ２信号の、ＦＥＴ１はＧａｔｅ１信号の電圧変化にしたがって、スイッチング動作する。
【００２５】
次に、変換主回路２の動作について説明する。
上述のように、ＤＣ／ＤＣ電圧変換装置１は、一次側から二次側へ電圧を昇圧、あるいは、二次側から一次側へ電圧を降圧するよう電圧変換する。この昇圧動作、降圧動作は、電界効果トランジスタのオン、オフ動作のタイミングをゲート駆動信号８であるＧａｔｅ４、Ｇａｔｅ３、Ｇａｔｅ２、Ｇａｔｅ１で調整することによって制御される。
このゲート駆動信号８による電圧変換の制御について、昇圧動作時と降圧動作時とに分けて説明する。
【００２６】
昇圧動作時：
１）オンデューティ５０％未満の場合：
但し、オンデューティはＧａｔｅ１信号とＧａｔｅ２信号に対する値を言っており、Ｇａｔｅ３信号とＧａｔｅ４信号はそれぞれＧａｔｅ１信号、Ｇａｔｅ２信号と相補であるから、Ｇａｔｅ３信号とＧａｔｅ４信号のオンデューティは  １００％−（Ｇａｔｅ１信号、Ｇａｔｅ２信号のオンデューティ）  の関係となる。
【００２７】
図４に昇圧動作時でゲート駆動信号のオンデューティが５０％未満の場合の波形を示す。図４で（ａ）は、ゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替わりタイミングを示している。
インダクタ電流ＩＬは、インダクタＬを正極側端子Ｐ１側の接続端子からＦＥＴ３側の接続端子の方向に流れる極性を正とする。
図４（ａ）において、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２がオンし、ドレインからソースに向けて電流が流れる。
【００２８】
Ｇａｔｅ３信号がハイの場合にＦＥＴ３が、Ｇａｔｅ４信号がハイの場合にＦＥＴ４がオンするが、昇圧動作時には電流がソースからドレインに向けてＦＥＴ３、ＦＥＴ４に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
この結果、当該部分での電圧降下が少なく、発生する損失がその分低減し効率が向上するという利点がある。この利点は、本願発明になる制御方式にあって、パワー半導体ユニットに電界効果トランジスタＦＥＴを採用した場合に得られる効果である。
【００２９】
ここで、Ｇａｔｅ１信号とＧａｔｅ４信号は、互いにハイ、ローの論理が相反する相補信号であり、Ｇａｔｅ１信号がハイの時にはＧａｔｅ４信号はロー、Ｇａｔｅ１信号がローの時にはＧａｔｅ４信号はハイとなる。但し、ハイとローの論理の切替わり時は電界効果トランジスタのスイッチング動作の応答遅れにより双方が同時にオンとならないよう阻止時間（デッドタイム）を設ける。
同様に、Ｇａｔｅ２信号とＧａｔｅ３信号は、互いにハイ、ローの論理が相反する相補信号であり、Ｇａｔｅ１信号とＧａｔｅ２信号は位相差が１８０度である。即ち、ゲート駆動信号８は、相補信号として対を成す信号が二通り有って、互いの位相差が等間隔となっている。
【００３０】
この時、Ｇａｔｅ１からＧａｔｅ４のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＢ、Ｃ、Ｄの三種に分類され  Ｂ→Ｄ→Ｃ→Ｄ→Ｂ  の順に切替わる。
【００３１】
スイッチングモードＢでは、ＦＥＴ１とＦＥＴ３がオン、ＦＥＴ２とＦＥＴ４がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→エネルギ移行用キャパシタＣ０→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、エネルギがインダクタＬとエネルギ移行用キャパシタＣ０に蓄えられる。電気機器５には、後述する動作で蓄電された平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
ＦＥＴ１、ＦＥＴ３がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ１側接続端子の電位はおよそＶｃｏｍ＝０、ＦＥＴ３側接続端子の電位はおよそＶＬとなる。よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝エネルギ移行用キャパシタＣ０の両端電圧Ｖｃ０となる。
【００３２】
スイッチングモードＤでは、ＦＥＴ３とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ２がオフであって、
正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→ＦＥＴ４→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に電流が流れ、インダクタＬに蓄積されたエネルギが放出される。
また、電圧ＶＬは、ＦＥＴ３とＦＥＴ４に電流が導通し、およそＶ２となることから、インダクタＬのＦＥＴ３側接続端子の電圧と正極側端子Ｐ１側接続端子の電圧の差は（Ｖ１−Ｖ２）で負となり、インダクタ電流ＩＬはＩＬ＜０の方向へ向けて減少する。
【００３３】
スイッチングモードＣでは、ＦＥＴ２とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ３がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ２→エネルギ移行用キャパシタＣ０→ＦＥＴ４→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に電流が流れ、エネルギがインダクタＬに蓄えられ、エネルギ移行用キャパシタＣ０から放出される。また、同時に平滑キャパシタＣ２にも電流が流れてエネルギが蓄えられる。
ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ２側接続端子の電位はおよそＶＬ、ＦＥＴ４側接続端子の電位はおよそＶ２となる。よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２−Ｖｃ０  となる。
【００３４】
ここで、Ｇａｔｅ１信号とＧａｔｅ２信号のオンデューティは等しいため、スイッチングモードＢ、Ｃにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０＝（Ｖ２−Ｖｃ０）の関係となる。よって、エネルギ移行用キャパシタＣ０の両端電圧Ｖｃ０は、二次側端子電圧Ｖ２の１／２倍の、Ｖ２／２となる。
【００３５】
上記を整理すると、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬは、
スイッチングモードＢでは、ＶＬ＝Ｖｃ０＝Ｖ２／２、
スイッチングモードＣでは、ＶＬ＝（Ｖ２−Ｖｃ０）＝Ｖ２／２、
スイッチングモードＤでは、ＶＬ＝Ｖ２
となる。
これより、インダクタＬの両端の電位差と、ＦＥＴ１、ＦＥＴ２のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、次の関係で表される。
【００３６】
スイッチングモードＢ、Ｃ：Ｌ・ＩＬｒｐｌ＝ｔｏｎ・（Ｖ１−Ｖ２／２）・・（１ａ）スイッチングモードＤ：Ｌ・ＩＬｒｐｌ＝−ｔｏｆｆ・（Ｖ１−Ｖ２）    ・・（１ｂ）  但し、Ｌは、インダクタＬのインダクタンス、ＩＬｒｐｌは、インダクタＬに流れるリップル電流成分（交流電流成分）の振幅を示す。
【００３７】
式（１ａ）と式（１ｂ）の左辺同士が等しいことから、次の関係が成り立つ。
【００３８】
ｔｏｎ・（Ｖ１−Ｖ２／２）＝ｔｏｆｆ・（Ｖ２−Ｖ１）  ・・・（２）
【００３９】
上の式（２）を一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について整理すると次のようになる。
【００４０】
（Ｖ２／Ｖ１）＝（ｔｏｎ＋ｔｏｆｆ）／（ｔｏｎ＋ｔｏｆｆ−ｔｏｎ＋ｔｏｎ／２）  ＝１／（１−ｔｏｎ／Ｔ）                              ・・・（３）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ／２  
【００４１】
上の式（３）で周期Ｔは、スイッチングモードＢ→Ｄ→Ｃ→Ｄ→Ｂの順に切替わって一周する期間を示しており、周期Ｔの内に、ｔｏｎ期間が２回、ｔｏｆｆ期間が２回含まれている。ｔｏｎ＋ｔｏｆｆは、Ｔ／２となる。
また、式（３）の左辺、Ｖ２／Ｖ１は、ＤＣ／ＤＣ電圧変換装置１の一次側電圧Ｖ１と二次側電圧Ｖ２との比率であり、ＤＣ／ＤＣ電圧変換比である。
図４に示される、ゲート駆動信号のオンデューティが５０％未満の動作では、ｔｏｎ／Ｔ＜０．５であり、式（３）に当てはめると、ＤＣ／ＤＣ電圧変換比は、２未満となる。よって、Ｖ２＜（Ｖ１×２）である。
【００４２】
これらから、スイッチングモードＢ、Ｃでは、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２／２＜Ｖ１、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは正の方向へ増加する。
【００４３】
以上のように、スイッチングモードＢ→Ｄ→Ｃ→Ｄ→Ｂの切替わりにおいて、
スイッチングモードＢ、Ｃでは、インダクタ電流ＩＬは、ＩＬ≧０の状態から更に正の方向に向けて変化し、
スイッチングモードＤでは、インダクタ電流ＩＬは、ＩＬ＜０の状態に向けて変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／２周期で２回繰り返されることとなる。即ち、電界効果トランジスタのスイッチング周波数に対してインダクタＬには２倍の周波数の交流電流が導通することとなる。
【００４４】
２）オンデューティ５０％以上の場合：
次に、昇圧動作時でゲート駆動信号のオンデューティが５０％以上である場合について説明する。図５は、当該時の動作波形を示しており  （ａ）はゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替わりタイミングである。
図５（ａ）において、図４（ａ）と同様に、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２がオンし、ドレインからソースに向けて電流が流れる。
Ｇａｔｅ３信号がハイの場合にＦＥＴ３が、Ｇａｔｅ４信号がハイの場合にＦＥＴ４がオンするが、昇圧動作時には電流がソースからドレインに向けてＦＥＴ３、ＦＥＴ４に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
【００４５】
また、Ｇａｔｅ１信号とＧａｔｅ４信号、Ｇａｔｅ２信号とＧａｔｅ３信号はそれぞれ相補信号であり、ハイとローの論理の切替わり時に電界効果トランジスタのスイッチング動作の応答遅れにより双方が同時にオンとならないよう阻止時間（デッドタイム）を設ける。Ｇａｔｅ１信号とＧａｔｅ２信号は位相差が１８０度である。
【００４６】
この時、Ｇａｔｅ１からＧａｔｅ４のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＡ、Ｂ、Ｃの三種に分類され  Ａ→Ｂ→Ａ→Ｃ→Ａ  の順に切替わる。
【００４７】
先ず、スイッチングモードＡでは、ＦＥＴ１とＦＥＴ２がオン、ＦＥＴ３とＦＥＴ４がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ２→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、インダクタＬにエネルギが蓄積される。
電圧ＶＬは、ＦＥＴ１とＦＥＴ２に電流が導通し、およそＶｃｏｍ＝０となることから、インダクタＬのＦＥＴ２側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−０）で正となり、インダクタ電流ＩＬは正の方向へ増加する。
【００４８】
スイッチングモードＢでは、ＦＥＴ１とＦＥＴ３がオン、ＦＥＴ２とＦＥＴ４がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→エネルギ移行用キャパシタＣ０→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、エネルギがインダクタＬから放出され、エネルギ移行用キャパシタＣ０に蓄えられる。電気機器５には、後述する動作で蓄電された平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
ＦＥＴ１、ＦＥＴ３がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ１側接続端子の電位は、およそＶｃｏｍ＝０、ＦＥＴ３側接続端子の電位は、およそＶＬとなる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖｃ０となる。
【００４９】
スイッチングモードＣでは、ＦＥＴ２とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ３がオフであって
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ２→エネルギ移行用キャパシタＣ０→ＦＥＴ４→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に流れ、エネルギがインダクタＬとエネルギ移行用キャパシタＣ０から放出される。
ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ２側接続端子の電位は、およそＶＬ、ＦＥＴ４側接続端子の電位は、およそＶ２となる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２−Ｖｃ０となる。
【００５０】
また、上述のオンデューティが５０％未満の動作と同様に、Ｇａｔｅ１信号とＧａｔｅ２信号のオンデューティは等しいため、スイッチングモードＢ、Ｃにおける電圧ＶＬは、時間平均的に等しく  Ｖｃ０＝（Ｖ２−Ｖｃ０）の関係となる。よって、エネルギ移行用キャパシタＣ０の両端電圧Ｖｃ０は、二次側端子電圧Ｖ２の１／２倍の、Ｖ２／２となる。
【００５１】
上記を整理すると、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬは、
スイッチングモードＡでは、ＶＬ＝０、
スイッチングモードＢでは、ＶＬ＝Ｖｃ０＝Ｖ２／２、
スイッチングモードＣでは、ＶＬ＝（Ｖ２−Ｖｃ０）＝Ｖ２／２
となる。
これより、インダクタＬの両端の電位差と、ＦＥＴ１、ＦＥＴ２のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、次の関係で表される。
【００５２】
スイッチングモードＡ：Ｌ・ＩＬｒｐｌ＝（ｔｏｎ−ｔｏｆｆ）／２・Ｖ１・・（４ａ）
スイッチングモードＢ、Ｃ：Ｌ・ＩＬｒｐｌ＝−ｔｏｆｆ・（Ｖ１−Ｖ２／２）
・・（４ｂ）
【００５３】
式（４ａ）と式（４ｂ）の左辺同士が等しいことから、次の関係が成り立つ。
【００５４】
（ｔｏｎ−ｔｏｆｆ）／２・Ｖ１＝−ｔｏｆｆ・（Ｖ１−Ｖ２／２）    ・・（５）
【００５５】
上の式（５）を一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について整理すると次のようになる。
【００５６】
（Ｖ２／Ｖ１）＝（ｔｏｎ＋ｔｏｆｆ）／ｔｏｆｆ＝１／（１−ｔｏｎ／Ｔ）
・・（６）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ
【００５７】
上の式（６）で、周期Ｔは、スイッチングモードＡ→Ｂ→Ａ→Ｃ→Ａの順に切替わって一周する期間を示しており、周期Ｔの内に、ｔｏｎ期間が１回、ｔｏｆｆ期間が１回含まれている。ｔｏｎ＋ｔｏｆｆ＝Ｔとなる。
式（６）は、式（３）と等しいものであり、即ち、オンデューティが５０％未満であっても５０％以上であっても無関係にオンデューティの変化に合わせて連続的にＤＣ／ＤＣ電圧変換比は調整される。
なお、図５に示されるゲート駆動信号のオンデューティが５０％以上の動作では、ｔｏｎ／Ｔ≧０．５であり、式（６）に当てはめると、ＤＣ／ＤＣ電圧変換比は、２以上となる。よって、Ｖ２≧（Ｖ１×２）である。
【００５８】
これらから、スイッチングモードＢ、Ｃでは、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２／２≧Ｖ１、インダクタＬの正極側端子Ｐ１側接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは負の方向へ減少する。
【００５９】
以上のように、スイッチングモードＡ→Ｂ→Ａ→Ｃ→Ａの切替わりにおいて、
スイッチングモードＡでは、インダクタ電流ＩＬは、ＩＬ≧０の状態から更に正の方向に増加するよう変化し、
スイッチングモードＢ、Ｃでは、インダクタ電流ＩＬは、ＩＬ＜０の状態に向けて変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／２周期で２回繰り返されることとなる。即ち、ゲート駆動信号のオンデューティが５０％以上である場合についても、電界効果トランジスタのスイッチング周波数に対してインダクタＬには２倍の周波数の交流電流が導通することとなる。
【００６０】
次に、降圧動作時について説明する。
降圧動作時：
１）オンデューティ５０％未満の場合：
降圧動作では図２（ｂ）に示すように、電圧Ｖ１≦電圧Ｖ２の関係で、ＤＣ／ＤＣ変換装置１の二次側に接続した電気機器５が発生する電力をＶ２からＶ１へＤＣ／ＤＣ電圧変換して直流電源４で回収する。
図６に、降圧動作時でゲート駆動信号のオンデューティが５０％未満の波形を図示する。図６で（ａ）は、ゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替わりタイミングを示している。
【００６１】
図６（ａ）において、Ｇａｔｅ３信号がハイの場合にＦＥＴ３が、Ｇａｔｅ４信号がハイの場合にＦＥＴ４がオンし、ドレインからソースに向けて電流が流れる。Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２がオンするが、降圧動作時には電流がソースからドレインに向けてＦＥＴ１、ＦＥＴ２に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
図６（ａ）のゲート駆動信号と図６（ｃ）のスイッチングモードとその切替えタイミングは、昇圧動作時でゲート駆動信号のオンデューティが５０％未満での、図４（ａ）、図４（ｃ）と同じである。
即ち、降圧動作時も昇圧動作時もゲート駆動信号は同じ波形であり、Ｇａｔｅ１からＧａｔｅ４のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＢ→Ｄ→Ｃ→Ｄ→Ｂの順に切替わる。
【００６２】
スイッチングモードＤでは、ＦＥＴ３とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ２がオフであって、
電流が、正極側端子Ｐ２→ＦＥＴ４→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、インダクタＬにエネルギが蓄積される。その電流導通の方向から、インダクタ電流ＩＬの極性は負である。
また、ＦＥＴ３とＦＥＴ４がオンして電流が導通することから、電圧ＶＬは、およそＶ２となる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧と正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−Ｖ２）で負となり、インダクタ電流ＩＬは、ＩＬ＜０の状態から負方向へ増加する。
【００６３】
スイッチングモードＢでは、ＦＥＴ１とＦＥＴ３がオン、ＦＥＴ２とＦＥＴ４がオフであって、
電流が、エネルギ移行用キャパシタＣ０→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１の経路に流れ、エネルギがインダクタＬとエネルギ移行用キャパシタＣ０から放出される。また、平滑キャパシタＣ２には、電気機器５の発電電圧Ｖ２が印加され、平滑キャパシタＣ２にエネルギが供給される。
ＦＥＴ１、ＦＥＴ３がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ１側接続端子の電位は、およそＶｃｏｍ＝０、ＦＥＴ３側接続端子の電位は、およそＶＬとなる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖｃ０となる。
【００６４】
スイッチングモードＣでは、ＦＥＴ２とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ３がオフであって、
電流が、正極側端子Ｐ２→ＦＥＴ４→エネルギ移行用キャパシタＣ０→ＦＥＴ２→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、エネルギがインダクタＬから放出され、エネルギ移行用キャパシタＣ０に蓄えられる。
ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ２側接続端子の電位は、およそＶＬ、ＦＥＴ４側接続端子の電位は、およそＶ２となる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２−Ｖｃ０となる。
【００６５】
ここで、Ｇａｔｅ３信号とＧａｔｅ４信号のオンデューティは等しいため、スイッチングモードＢ、Ｃにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０＝（Ｖ２−Ｖｃ０）の関係となる。
よって、昇圧動作時と同様にエネルギ移行用キャパシタＣ０の両端電圧Ｖｃ０は、二次側端子電圧Ｖ２の１／２倍の、Ｖ２／２となる。
【００６６】
上記を整理すると、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬは、
スイッチングモードＢでは、ＶＬ＝Ｖｃ０＝Ｖ２／２、
スイッチングモードＣでは、ＶＬ＝（Ｖ２−Ｖｃ０）＝Ｖ２／２、
スイッチングモードＤでは、ＶＬ＝Ｖ２
となる。
これより、インダクタＬの両端の電位差とＦＥＴ１、ＦＥＴ２のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、昇圧動作時のゲート駆動信号のオンデューティが５０％未満での関係を示す式（１ａ）、（１ｂ）と同じとなる。
このため、同様に、式（２）、式（３）の関係が成り立つ。
即ち、ＤＣ／ＤＣ電圧変換装置１の電圧変換比（Ｖ２／Ｖ１）は、式（３）で示される。
【００６７】
図６のゲート駆動信号のオンデューティが５０％未満の動作では、ｔｏｎ／Ｔ＜０．５であり、式（４）に当てはめるとＤＣ／ＤＣ電圧変換比は、２未満となる。よって、Ｖ２＜（Ｖ１×２）である。即ち、一次側端子電圧Ｖ１は、二次側端子電圧Ｖ２の１／２倍より高く１倍よりも低い電圧へ降圧される。
【００６８】
これらから、スイッチングモードＢ、Ｃでは、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２／２＜  Ｖ１、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは正の方向に向けて減少する。即ち、降圧動作時でインダクタ電流ＩＬ＜０の状態から、ＩＬ≧０の状態に向けてＩＬは変化する。
【００６９】
以上のように、スイッチングモードＢ→Ｄ→Ｃ→Ｄ→Ｂ  の切替わりにおいて、
スイッチングモードＢ、Ｃでは、インダクタ電流ＩＬは、ＩＬ≧０の状態に向けて変化し、
スイッチングモードＤでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から更に負の方向に増加するよう変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／２周期で２回繰り返されることとなる。即ち、昇圧動作時と同様に電界効果トランジスタのスイッチング周波数に対してインダクタＬには２倍の周波数の交流電流が導通することとなる。
【００７０】
２）オンデューティ５０％以上の場合：
次に、降圧動作時でゲート駆動信号のオンデューティが５０％以上である場合について説明する。図７は、当該時の動作波形を示しており、（ａ）はゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替りタイミングである。
図７（ａ）において、Ｇａｔｅ３信号がハイの場合にＦＥＴ３が、Ｇａｔｅ４信号がハイの場合にＦＥＴ４がオンし、ドレインからソースに向けて電流が流れる。
Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２がオンするが、降圧動作時には電流がソースからドレインに向けてＦＥＴ１、ＦＥＴ２に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
【００７１】
図７（ａ）のゲート駆動信号と図７（ｃ）のスイッチングモードとその切替えタイミングは、昇圧動作時でゲート駆動信号のオンデューティが５０％以上での図５（ａ）、図５（ｃ）と同じである。
即ち、降圧動作時も昇圧動作時もゲート駆動信号は同じ波形であり、Ｇａｔｅ１からＧａｔｅ４のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＡ→Ｂ→Ａ→Ｃ→Ａ  の順に切替わる。
【００７２】
先ず、スイッチングモードＣでは、ＦＥＴ２とＦＥＴ４がオン、ＦＥＴ１とＦＥＴ３がオフであって、
電流が、正極側端子Ｐ２→ＦＥＴ４→エネルギ移行用キャパシタＣ０→ＦＥＴ２→インダクタＬ→直流電源４→負極側端子Ｎ１の経路に流れ、エネルギがインダクタＬとエネルギ移行用キャパシタＣ０に蓄えられる。
ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ２側接続端子の電位は、およそＶＬ、ＦＥＴ４側接続端子の電位は、およそＶ２となる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２−Ｖｃ０となる。
【００７３】
スイッチングモードＢでは、ＦＥＴ１とＦＥＴ３がオン、ＦＥＴ２とＦＥＴ４がオフであって、
電流が、エネルギ移行用キャパシタＣ０→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１の経路に流れ、エネルギがインダクタＬに蓄えられ、エネルギ移行用キャパシタＣ０から放出される。
ＦＥＴ１、ＦＥＴ３がオンして電流が導通することから、エネルギ移行用キャパシタＣ０のＦＥＴ１側接続端子の電位は、およそＶｃｏｍ＝０、ＦＥＴ３側接続端子の電位は、およそＶＬとなる。
よって、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖｃ０となる。
【００７４】
スイッチングモードＡでは、ＦＥＴ１とＦＥＴ２がオン、ＦＥＴ３とＦＥＴ４がオフであって、
電流が、インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１→ＦＥＴ２の経路に流れ、エネルギがインダクタＬから放出される。
電圧ＶＬは、ＦＥＴ１とＦＥＴ２に電流が導通し、およそＶｃｏｍ＝０となることから、インダクタＬのＦＥＴ２側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、Ｖ１で正となり、インダクタ電流ＩＬは、ＩＬ＜０の状態から正の方向へ向けて変化する。
【００７５】
また、上述のオンデューティが５０％未満の動作と同様に、Ｇａｔｅ３信号とＧａｔｅ４信号のオンデューティは等しいため、スイッチングモードＢ、Ｃにおける電圧ＶＬは、時間平均的に等しく、Ｖｃ０＝（Ｖ２−Ｖｃ０）の関係となる。
よって、昇圧動作時と同様に、エネルギ移行用キャパシタＣ０の両端電圧Ｖｃ０は、二次側端子電圧Ｖ２の１／２倍の、Ｖ２／２となる。
【００７６】
上記を整理すると、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬは、
スイッチングモードＡでは、ＶＬ＝Ｖｃｏｍ＝０、
スイッチングモードＢでは、ＶＬ＝Ｖｃ０＝Ｖ２／２、
スイッチングモードＣでは、ＶＬ＝（Ｖ２−Ｖｃ０）＝Ｖ２／２
となる。
これより、インダクタＬの両端の電位差とＦＥＴ１、ＦＥＴ２のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆの関係は、昇圧動作時のゲート駆動信号のオンデューティが５０％以上での関係を示す式（４ａ）、（４ｂ）と同じとなる。このため、同様に式（５）、式（６）の関係が成り立つ。
即ち、ＤＣ／ＤＣ電圧変換装置１の電圧変換比（Ｖ２／Ｖ１）は、式（６）で示される。
【００７７】
図７のゲート駆動信号のオンデューティが５０％以上の動作では、ｔｏｎ／Ｔ≧０．５であり、式（６）に当てはめるとＤＣ／ＤＣ電圧変換比は、２以上となる。よって、Ｖ２≧（Ｖ１×２）である。即ち、一次側端子電圧Ｖ１は、二次側端子電圧Ｖ２の１／２倍より低い電圧へ降圧される。
【００７８】
これらから、スイッチングモードＢ、Ｃでは、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬ＝Ｖ２／２≧Ｖ１、インダクタＬの正極側端子Ｐ１側接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは負の方向に増加する。即ち、降圧動作時でインダクタ電流ＩＬ＜０の状態から、更に負の方向へ増加するよう変化する。
【００７９】
上述のように、スイッチングモードＡ→Ｂ→Ａ→Ｃ→Ａ  の切替わりにおいて、
スイッチングモードＡでは、インダクタ電流ＩＬは、ＩＬ≧０の状態に向けて変化し、
スイッチングモードＢ、Ｃでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から更に負の方向に増加するよう変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／２周期で２回繰り返されることとなる。即ち、ゲート駆動信号のオンデューティが５０％以上である場合についても、電界効果トランジスタのスイッチング周波数に対してインダクタＬには２倍の周波数の交流電流が導通することとなる。
【００８０】
以上で説明した動作内容の通り、昇圧時と降圧時のいずれの場合も電界効果トランジスタのスイッチング周波数に対してインダクタＬには２倍の周波数の交流電流が導通する。
そして、本発明のＤＣ／ＤＣ電圧変換装置１の電界効果トランジスタは、可聴周波数の上限である２０ｋＨｚ以上のスイッチング周波数で動作する。
【００８１】
ところで、従来のＤＣ／ＤＣ電圧変換装置では、パワー半導体ユニットにＳｉを材料としたＩＧＢＴとＰＩＮダイオードを用いているため、実用的な半導体接合部温度の上限が１７５℃程度となる制約がある。この上限温度を超えると、Ｓｉを材料とするパワー半導体ユニットは、漏れ電流が増加するなど物性が変化し破損する。従って、ＤＣ／ＤＣ電圧変換装置の出力電力容量は、パワー半導体ユニットの半導体接合部温度が上昇したとしても、上限の１７５℃未満に収まるよう設定されなければならない。ここで、パワー半導体ユニットの半導体接合部温度は、パワー半導体ユニットの発生損失による発熱特性と、パワー半導体ユニットを冷却するための冷却構造や冷媒の温度によって定まる放熱特性とのバランスに従う。
【００８２】
これに対し、本願発明のＤＣ／ＤＣ電圧変換装置におけるＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４には、そのバンドギャップがＳｉのそれより大きいワイドバンドギャップの半導体材料による電界効果トランジスタを用いているため、ＤＣ／ＤＣ電圧変換装置１が取り扱い可能な出力電力容量は、従来技術に基づくものよりも格段に拡大し、電力密度が向上している。
これは、ワイドバンドギャップの材料の半導体接合部温度の上限がＳｉ材料の半導体接合部温度の上限よりも引き上げられることに因る。この理由について述べる。
【００８３】
従来技術での半導体材料として良く用いられるＳｉはバンドギャップ値が１．１２ｅＶであった。これに対し、ワイドバンドギャップと総称されている材料として代表的なものには、炭化珪素４Ｈ−ＳｉＣ（バンドギャップ：３．２５ｅＶ）、窒化ガリウムＧａＮ（バンドギャップ：３．３９ｅＶ）、ダイヤモンド（バンドギャップ：５．４７ｅＶ）が挙げられる。
【００８４】
Ｓｉ材料とワイドバンドギャップ材料とを比較すると、結晶内の電子の状態を表すバンド構造の上で、バンドギャップが大きい（広い）ほど、電子が価電子帯から伝導帯に遷移するために多くのエネルギが必要となるが、ワイドバンドギャップの場合はＳｉに比べて、より多くの熱エネルギを与えて励起させない限り、電子が伝導帯へ飛び移れない。この性質をパワーデバイスのＰＮ接合部の漏れ電流に当てはめると考えると、パワー半導体ユニットがオフしている際にワイドバンドギャップの半導体材料は、Ｓｉ材料にて漏れ電流が流れ始める温度よりも、更に高温になってようやく漏れ電流が流れ始めることにあたる。言い換えると、ワイドバンドギャップ材料のパワー半導体ユニットは、Ｓｉ材料のパワー半導体ユニットよりも、半導体として正常に動作する半導体接合部温度の上限が高くなる。バンドギャップ値が、例えば、２．０ｅＶ以上であれば、Ｓｉのバンドギャップ値１．１２ｅＶと比較してバンドギャップ値が約８０％以上大きくなるため、半導体接合部温度上限の差は有意に表れる。
【００８５】
ＤＣ／ＤＣ電圧変換装置の取扱い電力を増すと、パワー半導体ユニットに生じる損失が増えて半導体接合部温度が上昇するが、バンドギャップ値が２．０ｅＶ以上の材料のパワー半導体ユニットを用いることにより、特性の劣化が少なく抑えられて、耐熱性能は向上する。
従って、本発明のＤＣ／ＤＣ電圧変換装置１は、従来のＳｉ材料によるパワー半導体ユニットを用いた場合と比較して、半導体接合部が更に高温となるまで動作させることが可能であり、出力電力容量が拡大し電力密度が向上する。
【００８６】
一方で、半導体接合部温度の上限が高くなることを利用して、冷却ヒートシンクが要する冷却性能を下げることもできる。冷却性能を下げれば、冷却ヒートシンクも小型となるため、高出力容量であっても小型で軽量なＤＣ／ＤＣ電圧変換装置を実現可能である。
【００８７】
また、半導体スイッチ素子である電界効果トランジスタを可聴周波数上限の２０ｋＨｚ以上でスイッチング動作させるため、インダクタＬには４０ｋＨｚ以上の周波数の交流電流が導通し、従来のものよりも更にインダクタＬの容積と重量を低減できる。以下、この点について説明する。
【００８８】
上記で変換主回路２の動作を説明したように、インダクタＬのリップル電流成分はインダクタＬの巻線の端子間電位差の極性が周期的に切替わることで生じており、この端子間電位差の極性は、半導体スイッチ素子のスイッチング動作に連動している。即ち、半導体スイッチ素子を高い周波数でスイッチング動作させるほど、巻線の端子間電位差の極性が短い周期で切替わることとなる。これは、インダクタＬのリップル電流成分の増加→減少→増加→減少の繰返しが短時間で行われることにあたるため、この繰返しの中でのインダクタ電流ＩＬの増加量、減少量は低下する、つまり、リップル電流成分の振幅が低減されることになる。
【００８９】
このため、インダクタＬに導通する交流電流が減ることとなり、直流電流と交流電流が重畳した合計の電流量も減少する。
そこで、インダクタＬのインダクタンス値の大小によって、リップル電流成分の振幅が大小変化することから、交流電流の振幅をそのまま低減させる代わりにインダクタンス値を下げてインダクタの磁路の断面積を減らし、インダクタＬを従来よりも小型、軽量に構成できる。
この時、リップル電流成分の振幅をＩＬｒｐｌ、インダクタンス値をＬｃ、インダクタ巻線の端子間電位差をΔＶ、半導体スイッチ素子のスイッチング周期をＴとすると、リップル電流成分の周期はＴ／２となり、次の関係で表される。
【００９０】
Ｌｃ・ＩＬｒｐｌ＝ΔＶ・（Ｔ／４）                      ・・・（７）
【００９１】
いま、半導体スイッチ素子のスイッチング周波数が５ｋＨｚ（Ｔ＝２００μｓ）、インダクタＬのリップル電流成分周波数が１０ｋＨｚ、端子間電位差ΔＶ＝３５０Ｖ、インダクタンス値Ｌｃ＝３５０μＨである場合に、式（７）より、リップル電流成分振幅ＩＬｒｐｌ＝５０Ａとなる。
ここで、スイッチング周波数を可聴周波数上限の２０ｋＨｚ（Ｔ＝５０μｓ）に上げると、インダクタＬのリップル電流成分周波数は４０ｋＨｚ、端子間電位差ΔＶ＝３５０Ｖの場合に、式（７）よりＬｃ・ＩＬｒｐｌ＝４３７５×１０＾−６となる。
【００９２】
インダクタンス値Ｌｃ＝３５０μＨのままとすれば、ＩＬｒｐｌ＝１２．５Ａとなり、前述の５０Ａに比べて２５％に低下するが、ＩＬｒｐｌ＝５０Ａを保てば、Ｌ＝８７．５μＨと、インダクタンス値Ｌｃが２５％に低減する。
インダクタンス値Ｌｃを低減することは、インダクタ巻線の巻数、インダクタコアの実効断面積を下げることにつながり、巻線部分、コア部分の容積が低減、即ち、インダクタＬの容積が減ることになる。
【００９３】
インダクタの巻線には主に銅が、コアには鉄を主成分とする電磁鋼板や軟磁性材、フェライト、あるいは鉄、アルミ、ニッケルの合金が用いられる。これら金属の比重は、銅が８．９５ｇ／ｃｃ、鉄が７．８７ｇ／ｃｃであり、樹脂の比重に比べて数倍以上に高い。その構成材料の内でも、金属が主体の構造物であるインダクタＬを小型、軽量とする本発明のＤＣ／ＤＣ電圧変換装置１は、高出力容量であっても優れて軽量に実現できる。
【００９４】
ところで、本発明のＤＣ／ＤＣ電圧変換装置１は、およそ１００Ｖから１０００Ｖの範囲の電圧を取り扱い、可聴周波数上限の２０ｋＨｚ以上でスイッチングすると共に、高い出力電力容量かつ小型、軽量であることが要求される。
ところが、従来技術のＤＣ／ＤＣ電圧変換装置では、Ｓｉ材料の半導体スイッチ素子を用いており、可聴周波数上限の２０ｋＨｚ以上でスイッチング動作させることは極めて困難であった。
半導体スイッチ素子としてＳｉ材料のものであっても、電界効果トランジスタであればユニポーラデバイスであって動作反応時間が短い特性を持っており、可聴周波数の上限以上の周波数でのスイッチング動作が可能となる。しかし、ＤＣ／ＤＣ変換装置に求められる高い出力電力容量に適合して低損失であるには、半導体スイッチ素子の耐電圧が１００Ｖ程度以下のものしか実用化されていない。よって、Ｓｉを材料としたＦＥＴは本発明のＤＣ／ＤＣ電圧変換装置１の用途に対して使用できなかった。
【００９５】
また、従来のようにＳｉを材料とした半導体スイッチ素子としてＩＧＢＴを用いる場合は、１００Ｖから１０００Ｖの電圧範囲を取り扱うための素子耐電圧として適合するものの、可聴周波数の上限以上の周波数でのスイッチング動作には使用できなかった。上記の電圧範囲に合致した素子耐電圧を持つＩＧＢＴは、耐電圧を得るためにデバイス構造内のドリフト層が厚くなってしまう。ＩＧＢＴはバイポーラデバイスであることから、ターンオフ動作時に厚いドリフト層内の少数キャリアの消滅に時間を要してしまい、動作反応時間が長いという短所がある。この動作反応時間の長さから、可聴周波数の上限以上の高い周波数でのスイッチング動作には適用困難である。
【００９６】
これに対し、本発明のＤＣ／ＤＣ電圧変換装置１は、パワー半導体ユニットとしてバンドギャップが、例えば、２．０ｅＶ以上のワイドバンドギャップの半導体材料を使った電界効果トランジスタあるいは整流ダイオードを用いるが故に、およそ１００Ｖから１０００Ｖの範囲の電圧を取り扱い、かつ、可聴周波数上限の２０ｋＨｚ以上でのスイッチング動作が可能であって、高い出力電力容量で小型、軽量に実現できる。
これは、ワイドバンドギャップの半導体がＳｉを材料とする半導体よりも絶縁破壊電界強度が高く、飽和ドリフト速度が速いという特性に基づいている。
Ｓｉを材料とする半導体では絶縁破壊強度は、０．３ＭＶ／ｃｍ、飽和ドリフト速度は１×１０＾７ｃｍ／ｓであるのに対し、ワイドバンドギャップの半導体では、絶縁破壊強度は、４Ｈ−ＳｉＣが３ＭＶ／ｃｍ、ＧａＮが３ＭＶ／ｃｍ、ダイヤモンドが２ＭＶ／ｃｍ、飽和ドリフト速度は、４Ｈ−ＳｉＣが２．２×１０＾７ｃｍ／ｓ、ＧａＮが２．４×１０＾７ｃｍ／ｓ、ダイヤモンドが２．５×１０＾７ｃｍ／ｓである。
【００９７】
絶縁破壊強度が高いほどパワー半導体ユニットとして必要な耐電圧を得るに際しての、パワー半導体ユニットの構造でドリフト領域に当てられる層の厚みを薄くすることができる。また、飽和ドリフト速度が速いことによってドリフト領域内を電子が素早く移動できる。即ち、ワイドバンドギャップの半導体の特長として、電子が薄いドリフト層を素早く移動することから動作反応時間が短く、可聴周波数の上限以上の高い周波数でのスイッチング動作が可能であるという点が挙げられる。
【００９８】
また、本発明のＤＣ／ＤＣ電圧変換装置１は、半導体スイッチ素子を可聴周波数の上限以上の周波数でスイッチング動作させ、インダクタＬのリップル電流成分の周波数がスイッチング周波数の２倍となることから、特に、インダクタＬとエネルギ移行用キャパシタＣ０、平滑キャパシタＣ１、Ｃ２で顕著であった耳障りな可聴騒音の発生を解消できる。よって、従来では外部への騒音伝播を抑えるための振動吸収部材を取り付けたり、インダクタのコア材料として低磁歪のものを採用するなどのコストアップや容積アップ、重くなるといった悪影響をもたらす処置を採らなくても良い。
【００９９】
また、本発明のＤＣ／ＤＣ電圧変換装置１は、従来のものよりも高い周波数で半導体スイッチ素子をスイッチング動作させることから、エネルギ移行用キャパシタＣ０、平滑キャパシタＣ１、Ｃ２に必要な静電容量を低減し、また、発生する損失も低減して小型で軽量に構成することが可能となる。
このことを、図８を用いて説明する。図８は、横軸を周波数の対数値、縦軸をインピーダンスの対数値としてキャパシタのインピーダンス特性を見た図である。
【０１００】
図において、一点鎖線は静電容量Ｃａの特性、実線は静電容量Ｃｂの特性を示し、静電容量の大小関係は  Ｃｂ＜Ｃａであって  Ｃａの方が静電容量が大きい。インピーダンスは、低い周波数域から周波数が増すに連れて低下していく。これは低い周波数域ではキャパシタ素子の容量成分がインピーダンスを決める主成分となるためである。インピーダンスは、周波数の増加に連れて、ある周波数で極小値となり、この極小値となる周波数を超えて更に周波数が増すと、傾きが反転してインピーダンスが増加する特性となる。これは、高い周波数となるとキャパシタ素子の電流経路となるリード部分の誘導成分がインピーダンスを決める主成分となるためである。
【０１０１】
ここで、キャパシタ素子の容量成分がインピーダンスの主成分となる低い周波数域では、静電容量が少ない容量Ｃｂの方が容量Ｃａよりもインピーダンスが大きくなる。一方、誘導成分がインピーダンスの主成分となる高い周波数域では静電容量が多い容量Ｃａの方が容量Ｃｂよりもインピーダンスが大きくなる。
いま、従来のＤＣ／ＤＣ電圧変換装置にて半導体スイッチ素子を１０ｋＨｚでスイッチングし、キャパシタに流れる交流電流の周波数も同じ周波数である場合のインピーダンスをＺａΩとする。本発明のＤＣ／ＤＣ電圧変換装置にて、キャパシタのインピーダンス特性が極小値となる周波数までの範囲内かつ可聴周波数の上限２０ｋＨｚでスイッチングすれば、従来の通り、１０ｋＨｚでスイッチングする場合よりもインピーダンスが低減する。
【０１０２】
そこで、静電容量をＣａからＣｂへ減少させても尚、２０ｋＨｚでのインピーダンスＺｂが、Ｚｂ＜ＺａとなるようＣｂを選定すれば、静電容量の低減によるキャパシタの小型化、軽量化と、インピーダンスの低減を両立可能となる。
また、インピーダンスがＺａからＺｂへ低減することにより、キャパシタに交流電流が流れる際に生じる損失が減少するため、キャパシタの発熱による温度上昇が緩和されて好ましい。発熱による温度上昇は、キャパシタに用いられる樹脂材料の劣化を促進することから、キャパシタを用いたＤＣ／ＤＣ電圧変換装置の耐久性を短縮する要因となる。本発明のＤＣ／ＤＣ電圧変換装置は、キャパシタの小型化、軽量化と耐久信頼性の確保を容易とする効果を得られる。
【０１０３】
続いて、図９を参照して、制御ユニット３の動作について説明する。図９は、制御ユニット３と変換主回路２の構成を説明するブロック図である。
制御ユニット３は、外部から、変換主回路２の一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、および、図示しない外部装置からのＤＣ／ＤＣ電圧変換比指示を入力して内部で制御演算を行い、変換主回路２内のＦＥＴ４、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１のスイッチング動作を制御するゲート駆動信号８を出力する。
【０１０４】
制御ユニット３に入力する一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、ＤＣ／ＤＣ電圧変換比指示は、変換制御部１０に入力する。変換制御部１０は、二次側端子電圧Ｖ２と一次側端子電圧Ｖ１との比から、実際に動作中の変換主回路２の電圧変換比を算出するとともに、外部装置からのＤＣ／ＤＣ電圧変換比指示と突き合わせて公知の比例積分（ＰＩ）演算等を用いた負帰還制御演算を行ってＦＥＴ１とＦＥＴ２のオンデューティの目標量Ｌｄｕｔｙを算出する。Ｌｄｕｔｙは、デューティの下限を０％、上限を１００％とする範囲で、例えば、０％の際にＬｄｕｔｙ＝０．０、１００％の際にＬｄｕｔｙ＝１．０として間を直線補間した量として表す。
【０１０５】
また、インダクタ電流ＩＬは、上記の電圧変換比の負帰還制御演算ループに内包される制御演算ループとして、インダクタ電流の目標量ＩＬ＿ｒｅｆとインダクタ電流ＩＬを突き合わせて行う負帰還制御演算の入力量として用いられる。
このインダクタ電流の負帰還マイナー制御演算を適用すれば、外周のＤＣ／ＤＣ電圧変換比の負帰還制御系の制御帯域を高周波数に設定可能となり、半導体スイッチ素子にワイドバンドギャップ半導体を適用して従来よりも高い周波数でスイッチングするのと相俟って、ＤＣ／ＤＣ電圧変換比指示への変換比制御の追従応答性が向上する。
【０１０６】
次に、ＬｄｕｔｙはゲートＰＷＭ生成部１１に入力する。ゲートＰＷＭ生成部１１は、Ｌｄｕｔｙの値に対応して、パルス幅変調（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）し、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）に示されるゲート駆動信号８（Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３、Ｇａｔｅ４）の原信号となる矩形状のゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４を生成出力する。これは、例えば、三角波比較法を用いて周波数が半導体スイッチ素子のスイッチング周波数、振幅が１．０の三角波とＬｄｕｔｙとの大小比較を行って生成される。
【０１０７】
ゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４は、ゲート駆動回路１２に入力する。ゲート駆動回路１２は、ゲートＰＷＭ信号の論理に応じて半導体スイッチ素子のオン、オフ動作させるゲート駆動信号８を出力する。ゲート駆動回路１２は、ゲートＰＷＭ生成部１１との間でゲートＰＷＭ信号を受け渡しする必要から、信号を絶縁して受信する。これは、ＦＥＴ４、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１のソース電位がそれぞれ個別の値となり、またＦＥＴ４、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１のオン、オフを切替えるために、それぞれの電界効果トランジスタのソース電位を基準として、ゲートの電位を操作する必要がある一方、ゲートＰＷＭ生成部１１は、同一の基準電位でゲートＰＷＭ信号を生成出力するためである。
【０１０８】
また、上述のように、ソース電位が個別である各電界効果トランジスタを動作させるよう、ゲート駆動回路１２は、ゲート駆動回路（１）１２１、ゲート駆動回路（２）１２２、ゲート駆動回路（３）１２３、ゲート駆動回路（４）１２４に分かれる。
各ゲート駆動回路は、対応する電界効果トランジスタのソース電位と信号接続しており、ゲート駆動信号８の電圧を電源電圧ＶＤとするかソース電位とするかを切替えることで、スイッチオン、スイッチオフを制御する。電源電圧ＶＤも各電界効果トランジスタに応じて個別に供給する必要から、４通りの相互に絶縁された電源電圧ＶＤ１、ＶＤ２、ＶＤ３、ＶＤ４をゲート電源回路１３で作り、それぞれゲート駆動回路（１）１２１、ゲート駆動回路（２）１２２、ゲート駆動回路（３）１２３、ゲート駆動回路（４）１２４に供給する。
【０１０９】
ゲート駆動回路（１）１２１はＧａｔｅ１信号を出力しＦＥＴ１を、ゲート駆動回路（２）１２２はＧａｔｅ２信号を出力しＦＥＴ２を、ゲート駆動回路（３）１２３はＧａｔｅ３信号を出力しＦＥＴ３を、ゲート駆動回路（４）１２４はＧａｔｅ４信号を出力しＦＥＴ４をそれぞれスイッチング動作する。
【０１１０】
ＦＥＴ１とＦＥＴ２のオンデューティとＤＣ／ＤＣ電圧変換比の関係は、式（３）、式（６）にしたがって図１０に示される特性となる。ＤＣ／ＤＣ電圧変換装置１は、上述のように図示しない外部装置からのＤＣ／ＤＣ電圧変換比指示に追従すべく制御ユニット３で演算を行い、定常的には、図１０の特性線上での指示されたＤＣ／ＤＣ電圧変換比に対応するオンデューティでのゲート駆動信号８を出力して変換主回路２内の半導体スイッチ素子のスイッチオン、スイッチオフを制御する。
オンデューティが０％の場合にＤＣ／ＤＣ電圧変換装置１の一次側端子電圧Ｖ１と二次側端子電圧Ｖ２は等しくなる。オンデューティが大きくなるに連れ、電圧変換比Ｖ２／Ｖ１は大きくなる。昇圧動作時は、一次側から二次側の方向へ昇圧比Ｖ２／Ｖ１が１．０以上の範囲で電力を送り、降圧動作時は、二次側から一次側の方向へ降圧比Ｖ１／Ｖ２が１．０以下の範囲で電力を送る。
【０１１１】
以上に説明したように、本実施の形態１によれば、パワー半導体ユニットとして、そのバンドギャップがＳｉのそれより大きいワイドバンドギャップの半導体材料からなる電界効果トランジスタを用いてＤＣ／ＤＣ電圧変換装置を構成しているため、可聴周波数上限の２０ｋＨｚ以上でのスイッチング動作が可能であって、かつ、パワー半導体ユニットの半導体接合部温度の上限が、従来のＳｉ材料によるものよりも大幅に引き上げられる。
また、本発明の変換主回路構成とすることで、インダクタＬのリップル電流成分周波数は半導体スイッチ素子のスイッチング周波数の２倍とできる。
このことから、ＤＣ／ＤＣ電圧変換装置の出力電力容量を増加してパワー半導体ユニットで生じる損失が増えたとしても、パワー半導体ユニットの耐熱温度が高くなるため、ヒートシンクによる放熱とパワーデバイスの発熱との釣り合い関係が不整合とならない。一方、冷却ヒートシンクが要する冷却性能を下げることで、冷却ヒートシンクを小型、軽量とできる。装置の小型化に伴い、運搬や運搬時の梱包に関しても簡便となる。
【０１１２】
更に、インダクタＬのリップル電流成分の周波数が高くなるため、インダクタＬのインダクタンスを下げることが可能となり、インダクタの容積と重量が従来技術に基づくものに比べ格段に低減する。
従って、取り扱い可能な出力電力容量を拡大し、電力密度が向上しつつも、小型で軽量なＤＣ／ＤＣ電圧変換装置を実現可能である。
また、特に、インダクタＬとエネルギ移行用キャパシタＣ０、平滑キャパシタＣ１、Ｃ２で顕著であった耳障りな可聴騒音の発生も解消できる。
【０１１３】
なお、本発明の範囲内で、図１１に示すよう変換主回路２のパワー半導体ユニットに、ワイドバンドギャップの半導体材料による電界効果トランジスタの替わりに、Ｓｉ材料であって可聴周波数の上限周波数以上で動作可能なよう特性の調整を施したＩＧＢＴ、および、これと逆並列に接続したワイドバンドギャップの半導体材料による整流素子を適用したものであっても良い。図１１において、半導体スイッチ素子は、ＩＧＢＴ１、ＩＧＢＴ２、ＩＧＢＴ３、ＩＧＢＴ４である。ワイドバンドギャップ材料による整流素子は、Ｄｉ１、Ｄｉ２、Ｄｉ３、Ｄｉ４である。ＩＧＢＴ１とＤｉ１、ＩＧＢＴ２とＤｉ２、ＩＧＢＴ３とＤｉ３、ＩＧＢＴ４とＤｉ４が対となって逆並列に接続し、電流を双方向に導通可能なパワー半導体ユニットとなす。
【０１１４】
このように構成すれば、半導体スイッチ素子であるＩＧＢＴの半導体接合部温度を上限の１７５℃未満に抑えなければいけないものの、整流素子としてワイドバンドギャップの半導体材料を適用することから、逆回復時間が短く逆回復電流を低減できる。
よって、Ｓｉ材料によるＩＧＢＴを用いたとしてもＩＧＢＴのスイッチングの応答速度を速めることができ、スイッチング損失を低減可能なことから、ＩＧＢＴの温度上昇に余裕が生じ、ＤＣ／ＤＣ電圧変換装置が取り扱い可能な出力電力容量が拡大して電力密度が向上する。
【０１１５】
なお、以上の説明では、パワー半導体ユニットのスイッチング周波数を可聴周波数上限以上としたが、このスイッチング周波数の２倍となるインダクタに流れる交流成分の周波数が可聴周波数上限値以上となる条件を満たすものとしても、特に、その騒音が問題となるインダクタの発生音は可聴周波数の上限以上となるので、耳障りな可聴騒音の発生は、以上で説明した場合と同様防止することができる。
【０１１６】
実施の形態２．
以下、本発明の実施の形態２におけるＤＣ／ＤＣ電圧変換装置を、図１２から図１４を用いて説明する。
図１２は、本実施例によるＤＣ／ＤＣ電圧変換装置１の外観図である。（ａ）は、斜視図、（ｂ）は、斜視図上で矢印Ｄｓ方向から見た側面図である。図１２（ａ）において、冷却ヒートシンク１５は、面積の大きい上方面と下方面を冷却面として、ここに当接する構造体から吸熱し、内部を循環する冷媒に放熱する。パイプ１６ａ、１６ｂは、冷却ヒートシンク１５内部への冷媒の出入口である。
冷却ヒートシンク１５の上方面にはインダクタＬとキャパシタＣが載置されている。キャパシタＣには、変換主回路２の平滑キャパシタＣ１、Ｃ２、エネルギ移行用キャパシタＣ０が一体となって格納されている。
【０１１７】
インダクタＬとキャパシタＣは、電流が流れることで内部発熱するが、冷却ヒートシンク１５と当接する冷却面を経て放熱される。一方、冷却ヒートシンク１５の下方面には、内部にパワー半導体ユニットを備えたパワーモジュール１９が載置されている。パワー半導体ユニット内の半導体スイッチ素子に導通損失とスイッチング損失が、整流素子に導通損失と逆回復損失が生じて発熱するが、冷却ヒートシンク１５と当接する冷却面を経て放熱される。
【０１１８】
パワーモジュール１９の更に下方には、電子部品実装基板の様態でホルダ１８に支持されて制御ユニット３が配置されている。また、冷却ヒートシンク１５の側方（図の手前側）には、変換主回路２を構成するパワー半導体ユニット（ＦＥＴ１〜ＦＥＴ４）とキャパシタＣ０、Ｃ１、Ｃ２、インダクタＬを電気的に接続するバスバーを内蔵した配索部品１７が配置されている。この配索部品１７には、一次側の正極側端子Ｐ１、二次側の正極側端子Ｐ２、および、一次側と二次側をまとめて一つとした負極側端子Ｎの端子台も備わっている。
【０１１９】
図１２（ｂ）において、パワーモジュール１９と制御ユニット３との間は信号を遣り取りする中継端子２０で接続している。実施の形態１で説明したように、制御ユニット３には図示しない外部装置からのＤＣ／ＤＣ電圧変換比指示の他、変換主回路２から一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、電界効果トランジスタＦＥＴ１〜ＦＥＴ４のそれぞれのソース電位が入力する。また、変換主回路２へゲート駆動信号８が出力する。中継端子２０は、これら信号が伝送される経路である。
【０１２０】
図１２（ａ）、（ｂ）に示す通り、パワーモジュール１９とキャパシタＣ、インダクタＬとは、冷却ヒートシンク１５を挟んで近接し重ねて配置される。この形態では、キャパシタＣ、インダクタＬの発熱は、それぞれ当接する冷却ヒートシンク１５の冷却面を経て冷媒に放熱する冷却経路を経て放熱される。パワーモジュール１９も同様に冷却ヒートシンク１５の冷却面を経て冷媒に放熱される。
冷却ヒートシンク１５は、キャパシタＣ、インダクタＬの発生熱とパワーモジュール１９の発生熱との干渉を絶つ熱絶縁性の熱障壁構造体としても機能している。
【０１２１】
このように、熱障壁構造体を挟むことで、半導体ユニットにワイドバンドギャップ材料によるパワー半導体ユニットを適用し、半導体接合部温度が従来のＳｉ材料によるものよりも更に高温となるまで動作させた場合でも、キャパシタＣやインダクタＬへ伝熱してキャパシタＣとインダクタＬの温度が高くなるといった問題を生じない。これには、キャパシタＣやインダクタＬの耐久性が劣化しないという利点がある。
【０１２２】
キャパシタやインダクタには種々の樹脂材料が用いられており、例えば、キャパシタの誘電体フィルムのポリプロピレン（ＰＰ）、ポリエチレンテレフタレート（ＰＥＴ）、防湿材のエポキシレジン、インダクタのコアとしての軟磁性材料のポリアミド（ＰＡ）、伝熱絶縁用注型材のポリウレタンレジン、シリコーンレジンなどが挙げられる。
この樹脂材料部分において温度が上昇すると、熱分解による劣化が促進されてキャパシタの静電容量の低下、漏れ電流の増加、インダクタコアの強度の低下、注型材の絶縁耐量の低下などを引き起こし、耐久信頼性が悪化する。本発明のＤＣ／ＤＣ電圧変換装置によれば、この課題を回避することができる。
【０１２３】
このことを、図１３を用い、放熱経路の熱抵抗とそれぞれの温度の関係から具体的に説明する。
図１３は、パワーモジュール１９とインダクタＬを発熱体とし、発生熱が冷却ヒートシンク１５内の冷媒に放熱されるまでの経路と、その経路上の熱抵抗を模式的に示したものである。（ａ）は、インダクタＬの放熱経路とパワーモジュール１９の放熱経路との間を橋渡しする部分の熱抵抗θｂｋがθｂｋ＝０．３ｋ／Ｗであり、インダクタＬとパワーモジュール１９との間に熱障壁構造体を挟んでいない場合を示している。
これに対し、（ｂ）は、その間の熱抵抗θｂｋ＝１０．０ｋ／Ｗであり、本発明のようにインダクタＬとパワーモジュール１９との間に熱障壁構造体を挟んでいる場合を示している。
【０１２４】
なお、図中のθｓ１は、パワーモジュール１９の放熱経路上での冷却ヒートシンク１５の熱抵抗、θｓ２は、パワーモジュール１９と冷却ヒートシンク１５との間の熱抵抗、θｒ１は、インダクタＬの放熱経路上での冷却ヒートシンク１５の熱抵抗、θｒ２は、インダクタＬと冷却ヒートシンク１５との間の熱抵抗である。
また、Ｔｊは、パワーモジュール１９内のパワー半導体ユニットの半導体接合部温度、Ｔｎｓは、パワーモジュール１９の放熱経路上で冷却ヒートシンク１５との接合部分の温度である。Ｔｒｃは、インダクタＬ内の発熱部分の温度、Ｔｎｒは、インダクタＬの放熱経路上で冷却ヒートシンク１５との接合部分の温度である。また、Ｔｗは冷媒の温度である。
【０１２５】
パワーモジュール１９はＪＥｓの損失を生じ、これが発生熱となって発熱する。図の熱抵抗回路網でのノードＮｓでパワーモジュール１９の近傍の冷却ヒートシンク１５を経て冷媒に達する流れＪＥｓａと、インダクタＬの近傍の冷却ヒートシンク１５へ迂回して冷媒に達する流れＪＥｓｂとに分かれる。
同様に、インダクタＬはＪＥｒの損失を生じ、これが発生熱となって発熱する。ＪＥｒは、図の熱抵抗回路網でのノードＮｒでインダクタＬの近傍の冷却ヒートシンク１５を経て冷媒に達する流れＪＥｒａとパワーモジュール１９の近傍の冷却ヒートシンク１５へ迂回して冷媒に達する流れＪＥｒｂとに分かれる。
【０１２６】
図１３（ａ）と（ｂ）とはθｂｋの値が異なる他は、各熱抵抗値は同一であって、
θｓ１＝０．１ｋ／Ｗ、θｓ２＝０．２ｋ／Ｗ、θｒ１＝０．２ｋ／Ｗ、θｒ２＝２．６ｋ／Ｗである。
また、パワーモジュール１９の発生熱ＪＥｓ＝５００Ｗ、インダクタＬの発生熱ＪＥｒ＝４０Ｗ、冷媒温度Ｔｗ＝５０℃である。
【０１２７】
図１３（ａ）について具体的な数値は次のようになる。パワーモジュール１９の発生熱ＪＥｓは、ノードＮｓから冷却ヒートシンク１５側を見た合成熱抵抗に対する各経路の熱抵抗の割合いに応じて分流する。よって、冷却経路の分流は、
ＪＥｓａ＝５００Ｗ×（θｂｋ＋θｒ１）／（θｓ１＋θｂｋ＋θｒ１）＝５００×（５／６）Ｗ、
ＪＥｓｂ＝５００Ｗ×θｓ１／（θｓ１＋θｂｋ＋θｒ１）＝５００×（１／６）Ｗ  となる。
同様に、インダクタＬの発生熱ＪＥｒはノードＮｒから冷却ヒートシンク１５側を見た合成熱抵抗に対する各経路の熱抵抗の割合いに応じて分流する。よって、冷却経路の分流は、
ＪＥｒａ＝４０Ｗ×（θｂｋ＋θｓ１）／（θｒ１＋θｂｋ＋θｓ１）＝５００×（４／６）Ｗ、
ＪＥｒｂ＝４０Ｗ×θｒ１／（θｒ１＋θｂｋ＋θｓ１）＝４０×（２／６）Ｗ  
となる。
【０１２８】
θｓ１を通過する熱はＪＥｓａとＪＥｒｂの合成であり、上記より  
ＪＥｓａ＋ＪＥｒｂ＝５００×（５／６）Ｗ＋４０×（２／６）Ｗ＝４３０Ｗ
となる。
また、θｒ１を通過する熱はＪＥｒａとＪＥｓ    ｂの合成であり、上記より
ＪＥｓｂ＋ＪＥｒａ＝５００×（１／６）Ｗ＋４０×（４／６）Ｗ＝１１０Ｗ
となる。
従って、各部の温度は、
Ｔｎｓ＝θｓ１×（ＪＥｓａ＋ＪＥｒｂ）＋Ｔｗ＝０．１ｋ／Ｗ×４３０Ｗ＋５０℃＝９３℃、
Ｔｊ  ＝θｓ２×ＪＥｓ＋Ｔｎｓ＝０．２ｋ／Ｗ×５００Ｗ＋９３℃＝１９３℃、
Ｔｎｒ＝θｒ１×（ＪＥｒａ＋ＪＥｓｂ）＋Ｔｗ＝０．２ｋ／Ｗ×１１０Ｗ＋５０℃＝７２℃、
Ｔｒｃ＝θｒ２×ＪＥｒ＋Ｔｎｒ＝２．６ｋ／Ｗ×４０Ｗ＋７２℃＝１７６℃
となる。
【０１２９】
図１３（ｂ）については、θｂｋ＝１０．０ｋ／Ｗとなることから、具体的な数値は次のようになる。    
ＪＥｓａ＝５００Ｗ×（θｂｋ＋θｒ１）／（θｓ１＋θｂｋ＋θｒ１）＝５００×（１０．２／１０．３）Ｗ、
ＪＥｓｂ＝５００Ｗ×θｓ１／（θｓ１＋θｂｋ＋θｒ１）＝５００×（０．１／１０．３）Ｗ、
ＪＥｒａ＝４０Ｗ×（θｂｋ＋θｓ１）／（θｒ１＋θｂｋ＋θｓ１）＝５００×（１０．１／１０．３）Ｗ、
ＪＥｒｂ＝４０Ｗ×θｒ１／（θｒ１＋θｂｋ＋θｓ１）＝４０×（０．２／１０．３）Ｗ  
となる。
【０１３０】
θｓ１を通過する熱はＪＥｓａとＪＥｒｂの合成であり、上記より  
ＪＥｓａ＋ＪＥｒｂ＝５００×（１０．２／１０．３）Ｗ＋４０×（０．２／１０．３）Ｗ＝４９５．９Ｗ
となる。
また、θｒ１を通過する熱はＪＥｒａとＪＥｓｂの合成であり、上記より
ＪＥｓｂ＋ＪＥｒａ＝５００×（０．１／１０．３）Ｗ＋４０×（１０．１／１０．３）Ｗ＝４４．１Ｗ
となる。
【０１３１】
従って、各部の温度は、
Ｔｎｓ＝θｓ１×（ＪＥｓａ＋ＪＥｒｂ）＋Ｔｗ＝０．１ｋ／Ｗ×４９５．９２Ｗ＋５０℃＝９９．６℃、
Ｔｊ  ＝θｓ２×ＪＥｓ＋Ｔｎｓ＝０．２ｋ／Ｗ×５００Ｗ＋９９．６℃＝１９９．６℃、
Ｔｎｒ＝θｒ１×（ＪＥｒａ＋ＪＥｓｂ）＋Ｔｗ＝０．２ｋ／Ｗ×４４．１Ｗ＋５０℃＝５８．８℃、
Ｔｒｃ＝θｒ２×ＪＥｒ＋Ｔｎｒ＝２．６ｋ／Ｗ×４０Ｗ＋５８．８℃＝１６２．８℃
となる。
【０１３２】
以上から、インダクタＬとパワーモジュール１９との間に熱障壁構造体を挟んでおらずθｂｋ＝０．３ｋ／Ｗと低い場合でのパワー半導体ユニットの半導体接合部温度Ｔｊは、１９３℃、インダクタＬ内の発熱部分の温度Ｔｒｃは、１７６℃であるのに対し、熱障壁構造体を挟んでいてθｂｋ＝１０．０ｋ／Ｗと高い場合では、パワー半導体ユニットの半導体接合部温度Ｔｊは、１９９．６℃、インダクタＬ内の発熱部分の温度Ｔｒｃは、１６２．８℃となる。
よって、熱障壁構造体を挟むことでＴｊは、６．６℃高くなり、Ｔｒｃは、１３．２℃低くなる。
本発明のＤＣ／ＤＣ電圧変換装置１は、パワー半導体ユニットにワイドバンドギャップ材料によるパワーデバイスを適用するため、半導体接合部温度が約１９０℃水準で６．６℃の上昇は、比較的許容できる。一方、樹脂材料を用いるインダクタＬの温度が約１７０℃水準で１３．２℃も低くなるのは、公知のアレニウスの化学反応則より樹脂材料の熱分解が大幅に抑制されることになり、インダクタコアの強度や注型材の絶縁耐量に関する耐久信頼性が大きく向上する。
【０１３３】
言い換えると、ワイドバンドギャップの半導体材料によるパワー半導体ユニットを適用し、従来のＳｉ材料によるものよりも更に半導体接合部温度が高温となるまで動作させたとしても、キャパシタＣやインダクタＬへの伝熱を阻止できるため、耐熱性向上の変更を加える必要がない。ひいては、コストアップや容積アップなどの悪影響が生じないという効果が得られる。
【０１３４】
更に、また別の利点として、パワーモジュール１９とキャパシタＣに格納されるエネルギ移行用キャパシタＣ０との間を熱障壁構造体を挟んで近接し重ねて配置するため、配索部品１７内で両者間の電気接合用導体（バスバー）の配索距離を短縮できる。
よって、配索距離に応じて存在する寄生インダクタンス成分Ｌｓが、バスバーの配索距離の短縮に応じて低減され、バスバーに導通する電流Ｉの時間変化によって生じる誘起電圧Ｖｓ（＝Ｌｓ・ｄＩ／ｄｔ）も低減する。
【０１３５】
ところで、この寄生インダクタンス成分Ｌｓは、変換主回路２内で図１４に示されるように存在する。構造物の配置上、寄生インダクタンスＬｓは、パワーモジュール１９とそれぞれエネルギ移行用キャパシタＣ０、平滑キャパシタＣ２、インダクタＬとの間、インダクタＬと平滑キャパシタＣ１との間の配索距離が長くなるバスバーの部分で比較的大きな値として存在することとなる。
インダクタＬの近傍の寄生インダクタンスＬｓは、インダクタＬがもともと誘導体であるため、悪影響は少ないが、パワーモジュール１９とエネルギ移行用キャパシタＣ０、平滑キャパシタＣ２との間で影響を及ぼす。
誘起電圧Ｖｓは、半導体スイッチ素子のスイッチング動作の際に、電気接続端子の電極にサージ電圧成分として重畳されものであり、サージ電圧成分が大きいと、パワー半導体ユニットやエネルギ移行用キャパシタの耐電圧を超えて過電圧故障を起こす。
【０１３６】
従って、この実施の形態２のＤＣ／ＤＣ電圧変換装置であれば、バスバーの寄生インダクタンスＬｓが低減するため、パワー半導体ユニットやエネルギ移行用キャパシタＣ０、平滑キャパシタＣ２の耐電圧の要求水準を下げることができる。
耐電圧の要求水準を下げることによって、パワー半導体ユニットの内部で耐電圧を得るためのドリフト層の厚みを薄くすることができる。ドリフト層の厚みが薄ければ、パワー半導体ユニットのスイッチング動作の反応時間が短くなり、高周波数でのスイッチング動作に適するとともに、ドリフト層でのオン抵抗分による導通損失や、ターンオン、ターンオフ時の半導体スイッチ素子の両端の電圧と導通電流との積の時間積分からなるスイッチング損失、整流素子の両端電圧と逆回復電流との積の時間積分からなる逆回復損失が減少する。
これは、ひいてはパワー半導体ユニットの発生熱を低減してＤＣ／ＤＣ電圧変換装置の効率を改善するとともに、スイッチング周波数のさらなる高周波化を容易とする。
【０１３７】
以上に説明したように、本実施の形態２によれば、ＤＣ／ＤＣ電圧変換装置の構成部品の配置の工夫により、パワー半導体ユニットとしてワイドバンドギャップの半導体材料を用いて高温に動作させたとしても耐久信頼性を確保しつつ、コストアップを抑え、低損失、高効率なＤＣ／ＤＣ電圧変換装置を提供することができる。
【０１３８】
なお、本実施の形態２では、冷却ヒートシンク１５の冷却面にパワーモジュール１９、インダクタＬ、キャパシタＣが当接し放熱経路となっているものを例示したが、本発明の範囲内として、パワーモジュール１９、インダクタＬ、キャパシタＣが直接的に冷却面に当接しておらず、冷却面に当接する別な金属体を介して放熱する構造であっても良い。即ち、当該金属体がパワーモジュール１９、インダクタＬ、キャパシタＣを冷却ヒートシンク１５に固定するための支持構造部であって、かつ、放熱経路の一部であったとしても、それぞれパワーモジュール１９からの放熱経路と、インダクタＬ、キャパシタＣからの放熱経路が熱干渉の無いものであれば、本実施の形態で述べたものと同様の効果を奏することができる。
【０１３９】
また、インダクタＬの放熱経路とパワーモジュール１９の放熱経路との間を熱的に絶縁する熱障壁構造体を、冷却ヒートシンクと別体で構成するようにしてもよい。この場合も、以上で説明した、インダクタＬ内の発熱部分の温度が効果的に低減するという利点が得られる。
【０１４０】
実施の形態３．
以下、本発明の実施の形態３におけるＤＣ／ＤＣ電圧変換装置を、図１５から図１８を用いて説明する。
本実施例のＤＣ／ＤＣ電圧変換装置は、制御ユニット３内のゲートＰＷＭ生成部１１とゲート駆動回路１２の構成と動作、および変換主回路２内の電界効果トランジスタのターンオフ時の動作を除いて、先の実施の形態１のＤＣ／ＤＣ電圧変換装置の場合と同じであり、以下では、実施の形態１と同じ構成、動作、作用の箇所については適宜説明を省略する。
【０１４１】
先ず、図１５を参照して説明する。図１５は、本実施例による制御ユニット３と変換主回路２の構成を説明するブロック図である。制御ユニット３は、外部から変換主回路２の一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、および、図示しない外部装置からのＤＣ／ＤＣ電圧変換比指示を入力して内部で制御演算を行い、変換主回路２内のスイッチング素子を制御するゲート駆動信号８を出力する。実施の形態１で示したタイミングと論理のゲート駆動信号８によって、変換主回路２内のスイッチング素子がスイッチオン、スイッチオフ動作して所望のＤＣ／ＤＣ電圧変換が行われる。
制御ユニット３に入力する一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、ＤＣ／ＤＣ電圧変換比指示は、変換制御部１０に入力し、電圧変換比の負帰還制御演算が行われてＦＥＴ１とＦＥＴ２のオンデューティの目標量Ｌｄｕｔｙが出力される。
【０１４２】
続いて、ゲートＰＷＭ生成部１１ａは、Ｌｄｕｔｙを入力し、Ｌｄｕｔｙの値に対応してゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４を生成しゲート駆動回路１２ａへ出力する。
また、Ｌｄｕｔｙの大小によって、ゲート駆動回路１２ａのスイッチオフ回路（１）とスイッチオフ回路（２）のいずれかを選択する切替え信号ＤＣｓｅｌをゲート駆動回路１２ａへ出力する。
【０１４３】
ゲート駆動回路１２ａの詳細な構成は図１６に示される。図１６は、ゲート駆動回路１２ａを構成する４つの個別の駆動回路ブロック１２１ａ、１２２ａ、１２３ａ、１２４ａの内の一つを代表して駆動回路ブロック１２ｘａとして示している。上記の個別の駆動回路ブロック１２１ａ、１２２ａ、１２３ａ、１２４ａは同じ構成、動作であって、駆動回路ブロック１２１ａはＦＥＴ１に、１２２ａはＦＥＴ２に、１２３ａはＦＥＴ３に、１２４ａはＦＥＴ４に対応している。
駆動回路ブロック１２ｘａは、スイッチオン回路２４、スイッチオフ回路（１）２５、スイッチオフ回路（２）２６のいずれかを動作させてゲート駆動信号８を生成し出力する。スイッチオン回路２４は、小信号用の電界効果トランジスタ等の半導体スイッチ２４１と回路抵抗２４２とから成る。
【０１４４】
同様に、スイッチオフ回路（１）２５は、半導体スイッチ２５１と回路抵抗２５２、スイッチオフ回路（２）２６は、半導体スイッチ２６１と回路抵抗２６２とから成る。ここで、（回路抵抗２５２の抵抗値）＜（回路抵抗２６２の抵抗値）の関係を持たせている。
【０１４５】
ゲートＰＷＭ信号Ｇｐｗｍがゲート駆動回路１２ａに入力すると、内部で信号バッファ２１、２２に伝送される。信号バッファ２１は、ゲートＰＷＭ信号Ｇｐｗｍの論理がスイッチオン論理の場合に閉、スイッチオフ論理の場合に開とするよう半導体スイッチ２４１を制御する増幅回路である。
Ｇｐｗｍがスイッチオン論理の場合に半導体スイッチ２４１が閉となって、ゲート駆動信号８（Ｇａｔｅ）の電圧は電源電圧ＶＤとなる。よって、対応する変換主回路２内の電界効果トランジスタがスイッチオンする。
【０１４６】
信号バッファ２２は、ゲートＰＷＭ信号Ｇｐｗｍの論理がスイッチオン論理の場合に開、スイッチオフ論理の場合に閉とするよう半導体スイッチ２５１、２６１を制御する増幅回路である。
Ｇｐｗｍがスイッチオフ論理の場合に半導体スイッチ２５１か半導体スイッチ２６１の何れかが閉となって、ゲート駆動信号８（Ｇａｔｅ）の電圧はソース電位と等しくなる。よって、対応する変換主回路２内の電界効果トランジスタがスイッチオフする。
【０１４７】
ここで、半導体スイッチ２５１と半導体スイッチ２６１の何れを閉とするかは、回路切替え器２３で選択される。
信号バッファ２２の出力と切替え信号ＤＣｓｅｌとが回路切替え器２３に入力し、スイッチオフ回路（１）２５とスイッチオフ回路（２）２６のどちらを動作させるかを選択して、選択した側のスイッチオフ回路内の半導体スイッチを閉とするよう制御信号を伝送する。
【０１４８】
回路切替え器２３でのスイッチオフ回路の選択は、図１７に示す形態で行われる。
図１７は、オンデューティに対応して二種類のスイッチオフ回路のいずれを選択するかを模式的に示す説明図である。図１７にて、スイッチオフ回路の切替えはオンデューティに関してオンデューティ幅ΔＤのヒステリシスをもって行われる。
即ち、スイッチオフ回路（１）２５が選択されている状態で、オンデューティがＤａ  ％（第２の閾値）以上となればスイッチオフ回路（２）２６を選択するよう切替える。また、スイッチオフ回路（２）２６が選択されている状態で、オンデューティが（Ｄａ−ΔＤ）％（第１の）閾値）未満となればスイッチオフ回路（１）２５を選択するよう切替える。
即ち、オンデューティが高く、Ｄａ％以上の場合に高い回路抵抗値でのスイッチオフ回路で動作させ、オンデューティが低く、（Ｄａ−ΔＤ）％未満の場合に低い回路抵抗値でのスイッチオフ回路で動作させる。
実施の形態１で説明したように、オンデューティが高ければＤＣ／ＤＣ電圧変換比が大きく、ＤＣ／ＤＣ電圧変換装置の二次側電圧Ｖ２は高くなる。
【０１４９】
なお、後段でも触れるが、回路切替え器２３は、（回路抵抗２５２の抵抗値）＜（回路抵抗２６２の抵抗値）の関係に基づき、半導体スイッチへのゲート信号８を立ち下げ該半導体スイッチをオフさせるときの立ち下げ峻度を、スイッチオフ回路（１）２５を選択することで当該立ち下げ峻度として第１の設定値を選択するケースと、スイッチオフ回路（２）２６を選択することで当該立ち下げ峻度として上記第１の設定値より小さい第２の設定値を選択するケースとの切替えを行うものである。
【０１５０】
以上のように動作すれば、ＤＣ／ＤＣ電圧変換装置１の二次側電圧が高電圧の際に、電界効果トランジスタがターンオフ動作する場合に発生するサージ電圧を低減し、電界効果トランジスタのドレイン−ソース（Ｄ−Ｓ）間でのサージ電圧を加味した最大電圧が過大となるのを防止できる。このことについて、図１８を用いて更に詳細に説明する。
【０１５１】
図１８は、電界効果トランジスタのターンオフ時の動作波形を示すものであり、横軸は時間の経過を表している。図１８（ａ）は、低い回路抵抗値のスイッチオフ回路で動作した場合、図１８（ｂ）は、高い回路抵抗値のスイッチオフ回路で動作した場合である。
なお、図中の各記号は、
Ｖｇｓ：ゲート−ソース（Ｇ−Ｓ）間の電圧、
Ｉｇ：ゲート駆動信号８の動作電流、
Ｖｄｓ：ドレイン−ソース（Ｄ−Ｓ）間電圧、
Ｉｄ：ドレインに流れ込む電流、
Ｖｔｈ：閾値電圧、
Ｎｆｅｔ：変換主回路の電界効果トランジスタの直列数
である。
【０１５２】
ターンオフ動作の過程は、図１８（ａ）においては時刻ｔａ１からｔａ４までの変化で、また、図１８（ｂ）においては時刻ｔｂ１からｔｂ４までの変化で表される。
図１８（ａ）において、先ず、時刻ｔａ１でゲート駆動信号８の論理がスイッチオンからスイッチオフに切替わる。Ｖｇｓは、ゲート−ソ−ス間容量Ｃｇｓを放電し、時刻ｔａ２でＶｔｈに達する。時刻ｔａ２から電圧Ｖｄｓが増加し始めることより、ドレイン−ソ−ス間容量Ｃｄｓの両端電圧は増加し充電される。同時に、ゲート−ドレイン間容量Ｃｇｄも充電される。時刻ｔａ２から時刻ｔａ３の間、Ｃｇｓの放電は一旦休止し、電圧Ｖｇｓの減少は止んでＶｔｈに一定となる。この間でゲート駆動信号８の動作電流Ｉｇは大きくなりΔｉｇｐ１となる。時刻ｔａ３では電圧Ｖｄｓはほぼ増加し切る。
【０１５３】
時刻ｔａ３でＣｇｄの充電がほぼ終了すると、Ｃｇｓの放電が再開して電流Ｉｄは減少していく。時刻ｔａ４で、Ｉｄは減少し切って、ターンオフ動作が終了する。
ここで、電流Ｉｄの変化速度ｄＩｄ／ｄｔと実施の形態２で述べたバスバー部分の寄生インダクタンスＬｓとの積より、誘起電圧が生じてサージ電圧ΔＶｓｇ１となる。ターンオフの過渡的な動作が終了すると電圧Ｖｄｓ＝（２・Ｖ２）／Ｎｆｅｔ  に収束する。これは電圧Ｖ２が印加される部分をＮｆｅｔ個の内の半数の電界効果トランジスタで受け持っている状態である。半数で受け持つのは、電界効果トランジスタのスイッチオンとスイッチオフの関係が相補となる組み合わせとして動作しているためである。
ターンオフ動作の過渡状態で電圧Ｖｄｓにはサージ電圧が重畳されて、最大値がＶｄｓ＿ｍａｘ＝（２・Ｖ２）／Ｎｆｅｔ＋ΔＶｓｇ１に達する。このＶｄｓ＿ｍａｘが過大であれば、パワーデバイスやキャパシタの耐電圧を超過し損傷する懸念が強まる。
【０１５４】
一方、高い回路抵抗値の、従って、ゲート信号の立ち下がり峻度が小さい、緩やかとなる、スイッチオフ回路で動作した場合は図１８（ｂ）のようになる。
図１８（ｂ）で時刻ｔｂ１、ｔｂ２、ｔｂ３、ｔｂ４に亘る動作の内容は図１８（ａ）と同じであり、時刻ｔｂｘは時刻ｔａｘと対応している。しかし、回路抵抗値の相違より、時刻ｔｂ２から時刻ｔｂ３の間のゲート駆動信号８の動作電流Ｉｇは、図１８（ａ）のΔｉｇｐ１より小さいΔｉｇｐ２となる。これは、閾値電圧Ｖｔｈに対して高い回路抵抗値で動作電流Ｉｇを流すためである。
【０１５５】
よって、時刻ｔｂ３から時刻ｔｂ４にかけてＣｇｓの放電が再開して電流Ｉｄが減少していく際の電流Ｉｄの変化速度ｄＩｄ／ｄｔは、図１８（ａ）の波形と比較して緩やかなものとなる。従って、バスバー部分の寄生インダクタンスＬｓとの積で表されるサージ電圧ΔＶｓｇ２は、図１８（ａ）でのΔＶｓｇ１よりも低くなり、過渡状態での電圧Ｖｄｓの最大値Ｖｄｓ＿ｍａｘ＝（２・Ｖ２）／ＮＦＥＴ＋ΔＶｓｇ２  も低くなる。
【０１５６】
以上のことから、本実施の形態３のＤＣ／ＤＣ電圧変換装置１は、オンデューティに応じてゲート駆動回路１２ａ内のスイッチオフ回路を切替えることによって、二次側電圧Ｖ２が高電圧の場合に電界効果トランジスタのドレイン−ソース間に重畳するサージ電圧を低く抑える。このため、ドレイン−ソース間電圧が過大となってパワー半導体ユニットやキャパシタの耐電圧を超過し、損傷してしまわぬよう動作できる。
【０１５７】
なお、実施の形態２のＤＣ／ＤＣ電圧変換装置１であれば、バスバー部分の寄生インダクタンスＬｓを低減できることから、ドレイン−ソース間に重畳するサージ電圧を下げられる。しかし、スイッチオフの動作速度を速めればサージ電圧は電流Ｉｄの変化速度ｄＩｄ／ｄｔに比例する関係より、サージ電圧は増える方向となる。
本実施の形態３では、オンデューティが高い際にスイッチオフの動作速度を遅くする動作となるため、二次側電圧Ｖ２が高電圧であってパワー半導体ユニットやキャパシタの耐電圧を超過する懸念が高まる動作範囲でのみ、サージ電圧が低減するようスイッチオフ回路を切替える。従って、二次側端子電圧Ｖ２が高電圧ではない動作範囲でスイッチオフの動作速度を速くでき、スイッチング損失が少なく高効率となる利点が得られる。
【０１５８】
実施の形態４．
以下、本発明の実施の形態４におけるＤＣ／ＤＣ電圧変換装置を、図１９から図２３を用いて説明する。
本実施例のＤＣ／ＤＣ電圧変換装置は、エネルギ移行用キャパシタＣ０とインダクタＬとパワー半導体ユニットである電界効果トランジスタの温度に基づいて、電界効果トランジスタのスイッチング周波数を調整するよう構成されていることを除いて、先の実施の形態１のＤＣ／ＤＣ電圧変換装置の場合と同じである。以下では、実施の形態１と同じ構成、動作、作用の箇所については適宜説明を省略する。
【０１５９】
先ず、図１９は、本実施例による変換主回路２の構成を示す図である。変換主回路２内のＦＥＴ１には、半導体チップの近傍、あるいは半導体チップの構成面に温度検出用ダイオード２７１が形成されており、ＦＥＴ１の半導体チップ温度を検出する。また、同様にＦＥＴ３の半導体チップの近傍、あるいは半導体チップの構成面に温度検出用ダイオード２７３が形成されており、ＦＥＴ３の半導体チップ温度を検出する。
インダクタＬ、エネルギ移行用キャパシタＣ０には、それぞれの温度を検出するインダクタ温度検出器２８、キャパシタ温度検出器２９が取り付けられており、各温度を検出する。
【０１６０】
図２０は、本実施例による制御ユニット３の構成を示すブロック図である。制御ユニット３には、外部から変換主回路２の一次側端子電圧Ｖ１、二次側端子電圧Ｖ２、インダクタ電流ＩＬ、図示しない外部装置からのＤＣ／ＤＣ電圧変換比指示、および、上記変換主回路２の温度検出用ダイオード２７１、２７３、インダクタ温度検出器２８、キャパシタ温度検出器２９からの信号が入力される。
【０１６１】
詳細には、インダクタ温度検出器２８の信号は、インダクタ温度算出回路３１に入力し、インダクタ温度ＴｍＬを出力する。キャパシタ温度検出器２９の信号は、キャパシタ温度算出回路３２に入力し、キャパシタ温度ＴｍＣを出力する。
また、温度検出用ダイオード２７１、２７３の信号は、半導体チップ温度算出回路３３に入力し、ＦＥＴ１かＦＥＴ３のいずれか高い方の半導体チップ温度Ｔｍｊを出力する。
温度検出用ダイオードは、所定の順バイアス電流を流しているという状態の下で、そのＰＮ接合部の温度によってアノードＡｔ−カソードＫｔ間の電圧ＶＦが変化するという性質を持っている。半導体チップ温度算出回路３３は、この性質を用いてＦＥＴ１、ＦＥＴ３の半導体チップ温度を算出する。
なお、便宜上ＦＥＴ２、ＦＥＴ４の半導体チップ温度は検出しない様態で説明しているが、必ずしもこの通りではなく、全ての電界効果トランジスタの半導体チップ温度を検出するものであっても、また、いずれか一つのみの半導体チップ温度を検出するものであっても良い。
【０１６２】
続いて、各温度ＴｍＬ、ＴｍＣ、Ｔｍｊは、スイッチング周波数調整手段である周波数調整器３４に入力する。周波数調整器３４は、これら入力した各温度に基づいて、電界効果トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４のスイッチング周波数の適正値を選択する。
この適正値の選択は、インダクタＬの温度あるいはエネルギ移行用キャパシタＣ０の温度が高温となり、規定動作温度範囲の上限に近付く場合に、スイッチング周波数を漸増させるよう調整することで行われる。
【０１６３】
このことを、図２１を用いて説明する。図２１（ａ）は、スイッチング周波数ｆｃとインダクタＬ、エネルギ移行用キャパシタＣ０の発熱量との関係を説明する模式図である。図２１（ａ）に示すように、スイッチング周波数ｆｃが低いほど発熱量は多く、スイッチング周波数ｆｃが高いほど発熱量は少なくなる。これは、実施の形態１にて説明したように、スイッチング周波数が高いほど、リップル電流成分である交流電流の振幅が低減して損失、即ち、発熱量が低減することに因る。同様に、エネルギ移行用キャパシタＣ０の発熱量が低減するのも交流電流の振幅が低減するためである。インダクタＬ、エネルギ移行用キャパシタＣ０の発熱量がスイッチング周波数ｆｃの増加に連れて累乗根で減少するのは、発熱量が主に交流電流の累乗に依存した値となるためである。
【０１６４】
図２１（ｂ）は、スイッチング周波数ｆｃとパワー半導体ユニットの発熱量との関係を説明する模式図である。図２１（ｂ）に示すように、スイッチング周波数ｆｃが低いほど発熱量は少なく、スイッチング周波数ｆｃが高いほど発熱量は多くなる。これは、スイッチング周波数が高いほど、所定時間当たりのスイッチング回数が増えることから、半導体スイッチ素子に生じるスイッチング損失と整流素子に生じる逆回復損失が増加するためである。なお、電界効果トランジスタは、半導体スイッチ素子と整流素子とが一体となった双方向導通デバイスである。
この図２１（ａ）と図２１（ｂ）の特性から、スイッチング周波数ｆｃが低いほどインダクタＬ、エネルギ移行用キャパシタＣ０は高温となり易く、スイッチング周波数ｆｃが高いほど半導体スイッチ素子と整流素子は高温となり易い。
【０１６５】
この特性から、周波数調整器３４は以下のように動作する。図２２は、周波数調整器３４の詳細な構成を示すブロック図である。図において、３４１は周波数調整テーブルＬ、３４２は周波数調整テーブルＣ、３４３は周波数調整テーブルｊである。また、３４４は選択処理手段である。
インダクタ温度算出回路３１からのインダクタ温度ＴｍＬは周波数調整テーブルＬ３４１に入力し、テーブル参照によってＴｍＬに適したスイッチング周波数候補ｆｃｌを出力する。このテーブルでは、インダクタＬの動作温度範囲Ｔｌ＿ｍｉｎからＴｌ＿ｍａｘの範囲で閾値Ｔｌ＿Ｆより低温時は初期値ｆｃ０を、閾値Ｔｌ＿Ｆ以上の高温時はＴｌ＿ｍａｘに対応してｆｃｌ＿ｍａｘとなるまでの間で漸増する設定としている。これは、図２１（ａ）のスイッチング周波数が高い場合にインダクタＬの発熱量が減少する特性に合わせて、高温時にはスイッチング周波数を漸増したいとするものである。
ここで、初期値ｆｃ０は、可聴周波数の上限以上の周波数であり、インダクタＬ、エネルギ移行用キャパシタＣ０、パワー半導体ユニットの何れも高温でなく、過熱の懸念なしに通常の動作を行う場合のスイッチング周波数の基本設定値である。
【０１６６】
同様に、キャパシタ温度算出回路３２からのキャパシタ温度ＴｍＣは、周波数調整テーブルＣ３４２に入力し、テーブル参照にてＴｍＣに適したスイッチング周波数候補ｆｃｃを出力する。このテーブルでは、キャパシタＣの動作温度範囲Ｔｃ＿ｍｉｎからＴｃ＿ｍａｘの範囲で閾値Ｔｃ＿Ｆより低温時は初期値ｆｃ０を、閾値Ｔｃ＿Ｆ以上の高温時はＴｃ＿ｍａｘに対応してｆｃｃ＿ｍａｘとなるまでの間で漸増する設定としている。これも上記のインダクタＬでの場合と同様に、スイッチング周波数が高い場合にエネルギ移行用キャパシタＣ０の発熱量が減少する特性に合わせて、高温時にはスイッチング周波数を漸増したいとするものである。
【０１６７】
また、半導体チップ温度算出回路３３からの、温度検出した内で最も高い半導体チップ温度Ｔｍｊを、周波数調整テーブルｊ３４３に入力し、テーブル参照にてＴｍｊに適したスイッチング周波数候補ｆｃｊを出力する。このテーブルでは、パワー半導体ユニットの動作温度範囲Ｔｊ＿ｍｉｎからＴｊ＿ｍａｘの範囲で閾値Ｔｊ＿Ｆより低温時は初期値ｆｃｊ＿ｍａｘを、閾値Ｔｊ＿Ｆ以上の高温時はＴｊ＿ｍａｘに対応してｆｃｊ＿ｍｉｎとなるまでの間で漸減する設定としている。
これは、図２１（ｂ）のスイッチング周波数が低い場合に、パワー半導体ユニットの発熱量が減少する特性に合わせて、高温時にはスイッチング周波数を漸減したいとするものである。
【０１６８】
続いて、選択処理手段３４４は、スイッチング周波数候補ｆｃｌ、ｆｃｃ、ｆｃｊを入力し、図２３に示す処理フローにしたがってスイッチング周波数指示値ｆｃ＿ｒｅｆを選択し出力する。
図２３の処理フローで、先ず、ステップＳ１０１にてスイッチング周波数暫定指示値ｆｃ＿ｔｍｐへｆｃｌとｆｃｃのいずれか大きい方の値を設定する。次に、ステップＳ１０２でスイッチング周波数暫定指示値ｆｃ＿ｔｍｐとスイッチング周波数候補ｆｃｊとの大小関係を比較して、ｆｃ＿ｔｍｐ≦ｆｃｊならばステップＳ１０４へ進む。反対に、ｆｃ＿ｔｍｐ＞ｆｃｊならばステップＳ１０３へ進む。ステップＳ１０３ではスイッチング周波数暫定指示値ｆｃ＿ｔｍｐへｆｃｊを設定する。
次に、ステップＳ１０４で暫定指示値ｆｃ＿ｔｍｐをスイッチング周波数指示値ｆｃ＿ｒｅｆへ設定する。このｆｃ＿ｒｅｆが選択処理手段３４４より出力される。
【０１６９】
これらの動作で、ステップＳ１０２での分岐とステップＳ１０３のスイッチング周波数暫定指示値ｆｃ＿ｔｍｐへのｆｃｊの設定は、インダクタＬ、あるいは、エネルギ移行用キャパシタＣ０が高温となってスイッチング周波数を漸増したい場合でも、パワー半導体ユニットの半導体チップ温度もまた高温であってスイッチング周波数を漸減したければ、後者を優先してスイッチング周波数指示値に選択するという動作を表している。
【０１７０】
次に、選択処理手段３４４からのスイッチング周波数指示値ｆｃ＿ｒｅｆは、周波数調整器３４の出力としてゲートＰＷＭ生成部１１ｂに入力する。ゲートＰＷＭ生成部１１ｂは、図９に示す実施の形態１のゲートＰＷＭ生成部１１と同様に、Ｌｄｕｔｙの値に対応してパルス幅変調し、ゲート駆動信号８（Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３、Ｇａｔｅ４）の原信号となる矩形状のゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４を生成出力する。
この時、搬送波の周波数、即ち、スイッチング周波数を上記スイッチング周波数指示値ｆｃ＿ｒｅｆに設定してゲートＰＷＭ信号を生成する。
上記に説明した内容を除く制御ユニット３の構成と動作は、実施の形態１で説明した制御ユニット３のものと同じであるため、説明を省略する。
【０１７１】
以上のように、本実施の形態４のＤＣ／ＤＣ電圧変換装置１によれば、変換主回路のエネルギ移行用キャパシタとインダクタとパワー半導体ユニットの温度に基づいて、パワー半導体ユニットのスイッチング周波数を調整する。このため、パワー半導体ユニットと比較して相対的に耐熱性が低い樹脂材料を用いてエネルギ移行用キャパシタやインダクタを構成したとしても、エネルギ移行用キャパシタやインダクタが高温となった際に、パワー半導体ユニットの半導体チップ温度の上昇が問題とならない範囲でスイッチング周波数を漸増し、キャパシタやインダクタが過熱して損傷しないよう保護することが可能となる。
【０１７２】
実施の形態５．
以下、本発明の実施の形態５におけるＤＣ／ＤＣ電圧変換装置を、図２４から図２７を用いて説明する。
本実施例では、ＤＣ／ＤＣ電圧変換装置が、実施の形態１で説明した形態のものと異なり、同時刻のスイッチオン、オフの状態が相補の関係となる２個で一組となる双方向に電流を導通可能なパワー半導体ユニットを３組有する変換主回路２を備えている。
パワー半導体ユニットが３組である変換主回路２を図２４に示す。図２４の変換主回路２は、パワー半導体ユニットである電界効果トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４、ＦＥＴ５、ＦＥＴ６、一次側平滑キャパシタＣ１、二次側平滑キャパシタＣ２、エネルギ移行用キャパシタＣ０ａ、Ｃ０ｂ、およびインダクタＬを備えている。
また、全てのパワー半導体ユニットは、直列に接続されている。ここで、インダクタＬのＦＥＴ４側接続端子の電圧をＶＬと表す。
【０１７３】
電界効果トランジスタは、制御ユニット３からのゲート駆動信号８にしたがってスイッチオン、スイッチオフの動作が制御される。制御ユニット３は、実施の形態１の図９と相似であって、変換制御部１０が算出したオンデューティの目標量ＬｄｕｔｙがゲートＰＷＭ生成部１１に入力する。ゲートＰＷＭ生成部１１は、Ｌｄｕｔｙの値に対応してパルス幅変調し、図２５（ａ）、図２６（ａ）、図２７（ａ）に示されるゲート駆動信号８（Ｇａｔｅ１、Ｇａｔｅ２、Ｇａｔｅ３、Ｇａｔｅ４、Ｇａｔｅ５、Ｇａｔｅ６）の原信号となる矩形状のゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４、Ｇｐｗｍ５、Ｇｐｗｍ６を生成出力する。
【０１７４】
ここで、図２５は、昇圧動作時でゲート駆動信号のオンデューティが１００／３％未満の場合の波形を図示する。（ａ）はゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替わりタイミングを示している。
同様に、図２６は、昇圧動作時でゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満の場合、図２７は、昇圧動作時でゲート駆動信号のオンデューティが１００×（２／３）％以上の場合の波形を図示する。それぞれ、（ａ）はゲート駆動信号、（ｂ）はインダクタ電流ＩＬ、（ｃ）はスイッチングモードとその切替わりタイミングを示している。
インダクタ電流ＩＬは、インダクタＬを正極側端子Ｐ１側接続端子からＦＥＴ４側接続端子の方向に流れる極性を正とする。
【０１７５】
ゲートＰＷＭ信号Ｇｐｗｍ１、Ｇｐｗｍ２、Ｇｐｗｍ３、Ｇｐｗｍ４、Ｇｐｗｍ５、Ｇｐｗｍ６は、ゲート駆動回路１２に入力する。ゲート駆動回路１２は、ゲートＰＷＭ信号の論理に応じて半導体スイッチ素子をオン、オフ動作させるゲート駆動信号８を出力する。
Ｇｐｗｍ１はＦＥＴ１、Ｇｐｗｍ２はＦＥＴ２、Ｇｐｗｍ３はＦＥＴ３、Ｇｐｗｍ４はＦＥＴ４、Ｇｐｗｍ５はＦＥＴ５、Ｇｐｗｍ６はＦＥＴ６にそれぞれ対応し、電界効果トランジスタのスイッチング動作を制御する。
【０１７６】
また、図示しないものの、ソース電位が個別である各電界効果トランジスタを動作させるよう、ゲート駆動回路１２はゲート駆動回路（１）１２１、ゲート駆動回路（２）１２２、ゲート駆動回路（３）１２３、ゲート駆動回路（４）１２４、ゲート駆動回路（５）１２５、ゲート駆動回路（６）１２６に分かれる。
ゲート電源回路１３は、６通りの相互に絶縁された電源電圧ＶＤ１、ＶＤ２、ＶＤ３、ＶＤ４、ＶＤ５、ＶＤ６を作り、それぞれのゲート駆動回路１２１から１２６に供給する。
【０１７７】
次に、このゲート駆動信号８による電圧変換の制御について説明する。
昇圧動作時：
１）オンデューティ１００／３％未満の場合：
先ず、昇圧動作時でゲート駆動信号のオンデューティが１００／３％未満である場合について説明する。図２５（ａ）において、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２が、Ｇａｔｅ３信号がハイの場合にＦＥＴ３がオンし、ドレインからソースに向けて電流が流れる。また、Ｇａｔｅ４信号がハイの場合にＦＥＴ４が、Ｇａｔｅ５信号がハイの場合にＦＥＴ５が、Ｇａｔｅ６信号がハイの場合にＦＥＴ６がオンするが、昇圧動作時には電流がソースからドレインに向けてＦＥＴ４、ＦＥＴ５、ＦＥＴ６に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
【０１７８】
ここで、Ｇａｔｅ１信号とＧａｔｅ６信号、Ｇａｔｅ２信号とＧａｔｅ５信号、Ｇａｔｅ３信号とＧａｔｅ４信号とは、互いにハイ、ローの論理が相反する相補信号である。図２５（ａ）に示す通り、ゲート駆動信号８は、相補信号として対を成す信号が３通り有って、互いの位相差が等間隔となっている。
この時、Ｇａｔｅ１からＧａｔｅ６のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＥ、Ｆ、Ｇ、Ｈの４種に分類され  Ｈ→Ｅ→Ｇ→Ｅ→Ｆ→Ｅ→Ｈ  の順に切替わる。
【０１７９】
スイッチングモードＨでは、ＦＥＴ３、ＦＥＴ５、ＦＥＴ６がオン、ＦＥＴ１、ＦＥＴ２、ＦＥＴ４がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ５→ＦＥＴ６→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ａから放出する。
また、ＦＥＴ３、ＦＥＴ５、ＦＥＴ６がオンであって電流が導通することから、エネルギ移行用キャパシタＣ０ａのＦＥＴ３側接続端子の電位はおよそＶＬ、ＦＥＴ５側接続端子の電位はおよそＶ２となる。
よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは、（Ｖ２−Ｖｃ０ａ）となる。ここで、Ｖｃ０ａは、エネルギ移行用キャパシタＣ０ａの両端電圧である。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側接続端子の電圧との差は、（Ｖ１−Ｖ２＋Ｖｃ０ａ）である。
【０１８０】
スイッチングモードＥでは、ＦＥＴ４、ＦＥＴ５、ＦＥＴ６がオン、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ４→ＦＥＴ５→ＦＥＴ６→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に流れ、インダクタＬに蓄積されたエネルギが放出される。
また、ＦＥＴ４、ＦＥＴ５、ＦＥＴ６がオンであって電流が導通することから、電圧ＶＬはおよそＶ２となる。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−Ｖ２）で負となり、インダクタ電流ＩＬは、ＩＬ≧０の状態で、負の方向へ向けて変化する。
【０１８１】
スイッチングモードＦでは、ＦＥＴ１、ＦＥＴ４、ＦＥＴ５がオン、ＦＥＴ２、ＦＥＴ３、ＦＥＴ６がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ４→ＦＥＴ５→エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ｂに蓄えられる。電気機器５には、平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
また、ＦＥＴ１、ＦＥＴ４、ＦＥＴ５がオンであって電流が導通することから、エネルギ移行用キャパシタＣ０ｂのＦＥＴ５側接続端子の電位はおよそＶＬ、ＦＥＴ１側接続端子の電位はおよそＶｃｏｍ＝０となる。
よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬ＝Ｖｃ０ｂとなる。ここでＶｃ０ｂは、エネルギ移行用キャパシタＣ０ｂの両端電圧である。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−Ｖｃ０ｂ）である。
【０１８２】
スイッチングモードＧでは、ＦＥＴ２、ＦＥＴ４、ＦＥＴ６がオン、ＦＥＴ１、ＦＥＴ３、ＦＥＴ５がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ４→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ２→エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ６→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に流れ、エネルギはエネルギ移行用キャパシタＣ０ａに蓄えられ、エネルギ移行用キャパシタＣ０ｂから放出される。
また、ＦＥＴ２、ＦＥＴ４、ＦＥＴ６がオンであって電流が導通することから、エネルギ移行用キャパシタＣ０ａのＦＥＴ４側接続端子の電位はおよそＶＬ、ＦＥＴ２側接続端子の電位はエネルギ移行用キャパシタＣ０ｂのＦＥＴ２側接続端子の電位とほぼ等しくなる。また、エネルギ移行用キャパシタＣ０ｂのＦＥＴ６側接続端子の電位はおよそＶ２となる。
よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは、（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ）となる。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ））である。
【０１８３】
ここで、Ｇａｔｅ１信号、Ｇａｔｅ２信号、Ｇａｔｅ３信号のオンデューティは等しい。その動作より、スイッチングモードＦ、Ｇ、Ｈにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０ｂ＝（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ）＝Ｖ２−Ｖｃ０ａの関係となる。よって、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２  となる。
このことから、インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、次の関係で表される。
【０１８４】
スイッチングモードＦ、Ｇ、Ｈ：Ｌ・ＩＬｒｐｌ＝ｔｏｎ・（Ｖ１−（２／３）・Ｖ２）                                                                  ・・（８ａ）
スイッチングモードＥ：  Ｌ・ＩＬｒｐｌ＝−ｔｏｆｆ・（Ｖ１−Ｖ２）・・（８ｂ）
【０１８５】
式（８ａ）と式（８ｂ）との左辺同士が等しいことから、次の関係が成り立つ。
【０１８６】
ｔｏｎ・（Ｖ１−（２／３）・Ｖ２）＝ｔｏｆｆ・（Ｖ２−Ｖ１）    ・・（９）
【０１８７】
上の式（９）を一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について整理すると次のようになる。
【０１８８】
（Ｖ２／Ｖ１）＝（ｔｏｎ＋ｔｏｆｆ）／（ｔｏｎ＋ｔｏｆｆ−ｔｏｎ＋ｔｏｎ・２／３）＝  １／（１−ｔｏｎ／Ｔ）                                    ・・（１０）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ／３
【０１８９】
上の式（１０）で、周期Ｔは、スイッチングモードＨ→Ｅ→Ｇ→Ｅ→Ｆ→Ｅ→Ｈ  の順に切替わって一周する期間を示しており、周期Ｔの内にｔｏｎ期間が３回、ｔｏｆｆ期間が３回含まれている。ｔｏｎ＋ｔｏｆｆはＴ／３となる。式（１０）の左辺（Ｖ２／Ｖ１）はＤＣ／ＤＣ電圧変換比である。
図２５に示されるゲート駆動信号のオンデューティが１００／３％未満の動作では、（ｔｏｎ／Ｔ）＜（１／３）であり、式（１０）に当てはめると、ＤＣ／ＤＣ電圧変換比は、３／２未満となる。よって、Ｖ２＜（Ｖ１・３／２）である。
【０１９０】
これらから、スイッチングモードＦ、Ｇ、Ｈでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶＬ＝Ｖ２・（２／３）＜Ｖ１、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは正の方向へ増加する。また、上述の通りスイッチングモードＥでは、インダクタ電流ＩＬは、ＩＬ≧０の状態で、負の方向へ向けて変化する。
【０１９１】
以上のように、スイッチングモードＨ→Ｅ→Ｇ→Ｅ→Ｆ→Ｅ→Ｈの切替わりにおいて、
スイッチングモードＦ、Ｇ、Ｈでは、インダクタ電流ＩＬは、ＩＬ≧０の状態から更に正の方向へ増加するよう変化し、
スイッチングモードＥでは、インダクタ電流ＩＬは、ＩＬ＜０の状態に向けて変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返されることとなる。
従って、電界効果トランジスタのスイッチング周波数に対してインダクタＬには３倍の周波数の交流電流が導通することとなる。
【０１９２】
２）オンデューティ１００／３％以上で１００×（２／３）％未満の場合：
次に、昇圧動作時でゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満である場合について説明する。
図２６（ａ）において、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２が、Ｇａｔｅ３信号がハイの場合にＦＥＴ３がオンし、ドレインからソースに向けて電流が流れる。
また、Ｇａｔｅ４信号がハイの場合にＦＥＴ４が、Ｇａｔｅ５信号がハイの場合にＦＥＴ５が、Ｇａｔｅ６信号がハイの場合にＦＥＴ６がオンするが、昇圧動作時には電流がソースからドレインに向けてＦＥＴ４、ＦＥＴ５、ＦＥＴ６に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
【０１９３】
Ｇａｔｅ１信号とＧａｔｅ６信号、Ｇａｔｅ２信号とＧａｔｅ５信号、Ｇａｔｅ３信号とＧａｔｅ４信号は、互いにハイ、ローの論理が相反する相補信号であり、ゲート駆動信号８は相補信号として対を成す信号が３通り有って、互いの位相差が等間隔となっている。
この時、Ｇａｔｅ１からＧａｔｅ６のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＦ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋの６種に分類され、Ｇ→Ｊ→Ｈ→Ｋ→Ｆ→Ｉ→Ｇの順に切替わる。
【０１９４】
スイッチングモードＦ、Ｇ、Ｈでの各電界効果トランジスタの状態、電流の導通経路、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは、上述の昇圧動作時のゲート駆動信号のオンデューティが１００／３％未満である場合と同じであるため、説明を省略する。
【０１９５】
スイッチングモードＩでは、ＦＥＴ１、ＦＥＴ２、ＦＥＴ４がオン、ＦＥＴ３、ＦＥＴ５、ＦＥＴ６がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ４→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ２→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、エネルギ移行用キャパシタＣ０ａにエネルギが蓄えられる。
電気機器５には平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
ＦＥＴ１、ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、エネルギ移行用キャパシタＣ０ａのＦＥＴ３側接続端子の電位はおよそＶｃｏｍ＝０、ＦＥＴ４側接続端子の電位はおよそＶＬとなる。よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶｃ０ａとなる。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧の差は、（Ｖ１−Ｖｃ０ａ）である。
【０１９６】
スイッチングモードＪでは、ＦＥＴ２、ＦＥＴ３、ＦＥＴ６がオン、ＦＥＴ１、ＦＥＴ４、ＦＥＴ５がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→ＦＥＴ２→エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ６→正極側端子Ｐ２→電気機器５→負極側端子Ｎ２の経路に流れ、エネルギ移行用キャパシタＣ０ｂからはエネルギが放出される。
ＦＥＴ２、ＦＥＴ３、ＦＥＴ６がオンして電流が導通することから、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは、エネルギ移行用キャパシタＣ０ｂのＦＥＴ２と接続する低電位側端子の電位と等しくなる。また、エネルギ移行用キャパシタＣ０ｂのＦＥＴ６と接続する高電位側端子の電位は、正極側端子Ｐ２の電圧Ｖ２と等しくなる。よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶＬ＝Ｖ２−Ｖｃ０ｂとなり、インダクタＬの電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−（Ｖ２−Ｖｃ０ｂ））である。
【０１９７】
スイッチングモードＫでは、ＦＥＴ１、ＦＥＴ３、ＦＥＴ５がオン、ＦＥＴ２、ＦＥＴ４、ＦＥＴ６がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ５→エネルギ移行用キャパシタＣ０ｂ→負極側端子Ｎ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ａから放出され、エネルギ移行用キャパシタＣ０ｂに蓄えられる。電気機器５には、平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
【０１９８】
ＦＥＴ１、ＦＥＴ３、ＦＥＴ５がオンして電流が導通することから、エネルギ移行用キャパシタＣ０ａのＦＥＴ４側接続端子の電位は、エネルギ移行用キャパシタＣ０ｂのＦＥＴ５側接続端子の電位と等しくなる。
また、エネルギ移行用キャパシタＣ０ａのＦＥＴ３側接続端子の電位は、およそＶＬとなる。エネルギ移行用キャパシタＣ０ｂのＦＥＴ１側接続端子の電位は、およそＶｃｏｍ＝０となる。
よって、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬ＝（Ｖｃ０ｂ−Ｖｃ０ａ）となる。インダクタＬの電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−（Ｖｃ０ｂ−Ｖｃ０ａ））である。
【０１９９】
ここで、Ｇａｔｅ１信号、Ｇａｔｅ２信号、Ｇａｔｅ３信号のオンデューティは等しい。その動作より、スイッチングモードＦ、Ｇ、Ｈにおける電圧ＶＬは時間平均的に等しくＶｃ０ｂ＝（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ）＝Ｖ２−Ｖｃ０ａ  の関係となる。
また、スイッチングモードＩ、Ｊ、Ｋにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０ａ＝（Ｖ２−Ｖｃ０ｂ）＝（Ｖｃ０ｂ−Ｖｃ０ａ）の関係となる。よって、ゲート駆動信号のオンデューティが１００／３％未満である場合と同様に、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２  となる。
このことから、インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、次の関係で表される。
【０２００】
スイッチングモードＦ、Ｇ、Ｈ：
Ｌ・ＩＬｒｐｌ＝（Ｔ／３−ｔｏｎ＋Ｔ／３）・（Ｖ１−（２／３）・Ｖ２）＝（（２／３）Ｔ−ｔｏｎ）・（Ｖ１−（２／３）・Ｖ２）                  ・・・（１１ａ）
スイッチングモードＩ、Ｊ、Ｋ：
Ｌ・ＩＬｒｐｌ＝−（ｔｏｎ−Ｔ／３）・（Ｖ１−（１／３）・Ｖ２）・・（１１ｂ）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ
【０２０１】
式（１１ａ）と式（１１ｂ）の左辺同士が等しいことから、次の関係が成り立つ。
【０２０２】
（（２／３）Ｔ−ｔｏｎ）・（Ｖ１−（２／３）・Ｖ２）＝−（ｔｏｎ−Ｔ／３）・（Ｖ１−（１／３）・Ｖ２）                                        ・・・（１２）
【０２０３】
上の式（１２）を一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について整理すると次のようになる。
【０２０４】
（Ｖ２／Ｖ１）＝Ｔ／（Ｔ−ｔｏｎ）＝１／（１−ｔｏｎ／Ｔ）    ・・・（１３）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ
【０２０５】
上の式（１３）で、周期Ｔは、スイッチングモードＧ→Ｊ→Ｈ→Ｋ→Ｆ→Ｉ→Ｇの順に切替わって一周する期間を示しており、周期Ｔの内にｔｏｎ期間が１回、ｔｏｆｆ期間が１回含まれている。ｔｏｎ＋ｔｏｆｆはＴとなる。式（１３）の左辺（Ｖ２／Ｖ１）はＤＣ／ＤＣ電圧変換比である。
図２６に示されるゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満の動作では、（１／３）≦（ｔｏｎ／Ｔ）＜（２／３）であり、式（１３）に当てはめると、ＤＣ／ＤＣ電圧変換比は、３／２以上で３未満となる。よって、（Ｖ１・３／２）≦Ｖ２＜（３・Ｖ１）である。
【０２０６】
これらから、スイッチングモードＦ、Ｇ、Ｈでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶ１から２・Ｖ１の範囲、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは、ＩＬ≧０の状態で、負の方向へ向けて変化する。
また、スイッチングモードＩ、Ｊ、Ｋでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶ１／２からＶ１の範囲、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは正の方向に増加する。
【０２０７】
以上のように、スイッチングモードＧ→Ｊ→Ｈ→Ｋ→Ｆ→Ｉ→Ｇの切替わりにおいて、
スイッチングモードＦ、Ｇ、Ｈでは、インダクタ電流ＩＬは、ＩＬ≧０の状態からＩＬ＜０の状態に向けて変化し、
スイッチングモードＩ、Ｊ、Ｋでは、インダクタ電流ＩＬは、更に正の方向へ増加するよう変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返されることとなる。
従って、電界効果トランジスタのスイッチング周波数に対してインダクタＬには３倍の周波数の交流電流が導通することとなる。
【０２０８】
３）オンデューティ１００×（２／３）％以上の場合：
次に、昇圧動作時でゲート駆動信号のオンデューティが１００×（２／３）％以上である場合について説明する。
図２７（ａ）において、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２が、Ｇａｔｅ３信号がハイの場合にＦＥＴ３がオンし、ドレインからソースに向けて電流が流れる。
また、Ｇａｔｅ４信号がハイの場合にＦＥＴ４が、Ｇａｔｅ５信号がハイの場合にＦＥＴ５が、Ｇａｔｅ６信号がハイの場合にＦＥＴ６がオンするが、昇圧動作時には電流がソースからドレインに向けてＦＥＴ４、ＦＥＴ５、ＦＥＴ６に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
【０２０９】
Ｇａｔｅ１信号とＧａｔｅ６信号、Ｇａｔｅ２信号とＧａｔｅ５信号、Ｇａｔｅ３信号とＧａｔｅ４信号とは、互いにハイ、ローの論理が相反する相補信号であり、ゲート駆動信号８は相補信号として対を成す信号が３通り有って、互いの位相差が等間隔となっている。
この時、Ｇａｔｅ１からＧａｔｅ６のゲート駆動信号のハイ、ローの論理の組合わせは、スイッチングモードＩ、Ｊ、Ｋ、Ｍの４種に分類され  Ｍ→Ｋ→Ｍ→Ｉ→Ｍ→Ｊ→Ｍ  の順に切替わる。
【０２１０】
スイッチングモードＩ、Ｊ、Ｋでの各電界効果トランジスタの状態、電流の導通経路、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは、上述の昇圧動作時でゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満である場合と同じであるため、説明を省略する。
【０２１１】
スイッチングモードＭでは、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３がオン、ＦＥＴ４、ＦＥＴ５、ＦＥＴ６がオフであって、
電流が、正極側端子Ｐ１→インダクタＬ→ＦＥＴ３→ＦＥＴ２→ＦＥＴ１→負極側端子Ｎ１の経路に流れ、インダクタＬにエネルギが蓄えられる。
また、ＦＥＴ３、ＦＥＴ２、ＦＥＴ１がオンして電流が導通することより、電圧ＶＬはおよそＶｃｏｍ＝０となることから、インダクタＬのＦＥＴ３側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は、（Ｖ１−０）で正となり、インダクタ電流ＩＬは更に正の方向に増加する。
電気機器５には、平滑キャパシタＣ２の両端電圧が印加され、平滑キャパシタＣ２からエネルギが供給される。
【０２１２】
ここで、Ｇａｔｅ１信号、Ｇａｔｅ２信号、Ｇａｔｅ３信号のオンデューティは等しい。その動作より、スイッチングモードＩ、Ｊ、Ｋにおける電圧ＶＬは時間平均的に等しく  Ｖｃ０ａ＝（Ｖ２−Ｖｃ０ｂ）＝（Ｖｃ０ｂ−Ｖｃ０ａ）  の関係となる。
よって、ゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満である場合と同様に、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２となる。
このことから、インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆは、次の関係で表される。
【０２１３】
スイッチングモードＭ：  Ｌ・ＩＬｒｐｌ＝（Ｔ／３−ｔｏｆｆ）・Ｖ１・・（１４ａ）
スイッチングモードＩ、Ｊ、Ｋ：Ｌ・ＩＬｒｐｌ＝−ｔｏｆｆ・（Ｖ１−（１／３）・Ｖ２）                                                              ・・（１４ｂ）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ
【０２１４】
式（１４ａ）と式（１４ｂ）の左辺同士が等しいことから、次の関係が成り立つ。
【０２１５】
（Ｔ／３−ｔｏｆｆ）・Ｖ１＝−ｔｏｆｆ・（Ｖ１−（１／３）・Ｖ２）・・（１５）
【０２１６】
上の式（１５）を一次側端子電圧Ｖ１と二次側端子電圧Ｖ２について整理すると次のようになる。
【０２１７】
（Ｖ２／Ｖ１）＝Ｔ／ｔｏｆｆ＝Ｔ／（Ｔ−ｔｏｎ）＝１／（１−ｔｏｎ／Ｔ）
・・（１６）
但し、ｔｏｎ＋ｔｏｆｆ＝Ｔ
【０２１８】
上の式（１６）で周期Ｔは、スイッチングモードＭ→Ｋ→Ｍ→Ｉ→Ｍ→Ｊ→Ｍの順に切替わって一周する期間を示しており、周期Ｔの内にｔｏｎ期間が１回、ｔｏｆｆ期間が１回含まれている。ｔｏｎ＋ｔｏｆｆはＴとなる。式（１６）の左辺（Ｖ２／Ｖ１）はＤＣ／ＤＣ電圧変換比である。
図２７に示されるゲート駆動信号のオンデューティが１００×（２／３）％以上の動作では、（２／３）≦（ｔｏｎ／Ｔ）であり、式（１６）に当てはめると、ＤＣ／ＤＣ電圧変換比は３以上となる。よって、（３・Ｖ１）≦Ｖ２である。
【０２１９】
これらから、スイッチングモードＩ、Ｊ、Ｋでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬ＝（Ｖ２／３）≧Ｖ１である。インダクタＬの正極側端子Ｐ１側接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは、ＩＬ≧０の状態で、負の方向へ向けて変化する。
また、上述の通りスイッチングモードＭではインダクタ電流ＩＬは更に正の方向に増加する。
【０２２０】
以上のように、スイッチングモードＭ→Ｋ→Ｍ→Ｉ→Ｍ→Ｊ→Ｍの切替わりにおいて、
スイッチングモードＩ、Ｊ、Ｋでは、インダクタ電流ＩＬは、ＩＬ≧０の状態からＩＬ＜０の状態に向けて変化し、
スイッチングモードＭでは、インダクタ電流ＩＬは、ＩＬ≧０の状態から更に正の方向に増加する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返されることとなる。
従って、電界効果トランジスタのスイッチング周波数に対してインダクタＬには３倍の周波数の交流電流が導通することとなる。
また、式（１０）、式（１３）、式（１６）は等しいものであり、即ち、オンデューティが何れの値であっても無関係にオンデューティの変化に合わせて連続的にＤＣ／ＤＣ電圧変換比は調整される。
【０２２１】
次に、降圧動作時について説明する。
降圧動作時：
本実施例においても、実施の形態１で説明した昇圧時と降圧時との動作の対称性を持つ。本実施例での降圧時の動作は、電圧Ｖ１≦電圧Ｖ２の関係で、ＤＣ／ＤＣ電圧変換装置１の二次側に接続した電気機器５が発生する電力をＶ２からＶ１へＤＣ／ＤＣ電圧変換して直流電源４で回収する。
ゲート駆動信号８の波形は、図２５（ａ）、図２６（ａ）、図２７（ａ）に示されるものであって、昇圧動作時と同じである。即ち、
図２５（ａ）は、ゲート駆動信号のオンデューティが１００／３％未満の場合、
図２６（ａ）は、ゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満の場合、
図２７（ａ）は、ゲート駆動信号のオンデューティが１００×（２／３）％以上の場合のゲート駆動信号の波形となる。
【０２２２】
Ｇａｔｅ４信号がハイの場合にＦＥＴ４が、Ｇａｔｅ５信号がハイの場合にＦＥＴ５が、Ｇａｔｅ６信号がハイの場合にＦＥＴ６がオンし、ドレインからソースに向けて電流が流れる。
また、Ｇａｔｅ１信号がハイの場合にＦＥＴ１が、Ｇａｔｅ２信号がハイの場合にＦＥＴ２が、Ｇａｔｅ３信号がハイの場合にＦＥＴ３がオンするが、降圧動作時には電流がソースからドレインに向けてＦＥＴ１、ＦＥＴ２、ＦＥＴ３に内在する寄生ダイオードの替わりにトランジスタ部分を流れる。
【０２２３】
Ｇａｔｅ１からＧａｔｅ６のゲート駆動信号のハイ、ローの論理の組合わせは、ゲート駆動信号のオンデューティが１００／３％未満では図２５（ｃ）の、ゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満では図２６（ｃ）の、ゲート駆動信号のオンデューティが１００×（２／３）％以上では図２７（ｃ）の通りとなる。
即ち、スイッチングモードは  Ｅ、Ｆ、Ｇ、Ｈ、Ｉ、Ｊ、Ｋ、Ｍの８通りとなる。
【０２２４】
スイッチングモードＥでは、
電流が、正極側端子Ｐ２→ＦＥＴ６→ＦＥＴ５→ＦＥＴ４→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、インダクタＬにエネルギが蓄えられる。また、ＦＥＴ４、ＦＥＴ５、ＦＥＴ６がオンして電流が導通することから、電圧ＶＬはおよそＶ２となる。インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は（Ｖ１−Ｖ２）で負となり、インダクタ電流ＩＬは、ＩＬ＜０の状態で更に負の方向に増加する。
【０２２５】
スイッチングモードＦでは、
電流が、移行用キャパシタＣ０ｂ→ＦＥＴ５→ＦＥＴ４→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ｂから放出される。
また、ＦＥＴ１、ＦＥＴ４、ＦＥＴ５がオンして電流が導通することから、電圧ＶＬ＝Ｖｃ０ｂとなる。
【０２２６】
スイッチングモードＧでは、
電流が、正極側端子Ｐ２→ＦＥＴ６→エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ２→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ４→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ｂに蓄えられ、エネルギ移行用キャパシタＣ０ａから放出される。
また、ＦＥＴ２、ＦＥＴ４、ＦＥＴ６がオンして電流が導通することから、電圧ＶＬはおよそ（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ）となる。
【０２２７】
スイッチングモードＨでは、
電流が、正極側端子Ｐ２→ＦＥＴ６→ＦＥＴ５→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ａに蓄えられる。
また、ＦＥＴ３、ＦＥＴ５、ＦＥＴ６がオンして電流が導通することから、電圧ＶＬはおよそ（Ｖ２−Ｖｃ０ａ）となる。
【０２２８】
スイッチングモードＩでは、
電流が、エネルギ移行用キャパシタＣ０ａ→ＦＥＴ４→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１→ＦＥＴ２の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ａから放出される。
また、ＦＥＴ１、ＦＥＴ２、ＦＥＴ４がオンして電流が導通することから、電圧ＶＬはおよそ、Ｖｃ０ａとなる。
【０２２９】
スイッチングモードＪでは、
電流が、正極側端子Ｐ２→ＦＥＴ６→エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ２→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ｂに蓄えられる。
また、ＦＥＴ２、ＦＥＴ３、ＦＥＴ６がオンして電流が導通することから、電圧ＶＬはおよそ（Ｖ２−Ｖｃ０ｂ）となる。
【０２３０】
スイッチングモードＫでは、
電流が、エネルギ移行用キャパシタＣ０ｂ→ＦＥＴ５→エネルギ移行用キャパシタＣ０ａ→ＦＥＴ３→インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１の経路に流れ、エネルギがエネルギ移行用キャパシタＣ０ｂから放出しエネルギ移行用キャパシタＣ０ａに蓄えられる。
また、ＦＥＴ１、ＦＥＴ３、ＦＥＴ５がオンして電流が導通することから、電圧ＶＬはおよそ（Ｖｃ０ｂ−Ｖｃ０ａ）となる。
【０２３１】
スイッチングモードＭでは、
電流が、インダクタＬ→正極側端子Ｐ１→直流電源４→負極側端子Ｎ１→ＦＥＴ１→ＦＥＴ２→ＦＥＴ３の経路に流れ、エネルギがインダクタＬから放出される。
また、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３がオンして電流が導通することから、電圧ＶＬはおよそ、Ｖｃｏｍ＝０となる。
インダクタＬのＦＥＴ４側接続端子の電圧ＶＬと正極側端子Ｐ１側の接続端子の電圧との差は（Ｖ１−０）で正となり、インダクタ電流ＩＬは、ＩＬ＜０の状態で正の方向に向けて変化する。
【０２３２】
続いて、ゲート駆動信号のオンデューティの各範囲と、対応するスイッチングモードの切替わりについて説明する。
１）オンデューティ１００／３％未満の場合：
ゲート駆動信号のオンデューティが１００／３％未満では図２５（ｃ）示されるように、スイッチングモードＨ→Ｅ→Ｇ→Ｅ→Ｆ→Ｅ→Ｈの順に切替わって、周期Ｔで一周する。
昇圧動作時と同様に、スイッチングモードＦ、Ｇ、Ｈにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０ｂ＝（Ｖ２−Ｖｃ０ｂ＋Ｖｃ０ａ）＝Ｖ２−Ｖｃ０ａの関係となる。よって、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２  となる。
インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆ、一次側端子電圧Ｖ１、二次側端子電圧Ｖ２には、式（８ａ）、式（８ｂ）、式（９）の関係が成り立つ。
【０２３３】
従って、ＤＣ／ＤＣ電圧変換装置１の電圧変換比（Ｖ２／Ｖ１）は、式（１０）で示されるものとなる。
ゲート駆動信号のオンデューティが１００／３％未満の動作では、ｔｏｎ／Ｔ＜（１／３）であり、式（１０）に当てはめるとＤＣ／ＤＣ電圧変換比は（３／２）未満となる。よって、Ｖ２＜（Ｖ１×３／２）である。即ち、一次側端子電圧Ｖ１は、二次側端子電圧Ｖ２の（２／３）倍より高く１倍よりも低い電圧へ降圧される。
【０２３４】
これらから、スイッチングモードＦ、Ｇ、Ｈでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬ＝（２／３）・Ｖ２＜Ｖ１、インダクタＬの正極側端子Ｐ１側接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは正の方向へ増加する。
スイッチングモードＥでは、上述のように負の方向へ増加する。
以上のように、スイッチングモードＨ→Ｅ→Ｇ→Ｅ→Ｆ→Ｅ→Ｈの切替わりにおいて、
スイッチングモードＦ、Ｇ、Ｈでは、インダクタ電流ＩＬは、ＩＬ＜０の状態からＩＬ≧０の状態に向けて変化し、
スイッチングモードＥでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から、更に負の方向に向けて増加する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返され、インダクタＬには電界効果トランジスタのスイッチング周波数に対して３倍の周波数の交流電流が導通することとなる。
【０２３５】
２）オンデューティ１００／３％以上で１００×（２／３）％未満の場合：
次に、ゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満である場合は、図２６（ｃ）示されるように、スイッチングモードＧ→Ｊ→Ｈ→Ｋ→Ｆ→Ｉ→Ｇの順に切替わって、周期Ｔで一周する。
昇圧動作時と同様に、スイッチングモードＦ、Ｇ、Ｈにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２  となる。
インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆ、一次側接続端子電圧Ｖ１、二次側接続端子電圧Ｖ２には式（１１ａ）、式（１１ｂ）、式（１２）  の関係が成り立つ。
【０２３６】
従って、ＤＣ／ＤＣ電圧変換装置１の電圧変換比（Ｖ２／Ｖ１）は、式（１３）で示されるものとなる。
ゲート駆動信号のオンデューティが１００／３％以上で１００×（２／３）％未満である動作では、（１／３）≦（ｔｏｎ／Ｔ）＜（２／３）であり、式（１３）に当てはめるとＤＣ／ＤＣ電圧変換比は、３／２以上で３未満となる。よって、（Ｖ１・３／２）≦Ｖ２＜（３・Ｖ１）である。即ち、一次側端子電圧Ｖ１は二次側端子電圧Ｖ２の（１／３）倍より高く（２／３）倍以下の電圧へ降圧される。
【０２３７】
これらから、スイッチングモードＦ、Ｇ、Ｈでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶ１から２・Ｖ１の範囲であり、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは更に負の方向へ増加する。
スイッチングモードＩ、Ｊ、Ｋでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬは（１／２）・Ｖ１からＶ１の範囲であり、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は正となり、インダクタ電流ＩＬは、ＩＬ＜０の状態で正の方向へ向けて変化する。
【０２３８】
以上のように、スイッチングモードＧ→Ｊ→Ｈ→Ｋ→Ｆ→Ｉ→Ｇの切替わりにおいて、
スイッチングモードＦ、Ｇ、Ｈでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から、更に負の方向に向けて増加し、
スイッチングモードＩ、Ｊ、Ｋでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から、ＩＬ≧０の状態に向けて変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返され、インダクタＬには電界効果トランジスタのスイッチング周波数に対して３倍の周波数の交流電流が導通することとなる。
【０２３９】
３）オンデューティ１００×（２／３）％以上の場合：
更に、ゲート駆動信号のオンデューティが１００×（２／３）％以上である場合は、図２７（ｃ）示されるように、スイッチングモードＭ→Ｋ→Ｍ→Ｉ→Ｍ→Ｊ→Ｍの順に切替わって、周期Ｔで一周する。
昇圧動作時と同様に、スイッチングモードＩ、Ｊ、Ｋにおける電圧ＶＬは時間平均的に等しく、Ｖｃ０ａ＝（Ｖ２−Ｖｃ０ｂ）＝（Ｖｃ０ｂ−Ｖｃ０ａ）の関係となる。よって、Ｖｃ０ｂ＝（２／３）・Ｖ２、Ｖｃ０ａ＝（１／３）・Ｖ２  となる。
インダクタＬの両端の電位差、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３のスイッチオン時間ｔｏｎ、スイッチオフ時間ｔｏｆｆ、一次側端子電圧Ｖ１、二次側端子電圧Ｖ２には、式（１４ａ）、式（１４ｂ）、式（１５）の関係が成り立つ。
【０２４０】
従って、ＤＣ／ＤＣ電圧変換装置１の電圧変換比（Ｖ２／Ｖ１）は、式（１６）で示されるものとなる。
ゲート駆動信号のオンデューティが１００×（２／３）％以上の動作では、（２／３）≦ｔｏｎ／Ｔであり、式（１６）に当てはめるとＤＣ／ＤＣ電圧変換比は３以上となる。よって、（３×Ｖ１）≦Ｖ２である。即ち、一次側端子電圧Ｖ１は、二次側端子電圧Ｖ２の（１／３）倍より低い電圧へ降圧される。
【０２４１】
これらから、スイッチングモードＩ、Ｊ、Ｋでは、インダクタＬのＦＥＴ４側接続端子の電圧ＶＬはＶ１≦ＶＬ、インダクタＬの正極側端子Ｐ１側の接続端子の電圧がＶ１である。よって、ＶＬを基準としてインダクタＬの両端間の電位差は負となり、インダクタ電流ＩＬは更に負の方向へ増加する。
スイッチングモードＭでは、上述のようにインダクタ電流ＩＬは、ＩＬ＜０の状態からＩＬ≧０の状態へ向けて変化する。
【０２４２】
以上のように、スイッチングモードＭ→Ｋ→Ｍ→Ｉ→Ｍ→Ｊ→Ｍの切替わりにおいて、
スイッチングモードＩ、Ｊ、Ｋでは、インダクタ電流ＩＬは、更に負の方向へ増加し、
スイッチングモードＭでは、インダクタ電流ＩＬは、ＩＬ＜０の状態から、ＩＬ≧０の状態へ向けて変化する。
このことから、電界効果トランジスタのスイッチング周期Ｔに亘ってインダクタ電流ＩＬの増加、減少はＴ／３周期で３回繰り返され、インダクタＬには、電界効果トランジスタのスイッチング周波数に対して３倍の周波数の交流電流が導通することとなる。
【０２４３】
以上で説明した動作内容の通り、本実施の形態５のＤＣ／ＤＣ電圧変換装置は、昇圧時と降圧時のいずれの場合も電界効果トランジスタのスイッチング周波数に対してインダクタＬには３倍の周波数の交流電流が導通する。
従って、実施の形態１でのＤＣ／ＤＣ電圧変換装置と比較して、インダクタＬのリップル電流成分の周波数が更に高くなるため、インダクタＬのインダクタンスを下げることが可能となり、インダクタの容積と重量が従来技術に基づくものに比べ格段に低減する。
【０２４４】
また、実施の形態１の変形例として説明したように、インダクタＬに流れる交流成分の周波数を、可聴周波数の上限以上と設定する場合は、電界効果トランジスタのスイッチング周波数を実施の形態１の場合より低い値に設定してもよいので、そのスイッチング損失等を実施の形態１の場合より低減させることができるという利点がある。
【０２４５】
更に、この他も実施の形態１と同様の効果を得ることができる。即ち、電界効果トランジスタには、ワイドバンドギャップの半導体材料によるものを適用することから、ＤＣ／ＤＣ電圧変換装置の出力電力容量を増加してパワー半導体ユニットで生じる損失が増えたとしても、パワー半導体ユニットの耐熱温度が高くなることから、取り扱い可能な出力電力容量を拡大し、電力密度が向上しつつも、小型で軽量なＤＣ／ＤＣ電圧変換装置を実現可能である。
また、インダクタＬとエネルギ移行用キャパシタＣ０ａ、Ｃ０ｂ、平滑キャパシタＣ１、Ｃ２で顕著であった耳障りな可聴騒音の発生を解消できる。
【０２４６】
以上のように、本発明に関する実施例を実施の形態１から実施の形態５によって説明したが、これらは本発明の好適な実施事例を例示したものに過ぎない。
本発明は、これら実施の形態例の構成、動作に限定されるものでなく、本発明の範囲内にある限り、別な構成、動作へ変更を加えて実施してもよい。
【０２４７】
例えば、実施の形態１、５で説明した図３、図１１、図２４に記載の変換主回路２の構成は一例であって、必ずしもこれに限定されない。実施の形態１の変換主回路は、例えば、図２８に示す形態へ変更し得る。
但し、図２８の回路では、ＦＥＴ１とＦＥＴ２、およびＦＥＴ３とＦＥＴ４が、それぞれ組となって、各組をなす一対のＦＥＴが相補の関係で、オンオフ制御がなされる。
更に、図１２に示される外観はＤＣ／ＤＣ電圧変換装置１の構成部材を配置した好例であって、各構成部材の容積や強度等によっては本発明の範囲の中で別な形態を取り得るものである。
【符号の説明】
【０２４８】
１  ＤＣ／ＤＣ電圧変換装置、２  変換主回路、３  制御ユニット、４  直流電源、
５  電気機器、８  ゲート駆動信号、１１，１１ａ，１１ｂ  ゲートＰＷＭ生成部、
１２，１２ａ  ゲート駆動回路、１５  冷却ヒートシンク、１９  パワーモジュール、
２３  回路切替え器、２５，２６  スイッチオフ回路、
２７１，２７３  温度検出用ダイオード、２８  インダクタ温度検出器、
２９  キャパシタ温度検出器、３１  インダクタ温度算出器、３４  周波数調整器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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