(57)【要約】【課題】本発明は、リード動作時やリセット動作時の動作マージンを向上させた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、複数の第１の配線、前記第１の配線に交差する複数の第２の配線、並びに前記第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、前記メモリセルのアクセス時において、前記第１の配線に流れる電流量を検知し、この電流量に基づいて前記第１又は第２の配線の電圧を調整する制御手段とを備えたことを特徴とする。【選択図】図７
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【特許請求の範囲】
【請求項１】
複数の第１の配線、前記第１の配線に交差する複数の第２の配線、並びに前記第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、
前記メモリセルのアクセス時において、前記第１の配線に流れる電流量を検知し、この電流量に基づいて前記第１又は第２の配線の電圧を調整する制御手段と
を備えた
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御手段は、アクセスする前記メモリセルのアドレス情報に基づいて、前記第１又は第２の配線の電圧を調整する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御手段から送信される制御信号に基づいて前記第２の配線の電圧を制限するクランプ回路を備えた
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御手段から送信される制御信号に基づいて前記第１の配線の電圧を所定のレベルに調整する定電圧回路を備えた
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項５】
前記制御手段は、
前記第１の配線に流れる電流を検知し、この電流量に基づいてデジタルデータを生成し出力するアナログ／デジタル変換部と、
前記デジタルデータ及び前記アドレス情報に基づいて前記制御信号を生成し出力する制御信号発生部と
を備えた
ことを特徴とする請求項３又は４記載の不揮発性半導体記憶装置。
【請求項６】
前記制御手段は、前記第１の配線及び前記定電圧回路間の配線経路と同等の構造を持つレプリカ回路を有し、前記第１の配線に流れる電流に応じた電流を前記レプリカ回路に流し、このレプリカ回路によって生じる電圧降下に基づいて、前記定電圧回路を制御する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項７】
前記制御手段は、所定の第１の電圧から前記レプリカ回路によって生じる電圧降下を差し引いた第２の電圧を記憶する記憶回路を有し、リード／セット／リセット動作に先立って、リード／セット／リセット動作時に前記第１の配線に印加したい所望の電圧を前記第１の電圧にするとともに、前記第２の電圧を前記記憶回路に記憶し、
前記定電圧回路は、リード／セット／リセット動作時、前記記憶回路に記憶された第２の電圧に基づいて前記第１の配線の電圧を調整する
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記制御手段は、前記レプリカ回路に前記第１の配線に流れる電流に応じた電流を流すミラー回路を有し、
前記ミラー回路は、リード／セット／リセットの各動作に応じてミラー比が切り替わる
ことを特徴とする請求項６又は７記載の不揮発性半導体記憶装置。
【請求項９】
前記制御手段は、選択メモリセルのアドレスに応じて、前記第１の電圧を調整する電圧発生回路を有する
ことを特徴とする請求項６~８のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１０】
セット／リセット動作中に、前記第２の配線の電流を検知し、この第２の配線に接続された前記メモリセルがセット／リセット状態に移行したか否かを判別するセル電流検知回路を備える
ことを特徴とする請求項６〜９のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１１】
１つの前記第１の配線に接続された複数のメモリセルの一方に対し、セット／リセットの各動作に必要な電圧を供給すると同時に前記セル電流検知回路でセット／リセット状態に移行したことを検出した残りのメモリセルに対しベリファイ動作に必要な電圧を供給する電圧供給回路を有する
ことを特徴とする請求項１０記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗値をデータとして記憶する可変抵抗素子を用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１）。
【０００４】
この抵抗変化型メモリはトランジスタに替えてショットキーダイオードと可変抵抗素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
【０００５】
しかし、この抵抗変化型メモリの場合、可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態に変化させるリセット動作時と、この抵抗変化素子の抵抗状態を検知するリード動作時とにおいて、抵抗変化型メモリ及び配線に比較的大きな電流が流れる。そのため配線抵抗による電圧降下の影響が無視できなくなる。すなわちアクセスする場所によって電圧降下の影響に差が生じるため、リードマージンやリセットマージンが低下することになる。また同時アクセスビット数も制限されるという問題も生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３４４３４９号、段落００２１
【特許文献２】特開２００５−５２２０４５号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、リード動作時やリセット動作時の動作マージンを向上させた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、複数の第１の配線、前記第１の配線に交差する複数の第２の配線、並びに前記第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、前記メモリセルのアクセス時において、前記第１の配線に流れる電流量を検知し、この電流量に基づいて前記第１又は第２の配線の電圧を調整する制御手段とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、リード動作時やリセット動作時の動作マージンを向上させた不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る不揮発性メモリのブロック図である。
【図２】同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。
【図３】図２におけるI-I´線で切断して矢印方向にメモリセル１個分の断面図である。
【図４】同実施形態に係る不揮発性メモリの可変抵抗素子の一例を示す模式的な断面図である。
【図５】同実施形態に係る不揮発性メモリのメモリセルアレイの回路図である。
【図６】同実施形態に係る不揮発性メモリにおけるリード動作時の動作波形図である。
【図７】同実施形態に係る不揮発性メモリのメモリセルアレイとその周辺回路を示す回路図である。
【図８】同実施形態に係る不揮発性メモリにおけるアドレス割り付けの概要図である。
【図９】同実施形態に係る不揮発性メモリのスイッチ制御信号の真理値表である。
【図１０】同実施形態に係る不揮発性メモリのビット線電圧制御回路のラッチ回路の回路図である。
【図１１】同実施形態に係る不揮発性メモリのビット線電圧制御回路の論理回路群の回路図である。
【図１２】同実施形態に係る不揮発性メモリにおけるリセット動作時の動作波形図である。
【図１３】本発明の第２の実施形態に係る不揮発性メモリのメモリセルアレイとその周辺回路の一部を示す回路図である。
【図１４】同実施形態に係る不揮発性メモリにおけるリード動作時の動作波形図である。
【図１５】同実施形態に係る不揮発性メモリにおけるリセット動作時の動作波形図である。
【図１６】本実施形態に係る不揮発性メモリにおけるリード時の動作波形図である。
【図１７】本実施形態に係る不揮発性メモリにおけるリセット時の動作波形図である。
【図１８】本発明の第３の実施形態に係る不揮発性メモリのメモリセルアレイとその周辺回路の一部を示す回路図である。
【図１９】本実施形態に係る不揮発性メモリにおけるリード時の動作波形図である。
【図２０】本発明の第４の実施形態に係る不揮発性メモリの動作を説明する概略図である。
【図２１】本実施形態に係る不揮発性メモリのセル電流自動検出回路の回路図である。
【図２２】本実施形態に係る不揮発性メモリのセル電流自動検出回路の動作波形図である。
【図２３】比較例に係る不揮発性メモリのメモリセルアレイとその周辺回路の一部を示す回路図である。
【図２４】同不揮発性メモリにおける動作波形図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る不揮発性メモリのブロック図である。
【００１３】
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１４】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。
【００１５】
また、ステートマシン７によって電圧供給回路であるパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、どのメモリ層へのアクセスかを判定し、そのメモリ層に対応するパラメータを用いて、パルスジェネレータ９からのパルスの高さ・幅を制御する。このパラメータは、メモリ層毎の書き込み等の特性を把握した上で、各メモリ層の書き込み特性が均一になるように求められた値であり、メモリセルに保存されている。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１６】
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１７】
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１８】
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
【００１９】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００２０】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２１】
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
【００２２】
図４は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式AxMyXz（AとMは互いに異なる元素）で表され、例えばスピネル構造（AM2O4）、イルメナイト構造（AMO3）、デラフォサイト構造（AMO2）、LiMoN2構造（AMN2）、ウルフラマイト構造（AMO4）、オリビン構造（A2MO4）、ホランダイト構造（AxMO2）、ラムスデライト構造（AxMO2）、ペロブスカイト構造（AMO3）等の結晶構造を持つ材料により構成される。
【００２３】
図４の例では、AがZn、MがMn、XがOである。記録層１２内の小さな白丸は拡散イオン（Zn）、大きな白丸は陰イオン（O）、小さな黒丸は遷移元素イオン（Mn）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１２から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２４】
図５は、図１に示すメモリセルアレイ１の詳細を示す等価回路図である。なお、ここでは、非オーミック素子ＮＯとしてダイオードＤｉを用い、説明を簡単にするため、１層構造であるとして説明する。
【００２５】
図５において、メモリセルアレイ１のメモリセルＭＣは、直列接続されたダイオードＤｉ及び可変抵抗素子ＶＲにより構成されている。ダイオードＤｉのカソードは、ワード線ＷＬに接続され、アノードは、可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬには、カラム制御回路２のセンスアンプＳ／Ａが設けられている。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いることができる。また、ワード線ＷＬには、ロウ制御回路３のワード線ドライバＤＲＶが設けられている。このワード線ドライバＤＲＶは、データ書き込み／消去、あるいはデータ読み出しに必要な電圧をワード線ＷＬに供給するものである。
【００２６】
なお、メモリセルＭＣは、個別に選択されても、選択されたワード線ＷＬにつながる複数のメモリセルＭＣのデータが一括で読み出される形式でも良い。また、メモリセルアレイ１は、図５に示した回路とは、ダイオードＤｉの極性を逆にして、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるようにしても良い。
【００２７】
次に、以上のような構成された不揮発性メモリの動作について説明する。
【００２８】
いま、図５の点線円で示すように、ワード線ＷＬ４及びビット線ＢＬ２につながるメモリセルＭＣａとワード線ＷＬ４及びビット線ＢＬ３につながるメモリセルＭＣｂとを選択メモリセルとして、これらメモリセルＭＣａ、ＭＣｂにアクセスする場合を想定する。
【００２９】
データの消去（“１”データの書き込み）は、例えば、選択ワード線ＷＬ４を接地電圧Ｖｓｓ、その他のワード線ＷＬに書き込み電圧Ｖｗｒよりも０．８Ｖ程度低い電圧Ｖｕｘを印加し、選択ビット線ＢＬ２及びＢＬ３に書き込み電圧Ｖｗｒ、その他のビット線ＢＬに接地電圧Ｖｓｓよりも０．８Ｖ程度高い電圧Ｖｕｂを印加し、１μＡ〜１０μＡ程度の電流を５００ｎｓ〜２μｓだけ流すリセット動作によって行う。
【００３０】
データの書き込み（“０”データの書き込み）は、例えば、選択ワード線ＷＬ４に接地電圧Ｖｓｓ、その他のワード線ＷＬに書き込み電圧Ｖｗｒよりも０．８Ｖ程度低い電圧Ｖｕｘを印加し、選択ビット線ＢＬ２及びＢＬ３に書き込み電圧Ｖｗｒ、その他のビット線ＢＬに接地電圧Ｖｓｓよりも０．８Ｖ程度高い電圧Ｖｕｂを印加し、１０ｎＡ程度の電流を１０ｎｓ〜１００ｎｓだけ流すセット動作によって行う。
【００３１】
データの読み出しは、例えば、選択ワード線ＷＬ４及び非選択ビット線ＢＬに接地電位に近い電圧Ｖｓｓｒｏｗ、選択ビット線ＢＬ２、ＢＬ３及び非選択ワード線ＷＬに電圧Ｖｕｘを印加するリード動作によって行う。この時の電圧Ｖｕｘ−Ｖｓｓｒｏｗは、選択メモリセルＭＣａ及びＭＣｂの可変抵抗素子ＶＲの抵抗状態が変化しない程度の電圧となっている。この時、センスアンプＳ／Ａが選択メモリセルＭＣａ及びＭＣｂを流れる電流Ｉｃｅｌｌａ及びＩｃｅｌｌｂをモニタリングし、メモリセルＭＣａ及びＭＣｂの可変抵抗素子ＶＲの抵抗状態が低抵抗状態（“０”データ）か高抵抗状態（“１”データ）かを判別する。
【００３２】
次に、上述したセット／リセット動作、リード動作を実現する不揮発性メモリのメモリセル及びその周辺回路の説明を行うが、その前に、図２３及び図２４を参照しながら比較例に係る不揮発性メモリについて触れておく。
【００３３】
図２３は、比較例に係る不揮発性メモリのメモリセルアレイ及びその周辺回路を示す回路図である。
【００３４】
メモリセルアレイ１の複数のビット線ＢＬは、それぞれに接続されたメモリセルＭＣを介して共通のワード線ＷＬに接続されている。このワード線ＷＬは、アドレス信号ＡＤＤによってオン／オフ制御されるトランジスタ１１３と、ブロック選択信号ＢＬＫＳによってオン／オフ制御されるトランジスタ１１４とを介して定電圧回路であるワード線ドライバ１２０に接続される。ここで、ブロック選択信号ＢＬＫＳは、所定の範囲のアドレスが割り当てられているブロックを一括して選択する信号である。これらトランジスタ１１３及び１１４間のノードｎ１０１には、ブロックに属するワード線ＷＬで共有される共通ワード線ドライバ線ＣＷＬＤＬが接続されている。
【００３５】
ワード線ドライバ１２０は、ロウ制御回路３に属し、トランジスタ１１４のソース側のノードｎ１２１の電圧が供給される非反転入力端子（＋）と、ワード線ＷＬの電圧の基準となるワード線基準電圧Ｖｒｅｆｗｌが供給される反転入力端子（−）とを有し、両電圧の差分に応じた電圧を出力する増幅器１２１を備える。また、ノードｎ１２１及び電圧ＶｓｓｒｏｗのＰＡＤ間にトランジスタ１２２を備える。このトランジスタ１２２は、増幅器１２１の出力Ｖｇｓによって制御され、ノードｎ１２１の電圧がワード線基準電圧Ｖｒｅｆｗｌと等しくなるように定電圧制御する。
【００３６】
また、メモリセルアレイ１のビット線ＢＬは、それぞれ電荷転送トランジスタ１１２を介してカラム制御回路２に属するセンスアンプ１１１に接続される。電荷転送トランジスタ１１２は、後述するビット線クランプ回路１３０で生成されるビット線クランプ電圧Ｖｂｌｃｌで制御される。
【００３７】
ビット線クランプ回路１３０は、カラム制御回路２に属し、定電流源Ｉｒｅｆ１、ノードｎ１３１を介して接続されるダイオード接続されたトランジスタ１３１、ノードｎ１３２を介して接続される可変抵抗素子１３２、ノードｎ１３３及びノードｎ１２１間に接続されたトランジスタ１３３、並びにノードｎ１３３及び接地間に接続されたトランジスタ１３４を備える。このうちトランジスタ１３１及び可変抵抗素子１３２は、電荷転送トランジスタ１１２及びメモリセルＭＣをモニタリングするものである。また、トランジスタ１３３及び１３４を択一的にオン／オフ制御することで、ノードｎ１３３の電圧をワード線ＷＬの電圧にするか接地電圧Ｖｓｓにするかを選択することができる。さらに、ノードｎ１３２には、初期化信号ＩＮＩＴで制御されるトランジスタ１３５を介して、初期化電圧Ｖｉｎｉｔが供給される。
【００３８】
次に、図２４を参照しながら、図２３に示す不揮発性メモリにおけるデータ読み出し時の動作波形について説明する。
【００３９】
まず、期間Ｐ１において、選択ビット線ＢＬを初期電圧Ｖｉｎｉｔにプリチャージする。一方、ブロック選択信号ＢＬＫＳ及びアドレス信号ＡＤＤで選択された選択ワード線ＷＬは、本来は、ワード線ドライバ１２０で決まる一定電圧Ｖｒｅｆｗｌになるが、実際には、トランジスタ１１３及び１１４それぞれにソース−ドレイン間電圧が生じるため、その分だけ電圧Ｖｒｅｆｗｌよりも高い電圧Ｖｗｌとなる。
【００４０】
選択ビット線ＢＬが初期電圧Ｖｉｎｉｔにプリチャージされた後、期間Ｐ５において、センスアンプ１１１を活性化させ、選択メモリセルＭＣに流れる電流Ｉｃｅｌｌを検知・増幅して、選択メモリセルＭＣの可変抵抗素子ＶＲの抵抗状態を判別する。
【００４１】
しかし、実際には、ワード線ＷＬには、配線抵抗があるため、選択メモリセルＭＣの位置によって、図２４に示すようにワード線ＷＬの電圧にばらつきが生じることになる。つまり、選択するメモリセルＭＣ毎にリードマージンが異なることになる。
【００４２】
このことは、データ書き込みについても同様であり、特に、比較的大きな電流を要するリセット動作については、その影響が無視できなくなる。
【００４３】
また、複数のメモリセルＭＣに対する同時アクセスを行う場合、各メモリセルＭＣを流れる電流Ｉｃｅｌｌが、１つのワード線ＷＬに合流することになる。図５に示す場合、メモリセルＭＣａを流れる電流ＩｃｅｌｌａとメモリセルＭＣｂに流れる電流Ｉｃｅｌｌｂが共に１つの選択ワード線ＷＬ４で合流することになる。このよう場合、さらに選択ワード線ＷＬの配線抵抗の影響は増大し、それによって生じるメモリセルＭＣのリードマージン、リセットマージンのばらつきがさらに大きくなる。そのため、同時アクセス可能なメモリセルＭＣの数も制限される。
【００４４】
次に、本実施形態の概要について、図６を参照しながら説明する。図６は、リード動作時における選択ビット線ＢＬ、及び選択ワード線ＷＬの動作波形図である。
【００４５】
先ず、期間Ｐ１において、ビット線ＢＬ及びワード線ＷＬを、それぞれ初期電圧Ｖｉｎｉｔ及びＶｗｌにプリチャージする。
【００４６】
続いて、期間Ｐ２において、ワード線ＷＬに流れる総メモリセル電流ΣＩｃｅｌｌを検知し、期間Ｐ３において、その情報をラッチする。
【００４７】
続いて、期間Ｐ４において、期間Ｐ３においてラッチされた電流の情報と選択メモリセルＭＣのアドレス信号ＡＤＤからビット線ＢＬの電圧の補正量を決定し、ビット線ＢＬの電圧を調整する。
【００４８】
最後に、期間Ｐ５において、センスアンプ１１１を活性化し、センスノードに流れる電流を検知し、データ判別を行う。
【００４９】
このように、アドレス情報ＡＤＤ及び総メモリセル電流ΣＩｃｅｌｌを用いることで、選択メモリセルＭＣの位置及びワード線ＷＬによって生じる電圧降下を把握することができ、選択メモリセルＭＣ間に生じるリードマージンのばらつきを補償することができる。
【００５０】
次に、図６に示す動作を実現する本実施形態に係る不揮発性メモリのメモリセルアレイ１及びその周辺回路について図７を参照しながら説明する。
【００５１】
この不揮発性メモリは、ビット線クランプ回路１３０をビット線クランプ回路２３０に替えた点、制御手段として総メモリセル電流ΣＩｃｅｌｌをモニタリングするビット線電圧制御回路２４０を備えた点が、図２３に示した比較例に係る不揮発性メモリと異なる。
【００５２】
ビット線クランプ回路２３０は、ビット線クランプ回路１３０の可変抵抗素子１３２に対し、それぞれ直列接続された抵抗素子２３６ａ及びトランジスタ２３７ａ、・・・、抵抗素子２３６ｊ及びトランジスタ２３７ｊからなる回路が並列接続している。ここで、抵抗素子２３６の抵抗値は、２３６ａから２３６ｊにかけて次第に大きくなるよう設定されている。また、トランジスタ２３７ａ〜２３７ｊは、それぞれ後述するビット線電圧制御回路２４０から送信されるスイッチ制御信号ＳＷ＜１＞〜ＳＷ＜１０＞によってオン／オフ制御される。このスイッチ制御信号ＳＷは、１０ビットの信号であり、そのうち１ビットのみが“１”（“Ｈ”）、その他が“０”（“Ｌ”）となる信号である。例えば、スイッチ制御信号ＳＷ＜１＞が“１”の場合、トランジスタ２３７ａのみがオンされるため、抵抗素子２３６のうち最も抵抗値が小さい抵抗素子２３７ａと可変抵抗素子１３２との並列回路が構成される。逆に、スイッチ制御信号ＳＷ＜１０＞のみが“１”の場合、トランジスタ２３７ｊがオンされるため、抵抗素子２３６のうち最も抵抗値が大きい抵抗素子２３７ｊと可変抵抗素子１３２との並列回路が構成される。したがって、“１”となるビットが上位ビットになるに従い、ビット線クランプ電圧Ｖｂｌｃｌが大きくなる。
【００５３】
続いて、このスイッチ制御信号ＳＷ＜１：１０＞の値の決定方法について説明する。ここでは、メモリセルアレイ１のアドレスの割り付けが図８のようになっているものと仮定して説明する。図８の場合、ワード線ドライバ１２０との距離が最も近いメモリセルＭＣから順にアドレスが割り付けられている。例えば、アドレスが１０ビットである場合、アドレス信号ＡＤＤの上位２ビットＡＤＤ＜１０：９＞によって、メモリセルアレイ１は、ワード線ドライバ１２０側からワード線ＷＬ方向に４つの領域に区分することができる。ここで、アドレスＡＤＤ＜１０：９＞＝“００”に対応する領域を１ａ、アドレスＡＤＤ＜１０：９＞＝“０１”に対応する領域を１ｂ、アドレスＡＤＤ＜１０：９＞＝“１０”に対応する領域を１ｃ、アドレスＡＤＤ＜１０：９＞＝“１１”に対応する領域を１ｄとする。この場合、ワード線ドライバ１２０から最も近い領域１ａにあるメモリセルＭＣを選択した場合、ワード線ＷＬによって生じる電圧降下は小さく、逆に、ワード線ドライバ１２０から最も遠い領域１ｄにあるメモリセルＭＣを選択した場合、ワード線ＷＬによって生じる電圧降下は大きくなる。
【００５４】
図９は、図８に示したアドレス割り付けに基づいた設定されたスイッチ制御信号ＳＷの真理値表である。ここで、信号ＯＵＴは、後述するビット線電圧制御回路２４０で用いられる３ビットの内部変数であり、値が大きいほどワード線ＷＬに流れる総メモリセル電流ΣＩｃｅｌｌの値が大きいことを示す。以下において、信号ＯＵＴをラッチ出力データと呼ぶ。
【００５５】
図９に示す真理値表の場合、ラッチ出力データＯＵＴが大きくなるに従い、つまり、総メモリセル電流ΣＩｃｅｌｌの電流量のレベルが高くなるに従い、スイッチ制御信号ＳＷ＜１：１０＞のうち“１”になるビットがより上位に移動する。また、アドレス信号ＡＤＤが大きくなるに従い、つまり、選択メモリセルＭＣの属する領域がメモリセルアレイ１から遠くなるに従い、総メモリセル電流ΣＩｃｅｌｌの電流量レベルの違いに伴うビットの移動幅が大きくなるようになっている。このようにスイッチ制御信号ＳＷの値を決定することで、配線抵抗によって生じる電圧降下が大きい領域については、ビット線クランプ電圧Ｖｂｌｃｌを大まかに大きな範囲で調整でき、一方、配線抵抗によって生じる電圧降下が小さい領域については、ビット線クランプ電圧Ｖｂｌｃｌを細かく調整することができる。
【００５６】
次に、図９のようなスイッチ制御信号ＳＷを生成するビット線電圧制御回路２４０について説明する。
【００５７】
ビット線電圧制御回路２４０は、アナログ／デジタル変換部として、ワード線ドライバ１２０のトランジスタ１２２とカレントミラー対を構成する３つのトランジスタ２４３ａ〜２４３ｃ、ワード線ＷＬの電流量の基準となる基準電流Ｉｒｅｆが流れるトランジスタ２４１、ドレインがトランジスタ２４３ａ〜２４３ｃのドレインにそれぞれ接続され、トランジスタ２４１とカレントミラー対を構成するトランジスタ２４２ａ〜２４２ｃ、及びトランジスタ２４２及び２４３の各接続点であるノードｎ２４１の電圧と所定の基準電圧Ｖｒｅｆとを比較し、その結果を出力する比較器２４４ａ〜２４４ｃを備える。また、制御信号発生部として、比較器２４４ａ〜２４４ｃの出力をラッチするラッチ回路２４５ａ〜２４５ｃ、及びこれらラッチ回路２４５ａ〜２４５ｃの出力の組合せとアドレス信号ＡＤＤに応じたスイッチ制御信号ＳＷを生成し、ビット線クランプ回路２３０に送信する複数の論理回路からなる論理回路群２４６を備える。
【００５８】
ここで、トランジスタ２４２ａ、２４２ｂ、及び２４２ｃは、それぞれゲート幅が、例えば、Ｗｂ、２×Ｗｂ、及び３×Ｗｂとなっている。そのため、トランジスタ２４１及び２４２ａで構成されるカレントミラー回路のカレントミラー比を１とすると、トランジスタ２４１及び２４２ｂ、トランジスタ２４１及び２４２ｃで構成されるカレントミラー回路のカレントミラー比は、それぞれ、２、３となる。したがって、それぞれトランジスタ２４２ａ〜２４２ｃに生じるソース−ドレイン間電圧は、２４２ａ、２４２ｂ、２４２ｃの順に大きくなる。一方、トランジスタ２４３ａ〜２４３ｃのゲート幅は、全てＷｃであるため、ワード線ドライバ１２０のトランジスタ１２２とトランジスタ２４３ａ〜２４３ｃによって構成されるカレントミラー回路のカレントミラー比は、全て同じになる。そのため、総メモリセル電流ΣＩｃｅｌｌの増加に伴うノードｎ２４１の電圧の増加率は、ノードｎ２４１ａが最も大きく、ノードｎ２４１ｃが最も小さい。言い換えれば、ノードｎ２４１が基準電圧Ｖｒｅｆ以上になる総メモリセル電流ΣＩｃｅｌｌの値は、ノード２４１ａ、２４１ｂ、２４１ｃの順に大きくなる。したがって、総メモリセル電流ΣＩｃｅｌｌが大きくなるにつれ、比較器２４４ａ、２４４ｂ、２４４ｃの出力の組み合わせは、「“Ｌ”、“Ｌ”、“Ｌ”」、「“Ｈ”、“Ｌ”、“Ｌ”」、「“Ｈ”、“Ｈ”、“Ｌ”」、「“Ｈ”、“Ｈ”、“Ｈ”」に順次遷移する。これにより。総メモリセル電流ΣＩｃｅｌｌを４段階に量子化することができる。この量子化データは、ラッチ入力データＩＮ＜１＞〜ＩＮ＜３＞としてラッチ回路２４５ａ〜２４５ｃに送信される。
【００５９】
ラッチ回路２４５の回路構成を図１０に示す。
【００６０】
ラッチ回路２４５は、比較器２４４からのラッチ入力データＩＮ、データの更新／保持を指示するロード信号ＬＯＡＤ、及び保持するデータをリセットするリセット信号ＲＥＳＥＴを入力とし、保持するデータをラッチ出力データＯＵＴとして論理回路群２４６に送信するものである。なお、ロード信号ＬＯＡＤは、後述する論理回路群２４６の論理回路２４６ｃによって生成される。ラッチ回路２４５は、ラッチ入力データＩＮを転送する直列接続されたインバータＩＶ２０１、インバータＩＶ２０２、トランスファゲートＧ２０１、トランスファゲートＧ２０２、インバータＩＶ２０７、並びにインバータＩＶ２０８を備える。このインバータＩＶ２０８の出力がラッチ出力データＯＵＴとなる。また、ロード信号ＬＯＡＤを転送する直列接続されたインバータＩＶ２０３、並びにインバータＩＶ２０４を備える。このうちインバータＩＶ２０３の出力は、トランスファゲートＧ２０１のＰＭＯＳ型トランジスタのゲート、及びトランスファゲートＧ２０２のＮＭＯＳ型トランジスタのゲートに接続されている。一方、インバータＩＶ２０４の出力は、トランスファゲートＧ２０１のＮＭＯＳ型トランジスタのゲート、及びトランスファゲートＧ２０２のＰＭＯＳ型トランジスタのゲートに接続されている。これによって、ロード信号ＬＯＡＤが“Ｈ”の場合、トランスファゲートＧ２０１がオープンし、トランスファトランジスタＧ２０２がクローズする。逆に、“Ｌ”の場合、トランスファゲートＧ２０２がオープンし、トランスファトランジスタＧ２０１がクローズする。さらに、リセット信号ＲＥＳＥＴを転送するインバータＩＶ２０５、トランスファトランジスタＧ２０１及びＧ２０２間のノードｎ２４５ａとインバータＩＶ２０５の出力とを入力とするＮＡＮＤゲートＧ２０３、並びにこのＮＡＮＤゲートの出力を入力とするインバータＩＶ２０６を備える。このインバータＩＶ２０６の出力端は、インバータＩＶ２０７の入力端に接続される。これによって、ロード信号ＬＯＡＤが“Ｌ”、かつ、リセット信号ＲＥＳＥＴが“Ｌ”の場合、インバータＩＶ２０６及びＮＡＮＤゲートＧ２０３によって構成されるフリップフロップによってデータが保持される。一方、リセット信号ＲＥＳＥＴが“Ｈ”の場合、ノードｎ２４５ｂに保持しているデータに関わらず、ノードｎ２４５ａ、ｎ２４５ｂのデータ及びラッチ出力データＯＵＴが“０”にリセットされる。
【００６１】
論理回路群２４６の回路図を図１１に示す。
【００６２】
論理回路群２４６は、図１０に示すラッチ回路２４５からのラッチ出力データＯＵＴ＜１：３＞、及びアドレス信号ＡＤＤ＜９：１０＞の他、図６に示す期間Ｐ２であることを示す電流検出信号ＣＤ（Current Detect）、期間Ｐ３であることを示す電流情報ラッチ信号ＣＩＬ（Current Information Latch）、期間Ｐ４であることを示すビット線過渡信号ＢＬＴ（BL Transition）、期間Ｐ５であることを示すセンス信号ＳＥＮＳＥを入力とし、スイッチ制御信号ＳＷを出力とする回路である。
【００６３】
論理回路群２４６は、スイッチ制御信号ＳＷを生成する論理回路２４６ｄ〜２４６ｋを備える。また、内部信号として、期間Ｐ２及びＰ３であること、つまり、選択ワード線ＷＬを補償するためのデータ取得状態であることを示すプリセンスモード信号ＰＳＭＤ（Pre-Sense MoDe）、及び期間Ｐ３及びＰ４であること、つまり、補償後のワード線ＷＬの電圧を検知する状態であることを示すセンスモード信号（Sense MoDe）を持ち、これらプリセンスモード信号ＰＳＭＤ、及びセンスモード信号（ＳＭＤ）を生成する論理回路２４６ａ、及び２４６ｂを備える。さらに、電流情報ラッチ信号ＣＩＬに基づいて上述したロード信号ＬＯＡＤを生成する論理回路２４６ｃを備える。
【００６４】
プリセンスモード信号ＰＳＭＤを生成する論理回路２４６ａは、電流検知信号ＣＤ及び電流情報ラッチ信号ＣＩＬを入力とするＯＲゲートＧ２５１を備える。このＯＲゲートＧ２５１の出力がプリセンスモード信号ＰＳＭＤとなる。つまり、ＰＳＭＤ＝ＣＤ＋ＣＩＬの論理式で表すことができる。
【００６５】
センスモード信号ＳＭＤを生成する論理回路２４６ｂは、ビット線過渡信号ＢＬＴ及びセンス信号ＳＥＮＳＥを入力とするＯＲゲートＧ２５２を備える。このＯＲゲートＧ２５２の出力がセンスモード信号ＳＭＤとなる。つまり、ＳＭＤ＝ＢＬＴ＋ＳＥＮＳＥの論理式で表すことができる。
【００６６】
ロード信号ＬＯＡＤを生成する論理回路２４６ｃは、電流情報ラッチ信号ＣＩＬとするインバータＩＶ２５１、及びこのインバータＩＶ２５１の出力を入力とするインバータＩＶ２５２からなる。このインバータＩＶ２５２の出力がロード信号ＬＯＡＤになる。
【００６７】
スイッチ制御信号ＳＷ＜１＞を生成する論理回路２４６ｄは、アドレスＡＤＤ＜９＞及びＡＤＤ＜１０＞をそれぞれ反転させた信号を入力とするＡＮＤゲートＧ２５３、このＡＮＤゲートＧ２５３の出力とラッチ出力データＯＵＴ＜１＞を反転させた信号とを入力とするＯＲゲートＧ２５４、このＯＲゲートＧ２５４とセンスモード信号ＳＭＤとを入力とするＡＮＤゲートＧ２４４、及びこのＡＮＤゲートＧ２５５の出力とプレセンスモード信号ＰＳＭＤとを入力とするＯＲゲートＧ２５６を備える。このＯＲゲートＧ２５６がスイッチ制御信号ＳＷ＜１＞となる。つまり、ＳＷ＜１＞＝ＰＳＭＤ＋（ＳＭＤ・（／ＯＵＴ＜１＞＋（（／ＡＤＤ＜９＞・／ＡＤＤ＜１０＞））））（記号“／”はＮＯＴの意味である。以下同様とする。）の論理式で表すことができる。この論理式から、スイッチ制御信号ＳＷ＜１＞は、センスモード時においては、選択メモリセルＭＣが図８に示す１ａの領域であり、かつ、総メモリセル電流ΣＩｃｅｌｌの電流量が最も小さいレベルにあるときにだけ活性化されることが分かる。また、プリセンスモード時においては、選択メモリセルＭＣのアドレスＡＤＤ、総メモリセル電流ΣＩｃｅｌｌの大きさに関わらず活性化されることが分かる。
【００６８】
スイッチ制御信号ＳＷ＜２＞を生成する論理回路２４６ｅは、センスモード信号ＳＭＤとラッチ出力データＯＵＴ＜１＞とラッチ出力データＯＵＴ＜２＞を反転させた信号とを入力とする３入力のＡＮＤゲートＧ２５７、アドレスＡＤＲ＜９＞とアドレスＡＤＲ＜１０＞を反転させた信号とを入力とするＡＮＤゲートＧ２５８、及びこれらＡＮＤゲートＧ２５７とＧ２５８とを入力とするＡＮＤゲートＧ２５９を備える。このＡＮＤゲートＧ２５９の出力がスイッチ制御信号ＳＷ＜２＞となる。つまり、ＳＷ＜２＞＝（ＳＭＤ・ＯＵＴ＜１＞・／ＯＵＴ＜２＞）・（ＡＤＤ＜９＞・／ＡＤＤ＜１０＞）の論理式で表すことができる。この論理式から、スイッチ制御信号ＳＷ＜２＞は、センスモード時であって、選択メモリセルＭＣが図８に示す１ｂの領域にあり、かつ、総メモリセル電流ΣＩｃｅｌｌの電流量が２番目に小さいレベルにあるときにのみ活性化されることが分かる。
【００６９】
スイッチ制御信号ＳＷ＜３＞を生成する論理回路２４６ｆは、センスモード信号ＳＭＤとラッチ出力データＯＵＴ＜１＞とラッチ出力データＯＵＴ＜２＞を反転させた信号とを入力とするＡＮＤゲートＧ２６０、アドレスＡＤＤ＜９＞とアドレスＡＤＤ＜１０＞を反転させた信号とを入力とするＡＮＤゲートＧ２６１、及びＡＮＤゲートＧ２６０の出力とＡＮＤゲートＧ２６１の出力とを入力とするＡＮＤゲートＧ２６２を備える。また、センスモード信号ＳＭＤとラッチ出力データＯＵＴ＜１＞とラッチ出力データＯＵＴ＜２＞を反転させた信号とを入力とするＡＮＤゲートＧ２６３、アドレスＡＤＤ＜９＞とアドレスＡＤＤ＜１０＞を反転させた信号とを入力とするＡＮＤゲートＧ２６５、及びＡＮＤゲートＧ２６３の出力とＡＮＤゲートＧ２６４の出力とを入力とするＡＮＤゲートＧ２６５を備える。さらに、ＡＮＤゲートＧ２６２の出力とＡＮＤゲートＧ２６５の出力とを入力とするＯＲゲートＧ２６６を備える。このＯＲゲートＧ２６６の出力がスイッチ制御信号ＳＷ＜３＞となる。つまり、ＳＷ＜３＞＝（（ＳＭＤ・ＯＵＴ＜２＞・／ＯＵＴ＜３＞）・（ＡＤＤ＜９＞・／ＡＤＤ＜１０＞））＋（（ＳＭＤ・ＯＵＴ＜１＞・／ＯＵＴ＜２＞）・（ＡＤＤ＜９＞・／ＡＤＤ＜１０＞））の論理式で表すことができる。この論理式から、スイッチ制御信号ＳＷ＜３＞は、センスモード時であって、選択メモリセルＭＣが図８に示す１ｂの領域にあり、かつ、総メモリセル電流ΣＩｃｅｌｌの電流量が２番目に大きいレベルにあるとき、あるいは、センスモード時であって、選択メモリセルＭＣが図８に示す１ｃの領域にあり、かつ、総メモリセル電流ΣＩｃｅｌｌの電流量が２番目に大きいレベルにあるときに活性化されることが分かる。
【００７０】
以下、同様にスイッチ制御信号ＳＷ＜４＞、ＳＷ＜５＞、ＳＷ＜７＞、及びＳＷ＜１０＞をそれぞれ生成する論理回路２４６ｇ、２４６ｈ、２４６ｉ、及び２４６ｊが構成される。
【００７１】
なおスイッチ制御信号ＳＷ＜６＞、ＳＷ＜８＞、及びＳＷ＜９＞については、常時活性化されないため、接地電圧Ｖｓｓの接地線に接続されている。
【００７２】
次に、上記構成による不揮発性メモリのリード動作について再び図６を参照しながら詳述する。
【００７３】
先ず、期間Ｐ１において、ブロック選択信号ＢＬＫＳ及びアドレス制御ＡＤＤが与えられると、対応する所定のトランジスタ１１３及び１１４がオンされ、選択ワード線ＷＬとワード線ドライバ１２０が電気的に接続される。これによって、選択ワード線ＷＬは、電圧Ｖｗｌに引き上げられる。一方、選択ビット線ＢＬは電圧Ｖｉｎｉｔにプリチャージされる。
【００７４】
続いて、期間Ｐ２において、選択ビット線ＢＬ、選択メモリセルＭＣを流れるメモリセル電流Ｉｃｅｌｌが選択ワード線ＷＬで合流する。この合流した総メモリセル電流ΣＩｃｅｌｌは、トランジスタ１２２及び２４３からなるカレントミラー回路によって検出され、電流量レベルが量子化された上で、ラッチ回路２４５のラッチ入力データＩＮ＜１：３＞となる。
【００７５】
続いて、期間Ｐ３において、電流情報ラッチ信号ＣＩＬが活性化され、続いてロード信号ＬＯＡＤも活性化される。その結果、期間Ｐ２で生成されたラッチ入力データＩＮ＜１：３＞がラッチ回路２４５に保持される。
【００７６】
続いて、期間Ｐ４において、電流情報ラッチ信号ＣＩＬが非活性され、ビット線過渡信号ＢＬＴが活性化されることによって、センスモード信号ＳＭＤが活性化される。これによって、スイッチ制御信号ＳＷ＜１：１０＞のいずれか１ビットが“１”になる。ここでは、選択メモリセルＭＣのアドレスＡＤＤ＜１０：９＞が“０１”であって、総メモリセル電流ΣＩｃｅｌｌの電流量が２番目に大きいレベルであったと仮定する。この場合、論理回路２４６ｆによって、スイッチ制御信号ＳＷ＜３＞のみが“１”になる。その後、スイッチ制御信号ＳＷの値に基づいて、トランジスタ２３７ｃがオンされる。これによって、ビット線クランプ回路２３０には、可変抵抗素子１３２及び抵抗素子２３６ｃとの並列回路が構成され、選択メモリセルＭＣをモニタリングする可変抵抗素子１３２の両端の電圧は幾分か上昇する。その結果、ビット線クランプ電圧Ｖｂｌｃｌ、つまり、ビット線ＢＬが備える電荷転送トランジスタ１１２のゲート電圧が上昇し、選択ビット線ＢＬの電圧は幾分か上昇する。この一連の動作によって選択メモリセルＭＣ毎に生じるワード線ＷＬの電圧降下が補償される。
【００７７】
最後に、期間Ｐ５において、ビット線ＢＬの一端に接続されたセンスアンプ１１１によって、選択ビット線ＢＬに現れたデータが検知・増幅されリード動作が完了する。
【００７８】
次に、リセット動作について図１２を参照しながら説明する。
【００７９】
リセット動作については、期間Ｐ１〜Ｐ３までの動作は、リード動作と同じである。
【００８０】
リセット動作の場合、期間Ｐ４、Ｐ５において、ビット線ＢＬの電圧をリセット動作に必要な電圧Ｖｒｅｓｅｔに上昇させる必要があるが、期間Ｐ３終了時において、ビット線クランプ回路２３０の可変抵抗素子１３２及び抵抗素子２３７からなる合成抵抗値が調整されていることから、調整後の電圧Ｖｒｅｓｅｔが供給される。
【００８１】
以上のように、本実施形態によれば、比較例と異なり総メモリセル電流及び選択メモリセルのアドレスに基づいて、ビット線クランプ電圧Ｖｂｌｃｌを調整する。その結果、選択メモリセルＭＣに印加される電圧が有するワード線の配線抵抗や同時アクセスメモリセル数への依存性を低減することができる。これにより、リードマージン、リセットマージンが向上し、より信頼性の高いメモリセルアクセスを実現することができる。また、同時アクセス可能なメモリセル数を多くすることができ、高速なリード動作、リセット動作を実現することができる。
【００８２】
［第２の実施形態］
本発明の第２の実施形態に係る不揮発性メモリのメモリセルアレイ１及びその周辺回路の回路図を図１３に示す。
【００８３】
この不揮発性メモリは、新たに制御手段であるワード線電圧制御回路３４０を備えた点が、図２３に示した比較例に係る不揮発性メモリと異なる。
【００８４】
ワード線電圧制御回路３４０は、第１の実施形態に係る不揮発性メモリのビット線電圧制御回路２４０と同様の回路を備える。なお、この部分については図７と同じ符号を付してある。また、ワード線電圧制御回路３４０は、所定の基準電圧Ｖｒｅｆが反転入力端子（−）に入力される増幅器３５１、この増幅器３５１の出力によって制御されるトランジスタ３５２、このトランジスタのドレインに直列に接続された抵抗素子３５３、３５４ａ、・・・、３５４ｊ、及び３５５を備える。さらに、トランジスタ３５６ａ〜３５６ｊを備える。これらトランジスタ３５６ａ、３５６ｂ、・・・、３５６ｊのドレインは、それぞれ、抵抗素子３５４ａ及び３５４ｂ、３５４ｂ及び３５４ｃ、・・・、３５４ｊ及び３５５の各接続点に接続されている。一方、トランジスタ３５６ａ〜３５６ｊのソースは、共通に接続されており、この接続点の電圧がワード線ドライバに供給されるワード線基準電圧Ｖｒｅｆｗｌとなる。また、これらトランジスタ２５６ａ〜３５６ｊは、それぞれ論理回路群２４６から出力されるスイッチ信号ＳＷ＜１＞〜ＳＷ＜１０＞によってオン／オフ制御される。
【００８５】
次に、上記構成による不揮発性メモリのリード動作について説明する。
【００８６】
先ず、期間Ｐ１において、ブロック選択信号ＢＬＫＳ及びアドレスＡＤＤが与えられると、対応する所定のトランジスタ１１３及び１１４がオンされ、選択ワード線ＷＬとワード線ドライバ１２０が電気的に接続される。これによって、選択ワード線ＷＬは、電圧Ｖｗｌに引き上げられる。一方、選択ビット線ＢＬが初期電圧Ｖｉｎｉｔにプリチャージされる。
【００８７】
続いて、期間Ｐ２において、選択ビット線ＢＬ、選択メモリセルＭＣを流れるメモリセル電流Ｉｃｅｌｌが選択ワード線ＷＬで合流する。この合流した総メモリセル電流ΣＩｃｅｌｌは、トランジスタ１２２及び２４３からなるカレントミラー回路によって検出され、電流量レベルが量子化された上で、ラッチ回路２４５のラッチ入力データＩＮ＜１：３＞となる。
【００８８】
続いて、期間Ｐ３において、電流情報ラッチ信号ＣＩＬが活性化され、続いてロード信号ＬＯＡＤも活性化される。その結果、期間Ｐ２で生成されたラッチ入力データＩＮ＜１：３＞がラッチ回路２４５に保持される。
【００８９】
続いて、期間Ｐ４において、電流情報ラッチ信号ＣＩＬが非活性化され、ワード線過渡信号ＷＬＴが活性化されることによって、センスモード信号ＳＭＤが活性化される。これによって、スイッチ制御信号ＳＷ＜１：１０＞のいずれか１ビットが“１”になる。ここでは、選択メモリセルＭＣのアドレスＡＤＤ＜１０：９＞が“０１”であって、総メモリセル電流ΣＩｃｅｌｌの電流量が２番目に大きいレベルであったと仮定する。この場合、論理回路２４６ｆによって、スイッチ制御信号ＳＷ＜３＞が“１”になり、対応するトランジスタ２３７ｃがオンされる。これによって、ワード線電圧制御回路３４０には、抵抗素子３５４ａ〜３５４ｃからなる直列回路と、抵抗素子３５４ｄ〜３５４ｊ及び３５５からなる直列回路とからなる分圧回路が構成され、ワード線基準電圧Ｖｒｅｆｗｌは、基準電圧Ｖｒｅｆとこの分圧回路で分圧した値に調整される。その結果、ワード線基準電圧Ｖｒｅｆｗｌが上昇し、選択ワード線ＷＬの電圧は幾分か上昇する。この一連の動作によって選択メモリセルＭＣの位置によって異なる配線抵抗の違いが補償される。
【００９０】
最後に期間Ｐ５において、ビット線ＢＬの一端に接続されたセンスアンプ１１１によって、選択ビット線ＢＬに現れたデータが検知・増幅されリード動作が完了する。
【００９１】
リセット動作の場合、図１５に示すように、期間Ｐ４及びＰ５において、ビット線ＢＬの電圧をリセット動作に必要な電圧Ｖｒｅｓｅｔに上昇させる点を除き、リード動作と同様である。
【００９２】
以上のように、本実施形態の場合、第１の実施形態と異なり、ワード線ＷＬの電圧を調整することで、ワード線ＷＬで生じた電圧降下を補償するものである。この場合でも、メモリセルＭＣに印加される電圧は、ビット線ＢＬとワード線ＷＬとの電位差となるため、結果として、第１の実施形態と同様の効果を得ることができる。
【００９３】
［第３の実施形態］
本発明の第３の実施形態は、セット／リセット／リード動作の前動作（以下、「先読み動作」と呼ぶ。）としてワード線パスによって生じる電圧降下をアナログ的に検知・記憶し、その情報を基づいて、セット／リセット／リード動作時におけるワード線ＷＬの電圧降下を補償するものである。
【００９４】
始めに、本実施形態におけるリード動作の概要を図１６に示す選択ビット線ＢＬ及び選択ワード線ＷＬの動作波形図を参照しながら説明する。
【００９５】
先ず、期間Ｐ１において、ビット線ＢＬを先読み動作に必要な電圧Ｖｐｒｅ（以下、「先読み電圧」と呼ぶ。）にチャージする共に、ワード線ＷＬの電圧をロウ接地電圧Ｖｓｓｒｏｗに降圧させる。
【００９６】
続いて、期間Ｐ２において、ワード線パスによる電圧降下分ΔＶｗｌを検知する。
【００９７】
続いて、期間Ｐ３において、期間Ｐ２において検知した電圧降下分ΔＶｗｌをフィードバックさせワード線ＷＬの電圧を電圧降下分ΔＶｗｌだけ低下させる。
【００９８】
最後に、期間Ｐ４において、選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌをセンスアンプ１１１で検知・増幅し、選択メモリセルＭＣのデータを判別する。なお、メモリセルＭＣにおいて、先読み動作は、リード動作と実質的に同じであるため、ビット線ＢＬには、先読み電圧Ｖｐｒｅが引き続き供給される。
【００９９】
上記リード動作では、期間Ｐ２において、選択メモリセルＭＣの位置に応じた電圧降下分ΔＶｗｌを検知し、これに基づいてワード線ＷＬの電圧を補償するため、選択メモリセルＭＣの位置によらないで、均一なリード特性を得ることができる。
【０１００】
次に、本実施形態におけるリセット動作の概要を図１７に示す選択ビット線ＢＬ及び選択ワード線ＷＬの動作波形図を参照しながら説明する。
【０１０１】
リセット動作の場合、期間Ｐ３において、ビット線ＢＬをリセット動作に必要な電圧Ｖｒｅｓｅｔに昇圧させる以外は、リード動作と同様である。
【０１０２】
但し、ワード線パスによる電圧降下分ΔＶｗｌは、セル電流によって異なるため、先読み電圧Ｖｐｒｅとリセット電圧Ｖｒｅｓｅｔとの比（図１７の場合、Ｎｂ／Ｎａ）を考慮してフィードバックさせる。これによって、リセット動作においても、リード動作と同様に、選択メモリセルＭＣの位置によらないリセット特性を得ることができる。
【０１０３】
セット動作については、図１７と同様であるため説明を省略する。
【０１０４】
次に、このような、セット／リセット／リード動作を実現する回路構成について説明する。
【０１０５】
図１８は、本実施形態に係る不揮発性メモリのメモリセルアレイとその周辺回路の一部を示す回路図である。この不揮発性メモリは、新たに制御手段であるワード線電圧降下補償回路４４０を備えた点が、図２３に示した比較例に係る不揮発性メモリと異なる。
【０１０６】
このワード線電圧降下補償回路４４０は、先読み動作時におけるワード線ドライバ１２０の基準電圧となる第１基準電圧Ｖｒｅｆｗｌ１を生成する第１基準電圧４４０ａと、ワード線パスと同等の構造を有し、ワード線パスに流れる電流と同等の電流を流したときに生じる電圧降下を模擬するワード線レプリカ回路４４０ｂと、このワード線レプリカ回路４４０ｂによって第１基準電圧Ｖｒｅｆｗｌ１（第１の電圧）から電圧降下分だけ小さい第３基準電圧Ｖｒｅｆｗｌ３（第２の電圧）を記憶する第３基準電圧記憶回路４４０ｃと、第１基準電圧Ｖｒｅｆｗｌ１及び第３基準電圧Ｖｒｅｆｗｌ３のいずれかを選択して第２基準電圧Ｖｒｅｆｗｌ２（第１及び第２の実施形態における「ワード線基準電圧Ｖｒｅｆｗｌ」に対応する電圧）として出力する第２基準電圧選択回路４４０ｄを備える。
【０１０７】
第１基準電圧発生回路４４０ａは、所定の基準電圧Ｖｒｅｆが反転入力端子（−）に入力される増幅器４５４、この増幅器４５４の出力によって制御されるトランジス４５５、このトランジスタ４５５のドレインに直列接続された抵抗素子４５６、４５７ａ、・・・、４５７ｈ、及び４５８を備える。このうち抵抗素子４５６と４５７ａとの接続点は、増幅器４５４の非反転入力端子（＋）に接続されている。これら増幅器４５４、トランジスタ４５５、抵抗素子４５６、４５７ａ、・・・、４５７ｈ、及び４５８によって定電圧回路を構成する。また、第１基準電圧発生回路４４０ａは、８つのトランジスタ４５９ａ〜４５９ｈと増幅器４６０とを備える。トランジスタ４５９ａ、・・・、４５９は、それぞれ抵抗素子４５７ａと４５７ｂとの接続点、・・・、抵抗素子４５７ｈと抵抗素子４５８との接続点に生じる電圧を増幅器４６０の非反転入力（−）に供給するスイッチとなっており、それぞれスイッチ信号ＳＷ＜１：８＞によってオン／オフ制御される。これを受ける増幅器４６０はボルテージフォロア回路を構成しており、その出力が第１基準電圧Ｖｒｅｆｗｌ１となる。この回路４４０ａは、選択メモリセルＭＣの位置に応じて１ビットのみ活性化されるスイッチ信号ＳＷ＜１：８＞によって、８段階の第１基準電圧Ｖｒｅｆｗｌ１を生成することができる。
【０１０８】
ワード線レプリカ回路４４０ｂは、メモリセルＭＣとノードｎ１２１との電流パスを模擬するものであり、ワード線ＷＬが有する配線抵抗Ｒｗｌと同等の配線抵抗Ｒｗｌ´を持つ配線、トランジスタ１１３と同等のサイズを持ちアドレス信号ＡＤＤでオン／オフ制御されるトランジスタ４４１、共通ワード線の配線抵抗Ｒｃｏｍと同等の配線抵抗Ｒｃｏｍ´を持つ配線、及びトランジスタ１１４と同等のサイズを持ちブロック選択信号ＢＬＫＳでオン／オフ制御されるトランジスタ４４２が直列接続された回路である。この回路４４０ｂは、ワード線パスと同等の構造を有する。
【０１０９】
第３基準電圧記憶回路４４０ｃは、トランジスタ４４３〜４５０及びキャパシタ４５１を備える。トランジスタ４４３は、ソースに接地電圧Ｖｓｓ、ゲートに比較器１２１の出力Ｖｇｓが接続されており、トランジスタ１２２とミラー比１：１のカレントミラーを構成している。これにより、トランジスタ４４３には、ワード線パスに流れる総電流Ｉｔｏｔａｌが流れる。ここで、総電流Ｉｔｏｔａｌは、総メモリセル電流ΣＩｃｅｌｌとワード線ドライバ１２０の増幅器１２１の非反転入力端子に流す負荷電流Ｉｌｏａｄとを足した値となる。トランジスタ４４４は、ソースに電源電圧、ドレイン及びゲートにトランジスタ４４３のドレインが接続されている。トランジスタ４４５は、ソースに電源電圧、ゲートにトランジスタ４４４のゲートが接続されており、トランジスタ４４４とミラー比１：１のカレントミラーを構成している。これにより、トランジスタ４４５には、総電流Ｉｔｏｔａｌが流れる。トランジスタ４４６は、ソースに接地電圧Ｖｓｓ、ドレイン及びゲートに、負荷電流Ｉｌｏａｄの定電流源が接続されている。トランジスタ４４７は、ソースに接地電圧Ｖｓｓ、ドレインにトランジスタ４４５のドレイン、ゲートにトランジスタ４４６のゲートが接続されており、トランジスタ４４６とミラー比１：１のカレントミラー回路を構成する。これにより、トランジスタ４４７には、負荷電流Ｉｌｏａｄが流れる。トランジスタ４４８は、ソースに接地電圧Ｖｓｓ、ドライン及びゲートにトランジスタ４４５のドレインが接続されている。このトランジスタ４４８には、トランジスタ４４５に流れる総電流Ｉｔｏｔａｌから、トランジスタ４４７に流れる負荷電流Ｉｌｏａｄを引いた電流、つまり総メモリセル電流ΣＩｃｅｌｌが流れる。トランジスタ４４９は、ソースに接地電圧Ｖｓｓ、ドレインにワード線レプリカ回路４４０ｂのトランジスタ４４２のソース、ゲートにトランジスタ４４８のゲートが接続されており、トランジスタ４４８とカレントミラー回路を構成する。なお、図示されていないが、  このトランジスタ４４８及び４４９からなるカレントミラー回路は、各動作に対応して並列に複数設けられている。これらカレントミラー回路のミラー比は、先読み動作時にビット線ＢＬに印加される電圧とリード動作時あるいはリセット動作時にビット線ＢＬに印加される電圧との比で決定する。具体的には、リード動作に対応するカレントミラー回路の場合、先読み動作時とリード動作時におけるビット線ＢＬに印加される電圧は同じであるため、ミラー比は１：１となる。一方、リセット動作に対応するカレントミラー回路の場合、先読み動作時に比べリセット動作時におけるビット線ＢＬに印加される電圧は大きいため、仮にその倍率がＮ倍と考えると、ミラー比１：Ｎで表すことができる。また、トランジスタ４４２と４４９との接続点には、トランジスタ４５０を介してキャパシタ４５１が接続されている。このキャパシタ４５１は、第１基準電圧Ｖｒｅｆｗｌ１からワード線レプリカ回路４４０ｂによって生じる電圧降下分を引いた第３基準電圧Ｖｒｅｆｗｌ３を記憶するものである。このように構成された第３基準電圧記憶回路４４０ｃでは、ミラー回路の働きによって、高精度に総メモリセル電流ΣＩｃｅｌｌをワード線レプリカ回路４４０ｂに流すことができる。その結果、ワード線レプリカ回路４４０ｂでは、ワード線パスによる電圧降下分ΔＶｗｌを正確にトラッキングすることができる。
【０１１０】
第２基準電圧選択回路４４０ｄは、２つのトランジスタ４５２及び４５３からなる。トランジスタ４５２は、第１基準電圧Ｖｒｅｆｗｌ１を第２基準電圧として出力し、トランジスタ４５３は、第３基準電圧Ｖｒｅｆｗｌ３を第２基準電圧Ｖｒｅｆｗｌ２として出力する。これらトランジスタ４５２及び４５３は、それぞれ択一的に活性化されるスイッチ信号ＳＷａ及びＳＷｂによってオン／オフ制御される。つまり、ワード線ドライバ１２１の増幅器１２１の反転入力端子（−）には、スイッチ信号ＳＷａによってトランジスタ４５２がオンになった場合、第１基準電圧Ｖｒｅｆｗｌ１が供給され、逆に、スイッチ信号ＳＷｂによってトランジスタ４５３がオンになった場合、第３基準電圧Ｖｒｅｆｗｌ３が供給されることになる。
【０１１１】
次に、リード動作を例として、図１６に示す回路の動作について説明する。
【０１１２】
図１９は、本実施形態におけるリード動作時の各部の動作波形図である。
【０１１３】
先ず、期間Ｐ１において、スイッチ信号ＳＷａがオン、スイッチ信号ＳＷｂがオフになっている。そのため、ワード線ドライバ１２０の増幅器１２１の反転入力（−）には、第１基準電圧発生回路４４０ａで生成された第１基準電圧Ｖｒｅｆｗｌ１が入力される。これによって、ノードｎ１２１のＲｅｇｕｌａｔｅｄ  Ｖｓｓｒｏｗは、第１基準電圧Ｖｒｅｆｗｌ１に設定される。その結果、ワード線ＷＬの電圧は、配線抵抗Ｒｗｌ、Ｒｃｏｍ、トランジスタ１１３、１１４によって生じるワード線パスによる電圧降下分ΔＶｗｌの影響で、電圧「Ｖｒｅｆｗｌ１＋ΔＶｗｌ」となる。一方、このときの第３基準電圧Ｖｒｅｆｗｌ３は、トランジスタ１２２、４４３〜４４９からなるカレントミラー回路によってワード線レプリカ回路４４０ｂには、ワード線ＷＬに流れる電流ΣＩｃｅｌｌと同等の電流ΣＩｃｅｌｌが流れ、ワード線レプリカ回路４４０ｂによってワード線パスによる電圧降下分ΔＶｗｌだけの電圧降下が生じる。このため、第３基準電圧Ｖｒｅｆｗｌ３は、「Ｖｒｅｆｗｌ１−ΔＶｗｌ」となる。スイッチ信号ＳＷｃは、オンになっているため、キャパシタ４５１には、この第３基準電圧Ｖｒｅｆｗｌ３が印加され、電荷が蓄積され始める。ビット線ＢＬは、上述の通り、先読み電圧Ｖｐｒｅに達するまでチャージされる。
【０１１４】
続いて、期間Ｐ２において、第３基準電圧Ｖｒｅｆｗｌ３に応じた電荷がキャパシタ４５１に十分に蓄積されるまで待つ。
【０１１５】
続いて、期間Ｐ３において、スイッチ信号ＳＷａによってトランジスタ４５２をオフ、スイッチ信号ＳＷｂによってトランジスタ４５３をオンにすると共に、スイッチ信号ＳＷｃによってトランジスタ４５０をオフにする。これによって期間Ｐ２において蓄積されたキャパシタ４５１の電荷が放電され、ワード線ドライバ１２０の増幅器１２１の反転入力（−）の電圧は、第２基準電圧Ｖｒｅｆｗｌ２として第３基準電圧Ｖｒｅｆｗｌ３である電圧「Ｖｒｅｆｗｌ１−ΔＶｗｌ」に向けて低下していく。これに伴い、ノードｎ１２１のＲｅｇｕｌａｔｅｄ  Ｖｓｓｒｏｗも電圧「Ｖｒｅｆｗｌ１−ΔＶｗｌ」に低下していく。その結果、ワード線ＷＬの電圧は、電圧「Ｖｒｅｆｗｌ１−ΔＶｗｌ」よりも電圧降下分ΔＶｗｌだけ高い電圧Ｖｒｅｆｗｌ１に上昇していく。
【０１１６】
最後に、期間Ｐ４において、ワード線ＷＬの電圧が第１基準電圧Ｖｒｅｆｗｌ１に十分に上昇した後、セル電流Ｉｃｅｌｌを検知しデータを判別する。
【０１１７】
以上のように、本実施形態によれば、メモリセルアレイ１上の位置によらず、全てのメモリセルＭＣに対して、同じバイアス状態を作ることができる。その結果、リードマージン、リセットマージンを向上させることができ、データ読み出しの精度を高めることができとともに、データ破壊の発生も低減させることができる。さらに、リードマージン、リセットマージンの向上によって、同時アクセス可能なメモリセル数を増やすことができるためデータ入出力の高速化を図ることができる。
【０１１８】
リセット動作及びセット動作の場合には、ワード線パスによる電圧降下分ΔＶｗｌを検知したときのワード線ＷＬに流れる電流値とリセット動作及びセット動作時に流れる電流値とが異なるので、ミラー比を変えることによってワード線レプリカ回路４４０ｂに流れる電流をリセット電流又はセット電流と同等にすれば良い。
【０１１９】
［第４の実施形態］
本発明の第４の実施形態は、第３の実施形態を応用したものである。
【０１２０】
第３の実施形態の場合、ワード線ＷＬに対してワード線パスによって生じる電圧降下を補償する。この場合、後述するコンカレント動作を容易に実行することができるため、セット／リセット動作の処理を高速化することができる。
【０１２１】
コンカレント動作は、同一ワード線ＷＬに接続された複数のメモリセルＭＣに
対するセット／リセット電圧の印加をすると同時に、メモリセルＭＣに流れる電流を検知して、メモリセルＭＣの可変抵抗素子ＶＲの抵抗状態を検知するものである。
【０１２２】
従来の場合、図２０中（Ａ）に示すように、リセット電圧の印加と、リセットがされたかを確認するベリファイとからなるサイクルをベリファイをパスするまで繰り返し行うことでリセット動作を実現していた。
【０１２３】
一方、コンカレント動作を行う場合には、図２０中（Ｂ）に示すように、リセット電圧の印加と同時に可変抵抗素子ＶＲの抵抗状態を検知できるため、この抵抗状態が所望の抵抗状態になるまで、連続的にリセット電圧を印加することができる。したがって、１サイクル毎のベリファイを実行する必要がなく、リセット動作を高速に実現することができる。
【０１２４】
図２１は、このコンカレント動作に用いるセル電流自動検出回路の回路図である。このセル電流自動検出回路は、所定の書き込み電圧Ｖｗｒをビット線ＢＬに供給するローカルデータ線ＬＤＱに、検出信号ＤＥＴＥＣＴでオン／オフ制御されるＰＭＯＳトランジスタ５０１と、増幅器５０４の出力によって制御されるＰＭＯＳトランジスタ５０２を備える。ここで増幅器５０４とトランジスタ５０２とは、リセット電圧Ｖｒｅｓｅｔの定電圧回路を構成する。また、このローカルデータ線ＬＤＱには、検出信号ＤＥＴＥＣＴによってオン／オフ制御されるＮＭＯＳトランジスタ５０３を介して接地電圧Ｖｓｓに接続される。
【０１２５】
また、セル電流自動検出回路は、書き込み電圧Ｖｗｒ及び接地電圧Ｖｓｓ間に、直列接続されたＰＭＯＳトランジスタ５０５とＮＭＯＳトランジスタ５０６とを有する。このうちトランジスタ５０５は、トランジスタ５０２とミラー比１：１のミラー回路を構成する。したがって、トランジスタ５０２を流れるセル電流Ｉｃｅｌｌがトランジスタ５０５にも流れることになる。一方、トランジスタ５０６は、更に、設けられたＮＭＯＳトランジスタ５０７とミラー比１：１のミラー回路を構成する。このトランジスタ５０７には、リセット状態のメモリセルＭＣに流れるセル電流Ｉｃｅｌｌの基準となる基準電流Ｉｒｅｆが流れている。その結果、トランジスタＩｒｅｆが流れる。
【０１２６】
更に、トランジスタ５０５と５０６との接続点に入力端子が接続されたインバータ５０８を備える。このインバータ５０８の出力が検出信号ＤＥＴＥＣＴとなる。
【０１２７】
次に、この回路の動作を図２２を参照しながら説明する。
【０１２８】
メモリセルＭＣがリセットされていない状態では、検出信号ＤＥＴＥＣＴは、非活性状態、つまり“Ｌ”になっている。この場合、トランジスタ５０１がオンされるため、ローカルデータ線ＬＤＱ及びビット線ＢＬを介してメモリセルＭＣには、リセット電圧Ｖｒｅｓｅｔが供給される。
【０１２９】
その後、メモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態になると、セル電流Ｉｃｅｌｌが低下する。さらに、低下が続き、基準電流Ｉｒｅｆ以下になると、ノードｎ５０１からのインバータ５０８への入力が“Ｌ”に変化するため、インバータ５０８の出力である検出信号ＤＥＴＥＣＴは活性状態、つまり“Ｈ”になる（ステップＳ１）。その結果、トランジスタ５０１がオフされるとともに、トランジスタ５０３がオンされる。これによって、ローカルデータ線ＬＤＱの電圧は接地電圧Ｖｓｓに低下する（ステップＳ２）。これによって、メモリセルＭＣに対するリセット電圧Ｖｒｅｓｅｔの供給は停止する。
【０１３０】
その後、検出信号ＤＥＴＥＣＴが活性化されたメモリセルＭＣに対しては、次のサイクルでベリファイを実行し、最終的にメモリセルＭＣのリセット動作が完了しているかを確認する。
【０１３１】
以上、主にリセット動作について説明したが、セット動作についても同様であるため説明を省略する。
【０１３２】
以上のように、図１６に示すワード線電圧降下補償回路４４０に、さらに、本実施形態で説明したセル電流自動検知回路を用いることでコンカレント動作を実現することができる。その結果、本実施形態によれば、第３の実施形態と同様の効果を得られるばかりでなく、セット／リセット動作の処理を高速化することができる。
【０１３３】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【０１３４】
上記実施形態はいずれも可変抵抗素子及びダイオードからなるユニポーラ型のメモリセルを用いていたが、可変抵抗素子及びトランジスタからなるバイポーラ型のメモリセルでも適用可能である。この場合、ワード線の替わりにソース線に流れる総メモリセル電流を検知し、ビット線クランプ電圧、あるいはワード線ドライバに相当するソース線ドライバの基準電圧を調整することで上記実施形態と同様の効果を得ることができる。
【符号の説明】
【０１３５】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、９・・・パルスジェネレータ、１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層、１２０・・・ワード線ドライバ、１３０、２３０・・・ビット線クランプ回路、２４０・・・ビット線電圧制御回路、２４５・・・ラッチ回路、２４６・・・論理回路群、３４０・・・ワード線電圧制御回路、４４０・・・ワード線電圧降下補償回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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