(57)【要約】【課題】チャージポンピング方式の昇圧回路において、ポンピング容量駆動回路に起因した昇圧電位におけるノイズを低減する。【解決手段】ポンピング容量駆動回路を、プッシュプル動作する第１の回路と第２の回路で構成する。第１の回路と第２の回路は、各々の動作点をバイアス電位で調整するように構成し、不感帯領域を持つように適切なバイアス電位に調整する。不感帯領域により、従来のインバータ駆動で生じていたオーバーシュート、アンダーシュートが軽減され、昇圧回路の昇圧電位におけるノイズが低減できる。【選択図】図１
2011229240.tif 000002
【特許請求の範囲】
【請求項１】
電流の流れる向きを揃えて複数直列に接続された整流素子と、
前記直列に接続された複数の整流素子間の接続ノードにそれぞれ一端が接続されたポンピング容量と、
前記ポンピング容量の他端に接続され、周期的に変化する入力信号に基づいて前記ポンビング容量を駆動するポンピング容量駆動回路と、
を備え、
前記ポンピング容量駆動回路は、第１の回路と第２の回路とを含み、
前記第１の回路は、前記入力信号が第１の閾値より大きい場合に、オン状態となって、前記ポンピング容量の他端をロウ電位に駆動し、
前記第２の回路は、前記入力信号が第２の閾値より小さい場合に、オン状態となって、前記ポンピング容量の他端をハイ電位に駆動し、
前記第１の閾値は、第１の回路における第１の動作点調整信号により設定され、
前記第２の閾値は、第２の回路における第２の動作点調整信号により設定され、
前記第１の閾値は、前記第２の閾値より大きくなるように設定されていることを特徴とする昇圧回路。
【請求項２】
前記第１の回路は、前記入力信号がゲートに接続され、ドレインが第１の電源に接続された第１の第１導電型トランジスタと、
ソースが前記第１の第１導電型トランジスタのソースに接続され、ゲートが前記第１の動作点調整信号に接続された第１の第２導電型トランジスタと、
第２の第１導電型トランジスタと、ドレインが前記ポンピング容量の他端に接続された第３の第１導電型トランジスタと、を含み、前記第１の第２導電型トランジスタのドレインを流れる電流が前記第２の第１導電型トランジスタのドレインに流れ、かつ、前記第２の第１導電型トランジスタのドレインに流れる電流に比例する電流が前記第３の第１導電型トランジスタのドレインから出力するように構成された第１のカレントミラー回路と、
を含み、
前記第２の回路は、前記入力信号がゲートに接続され、ドレインが第２の電源に接続された第２の第２導電型トランジスタと、
ソースが前記第２の第２導電型トランジスタのソースに接続され、ゲートが第２の動作点調整信号に接続された第４の第１導電型トランジスタと、
第３の第２導電型トランジスタと、ドレインが前記ポンピング容量の他端に接続された第４の第２導電型トランジスタと、を含み、前記第４の第１導電型トランジスタのドレインを流れる電流が前記第３の第２導電型トランジスタのドレインに流れ、かつ、前記第３の第２導電型トランジスタのドレインに流れる電流に比例する電流が前記第４の第２導電型トランジスタのドレインから出力するように構成された第２のカレントミラー回路と、
をさらに含むことを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記第２の第１導電型トランジスタのソースおよび前記第３の第１導電型トランジスタのソースが、前記第２の電源に接続され、
前記第３の第２導電型トランジスタのソースおよび前記第４の第２導電型トランジスタのソースが、前記第１の電源に接続されていることを特徴とする請求項２に記載の昇圧回路。
【請求項４】
前記第１の回路は、前記第１の第２導電型トランジスタのドレインと前記第２の第１導電型トランジスタのドレインとの間に順方向に接続された整流素子を含み、前記第２及び第３の第１導電型トランジスタのゲートは前記第１の第２導電型トランジスタのドレインに接続され、
前記第２の回路は、前記第４の第１導電型トランジスタのドレインと前記第３の第２導電型トランジスタのドレインとの間に順方向に接続された整流素子を含み、前記第３及び第４の第２導電型トランジスタのゲートは前記第４の第１導電型トランジスタのドレインに接続されていることを特徴とする請求項２または３に記載の昇圧回路。
【請求項５】
ドレインが前記第３の第１導電型トランジスタのゲートと接続され、ゲートが前記入力信号を反転した信号と接続される第５の第１導電型トランジスタと、
ドレインが前記第４の第２導電型トランジスタのゲートと接続され、ゲートが前記入力信号を反転した信号と接続される第５の第２導電型トランジスタと、をさらに備えることを特徴とする請求項２乃至４のいずれか１項記載の昇圧回路。
【請求項６】
前記複数直列に接続された整流素子は、３個以上の整流素子が直列接続され、
前記複数の整流素子間の前記接続ノードのうち、奇数番目の接続ノードに一端が接続されたポンピング容量の他端に接続される前記ポンピング容量駆動回路と、偶数番目の接続ノードに一端が接続されたポンピング容量の他端に接続される前記ポンピング容量駆動回路と、では、前記入力信号の位相が反転していることを特徴とする請求項１乃至５いずれか１項記載の昇圧回路。
【請求項７】
前記電流の流れる向きを揃えて複数直列に接続された整流素子は、前記入力信号に同期した信号により導通、非導通が制御されるスイッチ素子であることを特徴とする請求項１乃至６いずれか１項記載の昇圧回路。
【請求項８】
入力信号がゲートに接続され、ドレインが第１の電源に接続された第１の第１導電型トランジスタと、
ソースが前記第１の第１導電型トランジスタのソースに接続され、ゲートが動作点調整信号に接続された第１の第２導電型トランジスタと、
第２の第１導電型トランジスタと、ドレインが出力端子に接続された第３の第１導電型トランジスタと、を含み、前記第１の第２導電型トランジスタのドレインを流れる電流が前記第２の第１導電型トランジスタのドレインに流れ、かつ、前記第２の第１導電型トランジスタのドレインに流れる電流に比例する電流が前記第３の第１導電型トランジスタのドレインから出力するように構成されたカレントミラー回路と、
を含み、
前記入力信号と前記動作点調整信号の電圧レベルに基づいて、前記第３の第１導電型トランジスタの導通、非導通が制御されるように構成されていることを特徴とする出力回路。
【請求項９】
前記第１の第２導電型トランジスタのドレインと前記第２の第１導電型トランジスタのドレインとの間に順方向に接続された整流素子を含み、前記第２及び第３の第１導電型トランジスタのゲートは前記第１の第２導電型トランジスタのドレインに接続されていることを特徴とする請求項８に記載の出力回路。
【請求項１０】
ドレインが前記第３の第１導電型トランジスタのゲートに接続され、ゲートが前記入力信号を反転した信号と接続される第５の第１導電型トランジスタをさらに含むことを特徴とする請求項８または９に記載の出力回路。
【請求項１１】
前記入力信号がゲートに接続され、ドレインが第２の電源に接続された第２の第２導電型トランジスタと、
ソースが前記第２の第２導電型トランジスタのソースに接続され、ゲートが第２の動作点調整信号に接続された第４の第１導電型トランジスタと、
第３の第２導電型トランジスタと、ドレインが前記出力端子に接続された第４の第２導電型トランジスタと、を含み、前記第４の第１導電型トランジスタのドレインを流れる電流が前記第３の第２導電型トランジスタのドレインに流れ、かつ、前記第３の第２導電型トランジスタのドレインに流れる電流に比例する電流が前記第４の第２導電型トランジスタのドレインから出力するように構成された第２のカレントミラー回路と、
をさらに含み、
前記入力信号と前記第２の動作点調整信号の電圧レベルに基づいて、前記第４の第２導電型トランジスタの導通、非導通が制御されるように構成されていることを特徴とする請求項８乃至１０いずれか１項記載の出力回路。
【請求項１２】
前記第３の第２導電型トランジスタのソースおよび前記第４の第２導電型トランジスタのソースが、前記第１の電源に接続されていることを特徴とする請求項１１に記載の出力回路。
【請求項１３】
前記第４の第１導電型トランジスタのドレインと前記第３の第２導電型トランジスタのドレインとの間に順方向に接続された整流素子を含み、前記第３及び第４の第２導電型トランジスタのゲートは前記第４の第１導電型トランジスタのドレインに接続されていることを特徴とする請求項１１または１２に記載の出力回路。
【請求項１４】
ドレインが前記第４の第２導電型トランジスタのゲートに接続され、ゲートが前記入力信号を反転した信号と接続される第５の第２導電型トランジスタをさらに含むことを特徴とする請求項１１乃至１３のいずれか１項記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における昇圧回路に関する。特に、チャージポンピング方式の昇圧回路におけるポンピング容量駆動回路に関する。
【背景技術】
【０００２】
書き換えが可能な不揮発性半導体メモリＥＥＰＲＯＭにおいて、データ書き込みや消去に電源電位を昇圧した昇圧電位が必要であり、半導体集積回路内に昇圧回路が設けられている。このような半導体昇圧回路では、集積化が困難であるインダクタが不要であるチャージポンプ方式の昇圧回路が使用されている。
【０００３】
特許文献１に、従来技術のチャージポンピング方式の昇圧回路が開示されており、ポンピング容量をインバータ駆動する構成が例示されている。また、図９に示すようなＤｉｃｋｓｏｎ型チャージポンピング回路が知られている。図９において、キャパシタ８４、８８、９２、９６を駆動するクロック信号φ、φｂを与えている。ここで、信号φｂは、信号φの逆相の信号である。ＮＭＯＳトランジスタ８２、８６、９０、９４、９８は、ドレインとゲートが接続されており、整流素子として機能する。このような構成により、ノードＮ５から、昇圧電位ＶＰＰが出力される。
【０００４】
図９の信号φ、信号φｂを与えるポンピング容量駆動回路として、従来は、図１０に示すようなインバータ回路が用いられていた。図１０におけるインバータ回路では、入力信号が、ロウからハイに移り変わる遷移状態、すなわち、インバータの論理閾値Ｖｔｈ近傍において、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタが共に導通状態になる瞬間があり、電源ＶＤＤからグランドに向かって貫通電流が流れる。この影響で、インバータ回路の出力電位には、オーバーシュートあるいはアンダーシュートが生ずることとなり、ポンピング容量を介して、昇圧回路の出力電位ＶＰＰに、オーバーシュートあるいはアンダーシュートが乗る現象が起きていた。この急峻な電位変化は、ＶＰＰノイズとなり、高周波成分を多く含むことになる。よって、半導体回路内では他回路ブロックや信号への影響低減のため、多大なノイズ対策を行わなければならない。図１３、図１４は、図１０の従来のポンピング容量駆動回路により昇圧されたＶＰＰ波形である。昇圧途中の拡大図である図１４から分かるように、１回の昇圧毎に急峻なＶＰＰ変化が起きており、これがＶＰＰ自体のノイズとなり、周辺にも多大な影響を及ぼすという問題があった。
【０００５】
図１０のインバータ回路における問題を解決するため、従来から、幾つかの方法が考案されている。図１１にポンピング容量駆動方法の従来技術の一つの改良案を示す。Ｐ型ＭＯＳトランジスタ５５、Ｎ型ＭＯＳトランジスタ５６で構成されるインバータ駆動回路とポンピング容量５８の間に抵抗５７を挿入し、ＶＰＰ変化をゆっくり上昇させることが考えられる。しかし、この方法では前段回路５５、５６の出力インピーダンスが大きくなってしまい、ポンピング容量を駆動する５５、５６の駆動能力を大きくしなければならない問題がある。図１１のポンピング容量駆動回路は、容量５８の充放電電流の変化を緩和させ、容量５８の充放電電流の急激な変化に起因するノイズの抑制に対しては効果が得られるが、前段回路５５、５６の貫通電流に起因するノイズに対しては効果が得られない。
【０００６】
図１１のポンピング容量駆動回路によるＶＰＰ波形を図１５に示す。ノイズ除去のため抵抗値を大きくすると、駆動回路全体の出力インピーダンスが大きくなってしまうため、昇圧（ＶＰＰ）レベルの上昇が遅くなってしまい、ＶＰＰ系回路の消費電力によっては充分な電圧レベルまで昇圧することができない。逆に抵抗値が小さければＶＰＰレベルの上昇は早くなるが、ノイズを除去することはできないという問題点がある。
【０００７】
図１２にポンピング容量駆動方法の従来技術の他の改良案を示す。
Ｐ型ＭＯＳトランジスタ６５、Ｎ型ＭＯＳトランジスタで構成されるインバータを、Ｐ型ＭＯＳトランジスタ６５とＮ型ＭＯＳトランジスタ６６を別々に制御し、特に電流をフォースするＰ型ＭＯＳ６５側のスルーレートを落としている。図１２中の制御回路１出力の立下りをゆっくり変化させ、Ｐ型ＭＯＳトランジスタ６５をゆっくりオンさせる。この方法によりポンピング容量６７をゆっくり充電できるため、ＶＰＰ変化は緩やかになる。しかし、Ｐ型ＭＯＳトランジスタ６５のスルーレートが小さいだけで、論理閾値Ｖｔｈの近傍における貫通電流により、ポンピング容量駆動回路出力にオーバーシュートあるいはアンダーシュートが生ずる問題を解決できていないため、昇圧回路の出力電位ＶＰＰのノイズが、残ってしまう。
【０００８】
図１２のポンピング容量駆動回路によるＶＰＰ波形を図１６に示す。また、昇圧途中の拡大図を図１７に示す。スルーレートを小さくする目的でＰ型ＭＯＳトランジスタ６５のＷサイズを小さくすると、ＶＰＰ昇圧レベルが低下する。比較の基準としたＷ＝６００［μｍ］に対し、Ｗ＝３００［μｍ］程度であれば、図１６で見る限りＶＰＰレベルの低下もほとんどなく昇圧レベルに差異はない。しかし、図１７により、昇圧途中の拡大波形を見ると、ＶＰＰの立ち上がりにおいてノイズが残る問題点がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−１７６７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以下の分析は、本発明により与えられる。
【００１１】
図１０に示すインバータ回路からなるポンピング容量駆動回路の場合、１回の昇圧毎にＶＰＰ変化が起きており、ＶＰＰに高周波成分を多く含むノイズとなる。このノイズは、半導体回路内の他ブロックに対し、多大な影響を及ぼすという問題がある。
【００１２】
また、図１１のように抵抗でポンピング容量駆動波形を鈍らせる方法では、ＶＰＰにおけるノイズは抑制できるものの、ノイズ除去のため抵抗値を大きくすると、ポンピング容量駆動回路全体の出力インピーダンスが大きくなってしまうため、昇圧（ＶＰＰ）レベルの上昇が遅くなってしまい、ＶＰＰ系回路の消費電力によっては充分な電圧レベルまで昇圧することができないという問題がある。
【００１３】
また、図１２のようにスルーレートによりポンピング容量駆動波形を鈍らせる方法では、ＶＰＰ変化は緩やかになるものの、十分なＶＰＰレベルを得ようとすると、ＶＰＰにおけるノイズが残り、半導体回路内の他ブロックに対し、多大な影響を及ぼすという問題がある。
【００１４】
これらの問題の原因は、ポンピング容量駆動回路が、論理閾値Ｖｔｈの近傍において、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタが共に導通状態になる瞬間があり、ＶＤＤからグランドに向かって貫通電流が流れ、その影響でポンピング容量駆動回路の出力電位にオーバーシュートあるいはアンダーシュートが生じ、ポンピング容量を介して、昇圧回路の出力電位ＶＰＰに急峻な電位変化を起こすためである。
【課題を解決するための手段】
【００１５】
本発明の第１の側面による昇圧回路は、電流の流れる向きを揃えて複数直列に接続された整流素子と、前記直列に接続された複数の整流素子間の接続ノードにそれぞれ一端が接続されたポンピング容量と、前記ポンピング容量の他端に接続され、周期的に変化する入力信号に基づいて前記ポンビング容量を駆動するポンピング容量駆動回路と、を備え、前記ポンピング容量駆動回路は、第１の回路と第２の回路とを含み、前記第１の回路は、前記入力信号が第１の閾値より大きい場合に、オン状態となって、前記ポンピング容量の他端をロウ電位に駆動し、前記第２の回路は、前記入力信号が第２の閾値より小さい場合に、オン状態となって、前記ポンピング容量の他端をハイ電位に駆動し、前記第１の閾値は、第１の回路における第１の動作点調整信号により設定され、前記第２の閾値は、第２の回路における第２の動作点調整信号により設定され、前記第１の閾値は、前記第２の閾値より大きくなるように設定されている。
【００１６】
本発明の第２の側面による出力回路は、入力信号がゲートに接続され、ドレインが第１の電源に接続された第１の第１導電型トランジスタと、ソースが前記第１の第１導電型トランジスタのソースに接続され、ゲートが動作点調整信号に接続された第１の第２導電型トランジスタと、第２の第１導電型トランジスタと、ドレインが出力端子に接続された第３の第１導電型トランジスタと、を含み、前記第１の第２導電型トランジスタのドレインを流れる電流が前記第２の第１導電型トランジスタのドレインに流れ、かつ、前記第２の第１導電型トランジスタのドレインに流れる電流に比例する電流が前記第３の第１導電型トランジスタのドレインから出力するように構成されたカレントミラー回路と、を含み、
前記入力信号と前記動作点調整信号の電圧レベルに基づいて、前記第３の第１導電型トランジスタの導通、非導通が制御されるように構成されている。
【発明の効果】
【００１７】
本発明の昇圧回路によれば、ポンピング容量駆動回路の第２の回路は、入力信号が第２の閾値より小さい場合、オン状態でハイ電位となり、第１の回路は、入力信号が第１の閾値より大きい場合、オン状態でロウ電位となる。そのため、第２の閾値と第１の閾値の間に第１の回路および第２の回路が共にオフ状態となる不感帯領域が得られ、ポンピング容量駆動回路に貫通電流が流れることがなくなり、ポンピング容量駆動回路の出力電位におけるオーバーシュートあるいはアンダーシュートが抑制されるので、昇圧回路の出力電位ＶＰＰにおけるノイズを低減した昇圧回路を提供することができる。
また、本発明の出力回路によれば、動作点調整信号により、閾値が自在に調整することができる出力回路が得られる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態における昇圧回路のブロック図である。
【図２】本発明の第２の実施形態における出力回路を説明するための図である。
【図３】本発明の第３の実施形態における出力回路を説明するための図である。
【図４】本発明のポンピング容量駆動回路を説明するためのブロック図である。
【図５】本発明の第１の実施形態を説明するための図である。
【図６】本発明の第１の実施形態を説明するための図である。
【図７】本発明の第１の実施形態を説明するための図である。
【図８】実施例１の回路図である。
【図９】従来の昇圧部の回路図である。
【図１０】従来のポンピング容量駆動回路である。
【図１１】従来のポンピング容量駆動回路である。
【図１２】従来のポンピング容量駆動回路である。
【図１３】図１０の従来のポンピング容量駆動回路によるＶＰＰ出力波形である。
【図１４】図１３の一部を拡大表示した波形である。
【図１５】図１１の従来のポンピング容量駆動回路によるＶＰＰ出力波形である。
【図１６】図１２の従来のポンピング容量駆動回路によるＶＰＰ出力波形である。
【図１７】図１６の一部を拡大表示した波形である。
【図１８】実施例１の出力波形である。
【図１９】図１８の一部を拡大表示した波形である。
【図２０】従来のポンピング容量駆動回路によるＶＰＰ出力の周波数解析である。
【図２１】実施例１によるＶＰＰ出力の周波数解析である。
【発明を実施するための形態】
【００１９】
本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００２０】
本発明による第１の実施形態の昇圧回路１は、図１に示すように、電流の流れる向きを揃えて複数直列に接続された整流素子７５、７６、７７、７８と、直列に接続された複数の整流素子間の接続ノードにそれぞれ一端が接続されたポンピング容量１０１、１０２、１０３、１０４と、それらのポンピング容量の他端に接続され、周期的に変化する入力信号ＣＬＫに基づいてポンピング容量を駆動するポンピング容量駆動回路１１０、１１１と、を備え、ポンピング容量駆動回路１１０は、第１の回路７と第２の回路８とを含み、ポンピング容量駆動回路１１１は、第１の回路９と第２の回路１０とを含み、第１の回路７、９は、入力信号が第１の閾値ＶＯより大きい場合に、オン状態となって、ポンピング容量の他端をロウ電位に駆動し、第２の回路８、１０は、入力信号が第２の閾値ＶＵより小さい場合に、オン状態となって、ポンピング容量の他端をハイ電位に駆動し、第１の閾値ＶＯは、第１の回路７、９における第１の動作点調整信号ＶＢＩＡＳ１により設定され、第２の閾値ＶＵは、第２の回路８、１０における第２の動作点調整信号ＶＢＩＡＳ２により設定され、第１の閾値ＶＯは、第２の閾値ＶＵより大きくなるように設定されている。
【００２１】
第１の実施形態のポンピング容量駆動回路１１０、１１１は、各々、位相の異なる信号φ、φｂを生成しているが、図４は、信号φのみを生成するポンピング容量駆動回路を示している。φｂを生成する回路は、φの回路において、入力側に１つインバータが追加されるだけであり、基本的な動作はφの回路と同じであるため、以後の説明は信号φを生成する回路である図４についてのみ行う。
【００２２】
図４のポンピング容量駆動回路の動作について、図５、図６、図７を用いて、図１０の従来のインバータ回路によるポンピング容量駆動回路と比較しながら説明する。図５は、図１０の従来のインバータ回路によるポンピング容量駆動回路の入出力特性を示す図である。図１０は、基本的なインバータ回路であり、入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔの関係は、図５のようになる。論理閾値Ｖｔｈは、入力が最大入力の５０％点の入力電圧である。
【００２３】
図６は、本発明の第１の実施形態におけるポンピング容量駆動回路の入出力特性を示す図である。図６に示すように、論理閾値Ｖｔｈを含んだ不感帯領域を持っている。図４における第１の回路７１は、オン状態で、ロウ、第２の回路７２は、オン状態で、ハイを出力するようになっている。不感帯領域の下限の入力電位ＶｉｎをＶＵ、上限の入力電位ＶｉｎをＶＯとすると、Ｖｉｎ＞＝ＶＯの領域では、第１の回路７１はオン状態、第２の回路７２は、オフ状態となり、Ｖｉｎ＝＜ＶＵの領域では、逆に、第１の回路７１はオフ状態、第２の回路７２はオン状態になる。また、不感帯領域であるＶＵ＜Ｖｉｎ＜ＶＯの領域では、第１の回路と第２の回路は、共にオフ状態となる。このように、第１の回路と第２の回路は、一方がオンの時は、他方がオフになるという動作をする。このような動作はプッシュプル動作と呼ばれている。
【００２４】
また、不感帯の下限ＶＵは、第１の回路におけるバイアス電位で調整可能にし、不感帯の上限ＶＯは、第２の回路におけるバイアス電位で調整可能にしている。従って、これらのバイアス電位を調整することにより、ポンピング容量駆動回路の出力は、増幅回路で定義されるＢ級やＡＢ級の動作点に持っていくことができる。
【００２５】
図１０のインバータ回路の場合、論理閾値Ｖｔｈ付近の入力に対し、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタに瞬間的に導通状態となり、大きな貫通電流が流れる。一方、図４に示す第１の実施形態におけるポンピング容量駆動回路においては、論理閾値Ｖｔｈを含む不感帯領域において、第１の回路７１、第２の回路７２が共にオフ状態となる。すなわち、第１の回路と第２の回路が共にオン状態になる瞬間がなくなるため、貫通電流が流れることはない。
【００２６】
図７に、駆動回路に不感帯のある回路を用いた場合の入出力の時間変化を示す。上段は駆動回路への入力波形、下段はその出力波形を示す。下段点線は、インバータ回路を用いた場合の出力波形である。インバータ回路出力（点線）の場合、出力は入力にリニアに反応しアンダーシュート（Ａ点）やオーバーシュート（Ｂ点）を引き起こす。このアンダーシュートやオーバーシュートを持つ電圧波形がポンピング容量を駆動すれば、ポンピング容量がそれを伝達し、ノイズや急峻な電圧変化となってＶＰＰ波形に現れる。一方、不感帯を持つ駆動回路出力の場合、下段実線が示すように、その出力特性は図６のように変化するから、同一時刻で見た場合、Ａ点はＡ’点の電圧レベル、Ｂ点はＢ’点の電圧レベルとなる。つまり、アンダーシュート（Ａ点）やオーバーシュート（Ｂ点）に相当する点が、不感帯付近、すなわち閾値Ｖｔｈ付近の電圧レベルに留まるか或いは、インバータ回路出力に比較して、変化するダイナミック・レンジが小さくなるため、瞬間的にＧＮＤレベルやＶＤＤレベルまで振り切れることがなくなる。つまり、ＶＰＰノイズが出にくくなる。
【００２７】
図１に示した昇圧回路１において、バイアス電位ＶＢＩＡＳ１、ＶＢＩＡＳ２は、φを生成するポンピング容量駆動回路１１０、φｂを生成するポンピング容量駆動回路１１１に対して、同じ電位としたので、不感帯領域は、φ、φｂにおいて同じになっているが、バイアス電位をφ、φｂで別々に設け、不感帯領域をφ、φｂで、独立して設定するようにしてもよい。
【００２８】
次に、本発明の第２の実施形態の出力回路１０５は、図２に示すように、入力信号ＩＮがゲートに接続され、ドレインが第１の電源ＶＤＤに接続された第１の第１導電型トランジスタ１７と、ソースが第１の第１導電型トランジスタ１７のソースに接続され、ゲートが動作点調整信号ＶＢＩＡＳ１に接続された第１の第２導電型トランジスタ１８と、第２の第１導電型トランジスタ１９とドレインが出力端子ＯＵＴに接続された第３の第１導電型トランジスタ２０とを含み、第１の第２導電型トランジスタ１８のドレインを流れる電流が第２の第１導電型トランジスタ１９のドレインに流れ、かつ、第２の第１導電型トランジスタ１９のドレインに流れる電流に比例する電流が第３の第１導電型トランジスタ２０のドレインから出力するように構成されたカレントミラー回路１３と、を含み、入力信号ＩＮと動作点調整信号ＶＢＩＡＳ１の電圧レベルに基づいて、第３の第１導電型トランジスタ２０の導通、非導通が制御されるように構成されている。ここで、図２における回路１１は、ソースフォロワ回路であり、回路１２は、動作点調整回路である。また、図２において、第１の導電型トランジスタをＮ型ＭＯＳトランジスタ、第２の導電型トランジスタをＰ型ＭＯＳトランジスタとして例示しているが、それに限定されるものではない。
【００２９】
次に、本発明の第３の実施形態の出力回路は、図３（ａ）に示すように、第１の回路及び第２の回路を具備し、第１の回路と第２の回路の入力ＩＮは共通で接続されており、第１の回路と第２の回路の出力ＯＵＴは共通で接続されている。第１の回路は、図２で示した第１の実施形態の出力回路である。第２の回路は、図３（ｂ）に示すように、入力信号ＩＮがゲートに接続され、ドレインが第２の電源ＧＮＤに接続された第２の第２導電型トランジスタ２１と、ソースが第２の第２導電型トランジスタ２１のソースに接続され、ゲートが第２の動作点調整信号ＶＢＩＡＳ２に接続された第４の第１導電型トランジスタ２２と、第３の第２導電型トランジスタ２３とドレインが出力端子ＯＵＴに接続された第４の第２導電型トランジスタ２４とを含み、第４の第１導電型トランジスタ２２のドレインを流れる電流が第３の第２導電型トランジスタ２３のドレインに流れ、かつ、第３の第２導電型トランジスタ２３のドレインに流れる電流に比例する電流が第４の第２導電型トランジスタ２４のドレインから出力するように構成された第２のカレントミラー回路１６と、をさらに含み、入力信号ＩＮと第２の動作点調整信号ＶＢＩＡＳ２の電圧レベルに基づいて、第４の第２導電型トランジスタ２４の導通、非導通が制御されるように構成されている。第３の第１導電型トランジスタ２０の導通、非導通が制御されるように構成されている。ここで、図３（ｂ）における回路２１は、ソースフォロワ回路であり、回路１５は動作点調整回路である。また、図３（ｂ）において、第１の導電型トランジスタをＮ型ＭＯＳトランジスタ、第２の導電型トランジスタをＰ型ＭＯＳトランジスタとして例示しているが、それに限定されるものではない。
【００３０】
ここで、第１導電型トランジスタをＮ型ＭＯＳトランジスタ、第２導電型トランジスタをＰ型ＭＯＳトランジスタとした場合に、第１の回路１０５がオン状態になる条件と、第２の回路１０６がオン状態になる条件について、以下に解析する。一般に、Ｎ型ＭＯＳトランジスタは、ゲート−ソース間の電圧ＶＧＳが、閾値ＶＧＳ＿ＴＨＮより大きい場合にオン状態となり、ドレイン電流が流れる。一方、Ｐ型ＭＯＳトランジスタは、ゲート−ソース間の電圧ＶＧＳが、閾値ＶＧＳ＿ＴＨＰより小さい場合にオン状態となり、ドレイン電流が流れる。
【００３１】
図２の回路において、ソースフォロワ回路のＮ型ＭＯＳトランジスタ１７、動作点調整回路のＰ型ＭＯＳトランジスタ１８が、オン状態になる条件は、以下になる。まず、Ｎ型ＭＯＳトランジスタ１７において、１７のソース電位をＶＳ（１７）とすると、
ＩＮ＞ＶＳ（１７）＋ＶＧＳ＿ＴＨＮ            式（１）
次に、Ｐ型ＭＯＳトランジスタ１８において、１８のソース電位をＶＳ（１８）とすると、
ＶＳ（１８）＞ＶＢＩＡＳ１−ＶＧＳ＿ＴＨＰ        式（２）
ここで、Ｎ型ＭＯＳトランジスタ１７、Ｐ型ＭＯＳトランジスタ１８のソースは、共通なので、ＶＳ（１８）＝ＶＳ（１７）である。それと、式（１）、式（２）より、Ｎ型ＭＯＳトランジスタ１７、Ｐ型ＭＯＳトランジスタ１８が共に、オン状態になる条件は、式（３）により与えられる。
ＩＮ＞ＶＢＩＡＳ１＋ＶＧＳ＿ＴＨＮ−ＶＧＳ＿ＴＨＰ      式（３）
特に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのゲート−ソース間の閾値が、大きさが同じで、符号が逆である場合には、ＶＧＳ＿ＴＨＮ＝ＶＧＳ_ＴＨ、ＶＧＳ＿ＴＨＰ＝−ＶＧＳ_ＴＨとおくことにより、式（４）が得られる。
ＩＮ＞ＶＢＩＡＳ１＋ＶＧＳ＿ＴＨ×２      式（４）
【００３２】
よって、不感帯の上限は、式（５）になる。
ＶＯ＝ＶＢＩＡＳ１＋ＶＧＳ＿ＴＨＮ−ＶＧＳ＿ＴＨＰ    式（５）
特に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのゲート−ソース間の閾値が、大きさが同じで、符号が逆の場合には、式（６）になる。
ＶＯ＝ＶＢＩＡＳ１＋ＶＧＳ＿ＴＨ×２      式（６）
【００３３】
次に、図３（ｂ）の第２の回路において、ソースフォロワ回路のＰ型ＭＯＳトランジスタ２１、動作点調整回路のＮ型ＭＯＳトランジスタ２２が、オン状態になる条件は、以下になる。まず、Ｐ型ＭＯＳトランジスタ２１において、２１のソース電位をＶＳ（２１）とすると、
ＩＮ＜ＶＳ（２１）＋ＶＧＳ＿ＴＨＰ            式（７）
次に、Ｎ型ＭＯＳトランジスタ２２において、２２のソース電位をＶＳ（２２）とすると、
ＶＳ（２２）＞ＶＢＩＡＳ２−ＶＧＳ＿ＴＨＮ        式（８）
ここで、Ｎ型ＭＯＳトランジスタ２２、Ｐ型ＭＯＳトランジスタ２１のソースは、共通なので、ＶＳ（２２）＝ＶＳ（２１）である。それと、式（７）、式（８）より、Ｎ型ＭＯＳトランジスタ２２、Ｐ型ＭＯＳトランジスタ２１が共に、オン状態になる条件は式（９）により与えられる。
ＩＮ＜ＶＢＩＡＳ２−ＶＧＳ＿ＴＨＮ＋ＶＧＳ＿ＴＨＰ      式（９）
特に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのゲート−ソース間の閾値が、大きさが同じで、符号が逆である場合には、ＶＧＳ＿ＴＨＮ＝ＶＧＳ_ＴＨ、ＶＧＳ＿ＴＨＰ＝−ＶＧＳ_ＴＨとおくことにより、式（１０）が得られる。
ＩＮ＜ＶＢＩＡＳ２−ＶＧＳ＿ＴＨ×２      式（１０）
【００３４】
よって、不感帯の下限は、式（１１）になる。
ＶＵ＝ＶＢＩＡＳ２−ＶＧＳ＿ＴＨＮ＋ＶＧＳ＿ＴＨＰ    式（１１）
特に、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタのゲート−ソース間の閾値が、大きさが同じで、符号が逆の場合には、式（１２）になる。
ＶＵ＝ＶＢＩＡＳ２−ＶＧＳ＿ＴＨ×２      式（１２）
【００３５】
第１の回路において、第１導電型トランジスタ１７、第２導電型トランジスタ１８が共にＯＮ状態のとき、カレントミラー回路１３の入力側の第１導電型トランジスタ１９に電流が流れ、出力側の第１導電型トランジスタ２０にも、カレントミラー比に応じた電流が流れ、出力ＯＵＴは、ロウ電位となる。
【００３６】
第２の回路において、第２導電型トランジスタ２１、第１導電型トランジスタ２２が共にＯＮ状態のとき、カレントミラー回路１６の入力側の第２導電型トランジスタ２３に電流が流れ、出力側の第２導電型トランジスタ２４にも、カレントミラー比に応じた電流が流れ、出力ＯＵＴは、ハイ電位となる。
【００３７】
以下、実施例について、図面を参照して詳しく説明する。
【実施例１】
【００３８】
［実施例１の構成］
実施例１の昇圧回路は、図１のブロック図の構成になっている。図１における昇圧部２は、図９のＤｉｃｋｓｏｎ型チャージポンプ回路を用いている。信号φ、φｂにより、図９のキャパシタ８４，８８，９２，９６をチャージ、ディスチャージする。実施例１において、信号φを生成する回路を、図８に示す。一方、信号φｂを生成する回路は、図８の回路においてインバータ２６、２７の前に、さらにもう一つインバータを付加した回路を用いる。図８の回路には、ＣＬＫ信号として、５０ＭＨｚ程度の矩形波を入力する。第１の回路のバイアス調整電位は、ＶＢＩＡＳＰ端子に外部から与えられ、第２の回路のバイアス調整電位は、ＶＢＩＡＳＮ端子に外部から与えられ、前記の２つの電位により、不感帯の下限、上限が設定できるようになっている。昇圧回路は、半導体集積回路として組み込まれており、半導体集積回路に対する外部電源として、単一電位ＶＤＤのみが供給されている。実施例１の昇圧回路は、このＶＤＤ電位から、ＶＰＰ＝５ボルトを生成するように構成されている。
【００３９】
図８の回路は、第１の回路と第２の回路から構成される。第１の回路は、Ｎ型ＭＯＳトランジスタ２９により構成される第１のソースフォロワ回路、Ｐ型ＭＯＳトランジスタ３０により構成される第１の動作点調整回路、Ｎ型ＭＯＳトランジスタ３１、３２で構成される第１の回路のカレントミラー回路を有している。また、第１の回路は、その他に、Ｎ型ＭＯＳトランジスタ３７、３８、４１を有している。
【００４０】
また、第２の回路は、Ｐ型ＭＯＳトランジスタ３３により構成される第２のソースフォロワ回路、Ｎ型ＭＯＳトランジスタ３４により構成される第２の動作点調整回路、Ｐ型ＭＯＳトランジスタ３５、３６で構成される第２の回路のカレントミラー回路を有している。第２の回路は、その他に、Ｐ型ＭＯＳトランジスタ３９、４０、４２を有している。
【００４１】
［実施例１の動作］
次に、実施例１の動作について、図８を用いて、説明する。第１の回路における第１のソースフォロワ回路、第１の動作点調整回路、第１のカレントミラー回路の部分の動作は、第２の実施形態の説明の通りである。また、第２の回路における第２のソースフォロワ回路、第２の動作点調整回路、第２のカレントミラー回路の部分の動作は、第３の実施形態の説明の通りである。
【００４２】
図８において第１の回路と第２の回路は、プッシュプル動作を行う。すなわち、第１の回路がオン状態でロウを出力しているときは、第２の回路はオフ状態になり、一方、第２の回路がオン状態でハイを出力しているときは、第１の回路はオフ状態となる。ゲートバイアスＶＢＩＡＳＰ、ＶＢＩＡＳＮを適切に調整することで、第１の回路と第２の回路が共にオフ状態となる不感帯領域を設定することができる。第１の回路がオン状態の場合、第１の回路のカレントミラー回路において、Ｎ型ＭＯＳトランジスタ３１に電流が流れると、ミラー比ｎによりＮ型ＭＯＳトランジスタ３２にｎ倍の電流が流れ、ポンピング容量から電流を引き抜くことになる。一方、第２の回路がオン状態の場合、第２の回路のカレントミラー回路において、Ｐ型ＭＯＳトランジスタ３５に電流が流れると、ミラー比ｎによりＰ型ＭＯＳトランジスタ３６にｎ倍の電流が流れ、ポンピング容量に電流を流し込むことになる。また、不感帯を設けることで、出力バッファとなるＮ型ＭＯＳトランジスタ３２とＰ型ＭＯＳトランジスタ３６が、同時にオン状態になることが起きないようにしたので、インバータ回路のように貫通電流が流れることがなく、急峻なＶＰＰ変化を起こさせないようになっている。
【００４３】
本実施例において、出力バッファとして、カレントミラー回路を使用しているが、カレントミラー回路の場合、出力電流は定電流駆動されることになり、負荷容量を駆動する場合において急峻な電位の変動が起きにくくなるという効果もあると考えられる。
【００４４】
図８において、Ｎ型ＭＯＳトランジスタ３７、３８、および、Ｐ型ＭＯＳトランジスタ３９、４０は、ダイオードとして動作し、電流の流れる方向を制限している。また、第１のカレントミラー回路において、Ｎ型ＭＯＳトランジスタのゲートに、ダイオードの順方向電圧によるバイアスを与えることにより、カレントミラー回路に流れる電流を調整している。また、第２のカレントミラー回路において、Ｐ型ＭＯＳトランジスタのゲートに、ダイオードの順方向電圧によるバイアスを与えることにより、カレントミラー回路に流れる電流を調整している。これらのバイアス電圧は、ダイオードとして機能するＭＯＳトランジスタの段数を適切に選択することにより調整可能である。
【００４５】
また、Ｎ型ＭＯＳトランジスタ４１は、インバータ２８により、第１の回路がオフ状態のとき、オンとなる。従って、第１の回路がオフ状態のとき、Ｎ型ＭＯＳトランジスタ３１、３２で構成されているカレントミラー回路のゲートに蓄積された電荷をＮ型ＭＯＳトランジスタ４１を通して掃き出し、Ｎ型ＭＯＳトランジスタ３２が確実にオフ状態になるようにしている。また、Ｐ型ＭＯＳトランジスタ４２も、インバータ２８により、第２の回路がオフ状態のとき、オンとなる。従って、第２の回路がオフ状態のとき、Ｐ型ＭＯＳトランジスタ３５、３６で構成されているカレントミラー回路のゲートに蓄積された電荷をＰ型ＭＯＳトランジスタ４２を通して掃き出し、Ｐ型ＭＯＳトランジスタ３６が確実にオフ状態になるようにしている。
【００４６】
実施例１によるＶＰＰ波形、図９の従来のポンピング容量駆動回路によるＶＰＰ波形を図１８、図１９に示す。実施例１のＶＰＰ波形は、滑らかな変化をし、急峻な変化によるインパルス的、オーバーシュート的なノイズが消滅しており、図１０の従来のインバータ回路によるポンピング容量駆動回路のＶＰＰ波形から大幅に改善されていることがわかる。また、昇圧の到達レベルも、従来のインバータ回路と変わらない。
【００４７】
また、図２０に図１０で示した従来のポンピング容量駆動回路によるＶＰＰ波形の周波数解析結果を、図２１に実施例１によるＶＰＰ波形の周波数解析結果を示す。図２０では、Ａ点で示すピークノイズが存在していたが、図２１では、ピークノイズは殆ど消滅している。ピークノイズの消滅により、例えば、図中の＋マークで示した点では、約３ｄＢの改善効果がある。全体的なノイジーさも低減されていることが分かり、１００ＭＨｚ以上の帯域では平均して約１ｄＢ以上低減されている。
【００４８】
以上のように、昇圧回路の出力電位ＶＰＰにおけるノイズを低減した昇圧回路が可能になる。また、従来のポンピング容量駆動回路としてインバータ回路を用いた昇圧回路は、半導体内の他回路ブロックへ影響が出ないようにするため、多大なノイズ対策が必要とされていたが、それが不要になるという効果が得られる。
なお、本発明の昇圧回路における整流素子は、図９の８２、８６、９０、９４、９８のようなゲートとドレインとを固定したダイオード接続したＭＯＳトランジスタの他、ＭＯＳトランジスタのゲートに入力信号φ、φｂに同期した制御信号を与え、ＭＯＳトランジスタをオンオフするスイッチとして用いて昇圧させるものであってもよい。
【産業上の利用可能性】
【００４９】
本発明のチャージポンプ容量駆動回路は、昇圧回路におけるノイズ低減だけでなく、一般に、シリアル接続の容量を駆動する場合のノイズ低減に広く適用可能である。
また、本発明の出力回路は、入力信号の電圧レベルに基づいて、導通、非導通を制御する出力回路に広く用いることができる。
【００５０】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５１】
１    昇圧回路
２    昇圧部
４３，５１，５９，７３，１１０，１１１  ポンピング容量駆動回路
４，５，６，２６，２７，２８，４４，４５，４６，５２，５３，５４，６０，６１，
６２，７０  インバータ
７，９，７１    第１の回路
８，１０，７２，１０６  第２の回路
１７，１９，２０，２２，２９，３１，３２，３４，３７，３８，４１，４８，５６，
６６，７４  Ｎ型ＭＯＳトランジスタ
１８，２１，２３，２４，３０，３３，３５，３６，３９，４０，４２，４７，５５，
６５  Ｐ型ＭＯＳトランジスタ
７５，７６，７７，７８    整流素子
１１，１４  ソースフォロワ回路
１２，１５  動作点調整回路
１３，１６  カレントミラー回路
４９，５８，６７，１１４、１０１，１０２，１０３，１０４  ポンピング容量
５７  抵抗
６３  制御回路１
６４  制御回路２
５０  昇圧回路
８２，８６，９０，９４，９８  トランジスタ
８４，８８，９２，９６  キャパシタ
１０５，１０７    出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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