(57)【要約】【課題】データ保持特性の良好な不揮発性メモリおよびその製造技術を提供する。【解決手段】ゲート絶縁膜６上に多結晶シリコン膜７および絶縁膜８を順次堆積し、これら多結晶シリコン膜７および絶縁膜８をパターニングしてゲート電極７Ａ、７Ｂを形成した後、ゲート電極７Ａ、７Ｂの側壁に酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。その後、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積することにより、ゲート電極７Ａ、７Ｂと窒化シリコン膜１９とが直接接しないようにする。【選択図】図１４
2011124599.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）前記半導体基板の第１領域、第２領域および第３領域上に第１導電性膜を形成する工程、
（ｂ）前記第１導電性膜をパターニングすることで、前記第１領域、前記第２領域および前記第３領域に前記第１導電性膜を残す工程、
（ｃ）前記（ｂ）工程後、前記半導体基板上に第１絶縁膜を堆積する工程、
（ｄ）前記第１絶縁膜を異方的にエッチングすることで、前記第１領域の前記第１導電性膜、前記第２領域の前記第１導電性および前記第３領域の前記第１導電性膜の側壁に前記第１絶縁膜を残す工程、
（ｅ）前記半導体基板に選択的に不純物をイオン注入し、前記第１領域に第１半導体領域を形成する工程、
（ｆ）前記半導体基板に選択的に不純物をイオン注入し、前記第３領域に第２半導体領域を形成する工程、
（ｇ）前記（ｅ）および（ｆ）工程後、前記半導体基板上に第２絶縁膜を形成する工程、
（ｈ）前記第２絶縁膜を選択的にパターニングすることで、前記第１領域の前記第１導電性膜上および前記第１絶縁膜上に前記第２絶縁膜を残しつつ前記第１半導体領域上の一部を露出させる工程であって、前記第２領域の前記第１導電性膜の一部を露出させる工程であって、且つ、前記第３領域の前記第１導電性膜および第２半導体領域を露出させる工程、
（ｉ）第１半導体領域の露出した領域、前記第２領域の前記第１導電性膜の露出した領域、前記第３領域の前記第１導電性膜および前記第２半導体領域に、シリサイド層を形成する工程、
（ｊ）前記（ｉ）工程後に、前記半導体基板上に第３絶縁膜を形成する工程、
を有し、
前記第１領域の前記第１導電性膜は、不揮発性メモリのゲート電極を構成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法は更に、
（ｋ）前記第３絶縁膜上に第７絶縁膜を形成する工程、
（ｌ）前記第７絶縁膜および前記第３絶縁膜を選択的にエッチングすることで、コンタクトホールを形成する工程、
を有し、
前記（ｌ）工程で、前記第３絶縁膜は前記第７絶縁膜をエッチングする際のエッチングストッパーとして機能することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｉ）工程で、前記第１領域の前記第１導電性膜上には前記シリサイド層は形成されないことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第３絶縁膜はプラズマＣＶＤ法にて成膜することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜および前記第２絶縁膜は、酸化シリコン膜を主成分とすることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第３絶縁膜は、窒化シリコン膜を主成分とすることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程と前記（ｆ）工程は同工程であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１半導体領域および前記第２半導体領域は、Ｎ型の導電性を示す領域であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記第１半導体領域および前記第２半導体領域は、Ｐ型の導電性を示す領域であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程と前記（ｆ）工程は別工程であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第１半導体領域はＮ型の導電性を示す領域であり、前記第２半導体領域はＰ型の導電性を示す領域であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記第１半導体領域はＰ型の導電性を示す領域であり、前記第２半導体領域はＮ型の導電性を示す領域であることを特徴とする半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板の第１領域および第２領域に形成された第１導電体膜と、
（ｂ）前記第１領域の前記第１導電体膜および前記第２領域の前記第１導電体膜の側壁に形成された第１絶縁膜と、
（ｃ）前記第１領域に形成された第１半導体領域と、
（ｄ）前記第１領域の前記第１導電体膜上、前記第１領域の前記第１絶縁膜上、前記第２領域の前記第１導電体膜上および前記第２領域の前記第１絶縁膜上に形成された第２絶縁膜であって、前記第２領域の前記第１導電体膜上に開口部を有する第２絶縁膜と、
（ｅ）前記第１領域の第１半導体領域および前記第２領域の前記開口部の前記第１導電体膜に形成されたシリサイド層と、
（ｆ）前記第１領域の前記第２絶縁膜上および前記第１領域の前記シリサイド層上に形成された第３絶縁膜と、
を有し、
前記第１領域の前記第１導電性膜は、不揮発性メモリのゲート電極を構成することを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第３絶縁膜は窒化シリコン膜を主成分とすることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１絶縁膜は酸化シリコン膜を主成分とすることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記第２絶縁膜は酸化シリコン膜を主成分とすることを特徴とする半導体装置。
【請求項１７】
請求項１３記載の半導体装置において、
前記シリサイド層はコバルトシリサイドを主成分とすることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory；以下、フラッシュメモリと記す）などの不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
たとえば、シリコン基体上にゲート酸化膜、ゲート電極およびオフセット酸化膜を下層より積層することによってゲート電極パターンを形成し、そのゲート電極パターンの側壁にサイドウォールを形成した後にオフセット酸化膜をエッチングし、次いでシリコン基体に不純物をイオン注入し活性化させて不純物拡散層を形成すると同時にゲート電極の導電性を高め、ゲート電極および不純物拡散層の表層部をシリサイド化した後にこれらを覆う絶縁膜を形成し、この絶縁膜をサイドウォール間を埋めた状態で残しかつ不純物拡散層の表層部に形成したシリサイド上には残らないようにエッチングし、サイドウォール間の絶縁膜を覆うようにＳｉＮ膜および層間絶縁膜を順次形成し、この層間絶縁膜に不純物拡散層に達するコンタクトホールを形成することにより、サリサイド技術とＳＡＣ（Self Align Contact）の技術とを一連のプロセスで行い、高速化および高集積化を達成した半導体装置を製造する技術がある（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２８９２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者は、相補型ＭＩＳＦＥＴを形成する製造工程に他の工程を追加することなく不揮発性メモリを形成する技術について検討している。その中で、本発明者は、以下のような課題を見出した。
【０００５】
すなわち、本発明者が検討している不揮発性メモリにおいては、図５４に示すように、情報蓄積用トランジスタ（ここではｎチャネル型とする）の浮遊ゲート電極１０１の表面に金属シリサイド層１０２が形成され、その金属シリサイド層の表面と接し半導体基板の表面を覆うように窒化シリコン膜１０３が成膜されている。この窒化シリコン膜１０３は、熱ＣＶＤ法で成膜すると、その成膜時の熱によって半導体基板に導入された不純物が拡散してしまいデバイスの特性が変わってしまうことからプラズマＣＶＤ法が用いられる。また、プラズマＣＶＤ法を用いた場合でも、成膜ガスとしてＮＨ３（アンモニア）ガスを用いるとデバイスの特性に影響を与えてしまうことが懸念されるので、ＳｉＨ４（シラン）とＮ２（窒素）との混合ガスをプラズマ分解する手段を用いている。しかしながら、ＳｉＨ４とＮ２との混合ガスをプラズマ分解する手段の場合には、成膜の初期段階においてシリコンリッチな膜が形成されやすい。そのため、窒化シリコン膜１０３は、金属シリサイド層１０２、サイドウォールスペーサ１０４および半導体基板との界面においてシリコンリッチな薄膜となりやすく、これらとの界面において電荷がリークしやすくなる。そのため、浮遊ゲート電極１０１に蓄積した電荷が金属シリサイド層１０２から窒化シリコン膜１０３の下部界面を経由してｎ型半導体領域１０５（ソース、ドレイン）に達し、ｎ型半導体領域１０５と電気的に接続するプラグ１０６から放出されてしまうことになり、不揮発性メモリのデータ保持特性が低下してしまう課題が存在する。
【０００６】
本発明の目的は、データ保持特性の良好な不揮発性メモリおよびその製造技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明による半導体装置は、
半導体基板上に形成された第１ゲート電極を有する不揮発性メモリセルを備え、
前記第１ゲート電極の側壁には第１絶縁膜が形成され、
前記第１ゲート電極上には第２絶縁膜が形成され、
前記第１絶縁膜上および前記第２絶縁膜の存在下で前記半導体基板上に堆積された第３絶縁膜を有し、
前記第３絶縁膜は、前記第１絶縁膜および前記第２絶縁膜とは異なるエッチング選択比を有するものである。
【００１０】
また、前記半導体装置は、
前記第１絶縁膜および前記第２絶縁膜は酸化シリコンを主成分とし、
前記第３絶縁膜は窒化シリコンを主成分とするものである。
【００１１】
また、本発明による半導体装置の製造方法は、第１ゲート電極を有する不揮発性メモリセルを備えた半導体装置の製造方法であり、
（ａ）半導体基板上に第１導電性膜を形成する工程、
（ｂ）前記第１導電性膜上に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜および前記第１導電性膜をパターニングして前記第１導電性膜から前記第１ゲート電極を形成し、前記第２絶縁膜を前記第１ゲート電極上に残す工程、
（ｄ）前記（ｃ）工程後、前記第１ゲート電極および前記第２絶縁膜の側壁に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜および前記第２絶縁膜の存在下で、前記半導体基板上に前記第１絶縁膜および前記第２絶縁膜とは異なるエッチング選択比を有する第３絶縁膜を形成する工程、
を含むものである。
【００１２】
また、前記半導体装置の製造方法は、
前記第１絶縁膜および前記第２絶縁膜は酸化シリコンを主成分とし、
前記第３絶縁膜は窒化シリコンを主成分とするものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
半導体装置の信頼性を向上することができる。
【００１５】
また、不揮発性メモリのデータ保持特性の低下を防ぐことができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１の半導体装置が有する不揮発性メモリにおけるメモリセルの等価回路図である。
【図２】本発明の実施の形態１の半導体装置が有する不揮発性メモリが適用されるＤＲＡＭのマット選択救済回路図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を説明する要部平面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図６】図４に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１０】図８に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１７】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１６に続く半導体装置の製造工程中の要部平面図である。
【図１９】図１７に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１８に続く半導体装置の製造工程中の要部平面図である。
【図２１】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図２２】本発明の実施の形態２である半導体装置の製造方法を説明する要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】本発明の実施の形態３である半導体装置の製造方法を説明する要部平面図である。
【図３３】本発明の実施の形態３である半導体装置の製造方法を説明する要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】本発明の実施の形態３である半導体装置の製造工程中の要部平面図である。
【図４０】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部平面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】本発明の実施の形態３である半導体装置の製造工程中の要部平面図である。
【図５０】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５１】図４９に続く半導体装置の製造工程中の要部平面図である。
【図５２】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５３】本発明の実施の形態３である半導体装置の製造工程中の要部断面図である。
【図５４】本発明者が検討した半導体装置を説明する要部断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
図１は、本実施の形態１の半導体装置が有する不揮発性メモリにおけるメモリセルの等価回路図であり、一点鎖線で囲んだ領域がメモリセルとなる。この回路においては、複数の不揮発性記憶素子ＰＭ１、ＰＭ２の浮遊ゲートをＯＲ論理接続された複数の読み出しＭＩＳＦＥＴＤＭ１、ＤＭ２のゲート電極として使用し、読み出し時に不揮発性記憶素子ＰＭ１、ＰＭ２のコントロールゲートｃｇを１．５Ｖとする。また、２つの不揮発性記憶素子ＰＭ１、ＰＭ２の浮遊ゲートは、読み出しＭＩＳＦＥＴＤＭ１、ＤＭ２のゲート電極にそれぞれ直列接続されている。
【００１９】
不揮発性記憶素子ＰＭ１、ＰＭ２は、コントロールゲート電極として機能される半導体領域（詳しくは後述）の上に絶縁層を介して容量電極が設けられたＭＩＳ容量素子ＰＭ１ｂ、ＰＭ２ｂと、他の半導体領域に形成されたソースおよびドレインと、ゲート電極とを有するＭＩＳＦＥＴＰＭ１ａ、ＰＭ２ａとを有する。メモリセルの回路動作上においては、その不揮発性記憶素子ＰＭ１、ＰＭ２の浮遊ゲートが電荷の蓄積動作を行うことによってデータを保持するが、実際には、不揮発性記憶素子ＰＭ１、ＰＭ２の浮遊ゲートはＭＩＳＦＥＴＤＭ１、ＤＭ２のゲート電極としても使用されることから、電荷は不揮発性記憶素子ＰＭ１、ＰＭ２の浮遊ゲートだけでなく、読み出しＭＩＳＦＥＴＤＭ１、ＤＭ２のゲート電極にも蓄積されることになる。ＭＩＳ容量素子ＰＭ１ｂ、ＰＭ２ｂは、ソース、ドレインおよびバックゲートをそれぞれ共通接続したＭＩＳＦＥＴ構造の容量によって構成される。ＭＩＳ容量素子ＰＭ１ｂ、ＰＭ２ｂの容量電極は、前記ＭＩＳＦＥＴＰＭ１ａ、ＰＭ２ａのゲート電極に共通接続されて前述の浮遊ゲート電極として機能する。
【００２０】
読み出しＭＩＳＦＥＴＤＭ２のドレインはｎチャンネル型ＭＩＳＦＥＴＴＲ３、ＴＲ４を介して制御ノードｐｕに結合され、ｎチャンネル型ＭＩＳＦＥＴＴＲ３とｎチャンネル型ＭＩＳＦＥＴＴＲ４との結合ノードｒｌの電位が出力として書き込み読み出し制御回路（図示は省略）に与えられる。ＭＩＳＦＥＴＰＭ１ａ、ＰＭ２ａは、それぞれｎチャンネル型ＭＩＳＦＥＴＴＲ１、ＴＲ２を介して制御ノードｗｌに結合される。ｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４のゲート電極は、電源電圧Ｖｄｄでバイアスされる。
【００２１】
次に、図１に示したメモリセルの動作を説明する。
【００２２】
データ書き込み時は、たとえばソース線ｓｌ、コントロールゲートｃｇを９Ｖとし、制御ノードｗｌを０Ｖとして不揮発性記憶素子ＰＭ１、ＰＭ２をオンさせ、ソース線ｓｌ側から浮遊ゲートにホットエレクトロン注入を行う。
【００２３】
消去動作は、たとえばソース線ｓｌにのみ９Ｖを印加し、トンネル放出により浮遊ゲートから電子を放出させる。
【００２４】
読み出し動作では、たとえば制御ノードｐｕに１．５Ｖを印加し、コントロールゲートｃｇに１．５Ｖを印加し、浮遊ゲート上の蓄積電荷に応じた読み出しＭＩＳＦＥＴＤＭ１、ＤＭ２のスイッチ状態もしくは相互コンダクタンス状態で決まる結合ノードｒｌの電位を後段のラッチ回路（図示は省略）にラッチさせる。読み出し動作では、不揮発性記憶素子ＰＭ１、ＰＭ２のソース（ソース線ｓｌ）およびドレイン（制御ノードｗｌ）側は共に０Ｖに固定されている。従って、読み出し時に、ＭＩＳＦＥＴＰＭ１ａ、ＰＭ２ａから弱いホットエレクトロンが浮遊ゲートに注入されることはない。その際、読み出しＭＩＳＦＥＴＤＭ１、ＤＭ２から浮遊ゲートに弱いホットエレクトロン注入が発生しようとするが、ｎチャンネル型ＭＩＳＦＥＴＴＲ４、ＴＲ３、および読み出しＭＩＳＦＥＴＤＭ２、ＤＭ１が縦積みされていることから、読み出しＭＩＳＦＥＴＤＭ１、ＤＭ２のドレイン電圧は制御ノードｐｕの電圧以下となる。また、読み出し時におけるコントロールゲートｃｇの制御レベルも低いので、そのようなホットエレクトロン注入は実質的に無視し得るほど小さいと推定することができる。したがって、不揮発性記憶素子ＰＭ１、ＰＭ２それ自体の読み出し不良率を低くすることができる。
【００２５】
上記のような不揮発性メモリの用途として、冗長構成によるＤＲＡＭ（Dynamic Random Access Memory）の不良メモリセルの救済を例示することができる。この時、図１に示したメモリセルは単位情報セルとなり、この単位情報セルが複数個集まり、複数個の単位情報セルの不揮発性記憶素子に対する電気的なプログラム回路が形成され、複数個の単位情報セルが被救済回路に対する救済情報の記憶回路となる。これにより、不良救済の信頼性を高くすることができる。
【００２６】
また、上記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に設けてもよい。ウエハ段階で検出された不良に対する救済をヒューズプログラム回路で行い、バーンイン後に検出された不良に対して上記の電気的なプログラム回路を用いる事により、救済効率を上げることができる。
【００２７】
ここで、図２は、上記冗長構成によるＤＲＡＭの不良メモリセルの救済を説明するＤＲＡＭのマット選択救済回路図を示したものである。図２に示す回路においては、従来のレーザー溶断ヒューズを本実施の形態１の不揮発性記憶素子へ置き換えるために、書き込み制御用のカラムデコーダＣＬＤ、書き込みドライバＷＴＤ、ローデコーダＬＷＤ、およびワードドライバＷＤＤが付加されている。不揮発性記憶素子に書き込みを行うことによりヒューズを溶断した状態と等価の状態を実現でき、読み出し動作については従来のレーザー溶断ヒューズの場合と同様の動作で良い。書き込みに必要な電源電圧Ｖｐｐは外部から供給される。図１で説明した基本的な構成を有するメモリセルＭＣは８行５列設けられ、カラムデコーダＣＬＤおよびローデコーダＬＷＤによって一つづつ選択して書き込みが可能となる。書き込みデータ線ｓｌ０〜ｓｌ４（ソース線ｓｌ（図１参照）に相当）は書き込みドライバＷＴＤに接続され、書き込みワード線ｗｌ０〜ｗｌ７（制御ノードｗｌ（図１参照）に相当）はワードドライバＷＤＤに接続される。カラムデコーダＣＬＤは書き込み動作時にカラムアドレス信号ＣＡＤＤをデコードして書き込みデータ線ｓｌ０〜ｓｌ４の選択信号を生成し、選択した書き込みデータ線を書き込みドライバＷＴＤで駆動させる。書き込み動作時の書き込みワード線ｗｌ０〜ｗｌ７の選択はローアドレス信号ＲＡＤＤをデコードするローデコーダＬＷＤがワードドライバＷＤＤに指示する。読み出しは、マット選択信号ＭＳ０〜ＭＳ４によって列単位で選択される８個のメモリセルＭＣ単位で行われる。読み出された情報は救済アドレス情報ＣＲＡ０〜ＣＲＡ７としてアドレス比較回路ＡＣＣに供給され、その時のアクセスアドレス信号の対応８ビットと比較され、比較結果ＹＳＥＮ、ＹＲが冗長の選択制御に利用される。
【００２８】
次に、本実施の形態１の不揮発性メモリの構造について、図３〜図２０を用いてその製造工程と共に説明する。図３〜図２０における各平面図では１個のメモリセルを示している。また、各断面図において、符号Ａを付した部分は対応する平面図Ａ−Ａ線に沿ったメモリセルの断面、符号Ｂを付した部分は対応する平面図Ｂ−Ｂ線に沿ったメモリセルの断面、符号Ｃを付した部分は対応する平面図Ｃ−Ｃ線に沿ったメモリセルの断面、その他の部分は周辺回路領域（第１領域）の一部の断面を示している。各平面図には、メモリセルを構成する主要な導電層とそれらの接続領域のみを示し、導電層間に形成される絶縁膜などの図示は原則として省略する。周辺回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴによってＸデコーダ回路、Ｙデコーダ回路、センスアンプ回路、入出力回路、論理回路などが構成されるが、これらに限らず、マイクロプロセッサ、ＣＰＵなどの論理回路を構成してもよい。
【００２９】
まず、図３および図４に示すように、たとえばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板と記す）１の主面の素子分離領域に素子分離溝２を形成する。素子分離溝２を形成するには、たとえば基板１の主面をドライエッチングして溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜３などの絶縁膜を堆積した後、溝の外部の不要な酸化シリコン膜３を化学的機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨、除去することによって、溝の内部に酸化シリコン膜３を残す。この素子分離溝２を形成することにより、メモリアレイの基板１の主面には、素子分離溝２によって周囲を規定された活性領域が形成される。
【００３０】
次に、たとえば基板１の一部にｎ型の不純物（たとえばＰ（リン））をイオン注入し、他の一部にｐ型の不純物（たとえばＢ（ホウ素））をイオン注入した後、基板１を熱処理してこれらの不純物を基板１中に拡散させることにより、基板１の主面にｐ型ウエル４およびｎ型ウエル５を形成する。
【００３１】
なお、本実施の形態１では、上記素子分離溝２によって活性領域を規定する例について説明したが、素子分離溝２の代わりに図５に示すようなフィールド絶縁膜３Ａを形成して、活性領域を規定してもよい。このようなフィールド絶縁膜３Ａは、活性領域となる基板１の表面に耐酸化膜である窒化シリコン膜パターンを形成し、基板１の表面を熱酸化する、いわゆるＬＯＣＯＳ（Local Oxidation of Silicon）法によって形成することが可能である。また、以降の本実施の形態１においては、素子分離溝２によって活性領域を規定した場合の断面図を用いて説明を進める。
【００３２】
次に、図６に示すように、基板１を熱酸化してｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に、たとえば酸化シリコンからなるゲート絶縁膜６を形成する。続いて、たとえばＣＶＤ法でゲート絶縁膜６上に第１導電膜として多結晶シリコン膜７を形成した後、多結晶シリコン膜７の上部に、たとえばＣＶＤ法で酸化シリコン膜等からなる絶縁膜（第２絶縁膜）８を堆積する。また、絶縁膜８を形成する前には、ｐ型ウエル４上に形成された多結晶シリコン膜７にはｎ型の導電型を示す不純物が注入されており、ｎ型ウエル５上に形成された多結晶シリコン膜７にはｐ型の導電型を示す不純物がそれぞれ注入されている。
【００３３】
次に、図７に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングにより、周辺回路領域の絶縁膜８を除去する。続いて、図８に示すように、基板１上に、たとえばＣＶＤ法で膜厚１０ｎｍ程度以上の酸化シリコン膜等からなる絶縁膜（第５絶縁膜）９を堆積する。
【００３４】
次に、図９および図１０に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングにより、絶縁膜９、８をパターニングする。この時、多結晶シリコン膜７上の絶縁膜９、８の膜厚はメモリセル領域（Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ）と周辺回路領域で異なるが、多結晶シリコン膜７がエッチングストッパとして機能するため、メモリセル領域（Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ）には絶縁膜９、８からなるキャップ膜を形成することができ、周辺回路領域には絶縁膜９からなるキャップ膜を形成することができる。続いて、このキャップ膜をマスクにドライエッチングすることにより多結晶シリコン膜７をパターニングし、ゲート電極７Ａ、７Ｂ、７Ｃ、７Ｄを形成する。ゲート電極（第１ゲート電極）７Ａは、前述のＭＩＳＦＥＴＰＭ１ａ（図１参照）の浮遊ゲート電極、読み出しＭＩＳＦＥＴＤＭ１（図１参照）のゲート電極、およびＭＩＳ容量素子ＰＭ１ｂ（図１参照）の容量電極となる。ゲート電極（第１ゲート電極）７Ｂは、前述のＭＩＳＦＥＴＰＭ２ａ（図１参照）の浮遊ゲート電極、読み出しＭＩＳＦＥＴＤＭ２（図１参照）のゲート電極、およびＭＩＳ容量素子ＭＰ２ｂ（図１参照）の容量電極となる。ゲート電極７Ｃは、前述のｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４のゲート電極となる。ゲート電極（第２ゲート電極）７Ｄは、周辺回路領域に形成されるＭＩＳＦＥＴのゲート電極となる。
【００３５】
次に、図１１に示すように、たとえばｐ型ウエル４とｎ型ウエル５の一部とにｎ型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のｎ−型半導体領域１０を形成し、ｎ型ウエル５にｐ型の不純物としてホウ素をイオン注入することによって、比較的低濃度のｐ−型半導体領域１１を形成する。ｎ−型半導体領域１０は、ＭＩＳＦＥＴＰＭ１ａ、ＰＭ２ａ、読み出しＭＩＳＦＥＴＤＭ１、ＤＭ２、ｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４、および周辺回路領域に形成されるｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレインをＬＤＤ（lightly doped drain）構造にするために形成している。また、ｎ−型半導体領域１０はＭＩＳ容量素子ＰＭ１ｂ、ＰＭ２ｂのコントロールゲートｃｇの一部を構成するためにも形成する。ｐ−型半導体領域１１は、周辺回路領域に形成されるｐチャネル型ＭＩＳＦＥＴのソース、ドレインをＬＤＤ構造にするために形成する。
【００３６】
続いて、基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、その酸化シリコン膜および絶縁膜９を異方的にエッチングすることにより、ゲート電極７Ａ、７Ｂ、７Ｃ、７Ｄ、および絶縁膜８の側壁にサイドウォールスペーサ（第１絶縁膜）１２を形成する。この時、酸化シリコン膜をサイドウォールスペーサ１２へと形成する際に、周辺回路領域のキャップ膜である絶縁膜９は除去され、ゲート電極７Ｄの表面が露出するが、メモリセル領域（Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ）のキャップ膜である絶縁膜９、８は、絶縁膜９がエッチング除去される程度であり、絶縁膜８はゲート電極Ａ、Ｂ上に残される構造となる。このとき、絶縁膜９が絶縁膜８上に残存していてもＭＩＳＦＥＴ特性上の問題となることはない。
【００３７】
すなわち、メモリセル領域のゲート電極Ａ、Ｂ上にはキャップ膜である絶縁膜８（もしくは絶縁膜９、８）が残されており、前述のｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４のゲート電極７Ｃおよび周辺回路領域のゲート電極７Ｄ上のキャップ膜である絶縁膜９は除去されている。
【００３８】
次に、図１２に示すように、ｐ型ウエル４とｎ型ウエル５の一部とにｎ型の不純物としてリンまたはヒ素をイオン注入することによって比較的高濃度のｎ＋型半導体領域１４を形成し、ｎ型ウエル５にｐ型の不純物としてホウ素をイオン注入することによって比較的高濃度のｐ＋型半導体領域１５を形成する。ｎ＋型半導体領域１４は、ＭＩＳＦＥＴＰＭ１ａ、ＰＭ２ａ、読み出しＭＩＳＦＥＴＤＭ１、ＤＭ２、ｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４、および周辺回路領域に形成されるｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレインを構成している。また、ｎ＋型半導体領域１４はＭＩＳ容量素子ＰＭ１ｂ、ＰＭ２ｂのコントロールゲートｃｇを構成するためにも形成する。ｐ＋型半導体領域１５は、周辺回路領域に形成されるｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する。また、メモリセルのｎ型ウエル５に形成されたｎ＋型半導体領域１４は、前述のコントロールゲートｃｇ（図１参照）となる。
【００３９】
次に、図１３に示すように、シリサイド層１８を形成する。このシリサイド層１８の形成については、まず、たとえば基板１上にスパッタリング法でＣｏ（コバルト）膜を堆積する。続いて、基板１を熱処理してＣｏ膜と周辺回路領域のゲート電極７Ｄとの界面、およびＣｏ膜と基板１との界面にシリサイド反応を生じさせた後、未反応のＣｏ膜をエッチングで除去する。これにより、ゲート電極７Ｄの表面とソース、ドレイン（ｎ＋型半導体領域１４、ｐ＋型半導体領域１５）の表面とにシリサイド（ＣｏＳｉ２）層１８が形成される。なお、図示はしていないが、ゲート電極７Ｃの表面にもシリサイド層１８が形成されている。また、メモリセル領域においては、ｎ＋型半導体領域１４の表面にシリサイド層１８が形成される。ここで、ゲート電極７Ａ、７Ｂの表面にはキャップ膜である絶縁膜８が残されているため、シリサイド層１８は形成されていない。なお、本実施の形態１ではシリサイド層１８の材料としてＣｏ（コバルト）を例示したが、これに限られるものではなく、Ｔｉ（チタン）、Ｗ（タングステン）またはＮｉ（ニッケル）等を使用することもできる。
【００４０】
ここまでの工程により、メモリセルに不揮発性記憶素子ＰＭ１、ＰＭ２（図１参照）を形成するＭＩＳＦＥＴＰＭ１ａ、ＰＭ２ａ（図１参照）、ＭＩＳ容量素子ＰＭ１ｂ、ＰＭ２ｂ（図１参照）、読み出しＭＩＳＦＥＴＤＭ１、ＤＭ２（図１参照）、およびｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４（図１参照）が形成され、周辺回路領域にｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが形成される。メモリセル内において、ＭＩＳ容量素子ＰＭ１ａは、基板１（ｎ型ウエル５）とｎ型ウエル５上のゲート電極７Ａとを容量電極とし、ゲート絶縁膜６を容量絶縁膜とした容量素子となる。また、ＭＩＳ容量素子ＰＭ２ｂは、基板１（ｎ型ウエル５）とｎ型ウエル５上のゲート電極７Ｂとを容量電極とし、ゲート絶縁膜６を容量絶縁膜とした容量素子となる。
【００４１】
次に、図１４に示すように、基板１上にプラズマＣＶＤ法で窒化シリコン膜（第３絶縁膜）１９をゲート電極７Ａ、７Ｂ、７Ｃ、７Ｄ、絶縁膜９、８およびサイドウォールスペーサ１２を覆うように堆積する。この窒化シリコン膜１９は、後の工程で基板１上に層間絶縁膜を形成し、その層間絶縁膜にｎ＋型半導体領域１４およびｐ＋型半導体領域１５のそれぞれに達するコンタクトホールを形成する際に、酸化シリコン膜から形成されたサイドウォールスペーサ１２とのエッチング選択比を大きくすることによって、ゲート電極７Ａ、７Ｂ、７Ｃ、７Ｄにコンタクトホールが達してしまうのを防ぐように機能する。また、オーバーエッチングによってシリサイド層１８の表面が削れることを防止する機能も有する。すなわち、窒化シリコン膜１９はエッチングストッパ膜として機能する。
【００４２】
この窒化シリコン膜１９は、熱ＣＶＤ法で成膜すると、その成膜時の熱によって基板１に導入された不純物が拡散してしまい、本実施の形態１の半導体装置に含まれるデバイスの特性が変わってしまう。そのため、前述のように熱ＣＶＤ法に比べて低温で成膜が可能なプラズマＣＶＤ法を用いるのが好ましい。また、プラズマＣＶＤ法を用いた場合でも、成膜ガスとしてＮＨ３ガスを用いるとデバイスの特性に影響を与えてしまうことが懸念されるので、ＳｉＨ４（シラン）とＮ２（窒素）との混合ガスをプラズマ分解する手段を用いることを例示できる。このプラズマ分解を化学反応式で示すと、ＳｉＨ４＋Ｎ２→ＳｉｘＮｙ＋ｚＨ２（ｘ，ｙ，ｚは整数）となる。
【００４３】
ところで、上記の手段によって窒化シリコン膜１９を成膜する場合には、成膜の初期段階においてシリコンリッチな膜が形成されやすい。このような窒化シリコン膜１９が不揮発性記憶素子ＰＭ１、ＰＭ２を形成するＭＩＳＦＥＴＰＭ１ａ、ＰＭ２ａのゲート電極７Ａ、７Ｂと電気的に接触する状態になると、そのシリコンリッチな膜の部分で電荷がリークしやすくなることから、不揮発性記憶素子ＰＭ１、ＰＭ２の浮遊ゲート電極であるゲート電極７Ａ、７Ｂに蓄積された電荷が窒化シリコン膜１９とゲート電極７Ａ、７Ｂとの界面からリークし、その電荷はｎ＋型半導体領域１４に達し、ｎ＋型半導体領域１４と電気的に接続するプラグ（後の工程で形成する）から放出されてしまうことになる。すなわち、不揮発性メモリのデータ保持特性が低下してしまうことが懸念される。
【００４４】
一方、本実施の形態１においては、窒化シリコン膜１９とゲート電極７Ａ、７Ｂとの間に、窒化シリコン膜１９に比べて電荷をリークさせ難い（窒化シリコン膜１９に比べて絶縁性の高い）酸化シリコン膜から形成されたサイドウォールスペーサ１２もしくは絶縁膜８が形成されている。すなわち、エッチングストッパ膜となる窒化シリコン膜１９は、ゲート電極７Ａ、７Ｂ上に、窒化シリコン膜１９よりも絶縁性の高い酸化シリコン膜である絶縁膜８もしくはサイドウォールスペーサ１２を介して形成されている。そのため、ゲート電極７Ａ、７Ｂに蓄積された電荷をリークをさせ難くできるので、本実施の形態１の不揮発性メモリのデータ保持特性が低下してしまうことを防ぐことが可能となる。すなわち、半導体装置の信頼性を向上することができる。
【００４５】
次に、図１５に示すように、ＭＩＳＦＥＴＰＭ１ａ、ＰＭ２ａ、ＭＩＳ容量素子ＰＭ１ｂ、ＰＭ２ｂ、読み出しＭＩＳＦＥＴＤＭ１、ＤＭ２、ｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４、ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎを覆う絶縁膜として、たとえばＣＶＤ法で酸化シリコン膜２０を堆積し、続いて化学的機械研磨法で酸化シリコン膜２０の表面を平坦化する。
【００４６】
次に、図１６および図１７に示すように、フォトレジスト膜をマスクにして上記酸化シリコン膜２０をドライエッチングすることにより、ｎ＋型半導体領域１４およびｐ＋型半導体領域１５のそれぞれに達するコンタクトホール２１を形成する。この時、窒化シリコン膜１９は酸化シリコン膜２０をエッチングする際のエッチングストッパ膜として機能する。続いて、そのコンタクトホール２１の内部にプラグ２２を形成する。プラグ２２を形成するには、たとえばコンタクトホール２１の内部を含む酸化シリコン膜２０上にスパッタリング法でＴｉ（チタン）膜およびＴｉＮ（窒化チタン）膜を堆積し、続いてＣＶＤ法でＴｉＮ膜および金属膜としてＷ（タングステン）膜を堆積した後、コンタクトホール２１の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去する。
【００４７】
次に、図１８および図１９に示すように、酸化シリコン膜２０およびプラグ２２上に複数の配線２３を形成する。配線２３を形成するには、たとえば酸化シリコン膜２０上にＴｉ膜、Ａｌ（アルミニウム）合金膜およびＴｉＮ膜をスパッタリング法により順次堆積し、続いてフォトレジスト膜をマスクとしたドライエッチングによりそのＴｉ膜、Ａｌ合金膜およびＴｉＮ膜をパターニングする。これら配線２３の中には、コントロールゲートｃｇ（図１参照）と電気的に接続するもの、およびソース線ｓｌ（図１参照）となるものが含まれる。
【００４８】
次に、図２０に示すように、たとえば基板１上に層間絶縁膜として酸化シリコン膜（図示は省略）を堆積した後、その酸化シリコン膜に配線２３に達するコンタクトホールを形成し、続いてそのコンタクトホール内に上記プラグ２２と同様のプラグ２５を形成する。次いで、その酸化シリコン膜およびプラグ上に複数の配線２６を形成し、本実施の形態１の半導体装置を製造する。これら配線２６は、上記配線２３と同様の工程で形成することができる。また、配線２６の中には、前述の結合ノードｒｌ（図１参照）と電気的に接続するもの、電源電圧Ｖｄｄ（図１参照）と電気的に接続するもの、制御ノードｐｕ（図１参照）と電気的に接続するもの、制御ノードｗｌ（図１参照）と電気的に接続するもの、および基準電位Ｖｓｓと電気的に接続するものが含まれる。
【００４９】
上記の本実施の形態１では、ゲート電極７Ａ、７Ｂ、７Ｃ、７Ｄを多結晶シリコン膜７から形成した場合について説明したが、図２１に示すように、ゲート電極７Ａ、７Ｂ、７Ｃ、７Ｄを多結晶シリコン膜７とＷＳｉ（タングステンシリサイド）膜７Ｆとの積層膜から形成してもよく、その場合も同様の効果を得ることが出来る。この場合、シリサイド層１８（たとえば、図１３参照）は省略してもよい。
【００５０】
（実施の形態２）
次に、本実施の形態２の不揮発性メモリの構造について、図２２〜図３１を用いてその製造工程と共に説明する。本実施の形態２の不揮発性メモリのメモリセルの平面構造は、前記実施の形態１において図示したメモリセルの平面構造とほぼ同様の構造となるため、本実施の形態２においてはその平面構造の図示は省略する。図２２〜図３１で示す各断面図において、符号Ｂを付した部分は前記実施の形態１で用いた各平面図Ｂ−Ｂ線に沿ったメモリセルの断面、符号Ｃを付した部分は対応する前記実施の形態１で用いた各平面図Ｃ−Ｃ線に沿ったメモリセルの断面、その他の部分は周辺回路領域の一部の断面を示している。また、図２２〜図３１中に示す周辺回路領域では、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴおよび抵抗素子が形成される。すなわち、図２２を例に説明すると、図２２の左から、それぞれ各平面図Ｂ−Ｂ線に沿ったメモリセルの断面図、各平面図Ｃ−Ｃ線に沿ったメモリセルの断面図、ｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴが形成される周辺回路領域、抵抗素子形成領域が示されている。
【００５１】
本実施の形態２の不揮発性メモリの製造工程は、前記実施の形態１において図３〜図６を用いて説明した工程までは同様である（図２２参照）。その後、図２３に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングにより、絶縁膜（第６絶縁膜）８をパターニングする。その後、パターニングされた絶縁膜８をマスクとして多結晶シリコン膜７をパターニングし、ゲート電極７Ａ（図９および図１０参照）、７Ｂ、７Ｃ（図１０参照）、７Ｄ、および抵抗素子７Ｒを形成する。なお、抵抗素子７Ｒは酸化シリコン膜３上に形成されている。すなわち、メモリセル領域のゲート電極７Ａ、７Ｂ、前述のｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４のゲート電極７Ｃおよび周辺回路領域のゲート電極７Ｄを形成する工程で、抵抗素子７Ｒを形成している。これにより、製造工程の簡略化が図れ、マスク枚数の増加を防ぐことができる。
【００５２】
次に、図２４に示すように、たとえばｐ型ウエル４にｎ型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のｎ−型半導体領域１０を形成し、ｎ型ウエル５にｐ型の不純物としてホウ素をイオン注入することによって、比較的低濃度のｐ−型半導体領域１１を形成する。
【００５３】
次に、図２５に示すように、基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、その酸化シリコン膜を異方的にエッチングすることにより、ゲート電極７Ａ、７Ｂ、７Ｃ、７Ｄ、および抵抗素子７Ｒの側壁にサイドウォールスペーサ１２を形成する。このサイドウォールスペーサ１２形成に際しての異方性エッチングにより、ゲート電極７Ａ、７Ｂ、７Ｃ、７Ｄ、および抵抗素子７Ｒ上に形成されていた絶縁膜８は除去される。
【００５４】
続いて、ｐ型ウエル４にｎ型の不純物としてリンまたはヒ素をイオン注入することによって比較的高濃度のｎ＋型半導体領域１４を形成し、ｎ型ウエル５にｐ型の不純物としてホウ素をイオン注入することによって比較的高濃度のｐ＋型半導体領域１５を形成する。ｎ＋型半導体領域１４は、ＭＩＳＦＥＴＰＭ１ａ（図１参照）、ＰＭ２ａ（図１参照）、読み出しＭＩＳＦＥＴＤＭ１（図１参照）、ＤＭ２（図１参照）、ｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４（図１参照）、および周辺回路領域に形成されるｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレインを構成している。また、ｎ＋型半導体領域１４はＭＩＳ容量素子ＰＭ１ｂ、ＰＭ２ｂのコントロールゲートｃｇを構成するためにも形成する。ｐ＋型半導体領域１５は、周辺回路領域に形成されるｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する。
【００５５】
次に、図２６に示すように、基板１上にＣＶＤ法で膜厚１０ｎｍ程度以上の酸化シリコン膜（第２絶縁膜）９Ａを堆積する。続いて、図２７に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングにより、絶縁膜９Ａをパターニングする。それにより、絶縁膜９Ａをゲート電極７Ａ、７Ｂ、７Ｃ（図１０参照）、および抵抗素子７Ｒの上部および側部に残す。また、抵抗素子７Ｒ上の絶縁膜９Ａには、抵抗素子７Ｒに達する開口部９Ｂを形成する。ここで、開口部９Ｂは、抵抗素子７Ｒ表面に後の工程で形成されるシリサイド層１８を形成するために設けられている。すなわち、本実施の形態２においては、抵抗素子７Ｒ上に開口部９Ｂを設けるために形成される絶縁膜９Ａを形成する工程で、メモリセル領域のゲート電極７Ａ、７Ｂ上に絶縁膜９Ａを形成している。これにより、製造工程の簡略化を図れ、マスク枚数の増加を防ぐことができる。
【００５６】
次に、図２８に示すように、シリサイド層１８を形成する。このシリサイド層１８の形成方法は前述の実施の形態１と同様であり、まず、たとえば基板１上にスパッタリング法でＣｏ膜を堆積する。続いて、基板１を熱処理してＣｏ膜と周辺回路領域のゲート電極７Ｄとの界面、Ｃｏ膜と開口部９Ｂの底部の抵抗素子７Ｒとの界面、およびＣｏ膜と基板１との界面にシリサイド反応を生じさせた後、未反応のＣｏ膜をエッチングで除去する。これにより、ゲート電極７Ｄの表面と、開口部９Ｂの底部の抵抗素子７Ｒの表面と、ソース、ドレイン（ｎ＋型半導体領域１４、ｐ＋型半導体領域１５）の表面とにシリサイド層であるシリサイド層１８が形成される。ここまでの工程により、メモリセルに不揮発性記憶素子ＰＭ１（図１参照）、ＰＭ２（図１参照）を形成するＭＩＳＦＥＴＰＭ１ａ（図１参照）、ＰＭ２ａ（図１参照）、ＭＩＳ容量素子ＰＭ１ｂ（図１参照）、ＰＭ２ｂ（図１参照）、読み出しＭＩＳＦＥＴＤＭ１（図１参照）、ＤＭ２（図１参照）、およびｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４（図１参照）が形成され、周辺回路領域にｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【００５７】
次に、図２９に示すように、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積する。前述の実施の形態１と同様に、本実施の形態２においても、この窒化シリコン膜１９は、ＳｉＨ４とＮ２との混合ガスを成膜ガスとして用い、この成膜ガスをプラズマ分解することで成膜する手段を例示できる。
【００５８】
本実施の形態２においても、窒化シリコン膜１９とゲート電極７Ａ、７Ｂとの間に、窒化シリコン膜１９に比べて電荷をリークさせ難い（窒化シリコン膜１９に比べて絶縁性の高い）酸化シリコン膜から形成されたサイドウォールスペーサ１２もしくは絶縁膜９Ａが形成されている。また、ゲート電極７Ａ、７Ｂの側部においては、窒化シリコン膜１９とゲート電極７Ａ、７Ｂとの間にサイドウォールスペーサ１２および絶縁膜９Ａが積層された状態で配置されている。そのため、ゲート電極７Ａ、７Ｂに蓄積された電荷をリークをさせ難くできるので、本実施の形態２の不揮発性メモリのデータ保持特性が低下してしまうことをさらに確実に防ぐことが可能となる。すなわち、半導体装置の信頼性を向上することができる。
【００５９】
次に、図３０に示すように、基板１上に、たとえばＣＶＤ法で酸化シリコン膜２０を堆積し、続いて化学的機械研磨法で酸化シリコン膜２０の表面を平坦化する。続いて、図３１に示すように、フォトレジスト膜をマスクにして上記酸化シリコン膜２０をドライエッチングすることにより、ｎ＋型半導体領域１４、ｐ＋型半導体領域１５および抵抗素子７Ｒのそれぞれに達するコンタクトホール２１を形成する。このとき、窒化シリコン膜１９は酸化シリコン膜２０をエッチングする際のエッチングストッパ膜として機能する。続いて、そのコンタクトホール２１の内部に前記実施の形態１で示したプラグ２２（図１６および図１７参照）と同様のプラグ２２を形成する。次いで、酸化シリコン膜２０およびプラグ２２上に前記実施の形態１で示した配線２３（図１８および図１９参照）と同様の複数の配線２３を形成する。その後、前記実施の形態１において図２０を用いて説明した工程と同様の工程を経て本実施の形態２の半導体装置を製造する。
【００６０】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００６１】
また、上記の本実施の形態２によれば、メモリセル領域および周辺回路領域のＭＩＳＦＥＴのゲート電極を形成する工程で同時に抵抗素子も形成することができる。また、抵抗素子７Ｒ上に開口部９Ｂを設けるために形成される絶縁膜９Ａを形成する工程で、メモリセル領域のゲート電極７Ａ、７Ｂ上に絶縁膜９Ａを形成することができる。これらにより、製造工程の簡略化を図れ、マスク枚数の増加を防ぐことができる。
【００６２】
（実施の形態３）
次に、本実施の形態３の不揮発性メモリの構造について、図３２〜図５２を用いてその製造工程と共に説明する。図３２〜図５２で示す各断面図において、符号Ａを付した部分は対応する平面図Ａ−Ａ線に沿ったメモリセルの断面、符号Ｂを付した部分は対応する平面図Ｂ−Ｂ線に沿ったメモリセルの断面、その他の部分は周辺回路領域の一部の断面を示している。また、図３２〜図５２中に示す周辺回路領域では、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴ、容量素子および抵抗素子が形成される。なお、周辺回路を構成するｐチャネル型ＭＩＳＦＥＴについては、ｎチャネル型ＭＩＳＦＥＴと導電型が逆になるだけで構造についてはほぼ同一となることから、本実施の形態３においては、各断面図においてそのｐチャネル型ＭＩＳＦＥＴが形成される領域の図示は省略する。
【００６３】
まず、前記実施の形態１において図３および図４を用いて説明した工程と同様の工程により素子分離溝２、ｐ型ウエル４およびｎ型ウエル５を形成する（図３２および図３３参照）。
【００６４】
次に、図３４に示すように、基板１を熱酸化してｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に、たとえば酸化シリコンからなるゲート絶縁膜６を形成する。続いて、たとえばＣＶＤ法でゲート絶縁膜６上に導電膜として多結晶シリコン膜７を形成する。続いて、その多結晶シリコン膜７上に絶縁膜（第４絶縁膜）ＯＮＯを形成する。この絶縁膜ＯＮＯは、下層から膜厚５ｎｍ程度の酸化シリコン膜、膜厚２０ｎｍ程度の窒化シリコン膜、および膜厚５ｎｍ程度の酸化シリコン膜を順次堆積することで形成する。
【００６５】
次に、図３５に示すように、フォトレジスト膜をマスクとしたエッチングにより絶縁膜ＯＮＯおよび多結晶シリコン膜７をパターニングする。それにより、絶縁膜ＯＮＯおよび多結晶シリコン膜７は、メモリセル領域と周辺回路領域における容量素子が形成される領域とに残され、他の領域においては除去される。この時、周辺回路領域において容量素子が形成される領域に残された多結晶シリコン膜７は、その容量素子の下部電極（第１容量電極）ＫＤとなる。
【００６６】
次に、図３６に示すように、たとえばＣＶＤ法で基板１上に多結晶シリコン膜（第２導電性膜）７Ｓを堆積する。続いて、図３７に示すように、たとえばＣＶＤ法でその多結晶シリコン膜７Ｓ上に絶縁膜８を堆積する。
【００６７】
次に、図３８に示すように、フォトレジスト膜をマスクとしたエッチングによりキャップ膜となる絶縁膜８をパターニングする。続いて、このキャップ膜８をマスクにドライエッチングすることにより多結晶シリコン膜７Ｓをパターニングする。このとき、絶縁膜ＯＮＯがエッチングストッパとなる。それにより、絶縁膜８および多結晶シリコン膜７Ｓを後の工程でゲート電極が形成される領域と素子分離溝２（酸化シリコン膜３）上とに残す。この時、メモリセル領域に残された多結晶シリコン膜７Ｓは、不揮発性記憶素子ＰＭ１、ＰＭ２（図１参照）のコントロールゲート（第３電極）となる。また、周辺回路領域においては、多結晶シリコン膜７Ｓからなるゲート電極７Ｄと抵抗素子７Ｒと容量素子の上部電極（第２容量電極）ＪＤとが形成され、下部電極ＫＤおよび上部電極ＪＤを容量電極とし絶縁膜ＯＮＯを容量絶縁膜とする容量素子ＣＡＰＡが形成される。
【００６８】
次に、図３９および図４０に示すように、周辺回路領域をフォトレジスト膜ＲＥＳＩで覆い、このフォトレジスト膜ＲＥＳＩおよび絶縁膜８をマスクとして絶縁膜ＯＮＯおよび多結晶シリコン膜７をエッチングする。それにより、多結晶シリコン膜７、絶縁膜ＯＮＯおよび多結晶シリコン膜７Ｓからなるゲート電極７Ａ、７Ｂ、７Ｃを形成する。ここで、メモリセル領域の多結晶シリコン膜７Ｓは不揮発性記憶素子ＰＭ１、ＰＭ２のコントロールゲート電極を構成し、多結晶シリコン膜７は不揮発性記憶素子ＰＭ１、ＰＭ２の浮遊ゲート電極を構成している。
【００６９】
続いて、メモリセル領域において、たとえばｐ型ウエル４とｎ型ウエル５の一部とにｎ型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のｎ−型半導体領域１０を形成する。
【００７０】
次に、図４１に示すように、メモリセル領域と周辺回路領域における抵抗素子７Ｒおよび容量素子ＣＡＰＡが形成される領域とをフォトレジスト膜ＲＥＳＩ２で覆い、周辺回路領域におけるたとえばｐ型ウエル４にｎ型の不純物としてリンまたはヒ素をイオン注入することによって、比較的低濃度のｎ−型半導体領域１０Ａを形成し、ｎ型ウエルにｐ型の不純物としてホウ素をイオン注入することによって、比較的低濃度のｐ−型半導体領域を形成する。
【００７１】
次に、図４２に示すように、基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、その酸化シリコン膜および絶縁膜８を異方的にエッチングすることにより、ゲート電極７Ａ、７Ｂ、７Ｃ、７Ｄ、抵抗素子７Ｒおよび容量素子ＣＡＰＡの側壁にサイドウォールスペーサ１２を形成する。また、このサイドウォールスペーサ１２は、素子分離溝２上に残されている多結晶シリコンパターンの側壁にも形成され、素子分離溝２上においては、その多結晶シリコンパターンおよびサイドウォールスペーサ１２からダミーパターンＤＰが形成される。このダミーパターンＤＰは、後の工程で基板１上の酸化シリコン膜をエッチングする際に、素子分離溝２内の酸化シリコン膜３がエッチングされてしまわないようにマスクとして機能する。
【００７２】
次に、図４３に示すように、基板１上にＣＶＤ法で膜厚２０ｎｍ〜３０ｎｍ程度の酸化シリコン膜を堆積することによって絶縁膜９Ｃを成膜する。続いて、図４４に示すように、ｐ型ウエル４とｎ型ウエル５の一部とにｎ型の不純物としてリンまたはヒ素をイオン注入することによって比較的高濃度のｎ＋型半導体領域１４を形成し、ｎ型ウエル５にｐ型の不純物としてホウ素をイオン注入することによって比較的高濃度のｐ＋型半導体領域１５を形成する。ｎ＋型半導体領域１４は、ＭＩＳＦＥＴＰＭ１ａ（図１参照）、ＰＭ２ａ（図１参照）、読み出しＭＩＳＦＥＴＤＭ１（図１参照）、ＤＭ２（図１参照）、ｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４（図１参照）、および周辺回路領域に形成されるｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレインを構成し、ｐ＋型半導体領域１５は、周辺回路領域に形成されるｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する。
【００７３】
次に、図４５に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングにより、絶縁膜９Ｃをパターニングする。それにより、絶縁膜９Ｃを抵抗素子７Ｒ上に残す。また、抵抗素子７Ｒ上の絶縁膜９Ｃには、抵抗素子７Ｒに達する開口部９Ｂを形成する。
【００７４】
次に、図４６に示すように、たとえば基板１上にスパッタリング法でＣｏ膜を堆積する。続いて、基板１を熱処理してＣｏ膜と多結晶シリコン膜７Ｓおよびゲート電極７Ｄとの界面、Ｃｏ膜と開口部９Ｂの底部の抵抗素子７Ｒとの界面、容量素子ＣＡＰＡの下部電極である多結晶シリコン膜７とＣｏ膜との界面、およびＣｏ膜と基板１との界面にシリサイド反応を生じさせた後、未反応のＣｏ膜をエッチングで除去する。これにより、多結晶シリコン膜７Ｓおよびゲート電極７Ｄの表面と、開口部９Ｂの底部の抵抗素子７Ｒの表面と、容量素子ＣＡＰＡの下部電極の表面の一部と、ソース、ドレイン（ｎ＋型半導体領域１４、ｐ＋型半導体領域１５）の表面とにシリサイド層１８が形成される。ここまでの工程により、メモリセルに不揮発性記憶素子ＰＭ１（図１参照）、ＰＭ２（図１参照）を形成するＭＩＳＦＥＴＰＭ１ａ（図１参照）、ＰＭ２ａ（図１参照）、読み出しＭＩＳＦＥＴＤＭ１（図１参照）、ＤＭ２（図１参照）、およびｎチャンネル型ＭＩＳＦＥＴＴＲ１〜ＴＲ４（図１参照）が形成され、周辺回路領域にｐチャネル型ＭＩＳＦＥＴおよびｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【００７５】
次に、図４７に示すように、基板１上にプラズマＣＶＤ法で窒化シリコン膜１９を堆積する。本実施の形態３においても、この窒化シリコン膜１９は、ＳｉＨ４とＮ２との混合ガスを成膜ガスとして用い、この成膜ガスをプラズマ分解することで成膜する手段を例示できる。
【００７６】
次に、図４８に示すように、基板１上に、たとえばＣＶＤ法で酸化シリコン膜２０を堆積し、続いて化学的機械研磨法で酸化シリコン膜２０の表面を平坦化する。続いて、図４９および図５０に示すように、フォトレジスト膜をマスクにして上記酸化シリコン膜２０をドライエッチングすることにより、ｎ＋型半導体領域１４、ｐ＋型半導体領域１５、抵抗素子７Ｒおよび抵抗素子ＣＡＰＡ（上部電極および下部電極）のそれぞれに達するコンタクトホール２１を形成する。続いて、そのコンタクトホール２１の内部に前記実施の形態１で示したプラグ２２（図１６および図１７参照）と同様のプラグ２２を形成する。
【００７７】
次に、図５１および図５２に示すように、酸化シリコン膜２０およびプラグ２２上に前記実施の形態１で示した配線２３（図１８および図１９参照）と同様の複数の配線２３を形成する。その後、前記実施の形態１において図２０を用いて説明した工程と同様の工程を経て本実施の形態３の半導体装置を製造する。
【００７８】
このような本実施の形態３によれば、ＭＩＳＦＥＴを形成する工程で同時に抵抗素子および容量素子も形成することができる。
【００７９】
また、本実施の形態３によれば、メモリセル領域の浮遊ゲート（多結晶シリコン膜７）と窒化シリコン膜１９との間には、窒化シリコン膜１９よりも電荷がリークし難い膜（絶縁性の高い膜）である酸化シリコン膜（サイドウォールスペーサ１２）が存在しているため、前述の実施の形態１で示したような不揮発性メモリのデータ保持特性が低下してしまうことを防ぐことが可能となる。
【００８０】
上記の本実施の形態３では、多結晶シリコン膜７Ｓを含むゲート電極７Ａ、７Ｂ、７Ｃ、７Ｄ、抵抗素子７Ｒおよび容量素子ＣＡＰＡの下部電極を形成した場合について説明したが、図５３に示すように、多結晶シリコン膜７Ｓ上にＷＳｉ膜７Ｆを積層してこれらを形成してもよい。この場合、シリサイド層１８（たとえば、図１３参照）は省略してもよい。
【００８１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８２】
前記実施の形態においては、被救済回路がＤＲＡＭの不良メモリセルである場合について説明したが、マイクロコンピュータ内蔵ＤＲＡＭのメモリセルまたはマイクロコンピュータ内蔵ＳＲＡＭのメモリセルであってもよい。また、ＬＣＤドライバの救済回路を構成することも可能である。
【産業上の利用可能性】
【００８３】
本発明の半導体装置およびその製造方法は、たとえば不揮発性メモリを有する半導体装置およびその製造工程に適用することができる。
【符号の説明】
【００８４】
１  半導体基板
２  素子分離溝
３  酸化シリコン膜
３Ａ  フィールド絶縁膜
４  ｐ型ウエル
５  ｎ型ウエル
６  ゲート絶縁膜
７  多結晶シリコン膜（第１導電性膜）
７Ａ、７Ｂ  ゲート電極（第１ゲート電極）
７Ｃ、７Ｄ  ゲート電極（第２ゲート電極）
７Ｆ  タングステンシリサイド膜
７Ｒ  抵抗素子
７Ｓ  多結晶シリコン膜（第２導電性膜）
８  絶縁膜（第２絶縁膜、第６絶縁膜）
９  絶縁膜（第５絶縁膜）
９Ａ  酸化シリコン膜（第２絶縁膜）
９Ｂ  開口部
９Ｃ  絶縁膜
１０、１０Ａ  ｎ−型半導体領域
１１  ｐ−型半導体領域
１２  サイドウォールスペーサ（第１絶縁膜）
１４  ｎ＋型半導体領域
１５  ｐ＋型半導体領域
１８  シリサイド層
１９  窒化シリコン膜（第３絶縁膜）
２０  酸化シリコン膜
２１  コンタクトホール
２２  プラグ
２３  配線
２５  プラグ
２６  配線
１０１  浮遊ゲート電極
１０２  金属シリサイド層
１０３  窒化シリコン膜
１０４  サイドウォールスペーサ
１０５  ｎ型半導体領域
１０６  プラグ
ＡＣＣ  アドレス比較回路
ＣＡＤＤ  カラムアドレス信号
ｃｇ  コントロールゲート
ＣＡＰＡ  容量素子
ＣＬＤ  カラムデコーダ
ＣＲＡ０〜ＣＲＡ７  救済アドレス情報
ＤＭ１、ＤＭ２  読み出しＭＩＳＦＥＴ
ＤＰ  ダミーパターン
ＪＤ  上部電極（第２容量電極）
ＫＤ  下部電極（第１容量電極）
ＬＷＤ  ローデコーダ
ＭＣ  メモリセル
ＭＳ０〜ＭＳ４  マット選択信号
ＯＮＯ  絶縁膜（第４絶縁膜）
ＰＭ１、ＰＭ２  不揮発性記憶素子
ＰＭ１ａ、ＰＭ２ａ  ＭＩＳＦＥＴ
ＰＭ１ｂ、ＰＭ２ｂ  ＭＩＳ容量素子
ｐｕ  制御ノード
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＲＡＤＤ  ローアドレス信号
ＲＥＳＩ  フォトレジスト膜
ｒｌ  結合ノード
ｓｌ  ソース線
ｓｌ０〜ｓｌ４  書き込みデータ線
ＴＲ１〜ＴＲ４  ｎチャンネル型ＭＩＳＦＥＴ
ＷＤＤ  ワードドライバ
ｗｌ  制御ノード
ｗｌ０〜ｗｌ７  書き込みワード線
ＷＴＤ  書き込みドライバ
ＹＳＥＮ、ＹＲ  比較結果
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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