(57)【要約】【課題】酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することを目的の一とする。【解決手段】第１のトランジスタと、第１のトランジスタ上に絶縁層と、絶縁層上に第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域を含み、第２のトランジスタは、第２のチャネル形成領域を含み、第１のチャネル形成領域は、第２のチャネル形成領域と異なる半導体材料を含んで構成され、絶縁層は、二乗平均平方根粗さが１ｎｍ以下の表面を有する半導体装置。【選択図】図１
2011187945.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと、前記第１のトランジスタ上に絶縁層と、前記絶縁層上に第２のトランジスタと、を有し、
前記第１のトランジスタは、
第１のチャネル形成領域と、
前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、
前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、
前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、
前記第２のトランジスタは、
酸化物半導体を含んで構成される第２のチャネル形成領域と、
前記第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、
前記第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、
前記第２のチャネル形成領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含み、
前記第１のチャネル形成領域は、前記第２のチャネル形成領域と異なる半導体材料を含んで構成され、
前記絶縁層は、二乗平均平方根粗さが１ｎｍ以下の表面を有する半導体装置。
【請求項２】
前記第１のゲート電極の上面が露出されて前記絶縁層表面と同一面となり、
該第１のゲート電極の上面において、前記第１のゲート電極と前記第２のソース電極または前記第２のドレイン電極とが接する請求項１に記載の半導体装置。
【請求項３】
前記絶縁層の表面はＣＭＰ処理により形成された請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１のトランジスタは、前記第１のチャネル形成領域を挟むように設けられた不純物領域を有する請求項１乃至請求項３のいずれか一に記載の半導体装置。
【請求項５】
第１のチャネル形成領域と、前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含む第１のトランジスタを形成し、
前記第１のトランジスタ上に絶縁層を形成し、
前記絶縁層の表面の二乗平均平方根粗さが１ｎｍ以下となるように、前記絶縁層を平坦化し、
前記絶縁層上に接して、酸化物半導体を含んで構成される第２のチャネル形成領域と、前記第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、前記第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、前記第２のチャネル形成領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含む第２のトランジスタを形成し、
前記第１のチャネル形成領域は、前記第２のチャネル形成領域と異なる半導体材料を含む半導体装置の作製方法。
【請求項６】
第１のチャネル形成領域と、前記第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、前記第１のチャネル形成領域と重畳して、前記第１のゲート絶縁層上に設けられた第１のゲート電極と、前記第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含む第１のトランジスタを形成し、
前記第１のトランジスタ上に絶縁層を形成し、
前記絶縁層の表面の二乗平均平方根粗さが１ｎｍ以下となり、且つ前記第１のゲート電極の上面が露出されて前記絶縁層表面と同一面となるように、前記絶縁層を平坦化し、
前記絶縁層上に接して、酸化物半導体を含んで構成される第２のチャネル形成領域と、前記第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、前記第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、前記第２のチャネル形成領域と前記第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含む第２のトランジスタを形成し、
前記第２のソース電極または前記第２のドレイン電極は、前記第１のゲート電極上面に接するように形成され、
前記第１のチャネル形成領域は、前記第２のチャネル形成領域と異なる半導体材料を含む半導体装置の作製方法。
【請求項７】
前記第２のチャネル形成領域は、前記絶縁層の表面に形成される請求項５または請求項６に記載の半導体装置の作製方法。
【請求項８】
前記平坦化は、ＣＭＰ処理によって行われる請求項５乃至請求項７のいずれか一に記載の半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野は、半導体装置及びその作製方法に関する。ここで、半導体装置とは、半導体特性を利用することで機能する素子および装置全般を指すものである。
【背景技術】
【０００２】
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられている。
【０００３】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている（例えば、特許文献１乃至特許文献４、非特許文献１等参照）。
【０００４】
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は、Ｉｎ、ＧａおよびＺｎを有する多元系酸化物半導体として知られている（例えば、非特許文献２乃至非特許文献４等参照）。
【０００５】
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物で構成される酸化物半導体も、薄膜トランジスタのチャネル形成領域に適用可能であることが確認されている（例えば、特許文献５、非特許文献５および非特許文献６等参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６０−１９８８６１号公報
【特許文献２】特開平８−２６４７９４号公報
【特許文献３】特表平１１−５０５３７７号公報
【特許文献４】特開２０００−１５０９００号公報
【特許文献５】特開２００４−１０３９５７号公報
【非特許文献】
【０００７】
【非特許文献１】Ｍ．  Ｗ．  Ｐｒｉｎｓ，  Ｋ．  Ｏ．  Ｇｒｏｓｓｅ−Ｈｏｌｚ，  Ｇ．  Ｍｕｌｌｅｒ，  Ｊ．  Ｆ．  Ｍ．  Ｃｉｌｌｅｓｓｅｎ，  Ｊ．  Ｂ．  Ｇｉｅｓｂｅｒｓ，  Ｒ．  Ｐ．  Ｗｅｅｎｉｎｇ，  ａｎｄ  Ｒ．  Ｍ．  Ｗｏｌｆ、「Ａ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｔｒａｎｓｐａｒｅｎｔ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ」、  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．、１７  Ｊｕｎｅ  １９９６、  Ｖｏｌ．６８  ｐ．３６５０−３６５２
【非特許文献２】Ｍ．  Ｎａｋａｍｕｒａ，  Ｎ．  Ｋｉｍｉｚｕｋａ，  ａｎｄ  Ｔ．  Ｍｏｈｒｉ、「Ｔｈｅ  Ｐｈａｓｅ  Ｒｅｌａｔｉｏｎｓ  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ  Ｓｙｓｔｅｍ  ａｔ  １３５０℃」、Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３，  ｐ．２９８−３１５
【非特許文献３】Ｎ．  Ｋｉｍｉｚｕｋａ，  Ｍ．  Ｉｓｏｂｅ，  ａｎｄ  Ｍ．  Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ  ａｎｄ  Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ  Ｄａｔａ  ｏｆ  Ｈｏｍｏｌｏｇｏｕｓ  Ｃｏｍｐｏｕｎｄｓ，  Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４，  ａｎｄ  ５），  ＩｎＧａＯ３（ＺｎＯ）３，  ａｎｄ  Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９，  ａｎｄ  １６）  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ  Ｓｙｓｔｅｍ」、  Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６，  ｐ．１７０−１７８
【非特許文献４】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７
【非特許文献５】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ｋ．  Ｕｅｄａ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ  ｆａｂｒｉｃａｔｅｄ  ｉｎ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ  ｔｒａｎｓｐａｒｅｎｔ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２
【非特許文献６】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ａ．  Ｔａｋａｇｉ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ  ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｔｒａｎｓｐａｒｅｎｔ  ｆｌｅｘｉｂｌｅ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ  ｕｓｉｎｇ  ａｍｏｒｐｈｏｕｓ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２  ｐ．４８８−４９２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
バンドギャップが広い、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴がある。一方、単結晶シリコンなどの酸化物半導体以外の半導体材料を用いたトランジスタと比較すると、動作の高速性においては、酸化物半導体を用いたトランジスタは十分とは言えない。
【０００９】
また、単結晶シリコンなどの酸化物半導体以外の半導体材料を用いたトランジスタは、移動度が高く、十分な高速動作が可能であるが、オフ電流は実質的にゼロと言える程度に小さいものではない。このため、半導体装置の動作状態にかかわらず僅かな電流が流れてしまい、記憶装置や液晶表示装置といった電荷保持型の半導体装置を構成する場合には、十分な電荷保持期間を確保することが困難であった。
【００１０】
そこで、開示する発明の一態様は、酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタとを積層して、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、酸化物半導体以外の半導体材料を用いて形成されるトランジスタとの積層構造に係る半導体装置である。
【００１２】
また、本発明の他の一態様は、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置である。例えば、次のような構成を採用することができる。
【００１３】
本発明の一態様は、第１のトランジスタと、第１のトランジスタ上に絶縁層と、絶縁層上に第２のトランジスタと、を有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジスタは、酸化物半導体を含んで構成される第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、第２のチャネル形成領域と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含み、第１のチャネル形成領域は、第２のチャネル形成領域と異なる半導体材料を含んで構成され、絶縁層は、二乗平均平方根粗さが１ｎｍ以下の表面を有する半導体装置である。
【００１４】
なお、第１のゲート電極の上面が露出されて絶縁層表面と同一面となり、該第１のゲート電極の上面において、第１のゲート電極と第２のソース電極または第２のドレイン電極とが接するようにすることが好ましい。
【００１５】
また、本発明の他の一態様は、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含む第１のトランジスタを形成し、第１のトランジスタ上に絶縁層を形成し、絶縁層の表面の二乗平均平方根粗さが１ｎｍ以下となるように、絶縁層を平坦化し、絶縁層上に接して、酸化物半導体を含んで構成される第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、第２のチャネル形成領域と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含む第２のトランジスタを形成し、第１のチャネル形成領域は、第２のチャネル形成領域と異なる半導体材料を含む半導体装置の作製方法である。
【００１６】
また、本発明の他の一態様は、第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と電気的に接続する第１のソース電極及び第１のドレイン電極と、を含む第１のトランジスタを形成し、第１のトランジスタ上に絶縁層を形成し、絶縁層の表面の二乗平均平方根粗さが１ｎｍ以下となり、且つ第１のゲート電極の上面が露出されて絶縁層表面と同一面となるように、絶縁層を平坦化し、絶縁層上に接して、酸化物半導体を含んで構成される第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続する第２のソース電極及び第２のドレイン電極と、第２のチャネル形成領域と重畳して設けられた第２のゲート電極と、第２のチャネル形成領域と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を含む第２のトランジスタを形成し、第２のソース電極または第２のドレイン電極は、第１のゲート電極上面に接するように形成され、第１のチャネル形成領域は、第２のチャネル形成領域と異なる半導体材料を含む半導体装置の作製方法である。
【００１７】
なお、第２のチャネル形成領域は、絶縁層の表面に形成されるのが好ましい。また、絶縁層の表面は化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理により形成されることが好ましい。また、第１のトランジスタは、第１のチャネル形成領域を挟むように設けられた不純物領域を有するのが好ましい。
【００１８】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００１９】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２１】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２２】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２３】
本発明の一態様では、下部に酸化物半導体以外の半導体材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。
【００２４】
このように、酸化物半導体以外の半導体材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備える構成とすることで、それぞれの特性の利点を活かした新たな半導体装置を実現することができる。
【００２５】
また、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】半導体装置の断面図
【図２】半導体装置の作製工程に係る断面図
【図３】半導体装置の作製工程に係る断面図
【図４】半導体装置の作製工程に係る断面図
【図５】半導体装置の作製工程に係る断面図
【図６】半導体装置の断面図および平面図
【図７】半導体装置の断面図および平面図
【図８】半導体装置の断面図および平面図
【図９】半導体装置の断面図および平面図
【図１０】半導体装置の作製工程に係る断面図
【図１１】半導体装置の作製工程に係る断面図
【図１２】半導体装置の作製工程に係る断面図
【図１３】半導体装置の作製工程に係る断面図
【図１４】半導体装置の断面図および平面図
【図１５】半導体装置の作製に用いる半導体基板の作製工程に係る断面図
【図１６】半導体装置の作製工程に係る断面図
【図１７】半導体装置の回路図
【図１８】半導体装置の回路図
【図１９】半導体装置の回路図
【図２０】半導体装置を用いた電子機器を説明するための図
【図２１】実施例１のＡＦＭ像を表す図。
【図２２】実施例１のＡＦＭ像を表す図。
【発明を実施するための形態】
【００２７】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２８】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２９】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３０】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図１乃至図５を参照して説明する。
【００３１】
〈半導体装置の断面構成〉
図１は、半導体装置の構成の一例であり、半導体装置の断面を示す。図１に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流を十分に低減することを可能とする。
【００３２】
例えば、酸化物半導体以外の半導体材料を用いた、下部のトランジスタ１６０で、高速な動作が要求される論理回路や駆動回路を形成することができる。また、酸化物半導体を用いた、上部のトランジスタ１６２で、十分な電荷保持期間が要求される記憶回路や液晶表示装置の表示素子などを形成することができる。そして、それらを一体に備える構成とすることで、それぞれの特性の利点を活かした新たな半導体装置を実現することができる。
【００３３】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、オフ電流が十分に低減された、酸化物半導体を用いたトランジスタと、十分な高速動作が可能な、酸化物半導体以外の半導体材料を用いたトランジスタとを一体に備える点であるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００３４】
図１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極の記載には、ソース領域が含まれ、ドレイン電極の記載には、ドレイン領域が含まれうる。
【００３５】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０上に絶縁層１２８および絶縁層１３０が設けられている。また、図示してはいないが、トランジスタ１６０の金属化合物領域１２４の一部は、ソース電極やドレイン電極として機能する電極を介して配線に接続されている。なお、高集積化を実現するためには、図１に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても良い。
【００３６】
図１におけるトランジスタ１６２は、絶縁層１３０上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、ソース電極またはドレイン電極１４２ａと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域に設けられた絶縁層１４３ａと、ソース電極またはドレイン電極１４２ｂと酸化物半導体層１４４との間の、ゲート電極１４８ａと重畳する領域に設けられた絶縁層１４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層１４３ａおよび絶縁層１４３ｂを設けることが望ましいが、絶縁層１４３ａおよび絶縁層１４３ｂを設けない構成とすることも可能である。
【００３７】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素や酸素欠陥等に由来するキャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。酸化物半導体層１４４を有するトランジスタでは、オフ電流を十分に小さくすることが可能である。例えば、酸化物半導体層１４４の膜厚が３０ｎｍで、チャネル長が２μｍのトランジスタの、室温（２５℃）でのチャネル長１μｍあたりのオフ電流（ゲートバイアス−３Ｖ）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、高純度化された酸化物半導体（以下、本明細書では、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体ともいう）を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００３８】
ここで、酸化物半導体層１４４は、二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ以下、好ましくは、０．５ｎｍ以下の表面を有する絶縁層１３０上に設けられる。このように、平坦性の良好な表面上に酸化物半導体層１４４を設けることにより、酸化物半導体層１４４の平坦性および均一性を良好なものとすることができる。ただし、酸化物半導体層の平坦性および均一性は、少なくとも酸化物半導体層のチャネル形成領域が含まれる部分について良好なものとできればよい。さらに、平坦性および均一性が良好な酸化物半導体層１４４を用いることにより、トランジスタ１６２のトランジスタ特性を向上させることができる。特に酸化物半導体層１４４の膜厚を１０ｎｍ程度以下にする場合、このように平坦性の良好な表面上に酸化物半導体層１４４を設けることにより、酸化物半導体層１４４の段切れなどを防止することができる。
【００３９】
平坦性および均一性が良好な酸化物半導体層１４４を用いることによって、酸化物半導体層の界面における、キャリアの散乱防止、界面準位の低減を図ることができる。これによって、トランジスタ１６２の移動度の向上、Ｓ値およびオフ電流の低減を図り、トランジスタ特性を向上させることができる。また、酸化物半導体層１４４の平坦性を向上させることにより、トランジスタ１６２のゲートリーク電流を低減することができる。
【００４０】
なお、本明細書等において、二乗平均平方根（ＲＭＳ）粗さは、原子間力顕微鏡（ＡＦＭ；Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて、測定面積１μｍ×１μｍで測定するものとする。
【００４１】
また、本明細書等において、二乗平均平方根（ＲＭＳ）粗さとは、断面曲線に対するＲＭＳ粗さを、測定面に対して適用できるよう、三次元に拡張したものである。基準面から指定面までの偏差の自乗を平均した値の平方根として表現でき、次式で与えられる。
【００４２】
【数１】
2011187945.tif 000003
【００４３】
なお、測定面とは、全測定データの示す面であり、下記の式で表す。
【００４４】
【数２】
2011187945.tif 000004
【００４５】
また、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。なお、Ｓ０は下記の式で求められる。
【００４６】
【数３】
2011187945.tif 000005
【００４７】
また、基準面とは、指定面の平均の高さにおける、ＸＹ平面と平行な面のことである。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。なお、Ｚ０は下記の式で求められる。
【００４８】
【数４】
2011187945.tif 000006
【００４９】
なお、図１のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【００５０】
なお、トランジスタ１６２において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性が向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【００５１】
トランジスタ１６２の上には、絶縁層１５０が設けられており、絶縁層１５０上には絶縁層１５２が設けられている。そして、絶縁層１５２上にはトランジスタ１６０またはトランジスタ１６２と接続する配線１５６が形成される。
【００５２】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図２および図３を参照して説明し、その後、上部のトランジスタ１６２の作製方法について図４および図５を参照して説明する。
【００５３】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図２（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００５４】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、トランジスタ１６０の動作を高速化することができるため好適である。
【００５５】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【００５６】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図２（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００５７】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２（Ｃ）参照）。当該絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良いし、それらを組み合わせて使用しても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【００５８】
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
【００５９】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００６０】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００６１】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００６２】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図２（Ｃ）参照）。
【００６３】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図２（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【００６４】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【００６５】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【００６６】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００６７】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
【００６８】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８、絶縁層１３０を形成する（図３（Ｂ）参照）。絶縁層１２８や絶縁層１３０は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８や絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８や絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。
【００６９】
また、絶縁層１２８や絶縁層１３０中に、窒化酸化シリコン、窒化シリコン、等の窒素を多く含む無機絶縁材料からなる層を含んでも良い。これにより、下部のトランジスタ１６０を構成する材料が含む水や水素などの不純物が後に形成する上部のトランジスタ１６２の酸化物半導体層１４４に侵入するのを防ぐことができる。ただし、この場合、後の工程で行うＣＭＰ処理だけでは窒素を多く含む無機絶縁材料からなる層の除去が困難なので、エッチング処理などを併用するのが好ましい。
【００７０】
例えば、絶縁層１２８として酸化窒化シリコンを、絶縁層１３０として酸化シリコンを形成することができる。このように、絶縁層１２８および絶縁層１３０を酸化窒化シリコンや酸化シリコンのような、酸素を多く含む無機絶縁材料だけを用いて形成することにより、後の工程で絶縁層１２８および絶縁層１３０に容易にＣＭＰ処理を施すことができる。
【００７１】
なお、ここでは、絶縁層１２８と絶縁層１３０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。例えば、上記の絶縁層１２８として酸化窒化シリコンを、絶縁層１３０として酸化シリコンを形成する構成において、さらに絶縁層１２８と絶縁層１３０の間に窒化酸化シリコンを膜形成するような構成としても良い。
【００７２】
なお、本明細書中において、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものを指し、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものを指す。
【００７３】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図３（Ｂ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。
【００７４】
その後、トランジスタ１６２の形成前の処理として、絶縁層１２８や絶縁層１３０に化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を施して、絶縁層１２８および絶縁層１３０の表面を平坦化する。（図３（Ｃ）参照）。ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【００７５】
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層１２８および絶縁層１３０の表面の平坦性をさらに向上させることができる。
【００７６】
絶縁層１２８および絶縁層１３０を平坦化させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、酸化物半導体層１４４の平坦性および均一性を向上させ、トランジスタ１６２の特性を向上させるために、絶縁層１２８や絶縁層１３０の表面はＲＭＳ粗さが１ｎｍ以下、好ましくは０．５ｎｍ以下となるように平坦化しておくことが望ましい。
【００７７】
また、絶縁層１２８および絶縁層１３０の積層構造に、窒化シリコンや窒化酸化シリコンのような、窒素を多く含む無機絶縁材料が含まれる場合、ＣＭＰ処理だけでは窒素を多く含む無機絶縁材料の除去が困難なので、エッチング処理などを併用するのが好ましい。窒素を多く含む無機絶縁材料のエッチング処理には、ドライエッチング、ウェットエッチングのいずれを用いても良いが、素子の微細化という観点からはドライエッチングを用いるのが好適である。また、各絶縁層のエッチングレートが均一になるように、エッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定するのが好ましい。また、ドライエッチングに用いるエッチングガスには、例えば、フッ素を含むガス（トリフルオロメタン（ＣＨＦ３））や、さらにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【００７８】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【００７９】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、絶縁層１２８、絶縁層１３０などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図４（Ａ）参照）。
【００８０】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【００８１】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【００８２】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００８３】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【００８４】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【００８５】
なお、絶縁層１２８や絶縁層１３０の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。この場合、形成した絶縁層も、ＲＭＳ粗さが１ｎｍ以下、好ましくは、０．５ｎｍ以下の表面を有することが望ましい。
【００８６】
次に、ソース電極またはドレイン電極１４２ａの上に絶縁層１４３ａを、ソース電極またはドレイン電極１４２ｂの上に絶縁層１４３ｂを、それぞれ形成する（図４（Ｂ）参照）。絶縁層１４３ａおよび絶縁層１４３ｂは、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂを覆う絶縁層を形成した後、当該絶縁層を選択的にエッチングすることにより形成できる。また、絶縁層１４３ａおよび絶縁層１４３ｂは、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。
【００８７】
絶縁層１４３ａや絶縁層１４３ｂは、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１４３ａや絶縁層１４３ｂに誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、ゲート電極と、ソース電極またはドレイン電極との間の容量を十分に低減することが可能になるため好ましい。なお、絶縁層１４３ａや絶縁層１４３ｂには、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、ゲート電極と、ソース電極またはドレイン電極との間の容量をさらに低減することが可能である。
【００８８】
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層１４３ａおよび絶縁層１４３ｂを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。
【００８９】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する（図４（Ｃ）参照）。
【００９０】
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【００９１】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【００９２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００９３】
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００９４】
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲットを用いるスパッタ法により形成することとする。
【００９５】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【００９６】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【００９７】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【００９８】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【００９９】
ここで、酸化物半導体層１４４は、ＲＭＳ粗さが１ｎｍ以下、好ましくは、０．５ｎｍ以下の表面を有する絶縁層１３０上に設けられる。このように、平坦性の良好な表面上に酸化物半導体層１４４を設けることにより、酸化物半導体層１４４の平坦性および均一性を良好なものとすることができる。さらに、平坦性および均一性が良好な酸化物半導体層１４４を用いることにより、トランジスタ１６２のトランジスタ特性を向上させることができる。
【０１００】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３０の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１０１】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【０１０２】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【０１０３】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１０４】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【０１０５】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１０６】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１０７】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１０８】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【０１０９】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成する（図５（Ａ）参照）。
【０１１０】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１１１】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１１２】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１１３】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１１４】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０１１５】
ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。
【０１１６】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ上に、絶縁層１５０および絶縁層１５２を形成する（図５（Ｂ）参照）。絶縁層１５０および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１１７】
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１１８】
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
【０１１９】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰなどの方法を用いて行うことができる。
【０１２０】
それから、トランジスタ１６０またはトランジスタ１６２と配線１５６とを電気的に接続するための電極（図示しない）を形成した後、絶縁層１５２上に配線１５６を形成する（図５（Ｃ）参照）。もちろん、これらの要素が全て電気的に接続される必要はない。他の要素から独立した要素を有していても良い。
【０１２１】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ａなどと同様である。
【０１２２】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成する（図５（Ｃ）参照）。
【０１２３】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタ１６２のオフ電流を十分に低減することができる。
【０１２４】
以上により、下部に酸化物半導体以外の半導体材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する半導体装置を提供することができる。
【０１２５】
このように、酸化物半導体以外の半導体材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備える構成とすることで、それぞれの特性の利点を活かした新たな半導体装置を実現することができる。
【０１２６】
また、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置を提供することができる。
【０１２７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１２８】
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図６乃至図１３を参照して説明する。なお、本実施の形態では、特に記憶装置として用いることができる半導体装置の構成例について説明する。
【０１２９】
〈半導体装置の断面構成および平面構成〉
図６は、半導体装置の構成の一例である。図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図６（Ａ）および図６（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ２６０を有し、上部に第２の半導体材料を用いたトランジスタ２６２を有するものであり、トランジスタ２６０のゲート電極２１０と、トランジスタ２６２のソース電極またはドレイン電極２４２ａとは直接接続されている。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタ２６０は、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタ２６２は、オフ電流を十分に低減することにより長時間の電荷保持を可能とする。
【０１３０】
このため、トランジスタ２６２をオフ状態とすることで、トランジスタ２６０のゲート電極２１０の電位を極めて長時間にわたって保持することが可能である。そして、容量素子２６４を有することにより、トランジスタ２６０のゲート電極２１０に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。また、上記のような半導体材料を用いたトランジスタ２６０は、十分な高速動作が可能なので、情報の読み出し速度を向上させることができる。
【０１３１】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、オフ電流が十分に低減された、酸化物半導体を用いたトランジスタと、十分な高速動作が可能な、酸化物半導体以外の半導体材料を用いたトランジスタとを一体に備える点であるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１３２】
図６におけるトランジスタ２６０は、半導体材料（例えば、シリコンなど）を含む基板２００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設けられた不純物領域２２０と、不純物領域２２０に接する金属化合物領域２２４と、チャネル形成領域２１６上に設けられたゲート絶縁層２０８と、ゲート絶縁層２０８上に設けられたゲート電極２１０と、を有する。つまり、トランジスタ２６０は、実施の形態１で示したトランジスタ１６０と同様の構成である。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。
【０１３３】
また、基板２００上にはトランジスタ２６０を囲むように素子分離絶縁層２０６が設けられており、トランジスタ２６０上に絶縁層２２８および絶縁層２３０が設けられている。また、図示してはいないが、トランジスタ２６０の金属化合物領域２２４の一部は、ソース電極やドレイン電極として機能する電極を介して配線２５６または他の配線に接続されている。なお、高集積化を実現するためには、図６に示すようにトランジスタ２６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ２６０の特性を重視する場合には、ゲート電極２１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域２２０を設けても良い。
【０１３４】
図６におけるトランジスタ２６２は、絶縁層２３０上に設けられたソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂと、ソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂと電気的に接続されている酸化物半導体層２４４と、ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂ、酸化物半導体層２４４を覆うゲート絶縁層２４６と、ゲート絶縁層２４６上に酸化物半導体層２４４と重畳するように設けられたゲート電極２４８ａと、ソース電極またはドレイン電極２４２ａと酸化物半導体層２４４との間の、ゲート電極２４８ａと重畳する領域に設けられた絶縁層２４３ａと、ソース電極またはドレイン電極２４２ｂと酸化物半導体層２４４との間の、ゲート電極２４８ａと重畳する領域に設けられた絶縁層２４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層２４３ａおよび絶縁層２４３ｂを設けることが望ましいが、絶縁層２４３ａおよび絶縁層２４３ｂを設けない構成とすることも可能である。つまり、トランジスタ２６２は、実施の形態１で示したトランジスタ１６２と同様の構成である。
【０１３５】
ここで、実施の形態１で示した酸化物半導体層１４４と同様に、酸化物半導体層２４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。このように、高純度化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ２６２を得ることができる。酸化物半導体層２４４の詳細については、実施の形態１を参酌することができる。
【０１３６】
ここで、酸化物半導体層２４４は、ＲＭＳ粗さが１ｎｍ以下、好ましくは、０．５ｎｍ以下の表面を有する絶縁層２３０上に設けられる。このように、平坦性の良好な表面上に酸化物半導体層２４４を設けることにより、酸化物半導体層２４４の平坦性および均一性を良好なものとすることができる。
【０１３７】
平坦性および均一性が良好な酸化物半導体層２４４を用いることによって、酸化物半導体層の界面における、キャリアの散乱防止、界面準位の低減を図ることができる。これによって、トランジスタ２６２の移動度の向上、Ｓ値およびオフ電流の低減を図り、トランジスタ特性を向上させることができる。また、酸化物半導体層２４４の平坦性を向上させることにより、トランジスタ２６２のゲートリーク電流を低減することができる。
【０１３８】
なお、図６のトランジスタ２６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層２４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層２４４の汚染を防止できる。
【０１３９】
また、図１で示した半導体装置と、図６に示す半導体装置との相違の一は、下部のトランジスタのゲート電極と、上部のトランジスタのソース電極またはドレイン電極とが直接接続されているか否かにある。図６に示す半導体装置のように、絶縁層２３０から上面が露出されたゲート電極２１０と、ソース電極またはドレイン電極２４２ａとを直接接続することで、ゲート電極２１０と、ソース電極またはドレイン電極２４２ａとをコンタクトのための開口および電極を別途形成して接続する場合より、コンタクト面積を縮小することができるので、半導体装置の高集積化を図ることができる。また、コンタクトのために、別途形成する開口および電極に必要な工程を省くことができるので、半導体装置作製の工程を簡略化することができる。
【０１４０】
また、図１で示した半導体装置と、図６に示す半導体装置との相違の一は、容量素子２６４の有無である。図６における容量素子２６４は、ソース電極またはドレイン電極２４２ａ、酸化物半導体層２４４、ゲート絶縁層２４６、および電極２４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極２４２ａは、容量素子２６４の一方の電極として機能し、電極２４８ｂは、容量素子２６４の他方の電極として機能することになる。
【０１４１】
なお、図６の容量素子２６４では、酸化物半導体層２４４とゲート絶縁層２４６を積層させることにより、ソース電極またはドレイン電極２４２ａと、電極２４８ｂとの間の絶縁性を十分に確保することができる。もちろん、十分な容量を確保するために、酸化物半導体層２４４を有しない構成の容量素子２６４を採用しても良い。また、絶縁層２４３ａと同様に形成される絶縁層を有する構成の容量素子２６４を採用しても良い。さらに、容量が不要の場合は、容量素子２６４を設けない構成とすることも可能である。
【０１４２】
なお、トランジスタ２６２および容量素子２６４において、ソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂの端部は、テーパー形状であることが好ましい。ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂの端部をテーパー形状とすることにより、酸化物半導体層２４４の被覆性が向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極２４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１４３】
本実施の形態では、トランジスタ２６２および容量素子２６４が、トランジスタ２６０と重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化が可能である。例えば、配線や電極との接続関係を工夫することにより、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることも可能である。
【０１４４】
トランジスタ２６２および容量素子２６４の上には、絶縁層２５０が設けられており、絶縁層２５０上には絶縁層２５２が設けられている。そして、ゲート絶縁層２４６、絶縁層２５０、絶縁層２５２などに形成された開口には、電極２５４が設けられ、絶縁層２５２上には電極２５４と接続する配線２５６が形成される。ここで、図１で示した半導体装置と、図６に示す半導体装置との相違の一は、電極２５４の有無である。なお、図６では電極２５４を用いて、ソース電極またはドレイン電極２４２ｂと配線２５６を接続しているが、開示する発明はこれに限定されない。例えば、配線２５６を直接、ソース電極またはドレイン電極２４２ｂに接触させても良い。
【０１４５】
また、金属化合物領域２２４と接続される電極（図示せず）と、ソース電極またはドレイン電極２４２ｂとを接続しても良い。この場合、金属化合物領域２２４と接続される電極と、ソース電極またはドレイン電極２４２ｂと配線２５６を接続する電極２５４とを重畳して配置するのが好ましい。このようなレイアウトを採用することで、半導体装置の高集積化を図ることができる。
【０１４６】
なお、図６に示す半導体装置は、トランジスタ２６２として、ソース電極及びドレイン電極の上に酸化物半導体層を設けた、トップゲート型のトランジスタを用いたが、本実施の形態に係る半導体装置の構成はこれに限られるものではない。例えば、図７乃至図９に示すような半導体装置の構成としても良い。
【０１４７】
図７は、半導体装置の構成の一例であり、図７（Ａ）には、半導体装置の断面を、図７（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。
【０１４８】
図７に示す半導体装置と、図６に示す半導体装置との相違の一は、酸化物半導体層２４４上に、ソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂが設けられていることである。これにより、図７に示す半導体装置のトランジスタ２７２および容量素子２７４の構成は、図６に示す半導体装置のトランジスタ２６２および容量素子２６４の構成とは異なる。
【０１４９】
図７に示すトランジスタ２７２は、絶縁層２３０上に設けられた酸化物半導体層２４４と、酸化物半導体層２４４上に設けられ、該酸化物半導体層２４４と電気的に接続されているソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂと、ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂ、酸化物半導体層２４４を覆うゲート絶縁層２４６と、ゲート絶縁層２４６上に酸化物半導体層２４４と重畳するように設けられたゲート電極２４８ａと、ソース電極またはドレイン電極２４２ａとゲート絶縁層２４６との間の、ゲート電極２４８ａと重畳する領域に設けられた絶縁層２４３ａと、ソース電極またはドレイン電極２４２ｂとゲート絶縁層２４６との間の、ゲート電極２４８ａと重畳する領域に設けられた絶縁層２４３ｂと、を有する。
【０１５０】
図７に示す容量素子２７４は、ソース電極またはドレイン電極２４２ａ、ゲート絶縁層２４６、および電極２４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極２４２ａは、容量素子２７４の一方の電極として機能し、電極２４８ｂは、容量素子２７４の他方の電極として機能することになる。
【０１５１】
なお、図７に示す半導体装置の他の構成については、図６に示す半導体装置と同様なので、図６に示す半導体装置を参酌することができる。
【０１５２】
図８は、半導体装置の構成の一例であり、図８（Ａ）には、半導体装置の断面を、図８（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。
【０１５３】
図８に示す半導体装置と、図６に示す半導体装置との相違の一は、ゲート電極２４８ａ上に、ゲート絶縁層２４６、酸化物半導体層２４４、ソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂが設けられていることである。つまり、図８に示す半導体装置のトランジスタ２８２は、ボトムゲート型である。これにより、図８に示す半導体装置のトランジスタ２８２および容量素子２８４の構成は、図６に示す半導体装置のトランジスタ２６２および容量素子２６４の構成とは異なる。
【０１５４】
図８に示すトランジスタ２８２は、絶縁層２３０上に設けられたゲート電極２４８ａと、ゲート電極２４８ａを覆うゲート絶縁層２４６と、ゲート絶縁層２４６上に設けられた、ソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂと、ソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂ上に設けられ、ソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂと電気的に接続されている酸化物半導体層２４４と、を有する。なお、トランジスタ２８２は、絶縁層２４３ａおよび絶縁層２４３ｂが設けられていない。
【０１５５】
図８に示す容量素子２８４は、ソース電極またはドレイン電極２４２ａ、ゲート絶縁層２４６、および電極２４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極２４２ａは、容量素子２８４の一方の電極として機能し、電極２４８ｂは、容量素子２８４の他方の電極として機能することになる。
【０１５６】
なお、図８に示す半導体装置の他の構成については、図６に示す半導体装置と同様なので、図６に示す半導体装置を参酌することができる。
【０１５７】
図９は、半導体装置の構成の一例であり、図９（Ａ）には、半導体装置の断面を、図９（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図９（Ａ）は、図９（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。
【０１５８】
図９に示す半導体装置と、図６に示す半導体装置との相違の一は、ゲート電極２４８ａ上に、ゲート絶縁層２４６、酸化物半導体層２４４、ソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂが設けられていることである。つまり、図９に示す半導体装置のトランジスタ２９２は、ボトムゲート型である。これにより、図９に示す半導体装置のトランジスタ２９２および容量素子２９４の構成は、図６に示す半導体装置のトランジスタ２６２および容量素子２６４の構成とは異なる。また、図９に示す半導体装置と、図８に示す半導体装置との相違の一は、酸化物半導体層２４４上に、ソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂが設けられていることである。
【０１５９】
図９に示すトランジスタ２９２は、絶縁層２３０上に設けられたゲート電極２４８ａと、ゲート電極２４８ａを覆うゲート絶縁層２４６と、ゲート絶縁層２４６上に設けられた、酸化物半導体層２４４と、酸化物半導体層２４４上に設けられ、酸化物半導体層２４４と電気的に接続されているソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂと、を有する。なお、トランジスタ２９２は、絶縁層２４３ａおよび絶縁層２４３ｂが設けられていない。
【０１６０】
図９に示す容量素子２９４は、ソース電極またはドレイン電極２４２ａ、ゲート絶縁層２４６、および電極２４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極２４２ａは、容量素子２９４の一方の電極として機能し、電極２４８ｂは、容量素子２９４の他方の電極として機能することになる。
【０１６１】
なお、図９に示す半導体装置の他の構成については、図６に示す半導体装置と同様なので、図６に示す半導体装置を参酌することができる。
【０１６２】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ２６０の作製方法について図１０および図１１を参照して説明し、その後、上部のトランジスタ２６２および容量素子２６４の作製方法について図１２および図１３を参照して説明する。
【０１６３】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板２００を用意し、基板２００上に素子分離絶縁層を形成するためのマスクとなる保護層２０２を形成する（図１０（Ａ）参照）。
【０１６４】
ここで、基板２００は、実施の形態１で示した基板１００と同様の材料を用いることができる。また、保護層２０２も、実施の形態１で示した保護層１０２と同様の材料を用いることができる。以上の詳細については、実施の形態１の記載を参酌することができる。
【０１６５】
なお、半導体材料を含む基板２００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１６６】
次に、上記の保護層２０２をマスクとしてエッチングを行い、保護層２０２に覆われていない領域（露出している領域）の、基板２００の一部を除去する。これにより他の半導体領域と分離された半導体領域２０４が形成される（図１０（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１６７】
次に、半導体領域２０４を覆うように絶縁層を形成し、半導体領域２０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層２０６を形成する（図１０（Ｃ）参照）。素子分離絶縁層２０６は、実施の形態１で示した素子分離絶縁層１０６と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態１の記載を参酌することができる。
【０１６８】
次に、半導体領域２０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層２０８、ゲート電極２１０を形成する（図１０（Ｃ）参照）。ゲート絶縁層２０８及びゲート電極２１０は、実施の形態１で示したゲート絶縁層１０８及びゲート電極１１０と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態１の記載を参酌することができる。
【０１６９】
次に、半導体領域２０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域２１６および不純物領域２２０を形成する（図１０（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１７０】
なお、ゲート電極２１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【０１７１】
次に、ゲート電極２１０、不純物領域２２０等を覆うように金属層２２２を形成する。それから、熱処理を施して、当該金属層２２２と半導体材料とを反応させ、不純物領域２２０に接する金属化合物領域２２４を形成する（図１１（Ａ）参照）。金属層２２２及び金属化合物領域２２４は、実施の形態１で示した金属層１２２及び金属化合物領域１２４と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態１の記載を参酌することができる。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。
【０１７２】
次に、上述の工程により形成された各構成を覆うように、絶縁層２２８、絶縁層２３０を形成する（図１１（Ｂ）参照）。絶縁層２２８や絶縁層２３０は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層２２８や絶縁層２３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層２２８や絶縁層２３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。
【０１７３】
また、絶縁層２２８や絶縁層２３０中に、窒化酸化シリコン、窒化シリコン、等の窒素を多く含む無機絶縁材料からなる層を含んでも良い。これにより、下部のトランジスタ２６０を構成する材料が含む水や水素などの不純物が後に形成する上部のトランジスタ２６２の酸化物半導体層２４４に侵入するのを防ぐことができる。ただし、この場合、後の工程で行うＣＭＰ処理だけでは窒素を多く含む無機絶縁材料からなる層の除去が困難なので、エッチング処理などを併用するのが好ましい。
【０１７４】
例えば、絶縁層２２８として酸化窒化シリコンを、絶縁層２３０として酸化シリコンを形成することができる。このように、絶縁層２２８および絶縁層２３０を酸化窒化シリコンや酸化シリコンのような、酸素を多く含む無機絶縁材料だけを用いて形成することにより、後の工程で絶縁層２２８および絶縁層２３０に容易にＣＭＰ処理を施すことができる。
【０１７５】
なお、ここでは、絶縁層２２８と絶縁層２３０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。例えば、上記の絶縁層２２８として酸化窒化シリコンを、絶縁層２３０として酸化シリコンを形成する構成において、さらに絶縁層２２８と絶縁層２３０の間に窒化酸化シリコンを膜形成するような構成としても良い。
【０１７６】
以上により、半導体材料を含む基板２００を用いたトランジスタ２６０が形成される（図１１（Ｂ）参照）。このようなトランジスタ２６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタ２６０を読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１７７】
その後、トランジスタ２６２の形成前の処理として、絶縁層２２８や絶縁層２３０にＣＭＰ処理を施して、絶縁層２２８および絶縁層２３０の表面を平坦化すると同時にゲート電極２１０の上面を露出させる（図１１（Ｃ）参照）。
【０１７８】
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層２２８および絶縁層２３０の表面の平坦性をさらに向上させることができる。
【０１７９】
絶縁層２２８および絶縁層２３０を平坦化させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、酸化物半導体層２４４の平坦性および均一性を向上させ、トランジスタ２６２の特性を向上させるために、絶縁層２２８や絶縁層２３０の表面はＲＭＳ粗さが１ｎｍ以下、好ましくは０．５ｎｍ以下となるように平坦化しておくことが望ましい。
【０１８０】
また、絶縁層２２８および絶縁層２３０の積層構造に、窒化シリコンや窒化酸化シリコンのような、窒素を多く含む無機絶縁材料が含まれる場合、ＣＭＰ処理だけでは窒素を多く含む無機絶縁材料の除去が困難なので、エッチング処理などを併用するのが好ましい。窒素を多く含む無機絶縁材料のエッチング処理には、ドライエッチング、ウェットエッチングのいずれを用いても良いが、素子の微細化という観点からはドライエッチングを用いるのが好適である。また、各絶縁層のエッチングレートが均一になり、且つゲート電極２１０とはエッチングの選択比が取れるように、エッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定するのが好ましい。また、ドライエッチングに用いるエッチングガスには、例えば、フッ素を含むガス（トリフルオロメタン（ＣＨＦ３）など）や、さらにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１８１】
また、ゲート電極２１０の上面を絶縁層２３０から露出させたとき、ゲート電極２１０と絶縁層２３０は同一面を形成することが好ましい。
【０１８２】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、金属化合物領域２２４の一部と接続される、トランジスタ２６０のソース電極またはドレイン電極として機能する電極を形成しても良い。また、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１８３】
〈上部のトランジスタの作製方法〉
次に、ゲート電極２１０、絶縁層２２８、絶縁層２３０などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂを形成する（図１２（Ａ）参照）。ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂは、実施の形態１で示したソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態１の記載を参酌することができる。
【０１８４】
ここで、ソース電極またはドレイン電極２４２ａ、ソース電極またはドレイン電極２４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層２４６の被覆性を向上し、段切れを防止することができる。
【０１８５】
また、上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１８６】
ここで、トランジスタ２６２のソース電極またはドレイン電極２４２ａと、トランジスタ２６０のゲート電極２１０と、が直接接続される（図１２（Ａ）参照）。このように、ゲート電極２１０と、ソース電極またはドレイン電極２４２ａとを直接接続することで、ゲート電極２１０と、ソース電極またはドレイン電極２４２ａとをコンタクトのための開口および電極を別途形成して接続する場合より、コンタクト面積を縮小することができるので、半導体装置の高集積化を図ることができる。よって、記憶装置として用いることができる半導体装置の単位面積あたりの記憶容量を増加させることができる。また、コンタクトのために、別途形成する開口および電極に必要な工程を省くことができるので、半導体装置作製の工程を簡略化することができる。
【０１８７】
次に、ソース電極またはドレイン電極２４２ａの上に絶縁層２４３ａを、ソース電極またはドレイン電極２４２ｂの上に絶縁層２４３ｂを、それぞれ形成する（図１２（Ｂ）参照）。絶縁層２４３ａおよび絶縁層２４３ｂは、実施の形態１で示した絶縁層１４３ａおよび絶縁層１４３ｂと同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態１の記載を参酌することができる。絶縁層２４３ａおよび絶縁層２４３ｂを設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することが可能である。
【０１８８】
なお、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減させるという点では、絶縁層２４３ａおよび絶縁層２４３ｂを形成するのが好適であるが、当該絶縁層を設けない構成とすることも可能である。
【０１８９】
次に、ソース電極またはドレイン電極２４２ａ、およびソース電極またはドレイン電極２４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層２４４を形成する（図１２（Ｃ）参照）。酸化物半導体層２４４は、実施の形態１で示した酸化物半導体層１４４と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態１の記載を参酌することができる。
【０１９０】
ここで、酸化物半導体層２４４は、ＲＭＳ粗さが１ｎｍ以下、好ましくは、０．５ｎｍ以下の表面を有する絶縁層２３０上に設けられる。このように、平坦性の良好な表面上に酸化物半導体層２４４を設けることにより、酸化物半導体層２４４の平坦性および均一性を良好なものとすることができる。さらに、平坦性および均一性が良好な酸化物半導体層２４４を用いることにより、トランジスタ２６２のトランジスタ特性を向上させることができる。
【０１９１】
なお、実施の形態１で示したように、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層２３０の表面）の付着物を除去するのが好適である。
【０１９２】
それから、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。熱処理（第１の熱処理）については、実施の形態１で示したのと同様の方法で行うことができる。
【０１９３】
第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１９４】
なお、酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【０１９５】
次に、酸化物半導体層２４４に接するゲート絶縁層２４６を形成し、その後、ゲート絶縁層２４６上において酸化物半導体層２４４と重畳する領域にゲート電極２４８ａを形成し、ソース電極またはドレイン電極２４２ａと重畳する領域に電極２４８ｂを形成する（図１２（Ｄ）参照）。ゲート絶縁層２４６は、実施の形態１で示したゲート絶縁層１４６と同様の材料、方法を用いて形成することができる。
【０１９６】
ゲート絶縁層２４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。第２の熱処理については、実施の形態１で示したのと同様の方法で行うことができる。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層２４６が酸素を含む場合、酸化物半導体層２４４に酸素を供給し、該酸化物半導体層２４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１９７】
なお、本実施の形態では、ゲート絶縁層２４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１９８】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層２４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０１９９】
ゲート電極２４８ａは、実施の形態１で示したゲート電極１４８ａと同様の材料、方法を用いて形成することができる。また、ゲート電極２４８ａを形成する際、当該導電層を選択的にエッチングすることによって、電極２４８ｂを形成することができる。以上の詳細については、実施の形態１の記載を参酌することができる。
【０２００】
次に、ゲート絶縁層２４６、ゲート電極２４８ａ、および電極２４８ｂ上に、絶縁層２５０および絶縁層２５２を形成する（図１３（Ａ）参照）。絶縁層２５０および絶縁層２５２は、実施の形態１で示した絶縁層１５０および絶縁層１５２と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態１の記載を参酌することができる。
【０２０１】
次に、ゲート絶縁層２４６、絶縁層２５０、絶縁層２５２に、ソース電極またはドレイン電極２４２ｂにまで達する開口を形成する（図１３（Ｂ）参照）。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０２０２】
その後、上記開口に電極２５４を形成し、絶縁層２５２上に電極２５４に接する配線２５６を形成する（図１３（Ｃ）参照）。
【０２０３】
電極２５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０２０４】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極２４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２０５】
なお、上記導電層の一部を除去して電極２５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極２５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０２０６】
配線２５６は、実施の形態１で示した配線１５６と同様の材料、方法を用いて形成することができる。よって、詳細については、実施の形態１の記載を参酌することができる。
【０２０７】
以上により、高純度化された酸化物半導体層２４４を用いたトランジスタ２６２、および容量素子２６４が完成する（図１３（Ｃ）参照）。
【０２０８】
このように高純度化され、真性化された酸化物半導体層２４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０２０９】
以上により、下部に酸化物半導体以外の半導体材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する、記憶装置として用いることができる半導体装置を提供することができる。
【０２１０】
このように、酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備える構成とすることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行うことが可能な、記憶装置として用いることができる半導体装置を実現することができる。
【０２１１】
また、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置を提供することができる。
【０２１２】
また、ゲート電極２１０と、ソース電極またはドレイン電極２４２ａとを直接接続することで、コンタクト面積を縮小することができるので、半導体装置の高集積化を図ることができる。よって、記憶装置として用いることができる半導体装置の単位面積あたりの記憶容量を増加させることができる。
【０２１３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１４】
（実施の形態３）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方法について、図１４乃至図１６を参照して説明する。なお、本実施の形態では、特に記憶装置として用いることができる半導体装置の構成例について説明する。
【０２１５】
〈半導体装置の断面構成および平面構成〉
図１４は、本実施の形態にかかる半導体装置の構成の一例である。図１４（Ａ）には、半導体装置の断面を、図１４（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１４（Ａ）は、図１４（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に相当する。図１４（Ａ）および図１４（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ５６０を有し、上部に第２の半導体材料を用いたトランジスタ５６２を有するものであり、トランジスタ５６０のゲート電極５２４ａと、トランジスタ５６２のソース電極またはドレイン電極５４２ａとは直接接続されている。ここで、第１の半導体材料と第２の半導体材料とは異なる半導体材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料を用いたトランジスタ５６０は、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタ５６２は、オフ電流を十分に低減することにより長時間の電荷保持を可能とする。
【０２１６】
このため、トランジスタ５６２をオフ状態とすることで、トランジスタ５６０のゲート電極５２４ａの電位を極めて長時間にわたって保持することが可能である。そして、容量素子５６４を有することにより、トランジスタ５６０のゲート電極５２４ａに与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。また、上記のような半導体材料を用いたトランジスタ５６０は、十分な高速動作が可能なので、情報の読み出し速度を向上させることができる。
【０２１７】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、オフ電流が十分に低減された、酸化物半導体を用いたトランジスタと、十分な高速動作が可能な、酸化物半導体以外の半導体材料を用いたトランジスタとを一体に備える点であるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０２１８】
図１４におけるトランジスタ５６０は、ベース基板５００上の半導体層中に設けられたチャネル形成領域５２６と、チャネル形成領域５２６を挟むように設けられた不純物領域５２８と、チャネル形成領域５２６上に設けられたゲート絶縁層５２２ａと、ゲート絶縁層５２２ａ上に設けられたゲート電極５２４ａと、を有する。つまり、図１４におけるトランジスタ５６０と、図６におけるトランジスタ２６０との相違の一は、トランジスタのチャネル形成領域がベース基板上の半導体層中に形成されるか否かにある。半導体基板を用いるか、ＳＯＩ基板を用いるか、の相違ということもできる。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。
【０２１９】
また、トランジスタ５６０を覆うように絶縁層５３２および絶縁層５３４が設けられている。また、図示してはいないが、トランジスタ５６０の不純物領域５２８の一部は、ソース電極やドレイン電極として機能する電極を介して配線５５６または他の配線に接続されている。なお、高集積化を実現するためには、図１４に示すようにトランジスタ５６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ５６０の特性を重視する場合には、ゲート電極５２４ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域５２８を設けても良い。
【０２２０】
図１４におけるトランジスタ５６２は、図６におけるトランジスタ２６２と同様である。すなわち、図１４におけるトランジスタ５６２は、絶縁層５３４上に設けられたソース電極またはドレイン電極５４２ａ、およびソース電極またはドレイン電極５４２ｂと、ソース電極またはドレイン電極５４２ａ、およびソース電極またはドレイン電極５４２ｂと電気的に接続されている酸化物半導体層５４４と、ソース電極またはドレイン電極５４２ａ、ソース電極またはドレイン電極５４２ｂ、酸化物半導体層５４４を覆うゲート絶縁層５４６と、ゲート絶縁層５４６上に酸化物半導体層５４４と重畳するように設けられたゲート電極５４８ａと、ソース電極またはドレイン電極５４２ａと酸化物半導体層５４４との間の、ゲート電極５４８ａと重畳する領域に設けられた絶縁層５４３ａと、ソース電極またはドレイン電極５４２ｂと酸化物半導体層５４４との間の、ゲート電極５４８ａと重畳する領域に設けられた絶縁層５４３ｂと、を有する。なお、ソース電極またはドレイン電極と、ゲート電極との間の容量を低減するためには、絶縁層５４３ａおよび絶縁層５４３ｂを設けることが望ましいが、絶縁層５４３ａおよび絶縁層５４３ｂを設けない構成とすることも可能である。その他の詳細については、先の実施の形態を参酌できる。
【０２２１】
ここで、酸化物半導体層５４４は、ＲＭＳ粗さが１ｎｍ以下、好ましくは、０．５ｎｍ以下の表面を有する絶縁層５３４上に設けられる。このように、平坦性の良好な表面上に酸化物半導体層５４４を設けることにより、酸化物半導体層５４４の平坦性および均一性を良好なものとすることができる。
【０２２２】
平坦性および均一性が良好な酸化物半導体層５４４を用いることによって、酸化物半導体層の界面における、キャリアの散乱防止、界面準位の低減を図ることができる。これによって、トランジスタ５６２の移動度の向上、Ｓ値およびオフ電流の低減を図り、トランジスタ特性を向上させることができる。また、酸化物半導体層５４４の平坦性を向上させることにより、トランジスタ５６２のゲートリーク電流を低減することができる。
【０２２３】
また、図１４における容量素子５６４は、図６における容量素子２６４と同様である。すなわち、図１４における容量素子５６４は、ソース電極またはドレイン電極５４２ａ、酸化物半導体層５４４、ゲート絶縁層５４６、および電極５４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極５４２ａは、容量素子５６４の一方の電極として機能し、電極５４８ｂは、容量素子５６４の他方の電極として機能することになる。その他の詳細については、先の実施の形態を参酌できる。
【０２２４】
トランジスタ５６２および容量素子５６４の上に絶縁層５５０が設けられ、絶縁層５５０上には絶縁層５５２が設けられ、ゲート絶縁層５４６、絶縁層５５０、絶縁層５５２などに形成された開口に電極５５４が設けられ、絶縁層５５２上には電極５５４と接続する配線５５６が設けられている点についても、図６と同様である。
【０２２５】
なお、本実施の形態に係る半導体装置の構成は、図１４に示す半導体装置に限られるものではない。例えば、トランジスタ５６２及び容量素子５６４の代わりに、図７に示すトランジスタ２７２及び容量素子２７４を用いる構成としてもよいし、図８に示すトランジスタ２８２及び容量素子２８４を用いる構成としてもよいし、図９に示すトランジスタ２９２及び容量素子２９４を用いる構成としてもよい。
【０２２６】
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図１５を参照して説明する。
【０２２７】
まず、ベース基板５００を準備する（図１５（Ａ）参照）。ベース基板５００としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０２２８】
また、ベース基板５００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ベース基板５００として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なＳＯＩ基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ  Ｇｒａｄｅ  Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０２２９】
本実施の形態では、ベース基板５００としてガラス基板を用いる場合について説明する。ベース基板５００として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
【０２３０】
上記ベース基板５００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板５００表面の平坦性向上や、ベース基板５００表面に残存する研磨粒子の除去などが実現される。
【０２３１】
次に、ベース基板５００の表面に、窒素含有層５０２（例えば、窒化シリコン膜（ＳｉＮｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む層）を形成する（図１５（Ｂ）参照）。窒素含有層５０２は、ＣＶＤ法、スパッタリング法等を用いて形成することができる。
【０２３２】
本実施の形態において形成される窒素含有層５０２は、後に単結晶半導体層を貼り合わせるための層（接合層）となる。また、窒素含有層５０２は、ベース基板に含まれるナトリウム（Ｎａ）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。
【０２３３】
上述のように、本実施の形態では窒素含有層５０２を接合層として用いるため、その表面が所定の平坦性を有するように窒素含有層５０２を形成することが好ましい。具体的には、表面の平均面粗さ（Ｒａ、算術平均粗さともいう）が０．５ｎｍ以下、ＲＭＳ粗さが０．６０ｎｍ以下、より好ましくは、Ｒａが０．３５ｎｍ以下、ＲＭＳが０．４５ｎｍ以下となるように窒素含有層５０２を形成する。なお、上述の平均面粗さや自乗平均粗さには、例えば、１０μｍ×１０μｍの領域において測定した値を用いることができる。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止することができる。
【０２３４】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図１５（Ｃ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
【０２３５】
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【０２３６】
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図１５（Ｄ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【０２３７】
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【０２３８】
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【０２３９】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。また、ベース基板５００と貼り合わせた後に、ベース基板からのＮａ等の不純物を固定して、単結晶半導体基板５１０の汚染を防止できる。
【０２４０】
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０２４１】
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図１５（Ｅ）参照）。
【０２４２】
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０２４３】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０２４４】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０２４５】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れをおさえることが可能である。
【０２４６】
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
【０２４７】
次に、ベース基板５００と、単結晶半導体基板５１０とを対向させ、窒素含有層５０２の表面と酸化膜５１２の表面とを密着させる。これにより、ベース基板５００と、単結晶半導体基板５１０とが貼り合わされる（図１５（Ｆ）参照）。
【０２４８】
貼り合わせの際には、ベース基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において窒素含有層５０２と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
【０２４９】
なお、単結晶半導体基板５１０とベース基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０とベース基板５００との界面での接合強度を向上させることができる。
【０２５０】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０２５１】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、窒素含有層５０２と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【０２５２】
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、ベース基板５００上に、窒素含有層５０２および酸化膜５１２を介して単結晶半導体層５１６を形成する（図１５（Ｇ）参照）。
【０２５３】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
【０２５４】
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
【０２５５】
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図１５（Ｈ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０２５６】
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、開示する発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記、エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
【０２５７】
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図１５（Ｈ）参照）。
【０２５８】
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法、特に、トランジスタ５６０の作製方法について、図１６を参照して説明する。なお、図１６は、図１５に示す方法で作成したＳＯＩ基板の一部であって、図１４（Ａ）に相当する断面図である。
【０２５９】
まず、単結晶半導体層５１８を島状に加工して、半導体層５２０を形成する（図１６（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０２６０】
次に、半導体層５２０を覆うように絶縁層５２２を形成し、絶縁層５２２上の半導体層５２０と重畳する領域に導電層５２４を形成する（図１６（Ｂ）参照）。
【０２６１】
絶縁層５２２は、後にゲート絶縁層となるものである。絶縁層５２２は、例えば、半導体層５２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
【０２６２】
導電層５２４は、後にゲート電極となるものである。導電層５２４は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０２６３】
次に、絶縁層５２２および導電層５２４を選択的にエッチングして、半導体層５２０の上方に、ゲート絶縁層５２２ａおよびゲート電極５２４ａを形成する（図１６（Ｃ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０２６４】
次に、ゲート電極５２４ａをマスクとして、一導電型を付与する不純物元素を半導体層５２０に添加して、チャネル形成領域５２６および不純物領域５２８を形成する（図１６（Ｄ）参照）。なお、ここでは、ｎ型トランジスタを形成するために、リン（Ｐ）やヒ素（Ａｓ）を添加するが、ｐ型トランジスタを形成する場合には、ホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加される不純物の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。
【０２６５】
なお、半導体層５２０がシリコンを含む材料でなる場合には、ソース領域およびドレイン領域をさらに低抵抗化するために、半導体層５２０の一部をシリサイド化したシリサイド領域を形成してもよい。シリサイド領域の形成は、半導体層に金属を接触させ、加熱処理（例えば、ＧＲＴＡ法、ＬＲＴＡ法、レーザー光の照射、等）により、半導体層中のシリコンと金属とを反応させて行う。シリサイドとしては、例えば、コバルトシリサイドやニッケルシリサイドを形成すれば良い。半導体層５２０が薄い場合には、半導体層５２０の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、コバルトやニッケルの他、チタン、タングステン、モリブデン、ジルコニウム、ハフニウム、タンタル、バナジウム、ネオジム、クロム、白金、パラジウム等を挙げることができる。
【０２６６】
次に、上述の工程により形成された各構成を覆うように、絶縁層５３２、絶縁層５３４を形成する（図１６（Ｄ）参照）。絶縁層５３２や絶縁層５３４は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層５３２や絶縁層５３４に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層５３２や絶縁層５３４には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。
【０２６７】
また、絶縁層５３２や絶縁層５３４中に、窒化酸化シリコン、窒化シリコン、等の窒素を多く含む無機絶縁材料からなる層を含んでも良い。これにより、下部のトランジスタ５６０を構成する材料が含む水や水素などの不純物が後に形成する上部のトランジスタ５６２の酸化物半導体層５４４に侵入するのを防ぐことができる。ただし、この場合、後の工程で行うＣＭＰ処理だけでは窒素を多く含む無機絶縁材料からなる層の除去が困難なので、エッチング処理などを併用するのが好ましい。
【０２６８】
例えば、絶縁層５３２として酸化窒化シリコンを、絶縁層５３４として酸化シリコンを形成することができる。このように、絶縁層５３２および絶縁層５３４を酸化窒化シリコンや酸化シリコンのような、酸素を多く含む無機絶縁材料だけを用いて形成することにより、後の工程で絶縁層５３２および絶縁層５３４に容易にＣＭＰ処理を施すことができる。
【０２６９】
なお、ここでは、絶縁層５３２と絶縁層５３４の積層構造としているが、開示する発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。例えば、上記の絶縁層５３２として酸化窒化シリコンを、絶縁層５３４として酸化シリコン膜を形成する構成において、さらに絶縁層５３２と絶縁層５３４の間に窒化酸化シリコンを形成するような構成としても良い。
【０２７０】
以上により、ＳＯＩ基板を用いたトランジスタ５６０が形成される（図１６（Ｄ）参照）。酸化物半導体以外の材料を用いたトランジスタ５６０は、高速動作が可能であるから、当該トランジスタを読み出しトランジスタとして用いることにより、読み出し動作を高速化することができる。また、トランジスタ５６０を用いて、他の論理回路（演算回路ともいう）などを構成することもできる。
【０２７１】
その後、絶縁層５３２や絶縁層５３４にＣＭＰ処理を施して、ゲート電極５２４ａの上面を露出させる（図１６（Ｅ）参照）。ゲート電極５２４ａの上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、後に形成されるトランジスタ５６２の特性を向上させるために、絶縁層５３２や絶縁層５３４の表面は可能な限り平坦にしておくことが望ましい。
【０２７２】
その後、トランジスタ５６２の形成前の処理として、絶縁層５３２や絶縁層５３４にＣＭＰ処理を施して、絶縁層５３２および絶縁層５３４の表面を平坦化すると同時にゲート電極５２４ａの上面を露出させる（図１６（Ｅ）参照）。
【０２７３】
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層５３２および絶縁層５３４の表面の平坦性をさらに向上させることができる。
【０２７４】
絶縁層５３２および絶縁層５３４を平坦化させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、酸化物半導体層５４４の平坦性および均一性を向上させ、トランジスタ５６２の特性を向上させるために、絶縁層５３２や絶縁層５３４の表面はＲＭＳ粗さが１ｎｍ以下、好ましくは０．５ｎｍ以下となるように平坦化しておくことが望ましい。
【０２７５】
また、絶縁層５３２および絶縁層５３４の積層構造に、窒化シリコンや窒化酸化シリコンのような、窒素を多く含む無機絶縁材料が含まれる場合、ＣＭＰ処理だけでは窒素を多く含む無機絶縁材料の除去が困難なので、エッチング処理などを併用するのが好ましい。窒素を多く含む無機絶縁材料のエッチング処理には、ドライエッチング、ウェットエッチングのいずれを用いても良いが、素子の微細化という観点からはドライエッチングを用いるのが好適である。また、各絶縁層のエッチングレートが均一になり、且つゲート電極５２４ａとはエッチングの選択比が取れるように、エッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定するのが好ましい。また、ドライエッチングに用いるエッチングガスには、例えば、フッ素を含むガス（トリフルオロメタン（ＣＨＦ３）など）や、さらにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０２７６】
また、ゲート電極５２４ａの上面を絶縁層５３４から露出させたとき、ゲート電極５２４ａと絶縁層５３４は同一面を形成することが好ましい。
【０２７７】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、不純物領域５２８の一部と接続される、トランジスタ５６０のソース電極またはドレイン電極として機能する電極を形成しても良い。また、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０２７８】
その後、トランジスタ５６０と電気的に接続するトランジスタ５６２および容量素子５６４を形成する（図１４（Ａ）参照）。トランジスタ５６２および容量素子５６４の作製方法は、トランジスタ２６２および容量素子２６４の場合と同様であるから、ここでは省略する。作製方法の詳細については、先の実施の形態を参酌できる。
【０２７９】
以上により、下部に酸化物半導体以外の半導体材料を用いたトランジスタを有し、上部に酸化物半導体を用いたトランジスタを有する、記憶装置として用いることができる半導体装置を提供することができる。
【０２８０】
このように、酸化物半導体以外の半導体材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備える構成とすることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行うことが可能な、記憶装置として用いることができる半導体装置を実現することができる。
【０２８１】
また、平坦性の良好な表面上に酸化物半導体層を形成することにより、トランジスタ特性を向上させたトランジスタを、酸化物半導体以外の半導体材料を用いたトランジスタに積層した半導体装置を提供することができる。
【０２８２】
また、ゲート電極５２４ａと、ソース電極またはドレイン電極５４２ａとを直接接続することで、コンタクト面積を縮小することができるので、半導体装置の高集積化を図ることができる。よって、記憶装置として用いることができる半導体装置の単位面積あたりの記憶容量を増加させることができる。
【０２８３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２８４】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１７を参照して説明する。ここでは、記憶装置の一例について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０２８５】
図１７（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ７００のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ７００のドレイン電極とは、電気的に接続されている。そして、トランジスタ７００のゲート電極と、トランジスタ７１０のソース電極またはドレイン電極の一方は、容量素子７２０の電極の一方と電気的に接続される。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ７１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ７１０のゲート電極とは、電気的に接続されている。また、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子７２０の電極の他方は電気的に接続されている。
【０２８６】
ここで、トランジスタ７１０には、酸化物半導体を用いたトランジスタが適用される。ここで、酸化物半導体を用いたトランジスタとしては、例えば、先の実施の形態で示した、トランジスタ２６２、トランジスタ２７２、トランジスタ２８２、トランジスタ２９２、トランジスタ５６２を用いることができる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ７１０をオフ状態とすることで、トランジスタ７００のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子７２０を有することにより、トランジスタ７００のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。ここで、容量素子７２０としては、例えば、先の実施の形態で示した、容量素子２６４、容量素子２７４、容量素子２８４、容量素子２９４、容量素子５６４を用いることができる。
【０２８７】
また、トランジスタ７００には、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。ここで、酸化物半導体以外の半導体材料を用いたトランジスタとしては、例えば、先の実施の形態で示した、トランジスタ２６０またはトランジスタ５６０を用いることができる。
【０２８８】
また、図１７（Ｂ）に示すように、容量素子７２０を設けない構成とすることも可能である。
【０２８９】
図１７（Ａ−１）に示す半導体装置では、トランジスタ７００のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２９０】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ７１０がオン状態となる電位にして、トランジスタ７１０をオン状態とする。これにより、第３の配線の電位が、トランジスタ７００のゲート電極、および容量素子７２０に与えられる。すなわち、トランジスタ７００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ７１０がオフ状態となる電位にして、トランジスタ７１０をオフ状態とすることにより、トランジスタ７００のゲート電極に与えられた電荷が保持される（保持）。
【０２９１】
トランジスタ７１０のオフ電流は極めて小さいから、トランジスタ７００のゲート電極の電荷は長時間にわたって保持される。
【０２９２】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ７００のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ７００をｎチャネル型とすると、トランジスタ７００のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ７００のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ７００をオン状態とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ７００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ７００はオン状態となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ７００はオフ状態のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２９３】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ７００がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ７００がオフ状態となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ７００がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ７００がオン状態となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２９４】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ７１０がオン状態となる電位にして、トランジスタ７１０をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ７００のゲート電極および容量素子７２０に与えられる。その後、第４の配線の電位を、トランジスタ７１０がオフ状態となる電位にして、トランジスタ７１０をオフ状態とすることにより、トランジスタ７００のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０２９５】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０２９６】
なお、トランジスタ７１０のソース電極またはドレイン電極は、トランジスタ７００のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ７１０のソース電極またはドレイン電極とトランジスタ７００のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ７１０がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ７１０のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ７１０のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ７１０により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０２９７】
例えば、トランジスタ７１０の室温でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子７２０の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０２９８】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【０２９９】
図１７（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１７（Ａ−２）のように考えることが可能である。つまり、図１７（Ａ−２）では、トランジスタ７００および容量素子７２０が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子７２０の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子７２０を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ７００の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ７００がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【０３００】
トランジスタ７１０がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ７１０のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ７１０のオフ電流によって決定されることになる。
【０３０１】
逆に、当該条件を満たさない場合には、トランジスタ７１０のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ７１０のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【０３０２】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【０３０３】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ７００のゲート絶縁層や容量素子７２０の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０３０４】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【０３０５】
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限界（１０４〜１０５回程度）という別の問題も生じる。
【０３０６】
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【０３０７】
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在しない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる。
【０３０８】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。
【０３０９】
なお、容量素子７２０を構成する絶縁層の比誘電率εｒ１と、トランジスタ７００を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子７２０を構成する絶縁層の面積Ｓ１と、トランジスタ７００においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子７２０を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子７２０を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【０３１０】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【０３１１】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０３１２】
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイン間のリーク電流（オフ電流）が少ない書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有している。
【０３１３】
書き込み用トランジスタのオフ電流は、使用時の温度（例えば、２５℃）で１００ｚＡ（１×１０−１９Ａ）以下、好ましくは１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくは、１ｚＡ（１×１０−２１Ａ）以下である。通常のシリコン半導体では、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジスタとして、酸化物半導体を含むトランジスタを用いることが好ましい。
【０３１４】
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値（Ｓ値）が小さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティングゲート部ＦＧに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができる。また、オフ電流が小さいため、フローティングゲート部ＦＧに保持させる電荷量を少なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用いることで、情報の書き換えを高速に行うことができる。
【０３１５】
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ましい。
【０３１６】
このように、酸化物半導体を用いたトランジスタを書き込み用トランジスタとして用い、酸化物半導体以外の半導体材料を用いたトランジスタを読み出し用トランジスタとして用いることにより、長時間に渡っての情報の保持が可能で、且つ情報の読み出しを高速で行うことが可能な、記憶装置として用いることができる半導体装置を実現することができる。
【０３１７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３１８】
（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１８および図１９を用いて説明する。
【０３１９】
図１８（Ａ）および図１８（Ｂ）は、図１７（Ａ−１）に示す半導体装置（以下、メモリセル７５０とも記載する。）を複数用いて形成される半導体装置の回路図である。図１８（Ａ）は、メモリセル７５０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１８（Ｂ）は、メモリセル７５０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０３２０】
図１８（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル７５０を有する。図１８（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
【０３２１】
各メモリセル７５０において、トランジスタ７００のゲート電極と、トランジスタ７１０のソース電極またはドレイン電極の一方と、容量素子７２０の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ７１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２とトランジスタ７１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと容量素子７２０の電極の他方は電気的に接続されている。
【０３２２】
また、メモリセル７５０が有するトランジスタ７００のソース電極は、隣接するメモリセル７５０のトランジスタ７００のドレイン電極と電気的に接続され、メモリセル７５０が有するトランジスタ７００のドレイン電極は、隣接するメモリセル７５０のトランジスタ７００のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル７５０が有するトランジスタ７００のドレイン電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル７５０が有するトランジスタ７００のソース電極は、ソース線と電気的に接続される。
【０３２３】
図１８（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ７１０がオン状態となる電位を与え、書き込みを行う行のトランジスタ７１０をオン状態にする。これにより、指定した行のトランジスタ７００のゲート電極に第１の信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０３２４】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ７００のゲート電極に与えられた電荷によらず、トランジスタ７００がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ７００をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ７００のゲート電極が有する電荷によって、トランジスタ７００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ７００は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ７００の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ７００のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０３２５】
図１８（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、第２信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル７５０を有する。各トランジスタ７００のゲート電極と、トランジスタ７１０のソース電極またはドレイン電極の一方と、容量素子７２０の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ７００のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ７００のドレイン電極とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ７１０のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２とトランジスタ７１０のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと容量素子７２０の電極の他方は電気的に接続されている。
【０３２６】
図１８（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１８（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ７００のゲート電極に与えられた電荷によらず、トランジスタ７００がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ７００をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ７００のゲート電極が有する電荷によって、トランジスタ７００のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ７００の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ７００のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０３２７】
なお、上記においては、各メモリセル７５０に保持させる情報量を１ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ７００のゲート電極に与える電位を３種類以上用意して、各メモリセル７５０が保持する情報量を増加させても良い。例えば、トランジスタ７００のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０３２８】
次に、図１８に示す半導体装置などに用いることができる読み出し回路の一例について図１９を用いて説明する。
【０３２９】
図１９（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。
【０３３０】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
【０３３１】
メモリセル７５０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選択したメモリセル７５０のトランジスタ７００がオン状態の場合には低抵抗状態となり、選択したメモリセル７５０のトランジスタ７００がオフ状態の場合には高抵抗状態となる。
【０３３２】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプは端子Ａの電位に対応する電位を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位を出力する。
【０３３３】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態の読み出し回路は一例である。他の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用のビット線が接続される構成としても良い。
【０３３４】
図１９（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。当該差動型センスアンプを読み出し回路に用いる場合、Ｖｉｎ（＋）とＶｉｎ（−）の一方は入力端子Ａと接続し、Ｖｉｎ（＋）とＶｉｎ（−）の他方には参照電位Ｖｒｅｆを与える。
【０３３５】
図１９（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。当該ラッチ型センスアンプを読み出し回路に用いる場合、Ｖ１とＶ２の一方は、スイッチを介して端子Ａおよび出力端子と接続し、Ｖ１とＶ２の他方には参照電位Ｖｒｅｆを与える。
【０３３６】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３３７】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図２０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０３３８】
図２０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体６０１、筐体６０２、表示部６０３、キーボード６０４などによって構成されている。筐体６０１と筐体６０２内には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えたノート型のパーソナルコンピュータが実現される。
【０３３９】
図２０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体６１１には、表示部６１３と、外部インターフェイス６１５と、操作ボタン６１４等が設けられている。また、携帯情報端末を操作するスタイラス６１２などを備えている。本体６１１内には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えた携帯情報端末が実現される。
【０３４０】
図２０（Ｃ）は、電子ペーパーを実装した電子書籍６２０であり、筐体６２１と筐体６２３の２つの筐体で構成されている。筐体６２１及び筐体６２３には、それぞれ表示部６２５及び表示部６２７が設けられている。筐体６２１と筐体６２３は、軸部６３７により接続されており、該軸部６３７を軸として開閉動作を行うことができる。また、筐体６２１は、電源６３１、操作キー６３３、スピーカー６３５などを備えている。筐体６２１、筐体６２３の少なくとも一には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えた電子書籍が実現される。
【０３４１】
図２０（Ｄ）は、携帯電話機であり、筐体６４０と筐体６４１の２つの筐体で構成されている。さらに、筐体６４０と筐体６４１は、スライドし、図２０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体６４１は、表示パネル６４２、スピーカー６４３、マイクロフォン６４４、ポインティングデバイス６４６、カメラ用レンズ６４７、外部接続端子６４８などを備えている。また、筐体６４０は、携帯電話機の充電を行う太陽電池セル６４９、外部メモリスロット６５０などを備えている。また、表示パネル６４２はタッチパネル機能を備えており、図２０（Ｄ）には映像表示されている複数の操作キー６４５を点線で示している。また、アンテナは、筐体６４１に内蔵されている。筐体６４０と筐体６４１の少なくとも一には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えた携帯電話機が実現される。
【０３４２】
図２０（Ｅ）は、デジタルカメラであり、本体６６１、表示部６６７、接眼部６６３、操作スイッチ６６４、表示部６６５、バッテリー６６６などによって構成されている。本体６６１内には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えたデジタルカメラが実現される。
【０３４３】
図２０（Ｆ）は、テレビジョン装置６７０であり、筐体６７１、表示部６７３、スタンド６７５などで構成されている。テレビジョン装置６７０の操作は、筐体６７１が備えるスイッチや、リモコン操作機６８０により行うことができる。筐体６７１及びリモコン操作機６８０には、先の実施の形態に示す酸化物半導体を用いたトランジスタと、酸化物半導体以外の半導体材料を用いたトランジスタと、を一体に備えた半導体装置が設けられている。そのため、長時間に渡っての情報の保持および情報の高速読み出しが可能、といった特徴を備えたテレビジョン装置が実現される。
【０３４４】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、小型、高速動作、低消費電力、といった特徴を備えた電子機器が実現される。
【実施例１】
【０３４５】
本実施例では、ＳＯＩ基板を用いてトランジスタを作製し、該トランジスタ上に層間絶縁層を形成した後、該層間絶縁層にＣＭＰ処理を行い、ＣＭＰ処理の前後における層間絶縁層の平坦性について評価した。
【０３４６】
まず、本実施例で用いたトランジスタおよび、該トランジスタ上に形成した層間絶縁層の作製工程について説明する。
【０３４７】
まず、ガラス基板と、該ガラス基板上に設けられた熱酸化膜（膜厚１００ｎｍ）と、該熱酸化膜上に設けられた単結晶シリコン層（膜厚６０ｎｍ）と、からなるＳＯＩ基板を用意した。それから、ガラス基板上に、熱酸化膜を介して形成された単結晶シリコン層を、ドライエッチングを用いてパターニングした。
【０３４８】
次に、単結晶シリコン層およびガラス基板を覆うように、ＣＶＤ法を用いて酸化窒化シリコン膜（膜厚２０ｎｍ）を成膜し、ゲート絶縁層を形成した。
【０３４９】
次に、ゲート絶縁層上に、窒化タンタル膜（膜厚３０ｎｍ）を、スパッタ法を用いて成膜し、続いてタングステン膜（膜厚３７０ｎｍ）を、スパッタ法を用いて成膜した。それから、窒化タンタル膜とタングステン膜の積層膜を、ドライエッチングを用いてパターニングし、ゲート電極を形成した。
【０３５０】
以上により、ガラス基板上に熱酸化膜を介して単結晶シリコン層が設けられ、該単結晶シリコン層上にゲート絶縁層が設けられ、該ゲート絶縁層上にゲート電極が設けられた、トップゲート型のトランジスタを作製することができる。
【０３５１】
次に、該トランジスタを覆うように、プラズマＣＶＤ法を用いて、酸化窒化シリコン膜（膜厚５０ｎｍ）を成膜した。該酸化窒化シリコン膜は、トランジスタの保護絶縁層として機能するものである。それから、５５０℃で１時間の熱処理を行い、さらに水素雰囲気下において４５０℃で１時間の熱処理を行った。
【０３５２】
さらに、該保護絶縁層を覆うように、スパッタ法を用いて、酸化シリコン膜（膜厚５００ｎｍ）を成膜した。該酸化シリコン膜は、層間絶縁層として機能するものである。
【０３５３】
最後に、酸化シリコン膜からなる層間絶縁層にＣＭＰ処理を施し、ゲート電極上の層間絶縁層の膜厚が３４０ｎｍになるように研磨を行った。このとき、研磨布はポリウレタン地の研磨布を用い、スラリー供給用の薬液としては、シリカ系スラリー液（粒径１５０ｎｍ）を用いた。他のＣＭＰ条件については、スラリー流量１５０ｍｌ／ｍｉｎ、研磨圧０．０３ＭＰａ、スピンドル回転数２０ｒｐｍ、テーブル回転数２０ｒｐｍ、処理時間３分とした。
【０３５４】
次に、ＣＭＰ処理の前後における層間絶縁層の平坦性の評価方法について説明する。
【０３５５】
本実施例においては、原子間力顕微鏡（ＡＦＭ；Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）を用いて、層間絶縁層表面のＲＭＳ粗さを測定することにより、層間絶縁層の平坦性を評価した。ＡＦＭとしては、エスアイアイ・ナノテクノロジー株式会社製ＳＰＡ−５００を用い、測定条件は、走査速度１．０Ｈｚ、測定面積１μｍ×１μｍ、測定点数４点とした。
【０３５６】
図２１にＣＭＰ処理を行う前の層間絶縁層のＡＦＭ像を、図２２にＣＭＰ処理を行った後の層間絶縁層のＡＦＭ像を示す。図２１と図２２を比較して分かるように、ＣＭＰ処理を施すことにより、層間絶縁層表面の平坦性は大幅に改善されており、ＲＭＳ粗さも２．３３ｎｍから０．３７ｎｍまで低下していた。
【０３５７】
このような良好な平坦性を有する層間絶縁層上に酸化物半導体層を形成することにより、酸化物半導体層の平坦性および均一性を良好なものとすることができる。ここで、酸化物半導体層の平坦性および均一性は、少なくとも酸化物半導体層のチャネル形成領域が含まれる部分について良好なものとできればよい。さらに、平坦性および均一性が良好な酸化物半導体層を用いることにより、トランジスタの特性を向上させることができる。
【符号の説明】
【０３５８】
１００    基板
１０２    保護層
１０４    半導体領域
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極
１１６    チャネル形成領域
１２０    不純物領域
１２２    金属層
１２４    金属化合物領域
１２８    絶縁層
１３０    絶縁層
１４２ａ    ソース電極またはドレイン電極
１４２ｂ    ソース電極またはドレイン電極
１４４    酸化物半導体層
１４３ａ    絶縁層
１４３ｂ    絶縁層
１４６    ゲート絶縁層
１４８ａ    ゲート電極
１５０    絶縁層
１５２    絶縁層
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
２００    基板
２０２    保護層
２０４    半導体領域
２０６    素子分離絶縁層
２０８    ゲート絶縁層
２１０    ゲート電極
２１６    チャネル形成領域
２２０    不純物領域
２２２    金属層
２２４    金属化合物領域
２２８    絶縁層
２３０    絶縁層
２４２ａ    ソース電極またはドレイン電極
２４２ｂ    ソース電極またはドレイン電極
２４４    酸化物半導体層
２４３ａ    絶縁層
２４３ｂ    絶縁層
２４６    ゲート絶縁層
２４８ａ    ゲート電極
２４８ｂ    電極
２５０    絶縁層
２５２    絶縁層
２５４    電極
２５６    配線
２６０    トランジスタ
２６２    トランジスタ
２６４    容量素子
２７２    トランジスタ
２７４    容量素子
２８２    トランジスタ
２８４    容量素子
２９２    トランジスタ
２９４    容量素子
５００    ベース基板
５０２    窒素含有層
５１０    単結晶半導体基板
５１２    酸化膜
５１４    脆化領域
５１６    単結晶半導体層
５１８    単結晶半導体層
５２０    半導体層
５２２    絶縁層
５２２ａ    ゲート絶縁層
５２４    導電層
５２４ａ    ゲート電極
５２６    チャネル形成領域
５２８    不純物領域
５３２    絶縁層
５３４    絶縁層
５４２ａ    ソース電極またはドレイン電極
５４２ｂ    ソース電極またはドレイン電極
５４３ａ    絶縁層
５４３ｂ    絶縁層
５４４    酸化物半導体層
５４６    ゲート絶縁層
５４８ａ    ゲート電極
５４８ｂ    電極
５５０    絶縁層
５５２    絶縁層
５５４    電極
５５６    配線
５６０    トランジスタ
５６２    トランジスタ
５６４    容量素子
６０１    筐体
６０２    筐体
６０３    表示部
６０４    キーボード
６１１    本体
６１２    スタイラス
６１３    表示部
６１４    操作ボタン
６１５    外部インターフェイス
６２０    電子書籍
６２１    筐体
６２３    筐体
６２５    表示部
６２７    表示部
６３１    電源
６３３    操作キー
６３５    スピーカー
６３７    軸部
６４０    筐体
６４１    筐体
６４２    表示パネル
６４３    スピーカー
６４４    マイクロフォン
６４５    操作キー
６４６    ポインティングデバイス
６４７    カメラ用レンズ
６４８    外部接続端子
６４９    太陽電池セル
６５０    外部メモリスロット
６６１    本体
６６３    接眼部
６６４    操作スイッチ
６６５    表示部
６６６    バッテリー
６６７    表示部
６７０    テレビジョン装置
６７１    筐体
６７３    表示部
６７５    スタンド
６８０    リモコン操作機
７００    トランジスタ
７１０    トランジスタ
７２０    容量素子
７５０    メモリセル
【図１】
2011187945.tif 000007
【図２】
2011187945.tif 000008
【図３】
2011187945.tif 000009
【図４】
2011187945.tif 000010
【図５】
2011187945.tif 000011
【図６】
2011187945.tif 000012
【図７】
2011187945.tif 000013
【図８】
2011187945.tif 000014
【図９】
2011187945.tif 000015
【図１０】
2011187945.tif 000016
【図１１】
2011187945.tif 000017
【図１２】
2011187945.tif 000018
【図１３】
2011187945.tif 000019
【図１４】
2011187945.tif 000020
【図１５】
2011187945.tif 000021
【図１６】
2011187945.tif 000022
【図１７】
2011187945.tif 000023
【図１８】
2011187945.tif 000024
【図１９】
2011187945.tif 000025
【図２０】
2011187945.tif 000026
【図２１】
2011187945.tif 000027
【図２２】
2011187945.tif 000028