(57)【要約】【課題】複数の電圧生成回路からモニタ回路までの配線のレイアウトを効率化し、内部電源電圧の種類が増大してもチップサイズの増大化を抑制することができる半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、電源電圧を複数の内部電圧にそれぞれ変換する複数の電圧生成部と、複数の内部電圧のいずれかを出力する電圧モニタ部と、複数の電圧生成部と前記電圧モニタ部との間を接続する共通配線と、複数の電圧生成部のそれぞれの内部に設けられた複数のスイッチとを備え、共通配線は前記複数の電圧生成部に対して共通に設けられており、各スイッチは、該スイッチに対応する前記電圧生成部が選択されたときに該電圧生成部の前記内部電圧を前記共通配線に伝達する。【選択図】図４
2011054735.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を複数の内部電圧にそれぞれ変換する複数の電圧生成部と、
前記複数の内部電圧のいずれかを出力する電圧モニタ部と、
前記複数の電圧生成部と前記電圧モニタ部との間を接続する共通配線と、
前記複数の電圧生成部のそれぞれの内部に設けられた複数のスイッチとを備え、
前記共通配線は前記複数の電圧生成部に対して共通に設けられており、
各前記スイッチは、該スイッチに対応する前記電圧生成部が選択されたときに該電圧生成部の前記内部電圧を前記共通配線に伝達することを特徴とする半導体集積回路装置。
【請求項２】
電源電圧を複数の内部電圧にそれぞれ変換する複数の電圧生成部と、
前記複数の内部電圧のいずれかを出力する電圧モニタ部と、
前記複数の電圧生成部と前記電圧モニタ部との間を接続する共通配線と、
前記複数の電圧生成部のそれぞれの内部に設けられた複数のスイッチとを備え、
前記複数のスイッチは、第１の閾値電圧を有する複数の第１のスイッチと、前記第１の閾値電圧よりも低い第２の閾値電圧を有する複数の第２のスイッチとを含み、
前記内部電圧が前記第２のスイッチのゲート電圧から前記第２の閾値電圧を減算した境界電圧以上の場合、該内部電圧を生成する前記電圧生成部は前記第１のスイッチを含み、
前記内部電圧が前記第２のスイッチのゲート電圧から前記第２の閾値電圧を減算した境界電圧よりも低い場合、該内部電圧を生成する前記電圧生成部は前記第２のスイッチを含み、
前記共通配線は、前記第１のスイッチを含む前記複数の電圧生成部に対して共通に設けられた第１の共通配線と、前記第２のスイッチを含む前記複数の電圧生成部に対して共通に設けられた第２の共通配線とを含むことを特徴とする半導体集積回路装置。
【請求項３】
前記第１のスイッチのゲートに接続された昇圧回路と、
前記第２のスイッチのゲートに接続された降圧回路とをさらに備えたことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１の共通配線と前記電圧モニタ部との間に接続され前記第１の閾値電圧を有する第１の共通スイッチと、
前記第２の共通配線と前記電圧モニタ部との間に接続され前記第１の閾値電圧を有する第２の共通スイッチとをさらに備えたことを特徴とする請求項２または請求項３に記載の半導体集積回路装置。
【請求項５】
複数の内部電圧を受けて動作する複数の内部構成と、
電源電圧を前記複数の内部電圧にそれぞれ変換する複数の電圧生成部と、
前記複数の内部電圧のいずれかを出力する電圧モニタ部と、
前記電圧生成部と前記電圧モニタ部との間を接続する共通配線と、
前記複数の電圧生成部のそれぞれの内部に設けられた複数のスイッチとを備え、
前記共通配線は、各前記内部構成ごとに共通化されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの半導体集積回路装置は、微細化および高集積化に伴い制御の複雑化が進んでいる。また、書込み動作および読出し動作等で用いられる内部電源電圧の種類も世代を追う毎に増加している。これに伴い、多数の配線を周辺回路に設ける必要がある。その結果、これらの配線は、回路設計上の制約を生じさせ、チップの微細化の妨げとなっていた。
【０００３】
さらに、半導体集積回路装置は、内部電源電圧をモニタしトリミングするために、内部電源電圧を外部へ出力するモニタ回路を備えている。このような装置では、内部電源電圧の種類が増加すると、多数の内部電源電圧を生成するために電圧生成回路の数も増加する。従って、電圧生成回路からモニタ回路までに多数の配線が必要となる。これは、配線レイアウトの効率を悪化させ、周辺回路のレイアウト面積を増大させる原因となっていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８７８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数の電圧生成回路からモニタ回路までの配線のレイアウトを効率化し、内部電源電圧の種類が増大してもチップサイズの増大化を抑制することができる半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体集積回路装置は、電源電圧を複数の内部電圧にそれぞれ変換する複数の電圧生成部と、前記複数の内部電圧のいずれかを出力する電圧モニタ部と、前記複数の電圧生成部と前記電圧モニタ部との間を接続する共通配線と、前記複数の電圧生成部のそれぞれの内部に設けられた複数のスイッチとを備え、前記共通配線は前記複数の電圧生成部に対して共通に設けられており、各前記スイッチは、該スイッチに対応する前記電圧生成部が選択されたときに該電圧生成部の前記内部電圧を前記共通配線に伝達することを特徴とする。
【０００７】
本発明に係る実施形態に従った半導体集積回路装置は、電源電圧を複数の内部電圧にそれぞれ変換する複数の電圧生成部と、前記複数の内部電圧のいずれかを出力する電圧モニタ部と、前記複数の電圧生成部と前記電圧モニタ部との間を接続する共通配線と、前記複数の電圧生成部のそれぞれの内部に設けられた複数のスイッチとを備え、前記複数のスイッチは、第１の閾値電圧を有する複数の第１のスイッチと、前記第１の閾値電圧よりも低い第２の閾値電圧を有する複数の第２のスイッチとを含み、前記内部電圧が前記第２のスイッチのゲート電圧から前記第２の閾値電圧を減算した境界電圧以上の場合、該内部電圧を生成する前記電圧生成部は前記第１のスイッチを含み、前記内部電圧が前記第２のスイッチのゲート電圧から前記第２の閾値電圧を減算した境界電圧よりも低い場合、該内部電圧を生成する前記電圧生成部は前記第２のスイッチを含み、前記共通配線は、前記第１のスイッチを含む前記複数の電圧生成部に対して共通に設けられた第１の共通配線と、前記第２のスイッチを含む前記複数の電圧生成部に対して共通に設けられた第２の共通配線とを含むことを特徴とする。
【０００８】
本発明に係る実施形態に従った半導体集積回路装置は、複数の内部電圧を受けて動作する複数の内部構成と、電源電圧を前記複数の内部電圧にそれぞれ変換する複数の電圧生成部と、前記複数の内部電圧のいずれかを出力する電圧モニタ部と、前記電圧生成部と前記電圧モニタ部との間を接続する共通配線と、前記複数の電圧生成部のそれぞれの内部に設けられた複数のスイッチとを備え、前記共通配線は、各前記内部構成ごとに共通化されていることを特徴とする。
【発明の効果】
【０００９】
本発明による半導体集積回路装置は、複数の電圧生成回路からモニタ回路までの配線のレイアウトを効率化し、内部電源電圧の種類が増大してもチップサイズの増大化を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図。
【図２】メモリセルアレイ１０１およびその周辺の構成を示す図。
【図３】本実施形態による電圧生成回路ＧＥＮの構成の一例を示す図。
【図４】各電圧生成回路とモニタ回路ＶＭＣとの接続構成を示す図。
【図５】比較例に従った各電圧生成回路ＧＥＮとモニタ回路ＶＭＣとの接続構成を示す図。
【図６】本発明に係る第２の実施形態に従った各電圧生成回路とモニタ回路ＶＭＣとの接続構成を示す図。
【図７】ゲートＨＶＧｉおよびＨＶＧＨに接続される昇圧回路の構成の一例を示す回路図。
【図８】ゲートＬＶＧｉに接続されるレベルシフタの構成の一例を示す回路図。
【図９】本発明に係る第３の実施形態に従った各電圧生成回路とモニタ回路ＶＭＣとの接続構成を示す図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。図２は、メモリセルアレイ１０１およびその周辺の構成を示す図である。
【００１３】
メモリセルアレイ１０１は、図２に示すように、複数のＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成されている。各ＮＡＮＤセルユニットＮＵは、直列接続された複数（図２では３２個）のメモリセルＭ０〜Ｍ３１を含む。ＮＡＮＤセルユニットの一端は選択ゲートトランジスタＳ１を介してビット線ＢＬｅ（又はＢＬｏ）に接続され、他端は選択ゲートトランジスタＳ２を介してセルソース線ＣＥＬＳＲＣに接続されている。尚、ＢＬｅは、偶数番のビット線を示し、ＢＬｏは、奇数番のビット線を示す。
【００１４】
メモリセルＭ０〜Ｍ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０〜ＷＬ３１に接続され、選択ゲートトランジスタＳ１、Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続されている。ワード線ＷＬ０〜ＷＬ３１とビット線ＢＬｅおよびＢＬｏとは、ほぼ直交している。メモリセルＭ０〜Ｍ３１は、それぞれワード線ＷＬ０〜ＷＬ３１とビット線ＢＬｅおよびＢＬｏとの交点に対応して設けられている。
【００１５】
ビット線ＢＬｅまたはＢＬｏの一端にはセンスアンプ兼データラッチ回路１０３が配置される。図２では、互いに隣接するビット線ＢＬｅおよびＢＬｏが一つのセンスアンプＳＡを共有しており、選択回路１０４ａにより選択的にセンスアンプＳＡに接続される。この場合、１本のワード線および全偶数番ビット線ＢＬｅ（或いは全奇数番ビット線ＢＬｏ）により選択されるメモリセルのデータの集合が、同時に書き込み／読み出しを行う１ページを構成する。
【００１６】
ワード線方向に配列される複数のＮＡＮＤセルユニットＮＵの集合は、データ消去の基本単位となるブロックＢＬＫを構成している。そして、ビット線ＢＬｅ、ＢＬｏの方向に複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，…，ＢＬＫｎ−１）が配列されている。ロウデコーダ１０２は、ワード線および選択ゲート線を選択駆動するために配置されている。
【００１７】
読み出し時には、センスアンプ回路１０３が１ページ分のデータを検出しこれをラッチする。カラムデコーダ１０４がカラム単位で選択して、図１に示すデータ線１０６およびＩ／Ｏバッファ１０５を介してセンスアンプ回路１０３内のデータを外部に出力する。
【００１８】
書き込み時には、Ｉ／Ｏポートから供給される書込みデータが、Ｉ／Ｏバッファ１０５およびデータ線１０６を介してセンスアンプ回路１０３にロードされる。１ページ分の書込みデータがロードされた状態で、センスアンプ回路１０３は、メモリセルへデータを書き込む。
【００１９】
外部からＩ／Ｏポートへ供給されるアドレスＡｄｄは、図１に示すアドレスレジスタ１０９を介して、ロウデコーダ１０２およびカラムデコーダ１０４に供給される。外部からＩ／Ｏポートへ供給されるコマンドＣＭＤは、コマンドデコーダ１０７でデコードされて制御回路１０８に供給される。制御回路１０８ではコマンドにより指示された制御が行われる。即ち、制御回路１０８は、コマンドＣＭＤ及び外部タイミング制御信号（チップイネーブル信号ＣＥｎ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等）に従って、書き込み制御、消去制御、または、読み出し制御を行う。
【００２０】
動作モードに応じて必要な内部電圧を発生するために、内部電圧生成回路１１０が設けられている。内部電圧生成回路１１０は、電圧生成回路ＶｐｇｍＧＥＮ、ＶｐａｓｓＧＥＮ、ＶｒｅａｄＧＥＮ、ＶｅｒａＧＥＮ（以下、単にＧＥＮともいう）を有する。電圧生成回路ＶｐｇｍＧＥＮ、ＶｐａｓｓＧＥＮ、ＶｒｅａｄＧＥＮ、ＶｅｒａＧＥＮは、制御回路１０８の制御に基づいて動作モードに応じた各種電圧（例えば、書込み電圧Ｖｐｇｍ、書込みパス電圧Ｖｐａｓｓ、読出しパス電圧Ｖｒｅａｄ、消去電圧Ｖｅｒａ等）を生成する。
【００２１】
図３は、本実施形態による電圧生成回路ＧＥＮの構成の一例を示す図である。電圧生成回路ＧＥＮは、分圧抵抗回路２１と、分圧抵抗回路２１に電流を供給する電流源回路２２と、分圧抵抗回路２１のモニタ出力Ｖｍｏｎを帰還して電流源回路２２を制御する演算増幅器２３とを備えている。
【００２２】
電圧生成回路ＧＥＮは、電源電圧Ｖｃｃを或る内部電圧に変換する。内部電圧は、ノード２８において出力電圧Ｖｇｅｎとして生成される電圧である。電圧生成回路ＧＥＮは、可変抵抗Ｒｓと抵抗Ｒ０との比率を変更することによって様々な内部電圧を生成することができる。従って、図３に示す構成は、ＶｐｇｍＧＥＮ、ＶｐａｓｓＧＥＮ、ＶｒｅａｄＧＥＮ、ＶｅｒａＧＥＮ等のいずれにも適用することができる。
【００２３】
電流源回路２２の電流源ＰＭＯＳトランジスタＭＰ１は、ＰＭＯＳトランジスタＭＰ２を介して、電圧出力ノード２８に接続されている。ＰＭＯＳトランジスタＭＰ２は、演算増幅器２３により選択的にオン／オフ制御される。
【００２４】
分圧抵抗回路２１は、テスト時に制御回路２５により切り換えられ設定される可変抵抗Ｒｓと、固定抵抗Ｒ０とを直列に接続した回路である。接続ノード２９は、出力ノード２８の出力電圧Ｖｇｅｎを分圧したモニタ電圧Ｖｍｏｎ０を出力する。モニタ電圧Ｖｍｏｎ０が演算増幅器２３の非反転入力ノードに入力される。演算増幅器２３の反転入力ノードには参照電圧Ｖｒｅｆが入力される。
【００２５】
この電圧生成回路の基本動作を説明する。
【００２６】
出力電圧Ｖｇｅｎが低レベルの場合、演算増幅器２３の出力は低レベルとなり、ＰＭＯＳトランジスタＭＰ２がオンとなる。これにより、出力ノード２８がＰＭＯＳトランジスタＭＰ１およびＭＰ２を介して充電される。抵抗回路２１により得られるモニタ電圧Ｖｍｏｎ０は、Ｖｍｏｎ０＝Ｖｇｅｎ×Ｒ０／（Ｒｓ＋Ｒ０）である。
【００２７】
モニタ電圧Ｖｍｏｎ０が参照電圧Ｖｒｅｆに達すると、演算増幅器２３の出力は高レベルになり、ＰＭＯＳトランジスタＭＰ２がオフになる。従って、出力ノード２８の充電が停止する。その結果、出力電圧としてＶｇｅｎ＝Ｖｒｅｆ（１＋Ｒｓ／Ｒ０）なる定電圧が得られる。
【００２８】
電圧トリミングテストには、テスト信号ＴＥＳＴが用いられる。テスト信号ＴＥＳＴが“１”のとき、電流源回路２２が不活性になり、判定回路２４が活性化される。
【００２９】
判定回路２４は、演算増幅器２３の出力を受けるインバータ列ＭＰ４、ＭＮ１と、テスト時にのみインバータ列ＭＰ４、ＭＮ１を電源Ｖｃｃに接続するＰＭＯＳトランジスタＭＰ３とを含む。判定回路２４が活性化されると、テスト状態であることを示すフラグ信号ＦＬＧが立つ。
【００３０】
このとき、電圧モニタ回路ＶＭＣから所望の電圧を印加し、コントローラ２５が制御信号に従って、Ｒｓの抵抗値を変化させる。例えば、Ｒｓが大きいときには、Ｖｒｅｆ＞Ｖｍｏｎ０となる。コントローラ２５は、この状態からＲｓの抵抗値を段階的に低減させる。Ｒｓの抵抗値を低下させると、Ｖｍｏｎ０が上昇し、Ｖｒｅｆに接近する。そして、Ｖｒｅｆ＜Ｖｍｏｎ０となると、フラグ信号ＦＬＧが反転する。コントローラ２５は、フラグ信号ＦＬＧの反転を受けて、Ｒｓの抵抗値をフラグ信号ＦＬＧの反転時の抵抗値に決定する。このように、所望の出力電圧Ｖｇｅｎを得られるように、コントローラ２５は、トリミングテストにおいてＲｓとＲ０との抵抗比を適切に設定することができる。
【００３１】
図４は、各電圧生成回路とモニタ回路ＶＭＣとの接続構成を示す図である。本実施形態による電圧生成回路ＶｐｇｍＧＥＮ、ＶｐａｓｓＧＥＮ、ＶｒｅａｄＧＥＮ、ＶｅｒａＧＥＮ等は、モニタ配線ＭＷを介して電圧モニタ回路ＶＭＣに接続されている。モニタ配線ＭＷは、複数の電圧生成回路ＧＥＮに対して共通に設けられており、共通配線として１つの電圧モニタ回路ＶＭＣに接続される。モニタ配線ＭＷは、複数の電圧生成回路ＧＥＮから選択された電圧生成回路ＧＥＮの出力電圧Ｖｇｅｎを電圧モニタ回路ＶＭＣへ伝達する。尚、モニタ配線ＭＷは、図３のモニタ電圧Ｖｍｏｎ０を伝達する配線とは異なる配線である。
【００３２】
各電圧生成回路ＧＥＮは、それぞれスイッチＳＷｉをその内部に備えている。スイッチＳＷｉは、図３に示すように各電圧生成回路ＧＥＮの出力ノード２８に一端が接続されており、モニタ配線ＭＷに他端が接続されている。スイッチＳＷｉは、そのゲートＧｉで信号ＴＥＳＴ２あるいは信号ＴＥＳＴ２の昇圧電圧を受け取り、信号ＴＥＳＴ２の昇圧電圧によって制御される。尚、信号ＴＥＳＴ２の昇圧回路は、図７に示す昇圧回路でよい。このように、スイッチＳＷｉは、信号ＴＥＳＴ２によって制御されるリレースイッチである。よって、第２のモードにおいて、スイッチＳＷｉのいずれかが選択的にオン状態になることによって、スイッチＳＷｉは、複数の電圧生成回路ＧＥＮのうちいずれかをモニタ配線ＭＷに接続する。これにより、スイッチＳＷｉは、該スイッチＳＷｉに対応する電圧生成回路ＧＥＮの内部電圧Ｖｇｅｎをモニタ配線ＭＷを介して電圧モニタ回路ＶＣＭへ伝達する。
【００３３】
スイッチＳＷｉは、全て高耐圧型トランジスタで構成されている。電圧生成回路ＧＥＮは様々な内部電圧を生成するため、非選択の電圧生成回路ＧＥＮのスイッチＳＷｉがモニタ配線ＭＷを介して高い内部電圧を受ける場合がある。この場合に、スイッチＳＷｉは、破壊されないように高耐圧型トランジスタで構成される。スイッチＳＷｉが高耐圧型トランジスタであることによって、内部電圧が非選択の電圧生成回路ＧＥＮに印加されることを防止することができる。
【００３４】
本実施形態によれば、各電圧生成回路ＧＥＮの出力ノード２８をモニタ配線ＭＷに接続するスイッチＳＷｉが、それぞれに対応する各電圧生成回路ＧＥＮ内に組み込まれている。これにより、モニタ配線ＭＷは、電圧モニタ回路ＶＭＣごとに設けられ、かつ、複数の電圧生成回路ＧＥＮに対して共通に設けることができる。
【００３５】
図５は比較例に従った各電圧生成回路ＧＥＮとモニタ回路ＶＭＣとの接続構成を示す図である。この比較例では、スイッチＳＷｉは、モニタ回路ＶＭＣ内に組み込まれている。このため、電圧生成回路ＧＥＮから電圧生成回路ＶＭＣまでの配線は、各電圧生成回路ＧＥＮごとに別個に設ける必要があった。即ち、電圧生成回路ＧＥＮから電圧生成回路ＶＭＣまでの配線の本数は、電圧生成回路ＧＥＮの数だけ設ける必要があった。また、スイッチＳＷｉは全て高耐圧型トランジスタで構成されており、電圧生成回路ＧＥＮから入出力回路Ｉ／Ｏまでの配線は、高電圧ＨＶＡ〜ＨＶＣを伝達する高耐圧用の配線である。
【００３６】
これに対し、本実施形態では、モニタ配線ＭＷは、電圧モニタ回路ＶＭＣごとに設けられ、かつ、複数の電圧生成回路ＧＥＮに対して共通に設けているので、モニタ配線ＭＷの本数は比較例のそれに比べて少ない。本実施形態のモニタ配線ＭＷの本数は、電圧モニタ回路ＶＭＣの数と同じでよい。
【００３７】
スイッチＳＷｉを電圧生成回路ＧＥＮ内に配置することによって、複数の電圧生成回路ＧＥＮから出る配線を１本のモニタ配線にまとめることができる。その結果、各電圧発生回路ＧＥＮから電圧モニタ回路ＶＭＣまでの配線のレイアウト面積を削減することができる。つまり、複数の電圧生成回路ＧＥＮから電圧モニタ回路ＶＭＣまでの配線のレイアウトを効率化し、内部電源電圧の種類が増大してもチップサイズの増大化を抑制することができる。
【００３８】
また、高耐圧型トランジスタに用いられる高耐圧用配線は、その配線の周辺にカップリング等の影響を与える可能性がある。このようなディスターブを抑制するために、通常、高耐圧用配線の両側に基準電圧Ｖｓｓの配線を設けている。従って、１本の高耐圧用配線を削減することは、３本分の通常配線を削除することに匹敵する。つまり、高耐圧用配線を削減することによって、配線のレイアウト面積をさらに効率良く削減することができる。
【００３９】
また、第１の実施形態は、従来の装置の製造方法のマスクレイアウトを変更するだけで製造可能である。よって、第１の実施形態は、製造コストの増大を抑制することができる。
【００４０】
尚、電圧モニタ回路ＶＭＣの内部構成は、信号を外部とやり取りできる構成（入出力回路Ｉ／Ｏ）であれば、特に限定しない。
【００４１】
スイッチＳＷｉは、高耐圧型トランジスタで構成されているため、昇圧回路をスイッチＳＷｉのゲートに接続する必要がある。各電圧発生回路ＧＥＮ内に昇圧回路が設けられている場合には、この昇圧回路をスイッチＳＷｉに適用してもよい。これにより、スイッチＳＷｉ専用の昇圧回路が不要となり、チップサイズを小さくすることができる。
【００４２】
スイッチＳＷｉを電圧発生回路ＧＥＮ内へ配置することによって、電圧モニタ回路ＶＭＣの面積が小さくなる。よって、電圧モニタ回路ＶＭＣの配置の任意性が向上する。その結果、配線レイアウトが容易になる。
【００４３】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従った各電圧生成回路とモニタ回路ＶＭＣとの接続構成を示す図である。第２の実施形態において、電圧生成回路ＨＶＧＥＮｉ（ｉは整数）は、所定の境界電圧以上の内部電圧を生成する。電圧生成回路ＬＶＧＥＮｉは、所定の境界電圧未満の内部電圧を生成する。
【００４４】
電圧生成回路ＨＶＧＥＮｉは、第１のスイッチＨＶＳＷｉとして高耐圧型（高閾値型）トランジスタを含む。電圧生成回路ＬＶＧＥＮｉは、第２のスイッチＬＶＳＷｉとして低耐圧型（低閾値型）トランジスタを含む。通常、高耐圧トランジスタの閾値電圧は、低耐圧トランジスタのそれよりも高い。高耐圧トランジスタの閾値電圧を第１の閾値電圧とし、低耐圧トランジスタのそれを第２の閾値電圧とする。
【００４５】
所定の境界電圧は、第２のスイッチＬＶＳＷｉ（低耐圧型トランジスタ）を駆動するときのゲート電圧ＧＬｄｒｖである。
【００４６】
第１のスイッチＨＶＳＷｉは、比較的高い内部電圧を生成する電圧生成回路ＨＶＧＥＮｉと、該電圧生成回路ＨＶＧＥＮｉに対して共通に設けられた第１のモニタ配線ＭＷＨとの間に接続されている。第２のスイッチＬＶＳＷｉは、比較的低い内部電圧を生成する電圧生成回路ＬＶＧＥＮｉと、該電圧生成回路ＬＶＧＥＮｉに対して共通に設けられた第２のモニタ配線ＭＷＬとの間に接続されている。
【００４７】
第１のモニタ配線ＭＷＨは、複数の電圧生成回路ＨＶＧＥＮｉに対して共通に設けられ、該複数の電圧生成回路ＨＶＧＥＮｉと第１の共通スイッチＳＷＨとの間に接続されている。第２のモニタ配線ＭＷＬは、複数の電圧生成回路ＬＶＧＥＮｉに対して共通に設けられ、該複数の電圧生成回路ＬＶＧＥＮｉと第２の共通スイッチＳＷＬとの間に接続されている。
【００４８】
第１および第２の共通スイッチＳＷＨおよびＳＷＬは、電圧モニタ回路ＶＭＣ内に組み込まれており、ともに高耐圧型トランジスタで構成されている。第１の共通スイッチＳＷＨは、第１のモニタ配線ＭＷＨと入出力回路Ｉ／Ｏとの間に接続されている。第２の共通スイッチＳＷＬは、第２のモニタ配線ＭＷＬとＤＡコンバータＤＡＣとの間に接続されている。
【００４９】
第２の共通スイッチＳＷＬは、電圧生成回路ＨＶＧＥＮｉで生成された高電位の内部電圧が第２のモニタ配線ＭＷＬを介して第２のスイッチＬＶＳＷｉを破壊してしまうことを防止するために設けられている。第１の共通スイッチＳＷＨは、第１のモニタ配線ＭＷＨ側の容量が第２のモニタ配線ＭＷＬ側の容量に付加されることを抑制するために設けられている。これによって、ＲＣ遅延を抑制する。
【００５０】
第１のスイッチＨＶＳＷｉ、第１の共通スイッチＳＷＨおよび第２の共通スイッチＳＷＬの各ゲートＨＶＧｉ、ＨＶＧＨおよびＨＶＧＬには、昇圧回路（ローカルポンプ）が接続されている。これらの昇圧回路は、共通化してよい。
【００５１】
図７は、ゲートＨＶＧｉおよびＨＶＧＨに接続される昇圧回路の構成の一例を示す回路図である。この昇圧回路は、トランジスタＴｒとキャパシタＣａｐとによって構成された昇圧段ＳＴを複数直列に接続して構成されている。昇圧回路は、信号ＴＥＳＴ２として電圧Ｖｄｄを受ける。複数の昇圧段ＳＴは、それぞれのキャパシタＣａｐの一端に入力されるクロック信号ＣＬＫおよびその反転信号に従って電圧Ｖｄｄを昇圧する。Ｃｒｅｇは、出力電圧Ｖｏｕｔを安定させるために設けられている。
【００５２】
一方、第２のスイッチＬＶＳＷｉの各ゲートＬＶＧｉには、降圧回路としてのレベルシフタが接続されている。
【００５３】
図８は、ゲートＬＶＧｉに接続されるレベルシフタの構成の一例を示す回路図である。レベルシフタは、信号ＴＥＳＴ２（Ｖｄｄ）およびＶｄｄよりも低い電圧Ｖｓｕｐを受け取り、信号ＴＥＳＴ２の電位に応じて電圧Ｖｓｕｐを出力するように構成されている。
【００５４】
より詳細には、レベルシフタは、電圧Ｖｓｕｐが入力されるノードＮｏｄｅ１と基準電圧Ｖｓｓ（例えば、接地電圧）が接続されるノードＮｏｄｅ２とを有する。Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１がノードＮｏｄｅ１とＮｏｄｅ２との間に直列に接続されている。Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２もノードＮｏｄｅ１とＮｏｄｅ２との間に直列に接続されている。
【００５５】
トランジスタＰ１のゲートは、トランジスタＰ２とＮ２との間のノードＮｏｄｅ３に接続されている。トランジスタＰ２のゲートは、トランジスタＰ１とＮ１との間のノードＮｏｄｅ４に接続されている。信号ＴＥＳＴ２は、トランジスタＮ１のゲートに入力され、信号ＴＥＳＴ２の反転信号は、トランジスタＮ２のゲートに入力される。出力Ｖｏｕｔは、ノードＮｏｄｅ３から出力される。
【００５６】
信号ＴＥＳＴ２が不活性状態のときには、トランジスタＮ１がオフであり、トランジスタＮ２がオンである。よって、出力電圧Ｖｏｕｔは、基準電圧Ｖｓｓとなる。この出力電圧Ｖｏｕｔを受けるスイッチＬＶＳＷｉは駆動されない。
【００５７】
信号ＴＥＳＴ２がＶｄｄに活性化されたときには、トランジスタＮ１がオンになり、トランジスタＮ２がオフになる。よって、出力電圧Ｖｏｕｔは、電圧Ｖｓｕｐ（＜Ｖｄｄ）となる。この出力電圧Ｖｏｕｔを受けるスイッチＬＶＳＷｉが選択的に駆動される。
【００５８】
昇圧回路は、キャパシタＣａｐおよびＣｒｅｇを必要とするため、通常、設置面積が大きい。これに対し、レベルシフタは、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２およびインバータＩｎで構成されており、設置面積の大きなキャパシタを含まない。レベルシフタは、例えば、昇圧回路の半分の面積で済む。
【００５９】
第２の実施形態では、全てのスイッチＳＷｉを高耐圧型トランジスタで構成することなく、その一部を低耐圧型トランジスタで構成している。高耐圧型トランジスタのゲート電圧を生成するためには昇圧回路が必要となるが、低耐圧型トランジスタのゲート電圧の生成にはレベルシフタで足りる。従って、スイッチＳＷｉの一部を低耐圧型トランジスタで構成することによって、チップサイズを小さくすることができる。
【００６０】
通常、メモリの周辺回路では、高耐圧型トランジスタと低耐圧型トランジスタとの２種類のトランジスタで構成されている。この既存の２種類のトランジスタをスイッチＳＷｉに適用することによって、第２の実施形態を実施することができる。即ち、第２の実施形態は、従来の装置の製造方法のマスクレイアウトを変更するだけで製造可能である。さらに、第２の実施形態は、第１の実施形態の効果も得ることができる。
【００６１】
（第３の実施形態）
図９は、本発明に係る第３の実施形態に従った各電圧生成回路とモニタ回路ＶＭＣとの接続構成を示す図である。第３の実施形態では、内部電圧を供給する構成（ブロック）に基づいて、モニタ配線ＭＷｉを共通化する。例えば、カラムデコーダ１０４に内部電圧を供給する電圧生成回路ＧＥＮ１〜ＧＥＮ３は、モニタ配線ＭＷ１を介して、電圧モニタ回路ＶＭＣへ接続される。ロウデコーダ１０２に内部電圧を供給する電圧生成回路ＧＥＮａ〜ＧＥＮｃは、モニタ配線ＭＷ２を介して、電圧モニタ回路ＶＭＣへ接続される。第３の実施形態のその他の構成は、対応する第１の実施形態の構成と同様でよい。
【００６２】
このように、内部電圧を供給するブロックの周辺（近隣）に設けられた複数の電圧生成回路ＧＥＮごとにモニタ配線ＭＷｉを共通化すれば、モニタ配線ＭＷｉを引き回すことなく、複数の電圧生成回路ＧＥＮを電圧モニタ回路ＶＭＣへ接続することができる。これにより、複数の電圧生成回路ＧＥＮから電圧モニタ回路ＶＭＣまでの配線のレイアウトをさらに効率化することができる。第３の実施形態は、さらに、第１の実施形態と同様の効果を得ることができる。
【００６３】
第１から第３の実施形態において、上記スイッチＳＷｉ、ＨＶＳＷｉ、ＬＶＳＷｉは、全てＮ型ＭＯＳＦＥＴで構成されている。スイッチＳＷｉ、ＨＶＳＷｉ、ＬＶＳＷｉは、Ｐ型ＭＯＳＦＥＴで構成してもよい。この場合、スイッチＳＷｉ、ＨＶＳＷｉ、ＬＶＳＷｉの制御信号は、上記実施形態のそれと逆論理になる。ただし、モニタまたはトリミングを行わないときには、Ｐ型ＭＯＳＦＥＴのゲートを高電圧状態に維持しなければならないので、消費電力が多くなる。
【００６４】
また、上記実施形態は、ＮＡＮＤ型フラッシュメモリの内部電圧の生成だけでなく、複数の内部電圧を必要とする全ての半導体集積回路装置に適用可能である。
【符号の説明】
【００６５】
ＧＥＮ…電圧生成回路、ＳＷｉ…スイッチ、ＭＷ…モニタ配線、ＶＭＣ…電圧モニタ回路、１０４…カラムデコーダ、１０２…ロウデコーダ
【図１】
2011054735.tif 000003
【図２】
2011054735.tif 000004
【図３】
2011054735.tif 000005
【図４】
2011054735.tif 000006
【図５】
2011054735.tif 000007
【図６】
2011054735.tif 000008
【図７】
2011054735.tif 000009
【図８】
2011054735.tif 000010
【図９】
2011054735.tif 000011