(57)【要約】【課題】リードされたデータの外部への転送にかかる時間を抑えられる不揮発性半導体メモリ装置及びそのメモリ装置を有するメモリシステムを提供する。【解決手段】不揮発性半導体メモリ装置が、複数のワードラインに共通接続された複数の第１のストリングと、複数の第１のストリングで構成された第１のストリング群を１つ以上有する第１のメモリセルアレイと、１又は複数のワードラインに共通接続され、第１のストリングよりもストリング長が短い複数の第２のストリングと、複数の第２のストリングで構成された第２のストリング群を１つ以上有する第２のメモリセルアレイと、第１及び前記第２のストリングの両方にビットラインを通じて接続され、第１及び前記第２のメモリセルエリアからそれぞれリードされたデータが格納されるバッファユニットとを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のワードラインに共通接続された複数の第１のストリングと、
前記複数の第１のストリングで構成された第１のストリング群を１つ以上有する第１のメモリセルアレイと、
１又は複数のワードラインに共通接続され、前記第１のストリングよりもストリング長が短い複数の第２のストリングと、
前記複数の第２のストリングで構成された第２のストリング群を１つ以上有する第２のメモリセルアレイと、
前記第１及び前記第２のストリングの両方にビットラインを通じて接続され、前記第１及び前記第２のメモリセルエリアからそれぞれリードされたデータが格納されるバッファユニットと
を備える不揮発性半導体メモリ装置。
【請求項２】
請求項１記載のメモリ装置であって、
前記第２のメモリセルアレイは、前記第１のメモリセルアレイより前記バッファに近くに配置される、
不揮発性半導体メモリ装置。
【請求項３】
請求項２記載のメモリ装置であって、
前記第２のメモリセルアレイは、前記バッファと前記第１のメモリセルアレイとの間に配置される、
不揮発性半導体メモリ装置。
【請求項４】
請求項１乃至３のうちのいずれか１項に記載のメモリ装置であって、
前記バッファと前記第２のメモリセルアレイとの、前記ビットラインに沿った最大距離が、前記バッファと前記第１のメモリセルアレイとの、前記ビットラインに沿った最大距離よりも短い、
不揮発性半導体メモリ装置。
【請求項５】
請求項１乃至４のうちのいずれか１項に記載のメモリ装置であって、
前記第２のストリングのビットラインと前記第１のストリングのビットラインとが共通である、
不揮発性半導体メモリ装置。
【請求項６】
請求項１乃至５のうちのいずれか１項に記載のメモリ装置であって、
前記第１のメモリセルアレイと前記第２のメモリセルアレイは、同一のメモリプレーン内にある、
不揮発性半導体メモリ装置。
【請求項７】
請求項１に記載のメモリ装置であって、
複数のワードラインに共通接続された複数の第３のストリングで構成された第３のストリング群を１つ以上有する第３のメモリセルアレイと
を備え、
前記第１のストリングは、ストリング長がＬ（Ｌは３以上の整数）であり、
前記第２のストリングは、ストリング長がＮ（Ｎは１以上の整数であり、Ｌ＞Ｎ）であり、
前記第３のストリングは、ストリング長がＭ（Ｍは２以上の正の整数であり、Ｌ＞Ｍ＞Ｎ）である、
不揮発性半導体メモリ装置
【請求項８】
請求項１乃至６のうちのいずれか１項に記載のメモリ装置であって、
選択信号に基づいて、前記第１又は第２のメモリセルアレイのいずれかを選択する選択ユニットを備える
不揮発性半導体メモリ装置。
【請求項９】
請求項８記載のメモリ装置であって、
前記選択信号は、外部から入力された信号に基づく信号である、
不揮発性半導体メモリ装置。
【請求項１０】
請求項８記載のメモリ装置であって、
前記選択信号を発生する回路を備え、
前記選択信号は、
第１のイベントに対応する第１のレベルと、
第２のイベントに対応する第２のレベルと
のいずれかを有し、
前記選択ユニットは、
前記第１のレベルを有する選択信号に基づいて第１のメモリセルエリアを選択し、
前記第２のレベルを有する選択信号に基づいて第２のメモリセルエリアを選択する、
不揮発性半導体メモリ装置。
【請求項１１】
請求項８乃至１０のうちのいずれか１項に記載のメモリ装置であって、
前記選択ユニットは、入力されたワードラインアドレス信号をデコードし、
Ｘデコード信号が流れる複数の信号ラインである複数のＸラインがあり、
前記Ｘデコード信号は、前記ワードラインアドレス信号がデコードされた信号であって、ストリング群の選択／非選択に利用される信号であり、
前記複数のＸラインは、２以上の第１Ｘラインと、２以上の第２Ｘラインと、２以上の第３Ｘラインとを含み、
前記２以上の第２Ｘラインが、前記第１のストリングエリア及び前記第２のストリングエリアに共通であり、
第１のストリング群の選択／非選択は、前記２以上の第１Ｘラインを流れるＸデコード信号と前記２以上の第２Ｘラインを流れるＸデコード信号とを基に制御され、
第２のストリング群の選択／非選択は、前記２以上の第２Ｘラインを流れるＸデコード信号と前記２以上の第３Ｘラインを流れるＸデコード信号とを基に制御され、
前記２以上の第３Ｘラインを流れるＸデコード信号は、前記選択信号を基に生成される、
不揮発性半導体メモリ装置。
【請求項１２】
請求項８乃至１０のうちのいずれか１項に記載のメモリ装置であって、
前記第１のストリング群に共通の複数のワードラインに対応した複数の電源ラインがあり、
前記複数の電源ラインは、複数の前記第２のストリング群に共通のワードラインの電源ラインでもあり、
前記選択ユニットは、前記選択信号を基に、各電源ラインについて、供給される電圧のレベルを制御する、
不揮発性半導体メモリ装置。
【請求項１３】
請求項１乃至１２のうちのいずれか１項に記載のメモリ装置であって、
少なくとも１つの第２のストリング群における第２のストリングが、１個のメモリセルのみで構成されている、
不揮発性半導体メモリ装置。
【請求項１４】
請求項１乃至１３のうちのいずれか１項に記載のメモリ装置であって、
電源投入後、前記第１のメモリセルアレイからのデータのリードに先んじて前記第２のメモリセルアレイからのデータのリードを行う、
不揮発性半導体メモリ装置。
【請求項１５】
請求項１乃至１４のうちのいずれか１項に記載のメモリ装置であって、
リード対象のデータ群が前記第２のメモリセルアレイと前記第１のメモリセルアレイとに跨って格納されている場合、
前記リード対象のデータ群の一部をなすデータを、前記第２のメモリセルアレイからリードし、
次に、前記リード対象のデータ群の他の一部をなすデータを、前記第２のメモリセルアレイからリードされたデータに対応して、前記第１のメモリセルアレイからリードする、
不揮発性半導体メモリ装置。
【請求項１６】
複数のワードラインを共通接続された複数の第１のストリングと、
前記複数の第１のストリングで構成された第１のストリング群を１つ以上有する第１のメモリセルアレイと、
１又は複数のワードラインを共通接続され、第１のストリングよりもストリング長が短い複数の第２のストリングと、
前記複数の第２のストリングで構成された第２のストリング群を１つ以上有する第２のメモリセルアレイとを有する不揮発性半導体メモリユニットと、
前記第１及び／又は第２のメモリセルアレイにアクセスするコントローラと
を備えるメモリシステム。
【請求項１７】
請求項１６記載のシステムであって、
前記不揮発性半導体メモリユニットは、前記コントローラに接続される外部端子を有し、
前記コントローラは、前記第１又は第２のメモリセルアレイのどちらを選択するかに応じて、前記外部端子に入力される信号レベルを変える、
メモリシステム。
【請求項１８】
請求項１６記載のシステムであって、
前記不揮発性半導体メモリユニットは、制御情報が格納される記憶領域を有し、
前記コントローラが、前記制御情報を更新し、前記制御情報から特定される前記第１又は第２のメモリセルアレイのどちらかにアクセスする、
メモリシステム。
【請求項１９】
請求項１６記載のシステムであって、
システムの起動時に、前記第２のメモリセルアレイに格納された起動コードデータに最初にアクセスされる、
メモリシステム。
【請求項２０】
請求項１９記載のシステムであって、
システムの起動後に、前記コントローラは、前記起動コードデータに基づいて、前記第１又は前記第２のメモリセルアレイへのアクセス開始が可能となる、
メモリシステム。
【請求項２１】
請求項１７又は１８記載のシステムであって、
前記不揮発性半導体メモリ装置の外部端子によるトグルの回数を予め設定し、その回数に達した後に、アドレス情報に基づくメモリアレイへのアクセスが可能となる
メモリシステム。
【請求項２２】
請求項１６記載のシステムであって、
前記不揮発性半導体メモリユニットが、
前記第１のメモリセルアレイ用の外部インタフェース回路である第１のＩ／Ｆと、
前記第２のメモリセルアレイ用の外部インタフェース回路である第２のＩ／Ｆと
を有し、
前記コントローラが、第１及び第２の外部インタフェース回路を有し、
前記第１の外部インタフェース回路が前記第１のＩ／Ｆに接続され、
前記第２の外部インタフェース回路が前記第２のＩ／Ｆに接続され、
前記コントローラは、前記第１のメモリセルアレイにアクセスする場合には、前記第１の外部インタフェース回路を通じてアクセスコマンドを送信し、前記第２のメモリセルアレイにアクセスする場合には、前記第２の外部インタフェース回路を通じてアクセスコマンドを送信する、
メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステムに関する。
【背景技術】
【０００２】
複数の第１のストリングで構成された第１のメモリセルアレイと、複数の第２のストリングで構成された第２のメモリセルアレイとを有する不揮発性半導体メモリ装置が知られている（特許文献１）。第１のメモリセルアレイと第２のメモリセルアレイがビットラインに沿って並んでいる。
【０００３】
特許文献１では、第２のメモリセルアレイのリードパスが、第１のメモリセルアレイからのリードパスとは別に用意されている。具体的には、ビットライン方向に沿って、第２のメモリセルアレイの一方側に、センスアンプが配置され、第１のメモリセルアレイの他方側に、ページバッファが配置されている。第２のメモリセルアレイからリードされたデータは、センスアンプを通じて出力され、第１のメモリセルアレイからリードされたデータは、ページバッファを通じて出力される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３７３４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１によれば、センスアンプ及びページバッファが、第１及び第２のメモリセルアレイを挟むように設けられている。メモリ装置の外部端子は、センスアンプ及びページバッファから遠い位置に配置されている。それ故、第１のメモリセルアレイのリードパスも第２のメモリセルアレイからのリードパスも長くなってしまい、リードされたデータの外部への転送に時間がかかる。
【０００６】
従って、本発明の目的は、リードされたデータの外部への転送にかかる時間を抑えられる不揮発性半導体メモリ装置及びそのメモリ装置を有するメモリシステムを提供することにある。
【課題を解決するための手段】
【０００７】
データのリードに関して、バッファユニットが、第１及び第２のメモリセルアレイに共通とされる。具体的には、両方のメモリセルアレイからそれぞれ読み出されたデータが、その共通のバッファユニットに格納される。
【０００８】
これにより、ビットライン方向に沿って並んだ第１及び第２のメモリセルアレイを挟むように複数のバッファを配置する必要が無い。このため、メモリ装置の外部端子を、その共通のバッファユニットに近い位置に配置することができ、以って、リードされたデータの転送経路を短く抑えることができる。
【０００９】
なお、バッファユニットは、１つのバッファであっても良いし、密に配置される（隣接して配置される）複数のバッファであっても良い。複数のバッファの全てが、第１及び第２のメモリセルアレイに共通であっても良いし、複数のバッファのうちの一つが第１のメモリセルアレイ用のバッファであって別の一つが第２のメモリセルアレイ用のバッファであっても良い。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係るフラッシュメモリシステムの構成を示す。
【図２】フラッシュメモリ装置３の構成を示す。
【図３】図３Ａは、セルアレイ及びページバッファのレイアウトの第１のバリエーションを示す。図３Ｂは、セルアレイ及びページバッファのレイアウトの第２のバリエーションを示す。図３Ｃは、セルアレイ及びページバッファのレイアウトの第３のバリエーションを示す。図３Ｄは、セルアレイ及びページバッファのレイアウトの第４のバリエーションを示す。図３Ｅは、セルアレイ及びページバッファのレイアウトの第５のバリエーションを示す。
【図４】Ｘ−ＤＥＣユニット２５３に関わる配線を示す。
【図５】フラッシュメモリ装置１０３が有する要素を詳細に示す。
【図６】図７は、ロングＸ−ＤＥＣ１１とロングストリングとの接続を示す。
【図７】図６は、ロングＸ−ＤＥＣ１１の構成を示す。
【図８】ショートＸ−ＤＥＣ１２とショートストリングとの接続を示す。
【図９】ショートＸ−ＤＥＣ１２の構成を示す。
【図１０】実施例１に係るワードラインアドレスマップを示す。
【図１１】ＸＥ−ＤＥＣ３１９の構成を示す。
【図１２】ＸＥ−ＤＥＣ３１９の真理値表を示す。
【図１３】Ｖｘ−ＤＥＣ２０９を構成する１つのＶｘサブＤＥＣの構成を示す（ｍは０以上３１以下の整数）。
【図１４】図１３のＶｘサブＤＥＣの真理値表を示す。
【図１５】ＶｘサブＤＥＣの構成の変形例を示す。
【図１６】実施例２に係る、ロングＸ−ＤＥＣ及びショートＸ−ＤＥＣに関わる配線を示す。
【図１７】ＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３の構成を示す。
【図１８】ショートＸ−ＤＥＣ１５０１とショートストリングとの接続を示す。
【図１９】実施例３に係るワードラインアドレスマップと、ＡＳの信号レベルとの関係を示す。
【図２０】実施例３に係るフラッシュメモリシステムを示す。
【図２１】実施例３に係るＡＳ切替処理のフローを示す。
【図２２】実施例４に係るフラッシュメモリシステムを示す。
【図２３】実施例４に係るＡＳ切替処理のフローを示す。
【図２４】実施例５に係るフラッシュメモリシステムを示す。
【図２５】実施例５に係るＡＳ切替処理のフローを示す。
【図２６】実施例６に係るフラッシュメモリシステムを示す。
【図２７】実施例６に係るＡＳ切替処理のフローを示す。
【図２８】実施例７に係るフラッシュメモリシステムを示す。
【図２９】実施例８に係るセルアレイ構造を示す。
【図３０】実施例９に係るシーケンシャルリードの概要を示す。
【図３１】実施例９に係るワードラインアドレスマップと、ＳＲの信号レベルとの関係を示す。
【図３２】ＳＲ／ＸＡ−ＤＥＣ２７０１の構成を示す。
【図３３】ＳＲ／ＸＡ−ＤＥＣ２７０１の真理値表を示す。
【図３４】実施例１０に係る、Ｘ−ＤＥＣユニットに関わる配線を示す。
【図３５】実施例１１に係る、Ｘ−ＤＥＣユニットに関わる配線を示す。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の幾つかの実施例を説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係るフラッシュメモリシステムの構成を示す。
【００１３】
フラッシュメモリシステムは、フラッシュメモリ装置１０３と、フラッシュメモリ装置１０３にコマンドを送信する外部システム１０１とで構成されている。フラッシュメモリシステムは、フラッシュメモリ装置１０３及び外部システム１０１を内蔵した１つの装置であっても良い。また、フラッシュメモリ装置１０３が、可搬型の記憶媒体であって、外部システム１０１に外付けされることで、システムが構築されても良い。
【００１４】
フラッシュメモリ装置１０３は、本発明の実施例１に係る不揮発性半導体メモリ装置が適用されたＮＡＮＤ型のフラッシュメモリ装置である。ＮＡＮＤ型のフラッシュメモリ装置では、ページ単位でデータがアクセス（ライト又はリード）され、ブロック単位でデータが消去される。ブロックは、複数のページで構成される。
【００１５】
外部システム１０１は、フラッシュメモリ装置１０３の外のシステムであり、具体的には、フラッシュメモリ装置１０３を制御するコントローラである。コントローラは、ホストシステムからのアクセスコマンドで指定されているアドレス（例えばＬＢＡ（Logical Block Address））を後述のワードラインアドレスに変換し、変換後のアドレスをフラッシュメモリ装置１０３に指定する。なお、ホストシステムとは、例えば、デジタルカメラ或いはパーソナルコンピュータ等の情報処理装置であり、コントローラの外部に存在するシステムである。ホストシステムは、アドレスを指定したアクセスコマンド（ライトコマンド／リードコマンド等）を送信する。外部システム１０１は、コントローラに代えて、ホストシステムであっても良い（この場合、上述のコントローラは、フラッシュメモリ装置１０３に内蔵されている）。
【００１６】
図２は、フラッシュメモリ装置１０３の構成を示す。
【００１７】
フラッシュメモリ装置１０３は、基板２１０を有する。基板２１０上に、ロングストリングエリア２０１と、ショートストリングエリア２０３と、ページバッファ２０５と、複数の外部端子２０７と、ＤＥＣ（デコーダ）ユニット２５１とが設けられている。ＤＥＣユニット２５１は、Ｘ−ＤＥＣユニット２５３と、Ｖｘ−ＤＥＣ２０９とを有する。Ｘ−ＤＥＣユニット２５３は、ロングＸ−ＤＥＣ１１と、ショートＸ−ＤＥＣ１２と、後述のＸＥ−ＤＥＣとを有する。
【００１８】
基板２１０には、メモリプレーン２５５が２つ設けられている（メモリプレーン２５５の数は２より多くても少なくても良い）。各メモリプレーン２５５は、ロングストリングエリア２０１とショートストリングエリア２０３とのセットを含む。メモリプレーン２５５毎に、ページバッファ２０５とＸ−ＤＥＣユニット２５３との組が設けられている。メモリプレーン２５５は、１組のページバッファ２０５とＸ−ＤＥＣユニット２５３で制御される領域とする。
【００１９】
以下の説明では、ビットラインに沿った方向を「Ｙ方向」と言う。ビットラインは、ページバッファ２０５から延びているが、ページバッファ２０５から延びている方向を「＋Ｙ方向」と言い、＋Ｙ方向と反対の方向を「−Ｙ方向」と言う。
【００２０】
また、以下の説明では、Ｙ方向に直交する方向（ワードラインに沿った方向）を「Ｘ方向」と言う。ワードラインは、Ｘ−ＤＥＣユニット２５３から延びているが、ワードラインが延びている方向を「＋Ｘ方向」と言い、＋Ｘ方向と反対の方向を「−Ｘ方向」と言う。左側のメモリプレーン２５５については、左が＋Ｘ方向であり、右が−Ｘ方向であり、右側のメモリプレーン２５５については、左が−Ｘ方向であり、右が＋Ｘ方向である。なぜなら、左側のメモリプレーン２５５は、そのメモリプレーン２５５の右側にあるＸ−ＤＥＣユニット２５３で制御され、右側のメモリプレーン２５５は、そのメモリプレーン２５５の左側にあるＸ−ＤＥＣユニット２５３で制御されるからである。より具体的には、Ｘ−ＤＥＣユニット２５３が左右に隣り合っており、左側のＸ−ＤＥＣユニット２５３が、左側のメモリプレーン２５５を制御し、右側のＸ−ＤＥＣユニットが、右側のメモリプレーン２５５を制御する。
【００２１】
以下、２つのメモリプレーン２５５のうちの一方に着目して説明を続ける。
【００２２】
ロングストリングエリア２０１は、ロングストリングで構成されたメモリセルアレイ（コアアレイ）である。ロングストリングエリア２０１は、具体的には、複数（又は１つ）のブロックで構成され、各ブロックは、複数のワードラインを共通にする複数のロングストリングで構成される。ロングストリングエリアは、マトリックス状に配列されたメモリセルで構成され、またロングストリングは、直列接続された複数のメモリセルで構成される。ロングストリングのメモリセル数（ストリング長）は、Ｎ（Ｎは２以上の正の整数）である。本実施例では、Ｎ＝３２であるとする。
【００２３】
ショートストリングエリア２０３は、ショートストリングで構成されたメモリセルアレイである。ショートストリングは、ロングストリングよりもメモリセル数の少ないストリング、別の言い方をすれば、ストリング長がロングストリングのストリング長より短いストリングである。ショートストリングエリア２０３は、具体的には、複数（又は１つ）のブロックで構成されており、各ブロックは、１以上のワードラインを共通にする複数のショートストリングで構成されている。ショートストリングエリアは、マトリックス状に配列されたメモリセルで構成され、またショートストリングは、直列接続された複数のメモリセルで構成される。ショートストリングのメモリセル数（ストリング長）は、Ｍ（Ｍは正の整数でありＮ＞Ｍ）である。本実施例では、Ｍ＝４であるとする。
【００２４】
ページバッファ２０５は、両方のエリア２０１及び２０３にビットライン２１１を通じて接続されている。ビットライン２１１は、エリア２０１及び２０３で共通であるが、エリア２０１及び２０３毎にビットラインが異なっていても良い。バッファ２０５には、エリア２０１及び２０３のメモリセルからリードされたデータが一時格納される。もちろん、バッファ２０５には、リードされたデータに限らず、エリア２０１及び２０３のいずれかのセルにプログラムされるデータが一時的に格納されて良い。
【００２５】
複数の外部端子２０７は、外部システム１０１に接続される端子（例えば、ボンディングパッド）である。
【００２６】
ロングＸ−ＤＥＣ１１は、ロングストリングエリア２０１内のブロックに対応したワードラインデコーダである。複数のブロックに対応した複数のロングＸ−ＤＥＣ１１が、Ｙ方向に沿って並んでいる。
【００２７】
ショートＸ−ＤＥＣ１２は、ショートストリングエリア２０３内のブロックに対応したワードラインデコーダである。ショートＸ−ＤＥＣ１２は、ロングＸ−ＤＥＣ１１から独立している。複数のブロックに対応した複数のショートＸ−ＤＥＣ１２が、Ｙ方向に沿って並んでいる。
【００２８】
Ｖｘ−ＤＥＣ２０９は、ワードラインの電圧を生成し供給する回路である。Ｖｘ−ＤＥＣ２０９は、エリア２０１及び２０３に共通である。
【００２９】
図２によれば、少なくともリードに関して、１つのバッファ２０５がエリア２０１及び２０３に共通である。これにより、リードされたデータが通る外部端子２０７をバッファ２０５の近くに配置することができる。また、外部端子２０７をバッファ２０５の近くに配置することは、フラッシュメモリ装置１０３のサイズの縮小化にも貢献する。
【００３０】
また、図２によれば、ショートストリングエリア２０３は、ロングストリングエリア２０１よりもバッファ２０５の近くに配置されている。具体的には、ショートストリングエリア２０３が、ロングストリングエリア２０１とバッファ２０５との間に配置されている。このため、ショートストリングエリア２０３からのリードでは、ビットライン２１１の負荷が軽く済み、高速なリードが期待できる。なお、この構成により、Ｙ方向に並んだ複数のショートＸ−ＤＥＣ１２は、Ｙ方向に並んだ複数のロングＸ−ＤＥＣ１１よりも−Ｙ方向側に配置されている。そして、Ｖｘ−ＤＥＣ２０９は、Ｙ方向に並んだ複数のショートＸ−ＤＥＣ１２よりも−Ｙ方向側に配置されている。
【００３１】
ショートストリングエリア２０３とバッファ２０５との最短距離はなるべく短いことが好ましい。エリア２０３を構成するトランジスタとバッファ２０５を構成するトランジスタは異なるが、エリア２０３とバッファ２０５との間に生じる隙間は、それらのトランジスタの違いから生じる間隙でよい。
【００３２】
メモリセルアレイ（コアアレイ）及びページバッファのレイアウトは上記に限らないが、ページバッファとショートストリングエリアとの、ビットラインに沿った最大距離は、ページバッファとロングストリングエリアとの、ビットラインに沿った最大距離よりも短いことが好ましい。
【００３３】
ロングストリングエリア２０１は、ストリングのメモリセル数がショートストリングエリア２０３のストリングよりも多いため、ショートストリングエリア２０３よりも面積効率が高い。そこで、本実施例では、ロングストリングエリア２０１には、サイズが比較的大きいデータ、例えば、ファイルが有するデータ本体がプログラムされる。
【００３４】
一方、ショートストリングエリア２０３からのリードは、ロングストリングエリア２０１からのリードより速い。また、ショートストリングエリア２０３からのリードは、ロングストリングエリア２０１からのリードより、ビットライン２１１を早く動かすことができ、ストレスをかける時間が短くて済む。そこで、本実施例では、ショートストリングエリア２０３には、例えば、以下の（Ａ）乃至（Ｃ）のうちの少なくとも１つのデータ、
（Ａ）外部システム１０１のブートに必要なコードデータであるブートコードデータ、
（Ｂ）外部システム１０１で実行されるコンピュータプログラムのコードデータ、
（Ｃ）データの在り処を示すデータである管理データ、
がプログラムされる。
【００３５】
ブートコードデータがショートストリングエリア２０３に格納されていれば、次の利点が期待できる。すなわち、ブートシステムを想定した場合、一般に、ブートコードデータを格納するメモリ（例えばＲＡＭ（Random Access Memory）、以下、便宜上「ブートメモリ」）が必要になるが、上記のように、ブートコードデータがショートストリングエリア２０３に格納されていれば、外部システム１０１のキャッシュとして利用される上記ブートメモリが不要になる上、ブートメモリのアクセスに要していた時間を無くすことが期待できる。システムの起動後（即ち、ショートストリングエリア２０３からブートコードデータがリードされた後）、ロングストリングエリア２０１又はショートストリングエリア２０３へのアクセスが可能となる（ショートストリングエリア２０３には、ブートコードデータの他のデータが格納されも良い）。
【００３６】
管理データは、例えば、ファイルシステムのＦＡＴ（File Allocation Table）、ファイル（例えば音声又は動画のファイル）が有するメタデータ（ファイルが有するデータ本体の在り処を示すインデックス）がある。管理データがショートストリングエリア２０３にプログラムされて、管理データから特定されるデータ（例えばファイルのデータ本体）がロングストリングエリア２０１にプログラムされれば、次の利点が期待できる。すなわち、まず、管理データがリードされて、次に、管理データから特定されるデータがリードされれば、リードの高速化が期待できる。なお、ショートストリングエリア２０３のブロックのうち、管理データが格納されているブロックには、外部システム１０１から指定されるアドレスの空間のうちの先頭アドレス又は先頭アドレスに近いアドレスが割り当てられることが好ましい。また、管理データをリードしその次に管理データから特定されるデータをリードすることには、実施例９で詳述するシーケンシャルリードの技術が適用されることが好ましい。実施例９のシーケンシャルリードの技術が適用されれば、リードの一層の高速化が期待できるからである。
【００３７】
図３Ａ〜図３Ｅは、セルアレイのレイアウトのバリエーションを示す。
【００３８】
セルアレイ（コアアレイ）及びバッファ２０５のレイアウトとしては、図２に示したレイアウトに限らず、複数のバリエーション、例えば、下記のバリエーションＡからＥが考えられる。実施例１のレイアウト及びバリエーションＡからＥのレイアウトのうちの２以上が組み合わされて良い。また、それらのレイアウトは、他の実施例２〜１１の少なくとも１つの実施例でも適用可能である。
【００３９】
図３Ａは、セルアレイのレイアウトのバリエーションＡを示す。
【００４０】
図３Ａに示すように、ロングストリングエリア２０１Ａ及びショートストリングエリア２０３Ａは、共通のビットラインを介し、同一のページバッファ２０５Ａに接続される。ロングストリングエリア２０１Ａ及びショートストリングエリア２０３Ａは、同一のメモリプレーン内に配置される。エリア２０１Ａ及び２０３Ａ内に格納されたデータは、ビットラインを介し、ページバッファ２０５Ａへ読み出される。ショートストリングエリア２０３Ａは、ロングストリングエリア２０１Ａよりページバッファ側（−Ｙ方向）に配置される。また、ショートストリングエリア２０３Ａが占有する面積は、ロングストリングエリア２０１Ａが占有する面積より大きい。ショートストリングエリア２０３Ａにデータが記憶される全容量は、ロングストリングエリア２０１Ａにデータが記憶される全容量より大きくて良い。
【００４１】
図３Ｂは、セルアレイのレイアウトのバリエーションＢを示す。
【００４２】
図３Ｂに示すように、ロングストリングエリア２０１Ａ及び２つのショートストリングエリア２０３Ｂ１及び２０３Ｂ２は、共通のビットラインを介し、同一のページバッファ２０５Ｂに接続される。ロングストリングエリア２０１Ａ及び２つのショートストリングエリア２０３Ｂ１及び２０３Ｂ２は、同一のメモリプレーン内に配置される。ロングストリングエリア２０１Ａ及び２つのショートストリングエリア２０３Ｂ１及び２０３Ｂ２内に格納されたデータは、ビットラインを介し、ページバッファ２０５Ｂへ読み出される。ショートストリングエリア２０３Ｂ１及び２０３Ｂ２は、ロングストリングエリア２０１Ｂよりページバッファ側（−Ｙ方向）に配置される。ショートストリングエリアの数は２以上であっても良い。なお、ロングストリングエリアの数も２以上であっても良い。
【００４３】
図３Ｃは、セルアレイのレイアウトのバリエーションＣを示す。
【００４４】
図３Ｃに示すように、ロングストリングエリア２０１Ｃ及びショートストリングエリア２０１Ｃは、ビットラインを介し、１つのページバッファ２０５Ｃに接続される。１つのページバッファ２０５Ｃは、ロングストリングエリア２０１Ｃとショートストリングエリア２０３Ｃとの間の領域に配置される。エリア２０１Ｃ及び２０３Ｃ内に格納されたデータは、ビットラインを介し、ページバッファ２０５Ｃへ読み出される。
【００４５】
図３Ｄは、セルアレイのレイアウトのバリエーションＤを示す。
【００４６】
図３Ｄに示すように、ロングストリングエリア２０１Ｄは、ビットラインを介し、ページバッファ２０５Ｄ１に接続される。ショートストリングエリア２０３Ｄは、ビットラインを介し、ページバッファ２０５Ｄ２に接続される。ページバッファ２０５Ｄ１及び２０５Ｄ２は、隣接して配置され、ロングストリングエリア２０１Ｄとショートストリングエリア２０３Ｄとの間の領域に配置される。ロングストリングエリア２０１Ｄ内に格納されたデータは、ビットラインを介し、ページバッファ２０５Ｄ１へ読み出され、ショートストリングエリア２０３Ｄ内に格納されたデータは、ビットラインを介し、ページバッファ２０５Ｄへ読み出される。また、ページバッファ２０５Ｄ１及び２０５Ｄ２は、Ｙ方向に密に（隣接するように）並べられていることが好ましい。ページバッファが密に配置されていれば、いずれかのページバッファから外部端子までの距離が遠くなってしまうことを防ぐことが期待できる。
【００４７】
図３Ｅは、セルアレイのレイアウトのバリエーションＥを示す。
【００４８】
図３Ｅに示すように、ロングストリングエリア２０１Ｅ、ミドルストリングエリア２０２、及びショートストリングエリア２０３Ｅは、共通のビットラインを介し、同一のページバッファ２０５Ｅに接続される。エリア２０１Ｅ、２０２及び２０３Ｅは、同一のメモリプレーン内に配置される。エリア２０１Ｅ、２０２及びエリア２０３Ｅ内に格納されたデータは、ビットラインを介し、同一のページバッファ２０５Ｅへ読み出される。
【００４９】
ここで、ミドルストリングアレイ２０２は、ページバッファ２０５Ｅ側（−Ｙ方向側）にショートストリングエリア２０３Ｅが位置し、ページバッファ２０５Ｅと反対側（＋Ｙ方向側）にロングストリングエリア２０１Ｅが位置するように、ロングストリングエリア２０１Ｅとショートストリングエリア２０３Ｅとの間の領域に配置されると良い。また、ミドルストリングエリア２０２は、ロングストリングエリア２０１Ｅ及びショートストリングエリア２０３Ｅとは別に設けられたメモリセルアレイであり、複数のミドルストリングで構成されたメモリセルアレイである。ミドルストリングエリアは、マトリックス状に配列されたメモリセルで構成され、またミドルストリングは、直列接続された複数のメモリセルで構成される。ミドルストリングのメモリセル数は、ロングストリングのメモリセル数よりも少なく、かつショートストリングのメモリセル数よりも多い。図３Ｅによれば、ストリングのメモリセル数が少ないメモリセルアレイほどページバッファ２０５Ｅに近くなるように配置されている。エリア２０１Ｅ、２０２及び２０３Ｅは、それぞれ、ストリング長が異なり、またページバッファ２０５Ｅからの距離が異なるため、読み出しの時間や特性等が異なる。データは、そのデータの種類に適したデータ記憶エリアであるエリア２０１Ｅ、２０２又は２０３Ｅに保存されると良い。Ｘ−ＤＥＣユニット２５３は、所定の選択信号に基づき、ロングストリングエリア２０１Ｅ、ミドルストリング２０２、又はショートストリングエリア２０３Ｅのいずれかを選択する構成とすると良い。所定の選択信号は、ロングストリングエリア２０１Ｅ、ミドルストリングエリア２０２、及びショートストリングエリア２０３Ｅのそれぞれに対応して、３つのレベルを有する信号とすると良い。
【００５０】
以上が、バリエーションＡからＥに従うレイアウトの説明である。なお、レイアウトは、図２及び図３Ａ〜図３Ｅに示したレイアウトに限らず、それらのうちの２以上が組み合わされたレイアウトも考えられる。例えば、図２に示したレイアウトとバリエーションＣのレイアウトとの組合せにミドルストリングエリアを加えることが考えられる。すなわち、１つのページバッファを挟むようにショートストリングエリアとミドルストリングエリアが配置され、且つ、ショートストリングエリアがロングストリングエリアとページバッファに挟まれて良い。
【００５１】
さて、以下、実施例１をより詳細に説明する。
【００５２】
図４は、Ｘ−ＤＥＣユニット２５３に関わる配線を示す。
【００５３】
複数のロングＸ−ＤＥＣ１１及び複数のショートＸ−ＤＥＣ１２が、それぞれＹ方向に沿って並んでいる。本実施例では、ロングＸ−ＤＥＣ１１は、ロングストリングエリア２０１内のブロック毎に設けられており、ショートＸ−ＤＥＣ１２は、ショートストリングエリア２０３内のブロック毎に設けられている。
【００５４】
アドレスデコーダ３０９が設けられている。アドレスデコーダ３０９は、ワードラインアドレスをデコードする。ワードラインアドレスは、ワードラインを表すアドレスであり、例えば、Ｋビット（Ｋは自然数）で表現されている。本実施例では、Ｋ＝１６である。以下、１６ビットで表現されているワードラインアドレスを表す信号（ワードラインアドレス信号）を「ＷＬ＿Ａｄｄ＜１５：０＞」と表記する。ワードラインアドレス信号は、ワードラインを選択するためのワードライン選択信号である。また、ワードラインアドレス信号のうち、ｐ番目のビットからｑ番目のビットまでの部分を表す信号を、「ＷＬ＿Ａｄｄ＜ｑ：ｐ＞」と表記する。以下の説明において、この表記方法は、各種の信号についても適用される。本実施例では、下記の通りのデコードが行われる。
（＊）ＷＬ＿Ａｄｄ＜１５：１３＞がデコードされることにより、８ビットのデコード済み信号ＸＡ＜７：０＞が生成される。
（＊）ＷＬ＿Ａｄｄ＜１２：１０＞がデコードされることにより、８ビットのデコード済み信号ＸＢ＜７：０＞が生成される。
（＊）ＷＬ＿Ａｄｄ＜９：７＞がデコードされることにより、８ビットのデコード済み信号ＸＣ＜７：０＞が生成される。
（＊）ＷＬ＿Ａｄｄ＜６：５＞がデコードされることにより、３ビットのデコード済み信号ＸＤ＜３：０＞が生成される。
（＊）ＷＬ＿Ａｄｄ＜４：０＞がデコードされることにより、３２ビットのデコード済み信号ＧＷＬＳ＜３１：０＞が生成される。ＧＷＬＳ＜３１：０＞が、Ｖｘ−ＤＥＣ２０９に入力される。
【００５５】
ＸＥ−ＤＥＣ３１９が設けられている。ＸＥ−ＤＥＣ３１９は、アドレスデコーダ３０９からの所定のデコード済み信号とワードラインアドレス信号の所定部分とを基にデコード済み信号ＸＥを生成し出力する回路である。本実施例では、ＸＡ＜０＞（ＸＡ＜７：０＞の０番目（末尾）のビット値）とＷＬ＿Ａｄｄ＜４：２＞とを基に、８ビットのデコード済み信号ＸＥ＜７：０＞が生成される。
【００５６】
Ｖｘライン４５１、ＧＳＥＬＤライン４５２、ＧＳＥＬＳライン４５３、ＨＶライン４５４及びＸアドレスデコードライン（以下、Ｘライン）４５５Ａ〜４５５Ｅがある。いずれのラインも、Ｙ方向に延びている。
【００５７】
Ｖｘライン４５１、ワードライン電圧信号（以下、Ｖｘ）が流れる電源ラインであり、Ｖｘ−ＤＥＣ２０９に接続されている。Ｖｘライン４５１は、Ｘ−ＤＥＣ１１及び１２に共通である。本実施例では、ロングストリングのメモリセル数が３２であるため、３２本のＶｘライン４５１が配されている。３２本のＶｘライン４５１を、Ｖｘ＜３１：０＞が流れる。３２本のＶｘライン４５１は、それぞれのロングＸ−ＤＥＣ１１に接続される。また、ショートストリングのメモリセル数が４であるため、３２本のＶｘライン４５１が、４本ずつそれぞれのショートＸ−ＤＥＣ１２に分配されている。Ｖｘ−ＤＥＣ２０９が、ＧＷＬＳ＜３１：０＞を基に、Ｖｘ＜３１：０＞のうちの、選択ワードライン（選択されているワードライン）に対応したＶｘライン４５１を介して、選択ＷＬ電圧信号（選択に対応した電圧レベルの電圧信号）を供給する。ロングストリングエリア２０１内のブロックが選択された場合には、Ｖｘ＜３１：０＞のいずれも選択ＷＬ電圧信号である。一方、ショートストリングエリア２０３内のブロックが選択されている場合には、その選択されているブロックに共通の４本のワードラインに対応した４本のＶｘライン４５１を介して供給されるＶｘだけが、選択ＷＬ電圧信号である。
【００５８】
ＧＳＥＬＤライン４５２は、ＳＥＬＤの電源ラインであり、ＧＳＥＬＳライン４５３は、ＳＥＬＳの電源ラインである。ＧＳＥＬＤライン４５２及びＧＳＥＬＳライン４５３も、Ｘ−ＤＥＣ１１及び１２に共通である。なお、ＳＥＬＤとは、１つのストリングにおいて、直列に接続されたメモリセルの一端のセルに接続されているトランジスタであって、ドレインが対応ビットラインに接続されている選択トランジスタである。ＳＥＬＳとは、１つのストリングにおいて、直列に接続されたメモリセルの他端のセルに接続されているトランジスタであって、ソースが共通ソースラインに接続されている選択トランジスタである。
【００５９】
ＨＶライン４５４は、デコード補助用の電源ラインである。ＨＶライン４５４は、Ｘ−ＤＥＣ１１及び１２が有するレベルシフタに接続される。ＨＶライン４５４は、例えば、３本ある（ＨＶ１ライン、ＨＶ２ライン、ＨＶ３ライン）。ＨＶラインも、Ｘ−ＤＥＣ１１及び１２に共通である。
【００６０】
Ｘライン４５５Ａ〜４５５Ｅは、外部システム１０１から入力されたワードラインアドレス信号のデコード済みの信号のうちブロックの選択／非選択に利用される信号が流れる信号ラインである。本実施例では、下記の種類のＸライン：
（＊）ＸＡ＜７：０＞が流れる８本のＸＡライン４５５Ａ；
（＊）ＸＢ＜７：０＞が流れる８本のＸＢライン４５５Ｂ；
（＊）ＸＣ＜７：０＞が流れる８本のＸＣライン４５５Ｃ；
（＊）ＸＤ＜３：０＞が流れる４本のＸＤライン４５５Ｄ；
（＊）ＸＥ＜７：０＞が流れる８本のＸＥライン４５５Ｅ、
がある。ＸＡライン４５５Ａ〜ＸＤライン４５５ＤがロングＸ−ＤＥＣ１１に接続され、ＸＢライン４５５Ｂ〜ＸＥライン４５５ＥがショートＸ−ＤＥＣ１２に接続される。
【００６１】
図５は、フラッシュメモリ装置１０３が有する要素を詳細に示す。
【００６２】
フラッシュメモリ装置１０３は、例えば、コマンドデコーダ３０１、メモリコアコントローラ３０３、アドレスラッチ／コマンドジェネレータ３０５、センスアンプコントローラ３０７、Ｉ／Ｏ（Input/Output）バッファ３１１、ラッチ３１３、キャッシュ領域３１５、及びＹ−ＤＥＣ３１７を備える。
【００６３】
コマンドデコーダ３０１は、／ＲＥ（リードイネーブル）ピン（１つの外部端子２０７）を通じて入力される／ＲＥ信号がHighになったときに（リードコマンドが入力されたときに）、そのことを意味する所定の信号（以下、リード信号）をメモリコアコントローラ３０３に入力する。
【００６４】
メモリコアコントローラ３０３は、リード信号が入力された場合、Ｙ−ＤＥＣ３１７及びＸ−ＤＥＣ１１及び１２を、リードのための状態にする。
【００６５】
ＤＱピン（１つの外部端子２０７）は、リード対象（及びライト対象）のデータが通るピンであるが、ワードラインアドレス信号（外部システム１０１から指定されるワードラインアドレスを表す信号）も通る。ワードラインアドレス信号は、アドレスラッチ／コマンドジェネレータ３０５に格納される。なお、ワードラインアドレス信号が通るアドレスピン（１つの外部端子）が別途用意され、そのアドレスピンをワードラインアドレス信号が通っても良い。
【００６６】
アドレスデコーダ３０９が、上記格納されたワードラインアドレス信号をデコードする。デコード済みの信号は、センスアンプコントローラ３０７、ＸＥ−ＤＥＣ３１９、Ｖｘ−ＤＥＣ２０９、Ｘ−ＤＥＣ１１及び１２、及びＹ−ＤＥＣ３１７に出力される。
【００６７】
センスアンプコントローラ３０７は、アドレスデコーダ３０９からのデコード済み信号を基に、バッファ２０５内の図示しないセンスアンプを制御する。
【００６８】
Ｙ−ＤＥＣ３１７は、ビットラインデコーダであり、アドレスデコーダ３０９からのデコード済み信号を基に、ビットラインを選択する。
【００６９】
Ｖｘ−ＤＥＣ２０９は、入力されたデコード済み信号（ＧＷＬＳ＜３１：０＞）を基に、選択されているワードラインに対応したＶｘライン４５１を介して、選択レベルの電圧信号を供給する。
【００７０】
Ｘ−ＤＥＣ１１又は１２は、入力されたデコード済み信号と、接続されているＶｘライン４５１を流れる電圧信号の電圧レベルとを基に、ワードラインを選択する。
【００７１】
選択されたビットライン及びワードラインがどれであるかに従って、エリア２０１又は２０３からデータがリードされる。リードされたデータは、ページバッファ２０５に一時格納され、その後、バッファ２０５からキャッシュ領域（例えばＳＲＡＭ（Static Random Access Memory））３１５にキャッシュされる。キャッシュ領域３１５内のデータは、ラッチ３１３を介してＩ／Ｏバッファ３１１に格納される。そして、ＤＱピンを介して、Ｉ／Ｏバッファ３１１内のデータが外部システム１０１に出力される。なお、データは、選択ページ（選択されたページ）のみからリードされてもよいし、選択ページを含んだページ群からまとめてデータがリードされた後に選択ページ内のデータが抽出されて外部システム１０１に出力されてもよい。また、ライトの場合は、データは、ＤＱピンを介してＩ／Ｏバッファ３１１に格納され、その後、ラッチ３１３、キャッシュ領域３１５及びページバッファ２０５を通じて、エリア２０１又は２０３のいずれかに書き込まれる。
【００７２】
図６は、ロングＸ−ＤＥＣ１１とロングストリングとの接続を示す。
【００７３】
図６に示すように、１つのロングＸ−ＤＥＣ１１は、ロングストリングエリア２０１内の１個のブロック（以下、図６及び図７の説明において「対象ブロック」と言う）を構成する各ロングストリング６５１に対応している。ロングストリングエリア２０１内の各ブロックは、Ｘ方向に並んだ複数のロングストリング６５１で構成されている。図６に示すように、ロングストリング６５１は、直列に接続された３２個のメモリセルで構成されている。
【００７４】
図７は、ロングＸ−ＤＥＣ１１の構成を示す。
【００７５】
ロングＸ−ＤＥＣ１１は、ＰＲＥＸ−ＤＥＣ５０１と、出力制御回路５０３と、３２個のＷＬドライバ５０５と、ＳＥＬＤ制御回路５０７と、ＳＥＬＳ制御回路５０９とを有する。
【００７６】
ＰＲＥＸ−ＤＥＣ５０１は、対象ブロックの選択／非選択を切り替えるための論理回路である。ＰＲＥＸ−ＤＥＣ５０１は、例えば４入力ＮＡＮＤ回路である。ＰＲＥＸ−ＤＥＣ５０１の４つの入力ピンに、ＸＡ＜７：０＞のうちのいずれか１ビットの値と、ＸＢ＜７：０＞のうちのいずれか１ビットの値と、ＸＣ＜７：０＞のうちのいずれか１ビットの値と、ＸＤ＜３：０＞のうちのいずれか１ビットの値とが入力される。具体的には、ＰＲＥＸ−ＤＥＣ５０１の４つの入力ピンに、ＸＡ＜７：０＞が流れる８本のＸＡラインのうちの１本と、ＸＢ＜７：０＞が流れる８本のＸＢラインのうちの１本と、ＸＣ＜７：０＞が流れる８本のＸＣラインのうちの１本と、ＸＤ＜３：０＞が流れる４本のＸＤラインのうちの１本とが接続される。
【００７７】
出力制御回路５０３には、ＰＲＥＸ−ＤＥＣ５０１からの出力信号（ＳＥＬＢ＿Ｎ）が入力される。出力制御回路５０３は、入力されたＳＥＬＢ＿Ｎの電圧レベルを上げるレベルシフタを有しており、ＳＥＬＢ＿Ｎの電圧レベルを反転して出力する。つまり、ＳＥＬＢ＿ＮがＨ（High）レベルであれば、この回路５０３からの出力信号（ＧＷＬＮ）はＬ（Low）レベルであり、ＳＥＬＢ＿ＮがＬレベルであれば、ＧＷＬＮはＨレベルである。出力制御回路５０３には、ＨＶ１ライン、ＨＶ２ライン及びＨＶ３ラインが接続されている。
【００７８】
ＷＬドライバ５０５は、ワードラインの制御回路である。１つのＷＬドライバ５０５は、トランジスタ（Ｔｒ）５１を有する。Ｔｒ５１のドレインに、Ｖｘ＜３１：０＞のうちのｐＶｘ番目のビットを表す信号が入力されるが流れる３２本のＶｘラインのうちの１本が接続されている。Ｔｒ５１のソースに、対象ブロックに共通の３２本のワードライン（ＷＬ＜３１：０＞）のうちの１本が接続されている。Ｔｒ５１のゲートに、ＧＷＬＮが入力される。
【００７９】
ＳＥＬＤ制御回路５０７（ＳＥＬＳ制御回路５０９）は、ＧＳＥＬＤ（ＧＳＥＬＳ）を介して供給される電圧をＳＥＬＤ（ＳＥＬＳ）に供給するか否かを制御する回路である。ＳＥＬＤ制御回路５０７（ＳＥＬＳ制御回路５０９）は、例えば、直列に接続された２個のトランジスタＴｒ１１及びＴｒ１２（Ｔｒ２１及びＴｒ２２）で構成されている。Ｔｒ１１（Ｔｒ２１）のドレインは、ＧＳＥＬＤライン（ＧＳＥＬＳライン）に接続されている。ＧＷＬＮは、Ｔｒ１１（Ｔｒ２１）のゲートに入力される。Ｔｒ１２（Ｔｒ２２）のソースは、所定のレベル（以下、Ｖｓｓレベル）の電圧信号が出力されるＶｓｓ端子に接続されている、Ｔｒ１２（Ｔｒ２２）のゲートは、ＰＲＥＸ−ＤＥＣ５０１の出力ピンに接続されている。
【００８０】
このロングＸ−ＤＥＣ１１の動作は、次の通りである。
【００８１】
すなわち、対象ブロックが非選択の間（ＸＡ、ＸＢ、ＸＣ及びＸＤの少なくとも１つが“０”の間）、ＳＥＬＢ＿Ｎは、Ｈレベルとなり、ＧＷＬＮが、Ｌレベルとなる。その結果、Ｔｒ１１（Ｔｒ２１）がＯＦＦ、且つ、Ｔｒ１２（Ｔｒ２２）がＯＮとなり、対象ブロックを構成するストリングのＳＥＬＤ（ＳＥＬＳ）には、Ｖｓｓレベルの電圧信号が供給される。
【００８２】
一方、対象ブロックが選択されたときは（ＸＡ、ＸＢ、ＸＣ及びＸＤの全てが“１”のときは）、ＳＥＬＢ＿Ｎは、Ｌレベルとなり、ＧＷＬＮが、Ｈレベルとなる。その結果、Ｔｒ１１（Ｔｒ２１）がＯＮ、且つ、Ｔｒ１２（Ｔｒ２２）がＯＦＦとなり、対象ブロックを構成するストリングのＳＥＬＤ（ＳＥＬＳ）には、ＧＳＥＬＤ（ＧＳＥＬＳ）を介して供給される電圧信号が供給される。また、３２個のＷＬドライバ５０５の全てにおいてトランジスタがＯＮとなるため、Ｖｘラインを介して供給される電圧信号がワードラインに供給される。なお、Ｖｘ＜３１：０＞が流れる３２本のＶｘラインのうちの、選択ワードラインに対応するＶｘラインを介して、選択レベルの電圧信号が供給され、残りのＶｘラインには、非選択レベル（非選択に対応した電圧レベル）の電圧信号が供給される。
【００８３】
図８は、ショートＸ−ＤＥＣ１２とショートストリングとの接続を示す。
【００８４】
１つのショートＸ−ＤＥＣ１２は、ショートストリングエリア２０３内の１個のブロック（以下、図８及び図９の説明において「対象ブロック」と言う）を構成する各ショートストリング９５１に対応している。ショートストリングエリア２０３内の各ブロックは、Ｘ方向に並んだ複数のショートストリング９５１で構成されている。図８に示すように、ショートストリング９５１は、直列に接続された４個のメモリセルで構成されている。
【００８５】
ショートストリング９５１のメモリセル数４は、ロングストリング６５１のメモリセル数３２の８分の１である。このため、本実施例では、ロングストリングエリア２０１内の１個のブロックに対し、ショートストリングエリア２０３内の８個のブロックがあり、それ故、１個のロングＸ−ＤＥＣ１１に対して８個のショートＸ−ＤＥＣ１２がある。
【００８６】
図９は、ショートＸ−ＤＥＣ１２の構成を示す。
【００８７】
１つのショートＸ−ＤＥＣ１２の構成は、ＷＬドライバの数を除いて、ロングＸ−ＤＥＣ１１の構成と同じである。このため、ショートＸ−ＤＥＣ１２を、ロングＸ−ＤＥＣ１１を基に簡単に構成することができる。
【００８８】
以下、ショートＸ−ＤＥＣ１２について、ロングＸ−ＤＣＥ１１との相違点を主に説明する。
【００８９】
ＷＬドライバの数は４である。なぜなら、対象ブロックに共通のワードラインの数は４である（ショートストリング９５１のメモリセル数が４である）ためである。このため、１つのショートＸ−ＤＥＣ１２に接続されるＶｘラインは、Ｖｘ＜３１：０＞が流れる３２本のＶｘラインのうちの４本である。別の言い方をすれば、Ｖｘ＜３１：０＞は、８個のショートＸ−ＤＥＣ１２に接続されており、個々のショートＸ−ＤＥＣ１２に４本ずつＶｘラインが分配されている。
【００９０】
ＰＲＥＸ−ＤＥＣ６０１の４つの入力ピンのうち、３つの入力ピンには、ＸＢ＜７：０＞のうちのいずれか１ビットの値と、ＸＣ＜７：０＞のうちのいずれか１ビットの値と、ＸＤ＜３：０＞のうちのいずれか１ビットの値とが入力される。残りの１つの入力ピンには、ＸＡ＜７：０＞のうちのいずれか１ビットの値ではなく、ＸＥ＜７：０＞のうちのいずれか１ビットの値が入力される。
【００９１】
図１０は、実施例１に係るワードラインアドレスマップを示す。
【００９２】
前述したように、ＸＡ＜７：０＞〜ＸＣ＜７：０＞は、それぞれ８ビットであり、ＸＤ＜３：０＞は、４ビットであり、ＸＥ＜７：０＞は、８ビットである。
【００９３】
このアドレスマップによれば、ロングストリングエリア２０１へのアクセスの場合、ＸＡ＜０＞が必ず“０”である。ＸＡ＜０＞が“０”のときは、ＸＥ＜７：０＞のうちの全てのビット値が“０”である。一方、ショートストリングエリア２０３へのアクセスの場合、ＸＡ＜０＞が必ず“１”である。ＸＡ＜０＞が“１”のときだけ、ＸＥ＜７：０＞のうちの１つのビット値だけが“１”である。
【００９４】
もし、ロングストリングエリア２０１の記憶容量とショートストリング２０３の記憶容量の合計と同じ記憶容量を有するエリア（以下、全体エリア）が、２０４８個のブロックで構成されており、且つ、それら２０４８個のブロックの全てが、３２セルのロングストリングで構成されているならば、ＸＥは無くて良い。なぜなら、それぞれ８ビットのＸＡ〜ＸＣと４ビットのＸＤで、２０４８個のブロックのうちのいずれのブロックも選択することができるからである（１/８ ｘ １/８ ｘ １/８
ｘ １/４＝１/２０４８）。
【００９５】
しかし、全体エリアが、実施例１のように、ロングストリングエリア２０１とショートストリングエリア２０３に区切られた場合、全体エリアにおけるブロックの総数が２０４８を超えることになる。なぜなら、ショートストリングのメモリセル数はロングストリングのメモリ数の１／８であり、故に、エリア２０１の１個のブロック分の容量につき、エリア２０３では、８個のブロックがあるからである。
【００９６】
このため、上述の８ビットのＸＡ〜ＸＣと４ビットのＸＤのみでは、ショートストリングエリア２０３を構成するブロックのうち一部のブロックを選択することができない。
【００９７】
これを解決するための方法として、ショートストリングエリア２０３専用のアドレスマップに従う複数のＸライン（ＸＡ〜ＸＤラインとは別のＸライン）を用意し、且つ、ショートストリングエリア２０３専用のＶｘラインを配し、用意された複数のＸライン及びＶｘラインを利用して、ショートストリングエリア２０３からブロックを選択する方法が考えられる。
【００９８】
本実施例では、その方法を採用することに代えて、ロングストリングエリア２０１のための資源を利用することで設計変更を抑えるための工夫が施されている。その工夫は、例えば下記の通りである。
（工夫１）Ｖｘ＜３１：０＞が、エリア２０１及び２０３に共通である。Ｖｘ＜３１：０＞が、８個のショートＸ−ＤＥＣ１２に接続され、個々のショートＸ−ＤＥＣ１２に４本ずつ分配される。
（工夫２）Ｘラインとして、８本のＸＥライン（８ビットのＸＥ（ＸＥ＜７：０＞））が追加されるだけで、エリア２０１及び２０３からいずれのブロックも選択可能とされる。そのために、ＸＢライン、ＸＣライン及びＸＤラインが、エリア２０１及び２０３に共通とされ、且つ、ショートストリングエリア２０３へのアクセスの場合にだけ、ＸＡ＜０＞が“１”となりＸＥ＜７：０＞のうち１つのビット値だけが“１”とされる。
【００９９】
なお、ＸＡ＜７：０＞において、ショートストリングエリア２０３へのアクセスの場合にだけ“１”とされるビット値（以下、特別ビット値）が１つであるのは、全体エリア（エリア２０１及び２０３で構成されるエリア）の１／８がエリア２０３だからである。つまり、エリア２０３が全体エリアのどの程度の割合を占めているかによって、特別ビット値の数は異なる。例えば、全体エリアの１／４がエリア２０３であれば、特別ビット値の数は２である（例えば、ＸＡ＜１＞及びＸＡ＜０＞が特別ビット値である）。
【０１００】
また、ショートストリングのメモリセル数Ｎ（Ｎは１以上の整数）は、ロングストリングのメモリセル数Ｌ（Ｌは２以上の整数、且つ、Ｌ＞Ｎ）の約数であることが好ましい。
【０１０１】
また、ワードラインアドレスマップは、全体エリアに幾つのブロックが存在するかによって異なる。このため、例えば、エリア２０１及び２０３に共通とされるＸラインの数は、全体エリアを構成するブロックの数によって異なる。
【０１０２】
さて、以下、特別ビット値（ショートストリングエリア２０３へのアクセスの場合にだけ“１”とされるビット値）はＸＡ＜０＞のみであるとして、ＸＥ−ＤＥＣ３１９の構成を説明する。
【０１０３】
ＸＥ−ＤＥＣ３１９は、ＸＡ＜０＞が“０”のときは全てのビット値が“０”であるＸＥ＜７：０＞を生成して出力し、ＸＡ＜０＞が“１”のときは１つのビット値だけが“１”であるＸＥ＜７：０＞を生成して出力するように構成されている。
【０１０４】
図１１は、ＸＥ−ＤＥＣ３１９の構成を示す。
【０１０５】
ＸＥ−ＤＥＣ３１９は、ＷＬ＿Ａｄｄ＜４：２＞を構成する３つのビット値をそれぞれ反転するＮＯＴ回路群９０１を有する。ＷＬ＿Ａｄｄ＜２＞、ＷＬ＿Ａｄｄ＜３＞及びＷＬ＿Ａｄｄ＜４＞がそれぞれ反転された信号を、ＷＬ＿ＡｄｄＢ＜２＞、ＷＬ＿ＡｄｄＢ＜３＞及びＷＬ＿ＡｄｄＢ＜４＞と表す。
【０１０６】
ＸＥ−ＤＥＣ３１９は、ＸＥ＜７：０＞を構成する８つのビット値をそれぞれ出力する８つのＡＮＤ回路９１１〜９１８を有する。各ＡＮＤ回路は、４つの入力ピンを有し、いずれか１つの入力ピンに必ずＸＡ＜０＞が入力され、残りの各入力ピンには、ＷＬ＿Ａｄｄ＜４：２＞のうちの少なくとも１つのビット値、及び／又は、ＷＬ＿ＡｄｄＢ＜４：２＞のうちの少なくとも１つのビット値が入力される。
【０１０７】
図１２は、ＸＥ−ＤＥＣ３１９の真理値表を示す。
【０１０８】
図１１に示す構成により、この図１２が示す真理値表通りの結果が得られる。つまり、ＸＡ＜０＞が“０”のときは、ＸＥ＜７：０＞の全てのビット値が“０”となり、ＸＡ＜０＞が“１”のときは、ＸＥ＜７：０＞における１つのビット値だけが“１”となる。
【０１０９】
ＸＥ−ＤＥＣ３１９の配置として、例えば下記が考えられる。
（第１の配置）ＸＥ−ＤＥＣ３１９は、Ｙ方向に並んだショートＸ−ＤＥＣ１２よりも−Ｙ方向側（例えば、Ｖｘ−ＤＥＣ２０９の近傍（隣）であってＶｘ−ＤＥＣ２０９よりも−Ｙ方向側）に配置される。この場合、８本のＸＥラインがＸＥ−ＤＥＣ３１９から＋Ｙ方向に延びて複数のショートＸ−ＤＥＣ１２へと配される。この第１の配置は、例えば、ＸＥ−ＤＥＣ３１９を配置可能な空き領域がショートＸ−ＤＥＣ１２に無い場合に（例えば、ＰＲＥＸ−ＤＥＣ６０１の近傍に無い場合に）、採用されて良い。
（第２の配置）各ショートＸ−ＤＥＣ１２に、ＸＥ−ＤＥＣ３１９が配置される。この場合、ＷＬ＿Ａｄｄ＜４：２＞が流れる３本のＸラインが＋Ｙ方向に延び複数のショートＸ−ＤＥＣ１２に配される。つまり、第１の配置に比べて、＋Ｙ方向に延ばさなければならないラインの数を少なくすることができる。なお、この第２の配置は、例えば、ＸＥ−ＤＥＣ３１９を配置可能な空き領域がショートＸ−ＤＥＣ１２にある場合に（例えば、ＰＲＥＸ−ＤＥＣ６０１の近傍にある場合に）、採用可能である。
【０１１０】
次に、Ｖｘ−ＤＥＣ２０９を説明する。
【０１１１】
Ｖｘ−ＤＥＣ２０９は、Ｖｘライン毎にＶｘサブＤＥＣを有する。従って、Ｖｘ−ＤＥＣ２０９は、３２本のＶｘラインにそれぞれ対応した３２個のＶｘサブＤＥＣを有する。ＶｘサブＤＥＣの制御により、そのＶｘサブＤＥＣに対応したＶｘラインを介して供給される電圧のレベルが制御される。
【０１１２】
図１３は、Ｖｘ−ＤＥＣ２０９を構成する１つのＶｘサブＤＥＣの構成を示す（ｍは０以上３１以下の整数）。
【０１１３】
ＶｘサブＤＥＣは、Ｖｘ＜ｍ＞に対応する。ＶｘサブＤＥＣ１１０１には、ＧＷＬＳ＜ｍ＞（ＧＷＬＳ＜３１：０＞のうちの１つのビット値）と、ＸＡ＜０＞と、ＸＥ＜ｎ＞（ｎは０以上７以下の整数）とが入力される。ｎとｍの関係は、例えば、ｍ＝ｎ＋８ａであって良い（ａは、０以上３以下の整数）。なお、ａの係数は、ロングストリングのメモリセル数をショートストリングのメモリセル数で割った商であり、それ故、本実施例では８である。
【０１１４】
ＶｘサブＤＥＣ１１０１は、直列に接続されたトランジスタＴｒ３１及びＴｒ３２と、ディスチャージ用のトランジスタＴｒ３３と、レベルシフタ１１０５及び１１０７と、Ｔｒ制御回路１１０３とを有する。Ｔｒ３１のドレインを通じて選択ＷＬ電圧信号（選択ワードライン電圧信号）が供給され、Ｔｒ３２のソースを通じて非選択ＷＬ電圧信号が供給される。
【０１１５】
ＧＷＬＳ＜ｍ＞が、レベルシフタ１１０５を介してＴｒ３１のゲートに入力される。Ｖｘ＜ｍ＞が流れるＶｘラインが選択ワードラインのＶｘラインであれば、ＧＷＬＳ＜ｍ＞はＨレベルであり、Ｖｘ＜ｍ＞が流れるＶｘラインが非選択ワードラインのＶｘラインであれば、ＧＷＬＳ＜ｍ＞はＬレベルである。
【０１１６】
Ｔｒ制御回路１１０３は、Ｔｒ３２のゲートにレベルシフタ１１０７を介して入力される信号ＧＷＬＳＢ＜ｍ＞のレベルを制御する回路である。Ｔｒ制御回路１１０３は、論理回路の集合であり、ＧＷＬＳ＜ｍ＞、ＸＡ＜０＞及びＸＥ＜n＞を入力とし、
【０１１７】
図１４は、図１３のＶｘサブＤＥＣの真理値表を示す。
【０１１８】
図１３に示したＶｘサブＤＥＣ１１０１の構成により、この図１４の真理値表通りの結果が得られる。
【０１１９】
図１３及び図１４によれば、下記の通りの結果が得られることになる。
（ケース１）ロングストリングエリア２０１へのアクセスにおいて、Ｖｘ＜ｍ＞が流れるＶｘラインが、非選択ワードラインに対応している場合、ＸＡ＜０＞、ＸＥ＜ｎ＞、及びＧＷＬＳ＜ｍ＞は“０”となり、ＧＷＬＳＢ＜ｍ＞が“０”となる。このため、Ｔｒ３１がＯＦＦとなり、Ｔｒ３２がＯＮとなり、故に、非選択ＷＬ電圧信号がＶｘ＜ｍ＞として供給される。
（ケース２）ロングストリングエリア２０１へのアクセスにおいて、Ｖｘ＜ｍ＞が流れるＶｘラインが選択ワードラインに対応している場合、ＸＡ＜０＞、ＸＥ＜ｎ＞、及びＧＷＬＳＢ＜ｍ＞は“０”となり、ＧＷＬＳ＜ｍ＞が“０”となる。このため、Ｔｒ３１がＯＮとなり、Ｔｒ３２がＯＦＦとなり、故に、選択ＷＬ電圧信号がＶｘ＜ｍ＞として供給される。
（ケース３）ショートストリングエリア２０３へのアクセスにおいて、Ｖｘ＜ｍ＞が流れるＶｘラインが、非選択ブロックに対応したショートＸ−ＤＥＣ１２に接続されている場合、ＸＡ＜１＞が“１”であるものの、ＸＥ＜ｎ＞、ＧＷＬＳ＜ｍ＞及びＧＷＬＳＢ＜ｍ＞は“０”となる。このため、Ｔｒ３１もＴｒ３２もＯＦＦとなり、故に、Ｖｘ＜ｍ＞がフローティングとなる。
（ケース４）ショートストリングエリア２０３へのアクセスにおいて、Ｖｘ＜ｍ＞が流れるＶｘラインが、選択ブロックにおける非選択ワードラインに接続されている場合、ＸＡ＜１＞、ＸＥ＜ｎ＞及びＧＷＬＳＢ＜ｍ＞が“１”となり、ＧＷＬＳ＜ｍ＞が“０”となる。このため、Ｔｒ３１がＯＦＦとなり、Ｔｒ３２がＯＮとなり、故に、非選択ＷＬ電圧信号がＶｘ＜ｍ＞として供給される。
（ケース５）ショートストリングエリア２０３へのアクセスにおいて、Ｖｘ＜ｍ＞が流れるＶｘラインが、選択ブロックにおける選択ワードラインに接続されている場合、ＸＡ＜１＞、ＸＥ＜ｎ＞及びＧＷＬＳ＜ｍ＞が“１”となり、ＧＷＬＳＢ＜ｍ＞が“０”となる。このため、Ｔｒ３１がＯＮとなり、Ｔｒ３２がＯＦＦとなり、故に、選択ＷＬ電圧信号がＶｘ＜ｍ＞として供給される。
【０１２０】
なお、ケース３では、Ｖｘ＜ｍ＞がフローティングになることに代えて、Ｖｘ＜ｍ＞がＶｓｓ（０Ｖ）とされてよい。その一方法として、例えば、ＶｘサブＤＥＣの構成を図１５に示す構成とする方法が考えられる。
【０１２１】
図１５は、Ｖｘ＜ｍ＞に対応したＶｘサブＤＥＣの構成の変形例を示す。
【０１２２】
すなわち、ソースがＶｓｓ（０Ｖ）に接地されているＴｒ３３のゲートに、レベルシフタ１３０１を介して、ディスチャージ制御論理回路１３０２が接続される。この回路１３０２には、ＸＡ＜１＞、ＸＥ＜ｎ＞及びＧＷＬＳＢ＜ｍ＞が入力される。この回路１３０２は、ＸＡ＜１＞が“１”であり、且つ、ＸＥ＜ｎ＞及びＧＷＬＳＢ＜ｍ＞が“０”の場合に、Ｈレベルの信号（“１”）を出力するように構成されている。このため、上記ケース３では、Ｔｒ３３がＯＮとなり、Ｖｘ＜ｍ＞は０Ｖの電圧信号となる。
【０１２３】
なお、隣り合う２本のＶｘラインの一方のＶｘラインを介して供給される電圧信号が必ず０Ｖの電圧信号となるように、Ｖｘラインがレイアウトされてよい。つまり、非使用のＶｘラインがシールドラインの代わりとして使用されてよい。
【０１２４】
以上が、実施例１についての説明である。なお、本実施例において、図３Ｅに例示したように３以上のメモリセルアレイ（コアアレイ）が配置されている場合には、ワードラインアドレスのデコード済み信号における特定の２ビット以上の部分で、ブロックが選択されるべきエリアが表されても良い。
【実施例２】
【０１２５】
以下、本発明の実施例２を説明する。その際、実施例１との相違点を主に説明し、実施例１との共通点については説明を省略或いは簡略する。
【０１２６】
図１６は、実施例２に係る、ロングＸ−ＤＥＣ及びショートＸ−ＤＥＣに関わる配線を示す。
【０１２７】
１個のショートＸ−ＤＥＣ１５０１がショートストリングエリア２０３内の８個のブロックに共通している。すなわち、エリア２０３内の８個のブロック毎に、ショートＸ−ＤＥＣ１５０１が設けられている。各ショートＸ−ＤＥＣ１５０１に、Ｖｘ＜３１：０＞が流れる３２本のＶｘライン４５１が接続される。ショートストリングエリア２０３内のブロックが選択されている場合には、その選択されているブロックに共通の４本のワードラインに対応した４本のＶｘラインを介して供給されるＶｘだけが、選択ＷＬ電圧信号である。
【０１２８】
本実施例では、Ｙ方向に並ぶショートＸ−ＤＥＣ１５０１が占める面積を、実施例１でＹ方向に並ぶショートＸ−ＤＥＣ１２が占める面積よりも小さくすることができる。
【０１２９】
８個のＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３が設けられる。「８」という数値は、ロングストリングのメモリセル数３２をショートストリングのメモリセル数４で割った商である。８個のＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３は、全てのショートＸ−ＤＥＣ１５０１に共通である。
【０１３０】
ＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３は、ＧＳＥＬＤライン（ＧＳＥＬＳライン）を介して供給される電圧信号を、そのドライバ１５０３に対応するブロックにおけるＳＥＬＤ（ＳＥＬＳ）に供給するか否かを制御するドライバ（回路）である。ＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３は、そのドライバ１５０３に対応するブロックが選択されている場合、そのブロックを構成するショートストリングのＳＥＬＤ及びＳＥＬＳに、ＧＳＥＬＤライン（ＧＳＥＬＳライン）を介して供給される電圧信号を供給する。ＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３には、ＸＢ＜７：０＞のいずれか１本、ＸＣ＜７：０＞のいずれか１本、ＸＤ＜３：０＞のいずれか１本、及びＸＥ＜７：０＞のいずれか１本が入力に接続される。本実施例では、ＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３は、ショートＸ−ＤＥＣ１５０１よりも−Ｙ方向側に配置される。ＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３からＳＥＬＤ（ＳＥＬＳ）へのラインは、そのドライバ１５０３から＋Ｙ方向に延び、そのドライバ１５０３に対応するショートＸ−ＤＥＣ１５０１を経由して＋Ｘ方向（又は−Ｘ方向）に延びて、ＳＥＬＤ及びＳＥＬＳへと配される。なお、各ショートＸ−ＤＥＣ１５０１又は各ＤＥＣ１５０１の近傍に、８個のＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３が設けられてもよい。この場合、ドライバ１５０３からショートＸ−ＤＥＣ１５０１へと延ばすラインを不要とすることができる。
【０１３１】
図１７は、ショートＸ−ＤＥＣ１５０１とショートストリングとの接続を示す。
【０１３２】
前述したように、８個のブロックに１個のショートＸ−ＤＥＣ１５０１が共通している。１個のブロックは４本のワードラインを共通にしているため、Ｘ−ＤＥＣ１５０１には、３２本のワードライン（４本のワードライン×８個のブロック）が接続されている。
【０１３３】
図１８は、ＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３の構成を示す。
【０１３４】
前述したように、８個のＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３が、複数のショートＸ−ＤＥＣ１５０１に共通しており、Ｙ方向に並んだ複数のショートＸ−ＤＥＣ１５０１よりも−Ｙ方向側に設けられている。このため、８個のＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３から延びた８本のＳＥＬＤライン（ＳＥＬＤ＜７：０＞）及び８本のＳＥＬＳライン（ＳＥＬＳ＜７：０＞）が、＋Ｙ方向へと延ばされる。ＳＥＬＤラインは、ＳＥＬＤへと配される信号ラインであり、ＳＥＬＳラインは、ＳＥＬＳへと配される信号ラインである。８個のＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３が各ショートＸ−ＤＥＣ１５０１に設けられれば、ＳＥＬＤ＜７：０＞及びＳＥＬＳ＜７：０＞の＋Ｙ方向への延長は不要になる。
【０１３５】
ＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３の構成は、実施例１におけるショートＸ−ＤＥＣ１２から８個のＷＬドライバを除いた構成とほぼ同じである。つまり、ＳＥＬＤＳＥＬＳ＿ＤＲＶ１５０３は、入力された信号ＸＢ、ＸＣ、ＸＤ及びＸＥに応じて、ＧＳＥＬＤ（ＧＳＥＬＳ）を介して供給される電圧信号を供給する。
【０１３６】
なお、ＳＥＬＤ及びＳＥＬＳは、共通のドライバ１５０３で制御されるが、ＳＥＬＤを制御するドライバとＳＥＬＳを制御するドライバが独立して設けられてもよい。この場合、ＳＥＬＤ及びＳＥＬＳのタイミングの微調整が可能となるので、リードの高速化により貢献することが期待できる。なお、ＳＥＬＳを制御するドライバとＳＥＬＳを制御するドライバを別々に設けることは、ロングＸ−ＤＥＣ１１及びショートＸ−ＤＥＣ１２のうちの少なくとも一方にも適用されてよい。
【実施例３】
【０１３７】
実施例１及び２では、ワードラインアドレスのデコード済み信号ＸＡ＜０＞が“１”になったときにだけ、ＸＥ＜７：０＞のいずれか１つが“１”になることで、ショートストリングエリア２０３からブロックが選択される。つまり、実施例１及び２では、外部システム１０１から与えられるワードラインアドレスによって、エリア２０１と２０３のどちらからブロックを選択するかが決定される。
【０１３８】
実施例３では、ロングストリングエリア２０１とショートストリングエリア２０３のどちらからブロックを選択するかを表す信号であるエリア選択信号（ＡＳ（Area Select signal））が流れる信号ライン（ＡＳライン）が設けられる。そして、それに伴い、実施例３では、ＸＡラインは７本とされる（ＸＡ＜６：０＞）。
【０１３９】
図１９は、実施例３に係るワードラインアドレスマップと、ＡＳの信号レベルとの関係を示す。
【０１４０】
本実施例でも、ショートストリングエリア３０１は全体エリアの１／８である。このため、ＷＬ＿Ａｄｄ＜１５：１３＞が＜１，１，１＞の時は、アドレス空間が存在しない。そこで、ＸＡ＜７＞のＸラインの代わりに、ＡＳラインが設けられる。
【０１４１】
ＡＳが“０”の場合、ロングストリングエリア２０１からブロックが選択される。ＡＳが“０”のときは、ＸＡ＜６：０＞、ＸＢ＜７：０＞、ＸＣ＜７：０＞及びＸＤ＜３：０＞のそれぞれについて、いずれか１つのビット値が“１”となり、ＸＥ＜７：０＞を構成する全てのビット値が“０”となる。
【０１４２】
一方、ＡＳが“１”の場合、ショートストリングエリア２０３からブロックが選択される。ＡＳが“１”のときは、Ｘ＜６：０＞を構成する全てのビット値が“０”となり、ＸＢ＜７：０＞、ＸＣ＜７：０＞、ＸＤ＜３：０＞及びＸＥ＜７：０＞のそれぞれについて、いずれか１つのビット値が“１”となる。
【０１４３】
つまり、本実施例では、実施例１で説明した特別ビット値（ショートストリングエリア２０３へのアクセスの場合にだけ“１”とされるビット値）が、ＸＡ＜０＞ではなく、ＡＳである。従って、ＡＳラインの数は、エリア２０３が全体エリアのどの程度の割合を占めているかによって異なる。例えば、全体エリアの１／４がショートストリングエリア２０３であれば、ＡＳラインの数は２である。
【０１４４】
なお、特別ビット値の数（特別ビット値が流れるラインの数）は、必ずしも、全体エリアに対するショートストリングエリア２０３の割合に基づいていなくても良い。
【０１４５】
図２０は、実施例３に係るフラッシュメモリシステムを示す。
【０１４６】
本実施例では、アクセスコマンドの際に所定の外部端子が検出されたか否かによって、ＡＳの信号レベルが切り替えられる。具体的には、例えば、図２０に示すように、フラッシュメモリ装置１９０３に、ＡＳの信号レベルの切り替えを行う回路であるＡＳ＿ＤＲＶ１９０１が設けられる。ＡＳラインは、ＸＥ−ＤＥＣ３１９に、ＸＡ＜０＞の代わりに接続される。また、ＡＳラインは、ＶＸ−ＤＥＣ２０９に、ＸＡ＜０＞の代わりに接続される。なお、本実施例及び以下の実施例４〜６では、ＡＳの値が、ＡＳ＿ＤＲＶによって制御されるとするが、ＡＳ＿ＤＲＶの機能はいずれかの既存の回路に組み込まれてもよく、その場合、ＡＳラインは、その既存の回路に配されてもよい。
【０１４７】
本実施例では、ＡＳ＿ＤＲＶ１９０１は、外部システム２０５１に接続されている複数の外部端子のうち検出された外部端子が所定の外部端子２０５２か否かに応じて、ＡＳの信号レベルを切り替える。具体的には、例えば、外部システム２０５１は、ショートストリングエリア２０３からデータをリードするために、複数の外部端子のうちの所定の外部端子２０５２から出力される信号のレベルを変える（例えばＨレベルからＬレベルに変える）。
【０１４８】
図２１は、実施例３に係るＡＳ切替処理のフローを示す。
【０１４９】
図２１に示すように、ＡＳ＿ＤＲＶ１９０１は、所定の外部端子２０５２から出力される信号のレベルの変化を検出した場合（例えば所定の外部端子２０５２を介してアクセスコマンドを受信した場合）（Ｓ１８０１：ＹＥＳ）、ＡＳ“１”を出力する（Ｓ１８０２）。ＡＳ“１”が出力された場合、ショートストリングエリア２０３からデータがリードされ、外部システム２０５１へと出力される。一方、ＡＳ＿ＤＲＶ１９０１は、そのような変化を検出しなかった場合、ＡＳ“０”を出力する。ＡＳ“０”が出力された場合、ロングストリングエリア２０１からデータがリードされ、外部システム２０５１へと出力される。
【０１５０】
このＡＳ切替処理の具体例は、例えば下記の通りである。
（＊）第１の外部端子（例えばＣＳ０端子）の信号レベルが所定レベル（例えばＬレベル）になったことが検出された場合（例えばＴｈ１回（Ｔｈ１は自然数）検出された場合）、ＡＳが“１”とされる。第２の外部端子（例えばＣＳ１端子）の信号レベルが所定レベル（例えばＬレベル）になったことが検出された場合（例えばＴｈ２回（Ｔｈ２は自然数）検出された場合）、ＡＳが“０”とされる。
（＊）外部システムのブートの際には、システムチェック等の目的で制御データが外部システムによってリードされる。そこで、外部システムのブートの際に特有の外部端子の信号レベルが変化したことが検出された場合（例えばＴｈ３回（Ｔｈ３は自然数）検出された場合）、ＡＳが“１”とされ、その変化が検出されなかった場合、ＡＳが“０”とされる。特有の外部端子としては、例えば、ＲＥトグル（リードトグル）用の端子、ＲＤＹ／ＢＳＹ端子、及びＣＥ端子のうちの少なくとも１つが考えられる。
【０１５１】
以上が、実施例３についての説明である。なお、例えば、図３Ｅに示すように、３つ以上のエリア（メモリセルアレイ）が配置されている場合には、ＡＳが２ビット以上で表現されてよい。例えば、前述の第１及び第２の外部端子とは別の外部端子の信号レベルが所定レベル（例えばＬレベル）になったことが検出された場合、２ビット以上であるＡＳが、ミドルストリングエリアに対応した値になってよい。この場合、ミドルストリングエリアからデータがリードされる。
【実施例４】
【０１５２】
図２２は、実施例４に係るフラッシュメモリシステムを示す。
【０１５３】
実施例４でも、ＡＳの値を基に、エリア２０１と２０３のどちらからブロックを選択するかが決定される。実施例４では、図２２に示すように、フラッシュメモリ装置２００５内に、エリア２０１及び２０３とは別の不揮発性の記憶領域（以下、「ＣＡＭ」と表記する）２００３が設けられており、ＣＡＭ２００３に格納されている情報（以下、制御情報）を基に、ＡＳの値が制御される。具体的には、例えば、図２２に示すように、ＣＡＭ２００３内の制御情報は、外部システム２００１からのコマンドで書き換えられる。
【０１５４】
図２３は、実施例４に係るＡＳ切替処理のフローを示す。
【０１５５】
ＡＳ＿ＤＲＶ２００１は、制御情報が、ショートストリングエリア２０３を表していれば（Ｓ２０１１：ＹＥＳ）、ＡＳ“１”を出力する。一方、制御情報が、ロングストリングエリア２０１を表していれば（Ｓ２０１１：ＮＯ）、ＡＳ＿ＤＲＶ２００１は、ＡＳ“０”を出力する。
【０１５６】
例えば、制御情報は、デフォルトではショートストリングエリアを表して良い。或いは、外部システム２００１が、ブートの際に、ショートストリングエリアを表す制御情報をＣＡＭ２００３に書いてよい。外部システム２００１は、例えば、ブートしてからデータをＴｈ４回（Ｔｈ４は自然数）リードしたら、ロングストリングエリアを表す制御情報をＣＡＭ２００３に書いてよい。
【０１５７】
以上が、実施例４についての説明である。なお、例えば、図３Ｅに示すように、３つ以上のエリア（メモリセルアレイ）が配置されている場合には、ＣＡＭ２００３には、それら３つ以上のエリアのうちの選択されたエリアを表す制御情報が外部システム２００１によって書き込まれる。
【０１５８】
なお、本実施例では、制御情報は、不揮発性の記憶領域に格納されるが、揮発性の記憶領域に格納されても良い。
【実施例５】
【０１５９】
図２４は、実施例５に係るフラッシュメモリシステムを示す。
【０１６０】
実施例５でも、ＡＳの値を基に、エリア２０１と２０３のどちらからブロックを選択するかが決定される。実施例５では、外部システムからのコマンドが特殊コマンドか否かに応じて、ＡＳの値が制御される。図２４に示すように、外部システム２１０１が、エリア２０１及び２０３のどちらにアクセスするかに応じて、特殊なアクセスコマンドと非特殊なアクセスコマンドのどちらをフラッシュメモリ装置２１０３に送信するかを制御する。
【０１６１】
図２５は、実施例５に係るＡＳ切替処理のフローを示す。
【０１６２】
図２５に示すように、外部システム２１０１からのアクセスコマンドが特殊なアクセスコマンドの場合（Ｓ２１０１：ＹＥＳ）、ＡＳ＿ＤＲＶが、ＡＳ“１”を出力する（Ｓ２１０２）。一方、外部システム２１０１からのアクセスコマンドが非特殊なアクセスコマンド（例えば一般的なＳＣＳＩアクセスコマンド）の場合（Ｓ２１０１：ＮＯ）、ＡＳ＿ＤＲＶが、ＡＳ“０”を出力する（Ｓ２１０３）。アクセスコマンドが特殊か非特殊であるかは、例えば、コマンドデコーダで検出されてよい。その検出結果を表す信号がＡＳ＿ＤＲＶに入力されることで、ＡＳを“１”にするか“０”にするかがＡＳ＿ＤＲＶによって制御されてよい。
【０１６３】
実施例５によれば、エリアの種類毎にアクセスコマンド種類があり、アクセスコマンドの種類で、ロングストリングエリアとショートストリングエリアのどちらにアクセスされるかが選択される。このため、指定するワードラインアドレスを構成するビット値の数が少なくなると考えられ、故に、高速なリードが期待できる。
【０１６４】
実施例５のバリエーションとして、例えば下記が考えられる。
（＊）トグル方式によるＡＳ制御が考えられる。例えば、特殊なアクセスコマンド（又は所定の外部ピンのトグル）を受信した回数がＴｈ５回（Ｔｈ５は自然数）以下である場合には、ＡＳ“１”が出力され、特殊なアクセスコマンド（又は所定の外部ピンのトグル）を受信した回数がＴｈ５回を超えた場合には、ＡＳ“０”が出力されてよい。
（＊）外部システム１０１が、ショートストリングエリアにアクセスする場合に、アクセスコマンドの送信前に特殊コマンドをフラッシュメモリ装置に送信し、その次に、アクセスコマンドをフラッシュメモリ装置に送信してよい。フラッシュメモリ装置では、特殊コマンドの次にアクセスコマンドが受信された場合、ＡＳ“１”が出力され、特殊コマンドを受けることなくアクセスコマンドが受信された場合、ＡＳ“０”が出力されてよい。
（＊）ブート時、何もコマンド入れないで、所定の外部ピンのトグルでアドレスの先頭からデータを出力できるシステムにおいて、所定の外部ピンのトグルの回数（閾値）が予め設定されている。システムの起動直後は、ショートストリングエリアからデータ（例えばブートコード）が出力され、所定の外部ピンのトグルの回数が予め設定されている回数に達した場合、コマンドを受け付けて、ロングストリングエリアとショートストリングエリアの任意のエリアにアクセス可能となる。
【０１６５】
以上が、実施例５についての説明である。なお、例えば、図３Ｅに示すように、３つ以上のエリア（メモリセルアレイ）が配置されている場合には、リードコマンドの種類が３種類以上用意され、どの種類のリードコマンドを送信するかで、どのエリアからデータをリードするかが選択されても良い。
【実施例６】
【０１６６】
図２６は、実施例６に係るフラッシュメモリシステムを示す。
【０１６７】
実施例６でも、ＡＳの値を基に、エリア２０１と２０３のどちらからブロックを選択するかが決定される。実施例６では、リードコマンド受信回数がＴｈ６回（Ｔｈ６は自然数）までは、ショートストリングエリア２０３が決定され、リードコマンド受信回数がＴｈ６回を超えていれば、ロングストリングエリア２０１が決定される。
【０１６８】
例えば、フラッシュメモリ装置２６５３が、チェック回路２６５０を有する。チェック回路２６５０は、カウンタ制御回路２６５３とカウンタ２６５４とを有する。カウンタ制御回路２６５３は、外部システム２６５１からのリードコマンド（又はＲＥＢ（Read Enable Bar）信号）が検出された場合、そのコマンド（又はＲＥＢ信号）の検出回数を表すカウント値Ｃをカウンタ２６５４に更新させる。カウント値Ｃは、例えば所定の記憶領域（レジスタ）にあり、外部システム２６５１がブートしてからのリードコマンド受信回数を表す。そのため、例えば、外部システム２６５１のブート時に発生する信号（例えば、パワーオン信号）又はＲＥＳＥＴ信号が所定のカウンタ制御回路２６５３で検出された場合、カウンタ制御回路２６５３は、カウンタ２６５４にカウント値０を（ゼロ）にリセットさせても良い。つまり、この実施例では、外部システム２６５１がブートしてから所定回数までのリードコマンドではショートストリングエリア２０３からデータがリードされ、その後のリードコマンドではロングストリングエリア２０１からデータがリードされることになる。これは、例えば、シャドウイング（ブート時に外部システム２６５１の揮発性メモリ（例えばＲＡＭ（Random Access Memory）に制御データをコピーすること)を行っているフラッシュメモリシステムで有効である。
【０１６９】
なお、チェック回路２６５０は外部システム２６５１が有しても良い。
【０１７０】
図２７は、実施例６に係るＡＳ切替処理のフローを示す。
【０１７１】
カウンタ制御２６５３は、リードコマンド又はＲＥＢ信号を検出した場合（Ｓ２２０１：ＹＥＳ）、カウンタ２６５４によってカウント値Ｃを１インクリメントさせる（Ｓ２２０２）。カウンタ制御２６５３は、更新後のカウント値ＣとＴｈ６とを比較し、比較の結果を表す信号をＡＳ＿ＤＲＶ２６７１に入力する（Ｓ２２０３）。カウント値ＣがＴｈ６以下であれば（Ｓ２２０３：ＹＥＳ）、ＡＳ＿ＤＲＶ２６７１が、ＡＳ“１”を出力する（Ｓ２２０４）。カウント値ＣがＴｈ６を超えていれば（Ｓ２２０３：ＮＯ）、ＡＳ＿ＤＲＶ２６７１が、ＡＳ“０”を出力する（Ｓ２２０５）。
【０１７２】
なお、Ｓ２２０３の判断は、一度でもカウント値ＣがＴｈ６を超えていることが検出された場合には、行われなくてもよい。例えば、カウント値ＣがＴｈ６を超えていることが検出されたときにフラグを立てることで、以後、リードコマンド又はＲＥＢ信号が検出されても、Ｓ２２０３を行うことなくＡＳ“０”が出力されてよい。
【０１７３】
以上が、実施例６についての説明である。なお、例えば、図３Ｅに示すように、３つ以上のエリア（メモリセルアレイ）が配置されている場合には、カウント値Ｃの閾値が２つ以上も受けられても良い。例えば、カウント値Ｃが第１の閾値以下の場合には、ショートストリングエリアからデータがリードされ、カウント値Ｃが第１の閾値より大きく第２の閾値未満の場合には（第２の閾値＞第１の閾値）、ミドルストリングエリアからデータがリードされ、カウント値Ｃが第２の閾値より大きい場合には、ロングストリングエリアからデータがリードされて良い。
【０１７４】
なお、実施例３〜６のうちの少なくとも１つの実施例において、例えば下記の起動が可能である。
【０１７５】
ショートストリングエリア２０３が、外部システム（又はフラッシュメモリシステム）の起動の際にリードされるデータ（起動コードデータ）が格納されている。外部システム（又はフラッシュメモリシステム）の起動時に、ショートストリングエリア２０３内の起動コードデータに最初にアクセスされる。そして、外部システム（又はフラッシュメモリシステム）の起動後に、外部システム（例えば、フラッシュメモリ装置のコントローラ）が、起動コードデータに基づいて、ロングストリングエリア２０１又はショートストリングエリア２０３へのアクセス開始が可能となる。
【実施例７】
【０１７６】
図２８は、実施例７に係るフラッシュメモリシステムを示す。以下の説明では、インターフェイス回路を「Ｉ／Ｆ」と略記する。
【０１７７】
フラッシュメモリ装置として、ＮＯＲ型のフラッシュメモリセルアレイとＮＡＮＤ型のフラッシュメモリセルアレイとを有する装置が知られている。この装置にデータをライト／リードすることができる外部システム２３０１には、例えば、ＮＡＮＤ用の外部Ｉ／Ｆ（ＮＡＮＤ＿Ｉ／Ｆ）２３２１と、ＮＯＲ用の外部Ｉ／Ｆ（ＮＯＲ＿Ｉ／Ｆ）２３２３とが設けられている。
【０１７８】
実施例７では、外部システム２３０１が有するＮＡＮＤ＿Ｉ／Ｆ２３２１とＮＯＲ＿Ｉ／Ｆ２３２３を有効に利用するために（言いかえれば、そのような２種類のＩ／Ｆを有する外部システム２３０１との互換性があるようにするために）、フラッシュメモリ装置２３０３に、２種類の外部Ｉ／Ｆが設けられる。具体的には、ロングストリングエリア２０１用の外部Ｉ／Ｆであるロング＿Ｉ／Ｆ２３１１と、ショートストリングエリア２０３用の外部Ｉ／Ｆであるショート＿Ｉ／Ｆ２３１３とが設けられる。各Ｉ／Ｆ２３１１、２３１３は、複数の外部端子を有する。
【０１７９】
ロング＿Ｉ／Ｆ２３１１に、ＮＡＮＤ＿Ｉ／Ｆ２３２１が電気的に接続され、ショート＿Ｉ／Ｆ２３１３に、ＮＯＲ＿Ｉ／Ｆ２３２３が電気的に接続される。このため、ＮＡＮＤ＿Ｉ／Ｆ２３２１を介して出力されたアクセスコマンドは、ロング＿Ｉ／Ｆ２３１１で受信され、そのアクセスコマンドの処理では、必ず、ロングストリングエリア２０１にアクセスされる。一方、ＮＯＲ＿Ｉ／Ｆ２３２３を介して出力されたアクセスコマンドは、ショート＿Ｉ／Ｆ２３１３で受信され、そのアクセスコマンドの処理では、必ず、ショートストリングエリア２０３にアクセスされる。
【０１８０】
以上が、実施例７についての説明である。なお、例えば、図３Ｅに示すように、３つ以上のエリア（メモリセルアレイ）が配置されている場合には、フラッシュメモリ装置２３０３に、それら３つ以上のエリアに対応した３つ以上の外部Ｉ／Ｆが用意されて良い。また、実施例７では、ロングストリングエリア２０１用のアドレスマップ（アドレス空間）とショートストリングエリア２０３用のアドレスマップが別々に設けられて良い。すなわち、実施例１〜６のようなＸＥラインは無くて良い。また、実施例７では、特別ビット値（ショートストリングエリア２０３へのアクセスの場合にだけ“１”とされるビット値）は無くて良い。
【実施例８】
【０１８１】
図２９は、実施例８に係るセルアレイ構造を示す。
【０１８２】
フラッシュメモリ装置は、３２セルストリング（メモリセル数が３２のストリング）で構成されたエリア（セルアレイ）２０１と、４セルストリングで構成されたエリア（セルアレイ）２０３の他に、第１種の１セルストリング構成されたエリア（セルアレイ）２４０１と、第２種の１セルストリングで構成されたエリア（セルアレイ）２４０３とを備える。本実施例では、前述したショートストリングエリア２０３が、ミドルストリングエリアであり、エリア２４０１及び２４０３が、ショートストリングエリアである。
【０１８３】
第１種の１セルストリング２９５１を構成する１個のメモリセルの両端には、ＳＥＬＤ及びＳＥＬＳが接続されている。一方、第２種の１セルストリング２９５３を構成する１個のメモリセルには、ＳＥＬＤ及びＳＥＬＳが接続されていない。つまり、実施例８では、ＳＥＬＤ及びＳＥＬＳの無い１セルストリング２９５３で構成されたショートストリングエリア２４０３が設けられている。
【０１８４】
例えば、制御データのプログラムが、１本のワードラインで十分まかなえることもあり得る。この場合、１セルストリングで構成されたエリアが用意されれば良い。一般に、ストリングは、直列に接続された複数のメモリセルがＳＥＬＤ及びＳＥＬＳで挟まれた構成である。
【０１８５】
しかし、本実施例では、ＳＥＬＤ及びＳＥＬＳの無い前述した第２種の１セルストリング２９５３を採用することが可能である。例えば、フラッシュメモリ装置のセルアレイ構造として、ロングストリングエリア２０１と、第２種の１セルストリング２９５１で構成されたショートストリングエリア２４０３のみとすることも可能である。
【０１８６】
エリア２４０３には、ＳＥＬＤ及びＳＥＬＳが無いので（１セルストリングを構成するトランジスタの数を１つだけにすることができるので）、エリア２４０３の面積はエリア２４０１の面積よりも小さくて済む。
【０１８７】
なお、第２種の１セルストリング２９５３の動きとしては、例えば、その第２種の１セルストリング２９５３に対応したワードラインが非選択であれば、そのワードラインのＷＬ電圧は０Ｖ（非導通状態）とされ、リード時に（選択時に）、ＳＥＬＤ及びＳＥＬＳに供給される電圧と同じ大きさの電圧（例えば２．５Ｖ）が供給されてよい。また、第２種の１セルストリング２９５３内のデータの消去の際には、その１セルストリング２９５３を含んだウェルに高い電圧（例えば２０Ｖ）が印加され、その１セルストリングを通るワードラインにのみＷＬ電圧０Ｖが印加される（ウェルのうちの他のワードラインはフローティングとなる）。このように、ＳＥＬＤ及びＳＥＬＳの無い１セルストリング２９５３で構成されたエリアであっても、他のエリアと同様のＮＡＮＤ制御を行うことができる。
【０１８８】
第２種の１セルストリング２９５３のメモリセルは、例えば、不揮発性のＳＥＬＤ及びＳＥＬＳと同じトランジスタであっても良いし、他種のストリングを構成するメモリセルと同じトランジスタであっても良い。
【実施例９】
【０１８９】
実施例９では、一つのリードコマンド（一つのワードラインアドレス指定）で、シーケンシャルリードが行われる。具体的には、ショートストリングエリアからのデータのリードとロングストリングエリアからのデータのリードがシーケンシャルに行われる。
【０１９０】
図３０は、実施例９に係るシーケンシャルリードの概要を示す。
【０１９１】
シーケンシャルリードでは、ショートストリングエリア２０３からリードされバッファ２０５に格納されているデータが、バッファ２０５からキャッシュ領域３１５に出力され且つキャッシュ領域３１５からＤＱピンに出力されている間に（又は、出力され終えた後、直ちに）、ロングストリングエリア２０１からデータがリードされバッファ２０５に格納される。そして、ショートストリングエリア２０３からリードされたデータが全てＤＱピンへと出力され終えたら、ロングストリングエリア２０１からリードされたデータがバッファ２０５からキャッシュ領域３１５に出力され、その後、そのデータがキャッシュ領域３１５からＤＱピンに出力される。
【０１９２】
また、リードコマンドにおいてシーケンシャルリード用のワードラインアドレスが指定されている場合、シーケンシャルリードとなるので、下記の順番で処理が行われる。
（１）時刻ｔ１から時刻ｔ２にかけて、ショートストリングエリア２０３から２ＫＢのデータ（以下、データＳ）がリードされページバッファ２０５に格納される。
（２）時刻ｔ２から時刻ｔ３にかけて、データＳがバッファ２０５からキャッシュ領域３１５に出力される。
（３´）時刻ｔ２で（又は、データが出力され終えた時刻ｔ３で）、ロングストリングエリア２０３から２ＫＢのデータ（以下、データＬ）をリードすることが開始される。すなわち、バッファ２０５からキャッシュ領域３１５へのデータＳの転送が終わる前に、データＬのバッファ２０５への格納が開始され得る。しかし、データＬによってデータＳは破壊されない。
（３）時刻ｔ３から時刻ｔ５にかけて、データＳがキャッシュ領域３１５からＤＱピンに出力される。この間に、外部システム１０１が、データＳを受ける。なお、時刻ｔ２（又は時刻ｔ３）で開始されたデータＬのリードが、時刻ｔ３と時刻ｔ５との間である時刻ｔ４で終了する。このように、時刻ｔ２（又はｔ３）〜時刻ｔ５において行われるデータＳの出力で、データＬのリードにかかった時間が、外部システム１０１に対して隠蔽される。
（４）時刻ｔ５から時刻ｔ６にかけて、データＳがバッファ２０５からキャッシュ領域３１５に出力される。
（５）時刻ｔ６から時刻ｔ７にかけて、データＬがキャッシュ領域３１５からＤＱピンに出力される。この間に、外部システム１０１が、データＬを受ける。従って、図示の例によれば、外部システム１０１がデータＬを待つ時間は、データＬのリードにかかった時間ではなく、それよりも短い時間（キャッシュ領域３１５への転送時間（ｔ５〜ｔ６））である。
【０１９３】
これにより、外部システム１０１にとって、リードコマンドを送信してから最初にデータを受信するまでの時間は短い。なぜなら、最初は、ショートストリングエリア２０３からデータがリードされるからである。また、外部システム１０１には、ロングストリングエリア２０１からのデータのリードに要する時間は隠蔽される。なぜなら、ロングストリングエリア２０３からのデータのリードは、ショートストリングエリア２０３からリードされたデータがバッファ２０５からＤＱピンへと出力されている間（又は、出力され終えた後、直ちに）に行われるからである。
【０１９４】
また、本実施例では、ページバッファ２０５のサイズを、ページサイズ（例えば４ＫＢ）の半分のサイズ（例えば２ＫＢ）とすることができる。なぜなら、ページサイズの半分のサイズのデータが２回に分けてシーケンシャルにリードされるからである。
【０１９５】
以下、実施例９を詳細に説明する。
【０１９６】
例えば、ロングストリングエリア２０１のうちの一部のエリア部分が、シーケンシャルリード用とされる。そのエリア部分の記憶容量は、ショートストリングエリア２０３のうちのシーケンシャルリード用のエリアと同じ記憶容量である。具体的には、例えば、ショートストリングエリア２０３の記憶容量は、全体エリアの１／８であり、エリア２０３全域が、シーケンシャルリード用である。このため、本実施例では、ロングストリングエリア２０１のうち、全体エリアの１／８のエリア部分が、シーケンシャルリード用とされる。つまり、全体エリアの１／４が、シーケンシャルリード用である。例えば、ロングストリングエリアの記憶容量が７０ＧＢであり、ショートストリングエリアの記憶容量が１０ＧＢであるとした場合、ショートストリングエリアの全域がシーケンシャルリードの対象となるエリア（シーケンシャルリード用の記憶容量は１０ＧＢ）とされているので、これに対応して、ロングストリングエリアのうちの一部のエリア（シーケンシャルリード用の記憶容量は７０ＧＢのうち１０ＧＢ）が、シーケンシャルリードの対象となるエリア（シーケンシャルリード用の記憶容量は１０ＧＢ）とされる。このため、ロングストリングエリアの記憶容量（７０Ｇ）とショートストリングエリアの記憶容量（１０Ｇ）の和からなる全体エリアの記憶容量（８０ＧＢ＝７０ＧＢ＋１０ＧＢ）のうち、ショートストリングエリアの記憶容量（１０ＧＢ）とロングストリングエリアの一部の記憶容量（１０ＧＢ）の和として、２０ＧＢの記憶容量が、シーケンシャルリード用となる。２０ＧＢは、全体アドレス８０ＧＢのうちの１／４である。なお、ロングストリングエリア２０１における、シーケンシャルリード用のエリア部分は、図示のように、ショートストリングエリア２０３に最も近いエリア部分（隣接したエリア部分）であることが好ましい。
【０１９７】
図３１は、実施例９に係るワードラインアドレスマップと、ＳＲの信号レベルとの関係を示す。
【０１９８】
全体エリアの１／４がシーケンシャルリード用であることに鑑みて、図３１に示すような、ワードラインアドレスマップとＳＲの信号レベルとの関係が採用される。すなわち、ＸＡラインの数が６本に減っており、且つ、２ビットのＳＲ（Sequential Read）信号（ＳＲ＜１：０＞）が流れる２本のＳＲラインが設けられる。実施例９では、信号ＸＡ及びＳＡを生成するデコーダ（ＳＲ／ＸＡ−ＤＥＣ）がフラッシュメモリ装置に設けられる。
【０１９９】
図３２は、ＳＲ／ＸＡ−ＤＥＣ２７０１の構成を示す。
【０２００】
ＳＲ／ＸＡ−ＤＥＣ２７０１は、ＷＬ＿Ａｄｄ＜１５：１３＞を構成する３つのビット値をそれぞれ反転するＮＯＴ回路群３２０１を有する。ＷＬ＿Ａｄｄ＜１３＞、ＷＬ＿Ａｄｄ＜１４＞及びＷＬ＿Ａｄｄ＜１５＞がそれぞれ反転された信号を、ＷＬ＿ＡｄｄＢ＜１３＞、ＷＬ＿ＡｄｄＢ＜１４＞及びＷＬ＿ＡｄｄＢ＜１５＞と表す。
【０２０１】
ＳＲ／ＸＡ−ＤＥＣ２７０１は、ＸＡ＜５：０＞を構成する６つのビット値とＳＲ＜１：０＞を構成する２つのビット値とをそれぞれ出力する８つのＡＮＤ回路３２１１〜３２１８を有する。各ＡＮＤ回路は、３つの入力ピンを有し、それら３つの入力ピンには、ＷＬ＿Ａｄｄ＜１５：１３＞のうちの少なくとも１つのビット値、及び／又は、ＷＬ＿ＡｄｄＢ＜１５：１３＞のうちの少なくとも１つのビット値が入力される。
【０２０２】
図３３は、ＳＲ／ＸＡ−ＤＥＣ２７０１の真理値表を示す。
【０２０３】
図３２に示す構成により、この図３３が示す真理値表通りの結果が得られる。
【０２０４】
図３２及び図３３によれば、ＷＬ＿Ａｄｄ＜１５：１４＞＝＜０，０＞を含んだワードラインアドレスが、シーケンシャルリード用のアドレスである。すなわち、このときは、ＸＡ＜５：４＞＝＜０，０＞となり、ＳＲ＜１：０＞を構成する２つのビット値のうちのどちらか一方が“１”とされる。一方、ＷＬ＿Ａｄｄ＜１５：１４＞＝＜０，０＞ではないとき、ＸＡ＜５：０＞のいずれかが“１”とされる。
【０２０５】
ＳＲ＜１：０＞＝＜０，１＞のときは、ＸＡ＜５：０＞を構成する全てのビット値が“０”であり、ＸＢ＜７：０＞、ＸＣ＜７：０＞、ＸＤ＜３：０＞及びＸＥ＜７：０＞のそれぞれにおいて、いずれか１つのビット値が“１”とされる。このため、ショートストリングエリア２０３からブロックが選択されデータがリードされる。
【０２０６】
ＳＲ＜１：０＞＝＜１，０＞又は＜０，０＞のときは、ＸＥ＜７：０＞を構成する全てのビット値が“０”であり、ＸＡ＜５：０＞、ＸＢ＜７：０＞、ＸＣ＜７：０＞及びＸＤ＜３：０＞のそれぞれにおいて、いずれか１つのビット値が“１”とされる。このため、ロングストリングエリア２０１からブロックが選択されデータがリードされる。
【０２０７】
本実施例では、ＷＬ＿Ａｄｄ＜１５：１４＞＝＜０，０＞を含んだワードラインアドレスが指定された場合、まず、ＳＲ＜１：０＞＝＜０，１＞であるが故にショートストリングエリア２０３からデータがリードされ、続いて、ＳＲ＜１：０＞＝＜１，０＞であるが故にロングストリングエリア２０１からデータがリードされる。
【０２０８】
ショートストリングエリア２０３に、前述したブートコードデータや管理データがプログラムされていて、ロングストリングエリア２０１のシーケンシャルリード用のエリア部分に、ブートコードデータがリードされた後にリードされるデータや、管理データから特定されるデータが格納されていれば、好適なブートやリードが期待できる。
【０２０９】
また、本実施例では、一つのリードコマンド（一つのワードラインアドレス指定）で、シーケンシャルリードが行われるが、それに代えて、特殊なリードコマンドにより、シーケンシャルリードが行われて良い（通常のリードコマンドでは、シーケンシャルではない通常のリードが行われて良い）。
【０２１０】
また、前述したシーケンシャルリードの観点は、プログラムにも応用することができる。例えば、シーケンシャルプログラム用のワードラインアドレスが指定されたプログラムコマンドを外部システム１０１から受けた場合（或いは、特殊なプログラムコマンドを受けた場合）、以下の処理が行われて良い。
（＊）まず、ショートストリングエリア２０３にプログラムされるべきデータが、ＤＱピンからキャッシュ３１５に転送され、次に、キャッシュ３１５からページバッファ２０５に転送され、次に、ページバッファ２０５からショートストリングエリア２０３に転送される。
（＊）ショートストリングエリア２０３にプログラムされるべきデータのページバッファ２０５からショートストリングエリア２０３への転送が行われている間に（例えば、その転送が開始されたときに）、ロングストリングエリア２０１にプログラムされるべきデータの、キャッシュ３１５からページバッファ２０５への転送が開始される。その後、そのデータは、バッファ２０５からロングストリングエリア２０１に転送される。
【０２１１】
前述のシーケンシャルリード又はシーケンシャルプログラムは、１個のページ（又はブロック）に収まらないぐらい大きなサイズのデータをリード又はプログラムする場合に行われて良い。このため、例えば、ショートストリングエリア２０３には、或るデータの一部分がプログラムされて、ロングストリングエリア２０１には、その或るデータの残りの部分がプログラムされて良い。このようなプログラムが行われれば、前述のシーケンシャルリードが行われることにより、或るデータの一部分とその或るデータの残りの部分とを連続的にリードすることができる。
【０２１２】
また、前述のシーケンシャルリードによれば、以下の処理も可能である。例えば、リード対象のデータ群がロングストリングエリア２０１とショートストリングエリア２０３とに跨って格納されている場合、リード対象のデータ群の一部をなすデータが、まず、ショートストリングからリードされ、次に、リード対象のデータ群の他の一部をなすデータが、ショートストリングエリア２０３からリードされたデータに対応して、ロングストリングエリア２０１からリードされる。
【実施例１０】
【０２１３】
図３４は、実施例１０に係る、ロングＸ−ＤＥＣ及びショートＸ−ＤＥＣに関わる配線を示す。
【０２１４】
本実施例では、Ｖｘ＜３１：０＞が流れる３２本のＶｘライン４５１は、ロングＸ−ＤＥＣ及びショートＸ−ＤＥＣに共通とされない。すなわち、それら３２本のＶｘライン４５１は、ロングＸ−ＤＥＣに接続されるが、ショートＸ−ＤＥＣには接続されない。本実施例では、ショートＸ−ＤＥＣに専用の４本のワードラインのＶｘライン（Ｖｘ＿４＜４：０＞が流れるＶｘライン）３４５１が配される。
【０２１５】
また、本実施例では、ＧＳＥＬＤライン及びＧＳＥＬＳラインは、ロングＸ−ＤＥＣ及びショートＸ−ＤＥＣに共通とされない。すなわち、ＧＳＥＬＤライン４５２及びＧＳＥＬＳライン４５３は、ロングＸ−ＤＥＣに接続されるが、ショートＸ−ＤＥＣには接続されない。本実施例では、ショートＸ−ＤＥＣに専用のＧＳＥＬＤライン３４５２及びＧＳＥＬＳライン３４５３が配される。
【０２１６】
本実施例によれば、ショートストリングエリアとロングストリングエリアとで、Ｖｘライン、ＧＳＥＬＤライン及びＧＳＥＬＳラインが独立しているので、Ｖｘライン、ＧＳＥＬＤライン及びＧＳＥＬＳラインがロングＸ−ＤＥＣ及びショートＸ−ＤＥＣに共通である場合に比べて、高速なリードが期待できる。また、本実施例では、Ｖｘライン、ＧＳＥＬＤライン及びＧＳＥＬＳラインが独立していることから、ロングストリングエリア内のワードラインとショートストリングエリア内のワードラインを同時に立ち上げることも可能である。
【実施例１１】
【０２１７】
図３５は、実施例１１に係る、ロングＸ−ＤＥＣ及びショートＸ−ＤＥＣに関わる配線を示す。
【０２１８】
本実施例では、Ｖｘライン４５１、ＧＳＥＬＤライン４５２及びＧＳＥＬＳライン４５３に加えて、Ｖｘ−ＤＥＣも、ロングＸ−ＤＥＣ及びショートＸ−ＤＥＣに共通とされない。ロングストリングエリア用のＶｘ−ＤＥＣ３５０１と、ショートストリングエリア用のＶｘ−ＤＥＣ３５０３とが設けられる。ロングストリングエリア用のＶｘ−ＤＥＣ３５０１は、例えば、ロングＸ−ＤＥＣ１１の近傍、具体的には、例えば、ロングＸ−ＤＥＣ１１の隣（−Ｘ方向側）に配置される。同様に、ショートストリングエリア用のＶｘ−ＤＥＣ３５０３は、例えば、ショートＸ−ＤＥＣ１２の近傍、具体的には、例えば、ショートＸ−ＤＥＣ１２の隣（−Ｘ方向側）に配置される。
【０２１９】
本実施例によれば、ショートストリングエリア２０３とロングストリングエリア２０１とで、Ｖｘ−ＤＥＣが独立しているので、Ｖｘ−ＤＥＣがロングＸ−ＤＥＣ１１及びショートＸ−ＤＥＣ１２に共通である場合に比べて、高速なリードが期待できる。
【０２２０】
以上、本発明の幾つかの実施例を説明したが、本発明は、これらの実施例に限定されるものでなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施例１〜１１のうちの２以上が組み合わされてもよい。
【符号の説明】
【０２２１】
１０３…フラッシュメモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【手続補正書】
【提出日】平成23年6月2日(2011.6.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれが、不揮発性な情報をそれぞれ記憶する第１の数の複数のメモリセルを有し、前記第１の数の複数のメモリセルにそれぞれ対応する複数のワードラインに共通に接続された複数の第１のストリングと、
前記複数の第１のストリングで構成された第１のストリング群を少なくとも１つ有する第１のメモリセルアレイと、
それぞれが、不揮発性な情報を記憶する前記第１の数よりも少ない第２の数の１又は複数のメモリセルを有し、前記第２の数の１又は複数のメモリセルにそれぞれ対応する１又は複数のワードラインに共通接続され、前記第１のストリングよりもストリング長が短い複数の第２のストリングと、
前記複数の第２のストリングで構成された第２のストリング群を少なくとも１つ有する第２のメモリセルアレイと、
前記第１及び前記第２のストリングに共通なビットラインを通じて接続され、前記第１及び前記第２のメモリセルエリアからそれぞれリードされたデータが格納されるページバッファと、
を備える不揮発性半導体メモリ装置。
【請求項２】
前記第２のメモリセルアレイは、前記第１のメモリセルアレイより前記ページバッファの近くに配置される、請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記第２のメモリセルアレイは、前記ページバッファと前記第１のメモリセルアレイとの間に配置される、請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記ページバッファと前記第２のメモリセルアレイとの、前記ビットラインに沿った最大距離が、前記ページバッファと前記第１のメモリセルアレイとの、前記ビットラインに沿った最大距離よりも短い、請求項２に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第２のストリングのビットラインと前記第１のストリングのビットラインとが共通である、請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項６】
更に、前記第１のストリングに関連する前記複数のワード線及び前記第２のストリングに関連する前記１又は複数のワードラインに関連するＸデコーダを備え、
前記第１のメモリセルアレイ、前記第２のメモリセルアレイ、前記ページバッファ、及び前記Ｘデコーダは、それらを一つのセットとするメモリプレーンに含まれ、
半導体装置は、少なくとも２つの前記メモリプレーンを有する、請求項１乃至５のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項７】
それぞれが、不揮発性な情報を記憶する前記第１の数よりも少なく、且つ前記第２の数よりも大きな第３の数の複数のメモリセルを有し、前記第３の数の複数のメモリセルにそれぞれ対応する複数のワードラインに共通接続された複数の第３のストリングで構成された第３のストリング群を少なくとも１つ有する第３のメモリセルアレイと
を備え、
前記第１のスリングは、そのストリング長がＬ（Ｌは３以上の整数）であり、
前記第２のストリングは、そのストリング長が（Ｎは１以上の整数であり、Ｌ＞Ｎ）であり、
前記第３のストリングは、そのストリング長がＭ（Ｍは２以上の正の整数であり、Ｌ＞Ｍ＞Ｎ）である、請求項１に記載の不揮発性半導体メモリ装置。
【請求項８】
更に、選択信号に基づいて、前記第１又は第２のメモリセルアレイのいずれかを選択する選択ユニットを備える、請求項１乃至６のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項９】
前記選択信号は、不揮発性半導体メモリ装置の外部から供給された信号に基づく信号である、請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
更に、前記選択信号を発生する回路を備え、
前記選択信号は、
第１のイベントに対応する第１のレベルと、
第２のイベントに対応する第２のレベルと、
のいずれかを有し、
前記選択ユニットは、
前記第１のレベルを有する選択信号に基づいて第１のメモリセルエリアを選択し、
前記第２のレベルを有する選択信号に基づいて第２のメモリセルエリアを選択する、請求項８または９に記載の不揮発性半導体メモリ装置。
【請求項１１】
更に、Ｘデコード信号が流れる複数の信号ラインである複数のＸラインを備え、
前記選択ユニットは、供給されたワードラインアドレス信号をデコードし、
前記Ｘデコード信号は、前記ワードラインアドレス信号がデコードされた複数の信号であって、前記第１及び第２のストリング群の選択及び非選択に利用される複数の信号であり、
前記複数のＸラインは、２以上の第１Ｘラインと、２以上の第２Ｘラインと、２以上の第３Ｘラインと、を含み、
前記２以上の第２Ｘラインが、前記第１のストリング及び前記第２のストリングに共通なラインであり、
第１のストリング群の選択及び非選択は、前記２以上の第１Ｘラインを流れるＸデコード信号と、前記２以上の第２Ｘラインを流れるＸデコード信号と、を基に制御され、
第２のストリング群の選択及び非選択は、前記２以上の第２Ｘラインを流れるＸデコード信号と、前記２以上の第３Ｘラインを流れるＸデコード信号と、を基に制御され、
前記２以上の第３Ｘラインを流れるＸデコード信号は、前記選択信号を基に生成される、請求項８乃至１０のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項１２】
更に、前記第１のストリング群に共通な複数のワードライン及び前記第２のストリング群に共通なワードラインに対応した複数の電源ラインを備え、
前記選択ユニットは、前記選択信号を基に、前記複数の電源ラインに供給する電圧のレベルを制御する、請求項８乃至１０のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記第２の数は「１」であり、前記複数の第２のストリングのそれぞれは、１個のメモリセルで構成されている、請求項１乃至１２のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項１４】
更に、制御回路を備え、
前記制御回路は、不揮発性半導体メモリ装置へ電源が供給された後の最初のリードアクセスにおいて、前記第１のメモリセルアレイからの第１のデータのリードに先んじて、前記第２のメモリセルアレイからの第２のデータのリードを行い、よって、前記ページバッファには前記第２のデータと前記第１のデータが時系列に供給される、請求項１乃至１３のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項１５】
更に、制御回路と、前記ページバッファの出力ノードに、を備え、
リード対象のデータ群が前記第１及び第２のメモリセルアレイに跨って格納されている場合、
前記制御回路は、前記リード対象のデータ群の一部のデータを、前記第２のメモリセルアレイからリードして前記ページバッファに供給し、
次に、前記リード対象のデータ群の残りのデータを、前記第１のメモリセルアレイからリードして、前記ページバッファに供給し、
前記ページバッファは、時系列に、前記一部のデータを先に出力し、前記残りのデータを後に出力する、請求項１乃至１４のいずれか１項に記載の不揮発性半導体メモリ装置。
【請求項１６】
不揮発性な情報をそれぞれ記憶する第１の数の複数のメモリセルが、直列に接続された第１のストリングと、
不揮発性な情報を記憶する前記第１の数よりも少ない第２の数の複数のメモリセルが、直列に接続された第２のストリングと、を備える不揮発性半導体メモリ装置。
【請求項１７】
更に、前記第１及び第２のストリングの一端に、それぞれ接続するビット線と、
前記ビット線に接続するページバッファと、を備える、請求項１６に記載の不揮発性半導体メモリ装置。
【請求項１８】
前記第２のストリングは、前記第１のストリングと前記ページバッファとの間に配置される、請求項１７に記載の不揮発性半導体メモリ装置。
【請求項１９】
前記半導体装置は、少なくとも２つの前記第２のストリングを含み、
前記少なくとも２つの第２のストリングは、前記第１のストリングと前記ページバッファとの間に、直列に配置される、請求項１８に記載の不揮発性半導体メモリ装置。
【請求項２０】
更に、前記ページバッファのノードに接続するキャッシュメモリ、及び前記キャッシュメモリのノードに接続するＩ／Ｏバッファ、並びに前記Ｉ／Ｏバッファのノードに接続し外部と通信するＩ／Ｏ端子、を備え、
前記ビット線に関連するデータが、前記ページバッファ、前記キャッシュメモリ、前記Ｉ／Ｏバッファ、及び前記Ｉ／Ｏ端子の順に外部へ出力される、請求項１７または１８に記載の不揮発性半導体メモリ装置。
【請求項２１】
更に、前記第１及び第２のストリングの一端に、それぞれ接続する第１及び第２のビット線と、
前記第１及び第２のビット線にそれぞれ接続する第１及び第２のページバッファと、を備える、請求項１６に記載の不揮発性半導体メモリ装置。
【請求項２２】
前記第１及び第２のページバッファは、それぞれ対応する前記第１及び第２のストリングに隣接するように、前記第１及び第２のストリングの間に直列に配置される、請求項２１に記載の不揮発性半導体メモリ装置。
【請求項２３】
更に、前記第１及び第２のページバッファのノードに接続するキャッシュメモリ、及び前記キャッシュメモリのノードに接続するＩ／Ｏバッファ、並びに前記Ｉ／Ｏバッファのノードに接続し外部と通信するＩ／Ｏ端子、を備え、
前記第１及び第２のビット線に関連する複数のデータが、前記ページバッファ、前記キャッシュメモリ、前記Ｉ／Ｏバッファ、及び前記Ｉ／Ｏ端子の順に外部へ出力される、請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２４】
更に、不揮発性な情報をそれぞれ記憶する前記第１の数よりも少なく、且つ前記第２の数よりも多い第３の数の複数のメモリセルが、直列に接続された第３のストリング、を備える請求項１６に記載の不揮発性半導体メモリ装置。
【請求項２５】
更に、前記第１、第２及び第３のストリングの一端に、それぞれ接続するビット線と、
前記ビット線に接続するページバッファと、を備える、請求項２４に記載の不揮発性半導体メモリ装置。
【請求項２６】
前記第３のストリングは、前記第１及び第２のストリングの間に配置される、請求項２５に記載の不揮発性半導体メモリ装置。
【請求項２７】
前記第２のストリングは、前記第３のストリングと前記ページバッファとの間に配置される、請求項２６に記載の不揮発性半導体メモリ装置。
【請求項２８】
更に、前記ページバッファのノードに接続するキャッシュメモリ、及び前記キャッシュメモリのノードに接続するＩ／Ｏバッファ、並びに前記Ｉ／Ｏバッファのノードに接続し外部と通信するＩ／Ｏ端子、を備え、
前記ビット線に関連するデータが、前記ページバッファ、前記キャッシュメモリ、前記Ｉ／Ｏバッファ、及び前記Ｉ／Ｏ端子の順に外部へ出力される、請求項２４乃至２７のいずれか一項に記載の不揮発性半導体メモリ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
Ｖｘライン４５１は、ワードライン電圧信号（以下、Ｖｘ）が流れる電源ラインであり、Ｖｘ−ＤＥＣ２０９に接続されている。Ｖｘライン４５１は、Ｘ−ＤＥＣ１１及び１２に共通である。本実施例では、ロングストリングのメモリセル数が３２であるため、３２本のＶｘライン４５１が配されている。３２本のＶｘライン４５１を、Ｖｘ＜３１：０＞が流れる。３２本のＶｘライン４５１は、それぞれのロングＸ−ＤＥＣ１１に接続される。また、ショートストリングのメモリセル数が４であるため、３２本のＶｘライン４５１が、４本ずつそれぞれのショートＸ−ＤＥＣ１２に分配されている。Ｖｘ−ＤＥＣ２０９が、ＧＷＬＳ＜３１：０＞を基に、Ｖｘ＜３１：０＞のうちの、選択ワードライン（選択されているワードライン）に対応したＶｘライン４５１を介して、選択ＷＬ電圧信号（選択に対応した電圧レベルの電圧信号）を供給する。ロングストリングエリア２０１内のブロックが選択された場合には、Ｖｘ＜３１：０＞のいずれも選択ＷＬ電圧信号である。一方、ショートストリングエリア２０３内のブロックが選択されている場合には、その選択されているブロックに共通の４本のワードラインに対応した４本のＶｘライン４５１を介して供給されるＶｘだけが、選択ＷＬ電圧信号である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１９６
【補正方法】変更
【補正の内容】
【０１９６】
例えば、ロングストリングエリア２０１のうちの一部のエリア部分が、シーケンシャルリード用とされる。そのエリア部分の記憶容量は、ショートストリングエリア２０３のうちのシーケンシャルリード用のエリアと同じ記憶容量である。具体的には、例えば、ショートストリングエリア２０３の記憶容量は、全体エリアの１／８であり、エリア２０３全域が、シーケンシャルリード用である。このため、本実施例では、ロングストリングエリア２０１のうち、全体エリアの１／８のエリア部分が、シーケンシャルリード用とされる。つまり、全体エリアの１／４が、シーケンシャルリード用である。例えば、ロングストリングエリアの記憶容量が７０ＧＢであり、ショートストリングエリアの記憶容量が１０ＧＢであるとした場合、ショートストリングエリアの全域がシーケンシャルリードの対象となるエリア（シーケンシャルリード用の記憶容量は１０ＧＢ）とされているので、これに対応して、ロングストリングエリアのうちの一部のエリア（シーケンシャルリード用の記憶容量は７０ＧＢのうち１０ＧＢ）が、シーケンシャルリードの対象となるエリア（シーケンシャルリード用の記憶容量は１０ＧＢ）とされる。このため、ロングストリングエリアの記憶容量（７０ＧＢ）とショートストリングエリアの記憶容量（１０ＧＢ）の和からなる全体エリアの記憶容量（８０ＧＢ＝７０ＧＢ＋１０ＧＢ）のうち、ショートストリングエリアの記憶容量（１０ＧＢ）とロングストリングエリアの一部の記憶容量（１０ＧＢ）の和として、２０ＧＢの記憶容量が、シーケンシャルリード用となる。２０ＧＢは、全体アドレス８０ＧＢのうちの１／４である。なお、ロングストリングエリア２０１における、シーケンシャルリード用のエリア部分は、図示のように、ショートストリングエリア２０３に最も近いエリア部分（隣接したエリア部分）であることが好ましい。