(57)【要約】【課題】安定した消去特性が得られる半導体記憶装置の動作方法を提供する。【解決手段】基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、メモリホール内におけるメモリ膜の内側に設けられたチャネルボディと、チャネルボディの端部に接続された選択トランジスタと、選択トランジスタと接続された配線とを備えた半導体記憶装置の動作方法であって、配線、選択トランジスタの選択ゲート及びワード電極層に第１の消去電位を与えてチャネルボディの電位をブーストし、チャネルボディの電位をブーストした後、配線及び選択ゲートは第１の消去電位を維持したまま、ワード電極層の電位を第１の消去電位よりも低い第２の消去電位に低下させる。【選択図】図１
2011187110.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、
前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、
前記積層体に対して積層された選択ゲートを有し、前記チャネルボディの端部に接続された選択トランジスタと、
前記選択トランジスタと接続された配線と、
を備えた半導体記憶装置の動作方法であって、
前記配線、前記選択ゲート及び前記ワード電極層に第１の消去電位を与えて前記チャネルボディの電位をブーストし、
前記チャネルボディの電位をブーストした後、前記配線及び前記選択ゲートは前記第１の消去電位を維持したまま、前記ワード電極層の電位を前記第１の消去電位よりも低い第２の消去電位に低下させることを特徴とする半導体記憶装置の動作方法。
【請求項２】
前記複数のワード電極層のうち相対的に上層のワード電極層に対して前記第２の消去電位を与えるときは、相対的に下層のワード電極層に対して前記第２の消去電位を与えるときよりも、前記配線及び前記選択ゲートに与える前記第１の消去電位を高くすることを特徴とする請求項１記載の半導体記憶装置の動作方法。
【請求項３】
前記第１の消去電位及び前記第２の消去電位による第１の消去動作の前もしくは後に、前記ワード電極層をグランド電位にし、且つ前記配線と前記選択ゲートとの間に電位差を生じさせて前記チャネルボディにＧＩＤＬ（Gate Induced Drain Leakage）電流を発生させる第２の消去動作を行うことを特徴とする請求項１記載の半導体記憶装置の動作方法。
【請求項４】
前記複数のワード電極層のうち相対的に下層のワード電極層に対して前記第１の消去動作を行い、相対的に上層のワード電極層に対して前記第２の消去動作を行うことを特徴とする請求項３記載の半導体記憶装置の動作方法。
【請求項５】
基板と、
前記基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、
前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、
前記積層体に対して積層された選択ゲートを有し、前記チャネルボディの端部に接続された選択トランジスタと、
前記選択トランジスタと接続された配線と、
を備えた半導体記憶装置の動作方法であって、
前記配線、前記選択ゲート及び前記ワード電極層に第１の消去電位を与えて前記チャネルボディの電位をブーストし、
前記チャネルボディの電位をブーストした後、前記配線は前記第１の消去電位を維持したまま、前記ワード電極層の電位を前記第１の消去電位よりも低い第２の消去電位に低下させ、前記選択ゲートの電位を前記第１の消去電位より低く前記第２の消去電位より高い第３の消去電位にすることを特徴とする半導体記憶装置の動作方法。
【請求項６】
前記第２の消去電位はグランド電位であることを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置の動作方法。
【請求項７】
基板と、
前記基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、
前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、
前記積層体に対して積層された選択ゲートを有し、前記チャネルボディの端部に接続された選択トランジスタと、
前記選択トランジスタと接続された配線と、
を備えた半導体記憶装置の動作方法であって、
前記配線、前記選択ゲート及び前記ワード電極層に第１の消去電位を与えて前記チャネルボディの電位をブーストし、
前記チャネルボディの電位をブーストした後、前記配線及び前記選択ゲートは前記第１の消去電位を維持したまま、前記ワード電極層の電位を、前記第１の消去電位よりも低い電位であって、且つ相対的に上層のワード電極層の電位が下層のワード電極層の電位よりも低くなるようにすることを特徴とする半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の動作方法に関し、特にデータ消去時の動作方法に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置（メモリ）においては、シリコン基板上の２次元平面内に素子が集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を小さくする（微細化する）が、近年その微細化もコスト的、技術的に困難なものになってきた。
これに対し、一括加工型３次元積層メモリが提案されている。この一括加工型３次元積層メモリにおいては、交互に積層された絶縁膜と電極膜とを有する積層体と、積層体を貫通するシリコンピラーと、シリコンピラーと電極膜との間の電荷蓄積層（記憶層）と、が設けられ、これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。
更に、メモリセルにおけるコントロールゲートとして機能するワード電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。また、特許文献１には、そのような３次元積層メモリに特有のデータ消去方法として、ＧＩＤＬ（Gate Induced Drain Leakage）電流を利用した消去方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、安定した消去特性が得られる半導体記憶装置の動作方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、基板と、前記基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、前記積層体に対して積層された選択ゲートを有し、前記チャネルボディの端部に接続された選択トランジスタと、前記選択トランジスタと接続された配線と、を備えた半導体記憶装置の動作方法であって、前記配線、前記選択ゲート及び前記ワード電極層に第１の消去電位を与えて前記チャネルボディの電位をブーストし、前記チャネルボディの電位をブーストした後、前記配線及び前記選択ゲートは前記第１の消去電位を維持したまま、前記ワード電極層の電位を前記第１の消去電位よりも低い第２の消去電位に低下させることを特徴とする半導体記憶装置の動作方法が提供される。  
また、本発明の他の一態様によれば、基板と、前記基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、前記積層体に対して積層された選択ゲートを有し、前記チャネルボディの端部に接続された選択トランジスタと、前記選択トランジスタと接続された配線と、を備えた半導体記憶装置の動作方法であって、前記配線、前記選択ゲート及び前記ワード電極層に第１の消去電位を与えて前記チャネルボディの電位をブーストし、前記チャネルボディの電位をブーストした後、前記配線は前記第１の消去電位を維持したまま、前記ワード電極層の電位を前記第１の消去電位よりも低い第２の消去電位に低下させ、前記選択ゲートの電位を前記第１の消去電位より低く前記第２の消去電位より高い第３の消去電位にすることを特徴とする半導体記憶装置の動作方法が提供される。  
また、本発明のさらに他の一態様によれば、基板と、前記基板上にそれぞれ交互に積層された複数のワード電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、前記積層体に対して積層された選択ゲートを有し、前記チャネルボディの端部に接続された選択トランジスタと、前記選択トランジスタと接続された配線と、を備えた半導体記憶装置の動作方法であって、前記配線、前記選択ゲート及び前記ワード電極層に第１の消去電位を与えて前記チャネルボディの電位をブーストし、前記チャネルボディの電位をブーストした後、前記配線及び前記選択ゲートは前記第１の消去電位を維持したまま、前記ワード電極層の電位を、前記第１の消去電位よりも低い電位であって、且つ相対的に上層のワード電極層の電位が下層のワード電極層の電位よりも低くなるようにすることを特徴とする半導体記憶装置の動作方法が提供される。
【発明の効果】
【０００６】
本発明によれば、安定した消去特性が得られる半導体記憶装置の動作方法が提供される。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体記憶装置におけるメモリセルアレイの模式斜視図。
【図２】図１における要部の拡大断面図。
【図３】同半導体記憶装置における１つのメモリストリングの回路図。
【図４】本発明の第１実施形態に係る半導体記憶装置の動作方法を示す模式図。
【図５】本発明の第２実施形態に係る半導体記憶装置の動作方法を示す模式図。
【図６】本発明の第３実施形態に係る半導体記憶装置の動作方法を示す模式図。
【図７】本発明の第４実施形態に係る半導体記憶装置の動作方法を示す模式図。
【図８】本発明の第５実施形態に係る半導体記憶装置の動作方法を示す模式図。
【図９】本発明の実施形態に係る半導体記憶装置におけるメモリストリングの他の具体例を示す模式斜視図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【０００９】
図１は、本発明の実施形態に係る半導体記憶装置におけるメモリセルアレイの模式斜視図である。図２は、図１における要部の拡大断面図である。図３は、同メモリセルアレイにおける１つのメモリストリングＭＳの回路図である。  
なお、図１においては、図を見易くするために、メモリホールＭＨ内に形成された絶縁膜以外の絶縁部分については図示を省略している。
【００１０】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。図１は、Ｙ方向の断面に対応する。
【００１１】
基板１０上には、図示しない絶縁層を介して、バックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数のワード電極層ＷＬと、複数の絶縁層２５（図２）とがそれぞれ交互に積層されている。ワード電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。絶縁層２５は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。ワード電極層ＷＬの層数は任意である。
【００１２】
メモリセルアレイ領域におけるワード電極層ＷＬ及び絶縁層２５を含む積層体は、Ｙ方向に複数のブロックに分断され、各ブロック間には図示しない絶縁物が埋め込まれている。
【００１３】
あるブロックにおける最上層のワード電極層ＷＬ上には、図示しない絶縁層を介して、ドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層のワード電極層ＷＬ上には、図示しない絶縁層を介して、ソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとの間には、図示しない絶縁層が介在している。
【００１４】
ソース側選択ゲートＳＳＧ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または例えば不純物が添加され導電性を有するシリコン層である。ソース線ＳＬ及びレイン側選択ゲートＤＳＧ上には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００１５】
前述した積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下のワード電極層ＷＬを貫通しＺ方向に延在するホールが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下のワード電極層ＷＬを貫通しＺ方向に延在するホールが形成されている。それら両ホールは、バックゲートＢＧ内に形成されＹ方向に延在するホールを介してつながっている。
【００１６】
メモリホールＭＨの内部には、Ｕ字状のチャネルボディ（例えばシリコン膜）２０が設けられている。ドレイン側選択ゲートＤＳＧとチャネルボディ２０との間のメモリホールＭＨの側壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとチャネルボディ２０との間のメモリホールＭＨの側壁には、ゲート絶縁膜３６が形成されている。
【００１７】
各ワード電極層ＷＬとチャネルボディ２０との間のメモリホールＭＨの側壁には、メモリ膜３０が形成されている。バックゲートＢＧとチャネルボディ２０との間のメモリホールＭＨの内壁にも、メモリ膜３０が形成されている。メモリ膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００１８】
図２に示すように、各ワード電極層ＷＬとチャネルボディ２０との間には、ワード電極層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１はワード電極層ＷＬに接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。
【００１９】
チャネルボディ２０はチャネルとして機能し、ワード電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各ワード電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２０】
本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第２の絶縁膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、ワード電極層ＷＬへ拡散するのを防止する。
【００２１】
図１に示すように、ドレイン側選択ゲートＤＳＧと、ドレイン側選択ゲートＤＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とドレイン側選択ゲートＤＳＧとの間に設けられたゲート絶縁膜３５は、ドレイン側選択トランジスタＤＳＴを構成する。チャネルボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
【００２２】
ソース側選択ゲートＳＳＧと、ソース側選択ゲートＳＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とソース側選択ゲートＳＳＧとの間に設けられたゲート絶縁膜３６は、ソース側選択トランジスタＳＳＴを構成する。チャネルボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。
【００２３】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びバックゲートＢＧとチャネルボディ２０との間のメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００２４】
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、各ワード電極層ＷＬをコントロールゲートとするメモリセルＭＣが、ワード電極層ＷＬの層数に対応して複数設けられている。
【００２５】
同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間にも、各ワード電極層ＷＬをコントロールゲートとするメモリセルＭＣが、ワード電極層ＷＬの層数に対応して複数設けられている。
【００２６】
それらメモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＳＴは直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。すなわち、チャネルボディ２０は、複数のワード電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部２０ａと、バックゲートＢＧに埋め込まれ、一対の柱状部２０ａをつなぐ連結部２０ｂとを有するＵ字状に形成されている。Ｕ字状のメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００２７】
以下、ドレイン側選択ゲートＤＳＧとソース側選択ゲートＳＳＧとを総称して、単に選択ゲートＳＧとも言う。また、ドレイン側選択トランジスタＤＳＴとソース側選択トランジスタＳＳＴとを総称して、単に選択トランジスタＳＴとも言う。また、ビット線ＢＬとソース線ＳＬとを総称して、単に配線ＷＲとも言う。
【００２８】
前述した半導体記憶装置において、データの消去動作は、電荷蓄積膜３２からの電子の引き抜き（電荷蓄積膜３２への正孔の注入）を行う動作である。ワード電極層ＷＬをコントロールゲートとするメモリセルＭＣを構成するトランジスタは、しきい値電圧が相対的に低い状態（消去状態）と、しきい値電圧が相対的に高い状態（書き込み状態）とを有する。そして、消去動作は、メモリセルＭＣのしきい値電圧を低い側の状態に設定する動作である。
【００２９】
一般的な２次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、前述した実施形態に係る３次元構造の半導体記憶装置では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が提案されている。
【００３０】
具体的には、まず、配線ＷＲの電位を上昇させ、その後少し遅らせて選択ゲートＳＧの電位を上昇させる。これにより、選択トランジスタＳＴのゲート端付近でＧＩＤＬ電流が発生し、正孔がチャネルボディ２０に流れる。一方、電子は配線ＷＲの方向に流れる。これにより、チャネルボディ２０が配線ＷＲの電位に近い電位に上昇し、ワード電極層ＷＬの電位をグランド電位（０Ｖ）にすることで、チャネルボディ２０とワード電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。
【００３１】
選択トランジスタＳＧのゲート端でＧＩＤＬ電流を発生させるために、チャネルボディ２０上部に拡散層を形成することが望ましいが、その拡散層を形成するプロセスばらつき（拡散層の不純物濃度、拡散層の選択トランジスタゲート端からの距離など）によって、ＧＩＤＬ電流量が変動し、消去速度、消去後のメモリセルしきい値電圧などの消去特性がばらつく懸念がある。
【００３２】
以下に説明する各実施形態では、ＧＩＤＬ電流に依存しない消去方法を提案する。
【００３３】
［第１実施形態］
図４（ａ）は、第１実施形態における消去動作時に、配線ＷＲ及び選択ゲートＳＧにそれぞれ与えられる電位Ｖｅｒａ、ＶｅｒａＧの時間変化を示す。  
図４（ｂ）は、同第１実施形態における消去動作時に、ワード電極層ＷＬに与えられる電位ＶＷＬの時間変化を示す。
【００３４】
この消去動作は、チャネルボディ２０の電位（以下、単にチャネル電位とも称する）をブーストする期間（ｔＢｏｏｓｔ）と、チャネルボディ２０とワード電極層ＷＬとの電位差によって電荷蓄積膜３２の電子が引き抜かれ、電荷蓄積膜３２に正孔が注入される消去期間（ｔＥｒａｓｅ）とを有する。
【００３５】
まず、配線ＷＲ、選択ゲートＳＧ及びワード電極層ＷＬに、同じ第１の消去電位（例えば２０Ｖ程度）を与える。第１の消去電位は、選択トランジスタＳＧ及びメモリセルＭＣを構成するトランジスタをオン状態にする。これにより、チャネル電位は、第１の消去電位に近い電位にブーストされる。
【００３６】
このｔＢｏｏｓｔの期間中、ワード電極層ＷＬの電位を、配線ＷＲと同じ第１の消去電位にすることで、ｔＢｏｏｓｔ期間中にメモリセルＭＣに対して書き込みまたは消去が行われるのを防ぐことができる。ｔＢｏｏｓｔ期間中にメモリセルＭＣに対して書き込みまたは消去が行われると、ｔＥｒａｓｅの動作によって設定される消去後しきい値電圧の変動を生じさせる。
【００３７】
バックゲートトランジスタＢＧＴは、ｔＢｏｏｓｔ及びｔＥｒａｓｅの期間中、オン状態が維持される。したがって、ｔＢｏｏｓｔ及びｔＥｒａｓｅの期間中、バックゲートＢＧには、バックゲートトランジスタＢＧＴをオンにするゲート電位（例えば第１の消去電位もしくはこれよりも低い電位（Ｖｐａｓｓ））が与えられる。これは、他の実施形態についても同様である。
【００３８】
チャネル電位のブースト後、続けて、配線ＷＲ及び選択ゲートＳＧは第１の消去電位を維持したまま、ワード電極層ＷＬの電位のみを第１の消去電位よりも低い第２の消去電位（例えばグランド電位）に低下させる。これにより、チャネルボディ２０とワード電極層ＷＬとの電位差によって、電荷蓄積膜３２の電子が引き抜かれ、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。
【００３９】
本実施形態では、配線ＷＲと選択ゲートＳＧとの間に電位差を生じさせないため、選択トランジスタＳＧのゲート端でＧＩＤＬ電流が発生しない。したがって、ＧＩＤＬ電流量の変動の影響を受けない安定した消去動作が可能になる。
【００４０】
なお、消去対象でない非選択ブロックでは、ワード電極層ＷＬの電位を浮遊状態にしておくことで消去は行われない。これは、他の実施形態についても同様である。
【００４１】
［第２実施形態］
図５（ａ）は、第２実施形態における消去動作時に、配線ＷＲに与えられる電位Ｖｅｒａの時間変化を示す。  
図５（ｂ）は、同第２実施形態における消去動作時に、ワード電極層ＷＬに与えられる電位ＶＷＬの時間変化および選択ゲートＳＧに与えられる電位ＶｅｒａＧ１、ＶｅｒａＧ２の時間変化を示す。
【００４２】
まず、配線ＷＲ、選択ゲートＳＧ及びワード電極層ＷＬに、同じ第１の消去電位（例えば２０Ｖ程度）を与える。これにより、チャネル電位は、第１の消去電位に近い電位にブーストされる。
【００４３】
チャネル電位のブースト後、続けて、配線ＷＲは第１の消去電位を維持したまま、ワード電極層ＷＬの電位を第１の消去電位よりも低い第２の消去電位（例えばグランド電位）に低下させる。これにより、チャネルボディ２０とワード電極層ＷＬとの電位差によって、電荷蓄積膜３２の電子が引き抜かれ、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。本実施形態においても、ＧＩＤＬ電流に依存しない安定した消去動作が可能になる。
【００４４】
また、本実施形態では、選択ゲートＳＧに対しては、最初は第１の消去電位と同じＶｅｒａＧ１が与えられ、その後、ｔＥｒａｓｅ期間中は、ＶｅｒａＧ１よりも低い第３の消去電位ＶｅｒａＧ２が与えられる。ＶｅｒａＧ１及びＶｅｒａＧ２は共に選択トランジスタＳＴをオンにする。
【００４５】
配線ＷＲの電位Ｖｅｒａと、選択ゲートＳＧの電位ＶｅｒａＧ２との電位差によって、少量のＧＩＤＬ電流が発生し、これはブーストされたチャネル電位が低下するのを補い、ｔＥｒａｓｅ期間中、チャネルボディ２０とワード電極層ＷＬとの電位差が安定して保持される。これにより、所望とするしきい値まで消去することが可能となる。
【００４６】
ここでのＧＩＤＬ電流は、すでにブーストされたチャネル電位が低下するのを補う程度の小さなものであり、また、配線ＷＲに第１の消去電位が与えられている期間のすべてにわたって、第１の消去電位に対して低いＶｅｒａＧ２が与えられるわけではない。したがって、ＧＩＤＬ電流のみを利用してチャネル電位をブーストする場合に比べて、消去特性に対するＧＩＤＬ電流の影響を抑えることができる。このため、ＶｅｒａとＶｅｒａＧ２との電位差も、ＧＩＤＬ電流のみを利用してチャネル電位をブーストする場合に比べて小さく設定できる。
【００４７】
［第３実施形態］
図６（ａ）は、第３実施形態における消去動作時に、配線ＷＲ及び選択ゲートＳＧにそれぞれ与えられる電位Ｖｅｒａ、ＶｅｒａＧの時間変化を示す。  
図６（ｂ）は、同第３実施形態における消去動作時に、ワード電極層ＷＬに与えられる電位の時間変化を示す。
【００４８】
本実施形態では、例えば４層のワード電極層ＷＬを有するモデルを考え、図６（ｂ）においてＶＷＬ１、ＶＷＬ２、ＶＷＬ３、ＶＷＬ４は、それぞれ下から１層目、２層目、３層目、４層目のワード電極層ＷＬの電位を示す。
【００４９】
まず、配線ＷＲ、選択ゲートＳＧ、１層目及び２層目のワード電極層ＷＬに、同じ第１の消去電位（例えば２０Ｖ程度）を与え、チャネル電位をブーストする。３層目及び４層目のワード電極層ＷＬはフローティング状態にしておく。
【００５０】
チャネル電位のブースト後、続けて、配線ＷＲ及び選択ゲートＳＧは第１の消去電位を維持したまま、１層目及び２層目のワード電極層ＷＬの電位のみを第１の消去電位よりも低い第２の消去電位（例えばグランド電位）に低下させる。これにより、チャネルボディ２０と、１層目及び２層目のワード電極層ＷＬとの電位差によって、それらのワード電極層ＷＬをコントロールゲートするメモリセルの電荷蓄積膜３２の電子が引き抜かれ、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。このとき、３層目及び４層目のワード電極層ＷＬはフローティング状態にされ、それらをコントロールゲートとするメモリセルに対しては消去動作が行われない。
【００５１】
次に、配線ＷＲに対しては先のフェーズで与えられたＶｅｒａよりも高い電位ＶｅｒａＨを与え、選択ゲートＳＧに対しては先のフェーズで与えられたＶｅｒａＧよりも高い電位ＶｅｒａＧＨを与える。ＶｅｒａＨとＶｅｒａＧＨとは等しい。これにより、チャネル電位がブーストされる。さらに、３層目及び４層目のワード電極層ＷＬに対しても、配線ＷＲ及び選択ゲートＳＧと同じ電位（ＶｅｒａＨ＝ＶｅｒａＧＨ）を与える。これにより、ｔＢｏｏｓｔ期間中にメモリセルＭＣに対して書き込みまたは消去が行われるのを防ぐことができる。１層目及び２層目のワード電極層ＷＬはフローティング状態にしておく。
【００５２】
続けて、配線ＷＲ及び選択ゲートＳＧはＶｅｒａＨ（＝ＶｅｒａＧＨ）を維持したまま、３層目及び４層目のワード電極層ＷＬの電位のみを第２の消去電位（例えばグランド電位）に低下させる。これにより、チャネルボディ２０と、３層目及び４層目のワード電極層ＷＬとの電位差によって、それらのワード電極層ＷＬをコントロールゲートするメモリセルの電荷蓄積膜３２の電子が引き抜かれ、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。このとき、１層目及び２層目のワード電極層ＷＬはフローティング状態にされ、それらをコントロールゲートとするメモリセルに対しては消去動作が行われない。
【００５３】
本実施形態においても、消去動作にあたって、配線ＷＲと選択ゲートＳＧとの間に電位差を生じさせないため、選択トランジスタＳＧのゲート端でＧＩＤＬ電流が発生しない。したがって、ＧＩＤＬ電流量の変動の影響を受けない安定した消去動作が可能になる。
【００５４】
本実施形態に係る半導体記憶装置において、複数のワード電極層ＷＬを含む積層体を形成した後、それら複数のワード電極層ＷＬを一括して貫通するメモリホールを例えばＲＩＥ（Reactive Ion Etching）法で形成し、その内側にメモリ膜３０及びチャネルボディ２０を形成することでコストを低減できる。この場合、特に大容量化のためワード電極層ＷＬの積層数が増えると、一括加工で形成するメモリホールのアスペクト比（孔径に対する深さの比）が高くなり、メモリホールにおける上層側と下層側とで孔径にばらつきが生じやすくなる。
【００５５】
ＲＩＥ法で形成したホールは、下層側よりも上層側の方が孔径が大きくなる傾向がある。このため、同じ消去電圧を与えた場合、相対的に上層側のメモリ膜３０に加わる電界が下層側に比べて小さくなる傾向があり、消去が進みづらい。
【００５６】
本実施形態では、上層側と下層側とを別のフェーズに分けて選択的に消去すると共に、上層側に対する消去動作のときに、下層側に対する消去動作のときよりも高い電位を配線ＷＲ及び選択ゲートＳＧに与える。したがって、上層側に対するｔＥｒａｓｅ時のチャネルボディ２０と消去対象ワード電極層ＷＬとの電位差が、下層側に対するｔＥｒａｓｅ時に比べて高くなる。これにより、下層側と同じ消去時間で、上層側も下層側と同程度にまで消去を進行させることができる。この結果、メモリホールの孔径が上層側と下層側とでばらついても、上層側と下層側での消去後しきい値電圧のばらつきを抑えることができる。
【００５７】
なお、先に下層側に対する消去を行い、その後に上層側に対する消去を行うことに限らず、先に上層側に対する消去を行い、その後に下層側に対する消去を行ってもよい。また、４層のワード電極層ＷＬを上下２層ずつに分けて選択的消去を行うことに限らず、上側１層と下側３層、もしくは上側３層と下側１層とに分けて選択的消去を行ってもよい。もちろん、ワード電極層ＷＬの層数も４層に限らない。すなわち、複数のワード電極層ＷＬのうち相対的に上層のワード電極層ＷＬに対するｔＥｒａｓｅ時には、相対的に下層のワード電極層ＷＬに対するｔＥｒａｓｅ時よりも、配線ＷＲ及び選択ゲートＳＧに与える第１の消去電位を高くする。
【００５８】
［第４実施形態］
図７（ａ）は、第４実施形態における消去動作時に、配線ＷＲ及び選択ゲートＳＧにそれぞれ与えられる電位Ｖｅｒａ、ＶｅｒａＧの時間変化を示す。  
図７（ｂ）は、同第４実施形態における消去動作時に、ワード電極層ＷＬに与えられる電位ＶＷＬの時間変化を示す。
【００５９】
本実施形態では、前述したＧＩＤＬ電流を利用せずにチャネル電位のブーストを行う消去動作（第１の消去動作）と、ＧＩＤＬ電流を利用してチャネル電位のブーストを行う消去動作（第２の消去動作）とを組み合わせる。なお、図７（ａ）、（ｂ）には、先に第２の消去動作を行い、その後に第１の消去動作を行っているが、先に第１の消去動作を行い、その後に第２の消去動作を行ってもよい。
【００６０】
まず、第２の消去動作が行われる。この第２の消去動作中、ワード電極層ＷＬの電位はグランド電位に維持される。また、バックゲートＢＧの電位は、バックゲートトランジスタＢＧＴをオンさせる電位に維持される。
【００６１】
まず、配線ＷＲの電位を第１の消去電位（例えば２０Ｖ）にまで上昇させ、その後少し遅らせて選択ゲートＳＧの電位を第１の消去電位よりも低い電位（例えば１５Ｖ）にまで上昇させる。これにより、選択トランジスタＳＴのゲート端付近でＧＩＤＬ電流が発生し、正孔がチャネルボディ２０に流れる。一方、電子は配線ＷＲの方向に流れる。これにより、チャネルボディ２０が配線ＷＲの電位に近い電位に上昇し、ワード電極層ＷＬの電位をグランド電位にすることで、チャネルボディ２０とワード電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、電荷蓄積膜３２に正孔が注入され、第２の消去動作が行われる。
【００６２】
続いて、第１の消去動作が行われる。すなわち、配線ＷＲ、選択ゲートＳＧ及びワード電極層ＷＬに、第１の消去電位（例えば２０Ｖ）を与える。これにより、チャネル電位は、第１の消去電位に近い電位にブーストされる。この後、続けて、配線ＷＲ及び選択ゲートＳＧは第１の消去電位を維持したまま、ワード電極層ＷＬの電位のみを第１の消去電位よりも低い第２の消去電位（例えばグランド電位）に低下させる。これにより、チャネルボディ２０とワード電極層ＷＬとの電位差によって、電荷蓄積膜３２の電子が引き抜かれ、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。
【００６３】
ＧＩＤＬ電流を利用した第２の消去動作は、第１の消去動作に比べて消去速度が速く、消去時間の短時間化を図れる。第１の消去動作は、配線ＷＲと選択ゲートＳＧとの間に電位差を生じさせないため、選択トランジスタＳＧのゲート端でＧＩＤＬ電流が発生しない。したがって、ＧＩＤＬ電流量の変動の影響を受けない安定した消去動作が可能になる。
【００６４】
例えば、第２の消去動作で、目標とするしきい値電圧よりも高い値の状態（浅い消去状態）にし、この後、第１の消去動作で目標とするしきい値電圧に設定することで、短時間で、安定した消去状態を実現することができる。
【００６５】
また、複数のワード電極層ＷＬのうち相対的に下層のワード電極層ＷＬに対して選択的に第１の消去動作を行い、相対的に上層のワード電極層ＷＬに対して選択的に第２の消去動作を行うことで、メモリホールの孔径が相対的に大きく消去速度が下層側に比べて遅くなる傾向にある上層側の消去を促進させることができる。この結果、メモリホールの孔径が上層側と下層側とでばらついても、上層側と下層側での消去後しきい値電圧のばらつきを抑えることができる。
【００６６】
［第５実施形態］
図８（ａ）は、第５実施形態における消去動作時に、配線ＷＲ及び選択ゲートＳＧにそれぞれ与えられる電位Ｖｅｒａ、ＶｅｒａＧの時間変化を示す。  
図８（ｂ）〜（ｅ）は、同第５実施形態における消去動作時に、各層のワード電極層ＷＬに与えられる電位の時間変化を示す。
【００６７】
本実施形態では、例えば４層のワード電極層ＷＬを有するモデルを考え、図８（ｂ）〜（ｅ）においてＶＷＬ１、ＶＷＬ２、ＶＷＬ３、ＶＷＬ４は、それぞれ下から１層目、２層目、３層目、４層目のワード電極層ＷＬの電位を示す。
【００６８】
本実施形態では、ｔＥｒａｓｅ期間中、相対的に上層のワード電極層ＷＬの電位が下層のワード電極層ＷＬの電位よりも低くなるように設定している。例えば、ｔＥｒａｓｅ時に各ワード電極層ＷＬに与える電位を、上層から下層にかけて段階的に大きくなるように設定している。
【００６９】
まず、配線ＷＲ、選択ゲートＳＧ及び各ワード電極層ＷＬに、第１の消去電位（例えば２０Ｖ）を与える。これにより、チャネル電位は、第１の消去電位に近い電位にブーストされる。この後、配線ＷＲ及び選択ゲートＳＧは第１の消去電位を維持したまま、最上層（下から４層目）のワード電極層ＷＬは例えばグランド電位（０Ｖ）にし、下から３層目のワード電極層ＷＬは例えば１Ｖにし、下から２層目のワード電極層ＷＬは例えば２Ｖにし、最下層（下から１層目）のワード電極層ＷＬは例えば３Ｖにする。
【００７０】
ｔＥｒａｓｅ時に各ワード電極層ＷＬに与えられる電位は、いずれもｔＥｒａｓｅ時に配線ＷＲ及び選択ゲートＳＧに与えられる電位よりも低い。このため、チャネルボディ２０と各ワード電極層ＷＬとの電位差によって、各ワード電極層ＷＬをコントロールゲートとするメモリセルにおける電荷蓄積膜３２の電子が引き抜かれ、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。したがって、ＧＩＤＬ電流量の変動の影響を受けない安定した消去動作が可能になる。
【００７１】
また、ｔＥｒａｓｅ時、相対的に上層のワード電極層ＷＬほど与えられる電位が低い。すなわち、ｔＥｒａｓｅ時、相対的に上層のワード電極層ＷＬほどチャネルボディ２０との電位差が大きい。この結果、上層側のメモリホールの孔径が相対的に大きくなっても、上層側での消去速度の低下を補うことができ、上層側と下層側での消去後しきい値電圧のばらつきを抑えることができる。また、本実施形態では、１回のｔＥｒａｓｅフェーズで、各層に対して一括してしきい値調整を行える。
【００７２】
ワード電極層ＷＬの層数は４層に限らず、また、１層ずつ段階的に電位を変化させることに限らない。すなわち、ｔＥｒａｓｅ時、相対的に上層のワード電極層の電位が下層のワード電極層の電位よりも低くなるようにする。ただし、ｔＥｒａｓｅ時の各ワード電極層ＷＬに与えられる電位は、いずれもＶｅｒａ、ＶｅｒａＧよりは低くなるようにする。
【００７３】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００７４】
メモリストリングの構成はＵ字状に限らず、図９に示すようにＩ字状であってもよい。図９には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＳＧが設けられ、その上に複数層のワード電極層ＷＬが設けられ、最上層のワード電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＤＳＧが設けられている。このメモリストリングに対しても、前述した各実施形態の消去方法を適用できる。
【符号の説明】
【００７５】
１０…基板、２０…チャネルボディ、２５…絶縁層、３０…メモリ膜、ＭＳ…メモリストリング、ＷＬ…ワード電極層、ＤＳＧ…ドレイン側選択ゲート、ＳＳＧ…ソース側選択ゲート、ＢＧ…バックゲート、ＢＬ…ビット線、ＳＬ…ソース線、ＷＲ…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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