(57)【要約】【課題】高速で遅延時間を行い、パフォーマンスを向上させる。【解決手段】温度センサＳ１は、温度を検知し、温度情報として出力する。ＴＡＰ保持回路Ｓ２は、予め使用される周波数と電圧状態とにおいて、使用温度範囲でＤＬＬ回路Ｓ４をロックさせ、その時々の温度センサＳ１により検知された温度に対応付けて、ＤＬＬ回路Ｓ４のロック状態を初期遅延時間情報として保持する。実使用時には、ＤＬＬ回路Ｓ４は、遅延時間制御開始時に温度センサＳ１により生成された温度に対する初期遅延時間情報をＴＡＰ保持回路Ｓ２から読み出し、そのロック情報に基づいて遅延時間を開始させる。【選択図】図２
2011124838.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給される外部クロック信号に同期した内部クロック信号の遅延時間を制御するＤＬＬ部は、使用温度に応じた初期遅延時間情報を保持しておき、遅延時間制御動作開始時の温度に対応する前記初期遅延時間情報に基づいて遅延時間制御を開始する
ことを特徴とする半導体記憶装置。
【請求項２】
前記ＤＬＬ部は、
前記使用温度を検出して温度情報を生成する温度検出部と、
前記使用温度の変動幅に対応する使用温度範囲における前記初期遅延時間情報を保持する遅延時間情報保持部と、
前記遅延時間制御開始時に、前記温度検出部により生成された温度情報に対応する、前記保持される前記初期遅延時間情報に基づいて、遅延時間制御を開始するＤＬＬ回路と
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ＤＬＬ部は、
非使用時に、前記使用温度範囲の低温側から高温側まで所定のステップで温度を変化させた際に、前記所定のステップ毎に得られる、前記ＤＬＬ回路でのロック状態における遅延時間制御情報を、前記遅延時間情報保持部に転送する一方、実使用時に、前記遅延時間制御開始時に、前記温度検出部により生成された温度情報に対応する、前記遅延時間情報保持部に保持されている初期遅延時間情報を、前記ＤＬＬ回路に転送する転送回路を更に備え、
前記遅延時間情報保持部は、
前記非使用時には、前記転送回路によって転送される、前記所定のステップ毎に得られる遅延時間情報を各ステップの温度を示す温度情報に対応させて保持し、前記実使用時には、前記温度検出部によって生成された温度情報に応じた前記初期遅延時間情報を前記転送回路に供給する、
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
温度検出部は、
基準電圧を生成する基準電圧生成部と、
温度依存電圧を生成する温度依存電圧生成部と、
前記基準電圧生成部により生成された基準電圧と前記温度依存レベル生成部により生成された温度依存電圧との差分に基づいて、前記メモリ素子の温度に対応する温度情報を出力する温度情報生成部と
を備えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
外部から入力される外部クロック信号に同期した内部クロック信号の遅延時間を制御するＤＬＬ部は、使用温度に応じた初期遅延時間情報を保持しておき、遅延時間制御開始時の温度に対応する前記初期遅延時間情報に基づいて遅延時間制御を開始する
ことを特徴とする遅延時間制御方法。
【請求項６】
前記使用温度を検出して温度情報を生成するステップと、
前記使用温度の変動幅に対応する使用温度範囲における前記初期遅延時間情報を、その時々の温度を示す温度情報に対応付けて保持するステップと、
前記ＤＬＬ部による遅延時間制御開始時の温度を示す温度情報に対応する、前記保持されている初期遅延時間情報に基づいて、遅延時間制御を開始するステップと
を更に含むことを特徴とする請求項５に記載の遅延時間制御方法。
【請求項７】
非使用時に、前記使用温度範囲の低温側から高温側まで所定のステップで温度を変化させた際に、前記所定のステップ毎に得られる、前記ＤＬＬ部が行う遅延時間制御のロック状態における遅延時間情報を、その時々の温度を示す温度情報に対応付けて前記初期遅延時間情報として保持するステップと、
実使用時に、生成された温度情報に応じた前記初期遅延時間情報を選択するステップと、
前記転送された初期遅延時間情報に基づいて前記ＤＬＬ部が遅延時間制御を開始するステップと、
を含むことを特徴とする請求項６に記載の遅延時間制御方法。
【請求項８】
基準電圧を生成するステップと、
温度依存電圧を生成するステップと、
前記基準電圧と前記温度依存電圧との差分に基づいて、前記メモリ素子の温度を示す温度情報を出力するステップと
を更に含むことを特徴とする請求項７に記載の遅延時間制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いた半導体記憶装置及び遅延時間制御方法に関する。
【背景技術】
【０００２】
ＤＬＬを有するＳＤＲＡＭなどの半導体記憶装置において、ＤＬＬは、外部から供給される基準クロック（ＣＬＫ）に対する、半導体記憶装置内部で用いられる内部クロックの遅延時間が所定の範囲に収まるように制限する。その遅延時間が、所定の範囲からはずれた状態（アンロック状態）から、所定の範囲にに収まったロック状態とするために、通常では、数百サイクルのクロックサイクルに相当するロックインタイム（同期引き込み時間）が必要である（例えば、特許文献１参照）。
【０００３】
このＤＬＬのロック動作は、セルフリフレッシュ動作状態にエントリした後は、都度、行うことを規定されている場合が多い。
なぜなら、セルフリフレッシュ動作期間中では、消費電力を低減させることが必要とされ、一般的にＤＬＬについても動作を停止させている。そのため、半導体記憶装置は、低消費電力化したことにより、内部損失による発熱が減少して、温度が低下する。このように、セルフリフレッシュ動作期間を挟んで、温度の変化量が大きな場合に、回路を構成する能動素子の動特性が変化する。そして、その温度変化によって信号の遅延時間が変化することから、ＤＬＬで保持しているロック状態が実際の動作に適した値に対して差が生じるためである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−２２６９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術による、ＤＬＬを有している半導体記憶装置では、上述したように、ＤＬＬは、外部から供給される基準ＣＬＫに対して内部クロックの遅延時間を所定の範囲に保持するために、通常、数百サイクルのクロックサイクルに相当するロックインタイムが必要である。このロックインタイムが経過するまでは、内部クロックの遅延時間が所定の範囲に含まれるか否かが補償されないことから、外部から供給される基準クロックと内部クロックの遅延時間が所定の範囲に含まれ、同期が確保されていることが必須とされるリードファンクションを行うことができず、少なからずパフォーマンスを低下させてしまうという問題がある。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明は、外部から供給される外部クロック信号に同期した内部クロック信号の遅延時間を制御するＤＬＬ部は、使用温度に応じた初期遅延時間情報を保持しておき、遅延時間制御動作開始時の温度に対応する前記初期遅延時間情報に基づいて遅延時間制御を開始することを特徴とする半導体記憶装置である。
【発明の効果】
【０００７】
この発明によれば、使用温度に応じた初期遅延時間情報を保持しておき、ＤＬＬ部による遅延時間制御開始時には、該遅延時間制御開始時の温度に対応して保持しておいた初期遅延時間情報に基づいて、ＤＬＬ部による遅延時間制御を開始するようにしたので、高速でロック動作を行わせることができ、システムのパフォーマンスを向上できる効果がある。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態によるＤＬＬが使用されるＳＤＲＡＭの構成を示すブロック図である。
【図２】本実施形態による、温度センサによるＤＬＬロック情報取得及び選択機能の構成を示す回路図である。
【図３】本実施形態による、温度センサ回路Ｓ１の構成例を示す回路図である。
【図４】本実施形態による、ＴＡＰ保持回路Ｓ２の構成例を示す回路図である。
【図５】本実施形態による、ＴＡＰ転送回路Ｓ３の構成例を示す回路図である。
【図６】本実施形態による、ＤＬＬ回路Ｓ４の構成例を示す回路図である。
【図７】図４のＴＡＰ保持回路Ｄｋ（ｋ＝１〜ｍ）の構成例を示す回路図である。
【図８】図７のＴＡＰ保持回路ＤｋにおけるＴＡＰ記憶制御回路Ｆ２の構成例を示す回路図である。
【図９】図８のＴＡＰ記憶制御回路Ｆ２におけるレベルシフタＨ４、Ｈ１０の構成例を示す回路図である。
【図１０】本実施形態による半導体記憶装置におけるＤＬＬの動作を説明するためのタイミングダイアグラムである。
【図１１】本実施形態によるＤＬＬの動作を説明するためのタイミングダイアグラムである。
【発明を実施するための形態】
【０００９】
以下、本発明の一実施形態を、図面を参照して説明する。
ＤＬＬを有している半導体記憶装置を使用するシステムにおいて、使用されるクロックの周波数と電源電圧については、管理できる情報として扱える。そのため、その他の要因でＤＬＬのロック状態を定めるロック情報（ＴＡＰ）に影響を与える条件の中で管理できていない要因は、温度になる。
このように温度に応じて変化するＴＡＰ情報が何らかの手段で予め得られていれば、ＤＬＬは、ＤＬＬリセット時の温度によるロック情報（ＴＡＰ）を上記手段で得られた情報に基づいてＤＬＬのロック動作を始めることで、ロックインタイムを短縮することができ、非常に高速にロックすることが可能になる。このロックインタイムの短縮は、機能動作を制限する時間を削減することになり、パフォーマンスを向上することができる。
【００１０】
そのため、半導体記憶装置の内部にα℃ステップの温度検出幅を有するで温度センサを設けることとして動作温度を検出する。また、初期状態を確定させるために、システムにおいて予め使用される周波数と電源電圧の条件のもとで、使用温度範囲内の所定の使用温度においてＤＬＬをロックさせる。また、使用温度を使用温度範囲内で変化させ、温度センサがα℃の遷移を検知した場合のＤＬＬのロック状態を初期遅延時間制御情報としてレジスタに保持する。そして、使用温度範囲において、α℃ステップの温度検出精度におけるＤＬＬロック情報（ＴＡＰ）が保持された後、電気Ｆｕｓｅ等でその情報を記憶する。
システムにおける実使用時は、記憶されたそのＤＬＬのロック情報（初期遅延時間制御情報）に基づいてＤＬＬの動作を行わせる。すなわち、ロック開始時の温度に応じたＤＬＬのロック情報（ＴＡＰ）として、温度センサが検知した温度に応じて上記電気Ｆｕｓｅ等に記憶させたデータから読み出して、そのロック情報に基づいてＤＬＬのロック動作を開始させる。このようにすることで、ロック動作を非常に高速化することができる。よって、従来課題である、パフォーマンスの低下を低減できる。
【００１１】
図１は、本発明の実施形態によるＤＬＬが使用されるＳＤＲＡＭの構成を示すブロック図である。図１において、符号２はクロック発生器、３はコマンドデコーダ、４はモードレジスタ、５はコントロール回路である。６はローアドレスバッファ＆リフレッシュカウンタ、７はカラムアドレスカウンタ＆バーストカウンタである。８はローデコーダ、９はコラムデコーダ、１０はメモリセルアレイ、１１はセンスアンプである。１２はデータコントロール回路、１３はラッチ回路、１４は入出力バッファ、１５はＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）である。
【００１２】
次に、ＲＩは、外部コマンド、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥをデコードして得られた、内部Ｒｅａｄコマンドである。ＰＣＬＫ信号、ＩＣＬＫ信号は、外部クロックＣＫに対し一定の遅延時間の遅れをもったクロック信号である。そして、コマンドＲＩは内部クロックＰＣＬＫによってコントロール回路５に読み込まれ、ＲＰ信号としてデータ制御回路１２及びラッチ回路１３に供給され、ＴＡＰＴＲ信号、ＴＳＴＯＲＥ信号、ＤＬＬＲＳＴ信号及びＤＬＬＥＮ信号は、ＤＬＬ１５に供給される。
ＤＬＬ１５は、ＤＬＬ１５を制御する制御信号であるＴＡＰＴＲ信号、ＴＳＴＯＲＥ信号、ＤＬＬＲＳＴ信号及びＤＬＬＥＮ信号に応じて、ＩＣＬＫ信号との遅延時間が制御されたクロック信号であるＬＣＬＫ信号を生成し、ラッチ回路１３及び入出力バッファ１４へ出力する。
【００１３】
図２は、本実施形態による、温度センサによるＤＬＬロック情報取得及び選択機能の構成を示す回路図である。
この図に示される温度センサＳ１は、実使用温度範囲において、α℃ステップの検出精度に基づいてデバイスの温度を検出する。検出されるデバイスの温度情報は、ｍビットのＴＥＭＰ＜ｍ：１＞信号として生成される。該ＴＥＭＰ＜ｍ：１＞信号は、ＴＡＰ保持回路Ｓ２に供給される。
ＴＡＰ保持回路Ｓ２は、温度センサＳ１から出力されるＴＥＭＰ＜ｍ：１＞信号の温度情報に対応するＤＬＬのロック情報（ＴＡＰ）を保持するとともに、出力する。該ロック情報（ＴＡＰ）は、ＴＡＰＬ＜ｎ：１＞信号として、ＴＡＰ転送回路Ｓ３に供給される。ＴＡＰ転送回路Ｓ３は、ｎ台存在し、それぞれ接続されるＴＡＰ保持回路Ｓ２とＤＬＬ回路Ｓ４との間でＤＬＬのロック情報（ＴＡＰ）を転送する。該ロック情報（ＴＡＰ）は、ＴＡＰＤＬＬ＜ｎ：１＞信号として、ＴＡＰ転送回路Ｓ３とＤＬＬ回路Ｓ４との間で授受される。
【００１４】
ここで、ＴＡＰＤＬＬ＜ｎ：１＞信号は、ＤＬＬ内でロック状態時にフリップフロップ等のラッチ部分の信号として保持されている信号であり、外部にロック情報として出力される一方、外部からの書き込み処理（ドライブ）に応じて、データが書き換えられ、ＤＬＬ内のロック情報も併せて書き換えられる。このため、ＤＬＬ回路Ｓ４のＤＬＬロック情報信号であるＴＡＰＤＬＬ＜ｎ：１＞信号は、ＴＡＰ転送回路Ｓ３への入力信号でもある。
【００１５】
ＴＡＰＴＲ信号は、ＭＲＳ（モードレジスタセット）等の外部コマンドにより設定される信号である。この信号によって、ＤＬＬ回路Ｓ４に保持されるロック情報（ＴＡＰ）をＴＡＰ保持回路Ｓ２側へ転送するか、ＴＡＰ情報保持回路Ｓ２に保持されるロック情報（ＴＡＰ）をＤＬＬ回路Ｓ４側へ転送するかを選択する。ＴＡＰＴＲ信号は、ＴＡＰ保持回路Ｓ２、及びＴＡＰ転送回路Ｓ３とに入力され、ＤＬＬ回路Ｓ４とＴＡＰ保持回路Ｓ２との間の転送を仲介するＴＡＰ転送回路Ｓ３を制御して転送が行われる。
【００１６】
ＴＳＴＯＲＥ信号は、ＭＲＳ等の外部コマンドにより設定され、ＴＡＰ保持回路Ｓ２にＴＡＰ情報を保持させるための信号として供給される。
ＤＬＬＲＳＴ信号は、ＭＲＳ等の外部コマンドにより設定される信号であり、ＤＬＬ回路Ｓ４をリセット（Ｒｅｓｅｔ）するための信号で、ＴＡＰ転送回路Ｓ３、及びＤＬＬ回路Ｓ４に供給される。
ＤＬＬＥＮ信号は、ＭＲＳ等の外部コマンドにより設定され、ＤＬＬ回路Ｓ４をイネーブル（Ｅｎａｂｌｅ）状態にするための信号であり、ＴＡＰ保持回路Ｓ２、及びＤＬＬ回路Ｓ４に供給される。
ＩＣＬＫ信号は、ＤＬＬ回路Ｓ４に供給される基準クロックであり、遅延調整を行う対象として供給される。
ＬＣＬＫ信号は、ＤＬＬＥＮ信号がアサートされ、ＤＬＬ回路Ｓ４がイネーブル（Ｅｎａｂｌｅ）状態になった後に、ＤＬＬＲＳＴ信号がアサートされると、ＤＬＬ回路Ｓ４のロック動作が開始された後に、ＤＬＬ回路Ｓ４のクロック信号として出力される。
【００１７】
図３は、本実施形態による、温度センサ回路Ｓ１の構成例を示す回路図である。図３において、直列抵抗部Ｔ１は、一定電圧である電源ＶＩＮＴとＧＮＤレベルとの間に直列接続されたｋ個の抵抗からなる。
【００１８】
温度依存レベル生成部Ｔ２は、電源ＶＩＮＤを電流源とする定電流源Ｌ１と、定電流源Ｌ１とＧＮＤとの間に接続されているダイオードＬ２とにより構成される。温度依存レベル生成部Ｔ２は、温度に対して線形の負の電圧依存性を示すように設定され、検出した温度変化に応じて、ＶＲＥＦＴ信号の出力レベルが変化する。
【００１９】
差動増幅回路群Ｔ３は、直列抵抗部Ｔ１から出力されるＶＩＮ＜ｔ＞信号のレベル（ｔ＝１〜ｍ）に対してＶＲＥＦＴ信号の出力レベルを基準電位（リファレンス）として差動増幅し、ＴＥＭＰＣ＜ｔ＞信号（ｔ＝１〜ｍ）として出力するｍ台の差動増幅回路からなる。
【００２０】
温度範囲パルス生成部Ｔ４は、差動増幅回路群Ｔ３からＴＥＭＰＣ＜ｔ＋１＞信号が供給され、ＴＰＢ＜ｔ＞信号を出力するインバータＡｔ（ｔ＝１〜ｍ）、及び、ＴＥＭＰＣ＜ｔ＞信号とＴＰＢ＜ｔ＞信号とが供給され、ＴＥＭＰ＜ｔ＞信号を出力する２入力ＡＮＤ回路Ｂｔ（ｔ＝１〜ｍ）とからなる。ただし、インバータＡｍは、入力がＧＮＤ電位に接続される。
温度範囲パルス生成部Ｔ４における温度センサ回路としての出力信号は、ＴＥＭＰ＜ｍ：１＞信号である。
【００２１】
図４は、本実施形態による、ＴＡＰ保持回路Ｓ２の構成例を示す回路図である。
この図に示されるＴＡＰ保持回路Ｓ２は、ＴＡＰ保持回路群Ｅ１からなり、該ＴＡＰ保持回路群Ｅ１は、複数のＴＡＰ保持回路Ｄｋ（ｋ＝１〜ｍ）を有する。ＴＡＰ保持回路Ｄｋは、α℃ステップの検出精度で検出された温度状態に応じたＤＬＬのロック情報ＴＡＰＬ＜ｎ：１＞信号の入出力を制御するため、使用温度範囲をα℃のステップ幅によって分割された温度状態を示す分割数に応じて設けられる。この図では、使用温度範囲がｍ分割された場合を示している。例えば、−５℃〜９０℃までを使用温度範囲とし、５℃のステップ幅で分割された温度状態に応じて、ＤＬＬのロック情報（ＴＡＰ）を保持させようとした場合、２０台のＴＡＰ保持回路Ｄｍ（ｍ＝２０）が必要になる。
【００２２】
各ＴＡＰ保持回路Ｄｋには、図３の温度センサ回路Ｓ１から出力されるＴＥＭＰ＜ｍ：１＞信号（すなわち、ＴＥＭＰ＜ｋ＞（ｋ＝１〜ｍ））、ＤＬＬＥＮ信号、外部ＭＲＳ等のコマンドによりＤＬＬ回路Ｓ４からのロック情報であるＴＡＰＬ＜ｎ：１＞信号を取り込むか、ＤＬＬ側に出力するかを選択するための信号であるＴＡＰＴＲ信号、及び、電気Ｆｕｓｅ等によりデータを固定化させるためのＴＳＴＯＲＥ信号が入力信号として入力される。
【００２３】
図５は、本実施形態による、ＴＡＰ転送回路Ｓ３の構成例を示す回路図である。図５において、インバータＥ１は、ＴＡＰＬ＜ｓ＞信号が入力され、ＴＡＰＴＢ信号を出力する。インバータＥ２は、ＴＡＰＴＢ信号が入力され、ＴＡＰＬ＜ｓ＞信号を出力する。クロックドインバータＥ３は、ＴＡＰＴＢ信号が入力され、ＤＬＬＲＳＴＢ信号がアサートされると出力をＥｎａｂｌｅ状態にし、ＤＬＬＲＳＴ信号がアサートされるとＴＡＰＤＬＬ＜ｓ＞信号を出力する。
【００２４】
インバータＥ４は、ＤＬＬＲＳＴ信号が入力され、ＤＬＬＲＳＴＢ信号を出力する。インバータＥ５は、ＴＡＰＤＬＬ＜ｓ＞信号が入力され、ＴＡＰＤＢ信号を出力する。インバータＥ６は、ＴＡＰＤＢ信号が入力され、ＴＡＰＤＬＬ＜ｓ＞信号を出力する。クロックドインバータＥ７は、ＴＡＰＤＢ信号が入力され、ＴＡＰＴＲＢ信号がアサートされると出力をＥｎａｂｌｅ状態にし、ＴＡＰＴＲ信号がアサートされるとＴＡＰＬ＜ｓ＞信号を出力する。インバータＥ８は、ＴＡＰＴＲ信号が入力され、ＴＡＰＴＲＢ信号を出力する。
【００２５】
図６は、本実施形態による、ＤＬＬ回路Ｓ４の構成例を示す回路図である。図６において、遅延調整回路Ｇ１は、ロック情報（ＴＡＰ）であるＴＡＰＤＬＬ＜ｎ：１＞信号を入出力するとともに、ロック遅延動作の調整対象信号であるＩＣＬＫ信号、ＤＬＬのＥｎａｂｌｅ信号であるＤＬＬＥＮ信号、ＤＬＬを初期化するリセット（Ｒｅｓｅｔ）信号であるＤＬＬＲＳＴ信号、位相比較結果であるＰＣＣＴＲＬ信号が入力される。そして、遅延調整回路Ｇ１は、ＩＣＬＫ信号に対する遅延時間が調整されたＤＣＬＫ信号、及びＤＣＬＫ信号に対して一定の時間だけ早く出力されるように調整されたＬＣＬＫ信号を出力する。位相比較回路Ｇ２は、ＩＣＬＫ信号と、遅延調整回路Ｇ１の出力であるＤＣＬＫ信号との位相を比較し、その比較結果をＰＣＣＴＲＬ信号として出力する。
【００２６】
図７は、図４のＴＡＰ保持回路Ｄｋ（ｋ＝１〜ｍ）の構成例を示す回路図である。
この図に示されるＴＡＰ保持回路Ｄｋは、対応して設けられる複数のフリップフロップＦ１とＴＡＰ記憶制御回路Ｆ２の組を含んで構成される。
フリップフロップＦ１は、ｎ台のフリップフロップからなり、ＴＥＭＰ信号をクロック（ＣＫ）として、ＴＡＰＬ＜ｎ：１＞信号の各々をデータ（Ｄ）として供給を受ける。フリップフロップＦ１は、クロックＣＫが”Ｌ”レベルを示す期間に取り込んだデータ（Ｄ）を、クロック（ＣＫ）が“Ｈ”レベルを示す期間に出力信号（Ｑ）として出力する。その出力信号Ｑは、各々、ＬＴＡＰ＜ｎ：１＞信号として出力される。
【００２７】
ＴＡＰ記憶制御回路Ｆ２は、ｎ台のＴＡＰ記憶制御回路からなり、ＤＬＬのＥｎａｂｌｅ信号であるＤＬＬＥＮ信号、上記ＴＡＰＴＲ信号、上記ＴＥＭＰＴ信号、上記ＴＳＴＯＲＥ信号が供給される。また、ＴＡＰ記憶制御回路Ｆ２は、フリップフロップＦ１からＬＴＡＰ＜ｎ：１＞信号をそれぞれＬＴＡＰ＜ｓ＞信号として供給を受けるとともに、ＴＡＰＬ＜ｓ＞信号をＴＡＰＬ＜ｎ：１＞信号として条件に応じて出力する。
【００２８】
図８は、図７のＴＡＰ保持回路ＤｋにおけるＴＡＰ記憶制御回路Ｆ２の構成例を示す回路図である。インバータＨ１は、ＴＳＴＯＲＥ信号が供給され、ＴＳＴＲＢ信号を出力する。２入力ＮＯＲ回路Ｈ２は、ＴＳＴＲＢ信号、及びＬＴＡＰ＜ｓ＞信号が供給され、それらの論理和の反転出力を、ＥＦＥＮＰＢ信号として出力する。２入力ＮＡＮＤ回路Ｈ３は、ＬＴＡＰ＜ｓ＞信号、及びＴＳＴＯＲＥ信号が供給され、それらの論理積の反転出力を、ＴＡＰＳＴＢ信号として出力する。
【００２９】
レベルシフタＨ４は、ＴＡＰＳＴＢ信号が供給され、信号電位を変換したＴＡＰＳＴＳＶ信号を出力する。バッファＨ５は、ＥＦＥＮＰＢ信号が供給され、ＥＦＥＮＢ信号を出力する。ＰＭＯＳトランジスタＨ６は、ＴＡＰＳＴＳＶ信号がゲートに供給され、ＶＳＶＴ電源がソースに印加される。ＮＭＯＳトランジスタＨ７は、ＥＦＥＮＢ信号がゲートに供給され、ソースにＧＮＤ電位が印加され、ドレインがＰＭＯＳトランジスタＨ６のドレインに接続され、該ドレイン出力をＥＦＴＡＰ信号として出力する。破壊用絶縁膜Ｈ８は、一方の電極がＧＮＤ電位が印加され、他方の電極がＥＦＴＡＰ信号の伝送路に接続されている。
【００３０】
バッファＨ９は、ＴＳＴＯＲＥ信号が供給され、ＴＳＴＢＦ信号を出力する。レベルシフタＨ１０は、ＴＳＴＢＦ信号が供給され、信号電位を変換したＴＳＴＴＲＢ信号を出力する。インバータＨ１１は、ＴＳＴＴＲＢ信号が供給され、反転してＴＳＴＴＲ信号として出力する。トランスファゲートＨ１２は、ＥＦＴＡＰ信号が供給され、ＰＭＯＳのゲートにＴＳＴＴＲＢ信号が供給され、ＮＭＯＳのゲートにＴＳＴＴＲ信号が供給され、ＴＳＴＴＲＢ信号もアサートに応じて出力をＥｎａｂｌｅ状態にしてＴＡＰＬＢ信号を出力する。
【００３１】
ディレイ素子Ｈ１３は、ＤＬＬＥＮ信号が供給され、そのＤＬＬＥＮ信号を遅延してＤＥＮＤＬ信号として出力する。インバータＨ１４は、ＤＥＮＤＬ信号が供給され、反転してＤＥＮＤＬＢ信号として出力する。２入力ＮＡＮＤ回路Ｈ１５は、ＤＥＮＤＬＢ信号、及びＤＬＬＥＮ信号が供給され、それらの論理積の反転出力を、ＥＦＰＲＥＢ信号として出力する。ＰＭＯＳトランジスタＨ１６は、ゲートにＥＦＰＲＥＢ信号が供給され、ソースにＶＤＤ電源電圧が印加され、ドレインがＴＡＰＬＢ信号の伝送路に接続されている。
インバータＨ１７は、ＴＡＰＬＢ信号が供給され、反転してＴＡＰＬＬ信号として出力する。インバータＨ１８は、ＴＡＰＬＬ信号が供給され、反転してＴＡＰＬＢ信号として出力する。
【００３２】
インバータＨ１９は、ＴＡＰＴＲ信号が供給され、反転してＴＡＰＢＴＲ信号として出力する。２入力ＡＮＤ回路Ｈ２０は、ＴＡＰＢＴＲ信号、及びＴＥＭＰＴ信号が供給され、それらの論理積をとり、ＴＡＰＳＥＬ信号として出力する。
インバータＨ２１は、ＴＡＰＳＥＬ信号が供給され、反転してＴＡＰＳＥＬＢ信号として出力する。ＰＭＯＳトランジスタＨ２２は、ゲートにＴＡＰＳＥＬＢ信号が供給され、ソースにＶＤＤ電源電圧が印加される。ＰＭＯＳトランジスタＨ２３は、ゲートにＴＡＰＬＢ信号が供給され、ソースがＰＭＯＳトランジスタＨ２２のドレインに接続される。
【００３３】
ＮＭＯＳトランジスタＨ２５は、ゲートにＴＡＰＳＥＬ信号が供給され、ソースにＧＮＤ電位が印加され、ドレインがＮＭＯＳトランジスタＨ２４のソースに接続されている。
ＮＭＯＳトランジスタＨ２４は、ゲートにＴＡＰＬＢ信号が供給され、ソースがＮＭＯＳトランジスタＨ２５のドレインに接続され、ドレインがＰＭＯＳトランジスタＨ２３のドレインに接続され、ＴＡＰＬ＜ｓ＞信号を出力する。
【００３４】
図９は、図８のＴＡＰ記憶制御回路Ｆ２におけるレベルシフタＨ４、Ｈ１０の構成例を示す回路図である。
この図に示されるＰＭＯＳトランジスタＰ３とＰ５は、それぞれのソースがＶＳＶＴ電源電圧が印加され、ゲートは互いのドレインに接続される。すなわち、ＰＭＯＳトランジスタＰ３とＰ５は、相補の状態を対となって記憶する保持回路を形成する。
インバータＰ１は、ＩＮ信号が供給され、反転してＩＮＢ信号として出力する。
ＮＭＯＳトランジスタＰ２は、ゲートにＩＮ信号が供給され、ソースにＧＮＤ電位が印加され、ドレインがＰＭＯＳトランジスタＰ３のドレインに接続される。
ＮＭＯＳトランジスタＰ４は、ゲートにＩＮＢ信号が供給され、ソースにＧＮＤ電位が印加され、ドレインがＰＭＯＳトランジスタＰ５のドレインに接続される。そして、供給されるＩＮ信号に応じて、ＮＭＯＳトランジスタＰ４のドレインからＯＵＴ信号が出力される。
【００３５】
次に、本実施形態の動作について説明する。
図１０、本実施形態による半導体記憶装置におけるＤＬＬの動作を説明するためのタイミングダイアグラムである。
この図には、α℃温度ステップでのＤＬＬロック情報の保持及び固定化を行う場合のタイミングダイアグラムとして、実使用システムでの使用周波数、及び電源電圧にて、ＤＬＬ１５をロックさせ、実使用温度範囲において低温から温度を上昇させ、α℃ステップで取得したＤＬＬ１５のロック情報（ＴＡＰ）を、電気Ｆｕｓｅで固定化する一連の処理にしたがった動作を示している。
【００３６】
この工程では、ＭＲＳにてＤＬＬＥＮ信号、及びＤＬＬＲＳＴ信号にてＤＬＬ１５を動作させた後、外部ＭＲＳ等のコマンドで、ＴＡＰＴＲ信号を“Ｈ”レベルにする。その後、実使用温度範囲の低温側から実使用温度範囲の高温側まで温度を上昇させている。まず、ダイオードＬ２（図３）の温度依存性を用いて検出を行う温度依存レベル生成部Ｔ２において、ダイオードＬ２を流れる電流Ｉｄは、定電流源Ｌ１により定電流制御され一定の値となる。その電流Ｉｄは、ダイオードＬ２のアノード接点ＶＲＥＦＴの電圧レベルを、温度Ｔ０Ｋ（ケルビン）のときにＶｄ０とすると、一般的に、式（１）で表される。
【００３７】
Ｉｄ＝Ａ×ｅ（（ｑ×Ｖｄ０−Ｅｇ）／ｋ×Ｔ０）    ……（１）
【００３８】
式（１）において、Ａが一定値を示す比例定数、ｑが素電荷量、ｋがボルツマン定数、Ｅｇがバンドギャップエネルギーであり、ｅ（ｘ）は、自然対数の底数ｅのべき乗を示す関数である。ここで、温度がΔＴ℃変化したときのアノード接点ＶＲＥＦＴの変化量を、ΔＶｄとすると、式（２）で表される。
【００３９】
Ｉｄ＝Ａ×ｅ（（ｑ×（Ｖｄ０＋ΔＶｄ）−Ｅｇ）／ｋ×（Ｔ０＋ΔＴ））……（２）
【００４０】
電流Ｉｄは、温度変化に依存せず定電流制御され、一定であるので、式（１）と式（２）の指数部が等しいことになるので、式（３）として表される。
【００４１】
（ｑ×Ｖｄ０−Ｅｇ）／ｋ×Ｔ０＝（ｑ×（Ｖｄ０＋ΔＶｄ）−Ｅｇ）／ｋ×（Ｔ０＋ΔＴ）  ……（３）
【００４２】
式（３）をΔＶｄについて整理すると、式（４）となる。
【００４３】
ΔＶｄ＝−ΔＴ×（Ｅｇ／ｑ−Ｖｄ０）／Ｔ０  ……（４）
【００４４】
なお、（Ｅｇ／ｑ）は、バンドギャップ電圧を示し、シリコンを材料として使用する場合では約１．２Ｖとなる。
【００４５】
シリコンを使用した場合では、ΔＴ℃の温度変化に対する電圧変化量ΔＶｄは、Ｖｄ０が１．２Ｖ以下であれば、温度変化量ΔＴと負の比例関係にあることが分かる。この関係より、直列抵抗部Ｔ１（図３）から出力されるＶＩＮ＜ｔ＞（ｔ＝１〜ｍ）信号の出力レベルと、ダイオードＬ２による温度依存レベル生成部Ｔ２の出力である信号ＶＲＥＦＴの実使用温度範囲におけるα℃ステップのレベルとが一致するように直列抵抗部Ｔ１の抵抗値を調整する。
【００４６】
これにより、温度依存レベル生成部Ｔ２から出力される信号ＶＲＥＦＴのレベルは、温度上昇に応じて低下することから、直列抵抗群Ｒ１〜Ｒｋから出力されるＶＩＮ＜ｔ＞（ｔ＝１〜ｍ）に対して信号ＶＲＥＦＴのレベルを差動増幅回路群Ｔ３によって判定すると、温度の上昇に応じて所定の温度になると、ＴＥＭＰＣ＜ｍ＞信号が“Ｈ”レベルに遷移する。
【００４７】
そのため、ＴＥＭＰＣ＜ｔ＞（ｔ＝１〜ｍ）信号群は、図１０に示すように、温度上昇に対応し、ＴＥＭＰＣ＜１＞信号からＴＥＭＰＣ＜ｍ＞信号への順にしたがって“Ｈ”レベル状態に遷移し、“Ｈ”レベル状態を示す信号の数が増加する。この遷移により、温度範囲パルス生成部Ｔ４の２入力ＡＮＤ回路Ｂ１〜Ｂｍの出力ＴＥＭＰ＜ｔ＞信号は、ＴＥＭＰＣ＜ｔ＞信号が“Ｌ”レベルから“Ｈ”レベルへ遷移し、次のＴＥＭＰＣ＜ｔ＋１＞信号がまだ”Ｌ”レベルの状態にあるため、ＴＰＢ＜ｔ＞信号が”Ｈ”レベルに変化する。次のＴＥＭＰＣ＜ｔ＋１＞信号が“Ｌ” レベルから“Ｈ” レベルへに変化することにより、ＴＰＢ＜ｔ＞信号が“Ｈ” レベルから“Ｌ”レベルへ変化する（ｔ＝ｍのとき、ＴＥＭＰ＜ｔ＞信号はＴＥＭＰＣ＜ｔ＋１＞信号がＧＮＤ電位が印加されているため“Ｈ”レベルに遷移するのみ）。
【００４８】
これにより、ＴＥＭＰ＜ｔ＞信号が、検出した温度状態をα℃ステップの検出精度にしたがって示すことができる。ここで、図５においてＤＬＬ回路Ｓ４から出力されるロック情報（ＴＡＰ）としてのＴＡＰＤＬＬ＜ｓ＞信号は、ＤＬＬ回路Ｓ４におけるロック状態を示し、その状態に応じた値がインバータＥ５及びＥ６によってラッチされている。このラッチされているＴＡＰＤＢデータは、ＴＡＰＴＲ信号が“Ｈ”レベルであることから、ＴＡＰＴＲＢ信号は“Ｌ”レベルとなり、クロックドインバータＥ７の出力がＥｎａｂｌｅ状態となり、ＴＡＰＤＢ信号を反転してＴＡＰＬ＜ｓ＞信号として出力する。
【００４９】
このＴＡＰＬ＜ｓ＞信号は、インバータＥ１とＥ２によりラッチされた状態になっている。このとき、ＤＬＬＲＳＴ信号は“Ｌ”レベルであるため、ＤＬＬＲＳＴＢ信号は“Ｈ”となり、クロックドインバータＥ３は、Ｄｉｓａｂｌｅ状態となっているので、ＴＡＰＬ＜ｓ＞側からＴＡＰＤＬＬ＜ｓ＞側へのやり取りはない。よって、図５のＴＡＰ転送回路Ｓ３の構成例によれば、ｎビットのＤＬＬのロック情報（ＴＡＰ）であるＴＡＰＤＬＬ＜ｎ：１＞信号は、ＴＡＰＬ＜ｎ：１＞信号として出力される。
【００５０】
このＤＬＬのロック情報（ＴＡＰ）であるＴＡＰＤＬＬ＜ｎ：１＞信号は、温度変化に依存したトランジスタの遅延時間の変化に応じて変化する。図１０、及び図１１では、変化するＴＡＰＤＬＬ＜ｎ：１＞信号の値を小文字のアルファベットで示す。ＴＥＭＰ信号の“Ｌ”レベルから“Ｈ”レベルへの遷移にて、図７のｎ台あるフリップフロップＦ１は、図５にてＤＬＬ回路Ｓ４からのロック情報（ＴＡＰ）であるＴＡＰＤＬＬ＜ｎ：１＞がＴＡＰＬ＜ｎ：１＞信号として保持されているデータをラッチし、ＬＴＡＰ＜ｎ：１＞信号として保持する。
【００５１】
このＬＴＡＰ＜ｎ：１＞信号は、図４のＴＡＰ保持回路Ｓ２の構成例のＴＡＰ保持回路群Ｅ１におけるＴＡＰ保持回路Ｄ１〜Ｄｍでは、それぞれに供給されるＴＥＭＰ＜ｔ＞（ｔ＝１〜ｍ）の“Ｌ”レベルから“Ｈ”レベルへの遷移に応じて、その遷移時のＴＡＰＬ＜ｎ：１＞信号の情報が、各々のＴＡＰ保持回路Ｄ１〜Ｄｍでラッチされ、ＬＴＡＰ＜ｎ：１＞信号として保持される。
【００５２】
図１０において、図４のＴＡＰ保持回路Ｄ１におけるＬＴＡＰ＜ｎ：１＞信号には、ＴＡＰＬ＜ｎ：１＞＝ｂ状態が保持され、図４のＴＡＰ保持回路Ｄ２におけるＬＴＡＰ＜ｎ：１＞信号には、ＴＡＰＬ＜ｎ：１＞＝ｅ状態が保持され、図４のＴＡＰ保持回路Ｄ３におけるＬＴＡＰ＜ｎ：１＞信号には、ＴＡＰＬ＜ｎ：１＞＝ｈ状態が保持され、図４のＴＡＰ保持回路Ｄｍ−２におけるＬＴＡＰ＜ｎ：１＞信号には、ＴＡＰＬ＜ｎ：１＞＝ｓ状態が保持され、図４のＴＡＰ保持回路Ｄｍ−１におけるＬＴＡＰ＜ｎ：１＞信号には、ＴＡＰＬ＜ｎ：１＞＝ｖ状態が保持され、図４のＴＡＰ保持回路ＤｍにおけるＬＴＡＰ＜ｎ：１＞信号には、ＴＡＰＬ＜ｎ：１＞＝ｙ状態が保持されている場合を示している。
【００５３】
この実使用温度範囲内における温度上昇に応じて、α℃ステップごとに行われるＤＬＬのロック情報（ＴＡＰ）を取得を完了する。ロック情報（ＴＡＰ）を取得が完了した後に、外部ＭＲＳ等のコマンドにより生成される、取得したロック情報を電気Ｆｕｓｅ（破壊用絶縁膜）に固定化データとして残すための制御信号であるＴＳＴＯＲＥを“Ｈ”レベルにする。
【００５４】
これにより、図７のＴＡＰ記憶制御回路Ｆ２では、ＬＴＡＰ＜ｎ：１＞信号に“Ｈ”レベルが供給される。それゆえ、図８のＴＡＰ記憶制御回路Ｆ２の構成例では、ＬＴＡＰ＜ｓ＞信号が“Ｈ”レベルであることから、２入力ＮＡＮＤ回路Ｈ３の出力は“Ｌ”レベルとなり、レベルシフタＨ４により、ＴＡＰＳＴＳＶ信号は“Ｌ”レベルになる。
なぜなら、図９のレベルシフタ回路Ｈ４、Ｈ１０の構成例で示すと、ＩＮ信号が“Ｌ”レベルになることから、ＩＮＢ信号がインバータＰ１により“Ｈ”レベルとなり、ＮＭＯＳトランジスタＰ４により、出力であるＯＵＴが“Ｌ”レベルになることによる。
【００５５】
次に、ＴＳＴＯＲＥ信号が“Ｈ”レベルであるから、ＴＳＴＲＢ信号は“Ｌ”レベルとなり、２入力ＮＯＲ回路Ｈ２の出力であるＥＦＥＮＰＢ信号は、ＬＴＡＰ＜ｓ＞が“Ｈ”レベルであることから“Ｌ”レベルとなり、ＮＭＯＳトランジスタＨ７のゲートに入力されるＥＦＥＮＢ信号は“Ｌ”レベルとなる。このことから、ＰＭＯＳトランジスタＨ６はＯＮ状態、ＮＭＯＳトランジスタＨ７はＯＦＦ状態となり、破壊用絶縁膜Ｈ８が接続されているＥＦＴＡＰ信号には、ＶＳＶＴレベルが印加されることになる。
【００５６】
ここで、この破壊用絶縁膜Ｈ８は、通常のＶＤＤレベルの印加では破壊されず、ＶＤＤレベルより高いレベルを印加することにより破壊される。そのため、破壊用絶縁膜Ｈ８を破壊させるＶＳＶＴレベルは、トランジスタを破壊しない範囲で、破壊用絶縁膜Ｈ８を破壊するのに必要なＶＤＤレベルより高いレベルが設定される。このＥＦＴＡＰ信号へのＶＳＶＴレベルを印加することにより、破壊用絶縁膜Ｈ８は破壊され、破壊前にはＧＮＤ電位に対しての絶縁状態から導通状態に変化して、ＥＦＴＡＰ信号は、ＧＮＤ電位に低抵抗で接続された状態になる。
【００５７】
このとき、ＴＳＴＢＦ信号は“Ｈ”レベルとなり、ＴＳＴＴＲＢ信号が、レベルシフタＨ１０（図８）によってレベル変換されたＶＳＶＴレベルの“Ｈ”レベル、ＴＳＴＴＲ信号がインバータＨ１１によって“Ｌ”レベルとなる。なぜなら、このＴＳＴＴＲＢ信号がＶＳＶＴレベルの“Ｈ”レベルとなることを図９のレベルシフタ回路の構成例で示すと、ＩＮ信号が“Ｈ”レベルになることから、ＩＮＢ信号がインバータＰ１により“Ｌ”レベルとなり、ＮＭＯＳトランジスタＰ４がＯＦＦ状態、ＮＭＯＳトランジスタＰ２がＯＮ状態となり、ＩＮＳＶＢ信号が“Ｌ”レベルとなり、ＰＭＯＳトランジスタＰ５がＯＮ状態となり、出力であるＯＵＴがＶＳＶＴレベルの“Ｈ”レベルになることによる。
【００５８】
これにより、図８に示すトランスファゲートＨ１２は、ＯＦＦ状態となり、印加されるＶＳＶＴレベルを遮断して、ＶＳＶＴレベルの印加が必要とされる範囲以外の他の素子にまで印加されないように保護する。
一方、ＬＴＡＰ＜ｎ：１＞信号には、“Ｌ”レベルの信号が入力される。図８のＴＡＰ記憶制御回路Ｆ２の構成例で示すと、ＬＴＡＰ＜ｓ＞信号が“Ｌ”レベルであることから、２入力ＮＡＮＤ回路Ｈ３出力は、“Ｈ”レベルとなり、レベルシフタＨ４により、上記ＴＳＴＴＲＢ信号時と同様に、ＴＡＰＳＴＳＶ信号はＶＳＶＴレベルの“Ｈ”レベルになる。
【００５９】
次に、ＴＳＴＯＲＥ信号が“Ｈ”レベルであるから、ＴＳＴＲＢ信号は“Ｌ”レベルとなり、２入力ＮＯＲ回路Ｈ２の出力であるＥＦＥＮＰＢ信号は、ＬＴＡＰ＜ｓ＞が“Ｌ”レベルであることから“Ｈ”レベルとなり、ＮＭＯＳトランジスタＨ７のゲートに入力されるＥＦＥＮＢ信号は“Ｈ”レベルとなる。このことから、ＰＭＯＳトランジスタＨ６はＯＦＦ状態、ＮＭＯＳトランジスタＨ７はＯＮ状態となり、破壊用絶縁膜Ｈ８が接続されているＥＦＥＮＢ信号には、ＧＮＤレベルが印加される。この状態では、破壊用絶縁膜Ｈ８には、絶縁膜を破壊するだけの電位が印加されず、破壊されない。
【００６０】
以上の工程により、破壊用絶縁膜Ｈ８の破壊の有無により、実使用温度範囲におけるα℃ステップの温度検出範囲ごとのＤＬＬのロック情報（ＴＡＰ）が保持されたことになる。図１０では、ＬＴＡＰ＜ｓ＞が、図４におけるＴＡＰ保持回路Ｄ２に相当する場合を示す。
【００６１】
次に、図１１は、実使用時におけるＤＬＬリセット〜ロック状態までのタイミングダイアグラムを示す。
まず、ＤＬＬをＥｎａｂｌｅにするための外部ＭＲＳ（モードレジスタセット）のコマンドにより、ＤＬＬＥＮ信号が生成され、次に入力されるＤＬＬをリセット（Ｒｅｓｅｔ）するための外部ＭＲＳのコマンドにより、ＤＬＬＲＳＴ信号の１ショットの信号が生成される。このＤＬＬＲＳＴ信号を受けて、ＤＬＬはリセットされ、ロック動作が始まる。
【００６２】
このＤＬＬＲＳＴ信号を受けて、そのときの温度状態に対応するＴＥＭＰ＜ｋ＞信号のみが“Ｈ”レベルとなり、ＴＥＭＰ＜ｋ＞以外は排他的な関係にあるため“Ｌ”レベルとなる。
図４のＤＬＬのＴＡＰ保持回路Ｓ２の構成例において、ＴＥＭＰ＜ｋ＞が“Ｈ”レベルとして供給されるＴＡＰ保持回路Ｄｋについて示す。この場合に対応するＴＡＰ保持回路Ｄｋ（図８）のＴＥＭＰ信号は“Ｈ”レベルとなる。
【００６３】
ここで、ＴＳＴＯＲＥ信号が“Ｌ”レベルであるため、レベルシフタＨ１０（図８）に供給されるＴＳＴＢＦ信号は“Ｌ”レベルとなり、レベルシフタＨ１０から出力されるＴＳＴＴＲＢ信号は“Ｌ”レベルとなり、インバータＨ１１から出力されるＴＳＴＴＲ信号が “Ｈ”レベルとなる。よって、トランスファゲートＨ１２は、ＯＮ状態となる。また、ＴＳＴＲＢ信号は、インバータＨ１により“Ｈ”レベルとなり、２入力ＮＯＲ回路Ｈ２で、ＴＳＴＲＢ信号が“Ｈ”レベルであるため、ＥＦＥＮＰＢ信号を“Ｌ”レベルとして出力し、このＥＦＥＮＰＢ信号のバッファＨ５を介したＥＦＥＮＢ信号も“Ｌ”レベルとなる。
【００６４】
そして、２入力ＮＡＮＤ回路Ｈ３でもＴＳＴＯＲＥ信号が“Ｌ”レベルであるため、ＴＡＰＳＴＢ信号を“Ｈ”レベルとして出力し、レベルシフタＨ４の出力は、ＶＳＶＴレベルの“Ｈ”レベルとなる。よって、ＰＭＯＳトランジスタＨ６、及びＮＭＯＳトランジスタＨ７は、ＯＦＦ状態となり、ＥＦＴＡＰ信号を印加する状態にはならない。また、ＴＡＰＴＲ信号も“Ｌ”レベルであるため、ＴＡＰＢＴＲ信号は“Ｈ”レベルとなり、ＴＥＭＰ信号が“Ｈ”レベルであることから、２入力ＡＮＤ回路Ｈ２０の出力であるＴＡＰＳＥＬ信号は“Ｈ”レベルとなり、ＴＡＰＳＥＬＢ信号は、インバータＨ２１により“Ｌ”レベルとなる。よって、ＴＡＰＬＢ信号が反転論理としてＴＡＰＬ＜ｓ＞信号に出力される。
【００６５】
ここで、ＴＡＰＬＢ信号は、トランスファゲートＨ１２がＯＮ状態にあるので、ＥＦＴＡＰ信号と同じ状態になる。この状態でＤＬＬＥＮ信号が“Ｌ”レベルである期間においては、ディレイ素子Ｈ１３の出力であるＤＥＮＤＬ信号は“Ｌ”レベルとなり、ＤＥＮＤＬＢ信号は“Ｈ”レベルとなり、ＤＬＬＥＮ信号が入力されている２入力ＮＡＮＤ回路Ｈ１５の出力であるＥＦＰＲＥＢ信号は“Ｈ”レベルとなり、ＴＡＰＬＢ信号をプリチャージするためのＰＭＯＳトランジスタＨ１６はＯＦＦ状態となる。
【００６６】
その後、ＤＬＬをＥｎａｂｌｅにするための外部ＭＲＳ（モードレジスタセット）のコマンドが供給され、ＤＬＬＥＮ信号が“Ｈ”レベルになると、そのＤＬＬＥＮ信号の“Ｈ”レベルへの変化がＤＥＮＤＬＢ信号に伝わるまでの間、ＥＦＰＲＥＢ信号は“Ｌ”レベルとなり、ＴＡＰＬＢ信号を“Ｈ”レベルにプリチャージする可能な状態になる。。
【００６７】
このとき、破壊用絶縁膜Ｈ８が破壊されている場合では、ＥＦＴＡＰ信号は、ＧＮＤ電位が低抵抗を介して印加されている状態にあるので、トランスファゲートを介したＴＡＰＬＢ部もＧＮＤ電位の影響を受けるのでＰＭＯＳトランジスタＨ１６によるプリチャージが有効にならず、ＴＡＰＬＢ信号は“Ｌ”レベルとなり、インバータＨ１７とＨ１８により“Ｌ”レベルの状態がラッチされ、ＴＡＰＬ＜ｓ＞信号には“Ｈ”レベルが出力される。
【００６８】
逆に、破壊用絶縁膜Ｈ８が破壊されていない場合では、ＥＦＴＡＰ信号は、ＧＮＤ電位と絶縁された状態にあり、ＧＮＤ電位の影響を受けることなく、ＰＭＯＳトランジスタＨ１６によるプリチャージが有効になり、ＴＡＰＬＢ信号は“Ｈ”レベルとなり、インバータＨ１７とＨ１８により“Ｈ”レベルの状態がラッチされ、ＴＡＰＬ＜ｓ＞信号には“Ｌ”レベルが出力される。
【００６９】
ここで、ＴＥＭＰ信号として“Ｌ”レベルが供給されているＴＡＰ保持回路では、２入力ＡＮＤ回路Ｈ２０の出力であるＴＡＰＳＥＬ信号が“Ｌ”レベルとなり、ＴＡＰＳＥＬＢ信号が“Ｈ”レベルとなるため、ＰＭＯＳトランジスタＨ２２とＮＭＯＳトランジスタＨ２５がＯＦＦ状態となって、ＴＡＰＬ＜ｓ＞信号への出力が遮断される。
【００７０】
ＴＡＰＬ＜ｓ＞信号としては、ＴＥＭＰ＜ｋ＞信号として“Ｈ”レベルの供給を受けるＴＡＰ記憶制御回路Ｆ２からの信号が供給されるので、フローティング状態にはならない。このように、ＴＡＰＬ＜ｎ：１＞信号には、ＴＥＭＰ＜ｋ＞が“Ｈ”レベルで入力されているＴＡＰ保持回路のＴＡＰＬ＜ｎ：１＞が得られることになる。
【００７１】
図１１では、ＴＡＰＬ＜ｎ：１＞＝ｏ状態が得られた場合を示している。その後、ＤＬＬをリセット（Ｒｅｓｅｔ）するための外部ＭＲＳのコマンドにより、ＤＬＬＲＳＴ信号が１パルスの信号として生成される。そして、図５におけるＤＬＬＲＳＴＢ信号は、インバータＥ４により“Ｈ”レベルとなり、クロックドインバータＥ３の出力は、イネーブル（Ｅｎａｂｌｅ）状態になる。ＴＡＰＰＴＢ信号は、インバータＥ１によりＴＡＰＬ＜ｓ＞信号の反転データを出力し、さらにクロックドインバータＥ３により、ＴＡＰＬ＜ｓ＞信号と同データをＴＡＰＤＬＬ＜ｓ＞信号として出力する。
【００７２】
ここで、ＴＡＰＴＲ信号は“Ｌ”レベルであるため、ＴＡＰＴＲＢ信号は“Ｈ”レベルとなり、クロックドインバータＥ７の出力は、不活性化されたディスエーブル（Ｄｉｓａｂｌｅ）状態となり、ＴＡＰＤＬＬ＜ｓ＞側からＴＡＰＬ＜ｓ＞側へのデータのやり取りは行われない。すなわち、ＴＡＰＬ＜ｓ＞信号は、インバータＥ１、及びＥ２によりラッチされ、また、ＴＡＰＤＬＬ＜ｓ＞信号においても、インバータＥ５、及びＥ６によりラッチされ、それぞれデータが保持されている状態である。
【００７３】
ここで、上述した通り、ＴＡＰＤＬＬ＜ｓ＞信号は、ＤＬＬがロック状態にあるときにＤＬＬ回路Ｓ４内のフリップフロップ等のラッチ部分によって保持される。また、周期的にクロックドインバータＥ３が作動して、ＤＬＬ回路Ｓ４内のロック情報（ＴＡＰ）を保持しているフリップフロップ等のデータラッチ接点の状態を変更し、保持される情報が書き換えられる。したがって、ＴＡＰＬ＜ｎ：１＞信号として供給されるデータが、ＴＡＰＤＬＬ＜ｎ：１＞信号として供給されると共に、ＤＬＬ回路Ｓ４内のロック情報（ＴＡＰ）として取り込まれる。
【００７４】
ＤＬＬ回路Ｓ４では、この取り込まれたＴＡＰＤＬＬ＜ｎ：１＞信号の情報に基づいて、ロック動作を開始する。ここで、ロック情報（ＴＡＰ）であるＴＡＰＤＬＬ＜ｎ：１＞信号は、ロック動作開始時とα℃以内の温度で取得されたＤＬＬ回路Ｓ４のロック情報（ＴＡＰ）であるため、ロック状態でのロック情報（ＴＡＰ）と非常に近いロック情報（ＴＡＰ）である。そのため、ロック動作を非常に早く完了させることができる。
【００７５】
図１１は、ＤＬＬのリセット状態から、ＩＣＬＫ信号の３サイクル毎の遅延調整が行ないロック状態に至る過程を示す。
この図に示されるＤＬＬの遅延調整において、初期状態として取り込まれたロック情報は、ＴＡＰＤＬＬ＜ｎ：１＞＝ｏとする。
また、図６のＤＬＬ回路Ｓ４の構成例における遅延調整回路Ｇ１から出力されたＤＣＬＫ信号と遅延調整対象の信号であるＩＣＬＫとにおいて、位相比較回路Ｇ２で比較された結果が、ＰＣＣＴＲＬ信号として遅延調整回路Ｇ１に入力される。
そして、ＤＬＬ回路Ｓ４では、ＰＣＣＴＲＬ信号が“Ｈ”レベルであるなら、遅延量を増やし、“Ｌ”レベルであるなら、遅延量を減らすようにＤＬＬロック状態の判定結果に応じて調整が行われる。
ＤＬＬロック状態の判定は、ＩＣＬＫ信号が変化するタイミングで、ＰＣＣＴＲＬ信号が“Ｈ”レベルから“Ｌ”レベル、もしくは“Ｌ”レベルから“Ｈ”レベルになる状態をＤＬＬロック状態と判定する。すなわち、双方の信号が変化するタイミングが一致する状態をＤＬＬロック状態とする。その判定の結果、ＴＡＰＤＬＬ＜ｎ：１＞＝ｒでロック状態に到った状態をロック情報（ＴＡＰ）として示している。
【００７６】
従来のＤＬＬのロック動作では、内部で一律に設定されている初期状態から粗調整を始め、微調整されるという工程を踏むのが一般的であるため、ロック動作まで数百サイクルを必要としていたが、本実施形態によれば、温度に応じて設定される初期状態によって定められるロック状態近傍の初期値からのロック動作を行うことができ、高速にロック動作を完了させることが可能になる。
【００７７】
上述した実施形態によれば、ＤＬＬを有している半導体記憶装置において、予め使用される周波数と電圧が分かっている場合において、温度センサによる温度情報を、例えば、α℃ステップで得られるとした場合に、そのα℃単位でＤＬＬのロックしている状態のロック情報（ＴＡＰ）を保持＆固定化させることで、実使用時には、使用時の温度に応じたＤＬＬのロック情報（ＴＡＰ）を保持データ側から読み込み、そのＴＡＰからのロック動作することで、高速にＤＬＬのロック動作が行われる。これにより、高速にＤＬＬのロック動作が行え、その分システムのパフォーマンスを上げることができる。
【符号の説明】
【００７８】
１５  ＤＬＬ
Ｓ１  温度センサ
Ｓ２  ＴＡＰ保持回路
Ｓ３  ＴＡＰ転送回路
Ｓ４  ＤＬＬ回路
Ｔ１  直列抵抗部
Ｔ２  温度依存レベル生成部
Ｔ３  差動増幅回路
Ｔ４  温度範囲パルス生成部
Ｅ１  インバータ
Ｄ１〜Ｄｍ  ＴＡＰ保持回路
Ｅ１、Ｅ２、Ｅ４、Ｅ５、Ｅ６  インバータ
Ｅ３、Ｅ７  クロックドインバータ
Ｇ１  遅延調整回路
Ｇ２  位相比較回路
Ｆ１  フリップフロップ
Ｆ２  ＴＡＰ記憶制御回路
Ｈ１、Ｈ１１、Ｈ１４、Ｈ１７、Ｈ１８、Ｈ１９、Ｈ２１  インバータ
Ｈ２  ＮＯＲ回路
Ｈ３  ＮＡＮＤ回路
Ｈ４、Ｈ１０  レベルシフタ
Ｈ５、Ｈ９  バッファ
Ｈ６  ＰＭＯＳトランジスタ
Ｈ７  ＮＭＯＳトランジスタ
Ｈ８  破壊用絶縁膜
Ｈ１２  トランスファゲート
Ｈ１３  ディレイ素子
Ｈ１５  ＮＡＮＤ回路
Ｈ１６  トランジスタ
Ｈ２０  ＡＮＤ回路
Ｈ２２、Ｈ２３  ＰＭＯＳトランジスタ
Ｈ２４、Ｈ２５  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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