(57)【要約】【課題】チャネル移動度のような電気的特性の優れた半導体装置およびその製造方法を提供する。【解決手段】半導体装置１は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面２Ａを有し、炭化珪素からなる基板２と、基板２の主表面２Ａ上にエピタキシャル成長により形成され、炭化珪素からなるｐ型層４と、ｐ型層４の表面に接触するように形成された酸化膜８とを備えている。そして、ｐ型層４と酸化膜８との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値は１×１０２１ｃｍ−３以上となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板と、
前記基板の前記主表面上にエピタキシャル成長により形成され、炭化珪素からなる半導体層と、
前記半導体層の表面に接触するように形成された絶縁膜とを備え、
前記半導体層と前記絶縁膜との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値が１×１０２１ｃｍ−３以上である、半導体装置。
【請求項２】
前記半導体層と前記絶縁膜との界面から１０ｎｍ以内の前記領域には水素原子が含有されている、請求項１に記載の半導体装置。
【請求項３】
＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板と、
前記基板の前記主表面上にエピタキシャル成長により形成され、炭化珪素からなる半導体層と、
前記半導体層の表面に接触するように形成された絶縁膜とを備え、
前記半導体層と前記絶縁膜との界面から１０ｎｍ以内の領域における水素原子濃度の最大値が１×１０２１ｃｍ−３以上である、半導体装置。
【請求項４】
前記半導体層と前記絶縁膜との界面から１０ｎｍ以内の前記領域には窒素原子が含有されている、請求項３に記載の半導体装置。
【請求項５】
＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板と、
前記基板の前記主表面上にエピタキシャル成長により形成され、炭化珪素からなる半導体層と、
前記半導体層の表面に接触するように形成された絶縁膜とを備え、
前記半導体層と前記絶縁膜との界面から１０ｎｍ以内の領域における窒素原子および水素原子の合計濃度の最大値が１×１０２１ｃｍ−３以上である、半導体装置。
【請求項６】
伝導帯より０．１ｅＶ下での界面準位密度が１×１０１２ｃｍ−２ｅＶ−１よりも小さいことを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体層は４Ｈ型炭化珪素からなり、
前記半導体層のフォトルミネッセンス測定を実施した場合、波長３９０ｎｍ付近に現れるピークの強度に対する波長５００ｎｍ付近に現れるピークの強度の比が０．１以下である、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板を準備する工程と、
前記基板の前記主表面上にエピタキシャル成長により半導体層を形成する工程と、
前記半導体層の表面に接触するように絶縁膜を形成する工程と、
前記半導体層と前記絶縁膜との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値が１×１０２１ｃｍ−３以上となるように窒素原子濃度を調整する工程とを備える、半導体装置の製造方法。
【請求項９】
前記半導体層と前記絶縁膜との界面から１０ｎｍ以内の前記領域に水素原子を含有させる工程をさらに備える、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記水素原子を含有させる工程は、前記絶縁膜が形成された前記基板を、水素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記窒素原子濃度を調整する工程は、前記絶縁膜が形成された前記基板を、窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含む、請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記窒素原子濃度を調整する工程は、前記窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程の後、不活性ガスを雰囲気ガスとして用いて前記基板を熱処理する工程を含む、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板を準備する工程と、
前記基板の前記主表面上にエピタキシャル成長により半導体層を形成する工程と、
前記半導体層の表面に接触するように絶縁膜を形成する工程と、
前記半導体層と前記絶縁膜との界面から１０ｎｍ以内の領域における水素原子濃度の最大値が１×１０２１ｃｍ−３以上となるように水素原子濃度を調整する工程とを備える、半導体装置の製造方法。
【請求項１４】
前記半導体層と前記絶縁膜との界面から１０ｎｍ以内の前記領域に窒素原子を含有させる工程をさらに備える、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記窒素原子を含有させる工程は、前記絶縁膜が形成された前記基板を、窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含む、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記水素原子濃度を調整する工程は、前記絶縁膜が形成された前記基板を、水素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含む、請求項１３〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記水素原子濃度を調整する工程は、前記水素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程の後、不活性ガスを雰囲気ガスとして用いて前記基板を熱処理する工程を含む、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記水素原子を含有するガスは水蒸気または水蒸気含有酸素である、請求項１０、１６または１７に記載の半導体装置の製造方法。
【請求項１９】
＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板を準備する工程と、
前記基板の前記主表面上にエピタキシャル成長により半導体層を形成する工程と、
前記半導体層の表面に接触するように絶縁膜を形成する工程と、
前記半導体層と前記絶縁膜との界面から１０ｎｍ以内の領域における窒素原子および水素原子の合計濃度の最大値が１×１０２１ｃｍ−３以上となるように前記合計濃度を調整する工程とを備える、半導体装置の製造方法。
【請求項２０】
前記基板を準備する工程は、
４Ｈ型炭化珪素からなる原料結晶から前記基板を採取する工程と、
採取された前記基板の前記主表面とは反対側の他の主表面を含む領域に形成された加工ダメージ層を除去する工程とを含む、請求項８〜１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記基板を採取する工程では、前記原料結晶をスライスすることにより前記基板が採取され、
前記加工ダメージ層を除去する工程では、前記原料結晶のスライスにより前記基板に形成された前記加工ダメージ層が除去される、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記加工ダメージ層を除去する工程では、溶融ＫＯＨエッチングにより前記加工ダメージ層が除去される、請求項２０または２１に記載の半導体装置の製造方法。
【請求項２３】
前記加工ダメージ層を除去する工程では、ドライエッチングにより前記加工ダメージ層が除去される、請求項２０または２１に記載の半導体装置の製造方法。
【請求項２４】
前記加工ダメージ層を除去する工程では、熱エッチングにより前記加工ダメージ層が除去される、請求項２０または２１に記載の半導体装置の製造方法。
【請求項２５】
前記加工ダメージ層を除去する工程では、研磨により前記加工ダメージ層が除去される、請求項２０または２１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より特定的には、優れた電気的特性を示す半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、炭化珪素（ＳｉＣ）を用いた半導体装置が知られている（たとえば、国際公開ＷＯ０１／０１８８７２号パンフレット（以下、特許文献１と呼ぶ））。特許文献１では、面方位がほぼ｛０３−３８｝であり４Ｈ型ポリタイプのＳｉＣ基板を用いて半導体装置としてのＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ；Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成している。当該ＭＯＳＦＥＴでは、ゲート酸化膜をドライ酸化により形成している。上記特許文献１では、このようなＭＯＳＦＥＴにおいて大きなチャネル移動度（約１００ｃｍ２／Ｖｓ）を実現できるとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第０１／０１８８７２号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、発明者らが検討した結果、上述したＭＯＳＦＥＴにおいてチャネル移動度が十分に大きくならない場合があることが分かった。ＳｉＣを用いた半導体装置の優れた特性を安定して発揮させるためには、大きなチャネル移動度を再現性良く実現することが求められる。
【０００５】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、チャネル移動度のような電気的特性の優れた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
発明者は、上述のようにＳｉＣを用いた半導体装置において大きなチャネル移動度を再現性よく実現するため、チャネル移動度が小さくなる原因について鋭意研究した結果、本発明を完成した。すなわち、上述した半導体装置では、ゲート酸化膜をドライ酸化により形成しているが、このようなドライ酸化によって当該ゲート酸化膜と当該ゲート酸化膜下に位置するＳｉＣ半導体膜との界面にトラップ（界面準位）が多数形成されると考えられる。このような界面準位の存在は、上述したチャネル移動度を小さくする要因となり得る。このことは、上述したＭＯＳＦＥＴのしきい値電圧が理論値に比べて大幅に高くなっていることからも推定される。そこで、発明者は、このような界面準位の影響を低減する方法を探索した結果、上記界面近傍の窒素原子濃度または水素原子濃度を高めることにより、チャネル移動度を大きくできることを見出した。これは、界面近傍における窒素原子濃度または水素原子濃度を高めることにより、界面準位の影響を抑制することができるためであると推定される。
【０００７】
さらに、炭化珪素からなる基板の｛０３−３８｝面に近い主表面上にエピタキシャル成長により半導体層を形成し、当該半導体層の表面に絶縁膜（たとえばゲート酸化膜）を形成した半導体装置においては、半導体層と絶縁膜との界面付近の半導体層でのキャリアの移動度が向上する。そして、｛０３−３８｝面の中でも特にＣ（カーボン）面側の面である（０−３３−８）面に近い面上に半導体層および絶縁膜を形成する構造を採用することにより、キャリア移動度が大幅に向上することが分かった。
【０００８】
以上のような知見に基づき、本発明の一の局面に従った半導体装置は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板と、基板の上記主表面上にエピタキシャル成長により形成され、炭化珪素からなる半導体層と、半導体層の表面に接触するように形成された絶縁膜とを備えている。そして、半導体層と絶縁膜との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値は１×１０２１ｃｍ−３以上である。
【０００９】
また、本発明の他の局面に従った半導体装置は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板と、基板の上記主表面上にエピタキシャル成長により形成され、炭化珪素からなる半導体層と、半導体層の表面に接触するように形成された絶縁膜とを備えている。そして、半導体層と絶縁膜との界面から１０ｎｍ以内の領域における水素原子濃度の最大値は１×１０２１ｃｍ−３以上である。
【００１０】
また、本発明のさらに他の局面に従った半導体装置は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板と、基板の上記主表面上にエピタキシャル成長により形成され、炭化珪素からなる半導体層と、半導体層の表面に接触するように形成された絶縁膜とを備えている。そして、半導体層と絶縁膜との界面から１０ｎｍ以内の領域における窒素原子および水素原子の合計濃度の最大値は１×１０２１ｃｍ−３以上である。
【００１１】
このようにすれば、絶縁膜と半導体層との界面近傍における半導体層でのキャリアの移動度（たとえば絶縁膜をゲート絶縁膜として用いた場合のチャネル移動度）を、当該界面近傍に窒素原子または水素原子を含有させない場合よりも大きくし、従来の珪素を用いた半導体装置よりも低いオン抵抗を実現することができる。また、基板の主表面を（０−３３−８）面に近くすることにより、上記キャリア移動度をさらに大きくし、さらなるオン抵抗の低減を実現することができる。このように、本発明の半導体装置によれば、十分大きなキャリア移動度（チャネル移動度）を示す、電気的特性の優れた半導体装置を得ることができる。
【００１２】
ここで、本願において、六方晶の単結晶炭化珪素の（０００１）面はシリコン面、（０００−１）面はカーボン面と定義される。また、「＜０１−１０＞方向における（０−３３−８）面に対するオフ角」とは、＜０００−１＞方向およびオフ方位の基準としての＜０１−１０＞方向の張る平面への上記主表面の法線の正射影と、（０−３３−８）面の法線とのなす角度であり、その符号は、上記正射影が＜０１−１０＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００−１＞方向に対して平行に近づく場合が負である。そして、上記＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面とは、当該主表面が炭化珪素結晶において上記条件を満たすカーボン面側の面を意味する。なお、本願において（０−３３−８）面は、結晶面を規定するための軸の設定により表現が異なる等価なカーボン面側の面を含むとともに、シリコン面側の面を含まない。
【００１３】
上記一の局面に従った半導体装置においては、半導体層と絶縁膜との界面から１０ｎｍ以内の上記領域には水素原子が含有されていてもよい。
【００１４】
また、上記他の局面に従った半導体装置においては、半導体層と絶縁膜との界面から１０ｎｍ以内の上記領域には窒素原子が含有されていてもよい。
【００１５】
このように半導体層と絶縁膜との界面付近に窒素原子および水素原子の両方を含有させることにより、キャリア移動度を一層確実に大きくすることができる。
【００１６】
上記半導体装置においては、伝導帯より０．１ｅＶ下での界面準位密度が１×１０１２ｃｍ−２ｅＶ−１よりも小さいことが好ましい。これにより、キャリア移動度を一層確実に大きくすることができる。
【００１７】
上記半導体装置においては、半導体層は４Ｈ型炭化珪素からなっていてもよい。この場合、上記半導体層のフォトルミネッセンス測定を室温（約３００Ｋ）で実施した場合、波長３９０ｎｍ付近に現れるピークの強度に対する波長５００ｎｍ付近に現れるピークの強度の比が０．１以下であることが好ましい。
【００１８】
発明者の検討によれば、４Ｈ型炭化珪素（４Ｈ−ＳｉＣ）からなる半導体層を採用した場合、室温でのフォトルミネッセンス測定における波長５００ｎｍ付近に現れるピークを小さくすることによって、半導体装置のオン抵抗および界面準位密度を低減できることが分かった。より具体的には、上記波長５００ｎｍ付近のピークは所定の積層欠陥の存在により現れるものであり、このピークに対応するような積層欠陥が半導体装置のオン抵抗を上昇させること、およびＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の界面準位密度を増加させることを見出した。一方、波長３９０ｎｍ付近に現れるピークは、４Ｈ−ＳｉＣのバンド間発光に対応するものである。そして、上記ピーク強度の比を０．１以下とすることにより、半導体装置のオン抵抗および界面準位密度を低減することができる。また、上記ピーク強度の比を０．０１以下とすることにより、半導体装置のオン抵抗および界面準位密度を一層低減することができる。ここで、上記ピーク強度の比が０．１以下、あるいは０．０１以下である状態には、上記ピーク強度の比が０である場合を含む。すなわち、上記波長５００ｎｍ付近のピークは、現れなくてもよく、現れないことが最も好ましい。
【００１９】
本発明の一の局面に従った半導体装置の製造方法は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板を準備する工程と、基板の上記主表面上にエピタキシャル成長により半導体層を形成する工程と、半導体層の表面に接触するように絶縁膜を形成する工程と、半導体層と絶縁膜との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値が１×１０２１ｃｍ−３以上となるように窒素原子濃度を調整する工程とを備える。
【００２０】
また、本発明の他の局面における半導体装置の製造方法は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板を準備する工程と、基板の上記主表面上にエピタキシャル成長により半導体層を形成する工程と、半導体層の表面に接触するように絶縁膜を形成する工程と、半導体層と絶縁膜との界面から１０ｎｍ以内の領域における水素原子濃度の最大値が１×１０２１ｃｍ−３以上となるように水素原子濃度を調整する工程とを備える。
【００２１】
また、本発明のさらに他の局面に従った半導体装置の製造方法は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板を準備する工程と、基板の主表面上にエピタキシャル成長により半導体層を形成する工程と、半導体層の表面に接触するように絶縁膜を形成する工程と、半導体層と絶縁膜との界面から１０ｎｍ以内の領域における窒素原子および水素原子の合計濃度の最大値が１×１０２１ｃｍ−３以上となるように合計濃度を調整する工程とを備える。
【００２２】
このようにすれば、本発明に従った、キャリア移動度（チャネル移動度）の増大した半導体装置を容易に製造することができる。
【００２３】
上記一の局面における半導体装置の製造方法においては、半導体層と絶縁膜との界面から１０ｎｍ以内の上記領域に水素原子を含有させる工程をさらに備えていてもよい。このように半導体層と絶縁膜との界面付近に窒素原子および水素原子の両方を含有させることにより、キャリア移動度を一層確実に大きくすることができる。
【００２４】
上記一の局面における半導体装置の製造方法においては、水素原子を含有させる工程は、絶縁膜が形成された上記基板を、水素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含んでいてもよい。
【００２５】
また、上記一の局面における半導体装置の製造方法においては、窒素原子濃度を調整する工程は、絶縁膜が形成された上記基板を、窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含んでいてもよい。
【００２６】
このようにすることにより、半導体層と絶縁膜との界面付近に水素原子や窒素原子を容易に導入することができる。
【００２７】
上記一の局面における半導体装置の製造方法においては、窒素原子濃度を調整する工程は、窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程の後、不活性ガスを雰囲気ガスとして用いて上記基板を熱処理する工程を含んでいてもよい。
【００２８】
これにより、半導体層と絶縁膜との界面付近に導入された窒素原子による界面準位の低減効果をより確実に発揮させることができる。
【００２９】
上記他の局面における半導体装置の製造方法においては、半導体層と絶縁膜との界面から１０ｎｍ以内の上記領域に窒素原子を含有させる工程をさらに備えていてもよい。このように半導体層と絶縁膜との界面付近に窒素原子および水素原子の両方を含有させることにより、キャリア移動度を一層確実に大きくすることができる。
【００３０】
上記他の局面における半導体装置の製造方法においては、上記窒素原子を含有させる工程は、絶縁膜が形成された上記基板を、窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含んでいてもよい。
【００３１】
また、上記他の局面における半導体装置の製造方法においては、上記水素原子濃度を調整する工程は、絶縁膜が形成された上記基板を、水素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含んでいてもよい。
【００３２】
このようにすることにより、半導体層と絶縁膜との界面付近に水素原子や窒素原子を容易に導入することができる。
【００３３】
上記他の局面における半導体装置の製造方法においては、水素原子濃度を調整する工程は、水素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程の後、不活性ガスを雰囲気ガスとして用いて上記基板を熱処理する工程を含んでいてもよい。
【００３４】
これにより、半導体層と絶縁膜との界面付近に導入された水素原子による界面準位の低減効果をより確実に発揮させることができる。
【００３５】
上記一の局面および他の局面における半導体装置の製造方法においては、上記水素原子を含有するガスは水蒸気または水蒸気含有酸素であってもよい。これにより、半導体層と絶縁膜との界面付近に水素原子を容易に導入することができる。
【００３６】
上記半導体装置の製造方法においては、上記基板を準備する工程は、４Ｈ型炭化珪素からなる原料結晶から上記基板を採取する工程と、採取された基板の上記主表面とは反対側の他の主表面を含む領域に形成された加工ダメージ層を除去する工程とを含んでいてもよい。
【００３７】
上述のように、発明者は、４Ｈ−ＳｉＣからなる半導体層を採用した場合、室温でのフォトルミネッセンス測定における波長５００ｎｍ付近のピーク強度を低減することにより、半導体装置のオン抵抗および界面準位密度を低減できることを見出した。そして、発明者によるより詳細な検討の結果、４Ｈ−ＳｉＣからなる原料結晶から基板を採取して４Ｈ−ＳｉＣからなる半導体層をエピタキシャル成長により形成する場合、以下のようなメカニズムで上記ピーク強度が大きくなり、半導体装置のオン抵抗が上昇することが分かった。
【００３８】
すなわち、原料結晶から基板を採取する際、基板の主表面付近には加工ダメージ層が形成される。その後、基板の２つの主表面のうち半導体層がエピタキシャル成長により形成される側の主表面（半導体層側主表面）は、研磨等により高い精度で平坦化される。その結果、半導体層側主表面の加工ダメージ層は除去される。一方、半導体層が形成される側とは反対側の主表面（裏面側主表面）付近の加工ダメージ層は残存する。そして、半導体側主表面上には半導体層、絶縁膜（酸化膜）などが形成され、半導体装置が作製される。この半導体装置の製造プロセスにおいては、熱酸化処理など１０００℃〜１２００℃程度の温度域に加熱される工程や、当該温度域を通過してさらに高い温度域に加熱される工程が実施される。ここで、基板の抵抗率を低減する等の目的により基板中の不純物濃度（たとえば窒素濃度）が高い場合、裏面側主表面付近に残存した加工ダメージ層から積層欠陥が発生し、基板内部において成長する。
【００３９】
このとき、上記積層欠陥は＜１１−２０＞方向に成長する。そのため、たとえば基板の主表面として｛０００１｝面に近い一般的な主表面が採用される場合、加工ダメージ層から成長する積層欠陥は、裏面側主表面に沿って成長するため半導体層側主表面には到達しない。そのため、半導体層側主表面上に形成される半導体層には、当該積層欠陥が伝播しない。しかしながら、本発明の半導体装置に含まれる基板のように半導体層側主表面が（０−３３−８）面に近い場合、加工ダメージ層から成長する積層欠陥は裏面側主表面から離れるように成長するため、半導体層側主表面にまで到達する。その結果、半導体層側主表面上に形成される半導体層に当該積層欠陥が伝播し、上記フォトルミネッセンス測定における波長５００ｎｍ付近のピーク強度が強くなるとともに、半導体装置のオン抵抗および界面準位密度が上昇する。
【００４０】
これに対し、上述のように基板を準備する工程が加工ダメージ層を除去する工程を含むことにより、上記半導体層への積層欠陥の伝播が抑制され、半導体装置のオン抵抗および界面準位密度を低減することができる。
【００４１】
上記半導体装置の製造方法において好ましくは、基板を採取する工程では、原料結晶をスライスすることにより基板が採取され、加工ダメージ層を除去する工程では、原料結晶のスライスにより基板に形成された加工ダメージ層が除去される。
【００４２】
原料結晶をスライスすることにより基板を容易に採取することができる。そして、スライスにより基板に形成された加工ダメージ層が除去されることにより、上記半導体層への積層欠陥の伝播が抑制され、半導体装置のオン抵抗および界面準位密度を低減することができる。
【００４３】
上記半導体装置の製造方法においては、加工ダメージ層を除去する工程では、溶融ＫＯＨエッチングにより加工ダメージ層が除去されてもよい。また、上記半導体装置の製造方法においては、加工ダメージ層を除去する工程では、ドライエッチングにより加工ダメージ層が除去されてもよい。また、上記半導体装置の製造方法においては、加工ダメージ層を除去する工程では、熱エッチングにより加工ダメージ層が除去されてもよい。また、上記半導体装置の製造方法においては、加工ダメージ層を除去する工程では、研磨により加工ダメージ層が除去されてもよい。溶融ＫＯＨエッチング、ドライエッチング、熱エッチング、研磨などにより、上記加工ダメージ層を容易に除去することができる。
【発明の効果】
【００４４】
以上の説明から明らかなように、本発明の半導体装置およびその製造方法によれば、チャネル移動度のような電気的特性の優れた半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００４５】
【図１】半導体装置の構造を示す断面模式図である。
【図２】図１に示した半導体装置の製造方法を説明するためのフローチャートである。
【図３】図２に示した製造方法の各工程を説明するための断面模式図である。
【図４】図２に示した製造方法の各工程を説明するための断面模式図である。
【図５】図２に示した製造方法の各工程を説明するための断面模式図である。
【図６】図２に示した製造方法の各工程を説明するための断面模式図である。
【図７】図２に示した製造方法の各工程を説明するための断面模式図である。
【図８】実施の形態２における半導体装置の構造を示す断面模式図である。
【図９】図８に示した半導体装置の製造方法を説明するための断面模式図である。
【図１０】図８に示した半導体装置の製造方法を説明するための断面模式図である。
【図１１】図８に示した半導体装置の製造方法を説明するための断面模式図である。
【図１２】図８に示した半導体装置の製造方法を説明するための断面模式図である。
【図１３】実施の形態３における半導体装置の構造を示す断面模式図である。
【図１４】図１３に示した半導体装置の製造方法を説明するためのフローチャートである。
【図１５】実施の形態４における半導体装置の構造を示す断面模式図である。
【図１６】図１５に示した半導体装置の製造方法を説明するためのフローチャートである。
【図１７】図１６に示した半導体装置の製造方法の変形例を示すフローチャートである。
【図１８】図１６に示した半導体装置の製造方法の第２の変形例を示すフローチャートである。
【図１９】実施の形態５における炭化珪素基板の構造を示す概略断面図である。
【図２０】炭化珪素基板の製造方法の概略を示すフローチャートである。
【図２１】実施の形態６における炭化珪素基板の製造方法の概略を示すフローチャートである。
【図２２】実施の形態６における炭化珪素基板の製造方法を説明するための概略断面図である。
【図２３】実施の形態６における炭化珪素基板の製造方法を説明するための概略断面図である。
【図２４】実施の形態６における炭化珪素基板の製造方法を説明するための概略断面図である。
【図２５】実施の形態７における炭化珪素基板の構造を示す概略断面図である。
【図２６】実施の形態８における炭化珪素基板の構造を示す概略断面図である。
【図２７】実施の形態８における炭化珪素基板の製造方法の概略を示すフローチャートである。
【図２８】実施の形態９における炭化珪素基板の構造を示す概略断面図である。
【図２９】実施の形態９における炭化珪素基板の製造方法の概略を示すフローチャートである。
【図３０】実施の形態１０における炭化珪素基板の構造を示す概略断面図である。
【図３１】実施の形態１０における炭化珪素基板の製造方法の概略を示すフローチャートである。
【図３２】実施の形態１０における炭化珪素基板の製造方法を説明するための概略断面図である。
【図３３】窒素原子濃度のピークの値とチャネル移動度との関係を示すグラフである。
【図３４】窒素原子および水素原子の合計濃度のピークの値とチャネル移動度との関係を示すグラフである。
【図３５】実施例５の測定のために準備した半導体装置を示す断面模式図である。
【図３６】実施例Ａの試料についてのＣＶ特性を示すグラフである。
【図３７】比較例Ａの試料についてのＣＶ特性を示すグラフである。
【図３８】参考例Ａの試料についてのＣＶ特性を示すグラフである。
【図３９】伝導帯を基準とした場合のエネルギーと界面準位密度との関係を示すグラフである。
【図４０】伝導帯を基準とした場合のエネルギーと界面準位密度との関係を示すグラフである。
【図４１】界面準位密度とＭＯＳチャネル移動度との関係を示すグラフである。
【図４２】室温でのフォトルミネッセンス測定の結果を示す図である。
【発明を実施するための形態】
【００４６】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００４７】
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１について説明する。図１に示した半導体装置１は、半導体装置としての横型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であって、４Ｈ型炭化珪素（ＳｉＣ）からなる基板２と、この基板２上に形成された炭化珪素からなるエピタキシャル層３と、このエピタキシャル層３上に形成された炭化珪素からなるｐ型層４と、ｐ型層４の表面を含む領域に間隔を隔てて形成されたｎ＋領域５、６と、このｎ＋領域５、６の間のチャネル領域上に位置するゲート絶縁膜としての酸化膜８と、この酸化膜８上に形成されたゲート電極１０と、ｎ＋領域５、６のそれぞれの上に形成されたソース電極１１およびドレイン電極１２とを備える。基板２は、面方位｛０００１｝に対するオフ角が約５３°程度である（０−３３−８）面を半導体層としてのエピタキシャル層３側の主表面２Ａとする基板である。基板２はｎ型不純物（基板２の導電型をｎ型とする不純物；たとえば窒素）を含む。
【００４８】
基板２上に形成された炭化珪素からなるエピタキシャル層３は、アンドープ層である。このエピタキシャル層３上に形成されたｐ型層４には、ｐ型不純物（ｐ型層４の導電型をｐ型とする不純物；たとえばアルミニウム）が含有されている。また、ｎ＋領域５、６には、ｎ型不純物が注入されている。そして、このｐ型層４およびｎ＋領域５、６を覆うように酸化膜７、８が形成されている。この酸化膜７、８にはｎ＋領域５、６上に位置する領域に開口部が形成されている。当該開口部の内部において、ｎ＋領域５、６のそれぞれに電気的に接続されたソース電極１１およびドレイン電極１２が形成されている。そして、ゲート絶縁膜として作用する酸化膜８上にゲート電極１０が配置されている。ｎ＋領域５、６の間の距離であるチャネル長Ｌgは、たとえば１００μｍ程度とすることができる。また、チャネル幅は上記チャネル長Ｌgのたとえば２倍程度（２００μｍ程度）とすることができる。
【００４９】
図１に示した半導体装置においては、半導体層としてのｐ型層４と酸化膜８との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値が１×１０２１ｃｍ−３以上となっている。この結果、チャネル長Ｌgを有するチャネル領域（ｐ型層４におけるｎ＋領域５、６の間の領域）での移動度（チャネル移動度）を十分大きな値とすることができる。
【００５０】
これは以下のような理由によると考えられる。すなわち、酸化膜８と半導体層であるｐ型層４との界面において、酸化膜８を熱酸化などによって形成した場合に界面準位が多く形成される。そして、そのままではチャネル領域におけるチャネル移動度が理論値に比べて極めて小さくなる。この問題に対し、上述のように当該酸化膜８とｐ型層４との界面領域に窒素原子を導入することにより、上述した界面準位の影響を低減してチャネル移動度を向上させることができる。
【００５１】
さらに、本実施の形態における半導体装置１では、基板２のエピタキシャル層３側の主表面２Ａは（０−３３−８）面となっている。そのため、当該主表面２Ａ上へのエピタキシャル成長と不純物注入とにより形成されるｐ型層４の基板２とは反対側の主表面は（０−３３−８）面となる。その結果、チャネル領域（ｐ型層４に形成されたｎ＋領域５、６において酸化膜８との界面を含む領域）におけるキャリア移動度（チャネル移動度）をさらに大きくすることができる。
【００５２】
次に、図２〜図７を参照して、実施の形態１における半導体装置の製造方法について説明する。まず、図２に示すように、炭化珪素基板準備工程（Ｓ１０）を実施する。この工程では、面方位（０−３３−８）面を主表面２Ａとする導電型がｎ型の炭化珪素基板を基板２として準備する。このような基板は、たとえば（０００１）面を主表面とするインゴット（原料結晶）から（０−３３−８）面が主表面２Ａとして露出するように基板を切出すといった手法により得ることができる。
【００５３】
次に、エピタキシャル層形成工程（Ｓ２０）を実施する。具体的には、図３に示すように、基板２上にアンドープの炭化珪素エピタキシャル層３をエピタキシャル成長により形成する。
【００５４】
次に、注入工程（Ｓ３０）を実施する。具体的には、まずエピタキシャル層３にｐ型不純物（たとえばアルミニウム（Ａｌ））を注入することにより、図４に示すようにｐ型層４を形成する。次にｎ型不純物を注入することにより、図５に示すように、ｎ＋領域５、６を形成する。このｎ型不純物としては、たとえばリン（Ｐ）を用いることができる。このｎ＋領域５、６を形成するに際しては、周知の任意の方法を利用することができる。たとえば、酸化膜をｐ型層４の上部表面を覆うように形成した後、フォトリソグラフィおよびエッチングによってｎ＋領域５、６が形成されるべき領域の平面形状パターンと同じ平面形状パターンを有する開口部を当該酸化膜に形成する。さらに、このパターンが形成された酸化膜をマスクとしてｎ型不純物を注入する。このようにして、上述したｎ＋領域５、６を形成することができる。
【００５５】
この後、注入した不純物を活性化するための活性化アニール処理を行なう。この活性化アニール処理においては、たとえば加熱温度を１７００℃、加熱時間を３０分とする条件を用いてもよい。
【００５６】
次に、図２に示すように、ゲート絶縁膜形成工程（Ｓ４０）を実施する。具体的には、ｐ型層４およびｎ＋領域５、６の上部表面を酸化することにより、ゲート絶縁膜としての酸化膜７を図６に示すように形成する。酸化膜７の厚みとしては、たとえば４０ｎｍという値を用いることができる。
【００５７】
次に、図２に示すように窒素アニール工程（Ｓ５０）を実施する。具体的には、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用い、熱処理を行なう。この熱処理の条件としては、たとえば加熱温度を１１００℃、加熱時間を１時間とする条件を用いることができる。この結果、酸化膜７とｐ型層４およびｎ＋領域５、６との界面領域に窒素原子を導入することができる。また、この窒素アニール工程においては、上述した窒素原子を含む雰囲気ガスを用いたアニール工程の後に、不活性ガスを用いたアニール工程、たとえばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いたアニール工程を実施してもよい。
【００５８】
次に、図２に示すように電極形成工程（Ｓ６０）を実施する。具体的には、フォトリソグラフィ法により酸化膜７上にパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして用いて、酸化膜７を部分的に除去することにより、ｎ＋領域５、６の上に位置する領域に開口部１５を形成する。この開口部１５の内部に、図７に示すようにソース電極１１およびドレイン電極１２となるべき導電体膜を形成する。この導電体膜は、上述したレジスト膜を残存させたまま形成する。その後、上述したレジスト膜を除去し、酸化膜７上に位置する導電体膜をレジスト膜とともに除去（リフトオフ）することにより、図７に示すようにソース電極１１およびドレイン電極１２を形成することができる。なお、このときソース電極１１およびドレイン電極１２の間に位置する酸化膜８（図６に示した酸化膜７の一部）は半導体装置のゲート絶縁膜となる。
【００５９】
この後、さらにゲート絶縁膜として作用する酸化膜８上にゲート電極１０（図１参照）を形成する。このゲート電極１０の形成方法としては、以下のような方法を用いることができる。たとえば、予め酸化膜８上の領域に位置する開口パターンを有するレジスト膜を形成し、当該レジスト膜の全面を覆うようにゲート電極を構成する導電体膜を形成する。そして、レジスト膜を除去することによって、ゲート電極となるべき導電体膜の部分以外の導電体膜を除去(リフトオフ）する。この結果、図１に示すようにゲート電極１０が形成される。このようにして、図１に示すような半導体装置１を得ることができる。
【００６０】
（実施の形態２）
次に、図８を参照して、実施の形態２における半導体装置について説明する。本実施の形態における半導体装置１は、縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔｅｄ  ＭＯＳＦＥＴ）であって、基板２、バッファ層２１、耐圧保持層２２、ｐ領域２３、ｎ＋領域２４、ｐ＋領域２５、酸化膜２６、ソース電極１１および上部ソース電極２７、ゲート電極１０および基板２の裏面側に形成されたドレイン電極１２を備える。具体的には、導電型がｎ型の炭化珪素からなる基板２の主表面２Ａ上に、炭化珪素からなるバッファ層２１が形成されている。このバッファ層２１は導電型がｎ型であり、その厚みはたとえば０．５μｍである。また、バッファ層２１におけるｎ型不純物の濃度は、たとえば５×１０１７ｃｍ−３とすることができる。このバッファ層２１上には耐圧保持層２２が形成されている。この耐圧保持層２２は、導電型がｎ型の炭化珪素からなり、たとえばその厚みは１０μｍである。また、耐圧保持層２２におけるｎ型不純物の濃度としては、たとえば５×１０１５ｃｍ−３という値を用いることができる。
【００６１】
この耐圧保持層２２の基板２とは反対側の主表面を含む領域には、導電型がｐ型であるｐ領域２３が互いに間隔を隔てて形成されている。ｐ領域２３の内部においては、ｐ領域２３の主表面を含む領域にｎ＋領域２４が形成されている。また、このｎ＋領域２４に隣接する位置には、ｐ＋領域２５が形成されている。一方のｐ領域２３におけるｎ＋領域２４上から、ｐ領域２３、２つのｐ領域２３の間において露出する耐圧保持層２２、他方のｐ領域２３および当該他方のｐ領域２３におけるｎ＋領域２４上にまで延在するように、酸化膜２６が形成されている。酸化膜２６上にはゲート電極１０が形成されている。また、ｎ＋領域２４およびｐ＋領域２５上に接触するように、ソース電極１１が形成されている。このソース電極１１上には上部ソース電極２７が形成されている。そして、基板２において、バッファ層２１が形成された側の主表面とは反対側の主表面（裏面）にドレイン電極１２が形成されている。
【００６２】
ここで、酸化膜２６と、半導体層としてのｎ＋領域２４、ｐ＋領域２５、ｐ領域２３および耐圧保持層２２との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値は、１×１０２１ｃｍ−３以上となっている。これにより、特に酸化膜２６下のチャネル領域（酸化膜２６に接する部分であって、ｎ＋領域２４と耐圧保持層２２との間のｐ領域２３の部分）の移動度を図１に示した半導体装置１の場合と同様に向上させることができる。
【００６３】
さらに、本実施の形態における半導体装置１では、基板２のバッファ層２１側の主表面２Ａは（０−３３−８）面となっている。そのため、当該主表面２Ａ上へのエピタキシャル成長と不純物注入とにより形成されるｐ領域２３の基板２とは反対側の主表面は（０−３３−８）面となっている。その結果、チャネル領域におけるキャリア移動度（チャネル移動度）をさらに大きくすることができる。
【００６４】
次に、図９〜図１２を参照して、図８に示した半導体装置１の製造方法を説明する。まず、図２に示した半導体装置の製造方法と同様に、炭化珪素基板準備工程（Ｓ１０）を実施する。ここでは、実施の形態１における半導体装置の製造方法と同様に、（０−３３−８）面が主表面となった炭化珪素からなる基板２（図９参照）を準備する。また、この基板２（図９参照）としては、たとえば導電型がｎ型であり、基板抵抗が０．０２Ωｃｍといった基板を用いてもよい。
【００６５】
次に、エピタキシャル層形成工程（Ｓ２０）を実施する。具体的には、基板２の主表面２Ａ上にバッファ層２１を形成する。バッファ層としては、導電型がｎ型の炭化珪素からなり、たとえばその厚みが０．５μｍのエピタキシャル層を形成する。バッファ層２１における不純物の濃度は、たとえば５×１０１７ｃｍ−３といった値を用いることができる。そして、このバッファ層２１上に、図９に示すように耐圧保持層２２を形成する。この耐圧保持層２２としては、導電型がｎ型の炭化珪素からなる層をエピタキシャル成長法によって形成する。この耐圧保持層２２の厚みとしては、たとえば１０μｍといった値を用いることができる。また、この耐圧保持層２２におけるｎ型の導電性不純物の濃度としては、たとえば５×１０１５ｃｍ−３といった値を用いることができる。
【００６６】
次に、図２に示した工程と同様に注入工程（Ｓ３０）を実施する。具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物を耐圧保持層２２に注入することにより、図１０に示すようにｐ領域２３を形成する。また、用いた酸化膜を除去した後、再度新たなパターンを有する酸化膜を、フォトリソグラフィおよびエッチングを用いて形成する。そして、当該酸化膜をマスクとして、ｎ型不純物を所定の領域に注入することにより、ｎ＋領域２４を形成する。また、同様の手法により、導電型がｐ型の不純物を注入することにより、ｐ＋領域２５を形成する。その結果、図１０に示すような構造を得る。
【００６７】
このような注入工程の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴンガスを雰囲気ガスとして用いて、加熱温度１７００℃、加熱時間３０分といった条件を用いることができる。
【００６８】
次に、図２に示した工程と同様にゲート絶縁膜形成工程（Ｓ４０）を実施する。具体的には、図１１に示すように、耐圧保持層２２、ｐ領域２３、ｎ＋領域２４、ｐ＋領域２５上を覆うように酸化膜２６を形成する。この酸化膜２６の形成は、たとえばドライ酸化（熱酸化）により行なってもよい。このドライ酸化の条件としては、加熱温度を１２００℃、加熱時間を３０分といった条件を用いることができる。
【００６９】
その後、図２に示した工程と同様に窒素アニール工程（Ｓ５０）を実施する。具体的には、雰囲気ガスを一酸化窒素（ＮＯ）として、アニール処理を行なう。アニール処理の温度条件としては、たとえば加熱温度を１１００℃、加熱時間を１２０分とする。この結果、酸化膜２６と下層の耐圧保持層２２、ｐ領域２３、ｎ＋領域２４、ｐ＋領域２５との間の界面近傍に窒素原子が導入される。また、この一酸化窒素を雰囲気ガスとして用いたアニール工程の後、さらに不活性ガスであるアルゴン（Ａｒ）ガスを用いたアニールを行なってもよい。具体的には、アルゴンガスを雰囲気ガスとして用いて、加熱温度を１１００℃、加熱時間を６０分といった条件を用いてもよい。
【００７０】
次に、図２に示した工程と同様に電極形成工程（Ｓ６０）を実施する。具体的には、酸化膜２６上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。そして、当該レジスト膜をマスクとして用いて、ｎ＋領域２４およびｐ＋領域２５上に位置する酸化膜の部分をエッチングにより除去する。この後、レジスト膜上、当該酸化膜２６において形成された開口部内部においてｎ＋領域２４およびｐ＋領域２５と接触する領域、および基板２のバッファ層２１とは反対側の主表面上に、金属などの導電体膜を形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。ここで、導電体としては、たとえばニッケル（Ｎｉ）を用いることができる。この結果、図１２に示すように、ソース電極１１およびドレイン電極１２を得ることができる。なお、ここでアロイ化のための熱処理を行なうことが好ましい。具体的には、たとえば雰囲気ガスとして不活性ガスであるアルゴン（Ａｒ）ガスを用い、加熱温度を９５０℃、加熱時間を２分といった熱処理（アロイ化処理）を行なう。その後、ソース電極１１上に上部ソース電極２７（図８参照）を形成する。このようにして、図８に示す半導体装置を得ることができる。
【００７１】
（実施の形態３）
次に、図１３を参照して、実施の形態３における半導体装置について説明する。図１３を参照して、本発明による半導体装置１は、基本的には図１に示した半導体装置１と同様の構成を備えるが、半導体層としてのｐ型層４と酸化膜８との界面から１０ｎｍ以内の領域を含む境界領域４１において水素原子濃度の最大値が１×１０２１ｃｍ−３以上となっている点が図１に示した半導体装置１と異なっている。このようにしても、図１に示した半導体装置と同様に、境界領域４１を含むチャネル領域での移動度（チャネル移動度）を十分大きな値とすることができる。これは、図１３に示した半導体装置１では、境界領域４１に含有される水素原子が、図１に示した半導体装置１のｐ型層４と酸化膜８との界面から１０ｎｍ以内の領域に含有される窒素原子と同様に界面準位を低減しているためであると考えられる。
【００７２】
次に、図１４を参照して、実施の形態３における半導体装置の製造方法を説明する。図１４に示す半導体装置の製造方法は、基本的には図２に示した半導体装置の製造方法と同様であるが、図２における窒素アニール工程（Ｓ５０）に変えて水素アニール工程（Ｓ７０）が実施される点が異なっている。具体的には、図２に示した製造方法と同様に、炭化珪素基板準備工程（Ｓ１０）、エピタキシャル層形成工程（Ｓ２０）、注入工程（Ｓ３０）、ゲート絶縁膜形成工程（Ｓ４０）を実施する。その後、水素アニール工程（Ｓ７０）を実施する。具体的には、雰囲気ガスとして水素ガス（Ｈ２）ガスを用い、熱処理を行なう。この熱処理の条件としては、たとえば加熱温度を１１００℃、加熱時間を１時間とする条件を用いることができる。この結果、酸化膜７とｐ型層４およびｎ＋領域５、６との界面領域に水素原子を導入することができる。また、この水素アニール工程においては、上述した水素原子を含む雰囲気ガスを用いたアニール工程の後に、不活性ガスを用いたアニール工程、たとえばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いたアニール工程を実施してもよい。また、上述した水素アニール工程（Ｓ７０）においては、水素ガスに代えて水蒸気もしくは水蒸気含有酸素ガスを雰囲気ガスとして用いてもよい。
【００７３】
その後、図１４に示すように、図２に示した製造方法と同様に電極形成工程（Ｓ６０）を実施することにより、図１３に示した半導体装置１を得ることができる。
【００７４】
(実施の形態４）
次に、図１５を参照して、実施の形態４における半導体装置について説明する。図１５を参照して、本実施の形態における半導体装置１は、基本的には図１に示した半導体装置１と同様の構成を備えるが、半導体層としてのｐ型層４と酸化膜８との界面から１０ｎｍ以内の領域を含む境界領域５１において窒素原子および水素原子の合計濃度の最大値が１×１０２１ｃｍ−３以上となっている点が図１に示した半導体装置１と異なっている。このようにしても、図１に示した半導体装置と同様に、境界領域４１を含むチャネル領域での移動度（チャネル移動度）を十分大きな値とすることができる。
【００７５】
次に、図１６を参照して、実施の形態４における半導体装置１の製造方法を説明する。図１６に示す半導体装置の製造方法は、基本的には図２に示した半導体装置の製造方法と同様であるが、図１６における窒素アニール工程（Ｓ５０）の後であって電極形成工程（Ｓ６０）の前に、水素アニール工程（Ｓ７０）を行なっている点が異なっている。具体的には、図２に示した製造方法と同様に、炭化珪素基板準備工程（Ｓ１０）、エピタキシャル層形成工程（Ｓ２０）、注入工程（Ｓ３０）、ゲート絶縁膜形成工程（Ｓ４０）、窒素アニール工程（Ｓ５０）を実施する。その後、水素アニール工程（Ｓ７０）を実施する。この工程（Ｓ７０）においては、実施の形態３の製造方法における水素アニール工程（Ｓ７０）と同様の条件(水素ガスを用いたアニール条件）を用いることができる。この結果、酸化膜７とｐ型層４およびｎ＋領域５、６との界面領域に窒素原子および水素原子を導入することができる。なお、上述した水素アニール工程（Ｓ７０）においては、水素ガスに代えて水蒸気もしくは水蒸気含有酸素ガスを雰囲気ガスとして用いてもよい。また、水素アニール工程（Ｓ７０）を、窒素アニール工程（Ｓ５０）より先に実施してもよい。また、水素原子および窒素原子を含有する雰囲気ガスを用いる熱処理を実施することにより、水素アニール工程（Ｓ７０）と窒素アニール工程（Ｓ５０）とを同時に実施してもよい。
【００７６】
その後、図１６に示すように、図２に示した製造方法と同様に電極形成工程（Ｓ６０）を実施することにより、図１５に示した半導体装置１を得ることができる。
【００７７】
次に、図１７を参照して、実施の形態４における半導体装置の製造方法の変形例を説明する。図１７に示す半導体装置の製造方法は、基本的には図１６に示した半導体装置の製造方法と同様であるが、図１６における水素アニール工程（Ｓ７０）の後であって電極形成工程（Ｓ６０）の前に、後熱処理工程（Ｓ８０）を行なっている点が異なっている。具体的には、図１６に示した製造方法と同様に、炭化珪素基板準備工程（Ｓ１０）、エピタキシャル層形成工程（Ｓ２０）、注入工程（Ｓ３０）、ゲート絶縁膜形成工程（Ｓ４０）、窒素アニール工程（Ｓ５０）、水素アニール工程（Ｓ７０）を実施する。その後、後熱処理工程（Ｓ８０）を実施する。具体的には、不活性ガスを用いたアニール工程を実施する。このアニール工程の条件としては、雰囲気ガスとして不活性ガス（たとえばアルゴン（Ａｒ））を用い、加熱温度を１１００℃、加熱時間を６０分といった条件を用いることができる。このような不活性ガスを用いたアニール工程を実施することにより、窒素アニール工程（Ｓ５０）および水素アニール工程（Ｓ７０）によりチャネル領域に導入された窒素原子および水素原子による界面準位の低減効果をより確実に発揮させることができる。
【００７８】
その後、図１７に示すように、図２に示した製造方法と同様に電極形成工程（Ｓ６０）を実施することにより、図１５に示した半導体装置１を得ることができる。
【００７９】
なお、上述した後熱処理工程（Ｓ８０）と同様の熱処理工程を、窒素アニール工程（Ｓ５０）と水素アニール工程（Ｓ７０）との間に追加実施してもよい。また、また、図１７に示した製造方法においても、水素アニール工程（Ｓ７０）を、窒素アニール工程（Ｓ５０）より先に実施してもよい。また、水素原子および窒素原子を含有する雰囲気ガスを用いる熱処理を実施することにより、水素アニール工程（Ｓ７０）と窒素アニール工程（Ｓ５０）とを同時に実施してもよい。
【００８０】
次に、図１８を参照して、実施の形態４における半導体装置の製造方法の第２の変形例を説明する。図１８に示す半導体装置の製造方法は、基本的には図１７に示した半導体装置の製造方法と同様であるが、炭化珪素基板準備工程において図１７に示す製造方法とは異なっている。
【００８１】
具体的には、図１８を参照して、本変形例における炭化珪素基板準備工程は、原料結晶準備工程（Ｓ１１）と、スライス工程（Ｓ１２）と、加工ダメージ層除去工程（Ｓ１３）とを含んでいる。工程（Ｓ１１）では、たとえば昇華法により４Ｈ型炭化珪素からなる原料結晶が作製される。工程（Ｓ１２）では、工程（Ｓ１１）において作製された原料結晶がスライスされて、基板２が採取される。このとき、基板２の一方の主表面が（０−３３−８）面（カーボン面側の面）、他方の主表面が（０３−３８）面（シリコン面側の面）となるように原料結晶がスライスされる。
【００８２】
工程（Ｓ１３）では、工程（Ｓ１２）におけるスライスにより基板２の両側の主表面を含む領域に形成された加工ダメージ層のうち、少なくとも（０３−３８）面側の加工ダメージ層が除去される。この加工ダメージ層の除去は、たとえば溶融ＫＯＨエッチング、ドライエッチング、熱エッチングなどのエッチング処理、あるいは研磨により実施することができる。一方、後工程においてエピタキシャル層が形成されるべき（０−３３−８）面側の主表面については、機械研磨（ＭＰ）、化学機械研磨（ＣＭＰ）などを組み合わせることにより、エピタキシャル成長に適した表面粗さとなるように、表面が平坦化される。その結果、（０−３３−８）面側の主表面を含む領域についても、加工ダメージ層が除去される。なお、（０−３３−８）面側の主表面を含む領域についても、（０３−３８）面側と同様に加工ダメージ層の除去が実施された後、上記平坦化が実施されてもよい。
【００８３】
その後、図１８に示すように、上記図１７に示した製造方法の場合と同様に、エピタキシャル層形成工程（Ｓ２０）、注入工程（Ｓ３０）、ゲート絶縁膜形成工程（Ｓ４０）、窒素アニール工程（Ｓ５０）、水素アニール工程（Ｓ７０）、後熱処理工程（Ｓ８０）および電極形成工程（Ｓ６０）を実施することにより、変形例２における半導体装置が得られる。
【００８４】
この変形例２の製造方法によれば、工程（Ｓ１２）において基板２の（０３−３８）面を含む領域に導入された加工ダメージ層は、工程（Ｓ１３）において除去される。また、基板２の（０−３３−８）面を含む領域に導入された加工ダメージ層は、ＭＰ、ＣＭＰなどの研磨工程において除去される。そのため、１０００℃〜１２００℃程度に加熱されるゲート絶縁膜形成工程（Ｓ４０）などのプロセスにおける加工ダメージ層からの積層欠陥の成長が抑制される。これにより、基板２内および基板２上にエピタキシャル成長により形成される半導体層としてのエピタキシャル層３およびｐ型層４において、半導体装置の特性を低下させる積層欠陥（室温でのフォトルミネッセンス測定を実施した場合、波長５００ｎｍ付近に現れるピークに対応する積層欠陥）の発生を抑制することができる。その結果、この変形例２の製造方法によれば、エピタキシャル層３およびｐ型層４のフォトルミネッセンス測定を実施した場合、波長３９０ｎｍ付近に現れるピークの強度に対する波長５００ｎｍ付近に現れるピークの強度の比が０．１以下、さらには０．０１以下である半導体装置１を製造することができる。このような半導体装置１は、半導体層（エピタキシャル層３およびｐ型層４）における波長５００ｎｍ付近のピークに対応する有害な積層欠陥の発生が抑制されているため、半導体装置１の特性が向上する。
【００８５】
なお、上述した実施の形態３、４においては、半導体装置１として横型ＭＯＳＦＥＴを示したが、当該実施の形態３、４の特徴は図８に示した縦型ＤｉＭＯＳＦＥＴに適用してもよい。すなわち、図８に示した半導体装置１において、酸化膜２６と、半導体層としてのｎ＋領域２４、ｐ＋領域２５、ｐ領域２３および耐圧保持層２２との界面から１０ｎｍ以内の領域における水素原子濃度の最大値、あるいは窒素原子と水素原子との合計濃度の最大値は１×１０２１ｃｍ−３以上とすることができる。また、基板２の半導体側の主表面２Ａは、（０−３３−８）面とすることができる。
【００８６】
（実施の形態５）
次に、本発明の実施の形態５における半導体装置について図１９を参照して説明する。本実施の形態における半導体装置は、基本的には上記実施の形態１〜４における半導体装置と同様の構造を有し、同様の効果を奏する。しかし、本実施の形態における半導体装置は、基板２の構造において上記実施の形態１〜４の場合とは異なっている。
【００８７】
図１９を参照して、本実施の形態における半導体装置１を構成する基板２は、炭化珪素からなるベース層１１０と、単結晶炭化珪素からなり、ベース層１１０の一方の主表面１１０Ａ上に配置されたＳｉＣ層１２０とを含んでいる。ベース層１１０とＳｉＣ層１２０とは、別の結晶からなっている。そして、ＳｉＣ層１２０の欠陥密度はベース層１１０の欠陥密度よりも小さい。
【００８８】
高品質な炭化珪素単結晶は、大口径化が困難である。一方、炭化珪素基板を用いた半導体装置の製造プロセスにおいて効率よく製造を行なうためには、所定の形状および大きさに統一された基板が必要である。そのため、高品質な炭化珪素単結晶（たとえば欠陥密度が小さい炭化珪素単結晶）が得られた場合でも、切断等によって所定の形状等に加工できない領域は、有効に利用されない可能性がある。
【００８９】
これに対し、本実施の形態の半導体装置を構成する基板２は、炭化珪素からなるベース層１１０と、単結晶炭化珪素からなり、ベース層１１０上に配置されたＳｉＣ層１２０とを含んでおり、ＳｉＣ層１２０の欠陥密度はベース層１１０の欠陥密度よりも小さくなっている。そのため、欠陥密度が大きく、低品質な炭化珪素結晶からなるベース基板１１０を上記所定の形状および大きさに加工してベース層１１０とし、当該ベース層１１０上に高品質であるものの所望の形状等が実現されていない炭化珪素単結晶をＳｉＣ層１２０として配置することができる。このようにして得られた基板２は、所定の形状および大きさに統一されているため半導体装置１の製造を効率化できる。また、このようにして得られた炭化珪素基板は、高品質なＳｉＣ層１２０を使用して半導体装置１を製造することが可能であるため、炭化珪素単結晶を有効に利用することができる。その結果、本発明の半導体装置１によれば、製造コストの低減が可能な半導体装置を提供することができる。
【００９０】
また、ＳｉＣ層１２０のＸ線ロッキングカーブの半値幅は、ベース層１１０のＸ線ロッキングカーブの半値幅よりも小さくなっていてもよい。
【００９１】
さらに、ベース層１１０の不純物濃度は２×１０１９ｃｍ−３よりも大きく、ＳｉＣ層１２０の不純物濃度は５×１０１８ｃｍ−３よりも大きく２×１０１９ｃｍ−３よりも小さくなっていてもよい。
【００９２】
発明者の検討によれば、炭化珪素からなる基板において、不純物濃度が２×１０１９ｃｍ−３未満であれば、半導体装置の製造プロセスにおける熱処理（たとえば熱酸化処理）による積層欠陥の発生を抑制可能である一方、２×１０１９ｃｍ−３を超えると積層欠陥の抑制が困難である。そのため、不純物濃度が２×１０１９ｃｍ−３を超える場合、上記実施の形態４の第２の変形例のように、加工ダメージ層を除去する工程の実施が好ましい。
【００９３】
一方、炭化珪素からなる基板２に不純物濃度が２×１０１９ｃｍ−３よりも大きく、抵抗率の小さい層（ベース層１１０）を設けるとともに、不純物濃度が２×１０１９ｃｍ−３よりも小さい層（ＳｉＣ層１２０）をベース層１１０上に配置することにより、その後にデバイス作製プロセスにおける熱処理が実施された場合でも、少なくともＳｉＣ層１２０においては積層欠陥の発生を、加工ダメージ層の除去を実施することなく抑制することができる。そして、当該ＳｉＣ層１２０上にＳｉＣからなるエピタキシャル成長層（活性層）を形成して半導体装置１を作製することにより、ベース層１１０の存在による炭化珪素基板２の抵抗率の低減を達成しつつ、ベース層１１０に発生し得る積層欠陥の影響が半導体装置の特性に及ぶことを抑制することができる。一方、ＳｉＣ層１２０の不純物濃度が５×１０１８ｃｍ−３以下の場合、当該ＳｉＣ層１２０の抵抗率が大きくなりすぎるため、図８に示すような縦型半導体装置（基板２の厚み方向に電流が流れる半導体装置）に適した基板２が得られないという問題が生じ得る。
【００９４】
このように、ベース層１１０の不純物濃度を２×１０１９ｃｍ−３よりも大きく、ＳｉＣ層１２０の不純物濃度を５×１０１８ｃｍ−３よりも大きく２×１０１９ｃｍ−３よりも小さくすることにより、半導体装置の作製プロセスにおける熱処理による積層欠陥の発生を抑制しつつ、オン抵抗の低減が達成可能な半導体装置１を得ることができる。
【００９５】
ここで、ＳｉＣ層１２０のマイクロパイプ密度はベース層１１０のマイクロパイプ密度よりも小さいことが好ましい。また、ＳｉＣ層１２０の貫通らせん転位密度はベース層１１０の貫通らせん転位密度よりも小さいことが好ましい。また、ＳｉＣ層１２０の貫通刃状転位密度はベース層１１０の貫通刃状転位密度よりも小さいことが好ましい。また、ＳｉＣ層１２０の基底面転位密度はベース層１１０の基底面転位密度よりも小さいことが好ましい。また、ＳｉＣ層１２０の混合転位密度はベース層１１０の混合転位密度よりも小さいことが好ましい。また、ＳｉＣ層１２０の積層欠陥密度はベース層１１０の積層欠陥密度よりも小さいことが好ましい。また、ＳｉＣ層１２０の点欠陥密度はベース層１１０の点欠陥密度よりも小さいことが好ましい。
【００９６】
このように、マイクロパイプ密度、貫通らせん転位密度、貫通刃状転位密度、基底面転位密度、混合転位密度、積層欠陥密度、点欠陥密度などの欠陥密度をベース層１１０に比べて低減したＳｉＣ層１２０を配置することにより、高品質な活性層（エピタキシャル成長層）をＳｉＣ層１２０上に形成することができる。
【００９７】
また、上記ベース層１１０とＳｉＣ層１２０とは、たとえば接合されている。これにより、ベース層１１０の欠陥が伝播することを抑制しつつＳｉＣ層１２０を配置した炭化珪素基板２を容易に得ることができる。このとき、ベース層１１０とＳｉＣ層１２０とは、直接接合されていてもよいし、中間層を介して接合されていてもよい。
【００９８】
次に、本実施の形態における基板２の製造方法について説明する。図２０を参照して、本実施の形態における炭化珪素基板の製造においては、まず、工程（Ｓ１１０）として基板準備工程が実施される。この工程（Ｓ１１０）では、図１９を参照して、たとえば単結晶炭化珪素からなるベース基板１１０および単結晶炭化珪素からなるＳｉＣ基板１２０が準備される。
【００９９】
このとき、ＳｉＣ基板１２０の主表面１２０Ａは、この製造方法により得られる基板２の主表面となることから、所望の主表面の面方位に合わせてＳｉＣ基板１２０の主表面１２０Ａの面方位を選択する。ここでは、たとえば主表面が（０−３３−８）面であるＳｉＣ基板１２０が準備される。また、ベース基板１１０には、たとえば不純物濃度が２×１０１９ｃｍ−３よりも大きい基板が採用される。そして、ＳｉＣ基板１２０には、たとえば不純物濃度が５×１０１８ｃｍ−３よりも大きく２×１０１９ｃｍ−３よりも小さい基板が採用される。
【０１００】
次に、工程（Ｓ１２０）として基板平坦化工程が実施される。この工程（Ｓ１２０）は必須の工程ではないが、工程（Ｓ１１０）において準備されたベース基板１１０やＳｉＣ基板１２０の平坦性が不十分な場合に実施することができる。具体的には、たとえばベース基板１１０やＳｉＣ基板１２０の主表面に対して研磨が実施される。一方、この工程を省略することにより、製造コストを低減することができる。また、原料結晶（インゴット）からＳｉＣ基板１２０を採取する際に主表面を含む領域に形成された加工ダメージ層を除去するため、エッチング処理が実施されてもよい。エッチング処理は、たとえば溶融ＫＯＨエッチングにより実施することができる。
【０１０１】
次に、工程（Ｓ１３０）として、積層工程が実施される。この工程（Ｓ１３０）では、図１９を参照して、ベース基板１１０とＳｉＣ基板１２０とが、互いの主表面１１０Ａ，１２０Ｂが接触するように積み重ねられ、積層基板が作製される。
【０１０２】
次に、工程（Ｓ１４０）として、接合工程が実施される。この工程（Ｓ１４０）では、上記積層基板がたとえば炭化珪素の昇華温度以上の温度域に加熱されることにより、ベース基板１１０とＳｉＣ基板１２０とが接合される。これにより、図１９を参照して、ベース層１１０とＳｉＣ層１２０とを備えた基板２が完成する。そして、本実施の形態における半導体装置の製造方法では、この基板２が用いられ、半導体装置１が上記実施の形態１〜４と同様に製造される。
【０１０３】
ここで、工程（Ｓ１４０）における積層基板の加熱温度は１８００℃以上２５００℃以下であることが好ましい。加熱温度が１８００℃よりも低い場合、ベース基板１１０とＳｉＣ基板１２０との接合に長時間を要し、基板２の製造効率が低下する。一方、加熱温度が２５００℃を超えると、ベース基板１１０およびＳｉＣ基板１２０の表面が荒れ、作製される基板２における欠陥の発生が多くなるおそれがある。基板２における欠陥の発生を一層抑制しつつ製造効率を向上させるためには、工程（Ｓ１４０）における積層基板の加熱温度は１９００℃以上２１００℃以下であることが好ましい。また、工程（Ｓ１４０）における加熱時の雰囲気の圧力は、１０−５Ｐａ以上１０６Ｐａ以下、より好ましくは１０−２Ｐａ以上１０４Ｐａ以下とすることにより、簡素な装置により上記接合を実施することができる。また、工程（Ｓ１４０）における加熱時の雰囲気は、不活性ガス雰囲気であることが好ましい。そして、当該雰囲気は、アルゴン、ヘリウムおよび窒素からなる群から選択される少なくとも１つを含む不活性ガス雰囲気であることが、より好ましい。
【０１０４】
（実施の形態６）
次に、実施の形態６として、本発明の半導体装置を構成する基板の他の製造方法について、図２１〜図２４を参照して説明する。実施の形態６における基板の製造方法は、基本的には上記実施の形態５の場合と同様に実施される。しかし、実施の形態６における基板の製造方法は、ベース層１１０の形成プロセスにおいて実施の形態５の場合とは異なっている。
【０１０５】
図２１を参照して、実施の形態６における基板の製造方法では、まず工程（Ｓ１１０）として基板準備工程が実施される。この工程（Ｓ１１０）では、図２２を参照して、実施の形態５の場合と同様にＳｉＣ基板１２０が準備されるとともに、炭化珪素からなる原料基板１１１が準備される。この原料基板１１１は単結晶炭化珪素からなっていてもよいし、多結晶炭化珪素からなっていてもよく、炭化珪素の焼結体であってもよい。また、原料基板１１１に代えて炭化珪素からなる原料粉末を採用することもできる。
【０１０６】
次に、工程（Ｓ１５０）として近接配置工程が実施される。この工程（Ｓ１５０）では、図２２を参照して、互いに対向するように配置された第１ヒータ１８１および第２ヒータ１８２により、それぞれＳｉＣ基板１２０および原料基板１１１が保持される。このとき、ＳｉＣ基板１２０と原料基板１１１とは、１μｍ以上１ｃｍ以下の間隔、たとえば１ｍｍ程度の間隔をおいてそれぞれの主面である主表面１２０Ｂおよび主表面１１１Ａが対向するように近接して配置される。
【０１０７】
次に、工程（Ｓ１６０）として昇華工程が実施される。この工程（Ｓ１６０）では、第１ヒータ１８１によってＳｉＣ基板１２０が所定の基板温度まで加熱される。また、第２ヒータ１８２によって原料基板１１１が所定の原料温度まで加熱される。このとき、原料基板１１１が原料温度まで加熱されることによって、原料基板の表面からＳｉＣが昇華する。一方、基板温度は原料温度よりも低く設定される。具体的には、たとえば基板温度は原料温度よりも１℃以上１００℃以下程度低く設定される。基板温度は、たとえば１８００°以上２５００℃以下である。これにより、図２３に示すように、原料基板１１１から昇華して気体となったＳｉＣは、ＳｉＣ基板１２０の表面に到達して固体となり、ベース層１１０を形成する。そして、この状態を維持することにより、図２４に示すように原料基板１１１を構成するＳｉＣが全て昇華してＳｉＣ基板１２０の表面上に移動する。これにより、工程（Ｓ１６０）が完了し、図１９に示す基板２が完成する。
【０１０８】
（実施の形態７）
次に、本発明のさらに他の実施の形態である実施の形態７について説明する。実施の形態７における半導体装置は、基本的には実施の形態５と同様の構造を有している。しかし、実施の形態７の半導体装置は、その製造方法において実施の形態５の場合とは異なっている。
【０１０９】
具体的には、実施の形態７における半導体装置の製造方法においては、工程（Ｓ１０）として実施される炭化珪素基板準備工程において、実施の形態５の場合とは構造の異なった基板が準備される。図２５を参照して、実施の形態７において準備される基板２では、ＳｉＣ層１２０が、平面的に見て複数個並べて配置されている。つまり、ＳｉＣ層１２０は、ベース層１１０の主表面１１０Ａに沿って複数配置されている。より具体的には、複数のＳｉＣ層１２０は、ベース層１１０上において隣接するＳｉＣ層１２０同士が互いに接触するように、マトリックス状に配置されている。これにより、本実施の形態における基板２は、高品質なＳｉＣ層１２０を有する大口径な基板として取り扱うことが可能な基板２となっている。そして、この基板２を用いることにより、半導体装置の製造プロセスを効率化することができる。なお、実施の形態７における基板２は、実施の形態５における工程（Ｓ１３０）において、複数個のＳｉＣ基板１２０をベース基板１１０上に平面的に並べて配置することにより（図１９参照）、もしくは実施の形態６における工程（Ｓ１５０）において、第１ヒータ１８１に複数個のＳｉＣ基板１２０を平面的に並べた状態で保持させることにより（図２２参照）、実施の形態５もしくは実施の形態６の場合と同様に製造することができる。
【０１１０】
そして、本実施の形態における半導体装置１の製造方法では、この基板２が用いられ、半導体装置１が製造される。ここで、半導体装置１は、図２５に示す基板２のＳｉＣ層１２０上に半導体層等を形成することにより、平面的に見て複数個並べて作製される。このとき、隣り合うＳｉＣ層１２０同士の境界領域を跨ぐことがないように、各半導体装置１が作製される。
【０１１１】
（実施の形態８）
次に、本発明のさらに他の実施の形態である実施の形態８について説明する。実施の形態８における半導体装置１は、基本的には実施の形態５における半導体装置１と同様の構造を有し、同様の効果を奏する。しかし、実施の形態８の半導体装置１は、基板２の構造において実施の形態５の場合とは異なっている。
【０１１２】
すなわち、図２６を参照して、実施の形態８における基板２においては、ベース層１１０とＳｉＣ層１２０との間に、非晶質ＳｉＣからなる中間層としてのアモルファスＳｉＣ層１４０が配置されている。そして、ベース層１１０とＳｉＣ層１２０とは、このアモルファスＳｉＣ層１４０により接続されている。このアモルファスＳｉＣ層１４０の存在により、たとえば不純物濃度の異なるベース層１１０とＳｉＣ層１２０とを積層した基板２を容易に作製することができる。
【０１１３】
次に、実施の形態８における基板２の製造方法について説明する。図２７を参照して、実施の形態８における基板２の製造方法では、まず、工程（Ｓ１１０）として基板準備工程が実施の形態５の場合と同様に実施され、ベース基板１１０とＳｉＣ基板１２０とが準備される。
【０１１４】
次に、工程（Ｓ１１１）としてＳｉ層形成工程が実施される。この工程（Ｓ１１１）では、工程（Ｓ１１０）において準備されたベース基板１１０の一方の主面上に、たとえば厚み１００ｎｍ程度のＳｉ層が形成される。このＳｉ層の形成は、たとえばスパッタリング法により実施することができる。
【０１１５】
次に、工程（Ｓ１３０）として積層工程が実施される。この工程（Ｓ１３０）では、工程（Ｓ１１１）において形成されたＳｉ層上に、工程（Ｓ１１０）において準備されたＳｉＣ基板１２０が載置される。これにより、ベース基板１１０上にＳｉ層を挟んでＳｉＣ基板１２０が積層された積層基板が得られる。
【０１１６】
次に、工程（Ｓ１７０）として加熱工程が実施される。この工程（Ｓ１７０）では、工程（Ｓ１３０）において作製された積層基板が、たとえば圧力１×１０３Ｐａの水素ガスとプロパンガスとの混合ガス雰囲気中で、１５００℃程度に加熱され、３時間程度保持される。これにより、上記Ｓｉ層に、主にベース基板１１０およびＳｉＣ基板１２０からの拡散によって炭素が供給され、図２６に示すようにアモルファスＳｉＣ層１４０が形成される。これにより、たとえば不純物濃度の異なるベース層１１０とＳｉＣ層１２０とをアモルファスＳｉＣ層１４０により接続した実施の形態８における基板２を容易に製造することができる。
【０１１７】
（実施の形態９）
次に、本発明のさらに他の実施の形態である実施の形態９について説明する。実施の形態９における半導体装置１は、基本的には実施の形態５における半導体装置１と同様の構造を有し、同様の効果を奏する。しかし、実施の形態９の半導体装置１は、基板２の構造において実施の形態５の場合とは異なっている。
【０１１８】
すなわち、図２８を参照して、実施の形態９における基板２においては、ベース層１１０とＳｉＣ層１２０との間に、金属層の少なくとも一部がシリサイド化されて形成された中間層としてのオーミックコンタクト層１５０が形成されている点において、実施の形態５の場合とは異なっている。そして、ベース層１１０とＳｉＣ層１２０とは、このオーミックコンタクト層１５０により接続されている。このオーミックコンタクト層１５０の存在により、たとえば不純物濃度の異なるベース層１１０とＳｉＣ層１２０とを積層した基板２を容易に作製することができる。
【０１１９】
次に、実施の形態９における基板２の製造方法について説明する。図２９を参照して、実施の形態９における基板２の製造方法では、まず、工程（Ｓ１１０）として基板準備工程が実施の形態５の場合と同様に実施され、ベース基板１１０とＳｉＣ基板１２０とが準備される。
【０１２０】
次に、工程（Ｓ１１２）として金属膜形成工程が実施される。この工程（Ｓ１１２）では、工程（Ｓ１１０）において準備されたベース基板１１０の一方の主面上に、たとえば金属を蒸着することにより、金属膜が形成される。この金属膜は、たとえば加熱されることによりシリサイドを形成する金属、たとえばニッケル、モリブデン、チタン、アルミニウム、タングステンから選択される少なくとも１種以上を含んでいる。
【０１２１】
次に、工程（Ｓ１３０）として積層工程が実施される。この工程（Ｓ１３０）では、工程（Ｓ１１２）において形成された金属膜上に、工程（Ｓ１１０）において準備されたＳｉＣ基板１２０が載置される。これにより、ベース基板１１０上に金属膜を挟んでＳｉＣ基板１２０が積層された積層基板が得られる。
【０１２２】
次に、工程（Ｓ１７０）として加熱工程が実施される。この工程（Ｓ１７０）では、工程（Ｓ１３０）において作製された積層基板が、たとえばアルゴンなどの不活性ガス雰囲気中において１０００℃程度に加熱される。これにより、上記金属膜の少なくとも一部（ベース基板１１０と接触する領域およびＳｉＣ基板と接触する領域）がシリサイド化され、ベース層１１０およびＳｉＣ層１２０とオーミックコンタクトするオーミックコンタクト層１５０が形成される。その結果、たとえば不純物濃度の異なるベース層１１０とＳｉＣ層１２０とをオーミックコンタクト層１５０により接続した実施の形態９における基板２を容易に製造することができる。
【０１２３】
（実施の形態１０）
次に、本発明のさらに他の実施の形態である実施の形態１０について説明する。実施の形態１０における半導体装置１は、基本的には実施の形態５における半導体装置１と同様の構造を有し、同様の効果を奏する。しかし、実施の形態１０の半導体装置１は、基板２の構造において実施の形態５の場合とは異なっている。
【０１２４】
すなわち、図３０を参照して、実施の形態１０における基板２においては、ベース層１１０とＳｉＣ層１２０との間に中間層としてのカーボン層１６０が形成されている点において、実施の形態５の場合とは異なっている。そして、ベース層１１０とＳｉＣ層１２０とは、このカーボン層１６０により接続されている。このカーボン層１６０の存在により、たとえば不純物濃度の異なるベース層１１０とＳｉＣ層１２０とを積層した基板２を容易に作製することができる。
【０１２５】
次に、実施の形態１０における基板２の製造方法について説明する。図３１を参照して、まず工程（Ｓ１１０）が実施の形態５と同様に実施された後、必要に応じて工程（Ｓ１２０）が実施の形態５と同様に実施される。
【０１２６】
次に、工程（Ｓ１２５）として接着剤塗布工程が実施される。この工程（Ｓ１２５）では、図３２を参照して、たとえばベース基板１１０の主面上にカーボン接着剤が塗布されることにより、前駆体層１６１が形成される。カーボン接着剤として、たとえば樹脂と、黒鉛微粒子と、溶剤とからなるものを採用することができる。ここで、樹脂としては、加熱されることにより難黒鉛化炭素となる樹脂、たとえばフェノール樹脂などを採用することができる。また、溶剤としては、たとえばフェノール、ホルムアルデヒド、エタノールなどを採用することができる。さらに、カーボン接着剤の塗布量は、１０ｍｇ／ｃｍ２以上４０ｍｇ／ｃｍ２以下とすることが好ましく、２０ｍｇ／ｃｍ２以上３０ｍｇ／ｃｍ２以下とすることがより好ましい。また、塗布されるカーボン接着剤の厚みは１００μｍ以下とすることが好ましく、５０μｍ以下とすることがより好ましい。
【０１２７】
次に、工程（Ｓ１３０）として、積層工程が実施される。この工程（Ｓ１３０）では、図３２を参照して、ベース基板１１０の主面上に接触して形成された前駆体層１６１上に接触するようにＳｉＣ基板１２０が載置されて、積層基板が作製される。
【０１２８】
次に、工程（Ｓ１８０）として、プリベーク工程が実施される。この工程（Ｓ１８０）では、上記積層基板が加熱されることにより、前駆体層１６１を構成するカーボン接着剤から溶剤成分が除去される。具体的には、たとえば上記積層基板に対して厚み方向に荷重を負荷しつつ、積層基板を溶剤成分の沸点を超える温度域まで徐々に加熱する。この加熱は、クランプなどを用いてベース基板１１０とＳｉＣ基板１２０とが圧着されつつ実施されることが好ましい。また、できるだけ時間をかけてプリベーク（加熱）が実施されることにより、接着剤からの脱ガスが進行し、接着の強度を向上させることができる。
【０１２９】
次に、工程（Ｓ１９０）として、焼成工程が実施される。この工程（Ｓ１９０）では、工程（Ｓ１８０）において加熱されて前駆体層１６１がプリベークされた積層基板が高温、好ましくは９００℃以上１１００℃以下、たとえば１０００℃に加熱され、好ましくは１０分以上１０時間以下、たとえば１時間保持されることにより前駆体層１６１が焼成される。焼成時の雰囲気としては、アルゴンなどの不活性ガス雰囲気が採用され、雰囲気の圧力はたとえば大気圧とすることができる。これにより、前駆体層１６１が炭素からなるカーボン層１６０となる。その結果、図３０を参照して、ベース基板（ベース層）１０とＳｉＣ基板（ＳｉＣ層）２０とがカーボン層１６０により接合された実施の形態１０における基板２が得られる。
【０１３０】
ここで、上述した実施の形態と一部重複する部分もあるが、本発明の特徴的な構成を列挙する。
【０１３１】
本発明に従った半導体装置１は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板２と、半導体層（図１のｐ型層４、図８のｐ領域２３）と、絶縁膜（図１の酸化膜８、図８の酸化膜２６）とを備える。半導体層（ｐ型層４、ｐ領域２３）は基板２上に形成され、炭化珪素からなる。絶縁膜（酸化膜８、２６）は、半導体層（チャネル領域を含むｐ型層４、ｐ領域２３）の表面に接触するように形成されている。半導体層と絶縁膜との界面（チャネル領域と酸化膜８、２６との界面）から１０ｎｍ以内の領域における窒素原子濃度の最大値が１×１０２１ｃｍ−３以上である。
【０１３２】
このようにすれば、ゲート絶縁膜として作用する酸化膜８、２６とチャネル領域との界面近傍におけるチャネル領域でのキャリアの移動度（チャネル移動度）を、当該界面近傍に窒素原子を含有させない場合よりも大きくし、従来の珪素を用いた半導体装置よりも低いオン抵抗を実現することができる。このため、十分大きなチャネル移動度を示す、電気的特性の優れた半導体装置１を得ることができる。なお、上述のように窒素原子濃度の最大値を１×１０２１ｃｍ−３以上としたのは、窒素原子濃度を上記値以上とすることで、チャネル移動度を実用上十分な値である５０ｃｍ２／Ｖｓ以上とすることができるためである。
【０１３３】
上記半導体装置１において、半導体層（図１のｐ型層４、図８のｐ領域２３）と絶縁膜（酸化膜８、２６）との界面から１０ｎｍ以内の領域には水素原子が含有されていてもよい。この場合、当該領域における界面準位をより確実に低減することができる。
【０１３４】
本発明に従った半導体装置１は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板２と、半導体層（図１３のｐ型層４、図８のｐ領域２３）と、絶縁膜（図１３の酸化膜８、図８の酸化膜２６）とを備える。半導体層（ｐ型層４、ｐ領域２３）は基板２上に形成され、炭化珪素からなる。絶縁膜（酸化膜８、２６）は、半導体層（チャネル領域を含むｐ型層４、ｐ領域２３）の表面に接触するように形成されている。半導体層と絶縁膜との界面（たとえば図１３の境界領域４１に含まれる、チャネル領域と酸化膜８、２６との界面）から１０ｎｍ以内の領域における水素原子濃度の最大値が１×１０２１ｃｍ−３以上である。
【０１３５】
このようにすれば、ゲート絶縁膜として作用する酸化膜８、２６とチャネル領域との界面近傍におけるチャネル領域でのキャリアの移動度を、当該界面近傍に水素原子を含有させない場合よりも大きくし、従来の珪素を用いた半導体装置よりも低いオン抵抗を実現することができる。なお、上述のように水素原子濃度の最大値を１×１０２１ｃｍ−３以上としたのは、水素原子濃度を上記値以上とすることで、チャネル移動度を実用上十分な値である５０ｃｍ２／Ｖｓ以上とすることができるためである。
【０１３６】
上記半導体装置１において、半導体層（図１３のｐ型層４、図８のｐ領域２３）と絶縁膜（図１３の酸化膜８、図８の酸化膜２６）との界面から１０ｎｍ以内の領域には窒素原子が含有されていてもよい。この場合、当該領域における界面準位をより確実に低減することができる。
【０１３７】
本発明に従った半導体装置１は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板２と、半導体層（図１５のｐ型層４、図８のｐ領域２３）と、絶縁膜（図１５の酸化膜８、図８の酸化膜２６）とを備える。半導体層（ｐ型層４、ｐ領域２３）は基板２上に形成され、炭化珪素からなる。絶縁膜（酸化膜８、２６）は、半導体層（チャネル領域を含むｐ型層４、ｐ領域２３）の表面に接触するように形成されている。半導体層と絶縁膜との界面（たとえば図１５の境界領域５１に含まれる、チャネル領域と酸化膜８、２６との界面）から１０ｎｍ以内の領域における窒素原子および水素原子の合計濃度の最大値が１×１０２１ｃｍ−３以上である。
【０１３８】
このようにすれば、ゲート絶縁膜として作用する酸化膜８、２６とチャネル領域との界面近傍におけるチャネル領域でのキャリアの移動度を、当該界面近傍に窒素原子および水素原子を含有させない場合よりも大きくし、従来の珪素を用いた半導体装置よりも低いオン抵抗を実現することができる。なお、上述のように窒素原子および水素原子の合計濃度の最大値を１×１０２１ｃｍ−３以上としたのは、当該合計濃度を上記値以上とすることで、チャネル移動度を実用上十分な値である５０ｃｍ２／Ｖｓ以上とすることができるためである。
【０１３９】
さらに、上記半導体装置１は、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板２を備えている。より好ましくは基板２の主表面の面方位が実質的に（０−３３−８）であり、さらに好ましくは基板の主表面の面方位が（０−３３−８）である。ここで、基板の主表面が実質的に（０−３３−８）であるとは、基板の加工精度などにより実質的に面方位が（０−３３−８）とみなせるオフ角の範囲に基板の主表面の面方位が入っていることを意味し、この場合のオフ角の範囲としてはたとえば（０−３３−８）に対してオフ角が±２°といった範囲である。この場合、上述したキャリア移動度（チャネル移動度）を最も大きくすることができる。
【０１４０】
なお、＜０１−１０＞方向における（０−３３−８）面に対するオフ角を−３°以上＋５°以下としたのは、発明者による実験の結果、特に良好なキャリア移動度（チャネル移動度）が得られるオフ角度の範囲が少なくとも上記範囲であったためである。
【０１４１】
上記半導体装置１においては、伝導帯より０．１ｅＶ下での界面準位密度が１×１０１２ｃｍ−２ｅＶ−１よりも小さくなっていることが好ましい。この場合、上記のような界面準位密度とすることでチャネル領域でのキャリアの移動度を十分大きくすることができる。なお、上記界面準位密度が１×１０１２ｃｍ−２ｅＶ−１よりも大きくなっている場合には、当該半導体装置１におけるチャネル移動度が実用上十分な値と思われる５０ｃｍ２／Ｖｓを下回るため、上記のように界面準位密度の値は１×１０１２ｃｍ−２ｅＶ−１よりも小さくすることが好ましい。
【０１４２】
この発明に従った半導体装置の製造方法では、＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板２を準備する工程（基板準備工程（Ｓ１０））を実施する。次に、基板２上に半導体層を形成する工程（エピタキシャル層形成工程（Ｓ２０））を実施する。さらに、半導体層の表面に接触するように絶縁膜を形成する工程（ゲート絶縁膜形成工程（Ｓ４０））を実施する。そして、半導体層と絶縁膜との界面から１０ｎｍ以内の領域における窒素原子濃度の最大値が１×１０２１ｃｍ−３以上となるように窒素原子濃度を調整する工程（窒素アニール工程（Ｓ５０））を実施する。このようにすれば、本発明に従った、キャリア移動度（チャネル移動度）の増大した半導体装置１を容易に製造することができる。
【０１４３】
上記半導体装置の製造方法は、半導体層（ｐ型層４、ｐ領域２３）と絶縁膜（酸化膜８、２６）との界面から１０ｎｍ以内の領域に水素原子を含有させる工程（たとえば図１６または図１７の水素アニール工程（Ｓ７０））をさらに備えていてもよい。この場合、上記領域において、窒素原子に加えて水素原子を含有する半導体装置を容易に製造することができる。
【０１４４】
上記半導体装置の製造方法において、水素原子を含有させる工程（水素アニール工程（Ｓ７０））は、絶縁膜（酸化膜８、２６）が形成された基板を、水素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含む。この場合、半導体層（チャネル領域を含むｐ型層４、ｐ領域２３）と酸化膜８、２６との界面近傍における水素原子濃度を容易に調整することができる。
【０１４５】
上記半導体装置の製造方法において、水素原子を含有させる工程（水素アニール工程（Ｓ７０））は、水素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程の後、不活性ガスを雰囲気ガスとして用いて基板を熱処理する工程を含んでいてもよい。この場合、半導体装置１のキャリア移動度をより増大させることができる。
【０１４６】
上記半導体装置の製造方法において、窒素アニール工程（Ｓ５０）は、絶縁膜（酸化膜８、２６）が形成された基板２を、窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含んでいてもよい。この場合、半導体層（チャネル領域を含むｐ型層４、ｐ領域２３）と酸化膜８、２６との界面近傍における窒素原子濃度を容易に調整することができる。
【０１４７】
上記半導体装置の製造方法において、窒素アニール工程（Ｓ５０）は、上述した窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程の後、不活性ガス（Ａｒガス）を雰囲気ガスとして用いて基板２を熱処理する工程を含んでいてもよい。この場合、半導体装置１のキャリア移動度をより増大させることができる。
【０１４８】
この発明に従った半導体装置の製造方法では、まず＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板２を準備する工程（炭化珪素基板準備工程（Ｓ１０））を実施する。次に、基板２上に半導体層を形成する工程（エピタキシャル層形成工程（Ｓ２０））を実施する。さらに、半導体層の表面に接触するように絶縁膜を形成する工程（ゲート絶縁膜形成工程（Ｓ４０））を実施する。そして、半導体層と絶縁膜との界面から１０ｎｍ以内の領域における水素原子素濃度の最大値が１×１０２１ｃｍ−３以上となるように水素原子濃度を調整する工程（水素アニール工程（Ｓ７０））を実施する。このようにすれば、本発明に従った、キャリア移動度（チャネル移動度）の増大した半導体装置１を容易に製造することができる。
【０１４９】
上記半導体装置の製造方法は、半導体層（ｐ型層４、ｐ領域２３）と絶縁膜（酸化膜８、２６）との界面から１０ｎｍ以内の領域に窒素原子を含有させる工程（窒素アニール工程（Ｓ５０））をさらに備えていてもよい。この場合、上記領域において、水素原子に加えて窒素原子を含有する半導体装置を容易に製造することができる。
【０１５０】
上記半導体装置の製造方法において、窒素原子を含有させる工程（窒素アニール工程（Ｓ５０））は、絶縁膜（酸化膜８、２６）が形成された基板を、窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含んでいてもよい。この場合、半導体層（チャネル領域を含むｐ型層４、ｐ領域２３）と酸化膜８、２６との界面近傍における窒素原子濃度を容易に調整することができる。
【０１５１】
上記半導体装置の製造方法において、窒素原子を含有させる工程（窒素アニール工程（Ｓ５０））は、窒素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程の後、不活性ガスを雰囲気ガスとして用いて前記基板を熱処理する工程を含んでいてもよい。この場合、半導体装置１のキャリア移動度をより増大させることができる。
【０１５２】
上記半導体装置の製造方法において、水素原子濃度を調整する工程（水素アニール工程（Ｓ７０））は、絶縁膜（酸化膜８、２６）が形成された基板を、水素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程を含んでいてもよい。この場合、半導体層（チャネル領域を含むｐ型層４、ｐ領域２３）と酸化膜８、２６との界面近傍における水素原子濃度を容易に調整することができる。
【０１５３】
上記半導体装置の製造方法において、水素原子濃度を調整する工程（水素アニール工程（Ｓ７０））は、水素原子を含有するガスを雰囲気ガスとして用いて熱処理する工程の後、不活性ガスを雰囲気ガスとして用いて基板を熱処理する工程を含んでいてもよい。この場合、半導体装置１のキャリア移動度をより増大させることができる。
【０１５４】
上記半導体装置の製造方法において、水素原子を含有するガスは水蒸気もしくは水蒸気含有酸素ガスであってもよい。この場合、入手や取扱いが容易な水蒸気を雰囲気ガスとして用いるので、上記水素アニール工程（Ｓ７０）を比較的容易に行なうことができる。
【０１５５】
この発明に従った半導体装置の製造方法では、まず＜０１−１０＞方向における（０−３３−８）面に対するオフ角が−３°以上＋５°以下である主表面を有し、炭化珪素からなる基板２を準備する工程（炭化珪素基板準備工程（Ｓ１０））を実施する。次に、基板２上に半導体層を形成する工程（エピタキシャル層形成工程（Ｓ２０））を実施する。さらに、半導体層の表面に接触するように絶縁膜を形成する工程（ゲート絶縁膜形成工程（Ｓ４０））を実施する。そして、半導体層と絶縁膜との界面から１０ｎｍ以内の領域における窒素原子および水素原子の合計濃度の最大値が１×１０２１ｃｍ−３以上となるように合計濃度を調整する工程（窒素アニール工程（Ｓ５０）および水素アニール工程（Ｓ７０））を実施する。このようにすれば、本発明に従った、キャリア移動度（チャネル移動度）の増大した半導体装置１を容易に製造することができる。
【実施例１】
【０１５６】
以下、本発明の効果を確認するために行なった実験について説明する。
（試料について）
図１に示した構造の半導体装置を、試料として以下のように作製した。すなわち、厚みが４００μｍのｎ型炭化珪素基板２に、厚みが１０μｍのエピタキシャル層３を形成し、当該エピタキシャル層３上に厚みが１μｍのｐ型層４を形成した。そして、ｎ＋領域５、６のｎ型不純物としてリン（Ｐ）を注入し、この不純物濃度として１×１０２０ｃｍ−３といった値を用いた。また、このｎ＋領域５、６の間の距離であるゲート長（チャネル長Ｌｇ）を１００μｍとした。また、ゲート幅（チャネル幅）を２００μｍとした。
【０１５７】
そして、ドライ酸化処理により酸化膜を形成した後、窒素アニールを行なった試料を作製した。また、酸化膜を形成した後、窒素アニールを行ない、さらに不活性ガスとしてのアルゴンガスを雰囲気として用いたアニール処理（アルゴンアニール処理）を行なった試料も作製した。ここで、酸化膜８を形成するためのドライ酸化処理の条件としては、加熱温度を１２００℃、加熱時間を３０分という条件を用いた。酸化膜の厚みは３３〜４６ｎｍとなった。また、窒素アニール工程では、雰囲気ガスとして一酸化窒素ガスを用い、加熱温度を１１００℃、加熱時間を６０分とした。また、アルゴンアニール処理を実施する試料については、窒素アニール工程として、雰囲気ガスに一酸化窒素ガスを用い、加熱温度を１１００℃、加熱時間を１２０分とした。そして、アルゴンアニール処理については、アルゴンガスを雰囲気ガスとして用いて、加熱温度を１１００℃、加熱時間を６０分という条件を用いた。また、ゲート絶縁膜を形成した後に窒素アニール工程を行なわない試料も作製した。
【０１５８】
そして、上記実施の形態１における製造方法と同様に、図１に示すようにソース電極１１およびドレイン電極１２、さらにゲート絶縁膜としての酸化膜８上にゲート電極１０を形成した。ソース電極１１およびドレイン電極１２の材料はニッケル（Ｎｉ）であり、その厚みは０．１μｍとした。また、ゲート電極１０の材料としてはアルミニウム（Ａｌ）を用いて、その厚みは１μｍとした。
【０１５９】
（測定方法）
上述した各試料について、チャネル移動度の測定を行なった。測定方法としては、以下のような方法を用いた。すなわち、ソース−ドレイン間電圧ＶDS＝０．１Ｖとし、ゲート電圧ＶGを印加してソース−ドレイン間電流ＩDSを測定した（ゲート電圧依存性を測定した）。そして、ｇm＝（δＩDS）／（δＶG）として、
チャネル移動度μ＝ｇｍ×（Ｌ×ｄ）／（Ｗ×ε×ＶDS）
（ここで、Ｌ：ゲート長、ｄ：酸化膜厚、Ｗ：ゲート幅、ε：酸化膜の誘電率）
という式からチャネル移動度のゲート電圧に対する最大値を求めた。
【０１６０】
（測定結果）
チャネルにおける移動度の測定結果は、図３３に示す通りとなった。図３３において、横軸は各試料において測定された窒素原子濃度のピーク値（窒素原子のピーク濃度）、縦軸は測定された半導体装置のチャネル移動度（ＭＯＳチャネル移動度）を示している。
【０１６１】
図３３に示すように、窒素のピーク濃度が高くなるに従ってＭＯＳチャネル移動度が上昇している。ここで、素材として珪素を用いた従来のＭＯＳＦＥＴと比較して、より低オン抵抗にするために必要最低限のチャネル移動度は、５０ｃｍ２／Ｖｓ程度と考えられる。このため、図３３を参照して、窒素原子のピーク濃度を１×１０２１ｃｍ−３以上とすれば、十分なチャネル移動度の値を実現することができると考えられる。
【実施例２】
【０１６２】
次に、水素原子を半導体層と絶縁膜との界面から１０ｎｍ以内の領域に含有させた場合の効果を確認するため行なった実験の内容を説明する。
【０１６３】
（試料について）
図１に示した構造の半導体装置を、試料として以下のように作製した。すなわち、厚みが４００μｍのｎ型炭化珪素基板２に、厚みが１０μｍのエピタキシャル層３を形成し、当該エピタキシャル層３上に厚みが１μｍのｐ型層４を形成した。そして、ｎ＋領域５、６のｎ型不純物としてリン（Ｐ）を注入した。この不純物の濃度は１×１０２０ｃｍ−３とした。また、このｎ＋領域５、６の間の距離であるゲート長（チャネル長Ｌｇ）は、１００μｍとした。また、ゲート幅（チャネル幅）を２００μｍとした。
【０１６４】
そして、ドライ酸化処理により酸化膜を形成した後、水素アニールを行なった試料を作製した。また、酸化膜を形成した後、水素アニールを行ない、さらに不活性ガスとしてのアルゴンガスを雰囲気として用いたアニール処理（アルゴンアニール処理）を行なった試料も作製した。ここで、酸化膜８を形成するためのドライ酸化処理の条件としては、加熱温度を１２００℃、加熱時間を３０分という条件を用いた。酸化膜の厚みは３３〜４５ｎｍとなった。また、水素アニール工程では、雰囲気ガスとして水素ガスを用い、加熱温度を１１００℃、加熱時間を６０分とした。また、アルゴンアニール処理を実施する試料については、水素アニールの条件として雰囲気ガスとして水素ガスを用い、加熱温度を１１００℃、加熱時間を１２０分という条件を用いた。そして、アルゴンアニール処理については、雰囲気ガスにアルゴンガスを用い、加熱温度を１１００℃、加熱時間を６０分とした。また、ゲート絶縁膜を形成した後に水素アニール工程を行なわない試料も作製した。
【０１６５】
そして、上述のような絶縁膜を形成した後、本発明の実施の形態１における製造方法と同様に、図１に示すようにソース電極１１およびドレイン電極１２、さらにゲート絶縁膜としての酸化膜８上にゲート電極１０を形成した。ソース電極１１およびドレイン電極１２の材料はニッケル（Ｎｉ）であり、その厚みは０．１μｍとした。また、ゲート電極１０の材料としてはアルミニウム（Ａｌ）を用いて、その厚みは１μｍとした。
【０１６６】
（測定方法）
上述した各試料について、チャネル移動度の測定を行なった。測定方法としては、実施例１の試験における測定方法と同様の方法を用いた。
【０１６７】
（測定結果）
チャネルにおける移動度の測定結果は、先に説明した図３３に示す、窒素原子濃度のピークの値と、チャネル移動度との関係と類似の関係を示していた。つまり、図３３の場合と同様に、水素のピーク濃度が高くなるに従ってＭＯＳチャネル移動度が上昇していた。そして、水素原子のピーク濃度とチャネル移動度との関係を示したデータを近似する近似線をグラフ中に描くと、図３３に示したグラフ中の近似線（曲線）とほぼ同様の曲線となった。ここで、素材として珪素を用いた従来のＭＯＳＦＥＴと比較して、より低オン抵抗にするために必要最低限のチャネル移動度は、５０ｃｍ２／Ｖｓ程度と考えられる。このため、水素原子のピーク濃度を１×１０２１ｃｍ−３以上とすれば、十分なチャネル移動度の値を実現することができると考えられる。
【実施例３】
【０１６８】
次に、熱処理の雰囲気ガスとして水蒸気を用いて、水素原子を半導体層と絶縁膜との界面から１０ｎｍ以内の領域に含有させた実験について説明する。
【０１６９】
（試料について）
図１に示した構造の半導体装置を、試料として作製した。試料の作成方法は、基本的には上述した実施例２における試料の作成方法と同様である。すなわち、厚みが４００μｍのｎ型炭化珪素基板２に、厚みが１０μｍのエピタキシャル層３を形成し、当該エピタキシャル層３上に厚みが１μｍのｐ型層４を形成した。そして、ｎ＋領域５、６のｎ型不純物としてリン（Ｐ）を注入した。不純物濃度は１×１０２０ｃｍ−３とした。また、このｎ＋領域５、６の間の距離であるゲート長（チャネル長Ｌｇ）は１００μｍとした。また、ゲート幅（チャネル幅）は２００μｍとした。
【０１７０】
そして、ドライ酸化処理により酸化膜を形成した後、水蒸気含有酸素ガスアニールを行なった試料を作製した。また、酸化膜を形成した後、水蒸気含有酸素ガスアニールを行ない、さらに不活性ガスとしてのアルゴンガスを雰囲気として用いたアニール処理（アルゴンアニール処理）を行なった試料も作製した。ここで、酸化膜８を形成するためのドライ酸化処理の条件としては、加熱温度を１２００℃、加熱時間を３０分という条件を用いた。酸化膜の厚みは３３〜４４ｎｍとなった。また、水蒸気含有酸素ガスアニール工程では、雰囲気ガスとして水蒸気を含む酸素ガスを用い、加熱温度を１１００℃、加熱時間を６０分とした。また、アルゴンアニール処理を実施する試料については、水蒸気含有酸素ガスアニールの条件として、雰囲気ガスとして水蒸気を含む酸素ガスを用い、加熱温度を１１００℃、加熱時間を１２０分という条件を用いた。そして、アルゴンアニール処理については、雰囲気ガスにアルゴンガスを用い、加熱温度を１１００℃、加熱時間を６０分とした。また、ゲート絶縁膜を形成した後に水蒸気含有酸素ガスアニール工程を行なわない試料も作製した。
【０１７１】
そして、上述のような絶縁膜を形成した後、本発明の実施の形態１における製造方法と同様に、図１に示すようにソース電極１１およびドレイン電極１２、さらにゲート絶縁膜としての酸化膜８上にゲート電極１０を形成した。ソース電極１１およびドレイン電極１２の材料はニッケル（Ｎｉ）であり、その厚みは０．１μｍとした。また、ゲート電極１０の材料としてはアルミニウム（Ａｌ）を用いて、その厚みは１μｍとした。
【０１７２】
（測定方法）
上述した各試料について、チャネル移動度の測定を行なった。測定方法としては、実施例１の試験における測定方法と同様の方法を用いた。
【０１７３】
（測定結果）
チャネルにおける移動度の測定結果は、先に説明した図３３に示す、窒素原子濃度のピークの値と、チャネル移動度との関係と類似の関係を示していた。つまり、図３３の場合と同様に、水素のピーク濃度が高くなるに従ってＭＯＳチャネル移動度が上昇していた。そして、水素原子のピーク濃度とチャネル移動度との関係を示したデータを近似する近似線をグラフ中に描くと、図３３に示したグラフ中の近似線（曲線）とほぼ同様の曲線となった。ここで、素材として珪素を用いた従来のＭＯＳＦＥＴと比較して、より低オン抵抗にするために必要最低限のチャネル移動度は、５０ｃｍ２／Ｖｓ程度と考えられる。このため、水素原子のピーク濃度を１×１０２１ｃｍ−３以上とすれば、十分なチャネル移動度の値を実現することができると考えられる。
【実施例４】
【０１７４】
次に、熱処理の雰囲気ガスとして窒素原子および水素原子を含有するガスを用いて、窒素原子および水素原子を半導体層と絶縁膜との界面から１０ｎｍ以内の領域に含有させた実験について説明する。
【０１７５】
（試料について）
図１に示した構造の半導体装置を、試料として作製した。試料の作成方法は、基本的には上述した実施例２における試料の作成方法と同様である。すなわち、厚みが４００μｍのｎ型炭化珪素基板２に、厚みが１０μｍのエピタキシャル層３を形成し、当該エピタキシャル層３上に厚みが１μｍのｐ型層４を形成した。そして、ｎ＋領域５、６のｎ型の導電性不純物としてリン（Ｐ）を注入した。不純物濃度は１×１０２０ｃｍ−３とした。また、このｎ＋領域５、６の間の距離であるゲート長（チャネル長Ｌｇ）は１００μｍとした。また、ゲート幅（チャネル幅）は２００μｍとした。
【０１７６】
そして、ドライ酸化処理により酸化膜を形成した後、窒素アニールを行なった試料を作製した。また、酸化膜を形成した後、窒素アニールを行ない、さらに水素アニールを行なった試料も作製した。ここで、酸化膜８を形成するためのドライ酸化処理の条件としては、加熱温度を１２００℃、加熱時間を３０分という条件を用いた。酸化膜の厚みは３３〜４５ｎｍとなった。また、窒素アニール工程では、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用い、加熱温度を１１００℃、加熱時間を２０分または６０分とした。また、水素アニール処理については、雰囲気ガスに水素ガスを用い、加熱温度を１１００℃、加熱時間を３０分とした。また、ゲート絶縁膜を形成した後に窒素アニール工程および水素アニール工程を行なわない試料も作製した。
【０１７７】
そして、上述のような絶縁膜を形成した後、本発明の実施の形態１における製造方法と同様に、各試料について図１に示すようにソース電極１１およびドレイン電極１２、さらにゲート絶縁膜としての酸化膜８上にゲート電極１０を形成した。ソース電極１１およびドレイン電極１２の材料はニッケル（Ｎｉ）であり、その厚みは０．１μｍとした。また、ゲート電極１０の材料としてはアルミニウム（Ａｌ）を用いて、その厚みは１μｍとした。
【０１７８】
（測定方法）
上述した各試料について、チャネル移動度の測定を行なった。測定方法としては、実施例１の試験における測定方法と同様の方法を用いた。
【０１７９】
（測定結果）
チャネルにおける移動度の測定結果は、先に説明した図３３に示す、窒素原子濃度のピークの値と、チャネル移動度との関係と類似の関係を示していた。チャネルにおける移動度の測定結果を図３４に示す。図３４において、横軸は各試料において測定された窒素原子および水素原子の合計濃度のピーク値（窒素および水素の合計のピーク濃度）、縦軸は測定された半導体装置のチャネル移動度（ＭＯＳチャネル移動度）を示している。
【０１８０】
図３４に示すように、窒素と水素との合計のピーク濃度が高くなるに従ってＭＯＳチャネル移動度が上昇している。ここで、素材として珪素を用いた従来のＭＯＳＦＥＴと比較して、より低オン抵抗にするために必要最低限のチャネル移動度は、５０ｃｍ２／Ｖｓ程度と考えられる。このため、図３４を参照して、窒素原子および水素原子の合計濃度のピーク値を１×１０２１ｃｍ−３以上とすれば、十分なチャネル移動度の値を実現することができると考えられる。
【実施例５】
【０１８１】
本発明の効果を確認するため、半導体装置を試作し、当該半導体装置の半導体層と絶縁膜との界面の界面準位を評価した。
【０１８２】
（試料について）
図３５は、実施例５の測定のために準備した半導体装置を示す断面模式図である。図３５に示した半導体装置はＭＯＳキャパシタであって、ｎ型炭化珪素基板である基板２と、当該基板２上に形成されたバッファ層２１と、バッファ層２１上に形成された耐圧保持層２２と、耐圧保持層２２上に形成された酸化膜２６と、酸化膜上に形成されたゲート電極１０と、基板２の裏面（バッファ層２１が形成された表面と反対側の主表面）上に形成された裏面電極３１とを備える。
【０１８３】
上記半導体装置は、以下のような工程により製造した。まず、４Ｈ−ＳｉＣのインゴット（原料結晶）をスライスすることにより、厚み４００μｍの基板２を採取した。このとき、基板２の一方の主表面が（０−３３−８）面（カーボン面側の面）、他方の主表面が（０３−３８）面（シリコン面側の面）となるように、基板２を採取した。次に、溶融ＫＯＨエッチングを実施することにより、スライスの際に主表面を含む領域に形成された加工ダメージ層を除去した。溶融ＫＯＨエッチングの条件としては、温度５２０℃、時間１０分間という条件を採用した。次に、（０−３３−８）面側の主表面を研磨した。この研磨は、ＬＡＰ（ラッピング）、ＭＰ（機械研磨）、ＣＭＰ（化学機械研磨）を順次実施することにより行なった。
【０１８４】
次に、研磨された（０−３３−８）面側の主表面上にエピタキシャル成長によりバッファ層２１および耐圧保持層２２を形成した。さらに、熱酸化により耐圧保持層２２上に酸化膜２６を形成した後、ゲート電極１０および裏面電極３１を形成して図３５に示すＭＯＳキャパシタを得た（実施例Ａ）。
【０１８５】
一方、比較のため、上記実施例Ａと同様のプロセスにおいて、（０−３３−８）面側に代えて（０３−３８）面側の主表面（他方の主表面）を研磨し、当該他方の主表面上にバッファ層２１、耐圧保持層２２、酸化膜２６およびゲート電極１０を形成するとともに、上記一方の主表面上に裏面電極３１を形成したＭＯＳキャパシタも作製した（比較例Ａ）。
【０１８６】
さらに、上記実施例Ａと同様のプロセスにおいて、溶融ＫＯＨエッチングによる加工ダメージ層の除去を省略したＭＯＳキャパシタも作製した（参考例Ａ）。
【０１８７】
（測定方法）
図３５に示した半導体装置（ＭＯＳキャパシタ）の構成を備える上記実施例Ａ、比較例Ａおよび参考例Ａの試料について、容量−電圧特性（ＣＶ特性）を測定した。なお、高周波ＣＶ測定は測定周波数を１ＭＨｚとした。また、低周波ＣＶ測定は、ＱｕａｓｉｓｔａｔｉｃＣＶ測定法により行なった。なお、ＭＯＳ界面の半導体側に形成される空乏層による容量Ｃｓについては、ポアソン方程式を解くことにより求めた。このとき、反転状態は考慮せず、深い空乏状態を仮定した。
【０１８８】
また、上記実施例Ａおよび比較例Ａの試料について、Ｈｉｇｈ−Ｌｏｗ法を用いて界面準位密度を算出した。以下、Ｈｉｇｈ−Ｌｏｗ法を用いた界面準位密度の算出方法の概略を示す。
【０１８９】
上述した高周波ＣＶ測定において、比較的、放出時定数の大きな界面準位による容量Ｃｉｔは容量成分としては現れない。一方、界面準位への電子の捕獲・放出が応答できるような低い周波数で得られたＣＶ測定（低周波ＣＶ測定）においては、高周波ＣＶ測定における容量に界面準位による容量が加算された値として、容量が観測される。ここで、低周波ＣＶ測定で得られた容量は、酸化膜容量、空乏層容量、界面準位容量の情報が含まれる。そのため、低周波ＣＶ測定により得られた容量ＣＬＦは、
【０１９０】
【数１】
2011199132.tif 000003
【０１９１】
という数式（１）により表される。
しかし、上述のように高周波ＣＶ測定では界面準位容量は応答しない（検出されない）ので、高周波ＣＶ測定により得られた容量ＣＨＦは、
【０１９２】
【数２】
2011199132.tif 000004
【０１９３】
という数式（２）により表される。
したがって、上記数式（１）、（２）より、
【０１９４】
【数３】
2011199132.tif 000005
【０１９５】
という数式（３）より、界面準位密度Ｄｉｔを求めることができる。
（測定結果）
図３６〜図３９を参照して、上記測定の結果を説明する。なお、図３９は、上記図３６および図３７に示したＣＶ特性から算出した界面準位密度と伝導帯を基準とした場合のエネルギーとの関係を示すグラフである。
【０１９６】
図３６〜図３８に示したグラフでは、横軸が電圧であり縦軸は容量を示している。ただし、縦軸に関して、容量は全体の容量Ｃを酸化膜容量Ｃｏｘで規格化して表示している。図３６〜図３８から分かるように、図３６に示した本発明の実施例Ａの試料では、高周波ＣＶ特性と低周波ＣＶ特性とで大きな差異は見られない。一方、図３７に示した比較例Ａおよび図３８に示した参考例Ａの試料では、高周波ＣＶ特性と低周波ＣＶ特性とで相対的に大きな差異が示されている。これは、比較例Ａおよび参考例Ａの試料の方が、実施例の試料より界面準位による容量（界面準位容量）の影響が大きくなっているためと考えられる。
【０１９７】
そして、上述したＨｉｇｈ−Ｌｏｗ法により界面準密度を実施例Ａおよび比較例Ａの試料について算出した結果が図３９に示されている。図３９では、縦軸が界面準位密度を示し、横軸が伝導帯を基準としたエネルギーの値を示している。
【０１９８】
図３９から分かるように、実施例Ａの試料（（０−３３−８）面上にバッファ層２１、耐圧保持層２２、酸化膜２６およびゲート電極１０を形成した試料）の方が、いずれのエネルギーレベルにおいても比較例Ａの試料（（０３−３８）面上にバッファ層２１、耐圧保持層２２、酸化膜２６およびゲート電極１０を形成した試料）より界面準位密度が低くなっている。また、伝導帯より０．１ｅＶ下のエネルギーレベルにおいても、実施例Ａの試料の界面準位密度は１×１０１２ｃｍ−２ｅＶ−１よりも小さくなっていると判断できる。
【０１９９】
このことから、｛０３−３８｝面の中でも特にカーボン面側の面である（０−３３−８）面上に半導体層および絶縁膜を形成する構造を採用することにより、シリコン面側の面である（０３−３８）面上に半導体層および絶縁膜を形成する構造を採用した場合に比べて半導体装置の界面準密度を低減できることが確認された。
【０２００】
さらに、同様にＨｉｇｈ−Ｌｏｗ法により参考例Ａ（図３８参照）の試料についても界面準密度を算出し、上記実施例Ａ（図３６参照）の算出結果とともにプロットしたグラフを図４０に示す。図４０を参照して、実施例Ａの試料（加工ダメージ層の除去を実施した試料）の方が、いずれのエネルギーレベルにおいても参考例Ａの試料（加工ダメージ層の除去を実施しなかった試料）より界面準位密度が低くなっている。
【０２０１】
このことから、基板の裏面側における加工ダメージ層の除去を実施することにより、半導体装置の界面準密度を低減できることが確認された。
【実施例６】
【０２０２】
本発明の効果を確認するため、試料を作成して界面準位密度とＭＯＳチャネル移動度との関係を評価した。
【０２０３】
（試料について）
図１に示した構造の半導体装置を、試料として以下のように作製した。すなわち、厚みが４００μｍのｎ型炭化珪素基板２に、厚みが１０μｍのエピタキシャル層３を形成し、当該エピタキシャル層３上に厚みが１μｍのｐ型層４を形成した。そして、ｎ＋領域５、６のｎ型の導電性不純物としてリン（Ｐ）を注入した。不純物濃度は１×１０２０ｃｍ−３とした。また、このｎ＋領域５、６の間の距離であるゲート長（チャネル長Ｌｇ）を１００μｍとした。また、ゲート幅（チャネル幅）を２００μｍとした。
【０２０４】
そして、ドライ酸化処理により酸化膜を形成した後、窒素アニールを行なった試料を作製した。窒素アニール工程では、雰囲気ガスとしてＮＯガスを用い、加熱温度を１１００℃、加熱時間を６０分とした。また、酸化膜を形成した後、窒素アニールを行ない、さらに不活性ガスとしてのアルゴンガスを雰囲気として用いたアニール処理（アルゴンアニール処理）を行なった試料も作製した。窒素アニール工程の条件としては雰囲気ガスとしてＮＯガスを用い、加熱温度を１１００℃、加熱時間を１２０分という条件を用いた。アルゴンアニール処理については、雰囲気ガスにアルゴンガスを用い、加熱温度を１１００℃、加熱時間を６０分とした。ここで、酸化膜８を形成するためのドライ酸化処理の条件としては、加熱温度を１２００℃、加熱時間を３０分という共通の条件を用いた。また、ゲート絶縁膜を形成した後に窒素アニール工程を行なわない試料も作製した。なお、上記試料において酸化膜の厚みは３３〜４６ｎｍとなった。
【０２０５】
そして、上述のような絶縁膜を形成した後、本発明の実施の形態１における製造方法と同様に、図１に示すようにソース電極１１およびドレイン電極１２、さらにゲート絶縁膜としての酸化膜８上にゲート電極１０を形成した。ソース電極１１およびドレイン電極１２の材料はニッケル（Ｎｉ）であり、その厚みは０．１μｍとした。また、ゲート電極１０の材料としてはアルミニウム（Ａｌ）を用いて、その厚みは１μｍとした。
【０２０６】
（測定方法）
作製された半導体装置の試料を用いて、チャネル移動度の測定を行なった。測定方法としては、実施例１の試験における測定方法と同様の方法を用いた。
【０２０７】
また、各試料について、上記実施例５の試験における方法と同様の方法により（つまり、高周波ＣＶ特性と低周波ＣＶ特性とのデータに基づいてＨｉｇｈ−Ｌｏｗ法を用いて）界面準位密度を算出した。
【０２０８】
（測定結果）
測定結果を図４１に示す。図４１の横軸は、伝導帯より０．１ｅＶ下のエネルギーレベルにおける界面準位密度の値を示している。また、図４１の縦軸は、測定した半導体装置のチャネル移動度（ＭＯＳチャネル移動度）を示している。
【０２０９】
図４１からわかるように、界面準位密度が低くなるほど、チャネル移動度は大きくなっている。ここで、珪素を素材として用いた従来のＭＯＳＦＥＴと比較して、より低オン抵抗にするためには、すでに述べたようにチャネル移動度として必要最低限の値は５０ｃｍ２／Ｖｓと考えられる。図４１では、チャネル移動度が５０ｃｍ２／Ｖｓとなる界面準位密度の範囲は７×１０１１ｃｍ−２ｅＶ−１以下といった範囲であると見ることもできる。しかし、界面準位密度の測定値には一般に大きな誤差が含まれる場合があることから、発明者の経験によれば（伝導帯より０．１ｅＶ下での）界面準位密度を１×１０１２ｃｍ−２ｅＶ−１よりも小さくしておけば、十分なチャネル移動度を実現できると考えられる。
【実施例７】
【０２１０】
基板裏面における加工ダメージ層除去によって半導体装置のオン抵抗が低減された原因について確認する実験を行なった。実験の手順は以下の通りである。
【０２１１】
まず、４Ｈ−ＳｉＣのインゴット（原料結晶）をスライスすることにより、基板を採取した。この基板に対して溶融ＫＯＨエッチングを実施することにより、スライスの際に主表面を含む領域に形成された加工ダメージ層を除去した。溶融ＫＯＨエッチングの条件としては、温度５２０℃、時間１０分間という条件を採用した。次に、一方の主表面を研磨した。この研磨は、ＬＡＰ（ラッピング）、ＭＰ（機械研磨）、ＣＭＰ（化学機械研磨）を順次実施することにより行なった。次に、研磨された上記一方の主表面上にエピタキシャル成長層を形成した。さらに、熱酸化により当該エピタキシャル成長層上に酸化膜を形成した。熱酸化の条件としては、１２００℃、１２０分という条件を採用した（実施例Ｂ）。一方、比較のため、上記手順から溶融ＫＯＨエッチングを省略することにより、裏面側に加工ダメージ層を残存させた試料も作製した（参考例Ｂ）。そして、上記実施例Ｂおよび比較例Ｂの試料について、基板裏面（エピタキシャル成長層が形成された側とは反対側の主表面）側から研磨することにより基板を除去した後、露出したエピタキシャル成長層について常温でのフォトルミネッセンス測定を実施した。測定は、励起レーザーとしてＨｅ−Ｃｄレーザー（波長：３２５ｎｍ）を用いて以下のように実施した。すなわち、当該レーザーをレンズにて収束し、試料に照射した。そして、試料から発生したフォトルミネッセンスはレンズで収束し、フィルター等を通した後、分光器に入射させて波長分散させ、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）等にてフォトルミネッセンススペクトルを得た。波長分解能は１ｎｍとした。
【０２１２】
図４２は上記フォトルミネッセンス測定の結果を示す図であって、横軸は波長、縦軸は強度を示している。図４２に示すように、実施例Ｂの試料においては、波長３９０ｎｍ付近に現れるピーク（ピークα；バンド間発光に対応するピーク）が見られる。そして、波長５００ｎｍ付近にはピークが確認されない。これに対し、参考例Ｂの試料においては、上記実施例Ｂに比べて波長３９０ｎｍ付近のピーク（ピークα’）の強度が低下するとともに、波長５００ｎｍ付近に明確なピーク（ピークβ）が現れている。上記結果と、波長３９０ｎｍ付近のピーク強度に対する波長５００ｎｍ付近のピーク強度の比を小さくすることにより（当該比を０．１以下、好ましくは０．０１以下とすることにより）半導体装置のオン抵抗および界面準位密度を低減できるという発明者の実験結果とから、５００ｎｍ付近のピークに対応するような積層欠陥が半導体装置のオン抵抗および界面準位密度を上昇させるとの結論が得られる。そして、上記比を小さくすることにより（当該比を０．１以下、好ましくは０．０１以下とすることにより）、半導体装置のオン抵抗および界面準位密度を低減できることが確認される。
【０２１３】
なお、上記実施の形態においては、本発明の半導体装置の一例としてＭＯＳＦＥＴについて説明したが、本発明の半導体装置はこれに限られず、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）など他の形態の半導体装置であってもよい。
【０２１４】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２１５】
本発明の半導体装置およびその製造方法は、チャネル移動度の向上が求められる半導体装置およびその製造方法に、特に有利に適用され得る。
【符号の説明】
【０２１６】
１  半導体装置、２  基板、２Ａ  主表面、３  エピタキシャル層、４  ｐ型層、５，６  ｎ＋領域、７，８  酸化膜、１０  ゲート電極、１１  ソース電極、１２  ドレイン電極、１５  開口部、２１  バッファ層、２２  耐圧保持層、２３  ｐ領域、２４  ｎ＋領域、２５  ｐ＋領域、２６  酸化膜、２７  上部ソース電極、３１  裏面電極、４１，５１  境界領域、１１０  ベース層（ベース基板）、１１０Ａ  主表面、１１１  原料基板、１１１Ａ  主表面、１２０  ＳｉＣ層（ＳｉＣ基板）、１２０Ａ，１２０Ｂ  主表面、１４０  アモルファスＳｉＣ層、１５０  オーミックコンタクト層、１６０  カーボン層、１６１  前駆体層、１８１  第１ヒータ、１８２  第２ヒータ。
【図１】
2011199132.tif 000006
【図２】
2011199132.tif 000007
【図３】
2011199132.tif 000008
【図４】
2011199132.tif 000009
【図５】
2011199132.tif 000010
【図６】
2011199132.tif 000011
【図７】
2011199132.tif 000012
【図８】
2011199132.tif 000013
【図９】
2011199132.tif 000014
【図１０】
2011199132.tif 000015
【図１１】
2011199132.tif 000016
【図１２】
2011199132.tif 000017
【図１３】
2011199132.tif 000018
【図１４】
2011199132.tif 000019
【図１５】
2011199132.tif 000020
【図１６】
2011199132.tif 000021
【図１７】
2011199132.tif 000022
【図１８】
2011199132.tif 000023
【図１９】
2011199132.tif 000024
【図２０】
2011199132.tif 000025
【図２１】
2011199132.tif 000026
【図２２】
2011199132.tif 000027
【図２３】
2011199132.tif 000028
【図２４】
2011199132.tif 000029
【図２５】
2011199132.tif 000030
【図２６】
2011199132.tif 000031
【図２７】
2011199132.tif 000032
【図２８】
2011199132.tif 000033
【図２９】
2011199132.tif 000034
【図３０】
2011199132.tif 000035
【図３１】
2011199132.tif 000036
【図３２】
2011199132.tif 000037
【図３３】
2011199132.tif 000038
【図３４】
2011199132.tif 000039
【図３５】
2011199132.tif 000040
【図３６】
2011199132.tif 000041
【図３７】
2011199132.tif 000042
【図３８】
2011199132.tif 000043
【図３９】
2011199132.tif 000044
【図４０】
2011199132.tif 000045
【図４１】
2011199132.tif 000046
【図４２】
2011199132.tif 000047