(57)【要約】【課題】プログラマブル回路の構成を効率よくプログラムできる試験装置を提供する。【解決手段】  被試験デバイスを試験する試験装置であって、プログラマブル回路を搭載し、プログラマブル回路の動作により被試験デバイスを試験する試験ボードと、プログラマブル回路の回路構成をプログラムするためのコンフィギュレーションデータを記憶するコンフィギュレーションメモリを搭載する制御ボードと、を備える試験装置を提供する。プログラマブル回路は、制御ボードのコンフィギュレーションメモリから読み出されたコンフィギュレーションデータに応じて内部の回路を構成してよい。【選択図】図４
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【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
プログラマブル回路を搭載し、前記プログラマブル回路の動作により前記被試験デバイスを試験する試験ボードと、
前記プログラマブル回路の回路構成をプログラムするためのコンフィギュレーションデータを記憶するコンフィギュレーションメモリを搭載する制御ボードと、
を備える試験装置。
【請求項２】
前記プログラマブル回路は、前記制御ボードの前記コンフィギュレーションメモリから読み出された前記コンフィギュレーションデータに応じて内部の回路を構成する請求項１に記載の試験装置。
【請求項３】
前記制御ボードは、当該試験装置の電源を更に制御し、前記プログラマブル回路への電源投入後に、前記コンフィギュレーションメモリを読み出して内部の回路を構成する指示を前記プログラマブル回路に与える請求項１または２に記載の試験装置。
【請求項４】
前記試験ボードは、複数の前記プログラマブル回路を搭載し、
前記複数のプログラマブル回路は、共通の前記コンフィギュレーションメモリによりプログラムされる請求項１から３のいずれかに記載の試験装置。
【請求項５】
前記試験ボードを制御する制御装置を更に備え、
前記試験ボードは、
前記制御装置と通信する第１の前記プログラマブル回路と、
前記第１のプログラマブル回路に接続される第２の前記プログラマブル回路と、
前記第２のプログラマブル回路に接続され、前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験する試験回路と、
を有し、
前記第２のプログラマブル回路は、前記第１のプログラマブル回路がプログラムされた後にプログラムされる請求項１から４のいずれかに記載の試験装置。
【請求項６】
複数の前記試験ボードを備え、
前記複数の試験ボードは、共通の前記制御ボード上の前記コンフィギュレーションメモリによりプログラムされる請求項１から５のいずれかに記載の試験装置。
【請求項７】
前記制御ボードは、前記複数の試験ボードのそれぞれに対応して個別に前記コンフィギュレーションメモリを有する請求項６に記載の試験装置。
【請求項８】
前記制御ボードおよび前記複数の試験ボードと前記被試験デバイスとに接続されるバックボードを更に備え、
前記複数の試験ボードのそれぞれの前記プログラマブル回路は、前記バックボードを介して前記制御ボードの前記コンフィギュレーションメモリに接続される請求項６または７に記載の試験装置。
【請求項９】
請求項１から８のいずれかに記載の試験装置に搭載される制御ボードであって、
前記プログラマブル回路の回路構成をプログラムするためのコンフィギュレーションデータを記憶するコンフィギュレーションメモリを備える制御ボード。
【請求項１０】
被試験デバイスを試験する試験装置の構成方法であって、
プログラマブル回路を搭載し、前記プログラマブル回路の動作により前記被試験デバイスを試験する試験ボードを前記試験装置に設置し、
前記プログラマブル回路の回路構成をプログラムするためのコンフィギュレーションデータを記憶するコンフィギュレーションメモリを搭載する制御ボードを前記試験装置に設置し、
前記コンフィギュレーションメモリに格納されたコンフィギュレーションデータに基づき、前記プログラマブル回路をプログラムする、
試験装置の構成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置、制御ボード、および試験装置の構成方法に関する。
【背景技術】
【０００２】
従来、拡張入出力ボードが備えるＲＯＭが格納する回路情報に応じてプログラマブル回路の内部回路を構成するパーソナルコンピュータがあった（例えば、特許文献１参照）。また、１つのプロセッサがバスを介して複数のプログラマブル回路をプログラミングするプログラマシステムがあった（例えば、特許文献２参照）。
特許文献１  特開平９−２５９０６８号公報
特許文献２  特開２００１−１５４８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ところで、複数の被試験デバイス（ＤＵＴと呼ぶ場合もある）を並行して試験する試験装置においても、機能変更、構成変更を柔軟に行えることが望まれる。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、プログラマブル回路を搭載し、プログラマブル回路の動作により試験デバイスを試験する試験ボードと、プログラマブル回路の回路構成をプログラムするためのコンフィギュレーションデータを記憶するコンフィギュレーションメモリを搭載する制御ボードと、を備える試験装置を提供する。
【０００５】
本発明の第２の態様においては、被試験デバイスを試験する試験装置の構成方法であって、プログラマブル回路を搭載し、プログラマブル回路の動作により試験デバイスを試験する試験ボードを試験装置に設置し、プログラマブル回路の回路構成をプログラムするためのコンフィギュレーションデータを記憶するコンフィギュレーションメモリを搭載する制御ボードを試験装置に設置し、コンフィギュレーションメモリに格納されたコンフィギュレーションデータに基づき、プログラマブル回路をプログラムする、試験装置の構成方法を提供する。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る試験装置１００の構成を複数のＤＵＴ９００とともに示す。
【図２】本実施形態に係る制御ボード１３０の構成例を示す。
【図３】本実施形態に係る試験ボード１５０の構成例を示す。
【図４】本実施形態に係るデバイス接続部１４０の構成例を制御ボード１３０、試験ボード１５０、電源ボード１６０とともに示す。
【図５】試験装置１００への電源投入時に各試験ボード１５０上のプログラマブル回路をプログラムする手順を示すフローチャートである。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本実施形態に係る試験装置１００の構成を複数のＤＵＴ９００とともに示す。試験装置１００は、複数のＤＵＴ９００を並行して試験する。ＤＵＴ９００は、一例として、フラッシュメモリ等の不揮発性メモリである。
【００１０】
試験装置１００は、試験コントローラ１１０と、ネットワーク部１２０と、制御ボード１３０と、デバイス接続部１４０と、試験ボード１５０と、電源ボード１６０とを備える。
【００１１】
試験コントローラ１１０は、本願発明における制御装置に相当し、制御ボード１３０および複数の試験ボード１５０に接続され、ＵＤＰ／ＩＰ（User Datagram Protocol/Internet Protocol）等の通信パケットを複数の試験ボード１５０および制御ボード１３０とやり取りして、複数の試験ボード１５０および制御ボード１３０を制御する。より具体的には、試験コントローラ１１０は、ワークステーション等の外部のコンピュータまたは記憶装置等から試験に用いる試験プログラムを取得して、もしくは、ユーザからの入力により試験プログラムを取得して、当該プログラムを実行することにより、制御ボード１３０および試験ボード１５０の動作を制御してよい。
【００１２】
試験コントローラ１１０は、試験プログラムにより指定される試験情報、試験シーケンス、および／または制御コマンド等を、ネットワーク部１２０を介して対応する制御ボード１３０または試験ボード１５０に送信してよい。また、試験コントローラ１１０は、一例として、複数の試験ボード１５０のそれぞれから試験結果を読み出す。これにより、試験コントローラ１１０は、複数のＤＵＴ９００のそれぞれの試験結果をユーザに表示したり、一の試験結果に応じて次の試験内容を変更したりすることができる。
【００１３】
ネットワーク部１２０は、試験コントローラ１１０と、制御ボード１３０と、複数の試験ボード１５０とを通信可能に接続する。ネットワーク部１２０は、汎用または専用のインターフェースを介して試験コントローラ１１０と、制御ボード１３０と、複数の試験ボード１５０とを接続して、通信パケットをそれぞれ転送してよい。ネットワーク部１２０は、Ethernet（登録商標）、ＵＳＢ、Serial RapidIO等の汎用の高速シリアルインターフェースまたはパラレルインターフェースを用いてよい。
【００１４】
制御ボード１３０は、試験ボード１５０に対する電源投入／遮断の制御、ＤＵＴ９００に対する電源供給の制御、および試験ボード１５０とＤＵＴ９００との間を接続／切断するスイッチのＯＮ／ＯＦＦ制御を実行する。制御ボード１３０は、試験の種類または項目等に応じて、試験ボード１５０とＤＵＴ９００との接続をデバイス接続部１４０に指示してよい。また、制御ボード１３０は、ＤＵＴ９００の種類および数、試験ボード１５０の種類および数等に応じて、複数の試験ボード１５０と複数のＤＵＴ９００との接続をデバイス接続部１４０に指示してよい。試験装置１００は、複数の制御ボード１３０を備えてもよい。
【００１５】
制御ボード１３０、複数の試験ボード１５０および電源ボード１６０は、一例として、当該試験装置１００の本体部であるテストヘッドの内部に収納される。本実施形態では、制御ボード１３０は、電源ボード１６０に対する制御信号を専用の配線により制御信号を伝送する。他の例としては、制御ボード１３０は、ネットワーク部１２０またはデバイス接続部１４０を介して制御信号を伝送してもよい。
【００１６】
電源ボード１６０は、ＤＣ−ＤＣコンバータを備え、試験装置本体が備えるシステム電源から供給される直流電圧（例えば＋４８ボルト）を、試験ボード１５０および制御ボード１３０が必要とする直流電圧（例えば＋５．０ボルト、−５．０ボルト、＋３．３ボルト、−３．３ボルト等）に変換する。電源ボード１６０は、テストヘッドの内部に収納された制御ボード１３０および複数の試験ボード１５０に対し、ＤＣ−ＤＣコンバータにより変換して得られた電源電圧を供給／遮断する。一例として、電源ボード１６０は、デバイス接続部１４０が備えるバックボード４００を介して制御ボードおよび試験ボード１５０に電源を供給する。
【００１７】
電源ボード１６０は、システム電源から直流電圧が供給されると、制御ボード１３０に電源電圧を供給する。また、電源ボード１６０は、スイッチを備え、制御ボード１３０による制御に基づき、制御ボード１３０が指示する順番に従って試験ボード１５０に順次、電源を投入／遮断する。
【００１８】
試験ボード１５０は、試験コントローラ１１０の試験パターン、試験シーケンス、および／または制御コマンド等に基づき、ＤＵＴ９００を試験する。試験装置１００は、同時に試験するＤＵＴ９００の数に応じて同種の試験ボード１５０を複数搭載してよい。複数の試験ボード１５０のそれぞれは、１つのＤＵＴ９００または複数のＤＵＴ９００にそれぞれデバイス接続部１４０を介して接続されてよい。
【００１９】
また、それぞれの試験ボード１５０は、試験装置１００と着脱できてよい。複数の試験ボード１５０のそれぞれは、１または複数のＤＵＴ９００と接続される。複数の試験ボード１５０のそれぞれは、接続された１または複数のＤＵＴ９００との間で信号を授受して、これら１または複数のＤＵＴ９００を試験する。
【００２０】
デバイス接続部１４０は、制御ボード１３０、試験ボード１５０、およびＤＵＴ９００の間を通信可能に接続する。デバイス接続部１４０は、制御ボード１３０の指示に応じて、制御ボード１３０、試験ボード１５０、およびＤＵＴ９００の間の接続を、スイッチによってＯＮ／ＯＦＦする。
【００２１】
図２は、本実施形態に係る制御ボード１３０の構成例を示す。制御ボード１３０は、１又は複数のコンフィギュレーションメモリ２００と、通信部２２０と、コントローラ２４０と、を備える。通信部２２０は、試験コントローラ１１０および各試験ボード１５０との通信を行う。コントローラ２４０は、通信部２２０を介して各試験ボードに制御コマンド等を送信する。また、コントローラ２４０は、電源ボード１６０に対し、電源投入／遮断の制御を行う。
【００２２】
コンフィギュレーションメモリ２００は、試験ボード１５０が備えるプログラマブル回路の回路構成をプログラムするためのコンフィギュレーションデータを記憶する。制御ボード１３０は、複数の試験ボード１５０のそれぞれに対応して個別にコンフィギュレーションメモリ２００を有してよい。試験ボード１５０上のプログラマブル回路をプログラムする場合、コントローラ２４０が、コンフィギュレーションデータを読み出すべきコンフィギュレーションメモリ２００と当該指定したコンフィギュレーションメモリ２００におけるメモリアドレスを指定する。複数の試験ボード１５０のそれぞれに対応して個別にコンフィギュレーションメモリ２００を有する場合、制御ボード１３０は、各試験ボード１５０が有するプログラマブル回路のプログラムを、並行して行うことができる。また、コンフィギュレーションメモリ２００が記憶するコンフィギュレーションデータを個別に更新する場合の、データ書き換えに要する時間を抑制することができる。特に、種類の異なる試験ボード１５０が試験装置１００に組み込まれている場合、一種類の試験ボード１５０に対するプログラマブル回路の回路構成変更に伴い、他の試験ボード１５０が備えるものも含め全てのプログラマブル回路のコンフィギュレーションデータを更新するとなると、コンフィギュレーションメモリ２００の書き換えに要する時間が膨大となる虞があるので、上記の構成とすることが効果的である。
【００２３】
制御ボード１３０は、複数のプログラマブル回路のそれぞれに対応して個別にコンフィギュレーションメモリ２００を有してよい。各試験ボード１５０内のプログラマブル回路とコンフィギュレーションメモリ２００とを１対１に接続することにより、プログラマブル回路に近接して専用のコンフィギュレーションメモリを配置するのと同様に、ほとんど付加回路を設けることなく試験ボード１５０上のプログラマブル回路をプログラムすることができる。
【００２４】
他の例においては、制御ボード１３０は、複数の試験ボード１５０に対し、１つのコンフィギュレーションメモリ２００を備え、複数の試験ボード１５０が備えるプログラマブル回路のそれぞれを共通のコンフィギュレーションメモリ２００に記憶したコンフィギュレーションデータによりプログラムしてもよい。このような構成により、複数の試験ボード１５０が備えるプログラマブル回路に対するコンフィギュレーションデータの変更を、共通のコンフィギュレーションメモリ２００の書き換えにより実現でき、構成変更に要する時間を短縮できる。特に、同種の試験ボード１５０が試験装置１００に複数組み込まれている場合、１つのコンフィギュレーションメモリ２００の書き換えによって複数の試験ボードが備えるプログラマブル回路の回路構成を一括して変更できるので、上記の構成とすることが効果的である。また、共通のコンフィギュレーションメモリ２００を用いることで、制御ボード１３０における配線数、部品点数等を抑制することができる。
【００２５】
複数の試験ボード１５０が備えるプログラマブル回路のそれぞれを共通のコンフィギュレーションメモリ２００に記憶したコンフィギュレーションデータによりプログラムする場合、各試験ボード１５０が備えるプログラマブル回路は、並行してプログラムされてもよい。各試験ボード１５０が備えるプログラマブル回路を並行してプログラムすることで、順次プログラムを行う場合と比較して短時間でプログラムに要する総時間を抑制できる。
【００２６】
また、複数の試験ボード１５０が備えるプログラマブル回路のそれぞれを共通のコンフィギュレーションメモリ２００に記憶したコンフィギュレーションデータによりプログラムする場合、各試験ボード１５０が備えるプログラマブル回路を、順次プログラムしてもよい。
【００２７】
制御ボード１３０は、電源ボード１６０を制御し、各プログラマブル回路への電源投入後に、コンフィギュレーションメモリ２００を読み出して内部の回路を構成する指示を各プログラマブル回路に与える。コントローラ２４０は、試験装置１００に対し電源が投入されたときに、所定の順序に従って各試験ボード１５０及び各プログラマブル回路に電源を投入し、電源投入が完了した各試験ボード１５０に対してコンフィギュレーションメモリ２００を読み出して内部の回路を構成する指示を各プログラマブル回路に与えてよい。このような制御により、電源投入の順序に合わせてプログラマブル回路にコンフィギュレーションデータを与えることができる。また、全ての試験ボード１５０に電源が投入されるのを待つ必要がないので、複数の試験ボード１５０が備える複数のプログラマブル回路にコンフィギュレーションを与えてプログラムする時間を短縮できる。
【００２８】
図３は、本実施形態に係る試験ボード１５０の構成例を示す。試験ボード１５０は、第１のプログラマブル回路３００と、複数の第２のプログラマブル回路３２０と、複数の試験回路３４０と、バッファ回路３６０とを備える。第１のプログラマブル回路３００と第２のプログラマブル回路３２０は、異なる種類のプログラマブル回路であってよい。
【００２９】
第１のプログラマブル回路３００および第２のプログラマブル回路３２０は、例えば、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル・ロジック・デバイス（ＰＬＤ）等であってよい。第１のプログラマブル回路３００および第２のプログラマブル回路３２０は、インターフェースによりコンフィギュレーションメモリ２００から回路構成を定義するコンフィギュレーションデータを取得する。そして、第１のプログラマブル回路３００および第２のプログラマブル回路３２０は、制御ボード１３０のコンフィギュレーションメモリ２００から読み出されたコンフィギュレーションデータに応じて内部の回路を構成する。このような構成により、制御ボード１３０を、異なるコンフィギュレーションデータを格納したコンフィギュレーションメモリ２００を備える制御ボード１３０に交換することにより、第１のプログラマブル回路３００および第２のプログラマブル回路３２０のコンフィギュレーションデータを一括して変更することができる。
【００３０】
試験ボード１５０は、第１のプログラマブル回路３００および第２のプログラマブル回路３２０の他、更に異なる種類のプログラマブル回路を１つ又は複数個備えてもよい。この場合、当該異なる種類のプログラマブル回路もインターフェースによりコンフィギュレーションメモリ２００から回路構成を定義するコンフィギュレーションデータを取得し、取得したコンフィギュレーションデータに応じて内部の回路を構成してよい。
【００３１】
第２のプログラマブル回路３２０は、第１のプログラマブル回路３００がプログラムされた後にプログラムされてもよい。上流から下流の順にプログラムをしていくことで、上流の第１のプログラマブル回路３００のプログラム後の診断と、第２のプログラマブル回路３２０のプログラムとを並行して行うことができる。
【００３２】
第１のプログラマブル回路３００および第２のプログラマブル回路３２０は、それぞれに対応して設けられた個別のコンフィギュレーションメモリ２００によりプログラムされてもよいし、共通のコンフィギュレーションメモリ２００によりプログラムされてもよい。複数の試験ボード１５０は、共通の制御ボード１３０上のコンフィギュレーションメモリ２００によりプログラムされてもよい。このような構成により、制御ボード１３０を、異なるコンフィギュレーションデータを格納したコンフィギュレーションメモリ２００を備える制御ボード１３０に交換することにより、複数の試験ボード１５０が備える第１のプログラマブル回路３００および第２のプログラマブル回路３２０を一括して変更することができる。
【００３３】
第１のプログラマブル回路３００は、外部との通信を行うためのインターフェース回路としてプログラムされ試験コントローラ１１０および／または制御ボード１３０と通信し、試験パターン、試験シーケンス、および／または制御コマンド等を受け取る。また、第１のプログラマブル回路３００は、試験結果、および／または試験ボード１５０のステータス等を試験コントローラ１１０および／または制御ボード１３０へ送信する。
【００３４】
第２のプログラマブル回路３２０は、第１のプログラマブル回路３００および試験回路３４０に接続される。第２のプログラマブル回路３２０は、試験ボード１５０上に複数設けられ、それぞれに対応して設けられる試験回路３４０を制御するコントローラとしてプログラムされる。各第２のプログラマブル回路３２０は、第１のプログラマブル回路３００が試験コントローラ１１０および／または制御ボード１３０から受け取った試験パターン、試験シーケンス、および／または制御コマンド等に基づき、対応する試験回路３４０を制御する。
【００３５】
試験回路３４０は、試験ボード１５０上に複数設けられ、対応して設けられた第２のプログラマブル回路の制御に基づき、ＤＵＴ９００との間で信号を伝送してＤＵＴ９００を試験する。このように、試験ボード１５０は、第１のプログラマブル回路３００および第２のプログラマブル回路３２０の動作によりＤＵＴ９００を試験する。試験回路３４０は、例えば、パターン発生回路、論理比較回路、デバイス電源供給回路、直流試験回路、ＡＤ変換回路、任意波形発生回路、およびジッタ測定回路等であってよい。
【００３６】
バッファ回路３６０は、デバイス接続部１４０に接続され、コンフィギュレーションメモリから読み出されたコンフィギュレーションデータを、デバイス接続部１４０を介して受け取る。バッファ回路３６０は、受け取ったコンフィギュレーションデータを、第１のプログラマブル回路３００および第２のプログラマブル回路３２０に分配する。また、本実施形態において、バッファ回路３６０は、受け取ったコンフィギュレーションデータをデバイス接続部１４０に対しても出力する。バッファ回路３６０からデバイス接続部１４０に出力されたコンフィギュレーションデータは、デバイス接続部１４０を介して他の試験ボード１５０が備えるバッファ回路３６０に入力されてよい。他の例としては、バッファ回路３６０は、受け取ったコンフィギュレーションデータをデバイス接続部１４０に対しては出力しなくてもよく、この場合、各試験ボード１５０に対して制御ボード１３０から直接コンフィギュレーションデータが供給されてよい。
【００３７】
図４は、本実施形態に係るデバイス接続部１４０の構成例を制御ボード１３０、試験ボード１５０、電源ボード１６０とともに示す。デバイス接続部１４０は、バックボード４００と、接続ボード４２０と、ＤＵＴボード４４０とを備える。バックボード４００、および接続ボード４２０は、協働して、制御ボード１３０、試験ボード１５０および電源ボード１６０とＤＵＴボード４４０とを電気的に接続する。デバイス接続部１４０は、複数の接続ボード４２０を備えてよい。
【００３８】
バックボード４００は、一面において、制御ボード１３０、試験ボード１５０および電源ボード１６０と接続され、他の一面においてケーブルを介して接続ボード４２０と接続される。バックボード４００は、制御ボード１３０および試験ボード１５０からの電源および信号を集約し、接続ボード４２０に分配する。また、バックボード４００は、電源ボード１６０から供給される種々の電源電圧を、複数の試験ボード１５０のそれぞれに供給する。複数の試験ボード１５０のそれぞれの第１のプログラマブル回路３００および第２のプログラマブル回路３２０は、バックボード４００を介して制御ボード１３０のコンフィギュレーションメモリ２００に接続される。このような構成により、プログラマブル回路のプログラムのためにケーブルによる配線を提供する必要が無く、単にテストヘッドのスロットに試験ボード１５０および制御ボード１３０を搭載するだけでプログラマブル回路にコンフィギュレーションデータを与えることができる。また、各スロットにおけるコンフィギュレーションデータ送受用のコネクタ配置を共通化することで、試験装置１００における制御ボード１３０および試験ボード１５０の構成を変更した場合でも、特別な変更作業を必要とせずに各試験ボード１５０が備えるプログラマブル回路にコンフィギュレーションデータを与えることができる。
【００３９】
ある試験ボード１５０のバッファ回路３６０がバックボード４００から受け取ったコンフィギュレーションデータは、第１のプログラマブル回路３００および第２のプログラマブル回路３２０に分配されるとともに、バッファ回路３６０により分岐され、バックボード４００に出力されてよい。ある試験ボード１５０のバッファ回路３６０からデバイス接続部１４０に出力されたコンフィギュレーションデータは、バックボード４００を介して他の試験ボード１５０が備えるバッファ回路３６０に入力されてよい。このように、各試験ボードのバッファ回路３６０を中継しつつ、複数の試験ボード１５０にコンフィギュレーションデータが供給される構成により、制御ボード１３０のコンフィギュレーションメモリ２００に要求される駆動能力を抑制できる。
【００４０】
他の接続形態としては、制御ボード１３０から全ての試験ボード１５０に対し、他の試験ボード１５０のバッファ回路３６０を介することなくコンフィギュレーションデータが供給されるようにしてもよい。
【００４１】
接続ボード４２０は、ケーブルを介してバックボード４００と接続され、コネクタを介してＤＵＴボード４４０と接続される。接続ボード４２０は、バックボード４００とＤＵＴボード４４０との間の電源、試験信号、制御信号等の授受を仲介する。
【００４２】
図５は、試験装置１００への電源投入時に各試験ボード１５０上のプログラマブル回路をプログラムする手順を示すフローチャートである。例えば試験装置１００はスイッチがＯＮ状態にされることにより電源が投入される（ステップＳ１００）。試験装置１００に電源が投入されると、システム電源から直流電圧（例えば＋４８ボルト）が電源ボード１６０に供給される。電源ボード１６０は、システム電源からの直流電圧を、制御ボード１３０および試験ボード１５０が必要とする電源電圧に変換し、制御ボード１３０に電源を供給する（ステップＳ１１０）。
【００４３】
次に、制御ボード１３０は、電源ボード１６０を制御し１つ目の試験ボード１５０に電源投入を行う（ステップＳ１２０）。１つ目の試験ボード１５０に電源投入が完了すると、制御ボード１３０は、１つ目の試験ボード１５０上のプログラマブル回路に対し、コンフィギュレーションメモリ２００に格納されたコンフィギュレーションデータに基づき内部の回路を構成させる（ステップＳ１３０）。
【００４４】
制御ボード１３０は、ステップＳ１３０と並行して、電源ボード１６０を制御し２つ目の試験ボード１５０に電源投入を行う（ステップＳ１４０）。２つ目の試験ボード１５０に電源投入が完了すると、制御ボード１３０は、２つ目の試験ボード１５０上のプログラマブル回路に対し、コンフィギュレーションメモリ２００に格納されたコンフィギュレーションデータに基づき内部の回路を構成させる（ステップＳ１５０）。
【００４５】
制御ボード１３０は、以下同様に順次試験ボード１５０への電源投入と電源投入が完了した試験ボード１５０上のプログラマブル回路へのプログラムとを繰り返す。そして、制御ボード１３０は、電源ボード１６０を制御しＮ個目、すなわち最後の試験ボード１５０に電源投入を行う（ステップＳ１６０）。以上により電源投入のシーケンスが完了する。また、Ｎ個目の試験ボード１５０に電源投入が完了すると、制御ボード１３０は、Ｎ個目の試験ボード１５０上のプログラマブル回路に対し、コンフィギュレーションメモリ２００に格納されたコンフィギュレーションデータに基づき内部の回路を構成させる（ステップＳ１７０）。これにより、プログラマブル回路のプログラムも完了する。
【００４６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００４８】
１００  試験装置、１１０  試験コントローラ、１２０  ネットワーク部、１３０  制御ボード、１４０  デバイス接続部、１５０  試験ボード、１６０  電源ボード、２００  コンフィギュレーションメモリ、３００  第１のプログラマブル回路、３２０  第２のプログラマブル回路、３４０  試験回路、４００  バックボード、４２０  接続ボード、４４０  ＤＵＴボード、９００  ＤＵＴ
【図１】
2011247589.tif 000003
【図２】
2011247589.tif 000004
【図３】
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【図４】
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【図５】
2011247589.tif 000007