(57)【要約】【課題】アレイ基板及びその製造方法を提供する。【解決手段】前記アレイ基板の製造方法は、ゲートラインとゲート電極を含むパターンを形成するステップと、活性層と、データラインと、ソース電極と、ドレイン電極とを含むパターンを形成するするとともに、上記パターン以外の領域のゲート絶縁層を除去するステップと、露光・現像により、感光樹脂層に第１ビアホールと、第２ビアホールと、第３ビアホールとを含むパターンを形成するステップと、第３ビアホールを介してドレイン電極に接続する画素電極と、第１接続電極と、第２接続電極とを含むパターンを形成するステップと、を備える。【選択図】図１
2011070194.tif 000002
【特許請求の範囲】
【請求項１】
ＴＦＴ−ＬＣＤアレイ基板の製造方法であって、
基板にゲートラインとゲート電極を形成した後、前記基板にゲート絶縁層を堆積するステップと、
前記ゲート絶縁層に活性層と、データラインと、ソース電極と、ドレイン電極とを含むパターンを形成するとともに、前記パターン以外の領域のゲート絶縁層を除去するステップと、
前記ステップを完成した基板に感光樹脂層を形成した後、露光・現像によって前記感光樹脂層に、ゲートラインパッド領域の所在位置にある第１ビアホールと、データラインパッド領域の所在位置にある第２ビアホールと、ドレイン電極の所在位置にある第３ビアホールと、を形成するステップと、
前記感光樹脂層に、第３ビアホールを介してドレイン電極に接続する画素電極と、第１ビアホールを介してゲートラインに接続する第１接続電極と、第２ビアホールを介してデータラインに接続する第２接続電極と、を形成するステップと、を備えるＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項２】
前記ゲート絶縁層にパターニング工程によって活性層と、データラインと、ソース電極と、ドレイン電極とを含むパターンを形成するとともに、前記パターン以外の領域のゲート絶縁層を除去するステップは、
ゲート絶縁層に半導体薄膜と、ドープ半導体薄膜と、ソース・ドレイン金属薄膜とを順に形成するステップと、
前記ソース・ドレイン金属薄膜にフォトレジストを塗布し、ハーフトーン或いはグレートーンマスクによってフォトレジストに対して露光・現像を行った後、フォトレジストにデータラインと、ソース電極と、ドレイン電極とのパターンの所在の領域に対応するフォトレジスト完全保留領域と、ソース電極とドレイン電極の間にあるＴＦＴチャネル領域のパターンの所在の領域に対応するフォトレジスト一部保留領域と、前記パターン以外の領域に対応するフォトレジスト完全除去領域とを形成するステップと、
ウェットエッチング工程により、フォトレジスト完全除去領域のソース・ドレイン金属薄膜を完全にエッチングするステップと、
ドライエッチング工程により、フォトレジスト完全除去領域のドープ半導体薄膜と半導体薄膜を完全にエッチングするとともに、ゲート絶縁層の厚さの一部をエッチングするステップと、
アッシング工程により、フォトレジスト一部保留領域のフォトレジストを除去して、当該領域のソース・ドレイン金属薄膜を露出させるとともに、フォトレジスト完全保留領域のフォトレジストを薄くするステップと、
エッチング工程により、フォトレジスト一部保留領域のソース・ドレイン金属薄膜とドープ半導体層を完全にエッチングし、半導体層の厚さの一部をエッチングするとともに、フォトレジスト完全除去領域のゲート絶縁層をエッチングするステップと、
残されたフォトレジストを除去するステップと、を備えることを特徴とする請求項１に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項３】
エッチング工程により、フォトレジスト一部保留領域のソース・ドレイン金属薄膜とドープ半導体層を完全にエッチングし、半導体層の厚さの一部をエッチングするとともに、フォトレジスト完全除去領域のゲート絶縁層をエッチングするステップは、
第１段階のドライエッチング工程により、フォトレジスト一部保留領域でソース・ドレイン金属薄膜を完全にエッチングし、フォトレジスト完全除去領域でゲート絶縁層の厚さの一部をエッチングするステップと、
第２段階のドライエッチング工程により、フォトレジスト一部保留領域でドープ半導体層と半導体層の厚さの一部を完全にエッチングし、フォトレジスト完全除去領域でゲート絶縁層の厚さの一部をエッチングするステップと、
第３段階のドライエッチング工程により、フォトレジスト完全除去領域でゲート絶縁層の厚さの残された部分をエッチングしてゲートラインを露出させ、フォトレジスト一部保留領域でエッチングを行ってＴＦＴチャネル領域のパターンを形成するステップと、を備えることを特徴とする請求項２に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項４】
前記第１段階のドライエッチング工程と第２段階のドライエッチング工程との間に、アッシング工程により、フォトレジストの厚さを減少するとともに、フォトレジストの被覆領域を縮小するステップを更に備えることを特徴とする請求項３に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項５】
エッチング工程により、フォトレジスト一部保留領域のソース・ドレイン金属薄膜とドープ半導体層を完全にエッチングし、半導体層の厚さの一部をエッチングするとともに、フォトレジスト完全除去領域のゲート絶縁層をエッチングするステップは、
第１段階のウェットエッチング工程により、フォトレジスト一部保留領域でソース・ドレイン金属薄膜を完全にエッチングするステップと、
アッシング工程により、フォトレジストの厚さを減少するとともに、フォトレジストの被覆領域を縮小するステップと、
第２段階のドライエッチング工程により、フォトレジスト一部保留領域でドープ半導体層と半導体層の厚さの一部を完全にエッチングし、フォトレジスト完全除去領域でゲート絶縁層の厚さの一部をエッチングするステップと、
第３段階のドライエッチング工程により、フォトレジスト完全除去領域でゲート絶縁層の厚さの残された部分をエッチングしてゲートラインを露出させ、フォトレジスト一部保留領域でエッチングを行ってＴＦＴチャネル領域のパターンを形成するステップと、を備えることを特徴とする請求項２に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法。
【請求項６】
ゲートラインと、データラインと、データラインの下方及び薄膜トランジスタの所在の領域だけに位置するゲート絶縁層と、前記ゲートライン及び前記データラインによって画成された画素領域内に形成された画素電極及び薄膜トランジスタとを備えるＴＦＴ−ＬＣＤアレイ基板。
【請求項７】
前記薄膜トランジスタはゲート電極と、活性層と、ソース電極と、ドレイン電極とを備え、前記ゲート電極と前記ゲートラインは基板に形成され、前記ソース電極とドレイン電極は活性層に形成され、ソース電極とドレイン電極との間にＴＦＴチャネル領域が形成されることを特徴とする請求項６に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項８】
前記ソース電極の一端はゲート電極の上方に位置し、他端はデータラインに接続し、前記ドレイン電極の一端はゲート電極の上方に位置し、他端は画素電極に接続し、前記ＴＦＴチャネル領域のドープ半導体層は完全にエッチングされるとともに、半導体層の厚さの一部もエッチングされることにより、ＴＦＴチャネル領域の半導体層が露出されることを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項９】
前記ゲートラインと、データラインと、前記薄膜トランジスタとに感光樹脂層が被覆されていることを特徴とする請求項７に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項１０】
ゲートラインパッド領域の感光樹脂層に第１ビアホールが形成され、データラインパッド領域の感光樹脂層に第２ビアホールが形成され、前記薄膜トランジスタのドレイン電極の所在位置にある感光樹脂層に第３ビアホールが形成されることを特徴とする請求項９に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項１１】
前記感光樹脂層に、第１ビアホールを介してゲートラインに接続する第１接続電極と、第２ビアホールを介してデータラインに接続する第２接続電極と、第３ビアホールを介してドレイン電極に接続する前記画素電極とが形成されることを特徴とする請求項９に記載のＴＦＴ−ＬＣＤアレイ基板。
【請求項１２】
請求項１に記載のＴＦＴ−ＬＣＤアレイ基板の製造方法によって製造されるＴＦＴ−ＬＣＤアレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴ−ＬＣＤアレイ基板及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ、以下、ＴＦＴ−ＬＣＤという）技術はこの十年に迅速に発展してきて、現在の平板ディスプレイの市場で主導的な地位を占めている。
【０００３】
ＴＦＴ−ＬＣＤの主体的な構造は、セル化されて液晶がその間に配置されたＴＦＴ−ＬＣＤアレイ基板とカラーフィルタ基板を備える。ＴＦＴ−ＬＣＤアレイ基板は一系列のパターニング工程によって製造され、現在の技術は通常以下の４回パターニング工程、即ち、常用のマスクを採用してゲートラインとゲート電極のパターンを形成する第１回パターニング工程と、ハーフトーンマスク或いはグレートーンマスクを採用して活性層と、データラインと、ソース電極と、ドレイン電極とＴＦＴチャネル領域とのパターンを形成する第２回パターニング工程と、常用のマスクを採用してパッシべーション層のビアホールと、ゲートラインパッドのビアホールと、データラインパッドのビアホールとのパターンを形成する第３回パターニング工程と、常用のマスクを採用してパッシべーション層のビアホールを介してドレイン電極に接続される画素電極のパターンを形成する第４回パターニング工程と、が採用される。
【０００４】
ＴＦＴ−ＬＣＤアレイ基板の製造過程において、ビアホールの形成は非常に重要な工程であり、ビアホールにより、例えば画素電極を薄膜トランジスタのドレイン電極に接続させ、ゲートラインパッドのビアホール及びデータラインパッドのビアホールを接続電極に接続させる。図１１ａ〜図１３ｂは従来のＴＦＴ−ＬＣＤアレイ基板の製造方法においてビアホールを製造する概略図であり、製造の過程について以下のように説明する。
【０００５】
図１１ａと図１１ｂは従来のＴＦＴ−ＬＣＤアレイ基板の製造方法において感光樹脂層を塗布した後の構造の概略図である。図１１ａは薄膜トランジスタの所在位置の断面図であり、図１１ｂはゲートラインパッド領域の所在位置の断面図である。図１１ａと図１１ｂに示したように、ゲートライン１１と、ゲート電極２と、ゲート絶縁層３と、活性層（半導体層４とドープ半導体層５の積層を含む）と、データラインと、ソース電極６と、ドレイン電極７とが完成された後、前記構造を有する基板に感光樹脂層８を塗布する。
【０００６】
図１２ａと図１２ｂは従来のＴＦＴ−ＬＣＤアレイ基板の製造方法において露光・現像した後の構造の概略図である。図１２ａは薄膜トランジスタの所在位置の断面図であり、図１２ｂはゲートラインパッド領域の所在位置の断面図である。図１２ａと図１２ｂに示したように、常用のマスクにより感光樹脂層８に対して露光・現像した後に、第１ビアホール２１と第３ビアホール２３を形成する。第１ビアホール２１はゲートラインパッド領域におけるゲートライン１１の上方に位置し、ゲート絶縁層３を露出し、第３ビアホール２３は薄膜トランジスタにおけるドレイン電極７の上方に位置し、ドレイン電極７の表面を露出する。
【０００７】
図１３ａと１３ｂは従来のＴＦＴ−ＬＣＤアレイ基板の製造方法においてエッチング工程後の構造の概略図である。図１３ａは薄膜トランジスタの所在位置の断面図であり、図１３ｂはゲートラインパッド領域の所在位置の断面図である。図１３ａと図１３ｂに示したように、エッチング工程によって第２ビアホール２２内のゲート絶縁層３をエッチングして、ゲートライン１１の表面を露出する。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前記製造フローにおいてエッチング工程が必要になり、基板に対して異なる設備で処理し、工程ラインが長いのでかかる時間が長いため、生産の効率が低く、製造コストが高いなどの欠陥が存在する。
【課題を解決するための手段】
【０００９】
本発明の実施例はＴＦＴ−ＬＣＤアレイ基板の製造方法を提供する。当該方法は、基板にゲートラインとゲート電極を形成した後、前記基板にゲート絶縁層を堆積するステップと、前記ゲート絶縁層に活性層と、データラインと、ソース電極と、ドレイン電極とを含むパターンを形成するとともに、前記パターン以外の領域のゲート絶縁層を除去するステップと、前記ステップを完成した基板に感光樹脂層を塗布した後、露光・現像によって前記感光樹脂層に、ゲートラインパッド領域の所在位置にある第１ビアホールと、データラインパッド領域の所在位置にある第２ビアホールと、ドレイン電極の所在位置にある第３ビアホールと、を形成するステップと、前記感光樹脂層に、第３ビアホールを介してドレイン電極に接続する画素電極と、第１ビアホールを介してゲートラインに接続する第１接続電極と、第２ビアホールを介してデータラインに接続する第２接続電極と、を形成するステップと、を備える。
【００１０】
本発明の他の実施例は前記製造方法によって製造されたＴＦＴ−ＬＣＤアレイ基板を提供する。
【００１１】
本発明のさらに他の実施例は、ゲートラインと、データラインと、薄膜トランジスタと、データラインの下方及び薄膜トランジスタの所在の領域だけに位置するゲート絶縁層とを備えるＴＦＴ−ＬＣＤアレイ基板を提供する。
【図面の簡単な説明】
【００１２】
【図１】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法によって製造されたＴＦＴ−ＬＣＤアレイ基板の平面図である。
【図２ａ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法における第１回パターニング工程後の構造の概略図である。
【図２ｂ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法における第１回パターニング工程後の構造の概略図である。
【図３ａ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法における第２回パターニング工程後の構造の概略図である。
【図３ｂ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法における第２回パターニング工程後の構造の概略図である。
【図３ｃ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法における第２回パターニング工程後の構造の概略図である。
【図４ａ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程においてフォトレジストを露光・現像した後の構造の概略図である。
【図４ｂ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程においてフォトレジストを露光・現像した後の構造の概略図である。
【図４ｃ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程においてフォトレジストを露光・現像した後の構造の概略図である。
【図５ａ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程において第１回エッチング工程の第１エッチング段階後の構造の概略図である。
【図５ｂ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程において第１回エッチング工程の第１エッチング段階後の構造の概略図である。
【図５ｃ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程において第１回エッチング工程の第１エッチング段階後の構造の概略図である。
【図６ａ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法で第２回パターニング工程において第１回エッチング工程の第２エッチング段階後の構造の概略図である。
【図６ｂ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法で第２回パターニング工程において第１回エッチング工程の第２エッチング段階後の構造の概略図である。
【図６ｃ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法で第２回パターニング工程において第１回エッチング工程の第２エッチング段階後の構造の概略図である。
【図７ａ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程においてアッシング工程後の構造の概略図である。
【図７ｂ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程においてアッシング工程後の構造の概略図である。
【図７ｃ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程においてアッシング工程後の構造の概略図である。
【図８ａ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程において第２回エッチング工程後の構造の概略図である。
【図８ｂ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程において第２回エッチング工程後の構造の概略図である。
【図８ｃ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程において第２回エッチング工程後の構造の概略図である。
【図９ａ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回パターニング工程後の構造の概略図である。
【図９ｂ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回パターニング工程後の構造の概略図である。
【図９ｃ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回パターニング工程後の構造の概略図である。
【図１０ａ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第４回パターニング工程後の構造の概略図である。
【図１０ｂ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第４回パターニング工程後の構造の概略図である。
【図１０ｃ】本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第４回パターニング工程後の構造の概略図である。
【図１１ａ】従来のＴＦＴ−ＬＣＤアレイ基板の製造方法において感光樹脂層を塗布した後の構造の概略図である。
【図１１ｂ】従来のＴＦＴ−ＬＣＤアレイ基板の製造方法において感光樹脂層を塗布した後の構造の概略図である。
【図１２ａ】従来のＴＦＴ−ＬＣＤアレイ基板の製造方法において露光・現像した後の構造の概略図である。
【図１２ｂ】従来のＴＦＴ−ＬＣＤアレイ基板の製造方法において露光・現像した後の構造の概略図である。
【図１３ａ】従来のＴＦＴ−ＬＣＤアレイ基板の製造方法においてエッチング工程後の構造の概略図である。
【図１３ｂ】従来のＴＦＴ−ＬＣＤアレイ基板の製造方法においてエッチング工程後の構造の概略図である。
【発明を実施するための形態】
【００１３】
図面を参照しながら、本発明の実施例を更に詳細に説明する。
【００１４】
本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造方法は、以下のステップを備える。即ち、ステップ１：基板にパターニング工程によってゲートラインとゲート電極を形成した後、基板にゲート絶縁層を堆積する。
【００１５】
ステップ２：ゲート絶縁層にパターニング工程によって活性層と、データラインと、ソース電極と、ドレイン電極とを含むパターンを形成するとともに、これらのパターン以外の領域のゲート絶縁層を除去する。
【００１６】
ステップ３：前記ステップを完成した基板に感光樹脂層を塗布した後、露光・現像によって感光樹脂層に、ゲートラインパッド領域の所在位置にある第１ビアホールと、データラインパッド領域の所在位置にある第２ビアホールと、ドレイン電極の所在位置にある第３ビアホールと、を形成する。
【００１７】
ステップ４：感光樹脂層にパターニング工程によって、第３ビアホールを介してドレイン電極に接続する画素電極と、第１ビアホールを介してゲートラインに接続する第１接続電極と、第２ビアホールを介してデータラインに接続する第２接続電極とを含むパターンを形成する。
【００１８】
本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造方法は、第２回パターニング工程において活性層と、データラインと、ソース電極と、ドレイン電極とのパターン以外の領域のゲート絶縁層をエッチングすることにより、第３回パターニング工程においてエッチング工程がなくてもビアホールを形成でき、工程を簡素化させ、有効的に生産効率を向上させ、製造コストを低減するとともに、製造の品質を更に向上させた。
【００１９】
図１は本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法によって製造されたＴＦＴ−ＬＣＤアレイ基板の平面図であり、１つの画素ユニットの構造が反映された。
【００２０】
当該ＴＦＴ−ＬＣＤアレイ基板の主体構造は、基板に形成されたゲートライン１１と、データライン１２と、画素電極１３と、薄膜トランジスタとを備える。互いに垂直するゲートライン１１とデータライン１２は画素領域を画成し、薄膜トランジスタと画素電極１３は画素領域内に形成され、ゲートライン１１は薄膜トランジスタにオン・オフ信号を提供するために用いられ、データライン１２は画素電極１３にデータ信号を提供するために用いられる。
【００２１】
図２ａ〜図１０ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の製造工程の概略図であり、これらの図によって本発明の技術案を更に説明する。以下の説明において、パターニングと言う工程には、フォトレジストの塗布、マスキング、フォトレジストの露光と現像、エッチング、フォトレジストの除去などを含み、フォトレジストについてはポジティブフォトレジストを例にする。
【００２２】
図２ａ、２ｂは本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第１回パターニング工程後の構造の概略図である。図２ａは図１のＡ−Ａ方向の断面図であり、図２ｂは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるゲートラインパッド領域の所在位置の断面図である。
【００２３】
まず、マグネトロンスパッタリング法或いは蒸着法により、基板１（例えばガラス基板、或いは石英基板）に一層のゲート金属薄膜を堆積し、ゲート金属薄膜には、Ｍｏ、Ａｌ、Ａｌ−Ｎｉ合金、Ｍｏ−Ｗ合金、Ｃｒ或いはＣｕなどの金属の単層薄膜が採用され、上記単層薄膜からなる複層の複合薄膜が採用されてもよい。図２ａ、２ｂに示したように、常用のマスクによりゲート金属薄膜に対してパターニングを行って、基板１にゲート電極２と、ゲートライン１１とを含むパターンを形成する。
【００２４】
図３ａ、３ｂ、３ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程後の構造の概略図である。図３ａは図１のＡ−Ａ線の断面図であり、図３ｂは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるゲートラインパッド領域の所在位置の断面図であり、図３ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるデータラインパッド領域の所在位置の断面図である。
【００２５】
図２ａ、２ｂに示されたパターニングを完成した基板に、まず、プラズマ強化化学的気相蒸着法（ＰＲＣＶＤという）により、ゲート絶縁層と、半導体薄膜と、ドープ半導体薄膜とを連続的に堆積した後、マグネトロンスパッタリング法、或いは蒸着法により、ソース・ドレイン金属薄膜を堆積する。ゲート絶縁層３には、酸化シリコン、窒化シリコン、或いは窒素酸化シリコンなどが採用され、ソース・ドレイン金属薄膜には、Ｍｏ、Ａｌ、Ａｌ−Ｎｉ合金、Ｍｏ−Ｗ合金、Ｃｒ或いはＣｕなどの金属の単層薄膜が採用され、上記単層薄膜からなる複層の複合薄膜が採用されてもよい。図３ａ、３ｂ、３ｃに示したように、ハーフトーン或いはグレートーンマスクを採用し、第２回パターニング工程によって活性層と、データライン１２と、ソース電極６と、ドレイン電極７とを含むパターンを形成するとともに、活性層と、データライン１２と、ソース電極６と、ドレイン電極７とのパターン以外の領域のゲート絶縁層を除去する。今回のパターニング工程は、マルチステップのエッチング方法を採用したパターニング工程であり、工程の過程については以下のように具体的に説明する。
【００２６】
図４ａ、４ｂ、４ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程において、フォトレジストを露光・現像した後の構造の概略図である。図４ａは図１のＡ−Ａ線の断面図であり、図４ｂは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるゲートラインパッド領域の所在位置の断面図であり、図４ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるデータラインパッド領域の所在位置の断面図である。
【００２７】
図４ａ、４ｂ、４ｃに示したように、まず、ゲート絶縁層３と、半導体薄膜３１と、ドープ半導体薄膜３２とを順に堆積した後、ソース・ドレイン金属薄膜３３を堆積し、ソース・ドレイン金属薄膜３３に一層のフォトレジスト３０を塗布するとともに、ハーフトーン或いはグレートーンマスクによってフォトレジスト３０に対して露光・現像を行って、フォトレジスト３０にデータラインと、ソース電極と、ドレイン電極とのパターンの所在の領域に対応する未露光領域Ａ（フォトレジスト完全保留領域）と、ソース電極とドレイン電極の間にあるＴＦＴチャネル領域のパターンの所在の領域に対応する一部露光領域Ｃ（フォトレジスト一部保留領域）と、前記パターン以外の領域に対応する完全露光領域Ｂ（フォトレジスト完全除去領域）とを形成する。図４ｂに示されるゲートラインパッド領域は完全露光領域であり、図４ｃに示されるデータラインパッド領域は未露光領域である。
【００２８】
図５ａ、５ｂ、５ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程において、第１回エッチング工程の第１エッチング段階後の構造の概略図である。図５ａは図１のＡ−Ａ線の断面図であり、図５ｂは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるゲートラインパッド領域の所在位置の断面図であり、図５ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるデータラインパッド領域の所在位置の断面図である。図５ａ、５ｂ、５ｃに示したように、ウェットエッチング工程により、完全露光領域のソース・ドレイン金属薄膜を完全にエッチングして、データライン１２のパターンを形成する。
【００２９】
図６ａ、６ｂ、６ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程において、第１回エッチング工程の第２エッチング段階後の構造の概略図である。図６ａは図１のＡ−Ａ線の断面図であり、図６ｂは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるゲートラインパッド領域の所在位置の断面図であり、図６ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるデータラインパッド領域の所在位置の断面図である。図６ａ、６ｂ、６ｃに示したように、ドライエッチング工程により、完全露光領域のドープ半導体薄膜３２と半導体薄膜３１を完全にエッチングするとともに、ゲート絶縁層３の厚さの一部をエッチングして活性層のパターンを形成する。
【００３０】
図７ａ、７ｂ、７ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程において、アッシング工程後の構造の概略図である。図７ａは図１のＡ−Ａ線の断面図であり、図７ｂは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるゲートラインパッド領域の所在位置の断面図であり、図７ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるデータラインパッド領域の所在位置の断面図である。図７ａ、７ｂ、７ｃに示したように、アッシング工程により、フォトレジストを薄くし、一部露光領域のフォトレジストを除去して、当該領域のソース・ドレイン金属薄膜を露出するが、未露光領域におけるフォトレジストは依然として部分的に保留される。
【００３１】
図８ａ、８ｂ、８ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程において、第２回エッチング工程後の構造の概略図である。図８ａは図１のＡ−Ａ線の断面図であり、図８ｂは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるゲートラインパッド領域の所在位置の断面図であり、図８ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるデータラインパッド領域の所在位置の断面図である。図８ａ、８ｂ、８ｃに示したように、エッチング工程により、一部露光領域のソース・ドレイン金属薄膜３３とドープ半導体層５を完全にエッチングするとともに、半導体層４の厚さの一部をエッチングして、ソース電極６、ドレイン電極７と、ＴＦＴチャネル領域とのパターンを形成し、完全露光領域におけるゲート絶縁層３の厚さの残された部分をエッチングしてゲートライン１１を露出する。
【００３２】
最後に、残されたフォトレジストを除去し、本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第２回パターニング工程が完成される。図３ａ、３ｂ、３ｃに示したように、今回のパターニング工程後、活性層（半導体層４とドープ半導体層５との積層を含む）はゲート絶縁層３に形成されるとともに、ゲート電極２の上方に位置する。ソース電極６とドレイン電極７は活性層に形成され、ソース電極６の一端はゲート電極２の上方に位置し、他端はデータライン１２に接続される。ドレイン電極７の一端はゲート電極２の上方に位置するとともに、ソース電極６に対向して配置され、ソース電極６とドレイン電極７との間にＴＦＴチャネル領域が形成される。ＴＦＴチャネル領域のドープ半導体層５は完全にエッチングされるとともに、半導体層４の厚さの一部もエッチングされて、ＴＦＴチャネル領域の半導体層４が露出される。活性層とデータライン１２（ゲートライン１１とデータライン１２が重なった領域を含む）の所在領域以外の領域におけるゲート絶縁層３は全てエッチングされ、ゲートラインパッド領域にゲートライン１１が露出され、データラインパッド領域にデータライン１２が露出され、データライン１２の下方にドープ半導体薄膜３２と半導体薄膜３１が保留される。
【００３３】
図９ａ、９ｂ、９ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第３回パターニング工程後の構造の概略図である。図９ａは図１のＡ−Ａ線の断面図であり、図９ｂは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるゲートラインパッド領域の所在位置の断面図であり、図９ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるデータラインパッド領域の所在位置の断面図である。
【００３４】
図３ａ、３ｂ、３ｃのパターニングを完成した基板に、スピンコート或いは他の方法により一層の感光樹脂層８を塗布し、常用のマスクにより感光樹脂層８に対して露光・現像をした後、第１ビアホール２１と、第２ビアホール２２と、第３ビアホール２３とを含むパターンを形成する。図９ａ、９ｂ、９ｃに示したように、第１ビアホール２１はゲートラインパッド領域の所在位置にあり、第１ビアホール２１内にゲートライン１１の表面が露出され、第２ビアホール２２はデータラインパッド領域の所在位置にあり、第２ビアホール２２内にデータライン１２の表面が露出され、第３ビアホール２３はドレイン電極７の所在位置にあり、第３ビアホール２３内にドレイン電極７の表面が露出される。また、感光樹脂層は基板に塗布されるため、感光樹脂層は平坦な表面を有する。従来技術の誘電率が６．５程度で、厚さが０．５μｍ〜０．８μｍであるパッシべーション層（例えばＳｉＮｘ）を採用する場合と比較し、本発明の実施例に採用される感光樹脂層の厚さは１．５μｍ〜５μｍで、誘電率は２．４〜４．０である。そのため、本発明の実施例によって誘電能力を向上させ、製品の耐干渉性と輝度の均一性を改善した。
【００３５】
図１０ａ、１０ｂ、１０ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の製造方法の第４回パターニング工程後の構造の概略図である。図１０ａは図１のＡ−Ａ線の断面図であり、図１０ｂは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるゲートラインパッド領域の所在位置の断面図であり、図１０ｃは本発明のＴＦＴ−ＬＣＤアレイ基板の構造におけるデータラインパッド領域の所在位置の断面図である。
【００３６】
図９ａ、９ｂ、９ｃのパターニングを完成した基板に、マグネトロンスパッタリング法、或いは蒸着法により、透明導電薄膜を堆積し、透明導電薄膜にはＩＴＯ、ＩＺＯ、或いは酸化アルミ二ウム亜鉛などの材料が採用され、他の金属及び金属酸化物を採用してもよい。図１０ａ、１０ｂ、１０ｃに示したように、常用のマスクを採用するパターニング工程により、画素電極１３と、第１接続電極１４と、第２接続電極１５とを含むパターンパターンを形成する。第１接続電極１４は第１ビアホール２１の上を被覆し、第１ビアホール２１を介してゲートライン１１に接続される。第２接続電極１５は第２ビアホール２２の上を被覆し、第２ビアホール２２を介してデータライン１２に接続される。画素電極１３は画素領域内に形成され、第３ビアホール２３を介してドレイン電極７に接続される。
【００３７】
本発明の実施例の上記技術案において、第２回パターニング工程における第２回エッチング工程は多種のエッチング方法により完成できる。次は具体的な例によって詳しく説明する。
【００３８】
本発明の実施例のＴＦＴ−ＬＣＤアレイ基板の製造方法に係る第１例として、ドライエッチング方法を採用した技術案であり、その第２回パターニング工程における第２回エッチング工程は以下のステップを備える。即ち、ステップ１１：第１段階のドライエッチング工程により、フォトレジスト一部保留領域において、ソース・ドレイン金属薄膜を完全にエッチングし、フォトレジスト完全除去領域において、ゲート絶縁層の厚さの一部をエッチングする。
【００３９】
ステップ１２：第２段階のドライエッチング工程により、フォトレジスト一部保留領域において、ドープ半導体層と半導体層の厚さの一部を完全にエッチングし、フォトレジスト完全除去領域において、ゲート絶縁層の厚さの一部をエッチングする。
【００４０】
ステップ１３：第３段階のドライエッチング工程により、フォトレジスト完全除去領域において、ゲート絶縁層の厚さの残された部分をエッチングしてゲートラインを露出し、フォトレジスト一部保留領域においてエッチングを行って、ＴＦＴチャネル領域のパターンを形成する。
【００４１】
上記の例示において、第２回エッチング工程を３つの段階に分ける目的は、異なるエッチング対象に対応する工程パラメータを採用することで、エッチングの品質を確保するためである。第１段階のドライエッチング工程において、主としてソース・ドレイン金属薄膜をエッチングするため、この段階でエッチングされた完全露光領域のゲート絶縁層の厚さは薄い。また、エッチングの均一性を向上させるために、少量の不活性ガスを入れてもよい。第２段階のドライエッチング工程において、主としてドープ半導体層と半導体層をエッチングするが、エッチングの方法が類似するため、この段階でエッチングされた完全露光領域のゲート絶縁層の厚さは厚く、ゲート絶縁層の厚さの大部分が薄くなれる。第３段階のドライエッチング工程において、主としてゲート絶縁層の厚さの残された部分をエッチングするが、エッチング方法が類似するため、この段階で一部露光領域（即ち、ＴＦＴチャネル領域）の半導体層がエッチングされて、最終のＴＦＴチャネル領域のパターンが形成される。
【００４２】
以下、例を挙げて説明する。ゲート絶縁層の厚さは３６００Å〜４４００Åであり、半導体薄膜の厚さは１５００Å〜２１００Åであり、ドープ半導体薄膜の厚さは４００Å〜６００Åであり、ソースドレイン金属薄膜の厚さは２０００Å〜２４００Åであってよい。第１回エッチング工程の第１エッチング段階において、ウェットエッチング工程が採用されるため、フォトレジスト完全除去領域のソース・ドレイン金属薄膜が完全にエッチングされる。第１回エッチング工程の第２エッチング段階において、フォトレジスト完全除去領域のドープ半導体薄膜と半導体薄膜は完全にエッチングされるとともに、ゲート絶縁層の２１０００Å〜２２００Å厚さがエッチングされる。第２回エッチング工程の第１段階のドライエッチング工程において、ドライエッチング工程が採用されるため、フォトレジスト一部保留領域のソース・ドレイン金属薄膜を完全にエッチングする過程において、フォトレジスト完全除去領域のゲート絶縁層もエッチングされ、エッチングされた厚さは１００Å〜３００Åである。第２回エッチング工程の第２段階のドライエッチング工程において、エッチング方法は類似するため、フォトレジスト一部保留領域のドープ半導体薄膜の４００Å〜６００Å厚さと半導体薄膜の８００Å〜１０００Å厚さがエッチングされる時に、フォトレジスト完全除去領域のゲート絶縁層の１２００Å〜１６００Å厚さもエッチングされる。こうして、フォトレジスト完全除去領域のゲート絶縁層の厚さは２００Å〜３００Åしか残らない。最後に、第２回エッチング工程の第３段階のドライエッチング工程において、ゲート絶縁層の厚さの残された部分である２００Å〜３００Åが完全にエッチングされるとともに、ＴＦＴチャネル領域の半導体層もエッチングされる。
【００４３】
本例において、第１回エッチング工程の第２エッチング段階から、第２エッチング工程の第３段階のドラインエッチング工程までは全てドライエッチングが採用されるため、エッチング工程は全て同一の設備で連続的に完成できる。
【００４４】
本発明の実施例のＴＦＴ−ＬＣＤアレイ基板の製造方法に係る第２例は、アッシング工程を有する技術案であり、その第２パターニング工程における第２エッチング工程は以下のステップを備える。即ち、ステップ２１：第１段階のドライエッチング工程により、フォトレジスト一部保留領域において、ソース・ドレイン金属薄膜を完全にエッチングし、フォトレジスト完全除去領域においてゲート絶縁層の厚さの一部をエッチングする。
【００４５】
ステップ２２：アッシング工程により、フォトレジストの厚さを減少するとともに、フォトレジストの被覆領域を縮小する。
【００４６】
ステップ２３：第２段階のドライエッチング工程により、フォトレジスト一部保留領域において、ドープ半導体層と半導体層の厚さの一部を完全にエッチングし、フォトレジスト完全除去領域においてゲート絶縁層の厚さの一部をエッチングする。
【００４７】
ステップ２４：第３段階のドライエッチング工程により、フォトレジスト完全除去領域において、ゲート絶縁層の厚さの残された部分をエッチングしてゲートラインを露出し、フォトレジスト一部保留領域においてエッチングを行って、ＴＦＴチャネル領域のパターンを形成する。
【００４８】
本例の主な工程フロー及び関連する工程パラメータは前記第１例と同様であり、異なるところは以下の通りである。即ち、本例は、第１段階のドライエッチング工程と第２段階のドライエッチング工程との間に、フォトレジストアッシング工程が追加され、フォトレジストの厚さを減少するとともに、フォトレジストの被覆領域を縮小することにより、チャネル領域のドープ半導体層を完全に露出し、後続のエッチング工程においてチャネル領域にドープ半導体層の残留が発生しないことを確保でき、ＴＦＴチャネル領域のパターンのエッチングの品質を向上させた。
【００４９】
本発明の実施例のＴＦＴ−ＬＣＤアレイ基板の製造方法に係る第３例は、ウェットエッチング方法とドライエッチング方法を採用した技術案であり、その第２パターニング工程における第２エッチング工程は以下のステップを備える。即ち、ステップ３１：第１段階のウェットエッチング工程により、フォトレジスト一部保留領域において、ソース・ドレイン金属薄膜を完全にエッチングする。
【００５０】
ステップ３２：アッシング工程により、フォトレジストの厚さを減少するとともに、フォトレジストの被覆領域を縮小する。
【００５１】
ステップ３３：第２段階のドライエッチング工程により、フォトレジスト一部保留領域において、ドープ半導体層と半導体層の厚さの一部を完全にエッチングし、フォトレジスト完全除去領域において、ゲート絶縁層の厚さの一部をエッチングする。
【００５２】
ステップ３４：第３段階のドライエッチング工程により、フォトレジスト完全除去領域において、ゲート絶縁層の厚さの残された部分をエッチングしてゲートラインを露出し、フォトレジスト一部保留領域においてエッチングを行って、ＴＦＴチャネル領域のパターンを形成する。
【００５３】
本例の主な工程フローは前記第２例と同様であり、異なるところは以下の通りである。即ち、本例は第１段階でウェットエッチング工程が採用され、ソース・ドレイン金属薄膜に容易にドライエッチングされない金属材料（例えば、Ａｌ或いはＡｌＮｄなど）が採用される場合、本例によってソース・ドレイン金属薄膜のエッチングを実現できる。
【００５４】
本発明の実施例によれば、本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の製造方法により製造されるＴＦＴ−ＬＣＤアレイ基板が更に提供される。図１、図１０ａ、図１０ｂ、及び図１０ｃに示したように、本発明の実施例に係るＴＦＴ−ＬＣＤアレイ基板の主体構造は、基板１に形成されたゲートライン１１と、データライン１２と、画素電極１３と、薄膜トランジスタとを備え、互いに垂直するゲートライン１１とデータライン１２は画素領域を画成し、薄膜トランジスタと画素電極１３は画素領域内に形成される。ゲートライン１１は薄膜トランジスタにオン・オフ信号を提供するために用いられ、データライン１２は画素電極１３にデータ信号を提供するために用いられる。具体的に、薄膜トランジスタはゲート電極２と、活性層と、ソース電極６と、ドレイン電極７とを備え、ゲート電極２とゲートライン１１は基板１に形成され、ソース電極２はドレイン電極１１に接続される。ゲート絶縁層３はゲート電極２の所在の領域、及びゲートライン１１とデータライン１２との重なる領域に形成され、活性層（半導体層４とドープ半導体層５の積層を含む）はゲート絶縁層３に形成されるとともに、ゲート電極２の上方に位置する。ソース電極６とドレイン電極７は活性層に形成され、ソース電極６の一端はゲート電極２の上方に位置し、他端はデータライン１２に接続される。ドレイン電極７の一端はゲート電極２の上方に位置し、他端は画素電極１３に接続される。ソース電極６とドレイン電極７との間にＴＦＴチャネル領域が形成され、ＴＦＴチャネル領域のドープ半導体層５は完全にエッチングされるとともに、半導体層４の厚さの一部もエッチングされて、ＴＦＴチャネル領域の半導体層４が露出される。感光樹脂層８はデータライン１２と、ソース電極６と、ドレイン電極７とに形成されるとともに、基板１の全体を被覆し、ゲートラインパッド領域に第１ビアホール２１が形成され、データラインパッド領域に第２ビアホール２２が形成され、ドレイン電極７の所在位置に第３ビアホール２３が形成される。また、画素電極１３と、第１接続電極１４と、第２接続電極１５とは感光樹脂層８に形成され、第１接続電極１４は第１ビアホール２１の上を被覆し、第１ビアホール２１を介してゲートライン１１に接続される。第２接続電極１５は第２ビアホール２２の上を被覆し、第２ビアホール２２を介してデータライン１２に接続される。画素電極１３は画素領域内に形成され、第３ビアホール２３を介してドレイン電極７に接続される。
【００５５】
最後に以下のことを説明する。上記実施例は本発明の技術案を説明するものであり、限定するものではない。よい実施例を参照して本発明を詳細に説明したが、当業者は、本発明に記載の技術案を修正し、或いは均等に取替えてもよいと理解すべきである。これらの修正或いは取替えは対応する技術案の本質を本発明の各実施例の技術案の精神と範囲から逸脱させない。
【符号の説明】
【００５６】
１：基板
２：ゲート電極
３：ゲート絶縁層
４：半導体層
５：ドープ半導体層
６：ソース電極
７：ドレイン電極
８：感光樹脂層
１１：ゲートライン
１２：データライン
１３：画素電極
１４：第１接続電極
１５：第２接続電極
２１：第１ビアホール
２２：第２ビアホール
２３：第３ビアホール
３０：フォトレジスト
３１：半導体薄膜
３２：ドープ半導体薄膜
３３：ソース・ドレイン金属薄膜
【図１】
2011070194.tif 000003
【図２ａ】
2011070194.tif 000004
【図２ｂ】
2011070194.tif 000005
【図３ａ】
2011070194.tif 000006
【図３ｂ】
2011070194.tif 000007
【図３ｃ】
2011070194.tif 000008
【図４ａ】
2011070194.tif 000009
【図４ｂ】
2011070194.tif 000010
【図４ｃ】
2011070194.tif 000011
【図５ａ】
2011070194.tif 000012
【図５ｂ】
2011070194.tif 000013
【図５ｃ】
2011070194.tif 000014
【図６ａ】
2011070194.tif 000015
【図６ｂ】
2011070194.tif 000016
【図６ｃ】
2011070194.tif 000017
【図７ａ】
2011070194.tif 000018
【図７ｂ】
2011070194.tif 000019
【図７ｃ】
2011070194.tif 000020
【図８ａ】
2011070194.tif 000021
【図８ｂ】
2011070194.tif 000022
【図８ｃ】
2011070194.tif 000023
【図９ａ】
2011070194.tif 000024
【図９ｂ】
2011070194.tif 000025
【図９ｃ】
2011070194.tif 000026
【図１０ａ】
2011070194.tif 000027
【図１０ｂ】
2011070194.tif 000028
【図１０ｃ】
2011070194.tif 000029
【図１１ａ】
2011070194.tif 000030
【図１１ｂ】
2011070194.tif 000031
【図１２ａ】
2011070194.tif 000032
【図１２ｂ】
2011070194.tif 000033
【図１３ａ】
2011070194.tif 000034
【図１３ｂ】
2011070194.tif 000035