(57)【要約】【課題】個々の製品設計ごとに作り込みを行う必要がなく、複数のＤＣ−ＤＣコンバータが同時に動作することを抑止することが可能な制御回路、およびＤＣ−ＤＣコンバータシステムを提供すること【解決手段】基本クロックをカウントし第１カウント値に応じて第１クロックを出力して、第１のＤＣ−ＤＣコンバータに供給する第１のカウンタ回路と、基本クロックをカウントし第２カウント値に応じて第２クロックを出力して、第２のＤＣ−ＤＣコンバータに供給する第２のカウンタ回路と、第１のカウンタ回路と第２のカウンタ回路との対応ビット位置ごとにビット値を比較する第１比較器と、第１比較器による比較結果が一致することに応じて、第２クロックの前記第２のＤＣ−ＤＣコンバータへの供給タイミングを調整する調整回路とを備えている。【選択図】図１
2011036102.tif 000002
【特許請求の範囲】
【請求項１】
基本クロックをカウントし第１カウント値に応じて第１クロックを出力して、第１のＤＣ−ＤＣコンバータに供給する第１のカウンタ回路と、
前記基本クロックをカウントし第２カウント値に応じて第２クロックを出力して、第２のＤＣ−ＤＣコンバータに供給する第２のカウンタ回路と、
前記第１のカウンタ回路と前記第２のカウンタ回路との対応ビット位置ごとにビット値を比較する第１比較器と、
前記第１比較器による比較結果が一致することに応じて、第２クロックの前記第２のＤＣ−ＤＣコンバータへの供給タイミングを調整する調整回路とを備えることを特徴とする制御回路。
【請求項２】
前記第１のカウント値と前記第２のカウント値とが異なる場合に、前記第１のカウンタ回路と前記第２のカウンタ回路との何れかに含まれるしないビット位置のビット値と、前記対応しないビット位置における前記第１または第２のカウント値の何れかでのビット値とを比較する第２比較部を備え、
前記調整回路は、前記第１比較器および前記第２比較器による前記比較結果が共に一致することに応じて、前記第２クロックの前記第２のＤＣ−ＤＣコンバータへの供給タイミングを調整することを特徴とする請求項１に記載の制御回路。
【請求項３】
前記調整回路は、
前記比較結果の一致に応じて、前記第２のカウンタ回路への前記基本クロックの入力を抑止するマスク回路を含むことを特徴とする請求項１又は２に記載の制御回路。
【請求項４】
前記調整回路は、
前記比較結果の一致に応じて、前記第２のカウンタ回路からの前記第２クロックの出力を遅らせる遅延回路を含むことを特徴とする請求項１乃至３に記載の制御回路。
【請求項５】
基本クロックをカウントし第１カウント値に応じて第１クロックを出力する第１のカウンタ回路と、
前記基本クロックをカウントし第２カウント値に応じて第２クロックを出力する第２のカウンタ回路と、
前記第１クロックに応じて動作する第１のＤＣ−ＤＣコンバータと、
前記第２クロックに応じて動作する第２のＤＣ−ＤＣコンバータと、
前記第１のカウンタ回路と前記第２のカウンタ回路との対応ビット位置ごとにビット値を比較する第１比較器と、
前記第１比較器による比較結果が一致することに応じて、第２クロックの前記第２のＤＣ−ＤＣコンバータへの供給タイミングを調整する調整回路とを備えることを特徴とするＤＣ−ＤＣコンバータシステム。
【請求項６】
前記第２のＤＣ−ＤＣコンバータは、位相補償回路を備え、
前記位相補償回路は、前記比較結果の一致に応じて、前記位相補償回路の静電容量値が増加することを特徴とする請求項５に記載のＤＣ−ＤＣコンバータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＤＣ−ＤＣコンバータを備えるＤＣ−ＤＣコンバータシステムを制御する制御回路、およびＤＣ−ＤＣコンバータシステムに関する。
【背景技術】
【０００２】
複数のＤＣ−ＤＣコンバータが共に動作するＤＣ−ＤＣコンバータシステムがある。かかるＤＣ−ＤＣコンバータシステムにおいて、ＤＣ−ＤＣコンバータが動作するタイミングが重なると、各々のＤＣ−ＤＣコンバータから発生するノイズ成分が増加する。ＤＣ―ＤＣコンバータに限らず、電子機器から発せされるノイズ成分が増加すると、他の電子機器において、誤動作等の機能低下を招来することが広く知られている。
【０００３】
このような悪影響を防止するため、複数のＤＣ−ＤＣコンバータが同時に動作することを防止する技術が知られている。例えば、発振回路と複数のＤＣ−ＤＣコンバータの少なくともいずれか１つとの間に位相調整回路を挿入し、位相調整回路によってＤＣ−ＤＣコンバータに入力されるクロックの位相をＤＣ−ＤＣコンバータ間でずらすことにより、複数のＤＣ−ＤＣコンバータが同時に動作することを抑止する技術がある（例えば、特許文献１）。また、発振回路と複数のＤＣ−ＤＣコンバータの少なくともいずれか１つとの間に逓倍回路を挿入して、複数のＤＣ−ＤＣコンバータが同時に動作する頻度を少なくする技術がある（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２３４３０９号公報
【特許文献２】特開平９−２０１０４５号公報
【特許文献３】ＷＯ２００６/０４６３７２
【発明の概要】
【発明が解決しようとする課題】
【０００５】
クロックの位相をずらす技術では、個別の製品設計ごとに位相調整が必要となる。位相調整をする際に製品の作り込みをしなければならないからである。また、逓倍回路を挿入する技術では、原理的に複数のＤＣ−ＤＣコンバータ同時にオンすることは避けられず、その場合にノイズ成分が増加する。
【０００６】
本願に開示されている技術は、上記の課題に鑑み提案されたものであり、個々の製品設計ごとに作り込みを行う必要がなく、複数のＤＣ−ＤＣコンバータが同時に動作することを抑止することが可能な制御回路、およびＤＣ−ＤＣコンバータシステムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願に開示される技術に係る制御回路は、基本クロックをカウントし第１カウント値に応じて第１クロックを出力して、第１のＤＣ−ＤＣコンバータに供給する第１のカウンタ回路と、基本クロックをカウントし第２カウント値に応じて第２クロックを出力して、第２のＤＣ−ＤＣコンバータに供給する第２のカウンタ回路と、第１のカウンタ回路と第２のカウンタ回路との対応ビット位置ごとにビット値を比較する第１比較器と、第１比較器による比較結果が一致することに応じて、第２クロックの前記第２のＤＣ−ＤＣコンバータへの供給タイミングを調整する調整回路とを備えている。
【０００８】
また、本願に開示される技術に係るＤＣ−ＤＣコンバータシステムは、基本クロックをカウントし第１カウント値に応じて第１クロックを出力する第１のカウンタ回路と、基本クロックをカウントし第２カウント値に応じて第２クロックを出力する第２のカウンタ回路と、第１クロックに応じて動作する第１のＤＣ−ＤＣコンバータと、第２クロックに応じて動作する第２のＤＣ−ＤＣコンバータと、第１のカウンタ回路と第２のカウンタ回路との対応ビット位置ごとにビット値を比較する第１比較器と、第１比較器による比較結果が一致することに応じて、第２クロックの第２のＤＣ−ＤＣコンバータへの供給タイミングを調整する調整回路とを備えている。
【発明の効果】
【０００９】
本願に開示の技術に係る制御回路、およびＤＣ−ＤＣコンバータシステムによれば、第１のＤＣ−ＤＣコンバータには、第１のカウンタ回路により基本クロックを第１カウント値に応じて分周した第１クロックが供給される。また、第２のＤＣ−ＤＣコンバータには、第２のカウンタ回路により基本クロックを第２カウント値に応じて分周した第２クロックが供給される。第１比較器により、第１のカウンタ回路と第２のカウンタ回路との対応ビット位置ごとにビット値が比較され一致した際に、調整回路が第２クロックの第２のＤＣ−ＤＣコンバータへの供給タイミングを調整する。第２クロックの供給タイミングが調整されることにより、第２クロックの供給タイミングが第１クロックの調整タイミングとは異なるタイミングとなり、第１のＤＣ−ＤＣコンバータおよび第１のＤＣ−ＤＣコンバータが同時に動作することがなくなる。同時動作によるノイズの発生を防止することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の制御回路である。
【図２】第１のＤＣ−ＤＣコンバータの回路例である。
【図３】第２のＤＣ−ＤＣコンバータの回路例である。
【図４】制御回路内部における電圧の波形図である。
【図５】第２実施形態の制御回路である。
【発明を実施するための形態】
【００１１】
第１実施形態について説明する。１Ａは制御回路である。２は第１のカウンタ回路である。３は第２のカウンタ回路である。４は比較回路である。ＡＮＤ１はアンドゲート回路である。図２は第１のＤＣ−ＤＣコンバータである。図３は第２のＤＣ−ＤＣコンバータである。第１実施形態に例示するＤＣ−ＤＣコンバータシステムは、制御回路１Ａ、第１のＤＣ−ＤＣコンバータ（図２）、及び第２のＤＣ−ＤＣコンバータ（図３）を含む。
【００１２】
基本クロック（ＣＬＫ）が、ＤフリップフロップＦＦ１のクロック端子ＣＫ１に入力される。また、基本クロック（ＣＬＫ）は、アンドゲート回路ＡＮＤ１とＤフリップフロップＦＦ５のクロック端子ＣＫ５に入力される。
【００１３】
ＤフリップフロップＦＦ１の正論理出力端子Ｑ１は、ＤフリップフロップＦＦ２のクロック端子ＣＫ２、ナンドゲート回路ＮＡＮＤ１の入力端子、及び比較器４のイクスクルーシブオアゲート回路ＥＯＲ１の入力端子に接続されている。ＤフリップフロップＦＦ１の負論理出力端子ＸＱ１は、ＤフリップフロップＦＦ１のＤ端子Ｄ１に接続されている。
【００１４】
ＤフリップフロップＦＦ２の正論理出力端子Ｑ２は、ＤフリップフロップＦＦ３のクロック端子ＣＫ３、ナンドゲート回路ＮＡＮＤ１の入力端子、及び比較器４のイクスクルーシブオアゲート回路ＥＯＲ２の入力端子に接続されている。ＤフリップフロップＦＦ２の負論理出力端子ＸＱ２は、ＤフリップフロップＦＦ２のＤ端子Ｄ２に接続されている。
【００１５】
ＤフリップフロップＦＦ３の正論理出力端子Ｑ３は、ＤフリップフロップＦＦ４のクロック端子ＣＫ４、ナンドゲート回路ＮＡＮＤ１の入力端子、及び比較器４のイクスクルーシブオアゲート回路ＥＯＲ３の入力端子に接続されている。ＤフリップフロップＦＦ３の負論理出力端子ＸＱ３は、ＤフリップフロップＦＦ３のＤ端子Ｄ３に接続されている。
【００１６】
ＤフリップフロップＦＦ４の正論理出力端子Ｑ４は、ナンドゲート回路ＮＡＮＤ１の入力端子、及び比較器４のイクスクルーシブオアゲート回路ＥＯＲ４の入力端子に接続されている。イクスクルーシブオアゲート回路ＥＯＲ４の他の入力端子は接地されている。ＤフリップフロップＦＦ４の負論理出力端子ＸＱ４は、ＤフリップフロップＦＦ４のＤ端子Ｄ４に接続されている。
【００１７】
なお、ＤフリップフロップＦＦ１〜ＦＦ４は、カウンタ回路として機能する。ここでカウンタ回路とは、カウンタ回路に入力される基本クロック（ＣＬＫ）のクロック数をカウントする回路である。
【００１８】
ナンドゲート回路ＮＡＮＤ１の出力端子は、ＤフリップフロップＦＦ５のＤ端子Ｄ５に接続されている。ＤフリップフロップＦＦ５の正論理出力端子Ｑ５は、ＤフリップフロップＦＦ６のクロック端子ＣＫ６、及びＤフリップフロップＦＦ１〜ＦＦ４のプリセット端子ＰＲ１〜ＰＲ４に接続されている。
【００１９】
ＤフリップフロップＦＦ６の負論理出力端子ＸＱ６は、ＤフリップフロップＦＦ６のＤ端子Ｄ６に接続されている。ＤフリップフロップＦＦ６の正論理出力端子Ｑ６から第１クロック（ＣＬＫ１）が出力される。第１クロック（ＣＬＫ１）は、図２において後述する第１のＤＣ−ＤＣコンバータのＲＳフリップフロップＦＦのセット端子Ｓに入力される。
【００２０】
アンドゲート回路ＡＮＤ１の出力端子は、ＤフリップフロップＦＦ７のクロック端子ＣＫ７及びＤフリップフロップＦＦ１０のクロック端子ＣＫ１０に接続されている。ＤフリップフロップＦＦ７の正論理出力端子Ｑ７は、ＤフリップフロップＦＦ８のクロック端子ＣＫ８、ナンドゲート回路ＮＡＮＤ２の入力端子、及びイクスクルーシブオアゲート回路ＥＯＲ１の入力端子に接続されている。ＤフリップフロップＦＦ７の負論理出力端子ＸＱ７は、ＤフリップフロップＦＦ７のＤ端子Ｄ７に接続されている。
【００２１】
ＤフリップフロップＦＦ８の正論理出力端子Ｑ８は、ＤフリップフロップＦＦ９のクロック端子ＣＫ９、ナンドゲート回路ＮＡＮＤ２の入力端子、及びイクスクルーシブオアゲート回路ＥＯＲ２の入力端子に接続されている。ＤフリップフロップＦＦ８の負論理出力端子ＸＱ８は、ＤフリップフロップＦＦ８のＤ端子Ｄ８に接続されている。
【００２２】
ＤフリップフロップＦＦ９の正論理出力端子Ｑ９は、ナンドゲートＮＡＮＤ２の入力端子、及びイクスクルーシブオアゲート回路ＥＯＲ３の入力端子に接続されている。ＤフリップフロップＦＦ９の負論理出力端子ＸＱ９は、ＤフリップフロップＦＦ９のＤ端子Ｄ９に接続されている。
【００２３】
なお、ＤフリップフロップＦＦ７〜ＦＦ９も、ＤフリップフロップＦＦ１〜４と同様にカウンタ回路として機能する。
【００２４】
ナンドゲート回路ＮＡＮＤ２の出力端子は、ＤフリップフロップＦＦ１０のＤ端子Ｄ１０に接続されている。ＤフリップフロップＦＦ１０の正論理出力端子Ｑ１０は、ＤフリップフロップＦＦ１１のクロック端子ＣＫ１１、及びＤフリップフロップＦＦ７〜ＦＦ９のプリセット端子ＰＲ７〜ＰＲ９に接続されている。
【００２５】
ＤフリップフロップＦＦ１１の負論理出力端子ＸＱ１１は、ＤフリップフロップＦ１１のＤ端子Ｄ１１に接続されている。ＤフリップフロップＦ１１の正論理出力端子Ｑ１１から第２クロック（ＣＬＫ２）が出力される。
【００２６】
イクスクルーシブオアゲート回路ＥＯＲ１及びＥＯＲ２の出力端子は、イクスクルーシブオアゲート回路ＥＯＲ５の入力端子に接続されている。イクスクルーシブオアゲート回路ＥＯＲ３及びＥＯＲ４の出力端子は、イクスクルーシブオアゲート回路ＥＯＲ６の入力端子に接続されている。イクスクルーシブオアゲート回路ＥＯＲ５及びＥＯＲ６の出力端子は、イクスクルーシブオアゲート回路ＥＯＲ７の入力端子に接続されている。
【００２７】
イクスクルーシブオアゲート回路ＥＯＲ７の出力端子は、アンドゲート回路ＡＮＤ１の入力端子に接続される。また、イクスクルーシブオアゲート回路ＥＯＲ７の出力端子からは、一致信号（ＶＡ）が出力される。
【００２８】
ここで、ＤフリップフロップＦＦ１〜ＦＦ１１についての機能を説明する。ＤフリップフロップＦＦ１〜ＦＦ１１は、クロック端子ＣＫ１〜ＣＫ１１に入力される信号がローレベルからハイレベルに遷移する時に、その時点でＤ端子Ｄ１〜Ｄ１１に入力されている信号を正／負論理出力端子Ｑ１〜Ｑ１１／ＸＱ１〜ＸＱ１１に出力する。正論理出力端子Ｑ１〜Ｑ１１には、Ｄ端子Ｄ１〜Ｄ１１に入力されている信号と同じ論理レベルの信号が出力される。負論理出力端子ＸＱ１〜ＸＱ１１には、Ｄ端子Ｄ１〜Ｄ１１に入力されている信号とは相補の論理レベルの信号が出力される。また、プリセット端子ＰＲ１〜ＰＲ１１に入力される信号がハイレベルの場合に、ＤフリップフロップＦＦ１〜ＦＦ１１の正論理出力端子Ｑ１〜Ｑ１１から出力される信号がハイレベルにプリセットされる。
【００２９】
イクスクルーシブオアゲート回路ＥＯＲ１〜ＥＯＲ７についての機能を説明する。入力される信号の論理レベルが一致する場合に、ローレベルの信号を出力する。
【００３０】
次に、第１のＤＣ−ＤＣコンバータについて説明する。図２を参照されたい。
【００３１】
第１クロック（ＣＬＫ１）がＲＳフリップフロップＦＦのセット端子Ｓに入力される。ＲＳフリップフロップＦＦの出力端子Ｑは、ＮＭＯＳトランジスタＦＥＴ１のゲートに接続されている。ＲＳフリップフロップＦＦの反転出力端子ＸＱは、ＮＭＯＳトランジスタＦＥＴ２のゲートに接続されている。ＮＭＯＳトランジスタＦＥＴ１のドレイン端子には入力電圧（ＶＩＮ）が入力されている。ＮＭＯＳトランジスタＦＥＴ１のソース端子、ＮＭＯＳトランジスタＦＥＴ２のドレイン端子、センサ抵抗ＲＳの一端、及び増幅器ＡＭＰ１の非反転入力端子は、それぞれが接続されている。ＮＭＯＳトランジスタＦＥＴ２のソース端子は接地（ＧＮＤ）されている。センサ抵抗ＲＳの他端は、増幅器ＡＭＰ１の反転入力端子、及びコイルＬ１の一端に接続されている。コイルＬ１の他端から出力される電圧が出力電圧（ＶＯＵＴ）である。ここで、コイルＬ１に流れる電流をコイル電流（ＩＬ１）とする。また、増幅器ＡＭＰ１から出力される電圧をコイル電流変換電圧（ＶＳ）とする。
【００３２】
コイルＬ１の他端は、出力コンデンサＣ１の一端、及び抵抗素子Ｒ１の一端に接続されている。出力コンデンサＣ１の他端は接地（ＧＮＤ）されている。抵抗素子Ｒ１の他端は抵抗素子Ｒ２の一端に接続されている。抵抗素子Ｒ２の他端は接地（ＧＮＤ）されている。抵抗素子Ｒ１の他端と抵抗素子Ｒ２の一端との接続点は、誤差増幅器ＥＲＲ１の反転入力端子、及び抵抗素子Ｒ３の一端に接続されている。抵抗素子Ｒ３の他端はコンデンサＣ２の一端に接続されている。誤差増幅器ＥＲＲ１の非反転入力端子には、基準電圧（ＶＲＥＦ）が入力される。
【００３３】
誤差増幅器ＥＲＲ１の出力端子、コンデンサＣ２の他端、及び比較器ＣＭＰ１の反転入力端子は、それぞれが接続されている。ここで、誤差増幅器ＥＲＲ１から出力される電圧を設定電圧（Ｖ２）とする。設定電圧（Ｖ２）は、比較器ＣＭＰ１の反転入力端子に入力される。なお、比較器ＣＭＰ１の非反転入力端子には、増幅器ＡＭＰ１から出力されるコイル電流変換電圧（ＶＳ）が入力される。比較器ＣＭＰ１の出力端子はＲＳフリップフロップＦＦのリセット端子Ｒに接続されている。
【００３４】
なお、誤差増幅器ＥＲＲ１に並列に接続されている抵抗素子Ｒ３とコンデンサＣ２とは、位相補償回路として機能する。ＤＣ−ＤＣコンバータにおいて位相補償回路は、安定した帰還ループを形成する。位相補償回路がないことによりＤＣ−ＤＣコンバータが発振等の不安定な動作状態となる場合がある。ここで、位相補償回路に含まれるコンデンサＣ２の静電容量値を設計する上での理想とされる値は、ＤＣ−ＤＣコンバータがスイッチングする周波数に依存する。周波数が高くなるほど位相補償回路に含まれるコンデンサＣ２の静電容量値は小さな値となる。逆に、周波数が低くなるほど位相補償回路に含まれるコンデンサＣ２の静電容量値は大きな値となる。
【００３５】
また、ここで基準電圧（ＶＲＥＦ）は、出力電圧（ＶＯＵＴ）の設定値を決定する。出力電圧（ＶＯＵＴ）の設定値をＶＯＵＴＶ、抵抗素子Ｒ１の抵抗値をＲ１Ｖ、抵抗素子Ｒ２の抵抗値をＲ２Ｖ、基準電圧（ＶＲＥＦ）の電圧値をＶＲＥＦＶとすると、ＶＯＵＴＶ＝ＶＲＥＦＶ×（（Ｒ１Ｖ＋Ｒ２Ｖ）/Ｒ２Ｖ）となる。
【００３６】
次に第２のＤＣ−ＤＣコンバータについて説明する。図３を参照されたい。
【００３７】
第２のＤＣ−ＤＣコンバータは、第１のＤＣ−ＤＣコンバータに加えて、スイッチ素子ＳＷ１及びコンデンサＣ３を備えている。また、  第２のＤＣ−ＤＣコンバータは、第１のＤＣ−ＤＣコンバータに入力される第１クロック（ＣＬＫ１）に代えて、第２クロック（ＣＬＫ２）が入力される。以下の説明では、第２のＤＣ−ＤＣコンバータにおいて、第１のＤＣ−ＤＣコンバータと同一の箇所は同一の符号で表し、以下での説明を省略する。
【００３８】
第２のＤＣ−ＤＣコンバータにおいて、ＲＳフリップフロップＦＦのセット端子Ｓには第２クロック（ＣＬＫ２）が入力される。また、抵抗素子Ｒ３の一端に、スイッチ素子ＳＷ１の一端が接続されている。スイッチ素子ＳＷ１の他端は、コンデンサＣ３の一端が接続されている。コンデンサＣ３の他端は、コンデンサＣ２の他端に接続されている。なお、スイッチ素子ＳＷ１の制御端子には一致信号（ＶＡ）が入力される。
【００３９】
スイッチ素子ＳＷ１は、スイッチ素子ＳＷ１の制御端子に入力される一致信号（ＶＡ）がローレベルである時に導通する。スイッチ素子ＳＷ１の制御端子に入力される一致信号（ＶＡ）がハイレベルである時には非導通である。
【００４０】
次に第１実施形態の作用について説明する。
【００４１】
まずは、通常状態における第１のＤＣ−ＤＣコンバータの作用について説明する。なお、第２のＤＣ−ＤＣコンバータの作用も、第１のＤＣ−ＤＣコンバータと同様である。ただし、第２のＤＣ−ＤＣコンバータにおいては、ＲＳフリップフロップＦＦのセット端子Ｓ入力される信号は、第１クロック（ＣＬＫ１）ではなく、第２クロック（ＣＬＫ２）である。
【００４２】
第１クロック（ＣＬＫ１）がＲＳフリップフロップＦＦのセット端子Ｓに入力されると、ＲＳフリップフロップＦＦがセット状態となる。セット状態となったＲＳフリップフロップＦＦは、ＮＭＯＳトランジスタＦＥＴ１を導通、ＮＭＯＳトランジスタＦＥＴ２を非導通とする。ＮＭＯＳトランジスタＦＥＴ１が導通、ＮＭＯＳトランジスタＦＥＴ２が非導通となることにより、入力電圧（ＶＩＮ）から、ＮＭＯＳトランジスタＦＥＴ１とセンサ抵抗ＲＳを介して、コイルＬ１へとコイル電流（ＩＬ１）が流れる。コイルＬ１に流れるコイル電流（ＩＬ１）が増加することにより、出力電圧（ＶＯＵＴ）が増加する。
【００４３】
誤差増幅器ＥＲＲ１は、出力電圧（ＶＯＵＴ）を抵抗素子Ｒ１と抵抗素子Ｒ２とで分圧した電圧（Ｖ１）と、基準電圧（ＶＲＥＦ）とを比較する。そして、比較結果に応じて、誤差増幅器ＥＲＲ１は、調整電圧（Ｖ２）を出力する。出力電圧（ＶＯＵＴ）が増加するほどに調整電圧（Ｖ２）は低い電圧となる。逆に出力電圧（ＶＯＵT）が低下するほどに調整電圧（Ｖ２）は高い電圧となる。
【００４４】
調整電圧（Ｖ２）は、比較器ＣＭＰ１によって、センサ電圧（ＶＳ）と比較される。センサ電圧（ＶＳ）は、コイル電流（ＩＬ）がセンサ抵抗ＲＳと増幅器ＡＭＰ１とによって変換された電圧値である。センサ電圧（ＶＳ）が調整電圧（Ｖ２）より高電圧である場合に、比較器ＣＭＰ１はハイレベル信号を出力する。このハイレベル信号が、ＲＳフリップフロップＦＦのリセット端子Ｒに入力されると、ＲＳフリップフロップＦＦはリセット状態となる。リセット状態となったＲＳフリップフロップＦＦは、ＮＭＯＳトランジスタＦＥＴ１を非導通、ＮＭＯＳトランジスタＦＥＴ２を導通とする。
【００４５】
ＮＭＯＳトランジスタＦＥＴ１が非導通、ＮＭＯＳトランジスタＦＥＴ２が導通となることにより、コイルＬ１への電流経路は、入力電圧（ＶＩＮ）から接地（ＧＮＤ）に切り替えられる。これにより、コイル電流（ＩＬ）の電流値は減少に転ずる。ＲＳフリップフロップＦＦが、セット状態とリセット状態とを繰り返し、ＮＭＯＳトランジスタＦＥＴ１及びＮＭＯＳトランジスタＦＥＴ２の導通状態が交互に切り替わるように制御され、出力電圧（ＶＯＵT）が所定の電圧に維持される。
【００４６】
次に、第１実施形態における制御回路１Ａの作用について説明する。図４を参照されたい。図４は、制御回路内部における電圧波形図である。横軸は時間軸である。また、縦軸は電圧あるいは論理レベルである。
【００４７】
図４におけるＴ１時点を参照されたい。ＤフリップフロップＦＦ１のクロック端子ＣＫ１、ＤフリップフロップＦＦ５のクロック端子ＣＫ５に、ハイレベル遷移した基本クロック（ＣＬＫ）が入力され、更に、アンドゲート回路ＡＮＤ１を介して、ＤフリップフロップＦＦ７のクロック端子ＣＫ７、ＤフリップフロップＦＦ１０のクロック端子ＣＫ１０に、ハイレベル遷移した信号が入力される。これにより、ＤフリップフロップＦＦ５の正論理出力端子Ｑ５から出力される信号（ＣＬ５）の論理レベルがハイレベルに、ＤフリップフロップＦＦ１０の正論理出力端子Ｑ１０から出力される信号（ＣＬ１０）の論理レベルがハイレベルに遷移する。
【００４８】
正論理出力端子Ｑ５から出力されるハイレベルの信号（ＣＬ５）は、ＤフリップフロップＦＦ１〜ＦＦ４のプリセット端子ＰＲ１〜ＰＲ４に入力される。これにより、ＤフリップフロップＦＦ１〜ＦＦ４は初期状態にプリセットされる。ここで、初期状態とは、各々の正論理出力端子Ｑ１〜Ｑ４から出力される信号（ＣＬ１）〜（ＣＬ４）がハイレベルにセットされることである。
【００４９】
また、ローレベルの信号（ＣＬ５）は、ＤフリップフロップＦＦ６のクロック端子ＣＫ６にも入力される。ＤフリップフロップＦＦ６のクロック端子ＣＫ６に、Ｔ１時点でハイレベルの信号（ＣＬ５）が入力されることにより、ＤフリップフロップＦＦ６の正論理出力端子Ｑ６から出力される第１クロック（ＣＬＫ１）がハイレベルに遷移する。
【００５０】
ナンドゲート回路ＮＡＮＤ１に入力される信号（ＣＬ１）〜（ＣＬ４）の論理レベルがハイレベルになることに応じて、ナンドゲート回路ＮＡＮＤ１の出力はローレベルになる。これにより、ＤフリップフロップＦＦ５のＤ端子Ｄ５にローレベルの信号が入力される。ＤフリップフロップＦＦ５のクロック端子ＣＫ５に基本クロック（ＣＬＫ）の次サイクルのハイレベル信号が入力されることに応じて、ＤフリップフロップＦＦ５の正論理出力端子Ｑ５から出力される信号（ＣＬ５）は、ローレベルに遷移する。
【００５１】
同様に、正論理出力端子Ｑ１０から出力されるハイレベルの信号（ＣＬ１０）は、ＤフリップフロップＦＦ７〜ＦＦ９のプリセット端子ＰＲ９〜ＰＲ９に入力される。これにより、ＤフリップフロップＦＦ７〜ＦＦ９は初期状態にプリセットされる。ＤフリップフロップＦＦ７〜ＦＦ９の正論理出力端子Ｑ７〜Ｑ９から出力される信号（ＣＬ７）〜（ＣＬ９）がハイレベルにセットされる。
【００５２】
また、ハイレベル信号（ＣＬ１０）は、ＤフリップフロップＦＦ１１のクロック端子ＣＫ１１にも入力される。ＤフリップフロップＦＦ１１のクロック端子ＣＫ１１に、Ｔ１時点でハイレベルの信号（ＣＬ１０）が入力されることにより、ＤフリップフロップＦＦ１１の正論理出力端子Ｑ１１から出力される第２クロック（ＣＬＫ２）がハイレベルに遷移する。
【００５３】
ナンドゲート回路ＮＡＮＤ２に入力される信号（ＣＬ７）〜（ＣＬ９）の論理レベルがハイレベルになることに応じて、ナンドゲート回路ＮＡＮＤ２の出力はローレベルになる。これにより、ＤフリップフロップＦＦ１０のＤ端子Ｄ１０にローレベルの信号が入力される。ＤフリップフロップＦＦ１０のクロック端子ＣＫ１０に基本クロック（ＣＬＫ）の次サイクルのハイレベル信号が入力されることに応じて、ＤフリップフロップＦＦ１０の正論理出力端子Ｑ１０から出力される信号（ＣＬ１０）は、ローレベルに遷移する。
【００５４】
Ｔ１時以降は、基本クロック（ＣＬＫ）がＤフリップフロップＦＦ１のクロック端子ＣＫ１に入力されるごとに、カウンタ回路として機能しているＤフリップフロップＦＦ１〜ＦＦ４が、カウントダウンを行う。
【００５５】
ここで、カウントダウンとは、正論理出力端子Ｑ１から出力される信号（ＣＬ１）を最下位のビット信号とする、正論理出力端子Ｑ１〜Ｑ４から出力される信号（ＣＬ１）〜（ＣＬ４）からなる４ビット信号をカウントダウンする。Ｔ１時点で全ビットをハイレベルにプリセットして十進数表現で「１５」に初期化した後、基本クロック（ＣＬＫ）ごとに十進数値で「１」ずつ減ずる。
【００５６】
これは、カウンタ回路として機能しているＤフリップフロップＦＦ７〜ＦＦ９においても同様である。ＤフリップフロップＦＦ７の正論理出力端子Ｑ７から出力される信号（ＣＬ７）を最下位ビット信号とする、正論理出力端子Ｑ７〜Ｑ９から出力される信号（ＣＬ７）〜（ＣＬ９）からなる３ビット信号をカウントダウンする。Ｔ１時点で全ビットをハイレベルにプリセットして十進数表現で「７」に初期化した後、基本クロック（ＣＬＫ）ごとに十進数値で「１」ずつ減ずる。
【００５７】
第１のカウンタ回路２においてカウントダウンが行われ、ＤフリップフロップＦＦ１〜ＦＦ４の正論理出力端子Ｑ１〜Ｑ４から出力される信号（ＣＬ１）〜（ＣＬ４）が全てローレベルになる状態（十進数値で「０」）で、基本クロック（ＣＬＫ）がハイレベルに遷移すると、第１クロック（ＣＬＫ１）がローレベルに遷移する（図４中のＴ３）。
【００５８】
第２のカウンタ回路３においてカウントダウンが行われる場合も同様である。ＤフリップフロップＦＦ７〜ＦＦ９の正論理出力端子Ｑ７〜Ｑ９から出力される信号（ＣＬ７）〜（ＣＬ９）が全てローレベルになる状態（十進数値で「０」）で、基本クロック（ＣＬＫ）がハイレベルに遷移すると、第２クロック（ＣＬＫ２）がローレベルに遷移する（図４中のＴ４）。
【００５９】
第１および第２のカウント回路２、３のカウント値が「７」で一致した時点（図４におけるＴ２）以降は、第１および第２のカウント回路２、３は共に基本クロック（ＣＬＫ）ごとにカウントダウンが継続し、同じカウント値を維持したまま、カウント値が減ぜられていく。すなわち、正論理出力端子Ｑ１から出力される信号（ＣＬ１）と正論理出力端子Ｑ７から出力される信号（ＣＬ７）、正論理出力端子Ｑ２から出力される信号（ＣＬ２）と正論理出力端子Ｑ８から出力される信号（ＣＬ８）、及び正論理出力端子Ｑ３から出力される信号（ＣＬ３）と正論理出力端子Ｑ９から出力される信号（ＣＬ９）とは、ビット値の等しい状態が維持される。また、この場合、正論理出力端子Ｑ４から出力される信号（ＣＬ４）は、カウント値が「７」であることよりローレベルに維持される。比較回路４では、信号（ＣＬ１）と信号（ＣＬ７）、信号（ＣＬ２）と信号（ＣＬ８）、および信号（ＣＬ３）と信号（ＣＬ９）が、各々イクスクルーシブオア回路ＥＯＲ１〜ＥＯＲ３で比較されビット値が一致するとしてローレベルが出力される。更に、信号（ＣＬ４）と接地（ＧＮＤ）がイクスクルーシブオア回路ＥＯＲ４で比較されビット値が一致するとしてローレベルが出力される。これらの結果が、イクスクルーシブオア回路ＥＯＲ５〜ＥＯＲ７を経て、ローレベルの一致信号（ＶＡ）が出力される。
【００６０】
ローレベルの一致信号（ＶＡ）は、アンドゲート回路ＡＮＤ１と第２のＤＣ−ＤＣコンバータに含まれているスイッチ素子ＳＷ１の制御端子に入力される。アンドゲート回路ＡＮＤ１に入力されることによりアンドゲート回路ＡＮＤ１に入力される基本クロック（ＣＬＫ）をマスクする。一致信号（ＶＡ）がローレベルの期間には、ハイレベルの基本クロック（ＣＬＫ）は、第２のカウント回路３ではカウント動作は行われない。
【００６１】
一方、基本クロック（ＣＬＫ）が入力される第１のカウント回路２はカウント動作が継続する。従って、Ｔ２時点の次サイクルでは、第１のカウント回路２のカウント値は、「７」から「６」に減ずるところ、第２のカウント回路３のカウント値は、「７」に維持される。具体的には、本来なら基本クロック（ＣＬＫ）のハイレベル遷移に応じて信号（ＣＬ７）がハイレベルからローレベルに遷移するところ、ローレベルの一致信号（ＶＡ）により、信号（ＣＬ７）はハイレベルに維持される。
【００６２】
また、ローレベルの一致信号（ＶＡ）が第２のＤＣ−ＤＣコンバータに含まれるスイッチ素子ＳＷ１の制御端子に入力されると、スイッチ素子ＳＷ１が導通する。これにより、位相補償回路は、静電容量値が増加する。コンデンサＣ２に加えてコンデンサＣ３が接続され、位相補償回路に含まれるコンデンサが増加するからである。
【００６３】
次に、第１実施形態の効果について説明する。
【００６４】
第１および第２のカウント回路２、３のカウント値が一致することに応じて、一致信号（ＶＡ）がローレベルとされる。ローレベルの一致信号（ＶＡ）に応じて、基本クロック（ＣＬＫ）のハイレベル遷移が第２のカウント回路３に送られず、第２のカウント回路でのカウント動作は行われない。一方、基本クロック（ＣＬＫ）が直接入力されている第１のカウント回路２では、カウント動作が行われる。これにより、第１のカウント回路２でのカウント値に対して第２のカウント回路３でのカウント値が「１」小さな値となる。
【００６５】
これにより、第１および第２のカウント回路２、３のカウント値が一致した時点で、第２のカウント回路３のカウント動作を抑止して、第２のカウント回路３のカウント値を第１のカウント回路２のカウント値に対して「１」遅らせることとなる。各々のカウンタ回路のカウント値が初期値に戻るタイミングが、基本クロック（ＣＬＫ）の１サイクルずれる。第１のカウント回路２から第１クロック（ＣＬＫ１）の論理レベルが遷移するタイミングと、第２のカウント回路３から第２クロック（ＣＬＫ２）の論理レベルが遷移するタイミングとがずれる。第１のＤＣ−ＤＣコンバータと第２のＤＣ−ＤＣコンバータとの動作タイミングずれ、第１および第２のＤＣ−ＤＣコンバータが同時に動作することにより発生していたノイズを抑止することができる。
【００６６】
また、第２のカウント回路３でのカウント動作を抑止して第２クロック（ＣＬＫ２）の周期を長くする場合、この時点での第２のＤＣ−ＤＣコンバータの動作周期が長くなる。これに対応するため、第２のＤＣ−ＤＣコンバータに含まれる位相補償回路の静電容量値を増大する。動作周期が長い場合には、位相補償回路の乗数はより大きな値で動作が安定するためである。
【００６７】
したがって、一致信号（ＶＡ）がローレベルになり、第２のカウント回路３のカウント動作を抑止するタイミングで第２のＤＣ−ＤＣコンバータにおける位相補償回路の乗数を増大させる。これにより、安定動作に適合する位相補償回路の乗数とすることができる。
【００６８】
次に図５を参照し、第２実施形態について説明する。
【００６９】
第２実施形態の制御回路１Ｂは、第１実施形態制御回路１Ａにおけるアンドゲート回路ＡＮＤ１に代えて、遅延回路５を備えている。図５中、図１と同一の符号で記載した部分については、第１実施形態の制御回路１Ａと同様であり、以下の説明を省略する。
【００７０】
遅延回路５には、インバータゲート回路ＮＯＴ１、アンドゲート回路ＡＮＤ１、アンドゲート回路ＡＮＤ２、信号を遅延させる機能を有するバッファ回路Ｂ１〜Ｂ５、及びオアゲート回路ＯＲ１が含まれている。
【００７１】
比較器４のイクスクルーシブオアゲート回路ＥＯＲ７から出力される一致信号（ＶＡ）は、アンドゲート回路ＡＮＤ２、及びインバータゲート回路ＮＯＴ１に入力される。インバータゲート回路ＮＯＴ１の出力端子は、アンドゲートＡＮＤ１に入力される。また、アンドゲート回路ＡＮＤ１、ＡＮＤ２は、第２のカウント回路３のＤフリップフロップＦ１１の正論理出力端子Ｑ１１に接続されている。
【００７２】
アンドゲート回路ＡＮＤ１の出力端子は、バッファ回路Ｂ１〜Ｂ５を介してオアゲート回路ＯＲ１に接続されている。また、アンドゲート回路ＡＮＤ２の出力端子もオアゲート回路ＯＲ１に接続されている。オアゲート回路ＯＲ１から出力される信号が、第２クロック（ＣＬＫ２）である。
【００７３】
次に第２実施形態の作用について説明する。第２実施形態の作用は、第１実施形態の作用と類似しているのでここでは異なる作用についてのみ説明する。
【００７４】
第１のカウント回路２のカウント値と第２のカウント回路３のカウント値とが不一致であり一致信号（ＶＡ）がハイレベルの場合には、アンドゲート回路ＡＮＤ１がマスクされる。ＤフリップフロップＦ１１の正論理出力端子Ｑ１１から出力される信号の論理レベルに関わらず、アンドゲート回路ＡＮＤ１からローレベル信号が出力される。一方、ＤフリップフロップＦ１１の正論理出力端子Ｑ１１から出力される信号は、アンドゲート回路ＡＮＤ２を介してオアゲート回路ＯＲ１に入力される。オアゲート回路ＯＲ１から出力される第２クロック（ＣＬＫ２）として、ＤフリップフロップＦ１１の正論理出力端子Ｑ１１から出力される信号と同相の信号が出力される。
【００７５】
第１のカウント回路２のカウント値と第２のカウント回路３のカウント値とが一致して一致信号（ＶＡ）がローレベルの場合には、アンドゲート回路ＡＮＤ２がマスクされる。ＤフリップフロップＦ１１の正論理出力端子Ｑ１１から出力される信号の論理レベルに関わらず、アンドゲート回路ＡＮＤ２からローレベル信号が出力される。一方、ＤフリップフロップＦ１１の正論理出力端子Ｑ１１から出力される信号は、アンドゲート回路ＡＮＤ１、及びバッファ回路Ｂ１〜Ｂ５を介してオアゲート回路ＯＲ１に入力される。オアゲート回路ＯＲ１から出力される第２クロック（ＣＬＫ２）として、ＤフリップフロップＦ１１の正論理出力端子Ｑ１１からバッファ回路Ｂ１〜Ｂ５により遅延した信号が出力される。
【００７６】
これにより、第１のカウント回路２のカウント値と第２のカウント回路３のカウント値とが不一致の場合には、第２のカウント回路３から出力される信号が第２クロック（ＣＬＫ２）とされる。第１のカウント回路２のカウント値と第２のカウント回路３のカウント値とが一致の場合には、第２のカウント回路３から出力される信号が、バッファ回路Ｂ１〜Ｂ５により遅延される。この遅延時間により、第２クロック（ＣＬＫ２）の論理レベルの遷移タイミングが第１クロック（ＣＬＫ１）から遅れる。
【００７７】
第１のカウント回路２から第１クロック（ＣＬＫ１）の論理レベルが遷移するタイミングと、遅延回路５から第２クロック（ＣＬＫ２）の論理レベルが遷移するタイミングとがずれる。第１のＤＣ−ＤＣコンバータと第２のＤＣ−ＤＣコンバータとの動作タイミングずれ、第１および第２のＤＣ−ＤＣコンバータが同時に動作することにより発生していたノイズを抑止することができる。
【００７８】
ここで、比較器４のうち、イクスクルーシブオアゲート回路ＥＯＲ１〜ＥＯＲ３、ＥＯＲ５〜ＥＯＲ７は第１比較器の一例であり、イクスクルーシブオアゲート回路ＥＯＲ４、ＥＯＲ６〜ＥＯＲ７は第２比較器の一例である。また、アンドゲート回路ＡＮＤ１及び遅延回路５は調整回路の一例である。更に、アンドゲート回路ＡＮＤ１はマスク回路の一例である。
【００７９】
以上、詳細に説明したように、第１実施形態によれば、第１および第２のカウント回路２、３のカウント値が一致した時点で、第２のカウント回路３のカウント動作を抑止する。これにより、第１のカウント回路２から第１クロック（ＣＬＫ１）の論理レベルが遷移するタイミングと、第２のカウント回路３から第２クロック（ＣＬＫ２）の論理レベルが遷移するタイミングとをずらすことができる。
【００８０】
また、第２実施形態によれば、第１および第２のカウント回路２、３のカウント値が一致する場合に、遅延回路５により第２クロック（ＣＬＫ２）の出力を遅延する。これにより、第１のカウント回路２から第１クロック（ＣＬＫ１）の論理レベルが遷移するタイミングと、第２のカウント回路３から第２クロック（ＣＬＫ２）の論理レベルが遷移するタイミングとをずらすことができる。
【００８１】
第１クロック（ＣＬＫ１）と第２クロック（ＣＬＫ２）との論理レベルの遷移タイミングをずらすことで、第１のＤＣ−ＤＣコンバータと第２のＤＣ−ＤＣコンバータとの動作タイミングをずらすことができる。第１および第２のＤＣ−ＤＣコンバータが同時に動作することにより発生していたノイズを抑止することができる。
【００８２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００８３】
例えば、第１実施形態では、第１および第２のカウント回路２、３が十進数「７」でカウント値が一致する場合、直ちに第２のカウント回路への基本クロック（ＣＬＫ）の入力をマスクしてカウント動作を抑止するとして説明した。しかしながら、本願はこれに限定されるものではない。第１および第２クロック（ＣＬＫ１）、（ＣＬＫ２）の論理レベルが遷移する前のタイミングにカウント動作を抑止することでも同様の作用効果を奏する。カウント値「６」〜「０」の検出に応じてカウント動作を抑止してやればよい。
【００８４】
また、位相補償回路における静電容量値を切り替えについては、第２実施形態に適用することができることは言うまでもない。
【００８５】
また、第１実施形態における、バッファ回路Ｂ１〜Ｂ５による遅延時間は、基本クロック（ＣＬＫ）の周期の範囲内であって、第１および第２のＤＣ−ＤＣコンバータの同時動作が回避されるタイミングであればよい。ここで、同時動作が回避されるタイミングとは、第１および第２のＤＣ−ＤＣコンバータにより発生するノイズが許容範囲内のレベルとなる動作タイミングである。
【００８６】
第1、第２のＤＣ−ＤＣコンバータについては、図２、３に示す回路の他、以下に示す回路上の変形をしてもよい。すなわち、ＮＭＯＳトランジスタＦＥＴ１に代えてＰＭＯＳトランジスタを使用することもできる。また、センサ抵抗ＲＳを、ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２の接続点とコイルＬ１との間に挿入することに代えて、ＮＭＯＳトランジスタＦＥＴ１あるいはこれに代わるＰＭＯＳトランジスタと同じ導電型のＭＯＳトランジスタを介して、入力電圧（ＶＩＮ）と接地（ＧＮＤ）との間に備えてもよい。また、センス抵抗ＲＳにより検出された信号をスロープ補償回路を介して比較器ＣＭＰ１に入力するものとすることもできる。また、ＲＳフリップフロップＦＦの出力端子Ｑ、反転出力端子ＸＱと、ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２との間には、ドライバ回路を備えるものとすることもできる。
【符号の説明】
【００８７】
１Ａ、１Ｂ      制御回路
２      第１のカウンタ回路
３      第２のカウンタ回路
４      比較回路
５      遅延回路
ＦＦ１〜ＦＦ１１      Ｄフリップフロップ
ＳＷ１      スイッチ素子
【図１】
2011036102.tif 000003
【図２】
2011036102.tif 000004
【図３】
2011036102.tif 000005
【図４】
2011036102.tif 000006
【図５】
2011036102.tif 000007