(57)【要約】【課題】面内の大きな特性の揺らぎ（面内分布）の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去することを可能にする。【解決手段】電荷検出部（ＦＤ部）に保持、もしくは、蓄積されている信号電荷を信号レベルＶsigとして読み出し、次いで、ＦＤ部４２を所定電位にリセットして当該所定電位をリセットレベルＶrstとして読み出すＤＤＳ駆動において、単位画素から先に読み出される信号レベルＶsigをＡＤ変換回路２３の変換可能な入力電圧範囲の基準電圧として用いる。そして、信号レベルＶsig及びリセットレベルＶrstが入力電圧範囲内に入るように基準電圧を調整した状態でＡＤ変換を行うようにする。【選択図】図１１
2011229120.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部、及び、当該光電変換部で光電変換された電荷を検出する電荷検出部を有する単位画素が配置されてなる画素アレイ部と、
前記単位画素の信号を第１の信号及び第２の信号として２回に分けて読み出す駆動を行う駆動部と、
前記単位画素から先に読み出される前記第１の信号を、処理可能な入力電圧範囲の基準電圧として用い、前記第１の信号及び前記第２の信号が前記入力電圧範囲内に入るように前記基準電圧を調整した状態で前記第１の信号及び前記第２の信号に対して信号処理を施す信号処理部と
を備えた固体撮像装置。
【請求項２】
前記第１の信号は、前記電荷検出部に蓄積あるいは保持された信号電荷に基づく信号であり、
前記第２の信号は、前記電荷検出部をリセットしたときのリセット電位に基づく信号である
請求項１に記載の固体撮像装置。
【請求項３】
前記駆動部は、
前記基準電圧を設定するために先ず前記第１の信号を読み出し、
しかる後、前記電荷検出部をリセットして前記第２の信号を読み出す
請求項２に記載の固体撮像装置。
【請求項４】
前記信号処理部は、
前記第１の信号と前記第２の信号との差分をとる
請求項２に記載の固体撮像装置。
【請求項５】
前記第１の信号は、前記電荷検出部をリセットしたときのリセット電位に基づく信号であり、
前記第２の信号は、前記電荷検出部に蓄積あるいは保持された信号電荷に基づく信号である
請求項１に記載の固体撮像装置。
【請求項６】
前記駆動部は、
前記基準電圧を設定するために先ず前記第１の信号を読み出し、
しかる後、前記第１の信号、前記第２の信号の順に読み出す
請求項５に記載の固体撮像装置。
【請求項７】
前記信号処理部は、
前記第１の信号と前記第２の信号との差分をとる
請求項６に記載の固体撮像装置。
【請求項８】
前記駆動部は、
前記基準電圧を設定するために先ず前記電荷検出部に蓄積あるいは保持された信号電荷に基づく信号を読み出し、しかる後、前記電荷検出部をリセットしてそのリセット電位に基づく信号を読み出す第１の駆動と、
前記基準電圧を設定するために先ず前記電荷検出部をリセットしたときのリセット電位に基づく信号を読み出し、しかる後、当該リセット電位に基づく信号、前記電荷検出部に蓄積あるいは保持された信号電荷に基づく信号の順に読み出す第２の駆動と
を選択的に実行可能である
請求項１に記載の固体撮像装置。
【請求項９】
前記信号処理部は、
前記電荷検出部に蓄積あるいは保持された信号電荷に基づく信号と、前記電荷検出部のリセット電位に基づく信号との差分をとる
請求項８に記載の固体撮像装置。
【請求項１０】
前記信号処理部は、前記単位画素で得られるアナログ信号をデジタル信号に変換するアナログ−デジタル変換回路を有し、
前記基準電圧は、前記アナログ−デジタル変換回路の変換可能な入力電圧範囲の基準となる電圧である
請求項８に記載の固体撮像装置。
【請求項１１】
前記アナログ−デジタル変換回路は、
前記単位画素で得られるアナログ信号と傾斜状波形の参照信号とを比較する比較器と、
前記第１の駆動の際に、前記比較器の２つの入力端に所定の初期電圧を与えることによって前記第１の信号及び前記第２の信号が前記入力電圧範囲内に入るように前記基準電圧の初期設定を行う設定回路とを有する
請求項１０に記載の固体撮像装置。
【請求項１２】
前記アナログ−デジタル変換回路において、前記第１の駆動の際に、前記第２の駆動時の初期設定と同じ初期設定を行うことによって前記比較器の後段の回路部の動作点を前記第１の駆動時と前記第２の駆動時とで同じにし、しかる後、前記設定回路による初期設定を行う
請求項１１に記載の固体撮像装置。
【請求項１３】
前記後段の回路部は、前記比較器の出力電圧に応じた電流値に基づく電圧値を記憶する
請求項１２に記載の固体撮像装置。
【請求項１４】
前記傾斜状波形の参照信号を生成する参照信号生成部は、前記設定回路によって設定された前記基準電圧に対応して前記傾斜状波形の初期値を設定する
請求項１１に記載の固体撮像装置。
【請求項１５】
前記設定回路は、前記比較器の２つの入力端に対して前記所定の初期電圧を選択的に与える２つのトランジスタによって構成される
請求項１１に記載の固体撮像装置。
【請求項１６】
前記信号処理部は、前記単位画素からアナログ信号で出力される前記信号レベル及び前記リセットレベルを増幅するアンプ回路であり、
前記基準電圧は、前記アンプ回路の増幅可能な入力電圧範囲の基準となる電圧である
請求項８に記載の固体撮像装置。
【請求項１７】
前記信号処理部は、
一方の入力端に初期電圧が与えられる反転増幅器と、
前記反転増幅器の他方の入力端に接続される入力容量と、
前記反転増幅器の他方の入力端と出力端との間に接続される帰還容量と、
前記反転増幅器の出力電圧の初期値を所定の初期電圧にすることによって前記第１の信号及び前記第２の信号が前記入力電圧範囲内に入るように前記基準電圧を設定する設定回路とを有する
請求項１６に記載の固体撮像装置。
【請求項１８】
前記設定回路は、前記反転増幅器の帰還ループを開放状態にするトランジスタと、当該帰還ループが開放状態にあるときに、前記帰還容量に対して前記所定の初期電圧を与えるトランジスタとによって構成される
請求項１７に記載の固体撮像装置。
【請求項１９】
光電変換部、及び、当該光電変換部で光電変換された電荷を検出する電荷検出部を有する単位画素が配置されてなり、
前記単位画素の信号を第１の信号及び第２の信号として２回に分けて読み出す固体撮像装置の信号処理に当たって、
前記単位画素から先に読み出される前記第１の信号を、前記第１の信号及び前記第２の信号を処理する信号処理部の処理可能な入力電圧範囲の基準電圧として用い、
前記第１の信号及び前記第２の信号が前記入力電圧範囲内に入るように前記基準電圧を調整した状態で前記第１の信号及び前記第２の信号に対して前記信号処理部によって信号処理を施す
固体撮像装置の信号処理方法。
【請求項２０】
光電変換部、及び、当該光電変換部で光電変換された電荷を検出する電荷検出部を有する単位画素が配置されてなる画素アレイ部と、
前記単位画素の信号を第１の信号及び第２の信号として２回に分けて読み出す駆動を行う駆動部と、
前記単位画素から先に読み出される前記第１の信号を、処理可能な入力電圧範囲の基準電圧として用い、前記第１の信号及び前記第２の信号が前記入力電圧範囲内に入るように前記基準電圧を調整した状態で前記第１の信号及び前記第２の信号に対して信号処理を施す信号処理部と
を備えた固体撮像装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置、固体撮像装置の信号処理方法、及び、電子機器に関する。
【背景技術】
【０００２】
光電変換部、電荷検出部、及び、光電変換部で蓄積された電荷を電荷検出部へ転送する転送ゲート部を含む単位画素によって構成される固体撮像装置では、一般的に、リセット動作時のノイズを除去するために、相関二重サンプリングによるノイズ除去処理が行わる。以下では、電荷検出部をＦＤ（フローティング・ディフュージョン）部と記述する。ノイズ除去処理の方式としては、デジタル信号処理にて実行する方式と、アナログ信号処理にて実行する方式とがある。
【０００３】
ノイズ除去処理を例えばデジタル信号処理にて実行する固体撮像装置として、単位画素の行列状の配列に対して列毎にＡＤＣ(Analog-Digital Converter；アナログ−デジタル変換回路）を配置してなる列並列ＡＤＣ搭載の固体撮像装置が知られている（例えば、特許文献１参照）。
【０００４】
列並列ＡＤＣ搭載の固体撮像装置では、最初に読み出されるリセットレベルＶrstをＡＤ変換回路の基準電圧Ｖzrとして設定し、当該基準電圧Ｖzrを用いてリセットレベルＶrst及び信号レベルＶsigをＡＤ変換するようにしている。すなわち、基準電圧ＶzrをリセットレベルＶrstと等しくすることで、リセットレベルＶrstがノイズによって変動しても、信号電荷による画素の出力振幅|Ｖsig−Ｖrst|を安定してＡＤ変換回路の入力電圧範囲に収めることが可能となる。
【０００５】
ＡＤ変換回路の基準電圧Ｖzrは、一般的に、ＡＤ変換回路の入力電圧範囲に対して十分小さい範囲でしか調整できない。従って、ＡＤ変換回路の基準電圧Ｖzrとしては、リセットレベルＶrstのように、ばらつきの幅が安定して限られている信号が好ましい。逆に、信号レベルＶsigのように入射光量によって電圧が大きく振幅する信号は、ＡＤ変換回路の基準電圧Ｖzrとしては適さない。
【０００６】
上述した列並列ＡＤＣ搭載の固体撮像装置のように、従来の固体撮像装置におけるノイズ除去処理では、最初にリセットレベルＶrstを読み出し、当該リセットレベルＶrstの直後に信号レベルＶsigを読み出すことが前提となっている。一方で、リセットレベルＶrstを信号レベルＶsigの直前に読み出すことができない固体撮像装置では、ある単位画素の信号レベルＶsigをＡＤ変換する前に同一画素から基準電圧Ｖzrを取得することができない。
【０００７】
リセットレベルＶrstを信号レベルＶsigの直前に読み出すことができない固体撮像装置としては、次のようなものを例に挙げることができる。例えば、全画素一括の露光を実現すべく、光電変換部で発生した電荷を全画素同時にＦＤ部へ転送し、当該ＦＤ部で信号電荷が保持された状態から、順次読み出し動作を実行するグローバル露光機能を持つＣＭＯＳイメージセンサが挙げられる（例えば、特許文献２参照）。
【０００８】
他にも、リセットレベルＶrstを信号レベルＶsigの直前に読み出すことができない固体撮像装置として、光電変換部から転送される光電荷を電荷検出部とは別に保持するメモリ部を有するＣＭＯＳイメージセンサ（例えば、特許文献３参照）が挙げられる。更に、ＰＮ接合で発生した光電荷を直接増幅トランジスタによって読み出すＣＭＯＳイメージセンサ（例えば、非特許文献１参照）や、有機光電変換膜を用いたイメージセンサ（例えば、特許文献４参照）などが挙げられる。
【０００９】
固体撮像装置においては、全画素一括での転送、あるいは露光開始時などにＦＤ部が一旦リセットされており、信号を読み出すタイミングでは既にＦＤ部に信号電荷が蓄積、あるいは保持されていることになる。このため、増幅トランジスタの閾値ばらつき等の固定パターンノイズを除去するには、図４４に示すように、信号レベルＶsigを読み出した後、ＦＤ部を所定電位に設定して、当該所定電位をリセットレベルＶrstとして読み出す必要がある。
【００１０】
しかし、全画素一括露光のために信号電荷がＦＤ部へ保持された状態で信号読み出しが実行される固体撮像装置や、ＦＤ部へ直接信号電荷が蓄積されて信号読み出しが実行される固体撮像装置では、信号レベルＶsigを読み出す直前にＦＤ部を所定電位に設定することができない。この場合、信号レベルをＡＤ変換する際の基準電圧を取得することができないため、外部印加や抵抗アレイ等で所定電圧を発生させ、当該所定電圧をＡＤ変換回路に基準電圧として供給するようにしている（例えば、特許文献５参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−３４００４４号公報
【特許文献２】特開２００１−２３８１３２号公報
【特許文献３】特開２００９−０２０１７６号公報
【特許文献４】特開２００８−２２８２６５号公報
【特許文献５】特開２００６−０２０１７６号公報
【非特許文献】
【００１２】
【非特許文献１】“128X128 CMOS PHOTODIODE-TYPE ACTIVE PIXEL,SENSOR WITH ON-CHIP TIMING,CONTROL AND SIGNAL CHAINELECTRONICS”SPIE,vol.2415,Charge-Coupled Devices and Solid State Optical Sensors V,paper no.34(1995)
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、リセットレベルには増幅トランジスタの閾値ばらつき等により、単位画素間でのばらつきだけでなく、単位画素の２次元配列における面内での空間的に大きな特性の揺らぎ（面内分布）による差異や、動作時の温度変化による経時変化が存在する。従って、リセットレベルに対して十分なマージンを確保する必要があるため、実際に取得すべき信号電荷の画素出力振幅に対して、これらの変動を加味した電圧範囲に、ＡＤ変換回路の変換可能な入力電圧範囲を拡大する必要がある。
【００１４】
図４５に、リセットレベルの縦方向（列方向、即ち、画素列の画素の配列方向）の面内分布の一例を示す。リセットレベルの隣接画素間における差異の他に、面内で大きな特性の揺らぎ（面内分布）が存在する。図４６に示すように、一定電圧を基準電圧として印加する場合、画素によって大きな誤差を発生するため、ＡＤ変換回路の入力電圧範囲を拡大する必要がある。
【００１５】
例えば、図４７は、信号振幅が最大−１Ｖである場合の、基準電圧に対するリセットレベル及び最大振幅時の信号レベルを示している。この場合は、リセットレベルから信号レベルまでの信号振幅がＰｅａｋ-ｔｏ-Ｐｅａｋで１Ｖであるのに対して、２Ｖ程度のＡＤ変換可能な入力電圧範囲が必要となる。更に、温度変化によってリセットレベルが上下に変動した場合、基準電圧は一定値であるため、図４８に示すように、更に入力電圧範囲を拡大する必要がある。
【００１６】
先述した、外部印加や抵抗アレイ等で所定電圧を発生させ、当該所定電圧をＡＤ変換回路に基準電圧として供給する従来技術では、基準電圧とリセットレベルとの相関が低いため、ＡＤ変換可能な入力電圧範囲が低下するという問題がある。更に、リセットレベルの画素ばらつきの面内分布や温度依存性などによっても、ＡＤ変換可能な入力電圧範囲が低下するという問題がある。
【００１７】
ここでは、ノイズ除去処理をデジタル信号処理にて実行する固体撮像装置において、ＡＤ変換回路の基準電圧の設定について説明したが、上述した問題点はデジタル信号処理の場合に限られるものではない。すなわち、基準電圧を用いて単位画素からのアナログ信号に対して信号処理を行う固体撮像装置（その詳細については後述する）においても、デジタル信号処理の場合と同様のことが言える。
【００１８】
そこで、本開示は、面内の大きな特性の揺らぎ（面内分布）の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去することが可能な固体撮像装置、当該固体撮像装置の信号処理方法、及び、当該固体撮像装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本開示では、
光電変換部、及び、当該光電変換部で光電変換された電荷を検出する電荷検出部を有する単位画素が配列されてなり、
前記単位画素の信号を第１の信号及び第２の信号として２回に分けて読み出す固体撮像装置において、
前記単位画素から先に読み出される前記第１の信号を、前記第１の信号及び前記第２の信号を処理する信号処理部の処理可能な入力電圧範囲の基準電圧として用い、
前記第１の信号及び前記第２の信号が前記入力電圧範囲内に入るように前記基準電圧を調整した状態で前記第１の信号及び前記第２の信号に対して前記信号処理部によって信号処理を施す
構成を採っている。
【００２０】
単位画素から先に読み出される第１の信号を信号処理部の処理可能な入力電圧範囲の基準電圧として用いる。このとき、第１の信号が電荷検出部に蓄積、もしくは、保持された信号電荷に基づく信号、即ち、信号レベルである場合は、当該信号レベルを基準電圧として用いることになる。また、第１の信号が電荷検出部をリセットしたときのリセット電位に基づく信号、即ち、リセットレベルである場合は、当該リセットレベルを基準電圧として用いることになる。
【００２１】
先に読み出される第１の信号を基準電圧として設定した後、当該基準電圧を第１，第２の信号が、信号処理部の処理可能な入力電圧範囲内に入るように調整する。この基準電圧の調整により、第１，第２の信号が入力電圧範囲内に入った状態でこれら第１，第２の信号に対して信号処理を実行することが可能になる。従って、先に読み出される第１の信号が信号レベルの場合、リセットレベルの場合のいずれの場合にも、処理対象の画素の信号を用いて基準電圧を設定した上で、第１，第２の信号に対して確実に信号処理を施すことができることとなる。
【発明の効果】
【００２２】
本開示によれば、処理対象の画素の信号を用いて基準電圧を設定することで、別途生成した所定電圧を用いて基準電圧を設定する場合のような、面内の大きな特性の揺らぎ（面内分布）の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去できる。これにより、画素の出力振幅に対して、信号処理部の処理可能な入力電圧範囲に必要なマージンを低減することが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本開示の第１実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図２】単位画素の構成の一例を示す回路図である。
【図３】リセットレベル、信号レベルの順で読み出す場合の相関二重サンプリング動作の説明に供するタイミング波形図である。
【図４】先に読み出されるリセットレベルをＡＤ変換回路の基準電圧として設定する場合の動作説明に供するタイミング波形図である。
【図５】ＡＤ変換回路の入力段を構成する比較器の従来構成についての説明図であり、（Ａ）は比較器の構成例を、（Ｂ）は比較器の動作範囲をそれぞれ示している。
【図６】ＣＤＳ駆動時の比較器の内部ノードの電圧、及び、そのときの動作範囲を示す図である。
【図７】ＤＤＳ駆動時の低照度時の比較器の内部ノードの電圧、及び、そのときの動作範囲を示す図である。
【図８】ＤＤＳ駆動時の高照度時の比較器の内部ノードの電圧、及び、そのときの動作範囲を示す図である。
【図９】参照信号Ｖrefの傾斜を上下逆にした場合の比較器の動作範囲についての説明に供する図であり、（Ａ）は低照度時、（Ｂ）は高照度時をそれぞれ示している。
【図１０】ＰＭＯＳ入力の場合の比較器の構成についての説明図であり、（Ａ）はＰＭＯＳ入力の比較器の構成例を、（Ｂ）はＰＭＯＳ入力の比較器の動作範囲をそれぞれ示している。
【図１１】ＡＤ変換回路の基準電圧を調整する機能を備えた、実施例１に係る比較器についての説明図であり、（Ａ）は当該比較器の構成例を、（Ｂ）は当該比較器の動作範囲をそれぞれ示している。
【図１２】ＤＤＳ駆動とＣＤＳ駆動を交互に行う場合の、ＤＤＳ駆動の際の低照度時の場合の駆動波形を示す波形図である。
【図１３】ＤＤＳ駆動とＣＤＳ駆動を交互に行う場合の、ＤＤＳ駆動の際の高照度時の場合の駆動波形を示す波形図である。
【図１４】初期電圧設定回路をＰＭＯＳトランジスタによって構成する場合の、実施例１に係る比較器についての説明図であり、（Ａ）は当該比較器の構成例を、（Ｂ）は当該比較器の動作範囲をそれぞれ示している。
【図１５】第１実施形態の実施例１に係る比較器の回路動作の説明に供するタイミング波形図である。
【図１６】ＡＤ変換回路の内部の基準電圧Ｖouti，Ｖrefiを調整する機能を備えた、実施例２に係る比較器の構成例を示す回路図である。
【図１７】実施例２に係る比較器における制御信号ｘΦR、制御信号ｘΦRlk、制御信号Φext、制御信号Φextlk、傾斜状波形の参照信号Ｖref、及び、信号電圧Ｖoutの各波形を示すタイミング波形図である。
【図１８】実施例２に係る比較器の作用、効果の説明に供するチャネル長及びインジェクション量についての説明図である。
【図１９】比較回路部の後段に記憶回路部を有する、実施例３に係る比較器の構成例を示す回路図である。
【図２０】実施例３に係る比較器の第１駆動例の動作説明に供するタイミング波形図である。
【図２１】実施例３に係る比較器の第２駆動例の動作説明に供するタイミング波形図である。
【図２２】参照信号ＶrefのスロープについてＣＤＳ駆動とＤＤＳ駆動で同じ勾配にした場合の駆動の説明に供するタイミング波形図である。
【図２３】参照信号ＶrefのスロープについてＤＤＳ駆動側をＣＤＳ駆動側に比べて急勾配にした場合の駆動の説明に供するタイミング波形図である。
【図２４】ＣＤＳ駆動時のカウンタ部の動作説明に供するタイミング波形図である。
【図２５】ＣＤＳ駆動の低照度時のカウント動作についての説明図である。
【図２６】ＣＤＳ駆動の高照度時のカウント動作についての説明図である。
【図２７】ＤＤＳ駆動時のカウンタ部の動作説明に供するタイミング波形図である。
【図２８】ＤＤＳ駆動の低照度時のカウント動作についての説明図である。
【図２９】ＤＤＳ駆動の高照度時のカウント動作についての説明図である。
【図３０】本開示の第２実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図３１】カラムアンプ回路の従来構成を示す回路図である。
【図３２】従来構成に係るカラムアンプ回路の出力信号の動作範囲を示す図である。
【図３３】従来構成の係るカラムアンプ回路を用いてＤＤＳ駆動を行った場合の出力波形を示す波形図である。
【図３４】第２実施形態の実施例１に係るカラムアンプ回路についての説明図であり、（Ａ）はカラムアンプ回路の構成例を、（Ｂ）はカラムアンプ回路の動作範囲をそれぞれ示している。
【図３５】第２実施形態の実施例１に係るカラムアンプ回路の各部位の信号波形を示す波形図である。
【図３６】第２実施形態の実施例２に係るカラムアンプ回路の構成の一例を示す回路図である。
【図３７】第２実施形態の実施例２に係るカラムアンプ回路を有するＣＭＯＳイメージセンサの動作説明に供するタイミング波形図である。
【図３８】他の画素例１に係る単位画素の一例を示す構成図である。
【図３９】他の画素例２に係る単位画素の一例を示す構成図である。
【図４０】他の画素例２に係る単位画素を有し、グローバルシャッタ機能を持った固体撮像装置の動作の説明に供するタイミング波形図である。
【図４１】他の画素例３に係る単位画素の一例を示す構成図である。
【図４２】他の画素例３に係る単位画素を有し、グローバルシャッタ機能を持った固体撮像装置の動作の説明に供するタイミング波形図である。
【図４３】本開示に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。
【図４４】固定パターンノイズを除去するには、信号レベルを読み出した後リセットレベルを読み出す必要があることについての説明に供する図である。
【図４５】リセットレベルの縦方向の面内分布の一例を示す図である。
【図４６】一定電圧を基準電圧として印加する場合、ＡＤ変換回路の入力電圧範囲を拡大する必要があることについての説明に供する図である。
【図４７】信号振幅が最大−１Ｖである場合の、基準電圧に対するリセットレベル及び最大振幅時の信号レベルを示す図である。
【図４８】温度変化によってリセットレベルが上下に変動した場合、入力電圧範囲を拡大する必要があることについての説明に供する図である。
【発明を実施するための形態】
【００２４】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。尚、説明は以下の順序で行う。
１．第１実施形態（カラムＡＤ変換回路の例）
１−１．システム構成
１−２．画素構成
１−３．相関二重サンプリングによるノイズ除去処理
１−４．従来技術の説明
１−５．第１実施形態の前提となる構成
１−６．第１実施形態の特徴とする事項
２．第２実施形態（カラムアンプ回路の例）
２−１．システム構成
２−２．第２実施形態の特徴とする事項
３．他の画素構成
４．変形例
５．電子機器（撮像装置の例）
【００２５】
＜１．第１実施形態＞
［１−１．システム構成］
図１は、本開示の第１実施形態に係る固体撮像装置、例えばＸ−Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
【００２６】
図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０Aは、単位画素１１が行列状に２次元配置されてなる画素アレイ部１２と、当該画素アレイ部１２の各画素１１を駆動する周辺の駆動系及び信号処理系を有する。本例では、周辺の駆動系や信号処理系として、例えば、行走査部１３、カラム処理部１４A、参照信号生成部１５、列走査部１６、水平出力線１７、及び、タイミング制御部１８が設けられている。これらの駆動系及び信号処理系は、画素アレイ部１２と同一の半導体基板（チップ）１９上に集積されている。
【００２７】
このシステム構成において、タイミング制御部１８は、マスタークロックＭＣＫに基づいて、行走査部１３、カラム処理部１４A、参照信号生成部１５、及び、列走査部１６などの動作の基準となるクロック信号や制御信号などを生成する。タイミング制御部１８で生成されたクロック信号や制御信号などは、行走査部１３、カラム処理部１４A、参照信号生成部１５、及び、列走査部１６などに対してそれらの駆動信号として与えられる。
【００２８】
画素アレイ部１２は、受光した光量に応じた光電荷を生成し、かつ、蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）１１が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向／横方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向／縦方向）を言う。
【００２９】
この画素アレイ部１２において、行列状の画素配置に対して、画素行毎に行制御線２１（２１-1〜２１-n）が行方向に沿って配線され、画素列ごとに列信号線２２（２２-1〜２２-m）が列方向に沿って配線されている。行制御線２１は、単位画素１１から読み出す際の制御を行うための制御信号を伝送する。図１では、行制御線２１について１本の配線として示しているが、１本に限られるものではない。行制御線２１-1〜２１-nの各一端は、行走査部１３の各行に対応した各出力端に接続されている。
【００３０】
行走査部１３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１２の各画素１１を全画素同時あるいは行単位等で駆動する。すなわち、行走査部１３は、当該行走査部１３を制御するタイミング制御部１８と共に、画素アレイ部１２の各画素１１を駆動する駆動部を構成している。この行走査部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００３１】
読出し走査系は、単位画素１１から信号を読み出すために、画素アレイ部１２の単位画素１１を行単位で順に選択走査する。単位画素１１から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００３２】
この掃出し走査系による掃出し走査により、読出し行の単位画素１１の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系によって不要電荷を掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００３３】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素１１における光電荷の露光期間となる。
【００３４】
カラム処理部１４Aは、例えば、画素アレイ部１２の画素列毎、即ち、列信号線２２（２２-1〜２２-m）毎に１対１の対応関係をもって設けられたＡＤ（アナログ−デジタル）変換回路２３（２３-1〜２３-m）を有する。ＡＤ変換回路２３（２３-1〜２３-m）は、画素アレイ部１２の各単位画素１１から画素列毎に出力されるアナログ信号（画素信号）をデジタル信号に変換する。
【００３５】
参照信号生成部１５は、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形（傾斜状の波形）の参照信号Ｖrefを生成する。参照信号生成部１５については、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。尚、参照信号生成部１５としては、ＤＡＣ回路を用いた構成のものに限られるものではない。
【００３６】
参照信号生成部１５は、タイミング制御部１８から与えられる制御信号ＣＳ1による制御の下に、当該タイミング制御部１８から与えられるクロックＣＫに基づいてランプ波の参照信号Ｖrefを生成する。そして、参照信号生成部１５は、生成した参照信号Ｖrefをカラム処理部１５のＡＤ変換回路２３-1〜２３-mに対して供給する。
【００３７】
ＡＤ変換回路２３-1〜２３-mは全て同じ構成となっている。ここでは、ｍ列目のＡＤ変換回路２３-mを例に挙げて説明するものとする。ＡＤ変換回路２３-mは、比較器３１、カウント部である例えばアップ／ダウンカウンタ（図中、「Ｕ／ＤＣＮＴ」と記している）３２、転送スイッチ３３、及び、メモリ装置３４を有する構成となっている。
【００３８】
比較器３１は、画素アレイ部１２のｎ列目の各単位画素１１から出力される画素信号に応じた列信号線２２-mの信号電圧Ｖoutを比較入力とし、参照信号生成部１５から供給されるランプ波の参照信号Ｖrefを基準入力とし、両者を比較する。そして、比較器３１は、例えば、参照信号Ｖrefが信号電圧Ｖoutよりも大なるときに出力Ｖcoが第１の状態（例えば、高レベル）になり、参照信号Ｖrefが信号電圧Ｖx以下のときに出力Ｖcoが第２の状態（例えば、低レベル）になる。
【００３９】
アップ／ダウンカウンタ３２は非同期カウンタであり、タイミング制御部１８から与えられる制御信号ＣＳ2による制御の下に、当該タイミング制御部１８からクロックＣＫが参照信号生成部１５と同じタイミングで与えられる。そして、アップ／ダウンカウンタ３２は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウント、または、アップ（ＵＰ）カウントを行うことで、比較器３１での比較動作の開始から比較動作の終了までの比較期間を計測する。
【００４０】
転送スイッチ３３は、タイミング制御部１８から与えられる制御信号ＣＳ3による制御の下に、ある画素行の単位画素１１についてのアップ／ダウンカウンタ３２のカウント動作が完了した時点でオン（閉）状態となる。そして、転送スイッチ３３は、アップ／ダウンカウンタ３２のカウント結果をメモリ装置３４に転送する。
【００４１】
このようにして、画素アレイ部１２の各単位画素１１から列信号線２２-1〜２２-mを経由して画素列毎に供給されるアナログ信号について、ＡＤ変換回路２３（２３-1〜２３-m）において先ず比較器３１で比較動作が行われる。そして、アップ／ダウンカウンタ３２において、比較器３１での比較動作の開始から比較動作の終了までの期間に亘ってカウント動作を行うことで、アナログ信号がデジタル信号に変換されてメモリ装置３４に格納される。
【００４２】
列走査部１６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１４AにおけるＡＤ変換回路２３-1〜２３-mの列アドレスや列走査の制御を行う。この列走査部１６による制御の下に、ＡＤ変換回路２３-1〜２３-mの各々でＡＤ変換されたデジタル信号は順に水平出力線１７に読み出され、当該水平出力線１７を経由して撮像データとして出力される。
【００４３】
尚、本開示には直接関連しないため特に図示しないが、水平出力線１７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。その際、これらの回路が画素アレイ部１２と同一の半導体基板１９上に設けられているか否かは問わない。
【００４４】
上記構成の列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０Aは、画素アレイ部１２中の全画素１１に対して同一のタイミングで露光開始と露光終了とを実行するグローバル露光も可能としている。このグローバル露光は、行走査部１３及びタイミング制御部１８からなる駆動部による駆動の下に実行される。グローバル露光を実現するグローバルシャッタ機能は、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適なシャッタ動作である。
【００４５】
尚、本例では、カラム処理部１４Aについて、ＡＤ変換回路２３が列信号線２２毎に１対１の対応関係をもって設けられた構成を例に挙げたが、１対１の対応関係の配置に限られるものではない。例えば、１つのＡＤ変換回路２３を複数の画素列で共有し、複数の画素列間で時分割にて使用する構成を採ることも可能である。
【００４６】
［１−２．画素構成］
図２は、単位画素１１の構成の一例を示す回路図である。図２に示すように、本構成例に係る単位画素１１は、光電変換部として例えばフォトダイオード４１を有している。単位画素１１は、フォトダイオード４１に加えて、例えば、電荷検出部４２、転送トランジスタ（転送ゲート部）４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６を有する構成となっている。
【００４７】
尚、ここでは、転送トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６として、例えばＮチャネル型のＭＯＳトランジスタを用いている。但し、ここで例示した転送トランジスタ４３、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００４８】
この単位画素１１に対して、先述した行制御線２１（２１-1〜２１-n）として、複数の制御線が同一画素行の各画素に対して共通に配線される。図２では、図面の簡略化のために、複数の制御線については図示を省略している。複数の制御線は、行走査部１３の各画素行に対応した出力端に画素行単位で接続されている。行走査部１３は、複数の制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
【００４９】
フォトダイオード４１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード４１のカソード電極は、転送トランジスタ４３を介して増幅トランジスタ４５のゲート電極と電気的に接続されている。
【００５０】
増幅トランジスタ４５のゲート電極と電気的に繋がった領域は、電荷を電圧に変換する電荷検出部４２である。以下、電荷検出部４２をＦＤ（フローティング・ディフュージョン／浮遊拡散領域／不純物拡散領域）部４２と呼ぶ。
【００５１】
転送トランジスタ４３は、フォトダイオード４１のカソード電極とＦＤ部４２との間に接続されている。転送トランジスタ４３のゲート電極には、高レベル（例えば、Ｖddレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送信号ＴＲＧが行走査部１３から与えられる。転送トランジスタ４３は、転送信号ＲＧに応答して導通状態となることで、フォトダイオード４１で光電変換され、蓄積された光電荷をＦＤ部４２に転送する。
【００５２】
リセットトランジスタ４４は、ドレイン電極がリセット電源Ｖrに、ソース電極がＦＤ部４２にそれぞれ接続されている。リセットトランジスタ４４のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが行走査部１３から与えられる。リセットトランジスタ４４は、リセット信号ＲＳＴに応答して導通状態となり、ＦＤ部４２の電荷をリセット電源Ｖrに捨てることによって当該ＦＤ部４２をリセットする。
【００５３】
増幅トランジスタ４５は、ゲート電極がＦＤ部４２に、ドレイン電極が画素電源Ｖddにそれぞれ接続されている。この増幅トランジスタ４５は、フォトダイオード４１での光電変換によって得られる信号を読み出す読出し回路であるソースフォロワの入力部となる。すなわち、増幅トランジスタ４５は、ソース電極が選択トランジスタ４６を介して列信号線２２に接続されることで、当該列信号線２２の一端に接続される電流源２４とソースフォロワを構成する。
【００５４】
選択トランジスタ４６は、例えば、ドレイン電極が増幅トランジスタ４５のソース電極に、ソース電極が列信号線２２にそれぞれ接続されている。選択トランジスタ４６のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが行走査部１３から与えられる。選択トランジスタ４６は、選択信号ＳＥＬに応答して導通状態となることで、単位画素１１を選択状態として増幅トランジスタ４５から出力される信号を列信号線２２に伝達する。
【００５５】
尚、選択トランジスタ４６については、画素電源Ｖddと増幅トランジスタ４５のドレイン電極との間に接続した回路構成を採ることも可能である。
【００５６】
［１−３．相関二重サンプリングによるノイズ除去処理］
上記構成の単位画素１１が行列状に２次元配置されて構成される固体撮像装置では、一般的に、リセット動作時のノイズを除去するために、相関二重サンプリングによるノイズ除去処理が行わる。図３に示すように、選択信号ＳＥＬによって選択された状態にある単位画素１１は、リセット信号ＲＳＴに応答してＦＤ部４２をリセット電位Ｖrにリセットし、当該リセット電位ＶrをリセットレベルＶrstとして読み出す。続いて、転送信号ＴＲＧによって転送トランジスタ４３を駆動し、フォトダイオード４１に蓄積された電荷をＦＤ部４２へ転送し、当該電荷を信号レベルＶsigとして読み出す。
【００５７】
リセットレベルＶrst及び信号レベルＶsigには、熱雑音、寄生容量のカップリングによる雑音といった、リセット毎にランダムに発生するノイズ(Random Noise)が、ＦＤ部４２をリセット電位Ｖrにリセットした際に加わっている。これらのノイズとしては、ＦＤ部４２をリセットする度に異なるノイズが加わる。
【００５８】
リセットレベルＶrstを先に読み出す読み出し方式においては、リセットしたときに発生するランダムノイズはＦＤ部４２で保持されているため、信号電荷を加えて読み出された信号レベルＶsigには、リセットレベルＶrstと同じノイズ量が保持されている。このため、信号レベルＶsigからリセットレベルＶrstを減算する相関二重サンプリング動作を行うことで、これらのノイズを除去した信号を得ることが可能となる。
【００５９】
すなわち、相関二重サンプリング動作では、信号電荷をＦＤ部４２へ転送する前に、ＦＤ部４２をリセットしてリセットレベルを読み出すことが、これらのリセットノイズを除去できる条件となる。また、信号の読み出しに用いられる増幅トランジスタ４５の閾値ばらつき等、固定的に加わるノイズ（固定パターンノイズ;Fixed Pattern Noise）も除去することができる。
【００６０】
単位画素１１から読み出されたリセットレベルＶrst及び信号レベルＶsigは、ＡＤ変換回路２３においてデジタル信号に変換される。一般的に、ＡＤ変換回路２３の変換可能な入力電圧の範囲には制限があるため、単位画素１１から出力されるアナログ信号を、ＡＤ変換回路２３の入力電圧範囲に収まるよう設計する必要がある。
【００６１】
すなわち、リセットレベルＶrstから、取得すべき信号レベルＶsigまでの電圧範囲が、ＡＤ変換回路２３の入力電圧範囲内に収まっている必要がある。例えば、リセットレベルＶrstが３Ｖで、信号電荷による出力の振幅が−１Ｖであったとすると、取得すべき最大の信号レベルが２Ｖとなる。この場合、ＡＤ変換回路２３の変換可能な入力電圧範囲は２Ｖ〜３Ｖであればよいことになる。
【００６２】
しかし、実際には、増幅トランジスタ４５の閾値ばらつきや、列信号線２２との間の寄生容量によるオフセット等で、リセットレベルＶrstは画素毎に異なっている。例えば、２次元配置された単位画素１１のリセットレベルＶrstの平均値は３Ｖであっても、単位画素１１によって３．１Ｖや２．９ＶのリセットレベルＶrstを出力する可能性がある。この場合、信号電荷による振幅の幅が一様に−１Ｖであったとしても、ＡＤ変換回路２３は１．９Ｖ〜３．１Ｖの入力電圧を変換可能でなくてはいけない。ＡＤ変換回路２３の変換可能な入力電圧範囲を広げることは、即ち、ＡＤ変換回路２３の基本性能を高めることに他ならず、電源電圧、消費電力、面積などが増加する要因となる。
【００６３】
このことから、ＡＤ変換回路２３の変換可能な入力電圧範囲の幅は、信号電荷による出力の振幅に近づけることが好ましい。そのため、ＡＤ変換回路２３の入力電圧範囲の基準となる基準電圧を調整する方法が採られる。基準電圧によってＡＤ変換回路２３の入力電圧範囲をシフトさせることで、画素の出力信号、即ち、ＡＤ変換回路２３の入力信号のオフセット成分を除去し、リセットレベルＶrstのばらつきによる必要な入力電圧範囲の拡大を回避することが可能となる。
【００６４】
［１−４．従来技術の説明］
特許文献1に記載の従来技術では、図４に示すように、単位画素１１から先に読み出されるリセットレベルＶrstを、制御信号ΦRによる制御の下に、ＡＤ変換回路２３の基準電圧Ｖzrとして設定し、リセットレベルＶrst及び信号レベルＶsigをＡＤ変換するようにしている。このように、基準電圧ＶzrをリセットレベルＶrstと等しくすることで、リセットレベルＶrstがノイズによって変動しても、信号電荷による単位画素１１の出力振幅|Ｖsig−Ｖrst|を安定してＡＤ変換回路２３の入力電圧範囲に収めることが可能となる。
【００６５】
前にも述べたように、ＡＤ変換回路２３の基準電圧Ｖzrは、一般的に、ＡＤ変換回路２３の入力電圧範囲に対して十分小さい範囲でしか調整できない。従って、ＡＤ変換回路２３の基準電圧Ｖzrとしては、リセットレベルＶrstのように、ばらつきの幅が安定して限られている信号が好ましい。逆に、信号レベルＶsigのように入射光量によって電圧が大きく振幅する信号は、ＡＤ変換回路２３の基準電圧Ｖzrとしては適さない。
【００６６】
このように、特許文献1に記載の従来技術では、ノイズ除去処理に際して、単位画素１１から先にリセットレベルＶrstを読み出し、当該リセットレベルＶrstの直後に信号レベルＶsigを読み出すことが前提となっている。
【００６７】
［１−５．第１実施形態の前提となる構成］
これに対して、第１実施形態に係るＣＭＯＳイメージセンサ１０Aは、全画素一括露光のために、信号電荷をＦＤ部４２に保持した状態で信号読み出しを実行する構成を採っている。すなわち、第１実施形態に係るＣＭＯＳイメージセンサ１０Aは、リセットレベルＶrstを信号レベルＶsigの直前に読み出すことができない構成となっている。従って、上述した考えの下では、単位画素１１の信号レベルＶsigをＡＤ変換する前に同一画素から基準電圧Ｖzrを取得することができないことになる。
【００６８】
一方で、全画素一括露光を実現するＣＭＯＳイメージセンサ１０Aにおいては、基本的には１行毎に、単位画素１１から信号を読み出す動作が２回行われる。２回の読み出し動作を行う前提として、単位画素１１が、光電変換された電荷量が所定の電荷量を超えたときに、当該所定の飽和電荷量を超えた信号電荷がＦＤ部４２に蓄積される画素構造となっているものとする。
【００６９】
尚、本明細書においては、光電変換された電荷量が所定の電荷量を超える光が入射されるときを「高照度」と呼び、光電変換された電荷量が所定の電荷量以下となる光が入射されるときを「低照度」と呼ぶこととする。
【００７０】
２回の読み出し動作のうち１回目の読み出し動作では、ＦＤ部４２に保持、もしくは、蓄積されている信号電荷を信号レベルとして読み出し、次いで、ＦＤ部４２を所定電位にリセットして当該所定電位をリセットレベルとして読み出す駆動（第１の駆動）が行われる。以下では、１回目の駆動を、「ＤＤＳ(Double Data Sampling)駆動」と呼ぶこととする。このＤＤＳ駆動では、単位画素１１から先に読み出される信号レベルを、ＡＤ変換回路２３の変換可能な入力電圧範囲の基準となる基準電圧として用いる。
【００７１】
２回目の読み出し動作では、ＦＤ部４２を所定電位にリセットして当該所定電位をリセットレベルとして読み出した後、フォトダイオード４１に蓄積されている信号電荷をＦＤ部４２に転送し、次いで、ＦＤ部４２の信号電荷を信号レベルとして読み出す駆動（第２の駆動）が行われる。以下では、２回目の駆動を、「ＣＤＳ(Correlated Double Sampling)駆動」と呼ぶこととする。このＣＤＳ駆動では、単位画素１１から先に読み出されるリセットレベルを、ＡＤ変換回路２３の変換可能な入力電圧範囲の基準となる基準電圧として用いる。
【００７２】
ここで、ＤＤＳ駆動とＣＤＳ駆動とを併用する理由について説明する。先述したことから明らかなように、ＦＤ部４２を信号保持、もしくは、蓄積部として用いることで、ＦＤ部４２を用いない場合に比較して信号のダイナミックレンジを拡大することができる。但し、ＤＤＳ駆動では、信号レベルの読み出しとリセットレベルの読み出しとの間にリセット動作が介在するため、先に読み出される信号レベルに含まれるリセットレベルと、後で読み出されるリセットレベルとの間の相関が低い。
【００７３】
これに対して、ＣＤＳ駆動では、リセット動作を行った後に、リセットレベルと信号レベルとを連続して読み出すため、先に読み出されるリセットレベルと、後で読み出される信号レベルに含まれるリセットレベルとの間の相関が高い。従って、ＤＤＳ駆動に比べてＣＤＳ駆動の方が確実にノイズ除去を行うことができるため高画質化を図る上で有利である。このような理由から、グローバル露光を実現しつつ高画質化を図るには、ＤＤＳ駆動単独の駆動法よりも、ＤＤＳ駆動とＣＤＳ駆動とを併用する駆動法の方が好ましい。
【００７４】
ところで、ＤＤＳ駆動では、単位画素１１から先に読み出される信号レベルをＡＤ変換回路２３の基準電圧として用いるとしているが、前にも述べたように、入射光量によって電圧が大きく振幅する信号レベルは、本来ならば、ＡＤ変換回路２３の基準電圧としては適さない。信号レベルをＡＤ変換回路２３の基準電圧として用いる場合、ＡＤ変換回路２３の入力段を構成する比較器３１の動作範囲の確保の問題を解消する必要がある。この問題について詳しく説明する。その前に、ＡＤ変換回路２３の入力段を構成する比較器３１の従来構成について説明する。
【００７５】
（ＡＤ変換回路の入力段を構成する比較器の従来構成について）
図５は、ＡＤ変換回路の入力段を構成する比較器の従来構成についての説明図であり、（Ａ）は比較器の構成例を、（Ｂ）は比較器の動作範囲をそれぞれ示している。
【００７６】
図５（Ａ）に示すように、従来構成に係る比較器３１は、ソース電極が共通に接続された差動対トランジスタ（コンパレータトランジスタ）５１，５２と、そのソース共通ノードとグランドとの間に接続された電流源５３とを有している。差動対トランジスタ５１，５２として、Ｎチャネル型のＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と記述する）が用いられている。
【００７７】
ＮＭＯＳトランジスタ５１のゲート電極には、参照信号生成部１５で生成される傾斜状波形（階段波）の参照信号Ｖrefiが容量５４を介して与えられる。ＮＭＯＳトランジスタ５２のゲート電極には、単位画素１１から列信号線２２-mを通して供給される信号電圧Ｖoutが容量５５を介して与えられる。
【００７８】
ＮＭＯＳトランジスタ５１のドレイン電極と電源Ｖddとの間にはダイオード接続構成、即ち、ゲート電極とドレイン電極とが共通に接続されたＰチャネル型のＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」と記述する）５６が接続されている。ＮＭＯＳトランジスタ５２のドレイン電極と電源Ｖddとの間には、ＰＭＯＳトランジスタ５７が接続されている。ＰＭＯＳトランジスタ５６，５７は、ゲート電極が互いに共通に接続されている。
【００７９】
ＮＭＯＳトランジスタ５１のゲート電極とドレイン電極との間にはＰＭＯＳトランジスタ５８が接続されている。ＮＭＯＳトランジスタ５２のゲート電極とドレイン電極との間にも、ＰＭＯＳトランジスタ５９が接続されている。そして、これらＰＭＯＳトランジスタ５８，５９の各ゲート電極には、基準電圧を設定するための制御を行う制御信号ΦRの反転信号ｘΦRが印加される。
【００８０】
上記の従来構成に係る比較器３１において、ＡＤ変換回路２３の基準電圧は、制御信号ΦRの反転信号ｘΦRがＰＭＯＳトランジスタ５８，５９の各ゲート電極に印加されることによって容量５４，５５に保持される。そして、比較器３１において、参照信号Ｖrefと列信号線２２-mの信号電圧Ｖoutとが比較される。具体的には、参照信号Ｖrefの変化に応じて、信号電圧Ｖoutとの比較結果（比較出力）Ｖcoが遷移するタイミングをデジタル信号として保持する。
【００８１】
制御信号ΦRの反転信号ｘΦRによって取得された基準電圧に対して、参照信号Ｖref及び信号電圧Ｖoutがそれぞれ同じ振幅となったときに比較出力Ｖcoが遷移する。図５（Ｂ）において、ＶthはＭＯＳトランジスタの閾値電圧であり、ΔＶは単位画素１１のリセットレベルと信号レベルとの電位差である。尚、本開示が適用されるＡＤ変換回路２３は、入力電圧範囲を調整する基準電圧の設定手段を有していれば、本構成に限るものではない。
【００８２】
図６に、ＣＤＳ駆動時の比較器３１の内部ノードの電圧、及び、そのときの動作範囲を示す。また、図７及び図８に、ＤＤＳ駆動時の低照度時、高照度時の比較器３１の内部ノードの電圧、及び、そのときの動作範囲を示す。図６乃至図８に示すように、基準電圧を設定する期間（図中、ＡＺの期間）の電圧は、図５の比較器３１の入出力電圧をＰＭＯＳトランジスタ５８，５９にてショートした電圧となる。
【００８３】
図６乃至図８において、○印は、比較器３１の２つの入力、即ち、画素信号に応じた列信号線２２-mの信号電圧Ｖoutにより変位するＮＭＯＳトランジスタ５２のゲート電極側の電位Ｖoutiと、参照信号生成部１５から供給されるランプ波の参照信号Ｖrefにより変位する、ＮＭＯＳトランジスタ５１のゲート電極側の電位Ｖrefiとが一致するポイントを示している。以下の動作範囲を示す図でも同様とする。
【００８４】
図６に示すＣＤＳ駆動の場合は、参照信号Ｖrefが比較器３１の動作範囲内に収まる。これに対して、図７及び図８に示すＤＤＳ駆動の場合は、リセットレベルは信号レベルよりも高いために、比較のための参照信号Ｖrefについては、信号レベルを読んだ場合よりも高い電圧とする必要がある。このとき、比較器３１に入力される参照信号Ｖrefの電圧は比較器３１の動作範囲を超えてしまうため、比較器３１が動作しない。
【００８５】
参照信号Ｖrefが比較器３１の動作範囲を超えてしまうことについては、図９（Ａ），（Ｂ）に示すように、参照信号Ｖrefの傾斜を上下逆にしても同じである。従って、比較器３１の動作範囲の確保の問題については根本的に解決することはできない。図９において、（Ａ）は低照度時、（Ｂ）は高照度時をそれぞれ示している。
【００８６】
また、図１０に示すように、比較器３１に関して、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを入れ替えた回路構成を採る方法も考えられる。図１０において、（Ａ）はＰＭＯＳ入力の比較器の構成例を、（Ｂ）はＰＭＯＳ入力の比較器の動作範囲をそれぞれ示している。
【００８７】
しかし、図１０の回路構成は、ＣＤＳ駆動の動作範囲を確保できず、ＣＤＳ駆動を行うことができないことになる。比較器３１として２種類、即ち、図５（Ａ）に示す回路構成のもの、及び、図１０（Ａ）に示す回路構成のものの双方を用意して、ＤＤＳ駆動とＣＤＳ駆動とで使い分ける方法も考えられる。この方法の場合には、ＣＤＳ駆動用の回路と併せて回路規模が２倍になるため、コスト増を招くことと、２種類の異なる回路を用いるため特性のばらつきの問題が発生する。
【００８８】
［１−６．第１実施形態の特徴とする事項］
そこで、第１実施形態では、単位画素１１で得られるアナログ信号と傾斜状波形の参照信号Ｖrefとを比較する比較器３１を有するＡＤ変換回路２３を備えたＣＭＯＳイメージセンサ１０Aにおいて、次の構成を採ることを特徴とする。
【００８９】
具体的には、先ず、単位画素１１の信号を第１の信号及び第２の信号として２回に分けて読み出す際に、先に読み出される第１の信号を、第１，第２の信号を処理する信号処理部の処理可能な入力電圧範囲の基準電圧として用いる。本実施形態の場合は、ＡＤ変換回路２３が、第１，第２の信号を処理する信号処理部に相当する。また、基準電圧は、ＡＤ変換回路２３の変換可能な入力電圧範囲の基準となる電圧となる。本実施形態では、比較器３１の動作範囲がＡＤ変換回路２３の入力電圧範囲ということになる。
【００９０】
このとき、第１の信号がＦＤ部４２に蓄積、もしくは、保持された信号電荷に基づく信号、即ち、信号レベルＶsigである場合には、当該信号レベルＶsigを基準電圧として用いることになる。また、第１の信号がＦＤ部４２をリセットしたときのリセット電位Ｖrに基づく信号、即ち、リセットレベルＶrstである場合には、当該リセットレベルＶrstを基準電圧として用いることになる。そして、先に読み出される第１の信号をＡＤ変換回路２３の基準電圧として用いた上で、第１，第２の信号がＡＤ変換回路２３の入力電圧範囲内に入るようにＡＤ変換回路２３の内部の基準電圧、即ち、トランジスタ５１，５２のゲート電圧Ｖouti，Ｖrefiの初期値を調整した状態で第１，第２の信号に対してＡＤ変換処理を施すようにする。
【００９１】
このように、第１，第２の信号がＡＤ変換回路２３の入力電圧範囲内に入るように調整することで、ＡＤ変換回路２３は、第１，第２の信号が入力電圧範囲内に入った状態でこれら第１，第２の信号に対してＡＤ変換処理を実行することが可能になる。従って、先に読み出される第１の信号が信号レベルＶsigの場合、リセットレベルＶrstの場合のいずれの場合にも、処理対象の画素の信号を用いて基準電圧を設定した上で、第１，第２の信号に対して確実にＡＤ変換処理を施すことができることとなる。
【００９２】
これにより、特許文献５に記載の従来技術、即ち、別途外部で生成した所定電圧を用いて基準電圧を設定する場合のような、面内の大きな特性の揺らぎ（面内分布）の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去できる。その結果、画素の出力振幅に対して、ＡＤ変換回路２３の変換可能な入力電圧範囲に必要なマージンを低減することが可能となる。そして、当該入力電圧範囲に必要なマージンを低減できることにより、ＡＤ変換回路２３の電源電圧の低電圧化や低消費電力化を図ることができる。
【００９３】
（実施例１）
以下に、具体的な実施例について説明する。前にも述べたように、ＤＤＳ駆動では、先ず、ＦＤ部４２に保持、もしくは、蓄積されている信号電荷を信号レベルＶsigとして読み出す駆動が行われる。次いで、ＦＤ部４２をリセット電位Ｖrにリセットして当該リセット電位ＶrをリセットレベルＶrstとして読み出す駆動が行われる。そして、単位画素１１から先に読み出される信号レベルＶsigを、ＡＤ変換回路２３の変換可能な入力電圧範囲の基準となる基準電圧として用いる。換言すれば、先に読み出される信号レベルＶsigを用いてＡＤ変換回路２３の内部の基準電圧Ｖouti，Ｖrefiを設定する。
【００９４】
図１１は、ＡＤ変換回路２３の内部の基準電圧Ｖouti，Ｖrefiを調整する機能を備えた、実施例１に係る比較器についての説明図であり、（Ａ）は当該比較器の構成例を、（Ｂ）は当該比較器の動作範囲をそれぞれ示している。図１１において、図５と同等部位には同一符号を付して示している。
【００９５】
図１１（Ａ）に示すように、実施例１に係る比較器３１Aは、ＮＭＯＳトランジスタ５１，５２，５６，５７、ＰＭＯＳトランジスタ５８，５９、電流源５３、及び、容量５４，５５に加えて、ＡＤ変換回路２３の内部の基準電圧Ｖouti，Ｖrefiを設定（調整）するための初期電圧設定回路７０Aを有する構成となっている。
【００９６】
初期電圧設定回路７０Aは、外部で設定される外部設定初期電圧Ｖextが与えられるラインＬ1とＮＭＯＳトランジスタ５１，５２の各ゲート電極との間に接続されたＮＭＯＳトランジスタ７１，７２によって構成されている。ＮＭＯＳトランジスタ７１，７２の各ゲート電極には、制御ラインＬ2を介して制御信号Φextが与えられる。この制御信号Φextは、例えば、図１に示すタイミング制御部１８から与えられる。すなわち、タイミング制御部１８は、初期電圧設定回路７０Aを制御する制御部としての機能を持っている。
【００９７】
上記構成の比較器３１Aにおいて、ＣＤＳ駆動時は、ＡＤ変換回路２３の内部の基準電圧Ｖouti，Ｖrefiとして、制御信号ｘΦRの反転信号ｘΦRに応答してＰＭＯＳトランジスタ５８，５９が導通状態になることによって設定される初期電圧がＮＭＯＳトランジスタ５１，５２のゲート側に保持される。このＣＤＳ駆動時の初期電圧、即ち、ＡＤ変換回路２３の基準電圧は、ＭＯＳトランジスタの閾値電圧をＶth、単位画素１１のリセットレベルＶrstと信号レベルＶsigとの電位差をΔＶとすると、略（Ｖdd−｜Ｖth＋ΔＶ｜）となる。
【００９８】
ＤＤＳ駆動時は、制御信号Φextに応答してＮＭＯＳトランジスタ７１，７２が導通状態になることで、外部設定初期電圧ＶextがＮＭＯＳトランジスタ５１，５２のゲート電極に与えられる。この外部設定初期電圧Ｖextにより、比較器３１Aの動作範囲が傾斜状波形の参照信号Ｖrefのスロープの範囲内に入り、当該スロープ内で比較器３１Aが動作可能なように、ＡＤ変換回路２３の内部の基準電圧Ｖouti，Ｖrefiの調整が行われる。
【００９９】
このように、ＤＤＳ駆動時において、初期電圧設定回路７０Aの作用により、信号レベルＶsig及びリセットレベルＶrstがＡＤ変換回路２３の入力電圧範囲内に入るように内部の基準電圧Ｖouti，Ｖrefiを調整することで、ＣＤＳ駆動とＤＤＳ駆動との両立が可能になる。ここで、信号レベルＶsig及びリセットレベルＶrstがＡＤ変換回路２３の入力電圧範囲内に入るということは、比較器３１Aの動作範囲がＡＤ変換回路２３の変換可能な入力電圧範囲内に入るということである。
【０１００】
また、基準電圧Ｖouti，Ｖrefiを設定するための初期電圧設定回路７０Aとしては、２つのＮＭＯＳトランジスタ７１，７２を追加するだけの非常に簡単な回路構成で実現できる。従って、比較器３１A個々としては、僅かなレイアウト面積の増加で済む。すなわち、ＣＤＳ駆動とＤＤＳ駆動との両立を、比較器３１Aのレイアウト面積を僅かに増加するだけで実現できる。
【０１０１】
ここで、ＤＤＳ駆動とＣＤＳ駆動とを１行の読み出し期間中に交互に行う場合の動作について説明する。図１２及び図１３に、ＤＤＳ駆動とＣＤＳ駆動とを交互に行う場合の、ＤＤＳ駆動の際の低照度時、高照度時の場合の駆動波形をそれぞれ示す。図１２及び図１３には、制御信号ｘΦR、制御信号Φext、傾斜状波形の参照信号Ｖref、及び、単位画素１１から列信号線２２を介して与えられる信号電圧Ｖoutの波形がそれぞれ示されている。
【０１０２】
ここでは、参照信号Ｖrefについて、電圧の時間変化方向が高い側から低い側の場合を例として挙げているが、図９に示すように、電圧の時間変化方向が逆、即ち、低い側から高い側であっても、比較器３１Aの動作範囲内であれば、本実施形態のＤＤＳ駆動を制限するものではない。また、図１０に示すように、ＰＭＯＳ入力で構成した比較器の場合は、初期電圧設定回路７０Aについては、図１４に示すように、ＰＭＯＳトランジスタ７３，７４によって構成するようにすればよい。
【０１０３】
続いて、図１１に示す実施例１に係る比較器３１Aの回路動作について、図１、図２、及び、図５を参照しつつ図１５のタイミング波形図を用いて説明する。
【０１０４】
先ず、選択信号ＳＥＬiに応答して、選択トランジスタ４６が導通状態になることにより、ｉ番目（ｉ行目）の単位画素１１の選択が行われる。そのとき、ＦＤ部４２には信号電荷が保持、もしくは、蓄積されている状態にあるものとする。このＦＤ部４２の信号電荷に基づく信号レベルＶsigを比較器３１Aの動作範囲内で検出するために、制御信号Φextがアクティブ状態（高電位の状態）になる。これにより、初期電圧設定回路７０Aが動作状態となる。
【０１０５】
初期電圧設定回路７０Aが動作する、即ち、ＮＭＯＳトランジスタ７１，７２が導通状態になることで、外部設定初期電圧ＶextがＮＭＯＳトランジスタ５１，５２に各ゲート電圧Ｖouti，Ｖrefiとして印加される。これにより、比較器３１Aの入力側の電位が、当該比較器３１Aの動作範囲内で信号レベルＶsigを取得可能なように、ＰＭＯＳトランジスタ５８，５９によって設定される電位よりも低い電位に設定される。この初期電圧設定回路７０Aによる動作が、信号レベルＶsig及びリセットレベルＶrstが比較器３１Aの動作範囲内、即ち、ＡＤ変換回路２３の入力電圧範囲内に入るように基準電圧Ｖouti，Ｖrefiを調整する動作である。
【０１０６】
このとき、タイミング制御部１８による制御の下に、参照信号生成部１５で生成される傾斜状の参照信号Ｖrefの初期値も、比較器３１Aの入力側電位に対応した低い電位に設定(シフト)される。そして、制御信号Φextが非アクティブ状態（低電位の状態）になることで、比較器３１Aの入力側の電位、即ち、ＡＤ変換回路２３の変換可能な入力電圧範囲の基準電圧を調整する動作が完了する。
【０１０７】
この後、タイミング制御部１８による制御の下に、参照信号生成部１５において、参照信号Ｖrefを初期状態から、回路のばらつきマージンの取れる範囲で電位をわずかに持ち上げ、スロープ状（傾斜状）に電圧降下させる動作を開始する。そして、比較器３１Aの入力電圧間、即ち、単位画素１１から読み出された信号レベルＶsigと参照信号Ｖrefとの差分が０になったところで比較器３１Aの比較出力Ｖcoが反転する。
【０１０８】
一方、アップ／ダウンカウンタ３２は、参照信号Ｖrefのスロープ開始から例えばアップカウントを開始しており、比較器３１Aの比較出力Ｖcoの反転を受けて、アップカウントを終了する。すなわち、アップ／ダウンカウンタ３２は、スロープ開始時点から比較出力Ｖcoの反転時点までの時間をアップカウントする。このアップカウント動作により、ＡＤ変換回路２３の基準電圧に対する信号レベルＶsigの差を取得することができる。
【０１０９】
次いで、ｉ番目の単位画素１１をリセットパルスＲＳＴiにてリセットし、ＦＤ部４２を初期化する。このとき、リセット前の信号レベルＶsigが低ければ、即ち、高輝度であれば、リセット後のＦＤ部４２の電位は大きく上昇する。併せて、参照信号Ｖrefも最大輝度時の信号量であってもスロープがかかるように上昇させる。このとき、アップ／ダウンカウンタ３２は、参照信号Ｖrefのスロープ開始からダウンカウントを行う。そして、比較器３１Aの比較出力Ｖcoの反転を受けて、ダウンカウントを終了する。
【０１１０】
このように、アップ／ダウンカウンタ３２のカウント動作を１回目に例えばアップカウント動作とし、２回目に逆方向のダウンカウント動作とすることにより、当該アップ／ダウンカウンタ３２内で自動的に（１回目の比較期間）−（２回目の比較期間）の減算処理が行われる。そして、参照信号Ｖrefと列信号線２２-1〜２２-mの信号電圧Ｖoutとが等しくなったときに比較器３１の比較出力Ｖcoが極性反転し、この極性反転を受けてアップ／ダウンカウンタ３２のカウント動作が停止する。その結果、アップ／ダウンカウンタ３２には、（１回目の比較期間）−（２回目の比較期間）の減算処理の結果に応じたカウント値が保持される。
【０１１１】
（１回目の比較期間）−（２回目の比較期間）＝（信号レベルＶsig_i＋リセットレベルＶrst）−（リセットレベルＶrst）＝（正味の信号レベルＶsig）である。以上の２回の読み出し動作とアップ／ダウンカウンタ３２での減算処理により、単位画素１１毎のばらつきを含んだリセットレベルＶrstが除去されるため、単位画素１１毎の入射光量に応じた信号レベルＶsigを取り出すことができる。なお、この信号レベルＶsigは、限られた照度でより高いダイナミックレンジがとれるよう、外部電圧Ｖrefのスロープ状の傾きや、信号レベルとリセットレベル間のＶref電圧のシフト量とで調整される。
【０１１２】
続いて、ＣＤＳ駆動に移行する。ＣＤＳ駆動では、比較器３１Aの入出力を制御信号ΦRにて初期化する。この初期化動作により、単位画素１１から先に読み出されるリセットレベルＶrstを基にＡＤ変換回路２３の基準電圧を取得し、容量５４，５５に保持する。そして、参照信号生成部１５において、参照信号Ｖrefを比較器３１Aの動作範囲内で持ち上げてスロープを開始する。
【０１１３】
このとき、参照信号Ｖrefのスロープ開始時点から比較器３１Aの比較出力Ｖcoの反転時点までの時間を、アップ／ダウンカウンタ３２にてダウンカウントする。参照信号Ｖrefの電圧をスロープ開始位置まで戻し、単位画素１１内の転送トランジスタ４３を導通状態にすることで、フォトダイオード４１に蓄積された信号電荷を読み出す。このとき、フォトダイオード４１から読み出された信号電荷の電荷量に応じて列信号線２２の電位が変化する。この列信号線２２の電位は高照度になるほど降下する。
【０１１４】
参照信号生成部１５において、比較器３１Aの動作範囲内で、かつ、単位画素１１から読み出される信号をカバーするスロープの参照信号Ｖrefの生成を開始する。そして、参照信号Ｖrefのスロープ開始時点から比較器３１Aの比較出力Ｖcoの反転時点までの時間を、アップ／ダウンカウンタ３２にてアップカウントする。このアップカウント動作により、ＦＤ部４２のリセットレベルＶrstと、フォトダイオード４１からの信号電荷の転送後の信号レベルＶsigとの差が検出可能となる。
【０１１５】
ここで、アップ／ダウンカウンタ３２のカウント結果の外部への読み出しについては、ＤＤＳ駆動、ＣＤＳ駆動で個別にカウントし、メモリ装置３４に記憶し外部へ出力してもよいし、連続してカウントしてからメモリ装置３４に記憶し外部へ出力してもよい。
【０１１６】
また、参照信号Ｖrefのスロープの傾きを変化させることにより、比較器３１Aの比較出力Ｖcoが反転するまでの時間を変化させてゲインをかけることが可能である。このとき、ＤＤＳ駆動とＣＤＳ駆動でスロープの傾きを変え、カウントするときのカウント値に、ゲイン倍の重みをつけてカウントする手法を採ることも可能である。
【０１１７】
また、通常必要とされているＣＤＳ駆動の開始時のリセット動作については、電荷検出部であるＦＤ部４２がリセットされた直後であるので、再度リセットは必要ないために省いている。但し、暗電流など、ＦＤ部４２に対する外乱が大きい場合は、ＤＤＳ駆動とＣＤＳ駆動の間でリセット動作をもう一度入れて再初期化することが好ましい。
【０１１８】
更に、参照信号生成部１５で生成される参照信号Ｖrefのスロープの方向についても、ＤＤＳ駆動時とＣＤＳ駆動時とで傾き方向を逆にするなどの手法も考えられる。但し、ＣＤＳ駆動の場合と動作起因の回路の特性ずれが発生しないように、ＤＤＳ駆動時とＣＤＳ駆動時とでスロープの傾き方向を同じ方向にする方が好ましい。
【０１１９】
ところで、比較器３１Aにおいて、初期設定を行うスイッチ素子であるＭＯＳトランジスタ５８，５９，７１，７２から入力部（差動対トランジスタ５１，５２のゲート）にリーク電流に起因する電流が流れ込み、入力電位の上昇、もしくは、下降が発生する場合がある。このとき、比較器３１Aの両入力側でリーク量が同じであれば特性的には問題にならない。しかし、実デバイスにあっては、製造ばらつきなどによって比較器３１Aの両入力側のリーク量のバランスが崩れてしまうことがある。
【０１２０】
この問題については、ＭＯＳトランジスタ５８，５９，７１，７２のチャネル長Ｌを長くすることで、これらトランジスタのリーク電流を抑えることができるため解決可能である。しかしながら、チャネル長Ｌを長くすると、ＭＯＳトランジスタ５８，５９，７１，７２が非導通状態になるときに発生するクロックフィードスルーとチャージインジェクションが増加し、比較器３１Aの特性を劣化させてしまう懸念がある。
【０１２１】
ここで、クロックフィードスルーとは、クロック制御ノードとフローティングノードとの容量比による電圧降下の減少を言う。また、チャージインジェクションとは、ＭＯＳトランジスタ５８，５９，７１，７２のチャネル直下の電荷のフローティングノードへの飛び込みを言う。クロックフィードスルー及びチャージインジェクションの量は、ＭＯＳトランジスタ５８，５９，７１，７２の面積に比例する。従って、ＭＯＳトランジスタ５８，５９，７１，７２のチャネル長Ｌを長くすると、必然的に、クロックフィードスルー及びチャージインジェクションが大きくなってしまう。
【０１２２】
このような理由から、ＭＯＳトランジスタ５８，５９，７１，７２のリーク電流に起因する、入力電位の上昇、もしくは、下降の問題を解決するために、単純に、これらＭＯＳトランジスタのチャネル長Ｌを長くすることはできない。そこで、チャネル長Ｌを長くすることなく、上記の問題を解決するために為されたのが以下に説明する実施例２に係る比較器である。
【０１２３】
（実施例２）
図１６は、ＡＤ変換回路２３の内部の基準電圧Ｖouti，Ｖrefiを調整する機能を備えた、実施例２に係る比較器の構成例を示す回路図であり、図中、図１１と同等部位には同一符号を付して示している。
【０１２４】
図１１と図１６との対比から明らかなように、実施例２に係る比較器３１Bは、初期設定を行うスイッチ素子に関して、実施例１に係る比較器３１Aと構成を異にしている。具体的には、実施例１に係る比較器３１Aは、初期設定を行うスイッチ素子が単一のＭＯＳトランジスタ５８，５９，７１，７２によって構成されている。
【０１２５】
これに対し、実施例２に係る比較器３１Bは、ＭＯＳトランジスタ５８に代えて直列に接続された２つのＭＯＳトランジスタ５８A，５８Bを用い、ＭＯＳトランジスタ５９に代えて直列に接続された２つのＭＯＳトランジスタ５９A，５Bを用いた構成を採っている。同様に、ＭＯＳトランジスタ７１に代えて直列に接続された２つのＭＯＳトランジスタ７１A，７１Bを用い、ＭＯＳトランジスタ７２に代えて直列に接続された２つのＭＯＳトランジスタ７２A，７２Bを用いている。
【０１２６】
２つのＭＯＳトランジスタ５８A，５８Bは、ＭＯＳトランジスタ５８に比べてチャネル長Ｌが１／２のトランジスタであり、２つのＭＯＳトランジスタ５９A，５９Bは、ＭＯＳトランジスタ５９に比べてチャネル長Ｌが１／２倍のトランジスタである。同様に、２つのＭＯＳトランジスタ７１A，７１Bは、ＭＯＳトランジスタ７１に比べてチャネル長Ｌが１／２のトランジスタであり、２つのＭＯＳトランジスタ７２A，７２Bは、ＭＯＳトランジスタ７２に比べてチャネル長Ｌが１／２倍のトランジスタである。
【０１２７】
尚、ここでは、直列に接続するＭＯＳトランジスタの個数を２つとしているが、その個数は２つに限られるものではなく、３つ以上のＭＯＳトランジスタを直列に接続する構成であっても良い。
【０１２８】
ＭＯＳトランジスタ５８A，５９Aの各ゲート電極には制御信号ｘΦRが印加され、ＭＯＳトランジスタ５８B，５９Bの各ゲート電極には制御信号ｘΦRよりも非アクティブ（本例では、高レベル）になるタイミングが遅い制御信号ｘΦRlkが印加される。また、ＭＯＳトランジスタ７１A，７２Aの各ゲート電極には制御信号Φextが印加され、ＭＯＳトランジスタ７１B，７２Bの各ゲート電極には制御信号Φextよりも非アクティブ（本例では、低レベル）になるタイミングが遅い制御信号Φextlkが印加される。
【０１２９】
図１７に、実施例２に係る比較器３１Bにおける制御信号ｘΦR、制御信号ｘΦRlk、制御信号Φext、制御信号Φextlk、傾斜状波形の参照信号Ｖref、及び、信号電圧Ｖoutの各タイミング波形を示す。
【０１３０】
制御信号ｘΦRが非アクティブ状態になり、次いで、制御信号ｘΦRlkが非アクティブ状態になることで、比較器３１Bの入力側のＭＯＳトランジスタ５８A，５９Aが先ず非導通状態になり、次いで、ＭＯＳトランジスタ５８B，５９Bが非導通状態になる。同様にして、制御信号Φextが非アクティブ状態になり、次いで、制御信号Φextlkが非アクティブ状態になることで、比較器３１Bの入力側のＭＯＳトランジスタ７１A，７２Aが先ず非導通状態になり、次いで、ＭＯＳトランジスタ７１B，７２Bが非導通状態になる。
【０１３１】
ここで、初期設定を行うスイッチ素子として、直列に接続された複数、例えば２つのＭＯＳトランジスタを用いることによる作用、効果、即ち、実施例２に係る比較器３１Bの作用、効果について説明する。
【０１３２】
先ず、初期設定を行うスイッチ素子として単一のＭＯＳトランジスタを用いる場合（実施例１の場合）について、図１８（Ａ），（Ｂ）を用いて説明する。チャネル長がＬのＭＯＳトランジスタにおいて、当該ＭＯＳトランジスタが導通状態（Ａ）でチャネルに電荷Ｑchが存在しているものとする。この状態から、非導通状態（Ｂ）にすると、チャネル内の電荷Ｑchがチャネルの両側のソース／ドレイン領域にほぼ２分割されて分配される。これにより、一方のソース／ドレイン領域に対するインジェクション量が（１／２）・Ｑchとなる。
【０１３３】
これに対して、チャネル長が実施例１の場合の１／２倍のＭＯＳトランジスタを２つ直列に接続することで、これら２つのＭＯＳトランジスタが導通状態にあるとき（Ｃ）は、各チャネルには単一の場合の１／２の電荷、即ち、（１／２）・Ｑchの電荷が存在することになる。
【０１３４】
そして、これら２つのＭＯＳトランジスタを順に非導通状態にする（Ｄ）ことで、先ず先に非導通状態になる一方のＭＯＳトランジスタのチャネル内の電荷（１／２）・Ｑchがチャネルの両側のソース／ドレイン領域にほぼ２分割されて分配される。これにより、一方のＭＯＳトランジスタにおいて、一方のソース／ドレイン領域に対するインジェクション量が（１／４）・Ｑchとなる。後で導通状態になる他方のＭＯＳトランジスタについても同様のことが言える。
【０１３５】
このように、例えば、チャネル長を１／２倍にすると、統計的に、インジェクション量がチャネル長Ｌのとき（（１／２）・Ｑch）の１／２、即ち、（１／４）・Ｑchとなる。従って、チャネル長が実施例１の場合の１／２倍のＭＯＳトランジスタを２つ直列に接続する構成を採ることで、比較器３１Bの２つの入力端に接続されるＭＯＳトランジスタ５８，５９，７１，７２の各一方のソース／ドレイン領域へのインジェクション量を１／２にできる。その結果、インジェクション量に起因する、初期設定の値の変動を、実施例１の場合に比べて抑えることができる。
【０１３６】
尚、ここでは、チャネル長が実施例１の１／２倍のＭＯＳトランジスタを２つ直列に接続するとしたが、インジェクション量が実施例１と同程度で問題ない場合は、実施例１と同じチャネル長のＭＯＳトランジスタを例えば２つ直列に接続する構成を採ることも可能である。この構成によれば、初期設定を行うスイッチ素子を構成するＭＯＳトランジスタのトータルのチャネル長を２倍にできるため、トータルのトランジスタサイズは大きくなるものの、実施例１の場合に比べてリーク電流を抑制できる。
【０１３７】
（実施例３）
図１９は、ＡＤ変換回路２３の内部の基準電圧Ｖouti，Ｖrefiを調整する機能を備えた、実施例３に係る比較器の構成例を示す回路図であり、図中、図１１と同等部位には同一符号を付して示している。
【０１３８】
図１９に示すように、実施例３に係る比較器３１Cは、前段の回路部と後段回路部との２段回路構成となっており、前段の回路部は、実施例１に係る比較器３１Aと同じ回路構成、即ち、比較回路部８１となっている。尚、前段の回路部については、実施例１に係る比較器３１Aと同じ回路構成のものに限られるものではなく、実施例２に係る比較器３１Bと同じ回路構成とすることも可能である。
【０１３９】
一方、後段の回路部は、前段の比較回路部８１の出力電圧、即ち、ＰＭＯＳトランジスタ５７に流れる電流に応じた電圧によって決まる電流値に基づく（対応する）電圧値（バイアス電圧値）を記憶する記憶回路部８２である。この記憶回路部８２は、例えば、ＰＭＯＳトランジスタ８２１、ＮＭＯＳトランジスタ８２２，８２３、及び、容量８２４によって構成されている。
【０１４０】
ＰＭＯＳトランジスタ８２１は、前段の比較回路部８１の出力端、即ち、ＭＯＳトランジスタ５２，５７のドレイン共通接続ノードにゲート電極が接続され、電源Ｖddにソース電極が接続されている。ＮＭＯＳトランジスタ８２２は、ＰＭＯＳトランジスタ８２１のドレイン電極にドレイン電極が接続され、ソース電極が接地されている。
【０１４１】
ＮＭＯＳトランジスタ８２３は、ＰＭＯＳトランジスタ８２１のドレイン電極にドレイン電極が接続され、ＮＭＯＳトランジスタ８２２のゲート電極にソース電極が接続されている。容量８２４は、ＮＭＯＳトランジスタ８２２のゲート電極に一端が接続され、他端が接地されている。そして、ＭＯＳトランジスタ８２１，８２２のドレイン共通接続ノードが本比較器３１Cの出力端となり、当該ドレイン共通接続ノードから比較出力Ｖcoが導出される。
【０１４２】
ＮＭＯＳトランジスタ８２３のゲート電極には、制御信号ΦR2が印加される。この制御信号ΦR2は、例えば、図１に示すタイミング制御部１８から与えられる。すなわち、タイミング制御部１８は、実施例３に係る比較器３１Cの後段の回路部、即ち、記憶回路部８２を制御する制御部としての機能を持っている。
【０１４３】
・第１駆動例
次に、比較回路部８１の後段に記憶回路部８２を有する、実施例３に係る比較器３１Cの第１駆動例について、図２０のタイミング波形図を用いて説明する。図２０には、制御信号ｘΦR、制御信号Φextlk、制御信号ｘΦR2、傾斜状波形の参照信号Ｖref、及び、信号電圧Ｖoutの各タイミング波形を示している。
【０１４４】
先ず、ＣＤＳ駆動時は、前段の比較回路部８１において、制御信号ｘΦRによる制御の下に、ＰＭＯＳトランジスタ５８，５９が導通することによって設定される初期電圧が、内部の基準電圧Ｖouti，ＶrefiとしてＮＭＯＳトランジスタ５１，５２のゲート側に保持される。この初期設定状態において、制御信号ｘΦR2による制御の下に、後段の記憶回路部８２のＮＭＯＳトランジスタ８３が導通状態となる。
【０１４５】
後段の記憶回路部８２において、ＮＭＯＳトランジスタ８３が導通状態となることで、前段の比較回路部８１の初期設定値によって決まる出力電圧に応じた電流がＭＯＳトランジスタ８２１，８２３を通して容量８２４に流れる。そして、初期設定期間内において、制御信号ｘΦR2による制御の下に、ＮＭＯＳトランジスタ８３が非導通状態になるタイミングで、比較回路部８１の出力電圧の初期値によって決まる電流値に基づく電圧値が容量８２４に記憶（保持）される。
【０１４６】
この容量８２４に記憶された電流値で後段の記憶回路部８２の特性が決定される。後段の記憶回路部８２の出力が反転するのは、比較回路部８１の出力電流、即ち、ＰＭＯＳトランジスタ８２１に流れる電流が容量８２４の保持電圧により発生する電流値を上回ったときとなる。
【０１４７】
一方、ＤＤＳ駆動時は、前段の比較回路部８１において、制御信号Φextによる制御の下に、ＮＭＯＳトランジスタ７１，７２が導通状態になることで、外部設定初期電圧ＶextがＮＭＯＳトランジスタ５１，５２のゲート電極に与えられる。また、制御信号ｘΦR2による制御の下に、後段の記憶回路部８２のＮＭＯＳトランジスタ８３が導通状態となる。
【０１４８】
後段の記憶回路部８２において、ＮＭＯＳトランジスタ８３が導通状態となることで、外部設定初期電圧Ｖextにより入力が決定されたときの出力電圧に応じた電流がＭＯＳトランジスタ８１，８３を通して容量８２４に流れる。そして、制御信号ｘΦR2による制御の下に、ＮＭＯＳトランジスタ８３が非導通状態になるタイミングで、外部設定初期電圧Ｖextによって決まる電流値に基づく電圧値が容量８２４に記憶（保持）される。
【０１４９】
上述したように、第１駆動例の場合は、ＣＤＳ駆動時、ＤＤＳ駆動時共に、初期設定のときの比較回路部８１の出力電圧によって決まる電流値に基づく電圧値を記憶回路部８２で記憶するようにしている。しかしながら、上述した動作説明から明らかなように、比較回路部８１のＣＤＳ駆動時における初期設定の出力電圧と、比較回路部８１のＤＤＳ駆動時における初期設定の出力電圧とに差が生じる。
【０１５０】
このように、ＣＤＳ駆動時とＤＤＳ駆動時の初期設定の出力電圧に差が生じると、結果として、記憶回路部８２が記憶する電圧値、即ち、記憶回路部８２の出力が反転する電圧値がＣＤＳ駆動時とＤＤＳ駆動時で違ってくるため、比較器３１Cとして同じ動作点が得られなくなる。すなわち、ＣＤＳ駆動時とＤＤＳ駆動時で比較器３１Cの初期の動作点が変わってしまう。この点に鑑みて為されたのが、以下に説明する第２駆動例である。
【０１５１】
・第２駆動例
続いて、実施例３に係る比較器３１Cの第２駆動例について、図２１のタイミング波形図を用いて説明する。図２１にも、図２０と同様に、制御信号ｘΦR、制御信号Φextlk、制御信号ｘΦR2、傾斜状波形の参照信号Ｖref、及び、信号電圧Ｖoutの各タイミング波形を示している。
【０１５２】
第２駆動例の場合、ＣＤＳ駆動時の動作については第１駆動例の場合と同じであり、ＤＤＳ駆動時の動作を特徴としている。すなわち、図２０のタイミング波形図と図２１のタイミング波形図との対比から明らかなように、ＤＤＳ駆動の際に、制御信号Φextによる制御に基づく外部設定初期電圧Ｖextによる初期設定を行う前に、ＣＤＳ駆動時と同じ初期設定の動作を行う構成を採っている。
【０１５３】
具体的には、外部設定初期電圧Ｖextによる初期設定に先立って、前段の比較回路部８１において、制御信号ｘΦRによる制御の下に、ＰＭＯＳトランジスタ５８，５９が導通することによって設定される初期電圧を、内部の基準電圧Ｖouti，Ｖrefiとして初期設定する。
【０１５４】
この初期設定状態において、制御信号ｘΦR2による制御の下に、後段の記憶回路部８２において、ＮＭＯＳトランジスタ８２３が非導通状態になるタイミングで、比較回路部８１の出力電圧の初期値によって決まる電流値に基づく電圧値を容量８２４に記憶（保持）する。このとき記憶する電圧値（電流値）は、ＣＤＳ駆動時の初期設定で記憶する電圧値（電流値）と同じである。これにより、ＣＤＳ駆動時とＤＤＳ駆動時で比較器３１Cの初期の動作点、即ち、両者の特性が揃うことになる。
【０１５５】
ＤＤＳ駆動の際には、ＣＤＳ駆動時と同じ初期設定を行った後、再度、外部設定初期電圧Ｖextによる初期設定を行うことで、信号レベルＶsig及びリセットレベルＶrstがＡＤ変換回路２３の入力電圧範囲内に入るように内部の基準電圧Ｖouti，Ｖrefiを調整する。
【０１５６】
上述したように、ＤＤＳ駆動の際には、外部設定初期電圧Ｖextによる初期設定に先立って、ＣＤＳ駆動時と同じ初期設定を行い、しかる後再度本来の初期設定、即ち、外部設定初期電圧Ｖextによる初期設定を行うことで、第１駆動例の問題を解決することができる。すなわち、ＤＤＳ駆動、ＣＤＳ駆動の双方において、同じ初期設定を行うことにより両駆動時の出力の動作点の特性を揃えることができる。その結果、初期電圧設定回路７０Aの作用による作用、効果に加えて、ＣＤＳ駆動とＤＤＳ駆動とをより確実に両立できる、という作用、効果を得ることができる。
【０１５７】
（駆動の高速化）
ところで、本実施形態に係るＣＭＯＳイメージセンサ１０Aにおいては、単純に、ＣＤＳ駆動とＤＤＳ駆動を交互に行うことで信号を取得する訳であるが、当然のことながら、信号の取得にはＣＤＳ駆動及びＤＤＳ駆動の時間分の時間を要することになる。具体的には、図２２のタイミング波形図に示すように、ＤＤＳ駆動の駆動時間をＴdds、ＣＤＳ駆動の駆動時間をＴcdsとすると、ＣＤＳ駆動及びＤＤＳ駆動で信号を取得する時間Ｔtotalは、Ｔtotal＝Ｔdds＋Ｔcdsとなる。この駆動例の場合は、ＡＤ変換の際に用いる傾斜状波形の参照信号Ｖrefのスロープ（傾斜）について、ＣＤＳ駆動とＤＤＳ駆動で同じ勾配Ａとなっている。
【０１５８】
これに対して、傾斜状波形の参照信号Ｖrefに関して、ＣＤＳ駆動及びＤＤＳ駆動のどちらか一方のスロープを他方のスロープに比べて急勾配にすることにより、ＡＤ変換に要する時間、ひいては、信号を取得するまでの時間を高速化できる。スロープを急勾配にした方の駆動によって得られるデータについては、後段の信号処理部において、高速化した分だけ、即ち、参照信号Ｖrefのスロープを急勾配にした分だけ係数（後述する）をかけることにより、入力換算で同じデータを取得するようにすれば良い。
【０１５９】
一般的に、ＤＤＳ駆動で取得する信号については、イメージセンサでは高輝度側の信号であることが多いために、ＤＤＳ駆動側について、参照信号ＶrefのスロープをＣＤＳ駆動側に比べて急勾配にするのが望ましい。
【０１６０】
図２３に、参照信号ＶrefのスロープについてＤＤＳ駆動側をＣＤＳ駆動側（勾配Ａ）に比べて急勾配Ａ′にした場合のタイミング波形を示す。ＤＤＳ駆動側を急勾配Ａ′にすることで、ＡＤ変換に要する時間は、Ｔdds´＋Ｔcdsとなる。ここで、Ｔdds´＝Ｔdds−（ｔ1−ｔ1´）−（ｔ2−ｔ2´）の時間の短縮が見込まれる。そして、その短縮分だけ信号を取得するまでの時間を高速化できる。
【０１６１】
高速化を図る図２２の場合のＤＤＳ駆動時のスロープの傾き（勾配）をＡとし、高速化を図った場合のＤＤＳ駆動時のスロープの傾きをＡ´としたとき、後段の信号処理部において用いる、先述した係数は、Ａ´／Ａとなる。すなわち、高速化した場合のＤＤＳ駆動で得られたデータに対してＡ´／Ａなる係数をかけることで、高速化していない場合と同等の出力データを得ることが可能になる。尚、この係数をかける信号処理は、画素アレイ部１２と同じチップ（半導体基板１９）内、チップ外のどちらで行っても良く、特に制約は無い。
【０１６２】
また、画素アレイ部１２の全画素１１に亘ってＤＤＳ駆動で取得する信号が無く、ＤＤＳ動作自体が不要な信号レベルの場合、例えば、非常に暗い環境下での撮像の場合は、ＤＤＳ駆動を止めてＣＤＳ駆動のみとすることによっても動作速度を向上させることができる。この場合、一例として、ＤＤＳ駆動での出力データがゼロ出力と判定可能な出力結果がある一定時間連続していることを検出したら、その検出結果を受けてＣＤＳ駆動のみとする、といった制御が考えられる。
【０１６３】
（カウンタの駆動法）
前にも述べたことから明らかなように、傾斜状波形の参照信号Ｖrefを用いる、所謂、スロープ型のＡＤ変換回路２３は、単調減少（または、単調増加）する傾斜状波形の参照信号Ｖrefと画素の信号電圧Ｖoutとを比較する。そして、比較器３１の出力が反転するまでの時間をクロックＣＫによってカウントし、比較器３１の出力の反転タイミングでのカウント値を変換データとして記憶することでＡＤ変換を実現している。
【０１６４】
先述した実施形態の説明では、カラムＡＤ変換回路のカウント部としてアップ／ダウンカウンタ３２を用いるとしたが、例えば、カウント部が正負１２ビットカウント可能な場合、ＣＤＳ駆動ではダウンカウントのカウンタを搭載するものとする。図２４に、ＣＤＳ駆動時のカウンタ部の動作説明に供するタイミング波形を示す。ＣＤＳ駆動では、リセットレベルＶRSTまでの反転時刻ｔをダウンカウントし、カウント終了後１の補数を取ることで０を中心に正負を逆−１とした値にする。
【０１６５】
次に、信号レベルＶsigについてもこの値を基準にダウンカウントを行う。もし、単位画素１１の信号が低照度（ＤＡＲＫ）で同じ電位レベルしか比較器３１に入力されないと仮定すると、図２５に示すように、カウント値−１でカウントが終了する。単位画素１１の信号が高照度であった場合は、図２６に示すように、−４０９６までカウントする。最後に、このデータの１の補数を取得することで、低照度時は０、高照度時は４０９５のデータを出力できることとなる。
【０１６６】
しかしながら、同じ回路（カウンタ）を使用してＤＤＳ駆動のデータを取得しようとすると、高照度側では、わずかのカウント後に比較器３１の出力が反転するため、ＣＤＳ駆動時の低照度と同じレベルの信号が出力される。すなわち、ＤＤＳ駆動の高照度時はＣＤＳ駆動の低照度に近いタイミングで反転し、ＤＤＳ駆動の低照度時はＣＤＳ駆動の高照度時に近いタイミングで反転するために、同じ回路（カウンタ）を用いての入力信号とデータの整合性が取れないことになる。
【０１６７】
図２７は、ＤＤＳ駆動時のカウンタ部の動作説明に供するタイミング波形図である。また、図２８には、ＤＤＳ駆動の低照度時のカウント動作についての説明図を示し、図２９には、ＤＤＳ駆動の高照度時のカウント動作についての説明図を示す。
【０１６８】
カラムＡＤ変換回路のカウント部において、同じ回路（カウンタ）を用いての入力信号とデータの整合性を取るために、ＤＤＳ駆動では、以下のような駆動を行うようにする。すなわち、ＤＤＳ駆動で取得した信号については、例えば列走査部１６による走査で選択した後、外部に出力する前に４０９６のデータを加算して出力するようにする。
【０１６９】
４０９６のデータの加算処理については、画素アレイ部１２と同じチップ（半導体基板１９）内で行っても良いし、チップ外部で演算処理の一環として行うようにしても良い。この加算処理回路については、ＤＤＳ駆動で取得した信号であるか否かを判別する回路部と、当該回路部の判別結果を受けてＤＤＳ駆動時に加算処理を行う加算器とによって実現することが可能である。
【０１７０】
このように、ＤＤＳ駆動では、ＤＤＳ駆動で取得した信号に対して、カウンタのビット数に対応したデータ、例えば１２ビットの場合には４０９６のデータを加算することで、同じ回路（カウンタ）を用いての入力信号とデータの整合性を取ることができる。すなわち、ＣＤＳ駆動とＤＤＳ駆動のデータの取得の際に、カラムＡＤ変換回路のカウント部として同一の回路（カウンタ）を使用することが可能となる。
【０１７１】
＜２．第２実施形態＞
［２−１．システム構成］
図３０は、本開示の第２実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すシステム構成図であり、図中、図１と同等部位には同一符号を付して示している。
【０１７２】
図３０に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０Bは、画素アレイ部１２に加えて、その周辺回路として、例えば、行走査部１３、カラム処理部１４B、参照信号生成部１５、列走査部１６、水平出力線１７、及び、タイミング制御部１８を有する。
【０１７３】
ＣＭＯＳイメージセンサ１０Bにおいては、カラム処理部１４Bが第１実施形態のカラム処理部１４Aと構成を異にしているだけであり、行走査部１３、参照信号生成部１５、列走査部１６、水平出力線１７、及び、タイミング制御部１８については、基本的に、第１実施形態と同じである。
【０１７４】
カラム処理部１４Bは、例えば、画素アレイ部１２の画素列毎、即ち、列信号線２２（２２-1〜２２-m）毎に１対１の対応関係をもって設けられたカラムアンプ回路２５（２５-1〜２５-m）を有する。カラムアンプ回路２５（２５-1〜２５-m）は、画素アレイ部１２の各単位画素１１から列毎に出力されるアナログ信号に対して増幅処理を行うとともに、信号レベルとリセットレベルとの差分をとる相関二重サンプリング処理を行う。
【０１７５】
カラムアンプ回路２５-1〜２５-mは全て同じ構成となっている。ここでは、ｍ列目のカラムアンプ回路２５-mを例に挙げて説明するものとする。カラムアンプ回路２５-mは、反転増幅器６１、入力容量６２、帰還容量６３、制御スイッチ６４、及び、水平選択スイッチ６５を有する構成となっている。そして、カラムアンプ回路２５-mは、列信号線２２-mを介して単位画素１１から供給される信号電圧Ｖoutを増幅してアナログ信号Ｖampとして出力する。
【０１７６】
尚、本例では、カラム処理部１４Bについて、カラムアンプ回路２５が列信号線２２毎に１対１の対応関係をもって設けられた構成を例に挙げたが、１対１の対応関係の配置に限られるものではない。例えば、１つのカラムアンプ回路２５を複数の画素列で共有し、複数の画素列間で時分割にて使用する構成とすることも可能である。
【０１７７】
（カラムアンプ回路の従来構成について）
信号処理部として、列並列に配置されたカラムアンプ回路２５を用いる従来のＣＭＯＳイメージセンサは、ＣＤＳ駆動を基本としている。すなわち、単位画素１１から先にリセットレベルＶrstを読み出し、次いで、信号レベルＶsigが読み出すＣＤＳ駆動を基本としている。ここで、この従来例に係るＣＭＯＳイメージセンサに用いられるカラムアンプ回路の構成例について説明する
【０１７８】
図３１は、カラムアンプ回路２５の従来構成を示す回路図である。図３２に、従来構成に係るカラムアンプ回路２５の出力信号の動作範囲を示す。
【０１７９】
図３１に示すように、従来構成に係るカラムアンプ回路２５は、反転増幅器６１、入力容量６２、帰還容量６３、及び、制御スイッチ６４を有する構成となっている。このカラムアンプ回路２５においても、ＡＤ変換回路２３の場合と同様に、制御信号ΦRによる制御の下に、制御スイッチ６４によって反転増幅器６１の入出力端間を短絡することで、カラムアンプ回路２５の基準電圧を取得する。
【０１８０】
ＣＤＳ動作では、リセットレベルＶrst→信号レベルＶsigの順に読み出されるが、電位的には、高い電位→低い電位となる。カラムアンプ回路２５において、初期値として、出力電圧は低く設定し、入力信号が低くなる場合、即ち、単位画素１１からの信号レベルが大きくなる場合、低い初期出力電圧が入力容量６２と帰還容量６３の容量比で増幅される。具体的には、入力容量６２の容量値をＣin、帰還容量６３の容量値をＣfbとすると、容量比Ｃin／Ｃfbで増幅される。
【０１８１】
制御信号ΦRによる制御の下に、制御スイッチ６４によって反転増幅器６１の入出力端間を短絡したときの初期電圧（基準電圧）をＶbとすると、カラムアンプ回路２５の出力電圧Ｖampは、
Ｖamp＝Ｖb＋（Ｃin／Ｃfb）ΔＶ
となる。ここで、ΔＶはリセットレベルＶrstと信号レベルＶsigの電位差である。カラムアンプ回路２５の出力動作範囲は、反転増幅器６１の入出力端間を短絡したときの初期電圧Ｖbに対して閾値電圧程度低い電圧から、カラムアンプ回路２５の回路構成で決まる上部の動作範囲までとなる。
【０１８２】
この従来構成に係るカラムアンプ回路２５を用いたＣＭＯＳイメージセンサでＤＤＳ駆動を行った場合の、カラムアンプ回路２５の出力波形を図３３に示す。
【０１８３】
ＤＤＳ駆動では、信号出力順がＣＤＳ駆動の場合と逆である、即ち、信号レベルＶsig→リセットレベルＶrstの順に出力される。従って、カラムアンプ回路２５の出力信号は、低い初期電圧の電圧値から更に低くなるため、回路の動作範囲を外れてしまう。これを解決するために、第２実施形態では以下の構成を採っている。
【０１８４】
［２−２．第２実施形態の特徴とする事項］
すなわち、第２実施形態では、単位画素１１からのアナログ信号に対して増幅処理を行うとともに、信号レベルＶsigとリセットレベルＶrstとの差分をとる相関二重サンプリング処理を行うカラムアンプ回路２５を用いたＣＭＯＳイメージセンサ１０Bにおいて、次の構成を採ることを特徴とする。
【０１８５】
具体的には、先ず、単位画素１１の信号を第１の信号及び第２の信号として２回に分けて読み出す際に、先に読み出される第１の信号を、第１，第２の信号を処理する信号処理部の処理可能な入力電圧範囲の基準電圧として用いる。本実施形態の場合は、カラムアンプ回路２５が、第１，第２の信号を処理する信号処理部に相当する。また、基準電圧は、カラムアンプ回路２５の増幅可能な入力電圧範囲の基準となる電圧となる。
【０１８６】
このとき、第１の信号がＦＤ部４２に蓄積、もしくは、保持された信号電荷に基づく信号、即ち、信号レベルＶsigである場合は、当該信号レベルを基準電圧として用いることになる。また、第１の信号がＦＤ部４２をリセットしたときのリセット電位Ｖrに基づく信号、即ち、リセットレベルＶrstである場合は、当該リセットレベルを基準電圧として用いることになる。そして、先に読み出される第１の信号をカラムアンプ回路２５の基準電圧として用いた上で、第１，第２の信号がカラムアンプ回路２５の入力電圧範囲内に入るように基準電圧を調整した状態で第１，第２の信号に対して増幅処理を施すようにする。
【０１８７】
このように、第１，第２の信号がカラムアンプ回路２５の入力電圧範囲内に入るように基準電圧を調整することで、カラムアンプ回路２５は、第１，第２の信号が入力電圧範囲内に入った状態でこれら第１，第２の信号に対して増幅処理を施すことが可能になる。従って、先に読み出される第１の信号が信号レベルＶsigの場合、リセットレベルＶrstの場合のいずれの場合にも、処理対象の画素の信号を用いて基準電圧を設定した上で、第１，第２の信号に対して確実に信号増幅処理を施すことができることとなる。
【０１８８】
これにより、特許文献５に記載の従来技術、即ち、別途外部で生成した所定電圧を用いて基準電圧を設定する場合のような、面内の大きな特性の揺らぎの差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去できる。その結果、画素の出力振幅に対して、カラムアンプ回路２５の増幅可能な入力電圧範囲に必要なマージンを低減することが可能となる。そして、当該入力電圧範囲に必要なマージンを低減できることにより、カラムアンプ回路２５の電源電圧の低電圧化や低消費電力化を図ることができる。
【０１８９】
（実施例１）
以下に、具体的な実施例について説明する。前にも述べたように、ＤＤＳ駆動では、先ず、ＦＤ部４２に保持、もしくは、蓄積されている信号電荷を信号レベルＶsigとして読み出す駆動が行われる。次いで、ＦＤ部４２をリセット電位Ｖrにリセットして当該リセット電位ＶrをリセットレベルＶrstとして読み出す駆動が行われる。そして、単位画素１１から先に読み出される信号レベルＶsigを、カラムアンプ回路２５の変換可能な入力電圧範囲の基準となる基準電圧として用いる。換言すれば、先に読み出される信号レベルＶsigを用いてカラムアンプ回路２５の基準電圧を設定する。
【０１９０】
図３４は、基準電圧を調整する機能を備えた、実施例１に係るカラムアンプ回路についての説明図であり、（Ａ）はカラムアンプ回路の構成例を、（Ｂ）はカラムアンプ回路の動作範囲をそれぞれ示している。図３４において、図３１と同等部位には同一符号を付して示している。
【０１９１】
図３４（Ａ）に示すように、実施例１に係るカラムアンプ回路２５Aは、反転増幅器６１、入力容量６２、帰還容量６３、及び、制御スイッチ６４に加えて、カラムアンプ回路２５Aの基準電圧を設定（調整）するための初期電圧設定回路７０Bを有する構成となっている。
【０１９２】
初期電圧設定回路７０Bは、帰還容量６３に対して直列に接続されたＮＭＯＳトランジスタ７５と、帰還容量６３とＮＭＯＳトランジスタ７５との接続ノードと外部設定初期電圧Ｖextが与えられるラインＬとの間に接続されたＰＭＯＳトランジスタ７６によって構成されている。ＮＭＯＳトランジスタ７５及びＰＭＯＳトランジスタ７６の各ゲート電極には、制御信号Φextの反転信号ｘΦextが印加される。制御信号Φextの反転信号ｘΦextは、例えば、図１に示すタイミング制御部１８から与えられる。すなわち、タイミング制御部１８は、初期電圧設定回路７０Bを制御する制御部としての機能を持っている。
【０１９３】
図３５は、実施例１に係るカラムアンプ回路２５Aの各部位の信号波形を示す波形図である。図３５には、制御信号Φextの反転信号ｘΦext、制御信号ΦR、列信号線２２の信号電圧Ｖout、即ちカラムアンプ回路２５Aの入力電圧、及び、カラムアンプ回路２５Aの出力電圧Ｖampの各波形を示している。
【０１９４】
ＣＤＳ駆動の場合は、制御信号Φextの反転信号ｘΦextが高電位の状態にあることで、ＮＭＯＳトランジスタ７５が導通状態になり、帰還容量６３をカラムアンプ回路２５Aの出力端に電気的に接続する。このときの回路構成は、図３１に示したカラムアンプ回路２５と同じ回路構成、即ち、通常のＣＤＳ駆動時の同じ回路形態となる。
【０１９５】
ＤＤＳ駆動時は、カラムアンプ回路２５A自体の入出力間を短絡することで、カラムアンプ回路２５Aの入力信号は初期電圧（基準電圧）をＶbとなる。これにより、出力振幅を確保でき、かつ、回路の動作する入力信号レベルとなる。
【０１９６】
一方で、制御信号Φextの反転信号ｘΦextが低電位の状態になることで、ＮＭＯＳトランジスタ７５が非導通状態となり、カラムアンプ回路２５Aの出力端に対する帰還容量６３の電気的接続を開放する。すなわち、反転増幅器６１の帰還ループを開放状態にする。このとき、ＰＭＯＳトランジスタ７６が導通状態になり、帰還容量６３の開放端に対して外部設定初期電圧Ｖextを印加する。これにより、反転増幅器６１の出力電圧の初期値は、外部設定初期電圧Ｖextとなる。そして、ＤＤＳ駆動の場合は、入力信号は、低い信号レベルから高いリセットレベルへと変化するので、この動作範囲になるように、カラムアンプ回路２５Aの基準電圧の調整が行われる。
【０１９７】
このように、ＤＤＳ駆動時において、初期電圧設定回路７０Bの作用により、信号レベルＶsig及びリセットレベルＶrstがカラムアンプ回路２５Aの動作範囲内に入るように基準電圧を調整することで、ＣＤＳ駆動とＤＤＳ駆動の両立が可能になる。
【０１９８】
また、基準電圧を調整するための初期電圧設定回路７０Bとしては、２つのＭＯＳトランジスタ７５，７６を追加するだけの非常に簡単な回路構成で実現できる。従って、個々のカラムアンプ回路２５Aとしては、僅かな面積の増加で済む。すなわち、ＣＤＳ駆動とＤＤＳ駆動との両立を、カラムアンプ回路２５Aの面積を僅かに増加するだけで実現できる。
【０１９９】
(実施例２）
図３６は、基準電圧を調整する機能を備えた、実施例２に係るカラムアンプ回路の構成例を示す回路図であり、図中、図３４と同等部位には同一符号を付して示している。
【０２００】
実施例２に係るカラムアンプ回路２５Bは、入力側の容量と出力側の容量の容量比で信号を増幅する構成となっている。具体的には、反転増幅器６１の出力端に、スイッチＳＷ11〜ＳＷ14を介して４つの出力容量ＣＮ1，ＣＳ1，ＣＮ2，ＣＳ2が接続され、これら出力容量ＣＮ1，ＣＳ1，ＣＮ2，ＣＳ2の保持電荷がスイッチＳＷ21〜ＳＷ24によって選択的に出力される構成となっている。出力側の容量の回路部分以外の構成、及び、その動作については、実施例１に係るカラムアンプ回路２５Aの場合と同じである。
【０２０１】
また、反転増幅器６１の帰還容量６３の部位には、実施例１に係るカラムアンプ回路２５Aの場合と同様に、カラムアンプ回路２５Bの基準電圧を設定（調整）するための初期電圧設定回路７０Bが設けられている。初期電圧設定回路７０Bは、実施例１の同様の構成、即ち、帰還容量６３に対して直列に接続されたＮＭＯＳトランジスタ７５と、帰還容量６３とＮＭＯＳトランジスタ７５との接続ノードに外部設定初期電圧Ｖextを選択的に与えるＰＭＯＳトランジスタ７６とを有する構成となっている。
【０２０２】
次に、上記構成の実施例２に係るカラムアンプ回路２５Bの回路動作について、図３７のタイミング波形図を用いて説明する。
【０２０３】
第１実施形態の場合と同様、ＤＤＳ駆動時にカラムアンプ回路２５Bの出力が下側に飽和しないように、初期電圧として外部設定初期電圧Ｖextを設定する。その設定後、フィードバックがかかった状態のカラムアンプ回路２５Bの出力信号を制御信号ΦS1にて出力容量ＣＳ1にサンプルする。続いて、単位画素１１のリセット信号ＲＳＴをアクティブ状態にして、信号レベルを制御信号ΦN1にて出力容量ＣＮ1にサンプルする。
【０２０４】
カラムアンプ回路２５Bに対して制御信号（リセット信号）ΦRを入力し、同時に、単位画素１１のＦＤ部４２をリセットする。これにより、カラムアンプ回路２５Bの入力側は初期電圧Ｖbに設定される。制御信号ΦRの印加をやめた状態を初期値として出力容量ＣＮ2に制御信号ΦN2にてサンプルし、転送信号ＴＲＧにてフォトダイオード４１からＦＤ部４２へ信号を転送した後に制御信号ΦS2にて出力容量ＣＳ2にサンプルする。出力容量ＣＮ1，ＣＳ1には、ＤＤＳ駆動での信号レベル差、出力容量ＣＮ2，ＣＳ2にはＣＤＳ駆動での信号レベル差が蓄積されている。これらの信号を水平転送制御で出力へ読み出す。
【０２０５】
このように、入力側の容量と出力側の容量の容量比で信号を増幅する構成のカラムアンプ回路２５Bにおいても、初期電圧設定回路７０Bの作用により、適切な初期状態とすることで、ＣＤＳ駆動とＤＤＳ駆動とで、同一回路を用いて動作範囲内に出力が収まるように動作させることが可能となる。
【０２０６】
また、基準電圧を調整するための初期電圧設定回路７０Bとしては、２つのＭＯＳトランジスタ７５，７６を追加するだけの非常に簡単な回路構成で実現できる。従って、個々のカラムアンプ回路２５Bとしては、僅かな面積の増加で済む。すなわち、ＣＤＳ駆動とＤＤＳ駆動との両立を、カラムアンプ回路２５Bの面積を僅かに増加するだけで実現できる。
【０２０７】
また、ＤＤＳ駆動とＣＤＳ駆動とでカラムアンプ回路２５Bの入力側と帰還側の容量比を変えることで、信号のゲインをおのおの個別に設定可能となる。加えて、カラムアンプ回路２５Bの出力側に、第１実施形態に係るシングルスロープ型のＡＤ変換回路を接続し、制御信号ΦN1，ΦN2，ΦS1，ΦS2で表された期間にＡＤ変換を行うことで、信号を取得することも可能となる。
【０２０８】
＜３．他の画素構成＞
第１、第２実施形態においては、リセットレベルを信号レベルの前に読み出すことができない固体撮像装置として、グローバル露光機能を持つＣＭＯＳイメージセンサ１０A，１０Bを例に挙げた。このグローバル露光機能を持つＣＭＯＳイメージセンサ１０A，１０Bは、全画素一括の露光を実現すべく、フォトダイオード４１で発生した電荷を全画素同時にＦＤ部４２へ転送し、当該ＦＤ部４２で信号電荷が保持された状態から、順次読み出し動作を実行する。
【０２０９】
但し、信号検出部にリセット前に読み出したい信号電荷が存在するため、リセットレベルを信号レベルの前に読み出すことができない固体撮像装置としては、グローバル露光機能を持つＣＭＯＳイメージセンサ１０A，１０Bに限られるものではない。以下に他の画素例について説明する。
【０２１０】
（他の画素例１）
図３８は、有機光電変換膜を用いた、他の画素例１に係る単位画素の一例を示す構成図であり、図中、図２と同等部位には同一符号を付して示している。
【０２１１】
他の画素例１に係る単位画素１１Aにおいて、有機光電変換膜８１は上部電極８２と下部電極８３で挟まれている。少なくとも下部電極８３は画素毎に分割され、透明性の高い電極が使われることが多い。そして、上部電極８２に対してバイアス電源８４によりバイアス電圧Ｖbが印加されている。
【０２１２】
有機光電変換膜８１での光電変換によって発生した電荷はＦＤ部４２に蓄積される。ＦＤ部４２の電荷は、増幅トランジスタ４５を含む読み出し回路を介して列信号線２２から電圧として読み出される。ＦＤ部２６は、リセットトランジスタ４４によりドレイン電位Ｖrに設定される。そして、リセットトランジスタ４４のドレイン電位Ｖrは、ＦＤ部４２の空乏化されたリセットトランジスタ４４側のポテンシャルよりも低い電圧Ｖr1から高い電圧Ｖr2へ遷移させることが可能となっている。
【０２１３】
このように、有機光電変換膜８１を用いた、他の画素例１に係る単位画素１１Aの場合は、ＤＤＳ駆動によって該当画素の信号を読み出す。他の有機光電変換膜のついていない、もしくは、有機光電変換膜の機能が無効となっている、４つのトランジスタ等で構成されたＣＤＳ動作が可能な画素については、別の駆動によって信号を読み出す。例えば、有機光電変換膜８１を用いていない他の画素が、例えば図２に示す画素構成の場合は、ＤＤＳ駆動とＣＤＳ駆動の組み合わせ、もしくは、ＣＤＳ駆動のみの読出しを行う。
【０２１４】
この他の画素例１に係る単位画素１１Aを用いた固体撮像装置に対しても、先述した第１，第２実施形態に係る信号処理部に関する技術を同様に適用することができる。すなわち、同一の信号処理部によってＤＤＳ駆動とＣＤＳ駆動を両立できる。
【０２１５】
（他の画素例２）
次に、単位画素内にＦＤ部４２以外に電荷蓄積部を有する画素について、他の画素例２として説明する。ここでは、ＦＤ部４２以外に電荷蓄積部を有する画素構成として２つの例を図３９（Ａ），（Ｂ）に示す。図３９（Ａ），（Ｂ）において、図２と同等部位には同一符号を付して示している。
【０２１６】
図３９（Ａ）に示す画素構成に係る単位画素１１Bは、増幅トランジスタ４５のゲート電極に対して、容量選択トランジスタ４７を介して蓄積容量４８が電荷蓄積部として接続された画素構成となっている。図３９（Ｂ）に示す画素構成に係る単位画素１１Cは、容量選択トランジスタ４７が増幅トランジスタ４５とリセットトランジスタ４４との間に接続され、その接続ノードとグランドとの間に蓄積容量４８が接続された画素構成となっている。
【０２１７】
上記構成の他の画素例２に係る単位画素１１B，１１Cを用いた固体撮像装置に対しても、先述した第１，第２実施形態に係る信号処理部に関する技術を同様に適用することができる。すなわち、同一の信号処理部によってＤＤＳ駆動とＣＤＳ駆動を両立できる。
【０２１８】
ここで、一例として、ＣＤＳ駆動→ＤＤＳ駆動の順で画素から信号を読み出す場合の動作について、図４０のタイミング波形図を用いて説明する。
【０２１９】
選択信号ＳＥＬによって選択トランジスタ４６を導通状態にした後、リセット信号ＲＳＴによってリセットトランジスタ４４を導通状態にし、ＦＤ部４２をリセットする。このとき。容量選択トランジスタ４７については非導通状態にしておく。そして、リセットしたときのＦＤ部４２の電位をリセットレベルとして読み出し、次いで、転送信号ＴＲＧをアクティブ状態にすることによってフォトダイオード４１からＦＤ部４２に信号電荷を読み出す。この一連の駆動がＣＤＳ駆動である。
【０２２０】
続いて、容量選択トランジスタ４７を導通状態にし、ＦＤ部４２と蓄積容量４８に蓄積されている信号電荷を読み出し、次いで、リセットトランジスタ４４によってＦＤ部４２と蓄積容量４８をリセットし、そのリセットレベルを読み出す。この一連の駆動がＤＤＳ駆動である。
【０２２１】
ここでは、一例として、ＣＤＳ駆動→ＤＤＳ駆動の順で読み出し動作を行う場合について説明したが、ＤＤＳ駆動→ＣＤＳ駆動の順で読み出し動作を行う場合に対しても、先述した第１，第２実施形態に係る信号処理部に関する技術を同様に適用することができる。
【０２２２】
（他の画素例３）
次に、単位画素内に信号蓄積用アナログメモリを有し、中間オーバーフロー構造になっている画素について、他の画素例３として説明する。
【０２２３】
図４１は、信号蓄積用アナログメモリを有し、中間オーバーフロー構造になっている、他の画素例３に係る単位画素の一例を示す構成図であり、図中、図２と同等部位には同一符号を付して示している。
【０２２４】
他の画素例３に係る単位画素１１Dは、転送トランジスタ４３の後段に信号蓄積用アナログメモリである画素内蓄積容量（ＭＥＭ）９１を有するとともに、当該蓄積容量９１とＦＤ部４２との間に転送ゲート部９２が配された構成となっている。単位画素１１Dは更に、フォトダイオード４１と電荷排出部（例えば、電源電圧Ｖdd）との間に接続された電荷排出ゲート部４０を有している。電荷排出ゲート部４０は、ゲート電極に印加される制御信号ＯＦＧがアクティブ状態になるとこれに応答して導通状態となり、フォトダイオード４１から予め定められた所定量もしくはフォトダイオード４１に蓄積された全ての光電荷を電荷排出部に選択的に排出する。
【０２２５】
この他の画素例３に係る単位画素１１Cでは、転送トランジスタ４３に印加する転送信号ＴＲＧの電圧を、高電位と低電位の中間電圧とする。これにより、画素に高照度信号が入射した場合は、転送トランジスタ４３のゲートのポテンシャル以上となった電荷が、容量側にオーバーフローすることで、取り扱い電荷量を増加させることができる。
【０２２６】
他の画素例３に係る単位画素１１Dを有し、グローバルシャッタ機能を持った固体撮像装置の動作について、図４２のタイミング波形図を用いて説明する。
【０２２７】
先ず、蓄積時間の開始をグローバルリセットにて行い、全画素一斉に初期化する。蓄積時間が経過した後、オーバーフローで画素内蓄積容量９１に蓄積した電荷を、転送ゲート部９２の制御にて全画素一斉にＦＤ部４２へ転送する。その後、転送トランジスタ４３を全画素一斉に導通状態にすることで、フォトダイオード４１に蓄積した低照度側の信号を蓄積容量９１に転送する。転送前後で、元々フォトダイオード４１、蓄積容量９１にあった信号が、蓄積容量９１、ＦＤ部４２に全画素一斉に移動することになる。
【０２２８】
図４２に示すように、ＦＤ部４２の信号をＤＤＳ駆動により読み出し、蓄積容量９１の信号をＣＤＳ駆動により読み出す。なお、選択信号ＳＥＬはグローバル露光時には非アクティブ状態になっていることを想定しているので、読み出し時のリセット信号ＲＳＴが入力されるときは、画素の状態に相関を持たせるために選択信号ＳＥＬは非アクティブ状態とすることが好ましい。このときの制御信号Φextと制御信号ΦRも前述のＣＤＳ駆動、ＤＤＳ駆動の際に適切なタイミングにて入力される。
【０２２９】
＜４．変形例＞
上記各実施形態においては、基本的に、ＤＤＳ駆動→ＣＤＳ駆動の駆動例であるが、ＣＤＳ駆動の読み出し回数は１回に限定するものではない。図面の記載を簡素化するため、スイッチはシンボルで記載した場合もあるが、これらについてはＮＭＯＳもしくはＰＭＯＳのトランジスタで代用も可能であり、ＮＭＯＳはＨｉｇｈでスイッチを活性、ＰＭＯＳはＬｏｗで活性とすることで前述の動作は可能である。
【０２３０】
また、１行の読み出し期間中にＤＤＳ駆動とＣＤＳ駆動を交互に１行毎実行するとしたが、この駆動法に限定するものではない。例えば、１フレーム毎にＤＤＳ駆動とＣＤＳ駆動を交互に実行する駆動法を採ることも可能である。この駆動法によれば、ＤＤＳ駆動とＣＤＳ駆動の切り替えが１フレーム周期でよいため、１ライン（１行）周期で切り替えを行う場合に比べて、動作速度の高速化が図れる利点がある。一方、１フレーム周期での切り替えだと、後段の信号処理部においてフレームメモリが必要になるため、メモリ容量の観点からすると、１ライン周期での切り替えの方が有利ということも言える。
【０２３１】
また、上記各実施形態では、単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示は、単位画素が行列状に２次現配置されてなるＸ−Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
【０２３２】
また、本開示は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対して適用可能である。
【０２３３】
尚、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０２３４】
＜５．電子機器＞
本開示は、固体撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。画像取込部に固体撮像装置を用いる電子機器には、画像読取部に固体撮像装置を用いる複写機も含まれる。尚、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０２３５】
（撮像装置）
図４３は、本開示に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。
【０２３６】
図４３に示すように、本開示に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子（撮像デバイス）１０２、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７及び電源系１０８等を有する。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７及び電源系１０８がバスライン１０９を介して相互に接続されている。
【０２３７】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
【０２３８】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０２３９】
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６及び操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０２４０】
上記の構成の撮像装置は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置として用いることができる。そして、当該撮像装置において、撮像素子１０２として、先述した各実施形態に係るＣＭＯＳイメージセンサ１０A，１０B等の固体撮像装置を用いることで、次のような作用効果を得ることができる。
【０２４１】
すなわち、先述した各実施形態に係るＣＭＯＳイメージセンサ１０A，１０Bは、グローバル露光によって歪みのない撮像を実現できる。従って、画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途に用いて好適な撮像装置として実現出来る。
【０２４２】
また、先述した各実施形態に係るＣＭＯＳイメージセンサ１０A，１０Bは、面内の大きな特性の揺らぎ（面内分布）の差異や、寄生容量の大きさに依存したオフセット成分を効果的に除去することができる。これにより、画素の出力振幅に対して、信号処理部の処理可能な入力電圧範囲に必要なマージンを低減することが可能となるため、信号処理部の電源電圧の低電圧化や低消費電力化を図ることができる。従って、各種電子機器の低電圧化や低消費電力化に寄与できる。
【符号の説明】
【０２４３】
１０A，１０B…ＣＭＯＳイメージセンサ、１１，１１A，１１B，１１C，１１D…単位画素、１２…画素アレイ部、１３…行走査部、１４A，１４B…カラム処理部、１５…参照信号生成部、１６…列走査部、１７…水平出力線、１８…タイミング制御部、２１（２１-1〜２１-n）…行制御線、２２（２２-1〜２２-m）…列信号線、２３（２３-1〜２３-m）…ＡＤ変換回路、２４…電流源、２５（２５-1〜２５-m），２５A，２５B…カラムアンプ回路、３１，３１A，３１B，３１C…比較器、３２…アップ／ダウンカウンタ、３３…転送スイッチ、３４…メモリ、４１…フォトダイオード、４２…電荷検出部（ＦＤ部）、４３…転送トランジスタ（転送ゲート部）、４４…リセットトランジスタ、４５…増幅トランジスタ、４６…選択トランジスタ、７０A，７０B…初期電圧設定回路、８１…比較回路部、８２…記憶回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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