(57)【要約】【課題】スイッチ用トランジスタとメモリ用トランジスタとからなる２トランジスタ構造のＮＯＲ型メモリセルによって構成される不揮発性メモリの信頼性を向上させることのできる技術を提供する。【解決手段】スイッチゲート電極ＳＧとメモリゲート電極ＦＧとを離間して配置し、スイッチゲート電極ＳＧのドレイン領域Ｄｒｍ側の片側面およびメモリゲート電極ＦＧのソース領域Ｓｒｍ側の片側面にそれぞれサイドウォール１４を形成し、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間は絶縁膜１４ａにより埋め込む。ドレイン領域Ｄｒｍおよびソース領域Ｓｒｍはそれぞれ低濃度の半導体領域１２と高濃度の半導体領域１５により構成するが、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の距離をサイドウォール１４の２倍未満とし、ここには低濃度の半導体領域１２のみを形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の主面に複数のメモリセルがアレイ状に形成されたメモリ領域を備える半導体装置であって、
前記メモリセルは、
前記半導体基板の主面上に第１方向に沿って延在して配置された第１導電膜からなるメモリゲート電極と、
前記メモリゲート電極から離間して、前記半導体基板の主面上に前記第１方向に沿って延在して配置された第２導電膜からなるスイッチゲート電極と、
前記メモリゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記スイッチゲート電極と前記半導体基板との間に形成された第２ゲート絶縁膜と、
前記メモリゲート電極と前記スイッチゲート電極との間の前記半導体基板の主面に形成された第１半導体領域と、
前記メモリゲート電極の片側で前記スイッチゲート電極と反対側に位置する前記半導体基板の主面に形成された低濃度の第２半導体領域および高濃度の第３半導体領域からなるソース領域と、
前記スイッチゲート電極の片側で前記メモリゲート電極と反対側に位置する前記半導体基板の主面に形成された低濃度の第４半導体領域および高濃度の第５半導体領域からなるドレイン領域と、
前記メモリゲート電極と前記スイッチゲート電極との間を埋め込む絶縁膜と、
前記メモリゲート電極の前記スイッチゲート電極と反対側の片側面に形成された前記絶縁膜からなる第１サイドウォールと、
前記スイッチゲート電極の前記メモリゲート電極と反対側の片側面に形成された前記絶縁膜からなる第２サイドウォールと、
を有し、
前記メモリゲート電極と前記スイッチゲート電極との間の距離が、前記スイッチゲート電極の片側面に形成された前記第２サイドウォールの長さの２倍未満であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記メモリゲート電極と前記スイッチゲート電極との間の前記半導体基板の主面に形成された前記第１半導体領域の不純物濃度は、前記ソース領域の一部を構成する前記第２半導体領域または前記ドレイン領域の一部を構成する前記第４半導体領域の不純物濃度と同じであることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ソース領域の一部を構成する前記第３半導体領域の表面、および前記ドレイン領域の一部を構成する前記第５半導体領域の表面にはシリサイド層が形成されているが、前記メモリゲート電極と前記スイッチゲート電極との間の前記半導体基板の主面に形成された前記第１半導体領域の表面には前記シリサイド層は形成されていないことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記シリサイド層はニッケルシリサイドまたはコバルトシリサイドであることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１ゲート絶縁膜は酸化シリコン、窒化シリコンおよび酸化シリコンの積層膜からなり、前記第２ゲート絶縁膜は酸化シリコンからなることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１方向に沿って複数の前記メモリセルが配置され、
前記第１方向に沿って隣接する前記メモリセルは前記半導体基板に形成された素子分離部を介して配置されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１方向と直交する第２方向に沿って複数の前記メモリセルが配置され、
前記第２方向に沿って隣接する前記メモリセルにそれぞれ備わるスイッチ用トランジスタの前記スイッチゲート電極が前記ドレイン領域を挟んで配置され、前記第２方向に隣接する前記メモリセルは前記ドレイン領域を共有し、
または、前記第２方向に沿って隣接する前記メモリセルにそれぞれ備わるメモリ用トランジスタの前記メモリゲート電極が前記ソース領域を挟んで配置され、前記第２方向に隣接する前記メモリセルは前記ソース領域を共有していることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記メモリ領域の周辺にはＭＩＳＦＥＴが形成されており、
前記ＭＩＳＦＥＴは、
前記半導体基板上に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成され、前記第２導電膜からなるゲート電極と、
前記ゲート電極の両側面に、前記第２サイドウォールと同一工程で形成された第３サイドウォールと、
を有することを特徴とする半導体装置。
【請求項９】
半導体基板の主面に複数のメモリセルがアレイ状に形成されたメモリ領域を備える半導体装置であって、
前記メモリセルは、
前記半導体基板の主面上に第１方向に沿って延在して配置された第１導電膜からなるメモリゲート電極と、
前記メモリゲート電極から離間して、前記半導体基板の主面上に前記第１方向に沿って延在して配置された第２導電膜からなるスイッチゲート電極と、
前記メモリゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記スイッチゲート電極と前記半導体基板との間に形成された第２ゲート絶縁膜と、
前記メモリゲート電極と前記スイッチゲート電極との間の前記半導体基板の主面に形成された第１半導体領域と、
前記メモリゲート電極の片側で前記スイッチゲート電極と反対側に位置する前記半導体基板の主面に形成された低濃度の第２半導体領域および高濃度の第３半導体領域からなるソース領域と、
前記スイッチゲート電極の片側で前記メモリゲート電極と反対側に位置する前記半導体基板の主面に形成された低濃度の第４半導体領域および高濃度の第５半導体領域からなるドレイン領域と、
前記メモリゲート電極の前記スイッチゲート電極と反対側の片側面に形成された絶縁膜からなる第１サイドウォールと、
前記スイッチゲート電極の前記メモリゲート電極と反対側の片側面に形成された前記絶縁膜からなる第２サイドウォールと、
を有し、
前記メモリゲート電極と前記スイッチゲート電極との間の前記半導体基板の主面に形成された前記第１半導体領域の不純物濃度は、前記ソース領域の一部を構成する前記第２半導体領域または前記ドレイン領域の一部を構成する前記第４半導体領域の不純物濃度と同じであり、
前記メモリゲート電極と前記スイッチゲート電極との間の距離が、前記スイッチゲート電極の片側面に形成された前記第２サイドウォールの長さの２倍未満であることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記メモリゲート電極と前記スイッチゲート電極との間に絶縁膜が埋め込まれていることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記第１ゲート絶縁膜は酸化シリコン、窒化シリコンおよび酸化シリコンの積層膜からなり、前記第２ゲート絶縁膜は酸化シリコンからなることを特徴とする半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記第１方向に沿って複数の前記メモリセルが配置され、
前記第１方向に沿って隣接する前記メモリセルは前記半導体基板に形成された素子分離部を介して配置されていることを特徴とする半導体装置。
【請求項１３】
請求項９記載の半導体装置において、
前記第１方向と直交する第２方向に沿って複数の前記メモリセルが配置され、
前記第２方向に沿って隣接する前記メモリセルにそれぞれ備わるスイッチ用トランジスタの前記スイッチゲート電極が前記ドレイン領域を挟んで配置され、前記第２方向に隣接する前記メモリセルは前記ドレイン領域を共有し、
または、前記第２方向に沿って隣接する前記メモリセルにそれぞれ備わるメモリ用トランジスタの前記メモリゲート電極が前記ソース領域を挟んで配置され、前記第２方向に隣接する前記メモリセルは前記ソース領域を共有していることを特徴とする半導体装置。
【請求項１４】
請求項９記載の半導体装置において、前記メモリ領域の周辺にはＭＩＳＦＥＴが形成されており、
前記ＭＩＳＦＥＴは、
前記半導体基板上に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成され、前記第２導電膜からなるゲート電極と、
前記ゲート電極の両側面に、前記第２サイドウォールと同一工程で形成された第３サイドウォールと、
を有することを特徴とする半導体装置。
【請求項１５】
半導体基板の主面に複数のメモリセルがアレイ状に形成されたメモリ領域を備える半導体装置であって、
前記メモリセルは、
前記半導体基板の主面上に第１方向に沿って延在して配置された第１導電膜からなるメモリゲート電極と、
前記メモリゲート電極から離間して、前記半導体基板の主面上に前記第１方向に沿って延在して配置された第２導電膜からなるスイッチゲート電極と、
前記メモリゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
前記スイッチゲート電極と前記半導体基板との間に形成された第２ゲート絶縁膜と、
前記メモリゲート電極と前記スイッチゲート電極との間の前記半導体基板の主面に形成された第１半導体領域と、
前記メモリゲート電極の片側で前記スイッチゲート電極と反対側に位置する前記半導体基板の主面に形成された低濃度の第２半導体領域および高濃度の第３半導体領域からなるソース領域と、
前記スイッチゲート電極の片側で前記メモリゲート電極と反対側に位置する前記半導体基板の主面に形成された低濃度の第４半導体領域および高濃度の第５半導体領域からなるドレイン領域と、
前記メモリゲート電極の前記スイッチゲート電極と反対側の片側面に形成された前記絶縁膜からなる第１サイドウォールと、
前記スイッチゲート電極の前記メモリゲート電極と反対側の片側面に形成された前記絶縁膜からなる第２サイドウォールと、
を有し、
前記ソース領域の一部を構成する前記第３半導体領域の表面、および前記ドレイン領域の一部を構成する前記第５半導体領域の表面にはシリサイド層が形成されているが、前記メモリゲート電極と前記スイッチゲート電極との間の前記半導体基板の主面に形成された前記第１半導体領域の表面には前記シリサイド層は形成されておらず、
前記メモリゲート電極と前記スイッチゲート電極との間の距離が、前記スイッチゲート電極の片側面に形成された前記第２サイドウォールの長さの２倍未満であることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記メモリゲート電極と前記スイッチゲート電極との間に絶縁膜が埋め込まれていることを特徴とする半導体装置。
【請求項１７】
請求項１５記載の半導体装置において、
前記シリサイド層はニッケルシリサイドまたはコバルトシリサイドであることを特徴とする半導体装置。
【請求項１８】
請求項１５記載の半導体装置において、
前記第１ゲート絶縁膜は酸化シリコン、窒化シリコンおよび酸化シリコンの積層膜からなり、前記第２ゲート絶縁膜は酸化シリコンからなることを特徴とする半導体装置。
【請求項１９】
請求項１５記載の半導体装置において、
前記第１方向に沿って複数の前記メモリセルが配置され、
前記第１方向に沿って隣接する前記メモリセルは前記半導体基板に形成された素子分離部を介して配置されていることを特徴とする半導体装置。
【請求項２０】
請求項１５記載の半導体装置において、
前記第１方向と直交する第２方向に沿って複数の前記メモリセルが配置され、
前記第２方向に沿って隣接する前記メモリセルにそれぞれ備わるスイッチ用トランジスタの前記スイッチゲート電極が前記ドレイン領域を挟んで配置され、前記第２方向に隣接する前記メモリセルは前記ドレイン領域を共有し、
または、前記第２方向に沿って隣接する前記メモリセルにそれぞれ備わるメモリ用トランジスタの前記メモリゲート電極が前記ソース領域を挟んで配置され、前記第２方向に隣接する前記メモリセルは前記ソース領域を共有していることを特徴とする半導体装置。
【請求項２１】
請求項１５記載の半導体装置において、前記メモリ領域の周辺にはＭＩＳＦＥＴが形成されており、
前記ＭＩＳＦＥＴは、
前記半導体基板上に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成され、前記第２導電膜からなるゲート電極と、
前記ゲート電極の両側面に、前記第２サイドウォールと同一工程で形成された第３サイドウォールと、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００８−２０５４９３号公報（特許文献１）には、隣接するメモリセルトランジスタの間を側壁絶縁膜で埋め込んだＮＡＮＤセルユニットをメモリセルアレイ部に有する不揮発性半導体記憶装置が開示されており、側壁絶縁膜の厚さはメモリセルトランジスタ間スペースの１／２以上の厚さであることが望ましい旨の記載がある。
【０００３】
また、特開２００７−３６１７３号公報（特許文献２）には、ワードライン間のキャパシタンスを減少させるため、ＮＡＮＤ型フラッシュメモリ素子の隣接するワードラインの間を誘電率の小さい酸化膜で完全に埋め込む方法が開示されており、上記酸化膜の膜厚はワードラインと隣接のワードラインの距離の１／２より大きくすることが好ましい旨の記載がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２０５４９３号公報
【特許文献２】特開２００７−３６１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者らは、スイッチ用トランジスタとメモリ用トランジスタとからなる２トランジスタ構造のＮＯＲ型メモリセルによって構成されるＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を開発している。不揮発性メモリは、一般に、構造の違いによりＮＯＲ型とＮＡＮＤ型に分けられる。メモリセルを並列に接続するＮＯＲ型は、メモリセルを直列に接続するＮＡＮＤ型よりもデータ耐久性の信頼が高いという特徴を有しており、そのため、例えば書き換えの機会が少ないファームウエアまたはＢＩＯＳ（Basic Input/Output System）などに使われている。
【０００６】
図１７に、本願発明者らが検討した２トランジスタ構造のＮＯＲ型メモリセルの断面構造の一例を示す。トランジスタには電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を用いている。
【０００７】
図１７に示すように、スイッチ用ＭＩＳＦＥＴ（Ｑｓ）とメモリ用ＭＩＳＦＥＴ（Ｑｍ）とから構成されるメモリセルＭＣ０が、所定の間隔を設けて半導体基板１の主面の素子分離部ＳＴＩに囲まれた活性領域（ｐウェルＨＰＷＬ）に配置されている。このメモリセルＭＣ０のソース領域Ｓｒｍおよびドレイン領域Ｄｒｍは、所謂ＬＤＤ（Lightly Doped Drain）構造であり、それぞれ相対的に低濃度のｎ−型の半導体領域１２と、そのｎ−型の半導体領域１２よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域１５とから構成されている。上記ｎ−型の半導体領域１２および上記ｎ＋型の半導体領域１５は、スイッチ用ＭＩＳＦＥＴ（Ｑｓ）のスイッチゲート電極ＳＧとメモリ用ＭＩＳＦＥＴ（Ｑｍ）のメモリゲート電極ＦＧとの間の半導体基板１の主面にも形成されている。
【０００８】
スイッチ用ＭＩＳＦＥＴ（Ｑｓ）のスイッチゲート電極ＳＧは、例えばｎ型の低抵抗多結晶シリコンからなり、半導体基板１とスイッチゲート電極ＳＧとの間には、酸化シリコンからなるゲート絶縁膜８ｍが設けられている。メモリ用ＭＩＳＦＥＴ（Ｑｍ）のメモリゲート電極ＦＧは、例えばｎ型の低抵抗多結晶シリコンからなり、半導体基板１とメモリゲート電極ＦＧとの間には、絶縁膜５ｂ、電荷蓄積層ＣＳＬおよび絶縁膜５ｔの積層膜からなるゲート絶縁膜が設けられている。また、スイッチゲート電極ＳＧの両側面およびメモリゲート電極ＦＧの両側面にはそれぞれ酸化シリコンからなるサイドウォール１４が形成されている。
【０００９】
さらに、スイッチゲート電極ＳＧおよびメモリゲート電極ＦＧの上面には、シリサイド層１７が形成されている。また、ソース領域Ｓｒｍの一部を構成するｎ＋型の半導体領域１５の表面、ドレイン領域Ｄｒｍの一部を構成するｎ＋型の半導体領域１５の表面、およびスイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面に形成されたｎ＋型の半導体領域１５の表面にもシリサイド層１７は形成されている。
【００１０】
しかしながら、上記構造のメモリセルＭＣ０では、メモリ用ＭＩＳＦＥＴ（Ｑｍ）に蓄積された電荷によって、メモリ用ＭＩＳＦＥＴ（Ｑｍ）のしきい値電圧を下げた状態では、ソース領域Ｓｒｍと、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面に形成されたｎ＋型の半導体領域１５との間に形成されるチャネルによって、ソース領域Ｓｒｍの電荷がスイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面に形成されたｎ＋型の半導体領域１５に伝わり、半導体基板１側へ流れる接合リークが発生することがある（図１７中に、電荷の流れの一例を太い矢印で示す）。この接合リークによって発生した２次電子がメモリ用ＭＩＳＦＥＴ（Ｑｍ）の電荷蓄積層ＣＳＬに注入されてメモリ用ＭＩＳＦＥＴ（Ｑｍ）のしきい値電圧を変動させるディスターブ問題があった。
【００１１】
そこで、上記ディスターブを引き起こす接合リークの不良対策として、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面に形成されるｎ＋型の半導体領域１５の濃度プロファイルを変更する方法が検討された。しかし、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１に形成されたｎ＋型の半導体領域１５は、周辺回路に形成されるＭＩＳＦＥＴのソース・ドレイン領域を構成するｎ＋型の半導体領域と同一の製造工程において形成されている。そのため、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１に形成されるｎ＋型の半導体領域１５の濃度プロファイルを変更すると、周辺回路に形成されるＭＩＳＦＥＴのソース・ドレイン領域を構成するｎ＋型の半導体領域の濃度プロファイルも変わることとなり、周辺回路の動作特性が変動するという問題が生じる。よって、スイッチ用ゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面に形成されるｎ＋型の半導体領域１５の濃度プロファイルを容易に変更することができない。
【００１２】
スイッチ用ゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面に形成されるｎ＋型の半導体領域１５と、周辺回路に形成されるＭＩＳＦＥＴのソース・ドレイン領域を構成するｎ＋型の半導体領域とをそれぞれ互いに異なる製造工程で形成して、スイッチ用ゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面に形成されるｎ＋型の半導体領域１５、および周辺回路に形成されるＭＩＳＦＥＴのソース・ドレイン領域を構成するｎ＋型の半導体領域にそれぞれ最適な濃度プロファイルを形成することは可能ではある。しかし、製造工程数が増加するという課題が生ずる。
【００１３】
また、接合リークの不良対策として、接合リークを引き起こす要因の一つであるシリサイド層１７をスイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間に形成されるｎ＋型の半導体領域１５の表面に形成しない方法も検討されたが、シリサイド層１７を形成する領域とシリサイド層１７を形成しない領域とを作り分ける必要があるため、製造工程数が増加するという課題がある。
【００１４】
本発明の目的は、スイッチ用トランジスタとメモリ用トランジスタとからなる２トランジスタ構造のＮＯＲ型メモリセルによって構成される不揮発性メモリの信頼性を向上させることのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１７】
この実施の形態は、半導体基板の主面に複数のメモリセルがアレイ状に形成されたメモリ領域を備える半導体装置である。メモリセルは、半導体基板の主面上に第１方向に沿って延在して配置されたメモリゲート電極と、メモリゲート電極から離間して、半導体基板の主面上に第１方向に沿って延在して配置されたスイッチゲート電極と、メモリゲート電極と半導体基板との間に形成された第１ゲート絶縁膜と、スイッチゲート電極と半導体基板との間に形成された第２ゲート絶縁膜と、メモリゲート電極とスイッチゲート電極との間の半導体基板の主面に形成された低濃度の半導体領域と、メモリゲート電極の片側でスイッチゲート電極と反対側に位置する半導体基板の主面に形成された低濃度の半導体領域および高濃度の半導体領域からなるソース領域と、スイッチゲート電極の片側でメモリゲート電極と反対側に位置する半導体基板の主面に形成された低濃度の半導体領域および高濃度の半導体領域からなるドレイン領域と、メモリゲート電極とスイッチゲート電極との間を埋め込む絶縁膜と、メモリゲート電極のスイッチゲート電極と反対側の片側面に形成された上記絶縁膜からなる第１サイドウォールと、スイッチゲート電極のメモリゲート電極と反対側の片側面に形成された上記絶縁膜からなる第２サイドウォールとを有しており、メモリゲート電極とスイッチゲート電極との間の距離が第２サイドウォールの長さの２倍未満に設定されている。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
スイッチ用トランジスタとメモリ用トランジスタとからなる２トランジスタ構造のＮＯＲ型メモリセルによって構成される不揮発性メモリの信頼性を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態による２トランジスタ構造のＮＯＲ型メモリセルのメモリレイアウトを示す要部平面図である。
【図２】図１のＡ−Ａ′線に沿ったＮＯＲ型メモリセルの要部断面図である。
【図３】本発明の実施の形態による２トランジスタ構造のＮＯＲ型メモリセルを有する半導体装置の製造工程を示す要部断面図である。
【図４】図３に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図５】図４に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図６】図５に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図７】図６に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図８】図７に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図９】図８に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１０】図９に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１１】図１０に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１２】図１１に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１３】図１２に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１４】図１３に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１５】図１４に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１６】図１５に続く、ＮＯＲ型メモリセルを有する半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１７】本願発明者によって検討された２トランジスタ構造のＮＯＲ型メモリセルの断面構造の一例を示す要部断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略す。なお、上述したMetalは金属に限定されるものではなく、導電性を有する材料（例えば、多結晶シリコン)も含まれるものである。また、以下の実施の形態で記載するＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２４】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
本発明の実施の形態による２トランジスタ構造のＮＯＲ型メモリセルの構造の一例を図１および図２を用いて説明する。図１はＮＯＲ型メモリセルのメモリレイアウトを示す要部平面図、図２は図１のＡ−Ａ′線に沿ったＮＯＲ型メモリセルの要部断面図である。
【００２６】
図１および図２に示すように、半導体基板１の主面（デバイス形成面）の素子分離部ＳＴＩに囲まれた活性領域ＡＣＴに、スイッチ用ｎＭＩＳ（Ｑｓ）とメモリ用ｎＭＩＳ（Ｑｍ）とから構成されるメモリセルＭＣが配置されている。このメモリセルＭＣのソース領域Ｓｒｍおよびドレイン領域Ｄｒｍは、所謂ＬＤＤ構造であり、それぞれ相対的に低濃度のｎ−型の半導体領域１２と、そのｎ−型の半導体領域１２よりも不純物濃度の高い相対的に高濃度のｎ＋型の半導体領域１５とから構成されている。ｎ−型の半導体領域１２はメモリセルＭＣのチャネル領域側に配置され、ｎ＋型の半導体領域１５はメモリセルＭＣのチャネル領域側からｎ−型の半導体領域１２分だけ離れた位置に配置されている。ｎ−型の半導体領域１２の半導体基板１の主面近傍における不純物濃度は、例えば１×１０１７ｃｍ−３であり、ｎ＋型の半導体領域１５の半導体基板１の主面近傍における不純物濃度は、例えば１×１０２０ｃｍ−３である。
【００２７】
このソース領域Ｓｒｍとドレイン領域Ｄｒｍとの間の半導体基板１の主面上には、スイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧとメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＦＧとが離間して（所定の間隔を設けて）第１方向（図１中のｙ方向）に延在しており、その第１方向に沿って、複数のメモリセルＭＣが素子分離部ＳＴＩを介して隣接している。スイッチゲート電極ＳＧのゲート長は、例えば０．４μｍ、メモリゲート電極ＦＧのゲート長は、例えば０．６μｍ、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の距離は、例えば０．４μｍである。
【００２８】
また、上記第１方向と直交する第２方向（図１中のｘ方向）に沿って、複数のメモリセルＭＣが隣接しているが、隣接するメモリセルＭＣはソース領域Ｓｒｍまたはドレイン領域Ｄｒｍを共有している。従って、第２方向に沿って隣接するメモリセルＭＣでは、それぞれのメモリセルＭＣに備わるスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧがドレイン領域Ｄｒｍを挟んで配置され、または、それぞれのメモリセルＭＣに備わるメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＦＧがソース領域Ｓｒｍを挟んで配置されている。
【００２９】
スイッチゲート電極ＳＧは、例えばｎ型の低抵抗多結晶シリコンからなる第２導電膜によって構成されており、その厚さは、例えば２５０ｎｍである。半導体基板１とスイッチゲート電極ＳＧとの間には、ゲート絶縁膜８ｍ（第２ゲート絶縁膜）が設けられている。ゲート絶縁膜８ｍは、例えば酸化シリコンからなり、その厚さは、例えば１９ｎｍである。このゲート絶縁膜８ｍ下の半導体基板１（ｐウェルＨＰＷＬ）の主面には、例えばボロンが導入されてｐ型の半導体領域３が形成されている。この半導体領域３は、スイッチ用ｎＭＩＳ（Ｑｓ）のチャネル形成用の半導体領域であり、この半導体領域３によりスイッチ用ｎＭＩＳ（Ｑｓ）のしきい値電圧が所定の値に設定されている。
【００３０】
メモリゲート電極ＦＧは、例えばｎ型の低抵抗多結晶シリコンからなる第１導電膜によって構成されており、その厚さは、例えば２００ｎｍである。半導体基板１とメモリゲート電極ＦＧとの間には、絶縁膜５ｂ、電荷蓄積層ＣＳＬおよび絶縁膜５ｔの積層膜（以下、絶縁膜５ｂ，５ｔおよび電荷蓄積層ＣＳＬと記す）からなるゲート絶縁膜（第１ゲート絶縁膜）が設けられている。電荷蓄積層ＣＳＬは、例えば窒化シリコンからなり、その厚さは、例えば１７．５ｎｍである。絶縁膜５ｂ，５ｔは、例えば酸化シリコンからなり、絶縁膜５ｂの厚さは、例えば１．５ｎｍ、絶縁膜５ｔの厚さは、例えば３ｎｍである。絶縁膜５ｂ，５ｔは窒素を含んだ酸化シリコンで形成することもできる。絶縁膜５ｂ，５ｔおよび電荷蓄積層ＣＳＬからなるゲート絶縁膜下の半導体基板１（ｐウェルＨＰＷＬ）の主面には、例えばヒ素が導入されてｎ型の半導体領域４が形成されている。この半導体領域４は、メモリ用ｎＭＩＳ（Ｑｍ）のチャネル形成用の半導体領域であり、この半導体領域４によりメモリ用ｎＭＩＳ（Ｑｍ）のしきい値電圧が所定の値に設定されている。
【００３１】
スイッチゲート電極ＳＧの片側面（メモリゲート電極ＦＧと反対側の側面、ドレイン領域Ｄｒｍ側の側面）およびメモリゲート電極ＦＧの片側面（スイッチゲート電極ＳＧと反対側の側面、ソース領域Ｓｒｍ側の側面）にはそれぞれ、例えば酸化シリコンからなるサイドウォール１４が形成されている。スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間には、間隔が狭いためにサイドウォール１４は形成されず、サイドウォール１４を構成する絶縁膜１４ａによって埋め込まれている。前述したように、メモリセルＭＣのソース領域Ｓｒｍまたはドレイン領域Ｄｒｍは、第２方向（図１中のｘ方向）に沿って隣接するメモリセルＭＣの間に形成されているので、メモリセルＭＣに備わるスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧとメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＦＧとの間には、例えばコンタクトホールＣＮＴ等は形成されない。よって、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間が絶縁膜１４ａによって埋め込まれても問題はない。
【００３２】
さらに、スイッチゲート電極ＳＧおよびメモリゲート電極ＦＧの上面には、例えばニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ２）等のようなシリサイド層１７が形成されている。シリサイド層１７の厚さは、例えば２０ｎｍである。スプリットゲート構造のメモリセルＭＣでは、スイッチゲート電極ＳＧおよびメモリゲート電極ＦＧの双方に電位を供給する必要があり、その動作速度はスイッチゲート電極ＳＧおよびメモリゲート電極ＦＧの抵抗値に大きく依存する。従ってシリサイド層１７を形成することによりスイッチゲート電極ＳＧおよびメモリゲート電極ＦＧの低抵抗化を図ることが望ましい。上記シリサイド層１７は、ソース領域Ｓｒｍまたはドレイン領域Ｄｒｍの一部を構成するｎ＋型の半導体領域１５の表面にも形成されている。
【００３３】
さらに、メモリセルＭＣは下層絶縁膜１８ａおよび上層絶縁膜１８ｂからなる層間絶縁膜１８により覆われている。下層絶縁膜１８ａは、例えば窒化シリコンからなり、その厚さは、例えば５０ｎｍである。上層絶縁膜１８ｂは、例えば酸化シリコンからなり、その厚さは、例えば７５０ｎｍである。層間絶縁膜１８には、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍの一部を構成するｎ＋型の半導体領域１５の表面に形成されたシリサイド層１７に達するコンタクトホールＣＮＴが形成されている。
【００３４】
コンタクトホールＣＮＴの内部にはプラグ２０が埋め込まれており、このプラグ２０を介して第１層目の配線Ｍ１がソース領域Ｓｒｍまたはドレイン領域Ｄｒｍに接続されている。プラグ２０は、例えばチタンと窒化チタンとの積層膜等からなる相対的に薄い導電膜からなるバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。配線Ｍ１は、例えばタングステンまたはアルミニウム等からなる金属膜によって構成される。
【００３５】
ところで、メモリセルＭＣに備わるスイッチ用ｎＭＩＳ（Ｑｓ）のスイッチゲート電極ＳＧとメモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＦＧとの間の半導体基板１の主面にはｎ−型の半導体領域１２のみが形成されており、ｎ＋型の半導体領域１５およびシリサイド層１７は形成されていない。これらｎ＋型の半導体領域１５およびシリサイド層１７は、半導体基板１側への接合リーク電流を大きくし、さらに、それに伴って生じる２次電子が電荷蓄積層ＣＳＬに注入されることで、メモリ用ｎＭＩＳ（Ｑｍ）のしきい値電圧を変動させる要因となりうる。しかし、これらｎ＋型の半導体領域１５およびシリサイド層１７は、スイッチゲート電極ＳＧとメモリ領域のメモリゲート電極ＦＧとの間の半導体基板１の主面に形成されていないので、前述した半導体基板１側への接合リークを抑制することができる。
【００３６】
本実施の形態では、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の距離は、例えば０．４μｍとしたが、これに限定されないことは言うまでもない。しかし、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の距離には、許容される最大距離と最小距離とがある。
【００３７】
スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の許容される最大距離は、スイッチゲート電極ＳＧおよびメモリゲート電極ＦＧの側面に形成されるサイドウォール１４の長さＬｓによって決まる。すなわち、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の距離をサイドウォール１４の長さＬｓの２倍以上とした場合は、スイッチゲート電極ＳＧおよびメモリゲート電極ＦＧの側面にサイドウォール１４を形成すると、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面が露出して、その後の製造工程においてｎ＋型の半導体領域１５およびシリサイド層１７が形成されてしまう。このことから、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の許容される最大距離は、スイッチゲート電極ＳＧおよびメモリゲート電極ＦＧの側面に形成されるサイドウォール１４の長さＬｓの２倍未満に設定される。
【００３８】
上記サイドウォール１４の長さＬｓは、メモリセルＭＣおよび周辺回路領域に形成されるＭＩＳの構造または製造過程における種々のパラメータによって決まる。本実施の形態では、スイッチゲート電極ＳＧと周辺回路領域に形成されるｎＭＩＳのゲート電極とを同一の導電膜によって形成し、さらに、スイッチゲート電極ＳＧの側面に形成されるサイドウォール１４と周辺回路領域に形成されるｎＭＩＳのゲート電極の側面に形成されるサイドウォールとを同一の製造工程で形成していることから、スイッチゲート電極ＳＧの側面に形成されるサイドウォール１４の長さＬｓは、周辺回路領域に形成されるｎＭＩＳのゲート電極の側面に形成されるサイドウォールの長さとほぼ同じとなる。さらに、周辺回路領域に形成されるｎＭＩＳのゲート電極の側面に形成されるサイドウォールの長さは、そのｎＭＩＳのソース・ドレイン領域のｎ−型の半導体領域の長さによって決まるものである。
【００３９】
従って、本実施の形態では、まず、動作特性から周辺回路領域に形成されるｎＭＩＳのソース・ドレイン領域のｎ−型の半導体領域の長さを決定し、次に、周辺回路領域に形成されるｎＭＩＳのソース・ドレイン領域のｎ−型の半導体領域の長さから、周辺回路領域に形成されるｎＭＩＳのゲート電極の側面に形成されるサイドウォールの長さ、すなわちスイッチゲート電極ＳＧの側面に形成されるサイドウォール１４の長さＬｓを決定し、次に、そのサイドウォール１４の長さＬｓからスイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の許容される最大距離を決定した。
【００４０】
例えば周辺回路領域に形成されるｎＭＩＳにおいて、動作特性から必要とされるソース・ドレイン領域のｎ−型の半導体領域の長さが０．２５μｍの場合は、周辺回路領域に形成されるｎＭＩＳのソース・ドレイン領域のｎ−型の半導体領域の長さとｎＭＩＳのゲート電極の側面に形成されるサイドウォールの長さとが同じと考えて、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の許容される最大の距離は０．５μｍよりも小さい値に設定される。
【００４１】
また、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の許容される最小距離は、例えばスイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の耐圧などから決まる。スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の距離を、例えば０．１μｍ以下とすると、メモリゲート電極ＦＧのチャネル不純物と隣接するスイッチゲート電極ＳＧのチャネル不純物が干渉して、しきい値電圧が変動する可能性がある。
【００４２】
次に、本発明の実施の形態による２トランジスタ構造のＮＯＲ型メモリセルを有する半導体装置の製造方法の一例を図３〜図１６を用いて工程順に説明する。図３〜図１６はメモリ領域（メモリ用ｎＭＩＳ領域およびスイッチ用ｎＭＩＳ領域）および周辺回路領域（ｎＭＩＳ領域およびｐＭＩＳ領域）の要部断面図であり、メモリ領域にはＮＯＲ型メモリセルの要部断面図を示し、周辺回路領域にはｎＭＩＳおよびｐＭＩＳの要部断面図を示す。
【００４３】
まず、図３に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴ等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部ＳＴＩを形成する。
【００４４】
次に、図４に示すように、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコンからなる絶縁膜２を形成する。絶縁膜２の厚さは、例えば２０ｎｍである。続いてメモリ領域の半導体基板１にｐ型不純物を選択的にイオン注入することにより、ｐウェルＨＰＷＬを形成し、メモリ領域と周辺回路領域との境界領域の半導体基板１にｎ型不純物を選択的にイオン注入することにより、ｎウェルＨＮＷＬを形成する。
【００４５】
次に、図５に示すように、スイッチ用ｎＭＩＳ領域の半導体基板１にｐ型不純物、例えばフッ化ボロンを選択的にイオン注入する。これにより、スイッチ用ｎＭＩＳ領域の半導体基板１に、スイッチ用ｎＭＩＳのチャネル形成用のｐ型の半導体領域３を形成する。同様に、メモリ用ｎＭＩＳ領域の半導体基板１にｎ型不純物、例えばヒ素を選択的にイオン注入する。これにより、メモリ用ｎＭＩＳ領域の半導体基板１に、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域４を形成する。続いてメモリ用ｎＭＩＳ領域の絶縁膜２を除去した後、メモリ用ｎＭＩＳ領域の半導体基板１に、例えば酸化シリコンからなる絶縁膜５ｂを形成する。絶縁膜５ｂは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば１．５ｎｍである。
【００４６】
次に、図６に示すように、半導体基板１の主面上に、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜５ｔを順次形成する。絶縁膜５ｂ，５ｔおよび電荷蓄積層ＣＳＬはメモリ用ｎＭＩＳのゲート絶縁膜（第１ゲート絶縁膜）となる。電荷蓄積層ＣＳＬはＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは、例えば１７．５ｎｍである。絶縁膜５ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば３ｎｍである。絶縁膜５ｂ，５ｔは窒素を含んだ酸化シリコンで形成してもよい。
【００４７】
次に、図７に示すように、半導体基板１の主面上に、低抵抗多結晶シリコンからなる第１導電膜６、酸化シリコンからなる絶縁膜７ａ、窒化シリコンからなる絶縁膜７ｂおよび酸化シリコンからなる絶縁膜７ｃを順次堆積する。第１導電膜６はＣＶＤ法により形成され、その厚さは、例えば２００ｎｍである。また、絶縁膜７ａ，７ｂおよび７ｃはＣＶＤ法により形成され、それぞれの厚さは、例えば４ｎｍ、２６ｎｍおよび７０ｎｍである。続いてレジストパターンをマスクとしたドライエッチング法により、電界蓄積層ＣＳＬをエッチングストッパ膜として絶縁膜７ａ，７ｂおよび７ｃ、第１導電膜６、ならびに絶縁膜５ｔを加工する。これにより、メモリ用ｎＭＩＳ領域に第１導電膜６からなるメモリ用ｎＭＩＳのメモリゲート電極ＦＧを形成する。
【００４８】
次に、図８に示すように、絶縁膜７ｃを除去した後、酸化処理を施すことにより、メモリゲート電極ＦＧを構成する第１導電膜６の側壁を酸化する。続いて露出している電荷蓄積層ＣＳＬを除去する。
【００４９】
次に、図９に示すように、周辺回路領域のｎＭＩＳ領域の半導体基板１にｐ型不純物、例えばボロンを選択的にイオン注入することによりｐウェルＰＷを形成する。同様に周辺回路領域のｐＭＩＳ領域の半導体基板１にｎ型不純物、例えばリンを選択的にイオン注入することによりｎウェルＮＷを形成する。
【００５０】
次に、絶縁膜２および露出している絶縁膜５ｂを除去した後、半導体基板１に対して酸化処置を施すことにより、メモリ領域の半導体基板１の主面に、例えば酸化シリコンからなるゲート絶縁膜８ｍ（第２ゲート絶縁膜）を形成し、周辺回路領域の半導体基板１の主面に、例えば酸化シリコンからなるゲート絶縁膜８（第１ゲート絶縁膜）を形成する。ゲート絶縁膜８ｍの厚さは、例えば１９ｎｍ、ゲート絶縁膜８の厚さは、例えば１９ｎｍである。
【００５１】
次に、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜をＣＶＤ法により堆積した後、メモリ領域、および周辺回路領域のｎＭＩＳ領域の導電膜にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の多結晶シリコンからなる第２導電膜９ｎを形成する。また、周辺回路領域のｐＭＩＳ領域の導電膜にｐ型不純物をイオン注入法等によって導入することにより、ｐ型の多結晶シリコンからなる第３導電膜９ｐを形成する。第２導電膜９ｎおよび第３導電膜９ｐの厚さは、例えば２５０ｎｍである。続いて第２導電膜９ｎおよび第３導電膜９ｐ上にＣＶＤ法により酸化シリコンからなる絶縁膜１０を堆積する。絶縁膜１０の厚さは、例えば７０ｎｍである。
【００５２】
次に、図１０に示すように、レジストパターンをマスクとしたドライエッチング法により、第２導電膜９ｎおよび第３導電膜９ｐを加工する。これにより、スイッチ用ｎＭＩＳ領域に、第２導電膜９ｎからなるスイッチ用ｎＭＩＳのスイッチゲート電極ＳＧを形成し、ｎＭＩＳ領域に、第２導電膜９ｎからなるｎＭＩＳのゲート電極９Ｇｎを形成し、ｐＭＩＳ領域に、第３導電膜９ｐからなるｐＭＩＳのゲート電極９Ｇｐを形成する。スイッチゲート電極ＳＧのゲート長は、例えば０．４μｍである。また、メモリ領域のメモリ用ゲート電極ＦＧとスイッチ用ゲート電極ＳＧとの距離は、例えば０．４μｍである。
【００５３】
次に、図１１に示すように、メモリ用ｎＭＩＳ領域以外の領域をレジストパターン１１により覆った後、メモリ用ｎＭＩＳのメモリゲート電極ＦＧの両側面に残存する第２導電膜９ｎを除去する。
【００５４】
次に、図１２に示すように、メモリ用ｎＭＩＳ領域に露出している絶縁膜５ｂを除去する。その後、メモリ領域および周辺回路領域のｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、メモリ領域の半導体基板１の主面にｎ−型の半導体領域１２をスイッチゲート電極ＳＧおよびメモリゲート電極ＦＧに対して自己整合的に形成し、同時に、周辺回路領域のｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１２をゲート電極９Ｇｎに対して自己整合的に形成する。
【００５５】
また、同様にして、周辺回路領域のｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板１の主面にイオン注入することにより、周辺回路領域のｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１３をゲート電極９Ｇｐに対して自己整合的に形成する。
【００５６】
次に、図１３に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜１４ａをＣＶＤ法により堆積する。一般に、ｎＭＩＳのゲート電極９ＧｎまたはｐＭＩＳのゲート電極９Ｇｐの上面に堆積される絶縁膜１４ａの厚さを１とすると、これらの側面に堆積される絶縁膜１４ａの厚さは０．７〜０．８となる。本実施の形態では、絶縁膜１４ａを加工して、これら側面に形成されるサイドウォール１４の長さを０．２５μｍとしている。０．２５μｍの長さを有するサイドウォール１４を形成する場合には、ｎＭＩＳのゲート電極９ＧｎまたはｐＭＩＳのゲート電極９Ｇｐの上面に３５０ｎｍ以上の厚さの絶縁膜１４ａを堆積する必要がある。従って、本実施の形態では、半導体基板１の主面上に堆積した絶縁膜１４ａの厚さは、３５０ｎｍとした。
【００５７】
次に、絶縁膜１４ａを異方性のドライエッチング法で加工する。これにより、メモリ領域では、メモリゲート電極ＦＧのスイッチゲート電極ＳＧと反対側の片側面およびスイッチゲート電極ＳＧのメモリゲート電極ＦＧと反対側の片側面にサイドウォール１４を形成し、周辺回路領域では、ｎＭＩＳのゲート電極９ＧｎおよびｐＭＩＳのゲート電極９Ｇｐの両側面にそれぞれサイドウォール１４を形成する。この際、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の距離は、例えば０．４μｍであるので、絶縁膜１４ａで埋め込まれており、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面に形成されたｎ−型の半導体領域１２は露出しない。
【００５８】
メモリ領域のスイッチゲート電極ＳＧの片側面、ならびに周辺回路領域のｎＭＩＳのゲート電極９Ｇｎの両側面およびｐＭＩＳのゲート電極９Ｇｐの両側面に形成されたサイドウォール１４のスペーサ長は、例えば０．２５μｍである。しかし、メモリ領域のメモリゲート電極ＦＧの半導体基板１の主面からの高さがスイッチゲート電極ＳＧの半導体基板１の主面からの高さよりも低いことから、メモリゲート電極ＦＧの片側面に形成されたサイドウォール１４の長さはスイッチゲート電極ＳＧの片側面に形成されたサイドウォール１４の長さよりも短くなる可能性はある。
【００５９】
次に、メモリ領域および周辺回路領域のｎＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、メモリ領域の半導体基板１の主面にｎ＋型の半導体領域１５をスイッチゲート電極ＳＧおよびメモリゲート電極ＦＧに対して自己整合的に形成し、周辺回路領域のｎＭＩＳのゲート電極９Ｇｎに対してｎ＋型の半導体領域１５を自己整合的に形成する。これにより、メモリ領域では、ｎ−型の半導体領域１２とｎ＋型の半導体領域１５とからなるソース領域Ｓｒｍおよびドレイン領域Ｄｒｍが形成される。また、周辺回路領域では、ｎ−型の半導体領域１２とｎ＋型の半導体領域１５とからなるｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００６０】
ここで、メモリ領域のスイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間は絶縁膜１４ａで埋め込まれているので、メモリ領域のスイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面にはｎ型不純物はイオン注入されない。従って、メモリ領域のスイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面にはｎ＋型の半導体領域１５は形成されず、ｎ−型の半導体領域１２のみが形成されている。
【００６１】
また、同様にして、周辺回路領域のｐＭＩＳ領域の半導体基板１の主面に、レジストパターンをマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンを半導体基板１の主面にイオン注入することにより、ｐＭＩＳのゲート電極９Ｇｐに対してｐ＋型の半導体領域１６を自己整合的に形成する。これにより、ｐ−型の半導体領域１３とｐ＋型の半導体領域１６とからなるｐＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００６２】
次に、図１４に示すように、メモリ領域では、メモリゲート電極ＦＧの上面、スイッチゲート電極ＳＧの上面、ソース領域Ｓｒｍの表面およびドレイン領域Ｄｒｍの表面にシリサイド層１７を形成する。同時に、周辺回路領域では、ｎＭＩＳのゲート電極９Ｇｎの上面およびソース・ドレイン領域ＳＤの表面、ならびにｐＭＩＳのゲート電極９Ｇｐの上面およびソース・ドレイン領域ＳＤの表面にシリサイド層１７を形成する。シリサイド層１７は、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成され、シリサイド層１７としては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。
【００６３】
シリサイド層１７を形成することにより、シリサイド層１７と、その上部に形成されるプラグ等との接続抵抗を低減することができる。また、メモリ領域では、メモリゲート電極ＦＧ、スイッチゲート電極ＳＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍの抵抗を低減することができる。また、周辺回路領域では、ｎＭＩＳのゲート電極９Ｇｎ、ｐＭＩＳのゲート電極９Ｇｐ、ソース・ドレイン領域ＳＤの抵抗を低減することができる。
【００６４】
ここで、メモリ領域のスイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間は絶縁膜１４ａで埋め込まれているので、メモリ領域のスイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の表面にはシリサイド層１７は形成されない。従って、メモリ領域のスイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面には、半導体基板１側への接合リークを発生させる要因となるｎ＋型の半導体領域１５およびシリサイド層１７が形成されていない。これにより、メモリ用ｎＭＩＳのメモリゲート電極ＦＧに蓄積された電荷によってメモリ用ｎＭＩＳのしきい値電圧を下げた状態で、ソース領域Ｓｒｍと、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面に形成されたｎ−型の半導体領域１２との間に形成されるチャネルによる、ソース領域Ｓｒｍの電荷の半導体基板１側への接合リークの発生を抑制することができる。そして、半導体基板１側への接合リークの発生を抑制できることから、接合リークによる２次電子の生成量が減り、メモリ用ｎＭＩＳの電荷蓄積層ＣＳＬへの２次電子の注入量が減少するので、メモリ用ｎＭＩＳのしきい値電圧の変動を抑制することができる。
【００６５】
次に、図１５に示すように、半導体基板１の主面上に、例えば窒化シリコンからなる下層絶縁膜１８ａをＣＶＤ法により堆積する。この下層絶縁膜１８ａは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能し、その厚さは、例えば５０ｎｍである。
【００６６】
次に、図１６に示すように、例えば酸化シリコンからなる上層絶縁膜１８ｂをＣＶＤ法により堆積して、下層絶縁膜１８ａおよび上層絶縁膜１８ｂからなる層間絶縁膜１８を形成する。上層絶縁膜１８ｂの厚さは、例えば８００ｎｍである。続いて層間絶縁膜１８の表面を、例えばＣＭＰ法により研磨して、平坦化する。
【００６７】
次に、メモリ領域では、ソース領域Ｓｒｍ上およびドレイン領域Ｄｒｍ上のシリサイド層１７に達するコンタクトホールＣＮＴを層間絶縁膜１８に形成する。同時に、周辺回路領域では、ｎＭＩＳのゲート電極９Ｇｎ上、ｐＭＩＳのゲート電極９Ｇｐ上およびソース・ドレイン領域ＳＤ上のシリサイド層１７に達するコンタクトホールＣＮＴを形成する（図１６では、ｎＭＩＳのゲート電極９Ｇｎ上およびｐＭＩＳのゲート電極９Ｇｐ上のシリサイド層１７に達するコンタクトホールＣＮＴは省略している）。
【００６８】
次に、コンタクトホールＣＮＴの内部にプラグ２０を形成する。プラグ２０は、例えばチタンと窒化チタンとの積層膜からなる相対的に薄い導電膜からなるバリア膜、およびそのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜からなる積層膜によって構成される。その後、層間絶縁膜１８上に、例えばタングステンまたはアルミニウムを主成分とする第１層目の配線Ｍ１を形成することによって、メモリ領域にメモリセルＭＣ、周辺回路領域にｎＭＩＳおよびｐＭＩＳが略完成する。
【００６９】
これ以降は、通常の半導体装置の製造工程を経て、ＮＯＲ型メモリセルを有する半導体装置を製造する。
【００７０】
このように、本実施の形態によれば、スイッチ用ｎＭＩＳ（Ｑｓ）およびメモリ用ｎＭＩＳ（Ｑｍ）から構成されるメモリセルＭＣにおいて、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間は絶縁膜１４ａで埋め込まれているので、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面にはｎ＋型の半導体領域１５およびシリサイド層１７は形成されない。従って、メモリ用ｎＭＩＳ（Ｑｍ）のメモリゲート電極ＦＧに蓄積された電荷によってメモリ用ｎＭＩＳ（Ｑｍ）のしきい値電圧を下げた状態で、ソース領域Ｓｒｍと、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の半導体基板１の主面に形成されたｎ−型の半導体領域１２との間に形成されるチャネルによる、ソース領域Ｓｒｍの電荷の半導体基板１側への接合リークを抑制することができる。そして、半導体基板１側への接合リークの発生を抑制できることから、接合リークによる２次電子の生成量が減り、メモリ用ｎＭＩＳの電荷蓄積層ＣＳＬへの２次電子の注入量が減少するので、メモリ用ｎＭＩＳのしきい値電圧の変動が抑制されてメモリセルＭＣのディスターブ不良を防止することができる。
【００７１】
また、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの距離がサイドウォール１４の長さＬｓの２倍未満であることから、メモリセルＭＣのセルサイズを縮小することができる。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７３】
本発明は、スイッチ用トランジスタとメモリ用トランジスタとからなる２トランジスタ構造のＮＯＲ型メモリセルによって構成される不揮発性メモリを有する半導体装置に利用することができる。
【符号の説明】
【００７４】
１  半導体基板
２  絶縁膜
３  ｐ型の半導体領域
４  ｎ型の半導体領域
５ｂ，５ｔ  絶縁膜
６  第１導電膜
７ａ，７ｂ，７ｃ  絶縁膜
８，８ｍ  ゲート絶縁膜
９ｎ  第２導電膜
９ｐ  第３導電膜
９Ｇｎ  ゲート電極
９Ｇｐ  ゲート電極
１０  絶縁膜
１１  レジストパターン
１２  ｎ−型の半導体領域
１３  ｐ−型の半導体領域
１４  サイドウォール
１４ａ  絶縁膜
１５  ｎ＋型の半導体領域
１６  ｐ＋型の半導体領域
１７  シリサイド層
１８  層間絶縁膜
１８ａ  下層絶縁膜
１８ｂ  上層絶縁膜
２０  プラグ
ＡＣＴ  活性領域
ＣＮＴ  コンタクトホール
ＣＳＬ  電荷蓄積層
Ｄｒｍ  ドレイン領域
ＦＧ  メモリゲート電極
ＨＮＷＬ  ｎウェル
ＨＰＷＬ  ｐウェル
Ｍ１  配線
ＭＣ，ＭＣ０  メモリセル
ＮＷ  ｎウェル
ＰＷ  ｐウェル
Ｑｍ  メモリ用ＭＩＳＦＥＴ、メモリ用ｎＭＩＳ
Ｑｓ  スイッチ用ＭＩＳＦＥＴ、スイッチ用ｎＭＩＳ
ＳＤ  ソース・ドレイン領域
ＳＧ  スイッチゲート電極
Ｓｒｍ  ソース領域
ＳＴＩ  素子分離部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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