(57)【要約】【課題】製造コストの増加を抑止して不揮発性メモリーセルとマスクＲＯＭメモリーセルとを混在できる記憶装置、集積回路装置及び電子機器等を提供すること。【解決手段】記憶装置は、複数のメモリーセルＭＥ１、ＭＥ２、ＭＲ１、ＭＲ２と、複数のワード線ＷＬ１、ＷＬ２と、複数のビット線ＢＬ１、ＢＬ２と、複数のソース線ＳＬ１、ＳＬ２とを含む。複数のメモリーセルのうちの第１のグループのメモリーセルは、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭＥ１、ＭＥ２である。複数のメモリーセルのうちの第２のグループのメモリーセルは、マスクによりデータが設定されるマスクＲＯＭメモリーセルＭＲ１、ＭＲ２である。マスクＲＯＭメモリーセルＭＲ１、ＭＲ２は、ソースと対応するソース線ＳＬ２とを電気的に接続するためのコンタクトＣＮ１、ＣＮ２の有無によってデータが設定される。【選択図】図１
2011187117.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリーセルと、
複数のワード線と、
複数のビット線と、
複数のソース線とを含み、
前記複数のメモリーセルのうちの第１のグループのメモリーセルは、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルであり、
前記複数のメモリーセルのうちの第２のグループのメモリーセルは、マスクによりデータが設定されるマスクＲＯＭメモリーセルであって、
前記マスクＲＯＭメモリーセルは、前記マスクＲＯＭメモリーセルのソースと前記複数のソース線のうちの対応するソース線とを電気的に接続するためのコンタクトの有無によってデータが設定されることを特徴とする記憶装置。
【請求項２】
請求項１において、
前記マスクＲＯＭメモリーセルは、前記不揮発性メモリーセルと同一の構造のトランジスターで形成され、
前記マスクＲＯＭメモリーセルに第１の論理レベルのデータが設定される場合には、前記コンタクトが形成されず、
前記マスクＲＯＭメモリーセルに第２の論理レベルのデータが設定される場合には、前記コンタクトが形成され、且つ前記マスクＲＯＭメモリーセルが消去状態に設定されることを特徴とする記憶装置。
【請求項３】
請求項２において、
前記マスクＲＯＭメモリーセルと前記不揮発性メモリーセルとは、共にＭＯＮＯＳ構造のトランジスターで形成されることを特徴とする記憶装置。
【請求項４】
請求項１において、
前記不揮発性メモリーセルは、ＭＯＮＯＳ構造のトランジスターで形成され、
前記マスクＲＯＭメモリーセルは、通常構造のトランジスターで形成され、
前記マスクＲＯＭメモリーセルに第１の論理レベルのデータが設定される場合には、前記コンタクトが形成されず、
前記マスクＲＯＭメモリーセルに第２の論理レベルのデータが設定される場合には、前記コンタクトが形成されることを特徴とする記憶装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記不揮発性メモリーセルは、他の回路ブロック又は当該記憶装置用の調整データ、画像データ及び画像表示用のウェーブデータのうちの少なくとも１つを記憶することを特徴とする記憶装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記マスクＲＯＭメモリーセルは、プロセッサーを動作させるためのプログラムが記憶されることを特徴とする記憶装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記複数のメモリーセルは、メモリーセルアレイに配置され、
前記メモリーセルアレイは、複数のメモリーセルブロックに分割され、
前記複数のメモリーセルブロックのうちの第１のメモリーセルブロックに、前記不揮発性メモリーセルが配置され、
前記複数のメモリーセルブロックのうちの第２のメモリーセルブロックに、前記マスクＲＯＭメモリーセルが配置されることを特徴とする記憶装置。
【請求項８】
請求項７において、
メモリー制御回路を更に含み、
テストモードにおいて、前記メモリー制御回路は、前記不揮発性メモリーセルが配置される前記第１のメモリーセルブロックについては、書き込み、消去及び読み出しテストのためのメモリー制御を行い、
前記テストモードにおいて、前記メモリー制御回路は、前記マスクＲＯＭメモリーセルが配置される前記第２のメモリーセルブロックについては、読み出しテストのためのメモリー制御を行うことを特徴とする記憶装置。
【請求項９】
請求項７又は８において、
前記複数のビット線は、
メインビット線と、
前記メインビット線と選択トランジスターを介して電気的に接続される第１のサブビット線及び第２のサブビット線とを含み、
前記第１のサブビット線により前記第１のメモリーセルブロックの前記不揮発性メモリーセルのデータが読み出され、
前記第２のサブビット線により前記第２のメモリーセルブロックの前記マスクＲＯＭメモリーセルのデータが読み出されることを特徴とする記憶装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記複数のメモリーセルに記憶されるプログラムの開発時には、前記複数のメモリーセルの全てが、前記不揮発性メモリーセルに設定され、
前記プログラムの開発完了後には、前記複数のメモリーセルの全てが、前記マスクＲＯＭメモリーセルに設定されることを特徴とする記憶装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記第１のグループのメモリーセルは、第１の不揮発性メモリーセル及び第２の不揮発性メモリーセルを含み、
前記第１の不揮発性メモリーセル及び前記第２の不揮発性メモリーセルが、第１の方向に沿って配置され、
前記第１の方向に直交する方向を第２の方向とした場合に、
前記第１の不揮発性メモリーセル及び前記第２の不揮発性メモリーセルの各々のビット線コンタクト、ゲート電極及びソースコンタクトが、前記第２の方向に沿って配置され、
前記第２のグループのメモリーセルは、第１のマスクＲＯＭメモリーセル及び第２のマスクＲＯＭメモリーセルを含み、
前記第１のマスクＲＯＭメモリーセル及び前記第２のマスクＲＯＭメモリーセルが、前記第１の方向に沿って配置され、
前記第１のマスクＲＯＭメモリーセル及び前記第２のマスクＲＯＭメモリーセルの各々のビット線コンタクト、ゲート電極及びソースコンタクトが、前記第２の方向に沿って配置され、
前記第１のマスクＲＯＭメモリーセル及び前記第２のマスクＲＯＭメモリーセルは、前記ソースコンタクトの有無によってデータが設定されることを特徴とする記憶装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の記憶装置を含むことを特徴とする集積回路装置。
【請求項１３】
請求項１２に記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
マイコンなどでは、電気的にデータの書き込み及び消去が可能な不揮発性メモリーと読み出し専用のＲＯＭとを１つの集積回路装置の中に併存させることが行われている。そのためには、不揮発性メモリーセルと同一の製造工程において、ＲＯＭのメモリーセルを形成し、更に所望のデータを書き込む必要がある。
【０００３】
この課題に対して例えば特許文献１には、ＲＯＭとして用いるメモリーセル部分にしきい値電圧制御用不純物を導入する手法が開示されている。しかしながらこの手法では、新たな不純物導入工程を追加する必要があるために製造コストの増加を招くなどの課題がある。
【０００４】
また例えば特許文献２には、不揮発性メモリーセルの検査工程でデータを書き込み、その後消去回路及び書き込み回路を不動化して書き換えできないようにする手法が開示されている。しかしこの手法では、ＲＯＭ化のための検査工程追加によるテストコストの増加やＲＯＭ化したメモリーセルの特性変動などの課題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−３０４２７７号公報
【特許文献２】特開２００４−４７５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、製造コストの増加等を抑止して不揮発性メモリーセルとマスクＲＯＭメモリーセルとを混在できる記憶装置、集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、複数のメモリーセルと、複数のワード線と、複数のビット線と、複数のソース線とを含み、前記複数のメモリーセルのうちの第１のグループのメモリーセルは、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルであり、前記複数のメモリーセルのうちの第２のグループのメモリーセルは、マスクによりデータが設定されるマスクＲＯＭメモリーセルであって、前記マスクＲＯＭメモリーセルは、前記マスクＲＯＭメモリーセルのソースと前記複数のソース線のうちの対応するソース線とを電気的に接続するためのコンタクトの有無によってデータが設定される記憶装置に関係する。
【０００８】
本発明の一態様によれば、複数のメモリーセルのうちの一部を不揮発性メモリーセルとし、それ以外をマスクＲＯＭメモリーセルとして用いることができる。またコンタクトの有無によってマスクＲＯＭのデータを設定することができる。従って、製造コストの増加等を抑止して不揮発性メモリーセルとマスクＲＯＭメモリーセルとを混在できる記憶装置の提供が可能になる。
【０００９】
また本発明の一態様では、前記マスクＲＯＭメモリーセルは、前記不揮発性メモリーセルと同一の構造のトランジスターで形成され、前記マスクＲＯＭメモリーセルに第１の論理レベルのデータが設定される場合には、前記コンタクトが形成されず、前記マスクＲＯＭメモリーセルに第２の論理レベルのデータが設定される場合には、前記コンタクトが形成され、且つ前記マスクＲＯＭメモリーセルが消去状態に設定されてもよい。
【００１０】
このようにすれば、マスクＲＯＭメモリーセルと不揮発性メモリーセルとは同一構造のトランジスターで形成されるから、マスクＲＯＭメモリーセルと不揮発性メモリーセルとを混在させることができる。また、コンタクトの形成・非形成によりデータを設定できるから、コンタクト形成用マスクを変更することで、マスクＲＯＭメモリーセルを実現することができる。
【００１１】
また本発明の一態様では、前記マスクＲＯＭメモリーセルと前記不揮発性メモリーセルとは、共にＭＯＮＯＳ構造のトランジスターで形成されてもよい。
【００１２】
このようにすれば、ＭＯＮＯＳ構造の不揮発性メモリーセルとマスクＲＯＭメモリーセルとを混在することができる。
【００１３】
また本発明の一態様では、前記不揮発性メモリーセルは、ＭＯＮＯＳ構造のトランジスターで形成され、前記マスクＲＯＭメモリーセルは、通常構造のトランジスターで形成され、前記マスクＲＯＭメモリーセルに第１の論理レベルのデータが設定される場合には、前記コンタクトが形成されず、前記マスクＲＯＭメモリーセルに第２の論理レベルのデータが設定される場合には、前記コンタクトが形成されてもよい。
【００１４】
このようにすれば、通常構造のトランジスターでマスクＲＯＭメモリーセルを実現することができるから、不揮発性メモリーからマスクＲＯＭへの変更は、レイアウトを変更せず、製造工程の一部を削除することで可能になる。その結果、設計変更に伴う設計コストの低減や、量産時の製造コストの低減、製造期間の短縮などが可能になる。
【００１５】
また本発明の一態様では、前記不揮発性メモリーセルは、他の回路ブロック又は当該記憶装置用の調整データ、画像データ及び画像表示用のウェーブデータのうちの少なくとも１つを記憶してもよい。
【００１６】
このようにすれば、出荷時のテストに基づいて、個々の集積回路装置等に適応するデータを書き込むことができるから、集積回路装置等の動作の正確さや信頼性などを向上させることができる。
【００１７】
また本発明の一態様では、前記マスクＲＯＭメモリーセルは、プロセッサーを動作させるためのプログラムが記憶されてもよい。
【００１８】
このようにすれば、操作中にプロセッサーを動作させるためのプログラムを誤って消去することなどを防止できる。
【００１９】
また本発明の一態様では、前記複数のメモリーセルは、メモリーセルアレイに配置され、前記メモリーセルアレイは、複数のメモリーセルブロックに分割され、前記複数のメモリーセルブロックのうちの第１のメモリーセルブロックに、前記不揮発性メモリーセルが配置され、前記複数のメモリーセルブロックのうちの第２のメモリーセルブロックに、前記マスクＲＯＭメモリーセルが配置されてもよい。
【００２０】
このようにすれば、例えば第１のメモリーセルブロックに調整データ等の出荷時のテストに基づいてデータを書き込む必要があるデータを記憶し、第２のメモリーセルブロックにプロセッサーを動作させるためのプログラム等の書き換える必要のないデータを記憶することなどが可能になる。その結果、記憶すべきデータに応じて効率的にメモリーセルを配分することができる。
【００２１】
また本発明の一態様では、メモリー制御回路を更に含み、
テストモードにおいて、前記メモリー制御回路は、前記不揮発性メモリーセルが配置される前記第１のメモリーセルブロックについては、書き込み、消去及び読み出しテストのためのメモリー制御を行い、前記テストモードにおいて、前記メモリー制御回路は、前記マスクＲＯＭメモリーセルが配置される前記第２のメモリーセルブロックについては、読み出しテストのためのメモリー制御を行ってもよい。
【００２２】
このようにすれば、第２のメモリーセルブロックについては、書き込み、消去テストが不要で記憶装置全体のテスト時間を短縮することができる。
【００２３】
また本発明の一態様では、前記複数のビット線は、メインビット線と、前記メインビット線と選択トランジスターを介して電気的に接続される第１のサブビット線及び第２のサブビット線とを含み、前記第１のサブビット線により前記第１のメモリーセルブロックの前記不揮発性メモリーセルのデータが読み出され、前記第２のサブビット線により前記第２のメモリーセルブロックの前記マスクＲＯＭメモリーセルのデータが読み出されてもよい。
【００２４】
このようにすれば、ビット線に接続される負荷容量を低減することができるから、書き込み時間及び読み出し時間を短縮することができる。
【００２５】
また本発明の一態様では、前記複数のメモリーセルに記憶されるプログラムの開発時には、前記複数のメモリーセルの全てが、前記不揮発性メモリーセルに設定され、前記プログラムの開発完了後には、前記複数のメモリーセルの全てが、前記マスクＲＯＭメモリーセルに設定されてもよい。
【００２６】
このようにすれば、プログラム開発時には不揮発性メモリーにプログラムのデータを記憶することで、デバッグ等を行うことができる。そしてプログラム開発完了後には、プログラムのデータをマスクＲＯＭに記憶することで、データを固定化することができる。更に不揮発性メモリーからマスクＲＯＭへの変更は、レイアウトを変更せず、製造工程の一部を削除することで可能であるから、設計変更に伴う設計コストの低減や、量産時の製造コストの低減、製造期間の短縮などが可能になる。
【００２７】
また本発明の一態様では、前記第１のグループのメモリーセルは、第１の不揮発性メモリーセル及び第２の不揮発性メモリーセルを含み、前記第１の不揮発性メモリーセル及び前記第２の不揮発性メモリーセルが、第１の方向に沿って配置され、前記第１の方向に直交する方向を第２の方向とした場合に、前記第１の不揮発性メモリーセル及び前記第２の不揮発性メモリーセルの各々のビット線コンタクト、ゲート電極及びソースコンタクトが、前記第２の方向に沿って配置され、前記第２のグループのメモリーセルは、第１のマスクＲＯＭメモリーセル及び第２のマスクＲＯＭメモリーセルを含み、前記第１のマスクＲＯＭメモリーセル及び前記第２のマスクＲＯＭメモリーセルが、前記第１の方向に沿って配置され、前記第１のマスクＲＯＭメモリーセル及び前記第２のマスクＲＯＭメモリーセルの各々のビット線コンタクト、ゲート電極及びソースコンタクトが、前記第２の方向に沿って配置され、前記第１のマスクＲＯＭメモリーセル及び前記第２のマスクＲＯＭメモリーセルは、前記ソースコンタクトの有無によってデータが設定されてもよい。
【００２８】
本発明の他の態様によれば、メモリーセルの面積を増大させることなく、個々のメモリーセルのソースコンタクトを形成又は非形成にすることができる。
【００２９】
本発明の他の態様は、上記のいずれかに記載の記憶装置を含む集積回路装置及び電子機器に関係する。
【図面の簡単な説明】
【００３０】
【図１】記憶装置の第１の構成例。
【図２】不揮発性メモリーセルの構造の一例。
【図３】図３（Ａ）、図３（Ｂ）は、不揮発性メモリーセル及びマスクＲＯＭメモリーセルの動作を説明する図。
【図４】メモリーセルアレイ、ワード線、ソース線等の詳細な構成例。
【図５】記憶装置のレイアウト例。
【図６】複数のメモリーセルブロックを含む記憶装置の構成例。
【図７】テストモードを説明する図。
【図８】ビット線に関する変形例。
【図９】図９（Ａ）〜図９（Ｃ）は、記憶装置の第２の構成例。
【図１０】第２の構成例のマスクＲＯＭメモリーセルの動作を説明する図。
【図１１】不揮発性メモリー及びマスクＲＯＭの各製造工程の一例。
【図１２】各工程段階におけるＭＯＮＯＳ型メモリーセルの断面構造の一例。
【図１３】図１３（Ａ）、図１３（Ｂ）は、集積回路装置及び電子機器の構成例。
【発明を実施するための形態】
【００３１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３２】
１．記憶装置
図１に本実施形態の記憶装置の第１の構成例を示す。本実施形態の記憶装置は、複数のメモリーセルＭＥ１、ＭＥ２・・・、ＭＲ１、ＭＲ２・・・と、複数のワード線ＷＬ１、ＷＬ２・・・と、複数のビット線ＢＬ１、ＢＬ２・・・と、複数のソース線ＳＬ１、ＳＬ２・・・とを含む。複数のメモリーセルのうちの第１のグループのメモリーセルは、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭＥ１、ＭＥ２・・・である。また、複数のメモリーセルのうちの第２のグループのメモリーセルは、マスクによりデータが設定されるマスクＲＯＭメモリーセルＭＲ１、ＭＲ２・・・である。なお、本実施形態の記憶装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３３】
マスクＲＯＭメモリーセルＭＲ１、ＭＲ２・・・は、マスクＲＯＭメモリーセルのソースと複数のソース線のうちの対応するソース線ＳＬ２とを電気的に接続するためのコンタクトＣＮ１、ＣＮ２・・・の有無によってデータが設定される。具体的には、例えばマスクＲＯＭメモリーセルＭＲ１は、ＭＲ１のソースとソース線ＳＬ２とを電気的に接続するためのコンタクトＣＮ１の有無によって、データの１又は０がプログラムされる。
【００３４】
マスクＲＯＭメモリーセルＭＲ１、ＭＲ２・・・は、不揮発性メモリーセルＭＥ１、ＭＥ２・・・と同一の構造のトランジスターで形成される。例えば図１に示すように、マスクＲＯＭメモリーセルＭＲ１、ＭＲ２・・・と不揮発性メモリーセルＭＥ１、ＭＥ２・・・とは、共にＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造のトランジスターで形成される。
【００３５】
ここで同一構造のトランジスターとは、例えば層構造（断面構造）が同一のトランジスターである。また、平面視において同一の形状（同一のレイアウトパターン）を有するトランジスターである。なお、製造工程において構造上（形状上）のばらつきが生じることがあるが、このばらつきがあっても同一構造のトランジスターであるとみなすことができる。
【００３６】
不揮発性メモリーセルは、電気的にデータの書き込み及び消去が可能なメモリーセルであって、例えばＭＯＮＯＳ構造のトランジスターで形成されるメモリーセルでは、書き込み動作によりしきい値電圧が高い値に設定され、消去動作によりしきい値電圧が低い値に設定される。そしてワード線ＷＬ１に所定の電圧（例えば高電位側電源電圧ＶＤＤ）を印加した時のトランジスターに流れる電流（すなわちビット線に流れる電流）を検出することで、しきい値電圧が高い状態であるか、低い状態であるかを判定することができる。従って、例えばしきい値電圧が高い状態をデータの０に対応させ、しきい値電圧が低い状態をデータの１に対応させることで、データの読み書きが可能になる。なお、書き込み動作及び消去動作の詳細については、後述する。
【００３７】
マスクＲＯＭメモリーセルＭＲ１、ＭＲ２・・・に第１の論理レベルのデータ（例えば０）が設定される場合には、コンタクトＣＮ１、ＣＮ２・・・が形成されない。すなわちマスクＲＯＭメモリーセルＭＲ１、ＭＲ２・・・のソースとソース線ＳＬ１、ＳＬ２・・・とは電気的に接続されない。一方、マスクＲＯＭメモリーセルＭＲ１、ＭＲ２・・・に第２の論理レベルのデータ（例えば１）が設定される場合には、コンタクトＣＮ１、ＣＮ２・・・が形成され、且つマスクＲＯＭメモリーセルＭＲ１、ＭＲ２・・・が消去状態に設定される。ここで消去状態とは、上記のＭＯＮＯＳ構造のメモリーセルにおける消去状態と同一である。こうすることで、ワード線ＷＬ２に所定の電圧（例えば高電位側電源電圧ＶＤＤ）を印加した時に、データ０の場合にはビット線に電流は流れないが、データ１の場合にはビット線に電流が流れる。従って、ビット線に流れる電流を検出することで、マスクＲＯＭメモリーセルに記憶されたデータを読み出すことができる。
【００３８】
なお、不揮発性メモリーセル及びマスクＲＯＭメモリーセルの配置は、図１に示したものに限定されない。例えば、不揮発性メモリーセルＭＥ１とマスクＲＯＭメモリーセルＭＲ２を隣接して配置してもよい。上述したように、不揮発性メモリーセルとマスクＲＯＭメモリーセルとの構造上の違いは、ソース線とのコンタクトの形成・非形成だけであるから、任意の場所（アドレス）のメモリーセルをマスクＲＯＭメモリーセルにすることができる。
【００３９】
本実施形態の記憶装置によれば、ＭＯＮＯＳ構造のトランジスターなどで形成される不揮発性メモリーセルをそのまま利用して、ソース線とのコンタクトの形成・非形成によりマスクＲＯＭメモリーセルとして用いることができる。読み出し動作については、不揮発性メモリーセルとマスクＲＯＭメモリーセルとは、共にビット線に流れる電流を検出することで行うから、ワードドライバー、センスアンプなど周辺回路を共通化することができる。更にコンタクトの形成・非形成の違いによって、不揮発性メモリーセルとマスクＲＯＭメモリーセルとを作り分けることができるから、１つの記憶装置（集積回路装置）において、不揮発性メモリーセルとマスクＲＯＭメモリーセルとを混在させることが可能になる。
【００４０】
図２は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルの構造の一例として、ＭＯＮＯＳ型を示したものである。なお、本実施形態のメモリーセルは図２に示す構造に限定されるものではない。
【００４１】
図２に示すメモリーセルは、半導体層５１０、ソースドレイン領域５２０、第１のゲート絶縁層５３０、ゲート電荷蓄積層５４０、第２のゲート絶縁層５５０、ゲート導電層５６０及び絶縁層５７０を有する。ソースドレイン領域５２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。また、ゲート導電層５６０はワード線ＷＬに接続される。
【００４２】
ゲート電荷蓄積層５４０は例えば窒化シリコン層（Ｓｉ３Ｎ４層）で形成され、ゲート導電層５６０は例えばポリシリコン層で形成され、第１、第２のゲート絶縁層５３０、５５０及び絶縁層５７０は例えば酸化シリコン層（ＳｉＯ２層）で形成される。これによりＭＯＮＯＳ構造が実現される。
【００４３】
ＭＯＮＯＳ型のメモリーセルでは、チャネルを走行する電子の一部がホットエレクトロンとなり、第１のゲート絶縁層５３０の障壁を越えて、ゲート電荷蓄積層５４０に捕獲される（トラップされる）ことで、データの書き込みが行われる。すなわち、ゲート電荷蓄積層５４０にトラップされた電荷の有無によって、メモリーセルのしきい値電圧が変化することで、記憶されたデータの０、１を判定する。具体的には、書き込み動作によりゲート電荷蓄積層５４０に負電荷が蓄積された状態（例えばデータ０の状態）では、しきい値電圧が高くなる。一方、消去動作ではバンド間トンネル効果で発生したホール（正孔）の一部が電界により加速されてホットホールになりゲート電荷蓄積層５４０に注入される。注入されたホールがトラップされた負電荷を電気的に中和することで、データが消去される（例えばデータ１の状態になる）。
【００４４】
図３（Ａ）は、不揮発性メモリーセル（ＭＯＮＯＳ型）の各動作（消去、書き込み、読み出し）を説明する図である。図３（Ａ）に示すように、消去動作時には、ワード線ＷＬはＶＳＳ（＝０Ｖ）、ソース線ＳＬは印加電圧ＶＰＰ、ビット線ＢＬはフローティング状態に設定される。この消去動作によりデータ１が記憶される。また書き込み動作時には、ワード線ＷＬはＶＰＰ、ソース線ＳＬはＶＰＰ、ビット線ＢＬはＶＳＳに設定される。この書き込み動作によりデータ０が記憶される。また読み出し動作時には、ワード線ＷＬは電源電圧ＶＤＤ、ソース線ＳＬはＶＳＳに設定され、ビット線ＢＬの電位がセンスアンプによりセンシングされてデータ１又は０が読み出される。
【００４５】
ここで印加電圧ＶＰＰは、少なくとも書き込み動作（データ書き込み）に用いられる電圧であり、例えば消去動作（データ消去）にも用いることができる。また印加電圧ＶＰＰは、通常の回路の電源電圧ＶＤＤ（動作電源電圧）よりも高い電位の電圧（例えば５Ｖ以上の電圧）であり、例えば不揮発性メモリーセルのソースに印加される電圧である。
【００４６】
図３（Ｂ）は、マスクＲＯＭメモリーセルのプログラム及び読み出し動作を説明する図である。データ１（第２の論理レベルのデータ）をプログラム（設定）する場合は、ソース線とのコンタクトを形成して、上記の消去動作を行う。すなわちワード線ＷＬはＶＳＳ（＝０Ｖ）、ソース線ＳＬは印加電圧ＶＰＰ、ビット線ＢＬはフローティング状態にする。こうすることで、メモリーセルは、データ１が記憶された不揮発性メモリーセルと同じ状態になる。一方、データ０（第１の論理レベルのデータ）をプログラムする場合は、ソース線とのコンタクトを非形成にする。こうすることで、メモリーセルには電流が流れなくなる。読み出し動作では、ワード線ＷＬは電源電圧ＶＤＤ、ソース線ＳＬはＶＳＳに設定され、ビット線ＢＬの電位がセンスアンプによりセンシングされてデータ１又は０が読み出される。具体的には、ビット線に電流が流れる場合にはデータ１が読み出され、ビット線に電流が流れない場合にはデータ０が読み出される。
【００４７】
このように本実施形態の記憶装置によれば、データ０を設定するマスクＲＯＭメモリーセルのコンタクトを非形成にすることで、マスクＲＯＭのプログラムを行うことができる。また、ワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬに印加される電圧は、マスクＲＯＭメモリーセルと不揮発性メモリーセルとで共通化することができる。その結果、製造工程において、コンタクト形成用のマスク（フォトマスク）を変更するだけで、不揮発性メモリーセルとマスクＲＯＭメモリーセルとを混在させることができる。
【００４８】
図４に、メモリーセルアレイ、ワード線、ソース線等の詳細な構成例を示す。なお、本実施形態の記憶装置は図２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４９】
図４の構成例は、メモリーセルアレイＭＡと、複数のビット線ＢＬ１、ＢＬ２・・・と、複数のワード線ＷＬ１、ＷＬ２・・・と、複数のソース線ＳＬ１、ＳＬ２・・・と、複数のソーススイッチ回路ＳＳ１、ＳＳ２・・・を含む。なおビット線、ワード線、ソース線の本数やソーススイッチ回路の個数は任意である。
【００５０】
メモリーセルアレイＭＡには、複数のメモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２・・・が設けられる。図４では、これら複数のメモリーセルは不揮発性メモリーセルとして示してあるが、上述したように、これらのメモリーセルは不揮発性メモリーセルであってもよいし、マスクＲＯＭメモリーセルであってもよいし、また両者を混在させてもよい。これらの各メモリーセルは、各ワード線（各ソース線）と各ビット線の交差位置に対応する場所に設けられる。
【００５１】
ソース線ＳＬ１、ＳＬ２は、ワード線ＷＬ１、ＷＬ２に対応して設けられる。例えばソース線ＳＬ１はワード線ＷＬ１に対応して設けられ、ソース線ＳＬ２はワード線ＷＬ２に対応して設けられる。
【００５２】
メインワード線ドライバーＤＭ１、ＤＭ２は、後述するロウデコーダーＲＤＥＣ（図６）に含まれ、メインワード線ＷＬ１Ｘ、ＷＬ２Ｘを駆動する。また、サブワード線ドライバーＤＳ１、ＤＳ２は、後述するワード・ソース線ドライバーＷＳＤＲ１１（図６）に含まれ、サブワード線ＷＳ１、ＷＳ２を駆動する。メインワード線ＷＬ１Ｘ、ＷＬ２Ｘは、ワード線ＷＬ１、ＷＬ２の反転ノードである。
【００５３】
ソーススイッチ回路ＳＳ１、ＳＳ２は、ワード線ＷＬ１、ＷＬ２及びソース線ＳＬ１、ＳＬ２に対応して設けられる。例えばソーススイッチ回路ＳＳ１は、ワード線ＷＬ１及びソース線ＳＬ１に対応して設けられ、ソーススイッチ回路ＳＳ２は、ワード線ＷＬ２及びソース線ＳＬ２に対応して設けられる。
【００５４】
そしてＳＳ１、ＳＳ２の各ソーススイッチ回路は、各ソーススイッチ回路に対応するワード線が選択状態になった場合に、印加電圧ＶＰＰを、対応するワード線により選択された不揮発性メモリーセル又はマスクＲＯＭメモリーセルのソースに対して供給する。
【００５５】
例えばワード線ＷＬ１が選択され、ＷＬ１がＨレベル（高電位レベル）になると、サブワード線であるＷＳ１がＨレベル（ＶＰＰ、ＶＤＤ）になり、ＷＬ１の反転ノードであるメインワード線ＷＬ１ＸがＬレベル（低電位レベル、ＶＳＳ）になる。これにより、ソーススイッチ回路ＳＳ１（トランスファーゲートのＮ型及びＰ型トランジスター）がオンになる。この時、ワード線ＷＬ２は非選択状態であり、Ｌレベルであるため、ＷＳ２がＬレベル、ＷＬ２ＸがＨレベルになり、ソーススイッチ回路ＳＳ２はオフになる。
【００５６】
そして、印加電圧ＶＰＰが、ソーススイッチ回路ＳＳ１を介して、メモリーセルＭ１１、Ｍ１２のソース線ＳＬ１に供給される。この結果、ワード線ＷＬ１により選択されているメモリーセルＭ１１、Ｍ１２のソースに対してＶＰＰが印加され、書き込み動作や消去動作が実行されるようになる。
【００５７】
例えば消去動作時には、消去信号ＥＲがＨレベル（ＶＰＰ）になり、インバーターＩＮＶによって、サブワード線ドライバーＤＳ１の電源ノードＷＳＣはＶＳＳ（広義には第１の電源電圧）に設定される。更に消去用トランジスターＴＥ１がオンになることによって、ワード線ＷＬ１に対応するサブワード線ＷＳ１はＶＳＳに設定され、メモリーセルＭ１１、Ｍ１２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ１のトランスファーゲートを構成するＮ型トランジスターがオフになる。また消去信号ＥＲがＨレベルになると、インバーターＩＮＶによって、サブワード線ドライバーＤＳ２の電源ノードＷＳＣもＶＳＳに設定される。更に消去用トランジスターＴＥ２もオンになることによって、ワード線ＷＬ２に対応するサブワード線ＷＳ２がＶＳＳに設定され、メモリーセルＭ２１、Ｍ２２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ２のトランスファーゲートを構成するＮ型トランジスターはオフになる。
【００５８】
そして例えばワード線ＷＬ１、ＷＬ２が選択され、ＷＬ１、ＷＬ２がＨレベルになると、ＷＬ１、ＷＬ２の反転ノードであるメインワード線ＷＬ１Ｘ、ＷＬ２Ｘが、メインワード線ドライバーＤＭ１、ＤＭ２によりＶＳＳに設定される。これにより、ソーススイッチ回路ＳＳ１、ＳＳ２のトランスファーゲートを構成するＰ型トランジスターがオンになり、ソーススイッチ回路ＳＳ１、ＳＳ２は導通状態になる。従って、印加電圧ＶＰＰが、導通状態になったソーススイッチ回路ＳＳ１、ＳＳ２を介してソース線ＳＬ１、ＳＬ２に印加される。この結果、選択されたメモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２のソースに対してＶＰＰが印加され、図３（Ａ）に示す消去動作が実行される。この時、図３（Ａ）に示すようにビット線ＢＬ１、ＢＬ２は、例えば読み出し＆書き込み回路（図示せず）によりフローティング状態に設定される。なお、図３（Ｂ）に示すように、マスクＲＯＭメモリーセルについては、ソース線とのコンタクトを形成したメモリーセル（すなわちデータ１が設定されるメモリーセル）に対して上記の消去動作が行われる。一方、ソース線とのコンタクトを非形成としたメモリーセル（すなわちデータ０が設定されるメモリーセル）に対しては、ソースにＶＰＰが印加されないから消去動作は行われない。
【００５９】
不揮発性メモリーセルの書き込み動作時には、ワード線ＷＬ１が選択されてＨレベルになると、ＷＬ１のサブワード線ＷＳ１は、サブワード線ドライバーＤＳ１によりＶＰＰに設定される。一方、メインワード線ＷＬ１Ｘはメインワード線ドライバーＤＭ１によりＶＳＳに設定される。これにより、ワード線ＷＬ１により選択されたメモリーセルＭ１１、Ｍ１２のゲートにはＶＰＰが印加されると共に、ソーススイッチ回路ＳＳ１はオンになる。従って、印加電圧ＶＰＰが、ソーススイッチ回路ＳＳ１を介して、ソース線ＳＬ１に印加される。従って、ワード線ＷＬ１により選択されたメモリーセルＭ１１、Ｍ１２のソースにはＶＰＰが印加され、図３（Ａ）に示す書き込み動作が実行される。この時、図３（Ａ）に示すようにビット線ＢＬ１、ＢＬ２は読み出し＆書き込み回路（図示せず）によりＶＳＳに設定される。具体的には、メモリーセルＭ１１にデータを書き込む場合には、ビット線ＢＬ１がＶＳＳに設定され、メモリーセルＭ１２にデータを書き込む場合には、ビット線ＢＬ２がＶＳＳに設定される。なお、図３（Ａ）（Ｂ）に示すように、不揮発性メモリーセルの書き込みによる期待データ（データ０）とマスクＲＯＭメモリーセルのソース線とのコンタクト非形成による期待データ（データ０）は一致しているので、マスクＲＯＭメモリーセルに対しては、書き込み動作の必要がない。
【００６０】
また、読み出し動作時においては、電源スイッチ回路（図示せず）により、ソーススイッチ回路に供給される電圧はＶＰＰではなく、ＶＳＳに設定される。従って、例えばワード線ＷＬ１が選択されて、ソーススイッチ回路ＳＳ１がオンになると、ソース線ＳＬ１はＶＳＳに設定される。またサブワード線ドライバーＤＳ１に対して、例えば共通電源スイッチ回路（図示せず）によりＶＰＰの代わりにＶＤＤが供給され、これによりメモリーセルＭ１１、Ｍ１２のゲートはＶＤＤに設定され、図３（Ａ）に示す読み出し動作が実行される。なお、マスクＲＯＭメモリーセルに対しても、図３（Ｂ）に示すように、上記の読み出し動作が行われる。
【００６１】
図５に、本実施形態の記憶装置のレイアウト例を示す。図５は、図４のメモリーセルアレイＭＡに含まれるメモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２のレイアウトを平面視において図示したものである。上述したように各メモリーセルのソースコンタクトＣＮ１１、ＣＮ１２、ＣＮ２１、ＣＮ２２を非形成にすることで、メモリーセルをマスクＲＯＭメモリーセルにすることができる。ここで平面視とは、基板のトランジスター等の素子が形成される側の面を、基板に垂直に視ることをいう。
【００６２】
なお、不揮発性メモリーセルとマスクＲＯＭメモリーセルのレイアウトは共通であるから、図５では両者を区別せずメモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２として示す。
【００６３】
メモリーセルＭ１１（第１の不揮発性メモリーセル又は第１のマスクＲＯＭメモリーセル）及びメモリーセルＭ１２（第２の不揮発性メモリーセル又は第２のマスクＲＯＭメモリーセル）が、第１の方向Ｄ１に沿って配置される。そして第１の方向Ｄ１に直交する方向を第２の方向Ｄ２とした場合に、メモリーセルＭ１１及びメモリーセルＭ１２の各々のビット線コンタクト、ゲート電極及びソースコンタクトが、第２の方向Ｄ２に沿って配置される。具体的には、例えばメモリーセルＭ１１のビット線コンタクトＣＮＢ１、ゲート電極Ｇ１１及びソースコンタクトＣＮ１１が第２の方向Ｄ２に沿って配置される。また、メモリーセルＭ１２のビット線コンタクトＣＮＢ２、ゲート電極Ｇ１２及びソースコンタクトＣＮ１２が第２の方向Ｄ２に沿って配置される。
【００６４】
同様にメモリーセルＭ２１及びメモリーセルＭ２２についても、各メモリーセルのビット線コンタクト、ゲート電極及びソースコンタクトが、第２の方向Ｄ２に沿って配置される。なお、ビット線コンタクトＣＮＢ１は、メモリーセルＭ１１のビット線コンタクトとメモリーセルＭ２１のビット線コンタクトとを兼ねている。また、ビット線コンタクトＣＮＢ２は、メモリーセルＭ１２のビット線コンタクトとメモリーセルＭ２２のビット線コンタクトとを兼ねている。こうすることでメモリーセルのレイアウト面積を小さくすることができる。
【００６５】
このように本実施形態の記憶装置のレイアウトによれば、メモリーセルのレイアウト面積を増大させることなく、ソースコンタクトを形成又は非形成にすることで、任意のアドレスの不揮発性メモリーセルをマスクＲＯＭメモリーセルとして用いることができる。
【００６６】
図６に、複数のメモリーセルブロックを含む記憶装置の構成例を示す。図６の構成例は、メモリーブロックＭＢ１、ＭＢ２・・・と、アドレスバッファーＡＤＢＦと、ローアドレスデコーダーＲＤＥＣと、カラムデコーダーＣＤＥＣを含む。なお、本実施形態の記憶装置は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００６７】
メモリーブロックＭＢ１は、メモリーセルアレイＭＡ１、ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２、読み出し＆書き込み回路ＲＷＣ１、入出力バッファーＩＯ１を含む。メモリーブロックＭＢ２は、メモリーセルアレイＭＡ２、ワード・ソース線ドライバーＷＳＤＲ２１、ＷＳＤＲ２２、読み出し＆書き込み回路ＲＷＣ２、入出力バッファーＩＯ２を含む。
【００６８】
メモリーセルアレイＭＡ１、ＭＡ２は、複数のメモリーセルブロックに分割される。例えば図６では、メモリーセルアレイＭＡ１は、第１、第２のメモリーセルブロックＭＣＢ１１、ＭＣＢ１２に分割される。同様にメモリーセルアレイＭＡ２は、第１、第２のメモリーセルブロックＭＣＢ２１、ＭＣＢ２２に分割される。そして第１のメモリーセルブロックＭＣＢ１１（ＭＣＢ２１）に、不揮発性メモリーセルが配置され、第２のメモリーセルブロックＭＣＢ１２（ＭＣＢ２２）に、マスクＲＯＭメモリーセルが配置される。
【００６９】
このようにすることで、第１のメモリーセルブロックには、記憶装置（集積回路装置）の出荷時のテストに基づいてデータを書き込む必要があるもの、例えば他の回路ブロック又は記憶装置用の調整データ、画像データ及び画像表示用のウェーブデータのうちの少なくとも１つを記憶することができる。一方、第２のメモリーセルブロックには、データを書き換える必要がないもの、例えばプロセッサー（処理部）を動作させるためのプログラムなどを記憶することができる。
【００７０】
上記の調整データは、例えば液晶パネル等の階調電圧を調整するためのデータなどである。画像表示用のウェーブデータは、例えば電気泳動パネル等の駆動波形を生成するためのデータなどである。液晶パネル等の階調特性や電気泳動パネル等の駆動波形などは、個々の製品によって違いがあるから、出荷時のテスト結果によりデータを調整する必要があるためである。
【００７１】
ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２は、各メモリーセルに接続されるワード線及びソース線に、読み出し、書き込み、消去の各動作に必要な電圧を印加させるための回路である。
【００７２】
読み出し＆書き込み回路ＲＷＣ１は、メモリーブロックＭＢ１からのデータの読み出しや、ＭＢ１へのデータの書き込みを行うための回路であり、センスアンプやビット線のライトドライバーなどにより構成される。例えばメモリーブロックＭＢ１からのデータの読み出し時には、読み出し＆書き込み回路ＲＷＣ１のセンスアンプが、ビット線の電位をセンシングして増幅することで、データの読み出しが実現される。またメモリーブロックＭＢ１へのデータの書き込み時には、読み出し＆書き込み回路ＲＷＣ１のライトドライバーが、例えばカラムデコーダーＣＤＥＣにより選択されたビット線をＶＳＳに設定することで、データの書き込み動作が実現される。
【００７３】
入出力バッファーＩＯ１は、外部の処理部（ＣＰＵ、制御回路等）が、データを書き込んだり、データを読み出すためのバッファーである。例えば書き込み動作時には、処理部が、メモリーブロックＭＢ１に書き込むべき入力データを、入出力バッファーＩＯ１（書き込み用のデータレジスター）に書き込む。また読み出し動作時には、読み出し＆書き込み回路ＲＷＣ１により読み出されたデータが、入出力バッファーＩＯ１（読み出し用のデータレジスター）を介して処理部により読み出される。
【００７４】
なおメモリーブロックＭＢ２の構成・動作はメモリーブロックＭＢ１と同様であるため、詳細な説明は省略する。
【００７５】
図７は、図６の構成例のテストモードを説明する図である。本実施形態の記憶装置は、メモリー制御回路を更に含む。テストモードにおいて、メモリー制御回路は、第１のメモリーセルブロックＭＣＢ１１については、書き込み、消去及び読み出しテストのためのメモリー制御を行う。また、第２のメモリーセルブロックＭＣＢ１２については、読み出しテストのためのメモリー制御を行う。
【００７６】
具体的には、例えばワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２、読み出し＆書き込み回路ＲＷＣ１、入出力バッファーＩＯ１などを含むメモリー制御回路は、第１のメモリーセルブロックＭＣＢ１１の不揮発性メモリーセルＭＥに対して書き込み、消去及び読み出しテストのためのメモリー制御を行う。また、メモリー制御回路は、第２のメモリーセルブロックＭＣＢ１２のマスクＲＯＭメモリーセルＭＲに対して読み出しテストのためのメモリー制御を行う。なお、メモリーブロックＭＢ２についても同様のテストモードが可能である。
【００７７】
このようにすることで、マスクＲＯＭメモリーセルについては読み出しテストのみを実行すればよいから、全体のテスト時間を短縮することができる。
【００７８】
図８に、図６の構成例のビット線に関する変形例を示す。図８に示すビット線の構成は、階層化されたビット線であって、メインビット線ＢＬＭ１、第１、第２のサブビット線ＢＬＳ１、ＢＬＳ２、及び選択トランジスターＴＳ１１、ＴＳ１２を含む。なお、図８には１本のメインビット線ＢＬＭ１を示すが、その他のビット線についても同様に階層化することができる。
【００７９】
具体的には、第１のメモリーセルブロックＭＣＢ１１の不揮発性メモリーセルＭＥ１１、ＭＥ２１・・・は、サブビット線ＢＬＳ１１に接続される。そしてサブビット線ＢＬＳ１１は、選択トランジスターＴＳ１１が選択信号Ｓ１１に基づいてオン状態になる期間に、メインビット線ＢＬＭ１に電気的に接続される。
【００８０】
また一方、第２のメモリーセルブロックＭＣＢ１２のマスクＲＯＭメモリーセルＭＲ１１、ＭＲ２１・・・は、サブビット線ＢＬＳ１２に接続される。そしてサブビット線ＢＬＳ１２は、選択トランジスターＴＳ１２が選択信号Ｓ１２に基づいてオン状態になる期間に、メインビット線ＢＬＭ１に電気的に接続される。
【００８１】
このようにすることで、ビット線に接続される負荷容量を低減することができるから、書き込み時間及び読み出し時間を短縮することができる。
【００８２】
図９（Ａ）、図９（Ｂ）に、本実施形態の記憶装置の第２の構成例を示す。第２の構成例では、図９（Ａ）に示すように、不揮発性メモリーセルＭＥはＭＯＮＯＳ構造のトランジスターで形成され、また図９（Ｂ）に示すように、マスクＲＯＭメモリーセルＭＲは通常構造のトランジスター（例えばＭＯＳトランジスター）で形成される。マスクＲＯＭメモリーセルＭＲにデータ０（第１の論理レベルのデータ）が設定される場合には、コンタクトＣＮが形成されない。マスクＲＯＭメモリーセルＭＲにデータ１（第２の論理レベルのデータ）が設定される場合には、コンタクトＣＮが形成される。
【００８３】
第２の構成例では、不揮発性メモリーセルＭＥとマスクＲＯＭメモリーセルＭＲとの違いはトランジスター構造だけであるから、両者のメモリーセルサイズを同一にすることができ、従ってワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬの配置も同一にすることができる。このようにすることで、メモリーセルアレイ及び周辺回路等を含む記憶装置全体のレイアウトを変更することなく、不揮発性メモリーからマスクＲＯＭへの設計変更を行うことができる。
【００８４】
不揮発性メモリーからマスクＲＯＭへの設計変更に伴う製造工程の変更は、ＭＯＮＯＳ構造に関する工程（ＭＯＮＯＳ工程）を削除すればよく、ＭＯＮＯＳ工程以外の工程を変更する必要はない。従って、第２の構成例によれば、プログラムするデータに対応するコンタクト形成用マスク（フォトマスク）だけを新たに用意し、他の工程のマスクは不揮発性メモリー用マスクをそのまま使用することができる。こうすることで、不揮発性メモリーからマスクＲＯＭへの設計変更に伴う開発コスト及び製造コストを低減することなどが可能になる。
【００８５】
図９（Ｃ）に、上述した第２の構成例の記憶装置の適用例を示す。図９（Ｃ）に示すように、不揮発性メモリー（ＭＯＮＯＳ型）、ＣＰＵ及び他のロジック回路等を含む集積回路装置において、プログラム開発時には不揮発性メモリーにプログラムのデータが記憶され、デバッグ等が行われる。そしてプログラム開発が完了して量産時には、データを書き換える必要がなくなるから、不揮発性メモリーをマスクＲＯＭに変更する。
【００８６】
具体的には、複数のメモリーセルに記憶されるプログラムの開発時には、複数のメモリーセルの全てが、不揮発性メモリーセルＭＥに設定される。そしてプログラムの開発完了後（量産時）には、複数のメモリーセルの全てが、マスクＲＯＭメモリーセルＭＲに設定される。
【００８７】
上述したように、本実施形態の記憶装置の第２の構成例によれば、不揮発性メモリーセルＭＥとマスクＲＯＭメモリーセルＭＲとの違いはトランジスター構造だけであるから、レイアウトを変更することなく、不揮発性メモリーからマスクＲＯＭへの変更を行うことができる。従って、メモリー部分だけでなく他の回路（例えばＣＰＵなど）についてもレイアウトを変更する必要がなくなる。また、製造工程については、ＭＯＮＯＳ工程を削除すればよく、それ以外の工程を変更する必要はない。このようにすることで、設計変更に伴う設計コストの低減や、量産時の製造コストの低減、製造期間の短縮などが可能になる。
【００８８】
図１０は、第２の構成例のマスクＲＯＭメモリーセル（図９（Ｂ））のプログラム及び読み出し動作を説明する図である。データ１（第２の論理レベルのデータ）をプログラム（設定）する場合は、ソース線とのコンタクトを形成する。一方、データ０（第１の論理レベルのデータ）をプログラムする場合は、ソース線とのコンタクトを非形成にする。読み出し動作では、ワード線ＷＬは電源電圧ＶＤＤ、ソース線ＳＬはＶＳＳに設定され、ビット線ＢＬの電位がセンスアンプによりセンシングされてデータ１又は０が読み出される。具体的には、ビット線に電流が流れる場合にはデータ１が読み出され、ビット線に電流が流れない場合にはデータ０が読み出される。
【００８９】
図１１は、不揮発性メモリー（ＭＯＮＯＳ型）及びマスクＲＯＭの各製造工程の一例である。図１１に示すように、ＭＯＮＯＳメモリーの製造工程は、工程１〜工程１６を含む。また、図１２に、各工程段階におけるＭＯＮＯＳ型メモリーセルの断面構造の一例を示す。以下では、図１１、図１２によりＭＯＮＯＳメモリーの製造工程を説明する。
【００９０】
工程１でシリコン基板（半導体層）５１０が製造工程に投入され、次に工程２で素子分離領域５１１が形成される。工程３では、イオン注入によりＮウェル領域が形成され、続いて工程４でＰウェル領域５１２が形成される。なお、図１２では、ＭＯＮＯＳ型メモリーセルの部分を示しているため、Ｎウェル領域形成（工程３）は図示していない。Ｎウェル領域はメモリーセル以外の部分（例えばＰＭＯＳトランジスター）において形成される。
【００９１】
工程５では、イオン注入により、しきい値電圧調整用のチャネルドープが行われる。更に工程６では、ＭＯＮＯＳトランジスターのためのしきい値電圧調整用チャネルドープが行われる。
【００９２】
工程７では、ボトム酸化膜（第１のゲート絶縁層）５３０が形成され、その後の工程８では、窒化膜（ゲート電荷蓄積層）５４０及びトップ酸化膜（第２のゲート絶縁層）５５０が形成される。また工程９では、メモリーセル以外の部分のゲート酸化膜が形成される。
【００９３】
工程１０では、ポリシリコン層が成膜され、ゲート電極（ゲート導電層）５６０が形成される。次に工程１１では、イオン注入によりＬＤＤ（Lightly Doped Drain）が形成され、更に工程１２では、ＭＯＮＯＳトランジスターのＬＤＤが形成される。
【００９４】
工程１３では、サイドウォールスペーサー（絶縁層）５７０が形成され、工程１４では、イオン注入により拡散層領域（ソースドレイン領域）５２０が形成される。そして工程１５では、層間絶縁膜５８０が形成され、工程１６では、コンタクト５９０が形成される。なお、これに続いて更に上層の配線工程等が行われるが、ここでは説明を省略する。
【００９５】
図９（Ｂ）に示した第２の構成例のマスクＲＯＭの製造工程では、上述したようにＭＯＮＯＳ構造に関する工程を削除する。すなわち、図１１に示した工程６、工程８、工程１２を削除する。そして工程１６のコンタクト形成において、プログラムするデータに対応するコンタクト形成用マスク（フォトマスク）を使用する。これ以外の工程では、ＭＯＮＯＳメモリーの工程で使用するマスクをそのまま使用することができる。このようにすることで、設計変更に伴う設計コストの低減や、量産時の製造コストの低減、製造期間の短縮などが可能になる。
【００９６】
２．集積回路装置及び電子機器
図１３（Ａ）、図１３（Ｂ）に、本実施形態の記憶装置を含む集積回路装置及び電子機器の構成例を示す。なお本実施形態の集積回路装置、電子機器は図１３（Ａ）、図１３（Ｂ）の構成には限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００９７】
図１３（Ａ）の電子機器は、集積回路装置６００、センサー７００、アンテナ７１０を含む。また集積回路装置６００（マイクロコンピューター等）は、処理部６１０、記憶部６２０、記憶装置６３０、検出回路６４０、無線回路６５０を含む。
【００９８】
センサー７００は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。
【００９９】
集積回路装置６００の検出回路は、センサー７００（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行う。集積回路装置６００の処理部６１０は、各種の演算処理や集積回路装置６００の全体的な制御を行う。この処理部６１０は、ＣＰＵ等のプロセッサーやＡＳＩＣの制御回路により実現される。記憶部６２０は、各種のデータを記憶するものであり、ＲＡＭ等により実現される。記憶装置６３０は、本実施形態の記憶装置であって、不揮発性メモリーセルとマスクＲＯＭメモリーセルとが混在する記憶装置である。或いは、記憶装置６３０は、プログラムの開発時には不揮発性メモリーであり、量産時にはマスクＲＯＭに変更される記憶装置である。無線回路６５０は、アンテナ７１０への信号の無線送信処理を行ったり、アンテナ７１０からの信号の無線受信処理を行う。
【０１００】
図１３（Ｂ）の電子機器は、集積回路装置６００、外部デバイス７２０、電気光学パネル７３０を含む。また集積回路装置６００は、処理部６１０、記憶部６２０、記憶装置６３０、外部Ｉ／Ｆ部６６０、ドライバー６７０を含む。
【０１０１】
外部デバイス７２０は、電子機器に設けられる種々のデバイスであり、例えば操作部等である。電気光学パネル７３０は、例えば液晶パネル、有機ＥＬ（Electro Luminescence）パネル、無機ＥＬパネル、或いは電気泳動パネル（Electrophoretic Display）などである。
【０１０２】
集積回路装置６００の外部Ｉ／Ｆ（インターフェース）部６６０は、例えばＳＰＩ、ＵＳＢなどの各種のインターフェースのための制御を行う。ドライバー６７０は、電気光学パネル７３０を駆動して画像を表示する制御を行う。
【０１０３】
なお本実施形態の電子機器としては、携帯型情報端末、携帯電話機、ＰＤＡ、携帯型オーディオ機器、時計、リモコン、各種家電装置等の種々の機器を想定できる。
【０１０４】
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また記憶装置、集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１０５】
ＭＢ１、ＭＢ２  メモリーブロック、ＭＡ１、ＭＡ２  メモリーセルアレイ、
ＭＥ１、ＭＥ２  不揮発性メモリーセル、ＭＲ１、ＭＲ２  マスクＲＯＭメモリーセル、
ＣＮ１、ＣＮ２  コンタクト、ＷＬ１、ＷＬ２  ワード線、ＳＬ１、ＳＬ２  ソース線、ＢＬ１、ＢＬ２  ビット線、ＳＳ１、ＳＳ２  ソーススイッチ回路、
ＷＬ１Ｘ、ＷＬ２Ｘ  メインワード線、ＷＳ１、ＷＳ２  サブワード線
ＴＥ１、ＴＥ２  消去用トランジスター、
ＤＭ１、ＤＭ２  メインワード線ドライバー、
ＤＳ１、ＤＳ２  サブワード線ドライバー、
ＷＳＤＲ１１〜ＷＳＤＲ２２  ワード・ソース線ドライバー、
ＲＷＣ１、ＲＷＣ２  読み出し＆書き込み回路、ＩＯ１、ＩＯ２  入出力バッファー、
ＡＤＢＦ  アドレスバッファー、ＲＤＥＣ  ローアドレスデコーダー、
ＣＤＥＣ  カラムデコーダー、
５１０  半導体層、５１１  素子分離領域、５１２  Ｐウェル領域、
５２０  ソースドレイン領域、５３０  第１のゲート絶縁層、
５４０  ゲート電荷蓄積層、５５０  第２のゲート絶縁層、５６０  ゲート導電層、
５７０  絶縁層、５８０  層間絶縁膜、５９０  コンタクト、
６００  集積回路装置、６１０  処理部、６２０  記憶部、６３０  記憶装置、
６４０  検出回路、６５０  無線回路、６６０  外部Ｉ／Ｆ部、６７０  ドライバー、
７００  センサー、７１０  アンテナ、７２０  外部デバイス、７３０  電気光学パネル
【図１】
2011187117.tif 000003
【図２】
2011187117.tif 000004
【図３】
2011187117.tif 000005
【図４】
2011187117.tif 000006
【図５】
2011187117.tif 000007
【図６】
2011187117.tif 000008
【図７】
2011187117.tif 000009
【図８】
2011187117.tif 000010
【図９】
2011187117.tif 000011
【図１０】
2011187117.tif 000012
【図１１】
2011187117.tif 000013
【図１２】
2011187117.tif 000014
【図１３】
2011187117.tif 000015