(57)【要約】【課題】  ソリッド・ステート・イメージ・センサ及びその製造方法を提供する。【解決手段】 ソリッド・ステート・イメージ・センサは、感光領域が設けられている基板を有する。ソリッド・ステート・イメージ・センサ内には、感光領域の放射光が入射する側と反対の側に非平坦状の反射層が配置されている。非平坦状の反射層は、感光領域により最初に捕獲されなかった入射放射光を反射して前記感光領域に戻し、一方１つの感光領域により最初に捕獲されなかった入射放射光を、上記１つの感光領域に隣接して基板に設けられている他の感光領域へ反射しないような形状を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
感光領域を含む基板と、
前記感光領域の放射光が入射する側と反対の側に配置され、前記感光領域により捕獲されなかった入射放射光を反射して前記感光領域に戻すような形状を有する非平坦状の反射層とを備えるイメージ・センサ。
【請求項２】
前記非平坦状の反射層の形状は、曲面形状である、請求項１の記載のイメージ・センサ。
【請求項３】
１つの感光領域の非平坦状の反射層は、前記１つの感光領域により最初に捕獲されなかった入射放射光を、前記１つの感光領域に隣接して前記基板に設けられている他の感光領域へ反射しないような形状を有する、請求項１の記載のイメージ・センサ。
【請求項４】
前記イメージ・センサは前面型のイメージ・センサである、請求項１の記載のイメージ・センサ。
【請求項５】
前記イメージ・センサは背面型のイメージ・センサである、請求項１の記載のイメージ・センサ。
【請求項６】
前記入射放射光は赤外線放射である、請求項１の記載のイメージ・センサ。
【請求項７】
前記感光領域の放射光が入射する側と反対の側に誘電体で分離された金属配線スタックが設けられており、前記反射層は、前記金属配線スタックの誘電体内で絶縁された状態で配置されている、請求項１の記載のイメージ・センサ。
【請求項８】
前記感光領域の放射光が入射する側と反対の側に誘電体で分離された金属配線スタックが設けられており、前記反射層は、前記金属配線スタックの誘電体内で前記金属配線に接続された状態で配置されている、請求項１の記載のイメージ・センサ。
【請求項９】
感光領域を含む基板と、
前記感光領域の放射光が入射する側と反対の側に設けられた誘電体で分離された金属配線スタック内に配置され、前記感光領域により捕獲されなかった入射放射光を反射して前記感光領域に戻すような形状を有する非平坦状の反射層とを備えるイメージ・センサ。
【請求項１０】
前記感光領域の放射光が入射する側に前記感光領域と位置合わせされて配置されたカラー・フィルタ層を備える、請求項９に記載のイメージ・センサ。
【請求項１１】
前記非平坦状の反射層の形状は、曲面形状である、請求項９に記載のイメージ・センサ。
【請求項１２】
感光領域を含む基板を準備するステップと、
前記感光領域の放射光が入射する側と反対の側に、前記感光領域により捕獲されなかった入射放射光を反射して前記感光領域に戻すような形状を有する非平坦状の反射層を形成するステップとを含む、イメージ・センサを製造する方法。
【請求項１３】
前記非平坦状の反射層の形状は、曲面形状である、請求項１２に記載の方法。
【請求項１４】
１つの感光領域の非平坦状の反射層は、前記１つの感光領域により捕獲されなかった入射放射光を反射して前記１つの感光領域に戻し、前記１つの感光領域に隣接して前記基板に設けられている他の感光領域へ反射しないような形状を有する、請求項１２に記載の方法。
【請求項１５】
前記感光領域を含む基板を準備するステップは、フォトダイオード感光領域を含む半導体基板を準備する、請求項１２に記載の方法。
【請求項１６】
前記非平坦状の反射層を形成するステップは、
前記感光領域の放射光が入射する側と反対の側に設けられた誘電体で分離された金属配線スタック内に前記反射層を配置するステップを含む、請求項１２に記載の方法。
【請求項１７】
前記反射層は、前記誘電体で分離された金属配線スタック内の金属配線と同時に形成される、請求項１６に記載の方法。
【請求項１８】
前記反射層は、前記誘電体で分離された金属配線スタック内の金属配線と同時に形成されない、請求項１６に記載の方法。
【請求項１９】
前記感光領域の放射光が入射する側に前記感光領域と位置合わせしてカラー・フィルタを形成するステップを含む、請求項１２に記載の方法。
【請求項２０】
前記感光領域の放射光が入射する側に前記感光領域及び前記カラー・フィルタと位置合わせしてレンズ層を形成するステップを含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にイメージ・センサ、イメージ・センサの製造方法及びこれを製造するための設計構造に関する。更に具体的にいうならば、本発明は、光捕獲効率が増大したイメージ・センサに関する。
【背景技術】
【０００２】
ソリッド・ステート・イメージ・センサは、種々なイメージング技術分野において広く使用されている光エレクトロニクス・コンポーネントである。特に一般的なのは、ディジタル・カメラ内の能動光捕獲及びイメージング素子として使用されているソリッド・ステート・イメージ・センサである。
【０００３】
ソリッド・ステート・イメージ・センサは、能動光捕獲及びイメージング素子のための種々な半導体技術を使用して製造される。電荷結合デバイスは、最も伝統的なソリッド・ステート・イメージ・センサ即ち光捕獲及びイメージング素子である。相補型金属酸化物半導体（ＣＭＯＳ）デバイスは、ソリッド・ステート・センサ内で使用される他の半導体ベースの能動光捕獲及びイメージング素子を与える。ＣＭＯＳ半導体デバイスに基づくソリッド・ステート・イメージ・センサは、このようなＣＭＯＳベースのソリッド・ステート・イメージ・センサが他の型のソリッド・ステート・イメージ・センサに比べて電力消費が低いならば、より望ましい。
【０００４】
一般的にはソリッド・ステート・イメージ・センサそして具体的にはＣＭＯＳイメージ・センサは、光エレクトロニクス・コンポーネント製造分野内では望ましいが、一般的にはソリッド・ステート・イメージ・センサそして具体的にはＣＭＯＳイメージ・センサは問題点を有しないわけではない。特に、光捕獲効率及び光変換効率は、ソリッド・ステート・イメージ・センサ内で最適化することが困難である関連するパラメータである。このため、優れた光捕獲効率または優れた光変換効率あるいはその両方を備えたソリッド・ステート・イメージ・センサが望まれる。
【０００５】
種々なソリッド・ステート・イメージ・センサ構造及びデザイン並びにこれを製造する方法は、光エレクトロニクスの分野で知られている。
【０００６】
例えば、Ｐｉ等による米国公開公報第２００２／００２０８４６号は、ソリッド・ステート・イメージ・センサ内で使用され得る背面照射型のフォトダイオード・アレイを開示している。背面照射型のフォトダイオード・アレイは、シンチレーション・ベースの背面照射型フォトダイオード・アレイをもたらすためにシンチレーション物質と結合される。
【０００７】
更に、Ｒｈｏｄｅｓによる米国特許第６，４６５，７８６号は、ＣＭＯＳイメージ・センサ内で使用される深赤外線フォトダイオードを開示している。深赤外線フォトダイオードは、赤外線吸収シリサイド層及び任意選択的な反射層を含む。
【０００８】
最後に、Ｍｏｕｌｉによる米国特許第７，２７９，７６４号は、シリコン・ベースの共振空洞を含むＣＭＯＳイメージ・センサを開示している。シリコン・ベースの共振空洞は、長波長におけるＣＭＯＳイメージ・センサ光吸収率を増大する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国公開公報第２００２／００２０８４６号
【特許文献２】米国特許第６，４６５，７８６号
【特許文献３】米国特許第７，２７９，７６４号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特にＣＭＯＳイメージ・センサを含むソリッド・ステート・イメージ・センサは、このソリッド・ステート・イメージ・センサの技術が進展するにつれて、使用され続けそして重要性が増大するであろう。かくして、望まれるのは、光捕獲及び光変換を正確に且つ効率的に行うソリッド・ステート・イメージ・センサ及びこれの製造方法である。
【課題を解決するための手段】
【００１１】
本発明は、ソリッド・ステート・イメージ・センサ、ソリッド・ステート・イメージ・センサを製造する方法及びソリッド・ステート・イメージ・センサを製造するための設計構造を提供する。代表的には、背面型ソリッド・ステート・イメージ・センサであるＣＭＯＳイメージ・センサであるがこれに限定されないソリッド・ステート・イメージ・センサは、ソリッド・ステート・イメージ・センサ内の光の捕獲効率を増大し、従って光変換効率を増大する非平坦状、代表的には曲面状の反射層を含む。
【００１２】
本発明に従う特定なソリッド・ステート・イメージ・センサは、感光領域を含む基板を有する。又、この特定なソリッド・ステート・イメージ・センサは、感光領域の放射光が入射する側と反対の側に配置された非平坦状の反射層を含む。非平坦状の反射層は、感光領域により捕獲されなかった入射放射光を反射して感光領域に戻すような形状を有し、そしてこのように戻す位置に配置されている。
【００１３】
本発明に従う他の特定なソリッド・ステート・イメージ・センサは、感光領域を含む基板を有する。この他の特定なソリッド・ステート・イメージ・センサは、感光領域の放射光が入射する側と反対の側に配置された、誘電体で分離された金属配線スタック内に配置された非平坦状の反射層を含む。非平坦状の反射層は、感光領域により捕獲されなかった入射放射光を反射して感光領域に戻すような形状を有し、そしてこのように戻す位置に配置されている。
【００１４】
本発明に従うソリッド・ステート・イメージ・センサを製造する特定な方法は、感光領域を含む基板を準備するステップを含む。又、この特定な方法は、感光領域の放射光が入射する側と反対の側に非平坦状な反射層を形成するステップを含む。非平坦状の反射層は、感光領域により捕獲されなかった入射放射光を反射して感光領域に戻すような形状を有し、そしてこのように戻す位置に配置されている。
【図面の簡単な説明】
【００１５】
【図１】本発明の特定な実施例に従うＣＭＯＳイメージ・センサの概略的な断面図である。
【図２】本発明の他の特定な実施例に従うＣＭＯＳイメージ・センサの概略的な断面図である。
【図３】本発明の特定な方法の実施例に従うＣＭＯＳイメージ・センサ内に複数の反射層を製造するステップの結果を示す概略的な断面図である。
【図４】本発明の特定な方法の実施例に従うＣＭＯＳイメージ・センサ内に複数の反射層を製造するステップの結果を示す概略的な断面図である。
【図５】本発明の特定な方法の実施例に従うＣＭＯＳイメージ・センサ内に複数の反射層を製造するステップの結果を示す概略的な断面図である。
【図６】本発明の他の特定な方法の実施例に従うＣＭＯＳイメージ・センサ内に複数の反射層を製造するステップの結果を示す概略的な断面図である。
【図７】本発明の他の特定な方法の実施例に従うＣＭＯＳイメージ・センサ内に複数の反射層を製造するステップの結果を示す概略的な断面図である。
【図８】本発明の他の特定な方法の実施例に従うＣＭＯＳイメージ・センサ内に複数の反射層を製造するステップの結果を示す概略的な断面図である。
【図９】本発明の他の特定な方法の実施例に従うＣＭＯＳイメージ・センサ内に複数の反射層を製造するステップの結果を示す概略的な断面図である。
【図１０】本発明の更に他の特定な方法の実施例に従うＣＭＯＳイメージ・センサ内に複数の反射層を製造するステップの結果を示す概略的な断面図である。
【図１１】本発明の更に他の特定な方法の実施例に従うＣＭＯＳイメージ・センサ内に複数の反射層を製造するステップの結果を示す概略的な断面図である。
【図１２】本発明の更に他の特定な方法の実施例に従うＣＭＯＳイメージ・センサ内に複数の反射層を製造するステップの結果を示す概略的な断面図である。
【図１３】本発明に従うイメージ・センサの設計、製造又はテストあるいはこれらにおいて使用されることができる設計プロセスの流れ図である。
【発明を実施するための形態】
【００１６】
ソリッド・ステート・イメージ・センサ及びこれを製造する方法を含む本発明は、以下の説明において理解されるであろう。以下の説明は、図面を参照することにより更に理解されるであろう。図は参照のためのものであり、正しい寸法で描かれていない。図１は、本発明の特定な実施例に従うＣＭＯＳイメージ・センサの概略的な断面を示す。本発明のこの特定な実施例は、本発明の第１の実施例である。
【００１７】
図１は、半導体基板１０の横方向に沿って感光部分Ｒ２に隣接している回路部分Ｒ１を含む上記半導体基板１０を示す。完成時に半導体基板１０の感光部分Ｒ２内に含まれるのは、複数個の能動画素ＡＰ及び暗画素（ダーク・ピクセル）ＤＰである。半導体基板１０は又、この半導体基板１０の複数個の能動領域を互いに分離する複数個の分離領域１１を含む。半導体基板１０の感光部分Ｒ２内の能動領域内に含まれそして分離領域１１により分離されているのは、複数個のトランジスタＴであり、これらトランジスタのそれぞれは、感光領域ＰＳＲを含む。感光領域ＰＳＲを有しないトランジスタＴが、半導体基板１０の回路部分Ｒ１に配置されている。
【００１８】
図１は又、半導体基板１０の第１の側上に配置されそして形成されている誘電体で分離された金属配線スタック１２を示している。この誘電体で分離された金属配線スタック１２は、順番に積層された誘電体層１２ａ，１２ｂ、１２ｃ、１２ｄ及び１２ｅを含む。又、誘電体で分離された金属配線スタック１２内に含まれるのは、複数個のコンタクト・バイアＣＡ、第１金属層Ｍ１，第１バイアＶ１，複数個の第２金属層Ｍ２、第２バイアＶ２，及び複数個の第３金属層Ｍ３を含む導電体層である。又、誘電体で分離されている金属配線スタック１２に含まれるのは、複数個の平坦状でなく曲面状にされた反射層２０である。平坦状でなく曲面状、更に詳しくは凹面状にされた反射層２０は、能動画素ＡＰ及び暗画素ＤＰ内に配置されている。
【００１９】
図１は又、誘電体で分離された金属配線スタック１２が配置され形成されている半導体基板１０の第１の側と反対の側である第２の側上に配置され形成されているスペーサ層１４を示す。完成時の半導体基板１０のこの第２の側は、本発明の第１の実施例に従うＣＭＯＳイメージ・センサの光入射側を構成する。更に図１は、スペーサ層１４の上に設けられそして複数個の能動画素ＡＰのそれぞれに（即ち、個々の感光領域ＰＳＲに）位置合わせされた複数個のカラー・フィルタ層１６を示す。更に図１は、スペーサ層１４の上に設けられそしてカラー・フィルタ層１６に対して横方向に隣接する不透明層１７を示す。不透明層１７は、暗画素ＤＰ内の感光領域ＰＳＲに位置合わせされる。更に図１は、複数のカラー・フィルタ層１６の個々の上に形成されそして能動画素ＡＰ内の感光領域ＰＳＲに位置合わせされている複数個のレンズ層１８を示す。
【００２０】
反射層２０を除いて、図１に示されている概略的な断面を有するＣＭＯＳイメージ・センサを構成する複数の層及び構造のそれぞれは、光エレクトロニクスの製造分野で一般的な材料、寸法を有し、そして一般的な方法で形成されることができる。
【００２１】
例えば、半導体基板１０は、幾つかの半導体材料から形成されることができる。これらの材料の例は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン−炭素合金、シリコン−ゲルマニウム−炭素合金及び化合物半導体材料であるがこれに限定されない。化合物半導体材料の例は、ガリウム−砒素半導体材料、インジウム−砒素半導体材料及びインジウム−リン半導体材料であるがこれに限定されない。代表的には、半導体基板１０は、厚さが約５ミクロン乃至１００ミクロンであるシリコン又はシリコン−ゲルマニウム合金半導体材料である。半導体基板１０は、入射光を透過するものである。
【００２２】
複数個の分離領域１１は、シリコンのローカル酸化（ＬＯＣＯＳ）分離領域、浅いトレンチ分離領域（即ち約５０００オングストロームまでの深さを有する）及び深いトレンチ分離領域（即ち、２０ミクロンまでの深さを有する）であるがこれに限定されない。代表的には、本実施例は、浅い分離トレンチ内に配置された浅いトレンチ分離領域を使用する。浅い分離トレンチ又は深い分離トレンチ内に配置されようとも、分離領域１１は、任意の幾つかの誘電体材料を含むことができる。代表的な材料は、シリコンの酸化物、窒化物及び酸窒化物、並びにこれらの積層及び混合物である。又、他の元素の酸化物、窒化物及び酸窒化物が可能である。
【００２３】
代表的には、複数個の分離領域１１は、少なくともその一部として、ブランケット層を付着し平坦化する方法を使用して形成される。適切なブランケット層は、熱若しくはプラズマ酸化若しくは窒化法、化学蒸着法及び物理蒸着法を使用して形成されることができる。平坦化法は、機械平坦化法及び化学機械研磨（ＣＭＰ）平坦化法であるがこれに限定されない。化学機械研磨（ＣＭＰ）平坦化法が最も一般的である。
【００２４】
トランジスタＴの個別のコンポーネントについて以下に説明するが、これらのコンポーネントは、通常の方法を使用して通常の寸法に仕上げられた通常の材料を含むことができるがこれに限定されない。同様に、図１は、フォトダイオードの感光領域を与えるために特定なトランジスタのソース領域及びドレイン領域の１つを感光領域として使用する、本発明の第１実施例に従うＣＭＯＳイメージ・センサを示しているが、本発明はこの実施例に限定されるものではない。むしろ、本発明の実施例は、フォトダイオード以外を構成する能動画素ＡＰ内の感光領域ＰＳＲ内で働くようにされる。本発明の実施例で使用され得るフォトダイオード以外の他の光活動デバイスは、電荷結合デバイス（ＣＣＤ）であるがこれに限定されない。
【００２５】
誘電体で分離された金属配線スタック１２内にあり金属コンポーネントを構成する個々のバイア、並びに相互接続層ＣＡ，Ｍ１，Ｖ１，Ｍ２，Ｖ２及びＭ３は、半導体製造分野及び光エレクトロニクス製造分野において通常使用されている幾つかの金属材料である。この材料の例は、或る金属、金属合金、金属窒化物及び金属シリサイドを含むがこれに限定されない。最も一般的な材料は、タングステン金属材料、アルミニウム金属材料及び銅金属材料であり、これらの材料は、バリア金属材料を伴う。金属材料の型は、図１に示されている概略的断面図を有するＣＭＯＳイメージ・センサ内での寸法及び位置の関数として異なる。コンタクト・バイアＣＡ以外であって寸法が小さく且つ半導体基板１０に最も近く配置される下側金属要素の材料は、銅を含む導電性材料である。これの代わりに、コンタクト・バイアＣＡは、代表的には、タングステンを含有する導電性材料である。寸法が大きくそして上側に配置される金属製の構成要素（フィーチャ）は、アルミニウムを含有する導電性材料であることが最も望ましい。
【００２６】
誘電体で分離された金属配線スタック１２内の複数個の誘電体層１２ａ、１２ｂ、１２ｃ、１２ｄ及び１２ｅは、光エレクトロニクスの製造の分野で一般的な幾つかの誘電体材料のうちの任意の材料でよい。比誘電率が４乃至約２０の一般的に比誘電率が高い誘電体材料を使用することができる。この群に含まれる材料の例は、シリコンの酸化物、窒化物及び酸窒化物であるがこれに限定されない。望ましい例としては、複数個の誘電体層１２ａ、１２ｂ、１２ｃ、１２ｄ及び１２ｅは、約２乃至約４の比誘電率を有する比較的比誘電率が低い誘電体材料も使用することができる。この群に含まれるのは、ハイドロゲル、エアロゲル、シルセスキオキサン・スピン・オン・ガラス誘電体材料、フッ化ガラス材料及び有機ポリマー材料であるがこれに限定されない。
【００２７】
代表的には、誘電体で分離された金属配線スタック１２は、銅の金属化材料及びアルミニウムの金属化材料の少なくとも１つから成る相互接続金属層及び個別的な金属化層を含む。誘電体で分離された金属配線スタック１２のうち、誘電体層１２ａ、１２ｂ、１２ｃ、１２ｄ及び１２ｅの少なくとも１つは、上記の一般的に比誘電率が低い誘電体材料である。誘電体で分離された金属配線スタック１２の全体的な厚さは、約１マイクロメータ乃至約４マイクロメータである。代表的には、誘電体で分離された金属配線スタック１２は、水平方向に延びる約２乃至約４の個別の誘電体及び金属サブ・コンポーネントを含む。
【００２８】
スペーサ層１４は、図１に示されている概略的な断面を有するＣＭＯＳイメージ・センサを使用して結像される入射光に対して透明な材料で構成される。又、パッシベーション層１４は、半導体基板１０の背面上の界面状態密度（interface state density）を最小にする。図１に示す概略的な断面を有するＣＭＯＳイメージ・センサは、入射光が半導体基板１０の一部を透過することを必要とする背面型ＣＭＯＳイメージ・センサであるので、パッシベーション層１４は、代表的には、シリコン酸化物、又はシリコン酸化物（半導体基板１０を不動態化する）及びシリコン窒化物の２層構造、又はシリコン酸窒化物（反射防止膜材料として使用される）である。パッシベーション層１４として他の材料を使用することができる。代表的には、パッシベーション層１４は、約１００ｎｍ乃至約５００ｎｍの厚さを有する。
【００２９】
カラー・フィルタ１６は、代表的には、図１に示されている断面を有するＣＭＯＳイメージ・センサにより感知されそして結像される入射放射スペクトル・レンジの制限内での或るレベルの色弁別を行う。かくして、複数個のカラー・フィルタ層１６のうちの個別のカラー・フィルタ層１６は、カラー・フィルタとしての適切な弁別を行う種々な種類及び種々なレベルの適切な（即ち一般的には赤外）染料若しくは顔料を含む。染料若しくは顔料は、有機バインダ、無機バインダ並びに有機バインダ及び無機バインダの複合体を含むバインダ内に溶解される。これに限定されないが例えば有機ポリマー・フォトレジスト・バインダのような有機ポリマー・バインダが一般的に使用されそしてこれが望ましい。代表的には、カラー・フィルタ層１６のそれぞれは、約２００ｎｍ乃至約１０００ｎｍの厚さを有する。
【００３０】
上述の説明に従い、不透明層１７は、図１に示されている断面を有するＣＭＯＳイメージ・センサ内の暗画素ＤＰを与えるために設けられる。暗画素ＤＰがＣＭＯＳイメージ・センサ内に入力放射光が存在しない状態での背景信号レベルを与える限り、このような暗画素ＤＰを、図１に示される断面を有するＣＭＯＳイメージ・センサ内に設けることが望ましい。かくして、不透明層１７は、カラー・フィルタ層１６と同様の寸法にされ、但し任意選択的に、暗画素ＤＯを与えるために、広いスペクトルの染料若しくは顔料を高い濃度で含むことができる。
【００３１】
レンズ層１８は、光エレクトロニクス製造分野で周知の幾つかの光学的に透明なレンズ用材料のうちの任意の材料から構成される。この材料の例は、光学的に透明な無機材料、光学的に透明な有機材料及び光学的に透明な化合物材料である。最も好ましい材料は、光学的に透明な有機材料である。代表的に、レンズ層１８は、複数個のカラー・フィルタ層１６よりもガラス転移温度が低い有機ポリマー材料のパターンを形成しそしてリフローすることにより形成される。しかしながら、レンズ層１６を形成するために他の方法及び材料が使用され得る。
【００３２】
反射層２０は、図１に示されている断面を有するＣＭＯＳイメージ・センサが感知しそして結像する入力放射光の波長レンジを反射する幾つかの反射材料のうちの任意の材料で形成され得る。図１に示されているように、反射層２０は、平坦状ではなく曲面状、更に詳しくは凹面状にされており、その結果、特定な感光領域ＰＳＲにより最初に捕獲されなかった入射放射光は、隣接する能動画素ＡＰ若しくは暗画素ＤＰ内の隣接する感光領域ＰＳＲによる感光動作に基づく光学的なクロストークを最小にしつつ、反射後に上記の特定な感光領域ＰＳＲに戻される。後述のように、反射層２０は、第１金属相互接続層Ｍ１と同時に製造されることができる。図１の概略的断面に示されているように、反射層２０は、コンタクト・バイアＣＡを介してトランジスタＴの導電性領域に接続されている。かくして、この特定な実施例では、反射層２０が電気的に荷電される。このように電気的に荷電されている反射層２０は、感光領域ＰＳＲ（即ち、フォトダイオード）の表面の電位を固定し、かくして、ドープ型の電位固定（ピン留め）層を形成する必要性をなくし、これにより図１に示されている断面を有するＣＭＯＳイメージ・センサのコストを軽減しそして構造を簡単にする。これの代わりに、ドープ型の固定層（図示せず）を、図１に示されている断面を有するＣＭＯＳイメージ・センサ内の感光領域ＰＳＲを構成するフォトダイオードの表面電位を制御するために使用することができる。
【００３３】
図１は、本発明の第１の実施例に従うＣＭＯＳイメージ・センサの概略的な断面を示す。図１に示されている断面を有するＣＭＯＳイメージ・センサは、代表的には入力赤外線放射を結像するのに使用される背面型ＣＭＯＳイメージ・センサとして働く。図１に示されている断面を有するＣＭＯＳイメージ・センサ内の個別の能動画素ＡＰ内の、感光領域ＰＳＲのうち入力放射光が入る側と反対側に平坦状ではなく曲面状の反射層２０を設けることにより、このＣＭＯＳイメージ・センサの光捕捉効率の増大を実現することができる。この特定な実施例においては、反射層２０は、誘電体で分離された金属配線スタック１２のＭ１金属層と一体のコンポーネントとして製造される。これの理由は、この第１の実施例の反射層２０が電気的に荷電されそしてバイアスされるからである。上述のように、反射層２０に対するこのような荷電は少なくとも製造設計及び効率の理由から望ましい。
【００３４】
図２は、本発明の他の実施例に従うＣＭＯＳイメージ・センサの概略的な断面を示す。この本発明の他の実施例に従うＣＭＯＳイメージ・センサは、本発明の第２実施例のＣＭＯＳイメージ・センサである。
【００３５】
図２に示されている断面を有するＣＭＯＳイメージ・センサは、図１に示されている断面を有するＣＭＯＳイメージ・センサと多くの部分で同じである。図２に示されている断面を有するＣＭＯＳイメージ・センサと図１に示されている断面を有するＣＭＯＳイメージ・センサとの相違点は、誘電体で分離された金属配線スタック１２の誘電体層１２ａ内の金属構造とは別個であり且つこの金属構造から誘電体で分離されている反射層２０’が存在することである。かくして、図１に示されている断面を有するＣＭＯＳイメージ・センサとは対照的に、図２に示されている断面を有するＣＭＯＳイメージ・センサ内の反射層２０’は、誘電体で分離された金属配線スタック１２内の金属コンポーネントとは別個に製造される。この理由のために、図２に示されている断面を有するＣＭＯＳイメージ・センサ内の反射層２０’は、電気的に荷電されない。
【００３６】
図１及び図２の概略的な断面には示されていないが、図１に示されている第１実施例及び図２に示されている第２実施例に従うＣＭＯＳイメージ・センサは、トランジスタＴを含む半導体基板１０から製造が開始される。次いで、トランジスタＴ及び分離領域１１を含む半導体基板１０の第１の側に、誘電体層を形成し次いで金属層を形成することにより誘電体で分離された金属配線スタック１２が製造される。最後に、半導体基板１０の第１の側と反対の第２の側に、スペーサ層１４，カラー・フィルタ層１６，不透明層１７及びレンズ層１８が順番に形成される。
【００３７】
図３乃至図５は、図２に示されている断面を有するＣＭＯＳイメージ・センサ内の複数個の能動画素ＡＰ内に複数個の反射層２０’を形成するための一連のステップにより生じる概略的な断面を示す。このため図３乃至図５の概略的断面図は、第２実施例に従う製造工程の初期における、図２に示されている断面を有するＣＭＯＳイメージ・センサの一部を示す。
【００３８】
図３は、半導体基板１０内の複数個の能動領域を分離する分離領域１１を含むこの基板１０を示す。又、図３の概略的な断面図において複数個の能動領域内には、複数個のトランジスタＴが設けられている。複数個の能動領域内のトランジスタＴのそれぞれは、半導体基板１０の能動領域上に配置されたゲート誘電体２２’を含む。又、トランジスタＴのそれぞれは、ゲート誘電体２２’の上に設けられたゲート電極２４を含む。又、各トランジスタＴは、ゲート電極２４の側壁に設けられたスペーサ２６を有する。図３においては、スペーサ２６は複数の層から成るとして示されているが、平面図で見てゲート電極２４を取り囲む単一の層として形成されることができる。最後に、各トランジスタＴは、能動領域のうちゲート電極２４により覆われていない部分に設けられた複数個のソース及びドレイン領域２８を含む。図３において、各トランジスタＴのソース領域及びドレイン領域の一方は、フォトダイオードを構成する感光領域ＰＳＲとして働く。
【００３９】
トランジスタＴのそれぞれに含まれる上述の層及び構造のそれぞれは、半導体製造分野及び光エレクトロニクスの製造分野で一般的な方法、材料及び寸法を使用して形成されることができる。
【００４０】
ゲート誘電体２２’は、真空中での測定値である約４乃至約２０の比誘電率を有する例えばシリコンの酸化物、窒化物及び酸窒化物のような低誘電率のゲート誘電体材料のような幾つかのゲート誘電体材料で形成されるが、これに限定されない。又、約２０乃至約１００の比誘電率を有する高比誘電率のゲート誘電体も使用することができる。これらの高誘電率のゲート誘電体材料は、酸化ハフニウム、ケイ酸ハフニウム、酸化チタン、チタン酸バリウム・ストロンチウム（ＢＳＴ）及びジルコン酸チタン酸鉛（ＰＺＴ）のような材料であるがこれに限定されない。
【００４１】
上述のゲート誘電体材料は、これらの材料成分に適切な方法を使用して形成されることができる。使用できる方法は、熱若しくはプラズマ酸化若しくは窒化方法、化学蒸着方法（原子層化学蒸着方法を含む）及び物理蒸着方法を含むがこれに限定されない。代表的には、ゲート誘電体２２’は、約２ｎｍ乃至約７ｎｍの厚さを有する熱酸化シリコン・ゲート誘電体材料から成る。
【００４２】
ゲート電極２４は、幾つかのゲート電極用導電性材料のうちの１つから形成される。ゲート電極の材料は、金属、金属合金、金属シリサイド、金属窒化物、ドープされた多結晶シリコン（即ち、約１×１０１８／ｃｍ３乃至１×１０２２／ｃｍ３のドーパント濃度を有する）及びポリサイド（即ち、ドープされた多結晶シリコン／金属シリサイドのスタック）のうちの任意の材料でよいがこれに限定されない。ゲート電極材料は、幾つかの方法のうちの任意の方法を使用して付着される。この方法は、化学蒸着方法（原子層化学蒸着方法を含む）及び物理蒸着方法を含むがこれに限定されない。代表的には各ゲート電極２４は、約１０００オングストローム乃至約１５００オングストロームの厚さを有するドープされた多結晶シリコン材料である。
【００４３】
導電性材料で形成されているスペーサも知られてはいるが、スペーサ２６は、代表的には誘電体スペーサ材料若しくは誘電体スペーサ材料の積層体で形成されている。シリコンの酸化物、窒化物及び酸窒化物が誘電体スペーサ材料として一般的に使用される。他の元素の酸化物、窒化物及び酸窒化物も使用できる。誘電体スペーサ材料は、ゲート誘電体２２’を形成する方法と同様の方法を使用して付着される。代表的には、スペーサ２６は、ブランケット層の付着及びエッチバック法を使用して形成され、これにより上部が尖鋭な形状のスペーサ２６が形成される。
【００４４】
最後に、ソース及びドレイン領域２８は、代表的には２段階イオン注入法を使用して形成される。ソース及びドレイン領域２８は、これらが形成される電界効果トランジスタの導電型に対応した極性（即ち導電型）で注入される。２段階イオン注入法は、マスクとしてゲート電極を使用する（スペーサ２６をマスクとして使用しても使用しなくてもよい）。ソース及びドレイン領域２８の代表的なドーパントの濃度は、約１×１０１５／ｃｍ３乃至約１×１０２２／ｃｍ３である。
【００４５】
最後に図３は、複数個のトランジスタＴ内のゲート電極２４相互間に配置されている複数個のリフロー可能な材料の層１３を示している。リフロー可能な材料の層１３は、幾つかのリフロー可能な材料のうちの１つである。この層１３の材料の例は、リフロー可能な有機材料、リフロー可能な無機材料並びにこれらリフロー可能な有機材料及びリフロー可能な無機材料の複合材料であるがこれらに限定されない。代表的には、これらリフロー可能な材料の層１３のそれぞれは、約５００ｎｍ乃至約１５０ｎｍの厚さ及び約０．５ミクロン乃至約５０ミクロンのライン幅を有するリフロー可能なシリケート・ガラス材料若しくはリフロー可能なドープされた（即ち、硼素、リン若しくは硼素及びリン）シリケート・ガラスのようなリフロー可能な無機ガラス材料であるが、これに限定されない。種々な望ましい画素の寸法に関して、リフロー可能な材料の層１３の寸法は、感光領域ＰＳＲの寸法とほぼ同等である。上述の寸法上の条件に加えて、複数個のリフロー可能な材料層１３は、図３乃至図５に示した断面を有するＣＭＯＳイメージ・センサが感知し結像する波長レンジに対して相当な透明度（即ち、少なくとも約７５％の透過率）を有するリフロー可能な材料から成る。
【００４６】
図４は、図３に示されている断面を有するＣＭＯＳイメージ・センサに熱的リフロー処理を行ったことにより生じた複数個のリフローされた材料層１３’を示す。図３に示されているリフロー可能な材料の層１３が、例えばドープされたシリケート・ガラスから成るリフロー可能な無機ガラス材料のようなリフロー可能な無機ガラス材料で形成される場合、図３に示されているリフロー可能な材料層１３から図４に示されているリフローされた材料層１３’を形成するために、熱アニール時間が約５秒乃至約６００秒で熱アニール温度が約２００℃乃至８００℃の熱アニールが使用され得る。図４に示されているように、リフローされた材料の層１３’は、半球形状の一部である凸型形状を有する。
【００４７】
図５は、複数個のリフローされた材料層１３’の上に配置されて形成された複数個の反射層２０’を示す。複数個の反射層２０’は、代表的には、反射材料をブランケットに付着し、マスキングを行い、そしてエッチングするプロセスを使用して形成される。上述のように、反射層２０’のそれぞれは、約５０ｎｍ乃至約５００ｎｍの厚さを有するアルミニウム反射材料若しくは銅の反射材料から成る。複数個の反射層２０’のそれぞれは、これの下にあるリフローされた材料層１３’と同じ形状であり、そして半球形状の一部である凸型形状を有する。
【００４８】
図５に示されている断面を有するＣＭＯＳイメージ・センサを図２に示されている断面を有するＣＭＯＳイメージ・センサにするための製造ステップは、リフローされた材料層１３’を覆うように、誘電体層１２ａを付着することを含む。
【００４９】
図６乃至図９は、本発明の他の方法の実施例に従って、図２に示されている断面を有するＣＭＯＳイメージ・センサ内に反射層２０’を形成するための一連のステップにより生じる概略的な断面を示す。本発明のこの代替的な方法の実施例は、本発明の第２の方法の実施例である。
【００５０】
図６は、図３に示されている断面を有するＣＭＯＳイメージ・センサと同様なＣＭＯＳイメージ・センサの概略的な断面を示し、まず第１に、図３との相違点は、まず第１にリフロー可能な材料層１３が存在していないことである。第２に、図６に示されている断面のＣＭＯＳイメージ・センサには、透明なライナー層１５が存在している。透明なライナー層１５の材料は、図３に示されているリフロー可能な層１３の材料と同じか若しくは同等である。これの代わりに、或るリフロー不能な材料が図６乃至図９に示されている断面を有するＣＭＯＳイメージ・センサを使用して感知されそして結像される光の波長に対して殆ど透明であるならば、ライナー層１５の材料としてこのリフロー不能な材料を使用することができる。
【００５１】
図７は、図６に示されている透明なライナー層１５をパターン化して得られた複数個の透明なライナー層１５’を示す。このようなパターン化は、光エレクトロニクスの製造分野で一般的に行われている方法及び材料を使用して行われ得る。代表的には、このような方法は、透明なライナー層１５から複数個の透明なライナー層１５’を形成するためのエッチング・マスクとしてレジスト層を使用する。次いで、このレジストはリフローされて、図７のＣＭＯＳイメージ・センサ内に示されている複数個のレジスト層２２を形成する。
【００５２】
図８は、この図に示されている断面を有するＣＭＯＳイメージ・センサ内のトランジスタＴ内の感光領域ＰＳＲに対して垂直方向で位置合わせされている複数個の透明ライナー層１５”を示す。透明ライナー層１５”の形状は、凸型である。凸型形状は、図７に示されているレジスト層２２及び透明ライナー層１５’を非選択性のエッチングにより順次エッチングすることにより形成される。この非選択性の順次エッチングは、代表的には異方性エッチングであるが、これに限定されない。かくして、図８のＣＭＯＳイメージ・センサ内に示されているライナー層１５”は、図４のＣＭＯＳイメージ・センサ内に示されているリフローされた材料層１３’と比較した場合ほぼ同様の凸型形状を有する。
【００５３】
最後の、図９は、透明ライナー層１５”上に配置されて形成された反射層２０’を示す。図９の断面に示されている反射層２０’は、図５のＣＭＯＳイメージ・センサの反射層２０’と同じ材料、寸法及び製造方法で形成される。
【００５４】
図３乃至図５に断面が示されているＣＭＯＳイメージ・センサと同様に、図６乃至図９に断面が示されているＣＭＯＳイメージ・センサに、図２に示されているような誘電体層１２ａが付着される。図９は、図５に示されている断面を有するＣＭＯＳイメージ・センサと同様に透明ライナー層１５”を有する。
【００５５】
図１０乃至図１２は、図１に示されている断面を有するＣＭＯＳイメージ・センサ内に複数個の反射層２０を製造するための一連のステップにより生じる概略的な断面を示す。かくして、図１０乃至図１２の概略的な断面は、図１に示されている断面を有するＣＭＯＳイメージ・センサの一部を製造する一連のステップを示す。
【００５６】
図１０は、まず第１に、図３乃至図６に示されている断面を有するＣＭＯＳイメージ・センサと同様なＣＭＯＳイメージ・センサを示すが、図１０には、図３に示されているリフロー可能な材料層１３が存在せず、又は図６に示されている透明ライナー層１５が存在していない。又、図１０は、図１に示されている誘電体層１２ａ及び図１に示されているコンタクト・バイアＣＡを示している。又、図１０は、誘電体層１２ａの上に配置されて形成されているレジスト層２２’を示している。レジスト層２２’は、複数個の高さが低い凸型形状の構成要素及び複数個の高さが高い矩形状の構成要素を含む。複数個の高さが低い凸型形状の構成要素は、マスクの一部がハーフトーン部である（即ち、レジスト層を部分的に露光する。次いでこのレジスト層を現像する）マスクを使用して露光することにより形成され、一方、高さが高い矩形状の構成要素は、レジスト層を構成するレジスト材料がポジティブ・レジスト材料であるかネガティブ・レジスト材料であるかに依存して、レジスト層を完全に露光するか若しくは全く露光しないことにより形成される。
【００５７】
図１１は、図１０に示されている断面を有するＣＭＯＳイメージ・センサの誘電体層１２ａを、レジスト層２２’をマスクとして使用してエッチングした結果を示す。図１１に示されているように、このエッチングは、レジスト層２２’の表面形状を誘電体層１２ａに転写して複数個の開口Ａを形成するように非選択的に行われる。
【００５８】
図１２は、図１１に示すＣＭＯＳイメージ・センサの開口Ａ内に形成された反射層２０を示す。代表的には、反射層２０は、反射層の材料（即ち、導電性材料）をブランケット（一面）に付着し、そして、誘電体層１２ａの上部突出部を平坦化停止層として使用して平坦化することにより形成される。平坦化法の例は、機械的平坦化法及び化学機械的研磨平坦化法であるがこれに限定されない。化学機械的研磨平坦化法が最も一般的である。
【００５９】
図１及び図２は、本発明の特定な実施例に従う複数個のＣＭＯＳイメージ・センサを特に示す。個々のＣＭＯＳイメージ・センサ構造は、例えばフォトダイオードのような感光領域ＰＳＲによって最初に捕獲されなかった入射放射光を反射してこの感光領域ＰＳＲに戻す反射層２０（図１）若しくは反射層２０’を有する。本発明の実施例において、このような反射層２０若しくは２０’は、入射放射光を対応する感光領域ＰＳＲに戻す一方で隣接する感光領域ＰＳＲとの光学的クロストークを最小若しくは排除するために、非平坦即ち曲面状にされている。
【００６０】
上述の本発明の実施例の構造及びパフォーマンスは、赤外線放射を感知するのに使用される背面型ＣＭＯＳイメージ・センサに関して説明したが、本発明はこれに限定されない。前述の米国特許第７，２７９，７６４号に関連して述べると、本発明の実施例は、本発明に従う非平坦状であって曲面状の反射層を含むＣＭＯＳイメージ・センサ以外のソリッド・ステート・イメージ・センサをも含み、そして本発明は、前面型のイメージ・センサとして形成されることができる。この場合、曲面状の反射層は、半導体基板内の空洞部内に配置される。
【００６１】
図１３は、例えば半導体の設計、製造及びテストにおいて使用される例示的なデザイン・フロー９００のブロック図である。デザイン・フロー９００は、設計されるＩＣの型に依存する。例えば、カスタムＩＣと呼ばれるＡＳＩＣを製造するデザイン・フロー９００は、標準型コンポーネントを設計するための流れ９００と異なる。設計構造９２０は、設計プロセス９１０に対する入力であり、そしてこれは、ＩＰプロバイダ、コアの開発者、若しくは他の設計会社から入力され、又は、このデザイン・フローのオペレータ若しくは他の要求元から発生される。設計構造９２０は、ＨＤＬの形、又はハードウエア記述言語（例えばＶｅｒｉｌｏｇ、ＶＨＤＬ，Ｃ等）の形式の図１若しくは図２に示されている本発明の実施例から成る。設計構造９２０は、１つ以上の読み取り可能記録媒体に含まれ得る。例えば、設計構造９２０は、図１若しくは図２に示す本発明の実施例を表すテキスト・ファイル若しくはグラフィック表示である。設計プロセス９１０は、図１若しくは図２に示されている本発明の実施例をネットリスト９８０に統合（トランスレート）し、ここで、ネットリスト９８０は、集積回路設計における他の素子及び回路への接続を記述する配線、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデル等のリストであり、少なくとも１つの記憶媒体に記録される。これは、回路の設計仕様及びパラメータに依存して、１回以上ネットリスト９８０が再合成される反復プロセスである。
【００６２】
設計プロセス９１０は種々な入力を使用する。これら入力の例は、所定の製造技術（例えば異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）に対するモデル、レイアウト及び記号表示を含む一般的に使用される１組の素子、回路及びデバイスを収容するライブラリ９３０，設計仕様９４０，特性データ９５０，検証データ９６０，設計ルール９７０及びテスト・データ・ファイル９８５（これはテスト・パターン及び他のテスト・データを含む）からの入力である。更に設計プロセス９１０は、例えばタイミング分析、検証、設計ルール・チェック、配置及びルート動作のような標準的な回路設計プロセスを含む。集積回路設計の分野における当業者ならば、本発明の精神から逸脱することなく、設計プロセス９１０において電子設計自動化ツール及びアプリケーションを使用しうることが明らかであろう。本発明の設計構造は、特定のデザイン・フローに限定されない。
【００６３】
設計プロセス９１０は、図１若しくは図２に示されている本発明の実施例及び任意の追加の集積回路設計若しくはデータを第２設計構造９９０に変換する。設計構造９９０は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットまたはシンボリック・データ・フォーマット（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ，マップ・ファイルに記憶されている情報、又はこのような設計構造を記憶するための他の適切なフォーマット）で記憶媒体に記憶される。設計構造９９０は、図１若しくは図２に示す本発明の実施例を製造するために半導体製造者により要求される例えば、シンボリック・データ、マップ・ファイル、テキスト・データ・ファイル、設計内容ファイル、製造データ、レイアウト・パラメータ、配線、金属配線のレベル、バイア、形状、製造ラインに亘るデータ及び他のデータ等のデータを含む。設計構造９９０は、ステージ９９５に渡され、ここで、設計構造９９０はテープアウト段階になり、製造現場にリリースされ、マスク・ハウスにリリースされ、他の設計会社に送られ、カスタマに送り返される。
【００６４】
説明した良好な実施例は本発明を説明するためのものであって、本発明を限定するものではない。良好な実施例に従うＣＭＯＳイメージ・センサの材料、構造及び寸法は、本発明の精神から逸脱することなく修正、又は変更できる。
【符号の説明】
【００６５】
１０  半導体基板
１１  分離領域
１２  金属配線スタック
１２ａ、１２ｂ、１２ｃ，１２ｄ，１２ｅ  誘電体層
１３  リフロー可能な材料層
１３’リフローされた材料層
１５  ライナー層
１６  カラー・フィルタ層
１７  不透明層
１８  レンズ層
２０  反射層
２２  レジスト層    
２２’ゲート誘電体
２４  ゲート電極
２６  スペーサ
２８  ソース及びドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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