(57)【要約】【課題】  ソース・ドレイン電極の加工にドライエッチングを用いてトップコンタクト型ＴＦＴを形成する際のＴＦＴ特性バラツキの増大、歩留まりの低下、さらにはＴＦＴオン電流の低減を抑制することにある。【解決手段】  薄膜トランジスタの製造方法において、金属酸化物半導体から成る導電層上に金属酸化物半導体から成る犠牲層を形成し、前記犠牲層上に金属膜を形成し、前記金属膜をドライエッチングにより加工し、前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行なう。【選択図】  図１
2011054812.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタの製造方法において、
金属酸化物半導体から成る導電層上に金属酸化物半導体から成る犠牲層を形成し、
前記犠牲層上に金属膜を形成し、
前記金属膜をドライエッチングにより加工し、
前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行うことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１記載の製造方法において、
前記導電層のエッチングレートは、前記犠牲層のエッチングレートより低いことを特徴とする製造方法。
【請求項３】
請求項１記載の製造方法において、
前記導電層のＳｎ濃度は、前記犠牲層のＳｎ濃度より高いことを特徴とする製造方法。
【請求項４】
請求項１記載の製造方法において、
前記導電層の緻密度は、前記犠牲層の緻密度より高いことを特徴とする製造方法。
【請求項５】
請求項３記載の製造方法において、
前記導電層は、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏの何れか一つから成り、
前記犠牲層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つから成ることを特徴とするの製造方法。
【請求項６】
薄膜トランジスタの製造方法において、
金属酸化物半導体から成る導電層上に金属酸化物半導体から成るエッチストッパ層を形成し、
前記エッチストッパ層上に金属酸化物半導体から成る犠牲層を形成し、
前記犠牲層上に金属膜を形成し、
前記金属膜をドライエッチングにより加工し、
前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行うことを特徴とする薄膜トランジスタの製造方法。
【請求項７】
請求項６記載の製造方法において、
前記エッチストッパ層のエッチングレートは、前記犠牲層のエッチングレートより低いことを特徴とする製造方法。
【請求項８】
請求項６記載の製造方法において、
前記エッチストッパ層のＳｎ濃度は、前記犠牲層のＳｎ濃度より高いことを特徴とする製造方法。
【請求項９】
請求項６記載の製造方法において、
前記導電層の緻密度は、前記犠牲層の緻密度より高いことを特徴とする製造方法。
【請求項１０】
請求項８記載の製造方法において、
前記エッチストッパ層は、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏの何れか一つから成り、
前記犠牲層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つから成ることを特徴とする製造方法。
【請求項１１】
金属酸化物半導体から成る導電層上に金属酸化物半導体から成る犠牲層を形成し、
前記犠牲層上に金属膜を形成し、
前記金属膜をドライエッチングにより加工し、
前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行うことにより製造されたことを特徴とする薄膜トランジスタ。
【請求項１２】
請求項１１記載の薄膜トランジスタにおいて、
前記導電層のエッチングレートは、前記犠牲層のエッチングレートより低いことを特徴とする薄膜トランジスタ。
【請求項１３】
請求項１１記載の薄膜トランジスタにおいて、
前記導電層のＳｎ濃度は、前記犠牲層のＳｎ濃度より高いことを特徴とする薄膜トランジスタ。
【請求項１４】
請求項１１記載の薄膜トランジスタにおいて、
前記導電層の緻密度は、前記犠牲層の緻密度より高いことを特徴とする薄膜トランジスタ。
【請求項１５】
請求項１３記載の薄膜トランジスタにおいて、
前記導電層は、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏの何れか一つから成り、
前記犠牲層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つから成ることを特徴とする薄膜トランジスタ。
【請求項１６】
金属酸化物半導体から成る導電層上に金属酸化物半導体から成るエッチストッパ層を形成し、
前記エッチストッパ層上に金属酸化物半導体から成る犠牲層を形成し、
前記犠牲層上に金属膜を形成し、
前記金属膜をドライエッチングにより加工し、
前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行うことにより製造されたことを特徴とする薄膜トランジスタ。
【請求項１７】
請求項１６記載の薄膜トランジスタにおいて、
前記エッチストッパ層のエッチングレートは、前記犠牲層のエッチングレートより低いことを特徴とする薄膜トランジスタ。
【請求項１８】
請求項１６記載の薄膜トランジスタにおいて、
前記エッチストッパ層のＳｎ濃度は、前記犠牲層のＳｎ濃度より高いことを特徴とする薄膜トランジスタ。
【請求項１９】
請求項１６記載の薄膜トランジスタにおいて、
前記導電層の緻密度は、前記犠牲層の緻密度より高いことを特徴とする薄膜トランジスタ。
【請求項２０】
請求項１８記載の薄膜トランジスタにおいて、
前記エッチストッパ層は、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏの何れか一つから成り、
前記犠牲層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つから成ることを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、金属酸化物膜をチャネル層に用いる電界効果型トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ 以下、この明細書では単にＴＦＴと称する場合がある）は、ガラスなどの絶縁体基板上に形成することができ、エレクトロニクス技術において重要な役割を担うデバイスである。現在ＴＦＴのチャネル層材料としては、アモルファスシリコンまたは多結晶シリコンが最も広く使われているが、近年、これらシリコン材料を置き換えるべく、金属酸化物半導体がＴＦＴのチャネル層材料として注目を集めている。金属酸化物半導体はチャネル層としての特性が優れていることに加え、室温付近で形成できるという特徴を有する。そのため、プラスチックフィルムなどのいわゆるフレキシブル基板上へＴＦＴを形成する際のチャネル層材料の有力候補の一つとしても考えられている。
【０００３】
しかしながら、酸化物半導体はプラズマや加速粒子にさらされるとダメージを受け（酸素欠損）、抵抗が下がり、ときには導体化してしまうという短所を持つ。そのため、現在産業的に広く用いられているアモルファスシリコンＴＦＴと同様の構造のトップコンタクト型TFTを形成するには次の２つの課題を解決する必要がある。第一の課題は、酸化物半導体上にスパッタ法など、プラズマや加速粒子を生成する方法により金属の膜を形成する際に、酸化物半導体が受けるダメージを除去するというものである。第二の課題は、金属膜を加工しソース・ドレイン電極を形成する際にドライエッチングを用いたときに酸化物半導体が受けるダメージを除去するというものである。金属膜のスパッタ法による形成は、膜質や成膜速度、均一性、歩留まりに優れるため、量産性が高く産業的に広く用いられている方法である。また、ドライエッチングによる加工も、加工精度や加工速度に優れるため、量産性が高く産業的に広く用いられている方法である。
【０００４】
上述の２つの課題を解決する方法は非特許文献１および２で報告されている。非特許文献１では、Ｉｎ−Ｇａ−Ｚｎ−Ｏチャネル層中のドライエッチングによりダメージを受けた厚さ３０ｎｍ程の領域をウェットエッチングにより除去している。また、非特許文献２では、Ｉｎ−Ｇａ−Ｚｎ−Ｏチャネル層上にＣｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏ（高抵抗半導体）でエッチスストッパ層を形成し、ソース・ドレイン電極のドライエッチング加工の際のダメージを吸収している。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  ａｎｄ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｌｅｔｔｅｒｓ，  １２  （４）  Ｈ９５−Ｈ９７  （２００９）
【非特許文献２】Ｊｏｕｒｎａｌ  ｏｆ  Ｔｈｅ  Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ，  １５６  （３）  Ｈ１８４−Ｈ１８７  （２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非特許文献１に記載の方法では、上述のように、ドライエッチングによりダメージを受けた領域をウェットエッチングにより除去している。しかしながら、この方法では制御性の低いウェットエッチングによりチャネル層の厚さを決定するため、大面積に多数のＴＦＴを形成する場合、チャネル層の厚さのバラツキ、従ってＴＦＴ特性のバラツキが増大し、製品の歩留まりが低下するという問題がある。
【０００７】
非特許文献２に記載の方法では、Ｃｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏでソース・ドレイン電極のドライエッチング加工の際のダメージを吸収しているが、この方法ではＩｎ−Ｇａ−Ｚｎ−Ｏチャネル層とソース・ドレイン電極の間に抵抗が大きいＣｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏ層が入るため、ＴＦＴのオン電流が低減するという問題がある。
【０００８】
本発明は、上述のような事情に基づいてなされたものであり、その課題は次に示す通りである。すなわち、ソース・ドレイン電極の加工にドライエッチングを用いてトップコンタクト型ＴＦＴを形成する際のＴＦＴ特性バラツキの増大、歩留まりの低下、さらにはＴＦＴオン電流の低減を抑制することにある。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、薄膜トランジスタの製造方法において、金属酸化物半導体から成る導電層上に金属酸化物半導体から成る犠牲層を形成し、前記犠牲層上に金属膜を形成し、前記金属膜をドライエッチングにより加工し、前記ドライエッチングにより露出した前記犠牲層へウェットエッチングを行なう。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば次のとおりである。すなわち、ソース・ドレイン電極の加工にドライエッチングを用いてトップコンタクト型ＴＦＴを形成する際に、ＴＦＴ特性バラツキの増大、さらにはＴＦＴのオン電流低減を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１における半導体装置の構成および製造方法を示す断面図である。
【図２】本発明の実施の形態２における半導体装置の構成および製造方法を示す断面図である。
【図３】本発明の実施の形態３における半導体装置の構成および製造方法を示す断面図である。
【図４】本発明の実施の形態４における半導体装置の構成および製造方法を示す断面図である。
【図５】本発明の実施の形態５における半導体装置（無線タグ）の構成を示すブロック図である。
【図６】本発明の実施の形態６における半導体装置の構成を示す模式図である。
【図７】本発明の実施の形態６における半導体装置をアクティブマトリクス型液晶表示装置に適用する構成を示す模式図である。
【発明を実施するための形態】
【００１３】
（実施の形態１）
図１は、本実施の形態１における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるボトムゲート／トップコンタクト型酸化物ＴＦＴを挙げている。ここでいうボトムゲートとは、半導体層ＳＣＬよりも下層にゲート電極ＧＥが形成されている構造のことであり、トップコンタクトとは、半導体層ＳＣＬよりも上層にソース電極ＳＥおよびドレイン電極ＤＥが形成されている構造のことを示している。
【００１４】
本実施の形態１における半導体装置の製造方法は以下の通りである。まず、図１（ａ）に示すように、絶縁体基板ＳＵＢ上にゲート電極ＧＥ、ゲート絶縁膜ＧＩＦＦ、導電層ＣＬ、犠牲層ＳＬが形成される。
【００１５】
基板ＳＵＢは、例えば、ガラス、石英、プラスチックフィルムなどからなり、必要に応じてゲート電極ＧＥが形成される側の表面に絶縁膜のコーティングがなされている。
【００１６】
ゲート電極ＧＥは、導電性の材料、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはＩＴＯ（Ｉｎ−Ｓｎ−Ｏ：インジウム錫酸化物）などの金属酸化物導電膜、それらと金属との積層膜、窒化チタン（Ｔｉ−Ｎ）などの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜からなり、その成膜はＣＶＤ法やスパッタ法などにより行ない、加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
【００１７】
ゲート絶縁膜ＧＩＦＦは、Ｓｉ−Ｏ、Ａｌ−Ｏなどの酸化物絶縁膜を用いるのが好ましいが、Ｓｉ−Ｎなど酸化物以外の無機絶縁膜、パリレンなどの有機絶縁膜を用いても良い。ゲート絶縁膜ＧＩＦＦの成膜は、ＣＶＤ法やスパッタ法、塗布法などにより行なう。
【００１８】
導電層ＣＬ、犠牲層ＳＬは、Ｚｎ−Ｏ、Ｉｎ−Ｏ、Ｇａ−Ｏ、Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ａｌ−Ｚｎ−Ｏなどの、Ｚｎ、Ｉｎ、Ｇａ、Ｓｎの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。導電層ＣＬの厚さは５ｎｍ以上が望ましく、犠牲層ＳＬの厚さは３０ｎｍ以上が望ましい。また、導電層ＣＬ、犠牲層ＳＬの素子分離のための島状加工は一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。さらに、無機酸、あるいは有機酸からなるウェットエッチング液に対するエッチレートは、導電層ＣＬのほうが犠牲層ＳＬよりも低い。エッチレートに差を設けるためには、たとえば導電層ＣＬ内のＳｎ濃度を犠牲層ＳＬよりも高くする、あるいは、導電層ＣＬの緻密度（したがって屈折率）を犠牲層ＳＬよりも高くするなどの方法をとる。
【００１９】
導電層ＣＬ、犠牲層ＳＬの組み合わせとしては上述の材料の中から種々の組み合わせが考えられる。中でも、例えば導電層ＣＬがＺｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏの何れか一つから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つから成るような組み合わせが好ましい。
【００２０】
導電層ＣＬ内のＳｎ濃度を犠牲層ＳＬよりも高くする方法としては、導電層ＣＬを成膜する際の原材料中のＳｎ濃度を犠牲層ＳＬを成膜する際の原材料よりも高くする方法をとる。例えば、両層をスパッタ法やＰＬＤ法により形成する場合、導電層ＣＬ用のターゲット中のＳｎ濃度を犠牲層ＳＬ用のターゲットよりも高くしたり、導電層ＣＬの成膜の際のみＳｎターゲットを同時に置いたりする。また、導電層ＣＬの緻密度を犠牲層ＳＬよりも高くする方法としては、導電層ＣＬの成膜レートを犠牲層ＳＬよりも小さくする、導電層ＣＬの成膜温度を犠牲層ＳＬよりも低くするなどの方法をとる。
【００２１】
その後、図１（ｂ）に示すように、犠牲層ＳＬの上に金属膜ＭＦを形成する。金属膜ＭＦは、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはＩＴＯ（Ｉｎ−Ｓｎ−Ｏ：インジウム錫酸化物）などの金属酸化物導電膜、それらと金属との積層膜、窒化チタン（Ｔｉ−Ｎ）などの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜によって形成される。
【００２２】
その後、図１（ｃ）に示すように、金属膜ＭＦを一般的なフォトリソグラフィー技術とドライエッチングの組み合わせによりソース電極ＳＥ、ドレイン電極ＤＥの形状に加工する。その際、ソース電極ＳＥ−ドレイン電極ＤＥ間の開口部の下の犠牲層ＳＬがプラズマおよび加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
【００２３】
その後、図１（ｄ）に示すように、ダメージ領域ＤＲを無機酸、あるいは有機酸からなるエッチング液を用いたウェットエッチングにより除去する。このとき、導電層ＣＬのほうが犠牲層ＳＬよりもエッチレートが小さいため、ウェットエッチングは導電層ＣＬの表面で自動的に停止し、実質的にウェットエッチングによる導電層ＣＬの膜厚の減少はない。ここで、ドライエッチングではなく、ウェットエッチングを用いている理由は、ドライエッチングの際に導電層ＣＬがプラズマや加速粒子にさらされ、ダメージを受けることを回避するためである。
【００２４】
本実施の形態１によれば、制御性の低いウェットエッチングによってダメージ領域ＤＲを除去しても実質的に導電層ＣＬのオーバーエッチによる膜厚の減少がないため、ＴＦＴのチャネル層（本実施の形態１では導電層ＣＬ）の厚さのバラツキを抑制することができる。すなわち、ＴＦＴの特性バラツキの増大、ＴＦＴの歩留まりの低下を抑制することができる。また、ソース電極ＳＥおよびドレイン電極ＤＥとチャネル層（導電層ＣＬ）の間に挟まれるドライエッチダメージ吸収層（本発明では犠牲層ＳＬ）がＣｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではないため、ＴＦＴのオン電流の低減を抑制することができる。
（実施の形態２）
図２は、本実施の形態２における半導体装置の構成および製造方法を示す図である。実施の形態１との違いは半導体層ＳＣＬが３層からなる点であり、それ以外の点は実施の形態１と同一である。実施の形態1では、導電層ＣＬのエッチレートを犠牲層ＳＬよりも低くすることで、犠牲層ＳＬのウェットエッチング除去の際に導電層ＣＬの表面でウェットエッチングが自動的に停止したが、本実施の形態２では、エッチング停止機能を導電層ＣＬと犠牲層ＳＬの間に形成するエッチストッパ層ＥＳＬに担わせる。すなわち、エッチストッパ層ＥＳＬの表面でウェットエッチングが自動的に停止する。
【００２５】
導電層ＣＬ、エッチストッパ層ＥＳＬ、犠牲層ＳＬは、Ｚｎ−Ｏ、Ｉｎ-Ｏ、Ｇａ-Ｏ、Ｓｎ-Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ａｌ−Ｚｎ−Ｏなどの、Ｚｎ、Ｉｎ、Ｇａ、Ｓｎの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。導電層ＣＬ、エッチストッパ層ＥＳＬの厚さは５ｎｍ以上が望ましく、犠牲層ＳＬの厚さは３０ｎｍ以上が望ましい。また、導電層ＣＬ、エッチストッパ層ＥＳＬ、犠牲層ＳＬの素子分離のための島状加工は一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。さらに、無機酸、あるいは有機酸からなるウェットエッチング液に対するエッチレートは、エッチストッパ層ＥＳＬのほうが犠牲層ＳＬよりも低い。エッチレートに差を設けるためには、たとえばエッチストッパ層ＥＳＬ内のＳｎ濃度を犠牲層ＳＬよりも高くする、あるいは、エッチストッパ層ＥＳＬの緻密度（したがって屈折率）を犠牲層ＳＬよりも高くするなどの方法をとる。
【００２６】
エッチストッパ層ＥＳＬ、犠牲層ＳＬの組み合わせとしては上述の材料の中から種々の組み合わせが考えられる。中でも、例えばエッチストッパ層ＥＳＬがＺｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏの何れか一つから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つから成るような組み合わせが好ましい。
【００２７】
エッチストッパ層ＥＳＬ内のＳｎ濃度を犠牲層ＳＬよりも高くする方法としては、エッチストッパ層ＥＳＬを成膜する際の原材料中のＳｎ濃度を犠牲層ＳＬを成膜する際の原材料よりも高くする方法をとる。例えば、両層をスパッタ法やＰＬＤ法により形成する場合、エッチストッパ層ＥＳＬ用のターゲット中のＳｎ濃度を犠牲層ＳＬ用のターゲットよりも高くしたり、エッチストッパ層ＥＳＬの成膜の際のみＳｎターゲットを同時に置いたりする。また、エッチストッパ層ＥＳＬの緻密度を犠牲層ＳＬよりも高くする方法としては、エッチストッパ層ＥＳＬの成膜レートを犠牲層ＳＬよりも小さくする、エッチストッパ層ＥＳＬの成膜温度を犠牲層ＳＬよりも低くするなどの方法をとる。
【００２８】
本実施の形態２によれば、実施の形態１と同様に、制御性の低いウェットエッチングによってダメージ領域ＤＲを除去しても実質的にエッチストッパ層ＥＳＬのオーバーエッチによる膜厚の減少がないため、ＴＦＴのチャネル層（本実施の形態２では導電層ＣＬ＋エッチストッパ層ＥＳＬ）の厚さのバラツキを抑制することができる。すなわち、ＴＦＴの特性バラツキの増大、ＴＦＴの歩留まりの低下を抑制することができる。また、ソース電極ＳＥおよびドレイン電極ＤＥとチャネル層（導電層ＣＬ＋エッチストッパ層ＥＳＬ）の間に挟まれるドライエッチダメージ吸収層（本発明では犠牲層ＳＬ）がＣｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではないため、ＴＦＴのオン電流の低減を抑制することができる。加えて、導電性能の主要部分を導電層ＣＬにより決定することができ、エッチング停止性能をエッチトップ層ＥＳＬにより決定することができる。これにより、ＴＦＴのチャネルの導電性と加工性を独立に制御することが可能になり、実施の形態１に比べて用いる材料の選択肢が増える。
（実施の形態３）
図３は、本実施の形態３における半導体装置の構成および製造方法を示す図である。半導体装置としていわゆるトップゲート／トップコンタクト型酸化物ＴＦＴを挙げている。ここでいうトップゲートとは、半導体層ＳＣＬよりも上層にゲート電極ＧＥが形成されている構造のことであり、トップコンタクトとは、半導体層ＳＣＬよりも上層にソース電極ＳＥおよびドレイン電極ＤＥが形成されている構造のことを示している。
【００２９】
本実施の形態３における半導体装置の製造方法は以下の通りである。まず、図３（ａ）に示すように、絶縁体基板ＳＵＢ上に導電層ＣＬ、犠牲層ＳＬ、金属膜ＭＦが形成される。
【００３０】
基板ＳＵＢは、例えば、ガラス、石英、プラスチックフィルムなどからなり、必要に応じて導電層ＣＬ、犠牲層ＳＬからなる半導体層ＳＣＬが形成される側の表面に絶縁膜のコーティングがなされている。
【００３１】
導電層ＣＬ、犠牲層ＳＬは、Ｚｎ−Ｏ、Ｉｎ−Ｏ、Ｇａ−Ｏ、Ｓｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ａｌ−Ｚｎ−Ｏなどの、Ｚｎ、Ｉｎ、Ｇａ、Ｓｎの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。導電層ＣＬの厚さは５ｎｍ以上が望ましく、犠牲層ＳＬの厚さは３０ｎｍ以上が望ましい。また、導電層ＣＬ、犠牲層ＳＬの素子分離のための島状加工は一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。さらに、無機酸、あるいは有機酸からなるウェットエッチング液に対するエッチレートは、導電層ＣＬのほうが犠牲層ＳＬよりも低い。エッチレートに差を設けるためには、たとえば導電層ＣＬ内のＳｎ濃度を犠牲層ＳＬよりも高くする、あるいは、導電層ＣＬの緻密度（したがって屈折率）を犠牲層ＳＬよりも高くするなどの方法をとる。
【００３２】
導電層ＣＬ、犠牲層ＳＬの組み合わせとしては上述の材料の中から種々の組み合わせが考えられる。中でも、例えば導電層ＣＬがＺｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏの何れか一つから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つから成るような組み合わせが好ましい。
【００３３】
導電層ＣＬ内のＳｎ濃度を犠牲層ＳＬよりも高くする方法としては、導電層ＣＬを成膜する際の原材料中のＳｎ濃度を犠牲層ＳＬを成膜する際の原材料よりも高くする方法をとる。例えば、両層をスパッタ法やＰＬＤ法により形成する場合、導電層ＣＬ用のターゲット中のＳｎ濃度を犠牲層ＳＬ用のターゲットよりも高くしたり、導電層ＣＬの成膜の際のみＳｎターゲットを同時に置いたりする。また、導電層ＣＬの緻密度を犠牲層ＳＬよりも高くする方法としては、導電層ＣＬの成膜レートを犠牲層ＳＬよりも小さくする、導電層ＣＬの成膜温度を犠牲層ＳＬよりも低くするなどの方法をとる。
【００３４】
金属膜ＭＦは、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはＩＴＯ（Ｉｎ−Ｓｎ−Ｏ：インジウム錫酸化物）などの金属酸化物導電膜、それらと金属との積層膜、窒化チタン（Ｔｉ−Ｎ）などの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜によって形成される。
【００３５】
その後、図３（ｂ）に示すように、金属膜ＭＦを一般的なフォトリソグラフィー技術とドライエッチングの組み合わせによりソース電極ＳＥ、ドレイン電極ＤＥの形状に加工する。その際、ソース電極ＳＥ−ドレイン電極ＤＥ間の開口部の下の犠牲層ＳＬがプラズマおよび加速粒子にさらされるため、ダメージ領域ＤＲが形成される。
【００３６】
その後、図３（ｃ）に示すように、ダメージ領域ＤＲを無機酸、あるいは有機酸からなるエッチング液を用いたウェットエッチングにより除去する。このとき、導電層ＣＬのほうが犠牲層ＳＬよりもエッチレートが低いため、ウェットエッチングは導電層ＣＬの表面で自動的に停止し、実質的にウェットエッチングによる導電層ＣＬの膜厚の減少はない。ここで、ドライエッチングではなく、ウェットエッチングを用いている理由は、ドライエッチングの際に導電層ＣＬがプラズマや加速粒子にさらされ、ダメージを受けることを回避するためである。
【００３７】
その後、図３（ｄ）に示すように、半導体層ＳＣＬ、ソース電極ＳＥ、ドレイン電極ＤＥを被覆する形でゲート絶縁膜ＧＩＦを形成し、その上にゲート電極ＧＥを形成する。
【００３８】
ゲート絶縁膜ＧＩＦは、Ｓｉ−Ｏ、Ａｌ−Ｏなどの酸化物絶縁膜を用いるのが好ましいが、Ｓｉ−Ｎなど酸化物以外の無機絶縁膜、パリレンなどの有機絶縁膜を用いても良い。ゲート絶縁膜ＧＩＦの成膜は、ＣＶＤ法やスパッタ法、塗布法などにより行なう。
【００３９】
ゲート電極ＧＥは、導電性の材料、例えば、モリブデン、クロム、タングステン、アルミ、銅、チタン、ニッケル、タンタル、銀、亜鉛、あるいはその他の金属の単膜、それらの合金膜、それらの積層膜、あるいはＩＴＯ（Ｉｎ−Ｓｎ−Ｏ：インジウム錫酸化物）などの金属酸化物導電膜、それらと金属との積層膜、窒化チタン（Ｔｉ−Ｎ）などの金属窒化物導電膜、それらと金属との積層膜、その他の導電性金属化合物膜、それらと金属との積層膜、キャリアを高濃度に含む半導体、あるいは半導体と金属との積層膜からなり、その成膜はＣＶＤ法やスパッタ法などにより行ない、加工は一般的なフォトリソグラフィー技術とドライエッチング、あるいはウェットエッチングとの組み合わせにより行なう。
【００４０】
本実施の形態３によれば、制御性の低いウェットエッチングによってダメージ領域ＤＲを除去しても実質的に導電層ＣＬのオーバーエッチによる膜厚の減少がないため、ＴＦＴのチャネル層（本実施の形態３では導電層ＣＬ）の厚さのバラツキを抑制することができる。すなわち、ＴＦＴの特性バラツキの増大、ＴＦＴの歩留まりの低下を抑制することができる。また、ソース電極ＳＥおよびドレイン電極ＤＥとチャネル層（導電層ＣＬ）の間に挟まれるドライエッチダメージ吸収層（本発明では犠牲層ＳＬ）がＣｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではないため、ＴＦＴのオン電流の低減を抑制することができる。
（実施の形態４）
図４は、本実施の形態４における半導体装置の構成および製造方法を示す図である。実施の形態３との違いは半導体層ＳＣＬが３層からなる点であり、それ以外の点は実施の形態３と同一である。実施の形態３では、導電層ＣＬのエッチレートを犠牲層ＳＬよりも低くすることで、犠牲層ＳＬのウェットエッチング除去の際に導電層ＣＬの表面でウェットエッチングが自動的に停止したが、本実施の形態２では、エッチング停止機能を導電層ＣＬと犠牲層ＳＬの間に形成するエッチストッパ層ＥＳＬに担わせる。すなわち、エッチストッパ層ＥＳＬの表面でウェットエッチングが自動的に停止する。
【００４１】
導電層ＣＬ、エッチストッパ層ＥＳＬ、犠牲層ＳＬはＺｎ−Ｏ、Ｉｎ-Ｏ、Ｇａ-Ｏ、Ｓｎ-Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏ、Ａｌ−Ｚｎ−Ｏなどの、Ｚｎ、Ｉｎ、Ｇａ、Ｓｎの酸化物、およびそれらの複合酸化物によって形成されており、それらの成膜は、スパッタ法、ＰＬＤ法、ＣＶＤ法、塗布法、印刷法などにより行なう。導電層ＣＬ、エッチストッパ層ＥＳＬの厚さは５ｎｍ以上が望ましく、犠牲層ＳＬの厚さは３０ｎｍ以上が望ましい。また、導電層ＣＬ、エッチストッパ層ＥＳＬ、犠牲層ＳＬの素子分離のための島状加工は一般的なフォトリソグラフィー技術とウェットエッチング、あるいはドライエッチングの組み合わせにより行なう。さらに、無機酸、あるいは有機酸からなるウェットエッチング液に対するエッチレートは、エッチストッパ層ＥＳＬのほうが犠牲層ＳＬよりも低い。エッチレートに差を設けるためには、たとえばエッチストッパ層ＥＳＬ内のＳｎ濃度を犠牲層ＳＬよりも高くする、あるいは、エッチストッパ層ＥＳＬの緻密度（したがって屈折率）を犠牲層ＳＬよりも高くするなどの方法をとる。
【００４２】
エッチストッパ層ＥＳＬ、犠牲層ＳＬの組み合わせとしては上述の材料の中から種々の組み合わせが考えられる。中でも、例えばエッチストッパ層ＥＳＬがＺｎ−Ｓｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏの何れか一つから成り、犠牲層ＳＬがＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｇａ−Ｚｎ−Ｏ、Ｚｎ−Ｓｎ−Ｏの何れか一つから成るような組み合わせが好ましい。
【００４３】
エッチストッパ層ＥＳＬ内のＳｎ濃度を犠牲層ＳＬよりも高くする方法としては、エッチストッパ層ＥＳＬを成膜する際の原材料中のＳｎ濃度を犠牲層ＳＬを成膜する際の原材料よりも高くする方法をとる。例えば、両層をスパッタ法やＰＬＤ法により形成する場合、エッチストッパ層ＥＳＬ用のターゲット中のＳｎ濃度を犠牲層ＳＬ用のターゲットよりも高くしたり、エッチストッパ層ＥＳＬの成膜の際のみＳｎターゲットを同時に置いたりする。また、エッチストッパ層ＥＳＬの緻密度を犠牲層ＳＬよりも高くする方法としては、エッチストッパ層ＥＳＬの成膜レートを犠牲層ＳＬよりも小さくする、エッチストッパ層ＥＳＬの成膜温度を犠牲層ＳＬよりも低くするなどの方法をとる。
【００４４】
本実施の形態４によれば、実施の形態１と同様に、制御性の低いウェットエッチングによってダメージ領域ＤＲを除去しても実質的にエッチストッパ層ＥＳＬのオーバーエッチによる膜厚の減少がないため、ＴＦＴのチャネル層（本実施の形態４では導電層ＣＬ＋エッチストッパ層ＥＳＬ）の厚さのバラツキを抑制することができる。すなわち、ＴＦＴの特性バラツキの増大、ＴＦＴの歩留まりの低下を抑制することができる。また、ソース電極ＳＥおよびドレイン電極ＤＥとチャネル層（導電層ＣＬ＋エッチストッパ層ＥＳＬ）の間に挟まれるドライエッチダメージ吸収層（本発明では犠牲層ＳＬ）がＣｕ−Ｉｎ−Ｇａ−Ｚｎ−Ｏのような高抵抗半導体ではないため、ＴＦＴのオン電流の低減を抑制することができる。加えて、導電性能の主要部分を導電層ＣＬにより決定することができ、エッチング停止性能をエッチトップ層ＥＳＬにより決定することができる。これにより、ＴＦＴのチャネルの導電性と加工性を独立に制御することが可能になり、実施の形態３に比べて用いる材料の選択肢が増える。
（実施の形態５）
図５は本実施の形態５における半導体装置の構成を示す図である。実施の形態１〜４に示す構造のＴＦＴを用いてアンテナ共振回路ＡＲ、整流器ＲＣＴ、変調器ＭＯＤ、デジタル回路ＤＧＣなどを構成し、無線タグを形成している。無線タグはリーダＲＤまたはライタＷＲと無線で通信を行うことができるようになっている。
（実施の形態６）
図６は本実施の形態６における半導体装置の構成を示す図である。本実施の形態６では、前記実施の形態１〜４の構造を有するＴＦＴを構成要素とする素子が基板ＳＵＢ上にアレイ状に配置されている。前記実施の形態１〜４に示すＴＦＴを、アレイ内の各素子のスイッチングや駆動用のトランジスタに用いることはもちろん、このＴＦＴのゲート電極ＧＥと接続されるゲート線ＧＬに信号を送るゲート線駆動回路ＧＤＣや、このＴＦＴのソース電極ＳＥあるいはドレイン電極ＤＥと接続されるデータ線ＤＬに信号を送るデータ線駆動回路ＤＤＣを構成するトランジスタに用いてもよい。この場合、各素子のＴＦＴとゲート線駆動回路ＧＤＣあるいはデータ線駆動回路ＤＤＣ内のＴＦＴを並行して形成することができる。
【００４５】
アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図７に示すような構成になる。図中ｘ方向に延在するゲート線ＧＬに走査信号が供給されると、ＴＦＴがオンし、このオンされたＴＦＴを通して、図中ｙ方向に延在するデータ線ＤＬからの映像信号が画素電極ＰＥに供給される。なお、ゲート線ＧＬは図中ｙ方向に並設され、データ線ＤＬは図中ｘ方向に並設され、隣接する一対のゲート線ＧＬと隣接する一対のドレイン線ＤＬで囲まれる領域（画素領域）に画素電極ＰＥが配置されている。この場合、例えば、データ線ＤＬがソース電極ＳＥと電気的に接続され、画素電極ＰＥがドレイン電極ＤＥと電気的に接続される。あるいは、データ線ＤＬがソース電極ＳＥを兼ねてもよい。また、液晶表示装置に限らず有機ＥＬ表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタにＴＦＴを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタにＴＦＴを適用してもよい。
【００４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【００４７】
本発明における半導体装置は、無線タグ、記憶素子アレイなどを構成するトランジスタや周辺回路などに適用できる。また、透過型、反射型、半透過型の各液晶表示装置、並びに有機ＥＬ表示装置などの各画素を駆動するトランジスタや周辺回路などにも適用できる。
【符号の説明】
【００４８】
ＡＲ  アンテナ共振回路
ＣＬ  導電層
ＤＤＣ  データ線駆動回路
ＤＥ  ドレイン電極
ＤＧＣ  デジタル回路
ＤＬ  データ線
ＤＲ  ダメージ領域
ＥＳＬ  エッチストッパ層
ＧＤＣ  ゲート線駆動回路
ＧＥ  ゲート電極
ＧＩＦ  ゲート絶縁膜
ＧＬ  ゲート線
ＭＦ  金属膜
ＭＯＤ  変調器
ＰＥ  画素電極
ＲＣＴ  整流器
ＲＤ  リーダ
ＳＣＬ  半導体層
ＳＥ  ソース電極
ＳＬ  犠牲層
ＳＵＢ  基板
ＴＦＴ  酸化物ＴＦＴ
ＷＲ  ライタ
【図１】
2011054812.tif 000003
【図２】
2011054812.tif 000004
【図３】
2011054812.tif 000005
【図４】
2011054812.tif 000006
【図５】
2011054812.tif 000007
【図６】
2011054812.tif 000008
【図７】
2011054812.tif 000009