(57)【要約】      （修正有）【課題】周辺回路の設計の複雑さと、セルの信頼性とを改善するメモリセルを提供する。【解決手段】絶縁ＢＯＸ層によってベース基板５から分離された半導体材料からなる薄膜を備えた半導体・オン・インシュレータ基板上の、フローティングゲート２０を備え薄膜内にチャネル４を有するＦＥＴトランジスタからなるフラッシュメモリセル１Ａに関する。フラッシュメモリセル１Ａは２つのコントロールゲートを備え、フロント・コントロール・ゲート２２が、フローティングゲート２０の上方に配置され、かつ、ゲート間誘電体層２３によってフローティングゲート２０から分離され、バック・コントロール・ゲート６が、絶縁ＢＯＸ層のみによってチャネル４から分離されるように、ベース基板５内において絶縁ＢＯＸ層の真下に配置され、これらの２つのコントロールゲート２２；６がセル書き込み動作を実行するために併用されるように設計されている。【選択図】図２
2011124552.tif 000002
【特許請求の範囲】
【請求項１】
絶縁（ＢＯＸ）層によってベース基板（５）から分離された半導体材料からなる薄膜を備えた半導体・オン・インシュレータ基板上の、フローティングゲート（１０、２０）を備えかつ前記薄膜内にチャネル（４）を有するＦＥＴトランジスタからなるフラッシュメモリセル（１、１Ａ）であって、
前記フラッシュメモリセル（１、１Ａ）は、２つのコントロールゲートを備え、フロント・コントロール・ゲート（１２、２２）が、前記フローティングゲート（１０、２０）の上方に配置され、かつ、ゲート間誘電体層（１３、２３）によって前記フローティングゲート（１０、２０）から分離され、バック・コントロール・ゲート（６、３４〜３７）が、前記絶縁（ＢＯＸ）層のみによって前記チャネル（４）から分離されるように、前記ベース基板（５）内において前記絶縁（ＢＯＸ）層の真下に配置され、これらの２つのコントロールゲート（１２、２２；６、３４〜３７）が、セル書き込み動作を実行するために併用されるように設計されている、
ことを特徴とするフラッシュメモリセル。
【請求項２】
前記バック・コントロール・ゲート（３６，３７）が、メモリセルの全幅にわたって延びることを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記バック・コントロール・ゲート（６、３４、３５）が、前記フローティングゲート（１０、２０）だけに面して延びるように配置されていることを特徴とする請求項１に記載のメモリセル。
【請求項４】
前記バック・コントロール・ゲートの極性が、前記トランジスタの前記チャネルの極性と同じ型であることを特徴とする請求項１乃至３のいずれかに記載のメモリセル。
【請求項５】
前記バック・コントロール・ゲートが、逆バイアスのウェル（３２、３３）によって、前記ベース基板（５、３１）内において絶縁されていることを特徴とする請求項１乃至４のいずれかに記載のメモリセル。
【請求項６】
前記バック・コントロール・ゲートを絶縁するために、前記ベース基板の中へ深さ方向に延びる絶縁トレンチ（３８）をさらに備えることを特徴とする請求項１乃至５のいずれかに記載のメモリセル。
【請求項７】
前記メモリセルが、完全空乏型であることを特徴とする請求項１乃至６のいずれかに記載のメモリセル。
【請求項８】
前記フローティングゲート（１０）が、前記薄膜の表面上に配置され、かつ、ゲート誘電体層（１１）によって前記薄膜内の前記チャネル（４）から絶縁されていることを特徴とする請求項１乃至７のいずれかに記載のメモリセル。
【請求項９】
前記フローティングゲート（２０）が、前記チャネルに形成されたトレンチ内に形成され、かつ、前記トレンチの壁上に配置されたゲート誘電体層（２１）によって前記チャネルから絶縁されていることを特徴とする請求項１乃至７のいずれかに記載のメモリセル。
【請求項１０】
前記ＦＥＴトランジスタが、前記薄膜内において、前記チャネル内に形成された前記フローティングゲートのいずれかの側に非対称的に配置されたソース領域とドレイン領域とを備え、それによって、前記ソース領域よりも前記ドレイン領域が前記フローティングゲートにより近いことを特徴とする請求項９に記載のメモリセル。
【請求項１１】
行および列に配置された請求項１乃至１０のいずれかに記載の複数のメモリセルを備えるメモリアレイであって、
バックゲートラインが、行または列に沿ったセルの各々の前記バック・コントロール・ゲートに結合されていることを特徴とするメモリアレイ。
【請求項１２】
ワードライン（ＷＬ１、ＷＬ２）が、列に沿ったセル（Ｃ１、Ｃ２）の各々の前記フロント・コントロール・ゲートに結合され、かつ、前記バックゲートライン（ＢＧ１、ＢＧ２）が、前記ワードラインと平行に延びていることを特徴とする請求項１１に記載のメモリアレイ。
【請求項１３】
行および列に配置された複数のメモリセルを備えるメモリアレイであって、
前記複数のメモリセルのうちのメモリセルからなる第１の集合は、請求項９または１０に記載のフラッシュメモリセルからなり、かつ、前記複数のメモリセルのうちのメモリセルからなる第２の集合は、フローティングチャネルと前記チャネルの凹部に形成されたコントロールゲートとを備えたＤＲＡＭセルからなることを特徴とするメモリアレイ。
【請求項１４】
請求項１３に記載のメモリアレイを製造する方法であって、
セルからなる前記第１および第２の集合に共通する第１の一連のステップであって、それぞれのセルごとに、
前記薄膜内にトレンチを形成するステップと、
前記トレンチの壁を前記ゲート誘電体層によってコーティングするステップと、
前記トレンチをゲート材料で充填するステップと、
を備える前記第１の一連のステップと、
前記第１の一連のステップに続いて、
前記第１の集合に含まれるそれぞれのセルごとに、前記トレンチ上に前記ゲート間誘電体層を形成し、前記フロント・コントロール・ゲートを前記ゲート間誘電体層上に形成するステップと、
前記第２の集合に含まれるそれぞれのセルごとに、コントロールゲートを前記トレンチ上に直接に形成するステップと、
を含む方法。
【請求項１５】
請求項１乃至１０のいずれかに記載のメモリセルを制御する方法であって、
セル書き込み動作中、第１の正の電圧を前記フロント・コントロール・ゲートに印加し、かつ第２の正の電圧を前記バック・コントロール・ゲートに印加することによって、前記フロント・コントロール・ゲートと前記バック・コントロール・ゲートとが併用され、前記第１の正の電圧は、前記バック・コントロール・ゲートに電圧が印加されない場合に前記セルに書き込むのに必要な電圧よりも低いことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、半導体デバイスの分野であり、より詳細には、複数のメモリセルを備えたメモリデバイスの分野である。
【０００２】
本発明は、より詳細には、フローティングゲートを有する電界効果トランジスタＦＥＴによって形成された、半導体・オン・インシュレータ（ＳｅＯＩ）基板上のフラッシュ型メモリセルに関する。また、本発明は、この種の複数のメモリセルからなるメモリアレイに関し、また、そのようなフラッシュメモリセルを制御する方法に関する。
【背景技術】
【０００３】
フラッシュ型メモリセルの構造は、フラッシュトランジスタが１つのゲートではなく２つのゲートを有することを除けば、全体的には、一般的なＭＯＳＦＥＴトランジスタの構造に類似している。上部のゲートは、（他のＭＯＳトランジスタの場合と同様に）トランジスタのコントロールゲートに対応しており、もう１つのゲートすなわちフローティングゲートは、コントロールゲートとトランジスタのチャネルとの間に配置される。ゲート間誘電体層が、コントロールゲートとフローティングゲートとの間に配置され、一方で、ゲート誘電体層が、フローティングゲートとチャネルとの間に配置される。フローティングゲートは、これらの誘電体層によって完全に絶縁されるので、電荷をフローティングゲート内に著しく永続的に（ｄｕｒａｂｌｅ）蓄積することができる。
【０００４】
ＮＭＯＳトランジスタからなるＮＯＲ型フラッシュセルの例を、以下で説明する。そのようなセルは、非アクティブ状態において、論理“１”に対応する。なぜなら、適切な電圧をコントロールゲートに印加することによって、電流がチャネルを流れるからである。
【０００５】
そのようなセルは、ホットエレクトロン注入現象を実行する以下の手順によって、書き込む（ｐｒｏｇｒａｍ）ことができる（セルを“０”論理状態にセットすることができる）。
【０００６】
非常に高い電圧が、コントロールゲートとドレインに印加される。チャネルが導通状態となり、その結果、電子がソースからドレインに流れる。そして、このソース−ドレイン電流は、高エネルギー電子（電荷がチャネルの結晶網に衝突することによって発生するホットエレクトロン）がゲート誘電体層を通り抜けてフローティングゲートに到達するほど十分に大きいものである。
【０００７】
そして、これらのホットエレクトロンは、フローティングゲート内に捕捉される。このことはトランジスタの閾値電圧を変化させる。このメカニズムは、フローティングゲートにおける電圧を低下させ、トランジスタの見掛け上の閾値電圧を増加させる（そのために、トランジスタが導通状態、即ちＯＮ状態になることができるためには、より高い電圧をコントロールゲートに印加しなければならない）。しかしながら、通常の読み出し状態において、２つのゲートの結合は、トランジスタを導通状態にするには不十分なものである。このため、書き込まれたセルの読み出し電流は０である。
【０００８】
低い電圧をコントロールゲートに印加し、それによりトランジスタを非導通状態（ＯＦＦ状態）にすることによって、セルを消去する（“１”論理状態にリセットされる）ことが可能であり、セルが“０”または“１”を含んでいるかどうか（すなわち、セルが書き込まれているかどうか）は重要なことではない。非常に高い電圧がドレインに印加され、それによって、書き込みのときに与えられる電圧とは反対の極性を有する高い電圧が、コントロールゲートとソースの間に印加される。２つのゲート間の電界は、電子がトンネル効果によってフローティングゲートからゲート誘電体層を通り抜けることができるまで増加する。
【０００９】
この消去動作中、フローティングゲート電圧は低下し、トランジスタの見掛け上の閾値電圧は低下する。
【００１０】
セルを読み出すために、名目読み出し電圧ＶＤＤがコントロールゲートに印加される。セルの状態（書き込まれているかまたは消去されているか）に依存して、トランジスタは導通状態（セルが消去されていればＯＮ状態）か、または遮断状態（セルが書き込まれていればＯＦＦ状態）のいずれかである。
【００１１】
さらに、正の電圧（適切な読み出し信号を得るときの妨害を回避するためにＶＤＤよりも低い任意の値）が、ドレインに印加される。それによって、トランジスタがＯＮであれば、ドレインは放電することができる。そして、解析増幅器（ａｎａｌｙｓｉｓ  ａｍｐｌｉｆｉｅｒ）が、電流または電圧降下のいずれかを読み出すことができる。
【００１２】
このようなフラッシュセルは、ゲート誘電体層を通り抜けてフローティングゲートに到達することのできるホットエレクトロンを生成するために、書き込み動作中に、非常に高い電圧をコントロールゲートに印加しなければならないという欠点を有する。
【００１３】
あいにく、そのような高い書き込み電圧は、（とりわけ、チャージポンプを実現する専用回路がこれらの高い電圧を生成するのに必要とされる）周辺回路の設計の複雑さを増加させ、セルを破損する可能性があり、さらには、隣接するメモリセルの動作を妨害することさえもあるので、そのような高い書き込み電圧は望ましいものではない。
【００１４】
特許文献１は、埋め込み絶縁層によって分離されたバック半導体層とフロント半導体層とを有するＳＯＩ基板上に製造されたＥＥＰＲＯＭデバイスを記載している。このＥＥＰＲＯＭデバイスは、２つの分離したコントロールゲート、即ち、フロント・コントロール・ゲート、およびバック・コントロール・ゲートを備える。バック・コントロール・ゲートは、バック半導体層と、バック半導体層全体に延びる導電材料からなるバックゲートコンタクトとによって形成され、そして、バック半導体層によって埋め込み絶縁層から分離される。バックゲートコンタクトをチャネル領域から分離する距離のために、バック・コントロール・ゲートは、書き込み動作を実行するのに使用されるには適切なものではない。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第５，４５５，７９１Ａ号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、周辺回路の設計の複雑さと、セルの信頼性と、回路一般に関するこれらの問題に対処することである。
【課題を解決するための手段】
【００１７】
この目的を達成するために、本発明は、第１の態様によれば、絶縁層によってベース基板から分離された半導体材料からなる薄膜を備えた半導体・オン・インシュレータ基板上の、フローティングゲートを備えかつ薄膜内にチャネルを有するＦＥＴトランジスタからなるフラッシュメモリセルを提案するものであり、このフラッシュメモリセルは、２つのコントロールゲートを備え、フロント・コントロール・ゲートが、フローティングゲートの上方に配置され、かつ、ゲート間誘電体によってフローティングゲートから分離され、バック・コントロール・ゲートが、絶縁層のみによってチャネルから分離されるように、ベース基板内において絶縁層の真下に配置され、これらの２つのコントロールゲートは、セル書き込み動作を実行するために併用されるように設計されていることを特徴とする。
【００１８】
このメモリセルの非限定的ないくつかの好ましい態様には、以下のものがある。
【００１９】
−バック・コントロール・ゲートは、セルの全幅にわたって延びる。
【００２０】
−バック・コントロール・ゲートは、フローティングゲートだけに面して延びるように配置される。
【００２１】
−バック・コントロール・ゲートの極性は、トランジスタのチャネルの極性と同じ型である。
【００２２】
−バック・コントロール・ゲートは、逆バイアスのウェルによって、ベース基板内において絶縁される。
【００２３】
−バック・コントロール・ゲートを絶縁するために、セルは、ベース基板の中へ深さ方向に延びる絶縁領域をさらに備える。
【００２４】
−セルは、完全空乏型である。
【００２５】
−フローティングゲートは、薄膜の表面上に配置され、かつ、ゲート誘電体層によって薄膜内のチャネルから絶縁される。
【００２６】
−フローティングゲートは、チャネル内に形成されたトレンチ内に形成され、かつ、トレンチの壁上に配置されたゲート誘電体層によってチャネルから絶縁される。
【００２７】
−ＦＥＴトランジスタは、薄膜内において、チャネル内に形成されたフローティングゲートのいずれかの側に非対称的に配置されたソース領域とドレイン領域とを備え、それによって、ソース領域よりもドレイン領域がフローティングゲートにより近い。
【００２８】
さらなる態様によれば、本発明は、行および列に配置された本発明の第１の態様による複数のセルを備えたメモリアレイに関し、このメモリアレイにおいて、バックゲートラインは、行または列に沿ったセルの各々のバック・コントロール・ゲートに結合される。
【００２９】
ワードラインは、列に沿ったセルの各々のフロント・コントロール・ゲートに結合されてもよく、バックゲートラインは、ワードラインと平行に延びる。
【００３０】
またさらなる態様によれば、本発明は、行および列に配置された複数のメモリセルを備えたメモリアレイに関し、このメモリアレイにおいて、第１の集合のセルは、本発明の第１の態様によるチャネルの凹部に形成されたフローティングゲートを備えたフラッシュセルからなり、かつ、第２の集合のセルは、フローティングチャネルとチャネルの凹部に形成されたコントロールゲートとを備えたＤＲＡＭセルからなる。
【００３１】
さらに別の態様によれば、本発明は、本発明の第１の態様に基づいてチャネルの凹部に形成されたフローティングゲートを備えたフラッシュメモリセルからなる第１の集合と、フローティングチャネルとチャネルの凹部に形成されたコントロールゲートとを備えたＤＲＡＭメモリセルからなる第２の集合とを備えたメモリアレイを製造する方法に関する。この方法は、
−セルからなる第１および第２の集合に共通する第１の一連のステップであり、この第１の一連のステップは、それぞれのセルごとに、
・薄膜内にトレンチを形成するステップと、
・トレンチの壁をゲート誘電体層によってコーティングするステップと、
・トレンチをゲート材料で充填するステップと、
を備えた第１の一連のステップと、
−第１の一連のステップに続いて、
・第１の集合に含まれるそれぞれのセルごとに、トレンチ上にゲート間誘電体層を形成し、フロント・コントロール・ゲートをゲート間誘電体層上に形成するステップと、
・第２の集合に含まれるそれぞれのセルごとに、コントロールゲートをトレンチ上に直接に形成するステップと、
を備える。
【００３２】
本発明は、さらに、本発明の第１の態様によるメモリセルを制御する方法にまで拡張され、この方法においては、セル書き込み動作中、第１の正の電圧をフロント・コントロール・ゲートに印加し、かつ第２の正の電圧をバック・コントロール・ゲートに印加することによって、フロント・コントロール・ゲートとバック・コントロール・ゲートとが併用され、第１の電圧は、バック・コントロール・ゲートに電圧が印加されない場合にセルに書き込むのに必要な電圧よりも低い。
【００３３】
本発明のその他の態様、目的、および利点が、非限定的な例として以下で詳細に説明される本発明の好ましい実施形態を理解することによって、また、添付の図面を参照することによって、より明確なものとなる。
【図面の簡単な説明】
【００３４】
【図１】本発明による完全空乏型平面フラッシュメモリセルの考えられる一実施形態を示す図である。
【図２】本発明による完全空乏型埋め込み式フローティングゲートを備えたフラッシュメモリセルの考えられる一実施形態を示す図である。
【図３ａ】ベース基板内にバック・コントロール・ゲートを形成して絶縁するときのシーケンスにおけるステップを示す図である。
【図３ｂ】ベース基板内にバック・コントロール・ゲートを形成して絶縁するときのシーケンスにおけるステップを示す図である。
【図３ｃ】ベース基板内にバック・コントロール・ゲートを形成して絶縁するときのシーケンスにおけるステップを示す図である。
【図３ｄ】ベース基板内にバック・コントロール・ゲートを形成して絶縁するときのシーケンスにおけるステップを示す図である。
【図３ｅ】ベース基板内にバック・コントロール・ゲートを形成して絶縁するときのシーケンスにおけるステップを示す図である。
【図３ｆ】ベース基板内にバック・コントロール・ゲートを形成して絶縁するときのシーケンスにおけるステップを示す図である。
【図３ｇ】ベース基板内にバック・コントロール・ゲートを形成して絶縁するときのシーケンスにおけるステップを示す図である。
【図３ｈ】ベース基板内にバック・コントロール・ゲートを形成して絶縁するときのシーケンスにおけるステップを示す図である。
【図３ｉ】ベース基板内にバック・コントロール・ゲートを形成して絶縁するときのシーケンスにおけるステップを示す図である。
【図３ｊ】ベース基板内にバック・コントロール・ゲートを形成して絶縁するときのシーケンスにおけるステップを示す図である。
【図３ｋ】ベース基板内にバック・コントロール・ゲートを形成して絶縁するときのシーケンスにおけるステップを示す図である。
【図４】本発明の好ましい実施形態によるメモリアレイのトポロジーを示す図である。
【発明を実施するための形態】
【００３５】
図１を参照すると、フラッシュメモリセル１が示されている。このフラッシュメモリセル１は、半導体・オン・インシュレータ基板上のフローティングゲートを備えたＦＥＴトランジスタからなる。この半導体・オン・インシュレータ基板は、絶縁層、典型的には、埋め込み酸化物ＢＯＸ層によってベース基板５から分離された半導体材料の薄膜を備える。
【００３６】
半導体・オン・インシュレータ基板は、例えば、シリコン・オン・インシュレータ（ＳＯＩ）基板である。
【００３７】
好ましい実施形態によれば、絶縁層はＳｉＯ２の層である。有利な変形によれば、絶縁層は、ＳｉＯ２からなる２つの層の間に挟まれたＳｉ３Ｎ４の層を備える。
【００３８】
トランジスタは、薄膜内に、ソース領域２、ドレイン領域３、およびソース領域２とドレイン領域３を分離するチャネル４を備える。
【００３９】
図１において、ドレインＤおよびソースＳは、埋め込み酸化物ＢＯＸ層に接触しており、このため、このＦＥＴトランジスタは完全空乏型である。
【００４０】
したがって、ソースＳは、２つの隣接するメモリセル間で共有されてもよい（図１の平面に延びるメモリアレイの行に沿って、図１の平面に垂直に延びるメモリアレイの列に沿って）。このような共有は、メモリセルによって占有される空間を減少させることができることを意味する。
【００４１】
本発明は、完全空乏型メモリセルに限定されるのではなく、部分空乏型ＳｅＯＩ上に存在するメモリセルにも適用範囲が拡張されてもよいことが理解されるだろう。そのために、一般的には、それ自体がよく知られているように、隣接するセルのチャネルをお互いに絶縁するために、メモリアレイの行に沿うセルを絶縁する必要がある。これは、一般的には、基板表面からＢＯＸへ深さ方向に延びる絶縁トレンチ（ＳＴＩ（シャロートレンチ分離）技術による）を用いてなされる。
【００４２】
図１を参照すると、フラッシュメモリセル１は、チャネル４の上方において基板表面上に広がるフローティングゲート１０を備える。フローティングゲート１０は、ゲート誘電体層１１によって、チャネルから絶縁される。
【００４３】
それ自体がよく知られている一般的な方法によって、フロント・コントロール・ゲート１２が、フローティングゲート１０の上方に配置され、ゲート間誘電体層１３が、フロント・コントロール・ゲート１２とフローティングゲート１０との間に挿入される。
【００４４】
フラッシュメモリセル１は、また、絶縁ＢＯＸ層の真下のベース基板５内に配置されたバック・コントロール・ゲート６を備え、バック・コントロール・ゲート６は、絶縁ＢＯＸ層のみによってチャネル４から分離される。
【００４５】
したがって、メモリセルは、２つのコントロールゲート、すなわち、一般的に使用されるフロント・コントロール・ゲート１２、および、本発明によって提案されるバック・コントロール・ゲート６を有する。とりわけ、このバック・コントロール・ゲート６は、セル書き込み動作を実行するためにフロント・コントロール・ゲートと併用されるように設計されている。
【００４６】
説明のための単なる例として、半導体・オン・インシュレータ基板の薄膜の厚さは１．５ｎｍから５０ｎｍであり、また、絶縁層の厚さは１．５ｎｍから５０ｎｍである。
【００４７】
図２は、本発明による完全空乏型フラッシュメモリセル１Ａの考えられるもう１つの実施形態を示す。このフラッシュメモリセル１Ａにおいては、フローティングゲートは、基板表面上に配置されているのではなく、それとは対照的に、チャネル内に埋め込まれている。この場合、フローティングゲート２０は、チャネル４の厚さに形成されたトレンチを満たしている。そして、ゲート誘電体層２１が、フローティングゲート２０とチャネル４を絶縁するように、トレンチの壁上に配置される。
【００４８】
この第２の実施形態は、バック・コントロール・ゲート６が、チャネル内の凹部に形成されたフローティングゲート２０に比較的に近接して配置されるという点において有利である。したがって、この第２の実施形態は、薄膜の厚さをより厚くすることを可能にし、例えば、最大で３００ｎｍの厚さを可能にする。
【００４９】
上述した実施形態のそれぞれにおいて、バック・コントロール・ゲート６は、セル書き込み動作中、チャネルを流れる電流を増加させる（したがって、バック・コントロール・ゲートは、ブースト効果を提供する）。
【００５０】
電流はより大きいので、電流密度も増加する。なぜなら、フラッシュトランジスタの寸法は、実質的に最小限の寸法のままであるからである。したがって、バック・コントロール・ゲートを用いることは、書き込み時により低い電圧においてホットエレクトロンを得ることを可能にする。このため、書き込み電圧を低下させることができる。このことは周辺回路の設計に大いに役立ち、かつ、セルおよび回路一般の信頼性を増大させる。
【００５１】
２００９年に実現された本発明による技術を説明するための例として、書き込みは約７Ｖ〜９Ｖまでの電圧によってなされ、消去は約−４Ｖ〜−６Ｖの電圧によってなされる。本発明は、概して言えば、書き込みに必要な電圧を約４０％低下させることを可能にし、したがって、書き込み動作および消去動作に対し、ほぼ同じ大きさを有することを可能にする。
【００５２】
なお、書き込み電圧を低下させる代わりに、同じ大きさの書き込み電圧を利用できる。そして、バック・コントロール・ゲートの使用によって、書き込みの実行に必要な時間を減少させることができる。このことは、書き込みモードにおいて一般的にあまり高速ではないフラッシュセルにとって、とりわけ興味深いことである。
【００５３】
バック・コントロール・ゲート６の極性は、トランジスタのチャネルの極性と同じ型の極性（または、ＮＰＮ型トランジスタの場合にはＮ型極性、ＰＮＰ型トランジスタの場合にはＰ型極性）になるように、優先的に選択される。そのようにして、ボトム・トランジスタ（ｂｏｔｔｏｍ  ｔｒａｎｓｉｓｔｏｒ）の閾値電圧が規定される。
【００５４】
しかしながら、本発明は、さらに、（ＦＥＴトランジスタの動作電圧とは反対の極性の）動作電圧を有するバックゲートにまで拡大適用される。しかしながら、この特別な場合においては、トランジスタの閾値電圧は増加し、そのために、セル書き込み動作において、より高い電圧をバック・コントロール・ゲートに印加しなければならない。
【００５５】
図示されない一実施形態によれば、ＦＥＴトランジスタのソース領域およびドレイン領域は、チャネル内に形成されたフローティングゲートのいずれかの側に非対称的に薄膜内に配置される。それにより、ドレイン領域はソース領域よりもフローティングゲートに近くなる。
【００５６】
セル消去動作は、２つの直列結合コンデンサによってモデル化することができる。この２つの直列結合コンデンサは、一方がドレインとフローティングゲートとの間に存在し、他方がフローティングゲートとフロント・コントロール・ゲートとの間に存在する。そして、フローティングゲート電圧は、これらの結合コンデンサ間の比に依存する結合に従って、ドレイン電圧に追従する。ソース領域よりもドレイン領域がフローティングゲートにより近くなるように、ドレイン領域にさらなるＮ−またはＮ＋注入を実施することによって、ドレイン−フローティングゲートの結合は増大する。よって、フロント・コントロール・ゲートとフローティングゲートとの間の電界は、電子がトンネル効果によってフローティングゲートからフロント・コントロール・ゲートに通り抜けるまで増大する。
【００５７】
図３ａ〜図３ｋは、ベース基板内にバック・コントロール・ゲートを形成して絶縁するときの考えられるシーケンスにおける様々なステップを示す。これらの図は、Ｐ型およびＮ型バック・コントロール・ゲートの両方の場合を示す。
【００５８】
図３ａは、絶縁ＢＯＸ層によってベース基板３１から分離された半導体材料からなる薄膜３０を備えたＳｅＯＩ基板を示す。
【００５９】
第１のステップにおいて、その後のマスキングステップおよびパターン形成ステップ（ウェル、バック・コントロール・ゲート、絶縁構造などの形成）に必要とされるアライメントを可能にするように、アライメントマークがＳｅＯＩ基板に規定される。
【００６０】
したがって、この第１の基板マーキングステップは、溝、トレンチ、メサ、または（例えば、十字形のような）何らかのその他の印を基板に形成することにある。
【００６１】
図３ｂは、この目的を達成するために、表面層をエッチングすることによってメサを形成することを示す。このためには、標準的なＣＭＯＳ製造方法が使用される。
【００６２】
図３ｃ、図３ｄおよび図３ｅは、最終的に１つかまたはそれ以上のバック・コントロール・ゲートをベース基板３１に対して絶縁することを目的として、絶縁ＢＯＸ層の下方に埋め込まれた“ウェル”を形成するための考えられる様々な手法を示す。
【００６３】
図３ｃ、図３ｄおよび図３ｅのそれぞれにおいて、ベース基板３１は、それの最上部層においてＮ型導電性を呈するようにドーピングされる。ドーピングレベルは、典型的には１×１０１５ｃｍ−３〜５×１０１６ｃｍ−３である。
【００６４】
図３ｃにおいては、Ｐ型ウェル３２が、Ｎ型ベース基板３１の絶縁ＢＯＸ層の下方に、ドーパント注入によって、生成されている。したがって、Ｐ型ウェル３２は、ｐｎ接合によってＮ型基板から絶縁される。
【００６５】
図３ｄにおいては、Ｐ型ウェル３２およびＮ型ウェル３３の両方が生成されている。ウェル３２および３３は、ｐｎ接合によってお互いに絶縁される。
【００６６】
図３ｅにおいては、Ｐ型ウェル３２およびＮ型ウェル３３の両方が、図３ｄの場合と同様に生成されている。さらに、ＳＴＩ型絶縁トレンチ３８が生成されている。このトレンチ３８は、ＳｅＯＩ基板の表面から絶縁ＢＯＸ層の下方へ深さ方向にベース基板３１内に延び、ウェル３２とウェル３３とを絶縁する。
【００６７】
図３ｃ、図３ｄおよび図３ｅのウェルにおけるドーピングレベルは、典型的には、５×１０１６ｃｍ−３〜５×１０１８ｃｍ−３である。
【００６８】
なお、図３ｃ、図３ｄおよび図３ｅに示される構造を製造するのに必要なステップは、標準的なＣＭＯＳ製造方法に基づくものである。
【００６９】
図３ｃ（図３ｄおよび図３ｅのそれぞれ）に示される構造から開始して、図３ｆ（図３ｇおよび図３ｈのそれぞれ）に示されるように絶縁ＢＯＸ層の真下に、バック・コントロール・ゲート３４、３５、３６および３７をベース基板内に形成するために、ドーパント注入が実行される。
【００７０】
バック・コントロール・ゲートを形成するためのドーピングレベルは、典型的には、５×１０１８ｃｍ−３〜５×１０２０ｃｍ−３である。
【００７１】
図３ｇおよび図３ｈに示されるように、逆バイアスのウェル３２および３３（Ｎ型バック・コントロール・ゲート３４および３６に対するＰ型ウェル３２、および、Ｐ型バック・コントロール・ゲート３５および３７に対するＮ型ウェル３３）によって、バック・コントロール・ゲート３４、３５、３６および３７はベース基板３１から絶縁される。
【００７２】
図３ｆの場合においては、ウェルは、ただ１つのバック・コントロール・ゲートバイアスのために、ただ１つしか生成されていない（Ｐ型ウェル３２はＮ型バック・コントロール・ゲート３４を絶縁しているが、Ｐ型バック・コントロール・ゲート３５は、Ｎ型バイアスされたベース基板３１に直接配置されている）。
【００７３】
なお、一般的には、ウェル電圧は、バック・コントロール・ゲートとウェルとの間の電気的ノードによって生成されるダイオードが必ず逆方向になるように選択される。よって、このダイオードは、バック・コントロール・ゲートを、ウェル、およびウェルが含むかもしれないあらゆるもの（とりわけ、他のバック・コントロール・ゲート）から絶縁する。
【００７４】
図３ｈに示される第１の実施形態によれば、バック・コントロール・ゲート３６および３７は、ウェル３２および３３の全幅にわたって延びる。この特定の場合においては、絶縁トレンチ３８が、バック・コントロール・ゲート３６および３７をお互いから絶縁する。
【００７５】
図３ｇに示される別の実施形態によれば、バック・コントロール・ゲート３４および３５は、ウェル３２および３３の幅の一部にわたって延びるように局所化している。なお、バック・コントロール・ゲートが局所化している場合に、絶縁トレンチが提供されてもよい。そうすることによって、ウェルの絶縁に貢献する。
【００７６】
図示されない変形実施形態によれば、絶縁ＢＯＸ層の下方にベース基板内に配置された第２の絶縁層が、バック・コントロール・ゲートをベース基板から絶縁するのに全体的または部分的に貢献してもよい。
【００７７】
図３ｆ（図３ｇおよび図３ｈのそれぞれ）に示される構造から開始して、誘電体を堆積することによって、メサは充填され、そして適当なところでは絶縁トレンチも充填される。この充填は、側壁の標準的なパッシベーション処理、充填および表面平坦化を実行する。
【００７８】
そして、十分に堆積された誘電体によって形成された絶縁領域３９により画定された薄膜３０の領域のそれぞれに、（同じ種類の）１つ以上のトランジスタが形成されてもよい。
【００７９】
上記から理解されるように、本発明は、個別のバック・コントロール・ゲートを有するフラッシュメモリセルを提供する。少なくとも、メモリアレイの同一の行または同一の列に沿って配置されたセルだけは、同じバック・コントロール・ゲートを共有する。よって、バックゲートラインは、行または列に沿ったセルのそれぞれのバック・コントロール・ゲートに結合される。
【００８０】
それ自体がよく知られているように、ワードラインは、メモリアレイの列に沿ったセルのそれぞれのフロント・コントロール・ゲートに結合される。優先的に、バックゲートラインはワードラインと平行に延びるように提供される（バック・コントロール・ゲートは、書き込み中、フロント・コントロール・ゲートを効果的に支援する）。
【００８１】
図４は、本発明の好ましい実施形態に従うメモリアレイのトポロジーを示す。この図面において、点線は、これまでに説明したような２つの隣接するメモリセルＣ１およびＣ２を指示する。さらに、トランジスタの種々の領域への様々なアクセスラインまたはコントロールラインが示されている。即ち、それぞれのトランジスタのソース領域Ｓを結合するソースラインＳＬ、それぞれのトランジスタのドレイン領域をアドレスするのに使用されるビットラインＢＬ１およびＢＬ２、それぞれのトランジスタのフロント・コントロール・ゲートを結合するワードラインＷＬ１およびＷＬ２、それぞれのトランジスタのバック・コントロール・ゲートをアドレスするのに使用されるバックゲートラインＢＧ１およびＢＧ２が示されている。この図４によって示される好ましい実施形態においては、メモリセルＣ１〜Ｃ２に関連するバック・コントロール・ゲートＢＧ１およびＢＧ２は、メモリセルを形成するトランジスタのフロント・コントロール・ゲートに結合されたワードラインＷＬ１およびＷＬ２と平行に延びる。
【００８２】
本発明のコンテキスト（ｃｏｎｔｅｘｔ）においては、個別のバック・コントロール・ゲートが動的に使用される。すなわち、バック・コントロール・ゲートに印加される電圧は、セル制御動作の種類（書き込み、消去、読み出し、保持）に応じて効果的に調整される。
【００８３】
好ましい実施形態によれば、バック・コントロール・ゲート電圧は、書き込みの場合には正であり（これは、フロント・コントロール・ゲートに印加されるべき書き込み電圧を低下させることができることを意味する）、その他の動作の場合にはゼロである。
【００８４】
変形として、電荷をフローティングゲートにより良好に保持することを可能にするために、バック・コントロール・ゲートに印加される電圧は保持動作において負であってもよい。
【００８５】
本発明は、フラッシュ型メモリセルと、フローティングチャネルを備えたＤＲＡＭ型メモリセルとの両方を、同じ基板上に容易に製造することを可能にするという点においても都合のよいものである（ＤＲＡＭは、“Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ”の頭文字語である）。
【００８６】
図１および図２を参照すると、ゲート間酸化物層１３および２３を除去することによって、あるいはより直接的には、フローティングゲート１０および２０と、フロント・コントロール・ゲート１２および２２とを単一のコントロールゲートに接合することによって、フラッシュメモリセルから、フローティングチャネル４が電荷を蓄積することができるＤＲＡＭメモリセルに効率的に変更することが可能になる。
【００８７】
なお、バック・コントロール・ゲートによって有効閾値電圧を変化させることが可能になるという点で、バック・コントロール・ゲートはＤＲＡＭセルに対しても都合のよいものである。したがって、バック・コントロール・ゲートを適切に制御することによって、有効閾値電圧（例えば、動作機能を伴うことなくバック・コントロール・ゲートに印加される正の電圧）を低下させることが可能になる。このことは、有利には、回路ができる限り強力でなければならない動作のときに、伝導電流を増加させることを可能にする。また、（動作機能を伴うことなくバック・コントロール・ゲートに印加される負の電圧によって）有効閾値電圧を増加させることができる。このことは、有利には、回路が全体的に非アクティブ状態にあるときに、リーク電流を減少させることを可能にする。
【００８８】
したがって、本発明は、フラッシュメモリセルからなる第１の集合と、ＤＲＡＭメモリセルからなる第２の集合とを備えたハイブリッドメモリアレイを製造する方法に拡大適用される。この方法は、より詳細には、
−セルからなる前記第１及び第２の集合に共通する第１の一連のステップであって、この第１の一連のステップは、それぞれのセルごとに、
・薄膜内にトレンチを形成するステップと、
・トレンチの壁をゲート誘電体層によってコーティングするステップと、
・ゲート材料でトレンチを充填するステップと、
を備えた第１の一連のステップと、
−前記第１の一連のステップに続いて、
・第１の集合に含まれるそれぞれのセルごとに、トレンチ上にゲート間誘電体層を形成し、フロント・コントロール・ゲートをゲート間誘電体層上に形成し、それによって、フローティングゲートを備えたフラッシュセルを形成するステップと、
・第２の集合に含まれるそれぞれのセルごとに、コントロールゲートをトレンチ上に直接に形成し、それによって、フローティングゲートを備えたＤＲＡＭセルを形成するステップと、
を備える。
【００８９】
なお、本発明の第１の態様によるフラッシュセルのバック・コントロール・ゲートを、ＤＲＡＭセルのコントロールゲートとして使用してもよい。その際は、チャネル４はＤＲＡＭセルのためのフローティングチャネルを形成する。このようにして、表面にフラッシュセルを、裏面にＤＲＡＭセルを備えるハイブリッドメモリセルが形成される。
【符号の説明】
【００９０】
１，１Ａ  フラッシュメモリセル
２  ソース領域
３  ドレイン領域
４  チャネル
５，３１，  ベース基板
６，３４，３５，３６，３７  バック・コントロール・ゲート
１０，２０  フローティングゲート
１１，２１  ゲート誘電体層
１２，２２  フロント・コントロール・ゲート
１３，２３  ゲート間誘電体層
３０  薄膜
３２  Ｐ型ウェル
３３  Ｎ型ウェル
３８  絶縁トレンチ
３９  絶縁領域
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図３ｈ】
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【図３ｉ】
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【図３ｊ】
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【図３ｋ】
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【図４】
2011124552.tif 000016
【外国語明細書】
2011124552000001.pdf