(57)【要約】【課題】電源電圧を出荷後でも最適化可能とする。【解決手段】電源電圧発生回路２は、複数の電源電圧を発生する。メモリ回路は、電源電圧データを、発生した電源電圧で動作する主要回路の出来具合と相関をもつ情報と関連付けて保持する。このとき電源電圧データは、電源電圧発生回路２の電源電圧を表現する必要最小限の情報量より多い冗長情報量で複数の電源電圧が表現されることで冗長性を有する。そのため、電源電圧と、主要回路３の出来具合と相関をもつ情報との対応関係を再設定可能である。このときの再設定は、電源電圧データに含まれる冗長性の範囲内で行われる。【選択図】図１
2011124387.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源電圧を発生する電源電圧発生回路と、
供給された前記電源電圧で動作する主要回路と、
前記電源電圧発生回路の前記電源電圧を表現する必要最小限の情報量より多い冗長情報量で前記複数の電源電圧が表現されることで冗長性を有する電源電圧データを、前記主要回路の出来具合と相関をもつ情報と関連付けて保持するメモリ回路と、
を有し、
前記複数の電源電圧のうち前記電源電圧発生回路から前記主要回路に供給すべき電源電圧と、前記主要回路の出来具合と相関をもつ情報との対応関係を、前記電源電圧データに含まれる前記冗長性の範囲内で変更可能な
回路装置。
【請求項２】
前記電源電圧データは、各電源電圧に対し前記出来具合と相関をもつ情報を表すｓ（≧２）個の電圧コードが割り当てられたデータであり、
電源電圧ごとに割り当てられた前記ｓ個の電圧コードを、電圧コード分布範囲の中で、対応する電源電圧値が低い側または高い側に変化させることで、前記主要回路に供給すべき電源電圧と前記出来具合と相関をもつ情報との対応関係を再設定可能である
請求項１に記載の回路装置。
【請求項３】
前記主要回路と同一の電源電圧で動作し、前記主要回路の出来具合を検出するプロセスモニタ回路と、
電源電圧制御回路を有し、
前記電源電圧制御回路は、前記プロセスモニタ回路を動作させ、前記メモリ回路を検索して、前記プロセスモニタ回路で得られた前記主要回路の出来具合と相関をもつ情報に対応した電源電圧の供給を前記電源電圧発生回路に指示する
請求項２に記載の回路装置。
【請求項４】
前記主要回路の出来具合と相関をもつ情報は、前記主要回路の特性または最低動作電圧値のバラツキデータである
請求項３に記載の回路装置。
【請求項５】
記憶部を有し、
前記電源電圧制御回路は、制御プログラムを前記記憶部にロード可能であり、ロードした制御プログラムに従って、前記主要回路に供給すべき電源電圧と前記出来具合と相関をもつ情報との対応関係を変更し、変更後の対応関係を参照して、前記プロセスモニタ回路で得られた前記主要回路の出来具合と相関をもつ情報に対応した電源電圧の供給を前記電源電圧発生回路に指示する
請求項４に記載の回路装置。
【請求項６】
前記電源電圧制御回路は、前記ロードした出来具合と相関をもつ情報が、前記対応関係を再設定する前のデフォルトの情報が示す前記主要回路の特性または最低動作電圧値のバラツキよりも、実際の特性または最低動作電圧値のバラツキが小さいことを示すときは、電源電圧ごとの前記ｓ個の冗長コードを、電源電圧値が大きくなる向きに変更させて、前記対応関係を再設定する
請求項５に記載の回路装置。
【請求項７】
前記電源電圧制御回路は、前記プロセスモニタ回路を動作させて得られる前記主要回路の出来具合を示す情報を、回路装置の外部からの要求に応じて出力する機能を有し、当該出来具合を示す情報の外部出力に応答して、前記主要回路に供給すべき電源電圧の情報が外部から入力されたときは、当該外部から入力された情報が示す電源電圧の供給を、前記電源電圧発生回路に指示する
請求項３に記載の回路装置。
【請求項８】
前記電源電圧発生回路は、前記複数の電源電圧の発生数と電圧ステップ幅の少なくとも一方を変更可能であり、
当該電源電圧の発生数と電圧ステップ幅の少なくとも一方が変更されたときは、前記メモリ回路に保持された前記電源電圧データと、当該電源電圧データと前記出来具合と相関をもつ情報との関連付けが変更される
請求項２に記載の回路装置。
【請求項９】
前記電源電圧データは、各電源電圧に対し前記出来具合と相関をもつ情報を表すｓ（≧２）個の電圧コードが割り当てられたデータであり、
電源電圧ごとに割り当てられた前記ｓ個の電圧コードのうち、（ｓ−１）個の冗長コードの幅を増減することで、前記複数の電源電圧の発生数と電圧ステップ幅の少なくとも一方を変更する
請求項１に記載の回路装置。
【請求項１０】
半導体集積回路の外部から供給され、または、半導体集積回路の内部で発生した電源電圧で動作する主要回路と、
前記主要回路の出来具合の変動幅に応じて想定される複数の電源電圧について、電源電圧を表現する必要最小限の情報量より多い冗長情報量で前記複数の電源電圧が表現されることで冗長性を有する電源電圧データを、前記主要回路の出来具合と相関をもつ情報と関連付けて保持するメモリ回路と、
を有し、
前記複数の電源電圧のうち前記主要回路に供給すべき電源電圧と、前記主要回路の出来具合と相関をもつ情報との対応関係を、前記電源電圧データに含まれる前記冗長性の範囲内で再設定可能な
半導体集積回路。
【請求項１１】
前記主要回路と同一の電源電圧で動作し、前記主要回路の出来具合を検出するプロセスモニタ回路はウェハ状態で存在するが、チップに分離されたときに破壊されるスクライブライン箇所に形成される
請求項１０に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主要回路に供給する電源電圧の発生を、メモリ回路に保持された情報に基づいて制御可能な回路装置に関する。また、本発明は、内部の主要回路に供給する電源電圧の発生または供給を、メモリ回路に保持された情報に基づいて制御可能な半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の製造プロセスにおいては、プロセス条件の変動により半導体集積回路の主要な構成要素であるトランジスタ等の素子、これを組み合わせて構成される論理ゲート等の基本回路に特性のバラツキが生じる。
【０００３】
発案者が主張する様々な供給電源電圧決定手段で求めた電圧値を、出荷試験時に記憶素子に保持する手法は種々提案されている（例えば、特許文献１〜３参照）。
【０００４】
特許文献１には、出荷試験時における電源電圧の決定手法が記載されている。
プロセスモニタ回路内のリングオシレータを動作させて、その発振周波数を測定して、発振周波数（動作速度と相関するパラメータ）に応じた周波数コードをプロセスモニタ回路内で発生させる。そして、この周波数コードに応じて、テーブル内に予め記憶された電源電圧のコード（電圧コード）を選択して、その電圧コードに応じて電源電圧発生回路の電源電圧値を決定している。
【０００５】
前記特許文献２には、出荷試験において、外部のテスタが製品ＩＣ内のプロセスモニタ回路を起動して動作させ、その動作の結果から半導体チップの出来上がり具合を判定するとしている。そして、その判定結果はチップ内のメモリ回路（フューズ回路）に書き込まれる。出荷された後に、チップ内の電源電圧制御回路がメモリ回路からチップの出来上がり具合に関する情報を読み出して、読み出した電圧に応じた値の電源電圧を、外部の電源電圧供給回路に要求する。
【０００６】
特許文献３は、チップ内の電源電圧調整装置が、プロセスバラツキコードを発生して電源電圧コードに変換し、その電源電圧コードに応じてチップ内のコントローラが、外部の電源電圧供給装置に、供給される電源電圧の値を要求する構成が開示されている。
このときプロセスバラツキの基となる情報から生成した電圧コードをチップ内部の不揮発性記憶素子に予め記憶しておき、試験時にこの電圧コードを読み出して用いる構成も、前記特許文献３に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−８６８４８号公報
【特許文献２】特開２００５−３２２８６０号公報
【特許文献３】国際公開第ＷＯ２００７／０３４５４０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前記特許文献１および３に開示の構成では、いわゆるマルチ閾値ＭＯＳ技術（ＭＴ−ＣＭＯＳ）等、回路仕様に応じた最適な電源電圧を、トランジスタの閾値電圧の違いに応じて制御するものである。
しかしながら、このような回路構成に起因した電源電圧制御だけでは不十分な場合がある。具体的には、試験時と実使用時では電源系や集積回路にかける負荷等が異なる等の理由から、実使用に最適な電圧値がメモリ回路に保持されているとは限らない。
【０００９】
ＩＣにおいて回路動作に使用される電源電圧は、出荷試験時のバラツキ（回路の出来具合）から見積もられるウェハ内のどのチップでも、また、どのような負荷等の変動があっても動作が保証されなければならない。このため、動作保証が可能なように、最低動作電圧値よりある程度大きいプラス方向のマージン（いわゆるガードバンド）を電源電圧にもたせるという対処が行われる。そのため、個々のチップで見ると、その分、余分な電力が消費され、あるいは必要以上に高速な動作となっている場合があり、電源電圧が回路の出来具合に必ずしも十分に適合していない。
【００１０】
同一規格の半導体集積回路が異なる複数の商品に実装されることも多い。このように汎用的な半導体集積回路は、その仕様で、用いることができる電源電圧にある程度の幅（電圧値の多様性）を持たせることが一般的である。
しかしながら、そのような場合、仕様で決められた範囲内でどの電源電圧値が用いられても確実に動作するという動作保証をするためには、非常に大きめのガードバンドを設定せざるを得ない。
【００１１】
また、メモリ回路に保持されているデータは、あくまで出荷試験時に得た比較的広範なバラツキを示すデータであることが多い。これは、動作保証の観点から、製造時に最も大きなバラツキデータをメモリ回路に保持しておく必要があるためである。
その一方で、個別の顧客にとっては、納品された半導体製品のバラツキは、プロセスモニタ回路に保持されているデータのバラツキより狭い場合がある。例えば大口の顧客なら、納品データとメモリ回路の保持データとでバラツキ具合がほぼ一致することもあるが、両者が全ての顧客で実用上問題とならない程度に一致するとは限らない。
【００１２】
また、先ほど述べたように顧客ごとに使いたい電源電圧や負荷の相違があるため、どうしても必要以上のガードバンドが設定された状態で電源電圧の発生制御を余儀なくされることも多い。
【００１３】
本発明は、電源電圧に付与されるプラス方向のマージンであるガードバンドを出荷後でも最適化可能な構成の回路装置や半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１４】
本発明に関わる回路装置は、例えばＩＣ等の部品が実装された回路基板や半導体集積回路を含めた概念である。
この回路装置は、電源電圧発生回路、主要回路およびメモリ回路を有する。
【００１５】
前記電源電圧発生回路は、複数の電源電圧を発生する。
前記主要回路は、供給された前記電源電圧で動作する回路である。
前記メモリ回路は、電源電圧データを、前記主要回路の出来具合と相関をもつ情報と関連付けて保持する。このとき電源電圧データは、前記電源電圧発生回路の前記電源電圧を表現する必要最小限の情報量より多い冗長情報量で前記複数の電源電圧を表現するものであり、そのため冗長性を有する。
【００１６】
本発明の回路装置は、以上の構成を有することによって、前記複数の電源電圧のうち前記電源電圧発生回路から前記主要回路に供給すべき電源電圧と、前記主要回路の出来具合と相関をもつ情報との対応関係を再設定可能である。このときの対応関係の再設定は、前記電源電圧データに含まれる前記冗長性の範囲内で行われる。
【００１７】
この対応関係の再設定は、回路装置自身が行ってもよいし、外部のコンピュータ等の手段制御で行ってもよい。
【００１８】
メモリ回路が保持する電源電圧データは冗長性があるので、電源電圧（例えば、電源電圧の大きさや数）を変えなくても、主要回路の出来具合との関係性が変更できる。つまり、電源電圧発生回路に変更を加えることなく、ある電源電圧に対応する出来具合の範囲を冗長性が許す限り変更できる。ここで出来具合の範囲は、例えば、主要回路の特性や最低電圧値のバラツキの範囲に応じたものである。よって、バラツキの分布に適合して、マージン（いわゆるガードバンド）がより最適化された電源電圧制御が可能である。
【００１９】
なお、マージンの最適化が必ずしもマージンの縮小につながるとは限らない。マージンを縮小したい場合は、電源電圧の発生数と電圧ステップ数を見直してマージン縮小をより積極的に行うことも可能である。
【発明の効果】
【００２０】
本発明によれば、電源電圧に付与されるプラス方向のマージンであるガードバンドを出荷後でも最適化可能な構成の回路装置や半導体集積回路を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態に関わる回路装置のブロック構成図である。
【図２】プロセスモニタ回路の基本構成を示す回路ブロック図である。
【図３】メモリ回路の構成例を示す回路図である。
【図４】電源電圧発生回路において電源仕様を示す図表である。
【図５】図４の仕様に従う場合にメモリ回路に記憶される電圧コードの必要最小限のビットパターンと、電源電圧（出力電圧）との対応を示す図表である。
【図６】冗長性をもつ冗長ビットパターンと最適電圧との関係を示す図表である。
【図７】（Ａ）〜（Ｄ）は、第１の実施形態において、設定例１と２を理想的な場合とともに示す図表である。
【図８】図７（Ｂ）を元に、電圧コードと電圧値の関係を示すグラフである。
【図９】図７（Ｃ）を元に、電圧コードと電圧値の関係を示すグラフである。
【図１０】図７（Ｄ）を元に、電圧コードと電圧値の関係を示すグラフである。
【図１１】（Ａ）〜（Ｃ）は、第２および第３の実施形態に関わる図表である。
【図１２】図１１（Ｂ）を元に、電圧コードと電圧値の関係を示すグラフである。
【図１３】図１１（Ｃ）を元に、電圧コードと電圧値の関係を示すグラフである。
【図１４】第４の実施形態に関わり、６ビットの冗長ビットパターンの構成を示す図表である。
【図１５】第５の実施形態に関わる回路装置のブロック構成図である。
【図１６】第６の実施形態に関わる回路装置のブロック構成図である。
【図１７】第７の実施形態に関わる回路装置のブロック構成図である。
【図１８】第８の実施形態に関わる回路装置のブロック構成図である。
【発明を実施するための形態】
【００２２】
本発明の実施形態を、図面を参照して、以下の順に説明する。
１．第１の実施の形態：電源電圧数と電圧ステップ幅を変えないでガードバンドを最適化する実施形態である。
２．第２の実施の形態：第１の実施形態より電源電圧の分解能を高くする場合の実施形態である。
３．第３の実施の形態：電圧分布の傾きが変化した場合に対処する手法を示す実施形態である。
４．第４の実施の形態：冗長ビットパターンの変形例を示す。
５．第５の実施の形態：ブロック構成の第１変形例を示す。
６．第６の実施の形態：ブロック構成の第２変形例を示す。
７．第７の実施の形態：ブロック構成の第３変形例を示す。
８．第８の実施の形態：ブロック構成の第４変形例を示す。
【００２３】
＜１．第１の実施の形態＞
［構成］
図１に、本実施形態に関わる回路装置のブロック構成例を示す。
図１に例示する回路装置１００Ａは、半導体集積回路（ＩＣ）１Ａと、その外部に設けられた電源電圧発生回路２を備える。ここでの回路装置１００Ａは、ＩＣを含む部品を基板に実装したプリント配線基板等を想定している。
【００２４】
半導体集積回路１Ａは、外部の電源電圧発生回路２から電源電圧供給を受ける回路として、当該ＩＣの回路的機能を果たす主要回路３を有する。また、半導体集積回路１Ａは、プロセスモニタ回路４、メモリ回路５（例えばフューズ回路または不揮発性半導体メモリ回路）、および、電源電圧制御回路６を有している。
【００２５】
プロセスモニタ回路４に、半導体集積回路１Ａで使用されているそれぞれのトランジスタ種からなるリングオシレータが実装されている。
【００２６】
図２は、プロセスモニタ回路４の基本構成例を示す図である。
図２に例示するプロセスモニタ回路４Ａの基本構成は、２入力ＮＡＮＤゲート１１１と、２入力ＮＡＮＤゲートの出力部に対して縦続接続された偶数個のインバータ１１２−１、１１２−２、・・・、１１２−ｎ（図２ではｎ＝４）で構成されている。この構成では、インバータ１１２−ｎの出力の一部をＮＡＮＤゲート１１１の一方の入力端子に帰還させる、リングオシレータを含む構成となっている。
【００２７】
ＮＡＮＤゲート１１１の他方の入力端子にはＩＣの内部（電源電圧制御回路６）または外部の試験装置やコンピュータ（不図示）からのイネーブル信号ＥＮが入力されるようになっている。リングオシレータの出力を電源電圧制御回路６に出力可能である。あるいは、リングオシレータの出力をそのまま半導体集積回路１Ａの外部端子（不図示）に出力させ、外部の試験装置等に周波数を計測させることも可能である。
【００２８】
また、リングオシレータの発振周波数が非常に高い場合には出力された発振クロックを分周した後、半導体集積回路１Ａの内部または外部に出力してもよい。また、周波数カウンタも搭載し、これにより計測した周波数値を出力してもよい。
【００２９】
図１のメモリ回路５は、最適電圧を決定するためのデータ（電源電圧データ）を電圧コード（例えば、ビットパターン）として記憶する回路である。ここで、電源電圧データは、電源電圧発生回路２が発生する各電源電圧を、プロセスモニタ回路４が検出する主要回路３の出来具合に相関する情報と関連付けてメモリ回路５内に保持される。
【００３０】
メモリ回路５は、記憶素子としてフューズ素子、その他の不揮発性メモリ素子を必要数、有する。なお、プログラムその他のデータを記憶する回路は、不揮発性メモリでなくともよいが、この記憶回路が不揮発性メモリの場合、その一部をメモリ回路５として利用する形態でもよい。
【００３１】
図３は、メモリ回路５の構成例を示す回路図である。ここでは、フューズの非遮断、遮断状態に応じたデータを記憶する回路構成例を示す。なお図３は、ビットパターンの保持の基本構成を示し、この基本構成を相互に関係付けて、上記電源電圧データの記憶のための構成が構築される。
【００３２】
図３に図解するメモリ回路５は、フューズ１２１−１、１２１−２、・・・、１２１−ｎ、ｎＭＯＳトランジスタ１２２−１、１２２−２、・・・、１２２−ｎ、およびラッチ１２３−１、１２３−２、・・・、１２３−ｎを有する。メモリ回路５は、ｎビットの値を設定できるように構成されている。
【００３３】
フューズ１２１−１、１２１−２、・・・、１２１−ｎの一端側が電源電位ＶＤＤに接続されている。また、その他端が対応して設けられたｎＭＯＳトランジスタ１２２−１、１２２−２、・・・、１２２−ｎのドレイン、並びにラッチ１２３−１、１２３−２、・・・、１２３−ｎのＤ入力に接続されている。ｎＭＯＳトランジスタ１２２−１、１２２−２、・・・、１２２−ｎのソースが接地され、ゲートが読み出しのイネーブル信号ＲｅａｄＥＮの供給ラインに接続されている。また、ラッチ１２３−１、１２３−２、・・・、１２３−ｎのＧ入力が信号ＲｅａｄＥＮの供給ラインに接続されている。ｎＭＯＳトランジスタ１２２−１、１２２−２、・・・、１２２−ｎは、個々のフューズにより高抵抗となるように設計されている。また、ラッチ１２３−１、１２３−２、・・・、１２３−ｎはＤ入力に入力されるレベルを反転したレベルの信号を出力ＸＱから出力する。
【００３４】
このような構成において、図示しない外部のコンピュータや試験装置（テスタ）からの信号をデコードするデコーダ回路（不図示）、または、図１の電源電圧制御回路６より読み出しのイネーブル信号ＲｅａｄＥＮが供給される。イネーブル信号ＲｅａｄＥＮがハイレベル（Ｈ）の期間に読み出し動作が行われる。イネーブル信号ＲｅａｄＥＮがハイレベルのときｎＭＯＳトランジスタ１２２−ｍ（１≦ｍ≦ｎ）がＯＮとなる。ここで、フューズ１２１−ｍが切れている場合には、ｎＭＯＳトランジスタ１２２−ｍによりノードＮＤ１２１−ｍは接地電位ＧＮＤレベルとなる。フューズ１２１−ｍが切れていない場合には、フューズ１２１−ｍがｎＭＯＳトランジスタ１２２−ｍより低抵抗であるためノードＮＤ１２１−ｍは電源電位ＶＤＤレベルとなる。ラッチ１２３−ｍはイネーブル信号ＲｅａｄＮがハイレベルのときにノードＮＤ１２１−ｍの値をラッチし、その反転信号を出力する。
【００３５】
図３の例では、１ビット目と３ビット目はフューズ１２１−１と１２１−３が切れていないため、ノードＮＤ１２１−１とＮＤ１２１−３は電源電位ＶＤＤレベルとなり、ラッチ１２３−１と１２３−３は“０”を出力する。また、２ビット目とｎビット目はフューズ１２１−１と１２１−ｎが切れているため、ノードＮＤ１２１−２とＮＤ１２１−ｎは接地電位ＧＮＤレベルとなり、ラッチ１２３−２と１２３−ｎは“１”を出力する。
【００３６】
図１の電源電圧制御回路６は、主要回路３、プロセスモニタ回路４およびメモリ回路５を制御する回路である。また、電源電圧制御回路６はＣＰＵ６０を有し、最適電圧を決定するためのプログラムを組み込める（ロードできる）。プログラムをロードする箇所は、例えばＣＰＵ６０内の記憶部６１である。なお、後述するように、記憶部６１に、主要回路の出来具合に相関する情報と電源電圧との関係を示すデータを、外部からロードする場合もある。
【００３７】
また、電源電圧制御回路６は、例えばＣＰＵ６０から、外部の電源電圧発生回路２に最適電圧の供給を要求する指令を出力することができる。
【００３８】
ここで“最適な電圧”とは、例えば以下の３つの何れかに該当する。
（ア）動作速度仕様を満たす、最も低い電圧であり、このとき主要回路３は電力を削減できる。
（イ）電力仕様を満たす、最も高い電圧であり、このとき主要回路３は動作速度を向上できる。
（ウ）動作速度仕様も電力仕様も満たす、規定範囲内の電圧であり、このとき主要回路３は前記２つの仕様に対し余裕をもって動作するため、ノイズや電源電圧の変動に対し動作の信頼性が増す。
【００３９】
最適電圧が、上記（ア）〜（ウ）のいずれを意味するかは、プロセスモニタ回路４の構成に応じて決められる。以下は、一例として前記（ア）のような最適電圧の供給制御を行うことを前提とする。そのため、前述したようにプロセスモニタ回路４はリングオシレータ等の動作が検出可能な構成を採っている。一方、例えば上記（イ）の最適電圧とするためには、プロセスモニタ回路４に、例えば消費電流を測定可能な構成が付加され、電源電圧と消費電力とにより電力が検出可能となる。
また、主要回路の出来具合と相関をもつ情報は、構成の違いに応じてプロセスモニタ回路４で抽出可能な主要回路の特性または最低動作電圧値のバラツキデータである。
【００４０】
［電源仕様］
図４は、電源電圧発生回路２の電源電圧発生の仕様（以下、電源仕様という）を示す図表である。また、図５は、図４の仕様に従う場合にメモリ回路５に記憶される必要最小限の電圧コード（例えば、ビットパターン）と、電源電圧発生回路２から供給される電源電圧（出力電圧）との対応を示す図表である。この電圧コードは、例えばビットパターンを用いた“主要回路の出来具合と相関をもつ情報”の例であり、以下、時として“回路相関情報”とも呼ぶ。以下、図４に表されるように、電圧コードがビットパターンから表現される場合を例とする。
【００４１】
本発明が非適用な場合は、図４に示すように、図１の電源電圧発生回路２が出力できる電源電圧の種類は８種類、分解能を示す数値、すなわち一定の電圧ステップ幅は２５[ｍＶ]である。この分解能を示す数値（電圧ステップ幅）は、細かいほど望ましい。しかし、電圧ステップ幅が細かいと電源電圧発生回路２の回路規模や占有面積が増大し、コスト増につながるため、おのずと限界がある。
【００４２】
本来なら８種類の電圧を表すには、図５に示すように、３ビットのパターン（回路相関情報）に対し、各電源電圧値を割り振れば済む。このビット数３が、“必要最小限のビット数”である。
【００４３】
本実施形態では、回路相関情報に、この必要最小限のビット数３よりも、さらに２ビット多いビット数を用いる。この必要最小限のビット数より大きいビット数を、本発明では“冗長ビット数”と呼ぶ。この必要最小限の情報量より多い冗長情報量で電圧コード（ここではビットパターン）が表現される。電圧コードがビットパターンの場合、これによってビットパターン（回路相関情報）は、付加された情報量（ここでは２ビット分の情報量）に起因した冗長性を有している。以下、電圧コードがビットパターンの場合を例示するため、本発明の適用によって冗長性を有する電圧コードを“冗長ビットパターン（または回路相関情報）”と呼ぶ。
【００４４】
図６の図表に、冗長性をもつ冗長ビットパターンと最適電圧との関係を示す。
冗長ビットパターンが５ビットで記述され、図６に示すように、各冗長ビットパターンに最適電圧が決められている。図４の電源仕様では電圧ステップ幅が２５[ｍＶ]であるが、ここでは電圧ステップ幅を６.２５[ｍＶ]と細かくして分解能を高めている。具体的には、最初の“０００００”と次の“００００１”との最適電圧差は６.２５[ｍＶ]であり、以下同様に、ビットが変化するたびに最適電圧差が６.２５[ｍＶ]ずつ低下している。
【００４５】
［電源電圧データの初期設定手法］
この例を使用して、ガードバンドの設定を含んだ電源電圧データの初期設定手法を説明する。この手法は、本発明が適用されて冗長性を有する場合と、非適用で冗長性を有さない場合で共通する。そのため、例えば出荷試験で行われる、この電源電圧データの初期設定の説明に限っては、より簡単な数値を用いて煩雑でない図４と図５の電圧設定を例とする。また、本発明が非適用の場合でも、図１に示す各部が設けられていることそのものは共通するため、以下の説明では適宜、図１を参照する。
なお、この例では、最適な電源電圧として、主要回路が仕様通りの速度で動作するための最低動作電圧を想定している。
【００４６】
図１の半導体集積回路１Ａの出荷試験において、プロセスモニタ回路４内に搭載した各リングオシレータを特定の温度と電源電圧で動作させる。
このとき電源電圧制御回路６が電源電圧発生回路２を制御して、主要回路３に供給する電源電圧値を種々変更する。また、電源電圧制御回路６は、その電源電圧値の変更のたびに、また温度を変えるたびにプロセスモニタ回路４を動作させ、与えた電源電圧値ごとに発振周波数を求める。この発振周波数と主要回路の動作速度との関係は予め調べられている。そのため、電源電圧制御回路６は、得られた発振周波数から、必要な動作速度を達成するための最低動作電圧を見積もることができる。
このような手法によって、電源電圧制御回路６は、出荷試験において主要回路３の最低動作電圧を取得する。
【００４７】
最低動作電圧を調べる試験項目は、ウェハ状態で、あるいは、ウェハから切り出したチップを実装したパッケージ状態で、多数のウェハや最終製品に対して実行される。
個々のチップや製品にとって、求めた最低動作電圧が、ガードバンド幅がゼロの最適電圧である。
【００４８】
本発明が非適用な場合は、主要回路３の出来具合の情報を示すビットパターンが、図５のように電源電圧発生回路２から出力すべき出力電圧と１：１の関係にあり冗長性がない。
【００４９】
また、求めた最低動作電圧を、そのまま電源電圧発生回路２の出力電圧とすることはできず、ある程度大きいガードバンド幅を持たせて、より大きい出力電圧の発生を電源電圧制御回路６が電源電圧発生回路２に指示する。このときのガードバンド幅は、最適電圧（最低動作電圧）に一定のオフセットを持たせる場合と、最適電圧（最低動作電圧）に、ある１以上の比率をかけてガードバンドの設定を行う場合で異なる。
【００５０】
ガードバンドをどの程度とるかは、主要回路３のバラツキ具合、また、主要回路３の種類（ロジックかメモリか等の機能差）や用途（どのような製品に搭載するか）、さらには、各社固有の設計や経験則に基づく判断で総合的に決められる。
【００５１】
このようにして求めた出力電圧と、回路の出来具合と相関する情報（例えば発振周波数）は、対応付けられてメモリ回路５に格納される。
なお、本発明が適用されない場合、先行文献にあるように、周波数コードと電圧コードをそれぞれテーブル等に格納しておいて、入力された周波数コードに対応する電圧コードを選択する構成でもよい。この場合、選択を行う手段は、どの周波数コードのときに、どの電圧コードを選択するかは、例えばメモリのアドレス情報等で知る必要がある。
また、この例では電圧コードからさらに出力電圧に変換する必要がある。このコード選択や電圧変換の過程で、必要なガードバンドを加味して出力電圧が実質的に決められるとみなしてよい。
【００５２】
以上より、テーブルや選択手段（さらには変換手段）を含めて、１つの大きなメモリ回路とみなすことができ、実質的に、「出力電圧と回路相関情報が対応付けられてメモリ回路に記憶されている」ことに変わりない。
【００５３】
以上のようにして、メモリ回路５に出力電圧と回路相関情報が対応付けられて記憶される。
後は、個々のＩＣが、このメモリ回路を参照して、各リングオシレータの発振周波数から主要回路への出力電圧を決めることが容易となる。
【００５４】
その後、メモリ回路５に電源電圧データを保持した状態で、当該半導体集積回路が製品として出荷される。なお、出荷というとき、パッケージ製品のみならず、ベアチップやウェハ状態での出荷もあり得る。また、回路基板まで製造した段階での出荷もあり得る。
【００５５】
［ガードバンドの変更手法（本発明適用の場合に固有の手法）］
この手法の説明では、製品を納入した顧客側でガードバンドの変更を行う場合を例とするが、製品製造元で行う、このような変更を排除するものでない。
【００５６】
回路装置を受け取った顧客は、回路装置を商品（電子機器等）に実装した段階で、複数の商品について最低動作電圧を推定する。
【００５７】
あるいは、回路基板にバラツキデータが添付される場合には、商品に実装前に、以下の作業を行ってもよい。
回路基板にバラツキデータが添付される場合は、バラツキデータの代表サンプルを抜き取って商品に実装し、その商品の動作確認の結果を元に、最低動作電圧の推定を行うとよい。
【００５８】
いずれにしても、最適電圧により近い電源電圧を供給できるように、メモリ回路５の冗長ビットバターンに対応する電源電圧（出力電圧）を得るためのプログラムを作成する。
【００５９】
顧客側では、納入された回路基板の全品、または、バラツキを代表できるとみなされる相当数の一部について商品に実装し、その動作確認テストを実行する。
その動作確認テストで得られたデータ、すなわち、回路装置の供給電圧（出力電圧）と商品特性のバラツキデータ、あるいは、添付された回路装置のバラツキデータを参照することができる。
これらのバラツキデータを参照した結果、メモリ回路５に保持されている回路装置の電源電圧データのバラツキ具合より、顧客に納品された回路装置のバラツキ具合が小さいと判断できる場合がある。この場合、メモリ回路５に保持されている電源電圧データで電源電圧を決めると、オーバースペックとなり、無駄な消費電力が発生する。そのため、顧客側で、ガードバンドの再設定を行って、より最適化されたガードバンド幅で、出力電圧と回路相関情報との関係を見直す作業を行う。
【００６０】
この作業では、起動後に電源電圧制御回路６のＣＰＵ６０に制御用の上のプログラムをロードする。このプログラムは、例えば外部のコンピュータやテスト装置から、ＣＰＵ６０内の記憶部６１に格納される。
【００６１】
すると、回路装置内の電源電圧制御回路６は、ロードしたプログラムの制御に従って、メモリ回路５に保持された汎用ビットパターンを基に、如何なる値の電源電圧を出力電圧とすべきかを決定し、その出力電圧値の電源電圧発生回路２に制御信号を送る。
電源電圧発生回路２は受け取った制御信号を基に、個々の半導体集積回路１Ａにおける主要回路３にとってより最適な電源電圧を出力する。
【００６２】
このとき行うプログラムの制御は、メモリ回路５内に実質的に格納されている、出力電圧と回路相関情報（例えば動作最低電圧）との関係を見直すものである。
この見直しの作業を含め、５ビットの冗長ビットパターンで分類された半導体集積回路１Ａに対し、プログラムによってどのような出力電圧値を求めるかを、具体的な図を用いて説明する。
【００６３】
図７に、このときの設定例１と設定例２を、理想的な場合とともに図表に示す。ここで図７（Ａ）には、参考のため図６と同じ図表を添えている。図７（Ｂ）が理想的な、ガードバンド幅がゼロの場合に対応し、図７（Ｃ）が設定例１に、図７（Ｄ）が設定例２に、それぞれ対応する。
【００６４】
プロセスモニタ回路４による最適電圧の分類にバラツキがなく、商品の電源系による電圧ドロップやバラツキなどがない理想的な状態ではガードバンドは必要ない。このとき、メモリ回路５の冗長ビットパターンと出力電圧の変換関係は、図７（Ｂ）と図８のようになる。
【００６５】
ここで図８は、図７（Ｂ）をグラフ化したものであり、その縦軸が電圧[Ｖ]、横軸が冗長ビットパターン、すなわち回路相関情報（例えば、最低動作電圧のバラツキ範囲）を表している。ここで５ビットの汎用ビットパターンの数値が大きくなればなるほど、最低動作電圧が低くなる。
【００６６】
図８において、折れ線グラフが出力電圧の設定値を表しており、ドットの集合からなる負の傾きをもつ直線が理想的な出力電圧（最適電圧）を表している。
また、本実施形態では複数ｓ（ここではｓ＝４）の電圧コード（汎用ビットパターン）が同一の出力電圧に割り当てられていることで、冗長性を持たせている。詳細は後述するが、このｓ個の電圧コードのうち、最適電圧と接することで冗長度ゼロのものを除く（ｓ−１）個の電圧コードで表される冗長コードの幅を増減することで、ガードバンドの変更が可能である。ガードバンドを変更するということは、即ち、主要回路に供給すべき出力電圧と回路相関情報との対向関係を変更することである。
【００６７】
図８の理想的な電圧制御では、出力電圧≧最適電圧を満たす範囲で、できるだけ出力電圧が低くなるようにプログラムで電源電圧発生回路２を制御する。その結果、理想電圧がガードバンドゼロの設定値とほぼ一致する。
【００６８】
但し、実際には、図８のように電圧分布が直線状になることはない。また、プロセスモニタ回路４や最適電圧のバラツキ、および両者の相関のバラツキ、または試験電源系と各実機電源系の相関、想定負荷の違い等を考慮する必要がある。そのため出力電圧には、例えばオフセットタイプのガードバンドを設ける必要がある。
【００６９】
図９は、図７（Ｃ）をグラフ化したものである。横軸と縦軸の表示は図８と共通する。
図９に示すように、実際の電圧分布は、製造バラツキを表すほど大量のＩＣで測定すると、同じ電圧コード（汎用ビットパターン）でも数十[ｍＶ]はばらついてしまう。
【００７０】
このような状況に対処するには、例えば理想状態に対して２５[ｍＶ]のオフセット型ガードバンドを設けるとよい。ここでオフセット型ガードバンドは、図９に示すように分布中心の直線から正の向きで離れた直線において、両直線間の距離で表される。オフセット型ガードバンドは、図示のように全ての電圧測定点をカバーすることが最低でも必要であり、その他の上記試験時や実使用時のバラツキ要因を含めると、さらに大きく設定される。
なお、この一律に設定されるオフセット型ガードバンドに対して、出力電圧の階段状の折れ線によってさらに追加されるガードバンドを、電源電圧データが冗長性をもつことにより生じるものであるため、以下、冗長ガードバンドと呼ぶことにする。
【００７１】
上記の分布バラツキ以外の要因を考慮しない場合、図９のように、オフセット型ガードバンドの上限を表す直線が、冗長ガードバンドゼロの設定点と接するまで、折れ線で示す設定電圧（出力電圧）が上方に変更（ここではシフト）されている。但し、本例では、このとき電源電圧発生回路２が出力できる出力電圧値とその電圧ステップ幅は変更されていない。オフセット型ガードバンドの追加は、冗長ビットパターンの変更で達成されている。具体的には、例えば、出力電圧１.２５[Ｖ]に対応する電圧コード（冗長ビットパターン）が（００１００〜００１１１）の範囲から、（０１０００〜０１０１１）まで４コード分シフトしている。
【００７２】
図９の場合、全体のガードバンドは、オフセット型ガードバンドと冗長ガードバンドの和で表される。
全体のガードバンドが最小の半導体集積回路は、冗長ガードバンドがゼロの場合で、その値は２５[ｍＶ]となる。逆に、電源電圧発生回路２の分解能の都合上、余分に大きな冗長ガードバンドを持つ半導体集積回路も存在する。全体のガードバンドが最大となるのは、電源電圧発生回路２の出力電圧ごとに割り当てられたｓ（＝４）個の電圧コードにおいて、右端の電圧コードに対応した半導体集積回路である。この最大のガードバンドは、図９では４３.７５[ｍＶ]になっている。
【００７３】
この２５[ｍＶ]のオフセット型ガードバンドは出荷時に決定する必要がある。電源電圧制御回路６は、出力電圧≧最適電圧＋２５[ｍＶ]＋α（上記試験や実使用を考慮した分）を満たし、かつ、できるだけ出力電圧が低くなるようなプログラムで制御される。
【００７４】
図１０には、図９を設定例１とした場合に、その設定例１から変更された設定例２に対応する。図１０は、図７（Ｄ）をグラフ化したものである。縦軸と横軸の表示は図８と共通する。
図９が、半導体集積回路（ＩＣ）における出荷試験時の電圧分布のバラツキを示すとすると、実使用時に、そのバラツキが同程度の場合もあるが、図１０に示すように電圧分布のバラツキが小さいことが判明する場合が多い。
【００７５】
例えば、図９の設定から図１０の設定に変更する際に、本実施形態に関わるガードバンドの変更手法を適用する。
この手法を適用して、図１０に示すようにオフセット型ガードバンドを、２５[ｍＶ]から１２.５[ｍＶ]に縮小する。具体的には、先ほどと同じように、例えば出力電圧が１.２５[Ｖ]の４つの設定点に対応した電圧コードの推移で見ると明らかである。この場合、同一出力電圧に対応する複数ｓ（＝４）個の電圧コードを、先ほどとは逆の向きに変更（例えばシフト）させている。
【００７６】
この手法では、想定した電圧分布のバラツキが小さくなったのを考慮して、プログラムによって最小のガードバンドが１２.５[ｍＶ]になるように制御している。このように電源電圧発生回路２の出力電圧自体は従来通り２５[ｍＶ]刻みでしか出力できないにもかかわらず、個々の半導体集積回路に設定できるガードバンドが出荷後であっても実質６.２５[ｍＶ]刻みで柔軟に再設定できる。
【００７７】
電圧分布のバラツキが小さいことは、顧客側において商品動作テストの結果から分かる。あるいは、幾つかの商品に実装した状態で半導体集積回路（ＩＣ）を制御して、そのプロセスモニタ回路４を動作させて、現実の分布の概要を知ることができる。このときのテストするＩＣは統計的にみて、分布を表す程度の数は必要である。
【００７８】
より詳細には、実使用時における図１０等のようなバラツキの分布を取得する手段としては、図１のようにプロセスモニタ回路４を有している場合は出荷時と同じ、特定の温度と電源電圧においてプロセスモニタ回路４の周波数を取得し、再度、最低動作電圧を推定すればよい。プロセスモニタ回路４を有していなくても、半導体集積回路１Ａの電源電圧-最高動作周波数特性を取得することで、最低動作電圧を算出すればよい。
【００７９】
一方、納品された製品ロットの分布データを、出荷検査時にメモリ回路５に格納されている電源電圧データの分布データとつきあわせる（一般には、コンピュータで統計処理する）ことでも、電圧分布のバラツキ具合が容易に分かる。
どの程度までガードバンドを縮小すべきかは、商品によっても異なるが、一般には図１０の状態より数[ｍＶ]程度は余裕をみて大きめに出力電圧（折れ線）の設定を行う。
これにより、出力電圧と回路相関情報との対応関係が変更される。
【００８０】
なお、実使用時のバラツキ具合が、逆に想定より大きくなってしまった場合でも、実質６.２５[ｍＶ]刻みでガードバンドを増やしていくことができる。
【００８１】
＜２．第２の実施の形態＞
本実施形態では、上記第１の実施形態において、半導体集積回路の出荷後に、電源電圧発生回路２を変更し、出荷時よりも分解能が高い１２.５[ｍＶ]刻みでの電源電圧発生を行う場合を例示する。
【００８２】
図１１（Ｂ）に、出力電圧の電圧ステップ幅を１２.５[ｍＶ]に変更する場合の数値を図表にして示す。また、図１２に、図１１（Ｂ）をグラフ化したものを示す。なお、図１１（Ａ）はビットパターンと最適電圧の対応を示す図表である。
この例における最小ガードバンドは１２.５[ｍＶ]と、図９から半減する。電源電圧発生回路２の分解能ピッチが２５[ｍＶ]で最小ガードバンドが同じ１２.５[ｍＶ]である図１０および図７（Ｄ）の場合と比べても分かるように、最大ガードバンドが、図７（Ｃ）と同様な３１.２５[ｍＶ]から１８.７５[ｍＶ]に下がっている。このように、無駄に大きなガードバンドが見込まれていた半導体集積回路に、よりガードバンドの小さい、最適電圧に近い電圧を出力することを、出荷後でも柔軟に対応できる。
【００８３】
なお、電圧分布の推定は、前述した第１の実施形態と同様にして行う。また、第２の実施形態では、第１の実施形態と比べると、より分解能が高い電源電圧発生回路２を用いることが前提となる。
このように電源電圧発生回路２の分解能が、その最大能力まで発揮していないときは、本実施形態の手法を採用可能である。
【００８４】
図９と図１２を比べると明らかであるが、この分解能ピッチを半減する手法としては、ｓ＝４をｓ＝２と、同一出力電圧に対応した電圧コード数を半減することで対処している。
【００８５】
＜３．第３の実施の形態＞
いままでの実施の形態では、電圧分布の傾きはほぼ一定としている。しかしながら、実際の使用時には、例えば負荷との関係で電源電圧が下がると、予想していたより、より急激に特性が低下する場合も考えられる。このような場合の対処手法を、第３の実施形態では説明する。
【００８６】
図１１（Ｃ）に、電圧分布の負の傾きが絶対値で大きくなった場合の数値を図表にして示す。また、図１３に、図１１（Ｃ）をグラフ化したものを示す。
図１２の第２の実施形態に対し、出荷時に想定していた、プロセスモニタ回路４による分類と最適電圧の関係を出荷後に変更する。ここでは、出荷後の商品動作テスト結果等で、図１３および図１１（Ｃ）に示す通り、想定よりもプロセスモニタ回路４による分類と最適電圧の関係が、より右下がりに推移していることが判明したとする。
この場合においても、よりガードバンドの小さい、最適電圧に近い電圧を出力することに、出荷後でも柔軟に対応できる。
【００８７】
より詳細には、同一出力電圧に対するコード数はｓ＝２のままであるが、用いるコード数の対を、より間隔を広げるように変更（例えばシフト）することで、図１３に示す対応関係の再設定（変更）が可能となる。
【００８８】
＜４．第４の実施の形態＞
本実施形態では、メモリ回路の冗長ビットパターンの変形例を示す。
図１４は、６ビットの冗長ビットパターンの構成（電圧のビット割り当て）を示す図表である。
【００８９】
本実施形態では、図５と同様に上位３ビットが２５[ｍＶ]の電圧ステップ幅を有する。一方、残る下位３ビットで冗長性をもたせている。
つまり、下位３ビットを使用して、上位３ビットによって定められる最適電圧からの差分を定義した例である。これで、通常では上位３ビットのみを使用し、不良解析や、新たな電源電圧発生回路２を使用する際には下位３ビットも使用するといった使い方ができる。
【００９０】
本実施形態は、電圧制御の仕方は他の実施形態のものが流用できるため、他の実施形態と重複適用ができる。
以下、ブロック構成についての変形に関する実施形態を説明する。
【００９１】
＜５．第５の実施の形態＞
図１５は、本実施形態に関わる回路装置のブロック構成図である。図１５において、図１と同一の構成は同一符号を付して、その説明を省略する。
図１５に図解する回路装置１００Ｂは、図１の構成と比較すると、電源電圧制御回路６が半導体集積回路１Ｂの外（但し回路装置内）に配置されていることが異なる。
【００９２】
本実施形態では、主要回路３の電源電圧を外部の電源電圧発生回路２から供給する。メモリ回路５、プロセスモニタ回路４の電源電圧は主要回路３と同じでも別の電源でもよい。
【００９３】
＜６．第６の実施の形態＞
図１６は、本実施形態に関わる回路装置のブロック構成図である。図１６において、図１と同一の構成は同一符号を付して、その説明を省略する。
図１６に図解する回路装置１００Ｃは、図１の構成と比較すると、電源電圧発生回路２が半導体集積回路１Ｃの内部に配置されていることが異なる。
【００９４】
主要回路３の電源電圧を内部の電源電圧発生回路２から供給する。図示していないが、電源電圧発生回路２の電源は別の電源として半導体集積回路１Ｃに供給されている。電源電圧制御回路６、メモリ回路５、プロセスモニタ回路４の電源電圧は主要回路３と同じでも別の電源でもよい。
【００９５】
＜７．第７の実施の形態＞
図１７は、本実施形態に関わる回路装置のブロック構成図である。図１７において、図１および図１５と同一の構成は同一符号を付して、その説明を省略する。
図１７に図解する回路装置１００Ｄは、図１の構成と比較すると、電源電圧制御回路６が半導体集積回路１Ｄの外（但し回路装置内）に配置され、電源電圧発生回路２が半導体集積回路１Ｄの内部に配置されていることが異なる。また、図１５との比較では、電源電圧発生回路２が半導体集積回路１Ｄの内部に配置されていることが異なる。
【００９６】
本実施形態では、主要回路３の電源電圧を内部の電源電圧発生回路２から供給する。図示していないが、電圧発生回路の電源は別の電源として半導体集積回路１Ｄに供給されている。メモリ回路５、プロセスモニタ回路４の電源電圧は主要回路３と同じでも別の電源でもよい。
【００９７】
＜８．第８の実施の形態＞
図１８は、本実施形態に関わる回路装置のブロック構成図である。図１８において、図１および図１５と同一の構成は同一符号を付して、その説明を省略する。
図１８に図解する回路装置１００Ｅは、図１に示す構成と比較すると、プロセスモニタ回路４を搭載していない。この場合、半導体集積回路１Ｅはプロセスモニタ回路４とは別の手段、たとえばスクライブライン上の素子の測定値などを基に分類され、その情報をメモリ回路５に記憶している。
【００９８】
以上述べてきた第１〜第８の実施形態において、主に最適電圧の類別のうち（ア）を主な例として説明している。但し、最適な電圧の（イ）や（ウ）の場合においても、同様な手法を用いて同様の効果を得ることができる。
また、回路装置に関わる第１〜第８の実施形態は、本発明に関わる半導体集積回路の実施形態としても、そのまま適用できる。
【００９９】
図１５や図１７に示す半導体集積回路の構成では、プログラムのロードは集積回路自体ではできない。このプログラムの実行は、回路装置の内部や外部で行う。その際、プログラムの実行側の要求で、プロセスモニタ回路４を動作させて得られる主要回路３の出来具合を示す情報を、メモリ回路５から読み出して外部に出力する場合がある。この場合、出来具合を示す情報の外部出力に応答して、主要回路３に供給すべき電源電圧（出力電圧）の情報が回路装置の外部から入力されたときは、当該外部から入力された情報が示す電源電圧の供給を、電源電圧発生回路２に指示する。これは、特に図１７のように、電源電圧発生回路２が集積回路に内蔵されている場合の制御である。
前述したように外部制御でも出力電圧値が変更される場合があり、その場合は、その変更された出力電圧の発生を指示する機能を、集積回路内にもたせることが望ましい。
【０１００】
以上の第１〜第８の実施形態によれば、出荷後であっても、以下に挙げるような様々な状況の変化に応じて、電源電圧発生回路２以上の分解能ピッチでガードバンドを変更することができる。これにより、個々の半導体集積回路１Ａ〜１Ｅにより最適な電源電圧を供給できるので、消費電力の削減や、歩留まりの向上を実現できる。
【０１０１】
個々で、様々な状況の変化とは、以下のものが想定できる。
（１）製造バラツキの変化。
（２）想定外の商品への適用。
（３）より分解能の高い電源電圧発生回路の適用。
（４）使用時にかかる最大負荷や最小負荷の変動。
（５）プロセスモニタ回路による回路相関情報と最適電圧特性との対応関係の変化（例えば、電圧分布の傾きの変化）。
（６）使用を想定していた環境における最大温度や最小温度の変更。
【０１０２】
第１〜第８の実施形態では、これらの種々の状況変化があっても、予め冗長な分類が行われているので、ソフトウェアでより柔軟な電源電圧制御を行いたい場合、半導体集積回路を使用する度にプロセスモニタ回路による再分類作業を行わずに済む。また、より柔軟な制御を実現できるので、初期化プロセスを増加させることなく消費電力の削減や、歩留まりの向上を実現できる。
さらに、予め冗長な分類が行われているので、ソフトウェアでより柔軟な電源電圧制御を行いたい場合、半導体集積回路上に既にプロセスモニタ回路４が存在していなくても、より柔軟な制御を実現でき、消費電力の削減や、歩留まりの向上を実現できる。
【０１０３】
一般に、半導体集積回路は、その低消費電力技術として、消費電力の異なる動作モードを判別して、動作モード毎に適切な電源電圧を供給する手法がよく知られている。ただし、多くの場合、切り替えられる電源電圧値は予め決まっていて、その種類もあまり多くない。それゆえ、電源電圧に余裕のある半導体集積回路であっても、構わずにより高い電源電圧に切り替えられることが起こりうる。
【０１０４】
この技術に、本発明を適用する場合、切り替えられる電源電圧の種類は変わらないが、個々の半導体集積回路において電源電圧分解能以上の分解能でガードバンドを考慮できる。このため、モードの切り替えに伴って、電源電圧を変化させるのか、そのままにするのかをより精緻に判断できる。これにより動作モードを持つような場合でも、より最適な電源電圧を出力できる。
【符号の説明】
【０１０５】
１Ａ〜１Ｅ…半導体集積回路、２…電源電圧発生回路、３…主要回路、４…プロセスモニタ回路、５…メモリ回路、６…電源電圧制御回路、６０…ＣＰＵ、６１…記憶部、１００Ａ〜１００Ｅ…回路装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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