(57)【要約】【課題】寄生容量に起因する表示電極の電位の異常変化を抑制することにより、表示品質が向上される表示装置及びその駆動方法の提供。【解決手段】第１のスイッチング素子及び第１の表示電極を備える第１の画素回路と、第２のスイッチング素子及び第２の表示電極を備える第２の画素回路と、前記第１及び第２のスイッチング素子を介して、それぞれ、前記第１及び第２の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、を備え、前記表示制御電圧供給手段は、第１書込み期間に、前記第１及び第２のスイッチング素子のスイッチをオン状態にし、前記第１及び第２の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、第２書込み期間に、前記第２のスイッチング素子のスイッチをオン状態に維持し、第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給する、ことを特徴とする、表示装置。【選択図】図５
2011227225.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチング素子及び第１の表示電極を備える第１の画素回路と、
第２のスイッチング素子及び第２の表示電極を備える第２の画素回路と、
前記第１及び第２のスイッチング素子を介して、それぞれ、前記第１及び第２の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、を備え、
前記表示制御電圧供給手段は、第１書込み期間に、前記第１のスイッチング素子のスイッチをオン状態にするとともに、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子のスイッチをオンするタイミングに応じて、前記第２のスイッチング素子をオン状態にするとともに、前記第２の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、
前記第１書込み期間に続く第２書込み期間に、前記第２のスイッチング素子のスイッチをオン状態に維持するとともに、前記第１のスイッチング素子のスイッチをオフ状態にし、さらに、前記第１のスイッチング素子のスイッチをオフするタイミングに応じて、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給する、
ことを特徴とする、表示装置。
【請求項２】
前記第１及び第２書込み期間後、第３書込み期間に、前記表示制御電圧供給手段は、前記第２のスイッチング素子のスイッチをオン状態にするとともに、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子のスイッチをオンするタイミングに応じて、前記第２のスイッチング素子をオン状態にするとともに、前記第１の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給し、
前記第３書込み期間に続く第４書込み期間に、前記表示制御電圧供給手段は、前記第１のスイッチング素子のスイッチをオン状態に維持するとともに、前記第２のスイッチング素子のスイッチをオフ状態にし、さらに、前記第２のスイッチング素子のスイッチをオフするタイミングに応じて、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給する、
ことを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記表示制御電圧供給手段は、前記第１及び第２書込み期間に行う制御と、前記第３及び第４書込み期間に行う制御を、交互に繰り返すことにより、前記第１及び第２の表示電極に、表示制御電極を供給するタイミングに応じて、順次、前記第１及び第２の表示電極に、前記第１及び第２の画素回路の表示データに応じる表示制御電圧を供給する、
ことを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記第１及び第２のスイッチング素子の出力側が、それぞれ、前記第１及び第２の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第１及び第２のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、
前記データ信号配線に、表示制御電圧を印加することにより、前記第１及び第２のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給する、
ことを特徴とする、請求項１乃至請求項３のいずれかに記載の表示装置。
【請求項５】
前記表示制御電圧供給手段は、
前記第１のスイッチング素子のスイッチに接続される第１のゲート配線と、前記第２のスイッチング素子のスイッチに接続される第２のゲート配線と、をさらに備え、
前記第１及び第２のゲート配線に、オン電圧を印加することにより、前記第１及び第２のスイッチング素子のスイッチを、それぞれオン状態にする、
ことを特徴とする、請求項４に記載の表示装置。
【請求項６】
第３のスイッチング素子及び第３の表示電極を備えるとともに、前記第１の画素回路に並んで配置される第３の画素回路と、
第４のスイッチング素子及び第４の表示電極を備えるとともに、前記第２の画素回路に並んで配置される第４の画素回路と、をさらに備え、
前記表示制御電圧供給手段は、前記第３及び第４のスイッチング素子を介して、それぞれ、前記第３及び第４の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、をさらに備え、
前記表示制御電圧供給手段は、
通常スキャンモードの画像表示においては、前記第２書込み期間に続く第３書込み期間に、前記第３のスイッチング素子のスイッチをオン状態にするとともに、前記第３の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第３のスイッチング素子のスイッチをオンするタイミングに応じて、前記第４のスイッチング素子をオン状態にするとともに、前記第４の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、
前記第３書込み期間に続く第４書込み期間に、前記表示制御電圧供給手段は、前記第４のスイッチング素子のスイッチをオン状態に維持するとともに、前記第３のスイッチング素子のスイッチをオフ状態にし、さらに、前記第３のスイッチング素子のスイッチをオフするタイミングに応じて、前記第４の表示電極に、前記第４の画素回路の表示データに応じる表示制御電圧を供給し、
画像を反転して表示する逆スキャンモードの画像表示においては、
第５書込み期間に、前記第３のスイッチング素子のスイッチをオン状態にするとともに、前記第３の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第３のスイッチング素子のスイッチをオンするタイミングに応じて、前記第４のスイッチング素子のスイッチをオン状態にするとともに、前記第４の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、
前記第５書込み期間に続く第６書込み期間に、前記表示制御電圧供給手段は、前記第４のスイッチング素子のスイッチをオン状態に維持するとともに、前記第３のスイッチング素子のスイッチをオフ状態にし、さらに、前記第３のスイッチング素子のスイッチをオフするタイミングに応じて、前記第４の表示電極に、前記第４の画素回路の表示データに応じる表示制御電圧を供給し、
前記第６書込み期間に続く第７書込み期間に、前記表示制御電圧供給手段は、前記第１のスイッチング素子のスイッチをオン状態にするとともに、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子のスイッチをオンするタイミングに応じて、前記第２のスイッチング素子のスイッチをオン状態にするとともに、前記第２の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、
前記第７書込み期間に続く第８書込み期間に、前記表示制御電圧供給手段は、前記第２のスイッチング素子のスイッチをオン状態に維持するとともに、前記第１のスイッチング素子のスイッチをオフ状態にし、さらに、前記第１のスイッチング素子のスイッチをオフするタイミングに応じて、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給する、
ことを特徴とする、請求項１に記載の表示装置。
【請求項７】
前記第１乃至第４のスイッチング素子の出力側が、それぞれ、前記第１乃至第４の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第１乃至第４のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、
前記データ信号配線に、表示制御電圧を印加することにより、前記第１乃至第４のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給する、
ことを特徴とする、請求項６に記載の表示装置。
【請求項８】
前記表示制御電圧供給手段は、
前記第１のスイッチング素子のスイッチに接続される第１のゲート配線と、前記第２のスイッチング素子のスイッチに接続される第２のゲート配線と、前記第３のスイッチング素子のスイッチに接続される第３のゲート配線と、前記第４のスイッチング素子のスイッチに接続される第４のゲート配線と、をさらに備え、
前記第１乃至第４のゲート配線に、オン電圧を印加することにより、前記第１乃至第４のスイッチング素子のスイッチを、それぞれオン状態にする、
ことを特徴とする、請求項７に記載の表示装置。
【請求項９】
前記第１及び第２のスイッチング素子の出力側が、それぞれ、前記第１及び第２の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第１及び第２のスイッチング素子の入力側に接続されるデータ信号配線と、を備え、
前記第１及び第２の画素電極に供給される表示制御電圧の基準となる基準電位が、異なる電位に変化するタイミングに応じて、
データ信号線に、前記第１の画素回路の表示データに対応する表示電圧と異なる電圧を供給する、
ことを特徴とする、請求項１に記載の表示装置。
【請求項１０】
前記異なる電圧とは、前記基準電圧が高い電圧から低い電圧に変化するタイミングに応じては、前記第１の画素回路の表示データに対応する表示電圧より高い電圧であり、前記基準電圧が低い電圧から高い電圧に変化するタイミングに応じては、前記第１の画素回路の表示データに対応する表示電圧より低い電圧である、
ことを特徴とする、請求項９に記載の表示装置。
【請求項１１】
第１のスイッチング素子及び第１の表示電極を備える第１の画素回路と、
第２のスイッチング素子及び第２の表示電極を備える第２の画素回路と、
前記第１及び第２のスイッチング素子を介して、それぞれ、前記第１及び第２の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、を備える表示装置の駆動方法であって、
第１書込み期間に、前記表示制御電圧供給手段が、前記第１のスイッチング素子をオン状態にするとともに、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子をオンするタイミングに応じて、前記第２のスイッチング素子をオン状態にするとともに、前記第２の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第１書込み期間に続く第２書込み期間に、前記表示制御電圧供給手段が、前記第２のスイッチング素子のスイッチをオン状態に維持するとともに、前記第１のスイッチング素子のスイッチをオフ状態にし、さらに、前記第１のスイッチング素子のスイッチをオフするタイミングに応じて、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給するステップとを、
含むことを特徴とする、表示装置の駆動方法。
【請求項１２】
前記第１及び第２書込み期間後、第３書込み期間に、前記表示制御電圧供給手段が、前記第２のスイッチング素子のスイッチをオン状態にするとともに、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子のスイッチをオンするタイミングに応じて、前記第２のスイッチング素子をオン状態にするとともに、前記第１の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第３書込み期間に続く第４書込み期間に、前記表示制御電圧供給手段が、前記第１のスイッチング素子のスイッチをオン状態に維持するとともに、前記第２のスイッチング素子のスイッチをオフ状態にし、さらに、前記第２のスイッチング素子のスイッチをオフするタイミングに応じて、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給するステップと、をさらに、
含むことを特徴とする、請求項１１に記載の表示装置の駆動方法。
【請求項１３】
前記表示制御電圧供給手段は、前記第１及び第２書込み期間に行うステップと、前記第３及び第４書込み期間に行うステップを、交互に繰り返すことにより、前記第１及び第２の表示電極に、表示制御電極を供給するタイミングに応じて、順次、前記第１及び第２の表示電極に、前記第１及び第２の画素回路の表示データに応じる表示制御電圧を供給する、
ことを特徴とする、請求項１２に記載の表示装置の駆動方法。
【請求項１４】
請求項１１乃至請求項１３のいずれかに記載の表示装置の駆動方法であって、
前記第１及び第２のスイッチング素子の出力側が、それぞれ、前記第１及び第２の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第１及び第２のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、
前記各ステップにおいて、
前記表示制御電圧供給手段が、前記データ信号配線に、表示制御電圧を印加することにより、前記第１及び第２のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給する、
ことを特徴とする、表示装置の駆動方法。
【請求項１５】
請求項１４に記載の表示装置の駆動方法であって、
前記表示制御電圧供給手段は、
前記第１のスイッチング素子のスイッチに接続される第１のゲート配線と、前記第２のスイッチング素子のスイッチに接続される第２のゲート配線と、をさらに備え、
前記各ステップにおいて、
前記表示制御電圧供給手段が、前記第１及び第２のゲート配線に、オン電圧を印加することにより、前記第１及び第２のスイッチング素子のスイッチを、それぞれオン状態にする、
ことを特徴とする、表示装置の駆動方法。
【請求項１６】
請求項１１に記載の表示装置の駆動方法であって、
前記表示装置は、
第３のスイッチング素子及び第３の表示電極を備えるとともに、前記第１の画素回路に並んで配置される第３の画素回路と、
第４のスイッチング素子及び第４の表示電極を備えるとともに、前記第２の画素回路に並んで配置される第４の画素回路と、をさらに備え、
前記表示制御電圧供給手段は、前記第３及び第４のスイッチング素子を介して、それぞれ、前記第３及び第４の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、さらにを備え、
通常スキャンモードの画像表示においては、
前記第２書込み期間に続く第３書込み期間に、前記表示制御電圧供給手段が、前記第３のスイッチング素子のスイッチをオン状態にするとともに、前記第３の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第３のスイッチング素子のスイッチをオンするタイミングに応じて、前記第４のスイッチング素子をオン状態にするとともに、前記第４の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第３書込み期間に続く第４書込み期間に、前記表示制御電圧供給手段が、前記第４のスイッチング素子のスイッチをオン状態に維持するとともに、前記第３のスイッチング素子のスイッチをオフ状態にし、さらに、前記第３のスイッチング素子のスイッチをオフするタイミングに応じて、前記第４の表示電極に、前記第４の画素回路の表示データに応じる表示制御電圧を供給するステップと、をさらに含むとともに、
画像を反転して表示する逆スキャンモードの画像表示においては、
第５書込み期間に、前記表示制御電圧供給手段が、前記第３のスイッチング素子のスイッチをオン状態にするとともに、前記第３の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第３のスイッチング素子のスイッチをオンするタイミングに応じて、前記第４のスイッチング素子のスイッチをオン状態にするとともに、前記第４の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第５書込み期間に続く第６書込み期間に、前記表示制御電圧供給手段が、前記第４のスイッチング素子のスイッチをオン状態に維持するとともに、前記第３のスイッチング素子のスイッチをオフ状態にし、さらに、前記第３のスイッチング素子のスイッチをオフするタイミングに応じて、前記第４の表示電極に、前記第４の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第６書込み期間に続く第７書込み期間に、前記表示制御電圧供給手段が、前記第１のスイッチング素子のスイッチをオン状態にするとともに、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子のスイッチをオンするタイミングに応じて、前記第２のスイッチング素子のスイッチをオン状態にするとともに、前記第２の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給するステップと、
前記第７書込み期間に続く第８書込み期間に、前記表示制御電圧供給手段が、前記第２のスイッチング素子のスイッチをオン状態に維持するとともに、前記第１のスイッチング素子のスイッチをオフ状態にし、さらに、前記第１のスイッチング素子のスイッチをオフするタイミングに応じて、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給するステップと、を含む、
ことを特徴とする、表示装置の駆動方法。
【請求項１７】
請求項１１乃至請求項１３のいずれかに記載の表示装置の駆動方法であって、
前記第１乃至第４のスイッチング素子の出力側が、それぞれ、前記第１乃至第４の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第１乃至第４のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、
前記各ステップにおいて、
前記表示制御電圧供給手段が、前記データ信号配線に、表示制御電圧を印加することにより、前記第１乃至第４のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給する、
ことを特徴とする、表示装置の駆動方法。
【請求項１８】
請求項１７に記載の表示装置の駆動方法であって、
前記表示制御電圧供給手段は、
前記第１のスイッチング素子のスイッチに接続される第１のゲート配線と、前記第２のスイッチング素子のスイッチに接続される第２のゲート配線と、前記第３のスイッチング素子のスイッチに接続される第３のゲート配線と、前記第４のスイッチング素子のスイッチに接続される第４のゲート配線と、をさらに備え、
前記各ステップにおいて、
前記表示制御電圧供給手段が、前記第１乃至第４のゲート配線に、オン電圧を印加することにより、前記第１乃至第４のスイッチング素子のスイッチを、それぞれオン状態にする、
ことを特徴とする、表示装置の駆動方法。
【請求項１９】
請求項１１に記載の表示装置の駆動方法であって、
前記第１及び第２のスイッチング素子の出力側が、それぞれ、前記第１及び第２の表示電極に接続されるとともに、
前記表示制御電圧供給手段は、
前記第１及び第２のスイッチング素子の入力側に接続されるデータ信号配線と、を備え、
前記表示制御電圧供給手段が、前記第１及び第２の画素電極に供給される表示制御電圧の基準となる基準電位が、異なる電位に変化するタイミングに応じて、データ信号線に、前記第１の画素回路の表示データに対応する表示電圧と異なる電圧を供給するステップを、
さらに含む、ことを特徴とする、表示装置の駆動方法。
【請求項２０】
前記異なる電圧とは、前記基準電圧が高い電圧から低い電圧に変化するタイミングに応じては、前記第１の画素回路の表示データに対応する表示電圧より高い電圧であり、前記基準電圧が低い電圧から高い電圧に変化するタイミングに応じては、前記第１の画素回路の表示データに対応する表示電圧より低い電圧である、
ことを特徴とする、請求項１９に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその駆動方法に関する。特に、画素回路に存在する寄生容量に起因する表示電極の電位の異常変化を抑制することにより、表示品質が向上される表示装置に関する。
【背景技術】
【０００２】
複数の画素回路が表示パネル上に配置される表示装置において、画素回路にはスイッチング素子の１つであるトランジスタが備えられている。トランジスタのゲート電極には走査信号線が接続されており、トランジスタの入力側にはデータ信号線が、トランジスタの出力側には表示電極が、接続されている。走査信号線が一定期間ハイ電圧になり、その期間中、走査信号線を介して、トランジスタのゲート電極にハイ電圧が印加され、トランジスタがオンされる。トランジスタがオンされている間に、データ信号線より、その画素回路の表示データに応じて、表示制御電圧が、その画素回路の表示電極と基準電極との間に供給される。一定期間経過後、走査信号線がロー電圧に戻り、トランジスタのゲート電極にロー電圧が印加され、トランジスタがオフされる。トランジスタがオフされた後も、表示制御電圧は維持され、その画素回路の表示がなされる。
【０００３】
表示パネルの表示領域に、複数の画素回路がマトリクス状に配置され、横方向に並ぶ１行の複数の画素回路に並行して横方向に延伸する１本の走査信号線が配置され、縦方向に並ぶ１列の複数の画素回路に並行して縦方向に延伸する１本のデータ信号線が配置されるのが一般的である。たとえば、表示装置が液晶表示装置である場合、表示電極とは画素電極であり、基準電極とは共通電極である。
【０００４】
図１２は、従来技術に係る液晶表示装置の表示パネルの制御を表す回路図である。図には、複数の走査信号線が走査信号線Ｇｎ，Ｇｎ＋１と、複数のデータ信号線が、データ信号線Ｄｎ，Ｄｎ＋１，Ｄｎ＋２と、基準電位を共通電極ＣＴに供給する基準電圧線が基準電圧線ＣＬとして、示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−５１２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
２個の画素回路にそれぞれ備えられる表示電極が同一層に形成され、それら表示電極が互いに十分に離れていない場合、それら表示電極間には、寄生容量が発生する。前述の通り、ある画素回路であるｎ番目の画素回路のトランジスタがオンされ、ｎ番目の画素回路の表示電極と共通電極との間に、表示制御電圧が供給され、トランジスタがオフされた後も、その表示制御電圧が維持される。次に、他の画素回路である（ｎ＋１）番目の画素回路のトランジスタがオンされ、（ｎ＋１）番目の画素回路の表示電極と共通電極との間に、表示制御電圧が供給される。
【０００７】
この際に、ｎ番目の画素回路の表示電極と（ｎ＋１）番目の画素回路の表示電極との間に存在する寄生容量によって、ｎ番目の画素回路の表示電極と（ｎ＋１）番目の画素回路の表示電極との間にカップリングが生じる。このカップリングにより、（ｎ＋１）番目の画素回路の表示電極と共通電極との間に供給される表示制御電圧の一部が、ｎ番目の画素回路の表示電極と共通電極との間に維持されている表示制御電圧に、付加される。その結果、ｎ番目の画素回路には、ｎ番目の画素回路の表示データに応じた表示制御電圧とは異なる電圧が維持され、その結果、ｎ番目の画素回路には、表示異常が発生する。
【０００８】
図１３は、従来技術に係る液晶表示装置の駆動方法を表す図である。ｎ番目の画素回路のトランジスタのゲート電極には、走査信号線Ｇｎが接続され、トランジスタの出力側には画素電極ＰＴｎが接続されている。同様に、（ｎ＋１）番目の画素回路のトランジスタのゲート電極には、走査信号線Ｇｎ＋１が接続され、トランジスタの出力側には画素電極ＰＴｎ＋１が接続されている。ｎ番目の画素回路と（ｎ＋１）番目の画素にそれぞれ備えられる共通電極ＣＴの電位は等しく、それぞれの共通電極ＣＴの電位は、ともに変化する。
【０００９】
図１３には、上から順に、共通電極ＣＴ、走査信号線Ｇｎ、走査信号線Ｇｎ＋１、画素電極ＰＴそれぞれの電位の時間変化が示されている。画素電極ＰＴの電位には、ｎ番目の画素回路の画素電極ＰＴｎの電位と（ｎ＋１）番目の画素回路の画素電極ＰＴｎ＋１の電位とが重ねて表されている。図１３には、理解を簡単とするために、ｎ番目の画素回路と（ｎ＋１）番目の画素回路の表示データが等しく、供給されるべき表示制御電圧も等しい場合について示している。
【００１０】
前述の通り、一定期間、走査信号線Ｇｎがハイ電圧となり、その期間、ｎ番目の画素回路の画素電極ＰＴｎと共通電極ＣＴの間に、表示制御電圧が供給される。それにより、画素電極ＰＴｎの電位は、−ＶＬＣＤからＶＬＣＤに変化している。その後、一定期間、走査信号線Ｇｎ＋１がハイ電圧となり、その期間、（ｎ＋１）番目の画素回路の画素電極ＰＴｎ＋１と共通電極ＣＴの間に、表示制御電圧が供給され、画素電極ＰＴｎ＋１の電位は、−ＶＬＣＤからＶＬＣＤに変化している。この期間に、前述の通り、寄生容量により、画素電極ＰＴｎ＋１と共通電極ＣＴの間に供給される表示制御電圧の一部が、画素電極ＰＴｎと共通電極ＣＴの間に維持されている表示制御電圧に付加され、画素電極ＰＴｎの電位は、ＶＬＣＤよりさらに上昇している。図には、この変化が、電圧ΔＶとして示されている。表示電極の電位の異常変化である電圧ΔＶにより、表示異常が発生する。
【００１１】
本発明は、このような課題を鑑みて、画素回路に存在する寄生容量に起因する表示電極の電位の異常変化を抑制することにより、表示品質が向上される表示装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【００１２】
（１）上記課題を解決するために、本発明に係る表示装置は、第１のスイッチング素子及び第１の表示電極を備える第１の画素回路と、第２のスイッチング素子及び第２の表示電極を備える第２の画素回路と、前記第１及び第２のスイッチング素子を介して、それぞれ、前記第１及び第２の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、を備え、前記表示制御電圧供給手段は、第１書込み期間に、前記第１のスイッチング素子のスイッチをオン状態にするとともに、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子のスイッチをオンするタイミングに応じて、前記第２のスイッチング素子をオン状態にするとともに、前記第２の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、前記第１書込み期間に続く第２書込み期間に、前記第２のスイッチング素子のスイッチをオン状態に維持するとともに、前記第１のスイッチング素子のスイッチをオフ状態にし、さらに、前記第１のスイッチング素子のスイッチをオフするタイミングに応じて、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給する、ことを特徴とする。
【００１３】
（２）上記（１）に記載の表示装置であって、前記第１及び第２書込み期間後、第３書込み期間に、前記表示制御電圧供給手段は、前記第２のスイッチング素子のスイッチをオン状態にするとともに、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子のスイッチをオンするタイミングに応じて、前記第２のスイッチング素子をオン状態にするとともに、前記第１の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給し、前記第３書込み期間に続く第４書込み期間に、前記表示制御電圧供給手段は、前記第１のスイッチング素子のスイッチをオン状態に維持するとともに、前記第２のスイッチング素子のスイッチをオフ状態にし、さらに、前記第２のスイッチング素子のスイッチをオフするタイミングに応じて、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給してもよい。
【００１４】
（３）上記（２）に記載の表示装置であって、前記表示制御電圧供給手段は、前記第１及び第２書込み期間に行う制御と、前記第３及び第４書込み期間に行う制御を、交互に繰り返すことにより、前記第１及び第２の表示電極に、表示制御電極を供給するタイミングに応じて、順次、前記第１及び第２の表示電極に、前記第１及び第２の画素回路の表示データに応じる表示制御電圧を供給してもよい。
【００１５】
（４）上記（１）乃至（３）のいずれかに記載の表示装置であって、前記第１及び第２のスイッチング素子の出力側が、それぞれ、前記第１及び第２の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第１及び第２のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、前記データ信号配線に、表示制御電圧を印加することにより、前記第１及び第２のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給してもよい。
【００１６】
（５）上記（４）に記載の表示装置であって、前記表示制御電圧供給手段は、前記第１のスイッチング素子のスイッチに接続される第１のゲート配線と、前記第２のスイッチング素子のスイッチに接続される第２のゲート配線と、をさらに備え、前記第１及び第２のゲート配線に、オン電圧を印加することにより、前記第１及び第２のスイッチング素子のスイッチを、それぞれオン状態にしてもよい。
【００１７】
（６）上記（１）に記載の表示装置であって、第３のスイッチング素子及び第３の表示電極を備えるとともに、前記第１の画素回路に並んで配置される第３の画素回路と、第４のスイッチング素子及び第４の表示電極を備えるとともに、前記第２の画素回路に並んで配置される第４の画素回路と、をさらに備え、前記表示制御電圧供給手段は、前記第３及び第４のスイッチング素子を介して、それぞれ、前記第３及び第４の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、をさらに備え、前記表示制御電圧供給手段は、通常スキャンモードの画像表示においては、前記第２書込み期間に続く第３書込み期間に、前記第３のスイッチング素子のスイッチをオン状態にするとともに、前記第３の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第３のスイッチング素子のスイッチをオンするタイミングに応じて、前記第４のスイッチング素子をオン状態にするとともに、前記第４の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、前記第３書込み期間に続く第４書込み期間に、前記表示制御電圧供給手段は、前記第４のスイッチング素子のスイッチをオン状態に維持するとともに、前記第３のスイッチング素子のスイッチをオフ状態にし、さらに、前記第３のスイッチング素子のスイッチをオフするタイミングに応じて、前記第４の表示電極に、前記第４の画素回路の表示データに応じる表示制御電圧を供給し、画像を反転して表示する逆スキャンモードの画像表示においては、第５書込み期間に、前記第３のスイッチング素子のスイッチをオン状態にするとともに、前記第３の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第３のスイッチング素子のスイッチをオンするタイミングに応じて、前記第４のスイッチング素子のスイッチをオン状態にするとともに、前記第４の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、前記第５書込み期間に続く第６書込み期間に、前記表示制御電圧供給手段は、前記第４のスイッチング素子のスイッチをオン状態に維持するとともに、前記第３のスイッチング素子のスイッチをオフ状態にし、さらに、前記第３のスイッチング素子のスイッチをオフするタイミングに応じて、前記第４の表示電極に、前記第４の画素回路の表示データに応じる表示制御電圧を供給し、前記第６書込み期間に続く第７書込み期間に、前記表示制御電圧供給手段は、前記第１のスイッチング素子のスイッチをオン状態にするとともに、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子のスイッチをオンするタイミングに応じて、前記第２のスイッチング素子のスイッチをオン状態にするとともに、前記第２の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、前記第７書込み期間に続く第８書込み期間に、前記表示制御電圧供給手段は、前記第２のスイッチング素子のスイッチをオン状態に維持するとともに、前記第１のスイッチング素子のスイッチをオフ状態にし、さらに、前記第１のスイッチング素子のスイッチをオフするタイミングに応じて、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給してもよい。
【００１８】
（７）上記（６）に記載の表示装置であって、前記第１乃至第４のスイッチング素子の出力側が、それぞれ、前記第１乃至第４の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第１乃至第４のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、前記データ信号配線に、表示制御電圧を印加することにより、前記第１乃至第４のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給してもよい。
【００１９】
（８）上記（７）に記載の表示装置であって、前記表示制御電圧供給手段は、前記第１のスイッチング素子のスイッチに接続される第１のゲート配線と、前記第２のスイッチング素子のスイッチに接続される第２のゲート配線と、前記第３のスイッチング素子のスイッチに接続される第３のゲート配線と、前記第４のスイッチング素子のスイッチに接続される第４のゲート配線と、をさらに備え、前記第１乃至第４のゲート配線に、オン電圧を印加することにより、前記第１乃至第４のスイッチング素子のスイッチを、それぞれオン状態にしてもよい。
【００２０】
（９）上記（１）に記載の表示装置であって、前記第１及び第２のスイッチング素子の出力側が、それぞれ、前記第１及び第２の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第１及び第２のスイッチング素子の入力側に接続されるデータ信号配線と、を備え、前記第１及び第２の画素電極に供給される表示制御電圧の基準となる基準電位が、異なる電位に変化するタイミングに応じて、データ信号線に、前記第１の画素回路の表示データに対応する表示電圧と異なる電圧を供給してもよい。
【００２１】
（１０）上記（９）に記載の表示装置であって、前記異なる電圧とは、前記基準電圧が高い電圧から低い電圧に変化するタイミングに応じては、前記第１の画素回路の表示データに対応する表示電圧より高い電圧であり、前記基準電圧が低い電圧から高い電圧に変化するタイミングに応じては、前記第１の画素回路の表示データに対応する表示電圧より低い電圧であってもよい。
【００２２】
（１１）本発明に係る表示装置の駆動方法は、第１のスイッチング素子及び第１の表示電極を備える第１の画素回路と、第２のスイッチング素子及び第２の表示電極を備える第２の画素回路と、前記第１及び第２のスイッチング素子を介して、それぞれ、前記第１及び第２の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、を備える表示装置の駆動方法であって、第１書込み期間に、前記表示制御電圧供給手段が、前記第１のスイッチング素子をオン状態にするとともに、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子をオンするタイミングに応じて、前記第２のスイッチング素子をオン状態にするとともに、前記第２の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第１書込み期間に続く第２書込み期間に、前記表示制御電圧供給手段が、前記第２のスイッチング素子のスイッチをオン状態に維持するとともに、前記第１のスイッチング素子のスイッチをオフ状態にし、さらに、前記第１のスイッチング素子のスイッチをオフするタイミングに応じて、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給するステップとを、含むことを特徴とする。
【００２３】
（１２）上記（１１）に記載の表示装置の駆動方法であって、前記第１及び第２書込み期間後、第３書込み期間に、前記表示制御電圧供給手段が、前記第２のスイッチング素子のスイッチをオン状態にするとともに、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子のスイッチをオンするタイミングに応じて、前記第２のスイッチング素子をオン状態にするとともに、前記第１の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第３書込み期間に続く第４書込み期間に、前記表示制御電圧供給手段が、前記第１のスイッチング素子のスイッチをオン状態に維持するとともに、前記第２のスイッチング素子のスイッチをオフ状態にし、さらに、前記第２のスイッチング素子のスイッチをオフするタイミングに応じて、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給するステップと、をさらに、含んでいてもよい。
【００２４】
（１３）上記（１２）に記載の表示装置の駆動方法であって、前記表示制御電圧供給手段は、前記第１及び第２書込み期間に行うステップと、前記第３及び第４書込み期間に行うステップを、交互に繰り返すことにより、前記第１及び第２の表示電極に、表示制御電極を供給するタイミングに応じて、順次、前記第１及び第２の表示電極に、前記第１及び第２の画素回路の表示データに応じる表示制御電圧を供給してもよい。
【００２５】
（１４）上記（１１）乃至（１３）のいずれかに記載の表示装置の駆動方法であって、前記第１及び第２のスイッチング素子の出力側が、それぞれ、前記第１及び第２の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第１及び第２のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、前記各ステップにおいて、前記表示制御電圧供給手段が、前記データ信号配線に、表示制御電圧を印加することにより、前記第１及び第２のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給してもよい。
【００２６】
（１５）上記（１４）に記載の表示装置の駆動方法であって、前記表示制御電圧供給手段は、前記第１のスイッチング素子のスイッチに接続される第１のゲート配線と、前記第２のスイッチング素子のスイッチに接続される第２のゲート配線と、をさらに備え、前記各ステップにおいて、前記表示制御電圧供給手段が、前記第１及び第２のゲート配線に、オン電圧を印加することにより、前記第１及び第２のスイッチング素子のスイッチを、それぞれオン状態にしてもよい。
【００２７】
（１６）上記（１１）に記載の表示装置の駆動方法であって、前記表示装置は、第３のスイッチング素子及び第３の表示電極を備えるとともに、前記第１の画素回路に並んで配置される第３の画素回路と、第４のスイッチング素子及び第４の表示電極を備えるとともに、前記第２の画素回路に並んで配置される第４の画素回路と、をさらに備え、前記表示制御電圧供給手段は、前記第３及び第４のスイッチング素子を介して、それぞれ、前記第３及び第４の表示電極に、表示制御電圧を供給する表示制御電圧供給手段と、さらにを備え、通常スキャンモードの画像表示においては、前記第２書込み期間に続く第３書込み期間に、前記表示制御電圧供給手段が、前記第３のスイッチング素子のスイッチをオン状態にするとともに、前記第３の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第３のスイッチング素子のスイッチをオンするタイミングに応じて、前記第４のスイッチング素子をオン状態にするとともに、前記第４の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第３書込み期間に続く第４書込み期間に、前記表示制御電圧供給手段が、前記第４のスイッチング素子のスイッチをオン状態に維持するとともに、前記第３のスイッチング素子のスイッチをオフ状態にし、さらに、前記第３のスイッチング素子のスイッチをオフするタイミングに応じて、前記第４の表示電極に、前記第４の画素回路の表示データに応じる表示制御電圧を供給するステップと、をさらに含むとともに、画像を反転して表示する逆スキャンモードの画像表示においては、第５書込み期間に、前記表示制御電圧供給手段が、前記第３のスイッチング素子のスイッチをオン状態にするとともに、前記第３の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第３のスイッチング素子のスイッチをオンするタイミングに応じて、前記第４のスイッチング素子のスイッチをオン状態にするとともに、前記第４の表示電極に、前記第３の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第５書込み期間に続く第６書込み期間に、前記表示制御電圧供給手段が、前記第４のスイッチング素子のスイッチをオン状態に維持するとともに、前記第３のスイッチング素子のスイッチをオフ状態にし、さらに、前記第３のスイッチング素子のスイッチをオフするタイミングに応じて、前記第４の表示電極に、前記第４の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第６書込み期間に続く第７書込み期間に、前記表示制御電圧供給手段が、前記第１のスイッチング素子のスイッチをオン状態にするとともに、前記第１の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給し、さらに、前記第１のスイッチング素子のスイッチをオンするタイミングに応じて、前記第２のスイッチング素子のスイッチをオン状態にするとともに、前記第２の表示電極に、前記第１の画素回路の表示データに応じる表示制御電圧を供給するステップと、前記第７書込み期間に続く第８書込み期間に、前記表示制御電圧供給手段が、前記第２のスイッチング素子のスイッチをオン状態に維持するとともに、前記第１のスイッチング素子のスイッチをオフ状態にし、さらに、前記第１のスイッチング素子のスイッチをオフするタイミングに応じて、前記第２の表示電極に、前記第２の画素回路の表示データに応じる表示制御電圧を供給するステップと、を含んでいてもよい。
【００２８】
（１７）上記（１１）乃至（１３）のいずれかに記載の表示装置の駆動方法であって、前記第１乃至第４のスイッチング素子の出力側が、それぞれ、前記第１乃至第４の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第１乃至第４のスイッチング素子の入力側それぞれに接続されるデータ信号配線と、を備え、前記各ステップにおいて、前記表示制御電圧供給手段が、前記データ信号配線に、表示制御電圧を印加することにより、前記第１乃至第４のスイッチング素子のうち、オン状態となっているスイッチング素子の出力側に接続される表示電極に、表示制御電圧を供給してもよい。
【００２９】
（１８）上記（１７）に記載の表示装置の駆動方法であって、前記表示制御電圧供給手段は、前記第１のスイッチング素子のスイッチに接続される第１のゲート配線と、前記第２のスイッチング素子のスイッチに接続される第２のゲート配線と、前記第３のスイッチング素子のスイッチに接続される第３のゲート配線と、前記第４のスイッチング素子のスイッチに接続される第４のゲート配線と、をさらに備え、前記各ステップにおいて、前記表示制御電圧供給手段が、前記第１乃至第４のゲート配線に、オン電圧を印加することにより、前記第１乃至第４のスイッチング素子のスイッチを、それぞれオン状態にしてもよい。
【００３０】
（１９）上記（１１）に記載の表示装置の駆動方法であって、前記第１及び第２のスイッチング素子の出力側が、それぞれ、前記第１及び第２の表示電極に接続されるとともに、前記表示制御電圧供給手段は、前記第１及び第２のスイッチング素子の入力側に接続されるデータ信号配線と、を備え、前記表示制御電圧供給手段が、前記第１及び第２の画素電極に供給される表示制御電圧の基準となる基準電位が、異なる電位に変化するタイミングに応じて、データ信号線に、前記第１の画素回路の表示データに対応する表示電圧と異なる電圧を供給するステップを、さらに含んでいてもよい。
【００３１】
（２０）上記（１９）に記載の表示装置の駆動方法であって、前記異なる電圧とは、前記基準電圧が高い電圧から低い電圧に変化するタイミングに応じては、前記第１の画素回路の表示データに対応する表示電圧より高い電圧であり、前記基準電圧が低い電圧から高い電圧に変化するタイミングに応じては、前記第１の画素回路の表示データに対応する表示電圧より低い電圧であってもよい。
【発明の効果】
【００３２】
本発明により、画素回路に存在する寄生容量に起因する表示電極の電位の異常変化を抑制することにより、表示品質が向上される表示装置及びその駆動方法が提供される。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係る液晶表示装置の全体斜視図である。
【図２】本発明の実施形態に係る液晶表示装置のＴＦＴ基板の等価回路を示す図である。
【図３】本発明の実施形態に係る液晶表示装置の表示領域の構成を示す図である。
【図４】本発明の実施形態に係る液晶表示装置の画素回路の寄生容量を示す回路図である。
【図５】本発明の第１の実施形態に係る液晶表示装置の駆動方法を表す図である。
【図６Ａ】本発明の実施形態に係る液晶表示装置の表示領域の２個の画素回路の構造の一例を示す平面図である。
【図６Ｂ】本発明の実施形態に係る液晶表示装置の表示領域の２個の画素回路の構造の他の一例を示す平面図である。
【図７Ａ】本発明の実施形態に係る液晶表示装置の表示領域のＴＦＴ基板の構造の一例を示す断面図である。
【図７Ｂ】本発明の実施形態に係る液晶表示装置の表示領域のＴＦＴ基板の構造の他の一例を示す断面図である。
【図８】本発明の第２の実施形態に係る液晶表示装置の駆動方法の一部を表す図である。
【図９Ａ】本発明の第３の実施形態に係る液晶表示装置の駆動方法の一部を表す図である。
【図９Ｂ】本発明の第３の実施形態に係る液晶表示装置の駆動方法の一部を表す図である。
【図９Ｃ】本発明の第４の実施形態に係る液晶表示装置の駆動方法の一部を表す図である。
【図９Ｄ】本発明の第４の実施形態に係る液晶表示装置の駆動方法の一部を表す図である。
【図１０Ａ】本発明の第５の実施形態に係る液晶表示装置の駆動方法を表す図である。
【図１０Ｂ】本発明の関連技術に係る液晶表示装置の駆動方法を表す図である。
【図１１】本発明の他の実施形態に係る液晶表示装置のＴＦＴ基板の等価回路を示す図である。
【図１２】従来技術に係る液晶表示装置の表示パネルの制御を表す回路図である。
【図１３】従来技術に係る液晶表示装置の駆動方法を表す図である。
【発明を実施するための形態】
【００３４】
本発明に係る実施形態に係る表示装置及びその駆動方法について、以下に、詳細な説明をする。ただし、以下に示す図は、あくまで、各実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。
【００３５】
［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式のうちの一つの方式による液晶表示装置１である。図１は、本発明の当該実施形態に係る液晶表示装置１の全体斜視図である。図１に示すように、ガラス基板などの透明基板の上に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと示す）などが配置されているＴＦＴ基板１０２と、ＴＦＴ基板１０２に対向し、カラーフィルタが設けられたフィルタ基板１０１と、両基板に挟まれた領域に封入された液晶材料と、ＴＦＴ基板１０２のフィルタ基板１０１側の反対側に位置するバックライト１０３と、ＴＦＴ基板１０２に様々な制御信号などを供給するフレキシブル基板（図示せず）とを含んで構成される。ここで、ＴＦＴは、非晶質（アモルファス）シリコン薄膜層を含むトランジスタで、スイッチング素子の１つである。
【００３６】
図２は、当該実施形態に係る液晶表示装置１のＴＦＴ基板１０２の等価回路を示す図である。
【００３７】
図２の右側には、フレキシブル基板とのコネクタ１０が示されており、コネクタ１０を介して、前述の通り、フレキシブル基板より、ＴＦＴ基板１０２に対して、画像表示に必要な様々な制御信号などが供給されている。ＴＦＴ基板１０２には、制御回路１１が備えられており、フレキシブル基板より制御信号が制御回路１１に入力される。制御回路１１は、例えば、ワンチップに集積されたコントローラドライバＩＣであり、制御回路１１には、データ信号駆動回路１２、走査信号駆動回路１３、基準電圧供給回路１４などが備えられている。また、ＴＦＴ基板１０２には、複数の画素回路が規則的に配置され、各々の画素回路には、スイッチング素子となるＴＦＴ２０と、表示電極となる画素電極ＰＴと、基準電位が供給される共通電極ＣＴなどが備えられている。
【００３８】
制御回路１１に備えられたデータ信号駆動回路１２より、複数のデータ信号線（データ信号配線）が、走査信号駆動回路１３より、複数の走査信号線（ゲート配線）が、基準電圧供給回路１４より、複数の基準電圧線ＣＬが、それぞれ、ＴＦＴ基板１０２の表示領域に設けられる複数の画素回路に延びている。
【００３９】
図２に示す通り、図中横方向に１行に並ぶ複数の画素回路に対して、２本の走査信号線が配置され、２本の走査信号線は、図中横方向に１行に並ぶ複数の画素回路のＴＦＴ２０のゲート電極と、交互に接続されている。また、図中横方向に１行に並ぶ複数の画素回路に対して、２個の画素回路毎に、データ信号線が配置され、データ信号線は、データ信号線の両側に配置される２個の画素回路のＴＦＴ２０の入力側と接続されている。ＴＦＴ２０の出力側は、画素電極ＰＴと接続されている。ここで、ＴＦＴ２０のゲート電極は、スイッチング素子のスイッチとして機能する。また、以下において、便宜上、ＴＦＴ２０の入力側にあり、データ信号線と接続される電極を、ドレイン電極と、ＴＦＴ２０の出力側にあり、画素電極ＰＴと接続される電極を、ソース電極と呼ぶこととする。
【００４０】
図２に示す通り、図中上から１行目に並ぶ複数の画素回路に対して、２本の走査信号線Ｇｎ，Ｇｎ＋１が、図中上から２行目に並ぶ複数の画素回路に対して、２本の走査信号線Ｇｎ＋２，Ｇｎ＋３が、図中上から３行目に並ぶ複数の画素回路に対して、２本の走査信号線Ｇｎ＋４，Ｇｎ＋５が、それぞれ配置されている。また、一般的に、走査信号線を指す時にも、走査信号線Ｇｎと表記する。
【００４１】
図２に示す通り、図の右側に配置されるデータ信号駆動回路１２より、複数のデータ信号線のうち一部のデータ信号線は、表示領域の図中上側の額縁領域を介して、表示領域の上端から、図中下方向に沿って、対応する画素回路に延びている。図２には、一部のデータ信号線のうち、データ信号線Ｄｎ，Ｄｎ＋２が示されている。残りのデータ信号線は、表示領域の図中下側の額縁領域を介して、表示領域の下端から、図中上方向に沿って、対応する画素回路に延びている。図２には、残りのデータ信号線のうち、データ信号線Ｄｎ＋１が示されている。また、一般的に、データ信号線を指す時にも、データ信号線Ｄｎと表記する。
【００４２】
また、図中横方向に１行に並ぶ複数の画素回路に対して、図中下側に、１本の基準電圧線ＣＬが配置され、１本の基準電圧線ＣＬは、図中横方向に１行に並ぶ複数の画素回路の共通電極ＣＴとそれぞれ接続されている。
【００４３】
ここで、表示制御電圧供給手段には、データ信号駆動回路１２、走査信号駆動回路１３、基準電圧供給回路１４などが備えられる制御回路１１と、複数の走査信号線Ｇｎと、複数のデータ信号線Ｄｎと、複数の基準電圧線ＣＬと、が含まれている。
【００４４】
図に示す各行の複数の画素回路の上側に配置される走査信号線を奇走査信号線と、下側に配置される走査信号線を偶走査信号線とする。さらに、奇走査信号線と接続される画素回路、及び、その画素回路に設けられるＴＦＴ２０と画素電極ＰＴを、それぞれ、奇画素回路、奇ＴＦＴ２０ｏｄｄ、奇画素電極ＰＴｏｄｄとし、偶走査信号線と接続される画素回路、及び、その画素回路に設けられるＴＦＴ２０と画素電極ＰＴを、それぞれ、偶画素回路、偶ＴＦＴ２０ｅｖｅｎ、偶画素電極ＰＴｅｖｅｎとする。
【００４５】
データ信号線Ｄｎは、各行に並ぶ複数の画素回路のうち、データ信号線Ｄｎの両側に配置される２個の画素回路のＴＦＴ２０のドレイン電極と、それぞれ接続されて、図中縦方向に延びている。また、各行に並ぶ複数の画素回路は、左から順に、奇画素回路、偶画素回路、奇画素回路と、並んでいる。
【００４６】
以上の回路構成において、基準電圧供給回路１４により、基準電圧線ＣＬを介して、各画素回路の共通電極ＣＴに基準電位が供給される。走査信号線Ｇｎにゲート電圧が印加され、ＴＦＴ２０に流れる電流が制御される。走査信号駆動回路１３により走査信号線Ｇｎに一定期間ハイ電圧が印加され、それにより、接続されるＴＦＴ２０のゲート電極にはオン電圧となるハイ電圧が印加される。オン電圧が印加されたＴＦＴ２０はオン状態となり、ＴＦＴ２０がオン状態となる期間、そのＴＦＴ２０を備える画素回路の表示データに応じる表示制御電圧が、データ信号駆動回路１２より対応するデータ信号線Ｄｎに印加され、それにより、その表示制御電圧が、接続されるＴＦＴ２０を介して、その画素回路の画素電極ＰＴと共通電極ＣＴとの間に供給される。一定期間経過後、走査信号駆動回路１３により走査信号線Ｇｎにロー電圧が印加され、それにより、接続するＴＦＴ２０のゲート電極にはオフ電圧となるロー電圧が印加される。オフ電圧が印加されたＴＦＴ２０はオフ状態となる。ＴＦＴ２０がオフされた後も、画素電極ＰＴと共通電極ＣＴとの間に、表示制御電圧は維持され、それにより、その画素回路に備えられる液晶分子の配向などが制御され、表示が行われる。
【００４７】
図３は、当該実施形態に係る液晶表示装置１の表示領域の構成を示す図である。表示パネルの表示領域には、複数の画素回路が配置される。画素回路には、前述の通り、ＴＦＴ２０や画素電極ＰＴ、共通電極ＣＴ（図示せず）が備えられている。後述する通り、各画素回路にそれぞれ備えられる画素電極ＰＴは、同一層に形成されている。そして、２個の画素電極ＰＴの間には、それぞれ寄生容量が存在する。２個の画素電極ＰＴの間に存在する寄生容量は、画素電極ＰＴの間の距離に依存している。それゆえ、隣り合う２個の画素電極ＰＴの間の距離はより短いので、隣り合う２個の画素電極ＰＴの間の寄生容量が、他の２個の画素電極ＰＴの間の寄生容量よりも大きい。
【００４８】
図４は、当該実施形態に係る液晶表示装置１の画素回路の寄生容量を示す回路図である。ＴＦＴ２０のゲート電極とソース電極は、ゲート絶縁膜やシリコン半導体膜を介して平面的に重なり合っており、ＴＦＴ２０のゲート電極とソース電極の間には、寄生容量Ｃｇｓが存在する。また、隣り合う２個の画素電極ＰＴの間には、同様に、寄生容量Ｃｓｓが存在する。
【００４９】
ＴＦＴ２０のゲート電極とソース電極の間に存在する寄生容量Ｃｇｓは、ゲート電極とソース電極とが対向する面積に依存している。ゲート電極やソース電極を形成する際に、位置ずれが生じてしまうと、ゲート電極とソース電極とが対向する面積は、奇ＴＦＴ２０ｏｄｄと偶ＴＦＴ２０ｅｖｅｎとでは系統誤差が生じる場合がある。寄生容量Ｃｇｓの系統誤差を、ΔＣｇｓとして、図４には、奇ＴＦＴ２０ｏｄｄの寄生容量Ｃｇｓは、より正確に、Ｃｇｓ−（１／２）ΔＣｇｓと、偶ＴＦＴ２０ｅｖｅｎの寄生容量Ｃｇｓは、より正確に、Ｃｇｓ＋（１／２）ΔＣｇｓと、表されている。
【００５０】
前述の通り、２個の画素電極ＰＴの間には、寄生容量が存在し、特に、隣り合う２個の画素電極ＰＴの間の寄生容量が大きい。さらに、図３に示す隣り合う２個の画素電極ＰＴのうち、１つの行に図中横方向に並ぶ２個の画素電極ＰＴの間の距離は、隣り合う行にそれぞれ位置し、図中縦方向に並ぶ２個の画素電極ＰＴの間の距離より、さらに短い。よって、図４には、図中横方向に隣り合って並ぶ２個の画素電極ＰＴの間の寄生容量が、寄生容量Ｃｓｓとして表されている。
【００５１】
また、前述の通り、画素電極ＰＴと共通電極ＣＴとの間に、データ信号線Ｄｎより、その画素回路の表示データに応じて、表示制御電圧が供給され、その後、維持される。すなわち、画素電極ＰＴと共通電極ＣＴの間にも、容量が形成されており、図４に容量Ｃｓｔとして表されている。なお、共通電極ＣＴの電位は、基準電位Ｖｃｏｍとなっている。
【００５２】
これら寄生容量Ｃｇｓ，Ｃｓｓなどによって、画素電極ＰＴと共通電極ＣＴとの間（容量Ｃｓｔ）に維持される表示制御電圧は影響を受けることとなる。ＴＦＴ２０のゲート電極とソース電極との間に存在する寄生容量Ｃｇｓと異なり、２個の画素電極ＰＴの間の寄生容量、特に、隣り合う２個の画素電極ＰＴの間の寄生容量Ｃｓｓに起因して、図１２に示す駆動方法により、画素電極ＰＴと共通電極ＣＴとの間に供給される表示制御電圧に異常が生じてしまい、表示異常が発生する。
【００５３】
本発明は、２個の表示電極の間の寄生容量に起因する表示電極の電位の異常変化を抑制する駆動方法に特徴がある。
【００５４】
図５は、当該実施形態に係る液晶表示装置１の駆動方法を表す図である。図５には、当該実施形態に係る液晶表示装置１に備えられる２個の画素回路について、示されている。
【００５５】
ここで、２個の画素回路とは、第１の画素回路と第２の画素回路であり、第１の画素回路は、例えば、図２及び図３の図中上から１行目の左から１番目の画素回路であり、第２の画素回路は、例えば、図中上から１行目の左から２番目の画素回路である。図中左から１番目の画素回路は、奇画素回路であり、第１のスイッチング素子である奇ＴＦＴ２０ｏｄｄと、第１の表示電極である奇画素電極ＰＴｏｄｄを備えている。これら奇ＴＦＴ２０ｏｄｄ及び奇画素電極ＰＴｏｄｄを、それぞれ、ＴＦＴ２０ｎ及び画素電極ＰＴｎとする。同様に、図中左から２番目の画素回路には、第２のスイッチング素子である偶ＴＦＴ２０ｅｖｅｎと、第２の表示電極である偶画素電極ＰＴｅｖｅｎと、を備えている。これら偶ＴＦＴ２０ｅｖｅｎ及び偶画素電極ＰＴｅｖｅｎを、それぞれ、ＴＦＴ２０ｎ＋１及び画素電極ＰＴｎ＋１とする。
【００５６】
図２及び図３に示す通り、ＴＦＴ２０ｎのゲート電極には、第１のゲート配線である走査信号線Ｇｎが、ＴＦＴ２０ｎ＋１のゲート電極には、第２のゲート配線である走査信号線Ｇｎ＋１が、それぞれ接続されている。
【００５７】
図２及び図３に示す通り、データ信号配線であるデータ信号線Ｄｎが、ＴＦＴ２０ｎ及びＴＦＴ２０ｎ＋１のドレイン電極それぞれに接続されている。
【００５８】
図５には、図１２と同様に、上から順に、共通電極ＣＴ、走査信号線Ｇｎ、走査信号線Ｇｎ＋１、画素電極ＰＴそれぞれの電位の時間変化が示されている。画素電極ＰＴの電位には、画素電極ＰＴｎの電位と画素電極ＰＴｎ＋１の電位とが重ねて表されている。また、図５の画素電極ＰＴに破線で表される２本の曲線は、それぞれ、図１２に示す従来技術に係る駆動方法で駆動した場合の画素電極ＰＴｎと画素電極ＰＴｎ＋１の電位であり、従来技術との比較のために表されている。
【００５９】
図５には、図１２と同様に、理解を簡単とするために、これら２個の画素回路の表示データが等しく、画素電極ＰＴｎ及び画素電極ＰＴｎ＋１に供給されるべき表示制御電圧も等しい場合について示している。
【００６０】
２個の画素回路の共通電極ＣＴには、前述の通り、基準電圧供給回路１４により、基準電圧線ＣＬを介して、基準電位が供給される。当該実施形態に係る液晶表示装置１において、基準電位が、周期的に、高い電位（以下、正電位と記す）と低い電位（以下、負電位と記す）との２電位を、交互に繰り返す、いわゆる交流駆動がなされる。
【００６１】
交流駆動には、主に、ライン反転駆動と、フレーム反転駆動があり、当該実施形態に係る液晶表示装置１は、基準電位がライン反転駆動している。なお、フレーム反転駆動であっても、また、それ以外の反転駆動であっても、２個の画素回路に供給される基準電位が等しい場合であれば、本発明は適用される。
【００６２】
ここで、フレーム反転駆動とは、表示装置の表示領域にある複数の画素回路の共通電極に供給される基準電位はすべて等しく、そして、ともに変化する。そして、その基準電位が、周期的に、正電位と負電位との２電位を、交互に繰り返すものである。
【００６３】
一方、ライン反転駆動とは、表示装置の表示領域にある複数の画素回路のうち、各行に並ぶ複数の画素回路の共通電極に供給される基準電位はすべて等しく、かつ、隣り合う２つの行に並ぶ複数の画素回路の共通電極に供給される基準電位は、互いに異なっている。すなわち、ある行に並ぶ複数の画素回路の基準電位が正電位であれば、隣り合う行に並ぶ複数の画素回路の基準電位は負電位である。そして、その基準電位が、それぞれ、周期的に、正電位と負電位との２電位を、交互に繰り返す。すなわち、ある行に並ぶ複数の画素回路の基準電位の時間変化と、隣り合う行に並ぶ複数の画素回路の基準電位は、逆位相の関係となっている。
【００６４】
図５には、共通電極ＣＴの電位が、ライン反転駆動により、正電位から負電位に変化している。２個の画素回路は、前述の通り、１つの行に図２及び図３の横方向に並んでおり、２個の画素回路に供給される基準電位は等しく、ともに、変化する。
【００６５】
共通電極ＣＴの電位が、正電位から負電位に変化するタイミングに応じて、第１書込み期間に、走査信号駆動回路１３により、ともに、ハイ電圧が印加され、それにより、２個のＴＦＴ２０ｎ，２０ｎ＋１のゲート電極にはハイ電圧が印加され、２個のＴＦＴ２０ｎ，２０ｎ＋１は、ともにオン状態となる。ここで、第１書込み期間とは、走査信号線Ｇｎがハイ電圧となっている期間を言う。図５において、第１書込み期間は、Ｔ１として示されており、第１書込み期間すべてに亘って、走査信号線Ｇｎ＋１もハイ電圧となっている。
【００６６】
第１書込み期間には、走査信号線Ｇｎがハイ電圧に変化するタイミングに応じて、すなわち、ＴＦＴ２０ｎがオンされるタイミングに応じて、データ信号駆動回路１２より、第１の画素回路の表示データに応じる表示制御電圧が、データ信号線Ｄｎに印加される。第１書込み期間には、２個のＴＦＴ２０ｎ，２０ｎ＋１はともにオン状態となっており、２個のＴＦＴ２０ｎ，２０ｎ＋１をそれぞれ介して、データ信号線Ｄｎに印加された表示制御電圧が、２個の画素電極ＰＴｎ，ＰＴｎ＋１にそれぞれ供給される。ここで、画素電極ＰＴに表示制御電圧を供給するとは、画素電極ＰＴと基準電位である共通電極ＣＴの間に、表示制御電圧を供給することを言う。
【００６７】
第１書込み期間に、２個の画素電極ＰＴｎ，ＰＴｎ＋１の電位はそれぞれ、図４に示す通り、−ＶＬＣＤから上昇し、その後、滑らかにＶＬＣＤに収束している。
【００６８】
第１書込み期間に続く、第２書込み期間に、走査信号駆動回路１３により、走査信号線Ｇｎにはロー電圧が印加され、走査信号線Ｇｎ＋１にはハイ電圧が維持される。それにより、ＴＦＴ２０ｎのゲート電極にはロー電圧が印加され、ＴＦＴ２０ｎ＋１のゲート電極にはハイ電圧が維持され、ＴＦＴ２０ｎはオフ状態となり、ＴＦＴ２０ｎ＋１はオン状態に維持される。ここで、第２書込み期間とは、走査信号線Ｇｎがロー電圧に変化してから、走査信号線Ｇｎ＋１がロー電圧に変化するまでの期間を言う。第２書込み期間すべてに亘って、２本の走査信号線Ｇｎ，Ｇｎ＋１のうち、走査信号線Ｇｎ＋１のみがハイ電圧となっている。図５において、第２書込み期間は、Ｔ２として示されている。
【００６９】
第２書込み期間には、走査信号線Ｇｎがロー電圧に変化するタイミングに応じて、すなわち、ＴＦＴ２０ｎがオフされるタイミングに応じて、データ信号駆動回路１２より、第２の画素回路の表示データに応じる表示制御電圧が、データ信号線Ｄｎに印加される。第２書込み期間には、ＴＦＴ２０ｎはオフ状態に、ＴＦＴ２０ｎ＋１はオン状態となっており、ＴＦＴ２０ｎ＋１を介して、データ信号線Ｄｎに印加された表示制御電圧が、画素電極ＰＴｎ＋１に供給される。
【００７０】
第２書込み期間に、画素電極ＰＴｎ＋１の電位は、第１の画素回路の表示データに対応する表示制御電圧から、第２の画素回路の表示データに対応する表示制御電圧に変化するが、図４には、２個の画素回路の表示データが等しく、画素電極ＰＴｎ及び画素電極ＰＴｎ＋１に供給されるべき表示制御電圧も等しい場合について示しているので、画素電極ＰＴｎ＋１の電位は変化していない。
【００７１】
前述の通り、画素電極ＰＴｎと画素電極ＰＴｎ＋１との間には、寄生容量Ｃｓｓがあるので、画素電極ＰＴｎと画素電極ＰＴｎ＋１との間にカップリングが生じる。しかし、カップリングがあるにもかかわらず、第２書込み期間に、画素電極ＰＴｎ＋１の電位に変化はないので、画素電極ＰＴｎ＋１と共通電極ＣＴとの間に供給される表示制御電圧の一部が、画素電極ＰＴｎと共通電極ＣＴとの間に維持されている表示制御電圧に、付加されない。それゆえ、図１２に示す従来技術に係る駆動方法とは異なり、図４に示す画素電極ＰＴｎの電位は、第２書込み期間に変化しておらず、一定に維持されている。
【００７２】
当該実施形態に係る液晶表示装置１に、図１２に示す従来技術に係る駆動方法にて駆動した場合、画素電極ＰＴｎの電位には、電圧ΔＶの異常変化が生じる。これに対して、当該実施形態に係る液晶表示装置１に、図５に示す当該実施形態に係る駆動方法にて駆動した場合、画素電極ＰＴｎの電位に生じる異常変化が抑制されている。
【００７３】
ここでは、第１の画素回路の画素電極ＰＴｎと第２の画素回路の画素電極ＰＴｎ＋１の間に生じる寄生容量Ｃｓｓについてのみ説明したが、実際には、図４に示す通り、奇画素電極ＰＴｏｄｄの両側にはそれぞれ、偶画素電極ＰＴｅｖｅｎが配置され、それぞれの偶画素電極ＰＴｅｖｅｎとの間に寄生容量Ｃｓｓが存在している。
【００７４】
図２及び図３の横方向に１行に並ぶ複数の画素回路には、２本の走査信号線が接続され、複数の画素回路のうち、２個の画素回路毎に１本のデータ信号線が接続されている。図１２に示す従来技術に係る駆動方法において、まず、走査信号線Ｇｎがハイ電圧となり、横方向に１行に並ぶ複数の画素回路のうち、第１の画素回路を含む複数の奇画素回路にそれぞれの表示データに対応する表示制御電圧がそれぞれ供給され、画素電極ＰＴｎを含む複数の奇画素電極ＰＴｏｄｄの電位が変化する。その後、走査信号線Ｇｎがロー電圧に、走査信号線Ｇｎ＋１がハイ電圧となり、第２の画素回路を含む複数の偶画素回路にそれぞれの表示データに対応する表示制御電圧がそれぞれ供給され、画素電極ＰＴｎ＋１を含む偶画素電極ＰＴｅｖｅｎの電位が変化する。この際、偶画素電極ＰＴｅｖｅｎの電位が変化するのに伴って、主に、奇画素電極ＰＴｏｄｄの両側にそれぞれ位置する偶画素電極ＰＴｅｖｅｎとのカップリングによって、奇画素電極ＰＴｏｄｄの電位に異常変化が生じている。すなわち、第１の画素回路の場合、画素電極ＰＴｎには、画素電極ＰＴｎ＋１とのカップリングのみならず、画素電極ＰＴｎ＋１と反対側に位置する偶画素電極ＰＴｅｖｅｎとのカップリングも存在するので、これらにより、画素電極ＰＴｎの電位には、電圧ΔＶの異常変化が発生する。この電圧ΔＶは、近似的に、ΔＶ＝４×（Ｃｓｓ／Ｃｓｔ）×ＶＬＣＤで表される。これに対して、当該実施形態に係る駆動方法にて駆動する場合、第１の画素回路に備えられる画素電極は、第１の画素回路の両側に位置する画素回路に備えられる画素電極との間に存在する寄生容量それぞれによる影響を抑制することが出来ている。
【００７５】
また、図５には、理解を簡単とするために、第１及び第２の画素回路の表示データが等しい場合について示されているが、第１及び第２の画素回路の表示データが異なる場合であっても、本発明が適用出来るのは言うまでもない。すなわち、第１書込み期間に、基準電位に対する画素電極ＰＴｎ＋１の電位は、第１の画素回路の表示データに対応する表示制御電圧に変化しているので、第２書込み期間に、画素電極ＰＴｎ＋１に、第２の画素回路の表示データに対応する表示電圧が供給されても、第２書込み期間における画素電極ＰＴｎ＋１の電位の変化は、第１の画素回路の表示データに対応する表示制御電圧と、第２の画素回路の表示データに対応する表示制御電圧との電圧差でしかなく、従来技術に係る駆動方法にて駆動する場合と比較して、抑制されている。第２書込み期間には、画素電極ＰＴｎの電位には、画素電極ＰＴｎ＋１の電位の変化に応じて、異常変化が生じるが、画素電極ＰＴｎ＋１の変化が抑制されるので、画素電極ＰＴｎの電位に生じる異常変化も抑制される。
【００７６】
図６Ａは、当該実施形態に係る液晶表示装置１の表示領域の２個の画素回路の構造の一例を示す平面図である。図６Ａに示す２個の画素回路は、後述する通り、ソーストップＩＰＳ方式であり、画素電極ＰＴはシングルドメイン型となっている。図６Ａは、例えば、図２及び図３に図中上から１行目の左から２番目と３番目に位置する２個の画素回路を示している。
【００７７】
図６Ａに示す通り、走査信号線と、ＴＦＴ２０のゲート電極は、実際には、同一膜上に形成されており、この膜をゲート電極膜３０とする。ゲート電極膜３０は、図中横方向に延伸する部分に加えて、側方に突起している部分を有している。ゲート電極膜３０のうち、側方に突起している部分と、その部分から図中下側に位置する図中横方向に延伸する部分を含んで形成される矩形状の領域が、ＴＦＴ２０のゲート電極である。ゲート電極膜３０のうち、図中横方向に延伸する部分の一部であって、ＴＦＴ２０のゲート電極ではない部分が、走査信号線である。
【００７８】
ゲート電極膜３０の上側には、全面に対してゲート絶縁膜４１（図示せず）が形成されており、さらに、ゲート絶縁膜４１のうち、ＴＦＴ２０のゲート電極となる領域の上方に、シリコン半導体膜３６（図示せず）が形成されている。シリコン半導体膜３６の上側には、不純物シリコン半導体膜（図示せず）を介して、ドレイン電極膜３１とソース電極膜３２がそれぞれ形成されている。ここで、シリコン半導体膜３６は、非晶質（アモルファス）シリコンであるが、多結晶シリコン（ポリシリコン）や微結晶シリコンであってもよい。
【００７９】
図２及び図３において、データ信号線は、データ信号線の側方に位置する画素回路のＴＦＴ２０のドレイン電極と接続しているが、図６Ａに示す通り、実際には、データ信号線と、ＴＦＴ２０のドレイン電極は、ドレイン電極膜３１に形成されている。
【００８０】
図６Ａに示すドレイン電極膜３１は、図中縦方向に延伸しており、ゲート電極膜３０と平面的に重なり合っている。ドレイン電極膜３１のうち、ゲート電極膜３０のゲート電極となる領域と平面的に重なりあっている部分が、ＴＦＴ２０のドレイン電極であり、それ以外の部分が、データ信号線となっている。
【００８１】
図６Ａには、ドレイン電極膜３１が、図中縦方向に延伸する形状をしている例について示しているが、たとえば、ゲート電極膜３０と同様に、図中縦方向に延伸する部分に加えて、側方に突起している部分を含んでいる形状などであってもよい。
【００８２】
図６Ａに示す通り、ソース電極膜３２は、ゲート電極膜３０と平面的に重なり合っているＴＦＴ２０のドレイン電極と、さらに、図中横方向に広がるコンタクト部とを有している。
【００８３】
ドレイン電極膜３１及びソース電極膜３２の上側には、絶縁膜４３（図示せず）、共通電極ＣＴ（図示せず）及び絶縁膜４４（図示せず）が形成されるが、これについては、後述する。そして、絶縁膜４３の上側に、ソース電極膜３２を覆うように、画素電極ＰＴが形成される。ソース電極膜３２のコンタクト部となる部分の上方に位置する絶縁膜４３，４４に、コンタクト穴３５（図示せず）が設けられており、画素電極ＰＴは、コンタクト穴３５を介して、ソース電極膜３２と電気的に接続されている。図６Ａには、画素電極ＰＴとソース電極膜３２の接合箇所が、ソース電極膜３２のコンタクト部上に、破線で囲まれている正方形状として示されている。このような構造は、ソース電極と接続される画素電極ＰＴが、共通電極ＣＴ（コモン電極）より、ＴＦＴ基板１０２の上方に配置されているので、ＩＰＳ方式のうちソーストップＩＰＳ方式と呼ばれている。
【００８４】
画素電極ＰＴは、図６Ａに示す通り、矩形状をしており、矩形状の中には、画素電極ＰＴが形成されていないスリットが、図中横方向に並んでいる。図６Ａには、図中縦方向に延伸する矩形状のスリットが３本示されている。画像が表示されるときには、画素電極ＰＴと共通電極ＣＴとの間に、表示制御電圧が維持されており、液晶材料には電界が印加される。図６Ａに示すスリットにより、液晶材料に印加される電界には、図６Ａに示す平面に平行な方向の成分を有することになる。３本のスリットはともに、図中縦方向に延伸する矩形状であり、液晶材料に印加される電界の平面に平行な成分は、主に、図中横方向の成分のみである。それゆえ、画素電極ＰＴはシングルドメイン型と呼ばれている。なお、図６Ａには、２個の画素電極ＰＴが示されており、２個の画素電極ＰＴの間の距離を、ｄ１として示されている。
【００８５】
図６Ｂは、当該実施形態に係る液晶表示装置１の表示領域の２個の画素回路の構造の他の一例を示す平面図である。図６Ａに示す２個の画素回路は、ソーストップＩＰＳ方式であり、後述する通り、画素電極ＰＴはマルチドメイン型となっている。図６Ｂは、図６Ａと同様に、例えば、図２及び図３に図中上から１行目の左から２番目と３番目に位置する２個の画素回路を示している。
【００８６】
図６Ｂに示す２個の画素回路の基本的な構造は、図６Ａに示す２個の画素回路の基本的な構造と同じであり、ソーストップＩＰＳ方式である。図６Ｂに示す２個の画素回路の構造と、図６Ａに示す２個の画素回路の構造との違いは、主に、画素電極ＰＴの形状にある。
【００８７】
図６Ｂに示す画素電極ＰＴは、図６Ａに示す画素電極ＰＴと同様に、矩形状をしているが、矩形状の中に配置されるスリットの形状が異なる。図６Ｂには、３つのスリットが示されており、３つのスリットは、それぞれ、図中の真ん中に、図中横方向に延びる二等辺三角形の形状と、二等辺三角形の図中の縦方向上下にそれぞれ位置し、二等辺三角形の斜辺に並行に延びる平行四辺形の形状となっている。
【００８８】
前述の通り、液晶材料に印加される電界には、図６Ｂに示す平面に平行な成分を有することになる。しかし、図６Ａに示す３本のスリットとは異なり、図６Ｂに示す３つのスリットの形状により、液晶材料に印加される電界の平面に平行な成分は、主に、二等辺三角形の斜辺に垂直な２つの方向の成分を有する。電界の平面に並行な成分は、複数の方向の成分を有しているので、画素電極ＰＴはマルチドメイン型と呼ばれている。なお、図６Ｂには、２個の画素電極ＰＴが示されており、２個の画素電極ＰＴの間の距離を、ｄ２として示されている。
【００８９】
マルチドメイン型の画素電極ＰＴは、一般に、スリットの構造が、シングルドメイン型の画素電極ＰＴと比較して、複雑になるために、画素電極ＰＴの外縁をより広くする必要が生じる。それゆえ、２個の画素電極ＰＴの間の距離は、短くなるのが一般である。例えば、図６Ａに示す２個の画素電極の間の距離ｄ１と比較して、図６Ｂに示す２個の画素電極の間の距離ｄ２は、短くなっている。
【００９０】
前述の通り、２個の画素電極ＰＴの間に存在する寄生容量は、２個の画素電極ＰＴの間の距離に依存し、距離が短いほど、寄生容量は大きくなっている。それゆえ、図６Ａに示す２個の画素電極ＰＴの間の寄生容量Ｃｓｓより、図６Ｂに示す２個の画素電極ＰＴの間の寄生容量Ｃｓｓは、大きくなっている。
【００９１】
それゆえ、液晶表示装置１の画素電極ＰＴが、図６Ａに示す形状となっている場合よりも、図６Ｂに示す形状となっている方が、画素電極ＰＴの電位に生じる異常変化は、より大きくなってしまう。それゆえ、本発明を適用する場合、液晶表示装置１の画素電極ＰＴが、図６Ｂに示す形状であるとき、すなわち、マルチドメイン型であるとき、本発明の効果はさらに高まる。
【００９２】
図７Ａは、当該実施形態に係る液晶表示装置１の表示領域のＴＦＴ基板１０２の構造の一例を示す断面図である。図７Ａに示すＴＦＴ基板１０２の構造は、ソーストップＩＰＳ方式である。
【００９３】
ガラス基板などの透明基板４０の上側に、汚染防止膜（図示せず）が形成されており、さらに、前述の通り、ゲート電極膜３０、ゲート絶縁膜４１及びシリコン半導体膜３６が順に、形成されており、シリコン半導体膜３６の上側に、ドレイン電極膜３１及びソース電極膜３２がそれぞれ形成されている。ドレイン電極膜３１及びソース電極膜３２の上側に、絶縁膜４３が形成されており、さらに、共通電極ＣＴが、ソース電極膜３２のコンタクト部付近の上方を除いて、形成されている。さらに、共通電極ＣＴの上側に、絶縁膜４４が形成されているが、ソース電極膜３２のコンタクト部となる部分の上方に位置する絶縁膜４３，４４は、除去されており、コンタクト穴３５を形成している。その上側に、画素電極ＰＴが形成されており、画素電極ＰＴは、コンタクト穴３５を介して、ソース電極膜３２と電気的に接続されている。
【００９４】
図７Ｂは、当該実施形態に係る液晶表示装置１の表示領域のＴＦＴ基板１０２の構造の他の一例を示す断面図である。図７Ｂに示すＴＦＴ基板１０２の構造は、コモントップＩＰＳ方式である。
【００９５】
ＩＰＳ方式のうちソーストップＩＰＳ方式が、ソース電極と接続される画素電極ＰＴが、共通電極ＣＴ（コモン電極）より、ＴＦＴ基板１０２の上方に配置されるのに対して、ＩＰＳ方式のうちコモントップＩＰＳ方式は、共通電極ＣＴが、画素電極ＰＴより、ＴＦＴ基板１０２の上方に配置されている。
【００９６】
図７Ａと同様に、ガラス基板などの透明基板４０の上側に、汚染防止膜（図示せず）が形成されており、さらに、ゲート電極膜３０、ゲート絶縁膜４５及びシリコン半導体膜３６が順に、形成されており、シリコン半導体膜３６の上側に、ドレイン電極膜３１及びソース電極膜３２がそれぞれ形成されている。ソース電極膜３２のコンタクト部に重ねて、画素電極ＰＴが形成される。さらにその上側に、順に、絶縁膜４６及び共通電極ＣＴが形成されている。
【００９７】
図７Ａに示すソーストップＩＰＳ方式の液晶表示装置１の場合、図６Ａ及び図６Ｂに示す画素電極ＰＴのように、画素電極ＰＴにスリットを有している。これに対して、図７Ｂに示すコモントップＩＰＳ方式の液晶表示装置１の場合、画素電極ＰＴは平面形状をしており、その代わりに、共通電極ＣＴにスリットを有している。共通電極ＣＴに設けられるスリットの形状には、図６Ａに示すスリットの形状となる場合や、図６Ｂに示すスリットの形状となる場合などがある。すなわち、共通電極ＣＴには、シングルドメイン型やマルチドメイン型がある。
【００９８】
本発明は、第１及び第２の画素回路それぞれに備えられる第１及び第２の表示電極に、第１及び第２の画素回路の表示データに応じて、表示制御電圧を供給する駆動方法に特徴がある。すなわち、表示制御電圧供給手段が、第１の表示電極に、第１の画素回路の表示データに応じて、表示制御電圧を供給する第１書込み期間に、第２の表示電極にも、該表示制御電圧を供給し、さらに、第１書込み期間に続く第２書込み期間に、第２の表示電極に、第２の画素回路の表示データに応じて、表示制御電圧を供給する。このような駆動方法を施すことにより、表示制御電圧供給手段が、第２の表示電極に表示制御電圧を供給する際に生じる、第１の表示電極の電位の異常変化を抑制することが出来る。
【００９９】
図５には、第１書込み期間に、走査信号線Ｇｎ及び走査信号線Ｇｎ＋１が同時にハイ電圧に変化する場合が示されているが、走査信号線Ｇｎがハイ電圧に変化するタイミングに応じて走査信号線Ｇｎ＋１がハイ電圧に変化していれば、これに限られることはない。すなわち、表示制御電圧供給手段が、第１の表示電極に、第１の画素回路の表示データに応じて、表示制御電圧を供給している期間のうち、少なくとも一部の期間において、表示制御電圧供給手段が、第２の表示電極にも、該表示制御電圧を供給していればよい。例えば、第１書込み期間の初めに、走査信号線Ｇｎがハイ電圧に変化し、しばらくして、走査信号線Ｇｎ＋１がハイ電圧に変化してもよい。
【０１００】
また、図５には、第１書込み期間が、第２書込み期間より短い場合について、示されているが、これに限られることがないのは言うまでもない。表示制御電圧供給手段は、第１書込み期間には、第１及び第２の表示電極それぞれに、表示制御電圧を供給するので、例えば、データ信号配線に係る負荷は、１個の表示電極に表示制御電圧を供給する場合よりも大きいと考えられる。それゆえ、第１の表示電極の電位が安定的に収束するまでに時間がより長くなる。そのようなことを考慮して、第１書込み期間が、第２書込み期間より長くなるように、設定してもよい。
【０１０１】
本発明は、第１の表示電極と第２の表示電極との間に、より大きい寄生容量が存在するとき、その寄生容量に起因する第１の表示電極の電位の異常変化を抑制することが出来るので、寄生容量が大きい構造に本発明を適用すると、より本発明の効果は高まる。
【０１０２】
それゆえ、遠く離れて位置する２個の表示電極よりも、隣り合って並ぶ２個の表示電極に対して、本発明を適用した方が望ましい。さらに、図２において説明したように、表示領域に、図中横方向に１行に並ぶ複数の画素回路があり、その１行に並ぶ複数の画素回路に並行して２本のゲート配線があり、１行に並ぶ複数の画素回路のうち２個の画素回路に１本のデータ信号配線が接続されている表示装置に、本発明を適用するのが、さらに望ましい。
【０１０３】
一般に、図１２に示す表示パネルの表示領域の構造であると、縦方向に１列に並ぶ複数の画素回路に並行して、１本のデータ信号配線を配置させる必要があり、解像度を上げると、それに比例してデータ信号配線の数が増大し、それに伴い、表示パネルの額縁領域に、データ信号配線の配置するスペースが増大することとなり、狭額縁化との両立を困難としていた。これに対して、図２に示す表示パネルの表示領域の構造であると、ゲート配線の数は２倍になるものの、縦方向に２列に並ぶ複数の画素回路に並行して、１本のデータ信号配線を配置すればよく、データ信号配線の数を半分にすることが可能である。しかし、図１２に示す表示パネルと同じ期間で、１画面（フレーム）を表示しようとすると、図２に示す表示パネルの１個の画素回路の表示電極に、表示制御電圧を供給する時間が半分となってしまう。
【０１０４】
表示領域の当該構造に、本発明を適用する場合、上記効果に加えて、表示制御電圧供給手段が２個の表示領域各々に表示制御電圧を供給する駆動よりも、表示制御電圧供給手段が、第１書込み期間に、第１及び第２の画素電極に、表示制御電圧を供給することにより、第２書込み期間に、第２の画素電極の電位が収束する時間を短縮することができるので、第２書込み期間を短くすることが出来るという効果がある。
【０１０５】
また、本発明は、前述の通り、第１及び第２の表示電極の基準電位が等しい場合であれば、基準電位が、ライン反転駆動される場合であっても、フレーム反転駆動される場合であっても、また、その他の駆動がされる場合であっても、また、基準電位が一定に保たれる場合であっても、適用することが出来る。特に、基準電位が変化した後は、第１及び第２の電極の電位が急激に変化するので、基準電位が変化した直後における駆動に、本発明の効果は高まる。
【０１０６】
また、ソーストップ方式の液晶表示装置であって、表示電極がマルチドメイン型である場合には、第１の表示電極と第２の表示電極との間の寄生容量が大きいので、本発明の効果は高まる。
【０１０７】
［第２の実施形態］
本発明の第２の実施形態に係る表示装置は、ＩＰＳ方式のうちの一つの方式による液晶表示装置１であって、第１の実施形態に係る液晶表示装置１と、基本的な構成は同じである。当該実施形態に係る液晶表示装置１と、第１の実施形態に係る液晶表示装置１の主な違いは、その駆動方法にある。
【０１０８】
第１の実施形態に係る表示装置において、第２書込み期間に発生する第１の表示電極の電位の異常変化が抑制されている。しかしながら、第１の表示電極の電位の異常変化である電圧ΔＶが、抑制されていても、なお、残存している場合、その電圧ΔＶにより、第１の画素回路は表示異常が生じてしまう。これが、第１の実施形態に係る表示装置において、系統的に生じるならば、たとえば、縦すじなどの表示異常となる。すなわち、図２に示す表示パネルの表示領域の場合、奇画素電極ＰＴｏｄｄの電位に異常変化が生じるので、奇画素回路に表示異常が生じ、それが縦すじとなって人間の目に認識されてしまう。当該実施形態に係る表示装置は、抑制されていても、なお、残存している表示電極の電位の異常変化に起因する表示異常が人間の目に認識されるのを、さらに抑制するものである。
【０１０９】
図８は、当該実施形態に係る液晶表示装置１の駆動方法の一部を表す図である。図８には、当該実施形態に係る液晶表示装置１に備えられる２個の画素回路について示されており、２個の画素回路とは、図５と同様に、第１の画素回路及び第２の画素回路である。
【０１１０】
図８には、図５と同様に、上から順に、共通電極ＣＴ、走査信号線Ｇｎ、走査信号線Ｇｎ＋１、画素電極ＰＴそれぞれの電位の時間変化が示されている。また、図８には、これら２個の画素回路の表示データが等しく、画素電極ＰＴｎ及び画素電極ＰＴｎ＋１に供給されるべき表示制御電圧も等しい場合について示しているのも、同様である。
【０１１１】
図８に示す駆動方法において、図５に示す駆動方法と同様に、２本の走査信号線Ｇｎ，Ｇｎ＋１に、ともにハイ電圧が印加されるが、その後、図５に示す駆動方法と異なり、走査信号線Ｇｎ＋１にロー電圧が印加され、２本の走査信号線Ｇｎにはハイ電圧が維持される。走査信号線Ｇｎ＋１がハイ電圧となっている期間を、第３書込み期間と、走査信号線Ｇｎ＋１がロー電圧に変化してから、走査信号線Ｇｎがロー電圧に変化するまでの期間を、第４書込み期間とする。図８において、第３書込み期間はＴ３として、第４書込み期間は、Ｔ４として示されている。
【０１１２】
そして、第３書込み期間には、データ信号駆動回路１２より、第２の画素回路の表示データに応じる表示制御電圧が、データ信号線Ｄｎに印加され、第４書込み期間には、データ信号駆動回路１２より、第１の画素回路の表示データに応じる表示制御電圧が、データ信号線Ｄｎに印加される。
【０１１３】
図５に示す駆動方法においては、第１書込み期間に、２個のＴＦＴ２０ｎ，２０ｎ＋１がともにオン状態となり、２個の画素電極ＰＴｎ，ＰＴｎ＋１に、第１の画素回路の表示データに応じて、表示電圧が供給され、第２書込み期間に、ＴＦＴ２０ｎ＋１のみがオン状態に維持され、画素電極ＰＴｎ＋１に、第２の画素回路の表示データに応じて、表示電圧が供給される。
【０１１４】
これに対して、図８に示す駆動方法において、第１書込み期間に対応する第３書込み期間に、２個のＴＦＴ２０ｎ，２０ｎ＋１がともにオン状態となり、２個の画素電極ＰＴｎ，ＰＴｎ＋１に、第２の画素回路の表示データに応じて、表示電圧が供給され、第２書込み期間に対応する第４書込み期間に、ＴＦＴ２０ｎ＋１のみがオン状態に維持され、画素電極ＰＴｎ＋１に、第２の画素回路の表示データに応じて、表示電圧が供給される。
【０１１５】
これにより、図５に示す駆動方法においては、第２書込み期間に、画素電極ＰＴｎの電位に生じる異常変化が抑制され、図８に示す駆動方法においては、第４書込み期間に、第２書込み期間に、画素電極ＰＴｎ＋１の電位に生じる異常変化が抑制される。
【０１１６】
そして、これら異常変化である電圧ΔＶが抑制されても、なお、残存している場合、図５に示す駆動方法においては、画素電極ＰＴｎの電位に、図８に示す駆動方法においては、画素電極ＰＴｎ＋１の電位に、異常変化が残存することになる。
【０１１７】
当該実施形態に係る液晶表示装置１の表示領域には、複数の画素回路が規則的に配置され、画像が表示される。複数の走査信号線Ｇｎに、順次、ハイ電圧が印加され、対応する画素回路の表示データに応じて、表示制御電圧がそれぞれ、複数のデータ信号線Ｄｎに印加され、対応する画素回路の画素電極ＰＴに対して、当該表示制御電圧が供給される。これにより、１画面（フレーム）の画像の表示がなされている。
【０１１８】
当該実施形態に係る液晶表示装置１において、ある画面（フレーム）の画像を表示する際には、図５に示す駆動方法によって、２個の画素電極ＰＴｎ，ＰＴｎ＋１に、対応する表示制御電圧が供給され、次の画面（フレーム）の画像を表示する際には、図８に示す駆動方法によって、２個の画素電極ＰＴｎ，ＰＴｎ＋１に、対応する表示制御電圧が供給される。ここで、前者の画面を１番目のフレーム、後者の画面を２番目のフレームとする。
【０１１９】
１番目のフレームの表示においては、画素電極ＰＴｎの電位に異常変化が、２番目のフレームの表示においては、画素電極ＰＴｎ＋１の電位に異常変化が、生じることとなる。すなわち、１番目のフレームの表示においては、第１の画素回路に表示異常が、２番目のフレームの表示においては、第２の画素回路に表示異常が、生じることとなる。しかし、その後に続く、画面（フレーム）の表示において、画面（フレーム）毎に、図５に示す駆動方法と、図８に示す駆動方法とを繰り返される。それにより、画面（フレーム）毎に、表示異常が生じる画素回路が、第１の画素回路と第２の画素回路の間で、交互に繰り返されることとなり、表示異常が時間平均され、表示異常が人間の目に認識されるのが抑制される。
【０１２０】
例えば６０Ｈｚといった短い周期で繰り返される表示異常の変化については、人間の目には、時間平均して認識されないので、画面（フレーム）毎に、図５に示す駆動方法と、図８に示す駆動方法が、繰り返されるのが望ましい。しかし、画面（フレーム）毎に繰り返されるのに、限定されることはなく、複数の画面（フレーム）毎に繰り返されてもよい。さらに、図５に示す駆動方法によって表示される画面（フレーム）の数と、図８に示す駆動方法によって表示される画面（フレーム）の数が、必ずしも一致していなくともよい。
第１の表示電極の電位に生じる異常変化が残存し、第１の実施形態に係る表示装置において、系統的に生じるならば、たとえば、縦すじなどの表示異常となる場合であっても、当該実施形態に係る表示装置においては、縦すじなどの表示異常が人間の目に認識されるのが抑制される。
【０１２１】
［第３の実施形態］
本発明の第３の実施形態に係る表示装置は、ＩＰＳ方式のうちの一つの方式による液晶表示装置１であって、第１の実施形態に係る液晶表示装置１と、基本的な構成は同じである。当該実施形態に係る液晶表示装置１と、第１の実施形態に係る液晶表示装置１の主な違いは、その駆動方法にある。
【０１２２】
前述の通り、第１の実施形態に係る表示装置において、第１の表示電極の電位の異常変化である電圧ΔＶが、抑制されていても、なお、残存している場合、その電圧ΔＶにより、第１の画素回路は表示異常が生じてしまう。これが、第１の実施形態に係る表示装置において、系統的に生じるならば、たとえば、縦すじなどの表示異常となって、人間の目に認識されることとなる。
【０１２３】
図９Ａは、当該実施形態に係る液晶表示装置１の駆動方法の一部を表す図である。図９Ａには、当該実施形態に係る液晶表示装置１に備えられる４個の画素回路について、後述する通常スキャンモードの画像表示の駆動方法が示されている。
【０１２４】
ここで、４個の画素回路とは、上記した第１及び第２の画素回路に加えて、第１の画素回路に並んで配置される第３の画素回路と、第２の画素回路に並んで配置される第４の画素回路である。例えば、前述した通り、第１及び第２の画素回路が、図２及び図３の上から１行目の左から１番目及び２番目の画素回路である場合、第３及び第４の画素回路は、それぞれ、図２及び図３の上から２行目の左から１番目及び２番目の画素回路である。すなわち、第３の画素回路は、第１の画素回路と図中縦方向に並んで配置されており、第４の画素回路は、第２の画素回路と図中縦方向に並んで配置されている。
【０１２５】
図中上から２行目の左から１番目の画素回路は、奇画素回路であり、第３のスイッチング素子である奇ＴＦＴ２０ｏｄｄと、第３の表示電極である奇画素電極ＰＴｏｄｄを備えている。これら奇ＴＦＴ２０ｏｄｄ及び奇画素電極ＰＴｏｄｄを、それぞれ、ＴＦＴ２０ｎ＋２及び画素電極ＰＴｎ＋２とする。同様に、図中上から２行目の左から２番目の画素回路には、第４のスイッチング素子である偶ＴＦＴ２０ｅｖｅｎと、第４の表示電極である偶画素電極ＰＴｅｖｅｎと、を備えている。これら偶ＴＦＴ２０ｅｖｅｎ及び偶画素電極ＰＴｅｖｅｎを、それぞれ、ＴＦＴ２０ｎ＋３及び画素電極ＰＴｎ＋３とする。また、図２及び図３に示す通り、第１及び第２の画素回路と同様に、ＴＦＴ２０ｎ＋２のゲート電極には、第３のゲート配線である走査信号線Ｇｎ＋２が、ＴＦＴ２０ｎ＋３のゲート電極には、第４のゲート配線である走査信号線Ｇｎ＋３が、それぞれ接続されている。
【０１２６】
図１３に示す従来技術に係る駆動方法により、制御回路は、図１２に示す表示領域の図中上から順に並ぶ走査信号線に対して、図中上から順に、ハイ電圧を印加し、走査信号線がハイ電圧となっている期間、その走査線信号に接続される画素回路の表示データに応じて、表示制御電圧を、接続されるデータ信号線に印加するのが一般的である。このように、表示領域の上から下方向に、画素回路の表示データを書き込む駆動方法を、便宜上、通常スキャンモードとする。これに対して、例えば、通常スキャンモードで表示している画像を、上下反転して表示する場合には、通常スキャンモードの書き込む駆動方法とは逆方向に、すなわち、表示領域の下から上方向に、画素回路の表示データを書き込む駆動方法を、逆スキャンモードとする。
【０１２７】
当該実施形態に係る液晶表示装置１において、通常スキャンモードによる画像表示を行う際には、制御回路１１は、図２及び図３に示す表示領域の図中上から順に並ぶ走査信号線Ｇｎに対して、図中上から順に、ハイ電圧を印加する。厳密に言えば、図９Ａに示す通り、第１の書込み期間に、制御回路１１は、２本の走査信号線Ｇｎ，Ｇｎ＋１にともにハイ電圧を印加し、２個の画素電極ＰＴｎ，ＰＴｎ＋１に対して、第１の画素回路の表示データに応じて、表示制御電圧を供給する。そして、第２の書込み期間に、制御回路１１は、走査信号線Ｇｎ＋１のみハイ電圧に維持し、画素電極ＰＴｎ＋１に対して、第２の画素回路の表示データに応じて、表示制御電圧を供給する。
【０１２８】
第１及び第２の書込み期間に、制御回路１１が第１及び第２の画素回路に対して施す駆動方法と同様の駆動方法を、第２の書込み期間に続く第３及び第４の書込み期間に、制御回路１１が第３及び第４の画素回路に対して施す。すなわち、第３の書込み期間に、制御回路１１は、２本の走査信号線Ｇｎ＋２，Ｇｎ＋３にともにハイ電圧を印加し、２個の画素電極ＰＴｎ＋２，ＰＴｎ＋３に対して、第３の画素回路の表示データに応じて、表示制御電圧を供給する。そして、第４の書込み期間に、制御回路１１は、走査信号線Ｇｎ＋３のみハイ電圧に維持し、画素電極ＰＴｎ＋４に対して、第４の画素回路の表示データに応じて、表示制御電圧を供給する。
【０１２９】
図９Ａに示す駆動方法を施すことにより、第１の表示電極である画素電極ＰＴｎ及び第３の表示電極である画素電極ＰＴｎ＋３それぞれの電位に生じる異常変化が抑制されるが、抑制されていても、なお、異常変化が残存している場合、人間の目に表示異常として認識されてしまう。
【０１３０】
図９Ｂは、当該実施形態に係る液晶表示装置１の駆動方法の一部を表す図である。図９Ｂには、図９Ａとは異なり、当該実施形態に係る液晶表示装置１に備えられる４個の画素回路について、逆スキャンモードの画像表示の駆動方法が示されている。
【０１３１】
すなわち、表示領域の下から上方向に、以下、画素回路の表示データが以下のように書き込まれる。まず、第５及び第６の書込み期間に、上記第３及び第４の書込み期間に、制御回路１１が第３及び第４の画素回路に対して行う駆動を、制御回路１１が第３及び第４の画素回路に対して施す。第６の書込み期間に続く、第７及び第８の書込み期間に、上記第１及び第２の書込み期間に、制御回路１１が第１及び第２の画素回路に対して行う駆動を、制御回路１１が第１及び第２の画素回路に対して施す。
【０１３２】
図９Ｂに示す駆動方法を施すことにより、図９Ａに示す駆動方法を施す場合と同じく、第１の表示電極である画素電極ＰＴｎ及び第３の表示電極である画素電極ＰＴｎ＋３それぞれの電位に生じる異常変化が抑制されるが、抑制されていても、なお、異常変化が残存している場合、人間の目に表示異常として認識されてしまう。
【０１３３】
実際には、画像表示を行う際には、例えば６０Ｈｚといった短い周期毎に、制御回路１１は、画面（フレーム）全体に位置する複数の画素回路に表示データの書き込みを行っている。すなわち、制御回路１１は、通常スキャンモードの画像表示においては、図９Ａに示す駆動方法を、逆スキャンモードの画像表示においては、図９Ｂに示す駆動方法を、第１乃至第４の画素回路に対して繰り返し施している。
【０１３４】
それゆえ、当該実施形態に係る液晶表示装置１の制御回路１１は、通常スキャンモードの画像表示の際には、図９Ａに示す駆動方法を、逆スキャンモードの画像表示の際には、図９Ｂに示す駆動方法を、第１乃至第４の画素回路に対して施すことにより、通常（逆）スキャンモードから逆（通常）スキャンモードへの切り替えの際に、同じ画素電極ＰＴの電位に、同様の異常変化が残存することとなる。その結果、同じ画素回路に対して表示異常を維持することが出来る。
【０１３５】
第２の実施形態において説明したように、６０Ｈｚといった短い周期で繰り返される表示異常の変化については、人間の目には認識されない。しかし、当該実施形態のように、通常（逆）スキャンモードの画像表示を長時間行った後に、逆（通常）スキャンモードの画像表示に切り替え、逆（通常）スキャンモードの画像表示を、その後行う場合、同じ画素回路に対して表示異常を維持した方が、人間の目にあまり認識されない。
すなわち、第１の表示電極の電位に生じる異常変化が残存し、第１の実施形態に係る表示装置において、系統的に生じるならば、たとえば、縦すじなどの表示異常となる場合であっても、当該実施形態に係る表示装置においては、通常（逆）スキャンモードの画像表示を長時間行い、縦すじなどの表示異常に人間の目が慣れた後、逆（通常）スキャンモードの画像表示へ切り替えた際に、その慣れた表示異常が維持されることにより、人間の目にはあまり認識されずに済む。
【０１３６】
当該実施形態に対する比較例として、通常スキャンモードの画像表示の際、図９Ａに示す駆動方法を、逆スキャンモードの画像表示の際に、図９Ｄに示す駆動方法を施す場合を考える。図９Ｄに示す駆動方法は、図９Ａに示す４本の走査信号線Ｇｎ，Ｇｎ＋１，Ｇｎ＋２，Ｇｎ＋３に対して順に行う駆動を、単に時間反転させて、４本の走査信号線Ｇｎ＋３，Ｇｎ＋２，Ｇｎ＋１，Ｇｎに対して順に施している。逆スキャンモードの画像表示の際に、図９Ｄに示す駆動方法を、制御回路１１が第１乃至第４の画素回路に対して施す場合、第２及び第４の画素回路に表示異常が生じる。それゆえ、当該実施形態に係る駆動方法とは異なり、通常（逆）スキャンモードから逆（通常）スキャンモードへの切り替えの際に、異なる画素回路に対して表示異常が生じ、人間の目にその変化が認識されてしまうこととなる。
【０１３７】
［第４の実施形態］
本発明の第４の実施形態に係る表示装置は、ＩＰＳ方式のうちの一つの方式による液晶表示装置１であって、第１の実施形態に係る液晶表示装置１と、基本的な構成は同じである。当該実施形態に係る液晶表示装置１と、第１の実施形態に係る液晶表示装置１の主な違いは、その駆動方法にある。当該実施形態に係る液晶表示装置１の駆動方法は、第２及び第３の実施形態に係る駆動方法を組み合わせたものである。
【０１３８】
図９Ｃは、当該実施形態に係る液晶表示装置１の駆動方法の一部を表す図である。図９Ｃには、当該実施形態に係る液晶表示装置１に備えられる４個の画素回路について、通常スキャンモードの画像表示の駆動方法の一部が示されている。
【０１３９】
図９Ｃに示す駆動方法を、制御回路１１が第１乃至第４の画素回路に対して施す場合、第２及び第４の画素回路に表示異常が生じる。よって、通常スキャンモードの画像表示の際に、制御回路１１は、図９Ａ及び図９Ｃに示す駆動方法を、第１乃至第４の画素回路に対して、画面（フレーム）毎に、繰り返し施す。これにより、第２の実施形態に係る駆動方法と同様に、第１及び第３の画素回路と、第２及び第４の画素回路との間で、表示異常が交互に繰り返すこととなり、表示異常が時間平均され、表示異常が人間の目に認識されるのが抑制される。これに対して、逆スキャンモードの画像表示の際に、制御回路１１は、図９Ｂ及び図９Ｄに示す駆動方法を、第１乃至第４の画素回路に対して、画面（フレーム）毎に、繰り返し施す。これにより、同様に、表示異常が人間の目に認識されるのが抑制される。
【０１４０】
しかし、抑制されて、なお、表示異常が人間の目に認識される場合がある。にもかかわらず、通常（逆）スキャンモードの画像表示から、逆（通常）スキャンモードの画像表示に切り替える際にも、残存する表示異常のパターンが維持されることとなり、人間の目にはあまり認識されないこととなる。
【０１４１】
ここでは、通常スキャンモードの画像表示において、図９Ａ及び図９Ｃに示す駆動方法を、画面（フレーム）毎に繰り返す場合について説明したが、複数の画面（フレーム）毎に繰り返されてもよいし、図９Ａに示す駆動によって表示される画面（フレーム）の数と、図９Ｃに示す駆動方法によって表示される画面（フレーム）の数が、必ずしも一致していなくともよいのは、第２の実施形態に係る駆動方法と同様である。さらに、逆スキャンモードの画像表示における図９Ｂ及び図９Ｄに示す駆動方法についても、同様である。
【０１４２】
［第５の実施形態］
本発明の第５の実施形態に係る表示装置は、ＩＰＳ方式のうちの一つの方式による液晶表示装置１であって、第１の実施形態に係る液晶表示装置１と、基本的な構成は同じである。当該実施形態に係る液晶表示装置１と、第１の実施形態に係る液晶表示装置１の主な違いは、その駆動方法にある。
【０１４３】
第１の実施形態に係る液晶表示装置１において説明した通り、共通電極ＣＴに基準電位が供給される。基準電位が、周期的に、正電位と負電位との２電位を交互に繰り返す、いわゆる交流駆動がなされる。データ信号線Ｄｎと共通電極ＣＴは、絶縁膜４３などを介して互いに平面的に重なり合う部分を有しているので、それが寄生容量となり、データ信号線Ｄｎと共通電極ＣＴにはカップリングが生じる。共通電極ＣＴの電位が変化するタイミングに応じて、そのカップリングにより、データ信号線Ｄｎの電位が変化することとなる。それにより、データ信号線Ｄｎなどの配線の電位を所定の電位に維持する必要がある場合に、たとえ、制御回路１１が、対応するデータ信号線Ｄｎへの出力端子の電位を、所定の電位となるように制御していたとしても、対応するデータ信号線Ｄｎのうち、制御回路１１の出力端子から離れている箇所の電位は、カップリングにより変化する。
【０１４４】
図１０Ａは、当該実施形態に係る液晶表示装置１の駆動方法を表す図である。図１０Ａには、当該実施形態に係る液晶表示装置１に備えられる２個の画素回路について示されており、２個の画素回路とは、図５と同様に、第１の画素回路及び第２の画素回路である。
【０１４５】
図１０Ａには、上から順に、共通電極ＣＴ、制御回路１１のデータ信号線Ｄｎへの出力端子、走査信号線Ｇｎ、走査信号線Ｇｎ＋１、第１及び第２の画素回路付近のデータ信号線Ｄｎ、それぞれの電位の時間変化が示されている。
【０１４６】
図１０Ａには、理解を簡単とするために、制御回路１１がデータ信号線Ｄｎを介して、第１及び第２の画素回路の表示データは等しく、それゆえ、制御回路１１が供給するべき表示制御電圧は図に示す時間すべてに亘って一定である場合であり、共通電極ＣＴが変化してもデータ信号線Ｄｎに印加すべき電位は図に示す時間すべてに亘って一定である場合について示している。すなわち、表示データが中間階調となっている場合である。
【０１４７】
第１及び第２の画素回路の表示データが中間階調であり、制御回路１１がデータ信号線Ｄｎに印加すべき電位は、共通電極ＣＴが変化しても一定であるにも関わらず、図１０Ａに示す通り、制御回路１１がデータ信号線Ｄｎに印加する電位、すなわち、制御回路１１のデータ信号線Ｄｎへの出力端子の電位は、共通電極ＣＴの電位が変化するタイミングに応じて、変化している。すなわち、共通電極ＣＴの電位が正電位から負電位に変化するタイミングに応じて、制御回路１１のデータ信号線Ｄｎへの出力端子の電位は、第１の画素回路の表示データに対応する電位より高くなっており、反対に、共通電極ＣＴの電位が負電位から正電位に変化するタイミングに応じて、制御回路１１のデータ信号線Ｄｎへの出力端子の電位は、第１の画素回路の表示データに対応する電位より低くなっている。
【０１４８】
図１０Ａに示す通り、走査信号線Ｇｎ，Ｇｎ＋１の電位は、図５と同様に変化している。すなわち、共通電極ＣＴの電位が正電位から負電位に変化し、第１書込み期間に、制御回路１１は、データ信号線Ｄｎを介して、画素電極ＰＴｎ及び画素電極ＰＴｎ＋１に、表示制御電圧を供給している。
【０１４９】
図１０Ａに破線で表される曲線は、制御回路１１のデータ信号線Ｄｎへの出力端子の電位が一定である場合における、第１及び第２の画素回路付近のデータ信号線Ｄｎの電位を、比較のために表している。
【０１５０】
前述の通り、第１及び第２の画素回路にそれぞれ備えられる共通電極ＣＴの電位がともに正（負）電位から負（正）電位に変化するタイミングに応じて、第１及び第２の画素回路付近のデータ信号線Ｄｎの電位は降下（上昇）する。それにより、データ信号線Ｄｎを、制御回路１１から第１及び第２の画素回路付近の方へ（第１及び第２の画素回路付近から制御回路１１の方へ）、電流が流れ、第１及び第２の画素回路付近のデータ信号線Ｄｎの電位は上昇（降下）する。第１書込み期間に、走査信号線Ｇｎ，Ｇｎ＋１がハイ電圧に変化し、データ信号線Ｄｎに印加された表示制御電圧が、オン状態となるＴＦＴ２０ｎ，２０ｎ＋１をそれぞれ介して、画素電極ＰＴｎ，ＰＴｎ＋１にそれぞれ供給される。
【０１５１】
当該実施形態に係る液晶表示装置１において、共通電極ＣＴの電位が正（負）電位から負（正）電位に変化するタイミングに応じて、所定の期間、制御回路１１がデータ信号線Ｄｎに印加する電圧は、第１の画素回路の表示データに対応する表示制御電圧より正（負）電圧となっている。これにより、当該表示制御電圧が、第１の画素回路の表示データに対応する表示制御電圧と等しい場合と比較して、第１及び第２の画素回路付近のデータ信号線Ｄｎの電位が、より早く、第１の画素回路の表示データに対応する所望の電位に近づいている。図１０Ａには、理解を簡単にするために、表示データが中間階調の場合について示されているが、表示データが中間階調と異なる場合であっても、本発明が適用されるのは言うまでもない。また、上記所定の期間をどのぐらいの長さとするか、また、第１の画素データに対する表示制御電圧よりどのぐらい高い（低い）電圧とするかについては、画素電極ＰＴと共通電極ＣＴとの間の容量（容量Ｃｓｔ）の大きさや、データ信号線Ｄｎの内部抵抗、制御回路１１の性能などを鑑みて、決定すればよい。
【０１５２】
その結果、第１書込み期間に、データ信号線Ｄｎに印加された表示制御電圧が、オンされたＴＦＴ２０ｎ，２０ｎ＋１をそれぞれ介して、画素電極ＰＴｎ，ＰＴｎ＋１にそれぞれ供給されるときに、画素電極ＰＴｎ，ＰＴｎ＋１の電位をより早く所望の電位に収束させることが可能となる。
【０１５３】
よって、走査信号線Ｇｎをハイ電圧にして、画素電極ＰＴに表示制御電圧を供給する期間である書込み期間が従来技術に係る書込み期間と等しい場合は、画素電極ＰＴの電位をより安定的に、所望の電位に収束させることが可能となり、表示品質を向上することが出来る。また、従来技術に係る画素電極ＰＴの電位と同じ程度の精度で収束させればよい場合は、書込み期間を短くすることが出来るので、表示パネルの高精細化が可能である。
【０１５４】
前述の通り、図２に示す表示パネルの表示領域の構造だと、図１２に示す表示パネルの構造と比較して、データ信号配線の数を半分にすることが可能である。その反面、図１２に示す表示パネルと同じ期間で、１画面（フレーム）を表示しようとすると、図１２に示す１個の画素電極ＰＴに、表示制御電圧を供給する時間に、図２に示す２個の画素電極ＰＴに、表示制御電圧を供給することとなる。それゆえ、画素電極ＰＴの電位をより早く所望の電位に収束することが出来る当該実施形態に発明は、より高い効果が得られる。また、図７Ａに示すソーストップＩＰＳ方式の液晶表示装置１と比較して、図７Ｂに示すコモントップＩＰＳ方式の液晶表示装置１は、一般に、画素電極ＰＴと共通電極ＣＴの距離が短くなるので、画素電極ＰＴと共通電極ＣＴとの間の容量が大きくなる。それゆえ、コモントップＩＰＳ方式の液晶表示装置１では、画素電極ＰＴの電位を所望の電位に収束するまでに時間を要することとなるが、当該実施形態に係る発明を適用することにより、より早く収束することが出来る。
【０１５５】
さらに、当該実施形態に係る液晶表示装置１においては、第１書込み期間に、第１の画素回路の画素電極ＰＴｎのみならず、第２の画素回路の画素電極ＰＴｎ＋１にも、制御回路１１は、データ信号線Ｄｎを介して、表示制御電圧を供給する。それゆえ、図１３に示す従来技術に係る駆動方法と比較して、第１書込み期間における制御回路１１の負荷は高くなる。すなわち、第１及び第２の画素回路付近のデータ信号線Ｄｎを所望の電位に維持するのはより困難となる。しかし、制御回路１１が、図１０Ａに示すように駆動することにより、第１及び第２の画素回路付近のデータ信号線Ｄｎの電位をより安定的に制御することが出来ている。
【０１５６】
当該実施形態に係る発明は、基準電位が変化する際に生じるデータ信号線Ｄｎの電位の異常変化を抑制することにより、さらに表示品質が向上する表示装置が実現する。基準電位が変化する機会が多いほど、当該発明の効果はより高まる。それゆえ、基準電位がライン反転駆動している場合に、データ信号線Ｄｎの電位が変動する機会が多いので、本発明の効果がより高まる。しかし、基準電位がフレーム反転駆動している場合にも、フレーム全体の基準電位が正（負）電位から負（正）電位に変化するタイミングに応じて、当該実施形態に係る発明を適用すればよい。その他の駆動であっても、基準電位が正（負）電位から負（正）電位に変化する場合には、当該実施形態に係る発明は適用出来る。
【０１５７】
以上、本発明の実施形態に係る表示装置について、説明した。本発明の特徴は、表示制御電圧供給手段による駆動方法が、従来技術と異なっている。すなわち、本発明に係る表示装置を製造する際に、プロセス変更など製品設計の制限を増やすことなく、本発明の課題を解決することが出来ている。
【０１５８】
本発明の実施形態に係る表示装置について、上記では、ＩＰＳ方式の液晶表示装置について説明しているが、本発明は、ＩＰＳ方式の他の方式やＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、他の表示装置であってもよい。図１１は、本発明の他の実施形態に係る液晶表示装置１のＴＦＴ基板１０２の等価回路を示す図である。当該液晶表示装置１は、ＶＡ方式及びＴＮ方式の液晶表示装置であり、ＶＡ方式及びＴＮ方式の場合には、共通電極ＣＴ（図示せず）がＴＦＴ基板１０２と対向するフィルタ基板１０１に設けられており、画素電極ＰＴが平面形状をしている。
【０１５９】
なお、図１０Ｂは、本発明の関連技術に係る液晶表示装置の駆動方法を表す図である。図１０Ｂには、図１０Ａに示す液晶表示装置１と基本的な構成は同じであるが、駆動方法が以下の点で異なっている。
【０１６０】
図１０Ｂには、図１０Ａと同様に、上から順に、共通電極ＣＴ、制御回路１１のデータ信号線Ｄｎへの出力端子、走査信号線Ｇｎ、走査信号線Ｇｎ＋１、第１及び第２の画素回路付近のデータ信号線Ｄｎ、それぞれの電位の時間変化が示されている。図１０Ａの駆動方法と異なり、図１０Ｂにおいて、走査信号線Ｇｎ，Ｇｎ＋１は、順に、ハイ電圧になっており、図１３に示す従来技術に係る駆動方法と同じである。
【０１６１】
図１０Ａに示す場合と同様に、基準電位が変化するタイミングにおいて発生するデータ信号線Ｄｎの電位の変化を抑制し、対応する表示電極の電位をより早く所望の電位に収束させることが可能となる。
【符号の説明】
【０１６２】
１  液晶表示装置、１０  コネクタ、１１  制御回路、１２  データ信号駆動回路、１３  走査信号駆動回路、１４  基準電圧供給回路、２０  ＴＦＴ、２０ｅｖｅｎ  偶ＴＦＴ、２０ｏｄｄ  奇ＴＦＴ、３０  ゲート電極膜、３１  ドレイン電極膜、３２  ソース電極膜、３５  コンタクト穴、３６  シリコン半導体膜、４０  透明基板、４１  ゲート絶縁膜、４３，４４，４５，４６  絶縁膜、１０１  フィルタ基板、１０２  ＴＦＴ基板、１０３  バックライト、Ｃｇｓ，Ｃｓｓ  寄生容量、ＣＬ  基準電圧線、ＣＴ  共通電極、Ｄｎ  データ信号線、Ｇｎ，Ｇｎ＋１，Ｇｎ＋２，Ｇｎ＋３  走査信号線、ＰＴ  画素電極、ＰＴｅｖｅｎ  偶画素電極、ＰＴｏｄｄ  奇画素電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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