(57)【要約】【課題】レギュレータ回路の検査用端子と他の機能端子との兼用を可能とする。【解決手段】負荷電流印加回路は、スイッチ経路選択信号に基づいて負荷電流印加端子から負荷回路に検査用負荷電流を印加する。レギュレータ回路駆動用回路は、複数のスイッチ回路を備え、ゲート制御信号に基づいて負荷回路に供給する電流量を制御する。差動増幅器は、レギュレータ回路駆動用回路から出力される負荷電源電圧と、基準電圧とを比較する。ゲート制御信号選択回路は、差動増幅器の出力に基づいて、負荷電源電圧が所定の電圧になるようにゲート制御信号を生成してレギュレータ回路駆動用回路に出力する。検査するとき、ゲート制御信号選択回路は、複数のスイッチ回路のうちの所定のスイッチ回路を差動増幅器の出力に基づいて動作させ、他のスイッチ回路をオフ状態にするゲート制御信号を出力する。【選択図】図２
2011220883.tif 000002
【特許請求の範囲】
【請求項１】
検査用負荷電流を外部から印加する負荷電流印加端子と、
スイッチ経路選択信号に基づいて前記負荷電流印加端子から負荷回路に前記検査用負荷電流を印加する負荷電流印加回路と、
前記負荷回路に供給する負荷電源電圧と所定の判定電圧とを比較して比較結果を出力する出力電圧判定回路と、
複数のスイッチ回路を備え、ゲート制御信号に基づいて前記負荷回路に供給する電流量を制御するレギュレータ回路駆動用回路と、
前記レギュレータ回路駆動用回路から出力される前記負荷電源電圧と、基準電圧とを比較する差動増幅器と、
前記差動増幅器の出力に基づいて、前記負荷電源電圧が所定の電圧になるように前記ゲート制御信号を生成して前記レギュレータ回路駆動用回路に出力するゲート制御信号選択回路と
を具備し、
検査するとき、前記ゲート制御信号選択回路は、前記複数のスイッチ回路のうちの所定のスイッチ回路を前記差動増幅器の出力に基づいて動作させ、他のスイッチ回路をオフ状態にする前記ゲート制御信号を出力する
半導体集積回路装置。
【請求項２】
前記負荷電流印加端子は、スイッチ経路選択信号に基づいて、他の入出力信号を入出力する兼用端子である
請求項１に記載の半導体集積回路装置。
【請求項３】
前記ゲート制御信号選択回路は、前記複数のスイッチ回路の各々に対応するレジスタを備え、
前記レジスタは、検査するときに前記複数のスイッチ回路の各々が前記差動増幅器の出力に基づいて動作するか、オフ状態になるかを設定する情報を格納する
請求項１または請求項２に記載の半導体集積回路装置。
【請求項４】
前記ゲート制御信号選択回路は、外部からＩ／Ｏ兼用端子を介して入力される設定信号に基づいて、前記複数のスイッチ回路の各々が前記差動増幅器の出力に基づいて動作するか、オフ状態になるかを設定する前記ゲート制御信号を出力する
請求項１または請求項２に記載の半導体集積回路装置。
【請求項５】
他の入出力信号の入出力と兼用して、検査用負荷電流を外部から印加する負荷電流印加端子を備える半導体集積回路装置の電源回路を検査する検査方法であって、
スイッチ経路選択信号に基づいて前記負荷電流印加端子から負荷回路に前記検査用負荷電流を印加するステップと、
前記負荷電源電圧と所定の判定電圧とを比較して比較結果を出力するステップと、
複数のスイッチ回路を備えるレギュレータ回路駆動用回路において、ゲート制御信号に基づいて前記複数のスイッチ回路を制御して前記負荷回路に供給する電流量を制御するステップと、
前記負荷電源電圧と、基準電圧とを比較するステップと、
前記基準電圧との比較結果に基づいて、前記負荷電源電圧が所定の電圧になるように前記ゲート制御信号を生成するステップと
を具備し、
前記ゲート制御信号を生成するステップは、検査するとき、前記複数のスイッチ回路のうちの所定のスイッチ回路を前記差動増幅器の出力に基づいて動作させ、他のスイッチ回路をオフ状態にする前記ゲート制御信号を生成するステップを備える
半導体集積回路装置の検査方法。
【請求項６】
請求項５に記載の半導体集積回路装置の検査方法において、
前記複数のスイッチ回路のうちの第１スイッチ回路を前記差動増幅器の出力に基づいて動作させ、他のスイッチ回路をオフ状態にして前記第１スイッチ回路の動作を良否判定するステップと、
前記第１スイッチ回路の動作を良否判定した結果、動作が良好であるときに、前記他のスイッチ回路のうちの第２スイッチを前記差動増幅器の出力に基づいて動作させ、他のスイッチ回路をオフ状態にして前記第２スイッチ回路の動作を良否判定するステップと
を具備する半導体集積回路装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に半導体集積回路装置に内蔵される電源回路の検査回路および検査方法に関する。
【背景技術】
【０００２】
半導体集積回路の高機能化により、外部端子数が増加傾向にある。特に、Ｉ／Ｏ機能などとして使用する端子（以下機能端子と称す）の追加要求が高まっている。しかし、実際に半導体集積回路が保有可能な外部端子数にはチップサイズやパッケージによって限界があるため、テスト専用の端子や、内部電源専用などに使用している端子（以下専用端子と称す）を削減、または機能端子と兼用化することで対処している。
【０００３】
一方、一般的な電源回路（以下、レギュレータ回路と称す）の検査は、外部端子からレギュレータ回路出力信号に負荷電流を印加し、レギュレータ回路出力信号の電圧を測定する方法が用いられる。このレギュレータ回路検査用の専用端子は、兼用化すると端子周りの回路のインピーダンスにより意図しない電流が流れ、正確に負荷電流を印加することができなくなるため、他の端子との兼用化は不可能である。よって、レギュレータ回路検査用の端子は専用端子とならざるを得ず、結果、機能端子を増やすことが出来なくなってしまう。
【０００４】
ところで、ＬＳＩ出力部の寄生抵抗及び評価治具等の寄生抵抗の影響を受けずにレギュレータ回路を測定する技術が特開２００９−１４０９５７号公報に記載されている。図１は、負荷電流調整回路を含むレギュレータ回路装置の構成を示すブロック図である。レギュレータ回路装置１００では、ＬＳＩ内部において、レギュレータ回路１１０の出力は、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）保護回路１７０を介し、ＬＳＩ内部と外部との接続端子であるパッド（以下、ＰＡＤと称する）１８０で折り返してＥＳＤ保護回路１７０を通り、内部ロジック回路に接続されている。ここで、内部ロジック回路とは、予め設計によって生成されて目的の処理を実行する回路である。
【０００５】
また、レギュレータ回路装置１００では、ＰＡＤ１８０は、外付けの出力安定化容量Ｃ２に接続されている。さらに、負荷電流調整回路１９０は、ＥＳＤ保護回路１７０から内部ロジック回路に接続されている配線の途中に接続されている。また、ＥＳＤ保護回路１７０は、ＭＯＳトランジスタ等の一般的な保護トランジスタで構成されている。ＬＳＩ外部に設置された出力安定化容量Ｃ２は、強負荷電流に対応するための容量であり、ピーク電流を防止する。
【０００６】
ＥＳＤ保護回路１７０及びＰＡＤ１８０を介して折り返された配線から分岐した分岐線Ａに設けられている負荷電流調整回路１９０は、抵抗ラダーとして負荷抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６を直列に接続した回路を構成している。また、ｎｏｄｅ７とＶＳＳ、ｎｏｄｅ８とＶＳＳ、ｎｏｄｅ９とＶＳＳ、ｎｏｄｅ１０とＶＳＳのそれぞれの間にＮ型ＭＯＳトランジスタＮ７、Ｎ８、Ｎ９、Ｎ１０がスイッチング素子として挿入されている。
【０００７】
内部ロジック電源用のレギュレータ回路１１０は、内部ロジック回路が動くことによる電流負荷に対し、所定の電圧以上の出力電圧を出力し続けなければならない。そこで、内部ロジック回路へ動作電源電流を擬似的にテスタから入力し、レギュレータ回路１１０の出力電圧レベルを測定し、負荷電流に対する出力電圧の安定性がテストされる（電流負荷変動テスト）。
【０００８】
電流負荷変動テストは、電流印加電圧測定するためにテスタ側から電流を引き込んでＤＣテストする。そして、テスタにより印加された（引き込まれた）電流で電圧変動した出力電圧が安定するまで所定時間待って良否判定が行われる。
【０００９】
一般的にレギュレータ回路の検査用端子と他の機能端子を兼用化する場合、各機能を切り替えるスイッチ回路を追加する必要がある。図１に示される回路の場合は、ＰＡＤ１８０とレギュレータ回路１１０の間に入れる必要がある。レギュレータ回路の検査とは、電流が印加された状態でレギュレータ回路の出力信号の電圧を測定するために半導体検査装置から検査用端子に電流を引き込んでＤＣ検査を行うことである。しかし、検査用端子と機能端子とを兼用する兼用端子から負荷電流を印加すると、追加したスイッチ回路のインピーダンスによってスイッチ回路の両端で電位差が発生する。そのため、レギュレータ回路に対して電位差を考慮した負荷電流を印加する必要がある。また、スイッチ回路の両端の電位差が大きくなった場合、端子周りの回路（例えばＥＳＤ保護回路１７０）を介して意図しない電流経路によって、検査に必要な電流を印加することができないこともある。
【００１０】
このように、レギュレータ回路は、外部端子からレギュレータ回路出力信号に負荷電流を印加してレギュレータ回路の出力電圧を測定する検査を実施する際に、検査用端子を他の端子と兼用することができない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１４０９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、レギュレータ回路の検査用端子と他の機能端子との兼用を可能とする半導体集積回路装置および半導体集積回路装置の検査方法を提供する。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明の観点では、半導体集積回路装置は、負荷電流印加端子（７）と、負荷電流印加回路（４）と、出力電圧判定回路（３）と、レギュレータ回路駆動用回路（２）と、差動増幅器（５）と、ゲート制御信号選択回路（１／１７）とを具備する。負荷電流印加端子（７）は、検査用負荷電流を外部から印加する。負荷電流印加回路（４）は、スイッチ経路選択信号（Ｔ４）に基づいて負荷電流印加端子（７）から負荷回路（６）に検査用負荷電流を印加する。出力電圧判定回路（３）は、負荷回路（６）に供給する負荷電源電圧（Ｔ５）と所定の判定電圧とを比較して比較結果を出力する。レギュレータ回路駆動用回路（２）は、複数のスイッチ回路（Ｋ１、Ｋ２）を備え、ゲート制御信号（Ｔ１、Ｔ２）に基づいて負荷回路（６）に供給する電流量を制御する。差動増幅器（５）は、レギュレータ回路駆動用回路（２）から出力される負荷電源電圧（Ｔ５）と、基準電圧とを比較する。ゲート制御信号選択回路（１／１７）は、差動増幅器（５）の出力に基づいて、負荷電源電圧（Ｔ５）が所定の電圧になるようにゲート制御信号（Ｔ１、Ｔ２）を生成してレギュレータ回路駆動用回路（２）に出力する。検査するとき、ゲート制御信号選択回路（１／１７）は、複数のスイッチ回路のうちの所定のスイッチ回路（Ｋ１）を差動増幅器（５）の出力に基づいて動作させ、他のスイッチ回路（Ｋ２）をオフ状態にするゲート制御信号（Ｔ１、Ｔ２）を出力する。
【００１５】
本発明の他の観点では、半導体集積回路装置の検査方法は、他の入出力信号の入出力と兼用して、検査用負荷電流を外部から印加する負荷電流印加端子（７）を備える半導体集積回路装置の電源回路を検査する検査方法であり、検査用負荷電流を印加するステップと、比較結果を出力するステップと、電流量を制御するステップと、基準電圧と比較するステップと、ゲート制御信号（Ｔ１、Ｔ２）を生成するステップとを具備する。検査用負荷電流を印加するステップでは、スイッチ経路選択信号（Ｔ４）に基づいて、負荷電流印加端子（７）から負荷回路（６）に検査用負荷電流が印加される。比較結果を出力するステップでは、負荷電源電圧（Ｔ５）と所定の判定電圧とを比較して比較結果が出力される。電流量を制御するステップでは、複数のスイッチ回路（Ｋ１、Ｋ２）を備えるレギュレータ回路駆動用回路（２）において、ゲート制御信号（Ｔ１、Ｔ２）に基づいて、複数のスイッチ回路（Ｋ１、Ｋ２）を制御して負荷回路（６）に供給する電流量が制御される。基準電圧と比較するステップでは、負荷電源電圧（Ｔ５）と、基準電圧とが比較される。ゲート制御信号（Ｔ１、Ｔ２）を生成するステップでは、基準電圧との比較結果に基づいて、負荷電源電圧（Ｔ５）が所定の電圧になるようにゲート制御信号（Ｔ１、Ｔ２）が生成される。ゲート制御信号（Ｔ１、Ｔ２）を生成するステップは、検査するとき、複数のスイッチ回路（Ｋ１、Ｋ２）のうちの所定のスイッチ回路（Ｋ１）を差動増幅器（５）の出力に基づいて動作させ、他のスイッチ回路（Ｋ２）をオフ状態にするゲート制御信号（Ｔ１、Ｔ２）を生成するステップを備える。
【発明の効果】
【００１６】
本発明によれば、レギュレータ回路の検査用端子と他の機能端子との兼用を可能とする半導体集積回路装置および半導体集積回路装置の検査方法を提供することができる。兼用することにより、端子数を削減することができる。
【図面の簡単な説明】
【００１７】
【図１】負荷電流調整回路を含むレギュレータ回路装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係る半導体集積回路装置の構成を示す図である。
【図３】ゲート制御信号選択回路の構成を示す図である。
【図４】レギュレータ駆動用回路の構成を示す図である。
【図５】負荷電流印加回路の構成を示す図である。
【図６】出力判定回路の構成を示す図である。
【図７】本発明の実施の形態に係る検査方法を説明するフローチャートである。
【図８】本発明の第２の実施の形態に係る半導体集積回路装置の構成を示す図である。
【図９】第２の実施の形態に係るゲート制御信号選択回路の構成を示す図である。
【発明を実施するための形態】
【００１８】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る電源回路Ａ１を備える半導体集積回路装置の構成を示すブロック図である。第１の実施の形態では、レギュレータ駆動用回路の分割数を２段構成にしたもので説明するが、同様にｎ段構成にすることも可能である。
【００１９】
半導体集積回路装置は、信号処理を行う複数の回路ブロックを備える内部回路６と、内部回路６に電源電圧を供給する電源回路Ａ１とを具備する。電源回路Ａ１は、差動増幅器５と、ゲート制御信号選択回路１と、レギュレータ駆動用回路２と、負荷電流印加回路４と、出力電圧判定回路３とを備える。
【００２０】
差動増幅器５は、レギュレータ回路基準電圧入力信号Ｔ３とレギュレータ回路出力信号Ｔ５を入力とする。ゲート制御信号選択回路１は、差動増幅器５から出力される信号を入力としゲート制御信号Ｔ１とゲート制御信号Ｔ２を出力する。レギュレータ駆動用回路２は、ゲート制御信号Ｔ１とゲート制御信号Ｔ２とを入力とし、レギュレータ回路出力信号Ｔ５を出力する。負荷電流印加回路４は、スイッチ経路選択信号Ｔ４を許可信号として入力し、Ｉ／Ｏ兼用端子７からレギュレータ回路出力信号Ｔ５へ負荷電流を供給する。出力電圧判定回路３は、許可信号としてスイッチ経路選択信号Ｔ４を入力し、Ｉ／Ｏ兼用端子８から判定電圧信号Ｔ６を入力し、レギュレータ駆動用回路２からレギュレータ回路出力信号Ｔ５を入力し、Ｉ／Ｏ兼用端子９に比較結果信号Ｔ７を出力する。内部回路６は、レギュレータ回路出力信号Ｔ５と接地電圧ＧＮＤの間に構成されて電源が供給される。
【００２１】
図３は、ゲート制御信号選択回路１の構成を示す回路図である。ゲート制御信号選択回路１は、レジスタ回路１０、１１と、スイッチ回路Ｋ１、Ｋ２とを備える。スイッチ回路Ｋ１は、レジスタ回路１０の出力に基づいて、ゲート制御信号Ｔ１をノードＯ１から出力する。スイッチ回路Ｋ２は、レジスタ回路１１の出力に基づいて、ゲート制御信号Ｔ２をノードＯ２から出力する。ゲート制御信号選択回路１は、ノードＩ３から取り込む差動増幅器５の出力と、レジスタ回路１０、１１に設定される値とに基づいて、ゲート制御信号Ｔ１、Ｔ２をノードＯ１、Ｏ２から出力する。
【００２２】
スイッチ回路Ｋ１は、Ｐ型トランジスタＭＰ１、ＭＰ２、Ｎ型トランジスタＭＮ１、インバータ回路１２を備える。Ｐ型トランジスタＭＰ１とＮ型トランジスタＭＮ１とは、ノードＩ３とノードＯ１との間に並列に接続され、レジスタ回路１０の出力がトランジスタＭＮ１のゲートには直接、トランジスタＭＰ１のゲートにはインバータ１２を介して供給される。さらに、ノードＯ１と電源電圧ＶＤＤとの間にＰ型トランジスタＭＰ２が接続され、Ｐ型トランジスタＭＰ２のゲートには、レジスタ回路１０の出力が直接供給される。
【００２３】
スイッチ回路Ｋ２は、Ｐ型トランジスタＭＰ３、ＭＰ４、Ｎ型トランジスタＭＮ２、インバータ回路１３を備える。Ｐ型トランジスタＭＰ３とＮ型トランジスタＭＮ２とは、ノードＩ３とノードＯ２との間に並列に接続され、レジスタ回路１１の出力がトランジスタＭＮ２のゲートには直接、トランジスタＭＰ３のゲートにはインバータ１２を介して供給される。さらに、ノードＯ２と電源電圧ＶＤＤとの間にＰ型トランジスタＭＰ４が接続され、Ｐ型トランジスタＭＰ４のゲートには、レジスタ回路１１の出力が直接供給される。
【００２４】
図４は、レギュレータ駆動用回路２の構成を示す回路図である。レギュレータ駆動用回路２は、Ｐ型トランジスタスイッチのゲート幅を任意のｎ個に分割したスイッチ回路を備える。本実施の形態では、２分割すなわちスイッチ回路を２回路有する。コントロールするゲートをｎ分割してスイッチ回路を複数経路に分けることにより、各スイッチ回路の電気的特性を揃えることができる。したがって、レギュレータ駆動用回路２は、電源電圧ＶＤＤとノードＯ３との間に並列に接続されるＰ型トランジスタＭＰ５、ＭＰ６を備える。Ｐ型トランジスタＭＰ５のゲートは、ゲート制御信号Ｔ１が入力されるノードＩ１に接続され、Ｐ型トランジスタＭＰ６のゲートは、ゲート制御信号Ｔ２が入力されるノードＩ２に接続される。レギュレータ駆動用回路２は、ゲート制御信号Ｔ１、Ｔ２に応答してノードＯ３からレギュレータ回路出力信号Ｔ５を出力する。
【００２５】
図５は、負荷電流印加回路４の構成を示す回路図である。負荷電流印加回路４は、ノードＯ５とＩ／Ｏ兼用端子に接続されるノードＩ７との間に並列に接続され、スイッチ回路Ｋ３を形成するＰ型トランジスタＭＰ７およびＮ型トランジスタＭＮ３と、インバータ回路１４とを備える。Ｎ型トランジスタＭＮ３のゲートは、スイッチ経路選択信号Ｔ４が入力されるノードＩ８に直接接続され、Ｐ型トランジスタＭＰ７のゲートは、インバータ回路１４を介して接続される。負荷電流印加回路４は、ノードＩ８から入力されるスイッチ経路選択信号Ｔ４に応答して、レギュレータ回路出力信号Ｔ５をノードＯ５から出力する。
【００２６】
図６は、出力電圧判定回路３の構成を示す回路図である。出力電圧判定回路３は、スイッチ回路Ｋ４、Ｋ５と、コンパレータ１６と、インバータ回路１５とを備える。コンパレータ１６は、ノードＩ４からスイッチ回路Ｋ４を介して入力される判定電圧信号Ｔ６と、ノードＩ５から入力されるレギュレータ回路出力信号Ｔ５とを比較し、スイッチ回路Ｋ５を介してノードＯ４から比較結果信号Ｔ７を出力する。スイッチ回路Ｋ４は、判定電圧信号Ｔ６が入力されるノードＩ４と、コンパレータ１６の正転入力ノードとの間に並列に接続されるＰ型トランジスタＭＰ８とＮ型トランジスタＭＮ４とを備える。Ｎ型トランジスタＭＮ４のゲートには直接、Ｐ型トランジスタＭＰ８のゲートにはインバータ回路１５を介して、ノードＩ６から入力されるスイッチ経路選択信号Ｔ４が印加される。スイッチ回路Ｋ５は、ノードＯ４とコンパレータ１６の出力ノードとの間に並列に接続されるＰ型トランジスタＭＰ９とＮ型トランジスタＭＮ５とを備える。Ｎ型トランジスタＭＮ５のゲートには直接、Ｐ型トランジスタＭＰ９のゲートにはインバータ回路１５を介して、ノードＩ６から入力されるスイッチ経路選択信号Ｔ４が印加される。
【００２７】
本発明の電源回路Ａ１のＤＣ検査時の動作を図２および図３を参照して説明する。
【００２８】
レジスタ回路１０、１１は、外部の半導体検査装置（図示せず）から入力される検査パタンに基づいて、所定の論理レベルに設定される。したがって、スイッチ回路Ｋ１、Ｋ２は、入力された検査パタンに対応する信号選択が行われる。ここでは、以下、電圧値が電源電圧レベルを示す場合を“論理レベル１”、電圧値が接地電圧を示す場合を“論理レベル０”と称す。
【００２９】
レジスタ回路１０が“論理レベル１”に設定されている場合、スイッチ回路Ｋ１は、ノードＩ３から入力される差動増幅器５の出力電圧をゲート制御信号Ｔ１としてノードＯ１から出力する。また、レジスタ回路１０が“論理レベル０”に設定されている場合、スイッチ経路Ｋ１は、電源電圧ＶＤＤをノードＯ１からゲート制御信号Ｔ１として出力する。
【００３０】
レジスタ回路１１が“論理レベル０”に設定されている場合、スイッチ回路Ｋ２は、電源電圧ＶＤＤをノードＯ２からゲート制御信号Ｔ２として出力する。レジスタ回路１１が“論理レベル１”に設定されている場合、スイッチ回路Ｋ２は、ノードＩ３から入力される差動増幅器５の出力電圧をゲート制御信号Ｔ２としてノードＯ２から出力する。
【００３１】
レギュレータ駆動用回路２は、ノードＩ１、Ｉ２から入力されるゲート制御信号Ｔ１、Ｔ２に基づいて、Ｐ型トランジスタＭＰ５、ＭＰ６によって電源電圧ＶＤＤを降圧したレギュレータ回路出力信号Ｔ５をノードＯ３から供給する。したがって、ゲート制御信号選択回路１のスイッチ回路Ｋ１、Ｋ２が差動増幅器５の出力を選択すると、差動増幅器５が出力する制御信号に基づいて、電源電圧ＶＤＤを降圧した電圧をレギュレータ回路出力信号Ｔ５として出力する。スイッチ回路Ｋ１、Ｋ２が電源電圧ＶＤＤを選択してゲート制御信号Ｔ１、Ｔ２として出力すると、Ｐ型トランジスタＭＰ５、ＭＰ６はオフ状態になって、出力が供給されなくなる。
【００３２】
負荷電流印加回路４では、スイッチ経路選択信号Ｔ４が“論理レベル１”を示す場合は、スイッチ回路Ｋ３は、ノードＩ７から入力されるＩ／Ｏ兼用端子７に印加される信号をレギュレータ回路出力信号Ｔ５として出力する。スイッチ経路選択信号Ｔ４が“論理レベル０”を示す場合は、スイッチ回路Ｋ３は、オフ状態となり、Ｉ／Ｏ兼用端子７は既存のＩ／Ｏ端子機能として使用可能となる。
【００３３】
出力電圧判定回路３では、スイッチ経路選択信号Ｔ４が“論理レベル１”を示す場合、スイッチ回路Ｋ４は、ノードＩ４から入力される判定電圧信号Ｔ６をコンパレータ１６の正転入力ノードに印加する。また、スイッチ回路Ｋ５は、ノードＯ４を介して、コンパレータ１６の出力をＩ／Ｏ兼用端子９に比較結果信号Ｔ７として出力する。スイッチ経路選択信号Ｔ４が“論理レベル０”を示す場合は、スイッチ回路Ｋ４は、オフ状態になり、Ｉ／Ｏ兼用端子８は既存Ｉ／Ｏ端子機能に使用することができる。また、スイッチ回路Ｋ５は、オフ状態になり、Ｉ／Ｏ兼用端子９は既存Ｉ／Ｏ端子機能に使用することができる。
【００３４】
図７は、本発明における検査手順を示すフローチャートである。
【００３５】
検査パタンとして、スイッチ経路選択信号Ｔ４が“論理レベル１”に設定され、Ｉ／Ｏ兼用端子７、８、９は、検査用端子として使用可能な状態となり、検査が開始される（ステップＳ１）。
【００３６】
次に、検査パタンとして、レジスタ回路１０に“論理レベル１”、レジスタ回路１１に“論理レベル０”が設定される。スイッチ回路Ｋ１は、差動増幅器５の出力をゲート制御信号Ｔ１として出力し、スイッチ回路Ｋ２は、電源電圧ＶＤＤをゲート制御信号Ｔ２として出力する。すなわち、ゲート制御信号選択回路１は、第１の検査経路を選択する（ステップＳ２）。
【００３７】
第１の検査経路選択後、Ｉ／Ｏ兼用端子７から負荷電流が印加される（Ｓ３）。この状態で、図示されない外部の試験装置は、Ｉ／Ｏ兼用端子９から出力される比較結果信号Ｔ７を論理判定する（ステップＳ４）。第１の検査経路の測定結果がＦＡＩＬ判定の場合（ステップＳ４−ＦＡＩＬ）、検査不合格とし（ステップＳ８）、検査は終了する（ステップＳ９）。
【００３８】
第１の検査経路の測定結果がＰＡＳＳ判定の場合（ステップＳ４−ＰＡＳＳ）、検査パタンとして、ゲート制御信号選択回路１のレジスタ回路１０に“論理レベル０”、レジスタ回路１１に“論理レベル１”が設定される。スイッチ回路Ｋ１は、電源電圧ＶＤＤをゲート制御信号Ｔ１として出力し、スイッチ回路Ｋ２は、差動増幅器５の出力をゲート制御信号Ｔ２として出力する。なわち、ゲート制御信号選択回路１は、第２の検査経路を選択する（ステップＳ５）。
【００３９】
第２の検査経路選択後、図示されない外部の試験装置は、Ｉ／Ｏ兼用端子９から出力される比較結果信号Ｔ７を論理判定する（ステップＳ６）。第２の検査経路の測定結果がＦＡＩＬ判定の場合（ステップＳ６−ＦＡＩＬ）、検査不合格とし（ステップＳ８）、検査は終了する（ステップＳ９）。
【００４０】
第２の検査経路の測定結果がＰＡＳＳ判定の場合（ステップＳ６−ＰＡＳＳ）、検査合格とし（ステップＳ７）、検査は終了する（ステップＳ９）。
【００４１】
レギュレータ駆動用回路２がスイッチ回路をｎ回路有する場合は、それぞれｎ個の検査経路として検査が実施される。第１の検査経路の測定結果にて良否判定を実施し、第１の検査経路の測定結果にてＰＡＳＳ判定された後に第２の検査経路の良否判定を実施するというように、ｎ個の検査経路に対してｎ回の良否判定を繰り返すこととなる。但し、ｎ回繰り返して良否判定を実施する途中にて、ＦＡＩＬ判定された場合は、次の良否判定へは進まずに検査は終了される。
【００４２】
このように、本発明では、半導体集積回路装置は、Ｐ型トランジスタスイッチのゲート幅を任意のｎ数に分割したレギュレータ駆動用回路と分割されたレギュレータ駆動用回路のゲート信号を選択するゲート制御信号選択回路と、Ｉ／Ｏ兼用端子からレギュレータ回路出力信号に負荷電流を印加する負荷電流印加回路と、レギュレータ回路出力信号とＩ／Ｏ兼用端子から入力する基準電圧信号を比較する出力電圧判定回路と出力電圧判定回路の比較結果信号を出力するＩ／Ｏ兼用端子を有する。任意のゲート幅にｎ分割されたレギュレータ駆動用回路をそれぞれｎ個の検査回路とし、少なくとも第１の検査経路の測定結果にて良否判定を実施する第１のステップと、第１のステップにて良否判定された後に第２の検査経路の良否判定を実施する第２のステップを有する。レギュレータ回路検査で印加する負荷電流を分割することにより電流値を小さくすることができ、端子兼用化に必須となるスイッチ回路のインピーダンスの影響によるスイッチ回路両端の電位差を小さくすることができる。そのため、レギュレータ回路専用端子と既存Ｉ／Ｏ端子との兼用化が可能となる。
【００４３】
（第２の実施の形態）
図８に、本発明の第２の実施の形態に係る電源回路Ａ２を備える半導体集積回路装置のブロック図を示す。電源回路Ａ２は、ゲート制御信号選択回路１７と、Ｉ／Ｏ兼用端子１８と、Ｉ／Ｏ兼用端子１９が第１の実施の形態と異なるが、他の構成は、図２に示される第１の実施の形態と同じである。
【００４４】
図９は、ゲート制御信号選択回路１７の構成を示す回路図である。ゲート制御信号選択回路１７は、第１の実施の形態におけるゲート制御信号選択回路１のレジスタ回路１０、１１の代わりに、ＬＳＩ外部からＩ／Ｏ兼用端子１８、１９から設定入力できるように変更されている。したがって、ゲート制御信号選択回路１７は、レジスタ回路１０、１１の代わりにスイッチ回路Ｋ６、Ｋ７を備える。スイッチ回路Ｋ６、Ｋ７は、Ｉ／Ｏ兼用端子１８、１９からノードＩ９、Ｉ１０を介して入力されるレジスタ回路１０、１１の出力に相当する信号をノードＩ１１に印加されるスイッチ経路選択信号Ｔ４に基づいて制御する。
【００４５】
スイッチ回路Ｋ６は、ノードＩ９とスイッチＫ１の入力ノードとの間に並列に接続されるＰ型トランジスタＭＰ１０とＮ型トランジスタＭＮ６と、電源電圧ＶＤＤとスイッチＫ１の入力ノードとの間にＰ型トランジスタＭＰ１２とを備える。ノードＩ１１に入力されるスイッチ経路選択信号Ｔ４が、Ｎ型トランジスタＭＮ６のゲートには直接印加され、Ｐ型トランジスタＭＰ１０のゲートにはインバータ回路２０を介して印加される。Ｐ型トランジスタＭＰ１２のゲートは、ノードＩ１１に接続される。スイッチ経路選択信号Ｔ４が“論理レベル０”を示す場合、Ｐ型トランジスタＭＰ１２はオン状態になってスイッチ回路Ｋ６の出力を“論理レベル１”に固定する。スイッチ回路Ｋ７は、ノードＩ１０とスイッチ回路Ｋ２との間に並列に接続されるＰ型トランジスタＭＰ１１とＮ型トランジスタＭＮ７と、電源電圧ＶＤＤとスイッチＫ２の入力ノードとの間にＰ型トランジスタＭＰ１３とを備える。ノードＩ１１に入力されるスイッチ経路選択信号Ｔ４が、Ｎ型トランジスタＭＮ７のゲートには直接印加され、Ｐ型トランジスタＭＰ１１のゲートにはインバータ回路２０を介して印加される。Ｐ型トランジスタＭＰ１３のゲートは、ノードＩ１１に接続される。スイッチ経路選択信号Ｔ４が“論理レベル０”を示す場合、Ｐ型トランジスタＭＰ１３はオン状態になってスイッチ回路Ｋ７の出力を“論理レベル１”に固定する。他の構成は図３に示されるゲート信号選択回路１と同様である。
【００４６】
スイッチ経路選択信号Ｔ４が“論理レベル１”の場合、スイッチ回路Ｋ６は、Ｉ／Ｏ兼用端子１８に印加される信号をスイッチ回路Ｋ１に印加し、スイッチ回路Ｋ７は、Ｉ／Ｏ兼用端子１９に印加される信号をスイッチ回路Ｋ２に印加する。スイッチ経路選択信号Ｔ４が“論理レベル０”の場合、スイッチ回路Ｋ６、Ｋ７は、Ｐ型トランジスタＭＰ１２、ＭＰ１３がオン状態となって、信号２１、２２を“論理レベル１”に固定する。したがって、Ｉ／Ｏ兼用端子１８、１９は既存Ｉ／Ｏ端子機能として使用可能となる。これにより、Ｉ／Ｏ兼用端子からゲート信号切り替え信号を電源回路Ａ２に入力して動作を制御することができる。
【００４７】
第２の実施の形態において、検査フローは、スイッチ回路Ｋ１、Ｋ２の切り替え信号をＩ／Ｏ兼用端子１８、１９に検査パタンから入力する。他の検査フローは図７に示される第１の実施の形態における検査フローと同様である。
【００４８】
第２の実施の形態では、ゲート選択信号は、外部から論理レベル信号としてレギュレータ制御信号選択回路１７に与えられる。そのため、切り替え信号入力端子を他の機能端子と兼用化することができる。切り替え信号をＩ／Ｏ兼用端子から直接設定することができるため、切り替え信号を保持するレジスタ回路が不要となり、チップ面積を小さくすることができる。また、レジスタ回路がなくなることにより、複雑なＣＰＵ処理を介さずにゲート選択信号を設定することができるため、ＣＰＵが故障した場合においてもレギュレータ回路検査を行うことができる。
【００４９】
本発明によれば、レギュレータ回路検査で印加する負荷電流をｎ分割することで電流値を小さくすることができ、端子兼用化に必須となるスイッチ回路のインピーダンスの影響によるスイッチ回路両端の電位差を小さくすることができるため、レギュレータ回路専用端子と既存Ｉ／Ｏ端子との兼用化が可能となる。レギュレータ回路専用端子を他の機能端子と兼用化することで端子数の削減ができる。
【００５０】
また、本発明によれば、切り替え信号をＩ／Ｏ兼用端子から直接設定することができるため、レジスタ回路を削除することができ、ＣＰＵ処理を介さずにゲート選択信号を設定することができる。そのためＣＰＵが故障した場合においてもレギュレータ回路検査を行うことができる。
【００５１】
本発明は、電源回路を内蔵する半導体集積回路であって、トランジスタスイッチを任意のゲート幅にｎ分割したレギュレータ駆動用回路と前記レギュレータ駆動用回路のゲート信号を選択するゲート制御信号選択回路と、Ｉ／Ｏ兼用端子からレギュレータ回路出力信号に負荷電流を印加する負荷電流印加回路と、レギュレータ回路出力信号とＩ／Ｏ兼用端子から入力する基準電圧信号を比較する出力電圧判定回路と出力電圧判定回路の比較結果信号を出力するＩ／Ｏ兼用端子を有する。
【００５２】
また、本発明は、電源回路を内蔵する半導体集積回路の検査方法であって、前記任意のゲート幅にｎ分割されたレギュレータ駆動用回路をそれぞれｎ個の検査回路とし、少なくとも第１の検査経路の測定結果にて良否判定を実施する第１のステップと、前記第１のステップにて良品判定された後に第２の検査経路の良否判定を実施する第２のステップを有する。
【００５３】
したがって、レギュレータ回路検査で印加する負荷電流を分割することで電流値を小さくすることができ、端子兼用化に必須となるスイッチ回路のインピーダンスの影響によるスイッチ回路両端の電位差を小さくすることができるため、レギュレータ回路専用端子と既存Ｉ／Ｏ端子との兼用化が可能となる。
【００５４】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００５５】
Ａ１、Ａ２  電源回路
１    ゲート制御信号選択回路
２    レギュレータ駆動用回路
３    出力電圧判定回路
４    負荷電流印加回路
５    差動増幅器
６    内部回路
７、８、９      Ｉ／Ｏ兼用端子
１０、１１  レジスタ回路
１２、１３、１４、１５  インバータ回路
１６  コンパレータ
１７  ゲート制御信号選択回路
１８、１９  Ｉ／Ｏ兼用端子
２０  インバータ回路
Ｋ１、Ｋ２、Ｋ３、Ｋ４、Ｋ５、Ｋ６、Ｋ７  スイッチ経路
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８、ＭＰ９、ＭＰ１０、ＭＰ１１、ＭＰ１２、ＭＰ１３  Ｐ型トランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７  Ｎ型トランジスタ
Ｔ１、Ｔ２  ゲート制御信号
Ｔ３  レギュレータ回路基準電圧入力信号
Ｔ４  スイッチ経路選択信号
Ｔ５  レギュレータ回路出力信号
Ｔ６  判定電圧信号
Ｔ７  比較結果信号
１００  レギュレータ回路装置
１１０  レギュレータ回路
１７０  ＥＳＤ保護回路
１８０  ＰＡＤ
１９０  負荷電流調整回路
Ｃ１、Ｃ２  容量
Ｎ７、Ｎ８、Ｎ９、Ｎ１０  Ｎ型ＭＯＳトランジスタ
ＰＤ  パワーダウン信号
Ｒ３、Ｒ４、Ｒ５、Ｒ６  負荷抵抗
ｔ１、ｔ２、ｔ３、ｔ４  Ｎ型ＭＯＳトランジスタのゲート信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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