(57)【要約】【課題】低オン抵抗で且つ高速スイッチング可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、第１の半導体層と、第１の半導体層に隣接して設けられた第２の半導体層と、第２の半導体層に隣接して設けられ第１の半導体層との間に第２の半導体層を挟む第３の半導体層と、第３の半導体層に隣接して設けられ第２の半導体層との間に第３の半導体層を挟む第４の半導体層と、第４の半導体層から第３の半導体層を経て第２の半導体層に至る領域に延在して形成された第１のトレンチの内壁に設けられた第１の絶縁膜と、第１のトレンチ内における第１の絶縁膜の内側に設けられたゲート電極と、第２の半導体層に選択的に形成された第２のトレンチの内壁に設けられた第２の絶縁膜と、第２のトレンチ内における前記第２の絶縁膜の内側に設けられた導電層とを備えた。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の側面に隣接して設けられ、前記第１の半導体層よりも第１導電型不純物濃度が低い第１導電型の第２の半導体層と、
前記第２の半導体層に隣接して設けられ、前記第１の半導体層との間に前記第２の半導体層を挟む第２導電型の第３の半導体層と、
前記第３の半導体層に隣接して設けられ、前記第２の半導体層との間に前記第３の半導体層を挟む第１導電型の第４の半導体層と、
前記第４の半導体層から前記第３の半導体層を経て前記第２の半導体層に至る領域に延在して形成された第１のトレンチの内壁に設けられた第１の絶縁膜と、
前記第１のトレンチ内における前記第１の絶縁膜の内側に設けられたゲート電極と、
前記第１の半導体層と接続された第１の主電極と、
前記第３の半導体層及び前記第４の半導体層と接続された第２の主電極と、
前記第２の半導体層に選択的に形成された第２のトレンチの内壁に設けられた第２の絶縁膜と、
前記第２のトレンチ内における前記第２の絶縁膜の内側に設けられた導電層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２のトレンチの前記第２の半導体層の表面からの深さは、前記第１のトレンチの前記第２の半導体層、前記第３の半導体層及び前記第４の半導体層の表面からの深さよりも浅いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記導電層は、第２導電型の半導体層であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記導電層は、金属層であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記導電層は、前記第２の主電極と接続されていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記導電層は、前記第２のトレンチの上方に延在して設けられたコンタクト電極と接続され、
前記第２の主電極は、前記第４の半導体層及び前記第３の半導体層の表面上に設けられると共に前記第２のトレンチ側に延在して、前記コンタクト電極と接続されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１のトレンチと前記第２のトレンチとは離間し、前記第１のトレンチと前記第２のトレンチとの間に前記第２の半導体層が存在することを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
基板の主面に対して略平行な方向に主電流経路を形成する構造の半導体装置において、トレンチゲートを用いた構造が提案されている（例えば特許文献１）。この構造は、トレンチゲートの深さ方向にチャネル領域を広げることができることからオン抵抗の低減を図れる。しかし、ゲート密度が高くなることでゲート−ドレイン間容量の増大が懸念され、スイッチング速度の高速性が要求される場合にはさらなる工夫が必要である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２７４３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、低オン抵抗で且つ高速スイッチング可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の側面に隣接して設けられ、前記第１の半導体層よりも第１導電型不純物濃度が低い第１導電型の第２の半導体層と、前記第２の半導体層に隣接して設けられ、前記第１の半導体層との間に前記第２の半導体層を挟む第２導電型の第３の半導体層と、前記第３の半導体層に隣接して設けられ、前記第２の半導体層との間に前記第３の半導体層を挟む第１導電型の第４の半導体層と、前記第４の半導体層から前記第３の半導体層を経て前記第２の半導体層に至る領域に延在して形成された第１のトレンチの内壁に設けられた第１の絶縁膜と、前記第１のトレンチ内における前記第１の絶縁膜の内側に設けられたゲート電極と、前記第１の半導体層と接続された第１の主電極と、前記第３の半導体層及び前記第４の半導体層と接続された第２の主電極と、前記第２の半導体層に選択的に形成された第２のトレンチの内壁に設けられた第２の絶縁膜と、前記第２のトレンチ内における前記第２の絶縁膜の内側に設けられた導電層と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００６】
本発明によれば、低オン抵抗で且つ高速スイッチング可能な半導体装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体装置の模式図。
【図２】本発明の他の実施形態に係る半導体装置の模式図。
【図３】本発明の実施形態に係る半導体装置における第１のトレンチと第２のトレンチの平面レイアウトを示す模式図。
【図４】本発明の実施形態に係る半導体装置における第１のトレンチと第２のトレンチの平面レイアウトを示す模式図。
【図５】本発明の実施形態に係る半導体装置における第１のトレンチと第２のトレンチの平面レイアウトを示す模式図。
【図６】本発明の実施形態に係る半導体装置の製造工程を示す模式図。
【図７】図６に続く工程を示す模式図。
【図８】図７に続く工程を示す模式図。
【図９】図８に続く工程を示す模式図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。以下に示す実施形態では、第１導電型をＮ型、第２導電型をＰ型とするが、第１導電型がＰ型、第２導電型がＮ型であってもよい。
【０００９】
図１は、本発明の実施形態に係る半導体装置の模式図を示す。本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【００１０】
基板１上に、第１の半導体層として、Ｎ＋型のドレイン層２が設けられている。ドレイン層２は、基板１の主面上にフィン状に設けられている。ドレイン層２は、基板１の主面に対して略平行な主面２ａと、この主面２ａに対して略垂直な２つの側面２ｂとを有する。各々の側面２ｂ側にはドレイン層２を挟んで同じ構造が設けられる。
【００１１】
ドレイン層２の側面２ｂには、第２の半導体層として、Ｎ−型のドリフト層３が隣接して設けられている。ドリフト層３の底部は基板１の主面に接している。ドリフト層３は、ドレイン層２よりもＮ型不純物濃度が低い。
【００１２】
ドリフト層３において、ドレイン層２に隣接する側面の反対側の側面には、第３の半導体層として、Ｐ型のベース層４が隣接して設けられている。ベース層４の側面とドレイン層２の側面２ｂとの間にはドリフト層３が介在する。また、ベース層４の底面と基板１の主面との間にもドリフト層３が介在する。
【００１３】
ベース層４において、ドリフト層３に隣接する側面の反対側の側面には、第４の半導体層として、Ｎ＋型のソース層５が隣接して設けられている。ソース層５の側面とドリフト層３の側面との間にはベース層４が介在する。また、ソース層５の底面とドリフト層３の主面との間にもベース層４が介在する。
【００１４】
ドレイン層２、ドリフト層３、ベース層４およびソース層５は、Ｘ方向に並んで設けられている。ドレイン層２、ドリフト層３、ベース層４およびソース層５は、例えばシリコン層であるが、シリコン以外の半導体（化合物半導体も含む）から構成してもよい。
【００１５】
ソース層５からベース層４を経てドリフト層３に至る領域には第１のトレンチＴ１が形成されている。複数の第１のトレンチＴ１が、Ｙ方向に所定間隔を隔てて並んで形成されている。各々の第１のトレンチＴ１はＸ方向に延在し、第１のトレンチＴ１におけるＸ方向の一端は、ベース層４からドリフト層３側に突出しドリフト層３に位置する。また、第１のトレンチＴ１は、ソース層５、ベース層４およびドリフト層３の表面からＺ方向（深さ方向）に延在し、その底部はソース層５の底部よりも上方に位置する。あるいは、第１のトレンチＴ１の底部は、ソース層５の底部とベース層４の底部との間に位置していてもよい。あるいは、第１のトレンチＴ１の底部は、ベース層４の底部とドリフト層３の底部との間に位置していてもよい。
【００１６】
第１のトレンチＴ１の内壁（底面及び側面）には、第１の絶縁膜７が設けられている。第１の絶縁膜７は例えばシリコン酸化膜である。第１のトレンチＴ１内における第１の絶縁膜７の内側には、ゲート電極６が埋め込まれている。ゲート電極６は例えば多結晶シリコンからなる。ゲート電極６上には層間絶縁膜１０が設けられている。層間絶縁膜１０は例えばシリコン酸化膜である。
【００１７】
ゲート電極６における、Ｘ方向に対して略平行な側面は、第１の絶縁膜７を介して、ソース層５、ベース層４およびドリフト層３の一部に対向している。
【００１８】
ドリフト層３中には、第２のトレンチＴ２が選択的に形成されている。複数の第２のトレンチＴ２が、Ｙ方向に所定間隔を隔てて並んで形成されている。図３（ａ）に、第１のトレンチＴ１と第２のトレンチＴ２との平面配置関係の一例を示す。
【００１９】
第２のトレンチＴ２は、第１のトレンチＴ１、ベース層４およびドレイン層２に対して離間し、それらに接していない。第２のトレンチＴ２は、第１のトレンチＴ１におけるドリフト層３側の一端に対向する位置に形成されている。
【００２０】
第２のトレンチＴ２の内壁（底面及び側面）には、第２の絶縁膜９が設けられている。第２の絶縁膜９は例えばシリコン酸化膜である。第２のトレンチＴ２内における第２の絶縁膜９の内側には、導電層８が埋め込まれている。導電層８は、例えば不純物が添加され導電性を有する半導体層（例えばシリコン層）である。あるいは、導電層８は、例えばタングステン、アルミニウムなどの金属（合金も含む）層である。
【００２１】
第１のトレンチＴ１と第２のトレンチＴ２とが対向する部分に形成された第１の絶縁膜７と第２の絶縁膜９とは接しておらず、それら第１の絶縁膜７と第２の絶縁膜９との間には、ドリフト層３が介在する。
【００２２】
図３（ａ）に示す例では、第２のトレンチＴ２のＹ方向の幅は、第１のトレンチＴ１のＹ方向の幅と略等しい。また、導電層８のＹ方向の幅は、ゲート電極６のＹ方向の幅と略等しい。
【００２３】
図１に示すように、第２のトレンチＴ２のドリフト層３表面からの深さは、第１のトレンチＴ１のソース層５、ベース層４およびドレイン層３の表面からの深さよりも浅い。
【００２４】
基板１における主面の反対側の裏面には、第１の主電極としてドレイン電極２１が設けられている。基板１とドレイン層２とは、同じＮ＋型であり一体に形成されている。したがって、ドレイン電極２１はドレイン層２と電気的に接続されている。
【００２５】
ソース層５及びベース層４の表面上には、図１において破線で示すソース電極２２が第２の主電極として設けられている。ソース層５及びベース層４は、ソース電極２２と電気的に接続されている。なお、ソース電極２２は第１のトレンチＴ１上にも設けられているが、ゲート電極６とソース電極２２との間には層間絶縁膜１０が介在し、ソース電極２２とゲート電極６とは接続されていない。
【００２６】
第２のトレンチＴ２内の導電層８はソース電極２２と接続されている。あるいは、導電層８はゲート電極６と接続されている。あるいは、導電層８はいずれの電極とも接続されず、フローティングの状態である。
【００２７】
図２に、導電層８とソース電極２２とを接続させた場合の構造例を示す。
【００２８】
導電層８の上面の少なくとも一部は露出され、その露出された上面上に柱状のコンタクト電極２３が設けられている。コンタクト電極２３は、導電層８の上面に接すると共に第２のトレンチＴ２の上方に延在している。
【００２９】
ソース層５及びベース層４の表面上には、ソース電極２２が設けられている。ソース電極２２上には一体に電極２４が設けられ、この電極２４はドリフト層３側に延在してコンタクト電極２３の上部と接続している。したがって、導電層８は、コンタクト電極２３と電極２４を介してソース電極２２と電気的に接続されている。
【００３０】
コンタクト電極２３の周囲、およびドリフト層３の表面と電極２４との間には、図示しない層間絶縁膜が設けられている。
【００３１】
以上説明した本実施形態に係る半導体装置において、ソース電極２２に対してドレイン電極２１が高電位とされた状態で、ゲート電極６に閾値電圧以上の電圧が印加されると、半導体装置はオン状態となる。すなわち、ベース層４において、第１の絶縁膜７を介してゲート電極６が対向している領域にＮ型チャネル（反転層）が形成される。図３（ａ）において矢印ｅは電子電流の流れを示す。すなわち、電子は、ソース層５から、ベース層４に形成されたＮ型チャネル及びドリフト層３を経てドレイン層２へと流れる。
【００３２】
本実施形態に係る半導体装置は、ベース層４の表層だけでなく、第１のトレンチＴ１の深さ方向にもチャネルを広げることができ、デバイスの平面面積を増大させることなしに、オン抵抗の低減を図れる。
【００３３】
また、ゲート電極６とドレイン層２との間のドリフト層３には第２のトレンチＴ２が形成され、その内部に第２の絶縁膜９を介して導電層８を設けている。この導電層８は、ゲート電極６をドレイン層２の電位（ドレイン電位）からシールドし、ゲート電極６とドレイン層２との間の寄生容量（ゲート−ドレイン間容量）を低減する。この結果、半導体装置のスイッチング特性（速度）を向上でき、特に高速スイッチング動作時におけるスイッチング損失を小さくできる。すなわち、本実施形態によれば、ゲート電極密度を高めてオン抵抗を低減しつつ、なおかつ高速スイッチング動作の要求に応えることができる。
【００３４】
なお、ドリフト層３と導電層８とが接してショートしてしまうと、耐圧低下や、ゲート−ドレイン間容量の増大をまねく。しかし、本実施形態では、ドリフト層３と導電層８とは第２の絶縁膜９により絶縁されているため、耐圧低下やゲート−ドレイン間容量の増大をまねかない。
【００３５】
オン時にドリフト層３を流れる主電流は、Ｙ方向に並んで形成されている複数の第２のトレンチＴ２の間を流れる。ここで、図１に示すように、第２のトレンチＴ２を第１のトレンチＴ１よりも浅くすることで、第２のトレンチＴ２の真下にも電流経路が確保され、オン抵抗をより低減できる。
【００３６】
導電層８として例えば半導体層を用いることができる。例えば、ＣＶＤ（chemical vapor deposition）法によって多結晶シリコンを第２のトレンチＴ２内に埋め込む場合、埋め込み性に優れ、第２のトレンチＴ２内にボイドや結晶欠陥が形成されることによる不具合を抑制できる。さらに、多結晶シリコンは耐熱性に優れることからプロセス難易度を下げることができる。さらに、導電層８として、ドリフト層３の逆導電型であるＰ型の多結晶シリコンを用いた場合、ドリフト層３に空乏層が広がりやすくなり、ゲート−ドレイン間容量の低減効果を高めることができる。
【００３７】
また、導電層８としては、例えば埋め込み性に優れるタングステン、アルミニウムなどの金属を用いてもよい。この場合、半導体を用いた場合よりも導電層８の抵抗が低くなり、素子領域での電位分担の均一化を図れ、破壊に強いデバイスを提供できる。
【００３８】
導電層８は、ソース電極２２に接続してもよいし、ゲート電極６に接続してもよいし、あるいはいずれの電極にも接続されないフローティングにしてもよい。導電層８をソース電極２２あるいはゲート電極６に接続した場合には、導電層８を所望の電位に制御できることから、望む効果を安定して得やすくなる。
【００３９】
特に、導電層８をソース電極２２に接続した場合に、ゲート−ドレイン間容量の低減効果を高めることができる。この場合、図２を参照して前述したように、導電層８の真上にコンタクト電極２３を設け、そのコンタクト電極２３を、ソース電極２２と一体に設けられた電極２４と接続させる構造を採用することができる。
【００４０】
ソース電極２２は、ソース層５及びベース層４の表面に接して、素子表面側に比較的広い面積で設けられている。したがって、導電層８上にコンタクト電極２３を設けることで、素子表面側でコンタクト電極２３とソース電極２２とを短い距離で接続させることができる。コンタクト電極２３は導電層８の上方に延在させるだけでよくＸ方向やＹ方向に不必要に引き回す必要がない。このため、導電層８とソース電極２２とを接続する経路を短くでき、その経路の抵抗を低減できる。これにより、導電層８を確実にソース電位に制御できる。また、ドリフト層３上でコンタクト電極２３からソース電極２２に向けて延在する電極２４は、いわゆるフィールドプレート電極として機能し、ドリフト層３での局所的な電界集中を抑制し、アバランシェ耐量を向上させる。
【００４１】
導電層８をゲート電極６に接続した場合には、オン動作時、導電層８にもゲート電位が与えられる。これにより、ドリフト層３において第２の絶縁膜９を介して導電層８に対向する領域の電子濃度を高めてドリフト抵抗を低減できる。
【００４２】
導電層８をフローティングにした場合には、導電層８をソース電極２２やゲート電極６と接続させるための構造を設ける必要がないため、コスト低減を図れる。
【００４３】
第２のトレンチＴ２は、第１のトレンチＴ１におけるドリフト層３に突出した一端に対向する部分に設けることに限らない。図４（ａ）に示すように、第２のトレンチＴ２のＹ方向位置と、第１のトレンチＴ１のＹ方向位置とがずれていても、ドリフト層８に存在する導電層８によって、ゲート電極６に対するドレイン電位をシールドすることができ、ゲート−ドレイン間容量を低減できる。
【００４４】
その場合、図４（ｂ）に示すように、第１のトレンチＴ１におけるドリフト層３に突出する一端に対向する部分に、ドリフト層３よりもＮ型不純物濃度が高いＮ＋型領域３１を形成することで、電子が第１のトレンチＴ１の一端をまわりこんで第２のトレンチＴ２間へと至る際のドリフト抵抗を低減できる。
【００４５】
また、第２のトレンチＴ２のＹ方向の幅と第１のトレンチＴ１のＹ方向の幅は同じであることに限らず、導電層８のＹ方向の幅とゲート電極６のＹ方向の幅も同じであることに限らない。
【００４６】
図５（ａ）に示すように、第２のトレンチＴ２のＹ方向の幅を、第１のトレンチＴ１のＹ方向の幅より大きくしてもよい。また、導電層８のＹ方向の幅を、ゲート電極６のＹ方向の幅より大きくしてもよい。この場合、ゲート電極６に対するドレイン電位のシールド効果を高くできる。
【００４７】
あるいは、図５（ｂ）に示すように、第２のトレンチＴ２のＹ方向の幅を、第１のトレンチＴ１のＹ方向の幅より小さくしてもよい。また、導電層８のＹ方向の幅を、ゲート電極６のＹ方向の幅より小さくしてもよい。この場合、ドリフト層３における電流経路をより広く確保でき、オン抵抗の低減を図れる。
【００４８】
また、第１のトレンチＴ１と第２のトレンチＴ２との間にドリフト層３が介在する構造に限らず、図３（ｂ）に示すように、第１のトレンチＴ１の内壁に形成された第１の絶縁膜７と、第２のトレンチＴ２の内壁に形成された第２の絶縁膜９とが、ゲート電極６と導電層８とが対向する部分で接する構造であってもよい。
【００４９】
プロセス上は、第１のトレンチＴ１と第２のトレンチＴ２とを離間させた構造の方が形成しやすく、所望の設計どおりの構造を得やすい。また、第１のトレンチＴ１と第２のトレンチＴ２とを離間させることで、図４、５を参照して前述したように、第２のトレンチＴ２のレイアウトの自由度が広がり、望む特性に応じて柔軟に設計しやすい利点がある。
【００５０】
次に、図６〜図９を参照して、本実施形態に係る半導体装置の製造方法について説明する。
【００５１】
まず、図６（ａ）に示すように、Ｎ＋型の基板１の主面上に選択的にマスク材４１を形成し、それをマスクにして基板１をエッチングする。
【００５２】
これにより、図６（ｂ）に示すように、基板１の主面上にドレイン層２が形成される。ドレイン層２は、基板１の主面と略平行な主面２ａと、この主面２ａに対して略垂直な側面２ｂとを有するフィン状に形成される。
【００５３】
次に、ドレイン層２の主面２ａ上のマスク材４１を除去した後、図６（ｃ）に示すように、Ｎ−型のドリフト層３をエピタキシャル成長させる。ドリフト層３は、基板１の主面、ドレイン層２の主面２ａ及び側面２ｂを覆って形成される。
【００５４】
次に、図７（ａ）に示すように、Ｐ型のベース層４をエピタキシャル成長させる。ベース層４は、ドリフト層３を覆って形成される。
【００５５】
次に、図７（ｂ）に示すように、Ｎ＋型のソース層５をエピタキシャル成長させる。ソース層５は、ベース層４を覆って形成される。
【００５６】
次に、図７（ｂ）までの工程で得られた構造物の上面を、例えばＣＭＰ（Chemical Mechanical Polishing）法で研磨する。この研磨は、図７（ｃ）に示すように、ドレイン層２の主面２ａが露出するまで行う。
【００５７】
次に、図８（ａ）に示すように、各層の表面上にマスク材４２を形成する。マスク材４２は、例えばＣＶＤ（chemical vapor deposition）法により、各層の表面全面に形成された後、パターニングされる。このパターニングにより、マスク材４２には、開口４２ａ、４２ｂが形成される。
【００５８】
次に、マスク材４２をマスクにして、例えばＲＩＥ（Reactive Ion Etching）法によりエッチングを行う。これにより、図８（ｂ）に示すように、開口４２ａの下には第１のトレンチＴ１が形成され、開口４２ｂの下には第２のトレンチＴ２が形成される。このとき、開口４２ｂの面積が開口４２ａの面積よりも小さいことから、マイクロローディング効果を利用して、第２のトレンチＴ２を第１のトレンチＴ１よりも浅くすることができる。すなわち、第１のトレンチＴ１と第２のトレンチＴ２とを同時に形成しつつ、第２のトレンチＴ２を第１のトレンチＴ１よりも浅くすることができる。
【００５９】
次に、マスク材４２を除去した後、各層の表面上、第１のトレンチＴ１の内壁および第２のトレンチＴ２の内壁に絶縁膜を形成する。図８（ｃ）に示すように、第１のトレンチＴ１の内壁に形成される絶縁膜は前述した第１の絶縁膜７となり、第２のトレンチＴ２の内壁に形成される絶縁膜は前述した第２の絶縁膜９となる。
【００６０】
次に、図９（ａ）に示すように、全面に例えば多結晶シリコン５２を堆積する。多結晶シリコン５２は、第１のトレンチＴ１と第２のトレンチＴ２の内部に充填され、それぞれ、ゲート電極６と導電層８となる。
【００６１】
次に、図９（ｂ）に示すように、多結晶シリコン５２をエッチバックした後、図９（ｃ）に示すように、層間絶縁膜１０を形成する。これにより、第１のトレンチＴ１におけるゲート電極６上には層間絶縁膜１０が充填され、第２のトレンチＴ２における導電層８上には層間絶縁膜１０が充填される。
【００６２】
その後、層間絶縁膜１０をエッチバックして、図１に示すように、ドレイン層２、ドリフト層３、ベース層４、ソース層５の表面を露出させ、ソース電極２２など各種電極、配線などの形成工程が続けられる。
【００６３】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【００６４】
１…基板、２…ドレイン層、３…ドリフト層、４…ベース層、５…ソース層、６…ゲート電極、７…第１の絶縁膜、８…導電層、９…第２の絶縁膜、１０…層間絶縁膜、２１…ドレイン電極、２２…ソース電極、２３…コンタクト電極、Ｔ１…第１のトレンチ、Ｔ２…第２のトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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