(57)【要約】【課題】出力電圧が蓄積された状態で起動を行なっても、吸込み電流による電圧ディップを確実に発生させないスイッチング電源装置を提供する。【解決方法】  出力電圧Ｖｏが蓄積された状態で入力電圧Ｖｉが復帰した場合に、吸い込み電流によるエネルギーが許容できる第１の閾値に出力電圧Ｖｏを分圧した値が低下するまで、出力検出回路２１によって主スイッチング素子９および整流スイッチング素子１０へのＰＷＭ信号の供給を何れも停止させ、復帰直後における吸い込み電流の流れ込みと、それに伴う電圧ディップを阻止する。その後、出力電圧Ｖｏを分圧した値が第１の閾値にまで低下し、制御回路２２からのＰＷＭ信号によって主スイッチング素子９が動作し始めると、ドライブ検出回路３１がこれを検出して、整流スイッチング素子１０へのＰＷＭ信号の供給を許可するので、その後の吸い込み電流の流れ込みも阻止できる。【選択図】図１
2011229246.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を出力電圧に変換する主回路として、入力側と出力側とを絶縁するトランスと、前記トランスの入力側に接続する主スイッチング素子と、前記トランスの二次側に接続する整流スイッチング素子とを備え、
前記出力電圧から得られた検出電圧と基準電圧との比較結果を電圧検出信号として出力する出力検出部と、前記電圧検出信号に応じた時比率のスイッチングパルスを、前記主スイッチング素子および前記整流スイッチング素子に供給する制御部とを備え、
前記主スイッチング素子に同期して前記整流スイッチング素子をスイッチング動作させるスイッチング電源装置において、
前記主スイッチング素子の動作を検出するドライブ検出部と、
前記ドライブ検出部からの検出信号を受けて、前記入力電圧の復帰後、前記主スイッチング素子の動作が開始するまでは、前記整流スイッチング素子のスイッチング動作を停止させ、前記主スイッチング素子の動作が開始すると、前記整流スイッチング素子のスイッチング動作を可能にする整流スイッチング素子動作制限部とを備え、
前記出力検出部は、前記ドライブ検出部からの検出信号を受けて、前記入力電圧の復帰後、前記主スイッチング素子の動作が開始するまでは、前記基準電圧を第１の閾値に設定して、出力側から吸い込み電流が流れ込まない前記第１の閾値に前記検出電圧が下がるまで、前記制御部からスイッチングパルスを出力させないような前記電圧検出信号を生成し、前記第１の閾値よりも前記検出電圧が下回ると、前記スイッチングパルスの時比率を開き始めるような前記電圧検出信号を生成すると共に、
前記主スイッチング素子の動作が開始すると、前記基準電圧を第２の閾値に設定して、この第２の閾値と前記検出電圧との差に応じた時比率の前記スイッチングパルスが出力するように、前記電圧検出信号を生成する構成としたことを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流回路を備えたスイッチング電源装置に関し、特に出力電圧が蓄積された状態で起動を行なっても、吸込み電流による電圧ディップを発生させないようにするスイッチング電源装置に関するものである。
【背景技術】
【０００２】
スイッチング電源装置は、主スイッチング素子のスイッチングによりトランスの一次巻線に直流電圧を断続的に印加し、トランスの二次巻線に誘起する電圧を整流した後、これをチョークコイルおよび出力コンデンサにより平滑して、負荷に出力電圧を供給すると共に、その出力電圧が所定値となるように、制御回路が主スイッチング素子のスイッチング動作を制御するものである。
【０００３】
この様なスイッチング電源装置では、主トランスの二次側に設けた整流素子の内部損失を小さくするために、ＭＯＳ型ＦＥＴなどの整流スイッチング素子を用いた同期整流回路が組み込まれ（例えば、特許文献１参照）、主スイッチング素子に同期して整流スイッチング素子がオン・オフ動作するようなパルス駆動信号を、前記制御回路から主スイッチング素子および整流スイッチング素子に各々供給するように構成している。
【０００４】
ところで通常のスイッチング電源装置は、平滑用の出力コンデンサが充電されていない状態で起動する。つまり起動時には、出力コンデンサを充電するために、過渡的に過大な電流が主スイッチング素子や整流スイッチング素子に流れることから、そうした急激な電流が発生しないように、主スイッチング素子に対するパルス駆動信号の時比率（デューティ）を徐々に広げてゆくソフトスタート制御が採用されている。
【０００５】
ここで、同期整流回路を組み込んだ場合の出力電圧Ｖｏは、次の関係式が成り立っている。
【０００６】
【数１】
2011229246.tif 000003
【０００７】
上記式において、Ｖｉは入力電圧、Ｎｐはトランスの一次巻線の巻数、Ｎｓはトランスの二次巻線の巻数、ｆはスイッチング周波数、Ｄは主スイッチング素子のオン時比率である。したがって、出力電圧Ｖｏが高い状態で蓄積されており、それに比べて入力電圧Ｖｉが低い状態や、前述したソフトスタート制御によって、オン時間の狭いパルス駆動信号で起動を行なうと、入力側から供給するエネルギーに対して出力側のエネルギーが高くなり、出力側から逆方向に電流が流れ込む。こうした現象を吸込み電流といい、整流スイッチング素子がオン状態にあると、当該素子に過大な電流が流れる。また、吸込み電流によって急激に出力電圧Ｖｏが落ち込む現象を電圧ディップといい、負荷装置に悪影響を及ぼす。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−８０９００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した吸込み電流を防止する対策として、トランスの二次側において、同期整流回路の後段に電流検出抵抗を設け、チョークコイルに流れる電流の向きを監視して、その電流が逆向きになった場合に同期整流動作を停止させ、整流スイッチング素子に内蔵するボディダイオードによる整流（ボディダイオード整流）に切り替えるものが知られている。
【００１０】
しかし、このような方法では、出力電圧Ｖｏに耐え得る消費電力の電流検出抵抗が必要となり、サイズが大きくなって部品スペースが制約される。また、電流検出抵抗の損失が大きくなるために、スイッチング電源装置として高効率を引き出す妨げとなる。
【００１１】
また別な方法として、起動開始から一定の時間は同期整流動作を停止させ、スイッチング電源装置として出力電圧Ｖｏが確立するまで、前記ボディダイオードを通して整流を行ない、出力電圧が確立したら、整流スイッチング素子を通して同期整流に移行する動作を行なうものも知られている。
【００１２】
この場合、出力電圧Ｖｏが蓄積され、ソフトスタート制御によるオン時比率Ｄが狭い状態で起動を開始しても、一定期間が経過するまではダイオード整流と同様の整流（ボディダイオード整流）動作が行なわれ、吸込み電流が発生することはない。したがって、出力電圧Ｖｏが急激に落ち込む電圧ディップも発生しない。
【００１３】
しかし、軽負荷時におけるボディダイオード整流区間の出力電圧制御は、通常の同期整流制御とは異なる。通常の同期整流制御では、入力側から供給されるエネルギーによって上昇した出力電圧Ｖｏを一定に保つように、主スイッチング素子のオン時間を短くする一方で、整流スイッチング素子のオン時間を長くすることで、負荷側に電力を消費するだけでなく、整流スイッチング素子にも電流を流して、出力電圧Ｖｏの安定化を図っている。一方、起動直後のボディダイオード整流では、過渡的に上昇した電圧が負荷によって消費されるまで、主スイッチング素子や整流スイッチング素子のスイッチング動作が停止する。これは、軽負荷時において出力電圧Ｖｏの応答が非常に遅いことを意味し、出力電圧Ｖｏが不安定になる要因となる。
【００１４】
ボディダイオード整流区間における出力電圧Ｖｏの不安定性を解消するために、負荷と並列接続したダミー抵抗を設ける対策が採られているが、ダミー抵抗の部品スペースが必要になる。また重負荷では、ボディダイオードに過大な電流が流れ、整流スイッチング素子が発熱したり、逆回復時間によるサージ電圧によって、整流スイッチング素子が破損したりする問題を生じる。
【００１５】
そこで、本発明では上記問題点に鑑み、出力電圧が蓄積された状態で起動を行なっても、吸込み電流による電圧ディップを確実に発生させないスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明のスイッチング電源装置は、上記目的を達成するために、入力電圧を出力電圧に変換する主回路として、入力側と出力側とを絶縁するトランスと、前記トランスの入力側に接続する主スイッチング素子と、前記トランスの二次側に接続する整流スイッチング素子とを備え、前記出力電圧から得られた検出電圧と基準電圧との比較結果を電圧検出信号として出力する出力検出部と、前記電圧検出信号に応じた時比率のスイッチングパルスを、前記主スイッチング素子および前記整流スイッチング素子に供給する制御部とを備え、前記主スイッチング素子に同期して前記整流スイッチング素子をスイッチング動作させるスイッチング電源装置において、前記主スイッチング素子の動作を検出するドライブ検出部と、前記ドライブ検出部からの検出信号を受けて、前記入力電圧の復帰後、前記主スイッチング素子の動作が開始するまでは、前記整流スイッチング素子のスイッチング動作を停止させ、前記主スイッチング素子の動作が開始すると、整流スイッチング素子のスイッチング動作を可能にする整流スイッチング素子動作制限部とを備え、前記出力検出部は、前記ドライブ検出部からの検出信号を受けて、前記入力電圧の復帰後、前記主スイッチング素子の動作が開始するまでは、前記基準電圧を第１の閾値に設定して、出力側から吸い込み電流が流れ込まない前記第１の閾値に前記検出電圧が下がるまで、前記制御部からスイッチングパルスを出力させないような前記電圧検出信号を生成し、前記第１の閾値よりも前記検出電圧が下回ると、前記スイッチングパルスの時比率を開き始めるような前記電圧検出信号を生成すると共に、前記主スイッチング素子の動作が開始すると、前記基準電圧を第２の閾値に設定して、この第２の閾値と前記検出電圧との差に応じた時比率の前記スイッチングパルスが出力するように、前記電圧検出信号を生成する構成としたものである。
【発明の効果】
【００１７】
請求項１の発明によれば、出力電圧が蓄積された状態で入力電圧が復帰した場合に、吸い込み電流によるエネルギーが許容できる第１の閾値に検出電圧が低下するまで、出力検出部によって主スイッチング素子および整流スイッチング素子へのスイッチングパルスの供給を何れも停止させ、復帰直後における吸い込み電流の流れ込みと、それに伴う電圧ディップを阻止すると共に、その後に検出電圧が第１の閾値にまで低下し、制御部からのスイッチングパルスによって主スイッチング素子が動作し始めると、ドライブ検出部がこれを検出して、整流スイッチング素子へのスイッチングパルスの供給を許可するので、その後の吸い込み電流の流れ込みも阻止することができる。これにより、出力電圧が蓄積された状態で起動を行なっても、吸込み電流による電圧ディップを確実に発生させないスイッチング電源装置を提供することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の好ましい一実施例を示すスイッチング電源装置のブロック回路図である。
【図２】同上、図１のより詳細なブロック回路図である。
【図３】本実施例において、入力電圧の復帰時における各部のタイミングチャートである。
【図４】従来技術において、入力電圧の復帰時における各部のタイミングチャートである。
【発明を実施するための形態】
【００１９】
以下、本発明における好ましい実施態様について、添付図面を参照して詳細に説明する。
【実施例１】
【００２０】
先ず、本発明で提案するスイッチング電源装置の全体構成を図１に基づき説明する。同図において、１は電力伝送部としての主回路であり、これは入力端子＋Ｖin，−Ｖinの両端間に接続した直流電源Ｅからの直流入力電圧Ｖｉを直流出力電圧Ｖｏに変換した上で、出力端子＋Ｖｏ，−Ｖｏの両端間に接続した負荷Ｌに当該直流出力電圧Ｖｏを供給するものである。この主回路１は、一次巻線２Ａと二次巻線２Ｂとを磁気結合してなるトランス２と、トランス２の一次側すなわち入力側に設けられる主スイッチング回路３と、トランス２の二次側すなわち出力側に設けられる同期整流回路４と、トランス２の入力側に設けられるフィルタ回路としてチョークコイル５および入力コンデンサ６と、同期整流回路４で整流した電圧を平滑して出力電圧Ｖｏを生成する平滑回路としてのチョークコイル７および出力コンデンサ８と、により概ね構成される。
【００２１】
前記主スイッチング回路３は、一乃至複数の好ましくはＭＯＳ型ＦＥＴからなる主スイッチング素子９で構成される。当該主スイッチング素子９のゲートには、後述するドライブ回路１１から第１のパルス駆動信号が与えられ、それにより主スイッチング素子９がオン・オフ動作することで、トランス２の一次巻線２Ａに入力電圧Ｖｉが断続的に印加され、二次巻線２Ｂに巻数比に比例した電圧が誘起される構成となっている。
【００２２】
前記同期整流回路４は、一乃至複数の好ましくはＭＯＳ型ＦＥＴからなる整流スイッチング素子１０で構成される。ここでは、４個のＭＯＳ型ＦＥＴをブリッジ接続した同期整流回路４として構成されるが、それ以外の接続形態であってもよい。当該整流スイッチング素子１０のゲートには、後述するドライブ回路１２から第２のパルス駆動信号が与えられ、それにより主スイッチング素子９に同期して整流スイッチング素子１０がオン・オフ動作し、二次巻線２Ｂに誘起した電圧を整流する構成となっている。
【００２３】
上述した主回路１の回路方式は、種々のものが適用できる。例えば主回路１としてフライバック方式のＤＣ／ＤＣコンバータを採用した場合、チョークコイル７を不要にできる。また主スイッチング回路３として、例えばプッシュプル方式，ハーフブリッジ方式，フルブリッジ方式などを用いることができる。
【００２４】
一方、前記出力電圧Ｖｏを安定化させる帰還ループ１５として、出力電圧Ｖｏと基準電圧との差に応じた電圧検出信号を生成する出力検出回路２１と、前記電圧検出信号に応じた時比率（デューティ比）のＰＷＭ信号を生成する制御回路２２と、前記ＰＷＭ信号を主スイッチング素子９や整流スイッチング素子１０が動作し得るパルス駆動信号に変換するドライブ回路１１，１２とを備えている。また、この帰還ループ１５には、トランス２の二次側にある出力検出回路２１からの電圧検出信号を、トランス２の一次側にある制御回路２２に電気的に絶縁して伝送するフォトカプラ２４と、前記ＰＷＭ信号をトランス２の二次側にあるドライブ回路１２に電気的に絶縁して伝送するドライブトランス２５がそれぞれ設けられる。出力検出回路２１は、定電圧を生成するシャントレギュレータ２７と、出力電圧Ｖｏと基準電圧との差分を増幅して、前記電圧検出信号を出力するオペアンプ２８とにより構成される。
【００２５】
制御回路２２は、出力検出回路２１からの電圧検出信号が与えられる制御入力端子Compや、ドライブ回路１１，１２にＰＷＭ信号を供給する出力端子OutA，OutBを備えている。また、ドライブ回路１１からは出力電圧Ｖｏに応じた導通幅を有する第１のパルス駆動信号が出力される一方で、ドライブ回路１２からは第１のパルス駆動信号と相反する第２のパルス駆動信号が出力され、それにより主スイッチング素子９や整流スイッチング素子１０をスイッチング動作させることで、一定の出力電圧Ｖｏを得ることができる。なお、制御回路２２からのＰＷＭ信号によって、主スイッチング素子９や整流スイッチング素子１０を直接駆動できる場合は、ドライブ回路１１，１２を省略して、ＰＷＭ信号そのものをパルス駆動信号として主スイッチング素子９や整流スイッチング素子１０に供給してもよい。
【００２６】
３１は、前記制御回路２２からのＰＷＭ信号の有無を検出するドライブ検出回路である。このドライブ検出回路３１は、主スイッチング回路３や同期整流回路４の動作状態を検出するもので、ＰＷＭ信号を検知しない状態、つまり主スイッチング回路３や同期整流回路４が動作していない状態に、内蔵する反転回路３２からドライブオフ検出信号を出力するように構成される。ドライブ検出回路３１からのドライブオフ検出信号は、整流スイッチング素子１０を駆動させるドライブ回路１２と出力検出回路２１にそれぞれ送出するように構成され、当該ドライブオフ検出信号がドライブ検出回路３１から出力される間は、ドライブ回路１２からパルス駆動信号が出力されず、またオペアンプ２８に入力される基準電圧が、シャントレギュレータ２７で生成される正常時の設定値よりも低くなるように切り替えられる。
【００２７】
なお、図１の回路において、フォトカプラ２４は周知のように、例えばフォトダイオードなどの発光素子２４Ａからの光を、それぞれフォトトラジスタなどの受光素子２４Ｂで受ける構成となっている。フォトカプラ２４やドライブトランス２５は、トランス２と共にその入力側と出力側とを電気的に絶縁するものであるため、同等の機能を有する別な素子を用いても構わない。
【００２８】
図２は、図１の回路構成をより詳しく示したものである。４１は直流電源Ｅからの電力供給を受けて、スイッチング電源装置の各部に所定の動作電圧Ｖccを供給する補助電源である。また本実施例では、同期整流回路４をなす整流スイッチング素子１０が、ブリッジ接続された４個のＭＯＳ型ＦＥＴで構成され、主スイッチング素子９がオフしたときに二次巻線２Ｂに誘起した電圧を整流する２個のＭＯＳ型ＦＥＴのゲートに、前記ドライブ回路１２からの第２のパルス駆動信号がそのまま供給され、主スイッチング素子９がオンしたときに二次巻線２Ｂに誘起した電圧を整流する残りの２個のＭＯＳ型ＦＥＴのゲートに、ドライブ回路１２からの第２のパルス駆動信号を反転させたものが供給される。ここでは、ドライブ回路１２の出力端にダイオード４２のアノードが接続され、このダイオード４２のカソードが、ゲートオフ回路を構成するスイッチ素子４３のドレインに接続され、スイッチ素子４３のソースが接地される。勿論、同期整流回路４の構成は、既に知られている他の接続形態であっても構わない。
【００２９】
一方、ドライブ検出回路３１は、ドライブトランス２５の二次巻線の一端および他端にそれぞれアノードを接続したダイオード５１，５２と、これらのダイオード５１，５２のカソードと接地ラインとの間に接続した抵抗５３とコンデンサ５４の直列回路と、コンデンサ５４の両端間に接続する抵抗５５と、動作電圧Ｖccラインと接地ラインとの間に接続した抵抗５６，５７の直列回路と、接地されていないコンデンサ５４および抵抗５５の一端を反転入力端子に接続し、抵抗５６，５７の接続点を非反転入力端子に接続したオペアンプ５８と、このオペアンプ５８の反転入力端子と出力端子との間に接続する抵抗５９とを備え、オペアンプ５８の出力端子に発生するドライブオフ検出信号が、スイッチ素子４３のゲートと後述する基準電圧切替回路６１のスイッチ素子６２に印加される構成となっている。
【００３０】
基準電圧切替回路６１は、例えばＭＯＳ型ＦＥＴなどのスイッチ素子６２と抵抗６３とにより構成され、前記オペアンプ５８からＨ（高）レベルのドライブオフ検出信号が出力されたときに、スイッチ素子６２がオンして、シャントレギュレータ２７の両端に抵抗６３を接続し、オペアンプ５８からドライブ検出信号が出力されなくなると、スイッチ素子６２がオフして、抵抗６３をシャントレギュレータ２７の両端から切り離すように構成されている。シャントレギュレータ２７のリファレンスとカソードは、何れもオペアンプ２８の非反転入力端子に接続され、出力電圧Ｖｏを分圧する抵抗６６，６７の接続点は、オペアンプ２８の反転入力端子に接続され、オペアンプ２８の出力端子は、前記フォトカプラ２４の発光素子２４Ａに接続される。また、オペアンプ２８の反転入力端子と補助電源４１の出力端との間には、抵抗６０が接続される。このフォトカプラ２４の受光素子２４Ｂは、前記制御回路２２の制御入力端子Compに接続される。
【００３１】
なお、前記出力検出回路２１やドライブ検出回路３１の回路構成は、適宜変更が可能である。例えば、スイッチ素子４３，６２はトランジスタなどを用いてもよい。また、シャントレギュレータ２７以外の定電圧素子を利用することも可能である。
【００３２】
次に、上記構成について、その動作を図３に示すタイミングチャートに基づき説明する。なお図３において、最上段にあるのは入力電圧Ｖｉで、以下、出力電圧Ｖｏ，動作電圧Ｖcc，制御入力端子Compに与えられる電圧検出信号の電圧，ドライブ検出回路３１への検出レベル電圧Ｄin，ドライブ検出回路３１から出力する検出電圧Ｄout，出力検出回路２１の基準電圧ＶRef，主スイッチング素子９のゲート・ソース間電圧PriＶgs，整流スイッチング素子１０のゲート・ソース間電圧SecＶgsをそれぞれ示している。
【００３３】
先ず、通常の動作について説明すると、入力端子＋Ｖin，−Ｖinの両端間に入力電圧Ｖｉが与えられ、制御回路２２からドライブ回路１１に与えられるＰＷＭ信号によって、主スイッチング素子９がスイッチング動作すると、トランス２の一次巻線２Ａに入力電圧Ｖｉが断続的に印加され、二次巻線２Ｂに電圧が誘起される。前記制御回路２２からのＰＷＭ信号は、ドライブトランス２５を経由してドライブ回路１２にも与えられるので、それにより整流スイッチング素子１０が主スイッチング素子９に同期してスイッチング動作し、前記二次巻線２Ｂに誘起された電圧が整流される。この整流した電圧はチョークコイル７および出力コンデンサ８により平滑され、出力電圧Ｖｏとして負荷Ｌに出力される。
【００３４】
一方、帰還ループ１５においては、出力電圧Ｖｏが安定化するような制御が行われる。具体的には、出力検出回路２１はオペアンプ２８の反転入力端子に印加される基準電圧と、オペアンプ２８の非反転入力端子に印加される出力電圧Ｖｏとの差分を増幅し、これを電圧検出信号として制御回路２２の制御入力端子Compに出力する。制御回路２２は、制御入力端子Compの電圧レベルに応じた時比率のＰＷＭ信号を出力端子OutA，OutBから出力する。そのため、出力電圧Ｖｏが上昇するとＰＷＭ信号の導通幅は狭まり、逆に出力電圧Ｖｏが低下するとＰＷＭ信号の導通幅は広がって、それにより主スイッチング素子９や整流スイッチング素子１０のスイッチング動作が制御されることで、出力電圧Ｖｏの安定化が図られる。
【００３５】
次に、入力電圧Ｖｉの起動時における動作を説明する。図３に示す時間ｔ０に入力電圧Ｖｉが停止すると、補助電源４１からの動作電圧Ｖccが停止することに伴い、出力電圧Ｖｏを除く各部の電圧は何れもＬ（低）レベルとなる。その後、出力電圧Ｖｏは徐々に低下するが、時間ｔ１に出力電圧Ｖｏが高い状態で入力電圧Ｖｉを復帰させた場合、補助電源４１から所定の動作電圧Ｖccが発生することで、ドライブ検出回路３１を含むスイッチング電源装置内の各部が機能し始める。入力電圧Ｖｉが復帰した直後は、制御回路２２からのＰＷＭ信号が停止状態にあるため、ドライブ検出回路３１への検出レベル電圧ＤinはＬレベルとなっており、オペアンプ５８の出力端子はＨ（高）レベルとなる。そのため、ドライブ検出回路３１から出力する検出電圧ＤoutもＨレベルとなって、スイッチ素子４３をオンにし、ダイオード４２を通して整流スイッチング素子１０のゲート電荷を引き抜いて、同期整流回路４の動作を強制的に停止させる。
【００３６】
また、ドライブ検出回路３１からの検出電圧ＤoutがＨレベルになることで、スイッチ素子６２がオンしてシャントレギュレータ２７の両端間に抵抗６３が接続され、出力検出回路２１では、オペアンプ２８の非反転入力端子に印加される基準電圧ＶRefの閾値が下がる。ここで、入力電圧Ｖｉの復帰直後は出力電圧Ｖｏが高い状態にあるため、出力検出回路２１から制御回路２２の制御入力端子Compに与えられる電圧検出信号はＬレベルとなり、制御回路２２からはＰＷＭ信号が出力されない。そのため、出力電圧Ｖｏが徐々に低下してきても、その出力電圧Ｖｏを抵抗６６，６７で分圧した値が、抵抗６３により決定される基準電圧ＶRefの閾値を越えている限り、制御入力端子Compに与えられる電圧検出信号はＬレベルのままとなり、各ドライブ回路１１，１２からはパルス駆動信号が出力せず、主スイッチング素子９および整流スイッチング素子１０は何れもスイッチング動作を行わない。
【００３７】
やがて出力電圧Ｖｏが徐々に低下して、図３に示す時間ｔ２になり、出力電圧Ｖｏを抵抗６６，６７で分圧した値が、出力検出回路２１における基準電圧ＶRefの閾値よりも低くなると、出力検出回路２１から制御入力端子Compに与えられる電圧検出信号の電圧レベルがＬからＨに切り替わり、制御回路２２が備えるソフトスタート機能によって、出力端子OutA，OutBからのＰＷＭ信号の時比率が開き始める。また、制御回路２２の各出力端子OutA，OutBからＰＷＭ信号が出力され始めると、そのＰＷＭ信号がダイオード５１，５２およびコンデンサ５４によってピーク整流され、オペアンプ５８の反転入力端子の電圧レベルが、抵抗５６，５７の接続点につながるオペアンプ５８の非反転入力端子の電圧レベルを上回ると、ドライブ検出回路３１としてオペアンプ５８の出力端子に発生する検出電圧ＤoutがＨレベルからＬレベルに切り替わる。これにより、ゲートオフ回路のスイッチ素子４３がターンオフして、整流スイッチング素子１０に対するゲート電荷の引抜きを解除すると共に、基準電圧切替回路６１のスイッチ素子６２もターンオフして、シャントレギュレータ２７の両端間から抵抗６３が切り離され、当該シャントレギュレータ２７で定めた電圧が電圧検出回路２１の基準電圧ＶRefとなり、基準電圧ＶRefの閾値の引抜きを解除して、通常時の設定電圧となるように出力電圧Ｖｏが安定化制御される。
【００３８】
したがって、時間ｔ２の時点でＰＷＭ信号が発生して主スイッチング素子９のゲートに第１のパルス駆動信号が与えられ、それによりドライブ検出回路３１への検出レベル電圧Ｄinが発生した後、ドライブ検出回路３１から出力する検出電圧ＤoutがＬレベルに切り替わって、整流スイッチング素子１０に対するゲート電荷の引抜きと、電圧検出回路２１における基準電圧ＶRefの閾値の引抜きが解除されると、整流スイッチング素子１０のゲートにも第２のパルス駆動信号が与えられて、正常時の出力電圧Ｖｏが負荷Ｌに供給される。
【００３９】
本実施例では、主回路１を構成する素子の破壊を招くような吸い込み電流が発生し得る出力電圧Ｖｏが蓄積された状態で、入力電圧Ｖｉを再投入しても、制御回路２２からは主スイッチング素子９や整流スイッチング素子１０をスイッチング動作させるスイッチングパルスとしてのＰＷＭ信号は直ちに出力されず、吸い込み電流による素子の破壊を生じない許容レベルに出力電圧Ｖｏが低下するまで、主スイッチング素子９および整流スイッチング素子１０のオフ状態が継続する。これにより、従来のような起動時における整流スイッチング素子１０のボディダイオードを通しての整流を防止することができる。
【００４０】
また、出力電圧Ｖｏが安全な許容レベルにまで低下すると、制御回路２２から時比率を絞ったＰＷＭ信号が発生し、それにより主スイッチング素子９のスイッチング動作が開始すると共に、このＰＷＭ信号が出力されたのを受けて、整流スイッチング素子１０の動作停止を解除して、主スイッチング素子９の後に整流スイッチング素子１０をスイッチング動作させることで、主回路１に対する吸い込み電流の悪影響を確実に防止することが可能になる。
【００４１】
比較のために、従来技術における各部のタイミングチャートを図４に示す。同図において、従来は時間ｔ３に入力電圧Ｖｉが停止し、その直後の時間ｔ４に出力電圧Ｖｏが高い状態で入力電圧Ｖｉを復帰させた場合、本実施例のような基準電圧ＶRefの閾値を下げる機能が設けられていないので、出力検出回路２１から制御回路２２の制御入力端子Compに与えられる電圧検出信号は直ちにＨレベルとなる。そのため、制御回路２２は自身が備えるソフトスタート機能によって、出力端子OutA，OutBからのＰＷＭ信号の時比率を時間ｔ４から開き始め、そのＰＷＭ信号を受けて、各ドライブ回路１１，１２から主スイッチング素子９および整流スイッチング素子１０に、所定のパルス駆動信号が供給される。
【００４２】
このとき、出力電圧Ｖｏが高い状態で蓄積されており、またオン時間の狭いパルス駆動信号で主スイッチング素子９の動作を開始させることから、入力電圧Ｖｉの復帰直後において、出力端子＋Ｖｏ，−Ｖｏから主回路１に吸込み電流が発生する。図４では、この吸込み電流に伴う出力電圧Ｖｏの落ち込み（電圧ディップ）が発生している。一方、本実施例では図３に示すように、入力電圧Ｖｉが復帰した後、出力電圧Ｖｏが安全な許容レベルにまで低下するまでは、主スイッチング素子９や整流スイッチング素子１０を動作させないことから、入力電圧Ｖｉの復帰直後に出力電圧Ｖｏの落ち込みは発生せず、負荷Ｌに悪影響を及ぼす電圧ディップの現象を防ぐことができる。
【００４３】
以上のように本実施例では、入力電圧Ｖｉを出力電圧Ｖｏに変換する主回路１として、入力側と出力側とを絶縁するトランス２と、トランス２の入力側に接続する主スイッチング素子９と、トランス２の出力側に接続する整流スイッチング素子１０とを備え、出力電圧Ｖｏを安定化させる帰還ループ１５として、出力電圧Ｖｏからこれを分圧して得られた検出電圧と基準電圧ＶRefとの比較結果を、電圧検出信号として出力する出力検出部としての出力検出回路２１と、出力検出回路２１からの電圧検出信号に応じた時比率を有するスイッチングパルスとしてのＰＷＭ信号を、主スイッチング素子９および整流スイッチング素子１０に供給する制御部としての制御回路２２を備え、主スイッチング素子９に同期して整流スイッチング素子１０をスイッチング動作させるスイッチング電源装置において、主スイッチング素子９の動作を検出するドライブ検出部としてのドライブ検出回路３１と、ドライブ検出回路３１からの検出信号である検出電圧Ｄoutを受けて、入力電圧Ｖｉの復帰後、主スイッチング素子９の動作が開始するまでは、整流スイッチング素子１０のスイッチング動作を停止させ、主スイッチング素子９の動作が開始すると、整流スイッチング素子１０のスイッチング動作を可能にする整流スイッチング素子動作制限部としてのスイッチ素子４３を備え、出力検出回路２１は、ドライブ検出回路３１からの検出電圧Ｄoutを受けて、入力電圧Ｖｉの復帰後、主スイッチング素子９の動作が開始するまでは、基準電圧ＶRefを抵抗６３で決定される第１の閾値に設定して、出力側から吸い込み電流が流れ込まない第１の閾値に出力電圧Ｖｏを分圧した値が下がるまで、制御回路２２からＰＷＭ信号を出力させないような電圧検出信号を生成し、第１の閾値よりも出力電圧Ｖｏを分圧した値が下回ると、ＰＷＭ信号の時比率を開き始めるような電圧検出信号を生成すると共に、主スイッチング素子９の動作が開始したのをドライブ検出回路３１が検出すると、基準電圧ＶRefをシャントレギュレータ２７で決定される第２の閾値に設定して、この第２の閾値と出力電圧Ｖｏを分圧した値との差に応じた時比率のＰＷＭ信号が制御回路２２から出力するように、電圧検出信号を生成する構成を有している。
【００４４】
このようにすると、出力電圧Ｖｏが蓄積された状態で入力電圧Ｖｉが復帰した場合に、吸い込み電流によるエネルギーが許容できる第１の閾値に出力電圧Ｖｏを分圧した値が低下するまで、出力検出回路２１によって主スイッチング素子９および整流スイッチング素子１０へのスイッチングパルスの供給を何れも停止させ、復帰直後における吸い込み電流の流れ込みと、それに伴う電圧ディップを阻止すると共に、その後に出力電圧Ｖｏを分圧した値が第１の閾値にまで低下し、制御回路２２からのＰＷＭ信号によって主スイッチング素子９が動作し始めると、ドライブ検出回路３１がこれを検出して、整流スイッチング素子１０へのＰＷＭ信号の供給を許可するので、その後の吸い込み電流の流れ込みも阻止することができる。したがって、出力電圧Ｖｏが蓄積された状態で起動を行なっても、吸込み電流による電圧ディップを確実に発生させないスイッチング電源装置を提供できる。
【００４５】
なお本発明は、本実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明が適用されるスイッチング電源装置は本実施例に限定されるものではなく、他の同期整流回路を備えたスイッチング電源装置でも適用可能である。また、実施例中に示す各電圧レベルの一部または全てが逆であっても、最終的な動作が一致していれば構わない。さらには、出力電圧Ｖｏから得られる検出電圧は、実施例にあるような抵抗６６，６７による分圧した電圧に限らず、別な回路構成で生成された電圧でもよい。
【符号の説明】
【００４６】
１  主回路
２  トランス
９  主スイッチング素子
１０  整流スイッチング素子
２１  出力検出回路（出力検出部）
２２  ＰＷＭ制御回路（制御部）
３１  ドライブ検出回路（ドライブ検出部）
４３  スイッチ素子（整流スイッチング素子動作制限部）
【図１】
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【図２】
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【図３】
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【図４】
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