(57)【要約】      （修正有）【課題】多層配線の下地半導体基板への配線引き出し部のコンタクト抵抗均一化を図った半導体集積回路装置の提供。【解決手段】半導体集積回路装置は、半導体基板と、前記半導体基板上に複数層積層形成された配線と、前記配線の引き出し領域に前記配線の延長部として形成されて、所定幅のスペースを介して対向するメタル片対により構成されるフックアップ部７３と、前記フックアップ部のメタル片対のスペースを貫通するように埋め込まれたコンタクト導体７２とを有し、前記配線の少なくとも２層の間で前記フックアップ部のメタル片対のスペース幅を異ならせた。【選択図】図３８
2011054758.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に複数層積層形成された配線と、
前記配線の引き出し領域に前記配線の延長部として形成されて、所定幅のスペースを介して対向するメタル片対により構成されるフックアップ部と、
前記フックアップ部のメタル片対のスペースを貫通するように埋め込まれたコンタクト導体とを有し、
前記配線の少なくとも２層の間で前記フックアップ部のメタル片対のスペース幅を異ならせた
ことを特徴とする半導体集積回路装置。
【請求項２】
スペース幅が異なるメタル片対の間で、メタル片対の全体幅が同じで、メタル片幅が異なる
請求項１記載の半導体集積回路装置。
【請求項３】
前記フックアップ部のメタル片対は、前記配線の長手方向と直交する方向に対向するようにレイアウトされる
請求項１記載の半導体集積回路装置。
【請求項４】
前記配線として、ビット線とワード線が交互にかつ互いに交差するように複数層ずつ形成され、
上下に隣接するビット線とワード線の各クロスポイントに、不揮発性メモリセルが配置された複数層のセルアレイを有する
請求項１記載の半導体集積回路装置。
【請求項５】
前記不揮発性メモリセルは、可変抵抗素子とこれに直列に接続されるダイオードが積まれた抵抗変化型メモリセルである
請求項４記載の半導体集積回路装置。
【請求項６】
半導体基板と、
前記半導体基板上に積層形成された、互いに交差するワード線とビット線及びそれらの各クロスポイントに形成された抵抗変化型メモリセルを有する複数層のメモリセルアレイと、
前記各メモリセルアレイのワード線及びビット線をそれらの端部において前記半導体基板に引き出す配線引き出し領域とを備え、
前記配線引き出し領域は、
前記ワード線及びビット線の延長部として形成されて、所定幅のスペースを介して対向するメタル片対により構成されるフックアップ部と、
前記フックアップ部のメタル片対のスペースを貫通するように層間絶縁膜に埋め込まれた、前記ワード線及びビット線を垂直方向に引き出すためのコンタクト導体とを有し、
少なくとも異なる２層のワード線又はビット線の間で、前記フックアップ部のメタル片対のスペース幅を異ならせた
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多層配線構造を用いる半導体集積回路装置に係り、特に三次元的に積層されたセルアレイを有する不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
電圧、電流、熱等を利用して物質の抵抗値を可逆的に変化させ、その抵抗値の異なる状態を情報として記憶する抵抗変化メモリ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ；ＲｅＲＡＭ；）が、フラッシュメモリの後継候補として注目されている。抵抗変化メモリは微細化に向いており、クロスポイント型セルアレイを容易に構成することが出来、更にセルアレイの三次元的な積層化も容易である（例えば、特許文献１参照）。
【０００３】
三次元セルアレイの多層に形成されたワード線やビット線等のアレイ配線は、セルアレイ周辺の引き出し部で、垂直ビア配線により下地半導体基板に接続される。この場合、多層アレイ配線の特性をできる限り均一性良く揃えるには、ビアコンタクトの構造に配慮することが必要になる（例えば、特許文献２参照）。
【０００４】
ＲｅＲＡＭに限らず、例えばＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングを縦積みするメモリ構造においても、同様に多層のワード線が必要である。これらの多層ワード線を下地半導体基板に、ビアコンタクトを介して引き出すことが必要になる。下地半導体基板に垂直（ｚ方向）に積層された複数のアレイ配線を、必要に応じて層間で共通接続させながら、下地半導体基板に垂直に引き出すビアコンタクト構造は、例えばジア（ｚｉａ）コンタクト構造と称される（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−９６５７号公報
【特許文献２】特開２００９−２６８６７号公報
【特許文献３】特表２００６−５１２７７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明は、多層配線の下地半導体基板への配線引き出し部のコンタクト抵抗均一化を図った半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一態様による半導体集積回路装置は、
半導体基板と、
前記半導体基板上に複数層積層形成された配線と、
前記配線の引き出し領域に前記配線の延長部として形成されて、所定幅のスペースを介して対向するメタル片対により構成されるフックアップ部と、
前記フックアップ部のメタル片対のスペースを貫通するように埋め込まれたコンタクト導体とを有し、
前記配線の少なくとも２層の間で前記フックアップ部のメタル片対のスペース幅を異ならせたことを特徴とする。
【０００８】
この発明の他の態様による半導体集積回路装置は、
半導体基板と、
前記半導体基板上に積層形成された、互いに交差するワード線とビット線及びそれらの各クロスポイントに形成された抵抗変化型メモリセルを有する複数層のメモリセルアレイと、
前記各メモリセルアレイのワード線及びビット線をそれらの端部において前記半導体基板に引き出す配線引き出し領域とを備え、
前記配線引き出し領域は、
前記ワード線及びビット線の延長部として形成されて、所定幅のスペースを介して対向するメタル片対により構成されるフックアップ部と、
前記フックアップ部のメタル片対のスペースを貫通するように層間絶縁膜に埋め込まれた、前記ワード線及びビット線を垂直方向に引き出すためのコンタクト導体とを有し、
少なくとも異なる２層のワード線又はビット線の間で、前記フックアップ部のメタル片対のスペース幅を異ならせたことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、多層配線の下地半導体基板への配線引き出し部のコンタクト抵抗均一化を図った半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態のＲｅＲＡＭのブロック構成を示す図である。
【図２】同ＲｅＲＡＭの三次元セルアレイレイアウトを示す図である。
【図３】同三次元セルアレイの積層構造を示す斜視図である。
【図４】同三次元セルアレイの単位セル断面構造を示す図である。
【図５】選択素子としてのＭＩＭ素子の構造を示す図である。
【図６】選択素子としてのＰＩＮダイオードの構造を示す図である。
【図７】メモリセルの積層構造を等価回路的に示す図である。
【図８】図２の三次元セルアレイのＩ−Ｉ’断面構造を一つのセルアレイについてのみ示す図である。
【図９】図２の三次元セルアレイのII−II’断面構造を一つのセルアレイについてのみ示す図である。
【図１０】セルアレイが積層されるＦＥＯＬ基板の構造を示す図である。
【図１１】ＲｅＲＡＭの製造工程を説明するための図である。
【図１２】第１層セルアレイの積層断面構造を示す図である。
【図１３】ワード線用のライン／スペース加工工程を示すII−II’断面図である。
【図１４】層間絶縁膜を埋め込み次のメタル配線層を堆積した状態のII−II’断面図である。
【図１５】ビット線用のライン／スペース加工工程を示すＩ−Ｉ’断面図である。
【図１６】層間絶縁膜を埋め込み平坦化した状態のＩ−Ｉ’断面図である。
【図１７】メモリセル側壁に保護膜を形成した状態を示す図８対応のＩ−Ｉ’断面図である。
【図１８】メモリセル側壁に保護膜を形成した状態を示す図９対応のII−II’断面図である。
【図１９】図１１の製造プロセスに対して、ポストアニール処理と酸化膜形成工程を付加したフローを示す図である。
【図２０】図１１の製造プロセスに対して、ポストアニール処理と窒化膜形成工程を付加したフローを示す図である。
【図２１】他のセルアレイ製造法による第１のメモリセル層堆積までの工程を示す斜視図である。
【図２２】同セルアレイ製造法によるワード線形成のライン/スペース加工工程を示す斜視図である。
【図２３】同セルアレイ製造法による層間絶縁膜埋め込み工程を示す斜視図である。
【図２４】同セルアレイ製造法による第２のメモリセル層堆積までの工程を示す斜視図である。
【図２５】同セルアレイ製造法によるビット線形成の２セルアレイ層にまたがるライン/スペース加工工程を示す斜視図である。
【図２６】同セルアレイ製造法による層間絶縁膜埋め込み工程を示す斜視図である。
【図２７】同セルアレイ製造法による第３のメモリセル層堆積までの工程を示す斜視図である。
【図２８】同セルアレイ製造法によるワード線形成の２セルアレイ層にまたがるライン/スペース加工工程と層間絶縁膜埋め込み工程を示す斜視図である。
【図２９】更に他のセルアレイ製造法による第１層のメモリセル形成工程を示す斜視図である。
【図３０】同セルアレイ製造法による第２層のメモリセル形成工程を示す斜視図である。
【図３１】ビット線及びワード線の引き出し領域のレイアウト例を示す図である。
【図３２】ビット線及びワード線の引き出し法の一例を説明するための斜視図である。
【図３３】ビット線及びワード線引き出し領域のジアコンタクト配列部分を同一面上に展開して示す断面図である。
【図３４】４層セルアレイ積層後のコンタクト孔形成状態を示す断面図である。
【図３５】第３層目ワード線ＷＬ３及びコンタクトの埋め込み工程を示す断面図である。
【図３６】ワード線引き出し領域のフックアップ部レイアウト例を示す図である。
【図３７】ビット線引き出し領域のフックアップ部レイアウト例を示す図である。
【図３８】二種のビット線フックアップを示す図である。
【図３９】ビット線フックアップとジアコンタクトの配列パターン例を示す図である。
【図４０】改良されたビット線フックアップとジアコンタクトの配列パターン例を示す図である。
【図４１】ビット線フックアップとジアコンタクトの他の配列パターン例を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１２】
以下の実施の形態では、不揮発性メモリの一例として、抵抗変化型メモリ（ＲｅＲＡＭ）を説明する。この発明はこれに限られるわけではなく、例えば相変化型メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  ＲＡＭ；ＰＣＲＡＭ）、縦積みのＮＡＮＤストリングを用いたフラッシュメモリその他の不揮発性メモリであって、多層に積層される信号配線を、下地半導体基板に引き出すためのジアコンタクトを有するものに対して同様に適用可能である。
【００１３】
また ＲｅＲＡＭのメモリセルは、可変抵抗素子が非オーミック選択素子と直列接続される形であればよく、選択素子としてトランジスタを用いた１Ｔ１Ｒ型メモリセル、ダイオードを用いた１Ｄ１Ｒ型メモリセルいずれでもよい。
【００１４】
［ＲｅＲＡＭ構成］
図１は、一実施の形態によるＲｅＲＡＭの機能ブロック構成を示す。メモリセルアレイ１は、図２の平面図及び図３の斜視図に示すようなクロスポイント型セルアレイであり、メモリセル１３が互いに交差するワード線（ＷＬ）１１とビット線（ＢＬ）１２の交差部に配置されている。セルアレイ１は、図３の例では、４層のメモリセル１３が積層された３次元セルアレイとして構成されている。
【００１５】
メモリセルアレイ１のデータ消去、データ書き込み及びデータ読み出しのためのビット線選択制御及びワード線選択制御のために、カラム制御回路２及びロウ制御回路３が設けられている。カラム制御回路２やロウ制御回路３は、メモリセルアレイ１が複数マット或いは複数セクタで構成される場合にマット毎或いはセクタ毎に設けられても良いし、複数マット或いは複数セクタで共有する形であっても良い。カラム制御回路２やロウ制御回路３はまた、セルアレイ層毎に設けられても良く、或いは複数セルアレイ層で共有する形でも良い。
【００１６】
メモリセルアレイが複数マット或いは複数セクタで構成される場合、ワード線は、各マット或いは各セクタに配置されるローカルワード線と、複数マット或いは複数セクタに共通のグローバルワード線とにより構成される。ビット線も同様に、ローカルビット線とグローバルビット線という階層構造とすることができる。
【００１７】
メモリセルアレイ１は、データ入出力バッファ４を介し、Ｉ／Ｏ線を介して、外部のホスト９との間でデータ授受が行なわれる。データ入出力バッファ４は、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。受け取った書き込みデータは、カラム制御回路２にロードされて、メモリセルアレイ１の書き込み制御に供され、メモリセルアレイ１の読み出しデータはカラム制御回路２にラッチされ、データ入出バッファ４を介して出力される。
【００１８】
メモリセルの選択をするためのアドレスデータは、データ入出力バッファ４からステートマシン６を介してカラム制御回路２やロウ制御回路３に送られる。また、ホスト８からのコマンドデータは、データ入出力バッファ４からコマンド・インターフェイス５に送られる。
【００１９】
コマンド・インターフェイス５は、ホスト８からの制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドデータかアドレスデータか判断し、コマンドデータであればこれをデコードしてコマンド信号としてステートマシン６に転送する。
【００２０】
ステートマシン６は、ＲｅＲＡＭメモリ全体の管理を行う。即ちホスト８からのコマンドを受け、コマンドに従って読み出し、書き込み、消去、データの入出力管理等を行う。
【００２１】
また、ホスト８はステートマシン６が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００２２】
パルス発生器７は、ステートマシン６により制御されて、任意の電圧、任意のタイミングの制御パルスを発生する。この制御パルスは、ロウ制御回路３で選択されたワード線に、書き込みパルスあるいは読み出しパルス等として転送される。
【００２３】
メモリセルアレイ１の周辺回路素子は、メモリセルアレイ１が積層形成されるシリコン基板のメモリセルアレイ直下に形成される。これにより、この不揮発性半導体記憶装置のチップ面積はほぼ、メモリセルアレイの面積に等しくすることも可能である。
【００２４】
図４は、クロスポイント型メモリセルアレイ１の単位セル断面構造を示している。即ち、クロスポイント構造とは、互いに交差するアレイ配線、いまの例ではワード線（ＷＬ）１１とビット線（ＢＬ）１２の交点にメモリセル１３が配置される構造をいう。
【００２５】
ワード線１１やビット線１２のアレイ配線は、熱に強くかつ低抵抗のメタル配線として、タングステン（Ｗ），タングステンシリサイド（ＷＳｉ），ニッケルシリサイド（ＮｉＳｉ），コバルトシリサイド（ＣｏＳｉ）等が用いられる。メモリセル１３は、抵抗値が電圧、電流、熱或いは化学エネルギーにより可変設定される可変抵抗素子ＶＲと選択素子ＳＤが電極１４ｂを介して積層された構造である。
【００２６】
可変抵抗素子ＶＲとビット線１２との間、選択素子ＳＤとワード線１１の間にも電極１４ａ，１４ｃが介在する。これらの電極１４ａ，１４ｂ，１４ｃは、必要に応じて接着層を兼ね、或いはバリアメタルの機能を持つ。そのために例えば、Ｐｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕｏ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯｘ，ＰｔＲｈＯｘ，Ｒｈ，ＴａＡｌＮ等のメタル材料が用いられる。
【００２７】
可変抵抗素子膜の結晶配向性を一様にするようなメタル膜を別途挿入することも有効である。また、バッファ層、バリアメタル層、接着層を電極層とは別に挿入することも可能である。
【００２８】
本実施の形態では、このようなメモリセル構造が複数層積層されている。ここでは、上下のセルアレイが配線を共有して、配線/メモリセル/配線/メモリセル/配線という構造が用いられているが、上下セルアレイが層間絶縁膜で分離される、配線/メモリセル/配線/層間絶縁膜/配線/メモリセル/配線という繰り返し構造にしても良い。
【００２９】
前者の構造は層数が少なく、コスト的なメリットも得られるが、一つの配線が共有するセル数が多くなり、パフォーマンスの悪化、非選択セルのディスターブ等、信頼性の悪化が考えられる。対して後者は配線層が多くなり、コストが高くなるが、一つの配線に接続されるセル数が前者の半分になるので、高速動作に向いており、また、信頼性の面でも前者よりも優る。
【００３０】
非オーミック選択素子ＳＤは、ＰＮ接合ダイオードやＰＩＮダイオード（図６参照）、或いはショットキーダイオード等の各種ダイオード、ＭＩＭ（Metal-Insulator-Metal）素子（図５参照）或いはＳＩＳ（Silicon-Insulator-Silicon）素子等を用いることができる。これらの素子内にバリアメタル層、接着層を挿入しても良い。
【００３１】
選択素子ＳＤとしてダイオードを使用することは、その特性上、ＲｅＲＡＭはユニポーラ動作を行う上で好ましい。バイポーラ動作を行なわせる場合には、ＭＩＭ素子やＳＩＳ素子が好ましい。
【００３２】
図７は、非オーミック選択素子としてダイオードＤｉを用いた場合の４層セル積層構造の等価回路を示している。ダイオードＤｉと可変抵抗素子ＶＲの配置は、ビット線ＢＬやワード線ＷＬを中心として鏡像関係になるが、素子配置はこれに限られるわけではない。他の素子配置も、ワード線ＷＬとビット線ＢＬのバイアス関係を適当に設定することにより、適用可能である。
【００３３】
次に三次元セルアレイの具体的な積層構造とその製造プロセスを説明する。
【００３４】
［セルアレイ積層構造とプロセス］
図８及び図９は、それぞれ図２のメモリセルアレイのワード線（ＷＬ）方向に沿った断面（Ｉ−Ｉ’断面）及びビット線（ＢＬ）方向に沿った断面（II−II’断面）を、最下層の基本セルアレイ層についてのみ示している。セルアレイが形成されるシリコン基板２０は、セルアレイ積層に先立つ回路形成プロセスが終わったもので、層間絶縁膜２１で覆われている。この状態の基板を、ＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  Ｏｆ  Ｌｉｎｅ）基板という。
【００３５】
具体的にＦＥＯＬ基板は、図１０に示すように、シリコン基板２０に必要なトランジスタＱ等の回路素子を含む周辺回路が、セルアレイが積層されるべき領域に形成され、層間絶縁膜２１で覆われる。層間絶縁膜２１には、少なくとも一層の（必要なら複数層の）メタル配線Ｍ１が形成されている。メタル配線Ｍ１はビアコンタクトを介して、必要な回路素子例えばトランジスタＱのドレイン／ソース層等に接続されている。
【００３６】
積層されるセルアレイのアレイ配線（ワード線ＷＬ及びビット線ＢＬ）は、セルアレイ周辺の配線引き出し部（フックアップ部）で、ＦＥＯＬ基板上のメタル配線Ｍ１にコンタクトされ、周辺回路に接続されることになる。
【００３７】
図８及び図９では、ＦＥＯＬ基板のトランジスタやメタル配線は、省略してある。セレアレイプロセスでは、図８及び図９に示すように、層間絶縁膜２１上にまず第１のアレイ配線としてタングステン（Ｗ）等の低抵抗メタル膜によりワード線（ＷＬ）２２が形成される。
【００３８】
ワード線２２上には、飛び飛びの位置に選択素子ＳＤとしてのダイオード（Ｄｉ）２４と可変抵抗素子（ＶＲ）２５が積層される。可変抵抗素子２５上には、これをワード線２２と交差する方向に共通接続するように、第２のアレイ配線としてのビット線（ＢＬ）２６が形成される。
【００３９】
ダイオード２４は、ここではｐ型多結晶シリコン層２４ｐとｎ型多結晶シリコン層２４ｎからなるＰＮダイオードを示しているが、ＰＩＮダイオードやショットキーダイオードでも良い。或いは選択素子として、ＭＩＭ素子やＳＩＳ素子を用いることも出来る。
【００４０】
ダイオード２４とワード線２２の間には、Ｔｉ或いはＴｉＮによるバリアメタル２３ａを介在させている。また可変抵抗素子２５の下面及び上面にはそれぞれ下部電極２３ｂ及び上部電極２３ｃが形成されている。これらの電極２３ｂ，２３ｃは、別途バリア層や接着層を重ねてもよいし、或いは一つのメタル層でバリア層や接着層を兼ねてもよい。
【００４１】
各メモリセルの周囲は、層間絶縁膜２７，２８で埋められる。
【００４２】
以上、図８及び図９では、三次元セルアレイの最下層の基本セルアレイ構造のみ示しているが、実際には同様のセルアレイ構造が複数層繰り返し積層されることになる。この場合、複数層のセルアレイが間に層間絶縁膜を挟んで積層される場合と、層間絶縁膜を挟むことなく、ワード線やビット線を上下のセルアレイが共有する形で積層される場合とがある。
【００４３】
［三次元セルアレイの製造法−その１］
三次元セルアレイの具体的な製造法−その１を、図１１を参照して説明する。この製造プロセスは、アレイ配線メタル層とメモリセル層を重ねて、これを一体としてビット線ＢＬやワード線ＷＬの配線パターニングを行い、これにより、互いの交差するビット線ＢＬとワード線ＷＬの各クロスポイントにメモリセルをセルフアラインで残置させる、という方法を用いる。
【００４４】
シリコン基板２０を用意し（ステップＳ１）、これにセルアレイの周辺回路を形成するＦＥＯＬ（Front End Of Line）プロセスを行い（ステップＳ２）、層間絶縁膜２１を堆積する（ステップＳ３）。この層間絶縁膜２１には、前述のようにこの上に積層形成されるセルアレイのワード線及びビット線を、シリコン基板まで導くための１層或いは２層のメタル配線が形成される。
【００４５】
こうして得られたＦＥＯＬ基板に、クロスポイントセルアレイの第１層メタル配線（ワード線２２）となるメタル層堆積（ステップＳ４）、バリアメタル層として例えばＴｉ／ＴｉＮ層堆積（ステップＳ５）、非オーミック選択素子層堆積（ステップＳ６）及び可変抵抗素子層堆積（ステップＳ７）を、順次行なう。可変抵抗素子層の上下面には電極層を形成する。
【００４６】
ここまでの工程で、Ｉ−Ｉ’及びII−II’断面共に、図１２に示す多層膜積層構造となる。
【００４７】
非オーミック素子ＳＤが多結晶シリコンダイオードの場合、例えば多結晶シリコン膜堆積の一工程内でＰ型層２４ｐとＮ型層２４ｎを順次形成する方法、即ちＩｎ−ｓｉｔｕ  Ｄｅｐｏｓｉｔｉｏｎ法を利用することにより、プロセスが簡単になる。  
【００４８】
その後、ここまでの多層積層膜をワード線のパターンに加工する第１のエッチング加工を行う（ステップＳ８）。具体的には、反応性イオンエッチングＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、セルアレイ層をＦＥＯＬ基板の層間絶縁膜２１が露出するまでライン（Ｌ）／スペース（Ｓ）＝Ｆ／Ｆ（Ｆ：最小加工寸法）で加工する。これにより、図１３のII−II´断面構造、即ちワード線２２がその上全面にメモリセル層を重ねた状態でパターン形成される。
【００４９】
この状態で次に高密度プラズマＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｚｍａ）−ＣＶＤにより第２の層間絶縁膜２７を堆積し（ステップＳ９）、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化して電極２３ｃを露出させ（ステップＳ１０）、メタル層を堆積する（ステップＳ１１）。即ち、図１４に示すように、Ｌ／Ｓスペース部を、電極２３ａが露出した状態に層間絶縁膜２７で埋め込んだ後、第２の配線（ビット線２６）となるメタル層を堆積する。
【００５０】
層間絶縁膜２７は絶縁性が良く、低容量、埋め込み特性が良い材料が好ましく、例えばＢＰＳＧ膜が用いられる。Ｌ／Ｓ加工でハードマスクを使用していた場合は、平坦化工程後にハードマスク除去工程が必要になる。
【００５１】
その後、ワード線ＷＬと交差するビット線ＢＬをパターン形成する第２のエッチング加工を行なう（ステップＳ１２）。このエッチング加工も、ＲＩＥ法によりＬ／Ｓ＝Ｆ／Ｆで、ワード線２２をエッチングストッパとして行なう。これにより、図１５に示すＩ−Ｉ’断面構造が得られる。即ち、ビット線２６がパターン形成されると共に、ワード線（ＷＬ）２２上に連続して残されていたメモリセル膜がパターニングされて、ビット線（ＢＬ）２６とワード線（ＷＬ）２２の各交差部のみに個々独立のメモリセルとして残される。
【００５２】
次に、図１６に示すように、ビット線のスペース部を埋めるように、ＨＤＰ−ＣＶＤにより第３の層間絶縁膜２８を堆積し（ステップＳ１３）、これをＣＭＰにより平坦化する（ステップＳ１４）。ここまでで、クロスポイント型の基本アレイ層が形成される。
【００５３】
以上述べた多層積層膜の堆積と、２回のＬ／Ｓ加工工程を行うことにより、ワード線とビット線の交差部に自己整合的にメモリセルが形成される。この実施の形態の工程では、メモリセルとワード線やビット線との合わせずれは問題にならない。ワード線及びビット線の引き出し部については、合わせずれが問題になり、その対策が必要になるが、これについては、後述する。
【００５４】
以下、バリアメタル堆積から第３の層間絶縁膜の埋め込みと平坦化までのステップＳ５〜Ｓ１４を、繰り返し行なうことにより（ステップＳ１５）、３次元セルアレイが得られる。このとき、ビット線２６が露出した状態でバリアメタル層堆積からの工程を繰り返すと、上下に隣接するセルアレイがビット線２６を共有する形になる。同様に２層目のワード線が露出した状態でバリアメタル堆積から更に次のセルアレイ形成を行なうと、隣接セルアレイがワード線を共有する形になる。
【００５５】
層間絶縁膜で上下の隣接セルアレイを分離する形で積層することもできる。このメリット、デメリットは前述したとおりである。三次元セルアレイ形成後、更に必要に応じて、層間絶縁膜を介してグローバルビット線、グローバルワード線その他のメタル配線を形成する（ステップＳ１６）。
【００５６】
以上の三次元セルアレイの製造工程には、メモリセル特性の最適化と安定化のための処理を付加することが出来る。メモリセルを構成する可変抵抗素子ＶＲは、例えば２元系金属酸化物膜により構成される。そこで好ましくは、製造工程でこの可変抵抗素子ＶＲに対して、特性最適化の処理或いは安定化の処理を加える。
【００５７】
例えば、２元系金属酸化物層として、ＮｉＯ，ＴｉＯ，ＷＯ等を用いた場合、これを酸化すれば、抵抗を増加させることができ、還元すれば抵抗を低下させることができる。即ち、可変抵抗素子層に対して酸化又は還元処理を組み合わせることによって、例えばセット時の抵抗Ｒｓｅｔを最適化することができる。
【００５８】
更に可変抵抗素子ＶＲを用いたメモリセルの側壁に保護膜を形成することでメモリセルの特性安定化が図られ、データ保持特性の改善が可能になる。このような保護膜としては、酸化膜や窒化膜が用いられる。
【００５９】
図１７及び図１８は、それぞれ図８及び図９の断面について、可変抵抗素子（ＶＲ）２５とダイオード（Ｄｉ）２４を含むメモリセル側壁に保護膜２９，３０を形成した状態を示している。
【００６０】
図１９は、図１１の製造プロセスに対して、可変抵抗素子層に対するポストアニール処理工程と酸化膜形成工程を付加したフローを示している。
【００６１】
シリコン基板の用意（ステップＳ１１）から可変抵抗素子層の堆積（ステップＳ１２）までの工程は、先に説明した図１１のステップＳ１〜Ｓ７と変わらない。必要な可変抵抗素子層の堆積終了後、同じ装置内で温度及びガス雰囲気を変更して、堆積された可変抵抗素子膜にポストアニールを行なう（ステップＳ１３）。
【００６２】
このポストアニール処理を加えることにより、可変抵抗素子膜の抵抗値、具体的には可変抵抗素子ＶＲとしてのセット抵抗Ｒｓｅｔの最適化を行なうができる。例えば、Ａｒガス雰囲気中でのアニールを行なうと、可変抵抗素子膜の抵抗値を減ずる還元処理になる。また、このポストアニールには、可変抵抗素子膜の結晶化等の膜質改善効果もある。
【００６３】
ポストアニールの温度、ガス雰囲気等は変更可能である。また、このポストアニールは多層のメモリ層の積層が終了した時点で複数層に対して一括して行うことも可能である。
【００６４】
その後、図１１のステップＳ８に対応する、ワード線のパターニングである第１のエッチング加工を行う（ステップＳ１４）。これにより、可変抵抗素子膜の側壁が露出するので、この状態で可変抵抗素子膜側面に保護膜としての酸化膜を形成する、第１の酸化膜形成処理を行う（ステップＳ１５）。
【００６５】
ここでの酸化膜形成処理は、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ），ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｅａｌ），ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｉｚａｔｉｏｎ）等による。これにより、図１８に示したように、ダイオードを含むメモリセル層側面に保護膜２９となる酸化膜が形成される。
【００６６】
その後、第２層間絶縁膜埋め込み（ステップＳ１６）、平坦化（ステップＳ１７）、第２の配線メタル層堆積（ステップＳ１８）を経て、ビット線のパターニング工程である第２のエッチング加工を行なう（ステップＳ１９）。このエッチング加工ステップＳ１９は、図１１のステップＳ１２に対応する。
【００６７】
これにより、可変抵抗素子膜の別の側壁が露出するので、この状態でも可変抵抗素子膜側面に保護膜としての酸化膜を形成する、第２の酸化膜形成処理を行う（ステップＳ２０）。これにより、図１７に示したように、ダイオードを含むメモリセル層側面に保護膜３０として酸化膜が形成される。
【００６８】
次に、ビット線のスペース部を埋めるように第３の層間絶縁膜を堆積し（ステップＳ２１）、これを平坦化する（ステップＳ２２）。ここまでで、クロスポイント型の基本アレイ層が形成される。以下、バリアメタル堆積から第３層間絶縁膜の埋め込みと平坦化までのステップを、繰り返し行なうことにより（ステップＳ２３）、３次元セルアレイが得られる。その後必要な信号配線形成を行なう（ステップＳ２４）。
【００６９】
第１及び第２の酸化膜形成ステップＳ１５及びＳ２０において形成する酸化膜としては、例えば、クロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、トリウム（Ｔｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）あるいは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのいわゆる希土類元素などの酸化物を挙げることができる。また、酸化アルミニウム（Ａｌ２Ｏ３）、酸化銅（ＣｕＯ）、酸化シリコン（ＳｉＯ２）等も形成可能である。
【００７０】
また、複合酸化物膜として、例えば、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）の他、チタン酸カルシウム（ＣａＴｉＯ３）、ニオブ酸カリウム（ＫＮｂＯ３）、ビスマス酸化鉄（ＢｉＦｅＯ３）、ニオブ酸リチウム（ＬｉＮｂＯ３）、バナジウム酸ナトリウム（Ｎａ３ＶＯ４）、バナジウム酸鉄（ＦｅＶＯ３）、チタン酸バナジウム（ＴｉＶＯ３）、クロム酸バナジウム（ＣｒＶＯ３）、バナジウム酸ニッケル（ＮｉＶＯ３）、バナジウム酸マグネシウム（ＭｇＶＯ３）、バナジウム酸カルシウム（ＣａＶＯ３）、バナジウム酸ランタン（ＬａＶＯ３）、モリブデン酸バナジウム（ＶＭｏＯ５，Ｖ２ＭｏＯ８）、バナジウム酸リチウム（ＬｉＶ２Ｏ５）、珪酸マグネシウム（Ｍｇ２ＳｉＯ４）、珪酸マグネシウム（ＭｇＳｉＯ３）、チタン酸ジルコニウム（ＺｒＴｉＯ４）、マグネシウム酸鉛（ＰｂＭｇＯ３）、ニオブ酸鉛（ＰｂＮｂＯ３）、ホウ酸バリウム（ＢａＢ２Ｏ４）、クロム酸ランタン（ＬａＣｒＯ３）、チタン酸リチウム（ＬｉＴｉ２Ｏ４）、銅酸ランタン（ＬａＣｕＯ４）、チタン酸亜鉛（ＺｎＴｉＯ３）、タングステン酸カルシウム（ＣａＷＯ４）等が薄膜形成、堆積可能となる。
【００７１】
図２０は、図１１の製造プロセスに対して、可変抵抗素子層に対するポストアニール処理工程と窒化膜形成工程を付加したフローを、図１９と対応させて示している。
【００７２】
シリコン基板の準備（ステップＳ１１）から可変抵抗素子層の堆積（ステップＳ１２）までの工程は、先に説明した図１１のステップＳ１〜Ｓ７と変わらない。必要な可変抵抗素子層の堆積終了後、同じ装置内で温度及びガス雰囲気を変更して、堆積された可変抵抗素子膜にポストアニールを行なう（ステップＳ１３）。このポストアニール処理を加えることにより、可変抵抗素子膜の抵抗値、具体的には可変抵抗素子ＶＲとしてのセット抵抗Ｒｓｅｔの最適化調整ができる。
【００７３】
その後、図１１のステップＳ８に対応する、ワード線のパターニングである第１のエッチング加工を行う（ステップＳ１４）。ここまで、図１９のフローと変わらない。これにより、可変抵抗素子膜の側壁が露出するので、この状態で可変抵抗素子膜側面に保護膜としての窒化膜を形成する、第１の窒化膜形成処理を行う（ステップＳ１５’）。これは図１９の第１の酸化膜形成処理ステップＳ１５に対応する。
【００７４】
その後、図１９と同様に、第２層間絶縁膜埋め込み（ステップＳ１６）、平坦化（ステップＳ１７）、第２の配線メタル層堆積（ステップＳ１８）を経て、ビット線のパターニング工程である第２のエッチング加工を行なう（ステップＳ１９）。
【００７５】
これにより、可変抵抗素子膜の別の側壁が露出するので、この状態で可変抵抗素子膜側面に保護膜としての窒化膜を形成する、第２の窒化膜形成処理を行う（ステップＳ２０’）。
【００７６】
第１及び第２の窒化膜形成処理ステップＳ１５’及びＳ２０’により、図１８及び図１７に示したように、ダイオードを含むメモリセル層側面に保護膜２９及び３０が形成される。
【００７７】
以下、図１９のフローと同じである。
【００７８】
第１及び第２の窒化膜形成処理ステップＳ１５’及びＳ２０’で形成する窒化膜としては、窒化チタン（ＴｉＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）、窒化珪素（ＳｉＮ）、窒化マグネシウム（ＭｇＮ）、窒化モリブデン（ＭｏＮ）、窒化カルシウム（ＣａＮ）、窒化ニオブ（ＮｂＮ）、窒化タンタル（ＴａＮ）、窒化バナジウム（ＢａＮ）、窒化亜鉛（ＺｎＮ）、窒化ジルコニウム（ＺｒＮ）、窒化鉄（ＦｅＮ）、窒化銅（ＣｕＮ）、窒化バリウム（ＢａＮ）、窒化ランタン（ＬａＮ）、窒化クロム（ＣｒＮ）、窒化イットリウム（ＹＮ）、窒化リチウム（ＬｉＮ）、窒化チタン（ＴｉＮ）、およびこれらの複合窒化物等も用いられる。
【００７９】
この他更に、バリウムサイアロン（ＢａＳｉＡｌＯＮ）、カルシウムサイアロン（ＣａＳｉＡｌＯＮ）、セリウムサイアロン（ＣｅＳｉＡｌＯＮ）、リチウムサイアロン（ＬｉＳｉＡｌＯＮ）、マグネシウムサイアロン（ＭｇＳｉＡｌＯＮ）、スカンジウムサイアロン（ＳｃＳｉＡｌＯＮ）、イットリウムサイアロン（ＹＳｉＡｌＯＮ）、エルビウムサイアロン（ＥｒＳｉＡｌＯＮ）、ネオジムサイアロン（ＮｄＳｉＡｌＯＮ）等のIA、IIA、IIIB族のサイアロン、または多元サイアロン等の酸窒化物が適用可能である。更に、窒化珪素酸ランタン（ＬａＳｉＯＮ）、窒化珪素酸ランタンユーロピウム（ＬａＥｕＳｉ２Ｏ２Ｎ３）、酸窒化珪素（ＳｉＯＮ３）等も適用可能である。
【００８０】
以上のように、可変抵抗素子膜に対して、酸化或いは還元処理を行い、さらに保護膜形成を行うことにより、セット抵抗Ｒｓｅｔの最適化、素子の安定化を図ることができる。より具体的に、金属酸化膜素子の側壁リーク電流を減少させることができ、かつ、データリテンションの改善も可能である。３元系以上の金属酸化物を用いた可変抵抗素子に対しても同様の抵抗値最適化と安定化が可能である。
【００８１】
［三次元セルアレイの製造法−その２］
ここまで説明した三次元セルアレイ製造プロセスは、積層される各セルアレイ層に対して、ワード線パターニングとビット線パターニングの２回のＬ／Ｓ加工を行なっている。これに対し、連続する２層セルアレイを貫通するようなＬ／Ｓ加工を行なうこともできる。
【００８２】
そのような三次元セルアレイの製造プロセスを、図２１〜図２８を参照して説明する。図２１〜図２８は、図５のＢＬ方向のII−II´断面及びＷＬ方向のＩ−Ｉ´断面を含んだ工程斜視図を示している。
【００８３】
図２１に示すように、先の三次元セルアレイ製造プロセスで説明したと同様に、ＦＥＯＬ基板（メタル配線が形成されて層間絶縁膜４１で覆われたシリコン基板４０）上にワード線４２となるメタル層を堆積し、更にその上にメモリセル層４３を堆積する。メモリセル層４３は実際には、先に説明したように、バリアメタルや電極メタル、ダイオードＤｉを構成する多結晶シリコン層、可変抵抗素子ＶＲ層を含む多層膜として構成されるが、ここでは簡略化して示している。以下に順次積層されるメモリセル層も同様である。
【００８４】
この後、図２２に示すように、メモリセル層４３とその下の配線メタル層をワード線４２のパターンにＬ／Ｓ加工する。続いて、図２３に示すように、メモリセル層４３が重ねられた状態のワード線４２のスペース部に層間絶縁膜４４を埋め込み、平坦化する。
【００８５】
次に、図２４に示すように、ビット線４５となる配線メタル層を堆積し、これをパターニングすることなく、続けて次のメモリセル層４６を堆積する。メモリセル層４６は、先のメモリセル層４３とはビット線４５を中心に鏡像関係となるような膜積層順が選択される。そして、図２５に示すように、ビット線パターニングとなるＬ／Ｓ加工を行なう。
【００８６】
このＬ／Ｓ加工は、２メモリセル層４６，４３を貫通するように、即ちメモリセル層４６からその下の配線メタル層をエッチングしてビット線４５をパターニングし、引き続きその下のメモリセル層４３をワード線４２が露出するまでエッチングする。
【００８７】
これにより、最初のメモリセル層４３は、ワード線４２とビット線４５の交差部のみに残される。また、ビット線４５が上にメモリセル層４６を重ねた状態でパターニングされる。
【００８８】
この後、図２６に示すように、ビット線４５とメモリセル３６のスペース部に層間絶縁膜４７を埋め込み、平坦化する。
【００８９】
次に、図２７に示すように、ワード線４８となる配線メタル層を堆積し、これをパターニングすることなく、続けて次のメモリセル層４９を堆積する。メモリセル層４９は、先のメモリセル層４６とはワード線４８中心として鏡像関係を満たすような膜積層順が選択される。
【００９０】
そして、図２８に示すように、ワード線パターニングとなるＬ／Ｓ加工を行なう。このＬ／Ｓ加工も、２メモリセル層４９，４６を貫通するように、即ちメモリセル層４９からその下の配線メタル層をエッチングしてワード線４８をパターニングし、引き続きその下のメモリセル層４６をビット線４５が露出するまでエッチングする。その後、図２８に示すように、ワード線のスペース部に層間絶縁膜５０を埋め込み、平坦化する。
【００９１】
以下同様に、２層のメモリセル層を同時にＬ／Ｓ加工する工程を必要回数繰り返すことにより、多層セルアレイが得られる。
【００９２】
［三次元セルアレイの製造法−その３］
ここまで説明した三次元セルアレイの製造法は、アレイ配線メタル層とメモリセル層を重ねた状態でビット線やワード線のパターニングを行なうことにより、それらのクロスポイントのみにメモリセル層を残置させるようにしている。これらの製造法−その１，その２−とは異なり、メタル層の堆積及びパターニングと、これに重なるメモリセル層の堆積及びパターニングとを別々に行うことにより、ビット線やワード線上にピラー状メモリセルを配置するという製造プロセスを適用することも出来る。
【００９３】
その製造プロセスを、図２９及び図３０を参照して簡単に説明する。図２９に示すように、ＦＥＯＬ基板（周辺回路素子が形成されたシリコン基板５０に層間絶縁膜５１が形成され、層間絶縁膜５１には図示しないメタル配線が形成されている）に、ワード線５２を形成する。具体的には、例えばダマシーン法による。即ち層間絶縁膜に配線溝を形成し、メタル層（Ｔｉ／Ｗ）を堆積し、ＣＭＰ処理によりワード線を埋め込む。
【００９４】
先に説明した三次元セルアレイの積層プロセスと異なり、このワード線形成工程でメモリセル層は形成されていない。
【００９５】
この後、ワード線５２がパターン形成された面にダイオード（Ｄｉ）層及び可変抵抗素子（ＶＲ）層を含むメモリセル層を堆積し、これをＲＩＥでパターニングする。これにより、図２９に示すようにワード線５２上に、第１層目のセルアレイを構成するピラー状のメモリセル５３が二次元配列された状態を得る。
【００９６】
続いて、図３０に示すように、メモリセル５３の周囲に層間絶縁膜５４を埋め込み、ＣＭＰで平坦化する。そして、メモリセル５３の上面に接触するメタル層の堆積とパターニングを経て、ビット線５５を形成する。その後、ビット線５５が形成された面に可変抵抗素子（ＶＲ）層とダイオード（Ｄｉ）層を含むメモリセル層を堆積し、これをＲＩＥでパターニングする。
【００９７】
これにより、図３０に示すようにビット線５５上に第２層目のセルアレイを構成するピラー状のメモリセル５６が二次元配列された状態を得る。
【００９８】
以下図示しないが、メモリセル層の周囲に層間絶縁膜を埋め込み、セルアレイ形成工程を繰り返す。これにより、上下のセルアレイがワード線やビット線を共有する三次元セルアレイが形成できる。
【００９９】
［ＢＬ及びＷＬフックアップ部の構造］
以上説明した三次元セルアレイの各層のワード線及びビット線は、セルアレイ周辺の配線（ビット線ＢＬ及びワード線ＷＬ）引き出し領域でｚｉａコンタクト構造を利用して、下地半導体基板に引き出されて接続される。その配線引き出し領域の構造を次に説明する。
【０１００】
図３１及び図３２は、三次元セルアレイの一つのマットＭＡＴに着目して、そのワード線（ＷＬ）引き出し領域６１，６２及びビット線（ＢＬ）引き出し領域６３の構成例を示している。セルアレイマットＭＡＴのワード線方向両端部には、それぞれ最小ピッチで配設されたワード線ＷＬを交互に引き出すようにＷＬ引き出し領域６１，６２が配置され、ビット線方向一端部にはビット線ＢＬを引き出すようにＢＬ引き出し領域６３が配置される。
【０１０１】
これらのＷＬ及びＢＬ引き出し領域６１，６２及び６３には、“フックアップ（ｈｏｏｋ−ｕｐ）部”を伴うジア（ｚｉａ）コンタクト構造がレイアウトされる。フロックアップ部は、後に具体的に説明するが、ワード線ＷＬやビット線ＢＬと連続するメタル膜により所定間隔で配置された一対のメタル片を備える。この一対のメタル片がジアコンタクト導体の引っ掛け部になる。即ち、このメタル片対にオーバーラップする状態のコンタクト孔を形成してコンタクト導体の埋め込みを行なうことにより、その埋め込み導体を介してワード線ＷＬやビット線ＢＬが下地基板まで引き出される。
【０１０２】
セルアレイマットＭＡＴは例えば、図３２に示すように、可変抵抗素子とダイオードが積層されたメモリセルＭＣが８層積層されたセルアレイＭＡ０−ＭＡ７により構成されるものとする。
【０１０３】
各層のワード線ＷＬ１−ＷＬ５は、マットＭＡＴのワード線両端部のワード線引き出し領域６１，６２において、奇数層のワード線ＷＬ１，ＷＬ３，ＷＬ５を互いに共通接続し、偶数層のワード線ＷＬ２，ＷＬ４を互いに共通接続して、ＦＥＯＬ基板上のワード線コンタクトノードＷＬＣ１，ＷＬＣ２に引き出される。ビット線ＢＬ１−ＢＬ４は、ビット線端部の引き出し部６３において、それぞれ独立に、ビット線コンタクトノードＢＬＣ１−ＢＬＣ４に引き出される。
【０１０４】
図３１及び図３２では、一つのセルアレイマットＭＡＴのみ示している。実際には複数のセルアレイマットがマトリクス状に配列され、ＷＬ引き出し領域６１，６２やＢＬ引き出し領域６３は、それぞれ隣接マットで共有するように構成される。
【０１０５】
図３３は、ＢＬ引き出し領域６３及びワード線引き出し領域６１，６２について、ジアコンタクト７２，７７が配列された部分を同一面上に展開して示した断面構造である。最下層ワード線ＷＬ１の形成工程では同時に、ワード線導体膜によりビット線コンタクトノードＢＬＣ１−ＢＬＣ４、ワード線コンタクトノードＷＬＣ１−ＷＬＣ２及び電源線コンタクトノードＶｃｃ等が形成されている。これらは、それぞれＦＥＯＬ基板上のメタル配線を介して必要な回路端子ノードに接続されているものとする。
【０１０６】
ジアコンタクト７２，７７は、複数層のセルアレイを積層した状態で形成される。具体的に図３３は、４層のセルアレイＭＡ０−ＭＡ３までを形成した段階で層間絶縁膜７１にジアコンタクト７２の埋め込みを行ない、次の４層セルアレイＭＡ４−ＭＡ７を積層した段階で、層間絶縁膜７６に下層のジアコンタクト７２に重なるジアコンタクト７７の埋め込みを行なっている。
【０１０７】
下層のジアコンタクト７２は、セルアレイＭＡ０−ＭＡ３内のビット線やワード線を対応するビット線コンタクトノードＢＬＣ１−ＢＬＣ４、ワード線コンタクトノードＷＬＣ１−ＷＬＣ２及び電源線コンタクトノードＶｃｃに引き出す部分と共に、更に上部に埋め込まれるジアコンタクト７７をビット線コンタクトノードＢＬＣ１−ＢＬＣ４、ワード線コンタクトノードＷＬＣ１−ＷＬＣ２及び電源線コンタクトノードＶｃｃに引き出すための中継用コンタクト導体ともなる。
【０１０８】
ジアコンタクト７２，７７の深さ方向中間部分に所定層のビット線ＢＬやワード線ＷＬを引っ掛けるために、それらの配線導体膜と同時に形成された、一対のメタル片により構成されるフックアップ７３，７８が形成されている。
【０１０９】
ジアコンタクト７２は、このフックアップ部７３のメタル片対のスペースを貫通して形成されたコンタクト孔に埋め込まれて、コンタクトノードＢＬＣ１−ＢＬＣ４，ＷＬＣ１−ＷＬＣ２，Ｖｃｃにコンタクトする。即ちジアコンタクト７２は、フックアップ部７３の箇所で階段状になり、フックアップ部７３のメタル片対の上面と共に側面にコンタクトする。
【０１１０】
また埋め込まれるジアコンタクト７２の最上部には、下層のコンタクトノードＢＬＣ１−ＢＬＣ４，ＷＬＣ１−ＷＬＣ２，Ｖｃｃにそれぞれ対応して、コンタクトノードＢＬＣ１ａ−ＢＬＣ４ａ，ＷＬＣ１ａ−ＷＬＣ２ａ，Ｖｃｃａが形成される。これらのコンタクトノードＢＬＣ１ａ−ＢＬＣ４ａ，ＷＬＣ１ａ−ＷＬＣ２ａ，Ｖｃｃａを含めて、ジアコンタクト７２は、例えば第３層目ワード線ＷＬ３と同じ導体膜により形成される。
【０１１１】
上部ジアコンタクト７７は同様に、フックアップ７８のメタル片対のスペースを貫通するように形成されたコンタクト孔に埋め込まれて、コンタクトノードＢＬＣ１ａ−ＢＬＣ４ａ，ＷＬＣ１ａ−ＷＬＣ２ａ，Ｖｃｃａにコンタクトする。上部ジアコンタクト７７の最上部にも、コンタクトノードＢＬＣ１−ＢＬＣ４，ＷＬＣ１−ＷＬＣ２，Ｖｃｃに対応してコンタクトノードＢＣＣ１ｂ−ＢＬＣ４ｂ，ＷＬＣ１ｂ−ＷＬＣ２ｂ，Ｖｃｃｂが形成される。例えば、これらのコンタクトノードＢＣＣ１ｂ−ＢＬＣ４ｂ，ＷＬＣ１ｂ−ＷＬＣ２ｂ，Ｖｃｃｂを含めて、ジアコンタクト７７が第５層目ワード線ＷＬ５と同じ導体膜により形成される。
【０１１２】
図３４は、最初の４層セルアレイＭＡ０−ＭＡ３の積層段階で、層間絶縁膜７１にコンタクト孔７５を開けた状態を示している。ここでは、３層目のワード線ＷＬ３とコンタクト導体とを同じメタル膜により同時に埋め込み形成するデュアルダマシーン法を想定しているが、これに限られるわけではない。
【０１１３】
即ち、ワード線ＷＬ３やコンタクトノードＢＬＣ１ａ−ＢＬＣ４ａ，ＷＬＣ１ａ−ＷＬＣ２ａ，Ｖｃｃａを埋め込むための配線溝７４と、その底部に重なるコンタクト孔７５とが形成される。コンタクト孔７５は、図３４に平面図を併せて示したように、フックアップ７３がある箇所では、これらフックアップ７３の一対のメタル片７３ａ，７３ｂにオーバーラップする状態に形成される。
【０１１４】
そして、図３５に示すように、配線溝７４とコンタクト孔７５を導体で埋めることにより、ワード線ＷＬ３とその延長部であるコンタクトノードＢＬＣ１ａ−ＢＬＣ４ａ，ＷＬＣ１ａ−ＷＬＣ２ａ，Ｖｃｃａが形成され、同時にコンタクトプラグが埋め込まれて、ジアコンタクト７２が形成される。
【０１１５】
下層４層のフックアップ７３は、それぞれビット線ＢＬ１，ＢＬ２やワード線ＷＬ２を引き出すためのもので、これらにつながっている。従ってこれらのアレイ配線が、ジアコンタクト７２に電気的につながり、最下層のコンタクトノードＢＬＣ１，ＢＬＣ２，ＷＬ２まで接続されることになる。
【０１１６】
図３３に示すように、次の４層セルアレイＭＡ４−ＭＡ７を積層した後、同様に層間絶縁膜７６にコンタクト孔を開けて、ジアコンタクト７７が埋め込み形成される。配線引き出し領域には、下４層と同様に必要なアレイ配線を引き出すためのフックアップ７８が埋め込まれていて、ジアコンタクト７７は、フックアップ７８のスペース部を介して、中間配線ノードＢＬＣ１ａ−ＢＬＣ４ａ，ＷＬ１ａ−ＷＬ２ａ，Ｖｃｃａにコンタクトする。
【０１１７】
具体的に上４層には、ビット線ＢＬ３，ＢＬ４及びワード線ＷＬ４を引き出すためのフックアップ７８が形成されている。
【０１１８】
以上のようなジアコンタクト構造により、ＢＬ引き出し領域６３では、４層のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４がそれぞれ独立に引き出される。即ちビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、それぞれフックアップ７３，７７を介してコンタクトノードＢＬＣ１−ＢＬＣ４上に埋め込まれるジアコンタクト７３，７７に接続されて、引き出される。
【０１１９】
ＷＬ引き出し領域６１，６２では、ワード線コンタクトノードＷＬＣ１上で、ワード線ＷＬ３，ＷＬ５にそれぞれ連続するコンタクトノードＷＬＣ１ａ，ＷＬＣ１ｂを持つジアコンタクト７２，７７により、奇数層のワード線ＷＬ１，ＷＬ３，ＷＬ５が共通接続されて引き出される。偶数層のワード線ＷＬ２，ＷＬ４は、コンタクトノードＷＬＣ２上で、それぞれフックアップ７３，７８を介し、ジアコンタクト７２，７７を介して共通接続されて引き出される。
【０１２０】
図３３において、例えばビット線コンタクトノードＢＬＣ１，ＢＬＣ２上のジアコンタクト７２に、更に上部４層セルアレイのジアコンタクト７７が埋め込まれているが、これらの部分のジアコンタクト７７は、回路的には必要性がない。これらは、配線引き出し領域のジアコンタクト形成プロセスの面内均一性を確保するためダミー配線として形成されている。
【０１２１】
ここまで、配線層やコンタクトノードとこれを下地コンタクトノードに接続するためのジアコンタクト（階段状コンタクト）とを、デュアルダマシーン法により同じ導体膜で同時に形成する例を説明したが、コンタクト孔への導体埋め込みと、配線及びコンタクトノードの形成とを別々に行なってもよい。
【０１２２】
図３６は、ワード線引き出し領域のジアコンタクトが埋め込まれるフックアップ部のレイアウト例を、たとえば第２層ワード線ＷＬ２の面で示している。セルアレイの各ワード線から引き出されたメタル配線間に適宜のスペースを作って、フックアップ７３を配置する。
【０１２３】
具体的に説明すれば、２層目ワード線ＷＬ２の８本の範囲ＷＬ２−０〜７の部分に着目すれば、図３２ではひとつのワード線ＷＬ２に対してひとつ例示したＷＬコンタクトノードＷＬＣ２が、実際には１本おきのワード線４本に対して４つのコンタクトノードＷＬＣ２１〜ＷＬＣ２４として配置され、これらのコンタクトノード上に位置して、それぞれ対応するワード線につながるフックアップ７３が形成される。具体的に、図３６では、ＷＬ２−０，ＷＬ２−２，ＷＬ２−４，ＷＬ２−６のフックアップ７３がそれぞれ、ＷＬＣ２１，ＷＬＣ２２，ＷＬＣ２３，ＷＬＣ２４上に形成される例を示している。
【０１２４】
これらのフックアップ７３に重なるように、破線で示したジアコンタクト７２が埋め込まれる。また、２層目ワード線ＷＬ２のジアコンタクト７２の間に位置するように、３層目ワード線ＷＬ３のジアコンタクト７２が、図３２にひとつだけ例示したＷＬコンタクト部ＷＬＣ１に対応するＷＬＣ１１〜ＷＬＣ１４上に配置される。図３３から明らかなように、３層目ワード線ＷＬ３にはフックアップはない。
【０１２５】
図３７は、同様にビット線引き出し領域のジアコンタクトが埋め込まれるフックアップ部のレイアウト例を、たとえば第２層ビット線ＢＬ２の面で示している。ここにも同様に、セルアレイの各ビット線から引き出されたメタル配線間に適宜のスペースを作って、フックアップ７３が配置される。
【０１２６】
即ち、図３２に１ビット線ＢＬ２に対してひとつだけ例示したＢＬコンタクトノードＢＬＣ２に対応して、８ビット線ＢＬ２−０〜７に対してそれぞれＢＬコンタクトノードＢＬＣ２１，ＢＬＣ２２，ＢＬＣ２３，ＢＬＣ２４（以下省略）が配置され、それそれぞれの位置にフックアップ７３が配置され、それぞれに破線で示すジアコンタクト７２が重ねられる。同様にこれらのフックアップ７３の間に、１層目ビット線ＢＬ１のジアコンタクト７２が配置されるが、この２層目ビット線ＢＬ２の面にはＢＬ１のフックアップ７３はない。
【０１２７】
以上のようにこの実施の形態では、ビット線やワード線につながるフックアップのメタル片対に重なるように、階段状をなすジアコンタクトが埋め込まれる。図３３で説明したように、ジアコンタクト埋め込みが複数セルアレイの積層後に行われるので、たとえば１層目ビット線ＢＬ１と２層目ビット線とでは、フックアップ７３の高さ位置が大きく異なる。
【０１２８】
ジアコンタクトの底部接触面積は、原理的にはフックアップ７３のメタル片対７３ａ，７３ｂの間のスペースで決まる。具体的に、図３３に示すようにフックアップ高さが異なるビット線ＢＬ１とＢＬ２に着目すれば、テーパーエッチングにより深さが大きく異なるコンタクト孔が開けられる、このためコンタクトノードＢＬＣ１，ＢＬＣ２とのコンタクト面積、したがってコンタクト抵抗に大きな相違が生じる可能性がある。即ち２層目ビット線ＢＬ１のコンタクト抵抗が、１層目ビット線ＢＬ１のそれより大きくなる。
【０１２９】
これを解決するためにこの実施形態では、各層配線のジアコンタクトのコンタクト抵抗を均一化する手当てを行う。具体的には図３８に示すように、（ａ）第１層目ビット線ＢＬ１のフックアップと（ｂ）第２層目ビット線ＢＬ２のそれの寸法を変える。
【０１３０】
即ち１層目ビット線ＢＬ１のフックアップにおけるメタル片対７３ａ，７３ｂ間のスペース幅ｄ１に対して、２層目ビット線ＢＬ２でのスペース幅ｄ２を大きく、即ちｄ２＞ｄ１に設定する。スペース幅に両メタル片幅を加えたメタル片対の全体幅（外形寸法）ｄ０は、両者とも同じとし、ジアコンタクト７２の寸法も同じとする。
【０１３１】
このような配慮により、２層目ビット線ＢＬ２を引っ掛ける高い位置のフックアップ部を貫通するジアコンタクト７２の実質的な径が１層目ビット線ＢＬ１のそれより大きくなり、結局１層目ビット線ＢＬ１と２層目ビット線ＢＬ２のジアコンタクトのコンタクト抵抗を揃えることが可能になる。全体幅ｄ０は従来と同じに保つことにより、フックアップ部レイアウト面積の増大は避けられる。
【０１３２】
一方、図３８で説明したようにフックアップメタル対のスペース幅を異ならせると、ジアコンタクト７２とメタル片対７３ａ，７３ｂとの重なり面積（コンタクト面積）が変わる。すなわち、（ａ）１層目ビット線ＢＬ１については、重なり面積が２Ｓ１であり、（ｂ）２層目ビット線ＢＬ２については、これが２Ｓ２（Ｓ２＜Ｓ１）となる。従って、ジアコンタクト７２のフックアップ上面に対するコンタクト抵抗が２層目ビット線ＢＬ２の方が高くなる。
【０１３３】
従って、フックアップ部メタル片のスペース幅ｄ１，ｄ２の関係は、上述したジアコンタクト底部のコンタクト抵抗の他、ジアコンタクトとフックアップのコンタクト抵抗をも考慮した上で最適化することが重要になる。
【０１３４】
なお図３８では、第１層ビット線ＢＬ１と第２層ビット線ＢＬ２との関係を説明したが、図３３から理解されるように、第３層ビット線ＢＬ３と第４層ビット線ＢＬ４との関係も同様であり、同様のスペース幅関係の最適化が望まれる。更に、ビット線、ワード線を問わず、異なる高さの３以上の配線層のフックアップ部に関して、同様のスペース幅の最適化を拡張適用することが可能である。
【０１３５】
フックアップ部のレイアウトとジアコンタクトの配置については、チップサイズを考慮した配慮が望まれる。
【０１３６】
たとえば、図３９は、ビット線フックアップ７３とジアコンタクト７２のレイアウト例であり、ジアコンタクト７２は、フックアップ７３の有無と係わりなく、ビット線方向を長手方向として、これを同じ寸法Ｄ１かつ同じ間隔でビット線方向に並べている。
【０１３７】
これに対して、図４０は、ジアコンタクト７２を２種類用意した例である。即ちフックアップ７３と重なる部分のジアコンタクト７２は、ビット線方向（長手方向）の寸法Ｄ１とし、フックアップがないか或いはより下の面にある部分ではジアコンタクト寸法をより小さくＤ２（Ｄ２＜Ｄ１）とする。これにより、図３９の場合に比べて、ビット線フックアップ部のビット線方向のレイアウト幅、即ちビット線引き出し領域幅を小さいものとすることができる。
【０１３８】
先に図３７に示したビット線フックアップ部レイアウト例は、図４０と同様の配慮をした例である。即ち、２層目ビット線ＢＬ２の面でフックアップと重なるジアコンタクトのビット線方向の寸法に対して、より下方にフックアップがある１層目ビット線ＢＬ１のジアコンタクトのビット線方向寸法を小さくしている。
【０１３９】
図３６のワード線フックアップ部レイアウトも同様の配慮がなされた例である。即ち２層目ワード線ＷＬ２の面でフックアップと重なるジアコンタクトのワード線方向の寸法に対して、コンタクトノードＷＬＣ１１，ＷＬＣ１２，…上に配置されるフックアップがない３層目ワード線ＷＬ３のジアコンタクトのビット線方向寸法を小さくしている。
【０１４０】
更に、図４１は、フックアップ７３及びジアコンタクト７２の向きを、図３９及び図４０とは９０度回転させた例である。即ち、フックアップ７３の一対のメタル片７３ａ，７３ｂは、ビット線方向と直交する方向に対向し、ジアコンタクト７２も、ビット線と直交する方向を長手方向とする。
【０１４１】
図４１のようなレイアウトにより、ビット線引き出し領域のビット線方向の幅の更なる縮小が図られる。また、ジアコンタクトを1種類のみにすることが出来るため、プロセスばらつきを抑えることが出来る。更にこの場合、ワード線フックアップが図３９と同様なものとすれば、ワード線引き出し領域とビット線引き出し領域でのジアコンタクトの向きを揃えることができ、プロセスのばらつきを抑えることが可能となる。
【符号の説明】
【０１４２】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…コマンド・インタフェース、６…ステートマシン、７…パルス発生器、８…ホスト、１１…ワード線、１２…ビット線、１３…メモリセル、１５…可変抵抗素子、１６…ダイオード、２０，４０，５０…シリコン基板、２１，４１，５１…層間絶縁膜、２２，５２…ワード線、２４…ダイオード、２５…可変抵抗素子、２６…ビット線、２７，２８…層間絶縁膜、４２，４８…ワード線（メタル層）、４３，４６，４９，５３，５６…メモリセル層、４４，４７，５０…層間絶縁膜、４５，５５…ビット線（メタル層）、６１，６２…ワード線引き出し領域、６３…ビット線引き出し領域、７１，７６…層間絶縁膜、７２，７７…ジアコンタクト、７３，７８…フックアップ、ＷＬ１−ＷＬ５…ワード線、ＢＬ１−ＢＬ４…ビット線、ＭＣ…メモリセル、ＭＡ０−ＭＡ７…メモリセルフアレイ、ＷＬＣ１，ＷＬＣ２…ワード線コンタクトノード、ＢＬＣ１−ＢＬＣ４…ビット線コンタクトノード、７４…配線溝、７５…コンタクト孔、７３ａ，７３ｂ…メタル片。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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