(57)【要約】【課題】多層配線基板上に構成されたＤＣ／ＤＣコンバータの配線インダクタンスを低減し、特性の改善を図ることができる半導体装置を提供する。【解決手段】半導体装置において、入力側のコンデンサ３０は、制御用パワーＭＯＳＦＥＴ１１および同期用パワーＭＯＳＦＥＴ２１の間で、コンデンサ電極３１が電源パターン１１４と電気的に接続され、コンデンサ電極３２がグランドパターン１３４と電気的に接続されるように実装され、多層配線基板１００は、コンデンサ電極３１の位置に配置され、複数の電源パターン１１１、１１３、１１４を厚さ方向に電気的に接続する、ビア導体１１６と、コンデンサ電極３２の位置に配置され、複数のグランドパターン１３２、１３４を厚さ方向に電気的に接続するビア導体１３６とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
主面、裏面、少なくとも１つの内層を有する多層配線基板の前記主面に、第１、第２および第３のトランジスタ電極を有する第１および第２のトランジスタが実装され、前記多層配線基板の前記裏面に、第１および第２のコンデンサ電極を有する少なくとも１つの入力側のコンデンサが実装される半導体装置であって、
前記多層配線基板は、少なくとも前記主面および前記裏面に形成された第１の電位の配線層と、前記主面、前記裏面、および前記内層のそれぞれに形成された第３の電位の配線層と、少なくとも前記主面に形成された第２の電位の配線層と、複数の前記第１の電位の配線層を厚さ方向に電気的に接続する、少なくとも１つの第１の電位のビア導体と、複数の前記第３の電位の配線層を厚さ方向に電気的に接続する、少なくとも１つの第３の電位のビア導体とを有し、
前記第１のトランジスタは、前記主面に形成された前記第１の電位の配線層上に前記第１のトランジスタ電極が前記第１の電位の配線層と電気的に接続されるように実装され、
前記第２のトランジスタは、前記主面に形成された前記第２の電位の配線層上に前記第１のトランジスタ電極が前記第２の電位の配線層と電気的に接続されるように実装され、
前記入力側のコンデンサは、前記第１のトランジスタおよび第２のトランジスタの間で、前記第１のコンデンサ電極が前記第１の電位の配線層と電気的に接続され、前記第２のコンデンサ電極が前記第３の電位の配線層と電気的に接続されるように実装され、
前記多層配線基板は、前記第１のコンデンサ電極の位置に配置され、複数の前記第１の電位の配線層を厚さ方向に電気的に接続する第１の電位のコンデンサ用ビア導体と、前記第２のコンデンサ電極の位置に配置され、複数の前記第３の電位の配線層を厚さ方向に電気的に接続する第３の電位のコンデンサ用ビア導体とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のトランジスタおよび前記第２のトランジスタは、主面に前記第２のトランジスタ電極、前記第３のトランジスタ電極が形成され、裏面に前記第１のトランジスタ電極が形成されることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１のトランジスタおよび前記第２のトランジスタは、封止樹脂部材によって一体化されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１のトランジスタ、前記第２のトランジスタおよび前記多層配線基板は、封止樹脂部材によって一体化されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１の電位のビア導体の内、少なくとも１つは、前記第１のトランジスタの直下に配置され、その断面積は、前記第１の電位のコンデンサ用ビア導体および前記第３の電位のコンデンサ用ビア導体の断面積より大きいことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記多層配線基板は、複数の前記第２の電位の配線層を厚さ方向に電気的に接続する少なくとも１つの第２の電位のビア導体を有し、前記第２の電位のビア導体の内、少なくとも１つは前記第２のトランジスタの直下に配置され、その断面積は、前記第１の電位のコンデンサ用ビア導体および前記第３の電位のコンデンサ用ビア導体の断面積より大きいことを特徴とする半導体装置。
【請求項７】
主面、裏面、少なくとも１つの内層を有する多層配線基板の前記主面に、第１、第２および第３のトランジスタ電極を有する第１および第２のトランジスタが実装され、前記多層配線基板の前記裏面に、第１および第２のコンデンサ電極を有する少なくとも１つの入力側のコンデンサが実装される半導体装置であって、
前記多層配線基板は、少なくとも前記主面および前記裏面に形成された第１の電位の配線層と、前記主面、前記裏面、および前記内層のそれぞれに形成された第３の電位の配線層と、複数の前記第１の電位の配線層を厚さ方向に電気的に接続する、少なくとも１つの第１の電位のビア導体と、複数の前記第３の電位の配線層を厚さ方向に電気的に接続する、少なくとも１つの第３の電位のビア導体とを有し、
前記第１のトランジスタは、前記主面に形成された前記第１の電位の配線層上に前記第１のトランジスタ電極が前記第１の電位の配線層と電気的に接続されるように実装され、
前記第２のトランジスタは、前記主面に形成された前記第３の電位の配線層上に前記第２のトランジスタ電極が前記第３の電位の配線層と電気的に接続されるように実装され、
前記入力側のコンデンサは、前記第１のトランジスタおよび第２のトランジスタの間で、前記第１のコンデンサ電極が前記第１の電位の配線層と電気的に接続され、前記第２のコンデンサ電極が前記第３の電位の配線層と電気的に接続されるように実装され、
前記多層配線基板は、前記第１のコンデンサ電極の位置に配置され、複数の前記第１の電位の配線層を厚さ方向に電気的に接続する、第１の電位のコンデンサ用ビア導体と、前記第２のコンデンサ電極の位置に配置され、複数の前記第３の電位の配線層を厚さ方向に電気的に接続する第３の電位のコンデンサ用ビア導体とを有することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１のトランジスタは、主面に前記第２のトランジスタ電極、前記第３のトランジスタ電極が形成され、裏面に前記第１のトランジスタ電極が形成され、
前記第２のトランジスタは、主面に前記第１のトランジスタ電極が形成され、裏面に前記第２のトランジスタ電極、前記第３のトランジスタ電極が形成されることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記第１のトランジスタおよび前記第２のトランジスタは、封止樹脂部材によって一体化されていることを特徴とする半導体装置。
【請求項１０】
請求項７記載の半導体装置において、
前記第１のトランジスタ、前記第２のトランジスタおよび前記多層配線基板は、封止樹脂部材によって一体化されていることを特徴とする半導体装置。
【請求項１１】
請求項７記載の半導体装置において、
前記第１の電位のビア導体の内、少なくとも１つは、前記第１のトランジスタの直下に配置され、その断面積は、前記第１の電位のコンデンサ用ビア導体および前記第３の電位のコンデンサ用ビア導体の断面積より大きいことを特徴とする半導体装置。
【請求項１２】
請求項７記載の半導体装置において、
前記第３の電位のビア導体の内、少なくとも１つは、前記第２のトランジスタの直下に配置され、その断面積は、前記第１の電位のコンデンサ用ビア導体および前記第３の電位のコンデンサ用ビア導体の断面積より大きいことを特徴とする半導体装置。
【請求項１３】
主面、裏面、少なくとも１つの内層を有し、前記主面に第１および第２のトランジスタが実装され、前記裏面に、第１および第２のコンデンサ電極を有する少なくとも１つの入力側のコンデンサが実装される多層配線基板であって、
少なくとも前記主面および前記裏面に形成された第１の電位の配線層と、前記主面、前記裏面、および前記内層のそれぞれに形成された第３の電位の配線層と、少なくとも前記主面に形成された第２の電位の配線層と、複数の前記第１の電位の配線層を厚さ方向に電気的に接続する、少なくとも１つの第１の電位のビア導体と、複数の前記第３の電位の配線層を厚さ方向に電気的に接続する、少なくとも１つの第３の電位のビア導体とを有し、
前記入力側のコンデンサを、前記第１のトランジスタおよび第２のトランジスタの間で、前記第１のコンデンサ電極が前記第１の電位の配線層と電気的に接続させ、前記第２のコンデンサ電極が前記第３の電位の配線層と電気的に接続させるように実装させ、
前記第１のコンデンサ電極の位置に配置され、複数の前記第１の電位の配線層を厚さ方向に電気的に接続する第１の電位のコンデンサ用ビア導体と、前記第２のコンデンサ電極の位置に配置され、複数の前記第３の電位の配線層を厚さ方向に電気的に接続する第３の電位のコンデンサ用ビア導体とを備えたことを特徴とする多層配線基板。
【請求項１４】
請求項１３記載の多層配線基板において、
前記第１の電位のビア導体および前記第３の電位のビア導体の断面積は、前記第１の電位のコンデンサ用ビア導体および前記第３の電位のコンデンサ用ビア導体の断面積より大きいことを特徴とする多層配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタなどの半導体チップとコンデンサを有する多層配線基板からなる半導体装置に関し、特に、半導体チップとコンデンサによる電流ループのインダクタンスを低減させる技術に関する。
【背景技術】
【０００２】
２つの半導体チップと、コンデンサなどの受動部品が多層配線基板上に搭載され、ＤＣ／ＤＣコンバータとして動作する半導体装置では、実装面積の低減を考慮する場合、多層配線基板の主面に半導体チップを実装し、裏面の電源パターン、グランドパターン間にコンデンサを実装することが多い［（例えば、特開２００３−２９７９６３号公報（特許文献１）参照］。
【０００３】
例えば、この従来の実装方法は、図５に示すようになっている。図５は従来の半導体装置の断面を示す断面図である。
【０００４】
この場合、図５に示すように、多層配線基板１００の主面と裏面を接続するビア導体１１５、１２５、１３５は、主面の半導体チップ（例えば、パワーＭＯＳＦＥＴパッケージ１０、２０）の放熱にも使用されるために、半導体チップの下部や、半導体チップの外側など、コンデンサ４０とは離れた位置に配置されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２９７９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
パーソナルコンピュータのＣＰＵなどの電源に広く用いられる非絶縁型ＤＣ／ＤＣコンバータは、制御用と同期用のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、これらのＯＮ／ＯＦＦを行うドライバＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）と、その他チョークコイルやコンデンサなどによって構成されている。
【０００７】
このような非絶縁型ＤＣ／ＤＣコンバータを配線基板上で構成する場合、実装面積の低減のため多層配線基板を用い、多層配線基板の主面に２つのパワーＭＯＳＦＥＴを、裏面の電源パターン、グランドパターン間に入力側のコンデンサを実装することが多い。
【０００８】
一方で、このような非絶縁型ＤＣ／ＤＣコンバータの効率改善のためには、２つのパワーＭＯＳＦＥＴと入力側のコンデンサで構成される電流ループのインダクタンスを低減する必要がある。
【０００９】
しかし、前述のように基板の両面にパワーＭＯＳＦＥＴと入力側のコンデンサを搭載する場合、主面と裏面を電気的に接続するビア導体が電流経路に含まれるため、同一面に実装する場合に比べてインダクタンスが大きくなり、その影響により、スイッチング損失の増加、ピーク電圧の増加などの様々な問題が生じていた。
【００１０】
そこで、本発明の目的は、多層配線基板上に構成されたＤＣ／ＤＣコンバータの配線インダクタンスを低減し、特性の改善を図ることができる半導体装置を提供することにあるい。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１３】
すなわち、代表的なものの概要は、多層配線基板が、少なくとも主面および裏面に形成された第１の電位の配線層と、主面、裏面、および内層のそれぞれに形成された第３の電位の配線層と、少なくとも主面に形成された第２の電位の配線層と、複数の第１の電位の配線層を厚さ方向に電気的に接続する、少なくとも１つの第１の電位のビア導体と、複数の第３の電位の配線層を厚さ方向に電気的に接続する少なくとも１つの第３の電位のビア導体とを有し、多層配線基板の裏面で入力側のコンデンサを、第１のトランジスタおよび第２のトランジスタの間で、前記第１のコンデンサ電極を前記第１の電位の配線層と電気的に接続し、第２のコンデンサ電極を前記第３の電位の配線層と電気的に接続されるように実装し、多層配線基板は、第１のコンデンサ電極の位置に配置され、複数の第１の電位の配線層を厚さ方向に電気的に接続する、第１の電位のコンデンサ用ビア導体と、第２のコンデンサ電極の位置に配置され、複数の前記第３の電位の配線層を厚さ方向に電気的に接続する第３の電位のコンデンサ用ビア導体とを有するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１５】
すなわち、代表的なものによって得られる効果は、入力側のコンデンサのコンデンサ電極の位置に配置されたビア導体を２つのトランジスタの間に配置することで、対向する電流経路を近接させることができるため、２つのトランジスタと入力側のコンデンサで構成される電流ループのインダクタンスを低減することができ、これにより、スイッチング損失の低減、ピーク電圧の低減を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１に係る半導体装置の構成を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の実施の形態１に係る半導体装置を構成する多層配線基板の各配線層のパターン形状を示す平面図である。
【図３】本発明の実施の形態１に係る半導体装置を用いた非絶縁型ＤＣ／ＤＣコンバータの回路構成を示す図である。
【図４】本実施の形態に係る半導体装置の異なる接続構造の構成を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の比較例となる従来の半導体装置の構成を示す断面図である。
【図６】本発明の実施の形態２に係る半導体装置の構成を示す断面図である。
【図７】本発明の実施の形態３に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
さらに、以下の実施の形態では、便宜上その必要があるときは、複数のセクション、または複数の実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１９】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよいものとする。
【００２０】
（実施の形態１）
図１〜図３により、本発明の実施の形態１に係る半導体装置の構成について説明する。図１は本発明の実施の形態１に係る半導体装置の構成を示す断面図であり、非絶縁型ＤＣ／ＤＣコンバータの例を示している。図２は本発明の実施の形態１に係る半導体装置を構成する多層配線基板の各配線層のパターン形状を示す平面図であり、図２（ａ）は、多層配線基板の主面の配線層、図２（ｂ）、（ｃ）は多層配線基板の内層の配線層、図２（ｄ）は多層配線基板の裏面の配線層を示している。図３は本発明の実施の形態１に係る半導体装置を用いた非絶縁型ＤＣ／ＤＣコンバータの回路構成を示す図である。
【００２１】
図１および図２において、半導体装置の基本構造は、ＤＣ／ＤＣコンバータを構成する制御用パワーＭＯＳＦＥＴ（第１のトランジスタ）１１と同期用パワーＭＯＳＦＥＴ（第２のトランジスタ）２１を絶縁樹脂１６、２６により封止した２つのパワーＭＯＳＦＥＴパッケージ１０、２０と、入力側のコンデンサ３０と、それらを実装する多層配線基板１００から構成されている。その他の受動部品、ドライバＩＣなどについては省略する。
【００２２】
なお、２つのパワーＭＯＳＦＥＴパッケージ１０、２０は、多層配線基板１００の主面に実装され、入力側のコンデンサ３０は裏面に実装されている。
【００２３】
また、多層配線基板１００の主面の電源パターン（第１の電位の配線層）１１１上に、ランド１２ａおよびドレイン側リード１２を介して、制御用パワーＭＯＳＦＥＴ１１が実装され、出力パターン（第２の電位の配線層）１２１上に、ランド２２ａおよびドレイン側リード２２を介して、同期用パワーＭＯＳＦＥＴ２１が実装されている。
【００２４】
制御用パワーＭＯＳＦＥＴ１１と同期用パワーＭＯＳＦＥＴ２１の裏面にはドレイン端子（第１のトランジスタ電極）が、主面にはソース端子（第２のトランジスタ電極）、およびゲート端子（第３のトランジスタ電極）が形成されている。
【００２５】
制御用パワーＭＯＳＦＥＴ１１のソース端子は、ワイヤ状、リボン状あるいは板状の導体１５によって、ソース側リード１３およびランド１３ａを介して、出力パターン１２１に接続されている。
【００２６】
また、制御用パワーＭＯＳＦＥＴ１１のゲート端子は、ワイヤ状、リボン状あるいは板状の導体（図示せず）によって、ゲート側リード（図示せず）およびランド１４ａを介して、多層配線基板１００の主面のゲート配線層１４１に接続されている。
【００２７】
また、同期用パワーＭＯＳＦＥＴ２１のソース端子は、ワイヤ状、リボン状あるいは板状の導体２５によって、ソース側リード２３およびランド２３ａを介して、多層配線基板１００の主面のグランドパターン（第３の電位の配線層）１３１に接続されている。
【００２８】
また、同期用パワーＭＯＳＦＥＴ２１のゲート端子は、ワイヤ状、リボン状あるいは板状の導体（図示せず）、ソース側リード（図示せず）およびランド２４ａを介して、多層配線基板１００の主面のゲート配線層１５２に接続されている。
【００２９】
一方、多層配線基板１００の裏面には、電源パターン１１４とグランドパターン１３４が存在し、コンデンサ３０の一方の電極（第１のコンデンサ電極）３１は、ランド３１ａを介して電源パターン１１４に接続され、他方の電極（第２のコンデンサ電極）３２は、ランド３２ａを介してグランドパターン１３４に接続されている。
【００３０】
また、多層配線基板１００の内層には、電源パターン１１３、出力パターン１２３、グランドパターン１３２が存在している。特に表面配線の近くにグランド（第３の電位）パターンを広く配置することが望ましい。また、多層配線基板１００の内層の各層の間には、絶縁材１０１が設けられている。
【００３１】
また、制御用パワーＭＯＳＦＥＴ１１、同期用パワーＭＯＳＦＥＴ２１の直下には、それぞれビア導体１１５、１２５が配置され、第１電位のビア導体１１５は、電源パターン１１１、１１３、１１４を電気的に接続しており、第２電位のビア導体１２５は、出力パターン１２１、１２３を電気的に接続している。
【００３２】
加えて、表面のグランドパターン１３１には第３電位のビア導体１３５が配置され、他のグランドパターン１３２、１３４と電気的に接続している。
【００３３】
また、制御用パワーＭＯＳＦＥＴ１１、同期用パワーＭＯＳＦＥＴ２１の間に、ビア導体（コンデンサ用ビア導体）１１６、１３６を配置し、第１の電位のビア導体１１６は、電源パターン１１１、１１３、１１４を電気的に接続しており、第３の電位のビア導体１３６は、グランドパターン１３２、１３４を電気的に接続している。
【００３４】
このように、本実施の形態では、ビア導体１１５、１２５、１３５の他に、入力側のコンデンサ３０を実装する位置にビア導体１１６、１３６を設けており、これにより、入力側のコンデンサ３０を介する電流経路が短くなり、制御用パワーＭＯＳＦＥＴ１１、同期用パワーＭＯＳＦＥＴ２１の２つのパワーＭＯＳＦＥＴと入力側のコンデンサ３０で構成される電流ループのインダクタンスを低減することが可能である。
【００３５】
なお、制御用パワーＭＯＳＦＥＴ１１、同期用パワーＭＯＳＦＥＴ２１の間に存在するビア導体１１６、１３６は、その他のビア導体１１５、１２５、１３５に比べて、断面積が小さくてもよい。
【００３６】
これは、チップ直下のビア導体１１５、１２５は、チップで発生する熱を他の配線層（例えば、電源パターン１１３、出力パターン１２３）に伝える役割も担っており、断面積が大きい方が有利なためである。また、ビア導体１１６、１３６を経由する低インダクタンスの経路に流れる高周波電流は比較的小さく、定常的に大きな電流が流れるビア導体１１５、１３５に比べて、小さな断面積であってもジュール損失の増加といった問題が少ないためである。
【００３７】
また、ビア導体１１５、１１６、１２５、１３５、１３６の断面形状は円形である必要はなく、また中空のスルーホール上であってもよい。
【００３８】
加えて、よりインダクタンス低減の効果を得るために、入力コンデンサに大きさ、および容量の異なる２種類のコンデンサ３０を併せて用いてもよい。
【００３９】
また、コンデンサ３０として、比較的大きなコンデンサを用いた場合では、チップ間のビア導体１１６、１３６の間隔は、比較的大きなコンデンサの端子間距離に比べて短いことが考えられ、その場合電流経路が長くなり、インダクタンスが増加してしまう。
【００４０】
そこで、容量の異なるコンデンサを用いる場合でも、チップ間のビア導体１１６、１３６の間隔に合わせて、より小型のコンデンサ３０を用いることで、配線インダクタンスの低減効果をより発揮することが可能である。
【００４１】
図３において、半導体装置を用いた非絶縁型ＤＣ／ＤＣコンバータの回路構成は、制御用パワーＭＯＳＦＥＴ１１および同期用パワーＭＯＳＦＥＴ２１がドライバＩＣ６２、コイル６３、コンデンサ３０、６４、さらに負荷６５、入力電源６１などと配線で接続されている。
【００４２】
本実施の形態では、図１および図２に示すような多層配線基板１００を用いて、図３に示すような非絶縁型ＤＣ／ＤＣコンバータを構成しているので、多層配線基板１００を用いて、多層配線基板１００の主面に制御用パワーＭＯＳＦＥＴ１１および同期用パワーＭＯＳＦＥＴ２１を実装し、多層配線基板１００の裏面に入力側のコンデンサ３０を実装しても、ＤＣ／ＤＣコンバータの配線インダクタンスを低減することができ、特性の改善を図ることが可能である。
【００４３】
また、図１に示す例では、ビア導体は全て多層配線基板１００を貫通しているが、図４に示すように、それぞれのビア導体は多層配線基板１００を貫通している必要はない。
【００４４】
図４においては、ビア導体１３６、１２５が多層配線基板１００を貫通していない例を示している。
【００４５】
図４は本実施の形態に係る半導体装置の異なる接続構造の構成を示す断面図である。
【００４６】
また、１つのビア導体で全ての同じ電位のパターンを接続する必要はなく、複数のビアを介してよい。
【００４７】
次に、図５により、本発明の実施の形態１に係る半導体装置の比較例となる従来の半導体装置の構成について説明する。図５は本発明の実施の形態１に係る半導体装置の比較例となる従来の半導体装置の構成を示す断面図である。
【００４８】
図５に示すように、従来の半導体装置では、多層配線基板１００の裏面に入力側のコンデンサ４０が実装され、入力側のコンデンサ４０の一方の電極４１は、ランド４１ａを介して電源パターン１１４に接続され、他方の電極４２は、ランド４２ａを介してグランドパターン１３４に接続されている。
【００４９】
そして、図５においては、図１に示すようなチップ間のビア導体１１６、１３６が存在しないため、制御用パワーＭＯＳＦＥＴ１１および同期用パワーＭＯＳＦＥＴ２１と入力側のコンデンサ４０で形成される電流経路は、ビア導体１１５、１３５を介すため広いループを描き、本実施の形態に比べてインダクタンスが増加してしまうことになる。
【００５０】
（実施の形態２）
実施の形態１では、制御用パワーＭＯＳＦＥＴ１１と同期用パワーＭＯＳＦＥＴ２１を別々に封止し、パワーＭＯＳＦＥＴパッケージ１０、２０として構成したが、実施の形態２は、制御用パワーＭＯＳＦＥＴ１１と同期用パワーＭＯＳＦＥＴ２１を１つのパッケージに封止し、２ｉｎ１パッケージ５０としたものである。
【００５１】
図６により、本発明の実施の形態２に係る半導体装置の構成について説明する。図６は本発明の実施の形態２に係る半導体装置の構成を示す断面図であり、２ｉｎ１パッケージを適用した場合の例を示している。
【００５２】
図６において、制御用パワーＭＯＳＦＥＴ１１と同期用パワーＭＯＳＦＥＴ２１は１つの２ｉｎ１パッケージ５０に封止されて構成され、多層配線基板１００の主面に実装されている。
【００５３】
その他の基本的な構造は、実施の形態１の図１に示す個別のパワーＭＯＳＦＥＴパッケージ１０、２０を用いた構造と同様であり、実施の形態１を同じくＤＣ／ＤＣコンバータの配線インダクタンスを低減することができ、特性の改善を図ることが可能である。
【００５４】
なお、パッケージ内に制御用パワーＭＯＳＦＥＴ１１と同期用パワーＭＯＳＦＥＴ２１の２つのパワーＭＯＳＦＥＴと多層配線基板１００を封止した、パッケージ内蔵基板を用いた構成も可能である。
【００５５】
（実施の形態３）
実施の形態２では、制御用パワーＭＯＳＦＥＴ１１と同期用パワーＭＯＳＦＥＴ２１を同じ方向に実装しているが、実施の形態３は、同期用パワーＭＯＳＦＥＴ２１を実施の形態２とは天地を逆に実装するものである。
【００５６】
図７により、本発明の実施の形態３に係る半導体装置の構成について説明する。図７は本発明の実施の形態３に係る半導体装置の構成を示す断面図である。
【００５７】
図７において、同期用パワーＭＯＳＦＥＴ２１を実施の形態２とは天地を逆にして実装し、これにより、同期用パワーＭＯＳＦＥＴ２１の下部のビア導体を、第３電位のビア導体１３５にしている。他の構成は実施の形態２と同様である。
【００５８】
図７においては、多層配線基板１００の主面の電源パターン１１１上に、ランド１２ａおよびドレイン側リード１２を介して、制御用パワーＭＯＳＦＥＴ１１が実装され、グランドパターン１３１上に、ランド２３ａおよびソース側リード２３を介して、同期用パワーＭＯＳＦＥＴ２１が実装されている。
【００５９】
制御用パワーＭＯＳＦＥＴ１１の裏面にはドレイン端子が、主面にはソース端子、およびゲート端子が形成されている。同期用パワーＭＯＳＦＥＴ２１の裏面にはソース端子、およびゲート端子が、主面にはドレイン端子が形成されている。
【００６０】
制御用パワーＭＯＳＦＥＴ１１のソース端子は、ワイヤ状、リボン状あるいは板状の導体１５によって、同期用パワーＭＯＳＦＥＴ２１のドレイン端子に接続されている。
【００６１】
このような構造にすることで、第３電位のビア導体１３６の位置を、表面側のグランドパターン１３１内に配置することができ、実施の形態１、２に比べて、より実装面積の低減を図ることが可能である。
【００６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６３】
本発明は、トランジスタなどの半導体チップとコンデンサを有する多層配線基板からなる半導体装置に関し、半導体チップとコンデンサによる電流ループのインダクタンスの低減が必要な装置などに広く適用可能である。
【符号の説明】
【００６４】
１０、２０…パワーＭＯＳＦＥＴパッケージ、５０…２ｉｎ１パッケージ、１１…制御用パワーＭＯＳＦＥＴ、１２…制御用パワーＭＯＳＦＥＴのドレイン側リード、１３…制御用パワーＭＯＳＦＥＴのソース側リード、１２ａ、１３ａ、１４ａ…ランド、２１…同期用パワーＭＯＳＦＥＴ、２２…同期用パワーＭＯＳＦＥＴのドレイン側リード、２３…同期用パワーＭＯＳＦＥＴのソース側リード、２２ａ、２３ａ、２４ａ…ランド、１５、２５…導体、１６、２６、５６…封止体（封止用絶縁樹脂）、３０、４０…入力側のコンデンサ、３１、３２、４１、４２…コンデンサの電極、３１ａ、３２ａ、４１ａ、４２ａ…ランド、６１…入力電源、６２…ドライバＩＣ、６３…チョークコイル、６４…出力コンデンサ、６５…負荷、１００…多層配線基板、１０１…絶縁材、１１１、１１３、１１４…電源パターン（第１の電位の配線層）、１２１、１２３…出力パターン（第２の電位の配線層）、１３１、１３２、１３４…グランドパターン（第３の電位の配線層）、１４１、１５１…ゲート配線層、１１５、１１６…第１の電位のビア導体、１２５…第２の電位のビア導体、１３５、１３６…第３の電位のビア導体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成23年3月30日(2011.3.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
制御用パワーＭＯＳＦＥＴ１１と同期用パワーＭＯＳＦＥＴ２１のそれぞれが形成された半導体チップの裏面には、ドレイン端子（第１のトランジスタ電極）が、制御用パワーＭＯＳＦＥＴ１１と同期用パワーＭＯＳＦＥＴ２１のそれぞれが形成された半導体チップの主面にはソース端子（第２のトランジスタ電極）、およびゲート端子（第３のトランジスタ電極）がそれぞれ形成されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
制御用パワーＭＯＳＦＥＴ１１の形成された半導体チップの裏面にはドレイン端子が、制御用パワーＭＯＳＦＥＴ１１の形成された半導体チップの主面にはソース端子、およびゲート端子がそれぞれ形成されている。同期用パワーＭＯＳＦＥＴ２１の形成された半導体チップの裏面にはソース端子、およびゲート端子がそれぞれ形成され、同期用パワーＭＯＳＦＥＴ２１の形成された半導体チップの主面にはドレイン端子が形成されている。