(57)【要約】【課題】消費電力を抑制し且つ動作速度を向上させた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、メモリセルＭＣを配列してなるメモリセルアレイ１０と、書込動作時に定電圧ＶＢＧＲに基づき昇圧電圧ＶＢＴを生成してメモリセルアレイ１０に供給する一方、読出動作時に電源電圧ＶＤＤに基づき昇圧電圧ＶＢＴを生成してメモリセルアレイ１０に供給する内部電圧生成回路２５と、定電圧ＶＢＧＲを生成するバンドギャップリファレンス回路２６と、書込動作時にバンドギャップリファレンス回路２６を駆動させて内部電圧生成回路２５に定電圧ＶＢＧＲを供給する一方、読出動作時にバンドギャップリファレンス回路２６を停止させて内部電圧生成回路２５に電源電圧ＶＤＤを供給する選択回路２７とを備える。【選択図】図１
2011227957.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを配列してなるメモリセルアレイと、
前記メモリセルに対する書込動作時に定電圧に基づき第１電圧を生成して前記メモリセルアレイに供給する一方、前記メモリセルに対する読出動作時に電源電圧に基づき第２電圧を生成して前記メモリセルアレイに供給する第１電圧生成回路と、
前記定電圧を生成する第２電圧生成回路と、
前記書込動作時に前記第２電圧生成回路を駆動させて前記第１電圧生成回路に前記定電圧を供給する一方、前記読出動作時に前記第２電圧生成回路を停止させて前記第１電圧生成回路に前記電源電圧を供給する選択回路と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記選択回路は、
前記第１電圧生成回路の入力端子と前記第２電圧生成回路の出力端子との間に接続された第１トランジスタと、
前記第１電圧生成回路の入力端子に一端を接続され且つ前記電源電圧を他端に供給される第２トランジスタと、
前記第２電圧生成回路を駆動させるための第３電圧を前記第２電圧生成回路に供給する第３トランジスタと、
第１信号を前記第１及び第３トランジスタのゲートに出力すると共に前記第１信号を反転した第２信号を前記第２トランジスタのゲートに出力する信号出力回路とを更に備えた
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１電圧生成回路は、
入力される制御電圧に応じてクロック信号の発振周波数を変化させる電圧制御発振器と、
前記クロック信号に同期した昇圧動作を行って昇圧電圧を出力するチャ−ジポンプと、
前記昇圧電圧を分圧してモニタ電圧を出力する分圧回路と、
前記モニタ電圧と前記定電圧又は前記電源電圧を差動増幅して前記制御電圧を出力する差動増幅器とを備える
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルは、抵抗値を変化させる抵抗変化素子を有する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記抵抗変化素子は、アンチフューズ素子にて構成されている
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にプログラム可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、電気的に書き込みが可能な不揮発性半導体記憶装置は、ＤＲＡＭやＳＲＡＭなどの大容量記憶装置のリダンダンシ、アナログ回路のチューニング、チップＩＤの記憶等に必要不可欠となっている。
【０００３】
上記の不揮発性半導体記憶装置を安価に提供するためには、ＣＭＯＳ標準プロセスのみで実装可能な記憶素子が必要である。このような要求を満たす記憶素子として、アンチフューズ素子がある。
【０００４】
アンチフューズ素子は、ゲート酸化膜を有する。アンチフューズ素子は、ゲート酸化膜を破壊されていない状態で高抵抗状態にあり、この状態をデータ“０”として記憶する。また、アンチフューズ素子は、ゲート酸化膜を破壊されることによって低抵抗状態となり、この状態をデータ“１”として記憶する。例えば、ゲート酸化膜に高電圧を印加して、それによってゲート酸化膜を破壊することにより、書き込み動作が実行される。そして、ゲート酸化膜が破壊されない程度の電圧をアンチフューズ素子に印加してそのアンチフューズ素子を流れる電流を検知することによって、読み出し動作が実行される。
【０００５】
しかしながら、アンチフューズ素子の書き込み動作及び読み出し動作において、その消費電力は十分に抑制されておらず、その動作速度もまた十分に高速化がなされていない。
【先行技術文献】
【非特許文献】
【０００６】
【特許文献１】特開２００７−８０３０２号公報
【特許文献２】特開２００９−１９３６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、消費電力を抑制し且つ動作速度を向上させた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、メモリセルを配列してなるメモリセルアレイと、前記メモリセルに対する書込動作時に定電圧に基づき第１電圧を生成して前記メモリセルアレイに供給する一方、前記メモリセルに対する読出動作時に電源電圧に基づき第２電圧を生成して前記メモリセルアレイに供給する第１電圧生成回路と、前記定電圧を生成する第２電圧生成回路と、前記書込動作時に前記第２電圧生成回路を駆動させて前記第１電圧生成回路に前記定電圧を供給する一方、前記読出動作時に前記第２電圧生成回路を停止させて前記第１電圧生成回路に前記電源電圧を供給する選択回路とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、消費電力を抑制し且つ動作速度を向上させた不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置の回路図である。
【図２】図１の差動増幅器２５４を示す回路図である。
【図３】図１の電圧制御発振器２５１を示す回路図である。
【図４】図１のチャージポンプ２５２を示す回路図である。
【図５】図１のバンドギャップリファレンス回路２６を示す回路図である。
【図６】本発明の実施の形態に係る不揮発性半導体記憶装置の書込動作を示すタイミングチャートである。
【図７】本発明の実施の形態に係る不揮発性半導体記憶装置の読出動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施の形態について説明する。
【００１２】
図１を参照して、実施の形態に係る不揮発性半導体記憶装置の概略構成を説明する。図１は、実施の形態に係る不揮発性半導体記憶装置の回路図を示す。
【００１３】
実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１０、及び制御回路２０を有する。メモリセルアレイ１０は複数のメモリセルＭＣをマトリクス状に配列してなる。制御回路２０は、メモリセルアレイ１０へのデータの書き込み、メモリセルアレイ１０からのデータの読み出しを実行する。制御回路２０は、図１に示すように、ロウデコーダ２１、ワード線ドライバ２２、ビット線ドライバ２３、センスアンプ２４、内部電圧生成回路（第１電圧生成回路）２５、バンドギャップリファレンス回路（第２電圧生成回路）２６、及び選択回路２７を有する。
【００１４】
メモリセルアレイ１０は、複数のワード線ＷＬ＜０＞〜＜６３＞、ワード線ＷＬに交差する複数のビット線ＢＬ＜０＞〜＜６３＞、及びそれらワード線ＷＬ、ビット線ＢＬの交差箇所に位置する複数のメモリセルＭＣを有する。ワード線ＷＬは、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。メモリセルＭＣは、カラム方向及びロウ方向にマトリクス状に形成されている。
【００１５】
メモリセルＭＣは、ＮＭＯＳトランジスタＴｒ１、及びＮＭＯＳトランジスタＴｒ１の一端にその一端を接続されたアンチフューズ素子Ａを有する。ＮＭＯＳトランジスタＴｒ１の他端はビット線ＢＬに接続され、そのゲートはワード線ＷＬに接続されている。アンチフューズ素子Ａの他端は、書込動作時にプログラム電圧ＶＢＰ（例えば、６Ｖ）を印加され、読出動作時にリード電圧ＶＢＲを印加される。
【００１６】
アンチフューズ素子Ａは、例えば、ＰＭＯＳトランジスタのドレイン、ソース及び基板端子を短絡して構成されている。そして、そのＭＯＳトランジスタのゲート絶縁膜の破壊前において、アンチフューズ素子Ａは高い抵抗値（例えば数ＧΩ）を有する。そして、アンチフューズ素子Ａのゲート絶縁膜は、その両端に所定のプログラム電圧が印加された場合に破壊され、これによりアンチフューズ素子Ａの抵抗値は減少する（例えば数ＭΩ）。本実施の形態に係る不揮発性半導体記憶装置は、アンチフューズ素子Ａの抵抗値の不可逆的変化に基づき、１つのメモリセルＭＣ中に１ビットのデータを記憶する。
【００１７】
ロウデコーダ２１は、外部よりアドレス信号Ａｄｄｒｅｓｓを受け付け、そのアドレス信号Ａｄｄｒｅｓｓに基づく信号をワード線ドライバ２２に供給する。アドレス信号Ａｄｄｒｅｓｓは、メモリセルアレイ１０の行を指定するための信号である。ワード線ドライバ２２は、ロウデコーダ２１からの信号を、内部電圧生成回路２５からの昇圧電圧ＶＢＴ（第１電圧、第２電圧）に基づきワード線ＷＬ＜０＞〜＜６３＞に供給する。
【００１８】
ビット線ドライバ２３は、外部より信号ＤＩＮ＜０＞〜＜６３＞を受け付ける。ビット線ドライバ２３は、信号ＤＩＮ＜０＞〜＜６３＞を、内部電圧生成回路２５からの昇圧電圧ＶＢＴに基づきビット線ＢＬ＜０＞〜＜６３＞に供給する。センスアンプ２４は、参照電圧ＶＲＥＦと各々のビット線ＢＬ＜０＞〜＜６３＞の電圧を比較し、その比較に基づく信号ＤＯＵＴ＜０＞〜＜６３＞を外部に出力する。
【００１９】
上述したように書込動作時にアンチフューズ素子Ａの一端にはプログラム電圧ＶＢＰ（６Ｖ程度）の高電圧が印加される。そこで、ワード線ドライバ２２及びビット線ドライバ２３は、書込動作時に、プログラム電圧ＶＢＰと接地電圧との中間の昇圧電圧ＶＢＴ（２．２〜４．１Ｖ程度）を供給される。これにより、ワード線ドライバ２２及びビット線ドライバ２３内で生じるプログラム電圧ＶＢＰによる障害が、昇圧電圧ＶＢＴによって抑制される。
【００２０】
内部電圧生成回路２５は、書込動作と読出動作とで異なる電圧に基づき昇圧電圧ＶＢＴを生成する。内部電圧生成回路２５は、書込動作時においては定電圧ＶＢＧＲに基づき昇圧電圧ＶＢＴ（第１電圧）を生成してワード線ドライバ２２及びビット線ドライバ２３に供給する。ここで、定電圧ＶＢＧＲは、書込動作時に電源電圧ＶＤＤ及び電圧ＶＰＧＭに拘わらず一定となる。電圧ＶＰＧＭは、バンドギャップリファレンス回路２６を駆動する際に用いられる電圧である。また、内部電圧生成回路２５は、読出動作時においては定電圧ＶＢＧＲを用いず、代わりに電源電圧ＶＤＤに基づき昇圧電圧ＶＢＴ（第２電圧）を生成してワード線ドライバ２２及びビット線ドライバ２３に供給する。
【００２１】
ここで、定電圧ＶＢＧＲは、後述するようにバンドギャップリファレンス回路２６を用いて生成され、バンドギャップリファレンス回路２６の電源投入後、一定の値に収束するまでに時間を要する。そこで、読出動作時に電源電圧ＶＤＤに基づき昇圧電圧ＶＢＴを生成することにより、内部電圧生成回路２５は読出速度の向上を図っている。一方、電源電圧ＶＤＤの電圧値は、環境の温度などにより変動することがある。そこで、書込動作時に電源電圧ＶＤＤではなく、定電圧ＶＢＧＲに基づき昇圧電圧ＶＢＴを生成することにより、内部電圧生成回路２５は書き込み特性又は読み出し特性の変動を防いでいる。
【００２２】
内部電圧生成回路２５は、図１に示すように、電圧制御発振器（ＶＣＯ）２５１、チャージポンプ（ＣＰ）２５２、分圧回路２５３、差動増幅器２５４、及びＮＡＮＤ回路２５５を有する。電圧制御発振器２５１は、制御電圧ＶＣＴＬが高い場合に高い発振周波数のクロック信号ＰＣＬＫを出力し、制御電圧ＶＣＴＬが低い場合に低い発振周波数のクロック信号ＰＣＬＫを出力する。また、電圧制御発振器２５１は、制御電圧ＶＣＴＬの代わりに開始電圧ＳｔａｒｔＵｐに基づき、クロック信号ＰＣＬＫを出力する。また、電圧制御発振器２５１は、発振イネーブル信号ＰＣＫＥにより、その動作を制御される。
【００２３】
チャージポンプ２５２は、クロック信号ＰＣＬＫを受け付け、そのクロック信号ＰＣＬＫに同期した昇圧動作を行なって昇圧電圧ＶＢＴを生成する。また、チャージポンプ２５２は、昇圧電圧ＶＢＴをワード線ドライバ２２及びビット線ドライバ２３に供給する。
【００２４】
分圧回路２５３は、分割抵抗を用いて昇圧電圧ＶＢＴを分圧することによりモニタ電圧ＶＤＩＶを生成・出力する。差動増幅器２５４は、その反転入力端子“−”にモニタ電圧ＶＤＩＶを供給され、その非反転入力端子“＋”に定電圧ＶＢＧＲ又は電源電圧ＶＤＤを供給される。また、差動増幅器２５４は、それら供給された電圧ＶＢＧＲ又はＶＤＤ、及びＶＤＩＶを差動増幅して制御電圧ＶＣＴＬを出力する。
【００２５】
ＮＡＮＤ回路２５５は、その非反転入力端子に発振イネーブル信号ＰＣＫＥを受け付け、その反転入力端子に信号ＶＢＴＯＫを受け付ける。また、ＮＡＮＤ回路２５５は、発振イネーブル信号ＰＣＫＥ、及び信号ＶＢＴＯＫの反転信号の否定論理積に基づき開始電圧ＳｔａｒｔＵｐを生成し、その開始電圧ＳｔａｒｔＵｐを電圧制御発振器２５１に供給する。
【００２６】
バンドギャップリファレンス回路２６は、入力端子２６Ａより電圧ＶＰＧＭの供給を受けて、環境の温度変化による電源電圧ＶＤＤ及び電圧ＶＰＧＭの変動に拘わらず一定の定電圧ＶＢＧＲを生成する。また、バンドギャップリファレンス回路２６は、出力端子２６Ｂから定電圧ＶＢＧＲを選択回路２７に供給する。電圧ＶＰＧＭは、書き込み動作時のみバンドギャップリファレンス回路２６に供給され、それ以外においてバンドギャップリファレンス回路２６に供給されない。従って、バンドギャップリファレンス回路２６は、書き込み動作時以外において停止状態とされる。
【００２７】
選択回路２７は、書込動作時にバンドギャップリファレンス回路２６を駆動させて内部電圧生成回路２５に定電圧ＶＢＧＲを供給する。一方、選択回路２７は、読出動作時にバンドギャップリファレンス回路２６を停止させて内部電圧生成回路２５に電源電圧ＶＤＤを供給する。
【００２８】
選択回路２７は、ＮＭＯＳトランジスタＴｒ２〜Ｔｒ４、及びインバータＩＶ１〜ＩＶ３を有する。ＮＭＯＳトランジスタＴｒ２、Ｔｒ３のソースは、差動増幅器２５４の非反転入力端子“＋”に共通接続されている。ＮＭＯＳトランジスタＴｒ２のドレインは電源電圧ＶＤＤを供給され、ＮＭＯＳトランジスタＴｒ３のドレインはバンドギャップリファレンス回路２６の出力端子２６Ｂに接続されている。ＮＭＯＳトランジスタＴｒ４のソースは、バンドギャップリファレンス回路２６の入力端子２６Ａに接続され、そのドレインは電圧ＶＰＧＭを供給されている。
【００２９】
インバータＩＶ１〜ＩＶ３は直列接続され、１つの信号出力回路を構成している。インバータＩＶ１の入力端子は、選択信号ＳＥＬを受け付ける。インバータＩＶ２の出力端子はＮＭＯＳトランジスタＴｒ３、Ｔｒ４のゲートに接続され、インバータＩＶ３の出力端子はＮＭＯＳトランジスタＴｒ２のゲートに接続されている。また、インバータＩＶ２、ＩＶ３は電圧Ｖｏｎを供給される。
【００３０】
次に、図２を参照して、差動増幅器２５４の回路構成を具体的に説明する。差動増幅器２５４は、図２に示すように、差動入力部４＿１と、そこに流れるバイアス電流Ｉｂｉａｓを制御するバイアス回路４＿２とを有する。
【００３１】
差動入力部４＿１は、ゲートに非反転入力端子ＰＬＵＳ（図１中の“＋”）が接続されたＮＭＯＳトランジスタ４＿Ｎ１と、ゲートに反転入力端子ＭＩＮＵＳ（図１中の“−”）が接続されたＮＭＯＳトランジスタ４＿Ｎ２からなる差動入力対を有する。これらＮＭＯＳトランジスタ４＿Ｎ１及び４＿Ｎ２のソースは、共にＮＭＯＳトランジスタ４＿Ｎ３を介して接地電圧ＶＳＳを供給されている。また、ＮＭＯＳトランジスタ４＿Ｎ１及び４＿Ｎ２のドレインは、それぞれ負荷となるＰＭＯＳトランジスタ４＿Ｐ１及び４＿Ｐ２を介して昇圧電圧ＶＢＴを供給されている。これらＰＭＯＳトランジスタ４＿Ｐ１及び４＿Ｐ２のゲートには、共にＮＭＯＳトランジスタ４＿Ｎ１のドレインが接続されている。
【００３２】
バイアス回路４＿２は、ＰＭＯＳトランジスタ４＿Ｐ３、ＮＭＯＳトランジスタ４＿Ｎ４を有する。ＰＭＯＳトランジスタ４＿Ｐ３のソースは昇圧電圧ＶＢＴを供給され、そのゲートは接地電圧ＶＳＳを供給されている。ＮＭＯＳトランジスタ４＿Ｎ４のソースは接地電圧ＶＳＳを供給され、そのドレイン及びゲートはＰＭＯＳトランジスタ４＿Ｐ３のドレインに接続されている。
【００３３】
さらに、差動増幅部４＿１のＮＭＯＳトランジスタ４＿Ｎ３のゲートとバイアス回路４＿２のＮＭＯＳトランジスタ４＿Ｎ４のゲートは接続されており、これらはカレントミラー回路を構成する。この構成により、ＮＭＯＳトランジスタ４＿Ｎ２及びＰＭＯＳトランジスタ４＿Ｐ２のドレインの電圧は、差動増幅器２５４の出力である制御電圧ＶＣＴＬとなる。
【００３４】
次に、図３を参照して、電圧制御発振器２５１の回路構成を具体的に説明する。電圧制御発振器２５１は、ＮＡＮＤゲート１＿Ｇ１〜１＿Ｇ４、及びインバータ１＿ＩＶ１〜１＿ＩＶ６を有する。一対のＮＡＮＤゲート１＿Ｇ３、１＿Ｇ４は、フリップフロップ接続されている。ＮＡＮＤゲート１＿Ｇ１、１＿Ｇ２は、その出力端子をＮＡＮＤゲート１＿Ｇ３、１＿Ｇ４の１つの入力端子に接続されて、発振イネーブル信号ＰＣＫＥによって発振開始・停止を制御する。インバータ１＿ＩＶ１、１＿ＩＶ２は、各々、その出力端子をＮＡＮＤゲート１＿Ｇ１、１＿Ｇ２の入力端子に接続されている。インバータ１＿ＩＶ３及び１＿ＩＶ５はＮＡＮＤゲート１＿Ｇ３の出力端子に直列接続され、インバータ１＿ＩＶ４及び１＿ＩＶ６はＮＡＮＤゲート１＿Ｇ４の出力端子に直列接続されている。
【００３５】
インバータ１＿ＩＶ３、１＿ＩＶ４の出力端子は、それぞれ遅延回路ＤＬを介してインバータ１＿ＩＶ１、１＿ＩＶ２の入力端子にフィードバック接続されている。遅延回路ＤＬは、それぞれ電源線（電源電圧ＶＤＤ）と接地線（接地電圧ＶＳＳ）の間に直列接続されたＰＭＯＳトランジスタ１＿Ｐ１及びＮＭＯＳトランジスタ１＿Ｎ１、１＿Ｎ２、並びにトランジスタ１＿Ｐ１とトランジスタ１＿Ｎ１の接続点と接地線（接地電圧ＶＳＳ）との間に接続されたキャパシタ１＿Ｃ１を有する。
【００３６】
上記構成によりインバータ１＿ＩＶ５の出力端子からチャージポンプ２５２に与えられるクロック信号ＰＣＬＫが出力される。電圧制御発振器２５１は、可変電流素子であるＮＭＯＳトランジスタ１＿Ｎ１及び１＿Ｎ２によりクロック信号ＰＣＬＫの発振周波数を制御する。
【００３７】
次に、図４を参照して、チャージポンプ２５２の回路構成を具体的に説明する。チャージポンプ２５２は、図４に示すように、ＮＭＯＳトランジスタ２＿Ｎ１〜２＿Ｎ５、及びポンピングキャパシタ２＿Ｃ１〜２＿Ｃ４を有する。ＮＭＯＳトランジスタ２＿Ｎ１〜２＿Ｎ５は、それぞれのドレインとゲートを接続され、電源電圧ＶＤＤの入力端子と昇圧電圧ＶＢＴの出力端子との間に縦続接続されている。初段のＮＭＯＳトランジスタ２＿Ｎ１のドレインは、電源電圧ＶＤＤを供給されている。また、ＮＭＯＳトランジスタ２＿Ｎｉ（ｉ＝１〜４の整数）のソースとＮＭＯＳトランジスタ２＿Ｎｉ＋１のドレインがそれぞれ接続されている。
【００３８】
ポンピングキャパシタ２＿Ｃ１〜２＿Ｃ４の一端は、ＮＭＯＳトランジスタ２＿Ｎ１〜２＿Ｎ４の各ソースに接続されている。クロック信号ＰＣＬＫは、インバータ２＿ＩＶ１を介してキャパシタ２＿Ｃ１、２＿Ｃ３の各他端に供給され、インバータ２＿ＩＶ１、２＿ＩＶ２を介してキャパシタ２＿Ｃ２、２＿Ｃ４の各他端に供給されている。
【００３９】
このように構成されたチャージポンプ２５２は、４段のディクソンチャージポンプになっており、ＮＭＯＳトランジスタ２＿Ｎ５のドレインから昇圧電圧ＶＢＴが出力される。
【００４０】
次に、図５を参照して、バンドギャップリファレンス回路２６の回路構成を具体的に説明する。バンドギャップリファレンス回路２６は、図５に示すように、第１電流経路Ｌ１及び第２電流経路Ｌ２を有する。第１電流経路Ｌ１は、出力端子２６Ｂと接地線（接地電位ＶＳＳ）との間に、直列接続された抵抗２６１（抵抗値Ｒ１）及びダイオード２６２を有する。第２電流経路Ｌ２は、出力端子２６Ｂと接地線（接地電位ＶＳＳ）との間に、直列接続された抵抗２６３（抵抗値Ｒ２）、抵抗２６４（抵抗値Ｒ３）及びダイオード２６５を有する。例えば、ダイオード２６５は、ダイオード２６２と比べてＮ倍の面積を有するものとする。
【００４１】
また、バンドギャップリファレンス回路２６は、オペアンプ２６６と、ＭＯＳトランジスタ２６７を有する。オペアンプ２６６の非反転入力端子“＋”は、抵抗２６３と抵抗２６４の接続点に接続され、反転入力端子“−”は、抵抗２６１とダイオード２６２の接続点に接続されている。オペアンプ２６６は、反転入力端子“−”の入力電圧Ｖａと、非反転入力端子“＋”の入力電圧Ｖｂとを比較し、両者が等しくなるよう出力電圧を制御する。
【００４２】
ＭＯＳトランジスタ２６７のゲートは、オペアンプ２６６の出力端子に接続されている。また、ＭＯＳトランジスタ２６７のドレインは、このバンドギャップリファレンス回路２６の入力端子２６Ａとして電圧ＶＰＧＭを与えられており、またＭＯＳトランジスタ２６７のソースは出力端子２６Ｂに接続されている。
【００４３】
次に、図１、図６及び図７を参照して実施の形態に係る不揮発性半導体記憶装置の動作について説明する。図６は実施の形態に係る不揮発性半導体記憶装置の書込動作を示し、図７はその読出動作を示す。
【００４４】
はじめに、図１及び図６を参照して、書込動作について説明する。まず、図６の時刻ｔ１１より以前において、“Ｌ”状態の電圧に設定された発振イネーブル信号ＰＣＫＥ及び開始電圧ＳｔａｒｔＵｐにより、電圧制御発振器２５１の発振動作は抑制され、その出力であるクロック信号ＰＣＬＫは“Ｌ”状態に保持されている。したがって、クロック信号ＰＣＬＫを受けて活性化されるチャ−ジポンプ２５２は停止状態であり、昇圧電圧ＶＢＴはほぼ０Ｖになっている。また、時刻ｔ１１より以前において、選択信号ＳＥＬの電圧は“Ｈ”状態に設定される。
【００４５】
先ず時刻ｔ１１にて、発振イネーブル信号ＰＣＫＥは“Ｌ”状態から“Ｈ”状態となる。これにより、開始電圧ＳｔａｒｔＵｐは“Ｌ”状態から“Ｈ”状態となる。そして、これら発振イネーブル信号ＰＣＫＥ及び開始電圧ＳｔａｒｔＵｐに基づき電圧制御発振器２５１はクロック信号ＰＣＬＫを出力する。そして、このクロック信号ＰＣＬＫに基づきチャージポンプ２５２は、昇圧電圧ＶＢＴの昇圧を開始する。すなわち、時刻ｔ１１から後、昇圧電圧ＶＢＴの昇圧は、開始電圧ＳｔａｒｔＵｐに基づき制御される。
【００４６】
続いて、時刻ｔ１２にて、昇圧電圧ＶＢＴが電圧値ＶＢＴ１に達すると、“Ｈ”状態にある選択信号ＳＥＬに基づきＮＭＯＳトランジスタＴｒ３、Ｔｒ４は導通状態となる一方、ＮＭＯＳトランジスタＴｒ２は非導通状態に保持される。そして、電圧ＶＰＧＭがＮＭＯＳトランジスタＴｒ４を介してバンドギャップリファレンス回路２６に供給されることによって、バンドギャップリファレンス回路２６は駆動を開始する。よって、時刻ｔ１２の後、定電圧ＶＢＧＲは電圧値ＶＢＧＲ１から上昇しながら、ＮＭＯＳトランジスタＴｒ３を介して差動増幅器２５４の非反転入力端子“＋”に供給される。
【００４７】
次に、時刻ｔ１３にて、昇圧電圧ＶＢＴが電圧値ＶＢＴ２（例えば、２．２Ｖ）に達すると、信号ＶＢＴＯＫは“Ｌ”状態から“Ｈ”状態に切り替わる。これにより、開始電圧ＳｔａｒｔＵｐは、”Ｈ”状態から“Ｌ”状態となる。すなわち、時刻ｔ１３の後、昇圧電圧ＶＢＴの昇圧は、開始電圧ＳｔａｒｔＵｐに代わり定電圧ＶＢＧＲに基づき制御される。
【００４８】
続いて、時刻ｔ１４にて、定電圧ＶＢＧＲは、電圧値ＶＢＧＲ２まで上昇した後に安定する（例えば、時刻ｔ１３から時刻ｔ１４までの時間は５ｕｓｅｃ）。これにより、昇圧電圧ＶＢＴは、定電圧ＶＢＧＲに基づき電圧値ＶＢＴ３（例えば、４．１Ｖ）まで昇圧された後に安定する。そして、時刻ｔ１４の後に、電圧値ＶＢＴ３まで昇圧された昇圧電圧ＶＢＴに基づき、メモリセルＭＣは書込動作に伴う電圧を印加される。
【００４９】
以上に示したように、書込動作において、昇圧電圧ＶＢＴは、定電圧ＶＢＧＲに基づいて生成されるので、誤差なく電圧値ＶＢＴ３に設定される。すなわち、本実施の形態は、昇圧電圧ＶＢＴによって、正確に書込動作を実行することができる。
【００５０】
次に、図１及び図７を参照して、読出動作について説明する。まず、時刻ｔ２１より以前において、書込動作と同様に、チャ−ジポンプ２５２は停止状態であり、昇圧電圧ＶＢＴはほぼ０Ｖになっている。一方、時刻ｔ２１より以前において、選択信号ＳＥＬは“Ｌ”状態に設定される。
【００５１】
先ず時刻ｔ２１にて、書込動作の時刻ｔ１１と同様の制御が実行され、昇圧電圧ＶＢＴの昇圧は、開始電圧ＳｔａｒｔＵｐに基づき制御される。続いて、時刻ｔ２２にて、昇圧電圧ＶＢＴが電圧値ＶＢＴ１に達すると、“Ｌ”状態にある選択信号ＳＥＬに基づきＮＭＯＳトランジスタＴｒ２が導通状態となる一方、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４は非導通状態に保持される。これにより、電源電圧ＶＤＤがＮＭＯＳトランジスタＴｒ２を介して差動増幅器２５４の非反転入力端子“＋”に供給される一方、バンドギャップリファレンス回路２６は非駆動状態に保持される。
【００５２】
次に、時刻ｔ２３にて書込動作の時刻ｔ１３と同様の制御が実行され、昇圧電圧ＶＢＴの昇圧は、開始電圧ＳｔａｒｔＵｐに代わり電源電圧ＶＤＤに基づき制御される。これにより昇圧電圧ＶＢＴは、電源電圧ＶＤＤに基づき、時刻ｔ２３の後に電圧値ＶＢＴ２に留まる。そして、時刻ｔ２３の後に、電圧値ＶＢＴ２まで昇圧された昇圧電圧ＶＢＴに基づき、メモリセルＭＣは読出動作に伴う電圧を印加される。
【００５３】
以上に示したように、読出動作は、昇圧電圧ＶＢＴの昇圧に電源電圧ＶＤＤを用いるので、書込動作の時刻ｔ１３〜ｔ１４（図６参照）に示したように定電圧ＶＢＧＲが安定するまでの時間を必要としない。すなわち、本実施の形態は、書込動作よりも読出動作を迅速に実行することができる。なお、読出動作時、アンチフューズ素子Ａは抵抗素子と同様の電圧−電流特性を示すので、定電圧ＶＢＧＲでなく、環境温度の変化等により変動し得る電源電圧ＶＤＤに基づき昇圧電圧ＶＢＴを生成したとしても読出精度に影響はない。
【００５４】
また、以上のように読出動作では、バンドギャップリファレンス回路２６の駆動を停止させる。したがって、本実施の形態は、読出動作時にバンドギャップリファレンス回路２６の駆動に消費される電力を削減することができる。
【００５５】
［その他の実施の形態］
以上、不揮発性半導体記憶装置の実施の形態を説明してきたが、本発明は、上記の実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、メモリセルＭＣは、アンチフューズＡの代わりに、フューズ素子を有するものであってもよい。なお、フューズ素子は、それを構成する絶縁膜が破壊されることにより、高抵抗状態となる素子である。
【符号の説明】
【００５６】
１０…メモリセルアレイ、  ２０…制御回路、  ２１…ロウデコーダ、  ２２…ワード線ドライバ、  ２３…ビット線ドライバ、  ２４…センスアンプ、  ２５…内部電圧生成回路、  ２６…バンドギャップリファレンス回路、  ２７…選択回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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