(57)【要約】【課題】一般に、トレンチ内に真性ゲート電極と埋め込みフィールドプレート電極を有するトレンチ内ダブルゲート型バーティカルパワーＭＯＳＦＥＴにおいては、そのゲートピッチを２マイクロメートル程度以下の領域にまで縮小して行くと、微細化によるオン抵抗低減効果が薄れてしまう。しかし、本願発明者ら検討及び検証によると、埋め込みフィールドプレート電極をゲート電位に接続したゲート接続型のトレンチ内ダブルゲート型バーティカルパワーＭＯＳＦＥＴにおいては、ゲートピッチの微細化による総ゲート幅の増加により、低オン抵抗と高ソースドレイン耐圧を両立させることができる可能性があることが明らかにされた。【解決手段】本願発明は、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴにおいて、トレンチ間隔を１．５マイクロメートル以下で、且つ、０．１マイクロメートル以上としたものである。【選択図】図３
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【特許請求の範囲】
【請求項１】
以下を含むパワーＭＯＳＦＥＴ：
（ａ）一主面を有するシリコン系半導体基板；
（ｂ）前記第１の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する：
（ｂ１）ポリシリコン線状フィールドプレート電極；
（ｂ２）前記ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたポリシリコン線状ゲート電極、
更に、ここで、
（１）前記ポリシリコン線状フィールドプレート電極は、前記ポリシリコン線状ゲート電極とほぼ同じ電位に接続されており、
（２）前記多数の線状トレンチの隣接する各線状トレンチの間隔は、１．５マイクロメートル以下であって０．１マイクロメートル以上である。
【請求項２】
前記１項のパワーＭＯＳＦＥＴにおいて、前記ポリシリコン線状フィールドプレート電極は、前記線状トレンチの外部において、前記ポリシリコン線状ゲート電極と電気的に接続されている。
【請求項３】
前記２項のパワーＭＯＳＦＥＴにおいて、前記多数の線状トレンチの隣接する各線状トレンチの間隔は、１．３マイクロメートル以下であって０．１マイクロメートル以上である。
【請求項４】
前記２項のパワーＭＯＳＦＥＴにおいて、前記多数の線状トレンチの隣接する各線状トレンチの間隔は、１．２マイクロメートル以下であって０．１マイクロメートル以上である。
【請求項５】
前記３項のパワーＭＯＳＦＥＴにおいて、前記ポリシリコン線状フィールドプレート電極は、第１の絶縁膜によって、各線状トレンチの内面から隔てられている。
【請求項６】
前記５項のパワーＭＯＳＦＥＴにおいて、前記ポリシリコン線状ゲート電極は、前記第１の絶縁膜よりも薄い第２の絶縁膜によって、各線状トレンチの内面および前記ポリシリコン線状フィールドプレート電極から隔てられている。
【請求項７】
前記６項のパワーＭＯＳＦＥＴにおいて、前記パワーＭＯＳＦＥＴは、Ｎチャネル型パワーＭＯＳＦＥＴである。
【請求項８】
以下の工程を含むパワーＭＯＳＦＥＴの製造方法：
（ａ）一主面を有するシリコン系半導体基板を準備する工程；
（ｂ）前記第１の主面に多数の線状トレンチを形成する工程；
（ｃ）各線状トレンチの内面を第１の絶縁膜で被覆する工程；
（ｄ）前記第１の絶縁膜で被覆された各線状トレンチ内にフィールドプレート電極となるべき第１のポリシリコン電極を埋め込む工程；
（ｅ）各線状トレンチ内において、その上半部内面の前記第１の絶縁膜を除去することによって、前記上半部内面および前記第１のポリシリコン電極の上端部を露出させる工程；
（ｆ）露出された前記上半部内面および前記第１のポリシリコン電極の前記上端部を第２の絶縁膜で被覆する工程；
（ｇ）前記工程（ｆ）の後、各線状トレンチの前記上半部に、前記第１の絶縁膜よりも薄く、ゲート電極となるべき第２のポリシリコン電極を埋め込む工程、
ここで、
（１）前記フィールドプレート電極は、前記ゲート電極とほぼ同じ電位に接続されるようになっており；
（２）前記多数の線状トレンチの各隣接線状トレンチ間の間隔は、１．５マイクロメートル以下であって０．１マイクロメートル以上である。
【請求項９】
前記８項のパワーＭＯＳＦＥＴの製造方法において、前記フィールドプレート電極は、前記線状トレンチの外部において、前記ゲート電極と電気的に接続されている。
【請求項１０】
前記９項のパワーＭＯＳＦＥＴの製造方法において、前記多数の線状トレンチの隣接する各線状トレンチの間隔は、１．３マイクロメートル以下であって０．１マイクロメートル以上である。
【請求項１１】
前記９項のパワーＭＯＳＦＥＴの製造方法において、前記多数の線状トレンチの隣接する各線状トレンチの間隔は、１．２マイクロメートル以下であって０．１マイクロメートル以上である。
【請求項１２】
前記９項のパワーＭＯＳＦＥＴの製造方法において、前記パワーＭＯＳＦＥＴは、Ｎチャネル型パワーＭＯＳＦＥＴである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）におけるＭＯＳＦＥＴデバイス技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００４−４７９２３号公報（特許文献１）または、これに対応する米国特許公開２００４−５６２８４号公報（特許文献２）には、ソース電位またはゲート電位に接続されたフィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）電極を有する横型（Ｌａｔｅｒａｌ）パワーＭＯＳＦＥＴが開示されている。
【０００３】
日本特開２００８−１０３６８３号公報（特許文献３）または、これに対応する米国特許公開２００８−４２１７２号公報（特許文献４）には、通常のトレンチゲート（Ｔｒｅｎｃｈ  Ｇａｔｅ）電極の下方にソース電位に接続されたフィールドプレート電極を有するパワーＭＯＳＦＥＴが開示されている。
【０００４】
日本特開２００６−３２４５７０号公報（特許文献５）または、これに対応する米国特許公開２００９−２３０４６７号公報（特許文献６）には、通常のトレンチゲート電極の下方にゲート電位に接続されたフィールドプレート電極を有するパワーＭＯＳＦＥＴが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−４７９２３号公報
【特許文献２】米国特許公開２００４−５６２８４号公報
【特許文献３】特開２００８−１０３６８３号公報
【特許文献４】米国特許公開２００８−４２１７２号公報
【特許文献５】特開２００６−３２４５７０号公報
【特許文献６】米国特許公開２００９−２３０４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
通常、トレンチパワーＭＯＳＦＥＴのチャネル抵抗を小さくするためには、ゲートピッチを小さくしていく事が有効であるが、深いトレンチ内に真性ゲート電極（通常、単に「ゲート電極」と言う）と埋め込みフィールドプレート電極を有するトレンチ内ダブルゲート型バーティカル（Ｖｅｒｔｉｃａｌ）パワーＭＯＳＦＥＴにおいては、そのゲートピッチを２マイクロメートル程度以下の領域にまで縮小して行くと、電流通路であるトレンチ間のドリフト領域の幅が縮小するため、総ゲート幅の増加によるオン抵抗低減効果が薄れてしまう。しかし、本願発明者らが種々、検討及び検証したところによると、埋め込みフィールドプレート電極をゲート電位に接続したゲート接続型のトレンチ内ダブルゲート型バーティカルパワーＭＯＳＦＥＴは、埋め込みフィールドプレート電極をソース電位に接続したソース接続型のトレンチ内ダブルゲート型バーティカルパワーＭＯＳＦＥＴほどには、微細化による電流通路狭隘化の影響を受けにくいことが明らかとなった。そのため、ゲート接続型のトレンチ内ダブルゲート型バーティカルパワーＭＯＳＦＥＴにおいては、ゲートピッチの微細化による総ゲート幅の増加により、低オン抵抗と高ソースドレイン耐圧を両立させることができる可能性がある。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、耐圧を確保しつつ、低オン抵抗を実現できるパワーＭＯＳＦＥＴ等の半導体装置を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴにおいて、トレンチ間隔を１．５マイクロメートル以下で、且つ、０．１マイクロメートル以上としたものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴにおいて、トレンチ間隔を１．５マイクロメートル以下で、且つ、０．１マイクロメートル以上とすることにより、耐圧を確保しつつ、低オン抵抗を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのチップ上面図である。
【図２】図１のセル領域切り出し部Ｒ１の拡大上面図である。
【図３】図２のＸ−Ｘ’断面に対応するデバイス断面図である。
【図４】図１のＹ’−Ｙ断面に対応するデバイス断面図である。
【図５】図１のＹ’’−Ｙ断面に対応するデバイス断面図である。
【図６】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（トレンチ加工用ハードマスク膜パターニング工程）である。
【図７】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（トレンチ加工工程）である。
【図８】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート周辺絶縁膜成膜工程）である。
【図９】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート電極用ポリシリコン膜成膜工程）である。
【図１０】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート加工工程）である。
【図１１】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート周辺絶縁膜エッチバック工程）である。
【図１２】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート絶縁膜成膜工程）である。
【図１３】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート電極用ポリシリコン膜成膜工程）である。
【図１４】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート電極パターニング工程）である。
【図１５】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（Ｎチャネル領域形成工程）である。
【図１６】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（Ｎ＋ソース領域形成工程）である。
【図１７】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（層間絶縁膜成膜工程）である。
【図１８】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（コンタクトホール形成工程）である。
【図１９】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（コンタクトホール延長およびＮ＋ボディコンタクト領域形成工程）である。
【図２０】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（バリアメタル膜成膜工程）である。
【図２１】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（アルミニウム系ソースメタル電極膜成膜工程）である。
【図２２】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ポリイミド系ファイナルパッシベーション膜成膜工程）である。
【図２３】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲートパッド開口およびソースパッド開口形成工程）である。
【図２４】図３に対応するデバイス断面の更に詳しい構造を示す詳細断面図である。
【図２５】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴにおけるオン抵抗のセルピッチ依存性を示すデータプロット図である。
【図２６】本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴにおけるオン抵抗のトレンチ間隔依存性を示すデータプロット図である。
【図２７】比較例であるソース接続型トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのセル部分の電子密度分布のシミュレーション結果である。
【図２８】本願の一実施の形態のゲート接続型トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのセル部分の電子密度分布のシミュレーション結果である。
【図２９】比較例であるソース接続型トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのセル部分の電流密度分布のシミュレーション結果である。
【図３０】本願の一実施の形態のゲート接続型トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのセル部分の電流密度分布のシミュレーション結果である。
【図３１】比較例であるソース接続型および本願の一実施の形態のゲート接続型トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのセル部分におけるゲートソース間電流のゲートソース間電圧依存性を示すデータプロット図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下を含むパワーＭＯＳＦＥＴ：
（ａ）一主面を有するシリコン系半導体基板；
（ｂ）前記第１の主面に設けられた多数の線状トレンチ、
ここで、各線状トレンチは、以下を有する：
（ｂ１）ポリシリコン線状フィールドプレート電極；
（ｂ２）前記ポリシリコン線状フィールドプレート電極に沿って、その上方に設けられたポリシリコン線状ゲート電極、
更に、ここで、
（１）前記ポリシリコン線状フィールドプレート電極は、前記ポリシリコン線状ゲート電極とほぼ同じ電位に接続されており、
（２）前記多数の線状トレンチの隣接する各線状トレンチの間隔は、１．５マイクロメートル以下であって０．１マイクロメートル以上である。
【００１７】
２．前記１項のパワーＭＯＳＦＥＴにおいて、前記ポリシリコン線状フィールドプレート電極は、前記線状トレンチの外部において、前記ポリシリコン線状ゲート電極と電気的に接続されている。
【００１８】
３．前記１または２項のパワーＭＯＳＦＥＴにおいて、前記多数の線状トレンチの隣接する各線状トレンチの間隔は、１．３マイクロメートル以下であって０．１マイクロメートル以上である。
【００１９】
４．前記１または２項のパワーＭＯＳＦＥＴにおいて、前記多数の線状トレンチの隣接する各線状トレンチの間隔は、１．２マイクロメートル以下であって０．１マイクロメートル以上である。
【００２０】
５．前記１から４項のいずれか一つのパワーＭＯＳＦＥＴにおいて、前記ポリシリコン線状フィールドプレート電極は、第１の絶縁膜によって、各線状トレンチの内面から隔てられている。
【００２１】
６．前記５項のパワーＭＯＳＦＥＴにおいて、前記ポリシリコン線状ゲート電極は、前記第１の絶縁膜よりも薄い第２の絶縁膜によって、各線状トレンチの内面および前記ポリシリコン線状フィールドプレート電極から隔てられている。
【００２２】
７．前記１から６項のいずれか一つのパワーＭＯＳＦＥＴにおいて、前記パワーＭＯＳＦＥＴは、Ｎチャネル型パワーＭＯＳＦＥＴである。
【００２３】
８．以下の工程を含むパワーＭＯＳＦＥＴの製造方法：
（ａ）一主面を有するシリコン系半導体基板を準備する工程；
（ｂ）前記第１の主面に多数の線状トレンチを形成する工程；
（ｃ）各線状トレンチの内面を第１の絶縁膜で被覆する工程；
（ｄ）前記第１の絶縁膜で被覆された各線状トレンチ内にフィールドプレート電極となるべき第１のポリシリコン電極を埋め込む工程；
（ｅ）各線状トレンチ内において、その上半部内面の前記第１の絶縁膜を除去することによって、前記上半部内面および前記第１のポリシリコン電極の上端部を露出させる工程；
（ｆ）露出された前記上半部内面および前記第１のポリシリコン電極の前記上端部を第２の絶縁膜で被覆する工程；
（ｇ）前記工程（ｆ）の後、各線状トレンチの前記上半部に、前記第１の絶縁膜よりも薄く、ゲート電極となるべき第２のポリシリコン電極を埋め込む工程、
ここで、
（１）前記フィールドプレート電極は、前記ゲート電極とほぼ同じ電位に接続されるようになっており；
（２）前記多数の線状トレンチの各隣接線状トレンチ間の間隔は、１．５マイクロメートル以下であって０．１マイクロメートル以上である。
【００２４】
９．前記８項のパワーＭＯＳＦＥＴの製造方法において、前記フィールドプレート電極は、前記線状トレンチの外部において、前記ゲート電極と電気的に接続されている。
【００２５】
１０．前記８または９項のパワーＭＯＳＦＥＴの製造方法において、前記多数の線状トレンチの隣接する各線状トレンチの間隔は、１．３マイクロメートル以下であって０．１マイクロメートル以上である。
【００２６】
１１．前記８または９項のパワーＭＯＳＦＥＴの製造方法において、前記多数の線状トレンチの隣接する各線状トレンチの間隔は、１．２マイクロメートル以下であって０．１マイクロメートル以上である。
【００２７】
１２．前記８から１１項のいずれか一つのパワーＭＯＳＦＥＴの製造方法において、前記パワーＭＯＳＦＥＴは、Ｎチャネル型パワーＭＯＳＦＥＴである。
【００２８】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２９】
更に、本願において、「トランジスタ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。なお、本願においては、「ＭＯＳＦＥＴ」というときは、ゲート絶縁膜が酸化膜であるもののみでなく、それ以外の絶縁膜をゲート絶縁膜として使用するものを含むものとする。
【００３０】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３１】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３２】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３３】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３４】
６．本願において、「パワー半導体」というときは、数ワット以上の電力を扱うことができる半導体デバイスを言う。従って、通常のパワーＭＯＳＦＥＴは、全てこれに含まれる。
【００３５】
パワーＭＯＳＦＥＴの内、「トレンチゲートパワーＭＯＳＦＥＴ」とは、通常、半導体基板のデバイス面（第１の主面）に形成されたトレンチ（比較的長くて細い溝）内にポリシリコン等のゲート電極があり、半導体基板の厚さ方向（縦方向）にチャネルが形成されるものを言う。この場合、通常、半導体基板のデバイス面側がソースとなり、裏面側（第２の主面側）がドレインとなる。なお、ゲート電極の主要部（電極引き出し部以外の部分）の一部は、トレンチ外にはみ出しても良い。
【００３６】
トレンチゲートパワーＭＯＳＦＥＴの内、「トレンチ内ダブルゲート型パワーＭＯＳＦＥＴ」は、トレンチ内のゲート電極（真性ゲート電極）の下方に、フィールドプレート電極を有するものを言う。製法上の問題から、トレンチ内に於いてはゲート電極（真性ゲート電極）とフィールドプレート電極（フィールドプレートゲート電極）を分離する場合（ダブルゲート分離型構造）が多いが、ゲート電極とフィールドプレート電極を一体にした構造（ダブルゲート一体型構造）もトレンチ内ダブルゲート型パワーＭＯＳＦＥＴに属するものとする。なお、ダブルゲート分離型構造は、更に、フィールドプレートゲート電極の電位を真性ゲート電極と同じにした（トレンチ外で真性ゲート電極に接続）「ゲート接続型」と、フィールドプレートゲート電極の電位をソース電極と同じにした（トレンチ外でソース電極に接続）「ソース接続型」に分類される。
【００３７】
ここで「フィールドプレート電極」とは、ゲート電極のドレイン側端部近傍に集中する急峻な電位勾配を分散させる働きを有する電極で、通常、ソース電極またはゲート電極に電気的に接続されている。通常、このフィールドプレート電極とドリフト領域の界面は、ゲート絶縁膜（真性ゲート絶縁膜）よりも厚い絶縁膜で構成されている。
【００３８】
本願で扱うＮチャネル型パワーＭＯＳＦＥＴは、パワーデバイスに対する基本的要請であるフェールセーフの観点から、通常、ノーマリオフデバイスであり、閾値電圧（Ｖｔｈ）は正値（ソース電位を基準とする）である。本願で主に対象とするＶｔｈの範囲は、０．５ボルト程度から６ボルト程度である。
【００３９】
７．本願において、「線状」というときは、直線状だけでなく、屈曲部を有するものも含むことは言うまでもない。
【００４０】
また、トレンチ、電極等について「多数の」というときは、繰り返し構造を構成する程度の数を示すもので、少なくとも１０以上の数を示し、本願で主に扱うセル部の繰り返し構造では、通常、１００から１００００の間の数値を表す。
【００４１】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４２】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４３】
なお、フィールドプレートをゲート電極と同電位に接続したトレンチ内ダブルゲート型パワーＭＯＳＦＥＴについて開示した本願発明者らによる先行特許出願としては、たとえば日本特願第２０１０−４６４５２号（日本出願日２０１０年３月３日）がある。
【００４４】
１．本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのデバイス構造の説明（主に図１から図５）
この例では、トレンチゲート電極およびフィールドプレート電極を相互に別体のものとしているが、同一型のポリシリコンであり、材料が同一であるので、一体のものとして構成しても良い。ただ、一体とすると、ゲート酸化膜１８（図３）とフィールドプレート−ゲート間絶縁膜１９（図３）に厚さの差をつけることが却って困難となる等のデメリットがある。特に、ゲート接続型のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴ（ゲート接続型のトレンチ内ダブルゲート型ＰチャネルパワーＭＯＳＦＥＴも同じ）では、ゲート電極１２（図３）とフィールドプレート電極２０（図３）が同電位であり、フィールドプレート−ゲート間絶縁膜２９（図３）が薄くても良いので、トレンチゲート電極１２（図３）およびフィールドプレート電極２０（図３）を相互に別体のものとした方が、プロセス的整合性が高い。
【００４５】
トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの特性、基本的仕様等はさまざまであるが、本願では、説明の便宜上、主に以下のようなデバイスを中心に説明する。すなわち、たとえば、４．５ボルト駆動、Ｖｔｈ１．７ボルト程度（範囲としては０．５ボルト程度から６ボルト程度）、ソースドレイン耐圧６０ボルト程度を中心に、範囲として、たとえば３０から１５０ボルト程度（なお、便宜上、ゲート耐圧は２０ボルト程度を例にとる）、許容電流８０から１６０アンペア程度、最大動作周波数１０から１５０ｋＨｚ程度、セルピッチ１．２５マイクロメートル程度（範囲としては、０．６から２マイクロメートル程度）、ゲート幅は、たとえば０．６５マイクロメートル程度（範囲としては、たとえば０．２から１マイクロメートル程度）、オン抵抗は、たとえば４０ｍΩ/ｍｍ２程度、チップサイズは、たとえば、縦３ミリメートル、横５ミリメートル程度（通常、主に１辺が数ミリメートルの正方形又は長方形の矩形形状）である。
【００４６】
以下の例（セクション２の例を含む）では、主にモータドライブ用デバイスを例にとり説明するので、トレンチゲート電極およびフィールドプレート電極が相互に電気的に接続されている。
【００４７】
図１は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのチップ上面図である。図２は図１のセル領域切り出し部Ｒ１の拡大上面図である。図３は図２のＸ−Ｘ’断面に対応するデバイス断面図である。図４は図１のＹ’−Ｙ断面に対応するデバイス断面図である。図５は図１のＹ’’−Ｙ断面に対応するデバイス断面図である。これらに基づいて、本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのデバイス構造を説明する。
【００４８】
まず、図１に基づいて、トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのデバイスチップ２の上面１ａの概略構造を説明する。図１に示すように、チップ２（たとえば、シリコン系半導体基板）の端部を周回しているリング状の電極は、ポリシリコンガードリング３であり、その内側のリング状の電極は、トレンチゲート電極を外部に引き出すためのゲート配線４である。このゲート配線４は、ゲートメタル電極６に連結しており、ゲートメタル電極６の中央部には、ファイナルパッシベーション膜１１（ポリイミド膜）に明けられたゲートパッド開口８である。ゲート配線４の内側には、チップ上面のほとんどを占有するソースメタル電極５があり、その外縁の少し内側には、セル領域９の外縁がある。ソースメタル電極５の中央部には、ファイナルパッシベーション膜１１（ポリイミド膜）に開けられたソースパッド開口７がある。セル領域９は、同一周期の繰り返し構造であるので、その一部を切り取った部分、すなわち、セル領域切り出し部Ｒ１の拡大上面図を図２に示す。
【００４９】
図２に示すように、セル領域９は、縦方向について、連続的な並進対象性（線形構造）を有しており、横方向に関しては、セル領域繰返し周期Ｔ１を周期（ゲートピッチ）とする並進対象性（繰り返し構造）を有している。線状のトレンチ２２内には、線状のトレンチゲート電極１２および線状のフィールドプレート電極２０が設けられている。この線状のトレンチゲート電極１２の両側には、線状のＮ＋ソース領域１４があり、一対の線状のトレンチゲート電極１２の間には、Ｐ＋ボディコンタクト領域１５がある。このＰ＋ボディコンタクト領域１５の中央部に沿って、線状のコンタクト溝２４が設けられている。
【００５０】
次に、この図２のＸ−Ｘ’断面図である図３に基づいて、セル領域９の断面構造を説明する。図３に示すように、半導体基板１の裏面１ｂ側には、Ｎ＋シリコン単結晶基板領域１ｓがあり、半導体基板１の裏面１ｂ上には、メタルドレイン電極としての裏面メタルドレイン電極１３（半導体基板１に近い方から、たとえば、チタン層１００ｎｍ/ニッケル層２００ｎｍ/金層１００ｎｍ）がある。Ｎ＋シリコン単結晶基板領域１ｓの基板表面１ａ側にはＮ−ドリフト領域１６（たとえば、シリコンエピタキシャル領域）があり、その上には、Ｐ型チャネル領域１７（Ｐ−ボディ領域）がある。Ｐ−ボディ領域１７の基板表面１ａ側には、Ｎ＋ソース領域１４があり、基板表面１ａ側から、このＮ＋ソース領域１４およびＰ−ボディ領域１７を貫通して、Ｎ−ドリフト領域１６の内部に至るトレンチ２２がある。各トレンチ２２内には、Ｎ＋ポリシリコンフィールドプレート電極２０（ゲートまたはゲート電位に接続されたフィールドプレート電極２０ｇ）があり、Ｎ＋ポリシリコンフィールドプレート電極２０の上方にはフィールドプレート−ゲート間絶縁膜２９を介してＮ＋トレンチゲート電極１２がある。Ｎ＋ポリシリコンフィールドプレート電極２０の下方および側方周囲は、フィールドプレート周辺絶縁膜１９で囲まれており、Ｎ＋トレンチゲート電極１２の両側面にはゲート絶縁膜１８がある。Ｎ＋トレンチゲート電極１２の上側は、層間絶縁膜１０でキャップされており、この層間絶縁膜１０およびＮ＋ソース領域１４を貫通し、Ｐ型チャネル領域１７の内部のＰ＋ボディコンタクト領域１５に至るコンタクト溝２４がある。このコンタクト溝２４の内面および層間絶縁膜１０の上面には、たとえばＴｉＷ膜等のバリアメタル膜５ｂが形成されており、コンタクト溝２４の内および層間絶縁膜１０の上面には、比較的厚いアルミニウム系ソースメタル膜５ａが形成されている。なお、コンタクト溝２４には、タングステンプラグ３４が埋め込まれている。
【００５１】
ここで、図３におけるトレンチ間隔Ｗは、蓄積層電流の効果を享受するには、１．５マイクロメートル程度以下とすべきである。また、蓄積層電流の効果を十分に発揮させるためには、トレンチ間隔Ｗを、１．３マイクロメートル程度以下とすべきである。更に、蓄積層電流の効果を最大限に利用するためには、トレンチ間隔Ｗを、１．２マイクロメートル程度以下とすべきである。ここで、トレンチ間隔Ｗの下限値は、いずれの場合も、関連する他の技術との均衡の必要上、たとえば０．１マイクロメートル程度と考えられる（図２６参照）。なお、この詳細はセクション３に説明する。
【００５２】
次に、Ｎ＋トレンチゲート電極１２ｎの外部への引き出し、およびＮ＋ポリシリコンフィールドプレート電極２０との接続を説明するために、図１のＹ’−Ｙ断面（図４）およびＹ’’−Ｙ断面（図５）を図４および図５に基づいて説明する。図４に示すように、フィールド絶縁膜２５上に延在するＮ＋ポリシリコンフィールドプレート電極２０のセル外引き出し部上には、フィールドプレート−ゲート間絶縁膜２９を介してＮ＋トレンチゲート電極１２のセル外引き出し部が形成されており、トレンチゲート電極−ゲート配線間接続部２７を介して、（ソースメタル電極と同一層による）ゲート配線４と接続されている。一方、図５に示すように、Ｎ＋ポリシリコンフィールドプレート電極２０のセル外引き出し部とゲート配線４とは、フィールドプレート−ゲート配線間接続部２８を介して相互に接続されている。その結果、Ｎ＋ポリシリコンフィールドプレート電極２０とＮ＋トレンチゲート電極１２とは、ゲート配線４を介して、間接的に電気的に接続されることとなる。
【００５３】
なお、図４または図５に示すように、チップ２の端部主面には、（ソース領域と同一のプロセスで作られた）最外周Ｎ＋領域２６があり、その内側に沿って、第２層ポリシリコンガードリング３がある。このポリシリコンガードリング３は、コーナ部アルミニウム系配線３０（ゲート配線と同層）を介して最外周Ｎ＋領域２６と電気的に接続されている（なお、最外周Ｎ＋領域２６はドレイン電位と同電位にされている）。チップ２の第１の主面１ａの内部領域は、ポリイミド膜等のファイナルパッシベーション膜１１で被覆されている。
【００５４】
２．本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのウエハプロセスの主要部の説明（主に図６から図２３）
図６は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（トレンチ加工用ハードマスク膜パターニング工程）である。図７は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（トレンチ加工工程）である。図８は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート周辺絶縁膜成膜工程）である。図９は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート電極用ポリシリコン膜成膜工程）である。図１０は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート加工工程）である。図１１は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（フィールドプレート周辺絶縁膜エッチバック工程）である。図１２は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート絶縁膜成膜工程）である。図１３は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート電極用ポリシリコン膜成膜工程）である。図１４は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲート電極パターニング工程）である。図１５は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（Ｎチャネル領域形成工程）である。図１６は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（Ｎ＋ソース領域形成工程）である。図１７は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（層間絶縁膜成膜工程）である。図１８は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（コンタクトホール形成工程）である。図１９は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（コンタクトホール延長およびＮ＋ボディコンタクト領域形成工程）である。図２０は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（バリアメタル膜成膜工程）である。図２１は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（アルミニウム系ソースメタル電極膜成膜工程）である。図２２は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ポリイミド系ファイナルパッシベーション膜成膜工程）である。図２３は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの図２のＸ−Ｘ’断面に対応するデバイス断面プロセスフロー図（ゲートパッド開口およびソースパッド開口形成工程）である。これらに基づいて、本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのウエハプロセスの主要部を説明する。
【００５５】
ここでは、２００ファイの低抵抗のＮ＋型シリコン単結晶ウエハ１ｓ（シリコン系ウエハ）に高抵抗のＮ−型エピタキシャル層１ｅ（エピタキシャル層の厚さは、たとえば、耐圧６０ボルト程度の場合を例にとると、６．５マイクロメートル程度、比抵抗は、たとえば０．５Ωｃｍ程度）を形成したＮ−型エピタキシャルウエハ１を原材料ウエハ（ウエハ厚は、たとえば５００から９００マイクロメータ程度）として使用する例を説明するが、ウエハの径は３００ファイでも４５０ファイでも、その他でもよい。また、必要があれば、Ｐ型エピタキシャルウエハ、シリコン系以外の半導体ウエハ又は基板であってもよい。
【００５６】
まず、図６に示すように、ウエハ１のデバイス面１ａのほぼ全面に、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば、４５０ｎｍ程度の厚さの酸化シリコン膜２１を成膜する。この酸化シリコン膜２１をたとえば通常のリソグラフィによりパターニングすることにより、トレンチ加工用ハードマスク膜２１とする。エッチングガス系としては、たとえばＡｒ，Ｃ４Ｆ８，Ｏ２等の混合ガス系統を好適なものとして例示することができる。
【００５７】
次に、図７に示すように、トレンチ加工用ハードマスク膜２１を用いて、異方性ドライエッチングにより、たとえば深さ３マイクロメートル程度のトレンチ２２を形成する。エッチングガス系としては、たとえばＣｌ２，Ｏ２系、ＨＢｒ系等のガス系統を好適なものとして例示することができる。
【００５８】
次に、図８に示すように、トレンチ２２の内面及びウエハ１のデバイス面１ａに、たとえば、熱酸化により、フィールドプレート周辺絶縁膜１９となるべき酸化シリコン膜（たとえば厚さ２００ｎｍ程度）を形成する。
【００５９】
次に、図９に示すように、トレンチ２２内およびウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、フィールドプレート電極２０となるべき、たとえば厚さ６００ｎｍ程度の高濃度リンドープポリシリコン層（第１層のポリシリコン膜）を形成する。
【００６０】
次に、図１０に示すように、たとえば、ＳＦ６等のエッチングガスを用いたドライエッチングによって、高濃度リンドープポリシリコン層２０をシリコンの主表面から、たとえば１．４マイクロメートル程度、エッチバックする。
【００６１】
次に、図１１に示すように、たとえば、弗酸系の酸化シリコンエッチング液等により、ウエットエッチングすることにより、フィールドプレート電極２０の上端部３８およびトレンチ２２のＳｉ側壁が露出する程度まで、フィールドプレート周辺絶縁膜１９を除去する。
【００６２】
次に、図１２に示すように、たとえば、熱酸化等により、厚さ５０ｎｍ程度のゲート絶縁膜１８（酸化シリコン膜）を形成する。なお、このとき同時に、フィールドプレート−ゲート間絶縁膜２９（厚さ１００ｎｍ程度）が形成される。
【００６３】
次に、図１３に示すように、トレンチ２２内およびウエハ１のデバイス面１ａのほぼ全面に、たとえばＣＶＤ等により、Ｎ＋トレンチゲート電極１２（トレンチゲートポリシリコン層）となるべき、たとえば厚さ６００ｎｍ程度の高濃度リンドープポリシリコン層（第２層のポリシリコン膜）を形成する。
【００６４】
次に、図１４に示すように、たとえば、ＳＦ６等のエッチングガスを用いたドライエッチングによって、高濃度リンドープポリシリコン層１２をシリコンの主表面を露出するようにエッチバックする。
【００６５】
次に、図１５に示すように、たとえば、熱酸化等により、ウエハ１のデバイス面１ａ側をチャネル注入用酸化シリコン膜２３で被覆する。続いて、セル領域９の全面にボロンイオンをイオン注入することによって、Ｐ型チャネル領域１７（Ｐ−ボディ領域）を形成する。イオン注入の条件としては、たとえば、イオン種：ボロン、打ち込みエネルギ：５０ｋｅＶから１００ｋｅＶ程度，濃度：８ｘ１０１２/ｃｍ２から３ｘ１０１３/ｃｍ２程度を例示することができる。この後、不要となった熱酸化２３を除去する。
【００６６】
次に、図１６に示すように、セル領域９の全面にＮ型不純物をイオン注入することによって、Ｎ＋ソース領域１４を形成する。イオン注入の条件としては、たとえば、イオン種：砒素、打ち込みエネルギ：５０ｋｅＶ〜１５０ｋｅＶ程度，濃度：２ｘ１０１５〜９ｘ１０１５/ｃｍ２程度を例示することができる。
【００６７】
次に、図１７に示すように、ウエハ１のデバイス面１ａのほぼ全面に、層間絶縁膜１０を形成する。層間絶縁膜１０としては、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜（たとえば、厚さ２５０から４５０ｎｍ程度）からなる絶縁膜を好適なものとして例示することができる。たとえば、ＰＳＧ膜等の上層にその他の絶縁膜（たとえば酸化シリコン系ＳＯＧ膜）を重ねてもよい。
【００６８】
次に、図１８に示すように、通常のリソグラフィによって、ウエハ１のデバイス面１ａ上に、レジスト膜等の対エッチングマスクパターンを形成し、それをマスクとして、異方性ドライエッチングを実行することによって、コンタクトホール２４（コンタクト溝）を開口する。
【００６９】
次に、図１９に示すように、異方性ドライエッチングにより、コンタクト溝２４をＮ＋ソース領域１４より深いところまで延長する（たとえば、深さ０．３５マイクロメートル程度）。続いて、延長したコンタクト溝２４の底にＰ型不純物をイオン注入して、自己整合的にＰ＋ボディコンタクト領域１５を形成する。イオン注入の条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギ：２０から５０ｋｅＶ程度，濃度：１ｘ１０１５〜８ｘ１０１５/ｃｍ２程度を例示することができる。
【００７０】
次に、図２０に示すように、たとえばスパッタリング成膜により、前記コンタクト溝２４の内面、およびウエハ１のデバイス面１ａのほぼ全面に、たとえば、下層のＴｉ膜（たとえば、厚さ４０ｎｍ程度）および上層のＴｉＮ膜（たとえば、厚さ１００ｎｍ程度）等からなるバリアメタル膜５ｂを形成する。バリアメタル膜としては、ここに示したＴｉ/ＴｉＮ系のほか、ＴｉＷその他が好適なものとして例示することができる。
【００７１】
次に、図２１に示すように、ウエハ１のデバイス面１ａのほぼ全面に、ＣＶＤにより、タングステン膜（（たとえば、厚さ３００ｎｍ程度））を成膜する。続いて、ドライエッチングにより、タングステン膜をエッチバックして、コンタクト溝２４（図２０参照）内のタングステン膜を残して、タングステンプラグ３４とする。
【００７２】
次に、たとえばスパッタリング成膜により、前記コンタクト溝２４の内面、およびウエハ１のデバイス面１ａのほぼ全面に、たとえば、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系ソースメタル膜５ａ（たとえば、厚さ３．５から５．５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系ソースメタル膜５ａおよびバリアメタル膜５ｂからなるソースメタル電極５をパターニングする。
【００７３】
次に、図２２に示すように、ファイナルパッシベーション膜１１として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布する。
【００７４】
次に、図２３に示すように、通常のリソグラフィによって、図１のソースパッド開口７、ゲートパッド開口８、および、図４、図５等に示すチップ２の周辺部のファイナルパッシベーション膜１１を除去する。
【００７５】
次に、図３に示すように、ウエハ１の裏面１ｂに対して、バックグラインディング処理を施すことによって、たとえば、５００から９００マイクロメータ程度のウエハ厚を必要により、たとえば３００から３０マイクロメータ程度に薄膜化する。その後、裏面電極１３を、たとえばスパッタリング成膜により、形成する。更に、ダイシング等により、ウエハ１を個々のチップ２に分割する。
【００７６】
３．本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴ（ゲート接続型）の詳細説明（主に図２４から図３１）
このセクションの説明は、先行するセクションに説明した事項に対する補足的説明であり、図３のデバイス構造の更に詳細な説明を中心にそのメカニズム等を説明する。以下では、先行するセクションと同様に、ソースドレイン耐圧が６０ボルト程度のデバイスを中心に例をとり具体的に説明する。
【００７７】
図２４は図３に対応するデバイス断面の更に詳しい構造を示す詳細断面図である。図２５は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴにおけるオン抵抗のセルピッチ依存性を示すデータプロット図である。図２６は本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴにおけるオン抵抗のトレンチ間隔依存性を示すデータプロット図である。図２７は比較例であるソース接続型トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのセル部分の電子密度分布のシミュレーション結果である。図２８は本願の一実施の形態のゲート接続型トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのセル部分の電子密度分布のシミュレーション結果である。図２９は比較例であるソース接続型トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのセル部分の電流密度分布のシミュレーション結果である。図３０は本願の一実施の形態のゲート接続型トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのセル部分の電流密度分布のシミュレーション結果である。図３１は比較例であるソース接続型および本願の一実施の形態のゲート接続型トレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのセル部分におけるゲートソース間電流のゲートソース間電圧依存性を示すデータプロット図である。これらに基づいて、本願の一実施の形態のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴの詳細を説明する。
【００７８】
図２４に図３に対応するセル部の詳細形状並びに典型的な主要寸法を例示する。図２４に示すように、この例では、セル領域繰返し周期Ｔ１（セルピッチ）は、たとえば、１．５マイクロメートル程度であり、トレンチ深さＴＤは、たとえば、３マイクロメートル程度であり、トレンチ幅ＴＷは、たとえば、０．７５マイクロメートル程度であり、トレンチ間隔Ｗは、たとえば、０．７５マイクロメートル程度である。このトレンチ深さＴＤに占めるゲート深さＧＤ（真性ゲート深さ）は、たとえば、１．６マイクロメートル程度であり、ゲート幅ＧＷは、たとえば、０．６５マイクロメートル程度である。コンタクト幅ＣＷは、たとえば、０．３マイクロメートル程度であり、コンタクトトレンチ間隔ＣＴは、たとえば、０．２マイクロメートル程度である。また、先にも説明したように、バックグラインディング後のウエハまたはチップ厚さＷＴは、たとえば、３０から３００マイクロメートル程度であり、エピタキシャル層の厚さＥＴは、たとえば、６．５マイクロメートル程度である。更に、フィールドプレート幅ＰＷは、たとえば、０．１５マイクロメートル程度であり、トレンチテーパ角θは、たとえば、８９度から９０度程度である。ゲート絶縁膜厚ＧＴ（第２の絶縁膜の膜厚）は、たとえば、０．０５マイクロメートル（５０ｎｍ）程度であり、フィールドプレート絶縁膜厚ＰＴ（第１の絶縁膜の膜厚）は、これよりも厚く、たとえば、０．２マイクロメートル程度であり、フィールドプレート幅ＰＷたとえば、０．１５マイクロメートル程度である。
【００７９】
図２４からわかるように、フィールドプレート電極の上端部３８は、微細化のため先鋭化する傾向にあるが、この例では、（ゲート絶縁膜と同層の、または同一の工程で形成される）フィールドプレート−ゲート間絶縁膜（第２の絶縁膜）２９は、ゲート絶縁膜１８と同程度の厚さか、若干厚い程度であり、フィールドプレート周辺絶縁膜（第１の絶縁膜）１９よりも、相当程度薄い。しかし、フィールドプレート電極２０（２０ｇ）が実質的に同電位にされているので、ソース接続型のように、フィールドプレート電極２０とゲート電極１２間で、絶縁破壊等によるリークが問題になることはない。
【００８０】
次に、トレンチ間の電流通路（主にドリフト領域）の狭隘化（トレンチ間隔Ｗの狭隘化）により、オン抵抗特性の挙動を説明する。図２５は、ゲート接続型のトレンチ内ダブルゲート型パワーＭＯＳＦＥＴのオン抵抗特性のセルピッチ依存性を示したものである。ここで、オン抵抗値は、セル部が同一構造のソース接続型のトレンチ内ダブルゲート型パワーＭＯＳＦＥＴのオン抵抗によって規格化したものである。図２５において、セルピッチが、２マイクロメートル以下の領域では、ゲート接続型のトレンチ内ダブルゲート型パワーＭＯＳＦＥＴでは、デバイスの微細化による総ゲート幅の増大によるオン抵抗値の減少の効果が、ソース接続型のトレンチ内ダブルゲート型パワーＭＯＳＦＥＴよりも、はるかに大きくなっているように見える。これは、ゲート接続型のトレンチ内ダブルゲート型パワーＭＯＳＦＥＴでは、ドリフト領域の両側のトレンチとの界面に沿って、蓄積層（電子濃度の高い層）が形成されるためと考えられる。すなわち、この蓄積層を流れる蓄積層電流が、急速に支配的になってゆくため、グラフの線の傾きが急に大きくなるものと推測される。
【００８１】
ここで、セルピッチＴ１というパラメータは、セルの具体的な構造に依存する物理量であり、より本質的なパラメータ、すなわち、トレンチ間隔Ｗ（正確には、真性ゲート電極下端部近傍でのトレンチ間隔）を横軸にとって、図２５を書き直したのが、図２６である。図２６からわかるように、トレンチ間隔Ｗが１．５マイクロメートル（蓄積層電流の効果が顕著になり始めるトレンチ間隔上限Ｗ１）以下では、グラフの線の傾きが急速に急勾配となる。この傾向は、トレンチ間隔Ｗが１．３マイクロメートル（蓄積層電流の効果が支配的になり始めるトレンチ間隔上限Ｗ２）以下では、更に顕著になり、トレンチ間隔Ｗが１．２マイクロメートル（蓄積層電流の効果が支配的になるトレンチ間隔上限Ｗ３）以下では、ほぼ急峻な加工直線に収束する。
【００８２】
従来の認識からすると、単一のセルのみで考えると、単に微細化したのみでは、トレンチ間の電流通路狭隘化によるオン抵抗の増加を招くだけであるため、通常、デバイスの微細化のみでなく、セルの総面積をほぼ一定にして総ゲート幅を増加させることにより、全体として、オン抵抗の低減を実現している。しかし、前記のように、ゲート接続型のトレンチ内ダブルゲート型パワーＭＯＳＦＥＴでは、蓄積層の効果によって、電流通路狭隘化による影響をほとんど受けないため、実用的に利用可能なリソグラフィの限界まで、トレンチ間隔Ｗを一気に微細化することが有効となる。このことは、一様なスケーリングによる微細化のみでなく、他の部分は、ほぼそのままで、トレンチ間隔Ｗ及び、それに関係する部分の寸法のみを縮小することを含む。
【００８３】
以上の点を更に詳しく説明する。図２７は、比較例である同一構造のソース接続型のトレンチ内ダブルゲート型パワーＭＯＳＦＥＴのセル部分の電子密度分布のシミュレーション結果である。図２７に電子密度が大きい領域３１、電子密度が中程度の領域３２、および電子密度が小さい領域３３が示されているが、電子密度が大きい領域３１が、チャネル領域及びＮ＋トレンチゲート電極１２の下端部より若干下あたりで途切れているのがわかる。
【００８４】
一方、本願の一実施の形態のゲート接続型のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのセル部分の電子密度分布のシミュレーション結果をみると、図２８に示すように、電子密度が大きい領域３１がチャネル領域及びトレンチ周辺全体にわたり、相当の厚みを持って形成されていることがわかる。
【００８５】
次に、図２９に図２７に対応するセル部分の電流密度分布のシミュレーション結果を示す。図２９に電流密度が大きい領域３５、電流密度が中程度の領域３６、および電流密度が小さい領域３７が示されているが、これより、ソース接続型のトレンチ内ダブルゲート型パワーＭＯＳＦＥＴにおいては、蓄積層電流は、きわめて一部であり、支配的な電流は、抵抗の高いドリフト領域（エピタキシャル領域）を分散して流れるバルク電流が担っていることがわかる。
【００８６】
一方、図３０に示すように、本願の一実施の形態のゲート接続型のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴにおいては、支配的な電流経路は、チャネル領域および、それに続くトレンチとの界面に形成された蓄積層を介した蓄積層電流通路からなる低抵抗電流経路となっていることがわかる。従って、本願の一実施の形態のゲート接続型のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴにおいては、全体の電流通路に対する寄与の低いトレンチ間のエピタキシャル領域の幅、すなわち、トレンチ間隔Ｗを極端に狭小化しても、オン抵抗は、電流通路狭隘化の影響を受けにくい。また、ゲート接続型のトレンチ内ダブルゲート型パワーＭＯＳＦＥＴにおいて、とくにソースドレイン耐圧の低い製品群では、トレンチ深さに対してエピタキシャル層の厚さはそれほど厚くないため、この蓄積層の効果により、エピタキシャル層の濃度を薄くしても、オン抵抗は高くなりにくい。
【００８７】
次に、ゲート接続型とすることによるその他のメリットを説明する。図３１は、比較例である同一構造のソース接続型のトレンチ内ダブルゲート型パワーＭＯＳＦＥＴおよび本願の一実施の形態のゲート接続型のトレンチ内ダブルゲート型ＮチャネルパワーＭＯＳＦＥＴのゲートソース間耐圧特性の実測値を示したものである。図３１（図２４参照）からわかるように、ソース接続型では、ゲート電極１２とフィールドプレート電極２０ｓ（図２７又は図２９）が別電位であるため、ゲートソース間耐圧が２０ボルト以下（破線矢印参照）となっている。
【００８８】
一方、ゲート接続型では、ゲート電極１２とフィールドプレート電極２０ｇ（図２８又は図３０）が同電位であるため、ゲートソース間耐圧が２０ボルト以上（実線矢印参照）となっている。これは、トレンチ内ダブルゲート型パワーＭＯＳＦＥＴの共通の問題として、図２４に示したように、プロセス上の理由から、フィールドプレート−ゲート間絶縁膜２９を厚くすることが困難であるにもかかわらず、フィールドプレート電極２０ｇの上端部３８が先鋭的となる傾向が強い点に起因している。すなわち、上端部３８が先鋭的となることから、ゲート電極１２とフィールドプレート電極２０ｓが別電位である場合には、この部分でゲートソース間耐圧の劣化を招いている。
【００８９】
４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９０】
例えば、前記実施の形態では、Ｎチャネル型デバイスを例にとり具体的に説明したが、本願発明はそれに限定されるものではなく、これに対応するＰチャネル型デバイスにも適用することができることは言うまでもない。
【００９１】
また、前記実施の形態では、各層のポリシリコン部材として、ドープトポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−ｓｉｌｉｃｏｎ）等を用いた例を具体的に説明したが、本願発明はそれに限定されるものではなく、両方又は一方に、ノンドープポリシリコン（Ｎｏｎｄｏｐｅｄ  Ｐｏｌｙ−ｓｉｌｉｃｏｎ）膜を適用して、成膜後にイオン注入等により、必要な不純物を添加するようにしてもよい。この場合は、ノンドープポリシリコンを利用してＥＳＤ保護用のポリシリコンダイオードをオプションデバイスとして形成するなど、プロセス自由度を高めることができるが、反面、プロセスコストは高くなる。一方、ドープトポリシリコンを使用すると、プロセス自由度は若干犠牲になるが、比較的簡単に低抵抗のポリシリコン層を形成することができる。
【００９２】
例えば、前記実施の形態では、トレンチ内ダブルゲート構造のパワーＭＯＳＦＥＴについて説明したが、本発明は、例えば、トレンチ内ダブルゲート構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）にも適用することができる。
【符号の説明】
【００９３】
１  半導体基板（半導体ウエハ）
１ａ  チップ又はウエハの表面
１ｂ  チップ又はウエハの裏面
１ｅ  Ｎ−シリコンエピタキシャル領域
１ｓ  Ｎ＋シリコン単結晶基板領域
２  半導体チップ
３  ガードリング（第２層ポリシリコンガードリング）
４  （ソースメタル電極と同一層による）ゲート配線
５  ソースメタル電極
５ａ  アルミニウム系ソースメタル膜
５ｂ  バリアメタル膜
６  ゲートメタル電極
７  ソースパッド開口
８  ゲートパッド開口
９  セル領域
１０  層間絶縁膜
１１  ファイナルパッシベーション膜（ポリイミド膜）
１２  Ｎ＋トレンチゲート電極
１３  裏面メタルドレイン電極
１４  Ｎ＋ソース領域
１５  Ｐ＋ボディコンタクト領域
１６  Ｎ−ドリフト領域
１７  Ｐ型チャネル領域（Ｐ型ボディ領域）
１８  ゲート絶縁膜（第２の絶縁膜）
１９  フィールドプレート周辺絶縁膜（第１の絶縁膜）
２０  フィールドプレート電極
２０ｇ  ゲート電位に接続されたフィールドプレート電極
２０ｓ  ソース電位に接続されたフィールドプレート電極
２１  トレンチ加工用ハードマスク膜
２２  トレンチ
２３  チャネル注入用酸化シリコン膜
２４  コンタクトホール（コンタクト溝）
２５  フィールド絶縁膜
２６  （ソース領域に対応する）最外周Ｎ＋領域
２７  トレンチゲート電極−ゲート配線間接続部
２８  フィールドプレート−ゲート配線間接続部
２９  （ゲート絶縁膜と同層の）フィールドプレート−ゲート間絶縁膜（第２の絶縁膜）
３０  コーナ部アルミニウム系配線
３１  電子密度が大きい領域
３２  電子密度が中程度の領域
３３  電子密度が小さい領域
３４  タングステンプラグ
３５  電流密度が大きい領域
３６  電流密度が中程度の領域
３７  電流密度が小さい領域
３８  フィールドプレート電極の上端部
ＣＴ  コンタクトトレンチ間隔
ＣＷ  コンタクト幅
ＥＴ  エピタキシャル層の厚さ
ＧＤ  ゲート深さ
ＧＴ  ゲート絶縁膜厚
ＧＷ  ゲート幅
ＰＴ  フィールドプレート絶縁膜厚
ＰＷ  フィールドプレート幅
Ｒ１  セル領域切り出し部
Ｔ１  セル領域繰返し周期
ＴＤ  トレンチ深さ
ＴＷ  トレンチ幅
Ｗ  トレンチ間隔
Ｗ１  蓄積層電流の効果が顕著になり始めるトレンチ間隔上限
Ｗ２  蓄積層電流の効果が支配的になり始めるトレンチ間隔上限
Ｗ３  蓄積層電流の効果が支配的になるトレンチ間隔上限
ＷＴ  バックグラインディング後のウエハまたはチップ厚さ
θ  トレンチの側壁の水平面と成す角度（トレンチテーパ角）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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