(57)【要約】【課題】複数の特性が異なる電源部を用いて試験を行った場合でも、印加する電圧の順番を正確に遵守させることを目的とする。【解決手段】ＤＵＴ１に電圧を印加するための電源部１０は、ＤＵＴ１に印加する印加電圧を発生する電圧発生部と、電圧発生部が発生した印加電圧を入力して、電圧の印加時には次に動作させる電源部１０の印加動作が完了する前に自身の印加動作が完了する電圧として設定した印加設定電圧および電圧の印加停止時には次に動作させる電源部１０の停止動作が完了する前に自身の停止動作が完了する電圧として設定した停止設定電圧になっているか否かを監視する電圧監視部１９と、電圧監視部１９が監視する電圧に基づいて、次に動作させる電源部１０に対して動作を許可するトリガ信号を出力するトリガ信号出力部２０と、を備えている。【選択図】  図１
2011069766.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスに電圧を印加するための電源部を複数備え、各電源部が相互に接続される半導体試験装置であって、
前記電源部は、
前記被試験デバイスに印加する印加電圧を発生する電圧発生部と、
この電圧発生部が発生した印加電圧を入力して、電圧の印加時には次に動作させる電源部の印加動作が完了する前に自身の印加動作が完了する電圧として設定した印加設定電圧および電圧の印加停止時には次に動作させる電源部の停止動作が完了する前に自身の停止動作が完了する電圧として設定した停止設定電圧になっているか否かを監視する電圧監視部と、
この電圧監視部が監視する電圧に基づいて、前記次に動作させる電源部に対して動作を許可するトリガ信号を出力するトリガ信号出力部と、
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記電圧発生部が電圧の印加を完了したときの印加完了電圧よりも前記印加設定電圧を低く設定し、前記電圧発生部が電圧印加の停止を完了したときの停止完了電圧よりも前記停止設定電圧を高く設定したこと
を特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記印加設定電圧から前記印加完了電圧になるまでに要する時間をＴＸ１、前記停止設定電圧から前記停止完了電圧になるまでの時間をＴＸ２、前記トリガ信号を出力してから次の電源部が動作を開始するまでに要する時間をＴＹ、次の電源部が電圧の印加を開始してから印加完了電圧になるまでに要する時間をＴＺ１、電圧の印加を停止してから停止完了電圧になるまでの時間をＴＺ２としたときに、
「０＜ＴＸ１≦ＴＹ＋ＴＺ１」、
「０＜ＴＸ２≦ＴＹ＋ＴＺ２」
となるように前記印加設定電圧および前記停止設定電圧を設定したこと
を特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記電源部は、前記トリガ信号を入力したときに前記電圧発生部の動作タイミングに遅延を与える遅延部を備え、
この遅延部が電圧の印加時に与える遅延時間をＤＸ、電圧印加の停止時に与える遅延時間をＤＹとしたときに、
「０＜ＴＸ１≦ＴＹ＋ＴＺ１＋ＤＸ」、
「０＜ＴＸ２≦ＴＹ＋ＴＺ２＋ＤＹ」
となるように前記遅延時間を設定したこと
を特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記電圧監視部に接続され、電圧の印加を開始したときから前記印加設定電圧になるまでの時間および電圧の印加停止を開始したときから前記停止設定電圧になるまでの時間を計測する計測部をさらに備え、
前記トリガ信号出力部は、前記計測部と前記電圧監視部とのうち何れかの制御を選択して前記トリガ信号を出力すること
を特徴とする請求項１乃至４何れか１項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスの試験を行う半導体試験装置に関し、特に被試験デバイスに電源を供給する電源部を備える半導体試験装置に関するものである。
【背景技術】
【０００２】
被試験デバイス（DUT：Device Under Test）の試験を行う半導体試験装置において、被試験デバイスに電源を供給する電源部を備えた半導体試験装置が従来から知られている。図４にこの種の従来の半導体試験装置を示している。この半導体試験装置１００は、複数（図４では３つ）の電源部１１０Ａ、１１０Ｂ、１１０Ｃ（総称して電源部１１０）にそれぞれＤＵＴ１０１Ａ、１０１Ｂ、１０１Ｃ（総称してＤＵＴ１０１）と容量負荷１０２Ａ、１０２Ｂ、１０２Ｃ（総称して容量負荷１０２）とが接続されている。そして、ＣＰＵ１０３とトリガ発生部１０４とバス１０５とトリガバス１０６とを備えて概略構成している。
【０００３】
ＤＵＴ１０１は半導体試験装置１００により試験される被試験デバイスであり、各電源部に接続されている。ＤＵＴ１０１には容量負荷１０２が接続されており、安定化が図られている。ＣＰＵ１０３は各電源部１１０の制御を行っている制御部であり、印加電圧（ＤＵＴ１０１に印加する電圧）や動作順番（各電源部１１０を動作させる順番）等を記憶したプログラムを読み込んで、各電源部１１０の制御を行っている。ＣＰＵ１０３はバス１０５により各電源部１１０とそれぞれ接続されており、当該バス１０５を介して、制御内容を各電源部１１０に出力している。
【０００４】
トリガ発生部１０４は各電源部１１０を駆動させるトリガ信号を発生しており、バス１０５を介してＣＰＵ１０３により制御される。トリガ発生部１０４が発生したトリガ信号はトリガバス１０６に出力される。トリガバス１０６は各電源部１１０に接続されており、全ての電源部１１０に対して同じトリガ信号が入力される。
【０００５】
電源部１１０は印加電圧記憶部１１１とＤＡＣ制御部１１２とＤＡＣ１１３と電流電圧供給部１１４と遅延時間記憶部１１５とタイマ部１１６とを備えて概略構成している。なお、図４では、電源部１１０Ａの各部には「Ａ」を付し、電源部１１０Ｂの各部には「Ｂ」を付し、電源部１１０Ｃの各部には「Ｃ」を付している。
【０００６】
印加電圧記憶部１１１は電源部１１０に印加する電圧を印加電圧として記憶する記憶部である。印加電圧記憶部１１１はバス１０５に接続されており、ＣＰＵ１０３により印加電圧が記憶される。ＤＡＣ制御部１１２は印加電圧記憶部１１１に記憶されている印加電圧の値をＤＡＣ１１３に与えており、ＤＡＣ１１３はこの印加電圧に基づいてアナログの電圧を発生させる。そして、電流電圧供給部１１４はＤＡＣ１１３からのアナログ電圧を入力して、ＤＵＴ１０１に対して発生させた電圧を印加する。なお、電流電圧供給部１１４は電圧だけではなく電流の印加を行う場合もある。
【０００７】
遅延時間記憶部１１５は所定の遅延時間を記憶する。この遅延時間は各電源部１１０の動作順番を制御するための時間であり、当該遅延時間はＣＰＵ１０３によりバス１０５を介して記憶される。各電源部１１０の遅延時間を異ならせることによりＤＵＴ１０１に電圧を印加する順番を異ならせることができる。勿論、遅延時間を同じにすることにより同時にＤＵＴ１０１に電圧を印加することもできる。
【０００８】
タイマ部１１６は時間を計測する手段であり、遅延時間記憶部１１５とトリガバス１０６とに接続されている。タイマ部１１６はトリガバス１０６からトリガ信号を入力したときに時間計測を開始し、遅延時間記憶部１１５から入力する遅延時間の分だけ時間を計測する。そして、遅延時間経過後にＤＡＣ制御部１１２にその旨の信号を出力する。
【０００９】
ＤＡＣ制御部１１２はタイマ部１１６からの信号によりＤＡＣ１１３に印加電圧を与えるように制御しており、このため電源部１１０にトリガ信号が入力されてから遅延時間経過後にＤＵＴ１０１に電圧が印加されることになる。
【００１０】
図５を用いて動作について説明する。図５において、ＶＡボルトは電源部１１０Ａの印加電圧を示し、ＶＢボルトは電源部１１０Ｂの印加電圧を示している。なお、図５には電源部１１０Ｃの印加電圧を示していないが、電源部１１０Ｃも動作をしている。ＣＰＵ１０３からは各電源部１１０の印加電圧記憶部１１１に対してそれぞれ固有の印加電圧ＶＡ、ＶＢが記憶される。つまり、電源部１１０Ａの印加電圧記憶部１１１ＡにはＶＡが記憶され、電源部１１０Ｂの印加電圧記憶部にはＶＢが記憶される。また、ＣＰＵ１０３は各電源部１１０の遅延時間記憶部１１５に対してそれぞれ固有の遅延時間を記憶させる。
【００１１】
そして、ＣＰＵ１０３はトリガ発生部１０４を制御して、トリガ信号を発生させる。トリガ信号はトリガバス１０６により全ての電源部１１０のタイマ部１１６に入力される。そして、全てのタイマ部１１６は同時に時間計測を開始する。ただし、各電源部１１０の遅延時間記憶部１１５にはそれぞれ固有の遅延時間が記憶されており、ＤＡＣ制御部１１２を駆動するタイミングはそれぞれ異なる。これにより、ＤＵＴ１０１に電圧を印加する順番を適宜に制御できる。
【００１２】
図５に示すように、電源部１１０Ａは時刻Ｔ１において電圧の印加を開始し、時刻Ｔ４において電圧の印加を停止している。また、電源部１１０Ｂは時刻Ｔ２において電圧の印加を開始して、時刻Ｔ３において電圧の印加を停止している。そして、トリガ発生部１０４がトリガ信号を発生するタイミングを時刻Ｔ１とする。つまり、トリガ信号のタイミングで電源部１１０は電圧の印加を開始するものとする。
【００１３】
時刻Ｔ１において、トリガ発生部１０４がトリガ信号を発生すると、このタイミングで電流電圧供給部１１４からＤＵＴ１０１に対して電圧の印加を開始する。電圧は０ボルトからＶＡボルトに到達するまでに所定の時間を要し、電圧の波形としては矩形波ではなく傾斜したランプ波となる。
【００１４】
また、時刻Ｔ１において、各電源部１１０のタイマ部１１６が駆動する。電源部１１０Ｂの遅延時間記憶部１１５Ｂが記憶している遅延時間が「Ｔ２−Ｔ１」であるとすると、時刻Ｔ２において、タイマ部１１６Ｂがタイマ動作を終了して、その旨の信号がＤＡＣ制御部１１２Ｂに出力される。そして、電流電圧供給部１１４ＢからＤＵＴ１０１Ｂに対して電圧の印加が開始される。この場合もランプ波になり、所定の時間経過後に０ボルトからＶＢボルトに到達する。
【００１５】
電源部１１０Ｂの遅延時間記憶部１１５Ｂには電圧印加を停止させる遅延時間も記憶されており、この遅延時間が「Ｔ３−Ｔ１」であるとすると、時刻Ｔ３において、タイマ部１１６Ｂがタイマ動作を終了して、その旨の信号がＤＡＣ制御部１１２Ｂに出力される。これにより、ＤＡＣ制御部１１２Ｂは電圧の印加を停止するようにＤＡＣ１１３Ｂを制御することで、電圧の印加が停止する。このときの電圧の波形は電圧印加時と同様にランプ波となる。従って、時刻Ｔ３から印加電圧はＶＢボルトから０ボルトに向けて徐々に低下していく。電源部１１０Ａの遅延時間記憶部１１５Ａには、電圧の印加を停止させる遅延時間として「Ｔ４−Ｔ１」が記憶されており、これにより時刻Ｔ４からＤＵＴ１０１Ａに対する印加電圧がＶＡボルトから０ボルトに徐々に低下していく。
【００１６】
以上のように、各電源部１１０のタイマ部１１６が遅延時間をカウントすることで、電圧の印加順番（立ち上がり順番）および電圧印加を停止する順番（立ち下り順番）を制御できるようになる。このように、ＤＵＴ１０１に対して印加する電圧のタイミングを制御する技術としては、例えば特許文献１に記載された技術がある。この技術では、プログラマブルカウンタを用いて、電圧の印加タイミングに所定の遅延を持たせている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平１０−６８７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
近年の被試験デバイスは印加する電圧も多種類になっており、このため電源部の個数も多く備えるようにしている。また、試験時間短縮化の要請から、被試験デバイスの同時測定個数を増やして、測定効率の向上を図るようになっている。従って、試験対象となる被試験デバイスに電圧を印加する電源部は任意の電圧を印加するようにできることが望ましい。一方で、印加する電圧が大規模になると、その分だけ電源部のサイズが大型化し、半導体試験装置内部の実装スペースに問題が生じている。
【００１９】
そこで、近年では、中規模或いは小規模な電圧を印加可能な電源部を複数備えるようにして省スペース化を実現している。つまり、多種類の電源部が混在して使用されるようになっている。この点、多種類の電源部が使用されると、電源部によって立ち上がりの時間特性および立ち下りの時間特性が異なる場合がある。これは、図４で説明した電流電圧供給部１１４や容量負荷１０２等の特性が異なるために生じるものである。このため、各電源部の動作順番が本来の動作順番に対して逆転する場合が生じるようになる。
【００２０】
例えば、図５の場合では、本来ならば電源部１１０Ａから電圧が印加された後に電源部１１０Ｂから電圧が印加されなければならないが、立ち上がりの時間特性の違いから、電源部１１０Ｂの電圧が最初にＶＢボルトにまで到達し、次に電源部１１０Ａの電圧がＶＡボルトに到達する。つまり、電圧の印加順番が逆転することになる。
【００２１】
被試験デバイスとしてのＩＣは、ＩＯ回路と保護回路と内部コア回路とを有して構成されており、順番としてはＩＯ回路、保護回路、内部コア回路の順番に電圧を印加しなければならない。この順番が逆転すると、例えばＩＯ回路よりも先に内部コア回路に電圧が印加されると、ＩＣに対して過剰な負荷を与えることになる。
【００２２】
そこで、本発明は、複数の特性が異なる電源部を用いて試験を行った場合でも、印加する電圧の順番を正確に遵守させることを目的とする。
【課題を解決するための手段】
【００２３】
以上の課題を解決するため、本発明の請求項１の半導体試験装置は、被試験デバイスに電圧を印加するための電源部を複数備え、各電源部が相互に接続される半導体試験装置であって、前記電源部は、前記被試験デバイスに印加する印加電圧を発生する電圧発生部と、この電圧発生部が発生した印加電圧を入力して、電圧の印加時には次に動作させる電源部の印加動作が完了する前に自身の印加動作が完了する電圧として設定した印加設定電圧および電圧の印加停止時には次に動作させる電源部の停止動作が完了する前に自身の停止動作が完了する電圧として設定した停止設定電圧になっているか否かを監視する電圧監視部と、この電圧監視部が監視する電圧に基づいて、前記次に動作させる電源部に対して動作を許可するトリガ信号を出力するトリガ信号出力部と、を備えたことを特徴とする。
【００２４】
この半導体試験装置によれば、電圧監視部が実際に印加している電圧を監視しており、印加設定電圧および停止設定電圧になった時点で他の電源部に対してトリガ信号を出力している。印加設定電圧および停止設定電圧を前記のように設定することで、電源部によって特性がばらついている場合であっても、動作順番が逆転することがない。
【００２５】
本発明の請求項２の半導体試験装置は、請求項１記載の半導体試験装置であって、前記電圧発生部が電圧の印加を完了したときの印加完了電圧よりも前記印加設定電圧を低く設定し、前記電圧発生部が電圧印加の停止を完了したときの停止完了電圧よりも前記停止設定電圧を高く設定したことを特徴とする。
【００２６】
この半導体試験装置によれば、印加設定電圧を印加完了電圧よりも低く設定し、停止設定電圧を停止完了電圧よりも高く設定しているため、電圧の印加中および停止中にトリガ信号を出力できるようになる。これにより、次の電源部が動作可能な状態から実際に動作するまでに生じる無駄な時間を電圧の印加および停止とオーバラップさせることができ、時間短縮効果を図ることができる。
【００２７】
本発明の請求項３の半導体試験装置は、請求項２記載の半導体試験装置であって、前記印加設定電圧から前記印加完了電圧になるまでに要する時間をＴＸ１、前記停止設定電圧から前記停止完了電圧になるまでの時間をＴＸ２、前記トリガ信号を出力してから次の電源部が動作を開始するまでに要する時間をＴＹ、次の電源部が電圧の印加を開始してから印加完了電圧になるまでに要する時間をＴＺ１、電圧の印加を停止してから停止完了電圧になるまでの時間をＴＺ２としたときに、「０＜ＴＸ１≦ＴＹ＋ＴＺ１」、「０＜ＴＸ２≦ＴＹ＋ＴＺ２」となるように前記印加設定電圧および前記停止設定電圧を設定したことを特徴とする。
【００２８】
この半導体試験装置によれば、前記のような条件を満足するように印加設定電圧および停止設定電圧を設定することで、動作順番が逆転することがなくなる。特に、時間ＴＹ＋ＴＺと時間ＴＸとが同じ時間になるようにすることで、最大限の時間短縮効果を図りつつ、動作順番を遵守させることができるようになる。
【００２９】
本発明の請求項４の半導体試験装置は、請求項３記載の半導体試験装置であって、前記電源部は、前記トリガ信号を入力したときに前記電圧発生部の動作タイミングに遅延を与える遅延部を備え、この遅延部が電圧の印加時に与える遅延時間をＤＸ、電圧印加の停止時に与える遅延時間をＤＹとしたときに、「０＜ＴＸ１≦ＴＹ＋ＴＺ１＋ＤＸ」、「０＜ＴＸ２≦ＴＹ＋ＴＺ２＋ＤＹ」となるように前記遅延時間を設定したことを特徴とする。
【００３０】
この半導体試験装置によれば、ＴＹやＴＺ１、ＴＺ２が極端に短いような場合でも、遅延時間を持たせることにより、ＴＸ１やＴＸ２にある程度の時間的な余裕を持たせることができるようになる。
【００３１】
本発明の請求項５の半導体試験装置は、請求項１乃至４何れか１項に記載の半導体試験装置であって、前記電圧監視部に接続され、電圧の印加を開始したときから前記印加設定電圧になるまでの時間および電圧の印加停止を開始したときから前記停止設定電圧になるまでの時間を計測する計測部をさらに備え、前記トリガ信号出力部は、前記計測部と前記電圧監視部とのうち何れかの制御を選択して前記トリガ信号を出力することを特徴とする。
【００３２】
この半導体試験装置によれば、最初に電圧監視部が監視する時間を計測部が計測することにより、２回目以降は計測部にトリガ信号を出力するようにさせることができる。これにより、単純に時間を計測する計測部を用いて、電源の動作順番を遵守させることができるようになる。
【発明の効果】
【００３３】
本発明は、実際に被試験デバイスに印加する印加電圧を監視し、電圧の印加時には印加設定電圧になったときに、電圧印加の停止時には停止設定電圧になったときに他の電源部の動作を許可しているために、電源部の動作順番が逆転することがない。これにより、動作順番を遵守させることができ、被試験デバイスに対して過剰な負担を与えることがなくなる。
【図面の簡単な説明】
【００３４】
【図１】半導体試験装置の概略構成を示すブロック図である。
【図２】図１の半導体試験装置における印加電圧のタイムチャートである。
【図３】変形例における半導体試験装置の概略構成を示すブロック図である。
【図４】従来の半導体試験装置の概略構成を示すブロック図である。
【図５】図４の半導体試験装置における印加電圧のタイムチャートである。
【発明を実施するための形態】
【００３５】
以下、本発明の実施形態について図面を参照して説明する。図１は本発明の半導体試験装置の概略構成を示している。この図に示すように、半導体試験装置はＤＵＴ１Ａ、１Ｂ（総称してＤＵＴ１）と容量負荷２Ａ、２Ｂ（総称して容量負荷２）とＣＰＵ３とトリガ発生部４とバス５とトリガバス６と複数の電源部１０Ａ、１０Ｂ、１０Ｃ（総称して電源部１０）とを備えて概略構成している。
【００３６】
ＤＵＴ１は試験対象となる被試験デバイスであり、ＩＣやＬＳＩ等の半導体デバイスである。容量負荷２はＤＵＴ１と各電源部１０と接続され、動作の安定化を図るデバイスである。図１の例では、ＤＵＴ１は電源部１０にそれぞれ接続されているが、複数の電源部１０に対して１つのＤＵＴ１が接続されるものであってもよい。また、図中では、電源部１０Ｃの構成を省略して示しているが、電源部１０Ｃの構成も電源部１０Ａ、１０Ｂと同様になっている。
【００３７】
ＣＰＵ３は半導体試験装置全体の制御を行う制御部であり、印加電圧（ＤＵＴ１に印加する電圧）や動作順番（ＤＵＴ１に電圧を印加する順番）等を記憶したプログラムを読み込んで、各電源部１０の制御を行っている。トリガ発生部４はＣＰＵ３の制御によりトリガ信号を発生する。トリガ発生部４が発生するトリガ信号は各電源部１０に対して入力される。
【００３８】
バス５はＣＰＵ３と各電源部１０とトリガ発生部４とを接続する。ＣＰＵ３はバス５を介してトリガ発生部４に対してトリガ信号を出力させる制御を行い、各電源部１０に対しては動作順番を記憶させる。トリガバス６は各電源部１０に対して接続されており、トリガ信号を伝送する伝送経路となっている。
【００３９】
電源部１０について説明する。図１に示した例では、３つの電源部１０Ａ、１０Ｂ、１０Ｃが備えられている。電源部の数は複数であれば、任意の数だけ設けることができる。実際には多数の電源部が備えられており、全ての電源部に異なる種類を用いてもよいし、幾つかの電源部に同じ種類を用いてもよい。以下において、各電源部は同じ構成を持つものとして説明するが、勿論、それぞれ別個の構成要素を付加するものであってもよい。
【００４０】
電源部１０は印加電圧記憶部１１とＤＡＣ制御部１２とＤＡＣ１３と電流電圧供給部１４と遅延時間記憶部１５とタイマ部１６と電圧取得部１７とＡＤＣ１８と電圧監視部１９とトリガ信号出力部２０と動作順番記憶部２１と設定電圧記憶部２２とを備えて概略構成している。なお、図中において、電源部１０Ａの構成要素には「Ａ」を付加し、電源部１０Ｂの構成要素には「Ｂ」を付加している。
【００４１】
印加電圧記憶部１１はＤＵＴ１に印加する電圧として設定した印加電圧を記憶する記憶部であり、ＣＰＵ３によりバス５を介して記憶される。ＤＡＣ制御部１２はＤＡＣ１３を制御する制御部であり、印加電圧記憶部１１に記憶されている電圧をＤＡＣ１３に出力する。ＤＡＣ１３はデジタルアナログコンバータであり、ＤＡＣ制御部１２から出力されたデジタルの値に基づいてアナログ電圧を発生させる。電流電圧供給部１４はＤＡＣ１３が発生したアナログの設定電圧をＤＵＴ１に印加する。なお、電流電圧供給部１４からは電流の供給も可能になっている。以上のＤＡＣ制御部１２とＤＡＣ１３と電流電圧供給部１４とにより電圧が発生され、これら各部が電圧発生部を構成する。
【００４２】
遅延時間記憶部１５は電源部１０がＤＵＴ１に電圧印加を開始するタイミングおよび電圧印加を停止するタイミングを遅らせるための遅延時間を記憶している。電圧印加の開始タイミングを遅延させる遅延時間を印加開始遅延時間とし、電圧印加の停止タイミングを遅延させる遅延時間を印加停止遅延時間とする。印加開始遅延時間および印加停止遅延時間はＣＰＵ３からバス５を介して遅延時間記憶部１５に記憶される。従って、遅延時間記憶部１５には２つの遅延時間が記憶される。
【００４３】
タイマ部１６は遅延時間記憶部１５に記憶されているこれらの遅延時間をカウントするタイマである。タイマ部１６はＤＡＣ制御部１２に接続されており、遅延時間経過後にＤＡＣ制御部１２に対してその旨を通知する。ＤＡＣ制御部１２はこの信号を入力したタイミングでＤＡＣ１３を介して電流電圧供給部１４からＤＵＴ１に所定の電圧を印加し、また電圧の印加を停止する。
【００４４】
電圧取得部１７は電流電圧供給部１４に接続されており、電流電圧供給部１４から出力される電圧を取得する。そして、取得した電圧はＡＤＣ１８に入力される。ＡＤＣ１８はアナログデジタルコンバータであり、アナログの電圧がデジタルデータに変換される。電圧監視部１９はＡＤＣ１８から電圧の値をデジタルデータとして入力しており、常にその電圧の値を監視している。
【００４５】
トリガ信号出力部２０は電圧監視部１９に接続されており、電圧監視部１９の制御によりトリガ信号を出力する。そして、このトリガ信号はトリガバス６に出力される。このトリガ信号は電源部１０を動作（電圧印加の開始または停止）させるための信号であり、タイマ部１６に入力された後に所定の遅延時間経過後に電圧印加が開始または停止される。
【００４６】
動作順番記憶部２１は自身の動作順番を記憶する。ＣＰＵ３は前述したプログラムを読み込んで、当該プログラムの内容を実行することにより半導体試験装置の制御を行う。プログラムには前記の動作順番が記述されており、ＣＰＵ３はこの動作順番に基づいて、各電源部の動作順番記憶部２１に記憶させる。例えば、電源部１０Ａの動作順番記憶部２１Ａには１番が記憶され、電源部１０Ｂの動作順番記憶部２１Ｂには２番が記憶される。この動作順番の情報はＣＰＵ３がバス５を介して、各電源部１０に記憶させる。また、動作順番は、電圧を印加するときと電圧の印加を停止するときとで分けて記憶するようにしている。
【００４７】
設定電圧記憶部２２は２つの情報を記憶している。印加設定電圧と停止設定電圧との２つの情報である。印加設定電圧は電圧の印加時において次に動作させる電源部１０の印加動作が完了する前に自身の印加動作が完了する電圧として設定した値であり、停止設定電圧は次に動作させる電源部１０の停止動作が完了する前に自身の停止動作が完了する電圧として設定した値である。
【００４８】
印加設定電圧は印加電圧記憶部１１に記憶されている印加電圧にほぼ到達したとみなせる電圧の値であり、停止設定電圧は０ボルトにほぼ到達したとみなせる電圧の値である。勿論、印加設定電圧を印加電圧と同じ値に設定してもよいし、停止設定電圧を０ボルトに設定してもよい。例えば、印加設定電圧を印加電圧に対して９５％に設定してもよいし、停止設定電圧を印加電圧に対して５％に設定してもよい。
【００４９】
設定電圧記憶部２２は以上の２つの電圧の値の情報を記憶する。これは、ＣＰＵ３によりバス５を介して記憶される。ＣＰＵ３が実行するプログラムには印加電圧が記憶されており、前記の例であれば、ＣＰＵ３はこの印加電圧に対して９５％を乗じた電圧を印加設定電圧とし、５％を乗じた電圧を停止設定電圧として、バス５を介して記憶させる。
【００５０】
次に、図２のタイムチャートを用いて、動作について説明する。なお、図５において、ＶＡは電源部１０Ａの印加電圧、ＶＢは電源部１０Ｂの印加電圧になる。ＣＰＵ３はトリガ発生部４を制御して、トリガ信号をトリガバス６に出力する。トリガバス６に出力されたトリガ信号は各電源部１０に入力される。
【００５１】
ここで、トリガ信号は何れの電源部１０を指定しているかを識別することが可能になっている。例えば、パルスの回数により電源部を特定するようにしてもよい。この場合には、トリガ信号が１回のパルスのときには電源部１０Ａを指定し、２回の連続したパルスのときには電源部１０Ｂを指定するようにし、３回の連続したパルスのときには電源部１０Ｃを指定するようにする。
【００５２】
トリガ発生部４からは１番を特定するトリガ信号が出力される。ここでは、電源部１０Ａが１番目に動作するものとし、従って電源部１０Ａの動作順番記憶部２１Ａに自身の動作順番が１番である旨の情報が記憶される。このため、１番を特定するトリガ信号がタイマ部１６Ａに入力されると、動作順番記憶部２１Ａの動作順番とトリガ信号が特定する動作順番とが一致しているため、タイマ動作を開始させる。このとき、他の電源部１０は動作順番とトリガ信号が示す順番とが一致していないため、タイマ部１６は動作しない。
【００５３】
電源部１０Ａのタイマ部１６Ａが遅らせる時間は遅延時間記憶部１５Ａに記憶されている印加開始遅延時間である。この遅延時間をＤ１とする。時刻Ｔ１から遅延時間Ｄ１が経過するまでは電源部１０Ａから電圧は印加されず、遅延時間Ｄ１が経過後にタイマ部１６ＡはＤＡＣ制御部１２Ａを制御して、ＤＡＣ１３Ａに印加電圧記憶部１１Ａに記憶されている印加電圧を出力する。そして、ＤＡＣ１３Ａが動作して電流電圧供給部１４Ａから電圧の印加が開始される。なお、遅延時間Ｄ１は時刻Ｔ２から時刻Ｔ１を減じた時間よりも短く設定する。
【００５４】
前述したように、電源部１０Ａが印加する電圧の波形はランプ波となっており、０ボルトから徐々に印加電圧ＶＡにまで立ち上がる。電流電圧供給部１４Ａから印加される電圧は電圧取得部１７Ａにより取得され、ＡＤＣ１８Ａによりアナログデータからデジタルデータに変換される。電圧監視部１９Ａはこのデジタルの電圧のデータを監視している。そして、電圧監視部１９Ａには設定電圧記憶部２２Ａから印加設定電圧を取得しており、ＡＤＣ１８から出力される電圧のデータが設定電圧記憶部２２Ａに記憶されている印加設定電圧以上となったときに、トリガ信号出力部２０に対してその旨を通知する。この時刻をＴ２とする。
【００５５】
トリガ信号出力部２０Ａは当該通知を入力したタイミングでトリガ信号をトリガバス６に出力する。各電源部１０のトリガ信号出力部２０には、例えば動作順番を特定する情報として、自身のタイマ部１６に入力したトリガ信号の動作順番をインクリメントすることにより順番の特定をすることができる。電源部１０Ａのトリガ信号出力部２０Ａであれば、入力したトリガ信号は１番を示しているため、次に２番目を示すために、連続した２回のパルスを出力するようにする。
【００５６】
そして、トリガバス６に出力されたトリガ信号は各電源部１０に入力され、電源部１０Ｂの動作順番記憶部２１Ｂに記憶されている電圧印加時の動作順番とトリガ信号が示す順番とが一致するため、タイマ部１６Ｂは動作を開始する。つまり、時刻Ｔ２からタイマ部１６Ｂは動作を開始する。電源部１０Ｂの遅延時間記憶部１５Ｂには印加開始遅延時間Ｄ２が記憶されており、タイマ部１６Ｂは時刻Ｔ２から遅延時間Ｄ２が経過後にＤＡＣ制御部１２を制御して、電圧の印加を開始する。
【００５７】
この場合も、０ボルトから徐々に印加電圧ＶＢにまで立ち上がる。そして、設定電圧記憶部２２Ｂに記憶されている印加設定電圧に到達したことを電圧監視部１９Ｂが検出したときに、トリガ信号出力部２０Ｂは次の電源部１０を動作させるトリガ信号（３回の連続したパルス）を出力するようにする。
【００５８】
次に、時刻Ｔ３において、トリガ発生部４から新たにトリガ信号がトリガバス６に出力される。このトリガ信号は電圧印加を停止させるためのトリガ信号であり、各電源部１０に入力される。ここでは、最初に電圧印加を停止させる電源部を１０Ｂ、次を１０Ａであるものとする。従って、電源部１０Ｂの動作順番記憶部２１Ｂには印加停止時の動作順番として１番が、電源部１０Ａの動作順番記憶部２１Ａには印加停止時の動作順番として２番が記憶される。
【００５９】
時刻Ｔ３においてトリガ発生部４から新たに出力されるトリガ信号により特定される動作順番は１番になっており、電源部１０Ｂの動作順番記憶部２１Ｂが記憶している順番と一致する。これにより、タイマ部１６Ｂが動作を開始する。このときには、他の電源部１０は電圧印加を停止しない。
【００６０】
電源部１０Ｂのタイマ部１６Ｂは遅延時間記憶部１５Ｂに記憶されている印加停止遅延時間Ｄ３を読み出して、その分の遅延時間を持たせる。そして、遅延時間Ｄ３が経過後にＤＡＣ制御部１２Ｂを介してＤＡＣ１３を制御して、電圧印加を停止させる。電圧印加を停止したとしても、即時に電圧がＶＢボルトから０ボルトになるのではなく、徐々に０ボルトに低下していく。
【００６１】
電圧取得部１７Ｂは印加電圧を取得しており、ＡＤＣ１８Ｂによりデジタルデータに変換されて電圧監視部１９Ｂに入力される。電圧監視部１９Ｂは設定電圧記憶部２２Ｂより停止設定電圧を入力して、ＡＤＣ１８Ｂからの電圧のデータが停止設定電圧以下となっているか否かを監視している。停止設定電圧となったときには、トリガ信号出力部２０Ｂにその旨を通知する。
【００６２】
トリガ信号出力部２０Ｂは次の動作順番として２番（１番をインクリメント）を指定するトリガ信号（連続した２回のパルス）を出力する。これにより、電源部１０Ａが特定される。勿論、次に動作させる電源部１０が電源部１０Ｃの場合には、電源部１０Ｃの印加停止時の動作順番として動作順番記憶部２１Ｃに２番を記憶させる。
【００６３】
電源部１０Ａは当該トリガ信号を入力したときに、トリガ信号が示す順番と動作順番記憶部２１Ａに記憶されている動作順番とが一致しているため、タイマ部１６Ａが動作を開始し、印加停止遅延時間Ｄ４が経過した後に、ＤＡＣ制御部１２Ａを介してＤＡＣ１３Ａを制御して、電流電圧供給部１４に電圧の印加を停止させる。この場合も、ＶＡボルトから徐々に０ボルトに立ち下がっていく。そして、電圧監視部１９Ａが電圧の監視を行い、設定電圧記憶部２２Ａに記憶されている停止設定電圧以下となったときに、次に動作（電圧印加の停止）させるべき電源部１０を動作させるべくトリガ信号を出力する。
【００６４】
図２に示すように、電源部１０Ａの印加電圧の立ち上がり（０ボルトから印加電圧ＶＡになるまでの立ち上がり）および立ち下り（印加電圧ＶＡから０ボルトになるまでの立ち下り）は電源部１０Ｂと比較して緩やかになっている。従って、本発明のトリガ信号の出力制御を行わない場合には、本来の立ち上げおよび立ち下げ順番から逆転することがある。例えば、背景技術で説明した図５の例では、電源部１０Ａが立ち上がっている途中に電源部１０Ｂが立ち上がり、また電源部１０Ａが立ち下がっている途中に電源部１０Ｂが立ち下がっている。これにより、動作順番が逆転する。
【００６５】
本発明では、電圧の印加時には次に動作させる電源部１０の印加動作が完了する前に自身の電源部１０の印加動作が完了する電圧として設定した印加設定電圧になったとき、電圧の印加停止時には次に動作させる電源部１０の停止動作が完了する前に自身の電源部１０の停止動作が完了する電圧として設定した停止設定電圧になったときにトリガ信号を出力するようにしている。このため、動作順番が逆転することがない。
【００６６】
以上の例では、電圧監視部１９が実際の電圧を監視していることにより、動作順番の逆転が生じないようにしている。この点からいえば、電圧監視部１９は印加設定電圧ではなく実際に印加電圧ＶＡ、ＶＢになった時点で、また停止設定電圧ではなく実際に０ボルトになった時点でトリガ信号出力部２０を制御してトリガ信号を出力するようにすることもできる。つまり、印加完了電圧（前記の印加電圧ＶＡ、ＶＢ）と印加設定電圧とを同じ値に設定すれば、また停止完了電圧（前記の０ボルト）と停止設定電圧とを同じ値に設定すれば、動作順番が逆転することはない。
【００６７】
ただし、トリガ信号が出力されてから次の電源部１０が動作を開始するまで（電流電圧供給部１４が動作を開始するまで）には所定のタイムラグがある。例えば、トリガバス６によるトリガ信号の伝送時間等である。そして、このタイムラグは無駄な時間になる。
【００６８】
そこで、印加完了電圧や停止完了電圧になったときでなく、それよりも前の印加設定電圧や停止設定電圧になったときに先行してトリガ信号を出力するようにする。これにより、電圧の立ち上がりまたは立ち下りと前記のタイムラグとをオーバラップさせることができるようになり、時間短縮効果が得られるようになる。つまり、電圧を立ち上げるのに並行して、トリガ信号を出力して次の電源部１０に電圧の印加をさせるようにし、電圧を立ち下げるのに並行して、トリガ信号を出力して次の電源部１０の電圧印加を停止させている。
【００６９】
ただし、過剰にトリガ信号の出力タイミングを早くすると、動作順番が逆転する可能性もある。そこで、次のような条件を満足するように印加設定電圧および停止設定電圧を設定するようにする。
【００７０】
つまり、印加設定電圧から印加完了電圧になるまでに要する時間をＴＸ１、停止設定電圧から停止完了電圧になるまでの時間をＴＸ２、トリガ信号を出力してから次の電源部が動作を開始するまでに要する時間をＴＹ、次の電源部が電圧の印加を開始してから印加完了電圧になるまでに要する時間をＴＺ１、電圧の印加を停止してから停止完了電圧になるまでの時間をＴＺ２としたときに、「０＜ＴＸ１≦ＴＹ＋ＴＺ１」、「０＜ＴＸ２≦ＴＹ＋ＴＺ２」となるように印加設定電圧および停止設定電圧を設定するようにする。
【００７１】
ＴＹ＋ＴＺ１およびＴＹ＋ＴＺ２は次の電源部１０が動作を完了するまでに要する時間であり、ＴＸ１およびＴＸ２が当該時間以下となれば、次の電源部１０が動作を完了する前に必ず自身の電源部１０が動作を完了する。このため、動作順番が逆転することはない。そして、ＴＹ＋ＴＺ１とＴＸ１とが同じ値になったとき、ＴＹ＋ＴＺ２とＴＸ２とが同じ値になったときに、両者を完全にオーバラップさせることができるようになる。これにより、最も時間短縮効果を図ることができるようになる。
【００７２】
従って、動作順番の遵守を保証することができ、且つ時間短縮効果を得ることができる。つまり、トリガ信号を先行して次の電源部１０に出力することで、次の電源部１０は遅滞なく動作を開始することが可能になる。
【００７３】
印加設定電圧や停止設定電圧を以上のように設定することで、動作順番は保証することができる。これらの電圧を正確に設定できれば、各電源部１０に遅延時間（印加開始遅延時間や印加停止遅延時間）を持たせる必要がない。この場合には、遅延時間記憶部１５は不要な構成要素となる。
【００７４】
ただし、ＴＹやＴＺ１、ＴＺ２が極端に短いような場合には、さらに遅延時間を与えることにより、ＴＸ１、ＴＸ２にある程度の時間的な余裕を持たせることができ、従って早めにトリガ信号を出力することもできる。この場合には、さらに遅延時間という要素が付加される。そして、その条件は以下のようになる。
【００７５】
つまり、タイマ部１６が電圧の印加時に与える遅延時間をＤＸ（印加開始遅延時間）、電圧印加の停止時に与える遅延時間をＤＹ（印加停止遅延時間）としたときに、「０＜ＴＸ１≦ＴＹ＋ＴＺ１＋ＤＸ」、「０＜ＴＸ２≦ＴＹ＋ＴＺ２＋ＤＹ」となるような遅延時間を与えるようにする。このため、遅延時間記憶部１５には、前記のようなＤＸおよびＤＹが記憶される。この場合には、さらに遅延時間というファクターが追加されるが、動作順番を遵守させ、且つ時間短縮効果を図ることができる。
【００７６】
以上説明したように、電圧監視部１９がＤＵＴ１に印加している電圧を監視しており、所定の電圧（印加設定電圧または停止設定電圧）に到達したときに、次の電源部１０を動作させるトリガ信号を出力しているため、動作の順番が逆転することがなくなる。これにより、ＤＵＴ１に過剰な負荷を与えることがなくなる。
【００７７】
次に、変形例について説明する。図３に示すように、変形例の半導体試験装置は図１の構成から新たに第２タイマ部２３と選択制御部２４とを追加した構成になっている。なお、第２タイマ部２３と区別をするため、図１で示したタイマ部１６を第１タイマ部１６としている。また、図３では、電源部１０Ｂおよび１０Ｃの構成の図示を省略しているが、電源部１０Ａと同じ構成を備えているものとする。
【００７８】
第２タイマ部２３は電圧監視部１９に接続されており、電圧監視部１９の制御により時間をカウントする計測部である。また、トリガ信号出力部２０は電圧監視部１９だけではなく第２タイマ部２３にも接続されており、電圧監視部１９と第２タイマ部２３とのうち何れかの制御によりトリガ信号を出力する。選択制御部２４はトリガ信号出力部２０に接続されており、トリガ信号出力部２０が電圧監視部１９と第２タイマ部２３とのうち何れの制御によりトリガ信号を出力するかを決定する。選択制御部２４はバス５を介してＣＰＵ３に接続されており、ＣＰＵ３により何れを選択するかの設定がなされる。選択制御部２４は設定された方を選択する制御を行う。
【００７９】
最初に電源部１０を動作させるときには、ＣＰＵ３は選択制御部２４に対して電圧監視部１９を選択するように設定している。前述した実施形態と同様に、電流電圧供給部１４から印加される電圧を電圧監視部１９が監視しており、設定電圧記憶部２２に記憶されている印加設定電圧または停止設定電圧になったときに、その旨をトリガ信号出力部２０に通知する。
【００８０】
従って、最初に電源部１０を動作させるときには、電圧監視部１９の制御によりトリガ信号出力部２０からトリガ信号がトリガバス６に出力される。つまり、電圧監視部１９がＡＤＣ１８から入力する電圧のデータが印加設定電圧または停止設定電圧に達したときに、トリガ信号出力部２０はトリガ信号を出力する。
【００８１】
図３に示すように、第２タイマ部２３は第１のタイマ部１６および電圧監視部１９に接続されている。第１タイマ部１６からはタイマ動作の終了タイミングでその旨の信号が第２タイマ部２３に入力される。第２タイマ部２３はこのタイミングでタイマ動作を開始する。また、電圧監視部１９からは検出している電圧が印加設定電圧または停止設定電圧になったとき、つまりトリガ信号を出力すべきタイミングになったときに、その旨が第２タイマ部２３に入力される。
【００８２】
第１タイマ部１６がタイマ動作を終了するタイミングは、電源部１０により電圧印加または電圧印加の停止が開始されるタイミングになる。このタイミングで第２タイマ部２３はタイマ動作を開始する。そして、このタイミングを起点として、電圧監視部１９が印加設定電圧または停止設定電圧になったことを検出したときに第２タイマ部２３はタイマ動作を停止させる。
【００８３】
従って、第２タイマ部２３が計測する時間は、電圧印加または印加停止の開始から印加設定電圧または停止設定電圧になるまでの時間になる。つまり、立ち上がりに要する時間（停止完了電圧から印加設定電圧になるまでの時間）、立ち下りに要する時間（印加完了電圧から停止設定電圧になるまでの時間）になる。この時間を第２タイマ部２３は記憶する。
【００８４】
２回目以降に電源部１０を動作させるとき（つまり、同一の電源部１０を再び動作させるとき）には、ＣＰＵ３は電圧監視部１９からの制御によりトリガ信号を出力するのか、第２タイマ部２３からの制御によりトリガ信号を出力するのかを選択制御部２４に対して設定する。電圧監視部１９からの制御を選択した場合には、前述してきた実施形態と動作に変わりはない。
【００８５】
一方、第２タイマ部２３からの制御を選択した場合には、第１タイマ部１６のタイマ動作が終了したタイミングで、その旨の信号を第２タイマ部２３が入力して、第２タイマ部２３はタイマ動作を開始する。第２タイマ部２３に記憶されている時間は、既に計測した立ち上がりに要する時間または立ち下りに要する時間になり、当該時間が経過した後に、その旨がトリガ信号出力部２０に出力される。そして、トリガ信号出力部２０はトリガ信号を出力する。
【００８６】
第２タイマ部２３を選択した場合でも、実際に電圧監視部１９が監視している場合と同じタイミングでトリガ信号を出力できる。つまり、最初に計測した立ち上がりに要する時間または立ち下りに要する時間は電圧監視部１９が実際に監視した時間である。また、電源部１０の構成要素は同じものであり、各要素の特性に変化はない。従って、２回目以降に第２タイマ部２３を選択したとしても、既に計測した時間をそのまま利用することができる。
【００８７】
この場合には、電圧監視部１９が常に電圧の監視をする必要がなくなり、第２タイマ部２３の動作によりトリガ信号の出力タイミングの制御が行えるようになる。電圧監視部１９による電圧の監視は第２タイマ部２３のタイマ動作に比べると、制御が複雑であり、また消費電力も高い。このため、２回目以降は第２タイマ部２３を利用してトリガ信号の出力タイミングを制御することができる。
【００８８】
なお、電源部１０は繰り返して使用されるため、適宜のタイミングで（例えば、１０回毎）電圧監視部１９による制御を選択することもできる。同一の構成を使用する場合でも、繰り返しの使用により、立ち上がりに要する時間または立ち下りに要する時間にずれを生じる可能性もあり、この場合には、適度のタイミングで電圧監視部１９による制御を選択し、第２タイマ部２３に記憶させている時間を調整しなおすことで、より正確なトリガ信号の出力タイミングの制御が可能になる。
【符号の説明】
【００８９】
１    ＤＵＴ                ３    ＣＰＵ
４    トリガ発生部            ５    バス
６    トリガバス            １０    電源部
１１    印加電圧記憶部            １２    ＤＡＣ制御部
１３    ＤＡＣ                １４    電流電圧供給部
１５    遅延時間記憶部            １６    タイマ部
１７    電圧取得部            １８    ＡＤＣ
１９    電圧監視部            ２０    トリガ信号出力部
２１    動作順番記憶部            ２２    設定電圧記憶部
２３    第２タイマ部            ２４    選択制御部
【図１】
2011069766.tif 000003
【図２】
2011069766.tif 000004
【図３】
2011069766.tif 000005
【図４】
2011069766.tif 000006
【図５】
2011069766.tif 000007