(57)【要約】【課題】  デバイス性能を向上させ、チップの留まりを改善するために、ＣＭＯＳ構造体内に機械的応力を与える構造体及び方法を提供すること。【解決手段】  第１のトランジスタの上に配置された第１の応力層及び第２のトランジスタの上に配置された第２の応力層が、当接するが、重ならない、ＣＭＯＳ構造体及びＣＭＯＳ構造体を製造する方法が提供される。こうした重ならない当接により、第１のトランジスタ及び第２のトランジスタの一方の中のソース／ドレイン領域の上に、シリサイド層へのコンタクトを形成するとき、製造の柔軟性が向上する。【選択図】      図９
2011124601.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ構造体を製造する方法であって、
半導体基板の上の、第１の極性とは異なる第２の極性の第２のトランジスタから横方向に分離された、第１の極性の第１のトランジスタを形成するステップと、
前記第１のトランジスタの上に配置された、第１の応力を有する第１の応力層と、前記第２のトランジスタの上に配置された、前記第１の応力とは異なる第２の応力を有する第２の応力層とを形成するステップであって、前記第１の応力層及び前記第２の応力層は、当接し重ならない、ステップと、
前記第１の応力層及び前記第２の応力層の少なくとも一方をエッチングし、該第１の応力層及び該第２の応力層が、当接し重ならないようにする、ステップと
を含む方法。
【請求項２】
前記第１の応力層及び前記第２の応力層をエッチングする前記ステップは、前記第１の応力層及び前記第２の応力層をマスキングしないで行われる、請求項１に記載の方法。
【請求項３】
ＣＭＯＳ構造体を製造する方法であって、
半導体基板の上の、第１の極性とは異なる第２の極性の第２のトランジスタから横方向に分離された、第１の極性の第１のトランジスタを形成するステップと、
前記第１のトランジスタの上に配置された、第１の応力を有する第１の応力層と、前記第２のトランジスタの上に配置された、前記第１の応力とは異なる第２の応力を有する第２の応力層とを形成するステップであって、前記第１の応力層及び前記第２の応力層は、当接し重なる、ステップと、
前記当接し重なる前記第1の応力層及び第２の応力層上に、ブロック層を形成する、ステップと、
前記第１の応力層及び前記第２の応力層の少なくとも一方をさらにマスキングし、当接し重なる該第１の応力層及び該第２の応力層の少なくとも一部を露出されたままにする、ステップと、
前記ブロック層及び、前記第１の応力層若しくは前記第２の応力層のうちの少なくとも１つをエッチングし、前記第１の応力層と前記第２の応力層が当接するが重ならないようにする、前記エッチングするステップ
を含む方法。
【請求項４】
前記さらにマスキングする前記ステップは、前記第１の応力層及び前記第２の応力層の一方だけをマスキングする、請求項３に記載の方法。
【請求項５】
前記さらにマスキングする前記ステップは、前記第１の応力層及び前記第２の応力層の両方をマスキングする、請求項３に記載の方法。
【請求項６】
前記第１の応力層及び前記第２の応力層の少なくとも一方をさらにマスキングする前に、該第１の応力層及び該第２の応力層の上にブロック層を形成するステップをさらに含む、請求項３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、相補型金属酸化膜半導体（ＣＭＯＳ）構造体内の機械的応力に関する。より具体的には、本発明は、デバイス性能を向上させ、チップの留まりを改善するために、ＣＭＯＳ構造体内に機械的応力を与える、構造体及び方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ構造体は、異なる導電型の電界効果トランジスタの相補的に嵌合された対を含む。異なる導電型の相補的に嵌合された対を使用するため、ＣＭＯＳ構造体は、エネルギー又は電力消費の低減ももたらす。
【０００３】
ＣＭＯＳ製造においては、ＣＭＯＳトランジスタのチャネル領域内に機械的応力又は歪み場を生成するための手段として、応力層を使用する傾向がある。特定のタイプの機械的応力は、これらが半導体チャネルの中に応力を生じさせる限り、望ましいものである。こうした応力は、一般に、ＣＭＯＳトランジスタ内に電荷キャリア移動度の増大をもたらす。相補的タイプのチャネル応力（すなわち、引張応力又は圧縮応力、或いは電流方向の歪み）は、相補的タイプのＣＭＯＳトランジスタ（すなわち、ｎＦＥＴ又はｐＦＥＴ）内の相補的タイプの電荷キャリア移動度（すなわち、電子又は正孔）を増大させる。
【０００４】
機械的応力は、電界効果トランジスタの性能を著しく改善させ得る重要な要因となるので、ＣＭＯＳトランジスタのチャネル内に増大されたレベルの機械的応力を与えるＣＭＯＳ構造体及び方法は、望ましいものである。
【０００５】
ｎＦＥＴデバイス及びｐＦＥＴデバイスを含むＣＭＯＳ構造体内の電荷キャリア移動度を増大させる方法は、半導体製造技術分野において周知である。例えば、特許文献１におけるＥｎ他は、内部にｐＦＥＴチャネルの圧縮応力をもたらすための、ｐＦＥＴデバイスの上の引張応力層と、内部にｎＦＥＴチャネルの引張応力を生じさせるための、ｎＦＥＴデバイスの上の圧縮応力層とを使用することを教示する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６，５７３，１７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電荷キャリア移動度を増大させるための手段としての機械的応力の使用は、次世代のＣＭＯＳトランジスタにおいても継続する可能性が高いので、機械的応力効果の使用に伴って電荷キャリア移動度を増大させる、付加的なＣＭＯＳ構造体及びその製造方法は、望ましいものである。
【課題を解決するための手段】
【０００８】
本発明は、機械的応力効果をもたらし、電荷キャリア移動度を増大させるために、相補的なトランジスタが、適切な相補的応力層で覆われている、ＣＭＯＳ構造体及びその製造方法を提供する。相補的応力層は、ＣＭＯＳ構造体の中の一対の相補的トランジスタの間に置かれた場所において、当接するが、重ならない。具体的には、相補的応力層は、接触ビアが形成されることが意図されるソース／ドレイン領域の上の場所において、当接するが、上にも下にも重ならない。シリサイド層がソース／ドレイン領域の上に配置されたとき、相補的応力層が、下にも上にも重ならないことにより、シリサイド層への過剰なエッチンング又は相補的応力層への不十分なエッチングを回避しながら、製造プロセス・ウィンドウが向上され、又はチップ歩留まりが改善される。
【０００９】
本発明は、ＣＭＯＳ構造体を製造するエッチング方法も提供する。エッチング方法において、第１のトランジスタと第２のトランジスタとの間に置かれた、第１の応力層、及び、当接し重なる第１の応力層とは異なる第２の応力層のうちの少なくとも一方がエッチングされるので、第１の応力層及び第２の応力層は、当接するが重ならない。
【００１０】
本発明によるＣＭＯＳ構造体は、半導体基板の上に、第１の極性とは異なる第２の極性の第２のトランジスタから横方向に分離されて配置された、第１の極性の第１のトランジスタを含む。ＣＭＯＳ構造体は、第１のトランジスタの上に配置された、第１の応力を有する第１の応力層と、第２のトランジスタの上に配置された、第１の応力とは異なる第２の応力を有する第２の応力層とを含む。ＣＭＯＳ構造体において、第１の応力層及び第２の応力層は、当接し、重ならない。
【００１１】
本発明によるＣＭＯＳ構造体を製造する特定の方法は、半導体基板の上の、第１の極性とは異なる第２の極性の第２のトランジスタから横方向に分離された、第１の極性の第１のトランジスタを形成するステップを含む。その特定の方法はまた、第１のトランジスタ上に配置された、第１の応力を有する第１の応力層と、第２のトランジスタの上に配置された、第１の応力とは異なる第２の応力を有する第２の応力層とを形成するステップを含む。この特定の方法において、第１の応力層及び第２の応力層は、当接し、重なる。この特定の方法は、第１の応力層及び第２の応力層の少なくとも一方をエッチングし、第１の応力層及び第２の応力層が、当接し、重ならないようにするステップも含む。
【００１２】
ＣＭＯＳ構造体を製造する別の方法は、半導体基板の上に、第１の極性とは異なる第２の極性の第２のトランジスタから横方向に分離された、第１の極性の第１のトランジスタを形成するステップを含む。この他の方法は、第１のトランジスタの上に配置された、第１の応力を有する第１の応力層と、第２のトランジスタの上に配置された、第１の応力とは異なる第２の応力を有する第２の応力層とを形成するステップも含む。この方法において、第１の応力層及び第２の応力層は、当接し、重なる。この方法は、第１のトランジスタ及び第２のトランジスタの少なくとも一方をマスキングし、当接し、重なる第１の応力層及び第２の応力層の少なくとも一部を露出したままにするステップもさらに含む。この方法は、第１の応力層及び第２の応力層の少なくとも一方をエッチングするので、第１の応力層及び第２の応力層が、当接し、重ならないようになる。
【００１３】
開示された発明において、「当接し、重ならない」という句は、その端部において完全に接触する第１の応力層及び第２の応力層の堆積及び位置を説明するように意図される。さらに、第１の応力層又は第２の応力層のいずれの部分も、第１の応力層又は第２の応力層の他方の上にない。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図２】本発明の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図３】本発明の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図４】本発明の一実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図５】本発明の一実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図６】本発明の一実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図７】本発明の一実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図８】本発明の一実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図９】本発明の一実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図１０】本発明の別の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図１１】本発明の別の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図１２】本発明の別の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図１３】本発明のさらに別の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図１４】本発明のさらに別の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図１５】本発明のさらに別の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図１６】本発明のさらに別の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図１７】本発明のさらに別の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【図１８】本発明のさらに別の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【発明を実施するための形態】
【００１５】
本発明の目的、特徴、及び利点は、以下に述べられるような好ましい実施形態の説明の文脈内で理解される。好ましい実施形態の説明は、添付図面の文脈内で理解され、本開示の重要な部分を形成する。
【００１６】
当接し、重ならない相補的応力層を含むＣＭＯＳ構造体及びその製造方法を提供する本発明が、以下の説明の文脈内でさらに詳細に説明される。以下の説明は、上述の図面の文脈内で理解される。図面は、説明目的のものであるように意図されるので、必ずしも縮尺に合わせて描かれてはいない。
【００１７】
図１乃至図９は、本発明の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図を示す。
【００１８】
図１は、分離領域１２によって分離された活性領域を含む半導体基板１０を示す。第１のトランジスタＴ１が、１つの活性領域の上に配置され、第２のトランジスタＴ２が、隣接する活性領域の上に配置される。トランジスタＴ１及びＴ２は、異なる極性（すなわち、導電型）であり、よって、各々の活性領域のドーピング型も異なる。トランジスタＴ１及びＴ２は、半導体基板１０の活性領域の上に配置されたゲート誘電体１４を含む。ゲート電極１６は、ゲート誘電体１４の上に位置合わせされるが、こうした位置合わせは、本発明の要件ではない。２つの部分のスペーサ層１８（すなわち、ゲート電極１６に隣接する「Ｌ」部分又は逆「Ｌ」部分、及び、内部に入れ子状にされたスペーサ形状部分）は、ゲート電極１６に隣接し、これらは、個々のゲート１６を取り囲む単一のコンポーネントである。ソース／ドレイン領域２０は、半導体基板の活性領域内に配置され、かつ、ゲート電極１６の下に配置されたチャネル領域によって分離される。シリサイド層２２が、ソース／ドレイン領域２０及びゲート電極１６の上に配置される。
【００１９】
上記の半導体基板１０、層及び構造体の各々は、半導体製造技術分野において通常の材料を含み、半導体製造技術分野において通常の寸法を有することができる。上記の半導体基板１０、層及び構造体の各々は、半導体製造技術分野において通常の方法を用いて形成することができる。
【００２０】
半導体基板１０は、半導体材料を含む。半導体基板１０を構成することができる半導体材料の限定されない例は、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、炭化シリコン、シリコン・ゲルマニウム炭化物合金及び化合物半導体材料を含む。化合物半導体材料の限定されない例は、ヒ化ガリウム、ヒ化インジウム、リン化インジウム半導体材料を含む。
【００２１】
本実施形態及び本発明は、半導体基板１０がバルク半導体基板を含むことができる。代替的に、本実施形態及び本発明は、半導体基板１０が半導体オン・インシュレータ（ＳＯＩ）基板を含むことができる。更に別の代替物として、本実施形態及び本発明は、半導体基板がハイブリッド配向基板を含むことができる。
【００２２】
半導体オン・インシュレータ基板は、ベース半導体基板、その上に配置された埋込み誘電体層及びさらにその上に配置された表面半導体層を含む。ハイブリッド配向基板は、多数の結晶方位を有する半導体基板を含み、ＣＭＯＳ構造体内の各トランジスタについて異なる結晶配向チャネル領域をもたらすことができる。
【００２３】
半導体オン・インシュレータ基板及びハイブリッド配向基板は、幾つかの積層方法及び層転写方法のいずれかを用いて形成することができる。酸素の注入による分離（separation byimplantation of oxygen、ＳＩＭＯＸ）法を用いて、上記の基板を形成することもできる。
【００２４】
分離領域１２は、誘電体分離材料を含む。本実施形態では、分離領域が、浅いトレンチ分離領域と、深いトレンチ分離領域と、より少ない程度に、シリコン分離領域の局所酸化とを含むことができる。分離領域１２を構成する誘電体分離材料は、シリコンの酸化物、窒化物、及び／又は酸窒化物を含むことができる。他の元素の酸化物、窒化物及び酸窒化物が、誘電体分離材料として排除されるものではない。誘電体分離材料は、これらに限られるものではないが、熱酸化法又はプラズマ酸化法、或いは熱窒化法又はプラズマ窒化法、化学気相成長法及び物理気相成長法を含む方法を用いて形成することができる。一般に、分離領域１２は、約１００オングストロームから約５００００オングストロームまでの厚さを有するシリコン酸化物誘電体分離材料から少なくとも部分的に形成され、その厚さは、ＳＯＩ又はバルク半導体基板の使用に大きく依存する。
【００２５】
ゲート誘電体１４は、一般に、真空で計測された約４から約２０までの誘電率を有する従来のゲート誘電体材料を含むことができる。このような一般的な従来のゲート誘電体材料は、これらに限られるものではないが、シリコンの酸化物、窒化物及び酸窒化物を含むことができる。これらは、分離領域１２の形成に関して上記に開示されたものと類似した方法又は同一の方法を用いて形成することができる。代替的に、ゲート誘電体１４はまた、同じく真空で計測された約２０から少なくとも約１００までの誘電率を有する、全体的により高い誘電率の誘電体材料を含むこともできる。これらの全体的により高い誘電率の誘電体材料は、これらに限られるものではないが、酸化ハフニウム、ハフニウム・シリケート、酸化チタン、酸化ランタン、チタン酸バリウム・ストロンチウム（ＢＳＴ）及びチタン・ジルコン酸鉛（ＰＺＴ）を含むことができる。一般に、ゲート誘電体１４は、約５オングストロームから約７０オングストロームまでの厚さを有する、熱酸化シリコン・ゲート誘電体材料を含む。
【００２６】
ゲート電極１６は、ゲート電極導体材料を含む。一般的なゲート電極導体材料は、特定の金属、金属合金、金属窒化物及び金属シリサイド、並びにポリシリコン材料を含む。ゲート電極導体材料は、これらに限られるものではないが、めっき法、化学気相成長法（原子層化学気相成長法を含む）及び物理気相成長法（スパッタリング法を含む）を含む方法を用いて形成することができる。一般に、ゲート電極１６は、金属、金属シリサイド、又は約５００オングストロームから約１５００オングストロームまでの厚さを有する、ポリシリコン・ゲート電極導体材料を含む。
【００２７】
上述のように、スペーサ層１８は、（１）ゲート電極１６に隣接する、示される「Ｌ」形状部分又は逆「Ｌ」形状部分、と共に（２）「Ｌ」形状部分又は逆「Ｌ」形状部分内に入れ子状にされた、スペーサ形状部分を含む、２部品の構造体として意図される。上記の２部品の構造体の各々は、分離領域１２を構成する材料と類似した材料、同等の材料、又は同一の材料を含むことができる。「Ｌ」形状構造体又は逆「Ｌ」形状構造体は、一般に、コンフォーマルな（conformal）層堆積法を用いて堆積される。スペーサ形状部分は、ブランケット層堆積法及び異方性エッチバック法を用いて形成される。
【００２８】
ソース／ドレイン領域２０は、２段階のイオン注入法を用い形成される。２段階のイオン注入法の第１段階は、半導体基板１０内に拡張領域を形成するために、スペーサ１８がないゲート１６をマスクとして用いるものである。２段階のイオン注入法の第２段階は、半導体基板内にソース／ドレイン領域２０の導体領域部分を形成するために、ゲート１６及びスペーサ１８をマスクとして用いるものである。このように、ソース／ドレイン領域２０は、拡張領域部品と、導体領域部品とを含む。ソース／ドレイン領域２０内のドーパント濃度は、立方センチメートルあたり約１×１０２０ドーパント原子から約３×１０２１ドーパント原子までの範囲に及ぶ。
【００２９】
シリサイド層２２は、幾つか金属シリサイド形成金属のいずれかを含むことができる。シリサイド形成金属の限定されない例は、チタン、タングステン、ニッケル、コバルト、バナジウム及びモリブデン・シリサイド形成金属を含む。シリサイド層２２は、一般に、（１）ブランケット金属シリサイド形成金属層を堆積させ、（２）シリコンと接触状態にあるシリサイド形成をもたらすため、続いて熱アニールを行い、及び（３）続いて余分なシリサイド形成金属層を剥離する、自己整合シリサイド（すなわち、サリサイド）法を用いて形成される。一般に、シリサイド層２２の各々は、約５０オングストロームから約２００オングストロームまでの厚さを有する。
【００３０】
図２は、図１のＣＭＯＳ構造体の上に配置された第１の応力層２４を示す。図２は、第１の応力層２４の上に配置されたエッチング停止層２６も示す。
【００３１】
第１の応力層２４は、第１のトランジスタＴ１の性能を補完し、向上させることが意図される第１の応力を有する材料を含む。第１のトランジスタＴ１がｎＦＥＴである場合、第１の応力は、第１のトランジスタＴ１のチャネル内に引張応力をもたらす引張応力であることが好ましい。このような状況において、第１のトランジスタＴ１内の電荷キャリア移動度が増大される。反対に、第１のトランジスタがｐＦＥＴである場合、正孔移動度の増大をもたらすチャネル内の圧縮応力を生成するために、上を覆う層の圧縮応力は、望ましいものである。
【００３２】
本実施形態において、第１のトランジスタＴ１は、ｎＦＥＴであることが好ましく、第１の応力層２４は、引張応力層を含むことが好ましい。
【００３３】
第１の応力層２４は、幾つかの応力材料のいずれかを含むことができる。限定されない例は、窒化物及び酸窒化物を含む。窒化物層を形成するための異なる堆積条件を用いて、窒化物層材料内に異なる大きさ及びタイプの応力を発生させ得る限り、窒化物は、特に一般的な応力層材料である。窒化物層の応力に影響を及ぼす特定の堆積条件は、２００℃から６００℃までの温度域における、高周波プラズマに対する低周波プラズマの比の変動を含む。
【００３４】
一般に、第１の応力層２４は、約５００オングストロームから約１０００オングストロームまでの厚さを有する窒化物材料を含むが、本発明は、窒化物材料だけを含む応力層に限定されるものではない。
【００３５】
エッチング停止層２６は、幾つかのエッチング停止材料のいずれかを含むことができる。エッチング停止材料は、一般に、第１の応力層２４とは異なる組成を有する。一般に、第１の応力層２４が窒化物材料を含むとき、エッチング停止層２６は、酸化物エッチング停止材料を含む。本実施形態において、エッチング停止層２６は、一般に、約５０オングストロームから約３００オングストロームまでの厚さを有する、シリコン酸化物エッチング停止材料を含む。エッチング停止層２６は、分離領域１２の形成に使用される方法と類似した方法を用いて形成することができる。
【００３６】
図３は、エッチング停止層２６の上に配置された、第１のトランジスタを覆うブロック・マスク２８を示す。ブロック・マスク２８は、幾つかのマスク材料のいずれかを含むことができる。限定されない例は、ハードマスク材料及びフォトレジスト・マスク材料を含む。フォトレジスト・マスク材料が、はるかに一般的である。フォトレジスト・マスク材料の限定されない例は、ポジ型フォトレジスト材料、ネガ型フォトレジスト材料及びハイブリッド型フォトレジスト材料を含む。一般に、ブロック・マスク２８は、約１０００オングストロームから約５０００オングストロームまでの厚さを有するフォトレジスト材料を含む。
【００３７】
図４は、ブロック・マスク２８をエッチングマスクとして用いながら、エッチング停止層２６及び第１の応力層２４をエッチングし、対応するエッチング停止層２６’及び第１の応力層２４’を形成した結果を示す。上記のエッチングは、一般に、プラズマ・エッチング液を用いながら行われるが、本実施形態も本発明もそのように限定されるものではない。あまり一般的ではないが、湿式化学エッチャントを用いることもできる。一般に、プラズマ・エッチャントは、エッチング停止層２６及び第１の応力層２４からエッチング停止層２６’及び第１の応力層２４’を形成するとき、エッチング停止層２６及び第１の応力層２４の各々をエッチングするために、フッ素含有エッチャント・ガス組成を使用する。図４に示されるように、エッチングはまた、スペーサ１８からスペーサ１８’も形成する。
【００３８】
図５は、初めに、図４のＣＭＯＳ構造体からブロック・マスク２８を剥離した結果を示す。ブロック・マスク２８は、半導体製造技術分野における他の従来の方法及び材料を用いて剥離することができる。湿式化学剥離法及び材料、乾式プラズマ剥離法及び材料及びこれらを集約した剥離法及び材料が含まれる。乾式プラズマ剥離法及び材料が、特に一般的であるが、本発明を限定するものではない。
【００３９】
図５は、ブロック・マスク２８を除去した後、図４の半導体構造体の上に配置された第２の応力層３０を示す。
【００４０】
第２の応力層３０は、第２のトランジスタＴ２の性能の向上（電荷キャリア移動度の向上）を促進するように設計された適切な応力を有する。第２の応力層３０は、図３に示される第１の応力層２４の形成に用いられる材料と類似した材料、同等の材料、又は同一の材料を含み、これと類似した寸法、同等の寸法、又は同一の寸法を有することができる。上記に開示されたように、第１の応力層２４は、一般に、特定の堆積条件の制御から生じる応力（すなわち、引張応力又は圧縮応力）を設計できるシリコン窒化物材料を含む。したがって、第２の応力層３０は、窒化物材料も含むが、その堆積条件は、一般に、第１の応力層２４とは反対タイプの応力（すなわち、引張応力又は圧縮応力）を有するように選択される。
【００４１】
本実施形態において、第１の応力層２４は、約５００ＭＰａから約４ＧＰａまでの引張応力を含むことが好ましく（第１のトランジスタＴ１がｎＦＥＴであるとき）、第２の応力層３０は、約−５００ＭＰａから約−５ＧＰａまでの圧縮応力を含むことが好ましい（第２のトランジスタＴ２がｐＦＥＴであるとき）。
【００４２】
図６は、第２の応力層３０の上に配置された、第２のトランジスタＴ２を覆うブロック・マスク２８’を示す。ブロック・マスク２８’は、他の方法で、図３に示されるブロック・マスク２８と類似した材料又は同等の材料を含み、これと類似した寸法又は同等の寸法を有する。
【００４３】
図７は、第２の応力層３０をパターン形成して第２の応力層３０’を形成し、その後、図６のＣＭＯＳ構造体からブロック・マスク２８’を剥離した結果を示す。
【００４４】
第１の応力層２４’を形成するために、第１の応力層２４のエッチングに用いられる方法及び材料と類似した方法及び材料、同等の方法及び材料、又は同一の方法及び材料を用いながら、第２の応力層３０をエッチングし、第２の応力層３０’を形成することができる。第１のブロック・マスク２８の剥離に用いられる方法及び材料と類似した方法及び材料、同等の方法及び材料、又は同一の方法及び材料を用いて、第２のブロック・マスク２８’を剥離することができる。
【００４５】
図７の概略図に示されるように、第１の応力層２４’及び第２の応力層３０’は、当接し、重なる。
【００４６】
図８は、エッチング停止層２６’、第１の応力層２４’及び第２の応力層３０’をエッチングした結果を示し、結果物としての第１の応力層２４”及び結果物としての第２の応力層３０”は、当接し、重なるのではなく、当接するが、重ならない。このエッチングによって、エッチング停止層２６”も生じる。
【００４７】
上記のエッチングは、半導体製造技術分野において通常の方法を用いて行うことができる。限定されない例は、プラズマ・エッチング法及びスパッタ・エッチング法である。アルゴン又は窒素スパッタ・エッチャントを用いるスパッタ・エッチング法が、望ましい。このようなスパッタ・エッチャントは、第１の応力層２４”及び第２の応力層３０”を形成するとき、第１の応力層２４’及び第２の応力層３０’の下面より上面からより多くエッチングを行う傾向をもつことが望ましい。
【００４８】
本実施形態及び本発明において、第１の応力層２４”と、該第１の応力層２４”と重ならない第２の応力層３０”との当接により、向上した製造可能性がもたらされる。特にソース／ドレイン領域２０がその上にシリサイド層２２を有するとき、第１の応力層２４’及び第２の応力層３０’の重なり合った部分が、ソース／ドレイン領域２０のコンタクト領域部分の上に配置された環境において、向上した製造可能性は、望ましいものである。
【００４９】
図９は、図８のＣＭＯＳ構造体からエッチング停止層２６”の残りの部分をエッチングした結果を示す。図９は、エッチング停止層２６”の残りの部分をエッチングした後、図８のＣＭＯＳ構造体の上に配置されたキャッピング層３２も示す。湿式化学エッチャント又は乾式プラズマ・エッチャントを用いて、エッチング停止層２６”の残りの部分をエッチングすることができる。
【００５０】
キャッピング層３２は、幾つかのキャッピング材料のいずれかを含むことができる。シリコンの酸化物、窒化物及び酸窒化物、並びに他の元素の酸化物、窒化物及び酸窒化物が、含まれる。キャッピング層３２は、約５０オングストロームから約１００オングストロームまでの厚さを有するシリコン窒化物材料を含むことが好ましい。
【００５１】
図９は、本発明の第１の実施形態によるＣＭＯＳ構造体を示す。ＣＭＯＳ構造体は、相補的な、第１のトランジスタＴ１の上に配置された第１の応力層２４”と、第２のトランジスタＴ２の上に配置された第２の応力層３０”とを含む。相補的な第１の応力層２４”及び第２の応力層３０”は、第１のトランジスタＴ１と第２のトランジスタＴ２の間に置かれた場所で当接するが、重ならない。
【００５２】
相補的な第１の応力層２４”及び第２の応力層３０”は、当接するが、重ならないので、図９に示されるＣＭＯＳ構造体は、製造可能性を向上させる。製造可能性の向上は、第１の応力層２４”及び第２の応力層３０”によってもたらされる名目上のレベル表面から与えられるので、シリサイド層２２を損傷せずに、コンタクト・ビアを有効にエッチングし、その上にシリサイド層２２を有するソース／ドレイン領域２０に達成させることができる。
【００５３】
図１０乃至図１２は、本発明の他の実施形態による、ＣＭＯＳ構造体を製造する際の進行段階の結果を示す、一連の概略的な断面図である。この本発明の他の実施形態は、本発明の第２の実施形態を含む。
【００５４】
図１０は、第１の実施形態における図７のＣＭＯＳ構造体から得られるＣＭＯＳ構造体を示す。しかしながら、図１０のＣＭＯＳ構造体は、図７のＣＭＯＳ構造体の上に配置されたブロック層３４を示す。ブロック・マスク３６が、ブロック層３４の上に配置され、第１のトランジスタＴ１を覆っている。ブロック・マスク３６’が、ブロック層３４の上に配置され、第２のトランジスタＴ２を覆っている。
【００５５】
ブロック層３４は、第１の応力層２４及び第２の応力層３０が窒化物材料を含む環境において、酸化物材料を含むことが好ましい。ブロック層３４は、エッチング停止層２６の形成に用いられる方法及び材料と類似した方法及び材料、同等の方法及び材料、又は同一の方法及び材料を用いて形成することができる。一般に、ブロック層３４は、約３００オングストロームから約５００オングストロームまでの厚さを有する。
【００５６】
ブロック・マスク３６及び３６’は、ブロック・マスク２８及び２８’について上記に開示された幾つかのブロック・マスク材料のいずれかを含むことができる。
【００５７】
図１１は、図１０のＣＭＯＳ構造体を更に処理した結果を示す。図１１は、ブロック層３４をエッチングし、第１のトランジスタＴ１及び第２のトランジスタＴ２にまたがるブロック層３４’を形成した結果を示す。その際、第１の応力層２４’及び第２の応力層３０’の当接し、重なり合った部分が、露出される。図１１は、ブロック・マスク３６及び３６’を剥離した結果も示す。
【００５８】
図１２は、図１１のＣＭＯＳ構造体を更に処理した結果を示す。図１２は、第１の応力層２４’及び第２の応力層３０’をエッチングし、当接し、重ならない第１の応力層２４”及び第２の応力層３０”を形成した結果を示す。エッチングは、第１の実施形態において上記に開示された、窒素又はアルゴン・スパッタ・エッチングを用いることが好ましい。
【００５９】
第１の実施形態において上記に開示された理由から、第１の応力層２４”及び第２の応力層３０”の重ならない当接により、図１２のＣＭＯＳ構造体製造可能性が向上される。
【００６０】
第２の実施形態において、ブロック層３４’の使用も、第１のトランジスタＴ１及び第２のトランジスタＴ２の上の場所において、第１の応力層２４”及び第２の応力層３０”の完全な初めの厚さを保持するのを助ける。このように、第１の応力層２４”及び第２の応力層３０”からの完全な応力効果が、それらが形成されるそれぞれの半導体チャネル内に伝達される。
【００６１】
図１３乃至図１５は、図１０乃至図１２と対応する一連の概略的な断面図を示すが、ブロック・マスク３６は、第１のトランジスタＴ１だけの上に配置され、第２のトランジスタＴ２の上には配置されない。図１３乃至図１５は、本発明の第３の実施形態を含む。
【００６２】
図１６乃至図１８は、図１０乃至図１２又は図１３乃至図１５と対応する一連の概略的な断面図を示すが、ブロック・マスク３６’は、第２のトランジスタＴ２だけの上に配置され、第１のトランジスタＴ１の上には配置されない。図１６乃至図１８は、本発明の第４の実施形態を含む。
【００６３】
図１３乃至図１５又は図１６乃至図１８のいずれかの処理は、図１０乃至図１２の処理から同じように続く。しかしながら、単一のブロック・マスク３６又は３６’だけが存在するため、スパッタ・エッチングの後、第１の応力層２４”（すなわち、図１５）及び第２の応力層３０”（すなわち、図１８）の一方だけが初めの厚さを有する。
【００６４】
図１０乃至図１２に示される本発明の第２の実施形態、図１３乃至図１５に示される本発明の第３の実施形態、及び図１６乃至図１８に示される本発明の第４の実施形態の各々において、第２の応力層３０’に当接し、重なる第１の応力層２４’がエッチングされ、当接するが、重ならない第１の応力層２４”及び第２の応力層３０”を形成する。
【００６５】
本発明の第１の実施形態によると、第２の実施形態、第３の実施形態及び第４の実施形態は、前記の重ならない当接のために、ＣＭＯＳ構造体の製造可能性が向上される。
【００６６】
本発明の好ましい実施形態は、本発明を限定するものではなく、本発明の例証となるものである。本発明に従ったＣＭＯＳ構造体、さらに添付の特許請求の範囲に従ったＣＭＯＳ構造体を依然として提供しながら、本発明に従ったＣＭＯＳ構造体の方法、材料、構造体及び寸法、或いは、その製造方法に対して、改訂及び修正をなすことができる。
【符号の説明】
【００６７】
Ｔ１：第１のトランジスタ
Ｔ２：第２のトランジスタ
１０：半導体基板
１２：分離領域
１４：ゲート誘電体
１６：ゲート電極
１８、１８’：スペーサ層
２０：ソース／ドレイン領域
２２：シリサイド層
２４、２４’、２４”：第１の応力層
２６、２６’、２６”：エッチング停止層
２８、２８’：ブロック・マスク
３０、３０’、３０”：第２の応力層
３２：キャッピング層
３４：ブロック層
３６、３６’：ブロック・マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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