(57)【要約】【課題】プロセッサエレメントごとにアクセス可能なメモリ領域を設定できるようにすること。【解決手段】マルチプロセッサシステムは、共有バスを介して互いに接続された複数のプロセッサノードを備え、当該複数のプロセッサノードは、それぞれ、プロセッサエレメントと、当該プロセッサエレメントによる物理メモリに対するアクセスを制御するメモリ管理ユニットとを備えている。【選択図】図１
2011070528.tif 000002
【特許請求の範囲】
【請求項１】
共有バスを介して互いに接続された複数のプロセッサノードを備え、
前記複数のプロセッサノードは、それぞれ、
プロセッサエレメントと、
前記プロセッサエレメントによる物理メモリに対するアクセスを制御するメモリ管理ユニットとを備えていることを特徴とするマルチプロセッサシステム。
【請求項２】
前記複数のプロセッサノードは、それぞれ前記物理メモリに対してアクセスを許されたプロセッサエレメントを識別するための識別子を含むページテーブルエントリを格納したページテーブルをさらに備え、
前記メモリ管理ユニットは、前記ページテーブルエントリを参照して、アクセス元のプロセッサエレメントの識別子と前記ページテーブルエントリに含まれる識別子とが一致するか否かを判定することを特徴とする、請求項１に記載のマルチプロセッサシステム。
【請求項３】
前記複数のプロセッサノードは、それぞれ前記物理メモリに対する各プロセッサエレメントによるアクセスの許否を示すフラグを含むページテーブルエントリを格納したページテーブルをさらに備え、
前記メモリ管理ユニットは、前記ページテーブルエントリに格納されたアクセス元のプロセッサエレメントに対するフラグを参照して、該プロセッサエレメントによる物理メモリに対するアクセスが許されているか否かを判定することを特徴とする、請求項２に記載のマルチプロセッサシステム。
【請求項４】
前記メモリ管理ユニットは、前記プロセッサエレメントによる前記物理メモリに対するアクセスが許されていない場合には、前記プロセッサエレメントにメモリアクセス違反を通知することを特徴とする、請求項２又は３に記載のマルチプロセッサシステム。
【請求項５】
前記ページテーブルは、前記ページテーブルエントリを仮想アドレスごとに保持し、
前記メモリメモリ管理ユニットは、プロセッサエレメントによる仮想アドレスに基づくメモリアクセスに応じて、前記ページテーブルに格納された該仮想アドレスに対応するページテーブルエントリを参照することを特徴とする、請求項２乃至４のいずれか１項に記載のマルチプロセッサシステム。
【請求項６】
共有バスを介して互いに接続された複数のプロセッサノードを有するマルチプロセッサシステムの各プロセッサノードに設けられたプロセッサエレメントが、物理メモリにアクセスする工程と、
前記プロセッサエレメントを含むプロセッサノードに設けられたメモリ管理ユニットが、前記プロセッサエレメントによる前記物理メモリに対するアクセスを制御する工程とを含むことを特徴とするメモリアクセス制御方法。
【請求項７】
前記メモリ管理ユニットが、前記物理メモリに対してアクセスを許されたプロセッサエレメントを識別するための識別子を含むページテーブルを参照して、アクセス元のプロセッサエレメントの識別子と前記ページテーブルに格納された識別子とが一致するか否かを判定する工程をさらに含むことを特徴とする、請求項６に記載のメモリアクセス制御方法。
【請求項８】
前記メモリ管理ユニットが、前記物理メモリに対する各プロセッサエレメントによるアクセスの許否を示すフラグを含むページテーブルを参照して、アクセス元のプロセッサエレメントによる物理メモリに対するアクセスが許されているか否かを判定する工程をさらに含むことを特徴とする、請求項６に記載のメモリアクセス制御方法。
【請求項９】
前記メモリ管理ユニットが、前記プロセッサエレメントによる前記物理メモリに対するアクセスが許されていない場合には、前記プロセッサエレメントにメモリアクセス違反を通知する工程をさらに含むことを特徴とする、請求項７又は８に記載のメモリアクセス制御方法。
【請求項１０】
前記ページテーブルが、前記ページテーブルエントリを仮想アドレスごとに保持する工程と、
前記プロセッサエレメントが、仮想アドレスに基づいて前記物理メモリにアクセスする工程と、
前記メモリメモリ管理ユニットが、前記ページテーブルに格納された前記仮想アドレスに対応するページテーブルエントリを参照する工程とをさらに含むことを特徴とする、請求項７乃至９のいずれか１項に記載のメモリアクセス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマルチプロセッサシステム及びメモリアクセス制御方法に関し、特に、メモリ保護機構を有するマルチプロセッサシステム及びメモリアクセス制御方法に関する。
【背景技術】
【０００２】
非特許文献１に、メモリ保護機能の一例が記載されている。非特許文献１の図６−１を参照すると、このプロセッサはページテーブルを利用したメモリ保護機構を有する。
【０００３】
非特許文献１に記載されたメモリ保護機能においては、あるプロセッサエレメントがメモリアクセスを行うとき、アクセスする仮想アドレスに対するページテーブルが存在するか否かを判定する。存在する場合には、そのページテーブルエントリに指定されているアクセスモード（読み込み、書き込み、動作モード）を満たしているか否かを判定し、満たしているときにはアクセスが許可され、違反しているときには例外（ページフォルト）を発生してプロセッサエレメントに通知する。
【０００４】
なお、特許文献１において、マルチコアプロセッサを備えた複数のマイコン間でメモリを共有させながらプロセッサコア毎にその共有メモリへのアクセスを管理する情報処理システムが記載れている。また、特許文献２において、複数のプロセッサからアクセスされる共有メモリのアドレスをロックする方法が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２５９０６号公報
【特許文献２】特開平０９−２３１１２４号公報
【非特許文献】
【０００６】
【非特許文献１】インテル「IA-32インテルアーキテクチャ・ソフトウェア・デベロッパーズ・マニュアル  下巻：システム・プログラミング・ガイド」ｐ．４−２〜４−４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明者によってなされたものである。非特許文献１に記載されたメモリ保護機能を有するプロセッサを、共有メモリ型マルチプロセッサシステムとして動作させた場合には、各プロセッサエレメントがページテーブルを共有しており、あるプロセッサエレメントが他のプロセッサエレメントで参照しているメモリ領域を破壊するおそれがある。ページテーブルエントリに、対応する領域にアクセス可能なプロセッサエレメントを指定することができないからである。
【０００８】
また、共有メモリ型マルチプロセッサとして動作させる場合、動作モードによる保護の効果がないという問題がある。ページテーブルエントリに対応する領域にアクセス可能なプロセッサエレメントを指定することができないからである。
【０００９】
そこで、プロセッサエレメントごとにアクセス可能なメモリ領域を設定できるようにすることが課題となる。本発明の目的は、かかる課題を解決するマルチプロセッサシステム及びメモリアクセス制御方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の視点に係るマルチプロセッサシステムは、
共有バスを介して互いに接続された複数のプロセッサノードを備え、
前記複数のプロセッサノードは、それぞれ、
プロセッサエレメントと、
前記プロセッサエレメントによる物理メモリに対するアクセスを制御するメモリ管理ユニットとを備えている。
【００１１】
本発明の第２の視点に係るメモリアクセス制御方法は、
共有バスを介して互いに接続された複数のプロセッサノードを有するマルチプロセッサシステムの各プロセッサノードに設けられたプロセッサエレメントが、物理メモリにアクセスする工程と、
前記プロセッサエレメントを含むプロセッサノードに設けられたメモリ管理ユニットが、前記プロセッサエレメントによる前記物理メモリに対するアクセスを制御する工程とを含む。
【発明の効果】
【００１２】
本発明のマルチプロセッサシステム及びメモリアクセス制御方法によると、プロセッサエレメントごとにアクセス可能なメモリ領域を設定することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係るマルチプロセッサシステムの構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るマルチプロセッサシステムにおけるページテーブルエントリのフォーマットを示す図である。
【図３】本発明の第１の実施形態に係るマルチプロセッサシステムの動作を示すフローチャートである。
【図４】本発明の第２の実施形態に係るマルチプロセッサシステムの構成を示すブロック図である。
【図５】本発明の第２の実施形態に係るマルチプロセッサシステムにおけるページテーブルエントリのフォーマットを示す図である。
【図６】本発明の第２の実施形態に係るマルチプロセッサシステムの動作を示すフローチャートである。
【図７】本発明の実施例におけるマルチプロセッサシステムの構成を示すブロック図である。
【図８】本発明の実施例におけるページテーブルエントリのフォーマットを示す図である。
【発明を実施するための形態】
【００１４】
第１の展開形態のマルチプロセッサシステムは、上記第１の視点に係るマルチプロセッサシステムであることが好ましい。
【００１５】
第２の展開形態のマルチプロセッサシステムは、
前記複数のプロセッサノードが、それぞれ前記物理メモリに対してアクセスを許されたプロセッサエレメントを識別するための識別子を含むページテーブルエントリを格納したページテーブルをさらに備え、
前記メモリ管理ユニットが、前記ページテーブルエントリを参照して、アクセス元のプロセッサエレメントの識別子と前記ページテーブルエントリに含まれる識別子とが一致するか否かを判定するようにしてもよい。
【００１６】
第３の展開形態のマルチプロセッサシステムは、
前記複数のプロセッサノードが、それぞれ前記物理メモリに対する各プロセッサエレメントによるアクセスの許否を示すフラグを含むページテーブルエントリを格納したページテーブルをさらに備え、
前記メモリ管理ユニットが、前記ページテーブルエントリに格納されたアクセス元のプロセッサエレメントに対するフラグを参照して、該プロセッサエレメントによる物理メモリに対するアクセスが許されているか否かを判定するようにしてもよい。
【００１７】
第４の展開形態のマルチプロセッサシステムは、
前記メモリ管理ユニットが、前記プロセッサエレメントによる前記物理メモリに対するアクセスが許されていない場合には、前記プロセッサエレメントにメモリアクセス違反を通知することが好ましい。
【００１８】
第５の展開形態のマルチプロセッサシステムは、
前記ページテーブルが、前記ページテーブルエントリを仮想アドレスごとに保持し、
前記メモリメモリ管理ユニットが、プロセッサエレメントによる仮想アドレスに基づくメモリアクセスに応じて、前記ページテーブルに格納された該仮想アドレスに対応するページテーブルエントリを参照することが好ましい。
【００１９】
第６の展開形態のメモリアクセス制御方法は、上記第２の視点に係るメモリアクセス制御方法であることが好ましい。
【００２０】
第７の展開形態のメモリアクセス制御方法は、
前記メモリ管理ユニットが、前記物理メモリに対してアクセスを許されたプロセッサエレメントを識別するための識別子を含むページテーブルを参照して、アクセス元のプロセッサエレメントの識別子と前記ページテーブルに格納された識別子とが一致するか否かを判定する工程をさらに含んでいてもよい。
【００２１】
第８の展開形態のメモリアクセス制御方法は、
前記メモリ管理ユニットが、前記物理メモリに対する各プロセッサエレメントによるアクセスの許否を示すフラグを含むページテーブルを参照して、アクセス元のプロセッサエレメントによる物理メモリに対するアクセスが許されているか否かを判定する工程をさらに含んでいてもよい。
【００２２】
第９の展開形態のメモリアクセス制御方法は、
前記メモリ管理ユニットが、前記プロセッサエレメントによる前記物理メモリに対するアクセスが許されていない場合には、前記プロセッサエレメントにメモリアクセス違反を通知する工程をさらに含むことが好ましい。
【００２３】
第１０の展開形態のメモリアクセス制御方法は、
前記ページテーブルが、前記ページテーブルエントリを仮想アドレスごとに保持する工程と、
前記プロセッサエレメントが、仮想アドレスに基づいて前記物理メモリにアクセスする工程と、
前記メモリメモリ管理ユニットが、前記ページテーブルに格納された前記仮想アドレスに対応するページテーブルエントリを参照する工程とをさらに含むことが好ましい。
【００２４】
（実施形態１）
本発明の第１の実施形態に係るマルチプロセッサシステムについて、図面を参照して詳細に説明する。図１は、本実施形態に係るマルチプロセッサシステムの構成を示すブロック図である。図２は、本実施形態に係るマルチプロセッサシステムにおけるページテーブルエントリのフォーマットを示す図である。
【００２５】
図１を参照すると、本実施形態のマルチプロセッサシステムは、プログラム制御により動作するプロセッサエレメント１１、２１と、メモリ管理ユニット１２、２２と、ページテーブル１３、２３と、物理メモリ３０を備えている。図１、２を参照すると、ページテーブル１３、２３は、ページテーブルエントリ４０を複数個含む。ページテーブルエントリ４０は、物理アドレス４１、アクセスタイプ４２、アクセス可能プロセッサエレメント識別子４３を含む。これらの各部は、それぞれ次のように動作する。
【００２６】
プロセッサエレメント１１は、メモリ管理ユニット１２を経由して物理メモリ３０にアクセスする。プロセッサエレメント２１も、同様にメモリ管理ユニット２２を経由して物理メモリ３０にアクセスする。
【００２７】
メモリ管理ユニット１２は、プロセッサエレメント１１からの仮想アドレスによるメモリアクセスに応じてページテーブル１３内の仮想アドレスに対応するページテーブルエントリを検索し、アクセスタイプ４２及びアクセス可能プロセッサエレメント識別子４３からアクセスが許可されているか否かを判定し、問題なければ物理メモリ３０に物理アドレス４１でアクセスする。アクセスが許可されていなければプロセッサエレメント１１に通知する。メモリ管理ユニット２２も、同様に動作する。
【００２８】
物理アドレス４１は、対応する仮想アドレスに対して割り当てられた物理メモリ３０の領域を示す。
【００２９】
アクセスタイプ４２は、メモリアクセスを発行したプロセッサエレメントのアクセスを判定するために用いる。アクセスタイプ４２は、具体的には、「読み込み」、「書き込み」のようなアクセス種別と、「ユーザーモード」、「カーネルモード」、「スーパーバイザーモード」のような動作モードを含む。
【００３０】
アクセス可能プロセッサエレメント識別子４３は、プロセッサエレメントを識別する識別子である。
【００３１】
プロセッサエレメントとメモリ管理ユニットから成る対（例えば、対（１１、１２）、対（２１、２２））は、物理メモリ３０に複数接続することができる。
【００３２】
図３は、本実施形態に係るマルチプロセッサシステムの動作を示すフローチャートである。図１及び図３を参照して、本実施形態に係るマルチプロセッサ全体の動作について詳細に説明する。
【００３３】
まず、プロセッサエレメントＰＥは、仮想アドレスＶａ、アクセス種別Ａｔ（「読み込み」、「書き込み」）、動作モードＭ（「ユーザーモード」、「カーネルモード」、「スーパーバイザーモード」）でメモリをアクセスする（ステップＳ１１）。次に、メモリ管理ユニットは、仮想アドレスＶａに対応するページテーブルエントリＰＴＥをページテーブルから検索する（ステップＳ１２）。
【００３４】
対応するＰＴＥが存在しない場合（ステップＳ１３のＮｏ）、ＰＥにアクセス違反を通知する（ステップＳ１７）。対応するＰＴＥが存在する場合（ステップＳ１３のＹｅｓ）、ＰＥのアクセス種別Ａｔ、動作モードＭがＰＴＥのアクセスタイプと一致しているか否かを判定する（ステップＳ１４）。
【００３５】
一致しない場合（ステップＳ１４のＮｏ）、ＰＥにアクセス違反を通知する（ステップＳ１７）。一致する場合（ステップＳ１４のＹｅｓ）、アクセス元ＰＥがＰＴＥに記述されているアクセス可能プロセッサエレメント識別子とアクセス元ＰＥと一致するか否かを判定する（ステップＳ１５）。
【００３６】
一致しない場合（ステップＳ１５のＮｏ）、ＰＥにアクセス違反（ページフォルト）を通知する（ステップＳ１７）。一致する場合（ステップＳ１５のＹｅｓ）、ＰＴＥに指定されている物理アドレスで物理メモリ３０にアクセスする（ステップＳ１６）。
【００３７】
本実施形態のマルチプロセッサシステムによると、ページテーブルエントリにアクセス可能なプロセッサエレメント識別子が記述されているため、プロセッサエレメントによるページ（メモリ領域）のアクセス制御ができる。また、本実施形態のマルチプロセッサシステムによると、複数のプロセッサエレメントが、物理メモリに対するアクセスの可否を同時に判定することができる。メモリ管理ユニットが、プロセッサエレメントごとに設けられているからである。
【００３８】
さらに、本実施形態のマルチプロセッサシステムによると、システムの安全性を高めることができる。不用意なメモリ破壊を検出できることで、システムの動作を安全にできるからである。
【００３９】
また、本実施形態のマルチプロセッサシステムによると、プログラム開発の効率を高めることができる。プログラムを開発する際、他のプロセッサエレメントのメモリ破壊を回避するようなソフトウェア構成を採用しなくて良いため、ソフトウェア構成が簡単になるからである。
【００４０】
（実施形態２）
本発明の第２の実施形態に係るマルチプロセッサシステムについて、図面を参照して詳細に説明する。図４は、本実施形態に係るマルチプロセッサシステムの構成を示すブロック図である。図５は、本実施形態に係るマルチプロセッサシステムにおけるページテーブルエントリのフォーマットを示す図である。
【００４１】
図４を参照すると、本実施形態に係るマルチプロセッサシステムは、プログラム制御により動作するプロセッサエレメント５１、６１と、メモリ管理ユニット５２、６２と、ページテーブル５３、６３と、物理メモリ７０を備えている。図４、５を参照すると、ページテーブル５３、６３はページテーブルエントリ８０を複数個含む。ページテーブルエントリ８０は、物理アドレス８１、アクセスタイプ８２、アクセス可能プロセッサエレメントビットマップ８３を含む。これらの各部は、それぞれ次のように動作する。
【００４２】
プロセッサエレメント５１は、メモリ管理ユニット５２を経由して物理メモリ７０にアクセスする。プロセッサエレメント６１も同様にメモリ管理ユニット６２を経由して物理メモリ７０にアクセスする。
【００４３】
メモリ管理ユニット５２は、プロセッサエレメント５１からの仮想アドレスによるメモリアクセスに応じてページテーブル５３内の仮想アドレスに対応するページテーブルエントリを検索し、アクセスタイプ８２及びアクセス可能プロセッサエレメントビットマップ８３からアクセスが許可されているか否かを判定し、問題なければ物理メモリ７０に物理アドレス８１でアクセスする。アクセスが許可されていなければ、プロセッサエレメント５１に通知する。メモリ管理ユニット６２も、同様に動作する。
【００４４】
物理アドレス８１は、対応する仮想アドレスに対して割り当てられた物理メモリ７０の領域を示す。
【００４５】
アクセスタイプ８２は、メモリアクセスを発行したプロセッサエレメントのアクセスを判定するために用いる。アクセスタイプ８２は、具体的には、「読み込み」、「書き込み」のようなアクセス種別と、「ユーザーモード」、「カーネルモード」、「スーパーバイザーモード」のような動作モードを含む。
【００４６】
アクセス可能プロセッサエレメントビットマップ８３は、本ＰＴＥで指定したページ（メモリ領域）にアクセスできるプロセッサエレメントを複数指定することができる。具体的には、ビットマップ上の最下位ビットから０、１、２、…と１ビットずつ対応するプロセッサエレメントを割り当て、アクセス可能なプロセッサエレメントを１で表現し、アクセスできないプロセッサエレメントを０で表現する（あるいは、アクセス可能を０で表現し、アクセス不可能を１で表現してもよい）。
【００４７】
プロセッサエレメントとメモリ管理ユニットの対（例えば、対（５１、５２）、対（６１、６２））は、物理メモリ７０に複数接続することができる。
【００４８】
図６は、本実施形態に係るマルチプロセッサシステムの動作を示すフローチャートである。図４及び図６を参照して、本実施形態のマルチプロセッサシステム全体の動作について詳細に説明する。
【００４９】
まず、プロセッサエレメントＰＥは、仮想アドレスＶａ、アクセス種別Ａｔ（「読み込み」、「書き込み」）、動作モードＭ（「ユーザーモード」、「カーネルモード」、「スーパーバイザーモード」）でメモリをアクセスする（ステップＳ２１）。次に、メモリ管理ユニットは、仮想アドレスＶａに対応するページテーブルエントリＰＴＥをページテーブルから検索する（ステップＳ２２）。
【００５０】
対応するＰＴＥが存在しない場合（ステップＳ２３のＮｏ）、ＰＥにアクセス違反を通知する（ステップＳ２７）。対応するＰＴＥが存在する場合（ステップＳ２３のＹｅｓ）、ＰＥのアクセス種別Ａｔ、動作モードＭがＰＴＥのアクセスタイプと一致しているか否かを判定する（ステップＳ２４）。
【００５１】
一致しない場合（ステップＳ２４のＮｏ）、ＰＥにアクセス違反（ページフォルト）を通知する（ステップＳ２７）。一致する場合（ステップＳ２４のＹｅｓ）、アクセス元ＰＥがＰＴＥに記述されているアクセス可能プロセッサエレメントビットマップに含まれているか否かを判定する（ステップＳ２５）。
【００５２】
含まれていない場合（ステップＳ２５のＮｏ）、ＰＥにアクセス違反を通知する（ステップＳ２７）。含まれている場合（ステップＳ２５のＹｅｓ）、ＰＴＥに指定されている物理アドレスで物理メモリ７０にアクセスする（ステップＳ２６）。
【００５３】
本実施形態に係るマルチプロセッサシステムによると、ページテーブルエントリにアクセス可能なプロセッサエレメント識別子を複数記述することができるため、複数のプロセッサエレメントによるページ（メモリ領域）のアクセス制御ができ、第１の実施形態よりも複雑なアクセス制御が可能となる。
【実施例】
【００５４】
次に、具体的な実施例に基づいて、本発明の第２の実施形態のマルチプロセッサシステムの動作を説明する。図７は、本実施例におけるマルチプロセッサシステムの構成を示すブロック図である。
【００５５】
図７を参照すると、マルチプロセッサシステムにおいて、プロセッサエレメントＰＥ１、ＰＥ２、ＰＥ３、…は、それぞれメモリ管理ユニットＭＭＵ１、ＭＭＵ２、ＭＭＵ３、…を介して共有バスに接続されている。共有バスには物理メモリが接続されている。ＭＭＵ１、ＭＭＵ２、ＭＭＵ３、…にはそれぞれページテーブルＰＴ１、ＰＴ２、ＰＴ３、…が接続されており、ページテーブルにはページテーブルエントリＰＴＥが配列として格納されている。図８は、ＰＴＥのフォーマットを一例として示す。
【００５６】
仮想アドレスの上位ｎビットを添え字としてこの配列にアクセスし、目的のＰＴＥを検索する。ＰＴＥには物理メモリのページ（メモリ領域）を示すページ番号ＰＧが格納されており、アクセス種別Ｒに１ビット、動作モードＭＤに２ビット、アクセス可能プロセッサエレメントビットマップＢにｎビット（ｎは共有バスに接続されるプロセッサエレメントの最大個数）が、それぞれ割り当てられている。アクセス種別Ｒが０のときには読み込み専用ページ（メモリ領域）を示し、１のときには読み込みと書き込み可能を示す。動作モードＭＤが００のときにはすべてのモードで、０１のときにはカーネルモード及びスーパーバイザーモードで、１０のときにはスーパーバイザーモードでアクセス可能であることを示す。アクセス可能プロセッサエレメントビットマップは、最下位ビットからＰＥ１、ＰＥ２、…が対応し、アクセス可能なときには１、アクセス不可能なときには０が割り当てられる。
【００５７】
ＰＥが仮想アドレスＶａでメモリをアクセスすると、ＭＭＵがＶａからページテーブル（配列）の添え字を計算し、目的のＰＴＥを検索する。そして、アクセス種別、動作モードが、ＰＴＥに記述している条件を満たしているか否かを判定し、さらに、アクセス元ＰＥがアクセス可能プロセッサエレメントビットマップで１が指定されているか否かを判定し、物理メモリにアクセスする。条件を満たしていない場合には例外（ページフォルト）を発生させて、ＰＥに通知する。
【産業上の利用可能性】
【００５８】
本発明に係るマルチプロセッサシステムは、共有メモリ型マルチプロセッサで動作するオペレーティングシステムの開発といった用途に適用することができる。また、本発明に係るマルチプロセッサシステムは、並列処理プログラムにおけるメモリ破壊による誤動作の検出・防止機能といった用途にも適用することができる。
【００５９】
以上の記載は実施形態に基づいて行ったが、本発明は、上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更を加えることができる。
【符号の説明】
【００６０】
１１、２１、５１、６１  プロセッサエレメント（ＰＥ）
１２、２２、５２、６２  メモリ管理ユニット（ＭＭＵ）
１３、２３、５３、６３  ページテーブル（ＰＴ）
３０、７０  物理メモリ
４０、８０  ページテーブルエントリ
４１、８１  物理アドレス
４２、８２  アクセスタイプ
４３  アクセス可能プロセッサエレメント識別子
８３  アクセス可能プロセッサエレメントビットマップ
【図１】
2011070528.tif 000003
【図２】
2011070528.tif 000004
【図３】
2011070528.tif 000005
【図４】
2011070528.tif 000006
【図５】
2011070528.tif 000007
【図６】
2011070528.tif 000008
【図７】
2011070528.tif 000009
【図８】
2011070528.tif 000010