(57)【要約】【課題】本発明は、印加する書き込みパルス数を少なくし、データ書き込みの高速化を可能にした不揮発性半導体記憶装置を提供することを目的とする。【解決手段】Ｎ（Ｎは、３以上の整数）値のデータを記憶する複数のメモリセルからなるメモリセルアレイと、複数のメモリセルに対して書き込みサイクルをデータ書き込みが終了するまで繰り返し実行する書き込み回路とを備える。書き込み回路は、書き込みパルスのパルス幅を複数の区間に分割して各区間で異なる目標しきい値レベルへの書き込み用電圧となるようにパルス高さを切り替えると共に、各目標しきい値レベルへの書き込みが行われるメモリセルが接続されたビット線を各目標しきい値レベルへの印加期間に同期させて書き込み可能な選択状態とすることを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のワード線、複数のビット線、並びに、これらワード線及びビット線によって選択されてＮ（Ｎは、３以上の整数）値のデータを記憶する複数のメモリセルからなるメモリセルアレイと、
同一のワード線に接続されて同時に選択される複数のメモリセルに対してＮ値データに対応する各目標しきい値レベルを書き込むための書き込みパルスを、前記ワード線に印加すると共に、前記目標しきい値レベルの書き込みを行うメモリセルに接続されたビット線を選択状態にする書き込みサイクルをデータ書き込みが終了するまで繰り返し実行する書き込み回路と
を備え、
前記書き込み回路は、前記書き込みパルスのパルス幅を複数の区間に分割して各区間で異なる目標しきい値レベルへの書き込み用電圧となるようにパルス高さを切り替えると共に、各目標しきい値レベルへの書き込みが行われるメモリセルが接続されたビット線を前記各目標しきい値レベルへの印加期間に同期させて書き込み可能な選択状態とする
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記書き込み回路は、前記書き込みパルスのパルス高さを、高い方から低い方へと順次切り替える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記書き込み回路は、前記ビット線を、そのビット線に接続されたメモリセルへの書き込みが行われる期間だけ選択状態とする
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記書き込み回路は、前記書き込みパルスのパルス高さを書き込みサイクル毎に増加し、前記書き込みパルスのパルス高さの増加幅は、前記目標しきい値レベル毎に異なる
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記書き込み回路は、前記ワード線に、前記書き込みパルスの印加に続けてベリファイ読み出し用のベリファイパルスを印加すると共に、前記ベリファイパルスのパルス幅を複数の区間に分割して各区間で異なる目標しきい値レベルのベリファイ用電圧となるようにパルス高さを切り替え、書き込みが終了した目標しきい値レベルについては、そのレベル対応する前記書き込みパルス及びベリファイパルスの前記ワード線への印加区間を省略する
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記書き込み回路は、前記ビット線を、そのビット線に接続されたメモリセルへの書き込みが終了したら選択状態から選択状態と非選択状態の間の電圧まで変化させる
ことを特徴とする請求項１〜５のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置に係り、特にデータの高速書き込み技術に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの一つに、ＮＡＮＤ型フラッシュメモリがある。ＮＡＮＤ型フラッシュメモリは、約４Ｆ２（Ｆ：最小加工寸法）という小さい単位セル面積のメモリセル構造により、微細化および大容量化の点で他の不揮発性半導体メモリをリードしている。一つのメモリセルに２ビット以上のデータを記憶する多値記憶技術を用いれば、チップ面積を増大させることなく、記憶容量を２倍以上に増加させることもできる。
【０００３】
ＮＡＮＤ型フラッシュメモリは、今日、さまざまな携帯機器の不揮発な記録メディアに応用されており、それらのアプリケーションにおいては、大容量化のみならずアクセススピードの向上も求められている。今日ではＮＡＮＤ型フラッシュメモリのアクセススピードが記録メディアのアクセススピードに大きく影響するようになっており、特に、書き込みのスループット向上が課題となっている。
【０００４】
ＮＡＮＤ型フラッシュメモリでの書き込みにはＦＮトンネル電流が用いられる。また、書き込み制御には、プログラム動作とその後のベリファイ動作を、書き込みパルスをステップアップさせながら繰り返すという手法が用いられる。このとき書き込み時間は、書き込み速度の速いメモリセルと遅いメモリセルのしきい値電圧シフトの速度差と、書き込みパルスのステップアップの大きさでほぼ決まる。
【０００５】
具体的に所望のしきい値分布の書き込みに必要な書き込みサイクル数は、メモリセルの書き込み速度差を表す１回の書き込みパルスで作られるしきい値分布幅を、書き込みパルスの刻み（ステップアップ電圧）で割ることにより求められ、書き込み時間はその書き込みサイクル数にほぼ比例する。２値記憶動作においては、消去状態から一つの書き込みデータ状態にしきい値電圧をシフトさせればよいため、書き込みデータ状態として許容されるしきい値レベルの範囲が広く、比較的大きなステップアップ電圧で書き込むことができる。
【０００６】
しかし多値記憶動作の場合、例えば４値記憶においては、書き込みデータに応じて、消去状態から３つの書き込みデータ状態を作る必要があるため、一つの書き込みデータ状態に割り当てられるしきい値レベルの範囲が狭い。したがって、小さいステップアップ電圧で少しずつしきい値をシフトさせながら書き込むことが必要になり、２値記憶に比べて書き込みサイクル数は増加し、書き込み時間が長くなる。
【０００７】
更に、メモリセルアレイの微細化による隣接メモリセル間の容量結合ノイズ（特に浮遊ゲート間容量結合ノイズ）の増大が、フラッシュメモリの書き込みの高速化を妨げる大きな原因となる。特に多値記憶方式では、２値記憶方式に比べてしきい値電圧分布の間隔を狭くしなければならず、上述した容量結合ノイズが書き込み速度に大きく影響する。容量結合ノイズの影響を低減するためには、ステップアップ電圧を小さくしなければならない。
【０００８】
従来から、フラッシュメモリの特に多値記憶方式での高速書き込み技術が提案されている。例えば、予め、書き込み速度が速い高速メモリセル群と書き込み速度が遅い低速メモリセル群とを区別したうえで、高速メモリセル群に対する比較的低い書き込みパルスの印加、低速メモリセル群に対する比較的高い書き込みパルスの印加、全てのメモリセルに対するベリファイ動作を行う方式がある（特許文献１）。この方法によれば、高速メモリセル群と低速メモリセル群に並行して有効な書き込みパルスの印加ができるだけでなく、ベリファイ動作を同時にすることができる。
【０００９】
しかし、この技術のように、異なる書き込みパルスを断続的に印加する場合、書き込みパルスの立ち上げ、立ち下げの時間が必要となり、その分だけデータ書き込みの処理時間が増大する点が問題となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−４８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、印加する書き込みパルス数を少なくし、データ書き込みの高速化を可能にした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様に係る不揮発性半導体記憶装置は、複数のワード線、複数のビット線、並びに、これらワード線及びビット線によって選択されてＮ（Ｎは、３以上の整数）値のデータを記憶する複数のメモリセルからなるメモリセルアレイと、同一のワード線に接続されて同時に選択される複数のメモリセルに対してＮ値データに対応する各目標しきい値レベルを書き込むための書き込みパルスを、前記ワード線に印加すると共に、前記目標しきい値レベルの書き込みを行うメモリセルに接続されたビット線を選択状態にする書き込みサイクルをデータ書き込みが終了するまで繰り返し実行する書き込み回路とを備える。前記書き込み回路は、前記書き込みパルスのパルス幅を複数の区間に分割して各区間で異なる目標しきい値レベルへの書き込み用電圧となるようにパルス高さを切り替えると共に、各目標しきい値レベルへの書き込みが行われるメモリセルが接続されたビット線を前記各目標しきい値レベルへの印加期間に同期させて書き込み可能な選択状態とすることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、印加する書き込みパルス数を少なくし、データ書き込みの高速化を可能にした不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係るフラッシュメモリのメモリコア構成を示す図である。
【図２】同フラッシュメモリにおける４値データ書き込み法の一例を示す図である。
【図３】同フラッシュメモリにおける書き込みパルス及びベリファイパルスを示す図である。
【図４】同フラッシュメモリにおける選択ワード線及びビット線の動作波形図である。
【図５】本発明の第２の実施形態に係るフラッシュメモリにおける選択ワード線及びビット線の動作波形図である。
【図６】本発明の第３の実施形態に係るフラッシュメモリにおける書き込みパルス及びベリファイパルスを示す図である。
【図７】本発明の第４の実施形態に係るフラッシュメモリにおける書き込みパルス及びベリファイパルスを示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。
【００１６】
［第１の実施形態］
図１は、本実施形態に係る多値ＮＡＮＤ型フラッシュメモリのメモリコア構成を示している。メモリセルアレイ１は、複数の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ３１が直列接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）を配列して構成されている。
【００１７】
各ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＳＧ０を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳＧ１を介してソース線ＣＥＬＳＲＣに接続されている。ＮＡＮＤセルユニット内のメモリセルＭＣ０〜ＭＣ３１の制御ゲートは異なるワード線ＷＬ０〜ＷＬ３１に接続されている。選択ゲートトランジスタＳＧ０、ＳＧ１のゲートは、ワード線ＷＬと平行に延びる選択ゲート線ＳＧＤ、ＳＧＳに接続されている。
【００１８】
ワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択し駆動するために書き込み回路の一部であるロウデコーダ２が配置される。各ビット線ＢＬは、書き込み回路の一部であるセンスアンプ回路３内のセンスアンプ兼データラッチ３１に接続される。
【００１９】
ここでは、ビット線ＢＬがセンスアンプ兼データラッチ３１に一対一の対応で接続される場合を示したが、この場合、一ワード線ＷＬによって選択されるメモリセルが同時書き込み／読み出しが行われる１ページとなる。
【００２０】
但し、原理的には、例えば隣接する偶数番ビット線と奇数番ビット線が一つのセンスアンプ兼データラッチを共有する方式とすることもできる。この場合には、一ワード線で選択されるメモリセルのうち半分が、同時書き込み／読み出しの単位となる。
【００２１】
ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫ、ＢＬＫ１、・・・、ＢＬＫｍ−１が配列される。
【００２２】
図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリの４値データ記憶方式の場合のデータ書き込み方法を示している。
【００２３】
４値データは、負のしきい値電圧であるデータ状態（消去状態）Ｅと、正のしきい値電圧であるデータ状態Ａ、Ｂ、Ｃにより規定される。以下では、しきい値電圧により規定されるデータ状態を「しきい値レベル」或いは単に「レベル」という場合がある。
【００２４】
この４値データを書くために、まず選択ブロックの全メモリセルは、負のしきい値電圧のレベルＥに設定される。これがデータ消去である。このデータ消去は、セルアレイが形成されたｐ型ウェルに正の消去電圧を与え、選択ブロックの全ワード線を０Ｖとして、全メモリセルの浮遊ゲートの電子を放出させることによって行う。
【００２５】
続いて、レベルＥのメモリセルの一部をレベルＡ、Ｂの中間レベルＬＭまで書き込む、下位ページ書き込みＬＰ（Lower Page）−ＰＲＧを行う。その後、レベルＥからＡへ、また中間レベルＬＭからレベルＢ、Ｃへとしきい値電圧を上昇させる上位ページ書き込みＵＰ（Upper Page）−ＰＲＧを行う。
【００２６】
以上のデータ書き込みは、選択ワード線に書き込み電圧を与え、非選択ワード線に書き込みパス電圧を与え、ビット線にＶｓｓ（しきい値電圧を上昇させる“０”書き込みの場合）またはＶｄｄ（しきい値電圧を上昇させない書き込み禁止の場合）を与えて、選択的にメモリセルの浮遊ゲートに電子を注入する動作として行う。
【００２７】
即ち、“０”書き込みの場合、ビット線に与えたＶｓｓがＮＡＮＤセルユニットの選択セルのチャネルまで転送され、書き込み電圧が与えられたときにチャネルから浮遊ゲートにトンネル電流による電子が注入される。“１”書き込み（書き込み禁止）の場合、ＮＡＮＤセルチャネルはＶｄｄ−Ｖｔ（選択ゲートトランジスタのしきい値電圧）まで充電されてフローティングになり、書き込み電圧が与えられたときメモリセルのチャネルはコントロールゲートとの容量結合によりブーストされて、電子注入が起こらない。
【００２８】
また、データ書き込みには通常、書き込み電圧を書き込みサイクル毎に少しずつ高くするステップアップ書き込み方式を利用する。
【００２９】
続いて、本実施形態の動作波形について説明する。
【００３０】
図３は、本実施形態における書き込みパルス及びベリファイパルスを示す図であり、図４は、選択ワード線及びビット線の動作波形図である。なお、以下の説明において、レベルＡ、Ｂ及びＣを書き込むメモリセルＭＣをそれぞれメモリセルＭＣ（Ａ）、ＭＣ（Ｂ）及びＭＣ（Ｃ）と呼び、これらメモリセルＭＣ（Ａ）、ＭＣ（Ｂ）及びＭＣ（Ｃ）を選択するビット線ＢＬをそれぞれビット線ＢＬ（Ａ）、ＢＬ（Ｂ）及びＢＬ（Ｃ）と呼ぶ。
【００３１】
ここでは、メモリセルＭＣ（Ｂ）及びＭＣ（Ｃ）について、中間レベルＬＭを書き込む下位ページ書き込みは既に完了しているものとする。
【００３２】
上位ページの書き込みは、図３に示す通り、選択ワード線ＷＬに印加する書き込みパルスをステップアップさせながら、プログラム動作とベリファイ動作からなる書き込みサイクルを繰り返し実行する。
【００３３】
プログラム動作では、１つの書き込みパルスが選択ワード線ＷＬに供給される。この書き込みパルスは、パルス幅が連続する３つの区間Ｐｐａ〜Ｐｐｃに分割されている。区間Ｐｐａは、書き込みパルスが、レベルＡへの書き込み用電圧Ｖｐａ（＝Ｖｐ）となるようなパルス高さの区間である。区間Ｐｐｂは、書き込みパルスが、レベルＢへの書き込み用電圧Ｖｐｂとなるようなパルス高さの区間である。ここで、図４の場合、電圧Ｖｐｂは、レベルＢと隣接するレベルＡとのしきい値電圧分布の差をΔＶｔａｂで表すと、「Ｖｐ＋ΔＶｔａｂ」となっているが、これに限定されるものではない。区間Ｐｐｃは、書き込みパルスが、レベルＣへの書き込み用電圧Ｖｐｃとなるようなパルス高さの区間である。ここで、図４の場合、電圧Ｖｐｃは、レベルＡとレベルＣとのしきい値電圧分布の差をΔＶｔａｃで表すと、「Ｖｐ＋ΔＶｔａｃ」となる。これら区間Ｐｐａ〜Ｐｐｃは、パルス高さが高い方から低い方に順次切り替えられるため、区間Ｐｐｃ、Ｐｐｂ、Ｐｐａの順に並ぶ。
【００３４】
一方、ビット線ＢＬ（Ａ）、ＢＬ（Ｂ）及びＢＬ（Ｃ）は、それぞれレベルＡ、Ｂ及びＣを書き込む区間Ｐｐａ〜Ｐｐｃが開始されるタイミングで選択される。つまり、以下のようになる。
【００３５】
始めに、書き込みパルスの最初の区間Ｐｐｃの開始と同時に、ビット線ＢＬ（Ｃ）が、非選択レベルから選択レベルに引き下げられる（ステップＳ１０１）。一方、ビット線ＢＬ（Ｂ）及びＢＬ（Ａ）は、区間Ｐｐｃの間は非選択レベルのままである。
【００３６】
続いて、区間Ｐｐｂの開始と同時に、ビット線ＢＬ（Ｂ）が選択レベルから非選択レベルに引き下げられる（ステップＳ１０２）。この時、ビット線ＢＬ（Ｃ）は選択レベルのままにしておく。これは、ステップＳ１０１において、ブーストされたＮＡＮＤチャネル内の非選択電圧が抜けてしまい、再び非選択レベルに引き上げるためには、選択ワード線ＷＬを立ち上げなおす必要があるためである。このようにビット線ＢＬ（Ｃ）を選択レベルのままにした場合、メモリセルＭＣ（Ｃ）にレベルＢの書き込みが行われることになる。しかし、この場合であっても、レベルＣにあるメモリセルＭＣ（Ｃ）へのレベルＢの書き込みの影響は小さい。つまり、レベルＢ、Ｃ間のしきい値電圧分布を十分に離すことによって、誤ったデータ書き込みを回避することができる。一方、ビット線ＢＬ（Ａ）は、区間Ｐｐｂの間は非選択レベルのままである。
【００３７】
最後に、区間Ｐｐａの開始と同時に、ビット線ＢＬ（Ａ）が選択レベルから非選択レベルに引き下げられる（ステップＳ１０３）。この時、ビット線ＢＬ（Ｃ）及びＢＬ（Ｂ）は、選択レベルのままである。
【００３８】
ベリファイ動作では、１つのベリファイパルスを選択ワード線ＷＬに供給する。このベリファイパルスも、パルス幅が連続する３つの区間Ｐｖａ、Ｐｖｂ及びＰｖｃに分割されている。区間Ｐｖａ、Ｐｖｂ、Ｐｖｃにおけるベリファイパルスのパルス高さは、それぞれ、図２に示すレベルＡ、Ｂ及びＣのベリファイ電圧Ｖｖａ、Ｖｖｂ及びＶｖｃとなる。
【００３９】
以上のプログラム動作とベリファイ動作からなる書き込みサイクルを、書き込みパルスを所定の電圧ΔＶｐだけステップアップさせながら繰り返すことで、データ書き込みが完了する。
【００４０】
従来例の１つに、パルス高さが一定の書き込みパルスをステップアップさせながら選択ワード線ＷＬに繰り返し印加する方式がある。この例では、最もしきい値電圧の低いレベルＡを書き込むための書き込みサイクル数をｎとすると、レベルＡよりもしきい値電圧が高いレベルＢ及びＣの書き込みには、それ以上の書き込みサイクル数を要することになる。
【００４１】
また別の従来例として、１つ目の従来例と同様の書き込みパルスを繰り返し印加する一方、書き込みが完了したレベルのベリファイ読み出しについては順次省略するものがある。この場合、１つ目の従来例に比べ、ベリファイ動作に要する時間を短縮することができるが、書き込みサイクル数自体は変わらない。
【００４２】
その点、本実施形態の場合、１つの書き込みパルスがレベルＡ、Ｂ及びＣに最適なパルス高さの区間Ｐｐａ、Ｐｐｂ及びＰｂｃに分割されているため、しきい値電圧の高低に関わらず同じ書き込みサイクル数ｎでデータ書き込みを完了する。その結果、全体のメモリセルＭＣのデータ書き込みに要する書き込みサイクル数を削減することができる。
【００４３】
以上から、本実施形態によれば、上記従来例に比べ、高速なデータ書き込みができるフラッシュメモリを提供することができる。
【００４４】
［第２の実施形態］
本発明の第２の実施形態は、第１の実施形態におけるプログラム動作の変形例であり、ビット線の動作波形が異なる点を除いて、第１の実施形態と同じである。
【００４５】
図５は、本実施形態における選択ワード線ＷＬ及びビット線ＢＬの動作波形図である。なお、選択ワード線ＷＬの動作については、図４に示す第１の実施形態と同様であるため説明を省略する。
【００４６】
始めに、書き込みパルスの最初の区間Ｐｐｃの開始と同時に、ビット線ＢＬ（Ｃ）が非選択レベルから選択レベルに引き下げられる（ステップＳ２０１）。この区間Ｐｐｃでは、ビット線ＢＬ（Ｂ）及びＢＬ（Ａ）は非選択レベルのままである。
【００４７】
続いて、区間Ｐｐｃの終了（区間Ｐｐｂの開始）と同時に、ビット線ＢＬ（Ｃ）が選択レベルから電圧ΔＶｓだけ引き上げられるとともに（ステップＳ２０２）、ビット線ＢＬ（Ｂ）が非選択レベルから選択レベルに引き下げられる（ステップＳ２０３）。この区間Ｐｐｂでは、ビット線ＢＬ（Ａ）は非選択レベルのままである。
【００４８】
続いて、区間Ｐｐｂの終了（区間Ｐｐａの開始）と同時に、ビット線ＢＬ（Ｂ）が選択レベルから電圧ΔＶｓだけ引き上げられるとともに（ステップＳ２０４）、ビット線ＢＬ（Ａ）が非選択レベルから選択レベルに引き下げられる（ステップＳ２０６）。この区間Ｐｐａでは、ビット線ＢＬ（Ｃ）は選択レベルのままである。
【００４９】
最後に、区間Ｐｐａの終了と同時に、ビット線ＢＬ（Ａ）が選択レベルから電圧ΔＶｓだけ引き上げられる（ステップＳ２０６）。この区間Ｐｐａでは、ビット線ＢＬ（Ｃ）及びＢＬ（Ｂ）は選択レベルよりも電圧ΔＶｓだけ高い電位のままである。
【００５０】
図４に示す第１の実施形態の場合、一旦選択レベルに引き下げたビット線は、所望のレベルの書き込み区間が終了した後も選択レベルのままであった。そのため、その後の異なるしきい値レベルの書き込みの際にもメモリセルは選択された状態になっており、しきい値電圧が変動する恐れがあった。
【００５１】
この点、本実施形態の場合、所望のしきい値レベルの書き込みが行われる区間だけ選択状態にし、その後、ビット線の電位を選択レベルと非選択レベルとの中間電位に変化させているため、その後の区間のプログラム動作の影響を軽減することができる。
【００５２】
つまり、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、第１の実施形態に比べ、誤ったデータ書き込みの恐れが少ないフラッシュメモリを提供することができる。
【００５３】
［第３の実施形態］
本発明の第３の実施形態は、第１の実施形態におけるプログラム動作の変形例であり、書き込みパルスのステップ幅（パルス高さの増加幅）が異なる点を除いて、第１の実施形態と同じである。
【００５４】
図６は、本実施形態における書き込みパルス及びベリファイパルスを示す図である。なお、ベリファイパルスについては、図３に示す第１の実施形態と同様であるため説明を省略する。
【００５５】
本実施形態の場合、ある書き込みサイクルの書き込みパルスと次の書き込みサイクルの書き込みパルスとの各区間Ｐｐａ〜Ｐｐｃのステップ幅が、それぞれ異なる電圧ΔＶｐａ、ΔＶｐｂ及びΔＶｐｃとなっている。
【００５６】
ここで、これらステップ幅ΔＶｐａ〜ΔＶｐｃは、図６に示す場合、「ΔＶｐｃ＞ΔＶｐｂ＞ΔＶｐａ」の関係になっているが、この関係に限定されるものはなく、しきい値レベル毎に最適なステップ幅を設定することができる。
【００５７】
また、図６に示す場合、１サイクル目から２サイクル目への書き込みパルスのステップ幅と、２サイクル目から３サイクル目の書き込みパルスのステップ幅が同じであるが、書き込みサイクル毎に変えることもできる。
【００５８】
第１の実施形態のように全ての書き込みパルスのステップ幅を全てのしきい値レベルで共通にすると、しきい値レベル毎にデータ書き込み完了までの書き込みサイクル数の調整が困難になる。
【００５９】
その点、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、しきい値レベル毎に書き込みパルスのステップ幅を最適に設定することができるため、データ書き込み完了までの書き込みサイクル数の調整が容易となる。その結果、余計な書き込みサイクルを削減することができ、より高速なデータ書き込みが可能なフラッシュメモリを提供することができる。
【００６０】
［第４の実施形態］
本発明の第４の実施形態は、第１の実施形態におけるデータ書き込み動作の変形例であり、書き込みサイクル毎の書き込みパルス及びベリファイパルスが異なる点を除いて、第１の実施形態と同様である。
【００６１】
図７は、本実施形態における書き込みパルスとベリファイパルスを示す図である。
【００６２】
本実施形態の場合、ある書き込みサイクルのベリファイ動作においてデータ書き込み完了が確認されたしきい値レベルを書き込む区間については、次の書き込みサイクルのプログラム動作及びベリファイ動作から省略するものである。
【００６３】
図７に示す場合、１サイクル目では、メモリセルＭＣ（Ａ）、ＭＣ（Ｂ）及びＭＣ（Ｃ）に対するデータ書き込みが完了していないため、レベルＣ、Ｂ及びＡを書き込む区間Ｐｐｃ、Ｐｐｂ及びＰｐａからなる書き込みパルスを印加した後、レベルＡ、Ｂ及びＣのベリファイを行う区間Ｐｖａ、Ｐｖｂ及びＰｖｃからなるベリファイパルスを印加する。この１サイクル目と同様の書き込みサイクルは、メモリセルＭＣ（Ａ）のデータ書き込みが完了するｎ１サイクル目まで繰り返される。
【００６４】
続いて、ｎ１＋１サイクル目では、ｎ１サイクル目でデータ書き込みが完了したメモリセルＭＣ（Ａ）以外のメモリセルＭＣ（Ｂ）及びＭＣ（Ｃ）に対するプログラム動作及びベリファイ動作が実行される。そのため、書き込みパルスは、区間Ｐｐａが省略され、区間Ｐｐｃ及びＰｐｂのみとなる。また、ベリファイパルスは、区間Ｐｖａが省略され、区間Ｐｖｂ及びＰｖｃのみとなる。つまり、ｎ１サイクル目と比べ、区間Ｐｐａ及びＰｖａの分だけ１サイクル当たりの処理時間が短縮される。このｎ１＋１サイクル目と同様の書き込みサイクルは、メモリセルＭＣ（Ｂ）のデータ書き込みが完了するｎ２サイクル目まで繰り返される。
【００６５】
続いて、ｎ２＋１サイクル目では、ｎ２サイクル目まででデータ書き込みが完了していないメモリセルＭＣ（Ｃ）に対するプログラム動作及びベリファイ動作が実行される。したがって、書き込みパルスは、さらに区間Ｐｐｂが省略された区間Ｐｐｃのみとなる。また、ベリファイパルスは、さらに区間ｐｖｂが省略された区間Ｐｖｃのみとなる。つまり、ｎ２サイクル目と比べ、区間Ｐｐｂ及びＰｖｂの分だけ１サイクル当たりの処理時間が短縮される。このｎ２＋１サイクル目と同様の書き込みサイクルは、メモリセルＭＣ（Ｃ）のデータ書き込みが完了するまで繰り返される。
【００６６】
以上のように、本実施形態によれば、第１の実施形態と同様の効果を得られるばかりでなく、データ書き込みが完了したメモリセルに対するプログラム動作及びベリファイ動作が順次省略されていくため、第１の実施形態に比べ、さらにデータ書き込みの処理時間を短縮したフラッシュメモリを提供することができる。
【００６７】
［その他］
以上、本発明の実施形態について説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、以上の説明では、４値記憶のメモリセルを用いたフラッシュメモリについて取り扱ったが、それ以上の多値を記憶できるメモリセルを用いたフラッシュメモリについても適用することができる。
【００６８】
また、上記実施形態の場合、ビット線の選択レベルが一定であったが、この選択レベルを調整することもできる。この場合、データ書き込み動作の後半などに必要となる繊細なデータ書き込みを実現することができる。
【符号の説明】
【００６９】
１・・・メモリセルアレイ、２・・・ロウデコーダ、３・・・センスアンプ回路、３１・・・センスアンプ兼データラッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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