(57)【要約】【課題】選択メモリセルから確実にデータを読み出すことのできる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、データ読み出し動作を制御する制御回路を備える。制御回路は、データ読み出しの実行の際、選択メモリセルＭｎに接続された選択ワード線ＷＬｎに、複数の閾値電圧分布の間の電圧である電圧Ｖｃｇｒｖを印加し、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に、電圧Ｖｃｇｒｖ以下の電圧Ｖｃｇｒｖを印加し、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に隣接する非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に、不揮発性メモリセルを導通させ得る読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨを印加し、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１及び非選択ワード線ＷＬｎ＋２、ＷＬｎ−２を除く非選択ワード線に、読み出しパス電圧Ｖｒｅａｄを印加する。【選択図】図５
2011070724.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを直列接続してなるメモリストリング、及びその両端に接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、
前記不揮発性メモリセルの制御ゲート電極に接続されるワード線と、
前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、
前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、
前記不揮発性メモリセルのうちの１つを選択メモリセルとして選択してデータ読み出し動作を制御する制御回路と
を備え、
前記不揮発性メモリセルは、格納する複数のデータに応じてそれぞれ割り振られた複数の閾値電圧分布を有し、
前記制御回路は、データ読み出し実行の際、
前記選択メモリセルに接続された前記ワード線としての選択ワード線に、前記複数の閾値電圧分布の間の電圧である第１電圧を印加し、
前記選択ワード線に隣接する前記ワード線としての第１の非選択ワード線に、前記第１電圧以下の第２電圧を印加し、
前記第１の非選択ワード線に隣接する前記ワード線としての第２の非選択ワード線に、前記複数の閾値電圧分布のいかんに拘わらず前記不揮発性メモリセルを導通させ得る読み出しパス電圧以上の第３電圧を印加し、
前記第１の非選択ワード線及び前記第２の非選択ワード線を除く非選択のワード線である第３の非選択ワード線に、前記読み出しパス電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ＮＡＮＤセルユニット中の前記選択トランジスタに隣接する前記不揮発性メモリセルは、データの記憶のために用いられないダミーセルであり、
前記制御回路は、前記データ読み出し実行の際
前記ダミーセルに接続される前記ワード線に前記ダミーセルを導通させ得る第４電圧を印加する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２電圧は、前記第１電圧よりも所定の電圧値だけ低い電圧であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記第１電圧の電圧値を前記複数の閾値電圧分布に基づき変化させる際に、前記第２電圧の電圧値を変化させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記第１電圧の電圧値を前記複数の閾値電圧分布に基づき変化させる際に、前記第３電圧の電圧値を変化させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に積層ゲート構造のメモリセルを用いたＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
現在のＮＡＮＤ型フラッシュメモリでは、個々のメモリセルが浮遊ゲート電極を備え、この浮遊ゲート電極への電子注入と電子放出により書き込みと消去を行う。浮遊ゲート電極内への電子注入量を制御することにより、複数のしきい値電圧状態（データ状態）が設定できる。近年では、一つのメモリセルに２ビット（４値）や３ビット（８値）を記憶させるＮＡＮＤ型フラッシュメモリが開発され、量産されている。
【０００３】
ＮＡＮＤ型フラッシュメモリにおいては、浮遊ゲート電極に注入された電子の量によりメモリセルのしきい値電圧が変動する。読み出し動作時には、所定の電圧Ｖｃｇｒｖ（複数のしきい値電圧分布の中間の電圧）を選択ワード線に印加する一方、読み出しパス電圧Ｖｒｅａｄ（データによらずメモリセルを導通させる電圧）を非選択のワード線に印加する。読み出し動作は、この電圧印加によりＮＡＮＤセルユニットに電流が流れるか否かを判別することにより、実行される（特許文献１参照）。
【０００４】
読み出しパス電圧Ｖｒｅａｄとしては、非選択メモリセルに十分な電流を流すため、最も高いしきい値電圧分布の上限値よりもさらに２Ｖ程度高い電圧を加えた電圧が用いられる。微細化が進んだ昨今では、隣接する非選択ワード線に印加される読み出しパス電圧Ｖｒｅａｄからの影響により、選択メモリセルの浮遊ゲート電極の電位が上昇してしまう。そのため、選択メモリセルのしきい値電圧が下がって見えるという現象が起こる。その結果、保持したデータのしきい値電圧では導通しないはずの選択メモリセルが導通してしまい、誤ったデータが読み出されてしまうおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７０５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、選択メモリセルから確実にデータを読み出すことのできる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルを直列接続してなるメモリストリング、及びその両端に接続される選択トランジスタを含むＮＡＮＤセルユニットを配列してなるメモリセルアレイと、前記不揮発性メモリセルの制御ゲート電極に接続されるワード線と、前記ＮＡＮＤセルユニットの第１の端部に接続されるビット線と、前記ＮＡＮＤセルユニットの第２の端部に接続されるソース線と、前記不揮発性メモリセルのうちの１つを選択メモリセルとして選択してデータ読み出し動作を制御する制御回路とを備え、前記不揮発性メモリセルは、格納する複数のデータに応じてそれぞれ割り振られた複数の閾値電圧分布を有し、前記制御回路は、データ読み出し実行の際、前記選択メモリセルに接続された前記ワード線としての選択ワード線に、前記複数の閾値電圧分布の間の電圧である第１電圧を印加し、前記選択ワード線に隣接する前記ワード線としての第１の非選択ワード線に、前記第１電圧以下の第２電圧を印加し、前記第１の非選択ワード線に隣接する前記ワード線としての第２の非選択ワード線に、前記複数の閾値電圧分布のいかんに拘わらず前記不揮発性メモリセルを導通させ得る読み出しパス電圧以上の第３電圧を印加し、前記第１の非選択ワード線及び前記第２の非選択ワード線を除く非選択のワード線である第３の非選択ワード線に、前記読み出しパス電圧を印加することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、選択メモリセルから確実にデータを読み出すことのできる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す等価回路図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウト図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの断面図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置のしきい値電圧分布を示す図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図である。
【図６】第１の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図である。
【図７】第２の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図である。
【図８】第２の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図である。
【図９】第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す等価回路図である。
【図１０】第３の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図である。
【図１１】第３の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図である。
【図１２】第３の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図である。
【図１３】第３の実施の形態に係る不揮発性半導体記憶装置の動作方法を説明する図である。
【図１４】変形例に係る不揮発性半導体記憶装置の動作方法を説明する図である。
【図１５】変形例に係る不揮発性半導体記憶装置の動作方法を説明する図である。
【発明を実施するための形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。また、以下の実施の形態において、不揮発性半導体記憶装置は、積層ゲート構造のメモリセルを用いたＮＡＮＤ型フラッシュメモリであるものとして説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
【００１１】
（第１の実施の形態）
［第１の実施の形態に係る不揮発性半導体記憶装置の構成］
以下、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成について、図１乃至図３を参照して説明する。まず、本実施の形態のＮＡＮＤ型フラッシュメモリの構成を説明する。
【００１２】
図１は、ＮＡＮＤ型フラッシュメモリのメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニット１は、２個の選択ゲートトランジスタＳＴ１、ＳＴ２と、選択ゲートトランジスタＳＴ１、ＳＴ２間に直列接続された複数個のメモリセルＭｎ（ｎ＝０〜３１）とからなる。ＮＡＮＤセルユニット１内において、複数個のメモリセルＭｎは隣接するもの同士でソース／ドレイン領域を共有して、メモリストリングを形成している。メモリセルアレイは、複数のＮＡＮＤセルユニット１が行列上に設けられることにより構成されている。
【００１３】
図１中Ｘ方向に配列された複数のメモリセルＭｎの制御ゲート電極は、ワード線ＷＬｎ（ｎ＝０〜３１）により共通接続されている。また、図１中Ｘ方向に配列された複数の選択ゲートトランジスタＳＴ１のゲート電極は選択ゲート線Ｓ１で共通接続され、選択ゲートトランジスタＳＴ２のゲート電極は選択ゲート線Ｓ２で共通接続されている。選択ゲートトランジスタＳＴ１のドレイン領域にはビット線コンタクトＢＬＣが接続されている。このビット線コンタクトＢＬＣは図１中Ｙ方向に伸びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＳＴ２はソース領域を介して図１中Ｘ方向に伸びるソース線ＳＬに接続されている。ビット線ＢＬの一端側に、セルデータの読み出し及び書き込みに供されるセンスアンプ回路ＳＡが配置される。ワード線ＷＬの一端側に、ワード線ＷＬ及び選択ゲート線Ｓ１、Ｓ２の選択駆動を行うロウデコーダ／ドライバ２が配置される。
【００１４】
メモリセルＭｎは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン領域を有し、制御ゲート電極と電荷蓄積層としての浮遊ゲート電極とを有する積層ゲート構造であるものとする。ＮＡＮＤ型フラッシュメモリは、この浮遊ゲート電極に保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルＭｎのしきい値電圧を変化させて、１ビット或いは多ビットのデータを１つのメモリセルに記憶する。ＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬを共有する複数のＮＡＮＤセルユニット１の集合がブロックを構成する。ＮＡＮＤ型フラッシュメモリにおけるデータの消去は、このブロック単位で実行される。
【００１５】
図２は、ＮＡＮＤ型フラッシュメモリのメモリセル領域に形成されるメモリセルアレイの一部のレイアウト図である。
【００１６】
図２に示すように、半導体基板としてのシリコン基板に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域４が図２中Ｙ方向に沿って所定間隔で複数本形成される。これにより素子領域５が図２中Ｘ方向に分離されて形成される。素子領域５と直交する図２中Ｘ方向に沿って所定間隔でメモリセルＭｎのワード線ＷＬｎが形成されている。ワード線ＷＬｎと交差する素子領域５上において、ワード線ＷＬｎはメモリセルＭｎの制御ゲート電極となる。また、図２中Ｘ方向に沿って選択ゲートトランジスタＳＴ１の選択ゲート線Ｓ１が形成されている。選択ゲート線Ｓ１と交差する素子領域５上において、選択ゲート線Ｓ１は選択ゲートトランジスタＳＴ１のゲート電極となる。隣接する選択ゲート線Ｓ１間の素子領域５にはビット線コンタクトＢＬＣがそれぞれ形成されている。このビット線コンタクトＢＬＣは、図２中Ｙ方向に伸びる図示しないビット線ＢＬに接続される。また、図２中Ｘ方向に沿って選択ゲートトランジスタＳＴ２の選択ゲート線Ｓ２が形成されている。選択ゲート線Ｓ２と交差する素子領域５上において、選択ゲート線Ｓ２は選択ゲートトランジスタＳＴ２のゲート電極となる。隣接する選択ゲート線Ｓ２間の素子領域５にはソース線コンタクトＳＬＣがそれぞれ形成されている。このソース線コンタクトＳＬＣは、図２中Ｘ方向に伸びる図示しないソース線ＳＬに接続される。
【００１７】
図３は、図２に示されるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。
【００１８】
図３（ａ）に示すように、シリコン基板３の表面には素子分離溝Ｇが設けられ、この素子分離溝Ｇに絶縁膜が埋め込まれることにより、素子分離領域４が形成されている。本実施の形態のメモリセルアレイにおいて、複数のＳＴＩ構造の素子分離領域４により分離されたシリコン基板３が素子領域５となる。各素子分離領域４の上面は、素子領域５の表面よりも高く、且つ浮遊ゲート電極８の上面よりも低くなるように形成されている。ゲート間絶縁膜９は、図３（ａ）中Ｘ方向に連続して形成されている。制御ゲート電極１０は、このゲート間絶縁膜９を介して素子分離領域４を跨ぐように配設されている。
【００１９】
図３（ｂ）に示すように、シリコン基板３上に、ゲート絶縁膜として膜厚４ｎｍ乃至１６ｎｍのトンネル絶縁膜７が形成される。このトンネル絶縁膜７を介して、メモリセルＭｎの浮遊ゲート電極８、ゲート間絶縁膜９、及び制御ゲート電極１０が順次積層された構成となっている。これら浮遊ゲート電極８及び制御ゲート電極１０は、例えば、多結晶シリコン膜からなる。ゲート間絶縁膜９は、例えばシリコン酸化膜−シリコン窒化膜−シリコン酸化膜からなるＯＮＯ構造や、それを更にシリコン窒化膜で挟み込んだＮＯＮＯＮ構造などが用いられる。浮遊ゲート電極８間のシリコン基板３の表層（表面）には、ソース／ドレイン領域６となる不純物拡散領域が形成されている。ソース／ドレイン領域６は、隣接するメモリセルＭｎ同士で共有されるように形成される。浮遊ゲート電極８及び制御ゲート電極１０の間には、例えばシリコン酸化膜１１が、電極間を埋め込むように形成されている。
【００２０】
図４は、本実施の形態のＮＡＮＤ型フラッシュメモリのしきい値電圧分布を示す図である。
【００２１】
本実施の形態のＮＡＮＤ型フラッシュメモリが２値データ（１ビット／セル）を記憶する場合、データのしきい値電圧分布は図４（ａ）のようになる。しきい値電圧が負の状態がデータ「１」（消去状態）であり、しきい値電圧が正の状態がデータ「０」である。
【００２２】
典型的なＮＡＮＤ型フラッシュメモリでのデータ読み出し動作においては、メモリセルアレイ内の非選択ワード線ＷＬに、データによらず非選択メモリセルが導通する読み出しパス電圧Ｖｒｅａｄを与える。また、選択メモリセルＭｎに接続された選択ワード線ＷＬに、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖを与える。２値データ記憶の場合、電圧Ｖｃｇｒｖは、図４（ａ）に示す電圧ＶＸ（例えば３．５Ｖ）に設定される。また、選択ゲート線Ｓ１、Ｓ２には読み出しパス電圧Ｖｓｇが与えられる。この電圧印加により、ＮＡＮＤセルユニット１に電流が流れるか否かを検出してデータ読み出しが実行される。
【００２３】
また、ＮＡＮＤ型フラッシュメモリが４値データ（２ビット／セル）を記憶する場合、データのしきい値電圧分布は図４（ｂ）のようになる。この場合、しきい値電圧の低い方から、４種類のしきい値電圧分布（Ｅ、Ａ、Ｂ、Ｃ）が設けられる。これらのしきい値電圧分布に対して、４通りのデータ「１１」、「０１」、「００」、「１０」が割り付けられる。ここで、しきい値電圧分布Ｅは、一括ブロック消去により得られる負しきい値電圧状態である。
【００２４】
この４値データの読み出し動作時には、選択ワード線ＷＬに印加される複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖの電圧値は、選択メモリセルＭｎの４通りのしきい値電圧分布に対応して、電圧ＡＲ、ＢＲ、又はＣＲに設定される。電圧ＡＲは最も低い電圧で、ＢＲ、ＣＲの順に電圧値が大きくなる。なお、読み出し動作時に非選択ワード線ＷＬに印加される電圧は、データによらず非選択メモリセルが導通する読み出しパス電圧Ｖｒｅａｄである。電圧Ｖｃｇｒｖが電圧ＡＲ、ＢＲ、ＣＲのいずれのときにＮＡＮＤセルユニット１に電流が流れるか否かを検出することによりデータ読み出しが実行される。
【００２５】
このようなＮＡＮＤ型フラッシュメモリの読み出し動作においては、以下のような問題がある。すなわち、非選択メモリセルに十分な電流を流すため、読み出しパス電圧Ｖｒｅａｄとしては、最も高いしきい値電圧（例えばしきい値電圧分布Ｃの上限値）よりも、例えば、２Ｖ程度高い電圧が用いられる。この場合、選択メモリセルＭｎのしきい値電圧分布は、隣接する非選択ワード線ＷＬに印加される読み出しパス電圧Ｖｒｅａｄの影響により下がって見える。したがって、ＮＡＮＤ型フラッシュメモリが保持するデータのしきい値電圧分布は、図４中の破線で示すように、しきい値電圧分布が負方向にシフトした状態となる。
【００２６】
この状態でデータ読み出しを実行すると、選択メモリセルＭｎのしきい値電圧分布を正しく読み出せない可能性がある。例えば、２値データ記憶の場合、選択メモリセルがデータ「０」のしきい値電圧分布を持っていたとしても、選択メモリセルに隣接するメモリセルのワード線に加えられた電圧Ｖｒｅａｄの影響により選択メモリセルＭｎが導通して、データ「１」と読み出されてしまう虞がある。
【００２７】
これを防ぐために、データ書き込み時に選択ワード線ＷＬに印加する書き込み電圧を高くし、より多くの電子を浮遊ゲート電極８に注入することが考えられる。これにより、選択メモリセルＭｎのしきい値電圧分布を右側にシフトさせる。そして、読み出し動作時にしきい値電圧分布が左側にシフトしたとしても正確にデータを読み出すことができる。しかし、多くの電子を浮遊ゲート電極８に注入することは、トンネル絶縁膜７を通過させねばならない電子の量を増やすことになる。そのため、トンネル絶縁膜７の劣化を引き起こし、ひいてはメモリセルの信頼性の劣化を引き起こす。
また、メモリセルに書きこむことができるしきい値電圧分布の上限値は、メモリセルの構成によりあらかじめ決定されている。すなわち、選択ワード線ＷＬに印加する書き込み電圧値にも上限がある。
そして、書き込み電圧を高くすることにより、選択メモリセルＭｎと隣接するメモリセルとのゲート電極間の耐圧を確保することが困難になり、微細化が阻害されるという問題も発生する。これらの問題を解決するため、本実施の形態の不揮発性半導体記憶装置は、以下に示すような読み出し動作を実行する。
【００２８】
［第１の実施の形態に係る不揮発性半導体記憶装置の動作］
図５は、本実施の形態のＮＡＮＤ型フラッシュメモリの読み出し動作におけるＮＡＮＤセルユニット１内のワード線ＷＬへの電圧印加状態を示している。本実施の形態において、メモリセルＭｎには図４（ａ）に示すような２値データが記憶されているものとして説明する。この場合、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖは、図４（ａ）に示す電圧ＶＸに設定されることになる。しかし、以下の説明は、メモリセルＭｎに４値データが記憶されているものとしても成り立つものである。すなわち、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖを図４（ｂ）に示す電圧ＡＲ、ＢＲ又はＣＲと設定することにより、メモリセルＭｎに４値データが記憶されている場合の説明となる。
【００２９】
図５に示すように、選択メモリセルＭｎに接続された選択ワード線ＷＬｎには、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖが印加される。この電圧Ｖｃｇｒｖは、２値データ記憶の場合には、図４（ａ）に示す電圧ＶＸ（例えば３．５Ｖ）に設定される。なお、図５には図示していないが、選択ゲート線Ｓ１、Ｓ２には、選択ゲートトランジスタＳＴが導通する程度の読み出しパス電圧Ｖｓｇが印加される。
【００３０】
一方、非選択のワード線には、全てに読み出しパス電圧Ｖｒｅａｄを印加するのではなく選択メモリセルに対する位置に応じて、次のような電圧を与える。すなわち、選択ワード線ＷＬｎの両隣の非選択ワード線ＷＬｎ＋１、ＷＬｎ−１には、選択ワード線ＷＬｎと略同一の電圧Ｖｃｇｒｖが印加される。
【００３１】
また、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に隣接する非選択ワード線ＷＬｎ＋２、ＷＬｎ−２には、データによらず非選択メモリセルが導通する読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。この電圧ＶｃｇｒｖＨは、２値データ記憶の場合には、例えば８Ｖに設定される。ここで、前述した電圧Ｖｃｇｒｖでは、非選択メモリセルＭｎ＋１、Ｍｎ−１のデータ状態次第では、非選択メモリセルＭｎ＋１、Ｍｎ−１は導通しない場合がある。例えば、図４（ｂ）に示す場合であって、電圧Ｖｃｇｒｖが電圧ＡＲであり、非選択メモリセルＭｎ＋１、または、Ｍｎ−１のしきい値電圧が最も高いしきい値電圧分布Ｃの中に存在する場合である。しかし、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に印加された電圧ＶｃｇｒｖＨの影響により、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１の電圧が電圧Ｖｃｇｒｖであっても、非選択メモリセルＭｎ＋１、Ｍｎ−１は、その保持データのいかんに関らず導通する。
【００３２】
そして、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に隣接する非選択ワード線ＷＬｎ＋３、ＷＬｎ−３や、その他の非選択ワード線には、データによらず非選択メモリセルが導通する読み出しパス電圧Ｖｒｅａｄが印加される。この読み出しパス電圧Ｖｒｅａｄは、電圧Ｖｃｇｒｖより高く、２値データ記憶の場合には、例えば６Ｖに設定される。
【００３３】
上記の電圧値は読み出し動作における１つの例であり、ワード線ＷＬに印加される各電圧の電圧値の大小関係は、Ｖｃｇｒｖ＜Ｖｒｅａｄ≦ＶｃｇｒｖＨであればよい。本実施の形態のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、読み出し動作を実行する。
【００３４】
図５は、ＮＡＮＤセルユニット１の端部近傍以外のメモリセルＭｎを読み出す場合について説明している。次に、図６を参照して、ＮＡＮＤセルユニット１の端部近傍のメモリセルを読み出す場合の動作を説明する。図６（ａ）は、読み出し動作において、ＮＡＮＤセルユニット１の端部、すなわち選択ゲートトランジスタＳＴに隣接するメモリセルＭ０が選択された場合を示している。また、図６（ｂ）は、選択ゲートトランジスタＳＴからメモリセル１つ（Ｍ０）を介した位置にあるメモリセルＭ１が選択された場合を示している。図６では、ソース側端部近傍のメモリセルが選択された場合を示している。しかし、ドレイン側端部近傍のメモリセルが選択される場合も同様の動作を行うことができる。従って、以下では、ドレイン側端部近傍のメモリセルが選択された場合の説明は省略して、ソース側端部近傍のメモリセルが選択された場合のみ説明する。
【００３５】
図６（ａ）に示すように、メモリセルＭ０が選択される場合には、その選択メモリセルＭ０に接続された選択ワード線ＷＬ０には、電圧Ｖｃｇｒｖが印加される。選択ワード線ＷＬ０に隣接する非選択ワード線ＷＬ１には、選択ワード線ＷＬ０と略同一の電圧Ｖｃｇｒｖが印加される。一方、選択ゲート線Ｓ１及びＳ２には、選択ゲートトランジスタＳＴが導通する程度の読み出しパス電圧Ｖｓｇが印加される。ここで、読み出しパス電圧Ｖｓｇは、選択ゲートトランジスタＳＴを導通させ、且つ、選択メモリセルＭ０のしきい値電圧分布のシフトを小さく抑えるような電圧に設定される。
【００３６】
また、非選択ワード線ＷＬ１に隣接する非選択ワード線ＷＬ２には、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。ここで、非選択ワード線ＷＬ２に印加された電圧ＶｃｇｒｖＨの影響により、非選択ワード線ＷＬ１の電圧が電圧Ｖｃｇｒｖであっても、非選択メモリセルＭ１は、その保持データのいかんに関らず導通する。そして、非選択ワード線ＷＬ２に隣接する非選択ワード線ＷＬ３や、その他の非選択ワード線（ＷＬ４、ＷＬ５等）には、読み出しパス電圧Ｖｒｅａｄが印加される。
【００３７】
次に、図６（ｂ）に示すように、メモリセルＭ１が選択される場合には、その選択メモリセルＭ１に接続された選択ワード線ＷＬ１には、電圧Ｖｃｇｒｖが印加される。選択ワード線ＷＬ１に隣接する非選択ワード線ＷＬ０、ＷＬ２には、選択ワード線ＷＬ１と略同一の電圧Ｖｃｇｒｖが印加される。非選択ワード線ＷＬ２に隣接する非選択ワード線ＷＬ３には、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。ここで、非選択ワード線ＷＬ３に印加された電圧ＶｃｇｒｖＨの影響により、非選択ワード線ＷＬ２の電圧が電圧Ｖｃｇｒｖであっても、非選択メモリセルＭ２は、その保持データのいかんに関らず導通する。
【００３８】
また、選択ゲート線Ｓ２には、選択ゲートトランジスタＳＴが導通し、且つメモリセルＭ０を導通させることができる程度の読み出しパス電圧Ｖｓｇ’（＞Ｖｓｇ）が印加される。そして、選択ゲート線Ｓ１には、選択ゲートトランジスタＳＴが導通する程度の読み出しパス電圧Ｖｓｇが印加される。非選択ワード線ＷＬ３に隣接する非選択ワード線ＷＬ４や、その他の非選択ワード線（ＷＬ５等）には、読み出しパス電圧Ｖｒｅａｄが印加される。
【００３９】
［第１の実施の形態に係る不揮発性半導体記憶装置の効果］
図５に示す本実施の形態に係るＮＡＮＤ型フラッシュメモリでは、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に、選択ワード線ＷＬｎに印加する電圧Ｖｃｇｒｖと同じ電圧Ｖｃｇｒｖを印加している。最小線幅がおよそ３４ｎｍのＮＡＮＤ型フラッシュメモリの内製シミュレータによるシミュレーション結果においては、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１の電圧が１Ｖ高くなることにより、選択メモリセルＭｎのしきい値電圧分布が約０．３Ｖ下がるように見えることが今般、発明者の知見に従い判明した。そのため、本実施の形態に係るＮＡＮＤ型フラッシュメモリでは、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に通常の読み出しパス電圧Ｖｒｅａｄを印加した場合との電圧差Ｖｒｅａｄ−Ｖｃｇｒｖに比例して、選択メモリセルＭｎのしきい値電圧分布のシフトが抑えられる。このような電圧印加でも、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に印加される電圧ＶｃｇｒｖＨの影響により、非選択メモリセルＭｎ−１、Ｍｎ＋１は導通することができる。
【００４０】
具体的には、２値データ記憶の場合、選択ワード線ＷＬｎ、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加される電圧は、読み出しパス電圧Ｖｒｅａｄより２．５Ｖ程度低い。選択メモリセルＭｎのしきい値電圧分布のシフトは、２．５×０．３＝０．７５Ｖ、つまり７５０ｍＶ程度抑えられる。そのため、データ書き込み時に選択ワード線ＷＬに印加する書き込み電圧を過剰に高くし、多くの電子を浮遊ゲート電極８に注入する必要がない。これにより、メモリセルの信頼性を劣化させることなく、選択メモリセルから確実にデータを読み出すことのできるＮＡＮＤ型フラッシュメモリを提供することができる。
【００４１】
また、本発明の実施の形態に係る不揮発性半導体記憶装置は、メモリセルＭｎの微細化にともないその効果は顕著になる。メモリセルＭｎが微細化されると、メモリセルＭｎ間の距離は短くなり、ワード線ＷＬ間の距離も短くなる。すなわち、データの読み出し時において、選択メモリセルＭｎは隣接するワード線ＷＬの影響を大きく受けることになり、選択メモリセルＭｎのしきい値電圧変動は大きくなる。その結果、データを誤読み出しする確率が大きくなる。一方、本実施の形態に係るＮＡＮＤ型フラッシュメモリでは、選択ワード線ＷＬｎに印加する電圧Ｖｃｇｒｖと同じ電圧Ｖｃｇｒｖを、隣接する非選択ワード線ＷＬに印加している。その結果、メモリセルＭｎが微細化しても選択メモリセルＭｎのしきい値電圧分布のシフトが抑えられ、誤読み出しする確率は大きくならない。
【００４２】
また図６に示す場合でも、選択ワード線に隣接する非選択ワード線ＷＬ１、又は非選択ワード線ＷＬ０、ＷＬ２に電圧Ｖｃｇｒｖを印加している。図６に示す場合でも、非選択ワード線に通常の読み出しパス電圧Ｖｒｅａｄを印加した場合との電圧差Ｖｒｅａｄ−Ｖｃｇｒｖに比例して、選択メモリセルＭｎのしきい値電圧分布のシフトが抑えられる。
【００４３】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態に係る不揮発性半導体記憶装置の構成は、第１の実施の形態と同様であるため、その説明を省略する。本実施の形態においても、メモリセルＭｎには図４（ａ）に示すような２値データが記憶されているものとして説明する。しかし、第１の実施の形態と同様に、以下の説明は、メモリセルＭｎに４値データが記憶されているものとしても成り立つものである。
【００４４】
［第２の実施の形態に係る不揮発性半導体記憶装置の動作］
図７は、本実施の形態のＮＡＮＤ型フラッシュメモリの読み出し動作におけるＮＡＮＤセルユニット１内のワード線ＷＬへの電圧印加状態を示している。
【００４５】
図７に示すように、選択メモリセルＭｎに接続された選択ワード線ＷＬｎには、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖが印加される。この電圧Ｖｃｇｒｖは、２値データ記憶の場合には、図４（ａ）に示す電圧ＶＸ（例えば３．５Ｖ）に設定される。なお、図７には図示していないが、選択ゲート線Ｓ１、Ｓ２には、選択ゲートトランジスタＳＴが導通する程度の読み出しパス電圧Ｖｓｇが印加される。
【００４６】
一方、非選択のワード線には、選択メモリセルに対する位置に応じて、次のような電圧を与える。すなわち、選択ワード線ＷＬｎの両隣の非選択ワード線ＷＬｎ＋１、ＷＬｎ−１には、電圧Ｖｃｇｒｖより低い電圧ＶｃｇｒｖＬが印加される。この電圧ＶｃｇｒｖＬは、２値データ記憶の場合には、電圧Ｖｃｇｒｖより所定の電圧値だけ低い電圧（例えば２．５Ｖ）に設定される。
【００４７】
また、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に隣接する非選択ワード線ＷＬｎ＋２、ＷＬｎ−２には、データによらず非選択メモリセルが導通する読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。この電圧ＶｃｇｒｖＨは、２値データ記憶の場合には、例えば８Ｖに設定される。ここで、前述した電圧ＶｃｇｒｖＬでは、非選択メモリセルＭｎ＋１、Ｍｎ−１のデータ状態次第では、非選択メモリセルＭｎ＋１、Ｍｎ−１は導通しない場合がある。しかし、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に印加された電圧ＶｃｇｒｖＨの影響により、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１の電圧が電圧ＶｃｇｒｖＬであっても、非選択メモリセルＭｎ＋１、Ｍｎ−１は、その保持データのいかんに関らず導通する。
【００４８】
そして、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に隣接する非選択ワード線ＷＬｎ＋３、ＷＬｎ−３や、その他の非選択ワード線には、データによらず非選択メモリセルが導通する読み出しパス電圧Ｖｒｅａｄが印加される。この読み出しパス電圧Ｖｒｅａｄは、電圧Ｖｃｇｒｖより高く、２値データ記憶の場合には、例えば６Ｖに設定される。
【００４９】
上記の電圧値は読み出し動作における１つの例であり、ワード線ＷＬに印加される各電圧の電圧値の大小関係は、ＶｃｇｒｖＬ＜Ｖｃｇｒｖ＜Ｖｒｅａｄ≦ＶｃｇｒｖＨであればよい。本実施の形態のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、読み出し動作を実行する。
【００５０】
図７は、ＮＡＮＤセルユニット１の端部近傍以外のメモリセルＭｎを読み出す場合について説明している。次に、図８を参照して、ＮＡＮＤセルユニット１の端部近傍のメモリセルを読み出す場合の動作を説明する。図８（ａ）は、読み出し動作において、ＮＡＮＤセルユニット１の端部、すなわち選択ゲートトランジスタＳＴに隣接するメモリセルＭ０が選択された場合を示している。また、図８（ｂ）は、選択ゲートトランジスタＳＴからメモリセル１つ（Ｍ０）を介した位置にあるメモリセルＭ１が選択された場合を示している。図８では、ソース側端部近傍のメモリセルが選択された場合を示している。しかし、ドレイン側端部近傍のメモリセルが選択される場合も同様の動作を行うことができる。従って、以下では、ドレイン側端部近傍のメモリセルが選択された場合の説明は省略して、ソース側端部近傍のメモリセルが選択された場合のみ説明する。
【００５１】
図８（ａ）に示すように、メモリセルＭ０が選択される場合には、その選択メモリセルＭ０に接続された選択ワード線ＷＬ０には、電圧Ｖｃｇｒｖが印加される。選択ワード線ＷＬ０に隣接する非選択ワード線ＷＬ１には、電圧Ｖｃｇｒｖより低い電圧ＶｃｇｒｖＬが印加される。一方、選択ゲート線Ｓ１及びＳ２には、選択ゲートトランジスタＳＴが導通する程度の読み出しパス電圧Ｖｓｇが印加される。ここで、読み出しパス電圧Ｖｓｇは、選択ゲートトランジスタＳＴを導通させ、且つ、選択メモリセルＭ０のしきい値電圧分布のシフトを小さく抑えるような電圧に設定される。
【００５２】
また、非選択ワード線ＷＬ１に隣接する非選択ワード線ＷＬ２には、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。ここで、非選択ワード線ＷＬ２に印加された電圧ＶｃｇｒｖＨの影響により、非選択ワード線ＷＬ１の電圧が電圧ＶｃｇｒｖＬであっても、非選択メモリセルＭ１は、その保持データのいかんに関らず導通する。そして、非選択ワード線ＷＬ２に隣接する非選択ワード線ＷＬ３や、その他の非選択ワード線（ＷＬ４、ＷＬ５等）には、読み出しパス電圧Ｖｒｅａｄが印加される。
【００５３】
次に、図８（ｂ）に示すように、メモリセルＭ１が選択される場合には、その選択メモリセルＭ１に接続された選択ワード線ＷＬ１には、電圧Ｖｃｇｒｖが印加される。選択ワード線ＷＬ１に隣接する非選択ワード線ＷＬ０、ＷＬ２には、電圧Ｖｃｇｒｖより低い電圧ＶｃｇｒｖＬが印加される。非選択ワード線ＷＬ２に隣接する非選択ワード線ＷＬ３には、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。ここで、非選択ワード線ＷＬ３に印加された電圧ＶｃｇｒｖＨの影響により、非選択ワード線ＷＬ２の電圧が電圧ＶｃｇｒｖＬであっても、非選択メモリセルＭ２は、その保持データのいかんに関らず導通する。
【００５４】
また、選択ゲート線Ｓ２には、選択ゲートトランジスタＳＴが導通し、且つメモリセルＭ０を導通させることができる程度の読み出しパス電圧Ｖｓｇ’’（＞Ｖｓｇ）が印加される。そして、選択ゲート線Ｓ１には、選択ゲートトランジスタＳＴが導通する程度の読み出しパス電圧Ｖｓｇが印加される。非選択ワード線ＷＬ３に隣接する非選択ワード線ＷＬ４や、その他の非選択ワード線（ＷＬ５等）には、読み出しパス電圧Ｖｒｅａｄが印加される。
【００５５】
［第２の実施の形態に係る不揮発性半導体記憶装置の効果］
図７に示す本実施の形態に係るＮＡＮＤ型フラッシュメモリでは、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に電圧ＶｃｇｒｖＬを印加している。最小線幅が３４ｎｍのＮＡＮＤ型フラッシュメモリの内製シミュレータによるシミュレーション結果においては、選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬｎ＋１、ＷＬｎ−１の電圧が１Ｖ高くなることにより、選択メモリセルＭｎのしきい値電圧分布が約０．３Ｖ下がるように見えることが今般、発明者の知見に従い判明した。そのため、本実施の形態に係るＮＡＮＤ型フラッシュメモリでは、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に通常の読み出しパス電圧Ｖｒｅａｄを印加した場合との電圧差Ｖｒｅａｄ−ＶｃｇｒｖＬに比例して、選択メモリセルＭｎのしきい値電圧分布のシフトが抑えられる。電圧ＶｃｇｒｖＬは電圧Ｖｃｇｒｖより小さいため、第１の実施の形態に比べて、より一層選択メモリセルＭｎのしきい値電圧分布のシフトが抑えられる。
【００５６】
具体的には、２値データ記憶の場合、選択ワード線ＷＬｎに印加される電圧は、読み出しパス電圧Ｖｒｅａｄより２．５Ｖ程度低い。また、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加される電圧は、読み出しパス電圧Ｖｒｅａｄより３．５Ｖ程度低い。すなわち、選択メモリセルＭｎのしきい値電圧分布のシフトは、２．５×０．３＝０．７５Ｖ、つまり７５０ｍＶ以上抑えられる。そのため、データ書き込み時に選択ワード線ＷＬに印加する書き込み電圧を過剰に高くし、多くの電子を浮遊ゲート電極８に注入する必要がない。これにより、メモリセルの信頼性を劣化させることなく、選択メモリセルから確実にデータを読み出すことのできるＮＡＮＤ型フラッシュメモリを提供することができる。
【００５７】
また図８に示す場合でも、選択ワード線に隣接する非選択ワード線ＷＬ１、又は非選択ワード線ＷＬ０、ＷＬ２に電圧ＶｃｇｒｖＬを印加している。図８に示す場合でも、非選択ワード線に通常の読み出しパス電圧Ｖｒｅａｄを印加した場合との電圧差Ｖｒｅａｄ−ＶｃｇｒｖＬに比例して、選択メモリセルＭｎのしきい値電圧分布のシフトが抑えられる。
【００５８】
（第３の実施の形態）
［第３の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成について、図９を参照して説明する。
【００５９】
図９は、本実施の形態のＮＡＮＤ型フラッシュメモリのメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。本実施の形態において、ＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニット１内の、選択ゲートトランジスタＳＴ１、ＳＴ２に隣接するメモリセルは、データ記憶のために用いられないダミーセルＤＣである。メモリセルＭ０、Ｍ３１が直接選択ゲートトランジスタＳＴ１、ＳＴ２と接続されている場合、ＮＡＮＤセルユニット１の端部にあるメモリセルＭ０、Ｍ３１と、それ以外のメモリセルＭｎとで動作特性がばらつく虞がある。通常のデータ保持には用いないダミーセルＤＣをＮＡＮＤセルユニット１の端部に設けることにより、メモリセルＭｎの特性を均一にすることができる。ダミーセルＤＣのしきい値電圧分布は、２値データ記憶の場合、例えば、図４（ａ）に示す「１」データのしきい値電圧分布に設定される。また、４値データ記憶の場合、ダミーセルＤＣのしきい値電圧分布は、図４（ｂ）に示すしきい値電圧分布Ｅ又はＡに設定される。図９中Ｘ方向に配列された複数のダミーセルＤＣの制御ゲート電極は、ドレイン側ダミーワード線ＷＬＤＤ、又はソース側ダミーワード線ＷＬＳＤにより共通接続されている。
【００６０】
その他の、ワード線ＷＬｎ（ｎ＝０〜３１）、選択ゲート線Ｓ１、Ｓ２、ビット線ＢＬ、ソース線ＳＬ、センスアンプ回路ＳＡ（図示略）、ロウデコーダ／ドライバ２（図示略）等の構成は図１に示す第１の実施の形態と同様である。また、本実施の形態においても、メモリセルＭｎには図４（ａ）に示すような２値データが記憶されているものとして説明する。しかし、第１の実施の形態及び第２の実施の形態と同様に、以下の説明は、メモリセルＭｎに４値データが記憶されているものとしても成り立つものである。
【００６１】
［第３の実施の形態に係る不揮発性半導体記憶装置の動作］
図１０は、本実施の形態のＮＡＮＤ型フラッシュメモリの読み出し動作におけるＮＡＮＤセルユニット１内のワード線への電圧印加状態を示している。本実施の形態のＮＡＮＤ型フラッシュメモリの読み出し動作において、ＮＡＮＤセルユニット１の端部近傍以外の選択メモリセルＭｎからデータを読み出す場合には、ワード線ＷＬへの電圧印加状態は、図５に示す例と同様である。
【００６２】
すなわち、選択メモリセルＭｎに接続された選択ワード線ＷＬｎには、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖが印加される。また、選択ワード線ＷＬｎの両隣の非選択ワード線ＷＬｎ＋１、ＷＬｎ−１には、選択ワード線ＷＬｎと略同一の電圧Ｖｃｇｒｖが印加される。非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に隣接する非選択ワード線ＷＬｎ＋２、ＷＬｎ−２には、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。そして、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に隣接する非選択ワード線ＷＬｎ＋３、ＷＬｎ−３や、その他の非選択ワード線には、読み出しパス電圧Ｖｒｅａｄが印加される。このとき、ダミーセルＤＣに接続されたダミーワード線ＷＬＤＤ、ＷＬＳＤには、ダミーセルＤＣが導通するに十分な電圧ＶｃｇｒｖＭが印加される。ダミーセルＤＣのしきい値電圧分布がしきい値電圧分布Ｅ又はＡに設定されているため、電圧ＶｃｇｒｖＭは、電圧Ｖｒｅａｄより小さい電圧でよい。なお、図１０には図示していないが、選択ゲート線Ｓ１、Ｓ２には、選択ゲートトランジスタＳＴが導通する程度の読み出しパス電圧Ｖｓｇが印加される。
【００６３】
本実施の形態のＮＡＮＤ型フラッシュメモリは、ＮＡＮＤセルユニット１の端部近傍以外の選択メモリセルＭｎからデータを読み出す場合には、ワード線ＷＬにこのような電圧を印加して、読み出し動作を実行する。
【００６４】
図１０は、ＮＡＮＤセルユニット１の端部近傍以外のメモリセルＭｎを読み出す場合について説明している。次に、図１１を参照して、ＮＡＮＤセルユニット１の端部近傍のメモリセルを読み出す場合の動作を説明する。図１１（ａ）は、読み出し動作において、ＮＡＮＤセルユニット１の端部、すなわちダミーセルＤＣに隣接するメモリセルＭ０が選択された場合を示している。また、図１１（ｂ）は、ダミーセルＤＣからメモリセル１つ（Ｍ０）を介した位置にあるメモリセルＭ１が選択された場合を示している。図１１では、ソース側端部近傍のメモリセルが選択された場合を示している。しかし、ドレイン側端部近傍のメモリセルが選択される場合も同様の動作を行うことができる。従って、以下では、ドレイン側端部近傍のメモリセルが選択された場合の説明は省略して、ソース側端部近傍のメモリセルが選択された場合のみ説明する。
【００６５】
図１１（ａ）に示すように、メモリセルＭ０が選択される場合には、その選択メモリセルＭ０に接続された選択ワード線ＷＬ０には、電圧Ｖｃｇｒｖが印加される。選択ワード線ＷＬ０に隣接する非選択ワード線ＷＬ１には、選択ワード線ＷＬ０と略同一の電圧Ｖｃｇｒｖが印加される。一方、ダミーワード線ＷＬＤＤ及びＷＬＳＤには、ダミーセルＤＣが導通する程度の電圧ＶｃｇｒｖＭが印加される。ダミーセルＤＣのしきい値電圧分布がしきい値電圧分布Ｅ又はＡに設定されているため、電圧ＶｃｇｒｖＭの電圧値は、読み出しパス電圧Ｖｒｅａｄより低い値に設定され得る。
【００６６】
また、非選択ワード線ＷＬ１に隣接する非選択ワード線ＷＬ２には、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。ここで、非選択ワード線ＷＬ２に印加された電圧ＶｃｇｒｖＨの影響により、非選択ワード線ＷＬ１の電圧が電圧Ｖｃｇｒｖであっても、非選択メモリセルＭ１は、その保持データのいかんに関らず導通する。一方、選択ゲート線Ｓ１及びＳ２には、選択ゲートトランジスタＳＴが導通する程度の電圧Ｖｓｇが印加される。そして、非選択ワード線ＷＬ２に隣接する非選択ワード線ＷＬ３や、その他の非選択ワード線（ＷＬ４等）には、読み出しパス電圧Ｖｒｅａｄが印加される。
【００６７】
次に、図１１（ｂ）に示すように、メモリセルＭ１が選択される場合には、その選択メモリセルＭ１に接続された選択ワード線ＷＬ１には、電圧Ｖｃｇｒｖが印加される。選択ワード線ＷＬ１に隣接する非選択ワード線ＷＬ０、ＷＬ２には、選択ワード線ＷＬ１と略同一の電圧Ｖｃｇｒｖが印加される。非選択ワード線ＷＬ２に隣接する非選択ワード線ＷＬ３には、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。また、ダミーワード線ＷＬＳＤにも、ダミーセルＤＣが導通し、且つ読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。ここで、非選択ワード線ＷＬ３、ダミーワード線ＷＬＳＤに印加された電圧ＶｃｇｒｖＨの影響により、非選択ワード線ＷＬ０、ＷＬ２の電圧が電圧Ｖｃｇｒｖであっても、非選択メモリセルＭ０、Ｍ２は、その保持データのいかんに関らず導通する。
【００６８】
また、選択ゲート線Ｓ１及びＳ２には、選択ゲートトランジスタＳＴが導通する程度の読み出しパス電圧Ｖｓｇが印加される。非選択ワード線ＷＬ３に隣接する非選択ワード線ＷＬ４や、その他の非選択ワード線ＷＬには、読み出しパス電圧Ｖｒｅａｄが印加される。ダミーワード線ＷＬＤＤには、ダミーセルＤＣが導通する程度の電圧ＶｃｇｒｖＭが印加されていてもよいし、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加されていてもよい。
【００６９】
図１２は、本実施の形態のＮＡＮＤ型フラッシュメモリの読み出し動作において、図７と同様の方法を実行した場合のワード線ＷＬへの電圧印加状態を示している。
【００７０】
すなわち、選択メモリセルＭｎに接続された選択ワード線ＷＬｎには、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖが印加される。また、選択ワード線ＷＬｎの両隣の非選択ワード線ＷＬｎ＋１、ＷＬｎ−１には、電圧Ｖｃｇｒｖより低い電圧ＶｃｇｒｖＬが印加される。非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に隣接する非選択ワード線ＷＬｎ＋２、ＷＬｎ−２には、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。そして、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に隣接する非選択ワード線ＷＬｎ＋３、ＷＬｎ−３や、その他の非選択ワード線には、読み出しパス電圧Ｖｒｅａｄが印加される。このとき、ダミーセルＤＣに接続されたダミーワード線ＷＬＤＤ、ＷＬＳＤには、ダミーセルＤＣが導通するに十分な電圧ＶｃｇｒｖＭが印加される。ダミーセルＤＣのしきい値電圧分布がしきい値電圧分布Ｅ又はＡに設定されているため、電圧ＶｃｇｒｖＭは、電圧Ｖｒｅａｄより小さい電圧でよい。なお、図１２には図示していないが、選択ゲート線Ｓ１、Ｓ２には、選択ゲートトランジスタＳＴが導通する程度の読み出しパス電圧Ｖｓｇが印加される。
【００７１】
本実施の形態のＮＡＮＤ型フラッシュメモリは、ＮＡＮＤセルユニット１の端部近傍以外の選択メモリセルＭｎからデータを読み出す場合には、ワード線ＷＬにこのような電圧を印加して、読み出し動作を実行してもよい。
【００７２】
図１２は、ＮＡＮＤセルユニット１の端部近傍以外のメモリセルＭｎを読み出す場合について説明している。次に、図１３を参照して、ＮＡＮＤセルユニット１の端部近傍のメモリセルを読み出す場合の動作を説明する。図１３（ａ）は、第３の実施の形態のＮＡＮＤ型フラッシュメモリにおける図１２のような読み出し動作を行った場合において、ＮＡＮＤセルユニット１の端部、すなわちダミーセルＤＣに隣接するメモリセルＭ０が選択された場合を示している。また、図１３（ｂ）は、図１２のような読み出し動作を行った場合において、ダミーセルＤＣからメモリセル１つ（Ｍ０）を介した位置にあるメモリセルＭ１が選択された場合を示している。
【００７３】
図１３（ａ）に示すように、メモリセルＭ０が選択される場合には、その選択メモリセルＭ０に接続された選択ワード線ＷＬ０には、電圧Ｖｃｇｒｖが印加される。選択ワード線ＷＬ０に隣接する非選択ワード線ＷＬ１には、電圧Ｖｃｇｒｖより低い電圧ＶｃｇｒｖＬが印加される。一方、ダミーワード線ＷＬＤＤ及びＷＬＳＤには、ダミーセルＤＣが導通する程度の電圧ＶｃｇｒｖＭが印加される。ダミーセルＤＣのしきい値電圧分布がしきい値電圧分布Ｅ又はＡに設定されているため、電圧ＶｃｇｒｖＭの電圧値は、例えば電圧ＶｃｇｒｖＬ以上であり、且つ読み出しパス電圧Ｖｒｅａｄより低い値に設定され得る。
【００７４】
また、非選択ワード線ＷＬ１に隣接する非選択ワード線ＷＬ２には、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。ここで、非選択ワード線ＷＬ２に印加された電圧ＶｃｇｒｖＨの影響により、非選択ワード線ＷＬ１の電圧が電圧ＶｃｇｒｖＬであっても、非選択メモリセルＭ１は、その保持データのいかんに関らず導通する。一方、選択ゲート線Ｓ１及びＳ２には、選択ゲートトランジスタＳＴが導通する程度の電圧Ｖｓｇが印加される。そして、非選択ワード線ＷＬ２に隣接する非選択ワード線ＷＬ３や、その他の非選択ワード線（ＷＬ４等）には、読み出しパス電圧Ｖｒｅａｄが印加される。
【００７５】
次に、図１３（ｂ）に示すように、メモリセルＭ１が選択される場合には、その選択メモリセルＭ１に接続された選択ワード線ＷＬ１には、電圧Ｖｃｇｒｖが印加される。選択ワード線ＷＬ１に隣接する非選択ワード線ＷＬ０、ＷＬ２には、電圧Ｖｃｇｒｖより低い電圧ＶｃｇｒｖＬが印加される。非選択ワード線ＷＬ２に隣接する非選択ワード線ＷＬ３には、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。また、ダミーワード線ＷＬＳＤにも、ダミーセルＤＣが導通し、且つ読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。ここで、非選択ワード線ＷＬ３、ダミーワード線ＷＬＳＤに印加された電圧ＶｃｇｒｖＨの影響により、非選択ワード線ＷＬ０、ＷＬ２の電圧が電圧ＶｃｇｒｖＬであっても、非選択メモリセルＭ０、Ｍ２は、その保持データのいかんに関らず導通する。
【００７６】
また、選択ゲート線Ｓ１又はＳ２には、選択ゲートトランジスタＳＴが導通する程度の読み出しパス電圧Ｖｓｇが印加される。非選択ワード線ＷＬ３に隣接する非選択ワード線ＷＬ４や、その他の非選択ワード線ＷＬには、読み出しパス電圧Ｖｒｅａｄが印加される。ダミーワード線ＷＬＤＤには、ダミーセルＤＣが導通する程度の電圧ＶｃｇｒｖＭが印加されていてもよいし、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加されていてもよい。
【００７７】
［第３の実施の形態に係る不揮発性半導体記憶装置の効果］
本実施の形態に係るＮＡＮＤ型フラッシュメモリでも、読み出し動作時に選択メモリセルＭｎのしきい値電圧分布のシフトが抑えられる。そのため、データ書き込み時に選択ワード線ＷＬに印加する書き込み電圧を過剰に高くし、多くの電子を浮遊ゲート電極８に注入する必要がない。これにより、メモリセルの信頼性を劣化させることなく、選択メモリセルから確実にデータを読み出すことのできるＮＡＮＤ型フラッシュメモリを提供することができる。
【００７８】
また、図１３（ｂ）の場合において、ダミーセルＤＣの２つ隣に隣接するメモリセルＭ１が選択される場合には、ダミーセルＤＣに隣接する非選択メモリセルＭ０には、電圧ＶｃｇｒｖＬが印加され、ダミーワード線ＷＬＤＤには電圧ＶｃｇｒｖＨが印加される。一方、同じメモリセルＭ１を読み出す図６（ｂ）の場合においては、選択ゲート線Ｓ２にメモリセルＭ０を導通させることができる程度の読み出しパス電圧Ｖｓｇ’（＞Ｖｓｇ）が印加される。すなわち、選択ゲートトランジスタＳＴには電圧ＶｃｇｒｖＨ程度の高い電圧を加える必要がある。ここで、選択ゲートトランジスタのゲート電極に高い電圧を加えるとゲート絶縁膜の信頼性が低下する場合がある。しかし、本実施の形態に係るＮＡＮＤ型フラッシュメモリにおいては、電圧ＶｃｇｒｖＨが加わるのはメモリセルＭＣと同じ構造をしたダミーセルＤＣであり、選択ゲートトランジスタＳＴのゲート電極には通常の読み出しパス電圧Ｖｓｇが印加される。その結果、選択ゲートトランジスタの信頼性を向上させることができる。
【００７９】
ここで、図１３に示す場合では、ワード線ＷＬに印加される各電圧の電圧値の大小関係は、ＶｃｇｒｖＬ≦ＶｃｇｒｖＭ＜Ｖｒｅａｄ≦ＶｃｇｒｖＨであればよい。
【００８０】
以上、本発明の実施の形態を説明したが、これら実施の形態には様々な変形例が可能である。以下では、実施の形態の変形例について説明する。
【００８１】
（第２の実施の形態の変形例）
本発明の第２の実施の形態の変形例に係る不揮発性半導体記憶装置について説明する。本変形例に係る不揮発性半導体記憶装置の動作は、図７に示す第２の実施の形態に係る動作と同様である。すなわち、選択ワード線ＷＬｎに電圧Ｖｃｇｒｖ、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に電圧ＶｃｇｒｖＬ、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に電圧ＶｃｇｒｖＨをそれぞれ印加する動作を前提とする。また、本変形例に係るＮＡＮＤ型フラッシュメモリのメモリセルは、図４（ｂ）に示すような多値データを記憶するものとする。すなわち、読み出し動作において、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖは、図４（ｂ）に示す電圧ＡＲ、ＢＲ又はＣＲに設定される。
【００８２】
本変形例に係る不揮発性半導体記憶装置は、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖを、電圧ＡＲ、ＢＲ又はＣＲと変化させて読み出し動作を実行する際、電圧ＶｃｇｒｖＬの電圧値を変化させる。同様に、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖを変化させて読み出し動作を実行する際、電圧ＶｃｇｒｖＨの電圧値を変化させる。すなわち、ワード線ＷＬに印加される各電圧の電圧値の大小関係ＶｃｇｒｖＬ＜Ｖｃｇｒｖ＜Ｖｒｅａｄ≦ＶｃｇｒｖＨを保ちつつ、ワード線ＷＬに印加する電圧を変化させて、読み出し動作を実行する。
【００８３】
［動作］
図１４は、本変形例のＮＡＮＤ型フラッシュメモリの読み出し動作において、ＮＡＮＤセルユニット１の端部近傍以外の選択メモリセルＭｎからデータを読み出す場合のワード線ＷＬへの電圧印加状態を示している。
【００８４】
図１４に示すように、選択メモリセルＭｎに接続された選択ワード線ＷＬｎには、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖが印加される。この電圧Ｖｃｇｒｖは、４値データ記憶の場合には、各しきい値電圧分布の間の電圧ＡＲ、ＢＲ、又はＣＲに設定される。説明のため、ここでは、電圧ＡＲ、ＢＲ、又はＣＲをそれぞれ、０Ｖ、１Ｖ、２Ｖと仮定する。選択ワード線ＷＬｎには、このような電圧Ｖｃｇｒｖ（０Ｖ、１Ｖ、２Ｖ）が順次印加され、ＮＡＮＤセルユニット１に電流が流れるか否かによりデータが読み出される。
【００８５】
選択ワード線ＷＬｎの両隣の非選択ワード線ＷＬｎ＋１、ＷＬｎ−１には、電圧Ｖｃｇｒｖより低い電圧ＶｃｇｒｖＬが印加される。電圧Ｖｃｇｒｖが０Ｖ、１Ｖ、２Ｖと変化する際に、電圧ＶｃｇｒｖＬは、電圧Ｖｃｇｒｖと電圧ＶｃｇｒｖＬとの電圧差が一定となるように、例えば−１Ｖ、０Ｖ、１Ｖと変化してもよい（図１４中のｅｘ．１、ｅｘ．２）。また、電圧ＶｃｇｒｖＬは、電圧Ｖｃｇｒｖが０Ｖ、１Ｖ、２Ｖと変化する際に、所定の電圧値（例えば−１Ｖ）のまま固定されていてもよい（図１４中のｅｘ．３、ｅｘ．４）。
【００８６】
非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に隣接する非選択ワード線ＷＬｎ＋２、ＷＬｎ−２には、読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨが印加される。電圧Ｖｃｇｒｖが０Ｖ、１Ｖ、２Ｖと変化する際に、電圧ＶｃｇｒｖＨは、電圧Ｖｃｇｒｖと電圧ＶｃｇｒｖＨとの電圧差が一定となるように、例えば８Ｖ、７Ｖ、６Ｖと変化してもよい（図１４中のｅｘ．１、ｅｘ．３）。また、電圧ＶｃｇｒｖＨは、電圧Ｖｃｇｒｖが０Ｖ、１Ｖ、２Ｖと変化する際に、所定の電圧値（例えば８Ｖ）のまま固定されていてもよい（図１４中のｅｘ．２、ｅｘ．４）。
【００８７】
すなわち、ワード線ＷＬに印加される各電圧の電圧値の大小関係ＶｃｇｒｖＬ＜Ｖｃｇｒｖ＜Ｖｒｅａｄ≦ＶｃｇｒｖＨが保たれていれば、電圧Ｖｃｇｒｖを変化させて読み出し動作を実行する際、電圧ＶｃｇｒｖＬ、ＶｃｇｒｖＨをそれぞれ変化させることができる。本変形例のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、読み出し動作を実行する。
【００８８】
［効果］
本変形例に係るＮＡＮＤ型フラッシュメモリでも、読み出し動作時に選択メモリセルＭｎのしきい値電圧分布のシフトが抑えられる。そのため、データ書き込み時に選択ワード線ＷＬに印加する書き込み電圧を過剰に高くし、多くの電子を浮遊ゲート電極８に注入する必要がない。これにより、メモリセルの信頼性を劣化させることなく、選択メモリセルから確実にデータを読み出すことのできるＮＡＮＤ型フラッシュメモリを提供することができる。本変形例において、ＮＡＮＤセルユニット１にはダミーセルＤＣが設けられていてもよいし、設けられていなくてもよい。
【００８９】
（第１及び第２の実施の形態の変形例）
本発明の第１及び第２の実施の形態の変形例に係る不揮発性半導体記憶装置について説明する。本変形例に係るＮＡＮＤ型フラッシュメモリのメモリセルは、図４（ｂ）に示すような多値データを記憶するものとする。すなわち、読み出し動作において、複数のしきい値電圧分布の間の電圧Ｖｃｇｒｖは、図４（ｂ）に示す電圧ＡＲ、ＢＲ又はＣＲに設定される。
【００９０】
本変形例に係る不揮発性半導体記憶装置は、選択ワード線ＷＬｎに印加する電圧Ｖｃｇｒｖを所定の電圧値以上の電圧に設定する際、図５及び図７に示す第１及び第２の実施の形態の電圧印加方法を実行する。選択ワード線ＷＬｎに印加する電圧Ｖｃｇｒｖを所定の電圧値より小さい電圧に設定する際は、全ての非選択ワード線には読み出しパス電圧Ｖｒｅａｄを印加する通常の読み出し動作とする。
【００９１】
［動作］
図１５は、本変形例のＮＡＮＤ型フラッシュメモリの読み出し動作において、ＮＡＮＤセルユニット１の端部近傍以外の選択メモリセルＭｎからデータを読み出す場合のワード線ＷＬへの電圧印加状態を示している。
【００９２】
図１５（ａ）に示すように、本変形例の読み出し動作においては、選択ワード線ＷＬｎに印加する電圧Ｖｃｇｒｖを所定の電圧値以上の電圧（電圧ＢＲ又はＣＲ）に設定する際、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に電圧Ｖｃｇｒｖ又は電圧Ｖｃｇｒｖより低い電圧ＶｃｇｒｖＬを印加する。また、選択ワード線ＷＬｎに印加する電圧Ｖｃｇｒｖを電圧ＢＲ又はＣＲに設定する際、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に読み出しパス電圧Ｖｒｅａｄ以上の電圧ＶｃｇｒｖＨを印加する。本例のＮＡＮＤ型フラッシュメモリは、ワード線ＷＬにこのような電圧を印加して、読み出し動作を実行する。
【００９３】
これに対し、図１５（ｂ）に示すように、選択ワード線ＷＬｎに印加する電圧Ｖｃｇｒｖを電圧ＡＲに設定する際は、全ての非選択ワード線には読み出しパス電圧Ｖｒｅａｄを印加する通常の読み出し動作とする。
【００９４】
［効果］
本変形例に係るＮＡＮＤ型フラッシュメモリでも、読み出し動作時に選択メモリセルＭｎのしきい値電圧分布のシフトが抑えられる。そのため、データ書き込み時に選択ワード線ＷＬに印加する書き込み電圧を過剰に高くし、多くの電子を浮遊ゲート電極８に注入する必要がない。これにより、メモリセルの信頼性を劣化させることなく、選択メモリセルから確実にデータを読み出すことのできるＮＡＮＤ型フラッシュメモリを提供することができる。
【００９５】
選択ワード線ＷＬｎに所定の電圧値よりも小さい電圧（例えば、電圧ＡＲ）を印加してデータを読み出す際に、図１５（ａ）に示す電圧印加状態とすると、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に印加する電圧値は、電圧ＡＲの電圧値以下となる。非選択メモリセルＭｎ＋１、Ｍｎ−１のしきい値電圧が高い場合（例えばしきい値電圧分布Ｃにある場合）、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に電圧ＶｃｇｒｖＨを印加したとしても、非選択メモリセルＭｎ＋１、Ｍｎ−１が導通しないおそれがある。そのため、電圧Ｖｃｇｒｖを電圧ＢＲ又はＣＲに設定する際のみに、図１５に示す電圧印加状態とすることにより、選択メモリセルＭｎから確実にデータを読み出すことができる。
【００９６】
電圧Ｖｃｇｒｖをどのような電圧に設定する際に、図１５（ａ）に示す電圧印加状態とするかは任意に変更できる。上記の例では、４値データ記憶の場合、電圧Ｖｃｇｒｖを電圧ＢＲ又はＣＲに設定する際に、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に電圧Ｖｃｇｒｖ又は電圧ＶｃｇｒｖＬを印加し、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に電圧ＶｃｇｒｖＨを印加した。しかし、電圧Ｖｃｇｒｖを電圧ＣＲに設定する際のみに、非選択ワード線ＷＬｎ＋１、ＷＬｎ−１に電圧Ｖｃｇｒｖ又は電圧ＶｃｇｒｖＬを印加し、非選択ワード線ＷＬｎ＋２、ＷＬｎ−２に電圧ＶｃｇｒｖＨを印加する構成としても良い。
【００９７】
［その他］
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加、組み合わせ等が可能である。例えば、選択トランジスタＳＴ１、ＳＴ２の間に直列接続されるメモリセルＭｎの数は複数であればよく、その数は３２個に限定されるものではない。また、メモリセルに記憶されるデータは２値データ、又は４値データであるものとして説明したが、これはその他の値のデータ（例えば８値データ）であってもよい。そして、実施の形態において、ＮＡＮＤ型フラッシュメモリの動作は読み出し動作として説明したが、これは書き込み動作が正常に実行されたかを検証する書き込みベリファイ動作であってもよい。この場合、電圧Ｖｃｇｒｖは、書き込もうとするしきい値電圧分布の下限値として選択されるベリファイ電圧となる。
【符号の説明】
【００９８】
１・・・ＮＡＮＤセルユニット、  ２・・・ロウデコーダ／ドライバ、  ３・・・シリコン基板、  ４・・・素子分離領域、  ５・・・素子領域、  ６・・・ソース／ドレイン領域、  ７・・・トンネル絶縁膜、  ８・・・浮遊ゲート電極、  ９・・・ゲート間絶縁膜、  １０・・・制御ゲート電極、  １１・・・シリコン酸化膜、  Ｍｎ・・・メモリセル、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＳＬ・・・ソース線、  ＳＴ・・・選択ゲートトランジスタ、  Ｓ１、Ｓ２・・・選択ゲート線、  ＤＣ・・・ダミーセル、  ＷＬＳＤ、ＷＬＤＤ・・・ダミーワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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