(57)【要約】【課題】隣接メモリセル間の距離が縮小したときに、隣接メモリセル間で発生する問題を解決して信頼性を向上させる。【解決手段】  半導体基板２上にゲート絶縁膜５を形成し、ゲート絶縁膜５上に電荷蓄積層６、中間絶縁膜７、および導電層８を順次形成し、導電層８、中間絶縁膜７および電荷蓄積層６に電極分離用の溝９を形成し、導電層８の上面及び側面、中間絶縁膜７の側面、電荷蓄積層６の側面、並びに、ゲート絶縁膜５の上面に窒化膜１１を形成し、ゲート絶縁膜５の上面に形成された窒化膜１１を除去し、電極分離用の溝９に絶縁膜１０を埋め込むようにした。【選択図】図３
2011124321.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に電荷蓄積層、中間絶縁膜、および導電層を順次形成する工程と、
前記導電層、前記中間絶縁膜および前記電荷蓄積層に電極分離用の溝を形成する工程と、
前記導電層の上面及び側面、前記中間絶縁膜の側面、前記電荷蓄積層の側面、並びに、前記ゲート絶縁膜の上面に窒化膜を形成する工程と、
前記ゲート絶縁膜の上面に形成された窒化膜を除去する工程と、
前記電極分離用の溝に絶縁膜を埋め込む工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記窒化膜を形成する工程は、物理的に励起した窒素を用いて前記窒化膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記窒化膜を除去する工程は、酸化処理によって前記窒化膜を消去することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記酸化処理は、酸素と水素を反応させて生成した酸化剤を用いることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前ゲート絶縁膜上に形成され、それぞれが浮遊ゲート電極、電極間絶縁膜、および制御ゲート電極の積層構造を有する複数のゲート電極と、
前記複数のゲート電極間の溝に埋め込まれた層間絶縁膜とを備え、
前記複数のゲート電極間の溝の内側面のうちの、前記浮遊ゲート電極および前記制御ゲート電極の側面に窒化膜を形成し、前記電極間絶縁膜の側面および前記複数のゲート電極間の溝の内底部には窒化膜を形成しないように構成したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層と制御ゲート電極との間に絶縁膜を設けて構成されたメモリセルを複数備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は、浮遊ゲート電極と制御ゲート電極との間に電極間絶縁膜を設けて構成されたメモリセルを複数備え、これら複数のメモリセルをワード線方向およびビット線方向に配列している。制御ゲート電極は、ワード線方向に連続し、絶縁膜によりビット線方向に分離されている。各メモリセルは、ビット線方向に連続する素子分離溝により分離されている。
【０００３】
さて、半導体製造技術の微細化が進むと、隣接メモリセル間の距離が縮小すると共に、制御ゲート電極の幅および浮遊ゲート電極の幅が縮小する。隣接メモリセル間の距離が縮小すると、制御ゲート電極間の距離も減少する。このような構成において、書き込み閾値を充分に得るために、制御ゲート電極に大きな電圧を印加すると、隣接する制御ゲート電極および浮遊ゲート電極間の電界が大きくなるため、隣接メモリセルへの誤書き込みが発生したり、隣接する制御ゲート電極間のショートが発生したりするおそれがあった。また、隣接メモリセル間の距離の縮小は、隣接メモリセルの干渉効果を増大させることから、素子が誤動作するおそれもある。更に、浮遊ゲート電極幅および制御ゲート電極幅が縮小すると、後酸化によりゲート電極幅が減少するときに、ゲート電極幅のバラツキが増大することがある。ゲート電極幅は、書き込み特性に大きく影響するため、後酸化によりゲート電極幅のバラツキが増大すると、書き込みバラツキが大きくなるおそれがあった。
【０００４】
尚、特許文献１には、ゲート電極をビット線方向に分離する溝の内側面、即ち、制御ゲート電極の側面、電極間絶縁膜の側面および浮遊ゲート電極の側面にバリア膜としてシリコン窒化膜を形成した構造を備えた不揮発性半導体記憶装置が記載されている。しかし、この特許文献１の装置の場合、上記溝の内底部（即ち、ゲート絶縁膜）上にも上記シリコン窒化膜が形成されたまま残っており、微細化が進んだ場合にも上述したような誤書き込み、ショート、誤動作などの問題を解消して充分な信頼性を得ることは困難であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１００４０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、隣接メモリセル間の距離が縮小したときに、隣接メモリセル間で発生する問題を解決して信頼性を向上させることができる半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に電荷蓄積層、中間絶縁膜、および導電層を順次形成する工程と、前記導電層、前記中間絶縁膜および前記電荷蓄積層に電極分離用の溝を形成する工程と、前記導電層の上面及び側面、前記中間絶縁膜の側面、前記電荷蓄積層の側面、並びに、前記ゲート絶縁膜の上面に窒化膜を形成する工程と、前記ゲート絶縁膜の上面に形成された窒化膜を除去する工程と、前記電極分離用の溝に絶縁膜を埋め込む工程とを備えたところに特徴を有する。
【０００８】
本発明の他態様の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前ゲート絶縁膜上に形成され、それぞれが浮遊ゲート電極、電極間絶縁膜、および制御ゲート電極の積層構造を有する複数のゲート電極と、前記複数のゲート電極間の溝に埋め込まれた層間絶縁膜とを備え、前記複数のゲート電極間の溝の内側面のうちの、前記浮遊ゲート電極および前記制御ゲート電極の側面に窒化膜を形成し、前記電極間絶縁膜の側面および前記複数のゲート電極間の溝の内底部には窒化膜を形成しないように構成したところに特徴を有する。
【発明の効果】
【０００９】
本発明によれば、隣接メモリセル間の距離が縮小したときに、隣接メモリセル間で発生する問題を解決して信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態を示すもので、不揮発性半導体記憶装置内の構造を模式的に示す平面図
【図２】図１中のＡ−Ａ線に沿って示す模式的な断面図
【図３】図１中のＣ−Ｃ線に沿って示す模式的な断面図
【図４】製造途中における図１のＡ−Ａ線に沿って示す断面図（その１）
【図５】製造途中における図１のＡ−Ａ線に沿って示す断面図（その２）
【図６】製造途中における図１のＡ−Ａ線に沿って示す断面図（その３）
【図７】製造途中における図１のＡ−Ａ線に沿って示す断面図（その４）
【図８】製造途中における図１のＡ−Ａ線に沿って示す断面図（その５）
【図９】製造途中における図１のＡ−Ａ線に沿って示す断面図（その６）
【図１０】製造途中における図１のＣ−Ｃ線に沿って示す断面図（その７）
【図１１】製造途中における図１のＣ−Ｃ線に沿って示す断面図（その８）
【図１２】製造途中における図１のＣ−Ｃ線に沿って示す断面図（その９）
【図１３】製造途中における図１のＣ−Ｃ線に沿って示す断面図（その１０）
【図１４】製造途中における図１のＣ−Ｃ線に沿って示す断面図（その１１）
【図１５】製造途中における図１のＣ−Ｃ線に沿って示す断面図（その１２）
【図１６】リーク電流と印加電界との関係を示す特性図
【図１７】下地とラジカル窒化処理およびラジカル酸化処理後の窒素のドーズ量との関係を示す特性図
【図１８】本発明の第２実施形態を示す図３相当図
【発明を実施するための形態】
【００１１】
（第１実施形態）
以下、本発明を不揮発性半導体記憶装置に適用した場合の第１実施形態について、図１ないし図１７を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
図１は、本実施形態の不揮発性半導体記憶装置１のメモリセル領域における平面図を示している。
図１に示すように、メモリセル領域Ｍ内には、多数のメモリセルトランジスタＴｒｍがワード線方向およびビット線方向にマトリクス状に配列されており、図示しない周辺回路がメモリセルトランジスタＴｒｍに記憶保持されたデータを読出、書込、消去可能に構成されている。このようなメモリセル構造を有する不揮発性半導体記憶装置としては、２つの選択ゲートトランジスタ間に複数のメモリセルトランジスタを直列接続したセルユニット構造を備えたＮＡＮＤ型のフラッシュメモリ装置が挙げられる。
【００１３】
図２は、各メモリセルのワード線方向に沿う模式的な断面図（図１中のＡ−Ａ線に沿う断面図）を示している。また、図３は、各メモリセルのビット線方向に沿う模式的な断面図（図１中のＣ−Ｃ線に沿う断面図）を示している。図２に示すように、シリコン基板（半導体基板）２の表層には素子分離溝３が複数形成されている。これらの素子分離溝３は複数の活性領域Ｓａを図２のワード線方向に分離する。
【００１４】
素子分離溝３内に素子分離絶縁膜４が形成されることにより、素子分離領域Ｓｂが構成されている。この素子分離絶縁膜４は、素子分離溝３内に埋め込まれた下部と、シリコン基板２（の活性領域Ｓａ）の表面から上方に突出した上部とから構成されている。素子分離絶縁膜４は、例えばシリコン酸化膜により形成されている。
【００１５】
素子分離領域Ｓｂにより区画されたシリコン基板２の複数の活性領域Ｓａ上のそれぞれには、ゲート絶縁膜５（トンネル絶縁膜）が形成されている。このゲート絶縁膜５は、例えばシリコン酸化膜により形成されている。上記ゲート絶縁膜５上には、電荷蓄積層として浮遊ゲート電極ＦＧが形成されている。
【００１６】
この浮遊ゲート電極ＦＧは、例えばリン等の不純物がドープされた多結晶シリコン層６（導電層）により構成されている。多結晶シリコン層６は、素子分離絶縁膜４の上部側面に接触する接触面となる下部側面と、当該素子分離絶縁膜４の上面４ａより上方に突出した上部側面とを有する。
【００１７】
素子分離絶縁膜４の上面４ａ、浮遊ゲート電極ＦＧの上部側面、および、浮遊ゲート電極ＦＧの上面には、電極間絶縁膜７（中間絶縁膜、インターポリ絶縁膜、導電層間絶縁膜）が形成されている。この電極間絶縁膜７は、高誘電率絶縁膜を単体で用いた絶縁膜で構成されている。尚、上記電極間絶縁膜７を、シリコン酸化膜と高誘電率絶縁膜とシリコン酸化膜とを積層した積層構造の絶縁膜、または、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを積層した積層構造の絶縁膜、または、シリコン窒化膜とシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とシリコン窒化膜とを積層した積層構造の絶縁膜で構成しても良い。また、高誘電率絶縁膜としては、高誘電率の金属酸化物膜、例えばアルミニウム酸化物（Ａｌ2Ｏ3）膜を用いることが好ましい。
【００１８】
電極間絶縁膜７上には、ワード線方向に沿って導電層８が形成されている。この導電層８は、個々のメモリセルトランジスタＴｒｍの制御ゲート電極ＣＧを連結するワード線ＷＬとして機能する。導電層８は、例えば多結晶シリコン層と、当該多結晶シリコン層の直上に形成されたタングステン、コバルト、ニッケルなどの何れかの金属がシリサイド化されたシリサイド層とから構成されている。メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ゲート絶縁膜５上に形成された浮遊ゲート電極ＦＧ、電極間絶縁膜７および制御ゲート電極ＣＧの積層ゲート構造によって構成されている。
【００１９】
また、図３に示すように、メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ビット線方向に並設されており、各ゲート電極ＭＧは溝９によって分離されている。溝９内には、層間絶縁膜１０が成膜されている。
【００２０】
ここで、溝９の内側面、即ち、メモリセルトランジスタＴｒｍのゲート電極ＭＧの側面（浮遊ゲート電極ＦＧ、電極間絶縁膜７および制御ゲート電極ＣＧの側面）には、電極間を絶縁する絶縁膜としてシリコン窒化膜１１が形成されている。そして、溝９の内底部（ゲート絶縁膜５の上面）には、上記シリコン窒化膜１１は形成されていない。
【００２１】
また、メモリセルトランジスタＴｒｍのゲート電極ＭＧの両脇には、シリコン基板２の表層に位置して図示しない拡散層（ソース／ドレイン領域）が形成されている。メモリセルトランジスタＴｒｍは、ゲート絶縁膜５及びゲート電極ＭＧ並びにソース／ドレイン領域を含んで構成されている。
【００２２】
上記した構成の不揮発性半導体記憶装置１は、図示しない周辺回路からワード線ＷＬ及びシリコン基板２間に高電界を印加すると共に、各電気的要素（ソース／ドレイン）に適切な所定電圧を与えることによってメモリセルのデータを消去／書込可能に構成されている。
【００２３】
次に、上記構成の不揮発性半導体記憶装置１の製造方法について、図４ないし図１５を参照して説明する。尚、図４〜図９はメモリセルのワード線方向に沿う模式的な断面図（図２相当図）であり、図１０〜図１５はメモリセルのビット線方向に沿う模式的な断面図（図３相当図）である。
【００２４】
まず、ｐ型シリコン基板（または表層にｐ型ウエルを形成したシリコン基板）２上に、第１の絶縁膜としてのゲート絶縁膜（シリコン酸化膜）５を１ｎｍから１５ｎｍ程度形成する（図４参照）。そして、ゲート絶縁膜５の上に化学気相成長法によって電荷蓄積層となる多結晶シリコン層６（浮遊ゲート電極ＦＧ）を１０ｎｍから２００ｎｍ程度形成する。次いで、多結晶シリコン層６上に化学気相成長法によってシリコン窒化膜１２を５０ｎｍから２００ｎｍ程度形成し、更に、シリコン窒化膜１２上に化学気相成長法によってシリコン酸化膜１３を５０ｎｍから４００ｎｍ程度形成する。
【００２５】
この後、シリコン酸化膜１３上に、フォトレジスト（図示しない）を塗布し、露光現像によりレジストをパターニングする。次いで、フォトレジストを耐エッチングマスクにしてシリコン酸化膜１３をエッチングする。エッチング後に、フォトレジストを除去し、シリコン酸化膜１３をマスクにしてシリコン窒化膜１２をエッチングし、次いで、多結晶シリコン層６（浮遊ゲート電極ＦＧ）、ゲート絶縁膜５およびシリコン基板２をエッチングすることにより、素子分離のための溝３を形成する（図５参照）。
【００２６】
次いで、減圧化学気相成長法および塗布技術を用いて素子分離絶縁膜（シリコン酸化膜）４を２００ｎｍから１５００ｎｍ程度形成することにより、素子分離溝３を埋め込む（図６参照）。ここで、塗布技術で形成した素子分離絶縁膜４は、酸素雰囲気もしくは水蒸気雰囲気下で加熱処理を行うことにより高密度化を行う。この後、化学的機械的研磨法（ＣＭＰ(chemical mechanical polish)）により、シリコン窒化膜１２をストッパーにして平坦化を行う。次いで、シリコン窒化膜１２と選択比のあるエッチング条件を用いて、素子分離絶縁膜４のみをエッチバックすることにより、図７に示す構造を得る。続いて、マスク材であるシリコン窒化膜１２を剥離する。
【００２７】
次に、図８に示すように、露出した多結晶シリコン層６の表面および素子分離絶縁膜４の表面に、第２の絶縁膜として電極間絶縁膜７を形成する。この電極間絶縁膜７としては、単体の高誘電率絶縁膜を、または、シリコン酸化膜／高誘電率絶縁膜／シリコン酸化膜の積層構造の膜、または、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造の膜、または、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層構造の膜を周知のプロセスにより形成する。
【００２８】
次いで、図９に示すように、電極間絶縁膜７上に、多結晶シリコン層からなる導電層８（制御ゲート電極ＣＧ）を形成する。次に、図１０に示すように、導電層８上に、化学気相成長法によってシリコン窒化膜１４を５０ｎｍから２００ｎｍ程度形成する。続いて、図１１に示すように、シリコン窒化膜１４上に、化学気相成長法によってシリコン酸化膜１５を５０ｎｍから４００ｎｍ程度形成する。
【００２９】
この後、シリコン酸化膜１５上に、フォトレジスト（図示しない）を塗布し、露光現像によりレジストをパターニングする。次いで、フォトレジストを耐エッチングマスクにしてシリコン酸化膜１５をエッチングする。そして、エッチング後にフォトレジストを除去する。続いて、シリコン酸化膜１５をマスクにしてシリコン窒化膜１４をエッチングし、次いで、導電層８、電極間絶縁膜７および多結晶シリコン層６をエッチングすることにより、浮遊ゲート電極ＦＧを形成しつつ、制御ゲート電極ＣＧと電極間絶縁膜７と浮遊ゲート電極ＦＧをビット線方向に分離するための溝９を形成する。その後、シリコン酸化膜１５を除去して、図１２に示す構造を得る。
【００３０】
次いで、図１３に示すように、ゲート絶縁膜５の上面、多結晶シリコン層６の側面、電極間絶縁膜７の側面、導電層８の側面、並びに、シリコン窒化膜１４の側面および上面の上に、シリコン窒化膜１１を形成する。この場合、シリコン窒化膜１１を薄膜で制御性よく形成するため、ラジカル窒化処理を用いて形成する。このラジカル窒化処理を用いてシリコン窒化膜１１を形成する処理の詳細については、後述する。
【００３１】
次に、ラジカル酸化処理を用いて、ゲート絶縁膜５、即ち、シリコン酸化膜上のシリコン窒化膜１１を酸化することにより、ゲート絶縁膜５上（即ち、溝９の内底部）のシリコン窒化膜１１を除去し、図１４に示す構造を得る。このラジカル酸化処理を用いてシリコン窒化膜１１を選択的に消失させる処理の詳細については、後述する。この後、減圧化学気相成長法および塗布技術を用いて層間絶縁膜（シリコン酸化膜）１０を２０ｎｍから５００ｎｍ程度形成することによって、電極間分離用の溝９を埋め込む(電極間の絶縁膜を形成する)。これにより、図１５に示す構造を得る。次に、層間絶縁膜１０をエッチバックしてシリコン窒化膜１１を露出させ、露出した部分のシリコン窒化膜１１、１４を除去した後、導電層（多結晶シリコン層）８の上面部にシリサイド層を形成することにより、図３に示す構造を得る。この後、層間絶縁膜の形成工程、コンタクト形成工程、ビット線ＢＬの形成工程、後工程などを行うことにより、不揮発性半導体記憶装置１が製造される。
【００３２】
ここで、図１３に示すシリコン窒化膜１１を形成するラジカル窒化処理と、その後、実行するラジカル酸化処理の各処理方法について説明する。まず、ラジカル窒化処理は、窒化種としてプラズマ等により物理励起した窒素を用いることを特徴とする方法である。このラジカル窒化処理では、窒化量は処理条件に依存し、任意に調整可能である。ラジカル窒化処理の利点は、均一性の良いシリコン窒化膜を、処理温度が低温の状態で、処理時間を低減しながら、形成することが可能な点である。本実施形態の場合、窒素ラジカルを生成するマイクロ波を１００〜３０００Ｗ、処理圧力を５〜３０Ｐａ、基板温度を室温〜９００℃とした。上記条件で形成されるシリコン窒化膜の膜厚は０．３ｎｍ〜５ｎｍ、窒素ドーズ量で１．０×１０14［ａｔｏｍｓ／ｃｍ2］〜１．０×１０18［ａｔｏｍｓ／ｃｍ2］となった。
【００３３】
次に、シリコン窒化膜１１を形成した後、実行するラジカル酸化処理について述べる。ラジカル酸化処理とは、水素ガスと酸素ガスとを反応させて発生した酸化剤により酸化する処理方法である。本実施形態で用いたラジカル酸化処理の処理条件は、水素・酸素混合ガス流量の０．５〜１０％を水素ガス比とし、処理温度は、７００℃〜１０００℃とした。このラジカル酸化処理の酸化量（酸化膜厚）は、処理条件により任意に調整可能である。このラジカル酸化処理の特徴は、処理時間の短時間化およびシリコン窒化膜中の酸化種の長距離輸送が可能という点である。このラジカル酸化処理によって、図１４に示すように、ゲート絶縁膜５上、即ち、溝９の内底部上のシリコン窒化膜１１を除去することができる。
【００３４】
ところで、電極分離用の溝９を形成した後（図１２参照）、浮遊ゲート電極ＦＧの側面上にシリコン窒化膜１１を直接形成すると、固定電荷の増加に伴う閾値の変動や、界面準位の増加などが生じるおそれがある。この固定電荷の増加に伴う閾値の変動や、界面準位の増加などを、デバイス上許容できない場合には、界面特性を調整する目的でケミカル酸化法などによって浮遊ゲート電極ＦＧ、即ち、多結晶シリコン層６の側面上にシリコン酸化膜を薄く（１ｎｍ以下程度）形成する場合がある。また、浮遊ゲート電極ＦＧ、即ち、多結晶シリコン層６の側面上に、自然酸化膜が形成される場合がある。このように、薄いシリコン酸化膜が多結晶シリコン層６の側面上に形成されている場合に、その上に、ラジカル窒化処理によりシリコン窒化膜１１を形成し、その後、ラジカル酸化処理を行うと、多結晶シリコン層６の側面上のシリコン窒化膜１１が酸化されて除去されるおそれが考えられるが、本発明者らは、多結晶シリコン層６の側面上のシリコン窒化膜１１が除去されないことを実験等で確認している。
【００３５】
具体的には、多結晶シリコンの下地と、多結晶シリコン上に薄いシリコン酸化膜（膜厚が１ｎｍ以下程度）を形成した下地と、膜厚が１０ｎｍ程度のシリコン酸化膜の下地を用意し、これら各下地の上に上記したラジカル窒化処理でシリコン窒化膜を形成し、その後、ラジカル酸化処理を実行した。この実験結果を、図１７のグラフに示す。この図１７において白地の棒グラフで示すように、ラジカル窒化処理によって各下地の上にほぼ同等の窒化量（即ち、窒素のドーズ量）のシリコン窒化膜を形成していることがわかる。そして、図１７において斜線の棒グラフで示すように、シリコン窒化膜を形成後、ラジカル酸化処理を行うと、多結晶シリコン上の窒化量と、多結晶シリコン上に薄いシリコン酸化膜を形成した下地上の窒化量とは減少し、シリコン酸化膜上の窒化膜は消失していることがわかる。この実験結果は、窒化膜に対して酸化を行うことにより、窒素が外方拡散していることを示している。
【００３６】
また、ラジカル酸化処理によってシリコン酸化膜上のシリコン窒化膜が消失した理由としては、多結晶シリコン上(または多結晶シリコン上に薄膜のシリコン酸化膜が形成された下地上）に比べてシリコン酸化膜はシリコン密度が低く、このため、ラジカル窒化時に形成されるシリコン窒化膜が脆弱になると考えられる。これにより、ラジカル酸化処理によってシリコン酸化膜上のシリコン窒化膜を消失させると共に、多結晶シリコン上(または多結晶シリコン上に薄膜のシリコン酸化膜が形成された下地上）の窒化膜を選択的に残すことができる。
【００３７】
尚、多結晶シリコン上に残るシリコン窒化膜の窒素量および膜厚は、最初にラジカル窒化処理により形成したシリコン窒化膜の窒素量および膜厚と、ラジカル酸化処理の酸化処理条件とにより異なるため、多結晶シリコン上に残るシリコン窒化膜の窒素量および膜厚が所望の状態になるように、ラジカル窒化処理の窒化処理条件とラジカル酸化処理の酸化処理条件を制御する。
【００３８】
ところで、溝９の内底部のシリコン窒化膜１１を除去する方法として、減圧化学気相成長法によりシリコン窒化膜を形成した後、異方性エッチングを用いて除去する方法がある。ただし、この方法では、ゲート電極の側面に均一でトラップサイトの少ないシリコン窒化膜を形成することが難しい。以下、その理由を説明する。
【００３９】
電極間分離用の溝９を形成する際には、制御ゲート電極ＣＧ、電極間絶縁膜７、浮遊ゲート電極ＦＧ、素子分離絶縁膜４を加工する。この加工の際には、各膜のエッチングレートが異なるため、上記溝９の内側面の表面には、凹凸が形成される。この凹凸が形成された表面に均一なシリコン窒化膜を減圧化学気相成長法によって形成した後、異方性エッチングを行う。異方性エッチングでは、シリコン基板に垂直な方向のエッチングが進むため、溝９の内底部のシリコン窒化膜は削られてなくなる。このとき、溝９の内側面では、凸部分の上面のシリコン窒化膜のみがエッチングされて薄膜化し、凹部分の上面のシリコン窒化膜はエッチングされない。また、減圧化学気相成長法によって形成したシリコン窒化膜は、その後の異方性エッチング加工によるダメージの影響で、結果的にシリコン窒化膜中に固定電荷やトラップサイトを形成する場合が多い。このような理由から、表面に凹凸のある溝９の内側面（多結晶シリコン層の側面）に均一でトラップサイトの少ないシリコン窒化膜を形成するためには、上記実施形態で説明したラジカル窒化処理とラジカル酸化処理を実行する方法が好ましい。
【００４０】
上記した構成の本実施形態によれば、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧの側面上にシリコン窒化膜１１を形成したので、書き込み時に発生する制御ゲート電極ＣＧ間、もしくは、隣接する浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間のリーク電流を低減することができる。これにより、データの誤書き込みを抑制することができ、トランジスタの動作に優れた不揮発性半導体記憶装置を実現することができる。
【００４１】
ここで、上記したようにシリコン窒化膜１１を形成することにより、リーク電流を低減できることを、本発明者らは、次の実験で確認している。即ち、電極間にシリコン酸化膜だけを設け、このシリコン酸化膜に電界を加えたときに、流れるリーク電流の電流密度を測定した結果を、図１６中の曲線Ａで示す。尚、図１６の横軸は電界の大きさを示し、図１６の縦軸はリーク電流の電流密度の大きさを示す。そして、電極間にシリコン酸化膜に加えてシリコン窒化膜を挿入した構成に、電界を加えたときに、流れるリーク電流の電流密度を測定した結果を、図１６中の曲線Ｂで示す。
【００４２】
図１６によれば、シリコン窒化膜を挿入した場合には、挿入しない場合に比べて、高電界リークを大幅に低減できることが分かる。この場合、素子の動作電界印加時には、絶縁膜を導電帯が横切る膜厚が、電子のトンネル距離に相当し、この距離が大きいほどトンネル確率は小さくなる。従って、シリコン酸化膜よりも誘電率が高いシリコン窒化膜を、電子の注入されてくる直近に形成することで、電子のトンネル距離が長くなり、リーク電流を低減することができたと考えられる。
【００４３】
尚、電界によって発生するリーク電流は、通過する膜のバリアハイトによっても影響を受ける。特に、電子のトンネル距離が長くなる低電界領域では、バリアハイトが高い方がリーク電流を抑える効果があることがわかっている。この効果を有効に利用する目的で、窒化膜中に酸素を取り込み、酸窒化膜を形成しても良い。一方で、後述する後酸化による加工バラツキを考慮する場合には、酸素を含まない窒化膜の方が上記酸窒化膜よりも酸化剤へのバリア性が高く有効となる。
【００４４】
不揮発性半導体記憶装置において、電極間分離用の溝９の加工バラツキによって制御ゲート電極ＣＧ間の距離が減少した場合には、書き込み時のゲート電極間の絶縁膜へかかる電界が大きくなるため、リーク電流を増大させる。電界増加によるリーク電流の増大が大きい場合には、上記溝９の加工バラツキによる影響が大きくなることから、誤書き込みが発生するメモリセルが増加するおそれがある。これに対して、本実施形態によれば、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧの側面上にシリコン窒化膜１１を形成したので、従来構成に比べて、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間のリーク電流を低減させ、電界の変動に十分にマージンを持つことで、誤書き込み不良を低減すると共に、加工バラツキに対する許容幅を増加させ、ウェハ全体として誤書き込み低減を実現できる。この場合、窒化膜によるリーク電流の低減効果は、窒化膜の膜厚に依存するため、膜厚は均一であることが望ましく、本実施形態では、ラジカル窒化処理によってシリコン窒化膜１１を形成するので、均一な膜厚のシリコン窒化膜１１を形成することが可能となる。
【００４５】
また、電極間分離用の溝９の形成後には、加工時に発生する酸化膜へのダメージや堆積(デポ)酸化膜を改質する目的で、酸化を行う場合や、堆積酸化膜の形成時など酸化剤が電極を酸化する場合がある（後工程での酸化）。制御ゲート電極ＣＧの幅のバラツキは、電極間の溝９の加工バラツキおよび後工程での酸化量のバラツキによって大きくなる。ゲート電極幅は書き込み特性に大きく影響するため、後工程での酸化によるゲート電極幅のバラツキが書き込み特性のバラツキを大きくする。
【００４６】
これに対して、本実施形態では、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧの側面に形成したシリコン窒化膜１１が、酸化剤の拡散を抑制する効果を有するので、後工程での酸化によるゲート電極幅の減少を低減することができ、書き込みバラツキの抑制を実現することが可能である。さらに、シリコン窒化膜１１で電極間絶縁膜７の側面が保護されているので、後工程での酸化によるバーズビークの発生を抑制できる。この場合、酸化剤から浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧを保護するためには、側面に形成されるシリコン窒化膜１１の膜厚は均一であることが望ましく、本実施形態では、ラジカル窒化処理によってシリコン窒化膜１１を形成するので、均一な膜厚のシリコン窒化膜１１を形成できる。
【００４７】
また、本実施形態では、図３に示すように、電極間分離用の溝９の内底部には、シリコン窒化膜１１を形成しないように構成した。これは、窒化膜などの誘電率の高い膜を電極間の絶縁膜上に形成すると、寄生容量に起因するデバイス動作の悪化が懸念される場合があるためである。尚、隣接メモリセル間の干渉増大は、書き込み速度の低下や隣接するメモリセルの書き込み誤動作の原因となる。これに対して、本実施形態によれば、電極間分離用の溝９の内底部上にシリコン窒化膜１１を形成しないので、窒化膜の悪影響を低減できる。また、メモリセル間に残るシリコン窒化膜１１の膜厚がばらついていると、セル間干渉効果により、特性のバラツキが発生してしまうことから、シリコン窒化膜１１の膜厚は均一であることが望ましい。これに対して、本実施形態によれば、ラジカル窒化処理によってシリコン窒化膜１１を形成するので、均一な膜厚のシリコン窒化膜１１を形成できる。
【００４８】
また、シリコン窒化膜は、固定電荷が形成されることが多く、トンネル絶縁膜側方の基板上(電極間分離用の溝９の内底部)に固定電荷があると、閾値変動を引き起こし、デバイスへの不具合を発生する懸念がある。さらに、シリコン窒化膜はトラップサイトを形成して、書き込み時の高電界により、ホットエレクトロン注入などにより電荷をトラップし、閾値変動などトランジスタ特性に不具合を発生させる場合がある。しかも、シリコン窒化膜の膜質が劣悪な場合には、トラップされた電荷が、浮遊ゲート電極ＦＧに溜められた電子の作る電界により、トラップサイトを経由して移動する、即ち、電荷の移動が発生することにより、電荷保持特性の劣化を引き起こし、デバイスの信頼性を劣化させる懸念がある。このような懸念に対しても、本実施形態によれば、電極間分離用の溝９の内底部上にシリコン窒化膜を形成しないため、デバイス不具合への懸念を減らすことができ、電極間でのリーク電流を低減することができ、また、酸化剤からゲート電極を保護して電極幅を保持することが可能となる。
【００４９】
（第２実施形態）
図１８は、本発明の第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。この第２実施形態では、電極間絶縁膜として酸化膜を含む構造の絶縁膜、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるＯＮＯ（oxide-nitride-oxide）膜１６を使用した。このＯＮＯ膜１６の側面にラジカル窒化によって形成された窒化膜は、ラジカル酸化処理によって酸化されて消失するため、シリコン窒化膜１１が浮遊ゲート電極ＦＧと制御ゲート電極ＣＧの側面間で連続していない図１８に示すような構造が形成される。尚、上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。
【００５０】
上記第２実施形態の構成においては、ゲート電極ＭＧの側面に形成したシリコン窒化膜１１中にトラップサイトが形成されている場合、書き込み時にシリコン窒化膜１１中へトラップされた電荷が、浮遊ゲート電極ＦＧ中に蓄積された電子の作る電界によって移動すること、即ち、シリコン窒化膜１１中のトラップを経由して電荷の移動が発生することを抑制できる。このため、電荷保持特性が劣化する懸念をなくすことができ、所望の効果を得ることができる。さらに、ラジカル酸化時に、ＯＮＯ膜（電極間絶縁膜）１６への酸化剤到達によって、ＯＮＯ膜１６のエッジ部を改質する効果が得られるため、リーク電流特性に優れた電極間絶縁膜を形成することができる。また、電極加工後に露出していたシリコン酸化膜部では、シリコン酸化膜上に形成されたシリコン窒化膜１１は、消失してなくなるため、電極加工時に残ったシリコン酸化膜の残膜や堆積(デポ)シリコン酸化膜の改質アニールを行いつつ、電極間でのリーク電流低減の効果を得ることができる。また、酸化剤からゲート電極ＭＧを保護できるため、ゲート電極ＭＧの幅寸法が減少することを防止できる。
【００５１】
また、第２実施形態では、電極間絶縁膜としてシリコン酸化膜を含むＯＮＯ膜１６を用いると共に、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧの側面に形成したシリコン窒化膜１１で上記ＯＮＯ膜１６を挟む積層構造としたので、前述したように電荷保持特性の劣化懸念がなく、且つ後酸化により浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧのエッジ部を改質してリーク電流特性を向上させながら、バーズビークの影響は軽減させることが可能となる。即ち、バーズビークは、浮遊ゲート電極ＦＧ側面に到達した酸化剤とシリコン酸化膜中を拡散した酸化剤により形成されるため、側面方向に向かうにしたがい酸化の進んだ現象が発生する。これに対して、第２実施形態によれば、ゲート電極ＭＧ間の溝に形成した層間絶縁膜１０中を拡散してきた酸化剤を、電極間絶縁膜を挟んだシリコン窒化膜１１によって抑制できることから、後酸化時にも浮遊ゲート電極ＦＧのエッジ部が丸められる程度でとどめることができ、バーズビークの発生を抑制できる。
【００５２】
（他の実施形態）
本発明は、上記各実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００５３】
上記各実施形態では、シリコン窒化膜１１（図１３参照）を形成する方法として、ラジカル窒化法を用いたが、これに限定するものではなく、プラズマ窒化法や、通常の電気炉による熱窒化法を用いても良い。
【００５４】
また、上記各実施形態では、溝９の内底部のシリコン窒化膜１１を除去するに際して、ラジカル酸化法を用いたが、これに限定されるものではなく、ウェット酸化、ドライ酸化、オゾン酸化等を用いても良い。この酸化処理は、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧの各側面のシリコン窒化膜１１が消失しない範囲に酸化量が調整されるのであれば、数回に分けて実施してもよく、特に処理回数に制限は無い。
【００５５】
また、上記各実施形態では、浮遊ゲート電極を有する不揮発性半導体記憶装置に適用したが、他のゲート電極構造を有する半導体装置であっても、各実施形態と同様の積層構造を有する素子であれば同様の効果を得ることができる。例えば、電荷トラップ層（電荷蓄積層）としてシリコン窒化膜を用いた電荷トラップ型のセル構造（ＭＯＮＯＳと称される）を有する不揮発性半導体記憶装置に適用しても良い。
【符号の説明】
【００５６】
図面中、１は不揮発性半導体記憶装置、２はシリコン基板、３は素子分離溝、４は素子分離絶縁膜、５はゲート絶縁膜、６は多結晶シリコン層、７は電極間絶縁膜、８は導電層、９は溝、１０は層間絶縁膜、１１はシリコン窒化膜、１６はＯＮＯ膜（電極間絶縁膜）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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