(57)【要約】      （修正有）【課題】応力の作用によって、チャネルの移動度をより向上させることができる半導体装置を提供する。【解決手段】ｐ型チャネルＭＯＳＦＥＴ２０が形成されている半導体基板１２を有する半導体装置１０。半導体基板１２のうちのｐ型チャネルＭＯＳＦＥＴ２０のｎ型ウェルに接する領域には、ＳＴＩ５０が形成されている。ｐ型チャネルＭＯＳＦＥＴ２０のソース２２からドレイン２４に向かう方向においてｎ型ウェルに接するＳＴＩ５０ａは、ｎ型ウェル領域２６に圧縮応力を作用させる絶縁材料により形成される。ｐ型チャネルＭＯＳＦＥＴ２０のソース２２からドレイン２４に向かう方向と直交する方向においてｎ型ウェル領域２６に接するＳＴＩ５０ｃは、ｎ型ウェル領域２６に引張応力を作用させる絶縁材料により形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｐ型チャネルＭＯＳＦＥＴが形成されている半導体基板を有する半導体装置であって、
半導体基板のうちのｐ型チャネルＭＯＳＦＥＴのｎ型ウェル領域に接する領域には、ＳＴＩが形成されており、
ｐ型チャネルＭＯＳＦＥＴのソースからドレインに向かう方向においてｎ型ウェル領域に接するＳＴＩは、ｎ型ウェル領域に圧縮応力を作用させる絶縁材料により形成されており、
ｐ型チャネルＭＯＳＦＥＴのソースからドレインに向かう方向と直交する方向においてｎ型ウェル領域に接するＳＴＩは、ｎ型ウェル領域に引張応力を作用させる絶縁材料により形成されている、
半導体装置。
【請求項２】
半導体基板には、ｎ型チャネルＭＯＳＦＥＴがさらに形成されており、
半導体基板のうちのｎ型チャネルＭＯＳＦＥＴのｐ型ウェル領域に接する領域には、ＳＴＩが形成されており、
ｐ型ウェル領域に接するＳＴＩは、ｐ型ウェル領域に引張応力を作用させる絶縁材料により形成されている、
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）によって、ＭＯＳＦＥＴを他の半導体領域から分離する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２２１０５８号公報
【特許文献２】特開２００８−０４１９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
微細化されたＭＯＳＦＥＴの駆動電流を向上させるために、チャネルの移動度を向上させる技術が重要となっている。チャネルの移動度は、チャネルに作用する応力によって変化する。ｐ型チャネルＭＯＳＦＥＴのチャネルは、電流が流れる方向に圧縮応力が作用すると移動度が向上し、電流が流れる方向と直交する方向に引張応力が作用すると移動度が向上する。
【０００５】
従来の技術では、ＨＤＰ酸化膜（高密度プラズマＣＶＤ法により形成されるＳｉＯ２膜）を用いてＳＴＩを形成するのが一般的である。ＨＤＰ酸化膜は、半導体基板に対して圧縮応力を作用させる。ｐ型チャネルＭＯＳＦＥＴのＳＴＩの絶縁材料としてＨＤＰ酸化膜を採用すると、ｎ型ウェル領域に対して圧縮応力が作用する。すなわち、チャネルに対して、電流が流れる方向と電流が流れる方向と直交する方向の双方において、圧縮応力が作用する。この場合、電流が流れる方向に作用する圧縮応力はチャネルの移動度を向上させるが、電流が流れる方向に直交する方向に作用する圧縮応力はチャネルの移動度を低下させる。このため、チャネルの移動度を十分に向上させることはできない。
【０００６】
また、特許文献２には、ＳＴＩの底部側の絶縁材料をＳＯＧ酸化膜（ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）法により形成されるＳｉＯ２膜）で形成し、ＳＴＩの上部側の絶縁材料をＨＤＰ酸化膜で形成したＳＴＩが開示されている。ＳＯＧ酸化膜は半導体基板に対して引張応力を作用させる。ＨＤＰ酸化膜とＳＯＧ酸化膜を用いてＳＴＩを形成することで、半導体基板に作用する応力が緩和される。この技術をｐ型チャネルＭＯＳＦＥＴに採用した場合、ｎ型ウェルに対して作用する応力が小さくなる。このため、チャネルの移動度を十分に向上させることはできない。
【０００７】
本発明は、応力の作用によって、チャネルの移動度をより向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、ｐ型チャネルＭＯＳＦＥＴが形成されている半導体基板を有する半導体装置を提供する。この半導体装置では、半導体基板のうちのｐ型チャネルＭＯＳＦＥＴのｎ型ウェル領域に接する領域にＳＴＩが形成されている。ｐ型チャネルＭＯＳＦＥＴのソースからドレインに向かう方向においてｎ型ウェル領域に接するＳＴＩは、ｎ型ウェル領域に圧縮応力を作用させる絶縁材料により形成されている。ｐ型チャネルＭＯＳＦＥＴのソースからドレインに向かう方向と直交する方向においてｎ型ウェル領域に接するＳＴＩは、ｎ型ウェル領域に引張応力を作用させる絶縁材料により形成されている。
【０００９】
この半導体装置では、ｎ型ウェル領域に対するＳＴＩの位置によって、ＳＴＩの絶縁材料が異なる。ｐ型チャネルＭＯＳＦＥＴのソースからドレインに向かう方向においてｎ型ウェル領域に接するＳＴＩがｎ型ウェル領域に圧縮応力を作用させる絶縁材料により形成されているので、チャネルに対して、電流が流れる方向に圧縮応力が作用する。また、ｐ型チャネルＭＯＳＦＥＴのソースからドレインに向かう方向と直交する方向においてｎ型ウェル領域に接するＳＴＩがｎ型ウェル領域に引張応力を作用させる絶縁材料により形成されているので、チャネルに対して、電流が流れる方向と直交する方向に引張応力が作用する。このように、チャネルに対して、電流が流れる方向に圧縮応力が作用し、電流が流れる方向と直交する方向に引張応力が作用するので、チャネルの移動度をより向上させることができる。
【００１０】
ｐ型チャネルＭＯＳＦＥＴと同一の半導体基板にｎ型チャネルＭＯＳＦＥＴが形成される場合がある。この場合、ｎ型チャネルＭＯＳＦＥＴのチャネルの移動度を向上させるように、ＳＴＩを形成することが好ましい。すなわち、半導体基板にｎ型チャネルＭＯＳＦＥＴがさらに形成されている半導体装置は、半導体基板のうちのｎ型チャネルＭＯＳＦＥＴのｐ型ウェル領域に接する領域にＳＴＩが形成されており、ｐ型ウェル領域に接するＳＴＩがｐ型ウェル領域に引張応力を作用させる絶縁材料により形成されていることが好ましい。
【００１１】
このような構成によれば、ｎ型チャネルＭＯＳＦＥＴのチャネルに対して、電流が流れる方向及び電流が流れる方向と直交する方向の双方において、引張応力が作用する。ｎ型チャネルＭＯＳＦＥＴのチャネルは、電流が流れる方向に引張応力が作用すると移動度が向上し、電流が流れる方向と直交する方向に引張応力が作用すると移動度が向上する。したがって、このような構成によれば、ｎ型チャネルＭＯＳＦＥＴのチャネルの移動度をより向上させることができる。
【００１２】
また、本明細書は、ｐ型チャネルＭＯＳＦＥＴとｎ型チャネルＭＯＳＦＥＴが形成されている半導体基板を有する半導体装置を提供する。この半導体装置では、半導体基板のうちの、ｐ型チャネルＭＯＳＦＥＴのｎ型ウェル領域及びｎ型チャネルＭＯＳＦＥＴのｐ型ウェル領域に接する領域にＳＴＩが形成されている。ｐ型チャネルＭＯＳＦＥＴのソースからドレインに向かう方向においてｎ型ウェル領域に接するＳＴＩは、ｎ型ウェル領域に圧縮応力を作用させる絶縁材料により形成されている。ｎ型チャネルＭＯＳＦＥＴのソースからドレインに向かう方向においてｐ型ウェル領域に接するＳＴＩは、ｐ型ウェル領域に引張応力を作用させる絶縁材料により形成されている。
【００１３】
この半導体装置では、ｐ型チャネルＭＯＳＦＥＴのチャネルに対して電流が流れる方向に圧縮応力が作用し、ｎ型チャネルＭＯＳＦＥＴのチャネルに対して電流が流れる方向に引張応力が作用する。したがって、ｐ型チャネルＭＯＳＦＥＴのチャネルの移動度とｎ型チャネルＭＯＳＦＥＴのチャネルの移動度の両方を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】半導体装置１０の上面図。
【図２】図１のＩＩ−ＩＩ線断面図。
【図３】図１のＩＩＩ−ＩＩＩ線断面図。
【図４】図１のＩＶ−ＩＶ線断面図。
【図５】図１のＶ−Ｖ線断面図。
【図６】ＳＴＩ５０の形成過程における半導体基板１２の断面図。
【図７】ＳＴＩ５０の形成過程における半導体基板１２の断面図。
【図８】ＳＴＩ５０の形成過程における半導体基板１２の断面図。
【図９】ＳＴＩ５０の形成過程における半導体基板１２の断面図。
【図１０】ＳＴＩ５０の形成過程における半導体基板１２の断面図。
【図１１】ＳＴＩ５０の形成過程における半導体基板１２の断面図。
【図１２】ＳＴＩ５０の形成過程における半導体基板１２の断面図。
【図１３】ＳＴＩ５０の形成過程における半導体基板１２の断面図。
【図１４】ＳＴＩ５０の形成過程における半導体基板１２の断面図。
【図１５】ＳＴＩ５０の形成過程における半導体基板１２の断面図。
【図１６】ＳＴＩ５０の形成過程における半導体基板１２の断面図。
【図１７】ＳＴＩ５０の形成後における半導体基板１２の断面図。
【発明を実施するための形態】
【００１５】
図１は、実施形態に係る半導体装置１０の上面図を示している。図１に示すように、半導体装置１０は、シリコンからなる半導体基板１２の上面に形成されたｐ型チャネルＭＯＳＦＥＴ２０（以下では、ＰＭＯＳ２０という）とｎ型チャネルＭＯＳＦＥＴ３０（以下では、ＮＭＯＳ３０という）を有している。図２は、ＰＭＯＳ２０のＸ方向（ソース領域２２からドレイン領域２４に向かう方向）における縦断面図を示しており、図３は、ＮＭＯＳ３０のＸ方向（ソース領域３２からドレイン領域３４に向かう方向）における縦断面図を示している。
【００１６】
図２に示すように、ＰＭＯＳ２０は、ソース領域２２と、ドレイン領域２４と、ｎ型ウェル領域２６を有している。
ｎ型ウェル領域２６は、ｎ型の領域であり、半導体基板１２の上面から一定の深さまでの範囲に形成されている。
ソース領域２２は、ｐ型の領域であり、ｎ型ウェル領域２６内の半導体基板１２の上面を含む範囲に形成されている。
ドレイン領域２４は、ｐ型の領域であり、ｎ型ウェル領域２６内の半導体基板１２の上面を含む範囲に形成されている。ドレイン領域２４は、ソース領域２２からＸ方向に距離を隔てた位置に形成されている。すなわち、ソース領域２２とドレイン領域２４の間にはｎ型ウェル領域２６が形成されている。ソース領域２２とドレイン領域２４の間では、ｎ型ウェル領域２６が半導体基板１２の上面に露出している。
ソース領域２２の上面には、ソース電極２２ａが形成されている。ドレイン領域２４の上面には、ドレイン電極２４ａが形成されている。なお、図１では、ソース電極２２ａとドレイン電極２４ａの図示を省略している。
ソース領域２２とドレイン領域２４の間のｎ型ウェル領域２６の上面は、絶縁膜２８に覆われている。絶縁膜２８上には、ゲート電極２９が形成されている。すなわち、ゲート電極２９は、絶縁膜２８を介してｎ型ウェル領域２６（詳細には、ソース領域２２とドレイン領域２４の間のｎ型ウェル領域２６）に対向している。
【００１７】
ソース電極２２ａとドレイン電極２４ａの間に電圧を印加した状態でゲート電極２９にオン電圧を印加すると、ゲート電極２９の下部のｎ型ウェル領域２６にチャネルが形成され、ソース領域２２からドレイン領域２４に向かって（すなわち、Ｘ方向に沿って）電流が流れる。すなわち、ＰＭＯＳ２０がオンする。ゲート電極２９へのオン電圧の印加を停止すると、チャネルが消失して、ＰＭＯＳ２０がオフする。
【００１８】
図１に示すように、ＮＭＯＳ３０は、ＰＭＯＳ２０からＹ方向（Ｘ方向と直交する方向）に距離を隔てた位置に形成されている。図３に示すように、ＮＭＯＳ３０は、ソース領域３２と、ドレイン領域３４と、ｐ型ウェル領域３６を有している。
ｐ型ウェル領域３６は、ｐ型の領域であり、半導体基板１２の上面から一定の深さまでの範囲に形成されている。
ソース領域３２は、ｎ型の領域であり、ｐ型ウェル領域３６内の半導体基板１２の上面を含む範囲に形成されている。
ドレイン領域３４は、ｎ型の領域であり、ｐ型ウェル領域３６内の半導体基板１２の上面を含む範囲に形成されている。ドレイン領域３４は、ソース領域３２からＸ方向に距離を隔てた位置に形成されている。すなわち、ソース領域３２とドレイン領域３４の間にはｐ型ウェル領域３６が形成されている。ソース領域３２とドレイン領域３４の間では、ｐ型ウェル領域３６が半導体基板１２の上面に露出している。
ソース領域３２の上面には、ソース電極３２ａが形成されている。ドレイン領域３４の上面には、ドレイン電極３４ａが形成されている。なお、図１では、ソース電極３２ａとドレイン電極３４ａの図示を省略している。
ソース領域３２とドレイン領域３４の間のｐ型ウェル領域３６の上面は、絶縁膜３８に覆われている。絶縁膜３８上には、ゲート電極３９が形成されている。すなわち、ゲート電極３９は、絶縁膜３８を介してｐ型ウェル領域３６（詳細には、ソース領域３２とドレイン領域３４の間のｐ型ウェル領域３６）に対向している。なお、図１に示すように、ＮＭＯＳ３０のゲート電極３９は、ＰＭＯＳ２０のゲート電極２９と繋がっている。
【００１９】
ソース電極３２ａとドレイン電極３４ａの間に電圧を印加した状態でゲート電極３９にオン電圧を印加すると、ゲート電極３９の下部のｐ型ウェル領域３６にチャネルが形成され、ドレイン領域３４からソース領域３２に向かって電流が流れる。すなわち、ＮＭＯＳ３０がオンする。ゲート電極３９へのオン電圧の印加を停止すると、チャネルが消失して、ＮＭＯＳ３０がオフする。
【００２０】
図１に示すように、半導体基板１２を平面視した場合におけるＰＭＯＳ２０とＮＭＯＳ３０の周囲の領域には、ＳＴＩ５０ａ〜５０ｃ（以下では、これらをまとめてＳＴＩ５０という）が形成されている。ＳＴＩ５０は、半導体基板１２の上面に形成されたトレンチ内に絶縁材料（ＳｉＯ２）を充填した構造を有している。図２、図３及び図５に示すように、ＳＴＩ５０は、ｎ型ウェル領域２６及びｐ型ウェル領域３６の側面と接するように形成されている。
【００２１】
図２に示すように、Ｘ方向（すなわち、ＰＭＯＳ２０のソース領域２２からドレイン領域２４に向かう方向（ＰＭＯＳ２０のチャネル内を電流が流れる方向））においてｎ型ウェル領域２６に接するＳＴＩ５０ａは、ＨＤＰ酸化膜５２により形成されている。ＨＤＰ酸化膜５２は、半導体基板１２に対して圧縮応力を作用させる。したがって、Ｘ方向においては、ｎ型ウェル領域２６に圧縮応力が作用している。すなわち、ＰＭＯＳ２０のチャネルに対して、電流が流れる方向に圧縮応力が作用している。これによって、ＰＭＯＳ２０のチャネルの移動度が向上されている。
【００２２】
図３に示すように、Ｘ方向（すなわち、ＮＭＯＳ３０のソース領域３２からドレイン領域２４に向かう方向（ＮＭＯＳ３０のチャネル内を電流が流れる方向））においてｐ型ウェル領域３６に接するＳＴＩ５０ｂは、ＳＯＧ酸化膜５４により形成されている。ＳＯＧ酸化膜５４は、半導体基板１２に対して引張応力を作用させる。したがって、Ｘ方向においては、ｐ型ウェル領域３６に引張応力が作用している。すなわち、ＮＭＯＳ３０のチャネルに対して、電流が流れる方向に引張応力が作用している。これによって、ＮＭＯＳ３０のチャネルの移動度が向上されている。
【００２３】
図４及び図５に示すように、Ｙ方向（すなわち、ＰＭＯＳ２０のチャネル内を電流が流れる方向及びＮＭＯＳ３０のチャネル内を電流が流れる方向に直交する方向）においてｎ型ウェル領域２６及びｐ型ウェル領域３６に接するＳＴＩ５０ｃは、ＳＯＧ酸化膜５４により形成されている。したがって、Ｙ方向においては、ｎ型ウェル領域２６及びｐ型ウェル領域３６に引張応力が作用している。すなわち、ＰＭＯＳ２０のチャネルに対して、そのチャネルを電流が流れる方向と直交する方向に引張応力が作用しており、ＮＭＯＳ３０のチャネルに対して、そのチャネルを電流が流れる方向と直交する方向に引張応力が作用している。これによって、ＰＭＯＳ２０のチャネルの移動度及びＮＭＯＳ３０のチャネルの移動度が向上されている。
【００２４】
以上に説明したように、この半導体装置１０では、ＰＭＯＳ２０のチャネルに対してＸ方向に圧縮応力が作用するとともにＹ方向に引張応力が作用するように、絶縁材料を選択してＳＴＩ５０が形成されている。これによって、ＰＭＯＳ２０のチャネルの移動度が向上されている。また、この半導体装置１０では、ＮＭＯＳ３０のチャネルに対してＸ方向に引張応力が作用するとともにＹ方向に引張応力が作用するように、絶縁材料を選択してＳＴＩ５０が形成されている。これによって、ＮＭＯＳ３０のチャネルの移動度が向上されている。したがって、この半導体装置１０は、高い駆動電流で動作することができる。
【００２５】
次に、半導体装置１０の製造方法について説明する。図６〜図１７は、ＳＴＩ５０の形成過程における半導体基板１２の断面図を示している。図６〜図１７では、図１のＩＩ−ＩＩ線におけるＳＴＩ５０ａを形成すべき箇所の拡大断面図、図１のＩＩＩ−ＩＩＩ線におけるＳＴＩ５０ｂを形成すべき箇所の拡大断面図、及び、図１のＩＶ−ＩＶ線に相当する箇所の拡大断面図を示している。
【００２６】
最初に、図６に示すように、半導体基板１２の表面を酸化してＳｉＯ２膜６０を形成し、さらに、ＣＶＤ法によってＳｉＯ２膜６０上にＳｉＮ膜６２を形成する。
次に、図７に示すように、ＳＴＩ５０を形成すべき箇所が開口部となるように、ＳｉＮ膜６２上にレジスト膜６４を形成する。
次に、図８に示すように、ドライエッチングによって開口部内のＳｉＯ２膜６０とＳｉＮ膜６２を除去する。
次に、図９に示すように、開口部内の半導体基板１２をドライエッチングすることによって、半導体基板１２にトレンチ６６を形成する。
次に、レジスト膜６４を除去し、その後、トレンチ６６の壁面を酸化する。その後、図１０に示すように、高密度プラズマＣＶＤ法によって、基板上にＨＤＰ酸化膜５２を形成する。ここでは、図１０に示すように、トレンチ６６内がＨＤＰ酸化膜５２で充填されるとともに、ＳｉＮ膜６２上に所定厚さのＨＤＰ酸化膜５２が形成されるように、ＨＤＰ酸化膜５２を成長させる。
次に、図１１に示すように、ＣＭＰ処理によって、ＳｉＮ膜６２より上側のＨＤＰ酸化膜５２を除去する。
次に、図１２に示すように、ＳＯＧ酸化膜５４によるＳＴＩ５０ｂ、５０ｃを形成すべき箇所が開口部となるように、半導体基板１２上にレジスト膜６８を形成する。
次に、図１３に示すように、ドライエッチングによって開口部内のＨＤＰ酸化膜５２を除去する。その後、レジスト膜６８を除去する。
次に、塗布法によって、基板上にＳＯＧ酸化膜５４を形成する。ここでは、図１４に示すように、ＨＤＰ酸化膜５２をエッチングすることで形成された凹部内にＳＯＧ酸化膜５４が充填されるとともに、ＳｉＮ膜６２上のＳＯＧ酸化膜５４が所定厚さとなるように、ＳＯＧ酸化膜５４を形成する。
次に、半導体基板１２をアニールすることで、ＳＯＧ酸化膜５４を緻密化する。次に、図１５に示すように、エッチングによって、ＳｉＮ膜６２より上側のＳＯＧ酸化膜５４を除去する。
次に、図１６に示すように、酸化膜（ＨＤＰ酸化膜５２とＳＯＧ酸化膜５４）をウェットエッチングすることによって、酸化膜の表面をＳｉＮ膜６２の表面より下側に後退させる。
次に、ホット燐酸処理によってＳｉＮ膜６２を除去し、フッ酸処理によってＳｉＯ２膜６０を除去する。これによって、図１７に示すように、ＳＴＩ５０が完成する。
【００２７】
ＳＴＩ５０を形成したら、従来公知の方法によって、ＰＭＯＳ２０とＮＭＯＳ３０を形成する。これによって、半導体装置１０が完成する。
【００２８】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２９】
１０：半導体装置
１２：半導体基板
２０：ＰＭＯＳ
２２：ソース領域
２２ａ：ソース電極
２４：ドレイン領域
２４ａ：ドレイン電極
２６：ｎ型ウェル領域
２８：絶縁膜
２９：ゲート電極
３０：ＮＭＯＳ
３２：ソース領域
３２ａ：ソース電極
３４：ドレイン領域
３４ａ：ドレイン電極
３６：ｐ型ウェル領域
３８：絶縁膜
３９：ゲート電極
５０：ＳＴＩ
５２：ＨＤＰ酸化膜
５４：ＳＯＧ酸化膜
６０：ＳｉＯ２膜
６２：ＳｉＮ膜
６４：レジスト膜
６６：トレンチ
６８：レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2011124335.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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