(57)【要約】【課題】ゲート構造としてメタル電極／Ｈｉｇｈ−ｋ膜構造を用いた半導体装置において、仕事関数の制御とＥＯＴの薄膜化とを両立させる。【解決手段】半導体基板１０１におけるｎチャネルＭＩＳトランジスタ形成領域の上に、ゲート絶縁膜として、第１の高誘電率絶縁層２０２、アルミニウム含有層２０３、ランタン含有層２０４及び第２の高誘電率絶縁層２０５を順次形成する。その後、ゲート電極形成を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有するｎチャネルＭＩＳトランジスタを備え、
前記第１のゲート絶縁膜は、ランタン及びアルミニウムを含む第１の高誘電率絶縁膜を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の高誘電率絶縁膜におけるランタン濃度のピーク位置は、前記第１の高誘電率絶縁膜におけるアルミニウム濃度のピーク位置よりも前記第１のゲート電極に近いことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第１の高誘電率絶縁膜と前記半導体基板との間に形成された界面層を有することを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の高誘電率絶縁膜は、ハフニウム及びジルコニウムの少なくとも一方を含むことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１の高誘電率絶縁膜は、ランタンに代えてマグネシウムを含むことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記第１の高誘電率絶縁膜は、アルミニウムに代えてイットリウムを含むことを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、前記第１の高誘電率絶縁膜と接し且つ窒化チタン又は窒化タンタルからなる層を有することを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記半導体基板における少なくとも前記第１のゲート絶縁膜と接する部分はシリコン、ゲルマニウム又はシリコンゲルマニウムからなることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極を有するｐチャネルＭＩＳトランジスタをさらに備え、
前記第２のゲート絶縁膜は、アルミニウムを含む第２の高誘電率絶縁膜を有することを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１のゲート絶縁膜の比誘電率は前記第２のゲート絶縁膜の比誘電率よりも大きいことを特徴とする半導体装置。
【請求項１１】
半導体基板におけるｎチャネルＭＩＳトランジスタ形成領域の上に第１のゲート絶縁膜を形成する工程（ａ）と、
前記第１のゲート絶縁膜の上に第１のゲート電極を形成する工程（ｂ）とを備え、
前記工程（ａ）は、前記第１のゲート絶縁膜として、第１の高誘電率絶縁層、アルミニウム含有層、ランタン含有層及び第２の高誘電率絶縁層を順次形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置において、
前記工程（ａ）は、前記半導体基板におけるｐチャネルＭＩＳトランジスタ形成領域の上に第２のゲート絶縁膜を形成する工程を含み、
前記工程（ｂ）は、前記第２のゲート絶縁膜の上に第２のゲート電極を形成する工程を含み、
前記工程（ａ）は、前記第２のゲート絶縁膜として、前記第１の高誘電率絶縁層、前記アルミニウム含有層及び前記第２の高誘電率絶縁層を順次形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１又は１２に記載の半導体装置において、
前記工程（ａ）は、前記第１の高誘電率絶縁層を形成する前に、前記半導体基板上に界面層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１〜１３のいずれか１項に記載の半導体装置において、
前記工程（ａ）は、前記ランタン含有層を形成した後に、６００℃以上で且つ７００℃以下の温度で熱処理を行う工程を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１〜１３のいずれか１項に記載の半導体装置において、
前記工程（ａ）において、前記第２の高誘電率絶縁層を前記ランタン含有層よりも先に形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置において、
前記工程（ａ）は、前記ランタン含有層を形成した後に、７００℃以上で且つ１０００℃以下の温度で熱処理を行う工程を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１１〜１６のいずれか１項に記載の半導体装置の製造方法において、
前記第１の高誘電率絶縁層及び前記第２の高誘電率絶縁層は、ハフニウムを含む第１のガスと酸素を含む第１の酸化剤とを用いて形成されることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
前記第１のガスは、ＴＤＭＡＨｆ（テトラジメチルアミノハフニウム）、ＨｆＣｌ4 （四塩化ハフニウム）、ＴＥＭＡＨｆ（テトラキスエチルメチルアミノハフニウム）及びＨｆ（ＭＭＰ）4 （テトラキス（１−メトキシ−２−メチル−２−プロポキシ）ハフニウム）の中から選ばれる少なくとも１種類の物質を含み、
前記第１の酸化剤は、Ｈ2 Ｏ、Ｏ2 及びＯ3 の中から選ばれる少なくとも１種類の物質を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示される技術は、半導体装置に関し、詳細には、高誘電率ゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高速化に伴い、電界一定のスケーリングのためにトランジスタの微細化が進行している。ＭＯＳＦＥＴには、電子の移動によって電流のオン、オフを制御しているｎチャネル型ＭＯＳＦＥＴ（以下「ＮＭＯＳ」と略記する）と、正孔の移動によって電流のオン、オフを制御しているｐチャネル型ＭＯＳＦＥＴ（以下「ＰＭＯＳ」と略記する）の２つのトランジスタがある。ＭＯＳＦＥＴの性能は、電流駆動能力Ｇｍで表すことができ、移動度μと、ゲート幅Ｗと、ゲート電極、ゲート絶縁膜及びシリコン基板からなるキャパシタの静電容量（ゲート容量）Ｃｏｘとに比例する一方、ゲート長Ｌに反比例する。そこで、ＭＯＳＦＥＴの高速化は、シリコン酸化膜（ＳｉＯ2 ）及びシリコン酸窒化膜（ＳｉＯＮ）などで構成されているゲート絶縁膜の薄膜化、及びポリシリコンなどで構成されているゲート電極の長さ（ゲート長）の縮小によって達成されている。
【０００３】
しかし、ＭＯＳＦＥＴの高性能化を実現するためには以下の様な課題が存在する。
【０００４】
まず、ゲート絶縁膜の厚さが２ｎｍ以下まで薄膜化した場合、直接トンネルリーク電流が増加してゲート電圧印加時の絶縁耐性が著しく劣化するため、ＭＯＳＦＥＴの消費電力が増加するので、高性能化及び低消費電力化の達成が困難になる。そこで、ゲート容量Ｃｏｘが比誘電率（ε）に比例し、ゲート絶縁膜の厚さ（ｄ）に反比例するという関係（Ｃｏｘ＝ε０・ε・（Ｓ／ｄ）（ε０：真空の比誘電率、Ｓ：ゲート面積））に着目して、ゲート絶縁膜材料として、従来のシリコン酸化膜（ε：３．９）及びシリコン酸窒化膜（ε：３．９〜７）よりも比誘電率の大きい高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）を用いることにより、実効ゲート容量を維持しつつ、物理的膜厚を厚くして直接トンネルリーク電流を抑制することが行われている。Ｈｉｇｈ−ｋ膜の候補としては、ハフニウム酸化膜（ＨｆＯ2 ）、ジルコニウム酸化膜（ＺｒＯ2 ）、アルミナ（Ａｌ2 Ｏ3 ）、それらのシリケート及びアルミネート並びに希土類酸化物等が注目されている。これらの候補のうちＨｆＯ2 膜及びＨｆＳｉＯ膜は、比誘電率が比較的高く、バンドギャップが５ｅＶ以上あり、シリコン基板に対する電子障壁高さが高いことから、次世代の高誘電率ゲート絶縁膜として最も有力である。
【０００５】
次に、ゲート電極として従来のポリシリコン電極を使用した場合には空乏層の影響が顕在化するため、ゲート絶縁膜を薄膜化しても、ポリシリコン電極の空乏層容量があるために、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）薄膜化を効率的に行うことができない。一方、ポリシリコン電極の仕事関数は、ホウ素やリンなどの不純物をイオン注入して熱処理により活性化することによって制御可能であった。具体的には、ポリシリコン電極／ＳｉＯ2 ゲート絶縁膜構造においてポリシリコンにホウ素をイオン注入することによって、仕事関数をノンドープ状態の４．６５ｅＶから５．１５ｅＶまで増大させることができるので、ＮＭＯＳ及びＰＭＯＳの両方のしきい値電圧の制御が可能であった。しかし、ポリシリコン電極／Ｈｉｇｈ−ｋゲート絶縁膜構造においては、フェルミレベルピニングの影響により、特にＰＭＯＳの実効仕事関数が低下することによって閾値電圧が上昇する結果、低電圧動作が困難になる。そこで、ゲート電極材料として、ポリシリコン電極から、空乏層の影響が無視でき且つフェルミレベルピニングの影響も小さいメタル電極への置換が図られている。メタルゲート電極材料の候補としては、仕事関数値及びドライエッチングやウェットエッチングなどの加工特性等を考慮して、チタンやタンタルの窒化物が検討されている。
【０００６】
尚、メタルゲート電極を用いた場合、当該メタルゲート電極に含まれる金属固有の仕事関数が支配的になるため、イオン注入による仕事関数の制御は難しい。そこで、ＮＭＯＳ、ＰＭＯＳのそれぞれについて所望の閾値電圧に制御するために、メタル電極／Ｈｉｇｈ−ｋ ゲート絶縁膜界面にＬａ2 Ｏ3 、Ａｌ2 Ｏ3 及びＭｇＯなどのキャップ（Ｃａｐ）層を挿入することにより、仕事関数を制御することが検討されている。このように、次世代のゲート構造としては、メタル電極／Ｃａｐ層／Ｈｉｇｈ−ｋ膜構造が有力となっている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−３２４５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述のように、次世代のゲート構造として、メタル電極／Ｃａｐ層／Ｈｉｇｈ−ｋ膜構造が有力となっている中、現在、Ｈｉｇｈ−ｋ膜として、熱的安定性が非常に良いＨｆＳｉＯ膜（ＨｆＳｉＯＮ膜を含む：以下同じ）、メタル電極として、ゲート加工が容易なＴｉＮ膜を使用したＴｉＮ／ＨｆＳｉＯＮ構造が検討されている。
【０００９】
ところで、低電圧動作を実現するためには、ＰＭＯＳ及びＮＭＯＳのいずれにおいてもバンド端の実効仕事関数（ｅＷＦ：ｅｆｆｅｃｔｉｖｅ  ｗｏｒｋ  ｆｕｎｃｔｉｏｎ）が必要であり、例えば、ＮＭＯＳではｅＷＦ＝４．２ｅＶ程度以下、ＰＭＯＳではｅＷＦ＝５．０ｅＶ程度以上を達成することが望ましい。そこで、実効仕事関数を制御するために、メタル電極／Ｃａｐ層／Ｈｉｇｈ−ｋ膜構造が検討されている。具体的には、ＰＭＯＳにおいては、メタル電極／Ｈｉｇｈ−ｋ膜界面にＣａｐ層としてＡｌ2 Ｏ3 膜を挿入することにより、実効仕事関数の制御が行われている。また、ＮＭＯＳにおいては、メタル電極／Ｈｉｇｈ−ｋ膜界面にＣａｐ層としてＬａ2 Ｏ3 膜を挿入したり、又は当該Ｌａ2 Ｏ3 膜の挿入後に熱処理を行うことにより、Ｈｉｇｈ−ｋ膜中にＬａ原子を拡散させ、それによって実効仕事関数の制御が行われている。
【００１０】
しかし、Ｈｉｇｈ−ｋ膜としてＨｆＳｉＯＮ膜を使用した場合、Ｈｉｇｈ−ｋ膜の比誘電率が１３程度までと比較的低いため、トランジスタ性能を向上させるためには、さらなるＥＯＴ薄膜化が必要となっている。そこで、Ｈｉｇｈ−ｋゲート絶縁膜として、ＨｆＳｉＯ膜の代わりに、比誘電率が２５程度までと高いＨｆＯ2 膜が検討されている。
【００１１】
ところが、ＨｆＯ2 膜を使用した場合、フェルミレベルピニングやＨｆＯ2 膜の固定電荷の影響がＨｆＳｉＯ膜よりも大きくなるため、ＨｆＳｉＯ膜と比較すると、実効仕事関数の制御がより困難になる。具体的には、ＰＭＯＳ用のゲート構造として、ＨｆＯ2 膜上にＣａｐ層としてＡｌ2 Ｏ3 膜を堆積する従来技術では、ｅＷＦ＝４．８ｅＶ程度で飽和してしまい、それ以上のｅＷＦの向上は困難である。一方、ＮＭＯＳ用のゲート構造として、メタル電極／Ｈｉｇｈ−ｋ膜界面にＬａ2 Ｏ3 膜を挿入した後に熱処理を行う従来技術では、Ｌａ原子がＨｆＯ2 膜中を拡散することが難しいため、従来技術の熱処理（６００℃程度）によってｅＷＦを４．３ｅＶ程度よりも小さくすることは困難である。その他、ＮＭＯＳでは、ゲート絶縁膜とシリコン基板との界面までＬａ原子が拡散すると、チャネル移動度が劣化してしまうという問題がある。
【００１２】
また、ＨｆＯ2 膜を使用した場合、ゲート絶縁膜中を酸素原子が容易に透過してしまうため、膜堆積工程及び拡散工程（不純物活性化アニール工程）の熱処理によりＨｆＯ2 膜／シリコン基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成されてしまい、ＥＯＴ薄膜化が困難になってしまう。
【００１３】
前記に鑑み、本発明は、ゲート構造としてメタル電極／Ｈｉｇｈ−ｋ膜構造を用いた半導体装置において、仕事関数の制御とＥＯＴの薄膜化とを両立させることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明に係る半導体装置は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有するｎチャネルＭＩＳトランジスタを備え、前記第１のゲート絶縁膜は、ランタン及びアルミニウムを含む第１の高誘電率絶縁膜を有する。
【００１５】
本発明に係る半導体装置によると、ｎチャネルＭＩＳトランジスタのＨｉｇｈ−ｋゲート絶縁膜がランタン（Ｌａ）及びアルミニウム（Ａｌ）を含むため、Ｈｉｇｈ−ｋゲート絶縁膜中におけるＬａ分布及びＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。また、原子半径の大きいＬａ原子の半導体基板側への拡散を、原子半径の小さいＡｌ原子によって抑制することができるため、チャネル移動度の劣化を抑制することができる。従って、ｎチャネルＭＩＳトランジスタの高機能化及び低消費電力化を実現することができる。
【００１６】
本発明に係る半導体装置において、前記第１の高誘電率絶縁膜におけるランタン濃度のピーク位置は、前記第１の高誘電率絶縁膜におけるアルミニウム濃度のピーク位置よりも前記第１のゲート電極に近くてもよい。このようにすると、原子半径の大きいＬａ原子の半導体基板側への拡散を、原子半径の小さいＡｌ原子によって確実に抑制することができるため、チャネル移動度の劣化をより一層抑制することができる。
【００１７】
本発明に係る半導体装置において、前記第１のゲート絶縁膜は、前記第１の高誘電率絶縁膜と前記半導体基板との間に形成された界面層を有していてもよい。
【００１８】
本発明に係る半導体装置において、前記第１の高誘電率絶縁膜は、ハフニウム及びジルコニウムの少なくとも一方を含んでいてもよい。
【００１９】
本発明に係る半導体装置において、前記第１の高誘電率絶縁膜は、ランタンに代えてマグネシウムを含んでいてもよい。
【００２０】
本発明に係る半導体装置において、前記第１の高誘電率絶縁膜は、アルミニウムに代えてイットリウムを含んでいてもよい。
【００２１】
本発明に係る半導体装置において、前記第１のゲート電極は、前記第１の高誘電率絶縁膜と接し且つ窒化チタン又は窒化タンタルからなる層を有していてもよい。この場合、第１の高誘電率絶縁膜中にチタン又はタンタルが拡散してもよい。
【００２２】
本発明に係る半導体装置において、前記半導体基板における少なくとも前記第１のゲート絶縁膜と接する部分はシリコン、ゲルマニウム又はシリコンゲルマニウムから構成されていてもよい。この場合、第１の高誘電率絶縁膜中にシリコン又はゲルマニウムが拡散してもよい。
【００２３】
本発明に係る半導体装置において、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極を有するｐチャネルＭＩＳトランジスタをさらに備え、前記第２のゲート絶縁膜は、アルミニウムを含む第２の高誘電率絶縁膜を有していてもよい。このようにすると、ｐチャネルＭＩＳトランジスタのＨｉｇｈ−ｋゲート絶縁膜がアルミニウム（Ａｌ）を含むため、Ｈｉｇｈ−ｋゲート絶縁膜中におけるＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。従って、ｐチャネルＭＩＳトランジスタの高機能化及び低消費電力化を実現することができる。尚、第２の高誘電率絶縁膜は実質的にランタンを含まない。また、前記第１のゲート絶縁膜の比誘電率は前記第２のゲート絶縁膜の比誘電率よりも大きくてもよい。
【００２４】
また、本発明に係る半導体装置の製造方法は、半導体基板におけるｎチャネルＭＩＳトランジスタ形成領域の上に第１のゲート絶縁膜を形成する工程（ａ）と、前記第１のゲート絶縁膜の上に第１のゲート電極を形成する工程（ｂ）とを備え、前記工程（ａ）は、前記第１のゲート絶縁膜として、第１の高誘電率絶縁層、アルミニウム含有層、ランタン含有層及び第２の高誘電率絶縁層を順次形成する工程を含む。
【００２５】
本発明に係る半導体装置の製造方法によると、ｎチャネルＭＩＳトランジスタのゲート絶縁膜として、第１の高誘電率絶縁層、アルミニウム含有層、ランタン含有層及び第２の高誘電率絶縁層を順次形成する。このため、ゲート絶縁膜中におけるＬａ分布及びＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。具体的には、ランタン含有層を上下から高誘電率絶縁層によって挟みこむため、ランタン（Ｌａ）原子が高誘電率絶縁層中を拡散しやすくなるので、実効仕事関数の制御が容易になる。また、第２の高誘電率絶縁層がアルミニウム含有層及びランタン含有層の上側に形成されているため、第２の高誘電率絶縁層中の酸素原子がゲート絶縁膜中を基板方向に透過することを防止できるので、ゲート絶縁膜／基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成される事態を回避でき、それにより、ＥＯＴの増大を抑制することができる。さらに、ランタン含有層の下側にアルミニウム含有層を形成しているため、原子半径の大きいＬａ原子の半導体基板側への拡散を、原子半径の小さいアルミニウム（Ａｌ）原子によって抑制することができるため、チャネル移動度の劣化を抑制することができる。従って、ｎチャネルＭＩＳトランジスタの高機能化及び低消費電力化を実現することができる。
【００２６】
尚、アルミニウム含有層及びランタン含有層にそれぞれ含まれるＡｌ原子及びＬａ原子は、その後の熱処理で上下の高誘電率絶縁層中に拡散する結果、デバイスの最終構造においてはゲート絶縁膜（Ｈｉｇｈ−ｋゲート絶縁膜）中にはアルミニウム含有層及びランタン含有層は残らない。すなわち、ｎチャネルＭＩＳトランジスタのゲート絶縁膜として、膜中にアルミニウム及びランタンの分布を持つＨｉｇｈ−ｋ膜が形成される。
【００２７】
本発明に係る半導体装置の製造方法において、前記工程（ａ）は、前記半導体基板におけるｐチャネルＭＩＳトランジスタ形成領域の上に第２のゲート絶縁膜を形成する工程を含み、前記工程（ｂ）は、前記第２のゲート絶縁膜の上に第２のゲート電極を形成する工程を含み、前記工程（ａ）は、前記第２のゲート絶縁膜として、前記第１の高誘電率絶縁層、前記アルミニウム含有層及び前記第２の高誘電率絶縁層を順次形成する工程を含んでいてもよい。ここで、ランタン含有層の形成は行わない。このようにすると、ｎチャネルＭＩＳトランジスタのゲート絶縁膜中におけるＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。具体的には、アルミニウム含有層を上下から高誘電率絶縁層によって挟みこむため、アルミニウム（Ａｌ）原子が高誘電率絶縁層中を拡散しやすくなるので、実効仕事関数の制御が容易になる。また、第２の高誘電率絶縁層がアルミニウム含有層の上側に形成されているため、第２の高誘電率絶縁層中の酸素原子がゲート絶縁膜中を基板方向に透過することを防止できるので、ゲート絶縁膜／基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成される事態を回避でき、それにより、ＥＯＴの増大を抑制することができる。従って、ｐチャネルＭＩＳトランジスタの高機能化及び低消費電力化を実現することができる。
【００２８】
尚、アルミニウム含有層に含まれるＡｌ原子は、その後の熱処理で上下の高誘電率絶縁層中に拡散する結果、デバイスの最終構造においてはゲート絶縁膜（Ｈｉｇｈ−ｋゲート絶縁膜）中にアルミニウム含有層は残らない。すなわち、ｐチャネルＭＩＳトランジスタのゲート絶縁膜として、膜中にアルミニウムの分布を持つＨｉｇｈ−ｋ膜が形成される。
【００２９】
本発明に係る半導体装置の製造方法において、前記工程（ａ）は、前記第１の高誘電率絶縁層を形成する前に、前記半導体基板上に界面層を形成する工程を含んでいてもよい。
【００３０】
本発明に係る半導体装置の製造方法において、前記工程（ａ）は、前記ランタン含有層を形成した後に、６００℃以上で且つ７００℃以下の温度で熱処理を行う工程を含んでいてもよい。このようにすると、Ｌａ原子が高誘電率絶縁層中をより拡散しやすくなるので、実効仕事関数の制御がより一層容易になる。
【００３１】
本発明に係る半導体装置の製造方法において、前記工程（ａ）において、前記第２の高誘電率絶縁層を前記ランタン含有層よりも先に形成してもよい。この場合、前記工程（ａ）が、前記ランタン含有層を形成した後に、７００℃以上で且つ１０００℃以下の温度で熱処理を行う工程を含むと、Ｌａ原子が高誘電率絶縁層中をより拡散しやすくなるので、実効仕事関数の制御がより一層容易になる。
【００３２】
本発明に係る半導体装置の製造方法において、前記第１の高誘電率絶縁層及び前記第２の高誘電率絶縁層は、ハフニウムを含む第１のガスと酸素を含む第１の酸化剤とを用いて形成されてもよい。この場合、前記第１のガスは、ＴＤＭＡＨｆ（テトラジメチルアミノハフニウム）、ＨｆＣｌ4 （四塩化ハフニウム）、ＴＥＭＡＨｆ（テトラキスエチルメチルアミノハフニウム）及びＨｆ（ＭＭＰ）4 （テトラキス（１−メトキシ−２−メチル−２−プロポキシ）ハフニウム）の中から選ばれる少なくとも１種類の物質を含み、前記第１の酸化剤は、Ｈ2 Ｏ、Ｏ2 及びＯ3 の中から選ばれる少なくとも１種類の物質を含んでいてもよい。
【発明の効果】
【００３３】
本発明によれば、ゲート構造としてメタル電極／Ｈｉｇｈ−ｋ膜構造を用いた半導体装置において、仕事関数の制御とＥＯＴの薄膜化とを両立させることができるので、トランジスタの高機能化及び低消費電力化を実現することができる。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明の第１の実施形態に係る半導体装置の概略構成の断面図である。
【図２】図２は、本発明の第１の実施形態に係る半導体装置のうちＮＭＯＳのゲート構造の形成方法の各工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、ゲート絶縁膜構造におけるＬａ含有層の形成位置を変化させた場合の断面構成を示す図である。
【図４】図４は、図３（ａ）〜（ｃ）に示すゲート絶縁膜構造のそれぞれについて、ＥＯＴとｅＷＦとの関係を調べた結果を示す図である。
【図５】図５（ａ）及び（ｂ）は、ゲート絶縁膜構造におけるＡｌ含有層の形成位置を変化させた場合の断面構成を示す図である。
【図６】図６は、図５（ａ）及び（ｂ）に示すゲート絶縁膜構造のそれぞれについて、ＥＯＴとｅＷＦとの関係を調べた結果を示す図である。
【図７】図７（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｆ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）〜（ｅ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【発明を実施するための形態】
【００３５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３６】
図１は、本発明の第１の実施形態に係る半導体装置、具体的には、ＮＭＯＳとＰＭＯＳとを有する相補型ＭＯＳＦＥＴ（以下「ＣＭＯＳ」と略記する）を備えた半導体装置の概略構成の断面図である。
【００３７】
図１に示すように、本実施形態の半導体装置においては、例えばシリコン、ゲルマニウム又はシリコンゲルマニウム等からなる半導体基板１０１の上部にｎ型ウェル領域１０２及びｐ型ウェル領域１０３が設けられており、ｎ型ウェル領域１０２上にはＰＭＯＳ１０５が設けられており、ｐ型ウェル領域１０３上にはＮＭＯＳ１０６が設けられている。ｎ型ウェル領域１０２及びｐ型ウェル領域１０３はそれぞれ、例えばシリコン酸化膜等から構成された素子分離層１０４に囲まれており、これにより、ｎ型ウェル領域１０２とｐ型ウェル領域１０３とは互いに電気的に分離されている。素子分離層１０４は、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有している。
【００３８】
ＮＭＯＳ１０６が設けられるｐ型ウェル領域１０３上には、Ｈｉｇｈ−ｋ材料からなる第１のゲート絶縁膜１１５を介して、例えばＴｉＮ膜又はＴａＮ膜等の金属含有層から構成された第１のメタル電極膜１１６が形成されている。本実施形態では、第１のゲート絶縁膜１１５は、例えば、ランタン及びアルミニウムを含有するハフニウム酸化膜（Ｈｉｇｈ−ｋ膜）を有している。ここで、当該Ｈｉｇｈ−ｋ膜と半導体基板１０１との間に界面層（第１のゲート絶縁膜１１５の一部となる）が形成されていてもよい。また、当該Ｈｉｇｈ−ｋ膜は、ハフニウムに代えて、又はハフニウムと共に、例えばジルコニウム等の他のＨｉｇｈ−ｋ材料を含んでいてもよい。また、当該Ｈｉｇｈ−ｋ膜は、ランタンに代えてマグネシウムを含んでいてもよい。また、当該Ｈｉｇｈ−ｋ膜は、アルミニウムに代えてイットリウムを含んでいてもよい。
【００３９】
また、図１に示すように、第１のメタル電極膜１１６上には、例えばリンやヒ素などのｎ型不純物を含むポリシリコンからなる第１のポリシリコン電極膜１１７が形成されている。すなわち、ＮＭＯＳ１０６のゲート電極は、第１のメタル電極膜１１６と第１のポリシリコン電極膜１１７とから構成されている。ここで、このＮＭＯＳ１０６のゲート電極の側面上には、例えばシリコン酸化膜やシリコン窒化膜等から構成された第１のサイドウォールスペーサ１１８が形成されている。
【００４０】
また、ｐ型ウェル領域１０３のうち第１のサイドウォールスペーサ１１８の直下部分には、ｎ型不純物を含むｎ型エクステンション層１１４が形成されている。さらに、ｐ型ウェル領域１０３のうち第１のメタル電極膜１１６及び第１のポリシリコン電極膜１１７から見て第１のサイドウォールスペーサ１１８の両側方に位置する領域には、ｎ型エクステンション層１１４よりも高濃度のｎ型不純物を含むｎ型ソース・ドレイン領域１１３がｎ型エクステンション層１１４に接するように形成されている。
【００４１】
尚、図示は省略しているが、ｎ型ソース・ドレイン領域１１３の表面部及び第１のポリシリコン電極膜１１７の表面部にはそれぞれ、例えばニッケルシリサイド（ＮｉＳｉ）又はニッケル白金シリサイド（ＮｉＰｔＳｉ）などから構成されたシリサイド層が形成されていてもよい。また、ｎ型ソース・ドレイン領域１１３及びｎ型エクステンション層１１４は、例えば炭素（Ｃ）を１atomic％〜３atomic％程度含んだカーボンドープＳｉエピタキシャル層に設けられていてもよい。
【００４２】
一方、図１に示すように、ＰＭＯＳ１０５が設けられるｎ型ウェル領域１０２上には、Ｈｉｇｈ−ｋ材料からなる第２のゲート絶縁膜１０９を介して、例えばＴｉＮ膜又はＴａＮ膜等の金属含有層から構成された第２のメタル電極膜１１０が形成されている。本実施形態では、第２のゲート絶縁膜１０９は、例えば、アルミニウムを含有するハフニウム酸化膜（Ｈｉｇｈ−ｋ膜）を有している。ここで、当該Ｈｉｇｈ−ｋ膜の比誘電率と比較して、ＮＭＯＳ１０６の第１のゲート絶縁膜１１５を構成するＨｉｇｈ−ｋ膜の比誘電率の方が大きくてもよい。また、当該Ｈｉｇｈ−ｋ膜と半導体基板１０１との間に界面層（第２のゲート絶縁膜１０９の一部となる）が形成されていてもよい。また、当該Ｈｉｇｈ−ｋ膜は、ハフニウムに代えて、又はハフニウムと共に、例えばジルコニウム等の他のＨｉｇｈ−ｋ材料を含んでいてもよい。また、当該Ｈｉｇｈ−ｋ膜は、アルミニウムに代えてイットリウムを含んでいてもよい。
【００４３】
また、第２のメタル電極膜１１０上には、例えばボロンなどのｐ型不純物を含むポリシリコンからなる第２のポリシリコン電極膜１１１が形成されている。すなわち、ＰＭＯＳ１０５のゲート電極は、第２のメタル電極膜１１０と第２のポリシリコン電極膜１１１とから構成されている。ここで、このＰＭＯＳ１０５のゲート電極の側面上には、例えばシリコン酸化膜やシリコン窒化膜等から構成された第２のサイドウォールスペーサ１１２が形成されている。
【００４４】
また、ｎ型ウェル領域１０２のうち第２のサイドウォールスペーサ１１２の直下部分には、ｐ型不純物を含むｐ型エクステンション層１０８が形成されている。さらに、ｎ型ウェル領域１０２のうち第２のメタル電極膜１１０及び第２のポリシリコン電極膜１１１から見て第２のサイドウォールスペーサ１１２の両側方に位置する領域には、ｐ型エクステンション層１０８よりも高濃度のｐ型不純物を含むｐ型ソース・ドレイン領域１０７がｐ型エクステンション層１０８に接するように形成されている。
【００４５】
尚、図示は省略しているが、ｐ型ソース・ドレイン領域１０７の表面部及び第２のポリシリコン電極膜１１１の表面部にはそれぞれ、例えばニッケルシリサイド（ＮｉＳｉ）又はニッケル白金シリサイド（ＮｉＰｔＳｉ）などから構成されたシリサイド層が形成されていてもよい。また、ｐ型ソース・ドレイン領域１０７及びｐ型エクステンション層１０８は、例えばゲルマニウム（Ｇｅ）を１０atomic％〜４０atomic％程度含んだＳｉＧｅエピタキシャル層が設けられていてもよい。
【００４６】
また、本実施形態において、ＮＭＯＳとＰＭＯＳとを有するＣＭＯＳを備えた半導体装置を対象としたが、これに代えて、本実施形態のＮＭＯＳ又はＰＭＯＳのいずれか一方を備えた半導体装置を対象としてもよい。また、ＮＭＯＳに代えて、実質的に同じゲート構造を持つｎチャネルＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを対象としてもよい。また、ＰＭＯＳに代えて、実質的に同じゲート構造を持つｐチャネルＭＩＳトランジスタを対象としてもよい。
【００４７】
以下、図１に示す本実施形態の半導体装置のうちＮＭＯＳ１０６のゲート構造の形成方法について、図２（ａ）〜（ｆ）を参照しながら説明する。
【００４８】
まず、図２（ａ）に示すように、半導体基板１０１（ＮＭＯＳ１０６のｐ型ウェル領域１０３）上に、例えば膜厚１．５ｎｍ以下（具体的には膜厚０．９ｎｍ）のシリコン酸化膜（ＳｉＯ2 ）又はシリコン酸窒化膜（ＳｉＯＮ）からなる界面層２０１を形成する。この時、界面層２０１の形成を、例えばＯ2 、Ｎ2 Ｏ又はＮＯ等のガスを用いて処理温度７００℃〜１０００℃の範囲で行うことが好ましい。また、ＳｉＯ2 膜を形成する場合には、ＳｉＯ2 膜中に、Ｓｉ−Ｏ結合の他にＳｉ−Ｈ結合があってもよい。また、ＳｉＯＮ膜を形成する際には、窒素含有プラズマ照射により窒化処理を行い、その後、膜緻密化のために例えば８００℃〜１１００℃の温度範囲において酸素又は窒素雰囲気中で高温熱処理を行うことが望ましい。
【００４９】
次に、図２（ｂ）に示すように、界面層２０１上に、例えば膜厚２ｎｍ程度以下の第１のＨｆＯ2 膜２０２を形成する。第１のＨｆＯ2 膜２０２の成膜方法としては、例えば、Ｈｆ金属材料含有ガスと酸化剤とを交互に繰り返し供給することによって原子レベルでのＨｆＯ2 成膜を可能とする原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてもよい。この時、前記Ｈｆ金属材料含有ガスとしては、ＴＤＭＡＨｆ（テトラジメチルアミノハフニウム）、ＨｆＣｌ4 （四塩化ハフニウム）、ＴＥＭＡＨｆ（テトラキスエチルメチルアミノハフニウム）及びＨｆ（ＭＭＰ）4 （テトラキス（１−メトキシ−２−メチル−２−プロポキシ）ハフニウム）の中から選ばれる少なくとも１種類の物質を含むことが好ましい。また、前記酸化剤としては、水（Ｈ2 Ｏ）、酸素（Ｏ2 ）及びオゾン（Ｏ3 ）の中から選ばれる少なくとも１種類の物質を含むことが好ましい。
【００５０】
次に、図２（ｃ）に示すように、第１のＨｆＯ2 膜２０２上に、例えばＡｌ酸化物（ＡｌＯｘ）又はアルミニウム（Ａｌ）からなる膜厚１ｎｍ程度以下のＡｌ含有層２０３を形成する。続いて、図２（ｄ）に示すように、Ａｌ含有層２０３上に、例えばＬａ酸化物（ＬａＯｘ）又はランタン（Ｌａ）からなる膜厚２ｎｍ程度以下のＬａ含有層２０４を形成する。本実施形態では、Ｌａ含有層２０４の形成後に、熱処理によってＬａ含有層２０４中のＬａ原子を基板側へ拡散させる工程を行ってもよい。この場合、熱処理温度は６００℃〜１０００℃程度までの温度であることが好ましい。また、熱処理によってＬａ原子を拡散させた後に、例えばＨＣｌを主成分とする化学溶液を用いた洗浄により、余剰なＬａ含有層２０４を除去する工程を行ってもよい。
【００５１】
次に、図２（ｅ）に示すように、Ｌａ含有層２０４上に、例えば膜厚２ｎｍ程度以下の第２のＨｆＯ2 膜２０５を形成する。第２のＨｆＯ2 膜２０５の成膜方法としては、第１のＨｆＯ2 膜２０２の成膜方法と同様の方法を用いてもよい。その後、図２（ｆ）に示すように、第２のＨｆＯ2 膜２０５上に、仕事関数決定用の金属材料、例えばＴｉＮからなる第１のメタル電極膜１１６を形成した後、第１のメタル電極膜１１６上に、例えばリンやヒ素などのｎ型不純物を含む第１のポリシリコン電極膜１１７を形成する。ここで、第１のメタル電極膜１１６の材料として、ＴｉＮの他に、例えばＴｉＡｌＮ、ＴａＮ、ＴａＣ又はＴａＣＮ等を用いてもよい。また、第１のポリシリコン電極膜１１７に代えて、ｎ型不純物を含む他の半導体膜を形成してもよい。
【００５２】
本実施形態の特徴は、ＮＭＯＳ１０６の第１のゲート絶縁膜１１５（図１参照）として、第１のＨｆＯ2 膜２０２、Ａｌ含有層２０３、Ｌａ含有層２０４及び第２のＨｆＯ2 膜２０５を順次形成することである。すなわち、Ａｌ含有層２０３及びＬａ含有層２０４が第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５によって挟まれた構造を形成する。このため、Ａｌ含有層２０３及びＬａ含有層２０４にそれぞれ含まれるＡｌ原子及びＬａ原子は、その後の熱処理で第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５中に拡散する結果、デバイスの最終構造においては第１のゲート絶縁膜１１５（正確には界面層２０１を除くＨｉｇｈ−ｋ膜部分）中にＡｌ含有層２０３及びＬａ含有層２０４は残らない。すなわち、ＮＭＯＳ１０６の第１のゲート絶縁膜１１５として、膜中にアルミニウム及びランタンの分布（濃度プロファイル）を持つハフニウム含有Ｈｉｇｈ−ｋ膜が形成される。ここで、本実施形態のように、Ａｌ含有層２０３上にＬａ含有層２０４を形成した場合、第１のゲート絶縁膜１１５（ハフニウム含有Ｈｉｇｈ−ｋ膜）中において、ランタン濃度のピーク位置は、アルミニウム濃度のピーク位置よりもゲート電極（第１のメタル電極膜１１６）に近くなる。
【００５３】
本実施形態によると、ＮＭＯＳ１０６の第１のゲート絶縁膜１１５中におけるＬａ分布及びＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。具体的には、Ｌａ含有層を上下からＨｆＯ2 膜２０２及び２０５によって挟みこむため、Ｌａ原子がＨｆＯ2 膜２０２及び２０５中を拡散しやすくなるので、実効仕事関数の制御が容易になる。また、第２のＨｆＯ2 膜２０５がＡｌ含有層２０３及びＬａ含有層２０４の上側に形成されているため、第２のＨｆＯ2 膜２０５中の酸素原子がゲート絶縁膜中を基板方向に透過することを防止できるので、ゲート絶縁膜／基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成される事態を回避でき、それにより、ＥＯＴの増大を抑制することができる。さらに、Ｌａ含有層２０４の下側にＡｌ含有層２０３を形成しているため、原子半径の大きいＬａ原子の基板側への拡散を、原子半径の小さいＡｌ原子によって抑制することができるため、チャネル移動度の劣化を抑制することができる。従って、ＮＭＯＳ１０６の高機能化及び低消費電力化を実現することができる。
【００５４】
尚、本実施形態において、第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５に代えて、他のハフニウム含有絶縁層、例えばＨｆＳｉＯ膜又はＨｆＳｉＯＮ膜等を形成してもよい。
【００５５】
以上に説明したように、本実施形態は、ＨｆＯ2 膜中でのＡｌ含有層及びＬａ含有層の形成位置を調節することにより、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うものであるが、以下、比較例と対比しながら、本実施形態の効果について詳細に説明する。
【００５６】
図３（ａ）〜（ｃ）は、ゲート絶縁膜構造におけるＬａ含有層の形成位置を変化させた場合の断面構成を示している。
【００５７】
まず、図３（ａ）に示す構造（第１比較例）は、以下のようにして形成される。まず、半導体基板１０１上に、膜厚１．５ｎｍ以下の界面層２０１（例えば膜厚０．９ｎｍのＳｉＯ2 膜）を形成した後、界面層２０１上に、膜厚４ｎｍ以下のＨｆＯ2 膜２０２（例えば膜厚２．０ｎｍのＨｆＯ2 膜）を形成する。その後、ＨｆＯ2 膜２０２上に、膜厚２ｎｍ以下のＬａ含有層２０４（例えば膜厚２．０ｎｍのＬａ2 Ｏ3 膜）を形成した後、６００℃〜７００℃の熱処理を行ってＬａ含有層２０４中のＬａ原子をＨｆＯ2 膜２０２中に拡散させる。尚、Ｌａ原子の拡散後には、余剰なＬａ含有層２０４を、ＨＣｌを主成分とする化学溶液を用いた洗浄により除去する。
【００５８】
次に、図３（ｂ）に示す構造（第２比較例）は、基本的に図３（ａ）に示す構造（第１比較例）と同様の構造であるが、図３（ｂ）に示す構造の形成方法において、Ｌａ含有層２０４の形成後の熱処理温度が７００℃〜１０００℃の高温熱処理、例えば８００℃の熱処理である点が異なっている。
【００５９】
次に、図３（ｃ）に示す構造（本実施形態のＮＭＯＳ１０６のゲート絶縁膜構造と対応（但し、各比較例との対比のため、Ａｌ含有層は形成していない））は、以下のようにして形成される。まず、半導体基板１０１上に、膜厚１．５ｎｍ以下の界面層２０１（例えば膜厚０．９ｎｍのＳｉＯ2 膜）を形成した後、界面層２０１上に、膜厚２ｎｍ以下の第１のＨｆＯ2 膜２０２（例えば膜厚１．０ｎｍのＨｆＯ2 膜）を形成し、その後、第１のＨｆＯ2 膜２０２上に、膜厚１．０ｎｍ以下のＬａ含有層２０４（例えば膜厚０．５ｎｍのＬａ2 Ｏ3 膜）を形成した後、Ｌａ含有層２０４上に、膜厚２ｎｍ以下の第２のＨｆＯ2 膜２０５（例えば膜厚１．０ｎｍのＨｆＯ2 膜）を形成する。
【００６０】
図４は、図３（ａ）〜（ｃ）に示す、ＨｆＯ2 膜とＬａ含有層とが積層された３つのゲート絶縁膜構造のそれぞれについて、シリコン酸化膜換算膜厚（ＥＯＴ）と実効仕事関数（ｅＷＦ）との関係を調べた結果を示す図である。ＮＭＯＳとしてＬａ含有層により実効仕事関数を制御する場合、Ｌａ含有層のない構造と比較してＥＯＴの増加を抑制しつつ、実効仕事関数を低くすることが望ましい。ここで、ＥＯＴ（シリコン酸化膜換算膜厚）とは、ゲート絶縁膜の材料がシリコン酸化物であると仮定して、ゲート容量から逆算して得られる絶縁膜の膜厚のことである。
【００６１】
図４に示すように、図３（ａ）に示す構造によると、Ｌａ含有層なしの構造（ＨｆＯ2 ／ＩＬ（ＬａＯなし）（但しＩＬは界面層））と比べて、ＥＯＴの増加は無いものの、ｅＷＦは４．６ｅＶ程度から４．３ｅＶ程度までしか低くなっていない。すなわち、ｅＷＦ変調は４．３ｅＶが限界であることが分かる。それに対して、図３（ｂ）に示す構造によると、ＥＯＴがやや増加しているものの、ｅＷＦ変調によって４．０ｅＶを達成できている。また、図３（ｃ）に示す構造によると、ＥＯＴの増加なく、ｅＷＦ変調によって４．１ｅＶを達成できている。以上の結果から、図３（ｂ）及び（ｃ）に示す構造、特に、図３（ｃ）に示す構造を用いることによって、ＥＯＴの増加なくｅＷＦを効率的に制御できることが分かった。
【００６２】
図５（ａ）及び（ｂ）は、ゲート絶縁膜構造におけるＡｌ含有層の形成位置を変化させた場合の断面構成を示している。
【００６３】
まず、図５（ａ）に示す構造（第３比較例）は、以下のようにして形成される。まず、半導体基板１０１上に、膜厚１．５ｎｍ以下の界面層２０１（例えば膜厚０．９ｎｍのＳｉＯ2 膜）を形成した後、界面層２０１上に、膜厚４ｎｍ以下のＨｆＯ2 膜２０２（例えば膜厚２．０ｎｍのＨｆＯ2 膜）を形成し、その後、ＨｆＯ2 膜２０２上に、膜厚１ｎｍ以下のＡｌ含有層２０３（例えば膜厚０．５ｎｍ及び１．０ｎｍの２種類のＡｌ2 Ｏ3 膜）を形成する。
【００６４】
次に、図５（ｂ）に示す構造（本実施形態のＰＭＯＳ１０５のゲート絶縁膜構造と対応）は、以下のようにして形成される。まず、半導体基板１０１上に、膜厚１．５ｎｍ以下の界面層２０１（例えば膜厚０．９ｎｍのＳｉＯ2 膜）を形成した後、界面層２０１上に、膜厚２ｎｍ以下の第１のＨｆＯ2 膜２０２（例えば膜厚１．０ｎｍのＨｆＯ2 膜）を形成し、その後、第１のＨｆＯ2 膜２０２上に、膜厚１．０ｎｍ以下のＡｌ含有層２０３（例えば膜厚０．７ｎｍのＡｌ2 Ｏ3 膜）を形成した後、Ａｌ含有層２０３上に、膜厚２ｎｍ以下の第２のＨｆＯ2 膜２０５（例えば膜厚１．０ｎｍのＨｆＯ2 膜）を形成する。
【００６５】
図６は、図５（ａ）及び（ｂ）に示す、ＨｆＯ2 膜とＡｌ含有層とが積層された２つのゲート絶縁膜構造のそれぞれについて、ＥＯＴとｅＷＦとの関係を調べた結果を示す図である。ＰＭＯＳとしてＡｌ含有層により実効仕事関数を制御する場合、Ａｌ含有層のない構造と比較してＥＯＴの増加を抑制しつつ、実効仕事関数を高くすることが望ましい。
【００６６】
図６に示すように、図５（ａ）に示す構造によると、Ａｌ含有層の膜厚を増加させるに従ってｅＷＦが増加するものの、Ａｌ含有層の膜厚が１．０ｎｍ程度になると、ｅＷＦ＝４．８ｅＶ程度で飽和傾向になることが分かる（図６中の実線参照。尚、左側の●がＡｌ含有層の膜厚が０．５ｎｍの場合に対応し、右側の●がＡｌ含有層の膜厚が１．０ｎｍ程度の場合に対応する）。また、Ａｌ含有層の膜厚を増加させるに従って、Ａｌ含有層なしの構造（ＨｆＯ2 ／ＩＬ（ＡｌＯなし）（但しＩＬは界面層））と比べて、ＥＯＴが著しく増加してしまう。それに対して、Ａｌ含有層をＨｆＯ2 膜の中間に挿入した、図５（ｂ）に示す構造によると、ｅＷＦ＝４．８５ｅＶ以上を達成できていると共に、ＥＯＴの増加量も０．１ｎｍ程度に抑えられている。以上の結果から、ＥＯＴの増大を抑制しつつ、高ｅＷＦ値を得ることができる構造としては、図５（ｂ）に示す構造が最適であることが分かった。
【００６７】
以上に説明したように、ＣＭＯＳにおいてＮＭＯＳ及びＰＭＯＳのいずれについてもＥＯＴ増加を抑制しつつ実効仕事関数を効率的に制御できるゲート絶縁膜構造としては、ＮＭＯＳについては図３（ｂ）及び（ｃ）に示す構造、特に、図３（ｃ）に示す構造を用い、ＰＭＯＳについては図５（ｂ）に示す構造を用いることが望ましい。また、ＮＭＯＳのゲート絶縁膜構造においては、Ｌａ原子の拡散を抑制するためにＡｌ含有層をさらに挿入することが望ましい。この場合、Ａｌ添加に起因するＥＯＴの増大については、Ｌａ添加による誘電率の増大によって相殺される。また、Ａｌ添加に起因するｅＷＦの増大については、Ｌａ添加量を増やすことによって抑制可能である。
【００６８】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００６９】
図７（ａ）〜（ｆ）及び図８（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置、具体的には、ＮＭＯＳとＰＭＯＳとを有するＣＭＯＳを備えた半導体装置の製造方法の各工程を示す断面図である。
【００７０】
まず、図７（ａ）に示すように、例えばシリコン等からなる半導体基板１０１上に、例えばＳＴＩ法により素子分離層１０４を形成し、それにより、ＮＭＯＳ領域の半導体基板１０１に形成した活性領域（ｐ型ウェル領域１０３）と、ＰＭＯＳ領域の半導体基板１０１に形成した活性領域（ｎ型ウェル領域１０２）とを区画する。その後、ＮＭＯＳ領域及びＰＭＯＳ領域を含む半導体基板１０１上に、例えば膜厚１．５ｎｍ以下（具体的には膜厚０．９ｎｍ）のシリコン酸化膜（ＳｉＯ2 ）又はシリコン酸窒化膜（ＳｉＯＮ）からなる界面層２０１を形成する。この時、界面層２０１の形成を、例えばＯ2 、Ｎ2 Ｏ又はＮＯ等のガスを用いて処理温度７００℃〜１０００℃の範囲で行うことが好ましい。また、ＳｉＯＮ膜を形成する場合、窒素含有プラズマ照射により窒化処理を行い、その後、膜緻密化のために例えば８００℃〜１１００℃の温度範囲において酸素又は窒素雰囲気中で高温熱処理を行うことが望ましい。
【００７１】
次に、図７（ｂ）に示すように、界面層２０１上に、例えば膜厚２ｎｍ程度以下の第１のＨｆＯ2 膜２０２を形成する。第１のＨｆＯ2 膜２０２の成膜方法としては、例えば、Ｈｆ金属材料含有ガスと酸化剤とを交互に繰り返し供給することによって原子レベルでのＨｆＯ2 成膜を可能とする原子層堆積（ＡＬＤ）法を用いてもよい。この時、前記Ｈｆ金属材料含有ガスとしては、ＴＤＭＡＨｆ（テトラジメチルアミノハフニウム）、ＨｆＣｌ4 （四塩化ハフニウム）、ＴＥＭＡＨｆ（テトラキスエチルメチルアミノハフニウム）及びＨｆ（ＭＭＰ）4 （テトラキス（１−メトキシ−２−メチル−２−プロポキシ）ハフニウム）の中から選ばれる少なくとも１種類の物質を含むことが好ましい。また、前記酸化剤としては、水（Ｈ2 Ｏ）、酸素（Ｏ2 ）及びオゾン（Ｏ3 ）の中から選ばれる少なくとも１種類の物質を含むことが好ましい。さらに、例えば窒素含有ガスからなるプラズマを用いた処理によって、第１のＨｆＯ2 膜２０２中に窒素原子を添加してもよい。
【００７２】
次に、図７（ｃ）に示すように、第１のＨｆＯ2 膜２０２上に、例えば膜厚１ｎｍ程度以下のＡｌ酸化物（ＡｌＯｘ）又はアルミニウム（Ａｌ）からなるＡｌ含有層２０３を形成する。
【００７３】
次に、図７（ｄ）に示すように、Ａｌ含有層２０３上に、例えば膜厚１０ｎｍ程度のＴｉＮ膜からなるハードマスク膜３０１を形成する。ここで、ハードマスク膜３０１を、例えばＴｉＣｌ4 ガスとＮＨ3 ガスとを用いたＡＬＤ法又はＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。
【００７４】
次に、図示は省略しているが、ハードマスク膜３０１の全面を覆うようにレジストを塗布した後、リソグラフィーによりＮＭＯＳ領域のレジストを開口することにより、ＰＭＯＳ領域のみを覆うレジストパターンを形成する。その後、当該レジストパターンをマスクとして、図７（ｅ）に示すように、例えばＨ2 Ｏ2 を主成分とする薬液を用いたウェットエッチングによって、ＮＭＯＳ領域のハードマスク膜３０１を選択的に除去する。
【００７５】
次に、図７（ｆ）に示すように、ＮＭＯＳ領域のＡｌ含有層２０３の全面及びＰＭＯＳ領域のハードマスク膜３０１の全面を覆うように、例えばＬａ酸化物（ＬａＯｘ）又はランタン（Ｌａ）からなる膜厚２ｎｍ程度以下のＬａ含有層２０４を形成する。ここで、Ｌａ含有層２０４の形成後に、例えば６００℃〜１０００℃程度（好ましくは６００℃〜７００℃程度）の熱処理を行うことによって、Ｌａ含有層２０４中のＬａ原子及びＡｌ含有層２０３中のＡｌ原子をＮＭＯＳ領域の第１のＨｆＯ2 膜２０２中に拡散させると共にＡｌ含有層２０３中のＡｌ原子をＰＭＯＳ領域の第１のＨｆＯ2 膜２０２中に拡散させてもよい。
【００７６】
次に、図８（ａ）に示すように、例えばＨＣｌを主成分とする薬液を用いたウェットエッチングにより、ＰＭＯＳ領域のハードマスク膜３０１上の余剰なＬａ含有層２０４を除去する。
【００７７】
次に、図８（ｂ）に示すように、例えばＨ2 Ｏ2 を主成分とする薬液を用いたウェットエッチングにより、ＰＭＯＳ領域のハードマスク膜３０１を除去する。
【００７８】
次に、図８（ｃ）に示すように、ＮＭＯＳ領域のＬａ含有層２０４上及びＰＭＯＳ領域のＡｌ含有層２０３上に、例えば膜厚２ｎｍ程度以下の第２のＨｆＯ2 膜２０５を形成する。第２のＨｆＯ2 膜２０５の成膜方法としては、前述の第１のＨｆＯ2 膜２０２の成膜方法と同様の方法を用いてもよい。
【００７９】
次に、図８（ｄ）に示すように、第２のＨｆＯ2 膜２０５上に、仕事関数決定用の金属材料、例えばＴｉＮからなる膜厚１５ｎｍ程度のメタル電極膜３０２を形成する。その後、図示は省略しているが、メタル電極膜３０２上に、不純物を含むポリシリコン電極膜を形成してもよい。
【００８０】
次に、図８（ｅ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＮＭＯＳ領域及びＰＭＯＳ領域のそれぞれにおいてゲートパターニングを行う。その後、図示は省略しているが、サイドウォールスペーサ、エクステンション層、ソース・ドレイン領域等の形成を行うことにより、ＮＭＯＳ及びＰＭＯＳを完成させる。
【００８１】
以上に説明した本実施形態の方法によると、ＮＭＯＳのゲート絶縁膜として、第１のＨｆＯ2 膜２０２、Ａｌ含有層２０３、Ｌａ含有層２０４及び第２のＨｆＯ2 膜２０５を順次形成する。このため、ゲート絶縁膜中におけるＬａ分布及びＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。具体的には、ＮＭＯＳ領域においてＬａ含有層２０４を上下からＨｆＯ2 膜２０２及び２０５によって挟みこむため、ランタン（Ｌａ）原子がＨｆＯ2 膜２０２及び２０５中を拡散しやすくなるので、実効仕事関数の制御が容易になる。また、第２のＨｆＯ2 膜２０５がＡｌ含有層２０３及びＬａ含有層２０４の上側に形成されているため、第２のＨｆＯ2 膜２０５中の酸素原子がゲート絶縁膜中を基板方向に透過することを防止できるので、ゲート絶縁膜／基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成される事態を回避でき、それにより、ＥＯＴの増大を抑制することができる。さらに、Ｌａ含有層２０４の下側にＡｌ含有層２０３を形成しているため、原子半径の大きいＬａ原子の半導体基板側への拡散を、原子半径の小さいアルミニウム（Ａｌ）原子によって抑制することができるため、チャネル移動度の劣化を抑制することができる。従って、ＮＭＯＳの高機能化及び低消費電力化を実現することができる。
【００８２】
尚、ＮＭＯＳ領域においては、Ａｌ含有層２０３及びＬａ含有層２０４にそれぞれ含まれるＡｌ原子及びＬａ原子は、前述の工程中又はその後の工程中の熱処理により、第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５中に拡散する結果、デバイスの最終構造においてはゲート絶縁膜（正確には界面層２０１を除くＨｉｇｈ−ｋ膜部分）中にＡｌ含有層２０３及びＬａ含有層２０４は残らない。すなわち、ＮＭＯＳのゲート絶縁膜として、膜中にアルミニウム及びランタンの分布（濃度プロファイル）を持つハフニウム含有Ｈｉｇｈ−ｋ膜が形成される。
【００８３】
また、本実施形態の方法によると、ＰＭＯＳのゲート絶縁膜中におけるＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。具体的には、ＰＭＯＳ領域においてＡｌ含有層２０３を上下からＨｆＯ2 膜２０２及び２０５によって挟みこむため、アルミニウム（Ａｌ）原子がＨｆＯ2 膜２０２及び２０５中を拡散しやすくなるので、実効仕事関数の制御が容易になる。また、第２のＨｆＯ2 膜２０５がＡｌ含有層２０３の上側に形成されているため、第２のＨｆＯ2 膜２０５中の酸素原子がゲート絶縁膜中を基板方向に透過することを防止できるので、ゲート絶縁膜／基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成される事態を回避でき、それにより、ＥＯＴの増大を抑制することができる。従って、ＰＭＯＳの高機能化及び低消費電力化を実現することができる。
【００８４】
尚、ＰＭＯＳ領域においては、Ａｌ含有層２０３に含まれるＡｌ原子は、前述の工程中又はその後の工程中の熱処理により、第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５中に拡散する結果、デバイスの最終構造においてはゲート絶縁膜（正確には界面層２０１を除くＨｉｇｈ−ｋ膜部分）中にＡｌ含有層２０３は残らない。すなわち、ＰＭＯＳのゲート絶縁膜として、膜中にアルミニウムの分布（濃度プロファイル）を持つハフニウム含有Ｈｉｇｈ−ｋ膜が形成される。
【００８５】
また、本実施形態の方法において、第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５に代えて、他の高誘電率絶縁膜を形成してもよい。
【００８６】
また、本実施形態の方法において、Ｌａ含有層２０４に代えて、マグネシウム含有層を形成してもよい。
【００８７】
また、本実施形態の方法において、Ａｌ含有層２０３に代えて、イットリウム含有層を形成してもよい。
【００８８】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００８９】
図９（ａ）〜（ｆ）及び図１０（ａ）〜（ｅ）は、本発明の第１の実施形態の変形例に係る半導体装置、具体的には、ＮＭＯＳとＰＭＯＳとを有するＣＭＯＳを備えた半導体装置の製造方法の各工程を示す断面図である。尚、図９（ａ）〜（ｆ）及び図１０（ａ）〜（ｅ）において、図７（ａ）〜（ｆ）及び図８（ａ）〜（ｅ）に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
【００９０】
本変形例が第１の実施形態と異なっている点は次の通りである。すなわち、第１の実施形態では、図７（ｃ）に示す工程でＡｌ含有層２０３を形成した後、図７（ｄ）に示す工程でハードマスク膜３０１を形成し、その後、図７（ｆ）に示す工程でＬａ含有層２０４を形成した後、図８（ｃ）に示す工程で第２のＨｆＯ2 膜２０５を形成した。それに対して、本変形例においては、Ａｌ含有層２０３の形成に続いて第２のＨｆＯ2 膜２０５を形成し、その後、ハードマスク膜３０１を形成した後、Ｌａ含有層２０４を形成する。
【００９１】
具体的には、本変形例においては、まず、第１の実施形態の図７（ａ）に示す工程と同様に、図９（ａ）に示すように、半導体基板１０１上に素子分離層１０４を形成し、ＮＭＯＳ領域の半導体基板１０１に形成した活性領域（ｐ型ウェル領域１０３）と、ＰＭＯＳ領域の半導体基板１０１に形成した活性領域（ｎ型ウェル領域１０２）とを区画した後、ＮＭＯＳ領域及びＰＭＯＳ領域を含む半導体基板１０１上に界面層２０１を形成する。
【００９２】
次に、第１の実施形態の図７（ｂ）に示す工程と同様に、図９（ｂ）に示すように、界面層２０１上に第１のＨｆＯ2 膜２０２を形成する。
【００９３】
次に、第１の実施形態の図７（ｃ）に示す工程と同様に、図９（ｃ）に示すように、第１のＨｆＯ2 膜２０２上にＡｌ含有層２０３を形成する。
【００９４】
次に、図９（ｄ）に示すように、Ａｌ含有層２０３上に第２のＨｆＯ2 膜２０５を形成する。
【００９５】
次に、図９（ｅ）に示すように、第２のＨｆＯ2 膜２０５上にハードマスク膜３０１を形成した後、図９（ｆ）に示すように、ＮＭＯＳ領域のハードマスク膜３０１を選択的に除去する。
【００９６】
次に、図１０（ａ）に示すように、ＮＭＯＳ領域の第２のＨｆＯ2 膜２０５の全面及びＰＭＯＳ領域のハードマスク膜３０１の全面を覆うように、Ｌａ含有層２０４を形成する。ここで、Ｌａ含有層２０４の形成後に、例えば７００℃〜１０００℃程度の熱処理を行うことによって、Ｌａ含有層２０４中のＬａ原子及びＡｌ含有層２０３中のＡｌ原子をＮＭＯＳ領域の第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５中に拡散させると共にＡｌ含有層２０３中のＡｌ原子をＰＭＯＳ領域の第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５中に拡散させてもよい。
【００９７】
次に、図１０（ｂ）に示すように、例えばＨＣｌを主成分とする薬液を用いたウェットエッチングにより、ＰＭＯＳ領域のハードマスク膜３０１上の余剰なＬａ含有層２０４を除去する。
【００９８】
次に、図１０（ｃ）に示すように、例えばＨ2 Ｏ2 を主成分とする薬液を用いたウェットエッチングにより、ＰＭＯＳ領域のハードマスク膜３０１を除去する。
【００９９】
次に、図１０（ｄ）に示すように、第２のＨｆＯ2 膜２０５上にメタル電極膜３０２を形成する。その後、図示は省略しているが、メタル電極膜３０２上に、不純物を含むポリシリコン電極膜を形成してもよい。
【０１００】
次に、図１０（ｅ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＮＭＯＳ領域及びＰＭＯＳ領域のそれぞれにおいてゲートパターニングを行う。その後、図示は省略しているが、サイドウォールスペーサ、エクステンション層、ソース・ドレイン領域等の形成を行うことにより、ＮＭＯＳ及びＰＭＯＳを完成させる。
【０１０１】
以上に説明した本変形例の方法によると、第１の実施形態と同様の効果を得ることができる。
【産業上の利用可能性】
【０１０２】
本発明に係る半導体装置及びその製造方法は、半導体集積回路を用いる種々の電子機器に好ましく用いられる。
【符号の説明】
【０１０３】
１０１    半導体基板
１０２    ｎ型ウェル領域
１０３    ｐ型ウェル領域
１０４    素子分離層
１０５    ＰＭＯＳ
１０６    ＮＭＯＳ
１０７    ｐ型ソース・ドレイン領域
１０８    ｐ型エクステンション層
１０９    第２のゲート絶縁膜
１１０    第２のメタル電極膜
１１１    第２のポリシリコン電極膜
１１２    第２のサイドウォールスペーサ
１１３    ｎ型ソース・ドレイン領域
１１４    ｎ型エクステンション層
１１５    第１のゲート絶縁膜
１１６    第１のメタル電極膜
１１７    第１のポリシリコン電極膜
１１８    第１のサイドウォールスペーサ
２０１    界面層
２０２    第１のＨｆＯ2 膜
２０３    Ａｌ含有層
２０４    Ｌａ含有層
２０５    第２のＨｆＯ2 膜
３０１    ハードマスク膜
３０２    メタル電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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