(57)【要約】【課題】本発明は、メモリセルへのデータの書き換え動作を遅くすることなく、メモリセルの占有面積を小さくすることのできる半導体装置を提供することを課題とする。【解決手段】チャネル領域７１の上面７１ｆ側にＸ方向に延在して形成された第２拡散層４１と、チャネル領域７１の第３側面７１ａにゲート絶縁膜７３を介して形成された第１のゲート電極７５と、チャネル領域７１の第４側面７１ｂにゲート絶縁膜７３を介して形成された第２のゲート電極７６と、チャネル領域７１の第１部分７１−１に整合して第２拡散層４１上に設けられた第１メモリセル２３−１と、チャネル領域７１の第２部分７１−２に整合して第２拡散層４１上に設けられた第２メモリセル２３−２と、を備える。【選択図】図４
2011199017.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在して形成された第１拡散層と、
前記第１拡散層上から突出し、前記第１方向に対向する第１及び第２側面、前記第１方向と直交する第２方向に対向する第３及び第４側面、前記第１拡散層側の底面、並びに前記底面に対向する上面で区画されるチャネル領域であって前記第１方向に並んで配置された第１部分、第２部分、及び前記第１部分と前記第２部分との間に位置する第３部分を有するチャネル領域と、
前記チャネル領域の前記上面側に前記第１方向に延在して形成された第２拡散層と、
前記チャネル領域の前記第３側面にゲート絶縁膜を介して形成されたゲート電極であって、前記第１乃至第３部分に沿って形成されたゲート電極と、
前記チャネル領域の前記第１部分に整合して前記第２拡散層上に設けられた第１メモリセルと、
前記チャネル領域の前記第２部分に整合して前記第２拡散層上に設けられた第２メモリセルと、を備えたことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記チャネル領域の前記第４側面にゲート絶縁膜を介して延在形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記チャネル領域の前記第１及び第２側面にゲート絶縁膜を介して更に延在形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１拡散層、前記チャネル領域、前記第２拡散層、前記ゲート電極、前記第１メモリセル、及び前記第２メモリセルは第１のメモリセルアレイに設けられるものであって、
前記チャネル領域は、前記第１のメモリセルアレイ内に前記第１の方向について１つのみ設けられたことを特徴とする請求項１乃至３のうち、いずれか１項記載の半導体装置。
【請求項５】
前記第１拡散層、前記チャネル領域、前記第２拡散層、前記ゲート電極、前記第１メモリセル、及び前記第２メモリセルは第１のメモリセルアレイに設けられるものであって、
前記チャネル領域は、前記第１のメモリセルアレイ内に前記第１の方向について複数設けられたことを特徴とする請求項１乃至３のうち、いずれか１項記載の半導体装置。
【請求項６】
前記ゲート電極は、前記チャネル領域に形成された第２拡散層と、前記第１及び第２メモリセルとを囲む形状とされていることを特徴とする請求項３ないし５のうち、いずれか１項記載の半導体装置。
【請求項７】
前記第１メモリセルと前記第２拡散層の間に設けられた第１ダイオードと、前記第２メモリセルと前記第２拡散層の間に設けられた第２ダイオードと、を更に備えたことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１メモリセルと接続され、前記第１メモリセル上を前記第２方向に延在する第１のビット線と、
前記第２メモリセルと接続され、前記第２メモリセル上を前記第１のビット線と平行に前記第２方向に延在する第２のビット線と、を更に備えたことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリ等の不揮発性の半導体装置の重要性が増している。その中でも、相変化材料の構造変化を利用した相変化メモリ装置が有望な技術として注目されている。
相変化メモリ装置は、相変化材料層を有した相変化素子、及び相変化素子と直列接続されたダイオードよりなるメモリセルと、複数のビット線、複数のワード線等を有する。
メモリセルは、マトリクス状に複数配置されている。ビット線の延在方向と直交する方向に配列された複数の相変化素子は、それぞれ異なるビット線と接続されている。
相変化メモリ装置は、相変化素子に電流を流すことで、ジュール熱を発生させ、このジュール熱により相変化材料層を相変化（具体的には、抵抗値の大きいアモルファス状態から抵抗値の低い結晶状態に変化、或いは、結晶状態からアモルファス状態に変化）させることで、データを書き換え可能に記憶する。相変化材料層を相変化させるためには、比較的大きな電流が必要となる。
【０００３】
特許文献１には、ワード線への電流の集中を防ぐための選択スイッチ（選択素子）としてプレーナ型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを設けることが開示されている。選択スイッチとしてのＭＯＳトランジスタは、相変化材料層を相変化させるために、大きな電流を流せることが好ましい。
プレーナ型のＭＯＳトランジスタは、ソース領域がグラウンド配線と接続されており、ドレイン領域がビット線の延在方向と直交する方向に配列された複数のダイオードのアノード側と並列接続されている。
上記プレーナ型のＭＯＳトランジスタは、相変化に必要な大きな電流を流すことは可能であるが、メモリセルが占める面積（以下、「メモリセルの占有面積」という）が大きくなるため、メモリセルの占有面積を小さくすることは困難であるという不都合を伴う。
また、特許文献２には縦型トランジスタについて記載がされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−４０００号公報
【特許文献２】特開２００９−８１３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特に、メモリセルアレイを有する半導体装置においては、その面積の大部分を占めるメモリセルアレイを如何に小さく構成するかは至上命題であるが、その一方、メモリアレイに含まれるメモリセルを動作させるために、十分な電流量を確保することもまた重要であり、それらを考慮したメモリセルアレイ構造とすることが重要である。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、第１方向に延在して形成された第１拡散層と、第１拡散層上から突出し、第１方向に対向する第１及び第２側面、第１方向と直交する第２方向に対向する第３及び第４側面、第１拡散層側の底面、並びに底面に対向する上面で区画されるチャネル領域であって第１方向に並んで配置された第１部分、第２部分、及び第１部分と第２部分との間に位置する第３部分を有するチャネル領域と、チャネル領域の上面側に第１方向に延在して形成された第２拡散層と、チャネル領域の第３側面にゲート絶縁膜を介して形成されたゲート電極であって、第１乃至第３部分に沿って形成されたゲート電極と、チャネル領域の前記第１部分に整合して前記第２拡散層上に設けられた第１メモリセルと、前記チャネル領域の前記第２部分に整合して前記第２拡散層上に設けられた第２メモリセルと、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明の半導体装置によれば、第１及び第２メモリセルと電気的に接続されたチャネル領域を設けることで、第１及び第２メモリセルのそれぞれに対してチャネル領域を設けた場合と比較して、チャネル領域の断面積が大きくなるので、チャネル領域を介して、第１及び第２メモリセルに十分な大きさの電流（データの書き換えに必要な電流）を流すことが可能となる。
これにより、チャネル領域の上面側に形成された第２拡散層上に、第１及び第２メモリセルを狭いピッチで配置することが可能となる。
つまり、本発明の半導体装置によれば、データの書き換え動作を遅くすることなく、第１及び第２メモリセルの占有面積を小さくすることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態に係る半導体装置に含まれる複数のメモリセルアレイの内の一つのメモリセルアレイの概略を示す平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの回路構成を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置に含まれる複数のメモリセルアレイの内の一つのメモリセルアレイの概略を示す平面図である。
【図４】図３に示すメモリセルアレイの断面図であり、図４（ａ）は図３に示すメモリセルアレイのＢ−Ｂ線方向の断面図であり、図４（ｂ）は図３に示すメモリセルアレイのＣ−Ｃ線方向の断面図である。
【図５】本発明の第１の実施の形態の変形例に係る半導体装置のメモリセルアレイを説明するための断面図である。図５（ａ）は図４（ａ）の切断位置に対応する断面図であり、図５（ｂ）は図４（ｂ）の切断位置に対応する断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その1）である。図６の（ａ）は平面図であり、図６（ｂ）は図６（ａ）のＢ−Ｂ線方向の断面図であり、図６（ｃ）は図６（ａ）のＣ−Ｃ線方向の断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その２）である。図７の（ａ）は平面図であり、図７（ｂ）は図７（ａ）のＢ−Ｂ線方向の断面図であり、図７（ｃ）は図７（ａ）のＣ−Ｃ線方向の断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その３）である。図８の（ａ）は平面図であり、図８（ｂ）は図８（ａ）のＢ−Ｂ線方向の断面図であり、図８（ｃ）は図８（ａ）のＣ−Ｃ線方向の断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その４）である。図９の（ａ）は平面図であり、図９（ｂ）は図９（ａ）のＢ−Ｂ線方向の断面図であり、図９（ｃ）は図９（ａ）のＣ−Ｃ線方向の断面図である。
【図１０】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その５）である。図１０の（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）のＢ−Ｂ線方向の断面図であり、図１０（ｃ）は図１０（ａ）のＣ−Ｃ線方向の断面図である。
【図１１】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その６）である。図１１の（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）のＢ−Ｂ線方向の断面図であり、図１１（ｃ）は図１１（ａ）のＣ−Ｃ線方向の断面図である。
【図１２】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その７）である。図１２の（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）のＢ−Ｂ線方向の断面図であり、図１２（ｃ）は図１２（ａ）のＣ−Ｃ線方向の断面図である。
【図１３】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その８）である。図１３の（ａ）は平面図であり、図１３（ｂ）は図１３（ａ）のＢ−Ｂ線方向の断面図であり、図１３（ｃ）は図１３（ａ）のＣ−Ｃ線方向の断面図である。
【図１４】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その９）である。図１４の（ａ）は平面図であり、図１４（ｂ）は図１４（ａ）のＢ−Ｂ線方向の断面図であり、図１４（ｃ）は図１４（ａ）のＣ−Ｃ線方向の断面図である。
【図１５】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その1０）である。図１５の（ａ）は平面図であり、図１５（ｂ）は図１５（ａ）のＢ−Ｂ線方向の断面図であり、図１５（ｃ）は図１５（ａ）のＣ−Ｃ線方向の断面図である。
【図１６】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その1１）である。図１６の（ａ）は平面図であり、図１６（ｂ）は図１６（ａ）のＢ−Ｂ線方向の断面図であり、図１６（ｃ）は図１６（ａ）のＣ−Ｃ線方向の断面図である。
【図１７】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その1２）である。図１７の（ａ）は平面図であり、図１７（ｂ）は図１７（ａ）のＢ−Ｂ線方向の断面図であり、図１７（ｃ）は図１７（ａ）のＣ−Ｃ線方向の断面図である。
【図１８】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その1３）である。図１８の（ａ）は平面図であり、図１８（ｂ）は図１８（ａ）のＢ−Ｂ線方向の断面図であり、図１８（ｃ）は図１８（ａ）のＣ−Ｃ線方向の断面図である。
【図１９】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その1４）である。図１９の（ａ）は平面図であり、図１９（ｂ）は図１９（ａ）のＢ−Ｂ線方向の断面図であり、図１９（ｃ）は図１９（ａ）のＣ−Ｃ線方向の断面図である。
【図２０】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その1５）である。図２０の（ａ）は図３（ａ）のＢ−Ｂ線に対応する断面図であり、図２０（ｂ）は図３（ａ）のＣ−Ｃ線に対応する断面図である。
【図２１】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その1６）である。図２１の（ａ）は図３（ａ）のＢ−Ｂ線に対応する断面図であり、図２１（ｂ）は図３（ａ）のＣ−Ｃ線に対応する断面図である。
【図２２】本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図（その1７）である。図２２の（ａ）は図３（ａ）のＢ−Ｂ線に対応する断面図であり、図２２（ｂ）は図３（ａ）のＣ−Ｃ線に対応する断面図である。
【図２３】本発明の第２の実施の形態に係る半導体装置に含まれる複数のメモリセルアレイの内の一つのメモリセルアレイの一部を示す平面図である。
【図２４】図２３に示すメモリセルアレイの断面図であり、図２４（ａ）は図２３に示すメモリセルアレイのＢ−Ｂ線方向の断面図であり、図２４（ｂ）は図２３に示すメモリセルアレイのＣ−Ｃ線方向の断面図である。
【図２５】図２３に示すメモリセルアレイの断面図であり、図２５（ａ）は図２３に示すメモリセルアレイのＥ−Ｅ線方向の断面図であり、図２５（ｂ）は図２３に示すメモリセルアレイのＦ−Ｆ線方向の断面図である。
【図２６】本発明の第３の実施の形態に係る半導体装置のメモリセルアレイの回路構成を示す図である。
【図２７】本発明の第３の実施の形態に係る半導体装置に含まれる複数のメモリセルアレイの内の一つのメモリセルアレイの概略を示す平面図である。
【図２８】図２７に示すメモリセルアレイの断面図であり、図２８（ａ）は図２７に示すメモリセルアレイのＢ−Ｂ線方向の断面図であり、図２８（ｂ）は図２７に示すメモリセルアレイのＣ−Ｃ線方向の断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置に含まれる複数のメモリセルアレイの内の一つのメモリセルアレイの概略を示す平面図である。なお、図１では、半導体装置の一例として、相変化素子を用いた相変化メモリ装置を図示するが、その他、抵抗変化素子を用いた抵抗変化型メモリ（ＲｅＲＡＭ）や、それらを含んだ半導体装置にも適用可能である。
図１を参照するに、第１の実施の形態の半導体装置１０は、メモリセルアレイ１１と、一対のビット線セレクタ１２と、一対のセンス及びライトアンプ１３と、一対のサブワードドライバ１４と、冗長ワード線１６（Ｒｏｗリダンダンシ）と、冗長ビット線１７（Ｃｏｌｕｍｎリダンダンシ）とを有する。
【００１１】
メモリセルアレイ１１は、Ｘ方向（第１方向）に延在する複数のワード線１９と、Ｙ方向（Ｘ方向と直交する第２の方向）に延在し、複数のワード線１９と直交する複数のビット線２１と、ワード線１９とビット線２１とが直交する位置に設けられたメモリセル２３とを有する。
一対のビット線セレクタ１２は、Ｙ方向にメモリセルアレイ１１を挟んで対向配置されている。ビット線セレクタ１２は、ビット線２１と電気的に接続されている。
センス及びライトアンプ１３は、Ｙ方向に配置されており、ビット線セレクタ１２と電気的に接続されている。
一対のサブワードドライバ１４は、Ｘ方向にメモリセルアレイ１１を挟んで対向配置されている。サブワードドライバ１４は、ワード線１９と電気的に接続されている。
【００１２】
冗長ワード線１６は、Ｘ方向に延在するように、メモリセルアレイ１１の外周部に設けられている。冗長ワード線１６は、冗長メモリセル２７を有する。
冗長ビット線１７は、Ｙ方向に延在するように、メモリセルアレイ１１の外周部に設けられている。冗長ビット線１７は、冗長メモリセル２７を有する。
上記構成とされた半導体装置１０は、例えば、図１に示すように、メモリセルアレイ１１内に不良メモリセル２４（不良品のメモリセル）が存在した場合、冗長ワード線１６と不良メモリセル２４の存在するワード線１９とを回路的に置換することができる（図１に示す矢印Ａは置換することを意味している）。
【００１３】
図２は、本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの回路構成を示す図である。図２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。
次に、メモリセルアレイ１１の回路構成について説明する。
図２を参照するに、メモリセルアレイ１１は、複数のワード線１９と、複数のビット線２１と、複数のメモリセル２３と、縦型トランジスタである縦型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ３２とを有する。
【００１４】
メモリセル２３は、１つの相変化素子３４と、１つのダイオード３５とを有した構成とされている。相変化素子３４は、ダイオード３５のアノード側と電気的に接続されている。また、Ｙ方向に配置された複数のメモリセル２３に設けられた相変化素子３４は、１本のビット線２１と電気的に接続されている。
縦型ＭＯＳトランジスタ３２は、ワード線１９と、第１拡散層３９と、第２拡散層４１とを有する。
縦型ＭＯＳトランジスタ３２は、Ｘ方向に配列された複数のメモリセル２３に対して１つのみ設けられている。第１拡散層３９は、グラウンド電位とされている。第２拡散層４１は、Ｘ方向に配置された複数のダイオード３５と電気的に接続されている。
なお、縦型ＭＯＳトランジスタ３２、相変化素子３４、及びダイオード３５の具体的な構成については、図３を参照して後述する。
【００１５】
図３は、本発明の第１の実施の形態に係る半導体装置に含まれる複数のメモリセルアレイの内の一つのメモリセルアレイの概略を示す平面図である。図４は、図３に示すメモリセルアレイの断面図であり、図４（ａ）は図３に示すメモリセルアレイのＢ−Ｂ線方向の断面図であり、図４（ｂ）は図３に示すメモリセルアレイのＣ−Ｃ線方向の断面図である。
図３及び図４において、図１に示す半導体装置１０、及び図２に示すメモリセルアレイ１１と同一構成部分には同一符号を付す。
また、図３及び図４では、説明の便宜上、図１及び図２に示す複数のメモリセル２３を、第１メモリセル２３−１及び第２メモリセル２３−２として図示し、図１及び図２に示すビット線２１を、第１ビット線２１−１及び第２ビット線２１−２として図示する。
さらに、図３は、ワード線１９、第１及び第２ビット線２１−１，２１−２、ダイオード３５及び相変化素子３４よりなる第１及び第２メモリセル２３−１，２３−２、ゲート絶縁膜７３、第２拡散層４１の位置関係を説明するための図であるので、上記構成以外のメモリセルアレイ１１の構成要素の図示を省略する。
【００１６】
次に、メモリセルアレイ１１の構成について説明する。
図３及び図４を参照するに、メモリセルアレイ１１は、図２に示したビット線２１（図３及び図４に示す第１ビット線２１−１及び第２ビット線２１−２）及びメモリセル２３（図３及び図４に示す第１メモリセル２３−１及び第２メモリセル２３−２）と、縦型ＭＯＳトランジスタ３２との他に、半導体基板４３と、第１の絶縁膜４５と、第２の絶縁膜４６と、第１のサイドウォール４８と、シリサイド膜５１と、第１の層間絶縁膜５３と、第１のコンタクトプラグ５４と、第２の層間絶縁膜５６と、第３の層間絶縁膜５８と、第２のサイドウォール５９と、第４の層間絶縁膜６１と、第２のコンタクトプラグ６２と、保護膜６４とを有する。
【００１７】
半導体基板４３には、Ｘ方向に延在する第１の溝７２が複数形成されている。第１の溝７２は、複数の縦型ＭＯＳトランジスタ３２間に配置されている。
半導体基板４３としては、例えば、第１の導電型（Ｐ型）のシリコン基板を用いることができる。この場合、半導体基板４３としては、例えば、チャネル領域７１が形成されていないＰ型のシリコン基板の表面４３ａ（第２拡散層４１の上面４１ａに相当する面）から深さ５００ｎｍまで第１の導電型不純物（例えば、ボロン（Ｂ））がイオン注入された基板を用いる。
【００１８】
第１の絶縁膜４５は、複数の第１の溝７２、及びＹ方向に配置された複数ダイオード３５間を埋め込むように設けられている。
第２の絶縁膜４６は、Ｘ方向に配置された第３拡散層８５間の隙間を埋め込むように設けられている。第１及び第２の絶縁膜４５，４６としては、例えば、シリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。
第１のサイドウォール４８は、第１及び第２の絶縁膜４５、４６に囲まれ、第２拡散層４１上に形成された開口部６６の側面を覆うように設けられている。第１のサイドウォール４８を構成する膜としては、例えば、シリコン窒化膜を用いることができる。
【００１９】
シリサイド膜５１は、ダイオード３５を構成する第３拡散層８５上に形成されている。
第１の層間絶縁膜５３は、第１及び第２の絶縁膜４５，４６上に設けられている。第１の層間絶縁膜５３としては、例えば、シリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。
第１のコンタクトプラグ５４は、シリサイド膜５１上に位置する部分の第１の層間絶縁膜５３を貫通するように設けられている。これにより、第１のコンタクトプラグ５４の下端は、シリサイド膜５１と電気的に接続されている。
第２の層間絶縁膜５６は、第１の層間絶縁膜５３上に設けられている。第２の層間絶縁膜５６としては、例えば、シリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。
【００２０】
第３の層間絶縁膜５８は、第２の層間絶縁膜５６上に設けられている。第３の層間絶縁膜５８には、後述する下部電極８１（相変化素子３４の構成要素の１つ）の上面を露出する開口部６８が形成されている。第３の層間絶縁膜５８としては、例えば、シリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。
第２のサイドウォール５９は、第３の層間絶縁膜５８に形成された開口部６８の側面を覆うように設けられている。第２のサイドウォール５９を構成する膜としては、例えば、シリコン窒化膜を用いることができる。
第４の層間絶縁膜６１は、後述する上部電極８３（相変化素子３４の構成要素の１つ）を覆うように、第３の層間絶縁膜５８上に設けられている。第４の層間絶縁膜６１としては、例えば、シリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。
【００２１】
第２のコンタクトプラグ６２は、上部電極８３上に位置する部分の第４の層間絶縁膜６１を貫通するように設けられている。これにより、第２のコンタクトプラグ６２の下端は、上部電極８３と接触している。
第１のビット線２１−１は、第１メモリセル２３−１上をＹ方向に延在しており、第２のビット線２１−２は、第２メモリセル２３−２上を第１のビット線２１−１と平行にＹ方向に延在している。
第１及び第２ビット線２１−１，２１−２は、Ｙ方向に配置された複数の第２のコンタクトプラグ６２の上端と接触するように、第４の層間絶縁膜６１上に設けられている。第１ビット線２１−１は、第２のコンタクトプラグ６２を介して、Ｙ方向に配置された第１メモリセル２３−１と電気的に接続されている。第２ビット線２１−２は、第２のコンタクトプラグ６２を介して、Ｙ方向に配置された第２メモリセル２３−２と電気的に接続されている。
保護膜６４は、第１及び第２ビット線２１−１，２１−２を覆うように、第４の層間絶縁膜６１上に設けられている。
【００２２】
次に、メモリセル２３の構成を説明する前に、縦型ＭＯＳトランジスタ３２の構成について説明する。
図３及び図４を参照するに、縦型ＭＯＳトランジスタ３２は、チャネル領域７１と、第１拡散層３９と、第２拡散層４１と、ゲート絶縁膜７３と、ワード線１９とを有しており、Ｘ方向に対して１つのみ設けられている。
チャネル領域７１は、第１拡散層３９上から突出しており、Ｘ方向と直交する第１及び第２側面７１ｃ，７１ｄ、Ｙ方向と直交する第３及び第４側面７１ａ，７１ｂ、第１拡散層３９側の底面７１ｅ、並びに底面７１ｅに対向する上面７１ｆで区画された領域である。
チャネル領域７１は、第１の導電型不純物（例えば、Ｐ型不純物であるボロン（Ｂ））を含んだ半導体基板４３を異方性エッチングすることで形成されている。つまり、チャネル領域７１は、第１の導電型不純物（例えば、Ｐ型不純物であるボロン（Ｂ））を含んだ半導体基板４３により構成されている。チャネル領域７１は、第１の溝７２により、他のチャネル領域７１と分離されている。
チャネル領域７１は、Ｘ方向（第１方向）に延在しており、Ｘ方向と直交するＹ方向（第２の方向）に複数配置されている。チャネル領域７１は、１つのメモリセルアレイ１１において、Ｘ方向に対して、１つのみ設けられている。チャネル領域７１の形状は、例えば、Ｙ方向の幅よりもＸ方向の幅がかなり広い、四角柱形状とすることができる。
図４に示すように、チャネル領域７１は、第１部分７１−１と、第２部分７１−２と、第２部分７１−３とを有する。第１及び第３部分７１−１，７１−２，７１−３は、一体的に構成されている。
第１部分７１−１は、第１メモリセル２３−１が形成される領域に対応しており、第２部分７２−１は、第２メモリセル２３−２が形成される領域に対応している。
第３部分７３−１は、第１部分７１−１と第２部分７２−１との間に配置されており、第１及び第２メモリセル２３−１，２３−２が形成されない領域である。
【００２３】
第１拡散層３９は、複数のチャネル領域７１の間（言い換えれば、複数の第１の溝７２の底面）、及び複数のチャネル領域７１の下方に位置する部分の半導体基板４３に形成されている。第１拡散層３９は、メモリセルアレイ１１の共通基準電位（例えば、グラウンド電位）とされている。尚、共通基準電位はグラウンド電位に限らず、グラウンド電位よりも低い電位等も利用されるものである。第１拡散層３９は、第２の導電型不純物（例えば、Ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ））を含む。
縦型ＭＯＳトランジスタ３２に設けられた第１拡散層３９は、第１拡散層３９の下方に位置する半導体基板４３と複数のチャネル領域７１とを完全に分離している。
【００２４】
第２拡散層４１は、チャネル領域７１の上面７１ｆ側に形成されている。第２拡散層４１は、Ｘ方向に延在している。第２拡散層４１は、半導体基板４３の表面４３ａに第２の導電型不純物第２の導電型不純物（例えば、Ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ））をイオン注入することで形成されている。第２拡散層４１は、複数のダイオード３５のカソードとして機能する層である。
このように、第２拡散層４１を複数のダイオード３５のカソードとして用いることにより、別途、複数のダイオード３５に対してカソードとなる不純物拡散層を設ける必要がなくなるため、縦型ＭＯＳトランジスタ３２の構成を簡略化することができる。
【００２５】
ゲート絶縁膜７３は、複数のチャネル領域７１の第１乃至第４の側面７１ａ，７１ｂ，７１ｃ，７１ｄ（図３参照）、及び複数のチャネル領域７１間（言い換えれば、複数の第１の溝７２の底面）から露出された部分の第２拡散層４１を覆うように設けられている。ゲート絶縁膜７３は、チャネル領域７１の４つの側面７１ｃ，７１ｄ，７１ａ，７１ｂを囲むように配置されている。
ゲート絶縁膜７３としては、例えば、シリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。この場合、ゲート絶縁膜７３の厚さは、例えば、５ｎｍとすることができる。
【００２６】
ワード線１９（ゲート電極）は、第１のゲート電極７５と、第２のゲート電極７６と、第３のゲート電極７７と、第４のゲート電極７８とを有する。
第１のゲート電極７５は、ゲート絶縁膜７３を介して、チャネル領域７１の第３側面７１ａに設けられている。第２のゲート電極７６は、ゲート絶縁膜７３を介して、チャネル領域７１の第４側面７１ｂに設けられている。
第３のゲート電極７７は、ゲート絶縁膜７３を介して、チャネル領域７１の第１側面７１ｃに設けられている。第４のゲート電極７８は、ゲート絶縁膜７３を介して、チャネル領域７１の第２側面７１ｄに設けられている。
つまり、ワード線１９（ゲート電極）は、チャネル領域７１を構成する第１乃至第３部分７１−１，７１−２，７１−３に沿って形成されている。
上記構成とされたワード線１９（ゲート電極）は、チャネル領域７１に形成された第２拡散層４１と、第２拡散層４１上に形成されたメモリセル２３（第１及び第２メモリセル）とを囲む形状とされている（図３参照）。
第１乃至第４のゲート電極７５〜７８は、一体的に構成されている。ワード線１９の材料としては、例えば、リン（Ｐ）が高濃度にドープされた多結晶シリコン膜を用いることができる。
【００２７】
図３及び図４を参照するに、第１及び第２メモリセル２３−１，２３−２は、１つの相変化素子３４と、１つのダイオード３５とを有した構成とされている。第１及び第２メモリセル２３−１，２３−２は、同様な構成とされている。第１メモリセル２３−１は、ワード線１９と第１ビット線２１−１とが直交する位置に設けられている。第２メモリセル２３−２は、ワード線１９と第２ビット線２１−２とが直交する位置に設けられている。
第１メモリセル２３−１は、チャネル領域７１の第１部分７１−１に整合して第２拡散層４１上に設けられている。第２メモリセル２３−２は、チャネル領域７１の第２部分７１−２に整合して第２拡散層４１上に設けられている。
相変化素子３４は、ダイオード３５の表面側に設けられており、下部電極８１と、相変化材料層８２と、上部電極８３とを有する。下部電極８１は、第１のコンタクトプラグ５４上に位置する部分の第２の層間絶縁膜５６を貫通するように配置されている。下部電極８１の下端は、第１のコンタクトプラグ５４と接触している。下部電極８１は、第１のコンタクトプラグ５４を介して、ダイオード３５、及び該ダイオード３５の下方に配置された縦型ＭＯＳトランジスタ３２と電気的に接続されている。
下部電極８１を構成する膜としては、例えば、タングステン（Ｗ）や、ＷＳｉ等のメタルシリサイド膜、ＴｉＮ等のメタル窒化物、メタルシリサイド膜の窒化物などを用いることができる。また、下部電極８１の材料として、例えば、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等を用いてもよい。
【００２８】
相変化材料層８２は、第２のサイドウォール５９が形成された開口部６８を充填するように設けられている。相変化材料層８２の上面８２ａは、第３の層間絶縁膜５８の上面５８ａに対して面一とされている。
相変化材料層８２の材料としては、例えば、カルコゲナイド材料であるＧｅＳｂＴｅ等を用いることが好ましい。カルコゲナイド材料は、安定して相変化をさせることが可能であると共に、相変化した状態を安定して保持することが可能である。
【００２９】
カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金である。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ（ＧＳＴ）、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素等が挙げられる。  
カルコゲナイド材料を含む相変化材料層８２は、アモルファス相（非晶質相）及び結晶相の何れかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
なお、相変化材料層８２の材料は、上記カルコゲナイド材料に限定はされず、電流印加の加熱によって電気抵抗値が可変となる材料であればよい。  
【００３０】
上部電極８３は、相変化材料層８２の上面８２ａと接触するように、第３の層間絶縁膜５８の上面５８ａに設けられている。上部電極８３の材料としては、例えば、タングステン(Ｗ)やアルミニウム(Ａｌ)等を用いることができる。
上記構成とされた相変化素子３４は、ダイオード３５の上方に配置されており、下方に位置するダイオード３５と電気的に接続されている。
【００３１】
ダイオード３５は、Ｘ方向に配置された複数のダイオード３５に対して共通のカソードとして機能する第２拡散層４１と、アノードとして機能する第３拡散層８５とを有する。ダイオード３５は、相変化素子３４の下方に配置されている。
第３拡散層８５は、各ダイオード３５に対して、それぞれ１つ設けられている。第３拡散層８５は、第２拡散層４１の上面４１ａに設けられている。第３拡散層８５は、Ｘ方向に複数配置されている。第３拡散層８５は、第１の導電型不純物（例えば、Ｐ型不純物であるボロン（Ｂ））を含んでいる。
上記構成とされたダイオード３５は、Ｘ方向に延在する縦型ＭＯＳトランジスタ３２に複数設けられている。
【００３２】
第１の実施の形態の半導体装置によれば、第１及び第２メモリセル２３−１，２３−２と電気的に接続されたチャネル領域７１を設けることで、第１及び第２メモリセル２３−１，２３−２のそれぞれに対してチャネル領域を設けた場合と比較して、チャネル領域の断面積が大きくなるので、チャネル領域７１を介して、第１及び第２メモリセル２３−１，２３−２に十分な大きさの電流（データの書き換えに必要な電流）を流すことが可能となる。
これにより、チャネル領域７１の上面７１ｆ側に形成された第２拡散層４１上に、第１及び第２メモリセル２３−１，２３−２を狭いピッチで配置することが可能となる。
具体的には、図３及び図４に示すように、２Ｆ（Ｆ；露光装置の解像限界等に応じて設定される設計ルールの寸法）のピッチで第１及び第２メモリセル２３−１，２３−２を配置することが可能となるので、４Ｆ２型のレイアウトを実現することができる。
つまり、第１の実施の形態の半導体装置によれば、データの書き換え動作を遅くすることなく、第１及び第２メモリセル２３−１，２３−２の占有面積を小さくすることができる。
なお、図３及び図４では、４Ｆ２型のレイアウトのメモリセルアレイ１１を例に挙げて図示したが、第１の実施の形態は、６Ｆ２型のレイアウトの半導体装置にも適用可能である。
【００３３】
図５は、本発明の第１の実施の形態の変形例に係る半導体装置のメモリセルアレイを説明するための断面図である。図５（ａ）は図４（ａ）の切断位置に対応する断面図であり、図５（ｂ）は図４（ｂ）の切断位置に対応する断面図である。
図５において、図３及び図４に示すメモリセルアレイ１１と同一構成部分には同一符号を付し、その説明を省略する。
【００３４】
図５を参照するに、第１の実施の形態の変形例に係るメモリセルアレイ９０は、第１の実施の形態の図４で説明したメモリセルアレイ１１に設けられたダイオード３５の替わりに、ダイオード９１を設けた以外は、メモリセルアレイ１１と同様な構成とされている。
ダイオード９１は、第３拡散層８５と、第４拡散層９２とを有する。第４拡散層９２は、第３拡散層８５と第２拡散層４１との間に配置されている。第４拡散層９２は、第２の導電型不純物（例えば、Ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ））を含む層である。第４拡散層９２は、カソードとして機能する。
このように、ダイオード９１のカソードとなる第４拡散層９２を有するメモリセルアレイ９０を備えた半導体装置においても、第１及び第２メモリセル２３−１，２３−２への書き換え動作を遅くすることなく、半導体装置の面方向のサイズの小型化を図ることができる。
【００３５】
図６〜図２２は、本発明の第１の実施の形態に係る半導体装置のメモリセルの製造工程を示す図である。
図６の（ａ）は平面図であり、図６（ｂ）は図６（ａ）のＢ−Ｂ線方向の断面図であり、図６（ｃ）は図６（ａ）のＣ−Ｃ線方向の断面図である。図７の（ａ）は平面図であり、図７（ｂ）は図７（ａ）のＢ−Ｂ線方向の断面図であり、図７（ｃ）は図７（ａ）のＣ−Ｃ線方向の断面図である。
図８の（ａ）は平面図であり、図８（ｂ）は図８（ａ）のＢ−Ｂ線方向の断面図であり、図８（ｃ）は図８（ａ）のＣ−Ｃ線方向の断面図である。図９の（ａ）は平面図であり、図９（ｂ）は図９（ａ）のＢ−Ｂ線方向の断面図であり、図９（ｃ）は図９（ａ）のＣ−Ｃ線方向の断面図である。
図１０の（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）のＢ−Ｂ線方向の断面図であり、図１０（ｃ）は図１０（ａ）のＣ−Ｃ線方向の断面図である。図１１の（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）のＢ−Ｂ線方向の断面図であり、図１１（ｃ）は図１１（ａ）のＣ−Ｃ線方向の断面図である。
【００３６】
図１２の（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）のＢ−Ｂ線方向の断面図であり、図１２（ｃ）は図１２（ａ）のＣ−Ｃ線方向の断面図である。図１３の（ａ）は平面図であり、図１３（ｂ）は図１３（ａ）のＢ−Ｂ線方向の断面図であり、図１３（ｃ）は図１３（ａ）のＣ−Ｃ線方向の断面図である。
図１４の（ａ）は平面図であり、図１４（ｂ）は図１４（ａ）のＢ−Ｂ線方向の断面図であり、図１４（ｃ）は図１４（ａ）のＣ−Ｃ線方向の断面図である。図１５の（ａ）は平面図であり、図１５（ｂ）は図１５（ａ）のＢ−Ｂ線方向の断面図であり、図１５（ｃ）は図１５（ａ）のＣ−Ｃ線方向の断面図である。
図１６の（ａ）は平面図であり、図１６（ｂ）は図１６（ａ）のＢ−Ｂ線方向の断面図であり、図１６（ｃ）は図１６（ａ）のＣ−Ｃ線方向の断面図である。図１７の（ａ）は平面図であり、図１７（ｂ）は図１７（ａ）のＢ−Ｂ線方向の断面図であり、図１７（ｃ）は図１７（ａ）のＣ−Ｃ線方向の断面図である。
【００３７】
図１８の（ａ）は平面図であり、図１８（ｂ）は図１８（ａ）のＢ−Ｂ線方向の断面図であり、図１８（ｃ）は図１８（ａ）のＣ−Ｃ線方向の断面図である。図１９の（ａ）は平面図であり、図１９（ｂ）は図１９（ａ）のＢ−Ｂ線方向の断面図であり、図１９（ｃ）は図１９（ａ）のＣ−Ｃ線方向の断面図である。
図２０の（ａ）は図３（ａ）のＢ−Ｂ線に対応する断面図であり、図２０（ｂ）は図３（ａ）のＣ−Ｃ線に対応する断面図である。図２１の（ａ）は図３（ａ）のＢ−Ｂ線に対応する断面図であり、図２１（ｂ）は図３（ａ）のＣ−Ｃ線に対応する断面図である。
図２２の（ａ）は図３（ａ）のＢ−Ｂ線に対応する断面図であり、図２２（ｂ）は図３（ａ）のＣ−Ｃ線に対応する断面図である。
なお、図６〜図１９に示すＢ−Ｂ線方向は、図３に示すＢ−Ｂ線方向に対応している。また、図６〜図１９に示すＣ−Ｃ線方向は、図３に示すＣ−Ｃ線方向に対応している。
【００３８】
図６〜図２２を参照して、第１の実施の形態の半導体装置１０のメモリセル１１の製造方法について説明する。
始めに、図６に示す工程では、例えば、第１の導電型の半導体基板４３（例えば、Ｐ型のシリコン基板）の表面４３ａ側から深さ５００ｎｍの領域まで、第１の導電型不純物（例えば、Ｐ型不純物であるボロン（Ｂ））をイオン注入する。
次いで、半導体基板４３の表面４３ａに、ライン状の複数の開口部９６を有したシリコン窒化膜（例えば、厚さ４０ｎｍ）よりなるエッチング用マスク９５を形成する。開口部９６は、第１の溝７２の形成領域に対応する部分の半導体基板４３の表面４３ａを露出するように形成する。
次いで、エッチング用マスク９５を介した異方性エッチング（例えば、ドライエッチング）により、半導体基板４３をエッチングすることで複数の第１の溝７２及びチャネル領域７１を形成する。第１の溝７２の深さＤは、例えば、１５０ｎｍとすることができる。
【００３９】
次いで、図７に示す工程では、複数のチャネル領域７１の第３及び第４側面７１ａ，７１ｂ、エッチング用マスク９５の表面、及び複数の第１の溝７２の底面を覆う第３の絶縁膜９８を形成する。第３の絶縁膜９８としては、例えば、厚さが５ｎｍのシリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００４０】
次いで、図８に示す工程では、異方性エッチング（例えば、ドライエッチング）により、複数の第１の溝７２の底面に形成された第３の絶縁膜９８を選択的に除去することで、エッチング用マスク９５の側面、及び複数のチャネル領域７１の第３及び第４側面７１ａ，７１ｂに、第３の絶縁膜９８を残す。この際、エッチング用マスク９５上に形成された第３の絶縁膜９８も除去される。
【００４１】
次いで、図９に示す工程では、図８に示す構造体の上面側を覆うように、第２の導電型不純物（例えば、Ｎ型不純物であるリン（Ｐ））が高濃度にドープされた多結晶シリコン膜９９を形成する。多結晶シリコン膜９９の厚さは、例えば、１０ｎｍとすることができる。次いで、多結晶シリコン膜９９に少量の砒素（Ａｓ）をイオン注入する。
その後、第２の導電型不純物（例えば、Ｎ型不純物である砒素（Ａｓ））がイオン注入された多結晶シリコン膜９９を備えた構造体を、例えば、１０００℃の温度で数秒間加熱する。これにより、多結晶シリコン膜９９に含まれる第２の導電型不純物（例えば、Ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ））が、複数のチャネル領域７１の下方に位置する部分の半導体基板４３に熱拡散する。
これにより、複数のチャネル領域７１の間（言い換えれば、複数の第１の溝７２の底面）、及び複数のチャネル領域７１の下方に位置する部分の半導体基板４３に、第２の導電型不純物（例えば、Ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ））を含む第１拡散層３９が形成される。
【００４２】
次いで、図１０に示す工程では、エッチングにより、図９に示す多結晶シリコン膜９９を除去する。次いで、エッチングにより、図９に示す第３の絶縁膜９８を除去する。
次いで、複数の第１の溝７２の底面に対応する部分の半導体基板４３、及び複数のチャネル領域７１の第1乃至第４の側面７１ａ，７１ｂ，７１ｃ，７１ｄを熱酸化することで、複数の第１の溝７２の底面、及び複数のチャネル領域７１の第1乃至第４の側面７１ａ，７１ｂ，７１ｃ，７１ｄに、ゲート絶縁膜７３を形成する。
なお、図１０に複数のチャネル領域７１の第１及び第２側面７１ｃ，７１ｄ（図３参照）を図示することは困難なため、図１０においては第１及び第２側面７１ｃ，７１ｄの図示を省略する。
また、上記熱酸化工程の加熱により、第１拡散層３９に含まれる第２の導電型不純物が、半導体基板４３及び複数のチャネル領域７１の下端に拡散する。
これにより、図１０に示す第１拡散層３９の形成領域は、図４に示す第１拡散層３９の形成領域と一致する。ゲート絶縁膜７３の厚さは、例えば、５ｎｍとすることができる。
【００４３】
次いで、図１１に示す工程では、図１０に示す構造体の上面側を覆うように、Ｎ型不純物であるリン（Ｐ）が高濃度にドープされた多結晶シリコン膜（図示せず）を成膜する。
次いで、複数のチャネル領域７１の第１乃至第４の側面７１ｃ，７１ｄ，７１ａ，７１ｂに設けられた部分のゲート絶縁膜７３のみに多結晶シリコン膜が残るように、多結晶シリコン膜をエッチングすることで、第１乃至第４のゲート電極７５〜７８を有し、多結晶シリコン膜を母材とするワード線１９を形成する。
【００４４】
次いで、図１２に示す工程では、ワード線１９及びゲート絶縁膜７３が形成された複数の第１の溝７２、及び開口部９６を充填する第１の絶縁膜４５を形成する。次いで、エッチング用マスク９５の上面９５ａから突出した部分の第１の絶縁膜４５を研磨することで、第１の絶縁膜４５の上面４５ａをエッチング用マスク９５の上面９５ａに対して面一にする。
【００４５】
次いで、図１３に示す工程では、絶縁膜４５の上面４５ａ及びエッチング用マスク９５の上面９５ａに、Ｙ方向に延在する開口部１０３を複数有したレジストパターン１０２を形成する。レジストパターン１０２は、ダイオード３５の形成領域に対応する部分のエッチング用マスク９５を覆うように形成する。言い換えれば、開口部１０３は、ダイオード３５の形成領域に対応しない部分のエッチング用マスク９５を露出するように形成する。
【００４６】
次いで、図１４に示す工程では、複数の開口部１０３を有したレジストパターン１０２をマスクするエッチングにより、開口部１０３から露出された部分のエッチング用マスク９５を除去する。これにより、エッチング用マスク９５が除去された部分からチャネル領域７１（第２拡散層４１が形成される前のチャネル領域７１）の上面（半導体基板４３の上面４３ａに相当する面）が露出されると共に、エッチング用マスク９５が除去された部分に開口部１０５が形成される。
【００４７】
次いで、図１５に示す工程では、図１４に示すレジストパターン１０２を除去する。
次いで、図１６に示す工程では、開口部１０５を充填する第２の絶縁膜４６を形成する。次いで、第１の絶縁膜４５の上面４５ａ及びエッチング用マスク９５の上面９５ａから突出した部分の第２の絶縁膜４６を研磨することで、第２の絶縁膜４６の上面４６ａを第１の絶縁膜４５の上面４５ａ及びエッチング用マスク９５の上面９５ａに対して面一にする。
【００４８】
次いで、図１７に示す工程では、エッチングにより、図１６に示すエッチング用マスク９５を選択的に除去することで、チャネル領域７１（第２拡散層４１が形成される前のチャネル領域７１）の上面（半導体基板４３の上面４３ａ）を露出する開口部６６を形成する。次いで、開口部６６を介して、チャネル領域７１の上端（半導体基板４３の表面４３ａ側に位置する部分のチャネル領域７１の端部）に、第２の導電型不純物（例えば、Ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ）等）をイオン注入（例えば、斜め方向から）することで、チャネル領域７１の上面７１ｆ側に第２拡散層４１を形成する。
これにより、Ｘ方向に延在し、Ｙ方向に複数配置された縦型ＭＯＳトランジスタ３２が形成される。
【００４９】
次いで、図１８に示す工程では、周知の手法により、開口部６６の側壁を覆う第１のサイドウォール４８を形成する。第１のサイドウォール４８としては、例えば、シリコン窒化膜（例えば、厚さ５ｎｍ）を用いることができる。
次いで、第１のサイドウォール４８が形成された開口部６６から露出された部分の第２拡散層４１上に、シリコンをエピタキシャル成長させ、次いで、エピタキシャル成長させたシリコンの上面に、高濃度の第２の導電型不純物（例えば、ホウ素（Ｂ））を低いエネルギーでイオン注入することで、第２の導電型不純物を含んだ第３拡散層８５を形成する。
なお、第３拡散層８５の母材となる上記シリコンは、シリコンの上面（第３拡散層８５の上面８５ａ）が、第１及び第２の絶縁膜４５，４６の上面４５ａ，４６ａに対して面一となるように成長させる。
【００５０】
これにより、チャネル領域７１の第１及び第２部分７１−１，７１−２に、第２及び第３拡散層４１，８５を備えた複数のダイオード３５が形成される。言い換えれば、Ｘ方向に延在する１つの縦型ＭＯＳトランジスタ３２と電気的に接続された複数のダイオード３５が形成される。
このように、縦型ＭＯＳトランジスタ３２に設けられた第２拡散層４１を、複数のダイオード３５のカソードとして用いることで、複数のダイオード３５のカソードとなる不純物拡散層を別途形成する必要がないため、半導体装置１０のメモリセルアレイ１１の製造工程を簡略化することができる。
【００５１】
次いで、図１９に示す工程では、第３拡散層８５上に、シリサイド膜５１を形成する。具体的には、例えば、第３拡散層８５上に、コバルト（Ｃｏ）膜（例えば、厚さ４ｎｍ）、或いはニッケル（Ｎｉ）膜（例えば、厚さ４ｎｍ）を形成する。この際、図示してはいないが第１及び第２の絶縁膜４５，４６の上面４５ａ，４６ａにもコバルト（Ｃｏ）膜、或いはニッケル（Ｎｉ）膜が形成される。
次いで、コバルト（Ｃｏ）膜、或いはニッケル（Ｎｉ）膜を熱処理することで、第３拡散層８５上にシリサイド膜５１を形成する。この段階では、シリサイド膜５１とコバルト（Ｃｏ）膜、或いはニッケル（Ｎｉ）膜とが一体的に構成されている。
次いで、エッチングにより、第１及び第２の絶縁膜４５，４６の上面４５ａ，４６ａに形成され、シリコンと反応していないコバルト（Ｃｏ）膜、或いはニッケル（Ｎｉ）膜を選択的に除去することで、第３拡散層８５上に他のシリサイド膜５１とは分離された複数のシリサイド膜５１を形成する。
【００５２】
次いで、図２０に示す工程では、図１９に示す構造体の上面に、第１の層間絶縁膜５３を形成し、次いで、第１の層間絶縁膜５３を貫通すると共に、シリサイド膜５１と接触する第１のコンタクトプラグ５４を形成する。第１の層間絶縁膜５３としては、例えば、シリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。
次いで、第１の層間絶縁膜５３上に第２の層間絶縁膜５６を形成し、次いで、第２の層間絶縁膜５６を貫通すると共に、第１のコンタクトプラグ５４と接触する下部電極８１を形成する。第２の層間絶縁膜５６としては、例えば、シリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。下部電極８１を構成する母材としては、例えば、タングステン（Ｗ）や、ＷＳｉ等のメタルシリサイド膜、ＴｉＮ等のメタル窒化物、メタルシリサイド膜の窒化物などを用いることができる。
【００５３】
次いで、図２１に示す工程では、第２の層間絶縁膜５６上に、下部電極８１の上面を露出する開口部６８を有した第３の層間絶縁膜５８を形成する。第２の層間絶縁膜５６としては、例えば、シリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。
次いで、開口部６８の側壁を覆う第２のサイドウォール５９を形成する。第２のサイドウォール５９としては、例えば、シリコン窒化膜を用いることができる。
次いで、第２のサイドウォール６８が形成された開口部６８を充填する相変化材料層８２を形成する。これにより、相変化材料層８２は、下部電極８１と接触する。相変化材料層８２の材料は、例えば、先に説明したカルコゲナイド材料を用いることができる。
【００５４】
次いで、図２２に示す工程では、相変化材料層８２上に上部電極８３を形成する。これにより、ダイオード３５の上方に、ダイオード３５と電気的に接続された相変化素子３４が形成される。
これにより、第２拡散層４１上に、チャネル領域７１の第１部分７１−１と整合する第１メモリセル２３−１と、チャネル領域７１の第２部分７１−２と整合する第２メモリセルと２３−２とが形成される。
上部電極８３の材料としては、例えば、タングステン(Ｗ)やアルミニウム(Ａｌ)等を用いることができる。
【００５５】
次いで、第３の層間絶縁膜５８上に第４の層間絶縁膜６１を形成し、その後、第３の層間絶縁膜５８を貫通し、上部電極８３と接触する第２のコンタクトプラグ６２を形成する。第４の層間絶縁膜６１としては、例えば、シリコン酸化膜（例えば、ＳｉＯ２膜）を用いることができる。
【００５６】
次いで、第２のコンタクトプラグ６２上に、ビット線２１を形成する。その後、第４の層間絶縁膜６１上に、第１及び第２ビット線２１−１，２１−２を覆う保護膜６４を形成することで、第１の実施の形態の半導体装置１０のメモリセルアレイ１１が形成される。
【００５７】
第１の実施の形態の半導体装置のメモリセルの製造方法によれば、Ｘ方向に延在するチャネル領域７１を形成し、その後、チャネル領域７１上に第２拡散層４１を形成し、その後、第２拡散層４１上に第１及び第２メモリセル２３−１，２３−２を形成することで、チャネル領域７１の断面積を大きくすることが可能となる。これにより、チャネル領域７１を介して、第１及び第２メモリセル２３−１，２３−２に十分な大きさの電流（データの書き換えに必要な電流）を流すことが可能となるので、第２拡散層４１上に、第１及び第２メモリセル２３−１，２３−２を狭いピッチで配置することが可能となる。
つまり、データの書き換え動作を遅くすることなく、第１及び第２メモリセル２３−１，２３−２の占有面積を小さくすることができる。
なお、第１の実施の形態の変形例に係るメモリセルアレイ９０は、第２拡散層４１を形成後、第２拡散層４１上に第４拡散層９２を形成する工程を別途設ける以外は、第１の実施の形態のメモリセルアレイ１１の製造方法と同様な手法により製造することができる。
【００５８】
（第２の実施の形態）
図２３は、本発明の第２の実施の形態に係る半導体装置に含まれる複数のメモリセルアレイの内の一つのメモリセルアレイの一部を示す平面図である。なお、図２３では、半導体装置１１０の一例として、相変化素子を用いた相変化メモリ装置を図示するが、その他、抵抗変化素子を用いた抵抗変化型メモリ（ＲｅＲＡＭ）や、それらを含んだ半導体装置にも適用可能である。
また、図２４は、図２３に示すメモリセルアレイの断面図であり、図２４（ａ）は図２３に示すメモリセルアレイのＢ−Ｂ線方向の断面図であり、図２４（ｂ）は図２３に示すメモリセルアレイのＣ−Ｃ線方向の断面図である。図２５は、図２３に示すメモリセルアレイの断面図であり、図２５（ａ）は図２３に示すメモリセルアレイのＥ−Ｅ線方向の断面図であり、図２５（ｂ）は図２３に示すメモリセルアレイのＦ−Ｆ線方向の断面図である。
なお、図２３に示すＢ−Ｂ線方向は、図３に示すＢ−Ｂ線方向に対応する方向であり、図２３に示すＣ−Ｃ線方向は、図３に示すＣ−Ｃ線方向に対応する方向である。
また、図２３〜図２５において、図３に示す第１の実施の形態で説明したメモリセルアレイ１１と同一構成部分には同一符号を付す。
また、図２３〜図２５では、第２の実施の形態の半導体装置１１０の一例として、相変化メモリ装置を図示する。
また、第２の実施の形態の半導体装置１１０は、メモリセルアレイ１１１の構成が第１の実施の形態の半導体装置１０と異なる以外は、半導体装置１０と同様な構成とされている。そこで、第２の実施の形態では、半導体装置１１０のメモリセルアレイ１１１のみ図２３〜図２５に図示することで、以下の説明をする。
【００５９】
図２３〜図２５を参照するに、第２の実施の形態の半導体装置１１０のメモリセルアレイ１１１は、第１拡散層３９を形成しない領域である第１拡散層非形成領域Ｇを備えた以外は、第１の実施の形態で説明したメモリセルアレイ１１１と同様な構成とされている。
【００６０】
図２３に示すように、第１拡散層非形成領域Ｇは、例えば、四角形とすることができる。この場合、第１拡散層非形成領域Ｇは、例えば、４つの角がダイオードの角と重なるように、チャネル領域７１間に位置する部分の半導体基板４３に設けることができる。
また、複数の第１拡散層非形成領域Ｇは、例えば、Ｘ方向に第１及び第２メモリセル２３−１，２３−２のＸ方向の幅の３倍の間隔で配置すると共に、Ｙ方向に第１及び第２メモリセル２３−１，２３−２のＹ方向の幅の３倍の間隔で配置してもよい。
第１拡散層非形成領域Ｇは、チャネル領域７１及び第１拡散層３９の下方に位置する半導体基板４３と同じ第１の導電型不純物（例えば、Ｐ型不純物であるボロン（Ｂ））を含む不純物拡散層である。第１拡散層非形成領域Ｇは、チャネル領域７１と第１拡散層３９の一部とを電気的に接続するための領域である。
【００６１】
第２の実施の形態の半導体装置によれば、メモリセルアレイ１１１に第１拡散層３９が形成されない領域である第１拡散層非形成領域Ｇを設け、チャネル領域７１と第１拡散層３９の一部とを電気的に接続することにより、プロセス工程や静電気等に起因してチャネル領域７１に電荷が蓄積された際、チャネル領域７１に蓄積された電荷を半導体基板４３に逃がすことが可能となるので、縦型ＭＯＳトランジスタ３２の破損を防止することができる。
また、複数の第１拡散層非形成領域Ｇを、例えば、Ｘ方向にメモリセル２３のＸ方向の幅の３倍の間隔で配置すると共に、Ｙ方向にメモリセル２３（第１及び第２メモリセル２３−１，２３−２）のＹ方向の幅の３倍の間隔で配置することで、基板浮遊効果等に起因するメモリセル２３間における縦型ＭＯＳトランジスタ３２の特性の変動を抑制することができる。
【００６２】
また、半導体装置１１０は、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。具体的には、第１及び第２メモリセル２３−１，２３−２へのデータの書き換え動作を遅くすることなく、第１及び第２メモリセル２３−１，２３−２の占有面積を小さくすることができる。
なお、メモリセルアレイ１１１に設けられたダイオード３５の替わりに、図５に示すダイオード９１を設けてもよい。
【００６３】
ここで、半導体装置１１０のメモリセルアレイ１１１の製造方法について簡単に説明する。
始めに、第１の実施の形態で説明した図７に示す工程後に、第１拡散層非形成領域Ｇ（図２３参照）に対応する部分の第３の絶縁膜９８上を覆うレジスト膜を形成する。次いで、該レジスト膜を介した異方性エッチングにより、レジスト膜に覆われていない部分の第３の絶縁膜を除去した後、レジスト膜を除去する。
その後、第１の実施の形態で説明した図９〜図２２に示す工程と同様な処理を行うことで、第１拡散層非形成領域Ｇを備えたメモリセルアレイ１１１を製造することができる。
【００６４】
（第３の実施の形態）
図２６は、本発明の第３の実施の形態に係る半導体装置のメモリセルアレイの回路構成を示す図である。
なお、図２６では、第３の実施の形態に係る半導体装置の一例として、相変化メモリ装置を例に挙げて図示する。また、図２６において、図２に示す半導体装置１０のメモリセルアレイ１１の回路と同一構成部分には同一符号を付す。
次に、第３の実施の形態に係る半導体装置１１５のメモリセルアレイ１１６の回路構成について説明する。
図２６を参照するに、メモリセルアレイ１１６は、第１の実施の形態のメモリセルアレイ１１に設けられ、Ｘ方向に配置された全てのダイオード３５と電気的に接続された１つの縦型ＭＯＳトランジスタ３２の替わりに、Ｘ方向に配置された複数の縦型ＭＯＳトランジスタ１１７を設けた以外は、メモリセルアレイ１１と同様な構成とされている。
【００６５】
縦型ＭＯＳトランジスタ１１７の第１拡散層３９は、メモリセルアレイ１１の共通基準電位（例えば、グラウンド電位）とされている。尚、共通基準電位はグラウンド電位に限らず、グラウンド電位よりも低い電位等も利用されるものである。また、縦型ＭＯＳトランジスタ３２の第２拡散層４１は、Ｘ方向に配置された２つのダイオード３５と電気的に接続されている。
つまり、メモリセルアレイ１１６は、２つのダイオード３５と電気的に接続される縦型ＭＯＳトランジスタ１１７をＸ方向に対して複数配置した点において、第１の実施の形態で説明したメモリセルアレイ１１と異なる。
【００６６】
図２７は、本発明の第３の実施の形態に係る半導体装置に含まれる複数のメモリセルアレイの内の一つのメモリセルアレイの概略を示す平面図である。図２８は、図２７に示すメモリセルアレイの断面図であり、図２８（ａ）は図２７に示すメモリセルアレイのＢ−Ｂ線方向の断面図であり、図２８（ｂ）は図２７に示すメモリセルアレイのＣ−Ｃ線方向の断面図である。
なお、図２７及び図２８において、図３及び図４に示す第１の実施の形態の半導体装置１０のメモリセルアレイ１１と同一構成部分には同一符号を付す。
また、図２７に示すＢ−Ｂ線方向は、図３に示すＢ−Ｂ線方向に対応する方向である。また、図２７に示すＣ−Ｃ線方向は、図３に示すＣ−Ｃ線方向に対応する方向である。
また、第３の実施の形態の半導体装置１１５は、メモリセルアレイ１１１の構成が第１の実施の形態の半導体装置１０と異なる以外は、半導体装置１０と同様な構成とされている。そこで、第３の実施の形態では、半導体装置１１５のメモリセルアレイ１１６のみ図２７及び図２８に図示して、以下の説明をする。
【００６７】
図２７及び図２８を参照するに、第３の実施の形態の半導体装置１１５のメモリセルアレイ１１６は、第１の実施の形態のメモリセルアレイ１１に設けられた縦型ＭＯＳトランジスタ３２及びワード線１９の替わりに縦型ＭＯＳトランジスタ１１７及びワード１２２を設けると共に、さらに、複数の第２の溝１１９を設けた以外はメモリセルアレイ１１と同様な構成とされている。
【００６８】
縦型ＭＯＳトランジスタ１１７は、第１の実施の形態で説明した縦型ＭＯＳトランジスタ３２に設けられたチャネル領域７１の替わりに、チャネル領域１２１を設けた以外は縦型ＭＯＳトランジスタ３２と同様な構成とされている。
チャネル領域１２１は、第１の導電型不純物（例えば、ボロン（Ｂ））を含んだ領域である。
チャネル領域１２１は、第１拡散層３９上から突出し、Ｘ方向に対向する第１及び第２側面１２１ｃ，１２１ｄ、Ｙ方向に対向する第３及び第４側面１２１ａ，１２１ｂ、第１拡散層３９側の底面１２１ｅ、並びに底面１２１ｅに対向する上面１２１ｆで区画された領域であり、Ｘ方向に並んで配置された第１部分１２１−１、第２部分１２１−２、及び第１部分１２１−１と第２部分１２１−２との間に位置する第３部分１２１−３とを有する。
チャネル領域１２１は、Ｘ方向の幅がチャネル領域７１のＸ方向の幅よりも狭くなるように構成されている。チャネル領域１２１のＹ方向の幅は、例えば、チャネル領域７１のＹ方向の幅と同じにすることができる。
チャネル領域１２１は、Ｘ方向に複数配置されている。Ｘ方向に配置するチャネル領域１２１の数は、メモリセルアレイ１１６の構成上の観点から偶数が好ましい。
チャネル領域１２１は、例えば、第１の導電型不純物（例えば、ボロン（Ｂ））を含んだ半導体基板４３を異方性エッチングして、半導体基板４３に、Ｘ方向に延在する複数の第１の溝７２と、Ｙ方向に延在する複数の第２の溝１１９と順次加工することで形成される。
チャネル領域１２１は、該チャネル領域１２１を囲む第１及び第２の溝７２，１１９により、隣接する他のチャネル領域１２１と分離されている。
チャネル領域１２１は、Ｙ方向と直交する第３及び第４側面１２１ａ，１２１ｂと、Ｘ方向と直交する第１及び第２側面１２１ｃ，１２１ｄとを有する。
【００６９】
第２の溝１１９の幅Ｗ２（Ｘ方向に配置されたチャネル領域１２１の間隔）は、ワード線１２２の母材となる膜を成膜する際、ワード線１２２の母材となる膜により、第２の溝１１９が埋め込まれるような幅にするとよい。よって、第２の溝１１９の幅Ｗ２は、第１の溝７２の幅Ｗ１よりも狭くするとよい。
このように、第２の溝１１９の幅Ｗ２を第１の溝７２の幅Ｗ１よりも狭くすることにより、ワード線１２２を構成する後述する接続部１２５（第１のゲート電極７５と第２のゲート電極７６とを電気的に接続する部分）の断面積が増加するため、ワード線１２２の抵抗値を低くすることができる。
【００７０】
第２拡散層４１は、チャネル領域１２１の上面１２１ｆ側に形成されている。第２拡散層４１は、２つの第３拡散層８５と接触している。
第１メモリセル２３−１は、チャネル領域１２１の第１部分１２１−１と整合するように、第２拡散層４１上に設けられている。第２メモリセル２３−２は、チャネル領域１２１の第１部分１２１−２と整合するように、第２拡散層４１上に設けられている。
つまり、第２拡散層４１上には、２つのメモリセル（第１及び第２メモリセル２３−１，２３−２）が設けられている。
【００７１】
ゲート絶縁膜７３は、複数のチャネル領域１２１の第１乃至第４の側面１２１ａ，１２１ｂ，１２１ｃ，１２１ｄと、第１及び第２の溝７２，１１９から露出された部分の第１拡散層３９とを覆うように設けられている。
【００７２】
ワード線１２２は、縦型ＭＯＳトランジスタ１１７に設けられた第３拡散層４１、第３拡散層４１の周囲に配置されたゲート絶縁膜７３、及び縦型ＭＯＳトランジスタ１１７上に配置された２つのメモリセル２３を囲むような形状とされている。
ワード線１２２は、第１の実施の形態で説明したワード線１９と形状が異なる以外は、ワード線１９と同様な構成とされている。
第１のゲート電極７５は、ゲート絶縁膜７３を介して、チャネル領域１２１の第３側面１２１ａに設けられている。第２のゲート電極７６は、ゲート絶縁膜７３を介して、チャネル領域１２１の第４側面１２１ｂに設けられている。
第３のゲート電極７７は、ゲート絶縁膜７３を介して、チャネル領域１２１の第１側面１２１ｃに設けられている。第４のゲート電極７８は、ゲート絶縁膜７３を介して、チャネル領域１２１の第２側面１２１ｄに設けられている。
ワード線１２２は、Ｙ方向に配置された複数のチャネル領域１２１を囲む形状とされている。
【００７３】
このように、Ｙ方向に配置された複数のチャネル領域１２１を囲むようにワード線１２２を設けることにより、第１のゲート電極７５と第２のゲート電極７６とを電気的に接続することで、ワード線１２２の抵抗値を低くすることができる。
【００７４】
第３の形態の半導体装置によれば、縦型ＭＯＳトランジスタ１１７をＸ方向に複数設け、１つの縦型ＭＯＳトランジスタ１１７上に第１及び第２メモリセル２３−１，２３−２（２つのメモリセル２３）を配置することで、ダイオード３５のカソードとして機能する第２拡散層４１を複数に分割することが可能となるため、メモリセル２３の選択時において、ダイオード３５のカソードに起因する寄生容量（主に拡散層容量）を第１の実施形態のものと比べて減少させることができる。
また、ダイオード３５のカソードとして機能する所定の第２拡散層４１に不良が発生した場合、不良が発生した部分の第２の不純物拡散層４１に対応するビット線２１（本実施例の場合は２本）のみを置換すればよいため、第１の実施形態のものと比べて冗長救済を効率的に行うことができる（救済に使用する冗長ビット線の本数が削減可能）。
【００７５】
なお、図２７、２８は１つの縦型ＭＯＳトランジスタ１１７上に２つのメモリセル２３を配置しているが、この単位は２つに限らない。
第１の実施形態のように第２拡散層４１がメモリセルアレイ内のＸ方向について全て短絡させた場合には、全てのビット線２１を置換することを必要とする場合が発生しうるものであるが、全て短絡させるのではなく２台ずつに区切ると、その２台についてのビット線２１を置換すれば足りる。一方、２台とした場合に、そのデバイス構造（特に縦型トランジスタのＯＮ抵抗）によってはメモリセル２３が必要とする電流量を十分に供給出来ない可能性がある。この場合には２台ではなく３台等、メモリセル２３を機能させるのに十分な縦型トランジスタのＯＮ抵抗（台数、つまりチャネル部の断面積に比例して大きくなる）を考慮してその数を増やしていくことが重要である。
結論として、Ｘ方向に配置する縦型ＭＯＳトランジスタ１１７の数は、縦型ＭＯＳトランジスタ１１７をオン状態にするために必要な電流量と救済効率のバランスに基づき決定するとよい。
また、第３の実施の形態の半導体装置１１５は、第１の実施の形態の相変化メモリ装置１０と同様な効果を得ることができる。
具体的には、第１及び第２メモリセル２３−１，３−２（具体的には、相変化素子３４）へのデータの書き換え動作を遅くすることなく、メモリセル２３の占有面積を小さくすることができる。
上記構成とされた半導体装置１１５のメモリセルアレイ１１６は、複数の第２の溝１１９を形成する工程を別途設ける以外は、第１の実施の形態の半導体装置１０のメモリセルアレイ１１と同様な手法により製造することができる。
なお、メモリセルアレイ１１６に設けられたダイオード３５の替わりに、図５に示すダイオード９１を設けてもよい。
【００７６】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
例えば、第１乃至第３の実施の形態では、メモリセルアレイ１１，１１１，１１６に設けられた第３拡散層８５を、エピタキシャル成長させることで形成する場合を例に挙げて説明したが、例えば、第１の溝７２或いは第１及び第２の溝７２，１１９の深さを深くして（言い換えれば、チャネル領域７１，１２１の高さを高くして）、チャネル領域７１，１２１の上端に第３拡散層８５を形成してもよい。
【００７７】
また、第１乃至第３の実施の形態では、メモリセルアレイ１１，９０，１１１，１１６に第１のサイドウォール４８を設けた場合を例に挙げて説明したが、第１のサイドウォール４８は必ずしも設ける必要はない。
また、第１乃至第３の実施の形態のメモリセルアレイ１１，９０，１１１，１１６において、リーク電流が許容される場合には、第３拡散層８５の材料として、例えば、多結晶シリコンを用いてもよい。
また、第１乃至第３の実施の形態のメモリセルアレイ１１，９０，１１１，１１６において、周知の手法により、基準電位とされた配線を形成し、該配線と第１拡散層３９とを電気的に接続することで、第１拡散層３９を共通基準電位（例えば、グラウンド電位）にしてもよい。尚、共通基準電位はグラウンド電位に限らず、グラウンド電位よりも低い電位等も利用されるものである。
【００７８】
また、第１乃至第３の実施の形態のメモリセルアレイ１１，９０，１１１，１１６では、ワード線１９，１２２を構成する膜として、リン（Ｐ）が高濃度にドープされた多結晶シリコン膜を用いる場合を例に挙げて説明したが、該多結晶シリコン膜の替わりに、タングステン（Ｗ）膜や窒化チタン（ＴｉＮ）膜等の金属膜を用いてもよい。
さらに、第１乃至第３の実施の形態のメモリセルアレイ１１，９０，１１１，１１６の構造は、ユニポーラ極性を有したＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）にも適用可能である。特に、第１乃至第３の実施の形態のメモリセルアレイ１１，９０，１１１，１１６の構造は、書き込み電流の大きいＲｅＲＡＭに有効である。
【産業上の利用可能性】
【００７９】
本発明は、半導体装置に適用可能である。
【符号の説明】
【００８０】
１０，１１０，１１５…半導体装置、１１，９０，１１１，１１６…メモリセルアレイ、１２…ビット線セレクタ、１３…センス及びライトアンプ、１４…サブワードドライバ、１６…冗長ワード線、１７…冗長ビット線、１９，１２２…ワード線、２１…ビット線、２１−１…第１ビット線、２１−２…第２ビット線、２３…メモリセル、２３−１…第１メモリセル、２３−２…第２メモリセル、２４…不良メモリセル、２７…冗長メモリセル、３２，１１７…縦型ＭＯＳトランジスタ、３４…相変化素子、３５，９１…ダイオード、３９…第１拡散層、４１…第２拡散層、４１ａ，４５ａ，４６ａ，５８ａ，８２ａ，８５ａ，９５ａ…上面、４３…半導体基板、４３ａ…表面、４５…第１の絶縁膜、４６…第２の絶縁膜、４８…第１のサイドウォール、５１…シリサイド膜、５３…第１の層間絶縁膜、５４…第１のコンタクトプラグ、５６…第２の層間絶縁膜、５８…第３の層間絶縁膜、５９…第２のサイドウォール、６１…第４の層間絶縁膜、６２…第２のコンタクトプラグ、６４…保護膜、６６，６８，９６，１０３，１０５…開口部、７１，１２１…チャネル領域、７１ａ，１２１ａ…第３側面、７１ｂ，１２１ｂ…第４側面、７１ｃ，１２１ｃ…第１側面、７１ｄ，１２１ｄ…第２側面、７１ｅ，１２１ｅ…底面、７１ｆ，１２１ｆ…上面、７１−１…第１部分、７１−２…第２部分、７１−３…第３部分、７２…第１の溝、７３…ゲート絶縁膜、７５…第１のゲート電極、７６…第２のゲート電極、７７…第３のゲート電極、７８…第４のゲート電極、８１…下部電極、８２…相変化材料層、８３…上部電極、８５…第３拡散層、９２…第４拡散層、９５…エッチング用マスク、９８…第３の絶縁膜、９９…多結晶シリコン膜、１０２…レジストパターン、１１９…第２の溝、１２５…接続部、Ｄ…深さ、Ｇ…第１拡散層非形成領域、Ｗ１，Ｗ２…幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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