(57)【要約】      （修正有）【課題】基板内にダイを埋め込むことに関連する応力またはその他の機械的な力が誘電材料を損傷することを防止する。【解決手段】（ｉ）第１のラミネート層１１６（ｉｉ）第２のラミネート層１２０ならびに（ｉｉｉ）前記第１のラミネート層１１６および前記第２のラミネート層１２０の間に配される芯材１１８を有する基板と、前記第１のラミネート層１１６に取り付けられるダイ１０２とを提供する。ダイは１０２、ダイの活性側の表面に結合されたインタポーザ１０８を有し、表面は、（ｉ）誘電材料と、（ｉｉ）ダイ１０２の電気信号を伝送するボンドパッド１０６とを含み、インタポーザ１０８は、インタポーザの中に形成されたビア１１０を含み、ビア１１０は、ボンドパッド１０６に電気的に結合され、ダイの電気信号をさらに伝送する。【選択図】図１
2011199288.tif 000002
【特許請求の範囲】
【請求項１】
活性側の表面にインタポーザが結合されたダイを準備する段階と、
前記ダイを基板の層に取り付ける段階と、
前記基板の１以上の付加的な層を形成して、前記ダイを前記基板に埋め込む段階と、
を有し、
前記表面は、
（ｉ）誘電材料と、
（ｉｉ）前記ダイの電気信号を伝送するボンドパッドと、
を含み、
前記インタポーザは、
前記インタポーザに形成されたビアを含み、
前記ビアは、前記ボンドパッドに電気的に結合され、前記ダイの前記電気信号をさらに伝送する、
方法。
【請求項２】
前記活性側の表面にインタポーザが結合されたダイを準備する段階は、
前記ダイを作製する段階と、
前記インタポーザを作製する段階と、
前記インタポーザを前記ダイの前記活性側の前記表面に結合する段階と、
を有する、
請求項１に記載された方法。
【請求項３】
前記インタポーザは、熱圧着プロセスまたは半田リフロープロセスを用いて、前記ダイに結合され、
前記ダイは、シリコンを含み、
前記インタポーザは、シリコンを含み、
前記インタポーザの前記ビアは、シリコン貫通ビア（ＴＳＶ）を含み、
前記ダイの前記誘電材料は、低誘電率材料である、
請求項２に記載された方法。
【請求項４】
前記ダイは、前記ダイの非活性側を前記基板の前記層に結合する接着材を用いて、前記基板の前記層に取り付けられ、
前記基板の前記層は、ラミネート材料を含み、
前記ダイの前記非活性側は、前記ダイの前記活性側に対向して配される、
請求項１に記載された方法。
【請求項５】
前記基板の１以上の付加的な層を形成する段階は、
樹脂を含む芯材を堆積して、前記ダイおよび前記インタポーザを封入する段階と、
前記芯材をパターニングして、前記芯材を介して前記インタポーザの前記ビアと電気的に結合する構造物を作製する段階と、
を有する、
請求項１に記載された方法。
【請求項６】
前記基板の１以上の付加的な層を形成する段階は、
前記芯材上に、ラミネート材料を堆積する段階と、
前記ラミネート材料をパターニングして、前記ラミネート材料を介して前記インタポーザの前記ビアと電気的に結合する構造物を作製する段階と、
をさらに有する、
請求項５に記載された方法。
【請求項７】
前記基板の１以上の付加的な層を形成する段階は、前記芯材上に堆積された前記ラミネート材料上に、ソルダーマスク層を形成する段階をさらに有する、
請求項６に記載された方法。
【請求項８】
前記基板の１以上の付加的な層を形成する段階は、前記基板の前記層をパターニングして、前記基板の前記層を介して前記インタポーザの前記ビアと電気的に結合する構造物を作製する段階をさらに有する、
請求項７に記載された方法。
【請求項９】
前記基板の１以上の付加的な層を形成する段階は、前記基板の前記層上に、ソルダーマスク層を形成する段階をさらに有する、
請求項８に記載された方法。
【請求項１０】
前記ソルダーマスク層に半田ボールを取り付ける段階をさらに有する、
請求項９に記載された方法。
【請求項１１】
（ｉ）第１のラミネート層、（ｉｉ）第２のラミネート層ならびに（ｉｉｉ）前記第１のラミネート層および前記第２のラミネート層の間に配される芯材を有する基板と、
前記第１のラミネート層に取り付けられるダイと、
を備え、
前記ダイは、前記ダイの活性側の表面に結合されるインタポーザを有し、
前記表面は、
（ｉ）誘電材料と、
（ｉｉ）前記ダイの電気信号を伝送するボンドパッドと、
を含み、
前記インタポーザは、前記インタポーザの中に形成されたビアを含み、
前記ビアは、前記ボンドパッドに電気的に結合され、前記ダイの前記電気信号をさらに伝送し、
前記ダイおよび前記インタポーザは前記基板の前記芯材の中に埋め込まれる、
装置。
【請求項１２】
前記ダイは、シリコンを含み、
前記インタポーザは、シリコンを含み、
前記インタポーザの前記ビアは、シリコン貫通ビア（ＴＳＶ）を含み、
前記ダイの前記誘電材料は、低誘電率材料であって、
前記ダイの前記ボンドパッドは、アルミニウムまたは銅を含み、
前記基板の前記芯材は、樹脂を含み、
前記インタポーザは、金属−金属結合または半田結合を用いて、前記ダイと結合される、
請求項１１に記載の装置。
【請求項１３】
前記ダイは、前記ダイの非活性側を前記第１のラミネート層に結合する接着材を用いて、前記第１のラミネート層に取り付けられ、
前記ダイの前記非活性側は、前記ダイの前記活性側に対向して配される、
請求項１１に記載の装置。
【請求項１４】
前記インタポーザの前記ビアと電気的に結合され、前記芯材、前記第１のラミネート層および前記第２のラミネート層を介して、前記ダイの前記電気信号をさらに伝送する１以上の配線構造をさらに備える、
請求項１１に記載の装置。
【請求項１５】
前記１以上の配線構造は、前記インタポーザ上に形成される再分配層を用いて、前記インタポーザの前記ビアと電気的に結合される、
請求項１４に記載の装置。
【請求項１６】
前記１以上の配線構造は銅を含む、
請求項１４に記載の装置。
【請求項１７】
前記基板は、
前記第１のラミネート層と結合される第１のソルダーマスク層と、
前記第２のラミネート層と結合される第２のソルダーマスク層と、
をさらに有する、
請求項１１に記載の装置。
【請求項１８】
前記基板は、（ｉ）前記第１のソルダーマスク層の中に配され、（ｉｉ）前記１以上のビアと電気的に結合されて、前記ダイの前記電気信号をさらに伝送するボンドパッドをさらに有する、
請求項１７に記載の装置。
【請求項１９】
前記第１のソルダーマスク層の中に配された前記ボンドパッドと結合され、前記ダイの前記電気信号をさらに伝送する半田ボールをさらに備える、
請求項１８に記載の装置。
【請求項２０】
前記基板は、ボール・グリッド・アレイ（ＢＧＡ）基板を含む、
請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１０年３月１８日に出願された米国仮特許出願番号６１／３１５，３１９号の優先権を主張するものであり、その開示内容の全体は、本明細書と不整合であるセクションがあればそのセクションを除いて、参照により全目的で本明細書に組み込まれる。
【０００２】
本明細書に開示される実施形態は、集積回路の技術分野に関する。より詳細には、保護用のインタポーザ（protective interposer）を有する埋め込みダイ（embedded die）の技術、構造および形態に関する。
【背景技術】
【０００３】
本明細書に記載される背景技術の詳細は、背景技術の開示における概略を示すことを目的とする。出願時に先行技術として特段見なされない記述の態様と同様に、この背景技術の項において記述された範囲における現在指名された発明者の作業は、本明細書の開示に不利となる先行技術として明確にも、言外にも認められない。
【０００４】
トランジスタのような集積回路は、一般的にダイの上に形成される。ダイは、基板と結合されて、パッケージアセンブリを形成する。近年のパッケージング技術において、基板内にダイを埋め込むように基板が形成される場合がある。しかしながら、ダイには、低誘電率材料（low-k dielectric material）のような誘電材料が含まれる場合がある。誘電材料は、応力（stress）またはその他の機械的な力の結果として、亀裂、層間剥離またはその他の収率／信頼性欠陥（yield/reliability defect）の影響を受けやすい。したがって、基板内にダイを埋め込むことに関連する応力またはその他の機械的な力が誘電材料を損傷して、ダイの収率／信頼性が低下する可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一実施形態において、ダイの活性側（active side）の表面に結合されたインタポーザを有するダイを準備する段階と、ダイを基板の層に取り付ける段階と、基板の１以上の付加的な層（additional layer）を形成して、ダイを基板に埋め込む段階とを有し、表面は、（ｉ）誘電材料と、（ｉｉ）ダイの電気信号を伝送するボンドパッド（bond pad）とを含み、インタポーザは、インタポーザの内部に形成されたビア（via）を含み、ビアは、ボンドパッドに電気的に結合され、ダイの電気信号をさらに伝送する方法が、本明細書に開示されている。
【０００６】
他の実施形態において、（ｉ）第１のラミネート層、（ｉｉ）第２のラミネート層ならびに（ｉｉｉ）第１のラミネート層および第２のラミネート層の間に配される芯材（core material）を有する基板と、第１のラミネート層に取り付けられるダイとが、本明細書に開示されている。ダイは、ダイの活性側の表面に結合されたインタポーザを有し、表面は、（ｉ）誘電材料と、（ｉｉ）ダイの電気信号を伝送するボンドパッドとを含み、インタポーザは、インタポーザの中に形成されたビアを含み、ビアは、ボンドパッドに電気的に結合され、ダイの電気信号をさらに伝送する。ダイおよびインタポーザは基板の芯材の中に埋め込まれる。
【０００７】
本明細書に開示される実施形態は、添付の図面とともに、以下の詳細な説明によって、容易に理解されるであろう。説明を容易にする目的で、類似の構造要素には、類似の参照番号が指定される。本明細書の実施形態は、一例として説明されており、添付の図面の形状に限定されるものではない。
【図面の簡単な説明】
【０００８】
【図１】基板に埋め込まれたダイを保護する目的でインタポーザを用いたパッケージアセンブリの一例を概略的に示す。
【図２】連結される前のダイおよびインタポーザの一例を概略的に示す。
【図３】ダイおよびインタポーザを基板の層に取り付けた後のパッケージアセンブリの一例を概略的に示す。
【図４】基板の１以上の付加的な層を形成して、ダイを基板の中に埋め込んだ後のパッケージアセンブリの一例を概略的に示す。
【図５】基板の１以上の付加的な層を形成して、ダイを基板の中に埋め込んだ後のパッケージアセンブリの一例を概略的に示す。
【図６】基板の１以上の付加的な層を形成して、ダイを基板の中に埋め込んだ後のパッケージアセンブリの一例を概略的に示す。
【図７】基板の１以上の付加的な層を形成して、ダイを基板の中に埋め込んだ後のパッケージアセンブリの一例を概略的に示す。
【図８】基板の１以上の付加的な層を形成して、ダイを基板の中に埋め込んだ後のパッケージアセンブリの一例を概略的に示す。
【図９】本明細書に記載されているパッケージアセンブリの製造方法のプロセスフロー図の一例を示す。
【発明を実施するための形態】
【０００９】
本明細書に開示される実施形態は、技術、構造、ならびに、基板内に埋め込まれたダイおよびインタポーザの構造（configuration）を説明する。以下の詳細な説明において、本明細書の一部を構成する添付の図面が参照される。図面を通して、類似する部分には、類似する数字が指定される。本明細書の開示から逸脱することなく、他の実施形態を利用することができ、構造上または論理上の変更がなされてよい。それゆえ、以下の詳細な説明は、限定する意味に解釈されるべきではなく、実施形態の範囲は、添付の特許請求の範囲およびその均等物により定義される。
【００１０】
上／下、上方／下方および／または頂部／底部といった、観点別の表記法（perspective-based description）が用いられる場合がある。このような記載は、単に議論を容易にする目的で使用されており、本明細書に記載された実施形態の応用を特定の方向に制限するものではない。
【００１１】
本明細書において、「Ａ／Ｂ」という用語（phrase）は、ＡまたはＢを意味する。「Ａおよび／またはＢ」という用語は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。「Ａ、ＢおよびＣのうち少なくとも１つ」という用語は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。「（Ａ）Ｂ」という用語は、（Ｂ）または（ＡＢ）を意味する。つまりＡがオプションであることを意味する。
【００１２】
権利が請求されている主題の理解を容易にすることを最優先して、様々な処理が多数の離散的な処理として順番に記載されている。しかし、記載の順序はこれらの処理順序に従うことが絶対必要であることを示唆しているのではない。具体的には、これらの処理は提示された順番に従って実行されなくてもよい。記載された処理は、記載された実施形態とは異なる順番で実行されてもよい。さらなる実施形態においては、様々な処理を追加してもよく、および／または、記載された処理を省略してもよい。
【００１３】
本明細書において、「一実施形態において」、「実施形態において」などの用語が用いられているが、それぞれ、同一または異なる１以上の実施形態について言及している場合がある。さらに、「備える」、「含む」、「有する」などの用語が、本明細書に開示される実施形態に関して用いられるとき、これらの用語は同義語である。
【００１４】
図１は、基板１６０に埋め込まれたダイ１０２を保護するインタポーザ１０８が用いられているパッケージアセンブリ１００の一例を概略的に示す。基板１６０は、第１のラミネート層１１６と、第２のラミネート層１２０と、第１のラミネート層１１６および第２のラミネート層１２０との間に配される芯材１１８とを有する。第１のラミネート層１１６および／または第２のラミネート層１２０は、例えば、エポキシ／樹脂ベースの材料のようなラミネート材料（laminate material）を含んでよい。幾らかの実施形態において、ラミネート材料は、難燃材タイプ４（Flame Retardant 4）（ＦＲ４）またはビスマレイミドトリアジン（Bismaleimide-Triazine）（ＢＴ）を含んでよい。芯材１１８は、例えば、樹脂を含んでよい。幾らかの実施形態において、芯材１１８は、Ｂ／Ｃステージの熱硬化性樹脂（stage B/C thermosetting resin）を含んでよい。材料はこれらの例に限定されない。他の実施形態において、第１のラミネート層１１６、第２のラミネート層１２０および／または芯材１１８としてその他の適切な材料が用いられてよい。
【００１５】
図に示すように、基板１６０は、第１のラミネート層１１６と結合する第１のソルダーマスク層１２４と、第２のラミネート層１２０と結合する第２のソルダーマスク層１２２とをさらに含んでよい。第１のソルダーマスク層１２４および第２のソルダーマスク層１２２は、多くの場合、例えばエポキシのようなソルダーレジスト材料を含む。その他の実施形態において、第１のソルダーマスク層１２４および第２のソルダーマスク層１２２を作成するのに、その他の適切な材料が用いられてよい。
【００１６】
基板１６０は、配線構造１２６、配線構造１２８、配線構造１３０、配線構造１３２および配線構造１３４をさらに含む。配線構造１２６、配線構造１２８、配線構造１３０、配線構造１３２および配線構造１３４は、それぞれ、第１のラミネート層１１６、芯材１１８、第２のラミネート層１２０、第２のソルダーマスク層１２２および第１のソルダーマスク層１２４の中に配される。配線構造１２６、配線構造１２８、配線構造１３０、配線構造１３２および配線構造１３４は、多くの場合、例えば銅などの導電性材料を含み、ダイ１０２の電気信号を伝送するダイ１０２の電気信号は、例えば、ダイ１０２の上に形成される集積回路（ＩＣ）デバイス（図示されていない。）の入力／出力（Ｉ／Ｏ）信号、および／または、電源／接地を含んでよい。
【００１７】
図示されるように、配線構造１２６、配線構造１２８、配線構造１３０、配線構造１３２および配線構造１３４は、基板１６０の層内で電気信号を伝送するライン型構造（line-type structure）、および／または、基板１６０の層を貫通して電気信号を伝送するビア型構造（via-type structure）を含んでよい。その他の実施形態において、配線構造１２６、配線構造１２８、配線構造１３０、配線構造１３２および配線構造１３４は、図示された以外の構造を含んでよい。基板１６０として、特定の構造が図示されているけれども、３次元（３Ｄ）パッケージング法を用いて、１以上のダイが埋め込まれた他の基板も、本明細書に記載された原理からの恩恵を受けることができる。
【００１８】
ダイ１０２およびインタポーザ１０８は、図示されているように、基板１６０内に埋め込まれる。幾つかの実施形態によれば、ダイ１０２およびインタポーザ１０８は、第１のラミネート層１１６と第２のラミネート層１２０との間の芯材１１８内に埋め込まれる。
【００１９】
ダイ１０２は、シリコンのような半導体材料を含む。多くの場合、論理回路用のトランジスタおよび／もしくはメモリ、または、その他の回路のようなＩＣデバイス（図示されていない。）が、ダイ１０２の活性側Ｓ１の上に形成される。ダイ１０２の非活性側Ｓ２は、ダイ１０２の活性側Ｓ１と反対側に配される。活性側Ｓ１および非活性側Ｓ２は、本明細書に記載される幾つかの構造の記述を容易にする目的で、ダイ１０２の対向する面について大まかに言及するものであり、ダイ１０２の特定の表面に限定することを意図するものではない。
【００２０】
幾つかの実施形態において、ダイ１０２の非活性側Ｓ２の表面は、例えば樹脂のような接着材１１４を用いて、第１のラミネート層１１６に取り付けられる。その他の実施形態において、ダイ１０２は、キャリア・グループ（carrier group）を利用するなど、その他の技術を利用して、第１のラミネート層１１６に結合されてよい。
【００２１】
ダイ１０２の活性側Ｓ１は、誘電材料１０４を含む表面を有する。幾つかの実施形態において、誘電材料１０４は、二酸化シリコンの誘電率よりも小さな誘電率を有する低誘電率材料（low-k dielectric material）を含む。多くの場合、約４０ナノメートル以下の大きさのダイを作製するのに用いられるような低誘電率材料の材料特性は、低誘電率材料ではない誘電材料の材料特性と比較して、プロセスに関連する応力に由来する構造欠陥（structural defect）の影響を受けやすい可能性がある。幾つかの実施形態に関連して、誘電材料１０４は、炭素またはフッ素がドーピされた二酸化シリコンを含む。その他の実施形態において、誘電材料１０４は、その他の低誘電率材料を含んでよい。
【００２２】
ダイ１０２の活性側Ｓ１の表面は、ダイ１０２の電気信号を伝送するための１以上のボンドパッド１０６または類似の構造物をさらに含む。１以上のボンドパッド１０６は、多くの場合、例えばアルミニウムまたは銅などの導電性材料を含む。その他の実施形態において、その他の適切な材料が使用されてよい。
【００２３】
幾つかの実施形態において、ダイ１０２は、１以上のダイを含んでよい。例えば、ダイ１０２は、システム・オン・チップ（ＳＯＣ）またはマルチ・チップ・モジュール（ＭＣＭ）構造の一部であってよい。
【００２４】
図示されるように、インタポーザ１０８は、活性側Ｓ１などのように、誘電材料１０４および１以上のボンドパッド１０６を有するダイ１０２の表面に結合されてよい。インタポーザ１０８は、多くの場合、シリコンなどの半導体材料の中に形成される１以上のビア１１０を含む。幾つかの実施形態において、１以上のビア１１０は、図示されるように、シリコン貫通ビア（ＴＳＶ）を含む。シリコン貫通ビアは、インタポーザ１０８を完全に貫通する。１以上のビア１１０は、１以上のボンドパッドと電気的に結合される。１以上のビア１１０は、多くの場合、銅などの導電性材料で充填され、ダイ１０２の電気信号をさらに伝送する。
【００２５】
インタポーザ１０８は、熱圧着プロセスまたは半田リフロープロセスなどを用いて、ダイ１０２に結合されてよい。幾つかの実施形態において、１以上のビア１１０に結合される金属または半田材料（solder material）は、ダイ１０２の活性側Ｓ１上に配された金属または半田材料と結合されてよい。例えば、熱圧着を用いて、インタポーザ１０８とダイ１０２との間に金属−金属結合（metal-metal bond）を形成してよい。金属−金属結合としては、銅と銅との結合、金と銅との結合、または金と金との結合を例示することができる。半田リフローを用いて、半田結合（solder bond）を形成してよい。半田結合としては、半田と半田との結合、または、半田と金属との結合を例示することができる。バンプ、ピラー（pillar）またはパッド（例えば、１以上のボンドパッド１０６）などの様々な構造物を用いて、結合を形成してよい。パッドは、再分配層（redistribution layer）（ＲＤＬ）を含むパッド構造を含んでよい。その他の実施形態において、その他の適切な材料、構造物、および／または結合技術（bonding technique）が用いられてよい。
【００２６】
幾つかの実施形態において、ダイ１０２およびインタポーザ１０８の両方が、同一又は類似する熱膨張係数（ＣＴＥ）を有する材料（例えば、シリコン）を含む。ダイ１０２およびインタポーザ１０８に同一または類似するＣＴＥを有する材料を用いることで、材料の加熱および／または冷却の不釣合い（heating and/or cooling mismatch）に関連する応力を軽減することができる。
【００２７】
幾つかの実施形態によれば、インタポーザ１０８は、亀裂（cracking）またはその他の基板１６０にダイ１０２を埋め込むことに関連する欠陥から、ダイ１０２の誘電材料１０４を保護するように構成される。例えば、１以上の層を形成（例えば、芯材１１８の堆積（deposition））して、ダイ１０２を基板１６０の中に埋め込むことで、応力が生じ、ダイの誘電材料１０４内の構造欠陥を引き起こす可能性がある。インタポーザ１０８は、特に、基板１６０内にダイ１０２を埋め込むための１以上の層を形成する間、ダイ１０２（例えば、誘電材料１０４）に、物理的な緩衝材（physical buffer）、支持材（support）および補強材（strengthening agent）を提供する。すなわち、本明細書に記載されているようなインタポーザ１０８に結合されたダイ１０２は、保護された集積回路構造１５０を提供する。保護された集積回路構造１５０は、ダイ１０２単独の場合と比較して、構造的に、基板１６０の作製に関連する応力に対する抵抗力があり（resilient）、結果として、ダイ１０２の収率および信頼性が向上する。多くの場合、図１に示された基板１６０に関連して、実施形態が記載されているが、これらの原理の恩恵をうけるその他の基板構造も本明細書の開示の範囲に含まれる。
【００２８】
配線構造１２６、配線構造１２８、配線構造１３０、配線構造１３２および配線構造１３４は、１以上のビア１１０に電気的に結合され、ダイ１０２の電気信号を、基板１６０を通して（throughout）さらに伝送する例えば、１以上のビア１１０は、ファンアウト（fan-out）、ファンイン（fan-in）またはストレートアップ接続（straight-up connection）を用いて、芯材１１８の領域に配される配線構造１２８に電気的に結合されてよい。幾つかの実施形態において、銅などの導電性材料を含む再分配層１１２は、インタポーザ１０８の上に形成され、１以上のビア１１０と配線構造１２８との間で電気信号を伝送する。図示されるように、配線構造１２６、配線構造１２８、配線構造１３０、配線構造１３２および配線構造１３４は、ダイ１０２の電気信号に対して、基板１６０の対向する面（opposing surfaces）への電気的な接続を提供する。
【００２９】
付加的な構造物（additional structure）を形成して、ダイ１０２の電気信号をさらに伝送してよい。例えば、１以上のボンドパッド１３６が、基板１６０の表面上に形成されてよい。図示された実施形態において、１以上のボンドパッド１３６は、第１のソルダーマスク層１２４の中に配され、１以上のビア１１０と電気的に結合される。図示されていないが、その他の実施形態において、第２のソルダーマスク層１２２の中に１以上のボンドパッドが形成されてよい。１以上のボンドパッド１３６は、多くの場合、銅またはアルミニウムなどの導電性材料を含む。その他の実施形態において、１以上のボンドパッド１３６は、その他の導電性材料を用いて形成されてよい。
【００３０】
幾つかの実施形態において、１以上の半田ボール１３８または類似のパッケージ相互接続構造物（package interconnect structure）が、１以上のボンドパッド１３６の上に形成される。これにより、マザーボードなどのプリント配線基板のような、その他の電気部品を含むパッケージアセンブリ１００の電気的な結合を容易にする。幾つかの実施形態によれば、パッケージアセンブリ１００は、ボール・グリッド・アレイ（ＢＧＡ）パッケージである。その他の実施形態において、パッケージアセンブリ１００は、その他の種類のパッケージを含んでよい。
【００３１】
受動部品または能動部品が、基板１６０に結合されてよい。例えば、図１において、受動部品１７５（例えば、キャパシタ）が、第２のソルダーマスク層１２２の中に配された配線構造１３２と電気的に結合される。その他の実施形態において、その他の種類の受動部品および／または能動部品が、基板１６０と電気的に結合されてよい。
【００３２】
図２は、連結される前のダイ１０２およびインタポーザ１０８の一例を概略的に示す。ダイ１０２およびインタポーザ１０８は、図１に関連して説明された実施形態に適合してよい。
【００３３】
ダイ１０２は、既知の半導体製造技術を用いて作製されてよい。例えば、ダイ１０２は、多数の他のダイと一緒にウエハ上に形成されてよい。トランジスタなどの１以上のＩＣデバイス（図示されていない。）がダイ１０２の活性側Ｓ１に形成される。多くの場合、ダイ１０２の活性側Ｓ１上の表面に、誘電材料１０４および１以上のボンドパッド１０６が形成される。ウエハがダイシングされて、単体化された形態のダイ１０２が準備されてよい。
【００３４】
インタポーザ１０８は、既知の半導体製造技術を用いて、同様に作製することが出来る。ダイ１０２と同様にして、インタポーザ１０８は、多数の他のインタポーザと一緒にウエハ上に形成されてよい。ＴＳＶなどの１以上のビア１１０は、インタポーザ１０８および／または再分配層１１２を貫通して、インタポーザ１０８の表面に形成されてよい。ウエハをダイシングして、単体化された形態のインタポーザ１０８を準備することができる。
【００３５】
ダイ１０２およびインタポーザ１０８は、様々な技術によって、単体化された形態、ウエハの形態またはそれらが組み合わされた形態で連結されてよい。例えば、インタポーザ１０８が単体化され、ウエハの形態のダイ１０２と結合されてもよく、その逆であってもよい。
【００３６】
幾つかの実施形態によれば、インタポーザ１０８は、本明細書で開示されているように、熱圧着プロセスまたは半田リフロープロセスを用いて、ダイ１０２と結合される。すなわち、インタポーザ１０８およびダイ１０２の上に１以上の導電性構造（例えば、ピラー、バンプ、パッド、再分配層）が形成され、インタポーザ１０８およびダイ１０２の間の結合を形成する。ダイ１０２の１以上のボンドパッド１０６は、なんらかの適切な熱圧着プロセスまたは半田リフロープロセスを用いて、インタポーザ１０８の１以上のビア１１０と電気的に結合され、１以上の導電性構造を形成してよい。矢印で示されるように、インタポーザ１０８は、その上に誘電材料１０４および１以上のボンドパッド１０６が配されたダイ１０２の表面（例えば、活性側Ｓ１）と結合される。
【００３７】
図３は、ダイ１０２およびインタポーザ１０８を基板（例えば、図１の基板１６０）の層に取り付けた後のパッケージアセンブリ３００の一例を概略的に示す。幾つかの実施形態において、基板の層は、第１のラミネート層１１６である。第１のラミネート層１１６は、図１に関連して既に説明された実施形態に適合してよい。
【００３８】
ダイ１０２は、ダイ１０２の非活性側Ｓ２を第１のラミネート層１１６に結合する接着材１１４を用いて、第１のラミネート層１１６に取り付けられてよい。接着材１１４は、図１に関連して既に説明された実施形態に適合してよい。他の実施形態において、ダイ１０２は、他の技術（例えば、キャリア・グループ）を用いて、基板の層に取り付けられてよい。
【００３９】
図４から図８は、基板の１以上の付加的な層を形成して、ダイを基板の中に埋め込んだ後のパッケージアセンブリの一例を概略的に示す。図４のパッケージアセンブリ４００は、基板（例えば、図１の基板１６０）の芯材１１８を形成した後の図３のパッケージアセンブリ３００を示す。芯材１１８は、図１に関連して既に説明した実施形態と適合してよい。
【００４０】
図示されているように、芯材１１８は、ダイ１０２およびインタポーザ１０８を包むように配されてよい。例えば、芯材１１８は、熱硬化性樹脂を金型（mold）に入れる（deposit）ことで形成されてよい。
【００４１】
幾つかの実施形態によれば、インタポーザ１０８は、ダイ１０２の誘電材料１０４を芯材１１８の被覆（deposition）に関連する応力から保護するように配される。ダイ１０２の上のインタポーザ１０８は、図１に関連して説明されるような、保護されたＩＣ構造１５０を形成する。
【００４２】
幾つかの実施形態において、芯材１１８の被覆に先立って、第１のラミネート層１１６の上に配線構造１２８が形成される。配線構造１２８は、ダイ１０２を第１のラミネート層１１６に取り付ける前に、第１のラミネート層１１６の上に形成されてよい。配線構造１２８は、図１に関連して既に説明された実施形態に適合してよい。
【００４３】
図５のパッケージアセンブリ５００は、芯材１１８がパターニングされ、図示されるように付加的な（additional）配線構造１２８および配線構造１３０が形成された後の、図４のパッケージアセンブリ４００を示す。配線構造１３０は、図１に関連して既に説明された実施形態と適合してよい。
【００４４】
芯材１１８は、リソグラフィ／エッチングまたはレーザードリルのような芯材１１８の一部を除去するための何らかの適切なプロセスを用いてパターニングされてよい。芯材１１８の一部が除去されて、導電性材料が堆積され、配線構造１２８および配線構造１３０が形成されてよい。例えば、芯材１１８がパターニングされ、芯材１１８を介してインタポーザ１０８の１以上のビア１１０と電気的に結合する構造物が作製されてよい。例えば、導電性材料を堆積して、配線構造１２８および配線構造１３０を形成することで、電気的な結合を形成してよい。図示されるように、配線構造１２８および配線構造１３０は、再分配層１１２を介して１以上のビア１１０と電気的に結合される。
【００４５】
パッケージアセンブリ６００は、芯材１１８上に第２のラミネート層１２０が形成された後のパッケージアセンブリ５００を示す。第２のラミネート層１２０は、図１に関連して既に説明された実施形態に適合してよい。
【００４６】
第２のラミネート層１２０は、ラミネート材料（laminate material）を芯材１１８の上に堆積させ、堆積したラミネート材料をパターニングして、ラミネート材料を介してインタポーザ１０８の１以上のビア１１０と電気的に結合する構造物を作製することで、形成されてよい。例えば、図示されるように、第２のラミネート層１２０がパターニングされ、ラミネート材料が除去されて付加的な（additional）配線構造１３０が形成された領域に、導電性材料が堆積されてよい。配線構造１３０は、第２のラミネート層１２０を介した１以上のビア１１０との電気的な結合を提供する。
【００４７】
パッケージアセンブリ７００は、第２のラミネート層１２０の上にソルダーマスク層（solder mask layer）（例えば、図１の第２のソルダーマスク層１２２）を形成した後のパッケージアセンブリ６００を示す。第２のソルダーマスク層１２２は、図１に関連して説明した実施形態と適合してよい。
【００４８】
配線構造１３２は、第２のラミネート層１２０上での導電性材料の堆積および／またはパターニングによって形成されてよい。配線構造１３２は、図１に関連して説明された実施形態と適合してよい。ソルダーレジスト材料（solder resist material）が堆積および／またはパターニングされて、第２のソルダーマスク層１２２が形成されてよい。ソルダーレジスト材料は、その後の電気的な結合に備えて、配線構造１３２の一部が露出するように形成されてよい。
【００４９】
パッケージアセンブリ８００は、第１のラミネート層１１６の中に配線構造１２６が形成され、第１のラミネート層１１６の上にソルダーマスク層（例えば、図１の第１のソルダーマスク層１２４）が形成された後のパッケージアセンブリ７００を示す。第１のソルダーマスク層１２４、１以上のボンドパッド１３６、１以上の半田ボール１３８、配線構造１２６および配線構造１３４は、図１の実施形態に適合してよい。
【００５０】
幾つかの実施形態において、第１のラミネート層１１６がパターニングされて、第１のラミネート層１１６を介してインタポーザ１０８の１以上のビア１１０と電気的に結合する構造物が作製されてよい。第１のラミネート層のパターニングされた部分の中に導電性材料が堆積され、１以上のビア１１０と電気的に結合する配線構造１２６が形成されてよい。
【００５１】
配線構造１３４は第１のラミネート層１１６の上に形成され、ダイ１０２の電気信号を伝送する配線構造１２６と電気的に結合される。１以上のボンドパッド１３６が、配線構造１２６の上に形成される。ソルダーレジスト材料が堆積および／またはパターニングされ、ソルダーマスク層１２４が形成される。ソルダーレジスト材料に開口が形成され、１以上のボンドパッド１３６の上に半田ボール１３８が形成／配置されてよい。
【００５２】
図９は、本明細書に記載されているパッケージアセンブリ（例えば、図１のパッケージアセンブリ１００）を製造する方法９００のプロセスフロー図の一例を示す。方法９００は、図１から図８に関連して説明した実施形態と適合してよい。
【００５３】
ステップ９０２において、方法９００は、ダイ（例えば、図１のダイ１０２）を作製する段階を含む。ダイは、既知の半導体製造技術を用いて作製されてよい。ダイの活性側の表面（例えば、図１の活性側Ｓ１）は、誘電材料（例えば、図１の誘電材料１０４）およびボンドパッド（例えば、図１の１以上のボンドパッド１０６）またはダイの電気信号を伝送するための類似の構造物を含むように作製される。
【００５４】
ステップ９０４において、方法９００は、インタポーザ（例えば、図１のインタポーザ１０８）を作製する段階をさらに含む。インタポーザは、既知の半導体製造技術を用いて作製されてよい。インタポーザは、その中に形成されるビア（例えば、図１の１以上のビア１１０）を含むように作製される。
【００５５】
ステップ９０６において、方法９００はインタポーザをダイに結合する段階を含む。インタポーザは、例えば、熱圧着プロセスまたは半田リフロープロセスを用いて、ダイに結合されてよい。幾つかの実施形態において、結合プロセスは、インタポーザのビアとダイのボンドパッドを電気的に結合する接合材（bond）を形成する。インタポーザは、例えば、バンプ、ピラー、パッドまたはインタポーザとダイとの間で導電性の接合材を形成する類似の物を用いて、ダイに結合されてよい。
【００５６】
ステップ９０８において、方法９００は、ダイの活性側の表面に結合されるインタポーザを有するダイを準備する（provide）段階をさらに含む。幾つかの実施形態において、ダイの表面は、誘電材料およびダイの電気信号を伝送するボンドパッドを含む。インタポーザは、ボンドパッドと電気的に結合され、ダイの電気信号をさらに伝送するビアを有する。
【００５７】
ステップ９１０において、方法９００は、基板（例えば、図１の基板１６０）の層（例えば、図１の第１のラミネート層１１６）にダイを取り付ける段階をさらに含む。例えば、ダイは、接着材またはキャリア・グループを用いて、基板の層に取り付けられてよい。
【００５８】
ステップ９１２において、方法９００は、基板の１以上の付加的な層を形成して、基板内に半導体ダイを埋め込む段階を含む。インタポーザは、１以上の付加的な層を形成することに関連する応力から、ダイの誘電材料を保護するように配される。
【００５９】
基板の１以上の付加的な層を形成する段階は、基板のコア（例えば、図１の芯材１１８）を形成する段階を含む。コア（core）は、樹脂などの芯材（core material）を、ダイおよびインタポーザを包むように配することで、形成されてよい。芯材の一部が（例えば、パターニングにより）除去されて、または、さもなければ、芯材中に開口が形成されて、芯材を介してインタポーザのビアと電気的に結合する構造物が作製される。例えば、芯材のパターニングされた部分の中に導電性材料が堆積され、電気的な結合（例えば、図１の配線構造１２８）が提供されてよい。
【００６０】
基板の１以上の付加的な層を形成する段階は、芯材の上に層を形成する段階をさらに含んでよい。幾つかの実施形態において、芯材の上にラミネート材料を堆積することによって、ラミネート層（例えば、図１の第２のラミネート層１２０）が形成される。ラミネート材料の一部が（例えば、パターニングにより）除去されて、または、さもなければ、ラミネート材料中に開口が準備されて、ラミネート材料を介してインタポーザのビアと電気的に結合する構造物が作製される。例えば、ラミネート材料のパターニングされた部分の中に導電性材料が堆積され、電気的な結合（例えば、図１の配線構造１３０）が提供されてよい。
【００６１】
１以上の付加的な層を形成する段階は、芯材上に配されたラミネート材料の上に、ソルダーマスク層（例えば、図１の第２のソルダーマスク層１２２）を形成する段階をさらに含んでよい。ソルダーマスク層は、導電性材料を堆積および／またはパターニングして、配線構造（例えば、図１の配線構造１３２）を形成し、ソルダーレジスト材料を堆積および／またはパターニングして、配線構造に更なる電気的な結合を付与することで、形成されてよい。例えば、受動部品（例えば、図１の受動部品１７５）が、配線構造と電気的に結合されてよい。
【００６２】
１以上の付加的な層を形成する段階は、基板の層（例えば、図１の第１のラミネート層１１６）のラミネート材料の一部を（例えば、パターニングによって）除去する、または、さもなければ、ラミネート材料中に開口を準備して、基板の層を介してインタポーザのビアと電気的に結合する構造物を作製する段階をさらに含んでよい。除去された部分または開口の中に導電性材料が堆積されて、電気的な結合（例えば、図１の配線構造１２６）が形成されてよい。
【００６３】
１以上の付加的な層を形成する段階は、基板の層の上に、ソルダーマスク層（例えば、図１の第１のソルダーマスク層１２４）を形成する段階をさらに含んでよい。ソルダーマスク層は、導電性材料を堆積および／またはパターニングして、配線構造（例えば、図１の配線構造１３４）を形成し、ソルダーレジスト材料を堆積および／またはパターニングして、さらなる電気的な結合を付与することで、形成されてよい。１以上のボンドパッド（例えば、１以上のボンドパッド１３６）が配線構造の上に形成されてよい。
【００６４】
ステップ９１４において、方法９００は、基板上に、１以上のパッケージ相互接続構造（package interconnect structure）を形成する段階をさらに含む。１以上のパッケージ相互接続構造は、例えば、半田ボール（例えば、半田ボール１１８）、または、パッケージアセンブリ（例えば、図１のパッケージアセンブリ１００）のためにダイの電気信号をさらに伝送する何らかの他の類似の構造物を含んでよい。一実施形態において、半田ボールはソルダーマスク層の１以上のボンドパッドに取り付けられ、ダイの電気信号をさらに伝送する。
【００６５】
いくつかの実施形態が例示され、本明細書において説明されたけれども、多種多様な代替および／もしくは同等の実施形態、または、同じ目的を達成するよう計画された実現策（implementation）が、本明細書の開示の範囲から逸脱することなく、例示および説明された実施形態の代わりに用いられることができる。本明細書における開示の意図するところは、本明細書において説明された実施形態のいかなる適応または変形をも包含することである。したがって、本明細書に記載された実施形態は、特許請求の範囲およびその均等物によってのみ限定されることも、明白に意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【外国語明細書】
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