(57)【要約】【課題】  半導体装置のインターポーザ基板内部に設けられた電源パターンに、ＧＮＤ用スルーホール、信号用スルーホール等によりに、インピーダンスが上昇するため、許容電流量を上げることができない。【解決手段】  半導体装置に設けられた、電源用端子、グラウンド用端子、信号用端子からなる接続用端子のうち、電源用端子はすべて１つの電源領域に配置されており、電源領域には、電源用端子のみが設ける。これによりインターポーザ基板内部に設けられた電源層に不要なスルーホールを空けることがなく、インピーダンスの上昇を抑制できる。【選択図】  図１
2011124549.tif 000002
【特許請求の範囲】
【請求項１】
内層に電源層を備えた多層基板であるインターポーザ基板と、前記インターポーザ基板の一方の表面に設けられている複数の接続用端子と、前記インターポーザ基板の他方の表面に実装されている半導体チップとを有する半導体装置において、
前記複数の接続用端子は、電源用端子、グラウンド用端子、信号用端子からなり、前記電源用端子は電源用スルーホールにより前記電源層の電源パターンおよび前記半導体チップと接続されており、前記グラウンド用端子はグラウンド用スルーホールにより前記半導体チップと接続されており、
前記信号用端子は信号用スルーホールにより前記半導体チップと接続されており、前記電源層の電源パターンに形成されているスルーホールはすべて、前記電源パターンと接続された電源用スルーホールであることを特徴とする半導体装置。
【請求項２】
前記インターポーザ基板の内層にはさらにグラウンド層が備えられており、前記グラウンド用端子はグラウンド用スルーホールにより前記グラウンド層に設けられたグラウンドパターンおよび前記半導体チップと接続されており、前記グラウンドパターンに形成されるスルーホールは、すべて前記グラウンドパターンと接続された前記グラウンド用スルーホールであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記グラウンドパターンは、前記電源パターンと隣接して配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
内層に電源層を備えた多層基板であるインターポーザ基板と、前記インターポーザ基板の一方の表面に設けられている複数の接続用端子と、前記インターポーザ基板の他方の表面に実装されている半導体チップとを有する半導体装置において、
前記複数の接続用端子は、少なくとも２種類の電源を供給する電源用端子、グラウンド用端子、信号用端子からなり、前記電源用端子は電源用スルーホールにより前記電源層の少なくとも２つ領域からなる電源パターン、および前記半導体チップと接続されており、前記グラウンド用端子はグラウンド用スルーホールにより前記半導体チップと接続されており、前記信号用端子は信号用スルーホールにより前記半導体チップと接続されており、
前記電源層のそれぞれの電源パターンに形成されているスルーホールはすべて、それぞれの電源パターンに接続された電源用スルーホールであることを特徴とする半導体装置。
【請求項５】
前記インターポーザ基板の内層にはさらにグラウンド層が備えられており、前記グラウンド用端子はグラウンド用スルーホールにより前記グラウンド層に設けられたグラウンドパターンおよび前記半導体チップと接続されており、前記グラウンドパターンに形成されるスルーホールは、すべて前記グラウンドパターンと接続された前記グラウンド用スルーホールであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記グラウンドパターンは、前記電源パターンと隣接して配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記少なくとも２種類の電源は、電圧がそれぞれ異なっていることを特徴とする請求項４ないし６のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を搭載する半導体装置の構造に関するものである。
【背景技術】
【０００２】
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に代表される半導体集積回路（以下、半導体チップ）は、信号を処理するコア回路と、外部回路と信号の入出力を行う入出力回路、コア回路と入出力回路で使用する、電源・グラウンド入力回路（ＧＮＤ入力回路）を備えている。
【０００３】
半導体装置は、半導体チップがパッケージと呼ばれる部材に搭載されている。半導体チップを搭載したパッケージをプリント回路板へ実装することで、半導体チップの信号入出力回路、及び電源、ＧＮＤ入力回路がプリント回路板と接続される。
【０００４】
パッケージの形態は多種存在するが、数百の入出力端子を持つ半導体チップを用いる場合は、ボールグリッドアレイ型パッケージ（以下、ＢＧＡ）などが多く使用される。ＢＧＡのようなパッケージにはインターポーザと呼ばれる基板が存在し、半導体チップはインターポーザに実装される。インターポーザには、信号、電源、ＧＮＤのパターンが配線されており、それらの配線により、半導体チップと入出力端子を接続している。
【０００５】
近年の半導体チップには、信号入出力用やコア回路用の電源、ＧＮＤが複数存在するため、インターポーザ基板においても電源、ＧＮＤパターンが複数存在する。従来から、電源およびＧＮＤを安定化させるために、様々な工夫がなされてきた。
【０００６】
インターポーザ基板の電源パターンとＧＮＤパターンを対向して配置し、電源パターンとＧＮＤパターンの間に容量成分を設けることが知られている。特許文献１では、インターポーザ基板の内層の電源プレーンおよびＧＮＤプレーンを分割し、電源、ＧＮＤの端子を交互に並ばせることで容量を確保している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−７２３１１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
現在、半導体プロセスの微細化に伴う半導体チップの消費電流増大のため、直流電圧降下やエレクトロマイグレーションが問題になっている。そのため、半導体装置やプリント回路板の、電源パターンおよびＧＮＤパターンの抵抗を小さく、大電流量を流すことの可能な構造にしなければならない。
【０００９】
また、半導体チップの消費電流が増大しているため、半導体チップの電源を複数に分割し、動作中に一部の回路を停止させたり、低い動作周波数の回路には低い電圧を供給するなど、半導体チップの多電源化が進んでいる。そのため、半導体装置の電源パターンおよびＧＮＤパターンも半導体チップの多電源化に対応し易い構造が求められている。
【００１０】
しかしながら、特許文献１に代表される、接近させた電源、ＧＮＤのビアを数多く配置する従来の考え方では、電源、ＧＮＤの各構造内に異電位の穴（例えば電源構造においては、ＧＮＤや異電源のビアのクリアランスホール）が数多く存在してしまう。従って、例えばプレーン形状を設けたつもりでも、実際には多数の穴によって実効的な抵抗値が上昇してしまう。
【００１１】
本発明は上述した課題に鑑みてなされたものであり、その目的は、電源、ＧＮＤパターンの抵抗を小さく、かつ許容電流の大きな半導体装置を提供することである。また、本発明の別の目的は、多電源化する半導体チップに対応した電源、ＧＮＤパターンを容易に構成可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
前述した課題を解決するために本発明では、内層に電源層を備えた多層基板であるインターポーザ基板と、前記インターポーザ基板の一方の表面に設けられている複数の接続用端子と、前記インターポーザ基板の他方の表面に実装されている半導体チップとを有する半導体装置において、前記複数の接続用端子は、電源用端子、グラウンド用端子、信号用端子からなり、前記電源用端子は電源用スルーホールにより前記電源層の電源パターンおよび前記半導体チップと接続されており、前記グラウンド用端子はグラウンド用スルーホールにより前記半導体チップと接続されており、前記信号用端子は信号用スルーホールにより前記半導体チップと接続されており、前記電源層の電源パターンに形成されているスルーホールはすべて、前記電源パターンと接続された電源用スルーホールである半導体装置、を提供している。
【発明の効果】
【００１３】
本発明によれば、インターポーザ基板の同一電圧の電源プレーンに、異なる電位の電源用スルーホール、ＧＮＤ用のスルーホール、信号用のスルーホールが開かないため、電源構造の面積を大きくすることが可能となる。従って、電源構造の抵抗を小さくし、かつ許容電流を大きくすることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態における半導体装置の断面図
【図２】第１の実施形態における半導体装置のインターボーザの各層の平面図
【図３】第２の実施形態における半導体装置のインターボーザの各層の平面図
【図４】従来の半導体置の接続用端子面、電源層を示した平面図
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１６】
（第１の実施の形態）
本発明の第１の実施形態を、図１、図２を用いて説明する。図１は本発明における半導体装置の断面図である。半導体置１０は、半導体チップ１、インターポーザ基板２、接続用端子３、封止樹脂４からなっている。インターポーザ基板２は多層基板であり、表面層は接続用端子面２ａと、半導体チップ実装面２ｂが設けられており、内層には電源層２ｃおよびＧＮＤ層２ｄが形成されている。半導体チップ１は、半導体チップ実装面２ｂに形成された、電源パターン、ＧＮＤパターン、信号パターン（不図示）と接続されている。電源パターン、ＧＮＤパターン、信号パターンは、スルーホール５を介して、接続用端子面２ａに引き出され、接続用端子３と接続されている。図１における半導体装置１０で使用する電源は１種類である。なお、電源層２ｃとＧＮＤ層２ｄの配置は逆であっても構わない。
【００１７】
図２（ａ）は半導体装置１０の接続用端子面２ａを示した平面図である。１０１は半導体チップ１に電源を供給する電源用端子であり、１０２は半導体チップ１にＧＮＤを供給するグラウンド用端子（ＧＮＤ用端子）である。１０３は半導体チップ１に各種の信号を供給する信号用端子である。すべての電源用端子１０１は電源領域１１１に配置されており、電源領域１１１には電源用端子１０１のみが配置されている。また、すべてのＧＮＤ用端子１０２はグラウンド領域（ＧＮＤ領域）１１２に配置されており、ＧＮＤ領域１１２にはＧＮＤ用端子１０２のみが配置されている。
【００１８】
図２（ｂ）は、半導体装置１０のＧＮＤ層２ｄの平面図である。１２２はＧＮＤパターンであり、スルーホール１５２を介してＧＮＤ用端子１０２、および後述するＧＮＤパターン１３２に接続されている。なお、説明を容易にするため、スルーホール１５２以外の電源用スルーホールおよび信号用スルーホールは、図２（ｂ）には記載していない。
【００１９】
図２（ｃ）は、半導体装置１０の電源層２ｃの平面図である。１２１は電源パターンであり、スルーホール１５１を介して電源用端子１０１、および後述する電源パターン１３１に接続されている。なお、説明を容易にするため、スルーホール１５１以外のＧＮＤ用スルーホールおよび信号用スルーホールは、図２（ｃ）には記載していない。
【００２０】
図２（ｄ）は、半導体装置１０の半導体チップ実装面２ｂの平面図である。なお、説明を容易にするために、半導体チップ１を点線で示し、スルーホールの記載は省略している。１３１は半導体チップ実装面における電源パターンであり、前述のスルーホール１５１を介して電源用端子１０１、および電源パターン１２１に接続されている。１１は半導体チップ１の内部に設けられた接続用電源パターンであり、ワイヤボンディング（不図示）により電源パターン１３１と接続されている。１３２は半導体チップ実装面におけるＧＮＤパターンであり、前述のスルーホール１５２を介してＧＮＤ用端子１０２、およびＧＮＤパターン１２２に接続されている。１２は半導体チップ１の内部に設けられたＧＮＤ用電源パターンであり、ワイヤボンディング（不図示）によりＧＮＤパターン１３２と接続されている。
【００２１】
このような第１の実施の形態とすることで、電源パターン１２１にはＧＮＤ用のスルーホールや、信号用のスルーホールが形成されない。従って、電源パターン１２１抵抗値を下げ、インピーダンスを低く保つことができるため、電流量の多い場合であっても、安定して電源を供給することができる。また、ＧＮＤパターン１２２には電源用のスルーホールや、信号用のスルーホールが形成されない。従って、ＧＮＤパターン１２２の抵抗値を下げ、インピーダンスを低く保つことができるため、電流量の多い場合であっても、安定したＧＮＤとすることができる。
【００２２】
なお、本実施例の場合、バイパスコンデンサ（不図示）は、電源領域１１１とＧＮＤ領域１１２との境界部に配置することが好ましい。また、本実施例では、電源用端子１０１およびＧＮＤ用端子１０２をともに、電源領域１１１およびＧＮＤ領域１１２に集めているが、ＧＮＤ用端子１０２に関しては必ずしも１つのＧＮＤ領域１１２に集める必要はなく、複数の領域に分散して配置してもかまわない。
【００２３】
（第２の実施の形態）
本発明の第２の実施形態を図３を用いて説明する。なお、本実施例で使用する半導体装置の断面図は、第１の実施形態で示した半導体装置１０と同様であるため、図１と同じ符号を使って説明する。第１の実施形態と異なるのは、インターポーザ基板２の接続用端子面２ａおよび半導体チップ実装面２ｂの形態である。本実施の形態における半導体装置では、４種類の電源を使用している。
【００２４】
図３（ａ）は半導体装置１０の接続用端子面２ａを示した平面図である。２０１は半導体チップ１に電源を供給する第１の電源用端子である。２０２は第２の電源用端子、２０３は第３の電源用端子、２０４は第４の電源用端子である。２０５は半導体チップ１にＧＮＤを供給するＧＮＤ用端子である。２０６は半導体チップ１に各種の信号を供給する信号用端子である。
【００２５】
すべての第１の電源用端子２０１は第１の電源領域２１１に配置されており、電源領域２１１には電源用端子２０１のみが配置されている。同様に、第２の電源用端子２０２は第２の電源領域２１２に配置されており、第２の電源領域２１２には電源用端子２０２のみが配置されている。第３の電源用端子２０３は第３の電源領域２１３に配置されており、第３の電源領域２１３には電源用端子２０３のみが配置されている。第４の電源用端子２０４は第４の電源領域２１４に配置されており、第４の電源領域２１４には電源用端子２０４のみが配置されている。
【００２６】
また、すべてのＧＮＤ用端子２０５はＧＮＤ領域２１５に配置されており、ＧＮＤ領域２１５にはＧＮＤ用端子２０５のみが配置されている。ＧＮＤ領域２１５は、第１の電源領域２１１、第２の電源領域２１２、第３の電源領域２１３、第４の電源領域２１４のすべてと隣接するように形成されており、図３（ａ）ではプラス状に形成されている。
【００２７】
図３（ｂ）は、半導体装置１０のＧＮＤ層２ｄの平面図である。２２５はＧＮＤパターンであり、スルーホール２５５を介してＧＮＤ用端子２０５、およびＧＮＤパターン２１５に接続されている。なお、説明を容易にするため、スルーホール２５５以外の電源用スルーホールおよび信号用スルーホールは、図３（ｂ）には記載していない。
【００２８】
図３（ｃ）は、半導体装置１０の電源層２ｃの平面図である。２２１は第１の電源パターンであり、スルーホール２５１を介して第１の電源用端子２０１、および後述する電源パターン２３１に接続されている。同様に、２２２は第２の電源パターンであり、スルーホール２５２を介して第１の電源用端子２０２、および電源パターン２３２に接続されている。２２３は第３の電源パターンであり、スルーホール２５３を介して第３の電源用端子２０３、および電源パターン２３３に接続されている。２２４は第４の電源パターンであり、スルーホール２５４を介して第４の電源用端子２０４、および電源パターン２３４に接続されている。なお、説明を容易にするため、スルーホール２５１、２５２、２５３、２５４以外のＧＮＤ用スルーホールおよび信号用スルーホールは、図３（ｃ）には記載していない。
【００２９】
図３（ｄ）は、半導体装置１０の半導体チップ実装面２ｂの平面図である。なお、説明を容易にするために、半導体チップ１を点線で示し、スルーホールの記載は省略している。２３１は半導体チップ実装面における第１の電源パターンであり、前述のスルーホール２５１を介して第１の電源用端子２０１、および第１の電源パターン２２１に接続されている。２１は半導体チップ１の内部に設けられた第１の接続用電源パターンであり、ワイヤボンディング（不図示）により第１の電源パターン２３１と接続されている。
【００３０】
同様に、２３２は半導体チップ実装面における第２の電源パターンであり、前述のスルーホール２５２を介して第２の電源用端子２０２、および第２の電源パターン２２２に接続されている。２２は半導体チップ１の内部に設けられた第２の接続用電源パターンであり、ワイヤボンディング（不図示）により第２の電源パターン２３２と接続されている。２３３は半導体チップ実装面における第３の電源パターンであり、前述のスルーホール２５３を介して第３の電源用端子２０３、および第３の電源パターン２２３に接続されている。２３は半導体チップ１の内部に設けられた第３の接続用電源パターンであり、ワイヤボンディング（不図示）により第３の電源パターン２３３と接続されている。２３４は半導体チップ実装面における第４の電源パターンであり、前述のスルーホール２５４を介して第４の電源用端子２０４、および第４の電源パターン２２４に接続されている。２４は半導体チップ１の内部に設けられた第４の接続用電源パターンであり、ワイヤボンディング（不図示）により第４の電源パターン２３４と接続されている。
【００３１】
２３５は半導体チップ実装面におけるＧＮＤパターンであり、前述のスルーホール２５５を介してＧＮＤ用端子２０５、およびＧＮＤパターン２２５に接続されている。２５は半導体チップ１の内部に設けられたＧＮＤ用電源パターンであり、ワイヤボンディング（不図示）によりＧＮＤパターン２３５と接続されている。
【００３２】
このような第２の実施の形態とすることで、第１の電源パターン２２１、第２の電源パターン２２２、第３の電源パターン２２３、第４の電源パターン２２４には、他の電源用のスルーホール、ＧＮＤ用のスルーホール、信号用のスルーホールが形成されない。従って、第１ないし第４の電源パターン２２１、２２２、２２３、２２４の抵抗値を下げ、インピーダンスを低く保つことができるため、電流量の多い場合であっても、安定して電源を供給することができる。
【００３３】
また、ＧＮＤパターン２２５には電源用のスルーホールや、信号用のスルーホールが形成されない。従って、ＧＮＤパターン２２５の抵抗値を下げ、インピーダンスを低く保つことができるため、電流量の多い場合であっても、安定したＧＮＤとすることができる。
【００３４】
なお、本実施例の場合、バイパスコンデンサ（不図示）は、第１ないし第４の電源領域２１１、２１２、２１３、２１４とＧＮＤ領域２１５との境界部に配置することが好ましい。また、ＧＮＤ用端子２０５に関しては必ずしも１つのＧＮＤ領域２１５に集める必要はなく、複数の領域に分散して配置してもかまわない。
【００３５】
なお本実施の形態では、すべての電源用端子に対応してスルーホールが形成されているが、必ずしも１対１に対応する必要はなく、スルーホールの数は設計に応じて変更することも可能である。スルーホールの数が少なければ、電源パターンの領域をより広げることができ、より安定した電源とすることが可能である。
【００３６】
また、必ずしもスルーホールが必須ではなく、設計に応じて貫通していない非貫通ビアを使用することも可能である。非貫通ビアを使用することにより、電源パターンの領域をより広げることができ、より安定した電源とすることが可能である。
【００３７】
また、ワイヤボンディング型の半導体チップに代えて、フリップチップ型の半導体チップを使用することも可能である。ワイヤボンディング型の半導体チップを使用することにより、電源パターンの領域をより広げることができ、より安定した電源とすることが可能である。
【００３８】
また、第２の実施の形態では電源の種類が４つの場合について説明したが、本発明はこれに限られず、少なくとも２種類以上の電源であれば同様の手法により対応可能である。電源の種類としては、電圧が異なるもの、同じ電圧であるがノイズ干渉の点などから分離しているもの（例えばアナログ電源とデジタル電源）等が考えられる。
【００３９】
（比較例）
本発明の比較例を図４を用いて説明する。なお、本実施例で使用する半導体装置の断面図は、第１の実施形態で示した半導体装置１０と同様であるため、図１と同じ符号を使って説明する。本比較実施例における半導体装置では、４種類の電源を使用している。
【００４０】
図４（ａ）は半導体装置１０００の接続用端子面２ａを示した平面図である。１００１は半導体チップ１に電源を供給する第１の電源用端子である。１００２は第２の電源用端子、１００３は第３の電源用端子、１００４は第４の電源用端子である。１００５は半導体チップ１にＧＮＤを供給するＧＮＤ用端子である。１００６は半導体チップ１に各種の信号を供給する信号用端子である。従来、電源用端子とＧＮＤ用端子を近づけることが定石であったため、各電源用端子とＧＮＤが交互に並ぶ配置となっている。
【００４１】
図４（ｂ）は、半導体装置１０の電源層２ｃの平面図である。１０１１は第１の電源パターンであり、スルーホール１０５１を介して第１の電源用端子１００１、および半導体装置１０に接続されている。同様に、１０１２は第２の電源パターンであり、スルーホール１０５２を介して第２の電源用端子１００２、および半導体装置１０に接続されている。１０１３は第３の電源パターンであり、スルーホール１０５３を介して第３の電源用端子１００３、および半導体装置１０に接続されている。１０１４は第４の電源パターンであり、スルーホール１０５４を介して第４の電源用端子１００４、および半導体装置１０に接続されている。１０５５はＧＮＤ用のスルーホールである。なお、説明を容易にするために、第１ないし第４の電源パターン１０１１、１０１２、１０１３、１０１４以外の領域に形成された、ＧＮＤ用スルーホールおよび信号用スルーホールは、図４（ｂ）には記載していない。
【００４２】
図４に示すように、従来の半導体装置では、電源用端子とＧＮＤ用端子の近接配置するため、他の電源用のスルホール、ＧＮＤ用のスルホール１０５５、信号用のスルーホールによって数多くの穴が空いてしまう。インピーダンスを低く保つために多くの面積を電源構造に割り当てたにも関わらず、実効的な電源構造の抵抗が増大し、かつ許容電流量が小さくなってしまう。
【符号の説明】
【００４３】
１  半導体チップ
２  インターポーザ基板
２ａ  接続用端子面
２ｂ  半導体チップ実装面
２ｃ  電源層
２ｄ  ＧＮＤ層
３  接続用端子
４  封止樹脂
５、１５１、２５１〜２５４、１０５１〜１０５５  スルーホール
１０  半導体装置
１１、２１〜２４  電源接続用領域
１０１、２０１〜２０４、１００１〜１００４  電源用端子
１０２、２０５、１００５  ＧＮＤ（グラウンド）用端子
１０３、２０６、１００６  信号端子
１１１、２１１〜２１４  電源領域
１１２、２１５  ＧＮＤ（グラウンド）領域
１２１、１３１、２２１〜２２４、２３１〜２３４  電源パターン
【図１】
2011124549.tif 000003
【図２】
2011124549.tif 000004
【図３】
2011124549.tif 000005
【図４】
2011124549.tif 000006