(57)【要約】【課題】位相ノイズが少ない多相クロック生成回路を提供する。【解決手段】  多相クロック生成回路は，基準クロックを生成する基準クロック生成器と，リング状に接続された複数の遅延回路を有し，前記複数の遅延回路がそれぞれ位相がずれた出力クロックを出力する多相クロック発振器と，前記複数の遅延回路のいずれかの出力端子に前記基準クロックを供給する基準クロック注入回路とを有する。多相クロック発振器のクロックの位相ノイズを低減し周波数変動が抑制できる。【選択図】  図３
2011199590.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックを生成する基準クロック生成器と，
リング状に接続された複数の遅延回路を有し，前記複数の遅延回路がそれぞれ位相がずれた出力クロックを出力する多相クロック発振器と，
前記複数の遅延回路のいずれかの出力端子に前記基準クロックを供給する基準クロック注入回路とを有する多相クロック生成回路。
【請求項２】
請求項１において，
前記複数の遅延回路は偶数個設けられ，
さらに，前記複数の遅延回路のうち互いに逆相の出力クロックを出力する１対の遅延回路の出力端子間に設けられ，当該出力端子対を反転ラッチするラッチ回路を有する多相クロック生成回路。
【請求項３】
請求項２において，
さらに，前記遅延回路の出力端子に周波数制御信号に応じて容量値が変化する可変容量回路と，
発振モードと同期モードとを切り替えるモード制御信号と前記周波数制御信号とを生成する制御回路とを有し，
前記モード制御信号に応じて前記基準クロック注入回路は前記基準クロックを供給しまたは供給を停止し，
前記制御回路は，前記発振モードでは，前記モード制御信号により前記基準クロック注入回路による前記基準クロックの供給を停止させ，前記いずれかの出力クロックの周波数が前記基準クロックの周波数と所定範囲内に近似するように前記周波数制御信号を制御し，前記発振モード後の前記同期モードでは，前記モード制御信号により前記基準クロック注入回路による前記基準クロックの供給を行わせる多相クロック生成回路。
【請求項４】
請求項１乃至３のいずれかにおいて，
前記基準クロック生成器は，前記基準クロックとして２相の逆相クロックを生成するＬＣ発振回路を有し，
前記基準クロック注入回路は，第１の基準クロックを第１の出力端子に供給し，前記第１の基準クロックと逆相の第２の基準クロックを前記第１の出力端子の出力クロックと逆相の出力クロックを出力する第２の出力端子に供給する多相クロック生成回路。
【請求項５】
請求項１乃至３のいずれかにおいて，
前記基準クロック生成回路は，単相クロックを生成する水晶発振器と，前記単相クロックを１／２分周して前記基準クロックを出力する分周器とを有し，
さらに，前記多相クロック発振器が出力する多相クロックのうち，０°と９０°のクロックの排他的論理和により正相クロックを生成する正相クロック生成回路と，１８０°と２７０°のクロックの排他的論理和により前記正相クロックと逆相の逆相クロックを生成する逆相クロック生成回路とを有する多相クロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，多相クロック生成回路に関する。
【背景技術】
【０００２】
多相クロック生成回路は，例えば０°，９０°，１８０°，２７０°など複数の位相を有するクロックを生成する回路である。多相クロック生成回路は，例えば通信回路のローカルクロック生成回路として，または種々の制御クロック生成回路としてなど様々な用途を有する。
【０００３】
クロックを生成する発振器は，ＬＣ共振を利用したＬＣ発振器と，インバータなどの遅延回路を複数リング状に接続したトランジスタ発振器とが提案されている。トランジスタ発振器は多相のクロックを生成することが可能であり，そのような多相クロック生成回路は特許文献１〜４などに記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１０２４８３号公報
【特許文献２】特開２００１−１９６９０５号公報
【特許文献３】特開２００５−３１２０５３号公報
【特許文献４】特開平７−４６２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし，トランジスタ発振器による多相クロック生成回路は，リング状に接続した複数の遅延回路の遅延量がノイズなどに起因して変動した場合，出力クロックの位相ずれにより周波数が変動し好ましくない。遅延回路がトランジスタで構成されるので，トランジスタ自体が固体雑音を発生し，遅延回路の遅延量の変動を招く。
【０００６】
また，水晶発振器は比較的高精度に周波数を制御することができるが，差動クロックを生成することができない。そのため，高精度の周波数を有する差動クロックを生成する回路が望まれている。
【０００７】
そこで，本発明の目的は，位相ノイズが少ない多相クロック生成回路を提供することにある。
【課題を解決するための手段】
【０００８】
多相クロック生成回路の第１の側面は，基準クロックを生成する基準クロック生成器と，リング状に接続された複数の遅延回路を有し，前記複数の遅延回路がそれぞれ位相がずれた出力クロックを出力する多相クロック発振器と，前記複数の遅延回路のいずれかの出力端子に前記基準クロックを供給する基準クロック注入回路とを有する。
【発明の効果】
【０００９】
第１の側面によれば，多相クロック発振器のクロックの位相ノイズを低減し周波数変動が抑制できる。
【図面の簡単な説明】
【００１０】
【図１】多相クロック生成回路の回路図である。
【図２】図１の多相クロック生成回路の４相クロックの波形図である。
【図３】本実施の形態における多相クロック発生回路の回路図である。
【図４】基準クロック生成回路１０の一例であるLC発振器の回路図である。
【図５】本実施の形態における多相クロック生成回路の回路図である。
【図６】本実施の形態における多相クロック生成回路の回路図である。
【図７】本実施の形態における多相クロック生成回路のシミュレーション結果を示す図である。
【図８】本実施の形態における多相クロック生成回路のシミュレーション結果を示す図である。
【図９】第２の実施の形態における多相クロック発生回路の構成図である。
【図１０】第３の実施の形態における多相クロック発生回路の構成図である。
【図１１】第４の実施の形態における多相クロック発生回路の構成図である。
【図１２】第５の実施の形態における多相クロック発生回路の構成図である。
【図１３】第５の実施の形態における多相クロック発生回路の動作を示す波形図である。
【図１４】本実施の形態の多相クロック生成回路が生成する４相クロックの応用例を示す図である。
【発明を実施するための形態】
【００１１】
図１は，多相クロック発振器の回路図である。この多相クロック発振器MPC-OSCは，互いに位相が０°，９０°，１８０°，２７０°を有する４つのクロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０を生成する。多相クロック発振器は，これら４つのクロックの出力ノード間それぞれに反転型の遅延回路ＩＮＶ１〜４を有する。各遅延回路ＩＮＶ１〜４は，奇数個のインバータ，例えば１個または３個のインバータを有し，入力されるクロックを遅延させて反転したクロックを出力する。また，クロックＣＬＫ９０とＣＬＫ２７０の出力ノード対をラッチする第１のラッチ回路Ｌ１と，クロックＣＬＫ０とＣＬＫ１８０の出力ノード対をラッチする第２のラッチ回路Ｌ２とを有する。第１，第２のラッチ回路Ｌ１，Ｌ２は，入出力間を相互に接続した１対のインバータの構成であり，第１のラッチ回路Ｌ１は，クロックＣＬＫ９０，ＣＬＫ２７０を互いに反転するレベルにラッチし，第２のラッチ回路Ｌ２は，クロックＣＬＫ０，ＣＬＫ１８０を互いに反転するレベルにラッチする。
【００１２】
図２は，図１の多相クロック発振器の４相クロックの波形図である。例えば，期間ｔ１の開始時にクロックＣＬＫ０がＬレベルのとき，ラッチ回路Ｌ２によりクロックＣＬＫ１８０はＨレベルになる。そして，期間ｔ１の間，クロックＣＬＫ０のＬレベルが遅延回路ＩＮＶ１を伝搬し，期間ｔ２の開始時（位相０°）にクロックＣＬＫ２７０をＨレベルにする。同様に，クロックＣＬＫ１８０のＨレベルが遅延回路ＩＮＶ３を伝搬して期間ｔ２の開始時（位相０°）にクロックＣＬＫ９０をＬレベルにする。さらに，期間ｔ２の間，クロックＣＬＫ２７０のＨレベルが遅延回路ＩＮＶ２を伝搬し，期間ｔ３の開始時（位相９０°）にクロックＣＬＫ１８０をＬレベルにし，同様に，クロックＣＬＫ９０のＬレベルが遅延回路ＩＮＶ４を伝搬してクロックＣＬＫ０をＨレベルにする。
【００１３】
同様にして，ラッチ回路Ｌ１によりクロックＣＬＫ９０とＣＬＫ２７０とはお互いに反転レベルにあり，遅延回路ＩＮＶ１〜４を介してその反転クロックが伝搬していく。その結果，図２に記載したとおり，各クロックＣＬＫ０，９０，１８０，２７０は，ＬまたはＨレベルになり，位相が隣接する１対のクロック間は９０°の位相差に制御される。
【００１４】
図１の多相クロック発振器は，Ｎ個の遅延回路をリング状に形成し，各遅延回路の出力端子であって互いに逆相関係にある出力端子対間に出力端子対間を反転するラッチ回路を設けることで，Ｎ相クロックを生成することができる。Ｎは４以上の整数であり，望ましくは偶数であり，Ｎ／２段離れた出力端子対間にラッチ回路が設けられる。ただし，Ｎ＝３などの奇数の場合は逆相関係の出力端子対が存在しないのでラッチ回路は不要になる。リング状の複数の遅延回路をクロックが１周することで１周期の位相が形成され，その３６０°の位相をＮ等分したＮ相クロックが各遅延回路から出力される。
【００１５】
上記の多相クロック発振器内の遅延回路ＩＮＶは，例えばＣＭＯＳトランジスタによるインバータで構成される。このようにトランジスタを使用した発振器の場合，各トランジスタの固体雑音に起因してインバータの遅延量が変動する。インバータの遅延量の雑音による変動は，クロックの位相ノイズとなり，その位相ノイズがクロックの周波数に累積的に影響を及ぼす。その結果，多相クロック発振器が生成する出力クロックの周波数は徐々に遅くなる。
【００１６】
図３は，本実施の形態における多相クロック発生回路の回路図である。多相クロック生成回路は，基準クロックＲＣＬＫ０，ＲＣＬＫ１８０を生成する２相出力発振器からなる基準クロック生成器１０と，リング状に接続された複数の遅延回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４を有し，それら複数の遅延回路が４相の出力クロックＣＬＫ０，ＣＬＫ９０，ＣＬＫ１８０，ＣＬＫ２７０を出力する多相クロック発振器２０と，複数の遅延回路INV1〜INV4のうち逆相のクロックCLK270,CLK90を出力する遅延回路INV1,INV2の出力端子に基準クロックRCLK0,RCLK180を反転して供給する基準クロック注入回路INV0,INV180とを有する。
【００１７】
また，多相クロック発振器２０は，偶数個，すなわち４個の反転遅延回路INV1〜INV4を有し，逆相の出力クロックCLK270,CLK90を出力する出力端子対間に設けられインバータ対からなるラッチ回路L1と，逆相のクロックCLK0,CLK180を出力する出力端子対間に設けられインバータ対からなるラッチ回路L2とを有する。これらのラッチ回路L1,L2により，逆相のクロックを出力する出力端子対間の逆相関係が維持される。
【００１８】
４個の反転遅延回路INV1〜INV4のうち，基準クロックが注入される反転遅延回路INV1,INV3は，単一のインバータユニットで構成され，それ以外の反転遅延回路INV2,INV4は並列に接続された１対のインバータユニットで構成される。そして，単一のインバータユニットで構成される反転遅延回路INV1,INV3の出力端子に基準クロックを供給する基準クロック注入回路INV0,INV180は，当該反転遅延回路INV1,INV3と同じ単一のインバータユニットで構成される。
【００１９】
多相クロック発振器２０は，リング状に接続された遅延回路INV1〜INV4をクロックが伝播してリング発振を行い，各遅延回路が４相の出力クロックCLK0〜CLK270を生成する。ただし，各遅延回路が例えばCMOSインバータにより構成されているので，インバータを構成するトランジスタの固体雑音に起因して出力クロックに位相ノイズ（位相ずれ）が発生する。
【００２０】
そこで，基準クロック生成回路１０が生成する，雑音による位相ノイズが少ない基準クロックRCLK0,RCLK180を，基準クロック注入回路INV0,INV180を介して，出力クロックCLK270,CLK90の出力端子に供給または注入する。これにより，多相クロック発振器２０に発生する位相ノイズを出力クロックCLK270,CLK90でリセットすることができ，多相クロック発振器の周波数が徐々に遅くなることが防止される。
【００２１】
図４は，基準クロック生成回路１０の一例であるLC発振器の回路図である。このLC発振器は，電源VDDに接続された１対のインダクタLと，それに接続された１対のキャパシタCとを有し，これらのLC発振器により２相の基準クロックRCLK0,RCLK180が生成される。さらに，LC発振器は，基準クロックの出力端子とグランドGNDとの間に設けられた１対のNチャネルトランジスタN0,N1を有し，このトランジスタ対のゲートとドレイン間が交差接続されている。１対のトランジスタN0,N1が交互に駆動することで，LC発振動作を継続させている。また，キャパシタCはバラクタキャパシタからなり，制御電圧Vcnt1によりその容量値が可変制御可能である。これらの容量値を可変制御することで基準クロックの周波数を所望の値に制御することができる。
【００２２】
このようなLC発振器は，図３の多相クロック発振器に比較すると位相ノイズが少ない。したがって，図３の多相クロック発振回路では，多相クロック発振器２０は，発振器としてよりも，多相出力バッファとして使用され，それが生成する多相クロックの位相は，源信号である基準クロックの位相に維持される。よって，多相クロック発振器２０が発生する位相ノイズの影響は削除または抑制される。
【００２３】
図５，図６は，本実施の形態における多相クロック生成回路の回路図である。この多相クロック生成回路は，多相クロック発振器２０の発振周波数を制御する構成と，多相クロック発振器２０の周波数を基準クロックの周波数近傍に設定する発振モードと，発振モード後の同期モードとを切り替える構成とを有する。発振周波数は周波数制御信号Vcnt2により制御され，発振モードと同期モードはモード制御信号Modeにより制御される。
【００２４】
図５の発振クロック生成回路２０は，図３と同様に，４つの遅延回路INV1〜INV4と，ラッチ回路L1,L2と，基準クロック注入回路INV0,INV180とを有する。さらに，遅延回路INV1〜INV4の各出力端子に周波数制御信号Vcnt2に応じて容量値が変化する可変容量回路C0，C90，C180，C270を有する。この可変容量回路C0〜C270は周波数制御信号Vcnt2に応じてその容量値が変化するバラクタキャパシタである。この容量値を大きくすれば各遅延回路の駆動負荷が大きくなり発振周波数は低くなり，容量値を小さくすれば各遅延回路の駆動負荷が小さくなり発振周波数は高くなる。
【００２５】
本実施の形態の多相クロック生成回路は，基準クロックCLK0，CLK180により多相クロック発振器２０の位相ノイズをキャンセルしている。この基準クロックによる位相ずれのキャンセル動作を確実に行うためには，多相クロック発振器２０の発振周波数を，基準クロックの周波数の近傍にしておくことが望ましい。例えば，多相クロック発振器２０の発振周波数は基準クロックの周波数の１／２〜２倍程度の範囲内に収めることが望ましい。そこで，上記の構成を採用することで，多相クロック発振器２０の発振周波数を可変制御可能にしている。
【００２６】
さらに，図５の多相クロック発振器２０にはスイッチSW1,SW2が設けられる。モード制御信号MODEが発振モードの場合に，スイッチSW1,SW2は，基準クロック注入回路INV0,INV180の入力と遅延回路INV1,INV3の入力に接続し，基準クロックRCLK0,RCLK180の供給を停止する。その結果，各出力端子間の遅延回路は，全て並列に接続された１対のインバータで構成される。この状態で，多相クロック発振器２０を発振動作させ周波数制御信号Vcnt2によりその発振周波数を基準クロックの周波数近傍に設定する。
【００２７】
そして，モード制御信号MODEが同期モードの場合には，スイッチSW1,SW2は，基準クロック注入回路INV0,INV180の入力を基準クロックRCLK0,RCLK180の出力に接続し，基準クロックRCLK0,RCLK180の供給を行う。その結果，出力クロックCLK270,CLK90の位相は，基準クロックRCLK0,RCLK180の位相からインバータINV0,INV180の遅延時間ずれた位相にリセットされる。すなわち，基準クロックを注入することにより，多相クロック発振器２０の出力クロックの位相は基準クロックの位相に同期する。
【００２８】
図６は，図５の多相クロック生成回路を制御する制御回路２２が示されている。制御回路２２は，発振モードでは，モード制御信号MODEにより基準クロック注入回路による基準クロックの供給を停止させ，いずれかの出力クロックCLK180の周波数が基準クロックRCLK180の周波数と所定範囲内に近似するように周波数制御信号Vcnt2を制御する。さらに，制御回路２２は，発振モード後の同期モードでは，モード制御信号MODEにより基準クロック注入回路による基準クロックの供給を行わせる。
【００２９】
制御回路２２は，多相クロック発振器２０のいずれかの出力クロックCLK180と，それに対応する基準クロックRCLK180との周波数を比較する周波数比較器２４と，周波数比較器が出力する制御コードCODEを周波数制御信号Vcnt2のアナログ電圧に変換するDA変換器２６とを有する。周波数比較器２４は，出力クロックCLK180と基準クロックRCLK180の周波数を比較し，その周波数差に応じて出力クロックCLK180の周波数が基準クロックRCLK180の周波数に近づくように制御コードCODEを生成する。この制御コードCODEはDAC２６により周波数制御信号Vcnt2のアナログ電圧に変換される。また，周波数比較器２４は，上記のモード制御信号MODEを生成して多相クロック発振器２０に供給する。
【００３０】
図７，図８は，本実施の形態における多相クロック生成回路のシミュレーション結果を示す図である。図７は，多相クロック発振器２０を発振モードで動作させた時の結果を示す。図７には（Ａ）４つの出力クロック間の位相差，（Ｂ）周波数制御信号Vcnt2，（Ｃ）出力クロックの周波数foutとが示されている。
【００３１】
シミュレーションにおいて，発振モードで周波数制御信号Vcnt2を徐々に低下させると，バラクタキャパシタC0，C90，C180，C270の容量値が増加し，４つの出力クロック間の位相差が増大し，多相クロック発振器２０の発振周波数ｆoutが低下した。（Ａ）の出力クロック間の位相差は４種類の位相差が同様に増大したので，１つの変化する直線しか示されていない。
【００３２】
図８は，多相クロック発振器２０を発振モードから同期モードに切り替えた場合の結果を示す。図８においても，（Ａ）４つの出力クロック間の位相差，（Ｂ）周波数制御信号Vcnt2，（Ｃ）出力クロックの周波数ｆとが示されている。
【００３３】
シミュレーションにおいて，制御回路は，最初にモード制御信号MODEを発振モードにして周波数制御信号Vcnt2を徐々に低下させた。それにより，図７と同様に出力クロックの位相差が増大し発振周波数ｆが低下した。発振周波数foutが基準クロックの周波数500MHzの近傍の525MHzになった時点で，制御回路はモード制御信号MODEを同期モードに切り替えている。その結果，その後周波数制御信号Vcnt2の電圧低下を継続したにもかかわらず，発振周波数foutは基準クロックの周波数500MHzに固定された。また，（Ａ）に示された出力クロック間の位相差は，０°と９０°間と，１８０°と２７０°間の位相差が増大し，９０°と１８０°間と，２７０°と０°間の位相差が減少し，その後近接し交差し再度離れた。このような位相差が相違する状態では，各出力クロックの位相は，完全に９０°ずつ異なる位相を有するものではない。
【００３４】
一方，同期モードに切り替えた後，破線で示されるとおり周波数制御信号Vcnt2の低下を行わずに一定値に固定すると，（Ａ）の出力クロック間の位相差の変化はなくなった。つまり，周波数制御信号Vcnt2による発振周波数525MHzと基準クロック500Mzの周波数偏差に基づいて，両出力クロック対間の位相差がそのまま維持された。
【００３５】
図８のシミュレーション結果から，発振モードでは多相クロック発振器２０を発振周波数foutをできるだけ基準クロックの周波数に近づけた時点で同期モードに切り替えることが望ましい。それにより，出力クロック間の位相差が不均一になることが回避できる。ただし，前述のとおり，多相クロック発振器２０を発振周波数foutを，基準クロックの周波数の１／２〜２倍以内の範囲にしておけば，発振周波数foutを基準クロックの周波数に一致させることができる。
【００３６】
図９は，第２の実施の形態における多相クロック発生回路の構成図である。この多相クロック発生回路は，基準クロック発生回路としてＰＬＬシンセサイザを利用している。すなわち，ＰＬＬシンセサイザ３０が生成する基準クロックRCLKが多相クロック発振回路２０に供給され，出力クロックCLK0-CLK270が基準クロックに同期して生成される。
【００３７】
ＰＬＬシンセサイザ３０は，電圧制御発振器ＶＣＯ３４が生成するクロックRCLKを分周する分周回路３６と，分周回路３６の出力クロックV-CLKと水晶発振器C-OSCが生成するクロックC-CLKとの位相差を検出する位相検出器ＰＤと，位相検出器ＰＤが検出する位相差の期間中チャージを発生するチャージポンプ回路ＣＰと，チャージポンプ回路ＣＰのチャージ量に対応する制御電圧Vinを生成する積分回路ＬＰＦとを有する。位相検出器ＰＤとチャージポンプ回路ＣＰと積分回路ＬＰＦとで制御電圧Vinを生成する制御電圧生成回路３２が構成される。
【００３８】
上記のように，ＰＬＬシンセサイザ３０は，基準となる液晶発振器のクロックC-CLKに位相同期した高周波の基準クロックRCLKを生成する。この基準クロックRCLKは単相でもよく，または逆相であればより好ましい。そして，多相クロック発振器２０は，図３に示したものと同じであり，多相クロック発振器２０は，基準クロックRCLKに同期した多相の出力クロックCLK0, CLK90, CLK180, CLK270を生成する。
【００３９】
多相クロックのうちいずれかのクロック，例えばクロックCLK270が分周器３８により1/N分周される。デジタル周波数比較器２４と，デジタルアナログ変換器２６とで制御回路が構成され，デジタル周波数比較器２４は，モード制御信号MODEを生成し，多相クロック発振器２０を発振モードまたは同期モードに制御する。発振モードに制御した時に，デジタル周波数比較器２４は，出力クロックCLK270の分周クロックN-CLK270と基準クロックRCLKの分周クロックV-CLKとの周波数を比較し，周波数差に応じてそれらの周波数が近づくように制御コードCODEを生成する。デジタルの制御コードCODEは，DAC２６によりアナログ電圧の周波数制御信号Vcnt2に変換され多相クロック発振器２０に供給される。
【００４０】
多相クロック発振器２０の発振モードと同期モードの動作は，図５，６，８と同じである。第２の実施の形態では，基準クロックRCLKがPLLシンセサイザが生成する高速クロックであり，それに同期した多相の出力クロックCLK0-CLK270が生成される。
【００４１】
図１０は，第３の実施の形態における多相クロック発生回路の構成図である。この多相クロック発生回路は８相クロックを生成する。基準クロック発生回路４０は，４相の基準クロックRCLK0〜RCLK270を生成する。そして，８相クロック発振器４２は，８個の遅延回路DL1-DL8と，４組のラッチ回路L1-L4と，４つの基準クロック注入回路IN1-IN4とを有し，各遅延回路の出力に８相クロックCLK1-CLK8を生成する。
【００４２】
基準クロック発生回路４０は，たとえば，図３，５，６に示した４相クロック発生回路で構成される。この基準クロック発生回路４０の４相基準クロックRCLK0-RCLK270を８相クロック発振器４２に注入することで，さらに８相クロックCLK1-CLK8を生成することができる。
【００４３】
なお，８相クロック発振器４２を，図５，６と同様の構成により，その発振周波数を基準クロックRCLK0-RCLK270の周波数に近づける発振モードと，基準クロックに同期して発振する同期モードとに制御することができる。
【００４４】
図１１は，第４の実施の形態における多相クロック発生回路の構成図である。この多相クロック発生回路は，単相の基準クロックRCLK0を生成する基準クロック生成回路５０と，３相クロック発振器５２とを有する。単相の基準クロック生成回路５０は，水晶発振器でもよいしLC発振器でもよい。そして，３相クロック発振器５２は，３つの遅延回路LD1-DL3と，１つの基準クロック注入回路INV1とを有し，位相角が０°，１２０°，２４０°の３相のクロックCLK1,CLK2,CLK3を出力する。奇数相のクロック発振器５２には，ラッチ回路は設けられていない。
【００４５】
また，３相クロック発振器５２を，図５，６と同様の構成により，その発振周波数を基準クロックRCLK0の周波数に近づける発振モードと，基準クロックに同期して発振する同期モードとに制御することができる。
【００４６】
第１，第２，第３，第４の実施の形態に示されるとおり，基準クロックの相数より多い相数の多相クロックを生成することができる。
【００４７】
図１２は，第５の実施の形態における多相クロック発生回路の構成図である。この多相クロック発生回路は，水晶発振器C-OSCが生成するクロックC-CLKと同じ周波数を有する逆相クロックCK,/CKを生成する。多相クロック発生回路は，単相クロックC-CLKを生成する水晶発振器C-OSCと，単相クロックC-CLKを１／２分周して低速の２相の基準クロックRCLK0,RCLK180を出力する分周器６１とを有する基準クロック生成回路６０と，基準クロックに同期して４相クロックCLK0-CLK270を生成する多相クロック発振器６２と，多相クロック発振器が出力する多相クロックのうち，０°と９０°のクロックの排他的論理和により正相クロックCKを生成する正相クロック生成回路６３と，０°と２７０°のクロックの排他的論理和により正相クロックCKと逆相の逆相クロック/CKを生成する逆相クロック生成回路６４とを有する。多相クロック発振器６２は，図３に示したものと同じである。
【００４８】
さらに，制御回路６７は，周波数比較器６５とDAC６６とを有し，図５，６と同様の制御を行う。
【００４９】
図１３は，第５の実施の形態における多相クロック発生回路の動作を示す波形図である。水晶発振器の出力クロックC-CLKは，分周器６１により1/2に分周されて，低速の正相と逆相の基準クロックRCLK0,RCLK180が生成される。そして，多相クロック発振器６２が基準クロックに同期した４相クロックCLK0-CLK270を生成し，クロックCLK0,CLK90の排他的論理和により正相クロックCKが，クロックCLK0,CLK270の排他的論理和により逆相クロック/CKが生成される。
【００５０】
図１４は，本実施の形態の多相クロック生成回路が生成する４相クロックの応用例を示す図である。地上波デジタル放送では，１局で１２セグメントを使用する通常の地上波デジタル放送と，１セグメントを使用するワンセグ放送とが混在している。そして，両放送の周波数は，例えば６００MHｚと１．８GHｚのように近接している。したがって，ワンセグチューナ内のダウンミキサに供給されるローカルクロックに３次，５次の高調波が含まれていると，通常の地上波デジタルチューナの受信信号に干渉してしまうことが予想される。
【００５１】
図１４（Ａ）は，ローカルクロックがＨレベルとＬレベルのみを有する通常のクロック波形であり，その場合の周波数スペクトルには３次，５次，７次の高調波が含まれる。
【００５２】
一方，図１４（Ｂ）に示されるように，０°，４５°，９０°の多相クロックを合成して階段状のローカルクロックの場合は，その周波数スペクトルに３次，５次の高調波は含まれない。このローカルクロックを利用すれば，上述の干渉をなくすことができる。
【００５３】
上記以外にも，４相クロックを半導体メモリのＳＤＲＡＭの出力回路の基準クロックに利用するなどの用途もある。
【００５４】
以上の実施の形態をまとめると，次の付記のとおりである。
【００５５】
（付記１）
基準クロックを生成する基準クロック生成器と，
リング状に接続された複数の遅延回路を有し，前記複数の遅延回路がそれぞれ位相がずれた出力クロックを出力する多相クロック発振器と，
前記複数の遅延回路のいずれかの出力端子に前記基準クロックを供給する基準クロック注入回路とを有する多相クロック生成回路。
【００５６】
（付記２）
付記１において，
前記複数の遅延回路は偶数個設けられ，
さらに，前記複数の遅延回路のうち互いに逆相の出力クロックを出力する１対の遅延回路の出力端子間に設けられ，当該出力端子対を反転ラッチするラッチ回路を有する多相クロック生成回路。
【００５７】
（付記３）
付記２において，
さらに，前記遅延回路の出力端子に周波数制御信号に応じて容量値が変化する可変容量回路と，
発振モードと同期モードとを切り替えるモード制御信号と前記周波数制御信号とを生成する制御回路とを有し，
前記モード制御信号に応じて前記基準クロック注入回路は前記基準クロックを供給しまたは供給を停止し，
前記制御回路は，前記発振モードでは，前記モード制御信号により前記基準クロック注入回路による前記基準クロックの供給を停止させ，前記いずれかの出力クロックの周波数が前記基準クロックの周波数と所定範囲内に近似するように前記周波数制御信号を制御し，前記発振モード後の前記同期モードでは，前記モード制御信号により前記基準クロック注入回路による前記基準クロックの供給を行わせる多相クロック生成回路。
【００５８】
（付記４）
付記３において，
前記制御回路は，前記いずれかの出力クロックと前記基準クロックの周波数を比較する周波数比較器を有し，周波数差に応じて前記いずれかの出力クロックの周波数が前記基準クロックの周波数に近づくように前記周波数制御信号を生成する多相クロック生成回路。
【００５９】
（付記５）
付記１乃至４のいずれかにおいて，
前記基準クロック生成器は，前記基準クロックとして２相の逆相クロックを生成するＬＣ発振回路を有し，
前記基準クロック注入回路は，第１の基準クロックを第１の出力端子に供給し，前記第１の基準クロックと逆相の第２の基準クロックを前記第１の出力端子の出力クロックと逆相の出力クロックを出力する第２の出力端子に供給する多相クロック生成回路。
【００６０】
（付記６）
付記１乃至４のいずれかにおいて，
前記複数の遅延回路のうち前記基準クロックが供給される出力端子の第１の遅延回路は，インバータユニットを有し，前記第１の遅延回路以外の遅延回路は，並列に接続されたインバータユニット対を有し，
前記基準クロック注入回路は，前記基準クロックを入力し前記出力端子に出力するインバータユニットを有する多相クロック生成回路。
【００６１】
（付記７）
付記１乃至４のいずれかにおいて，
前記基準クロック生成回路は２Ｎ相の基準クロックを生成し，
前記多相クロック発振器に前記複数の遅延回路が２Ｍ個設けられ，前記Ｎ，Ｍは正の整数でＭ＞Ｎであり，
前記基準クロック注入回路は，前記２Ｍ個の遅延回路のうち前記２Ｎ相の基準クロックに対応する出力クロックを出力する２Ｎ個の遅延回路の出力端子に，対応する前記２Ｎ相の基準クロックをそれぞれ供給する多相クロック生成回路。
【００６２】
（付記８）
付記１乃至４のいずれかにおいて，
前記基準クロック生成回路は，単相クロックを生成する水晶発振器と，前記単相クロックを１／２分周して前記基準クロックを出力する分周器とを有し，
さらに，前記多相クロック発振器が出力する多相クロックのうち，０°と９０°のクロックの排他的論理和により正相クロックを生成する正相クロック生成回路と，１８０°と２７０°のクロックの排他的論理和により前記正相クロックと逆相の逆相クロックを生成する逆相クロック生成回路とを有する多相クロック生成回路。
【符号の説明】
【００６３】
１０：基準クロック生成回路                ２０：多相クロック発振器
RCLK0,RCLK180：基準クロック              CLK0-CLK270：多相クロック，出力クロック
INV1-INV4:遅延回路                        INV0:基準クロック注入回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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