(57)【要約】【課題】ゲート電極として窒化チタン膜とシリコン膜の積層膜を用いたときに、窒化チタン膜が消失することを抑制する。【解決手段】まず基板にゲート絶縁膜を形成する（ステップＳ１０）。次いで、第１の基板温度で成膜処理を行うことにより、ゲート絶縁膜上に結晶化した窒化チタン膜を形成する（ステップＳ２０）。次いで、第１の基板温度より低い第２の基板温度で成膜処理を行うことにより、窒化チタン膜上にシリコン膜を形成する（ステップＳ３０）。次いで、窒化チタン膜及びシリコン膜を選択的に除去することにより、ゲート絶縁膜上に位置するゲート電極を形成する（ステップＳ４０）。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板にゲート絶縁膜を形成する工程と、
第１の基板温度で成膜処理を行うことにより、前記ゲート絶縁膜上に結晶化した窒化チタン膜を形成する工程と、
前記第１の基板温度より低い第２の基板温度で成膜処理を行うことにより、前記窒化チタン膜上にシリコン膜を形成する工程と、
前記窒化チタン膜及び前記シリコン膜を選択的に除去することにより、前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１の基板温度は３００℃以上である半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第１の基板温度は５００℃以上である半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第２の基板温度は５００℃以上６００℃以下である半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか一つに記載の半導体装置の製造方法において、
前記シリコン膜を形成する工程の後に、前記シリコン膜又は前記ゲート電極を熱処理することにより、前記シリコン膜又は前記ゲート電極のシリコンの結晶を成長させる工程を備える半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記シリコン膜を形成する工程の後に、
前記基板に不純物を導入することによりソース・ドレイン領域を形成する工程と、
前記基板を熱処理することにより前記ソース・ドレイン領域の不純物を活性化させる工程と、
を備え、
前記ソース・ドレイン領域の不純物を活性化させる工程は、前記シリコン膜又は前記ゲート電極の前記シリコン結晶を成長させる工程を兼ねている半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか一つに記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、ＨｆＳｉＯＮ、ＨｆＺｒＯ、ＨｆＺｒＯＮ、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、ＣｅＯ２、Ｙ２Ｏ３からなる群から選ばれた一つからなる層、又は前記群から選ばれた複数の成分からなる層を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜上に窒化チタン膜とシリコン膜からなるゲート電極を形成する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、トランジスタの特性を向上させることを目的として、例えば特許文献１〜３に記載されているように、ゲート絶縁膜に酸化シリコン膜より誘電率の高い高誘電率絶縁膜を使用し、かつゲート電極に窒化チタンなどの金属膜を用いたトランジスタの開発が進められている。
【０００３】
ゲート絶縁膜に高誘電率絶縁膜を用いる目的は、ゲート絶縁膜の物理的な膜厚を薄くせずに、酸化シリコン膜に換算した膜厚を薄くすることにある。またゲート電極に金属膜を用いる目的は、例えばゲート電極が空乏化することを防ぐことにある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−０１６５３８号公報
【特許文献２】特開２００９−１１１０７２号公報
【特許文献３】特開２００９−０５４９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者が検討した結果、ゲート電極として窒化チタン膜とシリコン膜の積層膜を用いた半導体装置を作成した場合、窒化チタン膜が消失するケースがあることが判明した。窒化チタン膜が消失すると、そのトランジスタは動作しないため、半導体装置の歩留まりが低下してしまう。
【課題を解決するための手段】
【０００６】
本発明によれば、基板にゲート絶縁膜を形成する工程と、
第１の基板温度で成膜処理を行うことにより、前記ゲート絶縁膜上に結晶化した窒化チタン膜を形成する工程と、
前記第１の基板温度より低い第２の基板温度で成膜処理を行うことにより、前記窒化チタン膜上にシリコン膜を形成する工程と、
前記窒化チタン膜及び前記シリコン膜を選択的に除去することにより、前記ゲート絶縁膜上に位置するゲート電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
【０００７】
本発明者が検討した結果、ゲート電極として窒化チタン膜とシリコン膜の積層膜を用いた場合に窒化チタン膜が消失する理由は以下の通りであることが判明した。まず、窒化チタン膜は一般的にアモルファス状態で成膜されている。そしてシリコン膜を成膜するときに、その成膜時の基板温度が高いために窒化チタンが結晶化する。しかし結晶化する前の窒化チタン膜はアモルファス状態であるため、シリコン膜を成膜するときにシリコン膜と反応してモノシリサイド化することがある。窒化チタン膜がモノシリサイド化した場合、後工程で薬液が窒化チタン膜と接することがある場合に、この薬液によって窒化チタン膜がエッチングされる。
【０００８】
これに対して本発明では、シリコン膜を成膜する前に窒化チタン膜は結晶化している。結晶化した窒化チタン膜は、アモルファス状態の窒化チタン膜と比較してシリコンと反応しにくい。従って、窒化チタン膜がシリサイド化することが抑制される。またシリコン膜を成膜するときの基板温度が窒化チタン膜を成膜する時の基板温度より低いため、窒化チタン膜がシリサイド化することがさらに抑制される。
【０００９】
この結果、後工程で薬液が窒化チタン膜と接することがあっても、窒化チタン膜が薬液によってエッチングされることが抑制される。
【発明の効果】
【００１０】
本発明によれば、ゲート電極として窒化チタン膜とシリコン膜の積層膜を用いたときに、窒化チタン膜が消失することを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図２】実施形態に係る半導体装置の製造方法を詳細に説明する断面図である。
【図３】実施形態に係る半導体装置の製造方法を詳細に説明する断面図である。
【図４】実施形態に係る半導体装置の製造方法を詳細に説明する断面図である。
【図５】実施形態に係る半導体装置の製造方法を詳細に説明する断面図である。
【図６】本実施形態の作用及び効果を説明する断面図である。
【図７】実施例の結果を示す表図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
図１は、本発明の実施形態に係る半導体装置の製造方法を示すフローチャートである。この半導体装置の製造方法は、以下の工程を有する。まず基板１００にゲート絶縁膜１５２を形成する（ステップＳ１０）。次いで、第１の基板温度で成膜処理を行うことにより、ゲート絶縁膜１５２上に結晶化した窒化チタン膜１２０を形成する（ステップＳ２０）。次いで、第１の基板温度より低い第２の基板温度で成膜処理を行うことにより、窒化チタン膜１２０上にシリコン膜１３０を形成する（ステップＳ３０）。次いで、窒化チタン膜１２０及びシリコン膜１３０を選択的に除去することにより、ゲート絶縁膜１５２上に位置するゲート電極１５０を形成する（ステップＳ４０）。
【００１４】
膜を堆積した後にその成膜装置内で膜のアニール処理が行われる場合がある。このような場合、本実施形態における成膜処理には、膜を堆積する処理のほかに上記したアニール処理も含まれる。
【００１５】
次に、図１及び図２〜図５の各断面図を用いて、本実施形態に係る半導体装置の製造方法を詳細に説明する。図２〜図５の各図において、トランジスタは一つのみ図示しているが、実際にはｎチャネル型トランジスタとｐチャネル型トランジスタが基板１００に形成される。
【００１６】
まず図２（ａ）に示すように、基板１００に素子分離領域１０２を例えばＳＴＩ（Shallow Trench Isolation）法により形成する。これにより、トランジスタが形成される素子形成領域１０１が分離される。素子形成領域１０１は、ｎチャネル型トランジスタとｐチャネル型トランジスタそれぞれに対して設けられる。基板１００は、例えばシリコン基板である。次いで複数の素子形成領域１０１それぞれに位置する基板１００上に、界面層１１０を形成する、界面層は例えばＳｉＯＮ膜であり、例えば熱酸化法により酸化シリコン膜を形成した後、酸化シリコン膜を窒素プラズマで処理することにより形成される。
【００１７】
次いで界面層１１０上に、高誘電率絶縁膜１１２を形成する。高誘電率絶縁膜１１２は酸化シリコンより誘電率が高い材料から形成されている。高誘電率絶縁膜１１２は、例えばＨｆＳｉＯＮ、ＨｆＺｒＯ、ＨｆＺｒＯＮ、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、ＣｅＯ２、Ｙ２Ｏ３からなる群から選ばれた一つからなる層、又はこの群から選ばれた複数の成分からなる層を有する。これにより、複数の素子形成領域１０１それぞれに、界面層１１０及び高誘電率絶縁膜１１２からなるゲート絶縁膜１５２が形成される（図１のステップＳ１０）。
【００１８】
次いで図２（ｂ）に示すように、ゲート絶縁膜１５２上に、結晶化した窒化チタン膜１２０を形成する。この成膜処理は、第１の基板温度で行われる（図１のステップＳ２０）。第１の基板温度は、例えば３００℃以上、好ましくは５００℃以上または５００℃超である。なお、窒化チタン膜１２０の成膜処理は、例えば基板１００をステージ上に載置した状態で第１の基板温度でスパッタリングを行うことにより窒化チタン膜１２０を成膜することにより行われる。成膜時間は、例えば５分以上１５分以下である。ただし窒化チタン膜１２０の成膜速度が遅い場合、成膜の間による熱処理では結晶化が不十分なことがある。このような場合は、窒化チタン膜１２０の成膜が終了した後、同じステージ上で所定時間の間、第１の基板温度でアニール処理が行われても良い。この場合、スパッタリング時の基板温度と、アニール処理時の基板温度は、上記した第１の基板温度の範囲内であれば互いに異なっていても良い。例えばアニール処理時の基板温度は、スパッタリング時の基板温度より高くても良い。
【００１９】
次いで図３（ａ）に示すように、窒化チタン膜１２０上にシリコン膜１３０を、例えばＣＶＤ法を用いて形成する。シリコン膜１３０の成膜処理は、第１の基板温度より低い第２の基板温度で行われる。第２の基板温度は、例えば５００℃以上６００℃以下で行われる（ステップＳ３０）。
【００２０】
なおこの工程において、第２の基板温度がある程度低いとシリコン膜１３０が微結晶又はアモルファスになることがある。しかし本実施形態では、後述するように、シリコン膜１３０を形成する工程の後に、シリコン膜１３０又はゲート電極１５０を熱処理することにより、シリコン膜１３０又はゲート電極１５０のシリコンの結晶を成長させる工程を備える。このため、後述するゲート電極１５０を構成するシリコン膜１３０は、ポリシリコン膜になる。
【００２１】
次いで図３（ｂ）に示すように、シリコン膜１３０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてエッチングを行う。これにより、シリコン膜１３０及び窒化チタン膜１２０は選択的に除去され、シリコン膜１３０及び窒化チタン膜１２０からなるゲート電極１５０が形成される（図１のステップＳ４０）。なおこの工程を含むエッチング工程において、ゲート絶縁膜１５２も選択的に除去される。その後、ＳＰＭ液（硫酸と過酸化水素水の混合液）を用いてレジストパターンを除去する。
【００２２】
次いで図４（ａ）に示すように、基板１００のうち不純物を注入しない領域をレジスト膜で被覆する。ここで不純物を注入しない領域は、例えばｎ型不純物を注入するときにはｐチャネル型トランジスタが形成される素子形成領域１０１であり、ｐ型不純物を注入するときにはｎチャネル型トランジスタが形成される素子形成領域１０１である。次いで、このレジスト膜、素子分離領域１０２、及びゲート電極１５０をマスクとして基板１００に不純物イオンを注入する。これにより、ソース・ドレインのエクステンション領域１４０が形成される（図１のステップＳ５０）。その後、ＳＰＭ液を用いてレジスト膜を除去する。なおこのエクステンション領域１４０の形成工程は複数回（例えば１０回以上）繰り返して行われる。
【００２３】
次いで図４（ｂ）に示すように、ゲート電極１５０、基板１００上、及び素子分離領域１０２上に絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極１５０の側壁にはオフセットスペーサ１６０が形成される（図１のステップＳ６０）。
【００２４】
次いで図５（ａ）に示すように、基板１００のうち不純物を注入しない領域をレジスト膜で被覆する。ここで不純物を注入しない領域は、例えばｎ型不純物を注入するときにはｐチャネル型トランジスタが形成される素子形成領域１０１であり、ｐ型不純物を注入するときにはｎチャネル型トランジスタが形成される素子形成領域１０１である。次いで、このレジスト膜、素子分離領域１０２、ゲート電極１５０、及びオフセットスペーサ１６０をマスクとして基板１００に不純物イオンを注入する。これにより、ソース・ドレイン領域１４２が形成される（図１のステップＳ７０）。その後、ＳＰＭ液を用いてレジスト膜を除去する。
【００２５】
次いで基板１００をアニール処理する。これにより、ソース・ドレイン領域１４２に含まれる不純物及びエクステンション領域１４０に含まれる不純物が活性化する。またこの工程において、ゲート電極１５０のシリコンの結晶が成長し、ゲート電極１５０を構成するシリコン膜１３０は、ポリシリコン膜になる（図１のステップＳ８０）。このようにして、基板１００の素子形成領域１０１には電界効果型のトランジスタが形成される。
【００２６】
次いで図５（ｂ）に示すように、素子形成領域１０１のトランジスタ上及び素子分離領域１０２上に層間絶縁膜２００を形成する。次いで層間絶縁膜２００上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜２００をエッチングする。これにより、層間絶縁膜２００にはコンタクトホール２０２が形成される。その後、ＳＰＭ液を用いてレジストパターンを除去する。次いでコンタクトホール２０２にコンタクト２２０を埋め込む。コンタクト２２０は、上記したトランジスタに接続している。
【００２７】
次いでコンタクト２２０上及び層間絶縁膜２００上に、配線層絶縁膜２１０を形成する。次いで配線層絶縁膜２１０上にレジストパターンを形成し、このレジストパターンをマスクとして配線層絶縁膜２１０をエッチングする。これにより、配線層絶縁膜２１０に配線溝２１２を形成する。次いで、この配線溝２１２にバリアメタル膜２３２及び配線２３０を埋め込む(図１のステップＳ９０)。
【００２８】
なお、層間絶縁膜２００、配線層絶縁膜２１０、コンタクトホール２０２、コンタクト２２０、配線溝２１２、バリアメタル膜２３２、及び配線２３０の形成方法は上記した例に限定されない。
【００２９】
次に、本実施形態の作用及び効果について、図６を用いて説明する。上記したように、ゲート電極１５０として窒化チタン膜１２０とシリコン膜１３０の積層膜を用いた場合に窒化チタン膜１２０が消失することがあった。この理由は以下の通りであることが判明した。まず、窒化チタン膜１２０は一般的にアモルファス状態で成膜されていた。そしてシリコン膜１３０を成膜するときに、その成膜時の基板温度が高いために窒化チタン膜１２０が結晶化する。しかし結晶化する前の窒化チタン膜１２０はアモルファス状態であるため、シリコン膜１３０を成膜するときにシリコン膜１３０と反応してモノシリサイド化することがある。窒化チタン膜１２０がモノシリサイド化した場合、図６（ａ）に示すように、後工程、例えばエクステンション領域１４０を形成した後のレジスト剥離工程や、ソース・ドレイン領域１４２を形成した後のレジスト剥離工程で、薬液（例えばＳＰＭ液）が窒化チタン膜１２０の少なくとも一部（例えば符号１２２で示す部分）と接することがある。特に本実施形態のようにエクステンション領域１４０の形成工程が複数回繰り返して行われる場合、窒化チタン膜１２０が薬液に晒される回数が増える。このような場合、薬液によってモノシリサイド化した窒化チタン膜１２０がエッチングされる。その結果、図６（ｂ）に示すように窒化チタン膜１２０が消失することがある。なお図６の各図は、ゲート電極１５０に位置ずれが生じて、窒化チタン膜１２０の一部がオフセットスペーサ１６０から露出した場合を示している。
【００３０】
これに対して本実施形態では、シリコン膜１３０を成膜する前に窒化チタン膜１２０は結晶化している。結晶化した窒化チタン膜１２０は、アモルファス状態の窒化チタン膜１２０と比較してシリコンと反応しにくい。従って、窒化チタン膜１２０がシリサイド化することが抑制される。またシリコン膜１３０を成膜するときの基板温度が窒化チタン膜１２０を成膜する時の基板温度より低いため、窒化チタン膜１２０がシリサイド化することがさらに抑制される。
【００３１】
この結果、後工程で薬液が窒化チタン膜１２０と接することがあっても、窒化チタン膜１２０が薬液によってエッチングされることが抑制される。
【００３２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えばシリコン膜１３０を成膜した後、シリコン膜１３０及び窒化チタン膜１２０を選択的に除去してゲート電極１５０を形成する前に、シリコン膜１３０を熱処理することによりシリコン膜１３０をポリシリコンにしても良い。
【００３３】
（実施例）
窒化チタン膜１２０を成膜する時の基板温度（第１の基板温度）と、シリコン膜１３０を成膜する時の温度（第２の基板温度）をパラメータとして半導体装置を形成した。そして半導体装置においてトランジスタのゲート電極１５０を構成する窒化チタン膜１２０が残っていたか否かを調べた。
【００３４】
図７の表に、その結果を示す。この実施例では、窒化チタン膜１２０を成膜するときの基板温度が５００℃以上であり、かつシリコン膜１３０を成膜する時の温度が窒化チタン膜１２０を成膜する時の基板温度より低いときに、窒化チタン膜１２０が残っていた。このことから、本発明によって窒化チタン膜１２０の消失が抑制されることが示された。
【符号の説明】
【００３５】
１００ 基板
１０１ 素子形成領域
１０２ 素子分離領域
１１０ 界面層
１１２ 高誘電率絶縁膜
１２０ 窒化チタン膜
１３０ シリコン膜
１４０ エクステンション領域
１４２ ソース・ドレイン領域
１５０ ゲート電極
１５２ ゲート絶縁膜
１６０ オフセットスペーサ
２００ 層間絶縁膜
２０２ コンタクトホール
２１０ 配線層絶縁膜
２１２ 配線溝
２２０ コンタクト
２３０ 配線
２３２ バリアメタル膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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