(57)【要約】【課題】ラッチアップ耐性が非常に高い半導体装置。【解決手段】第１の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタからなるＣＭＯＳ構造を有する半導体装置において、裏面より第１の導電型ウェルに電位を供給するための導電性領域を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタからなるＣＭＯＳ構造を有する半導体装置において、表面側に形成された第１の導電型ウェルに裏面より電位を供給するための導電性領域が形成されていることを特徴とする半導体装置。
【請求項２】
第１の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタからなるＣＭＯＳ構造を有する半導体装置において、表面側に形成されたウェル領域下部全面に第１導電型高濃度不純物層が形成され、該高濃度不純物層に裏面よりコンタクトするように導電性領域が形成されていることを特徴とする半導体装置。
【請求項３】
第１の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタからなるＣＭＯＳ構造を有する半導体装置において、表面側に形成された第１導電型ウェル領域下部に第１導電型高濃度不純物層が形成され、該高濃度不純物層に裏面よりコンタクトするように導電性領域が形成されていることを特徴とする半導体装置。
【請求項４】
第１の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタからなるＣＭＯＳ構造を有する半導体装置において、表面側に形成された第１導電型ウェル領域に裏面よりコンタクトするように導電性領域が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチアップ耐性を向上することができる半導体装置に関する。
【背景技術】
【０００２】
一般に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタから構成されるＣＭＯＳ集積回路はラッチアップといわれる現象が起こる。ラッチアップ現象とはＣＭＯＳ集積回路中において、寄生ＰＮＰトランジスタと寄生ＮＰＮトランジスタの両方がサージ電流によりＯＮしてしまうことにより制御不能な大電流がＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ間に流れてしまう現象である。このラッチアップが起こると回路が正常に動作しなくなったり、回路が破壊されたりする。
【０００３】
上記ラッチアップ現象を図６を参照して具体的に説明する。図６はラッチアップを説明するためのＣＭＯＳ集積回路の等価回路である。ここでは拡散層Ｐ＋にサージ電流が流れ込んだ場合について説明する。まずサージ電流により拡散層Ｐ＋電極の電位がＮ型半導体領域（Ｎウェル）電位以上になるとＰＮＰトランジスタがＯＮする。次に拡散層Ｐ＋電極からＰ型半導体領域（Ｐウェル）のコンタクト方向に正孔が流れる。これに伴うＮＰＮトランジスタのベース電圧上昇によりＮＰＮトランジスタがＯＮする。こうして２つのトランジスタがＯＮすることによりラッチアップが起こる。よってＰウェルインピーダンス（図中Ｒｐｗｅｌｌ）が高いとよりラッチアップは起こりやすくなる。
【０００４】
特許文献１では埋め込み高濃度不純物層を形成することによりインピーダンス低減を図っている。特許文献２はＳＯＩ  ＣＭＯＳ構造であるが同様に埋め込み高濃度不純物層を形成し、さらに基板上部より該高濃度不純物層に基板上部よりコンタクトすることでさらにインピーダンス低減を図っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−１３９７５８号公報
【特許文献２】特開平４−３４８０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は従来に比べ、ラッチアップ耐性が大幅に向上した半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、第１の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタからなるＣＭＯＳ構造を有する半導体装置において、表面側に形成された第１の導電型ウェルに裏面より電位を供給するための導電性領域が形成されてなるものである。
【０００８】
なお、前記導電性領域は第１導電型ウェルに直接コンタクトするように形成されても良く、第１の導電型ウェル領域下部に第１導電型の高濃度不純物層が形成され、該高濃度不純物層にコンタクトするように形成されていても良い。また前記高濃度不純物層は第１導電型ウェルと第２導電型ウェル領域下部全面に形成されても良く、第１導電型ウェル領域下部のみに形成されていても良い。
【発明の効果】
【０００９】
本発明では裏面より第１導電型ウェルに電位を供給するための導電性領域（１０）が形成されるようにしたため、第１導電型ウェル、第２導電型ウェル境界直近に第１導電型ウェルコンタクトが設けることができ、第１導電型ウェルインピーダンスを大幅に低減することができる。
【００１０】
図５はデバイスシミュレーションにより求めたラッチアップシミュレーションの結果である。図中の裏面コンタクトと記した結果が図1と同様の構造でシミュレーションした本発明の結果である。図中の表面コンタクトとしたものが表面より埋め込み高濃度不純物層にコンタクトを形成した場合の結果である。ラッチアップの評価はラッチアップの起きたトリガー電流値で行った。本発明により従来に比べ１０倍以上ラッチアップ耐性が向上するという結果が得られた。
【図面の簡単な説明】
【００１１】
【図１】本発明の１実施例に即した半導体装置の構造を示す断面図である。
【図２】本発明の１実施例に即した半導体装置の構造を示す断面図である。
【図３】本発明の１実施例に即した半導体装置の構造を示す断面図である。
【図４】図１に示すＣＭＯＳ集積回路の製造工程図である。
【図５】シミュレーションにより求めた本発明によるラッチアップ耐性改善効果を示す図である。
【図６】従来のＣＭＯＳ集積回路におけるラッチアップ現象を説明するための断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
（第１の実施の形態）
本発明の半導体装置に係る実施形態の第１例を図１によって説明する。図１は本発明の実施例に即した半導体装置の構造を示す断面図である。図１において１は第１導電型（Ｐ）型Ｓｉ基板であり、２の第２導電型（Ｎ）ウェル領域にＰＭＯＳトランジスタが形成され、３のＰウェル領域にＮＭＯＳトランジスタが形成され、素子分離のために４のＳＴＩが形成されている。５はＰＭＯＳトランジスタの拡散層部であり、６はＮＭＯＳトランジスタの拡散層部である。７はＮウェルのコンタクトであり、８はＰウェルのコンタクトである。Ｎウェル、Ｐウェル底部に埋め込み高濃度Ｐ型不純物層９が形成され、さらに該不純物層に裏面よりコンタクトするように導電性領域１０が形成されている。導電性領域はウェル境界近傍下であることが望ましい。Ｎウェル、Ｐウェル境界直近にウェルコンタクトを取ることでインピーダンスを大幅に低減することが出来るためラッチアップ耐性を大幅に向上することが出来る。
【００１４】
次に製造方法の１例を図4によって説明する。まずＰ型Ｓｉ基板（１）の裏面からエッチングによりビアホールを形成する。次にビアホール側面に酸化膜を形成し、ビア底部のみ異方性エッチングにより酸化膜を除去する。次にビアホール内部をＰｏｌｙ−Ｓｉなどの導電性体で埋める。続いて基板表面を機械研磨および化学研磨し、薄膜化する。その後、基板表面から追加イオン注入により埋め込みＰ＋層を形成し、通常プロセスにより回路を形成する。表面と裏面とのアライメントは赤外線を透過させることにより行う。
【００１５】
（第２の実施の形態）
本発明は第１導電型ウェル領域下部のみに第１導電型高濃度不純物層を形成してもよい。図２は第１導電型ウェル領域下部のみに第１導電型高濃度不純物層を形成した半導体装置の構造を示す断面図である。導電性領域はウェル境界近傍下であることが望ましい。全面に高濃度不純物層を形成した場合と同様に、Ｎウェル、Ｐウェル境界直近にウェルコンタクトを取ることでインピーダンスを大幅に低減することが出来るためラッチアップ耐性を大幅に向上することが出来る。
【００１６】
（第３の実施の形態）
本発明は第１導電型ウェル領域に直接コンタクトするように導電性領域を形成してもよい。図３は第１導電型ウェル領域に直接コンタクトするように導電性領域を形成した半導体装置の構造を示す断面図である。導電性領域はウェル境界近傍下であることが望ましい。高濃度不純物層を形成した場合と同様に、Ｎウェル、Ｐウェル境界直近にウェルコンタクトを取ることでインピーダンスを大幅に低減することが出来るためラッチアップ耐性を大幅に向上することが出来る。
【符号の説明】
【００１７】
１  Ｐ型シリコン半導体基板
２  Ｎウェル領域
３  Ｐウェル領域
４  ＳＴＩ
５  Ｐ＋拡散層
６  Ｎ＋拡散層
７  Ｎウェルコンタクト
８  Ｐウェルコンタクト
９  高濃度不純物層
１０  導電性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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