(57)【要約】【課題】フラッシュメモリの製造工程において、エッチングによるＳＴＩ膜の膜減りを抑制することができる製造方法と、それを可能にするスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリ構造を提供する。【解決手段】ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリの製造方法であって、ＳＴＩによって分離された半導体基板の不純物拡散層上に、酸化膜を挟んだワードゲートを形成する工程と、該ＳＴＩとワードゲートが形成された半導体基板の表面全体に酸化膜、窒化膜、酸化膜の順に成膜されるＯＮＯ層を形成する工程と、該ＯＮＯ層の上にコントロールゲート用導電膜（１０）を形成する工程と、該コントロールゲート用導電膜の表面全体にマスク用絶縁膜（２６）を形成する工程と、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラッシュメモリの製造方法であって、
ＳＴＩによって分離された半導体基板の不純物拡散層上に、酸化膜を挟んだワードゲートを形成する工程と、
該ＳＴＩとワードゲートが形成された半導体基板の表面全体に酸化膜、窒化膜、酸化膜の順に成膜されるＯＮＯ層を形成する工程と、
該ＯＮＯ層の上にコントロールゲート用導電膜を形成する工程と、
該コントロールゲート用導電膜の表面全体にマスク用絶縁膜を形成する工程と、
を含むことを特徴とする、製造方法。
【請求項２】
前記マスク用絶縁膜を形成する工程の後に、
前記ワードゲート上部周囲の前記マスク酸化膜及び前記コントロールゲート用導電膜を除去する工程と、
残った前記マスク用絶縁膜をすべて除去する工程と、
をさらに含むことを特徴とする、請求項１に記載の製造方法。
【請求項３】
前記マスク用絶縁膜をすべて除去する工程の後に、
前記ワードゲート側面に残った前記コントロールゲート用導電膜を覆う酸化膜のサイドウォールを形成する工程と、
該サイドウォールでマスクされない前記コントロールゲート用導電膜をエッチングする工程と、
をさらに含むことを特徴とする、請求項２に記載の製造方法。
【請求項４】
前記サイドウォールでマスクされない前記コントロールゲート用導電膜をエッチングする工程において、同一の半導体基板上にあって、メモリ形成領域の周辺に配置される回路形成領域におけるゲート形成を同時に行うことを特徴とする、請求項３に記載の製造方法。
【請求項５】
導電膜又は絶縁膜を形成又は一部除去する、複数の膜形成工程とエッチング工程とをさらに含み、コントロールゲート形成のための最後の前記コントロールゲート用導電膜のエッチング工程において、前記ＳＴＩ上の該コントロールゲート用導電膜を同時に除去することを特徴とする、請求項１に記載の製造方法。
【請求項６】
前記最後のコントロールゲート用導電膜エッチング工程において、同一の半導体基板上にあって、メモリ形成領域の周辺に配置される回路形成領域におけるゲート形成を同時に行うことを特徴とする、請求項５に記載の製造方法。
【請求項７】
前記最後のコントロールゲート用導電膜エッチング工程において、少なくとも１箇所の、２つの隣接するメモリ構造間の前記コントロールゲート用導電膜を保存することを特徴とする、請求項５又は６に記載の製造方法。
【請求項８】
前記導電膜はポリシリコン膜であり、前記絶縁膜はシリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうちのいずれかであることを特徴とする、請求項１〜７のいずれか一に記載の製造方法。
【請求項９】
ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラッシュメモリであって、
該コントロールゲートの、長軸方向に直角の断面形状がＬ字型であることを特徴とする、フラッシュメモリ。
【請求項１０】
ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラッシュメモリであって、
該コントロールゲートの上面部と側面部とは、それぞれ別々に形成されたサイドウォール層で覆われていることを特徴とする、フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリの製造方法に関し、特にスプリットゲートタイプのＭＯＮＯＳ型フラッシュメモリの製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリとしてのフラッシュメモリには、フローティングゲート型のほかにＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型があり、従来はフローティングゲート型が主流であったが、最近では高信頼性でさらなる微細化の可能性を持つＭＯＮＯＳ型メモリの開発も数多く行われている。
【０００３】
このようなフラッシュメモリの製造にあたっては、ＳＴＩ（Shallow Trench Isolation）により素子を分離した基板を用いる製造法が用いられることがある。このような基板上でメモリ構造を形成するため、各種膜形成工程とエッチング工程が繰り返し行われる。その際、ＳＴＩ部分に悪影響を与えることがある。
【０００４】
また、フラッシュメモリの製造にあたっては、フラッシュメモリの構造を形成するとともに、同一基板上でフラッシュメモリ形成領域以外の周辺回路の構造形成も同時期に行われる。この際、メモリ形成領域と周辺回路形成領域との製造工程は必ずしも一致しないため、メモリ形成領域の構造形成のみ行う工程や、周辺回路形成領域の構造形成のみ行う工程が混在している。そのため、それぞれの部分のみを単独で形成する工程に比べて、メモリ部分と周辺回路の形成をまとめて行う工程では、その工程数が当然ながら増加する。
【０００５】
特許文献１には、エッチングによってＳＴＩ部分が体積収縮し、ディボットを生じることを防ぐため、ゲート酸化膜の形成直後にアニールする方法が開示されている。また特許文献２には、ＳＴＩの過剰エッチングを防ぐため、ＳＴＩを掘り下げ、その内部にのみ保護膜を形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３６３１２１号公報
【特許文献２】特表２００４−５２７９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＳＴＩ（トレンチ）により素子分離した基板上でメモリ構造を形成する場合、各種膜形成工程とエッチング（膜除去）工程を繰り返し行う必要がある。このエッチングの際、ＳＴＩの表面もエッチングにより削られて減少する（「膜減り」ともいう）。そして繰り返しＳＴＩがエッチングされる結果、基板よりもＳＴＩの膜減りが顕著になると、ジャンクション部が露出するため、ジャンクションリーク電流の増加やショートが発生する。またそれに付随して、フラッシュメモリの誤書き込みなども発生する。
【０００８】
また基板表面との段差が増加することにより、段差部分の膜が除去しきれず、後工程でごみになる可能性がある。つまり、段差部分やディボット部にプロセス中の物質、例えばサイドウォールの酸化膜や窒化膜が残り、後工程で剥がれてくるとごみになるおそれがある。
【０００９】
また、先に述べたように、メモリ部分と周辺回路部分の形成を同時期（この「同時期」とは「同時」ではなく、複数の工程からなる一連の製造シーケンスの範囲内ということである。）に行う工程では、その全体工程数が増加し、どちらかの部分のみを形成する工程の間も、その工程の影響が他の部分へも及ぶ。これによってＳＴＩがエッチングされる工程数がさらに増加し、上記のような問題点がますます大きくなる。
【００１０】
本発明は、特許文献１、２等に開示された方法とは異なるアプローチで、フラッシュメモリ領域のＳＴＩ酸化膜の膜減りを防止するものである。
【００１１】
以下に、発明者らの知見に基づく関連技術の問題点を図を用いて説明する。この関連技術は、ＳＴＩ（Shallow Trench Isolation）によって複数に分離された半導体基板の不純物拡散層上に複数のフラッシュメモリ構造を構成するものである。
【００１２】
図１０〜１３に、本発明の関連技術によるフラッシュメモリ製造工程を説明する。なお、図１０〜１３に示す図においては、説明のため図９の平面図に示すA-A断面、B-B断面と、図９には図示しないがメモリ部分以外の周辺回路（トランジスタ）部分の断面図をそれぞれ左側、中央、右側に示している。なお、図９は、ＳＴＩ（トレンチ）によって分離された半導体基板上に、酸化膜を挟んだワードゲートを形成し、さらに全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順に積層（成膜）してＯＮＯ（SiO2/SiN/SiO2）層とし、さらにコントロールゲート用のポリシリコンを成膜し、ポリシリコンをエッチバックしたものの平面図である（図１１（ｅ）における段階に相当）。これは最終的にスプリットゲートタイプのＭＯＮＯＳ型フラッシュメモリとなるものである。スプリットゲートタイプとは、ゲートをワードゲートとコントロールゲートの２つに分割したタイプのフラッシュメモリである。
【００１３】
まず図１０（ａ）に示すように、半導体（シリコン）基板１の表面にＳｉＯ２によるトレンチ（ＳＴＩ）２を形成して表面を分離する。次に図１０（ｂ）に示すように基板表面全体に酸化膜（図示せず）及びワードゲート（ＷＧ）用ポリシリコン４を成膜し、さらにこれをエッチングして図１０（ｃ）に示すようにワードゲート６を形成する。次に図１０（ｄ）に示すように、全面に酸化膜、窒化膜、酸化膜を順に積層したＯＮＯ層８を成膜し、さらにコントロールゲート（ＣＧ）１２用のポリシリコン膜１０を成膜する。
【００１４】
次に図１１（ｅ）に示すようにポリシリコン膜１０をエッチングしてコントロールゲート１２を形成する。ここでB-B断面に示すように、ＳＴＩ２の上面も同時にエッチングされる。次に図１１（ｆ）に示すようにサイドウォール（ＳＷ）用の酸化膜１４を成膜し、さらにそれを図１１（ｇ）のようにエッチバックしてサイドウォール１６を形成する。ここでもB-B断面に示すようにＳＴＩ２がエッチングされることになる。
【００１５】
次に周辺回路領域の形成工程に移り、図１２（ｈ）に示すように周辺回路のゲート加工のためのレジスト１８を形成し、図１２（ｉ）のようにエッチングを行う。
【００１６】
次いで図１２（ｊ）に示すようにさらに、周辺回路のサイドウォール用酸化膜２０を成膜したのち、図１３（ｋ）に示すようにこれをエッチングしてサイドウォール２２を形成する。この工程でもＳＴＩ２がエッチングされ、膜減りが大きくなる。さらに図１３（ｌ）のように電極用シリサイド２４を形成したのち、コンタクトを形成して構造部分が完成する（図１３（ｍ）)。その後の配線工程は省略する。
【００１７】
上記のようにＳＴＩが何度もエッチングされ、膜減りが増えてくると、図１４に示すような問題が発生しやすくなる。即ち、表面に形成されたシリサイドによりショートしたり、リーク電流が増加する可能性が大きくなる。また、段差部分やディボット部にプロセス中の物質が残り、後工程で剥がれてごみになる可能性が大きくなる。
【００１８】
本発明の課題は、フラッシュメモリの製造工程において、エッチングによるＳＴＩ膜の膜減りを抑制することができる製造方法と、それを可能にするスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリ構造を提供することである。
【課題を解決するための手段】
【００１９】
第１の視点において、本発明に係る方法は、ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラッシュメモリの製造方法であって、ＳＴＩによって分離された半導体基板の不純物拡散層上に、酸化膜を挟んだワードゲートを形成する工程と、該ＳＴＩとワードゲートが形成された半導体基板の表面全体に酸化膜、窒化膜、酸化膜の順に成膜されるＯＮＯ層を形成する工程と、該ＯＮＯ層の上にコントロールゲート用導電膜を形成する工程と、該コントロールゲート用導電膜の表面全体にマスク用絶縁膜を形成する工程と、を含むことを特徴とする。
【００２０】
第２の視点において、本発明に係るフラッシュメモリは、ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラッシュメモリであって、該コントロールゲートの、長軸方向に直角の断面形状がＬ字型であることを特徴とする。
【００２１】
第３の視点において、本発明に係るフラッシュメモリは、ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラッシュメモリであって、該コントロールゲートの上面部と側面部とは、それぞれ別々に形成されたサイドウォール層で覆われていることを特徴とする。
【００２２】
本発明により、エッチングによるＳＴＩ膜の膜減りを抑制した、スプリットゲートタイプのＭＯＮＯＳ型フラシュメモリを提供することができる。
【図面の簡単な説明】
【００２３】
【図１】製造工程途中のフラッシュメモリの平面図である。
【図２】本発明に係るフラッシュメモリ製造工程の断面図である。
【図３】本発明に係るフラッシュメモリ製造工程の断面図である。
【図４】本発明に係るフラッシュメモリ製造工程の断面図である。
【図５】本発明に係るフラッシュメモリ製造工程の断面図である。
【図６】本発明に係るフラッシュメモリ製造工程の断面図である。
【図７】本発明に係るフラッシュメモリ製造工程の断面図である。
【図８】本発明に係るフラッシュメモリ製造工程の断面図である。
【図９】製造工程途中のフラッシュメモリの平面図である。
【図１０】関連技術によるフラッシュメモリ製造工程の断面図である。
【図１１】関連技術によるフラッシュメモリ製造工程の断面図である。
【図１２】関連技術によるフラッシュメモリ製造工程の断面図である。
【図１３】関連技術によるフラッシュメモリ製造工程の断面図である。
【図１４】関連技術により製造したフラッシュメモリのSTI部断面図である。
【発明を実施するための形態】
【００２４】
第１の視点において、前記ワードゲート上部周囲の前記マスク酸化膜及び前記コントロールゲート用導電膜を除去する工程と、その後に残った前記マスク用絶縁膜をすべて除去する工程と、をさらに含むことが好ましい。
【００２５】
さらに、前記マスク用絶縁膜をすべて除去する工程の後に、前記ワードゲート側面に残った前記コントロールゲート用導電膜を覆う酸化膜のサイドウォールを形成する工程と、該サイドウォールでマスクされない前記コントロールゲート用導電膜をエッチングする工程と、をさらに含むことが好ましい。
【００２６】
また、前記サイドウォールでマスクされない前記コントロールゲート用導電膜をエッチングする工程において、同一の半導体基板上にあって、メモリ形成領域の周辺に配置される回路形成領域におけるゲート形成を同時に行うことが好ましい。これにより、周辺回路を同時に形成するプロセスにおいて、ＳＴＩの膜減りをさらに抑制することができる。
【００２７】
また第１の視点において、導電膜又は絶縁膜を形成又は一部除去する、複数の膜形成工程とエッチング工程とをさらに含み、コントロールゲート形成のための最後の前記コントロールゲート用導電膜のエッチング工程において、前記ＳＴＩ上の該コントロールゲート用導電膜を同時に除去することが好ましい。
【００２８】
また、前記最後のコントロールゲート用導電膜エッチング工程において、同一の半導体基板上にあって、メモリ形成領域の周辺に配置される回路形成領域のゲート形成を同時に行うことが好ましい。
【００２９】
また、前記最後のコントロールゲート用導電膜エッチング工程において、少なくとも１箇所の、２つの隣接するメモリ構造間の前記コントロールゲート用導電膜を保存することが好ましい。これによりコンタクトエリアを同時に形成でき、別工程で形成する必要がなくなる。
【００３０】
また、前記導電膜はポリシリコン膜であり、前記絶縁膜はシリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうちのいずれかであることが好ましい。
【実施例】
【００３１】
以下に図１〜図８を用いて、本発明に係るフラッシュメモリ製造方法の一実施例について説明する。なお、図１０〜図１３で説明した部分と同等の部分は同一の符号で示した。図１は、ＳＴＩによって不純物拡散層を分離した半導体基板上に酸化膜を挟んだワードゲート（ＷＧ）を形成し、さらにその上に酸化膜、窒化膜、酸化膜を順に積層したＯＮＯ層及びコントロールゲート（ＣＧ）用のポリシリコン膜１０を成膜し、いくつかの工程を経た後、ポリシリコン膜１０をエッチバックした段階の平面図である。図２〜図７においては、説明のため図１の平面図に示すA-A断面、B-B断面と、図１には図示しないがメモリ部分以外の周辺回路（トランジスタ）部分の断面図をそれぞれ左側、中央、右側に示している。
【００３２】
図２（ａ）〜図２（ｄ）までは先に述べた関連技術の製造工程（図１０（ａ）から図１０（ｄ）まで）と同じであるので説明は省略する。
【００３３】
次に、本実施例では、図３（ｅ）に示すように、ＣＧ用ポリシリコン膜１０の上に、マスク用シリコン酸化膜（ＳｉＯ２）２６を成膜する（シリコン酸化膜のかわりに、シリコン窒化膜又はシリコン酸窒化膜を用いてもよい）。これはＣＧ用ポリシリコン膜１０をＳＴＩ２の保護膜としてできるだけ後まで保存するためである。次いで図３（ｆ）に示すようにさらにその上にレジスト２８を塗布し、図３（ｇ）に示すようにレジスト２８をエッチバックしてワードゲート（ＷＧ）６の上部分のみを露出させる。次に図４（ｈ）に示すように、ＷＧ６の上部周囲のマスク用酸化膜２６をエッチバック除去し、ＣＧ用ポリシリコン膜１０を露出させる。次に図４（ｉ）のように残ったレジスト２８をすべて除去し、さらに図４（ｊ）のようにＣＧ用ポリシリコン膜１０をエッチバックしてＷＧ上部周囲のみＣＧ用ポリシリコン膜１０を除去する。
【００３４】
その後、図５（ｋ）のように残っているマスク用酸化膜２６をすべて除去する。そして図５（ｌ）のように、全面にサイドウォール（ＳＷ）用シリコン酸化膜１４を成膜する。そして図５（ｍ）のように、ＳＷ用シリコン酸化膜１４をエッチバックし、ＷＧ側面のＣＧ部分を覆うように酸化膜のサイドウォール（ＳＷ）１６を形成する。
【００３５】
なお、周辺回路領域のゲート形成を行う場合は、この後に行うことが好適である。即ち、図６（ｎ）に示すように、ＷＧ６がエッチングされないようにレジスト１８を形成するとともに、周辺回路用のレジスト３０を同時に形成してマスクする。そして図６（ｏ）に示すように周辺回路のゲート形成のためのエッチングを行うと同時に、フラッシュメモリセルに残っていた余分なＣＧ用ポリシリコン膜１０もエッチバックする。これにより、コントロールゲート１２が形成されると同時に、B-B断面のように最終的にＳＴＩ（トレンチ）２が露出される。つまり、本実施例においてＳＴＩ（トレンチ）２がエッチングされる回数は、図２（ａ）から図６（ｏ）までの間では１回だけで済み、ＳＴＩ膜の膜減りが少なく抑えられる。なお、図６（ｏ）に示すように、この段階でコントロールゲートの側面部が露出される。この露出部分は次の工程で再びサイドウォールで覆われる。
【００３６】
その後、図６（ｐ）に示すように、メモリ領域及び周辺回路領域用のサイドウォール形成のための酸化膜３２を成膜し、図７（ｑ）のように酸化膜をエッチングしてサイドウォール１６、２２を形成する。さらに図７（ｒ）のようにシリサイド２４を形成し、さらにコンタクトを形成して（図７（ｓ））構造部分が完成する。その後の配線工程は省略する。
【００３７】
なお、コントロールゲート（ＣＧ）へのコンタクトエリアの形成については、メモリ領域のレジスト形成工程（図６（ｎ））において、レジストをＷＧ上部のみでなく、ＣＧポリシリコン部分にも形成する箇所を少なくとも１箇所設けることにより、この部分のポリシリコンを残すことができ、コンタクトエリアとして形成することができる（図８）。
【００３８】
本発明に示すような製造方法で得られるフラッシュメモリ構造の１つの特徴として、図７（ｓ）等に示すように、ワードゲートの両側に形成されるコントロールゲートの長軸に直角方向の断面形状が、Ｌ字型となることである。これは、コントロールゲート用ポリシリコン膜をいったんマスク用酸化膜で保護し、ワードゲート上部周囲のポリシリコン膜のみを一部エッチバックすることにより生じる形状である（図４（ｊ））。
【００３９】
また、一度コントロールゲートの側面部が露出され、再びサイドウォールで覆うため、本発明に係る製造方法で製造されたフラッシュメモリの構造では、コントロールゲートの上面部と側面部とは別々のサイドウォール層で覆われるという特徴も有する（図７（ｓ）等）。
【００４０】
以上、本発明を上記実施形態に即して説明したが、本発明は上記実施形態の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４１】
１  半導体基板
２  トレンチ（STI）
４  ワードゲート用ポリシリコン
６  ワードゲート
８  ＯＮＯ層
１０  コントロールゲート用ポリシリコン膜
１２  コントロールゲート
１４  サイドウォール用酸化膜
１６  サイドウォール
１８  レジスト
２０  周辺回路のサイドウォール用酸化膜
２２  周辺回路のサイドウォール
２４  電極用シリサイド
２６  マスク用酸化膜
２８  メモリ回路用レジスト
３０  周辺回路用レジスト
３２  サイドウォール用酸化膜
【図１】
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【図２】
2011187562.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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