(57)【要約】【課題】ＩＧＢＴ（ＩＥＧＴ）構造における破壊耐圧の向上とともに逆導通構造にした場合のダイオード特性の向上を図る。【解決手段】本発明は、第１半導体領域であるＮ型ベース層４と、第２半導体領域であるＰ型ベース層５と、第３半導体領域であるＰ型ダミー層１０と、第４半導体領域であるＮ型ソース層６と、第１制御電極であるゲート電極９と、第１主電極であるエミッタ電極８と、第５半導体領域であるＮ型バッファ層３と、第６半導体領域であるＰ型コレクタ層２と、第２主電極であるコレクタ電極１と、エミッタ電極８とＰ型ダミー層１０との間に形成されるＰ型ＭＯＳＦＥＴ１１とを備えた半導体装置１００である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の一方の主面に選択的に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の前記一方の主面において前記第２半導体領域が形成されていない領域に選択的に形成された第２導電型の第３半導体領域と、
前記第２半導体領域の主面に選択的に形成された第１導電型の第４半導体領域と、
前記第２半導体領域と前記第３半導体領域との間に形成され前記第４半導体領域と接するトレンチの内部に絶縁膜を介して形成された第１制御電極と、
前記第２半導体領域および前記第４半導体領域と電気的に接続された第１主電極と、
前記第１半導体領域の前記一方の主面とは反対側の他方の主面上に形成された第１導電型の第５半導体領域と、
前記第５半導体領域上に形成された第２導電型の第６半導体領域と、
前記第６半導体領域と電気的に接続された第２主電極と、
前記第１主電極と前記第３半導体領域との間に接続された半導体素子と、
を備え、
前記半導体素子は、
前記第１半導体領域の一部を用いたチャネルと、
前記第１半導体領域の前記一方の主面上において前記チャネルを制御する第２制御電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記チャネルは、前記第３半導体領域に隣接して形成され、
前記チャネルの前記第３半導体領域とは反対側に隣接して第２導電型の第７半導体領域が形成され、
前記第７半導体領域と前記第２半導体領域とが電気的に接続されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チャネルは、前記第２半導体領域に隣接して形成され、
前記チャネルの前記第２半導体領域とは反対側に隣接して第２導電型の第７半導体領域が形成され、
前記第７半導体領域と前記第３半導体領域とが電気的に接続されたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第６半導体領域は、前記第５半導体領域上に選択的に形成され、
前記第２主電極が前記第６半導体領域および前記第５半導体領域と電気的に接続されたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第３半導体領域の前記一方の主面からの深さは、前記トレンチの前記一方の主面からの深さよりも深いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、電力制御に適した半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）は、高速スイッチング特性や高耐圧を有していることから、主として家庭用電気機器、通信機器、車載用モータ等における電力変換、制御用に広く用いられている素子である。動作原理は以下の通りである。すなわち、この素子のコレクタ電極に正の電圧を、エミッタ電極に負または０電圧を印加した状態で、ゲート電極にエミッタ電極に対してプラスの電圧を印加する。これにより、Ｐベース層の酸化膜界面側がチャネル層となり、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が動作して電子注入が開始される。注入された電子はコレクタ電極まで輸送され、その電子量に応じた正孔がコレクタ電極より注入される。この注入によって素子は高注入（低オン電圧）状態となりオン動作となる。
【０００３】
素子をオフにするには、ゲート電極に０Ｖまたは負電圧を印加する。これにより、Ｎ型ＭＯＳＦＥＴをオフし、電子注入を止める。これによって、コレクタ電極側からの正孔注入も止まり、素子はオフ状態となる。
【０００４】
非特許文献１では、Ｐ型ダミー層のような正孔が流れない領域を形成することで、Ｎ型ベース層のエミッタ電極側に正孔を蓄積して電子の注入を促進するＩＥＧＴ（Injection Enhanced Gate Transistor）が開示されている。また、特許文献１では、ＩＥＧＴ構造においてチャネルを介さず正孔を素子外に排出するＭＯＳトランジスタが設けられた半導体装置が開示されている。
【０００５】
しかしながら、ＩＥＧＴの特性を向上させるために設けるＭＯＳトランジスタを同一チップ内に内蔵するにあたり十分な破壊耐圧を得られないという問題や、ＩＥＧＴを逆導通構造にした場合にダイオードのオン電圧を低減するのが困難となるという問題が生じている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１２４４６８号公報
【非特許文献】
【０００７】
【非特許文献１】”A 4500V Injection Enhanced Insulated Gate Bipolar Transistor(IEGT) Oparating in a Mode Similar to a Thyristor”, M. Kitagawa et al., IEEE IEDM Technical Digest(1993), pp.679-682.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、ＩＥＧＴ構造における破壊耐圧の向上とともに逆導通構造にした場合のダイオード特性の向上を図る半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１導電型の第１半導体領域と、前記第１半導体領域の一方の主面に選択的に形成された第２導電型の第２半導体領域と、前記第１半導体領域の前記一方の主面において前記第２半導体領域が形成されていない領域に選択的に形成された第２導電型の第３半導体領域と、前記第２半導体領域の主面に選択的に形成された第１導電型の第４半導体領域と、前記第２半導体領域と前記第３半導体領域との間に形成され前記第４半導体領域と接するトレンチの内部に絶縁膜を介して形成された第１制御電極と、前記第２半導体領域および前記第４半導体領域と電気的に接続された第１主電極と、前記第１半導体領域の前記一方の主面とは反対側の他方の主面上に形成された第１導電型の第５半導体領域と、前記第５半導体領域上に形成された第２導電型の第６半導体領域と、前記第６半導体領域と電気的に接続された第２主電極と、前記第１主電極と前記第３半導体領域との間に接続された半導体素子と、を備え、前記半導体素子として、前記第１半導体領域の一部を用いたチャネルと、前記第１半導体領域の前記一方の主面上において前記チャネルを制御する第２制御電極と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、ＩＥＧＴ構造における耐圧の向上とともに逆導通構造にした場合のダイオード特性の向上を図る半導体装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態に係る半導体装置の例を説明する模式断面図である。
【図２】本実施の形態に係る半導体装置の製造方法を例示する断面図（その１）である。
【図３】本実施の形態に係る半導体装置の製造方法を例示する断面図（その２）である。
【図４】本実施の形態に係る半導体装置の製造方法を例示する断面図（その３）である。
【図５】比較例に係る半導体装置（ＩＧＢＴ）の模式断面図である。
【図６】比較例の構造におけるリカバリ動作時の時間に対する電流変化を示す図である。
【図７】本実施の形態に係る半導体装置のＰ型ＭＯＳＦＥＴの内蔵構成の例（その１）を説明する図である。
【図８】本実施の形態に係る半導体装置のＰ型ＭＯＳＦＥＴの内蔵構成の例（その２）を説明する図である。
【図９】第２の実施の形態に係る半導体装置を例示する図である。
【図１０】ダイオード動作とリカバリ動作の際のキャリアの流れを説明する模式図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図に基づき説明する。なお、以下の説明では、一例として、第１導電型をＮ型、第２導電型をＰ型とした具体例を挙げる。また、説明を分かりやすくするため、以下に示す図では半導体装置内の１つの素子（セル）の部分のみを示すが、本実施の形態の半導体装置は、このような素子が１つ以上設けられたものとすることができる。なお、以下の説明でチャネルとは、ゲート電圧が加えられたときに形成される反転層の領域のことをいう。
【００１３】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の例を説明する模式断面図である。
第１の実施の形態では、半導体装置の一例としてＩＧＢＴ（Insulated Gate Bipolar Transistor）、特にＩＥＧＴ（Injection Enhanced Gate Transistor）への適用例を説明する。この半導体装置１００は、第１半導体領域であるＮ型ベース層４と、第２半導体領域であるＰ型ベース層５と、第３半導体領域であるＰ型ダミー層１０と、第４半導体領域であるＮ型ソース層６と、第１制御電極であるゲート電極９と、第１主電極であるエミッタ電極８と、第５半導体領域であるＮ型バッファ層３と、第６半導体領域であるＰ型コレクタ層２と、第２主電極であるコレクタ電極１と、半導体素子であるＰ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１１と、を備えている。
【００１４】
Ｎ型ベース層４はシリコン等の半導体による領域であり、一方の主面（図中上側の主面）にＰ型ベース層５が選択的に形成されている。また、Ｎ型ベース層４の一方の主面におけるＰ型ベース層５が形成されていない領域に選択的にＰ型ダミー層１０が形成されている。Ｐ型ダミー層１０は、後述するゲート電極９のトレンチＴより深く形成されている。
【００１５】
ゲート電極９は、Ｎ型ベース層４の表面から内部にかけて形成されたトレンチＴ内にゲート絶縁膜７を介して埋め込まれた状態で形成されている。トレンチＴは、Ｐ型ベース層５とＰ型ダミー層１０との間に形成され、両者を分離している。トレンチＴは、Ｎ型ベース層４の一方の主面からの深さがＰ型ベース層５の深さより深く、Ｐ型ダミー層１０の深さより浅くなっている。ゲート絶縁膜７は、トレンチＴの内壁に例えば熱処理によって形成したシリコン酸化膜であり、ゲート電極９は、例えばポリシリコンといった導電材料である。
【００１６】
Ｎ型バッファ層３は、Ｎ型ベース層４の一方の主面とは反対の他方の主面（図中下側の主面）上に形成されている。また、Ｐ型コレクタ層２は、Ｎ型バッファ層３上に形成され、このＰ型コレクタ層２にコレクタ電極１が電気的に接続されている。
【００１７】
本実施の形態の半導体装置１００では、エミッタ電極８とＰ型ダミー層１０との間にスイッチング素子としてＰ型ＭＯＳＦＥＴ１１が接続されている。Ｐ型ＭＯＳＦＥＴ１１は、ゲート電極９と同電位となっているゲート電極２０を制御電極として、エミッタ電極８とＰ型ダミー層１０との間の電気的な接続状態を切り換えている。Ｐ型ＭＯＳＦＥＴ１１は、ゲート電極９、ゲート絶縁膜７、Ｎ型ソース層６、Ｐ型ベース層５およびＮ型ベース層４によって構成されるＮ型ＭＯＳＦＥＴとはオン／オフ動作が逆となる。すなわち、Ｐ型ＭＯＳＦＥＴ１１は、ゲート電極２０にゲート電極９と同じ電位が印加された際、Ｎ型ＭＯＳＦＥＴとオン／オフ動作が逆となるものである。
【００１８】
また、このＰ型ＭＯＳＦＥＴ１１は、Ｎ型ベース層４の一部をチャネルとして利用し、Ｎ型ベース層４の一方の主面上においてこのチャネルを制御するゲート電極２０が形成されたものとなっている。Ｐ型ＭＯＳＦＥＴ１１のチャネルとしてＮ型ベース層４の一部を用いることで、チャネル領域の電位が安定し、寄生サイリスタによるラッチアップの発生を抑制する。これにより、Ｐ型ＭＯＳＦＥＴ１１を備えたＩＧＢＴ（ＩＥＧＴ）の破壊耐圧を向上できるようになる。
【００１９】
（半導体装置の製造方法）
次に、本実施の形態に係る半導体装置の製造方法を説明する。
図２〜図４は、本実施の形態に係る半導体装置の製造方法を例示する断面図である。先ず、図２に示すように、Ｐ型基板２ａを用意する。Ｐ型基板２ａは、例えば、Ｐ型不純物が均一に注入されたシリコン基板であり、その厚さは例えば数百μｍである。
【００２０】
次に、Ｐ型基板２ａ上に、Ｎ型不純物が注入されたシリコンからなるＮ型バッファ層３およびＮ型ベース層４を形成する。このとき、Ｎ型ベース層４の不純物濃度はＮ型バッファ層３の不純物濃度よりも低くし、抵抗率を高くする。そして、通常の方法により、Ｎ型ベース層４の一方の主面の一部にＰ型ベース層５をイオン注入および拡散により形成し、Ｐ型ベース層５が形成されていない領域に選択的にＰ型ダミー層１０を形成する。ここで、Ｐ型ダミー層はＰ型ベース層５より深く形成する。さらに、Ｐ型ベース層５の主面の一部にＮ型ソース層６をイオン注入および拡散により形成する。
【００２１】
次に、図３に示すように、Ｎ型ベース層４の一方の主面から内部にかけてトレンチＴを形成する。トレンチＴはＰ型ベース層５より深く、Ｐ型ダミー層１０より浅く形成する。このトレンチＴにより、Ｐ型ベース層５およびＮ型ソース層６とＰ型ダミー層１０との間を分離する。そして、例えば酸化雰囲気中で熱処理を行うことにより、トレンチＴの内面上にシリコン酸化物からなるゲート絶縁膜７を形成する。
【００２２】
次に、図４に示すように、トレンチＴの内部に例えばポリシリコンから成る導電材料を埋め込み、その後、トレンチＴの上方に堆積された導電材料を除去することで、ゲート電極９を形成する。
【００２３】
次に、Ｐ型基板２ａ（図３参照）の下面を例えば研削加工することにより、Ｐ型基板２ａを所定の厚さまで減厚加工する。これにより、Ｐ型コレクタ層２を形成する。その後、積層体上にＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜等を形成し、これをパターニングして、ゲート電極９の直上域を含む領域のみに選択的に残留させることにより、ゲート電極９上のゲート絶縁膜７を形成する。
【００２４】
そして、図１に示すように、Ｐ型ベース層５およびＮ型ソース層６に接するエミッタ電極８を形成する。一方、Ｐ型コレクタ層２の他方の主面（裏面）上にコレクタ電極１を形成する。これによりＩＧＢＴ構造が完成する。
【００２５】
本実施の形態では、このようなＩＧＢＴ構造の製造プロセスにおいて、図１に示すＰ型ＭＯＳＦＥＴ１１をＩＧＢＴ構造内に組み込んでいる。Ｐ型ＭＯＳＦＥＴ１１は、エミッタ電極８とＰ型ダミー層１０に接続された電極８ａとの間に接続されるよう構造内に組み込まれる。
【００２６】
このＰ型ＭＯＳＦＥＴ１１は、チャネルとしてＮ型ベース層４の一部を利用する。また、Ｐ型ＭＯＳＦＥＴ１１のソースもしくはドレインとして、Ｐ型ベース層５もしくはＰ型ダミー層１０を利用する。すなわち、Ｎ型ベース層４の主面の一部にＰ型ベース層５やＰ型ダミー層１０を形成する際、Ｐ型ベース層５やＰ型ダミー層１０が形成されない領域（Ｎ型ベース層４を残した領域）をＰ型ＭＯＳＦＥＴ１１のチャネルとして利用する。また、Ｎ型ベース層４を残した領域に隣接するＰ型ベース層５もしくはＰ型ダミー層１０をＰ型ＭＯＳＦＥＴ１１のソースもしくはドレインとして利用する。Ｐ型ＭＯＳＦＥＴ１１のゲート電極２０は、チャネルとして利用されるＮ型ベース層４の上にゲート絶縁膜を介してプレーナ型に形成される。これにより、Ｐ型ＭＯＳＦＥＴ１１をＩＧＢＴ構成に内蔵する本実施の形態の半導体装置１００が完成する。
【００２７】
（半導体装置の動作）
次に、本実施の形態に係る半導体装置１００の動作を説明する。
先ず、オン状態にするには、コレクタ電極１に正の電圧を、エミッタ電極８に負または０電圧を印加した状態で、ゲート電極９にエミッタ電極８に対してプラスの電圧を印加する。これにより、Ｐ型ベース層５のゲート絶縁膜７の界面側がチャネル層となり、Ｎ型ＭＯＳＦＥＴが動作して電子注入が開始される。
【００２８】
この際、ゲート電極９と同電位となるゲート電極２０にもエミッタ電極８に対してプラスの電圧が印加される。これによってＰ型ＭＯＳＦＥＴ１１がオフ状態となり、エミッタ電極８とｐ型ダミー層１０との間が絶縁状態となる。したがって、Ｎ型ベース層４のエミッタ電極８側に正孔が蓄積され、電子の注入が促進される。そして、注入された電子はコレクタ電極１まで輸送され、その電子量に応じた正孔がコレクタ電極１より注入される。これによって、素子は高注入（低オン電圧）状態となりオン動作となる。
【００２９】
オフ状態にするには、ゲート電極９に０Ｖまたは負電圧を印加する。これにより、Ｎ型ＭＯＳＦＥＴをオフし、電子注入を止める。これによって、コレクタ電極側からの正孔注入も止まり、素子はオフ状態となる。この際、ゲート電極９と同電位となるゲート電極２０にも０Ｖまたは負電圧が印加され、Ｐ型ＭＯＳＦＥＴ１１がオン状態となる。これによって、エミッタ電極８とＰ型ダミー層１０との間が導通状態となり、ゲート電極９より深く形成されたＰ型ダミー層１０から正孔が外部に排出される。つまり、チャネルのみから正孔を排出する場合に比べて短い時間で正孔の排出が行われ、スイッチング損失が低減される。
【００３０】
（比較例）
図５は、比較例に係る半導体装置（ＩＧＢＴ）の模式断面図である。  
本比較例に係る半導体装置１００’は、コレクタ電極１、Ｐ型コレクタ層２、Ｎ型バッファ層３、Ｎ型ベース層４、Ｐ型ベース層５、Ｎ型ソース層６、エミッタ電極８、ゲート電極９およびゲート絶縁膜７を備えている。
【００３１】
この半導体装置１００’において、Ｎ型ベース層４の一方の主面にＰ型ベース層５が形成され、Ｐ型ベース層５の表面にＮ型ソース層６が選択的に形成されている。また、Ｐ型ベース層５およびＮ型ソース層６を分割するように表面からＮ型ベース層４までトレンチＴが形成され、このトレンチＴ内にゲート絶縁膜７を介してゲート電極９が埋め込まれている。
【００３２】
Ｎ型ベース層４の他方の主面にはＮ型バッファ層３が形成され、このＮ型バッファ層３上に選択的にＰ型コレクタ層２が設けられている。Ｎ型バッファ層３およびＰ型コレクタ層２にはコレクタ電極１が接続されている。つまり、Ｎ型バッファ層３は一部がＰ型コレクタ層２に接続され、他の一部がコレクタ電極１に接続されている。このような構造により、比較例に係る半導体装置１００’は、逆導通ＩＧＢＴとして構成される。
【００３３】
この半導体装置１００’の動作原理は以下の通りである。先ず、コレクタ電極１に正の電圧を、エミッタ電極８に負または０電圧を印加した状態で、ゲート電極９にエミッタ電極８に対してプラスの電圧を印加すると、Ｐ型ベース層５の酸化膜界面側がチャネル層となり、Ｎ型ＭＯＳＦＥＴが動作して電子注入が開始される。注入された電子はコレクタ電極１まで輸送され、その電子量に応じた正孔がコレクタ電極１より注入されて素子は高注入（低オン電圧）状態となりオン動作となる。
【００３４】
一方、半導体装置１００’をオフするには、ゲート電極９に０Ｖまたは負電圧を印加することにより、Ｎ型ＭＯＳＦＥＴをオフし、電子注入を止める。これにより、コレクタ電極１側からの正孔注入も止まりオフ状態となる。
【００３５】
以上のような動作機構を持つＩＧＢＴであるが、エミッタ電極側の電子注入量はＮ型ＭＯＳＦＥＴの特性に依存しており、十分高注入にするのは困難である。そこで、非特許文献１に開示されるＩＥＧＴのように、Ｐ型ベース層５の一部をＰ型ダミー層にして正孔が流れない領域を形成すると、Ｎ型ベース層のエミッタ電極側に正孔が蓄積され、電子の注入が促進される効果を得られる。ここで開示されるＩＥＧＴの電子注入促進効果は、トレンチ溝で挟まれたＰ型ベース層５直下のＮ型ベース層４の抵抗成分が大きいほど高くなる。
【００３６】
しかし、ＩＥＧＴ構造はエミッタ電極８側に電子および正孔を蓄積する構造のため、素子をオフする際には正孔の排出が不十分となる。これにより、スイッチング速度が遅くなり、スイッチング損失が増加する。また、図５に示すように、Ｎ型バッファ層３の一部を直接コレクタ電極１と接続し、コレクタ電極１とＮ型バッファ層３とを接続した逆導通ＩＧＢＴ構造にした場合、Ｐ型ダミー層を有するＩＥＧＴ構造ではダイオード動作時のＰ型アノード層となるＰ型ベース層５の面積が小さく、ダイオードのオン電圧が高くなってしまう。
【００３７】
図６は、比較例の構造におけるリカバリ動作時の時間に対する電流変化を示す図である。比較例の構造においてＩＧＢＴのオン電圧を重視すると、エミッタ側にキャリアを溜める構造となる。そのため、ＩＧＢＴのリカバリ動作時のＱｒｒ（蓄積電荷量）が大きくなり、リカバリ時に大きなＩｒｒ（逆電流）が流れることになる（図中一点鎖線丸印）。これがリカバリ時のスイッチ損失となる。
【００３８】
このように、比較例に係るＩＧＢＴ構造の半導体装置では低オン電圧化が困難なため、Ｐ型ベース層を間引いたＩＥＧＴ構造にすると、ターンオフ時のキャリア排出に時間がかかり、スイッチング損失が大きくなる問題が生じる。また、ＩＥＧＴを逆導通構造にした場合、Ｐ型アノード層の面積が小さいためダイオードのオン電圧を低減するのが困難という問題も生じる。
【００３９】
これに対し、上記説明した本実施の形態の半導体装置１００の構成によれば、ターンオフ損失を低減したＩＧＢＴ（ＩＥＧＴ）を提供できる。また、コレクタ側を逆導通構造にすることで（後述の半導体装置２００参照）、ダイオードのオン電圧を低減した逆導通ＩＧＢＴ（ＩＥＧＴ）を提供できるようになる。すなわち、Ｐ型ベース層を間引いたＩＥＧＴ構造であっても半導体装置の低オン電圧化を進め、なおかつＰ型ＭＯＳＦＥＴの制御によりダイオード特性も改善した逆導通ＩＧＢＴ（ＩＥＧＴ）を提供できる。
【００４０】
（Ｐ型ＭＯＳＦＥＴの内蔵構成：その１）
図７は、本実施の形態に係る半導体装置のＰ型ＭＯＳＦＥＴの内蔵構成の例（その１）を説明する図で、（ａ）は断面斜視図、（ｂ）は（ａ）のＡ−Ａ’線矢視断面図である。なお、説明を分かりやすくするため、図７（ａ）では図７（ｂ）に示されるゲート電極２０は省略されている。
【００４１】
このＰ型ＭＯＳＦＥＴの内蔵構成の例（その１）において、Ｐ型ダミー層１０は、ゲート電極９の延伸方向に沿って、Ｎ型ベース層４に選択的に形成されている。また、Ｐ型ダミー層１０は、Ｎ型ベース層４を間にして、別のＰ型層１２と隣接している。このＰ型ダミー層１０とＰ型層１２との間のＮ型ベース層４は、Ｐ型ＭＯＳＦＥＴ１１のチャネルとして利用される（図中丸印内）。Ｐ型層１２はＰ型ダミー層１０と同一工程で形成するようにしてもよい。また、Ｐ型層１２は、Ｐ型ダミー層１０と同じ深さでも、Ｐ型ダミー層１０よりも深く設けられていても、浅く設けられていてもよい。さらに、Ｐ型層１２は、必ずしもトレンチＴの両側に接していなくてもよい。これにより、Ｐ型ＭＯＳＦＥＴ１１においては、Ｐ型ダミー層１０がドレイン、ｐ型層１２がソース、これらの間に配置されるＮ型ベース層４がチャネルになる。
【００４２】
図７（ｂ）に示すように、Ｐ型ＭＯＳＦＥＴ１１のチャネルとなるＮ型ベース層４の上にはゲート絶縁膜２１を介してゲート電極２０が形成される。チャネルとなるＮ型ベース層４が表面に配されているため、この上に形成されるゲート電極２０はプレーナ型となる。
【００４３】
なお、Ｐ型ＭＯＳＦＥＴ１１のゲート電極２０とＩＧＢＴのゲート電極９とは同電位となるよう接続されている。また、Ｐ型ＭＯＳＦＥＴ１１のゲート電極２０は、ＩＧＢＴのゲート電極９と同一工程で製造してもよい。さらに、ゲート絶縁膜２１は、トレンチＴに形成されるゲート絶縁膜７と同一工程で製造するようにしてもよい。
【００４４】
また、Ｐ型ベース層５の上に形成されるエミッタ電極８は、Ｐ型ＭＯＳＦＥＴ１１のソースとなるＰ型層１２の上に延設して設けられ、ソース電極と兼用となっている。一方、ドレインとなるＰ型ダミー層１０上には電極を設ける必要はない。これは、Ｐ型ダミー層１０とチャネルとなるＮ型ベース層４とが隣接しており、Ｐ型ダミー層１０がドレインとなっているためである。これにより、Ｐ型ＭＯＳＦＥＴ１１がエミッタ電極８とＰ型ダミー層１０との間に形成される構成となる。この構造では、Ｐ型ダミー層１０側にＰ型ＭＯＳＦＥＴ１１が設けられているため、ＩＧＢＴ（ＩＥＧＴ）構造におけるＮ型ＭＯＳＦＥＴの特性に影響を与えないでＰ型ＭＯＳＦＥＴ１１を内蔵できるというメリットがある。また、Ｐ型層１２は、Ｐ型ベース層５と同じ構造のため、逆導通型のＩＧＢＴ（ＩＥＧＴ）では、Ｐ型ベース層５とともにダイオードのＰ型層として機能する。
【００４５】
（Ｐ型ＭＯＳＦＥＴの内蔵構成：その２）
図８は、本実施の形態に係る半導体装置のＰ型ＭＯＳＦＥＴの内蔵構成の例（その２）を説明する図で、（ａ）は断面斜視図、（ｂ）は（ａ）のＢ−Ｂ’線矢視断面図である。なお、説明を分かりやすくするため、図８（ａ）では図８（ｂ）に示されるエミッタ電極８およびゲート電極２０は省略されている。
【００４６】
このＰ型ＭＯＳＦＥＴの内蔵構成の例（その２）では、Ｐ型ＭＯＳＦＥＴ１１のチャネルとして利用されるＮ型ベース層４がＰ型ベース層５に隣接して設けられている（図中丸印内）。また、このチャネルとなるＮ型ベース層４の部分を中心としてＰ型ベース層５とは反対側に別のＰ型層１２が設けられている。Ｐ型層１２は隣接するトレンチＴの間に配置されている。このＰ型層１２は、Ｐ型ベース層５と同一工程で形成するようにしてもよい。また、Ｐ型層１２は、Ｐ型ベース層５と同じ深さでも、Ｐ型ベース層５よりも深く設けられていても、浅く設けられていてもよい。さらに、Ｐ型層１２は、必ずしもトレンチＴの両側に接していなくてもよい。これにより、Ｐ型ＭＯＳＦＥＴ１１においては、Ｐ型層１２がドレイン、Ｐ型ベース層５がソース、これらの間に配置されるＮ型ベース層４がチャネルになる。なお、Ｐ型層１２は、電極８ａによってＰ型ダミー層１０と接続されている。これにより、Ｐ型ダミー層１０は、Ｐ型層１２と同様、Ｐ型ＭＯＳＦＥＴ１１のドレインとして機能する。
【００４７】
図８（ｂ）に示すように、Ｐ型ＭＯＳＦＥＴ１１のチャネルとなるＮ型ベース層４の上にはゲート絶縁膜２１を介してゲート電極２０が形成される。チャネルとなるＮ型ベース層４が表面に配されているため、この上に形成されるゲート電極２０はプレーナ型となる。
【００４８】
なお、Ｐ型ＭＯＳＦＥＴ１１のゲート電極２０とＩＧＢＴのゲート電極９とは同電位となるよう接続されている。また、Ｐ型ＭＯＳＦＥＴ１１のゲート電極２０は、ＩＧＢＴのゲート電極９と同一工程で製造するようにしてもよい。さらに、ゲート絶縁膜２１は、トレンチＴに形成されるゲート絶縁膜７と同一工程で製造するようにしてもよい。
【００４９】
Ｐ型ＭＯＳＦＥＴ１１のソース電極としては、Ｐ型ベース層５の上に形成されるエミッタ電極８が用いられる。また、Ｐ型ＭＯＳＦＥＴ１１のドレイン電極としては、Ｐ型層１２の上からＰ型ダミー層１０まで延設される電極８ａが用いられる。これにより、Ｐ型ＭＯＳＦＥＴ１１がエミッタ電極８とＰ型ダミー層１０との間に形成される構成となる。この構造では、Ｐ型ダミー層１０の大きさに影響を与えることなくＰ型ＭＯＳＦＥＴ１１を内蔵できるというメリットがある。
【００５０】
上記説明したＰ型ＭＯＳＦＥＴ１１のいずれの内蔵構成の例においても、Ｐ型ＭＯＳＦＥＴ１１のチャネルとしてＮ型ベース層４の一部を利用していることから、チャネル領域の電位を安定させることができる。これにより、寄生サイリスタによるラッチアップの発生を抑制し、Ｐ型ＭＯＳＦＥＴ１１を備えたＩＧＢＴ（ＩＥＧＴ）の破壊耐圧を向上できるようになる。なお、Ｐ型ＭＯＳＦＥＴ１１の内蔵構成は上記その１，２に示す例に限定されず、他の構成であってもよい。
【００５１】
（第２の実施の形態）
図９は、第２の実施の形態に係る半導体装置を例示する図である。
ここでは、図１に示す半導体装置と同様の要素には同一番号を付し、その詳しい説明は省略する。第２の実施の形態に係る半導体装置２００は、Ｎ型バッファ層３がＰ型コレクタ層２に接続しているとともに、部分的にコレクタ電極１と直接接続している点で第１の実施の形態に係る半導体装置１００と相違する。
【００５２】
このような構造を実現するには、Ｐ型基板上にＮ型バッファ層３を形成する際、コレクタ電極１と接触させる部分のみ深く形成する。その後、Ｐ型基板を減厚加工する際、一部深くしたＮ型バッファ層３が露出する位置まで加工した後、加工面にコレクタ電極１を形成する。Ｎ型バッファ層３がこのような構造になっていることで、逆導通ＩＧＢＴ（ＩＥＧＴ）構造が構成される。
【００５３】
（半導体装置の動作）
次に、本実施の形態に係る半導体装置２００の動作を説明する。
先ず、ＩＧＢＴ（ＩＥＧＴ）として動作する際は、ゲート電極９にエミッタ電極８に対してプラスの電圧を印加する。この電圧の印加によってＰ型ＭＯＳＦＥＴ１１がオフ状態となり、エミッタ電極８とＰ型ダミー層１０とが絶縁状態となる。すると、コレクタ電極１側から注入してきた正孔は、Ｎ型ベース層４のエミッタ電極８側に蓄積されて、Ｎ型ソース層６からの電子注入を促進して、低オン電圧特性を実現する。
【００５４】
一方、エミッタ電極８側の電位がコレクタ電極１側より高くなり、ダイオードとして動作する際は、ゲート電極９に０Ｖまたはマイナスの電圧を印加する。この電圧の印加によってＰ型ＭＯＳＦＥＴ１１がオン状態となり、エミッタ電極８とＰ型ダミー層１０とが導通状態となる。これにより、Ｐ型層の面積が増加し、ダイオードのオン電圧が低減される。  
【００５５】
ここで、Ｐ型ダミー層１０がゲート電極９より深く設けられている場合には、Ｐ型ダミー層１０にキャリアが溜まりやすく、ダイオード動作時のオン抵抗の低減および高耐圧につながる。一方、キャリアが溜まりやすいことから、このままではリカバリ動作時のスイッチ損失を招く。
【００５６】
そこで、再びコレクタ電極１側の電圧がエミッタ電極８側より高くなるリカバリ動作時には、リカバリ動作に入る直前にゲート電極９にプラスの電圧を印加して、Ｐ型ＭＯＳＦＥＴ１１をオフ状態にする。これにより、Ｐ型ダミー層１０のキャリアを減らしてからリカバリ動作を行うことで、スイッチ損失を低減することができる。
【００５７】
図１０は、ダイオード動作とリカバリ動作の際のキャリアの流れを説明する模式図である。図１０（ａ）に示すように、ダイオード動作時においては、Ｐ型ＭＯＳＦＥＴ１１がオン状態となってエミッタ電極８とＰ型ダミー層１０とが導通状態となり、Ｐ型ベース層５とＰ型ダミー層１０との両方がダイオードにおけるＰ型層として機能する。これにより、正孔はＰ型ベース層５とＰ型ダミー層１０との両方に注入され、Ｐ型ベース層５のみから注入される場合に比べて低オン電圧となる。特に、Ｐ型ダミー層１０がゲート電極９より深く設けられている場合には、Ｐ型ダミー層１０にキャリアが溜まりやすく、オン抵抗の低減および高耐圧につながる。
【００５８】
一方、図１０（ｂ）に示すように、リカバリ動作時においてはゲート電極９にプラスの電位が印加され、Ｐ型ＭＯＳＦＥＴ１１がオフ状態となってエミッタ電極８とＰ型ダミー層１０とが絶縁状態となる。これによって、エミッタ電極８側のキャリアが減少し、Ｑｒｒ（電荷蓄積量）が小さくなって、リカバリ時に大きな電流が流れることを抑制する。これにより、リカバリ時のスイッチ損失が抑制される。
【００５９】
以上述べたように、本実施の形態によれば、逆導通ＩＧＢＴ（ＩＥＧＴ）のＩＧＢＴ（ＩＥＧＴ）特性とダイオード特性との両立を図ることができるようになる。
【００６０】
以上、本発明の実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００６１】
例えば、前述の各実施の形態および各変形例においては、第１導電型をＮ型、第２導電型をＰ型として説明したが、本発明は第１導電型をＰ型、第２導電型をＮ型としても実施可能である。また、上記説明した実施の形態では、ゲート電極９としてトレンチゲート構造を用いているが、本発明は縦型トレンチＩＧＢＴ、横型トレンチＩＧＢＴ等のトレンチＭＯＳゲート構造を持つ半導体装置全般に適用できる。また、半導体装置内のゲート絶縁膜としてシリコン酸化膜を適用したＭＯＳ型トランジスタを構成しているが、ゲート絶縁膜はシリコン酸化膜に限定されず、他の絶縁膜（例えば、シリコン窒化膜）を用いたＭＩＳ型トランジスタを構成してもよい。
【００６２】
さらにまた、上記の各実施の形態においては、半導体としてシリコン（Ｓｉ）を用いた例を説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、またはダイアモンド等のワイドバンドギャップ半導体を用いることもできる。
【符号の説明】
【００６３】
１…コレクタ電極、２…Ｐ型コレクタ層、３…Ｎ型バッファ層、４…Ｎ型ベース層、５…Ｐ型ベース層、６…Ｎ型ソース層、７…ゲート絶縁膜、８…エミッタ電極、９…ゲート電極、１０…Ｐ型ダミー層、１１…Ｐ型ＭＯＳＦＥＴ、２０…ゲート電極、１００，２００…半導体装置、Ｔ…トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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