(57)【要約】【課題】Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止すると共に、半導体素子のキャリア移動度を向上できるようにする。【解決手段】半導体装置は、半導体基板１００の上部に形成された素子分離膜１０１と、素子分離膜に囲まれてなる素子活性領域１０２と、該素子活性領域１０２に形成され正孔をキャリアとするチャンネル領域１００ａとを有するＰ型ＭＩＳ−ＦＥＴ２００Ｐと、素子分離膜における素子活性領域１０２の周辺部に形成された複数のダミー活性領域１０５とを備えている。複数のダミー活性領域１０５のうち、正孔の移動方向と対向する位置に形成されたダミー活性領域のみをシリコンとゲルマニウムとを含むＳｉＧｅ付きダミー活性領域１０６としている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上部に形成された素子分離領域と、
前記素子分離領域に囲まれてなる第１の活性領域と、該第１の活性領域に形成され正孔をキャリアとするチャンネル領域とを有する第１の導電型素子と、
前記素子分離領域における前記活性領域の周辺部に形成された複数のダミー活性領域とを備え、
前記複数のダミー活性領域は、前記第１の導電型素子における正孔の移動方向と対向する位置に形成されたダミー活性領域にのみ、シリコンと該シリコンよりも格子定数が大きい元素とを含む第１のエピタキシャル層を有していることを特徴とする半導体装置。
【請求項２】
前記第１のエピタキシャル層を有する前記ダミー活性領域は、前記正孔の移動方向と対向する２つの対向領域において、それぞれに少なくとも１つ形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコンよりも格子定数が大きい元素は、ゲルマニウムであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数のダミー活性領域のうち、前記第１の導電型素子における正孔の移動方向と対向しない位置に形成されたダミー活性領域は、シリコンと該シリコンよりも格子定数が小さい元素とを含む第２のエピタキシャル層を有していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記シリコンよりも格子定数が小さい元素は、炭素であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記素子分離領域に囲まれてなる第２の活性領域と、該第２の活性領域に形成され電子をキャリアとするチャンネル領域とを有する第２の導電型素子とをさらに備え、
前記第２の活性領域の周辺部には、シリコンと該シリコンよりも格子定数が小さい元素とを含む第２のエピタキシャル層を有していることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２のエピタキシャル層を有する前記ダミー活性領域は、前記第２の活性領域の周辺部における電子の移動方向と対向する領域及び電子の移動方向と対向しない領域において、それぞれに少なくとも１つ形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の導電型素子は、Ｐ型電界効果トランジスタであることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２の導電型素子は、Ｎ型電界効果トランジスタであることを特徴とする請求項６又は７に記載の半導体装置。
【請求項１０】
前記第１の導電型素子は、Ｐ型電界効果トランジスタであり、前記第２の導電型素子は、Ｎ型電界効果トランジスタであり、
前記Ｐ型電界効果トランジスタは、前記第１の活性領域における前記チャンネル領域の上に形成され、前記第１のエピタキシャル層と並行に配置された第１のゲート電極を有し、
前記Ｎ型電界効果トランジスタは、前記第２の活性領域における前記チャンネル領域の上に形成され、前記第１のゲート電極が延びる方向と交差する方向に配置された第２のゲート電極を有し、
前記第１のゲート電極と前記第２のゲート電極とは電気的に接続され、
前記第１の活性領域の前記第１のゲート電極に対して一方側の領域には、第１の電源電位が印加され、
前記第２の活性領域の前記第２のゲート電極に対して一方側の領域には、第２の電源電位が印加され、
前記第１の活性領域の前記第１のゲート電極に対して他方側の領域と、前記第２の活性領域の前記第２のゲート電極に対して他方側の領域とは、電気的に接続されていることを特徴とする請求項６又は７に記載の半導体装置。
【請求項１１】
それぞれが前記第２のエピタキシャル層からなり、前記第１の電源電位を供給する第１の電源線と、前記第２の電源電位を供給する第２の電源線とをさらに備えていることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正孔又は電子をキャリアとするチャンネル領域を有する半導体装置に関し、特にチャンネル領域に応力を与える半導体装置に関する。
【背景技術】
【０００２】
近年、半導体中に歪みを導入し、半導体中のキャリア移動度を向上させることにより、高速且つ低消費電力で動作する半導体装置が研究されている。半導体中に歪みを導入する技術として、例えば、シリコン（Ｓｉ）からなる半導体基板の上に部分的に複数のシリコンゲルマニウム（ＳｉＧｅ）層を形成し、その結晶格子の間隔がＳｉ基板よりも大きいことを利用し、Ｓｉ基板におけるＳｉＧｅ層同士の間の領域に圧縮歪みを導入して、正孔の移動度を向上させる技術が知られている。
【０００３】
また、ＳｉＧｅ層をチャンネル領域に直接に設けることによっても正孔の移動度を向上でき、さらには、格子緩和したＳｉＧｅ層の上にＳｉ層を成長させることによっても、Ｓｉ層中に歪みを導入することができる。
【０００４】
しかしながら、ＳｉＧｅ層の形成方法として、一般的な選択エピタキシャル成長技術を用いて、Ｓｉ基板にＳｉＧｅ層を選択成長させる場合、Ｓｉ基板上でＳｉが露出する部分と露出しない部分との面積比（開口率）が異なると、原料ガスの流量及び基板温度等の条件が同一であっても、エピタキシャル成長の成長速度が変化して、ＳｉＧｅ層の厚さが変化したり、選択性を確保できなくなったりする場合がある。この現象は、エピタキシャル成長を行う半導体ウエハの全面での平均開口率と、半導体ウエハ面内での局所的な開口率との双方から影響を受けることが分かっている。
【０００５】
そこで、半導体装置の仕様及び設計に変更が生じても、エピタキシャル成長層の厚さを均一化することができる技術が提案されている（例えば、特許文献１を参照。）。
【０００６】
以下、図１３（ａ）及び（ｂ）を参照しながら、特許文献１に記載された従来のエピタキシャル成長の均一化方法について説明する。
【０００７】
図１３（ａ）はＳｉ基板１の主面の平面構成の一部を示し、図１３（ｂ）は（ａ）のＢ−Ｂ線における断面構成を示している。
【０００８】
図１３（ａ）及び図１３（ｂ）に示すように、半導体基板１の上部には、ＳＴＩ（shallow trench isolation）からなる分離領域７０に囲まれた素子活性領域５０、６０が形成されている。ここで、分離領域７０に形成された複数のダミー領域８０は、ＳＴＩの埋め込み絶縁膜を化学機械研磨（ＣＭＰ）法によって平坦化する際のディッシングを防止するために設けられている。従って、各ダミー領域８０の形状、サイズ及び配置は、ＣＭＰ法による平坦化を均一に行えるように最適化されている。
【０００９】
本従来例においては、素子活性領域５０の上だけでなく、該素子活性領域５０の周辺部にＣＭＰ用に設けられたダミー領域８０の上にも、ＳｉＧｅを含む層９０を成長させている。従って、ダミー領域８０の全てに成長させるわけではなく、特定の領域に形成されたダミー領域８０の上にＳｉＧｅを含む層９０を成長させている。このような成長は、選択成長用マスク（図示せず）の開口部の大きさ、形状及び位置等を適切に設計し、特定のダミー領域８０を選択成長用マスクから露出した状態で選択成長を行うことにより実現できる。
【００１０】
素子活性領域５０の上にＳｉＧｅを含む層９０をエピタキシャル成長させる際に、選択成長用マスクで素子活性領域５０以外を覆った場合、該素子活性領域５０は、図示しない他の素子活性領域から離れて孤立している。このため、エピタキシャル成長に必要な原料ガスが素子活性領域５０の周辺部で消費されないので、原料ガスの素子活性領域５０に対する供給が過剰となる。これにより、複数の素子活性領域５０が互いに近接して配置されている場合と比べて、ＳｉＧｅを含む層９０が相対的に厚くなる傾向がある。
【００１１】
このＳｉＧｅを含む層９０における厚さのばらつきを低減するため、素子活性領域５０の周辺のダミー活性領域８０に対しても、ＳｉＧｅを含む層９０をエピタキシャル成長することにより、素子活性領域５０の周辺のダミー活性領域においても成長ガスが適度に消費される。その結果、素子活性領域５０上におけるＳｉＧｅを含む層９０の成長厚さが設計値を超えて大きくなることを抑制することができる。
【００１２】
以上のように、素子活性領域５０の周辺部に設けられたＣＭＰ用の各ダミー活性領域８０の上に、ＳｉＧｅを含む層９０を選択的に成長させることにより、Ｓｉ基板１の開口率を制御でき、選択成長用マスクにエピタキシャル成長にとって望ましい開口率を得ることができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】国際公開第２００５／１０６９４９号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しなしながら、前記従来の半導体装置の製造方法は、ＳｉＧｅ層を成長させたダミー活性領域を素子活性領域の周囲に均等に配置した場合に、配置されたダミー活性領域上のＳｉＧｅ層が発生する圧縮歪みが素子活性領域にまで及ぶ。このとき、本来目的とするキャリアの移動度を向上させる方向とは逆の歪みが半導体素子のチャンネル部分に印加されてしまうという問題がある。
【００１５】
前記の問題に鑑み、本発明は、Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止すると共に、半導体素子のキャリア移動度を向上できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、半導体装置を、活性領域の周囲に形成する複数のダミー活性領域のうちキャリアの移動度が向上する方向にのみＳｉ混晶を選択的に配置する構成とする。
【００１７】
例えば、正孔の移動度を向上させるには、正孔の移動方向に対して圧縮歪みを与え、正孔の移動方向に垂直な方向に対して引っ張り歪みを与えることが望ましい。しかしながら、活性領域の周囲にＳｉ混晶層を成長したダミー活性領域を配置した場合には、活性領域に対して等方的な圧縮歪みが印加される。すなわち、正孔の移動方向に垂直な方向の圧縮歪みが印加されて、キャリアの移動度を阻害することになる。
【００１８】
具体的に、本発明に係る半導体装置は、半導体基板の上部に形成された素子分離領域と、素子分離領域に囲まれてなる第１の活性領域と、該第１の活性領域に形成され正孔をキャリアとするチャンネル領域とを有する第１の導電型素子と、素子分離領域における活性領域の周辺部に形成された複数のダミー活性領域とを備え、複数のダミー活性領域は、第１の導電型素子における正孔の移動方向と対向する位置に形成されたダミー活性領域にのみ、シリコンと該シリコンよりも格子定数が大きい元素とを含む第１のエピタキシャル層を有している。
【００１９】
本発明の半導体装置によると、複数のダミー活性領域は、第１の導電型素子における正孔の移動方向と対向する位置に形成されたダミー活性領域にのみ、シリコンと該シリコンよりも格子定数が大きい元素とを含む第１のエピタキシャル層を有している。このため、ダミー活性領域が発生する応力をキャリアの移動度が向上する方向にのみ与えことができるので、マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止しながら、第１の導電型素子のキャリア移動度を向上させることができる。
【００２０】
本発明の半導体装置において、第１のエピタキシャル層を有するダミー活性領域は、正孔の移動方向と対向する２つの対向領域において、それぞれに少なくとも１つ形成されていてもよい。
【００２１】
本発明の半導体装置において、シリコンよりも格子定数が大きい元素は、ゲルマニウムであってもよい。
【００２２】
本発明の半導体装置において、複数のダミー活性領域のうち、第１の導電型素子における正孔の移動方向と対向しない位置に形成されたダミー活性領域は、シリコンと該シリコンよりも格子定数が小さい元素とを含む第２のエピタキシャル層を有していてもよい。
【００２３】
この場合に、シリコンよりも格子定数が小さい元素は、炭素であってもよい。
【００２４】
本発明の半導体装置は、素子分離領域に囲まれてなる第２の活性領域と、該第２の活性領域に形成され電子をキャリアとするチャンネル領域とを有する第２の導電型素子とをさらに備え、第２の活性領域の周辺部には、シリコンと該シリコンよりも格子定数が小さい元素とを含む第２のエピタキシャル層を有していてもよい。
【００２５】
この場合に、第２のエピタキシャル層を有するダミー活性領域は、第２の活性領域の周辺部における電子の移動方向と対向する領域及び電子の移動方向と対向しない領域において、それぞれに少なくとも１つ形成されていてもよい。
【００２６】
本発明の半導体装置において、第１の導電型素子は、Ｐ型電界効果トランジスタであってもよい。
【００２７】
また、本発明の半導体装置において、第２の導電型素子は、Ｎ型電界効果トランジスタであってもよい。
【００２８】
本発明の半導体装置において、第１の導電型素子は、Ｐ型電界効果トランジスタであり、第２の導電型素子は、Ｎ型電界効果トランジスタであり、Ｐ型電界効果トランジスタは、第１の活性領域におけるチャンネル領域の上に形成され、第１のエピタキシャル層と並行に配置された第１のゲート電極を有し、Ｎ型電界効果トランジスタは、第２の活性領域におけるチャンネル領域の上に形成され、第１のゲート電極が延びる方向と交差する方向に配置された第２のゲート電極を有し、第１のゲート電極と第２のゲート電極とは電気的に接続され、第１の活性領域の第１のゲート電極に対して一方側の領域には、第１の電源電位が印加され、第２の活性領域の第２のゲート電極に対して一方側の領域には、第２の電源電位が印加され、第１の活性領域の第１のゲート電極に対して他方側の領域と、第２の活性領域の第２のゲート電極に対して他方側の領域とは、電気的に接続されていてもよい。
【００２９】
このようにすると、半導体装置をインバータとして利用できる。
【００３０】
この場合に、それぞれが第２のエピタキシャル層からなり、第１の電源電位を供給する第１の電源線と、第２の電源電位を供給する第２の電源線とをさらに備えていてもよい。
【発明の効果】
【００３１】
本発明に係る半導体装置によると、Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止でき、且つ、半導体素子のキャリア移動度を向上することができる。その結果、低コストで安定した高性能な半導体装置を実現することができる。
【図面の簡単な説明】
【００３２】
【図１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図であり、（ｃ）は（ａ）のＩｃ−Ｉｃ線における断面図である。
【図２】ＭＩＳ−ＦＥＴにおける最適な応力の印加方向を説明する模式的な平面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置におけるチャンネル水平方向の応力のＳｉＧｅ層の幅依存性をシミュレーションした結果を示し、（ａ）は対象となる試料の断面図であり、（ｂ）は比較例を含めたシミュレーション結果である。
【図４】本発明の第１の実施形態の第１変形例に係る半導体装置を示す平面図である。
【図５】本発明の第１の実施形態の第２変形例に係る半導体装置を示す平面図である。
【図６】本発明の第１の実施形態の第３変形例に係る半導体装置を示す平面図である。
【図７】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図８】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図９】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１０】（ａ）は本発明の第２の実施形態に係る半導体装置を示す平面図である。（ｂ）は本発明の第２の実施形態の一変形例に係る半導体装置を示す平面図である。
【図１１】（ａ）は本発明の第３の実施形態に係る半導体装置であって、インバータ回路のレイアウトを示す平面図である。（ｂ）は（ａ）のインバータ回路にコンタクトプラグを設けた平面図である。
【図１２】図１１（ｂ）のインバータ回路にメタル配線を設けた平面図である。
【図１３】（ａ）及び（ｂ）は従来のチャンネル領域に応力を与える半導体装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＢ−Ｂ線における断面図である。
【発明を実施するための形態】
【００３３】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について図１及び図２を参照しながら説明する。
【００３４】
図１（ａ）〜図１（ｃ）に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１００の上部には、ＳＴＩ（shallow trench isolation）からなる素子分離膜１０１が形成され、半導体基板１００には、周囲を素子分離膜１０１に囲まれてなる素子活性領域１０２が配置されている。また、図示はしていないが、半導体基板１００には、砒素（Ａｓ）又はリン（Ｐ）等のＮ型のドーパントが導入されたＮウエルが形成されている。素子活性領域１０２の上には、ゲート絶縁膜１０７を介在させたゲート電極１０３が配置されている。ここで、素子活性領域１０２におけるゲート電極１０３の下側部分にチャンネル領域１００ａが形成される。
【００３５】
素子活性領域１０２におけるゲート絶縁膜１０７が形成された領域を除く領域には、ボロン（Ｂ）がドーピングされ、ソース又はドレインとなるエピタキシャル層であるシリコンゲルマニウム（ＳｉＧｅ）層１０４が配置されて、Ｐ型電界効果トランジスタ、すなわちＰ型ＭＩＳ−ＦＥＴ（P type Metal Insulator Semiconductor-Field Effect Transistor）２００Ｐが形成されている。ここで、ＳｉＧｅ層１０４は、半導体基板１００を構成するＳｉと比べて、結晶格子の間隔が大きい。このため、半導体基板１００におけるゲート電極１０３の下側部分で且つ半導体基板１００の表面近傍は、その両側のＳｉＧｅ層１０４から圧縮応力を受ける。すなわち、図面中の正孔の移動方向Ｘに圧縮歪みが生じる。
【００３６】
ここで、図２（ａ）及び図２（ｂ）に示すＰ型ＭＩＳ−ＦＥＴとＮ型ＭＩＳ−ＦＥＴとについて、キャリアの移動方向と該ＭＩＳ−ＦＥＴの性能向上を図ることができる応力の印加方向を示す。
【００３７】
図２（ａ）に示すように、Ｐ型ＭＩＳ−ＦＥＴにおいては、キャリアである正孔の移動方向Ｘに圧縮応力が印加され、且つ移動方向Ｘに垂直な方向に引っ張り応力が印加された場合に、ゲート電極１０３の下側のチャンネル領域に対して、正孔の移動方向Ｘには圧縮歪みが生じ、且つ正孔の移動方向Ｘと垂直な方向には引っ張り歪みが生じて、最も大きいキャリア移動度の向上が実現される。
【００３８】
これに対し、図２（ｂ）に示すように、Ｎ型電界効果トランジスタ、すなわちＮ型ＭＩＳ−ＦＥＴにおいては、キャリアである電子の移動方向Ｙに対して垂直な方向及び平行な方向に共に引っ張り応力が印加され、ゲート電極１０３の下側のチャンネル領域に引っ張り歪みが生じた場合に、電子の移動度を向上させることができる。
【００３９】
第１の実施形態においては、図１（ａ）に示すＰ型ＭＩＳ−ＦＥＴ２００Ｐは、上記の原理のとおり、ゲート電極１０３の下のチャンネル領域１００ａにおいて、ゲート電極１０３と直交する正孔の移動方向Ｘに対してＳｉＧｅ層１０４からの圧縮応力を受けて圧縮歪みが発生する。さらに、ゲート電極１０３と平行な方向、すなわち正孔の移動方向に垂直な方向においては、引っ張り歪みが発生するため、チャンネル領域１００ａにおける正孔の移動度が向上する。
【００４０】
さらに、図１（ａ）に示すように、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐが形成された素子活性領域１０２の周辺領域には、ＳＴＩである埋め込み絶縁膜をＣＭＰ法によって平坦化する際のディッシングを防止するために、ダミー活性領域１０５とＳｉＧｅ層付きダミー活性領域１０６とが設けられている。
【００４１】
第１の実施形態においては、図１（ａ）に示すように、ＳｉＧｅ付きダミー活性領域１０６が、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐを形成する素子活性領域１０２の周囲に均等に配置されるのではなく、キャリアである正孔の移動方向Ｘと対向する位置にのみ配置され、それ以外の場所には通常のダミー活性領域１０５が配置されていることを特徴とする。
【００４２】
前述したように、従来、ＳｉＧｅ層１０４をエピタキシャル成長させる際に、選択成長用マスクで素子活性領域１０２を除く領域を覆った場合は、素子活性領域１０２は図示しない他の素子活性領域から離れて孤立している。このため、エピタキシャル成長に必要な原料ガスが素子活性領域１０２の周囲では消費されず、原料ガスの素子活性領域１０２に対する供給が過剰となる。その結果、複数の素子活性領域１０２が近接して配置されている場合と比べて、ＳｉＧｅ層１０４が相対的に厚くなる。
【００４３】
このように、従来は、ＣＭＰ工程における基板面の厚さのばらつきを低減するため、素子活性領域の周辺領域に配置されたダミー活性領域にＳｉＧｅ層をエピタキシャル成長することにより、素子活性領域の周辺に配置されたダミー活性領域において成長ガスが適度に消費されるため、素子活性領域でのＳｉＧｅ層の成長の厚さが設計値を超えて大きくなることを抑止できる。
【００４４】
しかしながら、正孔の移動方向Ｘに対向する位置以外の領域に配置されたダミー活性領域にＳｉＧｅ層を成長させると、そのダミー活性領域から正孔の移動方向Ｘに垂直な方向に圧縮応力が発生して、チャンネル領域内の正孔の移動方向に対して垂直な方向に生じていた引っ張り歪みを低減してしまい、正孔の移動度の向上効果が低下してしまう。
【００４５】
本願発明者は、素子活性領域と隣接するダミー活性領域が、通常のＳｉからなる半導体基板である場合と、ＳｉＧｅ付きダミー活性領域である場合とにおいて、ゲート電極の下のチャンネル領域に発生する応力にどのような差があるかをシミュレーションにより検討した。
【００４６】
シミュレーションを行うに当たって、一例として、図３（ａ）に示すように、ゲート電極１０３の幅を０．０４μｍ、ＳｉＧｅ付きダミー活性領域１０６の幅を０．５μｍ、ＳｉＧｅ層１０４とＳｉＧｅ付きダミー活性領域１０６との間の素子分離膜１０１の幅を０．１μｍとしている。さらに、ＳｉＧｅ層１０４の幅ｆを変数として、ｆが０．１μｍの場合と１μｍの場合とで、チャンネル領域１００ａに生じる応力を計算した。また、比較例として、ＳｉＧｅ付きダミー活性領域１０６に代えて、通常のＳｉダミー活性領域を用いた場合も計算している。なお、チャンネル領域１００ａは、中央部の表面から５ｎｍの深さで計算している。
【００４７】
図３（ｂ）に示すように、ＳｉＧｅ層１０４の幅が１μｍである場合のゲート電極１０３の下のチャンネル領域１００ａに生じる応力は、ＳｉＧｅ付きダミー活性領域１０６の場合、Ｓｉダミー活性領域の場合と比べて約０．１ＧＰａ増大し、その増加率は約０．５％程度である。
【００４８】
これに対し、ＳｉＧｅ層１０４の幅が０．１μｍである場合のゲート電極１０３の下のチャンネル領域１００ａに生じる応力は、ＳｉＧｅ付きダミー活性領域１０６の場合、Ｓｉダミー活性領域と比べて約０．５ＧＰａ増大し、その増加率は約５０％程度となる。
【００４９】
この結果から、半導体装置が微細化されるほど、素子活性領域の周辺部に配置されるダミー活性領域が及ぼす応力（圧縮応力）の影響が大きいことが分かる。
【００５０】
このように、第１の実施形態によると、キャリアである正孔の移動方向Ｘに対向する位置にのみ、ＳｉＧｅ付きダミー活性領域１０６を配置し、それ以外の領域には通常のダミー活性領域１０５を配置することにより、チャンネル領域１００ａにおける正孔の移動方向Ｘに対して垂直な方向に生じていた引っ張り歪みがダミー活性領域によって減ずることがなくなる。
【００５１】
さらに、第１の実施形態においては、ＳｉＧｅ付きダミー活性領域１０６から素子活性領域１０２に対して、正孔の移動方向Ｘと同一の方向で圧縮応力を印加できるため、正孔の移動度のさらなる向上を図ることができる。
【００５２】
また、本実施形態は、選択成長用マスクのレイアウトを変更するだけで実現できるため、製造コストが増大せず、高性能なＰ型ＭＩＳ−ＦＥＴ２００Ｐを低コストで実現することができる。
【００５３】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置について図４を参照しながら説明する。
【００５４】
第１変形例においては、複数のダミー活性領域に分割されていたＳｉＧｅ付きダミー活性領域１０６が、ゲート電極１０３の両側でそれぞれ１つずつに統合されていることを特徴とする。
【００５５】
図４に示すように、ＳＴＩを構成する素子分離膜１０１を埋め込む際のＣＭＰ工程において、半導体基板１００のディッシングの防止効果が低下しない場合は、ＳｉＧｅ付きダミー活性領域１０６を１つにまとめる方がエピタキシャル層の成長面積が大きくなる。すなわち、エピタキシャル層の成長時に、成長ガスの消費量が多くなるため、第１の実施形態と比べてもエピタキシャル層の成長のばらつきを低減する効果が大きくなる。
【００５６】
さらに、ＳｉＧｅ付きダミー活性領域１０６を１つにまとめて平面積を大きくすることにより、ＳｉＧｅ付きダミー活性領域１０６が素子活性領域１０２に及ぼす圧縮応力がより大きく作用するようになる。このため、正孔の移動度の向上効果がさらに大きくなるので、より高性能のＰ型ＭＩＳ−ＦＥＴ２００Ｐを実現することができる。
【００５７】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置について図５を参照しながら説明する。
【００５８】
第２変形例においては、素子活性領域１０２の周囲に配置された複数のダミー活性領域のうち、正孔の移動方向Ｘと対向する領域には、ＳｉＧｅ付きダミー活性領域１０６を配置する一方、正孔の移動方向と対向しない領域、すなわち、ゲート電極１０３が延びる方向と対向する領域には、エピタキシャル層であるシリコン炭素（ＳｉＣ）付きダミー活性領域１１０を配置することを特徴とする。
【００５９】
ＳｉＣは、結晶格子の間隔がＳｉよりも小さいため、Ｓｉからなる半導体基板１００上にエピタキシャル成長した場合は、成長したエピタキシャル層の周辺部に対して引っ張り応力を作用させる。このため、図５に示す配置を採ることにより、素子活性領域１０２に対して正孔の移動方向と垂直な方向の引っ張り歪みを増大させることができるので、正孔の移動度をさらに向上させることが可能となる。
【００６０】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例に係る半導体装置について図６を参照しながら説明する。
【００６１】
第３変形例においては、複数のダミー活性領域に分割されていたＳｉＧｅ付きダミー活性領域１０６とＳｉＣ付きダミー活性領域１１０とが、それぞれ１つずつに統合されていることを特徴とする。
【００６２】
この構成により、ＳｉＧｅ付きダミー活性領域１０６とＳｉＣ付きダミー活性領域１１０とが素子活性領域１０２に及ぼす圧縮応力と引っ張り応力とがより大きく作用するようになるため、正孔の移動度の向上効果がより一層大きくなるので、より高性能のＰ型ＭＩＳ−ＦＥＴ２００Ｐを実現することができる。
【００６３】
（第１の実施形態の製造方法）
以下、第１の実施形態に係る半導体装置の製造方法について図７〜図９を参照しながら説明する。
【００６４】
まず、イオン注入法により、Ｓｉからなる半導体基板１００にＡｓ又はＰをドーピングして、Ｎウエル（図示せず）を形成する。
【００６５】
次に、図７（ａ）に示すように、半導体基板１００の主面を１０００℃程度の温度で熱酸化することにより、厚さが約３０ｎｍの酸化シリコン（ＳｉＯ２）からなる保護酸化層２０１を形成する。その後、化学気相堆積（ＣＶＤ）法により、保護酸化層２０１の上に、厚さが約１５０ｎｍの窒化シリコン（ＳｉＮ）層２０２を堆積する。
【００６６】
次に、図７（ｂ）に示すように、フォトエッチング技術を用いて、半導体基板１００における素子分離膜を形成する部分に対して、その上方のＳｉＮ層２０２及び保護酸化層２０１を貫通し、半導体基板１００の上部に達する選択的エッチングを行うことにより、半導体基板１００の上部に複数の分離溝部１００ｂを形成する。ここで、各分離溝部１００ｂの深さは、例えば３００ｎｍに設定する。
【００６７】
次に、図７（ｃ）に示すように、ＣＶＤ法により、ＳｉＮ層２０２の上に、各分離溝部１００ｂが充填されるように第１の酸化シリコン膜１０１Ａを成膜する。このとき、第１の酸化シリコン膜１０１Ａは、各分離溝部１００ｂを十分に埋め込むことができる厚さが必要とされ、例えば８００ｎｍに設定する。
【００６８】
次に、図７（ｄ）に示すように、化学機械研磨（ＣＭＰ）法により、第１の酸化シリコン膜１０１ＡをＳｉＮ層２０２が露出するまで研磨する。
【００６９】
次に、図８（ａ）に示すように、熱濃リン酸を用いてＳｉＮ層２０２を除去し、続いて、フッ酸を用いて保護酸化層２０１を除去する。このフッ酸によるエッチングにより、保護酸化層２０１がエッチングされると共に、分離溝部１００ｂを埋める第１の酸化シリコン膜１０１Ａの上部もエッチングされる。これにより、半導体基板１００の主面が露出すると共に、第１の酸化シリコン膜１０１Ａよりなり、ＳＴＩ構造を有する素子分離膜１０１が形成される。
【００７０】
次に、図８（ｂ）に示すように、熱酸化法又はＣＶＤ法等により、素子分離膜１０１を含む半導体基板１００の主面上に、厚さが約３０ｎｍの第２の酸化シリコン膜１０７Ａを形成する。続いて、ＣＶＤ法等により第２の酸化シリコン膜１０７Ａの上に、厚さが約２００ｎｍのポリシリコン膜１０３Ａを成膜する。さらに、ＣＶＤ法等によりポリシリコン膜２０９の上に、厚さが１０ｎｍ〜３０ｎｍ程度の第３の酸化シリコン膜２１０Ａを堆積する。
【００７１】
次に、図８（ｃ）に示すように、フォトエッチング技術を用いて、第３の酸化シリコン膜２１０Ａ、ポリシリコン膜１０３Ａ及び第２の酸化シリコン膜１０７Ａを順次エッチングすることにより、ポリシリコン膜１０３Ａ及び第２の酸化シリコン膜１０７Ａから、Ｐ型ＭＩＳ−ＦＥＴを構成するゲート電極１０３とゲート酸化膜１０７とをそれぞれ形成する。このとき、ゲート電極１０３の上には、第３の酸化シリコン膜２１０Ａよりなるカバー膜２１０が形成される。カバー膜２１３は、後工程でＳｉＧｅ層をエピタキシャル成長する際に、ゲート電極１０３の上にＳｉＧｅ層が成長することを防止するために設けている。なお、ＳｉＧｅ層の成長を防止するには、第３の酸化シリコン膜２１０に代えて、例えばＳｉＮ膜を用いてもよい。
【００７２】
次に、図８（ｄ）に示すように、ＣＶＤ法等により、ゲート電極１０３及びカバー膜２１０を含め半導体基板１００の主面上の全面に、厚さが約５０ｎｍの第４の酸化シリコン膜２１４Ａを堆積する。続いて、堆積した第４の酸化シリコン膜２１４Ａに対して異方性ドライエッチング技術による全面エッチバックを行うことにより、図８（ｅ）に示すように、ゲート絶縁膜１０７、ゲート電極１０３及びカバー膜２１０の各側面上に第４の酸化シリコン膜２１４Ａからサイドウォール２１４を形成する。
【００７３】
次に、図９（ａ）に示すように、ＣＶＤ法等により、サイドウォール２１４及びカバー膜２１０を含め半導体基板１００の主面上の全面に、厚さが約１０ｎｍ〜３０ｎｍの第５の酸化シリコン膜２１６Ａを堆積する。
【００７４】
次に、図９（ｂ）に示すように、フォトエッチング技術により、第５の酸化シリコン膜２１６Ａに対して、素子活性領域及びダミー活性領域の形成部分を露出するように選択的にエッチングすることにより、第５の酸化シリコン膜２１６Ａから選択成長マスク２１６を形成する。なお、選択成長マスク２１６を形成する第５の酸化シリコン膜２１６Ａは、例えばＳｉＮ膜を用いても同様の効果を得られる。
【００７５】
次に、図９（ｃ）に示すように、選択成長マスク２１６、カバー膜２１０及びサイドウォール２１４をマスクとして、選択エッチング技術を用いて、半導体基板１００に対して深さが約５０ｎｍ〜９０ｎｍのエッチングを行うことにより、半導体基板１００における素子活性領域及びダミー活性領域の形成部分に複数の溝部１００ｃを形成する。
【００７６】
次に、図９（ｄ）に示すように、各溝部１００ｃに、ＳｉＧｅ層をエピタキシャル成長することにより、ゲート電極の両側の素子活性領域１０２にＳｉＧｅ層１０４を形成すると共に、素子活性領域１０２におけるゲート電極１０３と対向する側に隣接するダミー活性領域をＳｉＧｅ付きダミー活性領域１０６とする。
【００７７】
なお、第１の実施形態においては、ＳｉＧｅ層のエピタキシャル成長には、成長温度を５００℃〜６００℃程度に設定し、原料ガスとして、ゲルマン（ＧｅＨ４）及びジシラン（Ｓｉ２Ｈ６）を用いている。
【００７８】
この後は、素子活性領域１０２を構成するＳｉＧｅ層１０４にＰ型不純物によるソースドレイン注入を行う。その後、コンタクト形成工程及びメタル配線形成工程等を行って、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐを形成する。
【００７９】
なお、ここでは、ＳｉＧｅ層１０４のみをエピタキシャル成長させる例を説明したが、ＳｉＣ用の選択成長マスクを使用することにより、ＳｉＣをＳｉＧｅとは別のダミー活性領域の上に成長させることができる。すなわち、ＳｉＧｅ付きダミー活性領域１０６とＳｉＣ付きダミー活性領域１１０とを選択的に形成することが可能となるため、上述した第２変形例及び第３変形例に係る半導体装置を得ることができる。
【００８０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図１０（ａ）を参照しながら説明する。
【００８１】
図１０（ａ）に示すように、第２の実施形態においては、半導体基板に、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐを構成する第１の素子活性領域１０２と、該第１の素子活性領域１０２に隣接してＮ型ＭＩＳ−ＦＥＴ２００Ｎを構成する第２の素子活性領域１２０とが配置されている。
【００８２】
また、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐにおけるキャリアである正孔の移動方向Ｘと、Ｎ型ＭＩＳ−ＦＥＴ２００Ｎのキャリアである電子の移動方向Ｙとが基板面内で互いに直行するように、第１のゲート電極１０３Ｐと第２のゲート電極１０３Ｎとが配置されている。
【００８３】
さらに、第１の実施形態の第２変形例と同様に、ダミー活性領域のうち、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐにおける正孔の移動方向Ｘと対向する領域には複数のＳｉＧｅ付きダミー活性領域１０６が配置され、第１のゲート電極１０３Ｐが延びる方向と対向する領域には、複数のＳｉＣ付きダミー活性領域１１０が配置されている。また、第２の素子活性領域１２０の周囲には複数のＳｉＣ付きダミー活性領域１１０が配置されている。
【００８４】
このように、第１の素子活性領域１０２の周囲に、ＳｉＧｅ付きダミー活性領域１０６とＳｉＣ付きダミー活性領域１１０とを選択的に配置することにより、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐのチャンネル領域には、正孔の移動方向Ｘに対してＳｉＧｅ層１０４から受ける圧縮歪みよりも多くの圧縮歪みが発生する。また、正孔の移動方向Ｘに対して垂直な方向からは、ＳｉＣ付きダミー活性領域１１０によって、ＳｉＧｅ層１０４から受けるよりも多くの引っ張り歪みが発生する。
【００８５】
これに加え、Ｎ型ＭＩＳ−ＦＥＴ２００Ｎに対しては、周囲に配置されたＳｉＣ付きダミー活性領域１１０によって、チャンネル領域全体に等方的に引っ張り歪みが発生するするため、図２（ｂ）に示したように、電子の移動度を向上させることができる。
【００８６】
従って、第２の実施形態においては、図１０（ａ）に示すようなダミー活性領域１０６、１１０の配置を採ることにより、Ｐ型ＭＩＳ−ＦＥＴ２００ＰとＮ型ＭＩＳ−ＦＥＴ２００Ｎとの双方の性能を同時に向上させることが可能となる。
【００８７】
（第２の実施形態の一変形例）
図１０（ｂ）に第２の実施形態の一変形例を示す。
【００８８】
図１０（ｂ）に示すように、本変形例に係る半導体装置は、複数のＳｉＧｅ付きダミー活性領域１０６とＳｉＣ付きダミー活性領域１１０とが各素子活性領域１０２、１２０の周囲の４辺とそれぞれ対向する側で１つに統合して形成されている。
【００８９】
ＳＴＩを構成する素子分離膜１０１を埋め込む際のＣＭＰ工程において、半導体基板１００のディッシングの防止効果が低下しない場合は、ＳｉＧｅ付きダミー活性領域１０６を１つにまとめる方がエピタキシャル層の成長面積が大きくなる。このため、より大きな歪みを各素子活性領域１０２、１２０に発生させることができるので、より高性能なＰ型ＭＩＳ−ＦＥＴ２００ＰとＮ型ＭＩＳ−ＦＥＴ２００Ｎとを同時に実現することが可能である。
【００９０】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図１１及び図１２を参照しながら説明する。
【００９１】
第３の実施形態は、第２の実施形態に係るＰ型ＭＩＳ−ＦＥＴ２００ＰとＮ型ＭＩＳ−ＦＥＴ２００Ｎとからなる半導体装置をインバータ回路に適用した例を示す。
【００９２】
図１１（ａ）はインバータ回路の活性領域とゲート電極のレイアウトを示している。図１１（ａ）に示すように、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐを構成する第１の素子活性領域１０２とＮ型ＭＩＳ−ＦＥＴ２００Ｎを構成する第２の素子活性領域１２０とが互いに隣接して配置されている。第１の素子活性領域１０２の上には第１のゲート電極１０３Ｐが形成され、第２の素子活性領域１２０の上には、第１のゲート電極１０３と交差する方向に第２のゲート電極１０３Ｎが形成されている。すなわち、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐにおいては、正孔は図面の矢印のＸ方向に移動し、Ｎ型ＭＩＳ−ＦＥＴ２００Ｎにおいては、電子は図面の矢印のＹ方向に移動する。
【００９３】
さらに、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐにおいては、ＳｉＧｅ付きダミー活性領域１０６が正孔の走行方向Ｘに対向する位置に配置されている。また、ＳｉＣ付きダミー活性領域１１０がＮ型ＭＩＳ−ＦＥＴ２００Ｎを構成する第２の素子活性領域１２０の周囲に配置されている。
【００９４】
また、第３の実施形態においては、電源電位ＶＤＤを供給する第１の電源線であるＶＤＤライン１３０が、第１の素子活性領域１０２における第２の素子活性領域１２０の反対側の領域に、ＳｉＣからなるエピタキシャル層によって形成されている。これと同様に、接地電位を供給する第２の電源線であるＧＮＤライン１４０が、第２の素子活性領域１２０における第１の素子活性領域１０２の反対側の領域に、ＳｉＣからなるエピタキシャル層によって形成されている。
【００９５】
図１１（ａ）の構成を採ることにより、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐのチャンネル領域は、正孔の移動方向Ｘに対してＳｉＧｅ付きダミー活性領域１０６からの圧縮歪みを受ける。また、正孔の移動方向Ｘに対して垂直な方向Ｙには、ＶＤＤライン１３０とＳｉＣ付きダミー活性領域１１０とから引っ張り歪みを受ける。
【００９６】
これに対し、Ｎ型ＭＩＳ−ＦＥＴ２００Ｎのチャンネル領域は、周囲のＳｉＣ付きダミー活性領域１１０及びＧＮＤライン１４０から引っ張り歪みを等方的に受ける。このため、Ｐ型ＭＩＳ−ＦＥＴ２００Ｐ及びＮ型ＭＩＳ−ＦＥＴ２００Ｎの双方のキャリアの移動度を同時に向上することができる。
【００９７】
このあと、図１１（ｂ）に示すように、保護膜（図示せず）を表面に形成した後、配線と電気的な接続を取る複数のコンタクト孔を選択的に形成する。続いて、形成された各コンタクト孔に、Ｗ（タングステン）等を埋め込んで複数のコンタクトプラグ１５０を形成する。
【００９８】
その後、図１２に示すように、第１のゲート電極１０３Ｐと第２のゲート電極１０３Ｎとを第１のメタル配線１６０Ａにより接続する。また、第１の素子活性領域１０２の第１のゲート電極１０３Ｐに対して一方側の領域とＶＤＤライン１３０とを第２のメタル配線１６０Ｂにより接続する。また、第２の素子活性領域１２０の第２のゲート電極１０３Ｎに対して一方側の領域とＧＮＤライン１４０とをメタル配線１６０Ｃにより接続する。さらに、第１の活性領域１０２の第１のゲート電極１０３Ｐに対して他方側の領域と、第２の活性領域１２０の第２のゲート電極１０３Ｎに対して他方側の領域とを第４のメタル配線１６０Ｄにより接続する。
【００９９】
これにより、基本的なインバータ回路が形成される。なお、実際の使用に当たっては、さらに上層のメタル配線を形成し、他の所望の回路との電気的な接続を行う。
【産業上の利用可能性】
【０１００】
本発明に係る半導体装置は、Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止でき、且つ、半導体素子のキャリア移動度を向上することができ、特にチャンネル領域に応力を与える半導体装置等に有用である。
【符号の説明】
【０１０１】
１００    半導体基板
１００ａ  チャンネル領域
１００ｂ  分離溝部
１００ｃ  溝部
１０１    素子分離膜（素子分離領域）
１０１Ａ  第１の酸化シリコン膜
１０２    素子活性領域（第１の素子活性領域）
１０３    ゲート電極
１０３Ｐ  第１のゲート電極
１０３Ｎ  第１のゲート電極
１０３Ａ  ポリシリコン膜
１０４    ＳｉＧｅ層
１０５    ダミー活性領域
１０６    ＳｉＧｅ付きダミー活性領域（第１のエピタキシャル層）
１０７    ゲート絶縁膜
１０７Ａ  第２の酸化シリコン膜
１１０    ＳｉＣ付きダミー活性領域（第２のエピタキシャル層）
１３０    ＶＤＤライン（第１の電源線）
１４０    ＧＮＤライン（第２の電源線）
１５０    コンタクトプラグ
１６０Ａ  第１のメタル配線
１６０Ｂ  第２のメタル配線
１６０Ｃ  第３のメタル配線
１６０Ｄ  第４のメタル配線
２００Ｐ  Ｐ型ＭＩＳ−ＦＥＴ（第１の導電型素子）
２００Ｎ  Ｎ型ＭＩＳ−ＦＥＴ（第２の導電型素子）
２０１    保護酸化層
２０２    ＳｉＮ層
２１０    カバー膜
２１０Ａ  第３の酸化シリコン膜
２１４    サイドウォール
２１４Ａ  第４の酸化シリコン膜
２１６    選択成長マスク
２１６Ａ  第５の酸化シリコン膜
【図１】
2011187612.tif 000003
【図２】
2011187612.tif 000004
【図３】
2011187612.tif 000005
【図４】
2011187612.tif 000006
【図５】
2011187612.tif 000007
【図６】
2011187612.tif 000008
【図７】
2011187612.tif 000009
【図８】
2011187612.tif 000010
【図９】
2011187612.tif 000011
【図１０】
2011187612.tif 000012
【図１１】
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【図１２】
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【図１３】
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