(57)【要約】【課題】閾値電圧が低く、かつ、ゲート絶縁膜のリーク電流を抑制可能な半導体装置およびその製造方法を提供する。【解決手段】メタルゲート電極１０３，２０３の材料として、Ｔａ３Ｎ５を含むＴａｘＮｙ膜１８，３８を用いる。ＴａｘＮｙ膜１８，３８中には多くの窒素が含まれており、その窒素の一部がゲート絶縁膜１０２，２０２中に拡散することにより、ＴｉＮに比べてフラットバンド電圧Ｖｆｂが高くなり、ＮＭＯＳＦＥＴ１００およびＰＭＯＳＦＥＴ２００の閾値電圧Ｖｔｈを低くすることができる。また、ＴａｘＮｙ膜１８，３８中の窒素がＨｆＳｉＯＮ膜１７，３７中に拡散することにより、ゲート絶縁膜の絶縁性を高くすることができ、ゲートリーク電流Ｊｇを抑制できる。【選択図】図１
2011187478.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ型トランジスタと、Ｐ型トランジスタと、を備え、
前記Ｎ型トランジスタは、
半導体基板上に形成され、高誘電率絶縁膜を含む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、Ｔａ３Ｎ５を含むＴａｘＮｙ膜を有する第１のゲート電極と、を有し、
前記第１のゲート絶縁膜は、前記第１のゲート電極の実効仕事関数を低減させる材料を含んでおり、
前記Ｐ型トランジスタは、
前記半導体基板上に形成されるＳｉＧｅ膜と、
前記ＳｉＧｅ膜上に形成され、前記高誘電率絶縁膜を含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、前記第１のゲート電極と同じ材料からなる第２のゲート電極と、を有し、
前記第２のゲート絶縁膜は、前記第２のゲート電極の実効仕事関数を増大させる材料を含んでいることを特徴とする半導体装置。
【請求項２】
Ｎ型トランジスタと、Ｐ型トランジスタと、を備え、
前記Ｎ型トランジスタは、
半導体基板上に形成され、高誘電率絶縁膜を含む第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、Ｔａ３Ｎ５を含むＴａｘＮｙ膜を有する第１のゲート電極と、を有し、
前記第１のゲート絶縁膜は、前記第１のゲート電極の実効仕事関数を低減させる材料を含んでおり、
前記Ｐ型トランジスタは、
前記半導体基板上に形成されるＳｉＧｅ膜と、
前記ＳｉＧｅ膜上に形成され、前記高誘電率絶縁膜を含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成される第２のゲート電極と、を有し、
前記第２のゲート電極は、
前記第２のゲート絶縁膜上に形成され、前記Ｔａ３Ｎ５を含むＴａｘＮｙからなる第１の導電膜と、
前記第１の導電膜上に形成され、前記第２のゲート電極の実効仕事関数を増大させる材料からなる第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記第１の導電膜と同じ材料からなる第３の導電膜と、
前記第３の導電膜上に形成され、前記第１のゲート電極の実効仕事関数を低減させる材料からなる第４の絶縁膜と、
前記第４の絶縁膜上に形成され、前記第１の導電膜と同じ材料からなる第５の導電膜と、を有することを特徴とする半導体装置。
【請求項３】
前記第１および第２のゲート絶縁膜中にはタンタルが含まれることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記高誘電率絶縁体は、ＨｆＳｉＯＮであり、
前記第１のゲート絶縁膜の実効仕事関数を低減させる材料はＬａ２Ｏ３であり、
前記第２のゲート絶縁膜の実効仕事関数を増大させる材料はＡｌ２Ｏ３またはＡｌであることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
半導体基板内に、Ｎ型トランジスタの形成箇所に対応づけてＰ型拡散層を形成するとともに、Ｐ型トランジスタの形成箇所に対応づけてＮ型拡散層を形成する工程と、
前記Ｎ型拡散層上にＳｉＧｅ膜を形成する工程と、
前記Ｐ型拡散層および前記ＳｉＧｅ膜上に、第１の絶縁膜を形成する工程と、
前記Ｐ型拡散層上に形成された前記第１の絶縁膜上に、第２の絶縁膜を形成するとともに、前記Ｎ型拡散層上に形成された前記第１の絶縁膜上に、第３の絶縁膜を形成する工程と、
前記第２および第３の絶縁膜上に高誘電率絶縁体である第４の絶縁膜を形成するか、または、前記第１の絶縁膜と前記第２の絶縁膜との間および前記第１の絶縁膜と前記第３の絶縁膜との間に前記第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上、または、前記第２および第３の絶縁膜上に、Ｔａ３Ｎ５を含むＴａｘＮｙからなる第５の導電膜を形成する工程と、
前記第１乃至第４の絶縁膜の一部を除去して前記Ｎ型トランジスタおよび前記Ｐ型トランジスタのゲート絶縁膜を形成するとともに、前記第５の導電膜の一部を除去して前記Ｎ型トランジスタおよび前記Ｐ型トランジスタのゲート電極を形成する工程と、を備え、
前記Ｎ型トランジスタのゲート絶縁膜に含まれる前記第２の絶縁膜は、前記Ｎ型トランジスタのゲート電極の実効仕事関数を低減させる材料を含んでおり、
前記Ｐ型トランジスタのゲート絶縁膜に含まれる前記第３の絶縁膜は、前記Ｐ型トランジスタのゲート電極の実効仕事関数を増大させる材料を含むことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板内に、Ｎ型トランジスタの形成箇所に対応づけてＰ型拡散層を形成するとともに、Ｐ型トランジスタの形成箇所に対応づけてＮ型拡散層を形成する工程と、
前記Ｎ型拡散層上にＳｉＧｅ膜を形成する工程と、
前記Ｐ型拡散層および前記ＳｉＧｅ膜上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に高誘電率絶縁体である第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上にＴａ３Ｎ５を含むＴａｘＮｙからなる第３の導電膜を形成する工程と、
前記第３の導電膜上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜上にＴａ３Ｎ５を含むＴａｘＮｙからなる第５の導電膜を形成する工程と、
前記Ｐ型拡散層上に形成された前記第３の導電膜、前記第４の絶縁膜および前記第５の導電膜を除去する工程と、
前記Ｐ型拡散層上に形成された前記第２の絶縁膜および前記Ｎ型拡散層上に形成された前記第５の導電膜上に、第６の絶縁膜を形成する工程と、
前記第６の絶縁膜上にＴａ３Ｎ５を含むＴａｘＮｙからなる第７の導電膜を形成する工程と、
前記Ｐ型拡散層上に形成された前記第１の絶縁膜、前記第２の絶縁膜および前記第６の絶縁膜の一部を除去して前記Ｎ型トランジスタのゲート絶縁膜を形成するとともに、前記第７の導電膜の一部を除去して前記Ｎ型トランジスタのゲート電極を形成する工程と、
前記Ｎ型拡散層上に形成された前記第１の絶縁膜および前記第２の絶縁膜の一部を除去して前記Ｐ型トランジスタのゲート絶縁膜を形成するとともに、前記第３の導電膜、第４の絶縁膜、第５の導電膜および前記第６の絶縁膜および前記第７の導電膜の一部を除去して前記Ｐ型トランジスタのゲート電極を形成する工程と、を備え、
前記Ｎ型トランジスタのゲート絶縁膜に含まれる前記第６の絶縁膜は、前記Ｎ型トランジスタのゲート電極の実効仕事関数を低減させる材料を含んでおり、
前記Ｐ型トランジスタのゲート電極に含まれる前記第４の絶縁膜は、前記Ｐ型トランジスタのゲート電極の実効仕事関数を増大させる材料を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メタルゲート電極を有する半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide）トランジスタを用いた論理回路において、高速動作を実現するためには、ＮＭＯＳＦＥＴ（Negative-channel Metal-Oxide-Semiconductor）およびＰＭＯＳＦＥＴ（Positive-channel Metal-Oxide-Semiconductor）の閾値電圧Ｖｔｈを低くする必要がある。
【０００３】
従来、ゲート電極の材料としてＰｏｌｙ−Ｓｉ（ポリシリコン）等の半導体が用いられてきた。ゲート電極の材料が半導体である場合、ＮＭＯＳＦＥＴについては、ゲート電極のフェルミレベルが、基板であるシリコンの伝導帯端４．０５ｅＶに近いほど閾値電圧Ｖｔｈを低くすることができる。また、ＰＭＯＳＦＥＴについては、ゲート電極のフェルミレベルが価電子帯５．１７ｅＶに近いほど閾値電圧Ｖｔｈを低くすることができる。これは、ゲート電極のフェルミレベルが基板の伝導帯端または価電子帯端に近いほど、チャネルに反転層を形成するのに必要なゲート電圧が低くてすむためである。半導体の場合、例えば不純物濃度を制御することにより、比較的容易にフェルミレベルを調整することができる。
【０００４】
近年では、トランジスタの微細化のため、ゲート電極の材料としてＰｏｌｙ−Ｓｉではなく金属を用いたメタルゲート電極を有するトランジスタが多く用いられている。ゲート電極の材料が金属である場合、半導体におけるフェルミレベルに相当する実効仕事関数が伝導帯端または価電子帯端に近いほど、閾値電圧Ｖｔｈを低くすることができる。
【０００５】
実効仕事関数は個々の金属に固有の仕事関数に依存するので、ＮＭＯＳＦＥＴには実効仕事関数が４．０５ｅＶ程度の金属を、ＰＭＯＳＦＥＴには実効仕事関数が５．１７ｅＶ程度の金属を用いれば、これらＭＯＳＦＥＴの閾値電圧を低くできると考えられる。しかしながら、製造コストを抑制するためには、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのメタルゲート電極として同一の材料を用いざるを得ないという事情があり、必ずしも最適な金属を選択できるとは限らない。
【０００６】
メタルゲート電極の材料としては、熱的に安定であり、加工が容易なＴｉＮ（窒化チタン）を用いるのが一般的である（例えば非特許文献１）。しかしながら、ＴｉＮの実効仕事関数をシリコンの伝導体端４．０５ｅＶおよび価電子帯端５．１７ｅＶに調整するのは困難であり、閾値電圧Ｖｔｈを十分小さくできないという問題がある。
【０００７】
また、低消費電力動作を実現するためには、メタルゲート電極の材料がＴｉＮの場合よりも、さらにゲート絶縁膜のリーク電流を抑制する必要がある。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】"Achieving Conduction Band-Edge Effective Work Function by La２O３ Capping of Hafnium Slicates", Lars-Ake Ragnarsson et al, IEEE Electron Device Letters, Vol. 28, No. 6, June 2007
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、閾値電圧が低く、かつ、ゲート絶縁膜のリーク電流を抑制可能なトランジスタを備えた半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、Ｎ型トランジスタと、Ｐ型トランジスタと、を備え、前記Ｎ型トランジスタは、半導体基板上に形成され、高誘電率絶縁膜を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、Ｔａ３Ｎ５を含むＴａｘＮｙ膜を有する第１のゲート電極と、を有し、前記第１のゲート絶縁膜は、前記第１のゲート電極の実効仕事関数を低減させる材料を含んでおり、前記Ｐ型トランジスタは、前記半導体基板上に形成されるＳｉＧｅ膜と、前記ＳｉＧｅ膜上に形成され、前記高誘電率絶縁膜を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、前記第１のゲート電極と同じ材料からなる第２のゲート電極と、を有し、前記第２のゲート絶縁膜は、前記第２のゲート電極の実効仕事関数を増大させる材料を含んでいることを特徴とする半導体装置が提供される。
【００１１】
また、本発明の一態様によれば、Ｎ型トランジスタと、Ｐ型トランジスタと、を備え、前記Ｎ型トランジスタは、半導体基板上に形成され、高誘電率絶縁膜を含む第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、Ｔａ３Ｎ５を含むＴａｘＮｙ膜を有する第１のゲート電極と、を有し、前記第１のゲート絶縁膜は、前記第１のゲート電極の実効仕事関数を低減させる材料を含んでおり、前記Ｐ型トランジスタは、前記半導体基板上に形成されるＳｉＧｅ膜と、前記ＳｉＧｅ膜上に形成され、前記高誘電率絶縁膜を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成される第２のゲート電極と、を有し、前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成され、前記Ｔａ３Ｎ５を含むＴａｘＮｙからなる第１の導電膜と、前記第１の導電膜上に形成され、前記第２のゲート電極の実効仕事関数を増大させる材料からなる第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記第１の導電膜と同じ材料からなる第３の導電膜と、前記第３の導電膜上に形成され、前記第１のゲート電極の実効仕事関数を低減させる材料からなる第４の絶縁膜と、前記第４の絶縁膜上に形成され、前記第１の導電膜と同じ材料からなる第５の導電膜と、を有することを特徴とする半導体装置が提供される。
【００１２】
また、本発明の一態様によれば、半導体基板内に、Ｎ型トランジスタの形成箇所に対応づけてＰ型拡散層を形成するとともに、Ｐ型トランジスタの形成箇所に対応づけてＮ型拡散層を形成する工程と、前記Ｎ型拡散層上にＳｉＧｅ膜を形成する工程と、前記Ｐ型拡散層および前記ＳｉＧｅ膜上に、第１の絶縁膜を形成する工程と、前記Ｐ型拡散層上に形成された前記第１の絶縁膜上に、第２の絶縁膜を形成するとともに、前記Ｎ型拡散層上に形成された前記第１の絶縁膜上に、第３の絶縁膜を形成する工程と、前記第２および第３の絶縁膜上に高誘電率絶縁体である第４の絶縁膜を形成するか、または、前記第１の絶縁膜と前記第２の絶縁膜との間および前記第１の絶縁膜と前記第３の絶縁膜との間に前記第４の絶縁膜を形成する工程と、前記第４の絶縁膜上、または、前記第２および第３の絶縁膜上に、Ｔａ３Ｎ５を含むＴａｘＮｙからなる第５の導電膜を形成する工程と、前記第１乃至第４の絶縁膜の一部を除去して前記Ｎ型トランジスタおよび前記Ｐ型トランジスタのゲート絶縁膜を形成するとともに、前記第５の導電膜の一部を除去して前記Ｎ型トランジスタおよび前記Ｐ型トランジスタのゲート電極を形成する工程と、を備え、前記Ｎ型トランジスタのゲート絶縁膜に含まれる前記第２の絶縁膜は、前記Ｎ型トランジスタのゲート電極の実効仕事関数を低減させる材料を含んでおり、前記Ｐ型トランジスタのゲート絶縁膜に含まれる前記第３の絶縁膜は、前記Ｐ型トランジスタのゲート電極の実効仕事関数を増大させる材料を含むことを特徴とする半導体装置の製造方法が提供される。
【００１３】
また、本発明の一態様によれば、半導体基板内に、Ｎ型トランジスタの形成箇所に対応づけてＰ型拡散層を形成するとともに、Ｐ型トランジスタの形成箇所に対応づけてＮ型拡散層を形成する工程と、前記Ｎ型拡散層上にＳｉＧｅ膜を形成する工程と、前記Ｐ型拡散層および前記ＳｉＧｅ膜上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に高誘電率絶縁体である第２の絶縁膜を形成する工程と、前記第２の絶縁膜上にＴａ３Ｎ５を含むＴａｘＮｙからなる第３の導電膜を形成する工程と、前記第３の導電膜上に第４の絶縁膜を形成する工程と、前記第４の絶縁膜上にＴａ３Ｎ５を含むＴａｘＮｙからなる第５の導電膜を形成する工程と、前記Ｐ型拡散層上に形成された前記第３の導電膜、前記第４の絶縁膜および前記第５の導電膜を除去する工程と、前記Ｐ型拡散層上に形成された前記第２の絶縁膜および前記Ｎ型拡散層上に形成された前記第５の導電膜上に、第６の絶縁膜を形成する工程と、前記第６の絶縁膜上にＴａ３Ｎ５を含むＴａｘＮｙからなる第７の導電膜を形成する工程と、前記Ｐ型拡散層上に形成された前記第１の絶縁膜、前記第２の絶縁膜および前記第６の絶縁膜の一部を除去して前記Ｎ型トランジスタのゲート絶縁膜を形成するとともに、前記第７の導電膜の一部を除去して前記Ｎ型トランジスタのゲート電極を形成する工程と、前記Ｎ型拡散層上に形成された前記第１の絶縁膜および前記第２の絶縁膜の一部を除去して前記Ｐ型トランジスタのゲート絶縁膜を形成するとともに、前記第３の導電膜、第４の絶縁膜、第５の導電膜および前記第６の絶縁膜および前記第７の導電膜の一部を除去して前記Ｐ型トランジスタのゲート電極を形成する工程と、を備え、前記Ｎ型トランジスタのゲート絶縁膜に含まれる前記第６の絶縁膜は、前記Ｎ型トランジスタのゲート電極の実効仕事関数を低減させる材料を含んでおり、前記Ｐ型トランジスタのゲート電極に含まれる前記第４の絶縁膜は、前記Ｐ型トランジスタのゲート電極の実効仕事関数を増大させる材料を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、トランジスタの閾値電圧を低くでき、かつ、ゲート絶縁膜のリーク電流を抑制できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態に係る半導体装置５００の断面図。
【図２】ＰＯｌｙ−Ｓｉ／ＴａｘＮｙ／ＨｆＳｉＯＮ／ＳｉＯＮ／Ｓｉ積層構造のＭＯＳキャパシタにおけるＴａｘＮｙの組成比とフラットバンド電圧Ｖｆｂとの関係を示すグラフ。
【図３】ＰＯｌｙ−Ｓｉ／ＴａｘＮｙ／ＨｆＳｉＯＮ／ＳｉＯＮ／Ｓｉ積層構造のＭＯＳキャパシタにおけるＴａｘＮｙの組成比とゲート絶縁膜のリーク電流Ｊｇとの関係を示すグラフ。
【図４】ＰＯｌｙ−Ｓｉ／ＴａｘＮｙ／ＨｆＳｉＯＮ／ＳｉＯＮ／Ｓｉ積層構造のＭＯＳキャパシタにおけるＴａｘＮｙの組成比と蓄積容量換算ゲート絶縁膜厚Ｔａｃｃとの関係を示すグラフ。
【図５】図１の半導体装置５００の製造工程の手順を示す工程図。
【図６】図１の半導体装置５００の製造工程断面図。
【図７】図６に続く製造工程断面図。
【図８】図７に続く製造工程断面図。
【図９】図８に続く製造工程断面図。
【図１０】図９に続く製造工程断面図。
【図１１】図１０に続く製造工程断面図。
【図１２】図１の第１の変形例である半導体装置の製造工程断面図。
【図１３】図１の第２の変形例である半導体装置の製造工程断面図。
【図１４】図１の第２の変形例である半導体装置の製造工程断面図。
【図１５】本発明の第２の実施形態に係る半導体装置５００ａの断面図。
【図１６】図１５の半導体装置５００ａの製造工程の手順を示す工程図。
【図１７】図１の半導体装置５００ａの製造工程断面図。
【図１８】図１７に続く図１の半導体装置５００ａの製造工程断面図。
【図１９】図１８の変形例である製造工程断面図。
【図２０】図１８に続く図１の半導体装置５００ａの製造工程断面図。
【図２１】図２０に続く図１の半導体装置５００ａの製造工程断面図。
【発明を実施するための形態】
【００１６】
以下、本発明に係る半導体装置およびその製造方法の実施形態について、図面を参照しながら具体的に説明する。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置５００の断面図である。半導体装置５００は、シリコン基板１上に、ＮＭＯＳＦＥＴ１００と、ＰＭＯＳＦＥＴ２００と、これらを電気的に分離する素子分離領域３００とを備えている。
【００１８】
ＮＭＯＳＦＥＴ１００は、Ｐ型拡散層１１と、Ｎ型拡散層１２と、Ｎ型エクステンション拡散層１３と、ＳｉＯＮ膜（シリコン酸窒化膜）１５と、Ｌａ２Ｏ３（ランタン酸化膜）膜１６と、ＨｆＳｉＯＮ膜（ハフニウムシリコン窒化膜）１７と、ＴａｘＮｙ膜１８と、シリコン膜１９と、シリサイド膜２０と、オフセットスペーサ２１と、サイドウォールスペーサ２２，２３とを有する。
【００１９】
ＳｉＯＮ膜１５の直下のＰ型拡散層１１の表面部分にはチャネルが形成され、このチャネルを挟んで一端側にはソース領域が、他端側にはドレイン領域が形成される。以下では、ソース領域とドレイン領域をまとめて、ソース／ドレイン領域と表記する。ソース／ドレイン領域は、Ｎ型拡散層１２およびＮ型エクステンション拡散層１３で形成される。チャネル領域の上には、ＳｉＯＮ膜１５、Ｌａ２Ｏ３（ランタン酸化膜）膜１６およびＨｆＳｉＯＮ膜１７を積層した構造のゲート絶縁膜１０２が形成されている。ここで、ＨｆＳｉＯＮ膜１７は高誘電率（Ｈｉｇｈ−ｋ）絶縁膜である。ゲート絶縁膜１０２の上には、ＴａｘＮｙ膜１８、シリコン膜１９およびシリサイド２０を積層した構造のメタルゲート電極１０３が形成されている。
【００２０】
一方、ＰＭＯＳＦＥＴ１０１は、Ｎ型拡散層３１と、Ｐ型拡散層３２と、Ｐ型エクステンション拡散層３３と、エピタキシャルＳｉＧｅ膜（シリコンゲルマニウム膜）３４と、ＳｉＯＮ膜３５と、Ａｌ２Ｏ３膜（アルミニウム酸化膜）３６と、ＨｆＳｉＯＮ膜３７と、ＴａｘＮｙ膜３８と、シリコン膜３９と、シリサイド膜４０と、オフセットスペーサ４１と、サイドウォールスペーサ４２，４３とを有する。
【００２１】
ＳｉＯＮ膜３５の直下のＮ型拡散層３１の表面部分にはチャネルが形成され、このチャネルの両端には、Ｐ型拡散層３２およびＰ型エクステンション拡散層３３からなるソース／ドレイン領域２０１が形成されている。チャネル領域の上には、ＳｉＯＮ膜３５、Ａｌ２Ｏ３膜およびＨｆＳｉＯＮ膜３７を積層した構造のゲート絶縁膜２０２が形成されている。ゲート絶縁膜２０２の上には、ＴａｘＮｙ膜３８、シリコン膜３９およびシリサイド４０を積層した構造のメタルゲート電極２０３が形成されている。
【００２２】
このように、ＮＭＯＳＦＥＴ１００およびＰＭＯＳＦＥＴ２００のメタルゲート電極１０３，２０３の材料は共通している。また、後述するように、ＴａｘＮｙ膜１８，３８はいずれもＴａ３Ｎ５を含む。
【００２３】
ところで、仕事関数は金属によって一意に定まる物理定数であるが、以下の説明において「実効仕事関数」（Effective Work Function、以下ＥＷＦ）は、半導体のフェルミレベルに相当する値であり、金属に固有の仕事関数と、金属に接する絶縁膜の材料等とによって定まる値である。このＥＷＦがシリコンの伝導帯端４．０５ｅＶおよび価電子帯端５．１７ｅＶに近いほど、閾値電圧Ｖｔｈを低くでき、トランジスタの高速動作が可能となる。
【００２４】
図１に示すように、ＮＭＯＳＦＥＴ１００のゲート絶縁膜１０２は、ＳｉＯＮ膜１５とＨｆＳｉＯＮ膜１７との間に介挿されるＬａ２Ｏ３膜１６を有する。この構造により、ＭＯＳＦＥＴ１００のメタルゲート電極１０３のＥＷＦが０．５ｅＶ程度低くなる。これは、シリコンおよびランタンの電気陰性度の差に起因してダイポールが形成されるためと考えられる。
【００２５】
また、ＰＭＯＳＦＥＴ２００のゲート絶縁膜２０２は、ＳｉＯＮ膜３５とＨｆＳｉＯＮ膜３７との間に介挿されるＡｌ２Ｏ３膜３６を有する。さらに、ＰＭＯＳＦＥＴ２００のチャネル部にはエピタキシャルＳｉＧｅ膜３４が形成されている。これらの構造によりＰＭＯＳＦＥＴ２００のメタルゲート電極２０３のＥＷＦが０．５ｅＶ程度高くなる。ＳｉＧｅ膜３４を形成することによりＥＷＦが高くなるのは、シリコン基板１上に形成されたＳｉＧｅ膜３４の圧縮歪みによりシリコンの価電子帯端が低くなり、その結果、シリコンの価電子帯端に対するメタルゲート電極２０３のＥＷＦが相対的に高くなるためと考えられる。
【００２６】
このように、ＥＷＦを調整する理由は、閾値電圧Ｖｔｈを低くすることができるためである。より詳しくは、製造プロセス簡略化のためにはメタルゲート電極１０３，２０３の材料を共通にするのが望ましいが、調整前のＥＷＦがシリコンの伝導帯端および価電子帯端の中央付近になるようなメタルゲート電極を予め形成しておいて、上記の調整によりＮＭＯＳＦＥＴ１００のＥＷＦを低くし、かつＰＭＯＳＦＥＴ２００のＥＷＦを高くすることで、ＥＷＦを伝導帯端および価電子帯端に近くすることができ、結果として、閾値電圧Ｖｔｈを低くすることができる。
【００２７】
仮に、ＮＭＯＳＦＥＴ１００とＰＭＯＳＦＥＴ２００のメタルゲート電極１０３，２０３の材料が一般的に用いられているＴｉＮであるとすると、ＴｉＮをＨｆＳｉＯＮ膜上に形成した場合のＥＷＦは４．４ｅＶである。ＮＭＯＳＦＥＴ１００のゲート電極１０２に上記のＬａ２Ｏ３膜１６を介挿する構造にすると、ＥＷＦが０．５ｅＶ低くなるので、メタルゲート電極１０３のＥＷＦは４．４−０．５＝３．９ｅＶとなる。この値はシリコンの伝導帯端４．０５ｅＶより低い。同様に、ＰＭＯＳＦＥＴ２００のメタルゲート電極２０３のＥＷＦは４．４＋０．５＝４．９ｅＶとなる。この値もシリコンの価電子帯端５．１７ｅＶより低い。このように、メタルゲート電極１０３，２０３の材料としてＴｉＮを用いると、ＥＷＦをシリコンの伝導帯端と価電子帯端に近づけることができない。
【００２８】
したがって、トランジスタの閾値電圧Ｖｔｈを低くするためには、メタルゲート電極１０３，２０３の材料としてＴｉＮを用いた場合よりもＥＷＦが高くなるような材料を選択する必要がある。そこで、本実施形態では、ＮＭＯＳＦＥＴ１００およびＰＭＯＳＦＥＴ２００のメタルゲート電極１０３，２０３の材料として、Ｔａ３Ｎ５を含むＴａｘＮｙ膜１８，３８を用いることを特徴とする。
【００２９】
図２は、ＰＯｌｙ−Ｓｉ／ＴａｘＮｙ／ＨｆＳｉＯＮ／ＳｉＯＮ／Ｓｉ積層構造のＭＯＳキャパシタにおけるＴａｘＮｙの組成比とフラットバンド電圧Ｖｆｂとの関係を示すグラフである。比較のために、ＴａｘＮｙの代わりにＴｉｍＮｎを用いた場合のフラットバンド電圧Ｖｆｂもプロットしている。同図の横軸は組成比ｎ／ｍまたはｙ／ｘであり、縦軸はフラットバンド電圧Ｖｆｂである。組成比ｎ／ｍおよびｙ／ｘはＲＢＳ（Rutherford Back Scattering：ラザフォード後方散乱）法により特定した値である。フラットバンド電圧ＶｆｂはＥＷＦと正の相関関係にあり、ＥＷＦを高くするには、フラットバンド電圧Ｖｆｂを高くすればよい。
【００３０】
ＴａｘＮｙの代表的な安定相として、Ｔａ２Ｎ（ｙ／ｘ＝０．５），Ｔａ４Ｎ５（ｙ／ｘ＝１．２５），Ｔａ３Ｎ５（ｙ／ｘ＝１．６７）が存在する。図２のＴａｘＮｙ（ｙ／ｘ＝０．６６）およびＴａｘＮｙ（ｙ／ｘ＝１．１２）は、主にＴａ２ＮおよびＴａ４Ｎ５から形成されており、ＴａｘＮｙ（ｙ／ｘ＝１．４８）は、主にＴａ４Ｎ５およびＴａ３Ｎ５から形成されていると考えられる。より一般的には、ＴａｘＮｙは、０．５≦ｙ／ｘ≦１．２５の場合、主にＴａ２ＮおよびＴａ４Ｎ５から形成されており、１．２５≦ｙ／ｘ≦１．６７の場合、主にＴａ４Ｎ５およびＴａ３Ｎ５から形成されている。
【００３１】
ＴｉｍＮｎと異なり、ＴａｘＮｙの場合、Ｔａ４Ｎ５およびＴａ３Ｎ５のように窒素の組成比がタンタルより多い安定相が存在する。そのため、メタルゲート電極１０３，２０３に多くの窒素を含むことができる。より具体的には、Ｔａ３Ｎ５を含むようにＴａｘＮｙ膜１８，３８を形成することにより、窒素の組成比を１．２５以上とすることができる。ＴａｘＮｙ膜１８，３８の窒素の組成が多いと、この窒素のうちの一部が下層のゲート絶縁膜であるＨｆＳｉＯＮ膜１７，３７に拡散してゲート絶縁膜中に負の電荷が生成され、その結果、フラットバンド電圧Ｖｆｂが高くなると考えられる。
【００３２】
実際、図２に示すように、ＴｉｍＮｎおよびＴａｘＮｙ（ｙ／ｘ＝０．６６および１．１２）と比べ、ＴａｘＮｙ（ｙ／ｘ＝１．４８）ではメタルゲート電極のフラットバンド電圧Ｖｆｂが高くなっている。よって、メタルゲート電極のＥＷＦを高くすることができ、結果としてメタル電極１０３，２０３のＥＷＦをシリコンの伝導帯端と価電子帯端に近づけることができ、トランジスタの閾値電圧Ｖｔｈを低くすることができる。
【００３３】
図３は、ＰＯｌｙ−Ｓｉ／ＴａｘＮｙ／ＨｆＳｉＯＮ／ＳｉＯＮ／Ｓｉ積層構造のＭＯＳキャパシタにおけるＴａｘＮｙの組成比とゲート絶縁膜のリーク電流Ｊｇとの関係を示すグラフである。比較のために、ＴａｘＮｙの代わりにＴｉｍＮｎを用いた場合のリーク電流Ｊｇもプロットしている。同図の横軸は図２と同様であり、縦軸はリーク電流Ｊｇである。メタルゲート電極の材料がＴｉｍＮｎである場合に比べ、ＴａｘＮｙをメタルゲート電極とした場合、リーク電流Ｊｇを９割以上減少させることができる。
【００３４】
ＴａｘＮｙ膜１８，３８中の一部のタンタルが下層のＨｆＳｉＯＮ膜１７，３７中に混入したり、タンタルとＨｆＳｉＯＮ膜１７，３７とが界面反応を生じたりすると、タンタルと酸素原子間の結合が形成され、ＨｆＳｉＯＮ膜１７，３７中にＨｆＴａＳｉＯＮが形成される。その結果、ゲート絶縁膜の物理膜厚が増加し、リーク電流Ｊｇが減少したと考えられる。
【００３５】
図４は、ＰＯｌｙ−Ｓｉ／ＴａｘＮｙ／ＨｆＳｉＯＮ／ＳｉＯＮ／Ｓｉ積層構造のＭＯＳキャパシタにおけるＴａｘＮｙの組成比と蓄積容量換算ゲート絶縁膜厚Ｔａｃｃとの関係を示すグラフである。比較のために、ＴａｘＮｙの代わりにＴｉｍＮｎを用いた場合の蓄積容量換算ゲート絶縁膜厚Ｔａｃｃもプロットしている。同図の横軸は図２と同様であり、縦軸は蓄積容量換算ゲート絶縁膜厚Ｔａｃｃである。蓄積容量換算ゲート絶縁膜厚Ｔａｃｃは蓄積容量から見積もられるゲート絶縁膜の膜厚であり、微細化のためには小さいことが望ましい。
【００３６】
メタルゲート電極の材料として、ＴｉｍＮｎを用いた場合と比べ、ＴａｘＮｙを用いた場合、特に窒素の組成比が小さいｙ／ｘ＝０．６６の場合に、蓄積容量換算ゲート酸化膜厚Ｔａｃｃが増加してしまう。これは、窒素の組成比が少ない場合、ＴａｘＮｙは熱的に不安定であり、タンタルが下層のＨｆＳｉＯＮ膜と界面反応を生じるためである。窒素の組成比を多くすることで、蓄積容量換算ゲート酸化膜厚Ｔａｃｃの増加を抑制できる。
【００３７】
このように、窒素の組成比が大きいＴａｘＮｙを用いると、過剰にタンタルがＨｆＳｉＯＮ膜１７，３７に混入等することがないため、蓄積容量換算ゲート酸化膜厚Ｔａｃｃの増加を抑制しつつ、リーク電流Ｊｇを減少させることができる。
【００３８】
以上のように、メタルゲート電極の材料として、ＴｉＮでなくＴａｘＮｙを用いることにより、フラットバンド電圧Ｖｆｂが高くなり、トランジスタの閾値電圧Ｖｔｈを低くすることができる（図２）。また、フラットバンド電圧Ｖｆｂをより高くし（図２）、かつ蓄積容量換算ゲート酸化膜厚Ｔａｃｃの増加を抑制しつつ（図４）、リーク電流Ｊｇを減少させる（図３）ためには、ＴａｘＮｙにおける窒素の組成比が高い方が望ましい。
【００３９】
そのため、本実施形態では、Ｔａ３Ｎ５を含むＴａｘＮｙ膜１８，３８をメタルゲート電極１０３，２０３の材料として用いる。
【００４０】
次に、第１の実施形態に係る半導体装置５００の製造方法を説明する。図５は、図１の半導体装置５００の製造工程の手順を示す工程図であり、図６〜図１１は、図１の半導体装置の各製造工程を示す断面図である。
【００４１】
まず、シリコン基板１の中に微細な溝を複数形成し、この溝の中に絶縁膜を埋め込んだＳＴＩ（Shallow Trench Isolation）構造の素子分離領域３００を形成する。次に、シリコン基板１にＰ型拡散層１１およびＮ型拡散層３１を形成する。さらに、Ｐ型拡散層１１およびＮ型拡散層上３１に犠牲酸化膜５１を形成する（ステップＳ１）。以上により、図６に示す断面構造が得られる。
【００４２】
続いて、レジスト（不図示）をマスクとし、ＮＨ４Ｆ水溶液又は希フッ酸を用いて、Ｎ型拡散層３１上の犠牲酸化膜５１を除去する。これによりＮ型拡散層３１が露出するので、Ｎ型拡散層３１の表面にＳｉＧｅ膜５２を選択的にエピタキシャル成長させる（ステップＳ２）。次に、同様にして、Ｐ型拡散層１１上の犠牲酸化膜５１を除去し、Ｐ型拡散層１１上およびＳｉＧｅ膜５２上に、例えば膜厚１ｎｍのケミカルＳｉＯ２膜を形成する。さらに、酸素雰囲気での熱処理後、窒素プラズマ雰囲気中で処理した後に再度熱処理を行い、ＳｉＯ２膜をＳｉＯＮ膜５３に改質する（ステップＳ３）。以上により、図７に示す断面構造が得られる。
【００４３】
さらに、ＡＬＤ（Atomic Layer Deposition）法またはＰＶＤ（Physical Vapor Deposition）法により、例えば膜厚１ｎｍのＡｌ２Ｏ３膜を全面に形成する。次に、レジスト（不図示）をマスクとし、Ｐ型拡散層１１上のＡｌ２Ｏ３膜をエッチング除去する。これにより、Ｎ型拡散層３１側にのみＡｌ２Ｏ３膜５４が形成される（ステップＳ４、図８）。
【００４４】
続いて、ＰＶＤ法により、例えば膜厚１ｎｍのＬａ２Ｏ３膜を全面に形成する。次に、レジスト（不図示）をマスクとして、Ｎ型拡散層３１上のＬａ２Ｏ３膜をエッチング除去する。これにより、Ｐ型拡散層３１側にのみＬａ２Ｏ３膜５５が形成される（ステップＳ５、図８）。
【００４５】
その後、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、例えば膜厚２ｎｍのＨｆＳｉＯ膜（ハフニウムシリコン酸化膜）を全面に形成する。さらに、窒素プラズマ雰囲気中で処理した後、熱処理を行うことで、ＨｆＳｉＯ膜をＨｉｇｈ−Ｋ絶縁膜であるＨｆＳｉＯＮ膜５６に改質する（ステップＳ６）。以上により、図８に示す断面構造が得られる。
【００４６】
続いて、反応性スパッタ法により、例えば膜厚１０ｎｍのＴａｘＮｙ膜５７を形成する（ステップＳ７）。このとき、Ｎ２／Ｔａ流量比が小さいと、Ｔａ２Ｎが主に形成されてしまい、Ｔａ３Ｎ５が形成されない。そのため、Ｎ２／Ｔａ流量比を多くして、Ｔａ３Ｎ５を含むＴａｘＮｙ膜５７が形成されるようにする。以上により、図９に示す断面構造が得られる。
【００４７】
このように、窒素を多く含むＴａｘＮｙ膜５７を形成することで、後述する熱処理工程で窒素の一部がゲート絶縁膜１０２，２０２となるＨｆＳｉＯＮ膜５６中に拡散する。これにより、メタルゲート電極１０３，２０３のフラットバンド電圧Ｖｆｂが高くなり、結果として、ＮＭＯＳＦＥＴ１００およびＰＭＯＳＦＥＴ２００の閾値電圧Ｖｔｈを低くすることができる。
【００４８】
続いて、ＴａｘＮｙ膜５７上にシリコン膜５８を形成し（ステップＳ８）、図１０に示す断面構造が得られる。
【００４９】
さらに、ハードマスク（不図示）を用いて、ＲＩＥ（Reactive Ion Etching）法により、シリコン膜５８、ＴａｘＮｙ膜５７、ＨｆＳｉＯＮ膜５６、Ｌａ２Ｏ３膜５５（Ｐ型拡散層１１側）およびＡｌ２Ｏ３膜５４（Ｎ型拡散層３１側）をエッチングする。これにより、ＮＭＯＳＦＥＴ１００のゲート酸化膜１０２であるＳｉＯＮ膜１５およびＨｆＳｉＯＮ膜１７と、これらの間に介挿されるＬａ２Ｏ３膜１６と、メタルゲート電極１０３であるＴａｘＮｙ膜１８およびシリコン膜１９とが形成される。また、ＰＭＯＳＦＥＴ２００のゲート酸化膜２０２であるＳｉＯＮ膜３５およびＨｆＳｉＯＮ膜３７と、これらの間に介挿されるＡｌ２Ｏ３膜３６と、メタルゲート電極２０３であるＴａｘＮｙ膜３８およびシリコン膜３９とが形成される（ステップＳ９）。以上により、図１１に示す断面構造が得られる。
【００５０】
このように、ＮＭＯＳＦＥＴ１００およびＰＭＯＳＦＥＴ２００のメタルゲート電極１０３，２０３の材料は同一であるので、製造プロセスを簡略化できる。
【００５１】
その後、ＡＬＤ法またはＣＶＤ法により、ＳｉＮ膜を堆積し、オフセットスペーサ２１，４１を形成する。続いて、ＣＶＤ法またはＲＩＥ法により、ＳｉＯ２膜からなるサイドウォールスペーサ（不図示）を形成する（ステップＳ１０）。
【００５２】
さらに、レジスト（不図示）をマスクとし、Ｎ型拡散層３１にＢ（ホウ素）を注入し、Ｐ型拡散層１１にＰ（リン）またはＡｓ（ヒ素）を注入する。その後、熱処理を行うことにより、Ｎ型拡散層３１中にＰ型拡散層３２が形成され、Ｐ型拡散層１１中にＮ型拡散層１２が形成される。続いて、サイドウォールスペーサを除去した後、レジスト（不図示）をマスクとし、Ｎ型拡散層３１にＢを注入し、Ｐ型拡散層１１にＰまたはＡｓを注入する。その後、熱処理を行うことにより、Ｐ型エクステンション拡散層３３およびＮ型エクステンション拡散層１３が形成される（ステップＳ１１）。
【００５３】
Ｎ型拡散層１２およびＮ型エクステンション拡散層１３はＮＭＯＳＦＥＴ１００のソース／ドレイン電極１０１となる。Ｐ型拡散層３２およびＰ型エクステンション拡散層３３はＰＭＯＳＦＥＴ２００のソース／ドレイン電極２０１となる。
【００５４】
この熱処理により、ＴａｘＮｙ膜１８，３８中の一部の窒素がＨｆＳｉＯＮ膜１７，３７に拡散し、ＭＯＳＦＥＴ１００，２００の閾値電圧Ｖｔｈを低くすることができる。さらに、ＴａｘＮｙ膜１８，３８中の一部のタンタルがＨｆＳｉＯＮ膜１７，３７に混入したり、界面反応を生じたりする。その結果、ゲート絶縁膜１０２，２０２にタンタルが含まれることとなり、このタンタルとＨｆＳｉＯＮ膜１７，３７膜中の酸素原子との結合が生じる。
【００５５】
続いて、ＣＶＤ法およびＲＩＥ法により、ＳｉＯ２膜からなるサイドウォールスペーサ２２，４２とＳｉＮ膜からなるサイドウォールスペーサ２３，４３を形成する。そして、ソース／ドレイン電極１０１，２０１およびメタルゲート電極１０３，２０３のシリコン膜表面に自己整合的にシリサイド膜２１，４１を形成する。以上により、図１に示す断面構造の半導体装置５００が得られる。
【００５６】
その後、層間絶縁膜の形成、コンタクトホールの開口および導電材料の埋め込み、配線の形成等を行い、半導体集積回路が形成される。
【００５７】
このように、第１の実施形態では、メタルゲート電極１０３，２０３の材料に、Ｔａ３Ｎ５を含むＴａｘＮｙ膜１８，３８を用いる。ＴａｘＮｙ膜１８，３８中には多くの窒素が含まれており、その窒素の一部がゲート絶縁膜１０２，２０２中に拡散することにより、ＴｉＮに比べてフラットバンド電圧Ｖｆｂが高くなり、ＮＭＯＳＦＥＴ１００およびＰＭＯＳＦＥＴ２００の閾値電圧Ｖｔｈを低くすることができる。また、ＴａｘＮｙ膜１８，３８中の窒素がＨｆＳｉＯＮ膜１７，３７中に拡散することにより、ゲート絶縁膜１０２，２０２の絶縁性を高くすることができ、ゲートリーク電流Ｊｇを抑制できる。
【００５８】
図１２〜図１４は、図１の第１〜第３の変形例である半導体装置の製造工程断面図であり、図９に対応する。図９では、ＮＭＯＳＦＥＴ１００では、チャネル側からＳｉＯＮ膜５３／Ｌａ２Ｏ３膜５５／ＨｆＳｉＯＮ膜５６の順に形成し、ＰＭＯＳＦＥＴ２００では、ＳｉＯＮ膜５３／Ａｌ２Ｏ３膜５４／ＨｆＳｉＯＮ膜５６の順に形成し、これらの上にメタルゲート電極となるＴａｘＮｙ膜５７を形成する。
【００５９】
これに対し、図１２に示す第１の変形例では、ＮＭＯＳＦＥＴ１００では、チャネル側からＳｉＯＮ膜５３／ＨｆＳｉＯＮ膜５６ａ／Ｌａ２Ｏ３膜５５ａの順に形成し、ＰＭＯＳＦＥＴ２００では、ＳｉＯＮ膜５３／ＨｆＳｉＯＮ膜５６ａ／Ａｌ２Ｏ３膜５４ａの順に形成し、これらの上にＴａｘＮｙ膜５７を形成する。
【００６０】
また、図１３に示す第２の変形例では、ＮＭＯＳＦＥＴ１００では、チャネル側からＳｉＯＮ膜５３／ＨｆＳｉＯＮ膜５６ｂ／Ｌａ２Ｏ３膜５５ｂの順に形成し、ＰＭＯＳＦＥＴ２００では、ＳｉＯＮ膜５３／Ａｌ２Ｏ３膜５４ｂ／ＨｆＳｉＯＮ膜５６ｂの順に形成し、これらの上にＴａｘＮｙ膜５７を形成する。
【００６１】
また、図１４に示す第３の変形例では、ＮＭＯＳＦＥＴ１００では、チャネル側からＳｉＯＮ膜５３／Ｌａ２Ｏ３膜５５ｃ／ＨｆＳｉＯＮ膜５６ｃ／の順に形成し、ＰＭＯＳＦＥＴ２００では、ＳｉＯＮ膜５３／ＨｆＳｉＯＮ膜５６ｃ／Ａｌ２Ｏ３膜５４ｃの順に形成し、これらの上にＴａｘＮｙ膜５７を形成する。
【００６２】
図１２〜図１４に示すように、ＮＭＯＳＦＥＴ１００におけるＬａ２Ｏ３膜、および、ＰＭＯＳＦＥＴ２００におけるＡｌ２Ｏ３膜を介挿する位置は、ＳｉＯＮ膜とＨｆＳｉＯＮ膜との間でもよいし、ＨｆＳｉＯＮ膜とＴａｘＮｙ膜との間でもよい。これらの場合も、図１のＮＭＯＳＦＥＴ１００およびＰＭＯＳＦＥＴ２００と同様に、閾値電圧Ｖｔｈを低くすることができ、かつ、ゲートリーク電流Ｊｇを抑制できる。図１２〜図１４に示す半導体装置を製造する場合、図５のステップＳ４〜Ｓ６の順序を適宜入れ替える等をすればよい。
【００６３】
また、本実施形態では、Ｎ型およびＰ型拡散層１２，３２を形成した後に、サイドウォールスペーサを除去し、Ｎ型およびＰ型エクステンション拡散層１３，３３を形成したが、オフセットスペーサ２１，４１を形成した直後にＮ型およびＰ型エクステンション拡散層１３，３３を形成し、その後サイドウォールスペーサを形成し、Ｎ型およびＰ型拡散層１２，３２を形成してもよい。
【００６４】
（第２の実施形態）
以下に説明する第２の実施形態は、ＰＭＯＳＦＥＴのメタルゲート電極がＡｌ２Ｏ３膜のみならず、Ｌａ２Ｏ３膜を含むものである。
【００６５】
図１５は、本発明の第２の実施形態に係る半導体装置５００ａの断面図である。図１５では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００６６】
図１５のＮＭＯＳＦＥＴ１００ａおよびＰＭＯＳＦＥＴ２００ａは、ゲート絶縁膜１０２ａ，２０２ａおよびメタルゲート電極１０３ａ，２０３ａの構造が図１と異なっている。ＮＭＯＳＦＥＴ１００ａのゲート絶縁膜１０２ａは、ＳｉＯＮ膜１５、ＨｆＳｉＯＮ膜２４およびＬａ２Ｏ３膜２５を積層した構造であり、メタルゲート電極１０３ａは、ＴａｘＮｙ膜２６、シリコン膜２７およびシリサイド膜２０を積層した構造である。
【００６７】
また、ＰＭＯＳＦＥＴ２００ａのゲート絶縁膜２０２ａは、ＳｉＯＮ膜３５およびＨｆＳｉＯＮ膜４４を積層した構造であり、メタルゲート電極２０３ａは、ＴａｘＮｙ膜４５、Ａｌ２Ｏ３膜４６、ＴａｘＮｙ膜４７、Ｌａ２Ｏ３膜４８、ＴａｘＮｙ膜４９、シリコン膜５０およびシリサイド膜４０を積層した構造である。
【００６８】
本実施形態では、ＴａｘＮｙ膜２６，４５，４７，４９はいずれもＴａ３Ｎ５を含む。そのため、材料や組成が異なる別個の膜をそれぞれ形成するより、製造プロセスが簡略化されるとともに、ＴａｘＮｙ膜２６，４５，４７，４９中の窒素が確実にゲート絶縁膜１０２ａ，２０２ａ中に拡散することになり、ＭＯＳＦＥＴの閾値電圧Ｖｔｈを低くすることができる。
【００６９】
ところで、第１の実施形態で説明したように、図１のＮＭＯＳＦＥＴ１００において、Ｌａ２Ｏ３膜１６はメタルゲート電極１０３のＥＷＦを０．５ｅＶ程度低くするために介挿されるが、Ｌａ２Ｏ３膜１６上にＡｌ２Ｏ３膜の残渣があると、その残渣の量に応じてＥＷＦがばらついてしまう。同様に、ＰＭＯＳＦＥＴ２００において、Ａｌ２Ｏ３膜４６はメタルゲート電極２０３のＥＷＦを０．５ｅＶ程度高くするために介挿されが、Ａｌ２Ｏ３膜上にＬａ２Ｏ３膜の残渣があると、その残渣の量に応じてＥＷＦがばらついてしまう。また、Ｌａ２Ｏ３膜の一部がＡｌ２Ｏ３膜に拡散しても、その拡散量に応じてＥＷＦがばらついてしまう。このように、ＥＷＦがばらつくと、ＭＯＳＦＥＴの閾値電圧Ｖｔｈがばらつく原因になる。
【００７０】
そこで、本実施形態では、以下のような工程で半導体装置５００ａを作製し、不要な残渣を防止することができる。
【００７１】
図１６は、図１５の半導体装置５００ａの製造工程の手順を示す工程図であり、図１７〜図２０は、図１５の半導体装置５００ａの各製造工程を示す断面図である。
【００７２】
ステップＳ１〜Ｓ３までは図５に示す第１の実施形態と同様であり、図７と同様の断面構造が得られる。その後、ＭＯＣＶＤ法により、ＨｆＳｉＯ膜を全面に形成する。さらに、窒素プラズマ雰囲気中で処理した後、熱処理を行うことで、ＨｆＳｉＯ膜をＨｆＳｉＯＮ膜６１に改質する（ステップＳ２１）。さらに、ＰＶＤ法によりＴａｘＮｙ膜６２を、ＡＬＤ法またはＰＶＤ法によりＡｌ２Ｏ３膜６３を、ＰＶＤ法によりＴａｘＮｙ膜６４を、順に全面に形成する（ステップＳ２２）。以上により、図１７に示す断面構造が得られる。
【００７３】
次に、レジスト（不図示）をマスクとして、Ｐ型拡散層１１上のＴａｘＮｙ膜６４／Ａｌ２Ｏ３膜６３／ＴａｘＮｙ膜６２積層構造をエッチング除去し（ステップＳ２３）、Ｎ型拡散層３１上にのみＴａｘＮｙ膜６７／Ａｌ２Ｏ３膜６６／ＴａｘＮｙ６５膜積層構造が形成される。以上により、図１８に示す断面構造が得られる。
【００７４】
なお、図１９に示すように、Ａｌ２Ｏ３膜６６の代わりに、ＰＶＤ法でＡｌ膜６６ａを形成してもよい。これにより、積層構造をすべてＰＶＤ法により形成することもできる。
【００７５】
続いて、ＰＶＤ法によりＬａ２Ｏ３膜６８およびＴａｘＮｙ膜６９を全面に形成する（ステップＳ２４）。これにより、図２０に示す断面構造が得られる。
【００７６】
ここで、図１７に示すように、Ｐ型拡散層１１上のＨｆＳｉＯＮ膜６１上に直接Ａｌ２Ｏ３膜６３が形成されることはない。そのため、図１８または図１９において、Ｐ型拡散層１１上のＨｆＳｉＯＮ膜６１上にＡｌ２Ｏ３膜６３の残渣がない状態で、ＨｆＳｉＯＮ膜６１上にＬａ２Ｏ３膜６８を形成できる。
【００７７】
また、Ｎ型拡散層３１上のＡｌ２Ｏ３膜６６の上にＴａｘＮｙ膜６７が形成されているので、Ｎ型拡散層３１上に形成されたＬａ２Ｏ３膜６８がＡｌ２Ｏ３膜６６に拡散してＥＷＦがばらつくことはない。よって、Ｎ型拡散層３１上のＬａ２Ｏ３膜６８を選択除去する必要がなく、製造プロセスを簡略化できる。
【００７８】
その後、ＴａｘＮｙ膜６９上にシリコン膜を形成し（ステップＳ８）、形成された各層をパターニングしてゲート絶縁膜１０２ａ，２０２ａ、メタルゲート電極１０３ａ，２０３ａを形成する（ステップＳ９）。以上により、図２１に示す断面構造が得られる。
【００７９】
その後、図４に示す第１の実施形態と同様の工程を経て、図１５に示す半導体装置５００ａが得られる。
【００８０】
本実施形態では、Ａｌ２Ｏ３膜４６（またはＡｌ膜）は、ゲート絶縁膜２０２ａでなく、ゲート電極２０３ａに含まれる。この場合でも、熱工程によりゲート絶縁膜２０２ａであるＨｆＳｉＯＮ膜４４とＳｉＯＮ膜３５との界面にＡｌが拡散する。これによりＰＭＯＳトランジスタ２００ａの閾値電圧Ｖｔｈを低くすることができる。
【００８１】
このように、第２の実施形態では、ＮＭＯＳＦＥＴ１００ａを作製する際、ＨｆＳｉＯＮ膜６１上にＴａｘＮｙ膜６２を形成し、その上にＰＭＯＳＦＥＴ２００ａ用のＡｌ２Ｏ３膜６３を形成する。そのため、Ａｌ２Ｏ３の残渣がない状態でＬａ２Ｏ３膜６８を形成できる。よって、メタルゲート電極１０３ａのＥＷＦがばらつかず、ＮＭＯＳＦＥＴ１００ａの閾値電圧Ｖｔｈを一定に保ちつつ低くすることができる。
【００８２】
一方、ＰＭＯＳＦＥＴ２００ａを作製する際、Ａｌ２Ｏ３膜６６上にＴａｘＮｙ膜６７を形成し、その上にＮＭＯＳＦＥＴ１００ａ用のＬａ２Ｏ３膜６８を形成する。よって、Ｌａ２Ｏ３膜６８がＡｌ２Ｏ３膜６６に拡散することはなく、メタルゲート電極２０３ａのＥＷＦがばらつかず、ＰＭＯＳＦＥＴ２００ａの閾値電圧Ｖｔｈを一定に保ちつつ低くすることができる。また、Ｌａ２Ｏ３膜６８を除去する必要がないので、製造プロセスを簡略化でき、製造コストを抑制できる。
【００８３】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００８４】
１  シリコン基板
１１，３２  Ｐ型拡散層
１２，３１  Ｎ型拡散層
１５，３５，５３  ＳｉＯＮ膜
１６，２５，４８，５５，６８  Ｌａ２Ｏ３膜
１７，２４，３７，４４，５６，６１  ＨｆＳｉＯＮ膜
１８，２６，３８，４５，４７，４９，５７，６２，６４，６５，６７，６９  ＴａｘＮｙ膜
３４，５３  ＳｉＧｅ層
３６，４６，５４，６３，６６  Ａｌ２Ｏ３膜
１００，１００ａ  ＮＭＯＳＦＥＴ
１０２，１０２ａ，２０２，２０２ａ  ゲート絶縁膜
１０３，１０３ａ，２０３，２０３ａ  ゲート電極
２００，２００ａ  ＰＭＯＳＦＥＴ
５００，５００ａ  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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