(57)【要約】【課題】寄生容量を増やさずにソフトエラー率を低減することのできる半導体装置を提供する。【解決手段】半導体基板の主表面に形成された第１導電型ウェルと、第１導電型ウェルの表面に形成されたトランジスタと、半導体基板の主表面に形成された素子分離絶縁領域と、第１導電型ウェルの表面に前記トランジスタと素子分離絶縁領域を隔てて形成され、底面の深さがおおよそ当該素子分離絶縁領域の底面と等しく、第１導電型ウェルより不純物濃度が高い第１導電型高濃度領域と、第１導電型高濃度領域の表面に形成されたウェルコンタクト電極と、を備える。【選択図】図１
2011054772.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された第１導電型ウェルと、
前記第１導電型ウェルの表面に形成されたトランジスタと、
前記半導体基板の主表面に形成された素子分離絶縁領域と、
前記第１導電型ウェルの表面に前記トランジスタと前記素子分離絶縁領域を隔てて形成され、底面の深さがおおよそ当該素子分離絶縁領域の底面と等しく、前記第１導電型ウェルより不純物濃度が高い第１導電型高濃度領域と、
前記第１導電型高濃度領域の表面に形成されたウェルコンタクト電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記トランジスタが第２導電型ＭＩＳトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電型高濃度領域は、１ｅ１７ｃｍ−３以上の不純物濃度を有する高濃度領域であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記トランジスタは、所定の組み合わせ回路を構成するためのトランジスタであることを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
前記第１導電型高濃度領域の底面は、前記第２導電型ＭＩＳトランジスタのソースドレイン領域の底面より深く形成されていることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記第１導電型ウェル内の前記素子分離絶縁領域の底面より深い領域に形成された前記第１導電型ウェルより不純物濃度が高い第１導電型深層高濃度領域をさらに備えることを特徴とする請求項１乃至５いずれか１項記載の半導体装置。
【請求項７】
前記半導体基板の主表面に形成された第２導電型ウェルと、
前記第２導電型ウェルの表面に設けられ、前記第２導電型ＭＩＳトランジスタと共に所定の論理回路を構成する第１導電型ＭＩＳトランジスタと、
前記第２導電型ウェルの表面に、前記第１導電型ＭＩＳトランジスタと前記素子分離絶縁領域を隔てて形成され、底面の深さがおおよそ当該素子分離絶縁領域の底面と等しく、前記第２導電型ウェルより不純物濃度が高い第２導電型高濃度領域と、
前記第２導電型高濃度領域の表面に形成されたウェルコンタクト電極と、
を備えることを特徴とする請求項２又は５記載の半導体装置。
【請求項８】
前記第１導電型高濃度領域及び第２導電型高濃度領域は、いずれも１ｅ１７ｃｍ−３以上の不純物濃度を有する高濃度領域であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記所定の論理回路が組み合わせ回路であることを特徴とする請求項７又は８記載の半導体装置。
【請求項１０】
前記第１導電型ウェル内の前記素子分離絶縁領域の底面より深い領域に形成された前記第１導電型ウェルより不純物濃度が高い第１導電型深層高濃度領域と、
前記第２導電型ウェル内の前記素子分離絶縁領域の底面より深い領域に形成された前記第２導電型ウェルより不純物濃度が高い第２導電型深層高濃度領域と、
をさらに備えることを特徴とする請求項７乃至９いずれか１項記載の半導体装置。
【請求項１１】
前記第１導電型ウェルがＰウェル、前記第１導電型高濃度領域がＰ型高濃度領域、前記第２導電型ＭＩＳトランジスタがＮ型ＭＩＳトランジスタであることを特徴とする請求項２、５、７乃至１０いずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、放射線の照射等によって影響を受ける微細なトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体素子やＬＳＩにおいて、パッケージ充填材中の放射性元素が崩壊して発生するα線や宇宙から地上に降り注ぐ中性子が半導体基板中の原子（例えば、シリコン）と衝突して発生するイオン化した二次粒子などの荷電粒子によってソフトエラーが起きることが知られている。すなわち、荷電粒子が半導体基板内を走行すると、その飛跡に沿って電子・正孔対が発生し、その電子あるいは正孔が半導体装置の拡散層に収集される。その際、半導体装置内の論理回路において、論理“１”が“０”あるいは“０”が“１”にビット反転を起こすことによってソフトエラーは生じる。
【０００３】
このとき、例えばｎＭＯＳの拡散層（ソースドレイン領域）には電子が収集されるが、チャネル領域には正孔がしばらく滞留し、ウェル電位を上昇させる。そうすると、ｎＭＯＳのソース、ドレイン拡散層間に電位差がある場合、ゲートがオフ状態であってもリーク電流が流れる、いわゆる寄生バイポーラ効果が発生し、収集される電荷量を増大させて、ソフトエラーが起きやすくなる。そこで、ウェル内部の、ある深さの範囲に高濃度の層を形成するレトログレードウェルを追加してウェル抵抗を下げてやると、ソフトエラー耐性が向上することが知られている。
【０００４】
図８（ａ）（ｂ）は、特許文献１に記載されているこのレトログレードウェルを設けた従来の半導体装置の断面図である。図８（ａ）が、ＳＲＡＭ部の断面図で、フラットウェルＰＷＬＭ（Ｐ型ウェル）、ＮＭＬＭ（Ｎ型ウェル）より高濃度のレトログレードウェルＢＰＭ（Ｐ型高濃度ウェル）、ＢＮＭ（Ｎ型高濃度ウェル）を分離部２の底部およびその近傍に当たる位置に設けることが記載されている。一方、図８（ｂ）は、論理回路部の断面図で、フラットウェルＰＷＬＬ、ＮＷＬＬより高濃度で、ＳＲＡＭ部のレトログレードウェルより低濃度のレトログレードウェルＢＰＬ（Ｐ型）、ＢＮＬ（Ｎ型）を素子分離領域にのみ設け、素子分離能力を向上させることが記載されている。また、論理回路部のトランジスタを形成した活性領域の下には、高速性が要求される論理回路において接合容量が増大しないように、レトログレードウェルは設けないことが記載されている。
【０００５】
また、図８（ｃ）は、特許文献２に記載されている従来の半導体装置の断面図で、電源ＶＳＳに接続された垂直導体（垂直ドープ構造）７３０をＰ-バルクシリコン基板７４０に達するように深く設け、放射線の照射に起因する寄生バイポーラトランジスタ動作を防ぐことが記載されている。さらに、特許文献３には、サイリスタのトリガ素子としてＮＭＯＳトランジスタを用いるサイリスタ型の静電保護回路が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２８９６９６号公報
【特許文献２】特表２００７−５２３４８１号公報
【特許文献３】特開２００３−２０３９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は本発明により与えられる。ソフトエラーとして、従来は、情報を保持しているＤＲＡＭ、ＳＲＡＭ等のメモリ回路やフリップフロップ、ラッチ回路などの順序回路でのビット反転現象が注目されていたが、近年になって、組み合わせロジック回路で発生するソフトエラー現象も注目されるようになってきている。組み合わせ回路において、荷電粒子が近くを通過して電荷収集が発生した場合、ロジックセルの出力電位が一時的に変動するが、やがて本来の状態に復帰する。しかしながら、一時的な電位変動で生じた電位パルスが組み合わせ回路内を伝播する、シングル・イベント・トランジェント（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｔｒａｎｓｉｅｎｔ）と呼ばれる現象が発生する。そして、最終的にパルスがフリップフロップなどの順序回路に到達して、電位が変動しているタイミングで順序回路のクロック信号が入ると、誤った情報が順序回路に取り込まれ保持されてエラーが起きる。
【０００８】
放射線の照射等に起因する寄生バイポーラ効果は、ウェルコンタクト領域を、ある距離ごとにしかとらないＳＲＡＭ回路などで特に問題であり、ウェルコンタクト領域をセル内にとる組み合わせ論理回路においては、その影響は限定的であると考えられてきた。ここで、ウェルコンタクト電極が接触している領域と、その周辺にある、基板表面が同じ導電型となっている連続領域とを合わせてウェルコンタクト領域と呼んでいる。
【０００９】
近年のデバイス寸法の縮小により、組み合わせ論理回路においても寄生バイポーラ効果が顕著になると考えられる。組み合わせ論理回路では、寄生バイポーラ効果によるリーク電流により、電荷が収集される時間が長くなる。その結果、エラー信号のパルス幅が大きくなる。フリップフロップなどのクロックに同期した順序回路で、この誤信号がラッチされる確率は、ほぼエラー信号のパルス幅に比例すると考えられるので、寄生バイポーラ効果によって、論理回路でのソフトエラー率は上昇する。
【００１０】
発明者の検討によれば、組み合わせ論理回路には、高速動作が必要とさせるので、トランジスタの寄生容量を増やさずに、トランジスタ形成領域に対するウェル抵抗を小さく形成できれば、組み合わせ論理回路に対しても有効に寄生バイポーラ効果の抑制できる構造が得られると考えられる。
【００１１】
これに対し、特許文献１には、論理回路の高速動作を妨げずに、寄生バイポーラ効果を防ぐ方法は記載されていない。また、特許文献２のようにＰ-バルクシリコン基板７４０に達する垂直導体を設ければ、寄生バイポーラ効果を防ぐことはできるが、Ｐ-バルクシリコン基板７４０に達する垂直導体を形成するには、工程数の増加が多く、また、垂直導体とトランジスタとの距離が近くなれば、トランジスタの寄生容量も増えると考えられる。
【課題を解決するための手段】
【００１２】
本発明の１つの側面による半導体装置は、半導体基板の主表面に形成された第１導電型ウェルと、前記第１導電型ウェルの表面に形成されたトランジスタと、前記半導体基板の主表面に形成された素子分離絶縁領域と、前記第１導電型ウェルの表面に前記トランジスタと前記素子分離絶縁領域を隔てて形成され、底面の深さがおおよそ当該素子分離絶縁領域の底面と等しく、前記第１導電型ウェルより不純物濃度が高い第１導電型高濃度領域と、前記第１導電型高濃度領域の表面に形成されたウェルコンタクト電極と、を備える。
【発明の効果】
【００１３】
本発明によれば、トランジスタと素子分離絶縁領域を隔てて形成され、ウェルコンタクト電極に接続された第１導電型高濃度領域を素子分離絶縁領域とおおよそ同じ深さに形成するので、トランジスタの寄生容量を増やさずにトランジスタ領域に対するウェル抵抗を減らすことができる。これにより、放射線の照射等に起因する寄生バイポーラ効果を抑制し、ソフトエラーを防止することもできる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施例による半導体装置の（ａ）平面図と、（ｂ）図１（ａ）中の矢印Ｉ（ｂ）−Ｉ（ｂ）に沿った断面図である。
【図２】図１（ａ）の半導体装置の、（ａ）矢印ＩＩ（ａ）−ＩＩ（ａ）に沿った断面図と、（ｂ）矢印ＩＩ（ｂ）−ＩＩ（ｂ）に沿った断面図である。
【図３】トランジスタ領域に荷電粒子が入射した場合の電荷収集電流波形の模式図である。
【図４】比較例の半導体装置の（ａ）平面図と、（ｂ）図４（ａ）中の矢印ＩＶ（ｂ）−ＩＶ（ｂ）に沿った断面図である。
【図５】高濃度領域への追加不純物濃度と電荷収集継続時間との関係を示すグラフである。
【図６】本発明の他の実施例による半導体装置の（ａ）平面図と、（ｂ）図６（ａ）中の矢印ＶＩ（ｂ）−ＶＩ（ｂ）に沿った断面図と、（ｃ）図６（ａ）中の矢印ＶＩ（ｃ）−ＶＩ（ｃ）方向に沿った断面図である。
【図７】本発明のさらに別な実施例による半導体装置の（ａ）平面図と、（ｂ）図７（ａ）中の矢印ＶＩＩ（ｂ）−ＶＩＩ（ｂ）に沿った断面図である。
【図８】（ａ）（ｂ）は、それぞれ、特許文献１に記載されている従来の半導体装置のＳＲＡＭ部と、論理回路部の断面図で、（ｃ）は特許文献２に記載されている別な従来の半導体装置の断面図である。
【発明を実施するための形態】
【００１５】
実施例について詳細に述べる前に、本発明の実施形態の概要について説明する。なお、実施形態の概要において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１６】
本発明の一実施形態の半導体装置１００、１００ａ、１００ｂは、半導体基板１０８の主表面に形成された第１導電型ウェル１０５と、第１導電型ウェル１０５の表面に形成されたトランジスタ１０２、１０３と、半導体基板１０８の主表面に形成された素子分離絶縁領域１０１と、第１導電型ウェル１０５の表面にトランジスタ１０２、１０３と素子分離絶縁領域１０１を隔てて形成され、底面の深さがおおよそ当該素子分離絶縁領域（１０６と１０２の間の１０１）の底面と等しく、第１導電型ウェル１０５より不純物濃度が高い第１導電型高濃度領域１０６と、第１導電型高濃度領域１０６の表面に形成されたウェルコンタクト電極１０４と、を備える。
【００１７】
第１導電型高濃度領域１０６の表面にウェルコンタクト電極１０４が形成されるので、第１導電型高濃度領域１０６とウェルコンタクト電極１０４とは低抵抗に接続される。また、第１導電型高濃度領域１０６とトランジスタ（一例としてソースドレイン１０２とゲート１０３を備えたＭＩＳトランジスタ）が素子分離絶縁領域１０１を隔てて形成されているので、第１導電型高濃度領域１０６を設けてもトランジスタの寄生容量が増加することはない。特に、第１導電型高濃度領域１０６の底面の深さが、おおよそトランジスタとの間を隔てる素子分離絶縁領域１０１の底面の深さと等しいので、トランジスタの寄生容量を増加させることなく、トランジスタ周辺領域へのウェル抵抗を削減することができる。第１導電型高濃度領域１０６の底面の深さをおおよそトランジスタを隔てる素子分離絶縁領域１０１の底面の深さと等しくすることは、発明者の知見によるものである。第１導電型高濃度領域１０６の深さが浅すぎれば、ウェル抵抗が大きくなり、第１導電型高濃度領域１０６の深さが深すぎ、トランジスタとの間を分離する素子分離絶縁領域１０１の底面から大きく露出すれば露出した部分の側面によりトランジスタの寄生容量の増加を招く。特に、微細化が進み、第１導電型高濃度領域１０６をトランジスタ領域の近くに設けるほど、トランジスタの寄生容量を増加させることになる。
【００１８】
言い換えるならば、第１導電型高濃度領域１０６によって、ウェルコンタクト電極１０４が低抵抗で、かつ、配線による寄生容量が増えないように素子分離絶縁領域１０１により絶縁されてトランジスタ近傍まで配線される。
【００１９】
また、第１導電型高濃度領域１０６の深さはたかだか素子分離絶縁領域１０１の深さと同等であるので、イオン注入等既知の製造技術を用いることにより比較的簡単に製造することができ、第１導電型高濃度領域１０６形成のため、大きく製造工程が増えることもない。
【００２０】
なお、素子分離絶縁領域１０１の深さは場所によって異なってもよいが、第１導電型高濃度領域１０６の底面の深さは、トランジスタを隔てる部分の素子分離絶縁領域１０１の底面の深さにおおよそ等しいことが望ましい。
【００２１】
また、トランジスタは第２導電型ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであってもよい。たとえば、第１導電型ウェルがＰ型ウェルであれば、トランジスタは、Ｎ型ＭＩＳトランジスタであり、第１導電型ウェルがＮ型ウェルであれば、トランジスタは、Ｐ型ＭＩＳトランジスタであってもよい。また、ＭＩＳトランジスタのゲート絶縁膜１０７は、酸化膜であってもよいし、酸化膜以外の絶縁膜であってもよい。
【００２２】
また、第１導電型高濃度領域１０６は、１ｅ１７ｃｍ−３以上の不純物濃度を有する高濃度領域であってもよい。図５の１２に示すように第１導電型高濃度領域１０６の不純物濃度と電荷収集継続時間ｔｃｃ（ｔｃｃが短いほど寄生バイポーラトランジスタ効果を抑制）との関係には相関関係があり、発明者の知見によれば、第１導電型高濃度領域１０６の不純物濃度は、１ｅ１７ｃｍ−３以上であることが望ましい。なお、図５の横軸は、第１導電型のウェルにさらに追加する第１導電型の不純物濃度を表しており、第１導電型高濃度領域１０６の不純物濃度そのものを表した図ではない。
【００２３】
また、トランジスタは、所定の組み合わせ回路を構成するためのトランジスタであってもよい。半導体装置１００、１００ａ、１００ｂには、ＮＡＮＤゲート、ＮＯＲゲート、インバータのような組み合わせ回路を備えており、組み合わせ回路は、ラッチやフリップフロップやメモリなどのクロックに同期して動作する順序回路、記憶回路へ接続される。組み合わせ回路が放射線の照射等によりシングル・イベント・トランジェントを発生し、クロックのエッジと重なるとソフトエラーとなる。上記構成によれば、シングル・イベント・トランジェントの発生を防ぐか、たとえ、シングル・イベント・トランジェントが発生してもその時間を短くし、ソフトエラーとなる確率を減少させることができる。
【００２４】
また、第１導電型高濃度領域１０６の底面は、第２導電型ＭＩＳトランジスタのソースドレイン領域１０２の底面より深く形成されている。そのように構成することにより、寄生バイポーラトランジスタ効果を効果的に防ぐことができる。
【００２５】
さらに、図６の半導体装置１００ａのように、第１導電型ウェル１０５内の素子分離絶縁領域１０１の底面より深い領域に形成された第１導電型ウェル１０５より不純物濃度が高い第１導電型深層高濃度領域１１６をさらに備えるものであってもよい。トランジスタが記憶回路や順序回路である場合には、その底面に第１導電型深層高濃度領域１１６を設けることにより、さらに効果的にソフトエラーを防ぐことができる。この第１導電型深層高濃度領域１１６は必要な箇所に部分的に設けることもできる。
【００２６】
また、図７の半導体装置１００ｂのように、半導体基板１０８の主表面に形成された第２導電型ウェル１２５と、第２導電型ウェル１２５の表面に設けられ、第２導電型ＭＩＳトランジスタと共に所定の論理回路を構成する第１導電型ＭＩＳトランジスタ(ソースドレイン１２２及びゲート１０３)と、第２導電型ウェル１２５の表面に、第１導電型ＭＩＳトランジスタと素子分離絶縁領域１０１を隔てて形成され、底面の深さがおおよそ当該素子分離絶縁領域１０１の底面と等しく、第２導電型ウェル１２５より不純物濃度が高い第２導電型高濃度領域１２６と、第２導電型高濃度領域１２６の表面に形成されたウェルコンタクト電極１０４と、を備えるものであってもよい。
【００２７】
第１導電型ＭＩＳトランジスタを設ける場合には、第２導電型ＭＩＳトランジスタと同様に素子分離絶縁領域１０１を隔ててウェルコンタクト電極１０４に接続された第２導電型高濃度領域１２６を形成することにより第２導電型ＭＩＳトランジスタのバックゲート近傍の第２導電型ウェル１２５のウェル抵抗を小さくし、放射線の照射等によるソフトエラーの発生を抑制することができる。また、第２導電型高濃度領域１２６をウェルコンタクト電極１０４に接続された配線と考えると、素子分離絶縁領域１０１により絶縁されているので寄生容量は増えない。なお、半導体基板１０８の表面に設ける素子分離絶縁領域１０１のうち、第２導電型ウェル１２５の表面に設ける素子分離絶縁領域１０１の底面の深さは他の領域の表面に設ける素子分離絶縁領域１０１の底面の深さと異なってもよいが、第１導電型ＭＩＳトランジスタと第２導電型高濃度領域１２６とを隔てる素子分離絶縁領域１０１の底面の深さは、第２導電型高濃度領域１２６の底面と深さとおおよそ等しいことが望ましい。また、この第２導電型高濃度領域１２６の形成も既知のイオン注入技術等を用いて比較的に簡単な製造工程の追加で製造することができる。
【００２８】
なお、上記の第１導電型ＭＩＳトランジスタは、第２電電型ＭＩＳトランジスタと共に所定の論理回路を構成するものである。論理回路は、記憶回路や順序回路の他、組み合わせ回路であってもよい。発明者の知見によれば、組み合わせ回路についても、放射線の照射等によりシングル・イベント・トランジェントを発生しソフトエラーの原因となるが、上記構成によれば、組み合わせ論理回路の高速動作を妨げることなく、ソフトエラーの発生を防ぐことができる。
【００２９】
以上で概要の説明を終わり、以下、本発明の各実施例について、図面を参照してより詳しく説明する。
【実施例１】
【００３０】
図１（ａ）は、実施例１による半導体装置１００の平面図である。また、図１（ｂ）、図２（ａ）、図２（ｂ）はそれぞれ図１（ａ）の平面図において、矢印Ｉ（ｂ）−Ｉ（ｂ）、矢印ＩＩ（ａ）−ＩＩ（ａ）、矢印ＩＩ（ｂ）−ＩＩ（ｂ）に沿った断面図である。これらの図面を用いて実施例１の半導体装置１００の構造について説明する。
【００３１】
まず、半導体装置１００の半導体基板１０８の主表面から見た平面の構造を説明する。図１（ａ）において、半導体基板１０８の表面には、ゲート電極１０３を挟んでソースドレイン領域１０２を備えたＭＩＳトランジスタが形成されている。このＭＩＳトランジスタは、Ｐ型のＭＩＳトランジスタであってもよいし、Ｎ型のＭＩＳトランジスタであってもよいが、ここでは、Ｎ型のＭＩＳトランジスタであるとして後の説明を続ける。Ｎ型のＭＩＳトランジスタである場合には、ソースドレイン領域１０２はＮ型の領域となる。
【００３２】
図１（ａ）において、ソースドレインの電流の流れる方向と平行して、かつ、Ｎ型ソースドレイン領域から一定距離離間してウェルコンタクト電極１０４が設けられている。寄生バイポーラ効果を防ぎ、レイアウトの集積度を上げるためには、ウェルコンタクト電極１０４は、ＭＩＳトランジスタのチャンネル領域（ゲート電極１０３によって仕切られるソースドレイン領域１０２のゲート電極１０３直下の部分）やドレイン領域の近くに設けることが望ましい。なお、ウェルコンタクト電極１０４の配置は図１（ａ）の配置に限定されず、例えば、ソースドレイン領域１０２の周りをすべて囲むように設けてもよい。
【００３３】
次に、半導体装置１００の断面の構造について説明する。図１（ｂ）の断面図において、半導体基板１０８の主表面にＰ型ウェル１０５が形成されている。半導体基板１０８はＮ型、Ｐ型どちらの半導体基板であってもよい。また、Ｐ型ウェル１０５は半導体基板１０８の主表面の全面に設けても、半導体基板１０８の主表面の一部の領域に設けてもよい。Ｐ型ウェル１０５の表面の一部には、ゲート絶縁膜１０７が形成され、ゲート絶縁膜１０７の表面にはゲート電極１０３が形成されている。このゲート電極１０３直下のゲート絶縁膜１０７を挟んだＰ型ウェル１０５の表面付近がＮ型ＭＩＳトランジスタのチャンネル領域となる。
【００３４】
また、ウェルコンタクト電極１０４の直下にはＰ型の高濃度領域１０６が設けられておりウェルコンタクト電極１０４からＮ型ＭＩＳトランジスタのチャンネル領域付近までのＰ型ウェルのウェル抵抗を下げている。また、Ｎ型ＭＩＳトランジスタが形成される領域及びＰ型高濃度領域１０６を除いて半導体基板１０８の表面には、素子分離絶縁領域１０１が設けられている。図１（ｂ）では、半導体基板１０８の全面にＰ型ウェル１０５が設けられているので素子分離絶縁領域１０１は、Ｐ型ウェル１０５の表面に設けられることになるが、半導体基板１０８の一部の表面にＰ型ウェル１０５を設ける場合には、Ｐ型ウェル１０５が形成されていない半導体基板１０８の表面にも素子分離絶縁領域１０１を形成してもよい。また、素子分離絶縁領域１０１は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）による絶縁膜であってもよい。
【００３５】
ＭＩＳトランジスタ間に素子分離絶縁領域１０１を設けることにより、互いにＭＩＳトランジスタのソースドレイン領域１０２の間を絶縁することができる。また、Ｐ型高濃度領域１０６とＭＩＳトランジスタのチャンネル領域やソースドレイン領域１０２との間にも素子分離絶縁領域１０１が設けられている。素子分離絶縁領域１０１をＰ型高濃度領域１０６とＭＩＳトランジスタのチャンネル領域やソースドレイン領域との間に設けることにより、Ｐ型高濃度領域１０６とＭＩＳトランジスタのチャンネル領域やソースドレイン領域１０２との間の寄生容量を減少させることができる。
【００３６】
また、Ｐ型高濃度領域１０６の底面は、トランジスタ領域（チャンネル領域やソースドレイン領域１０２）との間を隔てる素子分離絶縁領域１０１の底面の深さにほぼ等しい。Ｐ型高濃度領域１０６の底面を素子分離絶縁領域１０１の底面より深く形成する場合には、素子分離絶縁領域１０１の底面から露出する部分のＰ型高濃度領域１０６とトランジスタのチャンネル領域やソースドレイン領域１０２との間の寄生容量が増加するので望ましくない。この寄生容量は、素子分離絶縁領域１０１の底面から露出する部分のＰ型高濃度領域１０６とトランジスタ領域との距離がある場合には問題とならないが、ウェル抵抗を減らし、集積度を上げるには、Ｐ型高濃度領域１０６の底面からトランジスタ領域までの距離を短くする必要があるので、問題となる。この実施例では、Ｐ型高濃度領域１０６の側面は素子分離絶縁領域１０１を隔てているので、トランジスタの寄生容量にはほとんど効かない。
【００３７】
また、Ｐ型高濃度領域１０６の底面の深さがトランジスタ領域との間を隔てる素子分離絶縁領域の底面より浅い場合には、ＭＩＳトランジスタのチャンネル領域までのＰウェル抵抗が大きくなりバイポーラ効果を十分に防ぐことができない。理想的には、Ｐ型高濃度領域１０６の底面は周辺の素子分離絶縁領域１０１の底面、特にトラジスタ領域との間に形成された素子分離絶縁領域１０１の底面と揃っていることが望ましい。半導体装置の一般的な製造方法によれば、素子分離絶縁領域１０１を製造する工程と、Ｐ型高濃度領域１０６を製造する工程は異なるので、現実には、素子分離絶縁領域１０１の底面とＰ型高濃度領域１０６の底面の深さを完全に一致させることはできないが、素子分離絶縁領域１０１を形成してからＰ型高濃度領域１０６を形成する場合には、Ｐ型高濃度領域１０６の底面がおおよそ素子分離絶縁領域の底面に揃うようにＰ型高濃度領域１０６を形成することが望ましい。
【００３８】
また、図２（ａ）のＮ型ＭＩＳトランジスタを電流が流れる方向で切断した断面図に示すとおり、Ｎ型ＭＩＳトランジスタのＮ型ソースドレイン領域１０２の底面の深さは素子分離絶縁領域１０１の底面の深さより浅い。従って、Ｐ型高濃度領域１０６の底面は、素子分離絶縁領域１０１の底面の深さにほぼ等しいので、Ｎ型ＭＩＳトランジスタのチャンネル直下の部分のＰ型ウェルのウェルコンタクト電極からの抵抗を小さくすることができる。従って、放射線の照射等によってこのＭＩＳトランジスタが寄生バイポーラトランジスタとして動作することを防ぐことができる。なお、ＭＩＳトランジスタが寄生バイポーラトランジスタとして動作するときは、チャンネル領域（ゲート電極直下のＰ型ウェルの比較的浅い領域）がベース、Ｎ型ソースドレイン領域１０２のドレインがコレクタ、ソースがエミッタとなる寄生バイポーラトランジスタとして動作することもある。
【００３９】
さらに、図２（ｂ）のウェルコンタクト電極１０４部分の断面図に示すように、矩形に形成されたウェルコンタクト電極１０４の直下の全面にＰ型高濃度領域１０６が形成されており、ウェルコンタクト電極１０４の直下の全面でＰ型高濃度領域１０６を介してウェルコンタクト電極１０４とＰ型ウェル１０５が接続されている。
【００４０】
図３は、トランジスタ領域に荷電粒子が入射した場合の電荷収集電流波形の模式図である。図３は、例えば、図２（ａ）のＭＩＳトランジスタの断面構造において、ソース領域（ソースドレイン領域１０２のうち一方）とゲート電極１０３をグランド電位、ドレイン領域（ソースドレイン領域１０２の他方）を電源電位に固定してドレイン領域の中央に荷電粒子が入射した場合のドレイン端子における典型的な電荷収集電流波形を示した図である。ここで、電流が十分減衰するまでの時間を電荷収集継続時間ｔｃｃとする。
【００４１】
上記の場合、ゲート電極１０３をグランド電位に固定しているので、Ｎ型ＭＩＳトランジスタはオフしており本来は、ドレイン領域とソース領域との間には電流は流れないはずである。しかし、ドレイン領域の中央に荷電粒子が入射し、荷電粒子が半導体基板内を走行すると、その飛跡に沿って電子・正孔対が発生し、電子はドレインに収集される。しかし、チャンネル領域には正孔がしばらく滞留し、ソース領域及びドレイン領域近傍のＰ型ウェル１０５の電位を上昇させる。すると、ソース領域の電位より近傍のＰ型ウェル１０５の電位の方が高くなるため、Ｎ型ドレイン領域をコレクタ、チャンネル領域周辺のＰ型ウェル１０５をベース、Ｎ型ソース領域をエミッタとするＮＰＮ型の寄生バイポーラトランジスタが順バイアス状態となりＮ型ドレイン（コレクタ）領域からＮ型ソース（エミッタ）領域へ電流が流れる。この電流は、チャンネル領域周辺のＰ型ウェル１０５の電位がソース領域と同電位となるまで続く。この時間が電荷収集継続時間ｔｃｃである。この電荷収集継続時間ｔｃｃは、チャンネル領域からウェルコンタクト電極１０４までのＰ型ウェルの抵抗の大きさに依存する。チャンネル領域近傍のＰ型ウェル１０５からウェルコンタクト１０４までの抵抗が大きければ電荷収集継続時間ｔｃｃは長くなり、チャンネル領域近傍のＰ型ウェル１０５からウェルコンタクト１０４までの抵抗が小さければ電荷収集継続時間ｔｃｃは短くなる。
【００４２】
このＭＩＳトランジスタがインバータなどの組み合わせ回路を構成するＭＩＳトランジスタの場合は、ドレイン領域の電位は固定とはならないが、組み合わせ回路を構成するＭＩＳトランジスタのソースドレイン間に電流が流れると組み合わせ回路の出力にはパルスが出力される。その組み合わせ回路で観測されるパルス幅と上記電荷収集継続時間ｔｃｃは密接な関係があることがわかっている。すなわち、ｔｃｃが大きいほど、実際の組み合わせ回路で出現するパルス幅が長くなる。パルス幅が長くなれば、組み合わせ回路の出力信号が接続される順序回路や記憶回路において、クロックのエッジと上記パルスが重なり、ソフトエラーとなる確率も高くなる。
【００４３】
図５は、高濃度領域（図１（ｂ）１０６等）への追加不純物濃度と電荷収集継続時間ｔｃｃとの関係を示すグラフである。図５において符号１２で示す折れ線は、図１の実施例によるＰ型高濃度領域１０６の追加不純物濃度と電荷収集継続時間ｔｃｃの関係を示す。図５の横軸はＰ型高濃度領域１０６においてＰ型ウェル１０５にさらに加算したＰ型不純物の不純物濃度であり、縦軸が電荷収集継続時間ｔｃｃである。図５では、６５ｎｍテクノロジーノードのトランジスタ構造を用いて、デバイスシミュレーションによって加算した濃度値と電荷収集継続時間ｔｃｃとの関係を求めた。
【００４４】
Ｐ型高濃度領域１０６に不純物濃度を追加せずにＰ型高濃度領域１０６の不純物濃度をＰ型ウェル１０５の不純物濃度と同一とした場合の電荷収集継続時間ｔｃｃの値は約１００ｐｓであるので、Ｐ型高濃度領域１０６の不純物濃度を高めることで寄生バイポーラ効果を抑制することができ、１ｅ１８ｃｍ−３程度高い濃度値にすると電荷収集継続時間ｔｃｃをほぼ半減させることができる。
【００４５】
また、図５における符号１１で示す折れ線は、比較のため、図４に示す構造の半導体装置２００を想定してデバイスシミュレーションによってＰ型高濃度領域２０６の追加不純物濃度と電荷収集継続時間ｔｃｃとの関係を求めたものである。図４の比較例の半導体装置２００では、図１（ｂ）におけるＰ型高濃度領域１０６が設けられておらず、代わりに特許文献１に記載されているようなＰ型ウェルの深層に形成したＰ型高濃度領域２０６を備えている。それ以外の構造は、図１、図２に示す実施例１の半導体装置１００と構造は同一である。
【００４６】
すなわち、図５から理解できるように、比較例として示す図４の構造より、実施例１の図１の構造の方が、電荷収集継続時間ｔｃｃを短くすることができる。さらに、図４の構造では、Ｎ型ＭＩＳトランジスタの直下にＰ型高濃度領域を設けているため、Ｎ型ＭＩＳトランジスタのチャンネル領域やドレイン領域の寄生容量が大きくなり、論理回路の動作速度の低下につながる。一方、実施例１の構造によれば、Ｐ型高濃度領域１０６を設けることによる寄生容量の増加は極めて限定的であり、論理回路の動作速度に対する影響もわずかである。
【００４７】
なお、上記実施例１では、Ｐ型ウェル１０５にＮ型ＭＩＳトランジスタを形成し、Ｐ型ウェル１０５にＰ型高濃度領域１０６を設ける例について説明したが、上記導電型を逆にして、Ｎ型ウェルにＰ型ＭＩＳトランジスタを形成し、Ｎ型ウェルにＮ型高濃度領域を設けることとしてもよい。
【００４８】
なお、上記実施例１の半導体装置１００において、Ｐ型高濃度領域１０６は、例えば、半導体装置１００の製造工程の適切なところで、フォトレジストの現像・露光技術によってウェルコンタクト領域のみを露出させ、１回ないし複数回のイオン注入によって不純物を導入することで形成できる。このとき、高濃度化する深さを限定しているため、イオン注入回数を必要最小限に抑えて形成することができる。このほか、利用可能などのような不純物導入技術を用いて高濃度領域を形成して良い。
【実施例２】
【００４９】
図６は、実施例２の半導体装置１００ａの平面図（図６（ａ））と、図６（ａ）中の矢印ＶＩ（ｂ）−ＶＩ（ｂ）に沿った断面図（図６（ｂ））と、図６（ａ）中の矢印ＶＩ（ｃ）−ＶＩ（ｃ）に沿った断面図である。図６（ａ）〜（ｃ）において、実施例１と構造、機能がほぼ同一である部分については、同一の符号を付し、重複する説明は省略する。
【００５０】
図１（ａ）、図２（ｂ）の実施例１の半導体装置１００では、Ｐ型高濃度領域１０６の表面全面にウェルコンタクト電極１０４を設け、Ｐ型高濃度領域１０６の表面全面でウェルコンタクト電極１０４に接続していたが、図６（ａ）〜（ｃ）に示す実施例２の半導体装置１００ａでは、Ｐ型高濃度領域１０６の表面の一部にウェルコンタクト電極１０４を設け、ウェルコンタクト電極１０４で表面が覆われていないＰ型高濃度領域１０６の表面は、表面酸化膜１０９で覆っている。
【００５１】
組み合わせ回路や順序回路を構成するロジックセルでは、矩形に形成されたロジックセルの一辺または複数の辺に沿ってウェルコンタクト領域を帯状に長く形成する場合が多い。図６（ａ）においてもＰ型高濃度領域１０６を帯状に長く設けているが、必ずしもウェルコンタクト領域は帯状に長く広がっている必要はない。ウェルコンタクト電極１０４の周りの限られた距離の範囲にのみＰ型高濃度領域１０６を設けるのであっても構わない。また、図６（ａ）では、帯状のＰ型高濃度領域１０６の表面（ウェルコンタクト領域内）にウェルコンタクト電極１０４を一つしか図示していないが、帯状の領域に沿って複数のウェルコンタクト電極１０４を設けてもよい。必要なウェル抵抗の値によって、適宜ウェルコンタクト電極の数を決めることができる。
【００５２】
また、図６（ｂ）（ｃ）に示すように、実施例２では、特許文献１のレトログレードウェルに相当するＰ型ウェル１０５と同一導電型の高濃度層１１６が素子分離絶縁領域１０１より深くＰ型ウェル１０５の全面に形成されている。ただし、このＰ型深層高濃度領域１１６はソースドレイン領域１０２との接合容量を増やさないように、十分に深く、例えば０．４μｍの深さで５ｅ１７ｃｍ−３のピーク濃度になるように形成する。このＰ型深層高濃度領域１１６は、例えば、ＳＲＡＭ等記憶回路を配置する領域にのみ設けてもよいし、半導体基板の全面に設けてもよい。また、高速な動作を要求され、寄生容量を増やしたくない論理回路が配置される箇所については、Ｐ型深層高濃度領域１１６を設けなくともよい。このような構成にすれば、ＳＲＡＭ等記憶回路を配置する領域には、Ｐ型深層高濃度領域１１６によりウェル抵抗を抑制できるので、Ｐ型高濃度領域１０６の数や面積を抑制し、集積度を上げることができる。一方、組み合わせ回路を配置する領域には、Ｐ型深層高濃度領域１１６を設けず、トランジスタに近接してＰ型高濃度領域１０６を設けることにより、組み合わせ回路の高速性を損なうことなく、寄生トランジスタ効果を抑制することもできる。
【００５３】
また、ウェルコンタクト電極１０４に直接接続されるＰ型高濃度領域１０６は、基板表面から素子分離絶縁領域１０１の底まで、薄いところでも１ｅ１８ｃｍ−３前後の濃度値になるように高濃度層を形成する。Ｐ型高濃度領域１０６の不純物濃度は、Ｐ型ウェル１０５の不純物濃度より高ければ、効果が得られるが、Ｐ型高濃度領域１０６の不純物濃度を１ｅ１８ｃｍ−３前後（５ｅ１７ｃｍ−３以上２ｅ１８ｃｍ−３以下）とすることにより顕著な効果が得られる。
【００５４】
なお、実施例２について実施例１と同様に、Ｐ型ウェル１０５にＮ型のＭＩＳトランジスタとＰ型高濃度領域１０６、Ｐ型深層高濃度領域１１６を設ける例として説明したが、実施例１と同様、Ｎ型とＰ型をすべて逆にすることも可能である。
【実施例３】
【００５５】
図７（ａ）と（ｂ）は、実施例３による半導体装置１００ｂの平面図（図７（ａ））と、図７（ａ）中の矢印ＶＩＩ（ｂ）−ＶＩＩ（ｂ）に沿った断面図（図７（ｂ））である。実施例３の図７（ａ）、（ｂ）において、実施例１又は実施例２と構造、機能がほぼ同一である部分については、同一の符号を付し、実施例１又は実施例２と重複する説明は省略する。
【００５６】
実施例１、実施例２は、いずれもＰ型又はＮ型いずれか一方の導電型のウェルにトランジスタを設ける場合にトランジスタの寄生容量を増加させずにトランジスタ領域に対するウェル抵抗を小さく形成する実施例であった。実施例３は、Ｐ型ウェル１０５にＮ型のＭＩＳトランジスタを設け、Ｎ型ウェル１２５にＰ型のＭＩＳトランジスタを設けるＣＭＯＳ構造の半導体装置において、Ｐ型ウェル１０５、Ｎ型ウェル１２５の両方のウェルにそれぞれ放射線の照射等に起因する寄生バイポーラ効果を防ぎ、かつ、論理回路の高速なスイッチング動作の妨げにならないように、寄生容量の増加を抑制する半導体装置１００ｂの実施例である。実施例３では、半導体基板１０８の表面にＰ型ウェル１０５の他にＮ型ウェル１２５を設けている。さらに、Ｎ型ウェル１２５の表面には、Ｐ型のソースドレイン領域１２２を設けると共に、Ｎ型ウェル１２５との間でゲート絶縁膜１０７を挟んでゲート電極１０３を上層に設け、ゲート電極１０３をゲート、Ｐ型ソースドレイン領域１２２の一方をソース、他方をドレインとするＰ型のＭＩＳトランジスタを設けている。このゲート電極１０３は、Ｐ型ウェル１０５に設けたＮ型ＭＩＳトランジスタのゲートにも接続されており、Ｎ型ウェル１２５に設けたＰ型のＭＩＳトランジスタと共にＣＭＯＳのゲート回路（典型的には、ＣＭＯＳインバータ）を構成している。また、Ｎ型ウェル１２５もＰ型ウェル１０５と同様に、Ｎ型高濃度領域１２６とＰ型ＭＩＳトランジスタとの間に素子分離絶縁領域１０１を挟んで配置することにより、Ｐ型ＭＩＳトランジスタ周辺部での寄生バイポーラ効果を防いでいる。
【００５７】
また、Ｎ型高濃度領域１２６の底面の深さはＮ型高濃度領域１２６とトランジスタ領域との間を隔てる素子分離絶縁領域１０１の底面とおおよそ同一であるので、Ｎ型ウェル１２５の表面に設けたＰ型ＭＩＳトランジスタの寄生容量が増加することを防ぎつつ、Ｐ型ＭＩＳトランジスタのＮウェルコンタクト電極１０４からＰ型ＭＩＳトランジスタのチャンネル領域までのウェル抵抗を小さくしている。これにより、ＣＭＯＳ論理回路の高速動作を妨げることなく、放射線の照射等に起因する寄生バイポーラ動作を防ぎ、ソフトエラーの発生を防止することができる。
【００５８】
なお、図７には、特に記載していないが、実施例２のように、Ｐ型ウェル１０５内にソースドレイン領域１０２との接合容量を増やさないように、十分に深い領域に深層Ｐ型高濃度領域１１６（図６参照）を設けると共に、Ｎ型ウェル１２５内にソースドレイン領域１２２との接合容量を増やさないように、十分に深い領域に深層Ｎ型高濃度領域（図示せず）を設けることもできる。また、ウェルコンタクト電極１０４も図７（ａ）のようにチャネル電流の流れる方向と平行に帯状に設けるだけでなく、必要な箇所に任意の形状に設けることができる。
【００５９】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６０】
１００、１００ａ、１００ｂ、２００：半導体装置
１０１：素子分離絶縁領域
１０２：Ｎ型ソースドレイン領域
１０３：ゲート電極
１０４：ウェルコンタクト電極
１０５：Ｐ型ウェル
１０６、２０６：Ｐ型高濃度領域
１１６：Ｐ型深層高濃度領域
１０７：ゲート絶縁膜
１０８：半導体基板
１０９：表面酸化膜
１２２：Ｐ型ソースドレイン領域
１２５：Ｎ型ウェル
１２６：Ｎ型高濃度領域
１１：図４の比較例によるＰ型高濃度領域２０６の不純物濃度と電荷収集継続時間ｔｃｃ
１２：図１の実施例によるＰ型高濃度領域１０６の不純物濃度と電荷収集継続時間ｔｃｃ
【図１】
2011054772.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2011054772.tif 000007
【図６】
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【図７】
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【図８】
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