(57)【要約】【課題】書き込み時の記憶ノードの電位の反転性を保証しつつ、記憶ノードのプルアップを高速化する。【解決手段】ウェル電位制御部１３は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＰチャンネル電界効果トランジスタＭ１、Ｍ２のＮウェル電位を下降または電源電位を上昇させる。【選択図】      図１
2011070728.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがマトリックス状に配置されたメモリセルアレイと、
データの書き込み時に前記メモリセルのロウ選択を行うワード線と、
データの書き込み時に前記メモリセルのカラム選択を行うビット線と、
書き込みサイクル内において前記ワード線の電位がハイレベルからロウレベルに移行するタイミングで前記メモリセルに含まれるＰチャンネル電界効果トランジスタのウェル電位を下降させるウェル電位制御部とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記ウェル電位制御部は、
前記書き込みサイクル内において前記ワード線の電位がハイレベルからロウレベルに移行したタイミングを検知するタイミング検知回路と、
前記メモリセルに含まれるＰチャンネル電界効果トランジスタのウェル電位をハイレベル電位にプルアップする第１の電界効果トランジスタと、
前記タイミング検知回路による検知結果に基づいて、前記ウェル電位を前記ハイレベル電位より低い電位に引き下げる第２の電界効果トランジスタとを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
メモリセルがマトリックス状に配置されたメモリセルアレイと、
データの書き込み時に前記メモリセルのロウ選択を行うワード線と、
データの書き込み時に前記メモリセルのカラム選択を行うビット線と、
書き込みサイクル内において前記ワード線の電位がハイレベルからロウレベルに移行するタイミングで前記メモリセルに含まれるＰチャンネル電界効果トランジスタの電源電位を上昇させる電源電位制御部とを備えることを特徴とする半導体記憶装置。
【請求項４】
前記電源電位制御部は、
前記書き込みサイクル内において前記ワード線の電位がハイレベルからロウレベルに移行したタイミングを検知するタイミング検知回路と、
前記メモリセルに含まれるＰチャンネル電界効果トランジスタの電源電位をハイレベル電位にプルアップする第１の電界効果トランジスタと、
前記タイミング検知回路による検知結果に基づいて、前記電源電位をハイレベル電位より高い電位に引き上げる電源電位上昇回路とを備えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記電位が制御されるメモリセルをカラム毎に選択するカラム選択回路とを備えることを特徴とする請求項１または３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、ＳＲＡＭの書き込みマージンを向上させる方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＲＡＭはリフレッシュ動作が要求されないため、ＤＲＡＭに比べて消費電力が低く、動作速度も速いことから、コンピュータのキャッシュメモリや携帯用電子製品に広く使われている。このようなＳＲＡＭにおいて、トランジスタの微細化が進展すると、トランジスタ特性のバラツキが増加し、低電圧動作時における書き込み安定性を保つことが難しくなる。
【０００３】
ＳＲＡＭの書き込み不良には、２つの不良モードが存在する。第１の不良モードは、書き込み時にＳＲＡＭセルの記憶ノードの電位が反転しないモードである。第２の不良モードは、書き込み時にＳＲＡＭセルの記憶ノードは反転するが、Ｐチャンネル電界効果トランジスタによるプルアップが遅く、ハイレベル電位が十分に上がり切らないモードである。
【０００４】
ＳＲＡＭの低電圧動作時における安定性を向上工させるために、非特許文献１には、書き込みサイクルの全ての期間において、Ｐチャンネル電界効果トランジスタにフォワードバイアスを印加する方法が開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｆ．Ｈａｍｚａｏｇｌｕ，ｅｔ  ａｌ．，“Ａ  １５３Ｍｂ−ＳＲＡＭ  Ｄｅｓｉｇｎ  ｗｉｔｈ  Ｄｙｎａｍｉｃ  Ｓｔａｂｉｌｉｔｙ  Ｅｎｈａｎｃｅｍｅｎｔ  ａｎｄ  Ｌｅａｋａｇｅ  Ｒｅｄｕｃｔｉｏｎ  ｉｎ  ４５ｎｍ  Ｈｉｇｈ−κ  Ｍｅｔａｌ−Ｇａｔｅ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ”，２００８  ＩＥＥＥ  ＩＳＳＣＣ  Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．３７６−３７７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１に開示された方法では、書き込みサイクルの全ての期間において、Ｐチャンネル電界効果トランジスタにフォワードバイアスを印加する。このため、Ｐチャンネル電界効果トランジスタの駆動力が上昇し、Ｐチャンネル電界効果トランジスタによるプルアップを高速化することはできるが、書き込み時にＳＲＡＭセルの記憶ノードの電位を反転させ難くなるという問題があった。
【０００７】
本発明の目的は、書き込み時の記憶ノードの電位の反転性を保証しつつ、記憶ノードのプルアップを高速化することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、メモリセルがマトリックス状に配置されたメモリセルアレイと、データの書き込み時に前記メモリセルのロウ選択を行うワード線と、データの書き込み時に前記メモリセルのカラム選択を行うビット線と、書き込みサイクル内において前記ワード線の電位がハイレベルからロウレベルに移行するタイミングで前記メモリセルに含まれるＰチャンネル電界効果トランジスタのウェル電位を下降させるウェル電位制御部とを備えることを特徴とする半導体記憶装置を提供する。
【０００９】
本発明の一態様によれば、メモリセルがマトリックス状に配置されたメモリセルアレイと、データの書き込み時に前記メモリセルのロウ選択を行うワード線と、データの書き込み時に前記メモリセルのカラム選択を行うビット線と、書き込みサイクル内において前記ワード線の電位がハイレベルからロウレベルに移行するタイミングで前記メモリセルに含まれるＰチャンネル電界効果トランジスタの電源電位を上昇させる電源電位制御部とを備えることを特徴とする半導体記憶装置を提供する。
【発明の効果】
【００１０】
本発明によれば、書き込み時の記憶ノードの電位の反転性を保証しつつ、記憶ノードのプルアップを高速化することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図２】図２は、図１の半導体記憶装置のメモリセルの概略構成を示す回路図。
【図３】図３は、図１の半導体記憶装置のウェル電位制御部の概略構成を示す回路図。
【図４】図４は、図３のウェル電位制御部の各部の電位を示すタイミングチャート。
【図５】図５は、本発明の第２実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図。
【図６】図６は、本発明の第３実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図。
【図７】図７は、本発明の第４実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図。
【図８】図８は、本発明の第５実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図。
【図９】図９は、本発明の第６実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図。
【図１０】図１０は、本発明の第７実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図。
【図１１】図１１は、本発明の第８実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図。
【図１２】図１２は、本発明の第９実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図。
【図１３】図１３は、本発明の第１０実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図。
【図１４】図１４は、本発明の第１１実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図１５】図１５は、本発明の第１２実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図１６】図１６は、図１５の半導体記憶装置のメモリセルの概略構成を示す回路図。
【図１７】図１７は、図１５の半導体記憶装置の電源電位制御部の概略構成を示す回路図。
【図１８】図１８は、図１７の電源電位制御部の各部の電位を示すタイミングチャート。
【図１９】図１９は、本発明の第１３実施形態に係る半導体記憶装置に適用される電源電位制御部の概略構成を示す回路図。
【図２０】図２０は、本発明の第１４実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図２１】図２１は、本発明の第１５実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【図２２】図２２は、図２１の半導体記憶装置のメモリセルの概略構成を示す回路図。
【図２３】図２３は、図２１の半導体記憶装置のウェル電位／電源電位制御部の概略構成を示す回路図。
【図２４】図２４は、図２３のウェル電位／電源電位制御部の各部の電位を示すタイミングチャート。
【図２５】図２５は、本発明の第１６実施形態に係る半導体記憶装置に適用されるウェル電位／電源電位制御部の概略構成を示す回路図。
【図２６】図２６は、本発明の第１７実施形態に係る半導体記憶装置の概略構成を示すブロック図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００１３】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
この半導体記憶装置には、メモリセルＭＣがマトリックス状に配置されたメモリセルアレイ１４が設けられている。メモリセルアレイ１４には、メモリセルＭＣのロウ選択を行うワード線ＷＬおよびカラム選択を行うビット線ＢＬ、ＢＬＢが設けられている。ワード線ＷＬは、データの書き込み時にワード線ＷＬの選択を行うロウデコーダ１１に接続されている。ビット線ＢＬ、ＢＬＢは、データの書き込み時にビット線ＢＬ、ＢＬＢの選択を行うカラムデコーダ１２に接続されている。
【００１４】
また、メモリセルアレイ１４には、メモリセルＭＣのＮウェル電位を制御するウェル電位制御線ＮＷが設けられている。ウェル電位制御線ＮＷは、カラム毎に共通にメモリセルＭＣに接続されるとともに、ウェル電位制御部１３に接続されている。ウェル電位制御部１３は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＮウェル電位を下降させる。
【００１５】
図２は、図１の半導体記憶装置のメモリセルの概略構成を示す回路図である。
このメモリセルＭＣには、Ｐチャンネル電界効果トランジスタ（以下、Ｐｃｈトランジスタ）Ｍ１、Ｍ２およびＮチャンネル電界効果トランジスタ（以下、Ｎｃｈトランジスタ）Ｍ３〜Ｍ６が設けられている。ＰｃｈトランジスタＭ１とＮｃｈトランジスタＭ３とは互いに直列接続されることでＣＭＯＳインバータが構成され、ＰｃｈトランジスタＭ２とＮｃｈトランジスタＭ４とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
【００１６】
ＰｃｈトランジスタＭ１のゲートとＮｃｈトランジスタＭ３のゲートとＰｃｈトランジスタＭ２のドレインとＮｃｈトランジスタＭ４のドレインが互いに接続されることで記憶ノードＤＢが構成されている。また、ＰｃｈトランジスタＭ２のゲートとＮｃｈトランジスタＭ４のゲートとＰｃｈトランジスタＭ１のドレインとＮｃｈトランジスタＭ３のドレインが互いに接続されることで記憶ノードＤが構成されている。
【００１７】
記憶ノードＤは、ＮｃｈトランジスタＭ５を介してビット線ＢＬに接続され、記憶ノードＤＢは、ＮｃｈトランジスタＭ６を介してビット線ＢＬＢに接続されている。また、ＮｃｈトランジスタＭ５、Ｍ６は、ゲートがワード線ＷＬに接続されている。また、ＰｃｈトランジスタＭ１、Ｍ２は、Ｎウェルがウェル電位制御線ＮＷに接続され、ソースがハイレベル電位ＶＤＤに接続されている。ＮｃｈトランジスタＭ３、Ｍ４は、ソースがロウレベル電位ＶＳＳに接続されている。
【００１８】
なお、図２の例では、６個のトランジスタから構成されるＳＲＡＭメモリセルを示したが、８個または１０個のトランジスタから構成されるＳＲＡＭメモリセルに適用してもよい。
【００１９】
図３は、図１の半導体記憶装置のウェル電位制御部の概略構成を示す回路図である。
このウェル電位制御部１３には、タイミング検知回路１５およびＰｃｈトランジスタＭ１１、Ｍ１２が設けられている。タイミング検知回路１５は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行したタイミングを検知する。タイミング検知回路１５には、インバータＩＶ１およびＮＡＮＤ回路Ｎ１が設けられている。
【００２０】
ＰｃｈトランジスタＭ１１、Ｍ１２は直列に接続され、この接続点はウェル電位制御線ＮＷに接続されている。また、ＰｃｈトランジスタＭ１１は、ソースがハイレベル電位ＶＤＤに接続され、ドレインがロウレベル電位ＶＳＳに接続されている。また、ＰｃｈトランジスタＭ１１は、ゲートがロウレベル電位ＶＳＳに接続され、常時オンしている。
【００２１】
ＮＡＮＤ回路Ｎ１は、の一方の入力端子にワード線選択信号ＷＳがインバータＩＶ１を介して入力され、他方の入力端子にライトイネーブル信号ＷＥが入力される。また、ＮＡＮＤ回路Ｎ１の出力端子は、ＰｃｈトランジスタＭ１２のゲートに接続されている。
【００２２】
図４は、図３のウェル電位制御部の各部の電位を示すタイミングチャートである。
図４において、ＮＯＰ（待機）サイクルでは、ワード線選択信号ＷＳおよびライトイネーブル信号ＷＥの電位はロウレベル電位ＶＳＳに設定される。この場合、ＮＡＮＤ回路Ｎ１の出力はハイレベルになり、ＰｃｈトランジスタＭ１２はオフする。このため、ウェル電位制御線ＮＷの電位はハイレベル電位ＶＤＤに設定される。
【００２３】
書き込みサイクルの前半では、ワード線選択信号ＷＳおよびライトイネーブル信号ＷＥの電位はハイレベル電位ＶＤＤに設定される。この場合、ＮＡＮＤ回路Ｎ１の出力はハイレベルになり、ＰｃｈトランジスタＭ１２はオフする。このため、ウェル電位制御線ＮＷの電位はハイレベル電位ＶＤＤに設定される。そして、書き込みサイクルの後半において、ワード線選択信号ＷＳの電位がハイレベル電位ＶＤＤからロウレベル電位ＶＳＳに移行すると、ＮＡＮＤ回路Ｎ１の出力はロウレベルに変化する。このため、ＰｃｈトランジスタＭ１２はオンし、ウェル電位制御線ＮＷはロウレベル電位ＶＳＳに引っぱられるため、その分だけウェル電位制御線ＮＷの電位が降下したＶＤＤ−△Ｖに設定される。なお、この時のウェル電位制御線ＮＷの電位の降下量△Ｖは、ＰｃｈトランジスタＭ１１、Ｍ１２の駆動力を調整することで変化させることができる。
【００２４】
読み出しサイクルの前半では、ワード線選択信号ＷＳの電位はハイレベル電位ＶＤＤに設定され、ライトイネーブル信号ＷＥの電位はロウレベル電位ＶＳＳに設定される。この場合、ＮＡＮＤ回路Ｎ１の出力はハイレベルになり、ＰｃｈトランジスタＭ１２はオフする。このため、ウェル電位制御線ＮＷの電位はハイレベル電位ＶＤＤに設定される。そして、読み出しサイクルの後半において、ワード線選択信号ＷＳの電位がハイレベル電位ＶＤＤからロウレベル電位ＶＳＳに移行すると、ＮＡＮＤ回路Ｎ１の出力はハイレベルを維持し、ウェル電位制御線ＮＷの電位はハイレベル電位ＶＤＤを維持する。
【００２５】
書き込みサイクルの前半においてウェル電位制御線ＮＷの電位をハイレベル電位ＶＤＤに設定することにより、図２のＰｃｈトランジスタＭ１、Ｍ２の駆動力を低下させることができる。このため、ＰｃｈトランジスタＭ１、Ｍ２を介して記憶ノードＤ、ＤＢがハイレベル電位ＶＤＤにプルアップされるのを弱めることができ、書き込み時に記憶ノードＤ、ＤＢの電位を反転させ易くなることから、誤書き込みを低減させることができる。
【００２６】
また、書き込みサイクルの後半においてウェル電位制御線ＮＷの電位を△Ｖだけ降下させることにより、図２のＰｃｈトランジスタＭ１、Ｍ２の駆動力を上昇させることができる。このため、書き込みデータに応じて記憶ノードＤ、ＤＢの電位が変化してから、ＰｃｈトランジスタＭ１、Ｍ２を介して記憶ノードＤ、ＤＢがハイレベル電位ＶＤＤにプルアップされるのを強めることができ、プルアップ安定性を向上させることができる。
【００２７】
（第２実施形態）
図５は、本発明の第２実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図である。
このウェル電位制御部には、図３の構成に加え、フューズ回路２１が設けられている。このフューズ回路２１は、ウェル電位制御線ＮＷの電位の降下量△Ｖを調整することができる。ここで、フューズ回路２１には、指示回路２２およびＰｃｈトランジスタＭ２１〜Ｍ２３が設けられている。なお、指示回路２２は、どのＰｃｈトランジスタＭ２１〜Ｍ２３をオンするのかを指示する。指示回路２２には、例えば、オンするＰｃｈトランジスタＭ２１〜Ｍ２３を登録するＲＯＭまたはレジスタを用いることができる。
【００２８】
ＰｃｈトランジスタＭ２１〜Ｍ２３は、ソースがハイレベル電位ＶＤＤに接続され、ドレインがウェル電位制御線ＮＷに接続され、ゲートが指示回路２２に接続されている。
【００２９】
指示回路２２にて指示されたＰｃｈトランジスタＭ２１〜Ｍ２３がオンすると、ウェル電位制御線ＮＷがハイレベル電位ＶＤＤに接続される。
【００３０】
ここで、オンするＰｃｈトランジスタＭ２１〜Ｍ２３の個数が多くなると、ウェル電位制御線ＮＷがハイレベル電位ＶＤＤにプルアップされる駆動力が上昇する。このため、ＰｃｈトランジスタＭ１２がオンして、ウェル電位制御線ＮＷがロウレベル電位ＶＳＳに引っぱられた場合においても、ウェル電位制御線ＮＷの電位の降下量△Ｖを減少させることができ、プロセスの変動に応じて好適な降下量△Ｖを設定することができる。
【００３１】
なお、図５の例では、Ｐｃｈトランジスタをフューズ回路２１に３個設ける方法について説明したが、フューズ回路２１に設けるＰｃｈトランジスタの個数はＮ（Ｎは正の整数）以上ならいくつでもよい。
【００３２】
（第３実施形態）
図６は、本発明の第３実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図である。
このウェル電位制御部には、図３の構成に加え、アシストタイミング制御回路３１、ＮｃｈトランジスタＭ３２およびインバータＩＶ４が設けられている。ＮｃｈトランジスタＭ３２は、ウェル電位制御線ＮＷの電位を降下量△Ｖだけ引き下げるアシストを行う。アシストタイミング制御回路３１は、ウェル電位制御線ＮＷの電位に基づいて、ＮｃｈトランジスタＭ３２によるアシストのタイミングを制御する。アシストタイミング制御回路３１には、ＮｃｈトランジスタＭ３１およびインバータＩＶ２、ＩＶ３が設けられている。
【００３３】
ＮｃｈトランジスタＭ３１、Ｍ３２は互いに直列に接続され、ＮｃｈトランジスタＭ３１は、ドレインがウェル電位制御線ＮＷに接続され、ゲートがインバータＩＶ２、ＩＶ３を順次介してウェル電位制御線ＮＷに接続されている。ＮｃｈトランジスタＭ３２は、ソースがロウレベル電位ＶＳＳに接続され、ゲートがインバータＩＶ４を介してＮＡＮＤ回路Ｎ１の出力に接続されている。なお、インバータＩＶ２、ＩＶ３のしきい値は、ウェル電位制御線ＮＷの電位がハイレベル電位ＶＤＤの時は、インバータＩＶ２からハイレベルが出力され、ウェル電位制御線ＮＷの電位がＶＤＤ−△Ｖの時は、インバータＩＶ２からロウレベルが出力されように設定する。
【００３４】
書き込みサイクルにおいて、ＮＡＮＤ回路Ｎ１の出力がロウレベルに変化すると、ＰｃｈトランジスタＭ１２およびＮｃｈトランジスタＭ３２がオンする。この時、ウェル電位制御線ＮＷは、ハイレベル電位ＶＤＤになっていたため、ＮｃｈトランジスタＭ３１はオン状態にある。このため、ウェル電位制御線ＮＷの電位は、ロウレベル電位ＶＳＳに引っぱられて降下し、ＶＤＤ−△Ｖに設定される。
【００３５】
そして、ウェル電位制御線ＮＷの電位がＶＤＤ−△Ｖになると、ＮｃｈトランジスタＭ３１のゲート電位はロウレベルになり、ＮｃｈトランジスタＭ３１がオフする。したがって、ウェル電位制御線ＮＷの電位は、ＶＤＤ−△Ｖに維持される。
【００３６】
さらに、ＮｃｈトランジスタＭ３２にてウェル電位制御線ＮＷの電位を引き下げることにより、図２のＰｃｈトランジスタＭ１、Ｍ２のＮウェルの容量が大きい場合においても、ウェル電位制御線ＮＷの電位の引き下げを高速化することができる。
【００３７】
また、ウェル電位制御線ＮＷの電位がＶＤＤ−△Ｖになった時に、ＮｃｈトランジスタＭ３２をオフすることにより、ウェル電位制御線ＮＷの電位が下がり過ぎるのを防止することができ、ラッチアップを防止することができる。
【００３８】
（第４実施形態）
図７は、本発明の第４実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図である。
このウェル電位制御部には、図３の構成に加え、下降時間制御回路４１が設けられている。この下降時間制御回路４１は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行した後にウェル電位制御線ＮＷを下降させる時間を制御する。例えば、下降時間制御回路４１は、ウェル電位制御線ＮＷがＶＤＤ−△Ｖに設定された後に下降時間Ｔｄだけ経過すると、ウェル電位制御線ＮＷの電位がハイレベル電位ＶＤＤに戻るように制御することで、次のサイクルが開始される前にウェル電位制御線ＮＷの電位をハイレベル電位ＶＤＤに設定させることができる。
【００３９】
下降時間制御回路４１には、遅延素子４２、インバータＩＶ５およびＮＡＮＤ回路Ｎ２が設けられている。ＮＡＮＤ回路Ｎ２の入力はＮＡＮＤ回路Ｎ１の出力を、遅延素子４２を介して一方の入力端子に接続されるとともに、インバータＩＶ５を介して他方の入力端子に接続されている。また、ＮＡＮＤ回路Ｎ２の出力は、ＰｃｈトランジスタＭ１２のゲートに接続されている。
【００４０】
書き込みサイクルにおいて、ＮＡＮＤ回路Ｎ１の出力がハイレベルからロウレベルに変化すると、ＮＡＮＤ回路Ｎ２の他方の入力端子の電位はハイレベルに変化するが、ＮＡＮＤ回路Ｎ２の一方の入力端子の電位は遅延素子４２による遅延時間の間はハイレベルを維持するので、ＮＡＮＤ回路Ｎ２の出力はロウレベルとなる。このため、ＰｃｈトランジスタＭ１２はオンし、ウェル電位制御線ＮＷの電位はロウレベル電位ＶＳＳに引っぱられて降下し、ＶＤＤ−△Ｖに設定される。
【００４１】
そして、遅延素子４２による遅延時間が経過すると、ＮＡＮＤ回路Ｎ２の一方の入力端子の電位はロウレベルに変化するので、ＰｃｈトランジスタＭ１２のゲート電位はハイレベルに変化する。このため、ＰｃｈトランジスタＭ１２はオフし、ウェル電位制御線ＮＷはハイレベル電位ＶＤＤに設定される。
【００４２】
これにより、書き込みサイクルの後半においてウェル電位制御線ＮＷの電位をＶＤＤ−△Ｖに降下させた場合においても、次のサイクルに移行する前にウェル電位制御線ＮＷの電位をハイレベル電位ＶＤＤに戻すことができ、次のサイクルが書き込みサイクルとなる場合においても記憶ノード電位の反転性を保証できる。
【００４３】
（第５実施形態）
図８は、本発明の第５実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図である。
このウェル電位制御部には、タイミング検知回路５１、ウェル電位下降回路５２およびＰｃｈトランジスタＭ４１が設けられている。タイミング検知回路５１は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行したタイミングを検知する。タイミング検知回路５１には、インバータＩＶ６およびＮＯＲ回路Ｎ３が設けられている。また、ウェル電位下降回路５２は、ウェル電位制御線ＮＷの電位をハイレベル電位ＶＤＤからＶＤＤ−△Ｖに引き下げる。ウェル電位下降回路５２には、インバータＩＶ７およびコンデンサＣ１が設けられている。
【００４４】
ＮＯＲ回路Ｎ３は、一方の入力端子にワード線選択信号ＷＳが入力され、他方の入力端子にライトイネーブル信号ＷＥがインバータＩＶ６を介して入力される。また、ＮＯＲ回路Ｎ３は、出力端子がＰｃｈトランジスタＭ４１のゲートに接続されるとともに、ウェル電位下降回路５２の入力に接続されている。ウェル電位下降回路５２の出力は、ウェル電位制御線ＮＷに接続されている。また、ＰｃｈトランジスタＭ４１は、ドレインがウェル電位制御線ＮＷに接続され、ソースがハイレベル電位ＶＤＤに接続されている。
【００４５】
書き込みサイクルにおいて、ワード線選択信号ＷＳおよびライトイネーブル信号ＷＥの電位がハイレベル電位ＶＤＤに設定されると、ＮＯＲ回路Ｎ３の出力はロウレベルになり、ＰｃｈトランジスタＭ４１はオンする。このため、ウェル電位制御線ＮＷの電位はハイレベル電位ＶＤＤに設定される。そして、書き込みサイクルの後半において、ワード線選択信号ＷＳの電位がロウレベル電位ＶＳＳに移行すると、ＮＯＲ回路Ｎ３の出力はハイレベルに変化する。このため、ＰｃｈトランジスタＭ４１はオフし、ウェル電位制御線ＮＷの電位は、図２のＰｃｈトランジスタＭ１、Ｍ２のＮウェルの容量とコンデンサＣ１の容量とで決まる電圧に引き下げられ、ＶＤＤ−△Ｖに設定される。なお、この時のウェル電位制御線ＮＷの電位の降下量△Ｖは、コンデンサＣ１の容量を調整することで変化させることができる。
【００４６】
これにより、容量カップリングにてウェル電位制御線ＮＷの電位をＶＤＤ−△Ｖに降下させることができ、プロセスの変動に応じて好適な降下量△Ｖを設定することができる。
【００４７】
（第６実施形態）
図９は、本発明の第６実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図である。
このウェル電位制御部には、図８の構成に加え、下降時間制御回路６１が設けられている。この下降時間制御回路６１は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行した後にウェル電位制御線ＮＷを下降させる時間を制御する。
【００４８】
ここで、下降時間制御回路６１には、遅延素子６２、インバータＩＶ８およびＮＯＲ回路Ｎ４が設けられている。ＮＯＲ回路Ｎ４の入力はＮＡＮＤ回路Ｎ１の出力を、遅延素子６２を介して一方の入力端子に接続されるとともに、インバータＩＶ８を介して他方の入力端子に接続されている。また、ＮＯＲ回路Ｎ４の出力は、ＰｃｈトランジスタＭ４１のゲートおよびウェル電位降下回路５２の入力に接続されている。
【００４９】
書き込みサイクルにおいて、ＮＯＲ回路Ｎ３の出力がロウレベルに変化すると、ＮＯＲ回路Ｎ４の他方の入力端子の電位はハイレベルに変化するが、ＮＯＲ回路Ｎ４の一方の入力端子の電位は遅延素子６２による遅延時間の間はハイレベルを維持するので、ＰｃｈトランジスタＭ４１のゲート電位がハイレベルに変化する。このため、ＰｃｈトランジスタＭ４１はオフし、ウェル電位制御線ＮＷの電位は、図２のＰｃｈトランジスタＭ１、Ｍ２のＮウェルの容量とコンデンサＣ１の容量とで決まる電圧に引き下げられ、ＶＤＤ−△Ｖに設定される。
【００５０】
そして、ＮＯＲ回路Ｎ３の出力がロウレベルに変化してから遅延素子６２による遅延時間が経過すると、ＮＯＲ回路Ｎ４の一方の入力端子の電位は、ロウレベルに変化し、ＰｃｈトランジスタＭ４１のゲート電位がロウレベルに変化する。このため、ＰｃｈトランジスタＭ４１はオンし、ウェル電位制御線ＮＷは、ハイレベル電位ＶＤＤに設定される。
【００５１】
これにより、書き込みサイクルの後半においてウェル電位制御線ＮＷの電位をＶＤＤ−△Ｖに降下させた場合においても、読み出しサイクルに移行する前にウェル電位制御線ＮＷの電位をハイレベル電位ＶＤＤに戻すことができ、次のサイクルが書き込みサイクルとなる場合においても記憶ノード電位の反転性を保証できる。
【００５２】
（第７実施形態）
図１０は、本発明の第７実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図である。
このウェル電位制御部には、図６の構成に加え、図５のフューズ回路２１が設けられている。
【００５３】
これにより、プロセス変動などによるウェル電位制御線ＮＷの電位の降下量△Ｖの変動を吸収させつつ、ウェル電位制御線ＮＷの電位を引き下げるアシストを行わせることができ、ウェル電位制御線ＮＷの電位の引き下げを高速化することができる。
【００５４】
（第８実施形態）
図１１は、本発明の第８実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図である。
このウェル電位制御部には、図７の構成に加え、図５のフューズ回路２１が設けられている。
【００５５】
これにより、書き込みサイクルの後半においてウェル電位制御線ＮＷの電位をＶＤＤ−△Ｖに降下させた場合においても、プロセス変動などによるウェル電位制御線ＮＷの電位の降下量△Ｖの変動を吸収させつつ、読み出しサイクルに移行する前にウェル電位制御線ＮＷの電位をハイレベル電位ＶＤＤに戻すことができ、次のサイクルが書き込みサイクルとなる場合においても記憶ノード電位の反転性を保証できる。
【００５６】
（第９実施形態）
図１２は、本発明の第９実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図である。
このウェル電位制御部には、図６の構成に加え、図７の下降時間制御回路４１が設けられている。
【００５７】
これにより、書き込みサイクルの後半においてウェル電位制御線ＮＷの電位をＶＤＤ−△Ｖに降下させた場合においても、読み出しサイクルに移行する前にウェル電位制御線ＮＷの電位をハイレベル電位ＶＤＤに戻すことが可能となる。また、ウェル電位制御線ＮＷの電位を引き下げるアシストを行わせることができ、次のサイクルにおける記憶ノード電位の反転性を保証しつつ、ウェル電位制御線ＮＷの電位の引き下げを高速化することができる。
【００５８】
（第１０実施形態）
図１３は、本発明の第１０実施形態に係る半導体記憶装置に適用されるウェル電位制御部の概略構成を示す回路図である。
このウェル電位制御部には、図６の構成に加え、図５のフューズ回路２１および図７の下降時間制御回路４１が設けられている。
【００５９】
これにより、書き込みサイクルの後半においてウェル電位制御線ＮＷの電位をＶＤＤ−△Ｖに降下させた場合においても、プロセス変動などによるウェル電位制御線ＮＷの電位の降下量△Ｖの変動を吸収させつつ、読み出しサイクルに移行する前にウェル電位制御線ＮＷの電位をハイレベル電位ＶＤＤに戻すことが可能となる。また、ウェル電位制御線ＮＷの電位を引き下げるアシストを行わせることができ、次のサイクルにおける記憶ノード電位の反転性を保証しつつ、ウェル電位制御線ＮＷの電位の引き下げを高速化することができる。
【００６０】
（第１１実施形態）
図１４は、本発明の第１１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
この半導体記憶装置には、図１のウェル電位制御部１３の代わりに、ウェル電位制御部７１、カラム選択回路７２およびカラム選択制御回路７３が設けられている。ウェル電位制御部７１は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＮウェル電位を下降させる。ウェル電位制御部７１は、メモリセルアレイ１４の全てのカラムに対して共通に用いることができる。なお、ウェル電位制御部７１としては、図５〜図１３いずれの構成を用いるようにしてもよい。
【００６１】
カラム選択回路７２は、ウェル電位制御部７１にて電位が制御されるウェル電位制御線ＮＷをカラム毎に選択することができる。カラム選択制御回路７３は、カラムデコーダ１２による書き込み時のカラム選択結果に基づいて、カラム選択信号ＣＳ、ＣＢＳをカラム毎に出力し、カラム選択回路７２にウェル電位制御線ＮＷの選択を行わせる。
【００６２】
カラム選択回路７２には、ＰｃｈトランジスタＭ５１、Ｍ５２がカラム毎に設けられている。ＰｃｈトランジスタＭ５１、Ｍ５２のドレインは、ウェル電位制御線ＮＷにカラム毎に接続されている。ＰｃｈトランジスタＭ５１は、ソースがハイレベル電位ＶＤＤに接続され、ゲートにカラム選択信号ＣＳが入力される。ＰｃｈトランジスタＭ５２のソースは、ウェル電位制御部７１に接続されゲートにカラム選択信号ＣＳＢが入力される。
【００６３】
読み出しサイクルおよびＮＯＰサイクルでは、全てのカラム選択信号ＣＳはロウレベルに設定され、カラム選択信号ＣＳＢはハイレベルに設定される。したがって、ＰｃｈトランジスタＭ５１はオンし、ＰｃｈトランジスタＭ５１はオフするため、ウェル電位制御線ＮＷの電位はハイレベル電位ＶＤＤに設定される。
【００６４】
一方、書き込みサイクルでは、非選択カラムのカラム選択信号ＣＳはロウレベルに設定され、カラム選択信号ＣＳＢはハイレベルに設定される。また、選択カラムのカラム選択信号ＣＳはハイレベルに設定され、カラム選択信号ＣＳＢはロウレベルに設定される。したがって、非選択カラムにおいては、ＰｃｈトランジスタＭ５１はオンし、ＰｃｈトランジスタＭ５１はオフするため、ウェル電位制御線ＮＷの電位はハイレベル電位ＶＤＤに設定される。一方、選択カラムにおいては、ＰｃｈトランジスタＭ５１はオフし、ＰｃｈトランジスタＭ５１はオンするため、ウェル電位制御線ＮＷの電位はウェル電位制御部７１にて設定される。
【００６５】
これにより、図５〜図１３のいずれかの回路をメモリセルアレイ１４の全てのカラムに対して共通に用いることが可能となり、消費電力を低減することができる。
【００６６】
（第１２実施形態）
図１５は、本発明の第１２実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
この半導体記憶装置には、図１のウェル電位制御部１３の代わりに、電源電位制御部８３が設けられている。メモリセルアレイ１４には、メモリセルＭＣの電源電位を制御する電源線ＶＤが設けられている。電源線ＶＤは、カラム毎に共通にメモリセルＭＣに接続されるとともに、電源電位制御部８３に接続されている。電源電位制御部８３は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣの電源電位を上昇させる。
【００６７】
図１６は、図１５の半導体記憶装置のメモリセルの概略構成を示す回路図である。
図２のメモリセルでは、ＰｃｈトランジスタＭ１、Ｍ２のソースがハイレベル電位ＶＤＤに接続されているのに対し、図１６のメモリセルでは、ＰｃｈトランジスタＭ１、Ｍ２のソースが電源線ＶＤに接続されている。
【００６８】
図１７は、図１５の半導体記憶装置の電源電位制御部の概略構成を示す回路図である。
この電源電位制御部には、図８のウェル電位制御部のウェル電位下降回路５２の代わりに、電源電位上昇回路５３が設けられている。電源電位上昇回路５３は、電源線ＶＤの電位をハイレベル電位ＶＤＤからＶＤＤ＋△Ｖに引き上げる。電源電位上昇回路５３には、インバータＩＶ１１、ＩＶ１２およびコンデンサＣ２が設けられている。
【００６９】
ＮＯＲ回路Ｎ３の出力端子は、ＰｃｈトランジスタＭ４１のゲートに接続されるとともに、電源電位上昇回路５３の入力に接続されている。電源電位上昇回路５３の出力は、電源線ＶＤに接続されている。ＰｃｈトランジスタＭ４１は、ドレインが電源線ＶＤに接続され、ソースがハイレベル電位ＶＤＤに接続されている。
【００７０】
図１８は、図１７の電源電位制御部の各部の電位を示すタイミングチャートである。
図１８において、書き込みサイクルでは、ワード線選択信号ＷＳおよびライトイネーブル信号ＷＥの電位がハイレベル電位ＶＤＤに設定される。この場合、ＮＯＲ回路Ｎ３の出力はロウレベルになり、ＰｃｈトランジスタＭ４１はオンする。このため、電源線ＶＤの電位はハイレベル電位ＶＤＤに設定される。そして、書き込みサイクルの後半において、ワード線選択信号ＷＳの電位がロウレベル電位ＶＳＳに移行すると、ＮＯＲ回路Ｎ３の出力はハイレベルに変化する。このため、ＰｃｈトランジスタＭ４１はオフし、電源線ＶＤの電位はＶＤＤ＋△Ｖに設定される。
【００７１】
書き込みサイクルの前半において電源線ＶＤの電位をハイレベル電位ＶＤＤに設定することにより、図２のＰｃｈトランジスタＭ１、Ｍ２の駆動力の上昇を抑えることができる。このため、書き込み時に記憶ノードＤ、ＤＢの電位が反転し難くなるのを防止することができ、誤書き込みを低減させることができる。
【００７２】
また、書き込みサイクルの後半において電源線ＶＤの電位を△Ｖだけ上昇させることにより、ＰｃｈトランジスタＭ１、Ｍ２の駆動力を上昇させることができる。このため、書き込みデータに応じて記憶ノードＤ、ＤＢの電位が変化してから、ＰｃｈトランジスタＭ１、Ｍ２を介して記憶ノードＤ、ＤＢがハイレベル電位ＶＤＤにプルアップされるのを強めることができる。したがって、記憶ノードＤ、ＤＢの電位をハイレベル電位ＶＤＤまで十分に上がり切らせることが可能となり、プルアップ安定性を向上させることができる。
【００７３】
（第１３実施形態）
図１９は、本発明の第１３実施形態に係る半導体記憶装置に適用される電源電位制御部の概略構成を示す回路図である。
この電源電位制御部には、図１７の構成に加え、図９の下降時間制御回路６１が設けられている。
【００７４】
これにより、書き込みサイクルの後半において電源線ＶＤの電位をＶＤＤ＋△Ｖに上昇させた場合においても、読み出しサイクルに移行する前に電源線ＶＤの電位をハイレベル電位ＶＤＤに戻すことができる。
【００７５】
（第１４実施形態）
図２０は、本発明の第１４実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
この半導体記憶装置には、図１４のウェル電位制御部７１、カラム選択回路７２およびカラム選択制御回路７３の代わりに、電源電位制御部９１、カラム選択回路９２およびカラム選択制御回路９３が設けられている。
【００７６】
電源電位制御部９１は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣの電源電位を上昇させる。電源電位制御部９１は、メモリセルアレイ１４の全てのカラムに対して共通に用いることができる。なお、電源電位制御部９１としては、例えば、図１７または図１９の構成を用いることができる。
【００７７】
カラム選択回路９２は、電源電位制御部９１にて電位が制御される電源線ＶＤをカラム毎に選択することができる。カラム選択制御回路９３は、カラムデコーダ１２による書き込み時のカラム選択結果に基づいて、カラム選択信号ＣＳ、ＣＢＳをカラム毎に出力し、カラム選択回路９２に電源線ＶＤの選択を行わせる。
【００７８】
カラム選択回路９２には、ＰＣＨトランジスタＭ５３、Ｍ５４がカラム毎に設けられている。ＰｃｈトランジスタＭ５３、Ｍ５４のドレインは、電源線ＶＤにカラム毎に接続されている。ＰｃｈトランジスタＭ５３は、ソースがハイレベル電位ＶＤＤに接続され、ゲートにカラム選択信号ＣＳが入力される。ＰｃｈトランジスタＭ５４は、ソースが電源電位制御部９１に接続され、ゲートにカラム選択信号ＣＳＢが入力される。
【００７９】
読み出しサイクルおよびＮＯＰサイクルでは、全てのカラムのカラム選択信号ＣＳはロウレベルに設定され、カラム選択信号ＣＳＢはハイレベルに設定される。したがって、ＰｃｈトランジスタＭ５３はオンし、ＰｃｈトランジスタＭ５４はオフするため、電源線ＶＤの電位はハイレベル電位ＶＤＤに設定される。
【００８０】
一方、書き込みサイクルでは、非選択カラムのカラム選択信号ＣＳはロウレベルに設定され、カラム選択信号ＣＳＢはハイレベルに設定される。また、選択カラムのカラム選択信号ＣＳはハイレベルに設定され、カラム選択信号ＣＳＢはロウレベルに設定される。したがって、非選択カラムにおいては、ＰｃｈトランジスタＭ５３はオンし、ＰｃｈトランジスタＭ５４はオフするため、電源線ＶＤの電位はハイレベル電位ＶＤＤに設定される。一方、選択カラムにおいては、ＰｃｈトランジスタＭ５３はオフし、ＰｃｈトランジスタＭ５４はオンするため、電源線ＶＤの電位は電源電位制御部９１にて設定される。
【００８１】
これにより、図１７または図１９の回路をメモリセルアレイ１４の全てのカラムに対して共通に用いることが可能となり、消費電力を低減することができる。
【００８２】
（第１５実施形態）
図２１は、本発明の第１５実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
この半導体記憶装置には、図１のウェル電位制御部１３の代わりに、ウェル電位／電源電位制御部１０３が設けられている。メモリセルアレイ１４には、メモリセルＭＣのＮウェル電位を制御するウェル電位制御線ＮＷおよびメモリセルＭＣの電源電位を制御する電源線ＶＤが設けられている。ウェル電位制御線ＮＷおよび電源線ＶＤは、カラム毎に共通にメモリセルＭＣに接続されるとともに、ウェル電位／電源電位制御部１０３に接続されている。ウェル電位／電源電位制御部１０３は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＮウェル電位を下降させるとともに、メモリセルＭＣの電源電位を上昇させる。
【００８３】
図２２は、図２１の半導体記憶装置のメモリセルの概略構成を示す回路図である。
図２のメモリセルでは、ＰｃｈトランジスタＭ１、Ｍ２のソースがハイレベル電位ＶＤＤに接続されているのに対し、図２２のメモリセルでは、ＰｃｈトランジスタＭ１、Ｍ２のソースが電源線ＶＤに接続されている。
【００８４】
図２３は、図２１の半導体記憶装置のウェル電位／電源電位制御部の概略構成を示す回路図である。
このウェル電位／電源電位制御部１０３には、図８のウェル電位制御部の構成に加え、図１７の電源電位上昇回路５３およびＰｃｈトランジスタＭ４２が設けられている。ＮＯＲ回路Ｎ３の出力端子は、ＰｃｈトランジスタＭ４１、Ｍ４２のゲートに接続されるとともに、ウェル電位下降回路５２および電源電位上昇回路５３の入力に接続されている。電源電位上昇回路５３の出力は、電源線ＶＤに接続されている。また、ＰｃｈトランジスタＭ４２は、ドレインが電源線ＶＤに接続され、ソースがハイレベル電位ＶＤＤに接続されている。
【００８５】
図２４は、図２３のウェル電位／電源電位制御部の各部の電位を示すタイミングチャートである。
図２４において、書き込みサイクルでは、ワード線選択信号ＷＳおよびライトイネーブル信号ＷＥの電位がハイレベル電位ＶＤＤに設定される。この場合、ＮＯＲ回路Ｎ３の出力はロウレベルになり、ＰｃｈトランジスタＭ４１、Ｍ４２はオンする。このため、ウェル電位制御線ＮＷの電位はハイレベル電位ＶＤＤに設定される。また、電源線ＶＤは、電源線ＶＤの電位はハイレベル電位ＶＤＤに設定される。
【００８６】
そして、書き込みサイクルの後半において、ワード線選択信号ＷＳの電位がロウレベル電位ＶＳＳに移行すると、ＮＯＲ回路Ｎ３の出力はハイレベルに変化する。このため、ＰｃｈトランジスタＭ４１、Ｍ４２はオフし、ウェル電位制御線ＮＷの電位はＶＤＤ−△Ｖに設定され、電源線ＶＤの電位はＶＤＤ＋△Ｖに設定される。
【００８７】
（第１６実施形態）
図２５は、本発明の第１６実施形態に係る半導体記憶装置に適用されるウェル電位／電源電位制御部の概略構成を示す回路図である。
このウェル電位／電源電位制御部には、図２３の構成に加え、図９の下降時間制御回路６１が設けられている。
【００８８】
これにより、書き込みサイクルの後半において、ウェル電位制御線ＮＷの電位をＶＤＤ−△Ｖに下降させ、電源線ＶＤの電位をＶＤＤ＋△Ｖに上昇させた場合においても、読み出しサイクルに移行する前にウェル電位制御線ＮＷおよび電源線ＶＤの電位をハイレベル電位ＶＤＤに戻すことができる。
【００８９】
（第１７実施形態）
図２６は、本発明の第１７実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
この半導体記憶装置には、図１４のウェル電位制御部７１、カラム選択回路７２およびカラム選択制御回路７３の代わりに、ウェル電位／電源電位制御部１１１、カラム選択回路１１２およびカラム選択制御回路１１３が設けられている。
【００９０】
ウェル電位／電源電位制御部１１１は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＮウェル電位を下降させるとともに、メモリセルＭＣの電源電位を上昇させる。ウェル電位／電源電位制御部１１１は、メモリセルアレイ１４の全てのカラムに対して共通に用いることができる。なお、ウェル電位／電源電位制御部１１１としては、例えば、図２３または図２５の構成を用いることができる。
【００９１】
カラム選択回路１１２は、ウェル電位／電源電位制御部１１１にて電位が制御されるウェル電位制御線ＮＷおよび電源線ＶＤをカラム毎に選択する。カラム選択制御回路１１３は、カラムデコーダ１２による書き込み時のカラム選択結果に基づいて、カラム選択信号ＣＳ、ＣＢＳをカラム毎に出力し、カラム選択回路１１２にウェル電位制御線ＮＷおよび電源線ＶＤの選択を行わせる。
【００９２】
カラム選択回路１１２には、ＰｃｈトランジスタＭ５１〜Ｍ５４がカラム毎に設けられている。ＰｃｈトランジスタＭ５１、Ｍ５２のドレインは、ウェル電位制御線ＮＷにカラム毎に接続され、ＰｃｈトランジスタＭ５３、Ｍ５４のドレインは、電源線ＶＤにカラム毎に接続されている。ＰｃｈトランジスタＭ５１、Ｍ５３のソースは、ハイレベル電位ＶＤＤに接続され、ＰｃｈトランジスタＭ５２、Ｍ５４のソースは、ウェル電位／電源電位制御部１１１に接続されている。また、また、ＰｃｈトランジスタＭ５１、Ｍ５３のゲートには、カラム選択信号ＣＳが入力され、ＰｃｈトランジスタＭ５２、Ｍ５４のゲートには、カラム選択信号ＣＳＢが入力される。
【００９３】
そして、読み出しサイクルおよびＮＯＰサイクルでは、全てのカラム選択信号ＣＳはロウレベルに設定され、カラム選択信号ＣＳＢはハイレベルに設定される。したがって、ＰｃｈトランジスタＭ５１、Ｍ５３はオンし、ＰｃｈトランジスタＭ５２、Ｍ５４はオフするため、ウェル電位制御線ＮＷおよび電源線ＶＤの電位はハイレベル電位ＶＤＤに設定される。
【００９４】
一方、書き込みサイクルでは、非選択カラムのカラム選択信号ＣＳはロウレベルに設定され、カラム選択信号ＣＳＢはハイレベルに設定される。また、選択カラムのカラム選択信号ＣＳはハイレベルに設定され、カラム選択信号ＣＳＢはロウレベルに設定される。したがって、非選択カラムにおいては、ＰｃｈトランジスタＭ５１、Ｍ５３はオンし、Ｐｃｈトランジスタ、Ｍ５２、Ｍ５４はオフするため、ウェル電位制御線ＮＷおよび電源線ＶＤの電位はハイレベル電位ＶＤＤに設定される。一方、選択カラムにおいては、ＰｃｈトランジスタＭ５１、Ｍ５３はオフし、ＰｃｈトランジスタＭ５２、Ｍ５４はオンするため、ウェル電位制御線ＮＷおよび電源線ＶＤの電位はウェル電位／電源電位制御部１１１にて設定される。
【００９５】
これにより、図２３または図２５の回路をメモリセルアレイ１４の全てのカラムに対して共通に用いることが可能となり、消費電力を低減することができる。
【符号の説明】
【００９６】
１１  ロウデコーダ、１２  カラムデコーダ、１３、７１  ウェル電位制御部、１４  メモリセルアレイ、ＭＣ  メモリセル、ＷＬ  ワード線、ＢＬ、ＢＬＢ  ビット線、ＮＷ  ウェル電位制御線、ＶＤ  電源線、Ｍ１、Ｍ２、Ｍ１１、Ｍ１２、Ｍ２１〜Ｍ２３、Ｍ４１、Ｍ４２、Ｍ５１、Ｍ５２、Ｍ５３、Ｍ５４  Ｐｃｈトランジスタ、Ｍ３〜Ｍ６、Ｍ３１、Ｍ３２  Ｎｃｈトランジスタ、Ｄ、ＤＢ  記憶ノード、ＩＶ１〜ＩＶ８、ＩＶ１１、ＩＶ１２  インバータ、Ｎ１、Ｎ２  ＮＡＮＤ回路、Ｎ３、Ｎ４  ＮＯＲ回路、１５、５１  タイミング検知回路、２１  フューズ回路、２２  指示回路、３１  アシストタイミング制御回路、４１、６１  下降時間制御回路、４２、６２  遅延素子、５２  ウェル電位下降回路、Ｃ１、Ｃ２  コンデンサ、７２、９２、１１２  カラム選択回路、７３、９３、１１３  カラム選択制御回路、８３、９１  電源電位制御部、５３  電源電位上昇回路、１０３、１１１  ウェル電位／電源電位制御部
【図１】
2011070728.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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