(57)【要約】      （修正有）【課題】連想メモリの比較デバイス、比較デバイスを制御する方法、および連想メモリを提供する。【解決手段】データビットを格納する第１のトランジスタＴ１およびデータビットの補数を格納する第２のトランジスタＴ２によって形成されたメモリセルであって、各トランジスタは、セミコンダクタ・オン・インシュレータ基板上に作られ、各々は、フロント制御ゲート、およびトランジスタを遮断するように制御するバック制御ゲートＢＧ１、ＢＧ２を有する、メモリセルと、各々のフロント制御ゲートに公称読出し電圧を加えることによって読出しモードで動作させ、一方、バック制御ゲートＢＧ１、ＢＧ２を、一方をビット（ＤＡＴＡ）、他方をビットの補数（ＤＡＴＡｂ）で制御し、ビット（ＤＡＴＡ）と格納されたビットが一致する場合には各々のうちの通過トランジスタを遮断し、各々のソースに連結されたソース線ＳＬの電流の有無を検出する比較回路を備える。【選択図】図５
2011187150.tif 000002
【特許請求の範囲】
【請求項１】
連想メモリにおいてデータを比較するためのデバイスであって、
データビット（ＢＩＴ）を格納する第１のトランジスタ（Ｔ１）および前記データビットの補数（ＢＩＴｂ）を格納する第２のトランジスタ（Ｔ２）によって形成されたメモリセルであって、前記第１のトランジスタおよび第２のトランジスタは、セミコンダクタ・オン・インシュレータ基板上に作られ、前記第１のトランジスタおよび第２のトランジスタの各々は、フロント制御ゲート（ＣＧ）、および前記トランジスタを遮断するように制御することができるバック制御ゲート（ＢＧ１、ＢＧ２）を有する、メモリセルと、
前記第１のトランジスタおよび第２のトランジスタの各々の前記フロント制御ゲートに公称読出し電圧を加えることによって前記第１のトランジスタおよび第２のトランジスタを読出しモードで動作させ、一方、前記第１のトランジスタおよび第２のトランジスタの各々の前記バック制御ゲートを、一方をここで提案するビット（ＤＡＴＡ）、他方を前記ここで提案するビットの補数（ＤＡＴＡｂ）で制御し、前記ここで提案するビット（ＤＡＴＡ）と前記格納されたビット（ＢＩＴ）が一致する場合には前記第１のトランジスタおよび第２のトランジスタのうちの通過トランジスタを遮断するように、かつ、
前記第１のトランジスタおよび第２のトランジスタの各々のソースに連結されたソース線（ＳＬ）の電流の有無を検出して、前記ここで提案するビット（ＤＡＴＡ）と前記格納されたビット（ＢＩＴ）が同一であるか否かを示すように
構成された比較回路と
を備えることを特徴とするデバイス。
【請求項２】
前記比較回路は、ここで提案するビットの補数（ＤＡＴＡｂ）を前記第１のトランジスタの前記バック制御ゲート（ＢＧ１）に供給し、かつ前記ここで提案するビット（ＤＡＴＡ）を前記第２のトランジスタの前記バック制御ゲート（ＢＧ２）に供給するように構成されていることを特徴とする請求項１に記載のデバイス。
【請求項３】
前記セミコンダクタ・オン・インシュレータ基板は、絶縁層によってベース基板から隔てられた半導体材料の薄膜を備え、さらにトランジスタのバック制御ゲートは、前記トランジスタのチャネルに面している前記絶縁層の下の前記ベース基板中に配列されていることを特徴とする請求項１または請求項２に記載のデバイス。
【請求項４】
前記第１のトランジスタおよび第２のトランジスタの各々の前記バック制御ゲートは、前記ベース基板中で逆バイアスのウェルによって分離されていることを特徴とする請求項１から請求項３の一項に記載のデバイス。
【請求項５】
前記第１のトランジスタおよび第２のトランジスタの各々の前記バック制御ゲートは、作業機能を有することを特徴とする請求項１から請求項４の一項に記載のデバイス。
【請求項６】
前記比較回路は、また、３進動作を行うように構成され、３進動作中は前記ここで提案するビットが無視されることを特徴とする請求項１から請求項５の一項に記載のデバイス。
【請求項７】
３進動作中に、前記比較回路は、前記第１のトランジスタおよび第２のトランジスタを読出しモードで動作させ、一方、前記第１のトランジスタおよび第２のトランジスタの各々の前記バック制御ゲートを、前記常時通過トランジスタを遮断するように選ばれた同一電圧で制御することを特徴とする請求項６に記載のデバイス。
【請求項８】
前記第１のトランジスタおよび第２のトランジスタの各々の前記バック制御ゲートを、前記通過トランジスタが遮断されないように選ばれた同一電圧で制御することによって、前記第１のトランジスタおよび第２のトランジスタを読出し、プログラミングおよび消去のモードで動作させるように構成された、前記メモリセルを制御するための回路をさらに備えることを特徴とする請求項１から請求項７の一項に記載のデバイス。
【請求項９】
前記第１のトランジスタおよび第２のトランジスタの各々の前記バック制御ゲートを、前記通過トランジスタが遮断されるように選ばれた同一電圧で制御することによって、前記第１のトランジスタおよび第２のトランジスタを保持モードで動作させるように構成された、前記メモリセルを制御するための回路をさらに備えることを特徴とする請求項１から請求項８の一項に記載のデバイス。
【請求項１０】
２本の平行なバックゲート線を備え、前記バックゲート線の各々は、前記第１のトランジスタおよび第２のトランジスタのうちの１つの前記バック制御ゲートに連結されていることを特徴とする請求項１から請求項９の一項に記載のデバイス。
【請求項１１】
ワード線が前記第１のトランジスタおよび第２のトランジスタの前記フロント制御ゲートを連結し、前記ワード線は前記バックゲート線に対して垂直であることを特徴とする請求項１０に記載のデバイス。
【請求項１２】
前記第１のトランジスタおよび第２のトランジスタは、浮動ゲートＦＥＴトランジスタであり、前記セミコンダクタ・オン・インシュレータ基板は、絶縁層によってベース基板から隔てられた半導体材料の薄膜を備え、さらにトランジスタのバック制御ゲートは、前記絶縁層によって前記トランジスタのチャネルから隔てられて前記ベース基板中に配列されていることを特徴とする請求項１から１１の一項に記載のデバイス。
【請求項１３】
前記第１のトランジスタおよび第２のトランジスタは、浮動チャネルＦＥＴトランジスタであり、前記セミコンダクタ・オン・インシュレータ基板は、絶縁層によってベース基板から隔てられた半導体材料の薄膜を備え、さらにトランジスタのバック制御ゲートは、前記絶縁層によって前記トランジスタのチャネルから隔てられて前記ベース基板中に配列されていることを特徴とする請求項１から１１の一項に記載のデバイス。
【請求項１４】
データビット（ＢＩＴ）を格納するように設計された第１のトランジスタ（Ｔ１）および前記データビットの補数（ＢＩＴｂ）を格納するように設計された第２のトランジスタ（Ｔ２）を備える連想メモリセルであって、前記第１のトランジスタおよび第２のトランジスタは、セミコンダクタ・オン・インシュレータ基板上に作られ、前記第１のトランジスタおよび第２のトランジスタの各々は、ソース、ドレイン、フロント制御ゲート（ＣＧ）、および前記トランジスタを遮断するように制御することができるバック制御ゲート（ＢＧ１、ＢＧ２）を有し、前記セル中で、ソース線（ＳＬ）は前記第１のトランジスタおよび第２のトランジスタの各々の前記ソースに連結され、バックゲート線（ＢＧ１、ＢＧ２）は前記第１のトランジスタおよび第２のトランジスタの各々の前記バック制御ゲートと関連付けられ、前記バックゲート線は互いに平行かつ前記ソース線に対して垂直であることを特徴とする連想メモリセル。
【請求項１５】
ワード線（ＷＬ）が、前記第１のトランジスタおよび第２のトランジスタの各々の前記フロント制御ゲートに連結され、前記ワード線は、前記ソース線に平行であることを特徴とする請求項１４に記載のセル。
【請求項１６】
線または列に配列された請求項１４または請求項１５の一項に記載の複数のメモリセルを備えることを特徴とする連想メモリ。
【請求項１７】
連想メモリにおいてデータを比較する方法であって、前記メモリは、データビット（ＢＩＴ）を格納する第１のトランジスタおよび前記データビットの補数（ＢＩＴｂ）を格納する第２のトランジスタによって形成されたメモリセルを備え、前記第１のトランジスタおよび第２のトランジスタは、セミコンダクタ・オン・インシュレータ基板上に作られ、さらに前記第１のトランジスタおよび第２のトランジスタの各々は、フロント制御ゲート、および前記トランジスタを遮断するように制御することができるバック制御ゲートを有する、方法において、
前記第１のトランジスタおよび第２のトランジスタの各々の前記フロント制御ゲートに公称読出し電圧を加えることによって前記第１のトランジスタおよび第２のトランジスタを読出しモードで動作させ、一方、前記第１のトランジスタおよび第２のトランジスタの各々の前記バック制御ゲートを、一方をここで提案するビット（ＤＡＴＡ）、他方をここで提案するビットの補数（ＤＡＴＡｂ）で制御し、前記ここで提案するビット（ＤＡＴＡ）と前記格納されたビット（ＢＩＴ）が一致する場合には前記第１のトランジスタおよび第２のトランジスタのうちの通過トランジスタを遮断するステップと、
前記第１のトランジスタおよび第２のトランジスタの各々のソースに連結されたソース線の電流の有無を検出して、前記ここで提案するビット（ＤＡＴＡ）と前記格納されたビット（ＢＩＴ）が同一であるか否かを示すステップと
を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、半導体デバイスの分野であり、より詳細には、セミコンダクタ・オン・インシュレータ基板（ＳｅＯＩ基板）上に作られた連想メモリの分野であり、本発明は、より具体的には、連想メモリ中でデータを比較するためのデバイス、そのような比較デバイスを制御する方法、および連想メモリに関する。
【背景技術】
【０００２】
連想メモリ（ＣＡＭ）は、ある種の超高速検索応用分野で使用されるコンピュータメモリの１つの型である。
【０００３】
ユーザアプリケーションがメモリアドレスを供給し、ＲＡＭがそのアドレスに格納されたデータを返す標準的なコンピュータメモリ（特に、ランダムアクセスメモリＲＡＭ型の）と違って、ＣＡＭメモリは、ユーザアプリケーションがデータワードを供給しＣＡＭがそのメモリ全体を検索してこのワードがそのメモリ中に格納されているかどうか判定するように設計される。そのワードが発見されると、ＣＡＭは、そのワードが発見された１つまたは複数のアドレスのリストを返す。
【０００４】
ＣＡＭメモリは、複数の動作を並列に行うことによって単一動作でそのメモリ全体を検索するように設計されるので、このメモリは、全ての検索応用分野でＲＡＭよりも高速である。しかし、単純な記憶セル（ＲＡＭの単一機能がデータを格納するようになっている）を有するＲＡＭと違って、ＣＡＭは、また、比較機能も扱わなければならない。したがって、各個々のメモリセルは、セル中に格納されたビットとここで提案する入力ビットの間の一致を検出するために、それ自体の比較回路を有していなければならない。したがって、ＣＡＭセルの物理的サイズ（特に、占有される表面単位（ｓｕｒｆａｃｅ  ｕｎｉｔ）の点から見て）は、ＲＡＭセルの物理的サイズよりも大きい。
【０００５】
図１は、従来のＮＯＲ型ＣＡＭセルを示す。そのようなセルは、１０個のトランジスタを備え、典型的には約３００表面単位（３００Ｆ２）を占める。
【０００６】
この型のＣＡＭメモリは、１と０だけを含むデータの系統的検索を使用するので２進であると言われる。また、格納されたデータワード中の１つまたは複数のビットに「Ｘ」または「任意」と呼ばれる第３の対応状態を可能にし、その結果、検索に柔軟性が加えられる３進ＣＡＭメモリもまた知られている。
【０００７】
図２は、従来のＮＯＲ型３進ＣＡＭを示す。このセルは、１６個のトランジスタから成り、典型的には５００表面単位を占める。
【０００８】
従来のＣＡＭセルはこのように大きな表面積を占めることが理解されるであろう。したがって、本発明の応用分野では、半導体デバイスの小型化がたびたび求められている。さらに、トランジスタの数が多く、ＣＡＭメモリアレイ中に電力供給線を供給する必要があるというだけで、従来のＣＡＭメモリは、多量の電力を消費するという欠点を有する。
【発明の概要】
【０００９】
本発明の目的は、上述の欠点を取り除くことであり、この目的のために、本発明は、第１の態様によれば、連想メモリにおいてデータを比較するためのデバイスを提案し、本デバイスは、
−データビットを格納する第１のトランジスタおよびデータビットの補数を格納する第２のトランジスタによって形成されたメモリセルであって、第１のトランジスタおよび第２のトランジスタは、セミコンダクタ・オン・インシュレータ基板上に作られ、第１のトランジスタおよび第２のトランジスタの各々は、フロント制御ゲート、およびトランジスタを遮断するように制御することができるバック制御ゲートを有する、メモリセルと、
−第１のトランジスタおよび第２のトランジスタの各々のフロント制御ゲートに公称読出し電圧を加えることによって第１のトランジスタおよび第２のトランジスタを読出しモードで動作させ、一方、第１のトランジスタおよび第２のトランジスタの各々のバック制御ゲートを、一方をここで提案するビット、他方をここで提案するビットの補数で制御し、ここで提案するビットと格納されたビットが一致する場合には、前記第１のトランジスタおよび第２のトランジスタのうちの通過トランジスタを遮断するように、かつ、
−第１のトランジスタおよび第２のトランジスタの各々のソースに連結されたソース線の電流の有無を検出して、ここで提案するビットと格納されたビットが同一であるか否かを示すように
構成された比較回路と
を備える。
【００１０】
このデバイスのいくつかの好ましい、非限定の態様は、次の通りである。
−比較回路は、ここで提案するビットの補数を第１のトランジスタのバック制御ゲートに供給し、かつここで提案するビットを第２のトランジスタのバック制御ゲートに供給するように構成されている。
−セミコンダクタ・オン・インシュレータ基板は、絶縁層によってベース基板から隔てられた半導体材料の薄膜を備え、さらにトランジスタのバック制御ゲートは、前記トランジスタのチャネルに面している絶縁層の下のベース基板中に配列されている。
−第１のトランジスタおよび第２のトランジスタの各々のバック制御ゲートは、ベース基板中で逆バイアスのウェルによって分離されている。
−第１のトランジスタおよび第２のトランジスタの各々のバック制御ゲートは、作業機能（ｗｏｒｋｉｎｇ  ｆｕｎｃｔｉｏｎ）を有する。
−比較回路は、また、３進動作を行うように構成され、３進動作中はここで提案するビットが無視される。
−３進動作中に、比較回路は、第１のトランジスタおよび第２のトランジスタを読出しモードで動作させ、一方、第１のトランジスタおよび第２のトランジスタの各々のバック制御ゲートを、常時通過トランジスタを遮断するように選ばれた同一電圧で制御する。
−本デバイスは、第１のトランジスタおよび第２のトランジスタの各々のバック制御ゲートを、通過トランジスタが遮断されないように選ばれた同一電圧で制御することによって、第１のトランジスタおよび第２のトランジスタを読出し、プログラミングおよび消去のモードで動作させるように構成された、メモリセルを制御するための回路をさらに備える。
−制御回路は、また、第１のトランジスタおよび第２のトランジスタの各々のバック制御ゲートを、通過トランジスタが遮断されるように選ばれた同一電圧で制御することによって、第１のトランジスタおよび第２のトランジスタを保持モードで動作させるように構成されている。
−本デバイスは、２本の平行なバックゲート線を備え、これらのバックゲート線の各々は、第１のトランジスタおよび第２のトランジスタのうちの１つのバック制御ゲートに連結されている。
−ワード線が、第１のトランジスタおよび第２のトランジスタのフロント制御ゲートを連結し、そのワード線はバックゲート線に対して垂直である。
−第１のトランジスタおよび第２のトランジスタは、浮動ゲートＦＥＴトランジスタであり、さらにトランジスタのバック制御ゲートは、絶縁層によって前記トランジスタのチャネルから隔てられてベース基板中に配列されている。
−第１のトランジスタおよび第２のトランジスタは、浮動チャネルＦＥＴトランジスタであり、さらにトランジスタのバック制御ゲートは、絶縁層によって前記トランジスタのチャネルから隔てられてベース基板中に配列されている。
【００１１】
他の態様によれば、本発明は、データビットを格納するように設計された第１のトランジスタおよびデータビットの補数を格納するように設計された第２のトランジスタを備える連想メモリセルに関し、第１のトランジスタおよび第２のトランジスタは、セミコンダクタ・オン・インシュレータ基板上に作られ、第１のトランジスタおよび第２のトランジスタの各々は、ソース、ドレイン、フロント制御ゲート、およびトランジスタを遮断するように制御することができるバック制御ゲートを有し、そのセル中で、ソース線は、第１のトランジスタおよび第２のトランジスタの各々のソースに連結され、バックゲート線は、第１のトランジスタおよび第２のトランジスタの各々のバック制御ゲートと関連付けられ、バックゲート線は互いに平行かつソース線に対して垂直である。
【００１２】
ソース線に平行なワード線が、第１のトランジスタおよび第２のトランジスタの各々のフロント制御ゲートに連結されることもある。
【００１３】
さらに他の態様によれば、本発明は、本発明による複数のメモリセルを備えるメモリアレイに関する。
【００１４】
さらに他の態様によれば、本発明は、連想メモリにおいてデータを比較する方法に関し、本メモリは、データビットを格納する第１のトランジスタおよびデータビットの補数を格納する第２のトランジスタによって形成されたメモリセルを備え、第１のトランジスタおよび第２のトランジスタは、セミコンダクタ・オン・インシュレータ基板上に作られ、さらに第１のトランジスタおよび第２のトランジスタの各々は、フロント制御ゲートおよびトランジスタを遮断するように制御することができるバック制御ゲートを有するものであり、本方法は、
−第１のトランジスタおよび第２のトランジスタの各々のフロント制御ゲートに公称読出し電圧を加えることによって第１のトランジスタおよび第２のトランジスタを読出しモードで動作させ、一方、第１のトランジスタおよび第２のトランジスタの各々のバック制御ゲートを、一方をここで提案するビット、他方をここで提案するビットの補数で制御し、ここで提案するビットと格納されたビットが一致する場合には前記第１のトランジスタおよび第２のトランジスタのうちの通過トランジスタを遮断するステップと、
−第１のトランジスタおよび第２のトランジスタの各々のソースに連結されたソース線の電流の有無を検出して、ここで提案するビットと格納されたビットが同一であるか否かを示すステップと
を含む。
【００１５】
本発明の他の態様、目的、および有利点は、非限定の例として与えられた本発明の好ましい実施形態の下記の詳細な説明を、添付の図面に関連して読むことでより明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１】既に前に述べられた、従来の２進ＮＯＲ型ＣＡＭを示す図であり、アクセストランジスタは、見やすくするために示されていない図である。
【図２】既に前に述べられた、従来の３進ＮＯＲ型ＣＡＭを示す図であり、アクセストランジスタは、見やすくするために示されていない図である。
【図３】本発明による、２個のトランジスタを有するＣＡＭメモリセルの１つの可能な実施形態を示す図である。
【図４】本発明によるＣＡＭメモリアレイの優先的なトポロジを示す図である。
【図５】本発明によるＣＡＭメモリセルを示す等価図である。
【図６】ここで提案する４ビットワードと本発明による４個のＣＡＭメモリセル中に格納されたワードとの比較動作を、ここで提案するワードと格納されたワードの一致の場合について示す図である。
【図７】ここで提案する４ビットワードと本発明による４個のＣＡＭメモリセル中に格納されたワードとの比較動作を、ここで提案するワードと格納されたワードの不一致の場合について示す図である。
【図８】、ここで提案する４ビットワードと本発明による４個のＣＡＭメモリセル中に格納されたワードとの比較動作を、ここで提案するワードの１つのビットの一致を検索しない場合について示す図である。
【図９ａ】本発明によるＣＡＭメモリで使用することができるフラッシュ型トランジスタの１つの可能な実施形態を示す図である。
【図９ｂ】本発明によるＣＡＭメモリで使用することができるフラッシュ型トランジスタの１つの可能な実施形態を示す図である。
【図１０ａ】バック制御ゲートの可能な実施形態を示す図である。
【図１０ｂ】バック制御ゲートの可能な実施形態を示す図である。
【図１０ｃ】バック制御ゲートの可能な実施形態を示す図である。
【図１０ｄ】バック制御ゲートの可能な実施形態を示す図である。
【図１０ｅ】バック制御ゲートの可能な実施形態を示す図である。
【発明を実施するための形態】
【００１７】
本発明は、第１の態様によれば、データビットＢＩＴを格納するメモリセル、および、ここで提案するビットＤＡＴＡが格納されたビットＢＩＴと同一であるかどうかを検出するように構成された比較回路を備える連想メモリ中でデータを比較するためのデバイスに関する。
【００１８】
図３を参照すると、本発明の第１の態様による、データを比較するためのデバイスで使用されるメモリセルの１つの可能な実施形態が示されている。
【００１９】
メモリセルは、２個のトランジスタを備える。すなわち、第１のトランジスタＴ１はデータビットＢＩＴを格納し、第２のトランジスタＴ２はデータビットの補数ＢＩＴｂを格納する。したがって、第１のトランジスタおよび第２のトランジスタの一方は、常時通過（論理「０」値を格納するもの）であるが、他方は常時遮断（論理「１」値を格納するもの）である。
【００２０】
第１のトランジスタおよび第２のトランジスタは、セミコンダクタ・オン・インシュレータ基板上に作られ、第１のトランジスタおよび第２のトランジスタの各々は、トランジスタを遮断するように制御することができるフロント制御ゲートＣＧおよびバック制御ゲートＢＧ１、ＢＧ２を有する。
【００２１】
セミコンダクタ・オン・インシュレータ基板は、絶縁層によってベース基板から隔てられた半導体材料の薄膜を備える。セミコンダクタ・オン・インシュレータ基板は、例えば、シリコン・オン・インシュレータＳＯＩ基板である。
【００２２】
好ましい実施形態によれば、絶縁層は、埋込み酸化物層（ＢＯＸ）である。絶縁層は、例えば、ＳｉＯ２から作られる。
【００２３】
各トランジスタＴ１、Ｔ２は、ソース領域Ｓ、ドレイン領域Ｄ、およびソース領域とドレイン領域の間に延びるチャネルＣを有する。
【００２４】
フロント制御ゲートＣＧは、それ自体は従来知られているやり方で、チャネルＣの上の基板の表面に延びている。本発明の背景では、トランジスタのバック制御ゲートＢＧ１、ＢＧ２は、前記トランジスタのチャネルに面している絶縁層ＢＯＸの下のベース基板中に配列されている。バック制御ゲートは、典型的に、絶縁層の下へのドーパント注入によって作られる。
【００２５】
ドレイン領域ＤおよびソースＳ領域は、トランジスタが完全に空乏化されるように優先的に絶縁層ＢＯＸと接触している。
【００２６】
したがって、ソースＳは、２つの隣接するメモリセルの間で共有されることがある（図４の２つの隣接するセルＣ１およびＣ２を参照されたい）。そのような共有によって、メモリセルによって占有される表面積を減少させることが可能になる。
【００２７】
本発明は、完全に空乏化されたメモリセルに限定されず、部分的に空乏化されたＳｅＯＩ上のメモリセルにも及ぶことが理解されるであろう。したがって、隣接するセルのチャネルを互いに分離するために、それ自体は従来知られているやり方で、メモリアレイの線に沿ってセルを分離することが必要である。この分離は、従来、基板の表面からＢＯＸまで深さ方向に延びる横方向分離トレンチを使用することによって（ＳＴＩ−Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ（浅いトレンチ分離）−技術を使用して）行われる。
【００２８】
本発明の優先的な実施形態によれば、メモリセルは、２個の浮動ゲートフラッシュトランジスタによって形成される。
【００２９】
図９ａに示された第１の変形形態によれば、それらのフラッシュトランジスタは、プレーナである。すなわち、浮動ゲート１２は、ＳｅＯＩ基板の薄膜の表面に配列され、薄膜中に延びるチャネルＣからゲート誘電体層１３によって絶縁されている。フロント制御ゲート１０は、中間ゲート誘電体１１によって浮動ゲート１２から絶縁されながら、浮動ゲート１２の上に形成されている。
【００３０】
図９ｂに示された第２の変形形態によれば、それらのフラッシュトランジスタは、埋込み浮動ゲート型である。すなわち、浮動ゲート２２は、チャネルＣ中に作られたトレンチの中に形成され、トレンチの壁に配列されたゲート誘電体層２３によってチャネルから絶縁されている。フロント制御ゲート２０は、中間ゲート誘電体層２１によって浮動ゲート２２から絶縁されながら、基板の表面上に形成されている。
【００３１】
しかし、本発明は、フラッシュトランジスタを使用することに限定されず、浮動ゲートトランジスタを有する、ＳｅＯＩ上のＤＲＡＭを使用することにも及ぶ。優先的な変形形態によれば、ＤＲＡＭトランジスタのフロント制御ゲートは、ゲート誘電体層によってチャネルから絶縁されながら、その見かけの長さを大きくするように浮動チャネル中の奥に配置される。ＲＣＡＴ（Ｒｅｃｅｓｓ  Ｃｈａｎｎｅｌ  Ａｒｒａｙ  Ｔｒａｎｓｉｓｔｏｒ（埋込みチャネルアレイトランジスタ））型トランジスタは、このように定義される。
【００３２】
図３の左に、本発明による２個のトランジスタＴ１、Ｔ２（この場合には、埋込み浮動ゲートを有するフラッシュ型）を有するＣＡＭセルの平面図があり、様々なアクセスまたは制御線がこれらのトランジスタの様々な領域にある。すなわち、これらのトランジスタの各々のソース領域Ｓを連結するソース線ＳＬ、これらのトランジスタの各々のドレイン領域をアドレス指定するためのビット線ＢＬ１、ＢＬ２、これらのトランジスタの各々のフロント制御ゲートを連結するワード線ＷＬ、これらのトランジスタの各々のバック制御ゲートをアドレス指定するためのバックゲート線ＢＧ１、ＢＧ２がある。
【００３３】
図３の右に、トランジスタＴ１の軸ＡＡ’に沿った断面図があり、フロント制御ゲートＣＧの様々なソースＳ領域、ドレインＤ領域およびチャネルＣ領域、およびバック制御ゲートＢＧ１、および様々なアクセス線ＢＬ１、ＷＬ、ＳＬの配列を示している。
【００３４】
２個のトランジスタの能動領域は、２つの平行なストリップに沿って配列されている。ワード線ＷＬは、これらのトランジスタの各々のフロント制御ゲートＣＧに連結され、一方で、ソース線ＳＬは、これらの２個のトランジスタの各々のソースＳに連結されている。
【００３５】
ワード線ＷＬおよびソース線ＳＬは、能動領域ストリップに対して垂直であり、一方で、各トランジスタのドレインは、ビット線ＢＬ１、ＢＬ２によってアドレス指定される。
【００３６】
バック制御ゲートＢＧ１、ＢＧ２は、ビット線に対して平行である。したがって、これらのバック制御ゲートは、ここで提案する同一のワードの全てのビットを並列に比較することができるようにするソース線ＳＬに対して垂直である（実際、ソース線は、格納されたワードの全てのビットに共通である）。したがって、また、これらのバック制御ゲートは、異なる行のいくつかの格納されたワードとここで提案するワードを同時に比較することができるようにするワード線ＷＬに対して垂直である（対応するワード線ＷＬで行を選択することによる選択的な比較）。
【００３７】
第１の態様によるデータ比較デバイスは、また、第１のトランジスタおよび第２のトランジスタのフロント制御ゲートに公称読出し電圧を加えることによって第１のトランジスタおよび第２のトランジスタを読出しモードで動作させ、一方、第１のトランジスタおよび第２のトランジスタの各々のバック制御ゲートを、一方をここで提案するビットＤＡＴＡ、他方をここで提案するビットの補数ＤＡＴＡｂで制御し、ここで提案するビットと格納されたビットが一致する場合には前記第１のトランジスタおよび第２のトランジスタのうちの通過トランジスタを遮断するように構成された比較回路（図示せず）を備える。
【００３８】
したがって、常時通過トランジスタ（論理「１」値を格納するもの）のバック制御ゲートは、ＢＩＴとＤＡＴＡが一致する場合には読出しモードでその常時通過トランジスタを遮断し、ＢＩＴとＤＡＴＡが一致しない場合にはその常時通過トランジスタを通過のままにしておくように作用を受ける。
【００３９】
そのチャネルがＮ型導電性とＰ導電性のバック制御ゲートと（そのとき、バック制御ゲートは作業機能を有すると言われる）を有するトランジスタは、非常に高い閾値を有する。この閾値電圧は、バック制御ゲートに正電圧を加えることによって減少させることができる。
【００４０】
そのチャネルがＮ型導電性とＮ導電性のバック制御ゲートと（そのとき、バック制御ゲートは作業機能が無いと言われる）を有するトランジスタは、正電圧をバック制御ゲートに加えることによって減少させることができる公称閾値電圧を有する。
【００４１】
バック制御ゲートによるトランジスタの閾値電圧のこの変化は、Ｖｔｈ＝Ｖｔ０−α．ＶＢＧに従って公式化することができ、ここで、Ｖｔｈはトランジスタの閾値電圧を表し、ＶＢＧはバックゲートに加えられた電圧を表し、Ｖｔ０は公称閾値電圧（これは、Ｎ型バック制御ゲートが使用されるかＰ型バック制御ゲートが使用されるかに依存する作業機能で相殺される）を表し、αはトランジスタのジオメトリに関連した係数である。
【００４２】
係数αは、特に、次式に従ってモデル化することができ、
【００４３】
【数１】
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ここで、ｔＯＸ１は、フロント制御ゲートをチャネルから隔てるゲート誘電体層の厚さを示し、ｔＯＸ２は、バック制御ゲートをチャネルから隔てる絶縁層の厚さを示し、さらにｔＳｉは、薄膜の厚さを示す。
【００４４】
例として、ゲート誘電体層の厚さｔＯＸ１は、現在または将来の技術では１５Å（１５×１０−１０ｍ）以下程度、薄膜の厚さｔＳｉは、２５Å（２５×１０−１０ｍ）以下程度、また絶縁層の厚さｔＯＸ２は、５０Å（５０×１０−１０ｍ）以上程度のものである。
【００４５】
より大きな絶縁層厚さの場合、トランジスタをそのバック制御ゲートによって完全に遮断することは困難である可能性があることに留意されたい。しかし、そのトランジスタの残留電流を検出することは実際に依然として可能であるので、本発明の背後にある原理をそのような状況でも応用することができる。
【００４６】
本発明の背景では、トランジスタに対する厚さ、ドーピングおよび他の制約を減らすために、作業機能で作動する選択肢が優先的に選ばれる。
【００４７】
したがって、常時通過トランジスタ（そのとき、バック制御ゲートはＯＦＦである）を遮断するために、その常時通過トランジスタのバック制御ゲートにゼロ電圧を加える選択肢が選ばれる。そのとき、トランジスタの閾値電圧は効果的に非常に高くなる。
【００４８】
トランジスタの制御ゲートに正電圧を加えることで（そのとき、バック制御ゲートはＯＮである）、トランジスタの閾値電圧は減少し、その結果、常時通過トランジスタは、バック制御ゲートによって遮断されなくなる。
【００４９】
このことは、ここで提案するビットの補数ＤＡＴＡｂを、データビットＢＩＴを格納する第１のトランジスタのバック制御ゲートに加えなければならず、さらに、ここで提案するビットＤＡＴＡを、データビットの補数ＢＩＴｂを格納する第２のトランジスタのバック制御ゲートに加えなければならないことを意味する。
【００５０】
したがって、ＢＩＴ＝１の場合、第１のトランジスタのバック制御ゲートは、
−ＢＩＴとＤＡＴＡが一致する場合には、ＯＦＦであるので、そのときこのトランジスタは遮断され、電流を流さず、
−ＢＩＴとＤＡＴＡが一致しない場合には、ＯＮであるので、このトランジスタは通過のままであり、電流を流す。
【００５１】
本発明は、作業機能を使用することに限定されず、作業機能の無い場合に及ぶことが理解されるであろう。本発明は、さらに、ゼロまたは正のバック制御ゲート電圧を使用することに限定されず、ゼロまたは負のバック制御ゲート電圧を使用することにも及ぶ。
【００５２】
バック制御ゲートの様々の可能な実施形態が、図１０ａ〜１０ｅに関連して詳しく述べられる。これらの図では、絶縁層の下に延びる部分だけが示されていることに留意されたい。一般に、バック制御ゲートは、絶縁層の下へのドーパント注入によって形成される。
【００５３】
図１０ｃおよび１０ｅに示された第１の実施形態によれば、バック制御ゲートＢＧは、セルの全幅の下に延びている。
【００５４】
図１０ａ、１０ｂ、および１０ｄに示された他の実施形態では、バック制御ゲートＢＧは、浮動チャネル（ＤＲＡＭの場合）または浮動ゲート（フラッシュの場合）に面してだけ延びるように位置付けされている。
【００５５】
図１０ａに示されるように、バック制御ゲートＢＧは、逆バイアスのウェルＷ（Ｎ型トランジスタに対して作業機能を有するＰ＋バック制御ゲートのためのＮ型ウェル）によってベース基板１から絶縁されている。
【００５６】
ウェル電圧は、バック制御ゲートとウェルの間の電気的ノードによって生成される寄生ダイオードが常に逆方向であるように選ばれ、ダイオードは、ウェルから、およびウェルが含むどんなもの（特に、他のバック制御ゲート）からもバック制御ゲートを分離する。
【００５７】
バック制御ゲートがセルの全幅の下に延びている場合には、バック制御ゲートをベース基板から絶縁するために、深さ方向にベース基板１の中に延びる横方向絶縁領域２０を設けることも必要である。図１０ｃでは、横方向絶縁領域２０は、絶縁層ＢＯＸの下に埋め込まれている。図１０ｅでは、横方向絶縁領域２０は、表面から絶縁層ＢＯＸを通り抜けて延びている。
【００５８】
バック制御ゲートが、このようにウェルの絶縁に寄与することによって局在化されているとき、そのような横方向絶縁領域２０が設けられることもある。特に、この場合に、単一バック制御ゲートバイアスのためだけにウェルを作ることが、必要なことがある（例えば、Ｐ＋バック制御ゲートを絶縁するためにはＮ−ウェルであるが、Ｎ＋バック制御ゲートは、Ｐ−でバイアスされたベース基板中に直接配列されるかもしれない）。図１０ｂでは、横方向絶縁領域２０は、絶縁層ＢＯＸの下に埋め込まれている。図１０ｄでは、横方向絶縁領域２０は、表面から絶縁層ＢＯＸを通り抜けて延びている。
【００５９】
図示しない変形の実施形態によれば、絶縁層ＢＯＸの下のベース基板中に配列された第２の絶縁層は、ベース基板からのバック制御ゲートの絶縁に全面的にまたは部分的に寄与することができる。
【００６０】
本発明の第１の態様によるデータ比較デバイスの説明に戻ると、比較回路は、また、第１のトランジスタおよび第２のトランジスタの各々のソースに連結されたソース線ＳＬの電流の有無を検出して、ここで提案するビットＤＡＴＡとデータビットＢＩＴが同一であるか否かを示すように構成される。より具体的には、電流が無いことは、ＢＩＴとＤＡＴＡの間の一致を意味するが（実際は、２個のトランジスタを有するセルがソース線に電流を供給しないように通過トランジスタが遮断されている）、電流が存在することは、ＤＡＴＡがＢＩＴと異なることを意味する（通過トランジスタが遮断されておらず、セルはソース線に電流を供給している）。
【００６１】
図１および２の従来のＣＡＭメモリでは、比較の結果を与えるために、特別の線（一般に、「一致線」と呼ばれる）が設けられることに留意されたい。この線はアースと異なる。この線には、また、相互接続を作ることが必要であり、この相互接続は、比較的大きなサイズのセル（１０または１６個のトランジスタ）で可能になる。
【００６２】
本発明の背景では、ソース線（一般に、セルのアースとして使用される）は、「一致線」として使用される。
【００６３】
このことによって、相互接続を作る必要を回避することができ、一方で、セルはたった２個のトランジスタを備えるだけなので、最小のフットプリントを有する。
【００６４】
さらに、ソース線は、ワード線に平行であり、したがって、格納されたワードの全てのビットに共通である。したがって、１つ（または複数）の格納されたワードとここで提案するワードの比較をワードの全てのビットにわたって並列に行うことができる。
【００６５】
セル中のソース線の電気的機能が主にアースを形成することであることを考慮に入れると、ソース線の電圧は、セルの適切な動作を保証するためにあらゆる環境において０Ｖ（または、できるだけ近い）である。他方で、この線の電流の有無を測定することができ、この電流は、この線が比較的低インピーダンスであるという条件で、どんな電圧のときでも流れることができる。
【００６６】
ソース線の電流の存在は、ワードのいずれかのビットのためである可能性があり、そのビットは、比較での格納されたワードとここで提案するワードの差に対応する。全てのビットの完全な一致だけが、ソース線の電流の欠如を引き起こす。
【００６７】
図４は、本発明によるＣＡＭメモリアレイの優先的なトポロジを示す。この図で、点線は、前に説明されたような隣接するＣＡＭメモリセルＣ１およびＣ２を識別している。有利なことには、ソース線ＳＬは、能動領域ストリップに沿った２つの隣接するセルＣ１およびＣ２に共通である（セルＣ１はワード線ＷＬ１によってアドレス指定され、セルＣ２はワード線ＷＬ２によってアドレス指定される）ことに留意されたい。したがって、ＷＬ１またはＷＬ２の選択的活動化によって、セルＣ１およびＣ２に格納されたビットのどちらか一方とここで提案するビットを比較することができるようになる。
【００６８】
図５の右にあるのは、本発明によるＣＡＭセルの等価回路図である。
【００６９】
各トランジスタが２個の制御ゲート（フロント制御ゲートおよびバック制御ゲート）を有するので、各トランジスタは、直列に接続された２個のトランジスタとして機能する。したがって、このセルは、４個のトランジスタを有するセルのように動作する。バック制御ゲートを有するトランジスタを使用することについての関心は、バック制御ゲートが直列に接続された２個のトランジスタよりも遥かに小さいことである。
【００７０】
図６を参照すると、これは、ここで提案するワード（４ビット：０１００を含む）と本発明による４個のＣＡＭセルに格納されたワードとの例示の比較を示し、その４個のＣＡＭセルは、これらのセルのトランジスタが同じワード線ＷＬおよび同じソース線ＳＬを共有するように、メモリアレイの同一線上に配列されている。
【００７１】
ここで提案するビット（ＤＡＴＡ３−ＤＡＴＡ２−ＤＡＴＡ１−ＤＡＴＡ０）が格納されたビット（ＢＩＴ３−ＢＩＴ２−ＢＩＴ１−ＢＩＴ０）と同一であるとき、ソース線ＳＬに電流は流れない。
【００７２】
ここで提案するビットＤＡＴＡ０＝０の例をとると、セルの第１のトランジスタはＢＩＴ０＝０を格納し、一方で、セルの第２のトランジスタは補数ビットＢＩＴ０ｂ＝１を格納する。通常の読出し動作では（公称読出し電圧ＶＤＤをワード線ＷＬに加え、さらに第１のトランジスタおよび第２のトランジスタの各々のビット線ＢＬ１、ＢＬ２に約ＶＤＤ／２の電圧を加えることによる）、第１のトランジスタは遮断され、一方で、第２のトランジスタは通過である。作業機能のある動作の場合には、本発明による比較回路は、ＤＡＴＡｂ値を第１のトランジスタのバック制御ゲートに加えかつＤＡＴＡ値を第２のトランジスタのバック制御ゲートに加えながら、この通常読出し動作を行うように構成される。そのとき、第２のトランジスタは、そのバック制御ゲートによって遮断される（バック制御ゲートは、ＤＡＴＡ０＝０で制御されるのでＯＦＦである）。このことの結果として、このセルはソース線ＳＬに何も流さないことになる。
【００７３】
ここで提案するワードの全てのビットと格納されたビットの間に完全な一致が見られる場合には、ソース線に電流が流れない。ここで提案するワードの幅（ビット数）に制約はないことに留意されたい。
【００７４】
図７を参照すると、これは、４ビット０１００のここで提案するワードの同じ例示の比較を示している。この図６では、ここで提案するワードのビットＤＡＴＡ２＝０と格納されたビットＢＩＴ２＝１の間に一致がない。
【００７５】
ここで提案するビットＤＡＴＡ２＝０の例をとると、このセルの第１のトランジスタはＢＩＴ２＝１を格納し、一方で、このセルの第２のトランジスタは補数ビットＢＩＴ２ｂ＝０を格納する。通常読出し動作で、第１のトランジスタは通過であり、一方で、第２は遮断されている。本発明による比較回路は、第１のトランジスタのバック制御ゲートにＤＡＴＡｂ値を加えかつ第２のトランジスタのバック制御ゲートにＤＡＴＡ値を加えながら、この通常読出し動作を行うように構成される。そのとき、第１のトランジスタは通過の状態のままである（そのバック制御ゲートは、ＤＡＴＡ２ｂ＝１で制御されるのでＯＮである）。したがって、このセルは、ソース線ＳＬに電流を流す。この電流の存在は、ワードのいずれかのビットのためである可能性があり、したがって、ここで提案するワードと格納されたワードの間の差に対応する。
【００７６】
図８を参照すると、これは、ここで提案するビットＤＡＴＡ１を「気にしない」状況に対応する３進比較を示している。そのような３進比較では、対応するＣＡＭセル（ＢＩＴ１を格納する）のバック制御ゲートは、強制的にＯＦＦにされ、その結果、通過トランジスタは遮断されるようになり、したがってソース線に電流は流れない。したがって、ＢＩＴ１の比較は遮断される。そのような３進比較は、例えば、不完全なまたは欠陥を含むワードの検索に対応する。
【００７７】
変形として、２個のトランジスタは、各々が「０」を格納するように制御されることがある。そのとき、このビットの比較は遮断され、この対のトランジスタはソース線に電流を流すことができない。そのような変形は、例えば、「スペル誤り」を含む可能性があるデータベースの検索に対応する。
【００７８】
ここで提案するビットと本発明によるＣＡＭセルに格納されたビットとの比較動作は、上記で説明された。
【００７９】
このセルの読出し、プログラミング、消去、および保持の動作が以下で説明される。
【００８０】
これらの動作は、各トランジスタのフロント制御ゲートおよびドレインに加えられる電圧に関して、それ自体は従来知られているやり方でランする。
【００８１】
読出し、プログラミング、および消去のモードに関して、制御回路は、また、第１のトランジスタおよび第２のトランジスタの各々のバック制御ゲートを、通過トランジスタが遮断されないように選ばれた同一電圧で制御する。したがって、ここで説明される例では、これらの動作中、２個のトランジスタの各々のバック制御ゲートはＯＮである。
【００８２】
必須ではないが、保持モードのために異なる動作が実現されることがあり、そのとき、制御回路は、第１のトランジスタおよび第２のトランジスタの各々のバック制御ゲートを、通過トランジスタが遮断されるように選ばれた同一電圧で制御するように構成される。ここで説明される例では、２個のトランジスタの各々のバック制御ゲートは、したがって、この保持動作中の電力消費を減少させるためにＯＦＦであろう。
【００８３】
したがって、本発明によるＣＡＭセルの真理値表は次の通りである。
【００８４】
【表１】
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本発明は、第１の態様による比較デバイスに限定されず、連想メモリセル、上記で説明された原理を実現する連想メモリでデータを比較する方法、および、線および列に配列された、本発明による２個のトランジスタを有する複数のセルを備える連想メモリにも及ぶことが理解されるであろう。
【００８５】
本発明は、以下の特定の有利点を提供する。
【００８６】
・先ず第１に、比較機能を実現するために必要なトランジスタの数を２個に限定することによって、ＣＡＭセルによって占有される表面積がかなり減少する。使用される技術的なプロセスに依存して、本発明のＣＡＭセルは、メモリプロセスで約８Ｆ２、論理プロセスで少なくとも３０Ｆ２を占有する（従来の２進ＣＡＭセルのための３００Ｆ２および従来の３進ＣＡＭセルのための５００Ｆ２と比較される）。
−さらに、本発明の背景では、同じセルを使用して２進比較または３進比較を行うことができる。
−比較速度は、従来のセルのそれと同様である。
−本発明によるＣＡＭメモリは、どんな電力供給線も必要としないので、メモリアレイではリークも電力損失も見られない。
−比較はワード線によって選択されるが、このことは従来のセルでは可能でない。したがって、メモリ回路のアーキテクチャ（特に、アレイのサイズ）によって制約されることなしに、同時に比較されるワードの数を簡単に選ぶことができる。
−本発明によるＣＡＭセルは、低電力で動作する。
−ＣＡＭメモリは、設計するのが容易である。ＣＡＭメモリは、実際上、全ての層に関して長い直線で囲まれた領域だけを含み、コンタクトは規則的なアレイに従って設けられる。
−本発明によるＣＡＭセルがフラッシュトランジスタを使用するとき、最初のプログラミングは、ＳＲＡＭトランジスタを有するＣＡＭセルと比べて比較的長い時間がかかる。しかし、本発明によるＣＡＭセルは、より少なく消費し、より小さな寸法を有する。また、このＣＡＭセルは、まれにアドレス指定される情報のためだけに使用することもできる。
【００８７】
本発明によるＣＡＭセルがＤＲＡＭトランジスタを使用するとき、内容の周期的なリフレッシュが必要であるが、そのプログラミングはフラッシュトランジスタの場合よりもかなり短時間でなされる。有利なことには、この変形の実施形態は、マイクロプロセッサのメモリバッファ（通常、キャッシュＬ１、Ｌ２、Ｌ３と呼ばれる）を作るために使用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１０ｅ】
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【外国語明細書】
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