(57)【要約】【課題】試験に関係する各部の設定にかかる時間を短縮することが可能な半導体試験装置を実現する。【解決手段】被試験対象デバイスの試験を行う半導体試験装置において、レート長の調整対象となるコピー元の高速レート番号と、レート長の調整でコピー元の高速レート番号の代わりに試験で使用されるコピー先の調整レート番号とが指定され、コピーの開始を指示するエッジコピー開始トリガ信号を出力する制御レジスタと、エッジコピー開始トリガ信号に応じて、制御レジスタで指定されたコピー元となる高速レート番号に対応するエッジ設定レジスタの設定値を読み出し、制御レジスタで指定されたコピー先となる調整レート番号に対応するエッジ設定レジスタに設定値を書き込むエッジコピー部と、エッジコピー部からのアクセスとエッジコピー部以外からのアクセスとのバス権の調停を行うバス調停部とを備える。【選択図】  図１
2011247724.tif 000002
【特許請求の範囲】
【請求項１】
異なる速度の低速レート信号と高速レート信号を用い、前記低速レート信号のレート長の時間分解能に基づいて前記高速レート信号のレート長を調整して被試験対象デバイスの試験を行う半導体試験装置において、
前記レート長の調整対象となるコピー元の高速レート番号と、前記レート長の調整でコピー元の前記高速レート番号の代わりに前記試験で使用されるコピー先の調整レート番号とが指定され、コピーの開始を指示するエッジコピー開始トリガ信号を出力する制御レジスタと、
前記エッジコピー開始トリガ信号に応じて、前記制御レジスタで指定されたコピー元となる前記高速レート番号に対応するエッジ設定レジスタの設定値を読み出し、前記制御レジスタで指定されたコピー先となる前記調整レート番号に対応するエッジ設定レジスタに前記設定値を書き込むエッジコピー部と、
このエッジコピー部からのアクセスと前記エッジコピー部以外からのアクセスとのバス権の調停を行うバス調停部と
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記制御レジスタは、
コピー元の前記高速レート番号が指定されるコピー元レート番号イネーブル設定レジスタと、
コピー元の前記高速レート番号毎に用意され、コピー先の前記調整レート番号が指定されるコピー先調整レート番号設定レジスタと、
前記エッジコピー開始トリガ信号の出力を制御するエッジコピー開始トリガレジスタと、
エッジコピー動作の完了ステータスを示すエッジコピー完了レジスタと
を有することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記エッジコピー部は、
半導体試験装置を制御する演算制御部と共に共通のバスに接続されることを特徴とする請求項１または２記載の半導体試験装置。
【請求項４】
前記エッジコピー部および前記制御レジスタは、
前記エッジ設定レジスタを有する高速タイミング発生部に内蔵されることを特徴とする請求項１〜３のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる速度の低速レート信号と高速レート信号を用い、低速レート信号のレート長の時間分解能に基づいて高速レート信号のレート長を調整して被試験対象デバイス（以下、ＤＵＴ（Device Under Test））の試験を行う半導体試験装置に関し、詳しくは、試験に関係する各部の設定にかかる時間を短縮することが可能な半導体試験装置に関するものである。
【背景技術】
【０００２】
近年、半導体デバイスの種類によっては、高速で動作する回路部分とこの回路部分よりも低速で動作する回路部分とをそれぞれ有するデバイスが出てきている。このようなデバイスには、例えば、液晶ディスプレイの液晶セルを駆動するＬＣＤ（Liquid Crystal Display）ドライバＩＣ（Integrated Circuit）等がある。
【０００３】
このような、動作速度の異なる回路部分を有する半導体デバイスの試験に対応するため、近年の半導体試験装置は、高速で動作するブロックと低速で動作するブロックとを有している場合が多くなってきている。このような構成をとる理由の１つとして、半導体試験装置の全てのブロック（ピン）を高速信号に対応させてしまうと、装置自体のコストが大幅にアップしてしまうということが挙げられる。
【０００４】
図５は、従来の半導体試験装置の一例を示した構成図である。
図５において、ＤＵＴ１００は、被試験対象デバイスである。演算制御部１は、ＣＰＵ（Central Processing Unit）やメモリ等から構成されると共にＣＰＵバスに相互に接続され、半導体試験装置を統括的に制御する。バス変換部２は、ＣＰＵバスとローカルバスにそれぞれ相互に接続され、ＣＰＵバスサイクルをローカルバスサイクルに変換するブリッジ機能を有する。
【０００５】
パターン制御部３は、ローカルバスに相互に接続され、ＤＵＴ１００の試験時に演算制御部１の指示に応じてパターンの走行開始を示すパターン走行開始トリガ信号を出力する。高速パターン発生部４は、レート長設定レジスタ４ａを有し、レート長設定レジスタ４ａの設定に基づいた高速レート信号と、予め記憶されている高速インストラクションに基づいた高速レート番号をそれぞれ発生する。レート長設定レジスタ４ａは、高速レート番号毎に用意され、高速レート信号のレート長の設定値が設定される。
【０００６】
低速パターン発生部５は、レート長設定レジスタ５ａを有し、レート長設定レジスタ５ａの設定に基づいた低速レート信号と、予め記憶されている低速インストラクションに基づいた低速レート番号をそれぞれ発生する。レート長設定レジスタ５ａは、低速レート番号毎に用意され、低速レート信号のレート長の設定値が設定される。
【０００７】
高速タイミング発生部６は、エッジ設定レジスタ６ａを有し、高速レート信号、高速レート番号とエッジ設定レジスタ６ａの設定に基づいて、ＤＵＴ１００へ出力する高速出力信号の変化タイミングおよびＤＵＴ１００から入力される高速入力信号の判定タイミングとなるタイミングエッジを発生する。エッジ設定レジスタ６ａは、高速信号のタイミングエッジ数×高速レート番号の個数×ピン数だけ用意され、タイミングエッジの設定値が設定される。
【０００８】
低速タイミング発生部７は、エッジ設定レジスタ７ａを有し、低速レート信号、低速レート番号とエッジ設定レジスタ７ａの設定に基づいて、ＤＵＴ１００へ出力する低速出力信号の変化タイミングおよびＤＵＴ１００から入力される低速入力信号の判定タイミングとなるタイミングエッジを発生する。エッジ設定レジスタ７ａは、低速信号のタイミングエッジ数×低速レート番号の個数×ピン数だけ用意され、タイミングエッジの設定値が設定される。
【０００９】
このような半導体試験装置の動作を図６〜図８を用いて説明する。
図６は、低速／高速同期パターンプログラムの一例である。図７は、低速／高速同期パターンプログラムを変換した一例である。図８は、低速パターン信号および高速パターン信号のタイミングチャートの一例である。
【００１０】
まず、動作を説明する前に、高速信号と低速信号間の同期を取るための高速レート信号のレート長の調整について説明する。図５に示す半導体試験装置では、ＤＵＴ１００に対し、速度の異なる高速信号と低速信号の２系統の信号が入出力する。ここで、高速信号は、ＤＵＴ１００へ出力される高速出力信号およびＤＵＴ１００から入力される信号を期待値と比較して一致／不一致を判定する高速ストローブ信号のことをいう。一方、低速信号は、ＤＵＴ１００へ出力される低速出力信号およびＤＵＴ１００から入力される信号を期待値と比較して一致／不一致を判定する低速ストローブ信号のことをいう。
【００１１】
図５では、高速タイミング発生部６および低速タイミング発生部７がＤＵＴ１００に対して高速信号および低速信号を入出力しているが、実際は、高速出力信号および低速出力信号はドライバ回路（図示せず）を介してＤＵＴ１００へ出力され、ＤＵＴ１００からの高速入力信号および低速入力信号はコンパレータ回路（図示せず）を介して半導体試験装置に入力される。
【００１２】
高速タイミング発生部６は、高速レート信号の立ち上がりエッジ間で示される時間（高速レート信号の１周期の時間）毎にタイミングエッジを発生させる。同様に、低速タイミング発生部７は、低速レート信号のエッジ間で示される時間（低速レート信号の１周期の時間）毎にタイミングエッジを発生させる。発生できるタイミングエッジの数は、半導体試験装置の仕様で決まる。なお、図８に示すタイミングチャートでは、高速レート信号および低速レート信号は、立ち上がりエッジでその期間の開始または終了を示しているが、設計上の都合で信号の論理を反転し、立ち下がりエッジでその期間の開始または終了を示してもよい。
【００１３】
コンパレータ回路（図示せず）は、予め設定された比較電圧とＤＵＴ１００からの入力信号を比較して比較結果信号を出力する。そして、判定部（図示せず）にて、ストローブ信号のタイミングで比較結果信号と期待値を比較して一致／不一致を判定する。
【００１４】
これらのタイミングエッジの設定は、高速レート信号または低速レート信号の立ち上がりエッジからの時間で定義され、エッジ設定レジスタ６ａまたはエッジ設定レジスタ７ａによりレート毎／タイミングエッジ毎／ピン毎に設定することができる。なお、前述のように、高速レート信号または低速レート信号が立ち下がりエッジでその期間の開始または終了を示す場合には、タイミングエッジの設定は、高速レート信号または低速レート信号の立ち下がりエッジからの時間で定義される。
【００１５】
一例として、図６に示すように、高速パターン発生部４および低速パターン発生部５が同期して動作するようなパターンプログラムをユーザが記述すると仮定する。高速パターン発生部４は、図６における高速インストラクションおよび高速レートに従い動作し、低速パターン発生部５は、図６における低速インストラクションおよび低速レートに従い動作する。同様に、高速タイミング発生部６は、図６における高速ピン設定に従い動作し、低速タイミング発生部７は、図６における低速ピン設定に従い動作する。
【００１６】
図６において、高速レート欄のＨＴｍ（ｍは０以上の整数）は高速レート番号を表し、低速レート欄のＴｎ（ｎは０以上の整数）は低速レート番号を表している。高速レート番号に対応するレート長は、高速パターン発生部４のレート長設定レジスタ４ａに設定され、低速レート番号に対応するレート長は、低速パターン発生部５のレート長設定レジスタ５ａに設定される。ここで、レート長とは、図８に示すように、高速レート信号または低速レート信号の１周期の時間のことをいう。
【００１７】
また、高速レート番号に対応するピン毎、タイミングエッジ毎のエッジ設定は、高速タイミング発生部６のエッジ設定レジスタ６ａに設定され、低速レート番号に対応するピン毎、タイミングエッジ毎のエッジ設定は、低速タイミング発生部７のエッジ設定レジスタ７ａに設定される。
【００１８】
本例の半導体試験装置の制約により、図６に示すブロックの区切りの度に低速レート信号のレート長と高速レート信号の合計のレート長を揃える必要がある。例えば、図６のブロック２では、
T4=HT4+(HT5×10)+(HT4×106)+(HT6×10)+(HT4×15)+(HT4×598)+HT4  （１）
となる必要がある。
【００１９】
しかし、本例の半導体試験装置では、高速レート信号および低速レート信号のレート長の時間設定の分解能（設定可能な最小単位時間）が異なるため、（１）式に示すように、低速レート信号のレート長と高速レート信号の合計のレート長が必ずしも一致するとは限らない。そのため、一致させるために、ユーザが高速レート信号のレート長の微調整や高速パターン数の追加等を行う必要がある。
【００２０】
例えば、図７に示すように、ブロック２の最後のサイクルに使用されている高速レート番号であるＨＴ４をＨＴ１６に置き換え、ブロック５の最後のサイクルに使用されている高速レート番号であるＨＴ１をＨＴ１７に置き換えることにより、低速レート信号のレート長と高速レート信号の合計のレート長を一致させる。
【００２１】
この時、図８に示すように、置き換えた高速レート信号のレート長は微調整が必要となるが、タイミングエッジの設定は変更不要となる。ただし、高速レート番号は、調整用の高速レート番号（調整レート番号）に変更されるため、調整レート番号のタイミングエッジ設定を、調整前の高速レート番号のタイミングエッジ設定と同じ設定にする必要がある。図７の例では、高速レート番号ＨＴ１６のタイミングエッジ設定を高速レート番号ＨＴ４のタイミングエッジ設定と同じ設定にし、高速レート番号ＨＴ１７のタイミングエッジ設定を高速レート番号ＨＴ１のタイミングエッジ設定と同じ設定にする。
【００２２】
上述した前提を基に、図５に示す半導体試験装置の動作を説明する。演算制御部１は、ＣＰＵバス、バス変換部２およびローカルバスを介して、高速パターン発生部４のレート長設定レジスタ４ａおよび低速パターン発生部５のレート長設定レジスタ５ａにレート長を設定し、高速タイミング発生部６のエッジ設定レジスタ６ａおよび低速タイミング発生部７のエッジ設定レジスタ７ａにエッジ位置を設定する。
【００２３】
演算制御部１は、高速パターン発生部４のレート長設定レジスタ４ａに調整レート番号、すなわち、低速レート信号のレート長の時間分解能に基づいて調整した高速レート番号（図７ではＨＴ１６とＨＴ１７）のレート長を設定する。具体的には、置き換え前の高速レート番号のレート長に基づき、この高速レート番号のレート長以上で低速レート信号のレート長の時間分解能に一致する値を調整レート番号のレート長として算出し、高速パターン発生部４のレート長設定レジスタ４ａに設定する。
【００２４】
演算制御部１は、高速タイミング発生部６のＨＴ４に対応するエッジ設定レジスタ６ａからエッジ位置の設定値を読み出し、ＨＴ１６に対応するエッジ設定レジスタ６ａへ読み出した設定値をライトしてコピーする。同様に、演算制御部１は、高速タイミング発生部６のＨＴ１に対応するエッジ設定レジスタ６ａからエッジ位置の設定値を読み出し、ＨＴ１７に対応するエッジ設定レジスタ６ａへ読み出した設定値をライトしてコピーする。さらに、演算制御部１は、その他のパターン走行に必要な設定を行う。
【００２５】
そして、演算制御部１は、パターン制御部３へパターン走行の開始を指示する。パターン制御部３は、演算制御部１からの指示を受けて、高速パターン発生部４および低速パターン発生部５に対して、パターン走行開始トリガ信号を出力する。高速パターン発生部４は、演算制御部１からのパターン走行開始トリガ信号を受けて、高速インストラクションに従い動作し、高速レート信号と高速レート番号を出力する。同様に、低速パターン発生部５は、演算制御部１からのパターン走行開始トリガ信号を受けて、低速インストラクションに従い動作し、低速レート信号と低速レート番号を出力する。
【００２６】
高速タイミング発生部６は、高速パターン発生部４からの高速レート信号と高速レート番号を受けて、高速レート番号に対応したタイミングエッジ設定に従い、タイミングエッジを発生する。同様に、低速タイミング発生部７は、低速パターン発生部５からの低速レート信号と低速レート番号を受けて、低速レート番号に対応したタイミングエッジ設定に従い、タイミングエッジを発生する。そして、前述したように、これらのタイミングエッジを用いてＤＵＴ１００の試験を行う。
【００２７】
特許文献１には、比較的低速なＬＳＩテスタを基本に安価な構成で、チャネル数の減少及びパターンの発生に関して制約を伴わずにより高速な試験モードを可能とし、且つ、フォーマット・オンザフライも可能とするＬＳＩテスタが記載されている。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】特開平５−８７８８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２９】
しかし、図５に示す従来例では、演算制御部１がソフトウェアに従って、調整前の高速レート番号に対応するエッジ設定レジスタ６ａの設定値を読み出し、調整レート番号に対応するエッジ設定レジスタ６ａに読み出した設定値を書き込んでいる。また、調整レート番号に対応するエッジ設定レジスタ数はピン数×タイミングエッジ数×調整レート番号数となり、膨大な数のエッジ設定レジスタ６ａに設定値のコピーを行わなければならないため、タイミングエッジの設定に時間がかかるという問題があった。例えば、高速レート信号で動作するピン数が４８ピン、タイミングエッジ数が６個、調整レート番号数が４個とすると、コピーするエッジ設定レジスタ数は、４８×６×４＝１１５２個となる。
【００３０】
また、演算制御部１がＣＰＵバス、バス変換器２およびローカルバスを経由してエッジ設定レジスタ６ａにアクセスする場合、ソフトウェアに従って動作しているため、バスサイクル間に空きができてしまう。さらに、演算制御部１がＣＰＵバスを介してアクセスしているため、ＣＰＵバスにおけるバス権の取得、ＣＰＵバスとローカルバスとのバスプロトコルの変換をしなければならないので、タイミングエッジの設定にさらに時間がかかるという問題があった。
【００３１】
また、演算制御部１は、エッジ設定レジスタ６ａに設定値のコピーを行っている間、この処理に占有されてしまうため、他の処理ができなくなり、試験開始直前の設定に時間がかかるという問題があった。
【００３２】
そこで本発明の目的は、試験に関係する各部の設定にかかる時間を短縮することが可能な半導体試験装置を実現することにある。
【課題を解決するための手段】
【００３３】
請求項１記載の発明は、
異なる速度の低速レート信号と高速レート信号を用い、前記低速レート信号のレート長の時間分解能に基づいて前記高速レート信号のレート長を調整して被試験対象デバイスの試験を行う半導体試験装置において、
前記レート長の調整対象となるコピー元の高速レート番号と、前記レート長の調整でコピー元の前記高速レート番号の代わりに前記試験で使用されるコピー先の調整レート番号とが指定され、コピーの開始を指示するエッジコピー開始トリガ信号を出力する制御レジスタと、
前記エッジコピー開始トリガ信号に応じて、前記制御レジスタで指定されたコピー元となる前記高速レート番号に対応するエッジ設定レジスタの設定値を読み出し、前記制御レジスタで指定されたコピー先となる前記調整レート番号に対応するエッジ設定レジスタに前記設定値を書き込むエッジコピー部と、
このエッジコピー部からのアクセスと前記エッジコピー部以外からのアクセスとのバス権の調停を行うバス調停部と
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記制御レジスタは、
コピー元の前記高速レート番号が指定されるコピー元レート番号イネーブル設定レジスタと、
コピー元の前記高速レート番号毎に用意され、コピー先の前記調整レート番号が指定されるコピー先調整レート番号設定レジスタと、
前記エッジコピー開始トリガ信号の出力を制御するエッジコピー開始トリガレジスタと、
エッジコピー動作の完了ステータスを示すエッジコピー完了レジスタと
を有することを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明において、
前記エッジコピー部は、
半導体試験装置を制御する演算制御部と共に共通のバスに接続されることを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記エッジコピー部および前記制御レジスタは、
前記エッジ設定レジスタを有する高速タイミング発生部に内蔵されることを特徴とするものである。
【発明の効果】
【００３４】
本発明によれば、以下のような効果がある。
異なる速度の低速レート信号と高速レート信号を用い、低速レート信号のレート長の時間分解能に基づいて高速レート信号のレート長を調整して被試験対象デバイスの試験を行う半導体試験装置において、レート長の調整対象となるコピー元の高速レート番号と、レート長の調整でコピー元の高速レート番号の代わりに試験で使用されるコピー先の調整レート番号とが指定され、コピーの開始を指示するエッジコピー開始トリガ信号を出力する制御レジスタと、エッジコピー開始トリガ信号に応じて、制御レジスタで指定されたコピー元となる高速レート番号に対応するエッジ設定レジスタの設定値を読み出し、制御レジスタで指定されたコピー先となる調整レート番号に対応するエッジ設定レジスタに設定値を書き込むエッジコピー部と、エッジコピー部からのアクセスとエッジコピー部以外からのアクセスとのバス権の調停を行うバス調停部とを備えたことにより、ハードウェアであるエッジコピー部がソフトウェアに従って動作していないので、試験に関係する各部の設定にかかる時間を短縮することができる。
【００３５】
また、エッジコピー部がタイミングエッジのコピー動作を行っている間に、演算制御部が並列に動作できるので、試験に関係する各部の設定にかかる時間を短縮することができる。
【００３６】
さらに、ハードウェアであるエッジコピー部およびバス調停部がローカルバスのバスサイクル間に空きができることなく、ローカルバスにアクセスすることができるので、試験に関係する各部の設定にかかる時間を短縮することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の半導体試験装置の第１の実施例を示した構成図である。
【図２】制御レジスタを説明する説明図である。
【図３】本発明の半導体試験装置の第２の実施例を示した構成図である。
【図４】本発明の半導体試験装置の第３の実施例を示した構成図である。
【図５】従来の半導体試験装置の一例を示した構成図である。
【図６】低速／高速同期パターンプログラムの一例である。
【図７】低速／高速同期パターンプログラムを変換した一例である。
【図８】低速パターン信号および高速パターン信号のタイミングチャートの一例である。
【発明を実施するための形態】
【００３８】
以下、図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の半導体試験装置の第１の実施例を示した構成図である。ここで、図５と同一のものは同一符号を付し、説明を省略する。図１において、図５に示す構成と異なる点は、制御レジスタ１１、エッジコピー部１２およびバス調停部１３が新たに設けられている点である。
【００３９】
制御レジスタ１１は、ＣＰＵバスに相互に接続され、レート長の調整対象となるコピー元の高速レート番号が指定されるコピー元レート番号イネーブル設定レジスタ、コピー元の高速レート番号毎に用意され、コピー先の調整レート番号が指定されるコピー先調整レート番号設定レジスタ、エッジコピー開始トリガ信号の出力を制御するエッジコピー開始トリガレジスタ、エッジコピー動作の完了ステータスを示すエッジコピー完了レジスタを有している。
【００４０】
エッジコピー部１２は、制御レジスタ１１で指定されたコピー元となる高速レート番号に対応するエッジ設定レジスタ６ａの設定値を読み出し、制御レジスタ１１で指定されたコピー先となる調整レート番号に対応するエッジ設定レジスタ６ａに設定値を書き込む。
【００４１】
バス調停部１３は、バス変換部２、エッジコピー部１２およびローカルバスに相互に接続され、エッジコピー部１２からのアクセスとエッジコピー部１２以外からのアクセス（主に演算制御部１からのアクセス）とのバス権の調停を行う。
【００４２】
このような半導体試験装置の動作を図２を用いて説明する。
図２は、制御レジスタ１１を説明する説明図である。本実施例の半導体試験装置は、従来例と同様に、高速レート番号がＨＴ０〜ＨＴ１５の１６個の高速レート信号が設定でき、高速レート信号のレート長の調整用に調整レート番号がＨＴ１６〜ＨＴ３１の高速レート信号が設定できるものとする。また、調整レート番号への変更は、図６および図７に示す低速／高速同期パターンプログラムを例にして説明する。すなわち、ブロック２の最後のサイクルに使用されている高速レート番号であるＨＴ４をＨＴ１６に置き換え、ブロック５の最後のサイクルに使用されている高速レート番号であるＨＴ１をＨＴ１７に置き換えた場合を説明する。また、タイミングエッジは、ピン毎にＥ１〜Ｅ６までの６個用意されているものとする。
【００４３】
演算制御部１は、ＣＰＵバス経由で、制御レジスタ１１に対して図２に示す設定を行う。具体的には、コピー元レート番号イネーブル設定レジスタのＨＴ１およびＨＴ４のビットに１を設定し、その他のビットに０を設定する。これは、１が設定されたビットに対応する高速レート番号のタイミングエッジ設定がコピー元の対象となることを示している。
【００４４】
また、ＨＴ１のコピー先調整レート番号設定レジスタのＨＴ１７のビットに１を設定し、その他のビットに０を設定する。これは、ＨＴ１のタイミングエッジ設定をＨＴ１７にコピーすること、すなわち、ＨＴ１７がコピー先であることを示している。同様に、ＨＴ４のコピー先調整レート番号設定レジスタのＨＴ１６のビットに１を設定し、その他のビットに０を設定する。これは、ＨＴ４のタイミングエッジ設定をＨＴ１６にコピーすること、すなわち、ＨＴ１６がコピー先であることを示している。
【００４５】
演算制御部１は、ＣＰＵバス、バス変換部２およびローカルバスを介して、高速パターン発生部４のレート長設定レジスタ４ａおよび低速パターン発生部５のレート長設定レジスタ５ａにレート長を設定し、高速タイミング発生部６のエッジ設定レジスタ６ａおよび低速タイミング発生部７のエッジ設定レジスタ７ａにエッジ位置を設定する。
【００４６】
そして、演算制御部１は、制御レジスタ１１内のエッジコピー開始トリガレジスタに書き込みを行い、制御レジスタ１１からエッジコピー開始トリガ信号を出力させる。エッジコピー部１２は、制御レジスタ１１からのエッジコピー開始トリガ信号を受け、制御レジスタ１１のコピー元レート番号イネーブル設定レジスタを読み出し、１が設定されてイネーブルになっている高速レート番号を探す。
【００４７】
エッジコピー部１２は、コピー元レート番号イネーブル設定レジスタでイネーブルとなっている高速レート番号がＨＴ１とＨＴ４であることを認識する。エッジコピー部１２は、ＨＴ１のコピー先調整レート番号設定レジスタを制御レジスタ１１から読み出し、１が設定されてイネーブルになっている調整レート番号を探す。
【００４８】
そして、エッジコピー部１２は、ＨＴ１のコピー先調整レート番号設定レジスタでイネーブルとなっている調整レート番号がＨＴ１７であることを認識し、コピーを開始する。まず、エッジコピー部１２は、コピー元の高速レート番号であるＨＴ１のピン１、タイミングエッジＥ１用のエッジ設定レジスタ６ａの設定値を読み出し、コピー先の調整レート番号であるＨＴ１７のピン１、タイミングエッジＥ１用のエッジ設定レジスタ６ａに読み出した設定値を書き込む。このコピー動作を全ピン、全タイミングエッジについて繰り返す。
【００４９】
同様に、エッジコピー部１２は、ＨＴ４のコピー先調整レート番号設定レジスタを制御レジスタ１１から読み出し、１が設定されてイネーブルになっている調整レート番号を探す。エッジコピー部１２は、ＨＴ４のコピー先調整レート番号設定レジスタでイネーブルとなっている調整レート番号がＨＴ１６であることを認識し、コピーを開始する。
【００５０】
まず、エッジコピー部１２は、コピー元の高速レート番号であるＨＴ４のピン１、タイミングエッジＥ１用のエッジ設定レジスタ６ａの設定値を読み出し、コピー先の調整レート番号であるＨＴ１６のピン１、タイミングエッジＥ１用のエッジ設定レジスタ６ａに読み出した設定値を書き込む。このコピー動作を全ピン、全タイミングエッジについて繰り返す。そして、エッジコピー部１２は、タイミングエッジのコピー動作が完了すると、制御レジスタ１１のエッジコピー完了レジスタに書き込みを行い、完了ステータスを立てる。
【００５１】
一方、演算制御部１は、制御レジスタ１１内のエッジコピー開始トリガレジスタに書き込みを行った後、すなわち、エッジコピー部１２にコピー動作の起動をかけた後、タイミングエッジ設定以外の設定を行う。例えば、演算制御部１は、高速パターン発生部４のレート長設定レジスタ４ａに調整レート（図７ではＨＴ１６とＨＴ１７）のレート長を設定する。さらに、演算制御部１は、その他のパターン走行に必要な設定を行う。
【００５２】
演算制御部１とエッジコピー部１２の動作が並列に行われるため、演算制御部１からのローカルバスアクセスとエッジコピー部１２からのローカルバスアクセスの競合が起きるが、バス調停部１３がバス調停を行う。演算制御部１は、タイミングエッジ設定以外の設定が完了すると、制御レジスタ１１のエッジコピー完了レジスタの完了ステータスをポーリングし、タイミングエッジのコピー動作が完了するのを待つ。
【００５３】
そして、演算制御部１は、エッジコピー完了レジスタの完了ステータスが立ったことを認識すると、パターン制御部３へパターン走行の開始を指示する。パターン制御部３は、演算制御部１からの指示を受けて、高速パターン発生部４および低速パターン発生部５に対して、パターン走行開始トリガ信号を出力する。高速パターン発生部４は、演算制御部１からのパターン走行開始トリガ信号を受けて、高速インストラクションに従い動作し、高速レート信号と高速レート番号を出力する。同様に、低速パターン発生部５は、演算制御部１からのパターン走行開始トリガ信号を受けて、低速インストラクションに従い動作し、低速レート信号と低速レート番号を出力する。
【００５４】
高速タイミング発生部６は、高速パターン発生部４からの高速レート信号と高速レート番号を受けて、高速レート番号に対応したタイミングエッジ設定に従い、タイミングエッジを発生する。同様に、低速タイミング発生部７は、低速パターン発生部５からの低速レート信号と低速レート番号を受けて、低速レート番号に対応したタイミングエッジ設定に従い、タイミングエッジを発生する。そして、前述したように、これらのタイミングエッジを用いてＤＵＴ１００の試験を行う。
【００５５】
このように、ハードウェアであるエッジコピー部１２が、制御レジスタ１１の設定に従ってタイミングエッジのコピー動作を行うことにより、ソフトウェアに従って動作していないので、試験に関係する各部の設定にかかる時間を短縮することができる。具体的には、コピー動作にかかる時間は、ローカルバスのバスサイクル時間×コピー動作の対象となるエッジ設定レジスタ数でほぼ決まる。
【００５６】
また、エッジコピー部１２が、タイミングエッジのコピー動作を行い、演算制御部１が、タイミングエッジ設定以外の設定を行うことにより、演算制御部１とエッジコピー部１２が並列に動作できるので、試験に関係する各部の設定にかかる時間を短縮することができる。
【００５７】
さらに、ハードウェアであるエッジコピー部１２およびバス調停部１３が、ソフトウェアを介さずにタイミングエッジのコピー動作を行うことにより、ローカルバスのバスサイクル間に空きができることなく、ローカルバスにアクセスすることができるので、試験に関係する各部の設定にかかる時間を短縮することができる。
【００５８】
［第２の実施例］
図３は、本発明の半導体試験装置の第２の実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し、説明を省略する。図３において、図１に示す構成と異なる点は、エッジコピー部１２の代わりにエッジコピー部２２が設けられている点、バス調停部１３の代わりにバス調停部２３が設けられている点である。
【００５９】
エッジコピー部２２は、第１の実施例に示すエッジコピー部１２と同様に、制御レジスタ１１で指定されたコピー元となる高速レート番号に対応するエッジ設定レジスタ６ａの設定値を読み出し、制御レジスタ１１で指定されたコピー先となる調整レート番号に対応するエッジ設定レジスタ６ａに設定値を書き込む。
【００６０】
バス調停部２３は、ＣＰＵバスに接続され、演算制御部１、バス変換部２、制御レジスタ１１およびエッジコピー部２２からのそれぞれのＣＰＵバスアクセスにおけるバス権の調停を行う。
【００６１】
このような半導体試験装置の動作を説明する。
動作は、第１の実施例とほぼ同じで、異なる点は、エッジコピー部２２がＣＰＵバスを介して高速タイミング発生部６のエッジ設定レジスタ６ａにアクセスしている点である。その他の動作は、第１の実施例と同じため、第１の実施例の説明におけるエッジコピー部１２をエッジコピー部２２に読み替えるものとする。
【００６２】
このように、ハードウェアであるエッジコピー部２２が、制御レジスタ１１の設定に従ってタイミングエッジのコピー動作を行うことにより、ソフトウェアに従って動作していないので、試験に関係する各部の設定にかかる時間を短縮することができる。
【００６３】
また、エッジコピー部２２が、タイミングエッジのコピー動作を行い、演算制御部１が、タイミングエッジ設定以外の設定を行うことにより、演算制御部１とエッジコピー部２２が並列に動作できるので、試験に関係する各部の設定にかかる時間を短縮することができる。
【００６４】
さらに、ハードウェアであるエッジコピー部２２およびバス調停部２３が、ソフトウェアを介さずにタイミングエッジのコピー動作を行うことにより、ローカルバスのバスサイクル間に空きができることなく、ローカルバスにアクセスすることができるので、試験に関係する各部の設定にかかる時間を短縮することができる。
【００６５】
［第３の実施例］
図４は、本発明の半導体試験装置の第３の実施例を示した構成図である。ここで、図１と同一のものは同一符号を付し、説明を省略する。図４において、図１に示す構成と異なる点は、高速タイミング発生部６の代わりに高速タイミング発生部８が設けられている点、制御レジスタ１１の代わりに制御レジスタ３１が設けられている点、エッジコピー部１２の代わりにエッジコピー部３２が設けられている点、バス調停部１３が削除されている点である。すなわち、制御レジスタ３１およびエッジコピー部３２が、高速タイミング発生部８に内蔵されている点が図１に示す構成と異なっている。
【００６６】
タイミング発生部８は、エッジ設定レジスタ８ａ、制御レジスタ３１およびエッジコピー部３２を有している。高速タイミング発生部８は、図１に示す高速タイミング発生部６と同様に、高速レート信号、高速レート番号とエッジ設定レジスタ８ａの設定に基づいて、ＤＵＴ１００へ出力する高速出力信号の変化タイミングおよびＤＵＴ１００から入力される高速入力信号の判定タイミングとなるタイミングエッジを発生する。また、エッジ設定レジスタ８ａは、図１に示すエッジ設定レジスタ６ａと同様に、高速信号のタイミングエッジ数×高速レート番号の個数×ピン数だけ用意され、タイミングエッジの設定値が設定される。
【００６７】
制御レジスタ３１は、図１に示す制御レジスタ１１と同様に、レート長の調整対象となるコピー元の高速レート番号が指定されるコピー元レート番号イネーブル設定レジスタ、コピー元の高速レート番号毎に用意され、コピー先の調整レート番号が指定されるコピー先調整レート番号設定レジスタ、エッジコピー開始トリガ信号の出力を制御するエッジコピー開始トリガレジスタ、エッジコピー動作の完了ステータスを示すエッジコピー完了レジスタを有している。
【００６８】
エッジコピー部３２は、図１に示すエッジコピー部１２と同様に、制御レジスタ３１で指定されたコピー元となる高速レート番号に対応するエッジ設定レジスタ８ａの設定値を読み出し、制御レジスタ３１で指定されたコピー先となる調整レート番号に対応するエッジ設定レジスタ８ａに設定値を書き込む。
【００６９】
このような半導体試験装置の動作を説明する。
動作は、第１の実施例とほぼ同じで、異なる点は、演算制御部１が制御レジスタ３１にアクセスするには、ＣＰＵバス、バス変換部２およびローカルバス経由で高速タイミング発生部８にアクセスする点である。また、エッジコピー部３２が、ローカルバスを介さずにエッジ設定レジスタ８ａに直接アクセスしている点も異なる。
【００７０】
その他の動作は、第１の実施例と同じため、第１の実施例の説明におけるタイミング発生部６をタイミング発生部８に、エッジ設定レジスタ６ａをエッジ設定レジスタ８ａに、制御レジスタ１１を制御レジスタ３１に、エッジコピー部１２をエッジコピー部３２に読み替えるものとする。
【００７１】
このように、ハードウェアであるエッジコピー部３２が、制御レジスタ３１の設定に従ってタイミングエッジのコピー動作を行うことにより、ソフトウェアに従って動作していないので、試験に関係する各部の設定にかかる時間を短縮することができる。
【００７２】
また、エッジコピー部３２が、タイミングエッジのコピー動作を行い、演算制御部１が、タイミングエッジ設定以外の設定を行うことにより、演算制御部１とエッジコピー部３２が並列に動作できるので、試験に関係する各部の設定にかかる時間を短縮することができる。
【００７３】
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１，３および４に示す実施例において、エッジコピー部１２（２２または３２）が、制御レジスタ１１（３１）のコピー元レート番号イネーブル設定レジスタを読み出し、イネーブルとなっている高速レート番号から順番にコピーを開始する構成を示したが、コピーを開始する高速レート番号の順番は特に限定されない。
【００７４】
（２）図１，３および４に示す実施例において、演算制御部１が、制御レジスタ１１（３１）のエッジコピー完了レジスタの完了ステータスをポーリングしてコピー動作が完了しているか否かを判断する構成を示したが、エッジコピー完了時に制御レジスタ１１（３１）から演算制御部１へ割り込みを入れるようにしてもよい。
【符号の説明】
【００７５】
１  演算制御部
６ａ，８ａ  エッジ設定レジスタ
８  高速タイミング発生部
１１，３１  制御レジスタ
１２，２２，３２  エッジコピー部
１３，２３  バス調停部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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