(57)【要約】【課題】高品質な半導体装置およびその製造方法を提供する【解決手段】半導体基板１内に形成された一対の第１の不純物拡散領域１ｂと、一対の第１の不純物拡散領域１ｂに挟まれ、一対の第１の不純物拡散領域１ｂに隣接して形成され、第１の不純物拡散領域１ｂと同じ導電型且つ第１の不純物拡散領域１ｂよりも不純物濃度の低い一対の第２の不純物拡散領域１ａと、一対の第２の不純物拡散領域１ａに挟まれたチャネル領域と、第１の不純物拡散領域１ｂ上に形成された周辺絶縁膜４と、第２の不純物拡散領域１ａ上およびチャネル領域上に形成され、周辺絶縁膜４よりも膜厚の厚いゲート絶縁膜３と、ゲート絶縁膜３上且つチャネル領域の略直上に形成されたゲート電極５とを備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板内に形成された一対の第１の不純物拡散領域と、
前記一対の第１の不純物拡散領域に挟まれ、前記一対の第１の不純物拡散領域に隣接して形成され、前記第１の不純物拡散領域と同じ導電型且つ前記第１の不純物拡散領域よりも不純物濃度の低い一対の第２の不純物拡散領域と、
前記一対の第２の不純物拡散領域に挟まれたチャネル領域と、
前記第１の不純物拡散領域上に形成された周辺絶縁膜と、
前記第２の不純物拡散領域上および前記チャネル領域上に形成され、前記周辺絶縁膜よりも膜厚の厚いゲート絶縁膜と、
前記ゲート絶縁膜上且つ前記チャネル領域の略直上に形成されたゲート電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の不純物拡散領域および前記第２の不純物拡散領域の導電型はＰ型であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜は、Ｎ型の不純物を含んでいることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板に形成された絶縁膜上に形成された複数のメモリセルトランジスタをさらに備え、
前記ゲート絶縁膜の膜厚は、前記絶縁膜の膜厚よりも厚いことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜を制御ゲート電極より大きい所定の形状に加工する工程と、
前記半導体基板上の前記絶縁膜が形成されていない部分に前記絶縁膜より薄い周辺絶縁膜を形成する工程と、
前記絶縁膜上に制御ゲート電極膜を形成する工程と、
前記制御ゲート電極膜を制御ゲート電極構造に加工する工程と、
前記制御ゲート電極構造をマスクとして用いて、前記半導体基板に第１のＰ型の不純物を導入する工程と、
前記制御ゲート電極構造および前記ゲート絶縁膜をマスクとして用いて、前記半導体基板に前記第１のＰ型の不純物よりも不純物濃度の高い第２のＰ型不純物を導入する工程と
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んできている。そのため、各種トランジスタの形成が困難になってきている。
【０００３】
例えば、高耐圧用のトランジスタにおいて、制御ゲート電極を用いたセルフアラインによりゲート絶縁膜の加工を行うと、後の工程で半導体基板の不純物が拡散される領域上にゲート絶縁膜が残ってしまう。そして、不純物が拡散される領域上にゲート絶縁膜が残った状態で不純物の導入を行うと、該ゲート絶縁膜下において不純物拡散層が形成されない。このため、上述した高耐圧用のトランジスタの駆動力が低下するという問題があった。
【０００４】
上述した問題を解決する方法として、不純物の導入時に加速電圧を増加させたイオン注入を用いる方法がある。しかし、この方法を用いると不純物拡散層の深さが増してしまい、パンチスルー耐圧が悪化するという問題が生じる。
【０００５】
このため、上述した高耐圧用のトランジスタを形成する際に、不純物が拡散される領域上に残ったゲート絶縁膜を除去する工程が必要となる。その結果、工程数が増加してしまい、必ずしも効率的に高耐圧用のトランジスタを形成しているとは言えなかった。
【０００６】
なお、高圧用トランジスタの駆動力を増加させる技術として、特許文献１のような技術が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−７６３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、高品質な半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の第一の視点に係る半導体装置の態様は、半導体基板内に形成された一対の第１の不純物拡散領域と、前記一対の第１の不純物拡散領域に挟まれ、前記一対の第１の不純物拡散領域に隣接して形成され、前記第１の不純物拡散領域と同じ導電型且つ前記第１の不純物拡散領域よりも不純物濃度の低い一対の第２の不純物拡散領域と、前記一対の第２の不純物拡散領域に挟まれたチャネル領域と、前記第１の不純物拡散領域上に形成された周辺絶縁膜と、前記第２の不純物拡散領域上および前記チャネル領域上に形成され、前記周辺絶縁膜よりも膜厚の厚いゲート絶縁膜と、前記ゲート絶縁膜上且つ前記チャネル領域の略直上に形成されたゲート電極とを備えることを特徴とする。
【００１０】
本発明の第二の視点に係る半導体装置の製造方法の態様は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜を制御ゲート電極より大きい所定の形状に加工する工程と、前記半導体基板上の前記絶縁膜が形成されていない部分に前記絶縁膜より薄い周辺絶縁膜を形成する工程と、前記絶縁膜上に制御ゲート電極膜を形成する工程と、前記制御ゲート電極膜を制御ゲート電極構造に加工する工程と、前記制御ゲート電極構造をマスクとして用いて、前記半導体基板に第１のＰ型の不純物を導入する工程と、前記制御ゲート電極構造および前記ゲート絶縁膜をマスクとして用いて、前記半導体基板に前記第１のＰ型の不純物よりも不純物濃度の高い第２のＰ型不純物を導入する工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、高品質な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１（ａ）は、高耐圧用のＰ型ＭＯＳＦＥＴの平面図であり、図１（ｂ）は、メモリセルトランジスタの平面図である。図１（ｃ）は、図１（ａ）のＡ−Ａ線に沿った断面図であり、図１（ｄ）は、図１（ｂ）のＢ−Ｂ線に沿った断面図である。
【図２】図２（ａ）は、高耐圧用のＰ型ＭＯＳＦＥＴの平面図であり、図２（ｂ）は、メモリセルトランジスタの平面図である。図２（ｃ）は、図２（ａ）のＡ−Ａ線に沿った断面図であり、図２（ｄ）は、図２（ｂ）のＢ−Ｂ線に沿った断面図である。
【図３】図３（ａ）は、高耐圧用のＰ型ＭＯＳＦＥＴの平面図であり、図３（ｂ）は、メモリセルトランジスタの平面図である。図３（ｃ）は、図３（ａ）のＡ−Ａ線に沿った断面図であり、図３（ｄ）は、図３（ｂ）のＢ−Ｂ線に沿った断面図である。
【図４】図４（ａ）は、高耐圧用のＰ型ＭＯＳＦＥＴの平面図であり、図４（ｂ）は、メモリセルトランジスタの平面図である。図４（ｃ）は、図４（ａ）のＡ−Ａ線に沿った断面図であり、図４（ｄ）は、図４（ｂ）のＢ−Ｂ線に沿った断面図である。
【図５】図５（ａ）は、高耐圧用のＰ型ＭＯＳＦＥＴの平面図であり、図５（ｂ）は、メモリセルトランジスタの平面図である。図５（ｃ）は、図５（ａ）のＡ−Ａ線に沿った断面図であり、図５（ｄ）は、図５（ｂ）のＢ−Ｂ線に沿った断面図である。
【図６】図６（ａ）は、高耐圧用のＰ型ＭＯＳＦＥＴの平面図であり、図６（ｂ）は、メモリセルトランジスタの平面図である。図６（ｃ）は、図６（ａ）のＡ−Ａ線に沿った断面図であり、図６（ｄ）は、図６（ｂ）のＢ−Ｂ線に沿った断面図である。
【図７】図７（ａ）は、高耐圧用のＰ型ＭＯＳＦＥＴの平面図であり、図７（ｂ）は、メモリセルトランジスタの平面図である。図７（ｃ）は、図７（ａ）のＡ−Ａ線に沿った断面図であり、図７（ｄ）は、図７（ｂ）のＢ−Ｂ線に沿った断面図である。
【図８】不純物濃度と不純物の拡散する距離との関係を示したグラフである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態の詳細を図面を参照して説明する。なお、以下の実施形態では、直列接続された複数のメモリセルトランジスタを有するＮＡＮＤ型の不揮発性半導体記憶装置について説明する。
【００１４】
（実施形態）
図１を用いて、本発明の実施形態に係る半導体装置の基本的な構成について概略的に説明する。図１（ａ）は、高耐圧用のＰ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の平面図であり、図１（ｂ）は、メモリセルトランジスタの平面図である。また、図１（ｃ）は、図１（ａ）のＡ−Ａ線に沿った断面図であり、図１（ｄ）は、図１（ｂ）のＢ−Ｂ線に沿った断面図である。
【００１５】
図１（ａ）、（ｃ）に示すように、素子分離領域（Shallow Trench Isolation：ＳＴＩ）２に囲まれた半導体基板（シリコン基板）１内の表面領域には、Ｐ型の不純物が拡散された一対のソース／ドレイン領域（第１の不純物拡散領域）１ｂが形成され、ソース／ドレイン領域１ｂ間にはソース／ドレイン領域１ｂよりも不純物濃度の低いＰ型の不純物が拡散された一対のＬＤＤ（Lightly Doped Drain）領域（第２の不純物拡散領域）１ａが形成されている。そして、一対のＬＤＤ領域１ａにチャネル領域が挟まれている。また、半導体基板１上且つＬＤＤ領域１ａ上および前記チャネル領域上には膜厚が４０ｎｍ程度の高耐圧用（高電圧用）のゲート絶縁膜３となる、例えばシリコン酸化膜が形成され、ゲート絶縁膜３上且つ前記チャネル領域の上方には電極膜５となる、例えばポリシリコンが形成されている。また、電極膜５の一部上には電極間絶縁膜８が形成され、電極膜（制御ゲート電極）５の一部上および電極間絶縁膜８上には電極膜（制御ゲート電極）９となる、例えばポリシリコンが形成されている。この電極膜５と電極膜９とは電気的に接続され、制御ゲート電極として機能する。さらに、半導体基板１上且つソース／ドレイン領域１ｂ上には膜厚が８ｎｍ程度の低耐圧用（低電圧用）の絶縁膜（周辺絶縁膜）４となる、例えばシリコン酸化膜が形成され、周辺絶縁膜４内にはコンタクト部（コンタクトプラグ）７となる導電材料が形成されている。周辺絶縁膜４の膜厚は、ゲート絶縁膜３に比べて薄い。このようにして、高耐圧用のＰ型ＭＯＳＦＥＴが形成されている。そして、高耐圧用のＰ型ＭＯＳＦＥＴを覆う層間絶縁膜６が形成されている。なお、ゲート絶縁膜３および周辺絶縁膜４はＮ型の不純物である例えばＡｓ（砒素）を含有している。
【００１６】
図１（ｂ）、（ｄ）に示すように、半導体基板１内の表面領域には、Ｎ型の不純物が拡散されたソース／ドレイン領域（第３の不純物拡散領域）１ｃが形成され、ソース／ドレイン領域１ｃの外側にはＰ型の不純物が拡散されたＨＡＬＯ領域（第４の不純物拡散領域）１ｄが形成されている。また、ソース／ドレイン領域１ｃ間にはチャネル領域が形成される。また、半導体基板１上には膜厚が８ｎｍ程度の低耐圧用のゲート絶縁膜４が形成されている。このゲート絶縁膜４は、例えば周辺絶縁膜４と同時に形成される。そして、ゲート絶縁膜４上且つ前記チャネル領域の上方には電荷蓄積層として機能する電極膜５、電極間絶縁膜（あるいはブロック絶縁膜）８、および制御ゲート電極として機能する電極膜９となる、例えばポリシリコン、アルミナ、ポリシリコンが順に形成されている。このようにして、複数のメモリセルトランジスタが形成されている。そして、メモリセルトランジスタを覆う層間絶縁膜６が形成されている。また、メモリセルトランジスタ形成領域は、例えばメモリセルトランジスタが並列接続される方向に、半導体基板１の素子領域ＡＡと素子分離領域（素子分離絶縁膜）２とが延伸したラインアンドスペース(Ｌ／Ｓ)形状である。
【００１７】
上述した実施形態によれば、Ｐ型ＭＯＳＦＥＴのゲート絶縁膜３は、制御ゲート電極５よりも、チャネル長方向において幅が長い。このため、制御ゲート電極５と半導体基板１との間の耐圧が向上する。また、制御ゲート電極５に接していないゲート絶縁膜３の下方の半導体基板１に、Ｐ型の不純物が拡散されたＬＤＤ領域１ａが形成されている。このため、Ｐ型ＭＯＳＦＥＴの駆動力の低下を抑制することが可能である。
【００１８】
この結果、耐圧に優れた高品質な半導体装置を得ることが可能である。
【００１９】
図１〜図８を用いて、本発明の実施形態に係る半導体装置の基本的な製造方法について概略的に説明する。図２〜図７（ａ）は、高耐圧用のＰ型ＭＯＳＦＥＴ形成領域の平面図であり、図２〜図７（ｂ）は、メモリセルトランジスタ形成領域の平面図である。また、図２〜図７（ｃ）は、図２〜図７（ａ）のＡ−Ａ線に沿った断面図であり、図２〜図７（ｄ）は、図２〜図７（ｂ）のＢ−Ｂ線に沿った断面図である。また、図８は、不純物濃度と不純物の拡散する距離との関係を示したグラフである。
【００２０】
まず、図２に示すように、半導体基板１上に膜厚が４０ｎｍ程度の絶縁膜３となる、例えばシリコン酸化膜を形成し、絶縁膜３上に、後の工程で形成される制御ゲート電極５より大きい（Ａ−Ａ線に沿った長さが長い）レジストパターン１０を形成する。
【００２１】
次に、図３に示すように、レジストパターン１０をマスクとして用いてウェットエッチングを行い、絶縁膜３を除去して部分的に残す。このウェットエッチングは、部分的に残る絶縁膜３が後の工程で形成される制御ゲート電極５よりも大きく（Ａ−Ａ線に沿った長さが長く）なるように行う。
【００２２】
次に、図４に示すように、例えば熱酸化処理等を行って、半導体基板１の表面を酸化させる。これにより、半導体基板１上の絶縁膜３のある部分以外に部分に、８ｎｍ程度の膜厚の周辺絶縁膜４が形成される。
【００２３】
次に、図５に示すように、絶縁膜３および周辺絶縁膜４の上に電極膜５となる例えばアモルファスシリコン５を形成する。そして、アモルファスシリコン５上に、Ｐ型ＭＯＳＦＥＴ形成領域のＰ型ＭＯＳＦＥＴのゲート構造の周囲、およびメモリセルトランジスタ形成領域のメモリセルトランジスタが並列接続される方向に延伸したラインアンドスペース(Ｌ／Ｓ)形状にパターニングされた図示せぬレジストパターンを形成する。そして、該レジストパターンをマスクとして用いて、ＲＩＥ等の異方性のエッチングを行う。これにより、アモルファスシリコン５、周辺絶縁膜４、および半導体基板１の一部が除去され、半導体基板１、周辺絶縁膜４、およびアモルファスシリコン５にＳＴＩ用の溝が形成される。そして、該溝内に、素子分離絶縁膜２となるシリコン酸化膜を埋め込むことで、Ｐ型のＭＯＳＦＥＴ形成領域のＰ型ＭＯＳＦＥＴのゲート構造の周囲、およびメモリセルトランジスタ形成領域のメモリセルトランジスタが並列接続される方向に沿った領域に素子分離領域（素子分離絶縁膜）２が形成される。
【００２４】
次に、図６に示すように、アモルファスシリコン５、および素子分離絶縁膜２上に電極間絶縁膜８となる例えばアルミナが形成され、電極間絶縁膜８上に電極膜９となる例えばアモルファスシリコンが形成される。Ｐ型ＭＯＳＦＥＴ形成領域において、Ｐ型ＭＯＳＦＥＴのゲート構造が形成されるアモルファスシリコン５上の電極間絶縁膜８の一部は除去されている。このため、Ｐ型ＭＯＳＦＥＴのゲート構造が形成されるアモルファスシリコン５の一部は、アモルファスシリコン９と接触している。
【００２５】
次に、図７に示すように、リソグラフィーによって、Ｐ型ＭＯＳＦＥＴ形成領域のＰ型ＭＯＳＦＥＴのゲート構造、およびメモリセルトランジスタ形成領域のメモリセルトランジスタのゲート構造にパターニングされた図示せぬレジストパターンを形成する。該レジストパターンをマスクとして用いて、ＲＩＥ等の異方性のエッチングを行い、アモルファスシリコン９、電極間絶縁膜８、アモルファスシリコン５、および素子分離絶縁膜２が除去される。
【００２６】
このように、Ｐ型ＭＯＳＦＥＴ形成領域には、半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された電極膜５と、電極膜５の一部上に形成された電極間絶縁膜８と、電極膜５の一部上および電極間絶縁膜８上に形成された電極膜９とを有するＰ型ＭＯＳＦＥＴのゲート構造が形成される。また、電極膜５の下方およびその下方近傍には最大膜厚４０ｎｍ程度の高耐圧用のゲート絶縁膜３が形成され、それ以外の領域（ゲート絶縁膜３の側面）には膜厚が８ｎｍ程度の周辺絶縁膜４およびゲート絶縁膜４が形成される。なお、図では、ゲート絶縁膜３と、周辺絶縁膜４とが非連続的に示されている。しかし、実際は制御ゲート電極５に近づくほど徐々に膜厚が厚くなる構造を有している。つまり、ゲート絶縁膜３と、周辺絶縁膜４とは連続している。
【００２７】
そして、メモリセルトランジスタ形成領域のゲート絶縁膜４上に、電荷蓄積層（電極膜）５、電極間絶縁膜（例えばアルミナ）８および制御ゲート電極（電極膜）９が順に堆積されたゲート構造が形成される。
【００２８】
続いて、全面にＰ型の不純物である、例えばボロンを導入する。ここで、図８に示すようゲート絶縁膜３中のＲｐ（Ｐｒｏｊｅｃｔ  Ｒａｎｇｅ）の違いにより、Ｐ型の不純物の濃度を調整することで、約４０ｎｍの厚さのゲート絶縁膜３の下の半導体基板まで導入される。このため、制御ゲート電極５に接していないゲート絶縁膜３の下の半導体基板１には、Ｐ型の不純物が導入されたＬＤＤ領域１ａが形成される。同時に、メモリセルトランジスタ形成領域において、半導体基板１のゲート構造間の下方領域の周辺にはＰ−のＨＡＬＯ領域１ｄが形成される。
【００２９】
続いて、全面にＮ型の不純物である、例えば砒素を導入する。また、図８に示すように、Ｎ型の不純物は深くまで導入されない。このため、制御ゲート電極５に接していないゲート絶縁膜３の下の半導体基板１にはＮ型の不純物は導入されずゲート絶縁膜３内に留まる。同時に、メモリセルトランジスタ形成領域において、半導体基板１のゲート構造間の下方領域にはＮ型のソース／ドレイン領域１ｃが形成される。
【００３０】
次に、図示せぬマスクを用いてメモリセルトランジスタ形成領域を覆い、半導体基板１のゲート絶縁膜３に覆われていない領域に、Ｐ型の不純物である、例えばボロンを１Ｅ１５／ｃｍ２程度の高濃度で導入する。これにより、周辺絶縁膜４の下の半導体基板１には、Ｐ型の不純物濃度が高いＰ＋のソース／ドレイン領域１ｂが形成される。
【００３１】
その後、熱処理等を行い、周知の技術を用いて配線層等（図示せず）を形成して、図１に示すように不揮発性半導体記憶装置を完成させる。
【００３２】
上述した実施形態によれば、Ｐ型ＭＯＳＦＥＴのゲート絶縁膜３を形成する際に、制御ゲート電極５をマスクとして用いたウェットエッチングを行い、制御ゲート電極５の下方および下方近傍に、膜厚の厚いゲート絶縁膜３を形成している。それにより、Ｐ型ＭＯＳＦＥＴの耐圧を向上させることができる。
【００３３】
しかも、不純物導入時のプロファイルの特性と、膜厚の厚いゲート絶縁膜３とを用いて、半導体基板へ不純物導入を行うことで、ＬＤＤ領域１ａおよびＨＡＬＯ領域１ｄを同時に形成することが可能である。このため、駆動力の低下を抑制した耐圧に優れた高品質なＰ型ＭＯＳＦＥＴを簡略的に形成することが可能である。
【００３４】
なお、上述した実施形態では、ゲート絶縁膜３のチャネル長方向に沿った幅およびＬＤＤ領域１ａの濃度や幅は、Ｐ型ＭＯＳＦＥＴがスイッチングできれば、どのような条件でも良い。また、ゲート絶縁膜３のチャネル長方向に沿った幅を変更することでＬＤＤ領域を制御する事が可能である。
【００３５】
また、上述した実施形態では、ゲート絶縁膜３、周辺絶縁膜４、およびゲート絶縁膜４は酸化物が好ましいが、これに限定されるものではない。また、電荷蓄積層５として浮遊ゲート電極（ポリシリコン）を用いているが、電荷を保持する電荷トラップ型の絶縁膜（例えばシリコン窒化膜）等を用いても良い。また、電極間絶縁膜８としてアルミナを用いているが、シリコン酸化物よりも誘電率の高い絶縁体なら、どのようなものでも良い。さらに、制御ゲート電極５、９としてポリシリコンを用いているが、制御ゲート電極として機能するものであれば、どのようなものでも良い。
【００３６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【００３７】
１…半導体基板
１ｂ…ソース／ドレイン領域
１ａ…ＬＤＤ領域
１ｃ…ソース／ドレイン領域
１ｄ…ＨＡＬＯ領域
２…素子分離領域
３…ゲート絶縁膜
４…絶縁膜
５…電極膜
６…層間絶縁膜
７…コンタクト部
８…電極間絶縁膜
９…電極膜
１０…レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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