(57)【要約】【課題】構造的制限を設けることなく、Ｘ、Ｙ、Ｚ軸の検出感度の差を小さくし、且つ、ドリフトが小さく、３軸間の信号出力の変動を低減する半導体加速度センサを提供すること。【解決手段】本発明によると、半導体基板に、枠部と、錘部と、前記枠部と前記錘部との間に配置される可撓部と、前記可撓部に第１の方向に配置される複数のピエゾ抵抗素子と、前記第１の方向と直交する第２の方向に配置される複数のピエゾ抵抗素子と、前記複数のピエゾ抵抗素子をそれぞれ含む複数のブリッジ回路とを有し、前記ブリッジ回路に電圧を印加する高電位端及び低電位端のうちの何れか一方と、前記ブリッジ回路との間に第１の抵抗体を有する少なくとも１つの前記ブリッジ回路を備えることを特徴とする半導体加速度センサが提供される。【選択図】図１
2011220686.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、枠部と、錘部と、前記枠部と前記錘部との間に配置される可撓部と、前記可撓部に第１の方向に配置される複数のピエゾ抵抗素子と、前記第１の方向と直交する第２の方向に配置される複数のピエゾ抵抗素子と、前記複数のピエゾ抵抗素子をそれぞれ含む複数のブリッジ回路とを有し、
前記ブリッジ回路に電圧を印加する高電位端及び低電位端のうちの何れか一方と、前記ブリッジ回路との間に第１の抵抗体を有する少なくとも１つの前記ブリッジ回路を備えることを特徴とする半導体加速度センサ。
【請求項２】
前記高電位端及び前記低電位端のうちの他方と、前記ブリッジ回路との間に第２の抵抗体をさらに有することを特徴とする請求項１に記載の半導体加速度センサ。
【請求項３】
前記ブリッジ回路の第１の出力端及び第２の出力端のうちの何れか一方と、前記ブリッジ回路との間に第３の抵抗体をさらに有することを特徴とする請求項１または２に記載の半導体加速度センサ。
【請求項４】
前記第１の出力端及び前記第２の出力端のうちの他方と、前記ブリッジ回路との間に第４の抵抗体をさらに有することを特徴とする請求項３に記載の半導体加速度センサ。
【請求項５】
前記第１の抵抗体、前記第２の抵抗体、前記第３の抵抗体及び前記第４の抵抗体を、前記枠部に有すること特徴とする請求項４に記載の半導体加速度センサ。
【請求項６】
前記複数のブリッジ回路は、前記第１の方向の加速度を検出する第１のブリッジ回路と、前記第２の方向の加速度を検出する第２のブリッジ回路と、前記第１の方向及び前記第２の方向と直交する第３の方向の加速度を検出する第３のブリッジ回路とを含み、
前記第１のブリッジ回路または前記第２のブリッジ回路は前記錘部の水平方向まわりの回転運動による前記可撓部の撓みに基づいて前記第１の方向の加速度または前記第２の方向の加速度を検出し、
前記第３のブリッジ回路は前記錘部の垂直方向への並進運動による前記可撓部の撓みに基づいて前記第３の方向の加速度を検出することを特徴とする請求項１乃至５の何れか一に記載の半導体加速度センサ。
【請求項７】
検出感度が異なる前記第１、第２及び第３のブリッジ回路における検出感度差を小さくするように調整するために、前記第１、第２及び第３のブリッジ回路の少なくとも一つに前記抵抗体を有することを特徴とする請求項６に記載の半導体加速度センサ。
【請求項８】
前記第１の方向の加速度及び前記第２の方向の加速度は、前記錘部の水平方向の回転運動により生じる前記可撓部の撓みによる前記第１のブリッジ回路の前記第１の出力端及び前記第２の出力端からの出力として検出され、
前記第３の方向の加速度は、前記錘部の垂直方向への並進運動により生じる前記可撓部の撓みによる前記第３のブリッジ回路の前記第１の出力端及び前記第２の出力端からの出力として検出されることを特徴とする請求項６または７に記載の半導体加速度センサ。
【請求項９】
請求項１乃至８の何れか一に記載の半導体加速度センサを有するセンサモジュール。
【請求項１０】
請求項１乃至８の何れか一に記載の半導体加速度センサを有する電子機器。
【請求項１１】
半導体基板の一方の面に不純物を拡散して複数のピエゾ抵抗素子を形成し、
前記半導体基板の一方の面に抵抗素子を形成し、
所定数の前記ピエゾ抵抗素子を接続してブリッジ回路を形成し、
前記ブリッジ回路に電圧を印加する高電位端及び低電位端のうちの何れか一方と、前記ブリッジ回路との間に前記抵抗体が配置されるように配線を形成し、
前記半導体基板に、枠部と、錘部と、前記枠部と前記錘部との間に配置される可撓部と、を形成し、
第１の方向に配置される複数のピエゾ抵抗素子と、前記第１の方向と直交する第２の方向に配置される複数のピエゾ抵抗素子とは、前記可撓部に形成されることを、を含むこと特徴とする半導体加速度センサの製造方法。
【請求項１２】
前記抵抗素子を前記枠部に形成することを特徴とする請求項１１に記載の半導体加速度センサの製造方法。
【請求項１３】
前記ピエゾ抵抗素子と前記抵抗体とは同一の工程で形成されることを特徴とする請求項１１または１２に記載の半導体加速度センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は加速度センサに関する。特に、直交する少なくとも２軸方向の加速度を感知する半導体加速度センサ、及びそれを用いた電子部品、電子機器に関する。
【背景技術】
【０００２】
近年、携帯端末やゲーム機等を含め様々な電子機器の小型化が進み、且つ、機能の多様化が図られている。これに伴い、電子機器に搭載されるセンサの小型、高感度化が求められ、このような需要に応じる技術の一つとして、半導体製造技術を応用したＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）技術が用いられている。このような小型センサの一つとして半導体加速度センサがあり、ピエゾ抵抗素子を用いた３軸加速度センサが開発され、実用化されている。
【０００３】
ピエゾ抵抗素子を用いた３軸加速度センサは、一般に、基板上に形成された支持体である枠部と一体形成された直交するＸ軸方向とＹ軸方向とに設けられた梁である可撓部が、その交差部に錘を備えた構造を有する。３軸加速度センサにおいては、Ｘ軸方向、Ｙ軸方向及びＺ軸方向への加速度を検出するために、Ｘ軸方向及びＺ軸方向への加速度を検出するためのピエゾ抵抗素子がＸ軸方向の可撓部の上部表面に、Ｙ軸方向の加速度を検出するためのピエゾ抵抗素子がＹ軸方向の可撓部の上部表面にそれぞれ４つ設けられている。
【０００４】
ピエゾ抵抗素子は、可撓部の枠部側と交差部側とにそれぞれ１つずつ配置されてピエゾ抵抗体対を構成し、ピエゾ抵抗体対は交差部を中心として可撓部の上部表面に左右対称に１組ずつ配置されて１軸の加速度センサを形成する。３軸加速度センサは、この１軸の加速度センサを可撓部に３つ形成することでＸ軸方向、Ｙ軸方向及びＺ軸方向への加速度を検出する。
【０００５】
ピエゾ抵抗素子を用いた３軸加速度センサが加速度を検出する場合、錘の傾きにより生じる可撓部の撓みが４つのピエゾ抵抗素子に応力を与え、ピエゾ抵抗素子には応力により電気抵抗の微小な変化が生じる。ピエゾ抵抗素子を用いた３軸加速度センサは、それぞれのピエゾ抵抗素子に生じた電気抵抗の微小な変化をホイートストンブリッジ回路により出力される電圧として加速度を検出する。
【０００６】
ここで、ピエゾ抵抗素子を用いた３軸加速度センサは、Ｘ軸方向及びＹ軸方向、すなわち、３軸加速度センサの上部表面に対して水平方向の加速度を検出する場合、可撓部の撓みは錘の回転運動により生じるが、Ｚ軸方向、すなわち、３軸加速度センサの上部表面に対して垂直方向の加速度を検出する場合、可撓部の撓みは錘の並進運動により生じる。Ｘ軸方向の加速度を検出するセンサとＹ軸方向の加速度を検出するセンサとは検出感度が同様となるが、このような撓み方の違いにより、Ｘ軸方向の加速度を検出するセンサとＺ軸方向の加速度を検出するセンサとは、同じＸ軸方向に設けられた可撓部に配置されるにもかかわらず、検出感度が異なる。
【０００７】
このような加速度を検出する軸ごとの検出感度の違いは、検出に用いるＩＣチップでの演算により補正する。しかし、検出感度を高めるためには、３軸加速度センサそのものに対する改良が必要である。
【０００８】
そこで、Ｘ軸方向及びＹ軸方向の加速度を検出するセンサとＺ軸方向の加速度を検出するセンサとの感度の差を小さくする技術として、特許文献１には、Ｘ軸方向の可撓部上に配置されたＸ軸用ピエゾ抵抗素子の長手方向がＸ軸方向の可撓部の長手方向と平行で、Ｚ軸用ピエゾ抵抗素子がＸ軸方向の可撓部の長手方向と角度を有するようにすることが開示されている。また、特許文献２には、ピエゾ抵抗素子が設けられた可撓部の断面積と、ピエゾ抵抗素子がない可撓部の断面積の比を調整することが開示されている。特許文献３には、４つのピエゾ素子に加わる電極薄膜による内部応力や周囲温度変化による熱応力等に違いが出るため、オフセット電圧が大きくかつオフセット電圧が変動する問題に対して、引き出し電極と同一の製造工程で同一幅の電極薄膜パターンを新たに設けることにより、ピエゾ抵抗素子を形成する可撓部領域の電極薄膜パターンレイアウトを検出軸方向および検出軸方向と垂直な方向の両方ともに均一化することが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−２９４７８１号公報
【特許文献２】特開２００６−９８３２３号公報
【特許文献２】特開２００３−９２４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、これらの技術は３軸加速度センサの梁や、梁上に形成されるピエゾ抵抗素子の配置等の構造を調整するため、３軸加速度センサをさらに小型化する場合の障害となり、製造工程の増加による製造コストの上昇を招く。つまり、３軸加速度センサを微細化するには梁の幅を狭くすること望まれるが、可撓部の長手方向と角度を有するようにピエゾ抵抗素子を配置したり、引き出し電極と同一の製造工程で同一幅の電極薄膜パターンを新たに設けたりするような方法では、梁の幅を制限することになる。また、このような構造を有するように梁を微細化するには、さらに高度な微細化技術を要し、製造コストを上昇させることとなる。したがって、３軸加速度センサをさらに小型化するには、可撓部及び可撓部上に形成されるピエゾ抵抗素子の構造が単純で、且つ、３軸の検出感度が同程度となる３軸加速度センサが望まれる。
【００１１】
本発明は、構造的制限を設けることなく、Ｘ、Ｙ、Ｚ軸の検出感度の差を小さくし、且つ、ドリフトが小さく、３軸間の信号出力の変動を低減する半導体加速度センサを提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明の一実施形態によると、半導体基板に、枠部と、錘部と、前記枠部と前記錘部との間に配置される可撓部と、前記可撓部に第１の方向に配置される複数のピエゾ抵抗素子と、前記第１の方向と直交する第２の方向に配置される複数のピエゾ抵抗素子と、前記複数のピエゾ抵抗素子をそれぞれ含む複数のブリッジ回路とを有し、前記ブリッジ回路に電圧を印加する高電位端及び低電位端のうちの何れか一方と、前記ブリッジ回路との間に第１の抵抗体を有する少なくとも１つの前記ブリッジ回路を備えることを特徴とする半導体加速度センサが提供される。
【００１３】
前記半導体加速度センサは、高電位端である電源入力端子または低電位端と、ブリッジを形成するピエゾ抵抗素子との間に抵抗素子を接続することで、ブリッジを形成するピエゾ抵抗素子に印加される電圧を調整することができ、３軸方向の加速度を検出する加速度センサ間の出力電圧を調整することで検出感度差を小さくするように調整することができる。また、前記半導体加速度センサは、ドリフトを抑えることでＳ／Ｎ比を向上させることができる。
【００１４】
前記半導体加速度センサは、前記高電位端及び前記低電位端のうちの他方と、前記ブリッジ回路との間に第２の抵抗体をさらに有してもよい。
【００１５】
前記半導体加速度センサは、高電位端である電源入力端子及び低電位側の端子とブリッジ回路との間に抵抗素子を接続することで、ブリッジ回路に印加される電圧を調整することができ、３軸方向の加速度を検出する加速度センサ間の出力電圧を調整することで検出感度差を小さくするように調整することができる。また、前記半導体加速度センサは、ドリフトを抑えることでＳ／Ｎ比を向上させることができる。
【００１６】
前記半導体加速度センサは、前記ブリッジ回路の第１の出力端及び第２の出力端のうちの何れか一方と、前記ブリッジ回路との間に第３の抵抗体をさらに有してもよい。
【００１７】
前記半導体加速度センサは、高電位端である電源入力端子及び低電位側の端子とブリッジ回路との間に抵抗素子を接続することで、ブリッジ回路に印加される電圧を調整することができ、３軸方向の加速度を検出する加速度センサ間の出力電圧を調整することで検出感度差を小さくするように調整することができる。また、前記半導体加速度センサは、ドリフトを抑えることでＳ／Ｎ比を向上させることができる。
【００１８】
前記半導体加速度センサは、前記第１の出力端及び前記第２の出力端のうちの他方と、前記ブリッジ回路との間に第４の抵抗体をさらに有してもよい。
【００１９】
前記半導体加速度センサは、高電位端である電源入力端子及び低電位側の端子とブリッジ回路との間に抵抗素子を接続することで、ブリッジ回路に印加される電圧を調整することができ、３軸方向の加速度を検出する加速度センサ間の出力電圧を調整することで検出感度差を小さくするように調整することができる。また、前記半導体加速度センサは、ドリフトを抑えることでＳ／Ｎ比を向上させることができる。
【００２０】
前記半導体加速度センサは、前記第１の抵抗体、前記第２の抵抗体、前記第３の抵抗体及び前記第４の抵抗体を、前記枠部に有してもよい。
【００２１】
前記半導体加速度センサは、抵抗素子を枠部に形成することで、半導体加速度センサを小型化するうえでの構造的制限を設けることなく、ドリフトが小さく３軸間の信号出力の変動を低減する半導体加速度センサを提供することができる。また、半導体加速度センサは小型化により検出感度が低下する傾向にあるが、前記半導体加速度センサは、ドリフトを抑えることでＳ／Ｎ比を向上させることができる。
【００２２】
前記半導体加速度センサは、前記複数のブリッジ回路が、前記第１の方向の加速度を検出する第１のブリッジ回路と、前記第２の方向の加速度を検出する第２のブリッジ回路と、前記第１の方向及び前記第２の方向と直交する第３の方向の加速度を検出する第３のブリッジ回路とを含み、前記第１のブリッジ回路または前記第２のブリッジ回路は前記錘部の水平方向まわりの回転運動による前記可撓部の撓みに基づいて前記第１の方向の加速度または前記第２の方向の加速度を検出し、前記第３のブリッジ回路は前記錘部の垂直方向への並進運動による前記可撓部の撓みに基づいて前記第３の方向の加速度を検出してもよい。
【００２３】
半導体加速度センサの上部表面に対して水平方向の加速度を検出する場合、可撓部の撓みは錘の回転運動により生じるが、上部表面に対して垂直方向の加速度を検出する場合、可撓部の撓みは錘の並進運動により生じ、可撓部の撓み方の違いにより検出感度が異なるが、前記半導体加速度センサは、高電位端である電源入力端子及び低電位側の端子とブリッジ回路との間に抵抗素子を接続することで、ブリッジ回路に印加される電圧を調整することができ、３軸方向の加速度を検出する加速度センサ間の出力電圧を調整することで検出感度差を小さくするように調整することができる。
【００２４】
前記半導体加速度センサは、検出感度が異なる前記第１、第２及び第３のブリッジ回路における検出感度差を小さくするように調整するために、前記第１、第２及び第３のブリッジ回路の少なくとも一つに前記抵抗体を有してもよい。
【００２５】
前記半導体加速度センサは、複数のブリッジ回路の少なくとも一つに抵抗素子を接続することで、ブリッジ回路に印加される電圧を調整し、検出感度が異なる複数のブリッジ回路の出力電圧を調整することで検出感度差を小さくするように調整することができる。
【００２６】
前記半導体加速度センサは、前記第１の方向の加速度及び前記第２の方向の加速度が、前記錘部の水平方向の回転運動により生じる前記可撓部の撓みによる前記第１のブリッジ回路の前記第１の出力端及び前記第２の出力端からの出力として検出され、前記第３の方向の加速度は、前記錘部の垂直方向への並進運動により生じる前記可撓部の撓みによる前記第３のブリッジ回路の前記第１の出力端及び前記第２の出力端からの出力として検出されてもよい。
【００２７】
半導体加速度センサの上部表面に対して水平方向の加速度を検出する場合、可撓部の撓みは錘の回転運動により生じるが、上部表面に対して垂直方向の加速度を検出する場合、可撓部の撓みは錘の並進運動により生じ、可撓部の撓み方の違いにより検出感度が異なるが、前記半導体加速度センサは、高電位端である電源入力端子及び低電位側の端子とブリッジ回路との間に抵抗素子を接続することで、ブリッジ回路に印加される電圧を調整することができ、３軸方向の加速度を検出する加速度センサ間の検出感度差を小さくするように調整して第１の出力端及び第２の出力端からの出力として検出することができる。
【００２８】
前記半導体加速度センサを有するセンサモジュールが提供される。
【００２９】
前記半導体加速度センサを用いたセンサモジュールは、小型化と高精度化が求められる電子機器に実装して使用することが可能であり、前記センサモジュールは、ドリフトが小さく３軸間の信号出力の変動を低減する。また、半導体加速度センサは小型化により検出感度が低下する傾向にあるが、前記半導体加速度センサを用いることで、ドリフトを抑えてＳ／Ｎ比を向上させるセンサモジュールを提供することができる。
【００３０】
前記半導体加速度センサを有する電子機器が提供される。
【００３１】
電子機器においては、半導体加速度センサの小型化と高精度化が求められ、前記半導体加速度センサを実装することで、ドリフトが小さく３軸間の信号出力の変動を低減する。半導体加速度センサは、小型化により検出感度が低下する傾向にあるが、前記半導体加速度センサを用いることで、ドリフトを抑えてＳ／Ｎ比を向上させる電子機器を提供することができる。
【００３２】
また、本発明の一実施形態によると、半導体基板の一方の面に不純物を拡散して複数のピエゾ抵抗素子を形成し、前記半導体基板の一方の面に抵抗素子を形成し、所定数の前記ピエゾ抵抗素子を接続してブリッジ回路を形成し、前記ブリッジ回路に電圧を印加する高電位端及び低電位端のうちの何れか一方と、前記ブリッジ回路との間に前記抵抗体が配置されるように配線を形成し、前記半導体基板に、枠部と、錘部と、前記枠部と前記錘部との間に配置される可撓部と、を形成し、第１の方向に配置される複数のピエゾ抵抗素子と、前記第１の方向と直交する第２の方向に配置される複数のピエゾ抵抗素子とは、前記可撓部に形成されることを、を含むこと特徴とする半導体加速度センサの製造方法が提供される。
【００３３】
前記半導体加速度センサの製造方法によると、ドリフトを精度良く抑制し、３軸方向の加速度を検出する加速度センサ間の検出感度差を小さくするように調整可能な半導体加速度センサの製造方法が提供される。
【００３４】
前記半導体加速度センサの製造方法は、前記抵抗素子を前記枠部に形成してもよい。
【００３５】
前記半導体加速度センサの製造方法においては、抵抗素子を枠部に形成することで、可撓部の幅や長さによる制限を受けることがない。したがって、半導体加速度センサを微細化する場合に、さらに高度な微細化技術を必要としたり、製造コストの上昇を招いたりすることはない。
【００３６】
前記半導体加速度センサの製造方法は、前記ピエゾ抵抗素子と前記抵抗体とは同一の工程で形成されてもよい。
【００３７】
前記半導体加速度センサの製造方法によると、ドリフトを精度良く抑制し、３軸方向の加速度を検出する加速度センサ間の検出感度差を小さくするように調整可能な半導体加速度センサを製造するために、高電位端である電源入力端子及び低電位側の端子とブリッジ回路との間や、ブリッジ回路と出力端子との間に接続する抵抗素子をピエゾ抵抗素子と同一の工程で同時に形成することで、製造工程を増すことなく目的とする効果を得ることができる。
【発明の効果】
【００３８】
本発明よると、構造的制限を設けることなく、Ｘ、Ｙ、Ｚ軸の検出感度の差を小さくし、且つ、ドリフトが小さく、３軸間の信号出力の変動を低減する半導体加速度センサを提供することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係るセンサ回路の回路図であり、（ａ）はＸ軸方向、（ｂ）はＹ軸方向、（ｃ）はＺ軸方向を検出するためのセンサ回路を示す。
【図２】本発明の一実施形態に係る加速度センサ１００の配線パターン図である。
【図３】発明の一実施形態に係るセンサ回路の回路図であり、（ａ）はＸ軸方向、（ｂ）はＹ軸方向、（ｃ）はＺ軸方向を検出するためのセンサ回路を示す。
【図４】本発明の一実施形態に係る加速度センサ２００の配線パターン図である。
【図５】本発明の一実施形態に係るセンサ回路の回路図であり、（ａ）はＸ軸方向、（ｂ）はＹ軸方向、（ｃ）はＺ軸方向を検出するためのセンサ回路を示す。
【図６】本発明の一実施形態に係る加速度センサ３００の配線パターン図である。
【図７】本発明の一実施形態に係るセンサ回路の回路図であり、（ａ）はＸ軸方向、（ｂ）はＹ軸方向、（ｃ）はＺ軸方向を検出するためのセンサ回路を示す。
【図８】本発明の一実施形態に係る加速度センサ４００の配線パターン図である。
【図９】図８に示した半導体加速度センサ４００の配線パターン図を再掲する図である。
【図１０】本発明の一実施形態に係る半導体加速度センサ４００の分解斜視図である。
【図１１】本発明の一実施形態に係る半導体加速度センサ４００の製造過程を説明する図である。
【図１２】本発明の一実施形態に係る半導体加速度センサ４００の製造過程を説明する図である。
【図１３】本発明の一実施形態に係る処理回路５５０の回路構成を示す図である。
【図１４】本発明の一実施形態に係るセンサモジュール５００を示す図である。
【図１５】本発明の一実施形態に係る携帯型情報端末６００を示す図である。
【図１６】本発明の実施例及び比較例の半導体加速度センサの抵抗値、形状及び感度の一覧表である。
【発明を実施するための形態】
【００４０】
以下、図面を参照して本発明に係る半導体加速度センサについて説明する。但し、本発明の半導体加速度センサは多くの異なる態様で実施することが可能であり、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、本実施の形態及び実施例で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００４１】
上述したように、可撓部に形成されるピエゾ抵抗素子の構造が単純で、且つ、３軸の検出感度が同程度となる３軸加速度センサを実現するための方法について、鋭意検討をおこなった。従来の解決方法は、ピエゾ抵抗素子の感度が同程度となるように、可撓部に形成するピエゾ抵抗素子の配置を調整する必要があるため、このような方法では３軸加速度センサを微細化するうえでの障害となる。
【００４２】
一方、３軸加速度センサには、検出感度に影響を与える因子として、ドリフトがある。ドリフトとは、検出に用いる抵抗素子の出力値の時間変動であり、高精度な検出感度を維持するためには、３軸加速度センサにおけるドリフトの抑制が必要である。また、３軸加速度センサにおいては、Ｘ軸方向及びＹ軸方向に対してＺ軸方向のドリフトが異なる挙動を示す。
【００４３】
そこで、軸間の検出感度が異なる３軸加速度センサにおいて、ピエゾ抵抗素子の配置を調整することで３軸加速度センサの検出感度を高める従来の方法ではなく、ドリフトを抑制しつつ、構造的制限を設けることなく３軸の検出感度が同程度となる方法を検討した。
【００４４】
（実施形態１）
図１は、本発明の一実施形態に係るセンサ回路の回路図である。（ａ）は第１の方向であるＸ軸方向の加速度を検出するセンサ回路１０１を示し、（ｂ）は第２の方向であるＹ軸方向の加速度を検出するセンサ回路１０２を示し、（ｃ）は第３の方向であるＺ軸方向を検出するためのセンサ回路１０３を示す。
【００４５】
センサ回路１０１は、ピエゾ抵抗素子Ｒｘ１、ピエゾ抵抗素子Ｒｘ２、ピエゾ抵抗素子Ｒｘ３及びピエゾ抵抗素子Ｒｘ４が、Ｘ軸方向のブリッジ回路５１を形成するよう接続され、ピエゾ抵抗素子Ｒｘ１とピエゾ抵抗素子Ｒｘ２との接続端は、抵抗素子Ｒｘ５を介して高電位側である電源入力端子ＶＤｘに接続される。ピエゾ抵抗素子Ｒｘ３とピエゾ抵抗素子Ｒｘ４との接続端は、低電位側の端子ＶＧｘに接続される。ここで、端子ＶＧｘは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｘ１とピエゾ抵抗素子Ｒｘ４との接続端は高電位側（＋）の出力端子Ｖｘｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｘ２とピエゾ抵抗素子Ｒｘ３との接続端は低電位側（−）の出力端子Ｖｘｏｕｔ２に接続される。
【００４６】
また、センサ回路１０２は、ピエゾ抵抗素子Ｒｙ１、ピエゾ抵抗素子Ｒｙ２、ピエゾ抵抗素子Ｒｙ３及びピエゾ抵抗素子Ｒｙ４が、Ｙ軸方向のブリッジ回路５２を形成するよう接続され、ピエゾ抵抗素子Ｒｙ１とピエゾ抵抗素子Ｒｙ２との接続端は、抵抗素子Ｒｙ５を介して高電位側である電源入力端子ＶＤｙに接続される。ピエゾ抵抗素子Ｒｙ３とピエゾ抵抗素子Ｒｙ４との接続端は、低電位側の端子ＶＧｙに接続される。ここで、端子ＶＧｙは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｙ１とピエゾ抵抗素子Ｒｙ４との接続端は低電位側（−）の出力端子Ｖｙｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｙ２とピエゾ抵抗素子Ｒｙ３との接続端は高電位側（＋）の出力端子Ｖｙｏｕｔ２に接続される。
【００４７】
さらに、センサ回路１０３は、ピエゾ抵抗素子Ｒｚ１、ピエゾ抵抗素子Ｒｚ２、ピエゾ抵抗素子Ｒｚ３及びピエゾ抵抗素子Ｒｚ４が、Ｚ軸方向のブリッジ回路を形成するよう接続され、ピエゾ抵抗素子Ｒｚ１とピエゾ抵抗素子Ｒｚ２との接続端は、抵抗素子Ｒｚ５を介して高電位側である電源入力端子ＶＤｚに接続される。ピエゾ抵抗素子Ｒｚ３とピエゾ抵抗素子Ｒｚ４との接続端は、低電位側の端子ＶＧｚに接続される。ここで、端子ＶＧｚは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｚ１とピエゾ抵抗素子Ｒｚ３との接続端は高電位側（＋）の出力端子Ｖｚｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｚ２とピエゾ抵抗素子Ｒｚ４との接続端は低電位側（−）の出力端子Ｖｚｏｕｔ２に接続される。
【００４８】
本発明の一実施形態に係るセンサ回路１０１は抵抗素子Ｒｘ５を接続することで、電源入力端子ＶＤｘからピエゾ抵抗素子Ｒｘ１とピエゾ抵抗素子Ｒｘ２との接続端に印加される電圧を調整することができる。すなわち、センサ回路１０１の電源入力端子ＶＤｘと低電位側の端子ＶＧｘとの間に印加される電圧Ｖｘは、ブリッジ回路５１を形成する４つのピエゾ抵抗素子の合成抵抗と、抵抗素子Ｒｘ５とに分圧されるため、ブリッジ回路５１には電圧Ｖｘ１が印加されることとなる。センサ回路１０１は、このような電圧の調整により、出力電圧も低下するが、ドリフトの抑制効果はブリッジ抵抗にかかる電圧の２乗に比例する。例えば、電圧の調整により、出力電圧が１／２に低下しても、ドリフトは１／２２、すなわち、１／４に抑制することができる。
【００４９】
また、センサ回路１０２は抵抗素子Ｒｙ５を有することで、電源入力端子ＶＤｙからピエゾ抵抗素子Ｒｙ１とピエゾ抵抗素子Ｒｙ２との接続端に印加される電圧を調整することができる。同様に、センサ回路１０３は抵抗素子Ｒｚ５を有することで、電源入力端子ＶＤｚからピエゾ抵抗素子Ｒｚ１とピエゾ抵抗素子Ｒｚ２との接続端に印加される電圧を調整することができる。センサ回路１０２及びセンサ回路１０３も上述のような電圧の調整により、出力電圧も低下するが、ドリフトの抑制効果はブリッジ抵抗にかかる電圧の２乗に比例する。例えば、電圧の調整により、出力電圧が１／２に低下しても、ドリフトは１／２２、すなわち、１／４に抑制することができる。
【００５０】
Ｘ軸方向の加速度を検出するセンサ回路１０１、Ｙ軸方向の加速度を検出するセンサ回路１０２及びＺ軸方向を検出するためのセンサ回路１０３は、抵抗素子Ｒｘ５、抵抗素子Ｒｙ５及び抵抗素子Ｒｚ５をそれぞれ有することで出力電圧を調整し、それぞれの軸方向で異なる検出感度を、ドリフトを抑制しながら調整することができる。Ｚ軸方向の加速度を検出する加速度センサは、可撓部の撓み方がＸ軸方向及びＹ軸方向の加速度を検出する加速度センサとは異なり、一般に検出感度が高い。また、Ｘ軸方向及びＹ軸方向に対してＺ軸方向のドリフトが高くなる傾向がある。このため、特にＺ軸方向を検出するためのセンサ回路１０３に抵抗素子Ｒｚ５を接続することで出力電圧を調整し、ドリフトを抑制しながらＸ軸方向及びＹ軸方向の加速度を検出する加速度センサと検出感度を同程度に調整することができる。したがって、３軸全ての加速度を検出するセンサ回路に抵抗素子を接続する必要はなく、ドリフトを調整したい軸方向の加速度を検出するセンサ回路にのみ抵抗素子を接続するようにしてもよい。
【００５１】
なお、本実施形態においては、抵抗素子Ｒｘ５、抵抗素子Ｒｙ５及び抵抗素子Ｒｚ５を電源入力端子側に接続する方法を説明したが、抵抗素子Ｒｘ５、抵抗素子Ｒｙ５及び抵抗素子Ｒｚ５は、低電位側の端子側に接続するようにしてもよい。
【００５２】
次に、図２を参照して、３軸加速度センサにセンサ回路１０１、センサ回路１０２及びセンサ回路１０３を適用した本発明の一実施形態に係る半導体加速度センサ１００を説明する。半導体加速度センサ１００は、Ｘ軸方向の可撓部１１１、Ｙ軸方向の可撓部１１２、Ｘ軸方向の可撓部１１１とＹ軸方向の可撓部１１２との交差部１１５（錘支持部）、枠部１２１及び錘部１３１を有する。
【００５３】
Ｘ軸方向の可撓部１１１には、Ｘ軸方向の加速度を検出するために、ピエゾ抵抗素子Ｒｘ１、ピエゾ抵抗素子Ｒｘ２、ピエゾ抵抗素子Ｒｘ３及びピエゾ抵抗素子Ｒｘ４が形成され、配線１０によりセンサ回路１０１が形成される。また、Ｘ軸方向の可撓部１１１には、Ｚ軸方向の加速度を検出するために、ピエゾ抵抗素子Ｒｚ１、ピエゾ抵抗素子Ｒｚ２、ピエゾ抵抗素子Ｒｚ３及びピエゾ抵抗素子Ｒｚ４が形成され、配線１０によりセンサ回路１０３が形成される。
【００５４】
Ｙ軸方向の可撓部１１２には、Ｙ軸方向の加速度を検出するために、ピエゾ抵抗素子Ｒｙ１、ピエゾ抵抗素子Ｒｙ２、ピエゾ抵抗素子Ｒｙ３及びピエゾ抵抗素子Ｒｙ４が形成され、配線１０によりセンサ回路１０２が形成される。なお、Ｙ軸方向の可撓部１１２には、ダミー抵抗素子１９１及びダミー抵抗素子１９２を配置することで、Ｘ軸方向の可撓部１１１とのバランスを取るようにしてもよい。交差部１１５の下側には錘部１３１が形成され、加速度に応じて錘部１３１が揺れることで、Ｘ軸方向の可撓部１１１及びＹ軸方向の可撓部１１２を撓ませる。
【００５５】
Ｘ軸方向の可撓部１１１及びＹ軸方向の可撓部１１２は枠部１２１により支えられ、枠部１２１には、電源入力端子ＶＤｘ、ＶＤｙ及びＶＤｚと低電位側の端子ＶＤｘ、ＶＧｙ及びＶＧｚと、出力端子Ｖｘｏｕｔ１、Ｖｘｏｕｔ２、Ｖｙｏｕｔ１、Ｖｙｏｕｔ２、Ｖｚｏｕｔ１及びＶｚｏｕｔ２とが配置される。電源入力端子ＶＤｘ、ＶＤｙ及びＶＤｚは３つの端子として示したが、１つの共通入力端子から分岐する構成にすることもできる。
【００５６】
実施形態１の本発明に係る抵抗素子Ｒｘ５、抵抗素子Ｒｙ５及び抵抗素子Ｒｚ５は、枠部１２１に形成することが好ましい。抵抗素子を枠部１２１に形成するため、ピエゾ抵抗素子が検出するＸ軸方向の可撓部１１１及びＹ軸方向の可撓部１１２で生じる撓みに影響を与えない。また、抵抗素子Ｒｘ５、抵抗素子Ｒｙ５及び抵抗素子Ｒｚ５は、如何なる抵抗素子で形成してもよいが、ピエゾ抵抗素子により形成することで製造工程を増すことなく目的とする効果を得ることができる。
【００５７】
なお、本実施形態においては、半導体加速度センサ１００がＸ軸方向の可撓部１１１及びＹ軸方向の可撓部１１２を有する例を示したが、本発明に係る半導体加速度センサ１００は梁状の可撓部の代わりにダイヤフラム状の可撓部としてもよい。すなわち、ダイヤフラムで錘部を支持し、Ｘ軸方向及びＹ軸方向の加速度を検出するピエゾ抵抗素子を、ダイヤフラムの上部表面に互いに直交する軸方向に配置してもよい。
【００５８】
以上説明したように、本実施形態の本発明に係る半導体加速度センサは、電源入力端子とブリッジを形成するピエゾ抵抗素子との間に抵抗素子を接続することで、ブリッジを形成するピエゾ抵抗素子に印加される電圧を調整することができ、３軸方向の加速度を検出する加速度センサ間の出力電圧を調整することで検出感度差を小さくするように調整することができる。また、抵抗素子を半導体加速度センサの枠部に形成することで、半導体加速度センサを小型化するうえでの構造的制限を設けることなく、ドリフトが小さく３軸間の信号出力の変動を低減する半導体加速度センサを提供することができる優れた効果を奏する。半導体加速度センサは、小型化により検出感度が低下する傾向にあるが、本実施形態の本発明に係る半導体加速度センサは、ドリフトを抑えることでＳ／Ｎ比を向上させることができる。
【００５９】
（実施形態２）
実施形態１においては、ブリッジ回路と、電源入力端子または低電位側の端子との間に抵抗素子を接続して３軸方向の加速度を検出する加速度センサ間の検出感度差を小さくするように調整する方法について説明したが、実施形態２においては、ブリッジ回路と、電源入力端子及び低電位側の端子の両方との間に抵抗素子を接続する例について説明する。
【００６０】
図３は、本発明の一実施形態に係るセンサ回路の回路図である。（ａ）はＸ軸方向の加速度を検出するセンサ回路２０１を示し、（ｂ）はＹ軸方向の加速度を検出するセンサ回路２０２を示し、（ｃ）はＺ軸方向を検出するためのセンサ回路２０３を示す。
【００６１】
センサ回路２０１は、４つのピエゾ抵抗素子を含むＸ軸方向のブリッジ回路５１を有し、ピエゾ抵抗素子Ｒｘ１とピエゾ抵抗素子Ｒｘ２との接続端は、抵抗素子Ｒｘ６ａを介して高電位側である電源入力端子ＶＤｘに接続される。ピエゾ抵抗素子Ｒｘ３とピエゾ抵抗素子Ｒｘ４との接続端は、抵抗素子Ｒｘ６ｂを介して低電位側の端子ＶＧｘに接続される。ここで、端子ＶＧｘは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｘ１とピエゾ抵抗素子Ｒｘ４との接続端は高電位側（＋）の出力端子Ｖｘｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｘ２とピエゾ抵抗素子Ｒｘ３との接続端は低電位側（−）の出力端子Ｖｘｏｕｔ２に接続される。
【００６２】
また、センサ回路２０２は、４つのピエゾ抵抗素子を含むＹ軸方向のブリッジ回路５２を有し、ピエゾ抵抗素子Ｒｙ１とピエゾ抵抗素子Ｒｙ２との接続端は、抵抗素子Ｒｙ６ａを介して高電位側である電源入力端子ＶＤｙに接続される。ピエゾ抵抗素子Ｒｙ３とピエゾ抵抗素子Ｒｙ４との接続端は、抵抗素子Ｒｙ６ｂを介して低電位側の端子ＶＧｙに接続される。ここで、端子ＶＧｙは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｙ１とピエゾ抵抗素子Ｒｙ４との接続端は低電位側（−）の出力端子Ｖｙｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｙ２及びピエゾ抵抗素子Ｒｙ３の他端は高電位側（＋）の出力端子Ｖｙｏｕｔ２に接続される。
【００６３】
さらに、センサ回路２０３は、４つのピエゾ抵抗素子を含むＺ軸方向のブリッジ回路を有し、ピエゾ抵抗素子Ｒｚ１とピエゾ抵抗素子Ｒｚ２との接続端は、抵抗素子Ｒｚ６ａを介して高電位側である電源入力端子ＶＤｚに接続される。ピエゾ抵抗素子Ｒｚ３とピエゾ抵抗素子Ｒｚ４との接続端は、抵抗素子Ｒｚ６ｂを介して低電位側の端子ＶＧｚに接続される。ここで、端子ＶＧｚは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｚ１とピエゾ抵抗素子Ｒｚ３との接続端は高電位側（＋）の出力端子Ｖｚｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｚ２とピエゾ抵抗素子Ｒｚ４との接続端は低電位側（−）の出力端子Ｖｚｏｕｔ２に接続される。
【００６４】
本発明の一実施形態に係るセンサ回路２０１は抵抗素子Ｒｘ６ａ及び抵抗素子Ｒｘ６ｂをブリッジ回路５１に接続することで、ブリッジ回路５１の両端に印加される電圧を調整することができる。すなわち、センサ回路２０１の電源入力端子ＶＤｘと低電位側の端子ＶＧｘとの間に印加される電圧Ｖｘは、ブリッジ回路５１を形成する４つのピエゾ抵抗素子の合成抵抗と、抵抗素子Ｒｘ６ａと、抵抗素子Ｒｘ６ｂとに分圧されるため、ブリッジ回路５１には電圧Ｖｘ１が印加されることとなる。センサ回路２０１は、このような電圧の調整により、出力電圧も低下するが、ドリフトの抑制効果はブリッジ抵抗にかかる電圧の２乗に比例する。例えば、電圧の調整により、出力電圧が１／２に低下しても、ドリフトは１／２２、すなわち、１／４に抑制することができる。
【００６５】
例えば、電源入力端子ＶＤｘと低電位側の端子ＶＧｘとの間に印加される電圧が３Ｖである時に、４つのピエゾ抵抗素子の抵抗と、抵抗素子Ｒｘ６ａと、抵抗素子Ｒｘ６ｂとの抵抗値が等しい場合、ブリッジ回路５１に印加される電圧Ｖｘ１、抵抗素子Ｒｘ６ａに印加される電圧Ｖｘ２及び抵抗素子Ｒｘ６ｂに印加される電圧Ｖｘ３は、それぞれ１Ｖに分圧されることとなり、センサ回路２０１の出力電圧は、１／３に低下するが、ドリフトは、１／９に低減できる。
【００６６】
同様に、センサ回路２０２は抵抗素子Ｒｙ６ａ及びＲｙ６ｂをブリッジ回路５２に接続することで、ブリッジ回路５２の一端に印加される電圧を調整することができる。同様に、センサ回路２０３は抵抗素子Ｒｚ６ａ及びＲｚ６ｂをブリッジ回路５３に接続することで、ブリッジ回路５３の一端に印加される電圧を調整することができる。センサ回路２０２及びセンサ回路２０３も上述のような電圧の調整により、出力電圧も低下するが、ドリフトの抑制効果はブリッジ抵抗にかかる電圧の２乗に比例する。例えば、電圧の調整により、出力電圧が１／２に低下しても、ドリフトは１／２２、すなわち、１／４に抑制することができる。
【００６７】
Ｘ軸方向の加速度を検出するセンサ回路２０１、Ｙ軸方向の加速度を検出するセンサ回路２０２及びＺ軸方向を検出するためのセンサ回路２０３は、抵抗素子Ｒｘ６ａと抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａと抵抗素子Ｒｙ６ｂ、及び抵抗素子Ｒｚ６ａと抵抗素子Ｒｚ６ｂをそれぞれ有することで出力電圧を調整し、それぞれの軸方向で異なる検出感度を、ドリフトを抑制しながら調整することができる。Ｚ軸方向の加速度を検出する加速度センサ２０３は、可撓部の撓み方がＸ軸方向及びＹ軸方向の加速度を検出する加速度センサとは異なり、一般に検出感度が高い。また、Ｘ軸方向及びＹ軸方向に対してＺ軸方向のドリフトが高くなる傾向がある。このため、特にＺ軸方向を検出するためのセンサ回路２０３に抵抗素子Ｒｚ６ａと抵抗素子Ｒｚ６ｂとを接続することで、ドリフ出力電圧を調整しトを抑制しながらＸ軸方向及びＹ軸方向の加速度を検出する加速度センサと検出感度を同程度に調整することができる。したがって、３軸全ての加速度を検出するセンサ回路に抵抗素子を接続する必要はなく、ドリフトを調整したい軸方向の加速度を検出するセンサ回路にのみ抵抗素子を接続するようにしてもよい。
【００６８】
次に、図４を参照して、３軸加速度センサにセンサ回路２０１、センサ回路２０２及びセンサ回路２０３を適用した本発明の一実施形態に係る半導体加速度センサ２００を説明する。半導体加速度センサ２００は、Ｘ軸方向の可撓部１１１、Ｙ軸方向の可撓部１１２、Ｘ軸方向の可撓部１１１とＹ軸方向の可撓部１１２との交差部１１５（錘支持部）、枠部１２１及び錘部１３１を有する。
【００６９】
Ｘ軸方向の可撓部１１１には、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の加速度を検出するための各ピエゾ抵抗素子の配置及び構成は実施形態１と同様である。また、加速度センサで検出する機構も実施形態１と同様である。
【００７０】
実施形態２の本発明に係る抵抗素子Ｒｘ６ａ、抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａ、抵抗素子Ｒｙ６ｂ、抵抗素子Ｒｚ６ａ及び抵抗素子Ｒｚ６ｂは、枠部１２１に形成することが好ましい。抵抗素子を枠部１２１に形成するため、ピエゾ抵抗素子が検出するＸ軸方向の可撓部１１１及びＹ軸方向の可撓部１１２で生じる撓みに影響を与えない。また、抵抗素子Ｒｘ６ａ、抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａ、抵抗素子Ｒｙ６ｂ、抵抗素子Ｒｚ６ａ及び抵抗素子Ｒｚ６ｂは、如何なる抵抗素子で形成してもよいが、ピエゾ抵抗素子により形成することで製造工程を増すことなく目的とする効果を得ることができる。
【００７１】
本実施形態においては、抵抗素子をブリッジ回路の両端に接続することで、ブリッジ回路の両端に印加される電圧のバランスを取ることができる。また、抵抗素子Ｒｘ６ａと抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａと抵抗素子Ｒｙ６ｂ、抵抗素子Ｒｚ６ａと抵抗素子Ｒｚ６ｂは、それぞれ同じ抵抗値の抵抗素子の組で形成してもよいが、それぞれ異なる抵抗値の抵抗素子の組で形成してもよい。抵抗素子を形成する位置に制約があるような場合は、電源入力端子側の抵抗素子と低電位側の抵抗素子との抵抗値を変えることで抵抗素子を形成する位置の制約に対応することもできる。
【００７２】
なお、本実施形態においては、半導体加速度センサ２００がＸ軸方向の可撓部１１１及びＹ軸方向の可撓部１１２を有する例を示したが、本発明に係る半導体加速度センサ２００は梁状の可撓部の代わりに膜状の可撓部としてダイヤフラムを用いてもよい。すなわち、ダイヤフラムで錘部を支持し、Ｘ軸方向及びＹ軸方向の加速度を検出するピエゾ抵抗素子を、ダイヤフラムの上部表面に互いに直交する軸方向に配置してもよい。
【００７３】
以上説明したように、本実施形態の本発明に係る半導体加速度センサは、電源入力端子及び低電位側の端子とブリッジ回路との間に抵抗素子を接続することで、ブリッジ回路に印加される電圧を調整することができ、３軸方向の加速度を検出する加速度センサ間の出力電圧を調整することで検出感度差を小さくするように調整することができる。また、抵抗素子を半導体加速度センサの枠部に形成することで、半導体加速度センサを小型化するうえでの構造的制限を設けることなく、ドリフトが小さく３軸間の信号出力の変動を低減する半導体加速度センサを提供することができる優れた効果を奏する。半導体加速度センサは、小型化により検出感度が低下する傾向にあるが、本実施形態の本発明に係る半導体加速度センサは、ドリフトを抑えることでＳ／Ｎ比を向上させることができる。
【００７４】
（実施形態３）
実施形態１及び２においては、ブリッジ回路と、電源入力端子及び低電位側の端子との間に抵抗素子を接続して３軸方向の加速度を検出する加速度センサ間の検出感度差を小さくするように調整する方法について説明したが、実施形態３においては、さらにブリッジ回路と出力端子との間に抵抗素子を接続する例について説明する。
【００７５】
図５は、本発明の一実施形態に係るセンサ回路の回路図である。（ａ）はＸ軸方向の加速度を検出するセンサ回路３０１を示し、（ｂ）はＹ軸方向の加速度を検出するセンサ回路３０２を示し、（ｃ）はＺ軸方向を検出するためのセンサ回路３０３を示す。
【００７６】
センサ回路３０１は、４つのピエゾ抵抗素子を含むＸ軸方向のブリッジ回路５１を有し、ピエゾ抵抗素子Ｒｘ１とピエゾ抵抗素子Ｒｘ２との接続端は、抵抗素子Ｒｘ６ａを介して高電位側である電源入力端子ＶＤｘに接続される。ピエゾ抵抗素子Ｒｘ３とピエゾ抵抗素子Ｒｘ４との接続端は、抵抗素子Ｒｘ６ｂを介して低電位側の端子ＶＧｘに接続される。ここで、端子ＶＧｘは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｘ１とピエゾ抵抗素子Ｒｘ４との接続端は抵抗素子Ｒｘ７を介して、高電位側（＋）の出力端子Ｖｘｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｘ２とピエゾ抵抗素子Ｒｘ３との接続端は低電位側（−）の出力端子Ｖｘｏｕｔ２に接続される。
【００７７】
また、センサ回路３０２は、４つのピエゾ抵抗素子を含むＹ軸方向のブリッジ回路５２を有し、ピエゾ抵抗素子Ｒｙ１とピエゾ抵抗素子Ｒｙ２との接続端は、抵抗素子Ｒｙ６ａを介して高電位側である電源入力端子ＶＤｙに接続される。ピエゾ抵抗素子Ｒｙ３とピエゾ抵抗素子Ｒｙ４との接続端は、抵抗素子Ｒｙ６ｂを介して低電位側の端子ＶＧｙに接続される。ここで、端子ＶＧｙは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｙ１とピエゾ抵抗素子Ｒｙ４との接続端は低電位側（−）の出力端子Ｖｙｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｙ２とピエゾ抵抗素子Ｒｙ３との接続端は抵抗素子Ｒｙ７を介して、高電位側（＋）の出力端子Ｖｙｏｕｔ２に接続される。
【００７８】
さらに、センサ回路３０３は、４つのピエゾ抵抗素子を含むＺ軸方向のブリッジ回路を有し、ピエゾ抵抗素子Ｒｚ１とピエゾ抵抗素子Ｒｚ２との接端は、抵抗素子Ｒｚ６ａを介して高電位側である電源入力端子ＶＤｚに接続される。ピエゾ抵抗素子Ｒｚ３とピエゾ抵抗素子Ｒｚ４との接続端は、抵抗素子Ｒｚ６ｂを介して低電位側の端子ＶＧｚに接続される。ここで、端子ＶＧｚは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｚ１とピエゾ抵抗素子Ｒｚ３との接続端は抵抗素子Ｒｚ７を介して高電位側（＋）の出力端子Ｖｚｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｚ２とピエゾ抵抗素子Ｒｚ４との接続端は低電位側（−）の出力端子Ｖｚｏｕｔ２に接続される。
【００７９】
本発明の一実施形態に係るセンサ回路３０１は抵抗素子Ｒｘ６ａ及び抵抗素子Ｒｘ６ｂをブリッジ回路５１に接続することで、ブリッジ回路５１の両端に印加される電圧を調整することができる。すなわち、センサ回路３０１の電源入力端子ＶＤｘと低電位側の端子ＶＧｘとの間に印加される電圧Ｖｘは、ブリッジ回路５１を形成する４つのピエゾ抵抗素子の合成抵抗と、抵抗素子Ｒｘ６ａと、抵抗素子Ｒｘ６ｂとに分圧されるため、ブリッジ回路５１には電圧Ｖｘ１が印加されることとなる。センサ回路３０１は、このような電圧の調整により、出力電圧も低下するが、ドリフトの抑制効果はブリッジ抵抗にかかる電圧の２乗に比例する。例えば、電圧の調整により、出力電圧が１／２に低下しても、ドリフトは１／２２、すなわち、１／４に抑制することができる。
【００８０】
同様に、センサ回路３０２は抵抗素子Ｒｙ６ａ及びＲｙ６ｂをブリッジ回路５２に接続することで、ブリッジ回路５２の両端に印加される電圧を調整することができる。同様に、センサ回路３０３は抵抗素子Ｒｚ６ａ及びＲｚ６ｂをブリッジ回路５３に接続することで、ブリッジ回路５３の両端に印加される電圧を調整することができる。センサ回路３０２及びセンサ回路３０３も上述のような電圧の調整により、出力電圧も低下するが、ドリフトの抑制効果はブリッジ抵抗にかかる電圧の２乗に比例する。例えば、電圧の調整により、出力電圧が１／２に低下しても、ドリフトは１／２２、すなわち、１／４に抑制することができる。
【００８１】
Ｘ軸方向の加速度を検出するセンサ回路３０１、Ｙ軸方向の加速度を検出するセンサ回路３０２及びＺ軸方向を検出するためのセンサ回路３０３は、抵抗素子Ｒｘ６ａと抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａと抵抗素子Ｒｙ６ｂ、及び抵抗素子Ｒｚ６ａと抵抗素子Ｒｚ６ｂをそれぞれ有することで出力電圧を調整し、それぞれの軸方向で異なる検出感度を、ドリフトを抑制しながら調整することができる。Ｚ軸方向の加速度を検出する加速度センサ３０３は、可撓部の撓み方がＸ軸方向及びＹ軸方向の加速度を検出する加速度センサとは異なり、一般に検出感度が高い。また、Ｘ軸方向及びＹ軸方向に対してＺ軸方向のドリフトが高くなる傾向がある。このため、特にＺ軸方向を検出するためのセンサ回路３０３に抵抗素子Ｒｚ６ａと抵抗素子Ｒｚ６ｂとを接続することで出力電圧を調整し、ドリフトを抑制しながらＸ軸方向及びＹ軸方向の加速度を検出する加速度センサと検出感度を同程度に調整することができる。したがって、３軸全ての加速度を検出するセンサ回路に抵抗素子を接続する必要はなく、ドリフトを調整したい軸方向の加速度を検出するセンサ回路にのみ抵抗素子を接続するようにしてもよい。
【００８２】
なお、本実施形態においては、抵抗素子Ｒｘ６ａと抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａとＲｙ６ｂ、及び抵抗素子Ｒｚ６ａとＲｚ６ｂを接続する実施形態２のセンサ回路を基に説明したが、ブリッジ回路の電源入力端子又は低電位側の端子の何れかに抵抗素子を接続する実施形態１のセンサ回路を用いてもよい。また、抵抗素子Ｒｘ７、抵抗素子Ｒｙ７及び抵抗素子Ｒｚ７を高電位側の出力端子に接続する方法を説明したが、抵抗素子Ｒｘ７、抵抗素子Ｒｙ７及び抵抗素子Ｒｚ７は、低電位側の出力端子に接続するようにしてもよい。
【００８３】
次に、図６を参照して、３軸加速度センサにセンサ回路３０１、センサ回路３０２及びセンサ回路３０３を適用した本発明の一実施形態に係る半導体加速度センサ３００を説明する。半導体加速度センサ３００は、Ｘ軸方向の可撓部１１１、Ｙ軸方向の可撓部１１２、Ｘ軸方向の可撓部１１１とＹ軸方向の可撓部１１２との交差部１１５（錘支持部）、枠部１２１及び錘部１３１を有する。
【００８４】
Ｘ軸方向の可撓部１１１には、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の加速度を検出するための各ピエゾ抵抗素子の配置及び構成は実施形態１と同様である。また、加速度センサで検出する機構も実施形態１と同様である。
【００８５】
実施形態３の本発明に係る抵抗素子Ｒｘ６ａ、抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａ、抵抗素子Ｒｙ６ｂ、抵抗素子Ｒｚ６ａ、抵抗素子Ｒｚ６ｂ、抵抗素子Ｒｘ７、抵抗素子Ｒｙ７及び抵抗素子Ｒｚ７は、枠部１２１に形成することが好ましい。また、抵抗素子を枠部１２１に形成するため、ピエゾ抵抗素子が検出するＸ軸方向の可撓部１１１及びＹ軸方向の可撓部１１２で生じる撓みに影響を与えない。また、抵抗素子Ｒｘ６ａ、抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａ、抵抗素子Ｒｙ６ｂ、抵抗素子Ｒｚ６ａ、抵抗素子Ｒｚ６ｂ、抵抗素子Ｒｘ７、抵抗素子Ｒｙ７及び抵抗素子Ｒｚ７は、如何なる抵抗素子で形成してもよいが、ピエゾ抵抗素子により形成することで製造工程を増すことなく目的とする効果を得ることができる。
【００８６】
本実施形態においては、抵抗素子をブリッジ回路の両端に接続することで、ブリッジ回路の両端に印加される電圧のバランスを取ることができる。また、抵抗素子Ｒｘ６ａと抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａと抵抗素子Ｒｙ６ｂ、抵抗素子Ｒｚ６ａと抵抗素子Ｒｚ６ｂは、それぞれ同じ抵抗値の抵抗素子の組で形成してもよいが、それぞれ異なる抵抗値の抵抗素子の組で形成してもよい。抵抗素子を形成する位置に制約があるような場合は、電源入力端子側の抵抗素子と低電位側の抵抗素子との抵抗値を変えることで抵抗素子を形成する位置の制約に対応することもできる。
【００８７】
なお、本実施形態においては、半導体加速度センサ３００がＸ軸方向の可撓部１１１及びＹ軸方向の可撓部１１２を有する例を示したが、本発明に係る半導体加速度センサ３００は梁状の可撓部の代わりに膜状の可撓部としてダイヤフラムを用いてもよい。すなわち、ダイヤフラムで錘部を支持し、Ｘ軸方向及びＹ軸方向の加速度を検出するピエゾ抵抗素子を、ダイヤフラムの上部表面に互いに直交する軸方向に配置してもよい。
【００８８】
以上説明したように、本実施形態の本発明に係る半導体加速度センサは、電源入力端子及び低電位側の端子とブリッジ回路との間に抵抗素子を接続することで、ブリッジ回路に印加される電圧を調整することができ、３軸方向の加速度を検出する加速度センサ間の出力電圧を調整することで検出感度差を小さくするように調整することができる。さらに、抵抗素子を半導体加速度センサの枠部に形成することで、半導体加速度センサを小型化するうえでの構造的制限を設けることなく、ドリフトが小さく３軸間の信号出力の変動を低減する半導体加速度センサを提供することができる優れた効果を奏する。半導体加速度センサは、小型化により検出感度が低下する傾向にあるが、本実施形態の本発明に係る半導体加速度センサは、ドリフトを抑えることでＳ／Ｎ比を向上させることができる。
【００８９】
（実施形態４）
実施形態３においては、ブリッジ回路と一方の出力端子との間に抵抗素子を接続する例について説明したが、実施形態４においては、ブリッジ回路と両方の出力端子との間に抵抗素子を接続する例について説明する。
【００９０】
図７は、本発明の一実施形態に係るセンサ回路の回路図である。（ａ）はＸ軸方向の加速度を検出するセンサ回路４０１を示し、（ｂ）はＹ軸方向の加速度を検出するセンサ回路４０２を示し、（ｃ）はＺ軸方向を検出するためのセンサ回路４０３を示す。
【００９１】
センサ回路４０１は、４つのピエゾ抵抗素子を含むＸ軸方向のブリッジ回路５１を有し、ピエゾ抵抗素子Ｒｘ１とピエゾ抵抗素子Ｒｘ２との接続端は、抵抗素子Ｒｘ６ａを介して高電位側である電源入力端子ＶＤｘに接続される。ピエゾ抵抗素子Ｒｘ３とピエゾ抵抗素子Ｒｘ４との接続端は、抵抗素子Ｒｘ６ｂを介して低電位側の端子ＶＧｘに接続される。ここで、端子ＶＧｘは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｘ１とピエゾ抵抗素子Ｒｘ４との接続端は抵抗素子Ｒｘ８ａを介して、高電位側（＋）の出力端子Ｖｘｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｘ２とピエゾ抵抗素子Ｒｘ３との接続端は抵抗素子Ｒｘ８ｂを介して、低電位側（−）の出力端子Ｖｘｏｕｔ２に接続される。
【００９２】
また、センサ回路４０２は、４つのピエゾ抵抗素子を含むＹ軸方向のブリッジ回路５２を有し、ピエゾ抵抗素子Ｒｙ１とピエゾ抵抗素子Ｒｙ２との接続端は、抵抗素子Ｒｙ６ａを介して高電位側である電源入力端子ＶＤｙに接続される。ピエゾ抵抗素子Ｒｙ３とピエゾ抵抗素子Ｒｙ４との接続端は、抵抗素子Ｒｙ６ｂを介して低電位側の端子ＶＧｙに接続される。ここで、端子ＶＧｙは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｙ１とピエゾ抵抗素子Ｒｙ４との接続端は抵抗素子Ｒｙ８ｂを介して、低電位側（−）の出力端子Ｖｙｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｙ２とピエゾ抵抗素子Ｒｙ３との接続端は抵抗素子Ｒｙ８ａを介して、高電位側（＋）の出力端子Ｖｙｏｕｔ２に接続される。
【００９３】
さらに、センサ回路４０３は、４つのピエゾ抵抗素子を含むＺ軸方向のブリッジ回路を有し、ピエゾ抵抗素子Ｒｚ１とピエゾ抵抗素子Ｒｚ２との接続端は、抵抗素子Ｒｚ６ａを介して高電位側である電源入力端子ＶＤｚに接続される。ピエゾ抵抗素子Ｒｚ３とピエゾ抵抗素子Ｒｚ４との接続端は、抵抗素子Ｒｚ６ｂを介して低電位側の端子ＶＧｚに接続される。ここで、端子ＶＧｚは接地されてもよい。各ピエゾ抵抗素子に生じた電気抵抗の微小な変化を電圧として出力するため、ピエゾ抵抗素子Ｒｚ１とピエゾ抵抗素子Ｒｚ３との接続端は抵抗素子Ｒｚ８ａを介して、高電位側（＋）の出力端子Ｖｚｏｕｔ１に接続され、ピエゾ抵抗素子Ｒｚ２とピエゾ抵抗素子Ｒｚ４との接続端は抵抗素子Ｒｚ８ｂを介して、低電位側（−）の出力端子Ｖｚｏｕｔ２に接続される。
【００９４】
本発明の一実施形態に係るセンサ回路４０１は抵抗素子Ｒｘ６ａ及び抵抗素子Ｒｘ６ｂをブリッジ回路５１に接続することで、ブリッジ回路５１の両端に印加される電圧を調整することができる。すなわち、センサ回路４０１の電源入力端子ＶＤｘと低電位側の端子ＶＧｘとの間に印加される電圧Ｖｘは、ブリッジ回路５１を形成する４つのピエゾ抵抗素子の合成抵抗と、抵抗素子Ｒｘ６ａと、抵抗素子Ｒｘ６ｂとに分圧されるため、ブリッジ回路５１には電圧Ｖｘ１が印加されることとなる。センサ回路４０１は、このような電圧の調整により、出力電圧も低下するが、ドリフトの抑制効果はブリッジ抵抗にかかる電圧の２乗に比例する。例えば、電圧の調整により、出力電圧が１／２に低下しても、ドリフトは１／２２、すなわち、１／４に抑制することができる。
【００９５】
同様に、センサ回路４０２は抵抗素子Ｒｙ６ａ及びＲｙ６ｂをブリッジ回路５２に接続することで、ブリッジ回路５２の両端に印加される電圧を調整することができる。同様に、センサ回路４０３は抵抗素子Ｒｚ６ａ及びＲｚ６ｂをブリッジ回路５３に接続することで、ブリッジ回路５３の両端に印加される電圧を調整することができる。センサ回路４０２及びセンサ回路４０３も上述のような電圧の調整により、出力電圧も低下するが、ドリフトの抑制効果はブリッジ抵抗にかかる電圧の２乗に比例する。例えば、電圧の調整により、出力電圧が１／２に低下しても、ドリフトは１／２２、すなわち、１／４に抑制することができる。
【００９６】
Ｘ軸方向の加速度を検出するセンサ回路４０１、Ｙ軸方向の加速度を検出するセンサ回路４０２及びＺ軸方向を検出するためのセンサ回路４０３は、抵抗素子Ｒｘ６ａと抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａと抵抗素子Ｒｙ６ｂ、及び抵抗素子Ｒｚ６ａと抵抗素子Ｒｚ６ｂをそれぞれ有することで出力電圧を調整し、それぞれの軸方向で異なる検出感度を、ドリフトを抑制しながら調整することができる。Ｚ軸方向の加速度を検出する加速度センサ４０３は、可撓部の撓み方がＸ軸方向及びＹ軸方向の加速度を検出する加速度とは異なり、一般に検出感度が高い。また、Ｘ軸方向及びＹ軸方向に対してＺ軸方向のドリフトが高くなる傾向がある。このため、特にＺ軸方向を検出するためのセンサ回路４０３に抵抗素子Ｒｚ６ａと抵抗素子Ｒｚ６ｂとを接続することで出力電圧を調整し、ドリフトを抑制しながらＸ軸方向及びＹ軸方向の加速度を検出する加速度センサと検出感度を同程度に調整することができる。したがって、３軸全ての加速度を検出するセンサ回路に抵抗素子を接続する必要はなく、ドリフトを調整したい軸方向の加速度を検出するセンサ回路にのみ抵抗素子を接続するようにしてもよい。
【００９７】
なお、本実施形態においては、抵抗素子Ｒｘ６ａと抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａとＲｙ６ｂ、及び抵抗素子Ｒｚ６ａとＲｚ６ｂを接続する実施形態２のセンサ回路を基に説明したが、ブリッジ回路の電源入力端子又は低電位側の端子の何れかに抵抗素子を接続する実施形態１のセンサ回路を用いてもよい。
【００９８】
次に、図８を参照して、３軸加速度センサにセンサ回路４０１、センサ回路４０２及びセンサ回路４０３を適用した本発明の一実施形態に係る半導体加速度センサ４００を説明する。半導体加速度センサ４００は、Ｘ軸方向の可撓部１１１、Ｙ軸方向の可撓部１１２、Ｘ軸方向の可撓部１１１とＹ軸方向の可撓部１１２との交差部１１５（錘支持部）、枠部１２１及び錘部１３１を有する。
【００９９】
Ｘ軸方向の可撓部１１１には、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の加速度を検出するための各ピエゾ抵抗素子の配置及び構成は実施形態１と同様である。また、センサで検出する機構も実施形態１と同様である。
【０１００】
実施形態４の本発明に係る抵抗素子Ｒｘ６ａ、抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａ、抵抗素子Ｒｙ６ｂ、抵抗素子Ｒｚ６ａ、抵抗素子Ｒｚ６ｂ、抵抗素子Ｒｘ８ａ、抵抗素子Ｒｘ８ｂ、抵抗素子Ｒｙ８ａ、抵抗素子Ｒｙ８ｂ、抵抗素子Ｒｚ８ａ及び抵抗素子Ｒｚ８ｂは、枠部１２１に形成することが好ましい。また、抵抗素子を枠部１２１に形成するため、ピエゾ抵抗素子が検出するＸ軸方向の可撓部１１１及びＹ軸方向の可撓部１１２で生じる撓みに影響を与えない。また、抵抗素子Ｒｘ６ａ、抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａ、抵抗素子Ｒｙ６ｂ、抵抗素子Ｒｚ６ａ、抵抗素子Ｒｚ６ｂ、抵抗素子Ｒｘ８ａ、抵抗素子Ｒｘ８ｂ、抵抗素子Ｒｙ８ａ、抵抗素子Ｒｙ８ｂ、抵抗素子Ｒｚ８ａ及び抵抗素子Ｒｚ８ｂは、如何なる抵抗素子で形成してもよいが、ピエゾ抵抗素子により形成することで製造工程を増すことなく目的とする効果を得ることができる。
【０１０１】
本実施形態においては、抵抗素子をブリッジ回路の両端に接続することで、ブリッジ回路の両端に印加される電圧のバランスを取ることができる。また、抵抗素子Ｒｘ６ａと抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａと抵抗素子Ｒｙ６ｂ、抵抗素子Ｒｚ６ａと抵抗素子Ｒｚ６ｂは、それぞれ同じ抵抗値の抵抗素子の組で形成してもよいが、それぞれ異なる抵抗値の抵抗素子の組で形成してもよい。また、抵抗素子Ｒｘ８ａ、抵抗素子Ｒｘ８ｂ、抵抗素子Ｒｙ８ａ、抵抗素子Ｒｙ８ｂ、抵抗素子Ｒｚ８ａ及び抵抗素子Ｒｚ８ｂもそれぞれ同じ抵抗値の抵抗素子の組で形成してもよいが、それぞれ異なる抵抗値の抵抗素子の組で形成してもよい。抵抗素子を形成する位置に制約があるような場合は、電源入力端子側の抵抗素子と低電位側の抵抗素子との抵抗値を変えることで抵抗素子を形成する位置の制約に対応することもできる。
【０１０２】
なお、本実施形態においては、半導体加速度センサ４００がＸ軸方向の可撓部１１１及びＹ軸方向の可撓部１１２を有する例を示したが、本発明に係る半導体加速度センサ４００は梁状の可撓部の代わりに膜状の可撓部としてダイヤフラムを用いてもよい。すなわち、ダイヤフラムで錘部を支持し、Ｘ軸方向及びＹ軸方向の加速度を検出するピエゾ抵抗素子を、ダイヤフラムの上部表面に互いに直交する軸方向に配置してもよい。
【０１０３】
以上説明したように、本実施形態の本発明に係る半導体加速度センサは、電源入力端子及び低電位側の端子とブリッジ回路との間に抵抗素子を接続することで、ブリッジ回路に印加される電圧を調整することができ、３軸方向の加速度を検出する加速度センサ間の出力電圧を調整することで検出感度差を小さくするように調整することができる。さらに、抵抗素子を半導体加速度センサの枠部に形成することで、半導体加速度センサを小型化するうえでの構造的制限を設けることなく、ドリフトが小さく３軸間の信号出力の変動を低減する半導体加速度センサを提供することができる優れた効果を奏する。半導体加速度センサは、小型化により検出感度が低下する傾向にあるが、本実施形態の本発明に係る半導体加速度センサは、ドリフトを抑えることでＳ／Ｎ比を向上させることができる。
【０１０４】
（実施形態５）（半導体加速度センサの製造方法）
上述の実施形態の本発明に係る半導体加速度センサの製造方法を以下に述べる。本実施形態においては、製造方法の一例として実施形態４で説明した半導体加速度センサ４００を用いて説明する。なお、実施形態１〜３で説明した半導体加速度センサも同様の製造方法により製造される。図９は、図８に示した半導体加速度センサ４００の配線パターン図を再掲する図であり、図１０は半導体加速度センサ４００の分解斜視図である。また、図１１及び図１２は、半導体加速度センサ４００の製造工程を図９及び図１０のＡ−Ａ’断面に沿う断面図で説明する図である。
【０１０５】
図１０を参照すると、半導体加速度センサ４００は、シリコン基板１上に形成したシリコン酸化膜３、さらにその上にシリコン膜５を積層したＳＯＩ基板を用いて加速度センサ本体４５０を形成し、支持基板１４１に接合する。シリコン膜５及びシリコン酸化膜３には、枠部１２１と、枠部１２１の内側に配置されたＸ軸方向の可撓部１１１と、Ｙ軸方向の可撓部１１２と、Ｘ軸方向の可撓部１１１とＹ軸方向の可撓部１１２との交差部１１５と、を形成する。また、シリコン膜５及びシリコン酸化膜３には、枠部１２１、Ｘ軸方向の可撓部１１１、Ｙ軸方向の可撓部１１２及び交差部１１５に囲まれた開口部１１７を形成する。
【０１０６】
シリコン基板１には枠部１２３及び錘部１３１を形成し、錘部１３１は枠部１２３の内壁と離間して配置されている。交差部１１５と錘部１３１とはシリコン酸化膜３を介して接合されている。本実施形態においては錘部１３１が略クローバー形状を有するが、錘部１３１の形状は、これに限定されるものではない。
【０１０７】
支持基板１４１としては例えば、ガラスなどがある。支持基板１４１がガラスである場合には、センサ本体と陽極接合により接合することができる。支持基板１４１はガラスに限定されず、金属（ステンレス、Ｆｅ−３６％Ｎｉ合金からなるインバーなど）、絶縁性樹脂、Ｓｉなどの半導体を用いることができる。接合方法として、直接接合、共晶接合、接着剤による接着などから適宜選択することができる。また、支持基板１４１を設けずに、センサ本体を直接実装基板やパッケージ基板に搭載させることも可能である。
【０１０８】
次に、半導体加速度センサ４００の製造工程を説明する。図１１（ａ）に示したＳＯＩ基板は、ＳＩＭＯＸ、貼り合せ法等により製造される。シリコン酸化膜３は、後述の工程でエッチングストッパ層としても機能する。
【０１０９】
本実施形態においては、ピエゾ抵抗素子Ｒｘ１〜Ｒｘ４及びピエゾ抵抗素子Ｒｚ１〜Ｒｚ４をＸ軸方向の可撓部１１１に、ピエゾ抵抗素子Ｒｙ１〜Ｒｙ４をＹ軸方向の可撓部１１２に、抵抗素子Ｒｘ６ａ、抵抗素子Ｒｘ６ｂ、抵抗素子Ｒｙ６ａ、抵抗素子Ｒｙ６ｂ、抵抗素子Ｒｚ６ａ、抵抗素子Ｒｚ６ｂ、抵抗素子Ｒｘ８ａ、抵抗素子Ｒｘ８ｂ、抵抗素子Ｒｙ８ａ、抵抗素子Ｒｙ８ｂ、抵抗素子Ｒｚ８ａ及び抵抗素子Ｒｚ８ｂを枠部１２１に、それぞれ形成する。
【０１１０】
ＳＯＩ基板のシリコン膜５側に不純物拡散用のマスク７を形成する（図１１（ｂ））マスク７の材料としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸化膜（ＳｉＯ２）などを用いることができる。シリコン膜５全面に熱酸化あるいはプラズマＣＶＤ法によりシリコン酸化膜を成膜した後、シリコン窒化膜を成膜し、シリコン窒化膜上にレジストパターン（図示せず）を形成し、シリコン窒化膜、シリコン酸化膜にピエゾ抵抗素子及び抵抗素子に対応する開口をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）及び熱リン酸などのウェットエッチングにより形成する。マスク７は１層構造でも良く、シリコン膜５側からシリコン酸化膜、シリコン窒化膜の２層構造でもよい。なお、マスク７を２層構造として場合、シリコン窒化膜は後述する不純物の拡散防止に用いることができる。
【０１１１】
各ピエゾ抵抗素子及び各抵抗素子を熱拡散法やイオン注入法により形成する（図１１（ｃ））。例えば、熱拡散法を用いてシリコン膜５にホウ素を拡散する場合、ＢＢｒ３などを少なくともマスク７が形成された面に曝し、不純物を堆積して不純物拡散層を形成する。ピエゾ抵抗素子及び抵抗素子は、形成の条件を適宜調整することにより拡散領域表面における不純物濃度の調整をすることができる。また、ピエゾ抵抗素子及び抵抗素子は、形成する幅、長さ及び断面積により抵抗値を調整することができる。抵抗値は長さを調整することで、簡便に設計変更が可能である。上述の実施形態において抵抗素子は、一つの抵抗値を与える一つの抵抗素子として示したが、複数の抵抗素子を直列に接続して一つの抵抗値を与えるようにしてもよい。すなわち、抵抗素子Ｒは、抵抗素子Ｒ’と抵抗素子Ｒ”を直列に接続することで形成してもよい。
【０１１２】
次に、シリコン膜５上に絶縁層９を形成する（図１１（ｄ））。例えば、シリコン膜５の表面に熱酸化あるいはプラズマＣＶＤ法などを用いて、ＳｉＯ２の絶縁層を形成する。絶縁層９上にレジストをマスクとしたＲＩＥによってコンタクトホール１３を形成する。ＳｉＯ２の膜はＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）／Ｏ２、ＳｉＨ４／Ｎ２Ｏなどのガスを用いて形成できる。ＳｉＯ２の膜の厚さを３０ｎｍ〜１μｍとすると、応力の範囲が−２００ＭＰａ〜＋２００ＭＰａとなり、加速度センサの感度やオフセット電圧への影響を小さくできる。絶縁層９上にレジストをマスクとしたＲＩＥによってコンタクトホール１３を形成する。
【０１１３】
つづいて、コンタクトホール１３を介してピエゾ抵抗素子及び抵抗素子に接続するように配線１０を形成する（図１１（ｅ））。配線１０はＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｎｄなどの金属材料をスパッタ法などにより成膜し、それをパターニングすることで得られる。なお、配線１０とピエゾ抵抗素子及び抵抗素子との間でオーミックコンタクトを形成するために、熱処理（３８０℃〜４２０℃）するのが好ましい。なお、配線１０上に保護膜としてシリコン窒化膜（Ｓｉ３Ｎ４）などの膜を形成してもよい。電源入力端子ＶＤｘ、ＶＤｙ及びＶＤｚ、接地端子ＶＧｘ、ＶＧｙ及びＶＧｚ、出力端子Ｖｘｏｕｔ１、Ｖｘｏｕｔ２、Ｖｙｏｕｔ１、Ｖｙｏｕｔ２、Ｖｚｏｕｔ１及びＶｚｏｕｔ２は、配線１０と同一の材料を用いて同一の工程で形成することができる。
【０１１４】
その後、シリコン膜５をシリコン酸化膜３の上面が露出するまでＲＩＥなどによりエッチングを行い、開口部１１７を設けて、枠部１２１、Ｘ軸方向の可撓部１１１、Ｙ軸方向の可撓部１１２及び交差部１１５を形成する（図１２（ｆ））。また、錘部１３１が下方（支持基板１４１）へ変位するために必要な間隔のギャップを形成するために、マスクを用いて枠部１２３の内枠に沿った開口部を形成する。ギャップは、加速度センサのダイナミックレンジに応じて適宜設定することができ、例えば、５〜１０μｍ程度である。
【０１１５】
さらに、枠部１２３及び錘部１３１を形成するために、シリコン基板１の下面にマスクを形成する。このマスクを用いてシリコン基板１をシリコン酸化膜３の下面が露出するまでエッチングする。エッチングには、例えば、ＤＲＩＥ（Ｄｅｅｐ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を用いる。ＤＲＩＥでは材料層を厚み方向に侵食しながら掘り進むエッチングステップと、エッチングによる侵食の進行に伴って形成される側壁にポリマーの壁を形成するデポジションステップと、を交互に繰り返す。掘り進んだ穴の側壁は、順次ポリマーの壁が形成されて保護されるため、ほぼ厚み方向にのみ侵食を進ませることが可能である。エッチングガスとしてＳＦ６等のイオン・ラジカル供給ガスを用い、デポジションガスとしてＣ４Ｆ８等を用いることができる。
【０１１６】
その後、エッチングストッパとして用いた部分の不要なシリコン酸化膜３をＲＩＥあるいはウェットエッチングにより除去する。これにより、シリコン酸化膜３は、枠部１２１と枠部１２３、交差部１１５と錘部１３１の間のみに存在するようになる（図１２（ｆ））。以上の工程でセンサ本体４５０が製造される。
【０１１７】
最後に、センサ本体４５０と支持基板１４１とを接合する（図１２（ｇ））。支持基板１４１の材料としてガラスを用いる場合には、Ｎａイオンなどの可動イオンを含む、いわゆるパイレックス（登録商標）ガラスであって、ＳＯＩ基板１１０との接合には陽極接合を用いる。なお、陽極接合時の静電引力により錘部１３１が支持基板１４１の上面にスティッキングするのを防ぐために、支持基板１４１の上面にスパッタ法によりＣｒなどのスティッキング防止膜（図示せず）を形成してもよい。これによりセンサ本体４００と支持基板１４１とが接合され、半導体加速度センサ４００が構成される。以上は加速度センサの製造方法の一例であって、順序は、適宜に変更可能であり、上記の順序に限定されない。
【０１１８】
以上説明したように、本実施形態の本発明に係る半導体加速度センサの製造方法によると、ドリフトを精度良く抑制し、３軸方向の加速度を検出する加速度センサ間の出力電圧を調整することで検出感度差を小さくするように調整可能な半導体加速度センサを製造するために、電源入力端子及び低電位側の端子とブリッジ回路との間や、ブリッジ回路と出力端子との間に接続する抵抗素子をピエゾ抵抗素子と同一の工程で同時に形成することができる優れた効果を奏する。
【０１１９】
なお、本実施形態においては、ピエゾ抵抗素子と抵抗素子とはＳＯＩ基板上に同じ工程で同時に形成する方法で説明したが、本発明に係るピエゾ抵抗素子や抵抗素子は、例えばＰＺＴなどを用いて別途製造して、貼付けてもよい。本発明に係るピエゾ抵抗素子や抵抗素子としてＰＺＴを用いると、高い圧電特性を得ることができる。
【０１２０】
（実施形態６）
本実施形態においては、上述の実施形態に示した本発明に係る半導体加速度センサをセンサモジュールとして電子機器に実装するする例について説明する。なお、本明細書において電子機器とは、半導体技術を利用して機能しうる装置全般を指し、電子部品を実装した基板も電子機器の範囲に含まれるものとする。
【０１２１】
半導体加速度センサ１００、２００、３００又は４００は、例えば、ＩＣ等の能動素子を搭載する回路基板上に実装され、ワイヤボンディング接続等の周知の方法および材料によって電源入力端子ＶＤｘ、接地端子ＶＧｘ、出力端子Ｖｘｏｕｔ１、出力端子Ｖｘｏｕｔ２、電源入力端子ＶＤｙ、接地端子ＶＧｙ、出力端子Ｖｙｏｕｔ１、出力端子Ｖｙｏｕｔ２、電源入力端子ＶＤｚ、接地端子ＶＧｚ、出力端子Ｖｚｏｕｔ１及び出力端子Ｖｚｏｕｔ２と、電子回路基板もしくはＩＣ等の能動素子とを接続することにより、半導体加速度センサと電子回路とを１つのセンサモジュールとして提供することができる。このセンサモジュールは、例えば、ゲーム機、携帯電話等の携帯型端末機に実装して使用することが可能である。
【０１２２】
図１３は、半導体加速度センサ１００により検出される加速度検出信号を処理する処理回路５５０の回路構成の一例を示す図である。処理回路５５０は、アンプ回路（Ａｍｐ）５５１と、フィルタ回路５５３とを有する。なお、半導体加速度センサ２００、３００又は４００にも同様に適用できる。
【０１２３】
アンプ回路５５１は、受けた加速度に応じて半導体加速度センサ１００から出力されるＸ、Ｙ及びＺ軸方向の各加速度検出信号（抵抗値変化）を所定の増幅率で増幅してフィルタ回路５５３に出力する。フィルタ回路５５３は、抵抗とキャパシタ等を含む回路であり、信号に含まれたノイズ成分を通過させるフィルタ機能を有する。フィルタ回路５５３は、低周波数の信号成分をＸ軸方向、Ｙ軸方向、Ｚ軸方向の加速度検出信号として出力する。
【０１２４】
図１４は、半導体加速度センサ１００と上述の処理回路５５０とを電子機器に実装するためのセンサモジュール５００の一例を示す図である。センサモジュール５００には、上述の処理回路５５０を含む信号処理チップ５０１と、メモリチップ５０３と、半導体加速度センサ１００を含むセンサチップ５０５とが基板５０７上に実装される。信号処理チップ５０１、メモリチップ５０３及びセンサチップ５０５は、ボンディングワイヤ５０９により接続される。メモリチップ５０３は、半導体加速度センサ１００を出荷前の補正値や、信号処理チップ５０１の制御用のプログラムやパラメータ等を記憶する。
【０１２５】
センサモジュール５００は電子機器として、例えば、携帯型端末機に実装した例について説明する。図１５は、センサモジュール５００を実装した電子機器として携帯型情報端末６００の一例を示す図である。携帯型情報端末６００は、表示部６０１と、入力部６０３とを有し、センサモジュール５００は入力部６０３側の携帯型情報端末６００の内部に実装される。携帯型情報端末６００は、その内部に各種プログラムを記憶し、各種プログラムにより通信処理や情報処理等を実行する機能を有する。この携帯型情報端末６００では、センサモジュール５００により検出される加速度をアプリケーションプログラムで利用することにより、例えば、落下時の加速度を検出して電源をオフさせる等の機能を付加することが可能になる。
【０１２６】
本実施形態の本発明に係るセンサモジュール５００を携帯型端末機に実装することにより、新たな機能を実現することができ、携帯型端末機の利便性や信頼性を向上させることが可能になる。
【０１２７】
また、ゲーム機のコントローラや、携帯型のゲーム機においては、半導体加速度センサの小型化と高精度化が求められ、本実施形態の本発明に係るセンサモジュール５００を実装することで、ドリフトが小さく３軸間の信号出力の変動を低減する。半導体加速度センサは、小型化により検出感度が低下する傾向にあるが、本実施形態の本発明に係る半導体加速度センサは、ドリフトを抑えることでＳ／Ｎ比を向上させるため好適である。
【実施例】
【０１２８】
上述の実施形態で説明した本発明に係る半導体加速度センサについて、以下に実施例を挙げて、その効果を述べる。図１６は実施例及び比較例の半導体加速度センサの抵抗値、形状及び感度の一覧表である。
【０１２９】
実施例１−１、１−２及び１−３の半導体加速度センサは、比較例１の半導体加速度センサに本発明に係る抵抗素子を接続したものである。比較例１の半導体加速度センサは、Ｘ軸方向及びＹ軸方向の加速度を検出するセンサに比してＺ軸方向を検出するためのセンサ回路の検出感度が高くなっている。実施例１−１及び１−２は実施形態１の半導体加速度センサに相当し、実施例１−１はＺ軸方向を検出するためのセンサ回路１０３の電源入力端子ＶＤｚとブリッジ回路５３との間に抵抗素子Ｒｚ５を接続したものであり、実施例１−２はＺ軸方向を検出するためのセンサ回路１０３の低電位側の端子ＶＧｚとブリッジ回路５３との間に抵抗素子Ｒｚ５を接続したものである。また、実施例１−３の半導体加速度センサは実施形態２の半導体加速度センサに相当し、電源入力端子ＶＤｚとブリッジ回路５３との間及び低電位側の端子ＶＧｚとブリッジ回路５３との間に同じ抵抗値（抵抗素子Ｒｚ５の半分の抵抗値）の抵抗素子Ｒｚ６ａ及び抵抗素子Ｒｚ６ｂをそれぞれ接続したものである。ここで、実施例１−１、１−２及び１−３の半導体加速度センサにおいては、ブリッジ回路５３に抵抗素子を接続するため、ブリッジ回路５３の合成抵抗は接続した抵抗素子の抵抗値だけ減少する。
【０１３０】
図１６からわかるように、実施例１−１、１−２及び１−３の半導体加速度センサは、Ｚ軸方向の加速度を検出するためのセンサ回路１０３のブリッジ回路５３に抵抗素子を接続することで出力電圧を調整し、Ｘ軸方向及びＹ軸方向の加速度を検出する加速度センサと検出感度を同程度に調整することができる。
【０１３１】
また、比較例２の半導体加速度センサは、比較例１の半導体加速度センサとブリッジ回路の合成抵抗は同じであるが、可撓部及び錘部が異なる。具体的には、比較例２の半導体加速度センサは、可撓部の幅は比較例１の半導体加速度センサと等しいが長さが異なり、且つ、錘部の重量が異なる。さらに、比較例３の半導体加速度センサは、比較例２の半導体加速度センサに対して可撓部の幅が異なる。また、比較例１、比較例２及び比較例３の半導体加速度センサは、それぞれ絶縁層９の成膜条件が異なり、比較例２及び比較例３の半導体加速度センサも、Ｘ軸方向及びＹ軸方向の加速度を検出する加速度センサに比してＺ軸方向の加速度を検出するためのセンサ回路の検出感度が高くなっている。
【０１３２】
実施例２の半導体加速度センサは、比較例２の半導体加速度センサに実施形態１の本発明に係る抵抗素子を接続したものである。具体的には、Ｚ軸方向を検出するためのセンサ回路１０３の電源入力端子ＶＤｚとブリッジ回路５３との間に抵抗素子Ｒｚ５を接続したものである。また、実施例３の半導体加速度センサは、比較例３の半導体加速度センサに実施形態１の本発明に係る抵抗素子を接続したもので、Ｚ軸方向を検出するためのセンサ回路１０３の電源入力端子ＶＤｚとブリッジ回路５３との間に抵抗素子Ｒｚ５を接続したものである。
【０１３３】
図１６からわかるように、実施例２及び実施例３の半導体加速度センサは、Ｚ軸方向の加速度を検出するためのセンサ回路１０３のブリッジ回路５３に抵抗素子を接続することで出力電圧を調整し、Ｘ軸方向及びＹ軸方向の加速度を検出する加速度センサと検出感度を同程度に調整することができる。
【０１３４】
以上説明したように、本発明に係る半導体加速度センサは、可撓部の幅、長さ、錘部の重量等がどのようであっても、Ｚ軸方向の加速度を検出するためのセンサ回路１０３のブリッジ回路５３に抵抗素子を接続することで出力電圧を調整し、Ｘ軸方向及びＹ軸方向の加速度を検出する加速度センサと検出感度を同程度に調整することができる。本実施例のおいてはＺ軸方向の加速度を検出するための加速度センサの検出感度が高い場合について例示したが、Ｘ軸方向またはＹ軸方向の加速度を検出する加速度センサも同様の効果を奏することは明らかである。
【０１３５】
本発明に係る半導体加速度センサは、ブリッジ回路に抵抗素子を接続することでブリッジ回路に印加される電圧小さくなるため、ドリフト抑制される。また、本発明に係る半導体加速度センサにおいては、抵抗素子を接続することでブリッジ回路の合成抵抗が小さくなるが、検出感度への影響は無視できる程度である。
【符号の説明】
【０１３６】
１    シリコン基板
３    シリコン酸化膜
５    シリコン膜
７    マスク
９    絶縁層
１０    配線
１３    コンタクトホール
５１    Ｘ軸方向のブリッジ回路
５２    Ｙ軸方向のブリッジ回路
５３    Ｚ軸方向のブリッジ回路
１００    一実施形態に係る半導体加速度センサ
１０１    Ｘ軸方向のセンサ回路
１０２    Ｙ軸方向のセンサ回路
１０３    Ｚ軸方向のセンサ回路
１１１    Ｘ軸方向の可撓部
１１２    Ｙ軸方向の可撓部
１１５    交差部
１１７    開口部
１２１    枠部
１２３    枠部
１３１    錘部
１４１    支持基板
１９１    ダミー抵抗素子
１９２    ダミー抵抗素子
２００    一実施形態に係る半導体加速度センサ
２０１    Ｘ軸方向のセンサ回路
２０２    Ｙ軸方向のセンサ回路
２０３    Ｚ軸方向のセンサ回路
３００    一実施形態に係る半導体加速度センサ
３０１    Ｘ軸方向のセンサ回路
３０２    Ｙ軸方向のセンサ回路
３０３    Ｚ軸方向のセンサ回路
４００    一実施形態に係る半導体加速度センサ
４０１    Ｘ軸方向のセンサ回路
４０２    Ｙ軸方向のセンサ回路
４０３    Ｚ軸方向のセンサ回路
４５０    センサ本体
５００    センサモジュール
５０１    信号処理チップ
５０３    メモリチップ
５０５    センサチップ
５０７    基板
５０９    ボンディングワイヤ
５５０    処理回路
５５１    アンプ回路
５５３    フィルタ回路
６００    携帯型情報端末
６０１    表示部
６０３    入力部
Ｒｘ１    ピエゾ抵抗素子
Ｒｘ２    ピエゾ抵抗素子
Ｒｘ３    ピエゾ抵抗素子
Ｒｘ４    ピエゾ抵抗素子
Ｒｘ５    抵抗素子
Ｒｘ６ａ  抵抗素子
Ｒｘ６ｂ  抵抗素子
Ｒｘ７    抵抗素子
Ｒｘ８ａ  抵抗素子
Ｒｘ８ｂ  抵抗素子
Ｒｙ１    ピエゾ抵抗素子
Ｒｙ２    ピエゾ抵抗素子
Ｒｙ３    ピエゾ抵抗素子
Ｒｙ４    ピエゾ抵抗素子
Ｒｙ５    抵抗素子
Ｒｙ６ａ  抵抗素子
Ｒｙ６ｂ  抵抗素子
Ｒｙ７    抵抗素子
Ｒｙ８ａ  抵抗素子
Ｒｙ８ｂ  抵抗素子
Ｒｚ１    ピエゾ抵抗素子
Ｒｚ２    ピエゾ抵抗素子
Ｒｚ３    ピエゾ抵抗素子
Ｒｚ４    ピエゾ抵抗素子
Ｒｚ５    抵抗素子
Ｒｚ６ａ  抵抗素子
Ｒｚ６ｂ  抵抗素子
Ｒｚ７    抵抗素子
Ｒｚ８ａ  抵抗素子
Ｒｚ８ｂ  抵抗素子
ＶＤｘ    電源入力端子
ＶＧｘ    接地端子
Ｖｘｏｕｔ１  出力端子
Ｖｘｏｕｔ２  出力端子
ＶＤｙ    電源入力端子
ＶＧｙ    接地端子
Ｖｙｏｕｔ１  出力端子
Ｖｙｏｕｔ２  出力端子
ＶＤｚ    電源入力端子
ＶＧｚ    接地端子
Ｖｚｏｕｔ１  出力端子
Ｖｚｏｕｔ２  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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