(57)【要約】【課題】Ｖ−Ｇ間ＳＳＯノイズだけでなく、Ｓ−Ｇ間ＳＳＯノイズも低減することができる半導体装置１０を提供する。【解決手段】本発明の半導体装置１０は、出力回路１２毎に受信回路１５の入力容量３４と所定の関係を有する容量の近傍オンチップバイパスキャパシタ２３を、所定の配線抵抗となるように設け、それぞれの出力回路１２について容量および配線抵抗が所定の関係となる遠方オンチップバイパスキャパシタ２４を、複数の出力回路１２に共通に設ける。【選択図】図２
2011199164.tif 000002
【特許請求の範囲】
【請求項１】
信号を出力する複数の出力回路を有する半導体装置であって、
前記出力回路のそれぞれに１つずつ設けられる近傍オンチップバイパスキャパシタと、
前記複数の出力回路に共通に１つ、または、複数設けられる遠方オンチップバイパスキャパシタと
を備え、
それぞれの前記近傍オンチップバイパスキャパシタの容量ＣNは、
対応する出力回路に接続されている受信回路の入力容量をＣresとした場合に、下記の数式（１）を満たし、
ＣN≧ａＣres    （ただし、１≦ａ≦２）  ・・・（１）
それぞれの前記近傍オンチップバイパスキャパシタは、
対応する出力回路の出力信号の立ち上がり時間をＴr、当該近傍オンチップバイパスキャパシタから対応する出力回路の電源端子までの配線抵抗をＲN／２、当該近傍オンチップバイパスキャパシタから対応する出力回路のグランド端子までの配線抵抗をＲN／２とした場合に、下記の数式（２）に示す関係を満たす配線抵抗で配線され、
ＲN≦（Ｔr／ＣN）  ・・・（２）
前記遠方オンチップバイパスキャパシタは、
複数の近傍オンチップバイパスキャパシタの総容量をＣN_ALL、遠方オンチップバイパスキャパシタの容量をＣF_ALL、オンチップバイパスキャパシタの総容量をＣALL、遠方オンチップバイパスキャパシタからそれぞれの出力回路の電源端子までの配線抵抗をＲF／２、当該遠方オンチップバイパスキャパシタからそれぞれの出力回路のグランド端子までの配線抵抗をＲF／２、出力回路の個数をｂ、半導体装置内の基板のインダクタンス成分と当該半導体装置のパッケージのインダクタンス成分との和をＬPKG+PCB、定数をＭとした場合に、下記の数式（３）および（４）に示す関係を満たす定数となるように設けられることを特徴とする半導体装置。
ＣALL＝ＣN_ALL＋ＣF_ALL     ・・・（３）
2011199164.tif 000010
【請求項２】
請求項１に記載の半導体装置であって、
前記遠方オンチップバイパスキャパシタの容量ＣF_ALLは、
前記近傍オンチップバイパスキャパシタの容量の合計をＣN_ALL、前記出力回路から出力される信号のデータレートの最大値をｆdとした場合に、Ｎを自然数として、下記の数式（５）で示される容量を避けるように選択されることを特徴とする半導体装置。
2011199164.tif 000011
【請求項３】
請求項２に記載の半導体装置であって、
前記遠方オンチップバイパスキャパシタの容量ＣF_ALLは、
半導体装置内の基板のインダクタンス成分と当該半導体装置のパッケージのインダクタンス成分の和のばらつきの最大値をＬPKG+PCB,maxとし、当該ばらつきの最小値をＬPKG+PCB,minとした場合に、下記の関係式（６）で示される容量の範囲を避けるように選択されることを特徴とする半導体装置。
2011199164.tif 000012
【請求項４】
請求項１から３のいずれか一項に記載の半導体装置であって、
それぞれの前記近傍オンチップバイパスキャパシタは、
当該半導体装置のシリコン層ではなく、配線層内に配線パターンにより形成されることを特徴とする半導体装置。
【請求項５】
請求項１から４のいずれか一項に記載の半導体装置であって、
それぞれの前記近傍オンチップバイパスキャパシタの容量ＣNは、
対応する出力回路に接続されている受信回路までの伝送線路の容量をＣlineとした場合に、さらに下記の数式（７）を満たすことを特徴とする半導体装置。
ＣN≧ａ（Ｃres＋Ｃline）    （ただし、１≦ａ≦２）  ・・・（７）
【請求項６】
請求項１から５のいずれか一項に記載の半導体装置であって、
それぞれの前記近傍オンチップバイパスキャパシタの容量ＣNは、
対応する出力回路に接続されている受信回路までの伝送線路の容量をＣlineとした場合に当該出力回路に接続されている受信回路の個数をＤ、さらに下記の数式（９）を満たすことを特徴とする半導体装置。
ＣN≧ａ×Ｄ×（Ｃres＋Ｃline）    （ただし、１≦ａ≦２）  ・・・（９）
【請求項７】
請求項１から５のいずれか一項に記載の半導体装置であって、
それぞれの前記近傍オンチップバイパスキャパシタの容量ＣNは、
対応する出力回路に接続されている受信回路までの伝送線路の容量をＣline、当該伝送路に接続されている他の出力回路の入力容量をＣdriとした場合に、他の出力回路の個数をＥとして、さらに下記の数式（８）を満たすことを特徴とする半導体装置。
ＣN≧ａ（Ｃres＋Ｃline＋Ｅ×Ｃdri）    （ただし、１≦ａ≦２）  ・・・（８）
【請求項８】
請求項１から７のいずれか一項に記載の半導体装置であって、
それぞれの前記近傍オンチップバイパスキャパシタは、供給された制御信号に応じて容量の値の変更が可能であり、
それぞれの前記近傍オンチップバイパスキャパシタと対応する出力回路の電源端子との間、および、それぞれの前記近傍オンチップバイパスキャパシタと対応する出力回路のグランド端子との間には、供給された制御信号に応じて抵抗の値の変更が可能な可変抵抗が設けられ、
前記遠方オンチップバイパスキャパシタは、供給された制御信号に応じて容量の値の変更が可能であり、
前記遠方オンチップバイパスキャパシタからそれぞれの出力回路の電源端子までの間、および、前記遠方オンチップバイパスキャパシタからそれぞれの出力回路のグランド端子までの間には、供給された制御信号に応じて抵抗の値の変更が可能な可変抵抗が設けられ、
当該半導体装置は、
当該半導体装置の外部から受け付けた指示に応じて、それぞれの前記近傍オンチップバイパスキャパシタ、それぞれの前記可変抵抗、および、前記遠方オンチップバイパスキャパシタに制御信号を供給する制御部をさらに備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力信号に重畳されるＳＳＯ（Simultaneous Switching Output）ノイズを低減する技術に関する。
【背景技術】
【０００２】
複数の端子から信号を出力する半導体装置ではCMOS等からなる出力回路が多数同時に切り替わることにより発生する同時駆動出力（ＳＳＯ)ノイズが問題となっている。ＳＳＯノイズには、別々の半導体素子間の信号伝送に使われる出力回路（すなわち出力バッファのCMOS等）がスイッチングするときに生ずる信号−グランド間（Ｓ−Ｇ間）ＳＳＯノイズと、チップ内の信号伝送に使われる出力回路（プリバッファや制御系などのコア回路のCMOS等）が切り替わる際の貫通電流による電源変動によって生じる電源−グランド間（Ｖ−Ｇ間）ＳＳＯノイズの２種類がある。
【０００３】
近年の通信におけるデータレートの高速化に伴って、Ｖ−Ｇ間ＳＳＯノイズが通信データに与える影響が無視できなくなっている。下記の特許文献１には、Ｖ−Ｇ間のＳＳＯノイズ（特許文献１ではOn-Chip SSOノイズと呼んでいる）の影響を低減するために、オンチップバイパスキャパシタを設ける技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３２８２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、Ｓ−Ｇ間ＳＳＯノイズは、Ｖ−Ｇ間ＳＳＯノイズよりもノイズが減衰するまでの時間が短い。そのため、伝送信号の１ビット区間よりもはるかに短い期間で減衰するため、今まではあまり問題とはならなかった。しかし、近年の通信におけるデータレートの更なる高速化に伴い、伝送信号の１ビット区間が短くなり、Ｓ−Ｇ間ＳＳＯノイズが通信データに与える影響も無視できなくなってきた。
【０００６】
本発明は上記事情を鑑みてなされたものであり、本発明の目的は、Ｖ−Ｇ間ＳＳＯノイズだけでなく、Ｓ−Ｇ間ＳＳＯノイズも低減することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明では、出力回路毎に受信回路の入力容量と所定の関係を有する容量の近傍オンチップバイパスキャパシタを、所定の配線抵抗となるように設け、それぞれの出力回路について容量および配線抵抗が所定の関係となる遠方オンチップバイパスキャパシタを、複数の出力回路に共通に設ける。
【０００８】
また、本発明は、例えば、信号を出力する複数の出力回路を有する半導体装置であって、
前記出力回路のそれぞれに１つずつ設けられる近傍オンチップバイパスキャパシタと、
前記複数の出力回路に共通に１つ、または、複数設けられる遠方オンチップバイパスキャパシタと
を備え、
それぞれの前記近傍オンチップバイパスキャパシタの容量ＣNは、
対応する出力回路に接続されている受信回路の入力容量をＣresとした場合に、下記の数式（１）を満たし、
ＣN≧ａＣres    （ただし、１≦ａ≦２）  ・・・（１）
それぞれの前記近傍オンチップバイパスキャパシタは、
対応する出力回路の出力信号の立ち上がり時間をＴr、当該近傍オンチップバイパスキャパシタから対応する出力回路の電源端子までの配線抵抗をＲN／２、当該近傍オンチップバイパスキャパシタから対応する出力回路のグランド端子までの配線抵抗をＲN／２とした場合に、下記の数式（２）に示す関係を満たす配線抵抗で配線され、
ＲN≦（Ｔr／ＣN）  ・・・（２）
前記遠方オンチップバイパスキャパシタは、
複数の近傍オンチップバイパスキャパシタの総容量をＣN_ALL、遠方オンチップバイパスキャパシタの容量をＣF_ALL、オンチップバイパスキャパシタの総容量をＣALL、遠方オンチップバイパスキャパシタからそれぞれの出力回路の電源端子までの配線抵抗をＲF／２、当該遠方オンチップバイパスキャパシタからそれぞれの出力回路のグランド端子までの配線抵抗をＲF／２、出力回路の個数をｂ、半導体装置内の基板のインダクタンス成分と当該半導体装置のパッケージのインダクタンス成分との和をＬPKG+PCB、定数をＭとした場合に、下記の数式（３）および（４）に示す関係を満たす定数となるように設けられることを特徴とする半導体装置。
ＣALL＝ＣN_ALL＋ＣF_ALL     ・・・（３）
2011199164.tif 000003
【発明の効果】
【０００９】
本発明によれば、Ｖ−Ｇ間ＳＳＯノイズだけでなく、Ｓ−Ｇ間ＳＳＯノイズも低減することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る半導体装置１０の構成を示す概念図である。
【図２】半導体素子１１の機能構成の一部を示すブロック図である。
【図３】半導体装置１０の等価回路を示す概念図である。
【図４】ＳＳＯノイズの波形を説明するための説明図である。
【図５】Ｓ−Ｇ間ＳＳＯノイズの発生原理を説明するための説明図である。
【図６】受信回路１５の入力容量に対する近傍オンチップバイパスキャパシタ２３の容量と、Ｓ−Ｇ間ＳＳＯノイズとの関係を説明するための説明図である。
【図７】近傍オンチップバイパスキャパシタ２３を設ける場所を説明するための概念図である。
【図８】Ｖ−Ｇ間ＳＳＯノイズの発生原理を説明するための説明図である。
【図９】基板と半導体パッケージのインダクタンスによるインピーダンスの周波数特性６０と遠方オンチップバイパスキャパシタと配線抵抗との合成インピーダンスの周波数特性６１との関係を説明するための説明図である。
【図１０】データレートの整数倍の周波数と共振周波数との関係を説明するための説明図である。
【図１１】データレートの整数倍の周波数と共振周波数との関係を説明するための説明図である。
【図１２】半導体装置１０の構成の他の例を説明するための説明図である。
【図１３】半導体装置１０の構成の他の例を説明するための説明図である。
【図１４】半導体装置１０の構成の他の例を説明するための説明図である。
【図１５】半導体装置１０の他の構成の等価回路を示す概念図である。
【図１６】可変容量の実現方法の一例を示す概念図である。
【図１７】可変抵抗の実現方法の一例を示す概念図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１２】
図１は、本発明の一実施形態に係る半導体装置１０の構成を示す概念図である。本実施形態の半導体装置１０は、図１に示すようなＰｏＰ（Package on Package）構造であり、半導体素子１１が設けられた半導体パッケージ１３と、半導体素子１６が設けられた半導体パッケージ１８とがＢＧＡボール１７によって接続され、半導体パッケージ１８がＢＧＡボール１７によって基板１９に接続されている。半導体素子１１内の出力回路１２から出力された信号は、信号伝送路１４を介して、半導体素子１６内の受信回路１５に送られる。
【００１３】
図２は、半導体素子１１の機能構成の一部を示すブロック図である。半導体素子１１内には複数の出力回路１２が設けられており、それぞれの出力回路１２に対して、近傍オンチップバイパスキャパシタ２３が１つずつ設けられる。また、所定容量の遠方オンチップバイパスキャパシタ２４が複数の出力回路１２に対して共通に１つ、または、複数設けられる。
【００１４】
図３は、半導体装置１０の等価回路を示す概念図である。近傍オンチップバイパスキャパシタ２３は、配線抵抗３１を介して出力回路１２の電源端子に接続され、配線抵抗３３を介して出力回路１２のグランド端子に接続される。また、遠方オンチップバイパスキャパシタ２４は、配線抵抗３０および配線抵抗３１を介してそれぞれの出力回路１２の電源端子に接続され、配線抵抗３２および配線抵抗３３を介してそれぞれの出力回路１２のグランド端子に接続される。
【００１５】
図４は、ＳＳＯノイズの波形を説明するための説明図である。ＳＳＯノイズには、比較的短い区間４０で発生して減衰するＳ−Ｇ間ＳＳＯノイズと、比較的長い区間４１において発生して減衰するＶ−Ｇ間ＳＳＯノイズの２種類が存在する。
【００１６】
Ｓ−Ｇ間ＳＳＯノイズは、図５の点線で示すような経路で発生する。受信回路１５の入力容量３４に対する近傍オンチップバイパスキャパシタ２３の容量を規格化容量値として、当該規格化容量値とＳ−Ｇ間ＳＳＯノイズ量との関係を実測した結果を図示すると、例えば図６のようになる。図６によると、Ｓ−Ｇ間ＳＳＯノイズ量を十分に低く抑えるには、規格化容量値は１以上であることが好ましいことがわかる。
【００１７】
また、近年の高密度実装の要請から、実装スペースをできるだけ狭くすることが望まれるため、近傍オンチップバイパスキャパシタ２３の容量はできるだけ小さいことが望ましい。図６を参照すると、規格化容量値が２より大きくしても、容量の増加に対するＳ−Ｇ間ＳＳＯノイズ量の低減効果があまり得られないことがわかる。以上の結果より、それぞれの近傍オンチップバイパスキャパシタ２３の容量ＣNは、対応する出力回路１２に接続されている受信回路１５の入力容量をＣresとした場合に、下記の数式（５）を満たすことが好ましい。
ＣN≧ａＣres    （ただし、１≦ａ≦２）  ・・・（５）
【００１８】
また、近傍オンチップバイパスキャパシタ２３に蓄えられた電荷が、出力回路１２に発生するＳ−Ｇ間ＳＳＯノイズによる出力電圧の降下よりも速く出力回路１２に供給される必要があることから、近傍オンチップバイパスキャパシタ２３に対応する出力回路１２の出力信号の立ち上がり時間をＴr、当該近傍オンチップバイパスキャパシタ２３から対応する出力回路１２の電源端子までの配線抵抗３１をＲN／２、当該近傍オンチップバイパスキャパシタ２３から対応する出力回路１２のグランド端子までの配線抵抗３３をＲN／２とした場合に、下記の数式（６）に示す関係を満たす抵抗となる配線で、近傍オンチップバイパスキャパシタ２３が出力回路１２に接続されることが好ましい。
ＲN≦（Ｔr／ＣN）  ・・・（６）
【００１９】
なお、それぞれの近傍オンチップバイパスキャパシタ２３は、例えば図７（ａ）に示すように、シリコン層５２内の領域５４に形成されてもよいが、半導体装置１０の高集積化の要求からシリコン層５２の実装面積を小さくする必要がある。そこで、それぞれの近傍オンチップバイパスキャパシタ２３は、例えば図７（ｂ）に示すように、電源層５０とグランド層５１の寄生容量を利用して配線パターンにより形成されることが好ましい。これにより、半導体装置１０をより小型化することができる。
【００２０】
一方、Ｖ−Ｇ間ＳＳＯノイズは、図８の点線で示すような経路で発生する。基板１９と半導体パッケージ１３のインダクタンスによるインピーダンスの周波数特性６０と遠方オンチップバイパスキャパシタ２４と配線抵抗との合成インピーダンスの周波数特性６１との関係を図示すると、例えば図９のようになる。図９では、遠方オンチップバイパスキャパシタ２４と配線抵抗との合成インピーダンスの周波数特性６１に関し、配線抵抗の値の大きい順に、６１−１、６１−２、および６１−３の３本の周波数特性を例示している。
【００２１】
Ｖ−Ｇ間ＳＳＯノイズを低減させるためには、遠方オンチップバイパスキャパシタ２４は、それぞれの近傍オンチップバイパスキャパシタ２３に比べて容量が大きく、かつ、それぞれの出力回路１２までの配線抵抗が大きくなるように実装する。Ｖ−Ｇ間ＳＳＯノイズは、遠方オンチップバイパスキャパシタ２４と、実装状態において基板とパッケージ間に存在するインダクタンス成分によるＬＣ並列共振回路のＱ値（Ｑ＝ωＬ／Ｒ）によってノイズが決まるため、Ｑ値を小さくするように実装することが好ましい。
【００２２】
全近傍オンチップバイパスキャパシタ２３の総容量をＣN_ALL、遠方オンチップバイパスキャパシタ２４の容量をＣF_ALL、オンチップバイパスキャパシタの総容量をＣALLとした場合、ＣN_ALLおよびＣF_ALLは、下記の数式（７）を満たすこととなる。
ＣALL＝ＣN_ALL＋ＣF_ALL    ・・・（７）
【００２３】
図９における共振周波数ｆ0は、半導体装置１０内の基板１９のインダクタンス成分と当該半導体装置１０の半導体パッケージ１３のインダクタンスとの和をＬPKG+PCBとした場合に、下記の数式（８）のようになる。
2011199164.tif 000004
【００２４】
Ｑ値（＝ωＬPKG+PCB／ＲF）を小さくするには、配線抵抗ＲFの値を大きくすることが好ましいが、あまり大きくしすぎるとＶ−Ｇ間のノイズ低減効果が小さくなってしまう。そのため、配線抵抗ＲFは、共振周波数における共振インピーダンスＺCに近い値とすることが好ましい。そのため、遠方オンチップバイパスキャパシタ２４からそれぞれの出力回路１２の電源端子までの配線抵抗をＲF／２、当該遠方オンチップバイパスキャパシタ２４からそれぞれの出力回路１２のグランド端子までの配線抵抗をＲF／２、出力回路１２の個数をｂ、定数をＭとした場合、抵抗ＲFは下記の数式（９）を満たすことが好ましい。
2011199164.tif 000005
【００２５】
なお、電源／グランドラインのインピーダンスは、図９に示すように共振周波数ｆ0において最大値となり、共振周波数ｆ0においてノイズの振幅も最大となる。Ｖ−Ｇ間ＳＳＯノイズが、それぞれの出力回路１２から出力される信号に与える影響を少なくするためには、それぞれの出力回路１２から出力される信号のデータレートの最大値をｆd、自然数をＮとした場合に、共振周波数ｆ0は、ｆdのＮ倍の周波数と重ならないようにすることが好ましい。
【００２６】
前述の数式（８）に示した共振周波数ｆ0がｆdのＮ倍の周波数となる場合には、下記の数式（１０）が満たされることになる。
2011199164.tif 000006
【００２７】
数式（１０）より、オンチップバイパスキャパシタの総容量をＣALLは下記の数式（１１）のようになる。
2011199164.tif 000007
【００２８】
従って、前述の数式（７）より、遠方オンチップバイパスキャパシタ２４の容量ＣF_ALLは下記の数式（１２）のようになる。
2011199164.tif 000008
【００２９】
図１０では、数式（１２）を満たす容量ＣF_ALLの周波数特性を６１−４および６１−６で示している。本実施形態の遠方オンチップバイパスキャパシタ２４では、数式（１２）を満たす容量を避けるように容量ＣF_ALLの値を設定する。例えば、遠方オンチップバイパスキャパシタ２４の容量ＣF_ALLは、図１０の曲線６１−５で示される周波数特性となる値に設定されることが好ましい。
【００３０】
なお、半導体装置１０内の基板１９のインダクタンス成分と当該半導体装置１０の半導体パッケージ１３のインダクタンスとにはそれぞれ製造過程においてある程度のばらつきが存在する。これらのばらつきを考慮して遠方オンチップバイパスキャパシタ２４の容量を決定すると、Ｖ−Ｇ間ＳＳＯノイズの影響をより低く抑えることができる。
【００３１】
例えば、図１１のように、半導体装置１０内の基板１９のインダクタンス成分と当該半導体装置１０の半導体パッケージ１３のインダクタンス成分の和のばらつきの最大値の周波数特性を６０−１、当該ばらつきの最小値の周波数特性を６０−２とすると、遠方オンチップバイパスキャパシタ２４の容量ＣF_ALLは、斜線で囲まれた領域を通らない周波数特性の値に設定されることが好ましい。
【００３２】
そのためには、半導体装置１０内の基板１９のインダクタンス成分と当該半導体装置１０の半導体パッケージ１３のインダクタンス成分の和のばらつきの最大値をＬPKG+PCB,maxとし、当該ばらつきの最小値をＬPKG+PCB,minとした場合、遠方オンチップバイパスキャパシタ２４の容量ＣF_ALLは、下記の数式（１３）で示される範囲に含まれない容量となるように設定する。
2011199164.tif 000009
【００３３】
以上、本発明の実施の形態について説明した。
【００３４】
上記説明から明らかなように、本実施形態の半導体装置１０によれば、Ｖ−Ｇ間ＳＳＯノイズだけでなく、Ｓ−Ｇ間ＳＳＯノイズも低減することができる。
【００３５】
なお、本発明は、上記した実施形態に限定されるものではなく、その要旨の範囲内で数々の変形が可能である。
【００３６】
例えば、上記した実施形態では、信号伝送路１４と半導体パッケージまたは基板１９と間に存在する寄生容量Ｃlineを考慮していないが、容量Ｃlineを考慮することにより、Ｓ−Ｇ間ＳＳＯノイズをさらに低減することができる。その場合、それぞれの近傍オンチップバイパスキャパシタ２３の容量ＣNは、対応する出力回路１２に接続されている受信回路１５の入力容量をＣres、当該受信回路１５までの信号伝送路１４に存在する寄生容量をＣlineとした場合に、下記の数式（１４）を満たすように設定する。
ＣN≧ａ（Ｃres＋Ｃline）    （ただし、１≦ａ≦２）    ・・・（１４）
【００３７】
上記した実施形態における半導体装置１０は、図１に示すように複数の半導体パッケージを積層したものであったが、例えば、図１２に示すように、複数の半導体パッケージを基板１９上に並べて１つの半導体装置１０を構成するような場合には、信号伝送路１４が長くなり、信号伝送路１４に存在する寄生容量の影響が大きくなることが考えられる。そのような場合に、上記の数式（１４）を満たすようにそれぞれの近傍オンチップバイパスキャパシタ２３の容量ＣNを設定することは有効である。
【００３８】
また、上記した実施形態における半導体装置１０では、１つの出力回路１２が１つの受信回路１５に接続される構成を例に説明したが、本発明はこれに限られない。例えば、図１３に示すように、１つの出力回路１２が２つ以上の受信回路１５に接続されるようにしてもよい。この場合、１つの出力回路１２に接続される受信回路１５の個数をＤ、それぞれの受信回路１５の入力容量をＣres、それぞれの受信回路１５までの信号伝送路１４に存在する寄生容量をＣlineとすると、それぞれの近傍オンチップバイパスキャパシタ２３の容量ＣNは、下記の数式（１５）を満たすように設定する。
ＣN≧ａ×Ｄ×（Ｃres＋Ｃline）    （ただし、１≦ａ≦２）    ・・・（１５）
【００３９】
また、図１４に示すように、２つ以上の出力回路１２が１つの受信回路１５に接続されるように半導体装置１０を構成してもよい。この場合、１つの受信回路１５に接続される他の出力回路１２の個数をＥ、当該他の出力回路１２の入力容量をＣdri、受信回路１５の入力容量をＣres、受信回路１５までの信号伝送路１４に存在する寄生容量をＣlineとすると、それぞれの近傍オンチップバイパスキャパシタ２３の容量ＣNは、下記の数式（１６）を満たすように設定する。
ＣN≧ａ（Ｃres＋Ｃline＋Ｅ×Ｃdri）    （ただし、１≦ａ≦２）  ・・・（１６）
【００４０】
また、上記した実施形態において、半導体素子１１内の近傍オンチップバイパスキャパシタ２３や遠方オンチップバイパスキャパシタ２４の定数は固定値であったが、例えば図１５に示すように、近傍オンチップバイパスキャパシタ２３および遠方オンチップバイパスキャパシタ２４を、制御部７４からの制御信号に応じて容量を変更可能なキャパシタで構成するようにしてもよい。制御信号に応じて容量の変更が可能なキャパシタは、例えば、図１６に示すように複数のキャパシタを並列に設け、制御信号に応じてスイッチで並列に接続するキャパシタの個数を変更することで実現する。
【００４１】
また、出力回路１２の電源端子と近傍オンチップバイパスキャパシタ２３および遠方オンチップバイパスキャパシタ２４との間、ならびに、出力回路１２のグランド端子と近傍オンチップバイパスキャパシタ２３および遠方オンチップバイパスキャパシタ２４との間には、制御信号に応じて抵抗値の変更が可能な可変抵抗を設ける。制御信号に応じて抵抗値の変更が可能な可変抵抗は、例えば、図１７に示すように複数の抵抗を直列に設け、制御信号に応じてスイッチで短絡する抵抗の個数を変更することで実現する。
【００４２】
さらに、半導体素子１１には、汎用のコンピュータ等の制御装置７５から入力された指令に応じて、各可変抵抗７０、７１、７２、および７３、ならびに、近傍オンチップバイパスキャパシタ２３および遠方オンチップバイパスキャパシタ２４に制御信号を供給する制御部７４が設けられる。
【００４３】
これにより、出力回路１２から受信回路１５までの信号伝送路１４の寄生容量、１つの出力回路１２に接続される受信回路１５の個数、１つの受信回路１５に接続される出力回路１２の個数等に応じて、近傍オンチップバイパスキャパシタ２３の容量を適切な値に調節することができる。
【００４４】
また、半導体装置１０の製造後に、出力回路１２の出力信号の立ち上がり時間Ｔr、配線抵抗ＲF、半導体装置１０内の基板１９のインダクタンス成分と半導体装置１０のパッケージのインダクタンス成分との和ＬPKG+PCB、受信回路１５の入力容量Ｃres、出力回路１２から受信回路１５までの信号伝送路１４の容量Ｃline、他の出力回路１２の入力容量Ｃdri等のばらつきによる定数のずれを微調整して吸収することができる。これにより、より汎用性の高い半導体装置１０を提供することができる。
【符号の説明】
【００４５】
１０・・・半導体装置、１１・・・半導体素子、１２・・・出力回路、１３・・・半導体パッケージ、１４・・・信号伝送路、１５・・・受信回路、１６・・・半導体素子、１７・・・ＢＧＡボール、１８・・・半導体パッケージ、１９・・・基板、２０・・・電源パッド、２１・・・信号パッド、２２・・・グランドパッド、２３・・・近傍オンチップバイパスキャパシタ、２４・・・遠方オンチップバイパスキャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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