(57)【要約】【課題】セル面積が小さい不揮発性ＳＲＡＭセルを提案する。【解決手段】本開示に係わる半導体集積回路は、第１及び第２のインバーターＩＮＶ１,ＩＮＶ２と、ゲートにワード線ＷＬが接続され、ソースに第１のビット線ＢＬが接続され、ドレインに第２のインバーターＩＮＶ２の入力端子が接続される第１のトランジスタＭ５と、ゲートにワード線ＷＬが接続され、ソースに第２のビット線ｂＢＬが接続され、ドレインに第１のインバーターＩＮＶ１の入力端子が接続される第２のトランジスタＭ６と、第１の端子に第１のトランジスタＭ５のドレインが接続され、第２の端子に第１のインバーターＩＮＶ１の出力端子が接続される第１の可変抵抗素子Ｒ１と、第１の端子に第２のトランジスタＩＮＶ２のドレインが接続され、第２の端子に第２のインバーターＩＮＶ２の出力端子が接続される第２の可変抵抗素子Ｒ２とを備える。【選択図】図１
2011187114.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のインバーターと、
ゲートにワード線が接続され、ソースに第１のビット線が接続され、ドレインに前記第２のインバーターの入力端子が接続される第１のトランジスタと、
ゲートに前記ワード線が接続され、ソースに第２のビット線が接続され、ドレインに前記第１のインバーターの入力端子が接続される第２のトランジスタと、
第１の端子に前記第１のトランジスタのドレインが接続され、第２の端子に前記第１のインバーターの出力端子が接続される第１の可変抵抗素子と、
第１の端子に前記第２のトランジスタのドレインが接続され、第２の端子に前記第２のインバーターの出力端子が接続される第２の可変抵抗素子と
を具備することを特徴とする半導体集積回路。
【請求項２】
前記第１及び第２の可変抵抗素子は、磁気抵抗変化素子であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１及び第２の可変抵抗素子の各々は、磁化固着層、磁化自由層及びそれらの間のトンネル絶縁層を備えるスピン注入方式の磁気抵抗変化素子であり、
前記第１の可変抵抗素子の磁化固着層は、前記第１のインバーターの出力端子に接続され、前記第２の可変抵抗素子の磁化固着層は、前記第２のインバーターの出力端子に接続される
ことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１及び第２の可変抵抗素子の各々は、磁化固着層、磁化自由層及びそれらの間のトンネル絶縁層を備えるスピン注入方式の磁気抵抗変化素子であり、
前記第１の可変抵抗素子の磁化固着層は、前記第１のトランジスタのドレインに接続され、前記第２の可変抵抗素子の磁化固着層は、前記第２のトランジスタのドレインに接続される
ことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項５】
前記第１及び第２の可変抵抗素子の各々は、磁化固着層、磁化自由層及びそれらの間のトンネル絶縁層を備えるスピン注入方式の磁気抵抗変化素子であり、
前記磁化固着層は、ＳＡＦ構造を有する
ことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項６】
前記ワード線と前記第１及び第２のビット線の電位を制御する制御回路をさらに具備し、前記制御回路は、前記第１及び第２のビット線を同一電位に設定し、かつ、前記第１及び第２のトランジスタをオンにすることにより、前記第１及び第２の可変抵抗素子の抵抗値を同一状態にすることを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記制御回路は、ノーマルモードと不揮発モードとを備え、
前記制御回路は、前記ノーマルモード時に、前記第１のインバーターの出力端子を第１の電位にし、前記第２のインバーターの出力端子を第２の電位にすることにより、データ書き込みを行い、
前記制御回路は、前記ノーマルモード後に前記不揮発モードを行い、前記不揮発モード時に、前記第１及び第２のビット線を同一電位に設定し、かつ、前記第１及び第２のトランジスタをオンにすることにより、前記第１及び第２の可変抵抗素子のうちの１つの抵抗値を変化させ、前記ノーマルモード時のデータ書き込みに対応したデータを前記第１及び第２の可変抵抗素子に書き込むことを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記不揮発モード時に、前記第１及び第２の可変抵抗素子の１つに対して、書き込み電流を流すことによりその抵抗値を変化させ、前記第１及び第２の可変抵抗素子に前記データを書き込むことを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記不揮発モード時に、前記第１の可変抵抗素子に流れる書き込み電流を前記第２の可変抵抗素子に流れる書き込み電流よりも大きくすることにより、前記第１の可変抵抗素子の抵抗値を変化させ、前記第１及び第２の可変抵抗素子に前記データを書き込むことを特徴とする請求項７に記載の半導体集積回路。
【請求項１０】
前記制御回路は、前記不揮発モード後に、前記不揮発性ＳＲＡＭに対する電源供給が遮断され、かつ、再開されたときに、前記第１及び第２のビット線を同一電位に設定し、かつ、前記第１及び第２のトランジスタを一時的にオンにすることにより、前記第１及び第２の可変抵抗素子に記憶された前記データをリコールすることを特徴とする請求項８又は９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、携帯機器に搭載されるプロセッサに対する低消費電力化技術は、必須の技術となっていきている。プロセッサは、キャッシュメモリとしてＳＲＡＭ(static random access memory)を備えており、プロセッサが頻繁に使うデータは、ＳＲＡＭに記憶されている。ＳＲＡＭは、揮発性メモリのため、データを記憶し続けるためには常時ＳＲＡＭに電源を供給しなければならない。そのため、ＳＲＡＭにおいては、プロセッサからのアクセスが無いスタンバイ時にもリーク電流によって微量ながら無駄に電力が消費されている。
【０００３】
そこで、プロセッサの低消費電力化のために、そのリーク電流を削減する技術として、ＳＲＡＭを不揮発化し、スタンバイ時にＳＲＡＭへ電源を供給しなくても、ＳＲＡＭにデータを保持し続けることができる、いわゆる不揮発性ＳＲＡＭが期待されている。
【０００４】
現在知られている不揮発性ＳＲＡＭとしては、非特許文献１に開示される技術がある。
【０００５】
この不揮発性ＳＲＡＭは、スタンバイ時にスピン注入方式の磁気トンネル接合（Magnetic Tunnel Junction、以下、ＭＴＪ）素子にデータを記憶することにより、スタンバイ時におけるリーク電流を防止する。
【０００６】
ところで、ＭＴＪ素子は、書き込み電流を流す方向の違いにより抵抗値が変化する、抵抗変化型不揮発性メモリ素子である。ＭＴＪ素子は、不揮発性メモリ素子の中では、データの書き換え時間が短く、書き換え耐性が高い、という特徴を持つ。
【０００７】
非特許文献１の図１に示すように、従来の不揮発性ＳＲＡＭのメモリセル（以下、不揮発性ＳＲＡＭセル）は、クロスカップルされたインバーターのそれぞれのノードにＭＴＪ素子の一端を接続し、ＭＴＪ素子の他端を制御線に接続する。
【０００８】
この場合、データ保持ノードＱと反転データ保持ノード／Ｑとは、ＭＴＪ素子と制御線ＣＴＲＬを介して互いに接続される。そのため、ＭＴＪ素子の高抵抗状態の抵抗値がトランジスタのオフ時の抵抗値より小さいとき、データ保持ノードＱと反転データ保持ノード／Ｑとの間でリーク電流が発生し、消費電力が増大する。
【０００９】
また、ＭＴＪ素子に対してデータの書き換えを行うためには、制御線が必要である。そのため、この不揮発性ＳＲＡＭセルは、揮発性ＳＲＡＭのメモリセルと比較して、面積が増え、かつ、配線層が増える。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】Shuu’ichirou Yamamoto and Satoshi Sugahara, Japanese Journal of Applied Physics 48 (2009) 043001
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、セル面積が小さい不揮発性ＳＲＡＭセルを提案する。
【課題を解決するための手段】
【００１２】
本発明の例に係る半導体集積回路は、第１及び第２のインバーターと、ゲートにワード線が接続され、ソースに第１のビット線が接続され、ドレインに前記第２のインバーターの入力端子が接続される第１のトランジスタと、ゲートに前記ワード線が接続され、ソースに第２のビット線が接続され、ドレインに前記第１のインバーターの入力端子が接続される第２のトランジスタと、第１の端子に前記第１のトランジスタのドレインが接続され、第２の端子に前記第１のインバーターの出力端子が接続される第１の可変抵抗素子と、第１の端子に前記第２のトランジスタのドレインが接続され、第２の端子に前記第２のインバーターの出力端子が接続される第２の可変抵抗素子とを備える。
【発明の効果】
【００１３】
本発明によれば、セル面積が小さい不揮発性ＳＲＡＭセルを提供できる。
【図面の簡単な説明】
【００１４】
【図１】不揮発性ＳＲＡＭセルの基本回路を示す図。
【図２】不揮発性ＳＲＡＭセルを有するシステムを示す図。
【図３】リセット動作を示すフローチャート。
【図４】リセット動作の例を示す図。
【図５】ノーマルモードでの書き込み動作の例を示す図。
【図６】不揮発書き込み動作を示すフローチャート。
【図７】不揮発書き込み動作を示すフローチャート。
【図８】スタンバイ動作を示すフローチャート。
【図９】不揮発書き込み動作の例を示す図。
【図１０】不揮発書き込み動作の例を示す図。
【図１１】リコール動作の例を示す図。
【図１２】リコール動作の例を示す図。
【図１３】第１の実施例の回路を示す図。
【図１４】第１の実施例の動作を示す図。
【図１５】第１の実施例の動作を示す図。
【図１６】第１の実施例の動作を示す図。
【図１７】第２の実施例の回路を示す図。
【図１８】第３の実施例の回路を示す図。
【図１９】第４の実施例の回路を示す図。
【図２０】第４の実施例の動作を示す図。
【図２１】第５の実施例のレイアウトを示す平面図。
【図２２】図２１  のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】図２１  のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。
【図２４】図２１  のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【図２５】図２１  のＸＸＶ−ＸＸＶ線に沿う断面図。
【図２６】適用例としての不揮発性ＳＲＡＭを示す図。
【図２７】適用例としてのＦＰＧＡを示す図。
【図２８】適用例としてのＦＰＧＡを示す図。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１６】
１．  基本構成  
本開示は、コンベンショナルな揮発性ＳＲＡＭセルのセル面積と同程度のセル面積で不揮発性ＳＲＡＭセルを実現する技術を提案する。
【００１７】
(1)   基本回路  
図１は、本開示に係わる不揮発性ＳＲＡＭセルの基本回路を示している。  
第１及び第２のインバーターＩＮＶ１，ＩＮＶ２は、クロスカップルされる。
【００１８】
第１のトランジスタ（ＦＥＴ：Field effect transistor）Ｍ５は、転送トランジスタであり、そのゲートは、ワード線ＷＬに接続され、そのソースは、第１のビット線ＢＬに接続され、そのドレインは、第２のインバーターＩＮＶ２の入力端子に接続される。
【００１９】
第２のトランジスタ（ＦＥＴ）Ｍ６も、転送トランジスタであり、そのゲートは、ワード線ＷＬに接続され、ソースは、第２のビット線ｂＢＬに接続され、ドレインは、第１のインバーターＩＮＶ１の入力端子に接続される。
【００２０】
このようなＳＲＡＭセルに不揮発にデータを記憶する機能を持たせるために、第１及び第２の可変抵抗素子Ｒ１，Ｒ２をＳＲＡＭセルの要件として追加する。ここで、第１及び第２の可変抵抗素子Ｒ１，Ｒ２は、セル面積を大きくしないように、以下の接続関係によりＳＲＡＭセル内に配置する。
【００２１】
第１の可変抵抗素子Ｒ１の第１の端子（一端）は、第１のトランジスタＭ５のドレインに接続し、第２の端子（他端）は、第１のインバーターＩＮＶ１の出力端子に接続する。また、第２の可変抵抗素子Ｒ２の第１の端子は、第２のトランジスタＭ６のドレインに接続し、第２の端子は、第２のインバーターＩＮＶ２の出力端子に接続する。
【００２２】
このような構成により、セル面積が小さい不揮発性ＳＲＡＭセルを提供できる。
【００２３】
尚、第１及び第２の可変抵抗素子Ｒ１，Ｒ２は、電流又は電場により抵抗値を変化させることが可能な素子、例えば、スピン注入型ＭＲＡＭ（Spin-injection type magnetic random access memory）に使用される磁気抵抗変化素子、ＰＣＲＡＭ（Phase change random access memory）に使用される相変化素子、ＲｅＲＡＭ（Resistive random access memory）に使用される抵抗変化素子などである。
【００２４】
(2)   基本動作  
図１の不揮発性ＳＲＡＭセルに関しては、リセット／書き込み／読み出しという３つの基本動作モードを有する。また、書き込み／読み出しに関しては、ノーマルモードと不揮発モードとをさらに有する。
【００２５】
例えば、図２に示すように、システム（例えば、プロセッサ）１内において、リセット／書き込み／読み出し時における不揮発性ＳＲＡＭセル２の動作は、制御回路３により制御される。
【００２６】
表１は、リセット／書き込み／読み出し時のワード線ＷＬと第１及び第２のビット線ＢＬ，ｂＢＬの電位を示している。
【表１】
2011187114.tif 000003
【００２７】
A.  リセット  
リセット動作は、例えば、図３のフローチャートに示すように、データの書き込みの前に行われる。具体的には、データが書き込まれる前に不揮発性ＳＲＡＭセル内の第１及び第２の可変抵抗素子Ｒ１，Ｒ２の状態をリセットする（ステップＳＴ１）。
【００２８】
第１及び第２の可変抵抗素子Ｒ１，Ｒ２の状態をリセットするとは、第１及び第２の可変抵抗素子Ｒ１，Ｒ２の抵抗値を同じ（低抵抗値／高抵抗値）にすることを意味する。
【００２９】
まず、図２において、不揮発性ＳＲＡＭセル２を含むシステム１に電源Ｖｄｄが供給されると、制御回路３が動作状態になる。制御回路３は、第１及び第２のビット線ＢＬ，ｂＢＬを同一電位に設定し、かつ、第１及び第２のトランジスタＭ５，Ｍ６をオンにすることにより、第１及び第２の可変抵抗素子Ｒ１，Ｒ２の抵抗値を同一状態にする。
【００３０】
A.-1.  第１及び第２の可変抵抗素子Ｒ１，Ｒ２を同一状態にする場合  
例えば、図４に示すように、第１及び第２のビット線ＢＬ，ｂＢＬを、共に低電位を意味する“Ｌ”に設定する。また、ワード線ＷＬを、高電位を意味する“Ｈ”に設定して第１及び第２のトランジスタＭ５，Ｍ６をオンにする。
【００３１】
この時、第１の可変抵抗素子Ｒ１には、第１のインバーターＩＮＶ１から第１のビット線ＢＬに向かうリセット電流Ｉ１-resetが流れ、第２の可変抵抗素子Ｒ２には、第２のインバーターＩＮＶ２から第２のビット線ｂＢＬに向かうリセット電流Ｉ２-resetが流れる。
【００３２】
その結果、第１及び第２の可変抵抗素子Ｒ１，Ｒ２の抵抗値は、同一状態（低抵抗状態）になる。
【００３３】
B.  書き込み／読み出し  
書き込み／読み出し動作は、ノーマルモードと不揮発モードとを備える。
【００３４】
B.-1.  ノーマルモード  
ノーマルモードは、ＳＲＡＭセルに揮発的にデータを記憶させるモードである。ノーマルモードでは、書き込み／読み出しは、コンベンショナルなＳＲＡＭセルの書き込み／読み出しと同じ動作により行う。
【００３５】
B.-1.-1.  書き込み  
図２において、制御回路３は、書き込みデータＤＡＴＡ，ｂＤＡＴＡの値に応じて、第１及び第２のビット線ＢＬ，ｂＢＬの一方を“Ｈ”に設定し、他方を“Ｌ”に設定し、ワード線ＷＬを“Ｈ”に設定することにより、不揮発性ＳＲＡＭセル２に揮発データを記憶させる。
【００３６】
即ち、図５に示すように、第１のビット線ＢＬを第１の電位（“Ｈ”／“Ｌ”）にし、第１のインバーターＩＮＶ１の出力端子（ノード）Ｎ２を第１の電位にし、第２のビット線ｂＢＬを第２の電位（“Ｌ”／“Ｈ”）にし、第２のインバーターＩＮＶ２の出力端子（ノード）Ｎ４を第２の電位にする。
【００３７】
例えば、クロスカップルされた２つのインバーターＩＮＶ１，ＩＮＶ２において、ノードＮ１，Ｎ２が“Ｈ”及びノードＮ３，Ｎ４が“Ｌ”のとき、書き込みデータＤＡＴＡとして“１”が記憶され、ノードＮ１，Ｎ２が“Ｌ”及びノードＮ３，Ｎ４が“Ｈ”のとき、書き込みデータＤＡＴＡとして“０”が記憶される。
【００３８】
B.-1.-2.  読み出し  
図２において、制御回路３は、ワード線ＷＬを“Ｈ”に設定する。この時、ＳＲＡＭセル２内に記憶されたデータは、読み出しデータＤＡＴＡ，ｂＤＡＴＡとして第１及び第２のビット線ＢＬ，ｂＢＬに出力される。
【００３９】
B.-2.  不揮発モード  
不揮発モードは、ＳＲＡＭセルのデータを第１及び第２の可変抵抗素子に不揮発に記憶させた後にＳＲＡＭセルに対する電源供給を中止し、ＳＲＡＭセルに対する電源供給を再開した後に、第１及び第２可変抵抗素子に不揮発に記憶されているデータをＳＲＡＭセルに呼び戻すモードである。
【００４０】
ここでは、ＳＲＡＭセルのデータを第１及び第２の可変抵抗素子に不揮発に記憶させる動作を不揮発書き込み（NV-write）動作と称し、第１及び第２可変抵抗素子に不揮発に記憶されているデータをＳＲＡＭセルに呼び戻す動作をリコール（recall）動作と称することにする。
【００４１】
B.-2.-1.  不揮発書き込み（NV-write）  
不揮発書き込み動作は、ノーマルモードにおいてＳＲＡＭセルに記憶されたデータを保持した状態で実行される。
【００４２】
不揮発書き込み動作は、例えば、以下の二つの場合のいずれかに実行される。
【００４３】
第一に、不揮発書き込み動作は、例えば、図６のフローチャートに示すように、システム（例えば、プロセッサ）がスタンバイモードに入るときに行われる。
【００４４】
具体的には、不揮発性ＳＲＡＭセルを含むシステムがスタンバイモードになると、第１及び第２の可変抵抗素子Ｒ１，Ｒ２に対する書き込みを行った後に、不揮発性ＳＲＡＭセル２への電源供給を中止し、低消費電力化を図る（ステップＳＴ１〜ＳＴ３）。
【００４５】
第二に、不揮発書き込み動作は、例えば、図７のフローチャートに示すように、ノーマルモードでの書き込みを行った後に行われる。
【００４６】
具体的には、不揮発性ＳＲＡＭセルに対してノーマルモードでの書き込みを行った後に、第１及び第２の可変抵抗素子Ｒ１，Ｒ２に対する書き込みを行う（ステップＳＴ１〜ＳＴ２）。その後、図８に示すように、スタンバイモードになると、不揮発性ＳＲＡＭセル２への電源供給を中止し、低消費電力化を図る（ステップＳＴ１〜ＳＴ２）。
【００４７】
後者の例の場合、スタンバイモードに入った直後に不揮発性書き込みを実行する必要がなくなるため、スタンバイモード時に直ちに不揮発性ＳＲＡＭセルへの電源供給を遮断し、低消費電力化を図ることができる。
【００４８】
また、後者の例では、常に、ＳＲＡＭセルに不揮発にデータを記憶することになるため、不意な電源遮断に対してもデータを保護することができる。
【００４９】
不揮発書き込みでは、まず、図２において、制御回路３は、不揮発性ＳＲＡＭセル２に揮発データを記憶させた状態で、第１及び第２のビット線ＢＬ，ｂＢＬを同一電位に設定し、かつ、第１及び第２のトランジスタＭ５，Ｍ６をオンにする。
【００５０】
この時、第１及び第２の可変抵抗素子Ｒ１，Ｒ２のうちの１つについては、書き込み電流が流れ（又は電場が印加され）、その抵抗値が変化する。このため、第１及び第２の可変抵抗素子Ｒ１，Ｒ２の抵抗値が互いに異なり、結果として、不揮発性ＳＲＡＭセル２に不揮発データが記憶される。
【００５１】
ここで、不揮発書き込みでは、第１及び第２のビット線ＢＬ，ｂＢＬを共に“Ｈ”にする。
【００５２】
B.-2.-1.-1.  第１及び第２のビット線ＢＬ，ｂＢＬを“Ｈ”にする場合  
図４に示すリセット動作により第１及び第２の可変抵抗素子Ｒ１，Ｒ２が共に低抵抗値にリセットされているときは、この方法により不揮発書き込みを実行する。
【００５３】
例えば、図９に示すように、ノーマルモード時に不揮発性ＳＲＡＭセルに“１”が記憶されているとき、ノードＮ２は、“Ｈ”、ノードＮ４は、“Ｌ”である。この状態で、第１及び第２のビット線ＢＬ，ｂＢＬを、共に“Ｈ”に設定し、ワード線ＷＬを“Ｈ”に設定して第１及び第２のトランジスタＭ５，Ｍ６をオンにする。
【００５４】
この時、第１の可変抵抗素子Ｒ１の両端のノードＮ１，Ｎ２は、共に“Ｈ”となるため、第１の可変抵抗素子Ｒ１には、書き込み電流が流れず（又は電場が印加されず）、第１の可変抵抗素子Ｒ１の抵抗値は、変化しない。即ち、第１の可変抵抗素子Ｒ１の抵抗値は、第１の抵抗値（低抵抗値）のままである。
【００５５】
これに対し、第２の可変抵抗素子Ｒ２の一端のノードＮ３は、“Ｈ”となり、他端のノードＮ４は、“Ｌ”となるため、第２の可変抵抗素子Ｒ２には、書き込み電流Ｉ２-writeが流れ（又は電場が印加され）、第２の可変抵抗素子Ｒ２の抵抗値は、変化する。即ち、第２の可変抵抗素子Ｒ２の抵抗値は、第１の抵抗値（低抵抗値）から第２の抵抗値（高抵抗値）に変化する。
【００５６】
その結果、第２の可変抵抗素子Ｒ２の抵抗値が第１の可変抵抗素子Ｒ１の抵抗値よりも高い状態になり、不揮発性ＳＲＡＭセルに“１”が不揮発に記憶される。
【００５７】
不揮発書き込みは、ノーマルモード時に不揮発性ＳＲＡＭセルに保持されているデータに依存して可変抵抗素子への書き込みが行われるため、不揮発書き込みの前にセルのデータをリードして書き戻すといった操作が必要ない。
【００５８】
また、例えば、図１０に示すように、ノーマルモード時に不揮発性ＳＲＡＭセルに“０”が記憶されているとき、ノードＮ２は、“Ｌ”、ノードＮ４は、“Ｈ”である。この状態で、第１及び第２のビット線ＢＬ，ｂＢＬを、共に“Ｈ”に設定し、ワード線ＷＬを“Ｈ”に設定して第１及び第２のトランジスタＭ５，Ｍ６をオンにする。
【００５９】
この時、第１の可変抵抗素子Ｒ１の一端のノードＮ１は、“Ｈ”となり、他端のノードＮ２は、“Ｌ”となるため、第１の可変抵抗素子Ｒ１には、書き込み電流Ｉ１-writeが流れ（又は電場が印加され）、第１の可変抵抗素子Ｒ１の抵抗値は、変化する。即ち、第１の可変抵抗素子Ｒ１の抵抗値は、第１の抵抗値（低抵抗値）から第２の抵抗値（高抵抗値）に変化する。
【００６０】
これに対し、第２の可変抵抗素子Ｒ２の両端のノードＮ３，Ｎ４は、共に“Ｈ”となるため、第２の可変抵抗素子Ｒ２には、書き込み電流が流れず（又は電場が印加されず）、第２の可変抵抗素子Ｒ２の抵抗値は、変化しない。即ち、第２の可変抵抗素子Ｒ２の抵抗値は、第１の抵抗値（低抵抗値）のままである。
【００６１】
その結果、第１の可変抵抗素子Ｒ１の抵抗値が第２の可変抵抗素子Ｒ２の抵抗値よりも高い状態になり、不揮発性ＳＲＡＭセルに“０”が不揮発に記憶される。
【００６２】
B.-2.-2.  リコール（Recall）  
不揮発性ＳＲＡＭセルを含むシステムにおいて、スタンバイモードが解除されると、第１及び第２可変抵抗素子に不揮発に記憶されているデータをＳＲＡＭセルに呼び戻すリコール動作が実行される。
【００６３】
リコール動作は、ワード線ＷＬを“Ｌ”にした状態で、ＳＲＡＭセル（第１及び第２のインバーターＩＮＶ１，ＩＮＶ２）に電源Ｖｄｄを供給することにより自動的に行われる。
【００６４】
B.-2.-2.-1.  Ｒ１＜Ｒ２の場合  
不揮発書き込みにより、第１の可変抵抗素子Ｒ１が低抵抗値、第２の可変抵抗素子Ｒ２が高抵抗値の状態になっている場合を説明する。この状態は、不揮発性ＳＲＡＭセルに“１”が不揮発に記憶されている状態である。
【００６５】
この場合、図１１に示すように、インバーターＩＮＶ１，ＩＮＶ２に電源Ｖｄｄが供給されると、まず、インバーターＩＮＶ１，ＩＮＶ２にリーク電流が流れ、インバーターＩＮＶ１，ＩＮＶ２の出力端子（ノード）Ｎ２，Ｎ４の電位が上昇する。
【００６６】
この後、ノードＮ１，Ｎ３の電位が上昇する。
【００６７】
この時、第２の可変抵抗素子Ｒ２の抵抗値は、第１の可変抵抗素子Ｒ１の抵抗値よりも高いため、ノードＮ４の電位がノードＮ３に伝わる速度は、ノードＮ２の電位がノードＮ１に伝わる速度よりも遅い。
【００６８】
このため、インバーターＩＮＶ２の入力端子（ノード）Ｎ１は、インバーターＩＮＶ１の入力端子（ノード）Ｎ３よりも先に“Ｈ”になる。
【００６９】
従って、ノードＮ１，Ｎ２が“Ｈ”になり、ノードＮ３，Ｎ４が“Ｌ”になり、不揮発性ＳＲＡＭセルにデータ“１”が正確に呼び戻される。
【００７０】
B.-2.-2.-2.  Ｒ１＞Ｒ２の場合  
不揮発書き込みにより、第１の可変抵抗素子Ｒ１が高抵抗値、第２の可変抵抗素子Ｒ２が低抵抗値の状態になっている場合を説明する。この状態は、不揮発性ＳＲＡＭセルに“０”が不揮発に記憶されている状態である。
【００７１】
この場合、図１２に示すように、インバーターＩＮＶ１，ＩＮＶ２に電源Ｖｄｄが供給されると、まず、インバーターＩＮＶ１，ＩＮＶ２にリーク電流が流れ、インバーターＩＮＶ１，ＩＮＶ２の出力端子（ノード）Ｎ２，Ｎ４の電位が上昇する。
【００７２】
この後、ノードＮ１，Ｎ３の電位が上昇する。
【００７３】
この時、第１の可変抵抗素子Ｒ１の抵抗値は、第２の可変抵抗素子Ｒ２の抵抗値よりも高いため、ノードＮ２の電位がノードＮ１に伝わる速度は、ノードＮ４の電位がノードＮ３に伝わる速度よりも遅い。
【００７４】
このため、インバーターＩＮＶ１の入力端子（ノード）Ｎ３は、インバーターＩＮＶ２の入力端子（ノード）Ｎ１よりも先に“Ｈ”になる。
【００７５】
従って、ノードＮ１，Ｎ２が“Ｌ”になり、ノードＮ３，Ｎ４が“Ｈ”になり、不揮発性ＳＲＡＭセルにデータ“０”が正確に呼び戻される。
【００７６】
(3)   まとめ  
以上、本開示によれば、セル面積が小さい、即ち、揮発性ＳＲＡＭセルと同じトランジスタ数の基本回路と、スタンバイモード時における低消費電力化を実現するための基本動作とを備える不揮発性ＳＲＡＭセルを実現できる。
【００７７】
２．  実施例  
(1)   第１の実施例  
図１３は、第１の実施例を示している。
【００７８】
不揮発性ＳＲＡＭセルは、第１及び第２のインバーターＩＮＶ１，ＩＮＶ２と、ゲートにワード線ＷＬが接続され、ソースに第１のビット線ＢＬが接続され、ドレインに第２のインバーターＩＮＶ２の入力端子が接続される第１のトランジスタＭ５と、ゲートにワード線ＷＬが接続され、ソースに第２のビット線ＢＬＢが接続され、ドレインに第１のインバーターＩＮＶ１の入力端子が接続される第２のトランジスタＭ６とを備える。
【００７９】
さらに、不揮発性ＳＲＡＭセルは、第１の端子に第１のトランジスタＭ５のドレインが接続され、第２の端子に第１のインバーターＩＮＶ１の出力端子が接続される第１の磁気抵抗効果素子ＭＴＪ１と、第１の端子に第２のトランジスタＭ６のドレインが接続され、第２の端子に第２のインバーターＩＮＶ２の出力端子が接続される第２の磁気抵抗効果素子ＭＴＪ２とを備える。
【００８０】
第１のインバーターＩＮＶ１は、２つの電源端子Ｖｄｄ，Ｖｓｓの間に直列接続されるＰチャネルＭＯＳＦＥＴ  Ｍ１及びＮチャネルＭＯＳＦＥＴ  Ｍ２から構成される。また、第２のインバーターＩＮＶ２は、２つの電源端子Ｖｄｄ，Ｖｓｓの間に直列接続されるＰチャネルＭＯＳＦＥＴ  Ｍ３及びＮチャネルＭＯＳＦＥＴ  Ｍ４から構成される。
【００８１】
第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の各々は、磁化固着層(Magnetic pinned layer)１１、磁化自由層(Magnetic free layer)１２及びそれらの間のトンネル絶縁層(Tunnel insulating layer)１３を備えるスピン注入方式の磁気抵抗変化素子である。
【００８２】
第１の磁気抵抗効果素子ＭＴＪ１の磁化固着層１１は、第１のインバーターＩＮＶ１の出力端子に接続され、第１の磁気抵抗効果素子ＭＴＪ１の磁化自由層１２は、第１のトランジスタＭ５のドレインに接続される。
【００８３】
第２の磁気抵抗効果素子ＭＴＪ２の磁化固着層１１は、第２のインバーターＩＮＶ２の出力端子に接続され、第２の磁気抵抗効果素子ＭＴＪ２の磁化自由層１２は、第２のトランジスタＭ６のドレインに接続される。
【００８４】
第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２は、それぞれ、磁化固着層１１から磁化自由層１２に書き込み電流を流すと、高抵抗値から低抵抗値に変化し、磁化自由層１２から磁化固着層１１に書き込み電流を流すと、低抵抗値から高抵抗値に変化するものとする。
【００８５】
この構成において、ワード線ＷＬ、第１及び第２のビット線ＢＬ，ｂＢＬの電位を制御して、リセット／書き込み／読み出しを実行する。
【００８６】
図１４は、図１３の不揮発性ＳＲＡＭセルの動作の第１例を示している。
【００８７】
リセット動作では、ワード線ＷＬを“Ｈ”にし、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｌ”にする。この時、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２では、共に、磁化固着層１１から磁化自由層１２に向かって書き込み電流が流れるため、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２は、共に、低抵抗値になる。リセット電流が磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の書き込み電流に対して不足する場合は、図１４に示すように、電源Ｖｄｄは、通常の電源電位Vddよりも高い電位にすることで対処できる。
【００８８】
ノーマルモードでの書き込み／読み出しは、揮発性ＳＲＡＭセルと同様に行う。
【００８９】
書き込みでは、例えば、ワード線ＷＬを“Ｈ”にし、第１のビット線ＢＬを“Ｈ”にし、第２のビット線ｂＢＬを“Ｌ”にし、不揮発性ＳＲＡＭセルに“１”（ノードＮ１，Ｎ２＝“Ｈ”、ノードＮ３，Ｎ４＝“Ｌ”）を記憶させる。
【００９０】
また、読み出しでは、予め、第１及び第２のビット線ＢＬ，ｂＢＬをプリチャージしておき、その後、ワード線を“Ｈ”にし、第１及び第２のビット線ＢＬ，ｂＢＬに電位差を生じさせる。この電位差をセンスアンプによりセンスすることによりＳＲＡＭセルのデータを読み出すことができる。
【００９１】
尚、書き込み／読み出し時において、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２には電流が流れる。
【００９２】
しかし、書き込み時に第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２に電流が流れる時間は、0.1 psec程度である。
【００９３】
また、読み出し時に第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２に電流が流れる時間は、トランジスタの世代と、低抵抗状態にリセットされている磁気抵抗効果素子の抵抗値と、センスアンプまでのＢＬ，ｂＢＬの配線抵抗値、配線容量値などに依存する。例えば、６５ｎｍ世代において、低抵抗状態にリセットされている磁気抵抗効果素子の抵抗値を、４ｋΩ、センスアンプまでのビット線対ＢＬ，ｂＢＬの配線抵抗値、配線容量値を、それぞれ約２００Ω、約１４ｆＦとすると、５０ｕＡ以上の電流が流れる時間は、約１．５ｎｓｅｃ程度である。
【００９４】
このため、ノーマルモードでの書き込み／読み出し時に、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２に対する書き込みが行われることはない。また、書き込みが行われることが予測される場合は、上記の配線条件などを変えることにより回避できる。さらに、読み出し時に第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２に電流が流れる方向は、不揮発書き込みの時の書き込み電流が流れる条件と同じであるため、書き込みが行われても問題は無い。
【００９５】
システムがスタンバイモードとなると、不揮発性ＳＲＡＭセルへの電源供給を遮断する前に、不揮発書き込みを実行する。
【００９６】
不揮発書き込みでは、例えば、ワード線ＷＬを“Ｈ”にし、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｈ”にし、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２に対する書き込みを実行する。
【００９７】
本例では、ノーマルモードの書き込みにおいて不揮発性ＳＲＡＭセルが“１”を記憶するため、不揮発書き込みでは、第１の磁気抵抗効果素子ＭＴＪ１を低抵抗値とし、第２の磁気抵抗効果素子ＭＴＪ２を高抵抗値とする。
【００９８】
具体的には、不揮発性ＳＲＡＭセルが“１”を記憶しているとき、ノードＮ１，Ｎ２が“Ｈ”、ノードＮ３，Ｎ４が“Ｌ”である。このため、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｈ”にすると、第２の磁気抵抗効果素子ＭＴＪ２のみに、磁化自由層１２から磁化固着層１１に向かう書き込み電流が流れる。書き込み電流が磁気抵抗効果素子ＭＴＪ２の書き込み電流に対して不足する場合は、図１４に示すように、ワード線ＷＬの電位は、通常の電源電位Vddよりも高い電位にすることで対処できる。
【００９９】
従って、第１の磁気抵抗効果素子ＭＴＪ１は、低抵抗値のままとなり、第２の磁気抵抗効果素子ＭＴＪ２は、低抵抗値から高抵抗値に変化する。
【０１００】
不揮発書き込みが終了すると、不揮発性ＳＲＡＭセルへの電源供給が遮断される。
【０１０１】
スタンバイモードが終了し、不揮発性ＳＲＡＭセルへの電源供給が再開されると、リコールが実行される。
【０１０２】
不揮発性ＳＲＡＭセルへの電源供給により、インバーターＩＮＶ１，ＩＮＶ２に電源Ｖｄｄが印加されると、まず、インバーターＩＮＶ１，ＩＮＶ２にリーク電流が流れ、インバーターＩＮＶ１，ＩＮＶ２の出力端子（ノード）Ｎ２，Ｎ４の電位が上昇する。
【０１０３】
この後、ノードＮ１，Ｎ３の電位が上昇する。
【０１０４】
この時、第２の磁気抵抗効果素子ＭＴＪ２の抵抗値は、第１の磁気抵抗効果素子ＭＴＪ１の抵抗値よりも高いため、ノードＮ４の電位がノードＮ３に伝わる速度は、ノードＮ２の電位がノードＮ１に伝わる速度よりも遅い。
【０１０５】
このため、インバーターＩＮＶ２の入力端子（ノード）Ｎ１は、インバーターＩＮＶ１の入力端子（ノード）Ｎ３よりも先に“Ｈ”になる。
【０１０６】
従って、ノードＮ１，Ｎ２が“Ｈ”になり、ノードＮ３，Ｎ４が“Ｌ”になり、不揮発性ＳＲＡＭセルに“１”が呼び戻される。
【０１０７】
ところで、先端プロセスを用いたＬＳＩでは、トランジスタの閾値ばらつきが大きくなることが問題となっている。トランジスタの閾値ばらつきが大きいと、誤データをリコールしてしまう場合がある。これを防止するために、図１５に示す方法を採用してもよい。
【０１０８】
この方法の特徴は、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｌ”に維持した状態で、ワード線ＷＬを“Ｌ”→“Ｈ”→“Ｌ”に変化させる点にある。
【０１０９】
ワード線ＷＬが“Ｌ”、第１及び第２のビット線ＢＬ，ｂＢＬが“Ｌ”の状態で、ＳＲＡＭセルに電源が供給されると、トランジスタの閾値ばらつきに依存したデータがリコールされる。この後、ワード線ＷＬを“Ｌ”→“Ｈ”→“Ｌ”と変化させると、低抵抗値を有する磁気抵抗効果素子の両端の電位が、高抵抗値を有する磁気抵抗効果素子の両端の電位よりも高くなり、正確にリコールが実行される。
【０１１０】
(2)   第２の実施例  
図１７は、第２の実施例を示している。
【０１１１】
第２の実施例が第１の実施例と異なる点は、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の磁化固着層／磁化自由層の位置が逆になっていることにある。
【０１１２】
不揮発性ＳＲＡＭセルは、第１及び第２のインバーターＩＮＶ１，ＩＮＶ２と、ゲートにワード線ＷＬが接続され、ソースに第１のビット線ＢＬが接続され、ドレインに第２のインバーターＩＮＶ２の入力端子が接続される第１のトランジスタＭ５と、ゲートにワード線ＷＬが接続され、ソースに第２のビット線ＢＬＢが接続され、ドレインに第１のインバーターＩＮＶ１の入力端子が接続される第２のトランジスタＭ６とを備える。
【０１１３】
さらに、不揮発性ＳＲＡＭセルは、第１の端子に第１のトランジスタＭ５のドレインが接続され、第２の端子に第１のインバーターＩＮＶ１の出力端子が接続される第１の磁気抵抗効果素子ＭＴＪ１と、第１の端子に第２のトランジスタＭ６のドレインが接続され、第２の端子に第２のインバーターＩＮＶ２の出力端子が接続される第２の磁気抵抗効果素子ＭＴＪ２とを備える。
【０１１４】
第１のインバーターＩＮＶ１は、２つの電源端子Ｖｄｄ，Ｖｓｓの間に直列接続されるＰチャネルＭＯＳＦＥＴ  Ｍ１及びＮチャネルＭＯＳＦＥＴ  Ｍ２から構成される。また、第２のインバーターＩＮＶ２は、２つの電源端子Ｖｄｄ，Ｖｓｓの間に直列接続されるＰチャネルＭＯＳＦＥＴ  Ｍ３及びＮチャネルＭＯＳＦＥＴ  Ｍ４から構成される。
【０１１５】
第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の各々は、磁化固着層１１、磁化自由層１２及びそれらの間のトンネル絶縁層１３を備えるスピン注入方式の磁気抵抗変化素子である。
【０１１６】
第１の磁気抵抗効果素子ＭＴＪ１の磁化固着層１１は、第１のトランジスタＭ５のドレインに接続され、第１の磁気抵抗効果素子ＭＴＪ１の磁化自由層１２は、第１のインバーターＩＮＶ１の出力端子に接続される。
【０１１７】
第２の磁気抵抗効果素子ＭＴＪ２の磁化固着層１１は、第２のトランジスタＭ６のドレインに接続され、第２の磁気抵抗効果素子ＭＴＪ２の磁化自由層１２は、第２のインバーターＩＮＶ２の出力端子に接続される。
【０１１８】
第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２は、それぞれ、磁化固着層１１から磁化自由層１２に書き込み電流を流すと、高抵抗値から低抵抗値に変化し、磁化自由層１２から磁化固着層１１に書き込み電流を流すと、低抵抗値から高抵抗値に変化するものとする。
【０１１９】
この構成において、ワード線ＷＬ、第１及び第２のビット線ＢＬ，ｂＢＬの電位を制御して、リセット／書き込み／読み出しを実行する。
【０１２０】
書き込み／読み出しは、第１の実施例（図１４〜図１５）と同様に行うことができるので、ここでは、その詳細な説明を省略する。
【０１２１】
図１６は、図１７の不揮発性ＳＲＡＭセルの動作を示している。  
第２の実施例の特徴は、ノーマルモードでの書き込みを行った後に、不揮発モードでの書き込み（不揮発書き込み）を続けて行うことにある。本実施例では、リセット後の状態より不揮発書き込みを行った後の状態の方がＳｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ（ＳＮＭ）が大きく、安定であるため、ノーマルモードでの書き込みを行った後に、不揮発書き込みを続けて行うことが望ましい。しかし、続けて行うことでシステムのパフォーマンスが落ちるなど問題がある場合は、他からのアクセスの無い空いた時間に不揮発書き込みを行っても良い。
【０１２２】
この場合、スタンバイモードに入ってから不揮発性書き込みを実行する必要がなくなるため、スタンバイモード時に直ちに不揮発性ＳＲＡＭセルへの電源供給を遮断し、低消費電力化を図ることができる。
【０１２３】
また、第２の実施例では、常に、ＳＲＡＭセルに不揮発にデータを記憶することになるため、不意な電源遮断に対してもデータを保護することができる。
【０１２４】
リセット動作では、ワード線ＷＬを“Ｈ”にし、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｌ”にする。この時、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２では、共に、磁化固着層１１から磁化自由層１２に向かって書き込み電流が流れるため、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２は、共に、高抵抗値になる。リセット電流が磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の書き込み電流に対して不足する場合は、図１４に示すように、電源Ｖｄｄは、通常の電源電位Vddよりも高い電位にすることで対処できる。
【０１２５】
尚、書き込み／読み出しは、第１の実施例（図１４）のそれと同じであるため、ここではその説明の詳細を省略する。
【０１２６】
不揮発書き込みでは、例えば、ワード線ＷＬを“Ｈ”にし、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｈ”にし、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２に対する書き込みを実行する。
【０１２７】
本例では、ノーマルモードの書き込みにおいて不揮発性ＳＲＡＭセルが“１”を記憶するため、不揮発書き込みでは、第１の磁気抵抗効果素子ＭＴＪ１を高抵抗値とし、第２の磁気抵抗効果素子ＭＴＪ２を低抵抗値とする。
【０１２８】
具体的には、不揮発性ＳＲＡＭセルが“１”を記憶しているとき、ノードＮ１，Ｎ２が“Ｈ”、ノードＮ３，Ｎ４が“Ｌ”である。このため、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｈ”にすると、第２の磁気抵抗効果素子ＭＴＪ２のみに、磁化固着層１１から磁化自由層１２に向かう書き込み電流が流れる。書き込み電流が磁気抵抗効果素子ＭＴＪ２の書き込み電流に対して不足する場合は、図１７に示すように、ワード線ＷＬの電位は、通常の電源電位Vddよりも高い電位にすることで対処できる。
【０１２９】
従って、第１の磁気抵抗効果素子ＭＴＪ１は、高抵抗値のままとなり、第２の磁気抵抗効果素子ＭＴＪ２は、高抵抗値から低抵抗値に変化する。
【０１３０】
リコールについては、電源Ｖｄｄを２段階で上昇させる方法を採用する。
【０１３１】
例えば、まず、ワード線ＷＬを“Ｌ”にし、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｌ”にした状態で、電源Ｖｄｄを第１のレベル（V-recall）まで上昇させ、トランジスタの閾値ばらつきに依存したデータをリコールする。第１のレベルは、（電源ＶｄｄのＨレベル）−（ＮチャネルＭＯＳＦＥＴの閾値電圧Ｖｔｈｎ）より小さい値とする。
【０１３２】
この後、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｈ”にする。続けて、ワード線ＷＬを“Ｌ”→“Ｈ”→“Ｌ”と変化させると、低抵抗値を有する磁気抵抗効果素子の両端の電位が、高抵抗値を有する磁気抵抗効果素子の両端の電位よりも低く、電源Ｖｄｄを第２のレベル（“Ｈ”）にすると、高抵抗値を有する磁気抵抗効果素子の両端の電位が“Ｈ”、低抵抗値を有する磁気抵抗効果素子の両端の電位が“Ｌ”に確定し、正確にリコールが実行される。
【０１３３】
上述の方法は、不揮発性ＳＲＡＭセルを複数のワード線からなるマトリックス状に配置し、電源Ｖｄｄを共通に制御する場合に適している。例えば、ワード線ＷＬ１からワード線ＷＬ１０まであるマトリックスの場合、電源Ｖｄｄを第１のレベルまで上げた後、“Ｌ”→“Ｈ”→“Ｌ”の変化をワード線ＷＬ１からワード線ＷＬ１０まで順に行う。その後、電源Ｖｄｄを第２のレベル（“Ｈ”）にし、ワード線ＷＬ１からワード線ＷＬ１０につながる全ての不揮発性ＳＲＡＭセルのリコールを終了する。
【０１３４】
不揮発性ＳＲＡＭセルを上述のようなマトリックス状に配置しない、または、電源Ｖｄｄを共通に制御しない場合は、必ずしも２段階で上昇させる必要は無い。
【０１３５】
具体的には、まず第１及び第２のビット線ＢＬ，ｂＢＬを“Ｌ”にした状態で、ワード線ＷＬを“Ｌ”→“Ｈ”と変化させる。その後、電源Ｖｄｄを“Ｈ”まで上昇させると、高抵抗値を有する磁気抵抗効果素子の両端の電位が“Ｈ”、低抵抗値を有する磁気抵抗効果素子の両端の電位が“Ｌ”に確定する。データの確定が確実になった時点でワード線ＷＬを“Ｈ”→“Ｌ”とし、ワード線ＷＬにつながる全ての不揮発性ＳＲＡＭセルのリコールを終了する。
【０１３６】
(3)   第３の実施例  
図１８は、第３の実施例を示している。
【０１３７】
第３の実施例の特徴は、第１及び第２のビット線ＢＬ，ｂＢＬの電位を等しくするイコライザを有する点にある。不揮発書き込みでは、第１及び第２のビット線ＢＬ，ｂＢＬの電位を等しくすることが前提となるため、このイコライザは、不揮発書き込みを正確に行うに当たって非常に有効である。
【０１３８】
このイコライザは、コンベンショナルなＳＲＡＭに備えられているイコライザをそのまま利用してもよい。
【０１３９】
不揮発性ＳＲＡＭセルは、第１及び第２のインバーターＩＮＶ１，ＩＮＶ２と、ゲートにワード線ＷＬが接続され、ソースに第１のビット線ＢＬが接続され、ドレインに第２のインバーターＩＮＶ２の入力端子が接続される第１のトランジスタＭ５と、ゲートにワード線ＷＬが接続され、ソースに第２のビット線ＢＬＢが接続され、ドレインに第１のインバーターＩＮＶ１の入力端子が接続される第２のトランジスタＭ６とを備える。
【０１４０】
また、不揮発性ＳＲＡＭセルは、第１の端子に第１のトランジスタＭ５のドレインが接続され、第２の端子に第１のインバーターＩＮＶ１の出力端子が接続される第１の可変抵抗素子Ｒ１と、第１の端子に第２のトランジスタＭ６のドレインが接続され、第２の端子に第２のインバーターＩＮＶ２の出力端子が接続される第２の可変抵抗素子Ｒ２とを備える。
【０１４１】
さらに、不揮発性ＳＲＡＭセルは、ソース／ドレインに第１及び第２のビット線ＢＬ，ｂＢＬが接続され、ゲートに制御信号ＮＶＷＥＱが入力される第３のトランジスタ（ＦＥＴ）Ｍ７を備える。制御信号ＮＶＷＥＱは、例えば、不揮発書き込み時に“Ｈ”となり、第１及び第２のビット線ＢＬ，ｂＢＬの電位を等しくする。
【０１４２】
第１のインバーターＩＮＶ１は、２つの電源端子Ｖｄｄ，Ｖｓｓの間に直列接続されるＰチャネルＭＯＳＦＥＴ  Ｍ１及びＮチャネルＭＯＳＦＥＴ  Ｍ２から構成される。また、第２のインバーターＩＮＶ２は、２つの電源端子Ｖｄｄ，Ｖｓｓの間に直列接続されるＰチャネルＭＯＳＦＥＴ  Ｍ３及びＮチャネルＭＯＳＦＥＴ  Ｍ４から構成される。
【０１４３】
この構成において、ワード線ＷＬ、第１及び第２のビット線ＢＬ，ｂＢＬの電位を制御して、リセット／書き込み／読み出しを実行する。
【０１４４】
リセット／書き込み／読み出しは、基本動作（図２〜図１２）で既に説明したので、ここでは、その詳細な説明を省略する。
【０１４５】
第３の実施例では、不揮発書き込み時に第１及び第２のビット線ＢＬ，ｂＢＬに電位差が発生することを防止できる。また、イコライザは、第１及び第２のビット線ＢＬ，ｂＢＬに対して１つあればよいため、不揮発性ＳＲＡＭセルの面積を増大させる要因とはなり得ない。
【０１４６】
(4)   第４の実施例  
図１９は、第４の実施例を示している。
【０１４７】
第４の実施例は、第１の実施例の変形例である。第４の実施例が第１の実施例と異なる点は、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の磁化固着層１１がＳＡＦ（synthetic antiferromagnet）構造を有していることにある。
【０１４８】
ＳＡＦ構造とは、強磁性層／非磁性層／強磁性層の積層構造を有し、２つの強磁性層が反強磁性結合する構造のことである。
【０１４９】
近年、この構造を有する磁気抵抗効果素子は、書き込み電流の大きさの違いにより、その抵抗値を変化させたり、変化させなかったりすることが可能である（ユニポーラ書き込みが可能である）、という性質を発揮することが発見されたため、この性質を利用して、不揮発書き込みを行うこともできる。
【０１５０】
不揮発性ＳＲＡＭセルは、第１及び第２のインバーターＩＮＶ１，ＩＮＶ２と、ゲートにワード線ＷＬが接続され、ソースに第１のビット線ＢＬが接続され、ドレインに第２のインバーターＩＮＶ２の入力端子が接続される第１のトランジスタＭ５と、ゲートにワード線ＷＬが接続され、ソースに第２のビット線ＢＬＢが接続され、ドレインに第１のインバーターＩＮＶ１の入力端子が接続される第２のトランジスタＭ６とを備える。
【０１５１】
さらに、不揮発性ＳＲＡＭセルは、第１の端子に第１のトランジスタＭ５のドレインが接続され、第２の端子に第１のインバーターＩＮＶ１の出力端子が接続される第１の磁気抵抗効果素子ＭＴＪ１と、第１の端子に第２のトランジスタＭ６のドレインが接続され、第２の端子に第２のインバーターＩＮＶ２の出力端子が接続される第２の磁気抵抗効果素子ＭＴＪ２とを備える。
【０１５２】
第１のインバーターＩＮＶ１は、２つの電源端子Ｖｄｄ，Ｖｓｓの間に直列接続されるＰチャネルＭＯＳＦＥＴ  Ｍ１及びＮチャネルＭＯＳＦＥＴ  Ｍ２から構成される。また、第２のインバーターＩＮＶ２は、２つの電源端子Ｖｄｄ，Ｖｓｓの間に直列接続されるＰチャネルＭＯＳＦＥＴ  Ｍ３及びＮチャネルＭＯＳＦＥＴ  Ｍ４から構成される。
【０１５３】
第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の各々は、磁化固着層１１、磁化自由層１２及びそれらの間のトンネル絶縁層１３を備えるスピン注入方式の磁気抵抗変化素子である。
【０１５４】
第１の磁気抵抗効果素子ＭＴＪ１の磁化固着層１１は、第１のトランジスタＭ５のドレインに接続され、第１の磁気抵抗効果素子ＭＴＪ１の磁化自由層１２は、第１のインバーターＩＮＶ１の出力端子に接続される。
【０１５５】
第２の磁気抵抗効果素子ＭＴＪ２の磁化固着層１１は、第２のトランジスタＭ６のドレインに接続され、第２の磁気抵抗効果素子ＭＴＪ２の磁化自由層１２は、第２のインバーターＩＮＶ２の出力端子に接続される。
【０１５６】
第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２は、例えば、磁化固着層１１が、それぞれ、強磁性金属１／非磁性金属／強磁性金属１のスタック構造から形成され、磁化自由層１２が、それぞれ、強磁性金属２から形成される。
【０１５７】
例えば、強磁性金属１は、GdFeCo、強磁性金属２は、TbFeCo、非磁性金属は、Cuである。トンネル絶縁層１３は、MgOである。
【０１５８】
第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２は、それぞれ、磁化固着層１１から磁化自由層１２に第１の値を有する書き込み電流（低電流）を流すと、高抵抗値から低抵抗値に変化し、磁化固着層１１から磁化自由層１２に第１の値よりも大きい第２の値を有する書き込み電流（高電流）を流すと、低抵抗値から高抵抗値に変化するものとする。
【０１５９】
この構成において、ワード線ＷＬ、第１及び第２のビット線ＢＬ，ｂＢＬの電位を制御して、リセット／書き込み／読み出しを実行する。
【０１６０】
図２０は、図１９の不揮発性ＳＲＡＭセルの動作の例を示している。
【０１６１】
ノーマルモードでの書き込み／読み出しは、それぞれ、第１の実施例（図１４及び図１５）と同様に行うことができるため、ここでは、その詳細な説明については省略する。
【０１６２】
不揮発書き込みでは、例えば、ワード線ＷＬを“Ｈ”にし、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｌ”にし、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２に対する書き込みを実行する。
【０１６３】
まず、ノーマルモードの書き込みにおいて不揮発性ＳＲＡＭセルが“１”を記憶していると仮定する。この場合、不揮発書き込みでは、第１の磁気抵抗効果素子ＭＴＪ１を高抵抗値とし、第２の磁気抵抗効果素子ＭＴＪ２を低抵抗値になるように書き込みが行われる。
【０１６４】
具体的には、不揮発性ＳＲＡＭセルが“１”を記憶しているとき、例えば、図１９において、ノードＮ１，Ｎ２が“Ｈ”、ノードＮ３，Ｎ４が“Ｌ”である。このため、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｌ”にし、電源電圧を“Ｈ-up”にすると、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２に、それぞれ、磁化固着層１１から磁化自由層１２に向かう書き込み電流が流れる。但し、“Ｈ-up”は、“Ｈ（例えば、電源電位Vdd）よりも高い電位である。
【０１６５】
従って、第１の磁気抵抗効果素子ＭＴＪ１に流れる書き込み電流は大きく、第２の磁気抵抗効果素子ＭＴＪ２に流れる書き込み電流は小さく、磁気抵抗効果素子ＭＴＪ１は高抵抗値に、磁気抵抗効果素子ＭＴＪ２は低抵抗値に変化する。
【０１６６】
以上より、データ“１”の不揮発書き込みが終了する。
【０１６７】
次に、ノーマルモードの書き込みにおいて不揮発性ＳＲＡＭセルが“０”を記憶していると仮定する。この場合、不揮発書き込みでは、第１の磁気抵抗効果素子ＭＴＪ１を低抵抗値とし、第２の磁気抵抗効果素子ＭＴＪ２を高抵抗値になるように書き込みが行われる。
【０１６８】
具体的には、不揮発性ＳＲＡＭセルが“０”を記憶しているとき、例えば、図１９において、ノードＮ１，Ｎ２が“Ｌ”、ノードＮ３，Ｎ４が“Ｈ”である。このため、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｌ”にし、電源電圧を“Ｈ-up”にすると、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２に、それぞれ、磁化固着層１１から磁化自由層１２に向かう書き込み電流が流れる。但し、“Ｈ-up”は、“Ｈ（例えば、電源電位Vdd”）よりも高い電位である。
【０１６９】
従って、第１の磁気抵抗効果素子ＭＴＪ１に流れる書き込み電流は小さく、第２の磁気抵抗効果素子ＭＴＪ２に流れる書き込み電流は大きく、磁気抵抗効果素子ＭＴＪ１は低抵抗値に、磁気抵抗効果素子ＭＴＪ２は高抵抗値に変化する。
【０１７０】
以上より、データ“０”の不揮発書き込みが終了する。
【０１７１】
不揮発書き込み後、ＳＲＡＭセルに対する電源供給が遮断され、さらに、ＳＲＡＭセルに対する電源供給が再開されると、リコールが実行される。
【０１７２】
リコールについては、第２の実施例（図１６）と同様に行うことができるため、ここでは、その詳細な説明については省略する。
【０１７３】
尚、第４の実施例では、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の磁化固着層１１がＳＡＦ構造を有することを前提とする。
【０１７４】
しかし、ＳＡＦ構造を有していない磁気抵抗効果素子についても、ユニポーラ書き込み（書き込み電流の向きが同じで、その大きさを異ならせることにより抵抗値を変化させる書き込み）が可能であるときは、その磁気抵抗効果素子について、本実施例を適用することができる。
【０１７５】
(5)   第５の実施例  
図２１乃至図２５は、第５の実施例を示している。
【０１７６】
図２２は、図２１  のＸＸＩＩ−ＸＸＩＩ線に沿う断面図、図２３は、図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図、図２４は、図２１のＸＸＩＶ−ＸＸＩＶ線に沿う断面図、図２５は、図２１のＸＸＶ−ＸＸＶ線に沿う断面図である。
【０１７７】
第５の実施例は、不揮発性ＳＲＡＭセルのレイアウトに関する。
【０１７８】
このレイアウトは、第１の実施例（図１３）に対応する。図２２乃至図２５において、第１の実施例（図１３）と同じ要素には、同じ符号を付してある。
【０１７９】
ＳＲＡＭセルは、コンベンショナルなＳＲＡＭセルと同様に、点対称のレイアウトを有する。
【０１８０】
具体的には、磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２は、ＳＲＡＭセル内に点対称に配置される。また、磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２は、共に、半導体基板２０側から、磁化自由層１２、トンネル絶縁層１３及び磁化固着層１１の順で、形成される。
【０１８１】
磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の磁化固着層１１、トンネル絶縁層１３及び磁化自由層１２の形成順序が同じであることは、製造プロセスの簡略化と製造コストの低減にとって非常に効果的である。
【０１８２】
ところで、第２及び第４の実施例は、第１の実施例と比べて、磁化固着層１１及び磁化自由層１２の位置が逆になっている。
【０１８３】
従って、図２１乃至図２５のレイアウトにおいて、磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の磁化固着層１１と磁化自由層１２とを入れ替えれば、第２及び第４の実施例に対応したレイアウトを形成することができる。
【０１８４】
３．  適用例  
本開示の不揮発性ＳＲＡＭセルは、不揮発性ＳＲＡＭはもちろんのこと、それ以外にも、例えば、ＦＰＧＡ（Field Programmable Gate Array）などに適用することができる。
【０１８５】
以下、順次、本開示に係わる不揮発性ＳＲＡＭセルの適用例を説明する。
【０１８６】
(1)   不揮発性ＳＲＡＭ  
図２６は、不揮発性ＳＲＡＭの基本構成を示している。
【０１８７】
不揮発性ＳＲＡＭセルＭＣは、コンベンショナルなＳＲＡＭと同様に、アレー状に配置され、メモリセルアレイ２１を構成する。
【０１８８】
メモリセルアレイ２１の第１の方向の一端には、ロウデコーダー２２が配置される。ロウデコーダー２２は、複数のワード線（複数のロウ）ＷＬのうちの１つを選択する。
【０１８９】
メモリセルアレイ２１の第２の方向の一端には、センスアンプ２３及び入出力回路２４が配置される。カラムデコーダー２５は、複数のビット線対（複数のカラム）ＢＬ，ｂＢＬのうちの１つを選択する。
【０１９０】
(2)   ＦＰＧＡ  
図２７は、ＦＰＧＡの第一例を示している。
【０１９１】
不揮発性ＳＲＡＭセルＭＣは、コンベンショナルなＦＰＧＡと同様に、アレー状に配置され、メモリセルアレイ３１を構成する。
【０１９２】
第一例では、不揮発性ＳＲＡＭセルＭＣに記憶される不揮発データを、ＦＰＧＡのＬＵＴ（Look Up Table）のコンフィギュレーションメモリやマルチプレクサ３２の切り替えデータとして用いる。
【０１９３】
図２８は、ＦＰＧＡの第二例を示している。
【０１９４】
不揮発性ＳＲＡＭセルＭＣは、コンベンショナルなＦＰＧＡと同様に、アレー状に配置され、メモリセルアレイ４１を構成する。
【０１９５】
第二例では、不揮発性ＳＲＡＭセルＭＣに記憶される不揮発データを、ＦＰＧＡのスイッチブロックのトランジスタＳＷを制御するデータとして用いる。
【０１９６】
４．  むすび  
本発明によれば、セル面積が小さい不揮発性ＳＲＡＭセルを提供できる。
【０１９７】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１９８】
１：  システム、  ２：  不揮発性ＳＲＡＭセル、  ３：  制御回路、  １１：  磁化固着層、  １２：  磁化自由層、  １３：  トンネルバリア層、  ２０：  半導体基板、  ２１，３１，４１：  メモリセルアレイ、  ２２：  ロウデコーダー、  ２３：  センスアンプ、  ２４：  入出力回路、  ２５：  カラムデコーダー、  ３２：  マルチプレクサ。
【図１】
2011187114.tif 000004
【図２】
2011187114.tif 000005
【図３】
2011187114.tif 000006
【図４】
2011187114.tif 000007
【図５】
2011187114.tif 000008
【図６】
2011187114.tif 000009
【図７】
2011187114.tif 000010
【図８】
2011187114.tif 000011
【図９】
2011187114.tif 000012
【図１０】
2011187114.tif 000013
【図１１】
2011187114.tif 000014
【図１２】
2011187114.tif 000015
【図１３】
2011187114.tif 000016
【図１４】
2011187114.tif 000017
【図１５】
2011187114.tif 000018
【図１６】
2011187114.tif 000019
【図１７】
2011187114.tif 000020
【図１８】
2011187114.tif 000021
【図１９】
2011187114.tif 000022
【図２０】
2011187114.tif 000023
【図２１】
2011187114.tif 000024
【図２２】
2011187114.tif 000025
【図２３】
2011187114.tif 000026
【図２４】
2011187114.tif 000027
【図２５】
2011187114.tif 000028
【図２６】
2011187114.tif 000029
【図２７】
2011187114.tif 000030
【図２８】
2011187114.tif 000031
【手続補正書】
【提出日】平成22年9月16日(2010.9.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正の内容】
【０１２４】
リセット動作では、ワード線ＷＬを“Ｈ”にし、第１及び第２のビット線ＢＬ，ｂＢＬを“Ｌ”にする。この時、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２では、共に、磁化自由層１２から磁化固着層１１に向かって書き込み電流が流れるため、第１及び第２の磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２は、共に、高抵抗値になる。リセット電流が磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の書き込み電流に対して不足する場合は、図１４に示すように、電源Ｖｄｄは、通常の電源電位Vddよりも高い電位にすることで対処できる。