(57)【要約】【課題】オン抵抗を低減させ、アバランシェ耐量を向上させる。【解決手段】第１の主電極と、前記第１の主電極の上に設けられた第１導電型の半導体層と、前記半導体層の上に形成され、前記半導体層の主面に対して平行な第１の方向にストライプ状に延在する複数の第２導電型のベース領域と、前記ベース領域のそれぞれの上に形成された第１導電型のソース領域および第２導電型のキャリア抜き領域と、前記ソース領域と前記半導体層との間の通電を制御する制御電極と、前記ソース領域および前記キャリア抜き領域に接続された第２の主電極と、を備え、前記ソース領域および前記キャリア抜き領域は、それぞれ前記第１の方向に延在し、前記ベース領域の上で、前記ソース領域と前記キャリア抜き領域とが並設していることを特徴とする半導体装置が提供される。【選択図】図１
2011199061.tif 000002
【特許請求の範囲】
【請求項１】
第１の主電極と、
前記第１の主電極の上に設けられた第１導電型の半導体層と、
前記半導体層の上に形成され、前記半導体層の主面に対して平行な第１の方向にストライプ状に延在する複数の第２導電型のベース領域と、
前記ベース領域のそれぞれの上に形成された第１導電型のソース領域および第２導電型のキャリア抜き領域と、
前記ソース領域と前記半導体層との間の通電を制御する制御電極と、
前記ソース領域および前記キャリア抜き領域に接続された第２の主電極と、
を備え、
前記ソース領域および前記キャリア抜き領域は、それぞれ前記第１の方向に延在し、前記ベース領域の上で、前記ソース領域と前記キャリア抜き領域とが並設していることを特徴とする半導体装置。
【請求項２】
前記ソース領域と前記半導体層との間の前記通電の経路は、前記制御電極の片側のみに形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソース領域よりも前記キャリア抜き領域のほうが前記ベース領域側に突き出ていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記キャリア抜き領域側の前記ベース領域よりも前記ソース領域側の前記ベース領域のほうが浅いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体層と前記ベース領域との接合界面と前記キャリア抜き領域との距離は、前記半導体層と前記ベース領域との接合界面と前記ソース領域との距離よりも小さいことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記ソース領域が前記ベース領域上で占める面積と、前記キャリア抜き領域が前記ベース領域上で占める面積と、は、略同じであることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記制御電極で挟まれた前記ベース領域の幅は、１ミクロン以下であることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
請求項１に記載された半導体装置の製造方法であり、
前記ソース領域および前記キャリア抜き領域を形成する工程は、
前記ソース領域の第１導電型の不純物を前記半導体層の主面に対して、１０°以上の角度をつけて、前記第１の方向に対して略垂直に前記ベース領域に注入する工程と、
前記第１導電型の不純物を注入する方向とは反対側から、前記キャリア抜き領域の第２導電型の不純物を前記半導体層の主面に対して、１０°以上の角度をつけて、前記第１の方向に対して略垂直に前記ベース領域に注入する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）に代表されるパワー半導体素子（以下、半導体装置）は、高速スイッチング特性、数１０（Ｖ）〜数１００（Ｖ）の逆方向阻止電圧を有しており、通信基地局、家庭用電気機器等における電力変換回路、制御回路、安全回路等に用いられている。これらの半導体装置を用いたシステムの小型化、高効率化、低消費電力化には、システムを構成する半導体装置のオン抵抗を低減させる必要がある。
【０００３】
オン抵抗の内訳は、主に、チャネル抵抗、ドリフト抵抗、基板抵抗、チップ外部配線抵抗等である。これらの中、ドリフト抵抗は、シリコン理論限界を算出する式より、最適な抵抗が決定される。高耐圧系の半導体装置ほどドリフト領域は厚く、不純物濃度が低い傾向にあり、低耐圧系の半導体装置ほどドリフト領域は薄く、不純物濃度が高い傾向にある。
【０００４】
低耐圧系の半導体装置のオン抵抗の低減化については、チャネル密度を増加する方法が有効である。チャネル密度を増加させた半導体装置として、チャネルが深さ方向に形成されたトレンチゲート型の縦型ＭＯＳＦＥＴがある。
【０００５】
トレンチゲート型の縦型ＭＯＳＦＥＴでは、アバランシェ降伏時に発生したホールをソース電極側に低抵抗で効率よく引き抜くために、ソース領域に隣接してｐ＋拡散領域（キャリア抜き領域）を設ける場合がある。例えば、ベース領域上に、ソース領域とｐ＋拡散領域とが交互に配置された半導体装置が開示されている（例えば、特許文献１参照）。
【０００６】
しかしながら、チャネルが形成されないｐ＋拡散領域は、オン抵抗の低減化に寄与しない。オン抵抗の低減化のために、ソース領域を拡大してもよいが、この場合は、ｐ＋拡散領域の減少によりアバランシェ耐量が低下してしまう。このように、オン抵抗の低減化とアバランシェ耐量の向上とはトレードオフの関係にある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−０６６７０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、オン抵抗が低減し、アバランシェ耐量が向上する半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１の主電極と、前記第１の主電極の上に設けられた第１導電型の半導体層と、前記半導体層の上に形成され、前記半導体層の主面に対して平行な第１の方向にストライプ状に延在する複数の第２導電型のベース領域と、前記ベース領域のそれぞれの上に形成された第１導電型のソース領域および第２導電型のキャリア抜き領域と、前記ソース領域と前記半導体層との間の通電を制御する制御電極と、前記ソース領域および前記キャリア抜き領域に接続された第２の主電極と、を備え、前記ソース領域および前記キャリア抜き領域は、それぞれ前記第１の方向に延在し、前記ベース領域の上で、前記ソース領域と前記キャリア抜き領域とが並設していることを特徴とする半導体装置が提供される。
【００１０】
また、本発明の一態様によれば、上記の半導体装置の製造方法であり、前記ソース領域および前記キャリア抜き領域を形成する工程は、前記ソース領域の第１導電型の不純物を前記半導体層の主面に対して、１０°以上の角度をつけて、前記第１の方向に対して略垂直に前記ベース領域に注入する工程と、前記第１導電型の不純物を注入する方向とは反対側から、前記キャリア抜き領域の第２導電型の不純物を前記半導体層の主面に対して、１０°以上の角度をつけて、前記第１の方向に対して略垂直に前記ベース領域に注入する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、オン抵抗が低減し、アバランシェ耐量が向上した半導体装置が実現する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係る半導体装置の斜視断面図である。
【図２】半導体装置の製造過程を説明する斜視断面図である。
【図３】半導体装置の製造過程を説明する斜視断面図である。
【図４】半導体装置の製造過程を説明する斜視断面図である。
【図５】比較例に係る半導体装置の斜視断面図である。
【図６】第１の実施の形態に係る半導体装置の作用効果を説明する斜視断面図である。
【図７】第１の実施の形態の効果を説明する図である。
【図８】第２の実施の形態に係る半導体装置の斜視断面図である。
【図９】第３の実施の形態に係る半導体装置の斜視断面図である。
【図１０】第４の実施の形態に係る半導体装置の斜視断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ、本発明の実施の形態について説明する。  
（第１の実施の形態）  
図１は、第１の実施の形態に係る半導体装置の斜視断面図である。  
第１の実施の形態に係る半導体装置１は、第１の主電極であるドレイン電極と、第１の主電極の上に設けられた第１導電型の半導体層１０と、半導体層１０の上に形成された半導体層１１と、半導体層１１の主面に対し垂直な方向からみてストライプ状に延在する複数本の第２導電型のベース領域１２と、ベース領域１２のそれぞれの上に形成された第１導電型のソース領域１３および第２導電型のキャリア抜き領域１４と、を備える。さらに、半導体装置１は、ソース領域１３と半導体層１０との間の通電経路を制御する制御電極であるゲート電極２０と、ソース領域１３およびキャリア抜き領域１４に接続された第２の主電極であるソース電極８０とを備える。キャリア抜き領域１４とは、例えば、ベース領域１２、半導体層１１等で発生した正孔（ホール）をソース電極８０側に排出させるための領域である。半導体装置１は、トレンチゲート型の縦型ＭＯＳＦＥＴである。
【００１４】
ソース領域１３およびキャリア抜き領域１４は、それぞれ連続状に延在し、ベース領域１２の上で、ソース領域１３とキャリア抜き領域１４とが並設している。
【００１５】
半導体装置１においては、例えば、単結晶シリコン（Ｓｉ）からなる半導体層１０が設けられている。半導体層１０の導電型は、ｎ＋形である。半導体層１０の上には、シリコンからなる半導体層（エピタキシャル層）１１が設けられている。半導体層１１の導電型は、ｎ−形である。半導体層１１の不純物濃度は、半導体層１０の不純物濃度よりも低い。半導体層１０は、半導体装置１のドレイン領域（コレクタ領域層）であり、半導体層１１は、半導体装置１のドリフト領域である。
【００１６】
半導体層１１の上には、ｐ形のベース領域１２が複数設けられている。ベース領域１２は、例えば、ｐ形の不純物が注入されたシリコンにより構成されている。それぞれのベース領域１２は、半導体層１１から上方に延び、メサ状になっている。ベース領域１２の間には、酸化珪素（ＳｉＯ２）からなる絶縁膜２１を介して、トレンチ状のゲート電極２０が設けられている。ゲート電極２０は、相互に平行に且つ一定の周期で配列されている。ゲート電極２０は、例えば、ポリシリコンからなる。換言すれば、ゲート電極２０とベース領域１２とは、交互に配置されている。ゲート電極２０の下端は、ベース領域１２の下端よりも低く配置されている。また、ベース領域１２およびゲート電極２０は、半導体層１０の主面に対し垂直な方向からみて、それぞれ同じ方向にストライプ状に延在している。
【００１７】
ベース領域１２の上には、ｎ＋形拡散領域であるソース領域（エミッタ領域）１３と、ｐ＋形拡散領域であるキャリア抜き領域１４が設けられている。すなわち、ベース領域１２の上側は、ソース領域１３と、キャリア抜き領域１４とにより二分されている。ここで、片側がソース領域１３、もう片側がキャリア抜き領域１４である。ソース領域１３およびキャリア抜き領域１４は、ベース領域１２またはゲート電極２０が延在する方向と略平行に延在している。ソース領域１３の下端およびキャリア抜き領域１４の下端は、略同じ高さである。ソース領域１３の下端およびキャリア抜き領域１４の下端は、ゲート電極２０の上端よりも低く構成されている。ゲート電極２０の上には、ゲート絶縁膜である絶縁膜２２が設けられている。
【００１８】
ソース領域１３およびキャリア抜き領域１４には、ソース電極８０がオーミック接続されている。本実施の形態では、ソース領域１３およびキャリア抜き領域１４を明示する都合上、ソース電極８０を点線で表示している。ゲート電極２０には、ゲート配線（図示せず）がオーミック接続されている。半導体層１０の下面には、ドレイン電極８１がオーミック接続されている。これらのソース電極８０、ドレイン電極８１およびゲート配線は、例えば金属により形成されている。
【００１９】
ゲート電極２０に挟まれたベース領域１２の幅は、１．０μｍ以下（例えば、０．２μｍ〜１．０μｍ）である。ベース領域１２に挟まれたゲート電極２０の幅は、１．０μｍ以下（例えば、０．２μｍ〜０．６μｍ）である。ゲート電極２０またはベース領域１２の繰り返しのピッチは、０．４μｍ〜１．６μｍである。
【００２０】
半導体装置１の製造方法の概略について説明する。  
図２〜図４は、半導体装置の製造過程を説明する斜視断面図である。
【００２１】
先ず、図２（ａ）に示すように、ｎ＋形の半導体層１０の上に、半導体層１０よりも不純物濃度が低いｎ−形の半導体層１１を形成する。ここで、不純物濃度とは、電気伝導に寄与する実効的な不純物濃度である。半導体層１１は、エピタキシャル成長法により形成する。
【００２２】
続いて、図２（ｂ）に示すように、半導体層１１にｐ形不純物のイオン注入を施し、半導体層１１の上に、加工前のベース領域１２Ｆを形成する。  
続いて、図２（ｃ）に示すように、加工前のベース領域１２Ｆの上に、ベース領域１２の幅に対応したマスクパターン９０を形成する。マスクパターン９０は、例えば、フォトレジスト、酸化珪素、窒化珪素（Ｓｉ３Ｎ４）等からなる。
【００２３】
次に、マスクパターン９０をマスクとして、加工前のベース領域１２Ｆにドライエッチング処理を施し、図３（ａ）に示すように、ベース領域１２を形成する。ベース領域１２間には、トレンチ９１が形成される。
【００２４】
続いて、図３（ｂ）に示すように、トレンチ９１内に、ゲート電極２０、絶縁膜２１を形成し、さらに、ゲート電極２０および絶縁膜２１の上に、ゲート酸化膜である絶縁膜２２を形成する。この段階では、絶縁膜２２の表面よりもベース領域１２の上端が高くなるように加工される。高さについては、必要に応じてゲート電極２０、絶縁膜２１についてエッチバック処理を施して調整する。すなわち、この段階では、絶縁膜２２の表面の高さから、さらに上方に突き出たベース領域１２が形成される。
【００２５】
続いて、ベース領域１２の先端部分にイオン注入を施す。例えば、図３（ｃ）に示すように、ｎ形の不純物を、１０度以上の斜め入射により、図の左側から斜めに注入する。すなわち、ソース領域１３に含有される第１導電型の不純物を、半導体層１０の主面に対して、１０°以上の角度をつけて、ベース領域１２がストライプ状に延在する方向に対し略垂直にベース領域に注入する。ここで、１０°以上の角度とは、半導体層１０の主面に対する垂線（主面の法線）から１０°以上の角度である。そして、必要に応じて加熱処理を施す。この場合、斜め入射によってベース領域１２の先端部分がマスクになり、ベース領域１２の先端部分の左側に、選択的にソース領域１３が形成される。ソース領域１３を形成するためのｎ形の不純物の注入量は、先にベース領域１２に注入されたｐ形の不純物の注入量よりも多く設定する。ただし、ソース領域１３とは反対側のキャリア抜き領域１４が形成される領域の不純物濃度に影響を与えない程度の注入量にする。これにより、ベース領域１２の先端は、ｐ形の不純物の作用が打ち消され、ｎ＋形になる。ソース領域１３の不純物濃度は、１．０×１０１８ｃｍ−３以上である。
【００２６】
次に、図４（ａ）に示すように、ｐ形の不純物を、１０度以上の斜め入射により、図の右側から斜めに注入する。そして、必要に応じて加熱処理を施す。すなわち、第１導電型の不純物を注入する方向とは反対側から、キャリア抜き領域１４に含まれる第２導電型の不純物を、半導体層１０の主面に対して、１０°以上の角度をつけて、ベース領域１２がストライプ状に延在する方向に対し略垂直にベース領域に注入する。この場合、斜め入射によってベース領域１２の先端部分がマスクになり、ベース領域１２の先端部分の右側に、選択的にキャリア抜き領域１４が形成される。ただし、ソース領域１３が形成された領域の不純物濃度に影響を与えない程度の注入量にする。キャリア抜き領域１４の不純物濃度は、例えば、１．０×１０１８ｃｍ−３以上である。  
すなわち、セルフアラインにより、ベース領域１２の上に、ソース領域１３およびキャリア抜き領域１４が形成される。
【００２７】
なお、ソース領域１３の下端およびキャリア抜き領域１４の下端は、イオン注入時の加速電圧、加熱温度等を制御することにより、略同じ高さに調整される。ソース領域１３の下端およびキャリア抜き領域１４の下端は、イオン注入時の加速電圧、加熱温度等を制御することにより、ゲート電極２０の上端よりも低くなるように調製される。イオン注入における斜め入射の角度につては、１０度以上の例を示したが、例えば、３０度程度にしてもよい。  
このように、本実施の形態では、ソース領域１３およびキャリア抜き領域１４の選択的な形成において、マスク部材が不要になり、製造工程の低コスト化が図れる。
【００２８】
続いて、図４（ｂ）に示すように、ソース領域１３およびキャリア抜き領域１４に接続するソース電極８０を形成する。半導体層１０の下面には、ドレイン電極８１を形成する。このような製造過程により、半導体装置１が形成される。
【００２９】
半導体装置１の作用効果について説明する。  
半導体装置１の作用効果を説明する前に、比較例に係る半導体装置１００の作用効果について説明する。
【００３０】
図５は、比較例に係る半導体装置の斜視断面図である。  
比較例に係る半導体装置１００においては、ベース領域１２の上に、ソース領域１３０が断続的に形成されている。さらに、ソース領域１３０の間に、キャリア抜き領域１４０が形成されている。すなわち、ソース領域１３０とキャリア抜き領域１４０とは、交互に配列されており、ソース領域１３０の上面と、キャリア抜き領域１４０の上面とが同一平面をなしている。ソース領域１３０とキャリア抜き領域１４０とが交互に配列する方向は、ベース領域１２またはゲート電極２０がストライプ状に延在する方向と略平行である。これ以外の構造は、半導体装置１と同じである。半導体装置１００にも上述したソース電極８０、ドレイン電極８１が設けられている。
【００３１】
半導体装置１００においては、半導体装置１００がオン状態にあるとき、ソース領域１３０と半導体層１０との間に電子電流が流れる。この際、ソース領域１３０と半導体層１０との間の電位差は極めて小さい。一方、半導体装置１００がオン状態からオフ状態に切り替わると、ソース領域１３０と半導体層１０との間の電位差が急激に上昇し、一時的に、本来のオフ状態における電位差を超えて、過電圧の状態となる。このとき、ゲート電極２０の下端部付近、あるいは、ベース領域１２と半導体層１１との接合界面においてアバランシェ降伏が発生し、電子−正孔対が発生する場合がある。そして、発生した正孔は、ベース領域１２において上側（ソース電極８０側）に向かって移動する。
【００３２】
このとき、発生した正孔の直上に、ｐ＋形であるキャリア抜き領域１４０が存在すれば、この正孔は、直上にあるキャリア抜き領域１４０を通じて、ソース電極側に速やかに排出される。この排出の流れを矢印Ａで示す。
【００３３】
一方、発生した正孔の直上に、ｎ＋形であるソース領域１３０が存在した場合、この正孔は、ソース領域１３０から排出され難い。従って、正孔は、一旦、ソース領域１３０の下側を流れた後、ソース領域１３０に隣接するキャリア抜き領域１４０を通じて、ソース電極側に排出される。従って、ソース領域１３０の下側では、正孔が流れる抵抗が高くなる。この排出の流れを矢印Ｂで示す。従って、半導体装置１００においては、発生した正孔の直上に、ソース領域１３０が存在した場合、正孔が排出され難い構造になっている。
【００３４】
また、ベース領域１２の不純物濃度は、ＭＯＳＦＥＴの閾値電圧（Ｖｔ）を決定するために、キャリア抜き領域１４０よりも低い。従って、正孔がソース領域１３０の下側のベース領域１２に溜まると、この部分におけるベース領域１２のポテンシャルの増加により、ソース領域１３０（ｎ＋形）／ベース領域１２（ｐ形）／半導体層１１（ｎ−形）で形成される寄生バイポーラトランジスタが動作する可能性がある。
【００３５】
寄生バイポーラトランジスタが動作してしまうと、ソース領域１３０／ベース領域１２／ドリフト領域において、局所的に電流集中が起き、目的のアバランシェ電流より低い電流値で素子破壊が起こる場合がある。これを防止するため、キャリア抜き領域１４０を拡大して、アバランシェ耐量を向上させる方法がある。しかし、キャリア抜き領域１４０を拡大すると、ソース領域１３０が減少し、オン抵抗が増加してしまう。このように、オン抵抗の低減化とアバランシェ耐量の向上とはトレードオフの関係にある。
【００３６】
これに対し、図６は、第１の実施の形態に係る半導体装置の作用効果を説明する斜視断面図である。  
半導体装置１においては、ソース領域１３およびキャリア抜き領域１４が、ベース領域１２の上に、それぞれ連続状に延在し、ベース領域１２の上で、ソース領域１３とキャリア抜き領域１４とが並設している。
【００３７】
半導体装置１においては、ゲート電極２０の下端部付近、あるいは、ベース領域１２と半導体層１１との接合界面においてアバランシェ降伏が生じた際に発生する正孔は、ベース領域１２において上側（ソース電極８０側）に向かって移動する。
【００３８】
ベース領域１２上には、キャリア抜き領域１４がストライプ状に配置されている。換言すれば、ベース領域１２内の正孔の直上には、任意の位置においてキャリア抜き領域１４が存在している。従って、正孔は、ベース領域１２内の任意の位置からこのキャリア抜き領域１４を通じて、ソース電極側に速やかに排出される。この排出の流れを矢印Ｃで示す。すなわち、半導体装置１においては、半導体装置１００の例で示された矢印Ｂの正孔の流れが存在しない。従って、半導体装置１においては、正孔が半導体装置１００よりも排出され易い構造となり、上述した寄生バイポーラトランジスタの誤動作が抑制される。
【００３９】
また、半導体装置１においては、ベース領域１２の上で、ソース領域１３とキャリア抜き領域１４とが並設しているので、ゲート電極２０の片側にのみチャネルが形成される。
【００４０】
ここで、キャリア抜き領域１４もｎ＋形のソース領域とする半導体装置では、ゲート電極２０の両側にチャネルが形成される。この装置のチャネル密度を１００％とすると、半導体装置１においては、５０％のチャネル密度が確保されている。
【００４１】
半導体装置１００では、オン抵抗の低減化と、アバランシェ耐量を向上させるために、ソース領域１３０とキャリア抜き領域１４０の面積比が１：２程度に設計される場合がある。このため、ゲート電極２０の両側にチャネルが形成されても、キャリア抜き領域１４０とゲート電極２０との間にはチャネルが形成されないため、チャネル密度が３０〜４０％程度になってしまう。
【００４２】
例えば、図７は、第１の実施の形態の効果を説明する図である。  
図７の横軸は、ゲート電極２０に挟まれる、メサ部分のベース領域１２の上において、（ベース領域１２がキャリア抜き領域１４に接する面積）／（（ベース領域１２がキャリア抜き領域１４に接する面積）＋（ベース領域１２がソース領域１３に接する面積））である。これを‘Ｒ’とする。  
右縦軸は、アバランシェ耐量である。左縦軸は、１／（オン抵抗）である。  
実線のラインｒは、１／（オン抵抗）の変化が示され、破線のラインｐ、ｑは、アバランシェ耐量の変化が示されている。
【００４３】
半導体装置１００では、‘Ｒ’が大きくなるほど、アバランシェ耐量が増加し（図中のラインｐ）、オン抵抗が高くなる（図中のラインｒ）。また、セルピッチの微細化を図ると、メサ部分（ベース領域１２）が狭くなるために、ベース領域１２自体の抵抗が高くなる。このため、正孔が抜け難くなり、アバランシェ耐量はさらに低くなる傾向にある（図中のラインｑ）。すなわち、半導体装置１００では、セルピッチの微細化を図ると、アバランシェ耐量のラインがｐラインからｑラインに移行する。
【００４４】
従って、ＭＯＳトランジスタが形成されたユニットセルのピッチ（以下、セルピッチ）の微細化にともない、アバランシェ耐量を高く維持するためには、‘Ｒ’をより大きくする必要がある（図中のＡ、Ｂ点参照）。但し、ｐラインからｑラインに移行すると、ソース領域１３の面積が相対的に小さくなり、オン抵抗が増加してしまう。
【００４５】
これは、セルピッチの微細化によるチャネルの高密度化に伴う低オン抵抗化の効果が‘Ｒ’増大によって打ち消されてしまうことを意味する。すなわち、チャネルの高密度化のメリットがなくなってしまう。この傾向は、セルピッチを微細化するほど、顕著になる。
【００４６】
これに対し、点Ｃは、半導体装置１の効果を示している。半導体装置１では、半導体装置１の‘Ｒ’が常に５０％で設計（確保）されている。このため、世代交代に伴うピッチ微細化を図っても、半導体装置１００のように、‘Ｒ’を変更する必要がない。すなわち、半導体装置１では、微細化になるほど、チャネルが高密度になり、点Ｃの位置は、上方に移動する。これにより、オン抵抗が低減する。さらに、半導体装置１は、半導体装置１００よりも効率よく正孔を排出することができるので（図６参照）、半導体装置１００よりも相対的に高いアバランシェ耐量を得る。従って、半導体装置１では、高いアバランシェ耐量を保持したまま、微細化分の低オン抵抗化を実現することができる。
【００４７】
このように半導体装置１では、半導体装置１００でみられるトレードオフが発せず、オン抵抗の低減化がなされ、且つ高いアバランシェ耐量を保持することができる。  
また、半導体装置１では、セルピッチ（例えば、ベース領域１２のピッチ）の微細化により、ゲート電極２０の間隔が狭まるために、ゲート電極２０の下端のポテンシャルがより平坦化する。従って、ゲート電極２０の下端部付近でのアバランシェ降伏が抑制され、耐圧効率を高め、その分、ドリフト層の高濃度化（低オン抵抗化）を図ることができる。  次に、他の実施の形態について説明する。以下の説明では、同一の部材には同一の符号を付し、必要に応じて説明を省略する。
【００４８】
（第２の実施の形態）  
図８は、第２の実施の形態に係る半導体装置の斜視断面図である。  
図８に示す半導体装置２では、ソース領域１３よりもキャリア抜き領域１４のほうがベース領域１２側に突き出ている。キャリア抜き領域１４の下端は、ソース領域１３の下端よりも低く、キャリア抜き領域１４の下端が半導体装置１よりもより半導体層１０側に近接している。キャリア抜き領域１４については、イオン注入、あるいは加熱処理条件を調節して形成する。
【００４９】
半導体装置２によれば、ソース領域１３よりもキャリア抜き領域１４のほうがベース領域１２側に突き出ているので、半導体装置１よりもアバランシェ降伏により発生した正孔を効率よくキャリア抜き領域１４からソース電極８０に流すことができる。従って、アバランシェ耐量がさらに向上する。また、オン抵抗については、半導体装置１と同じになる。
【００５０】
（第３の実施の形態）  
図９は、第３の実施の形態に係る半導体装置の斜視断面図である。  
図９に示す半導体装置３では、ソース領域１３よりもキャリア抜き領域１４のほうがベース領域１２側に突き出ている。キャリア抜き領域１４の下端は、ソース領域１３の下端よりも低く、キャリア抜き領域１４の下端が半導体装置１よりもより半導体層１０側に近接している。さらに、半導体層１０とベース領域１２との接合界面は、傾斜している。また、キャリア抜き領域１４側のベース領域１２よりもソース領域１２側のベース領域１２のほうが浅い。ベース領域１２と半導体層１０によるｐｎ接合界面の下端は、ゲート電極２０の下端と略同じ深さにある。
【００５１】
半導体装置３によれば、ベース領域１２と半導体層１０によるｐｎ接合界面での電界は、キャリア抜き領域１４側のｐｎ接合界面（先端部分）に集中する。従って、キャリア抜き領域１４側のｐｎ接合（ｐｎ接合の深い側）で優先的にアバランシェ降伏が起き易くなり、発生した正孔を直上のキャリア抜き領域１４からソース電極８０に効率よく流すことができる。従って、アバランシェ耐量がさらに向上する。
【００５２】
（第４の実施の形態）  
図１０は、第４の実施の形態に係る半導体装置の斜視断面図である。  
図１０に示す半導体装置４では、ソース領域１３よりもキャリア抜き領域１４のほうがベース領域１２側に突き出ている。キャリア抜き領域１４の下端は、ソース領域１３の下端よりも低く、キャリア抜き領域１４の下端が半導体装置１よりもより半導体層１０側に近接している。さらに、キャリア抜き領域１４側のベース領域１２よりもソース領域１２側のベース領域１２のほうが深く構成され、ベース領域１２と半導体層１０によるｐｎ接合界面がキャリア抜き領域１４の直下に位置している。半導体層１０とベース領域１２との接合界面は、傾斜し、接合界面は、ソース領域１３よりもキャリア抜き領域１４に近接している。
半導体装置４では、キャリア抜き領域１４のｐ形不純物濃度は、ベース領域１２のｐ形不純物濃度よりも高いので、キャリア抜き領域１４側のｐｎ接合界面は、ソース領域１２側のｐｎ接合界面に比べ空乏層が延び難い。従って、キャリア抜き領域１４側のｐｎ接合界面における耐性は、ソース領域１２側のｐｎ接合界面の耐性よりも低くなる。その結果、キャリア抜き領域１４側で優先的にアバランシェ降伏が起き易くなり、発生した正孔を直上のキャリア抜き領域１４からソース電極８０に効率よく流すことができる。従って、アバランシェ耐量がさらに向上する。
【００５３】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。  
例えば、ＭＯＳＦＥＴ構造をＩＧＢＴ構造へ適用することも可能である。また、半導体材は、シリコンに限定されず、ＳｉＣやＧａＮといった材料を用いることができる。
【００５４】
また、本実施の形態では、第１導電型をｎ形とし、第２導電型をｐ形とした場合について説明したが、第１導電型をｐ形とし、第２導電型をｎ型とする構造についても実施の形態に含まれ、同様の効果を得る。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【００５５】
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。  
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００５６】
１、２、３、４、１００ 半導体装置
１０ 半導体層
１１ 半導体層
１２、１２Ｆ ベース領域
１３、１３０ ソース領域
１４、１４０ キャリア抜き領域
２０ ゲート電極
２１、２２ 絶縁膜
８０ ソース電極
８１ ドレイン電極
９０ マスクパターン
９１ トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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