(57)【要約】【課題】複数の直流電源を用いる電子回路において、簡単な構成で、デジタル制御信号を出力する信号ＩＣを保護可能な過電圧保護回路を提供する。【解決手段】過電圧保護回路６３は、ドレイン、ゲート及びソースを有するNチャンネルJFET７０と、プルダウン抵抗７１とを備える。制御ボードの出力側から繋がる信号線８０に、定格以上の電圧が印加される場合、ゲート及びソース間に逆バイアスがかかり、ドレイン及びソース間の電流の流れが遮断される。【選択図】図３
2011036051.tif 000002
【特許請求の範囲】
【請求項１】
複数の直流電源を用いる電子回路においてデジタル信号を出力する信号回路を過電圧から保護するための過電圧保護回路であって、
ドレイン、ゲート及びソースを有するNチャンネルJFET（Junction Field Effect Transistor）と、抵抗とを備え、
前記信号回路の出力側から繋がる信号線に、前記直流電源のうち少なくとも１つの直流電源により印加される電圧であって定格以上の電圧が印加される場合、前記ゲート及び前記ソース間に逆バイアスがかかり、前記ドレイン及び前記ソース間の電流の流れが遮断される
ことを特徴とする過電圧保護回路。
【請求項２】
前記信号回路の出力側に接続される
ことを特徴とする請求項１に記載の過電圧保護回路。
【請求項３】
前記信号回路の出力側に前記ゲート及び前記ドレインが接続され、前記ソースが、当該過電圧保護回路の出力側である
ことを特徴とする請求項２に記載の過電圧保護回路。
【請求項４】
前記信号回路の出力側に、所定の電圧に比例する電流を流すための電源供給部が接続され、
前記電源供給部の出力側に、前記ゲート及び前記ドレインが接続されることにより、前記電源供給部を介して前記信号回路の出力側に前記ゲート及び前記ドレインが接続される
ことを特徴とする請求項３に記載の過電圧保護回路。
【請求項５】
前記抵抗は、プルダウン抵抗であって、
前記ソースに前記プルダウン抵抗が接続される
ことを特徴とする請求項１乃至４のいずれか一項に記載の過電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電圧保護回路に関する。
【背景技術】
【０００２】
従来より、例えば、印字ヘッドを駆動して印刷するインクジェット記録装置がある。このようなインクジェット記録装置では、複数の直流電源を用いており、印加される電圧に応じて各電子回路が接続されている。ところが、印字ヘッドを基板に接続する際、FFCの斜め挿しや誤挿入等してしまったり、インクや不純物等で基板上の回路が短絡（ショート）してしまったりするなどの異常が起きることがある。基板上には印字ヘッドを駆動するためのデジタル制御信号を出力する信号ＩＣ(Integrated Circuit)が配設されており、このような異常が発生した場合、印字ヘッドと共に信号ＩＣを破損することがあった。
【０００３】
このような複数の直流電源を用いる電子回路での誤接続に対応して、印字ヘッドや信号ＩＣなどの各部品を保護する方法は、使用する主電源の過電圧を保護する保護回路又はヒューズ等により装置全体の電源を遮断する方法が一般的である。例えば、特許文献１には、MOSFET (Metal Oxide Semiconductor Field Effect Transistor)を使用した、過電圧を保護する保護回路の構成及び制御方法が開示されている。また、特許文献２には、電子機器のシステム電源における誤接続における保護回路の構成及び制御方法が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１〜２の技術は、電源を供給するための電源回路を保護するものであり、デジタル制御信号を出力する信号ＩＣを保護することは困難であった。また、特許文献１〜２の技術は、電子回路上に保護回路を組み込むものであり、このような構成によれば、保護回路の追加により、電子回路が複雑な構成になり、コストが増加する恐れがある。このため、簡単な構成で、信号ＩＣを保護することが望まれていた。
【０００５】
本発明は、上記に鑑みてなされたものであって、複数の直流電源を用いる電子回路において、簡単な構成で、デジタル制御信号を出力する信号ＩＣを保護可能な過電圧保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、複数の直流電源を用いる電子回路においてデジタル信号を出力する信号回路を過電圧から保護するための過電圧保護回路であって、ドレイン、ゲート及びソースを有するNチャンネルJFET（Junction Field Effect Transistor）と、抵抗とを備え、前記信号回路の出力側から繋がる信号線に、前記直流電源のうち少なくとも１つの直流電源により印加される電圧であって定格以上の電圧が印加される場合、前記ゲート及び前記ソース間に逆バイアスがかかり、前記ドレイン及び前記ソース間の電流の流れが遮断されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、複数の直流電源を用いる電子回路において、簡単な構成で、デジタル制御信号を出力する信号ＩＣを保護可能になる。
【図面の簡単な説明】
【０００８】
【図１】図１は、一実施の形態にかかる複数の直流電源を用いた電子機器の構成の概略を例示する図である。
【図２】図２は、電子機器の例として、画像形成装置の構成の概略を例示する図である。
【図３】図３は、印字ヘッド５４を駆動する部分について、ＰＳＵと、制御ボード５１との構成の概略を例示する図である。
【図４】図４は、過電圧保護回路６３の構成の概略を例示する図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、この発明にかかる保護回路の実施の形態を詳細に説明する。
【００１０】
図１は、本実施の形態にかかる複数の直流電源を用いた電子機器の構成の概略を例示する図である。電子機器は、アクチュエータ（作動装置）５０と、制御ボード５１と、第１電源５２と、第２電源５３とを備える。アクチュエータ５０は、ＤＣ（Direct Current）モータやステッピングモータ等である。制御ボード５１は、デジタルの信号として後述のデジタル制御信号を生成してこれにより、アクチュエータ５０を制御する。第１電源５２及び第２電源５３は、ＡＣ１００Ｖからの交流電源から各々異なる電圧の直流電源に変換する。ここで電子機器とは、複数の直流電源を用いてアクチュエータ５０を制御するものであれば、特に限定されない。通常、ＤＣモータやステッピングモータ等のアクチェータは、ＤＣ１２ＶやＤＣ２４Ｖを使用している。また、アクチュエータを制御するための制御ボートに配設されるデジタル系の各電子回路は、３．３Ｖや５Ｖ等で制御されている。電子回路上で使用する電源が決まれば、その主電源となる電圧を印加できる直流電源（ＰＳＵ：Power Supply Unit）を設計することになる。勿論、市販の直流電源等を使用することも可能であり、電子機器のシステムや全体の規模、容量等により適切な直流電源を選定するのが一般的である。図１の例では、第１電源５２及び第２電源５３の２つの直流電源を使用しているが、単一電源として１つの直流電源から使用したい直流電源を作るようにしても良い。通常、ロジック系で使う３．３Ｖや２．５Ｖ等の電源は、５Ｖ電源から、ＤＣ／ＤＣコンバータ等を使用して電源回路上で作るのが一般的である。
【００１１】
図２は、電子機器の例として、画像形成装置の構成の概略を例示する図である。画像形成装置とは、画像を形成して出力するものであるが、ここではインクジェット記録装置を例にして説明する。このようなインクジェット記録装置は、図１に示したアクチュエータとして、印字ヘッド５４を備える。制御ボード５１は、デジタル制御信号を生成しこれにより、印字ヘッド５４を制御する。尚、インクジェット記録装置は、この他、画像を形成するための画像形成エンジンや画像処理を行うためのＡＳＩＣなどの各部品を備えるが、便宜上、ここではこれらの図示及び説明を省略する。通常、インクジェット記録装置では、印字ヘッドの中のピエゾ素子を駆動させて印刷する。使用するピエゾ素子により違いもあるが、このピエゾ素子を駆動する電源として、ＤＣ３７Ｖが必要となる。勿論その他にも、デジタル制御信号を通信するための主電源である５Ｖや３．３Ｖも必要となる。図２の例では、第１電源５２は、５Ｖの直流電源であり、第２電源５３は、３７Ｖの直流電源である。本実施の形態にインクジェット記録装置では、専用の直流電源（ＰＳＵ）を設計し、これにより、第１電源５２及び第２電源５３を構成する。この第１電源５２及び第２電源５３から印加される電圧について、制御ボード５１を過電圧から保護するための過電圧保護回路を設ける。
【００１２】
次に、印字ヘッド５４を駆動する部分について、過電圧保護回路を設けた制御ボード（MCB：Main Control Board）５１の構成の概略を、図３を用いて説明する。制御ボード５１は、ＦＰＧＡ（Field Programmable Gate Array）５５と、ＤＣ／ＤＣコンバータ６１と、レベルコンバータ６２と、過電圧保護回路６３と、フォトＭＯＳリレー６４と、Ｄ／Ａ６５と、ＶＣＯＭ−ＡＭＰ６６とを有する。ＦＰＧＡ５５は、制御ボード５１に搭載されるＬＳＩ（Large Scale Integration）であり、印字ヘッド５４を制御するためのデジタル制御信号を出力する信号回路である。デジタル制御信号としては、具体的には、SCK（Serial Clock）信号、LAT(ラッチ)信号及びMN信号（階調コントロール信号）などのロジック信号と、上述したピエゾ素子を駆動するための駆動信号とがある。また、ＦＰＧＡ５５は、５Ｖの電圧を制御するための電源信号と、３７Ｖの電圧を制御するための電源信号とを出力する。
【００１３】
ＤＣ／ＤＣコンバータ６１には、５Ｖの電圧を制御するための電源信号が入力され、３７Ｖの電圧が印加される。ＤＣ／ＤＣコンバータ６１は、当該電源信号に従って、３７Ｖの電圧を５Ｖの電圧に変換する。そして、ＤＣ／ＤＣコンバータ６１の出力側から、５Ｖの電圧に比例する電流が、印字ヘッド５４の入力側に流れる。ＤＣ／ＤＣコンバータ６１から印加された５Ｖの電圧に比例する電流の一部は、印字ヘッド５４へ流れる電流と分岐してレベルコンバータ６２に流れる。レベルコンバータ６２には、ＦＰＧＡ５５から出力されたロジック信号が入力される。レベルコンバータ６２は、ＤＣ／ＤＣコンバータ６１から流れる電流に対応する電圧のレベルを３．３Ｖから５Ｖに変換する。そして、レベルコンバータ６２の出力側から、５Ｖの電圧に比例する電流が流れる。このようなレベルコンバータ６２は、電源供給部の機能を果たす。また、レベルコンバータ６２は、ＦＰＧＡ５５から入力されたロジック信号を、信号線８０を介して出力する。
【００１４】
過電圧保護回路６３は、レベルコンバータ６２の出力側と、印字ヘッド５４の入力側との間に接続され、ＦＰＧＡ５５から出力されて印字ヘッド５４に入力されるロジック信号のライン上に配設される。過電圧保護回路６３は、レベルコンバータ６２の出力側とは信号線８０を介して接続され、印字ヘッド５４の入力側とは信号線８１を介して接続される。過電圧保護回路６３には、レベルコンバータ６２から出力されたロジック信号が信号線８０を介して入力される。このロジック信号を過電圧保護回路６３は、ＦＰＧＡ５５の出力側から繋がる信号線８１を介して出力するが、この信号線８１に定格以上の電圧が印加される場合、即ち、信号線８１に定格以上の電流が流れる場合、信号線８１を介したＦＰＧＡ５５への電流の流れを遮断する。通常、デジタル制御信号を出力するＦＰＧＡ５５などのＩＣに印加される電圧の最大定格は「−０．５」Ｖ〜７Ｖであり、７Ｖ以上の電圧が印加された場合には、ＩＣが破損してしまう。一方で、本実施の形態においては、ＦＰＧＡ５５には、第２電源５３から印加される３７Ｖの電圧によって、印字ヘッド５４のピエゾ素子を駆動する。従来であれば、印字ヘッド５４と制御ボード５１との誤接続等により、この３７Ｖの電圧がＦＰＧＡ５５に印加される恐れがあった。そこで、本実施の形態においては、定格を例えば７Ｖであるとし、定格以上である３７Ｖの電圧が信号線８１に印加される場合に、過電圧保護回路６３により、ＦＰＧＡ５５に３７Ｖの電圧（過電圧）の影響が出ないようにする。これにより、ＦＰＧＡ５５を破損させずに保護することができる。この過電圧保護回路６３の詳細な構成については後述する。
【００１５】
フォトＭＯＳリレー６４には、３７Ｖの電圧を制御するための電源信号が入力され、３７Ｖの電圧が印加される。当該電源信号に従って、フォトＭＯＳリレー６４の出力側から印字ヘッド５４の入力側に、３７Ｖの電圧に比例する電流が流れる。フォトＭＯＳリレー６４から流れる電流の一部は、印字ヘッド５４へ流れる電流と分岐して、ＶＣＯＭ−ＡＭＰ６６に流れる。Ｄ／Ａ６５には、ＦＰＧＡ５５から出力された駆動信号が入力される。Ｄ／Ａ６５は、駆動信号をデジタルからアナログに変換してＶＣＯＭ−ＡＭＰ６６に出力する。ＶＣＯＭ−ＡＭＰ６６には、フォトＭＯＳリレー６４から３７Ｖの電圧に対応する電流が流れ、アナログの駆動信号が入力される。ＶＣＯＭ−ＡＭＰ６６は、共通電極電位（ＶＣＯＭ）を増幅して、アナログの駆動信号を出力する。
【００１６】
印字ヘッド５４には、ＤＣ／ＤＣコンバータ６１から５Ｖの電圧（ＶＣＣ）に比例する電流が流れ、フォトＭＯＳリレー６４から３７Ｖの電圧（ＶＨ）に比例する電流が流れ、ＦＰＧＡ５５から出力されたロジック信号が過電圧保護回路６３及び信号線８１を介してTTLレベルの信号として入力され、ＶＣＯＭ−ＡＭＰ６６から出力されたアナログの駆動信号が入力される。印字ヘッド５４は、ロジック信号及び駆動信号に従って、駆動される。
【００１７】
図４は、過電圧保護回路６３の構成の概略を例示する図である。同図に示される過電圧保護回路６３は、NチャンネルJFET(Junction Field Effect Transistor：複合型FET)７０と、プルダウン抵抗７１とから構成されている。FETとは、入力として印加される電圧で、出力として流れる電流を制御する電圧制御電流源である。JFETとは、複合型のFETであり、電界効果トランジスタ接合型電界効果トランジスタの略称である。本実施の形態においては、NチャンネルJFET７０には2SK208（東芝製）を使用しているが、これに限らず、仕様に応じて、各種のNチャンネルJFETを使用可能である。NチャンネルJFET７０は、ドレイン、ゲート及びソースを有する。プルダウン抵抗７１は、GNDに引き込む抵抗である。プルダウン抵抗７１の抵抗値は、３７Ｖという電圧の値から計算して、例えば、1.5KΩ（1W）に設定するが、これに限らず、電圧や電流等によって変わる仕様に応じて、設定すれば良い。但し、抵抗値をあまり大きくするとロジック信号の波形が鈍ってしまうので、使用するロジック信号の周波数を考慮にいれて設定する必要がある。
【００１８】
NチャンネルJFET７０のゲートとドレインとは、レベルコンバータ６２を介してＦＰＧＡ５５の出力側に接続され、ソースは、過電圧保護回路６３の出力側となる。ソースには、プルダウン抵抗７１と印字ヘッド５４とが接続される。
【００１９】
このような過電圧保護回路６３では、正常動作時、即ち、定格より小さい電圧が信号線８１に印加される場合、印字ヘッド５４が入力側なので、NチャンネルJFET７０のゲート及びソース間に逆バイアスは加わらず、ドレイン及びソース間はＯＮ状態となってドレイン及びソース間には電流が流れる。このため、制御ボード５１側から印字ヘッド５４側にロジック信号が正常に通過する。一方、印字ヘッド５４側から、定格以上である３７Ｖの電圧が信号線８１に印加される場合、制御ボード５１側への印加は０Ｖか５Ｖであるので、ゲート及びソース間に逆バイアスが加わり、ドレイン及びソース間がＯＦＦ状態となってドレイン及びソース間では電流の流れが遮断される。このため、制御ボード５１側に３７Ｖの電圧（過電圧）の影響が出ない。よって制御ボード５１側のＦＰＧＡ５５などのＩＣを破損せずに保護することができる。また正常動作時であれば、もし印字ヘッド５４が切り離された場合でも、プルダウン抵抗７１により、制御ボード５１側への印加は０Ｖであるので、問題は生じない。
【００２０】
以上のように、複数の直流電源を使用する電子回路において、デジタル制御信号が入出力されるラインに過電圧保護回路を設けることで、誤接続等で当該ラインに定格以上の電圧が印加されても、デジタル制御信号を出力するＦＰＧＡなどのＩＣを保護することができる。また、このような過電圧保護回路は、NチャンネルJFETとプルダウン抵抗とを用いることで、簡単に構成することができる。このため、コストの増加を抑制することができる。
【００２１】
[変形例]
なお、本発明は前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、前記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。また、以下に例示するような種々の変形が可能である。
【００２２】
上述の実施の形態では、画像形成装置として、インクジェット記録装置を例にして説明したが、印字ヘッドなどのアクチュエータとこれを制御するＩＣなどの電子部品とを備え、画像を形成する機能と有するものであれば、これに限らない。
【００２３】
また、上述の実施の形態では、５Ｖの直流電源は、３７Ｖの電圧から５Ｖの電圧に変換するＤＣ／ＤＣコンバータ６１を用いて作った。しかし、５Ｖではなく３．３Ｖの直流電源で印字ヘッド５４の駆動を制御する場合は、ＤＣ／ＤＣコンバータ６１の代わりに、３７Ｖの電圧を３．３Ｖの電圧に変換するＤＣ／ＤＣコンバータを用い、電圧のレベルを３．３Ｖから５Ｖに変換するレベルコンバータ６２の代わりに、３．３Ｖの電圧に比例する電流を流すバッファを用いれば良い。この場合、バッファが電源供給部の機能を果たす。
【００２４】
また、上述の実施の形態では、ＦＰＧＡ５５から出力されるデジタル制御信号として、SCK信号、LAT信号及びMIN信号などのロジック信号と、駆動信号とを取り扱ったが、これに限らない。
【符号の説明】
【００２５】
５０  アクチュエータ
５１  制御ボード
５２  第１電源
５３  第２電源
５４  印字ヘッド
５５  ＦＰＧＡ
６１  ＤＣ／ＤＣコンバータ
６２  レベルコンバータ
６３  過電圧保護回路
６４  フォトＭＯＳリレー
６５  Ｄ／Ａ
６６  ＶＣＯＭ−ＡＭＰ
７０  NチャンネルJFET
７１  プルダウン抵抗
８０，８１  信号線
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２００２−０５８１５６号公報
【特許文献２】特開２００２−０６４９２７号公報
【図１】
2011036051.tif 000003
【図２】
2011036051.tif 000004
【図３】
2011036051.tif 000005
【図４】
2011036051.tif 000006