(57)【要約】【課題】メモリセル間に形成される層間膜中の固定電荷による整流素子への影響を抑制でき、さらに配線及び電極の酸化を防止できる半導体記憶装置を提供する。【解決手段】第１方向に延びるビット線ＢＬと、第１方向と交差する第２方向に延びるワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続されたダイオードＤＩと、ビット線ＢＬとワード線ＷＬとの間に、ダイオードＤＩと直列に接続されたスイッチング素子ＳＷと、ダイオードＤＩの側面に形成された第１の側壁膜と、ビット線ＢＬ及びワード線ＷＬの少なくともいずれかの側面に形成され、第１の側壁膜と膜の種類及び膜厚の少なくともいずれか一方が異なる第２の側壁膜とを備える。【選択図】図１３Ｃ
2011199197.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延びる第１導電線と、
前記第１方向と交差する第２方向に延びる第２導電線と、
前記第１導電線と前記第２導電線との間に接続された整流素子と、
前記第１導電線と前記第２導電線との間に、前記整流素子と直列に接続されたスイッチング素子と、
前記整流素子の側面に形成された第１の側壁膜と、
前記第１導電線及び前記２導電線の少なくともいずれかの側面に形成され、前記第１の側壁膜と膜の種類及び膜厚の少なくともいずれか一方が異なる第２の側壁膜と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１の側壁膜は、前記整流素子の側面に第１シリコン窒化膜、第１シリコン酸化膜、及び第２シリコン窒化膜の順序で形成され、
前記第２の側壁膜は、前記第１導電線及び前記２導電線の少なくともいずれかの側面に形成された前記第２シリコン窒化膜を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の側壁膜は、前記整流素子の側面に第１シリコン酸化膜、第１シリコン窒化膜、及び第２シリコン窒化膜の順序で形成され、
前記第２の側壁膜は、前記第１導電線及び前記２導電線の少なくともいずれかの側面に形成された前記第２シリコン窒化膜を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の側壁膜は、前記整流素子の側面に第１シリコン窒化膜、及び第２シリコン窒化膜の順序で形成され、
前記第２の側壁膜は、前記第１導電線及び前記２導電線の少なくともいずれかの側面に形成された前記第２シリコン窒化膜を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１の側壁膜は、前記整流素子の側面に第１シリコン酸化膜、及び第１シリコン窒化膜の順序で形成され、
前記第２の側壁膜は、前記第１導電線及び前記２導電線の少なくともいずれかの側面に形成された前記第１シリコン窒化膜を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記整流素子の側面上、前記スイッチング素子の側面上、及び前記第１導電線及び前記２導電線の少なくともいずれかの側面に形成された層間絶縁膜をさらに具備し、
前記層間絶縁膜は塗布により形成された塗布系酸化膜であることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
【請求項７】
前記整流素子はダイオードを含むことを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
【請求項８】
前記第１導電線及び前記２導電線の少なくともいずれかはメタル材を含むことを特徴とする請求項１乃至７のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、例えばクロスポイント型の不揮発性メモリセルを用いた半導体記憶装置に関するものである。
【背景技術】
【０００２】
クロスポイント型の不揮発性メモリセルを用いた半導体記憶装置（以下、クロスポイント型メモリ）は、１つのメモリセルに整流素子（例えば、ダイオード）とスイッチング材料を直列に配列した構造を用いている（例えば、特許文献１参照）。クロスポイント型では、ビット線とワード線との各クロスポイントにメモリセルが配置される。クロスポイント型メモリとしては、例えば、ＲｅＲＡＭ(Resistive RAM)、ＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリがある。
【０００３】
クロスポイント型メモリでは、大容量化のためにメモリセルをシュリンクしていくと、メモリセル加工後のアスペクトが１０程度と大きくなり、メモリセル間に埋め込む絶縁膜（以下、層間絶縁膜）の埋め込みが難しくなる。そこで、塗布法により形成される塗布膜を層間絶縁膜に用いることで、埋め込み不良を改善する試みが行われている。
【０００４】
しかし、塗布膜を層間絶縁膜に用いると、（１）配線の酸化、（２）ダイオードの劣化という問題が生じる。配線の酸化の原因は、塗布膜であるＮ、Ｃ、Ｓｉで構成された有機膜のＮをＯ置換してＳｉＯ２層間膜にする際の酸化熱工程であるとされている。
【０００５】
また、ダイオードの劣化は、塗布膜に含有するＮ、Ｃの不純物が正の固定電荷として存在しており、固定電荷によるダイオードへの間接的な電位効果によりバンドが曲がり、そのためにジャンクションリーク不良が発生している。固定電荷による影響を防ぐには、ある一定以上の膜厚を有する側壁膜をダイオードの側面に形成することが必要である。しかし、大容量化に伴い、塗布膜でもメモリセル間への埋め込みが難しい状態となるため、側壁膜の膜厚を薄くしても固定電荷の影響を少なくできる膜を形成する必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１２３９００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセル間に形成される層間膜中の固定電荷による整流素子への影響を抑制でき、さらに配線及び電極の酸化を防止することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一実施態様の半導体記憶装置は、第１方向に延びる第１導電線と、前記第１方向と交差する第２方向に延びる第２導電線と、前記第１導電線と前記第２導電線との間に接続された整流素子と、前記第１導電線と前記第２導電線との間に、前記整流素子と直列に接続されたスイッチング素子と、前記整流素子の側面に形成された第１の側壁膜と、前記第１導電線及び前記２導電線の少なくともいずれかの側面に形成され、前記第１の側壁膜と膜の種類及び膜厚の少なくともいずれか一方が異なる第２の側壁膜とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセル間に形成される層間膜中の固定電荷による整流素子への影響を抑制でき、さらに配線及び電極の酸化を防止することができる半導体記憶装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態に係る半導体記憶装置の主要部を示すブロック図である。
【図２Ａ】第１実施形態の半導体記憶装置のメモリセルアレイの平面図である。
【図２Ｂ】図２Ａにおける２Ｂ−２Ｂ線に沿った断面図である。
【図２Ｃ】図２Ａにおける２Ｃ−２Ｃ線に沿った断面図である。
【図３Ａ】第１実施形態の半導体記憶装置の製造方法を示す平面図である。
【図３Ｂ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図３Ｃ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図４Ａ】第１実施形態の半導体記憶装置の製造方法を示す平面図である。
【図４Ｂ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図４Ｃ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図５Ａ】第１実施形態の半導体記憶装置の製造方法を示す平面図である。
【図５Ｂ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図５Ｃ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図６Ａ】第１実施形態の半導体記憶装置の製造方法を示す平面図である。
【図６Ｂ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図６Ｃ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図７Ａ】第１実施形態の半導体記憶装置の製造方法を示す平面図である。
【図７Ｂ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図７Ｃ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図８Ａ】第１実施形態の半導体記憶装置の製造方法を示す平面図である。
【図８Ｂ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図８Ｃ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図９Ａ】第１実施形態の半導体記憶装置の製造方法を示す平面図である。
【図９Ｂ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図９Ｃ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１０Ａ】第１実施形態の半導体記憶装置の製造方法を示す平面図である。
【図１０Ｂ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１０Ｃ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１１Ａ】第１実施形態の半導体記憶装置の製造方法を示す平面図である。
【図１１Ｂ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１１Ｃ】第１実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１２Ａ】本発明の第２実施形態の半導体記憶装置のメモリセルアレイの平面図である。
【図１２Ｂ】図１２Ａにおける１２Ｂ−１２Ｂ線に沿った断面図である。
【図１２Ｃ】図１２Ａにおける１２Ｃ−１２Ｃ線に沿った断面図である。
【図１３Ａ】本発明の第３実施形態の半導体記憶装置のメモリセルアレイの平面図である。
【図１３Ｂ】図１３Ａにおける１３Ｂ−１３Ｂ線に沿った断面図である。
【図１３Ｃ】図１３Ａにおける１３Ｃ−１３Ｃ線に沿った断面図である。
【図１４Ａ】第３実施形態の半導体記憶装置の製造方法を示す平面図である。
【図１４Ｂ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１４Ｃ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１５Ａ】第３実施形態の半導体記憶装置の製造方法を示す平面図である。
【図１５Ｂ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１５Ｃ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１６Ａ】第３実施形態の半導体記憶装置の製造方法を示す平面図である。
【図１６Ｂ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１６Ｃ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１７Ａ】第３実施形態の半導体記憶装置の製造方法を示す平面図である。
【図１７Ｂ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１７Ｃ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１８Ａ】第３実施形態の半導体記憶装置の製造方法を示す平面図である。
【図１８Ｂ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１８Ｃ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１９Ａ】第３実施形態の半導体記憶装置の製造方法を示す平面図である。
【図１９Ｂ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図１９Ｃ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２０Ａ】第３実施形態の半導体記憶装置の製造方法を示す平面図である。
【図２０Ｂ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２０Ｃ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２１Ａ】第３実施形態の半導体記憶装置の製造方法を示す平面図である。
【図２１Ｂ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２１Ｃ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２２Ａ】第３実施形態の半導体記憶装置の製造方法を示す平面図である。
【図２２Ｂ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２２Ｃ】第３実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２３Ａ】本発明の第４実施形態の半導体記憶装置のメモリセルアレイの平面図である。
【図２３Ｂ】図２３Ａにおける２３Ｂ−２３Ｂ線に沿った断面図である。
【図２３Ｃ】図２３Ａにおける２３Ｃ−２３Ｃ線に沿った断面図である。
【図２４Ａ】本発明の第５実施形態の半導体記憶装置のメモリセルアレイの平面図である。
【図２４Ｂ】図２４Ａにおける２４Ｂ−２４Ｂ線に沿った断面図である。
【図２４Ｃ】図２４Ａにおける２４Ｃ−２４Ｃ線に沿った断面図である。
【図２５Ａ】第５実施形態の半導体記憶装置の製造方法を示す平面図である。
【図２５Ｂ】第５実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２５Ｃ】第５実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２６Ａ】第５実施形態の半導体記憶装置の製造方法を示す平面図である。
【図２６Ｂ】第５実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２６Ｃ】第５実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２７Ａ】第５実施形態の半導体記憶装置の製造方法を示す平面図である。
【図２７Ｂ】第５実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２７Ｃ】第５実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２８Ａ】第５実施形態の半導体記憶装置の製造方法を示す平面図である。
【図２８Ｂ】第５実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２８Ｃ】第５実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２９Ａ】第５実施形態の半導体記憶装置の製造方法を示す平面図である。
【図２９Ｂ】第５実施形態の半導体記憶装置の製造方法を示す断面図である。
【図２９Ｃ】第５実施形態の半導体記憶装置の製造方法を示す断面図である。
【図３０Ａ】本発明の第６実施形態の半導体記憶装置のメモリセルアレイの平面図である。
【図３０Ｂ】図３０Ａにおける３０Ｂ−３０Ｂ線に沿った断面図である。
【図３０Ｃ】図３０Ａにおける３０Ｃ−３０Ｃ線に沿った断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明による実施形態の半導体記憶装置及びその製造方法を説明する。ここでは、半導体記憶装置として、クロスポイント型メモリの抵抗変化メモリを例に取る。なお、本発明は以下で示される実施形態に限定されず、異なるさまざまな形態で具現される。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
［１］  第１実施形態
［１−１］  全体構成
本発明の第１実施形態に係る半導体記憶装置の全体構成について説明する。
【００１３】
図１は、第１実施形態の半導体記憶装置の主要部を示すブロック図である。
【００１４】
半導体記憶装置（例えば、チップ）１は、クロスポイント型メモリセルアレイ２、第１制御回路３、第２制御回路４、コントローラ（ホスト）５、コマンド・インターフェイス回路６、データ入出力バッファ７、ステートマシーン８、アドレスバッファ９、及びパルスジェネレータ１０を有する。
【００１５】
クロスポイント型メモリセルアレイ２は、複数のメモリセルアレイの積層構造から構成される。クロスポイント型メモリセルアレイ２の第１方向の一端には、第１制御回路３が配置され、第１方向と交差する第２方向の一端には、第２制御回路４が配置される。
【００１６】
第１及び第２制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、積層された複数のメモリセルアレイのうちの１つを選択する。
【００１７】
第１制御回路３は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ２のロウを選択する。また、第２制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
【００１８】
第１及び第２制御回路３，４は、クロスポイント型メモリセルアレイ２内のメモリセルに対するデータの書き込み／消去／読み出しを制御する。
【００１９】
第１及び第２制御回路３，４は、積層された複数のメモリセルアレイのうちの一つに対してデータの書き込み／消去／読み出しを行うこともできるし、積層された複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
【００２０】
ここで、半導体記憶装置１が抵抗変化メモリである場合は、例えば、書き込みをセット、消去をリセットと称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、それより高いか又は低いかは重要ではない。
【００２１】
また、セット動作において、複数の抵抗値のうちの１つを選択的に書き込めるようにすれば、１つのメモリセルが多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【００２２】
コントローラ５は、制御信号及びデータをチップ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。また、コントローラ５はチップ１の中に配置されていても良いし、チップ１とは別のホスト（コンピュータ）中に配置されていても良い。
【００２３】
コマンド・インターフェイス回路６は、制御信号に基づいて、コントローラ５からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ７からステートマシーン８に転送する。
【００２４】
ステートマシーン８は、コマンドデータに基づいて、チップ１の動作を管理する。例えば、ステートマシーン８は、コントローラ５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。
【００２５】
コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、チップ１での動作結果を判断することも可能である。
【００２６】
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号をチップ１に供給する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。
【００２７】
アドレス信号は、アドレスバッファ９を経由して、第１及び第２制御回路３，４に入力される。
【００２８】
パルスジェネレータ１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
【００２９】
前述した全体構成は、以下の第１〜第６実施形態において共通であるため、その記載を省略する。
【００３０】
［１−２］  メモリセルアレイ
次に、第１実施形態におけるクロスポイント型メモリセルアレイ２の構成について説明する。
【００３１】
図２Ａは、第１実施形態におけるメモリセルアレイ２の平面図である。図示するように、ビット線方向（第１方向）に延伸する第１導電線、例えばビット線ＢＬが、ワード線方向（第２方向）に所定間隔で複数配列されている。また、ワード線方向に延伸する第２導電線、例えばワード線ＷＬが、ビット線ＢＬに直交するように、ビット線方向に所定間隔で複数配列されている。
【００３２】
ビット線ＢＬとワード線ＷＬとの交差位置には、メモリセルＭＣがそれぞれ配置されている。メモリセルＭＣのビット線方向の側面には側壁膜が形成されている。この側壁膜については以下で詳述する。
【００３３】
［１−３］  メモリセル
次に、図２Ｂ及び図２Ｃを用いて、メモリセルＭＣの断面構造を説明する。図２Ｂは図２Ａにおける２Ｂ−２Ｂ線（ワード線方向）に沿った断面図である。図２Ｃは、図２Ａにおける２Ｃ−２Ｃ線（ビット線方向）に沿った断面図である。
【００３４】
メモリセルＭＣの２Ｂ−２Ｂ線に沿った断面構造は以下のようになっている。
【００３５】
図２Ｂに示すように、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、直列に接続された整流素子、例えばダイオードＤＩと、スイッチング素子ＳＷを有している。ビット線ＢＬ及びワード線ＷＬは、例えば、メタル膜（例えば、タングステン（Ｗ））、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等から構成される。
【００３６】
半導体基板（例えば、ｐ型シリコン半導体基板）１１上には、層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成され、ビット線ＢＬ間には層間絶縁膜１２が配置されている。層間絶縁膜１２は、例えばシリコン酸化膜からなる。
【００３７】
さらに、ビット線ＢＬの側面には、バリア膜１３が形成されており、ビット線ＢＬと層間絶縁膜１２との間にバリア膜１３が配置されている。バリア膜１３は、例えばシリコン窒化膜からなる。
【００３８】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。すなわち、ビット線ＢＬとワード線ＷＬとの間にはメモリセルＭＣが配置され、メモリセルＭＣは第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥを含んでいる。第１電極層ＥＬ１、第２電極層ＥＬ２、及び第３電極層ＥＬ３は、例えば、ＴｉＮ、ＴａＮ、Ｔｉ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｉｒ、Ｃｏ、Ａｌ等から構成される。上部電極層ＴＥは、例えば、メタル膜（例えば、タングステン（Ｗ））、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等から構成される。
【００３９】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜が形成されている。第１の側壁膜は、例えばシリコン窒化膜１４，１５を含む。すなわち、第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、シリコン窒化膜１４とシリコン窒化膜１５が側面側から順に形成されている。例えば、シリコン窒化膜１４の膜厚は５〜１５ｎｍ程度であり、シリコン窒化膜１５の膜厚は５ｎｍ以下である。
【００４０】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、及び上部電極層ＴＥの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。
【００４１】
また、複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。詳述すると、メモリセルＭＣの側面には、シリコン窒化膜１４，１５あるいはシリコン窒化膜１５を間に介して、層間絶縁膜１６が形成されている。層間絶縁膜１６は、塗布法によって形成された塗布系の酸化膜、例えばポリシラザン膜からなる。
【００４２】
さらに、上部電極層ＴＥ上及び層間絶縁膜１６上には、ワード線ＷＬが配置されている。
【００４３】
メモリセルＭＣの２Ｃ−２Ｃ線に沿った断面構造は以下のようになっている。
【００４４】
図２Ｃに示すように、半導体基板１１上には層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成されている。
【００４５】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。
【００４６】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜、例えばシリコン窒化膜１４とシリコン窒化膜１５が側面側から順に形成されている。
【００４７】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、及び上部電極層ＴＥの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。
【００４８】
また、複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。
【００４９】
［１−４］  メモリセルを構成するダイオード及びスイッチング素子
第１実施形態におけるメモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、直列に接続された整流素子（例えば、ダイオードＤＩ）とスイッチング素子ＳＷを有する。
【００５０】
ダイオードＤＩは、例えば、ＰＮ、ＰＩＮ、ＭＩＳ(Metal-Insulator-Semiconductor)、ＳＩＳ(Semiconductor-Insulator-Semiconductor)、ＭＩＭ(Metal-Insulator-Metal)、ＭＩＩＭ(Metal-Insulator-Insulator-Metal)などのダイオードを含む。
【００５１】
スイッチング素子ＳＷは、可変抵抗素子または相変化素子を含む。ここで、可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことである。相変化素子とは、相変化により抵抗値やキャパシタンスなどの物性が変化する材料からなる素子のことである。スイッチング素子ＳＷは、例えば、ＴｉＯ２、ＮｉＯ、ＭｅＯｘ、ＨｆＯ、Ｃ等の材料から構成される。
【００５２】
［１−５］  製造方法
次に、第１実施形態の半導体記憶装置の製造方法について説明する。図３Ａ，図４Ａ，…，図１１Ａは製造方法を示す平面図である。図３Ｂ，図４Ｂ，…，図１１Ｂは、図３Ａ，図４Ａ，…，図１１Ａ図における３Ｂ線，４Ｂ線，…，１１Ｂ線にそれぞれ沿った断面図であり、図３Ｃ，図４Ｃ，…，図１１Ｃは、図３Ａ，図４Ａ，…，図１１Ａ図における３Ｃ線，４Ｃ線，…，１１Ｃ線にそれぞれ沿った断面図である。
【００５３】
図３Ｂに示すように、半導体基板１１上にビット線ＢＬを形成する。ビット線ＢＬを形成する前の半導体基板１１には、トランジスタなどの回路が前工程で形成されていてもよい。ビット線ＢＬは以下のような工程にて形成される。
【００５４】
半導体基板１１上に層間絶縁膜１２を形成し、層間絶縁膜１２上にビット線となるメタル膜を形成する。ＲＩＥによりメタル膜をエッチングし、ビット線ＢＬを形成する。ビット線ＢＬ上にバリア膜１３を形成する。続いて、ビット線ＢＬ上のバリア膜１３をＲＩＥによりエッチングし、ビット線ＢＬの側面にバリア膜１３を残す。
【００５５】
その後、ビット線ＢＬが形成された半導体基板１１上に層間絶縁膜１２を形成する。そして、ＣＭＰにより層間絶縁膜１２を研磨し、ビット線ＢＬの表面を露出する。例えば、層間絶縁膜１２はシリコン酸化膜からなり、バリア膜はシリコン窒化膜からなる。
【００５６】
また、ビット線ＢＬは以下のような埋め込み方式により形成してもよい。半導体基板１１上に層間絶縁膜１２を形成する。層間絶縁膜１２に配線溝を形成し、その後、配線溝内にバリア膜１３を形成する。さらに、配線溝内のバリア膜１３上にビット線ＢＬとなるメタル膜を埋め込む。その後、層間絶縁膜１２上及び配線溝上の余分なメタル膜をＣＭＰにより研磨する。
【００５７】
次に、図４Ｂ及び図４Ｃに示すように、ビット線ＢＬ上及び層間絶縁膜１２上に、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、及び第３電極層ＥＬ３を形成する。
【００５８】
その後、図５Ａ、図５Ｂ及び図５Ｃに示すように、図４Ｂ及び図４Ｃの工程で形成した膜を加工するために、第３電極層ＥＬ３上に、上部電極層ＴＥ及びハードマスクＨＭを形成する。ハードマスクＨＭは、例えば、ＳｉＯ２、ＳｉＮ等から構成される。
【００５９】
さらに、ハードマスクＨＭ上にレジスト膜を塗布し、レジスト膜をパターニングしてレジストパターンＲＥを形成する。このレジストパターンＲＥは、メモリセルＭＣを加工するために、メモリセルＭＣの平面形状に応じたパターンを有する。レジスト膜のパターニングには、例えば、側壁転写方式あるいはＡｒＦリソグラフィ技術を用いる。
【００６０】
次に、図６Ａ、図６Ｂ及び図６Ｃに示すように、レジストパターンＲＥを用いて、ハードマスクＨＭ及び上部電極層ＴＥをエッチングする。さらに、ハードマスクＨＭにより、第３電極層ＥＬ３、スイッチング素子ＳＷ、第２電極層ＥＬ２、ダイオードＤＩ、及び第１電極層ＥＬ１をエッチングしてメモリセルＭＣを形成する。
【００６１】
その後、図６Ｂ及び図６Ｃに示した構造上に、すなわちメモリセルＭＣ上及び層間絶縁膜１２上に、図７Ｂ及び図７Ｃに示すように、例えば、ＣＶＤ(Chemical Vapor Deposition)あるいは低温ＣＶＤ、ＡＬＤ(Atomic Layer Deposition)によりシリコン窒化膜１４を形成する。
【００６２】
続いて、図８Ｂ及び図８Ｃに示すように、ダイオードＤＩの側面に側壁膜としてのシリコン窒化膜１４を形成する。詳述すると、ＲＩＥを用いて、ダイオードＤＩの側面より上にあるシリコン窒化膜１４をエッチングして、すなわち上部電極層ＴＥ上、第３電極層ＥＬ３の側面、及びスイッチング素子ＳＷの側面にあるシリコン窒化膜１４をエッチングして、ダイオードＤＩの側面にシリコン窒化膜１４を残す。
【００６３】
次に、図８Ｂ及び図８Ｃに示した構造上に、すなわちメモリセルＭＣ上、シリコン窒化膜１４上、及び層間絶縁膜１２上に、図９Ｂ及び図９Ｃに示すように、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１５を形成する。
【００６４】
その後、図９Ｂ及び図９Ｃに示した構造上に、すなわちメモリセルＭＣ上、及びシリコン窒化膜１５上に、図１０Ｂ及び図１０Ｃに示すように、例えば塗布法により層間絶縁膜１６を形成する。さらに、層間絶縁膜１６に対して水蒸気酸化（ＷＶＧ酸化）を４００〜６００℃程度で行い、層間絶縁膜１６中のＣをＯ２に置換する。
【００６５】
続いて、図１１Ｂ及び図１１Ｃに示すように、ＣＭＰにより層間絶縁膜１６を研磨し、上部電極層ＴＥの表面を露出させる。さらに、図２Ｂ及び図２Ｃに示すように、上部電極層ＴＥ上にワード線ＷＬを形成する。
【００６６】
その後、ワード線ＷＬ上にさらにメモリセルＭＣを形成する場合は、ワード線ＷＬの側面に側壁膜（例えば、シリコン窒化膜）を形成する。なお、さらにメモリセルを形成しない場合は、側壁膜を形成する必要はない。ワード線ＷＬ上にさらにメモリセルを形成する製造方法は、図４Ａ、図４Ｂ、及び図４Ｃ以降の工程を再び行い、ワード線あるいはビット線を含む配線は９０度回転して形成する。
【００６７】
［１−６］  第１実施形態の変形例
本実施形態では、ダイオードの側面に第１の側壁膜としてシリコン窒化膜１４，１５が形成され、上部電極層ＴＥの側面に第２の側壁膜としてシリコン窒化膜１５が形成される例を示した。しかし、これに限るわけではなく、ダイオードの側面側から、第１の側壁膜としてシリコン酸化膜とシリコン窒化膜を形成し、上部電極層ＴＥの側面に第２の側壁膜としてシリコン窒化膜を形成してもよい。ダイオードの側面に直にシリコン酸化膜を形成する場合は、選択酸化法によりダイオードの側面のみにシリコン酸化膜を形成してもよい。
【００６８】
［１−７］  第１実施形態の効果
第１実施形態には、主に以下に述べるような３つの効果がある。
【００６９】
第１は、メモリセル間の層間絶縁膜中の固定電荷によるダイオードへの影響を抑制できることである。例えば、層間絶縁膜にポリシラザン（PolySilazane（以下、ＰＳＺ））のようなＮ、Ｃを多く含んだＳｉＯ２膜を用いると、ＳｉＯ２膜中の固定電荷による影響でBandBendingによるダイオードの逆方向電流の悪化が生じる。逆方向電流が悪化すると、非選択セルにかかる負荷が大きくなり、性能の悪化や消費電力の増大を増長させる。
【００７０】
このような固定電荷による影響を防ぐために、シリコン窒化膜や固定電荷の少ないシリコン酸化膜をダイオードの側壁膜に用いている。側壁膜によりダイオードから固定電荷を遠ざけることで、逆方向電流を抑制することができる。このとき、ダイオードの側壁膜の膜厚は、ある程度の知見が得られており、約１０〜２０ｎｍが必要である。
【００７１】
すなわち、第１実施形態では、ダイオードＤＩの側面にシリコン窒化膜１４，１５（膜厚１０〜２０ｎｍ）が形成されているため、層間絶縁膜１６中の固定電荷によるダイオードへの影響を防ぐことができる。これにより、メモリセルの性能の悪化や消費電力の増大を防止できる。なお、ダイオードの側壁膜は、シリコン窒化膜１４，１５に換えて、シリコン酸化膜とシリコン窒化膜を用いても、同様の効果が得られる。
【００７２】
第２は、メモリセル間に層間絶縁膜を形成する際に、電極の酸化を防止する効果がある。例えば、ポリシラザンを形成する際には、Ｓｉ、Ｎを多く含んだ有機膜をクロスポイント型メモリセルに塗布し、その後、塗布膜中のＮやＣをＯに置換するために熱酸化工程を行う。その際に、電極を構成するメタル膜（例えば、Ｗ）はこの熱酸化工程により酸化してしまうことがわかっている。
【００７３】
しかし、塗布膜と電極との間に、シリコン窒化膜をある所定の膜厚で形成することにより、この問題を解決することができる。この手法には欠点があり、シリコン窒化膜の膜厚を厚くすると、その分、電極の容量が増えて性能劣化を助長する。そのため、塗布膜と電極間のシリコン窒化膜の膜厚は、５ｎｍ程度に抑える必要がある。
【００７４】
すなわち、上部電極層ＴＥの側面にシリコン窒化膜１５が形成されていることにより、層間絶縁膜１６の形成時のプロセスにより生じる上部電極層ＴＥの酸化を防止することができる。これにより、電極容量の増加を抑え、メモリセルの性能劣化を防止できる。
【００７５】
第３は、隣接するメモリセルからの影響を抑制する効果がある。クロスポイント型メモリセルアレイでは、微細化が進められ、隣接するメモリセル間の距離が短くなると現れてくる問題がある。非選択メモリセルのダイオードから薄くなった層間絶縁膜を通して配線にリーク電流が流れるＧＩＤＬ(Gate Induced Drain Leakage)を生じるという問題である。特に、メモリセルの角や接合付近では、電界集中が起こるためにダイオードの逆方向電流が大きくなる。これにより、メモリセルの性能悪化や消費電力の増大が起こる。
【００７６】
これを防ぐためには、電界集中を緩和することが必要である。ダイオード付近の側壁膜を誘電率の高いシリコン窒化膜にすることで、ダイオードによるリークの原因となる接合付近の電界を小さくすることができる。これにより、隣接メモリセルからの影響を減らすことが可能である。
【００７７】
以上説明したように第１実施形態によれば、電極の側壁には酸化を防止するために必要な最小限の膜厚のシリコン窒化膜を形成し、整流素子（例えば、ダイオード）の側壁には、電極の側壁のシリコン窒化膜よりも膜厚が厚いシリコン窒化膜を形成している。これにより、層間絶縁膜中の固定電荷による整流素子への影響を抑制でき、さらに配線及び電極の酸化を防止することができる。
【００７８】
［２］  第２実施形態
［２−１］  全体構成
本発明の第２実施形態の半導体記憶装置における全体構成は、第１実施形態と同様であるため、記載を省略する。
【００７９】
［２−２］  メモリセルアレイ
次に、第２実施形態におけるクロスポイント型メモリセルアレイ２の構成について説明する。
【００８０】
図１３Ａは、第２実施形態におけるメモリセルアレイ２の平面図である。図示するように、ビット線方向（第１方向）に延伸する第１導電線、例えばビット線ＢＬが、ワード線方向（第２方向）に所定間隔で複数配列されている。また、ワード線方向に延伸する第２導電線、例えばワード線ＷＬが、ビット線ＢＬに直交するように、ビット線方向に所定間隔で複数配列されている。
【００８１】
ビット線ＢＬとワード線ＷＬとの交差位置には、メモリセルＭＣがそれぞれ配置されている。メモリセルＭＣのビット線方向の側面には側壁膜が形成されている。この側壁膜については以下で詳述する。
【００８２】
［２−３］  メモリセル
次に、図１２Ｂ及び図１２Ｃを用いて、メモリセルＭＣの断面構造を説明する。図１２Ｂは図１２Ａにおける１２Ｂ−１２Ｂ線（ワード線方向）に沿った断面図である。図１２Ｃは、図１２Ａにおける１２Ｃ−１２Ｃ線（ビット線方向）に沿った断面図である。
【００８３】
メモリセルＭＣの１２Ｂ−１２Ｂ線に沿った断面構造は以下のようになっている。
【００８４】
図１２Ｂに示すように、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、直列に接続された整流素子、例えばダイオードＤＩと、スイッチング素子ＳＷを有している。
【００８５】
半導体基板１１上には、層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成され、ビット線ＢＬ間には層間絶縁膜１２が配置されている。
【００８６】
さらに、ビット線ＢＬの側面には、バリア膜１３が形成されており、ビット線ＢＬと層間絶縁膜１２との間にバリア膜１３が配置されている。
【００８７】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。すなわち、ビット線ＢＬとワード線ＷＬとの間にはメモリセルＭＣが形成され、メモリセルＭＣは第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥを含んでいる。
【００８８】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜が形成されている。第１の側壁膜は、例えばシリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５を含む。すなわち、第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、シリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５が側面側から順に形成されている。例えば、シリコン窒化膜１４の膜厚は１ｎｍ程度であり、シリコン酸化膜１７の膜厚は５ｎｍ程度であり、シリコン窒化膜１５の膜厚は５ｎｍ以下である。
【００８９】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、及び上部電極層ＴＥの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。
【００９０】
また、複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。詳述すると、メモリセルＭＣの側面には、シリコン窒化膜１４、シリコン酸化膜１７、シリコン窒化膜１５、あるいはシリコン窒化膜１５を間に介して、層間絶縁膜１６が形成されている。層間絶縁膜１６は、塗布法によって形成された塗布系の酸化膜、例えばポリシラザン膜からなる。
【００９１】
さらに、上部電極層ＴＥ上及び層間絶縁膜１６上には、ワード線ＷＬが配置されている。
【００９２】
メモリセルＭＣの１２Ｃ−１２Ｃ線に沿った断面構造は以下のようになっている。
【００９３】
図１２Ｃに示すように、半導体基板１１上には層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成されている。
【００９４】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。
【００９５】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜、例えばシリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５が側面側から順に形成されている。
【００９６】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、及び上部電極層ＴＥの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。
【００９７】
また、複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。
【００９８】
［２−４］  メモリセルを構成するダイオード及びスイッチング素子
第２実施形態におけるメモリセルＭＣのダイオードＤＩ及びスイッチング素子ＳＷは、第１実施形態と同様であるため、記載を省略する。
【００９９】
［２−５］  製造方法
第２実施形態の半導体記憶装置の製造方法は、以下のような方法によって行われる。
【０１００】
前述した第１実施形態の製造方法の図７Ｂ及び図７Ｃにおいて、メモリセルＭＣ上に及び層間絶縁膜１２上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１４を形成する。さらに、シリコン窒化膜１４上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン酸化膜１７を形成する。
【０１０１】
続いて、ダイオードＤＩの側面に、側壁膜としてのシリコン窒化膜１４及びシリコン酸化膜１７を形成する。詳述すると、ＲＩＥを用いて、ダイオードＤＩの側面より上にあるシリコン窒化膜１４及びシリコン酸化膜１７をエッチングして、ダイオードＤＩの側面にシリコン窒化膜１４及びシリコン酸化膜１７を残す。
【０１０２】
次に、メモリセルＭＣ上、シリコン酸化膜１７上、及び層間絶縁膜１２上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１５を形成する。
【０１０３】
その他の工程は、第１実施形態と同様であるため、記載を省略する。
【０１０４】
［２−６］  第２実施形態の変形例
前記実施形態では、ダイオードの側面に第１の側壁膜としてシリコン窒化膜１４、シリコン酸化膜１７、シリコン窒化膜１５が形成され、上部電極層ＴＥの側面に第２の側壁膜としてシリコン窒化膜１５が形成される例を示した。しかし、これに限るわけではなく、ダイオードの側面側から、第１の側壁膜としてシリコン酸化膜、シリコン窒化膜、シリコン窒化膜を形成し、上部電極層ＴＥの側面に第２の側壁膜としてシリコン窒化膜を形成してもよい。
【０１０５】
［２−７］  第２実施形態の効果
第２実施形態では、ダイオードＤＩの側面にシリコン窒化膜１４、シリコン酸化膜１７、シリコン窒化膜１５が形成されているため、層間絶縁膜１６中の固定電荷によるダイオードへの影響を防ぐことができる。これにより、メモリセルの性能の悪化や消費電力の増大を防止できる。なお、シリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５の合わせた膜厚は１０〜２０ｎｍ程度である。ここで、シリコン窒化膜１４は、電界集中を防止し、逆方向電流の増大を防ぐための膜である。シリコン酸化膜１７は、固定電荷からの距離を確保するための膜であり、低誘電率の膜である。シリコン窒化膜１５は、層間絶縁膜１６から固定電荷の元となるＮ，Ｃの拡散を防止する。
【０１０６】
また、ダイオードの側壁膜は、シリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５に換えて、シリコン酸化膜、シリコン窒化膜、及びシリコン窒化膜を用いても、同様の効果が得られる。また、その他の効果は、第１実施形態と同様である。
【０１０７】
以上説明したように第２実施形態によれば、電極の側壁には酸化防止するために必要な最小限の膜厚のシリコン窒化膜を形成し、整流素子（例えば、ダイオード）の側壁には、電極の側壁のシリコン窒化膜よりも膜厚が厚いシリコン窒化膜を形成している。これにより、層間絶縁膜中の固定電荷による整流素子への影響を抑制でき、さらに配線及び電極の酸化を防止することができる。
【０１０８】
［３］  第３実施形態
［３−１］  全体構成
本発明の第３実施形態の半導体記憶装置における全体構成は、第１実施形態と同様であるため、記載を省略する。
【０１０９】
［３−２］  メモリセルアレイ
次に、本発明の第３実施形態におけるクロスポイント型メモリセルアレイ２の構成を説明する。
【０１１０】
図１３Ａは、第３実施形態におけるメモリセルアレイ２の平面図である。図示するように、ビット線方向（第１方向）に延伸する第１導電線、例えばビット線ＢＬが、ワード線方向（第２方向）に所定間隔で複数配列されている。また、ワード線方向に延伸する第２導電線、例えばワード線ＷＬが、ビット線ＢＬに直交するように、ビット線方向に所定間隔で複数配列されている。
【０１１１】
ビット線ＢＬとワード線ＷＬとの交差位置には、メモリセルＭＣがそれぞれ配置されている。メモリセルＭＣのビット線方向の側面及びワード線方向の側面には、側壁膜が形成されている。さらに、ワード線ＷＬの側面及びビット線ＢＬの側面にも、側壁膜が形成されている。側壁膜については以下で詳述する。
【０１１２】
［３−３］  メモリセル
次に、図１３Ｂ及び図１３Ｃを用いて、メモリセルＭＣの断面構造を説明する。図１３Ｂは図１３Ａにおける１３Ｂ−１３Ｂ線（ワード線方向）に沿った断面図である。図１３Ｃは、図１３Ａにおける１３Ｃ−１３Ｃ線（ビット線方向）に沿った断面図である。
【０１１３】
メモリセルＭＣの１３Ｂ−１３Ｂ線に沿った断面構造は以下のようになっている。
【０１１４】
図１３Ｂに示すように、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、直列に接続された整流素子、例えばダイオードＤＩと、スイッチング素子ＳＷを有している。
【０１１５】
半導体基板１１上には、層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成され、ビット線ＢＬ間には層間絶縁膜１２が配置されている。
【０１１６】
さらに、ビット線ＢＬの側面には、バリア膜１３が形成されており、ビット線ＢＬと層間絶縁膜１２との間にバリア膜１３が配置されている。
【０１１７】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。すなわち、ビット線ＢＬとワード線ＷＬとの間にはメモリセルＭＣが形成され、メモリセルＭＣは第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥを含んでいる。
【０１１８】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜が形成されている。第１の側壁膜は、例えばシリコン窒化膜１４，１５を含む。すなわち、第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、シリコン窒化膜１４とシリコン窒化膜１５が側面側から順に形成されている。例えば、シリコン窒化膜１４の膜厚は５〜１５ｎｍ程度であり、シリコン窒化膜１５の膜厚は５ｎｍ以下である。
【０１１９】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、及び上部電極層ＴＥの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。
【０１２０】
また、複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。層間絶縁膜１６は、塗布法によって形成された塗布系の酸化膜、例えばポリシラザン膜からなる。
【０１２１】
さらに、上部電極層ＴＥ上及び層間絶縁膜１６上には、ワード線ＷＬが配置されている。
【０１２２】
メモリセルＭＣの１３Ｃ−１３Ｃ線に沿った断面構造は以下のようになっている。
【０１２３】
図１３Ｃに示すように、半導体基板１１上には層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成されている。
【０１２４】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。
【０１２５】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜、例えばシリコン窒化膜１４とシリコン窒化膜１５が側面側から順に形成されている。
【０１２６】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、上部電極層ＴＥの側面、及びワード線ＷＬの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。
【０１２７】
また、複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。
【０１２８】
［３−４］  メモリセルを構成するダイオード及びスイッチング素子
第２実施形態におけるメモリセルＭＣのダイオードＤＩ及びスイッチング素子ＳＷは、第１実施形態と同様であるため、記載を省略する。
【０１２９】
［３−５］  製造方法
次に、第３実施形態の半導体記憶装置の製造方法について説明する。図１４Ａ，図１５Ａ，…，図２２Ａは製造方法を示す平面図である。図１４Ｂ，図１５Ｂ，…，図２２Ｂは、図１４Ａ，図１５Ａ，…，図２２Ａ図における１４Ｂ線，１５Ｂ線，…，２２Ｂ線にそれぞれ沿った断面図であり、図１４Ｃ，図１５Ｃ，…，図２２Ｃは、図１４Ａ，図１５Ａ，…，図２２Ａ図における１４Ｃ線，１５Ｃ線，…，２２Ｃ線にそれぞれ沿った断面図である。
【０１３０】
図３Ｂ及び図３Ｃに示したように、半導体基板１１上にビット線ＢＬ、バリア膜１３、及び層間絶縁膜１２を形成する。
【０１３１】
次に、図１４Ｂ及び図１４Ｃに示すように、ビット線ＢＬ上及び層間絶縁膜１２上に、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、及び第３電極層ＥＬ３を形成する。これらの膜を加工するために、第３電極層ＥＬ３上に、上部電極層ＴＥ及びハードマスクＨＭを形成する。さらに、ハードマスクＨＭ上にレジスト膜を塗布し、レジスト膜をパターニングしてレジストパターンＲＥを形成する。このレジストパターンＲＥは、ビット線ＢＬ方向に沿ったライン状に、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、及び第３電極層ＥＬ３を加工するために、ライン状のパターンを有する。レジスト膜のパターニングには、例えば、側壁転写方式あるいはＡｒＦリソグラフィ技術を用いる。
【０１３２】
その後、図１５Ｂに示すように、レジストパターンＲＥを用いて、ハードマスクＨＭ及び上部電極層ＴＥをエッチングする。さらに、ハードマスクＨＭにより、第３電極層ＥＬ３、スイッチング素子ＳＷ、第２電極層ＥＬ２、ダイオードＤＩ、及び第１電極層ＥＬ１をエッチングしてメモリセルＭＣを形成する。
【０１３３】
一方、１５Ｃ−１５Ｃ線に沿った断面では、図１５Ｃに示すように、ビット線ＢＬ上に、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが形成されたままである。
【０１３４】
次に、図１５Ｂ及び図１５Ｃに示した構造上に、すなわちメモリセルＭＣ上及び層間絶縁膜１２上に、図１６Ｂ及び図１６Ｃに示すように、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１４を形成する。続いて、ダイオードＤＩの側面に側壁膜としてのシリコン窒化膜１４を形成する。詳述すると、ＲＩＥを用いて、ダイオードＤＩの側面より上にあるシリコン窒化膜１４をエッチングして、すなわち上部電極層ＴＥ上、第３電極層ＥＬ３の側面、及びスイッチング素子ＳＷの側面にあるシリコン窒化膜１４をエッチングして、ダイオードＤＩの側面にシリコン窒化膜１４を残す。
【０１３５】
さらに、メモリセルＭＣ上、シリコン窒化膜１４上、及び層間絶縁膜１２上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１５を形成する。
【０１３６】
次に、図１６Ｂ及び図１６Ｃに示した構造上に、すなわちメモリセルＭＣ上、シリコン窒化膜１５上、及び層間絶縁膜１２上に、図１７Ｂ及び図１７Ｃに示すように、例えば塗布法により層間絶縁膜１６を形成する。さらに、層間絶縁膜１６に対して水蒸気酸化（ＷＶＧ酸化）を４００〜６００℃程度で行い、層間絶縁膜１６中のＣをＯ２に置換する。
【０１３７】
さらに、図１８Ｂ及び図１８Ｃに示すように、ＣＭＰにより層間絶縁膜１６を研磨し、上部電極層ＴＥの表面を露出させる。
【０１３８】
次に、図１９Ｂ及び図１９Ｃに示すように、上部電極層ＴＥ上にワード線ＷＬを形成する。
【０１３９】
続いて、図２０Ｂ及び図２０Ｃに示すように、ワード線ＷＬ上にハードマスクＨＭ２を形成する。さらに、ハードマスクＨＭ２上にレジスト膜を塗布し、レジスト膜をパターニングしてレジストパターンＲＥ２を形成する。このレジストパターンＲＥは、ワード線方向に沿ったライン状に、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、及び第３電極層ＥＬ３を加工するために、ライン状のパターンを有する。レジスト膜のパターニングには、例えば、側壁転写方式あるいはＡｒＦリソグラフィ技術を用いる。
【０１４０】
その後、図２１Ｃに示すように、レジストパターンＲＥ２を用いて、ハードマスクＨＭ２、ワード線ＷＬ、及び上部電極層ＴＥをエッチングする。さらに、ハードマスクＨＭ２により、第３電極層ＥＬ３、スイッチング素子ＳＷ、第２電極層ＥＬ２、ダイオードＤＩ、及び第１電極層ＥＬ１をエッチングしてメモリセルＭＣを形成する。
【０１４１】
次に、図２１Ｃに示した構造上に、すなわちメモリセルＭＣ上及びビット線ＢＬ上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１４を形成する。続いて、図２２Ｃに示すように、ダイオードＤＩの側面に側壁膜としてのシリコン窒化膜１４を形成する。詳述すると、ＲＩＥを用いて、ダイオードＤＩの側面より上にあるシリコン窒化膜１４をエッチングして、すなわち上部電極層ＴＥ上、第３電極層ＥＬ３の側面、及びスイッチング素子ＳＷの側面にあるシリコン窒化膜１４をエッチングして、ダイオードＤＩの側面にシリコン窒化膜１４を残す。
【０１４２】
さらに、メモリセルＭＣ上、及びシリコン窒化膜１４上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１５を形成する。
【０１４３】
ここで、ワード線ＷＬの側面に形成されるシリコン窒化膜１５は、ワード線ＷＬ間の配線容量を低減するために、ダイオードＤＩの側面に形成されるシリコン窒化膜１４，１５とは異なる膜厚になっている。
【０１４４】
次に、図２２Ｂ及び図２２Ｃに示した構造上に、すなわちメモリセルＭＣ上、シリコン窒化膜１５上、及び層間絶縁膜１２上に、例えば塗布法により層間絶縁膜１６を形成する。さらに、層間絶縁膜１６に対して水蒸気酸化（ＷＶＧ酸化）を４００〜６００℃程度で行い、層間絶縁膜１６中のＣをＯ２に置換する。
【０１４５】
さらに、図１３Ｂ及び図１３Ｃに示すように、ＣＭＰにより層間絶縁膜１６を研磨し、ワード線ＷＬの表面を露出させる。これにより、図１３Ｂ及び図１３Ｃに示した構造が形成される。
【０１４６】
その後、ワード線ＷＬ上にさらにメモリセルＭＣを形成する場合は、図４Ａ、図４Ｂ、及び図４Ｃに示した工程から行い、ワード線及びビット線を含む配線は９０度回転して形成する。
【０１４７】
本製造方法では、前述したように、メモリセルＭＣを形成する工程に、１回のフォトリソグラフィ工程（Photo Engraving Process:ＰＥＰ）で島状のパターンを形成する方法を用いず、ワード線あるいはビット線などの配線を形成する工程を用いてメモリセルＭＣを形成している。
【０１４８】
［３−６］  第３実施形態の変形例
本実施形態では、ダイオードの側面に第１の側壁膜としてシリコン窒化膜１４，１５が形成され、ワード線ＷＬの側面に第２の側壁膜としてシリコン窒化膜１５が形成される例を示した。しかし、これに限るわけではなく、ダイオードの側面側から、第１の側壁膜としてシリコン酸化膜とシリコン窒化膜を形成し、ワード線ＷＬの側面に第２の側壁膜としてシリコン窒化膜を形成してもよい。
【０１４９】
［３−７］  第３実施形態の効果
第３実施形態には、主に以下に述べるような３つの効果がある。
【０１５０】
第１は、メモリセル間の層間絶縁膜中の固定電荷によるダイオードへの影響を抑制できることである。例えば、層間絶縁膜にポリシラザンのようなＮ、Ｃを多く含んだＳｉＯ２膜を用いると、ＳｉＯ２膜中の固定電荷による影響でBandBendingによるダイオードの逆方向電流の悪化が生じる。逆方向電流が悪化すると、非選択セルにかかる負荷が大きくなり、性能の悪化や消費電力の増大を増長させる。
【０１５１】
このような固定電荷による影響を防ぐために、シリコン窒化膜や固定電荷の少ないシリコン酸化膜をダイオードの側壁膜に用いている。側壁膜によりダイオードから固定電荷を遠ざけることで、逆方向電流を抑制することができる。このとき、ダイオードの側壁膜の膜厚は、ある程度の知見が得られており、約１０〜２０ｎｍが必要である。
【０１５２】
すなわち、第３実施形態では、ダイオードＤＩの側面にシリコン窒化膜１４，１５（膜厚１０〜２０ｎｍ）が形成されているため、層間絶縁膜１６中の固定電荷によるダイオードへの影響を防ぐことができる。これにより、メモリセルの性能の悪化や消費電力の増大を防止できる。なお、ダイオードＤＩの側壁膜は、シリコン窒化膜１４，１５に換えて、シリコン酸化膜とシリコン窒化膜を用いても、同様の効果が得られる。
【０１５３】
第２は、メモリセル間に層間絶縁膜を形成する際に、配線の酸化を防止する効果がある。例えば、ポリシラザンを形成する際には、Ｓｉ、Ｎを多く含んだ有機膜をクロスポイント型メモリセルに塗布し、その後、塗布膜中のＮやＣをＯに置換するために熱酸化工程を行う。その際に、配線を構成するメタル膜（例えば、Ｗ）はこの熱酸化工程により酸化してしまうことがわかっている。
【０１５４】
しかし、塗布膜と配線との間に、シリコン窒化膜をある所定の膜厚で形成することにより、この問題を解決することができる。この手法には欠点があり、シリコン窒化膜の膜厚を厚くすると、その分、配線の容量が増えて性能劣化を助長する。そのため、塗布膜と配線間のシリコン窒化膜の膜厚は、５ｎｍ程度に抑える必要がある。
【０１５５】
すなわち、ワード線ＷＬの側面にシリコン窒化膜１５が形成されていることにより、層間絶縁膜１６の形成時のプロセスにより生じるワード線ＷＬの酸化を防止することができる。これにより、配線容量の増加を抑え、メモリセルの性能劣化を防止できる。
【０１５６】
第３は、隣接するメモリセルからの影響を抑制する効果がある。クロスポイント型メモリセルアレイでは、微細化が進められ、隣接するメモリセル間の距離が短くなると現れてくる問題がある。非選択メモリセルのダイオードから薄くなった層間絶縁膜を通して配線にリーク電流が流れるＧＩＤＬを生じるという問題である。特に、メモリセルの角や接合付近では、電界集中が起こるためにダイオードの逆方向電流が大きくなる。これにより、メモリセルの性能悪化や消費電力の増大が起こる。
【０１５７】
これを防ぐためには、電界集中を緩和することが必要である。ダイオード付近の側壁膜を誘電率の高いシリコン窒化膜にすることで、ダイオードによるリークの原因となる接合付近の電界を小さくすることができる。これにより、隣接メモリセルからの影響を減らすことが可能である。
【０１５８】
以上説明したように第３実施形態によれば、配線の側壁には酸化を防止するために必要な最小限の膜厚のシリコン窒化膜を形成し、整流素子（例えば、ダイオード）の側壁には、配線の側壁のシリコン窒化膜よりも膜厚が厚いシリコン窒化膜を形成している。これにより、層間絶縁膜中の固定電荷による整流素子への影響を抑制でき、さらに配線及び電極の酸化を防止することができる。
【０１５９】
［４］  第４実施形態
［４−１］  全体構成
本発明の第４実施形態の半導体記憶装置における全体構成は、第１実施形態と同様であるため、記載を省略する。
【０１６０】
［４−２］  メモリセルアレイ
次に、第４実施形態におけるクロスポイント型メモリセルアレイ２の構成について説明する。
【０１６１】
図２３Ａは、第４実施形態におけるメモリセルアレイ２の平面図である。図示するように、ビット線方向（第１方向）に延伸する第１導電線、例えばビット線ＢＬが、ワード線方向（第２方向）に所定間隔で複数配列されている。また、ワード線方向に延伸する第２導電線、例えばワード線ＷＬが、ビット線ＢＬに直交するように、ビット線方向に所定間隔で複数配列されている。
【０１６２】
ビット線ＢＬとワード線ＷＬとの交差位置には、メモリセルＭＣがそれぞれ配置されている。メモリセルＭＣのビット線方向の側面及びワード線方向の側面には、側壁膜が形成されている。さらに、ワード線ＷＬの側面及びビット線ＢＬの側面にも、側壁膜が形成されている。側壁膜については以下で詳述する。
【０１６３】
［４−３］  メモリセル
次に、図２３Ｂ及び図２３Ｃを用いて、メモリセルＭＣの断面構造を説明する。図２３Ｂは図２３Ａにおける２３Ｂ−２３Ｂ線（ワード線方向）に沿った断面図である。図２３Ｃは、図２３Ａにおける２３Ｃ−２３Ｃ線（ビット線方向）に沿った断面図である。
【０１６４】
メモリセルＭＣの２３Ｂ−２３Ｂ線に沿った断面構造は以下のようになっている。
【０１６５】
図２３Ｂに示すように、メモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、直列に接続された整流素子、例えばダイオードＤＩと、スイッチング素子ＳＷを有している。
【０１６６】
半導体基板１１上には、層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成され、ビット線ＢＬ間には層間絶縁膜１２が配置されている。
【０１６７】
さらに、ビット線ＢＬの側面には、バリア膜１３が形成されており、ビット線ＢＬと層間絶縁膜１２との間にバリア膜１３が配置されている。
【０１６８】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。すなわち、ビット線ＢＬとワード線ＷＬとの間にはメモリセルＭＣが形成され、メモリセルＭＣは第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥを含んでいる。
【０１６９】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜が形成されている。第１の側壁膜は、例えばシリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５を含む。すなわち、第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、シリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５が側面側から順に形成されている。例えば、シリコン窒化膜１４の膜厚は１ｎｍ程度であり、シリコン酸化膜１７の膜厚は５ｎｍ程度であり、シリコン窒化膜１５の膜厚は５ｎｍ以下である。
【０１７０】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、及び上部電極層ＴＥの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。
【０１７１】
また、複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。詳述すると、メモリセルＭＣの側面には、シリコン窒化膜１４、シリコン酸化膜１７、シリコン窒化膜１５、あるいはシリコン窒化膜１５を間に介して、層間絶縁膜１６が形成されている。層間絶縁膜１６は、塗布法によって形成された塗布系の酸化膜、例えばポリシラザン膜からなる。
【０１７２】
さらに、上部電極層ＴＥ上及び層間絶縁膜１６上には、ワード線ＷＬが配置されている。
【０１７３】
メモリセルＭＣの２３Ｃ−２３Ｃ線に沿った断面構造は以下のようになっている。
【０１７４】
図２３Ｃに示すように、半導体基板１１上には層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成されている。
【０１７５】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。
【０１７６】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜、例えばシリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５が側面側から順に形成されている。
【０１７７】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、及び上部電極層ＴＥの側面、及びワード線ＷＬの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。
【０１７８】
また、複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。
【０１７９】
［４−４］  メモリセルを構成するダイオード及びスイッチング素子
第４実施形態におけるメモリセルＭＣのダイオードＤＩ及びスイッチング素子ＳＷは、第１実施形態と同様であるため、記載を省略する。
【０１８０】
［４−５］  製造方法
第４実施形態の半導体記憶装置の製造方法は、以下のような方法によって行われる。
【０１８１】
前述した第３実施形態の製造方法の図１６Ｂにおいて、メモリセルＭＣ上に及び層間絶縁膜１２上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１４を形成する。さらに、シリコン窒化膜１４上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン酸化膜１７を形成する。
【０１８２】
続いて、ダイオードＤＩの側面に、側壁膜としてのシリコン窒化膜１４及びシリコン酸化膜１７を形成する。詳述すると、ＲＩＥを用いて、ダイオードＤＩの側面より上にあるシリコン窒化膜１４及びシリコン酸化膜１７をエッチングして、ダイオードＤＩの側面にシリコン窒化膜１４及びシリコン酸化膜１７を残す。
【０１８３】
次に、メモリセルＭＣ上、シリコン酸化膜１７上、及び層間絶縁膜１２上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１５を形成する。
【０１８４】
また、図２２Ｃにおいて、メモリセルＭＣ上に及び層間絶縁膜１２上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１４を形成する。さらに、シリコン窒化膜１４上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン酸化膜１７を形成する。
【０１８５】
続いて、ダイオードＤＩの側面に、側壁膜としてのシリコン窒化膜１４及びシリコン酸化膜１７を形成する。詳述すると、ＲＩＥを用いて、ダイオードＤＩの側面より上にあるシリコン窒化膜１４及びシリコン酸化膜１７をエッチングして、ダイオードＤＩの側面にシリコン窒化膜１４及びシリコン酸化膜１７を残す。
【０１８６】
次に、メモリセルＭＣ上、シリコン酸化膜１７上、及び層間絶縁膜１２上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１５を形成する。
【０１８７】
その他の工程は、第３実施形態と同様であるため、記載を省略する。
【０１８８】
［４−６］  第４実施形態の変形例
前記実施形態では、ダイオードの側面に第１の側壁膜としてシリコン窒化膜１４、シリコン酸化膜１７、シリコン窒化膜１５が形成され、ワード線ＷＬの側面に第２の側壁膜としてシリコン窒化膜１５が形成される例を示した。しかし、これに限るわけではなく、ダイオードの側面側から第１の側壁膜としてシリコン酸化膜、シリコン窒化膜、シリコン窒化膜を形成し、ワード線ＷＬの側面に第２の側壁膜としてシリコン窒化膜を形成してもよい。
【０１８９】
［４−７］  第４実施形態の効果
第４実施形態では、ダイオードＤＩの側面にシリコン窒化膜１４、シリコン酸化膜１７、シリコン窒化膜１５が形成されているため、層間絶縁膜１６中の固定電荷によるダイオードへの影響を防ぐことができる。これにより、メモリセルの性能の悪化や消費電力の増大を防止できる。なお、シリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５の合わせた膜厚は１０〜２０ｎｍ程度である。ここで、シリコン窒化膜１４は、電界集中を防止し、逆方向電流の増大を防ぐための膜である。シリコン酸化膜１７は、固定電荷からの距離を確保するための膜であり、低誘電率の膜である。シリコン窒化膜１５は、層間絶縁膜１６から固定電荷の元となるＮ，Ｃの拡散を防止する。
【０１９０】
また、ダイオードＤＩの側壁膜は、シリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５に換えて、シリコン酸化膜、シリコン窒化膜、及びシリコン窒化膜を用いても、同様の効果が得られる。また、その他の効果は、第３実施形態と同様である。
【０１９１】
以上説明したように第３実施形態によれば、配線の側壁には酸化を防止するために必要な最小限の膜厚のシリコン窒化膜を形成し、整流素子（例えば、ダイオード）の側壁には、配線の側壁のシリコン窒化膜よりも膜厚が厚いシリコン窒化膜を形成している。これにより、層間絶縁膜中の固定電荷による整流素子への影響を抑制でき、さらに配線及び電極の酸化を防止することができる。
【０１９２】
［５］  第５実施形態
［５−１］  全体構成
本発明の第５実施形態の半導体記憶装置における全体構成は、第１実施形態と同様であるため、記載を省略する。
【０１９３】
［５−２］  メモリセルアレイ
次に、第５実施形態におけるクロスポイント型メモリセルアレイ２の構成について説明する。
【０１９４】
図２４Ａは、第５実施形態におけるメモリセルアレイ２の平面図である。図示するように、ビット線方向（第１方向）に延伸する第１導電線、例えばビット線ＢＬが、ワード線方向（第２方向）に所定間隔で複数配列されている。また、ワード線方向に延伸する第２導電線、例えばワード線ＷＬが、ビット線ＢＬに直交するように、ビット線方向に所定間隔で複数配列されている。
【０１９５】
ビット線ＢＬとワード線ＷＬとの交差位置には、メモリセルＭＣがそれぞれ配置されている。
【０１９６】
［５−３］  メモリセル
次に、図２４Ｂ及び図２４Ｃを用いて、メモリセルＭＣの断面構造を説明する。図２４Ｂは図２４Ａにおける２４Ｂ−２４Ｂ線（ワード線方向）に沿った断面図である。図２４Ｃは、図２４Ａにおける２４Ｃ−２４Ｃ線（ビット線方向）に沿った断面図である。
【０１９７】
メモリセルＭＣの２４Ｂ−２４Ｂ線に沿った断面構造は以下のようになっている。
【０１９８】
図２４Ｂに示すように、１層目のメモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、直列に接続された整流素子、例えばダイオードＤＩと、スイッチング素子ＳＷを有している。
【０１９９】
半導体基板１１上には、層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成され、ビット線ＢＬ間には層間絶縁膜１２が配置されている。
【０２００】
さらに、ビット線ＢＬの側面には、バリア膜１３が形成されており、ビット線ＢＬと層間絶縁膜１２との間にバリア膜１３が配置されている。
【０２０１】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。すなわち、ビット線ＢＬとワード線ＷＬとの間には１層目のメモリセルＭＣが形成され、メモリセルＭＣは第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥを含んでいる。
【０２０２】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜が形成されている。第１の側壁膜は、例えばシリコン窒化膜１４，１５を含む。すなわち、第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、シリコン窒化膜１４とシリコン窒化膜１５が側面側から順に形成されている。例えば、シリコン窒化膜１４の膜厚は５〜１５ｎｍ程度であり、シリコン窒化膜１５の膜厚は５ｎｍ以下である。
【０２０３】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、及び上部電極層ＴＥの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。
【０２０４】
複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。層間絶縁膜１６は、塗布法によって形成された塗布系の酸化膜、例えばポリシラザン膜からなる。上部電極層ＴＥ上及び層間絶縁膜１６上には、ワード線ＷＬが配置されている。
【０２０５】
さらに、ワード線ＷＬ上には、第１電極層ＥＬ１１、ダイオードＤＩ１１、第２電極層ＥＬ１２、スイッチング素子ＳＷ１１、第３電極層ＥＬ１３、及び上部電極層ＴＥ１１が順に形成されている。
【０２０６】
メモリセルＭＣの２４Ｃ−２４Ｃ線に沿った断面構造は以下のようになっている。
【０２０７】
図２４Ｃに示すように、半導体基板１１上には層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成されている。
【０２０８】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。すなわち、ビット線ＢＬとワード線ＷＬとの間には１層目のメモリセルＭＣが形成されている。
【０２０９】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜、例えばシリコン窒化膜１４とシリコン窒化膜１５が側面側から順に形成されている。
【０２１０】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、及び上部電極層ＴＥの側面、及びワード線ＷＬの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。さらに、１層目の複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。
【０２１１】
ワード線ＷＬ上には、第１電極層ＥＬ１１、ダイオードＤＩ１１、第２電極層ＥＬ１２、スイッチング素子ＳＷ１１、第３電極層ＥＬ１３、及び上部電極層ＴＥ１１が順に形成されている。すなわち、ワード線ＷＬ上には、２層目のメモリセルＭＣが形成されている。
【０２１２】
第１電極層ＥＬ１１の側面には、例えばシリコン窒化膜１５が形成されている。ダイオードＤＩ１１の側面、及び第２電極層ＥＬ１２の側面には、第１の側壁膜、例えばシリコン窒化膜１４とシリコン窒化膜１５が側面側から順に形成されている。
【０２１３】
スイッチング素子ＳＷ１１の側面、第３電極層ＥＬ１３の側面、及び上部電極層ＴＥ１１の側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。さらに、２層目の複数のメモリセルＭＣ間には、層間絶縁膜１９が形成されている。
【０２１４】
［５−４］  メモリセルを構成するダイオード及びスイッチング素子
第５実施形態におけるメモリセルＭＣのダイオード及びスイッチング素子は、第１実施形態と同様であるため、記載を省略する。
【０２１５】
［５−５］  製造方法
次に、第５実施形態の半導体記憶装置の製造方法について説明する。図２５Ａ，図２６Ａ，…，図２９Ａは製造方法を示す平面図である。図２５Ｂ，図２６Ｂ，…，図２９Ｂは、図２５Ａ，図２６Ａ，…，図２９Ａ図における２５Ｂ線，２６Ｂ線，…，２９Ｂ線にそれぞれ沿った断面図であり、図２５Ｃ，図２６Ｃ，…，図２９Ｃは、図２５Ａ，図２６Ａ，…，図２９Ａ図における２５Ｃ線，２６Ｃ線，…，２９Ｃ線にそれぞれ沿った断面図である。
【０２１６】
まず、図１４Ｂ〜図１８Ｂ及び図１４Ｃ〜図１８Ｃに示した製造方法により、半導体基板１１上にビット線ＢＬと１層目のメモリセルＭＣを形成する。
【０２１７】
次に、図２５Ａ、図２５Ｂ、及び図２５Ｃに示すように、上部電極層ＴＥ上及び層間絶縁膜１６上に、ワード線ＷＬとなる膜、第１電極層ＥＬ１１、ダイオードＤＩ１１、第２電極層ＥＬ１２、スイッチング素子ＳＷ１１、及び第３電極層ＥＬ１３を形成する。
【０２１８】
これらの膜を加工するために、第３電極層ＥＬ１３上に、上部電極層ＴＥ１１及びハードマスクＨＭ１１を形成する。さらに、ハードマスクＨＭ１１上にレジスト膜を塗布し、レジスト膜をパターニングしてレジストパターンＲＥ１１を形成する。このレジストパターンＲＥ１１は、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、及び第３電極層ＥＬ３をワード線ＷＬ方向に沿ったライン状に加工するために、ライン状のパターンを有する。レジスト膜のパターニングには、例えば、側壁転写方式あるいはＡｒＦリソグラフィ技術を用いる。
【０２１９】
その後、図２６Ｃに示すように、レジストパターンＲＥ１１を用いて、ハードマスクＨＭ１１及び上部電極層ＴＥ１１をエッチングする。さらに、ハードマスクＨＭ１１により、２層分のメモリセルの加工を行う。すなわち、ハードマスクＨＭ１１を用いて、第３電極層ＥＬ１３、スイッチング素子ＳＷ１１、第２電極層ＥＬ１２、ダイオードＤＩ１１、第１電極層ＥＬ１１、ワード線ＷＬとなる膜、上部電極層ＴＥ、第３電極層ＥＬ３、スイッチング素子ＳＷ、第２電極層ＥＬ２、ダイオードＤＩ、及び第１電極層ＥＬ１を連続してエッチングする。
【０２２０】
次に、図２６Ｃに示した構造上に、すなわち２層のメモリセルＭＣ上及びビット線ＢＬ上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１４を形成する。続いて、図２７Ｃに示すように、例えばＲＩＥを用いて、ダイオードＤＩの側面に側壁膜としてのシリコン窒化膜１４を形成する。詳述すると、ＲＩＥを用いて、ダイオードＤＩの側面より上にあるシリコン窒化膜１４をエッチングして、ダイオードＤＩの側面にシリコン窒化膜１４を残す。
【０２２１】
さらに、２層のメモリセルＭＣ上、シリコン窒化膜１４上、及びビット線ＢＬ上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１５を形成する。これにより、ワード線ＷＬの側面上の側壁膜を、１層目のダイオードＤＩの側面上の側壁膜と異なる膜厚に設定する。
【０２２２】
さらに、メモリセルＭＣ上、シリコン窒化膜１５上、及び層間絶縁膜１２上に、例えば塗布法により層間絶縁膜１６を形成する。さらに、層間絶縁膜１６に対して水蒸気酸化（ＷＶＧ酸化）を４００〜６００℃程度で行い、層間絶縁膜１６中のＣをＯ２に置換する。
【０２２３】
次に、図２７Ｃに示した構造に対してエッチバックを行い、図２８Ｃに示すように、ダイオードＤＩ１１の下まで層間絶縁膜１６を除去する。
【０２２４】
その後、図２８Ｃに示した構造上に、すなわちシリコン窒化膜１５上及び層間絶縁膜１６上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１８を形成する。続いて、図２９Ｃに示すように、例えばＲＩＥを用いて、ダイオードＤＩ１１の側面に側壁膜としてのシリコン窒化膜１８を形成する。詳述すると、ＲＩＥを用いて、ダイオードＤＩ１１の側面より上にあるシリコン窒化膜１８をエッチングして、ダイオードＤＩ１１の側面にシリコン窒化膜１８を残す。
【０２２５】
さらに、２層目のメモリリセルＭＣ上に層間絶縁膜１９を形成する。さらに、層間絶縁膜１９に対して水蒸気酸化（ＷＶＧ酸化）を４００〜６００℃程度で行い、層間絶縁膜１６中のＣをＯ２に置換する。続いて、ＣＭＰにより層間絶縁膜１９を研磨する。以上により、図２４Ａ、図２４Ｂ、及び図２４Ｃに示す構造が形成される。
【０２２６】
本製造方法では、前述したように、メモリセルＭＣを形成する工程に、１回のフォトリソグラフィ工程（Photo Engraving Process:ＰＥＰ）で島状のパターンを形成する方法を用いず、ワード線あるいはビット線などの配線を形成する工程を用いてメモリセルＭＣを形成している。
【０２２７】
以上の製造方法を繰り返すことにより、ｎ層に積層されたメモリセルＭＣを、ｎ＋１回のＰＥＰにより形成することが可能となる（ｎは１以上の自然数）。なお、第３，第４実施形態では、ｎ層のメモリセルＭＣを形成するには２ｎ回のＰＥＰが必要である。したがって、第５実施形態では、第３，第４実施形態に比べて、ｎ層のメモリセルＭＣを形成するのに必要なＰＥＰ数を減らすことができる。
【０２２８】
［５−６］  第５実施形態の変形例
本実施形態では、１層目のダイオードＤＩの側面に、第１の側壁膜としてシリコン窒化膜１４，１５が形成され、ワード線ＷＬの側面に第２の側壁膜としてシリコン窒化膜１５が形成される例を示した。しかし、これに限るわけではなく、ダイオードＤＩの側面側から、第１の側壁膜としてシリコン酸化膜とシリコン窒化膜を形成し、ワード線ＷＬの側面に第２の側壁膜としてシリコン窒化膜を形成してもよい。
【０２２９】
また同様に、２層目のダイオードＤＩ１１の側面に、第１の側壁膜としてシリコン窒化膜１５，１８が形成され、上部電極層ＴＥ１１の側面に第２の側壁膜としてシリコン窒化膜１５が形成される例を示した。しかし、これに限るわけではなく、ダイオードＤＩ１１の側面側から、第１の側壁膜としてシリコン酸化膜とシリコン窒化膜を形成し、上部電極層ＴＥ１１の側面に第２の側壁膜としてシリコン窒化膜を形成してもよい。
【０２３０】
［５−７］  第５実施形態の効果
第５実施形態には、主に以下に述べるような３つの効果がある。
【０２３１】
第１は、メモリセル間の層間絶縁膜中の固定電荷によるダイオードへの影響を抑制できることである。例えば、層間絶縁膜にポリシラザンのようなＮ、Ｃを多く含んだＳｉＯ２膜を用いると、ＳｉＯ２膜中の固定電荷による影響でBandBendingによるダイオードの逆方向電流の悪化が生じる。逆方向電流が悪化すると、非選択セルにかかる負荷が大きくなり、性能の悪化や消費電力の増大を増長させる。
【０２３２】
このような固定電荷による影響を防ぐために、シリコン窒化膜や固定電荷の少ないシリコン酸化膜をダイオードの側壁膜に用いている。これにより、ダイオードから固定電荷を遠ざけることで逆方向電流を抑制することができる。このとき、ダイオードの側壁膜の膜厚は、ある程度の知見が得られており、約１０〜２０ｎｍが必要である。
【０２３３】
すなわち、第５実施形態では、ダイオードＤＩの側面にシリコン窒化膜１４，１５（膜厚１０〜２０ｎｍ）が形成されているため、層間絶縁膜１６中の固定電荷によるダイオードへの影響を防ぐことができる。これにより、メモリセルの性能の悪化や消費電力の増大を防止できる。なお、ダイオードＤＩの側壁膜は、シリコン窒化膜１４，１５に換えて、シリコン酸化膜とシリコン窒化膜を用いても、同様の効果が得られる。
【０２３４】
さらに、ダイオードＤＩ１１の側面にシリコン窒化膜１５，１８（膜厚１０〜２０ｎｍ）が形成されているため、層間絶縁膜１９中の固定電荷によるダイオードへの影響を防ぐことができる。これにより、メモリセルの性能の悪化や消費電力の増大を防止できる。なお、ダイオードＤＩ１１の側壁膜は、シリコン窒化膜１５，１８に換えて、シリコン酸化膜とシリコン窒化膜を用いても、同様の効果が得られる。
【０２３５】
第２は、メモリセル間に層間絶縁膜を形成する際に、配線の酸化を防止する効果がある。例えば、ポリシラザンを形成する際には、Ｓｉ、Ｎを多く含んだ有機膜をクロスポイント型メモリセルに塗布し、その後、塗布膜中のＮやＣをＯに置換するために熱酸化工程を行う。その際に、配線を構成するメタル膜（例えば、Ｗ）はこの熱酸化工程により酸化してしまうことがわかっている。
【０２３６】
しかし、塗布膜と配線との間に、シリコン窒化膜をある所定の膜厚で形成することにより、この問題を解決することができる。この手法には欠点があり、シリコン窒化膜の膜厚を厚くすると、その分、配線の容量が増えて性能劣化を助長する。そのため、塗布膜と配線間のシリコン窒化膜の膜厚は、５ｎｍ程度に抑える必要がある。
【０２３７】
すなわち、ワード線ＷＬの側面にシリコン窒化膜１５が形成されていることにより、層間絶縁膜１６の形成時のプロセスにより生じるワード線ＷＬの酸化を防止することができる。これにより、配線容量の増加を抑え、メモリセルの性能劣化を防止できる。
【０２３８】
第３は、隣接するメモリセルからの影響を抑制する効果がある。クロスポイント型メモリセルアレイでは、微細化が進められ、隣接するメモリセル間の距離が短くなると現れてくる問題がある。非選択メモリセルのダイオードから薄くなった層間絶縁膜を通して配線にリーク電流が流れるＧＩＤＬを生じるという問題である。特に、メモリセルの角や接合付近では、電界集中が起こるためにダイオードの逆方向電流が大きくなる。これにより、メモリセルの性能悪化や消費電力の増大が起こる。
【０２３９】
これを防ぐためには、電界集中を緩和することが必要である。ダイオード付近の側壁膜を誘電率の高いシリコン窒化膜にすることで、ダイオードによるリークの原因となる接合付近の電界を小さくすることができる。これにより、隣接メモリセルからの影響を減らすことが可能である。
【０２４０】
また、製造方法においては、ｎ層に積層されたメモリセルＭＣを、ｎ＋１回のＰＥＰにより形成することが可能である（ｎは１以上の自然数）。なお、第３，第４実施形態では、ｎ層のメモリセルＭＣを形成するには２ｎ回のＰＥＰが必要である。したがって、本実施形態では、ｎ層のメモリセルＭＣを形成するのに必要なＰＥＰ数を、第３，第４実施形態に比べて減らすことができる。
【０２４１】
以上説明したように第５実施形態によれば、配線の側面には酸化を防止するために必要な最小限の膜厚のシリコン窒化膜を形成し、整流素子（例えば、ダイオード）の側面には、配線の側面のシリコン窒化膜よりも膜厚が厚いシリコン窒化膜を形成している。これにより、層間絶縁膜中の固定電荷による整流素子への影響を抑制でき、さらに配線及び電極の酸化を防止することができる。
【０２４２】
［６］  第６実施形態
［６−１］  全体構成
本発明の第６実施形態の半導体記憶装置における全体構成は、第１実施形態と同様であるため、記載を省略する。
【０２４３】
［６−２］  メモリセルアレイ
次に、第６実施形態におけるクロスポイント型メモリセルアレイ２の構成について説明する。
【０２４４】
図３０Ａは、第６実施形態におけるメモリセルアレイ２の平面図である。図示するように、ビット線方向（第１方向）に延伸する第１導電線、例えばビット線ＢＬが、ワード線方向（第２方向）に所定間隔で複数配列されている。また、ワード線方向に延伸する第２導電線、例えばワード線ＷＬが、ビット線ＢＬに直交するように、ビット線方向に所定間隔で複数配列されている。
【０２４５】
ビット線ＢＬとワード線ＷＬとの交差位置には、メモリセルＭＣがそれぞれ配置されている。
【０２４６】
［６−３］  メモリセル
次に、図３０Ｂ及び図３０Ｃを用いて、メモリセルＭＣの断面構造を説明する。図３０Ｂは図３０Ａにおける３０Ｂ−３０Ｂ線（ワード線方向）に沿った断面図である。図３０Ｃは、図３０Ａにおける３０Ｃ−３０Ｃ線（ビット線方向）に沿った断面図である。
【０２４７】
メモリセルＭＣの３０Ｂ−３０Ｂ線に沿った断面構造は以下のようになっている。
【０２４８】
図３０Ｂに示すように、１層目のメモリセルＭＣは、ビット線ＢＬとワード線ＷＬとの間に、直列に接続された整流素子、例えばダイオードＤＩと、スイッチング素子ＳＷを有している。
【０２４９】
半導体基板１１上には、層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成され、ビット線ＢＬ間には層間絶縁膜１２が配置されている。
【０２５０】
さらに、ビット線ＢＬの側面には、バリア膜１３が形成されており、ビット線ＢＬと層間絶縁膜１２との間にバリア膜１３が配置されている。
【０２５１】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。すなわち、ビット線ＢＬとワード線ＷＬとの間には１層目のメモリセルＭＣが形成され、メモリセルＭＣは第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥを含んでいる。
【０２５２】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜が形成されている。第１の側壁膜は、例えばシリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５を含む。すなわち、第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、シリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５が側面側から順に形成されている。例えば、シリコン窒化膜１４の膜厚は１ｎｍ程度であり、シリコン酸化膜１７の膜厚は５ｎｍ程度であり、シリコン窒化膜１５の膜厚は５ｎｍ以下である。
【０２５３】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、及び上部電極層ＴＥの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。
【０２５４】
また、１層目の複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。層間絶縁膜１６は、塗布法によって形成された塗布系の酸化膜、例えばポリシラザン膜からなる。上部電極層ＴＥ上及び層間絶縁膜１６上には、ワード線ＷＬが配置されている。
【０２５５】
さらに、ワード線ＷＬ上には、第１電極層ＥＬ１１、ダイオードＤＩ１１、第２電極層ＥＬ１２、スイッチング素子ＳＷ１１、第３電極層ＥＬ１３、及び上部電極層ＴＥ１１が順に形成されている。
【０２５６】
メモリセルＭＣの３０Ｃ−３０Ｃ線に沿った断面構造は以下のようになっている。
【０２５７】
図３０Ｃに示すように、半導体基板１１上には層間絶縁膜１２が形成されている。層間絶縁膜１２上にはビット線ＢＬが形成されている。
【０２５８】
ビット線ＢＬ上には、第１電極層ＥＬ１、ダイオードＤＩ、第２電極層ＥＬ２、スイッチング素子ＳＷ、第３電極層ＥＬ３、及び上部電極層ＴＥが順に形成されている。上部電極層ＴＥ上には、ワード線ＷＬが形成されている。すなわち、ビット線ＢＬとワード線ＷＬとの間には１層目のメモリセルＭＣが形成されている。
【０２５９】
第１電極層ＥＬ１の側面、ダイオードＤＩの側面、及び第２電極層ＥＬ２の側面には、第１の側壁膜、例えばシリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５が側面側から順に形成されている。
【０２６０】
スイッチング素子ＳＷの側面、第３電極層ＥＬ３の側面、及び上部電極層ＴＥの側面、及びワード線ＷＬの側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。さらに、１層目の複数のメモリセルＭＣ間には、層間絶縁膜１６が形成されている。
【０２６１】
ワード線ＷＬ上には、第１電極層ＥＬ１１、ダイオードＤＩ１１、第２電極層ＥＬ１２、スイッチング素子ＳＷ１１、第３電極層ＥＬ１３、及び上部電極層ＴＥ１１が順に形成されている。すなわち、ワード線ＷＬ上には、２層目のメモリセルＭＣが形成されている。
【０２６２】
第１電極層ＥＬ１１の側面には、例えばシリコン窒化膜１５が形成されている。ダイオードＤＩ１１の側面、及び第２電極層ＥＬ１２の側面には、第１の側壁膜、例えばシリコン窒化膜１５、シリコン酸化膜１８、及びシリコン窒化膜２０が側面側から順に形成されている。
【０２６３】
スイッチング素子ＳＷ１１の側面、第３電極層ＥＬ１３の側面、及び上部電極層ＴＥ１１の側面には、第２の側壁膜、例えばシリコン窒化膜１５が形成されている。さらに、２層目の複数のメモリセルＭＣ間には、層間絶縁膜１９が形成されている。
【０２６４】
［６−４］  メモリセルを構成するダイオード及びスイッチング素子
第６実施形態におけるメモリセルＭＣのダイオード及びスイッチング素子は、第１実施形態と同様であるため、記載を省略する。
【０２６５】
［６−５］  製造方法
第６実施形態の半導体記憶装置の製造方法は、以下のような方法によって行われる。
【０２６６】
前述した第５実施形態の製造方法の図２６Ｃにおいて、メモリセルＭＣ上に及びビット線ＢＬ上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１４を形成する。さらに、シリコン窒化膜１４上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン酸化膜１７を形成する。
【０２６７】
続いて、ダイオードＤＩの側面に、側壁膜としてのシリコン窒化膜１４及びシリコン酸化膜１７を形成する。詳述すると、ＲＩＥを用いて、ダイオードＤＩの側面より上にあるシリコン窒化膜１４及びシリコン酸化膜１７をエッチングして、ダイオードＤＩの側面にシリコン窒化膜１４及びシリコン酸化膜１７を残す。
【０２６８】
次に、メモリセルＭＣ上、シリコン酸化膜１７上、及びビット線ＢＬ上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜１５を形成する。
【０２６９】
また、図２８Ｃにおいて、シリコン窒化膜１５上及び層間絶縁膜１６上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン酸化膜１８を形成する。さらに、シリコン酸化膜１８上に、例えば、ＣＶＤあるいは低温ＣＶＤ、ＡＬＤによりシリコン窒化膜２０を形成する。
【０２７０】
続いて、ダイオードＤＩ１１の側面に、側壁膜としてのシリコン窒化膜１５、シリコン酸化膜１８、及びシリコン窒化膜２０を形成する。詳述すると、ＲＩＥを用いて、ダイオードＤＩ１１の側面より上にあるシリコン酸化膜１８及びシリコン窒化膜２０をエッチングして、ダイオードＤＩの側面にシリコン窒化膜１５、シリコン酸化膜１８、及びシリコン窒化膜２０を残す。
【０２７１】
その他の工程は、第５実施形態と同様であるため、記載を省略する。
【０２７２】
［６−６］  第６実施形態の変形例
本実施形態では、１層目のダイオードＤＩの側面に、第１の側壁膜としてシリコン窒化膜１４、シリコン酸化膜１７、シリコン窒化膜１５が形成され、ワード線ＷＬの側面に第２の側壁膜としてシリコン窒化膜１５が形成される例を示した。しかし、これに限るわけではなく、ダイオードＤＩの側面側から、第１の側壁膜としてシリコン酸化膜、シリコン窒化膜、シリコン窒化膜を形成し、ワード線ＷＬの側面に第２の側壁膜としてシリコン窒化膜を形成してもよい。
【０２７３】
また同様に、２層目のダイオードＤＩ１１の側面に、第１の側壁膜としてシリコン窒化膜１５、シリコン酸化膜１８、シリコン窒化膜２０が形成され、上部電極層ＴＥ１１の側面に第２の側壁膜としてシリコン窒化膜１５が形成される例を示した。しかし、これに限るわけではなく、ダイオードＤＩ１１の側面側から、第１の側壁膜としてシリコン酸化膜、シリコン窒化膜、シリコン窒化膜を形成し、第２の側壁膜としてシリコン窒化膜を形成してもよい。
【０２７４】
［６−７］  第６実施形態の効果
第６実施形態では、ダイオードＤＩの側面にシリコン窒化膜１４、シリコン酸化膜１７、シリコン窒化膜１５が形成されているため、層間絶縁膜１６中の固定電荷によるダイオードへの影響を防ぐことができる。これにより、メモリセルの性能の悪化や消費電力の増大を防止できる。なお、シリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５の合わせた膜厚は１０〜２０ｎｍ程度である。ここで、シリコン窒化膜１４は、電界集中を防止し、逆方向電流の増大を防ぐための膜である。シリコン酸化膜１７は、固定電荷からの距離を確保するための膜であり、低誘電率の膜である。シリコン窒化膜１５は、層間絶縁膜１６から固定電荷の元となるＮ，Ｃの拡散を防止する。
【０２７５】
なお、ダイオードＤＩの側壁膜は、シリコン窒化膜１４、シリコン酸化膜１７、及びシリコン窒化膜１５に換えて、シリコン酸化膜、シリコン窒化膜、及びシリコン窒化膜を用いても、同様の効果が得られる。
【０２７６】
また、ダイオードＤＩ１１の側面にシリコン窒化膜１５、シリコン酸化膜１８、シリコン窒化膜２０が形成されているため、層間絶縁膜１９中の固定電荷によるダイオードへの影響を防ぐことができる。これにより、メモリセルの性能の悪化や消費電力の増大を防止できる。なお、シリコン窒化膜１５、シリコン酸化膜１８、及びシリコン窒化膜２０の合わせた膜厚は１０〜２０ｎｍ程度である。ここで、シリコン窒化膜１５は、電界集中を防止し、逆方向電流の増大を防ぐための膜である。シリコン酸化膜１８は、固定電荷からの距離を確保するための膜であり、低誘電率の膜である。シリコン窒化膜２０は、層間絶縁膜１９から固定電荷の元となるＮ，Ｃの拡散を防止する。
【０２７７】
なお、ダイオードＤＩ１１の側壁膜は、シリコン窒化膜１５、シリコン酸化膜１８、及びシリコン窒化膜２０に換えて、シリコン酸化膜、シリコン窒化膜、及びシリコン窒化膜を用いても、同様の効果が得られる。また、その他の効果は、第５実施形態と同様である。
【０２７８】
以上説明したように第６実施形態によれば、配線の側壁には酸化を防止するために必要な最小限の膜厚のシリコン窒化膜を形成し、整流素子（例えば、ダイオード）の側壁には、配線の側壁のシリコン窒化膜よりも膜厚が厚いシリコン窒化膜を形成している。これにより、層間絶縁膜中の固定電荷による整流素子への影響を抑制でき、さらに配線及び電極の酸化を防止することができる。
【０２７９】
なお、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【符号の説明】
【０２８０】
１…半導体記憶装置、２…クロスポイント型メモリセルアレイ、３…第１制御回路、４…第２制御回路、５…コントローラ、６…コマンド・インターフェイス回路、７…データ入出力バッファ、８…ステートマシーン、９…アドレスバッファ、１０…パルスジェネレータ、１１…半導体基板、１２…層間絶縁膜、１３…バリア膜、１４，１５…シリコン窒化膜、１６…層間絶縁膜、１７…シリコン酸化膜、１８…シリコン酸化膜、１９…層間絶縁膜、２０…シリコン窒化膜、ＢＬ…ビット線、ＤＩ…ダイオード、ＤＩ１１…ダイオード、ＥＬ１…第１電極層、ＥＬ２…第２電極層、ＥＬ３…第３電極層、ＥＬ１１…第１電極層、ＥＬ１２…第２電極層、ＥＬ１３…第３電極層、ＭＣ…メモリセル、ＳＷ…スイッチング素子、ＳＷ１１…スイッチング素子、ＴＥ…上部電極層、ＴＥ１１…上部電極層、ＷＬ…ワード線。
【図１】
2011199197.tif 000003
【図２Ａ】
2011199197.tif 000004
【図２Ｂ】
2011199197.tif 000005
【図２Ｃ】
2011199197.tif 000006
【図３Ａ】
2011199197.tif 000007
【図３Ｂ】
2011199197.tif 000008
【図３Ｃ】
2011199197.tif 000009
【図４Ａ】
2011199197.tif 000010
【図４Ｂ】
2011199197.tif 000011
【図４Ｃ】
2011199197.tif 000012
【図５Ａ】
2011199197.tif 000013
【図５Ｂ】
2011199197.tif 000014
【図５Ｃ】
2011199197.tif 000015
【図６Ａ】
2011199197.tif 000016
【図６Ｂ】
2011199197.tif 000017
【図６Ｃ】
2011199197.tif 000018
【図７Ａ】
2011199197.tif 000019
【図７Ｂ】
2011199197.tif 000020
【図７Ｃ】
2011199197.tif 000021
【図８Ａ】
2011199197.tif 000022
【図８Ｂ】
2011199197.tif 000023
【図８Ｃ】
2011199197.tif 000024
【図９Ａ】
2011199197.tif 000025
【図９Ｂ】
2011199197.tif 000026
【図９Ｃ】
2011199197.tif 000027
【図１０Ａ】
2011199197.tif 000028
【図１０Ｂ】
2011199197.tif 000029
【図１０Ｃ】
2011199197.tif 000030
【図１１Ａ】
2011199197.tif 000031
【図１１Ｂ】
2011199197.tif 000032
【図１１Ｃ】
2011199197.tif 000033
【図１２Ａ】
2011199197.tif 000034
【図１２Ｂ】
2011199197.tif 000035
【図１２Ｃ】
2011199197.tif 000036
【図１３Ａ】
2011199197.tif 000037
【図１３Ｂ】
2011199197.tif 000038
【図１３Ｃ】
2011199197.tif 000039
【図１４Ａ】
2011199197.tif 000040
【図１４Ｂ】
2011199197.tif 000041
【図１４Ｃ】
2011199197.tif 000042
【図１５Ａ】
2011199197.tif 000043
【図１５Ｂ】
2011199197.tif 000044
【図１５Ｃ】
2011199197.tif 000045
【図１６Ａ】
2011199197.tif 000046
【図１６Ｂ】
2011199197.tif 000047
【図１６Ｃ】
2011199197.tif 000048
【図１７Ａ】
2011199197.tif 000049
【図１７Ｂ】
2011199197.tif 000050
【図１７Ｃ】
2011199197.tif 000051
【図１８Ａ】
2011199197.tif 000052
【図１８Ｂ】
2011199197.tif 000053
【図１８Ｃ】
2011199197.tif 000054
【図１９Ａ】
2011199197.tif 000055
【図１９Ｂ】
2011199197.tif 000056
【図１９Ｃ】
2011199197.tif 000057
【図２０Ａ】
2011199197.tif 000058
【図２０Ｂ】
2011199197.tif 000059
【図２０Ｃ】
2011199197.tif 000060
【図２１Ａ】
2011199197.tif 000061
【図２１Ｂ】
2011199197.tif 000062
【図２１Ｃ】
2011199197.tif 000063
【図２２Ａ】
2011199197.tif 000064
【図２２Ｂ】
2011199197.tif 000065
【図２２Ｃ】
2011199197.tif 000066
【図２３Ａ】
2011199197.tif 000067
【図２３Ｂ】
2011199197.tif 000068
【図２３Ｃ】
2011199197.tif 000069
【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２７Ａ】
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【図２７Ｂ】
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【図２７Ｃ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２８Ｃ】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３０Ｃ】
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