(57)【要約】【課題】パワートランジスタの電流検出回路の保護用ＭＯＳＦＥＴにおいて基板バイアス効果が生じても、保護用ＭＯＳＦＥＴのソース−ゲート間の耐圧を満足したうえで、比較的高い電圧まで演算増幅器で負帰還して、精度よく負荷電流を検出する。【解決手段】静電容量１２とダイオード１３を用いて、パワートランジスタ２のドレイン電圧の上昇時に、保護用ＭＯＳＦＥＴ７のゲート電圧を上昇させる。電圧クランプ回路１４は、保護用ＭＯＳＦＥＴのゲート電圧を所定のクランプ電圧Ｖｃにクランプする。電圧制御回路１７は、センストランジスタ６のドレイン電圧を、保護用ＭＯＳＦＥＴ７のソース電圧に実質的に一致させる。検出回路４０は、センストランジスタ６のドレイン電流を検出する。【選択図】図１
2011220767.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と、第２の端子と、第１の電流制御端子とを有し、上記第１及び第２の端子間に流れる電流を上記第１の電流制御端子に印加される制御電圧で制御される第１の半導体デバイスと、
上記第１の端子に接続された第３の端子と、第４の端子と、第２の電流制御端子とを有し、上記第１の半導体デバイスと実質的に同一の構造を有して構成され、上記第３及び第４の端子間に流れる電流を上記第２の電流制御端子に印加される上記制御電圧で制御される第２の半導体デバイスと、
上記第１の半導体デバイスの第２の端子に接続されたドレインと、ソースと、ゲートとを有し、上記ドレイン及び上記ソースの間に流れる電流を上記ゲートに印加される電圧で制御されるＭＯＳ電界効果トランジスタと、
上記ＭＯＳ電界効果トランジスタのソースに接続された一端と、上記ＭＯＳ電界効果トランジスタのゲートに接続された他端とを備えた静電容量と、
上記ＭＯＳ電界効果トランジスタのゲートに接続されたカソードと、所定の第１の電源電圧を出力する第１の電圧源に接続されたアノードとを備えた整流素子と、
上記ＭＯＳ電界効果トランジスタのゲートに接続され、上記ＭＯＳ電界効果トランジスタのゲートの最大電圧を所定のクランプ電圧にクランプする電圧クランプ回路と、
上記第２の半導体デバイスの第４の端子の電圧を、上記ＭＯＳＦＥＴのソース電圧に実質的に一致させるように制御する電圧制御回路と、
上記第２の半導体デバイスの第４の端子に流れる電流を検出する検出回路とを備えたことを特徴とする電流検出回路。
【請求項２】
上記第１の半導体デバイスの第２の端子に接続された負荷をさらに備え、
上記第１の半導体デバイスの第１の端子及び上記第２の半導体デバイスの第３の端子は接地されたことを特徴とする請求項１記載の電流検出回路。
【請求項３】
上記第１の半導体デバイスの第１の端子に接続された負荷をさらに備え、
上記第１の半導体デバイスの第２の端子及び上記ＭＯＳ電界効果トランジスタの上記ドレインは、所定の第２の電源電圧を出力する第２の電圧源に接続されたことを特徴とする請求項１記載の電流検出回路。
【請求項４】
上記第１及び第２の電流制御端子に対して上記制御電圧を印加する駆動回路をさらに備えたことを特徴とする請求項１から３のうちのいずれか１つに記載の電流検出回路。
【請求項５】
上記電圧制御回路は、
上記ＭＯＳ電界効果トランジスタのソースに接続された非反転入力端子と、上記第２の半導体デバイスの第４の端子に接続された反転入力端子と、出力端子とを有する演算増幅器と、
上記第２の半導体デバイスの第４の端子に接続された第５の端子と、上記検出回路に接続された第６の端子と、上記演算増幅器の出力端子に接続された第３の電流制御端子とを有し、上記第５及び第６の端子間に流れる電流が、上記第３の電流制御端子に対して上記演算増幅器から印加される電圧で制御される出力トランジスタとを備えたことを特徴とする請求項１から４のうちのいずれか１つに記載の電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体デバイスに流れる電流値を検出するための電流検出回路に関する。
【背景技術】
【０００２】
サイリスタをはじめとするパワー半導体デバイス（以下、パワートランジスタという。）は、電力の変換及び制御を行う半導体であって、例えば、モータのインバータ制御のための駆動素子又はスイッチング電源のための電力制御素子として多く使われている。具体的には、パワートランジスタに流れる電流はモータ負荷の駆動トルクを発生するために使用され、スイッチング電源においては、パワートランジスタは応答性の改善に使用される。特に、ＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）及びパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、バイポーラジャンクショントランジスタ（Bipolar Junction Transistor；ＢＪＴ）又はサイリスタに比較して高速スイッチングが可能であるので、ＢＪＴ又はサイリスタを従来使用していた高耐圧の分野でも、使用されるようになってきた。さらに、近年、従来のシリコン半導体に代わって、炭化シリコン（ＳｉＣ）又は窒化ガリウム（ＧａＮ）を用いたワイドバンドギャップ半導体を用いて、高耐圧かつ高速スイッチング可能なパワー半導体デバイスが開発されている。
【０００３】
異常発生時の負荷への過大な電流の印加は、負荷又は負荷に接続されたパワートランジスタを劣化又は破壊させる。このため、パワートランジスタを使用する回路では、パワートランジスタに流れる電流を検出し、検出された電流に基づいて負荷に流れる電流を制御する技術、ならびに、検出された電流の電流値が所定値より大きいときに電流を遮断してパワートランジスタを保護する過電流検出技術は、必須の技術である。一般に、パワートランジスタに流れる電流を検出するために、負荷に電流を供給するパワートランジスタに対して並列に、パワートランジスタと同一の構造を有しかつ小寸法の素子を設ける。この小寸法の素子は、パワートランジスタに流れる電流をセンス（検出）するためのデバイスであるので、センストランジスタと呼ばれる。具体的には、パワートランジスタ及びセンストランジスタがＦＥＴ（Field Effect Transistor）構造を有し、同一のチャネル長及び互いに異なるチャネル幅を有する場合には、パワートランジスタ及びセンストランジスタの各ゲートを互いに接続して各ゲートを同電位にし、かつ、パワートランジスタ及びセンストランジスタの各ドレイン又は各ソースを同電位にすることにより、チャネル幅に実質的に比例した電流を得ることができる。
【０００４】
例えば、パワートランジスタ及びセンストランジスタの各ドレインを同電位にした場合には、パワートランジスタのドレインに接続された負荷に流れる電流の一部は、パワートランジスタのチャネル幅より小さいチャネル幅を有するセンストランジスタに供給されて検出される。このとき、センストランジスタに流れるソース−ドレイン電流は、負荷電流に実質的に比例する。この検出された電流を、抵抗素子又は抵抗領域（三極管領域又は線形領域とも呼ばれる。）動作する別のトランジスタである測定抵抗の一端に印加することにより、微少電圧として取り出す。通常、測定抵抗の他端はパワートランジスタのソースと同電位に設定されるため、測定抵抗の一端は、センストランジスタのソース電位から、測定抵抗による電圧降下の分だけ降下した電位を有する。
【０００５】
次に、図８を参照して、パワートランジスタとセンストランジスタの各ソースを同電位にした場合の電流検出回路の動作を説明する。図８は、従来技術に係る電流検出回路の回路図であって、特許文献１に記載されている。
【０００６】
図８の電流検出回路は、上述したパワートランジスタに対応する電力用ＭＯＳＦＥＴ１０１と、上述したセンストランジスタに対応するセンスＭＯＳＦＥＴ１０２と、差動増幅器（演算増幅器）１０３と、ツェナーダイオード１３３と、ツェナーダイオード１３４と、ＭＯＳＦＥＴ１０６と、エンハンスメント型（ノーマリオフ型）ＭＯＳＦＥＴ１３７と、エンハンスメント型ＭＯＳＦＥＴ１３８とを備えて構成される。ここで、電力用ＭＯＳＦＥＴ１０１のソースは接地される一方、ドレインは、端子１０８と、負荷１０４と、端子１１１とを介して電源１１２に接続されている。また、センスＭＯＳＦＥＴ１０２のソースは接地される一方、ドレインはＭＯＳＦＥＴ１０６と、端子１１０と、測定抵抗１０５とを介して電源１１３に接続されている。さらに、電力用ＭＯＳＦＥＴ１０１及びセンスＭＯＳＦＥＴ１０２の各ゲートは、制御電圧を印加するための入力端子１０９に接続されている。ツェナーダイオード１３３のアノードは電力用ＭＯＳＦＥＴ１０１のソースに接続される一方、カソードは差動増幅器１０３の非反転入力端子に接続される。また、ツェナーダイオード１３４のアノードは電力用ＭＯＳＦＥＴ１０１のソースに接続される一方、カソードは差動増幅器１０３の反転入力端子に接続される。そして、差動増幅器１０３の出力端子はＭＯＳＦＥＴ１０６のゲートに接続されている。エンハンスメント型ＭＯＳＦＥＴ１３７は、電力用ＭＯＳＦＥＴ１０１のドレインと差動増幅器１０３の非反転入力端子との間に接続され、エンハンスメント型ＭＯＳＦＥＴ１３８は、センスＭＯＳＦＥＴ１０２のドレインと差動増幅器１０３の反転入力端子との間に接続され、エンハンスメント型ＭＯＳＦＥＴ１３７及び１３８の各ゲートは、電圧源１３５を介して接地されている。
【０００７】
図８において、電力用ＭＯＳＦＥＴ１０１のドレインは負荷１０４に電流を供給し、センスＭＯＳＦＥＴ１０２のドレイン電流は負荷１０４に流れる電流に実質的に比例する。ここで、電流比の精度は、レイアウトの位置的な不整合に起因する、チャネル幅／チャネル長の値ばらつき、電力用ＭＯＳＦＥＴ１０１及びセンスＭＯＳＦＥＴ１０２の各ドレイン電圧の違いに起因するチャネル長変調によって出力インピーダンスが低下する現象によるドレイン電流の変動、及び、大電流に起因する配線の抵抗降下などにより、低下する。図８の電流検出回路では、この電流比の精度の低下の一部を補償するために、差動増幅器１０３を負帰還アンプとして用いて、センスＭＯＳＦＥＴ１０２のドレイン-ソース電圧を電力用ＭＯＳＦＥＴ１０１のドレイン-ソース電圧に一致させるようにバランスさせている。そして、センスＭＯＳＦＥＴ１０２と電力用ＭＯＳＦＥＴ１０１とのサイズの比に比例した負荷電流値を検出する。さらに、図８において、電力用ＭＯＳＦＥＴ１０１が遮断されているときに電力用ＭＯＳＦＥＴ１０１のドレイン−ソース間には高電圧が印加され、差動増幅器１０３に許容入力電圧よりも大きい電圧が印加されることを防止するために、エンハンスメント型ＭＯＳＦＥＴ１３７及びツェナーダイオード１３３が設けられている。図８の電流検出回路によれば、電力用ＭＯＳＦＥＴ１０１のドレインに高電圧が印加されたときに、ＭＯＳＦＥＴ１３７は遮断され、差動増幅器１０３には動作範囲以上の入力電圧が印加されないので、差動増幅器１０３の入力端子に過大な電圧が印加されることを防ぐことができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１２１０５２号公報。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図８の電流検出回路を集積回路として実現する場合、差動増幅器１０３の保護素子であるエンハンスメント型ＭＯＳＦＥＴ１３７の基板電位は上記集積回路の接地電位と共通にされる。このため、基板バイアス効果に起因して、エンハンスメント型ＭＯＳＦＥＴ１３７のゲートしきい値電圧は、エンハンスメント型ＭＯＳＦＥＴ１３７の基板とソースが同電位、つまり、基板バイアスがゼロの状態でのゲートしきい値電圧（例えば、０．８Ｖである。）よりも大きい値（例えば、２Ｖである。）に変化する。つまり、図８の電流検出回路を集積回路として実現すると、エンハンスメント型ＭＯＳＦＥＴ１３７を個別部品としたときよりも、エンハンスメント型ＭＯＳＦＥＴ１３７のゲートしきい値電圧が非常に大きくなってしまう。
【００１０】
図８において、エンハンスメント型ＭＯＳＦＥＴ１３７のソースが差動増幅器１０３の非反転入力端子に接続され、ドレインが電力用ＭＯＳＦＥＴ１０１のドレインに接続されている場合、上述した基板バイアス効果に起因して以下の問題が生じる。まず、エンハンスメント型ＭＯＳＦＥＴ１３７のソース電圧は、ゲート電圧よりゲートしきい値電圧の分だけ低い電圧よりも大きくはならないので、基板バイアス効果がない場合よりも電力用ＭＯＳＦＥＴ１０１のドレイン電圧の検出電圧範囲が狭くなってしまうという問題が生じる。また、検出電圧より高い電圧がエンハンスメント型ＭＯＳＦＥＴ１３７のドレインに印加されても、ソース電圧（すなわち、差動増幅器１０３の非反転入力端子に出力される電圧である。）は、基板バイアス効果で大きくなったゲートしきい値電圧だけゲート印加電圧より低い電圧に制限される。そして、センスＭＯＳＦＥＴ１０２のドレイン電圧は、負帰還により差動増幅器１０３の非反転入力端子に出力される電圧とほぼ同じ電圧に制御される。従って、電力用ＭＯＳＦＥＴ１０１とセンスＭＯＳＦＥＴ１０２の各ドレイン電圧間に差が生じ、電力用ＭＯＳＦＥＴ１０１のドレイン電流とセンスＭＯＳＦＥＴ１０２のドレイン電流との比が電力用ＭＯＳＦＥＴ１０１とセンスＭＯＳＦＥＴ１０２のサイズ比と一致しなくなり、電流検出の精度が低下するという問題が生じる。
【００１１】
一方で、基板バイアス効果によるゲートしきい値電圧の変動分だけエンハンスメント型ＭＯＳＦＥＴ１３７のゲートへの印加電圧を高くすることにより、ソース電圧を十分な電圧にまで容易に大きくすることができる。しかしながら、ＬＤＤ（Lightly Doped Drain）構造などを用いてエンハンスメント型ＭＯＳＦＥＴ１３７のドレイン−ゲート間及びドレイン−基板間の各耐圧を高くしても、ソース−ゲート間は相互コンダクタンスを上げるために、通常は集積回路の中で最も耐圧が低い。このため、ソース電圧の最低電圧値に対して、たかだかソース−ゲート間の耐圧以下の電圧しかエンハンスメント型ＭＯＳＦＥＴ１３７のゲートに印加できない。従って、必ずしもエンハンスメント型ＭＯＳＦＥＴ１３７のゲートに高電圧を印加してもよいわけではない。
【００１２】
本発明の目的は以上の問題点を解決し、第１の端子と第２の端子とを備えたパワートランジスタと、上記第１の端子に接続された第３の端子と第４の端子とを備えたセンストランジスタと、上記第４の端子の電圧を上記第２の端子の電圧に一致させるための演算増幅器と、上記演算増幅器を過電圧から保護するための保護用ＭＯＳＦＥＴとを備えた電流検出回路において、当該電流検出回路を集積回路で実現して保護用ＭＯＳＦＥＴにおいて基板バイアス効果が生じても、保護用ＭＯＳＦＥＴのソース−ゲート間の耐圧を満足したうえで、比較的高い電圧まで演算増幅器で負帰還して、従来技術に比較して精度よく負荷電流を検出できる電流検出回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係る電流検出回路は、
第１の端子と、第２の端子と、第１の電流制御端子とを有し、上記第１及び第２の端子間に流れる電流を上記第１の電流制御端子に印加される制御電圧で制御される第１の半導体デバイスと、
上記第１の端子に接続された第３の端子と、第４の端子と、第２の電流制御端子とを有し、上記第１の半導体デバイスと実質的に同一の構造を有して構成され、上記第３及び第４の端子間に流れる電流を上記第２の電流制御端子に印加される上記制御電圧で制御される第２の半導体デバイスと、
上記第１の半導体デバイスの第２の端子に接続されたドレインと、ソースと、ゲートとを有し、上記ドレイン及び上記ソースの間に流れる電流を上記ゲートに印加される電圧で制御されるＭＯＳ電界効果トランジスタと、
上記ＭＯＳ電界効果トランジスタのソースに接続された一端と、上記ＭＯＳ電界効果トランジスタのゲートに接続された他端とを備えた静電容量と、
上記ＭＯＳ電界効果トランジスタのゲートに接続されたカソードと、所定の第１の電源電圧を出力する第１の電圧源に接続されたアノードとを備えた整流素子と、
上記ＭＯＳ電界効果トランジスタのゲートに接続され、上記ＭＯＳ電界効果トランジスタのゲートの最大電圧を所定のクランプ電圧にクランプする電圧クランプ回路と、
上記第２の半導体デバイスの第４の端子の電圧を、上記ＭＯＳＦＥＴのソース電圧に実質的に一致させるように制御する電圧制御回路と、
上記第２の半導体デバイスの第４の端子に流れる電流を検出する検出回路とを備えたことを特徴とする。
【００１４】
上記電流検出回路において、上記第１の半導体デバイスの第２の端子に接続された負荷をさらに備え、上記第１の半導体デバイスの第１の端子及び上記第２の半導体デバイスの第３の端子は接地されたことを特徴とする。
【００１５】
また、上記電流検出回路において、上記第１の半導体デバイスの第１の端子に接続された負荷をさらに備え、上記第１の半導体デバイスの第２の端子及び上記ＭＯＳ電界効果トランジスタの上記ドレインは、所定の第２の電源電圧を出力する第２の電圧源に接続されたことを特徴とする。
【００１６】
さらに、上記電流検出回路において、上記第１及び第２の電流制御端子に対して上記制御電圧を印加する駆動回路をさらに備えたことを特徴とする。
【００１７】
またさらに、上記電流検出回路において、上記電圧制御回路は、上記ＭＯＳ電界効果トランジスタのソースに接続された非反転入力端子と、上記第２の半導体デバイスの第４の端子に接続された反転入力端子と、出力端子とを有する演算増幅器と、上記第２の半導体デバイスの第４の端子に接続された第５の端子と、上記検出回路に接続された第６の端子と、上記演算増幅器の出力端子に接続された第３の電流制御端子とを有し、上記第５及び第６の端子間に流れる電流が、上記第３の電流制御端子に対して上記演算増幅器から印加される電圧で制御される出力トランジスタとを備えたことを特徴とする。
【発明の効果】
【００１８】
本発明に係る電流検出回路によれば、（ａ）第１の半導体デバイスの第２の端子に接続されたドレインと、ソースと、ゲートとを有し、ドレイン及びソースの間に流れる電流をゲートに印加される電圧で制御されるＭＯＳ電界効果トランジスタと、（ｂ）ＭＯＳ電界効果トランジスタのソースに接続された一端と、ＭＯＳ電界効果トランジスタのゲートに接続された他端とを備えた静電容量と、（ｃ）ＭＯＳ電界効果トランジスタのゲートに接続されたカソードと、所定の第１の電源電圧を出力する第１の電圧源に接続されたアノードとを備えた整流素子と、（ｄ）ＭＯＳ電界効果トランジスタのゲートに接続され、上記ＭＯＳ電界効果トランジスタのゲートの最大電圧を所定のクランプ電圧にクランプする電圧クランプ回路とを備えたので、ＭＯＳ電界効果トランジスタのゲートに、ソース電圧に加えて、基板バイアス効果により増加したゲートしきい値電圧を印加でき、ＭＯＳ電界効果トランジスタにおける基板バイアス効果が比較的大きくても、ＭＯＳ電界効果トランジスタのソース−ゲート間の耐圧を満足したうえで、比較的高い電圧まで演算増幅器で負帰還して、従来技術に比較して精度よく負荷電流を検出できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態に係る電流検出回路の回路図である。
【図２】本発明の第１の実施形態の第１の変形例に係る電流検出回路の回路図である。
【図３】本発明の第１の実施形態の第２の変形例に係る電流検出回路の回路図である。
【図４】本発明の第１の実施形態の第３の変形例に係る電流検出回路の回路図である。
【図５】本発明の第１の実施形態の第４の変形例に係る電流検出回路の回路図である。
【図６】本発明の第１の実施形態の第５の変形例に係る電流検出回路の回路図である。
【図７】本発明の第２の実施形態に係る電流検出回路の回路図である。
【図８】従来技術に係る電流検出回路の回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。また、以下、電界効果トランジスタをＦＥＴ（Field Effect Transistor）という。
【００２１】
第１の実施形態．
図１は、本発明の第１の実施形態に係る電流検出回路の回路図である。図１において、本実施形態に係る電流検出回路は、負荷１と、パワートランジスタ２と、センストランジスタ６と、演算増幅器８及び出力トランジスタ９を備えた電圧制御回路１７と、抵抗１０を備えた検出回路５０と、保護用ＭＯＳＦＥＴ７と、ダイオード１３と、静電容量１２と、ダイオード１５及び直流電圧源１６を備えた電圧クランプ回路１４と、駆動回路４とを備えた集積回路として構成される。
【００２２】
詳細後述するように、本実施形態に係る電流検出回路は、
（ａ）ソースと、ドレインと、ゲートとを有し、ドレイン−ソース間に流れる電流をゲートに印加される制御電圧で制御されるパワートランジスタ２と、
（ｂ）パワートランジスタ２のソースに接続されたソースと、トレインと、ゲートとを有し、パワートランジスタ２と実質的に同一の構造を有して構成され、ドレイン−ソース間に流れる電流をゲートに印加される上記制御電圧で制御されるセンストランジスタ６と、
（ｃ）パワートランジスタ２のドレインに接続されたドレインと、ソースと、ゲートとを有し、ドレイン−ソース間に流れる電流をゲートに印加される電圧で制御されるＭＯＳＦＥＴ７と、
（ｄ）ＭＯＳＦＥＴ７のソースに接続された一端と、ＭＯＳＦＥＴ７のゲートに接続された他端とを備えた静電容量１２と、
（ｅ）ＭＯＳＦＥＴ７のゲートに接続されたカソードと、所定の電源電圧ＶＤＤＬを出力する電圧源に接続されたアノードとを備えたダイオード１３と、
（ｆ）ＭＯＳＦＥＴ７のゲートに接続され、ＭＯＳＦＥＴ７のゲートの最大電圧を所定のクランプ電圧Ｖｃにクランプする電圧クランプ回路１４と、
（ｇ）センストランジスタ６のゲート電圧を、ＭＯＳＦＥＴ７のソース電圧に実質的に一致させるように制御する電圧制御回路１７と、
（ｈ）センストランジスタ６のゲートに流れる電流を検出する検出回路５０とを備えたことを特徴としている。
【００２３】
図１において、負荷１は、例えば、モータの界磁コイル及びスイッチング電源のコイルなどの誘導性の負荷（インダクタンス）である。また、本実施形態において、パワートランジスタ２はＮチャネル型のＭＯＳデバイスであって、パワートランジスタ２のソースは接地され、ドレインは負荷１を介して電源電圧ＶＤＤＨを出力する電圧源に接続され、ゲートは、パワートランジスタ２をＰＷＭ（Pulse Width Modulation；パルス幅変調）などの制御方法によってスイッチング動作させる駆動回路４に接続される。駆動回路４は、パワートランジスタ２のゲート−ソース間にゲートしきい値電圧を超える制御電圧を印加することによりパワートランジスタ２を導通させる一方、パワートランジスタ２のゲート−ソース間にゲートしきい値電圧より低い制御電圧を印加することによりパワートランジスタ２を遮断して、パワートランジスタ２をスイッチング動作させる。パワートランジスタ２は、導通しているときにドレインから負荷１に対して駆動電流を供給する一方、遮断しているときに負荷１への駆動電流を遮断する。すなわち、パワートランジスタ２のソース−ドレイン間に流れる電流は、駆動回路４からゲートに印加される制御電圧によって制御される。なお、電源電圧ＶＤＤＨは、例えば、数１００Ｖに設定される。
【００２４】
また、図１において、センストランジスタ６は、パワートランジスタ２の構造と実質的に同一の構造を有する。具体的には、センストランジスタ６は、パワートランジスタ２のチャネル長と実質的に同一のチャネル長を有し、パワートランジスタ２のチャネル幅と実質的に同一のチャネル幅又はパワートランジスタ２のチャネル幅より小さいチャネル幅を有する。センストランジスタ６のソースはパワートランジスタ２のソースに接続され、ゲートはパワートランジスタ２のゲートに接続され、ドレインはＮチャネル型ＭＯＳＦＥＴである出力トランジスタ９のソース及び演算増幅器８の反転入力端子に接続されている。センストランジスタ６のソース−ドレイン間に流れる電流は、駆動回路４からゲートに印加される制御電圧によって制御される。
【００２５】
さらに、出力トランジスタ９のドレインは抵抗１０を介して電源電圧ＶＤＤＬを出力する電圧源に接続され、ゲートは演算増幅器８の出力端子に接続されている。ここで、電源電圧ＶＤＤＬは、例えば、１２Ｖに設定され、演算増幅器８は電源電圧ＶＤＤＬで駆動される。さらに、保護用ＭＯＳＦＥＴ７の基板は接地され、ドレインはパワートランジスタ２のドレインに接続され、ソースは演算増幅器８の非反転入力端子に接続されている。なお、保護用ＭＯＳＦＥＴ７は、エンハンスメント型のＭＯＳＦＥＴである。また、保護用ＭＯＳＦＥＴ７において、より高電圧が印加される側をドレインとした。このため、詳細後述するように、保護用ＭＯＳＦＥＴ７において電源電圧ＶＤＤＨと同程度の高電圧が印加される端子はソース及びドレインのうちドレインだけであって、ドレイン−ゲート間の耐圧を上げるために、保護用ＭＯＳＦＥＴ７の構造を、例えば、ＬＤＤ構造とする。
【００２６】
さらに、静電容量１２は、保護用ＭＯＳＦＥＴ７のゲート−ソースの間に接続されている。また、ダイオード１３のアノードは電源電圧ＶＤＤＬを出力する電圧源に接続され、カソードは保護用ＭＯＳＦＥＴ７のゲートに接続されている。さらに、ダイオード１５のアノードは保護用ＭＯＳＦＥＴ７のゲートに接続され、カソードは直流電圧源１６を介して接地されている。直流電圧源１６は、接地電位を基準として所定のクランプ電圧Ｖｃを発生する。
【００２７】
図１において、パワートランジスタ２が導通しているとき、負荷１に電流が流れ、パワートランジスタ２のドレイン電圧は、電源電圧ＶＤＤＨから負荷１による電圧降下を差し引いた電圧になる。このとき、同時に、センストランジスタ６も導通する。製造上のバラツキ及びレイアウト上のバラツキを無視すれば、パワートランジスタ２及びセンストランジスタ６の各ゲート長が同一であり、かつ、パワートランジスタ２及びセンストランジスタ６が飽和領域（定電流領域とも言う。）にあれば、センストランジスタ６のドレイン電流値とパワートランジスタ２のドレイン電流値との電流比は、実質的に、センストランジスタ６のチャネル幅とパワートランジスタ２のチャネル幅との比になる。しかしながら、図１の電流検出回路では、パワートランジスタ２及びセンストランジスタ６をスイッチング動作させるので、抵抗領域では、パワートランジスタ２及びセンストランジスタ６のドレイン電圧間に差があると、出力インピーダンスにより電流比がチャネル幅の比から大きくずれる。電圧制御回路１７は、パワートランジスタ２及びセンストランジスタ６の各ドレイン電圧の差を負帰還で実質的に０にするために設けられる。出力トランジスタ９のソースとゲートの電位差は実質的に一定になるように制御され、センストランジスタ６のドレイン電圧は、負帰還により演算増幅器８の非反転入力端子の電圧に実質的に一致するように制御される。出力トランジスタ９のソース電流とドレイン電流とは同じ値になるため、センストランジスタ６のドレイン電流は抵抗１０に流れる。従って、センストランジスタ６のドレイン電流は、抵抗１０の両端に発生する電圧に変換されて、検出される。
【００２８】
次に、図１の電流検出回路の動作を説明する。まず始めに、初期状態では、静電容量１２の初期電圧が０であり、保護用ＭＯＳＦＥＴ７のゲート電圧が電源電圧ＶＤＤＬと同じであるとする。初期状態において、駆動回路４によりパワートランジスタ２が導通すると、パワートランジスタ２にドレイン電流が流れ、パワートランジスタ２の導通時の抵抗成分によって、非導通時のドレイン電圧よりも低いドレイン電圧が励起される。この結果、保護用ＭＯＳＦＥＴ７のドレインとゲート間の電位差がゲートしきい値電圧を超えて、保護用ＭＯＳＦＥＴ７が導通する。保護用ＭＯＳＦＥＴ７が導通すると、ダイオード１３を介して静電容量１２は充電される。充電が実質的に完了すると、保護用ＭＯＳＦＥＴ７のソース−ドレイン間の電位差がゼロになり、保護用ＭＯＳＦＥＴ７のゲート電圧は、電源電圧ＶＤＤＬからダイオード１３の順方向バイアス電圧分だけ低い電圧になる。すなわち、静電容量１２の両端の電圧は、（電源電圧ＶＤＤＬ−ダイオード１３の順方向バイアス電圧−パワートランジスタ２のドレイン電圧）になる。なお、理想的に、静電容量１２の充電が完全に完了した場合は、ダイオード１３の順方向バイアス電圧は０になるので、保護用ＭＯＳＦＥＴ７のゲート電圧は電源電圧ＶＤＤＬと等しくなる。
【００２９】
この状態から、負荷１の負荷電流が増加したり、負荷１の電気特性が変動したり、電源電圧ＶＤＤＨが変動したりすることによって、パワートランジスタ２のドレイン電圧が増加した場合、保護用ＭＯＳＦＥＴ７は導通しているので、ソース電圧も同様に、ソース−ドレイン間の電位差を０に保ったままで上昇する。さらに、静電容量１２の両端電圧により、保護用ＭＯＳＦＥＴ７のゲート電圧も上昇する。このとき、ダイオード１３は逆バイアスされているので静電容量１２には電流が流れず、静電容量１２の電荷が保持される。そのため、保護用ＭＯＳＦＥＴ７において、ゲート−ソース間電圧及びゲート−ドレイン電圧は保持されたままであり、それぞれゲートしきい値電圧以上の電圧を保持して、保護用ＭＯＳＦＥＴ７は導通したままである。従って、パワートランジスタ２のドレイン電圧と同一の電圧が演算増幅器８の非反転入力端子に印加される。さらに、負帰還により、センストランジスタ６のドレイン電圧は、保護用ＭＯＳＦＥＴ７のソース電圧（すなわち、パワートランジスタ２のドレイン電圧である。）と実質的に一致するように制御される。従って、パワートランジスタ２とセンストランジスタ６のドレイン電流比は、パワートランジスタ２とセンストランジスタ６のチャネル幅の比に実質的に等しくなり、負荷１に流れる電流を、抵抗１０を用いて精度よく検出できる。
【００３０】
次に、駆動回路４によりパワートランジスタ２が遮断すると、パワートランジスタ２のドレイン電流は遮断され、ドレイン電圧が上昇する。一方、静電容量１２の保持電荷により保護用ＭＯＳＦＥＴ７は導通したままであるので、パワートランジスタ２のドレイン電圧と同一の電圧が演算増幅器８の非反転入力端子に印加される。次に、さらにパワートランジスタ２のドレイン電圧が上昇し、保護用ＭＯＳＦＥＴ７のゲート電圧が電圧クランプ回路１４のクランプ電圧Ｖｃに達すると、保護用ＭＯＳＦＥＴ７のゲート電圧はクランプ電圧Ｖｃにクランプされる。そして、パワートランジスタ２のドレイン電圧と保護用ＭＯＳＦＥＴ７のゲート電圧の差が保護用ＭＯＳＦＥＴ７のゲートしきい値電圧を下回ると、保護用ＭＯＳＦＥＴ７が遮断する。その結果、パワートランジスタ２のドレイン電圧がさらに上昇しても、演算増幅器８の非反転入力端子の電圧は、クランプ電圧Ｖｃより保護用ＭＯＳＦＥＴ７のゲートしきい値電圧だけ低い電圧にクランプされる。
【００３１】
次に、電圧クランプ回路１４のクランプ電圧Ｖｃの設定方法を説明する。クランプ電圧Ｖｃは、演算増幅器８に対して、演算増幅器８の入力素子の耐圧を超える電圧、又は、演算増幅器８において負帰還動作を行えなくなる最大の同相入力電圧を超える電圧が印加されないように設定される。具体的には、クランプ電圧Ｖｃを、演算増幅器８の最大入力動作電圧（最大同相入力電圧である。）と、保護用ＭＯＳＦＥＴ７のゲートしきい値電圧との和の電圧以下に設定する。このようにクランプ電圧Ｖｃを設定することにより、パワートランジスタ２のドレイン電圧が演算増幅器８の最大動作入力電圧を超えたときには、保護用ＭＯＳＦＥＴ７が遮断し、演算増幅器８の非反転入力端子の電圧は最大入力動作電圧以下の電圧に留められる。さらに、クランプ電圧Ｖｃは、保護用ＭＯＳＦＥＴ７のゲートしきい値電圧よりも大きい値に設定される。クランプ電圧Ｖｃが保護用ＭＯＳＦＥＴ７のゲートしきい値電圧以下であると、パワートランジスタ２のドレイン電圧を０Ｖより大きくできなくなるからである。
【００３２】
本実施形態によれば、静電容量１２及びダイオード１３は演算増幅器８と同程度の耐圧しか必要とせず、静電容量１２及びダイオード１３には微少な過渡電流しか流れない。従って、静電容量１２及びダイオード１３を演算増幅器８とともに集積化して、電流検出回路を小型に作ることができる。なお、保護用ＭＯＳＦＥＴ７のゲートに高い電圧を供給するための容易に考えられる回路構成として、静電容量１２を保護用ＭＯＳＦＥＴ７のソースとゲートとの間ではなく、ドレインとゲートとの間に接続する回路構成を挙げることができる。しかしながら、この場合は、静電容量１２の耐圧はパワートランジスタ２と同等の高耐圧が要求される。しかも、静電容量１２に印加される電圧の振幅が大きくなるため、図１の回路構成に比較して、大きな過渡電流が静電容量１２と、ダイオード１３と、電圧クランプ回路１４とに流れる。このため、静電容量１２を他の素子とともに集積化することが困難になり、外付けの素子にしなければならない。
【００３３】
以上説明したように、本実施形態によれば、パワートランジスタ２をパルス制御し、パワートランジスタ２の遮断時に発生する負荷１の誘導電圧により静電容量１２を充電する。そして、パワートランジスタ２の導通時には、パワートランジスタ２のドレイン電圧の上昇に伴って、保護用ＭＯＳＦＥＴ７のソース電圧も上昇するので、静電容量１２の電圧は保持され、保護用ＭＯＳＦＥＴ７のゲート電圧も上昇する。従って、本実施形態に係る電流検出回路によれば、静電容量１２とダイオード１３とを備えるので、保護用ＭＯＳＦＥＴ７のソース−ゲート間の耐圧を満たしたうえで、負荷電流値に比例した電流を、比較的高い電圧まで精度よく検出することができる。また、演算増幅器８の入力電圧範囲を、従来技術に比較して拡げることができる。
【００３４】
また、本実施形態によれば、保護用ＭＯＳＦＥＴ７のゲートに、ソース電圧に加えて、基板バイアス効果により増加したゲートしきい値電圧を印加できるので、保護用ＭＯＳＦＥＴ７における基板バイアス効果が比較的大きくても、演算増幅器８の非反転入力端子に出力される電圧を、従来よりも大きくできる。また、低耐圧のダイオード１３と低耐圧の静電容量１２を使用できるため、従来技術に比較して電流検出回路の集積化が容易であり小型にできる。
【００３５】
第１の実施形態の第１の変形例．
図２は、本発明の第１の実施形態の第１の変形例に係る電流検出回路の回路図である。本変形例は、第１の実施形態に比較して、電圧クランプ回路１４に代えて電圧クランプ回路１４Ａを設けた点が異なる。図２において、電圧クランプ回路１４Ａは、ダイオード１５と直流電圧源１６とを備えて構成される。ここで、ダイオード１５のアノードは保護用ＭＯＳＦＥＴ７のゲートに接続される一方、カソードは直流電圧源１６を介して電源電圧ＶＤＤＬＡを出力する電圧源に接続されている。ここで、電源電圧ＶＤＤＬＡは正弦波形状を有する。第１の実施形態では、電圧クランプ回路１４のクランプ電圧Ｖｃは接地電位を基準として発生される固定の電圧であったが、本変形例では、クランプ電圧Ｖｃは電源電圧ＶＤＤＬＡを基準として発生される正弦波形状を有する電圧である。
【００３６】
従って、本変形例によれば、電源電圧ＶＤＤＬＡが変動していても、電源電圧ＶＤＤＬＡと同様に変動するクランプ電圧Ｖｃを発生することができる。なお、電源電圧ＶＤＤＬＡは、固定の電圧であってもよい。
【００３７】
第１の実施形態の第２の変形例．
図３は、本発明の第１の実施形態の第２の変形例に係る電流検出回路の回路図である。本変形例は、第１の実施形態に比較して、検出回路５０、検出回路５０Ａを備えたことを特徴としている。ここで、検出回路５０Ａは、定電流値Ｉ３０を有する電流を出力する定電流源３０を備えて構成される。定電流源３０は、電流コンパレータを構成する。図３において、出力トランジスタ９のドレインは、定電流源３０を介して、電源電圧ＶＤＤＬを出力する電圧源に接続される。本変形例によれば、センストランジスタ６のドレイン電流の電流値が定電流値Ｉ３０より大きいときには出力トランジスタ９のドレイン電圧が下がり、逆に、センストランジスタ６のドレイン電流の電流値が定電流値Ｉ３０よりも小さいときには出力トランジスタ９が遮断してそのドレイン電圧が上がる。従って、検出回路５０Ａにおいて、出力トランジスタ９のドレイン電圧を検出することによって、負荷１の負荷電流をできる。
【００３８】
本変形例は、第１の実施形態と同様の作用効果を奏する。なお、電流コンパレータの構成は図３に示した構成に限らない。例えば、出力トランジスタ９のドレイン電流を折り返して出力する電流ミラー回路と、電流ミラー回路から出力された電流を所定の定電流値と比較して当該比較結果を示す信号を出力する電流コンパレータとを設けてもよい。
【００３９】
第１の実施形態の第３の変形例．
図４は、本発明の第１の実施形態の第３の変形例に係る電流検出回路の回路図である。本変形例は、第１の実施形態に比較して、検出回路５０、電流ミラー回路を構成するＰチャネル型ＭＯＳＦＥＴ３１及び３２と、抵抗３３とを備えた検出回路５０Ｂを備えたことを特徴としている。図４において、Ｐチャネル型ＭＯＳＦＥＴ３１のソースは出力トランジスタ９のドレインに接続され、ドレインは電源電圧ＶＤＤＬを出力する電圧源に出力され、ゲートはＰチャネル型ＭＯＳＦＥＴ３１のソース及びＰチャネル型ＭＯＳＦＥＴ３２のゲートに接続されている。また、Ｐチャネル型ＭＯＳＦＥＴ３１のドレインは電源電圧ＶＤＤＬを出力する電圧源に出力され、ソースは抵抗３３を介して接地されている。ここで、Ｐチャネル型ＭＯＳＦＥＴ３１及び３２は、互いに同一の構造及びサイズを有する。従って、Ｐチャネル型ＭＯＳＦＥＴ３２のソースに流れる電流は、出力トランジスタ９のドレイン電流の電流値と同一になる。このため、抵抗３３の一端の電位を検出することによって、Ｐチャネル型ＭＯＳＦＥＴ３３のソース電圧から抵抗３３による電圧降下の分だけ降下した電圧に基づいて、負荷１の負荷電流を検出できる。
【００４０】
本変形例は、第１の実施形態と同様の作用効果を奏する。なお、電流ミラー回路の構成は、図４に示した構成に限らない。
【００４１】
第１の実施形態の第４の変形例．
図５は、第１の実施形態の第４の変形例に係る電流検出回路の回路図である。第１の実施形態に係る電流検出回路の集積回路を接合分離で製造する場合、保護用ＭＯＳＦＥＴ７のボディが接地電位になるので、負荷１がモータ駆動などの誘導負荷の場合には、保護用ＭＯＳＦＥＴ７のドレイン電圧が接地電位よりも小さくなる。そして、ＭＯＳＦＥＴ７のボディ−ドレイン間の接合が順バイアスされると接合に大電流が流れ、集積回路の誤動作や破壊を起こす可能性がある。図５に示すように、本変形例ではこの電流を緩和するために、パワートランジスタ２のドレインと負荷１との間の接続点と、保護用ＭＯＳＦＥＴ７のドレインとの間に抵抗２０を接続した。保護用ＭＯＳＦＥＴ７のドレイン電圧が接地電位よりも大きくなれば、抵抗２０には静電容量１２の過渡充電電流しか流れない。なお、抵抗２０は、電流検出回路の他の素子とともに集積化されてもよく、電流検出回路の集積回路に外付けされてもよい。
【００４２】
第１の実施形態の第５の変形例．
図６は、第１の実施形態の第５の変形例に係る電流検出回路の回路図である。本変形例に係る電流検出回路は、第１の実施形態の第４の変形例に係る電流検出回路に比較して、高耐圧ダイオード２１，２２，２３と、定電流源２４と、ｎｐｎトランジスタ２５とを備えた電流供給回路４０をさらに備えたことを特徴としている。図６において、定電流源２４一端は、例えば数１０Ｖの出力電圧ＶＤＤＭを出力する電圧源に接続され、他端は高耐圧ダイオード２２及び２３を介して接地される。また、ｎｐｎトランジスタ２５のベースは定電流源２４と高耐圧ダイオード２３との間の接続点に接続され、エミッタは高耐圧ダイオード２１を介して保護用ＭＯＳＦＥＴ７のドレインに接続され、コレクタは出力電圧ＶＤＤＬを出力する電圧源に接続される。電流供給回路４０は、電流値Ｉ４０を有する定電流を出力する。なお、電流値Ｉ４０は、ＭＯＳＦＥＴ７の破壊を防止するための最大の電流値に設定される。従って、本変形例によれば、ＭＯＳＦＥＴ７のボディ−ドレイン間の接合に流れる電流の電流値は、実質的に電流値Ｉ４０になるので、第１の実施形態の第４の変形例に比較して、集積回路の誤動作や破壊を起こす可能性をさらに小さくできる。
【００４３】
なお、上述した第１の実施形態及び第１の実施形態の各変形例において、電源電圧ＶＤＤＨは固定値であった。しかしながら、本発明はこれに限らず、電源電圧ＶＤＤＨは必ずしも固定値である必要はない。例えば、パワートランジスタ２と、別のパワートランジスタとを用いてブリッジ回路を構成する場合には、負荷１には、電源電圧ＶＤＤＨを出力する電圧源に代えて、上記別のパワートランジスタが接続される。
【００４４】
第２の実施形態．
図７は、本発明の第２の実施形態に係る電流検出回路の回路図である。本実施形態は、第１の実施形態に比較して、負荷１をパワートランジスタ２のソースと接地電位との間に接続した点が異なる。また、パワートランジスタ２のドレインと保護用ＭＯＳＦＥＴ７との間の接続点は、負荷１を介さずに、電源電圧ＶＤＤＨを出力する電圧源に直接接続される。図７において、駆動回路４によりパワートランジスタ２が導通すると、第１の実施形態と同様に、パワートランジスタ２にドレイン電流が流れ、パワートランジスタ２の導通時の抵抗成分によって、非導通時のドレイン電圧よりも低いドレイン電圧が励起される。そして、パワートランジスタ２のソース−ドレイン間の電圧が小さくなり、保護用ＭＯＳＦＥＴ７のドレインとゲート間の電位差がゲートしきい値電圧を超えて、保護用ＭＯＳＦＥＴ７が導通する。保護用ＭＯＳＦＥＴ７が導通すると、ダイオード１３を介して静電容量１２は充電される。以下、第１の実施形態と同様に、パワートランジスタ２のドレイン電圧の上昇に伴って、保護用ＭＯＳＦＥＴ７は導通又は遮断するように制御され、センストランジスタ６のドレイン電圧は、パワートランジスタ２のドレイン電圧に実質的に一致するように制御される。演算増幅器８と電圧クランプ回路１４の各回路電流が負荷１の負荷電流に比べて十分小さければ、負荷１にはパワートランジスタ２のドレイン電流とセンストランジスタ６のドレイン電流の和の電流が供給される。
【００４５】
本実施形態は、第１の実施形態と同様の作用効果を奏する。なお、本実施形態において、負荷１の一端は接地され、他端はパワートランジスタ２のソースに接続された。しかしながら、本発明はこれに限らず、負荷１の一端の電位は、固定値である必要はない。例えば、パワートランジスタ２と、別のパワートランジスタとを用いてブリッジ回路を構成する場合には、負荷１の一端には、上記別のパワートランジスタが接続される。
【００４６】
なお、上記各実施形態及び各変形例において、演算増幅器８の非反転入力端子の電圧を最大入力動作電圧以下の電圧に確実に留めるために、演算増幅器８の最大入力動作電圧以下のクランプ電圧を有する別のクランプ回路を、演算増幅器８の非反転入力端子に追加で接続してもよい。この場合は、電圧クランプ回路１４又は１４Ａのクランプ電圧Ｖｃを、上述した追加のクランプ回路のクランプ電圧に保護用ＭＯＳＦＥＴ７のゲートしきい値電圧を加えた電圧以下の値に設定することが望ましい。なぜならば、電圧クランプ回路１４又は１４Ａのクランプ電圧Ｖｃを、追加のクランプ回路のクランプ電圧に保護用ＭＯＳＦＥＴ７のゲートしきい値電圧を加えた電圧よりも高く設定すると、パワートランジスタ２が遮断してパワートランジスタ２のドレイン電圧が追加のクランプ回路のクランプ電圧よりも高くなり、その結果、保護用ＭＯＳＦＥＴ７が通電し、追加のクランプ回路と保護用ＭＯＳＦＥＴ７に電流が流れて消費電流が増えるからである。
【００４７】
また、上記各実施形態及び各変形例において、電流検出回路全体を集積回路に集積した。しかしながら、本発明はこれに限らず、小電力用途では負荷１以外の他のすべての素子と回路を集積化すればよい。また、大電力用途では、負荷１、パワートランジスタ２、及びセンストランジスタ６以外の素子を集積回路に集積化し、負荷１と、パワートランジスタ２と、センストランジスタ６とを集積回路に外付けすることにより、電力損失による温度上昇が集積回路に直接影響しにくくすることができる。さらに、高電圧用途では、負荷１、パワートランジスタ２、センストランジスタ６及び保護用ＭＯＳＦＥＴ７以外の素子を集積回路に集積化し、負荷１と、パワートランジスタ２と、センストランジスタ６と、保護用ＭＯＳＦＥＴ７とを集積回路に外付けすればよい。これにより、電源電圧ＶＤＤＨが集積回路の耐圧を超える高電圧であっても、高電圧が演算増幅器８の非反転入力端子には印加されないため、低耐圧の半導体回路製造工程を用いて上記集積回路を製造できる。低耐圧工程を用いることにより、電流検出回路を小型し、低価格化できる。
【００４８】
さらに、上記各実施形態及び各変形例において、パワートランジスタ２はＮチャネル型のＭＯＳデバイスであったが、本発明はこれに限らず、ＩＧＢＴ、パワーＭＯＳＦＥＴ、ＢＪＴ、又は、炭化シリコン又は窒化ガリウムを用いたワイドバンドギャップ半導体などの、駆動回路４によってスイッチング動作（導通及び遮断）をさせることができる半導体デバイスであればよい。このとき、パワートランジスタ２は、第１の端子と、第２の端子と、第１の電流制御端子とを備え、上記第１及び第２の端子間に流れる電流を上記第１の電流制御端子に印加される制御電圧で制御される第１の半導体デバイスであればよく、センストランジスタ６は、上記第１の端子に接続された第３の端子と、第４の端子と、第２の電流制御端子とを備え、上記第３及び第４の端子間に流れる電流を上記第２の電流制御端子に印加される上記制御電圧で制御される第２の半導体デバイスであればよい。
【００４９】
またさらに、上記各実施形態及び各変形例において、Ｎチャネル型ＭＯＳＦＥＴである出力トランジスタ９を用いてソースフォロワ回路を構成したが、本発明はこれに限らず、Ｎ型バイポーラトランジスタを用いたエミッタフォロワを構成してもよい。
【００５０】
また、上記各実施形態及び各変形例において、ダイオード１３に代えて、ＦＥＴのダイオード接続回路などの一方向のみに電流を流す整流素子を用いてもよい。
【００５１】
さらに、上記各実施形態及び各変形例において、保護用ＭＯＳＦＥＴ７は、エンハンスメント型のＭＯＳＦＥＴであったが、本発明はこれに限らず、ディプレション型のＭＯＳＦＥＴであってもよい。
【００５２】
またさらに、上記各実施形態及び各変形例において、駆動回路４は電流検出回路の他の素子とともに集積化されたが、電流検出回路の集積回路の外部に設けられてもよい。
【００５３】
また、上記各実施形態及び各変形例において、電圧制御回路１７は演算増幅器８と出力トランジスタ９とを備えたが、本発明はこれに限らず、センストランジスタ６のドレイン電圧を保護用ＭＯＳＦＥＴ７のソース電圧に実質的に一致させるように制御するための他の回路構成を有していてもよい。
【産業上の利用可能性】
【００５４】
以上説明したように、本発明に係る電流検出回路によれば、（ａ）第１の半導体デバイスの第２の端子に接続されたドレインと、ソースと、ゲートとを有し、ドレイン及びソースの間に流れる電流をゲートに印加される電圧で制御されるＭＯＳ電界効果トランジスタと、（ｂ）ＭＯＳ電界効果トランジスタのソースに接続された一端と、ＭＯＳ電界効果トランジスタのゲートに接続された他端とを備えた静電容量と、（ｃ）ＭＯＳ電界効果トランジスタのゲートに接続されたカソードと、所定の第１の電源電圧を出力する第１の電圧源に接続されたアノードとを備えた整流素子と、（ｄ）ＭＯＳ電界効果トランジスタのゲートに接続され、上記ＭＯＳ電界効果トランジスタのゲートの最大電圧を所定のクランプ電圧にクランプする電圧クランプ回路とを備えたので、ＭＯＳ電界効果トランジスタのゲートに、ソース電圧に加えて、基板バイアス効果により増加したゲートしきい値電圧を印加でき、ＭＯＳ電界効果トランジスタにおける基板バイアス効果が比較的大きくても、ＭＯＳ電界効果トランジスタのソース−ゲート間の耐圧を満足したうえで、比較的高い電圧まで演算増幅器で負帰還して、従来技術に比較して精度よく負荷電流を検出できる。
【００５５】
本発明に係る電流検出回路は、パルス駆動されるパワートランジスタに流れる電流の検出に有用である。
【符号の説明】
【００５６】
１…負荷、
２…パワートランジスタ、
４…駆動回路、
６…センストランジスタ、
７…保護用ＭＯＳＦＥＴ、
８…演算増幅器、
９…出力トランジスタ、
１０…抵抗、
１２…静電容量、
１３…ダイオード、
１４，１４Ａ…電圧クランプ回路、
１５…ダイオード、
１６…直流電圧源、
１７…電圧制御回路、
２０…抵抗、
２１，２２，２３…高耐圧ダイオード、
２４…定電流源、
２５…ｎｐｎトランジスタ、
３０…定電流源
３１，３２…Ｐチャネル型ＭＯＳＦＥＴ、
３３…抵抗、
４０…電流供給回路、
５０，５０Ａ，５０Ｂ…検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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