(57)【要約】【課題】  記録電流の低減、クロスイレーズの抑止を同時に実現する。【解決手段】  カルコゲナイド系の界面層１００を具備することによって高感度化と高信頼化を実現する３次元相変化メモリに関し、界面層１００の材料の電気抵抗率、熱伝導率、融点を適切に選択することによって、書込み時に相変化材料への電流集中と、Ｓｉチャネルとの熱的、物質的絶縁性を向上することにより上記課題を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のゲート間絶縁層と複数のゲート層が交互に積層された積層体と、
前記積層体の側面に沿って形成されたチャネル層と、
前記チャネル層の側面に沿って形成された界面層と、
前記界面層の側面に沿って形成された相変化材料層と、を具備し、
前記界面層の熱伝導率は、前記チャネル層の熱伝導率より小さく、
前記界面層の電気抵抗率は、前記相変化材料層の結晶状態の電気抵抗率より大きいことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記界面層の熱伝導率は、前記チャネル層の熱伝導率の１／１０以下であり、
前記界面層の電気抵抗率は、前記相変化材料層の結晶状態の電気抵抗率の３倍以上であることを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記界面層の電気抵抗率は、前記相変化材料層のアモルファス状態の電気抵抗率の１万倍以下であることを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記界面層の融点は、前記相変化材料層の融点より高いことを特徴とする半導体記憶装置。
【請求項５】
請求項１において
前記界面層は、前記相変化材料層との界面において、化合物を形成するものであって、前記化合物の厚さが前記相変化材料層の厚さの１／４以下、又は、２ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
前記界面層は、Ｓｉとカルコゲナイドの合金系、その酸化物が前記相変化材料層との間の界面において化合物を形成するものであって、前記酸化物の酸素をＴｅに置き換えた材料系、その界面エネルギーが３ｍＪ／ｍ２以下である金属酸化物、又は、その界面エネルギーが３ｍＪ／ｍ２以下である金属窒化物のいずれかであることを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
前記界面層が前記金属酸化物又は前記金属窒化物である場合に、前記チャネル層と前記相変化材料層が接触する部分を有することを特徴とする半導体記憶装置。
【請求項８】
請求項６において、
前記相変化材料層の厚さは、４ｎｍ未満であることを特徴とする半導体記憶装置。
【請求項９】
その厚さが４ｎｍ未満の相変化材料層と、
前記相変化材料層に接するように形成され、Ｓｉとカルコゲナイドの合金系、その酸化物が前記相変化材料層との間の界面において化合物を形成するものであって、前記酸化物の酸素をＴｅに置き換えた材料系、その界面エネルギーが３ｍＪ／ｍ２以下である金属酸化物、又は、その界面エネルギーが３ｍＪ／ｍ２以下である金属窒化物のいずれかで構成される界面層と、を具備することを特徴とする半導体記憶装置。
【請求項１０】
請求項９において、
前記界面層は、前記相変化材料層との界面において、化合物を形成するものであって、前記化合物の厚さが前記相変化材料層の厚さの１／４以下、又は、２ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項１１】
請求項９において、
前記界面層が前記金属酸化物又は前記金属窒化物である場合に、前記チャネル層と前記相変化材料層が接触する部分を有することを特徴とする半導体記憶装置。
【請求項１２】
複数のゲート間絶縁層と複数のゲート層が交互に積層された積層体と、前記積層体の側面に沿って形成されたチャネル層と、前記チャネル層の側面に沿って形成された相変化材料層と、を有するセルアレイと、
前記複数のゲート層のそれぞれの電圧を制御し、前記チャネル層を介して流れる電流を前記複数のゲート層のぞれぞれの側面に位置する前記相変化材料層に流すことにより、情報を書き込むデバイス・コントローラと、を具備し、
前記デバイス・コントローラは、前記チャネル部におけるキャリアの移動方向の上流側から順にデータを書き込むことを特徴とする半導体記憶装置。
【請求項１３】
請求項１２において、
前記デバイス・コントローラは、前記半導体記憶装置の外部から入力されたデータを格納するバッファを有し、前記バッファに格納されたデータを複数回に分けて書き込むことを特徴とする半導体記憶装置。
【請求項１４】
請求項１２において、
前記セルアレイは、前記複数のゲート層のそれぞれと、前記複数のゲート層のそれぞれの側面に位置する前記相変化材料層と、が対となり一つのビットを形成し、
前記デバイス・コントローラは、前記相変化材料層が共通する複数のビットを一括して無効化し、その後、書込みコマンド毎に、前記チャネル部におけるキャリアの移動方向の上流側から順に書き込むことを特徴とする半導体記憶装置。
【請求項１５】
複数の第１ゲート間絶縁層と複数の第１ゲート層が交互に積層された第１積層体と、複数の第２ゲート間絶縁層と複数の第２ゲート層が交互に積層された第２積層体と、前記第１積層体の側面に沿って形成された第１チャネル層と、前記第１チャネル層の側面に沿って形成された第１相変化材料層と、前記第２積層体の側面に沿って形成された第２チャネル層と、前記第２チャネル層の側面に沿って形成された第２相変化材料層と、前記第１相変化材料層と前記第２相変化材料層との間に形成された絶縁層とを有するセルアレイと、
前記複数の第１及び第２ゲート層のそれぞれの電圧を制御し、前記第１及び第２チャネル層を介して流れる電流を前記複数の第１及び第２ゲート層のぞれぞれの側面に位置する前記第１及び第２相変化材料層に流すことにより、情報を書き込むデバイス・コントローラと、
外部から入力された情報を変調し、前記デバイス・コントローラに供給するコーデックと、を具備し、
前記セルアレイは、前記複数の第１ゲート層のそれぞれと、前記複数の第１ゲート層のそれぞれの側面に位置する前記第１相変化材料層と、が対となり一つの第１ビットを形成し、前記複数の第２ゲート層のそれぞれと、前記複数の第２ゲート層のそれぞれの側面に位置する前記第２相変化材料層と、が対となり一つの第２ビットを形成し、
前記コーデックは、複数の前記第１ビットと複数の前記第２ビットのうち、同じ高さに位置する第１ビット及び第２ビットに対応する前記第１及び第２相変化材料層が、結晶状態−結晶状態、結晶状態−アモルファス状態、アモルファス状態−結晶状態の何れかの状態となるように前記外部から入力された情報を変調することを特徴とする半導体記憶装置。
【請求項１６】
請求項１５において、
前記コーデックは、前記外部から入力された情報を変調する際に、前記アモルファス状態とするビットの数を所定数とすることを特徴とする半導体記憶装置。
【請求項１７】
請求項１６において、
前記デバイス・コントローラは、前記セルアレイから情報を読み出す場合に、他のビットと比較して、抵抗値が高い順に前記所定数のビットが前記アモルファス状態であると判断することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体メモリ素子およびその記録方法に関し、特に電流を素子に流すことにより電気抵抗が可逆的に変化する物質を利用して情報を記憶する書き換えが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
近年、微細化の限界に近付いているフラッシュメモリに代わるメモリとして、抵抗変化型メモリが研究されており、その中の一例として、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリの基本的な構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型の固体メモリである。
【０００３】
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することで行う。
【０００４】
相変化メモリでは電流により発生するジュール熱によって、相変化膜の状態をアモルファス状態と結晶状態との間で変化させることによりデータ書き換えを行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、相対的に大きな電流を相変化膜に流して溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相対的に小さな電流を相変化材料に流して結晶化温度以上に保持することにより行う。相変化メモリは、微細化を進めることによって状態変化する相変化材料の体積が小さくなるため、必要となる電流が小さなり微細化に適している。
【０００５】
相変化メモリの集積度を向上する方法として、特許文献１にゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造に、全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜し加工する構成が開示されている。
【０００６】
特許文献２では相変化材料がアモルファス状態から結晶化状態に相変化させる場合に要する電圧を低減するために、金属電極間にＴｉＮ、Ｃ等の抵抗材料を付加しこれをヒータとして機能させる技術が開示されている。
【０００７】
非特許文献１では、相変化材料の電気抵抗率の温度および電場強度に応じた変化が解説されている。この文献に詳しく述べられているように、相変化材料はアモルファス状態の場合、温度と電場に応じて電気抵抗が数桁変化する。これは測定する素子の構成や電流・電圧条件等によって、アモルファス状態の電気抵抗率が大きく変化することを示す。以下、本発明では、こうした測定条件による電気抵抗率、または電気伝導率の変化による誤解を避けるため、特に断らない限りこれらを結晶状態の値として説明を進める。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１６０００４号公報
【特許文献２】特開２００９−１１７８５４号公報
【非特許文献】
【０００９】
【非特許文献１】D.Adler et al., “Threshold switching in chalcogenide-glass thin films”,  J. Appl. Phys. 51(6), pp. 3289-3309 (1980).
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の通り、相変化メモリは、その他のメモリと異なり、電流を流すことにより発生するジュール熱を用いて情報の書き換えを行う。従って、この発生したジュール熱をどのように扱うかが重要となる。
【００１１】
まず第１に、相変化メモリは電流を流すことにより発生するジュール熱で書き換えを行うため、一般に書換えに必要な電流量はフラッシュメモリのそれに比較して１０倍以上大きい。このため、相変化材料を用いた固体メモリのデータ転送速度は、許容される消費電力によって制限されてしまう。相変化メモリの集積度を向上するためには特許文献１に記載の縦型メモリの構成が有効である。しかしながら、こうした縦型メモリにおいてもデータ転送速度を向上するためには書換えに必要な電流の低減が必要なことは同様に重要な技術課題である。これを改善するために、特許文献２に記載のヒータ層の技術を導入した場合、書込みに必要な電圧は低減できるが電流は逆に増加してしまうという課題がある。即ち、特許文献２の概念は、ＴｉＮの発熱からの熱拡散によって相変化材料の温度を上昇させるため、電流はＴｉＮ膜に集中して流す必要があり、結果として、電流量が増加してしまう。
【００１２】
しかしながら、特許文献１に記載されるような縦型メモリにおいては、相変化材料のメモリビット部に電気エネルギーを導くためにＳｉ薄膜を用いる。Ｓｉ薄膜では特許文献２に記載の金属材料と異なり自由電子数が少ないため書込電圧よりも書込電流を低減することが重要となる。
【００１３】
第２点目として、これらの公知文献には記載されていないが、相変化メモリでは温度履歴によって相変化材料薄膜の状態を変化させるため、１つのビットの書換えを実施する際に、熱拡散によって既に書き込まれた隣接ビットの状態をアモルファス状態から結晶状態に変化させてしまう現象が避けられない。この現象を以下クロスイレーズと呼ぶ。クロスイレーズを抑止しなければ、相変化メモリ素子の信頼性を確保できない。クロスイレーズは広義には熱ディスターブと呼ばれる場合がある。相変化材料を用いた固体メモリでは、Ｓｉ等の半導体薄膜材料、ＳｉＯ２等の絶縁膜材料、Ｇｅ２Ｓｂ２Ｔｅ５等の相変化薄膜膜材料等により構成されるが、これらの材料の熱伝導率は定められているので、微細化を進めると隣接メモリビット間の距離が小さくなり、クロスイレーズが発生しやすくなってしまう。
【００１４】
本発明では、上記の課題を解決し、縦型メモリの構造をもつ相変化メモリにおいて、書込電流の低減、又は、クロスイレーズの抑止により、高速転送速度や高信頼性を実現する相変化メモリ素子の構成とその書込み方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
上述の課題を解決するための本明細書に開示される主な発明の要点は以下のとおりである。
【００１６】
まず第１の発明として、複数のゲート間絶縁層と複数のゲート層が交互に積層された積層体と、積層体の側面に沿って形成されたチャネル層と、チャネル層の側面に沿って形成された界面層と、界面層の側面に沿って形成された相変化材料層と、を具備し、界面層の熱伝導率は、前記チャネル層の熱伝導率より小さく、界面層の電気抵抗率は、相変化材料層の結晶状態の電気抵抗率より大きいことを特徴とする。
【００１７】
また、第２の発明として、その厚さが４ｎｍ未満の相変化材料層と、相変化材料層に接するように形成され、Ｓｉとカルコゲナイドの合金系、その酸化物が相変化材料層との間の界面において化合物を形成するものであって、酸化物の酸素をＴｅに置き換えた材料系、その界面エネルギーが３ｍＪ／ｍ２以下である金属酸化物、又は、その界面エネルギーが３ｍＪ／ｍ２以下である金属窒化物のいずれかで構成される界面層と、を具備することを特徴とする。
【００１８】
更に、第３の発明として、複数のゲート間絶縁層と複数のゲート層が交互に積層された積層体と、積層体の側面に沿って形成されたチャネル層と、チャネル層の側面に沿って形成された相変化材料層と、を有するセルアレイと、複数のゲート層のそれぞれの電圧を制御し、チャネル層を介して流れる電流を前記複数のゲート層のぞれぞれの側面に位置する相変化材料層に流すことにより、情報を書き込むデバイス・コントローラと、を具備し、デバイス・コントローラは、チャネル部におけるキャリアの移動方向の上流側から順にデータを書き込むことを特徴とする。
【００１９】
更に、第４の発明として、複数の第１ゲート間絶縁層と複数の第１ゲート層が交互に積層された第１積層体と、複数の第２ゲート間絶縁層と複数の第２ゲート層が交互に積層された第２積層体と、第１積層体の側面に沿って形成された第１チャネル層と、第１チャネル層の側面に沿って形成された第１相変化材料層と、第２積層体の側面に沿って形成された第２チャネル層と、第２チャネル層の側面に沿って形成された第２相変化材料層と、第１相変化材料層と第２相変化材料層との間に形成された絶縁層とを有するセルアレイと、
複数の第１及び第２ゲート層のそれぞれの電圧を制御し、第１及び第２チャネル層を介して流れる電流を複数の第１及び第２ゲート層のぞれぞれの側面に位置する第１及び第２相変化材料層に流すことにより、情報を書き込むデバイス・コントローラと、外部から入力された情報を変調し、デバイス・コントローラに供給するコーデックと、を具備し、セルアレイは、複数の第１ゲート層のそれぞれと、複数の第１ゲート層のそれぞれの側面に位置する第１相変化材料層と、が対となり一つの第１ビットを形成し、複数の第２ゲート層のそれぞれと、複数の第２ゲート層のそれぞれの側面に位置する第２相変化材料層と、が対となり一つの第２ビットを形成し、コーデックは、複数の第１ビットと複数の第２ビットのうち、同じ高さに位置する第１ビット及び第２ビットに対応する第１及び第２相変化材料層が、結晶状態−結晶状態、結晶状態−アモルファス状態、アモルファス状態−結晶状態の何れかの状態となるように外部から入力された情報を変調することを特徴とする。
【発明の効果】
【００２０】
本発明により、縦型メモリ構成の相変化メモリにおいて書込電流の低減、又は、信頼性の向上が図れる。
【図面の簡単な説明】
【００２１】
【図１】本発明の相変化メモリの構造の一例。
【図２】本発明の相変化メモリの構造の他の例。
【図３】予備実験のためのプラグ素子の構成。
【図４】プラグ素子の実験と解析の結果。
【図５】プラグ素子の電流と発熱の分布。
【図６】プラグ素子の温度分布。
【図７】プラグ素子に形成されるアモルファスの形状と電気抵抗の関係。
【図８】プラグ素子に形成されるアモルファスの形状と電気抵抗の関係。
【図９】プラグ素子に形成されるアモルファスの形状と電気抵抗の関係。
【図１０】プラグ素子に形成されるアモルファスの形状と電気抵抗の関係。
【図１１】プラグ素子に形成されるアモルファスの形状と電気抵抗の関係。
【図１２】プラグ素子に形成されるアモルファスの形状と電気抵抗の関係。
【図１３】プラグ素子に形成されるアモルファスの形状と電気抵抗の関係。
【図１４】プラグ素子に形成されるアモルファスの形状と電気抵抗の関係。
【図１５】プラグ素子に形成されるアモルファスの形状と電気抵抗の関係。
【図１６】プラグ素子に形成されるアモルファスの形状と電気抵抗の関係。
【図１７】種々の物質の電気伝導率と熱伝導率を示す図。
【図１８】界面層の電気抵抗率と書込み電流の関係を示すシミュレーション結果。
【図１９】界面層の熱伝導率と書込み電流の関係を示すシミュレーション結果。
【図２０】縦型メモリ構成の電流と温度分布を示すシミュレーション結果。
【図２１】縦型メモリ構成の電流と温度分布を示すシミュレーション結果。
【図２２】縦型メモリ構成の電流と温度分布を示すシミュレーション結果。
【図２３】縦型メモリ構成の電流と温度分布を示すシミュレーション結果。
【図２４】縦型メモリ構成の電流と温度分布を示すシミュレーション結果。
【図２５】抵抗測定素子の温度履歴を測定するための素子構造。
【図２６】抵抗測定素子の温度履歴。
【図２７】ＧｅＳｂＴｅ膜の温度と抵抗率の関係。
【図２８】種々の薄膜材料の電気抵抗率。
【図２９】界面層材料の抵抗率と素子抵抗変化。
【図３０】界面層の電気抵抗率と素子抵抗。
【図３１】界面層の電気抵抗率と素子抵抗。
【図３２】界面層の電気抵抗率と素子抵抗。
【図３３】共晶系相変化材料の抵抗率の温度変化。
【図３４】表面エネルギーと界面エネルギーの説明。
【図３５】金属酸化物材料を界面層に適用するための構成。
【図３６】熱伝導率の異方性を考慮したシミュレーション結果。
【図３７】実施例３の発明におけるシステムブロック図。
【図３８】横方向のクロスイレーズの説明図。
【図３９】８−１４符号変調の「１」の数とそのパターン数の関係。
【図４０】変調符号によるエラー率の改善効果。
【図４１】実施例４の発明におけるシステムブロック図。
【発明を実施するための形態】
【００２２】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施例に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
【実施例１】
【００２３】
図１に縦型メモリ構成の相変化メモリのモデルの一例を示す。図１（ａ）は、垂直方向の断面図であり、図１（ｂ）は、符号２１ｐで示される部分における平面方向の断面図となっている。図中、相変化メモリ材料（相変化材料層）は７、界面層は１００、書込電流を流すチャネルポリシリコン層（チャネル層）は８ｐである。また、ゲートポリシリコン層（ゲート層）２１ｐ、２２ｐ、２３ｐ、２４ｐと、絶縁膜層（ゲート層間絶縁膜）１１、１２、１３、１４、１５と、を交互に形成し、これらの側面にチャネルポリシリコン層８ｐを及び相変化素子を連続して設けている。即ち、この積層体には、交互に形成されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、絶縁膜層１１、１２、１３、１４、１５の上面と下面とを接続する接続孔を有し、接続孔の側面にはゲートポリシリコン層および絶縁膜層を覆うようにして、形成されたゲート絶縁膜層９と、ゲート絶縁膜層９に覆うようにして形成された相変化材料層７がある。この縦型メモリ構成の相変化メモリは、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐのそれぞれの側面に位置する相変化材料層７と、が対となり、一つのビットを構成する。即ち、図１の構造では、縦方向に４つのビットが直列に接続され、一つのメモリチェーンを構成する。情報の書き換えは、ゲートポリシリコン層のゲート電圧を制御し、ゲートポリシリコン層の側面に形成されたチャネルポリシリコン層のコンダクタンスを小さくし、チャネルポリシリコン層８ｐを流れてきた電流を、相変化材料層７に迂回して流すことにより、相変化材料層７に情報を記憶させることができる。
【００２４】
この構造は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、及び、絶縁膜１１、１２、１３、１４、１５を順に積層し、積層体を形成した後、エッチング等により積層体の一部にダイオードＰＤにつながる接続孔を形成し、その後、その接続孔の側壁に、順にゲート絶縁膜９、チャネルポリシリコン層８ｐ、界面層薄膜１００、相変化メモリ材料７を形成することで実現できる。なお、界面層薄膜１００は、接続孔の底部で分離されているが、当該底部に設けてあってもよい。このことは、後で説明する図２の構造でも同様である。
【００２５】
また、図１の構成では、接続孔の下にＰ−ｉ−Ｎ構造のダイオード６ｐ、５ｐ、４ｐを有する。この縦型メモリ構造の相変化メモリは、ワード線２とビット線２の交点にメモリチェーンが構成される所謂クロスポイント型メモリセルとなっている。ダイオード６ｐ、５ｐ、４ｐは、複数のワード線と複数のビット線の交点に設けられた複数のメモリチェーンの中から一つのメモリチェーンを選択する選択素子の役割を持つ。
【００２６】
このような縦型メモリ構成により、高さ方向の積層数を増加させるほど、一度の層形成で形成されたゲート絶縁膜層９と相変化材料層７とに覆われるゲートポリシリコン層の数が増える。したがって、ゲート絶縁膜層９、および相変化材料層７をゲートポリシリコン層ごとに分けて層形成する場合より、一度に形成できるメモリセルの数を増加させる効果があり、ビットコストを低減することができる。
【００２７】
また別の特徴として、相変化材料層がチャネル層を覆うように形成している（ゲート、チャネル、相変化材料層の順で形成されている）点にある。横型のメモリセルチェイン構造は、そのチャネルを基板内に形成しているため、相変化材料層は、ゲートの上方に形成せざるを得ない。そのため、ゲートを迂回する必要があり、チャネル層と相変化材料層を接続するためのコンタクトが必要となる。一方、本実施例では、チャネル層を覆うように相変化材料層を形成する。従って、ゲートを迂回する必要がなく、コンタクトを設けないことでより微細化ができ、ビットコストの低減につながる。
【００２８】
図２は、縦型メモリ構成の相変化メモリ素子のモデルの他の例を示す。図１と同様に、図２（ａ）は、垂直方向の断面図であり、図２（ｂ）は、符号２１ｐで示される部分における平面方向の断面図となっている。図１の構成と異なる点は、相変化メモリ材料間の熱・電気絶縁のために配置するＳｉＯ２材料１０１が存在し、ＳｉＯ２材料１０１の左右にある相変化メモリ材料７の夫々が独立して情報を記憶できる点である。即ち、図１の構成では、メモリチェーンは、一つの接続孔に一つしか設けられなかったのに対し、図２の構成では、一つの接続孔に２つのメモリチェーンが構成される。この構造により、図１に記載される構造の効果に加えて、更に、一つの接続孔における記憶容量を増やすことが可能となる。
【００２９】
この構造は、図１の構造と同様に、積層体を形成した後、まず、紙面に対して垂直な方向にライン＆スペース加工を行い、その側面に順にゲート絶縁膜９、チャネルポリシリコン層８ｐ、界面層薄膜１００、相変化メモリ材料７、ＳｉＯ２材料１０１を形成し、その後、上部の絶縁膜１５をマスクとして、不要なチャネルポリシリコン層８ｐ、界面層薄膜１００、相変化メモリ材料７、ＳｉＯ２材料１０１を除去することで実現できる。
【００３０】
このような図１及び図２に示される縦型メモリ構造においては、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐに対して、絶縁膜層１１、１２、１３、１４、１５の厚さを薄くする構成としてもよい。このように構成すると、チャネルポリシリコン層８ｐのうち、ゲート電圧の影響を受けにくい絶縁膜層１１、１２、１３、１４、１５の表面に形成されているチャネルポリシリコン層８ｐの縦方向の長さを短くすることが出来るので、チャネル部分の電流経路のコンダクタンスを上げ、低電流で書換え動作を行うことが可能となる。
【００３１】
一方で、絶縁膜層１１、１２、１３、１４、１５の厚さを薄くし過ぎると、相変化材料７の書き換え領域が接近するので、接近するメモリセル同士の熱ディスターブが発生する可能性がある。したがって、絶縁膜層１１、１２、１３、１４、１５の厚さを変えることには、チャネルのコンダクタンスの増加と熱ディスターブとのトレードオフの関係がある。このような場合、絶縁膜層１１、１２、１３、１４、１５にＳｉＮのように誘電率の高い物質を用いることで、ゲートポリシリコン層の間に位置するチャネル層を強反転させることができ、絶縁膜層１１、１２、１３、１４、１５の厚さを薄くしなくとも、チャネル層の電流が増加し、効率のよい書換え動作を行うことができるようになる。なお、熱ディスターブが発生しない程度に絶縁膜層１１、１２、１３、１４、１５を薄くし、かつ、絶縁膜層をＳｉＮのように誘電率の高い物質を用いることも可能であることは言うまでもない。
【００３２】
また、図１及び図２に示される構造では、チャネルポリシリコン層８ｐと相変化材料層７との間に界面層１００を有している。この界面層１００は、相変化材料層の結晶状態の電気抵抗率よりも小さな電気伝導率を有し、かつ、電流を流すチャネル層（本実施例でポリシリコンチャネル８ｐ）を構成する半導体材料（本実施例では、Ｓｉ）の熱伝導率よりも小さな熱伝導率を有するものが好適である。なお、これにより、図１のようなＳｉ薄膜と相変化材料薄膜が並列抵抗配置となっている構造において、書込電流の低減効果が得られる。この書込電流の低減効果については、後述する。また、界面層１００の融点は、相変化材料層７の融点より高い方が望ましい。界面層１００は、相変化材料層７に隣接して配置されるため、相変化材料層７の発熱が直接伝わることになるが、融点が相変化材料層７より高い場合は、融解することなく他の部材との拡散が生じにくくなるためである。
【００３３】
次に、界面層１００を有する書き込み電流の低減効果について説明する。この利点を定量的に示すため、ここでは、先ず縦型メモリの特性解析に適したシミュレータを構築し、予備実験の結果の解析を通じて相変化メモリの書込電流の低減に必要な指針を示し、本発明の縦型メモリの構成の解析を通じてその有効性を定量的に示していくことにする。
【００３４】
一般に、相変化メモリの書込み過程の解析に関して、電流分布を求める手法としてポアソン方程式、またはラプラス方程式が用いられることが多い。これらはモデル内で電流がゼロであることを仮定した方法であり、電場分布を算出した後、電気伝導率を乗じて相変化材料に流れる電流分布とジュール発熱を求める。金属電極間に相変化材料を設けた直列抵抗接続の素子構成では十分な精度が期待される。一方、図１、及び、図２に示すような縦型メモリにおいては、Ｓｉ薄膜と相変化材料薄膜が並列抵抗配置に接続されるため、材料ごとの電気伝導率の差異に応じた電流拡散を扱う解析方法が必要となる。
【００３５】
ここでは、電流密度分布ｊの算出に以下のマクスウェル方程式を変形した定常電流式を用いる。
【００３６】
【数１】
2011199215.tif 000003
【００３７】
ここで、σは電気伝導率、φは電位である。
【００３８】
温度分布の計算には、熱拡散方程式を用いる。
【００３９】
【数２】
2011199215.tif 000004
【００４０】
ここで、Ｔは温度、ｔは時間、Ｃは体積熱容量、Ｋは熱伝導率であり、単位体積当たりのジュール発熱は右辺第２項で表している。
【００４１】
予備実験として、図３に示す構成の素子を作製した。図３が示す構成は、０．５ｍｍのシリコン基板Ｓｉ上に１００ｎｍのＳｉＯ２膜を設け、その上に下部電極ＵＮＥＬとして１００ｎｍのタングステン膜を設けた。更に、その上に１５０ｎｍのＳｉＯ２膜を設け、その中にタングステンプラグＰｌｕｇを設けた。そして、記録膜ＲＥＣとなる５０ｎｍのＧｅ２Ｓｂ２Ｔｅ５膜を形成し、上部電極ＵＰＥＬとして５０ｎｍのタングステン膜を形成した。ここで、Ｗプラグの直径を１２０ｎｍ〜３００ｎｍの範囲で変化させて、必要な書込電流（リセット電流）を測定した。
【００４２】
図４は測定結果と解析結果をプラグ径と記録電流との関係においてまとめたものである。材料定数は実測値と文献値を用いた。記録膜とＷ材料の電気伝導率はそれぞれ３０μΩ・ｍ、０．２４μΩ・ｍとした。電気伝導率の測定方法については後述する。記録膜とＷ材料の熱伝導率はそれぞれ０．５Ｗ／ｍ・Ｋ、１６３Ｗ／ｍ・Ｋとした。図に見られるように、本解析方法が実験結果をよく説明できることが判る。プラグ径を小さくする、すなわちメモリビット部を微細化することによって書込電流は小さくなり、プラグ径が３２ｎｍの場合には約１ｍＡの書込電流が必要になることが予想される。ポリＳｉ薄膜の臨界電流密度が約１０７Ａ／ｃｍ２とすると、書込電流を少なくとも１００ｍＡ以下にする必要がある。
【００４３】
図５はプラグ径３２ｎｍの場合の電流と発熱分布の計算結果である。ここでは実験に合わせて電流パルスの幅を３０ｎｓとした。図に見られるようにＷプラグのエッジ部ＥＤＧＥで電流と発熱が集中することが判る。
【００４４】
図６は同様にプラグ径３２ｎｍの場合の温度分布の計算結果である。図に見られるように、ジュール発熱が集中しているのにもかかわらず、エッジ部の温度が低いことが判る。これはＷプラグの熱伝導率が相変化材料の熱伝導率に比較して１００倍以上大きいことから熱拡散によって熱エネルギーが散逸していることを示している。
【００４５】
図７から図１６はプラグ径３２ｎｍの場合のリセット時の印加電圧と読出し時の抵抗値の関係を示す計算結果である。ここでは、融点６５０℃以上の領域がアモルファス状態となり電気伝導率が結晶状態の１万分の１になると仮定した。図７から図１６の印加電圧はそれぞれ、０．８、０．９、１．０、１．１、１．２、１．３、１．４、１．５、１．６、１．７Ｖである。前述の温度分布を反映して、アモルファス化はＷプラグよりも上側（Ｗプラグと接していない部分）から発生することが判る。図８に見られるように、アモルファス化は印加電圧０．９Ｖから開始するが、結晶状態の電気伝導率が高いために測定される読出し時の抵抗値の変化は小さい。読出し時の抵抗値は印加電圧に応じて大きくなり、飽和するのは図１２に見られるように印加電圧が１．３Ｖの場合である。この解析結果から、アモルファス化の開始電圧に比較して読出し時の抵抗が飽和するには１．５倍程度の電圧、すなわち２倍程度のジュール熱が必要なことが判る。繰り返しになるが、この理由はＷプラグの熱伝導率が大きいためである。ここで、書込み動作時に過剰な熱エネルギーを投入すると、熱膨張による応力や物質の拡散によって相変化メモリ素子の書換え可能回数が低下すると考えられる。したがって、書込電流の低減と書換え回数に関する信頼性を向上するためには、相変化材料に隣接する材料の熱伝導率を小さくすることが非常に有効であることがわかる。
【００４６】
特に、特許文献１に記載の縦型メモリの場合、Ｓｉ薄膜と相変化薄膜が隣接するが、Ｓｉ材料の熱伝導率も１７６Ｗ／ｍ・ＫとＷ材料と同程度に大きいため、上の解析と同様の現象が発生してしまう。また、縦型メモリ構成では、相変化薄膜が溶融する際にＳｉ薄膜内に物質が拡散する、またはＳｉ薄膜の温度を上昇させることによって、Ｓｉ薄膜の電気特性が劣化してしまう。
【００４７】
以上の結果から、縦型メモリ構成の相変化メモリ素子において、Ｓｉ薄膜と相変化材料薄膜の間に熱伝導率がＳｉ薄膜に比較して小さい界面層材料の薄膜を形成することが書込電流の低減と相変化メモリ素子の信頼性の向上の観点で有効であることが判る。なお、上述の説明では、図１及び図２において界面層１００の一方の側面が相変化材料層７と接し、他方の側面がポリシリコンチャネル層８ｐに接している構造とした。これは、交互に形成されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、絶縁膜層１１、１２、１３、１４、１５の側面に形成する部材を少なくすることで、接続孔を小さくすることができ、微細化に適するためである。しかしながら、例えば、ポリシリコンチャネル８ｐと界面層１００との間の接着を向上させるための接着層等、その他の部材が追加されることも考えられる。このような場合であっても、界面層１００は、チャネル層を構成する半導体材料より熱伝導率が小さければよい。これは、熱拡散は、体積の大きな部材により生じ、一般的にチャネル層は抵抗値を下げるため体積を大きくするためである。なお、相変化材料層が設けられている側面は、断熱効果が大きくなるため相変化材料層と接している方が望ましい。
【００４８】
更に、界面層を構成する材料は、Ｓｉ薄膜と相変化材料薄膜との間を断熱するとともに、界面層１００を介して相変化材料層７に電流を流すため、電気的な接続を保つ必要がある。こうした材料の一例としてＳｉ−Ｔｅ材料がある。界面層に適した材料の具体的な例は後述する。
【００４９】
次に、図２に示す縦型構成の相変化メモリ素子について特性解析を行った。図２中、相変化メモリ材料は７、界面層は１００、書込電流を流すチャネルポリシリコン層は８ｐ、相変化メモリ材料間の熱・電気絶縁のために配置する保護膜は１０１である。特性解析では対向する２つのゲート絶縁膜９の間隔を３２ｎｍとし、ゲート幅を５０ｎｍ、ゲートの周期を１００ｎｍとした。またゲート絶縁膜層、ポリシリコンチャネル層、界面層、相変化材料層７、ＳｉＯ２保護膜の膜厚をそれぞれ、３ｎｍ、３ｎｍ、３ｎｍ、３ｎｍ、８ｎｍとした。書込電流を流すパルス幅は１０ｎｓとした。
【００５０】
特許文献２に記載のヒータ材料との差異を明確にするため、電気伝導率と熱伝導率の関係を図１７にまとめる。特許文献２では電極間に相変化材料薄膜とヒータ材料薄膜を積層して記録時の必要電圧を低減している。具体的なヒータ材料としてはＣ、Ｗ、Ｍｏ、ＴｉＮ等の良導体を列挙している。図中、Ｃ、Ｗ、Ｍｏに関する物性値は理科年表等に開示されているものである。ＴｉＮに関しては製法により電気伝導率が変化するため、発明者らが実験で使用するＴｉＮ薄膜材料の値を示した。
【００５１】
図１８は図２の構成において界面層の電気抵抗率と書込電流の関係を求めた計算結果である。界面層は、後述するが、主としてカルコゲナイド材料が好ましいため、界面層の熱伝導率はカルコゲナイド材料の使用を想定して相変化材料と同じ０．５Ｗ／ｍ・Ｋとした。図に見られるように、界面層の電気抵抗率が１００μΩ・ｍ（相変化記録材料の約３倍）以上になると書込電流を２０％以上削減することができ本発明の顕著な効果が表れる。例えば、Ｓｉ−Ｔｅ材料ではさらに削減効果が大きい。一方、後述するが、ＴｉＮを用いた場合には書込電圧は低下するが書込電流は増加してしまうことが判った。従って、ＴｉＮは、前述のようにＳｉを電流チャネルとして用いる縦型構造には適さないと考えられる。
【００５２】
図１９は、図１の構成において界面層の熱伝導率と書込電流の関係を求めた計算結果である。界面層の電気抵抗率は上の結果から３０００μΩ・ｍとした。図にみられるように、界面層の熱伝導率が２０Ｗ／ｍ・Ｋ（Ｓｉチャネル材料の約１／１０）以下になると書込み電流を２０％以上削減することができ本発明の顕著な効果が表れる。例えば、Ｓｉ−Ｔｅ材料ではさらに削減効果が大きい。
【００５３】
本発明の効果をさらに明らかにするため、電流と温度の分布の計算結果を示す。ここでは理解を助けるために、図１に示された構造、即ち、相変化材料層７がＳｉ円筒の内部に形成された素子構成の結果について示す。この場合Ｒ−Ｚ座標系での解析となり、温度・電流分布がＲ方向に関して対称な形となるので簡単に状況を理解できる。
【００５４】
図２０は特許文献１に記載の構成を代表させて、Ｓｉチャネルの内部をＧｅＳｂＴｅ相変化材料で埋めた場合の結果である。Ｓｉチャネルの膜厚は４ｎｍである。電流がＳｉチャネルから拡散して相変化材料に拡散しながら発熱するようすが判る。書込み電流は１０３μＡである。
【００５５】
図２１は本発明の図１の構成であり、界面層材料の膜厚を４ｎｍ、電気抵抗率を相変化材料の電気抵抗率の１００倍、熱伝導率は相変化材料と同じとした。図に見られるように、界面層の電気抵抗率が大きいため、電流は相変化材料に集中して流れる。同時に、界面層材料の熱伝導率が小さい効果と相まって、発熱が相変化材料に集中する様子が判る。この例では書込電流が約１／１０に低減される。
【００５６】
図２２は特許文献２に記載のヒータ材料の中から最も熱伝導率が小さいＴｉＮをＳｉチャネルと相変化材料の間に形成した場合（図１の界面層１００の部分をＴｉＮとした構造）である。電流はＴｉＮ膜に集中して流れ、ＴｉＮの発熱からの熱拡散によって相変化材料の温度が上昇する。書込電圧の低減効果は確認されるが、書込電流は１４００μＡと大幅に増加してしまう。
【００５７】
図２３は特許文献２に記載のヒータ材料の中から最も熱伝導率が小さいＴｉＮを相変化材料のさらに内側に形成した場合である。電流はＴｉＮ膜に集中して流れ、ＴｉＮの発熱からの熱拡散によって相変化材料の温度が上昇する現象は図２２と同じである。書込み電流は６４０μＡである。
【００５８】
図２４は、相変化材料を断熱して熱効率を向上するために相変化材料を中空の形状にして内部に空気による断熱層を形成した例である。電流は薄くなった相変化材料に集中するが、隣接するＳｉチャネルの熱伝導率が金属材料と同等に大きいため書込電流は９２μＡと顕著な電流低減効果が見られない。
【００５９】
以上のシミュレーション結果から明らかなように、本発明の高抵抗で低熱伝導率の界面層をＳｉチャネルと相変化材料の間に形成するという構成は顕著な電流削減効果を有し、縦型メモリ構成の相変化メモリ素子として優れた性能を有することが判る。
【００６０】
なお、界面層１００は、上述した通り、断熱効果の面からみると、その一側面は、相変化材料層７に接しているのが望ましい。この場合、相変化材料層７の発熱の影響を直接受けることになる。従って、書込み時に安定した固体状態である必要があるため相変化材料よりも融点が高いものが望ましい。
【００６１】
上述の通り、界面層は、チャネル部（本実施例ではポリシリコンチャネル８ｐ）よりも熱伝導率が低く、相変化材料層よりも抵抗率が高い材料が望ましい。次に、このような材料が何かを示す。図２５に界面層に適した材料を探索するための抵抗測定素子の構成と外観写真を示す。前述のように、相変化材料の抵抗率は温度と電場によって変化する。ここでは電場による影響を避けるため電極間隔を２ｍｍとして電場が十分に小さい状態で薄膜材料の電気抵抗を測定するように配慮した。ガラス基板上に電極材料として厚さ３０ｎｍのＷ、測定する薄膜材料の膜厚を５０ｎｍ、その上にＳｉＯ２の保護膜を５０ｎｍ形成して素子構成とした。以下、これを抵抗測定素子と呼ぶ。
【００６２】
図２６と図２７は抵抗測定素子の温度と抵抗率測定の一例である。ここでは測定材料としてＧｅ２Ｓｂ２Ｔｅ５膜を用いた。図２６は素子の温度履歴を示す。ここでは、Ａｓ  Ｄｅｐｏ状態でアモルファス状態となるように抵抗測定素子を形成し、温度を変化させながら結晶化による抵抗率の変化を調べた。図２７はＧｅ２Ｓｂ２Ｔｅ５膜の電気抵抗率の温度変化を示す。なお、図２７より結晶化温度は約１５０℃であることが判る。こうした測定によって、薄膜材料のアモルファス状態と結晶状態の電気抵抗率を測定することができる。
【００６３】
図２８は種々の薄膜材料の電気抵抗率の測定結果である。前述のシミュレーション結果から界面層に適する薄膜材料の界面層に適した材料は、相変化材料よりも電気抵抗率が３倍以上大きいと特に顕著な効果が得られることがわかる。その観点からみると、図に見られるように、界面層材料として適する材料は主にカルコゲナイド系の物質として、Ｉｎ−Ｓｂ，Ｓｉ−Ｃｒ，Ｓｉ−Ｔｅが適することが判った。同様な評価を行うことによって、界面層材料に適した材料は他にも探索可能である。特に、カルコゲナイド系の物質は熱伝導率が小さく、適度な電気抵抗を有するために界面層材料に適している。なお、本発明の主眼は個別の材料ではなく、界面層薄膜の電気抵抗率が相変化材料層よりも大きく、かつ、界面層薄膜の熱伝導率がチャネル部を構成する材料よりも小さいものである。更に、言及すれば、電気抵抗率が相変化材料層の３倍以上であれば相変化材料層に電流が集中し、また、熱伝導率がチャネル部を構成する材料の１／１０以下の特性を持った物質一般が優れた界面層材料として機能するということである。
【００６４】
図２９は界面層材料の電気抵抗率とメモリ素子の電気抵抗の関係を示すシミュレーション結果である。図に見られるように、界面層材料の電気抵抗率が大きくなりすぎると、相変化材料がアモルファス状態と結晶状態とで素子の抵抗値の変化の割合が小さくなるため、界面層材料の電気抵抗率の上限は、相変化材料の１万倍程度が望ましい。
【実施例２】
【００６５】
前述のように、リソグラフィーによる最小加工寸法が３２ｎｍのとき、相変化材料の膜厚は４ｎｍ程度であった。さらに微細化を進めるためには相変化材料が４ｎｍ未満の膜厚でアモルファスと結晶の間で可逆的なスイッチングをする必要がある。一般に相変化材料の膜厚が６ｎｍ程度以下になると結晶化が困難になりスイッチング動作を示さなくなるといわれている。そこで、前述の抵抗測定素子を利用して、相変化材料の上下に種々の薄膜材料を用いながら、相変化材料の膜厚とスイッチング特性を測定した。ここで、相変化材料としてＧｅ２Ｓｂ２Ｔｅ５化合物材料を用いた。前述と同様にＡｓ  Ｄｅｐｏ．状態のアモルファスから結晶への変化を測定した結果を図３０〜図３２に示す。ここでは界面層材料の膜厚を２０ｎｍとした。図３０は界面層材料がＣｒ２Ｏ３の場合の実験結果である。相変化材料の膜厚が４ｎｍ未満ではアモルファスから結晶への変化が現れなかった。図３１は界面層材料としてＺｒＯ２にＹ２Ｏ３を添加したものを用いた場合の実験結果である。同様に膜厚が４ｎｍ未満では相変化が現れなかった。一方、図３２は界面層材料がＳｉ２Ｔｅ３の場合の実験結果である。電気的に相変化材料を結晶−アモルファス間でスイッチングさせるために界面層材料に必要な性能は以下と考えられる。
（１）結晶−アモルファス間の相変化に伴う体積変化によって生ずる応力に耐えるように必要十分な接着性があること。
（２）相変化材料の結晶化を阻害しないこと。
（３）電流チャネルとなる半導体材（Ｓｉ）との接着性が良好なこと。
【００６６】
Ｓｉ２Ｔｅ３材料ではこうした性能を満たすものと考えられる。融点は低くなるがＳｉＴｅ材用も同様な要求性能を満足する。以上の実験結果から、界面層材料としては、１つの系列はＳｉとカルコゲナイドの合金系が適することが判る。こうした材料系として、Ｓｉ−Ｔｅ系、Ｓｉ−Ｓｂ系、Ｓｉ−Ｂｉ系、Ｓｉ−Ｓｎ系、Ｓｉ−Ｇｅ系等の第１の材料系が好適である。なお、特に言及しない限り、”Ｘ−Ｙ”と表記されているものは、ＸとＹとの合金を含むことを示しており、Ｘ，Ｙ以外の元素が含まれていてもよい。
【００６７】
また、酸化物がＳｉ及び相変化材料との接着性が良好な物質であって、かつ酸素を同族のＴｅに置換した第２の材料系として、Ｃｒ−Ｔｅ系、Ｚｎ−Ｔｅ系、Ｍｎ−Ｔｅ系、Ｚｒ−Ｔｅ系、Ｈｆ−Ｔｅ系の材料も好適である。
【００６８】
上の実験では相変化材料としてＧｅ２Ｓｂ２Ｔｅ５化合物材料を用いた場合の結果を示した。結果は界面層として金属酸化物を用いた場合には、相変化材料の膜厚が２ｎｍの場合に良好な結果が得られなかった。これはＺｒＯ２（Ｙ２Ｏ３を添加）のような金属酸化物の場合、金属材料と相変化材料が接合面で化合物を形成し、これが接着性を向上するのと同時に、相変化材料の結晶成長を阻害する要因にもなるものと考えることができる。そこで、結晶成長速度が速い共晶系の相変化材料として代表的なＧｅ５％−Ｓｂ７０％−Ｔｅ２５％材料を相変化材料として用いて実験を行った。図３３はサンプルの温度と抵抗率の関係を示す実験結果である。共晶系相変化材料の膜厚は２ｎｍである。ここでは、酸化物界面層材料として、ＳｉＯ２、Ｃｒ２Ｏ３、ＺｒＯ２（Ｙ２Ｏ３を添加）を用いた。図に見られるように、ＳｉＯ２とＺｒＯ２（Ｙ２Ｏ３を添加）の場合に、相変化材料の膜厚が２ｎｍでも結晶化による急峻な抵抗率の低下が観測された。ただし、ＳｉＯ２材料を界面層に用いた場合は接着性が不十分で相変化材料の剥離による抵抗率上昇が現れた。以上の結果から、相変化材料との接着性はＳｉＯ２＜ＺｒＯ２（Ｙ２Ｏ３を添加）＜Ｃｒ２Ｏ３の順に大きくなっているものと考えることができる。ＳｉＯ２は接着性が不足しており、Ｃｒ２Ｏ３は接着性が過大のため接合面による相変化材料の結晶成長の阻害が大きいため、ＺｒＯ２（Ｙ２Ｏ３を添加）のような適度な接着性を有する金属酸化物が記録膜の薄膜化、すなわち記録密度の向上に適することが判った。後述する測定によって、ＺｒＯ２（Ｙ２Ｏ３を添加）と共晶系相変化材料との界面エネルギーは１．７ｍＪ／ｍ２であったことから、界面エネルギーが３ｍＪ程度以下の金属酸化物であれば、膜厚４ｎｍ以下の相変化材料の界面層に好適であることが判る。同様の性能を有する第３の材料系としてＨｆＯ２等がある。前述の結果のように、相変化材料の膜厚が４ｎｍ以上の場合には第３の材料系としてＣｒ２Ｏ３を用いることができるのは言うまでもない。
【００６９】
ここで、表面エネルギーと界面エネルギーの簡易な測定方法について補足する。ここでは界面層材料として、ＳｉＴｅ、ＳｉＳｂ、ＺｒＯ２、ＡｌＴｉＮを検討した。これらの界面層材料と典型的な相変化材料であるＧｅ２Ｓｂ２Ｔｅ５について純水との接触角を測定した。この試験のために、以下の２種類の構造の試料を作製した：Ｓｉ基板／界面層（５０ｎｍ）、Ｓｉ基板／界面層（５０ｎｍ）／相変化膜（５０ｎｍ）。膜はスパッタにより形成した。Ｓｉ２Ｔｅ３、ＺｒＯ２はその組成のスパッタターゲットを用い、ＳｉＳｂ、ＡｌＴｉＮはそれぞれ、ＳｉとＳｂ、ＡｌＮとＴｉＮの同時スパッタによって形成した。Ｓｉ基板表面の自然酸化膜を除去するために、スパッタ前の基板に対して１０秒程度の逆スパッタを行った。実際のデバイスでは、これらの膜厚は数ｎｍとなり、接着性は膜厚依存性を有すると予測されるため、薄膜での確認が必要であるが、最初の段階として、材料そのものの性質を確認するために、十分に厚い膜を使用した。また、ここで用いたＺｒＯ２には、通常デバイスに用いられるものと同様に、ＺｒＯ２の体積膨張を抑制するためにＹ２Ｏ３が約３％含まれているが、ここでは簡単のため、ＺｒＯ２と記す。材料と純水との接触角の測定方法を摸式的に図３４（ａ）に示す。Ｓｉ基板上に形成した薄膜上に純水を滴下し、図中の角度θｉｗを測定した。
【００７０】
界面層と相変化材料の界面における単位面積当たりの界面エネルギーγｉ−ＰＣを近似的に見積もる方法について述べる。
【００７１】
空気中での界面層の表面張力をγｉ、純水の表面張力γｗ、界面層と純水の界面エネルギーをγｉｗとすると、Ｙｏｕｎｇの式より
【００７２】
【数３】
2011199215.tif 000005
【００７３】
である。ここで、エネルギーが発生する要因は大きく３種類ある：分散力（ｖａｎ  ｄｅｒ  Ｗａａｌｓ力の主因）、双極子相互作用、水素結合。これらのエネルギーを夫々γｄ、γｐ、γｈと表すと、拡張したＦｏｗｋｅｓの式により、
【００７４】
【数４】
2011199215.tif 000006
【００７５】
【数５】
2011199215.tif 000007
【００７６】
となる。ここで、水に対する各項の値はわかっており、γｗｄ＝７２．８ｍＪ／ｍ２、γｗｄ＝２９．１ｍＪ／ｍ２、γｗｐ＝１．３ｍＪ／ｍ２、γｗｈ＝４２．４ｍＪ／ｍ２である。ＳｉＯ２とＺｒＯ２についてはγＳｉＯ２＝７６０ｍＪ／ｍ２、γＺｒＯ２＝８００ｍＪ／ｍ２であることが知られている。接触角の実測では、ＳｉＯ２の場合θｉｗ＝５°、ＺｒＯ２の場合θｉｗ＝５２°であった。これらの材料と純水の間には水素結合が働かないと仮定し、γｉｈ＝０とすると、γＳｉＯ２ｄ＝３２０．４ｍＪ／ｍ２、γＳｉＯ２ｐ＝４３９．６ｍＪ／ｍ２、γＺｒＯ２ｄ＝２５１．３ｍＪ／ｍ２、γＺｒＯ２ｐ＝５４８．７ｍＪ／ｍ２となり、分散力よりも双極子相互作用の方が大きく算出される。このことは、Ｓｉと酸素、或いはＺｒと酸素の電気陰性度が大きく異なることから理解することができる。電気陰性度は、Ｓｉ：１．９０、Ｚｒ：１．３３、酸素：３．４４である。従って、分子内の電子は酸素に偏っており、これが起因して双極子相互作用が発生すると理解できる。
【００７７】
次に、相変化材料、ＳｉＴｅ、ＳｉＳｂについて述べる。これらを構成する元素は、殆ど同じ電気陰性度を有する（Ｇｅ：２．０１、Ｓｂ：２．０５、Ｔｅ：２．１０、Ｓｉ：１．９０）。従って、これらの材料と純水との間には双極子相互作用が小さく、分散力のみが寄与すると仮定することができる。以上の仮定と（式３）から（式５）によって以下の関係を得る。
【００７８】
【数６】
2011199215.tif 000008
【００７９】
このように、接触角θｉｗを測定すれば、γｉｄ即ちγｉを算出することができる。この算出値から、相変化材料と界面層材料の間の界面エネルギーγｉ−ＰＣは
【００８０】
【数７】
2011199215.tif 000009
【００８１】
と求めることができる。
【００８２】
即ち、単一の材料の薄膜と純水との接触角を測定することにより、相変化材料と界面層材料との間の界面エネルギーγｉ−ＰＣが算出可能なのである。以上の議論の骨子は、純水を媒介として接触角から表面エネルギーを測定することによって、相変化材料と界面層材料の間の界面エネルギーを近似的に求められるというものである。
【００８３】
図３４（ｂ）にＧｅ２Ｓｂ２Ｔｅ５相変化材料と界面層材料との界面エネルギーに関する測定結果を列挙する。Ｇｅ２Ｓｂ２Ｔｅ５相変化材料との界面エネルギーについて考えると、ＳｉＯ２の場合が７．１３ｍＪ／ｍ２、Ｃｒ２Ｏ３の場合が２．５８ｍＪ／ｍ２であったことから、前述の共晶系相変化材料の場合の見積もりと同様に、界面エネルギーが概ね３ｍＪ／ｍ２以下の場合が、相変化材料の結晶化を良好にするための基準として考えることができる。
【００８４】
次に第３の材料系を使用する上での課題と解決手段を説明する。第３の材料系の場合、一般に絶縁体であるため、このままでは前述の電気伝導率の要請を満足することができない。以下に解決手段を示す。
【００８５】
図３５は金属酸化物材料を界面層に適用するための構成を示す実施例である。図に摸式的に示すように、金属酸化物材料の膜厚が厚い場合には電気抵抗が過大となってメモリ素子として機能しない。そこで、金属酸化物材料の膜厚が０．２〜２ｎｍ程度に薄くし、完全な連続膜とならないように形成する。その結果、その後に製膜する相変化材料は電流チャネルであるポリＳｉ材料とコンタクトすることになる。この場合、相変化材料とポリＳｉ材料との接合面積の割合によって、実効的に界面層の電気抵抗率を調整することができる。このように、金属酸化物を用いる場合には、その膜厚を選択することによって、前述の条件を満たす界面層を形成することができる。
【００８６】
膜厚の選択によって電気伝導率を調整するという概念に基づけば、金属窒化物についても、本発明の界面層材料に用いることができる。前述と同様にＳｉおよび相変化材料との接着性に配慮した第４の材料系としてはＡｌ−Ｔｉ−Ｎ系、Ａｌ−Ｔａ−Ｎ系、Ａｌ−Ｚｒ−Ｎ系等がある。
【００８７】
以上にように、本発明の界面層材料として第１から第４の材料系を示した。これらの材料系を考慮すると、界面層材料として適しているのは、（１）界面層材料と相変化材料層との間の界面に少なくとも１原子層程度の化合物が形成されること、（２）当該化合物の厚さが相変化材料層の結晶化を阻害しない程度である（具体的には、相変化材料層の厚さに対して化合物の厚さが１／４以下、若しくは、２ｎｍ以下が望ましい）こと、及び、（３）界面層材料と相変化材料の表面エネルギーが近いこと（界面エネルギーが３ｍＪ／ｍ２以下であること）を満たす材料であることがわかる。
【００８８】
なお、界面層材料として、２元系／３元系材料の例としたが、こうした材料系に対して、組成を変化させたり、第３や第４の元素を添加することによって、融点、電気伝導率、接着性等を適正なものに調整することも広く知られた技術であり、必要に応じて、実施すればよい。
【００８９】
また、本実施例は、図１及び図２のような構造の場合、相変化材料層を薄くすることで微細化を進めることが可能となるため、特に効果を発揮するが、図１及び図２以外の構成であっても、（例えばアスペクト比を小さくするために相変化材料層を薄くする場合であっても）効果を発揮するのはいうまでもない。
【実施例３】
【００９０】
次に本発明の２つ目の目的であるクロスイレーズを抑止する記録方法に関して、説明する。図３６（ａ）は、図２（ａ）に示される構造の模式図である。ＧＰがゲートポリシリコン層に該当し、絶縁膜ＩＮＳにより分離されている。また、ゲートポリシリコン層ＧＰ及び絶縁膜ＩＮＳの側壁には、部材Ｘが形成され、左からゲート絶縁膜−チャネル部（ポリシリコンチャネル）−相変化材料層−絶縁膜−相変化材料層−チャネル部（ポリシリコンチャネル）−ゲート絶縁膜が設けられている。なお、説明を簡単にするために図２に示されている界面層薄膜は、省略している。実施例３で説明する発明においては、界面層薄膜があってもなくてもよい。
【００９１】
ここで、横方向の微細化が進むと、アスペクト比が大きくなってしまうため、縦方向も小さくなる。そうすると、ゲートポリシリコン層ＧＰの間隔が小さくなる。本構造では、情報の記憶をゲートポリシリコン層ＧＰの横に位置する相変化材料層で行う。従って、それぞれ異なるビットを記憶する相変化材料層の位置の間隔が小さくなる。情報の書き換えは、相変化材料層に熱を加えて行うため、隣接ビット間の間隔が小さくなると、隣接セルの書込み時の熱の影響を受け、クロスイレーズが発生する。この課題は、図１に示される構造においても同様に生じる。
【００９２】
ここで、Ｓｉチャネルの熱伝導率の異方性について考察する。よく知られているように、金属材料の熱伝導率は自由電子気体近似によるモデル化でＤｒｕｄｅモデル等によって良好に近似される。チャネルに用いられるＳｉは書込み時に自由電子のほぼ全てが電場に沿って移動していることから、こうした自由電子（またはホール）が運動エネルギーとして熱エネルギーを運搬することが考えられる。このとき電流の流れる方向に対して熱伝導率の異方性が生じる。ここで、図３６（ａ）の構造において、等方熱伝導の場合と異方性が１０％ある場合の差異をシミュレーションによって求めた。図３６（ｂ）が等方熱電の場合を示し、図３６（ｃ）が異方性が１０％ある場合を示している。ここでは、書込電流パルスが印加されている期間のみ熱伝導率の異方性が現れると仮定した。また、電子がキャリアとなっており、図３６（ａ）の上から下に向かって電子が流れる場合を示している。図に見られるように、図３６（ｂ）に示す通り、等方熱伝導の場合は、上流側（Ｐ２）と下流側（Ｐ３）で同じ温度履歴をとることになる。一方で、図３６（ｃ）に示す通り、１０％という小さな異方性がある場合でも、中心ビット（Ｐ１）の書込み時に、電子の流れの上流側（Ｐ２）に比較して下流側（Ｐ３）の温度が顕著に高くなることが判る。
【００９３】
そこで、本実施例では、キャリアの流れの上流側から下流側に順番に書込みを行う。これにより、上流側へのクロスイレーズを抑止することができる。この場合、１つの書き込みコマンドに対応して入力されるデータを下流側にはクロスイレーズが発生するが、次に新しいデータを書き込むことになるため問題はない。
【００９４】
図３７にこの書込み方式を実現するメモリシステムの構成のブロック図を示す。ホストコントローラ１０００には複数のメモリチップ１０１０、１０２０、１０３０、・・・が接続されて、メモリシステムを構成している。メモリチップ１０１０の内部はインターフェース１０１１、チップコントローラ１０１２、デバイス・コントローラ１０１４、セルアレイ１０１５から構成される。セルアレイ１０１５の内部には図１又は図２に示したような複数のメモリ素子が内蔵される。
【００９５】
以上の構成において、データをセルアレイ１０１５にデータを書き込む場合の流れを以下に示す。ホストコントローラ１０００からのデータ書込みコマンド及び書込みデータは、インターフェース１０１１を介してチップコントローラ１０１２に送られる。チップコントローラ１０１２は、その書込みコマンドを受けて、デバイス・コントローラ１０１４に対して、書込みを行うことを指令するとともに書込みデータを転送する。デバイス・コントローラ１０１４は、バッファを有し、チップコントローラ１０１２から転送された書込みデータを一時保存する。また、デバイス・コントローラ１０１４は、チップコントローラ１０１２の指示によって、バッファに一時保存されたデータ列を書き込むべき物理アドレスを指示された論理アドレスから生成するとともに、セルアレイ１０１５の中の物理アドレス列にデータを書き込むために、電流パルスの制御等を実行する。この際に、デバイス・コントローラ１０１４は、キャリアの上流側に位置するゲートポリシリコン層ＧＰを立ち上げ、バッファに保存されたデータの書込みを行う。その後、順次、下流側に向かってゲートポリシリコン層ＧＰを立ち上げ、バッファに保存された書込みデータを書き込むように制御を行う。
【００９６】
このように、デバイス・コントローラ１０１４が一つのデータ列に対し、縦方向に並ぶ複数ビット（共通の相変化材料層を用いている複数のビット）を割り当て、順次、キャリアが流れる上流側から書き込むことでクロスイレーズを抑止することが可能となる。なお、キャリアが流れる上流側から書き込む具体的な方法については、上述の方法以外にも様々考えられる。例えば、縦方向に並ぶ複数ビットを一括して無効（消去）とする単位とし、無効後、最初の書込みコマンドが入力された場合に、キャリアの流れに対し上流側のゲートポリシリコン層ＧＰを選択し、順次書込みコマンドが入力される毎に、下流側のゲートポリシリコン層ＧＰを選択するように制御してもよい。この場合、物理アドレスの管理が複雑化する可能性がある半面、一つのコマンドに対する書込み動作を繰り返して行う必要がないため、書込み時間が短くすることが可能となる。
【００９７】
なお、電流の流れの方向に対してキャリアが自由電子の場合とホールの場合とで符号が逆になることは容易に理解できるであろう。
【実施例４】
【００９８】
次に横方向のクロスイレーズについて検討する。図２に示さされる構造の縦型メモリ構造の相変化メモリでは、３次元的にメモリビット部が形成され、１つのホール内にポリシリコンチャネルと相変化材料を形成するため、横方向に関しては、メモリビットの間隔が図３８に示されるように、−Ｌ１−Ｌ２−Ｌ１−Ｌ２−、のようになる。このときＬ１＜Ｌ２となるため、横方向のクロスイレーズはメモリビット間隔がＬ１である２つの隣接ビット間、すなわち図２及び図３８に示した対向するメモリビットの間で最悪となる。特に、対向するメモリビットの両方が特に熱が必要であるアモルファス状態とする際に最悪となる。これを避けるためには、対向する２つのメモリビット間が共にアモルファス状態とならないようにデータを変調して書き込めばよい、例えば、アモルファス状態をビット「１」、結晶状態をビット「０」とするとＬ１間隔で隣接する２ビットに対して状態が「００」、「０１」、「１０」の３つに制限すればよい。こうした変調符号を用いることによってクロスイレーズを低減して信頼性の高い相変化メモリを提供することができる。
【００９９】
次に、クロスイレーズを抑止する変調符号について具体的に説明する。ここでは、一例として８ビットのデータを１４ビットに変換して表す符号の例を示し、８−１４変調と呼ぶことにする。図３９では１４ビットの変調符号に含まれる「１」の数とそのパターン数の関係をまとめたものである。このパターンの数は、対向したビットが”１１”状態とならないという条件を満たすものを算出している。なお、算出方法は符号規則に関する知識をもつ一般の技術者には周知の事柄なので詳細には説明しない。ここで、例えば「１」の数が３のとき、取りうるパターンの数は２８０となる。パターン数が２５６以上あるならば、８ビットのデータを符号化して表すことができる。これを用いることによってクロスイレーズに最も厳しい隣接ビットが共にアモルファス状態、すなわち「１１」の状態にならないのでクロスイレーズを抑止することができる。
【０１００】
図４０は８−１４変調符号を用いた時のＳ／Ｎ比とバイトエラー率の関係を求めた計算結果である。ここでは雑音種別をランダム雑音とした。図に見られるように変調符号を用いることによって、約３ｄＢという非常に大きなＳ／Ｎのゲインが得られることが判る。さらに、符号の中の「１」の数が定まっているケースでは、抵抗の大きなものから順に一定数個（上の例では３個）のビットを「１」と判定することによって復調を行うことができる。この読出し方式の効果は、前述のように相変化材料の電気抵抗率が温度や電場強度によって大きく変化するケースに自動追従する判別方法として有効である。
【０１０１】
図４１は８−１４変調符号を用いたときのメモリシステムの構成を表すブロック図である。図３７と異なる点は、コーデック１０１３が追加されている点である。また、セルアレイ１０１５の内部には図２に示したような複数のメモリ素子が内蔵される。以上の構成において、本実施例の変調方式を用いて、データをセルアレイ１０１５にデータを記録する場合の流れを以下に示す。ホストコントローラ１０００からのデータ書込みコマンドはインターフェース１０１１を介してチップコントローラ１０１２に送られる。チップコントローラ１０１２からの指示によってコーデック１０１３は書き込むべきデータを変調符号規則に基づいて変調させる。デバイス・コントローラ１０１４はチップコントローラ１０１２の指示によって、変調されたデータ列を書き込むべき物理アドレスを指示された論理アドレスから生成するとともに、セルアレイ１０１５の中の物理アドレス列にデータを書き込むために、電流パルスの制御等を実行する。データの読出しは以上のシーケンスを逆順に実行することによって実行される。
【０１０２】
また、実施例４における変調方式は、実施例３における書き込み方式と組みわせて実現できる。この場合、縦方向・横方向のクロスイレーズを抑止できるため、信頼性の高い半導体装置を実現できる。なお、実施例３及び実施例４の書込み方式を独立して適用できることは言うまでもない。
【符号の説明】
【０１０３】
２：ワード線、３：ビット線、４ｐ：ｐ型不純物がドープされたポリシリコン層、５ｐ：低濃度の不純物がドープされたポリシリコン層、６ｐ：ｎ型不純物がドープされたポリシリコン層、７：相変化材料層、８ｐ：チャネルポリシリコン層（チャネル層）、９：ゲート絶縁膜層、１１、１２、１３、１４、１５、ＩＮＳ：ゲート間絶縁膜層、２１ｐ、２２ｐ、２３ｐ、２４ｐ、ＧＰ：ゲートポリシリコン層（ゲート層）、３２：絶縁層、３８ｐ：不純物がドープされたポリシリコン層、１００：界面層、１０１：ＳｉＯ２材料、１０００：ホストコントローラ、１０１０、１０２０、１０３０：メモリチップ、１０１１：インターフェース、１０１２：チップコントローラ、１０１３：コーデック、１０１４：デバイス・コントローラ、１０１５：セルアレイ、ＰＤ：ポリシリコンダイオード、ＵＰＥＬ：上部電極、ＲＥＣ：記録層、Ｐｌｕｇ：プラグ、ＵＮＥＬ：下部電極、ＥＤＧＥ：エッジ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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