(57)【要約】【課題】ゲインを大きくする場合のノイズの増加及び狭帯域化を抑制する。【解決手段】電流電圧変換回路は、フォトダイオード１から出力される電流信号を増幅する第１の差動増幅回路１０と、第１の差動増幅回路１０の出力信号を増幅する第２の差動増幅回路２０と、第２の差動増幅回路２０の出力信号が入力される反転入力端子を有するオペアンプ３０と、オペアンプ３０の反転入力端子と出力端子の間に接続された帰還抵抗３１とを備える。【選択図】図２
2011124734.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードから出力される電流信号を増幅する第１の差動増幅回路と、
前記第１の差動増幅回路の出力信号を増幅する第２の差動増幅回路と、
前記第２の差動増幅回路の出力信号が入力される反転入力端子を有するオペアンプと、
前記オペアンプの前記反転入力端子と出力端子の間に接続された帰還抵抗とを備えることを特徴とする電流電圧変換回路。
【請求項２】
前記第２の差動増幅回路の出力信号は、差動の第１及び第２の出力信号からなり、
前記オペアンプの前記反転入力端子には前記第１の出力信号が入力され、
前記オペアンプの非反転入力端子には前記第２の出力信号が入力されることを特徴とする請求項１に記載の電流電圧変換回路。
【請求項３】
前記第１の差動増幅回路の入力電流は、前記電流信号にかかる電流と該電流に重畳された直流電流とから構成され、
前記直流電流は、該第１の差動増幅回路のテイル電流の１／２の電流値を有することを特徴とする請求項１又は２に記載の電流電圧変換回路。
【請求項４】
前記第１の差動増幅回路は、
差動対を構成する第１及び第２のトランジスタと、
テイル電流を生成する第１の定電流源と、
前記第１のトランジスタの一方の被制御端子と前記第１の定電流源との間に挿入された第１の抵抗素子と、
前記第２のトランジスタの一方の被制御端子と前記第１の定電流源との間に挿入された第２の抵抗素子とを有し、
前記第１のトランジスタの他方の被制御端子は前記フォトダイオードの一端に接続され、
前記第２のトランジスタの他方の被制御端子と前記フォトダイオードの他端には共通の電源電位が供給される
ことを特徴とする請求項１乃至３のいずれか一項に記載の電流電圧変換回路。
【請求項５】
前記第１の差動増幅回路は、
差動対を構成する第１及び第２のトランジスタと、
テイル電流を生成する第３及び第４の定電流源と、
前記第１のトランジスタの一方の被制御端子と前記第２のトランジスタの一方の被制御端子との間に直列に接続された第１及び第２の抵抗素子とを有し、
前記第３の定電流源は前記第１のトランジスタの前記一方の被制御端子に接続され、
前記第４の定電流源は前記第２のトランジスタの前記一方の被制御端子に接続され、
前記第１のトランジスタの他方の被制御端子は前記フォトダイオードの一端に接続され、
前記第２のトランジスタの他方の被制御端子と前記フォトダイオードの他端には共通の電源電位が供給される
ことを特徴とする請求項１乃至３のいずれか一項に記載の電流電圧変換回路。
【請求項６】
前記第１及び第２の抵抗素子の抵抗値は、前記第１の差動増幅回路の相互コンダクタンスの逆数が、前記電流電圧変換回路のトータル電流電圧変換ゲインの４倍以上となるよう決定される
ことを特徴とする請求項４又は５に記載の電流電圧変換回路。
【請求項７】
前記第２の差動増幅回路は、
差動対を構成する第３及び第４のトランジスタと、
テイル電流を生成する第２の定電流源と、
前記第３のトランジスタの一方の被制御端子と前記第２の定電流源との間に挿入された第３の抵抗素子と、
前記第３の抵抗素子と並列に接続された第１の容量素子と、
前記第４のトランジスタの一方の被制御端子と前記第２の定電流源との間に挿入された第４の抵抗素子と、
前記第４の抵抗素子と並列に接続された第２の容量素子とを有する
ことを特徴とする請求項１乃至６のいずれか一項に記載の電流電圧変換回路。
【請求項８】
請求項１乃至７のいずれか一項に記載の電流電圧変換回路と、
前記フォトダイオードとを備えることを特徴とする光学機器。
【請求項９】
請求項８に記載の光学機器であることを特徴とする光学ドライブ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電流電圧変換回路、光学機器、及び光学ドライブ装置に関し、特にフォトダイオードから出力される電流信号を電圧信号に変換する電流電圧変換回路、光学機器、及び光学ドライブ装置に関する。
【背景技術】
【０００２】
従来の光学ドライブ装置（例えば特許文献１を参照。）において、フォトダイオードから出力される電流信号は、初めに電流電圧変換回路によって電圧信号に変換され、次に電圧増幅回路で増幅されて信号処理回路に入力される。
【０００３】
図７は、従来の電流電圧変換回路と電圧増幅回路の例を示している。同図に示すように、電流電圧変換回路１００と電圧増幅回路１１０はそれぞれオペアンプ１０１，１１１を有している。オペアンプ１０１の反転入力端子と出力端子の間には帰還抵抗１０２（抵抗値：Ｒ１）が接続され、反転入力端子はフォトダイオード１２０に、非反転入力端子は電源Ｖｒｅｆにそれぞれ接続されている。以上の構成により、電流電圧変換回路１００から出力される電圧信号Ｖｏｕｔ１は、Ｖｏｕｔ１＝ＩＰＤ×Ｒ１＋Ｖｒｅｆとなる。ただし、ＩＰＤはフォトダイオード１２０の出力電流である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１５１８４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、多層化された光ディスクを用いる場合、光ディスクの反射率が低いため、その分電流電圧変換回路もしくは電圧増幅回路のゲインを上げる必要がある。
【０００６】
このうち、電圧増幅回路のゲインを上げることは好ましくない。出力雑音電圧（以下、出力ノイズという。）が電圧増幅回路のゲインに比例して大きくなるためである。
【０００７】
これに対し、電流電圧変換回路のゲインを上げる場合の出力雑音電圧はゲインの平方根に比例して大きくなる。したがって、電圧増幅回路のゲインを上げることに比べれば、電流電圧変換回路のゲインを上げることの方が好ましい。しかし一方で、電流電圧変換回路のゲインを上げるために帰還抵抗の抵抗値Ｒ１を上げると、それに伴って帯域が狭くなるという別の問題が生ずる。
【０００８】
このように、電流電圧変換回路及び電圧増幅回路のいずれのゲインを上げるにしても問題が生じ、結局、従来の光学ドライブ装置ではゲインをあまり大きくできなかった。
【０００９】
そこで、本発明の目的の一つは、ゲインを大きくする場合のノイズの増加及び狭帯域化を抑制できる電流電圧変換回路、光学機器、及び光学ドライブ装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明による電流電圧変換回路は、フォトダイオードから出力される電流信号を増幅する第１の差動増幅回路と、前記第１の差動増幅回路の出力信号を増幅する第２の差動増幅回路と、前記第２の差動増幅回路の出力信号が入力される反転入力端子を有するオペアンプと、前記オペアンプの前記反転入力端子と出力端子の間に接続された帰還抵抗とを備えることを特徴とする。
【００１１】
本発明によれば、第１及び第２の差動増幅回路それぞれの相互コンダクタンスと、帰還抵抗の抵抗値とを適宜調節することにより、図７に示した従来型の電流電圧変換回路に比べ、ノイズを抑え、かつ大きなゲインを得ることが可能になる。また、差動増幅回路はオペアンプに比べて広帯域であるので、狭帯域化の抑制も可能になる。
【００１２】
上記電流電圧変換回路において、前記第２の差動増幅回路の出力信号は、差動の第１及び第２の出力信号からなり、前記オペアンプの前記反転入力端子には前記第１の出力信号が入力され、前記オペアンプの非反転入力端子には前記第２の出力信号が入力されることとしてもよい。このようにオペアンプの入力を差動入力とすることで、差動入力としない場合に比べ、ノイズを小さくすることが可能になる。
【００１３】
また、上記各電流電圧変換回路において、前記第１の差動増幅回路の入力電流は、前記電流信号にかかる電流と該電流に重畳された直流電流とから構成され、前記直流電流は、該第１の差動増幅回路のテイル電流の１／２の電流値を有することとしてもよい。
【００１４】
また、上記各電流電圧変換回路において、前記第１の差動増幅回路は、差動対を構成する第１及び第２のトランジスタと、テイル電流を生成する第１の定電流源と、前記第１のトランジスタの一方の被制御端子と前記第１の定電流源との間に挿入された第１の抵抗素子と、前記第２のトランジスタの一方の被制御端子と前記第１の定電流源との間に挿入された第２の抵抗素子とを有し、前記第１のトランジスタの他方の被制御端子は前記フォトダイオードの一端に接続され、前記第２のトランジスタの他方の被制御端子と前記フォトダイオードの他端には共通の電源電位が供給されることとしてもよいし、前記第１の差動増幅回路は、差動対を構成する第１及び第２のトランジスタと、テイル電流を生成する第３及び第４の定電流源と、前記第１のトランジスタの一方の被制御端子と前記第２のトランジスタの一方の被制御端子との間に直列に接続された第１及び第２の抵抗素子とを有し、前記第３の定電流源は前記第１のトランジスタの前記一方の被制御端子に接続され、前記第４の定電流源は前記第２のトランジスタの前記一方の被制御端子に接続され、前記第１のトランジスタの他方の被制御端子は前記フォトダイオードの一端に接続され、前記第２のトランジスタの他方の被制御端子と前記フォトダイオードの他端には共通の電源電位が供給されることとしてもよい。これらによれば、第１及び第２の抵抗素子の抵抗値を調節することにより、第１の差動増幅回路の相互コンダクタンスを調整できる。なお、第１及び第２の抵抗素子の抵抗値は、前記第１の差動増幅回路の相互コンダクタンスの逆数が、前記電流電圧変換回路のトータル電流電圧変換ゲインの４倍以上となるよう決定されることが好適である。
【００１５】
また、上記各電流電圧変換回路において、前記第２の差動増幅回路は、差動対を構成する第３及び第４のトランジスタと、テイル電流を生成する第２の定電流源と、前記第３のトランジスタの一方の被制御端子と前記第２の定電流源との間に挿入された第３の抵抗素子と、前記第３の抵抗素子と並列に接続された第１の容量素子と、前記第４のトランジスタの一方の被制御端子と前記第２の定電流源との間に挿入された第４の抵抗素子と、前記第４の抵抗素子と並列に接続された第２の容量素子とを有することとしてもよい。これによれば、周波数帯域をブーストすることが可能になる。
【００１６】
また、本発明による光学機器は、上記各電流電圧変換回路のいずれかと、前記フォトダイオードとを備えることを特徴とする。
【００１７】
また、本発明による光学ドライブ装置は、上記光学機器であることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、第１及び第２の差動増幅回路それぞれの相互コンダクタンスと、帰還抵抗の抵抗値とを適宜調節することにより、図７に示した従来型の電流電圧変換回路に比べ、ノイズを抑え、かつ大きなゲインを得ることが可能になる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態による、フォトダイオードの出力電流を電圧信号に変換し、さらに増幅するＰＤＩＣ回路の回路図である。
【図２】本発明の第１の実施の形態による電流電圧変換回路の内部回路図である。
【図３】第１及び第２の容量素子を設けない場合と設けた場合のそれぞれについて、Ｉ−Ｖアンプから出力される電圧信号Ｖｏｕｔ１の周波数特性を示す図である。
【図４】本発明の第２の実施の形態による電流電圧変換回路の内部回路図である。
【図５】本発明の第３の実施の形態による電流電圧変換回路の内部回路図である。
【図６】（ａ）は、本発明の第３の実施の形態による電流電圧変換回路２において、トランジスタ４７１，４７２，４８１，４８２のみ、第１の実施の形態による電流電圧変換回路で示したトランジスタ４７，４８に代えた例を用いて電圧増幅回路の出力雑音Ｖｏをシミュレートした結果を示す図である。（ｂ）は、（ａ）と同一のシミュレーションにおいて、計算の途中で得られる、相互コンダクタンスｇｍ１の逆数（１／ｇｍ１）と電流電圧変換回路２の出力雑音Ｖｏ２の２乗（Ｖｏ２２）とを、トータル電流電圧変換ゲインＧの２倍（Ｇ×２）とともにプロットした図である。
【図７】本発明の背景技術によるＰＤＩＣ回路の回路図である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２１】
図１は、本発明の実施の形態による、フォトダイオード１の出力電流を電圧信号に変換し、さらに増幅するＰＤＩＣ回路の回路図である。同図に示すように、このＰＤＩＣ回路は、電流電圧変換回路２と電圧増幅回路３とを備える。なお、このＰＤＩＣ回路は、光ディスクを再生する光学ドライブ装置の他、フォトダイオードとを備える各種の光学機器に用いることが可能である。
【００２２】
電流電圧変換回路２は電流増幅回路４とＩ−Ｖアンプ５とを有する。電流増幅回路４はフォトダイオード１の出力電流ＩＰＤを電流増幅する回路であり、差動の出力信号ＩＣ２，ＩＣ２ｂ（第１及び第２の出力信号）を出力する。Ｉ−Ｖアンプ５は、差動の出力信号ＩＣ２，ＩＣ２ｂの差分に応じた電圧値を有する電圧信号Ｖｏｕｔ１を生成し、電圧増幅回路３に出力する。
【００２３】
電圧増幅回路３は、図７に示した背景技術による電圧増幅回路１１０と同様の回路である。電圧信号Ｖｏｕｔ１を増幅することにより電圧信号Ｖｏｕｔを生成し、後段の信号処理回路（不図示）に出力する。
【００２４】
図２は、本発明の第１の実施の形態による電流電圧変換回路２の内部回路図である。以下、同図を参照しながら、電流増幅回路４、Ｉ−Ｖアンプ５の順で、それぞれの具体的な構成について説明する。
【００２５】
電流増幅回路４は、図２に示すように、第１及び第２の差動増幅回路１０，２０、定電流源４０，４１、Ｎチャンネル型ＭＯＳトランジスタ４２〜４６、Ｐチャンネル型ＭＯＳトランジスタ４７，４８、容量４９を有する。容量４９は、フォトダイオード１の寄生容量を便宜的に回路内に書き加えたものである。
【００２６】
第１の差動増幅回路１０は、差動対を構成するｎｐｎ型バイポーラトランジスタ１１，１２（第１及び第２のトランジスタ）と、トランジスタ１１のエミッタとトランジスタ４４のドレインとの間に挿入された抵抗素子１３（第１の抵抗素子）と、トランジスタ１２のエミッタとトランジスタ４４のドレインとの間に挿入された抵抗素子１４（第２の抵抗素子）とを有する。以下では、トランジスタ１１のコレクタ電流をＩＣ１、トランジスタ１２のコレクタ電流をＩＣ１ｂ、第１の差動増幅回路１０のテイル電流（トランジスタ４４のドレイン電流）をＩ３とする。また、抵抗素子１３，１４の各抵抗値はともにＲＥ１である。
【００２７】
トランジスタ１２のコレクタとフォトダイオード１のカソードには、共通の電源電位Ｖｃｃが供給される。また、トランジスタ１１のコレクタはフォトダイオード１のアノード及びトランジスタ４８のドレインの両方に接続されている。したがって、トランジスタ１１のコレクタ電流ＩＣ１（第１の差動増幅回路１０の入力電流）は、フォトダイオード１の出力電流ＩＰＤにトランジスタ４８のドレイン電流Ｉ３／２（後述）を重畳した電流Ｉ３／２＋ＩＰＤとなる。また、第１の差動増幅回路１０のテイル電流が上述したようにＩ３であるので、トランジスタ１２のコレクタ電流ＩＣ１ｂは、Ｉ３−（Ｉ３／２＋ＩＰＤ）＝Ｉ３／２−ＩＰＤとなる。即ち、第１の差動増幅回路１０は、フォトダイオード１から入力される電流信号ＩＰＤを、トランジスタ１１，１２のベース間の差動電圧信号Ｖｉｎに変換する。
【００２８】
第２の差動増幅回路２０は、差動対を構成するｎｐｎ型バイポーラトランジスタ２１，２２（第３及び第４のトランジスタ）と、トランジスタ２１のエミッタとトランジスタ４５のドレインとの間に挿入された抵抗素子２３（第３の抵抗素子）と、抵抗素子２３と並列に接続された容量素子２５（第１の容量素子）と、トランジスタ２２のエミッタとトランジスタ４５のドレインとの間に挿入された抵抗素子２４（第４の抵抗素子）と、抵抗素子２４と並列に接続された容量素子２６（第２の容量素子）とを有する。以下、トランジスタ２１のコレクタ電流をＩＣ２ｂ、トランジスタ２２のコレクタ電流をＩＣ２、第２の差動増幅回路２０のテイル電流（トランジスタ４５のドレイン電流）をＩ４とする。また、抵抗素子２３，２４の各抵抗値はともにＲＥ２であり、容量素子２５，２６の各静電容量はともにＣ１である。
【００２９】
トランジスタ２１のコレクタはＩ−Ｖアンプ５内のオペアンプ３０（後述）の非反転入力端子に接続され、トランジスタ２２のコレクタはオペアンプ３０の反転入力端子に接続される。したがって、オペアンプ３０の非反転入力端子には電流ＩＣ２ｂが、反転入力端子には電流ＩＣ２が、それぞれ流れることになる。即ち、第２の差動増幅回路２０は、第１の差動増幅回路１０で出力される差動電圧信号Ｖｉｎを、トランジスタ２２，２１のコレクタ間の差動電流信号ＩＣ２−ＩＣ２ｂに変換する。
【００３０】
定電流源４０は、トランジスタ４２のドレインと電源電圧Ｖｃｃが供給される電源配線との間に挿入され、直流電流Ｉ１を生成する。トランジスタ４２〜４５はカレントミラー接続されており、それぞれのソースは接地されている。トランジスタ４３〜４５のサイズは、それぞれに流れる電流Ｉ２，Ｉ３，Ｉ４と電流Ｉ１との比に応じて決定される。トランジスタ４４は、第１の差動増幅回路１０のテイル電流Ｉ３を生成する第１の定電流源として機能し、トランジスタ４５は、第２の差動増幅回路２０のテイル電流Ｉ４を生成する第２の定電流源として機能する。テイル電流の電流源として、ＭＯＳトランジスタを用いているが、これは電流源にかかるバイアス電圧が低くなるためである。電流源としてバイポーラトランジスタを用いると、トランジスタの飽和が早く起き、コレクタとエミッタ間に所望の電流を流せなくなってくる。バイポーラトランジスタの場合は、コレクタとエミッタ間の電圧が小さくなってくると、所望の電流が流せなくなってくるが、この状態を、トランジスタが飽和すると言う。ＭＯＳトランジスタの場合も、ドレインとソース間の電圧がオーバードライブ電圧より小さくなってくると、所望の電流が流せなくなり、飽和してくるが、オーバードライブ電圧を小さくするように設計すると、低いバイアス電圧でも飽和が起こりにくくすることができる。ここで、オーバードライブ電圧は、ゲートとソース間の電圧ＶＧＳからしきい値電圧ＶＴＨを減算したものである。即ち、後述のように、ノイズ低減の観点からは、ＲＥ１を大きくする必要があり、ＲＥ１による電圧降下分が大きくなって、電流源にかかるバイアス電圧が低くななってくる場合は、ＭＯＳトランジスタを用いたほうがよい。
【００３１】
定電流源４１は、トランジスタ４７のドレインとグランド配線との間に挿入され、直流電流Ｉ５を生成する。トランジスタ４７，４８はカレントミラー接続されており、トランジスタ４７，４８のサイズは、トランジスタ４８のドレイン電流が第１の差動増幅回路１０のテイル電流Ｉ３の１／２になるように決定されている。また、トランジスタ４７，４８のソースには電源電圧Ｖｃｃが供給されている。以上の構成により、トランジスタ４８のドレイン電流はＩ３／２となり、トランジスタ１１のコレクタに入力される。
【００３２】
即ち、フォトダイオード１から入力される電流信号ＩＰＤが０の時に、トランジスタ１１，１２のコレクタ電流が等しくなるようにして、トランジスタ１１，１２のベース間の差動電圧信号が０となってオフセットが生じないようにしている。ただし、電流信号ＩＰＤの振幅が大きくなってくると、この入力信号のダイナミックレンジに対応できるように、トランジスタ４８のドレイン電流は、Ｉ３／２より小さい値にするとよい。即ち、電流信号ＩＰＤの振幅が大きくなった場合でも、第１の差動増幅回路１０のテイル電流Ｉ３を大きくすることなく対応でき、ノイズを増加させずにすむ。即ち、テイル電流Ｉ３を大きくすると、その分電流源のノイズが増加すると同時に、ＲＥ１を大きくすることができなくなることにより、ノイズを低減できなくなる。
【００３３】
また、ノイズの観点からは、電流信号ＩＰＤの振幅が大きくない場合でも、極力トランジスタ４８のドレイン電流を小さくして、トランジスタ４８で発生するノイズを小さくした方がよい。即ち、トランジスタ４８で発生するノイズに、トータル電流電圧変換ゲインを乗算したものが電流電圧変換回路２の出力ノイズとして出力されるためである。後述のように、ドレイン電流を小さくすると、トランジスタ４８で発生するノイズは小さくできる。この場合、電流信号ＩＰＤが０の時に、トランジスタ１１，１２のベース間にオフセットが生じるようになるが、後段の演算回路でキャンセルするようにすればよい。
【００３４】
トランジスタ４６は、ゲートがトランジスタ１１のコレクタに、ソースがトランジスタ４３のドレイン及びトランジスタ１１，２２の各ベースにそれぞれ接続され、ドレインには電源電圧Ｖｃｃが供給される。このように、トランジスタ１１のベースに負帰還をかけることにより、コレクタに流れる電流に応じてベースの電圧を決めることができる。なお、トランジスタ４６がバイポーラの場合は、ベース電流が生じることになり、電流信号ＩＰＤの一部がベース電流として取られるため、ゲインが低下して好ましくない。
【００３５】
トランジスタ１２，２１の各ベースは、定電圧Ｖ１が供給される電源配線に共通に接続される。
【００３６】
以上の構成により、第１及び第２の差動増幅回路１０，２０の相互コンダクタンスｇｍ１，ｇｍ２は、それぞれ次の式（１）及び式（２）のように表される。
【００３７】
【数１】
2011124734.tif 000003
【００３８】
次に、Ｉ−Ｖアンプ５は、図２に示すように、オペアンプ３０及び抵抗素子３１，３２を有する。抵抗素子３１は、オペアンプ３０の反転入力端子と出力端子の間に接続される帰還抵抗である。抵抗素子３２は、オペアンプ３０の非反転入力端子と定電圧Ｖ２が供給される電源配線との間に接続される。抵抗素子３１，３２の各抵抗値はともにＲである。
【００３９】
上述したように、オペアンプ３０の非反転入力端子と反転入力端子には、それぞれ電流ＩＣ２ｂ及び電流ＩＣ２が流れる。したがって、Ｉ−Ｖアンプ５の出力電圧Ｖｏｕｔは、次の式（３）で表される。この式（３）は、式（１）及び式（２）を用いて式（４）のように変形できる。式（４）から理解されるように、Ｉ−Ｖアンプ５の出力電圧Ｖｏｕｔは、フォトダイオード１の出力電流ＩＰＤに比例する値になる。式（４）から、電流電圧変換回路２のゲイン（トータル電流電圧変換ゲイン）Ｇは、式（５）のように表される。
【００４０】
【数２】
2011124734.tif 000004
【００４１】
ここで、相互コンダクタンスｇｍ１，ｇｍ２は、厳密にはそれぞれ、ｇｍ１＝ｄ（ＩＣ１−ＩＣ１ｂ）／ｄＶｉｎ，ｇｍ２＝ｄ（ＩＣ２−ＩＣ２ｂ）／ｄＶｉｎで、コレクタ間の差動電流をベース間の差動電圧で微分した形で表されるが、近似的に、抵抗素子１３，１４の抵抗値ＲＥ１、抵抗素子２３，２４の抵抗値ＲＥ２、及び容量素子２５，２６の静電容量Ｃ１を用いて、それぞれ次の式（６）及び式（７）で表すことができる。ただし、Ｖｔ＝ｋＴ／ｑである。ｋはボルツマン定数（約１．３８×１０−２３Ｊ／Ｋ）、ｑは素電荷（約１．６×１０−１９Ｃ）である。また、式（７）中のインピーダンスＺは、式（８）に示すように、ＲＥ２とＣ１の並列インピーダンスの計算によって求められる。
【００４２】
【数３】
2011124734.tif 000005
【００４３】
式（５）〜式（７）を用いると、電流電圧変換回路２のトータル電流電圧変換ゲインＧは、次の式（９）のように書くことができる。
【００４４】
【数４】
2011124734.tif 000006
【００４５】
以下、ノイズの増加及び狭帯域化を抑制しながら、電流電圧変換回路２のゲインＧを大きくする方法について説明する。
【００４６】
初めに、ノイズ増加の抑制に関して説明する。
【００４７】
電流電圧変換回路２の出力雑音電圧Ｖｏ２／（Δｆ）０．５は、第１の差動増幅回路１０の入力換算雑音電圧Ｖｏ１／（Δｆ）０．５を用い、次の式（１０）のように求めることができる。Δｆは周波数ｆにおける微小帯域幅である。
【００４８】
【数５】
2011124734.tif 000007
【００４９】
入力換算雑音電圧電圧Ｖｏ１／（Δｆ）０．５は、式（１１）で表される。ただし、ｒｂ１はトランジスタ１１，１２のベース抵抗、ｒｂ２はトランジスタ２１，２２のベース抵抗である。式（１１）を式（１０）に代入すると、電流電圧変換回路２の出力雑音電圧Ｖｏ２／（Δｆ）０．５を表す式は、式（１２）のように変形される。
【００５０】
【数６】
2011124734.tif 000008
【００５１】
ここで、ｇｍ１がｇｍ２に比べて非常に小さい、すなわちｇｍ１＜＜ｇｍ２であるとして、式（１２）右辺では１／ｇｍ１の項が支配的であるとすると、式（１２）を式（１３）のように変形することができる。式（１３）は、式（５）を用いてさらに式（１４）のように変形できる。
【００５２】
【数７】
2011124734.tif 000009
【００５３】
式（１４）から理解されるように、電流電圧変換回路２では、出力雑音電圧Ｖｏ２／（Δｆ）０．５の大きさは、相互コンダクタンスｇｍ１の平方根とゲインＧに比例する。したがって、仮にゲインＧを一定値とする場合、相互コンダクタンスｇｍ１を小さくすることで出力雑音電圧Ｖｏ２／（Δｆ）０．５を小さくすることが可能になる。
【００５４】
なお、ゲインＧは、相互コンダクタンスｇｍ１を小さくしても、その分相互コンダクタンスｇｍ２と抵抗値Ｒの積を小さくすることにより、一定値に保つことができる。式（５）に示したように、ゲインＧは相互コンダクタンスｇｍ２と抵抗値Ｒの積に比例し、相互コンダクタンスｇｍ１に反比例するからである。したがって、相互コンダクタンスｇｍ１を小さくし、それによって大きくなるゲインＧを相互コンダクタンスｇｍ２及び抵抗値Ｒの少なくとも一方を小さくすることで補うことで、ゲインＧ一定の条件の下、出力雑音電圧Ｖｏ２／（Δｆ）０．５を小さくすることが可能になる。
【００５５】
言い換えれば、電流電圧変換回路２では、式（５）と（１４）から理解されるように、相互コンダクタンスｇｍ２か抵抗Ｒを大きくしてゲインを大きくする場合は、出力雑音電圧Ｖｏ２／（Δｆ）０．５は、これらの値に比例して大きくなるが、相互コンダクタンスの逆数１／ｇｍ１を大きくしてゲインを大きくすると、出力雑音電圧Ｖｏ２／（Δｆ）０．５は、１／ｇｍ１の平方根に比例して大きくなるため、相互コンダクタンスの逆数１／ｇｍ１を大きくしてゲインを大きくするほうが、ノイズの増加を抑制することが可能になる。
【００５６】
なお、相互コンダクタンスｇｍ１を小さくすることは、式（６）から理解されるように、抵抗値ＲＥ１を大きくすることにより実現できる。大きなゲインＧで小さなノイズを実現するには、式（１２）から理解されるように、まずはｇｍ１を小さく、即ちＲＥ１を大きくなるようにし、このことにより各トランジスタのバイアス電圧や電流電圧変換回路２の出力の周波数帯域が厳しくなってきたら、次にｇｍ２を大きくなるようにし、同様にバイアス電圧や電流電圧変換回路２の出力の周波数帯域が厳しくなってきたら、最後に抵抗Ｒを大きくなるように設計すればよい。即ち、式（１２）の右辺の２つの項とも抵抗Ｒが入ってきているため、抵抗Ｒでゲインを稼ぐことは、ノイズの観点からは一番好ましくなく、なるべく抵抗Ｒを小さくするように設計するのが好ましい。
【００５７】
また、差動増幅回路２０のトランジスタ２１のコレクタを電源電圧Ｖｃｃに接続し、ＩＣ２の出力電流のみを用いる構成にした時、Ｉ−Ｖアンプ５は、図７に示される構成と同じにできる。この場合、ｇｍ２が半分になるため、抵抗Ｒを２倍にする必要がある。これは、上述のように、ノイズの観点からは好ましくない。よって、差動増幅回路２０の出力はシングルではなく、差動で用いるのが好ましい。
【００５８】
なお、電流電圧変換回路２のＳ／Ｎ比ＳＮＲは、次の式（１５）で表される。
【００５９】
【数８】
2011124734.tif 000010
【００６０】
式（１３）から明らかなように、出力雑音電圧Ｖｏ２／（Δｆ）０．５を小さくすることで、電流電圧変換回路２のＳ／Ｎ比ＳＮＲも改善される。
【００６１】
次に、狭帯域化の抑制に関して説明する。
【００６２】
まず、電流電圧変換回路２は、上述したように、Ｉ−Ｖアンプ５だけでなく、第１及び第２の差動増幅回路１０，２０という２つの差動増幅回路も用いて、信号増幅を行っている。通常、差動増幅回路はオペアンプに比べて、負帰還のループがないため、周波数特性が広帯域である。一方、Ｉ−Ｖアンプ５は、図7に示すように、ゲインを稼ぐためには、帰還抵抗Ｒ１を大きくする必要があるため、この抵抗Ｒ１とその寄生容量、フォトダイオード１２０の寄生容量などでさらに周波数特性が狭帯域化するが、差動増幅回路でゲインを稼ぎ、抵抗Ｒ１を小さくすることにより、Ｉ−Ｖアンプ５の帯域は改善される。よって、オペアンプだけでなく差動増幅回路を組み合わせてフォトダイオード１の出力信号を増幅するようにしたことで、図７に示した従来の回路に比べて周波数特性の狭帯域化の抑制が実現されている。
【００６３】
しかし、図７に示した従来の回路に比べて周波数特性は広帯域であるとは言え、ゲインＧを大きくしていく過程で、抵抗ＲＥ１を極端に大きくしていくと、トランジスタ１１のコレクタに接続されるフォトダイオード１の寄生容量４９の影響もあって、電流電圧変換回路２の帯域も狭くなってくる。容量素子２５，２６はこの抵抗ＲＥ１を大きくすることによる周波数特性の狭帯域化を抑制するために設けられており、容量素子２５，２６により帯域がブーストされ、周波数特性の狭帯域化を抑制することが可能になっている。即ち、差動増幅回路２０のゲインＧ２０は、コレクタに接続される抵抗Ｒ、エミッタに接続される抵抗ＲＥ２、キャパシタＣ１を用いて、Ｇ２０＝Ｒ×{１＋(ω×Ｃ１×ＲＥ２)2}/{ＲＥ２×(1-ｊ×ω×Ｃ１×ＲＥ２)}と表され、極をもつ。この極の周波数ｆは、ｆ＝１/（２×π×Ｃ１×ＲＥ２）となり、この周波数のところで、ゲインが持ち上がり、帯域がブーストされる。よって、極の周波数ｆを使用する周波数帯域に合わせるように容量Ｃ１を設定すればよい。
【００６４】
図３は、容量素子２５，２６を設けない場合と設けた場合のそれぞれについて、Ｉ−Ｖアンプ５から出力される電圧信号Ｖｏｕｔ１の周波数特性を示す図である。図のグラフＧ１が容量素子２５，２６を設けない場合、グラフＧ２が静電容量Ｃ１＝３５ｐＦの容量素子２５，２６を設けた場合を示している。
【００６５】
図３から明らかなように、グラフＧ２では、グラフＧ１に比べて帯域が拡大している。具体的には、Ｖｏｕｔ１が９１．０ｄＢ以上となる帯域の上限が、グラフＧ１では８２０ｋＨｚであるのに対し、グラフＧ２では１１１．５ＭＨｚとなっている。この結果から、容量素子２５，２６を設けることにより、電流電圧変換回路２の狭帯域化を抑制することが可能になっていることが理解される。
【００６６】
次に、図４は、本発明の第２の実施の形態による電流電圧変換回路２の内部回路図である。本実施の形態による電流電圧変換回路２は、トランジスタ４４が２つのＮチャンネル型ＭＯＳトランジスタ４４ａ，４４ｂ（第３及び第４の定電流源）に分離され、トランジスタ４５が２つのＮチャンネル型ＭＯＳトランジスタ４５ａ，４５ｂに分離されている点で、第１の実施の形態による電流電圧変換回路２と相違する。以下、この相違点を中心に説明する。
【００６７】
図４に示すように、本実施の形態における抵抗素子１３，１４は、トランジスタ１１のエミッタとトランジスタ１２のエミッタの間に直列接続される。トランジスタ４４ａは、トランジスタ１１のエミッタと抵抗素子１３とを接続する配線とグランド配線との間に挿入される。トランジスタ４４ｂは、トランジスタ１２のエミッタと抵抗素子１４とを接続する配線とグランド配線との間に挿入される。トランジスタ４４ａ，４４ｂがトランジスタ４２に対してカレントミラー接続されている点は第１の実施の形態と同様であるが、トランジスタ４４ａ，４４ｂのサイズは、それぞれのドレイン電流がＩ３／２となるように決定される。したがって、第１の差動増幅回路１０のテイル電流はＩ３／２＋Ｉ３／２＝Ｉ３であり、第１の実施の形態と同じである。
【００６８】
また、本実施の形態における抵抗素子２３，２４と容量素子２５，２６とはそれぞれ、トランジスタ２１のエミッタとトランジスタ２２のエミッタの間に直列接続される。トランジスタ４５ａは、トランジスタ２１のエミッタと抵抗素子２３と容量素子２５とを接続する配線とグランド配線との間に挿入される。トランジスタ４５ｂは、トランジスタ２２のエミッタと抵抗素子２４と容量素子２６とを接続する配線とグランド配線との間に挿入される。トランジスタ４５ａ，４５ｂがトランジスタ４２に対してカレントミラー接続されている点は第１の実施の形態と同様であるが、トランジスタ４５ａ，４５ｂのサイズは、それぞれのドレイン電流がＩ４／２となるように決定される。したがって、第２の差動増幅回路２０のテイル電流はＩ４／２＋Ｉ４／２＝Ｉ４であり、第１の実施の形態と同じである。
【００６９】
以上説明したように、第２の実施の形態による電流電圧変換回路２でも、第１及び第２の差動増幅回路１０，２０のテイル電流は第１の実施の形態と同じであり、電流電圧変換回路２は第１の実施の形態と同様に動作する。一方、第１の実施の形態による電流電圧変換回路２は、抵抗素子１３，１４の抵抗値ＲＥ１が大きくなると、入力される電流信号ＩＰＤが０の場合でも、トランジスタ１１，１２にそれぞれ流れている電流Ｉ３／２と抵抗素子１３，１４の抵抗値ＲＥ１が大きくなった分の電圧降下の影響でテイル電流源のドレインにかかるバイアス電圧が低くなるが、本実施の形態による電流電圧変換回路２では、電流信号ＩＰＤが０の場合は抵抗素子１３，１４による電圧降下の影響はなくなり、電流信号ＩＰＤが０でない場合でも、電圧降下の影響が少なくなる。このことにより、抵抗値ＲＥ１の値をより大きくすることができ、さらにノイズの低減が行える。
【００７０】
図５は、本発明の第３の実施の形態による電流電圧変換回路２の内部回路図である。本実施の形態による電流電圧変換回路２は、トランジスタ４２〜４５，４７，４８が、それぞれ縦属接続（カスケード接続）された２つのトランジスタに分離されている点で、第１の実施の形態による電流電圧変換回路２と相違する。以下、この相違点を中心に説明する。
【００７１】
図５に示すように、本実施の形態による電流電圧変換回路２は、トランジスタ４２〜４５，４７，４８に代えて、Ｎチャンネル型ＭＯＳトランジスタ４２１，４２２，４３１，４３２，４４１，４４２，４５１，４５２と、Ｐチャンネル型ＭＯＳトランジスタ４７１，４７２，４８１，４８２とを有する。
【００７２】
トランジスタ４２１，４２２は縦属接続されており、トランジスタ４２に代えて定電流源４０とグランド配線の間に挿入される。トランジスタ４３１，４３２も縦属接続されており、トランジスタ４３に代えてトランジスタ４６とグランド配線の間に挿入される。トランジスタ４４１，４４２も縦属接続されており、トランジスタ４４に代えて抵抗素子１３，１４の接続点とグランド配線の間に挿入される。トランジスタ４５１，４５２も縦属接続されており、トランジスタ４５に代えて抵抗素子２３，２４の接続点とグランド配線の間に挿入される。即ち、トランジスタ４２２，４３２，４４２，４５２はカレントミラー接続されており、これらの上にトランジスタ４２１，４３１，４４１，４５１が縦属接続されている。トランジスタ４２１，４２２，４３１，４３２，４４１，４４２，４５１，４５２のサイズは、第１の実施の形態と同様に決定される。
【００７３】
また、トランジスタ４７１，４７２は縦属接続されており、トランジスタ４７に代えて電源電圧Ｖｃｃが供給される電源配線と定電流源４１の間に挿入される。トランジスタ４８１，４８２も縦属接続されており、トランジスタ４８に代えて電源電圧Ｖｃｃが供給される電源配線と容量４９の間に挿入される。トランジスタ４７１，４７２，４８１，４８２のサイズは、第１の実施の形態と同様にトランジスタ４８１，４８２のドレイン電流が第１の差動増幅回路１０のテイル電流Ｉ３の１／２になるように決定されている。この電流Ｉ３／２はトランジスタ４８２のドレインから取り出され、トランジスタ１１のコレクタに入力される。
【００７４】
以上の構成を採用したことにより、本実施の形態による電流電圧変換回路２の基本的な動作は、第１の実施の形態や第２の実施の形態による電流電圧変換回路２と同一となる。しかし、各トランジスタを縦属接続したことにより、トランジスタ４３２，４４２，４５２，４８１のドレイン電圧が変動しなくなり、電流値を安定させることが可能になっている。
【００７５】
以上、ここまでは、本実施の形態による電流電圧変換回路２では、電流電圧変換回路２の出力雑音電圧Ｖｏ２／（Δｆ）０．５には、電流源で発生するノイズを考慮していなかったが、実際には、電流源で発生するノイズも考慮する必要がある。例えば、トランジスタ４８１で発生するノイズを考える。このノイズは、トランジスタ４８１の相互コンダクタンスｇｍ３を用いて｛８／３×ｋ×Ｔ×ｇｍ３｝０．５×Ｇで表される。ここで、ｇｍ３は、ドレイン電流Ｉｄ、移動度μ、単位面積当りのゲート酸化膜容量Ｃｏｘ、ゲート長Ｌ、ゲート幅Ｗを用いて、ｇｍ３＝（２×μ×Ｃｏｘ×Ｗ/Ｌ×Ｉｄ）０．５で表され、ドレイン電流Ｉｄを小さくすれば、Ｗ/Ｌも小さくできるようになり、ｇｍ３を小さくでき、ノイズを低減できる。なお、トランジスタがＰＭＯＳの場合は、移動度μとして、正孔の移動度μｐを用い、ＮＭＯＳの場合は、電子の移動度μｎを用いる。また、トランジスタ４６も含めた、その他のトランジスタでもノイズが発生し、このノイズをΔとすると、出力雑音電圧Ｖｏ２／（Δｆ）０．５は、式（１４）を用いて次の式（１６）で表される。
【００７６】
【数９】
2011124734.tif 000011
【００７７】
図６は、本実施の形態による電流電圧変換回路２において、トランジスタ４７１，４７２，４８１，４８２のみ、第１の実施の形態による電流電圧変換回路２で示したトランジスタ４７，４８に代えた例を用いて、式（１６）で、Δ２がない場合の電流電圧変換回路２の出力雑音電圧Ｖｏ／（Δｆ）０．５のシミュレーションにおいて、計算の途中で得られる、相互コンダクタンスｇｍ１の逆数（１／ｇｍ１）とトータル電流電圧変換ゲインＧの４倍（Ｇ×４）とともにプロットした図である。このシミュレーションでは、Ｉ１＝１．６μＡ、Ｉ２＝１．６ｍＡ、ＲＥ２＝５ｋΩ、Ｃ１＝３５ｐＦとし、トータル電流電圧変換ゲインＧは５０００３．４Ｖ／Ｉで不変となるように、ＲＥ１とＲを変化させており、ＲＥ１を０Ωから１ＭΩまで振った。また、ＩＰＤはＢＤ２層光ディスクの１／４０程度の値とし、ＩＰＤの周波数は１ＭＨｚとした。
【００７８】
図６に示されるように、電流電圧変換回路２の出力雑音電圧Ｖｏ／（Δｆ）０．５はＲＥ１が大きくなるほど減少する。そして、ＲＥ１＝５００ｋΩのときには、電流電圧変換回路２の出力雑音電圧Ｖｏ／（Δｆ）０．５は１．２２×１０−８（Ｖ／Ｈｚ０．５）となった。また、ＩＰＤの周波数が５０ＭＨｚの時は、電流電圧変換回路２の出力雑音電圧Ｖｏ／（Δｆ）０．５は１．４２×１０−８（Ｖ／Ｈｚ０．５）となった。相互コンダクタンスｇｍ１の逆数（１／ｇｍ１）を大きくしていけば、出力雑音電圧Ｖｏ／（Δｆ）０．５は減少してくるが、トータル電流電圧変換ゲインＧの４倍以上（図６中の破線Ｐより右側）に大きくしても、あまり低減の効果がないことが分かる。したがって、抵抗素子１３，１４の抵抗値ＲＥ１は、第１の差動増幅回路１０の相互コンダクタンスｇｍ１の逆数１／ｇｍ１が、電流電圧変換回路２のトータル電流電圧変換ゲインＧの４倍以上となるように決定すると、十分にノイズは低減されることになる。
【００７９】
図７に示した背景技術による回路において、上記の例とゲインＧを同一にして同様のシミュレーションを行うと、電流電圧変換回路の出力雑音電圧Ｖｏ/(Δｆ)０．５は、抵抗Ｒ１によるノイズ（熱雑音）が支配的であるため、ＩＰＤの周波数によらず２．８８×１０−８（Ｖ／Ｈｚ０．５）となった。この値と比べると、上記のＲＥ１＝５００ｋΩのときの出力雑音電圧Ｖｏ／（Δｆ）０．５の値は半分以下と小さい値となっており、本例によれば、電流電圧変換回路２の出力雑音電圧Ｖｏ／（Δｆ）０．５を小さくすることが実現していると言える。
【００８０】
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
【００８１】
例えば、図６に示したシミュレーション結果は、第１〜第３の実施の形態による電流電圧変換回路いずれにおいても同様の結果が得られる。したがって、このシミュレーション結果に基づいて得られる知見は、いずれの実施の形態による電流電圧変換回路にも適用できる。
【００８２】
また、図２、図４、図５とも電流源として、ＭＯＳトランジスタを用いているが、バイポーラトランジスタを用いてもよいし、差動増幅回路１０，２０のバイポーラトランジスタ１１，１２としてＭＯＳトランジスタを用いてもよい。
【００８３】
また、図２において、フォトダイオード１からの電流信号ＩＰＤをトランジスタ１１のコレクタに流し込んで、トランジスタ４８のドレイン電流に加算しているが、電流信号ＩＰＤを引っ張って、トランジスタ４８のドレイン電流から引く構成にしても同じである。この場合、ＩＣ１＝Ｉ３／２−Ｉｐｄ、ＩＣ１ｂ＝Ｉ３／２＋ＩＰＤとなるため、Ｉ−Ｖアンプ５への差動増幅回路２０のコレクタ出力の接続は逆にする必要がある。図４や図５でも同様なことが言える。
【符号の説明】
【００８４】
１      フォトダイオード
２      電流電圧変換回路
３      電圧増幅回路
４      電流増幅回路
５      Ｉ−Ｖアンプ
１０，２０  差動増幅回路
１１，１２，２１，２２  ｎｐｎ型バイポーラトランジスタ
１３，１４，２３，２４，３１，３２  抵抗素子
２５，２６  容量素子
３０    オペアンプ
４０，４１  定電流源
４２〜４６，４４ａ，４４ｂ，４５ａ，４５ｂ，４２１，４２２，４３１，４３２，４４１，４４２，４５１，４５２  Ｎチャンネル型ＭＯＳトランジスタ
４７，４８，４７１，４７２，４８１，４８２  Ｐチャンネル型ＭＯＳトランジスタ
４９      容量
【図１】
2011124734.tif 000012
【図２】
2011124734.tif 000013
【図３】
2011124734.tif 000014
【図４】
2011124734.tif 000015
【図５】
2011124734.tif 000016
【図６】
2011124734.tif 000017
【図７】
2011124734.tif 000018