(57)【要約】【課題】低コストの半導体装置及びその製造方法を提供する。【解決手段】第４の半導体層１４及び第３の半導体層１３を貫通して第２の半導体層１２に達する第１のトレンチＴ１と、第１のトレンチＴ１よりも終端側の第４の半導体層１４及び第３の半導体層１３を貫通して第２の半導体層１２に達し、第４の半導体層１４及び第３の半導体層１３を素子部５１と終端部５２とに分断する第２のトレンチＴ２と、絶縁膜１５を介して第１のトレンチＴ１内に設けられたゲート電極１６ａと、絶縁膜１５を介して第２のトレンチＴ２内に設けられたチャネルストッパ層１６ｃと、第３の半導体層１３及び第４の半導体層１４の終端部５２上に設けられ、チャネルストッパ層１６ｃと終端部５２とを接続するチャネルストッパ電極３４とを備えた。【選択図】図１
2011124464.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層上に設けられ、前記第１の半導体層よりも第１導電型不純物濃度が低い第１導電型の第２の半導体層と、
前記第２の半導体層上に設けられた第２導電型の第３の半導体層と、
前記第３の半導体層上に設けられ、前記第２の半導体層よりも第１導電型不純物濃度が高い第１導電型の第４の半導体層と、
前記第４の半導体層及び前記第３の半導体層を貫通して前記第２の半導体層に達する第１のトレンチと、
前記第１のトレンチよりも終端側の前記第４の半導体層及び前記第３の半導体層を貫通して前記第２の半導体層に達し、前記第４の半導体層及び前記第３の半導体層を、前記第１のトレンチが形成された領域を含む素子部と、終端部とに分断する第２のトレンチと、
前記第１のトレンチ及び前記第２のトレンチの内壁に設けられた絶縁膜と、
前記絶縁膜を介して前記第１のトレンチ内に設けられたゲート電極と、
前記第１の半導体層における前記第２の半導体層が設けられた面の反対側の面に設けられた第１の主電極と、
前記第３の半導体層及び前記第４の半導体層の前記素子部に接して設けられた第２の主電極と、
前記絶縁膜を介して前記第２のトレンチ内に設けられたチャネルストッパ層と、
前記第３の半導体層及び前記第４の半導体層の前記終端部上に設けられ、前記チャネルストッパ層と前記終端部とを接続するチャネルストッパ電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２のトレンチは、前記素子部の周囲を連続して囲んでいることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３の半導体層における前記第２の主電極と接する部分及び前記チャネルストッパ電極と接する部分に設けられ、前記第３の半導体層よりも第２導電型不純物濃度が高い第２導電型のコンタクト層をさらに備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１導電型の第１の半導体層上に、前記第１の半導体層よりも第１導電型不純物濃度が低い第１導電型の第２の半導体層を形成する工程と、
前記第２の半導体層の全面に、第２導電型の第３の半導体層を形成する工程と、
前記第３の半導体層の全面に、前記第２の半導体層よりも第１導電型不純物濃度が高い第１導電型の第４の半導体層を形成する工程と、
前記第４の半導体層及び前記第３の半導体層を貫通して前記第２の半導体層に達する第１のトレンチと、前記第１のトレンチよりも終端側の前記第４の半導体層及び前記第３の半導体層を貫通して前記第２の半導体層に達し、前記第４の半導体層及び前記第３の半導体層を、前記第１のトレンチが形成された領域を含む素子部と、終端部とに分断する第２のトレンチと、を同時に形成する工程と、
前記第１のトレンチ及び前記第２のトレンチの内壁に絶縁膜を形成する工程と、
前記第１のトレンチ内における前記絶縁膜の内側にゲート電極を、前記第２のトレンチ内における前記絶縁膜の内側にチャネルストッパ層を、同材料で同時に形成する工程と、
前記第１の半導体層における前記第２の半導体層が設けられた面の反対側の面に第１の主電極を形成する工程と、
前記第３の半導体層及び前記第４の半導体層の前記素子部に接する第２の主電極を形成する工程と、
前記チャネルストッパ層と、前記第３の半導体層及び前記第４の半導体層の前記終端部とを接続するチャネルストッパ電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の主電極及び前記チャネルストッパ電極を形成する前に、前記素子部の前記第３の半導体層における前記第２の主電極と接する部分、前記チャネルストッパ層における前記チャネルストッパ電極と接する部分、および前記終端部の前記第３の半導体層における前記チャネルストッパ電極と接する部分に、同時に、前記第３の半導体層よりも第２導電型不純物濃度が高い第２導電型のコンタクト層を形成する工程をさらに備えたことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電力制御用に用いることができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワー半導体デバイスではベース及びソースを終端化させる必要がある。例えば、特許文献１には、素子領域に選択的にソース領域を形成するために、マスクを用いてソースドーパントを注入することが開示されている。すなわち、ソース領域を決定するために、リソグラフィー及びエッチングによりマスクを作製する必要がある。終端領域にはソース領域は形成されない。したがって、素子領域の構造と終端領域の構造とを、共通した同じ工程で形成できず、工程数が増えコストが嵩むという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−５０５４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、低コストの半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層上に設けられ、前記第１の半導体層よりも第１導電型不純物濃度が低い第１導電型の第２の半導体層と、前記第２の半導体層上に設けられた第２導電型の第３の半導体層と、前記第３の半導体層上に設けられ、前記第２の半導体層よりも第１導電型不純物濃度が高い第１導電型の第４の半導体層と、前記第４の半導体層及び前記第３の半導体層を貫通して前記第２の半導体層に達する第１のトレンチと、前記第１のトレンチよりも終端側の前記第４の半導体層及び前記第３の半導体層を貫通して前記第２の半導体層に達し、前記第４の半導体層及び前記第３の半導体層を、前記第１のトレンチが形成された領域を含む素子部と、終端部とに分断する第２のトレンチと、前記第１のトレンチ及び前記第２のトレンチの内壁に設けられた絶縁膜と、前記絶縁膜を介して前記第１のトレンチ内に設けられたゲート電極と、前記第１の半導体層における前記第２の半導体層が設けられた面の反対側の面に設けられた第１の主電極と、前記第３の半導体層及び前記第４の半導体層の前記素子部に接して設けられた第２の主電極と、前記絶縁膜を介して前記第２のトレンチ内に設けられたチャネルストッパ層と、前記第３の半導体層及び前記第４の半導体層の前記終端部上に設けられ、前記チャネルストッパ層と前記終端部とを接続するチャネルストッパ電極と、を備えたことを特徴とする半導体装置が提供される。  
また、本発明の他の一態様によれば、第１導電型の第１の半導体層上に、前記第１の半導体層よりも第１導電型不純物濃度が低い第１導電型の第２の半導体層を形成する工程と、前記第２の半導体層の全面に、第２導電型の第３の半導体層を形成する工程と、前記第３の半導体層の全面に、前記第２の半導体層よりも第１導電型不純物濃度が高い第１導電型の第４の半導体層を形成する工程と、前記第４の半導体層及び前記第３の半導体層を貫通して前記第２の半導体層に達する第１のトレンチと、前記第１のトレンチよりも終端側の前記第４の半導体層及び前記第３の半導体層を貫通して前記第２の半導体層に達し、前記第４の半導体層及び前記第３の半導体層を、前記第１のトレンチが形成された領域を含む素子部と、終端部とに分断する第２のトレンチと、を同時に形成する工程と、前記第１のトレンチ及び前記第２のトレンチの内壁に絶縁膜を形成する工程と、前記第１のトレンチ内における前記絶縁膜の内側にゲート電極を、前記第２のトレンチ内における前記絶縁膜の内側にチャネルストッパ層を、同材料で同時に形成する工程と、前記第１の半導体層における前記第２の半導体層が設けられた面の反対側の面に第１の主電極を形成する工程と、前記第３の半導体層及び前記第４の半導体層の前記素子部に接する第２の主電極を形成する工程と、前記チャネルストッパ層と、前記第３の半導体層及び前記第４の半導体層の前記終端部とを接続するチャネルストッパ電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明によれば、低コストの半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体装置の模式断面図。
【図２】同半導体装置における要部の平面レイアウトを示す模式図。
【図３】同半導体装置の製造方法を示す模式断面図。
【図４】図３に続く工程を示す模式断面図。
【図５】図４に続く工程を示す模式断面図。
【図６】図５に続く工程を示す模式断面図。
【図７】本発明の他の実施形態に係る半導体装置における終端部の模式断面図。
【図８】本発明のさらに他の実施形態に係る半導体装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としても本発明は適用可能である。また、半導体としてはシリコンを例示するが、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。また、絶縁膜としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などを用いることができる。
【０００９】
図１は、本発明の実施形態に係る半導体装置の模式断面図である。図２（ａ）は、同半導体装置における主要要素の平面レイアウトを示す模式図である。図１は、図２（ａ）におけるＡ−Ａ断面に対応する。
【００１０】
本実施形態に係る半導体装置は、ゲートオン時、半導体層における一方の主面側に設けられた第１の主電極と、他方の主面側に設けられた第２の主電極との間の縦方向に電流が流れる縦型デバイスである。
【００１１】
本実施形態に係る半導体装置は、素子領域１０と終端領域２０とを有する。素子領域１０には、トレンチゲート構造のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）またはＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）が形成されている。終端領域２０は、素子領域１０の周囲を囲んでいる。
【００１２】
半導体層は、ｎ＋型のドレイン層または基板（第１の半導体層）１１と、ｎ−型のドリフト層（第２の半導体層）１２と、ｐ型のベース層（第３の半導体層）１３と、ｎ＋型のソース層（第４の半導体層）１４とを含む。ドリフト層１２は、ドレイン層１１及びソース層１４よりもｎ型不純物濃度が低い。
【００１３】
ドリフト層１２はドレイン層１１上に設けられ、ベース層１３はドリフト層１２上に設けられ、ソース層１４はベース層１３上に設けられている。
【００１４】
素子領域１０には第１のトレンチＴ１が形成されている。第１のトレンチＴ１は、素子領域１０におけるソース層１４及びベース層１３を貫通してドリフト層１２に達する。第１のトレンチＴ１の側壁及び底部には、ゲート絶縁膜として機能する絶縁膜１５が形成されている。第１のトレンチＴ１内には、絶縁膜１５を介してゲート電極１６ａが埋め込まれている。
【００１５】
素子領域１０には複数の第１のトレンチＴ１及びゲート電極１６ａが形成され、それらは、図２に示すように、例えばストライプ状の平面パターンで形成されている。なお、第１のトレンチＴ１及びゲート電極１６ａは、ストライプ状の平面パターンに限らず、格子状、複数の島状にレイアウトされていてもよい。
【００１６】
終端領域２０には、第２のトレンチＴ２が形成されている。第２のトレンチＴ２は、終端領域２０におけるソース層１４及びベース層１３を貫通してドリフト層１２に達する。第１のトレンチＴ１と第２のトレンチＴ２とは略同じ深さである。第２のトレンチＴ２は、各々の第１のトレンチＴ１よりも幅が広い。
【００１７】
第２のトレンチＴ２は、図２に示すように、素子領域１０の周囲を連続して囲む。第２のトレンチＴ２によって、ソース層１４及びベース層１３は、第１のトレンチＴ１が形成された素子領域１０を含む素子部５１と、第２のトレンチＴ２よりも終端側の終端部５２とに分断される。
【００１８】
第２のトレンチＴ２の側壁及び底部には、絶縁膜１５が形成されている。また、第１のトレンチＴ１と第２のトレンチＴ２との間のソース層１４表面上、および第２のトレンチＴ２よりも終端側のソース層１４表面上にも絶縁膜１５が形成されている。第１のトレンチＴ１内に形成された絶縁膜１５、第２のトレンチＴ２内に形成された絶縁膜１５、およびソース層１４表面上に形成された絶縁膜１５は、後述するように、同じプロセスで同時に形成され、同じ材料で一体に形成される。
【００１９】
第２のトレンチＴ２内における終端側の外周部には、チャネルストッパ層１６ｃが絶縁膜１５を介して設けられている。チャネルストッパ層１６ｃは、第２のトレンチＴ２内から終端部５２のソース層１４上に乗り上げるようにして形成され、第２のトレンチＴ２と終端部５２との段部を覆っている。すなわち、チャネルストッパ層１６ｃは、絶縁膜１５を介して、第２のトレンチＴ２の外周部および終端部５２上に設けられている。
【００２０】
終端領域２０において、第１のトレンチＴ１と第２のトレンチＴ２との間のソース層１４上には、絶縁膜１５を介してゲート配線１６ｂが設けられている。ゲート配線１６ｂは、図２に示すように、第２のトレンチＴ２の内側で、素子領域１０の周囲を囲んでいる。
【００２１】
ストライプ状に延在する各ゲート電極１６ａの両端部は、第１のトレンチＴ１よりも上方に引き出され、その部分がゲート配線１６ｂに接続されている。これにより、各ゲート電極１６ａは、ゲート配線１６ｂに電気的に接続されている。
【００２２】
ゲート電極１６ａ、ゲート配線１６ｂおよびチャネルストッパ層１６ｃは、後述するように、同じプロセスで同時に形成され、同じ材料（例えば、多結晶シリコン）からなる。
【００２３】
ゲート電極１６ａ上、絶縁膜１５上、ゲート配線１６ｂ上には、層間絶縁膜１７が形成されている。層間絶縁膜１７は、第１のトレンチＴ１の開口を閉塞している。また、層間絶縁膜１７はゲート配線１６ｂを覆っている。さらに、第２のトレンチＴ２内における素子領域１０側の内周部、およびチャネルストッパ層１６ｃ上にも層間絶縁膜１７が形成されている。層間絶縁膜１７は、第２のトレンチＴ２の内周側の段部を覆っている。
【００２４】
ドレイン層１１において、ドリフト層１２が設けられた面の反対側の面の全面には、第１の主電極としてドレイン電極３１が設けられている。ドレイン層１１は、ドレイン電極３１と電気的に接続されている。
【００２５】
素子領域１０における層間絶縁膜１７上には第２の主電極としてソース電極３２が設けられている。素子領域１０には、層間絶縁膜１７、絶縁膜１５及びソース層１４を貫通してベース層１３の表面に達するコンタクト開口１８ａが形成され、そのコンタクト開口１８ａ内にソース電極３２が設けられている。コンタクト開口１８ａ内のソース電極３２は、ソース層１４の側面及びベース層１３の表面とオーミックコンタクトしている。ソース電極３２とベース層１３とのコンタクト部には、ベース層１３よりもｐ型不純物濃度が高いｐ＋型のベースコンタクト層１９ａが形成されている。ソース層１４及びベース層１３は、ソース電極３２と電気的に接続されている。素子領域１０における最も終端領域２０側には、ソース電極３２のコンタクト構造が形成されている。
【００２６】
ゲート配線１６ｂの上から第２のトレンチＴ２の内周部にかけて、層間絶縁膜１７上にフィールドプレート電極３３が設けられている。ゲート配線１６ｂ上の層間絶縁膜１７には、層間絶縁膜１７を貫通してゲート配線１６ｂに達するコンタクト開口１８ｂが形成され、そのコンタクト開口１８ｂ内にフィールドプレート電極３３が設けられている。コンタクト開口１８ｂ内のフィールドプレート電極３３は、ゲート配線１６ｂとオーミックコンタクトしている。フィールドプレート電極３３とゲート配線１６ｂとのコンタクト部には、ベース層１３よりもｐ型不純物濃度が高いｐ＋型のゲート配線コンタクト層１９ｂが形成されている。ゲート配線１６ｂは、フィールドプレート電極３３と電気的に接続されている。
【００２７】
チャネルストッパ層１６ｃ上の層間絶縁膜１７上には、チャネルストッパ電極３４が設けられている。チャネルストッパ層１６ｃ上の層間絶縁膜１７には、層間絶縁膜１７を貫通してチャネルストッパ層１６ｃに達するコンタクト開口１８ｃが形成され、そのコンタクト開口１８ｃ内にチャネルストッパ電極３４が設けられている。コンタクト開口１８ｃ内のチャネルストッパ電極３４は、チャネルストッパ層１６ｃとオーミックコンタクトしている。チャネルストッパ電極３４とチャネルストッパ層１６ｃとのコンタクト部には、ベース層１３よりもｐ型不純物濃度が高いｐ＋型のチャネルストッパコンタクト層１９ｃが形成されている。チャネルストッパ層１６ｃは、チャネルストッパ電極３４と電気的に接続されている。
【００２８】
終端部５２のベース層１３においてチャネルストッパ層１６ｃよりも終端側の表面上にはソース層１４が設けられていない。その表面には、ベース層１３よりもｐ型不純物濃度が高いｐ＋型の終端コンタクト層１９ｄが設けられている。チャネルストッパ電極３４は、終端コンタクト層１９ｄ上にも設けられ、終端コンタクト層１９ｄとオーミックコンタクトしている。したがって、チャネルストッパ層１６ｃと終端部５２の表面とは、チャネルストッパ電極３４を介して電気的に接続されている。チャネルストッパ層１６ｃ及びチャネルストッパ電極３４は、ベース層１３及びソース層１４の素子部５１を囲むようにリング状に形成されている。
【００２９】
ドレイン電極３１、ソース電極３２、フィールドプレート電極３３、チャネルストッパ電極３４の材料としては、金属材料が用いられる。また、後述するように、ソース電極３２、フィールドプレート電極３３およびチャネルストッパ電極３４は、同じプロセスで同時に形成され、同じ材料からなる。
【００３０】
以上説明した本実施形態に係る半導体装置において、ゲート配線１６ｂを通じて所望の電位をゲート電極１６ａに与えると、素子領域１０のベース層１３におけるゲート電極１６ａに対向する部分にｎチャネル（反転層）が形成される。これにより、ドレイン層１１、ドリフト層１２、ｎチャネルおよびソース層１４を通じて、ドレイン電極３１とソース電極３２との間に電流が流れ、オン状態となる。
【００３１】
また、ソース電極３２に対してドレイン電極３１が高電位にされた状態で、ベース層１３とドリフト層１２とのｐｎ接合から空乏層が伸びる。この空乏層は、終端領域２０のドリフト層１２中を縦方向及び終端に向けた横方向に伸び、これにより高耐圧が得られる。
【００３２】
また、終端領域２０においては、ソース層１４及びベース層１３の素子部５１と、第２のトレンチＴ２の内周部との段差部を覆うように、フィールドプレート電極３３が設けられ、そのフィールドプレート電極３３の電位はゲート電位と略等しい。これにより、終端領域２０において、特にソース層１４及びベース層１３の素子部５１の端部もしくは角部への電界集中を抑制できる。なお、フィールドプレート電極３３を、ゲート配線１６ｂと接続せずに、ソース電極３２と接続させても、同様な効果が得られる。
【００３３】
ウェーハ状態からの切断時の切断面である終端面６０は、切断時の影響により破砕され、電気抵抗が低くなる傾向がある。したがって、その終端面６０を通じて、終端部５２の表面はドレイン層１１及びドレイン電極３１と電気的につながり、終端部５２の表面はドレイン電位と略同電位になる。そして、終端部５２の表面と接続されたチャネルストッパ電極３４、およびチャネルストッパ電極３４と接続されたチャネルストッパ層１６ｃもドレイン電位と略同電位となる。これにより、空乏層の伸びがストップされ、空乏層が終端面６０に達しない。この結果、終端面６０の破砕部を通じた電流リークを防ぐことができる。
【００３４】
終端部５２の表面は、比較的高不純物濃度のコンタクト層１９ｄであり、そのコンタクト層１９ｄの表面にチャネルストッパ電極３４が接している。したがって、チャネルストッパ電極３４とドレイン電極３１との電気的接続を、低抵抗なコンタクト層１９ｄを介して確実に確保できる。
【００３５】
本実施形態に係る半導体装置は、ウェーハ状態で各要素の形成が行われ、図２（ｂ）に示すように、ウェーハＷを例えば格子状のダイシングラインＤＬに沿って切断することで、ウェーハＷが複数のチップＣに個片化される。そのときの切断面は、図１、図２（ａ）に示す個片化されたデバイスにおける終端面６０となる。
【００３６】
本実施形態に係る半導体装置は、以下に説明するように、素子領域１０の構造を形成するプロセスと同じプロセスで同時に終端領域２０の構造も形成することができる。
【００３７】
次に、図３〜図６を参照して、本実施形態に係る半導体装置の製造方法について説明する。
【００３８】
まず、図３（ａ）に示すように、ｎ＋型のドレイン層（基板）１１の全面に、ｎ−型のドリフト層１２を形成する。次に、図３（ｂ）に示すように、ドリフト層１２の全面に、ｐ型のベース層１３を形成する。次に、図４（ａ）に示すように、ベース層１３の全面に、ｎ＋型のソース層１４を形成する。
【００３９】
本実施形態では、ベース層１３及びソース層１４を、素子領域だけでなく終端領域も含めたドリフト層１２上の全領域にわたって形成する。例えば、その全領域にわたって不純物をドリフト層１２に注入した後、アニールを行って、注入された不純物を拡散させることで、ベース層１３を形成することができる。あるいは、ドレイン層１２上にベース層１３をエピタキシャル成長させてもよい、ソース層１４についても同様に、イオン注入法またはエピタキシャル成長法で形成することができる。
【００４０】
次に、図４（ｂ）に示すように、ソース層１４及びベース層１３を貫通してドリフト層１２に達する第１のトレンチＴ１と、同じくソース層１４及びベース層１３を貫通してドリフト層１２に達する第２のトレンチＴ２を形成する。例えば、選択的に開口が形成された図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法により、第１のトレンチＴ１と第２のトレンチＴ２とを同時に形成する。ベース層１３及びソース層１４の積層体は、第２のトレンチＴ２によって、素子部５１と終端部５２とに分断される。
【００４１】
次に、図５（ａ）に示すように、第１のトレンチＴ１の内壁、第２のトレンチＴ２の内壁およびソース層１４の表面上に、絶縁膜１５を形成する。その後、絶縁膜１５上に導電材１６を形成する。導電材１６は例えば多結晶シリコンである。導電材１６は、第１のトレンチＴ１及び第２のトレンチＴ２内にも埋め込まれる。
【００４２】
次に、導電材１６上に図示しないマスクを形成して導電材１６のエッチバックを行う。これにより、図５（ｂ）に示すように、導電材１６の一部が選択的に残される。第１のトレンチＴ１内には、ゲート電極１６ａとなる導電材が残される。第２のトレンチＴ２の外周部及び終端部５２上の一部には、チャネルストッパ層１６ｃとなる導電材が残される。第１のトレンチＴ１と第２のトレンチＴ２との間の絶縁膜１５上には、ゲート配線１６ｂとなる導電材が残される。
【００４３】
次に、図６（ａ）に示すように、絶縁膜１５上に層間絶縁膜１７を形成する。層間絶縁膜１７は、ゲート電極１６ａ、ゲート配線１６ｂおよびチャネルストッパ層１６ｃを覆う。
【００４４】
次に、図６（ｂ）に示すように、層間絶縁膜１７を貫通してその下の層に達する開口１８ａ〜１８ｄを形成する。開口１８ａ〜１８ｄは、図示しないマスクを用いたＲＩＥ法により同時に形成される。
【００４５】
開口１８ａは、層間絶縁膜１７、絶縁膜１５および素子部５１のソース層１４を貫通して、素子部５１のベース層１３に達する。開口１８ａの側面にはソース層１４が露出し、底部にはベース層１３が露出する。
【００４６】
開口１８ｂは、層間絶縁膜１７を貫通してゲート配線１６ｂに達する。開口１８ｂの底部にはゲート配線１６ｂが露出する。
【００４７】
開口１８ｃは、層間絶縁膜１７を貫通してチャネルストッパ層１６ｃに達する。開口１８ｃの底部にはチャネルストッパ層１６ｃが露出する。
【００４８】
開口１８ｄは、終端部５２上の層間絶縁膜１７、絶縁膜１５およびソース層１４を貫通して、終端部５２のベース層１３に達する。開口１８ｄの底部には、終端部５２のベース層１３が露出する。
【００４９】
次に、各開口１８ａ〜１８ｄの底部に露出している面に対して同時にｐ型不純物の注入を行い、その後アニールを行う。これにより、図１に示すように、各開口１８ａ〜１８ｄの底部に、いずれもｐ＋型のベースコンタクト層１９ａ、ゲート配線コンタクト層１９ｂ、チャネルストッパコンタクト層１９ｃ、終端コンタクト層１９ｄが形成される。
【００５０】
次に、例えば蒸着法で、層間絶縁膜１７上に電極材を全面にわたって形成した後、図示しないマスクを用いて選択的エッチングを行う。これにより、図１に示すように、ソース電極３２、フィールドプレート電極３３およびチャネルストッパ電極３４が形成される。また、ドレイン層１１の裏面の全面には、ドレイン電極３１が形成される。
【００５１】
ソース電極３２は開口１８ａ内にも充填される。開口１８ａ内のソース電極３２は、素子部５１のソース層１４の側面に接している。また、ソース電極３２は、開口１８ａの底部で、ベースコンタクト層１９ａを介して素子部５１のベース層１３と電気的に接続されている。
【００５２】
フィールドプレート電極３３は開口１８ｂ内にも充填される。フィールドプレート電極３３は、開口１８ｂの底部で、ゲート配線コンタクト層１９ｂを介してゲート配線１６ｂと電気的に接続されている。
【００５３】
チャネルストッパ電極３４は開口１８ｃ内にも充填される。チャネルストッパ電極３４は、開口１８ｃの底部で、チャネルストッパコンタクト層１９ｃを介してチャネルストッパ層１６ｃと電気的に接続されている。
【００５４】
また、チャネルストッパ電極３４は、チャネルストッパ層１６ｃよりも終端側の終端コンタクト層１９ｄ上にも形成される。チャネルストッパ電極３４は、終端コンタクト層１９ｄおよび終端面６０の破砕部を通じてドレイン電極３１と電気的に接続される。
【００５５】
本実施形態では、素子領域及び終端領域を含む全領域にわたってベース層１３及びソース層１４を形成した後、素子領域にトレンチゲート型トランジスタのための第１のトレンチＴ１を形成するとともに、同時に終端領域に第２のトレンチＴ２を形成する。第２のトレンチＴ２によって、素子領域のベース層１３及びソース層１４が終端側の部分と分断され終端化される。すなわち、リソグラフィー工程を行わずに、ベース層１３及びソース層１４を終端化させることができる。フォトリソグラフィー及びエッチングでマスクを形成し、そのマスクを用いて、素子領域に対して選択的に不純物注入を行って、ベース層１３やソース層１４を形成する工程が不要である。
【００５６】
そして、本実施形態では、素子領域にトレンチゲート型トランジスタを形成すると同時に、余分な工程を追加することなく終端構造も形成することが可能となる。この結果、大幅なコスト低減を図れる。
【００５７】
なお、図７に示すように、終端部５２のソース層１４を除去せずに残し、そのソース層１４の表面に対してチャネルストッパ電極３４を接触させてもよい。この場合でも、比較的高不純物濃度（低抵抗）のソース層１４および終端面６０の破砕部を通じて、チャネルストッパ電極３４を確実にドレイン電位にすることができる。
【００５８】
前述した実施形態において、図６（ａ）に示す状態で、チャネルストッパ層１６ｃよりも終端側の層間絶縁膜１７上にマスクを形成しないことで、素子領域の開口１８ａを形成するエッチングと同時に、終端部５２における層間絶縁膜１７、絶縁膜１５及びソース層１４もエッチングされベース層１３の表面が露出する（図６（ｂ））。そして、開口１８ａの底部にｐ型不純物を注入してベースコンタクト層１９ａを形成する工程と同時に、終端部５２のベース層１３表面にもｐ型不純物を注入して終端コンタクト層１９ｄを形成することができる。すなわち、終端部５２表面とチャネルストッパ電極３４とのコンタクト部を低抵抗にするためのコンタクト層１９ｄを、素子領域１０のベース層１３をソース電極３２に接続させるためのコンタクト層１９ａと同時に形成できるため、効率がよい。
【００５９】
図１には、ソース電極３２、フィールドプレート電極３３、チャネルストッパ電極３４がトレンチコンタクト構造によって各層と接続された例を示したが、図８に示すように、各層の表面で各電極がコンタクトする構造としてもよい。
【００６０】
前述した図６（ｂ）に示す工程において、開口１８ａは層間絶縁膜１７及び絶縁膜１５を貫通するにとどめ、その開口１８ａの底部のソース層１４表面からｐ型不純物を注入して熱処理を行うことで、ベース層１３まで達するコンタクト層１９ａを形成する。同様に、開口１８ｂは層間絶縁膜１７を貫通するにとどめ、その開口１８ｂの底部のゲート配線１６ｂの表面にｐ型不純物の注入及び熱処理を行うことでコンタクト層１９ｂを形成する。同様に、開口１８ｃは層間絶縁膜１７を貫通するにとどめ、その開口１８ｃの底部のチャネルストッパ層１６ｃの表面にｐ型不純物の注入及び熱処理を行うことでコンタクト層１９ｃを形成する。同様に、開口１８ｄは層間絶縁膜１７及び絶縁膜１５を貫通するにとどめ、その開口１８ｄの底部のソース層１４表面からｐ型不純物を注入して熱処理を行うことで、終端部５２のベース層１３に達するコンタクト層１９ｄを形成する。これら工程は同時に行われる。
【００６１】
図８の構造において、ソース電極３２はソース層１４の表面にコンタクトすると共に、ソース層１４表面からベース層１３に達するコンタクト層１９ａを介してベース層１３と電気的に接続される。フィールドプレート電極３３は、ゲート配線１６ｂの表面に形成されたコンタクト層１９ｂにコンタクトしている。チャネルストッパ電極３４は、チャネルストッパ層１６ｃの表面に形成されたコンタクト層１９ｃにコンタクトしている。チャネルストッパ層１６ｃは、終端部５２の表面に形成されたコンタクト層１９ｄにコンタクトしている。
【００６２】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６３】
本発明は、ＭＯＳＦＥＴに限らず、ＩＥＧＴ（Injection Enhanced Gate Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などにも適用可能である。
【符号の説明】
【００６４】
１０…終端領域、１１…ドレイン層、１２…ドリフト層、１３…ベース層、１４…ソース層、１５…絶縁膜、１６ａ…ゲート電極、１６ｂ…ゲート配線、１６ｃ…チャネルストッパ層、１７…層間絶縁膜、１９ａ〜１９ｄ…コンタクト層、２０…終端領域、３１…ドレイン電極、３２…ソース電極、３３…フィールドプレート電極、３４…チャネルストッパ電極、５１…ベース層及びソース層の素子部、５２…ベース層及びソース層の終端部、６０…終端面、Ｔ１…第１のトレンチ、Ｔ２…第２のトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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