(57)【要約】【課題】ダミー回路を備えることなく、設計時や製造時においても、配線パターンのみの変更によりＦＦにおけるホールドエラーを解消することができる半導体集積回路、ならびに、その設計方法および製造方法を提供する。【解決手段】本発明の半導体集積回路は、第１および第２のフリップフロップセルを含む複数のスタンダードセルからなるものである。第１および第２のフリップフロップセルは、同一の寸法のそれぞれの領域内に共通のトランジスタ配置パターンで配置された複数のトランジスタを有するとともに、複数のトランジスタを相互に接続してフリップフロップ回路を構成する互いに異なる配線パターンの配線を有し、それぞれの領域内の同一の位置に配置された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したフリップフロップ回路を構成するセルである。【選択図】図４
2011187811.tif 000002
【特許請求の範囲】
【請求項１】
複数のスタンダードセルからなる半導体集積回路の設計方法であって、
第１のフリップフロップセルを含む複数のスタンダードセルを配置するセル配置工程と、
前記スタンダードセル間を接続して前記半導体集積回路を構成する接続工程と、
前記構成した半導体集積回路のタイミング解析を行うタイミング解析工程と、
前記タイミング解析の結果に応じて、前記第１のフリップフロップセルを第２のフリップフロップセルに置き換える工程とを含み、
前記第１および第２のフリップフロップセルは、同一の寸法の領域内に複数のトランジスタを配置する共通のトランジスタ配置パターンを有するとともに、該複数のトランジスタを相互に接続してフリップフロップ回路を構成する互いに異なる配線パターンを有し、前記領域内の同一の位置に配置された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したフリップフロップ回路を構成するセルであることを特徴とする半導体集積回路の設計方法。
【請求項２】
複数のスタンダードセルからなる半導体集積回路の製造方法であって、
半導体基板表面の、複数のスタンダードセルのそれぞれに割り当てられた領域内に、該それぞれのスタンダードセルを構成する複数のトランジスタを形成するトランジスタ形成工程と、
前記複数のスタンダードセルのそれぞれを構成する複数のトランジスタを相互に接続して、該それぞれのスタンダードセルの回路を構成する配線パターンを形成する配線工程とを含み、
前記複数のスタンダードセルが、フリップフロップ回路を構成するためのセルであって、同一の寸法のそれぞれの領域内にそれぞれの複数のトランジスタが共通のトランジスタ配置パターンで形成された、第１および第２のフリップフロップセルを含み、
前記配線工程において、前記第１および第２のフリップフロップセルに互いに異なる配線パターンの配線を形成することにより、それぞれの領域内の同一の位置に形成された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したフリップフロップ回路を構成することを特徴とする半導体集積回路の製造方法。
【請求項３】
前記配線工程に先立って、前記半導体集積回路のタイミング解析を行い、該タイミング解析の結果に応じて、前記第１および第２のフリップフロップセルの少なくとも一方の配線パターンを決定する工程をさらに含むことを特徴とする請求項２記載の半導体集積回路の製造方法。
【請求項４】
第１および第２のフリップフロップセルを含む複数のスタンダードセルからなる半導体集積回路であって、
前記第１および第２のフリップフロップセルは、同一の寸法のそれぞれの領域内に共通のトランジスタ配置パターンで配置された複数のトランジスタを有するとともに、該複数のトランジスタを相互に接続してフリップフロップ回路を構成する互いに異なる配線パターンの配線を有し、それぞれの領域内の同一の位置に配置された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用した第１および第２のフリップフロップ回路を構成するセルであることを特徴とする半導体集積回路。
【請求項５】
前記第１および第２のフリップフロップ回路が、いずれも、Ｄ入力端子とＱ出力端子との間に順番に接続された、第１のスイッチと、第２のインバータと、第２のスイッチと、第３のインバータとを備えるとともに、前記第２のインバータの出力と入力との間に直列に接続されて該第２のインバータとともに第１のデータ保持ループを形成する第４のインバータおよび第３のスイッチと、前記第３のインバータの出力と入力との間に直列に接続されて該第３のインバータとともに第２のデータ保持ループを形成する第５のインバータおよび第４のスイッチとを備え、
前記第１のフリップフロップ回路においては、前記第３もしくは第４のスイッチの少なくとも一方が、前記第１のスイッチを構成する高速トランジスタに比較してオンしたときのインピーダンスが大きい低速トランジスタで構成され、
前記第２のフリップフロップ回路においては、前記第３もしくは第４のスイッチの少なくとも一方が前記高速トランジスタで構成され、前記第１のスイッチが前記低速トランジスタで構成されたことを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第１および第２のフリップフロップ回路が、いずれも、Ｄ入力端子とＱ出力端子との間に順番に接続された、第１のインバータと、第１のスイッチと、第２のインバータと、第２のスイッチと、第３のインバータとを備えるとともに、前記第２のインバータの出力と入力との間に直列に接続されて該第２のインバータとともに第１のデータ保持ループを形成する第４のインバータおよび第３のスイッチと、前記第３のインバータの出力と入力との間に直列に接続されて該第３のインバータとともに第２のデータ保持ループを形成する第５のインバータおよび第４のスイッチとを備え、
前記第１のフリップフロップ回路においては、前記第３もしくは第４のスイッチの少なくとも一方が、前記第１のインバータを構成する高速トランジスタに比較してオンしたときのインピーダンスが大きい低速トランジスタで構成され、
前記第２のフリップフロップ回路においては、前記第３もしくは第４のスイッチの少なくとも一方が前記高速トランジスタで構成され、前記第１のインバータが前記低速トランジスタで構成されたことを特徴とする請求項４記載の半導体集積回路。
【請求項７】
前記第１および第２のフリップフロップ回路が、いずれも、Ｄ入力端子とＱ出力端子との間に順番に接続された、第１のインバータと、第１のスイッチと、第２のインバータと、第２のスイッチと、第３のインバータとを備えるとともに、前記第２のインバータの出力と入力との間に直列に接続されて該第２のインバータとともに第１のデータ保持ループを形成する第４のインバータおよび第３のスイッチと、前記第３のインバータの出力と入力との間に直列に接続されて該第３のインバータとともに第２のデータ保持ループを形成する第５のインバータおよび第４のスイッチとを備え、
前記第１のフリップフロップ回路は、さらに、外部から供給されたクロック信号を前記第１から第４のスイッチに供給する第６のインバータを備え、
前記第２のフリップフロップ回路は、さらに、前記第１のフリップフロップ回路において前記第６のインバータを構成するトランジスタで構成され、前記第１のスイッチの前段または後段に、該第１のスイッチと直列に接続される第５のスイッチを備えるか、もしくは、前記第１のフリップフロップ回路において前記第６のインバータを構成するトランジスタで構成され、前記第１のインバータの負荷として機能する容量を備えることを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップセル（以下、ＦＦセルともいう）を含む複数のスタンダードセルからなる半導体集積回路（以下、ＬＳＩともいう）、ならびに、その設計方法および製造方法に関するものである。より詳しくは、本発明は、ＬＳＩで用いられるフリップフロップ（以下、ＦＦともいう）のホールド時間のタイミングエラー（ホールドエラー）を解消するための技術に関する。
【背景技術】
【０００２】
ＬＳＩの設計時に、ＦＦのタイミング解析においてホールドエラーが発生すると、エラー発生経路の遅延を増やすためだけのダミー回路（バッファなどの論理的には不要な回路）を挿入するのが常套手段である。この手法により、ＦＦにおけるタイミング調整を行ってホールドエラーを解消することはできるが、レイアウト面積、消費電流、電源ノイズが増加するという問題がある。
【０００３】
上記問題を解消するために、特許文献１により、一部の回路をゲート長Ｌが大きいトランジスタで構成することでホールド許容時間を変えた複数のＦＦを用意しておき、タイミング解析の結果、最適なＦＦに置き換えることが提案されている。特許文献１において重要な点は、タイミング調整を「ＦＦ内部のトランジスタのディメンジョン（トランジスタサイズ）の変更」によって行うことである。
【０００４】
近年の、用途を特定した（汎用でない）ＬＳＩ（ＡＳＩＣ）の開発においては、１日でも早い開発スピードが求められる。すなわち、ＴＡＴ（Turn Around Time）の短縮が必要であり、その１つの手法として、トランジスタなどのデバイスを構成する下地層（ＣＭＯＳプロセスであれば、拡散層からゲートｐｏｌｙ層まで）の設計が確定した時点で製造を開始し、下地層の製造中に配線層の設計を確定させることがある。
【０００５】
さらには、大規模ＬＳＩでは、実チップの評価後に設計の小変更が必要になることがめずらしくない。しかし、プロセス微細化によりマスクコストも非常に高価になっているため、できるだけ少ない層数のみのマスクの差し替えで変更できることが望まれる。
【０００６】
これらの事情により、遅延時間の調整が、下地層変更ではなくむしろ配線層のみ（しかも少数の配線層のみ）のマスクの差し替えで実現できることが、より多くのケースで有益となってくる。
【０００７】
ここで、本発明に関連性のある先行技術文献として、特許文献１の他に、特許文献２〜４がある。
【０００８】
特許文献２は、半導体集積回路の設計方法に関するものであり、同文献には、予備のトランジスタを含むセルを作成し、タイミング調整が必要な場合に予備のトランジスタをフリップフロップに接続することでタイミング調整を実行することが開示されている。
【０００９】
特許文献３は、半導体集積回路のレイアウト方法に関するものであり、同文献には、遅延時間の異なる４つの遅延経路から１つの遅延経路を選択可能とされたＤフリップフロップセルをユニットセルとして使用することが開示されている。
【００１０】
特許文献４は、半導体集積回路とその設計方法に関するものであり、同文献には、フリップフロップ回路の入力端子の近くに、タイミング調整回路を配置可能な仮想領域を持って構成し、タイミングを調整する必要があるセルの仮想領域にタイミング調整回路を配置し、フリップフロップ回路の入力端子と接続することが開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−１７７０２８号公報
【特許文献２】特開２００１−３３２６２６号公報
【特許文献３】特開２００３−６８８５５号公報
【特許文献４】特開２００７−２０８０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献２〜４はいずれも、余分なダミー回路を定常的に備えておくものであるため、前述のように、タイミングエラーは解消できるが、レイアウト面積、消費電流、電源ノイズが増加するという問題がある。
【００１３】
従って、本発明の目的は、ダミー回路を備えることなく、設計時や製造時においても、配線パターンのみの変更によりＦＦにおけるホールドエラーを解消することができる半導体集積回路、ならびに、その設計方法および製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、複数のスタンダードセルからなる半導体集積回路の設計方法であって、
第１のフリップフロップセルを含む複数のスタンダードセルを配置するセル配置工程と、
前記スタンダードセル間を接続して前記半導体集積回路を構成する接続工程と、
前記構成した半導体集積回路のタイミング解析を行うタイミング解析工程と、
前記タイミング解析の結果に応じて、前記第１のフリップフロップセルを第２のフリップフロップセルに置き換える工程とを含み、
前記第１および第２のフリップフロップセルは、同一の寸法の領域内に複数のトランジスタを配置する共通のトランジスタ配置パターンを有するとともに、該複数のトランジスタを相互に接続してフリップフロップ回路を構成する互いに異なる配線パターンを有し、前記領域内の同一の位置に配置された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したフリップフロップ回路を構成するセルであることを特徴とする半導体集積回路の設計方法を提供するものである。
【００１５】
また、本発明は、複数のスタンダードセルからなる半導体集積回路の製造方法であって、
半導体基板表面の、複数のスタンダードセルのそれぞれに割り当てられた領域内に、該それぞれのスタンダードセルを構成する複数のトランジスタを形成するトランジスタ形成工程と、
前記複数のスタンダードセルのそれぞれを構成する複数のトランジスタを相互に接続して、該それぞれのスタンダードセルの回路を構成する配線パターンを形成する配線工程とを含み、
前記複数のスタンダードセルが、フリップフロップ回路を構成するためのセルであって、同一の寸法のそれぞれの領域内にそれぞれの複数のトランジスタが共通のトランジスタ配置パターンで形成された、第１および第２のフリップフロップセルを含み、
前記配線工程において、前記第１および第２のフリップフロップセルに互いに異なる配線パターンの配線を形成することにより、それぞれの領域内の同一の位置に形成された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したフリップフロップ回路を構成することを特徴とする半導体集積回路の製造方法を提供する。
【００１６】
ここで、前記配線工程に先立って、前記半導体集積回路のタイミング解析を行い、該タイミング解析の結果に応じて、前記第１および第２のフリップフロップセルの少なくとも一方の配線パターンを決定する工程をさらに含むことが好ましい。
【００１７】
また、本発明は、第１および第２のフリップフロップセルを含む複数のスタンダードセルからなる半導体集積回路であって、
前記第１および第２のフリップフロップセルは、同一の寸法のそれぞれの領域内に共通のトランジスタ配置パターンで配置された複数のトランジスタを有するとともに、該複数のトランジスタを相互に接続してフリップフロップ回路を構成する互いに異なる配線パターンの配線を有し、それぞれの領域内の同一の位置に配置された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用した第１および第２のフリップフロップ回路を構成するセルであることを特徴とする半導体集積回路を提供する。
【００１８】
ここで、前記第１および第２のフリップフロップ回路が、いずれも、Ｄ入力端子とＱ出力端子との間に順番に接続された、第１のスイッチと、第２のインバータと、第２のスイッチと、第３のインバータとを備えるとともに、前記第２のインバータの出力と入力との間に直列に接続されて該第２のインバータとともに第１のデータ保持ループを形成する第４のインバータおよび第３のスイッチと、前記第３のインバータの出力と入力との間に直列に接続されて該第３のインバータとともに第２のデータ保持ループを形成する第５のインバータおよび第４のスイッチとを備え、
前記第１のフリップフロップ回路においては、前記第３もしくは第４のスイッチの少なくとも一方が、前記第１のスイッチを構成する高速トランジスタに比較してオンしたときのインピーダンスが大きい低速トランジスタで構成され、
前記第２のフリップフロップ回路においては、前記第３もしくは第４のスイッチの少なくとも一方が前記高速トランジスタで構成され、前記第１のスイッチが前記低速トランジスタで構成されていることが好ましい。
【００１９】
また、前記第１および第２のフリップフロップ回路が、いずれも、Ｄ入力端子とＱ出力端子との間に順番に接続された、第１のインバータと、第１のスイッチと、第２のインバータと、第２のスイッチと、第３のインバータとを備えるとともに、前記第２のインバータの出力と入力との間に直列に接続されて該第２のインバータとともに第１のデータ保持ループを形成する第４のインバータおよび第３のスイッチと、前記第３のインバータの出力と入力との間に直列に接続されて該第３のインバータとともに第２のデータ保持ループを形成する第５のインバータおよび第４のスイッチとを備え、
前記第１のフリップフロップ回路においては、前記第３もしくは第４のスイッチの少なくとも一方が、前記第１のインバータを構成する高速トランジスタに比較してオンしたときのインピーダンスが大きい低速トランジスタで構成され、
前記第２のフリップフロップ回路においては、前記第３もしくは第４のスイッチの少なくとも一方が前記高速トランジスタで構成され、前記第１のインバータが前記低速トランジスタで構成されていることが好ましい。
【００２０】
また、前記第１および第２のフリップフロップ回路が、いずれも、Ｄ入力端子とＱ出力端子との間に順番に接続された、第１のインバータと、第１のスイッチと、第２のインバータと、第２のスイッチと、第３のインバータとを備えるとともに、前記第２のインバータの出力と入力との間に直列に接続されて該第２のインバータとともに第１のデータ保持ループを形成する第４のインバータおよび第３のスイッチと、前記第３のインバータの出力と入力との間に直列に接続されて該第３のインバータとともに第２のデータ保持ループを形成する第５のインバータおよび第４のスイッチとを備え、
前記第１のフリップフロップ回路は、さらに、外部から供給されたクロック信号を前記第１から第４のスイッチに供給する第６のインバータを備え、
前記第２のフリップフロップ回路は、さらに、前記第１のフリップフロップ回路において前記第６のインバータを構成するトランジスタで構成され、前記第１のスイッチの前段または後段に、該第１のスイッチと直列に接続される第５のスイッチを備えるか、もしくは、前記第１のフリップフロップ回路において前記第６のインバータを構成するトランジスタで構成され、前記第１のインバータの負荷として機能する容量を備えることが好ましい。
【発明の効果】
【００２１】
本発明によれば、ＦＦのホールドエラー対策にダミー回路を追加する必要がないので、小面積化、低消費電流化、電源ノイズ低減等の効果を得ることができる。また、配線層のみの変更でタイミング調整が可能なので、開発ＴＡＴ（製造ＴＡＴ）の短縮、マスクコスト削減等の効果を得ることができる。
【図面の簡単な説明】
【００２２】
【図１】ＦＦ回路の構成を表す一例の回路図である。
【図２】（Ａ）はクロック信号がＬの時のＦＦ回路の状態、（Ｂ）はクロック信号がＨの時のＦＦ回路の状態を表す概念図である。
【図３】ＦＦ回路の構成を表す別の例の回路図である。
【図４】本発明に係る基本形のＦＦセルの構成を表す一実施形態の概念図である。
【図５】（Ａ）〜（Ｃ）は、それぞれの領域内に、ゲート長Ｌおよびゲート幅Ｗが通常サイズのトランジスタを配置する下地層のパターンと、このトランジスタ間を接続してインバータ、スイッチおよびゲート容量を構成する配線パターンとを表すレイアウト図である。
【図６】（Ａ）〜（Ｃ）は、それぞれの領域内に、ゲート長Ｌを大きくし、ゲート幅Ｗを小さくした低速トランジスタを配置する下地層のパターンと、このトランジスタ間を接続してインバータ、スイッチおよびゲート容量を構成する配線パターンとを表すレイアウト図である。
【図７】本発明に係る別のＦＦセルの構成を表す概念図である。
【図８】本発明に係る別のＦＦセルの構成を表す概念図である。
【図９】本発明に係る別のＦＦセルの構成を表す概念図である。
【図１０】本発明に係る別のＦＦセルの構成を表す概念図である。
【図１１】本発明に係る別のＦＦセルの構成を表す概念図である。
【図１２】ゲート容量の構成を表す一実施形態の回路図である。
【図１３】複数のＦＦ回路を用いて構成された回路の構成を表す一実施形態の回路図である。
【図１４】クロックドインバータの構成を表す一実施形態の回路図である。
【図１５】本発明の半導体集積回路の設計方法の各工程を表す一実施形態のフローチャートである。
【図１６】本発明の半導体集積回路の製造方法の各工程を表す一実施形態のフローチャートである。
【発明を実施するための形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路、ならびに、その設計方法および製造方法を詳細に説明する。
【００２４】
まず、図１を参照して、ＬＳＩの設計で用いられる典型的なマスター・スレーブ方式のＦＦ回路について説明する。近年のＬＳＩの同期設計では、ほぼこの構成のＦＦ回路が用いられる。
【００２５】
図１は、ＦＦ回路の構成を表す一例の回路図である。同図に示すＦＦ回路１０は、インバータ１６と、スイッチ１８と、前段のデータ保持ループ１２を形成するインバータ２０，２２およびスイッチ２４と、スイッチ２６と、後段のデータ保持ループ１４を形成するインバータ２８，３０およびスイッチ３２と、インバータ３４と、クロックバッファとなるインバータ３６，３８とによって構成されている。
【００２６】
インバータ１６，スイッチ１８，インバータ２０，スイッチ２６，インバータ２８，３４は、ＦＦ回路１０のデータ入力端子Ｄ（以下、Ｄ入力端子という）とデータ出力端子Ｑ（以下、Ｑ出力端子という）との間にこの順番で直列に接続されている。インバータ２２とスイッチ２４は、インバータ２０の出力と入力との間にこの順番で直列に接続され、インバータ３０とスイッチ３２は、インバータ２８の出力と入力との間にこの順番で直列に接続されている。
【００２７】
また、インバータ３６，３８はこの順番で直列に接続され、インバータ３６の入力はＦＦ回路１０のクロック入力端子ＣＫ（以下、ＣＫ入力端子という）に接続されている。インバータ３６の出力は、スイッチ１８，３２の＋制御入力とスイッチ２４，２６の−制御入力に接続され、インバータ３８の出力は、スイッチ２４，２６の＋制御入力とスイッチ１８，３２の−制御入力に接続されている。
【００２８】
ＦＦ回路１０では、外部からＣＫ入力端子に供給されるクロック信号の立ち上がりエッジに同期して、Ｄ入力端子に入力されるデータがＦＦ回路１０に保持されるとともに、ＦＦ回路１０に保持されたデータがＱ出力端子から出力される。以下、より詳細に説明する。
【００２９】
図２（Ａ）はクロック信号がＬの時のＦＦ回路１０の状態（状態１とする）、同図（Ｂ）はクロック信号がＨの時のＦＦ回路１０の状態（状態２とする）を表す概念図である。図２（Ａ）に示すように、クロック信号がＬの時は、スイッチ１８，３２がオン、スイッチ２４，２６がオフとなる。一方、図２（Ｂ）に示すように、クロック信号がＨの時は、スイッチ２４，２６がオン、スイッチ１８，３２がオフとなる。
【００３０】
クロック信号がＬの時、図２（Ａ）に示すように、スイッチ１８がオン、スイッチ２４がオフであるため、データ入力（Ｄ）がＤ入力端子から前段のデータ保持ループ１２に入力され、インバータ２０の出力はデータ入力（Ｄ）と同じ論理状態となる。また、スイッチ２６がオフ、スイッチ３２がオンであるため、図２（Ａ）に矢印で示すように、１クロック前に後段のデータ保持ループ１４に保持されたデータ出力（Ｑ）が、Ｑ出力端子から出力される。
【００３１】
クロック信号がＬからＨになると、図２（Ｂ）に示すように、スイッチ１８，３２がオフ、スイッチ２４，２６がオンとなるため、その時点でＤ入力端子から入力されているデータ（Ｄ）がデータ保持ループ１２に保持されるとともに、図２（Ｂ）に矢印で示すように、前段のデータ保持ループ１２に保持されたデータが後段のデータ保持ループ１４に入力され、Ｑ出力端子から出力される。
【００３２】
ＦＦ回路１０を含む一般的なＦＦ回路に求められる電気的特性は、以下のＲ１，Ｒ２の２つである。
Ｒ１：クロック（ＣＫ）入力に対するデータ入力（Ｄ）のセットアップ時間およびホールド時間の制約が小さいこと（できるだけゼロに近いことが望ましい）。
Ｒ２：クロック（ＣＫ）入力からデータ出力（Ｑ）までの遅延時間が小さいこと。
【００３３】
本発明は、ＦＦ回路のホールドエラーの解消を目的とする。ホールドエラーは、特許文献１〜４のように、信号経路に適切な遅延を追加することによって解消することができる。しかし、ＬＳＩの集積度を向上させるために、特許文献２〜４のように、タイミングエラーを解消するための余分なダミー回路を定常的に備えておくことはできない。
【００３４】
そこで、本願では、ＦＦ回路を構成するために必要な回路素子を構成するトランジスタの一部を、ＦＦ回路内の異なる位置に接続して利用することにより、遅延を追加し、タイミングエラーを解消することを提案する。具体的には、以下の２つの対策を提案する。
【００３５】
対策１：基本形のＦＦ回路では、トランジスタの動作が遅いことによって上記Ｒ１，Ｒ２の特性を劣化させる遅延が発生する位置の回路素子は、高速のトランジスタで構成する。一方、トランジスタの動作が遅くても上記Ｒ１，Ｒ２の特性を劣化させる遅延が発生しない位置の回路素子を、動作の遅い低速トランジスタで構成する。そして、ホールドエラーが発生したときには、トランジスタ間の接続を変更することによって、基本形では高速トランジスタが使用されていた位置に低速トランジスタを使用し、その位置で使用されていた高速トランジスタを、基本形では低速トランジスタが使用されていた位置に使用する。
【００３６】
対策２：基本形のＦＦ回路を構成する回路素子のうちの、省略することが可能な回路素子を構成するトランジスタを、ホールドエラーが発生したときに、トランジスタ間の接続を変更することによって、遅延を発生する位置で使用する。
【００３７】
本発明者は、その観点からＦＦ回路１０を検討した結果、対策１の目的で、スイッチ２４，３２を低速トランジスタで構成しても問題ないことを見出した。
【００３８】
ここで、低速トランジスタとは、ＦＦ回路１０の他の回路素子を構成するトランジスタ（以下の説明では、低速トランジスタに対比されるものとして高速トランジスタという）に比較して、オンしたときのインピーダンスが大きいものである。つまり、スイッチ２４，３２には、スイッチ１８，２６に比較して、出力の電位変化が遅い、つまり、信号伝播速度を遅らせることができるという特徴がある。
【００３９】
以下、再度図２を参照して、スイッチ２４，３２を低速トランジスタで構成してもＦＦ回路１０の特性Ｒ２に影響を与えない理由を説明する。
【００４０】
ＦＦ回路１０において最も重要なイベントは、クロック信号がＬからＨに変化する時、つまり、図２（Ａ）の状態１から同図（Ｂ）の状態２へ移行する時である。この時、特性Ｒ２を満たすためには、図２（Ｂ）に示すように、Ｄ入力端子とＱ出力端子との間に順番に接続された、インバータ２０，スイッチ２６，インバータ２８，３４が速く、かつ、インバータ３０のゲート容量（入力容量）が小さくなければならない。
【００４１】
一方、クロック信号がＨからＬに変化する時、つまり、図２（Ｂ）の状態２から同図（Ａ）の状態１へ移行する際にはあまりスピードは必要ないが、ＦＦ回路１０の前段のデータ保持ループ１２へのデータ入力までのトータルの遅延を短縮する意味では、図２（Ａ）に示すように、Ｄ入力端子とＱ出力端子との間に順番に接続された、インバータ１６，スイッチ１８，インバータ２０が速く、かつ、インバータ２２のゲート容量が小さいことが望ましい。
【００４２】
これら２つの信号遷移動作を考えると、スイッチ２４，３２のスピードには特に制約がないことが分かる。これら２つのスイッチ２４，３２がオンする瞬間は、既にスイッチの出力は最終的に到達すべき論理、すなわち入力（スイッチ１８，２６の出力）と同電位となっているからである。つまり、これらのスイッチ２４，３２自身が高速に動作して出力論理を反転させる必要はなく、オンした時の状態（入出力が同電位）を保持すればよいだけである。従って、スイッチ２４，３２は、低速トランジスタで構成しても問題はない。
【００４３】
ただし、特性Ｒ２の邪魔をしないためには、スイッチ２４，３２の出力のドレイン容量ができるだけ小さい方が望ましく、またスイッチがオフするスピードは必要である。しかし、スイッチ２４，３２を低速トランジスタで構成しても、この２つの制約は満たされる。
【００４４】
すなわち、低速トランジスタは、例えば、トランジスタのゲート長Ｌを大きくし、ゲート幅Ｗを小さくすることによって実現するのが常套手段である。トランジスタのゲート幅Ｗが小さいということはドレイン容量が小さいということであるから、スイッチ２４，３２を低速トランジスタで構成することにより、スイッチ２４，３２の出力、すなわちスイッチ１８，２６の出力につく容量は小さくなる。
【００４５】
また、スイッチ２４，３２は、スイッチ自身の開閉スピードが遅いわけではない。ゲート直下にチャネルを形成する電子の動きは、ゲート規模やＬ／Ｗ比に関係なくほぼ一定である。従って、スイッチ２４，３２がオフするスピードは、スイッチ１８，２６がオフするスピードと特に変わらず、スイッチ２４，３２がオンするとき、スイッチ自身の高インピーダンスによって出力負荷の充放電に時間がかかるだけである。
【００４６】
次に、上記対策２の目的での、クロックバッファとなる２つのインバータ３６，３８のうちの１つの利用について説明する。
【００４７】
図３は、ＦＦ回路１０とは異なる構成のＦＦ回路の回路図である。同図に示すＦＦ回路４０は、クロックバッファとして１つのインバータ３６だけを使用して構成されている。具体的には、ＦＦ回路４０は、ＦＦ回路１０からインバータ３８を削除し、ＦＦ回路１０のインバータ３８の出力に接続されていたスイッチ２４，２６の＋制御入力とスイッチ１８，３２の−制御入力を、ＣＫ入力端子に接続したものである。
【００４８】
ＦＦ回路１０において、クロックバッファとして、直列に接続された２つのインバータ３６，３８が使用されている理由は、外部から供給されるクロック信号が駆動するＣＫ入力端子の負荷を軽くするためである。従って、ＦＦ回路１０のインバータ３６，３８のうちの１つを削除してＦＦ回路４０の構成に変更すると、ＣＫ入力端子のゲート容量が約５倍となり、スイッチ１８，２４，２６，３２に供給される内部クロック信号が遅延して特性Ｒ２への影響が懸念される。
【００４９】
しかし、微細化プロセスにおける大規模ＡＳＩＣでのクロック分配事情を考えてみると、クロック経路の負荷はゲート容量よりも配線容量の方が支配的である。もちろん、ＡＳＩＣ内の全てのＦＦ回路１０をＦＦ回路４０に置き換えると、それ相応の影響はあると考えられるが、１つのクロック経路端子（クロックツリーの末端）に接続される多数（例えば、数１０個）のＦＦ回路１０のうちの数個のＦＦ回路だけをＦＦ回路４０に置き換えるのであればほとんど影響はない。
【００５０】
また、置き換えられたＦＦ回路４０の内部では、内部クロック信号にインバータ１個分の遅延がなくなるので、状況によってはＣＫ入力端子からＱ出力端子までの遅延時間はむしろ小さくなる場合もある。このように、内部クロック信号の接続状態を変更することにより、ＦＦ回路１０のクロックバッファである２つのインバータ３６，３８のうちの１つのインバータを取り除き、他の用途に転用しても問題がないことが分かる。
【００５１】
以下、本発明について説明する。
【００５２】
本発明では、上記知見に基づいて、ＦＦ回路１０のデータ保持ループ１２，１４を形成するスイッチ２４，３２を低速トランジスタで構成する。そして、これらのスイッチ２４，３２の少なくとも１つ、および、クロックバッファとなる２つのインバータ３６，３８のうちの１つ、のうちの少なくとも一方を利用して、各回路素子間の接続状態を変更することにより、ＦＦ回路１０のホールドエラー解消のためのタイミング調整を行う。
【００５３】
この、接続の変更を、トランジスタを配置するための下地層の配置パターンを変更することなく、配線パターンのみの変更で実現するため、下地層の配置パターンが共通で、配線パターンのみが異なる、複数のＦＦセルを用意する。セルは、半導体集積回路の設計において、ＦＦ回路、もしくはその他の回路を形成するために利用する、レイアウト情報の単位であり、所定の領域内に、回路を構成するトランジスタを形成する下地層の配置パターンを有するとともに、このトランジスタ間を接続して回路素子を形成し、さらに、回路素子の間を接続して回路を形成する配線パターンを有する。
【００５４】
まず、ホールドエラーが発生しないときに使用する、基本形のＦＦセルについて説明する。
【００５５】
図４は、本発明に係る基本形のＦＦセル５０Ａの構成を表す一実施形態の概念図である。ＦＦセル５０Ａは、所定の領域内に、図１に示すＦＦ回路１０に含まれる各回路素子、具体的には、インバータおよびスイッチを構成するトランジスタを配置する下地層の配置パターンを有するとともに、このトランジスタ間を接続して回路素子を形成し、さらに、回路素子の間を接続してＦＦ回路１０を形成する配線パターンを有する。図４では、これらのパターンを示すのではなく、これらのパターンで配置され、接続されたトランジスタで構成された各回路素子と、それらの間を接続する配線とからなる回路図を用いて、ＦＦセル５０Ａの構成を概念的に示した。同図に示すＦＦセル５０Ａでは、データ保持ループ１２，１４を形成するスイッチ２４，３２は低速トランジスタで構成されている。なお、図４において、内部クロック信号は図１に示すＦＦ回路１０と同様に接続されるが、同図では見やすさを考慮して、この接続を省略している。
【００５６】
低速トランジスタの実現方法は何ら制限されないが、前述のように、トランジスタのゲート長Ｌを大きくし、ゲート幅Ｗを小さくすることで実現できる。あるいは、それ以外の回路ブロックで既に閾値電圧Ｖｔｈの高いトランジスタが使われている場合等のように、半導体チップのマスクコストや製造ＴＡＴに影響がないのであれば、トランジスタの閾値電圧Ｖｔｈを高く設定することによって実現することも可能である。
【００５７】
図４の例のように、スイッチ２４，３２の両方を低速トランジスタで構成することは必須ではなく、本発明においては、スイッチ２４，３２の少なくとも一方を低速トランジスタで構成し、他方を高速トランジスタで構成してもよい。
【００５８】
本発明では、トランジスタを配置するための下地層の配置パターンを変更することなく、配線パターンのみを変更してトランジスタ間、および、回路素子間の接続状態を変更することによって、タイミング調整を行う。このような、配線パターンの変更によって、同一の下地層のパターンを利用して異なる回路素子を形成する例を、図５および６を利用して説明する。
【００５９】
図５（Ａ）〜（Ｃ）は、それぞれの領域内に、ゲート長Ｌおよびゲート幅Ｗが通常サイズのトランジスタを配置する下地層のパターンと、このトランジスタ間を接続してインバータ５２、スイッチ５４およびゲート容量５６を構成する配線パターンとを表すレイアウト図である。一方、図６（Ａ）〜（Ｃ）は、それぞれの領域内に、ゲート長Ｌを大きくし、ゲート幅Ｗを小さくした低速トランジスタを配置する下地層のパターンと、このトランジスタ間を接続してインバータ５８、スイッチ６０およびゲート容量６２を構成する配線パターンとを表すレイアウト図である。
【００６０】
インバータ５２，５８、スイッチ５４，６０およびゲート容量５６，６２は、いずれもＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）６４と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）６６とによって構成されている。ＰＭＯＳ６４を形成するために、Ｎウエルを形成する図示しないＮウエルパターンと、Ｎウエル内の活性領域６８を形成する活性領域パターンと、この活性領域を横切るようにゲート電極を形成するゲートパターン７２と、このゲート電極の両側にＰ＋拡散を行ってソースおよびドレインを形成する図示しないＰ＋拡散パターン等が配置される。ＮＭＯＳ６６を形成するために、Ｐウエルを形成する図示しないＰウエルパターンと、Ｐウエル内の活性領域７０を形成する活性領域パターンと、この活性領域を横切るようにゲート電極を形成するゲートパターン７２と、このゲート電極の両側にＮ＋拡散を行ってソースおよびドレインを形成する図示しないＮ＋拡散パターン等が配置される。
【００６１】
これらのトランジスタを接続してインバータ５２，５８を形成するための配線パターンとしては、電源ＶＤＤ配線およびグランドＧＮＤ配線を形成するパターンと、ＰＭＯＳ６４のソースを電源ＶＤＤに接続するコンタクト７６およびメタル配線７４のパターンと、ＮＭＯＳ６６のソースをグランドＧＮＤに接続するコンタクト７６およびメタル配線７４のパターンとが配置される。また、ＰＭＯＳ６４およびＮＭＯＳ６６のドレインを互いに接続するコンタクト７６とメタル配線７４のパターン、およびＰＭＯＳ６４およびＮＭＯＳ６６のゲート電極７２を互いに接続するコンタクト７６とメタル配線７４のパターンも配置される。
【００６２】
スイッチ５４，６０を形成する配線パターンとしては、電源配線およびグランド配線を形成するパターンと、ＰＭＯＳ６４、ＮＭＯＳ６６のソースを互いに接続するコンタクトとメタル配線のパターンと、ドレインを互いに接続するコンタクトとメタル配線のパターンとが配置される。また、ＰＭＯＳ６４とＮＭＯＳ６６のゲートにそれぞれ接続される、コンタクトとメタル配線のパターンが配置される。
【００６３】
ゲート容量５６，６２を形成する配線パターンとしては、電源配線およびグランド配線を形成するパターンと、ＰＭＯＳ６４のソースおよびドレインを電源に接続するコンタクトとメタル配線のパターンと、ＮＭＯＳ６６のソースおよびドレインをグランドに接続するコンタクトとメタル配線のパターンとが配置される。また、ＰＭＯＳ６４およびＮＭＯＳ６６のゲート電極７２を互いに接続するコンタクトとメタル配線のパターンも配置される。ゲート容量の構成は何ら限定されず、例えば、インバータ５２，５８の入力を使用することもできるが、その場合には出力が変化して、消費電流やノイズが増大する。これを防止するために、図示例のゲート容量５６，６２は、インバータ５２，５８のレイアウト図において、インバータの出力が変化しないように、ＰＭＯＳ６４およびＮＭＯＳ６６のドレインを、それぞれ電源ＶＤＤおよびグランドＧＮＤに接続した構成のものである。
【００６４】
通常サイズのインバータ５２、スイッチ５４およびゲート容量５６と、低速トランジスタで構成されたインバータ５８、スイッチ６０およびゲート容量６２は、それぞれ、下地層のパターンの形状および配置は同一である。すなわち、配線層のみの変更により、インバータ、スイッチおよびゲート容量のいずれの機能にも変更が可能である。また、これらの図に示すように、低速トランジスタで構成されたものは、通常サイズのものに対して、トランジスタのゲート長Ｌを大きくし、ゲート幅Ｗを小さくすることにより、物理的（レイアウト的）にほぼ同じサイズの領域に配置することができる。ＦＦセル５０Ａ全体のレイアウトの図示は省略するが、図４の回路図に示されるそれぞれの回路素子のレイアウトは図５および６に示されている。これらの回路素子のレイアウトに、これらの回路素子間を図４の回路を形成するように接続する配線パターンを加えることによって、ＦＦセル５０Ａのレイアウトが形成される。
【００６５】
次に、ＦＦ回路におけるホールドエラー解消のためのタイミング調整に利用する、ＦＦセル５０Ａと共通の下地パターンを有するＦＦセルについて説明する。
【００６６】
本発明では、ＬＳＩの同期設計に使われる全てのＦＦ回路、あるいは、あらかじめタイミング調整が必要になると予想される所定の箇所のＦＦ回路を形成するためのセルとして、図４に示すＦＦセル５０Ａを配置する。ホールド時間のタイミング調整は、前述のように、データ保持ループ１２，１４を形成するスイッチ２４，３２の少なくとも１つ、および、クロックバッファとなる２つのインバータ３６，３８のうちの１つ、のうちの少なくとも一方を利用して行う。この調整は回路素子間の配線パターン（配線の接続）を変更することにより実現する。
【００６７】
前述のように、ホールドエラーは、ＦＦ回路のＤ入力端子にデータが入力されるまでの経路におけるデータの遅延不足により発生する。そのため、ＦＦ回路のＤ入力端子から前段のデータ保持ループ１２に至るまでの経路でデータを遅延させることによりホールドエラーを解消することができる。以下、Ｄ入力端子からデータ保持ループ１２までの経路においてデータを遅延させるためのＦＦセルの例を図７〜１１に示す。
【００６８】
図７は、図４の基本形のＦＦセル５０Ａに対して、スイッチ１８とスイッチ２４とを入れ替えるように配線パターンを変更したＦＦセル５０Ｂの構成を示す概念図である。ＦＦセル５０Ｂは、図４のＦＦセル５０Ａと同一の寸法の領域内に、ＦＦセル５０Ａと共通の下地層の配置パターンを有するとともに、ＦＦセル５０Ａとは異なる配線パターンを有するものである。また、トランジスタ間を接続してそれぞれの回路素子を形成する部分の配線パターンは、ＦＦセル５０Ａと共通である。しかし、回路素子間を接続する部分の配線パターンの一部がＦＦセル５０Ａとは異なっている。具体的には、スイッチ１８とスイッチ２４を他の回路素子に接続する配線パターンがＦＦセル５０Ａとは異なっており、スイッチ１８とスイッチ２４、もしくは、これらのスイッチを構成するトランジスタが、ＦＦセル５０Ａとは、回路的に異なった位置で使用される。あるいは、スイッチ１８とスイッチ３２とを入れ替えるように配線パターンを変更しても同様の効果を得ることができる。なお、図７〜１１において、内部クロック信号はＦＦ回路１０と同様に接続されるが、これらの図では見やすさを考慮して接続を省略している。
【００６９】
以下順に、図８は、図７のＦＦセル５０Ｂにおいて、さらに、インバータ１６とスイッチ３２とを入れ替えるように配線パターンを変更したＦＦセル５０Ｃの構成を示す概念図である。インバータとスイッチは、前述のように、いずれもＰＭＯＳとＮＭＯＳとによって構成されている。従って、配線パターンを変更することにより、インバータ１６をスイッチに変更し、スイッチ３２をインバータに変更して入れ替えることができる。なお、図８のＦＦセル５０Ｃにおいて、スイッチ１８とスイッチ２４とを入れ替えずに、インバータ１６とスイッチ３２とを入れ替えてもよい。また、前述のように、スイッチ２４，３２を入れ替えて逆の立場で使用してもよい。
【００７０】
図９は、図４の基本形のＦＦセル５０Ａに対して、インバータ３８をスイッチに変更してスイッチ１８の後段に挿入するように配線パターンを変更したＦＦセル５０Ｄの構成を示す概念図である。あるいは、インバータ３８をスイッチに変更してスイッチ１８の前段に挿入してもよい。また、インバータ３８のスイッチへの変更を、図７，８のＦＦセル５０Ｂ，５０Ｃでの変更に組み合わせて適用することも可能である。内部クロック信号は、図３のＦＦ回路４０のように、論理が合うように接続し直す必要があるが、同図では図示を省略している。以下の図１０，１１においても同様である。
【００７１】
図１０は、図４の基本形のＦＦセル５０Ａに対して、インバータ３８をゲート容量としてスイッチ１８の後段に接続するように配線パターンを変更したＦＦセル５０Ｅの構成を示す概念図である。あるいは、スイッチ１８の前段にゲート容量を接続するようにしてもよい。いずれの場合も、接続された容量は、インバータ１６の負荷として機能する。また、インバータ３８のゲート容量としての接続を、図７，８のＦＦセル５０Ｂ，５０Ｃにおいても適用可能である。ゲート容量としては、図５（Ｃ）または図６（Ｃ）の構成のものを使用してもよい。インバータ３８をゲート容量として使用する場合、図１２に示すように、ＰＭＯＳ６４とＮＭＯＳ６６の両方をゲート容量として使用してもよいし、タイミング調整に必要な遅延時間に応じて、ＰＭＯＳ６４およびＮＭＯＳ６６のうちの一方のみをゲート容量として使用することもできる。
【００７２】
図１１は、図８のＦＦセル５０Ｃに対して、さらに、図９のＦＦセル５０Ｄのように、インバータ３８をスイッチに変更してスイッチ１８の後段に挿入するように配線パターンを変更したＦＦセル５０Ｆの構成を示す概念図である。同様に、インバータ３８をスイッチに変更してスイッチ１８の前段に挿入してもよい。
【００７３】
上記のように、スイッチ２４，３２の少なくとも１つと、インバータ３６，３８のうちの１つ、のうちの少なくとも一方を用いて、回路素子間の接続パターンを変更することにより、Ｄ入力端子からデータ保持ループ１２までの経路におけるデータの遅延時間を適宜調整することができる。これにより、半導体集積回路内にＦＦセル５０Ａを配置することによってＦＦ回路を形成したときホールドエラーが発生した場合に、遅延時間の異なる配線パターンのＦＦセル５０Ｂ〜５０Ｆのいずれかに置き換えることでホールドエラーを解消することができる。
【００７４】
また、例えば、２つのＦＦ回路が直接もしくは論理回路を通して直列に接続された回路において、後段のＦＦ回路でホールドエラーが発生する場合、これを解消するために、上記のように、後段のＦＦ回路のＤ入力端子からデータ保持ループ１２までの経路でデータを遅延するセルを配置してもよい。しかし、前段のＦＦ回路のデータ保持ループ１４からＱ出力端子までの経路でデータを遅延する配線パターンを有するセルを配置してもよい。前段のＦＦ回路の出力を遅延させることにより、後段のＦＦ回路のホールドエラーを解消することができる。
【００７５】
例えば、図１３に示すように、前段の２つのＦＦ回路ＦＦ１，ＦＦ２が並列に後段のＦＦ回路ＦＦ３に接続され、後段のＦＦ回路ＦＦ３において、前段の２つのＦＦ回路のうちの一方の経路のデータがセットアップ時間のタイミングエラー（セットアップエラー）となり、他方がホールドエラーとなることもある。この場合、後段のＦＦ回路ＦＦ３のＤ入力端子からデータ保持ループ１２までの経路でデータを遅延させることはできない。このような場合、上記のように、ホールドエラーとなる前段のＦＦ回路ＦＦ１のデータ保持ループ１４からＱ出力端子までの経路でデータを遅延することによって、ホールドエラーの解消が可能である。
【００７６】
なお、スイッチ２４，３２の少なくとも１つ、および、インバータ３６，３８のうちの１つ、のうちの少なくとも一方を利用してデータを遅延させるための回路構成は上記例に限らず、各種構成のものを利用することができる。
【００７７】
半導体集積回路では、ＦＦを構成する回路素子として、図１におけるインバータ１６とスイッチ１８の組み合わせ、あるいはインバータ２２とスイッチ２４の組み合わせの代わりに、図１４に一例を示すようなクロックドインバータ８０が用いられる場合がある。本発明は、クロックドインバータ８０を用いて構成されるＦＦにおいても適用可能である。つまり、クロックドインバータ８０を構成するＰＭＯＳ８２，８４およびＮＭＯＳ８６，８８のうち、例えば、インバータを構成するＰＭＯＳ８２およびＮＭＯＳ８８を高速トランジスタで構成し、スイッチを構成するＰＭＯＳ８４およびＮＭＯＳ８６を低速トランジスタで構成すればよい。
【００７８】
なお、クロックドインバータの構成は何ら限定されず、例えば、スイッチを構成するＰＭＯＳ８４，ＮＭＯＳ８６を外側に配置し、インバータを構成するＰＭＯＳ８２，ＮＭＯＳ８８を内側に配置した構成とすることもできる。
【００７９】
図７〜１１に、ＦＦセル５０Ａに対する配線パターンの変更例を示したが、１つのトランジスタ配置パターン（下地層のレイアウトパターン）で全ての配線パターンに置き換えが可能になっている必要はない。実際、いくつもの配線パターンの置き換えを実現できるレイアウトを目指すと、レイアウト内に余分なスペースが発生する原因となり、チップ全体の面積に影響を与える虞がある。遅延時間の調整ステップを３段階程度に制限し、その３段階の遅延時間の調整を実現できるレイアウトパターンとするのが現実的である。この場合、どのような配線パターンの置き換え方法が選ばれるかは設計方針次第であり、何ら制限はない。
【００８０】
しかしその一方で、ＦＦ単体の多少の面積アップのペナルティを払ってでも、もっと細かい分解能で遅延調整ができる、つまり４段階以上の遅延時間の調整ができるようにするという使い方も想定できる。
【００８１】
また、大規模ＬＳＩでは、配置配線やタイミング調整は一度だけ実施するわけではなく、２回、３回に分けて実施する場合が多い（最初のラフなタイミング調整は仮配置配線などと呼ばれる）。この場合、仮配置配線の結果によりホールドエラーのタイミング調整が必要になる箇所は大体分かる。従って、その部分だけに図４のＦＦセル５０Ａを配置しておき、広範囲かつ細かいステップのタイミング調整に対応できるような手法を取れば、チップ全体の面積に与えるインパクトを小さくすることができる。
【００８２】
本発明の配線パターンの変更によるタイミング調整は、例えば、以下のＳ１〜Ｓ３のような場面で実施できる。
Ｓ１：ＬＳＩ設計時、タイミング解析後の遅延調整時に実施する。
Ｓ２：タイミングが完全に収束する前に下地層の製造を開始し、配線工程に間に合うようにＳ１を実施する。
Ｓ３：実チップ評価後に小変更やタイミング調整が必要になった場合、配線層だけのマスク差し替えで実施する。
【００８３】
スタンダードセル技術を利用したＬＳＩ設計において、ＦＦセルとして、下地層のレイアウトパターンが共通で、配線パターンが異なる、図４の基本形のＦＦセル５０Ａ、および、図７〜図１１のＦＦセル５０Ｂ〜５０Ｆのようなスタンダードセルをあらかじめ用意しておく。そして、Ｓ１のタイミング調整は、例えば、基本形のスタンダードセルを配置した状態でタイミング解析を行い、その結果に応じて、必要な遅延時間を有するＦＦセルに置き換えることによって行う。Ｓ２およびＳ３の調整においても、Ｓ１と同様にスタンダードセルを置き換えることによってタイミング調整を行う。そして、置き換えたスタンダードセルの配線パターン、および、それ以外の各種の回路を構成する配線パターンを有する配線マスクを作成して、配線工程を行う。
【００８４】
本発明によれば、特許文献２〜４との違いとして、ＦＦのホールドエラー対策にダミー回路を追加する必要がないので、小面積化、低消費電流化、電源ノイズ低減等の効果を得ることができる。また、特許文献１との違いとして、配線層のみの変更でタイミング調整が可能なので、Ｓ２やＳ３の使い方により、開発ＴＡＴ（製造ＴＡＴ）の短縮、マスクコスト削減等の効果を得ることができる。
【００８５】
次に、本発明の半導体集積回路の設計方法および製造方法について説明する。
【００８６】
本発明の半導体集積回路は、２以上のＦＦセルを含む複数のスタンダードセルを用いて設計し、製造される。以下、説明を容易にするために、第１および第２のＦＦセルを用いて設計され、製造されたＦＦを含む半導体集積回路を例に挙げて説明する。
【００８７】
第１および第２のＦＦセルは、同一の寸法のそれぞれの領域内に共通のトランジスタ配置パターンで配置された複数のトランジスタを有するとともに、これらの複数のトランジスタを相互に接続してＦＦを構成する互いに異なる配線パターンの配線を有し、それぞれの領域内の同一の位置に配置された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したＦＦを構成するセルである。
【００８８】
つまり、第１および第２のＦＦセルを用いて設計し、製造された半導体集積回路のＦＦを構成する各々のトランジスタは、物理的（レイアウト的）に同一の寸法で同一の位置に配置されているが、少なくとも１個のトランジスタの接続状態が異なっている。具体的には、例えば、第１のＦＦセルが図４に示す基本形のＦＦセル５０Ａである場合、図７〜図１１に示すＦＦセル５０Ｂ〜５０Ｆのいずれかを、第２のＦＦセルとすることができる。
【００８９】
まず、図１５のフローチャートを参照して、本発明の半導体集積回路の設計方法を説明する。この設計方法では、上記Ｓ１においてタイミング調整が行われる。
【００９０】
本発明に従って半導体集積回路の設計を行う場合、まず、セル配置工程により、第１のＦＦセルを含む複数のスタンダードセルを配置する（ステップＡ１）。この工程では、第１のＦＦセルとして、例えば、図４に示す基本形ＦＦセル５０Ａを配置する。
【００９１】
続いて、セル間の接続工程により、セル配置工程で配置されたスタンダードセル間を接続して半導体集積回路の回路を構成する（ステップＡ２）。
【００９２】
続いて、タイミング解析工程により、セル間の接続工程でスタンダードセル間が接続され、回路として構成された半導体集積回路のタイミング解析を回路シミュレーションによって行う（ステップＡ３）。この工程により、各々の第１のＦＦセルにおけるホールドエラーの有無を検出する。
【００９３】
そして最後に、ＦＦセルの置き換え工程により、タイミング解析工程でのタイミング解析の結果に応じて、第１のＦＦセルを第２のＦＦセルに置き換える（ステップＡ４）。タイミング解析工程で第１のＦＦセルにおいてホールドエラーが発生することが判明した場合、例えば、図４に示す基本形ＦＦセル５０Ａを、図７〜１１に示す配線パターンのＦＦセル５０Ｂ〜５０Ｆのうちの１つに置き換えることによりホールドエラーを解消する。
【００９４】
次に、図１６のフローチャートを参照して、本発明の半導体集積回路の製造方法を説明する。この設計方法では、上記Ｓ２においてタイミング調整が行われる。
【００９５】
本発明に従って半導体集積回路の製造を行う場合、まず、トランジスタ形成工程により、半導体基板表面の、複数のスタンダードセルのそれぞれに割り当てられた領域内に、それぞれのスタンダードセルを構成する複数のトランジスタを形成する（ステップＢ１）。第１のＦＦセルおよび第２のＦＦセルは、半導体集積回路の設計を行う場合と同様である。第１のＦＦセルと第２のＦＦセルとは、下地層のレイアウトが共通であるため、最初にステップＢ１を行うときには、それぞれのスタンダードセルが第１のスタンダードセルであるか、第２のスタンダードセルであるかは決められていない。
【００９６】
この製造ステップＢ１を行っている期間に、回路シミュレーション等によるタイミング解析（ステップＢ２）を行い、ホールドエラーを起こさないように、複数のスタンダードセルそれぞれを第１のＦＦセルとするか第２のＦＦセルとするかを決定する。それぞれのスタンダードセルには、そのスタンダードセルを構成する複数のトランジスタを相互に接続してスタンダードセルの回路、すなわち、ＦＦセルの場合にはＦＦ回路を構成する配線パターンが含まれている。従って、それぞれのスタンダードセルをいずれにするかが決まることにより、配線パターン決定（ステップＳ３）が行われる。
【００９７】
そして、ステップＢ３によって決定した配線パターンを形成する配線工程用マスクを作成し、このマスクを使用して、配線（ステップＢ４）を実施する。この工程では、第１および第２のＦＦセルに互いに異なる配線パターンの配線を形成する。これにより、それぞれの領域内の同一の位置に形成された同一の寸法の少なくとも１個のトランジスタを、回路的に異なる位置に使用したＦＦ回路を構成する。
【００９８】
上記のステップＢ１〜Ｂ４を１回行って、配線マスクの作成を行った後に、同じ半導体集積回路の製造を行う場合には、ステップＢ２およびＢ３は不要であり、スキップする。
【００９９】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【０１００】
１０，４０，ＦＦ１〜ＦＦ３  ＦＦ回路
１２，１４  データ保持ループ
１６，２０，２２，２８，３０，３４，３６，３８，５２，５８  インバータ
１８，２４，２６，３２，５４，６０  スイッチ
５０Ａ〜５０Ｆ  ＦＦセル
５６，６２  ゲート容量
６４  Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
６６  Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
６８  Ｐ＋拡散層
７０  Ｎ＋拡散層
７２  ゲート電極
７４  メタル配線
７６  コンタクト
【図１】
2011187811.tif 000003
【図２】
2011187811.tif 000004
【図３】
2011187811.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2011187811.tif 000009
【図８】
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【図９】
2011187811.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2011187811.tif 000015
【図１４】
2011187811.tif 000016
【図１５】
2011187811.tif 000017
【図１６】
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