(57)【要約】【課題】薄厚化デバイス素子用のシリコンウェーハをその有利な製造方法に併せて提供する。【解決手段】ＣＺ法により、前記炭素化合物成長層の炭素濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３ 、酸素濃度が１．０×１０１８〜１．０×１０１９ａｔｏｍｓ／ｃｍ３ となるように単結晶を引き上げる引き上げ工程と、  引き上げた単結晶をスライスしてシリコンウェーハとするウェーハ加工工程と、  炭素と酸素による複合体を形成しゲッタリングシンクを形成する６００〜８００℃で０．２５〜３時間のプレアニール工程と、  前記析出熱処理工程後にシリコンウェーハ表面にシリコンエピタキシャル層を形成するエピタキシャル工程と、  最高到達温度が９００℃以下で３０秒以下の熱処理とされるデバイスプロセス熱処理工程と、を有する。【選択図】なし【特許請求の範囲】
【請求項１】
最高到達温度が９００℃以下で３０秒以下の熱処理とされるデバイスプロセス熱処理工程を経てデバイスが表面に形成された後、裏面を除去する薄厚化工程によってウェーハ厚み寸法を３０μｍ〜１０μｍまで薄厚化した際にもゲッタリング層が形成されて重金属の捕獲効率の高い薄厚化デバイス素子用シリコンウェーハの製造方法であって、
ＣＺ法により、前記炭素化合物成長層の炭素濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３ 、酸素濃度が１．０×１０１８〜１．０×１０１９ａｔｏｍｓ／ｃｍ３ となるように単結晶を引き上げる引き上げ工程と、
引き上げた単結晶をスライスしてシリコンウェーハとするウェーハ加工工程と、
炭素と酸素による複合体を形成しゲッタリングシンクを形成する６００〜８００℃で０．２５〜３時間のプレアニール工程と、
前記析出熱処理工程後にシリコンウェーハ表面にシリコンエピタキシャル層を形成するエピタキシャル工程と、
最高到達温度が９００℃以下で３０秒以下の熱処理とされるデバイスプロセス熱処理工程と、
を有することを特徴とする薄厚化デバイス素子用シリコンウェーハの製造方法。
【請求項２】
前記引き上げ工程において、水素雰囲気として引き上げることを特徴とする請求項１記載の薄厚化デバイス素子用シリコンウェーハの製造方法。
【請求項３】
前記デバイスプロセス熱処理工程が、７００℃３０秒ＲＴＡ、６００℃３分のＲＴＯ、７００℃４５秒ＲＴＡ、とされる一連の熱処理を有するか、あるいは、この一連の熱処理とシリコンウェーハ内部における酸素析出にたいする寄与が同等な熱処理条件を有するものとされることを特徴とする請求項１または２記載の薄厚化デバイス素子用シリコンウェーハの製造方法。
【請求項４】
請求項１から３のいずれか記載の製造方法により製造されたシリコンウェーハであって、
デバイス領域となる表面から深さ方向２μｍ程度までのデバイス領域と、このデバイス領域より深い領域が、大きさ１０〜１００ｎｍのＢＭＤが密度１．０×１００６〜１．０×１００9ａｔｏｍｓ／ｃｍ３で存在するゲッタリング層とされてなることを特徴とする薄厚化デバイス素子用シリコンウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄厚化デバイス素子用シリコンウェーハの製造方法に係り、ＭＣＰメモリ素子等、薄厚化が必要なデバイス素子の製造に用いられるシリコンウェーハのゲッタリング能力を向上させるとともに、デバイス収率を向上させる際に好適な技術に関する。
【背景技術】
【０００２】
携帯電話機器およびデジタルスチルカメラ技術の発展にともない機器へ内蔵する半導体デバイスパッケージの薄厚化が伸展している。半導体デバイスパッケージの厚みを薄化するためにはデバイスチップの厚みを薄厚化が必須技術となる。
特に、薄厚化の必要なデバイス、特に、NAND-FLASHあるいはNOR-FLASHなどとされるＭＣＰ（Multi Chip Package）用のメモリなとの製造に供されるウェーハにおいては、半導体デバイスプロセスの後工程、特に、ウェーハ裏面を削って３０μｍ程度以下まで薄厚化する薄厚化工程を有するものである。
【０００３】
このような半導体デバイスは、ＣＺ（チョクラルスキー）法等により引き上げられたシリコン単結晶からスライスしたシリコンウェーハに回路等を形成することにより製造されるものである。シリコンウェーハに重金属が不純物混入した場合、デバイス特性が著しく劣化することになる。
シリコンウェーハに重金属が不純物混入する要因としては、第一にシリコンウェーハの製造工程における金属汚染、第二にデバイス製造工程における重金属汚染があげられる。
【０００４】
前者は、シリコン単結晶ウェーハにエピタキシャル層を成長する際にエピ炉部材からの重金属パーティクルあるいは塩素系ガスを用いることから配管材料の金属腐食による重金属パーティクル汚染が考えられる。エピタキシャル工程における金属汚染は近年、エピ炉部材を腐食性のある材料に交換するなどの努力により改善されてきているが完全にエピタキシャル工程における金属汚染を回避することは困難である。
そのため、従来からシリコンウェーハの内部にゲッタリング層を形成あるいは高濃度ボロンウェーハなどの重金属のゲッタリング能力が高いウェーハを用い、エピタキシャル工程での金属汚染を回避している。
【０００５】
また、後者においてはデバイス製造工程におけるイオン注入工程、拡散、酸化熱処理工程、薄厚化工程においてシリコンウェーハへの重金属汚染が懸念される。デバイス活性層近傍における重金属汚染を回避するために、従来からシリコンウェーハに酸素析出物を形成するイントリンシックゲッタリング法、シリコンウェーハの裏面にバックサイドダメージなどのゲッタリングサイトを形成するエキシントリックゲッタリング法が利用されている。
【０００６】
さらに、上記従来の方法で形成したゲッタリング法、例えば、イントリンシックゲッタリング法の場合はシリコンウェーハにあらかじめ酸素析出物を形成する必要があるため多段階の熱処理工程が必要であることから製造コストの増加が懸念される。さらに高温長時間の熱処理が必要であることからシリコンウェーハへの金属汚染も懸念される。また、エキシントリックゲッタリング法の場合は、裏面にバックサイドダメージなどを形成するものであるが、３０μｍ程度に薄厚化したウェーハにおいては、ハンドリング性が極めて悪くなり実用的でない上、デバイス工程中に裏面からパーティクルが発生しデバイスの不良要因を形成するなどの短所がある。
【０００７】
特許文献１には、ＩＧ処理する技術が提案されており、特許文献２には、炭素イオン注入されたウェーハを固体撮像素子ウェーハに用いた場合、ＣＣＤ製造プロセスの最高到達温度に顕著に依存することが記載されている。
また特許文献３には、０００５段にＥＧ法の例が、また、炭素イオン注入に関する技術が記載されている。
また特許文献４には、空孔注入処理をおこなうことが記載され、特許文献５には、析出熱処理をおこなわずに引き上げ条件によってゲッタリング能を付与可能なウェーハ製造技術が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−３３８５０７号公報
【特許文献２】特開２００２−３５３４３４号公報
【特許文献３】特開２００６−３１３９２２号公報
【特許文献４】国際公開第９８／３８６７５号パンフレット
【特許文献５】特開２００６−０７３５８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、デザインルール９０ｎｍ以降、４５ｎｍ程度が標準となった現在、このような薄厚化の必要なデバイス、特に、NAND-FLASHあるいはNOR-FLASHなどとされるＭＣＰ（Multi Chip Package）用のメモリなとの製造に供されるウェーハにおいては、薄厚化工程終了時点で、ウェーハ厚さ寸法が４０〜３０μｍ程度以下１０μｍ〜７μｍ程度以上に設定されている。
上述するように、シリコンウェーハに対する重金属汚染によって、デバイスの電気特性に著しい悪影響を与える可能性があることから、薄厚化工程以降の工程において重金属の不純物混入を制御抑制することは以前からおこなわれていたが、３０μｍ以下程度まで薄厚化する薄厚化工程およびそれ以降の工程においては、従来のゲッタリング法では、デバイス収率の低下を回避することができないという問題が発生している。
これは、薄厚化工程において、厚さ寸法３０μｍ程度になるまで裏面側を除去すると、ゲッタリング能を呈していた酸素析出物を含む層がなくなってしまうことに起因すると思われる。
【００１０】
さらに、上述したように、最近デバイスの薄厚化が進み、厚みとして３０μｍ程度以下が要求されるため、デバイスの薄厚化がこの程度になった場合、特に、上記のような従来のＩＧ（イントリンシックゲッタリング）法のうち、特許文献４のような空孔注入工程によって、近接ゲッタリングとなるＤＺ層直下に濃度ピークを有する空孔を注入することでＩＧ能を付与するウェーハにおいては、空孔濃度ピークの形成が空孔注入熱処理終盤の冷却段階における空孔の外方拡散によるものであるから、このピークのウェーハ深さ方向位置は３０μｍ程度以上となっており、３０μｍ程度以下に薄厚化するウェーハにおいては、薄厚化工程でＩＧ効果を奏するＩＧ層の大部分が除去されてしまうため、充分なゲッタリング能を呈さなくなって、デバイスの不良要因を形成するという問題があった。
【００１１】
また、従来、利用されているＩＧ（イントリンシックゲッタリング）法として、高濃度ボロンウェーハなどを使用できる場合においては、充分な重金属のゲッタリング能を呈することができるとしても、デバイスの設計条件として、他のドーパントを用いる、あるいは、ドーパント濃度設定が充分なゲッタリング能を呈する濃度に比べて低い濃度に設定されるウェーハなど、このような充分高いゲッタリング能を呈さないウェーハにおいては、デバイスの不良要因が解決できていないという問題があった。
【００１２】
さらに、以前は、半導体デバイスの前工程（デバイス作製工程）における熱処理によってゲッタリング能を呈する析出物を析出させることがおこなわれてきたが、最近のデバイスプロセスはデザインルールの狭幅化に伴い７００℃程度（５００〜８００℃）と低温化した上、デバイス工程におけるこのようなプロセス自由度が狭まったので、このデバイス工程において充分な析出が可能な熱処理をおこなうことができないなど、充分なゲッタリング能を呈することが困難になってきている。
【００１３】
このように、半導体デバイスプロセス前工程で用いられているゲッタリング法を後工程で用いることは困難であることから、後工程で重金属汚染が生じた場合、モールド加工後（製品）のデバイスの信頼性試験結果に顕著な悪影響を与えることが問題であった。
【００１４】
また、析出熱処理なしで、つまり、酸素濃度Ｏｉや炭素等をドーパントとしてドープするなどのａｓ−ｇｒｏｗｎ状態でウェーハにＩＧ能を付与するように設定した引き上げ条件によって引き上げたウェーハにおいては、析出物密度がウェーハの径方向にばらつくことを抑制することができないという問題があった。
これは、円柱状に引き上げた単結晶を冷却する際に、その径方向で冷却温度勾配が一定にならないことに起因するもので、温度勾配に起因する空孔等の内部分布状態の完全にバラツキをなくすことは現状ではできない上、この問題は、ウェーハがφ３００ｍｍ以上に大口径化し、φ４００ｍｍあるいはφ４５０ｍｍｍとなった場合はさらに顕著になると予想されるものである。このように、それぞれのデバイスとなる領域ごとの析出物濃度、つまり、ゲッタリング能に差が生じてしまうが、デバイスの微細化とともにデバイスチップの狭矮化が進んだことにより、これら各々のデバイスチップ領域におけるゲッタリング能にバラツキが生じることが改善されないという問題があった。
【００１５】
さらに、シリコンウェーハとして、エピタキシャル成長前に酸素析出熱処理を実施し酸素析出物を形成するイントリンシックゲッタリング法あるいはシリコンウェーハに炭素イオンなどのイオンをイオン注入するイオン注入法が用いられているが、両者ともにシリコンウェーハの作製工程中に重金属汚染が懸念されることからシリコンウェーハ作製工程での金属汚染を抑制する必要があった。
また、特許文献２においては、高温の熱処理が炭素注入ウェーハに施された場合、炭素注入で形成された結晶欠陥（結晶格子歪みなど）が緩和されゲッタリングシンクとしての機能が低下することが懸念される。そのため、ゲッタリングシンクの形成はデバイス工程でナチュラルに進行することが期待される。
【００１６】
炭素イオン注入によるゲッタリングシンクには、ゲッタリング効果の限界があることから、例えば、上記のようにエピタキシャル層形成後のデバイス処理温度に上限を設ける工夫がなされているが、一方で、この工夫はデバイス作製工程での制約になる。
また、炭素イオン注入によるゲッタリングシンクによるゲッタリング効果が、エピタキシャル層形成後に低下する傾向にあることは、上述したデバイス工程におけるパーティクルの発生を回避することが難しいことでもあり、デバイス工程におけるゲッタリング効果の充実も重要な課題となる。
【００１７】
本発明は、上記の事情に鑑みてなされたもので、以下の目的を達成しようとするものである。
１．厚さ３０μｍ以下１０μ程度以上という従来にない薄厚化をおこなうウェーハにおいてゲッタリング能を維持可能なウェーハを提供すること。
２．特にデバイスプロセスの条件に影響を与えずにゲッタリング能を付与可能とすること。３．製造コストの削減を図ること。
４．ウェーハ面内における個々のデバイスに対応する領域ごとのＩＧ能のバラツキを低減すること。
５．半導体デバイスプロセス後工程で生じる重金属汚染を簡便かつ確実にデバイスの活性領域から除去し、モールド加工後のデバイスの電気特性が良好な薄厚シリコンウェーハおよびその製造方法を提供すること。
【課題を解決するための手段】
【００１８】
そこで、本発明では、シリコンウェーハへの不要な重金属汚染を回避し、デバイス収率の低減を確実に回避し、製造コストの上昇を回避するために、４０〜３０〜１０μ程度まで薄厚化されるデバイス素子の製造に供された場合でもゲッタリング能を維持可能なウェーハの製造方法として、引き上げ時のドーパント濃度、引き上げ速度等の引き上げ条件の定と、エピタキシャル膜のドーパント濃度等の設定、及び、エピタキシャル層成膜工程前における析出熱処理、および、対象となるデバイス製造工程における処理条件と、を複合的に勘案して、充分なゲッタリング能を有し、かつ、デバイス収率低下を防止できる、薄厚化デバイス素子用シリコンウェーハの製造方法を見出した。
特に、ＭＣＰメモリ素子の直下にゲッタリング層が形成され重金属の捕獲効率の高いＭＣＰメモリ素子のシリコンウェーハであって、炭素を添加したＣＺ結晶およびエピ成長前に空孔を注入し、その直上にシリコンエピタキシャル層を形成し、エピタキシャル層の直下に空孔および炭素、酸素による析出物を形成し、ゲッタリングシンクを形成することを特徴とするＭＣＰメモリ素子の製造方法に関する。
【００１９】
本発明の薄厚化デバイス素子用シリコンウェーハの製造方法は、最高到達温度が９００℃以下で３０秒以下の熱処理とされるデバイスプロセス熱処理工程を経てデバイスが表面に形成された後、裏面を除去する薄厚化工程によってウェーハ厚み寸法を３０μｍ〜１０μｍまで薄厚化した際にもゲッタリング層が形成されて重金属の捕獲効率の高い薄厚化デバイス素子用シリコンウェーハの製造方法であって、
ＣＺ法により、前記炭素化合物成長層の炭素濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３ 、酸素濃度が１．０×１０１８〜１．０×１０１９ａｔｏｍｓ／ｃｍ３ となるように単結晶を引き上げる引き上げ工程と、
引き上げた単結晶をスライスしてシリコンウェーハとするウェーハ加工工程と、
炭素と酸素による複合体を形成しゲッタリングシンクを形成する６００〜８００℃で０．２５〜３時間のプレアニール工程と、
前記析出熱処理工程後にシリコンウェーハ表面にシリコンエピタキシャル層を形成するエピタキシャル工程と、
最高到達温度が９００℃以下で３０秒以下の熱処理とされるデバイスプロセス熱処理工程と、
を有することにより上記課題を解決した。
また、本発明において、前記引き上げ工程において、水素雰囲気として引き上げることができる。
本発明においては、前記デバイスプロセス熱処理工程が、７００℃３０秒ＲＴＡ、６００℃３分のＲＴＯ、７００℃４５秒ＲＴＡ、とされる一連の熱処理を有するか、あるいは、この一連の熱処理とシリコンウェーハ内部における酸素析出にたいする寄与が同等な熱処理条件を有するものとされることが望ましい。
また、本発明の薄厚化デバイス素子用シリコンウェーハは、上記のいずれか記載の製造方法により製造されたシリコンウェーハであって、
デバイス領域となる表面から深さ方向３〜４μｍ（２μｍ程度）までのデバイス領域と、このデバイス領域より深い領域が、大きさ１０〜１００ｎｍのＢＭＤが密度１．０×１００６〜１．０×１００9ａｔｏｍｓ／ｃｍ３で存在するゲッタリング層とされてなることがある。
【００２０】
本発明の薄厚化デバイス素子用シリコンウェーハの製造方法は、最高到達温度が９００℃以下で３０秒以下の熱処理とされるデバイスプロセス熱処理工程を経てデバイスが表面に形成された後、裏面を除去する薄厚化工程によってウェーハ厚み寸法を３０μｍ〜１０μｍまで薄厚化した際にもゲッタリング層が形成されて重金属の捕獲効率の高い薄厚化デバイス素子用シリコンウェーハの製造方法であって、
ＣＺ法により、炭素濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３ 、酸素濃度が１．０×１０１８〜１．０×１０１９ａｔｏｍｓ／ｃｍ３ となるように単結晶を引き上げる引き上げ工程と、
引き上げた単結晶をスライスしてシリコンウェーハとするウェーハ加工工程と、
炭素と酸素による複合体を形成しゲッタリングシンクを形成する６００〜８００℃で０．２５〜３時間のプレアニール工程と、
前記析出熱処理工程後にシリコンウェーハ表面にシリコンエピタキシャル層を形成するエピタキシャル工程と、
を有することにより、ウェーハを薄厚化した際にも、引き上げ工程によってドーパント濃度を設定することで、後に酸素析出物となるいわゆる析出核を注入した状態とするとともに、注入された析出核をプレアニール工程としての熱処理によって、エピタキシャル工程およびそれ以降の熱処理によってもゲッタリング能に影響がない状態にまで析出・安定化させ、薄厚化工程によって裏面が除去されて薄厚化されたとしても充分なゲッタリング能を有するウェーハを製造することが可能となる。これにより、ＣＺ結晶に炭素を添加することによってＭＣＰメモリ素子の製造プロセス（熱処理プロセス）以前でエピタキシャル層の直下に酸素析出物、すなわちゲッタリングシンクを形成しデバイス工程での重金属汚染を除去できるため電気特性などの品質を向上させることができる。
【発明の効果】
【００２１】
本発明に係わるシリコンウェーハは、炭素添加による析出物の核（重金属のゲッタリングシンク）を有し直上にシリコンエピタキシャル層を形成したものである。
本発明によれば、ＣＺ結晶に炭素を添加することによってＭＣＰメモリ素子の製造プロセス（熱処理プロセス）以前でエピタキシャル層の直下に酸素析出物、すなわちゲッタリングシンクを形成しデバイス工程での重金属汚染を除去できるため電気特性などの品質を向上させることができる。
さらに、ＭＣＰメモリ素子デバイス工程においてエピタキシャル層の直下に高密度かつ２次転位をともなう微小な酸素析出物を形成し低温化した熱処理工程においても十分なゲッタリング能力を保持できる。
特にエピタキシャル成長前の析出工程熱処理の温度帯域が６００℃〜７００℃である場合、エピタキシャル層直下に高密度な酸素析出物の形成を実現でき高ゲッタリング能力を期待できるため、これらのウェーハを用いてＭＣＰメモリ素子を作製した場合は、電気特性を向上させることができる。これによりＭＣＰメモリ素子の歩留まりを向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係るシリコン基板の製造方法の一実施形態における各工程でのシリコンウェーハを示す正断面図である。
【図２】デバイス素子の製造手順を示す図である。
【図３】本発明に係るシリコン基板の製造手順を示すフローチャートである。
【図４】ＣＺ引上げ炉の縦断面図である。
【図５】水素添加による引き上げ速度領域の変化を示す模式図である。
【図６】本発明の実施例における熱処理を説明する図である。
【図７】本発明に係るシリコン基板の製造方法の一実施形態における薄厚化工程における各工程を示す正断面図である。
【図８】デバイス素子示す模式図である。
【図９】本発明の実施例に係るゲッタリング能力評価結果を示す図である。
【図１０】本発明の実施例に係るゲッタリング能力評価方法を示すフローである。
【発明を実施するための形態】
【００２３】
本発明者らは、３０μｍ程度以下まで薄厚化するシリコンウェーハへの重金属汚染を、製造コストの上昇なしに回避する手段について、鋭意検討を行った。
【００２４】
まず、Ｂ（ボロン）ドープしたシリコン単結晶では、他のドーパントに比べて熱処理による酸素析出物の凝集が起こりやすい。これは、Ｂ（ボロン）と点欠陥（空孔および格子間シリコン）の相互作用が促進され酸素析出核の形成が促進されることによるものと考えられる。
さらに、このようなボロン起因の熱処理による酸素析出物の凝集は、高酸素濃度のシリコン結晶中のいて顕著であることがわかった。しかし高濃度ボロンウェーハ以外ではこの手法は使えないが、引き上げ工程での炭素ドープと析出熱処理により酸素析出物を径方向に均一に、かつ、充分なゲッタリング能を呈するように、安定させることができる。
【００２５】
また、本発明において、前記引き上げ工程において、水素雰囲気として引き上げることによって、Ｇｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げ容易とするとともに、炭素を添加することによって、ＯＳＦリングの影響も低減することができるため、これら相乗効果により、このウェーハ上にエピタキシャル層を成長させた際にＯＳＦリングに起因する欠陥を低減することができる。
【００２６】
ここで、本発明のウェーハが対象とするデバイスプロセス熱処理工程は、最高到達温度が９００℃以下で３０秒以下の熱処理とされるが、これと同等の析出への寄与をするものを対象としており、具体的には、前記デバイスプロセス熱処理工程が、７００℃３０秒ＲＴＡ、６００℃３分のＲＴＯ、７００℃４５秒ＲＴＡ、とされる一連の熱処理を有するか、あるいは、この一連の熱処理とシリコンウェーハ内部における酸素析出にたいする寄与が同等な熱処理条件を有するものとされ、これにより、このように酸素析出に対する寄与が少ないデバイス工程しかもたないデバイス製造に供しても十分なゲッタリング能を有するウェーハを提供することができる。
具体的には、６００℃Ｘ４時間＋９００℃Ｘ１時間の２段熱処理といった熱処理が挙げられる。
【００２７】
また、本発明の薄厚化デバイス素子用シリコンウェーハは、上記のいずれか記載の製造方法により製造されたシリコンウェーハであって、
デバイス領域となる表面から深さ方向３〜４μｍ（２μｍ程度）までのデバイス領域と、このデバイス領域より深い領域が、大きさ１０〜１００ｎｍのＢＭＤが密度１．０×１００６〜１．０×１００9ａｔｏｍｓ／ｃｍ３で存在するゲッタリング層とされてなることにより、ウェーハ厚みが３０μｍにまで薄厚化されたとしても、デバイス領域の直下には高いゲッタリング能呈するに充分なＢＭＤが存在しているので、デバイスの電気特性を向上させることができ、これによりＭＣＰメモリ素子の歩留まりを向上させることができる。
【００２８】
以下、本発明に係るシリコンウェーハとその製造方法における一実施形態を、図面に基づいて説明する。
【００２９】
図１および図２は、本実施形態に係るシリコンウェーハの製造方法の各工程におけるシリコンウェーハを示す正断面図であり、図３は、本実施形態におけるシリコンウェーハの製造方法を示すフローチャートであり、図において、符号Ｗ０はシリコンウェーハである。
【００３０】
図１に示す例では、まず、図３にシリコン単結晶引き上げ工程Ｓ１で示すように、石英ルツボ内にシリコン結晶の原料であるポリシリコンを積層配置し、さらにこのポリシリコン表面上にグラファイト粉を適量塗布し、同時に設定されるウェーハのタイプに従ってｐ−タイプであればドーパントとしてＢ（ボロン）を投入して、例えばチョクラルスキー法（ＣＺ法）に従って、炭素を添加したＣＺ結晶を必要ならば後述するように水素雰囲気として引き上げる。なお、ＣＺ結晶とは、磁場印加ＣＺ結晶も含めたチョクラルスキー法で製造された結晶の呼称である。
【００３１】
ここで、シリコン単結晶としては、原料段階で炭素を添加し、炭素添加原料からシリコン単結晶を作製するとともに、その酸素濃度Ｏｉを制御して引き上げられる。以下、炭素添加ＣＺシリコン単結晶の引き上げについて説明する。直径３００ｍｍのウェーハについて説明するが、該発明はこれに限定されるものではない。
【００３２】
図４は、本実施形態におけるシリコン単結晶の製造を説明するのに適したＣＺ炉の縦断面図である。ＣＺ炉は、チャンバー内の中心部に配置されたルツボ（石英ルツボ）１０１と、ルツボ１０１の外側に配置されたヒータ１０２とを備えている。ルツボ１０１は、内側に原料融液１０３を収容する石英ルツボ１０１を外側の黒鉛ルツボ１０１ａで保持する二重構造であり、ペディスタルと呼ばれる支持軸１０１ｂにより回転および昇降駆動される。ルツボ１０１の上方には、円筒形状の熱遮蔽体１０７が設けられている。熱遮蔽体１０７は、黒鉛で外殻を作り、内部に黒鉛フェルトを充填した構造である。熱遮蔽体１０７の内面は、上端部から下端部にかけて内径が漸減するテーパー面になっている。熱遮蔽体１０７の上部外面は内面に対応するテーパー面であり、下部外面は、熱遮蔽体１０７の厚みを下方に向かって漸増させるようにほぼストレート（鉛直）面に形成されている。
【００３３】
このＣＺ炉は、例えば、目標直径が３１０ｍｍ、ボディ長が例えば１２００ｍｍの３００ｍｍの単結晶育成が可能なものとされる。
熱遮蔽体１０７の仕様例を挙げると次のとおりである。ルツボに入る部分の外径は例えば５７０ｍｍ、最下端における最小内径Ｓは例えば３７０ｍｍ、半径方向の幅（厚み）Ｗは例えば１００ｍｍとする。また、ルツボ１０１の外径は例えば６５０ｍｍであり、熱遮蔽体１０７の下端の融液面からの高さＨは例えば６０ｍｍである。
【００３４】
次に、炭素添加ＣＺシリコン単結晶を育成するための操業条件の設定方法について説明する。
まず、ルツボ内に高純度シリコンの多結晶を装入し、例えば、結晶中の抵抗率がｐ−タイプとなるように、ｐタイプのウェーハに比べて少ないドーパント  ボロン（Ｂ）を添加する。
本発明において、ボロン（Ｂ）濃度がｐ＋タイプとは、抵抗率８ｍΩｃｍ〜１０ｍΩｃｍに相当する濃度であり、ｐ−タイプとは抵抗率０．１〜１００Ωｃｍに相当する濃度であり、ｐタイプとは抵抗率０．１Ωｃｍ〜０．０１Ωｃｍに相当する濃度である。または、リン（Ｐ）濃度がｎ＋タイプとは、抵抗率８ｍΩｃｍ〜１０ｍΩｃｍに相当する濃度であり、ｎタイプとは抵抗率０．１〜１００Ωｃｍに相当する濃度であり、ｎ−タイプとは抵抗率０．１Ωｃｍ〜０．０１Ωｃｍに相当する濃度である。
また、ｐ／ｐ−タイプとは、ｐ−タイプウェーハの上にｐタイプのエピタキシャル層を積層したウェーハを意味し、ｐ／ｎ−タイプとは、ｎ−タイプウェーハの上にｐタイプのエピタキシャル層を積層したウェーハを意味する。
【００３５】
本実施形態においては、炭素濃度が上述した範囲となるようにシリコン溶融液にドーパントを添加する。
また、上述した酸素濃度となるように、結晶回転速度、ルツボ回転速度、加熱条件、印加磁場条件、引き上げ速度等を制御する。
【００３６】
そして、装置内を不活性ガス雰囲気で、減圧の１．３３〜２６．７ｋＰａ（１０〜２００ｔｏｒｒ）とし、不活性ガス（Ａｒガス等）中に水素ガスを３〜２０体積％となるように混合して炉内に流入させる。圧力は、１．３３ｋＰａ（１０ｔｏｒｒ）以上、好ましくは４〜２６．７ｋＰａ（３０〜２００ｔｏｒｒ）、さらに、好ましくは、４〜９．３ｋＰａ（３０〜７０ｔｏｒｒ）が望ましい。圧力の下限は、水素の分圧が低くなると、融液および結晶中の水素濃度が低くなるため、これを防止するために上記の下限の圧力を規定した。圧力の上限は、炉内の圧力が増大するとＡｒ等の不活性ガスの融液上でのガス流速が低下することにより、カーボンヒーターやカーボン部材から脱ガスした炭素や、融液から蒸発したＳｉＯ等の反応物ガスが排気しにくくなることにより、結晶中の炭素濃度が所望値より高くなり、また、ＳｉＯが炉内の融液上部の１１００℃程度またはより低温の部分に凝集することで、ダストを発生させ融液に落下することで結晶の有転位化を引き起こすため、これらを防止するために上記の上限の圧力を規定した。
【００３７】
次いで、ヒータ１０２により加熱してシリコンを溶融させ融液１０３とする。次に、シードチャック１０５に取り付けた種結晶を融液１０３に浸漬し、ルツボ１および引き上げ軸４を回転させつつ結晶引き上げを行う。結晶方位は｛１００｝、｛１１１｝または｛１１０｝のいずれかとし、結晶無転位化のためのシード絞りを行った後、ショルダー部を形成させ、肩変えして例えば３１０ｍｍの目標ボディ径とする。
【００３８】
その後は一定の引き上げ速度で例えば１２００ｍｍまでボディ部を育成し、通常条件で縮径しテイル絞りを行った後、結晶成長を終了する。ここで、引き上げ速度は、抵抗率、シリコン単結晶径サイズ、使用する単結晶引き上げ装置のホットゾーン構造（熱環境）などに応じて適宜選定されるが、例えば、定性的には単結晶面内でＯＳＦリングが発生する領域が含まれる引き上げ速度を採用することができ、その下限は単結晶面内にＯＳＦリング領域が発生しかつ転位クラスタが発生しない引き上げ速度以上とすることができる。
【００３９】
また、前記不活性雰囲気中における水素濃度を、炉内圧は、４．０〜９．３３ｋＰａ（３０〜７０ｔｏｒｒ）に対して３％以上２０％以下の範囲に設定することができる。炉内圧は、１．３３ｋＰａ（１０ｔｏｒｒ）以上、好ましくは４．０〜２６．７ｋＰａ（３０ｔｏｒｒ〜２００ｔｏｒｒ）、さらに、好ましくは、４．０〜９．３ｋＰａ（３０ｔｏｒｒ〜７０ｔｏｒｒ）が望ましい。この下限値は、水素の分圧が低くなると、融液および結晶中の水素濃度が低くなるため、これを防止するために上記の下限の圧力を規定した。上限値は、炉内の圧力が増大するとＡｒ等の不活性ガスの融液上でのガス流速が低下することにより、カーボンヒーターやカーボン部材から脱ガスした炭素や、融液から蒸発したＳｉＯ等の反応物ガスが排気しにくくなることにより、結晶中の炭素濃度が所望値より高くなり、また、ＳｉＯが炉内の融液上部の１１００℃程度またはより低温の部分に凝集することで、ダストを発生させ融液に落下することで結晶の有転位化を引き起こすため、これらを防止するために上記の上限の圧力を規定した。水素分圧として、４０ｐａ以上、４００Ｐａ以下となることが好ましい。  
【００４０】
水素を含む不活性雰囲気中で育成時のシリコン単結晶中の水素濃度は、雰囲気中の水素分圧によって制御できる。水素の結晶への導入は、雰囲気中の水素がシリコン融液に溶解して定常（平衡）状態となり、さらに、結晶へは凝固時に濃度偏析によって液相と固相中の濃度が分配される。
融液中の水素濃度は、ヘンリーの法則から気相中の水素分圧に依存して決まり、凝固直後の結晶中水素濃度は雰囲気中の水素分圧を制御することで結晶の軸方向に一定に所望する濃度で制御できる。
【００４１】
このようなシリコン単結晶育成方法によれば、水素を含む不活性雰囲気中でシリコン単結晶を引き上げることにより、結晶径方向全域にＣＯＰおよび転位クラスタを含まず、かつ、格子間シリコン優勢領域（ＰＩ領域）の単結晶を引き上げ可能なＰＩ領域引き上げ速度の範囲を拡大して引き上げて、単結晶直胴部を転位クラスタを含まない格子間シリコン優勢領域（ＰＩ領域）とすることができる。同時に、このようなシリコン単結晶育成方法によれば、ＯＳＦリングの幅が縮小していることにより、従来、Ｇｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げる際には、非常に狭い範囲に設定しなくてはならなかったＰＩ領域引き上げ速度を広げて、極めて容易に、かつ従来よりもはやい引き上げ速度でＧｒｏｗｎ−ｉｎ欠陥フリー単結晶を育成することが可能となるとともに、結晶面内にＯＳＦリング領域が発生する条件でシリコン単結晶を引き上げた場合には、ＯＳＦリングの幅を縮小してその影響を低減することが可能となる。
なお、ここで、ＰＩ領域引き上げ速度範囲は水素雰囲気中と水素のない不活性雰囲気中とで比較する際に、上述した凝固直後の結晶内の軸方向温度勾配Ｇの値が一定で変化しない状態で比較するものとする。
【００４２】
具体的には、格子間シリコン型のＧｒｏｗｎ−ｉｎ欠陥フリー領域（ＰＩ領域）からなるＧｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げ可能なＰＩ領域引き上げ速度範囲を、水素雰囲気とすることによって、水素のない時に比べて４倍以上、さらには、図５に示すように、４．５倍のマージンに拡大して引き上げをおこなうことができ、このような範囲の引き上げ速度によって所望の単結晶を引き上げることが可能となる。
このとき、ＯＳＦリングの発生領域を小さくすることができる。なお、ＰＶ領域（空孔型のＧｒｏｗｎ−ｉｎ欠陥フリー領域）の大きさは水素添加によって変化しない。
【００４３】
本実施形態においては、上述したように水素添加をおこなうことで、Ｇｒｏｗｎ−ｉｎ欠陥フリー単結晶を引き上げ容易とするとともに、炭素を添加することによって、ＯＳＦリングの影響も低減することができるため、これら相乗効果により、このウェーハ上にエピタキシャル層を成長させた際にＯＳＦリングに起因する欠陥を低減することができ、前述した所望の品質を有する単結晶の引き上げをおこなうことができ、作業効率を向上して、シリコン単結晶、あるいはこのシリコン単結晶から製造するシリコンウェーハの製造コストを大幅に削減することが可能となる。
【００４４】
図３に示すシリコン単結晶引き上げ工程Ｓ１の次に、図３にウェーハ加工工程Ｓ２で示すように、この炭素添加ＣＺシリコン単結晶から加工して、図１（ａ）に示すように、炭素を含むシリコンウェーハＷ０を得る。
【００４５】
ウェーハ加工工程Ｓ２におけるシリコンウェーハ（ウェーハ）Ｗ０の加工方法は通常に従い、ＩＤソーまたはワイヤソー等の切断装置によってスライスし、得られたシリコンウェーハをアニールした後、表面を研磨・洗浄等の表面処理工程とおこなう。なお、これらの工程の他にもラッピング、洗浄、研削等種々の工程があり、工程順の変更、省略等目的に応じ適宜工程は変更使用される。
【００４６】
このようにして得られたシリコンウェーハ１は、ドーパント濃度がｐ−タイプとされ、炭素濃度が０．５×１０１６〜１０.０×１０１６ａｔｏｍｓ／ｃｍ３、および酸素濃度が１．０×１０１８〜１０.０×１０１８ａｔｏｍｓ／ｃｍ３とされる。
【００４７】
炭素は固溶形態でシリコンに含有されるので、シリコン格子中に炭素をシリコンと置換する形で導入される。すなわち、炭素の原子半径はシリコン原子と比較して小さいため置換位置に炭素を配位した場合、結晶の応力場は圧縮応力場となり格子間の酸素および不純物が圧縮応力場に捕獲されやすくなる。この置換位置炭素を起点に、例えばデバイス工程において、転位を伴う酸素との析出物が高密度で発現しやすくなり、シリコンウェーハＷ０に高いゲッタリング効果を付与することができる。これにより、後述するデバイス作り込み工程Ｓ４においても、充分なゲッタリング能を有することが可能となる。
【００４８】
このような炭素の添加濃度は、上述の範囲に規制する必要がある。なぜなら、炭素濃度が上記の範囲未満では、炭素・酸素系析出物の形成促進が活発にならないので、上記した高密度な炭素・酸素系析出物の形成を実現できない。
一方、上記の範囲を超えると、炭素・酸素系析出物の形成が促進され高密度な炭素・酸素系析出物を得られるが、析出物のサイズが抑制される結果、析出物周りの歪みが弱くなる傾向が強くなる。従って、歪みの効果が弱いことから不純物を捕獲するための効果が減少する。
【００４９】
さらに、シリコンウェーハＷ０中の酸素濃度Ｏｉを、上記の範囲に規制する必要がある。なぜなら、酸素濃度が上記の範囲未満では、炭素・酸素系析出物の形成が促進されないために、上記した高密度な析出物が得られない。
一方、上記の範囲を超えると、酸素析出物のサイズが減少し母体シリコン原子と析出物界面における歪みの効果が緩和され歪みによるゲッタリング効果が低下することが懸念されるからである。
【００５０】
図３にウェーハ加工工程Ｓ２で示すように、炭素添加ＣＺ結晶である上記シリコンウェーハＷ０の表面を鏡面加工してから、例えばＳＣ１およびＳＣ２を組み合わせたＲＣＡ洗浄を行う。
【００５１】
次に、図３にプレアニール工程Ｓ３で示すように、重金属をゲッタリングするためのゲッタリングシンクを確保するために、エピタキシャル層Ｗ０ａ成長後に、この条件を付与することにより更なる析出促進が期待できる温度条件として、好ましくは６００〜８５０℃程度で０．２５〜４時間、酸素と、アルゴン、窒素等の不活性ガスとの混合雰囲気中で低温熱処理を施し、置換位置炭素を起点にして炭素・酸素系の酸素析出物Ｗ０７を析出させる必要がある。
なお、本発明において炭素・酸素系析出物とは、炭素を含有した複合体（クラスター）である析出物を意味する。
【００５２】
なお、プレアニール工程Ｓ３におけるＩＧ効果を持たせる熱処理が、上記の温度範囲より低いと炭素・酸素の複合体形成が不足し、ウェーハの金属汚染が生じた場合に充分なゲッタリング能を発現できないため好ましくなく、また上記の温度範囲より高いと、酸素析出物の凝集が過剰におこり、結果的に、ゲッタリングシンクの密度が足りなくなるため、好ましくない。
また、この熱処理においては、６００℃、３０分の条件と同等な析出の発現が可能な熱処理温度・時間以上であれば、温度の上下および処理時間の増減は異なる条件に設定することも可能であり、また、８００℃、４時間の条件と同等な析出の発現が可能な熱処理温度・時間以下であれば、温度の上下および処理時間の増減は異なる条件に設定することも可能である。
【００５３】
その後、図３にエピタキシャル層成膜工程Ｓ４で示すように、エピタキシャル層を成長するためにエピタキシャル成長炉に装入し、各種ＣＶＤ法（化学気相成長法）を用いて、図１（ｂ）に示すように、例えば、ドーパント濃度がｐタイプとされるエピタキシャル層Ｗ０ａを成長させる。
【００５４】
エピタキシャル層Ｗ０ａを形成したｐ／ｐ−タイプのシリコンウェーハＷ１は、図１（ｃ）に示すように、該エピタキシャル層Ｗ０ａ上に、必要に応じて酸化膜Ｗ１ｂ、さらに窒化膜Ｗ１ｃを形成してシリコンウェーハＷ２としてから、デバイス製造工程等の後工程に供することができる。
【００５５】
ここで、デバイス製造工程に供されるシリコンウェーハＷ１またはシリコンウェーハＷ２におけるシリコンウェーハＷ０は、ボロン並びに固溶炭素を含むＣＺ結晶であるが、該結晶成長中に形成された酸素析出核、あるいは酸素析出物がプレアニール工程Ｓ３によりエピタキシャル成長時の熱処理によりシュリンクされないため、シリコンウェーハＷ１段階のシリコンウェーハＷ０には、顕在化された酸化析出物は光学顕微鏡では観察される。
【００５６】
この酸素析出物Ｗ０７は、にエピタキシャル層成膜工程Ｓ４後の固溶炭素を含有するシリコンウェーハＷ１を出発材とすれば、デバイス製造工程の初期段階を経る過程でシリコンウェーハＷ０の全体にわたって自然発生的に析出するため、デバイス製造工程Ｓ５での金属汚染に対するゲッタリング能力の高いゲッタリングシンクを、エピタキシャル層の直下からシリコンウェーハＷ０の全厚にわたって形成することができる。従って、エピタキシャル層の近接領域におけるゲッタリングが実現される。
【００５７】
このゲッタリングを実現するには、炭素・酸素系の複合体である酸素析出物（ＢＭＤ）Ｗ０７は、エピタキシャル層成膜工程Ｓ４後のシリコンウェーハＷ０中に１．０×１０６〜１．０×１０１１個／ｃｍ３ で存在し、かつ、サイズが１０〜１００ｎｍあることが好ましい。
なお、この場合のＢＭＤサイズとは、シリコンウェーハの厚み方向断面のＴＥＭ観察像における析出物の対角線長を意味し、該観察視野内の析出物の平均値で示すこととする。
【００５８】
エピタキシャル層成膜工程Ｓ４後の酸素析出物Ｗ０７のサイズを上記の範囲のうち下限以上にするのは、母体シリコン原子と酸素析出物の界面に生じる歪みの効果を用いて格子間不純物（例えば重金属など）を捕獲（ゲッタリング）する確率を増加するためである。また、酸素析出物Ｗ０７のサイズが上記の範囲以上であると、ウェーハ強度が低下する、あるいは、エピタキシャル層での転位発生等の影響が出るため、好ましくない。
また、酸素析出物Ｗ０７のシリコンウェーハ中における密度は、シリコン結晶中における重金属の捕獲（ゲッタリング）は、母体シリコン原子と酸素析出物との界面に生じる歪みおよび界面準位密度（体積密度）に依存するために、上記の範囲とすることが好ましい。
【００５９】
図３に示すデバイス工程Ｓ５は、シリコンウェーハＷ２表面上にデバイスとなる構造を形成し、図２に示すように、シリコンウェーハＷ３を製造する。
【００６０】
確認済
具体的には、図２（ａ）に示すように、ｐ−タイプシリコン基板Ｗ０の上にｐ型のエピタキシャル層（高濃度不純物含有層）Ｗ０ａを形成したシリコン基板Ｗ２を用意し、図２（ｂ）に示すように、このエピタキシャル層Ｗ０ａ上にｐタイプよりも不純物濃度の低い低濃度不純物含有層Ｗ０ｄを形成する。
【００６１】
次いで、図２（ｃ）に示すように、基板の表面近傍に不純物注入などによって素子活性領域Ｗ０ｅを形成する。また、基板の表面に酸化膜や配線層などの積層構造を形成し、トランジスタや容量（図示せず）を形成する。次いで、素子活性領域Ｗ０ｅが形成された基板の表面を覆う表面保護膜（図示せず）を形成し、シリコン基板Ｗ３とする。
【００６２】
なお、デバイス工程Ｓ５における熱処理条件は、図６に示す各条件に対応するものである。
具体的には、エピタキシャル層Ｗ０ａを成膜する前のシリコンウェーハＷ０に対して、図６に示す処理温度、処理時間、昇降温速度、雰囲気条件は、それぞれが、
保持温度６００℃で３０分、３％Ｏ２含有のＮ２雰囲気
昇温速度５℃／ｍｉｎ、
保持温度７５０℃で６０分、Ｎ２雰囲気
保持温度９００℃で１０秒、Ｎ２雰囲気
降温速度７５０℃から１℃／ｍｉｎ、その後、８℃／ｍｉｎ、Ｎ２雰囲気
保持温度９００℃で３０ｍｉｎ、乾燥Ｏ２雰囲気
降温速度３℃／ｍｉｎ、Ｎ２雰囲気
保持温度６５０℃で３０分、Ｎ２雰囲気
である。
【００６３】
シリコン基板Ｗ３表面近傍には、図３に示すように、ＰＮ接合などを有する素子活性領域（デバイス領域）Ｗ０ｅが形成される。素子活性領域Ｗ０ｅは、下部半導体チップＷ０の表面から２０μｍ程度の深さまで形成される。低濃度不純物含有層Ｗ０ｄでは、高濃度不純物含有層Ｗ０ａに含まれるボロンが、低濃度不純物含有層Ｗ０ｄ中に拡散した不純物拡散領域が境界部分に形成される。不純物拡散領域は、数μｍ程度の厚みを有する。
このように、表面にロジック素子となる部分が形成された基板Ｗ３を製造する。
【００６４】
ロジック素子となる部分が形成されたシリコン基板Ｗ３は、上部半導体チップとされ、これは、例えばＤＲＡＭ以外のメモリ半導体装置、ＣＰＵ、ＤＳＰ（Digital Signal Processor）などである。または、下部半導体チップとされることもでき、これは例えばＤＲＡＭ等のメモリ半導体装置である。これら下部半導体チップ及び上部半導体チップは、ＭＣＰ（Multi Chip Package）基板ととともに、ボンディングワイヤによって接続されマルチチップパッケージとなる。
【００６５】
また、デバイス製造工程においては、厚さＴ５が４０μｍ以下とされている。
このデバイス工程Ｓ５の最終工程には３０μｍ程度にまでウェーハ裏面を除去する薄厚化工程を含むものである。
【００６６】
薄厚化工程においては、まず、研削処理工程として、図７（ａ）に示す厚さＴ３とされる前記シリコン基板Ｗ３の裏面Ｗ３ａを研削加工によって薄厚化して、図７（ｂ）に示す厚さＴ４の基板Ｗ４とする。
このときの条件としては、次のように設定される。
厚さＴ３；１０００〜５００μｍ、８００〜６００μｍ、７００μｍ程度（７００μｍ）
厚さＴ４；６０μｍ（５０〜８０μｍ）
【００６７】
さらに、薄厚化工程においては、研削処理工程の後、コロイダルシリカまたはシリコン結晶あるいはダイヤモンドライクカーボンからなる硬度１μｍ〜１０μｍ程度の硬質なスラリーでＣＭＰ加工工程により、図７（ｃ）に示す厚さＴ５の基板Ｗ５とする。
このときの条件としては、次のように設定される。
厚さＴ５；３０μｍ程度以下
【００６８】
このＣＭＰ処理条件としては、次のように設定される。
硬度２００ＨＶ〜１０００ＨＶ程度、粒径１０〜１００ｎｍ程度のコロイダルシリカまたはシリコン結晶あるいはダイヤモンドライクカーボンからなる砥粒が重量比１％〜５％ｗｔのスラリーにより、アルミナからなる定盤上で、圧力１００ｇ／ｃｍ２〜５００ｇ／ｃｍ２、処理時間１０〜６０ｓｅｃ程度の処理をおこなう。
【００６９】
その後、研磨工程として、圧力１００ｇ／ｃｍ２〜５００ｇ／ｃｍ２、処理時間１０〜６０ｓｅｃ程度の処理をおこなう。
【００７０】
また、デバイス工程Ｓ５としては、メモリ素子の一般的な製造工程も採用することができる。その一例を示すが、特にこの構造・工程に限定する必要はない。
デバイス工程Ｓ５では、フローティングゲートを有するMOS-FET（金属酸化物半導体接合トランジスタ）を形成する。これにより、表面にメモリ素子Ｍとなる部分が形成されたシリコン基板Ｗ３を製造する。
【００７１】
例えば、NAND-FLASHあるいはNOR-FLASHなどのMulti Chip Package(MCP)用のウェーハとしての利用等が可能である。この場合もデバイス構造はCMOSであることから前記ボロン（Ｂ）濃度が抵抗率８ｍΩｃｍ〜１０ｍΩｃｍに相当する濃度、炭素濃度が１．０×１０１６〜１.６×１０１７ａｔｏｍｓ／ｃｍ３、酸素濃度が１．４×１０１８〜１．６×１０１８ａｔｏｍｓ／ｃｍ３の範囲および、裏面残留応力が上記の範囲にてＩＧおよびＥＧによる高ゲッタリング能力の維持が可能である。
【００７２】
以上のようにしてデバイス１の製造に供されるシリコンウェーハＷ１を作製することにより重金属に耐性のある薄厚化デバイス素子を形成することができる。
【００７３】
本発明のウェーハによる薄厚化デバイス素子の例であるＭＣＰとして図８にデバイス１を示す。
このデバイス１は、図８に示すように、デバイス１は、実装基板４上に、下から順に、１または複数のメモリアレイチップ１０を積層し、更に、最上位のメモリアレイチップ１０の上に１つの制御チップ２０を積層して構成される。メモリアレイチップ１０が１つの場合には、制御チップ２０とメモリアレイチップ１０に分割する利点がないようにも見えるが、メモリアレイチップ１０の積層数を加減することで、記憶容量の調整が可能となることから、最小記憶容量で十分な用途には、１つの制御チップ２０と１つのメモリアレイチップ１０を積層したデバイス１を提供することができる。
【００７４】
図８に示すように、メモリアレイチップ１０には、チップを表裏貫通する第１貫通電極Ｔ１が複数設けられ、制御チップ２０には、チップを表裏貫通する第２貫通電極Ｔ２が複数設けられている。複数の第１貫通電極Ｔ１は、複数のメモリアレイチップ１０の夫々において同位置に設けられている。本実施形態では、複数のメモリアレイチップ１０は全て同一チップで構成されている。また、複数の第２貫通電極Ｔ２は、制御チップ２０をメモリアレイチップ１０上に積層した場合に、複数の第１貫通電極Ｔ１と対応する貫通電極同士が同位置に整合するように配置されている。従って、図に示す積層状態では、４つのメモリアレイチップ１０の各層の第１貫通電極Ｔ１は、対応する貫通電極同士が上下に重なって互いに電気的に接続し、最上位のメモリアレイチップ１０の第１貫通電極Ｔ１と制御チップ２０の第２貫通電極Ｔ２は、対応する貫通電極同士が上下に重なって互いに電気的に接続する。この結果、制御チップ２０の第２貫通電極Ｔ２は、各層のメモリアレイチップ１０の対応する第１貫通電極Ｔ１の夫々と電気的に接続している。
【００７５】
更に、制御チップ２０には、外部との電気的接続用の外部接続用パッドＴ−３が複数設けられ、当該外部接続用パッドＴ−３が実装基板４上に設けられた外部接続用端子Ｔ−５と電気的に接続されている。当該電気的接続には、図８の示す実施例ではワイヤボンディングを使用しているが、ワイヤボンディングに限定されるものではない。
【００７６】
第１貫通電極Ｔ１と第２貫通電極Ｔ２は、夫々のチップを貫通する貫通孔の内壁に絶縁膜を形成した後、当該貫通孔に電極材料が充填され裏面から下方に突出し、積層した場合に下側に位置するチップの対応する貫通電極の上面と接触可能に構成されている。また、第１貫通電極Ｔ１と第２貫通電極Ｔ２は、周知の方法により形成される。
【００７７】
このようなメモリアレイチップ１０が、本発明の薄厚化されたウェーハからダイシングされたもので、その厚さ寸法が、１０μｍ〜３０μｍとされる。３０μｍより厚い場合には、デバイス１の小型化が充分できないため好ましくなく、１０μｍより薄いと、ウェーハの搬送に不具合を生じる等のハンドリング性の悪化を招くため好ましくない。
【００７８】
実施例
図９は、本発明における炭素添加ＣＺシリコン単結晶からスライスされたシリコンウェーハ基板を用いてのゲッタリング能力評価結果を示すグラフである。
ゲッタリング能力評価実験のフローは、図１０に示すように、エピタキシャルウェーハ準備工程Ｓ０１、強制金属汚染工程Ｓ０２、強制金属汚染測定工程Ｓ０３、金属汚染拡散熱処理工程Ｓ０４、ゲッタリング能測定工程Ｓ０５によるものとした。
【００７９】
エピタキシャルウェーハ準備工程Ｓ０１においては、石英ルツボ内にシリコン結晶の原料であるポリシリコンを積層配置し、このポリシリコンの表面上にグラファイト粉を適量塗布してボロンを添加し、チョクラルスキー法（ＣＺ法）に従って、炭素を添加し酸素濃度を制御した炭素添加ＣＺシリコン単結晶を作製した。この際、上述したｐ−タイプのボロン濃度、炭素濃度が０．５×１０１６〜１０×１０１６ａｔｏｍｓ／ｃｍ３ 、酸素濃度が１．０×１０１８〜１．０×１０１９ａｔｏｍｓ／ｃｍ３ とした。
【００８０】
次いで、図１（ｂ）に示したように、上記の炭素添加ボロンＣＺシリコン単結晶をシリコン基板Ｗ０とした。
【００８１】
その表面を鏡面加工してから、ＳＣ１およびＳＣ２を組み合わせたＲＣＡ洗浄を行い、その後、エピタキシャル成長炉に装入し、これにＢ濃度がｐタイプのボロン濃度とされたシリコンエピタキシャル層を膜厚４．５μｍとしてＣＶＤ法にて形成した。なお、ＣＶＤ法は、ＳｉＨＣｌ３（トリクロロシラン）およびＳｉＨ４（モノシラン）を原料ガスとして行った。
次いで、本願発明における酸素析出物の発生を促進する熱処理として炭素と酸素による複合体を形成しゲッタリングシンクを形成する６００〜８００℃で０．２５〜３時間のプレアニール工程処理（低温熱処理）をおこなった。
【００８２】
また、比較のために、この条件とは、ボロン濃度、炭素濃度、ＤＫ処理条件の有無等において、条件の異なるシリコンエピタキシャルウェーハを用意した。
【００８３】
強制金属汚染工程Ｓ２においては、Ｎｉ、または、Ｃｕを汚染源として、ウェーハ表面に強制的に金属汚染させた。汚染レベルは、Ｎｉ、Ｃｕのいずれにおいても、１×１０１２ａｔｏｍｓ／ｃｍ２程度と、１×１０１３ａｔｏｍｓ／ｃｍ２程度の２種類のものを用意した。
【００８４】
強制金属汚染測定工程Ｓ０３では、原子吸光分析法で汚染を測定した。
【００８５】
金属汚染拡散熱処理工程Ｓ０４においては、実際のデバイスプロセスを摸して、図６に示すように、５段階のステップで熱処理を行った。
図６に示す処理温度、処理時間、昇降温速度、雰囲気条件は、それぞれのステップにおいて、
保持温度６００℃で３０分、３％Ｏ２含有のＮ２雰囲気
昇温速度５℃／ｍｉｎ、
保持温度７５０℃で６０分、Ｎ２雰囲気
保持温度９００℃で１０秒、Ｎ２雰囲気
降温速度７５０℃から１℃／ｍｉｎ、その後、８℃／ｍｉｎ、Ｎ２雰囲気
保持温度９００℃で３０ｍｉｎ、乾燥Ｏ２雰囲気
降温速度３℃／ｍｉｎ、Ｎ２雰囲気
保持温度６５０℃で３０分、Ｎ２雰囲気
である。
【００８６】
ゲッタリング能測定工程Ｓ０５においては、図６に示すステップの熱処理が終了したウェーハの表面汚染レベルを、強制金属汚染測定工程Ｓ０３と同様に原子吸光分析法で汚染を測定し、表面汚染レベルが検出限界（Ｎｉでは１×１０１０ａｔｏｍｓ／ｃｍ２ かその半分程度の５×１０９ａｔｏｍｓ／ｃｍ２、Ｃｕでは１×１０９  ａｔｏｍｓ／ｃｍ２  ）にまで低減しているかでゲッタリング能を判定した。
【００８７】
その結果、ゲッタリング能力は、２５枚中、炭素添加なしエピウェーハで５０％で上記のレベルまで汚染レベルが低下していたが、これに対し、炭素添加エピウェーハでは、８０％、炭素添加エピウェーハ＋低温熱処理では、１００％のウェーハでゲッタリング能が確認できた。引き上げた炭化添加ＣＺシリコン単結晶からスライスしたシリコンウェーハに形成された複合体の析出を促進する低温熱処理をおこなうプレアニール工程とを有することで、炭素、酸素等による複合体形成により、充分に高いゲッタリング能を有し、金属汚染の影響を低減可能なシリコンウェーハを提供でき、これにより、製造コスト、デバイス工程におけるパーティクル発生などの問題点を解決できるという効果を奏することができることがわかる。
【符号の説明】
【００８８】
Ｗ０，Ｗ３…シリコンウェーハ
Ｗ０ａ…エピタキシャル層
【図１】
2011054654.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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