(57)【要約】【課題】複数のＤ／Ａ変換回路の素子サイズを低減させるＤ／Ａ変換装置を提供する。【解決手段】  Ｎビットの電流源であるＮ個の第１トランジスタをそれぞれ有する複数のＤ／Ａ変換回路２０ａ〜２０ｃと、前記複数のＤ／Ａ変換回路２０ａ〜２０ｃそれぞれにおける前記Ｎ個の第１トランジスタのゲートにバイナリ重み付けされた電流を流すための電位を発生させるゲート電位発生回路１０とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｎビットの電流源であるＮ個の第１トランジスタをそれぞれ有する複数の電流発生部と、
前記複数の電流発生部それぞれにおける前記Ｎ個の第１トランジスタのゲートにバイナリ重み付けされた電流を流すための電位を発生させる電位発生部と
を有するＤ／Ａ変換装置。
【請求項２】
前記電位発生部は、異なるチャネル長によりそれぞれバイナリ重み付けされ、前記複数の電流発生部それぞれにおける前記Ｎ個の第１トランジスタのゲートとそれぞれダイオード接続されたＮ個の第２トランジスタと、該Ｎ個の第２トランジスタのそれぞれに対し同量の電流を分配するカレントミラー回路を有することを特徴とする請求項１に記載のＤ／Ａ変換装置。
【請求項３】
前記電位発生部は、前記複数の電流発生部それぞれにおける前記Ｎ個の第１トランジスタのゲートとそれぞれダイオード接続されたＮ個の第２トランジスタと、該Ｎ個の第２トランジスタのそれぞれに対し、バイナリ重み付けされた電流を分配するカレントミラー回路を有することを特徴とする請求項１に記載のＤ／Ａ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換装置に係り、特に複数のＤ／Ａ変換回路を有するＤ／Ａ変換装置に関するものである。
【背景技術】
【０００２】
従来、Ｄ／Ａ変換装置の１つとして、バイナリ型のカレントステアリング方式のＤ／Ａ変換装置が知られている。図３は、従来のバイナリ型のカレントステアリング方式のＤ／Ａ変換装置を示す回路図である。
【０００３】
図３に示すバイナリ型のカレントステアリング方式のＤ／Ａ変換装置３は、同様の回路構成を持つ複数の４ｂｉｔのＤ／Ａ変換回路４０ａ〜４０ｃと、これらに基準電流を供給するリファレンス回路３０とを備える。リファレンス回路３０は、定電流Ｉを供給する定電流源Ｓ、定電流源Ｓに直接接続されたトランジスタＱ２７、Ｄ／Ａ変換回路４０ａ〜４０ｃに電流Ｉをそれぞれ分配するトランジスタＱ２８〜Ｑ３０を有する。単位サイズのトランジスタのチャネル幅Ｗを１とした場合、Ｑ２８〜Ｑ３０のチャネル幅Ｗは１とする。Ｄ／Ａ変換回路４０ａ〜４０ｃは、それぞれ、トランジスタＱ２２〜Ｑ２６、スイッチｓｗ０〜ｓｗ３を有し、カレントミラー回路によって、リファレンス回路３０と接続されたＱ２２による基準電流入力Ｉに対してバイナリ重み付けした電流Ｉ，２Ｉ，４Ｉ，８Ｉが流れる。このバイナリ重み付けは、スイッチｓｗ０〜ｓｗ３とそれぞれ接続されたＱ２３〜Ｑ２６それぞれのチャネル幅の単位サイズにより決定される。ここで、Ｑ２３，Ｑ２４，Ｑ２５，Ｑ２６のチャネル幅は、それぞれＷ＝１，２，４，８とする。スイッチｓｗ０〜ｓｗ３は、Ｄ／Ａ変換回路４０ａ〜４０ｃそれぞれに対する設定入力バイナリコードに対応するｂｉｔに応じてそれぞれＯＮにされる。Ｄ／Ａ変換回路４０ａ〜４０ｃは、スイッチがＯＮとなったビットの重み付け電流が加算され、出力電流Ｉｏｕｔに出力されることにより、それぞれＤ／Ａ変換を行う。なお、図３におけるＱ２２〜Ｑ３０のチャネル長は互いに同一とする。
【０００４】
また、本出願に関連する技術として、アクティブマトリックス電界発光素子の駆動回路が知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３８１４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したＤ／Ａ変換装置は、Ｄ／Ａ変換回路のビット数をＮとした場合、１つのＤ／Ａ変換回路に対して、２N個のトランジスタを必要とする。更に、Ｄ／Ａ変換装置がＤ／Ａ変換回路を複数有する場合、Ｄ／Ａ変換回路の数をＣｈとした場合、２N×Ｃｈ個のトランジスタが必要となる。また、必要となるトランジスタ数が多くなることにより、回路面積を大きくしなければならないという問題がある。
【０００７】
本発明は、上述した問題点を解決するためになされたものであり、複数のＤ／Ａ変換回路の素子サイズを低減させることを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するため、本発明の一態様に係るＤ／Ａ変換装置は、Ｎビットの電
流源であるＮ個の第１トランジスタをそれぞれ有する複数の電流発生部と、前記複数の電流発生部それぞれにおける前記Ｎ個の第１トランジスタのゲートにバイナリ重み付けされた電位を発生させる電位発生部とを有する。
【発明の効果】
【０００９】
本発明のＤ／Ａ変換装置によれば、複数のＤ／Ａ変換回路のトランジスタ数を低減させることができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係るＤ／Ａ変換装置を示す回路図である。
【図２】実施の形態２に係るＤ／Ａ変換装置を示す回路図である。
【図３】従来のバイナリ型のカレントステアリング方式のＤ／Ａ変換装置を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本実施の形態について図面を参照しつつ説明する。
【００１２】
（実施の形態１）
実施の形態１に係るＤ／Ａ変換装置の回路構成について説明する。図１は、実施の形態１に係るＤ／Ａ変換装置を示す回路図である。
【００１３】
実施の形態１に係るＤ／Ａ変換装置１は、バイナリ型のカレントステアリング方式のＤ／Ａ変換装置であり、図１に示すように、Ｄ／Ａ変換回路２０ａ〜２０ｃ（複数の電流発生部）と、これらに対して電位を供給するゲート電位発生回路１０（電位発生部）とを備える。
【００１４】
Ｄ／Ａ変換回路２０ａ〜２０ｃのそれぞれは、スイッチｓｗ０〜ｓｗ３と、スイッチｓｗ０，ｓｗ１，ｓｗ２，ｓｗ３にそれぞれドレインが接続されたトランジスタＱ０，Ｑ１，Ｑ２，Ｑ３を有する。単位サイズのトランジスタのチャネル幅Ｗを１、チャネル長Ｌを１とした場合、Ｑ１〜Ｑ３それぞれのチャネル幅Ｗは１、チャネル長Ｌは１とする。なお、実施の形態１及び後述する実施の形態２において、トランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とする。
【００１５】
ゲート電位発生回路１０は、定電流Ｉを供給する定電流源ＳとトランジスタＱ４〜７と、電流ＩをトランジスタＱ４〜７のそれぞれに流すカレントミラー回路を構成するトランジスタＱ８〜Ｑ１２とを有する。ＳはＱ８にＩを流す。Ｑ９，Ｑ１０，Ｑ１１，Ｑ１２は、Ｑ８を流れる電流Ｉに等しい電流ＩをＱ７，Ｑ６，Ｑ５，Ｑ４をそれぞれ流す。Ｑ８〜Ｑ１２はチャネル幅Ｗを１、チャネル長Ｌを１とする。Ｑ４，Ｑ５，Ｑ６，Ｑ７は、チャネル幅Ｗを全て１とし、チャネル長Ｌをそれぞれ１，２，４，８とする。
【００１６】
Ｑ４は、Ｑ１２のドレインとＤ／Ａ変換回路２０ａ〜２０ｃのＱ０のゲートとにダイオード接続され、電流Ｉが流れることによりＱ４のゲートに電位Ｖ0を発生させる。また、Ｑ５は、Ｑ１１のドレインとＤ／Ａ変換回路２０ａ〜２０ｃのＱ１のゲートとにダイオード接続され、電流Ｉが流れることによりＱ５のゲートに電位Ｖ1を発生させる。また、Ｑ６は、Ｑ１０のドレインとＤ／Ａ変換回路２０ａ〜２０ｃのＱ２のゲートとにダイオード接続され、電流Ｉが流れることによりＱ６のゲートに電位Ｖ2を発生させる。また、Ｑ７は、Ｑ９のドレインとＤ／Ａ変換回路２０ａ〜２０ｃのＱ３のゲートとにダイオード接続され、電流Ｉが流れることによりＱ７のゲートに電位Ｖ3を発生させる。チャネル幅がＷ＝１、チャネル長がＬ＝１であるトランジスタに電流Ｉを流した場合の値をＶｅｆｆ、こ
のトランジスタのスレッショルドをＶｔｈとした場合、Ｖ0，Ｖ1，Ｖ2，Ｖ3の電位は、以下の式に示す値になる。
【００１７】
【数１】
2011199741.tif 000003
【００１８】
【数２】
2011199741.tif 000004
【００１９】
【数３】
2011199741.tif 000005
【００２０】
【数４】
2011199741.tif 000006
【００２１】
Ｑ４〜Ｑ７により発生された電位Ｖ0〜Ｖ3により、Ｄ／Ａ変換回路２０ａ〜２０ｃにおけるＱ０，Ｑ１，Ｑ２，Ｑ３は、そのゲートに電位Ｖ0，Ｖ1，Ｖ2，Ｖ3がそれぞれ発生する。これにより、ｂｉｔ１，ｂｉｔ２，ｂｉｔ３，ｂｉｔ４にバイナリ重み付けされた電流Ｉ，２Ｉ，４Ｉ，８Ｉをそれぞれ流れる。また、ｓｗ０〜ｓｗ３は、Ｄ／Ａ変換回路２０ａ〜２０ｃそれぞれに対する設定入力バイナリコードに対応するｂｉｔに応じてそれぞれＯＮにされる。Ｄ／Ａ変換回路２０ａ〜２０ｃは、スイッチがＯＮとなったｂｉｔの重み付け電流が加算され、出力電流Ｉｏｕｔに出力されることにより、それぞれＤ／Ａ変換を行う。
【００２２】
上述したように、電流Ｉにバイナリ重み付けを行うためのトランジスタを複数のＤ／Ａ
変換回路で共有することにより、Ｄ／Ａ変換回路１つあたりの素子サイズを低減させることができる。例えば、図３に示したＤ／Ａ変換回路１つあたりの素子サイズが１６であるのに対し、本実施の形態におけるＤ／Ａ変換回路１つあたりの素子サイズは４である。従って、多数のＤ／Ａ変換回路を搭載する場合、本実施の形態に係るＤ／Ａ変換装置１は、従来のＤ／Ａ変換装置３よりも素子の総数及び回路の総面積を小さくすることができる。
【００２３】
（実施の形態２）
実施の形態２に係るＤ／Ａ変換装置は、ゲート電位発生回路の回路構成が実施の形態１に係るＤ／Ａ変換装置とは異なる。実施の形態１に係るＤ／Ａ変換装置とは異なる実施の形態２に係るＤ／Ａ変換装置の回路構成について説明する。図２は、実施の形態２に係るＤ／Ａ変換装置を示す回路図である。
【００２４】
図２に示すように、実施の形態２に係るＤ／Ａ変換装置２は、実施の形態１におけるゲート電位発生回路１０とは異なるゲート電位発生回路１０’（電位発生部）を有する。ゲート電位発生回路１０’は、定電流Ｉを供給する定電流源ＳとトランジスタＱ１３〜１６と、重み付けされた電流をＱ１３〜１６に流すカレントミラー回路を構成するトランジスタＱ１７〜Ｑ２１とを有する。
【００２５】
Ｑ１７は、電流源Ｓにダイオード接続され、チャネル幅Ｗを１、チャネル長Ｌを１とする。Ｑ１８は、チャネル幅Ｗを８、チャネル長Ｌを１とし、８ＩをＱ１６へ流す。Ｑ１９は、チャネル幅Ｗを４、チャネル長Ｌを１とし、４ＩをＱ１５へ流す。Ｑ２０は、チャネル幅Ｗを２、チャネル長Ｌを１とし、２ＩをＱ１４へ流す。Ｑ２１は、チャネル幅Ｗを１、チャネル長Ｌを１とし、ＩをＱ１３へ流す。
【００２６】
Ｑ１３は、Ｑ０のゲート及びＱ２１のドレインとダイオード接続される。Ｑ１４は、Ｑ１のゲート及びＱ２０のドレインとダイオード接続される。Ｑ１５は、Ｑ２のゲート及びＱ１９のドレインとダイオード接続される。Ｑ１６は、Ｑ３のゲート及びＱ１８のドレインとダイオード接続される。Ｑ１３〜Ｑ１６はそれぞれ、チャネル幅Ｗを１、チャネル長Ｌを１とする。
【００２７】
Ｑ１３及びＱ２１は、Ｑ０に電位Ｖ0を発生させる。Ｑ１４及びＱ２０は、Ｑ１に電位Ｖ1を発生させる。Ｑ１５及びＱ１９は、Ｑ２に電位Ｖ2を発生させる。Ｑ１６及びＱ１８は、Ｑ３に電位Ｖ3を発生させる。Ｖ0〜Ｖ3の値は実施の形態１と同様である。
【００２８】
本発明は、その精神または主要な特徴から逸脱することなく、他の様々な形で実施することができる。そのため、前述の実施の形態は、あらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明の範囲は、特許請求の範囲によって示すものであって、明細書本文には、何ら拘束されない。更に、特許請求の範囲の均等範囲に属する全ての変形、様々な改良、代替および改質は、全て本発明の範囲内のものである。
【符号の説明】
【００２９】
１〜３  Ｄ／Ａ変換装置
１０  ゲート電位発生回路
１０’  ゲート電位発生回路
２０ａ〜２０ｃ  Ｄ／Ａ変換回路
３０  リファレンス回路
４０ａ〜４０ｃ  Ｄ／Ａ変換回路
Ｑ０〜Ｑ３０  トランジスタ
Ｓ  定電流源
【図１】
2011199741.tif 000007
【図２】
2011199741.tif 000008
【図３】
2011199741.tif 000009