(57)【要約】【課題】ゲート電極に注入された不純物に起因するゲートリークを低減させる。【解決手段】ゲート電極１４が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ２以上の領域において、多結晶シリコン膜１４´に炭素１５を導入してから、多結晶シリコン膜１４´にリン１６を導入し、多結晶シリコン膜１４´をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極に導入されたリンまたはヒ素を含む不純物と、
前記ゲート電極に導入された炭素と、
前記ゲート電極の両側に配置されるように前記半導体基板に形成された不純物拡散層とを備え、
前記ゲート電極および前記不純物拡散層が形成されたアクティブ領域による被覆率は５０％以上かつその面積が０．０２ｍｍ２以上であることを特徴とする半導体装置。
【請求項２】
前記炭素の濃度は、５Ｅ１９〜３Ｅ２０／ｃｍ３の範囲にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の中央部よりも端部の方の濃度が低くなるように分布されたリンまたはヒ素を含む不純物と、
前記ゲート電極の両側に配置されるように前記半導体基板に形成された不純物拡散層を備え、
前記ゲート電極および前記不純物拡散層が形成されたアクティブ領域による被覆率は５０％以上かつその面積が０．０２ｍｍ２以上であることを特徴とする半導体装置。
【請求項４】
前記ゲート電極の端部の不純物濃度は、前記ゲート電極の中央部の不純物濃度よりも２０％以上低いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を成膜する工程と、
前記多結晶シリコン膜にリンまたはヒ素を含む不純物を注入する工程と、
前記多結晶シリコン膜に炭素を注入する工程と、
前記リンまたはヒ素を含む不純物および炭素が注入された多結晶シリコン膜を加工することでゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を注入することで、前記ゲート電極の両側に配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備え、
前記ゲート電極および前記ソース／ドレイン層が形成されたアクティブ領域による被覆率は５０％以上かつその面積が０．０２ｍｍ２以上であることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を成膜する工程と、
前記多結晶シリコン膜にリンまたはヒ素を含む不純物を注入する工程と、
前記リンまたはヒ素を含む不純物が注入された多結晶シリコン膜を加工することでゲート電極を形成する工程と、
前記ゲート電極の表面を熱酸化することで、前記リンまたはヒ素を含む不純物を前記ゲート電極の端部に偏析させる工程と、
前記ゲート電極の端部に偏析された不純物および前記ゲート電極の表面に形成された酸化膜を除去する工程と、
前記端部に偏析された不純物が除去されたゲート電極をマスクとして前記半導体基板に不純物を注入することで、前記ゲート電極の両側に配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備え、
前記ゲート電極および前記ソース／ドレイン層が形成されたアクティブ領域による被覆率は５０％以上かつその面積が０．０２ｍｍ２以上であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、リンの拡散による局所的なゲートリークの増大を低減する方法に適用して好適なものである。
【背景技術】
【０００２】
半導体基板上に形成される電界効果トランジスタでは、ゲート電極の材料として多結晶シリコンが一般的に用いられている。そして、ゲート電極の導電性を制御するために、リンなどの不純物が多結晶シリコンに注入される。
【０００３】
ここで、活性化アニールなどの熱処理を行うと、リンなどの不純物がゲート電極の端部に偏析し、そのリンなどの不純物がゲート絶縁膜にダメージを与えることから、局所的なゲートリークの増大が引き起こされることがある。
【０００４】
また、例えば、特許文献１には、ゲートエッジ部でのリーク電流を抑制するために、トンネル膜の残膜を通して不純物を半導体基板にイオン注入した後、トンネル膜の残膜を除去し、熱酸化によりフローティングゲートの側壁に保護膜を形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２９４８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ゲート電極に注入された不純物に起因する局所的なゲートリークの増大を低減させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に導入されたリンまたはヒ素を含む不純物と、前記ゲート電極に導入された炭素と、前記ゲート電極の両側に配置されるように前記半導体基板に形成された不純物拡散層とを備え、前記ゲート電極および前記不純物拡散層が形成されたアクティブ領域による被覆率は５０％以上かつその面積が０．０２ｍｍ２以上であることを特徴とする半導体装置を提供する。
【０００８】
本発明の一態様によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の中央部よりも端部の方の濃度が低くなるように分布されたリンまたはヒ素を含む不純物と、前記ゲート電極の両側に配置されるように前記半導体基板に形成された不純物拡散層とを備え、前記ゲート電極および前記不純物拡散層が形成されたアクティブ領域による被覆率は５０％以上かつその面積が０．０２ｍｍ２以上であることを特徴とする半導体装置を提供する。
【０００９】
本発明の一態様によれば、半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を成膜する工程と、前記多結晶シリコン膜にリンまたはヒ素を含む不純物を注入する工程と、前記多結晶シリコン膜に炭素を注入する工程と、前記リンまたはヒ素を含む不純物および炭素が注入された多結晶シリコン膜を加工することでゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を注入することで、前記ゲート電極の両側に配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備え、前記ゲート電極および前記ソース／ドレイン層が形成されたアクティブ領域による被覆率は５０％以上かつその面積が０．０２ｍｍ２以上であることを特徴とする半導体装置の製造方法を提供する。
【００１０】
本発明の一態様によれば、半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を成膜する工程と、前記多結晶シリコン膜にリンまたはヒ素を含む不純物を注入する工程と、前記リンまたはヒ素を含む不純物が注入された多結晶シリコン膜を加工することでゲート電極を形成する工程と、前記ゲート電極の表面を熱酸化することで、前記リンまたはヒ素を含む不純物を前記ゲート電極の端部に偏析させる工程と、前記ゲート電極の端部に偏析された不純物および前記ゲート電極の表面に形成された酸化膜を除去する工程と、前記端部に偏析された不純物が除去されたゲート電極をマスクとして前記半導体基板に不純物を注入することで、前記ゲート電極の両側に配置されたソース／ドレイン層を前記半導体基板に形成する工程とを備え、前記ゲート電極および前記ソース／ドレイン層が形成されたアクティブ領域による被覆率は５０％以上かつその面積が０．０２ｍｍ２以上であることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１１】
本発明によれば、ゲート電極に注入された不純物に起因する局所的なゲートリークの増大を低減させることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】図２は、回路ブロックが密に配置されている場合の温度差分布を示す図である。
【図３】図３は、回路ブロックが疎に配置されている場合の温度差分布を示す図である。
【図４】図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１４】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、半導体基板１１に素子分離層１２を形成する。なお、半導体基板１１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣ、ＧａＩｎＡｓＰなどを用いることができる。また、素子分離層１２としては、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いるようにしてもよいし、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）を用いるようにしてもよい。また、素子分離絶縁層１２の材料は、例えば、シリコン酸化膜を用いることができる。
【００１５】
次に、素子分離層１２で分離された半導体基板１１上にゲート絶縁膜１３を形成する。なお、ゲート絶縁膜１３の材料は、シリコン酸化膜を用いるようにしてもよいし、ＰＬＺＴなどの高誘電体膜を用いるようにしてもよい。また、ゲート絶縁膜１３の膜厚は、１．４ｎｍ以下であることが好ましい。次に、ＣＶＤなどの方法を用いることにより、ゲート絶縁膜１３上に多結晶シリコン膜１４´を成膜する。
【００１６】
次に、図１（ｂ）に示すように、多結晶シリコン膜１４´に対してイオン注入ＩＰ１を行うことにより、多結晶シリコン膜１４´に炭素１５を導入する。なお、炭素１５の濃度は、５Ｅ１９〜３Ｅ２０／ｃｍ３の範囲に設定することが好ましい。例えば、イオン注入ＩＰ１の条件は、多結晶シリコン膜１４´の膜厚が８０ｎｍの場合、加速電圧は４〜８ｋｅＶの範囲、ドーズ量は１Ｅ１５〜３Ｅ１５ｃｍ−２の範囲に設定することが好ましい。
【００１７】
加速電圧が低すぎると、ゲートリークの低減効果がなくなり、加速電圧が高すぎると、ＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）が発生する。ドーズ量が低すぎると、ゲートリークの低減効果がなくなり、ドーズ量が高すぎると、ゲートリークが却って増大する。
次に、図１（ｃ）に示すように、多結晶シリコン膜１４´に対してイオン注入ＩＰ２を行うことにより、多結晶シリコン膜１４´にリン１６を導入する。なお、リン１６に追加してヒ素を用いるようにしてもよい。
【００１８】
次に、図１（ｄ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて多結晶シリコン膜１４´をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成する。
【００１９】
次に、図１（ｅ）に示すように、ＣＶＤなどの方法を用いることにより、ゲート電極１４が覆われるようにして半導体基板１１上にオフセット絶縁膜１７を形成する。なお、オフセット絶縁膜１７としては、例えば、シリコン酸化膜を用いることができる。また、オフセット絶縁膜１７の膜厚は、ＬＤＤ層１９形成後のＬＤＤ層１９の横方向への拡散分に対応させることができる。
【００２０】
次に、オフセット絶縁膜１７が側壁に形成されたゲート電極１４をマスクとして半導体基板１１にイオン注入することにより、半導体基板１１にＬＤＤ層１９を形成する。
【００２１】
次に、オフセット絶縁膜１７を介してゲート電極１４の側壁にサイドウォール１８を形成する。そして、サイドウォール１８およびゲート電極１４をマスクとして半導体基板１１にイオン注入することにより、半導体基板１１に高濃度不純物拡散層２０を形成し、ゲート電極１４の両側に配置されたソース／ドレイン層を半導体基板１１に形成する。そして、例えば、スパイクランプアニールまたはフラッシュランプアニールなどの方法によって、ソース／ドレイン層の熱処理を行うことにより、ソース／ドレイン層を活性化する。
【００２２】
ここで、特定の集積度以上のデバイス領域に対して、フラッシュランプアニールなどの熱処理を行うと、ある特定領域の温度が極端に上昇する。
【００２３】
図２は、回路ブロックが密に配置されている場合の温度差分布を示す図である。
図２（ａ）において、半導体基板１には回路ブロック２が形成され、回路ブロック２は密に配置されているものとする。ここで、回路ブロック２には不純物拡散層３およびゲート電極４が設けられ、これらの不純物拡散層３およびゲート電極４にてアクティブ領域が特定の集積度以上で形成されている。なお、不純物拡散層３は、トランジスタのソース／ドレイン層として用いることができる。
【００２４】
このような回路ブロック２が配置された半導体基板１に対して、不純物拡散層３を活性化させる熱処理を行うと、図２（ｂ）に示すように、回路ブロック２の部分の温度がその周囲に比べて温度が高くなり、図２（ｃ）に示すように、温度差分布が発生する。なお、このような温度差分布が発生するのは、パターンサイズや密度に依存した光の回折効果により半導体基板１に与えられる熱エネルギーが代わるためだと考えられる。光の波長に対してパターンのピッチが狭くなるほどそれ以外の領域と比較して温度上昇が激しくなると考えられる。
【００２５】
図３は、回路ブロックが疎に配置されている場合の温度差分布を示す図である。
図３（ａ）において、半導体基板１´には回路ブロック２´が形成され、回路ブロック２´は疎に配置されているものとする。ここで、回路ブロック２´には不純物拡散層３´およびゲート電極４´が設けられ、これらの不純物拡散層３´およびゲート電極４´にてアクティブ領域が特定の集積度以上で形成されている。
【００２６】
このような回路ブロック２が配置された半導体基板１´に対して、不純物拡散層３´を活性化させる熱処理を行うと、図３（ｂ）に示すように、回路ブロック２´の部分の温度がその周囲に比べて温度が高くなり、図３（ｃ）に示すように、温度差分布が発生する。ただし、図３の例では、図２の例に比べて回路ブロック２´が疎に配置されているため、温度差は小さくなっている。
【００２７】
このように、活性化アニールを行うと、特定の集積度以上のデバイス領域では、それ以外の領域と比較して温度上昇が激しくなる。特定の集積度以上のデバイス領域では、ゲートエッジでのリン１６の拡散により、ゲートリークが局所的に増加し、トランジスタ特性が変動する。
【００２８】
さらに、特定の集積度以上のデバイス領域では、トランジスタの個数が多いため、局所的なゲートリークの増大の影響を受けるトランジスタの個数も多くなり、ビット不良として検出される確率が高くなる。
【００２９】
このため、大容量のＳＲＡＭなどのように多数のトランジスタが高集積度で搭載されていると、局所的なゲートリークの増大によってビット不良として検出されるトランジスタが増えるため、歩留まりが悪化する。
【００３０】
これに対して、特定の集積度以上のデバイス領域に対して、ゲート電極１４に炭素１５を導入することにより、ゲート電極１４内でリン１６が拡散するのを抑制することができる。このため、活性化アニールなどの熱処理を行った場合においても、リン１６がゲート電極１４の端部に偏析し、リン１６がゲート絶縁膜１３にダメージを与えるのを抑制することができ、局所的なゲートリークの増大を低減することができる。
【００３１】
なお、１個のトランジスタにおいて局所的なゲートリークの増大が発生する確率は低いため、少数のトランジスタが低集積度で搭載されている集積回路では、上述したゲートリーク対策を施さなくても、歩留まりの低下にほとんど影響がない。
これに対して、大容量のＳＲＡＭのように多数のトランジスタが高集積度で搭載されている集積回路では、その中のいずれかのトランジスタで局所的なゲートリークの増大が発生する確率が高くなるため、単ビット不良として検出され、歩留まりを落とす要因として大きく寄与する。このため、上述したゲートリーク対策は、大容量のＳＲＡＭや大規模なロジック回路のように多数のトランジスタが搭載されている集積回路に適用することが好ましい。具体的には、上述したゲートリーク対策は、ゲート電極が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ２以上の領域が配置された集積回路に適用することが好ましい。
【００３２】
また、ゲート絶縁膜１３の膜厚が１．４ｎｍよりも厚い場合には、ゲートエッジでのリン１６の拡散が発生した場合においても、ゲートリークが局所的に増加することはほとんどない。このため、ゲート電極１４に炭素１５を導入することによるゲートリークを低減効果は、ゲート絶縁膜１３の膜厚が１．４ｎｍ以下の場合に顕著に現れる。
【００３３】
（第２実施形態）
図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、半導体基板２１に素子分離層２２を形成する。次に、素子分離層２２で分離された半導体基板２１上にゲート絶縁膜２３を形成する。次に、ＣＶＤなどの方法を用いることにより、ゲート絶縁膜２３上に多結晶シリコン膜２４´を成膜する。
【００３４】
次に、図４（ｂ）に示すように、多結晶シリコン膜２４´に対してイオン注入ＩＰ３を行うことにより、多結晶シリコン膜２４´にリン２６を導入する。なおリン１６に追加してヒ素を用いるようにしてもよい。
【００３５】
次に、図４（ｃ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて多結晶シリコン膜２４´をパターニングすることにより、ゲート絶縁膜２３上にゲート電極２４を形成する。
【００３６】
次に、図４（ｄ）に示すように、ゲート電極２４の表面を熱酸化することで、ゲート電極２４の表面に酸化膜３１を形成するとともに、リン２６をゲート電極２４の端部に偏析させる。
【００３７】
次に、図４（ｅ）に示すように、ウェットエッチングまたはプラズマエッチングなどの方法を用いることにより、ゲート電極２４の端部に偏析されたリン２６およびゲート電極２４の表面に形成された酸化膜３１を除去する。ここで、ゲート電極２４の端部に偏析されたリン２６を除去した後のゲート電極２４のリン２６の濃度分布Ｎは、ゲート電極２４の中央部よりも端部の方の濃度が低くなる。ここで、ゲート電極２４の中央部の不純物濃度に対する端部のリン２６の濃度の低下率Ｈは、２０％以上であることが好ましい。
【００３８】
次に、図４（ｆ）に示すように、ゲート電極２４の表面を熱酸化することで、ゲート電極２４の表面に酸化膜３２を付け直す。
次に、ＣＶＤなどの方法を用いることにより、ゲート電極２４が覆われるようにして半導体基板２１上にオフセット絶縁膜２７を形成する。
次に、オフセット絶縁膜２７が側壁に形成されたゲート電極２４をマスクとして半導体基板２１にイオン注入することにより、半導体基板２１にＬＤＤ層２９を形成する。
【００３９】
次に、オフセット絶縁膜２７を介してゲート電極２４の側壁にサイドウォール２８を形成する。そして、サイドウォール２８およびゲート電極２４をマスクとして半導体基板２１にイオン注入することにより、半導体基板２１に高濃度不純物拡散層３０を形成し、ゲート電極２４の両側に配置されたソース／ドレイン層を半導体基板２１に形成する。そして、例えば、スパイクランプアニールまたはフラッシュランプアニールなどの方法によって、ソース／ドレイン層の熱処理を行うことにより、ソース／ドレイン層を活性化する。
【００４０】
ここで、熱酸化にてリン２６をゲート電極２４の端部に偏析させた後、その偏析されたリン２６を除去することにより、その後に活性化アニールなどの熱処理を行った場合においても、ゲートエッジでのリン２６の拡散を減少させることができる。このため、リン２６がゲート絶縁膜２３にダメージを与えるのを抑制することができ、局所的なゲートリークの増大を低減することができる。
【００４１】
また、大容量のＳＲＡＭのように多数のトランジスタが高集積度で搭載されている集積回路では、その中のいずれかのトランジスタでゲートリークが発生する確率が高くなる。このため、上述したゲートリーク対策は、大容量のＳＲＡＭや大規模なロジック回路のように多数のトランジスタが搭載されている集積回路に適用することが好ましい。具体的には、上述したゲートリーク対策は、ゲート電極が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ２以上の領域が配置された集積回路に適用することが好ましい。
【００４２】
（第３実施形態）
図５は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図５（ａ）において、半導体基板４１に素子分離層４２を形成する。次に、素子分離層４２で分離された半導体基板４１上にゲート絶縁膜４３を形成する。次に、ＣＶＤなどの方法を用いることにより、ゲート絶縁膜４３上に多結晶シリコン膜４４´を成膜する。
【００４３】
次に、図５（ｂ）に示すように、多結晶シリコン膜４４´に対してイオン注入ＩＰ４を行うことにより、多結晶シリコン膜４４´にリン４６を導入する。なお、リン４６の代わりにヒ素を用いるようにしてもよい。
【００４４】
次に、図５（ｃ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて多結晶シリコン膜４４´をパターニングすることにより、ゲート絶縁膜４３上にゲート電極４４を形成する。
【００４５】
次に、図５（ｄ）に示すように、ゲート電極４４の表面を熱酸化することで、ゲート電極４４の表面に酸化膜５１を形成する。
【００４６】
次に、図５（ｅ）に示すように、ゲート電極４４の熱処理を行うことにより、リン４６をゲート電極４４の端部に偏析させる。なお、ゲート電極４４の熱処理は、１０００℃以上の温度で行うことが好ましい。また、この熱処理として、スパイクＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）、ＭＳＡ（Ｍｉｌｌｉｓｅｃ  Ａｎｎｅａｌ）またはフラッシュランプアニールを用いることができる。
【００４７】
次に、図５（ｆ）に示すように、ウェットエッチングまたはプラズマエッチングなどの方法を用いることにより、ゲート電極４４の端部に偏析されたリン４６およびゲート電極４４の表面に形成された酸化膜５１を除去する。ここで、ゲート電極４４の端部に偏析されたリン４６を除去した後のゲート電極４４のリン４６の濃度分布Ｎは、ゲート電極４４の中央部よりも端部の方の濃度が低くなる。ここで、ゲート電極４４の中央部のリン４６の濃度に対する端部のリン４６の濃度の低下率Ｈは、２０％以上であることが好ましい。
【００４８】
次に、図５（ｇ）に示すように、ＣＶＤなどの方法を用いることにより、ゲート電極４４が覆われるようにして半導体基板４１上にオフセット絶縁膜４７を形成する。
次に、オフセット絶縁膜４７が側壁に形成されたゲート電極４４をマスクとして半導体基板４１にイオン注入することにより、半導体基板４１にＬＤＤ層４９を形成する。
次に、オフセット絶縁膜４７を介してゲート電極４４の側壁にサイドウォール４８を形成する。そして、サイドウォール４８およびゲート電極４４をマスクとして半導体基板４１にイオン注入することにより、半導体基板４１に高濃度不純物拡散層５０を形成し、ゲート電極４４の両側に配置されたソース／ドレイン層を半導体基板４１に形成する。そして、例えば、スパイクランプアニールまたはフラッシュランプアニールなどの方法によって、ソース／ドレイン層の熱処理を行うことにより、ソース／ドレイン層を活性化する。
【００４９】
ここで、熱処理にてリン４６をゲート電極４４の端部に偏析させた後、その偏析されたリン４６を除去することにより、その後に活性化アニールなどの熱処理を行った場合においても、リン４６がゲート絶縁膜４３にダメージを与えるのを抑制することができ、局所的なゲートリークの増大を低減することができる。
【００５０】
また、大容量のＳＲＡＭのように多数のトランジスタが高集積度で搭載されている集積回路では、その中のいずれかのトランジスタでゲートリークが発生する確率が高くなる。このため、上述したゲートリーク対策は、大容量のＳＲＡＭや大規模なロジック回路のように多数のトランジスタが搭載されている集積回路に適用することが好ましい。具体的には、上述したゲートリーク対策は、ゲート電極が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ２以上の領域が配置された集積回路に適用することが好ましい。
【符号の説明】
【００５１】
１、１´、１１、２１、４１  半導体基板、２、２´  回路ブロック、３、３´  不純物拡散層、１２、２２、４２  素子分離層、１３、２３、４３  ゲート絶縁膜、４、４´、１４、２４、４４  ゲート電極、１５  炭素、１６、２６、４６  リン、１７、２７、４７  オフセット絶縁膜、１８、２８、４８  サイドウォール、１９、２９、４９  ＬＤＤ層、２０、３０、５０  高濃度不純物拡散層、３１、３２、５１  酸化膜、１４´、２４´、４４´  多結晶シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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