(57)【要約】【課題】本発明は、ゲート長の短いスピントランジスタにおいてもスピンの回転制御性を維持し、漏れ電流を抑止するためのスピントランジスタを提供するものである。【解決手段】強磁性体からなるソース及びドレインと、該ソース及び該ドレインと直接あるいはトンネル絶縁層を介して接合を成す半導体層と、該半導体層上に直接又はゲート絶縁体層を介して設けられ、対向して独立に半導体層の電位を制御する複数のゲート電極を備えることを特徴とするスピントランジスタ。【選択図】図１
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【特許請求の範囲】
【請求項１】
強磁性体からなるソース及びドレインと、該ソース及び該ドレインと直接あるいはトンネル絶縁層を介して接合を成す半導体層と、該半導体層上に直接又はゲート絶縁体層を介して設けられ、対向して独立に半導体層の電位を制御する複数のゲート電極を備えることを特徴とするスピントランジスタ。
【請求項２】
上記強磁性体からなるソース及びドレインと上記半導体層が同一平面上に設けられるとともに、２つのゲート電極がそれぞれ上記半導体層の上下に位置するようにしたことを特徴とする請求項１に記載のスピントランジスタ。
【請求項３】
上記強磁性体からなるソース及びドレインと上記半導体層が同一平面上に設けられるとともに、２つのゲート電極が、それぞれ基板上の上記半導体層の上下に位置することを特徴とする請求項１に記載のスピントランジスタ。
【請求項４】
上記強磁性体からなるソース及びドレインと半上記導体層が同一平面上に設けられるとともに、２つのゲート電極が、それぞれ基板上の上記半導体層の左右に位置することを特徴とする請求項１に記載のスピントランジスタ。
【請求項５】
上記強磁性体からなるソース及びドレインと上記半導体層が基板上に縦に積層されるとともに、２つのゲート電極が、それぞれ基板上の上記半導体層の左右に位置することを特徴とする請求項１に記載のスピントランジスタ。
【請求項６】
上記半導体層の少なくとも３つの側面を３つのゲート電極が覆うことを特徴とする請求項１に記載のスピントランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピントランジスタに関するものである。
【背景技術】
【０００２】
近年半導体中の電子のスピンを用いたエレクトロニクス素子、いわゆるスピントロニクスデバイスの研究が進展している。
従来のエレクトロニクス素子の電荷情報にあわせて、上向き及び下向きの２方向を取る電子のスピン状態により、電子の伝導を制御し、電流制御を行うことを意図して様々な研究開発が活発化しており、また特許出願もなされている（例えば特許文献１〜３参照）。
【０００３】
図５に従来の代表的なスピントランジスタの平面図及び断面図を示す。スピントランジスタのソース及びドレインには強磁性体としては、Ni、Fe、Coやそれらの合金に代表される強磁性金属、あるいはIII−V族半導体等にMn等の磁性金属を添加し、一部の結晶格子を磁性金属で置き換えた強磁性半導体、あるいはCrO2、Fe2O3、ホイスラー合金等に代表されるハーフメタルが用いられる。ハーフメタル強磁性体では、フェルミ準位が一方のスピンバンドを横切り、もう一方のスピンバンドでは、フェルミ準位はバンドギャップ中に位置する。すなわち、多数スピンは金属バンド的なスピンバンドに属し、少数スピンは絶縁体的なスピンバンドに属する。この金属バンドのみが伝導に寄与するので、従って100％のスピン分極率が得られ、理想的なスピン注入源となる。
【０００４】
また強磁性体からなるソース２０とドレイン３０との間には、非磁性体のチャネル層としてSiやGe、GaAs等の半導体を用い、強磁性体ソース・ドレインは、半導体チャネル層にトンネル酸化膜を介してもしくはショットキー接続させる。その半導体チャネル層上に、ゲート酸化膜４１を介してあるいは直接にポリシリコンゲート電極４０が設けられる。このトンネル酸化膜もしくはショットキーバリアをトンネルバリアとして利用し、スピンを持ったキャリアを半導体チャネル層に注入する。続いて、ゲート電極より半導体中に印加する電界により、チャネル表面に反転層を形成させると同時に、スピン軌道相互作用を制御し、注入されたキャリアのスピンを回転制御する。
【０００５】
すなわちゲート電界により、注入したスピンの向きをドレイン電極のスピンの向きと平行にしたり、あるいは反平行にしたりすることが可能になり、するとドレイン電流の大きさを変えることが可能となる。例えばキャリアのスピンが、ドレイン電極のスピンから反転すると、ドレイン電極には反転した電子スピンを受け入れる状態密度がないためドレイン電流は遮断される。一方、ゲート電圧によってスピンの向きを360度回転させると、キャリアのスピンはドレイン電極と同じ向きになり，キャリアはドレイン電極に電流は流れこむことができる。すなわちスピンの回転角度によって電流のオン・オフを制御することが可能となる。
【０００６】
以上説明したスピントロニクスデバイスにおいても、従来の金属・絶縁膜・半導体型（ＭＯＳ型）電界効果トランジスタと同様に超高集積化のためのデバイス微細化が必須であり、特にスピントランジスタの微細化、すなわちゲート電極長さ（ゲート長）の微細化は今後の必須課題である。
しかしながら、電子が通過するゲートの長さが短くなると、電子がチャネルを移動する際に十分にトルクを受けることが出来ず、スピンの回転制御性が劣化するという問題が生じ、従来の構造のままではゲート長を０．１ミクロン以下に低減させることが出来ないでいる。
更には、通常のＭＯＳ電界効果トランジスタと同様に、ゲート長が短くなると、ゲート電界により、ソース・ドレイン間の電界を効率的に制御することが出来なくなり、いわゆる短チャネル効果により漏れ電流の増大が生じる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−９２４１２号公報
【特許文献２】特開２００８−１６６５５９号公報
【特許文献３】特開２００９−１３５５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情を鑑みてなされたものであり、ゲート長の短いスピントランジスタにおいてもスピンの回転制御性を維持し、漏れ電流を抑止するためのスピントランジスタを提供するものである。
【課題を解決するための手段】
【０００９】
上記課題を解決するための手段は次のとおりである。
（１）強磁性体からなるソース及びドレインと、該ソース及び該ドレインと直接あるいはトンネル絶縁層を介して接合を成す半導体層と、該半導体層上に直接又はゲート絶縁体層を介して設けられ、対向して独立に半導体層の電位を制御する複数のゲート電極を備えることを特徴とするスピントランジスタ。
（２）上記強磁性体からなるソース及びドレインと上記半導体層が同一平面上に設けられるとともに、２つのゲート電極がそれぞれ上記半導体層の上下に位置するようにしたことを特徴とする（１）に記載のスピントランジスタ。
（３）上記強磁性体からなるソース及びドレインと上記半導体層が同一平面上に設けられるとともに、２つのゲート電極が、それぞれ基板上の上記半導体層の上下に位置することを特徴とする（１）に記載のスピントランジスタ。
（４）上記強磁性体からなるソース及びドレインと半上記導体層が同一平面上に設けられるとともに、２つのゲート電極が、それぞれ基板上の上記半導体層の左右に位置することを特徴とする（１）に記載のスピントランジスタ。
（５）上記強磁性体からなるソース及びドレインと上記半導体層が基板上に縦に積層されるとともに、２つのゲート電極が、それぞれ基板上の上記半導体層の左右に位置することを特徴とする（１）に記載のスピントランジスタ。
（６）上記半導体層の少なくとも３つの側面を３つのゲート電極が覆うことを特徴とする（１）に記載のスピントランジスタ。
【発明の効果】
【００１０】
本発明のスピントランジスタによれば、ゲート長が０．１ミクロン以下の短チャネルデバイスにおいても、半導体中のキャリアのスピンを効率よく回転させることが可能となり、また、漏れ電流の低減化が可能となり、よりゲート長の短い、微細なスピントランジスタの実現が可能となる。
【図面の簡単な説明】
【００１１】
【図１】平面型ダブルゲートスピントランジスタの平面図及び断面図である。
【図２】フィン型ダブルゲートスピントランジスタの平面図及び断面図である。
【図３】トリプルゲート型スピントランジスタの平面図及び断面図である。
【図４】縦型ダブルゲートスピントランジスタの平面図及び断面図である。
【図５】従来のスピントランジスタの平面図及び断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係るスピントランジスタについて説明する。
（第１実施形態）
図１は第１実施形態の平面型スピントランジスタの平面図及び断面図である。スピントランジスタは、ＳＯＩ基板上の埋込酸化膜１０、ハーフメタルによって構成されたソース２０・ドレイン３０、p型シリコンチャネル層５０、ゲート酸化膜、ポリシリコンゲート電極を備える。
ＳＯＩ基板は、支持基板上に埋め込み酸化膜を介してＳＯＩ層が積層した構造をしており、ＳＯＩ層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は６５０ミクロンである。埋め込み酸化膜の厚さは本実施形態では０．５ミクロンであり、ＳＯＩ層の厚さは０．１ミクロンである。
本実施形態では、ソース・ドレインに適用するハーフメタルを、Ｃｏ２ＭｎＳｉとしている。
【００１３】
また、本実施形態では、ソース２０、ドレイン３０、シリコンチャネル層５０は同一のウエハー面上に形成され、それぞれ膜厚は０．１ミクロンである。またソース・ドレインとシリコンチャネル層はショットキー接続されている。シリコンチャネル層に隣接した5nmのゲート酸化膜４１、第２のゲート酸化膜４３を介して、ポリシリコンゲート電極、第２のポリシリコンゲート電極がシリコンチャネル層の上下にそれぞれ設けられており、ミスアライメントなく上下で正確に対向している。ポリシリコンゲート電極の膜厚は１００nmである。
なお、ゲートの電位は上下で同電位であるのが通常であるが、上下の電極を電気的に独立させて、上下独立にゲート電圧を印加してもよい。
【００１４】
（第２実施形態）
図２は、第２実施形態のフィン型スピントランジスタの平面図及び断面図である。スピントランジスタは、ＳＯＩ基板上の埋込酸化膜１０、ハーフメタルによって構成されたソース２０・ドレイン３０、p型シリコンチャネル層５０、ゲート酸化膜、ポリシリコンゲート電極を備える。
ＳＯＩ基板は、支持基板上に埋め込み酸化膜を介してＳＯＩ層が積層した構造をしており、ＳＯＩ層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は６５０ミクロンである。埋め込み酸化膜の厚さは本実施形態では０．５ミクロンであり、ＳＯＩ層の厚さは０．１ミクロンである。本実施形態では、ソース・ドレインに適用するハーフメタルを、Ｃｏ２ＭｎＳｉとしている。
【００１５】
また、本実施形態では、ソース２０、ドレイン３０、シリコンチャネル層５０は同一のウエハー面上に形成され、それぞれ膜厚は０．１ミクロンである。またソース・ドレインとシリコンチャネル層はショットキー接続されている。シリコンチャネル層に隣接した5nmのゲート酸化膜４１、第２のゲート酸化膜４３を介して、ポリシリコンゲート電極、第２のポリシリコンゲート電極がシリコンチャネル層の左右にそれぞれ設けられており、ミスアライメントなく左右で正確に対向している。ポリシリコンゲート電極の膜厚は１００nmである。
なお、ゲートの電位は左右で同電位であるのが通常であるが、左右の電極を電気的に独立させて、左右独立にゲート電圧を印加してもよい。
【００１６】
（第３実施形態）
図３は、第３実施形態のトリプルゲート型スピントランジスタの平面図及び断面図である。スピントランジスタは、ＳＯＩ基板上の埋込酸化膜１０、ハーフメタルによって構成されたソース２０・ドレイン３０、p型シリコンチャネル層５０、ゲート酸化膜、ポリシリコンゲート電極を備える。
ＳＯＩ基板は、支持基板上に埋め込み酸化膜を介してＳＯＩ層が積層した構造をしており、ＳＯＩ層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は６５０ミクロンである。埋め込み酸化膜の厚さは本実施形態では０．５ミクロンであり、ＳＯＩ層の厚さは０．１ミクロンである。本実施形態では、ソース・ドレインに適用するハーフメタルを、Ｃｏ２ＭｎＳｉとしている。
【００１７】
また、本実施形態では、ソース、ドレイン、シリコンチャネル層は同一のウエハー面上に形成され、それぞれ膜厚は０．１ミクロンである。またソース・ドレインとシリコンチャネル層はショットキー接続されている。シリコンチャネル層に隣接した5nmのゲート酸化膜４１、第２のゲート酸化膜４３、第３のゲート酸化膜４５を介して、ポリシリコンゲート電極４０、第２のポリシリコンゲート電極４２、第３のポリシリコンゲート電極４４が、シリコンチャネル層５０の左右及び上部の３箇所を覆う様にそれぞれ設けられている。ポリシリコンゲート電極の膜厚は１００nmである。
【００１８】
（第４実施形態）
図４は、第４実施形態の縦型スピントランジスタの平面図及び断面図である。スピントランジスタは、ＳＯＩ基板上の埋込酸化膜１０、ハーフメタルによって構成されたソース２０・ドレイン３０、p型シリコンチャネル層５０、ゲート酸化膜、ゲート電極を備える。ＳＯＩ基板は、支持基板上に埋め込み酸化膜を介してＳＯＩ層が積層した構造をしており、ＳＯＩ層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は６５０ミクロンである。また、埋込酸化膜の厚さは本実施形態では０．５ミクロンであり、ＳＯＩ層の厚さは０．１ミクロンである。本実施形態では、ソース・ドレインに適用するハーフメタルを、Ｃｏ２ＭｎＳｉとしている。
【００１９】
また、本実施形態では、ソース、ドレイン、シリコンチャネル層はウエハー面上に積層構造として形成され、それぞれ膜厚は０．１ミクロンである。またソース・ドレインとチャネルはショットキー接続されている。シリコンチャネル層に隣接した5nmのSiO2ゲート酸化膜を介して、２つのポリシリコンゲート電極がシリコンチャネル層の左右に設けられている。ゲート電極の膜厚は１００nmである。なお、ゲートの電極は左右で同電位であるのが通常であるが、同様に左右独立にゲート電圧を印加してもよい。
【００２０】
上記各実施形態において、ソース及びドレインをハーフメタルによって構成した場合について説明したが、ソース及びドレインを、ハーフメタル以外の強磁性金属や強磁性半導体によって構成することもできる。またハーフメタルがＣｏ２ＭｎＳｉの場合について説明したが、Ｃｏ２ＭｎＡｌのような他のハーフメタルとすることができる。
【００２１】
さらに、ソース・ドレインのハーフメタルとシリコンチャネル層とがショットキー接続された構成について説明したが、ソース・ドレインとシリコンチャネル層との間に、ＡｌＯ等のトンネル酸化膜や、それ以外のアモルファス構造トンネル酸化膜、あるいはＭｇＯのような結晶質構造のトンネル酸化膜を挿入することができる。
【００２２】
またゲート電極としてポリシリコンゲート電極を構成した場合について記載したが、アルミニウム、モリブデン、タンタル、チタン、窒化チタン膜の様な、金属ゲート電極によって構成することもできる。またシリコン酸化膜で構成されたゲート酸化膜について記載したが、ハフニア（HfO3）膜に代表される高誘電率のゲート絶縁膜を用いてもよい。
【符号の説明】
【００２３】
１０  ＳＯＩ基板の埋め込み酸化膜
２０  ソース
３０  ドレイン
４０  ポリシリコンゲート電極
４１  ゲート酸化膜
４２  第２のポリシリコンゲート電極
４３  第２のゲート酸化膜
４４  第３のポリシリコンゲート電極
４５  第３のゲート酸化膜
５０  シリコンチャネル層
６０  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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