(57)【要約】【課題】ＭＯＳＦＥＴの性能をより向上する。【解決手段】半導体装置の製造方法は、半導体基板１１上に、ゲート絶縁膜材料とメタルゲート電極材料とを含む積層膜を堆積する工程と、マスク層１９を用いて積層膜を加工し、半導体基板１１上にゲート絶縁膜１５及びメタルゲート電極１６を含むゲート構造を形成する工程と、ゲート構造の側面に、絶縁物からなる側壁２０を形成する工程と、側壁２０をマスクとして半導体基板１１に不純物を導入し、エクステンション領域２１及びハロー領域２２を形成する工程と、側壁２０をマスクとして半導体基板１１を掘り下げ、半導体基板１１にリセス領域２６を形成する工程と、リセス領域２６にＳｉＧｅ層２７を形成する工程と、側壁２０の側面に、絶縁物からなる側壁２８を形成する工程と、マスク層１９をドライエッチングする工程とを含む。【選択図】      図１０
2011054740.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜材料とメタルゲート電極材料とを含む積層膜を堆積する工程と、
前記積層膜上にマスク層を形成する工程と、
前記マスク層をマスクとして前記積層膜を加工し、前記半導体基板上にゲート絶縁膜及びメタルゲート電極を含むゲート構造を形成する工程と、
前記ゲート構造の側面に、絶縁物からなる第１の側壁を形成する工程と、
前記第１の側壁をマスクとして前記半導体基板に不純物を導入し、第１の導電型のエクステンション領域と、前記エクステンション領域より深い第２の導電型のハロー領域とを形成する工程と、
前記第１の側壁をマスクとして前記半導体基板を掘り下げ、前記半導体基板にリセス領域を形成する工程と、
前記リセス領域にＳｉＧｅ層を形成する工程と、
前記第１の側壁の側面に、絶縁物からなる第２の側壁を形成する工程と、
前記マスク層をドライエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ＳｉＧｅ層の上面は、前記ゲート構造直下の半導体基板の上面より高くなるように形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
ｐ型ＭＯＳＦＥＴが形成されるｎ型半導体領域と、ｎ型ＭＯＳＦＥＴが形成されるｐ型半導体領域とを有する基板を準備する工程と、
前記基板上に、ゲート絶縁膜材料とメタルゲート電極材料とを含む積層膜を堆積する工程と、
前記積層膜上にマスク層を形成する工程と、
前記マスク層をマスクとして前記積層膜を加工し、前記ｎ型半導体領域及び前記ｐ型半導体領域にそれぞれ、ゲート絶縁膜及びメタルゲート電極を含む第１のゲート構造及び第２のゲート構造を形成する工程と、
前記第２のゲート構造及び前記ｐ型半導体領域を絶縁膜で被覆する工程と、
前記第１のゲート構造の側面に、絶縁物からなる第１の側壁を形成する工程と、
前記第１の側壁をマスクとして前記ｎ型半導体領域に不純物を導入し、ｐ型エクステンション領域と、前記ｐ型エクステンション領域より深いｎ型ハロー領域とを形成する工程と、
前記第１の側壁をマスクとして前記ｎ型半導体領域を掘り下げ、前記ｎ型半導体領域にリセス領域を形成する工程と、
前記リセス領域にＳｉＧｅ層を形成する工程と、
前記絶縁膜を加工し、前記第２のゲート構造の側面に絶縁物からなる第２の側壁を形成する工程と、
前記第２の側壁をマスクとして前記ｐ型半導体領域に不純物を導入し、ｎ型エクステンション領域と、前記ｎ型エクステンション領域より深いｐ型ハロー領域とを形成する工程と、
前記第１の側壁の側面及び前記第２の側壁の側面にそれぞれ、絶縁物からなる第３の側壁を形成する工程と、
前記マスク層をドライエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記ＳｉＧｅ層の上面は、前記第１のゲート構造直下のｎ型半導体領域の上面より高くなるように形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板内に互いに離間して設けられた第１及び第２のＳｉＧｅ層と、
前記第１及び第２のＳｉＧｅ層間の前記半導体基板上に設けられ、かつゲート絶縁膜及びメタルゲート電極を含むゲート構造と、
前記ゲート構造の両側面に設けられ、かつ絶縁物からなる第１及び第２の側壁と、
を具備し、
前記第１のＳｉＧｅ層の側面と前記第１の側壁の側面とは、同一面であり、
前記第２のＳｉＧｅ層の側面と前記第２の側壁の側面とは、同一面であることを特徴とする半導体装置。
【請求項６】
前記第１及び第２のＳｉＧｅ層の各々の上面は、前記ゲート構造直下の半導体基板の上面より高くなるように形成されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１及び第２のＳｉＧｅ層上かつ前記第１及び第２の側壁の側面にそれぞれ設けられ、かつ絶縁物からなる第３及び第４の側壁をさらに具備することを特徴とする請求項５又は６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、例えばメタルゲートを有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置における高集積化及び高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微細化も進められている。この中で、ゲートリーク電流を増加させずにゲート絶縁膜を薄膜化するために、ゲート絶縁膜に高誘電率膜（high-k膜）を用い、さらに、ゲート電極の空乏化に伴う容量低下を防ぐために、ゲート電極にメタルゲートを用いる技術が知られている。また、シリコンゲルマニウム（ＳｉＧｅ）をシリコン基板に埋め込むことでチャネル領域のシリコンを歪ませて、ＭＯＳＦＥＴの移動度を向上させる技術が知られている。
【０００３】
しかし、これらの技術を両立できるプロセスインテグレーションは模索されている最中である。以下に、メタルゲート及び埋め込みＳｉＧｅ（ｅＳｉＧｅ：embed ＳｉＧｅ）を用いたＭＯＳＦＥＴの製造方法の一例を示す。
【０００４】
１．メタルゲートを含む積層ゲートを成膜し、ハードマスクを用いて加工
２．ｅＳｉＧｅ用側壁を形成
３．リソグラフィを用いてシリコン基板をリセス
４．リセス領域にｅＳｉＧｅを成膜
５．ハードマスクをウェットエッチングで剥離
６．ハロー・エクステンション領域用側壁を形成してハロー・エクステンション領域用イオン注入
７．ソース・ドレイン領域用イオン注入
８．不純物活性化のための熱処理
このようにしてＭＯＳＦＥＴを製造した場合、以下の問題点がある。  
（問題点１）  メタルゲートを有するＭＯＳＦＥＴの製造工程では、装置がメタル汚染されないように、保護膜でメタルゲートを完全に覆って流品する必要がある。しかし、工程５のウェットエッチングでハードマスクを剥離する際、メタルゲートを覆っている側壁がエッチングされ、メタルゲートが露出する懸念がある。
【０００５】
（問題点２）  ｅＳｉＧｅを形成した後にハロー・エクステンション領域用イオン注入をするため、埋め込みＳｉＧｅ高さがエクステンション領域のオーバーラップ量を決めることになる。ｅＳｉＧｅ成膜はウェハ面内依存及びパターン依存が大きいため、そのばらつきが直接的にＭＯＳＦＥＴの特性をばらつかせてしまう。このため、ｅＳｉＧｅをゲート高さよりも高く成膜することができない。
【０００６】
（問題点３）  リセス領域に埋め込まれたＳｉＧｅに、ハロー領域やソース・ドレイン領域用のイオン注入を行うため、ｅＳｉＧｅに欠陥が誘起され応力開放されてしまう可能性がある。
【０００７】
この種の関連技術として、メタルゲートを用いた半導体装置が開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１７２２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、ＭＯＳＦＥＴを有する半導体装置において、このＭＯＳＦＥＴの性能をより向上することが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜材料とメタルゲート電極材料とを含む積層膜を堆積する工程と、前記積層膜上にマスク層を形成する工程と、前記マスク層をマスクとして前記積層膜を加工し、前記半導体基板上にゲート絶縁膜及びメタルゲート電極を含むゲート構造を形成する工程と、前記ゲート構造の側面に、絶縁物からなる第１の側壁を形成する工程と、前記第１の側壁をマスクとして前記半導体基板に不純物を導入し、第１の導電型のエクステンション領域と、前記エクステンション領域より深い第２の導電型のハロー領域とを形成する工程と、前記第１の側壁をマスクとして前記半導体基板を掘り下げ、前記半導体基板にリセス領域を形成する工程と、前記リセス領域にＳｉＧｅ層を形成する工程と、前記第１の側壁の側面に、絶縁物からなる第２の側壁を形成する工程と、前記マスク層をドライエッチングする工程とを具備する。
【００１１】
本発明の一態様に係る半導体装置の製造方法は、ｐ型ＭＯＳＦＥＴが形成されるｎ型半導体領域と、ｎ型ＭＯＳＦＥＴが形成されるｐ型半導体領域とを有する基板を準備する工程と、前記基板上に、ゲート絶縁膜材料とメタルゲート電極材料とを含む積層膜を堆積する工程と、前記積層膜上にマスク層を形成する工程と、前記マスク層をマスクとして前記積層膜を加工し、前記ｎ型半導体領域及び前記ｐ型半導体領域にそれぞれ、ゲート絶縁膜及びメタルゲート電極を含む第１のゲート構造及び第２のゲート構造を形成する工程と、前記第２のゲート構造及び前記ｐ型半導体領域を絶縁膜で被覆する工程と、前記第１のゲート構造の側面に、絶縁物からなる第１の側壁を形成する工程と、前記第１の側壁をマスクとして前記ｎ型半導体領域に不純物を導入し、ｐ型エクステンション領域と、前記ｐ型エクステンション領域より深いｎ型ハロー領域とを形成する工程と、前記第１の側壁をマスクとして前記ｎ型半導体領域を掘り下げ、前記ｎ型半導体領域にリセス領域を形成する工程と、前記リセス領域にＳｉＧｅ層を形成する工程と、前記絶縁膜を加工し、前記第２のゲート構造の側面に絶縁物からなる第２の側壁を形成する工程と、前記第２の側壁をマスクとして前記ｐ型半導体領域に不純物を導入し、ｎ型エクステンション領域と、前記ｎ型エクステンション領域より深いｐ型ハロー領域とを形成する工程と、前記第１の側壁の側面及び前記第２の側壁の側面にそれぞれ、絶縁物からなる第３の側壁を形成する工程と、前記マスク層をドライエッチングする工程とを具備する。
【００１２】
本発明の一態様に係る半導体装置は、半導体基板内に互いに離間して設けられた第１及び第２のＳｉＧｅ層と、前記第１及び第２のＳｉＧｅ層間の前記半導体基板上に設けられ、かつゲート絶縁膜及びメタルゲート電極を含むゲート構造と、前記ゲート構造の両側面に設けられ、かつ絶縁物からなる第１及び第２の側壁とを具備し、前記第１のＳｉＧｅ層の側面と前記第１の側壁の側面とは、同一面であり、前記第２のＳｉＧｅ層の側面と前記第２の側壁の側面とは、同一面である。
【発明の効果】
【００１３】
本発明によれば、ＭＯＳＦＥＴを有する半導体装置において、このＭＯＳＦＥＴの性能をより向上することが可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図２】図１に続く半導体装置の製造工程を示す断面図。
【図３】図２に続く半導体装置の製造工程を示す断面図。
【図４】図３に続く半導体装置の製造工程を示す断面図。
【図５】リセス領域２６の一例を示す図。
【図６】図４に続く半導体装置の製造工程を示す断面図。
【図７】図６に続く半導体装置の製造工程を示す断面図。
【図８】図７に続く半導体装置の製造工程を示す断面図。
【図９】図８に続く半導体装置の製造工程を示す断面図。
【図１０】図９に続く半導体装置の製造工程を示す断面図。
【図１１】第１の実施形態に係る半導体装置の他の構成を示す断面図。
【図１２】従来のｐＭＯＳＦＥＴの構造例１を示す断面図。
【図１３】従来のｐＭＯＳＦＥＴの構造例２を示す断面図。
【図１４】従来のｐＭＯＳＦＥＴの構造例３を示す断面図。
【図１５】第１の実施形態に係るｐＭＯＳＦＥＴを抽出して示した断面図。
【図１６】第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１７】図１６に続く半導体装置の製造工程を示す断面図。
【図１８】図１７に続く半導体装置の製造工程を示す断面図。
【図１９】図１８に続く半導体装置の製造工程を示す断面図。
【図２０】図１９に続く半導体装置の製造工程を示す断面図。
【図２１】図２０に続く半導体装置の製造工程を示す断面図。
【図２２】図２１に続く半導体装置の製造工程を示す断面図。
【図２３】図２２に続く半導体装置の製造工程を示す断面図。
【図２４】図２３に続く半導体装置の製造工程を示す断面図。
【図２５】第２の実施形態に係る半導体装置の他の構成を示す断面図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１６】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の製造方法の一例について、図面を参照しながら説明する。
【００１７】
半導体基板１１には、ｎ型ウェル（nwell）１２及びｐ型ウェル（pwell）１３が形成されており、ｎ型ウェル１２及びｐ型ウェル１３間には、これらを電気的に分離する素子分離絶縁層１４が設けられている。ｎ型ウェル１２には、ｐチャネルＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）が形成され、ｐ型ウェル１３には、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）が形成される。半導体基板１１としては、例えばシリコン基板が用いられる。
【００１８】
図１に示すように、ｎ型ウェル１２及びｐ型ウェル１３上に、ゲート絶縁膜１５、メタルゲート電極１６、ポリシリコンゲート電極１７を順に成膜する。ゲート絶縁膜１５としては、高誘電率膜（high-k膜）が用いられる。メタルゲート電極１６としては、タングステン（Ｗ）、チタン（Ｔｉ）などの金属が用いられる。
【００１９】
続いて、ポリシリコンゲート電極１７上に、リソグラフィを用いて、例えばシリコン窒化物（ＳｉＮ）からなるハードマスク１９を形成する。そして、このハードマスク１９をマスクとして積層ゲートを加工することで、ｎ型ウェル１２及びｐ型ウェル１３上にそれぞれ、ゲート絶縁膜１５、メタルゲート電極１６及びポリシリコンゲート電極１７からなる積層ゲート構造１８を形成する。
【００２０】
続いて、図２に示すように、ハロー（halo）領域及びエクステンション（extension）領域を形成するイオン注入用の側壁と、メタルゲート用の保護膜との兼用で、積層ゲート構造１８の両側面に、例えばシリコン窒化物（ＳｉＮ）からなる側壁２０を形成する。
【００２１】
続いて、図３に示すように、ｎ型ウェル１２にイオン注入することで、ｎ型ウェル１２にハロー領域２２、及びエクステンション領域２１を形成する。ｐＭＯＳＦＥＴ用のハロー領域２２は、短チャネル効果を抑制するために設けられており、その導電型がｎ型ウェル１２と同じｎ型であり、その不純物濃度はｎ型ウェル１２より高くなっている。ｐＭＯＳＦＥＴ用のエクステンション領域２１は、チャネル電界を緩和するために設けられており、その導電型がソース・ドレイン領域と同じｐ型であり、その不純物濃度はソース・ドレイン領域より低くなっている。
【００２２】
同様に、ｐ型ウェル１３にイオン注入することで、ｐ型ウェル１３にハロー領域２４、及びエクステンション領域２３を形成する。ｎＭＯＳＦＥＴ用のハロー領域２４はその導電型がｐ型ウェル１３と同じｐ型であり、エクステンション領域２３はその導電型がソース・ドレイン領域と同じｎ型である。その後、不純物注入領域を活性化するために、熱処理を加える。このときの熱処理は、スパイクＲＴＡ（Rapid Thermal Annealing）、ＬＳＡ（Laser Spike Annealing）、若しくはＤＳＡ（Dynamic Surface Annealing）などを用いることができる。この熱処理によって、エクステンション領域と積層ゲート構造１８とのオーバーラップ量を決定する。この後、ウェル上に保護膜として、例えばシリコン窒化物からなるエピタキシャル膜を成膜してもよい。
【００２３】
続いて、図４に示すように、リソグラフィを用いて、ｐＭＯＳＦＥＴ用のシリコンゲルマニウム（ＳｉＧｅ）層を形成する予定領域以外を覆うレジスト２５を形成する。続いて、半導体基板１１（具体的には、ｎ型ウェル１２）をエッチングによって掘り下げ、ｎ型ウェル１２内にリセス領域２６を形成する。このリセス領域２６の深さは、少なくともハロー領域２２より深い。リセス形状は、図４に示した異方性リセス形状でもよいし、図５に示すように、リセス領域２６の側面が半導体基板１１側に窪んだΣ形状を用いてもよい。
【００２４】
続いて、図６に示すように、半導体基板１１の表面の自然酸化膜を除去する洗浄処理（エピタキシャル前処理）を行った後、リセス領域２６内に、ＳｉＧｅ層２７を成膜する。このとき、ＳｉＧｅ層２７は、ソース・ドレイン領域用の側壁加工工程での基板掘れ量分だけ厚めに成膜する。図６では、ＳｉＧｅ層２７の上面は、積層ゲート構造１８直下の半導体基板１１上面よりも高くなっている。ＳｉＧｅ、具体的にはゲルマニウム（Ｇｅ）は、シリコン（Ｓｉ）より格子定数が大きい。よって、シリコン層にＳｉＧｅ層を埋め込むと、ＳｉＧｅ層で挟まれたチャネル領域に圧縮応力が印加され、チャネル領域に歪みが生じることになる。この圧縮応力により正孔の移動度が向上するため、ｐＭＯＳＦＥＴの動作を高速に行うことが可能となる。前述したように、リセス領域２６がΣ形状を有する場合は、リセス領域２６の窪んだ部分にＳｉＧｅが入り込むことでチャネル領域への圧縮応力をより大きくすることができる。
【００２５】
ＳｉＧｅ層２７は、insitu ボロンドーピングプロセスを用いて成膜してもよいし、ｐ型不純物がドープされていないノンドープＳｉＧｅ（non doped ＳｉＧｅ）を用いて成膜してもよい。insitu ボロンドーピングプロセスは、ｐ型不純物（ボロン）のinsitu ドーピングを行いながら基板上にＳｉＧｅをエピタキシャル成長させるプロセスである。ノンドープＳｉＧｅをＳｉＧｅ層２７に用いた場合、エクステンション領域２１とソース・ドレイン領域とをそれぞれつなぐｐ型拡散領域２７Ａ（図６の破線領域）をイオン注入によって形成する。なお、ボロン（Ｂ）ドープＳｉＧｅをＳｉＧｅ層２７に用いた場合は、ｐ型拡散領域２７Ａは特に必要ない。
【００２６】
続いて、図７に示すように、側壁２０の両側面に、ソース・ドレイン領域用の側壁２８を形成する。側壁２８としては、例えばシリコン酸化物（ＳｉＯ２）が用いられる。この側壁加工時のエッチングにより半導体基板１１及びＳｉＧｅ層２７が掘れる。しかし、その分ＳｉＧｅ層２７を厚めに成膜していれば、露出しているＳｉＧｅ層２７の上面が積層ゲート構造１８直下の半導体基板１１上面とほぼ同じ高さになる。また、側壁加工時のドライエッチングにより、ｐＭＯＳＦＥＴのハードマスク１９が剥離されている。
【００２７】
続いて、図８に示すように、ｎＭＯＳＦＥＴのハードマスク１９を、ドライエッチングにより剥離する。なお、ｐＭＯＳＦＥＴのハードマスク１９が残っている場合は、このドライエッチングによって同時に剥離される。これにより、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴそれぞれの積層ゲート構造１８上面が露出される。
【００２８】
続いて、図９に示すように、ｎＭＯＳＦＥＴでは、ｎ型不純物を用いたイオン注入によりｐ型ウェル１３内にソース・ドレイン領域２９を形成する。ソース・ドレイン領域２９は、ハロー領域２４より深くなる。ｐＭＯＳＦＥＴでは、ｐ型不純物を用いたイオン注入によりｎ型ウェル１２内にソース・ドレイン領域３０を形成する。ソース・ドレイン領域３０は、ＳｉＧｅ層２７より深くなる。この時、ポリシリコンゲート電極１７にも不純物が注入され、ポリシリコンゲート電極１７が導電性を有する。その後、イオン注入領域の活性化のために、熱処理を行う。なお、insitu ボロンドーピングプロセスによって形成されたＳｉＧｅ層２７において、ＳｉＧｅ中に十分なボロン濃度が確保できている場合は、ＳｉＧｅ層２７がソース・ドレイン領域３０として機能するため、ソース・ドレイン領域３０形成のためのイオン注入は必要ではない。
【００２９】
続いて、図１０に示すように、ポリシリコンゲート電極１７の上部をシリサイド化する。これにより、ポリシリコンゲート電極１７上に、シリサイド層が形成される。このようにして、第１の実施形態に係る半導体装置が製造される。
【００３０】
なお、ＳｉＧｅ層２７としてノンドープＳｉＧｅを用いた場合は、前述したように、ＳｉＧｅ層２７内にｐ型拡散領域２７Ａが形成される。このため、第１の実施形態に係る半導体装置は、図１１のようになる。図１１に示すように、エクステンション領域２１とソース／ドレイン領域３０とは、ｐ型拡散領域２７Ａによって電気的に接続される。よって、ＭＯＳＦＥＴとしての動作が可能である。
【００３１】
（ＭＯＳＴＥＴの詳細構造）
最初に、従来のプロセスで形成したｐＭＯＳＦＥＴの構造について説明する。図１２は、従来のｐＭＯＳＦＥＴの構造例１を示す断面図である。メタルゲートを含む積層ゲート構造４０の側面には、３個の側壁（側壁４１、側壁４２、側壁４３）が設けられている。側壁４１は、エクステンション領域４４を形成するために必要な側壁である。側壁４２は、ＳｉＧｅ層４５を埋め込むためのリセス領域を形成するために必要な側壁である。側壁４３は、ソース／ドレイン領域４６を形成するために必要な側壁である。
【００３２】
側壁４１は、加工当初は図１２の右側の破線まで形成されている。この側壁４１を加工するためのドライエッチングによって、エクステンション領域４４の上面が右側の破線の位置から右側に掘られている。積層ゲート構造４０上のハードマスクをウェットエッチングにより剥離する際、側壁４１の一部がエッチングされ、側壁４１の側面が積層ゲート構造４０側に後退する。このため、側壁４１の側面と、エクステンション領域４４の窪みのエッジとがずれている。
【００３３】
図１３は、従来のｐＭＯＳＦＥＴの構造例２を示す断面図である。図１３では、積層ゲート構造４０上のハードマスクをウェットエッチングにより剥離する際、側壁４１の下部がエッチングされ、側壁４１の下部に横方向の窪みが形成される。その後、側壁４２を形成すると、この窪みに絶縁物が入り込まず、側壁４１の下部に空洞４７が形成される。
【００３４】
図１４は、従来のｐＭＯＳＦＥＴの構造例３を示す断面図である。図１４では、側壁４１を加工するためのドライエッチングの際、側壁４１の下部がエッチングされず、側壁４１の下部に突出部が残っている。続いて、積層ゲート構造４０上のハードマスクをウェットエッチングにより剥離する際、この突出部がエッチングされ、側壁４１の下部に横方向の窪みが形成される。その後、側壁４２を形成すると、側壁４１の下部に空洞４７が形成される。
【００３５】
これに対して、本発明の第１の実施形態に係るｐＭＯＳＦＥＴは、図１２乃至図１４のいずれの構造とも異なっている。図１５は、第１の実施形態に係るｐＭＯＳＦＥＴを抽出して示した断面図である。図１５において、ハロー領域２２は、図示を省略している。
【００３６】
積層ゲート構造１８の側面には、２個の側壁２０及び２８が形成されている。側壁２０は、エクステンション領域２１（及びハロー領域２２）形成工程とリセス領域２６形成工程とで兼用される。側壁２８は、ソース・ドレイン領域３０を形成するために使用される。
【００３７】
図１５に示すように、側壁２０の側面と、エクステンション領域２１の側面とは、同一面である。また、側壁２０の側面と、ＳｉＧｅ層２７の側面とは、同一面である。側壁２８と接するＳｉＧｅ層２７の上面は、チャネル領域の上面（若しくは、エクステンション領域２１の上面）より高い。換言すると、ＳｉＧｅ層２７上部の側面は、側壁２０下部の側面と接している。
【００３８】
また、側壁２０及び２８の上部はハードマスク１９をドライエッチングする際に同時にエッチングされるため、側壁２０及び２８の上部には窪みが形成されている。
【００３９】
以上詳述したように第１の実施形態では、メタルゲート電極１６を含む積層ゲート構造１８の両側面に側壁２０を形成した後、この側壁２０を用いてｎ型ウェル１２内にハロー領域２２及びエクステンション領域２１を形成する。続いて、ｎ型ウェル１２内にＳｉＧｅ層２７を形成した後、側壁２０の側面にソース・ドレイン領域形成用の側壁２８を形成する。その後に、ハードマスク１９をドライエッチングにより剥離するようにしている。
【００４０】
従って第１の実施形態によれば、ハードマスク１９を剥離する際にウェットエッチングを使用しなくてよい。このため、メタルゲート電極１６を保護している側壁２０にウェットエッチング薬液が触れないため、メタル露出の懸念がない。これにより、製造工程を通して半導体装置がメタルで汚染されるのを防ぐことができる。
【００４１】
また、ｎＭＯＳＦＥＴについては、ハロー領域及びエクステンション領域形成用の側壁２０は、一回の成膜で形成され、剥離工程も経ていない。よって、側壁２０を用いて形成されるハロー領域２４及びエクステンション領域２３のばらつきが低減できる。この結果、ｎＭＯＳＦＥＴの特性ばらつきを低減することができる。
【００４２】
また、ｐＭＯＳＦＥＴについては、ＳｉＧｅ層２７を形成する前に、ハロー領域２２及びエクステンション領域２１用のイオン注入を行っている。このため、ＳｉＧｅ層２７の高さがエクステンション領域２１と積層ゲート構造とのオーバーラップ量に影響せず、ｐＭＯＳＦＥＴの特性ばらつきを抑制できる。
【００４３】
また、ハロー領域２２用のイオン注入は半導体基板１１に対して行い、ＳｉＧｅ層２７には不純物が注入されない。さらに、insitu ボロンドーピングプロセスを用いた場合には、ＳｉＧｅ層２７に対してソース・ドレイン領域３０用のイオン注入も行われない。これにより、イオン注入によりＳｉＧｅ層２７に欠陥が生じるのを防ぐことができるため、ＳｉＧｅの応力開放がなく、応力を高く保つことができる。
【００４４】
また、ハロー領域２２を形成後にリセス領域２６を形成しているため、ソース・ドレイン領域３０内にこれと逆導電型のハロー領域２２が形成されない。すなわち、ｐ型不純物領域（ソース・ドレイン領域３０）と、ｎ型不純物領域（ハロー領域２２）とが混在していない。これにより、ソース・ドレイン領域３０の底での接合リーク電流を低減することができる。
【００４５】
また、第１の実施形態の製造方法を用いることで、ＳｉＧｅ層２７の上面を積層ゲート構造１８直下の半導体基板１１上面より高くすることができる。これにより、ＳｉＧｅ層２７の体積を大きくすることができるため、側壁２８加工時にＳｉＧｅ層２７がエッチングされることによるＳｉＧｅ層２７の応力低減を抑制することができる。
【００４６】
また、ＳｉＧｅ層２７がエッチングされて薄くなると、ソース・ドレイン領域３０も薄くなり、ソース・ドレイン領域３０の抵抗が大きくなる。これにより、ＭＯＳＦＥＴの性能劣化が懸念される。しかし、本実施形態では、ＳｉＧｅを成膜時に厚めにした分だけソース・ドレイン領域３０の厚さを大きくすることができる。これにより、ソース・ドレイン領域３０の抵抗を低減することができる。
【００４７】
（第２の実施形態）
第２の実施形態は、第１の実施形態とは異なる製造方法を用いて半導体装置を製造するようにしている。以下に、本発明の第２の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の製造方法の一例について、図面を参照しながら説明する。
【００４８】
図１までの製造工程は、第１の実施形態と同じである。続いて、図１６に示すように、装置全面に例えばシリコン窒化物（ＳｉＮ）からなる絶縁膜２０を堆積する。続いて、リソグラフィを用いて、ｎＭＯＳＦＥＴ側の絶縁膜２０を覆うレジスト３１を形成する。続いて、ｐＭＯＳＦＥＴ側の絶縁膜２０を加工し、積層ゲート構造１８の両側面に側壁２０を形成する。側壁２０は、ハロー領域及びエクステンション領域を形成するイオン注入用の側壁と、メタルゲート用の保護膜との兼用である。その後、レジスト３１を除去する。
【００４９】
続いて、図１７に示すように、ｎ型ウェル１２にイオン注入することで、ｎ型ウェル１２にハロー領域２２、及びエクステンション領域２１を形成する。続いて、不純物注入領域を活性化するために、熱処理を加える。この熱処理によって、エクステンション領域と積層ゲート構造１８とのオーバーラップ量を決定する。このあと、ｐＭＯＳＦＥＴのリセス加工によるゲート肩露出を防ぐために、ハードマスク１９及び側壁２０上に、追加のＳｉＮ膜を成膜してもよい。
【００５０】
続いて、図１８に示すように、リソグラフィを用いて、ｎＭＯＳＦＥＴ側の絶縁膜２０を覆うレジスト３２を形成する。続いて、半導体基板１１（具体的には、ｎ型ウェル１２）をエッチングによって掘り下げ、ｎ型ウェル１２内にリセス領域２６を形成する。このリセス領域２６の深さは、少なくともハロー領域２２より深い。リセス形状は、図１８に示した異方性リセス形状でもよいし、リセス領域２６の側面が半導体基板１１側に窪んだΣ形状を用いてもよい。
【００５１】
続いて、図１９に示すように、半導体基板１１の表面の自然酸化膜を除去する洗浄処理（エピタキシャル前処理）を行った後、リセス領域２６内に、ＳｉＧｅ層２７を成膜する。このとき、ＳｉＧｅ層２７は、ソース・ドレイン領域用の側壁加工工程での基板掘れ量分だけ厚めに成膜する。図１９では、ＳｉＧｅ層２７の上面は、積層ゲート構造１８直下の半導体基板１１上面よりも高くなっている。
【００５２】
ＳｉＧｅ層２７は、insitu ボロンドーピングプロセスを用いて成膜してもよいし、ｐ型不純物がドープされていないノンドープＳｉＧｅを用いて成膜してもよい。ノンドープＳｉＧｅをＳｉＧｅ層２７に用いた場合、エクステンション領域２１とソース・ドレイン領域とをそれぞれつなぐｐ型拡散領域２７Ａ（図１９の破線領域）をイオン注入によって形成する。なお、ボロン（Ｂ）ドープＳｉＧｅをＳｉＧｅ層２７に用いた場合は、ｐ型拡散領域２７Ａは特に必要ない。
【００５３】
続いて、図２０に示すように、ｎＭＯＳＦＥＴ側の側壁２０を加工する。このときのドライエッチングによって、ｐＭＯＳＦＥＴ側のハードマスク１９が一部削られ若しくは剥離され、側壁２０の一部もエッチングされている。続いて、ｐ型ウェル１３にイオン注入することで、ｐ型ウェル１３にハロー領域２４、及びエクステンション領域２３を形成する。続いて、不純物注入領域を活性化するために、熱処理を加える。この熱処理によって、エクステンション領域と積層ゲート構造１８とのオーバーラップ量を決定する。
【００５４】
続いて、図２１に示すように、側壁２０の両側面に、ソース・ドレイン領域用の側壁２８を形成する。側壁２８としては、例えばシリコン酸化物（ＳｉＯ２）が用いられる。この側壁加工時のエッチングにより半導体基板１１及びＳｉＧｅ層２７が掘れる。しかし、その分ＳｉＧｅを厚めに成膜していれば、露出しているＳｉＧｅ層２７の上面が積層ゲート構造１８直下の半導体基板１１上面とほぼ同じ高さになる。
【００５５】
続いて、図２２に示すように、ｎＭＯＳＦＥＴのハードマスク１９を、ドライエッチングにより剥離する。なお、ｐＭＯＳＦＥＴのハードマスク１９が残っている場合は、このドライエッチングによって同時に剥離される。これにより、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴそれぞれの積層ゲート構造１８上面が露出される。
【００５６】
続いて、図２３に示すように、ｎＭＯＳＦＥＴでは、ｎ型不純物を用いたイオン注入によりｐ型ウェル１３内にソース・ドレイン領域２９を形成する。ソース・ドレイン領域２９は、ハロー領域２４より深くなる。ｐＭＯＳＦＥＴでは、ｐ型不純物を用いたイオン注入によりｎ型ウェル１２内にソース・ドレイン領域３０を形成する。ソース・ドレイン領域３０は、ＳｉＧｅ層２７より深くなる。この時、ポリシリコンゲート電極１７にも不純物が注入され、ポリシリコンゲート電極１７が導電性を有する。その後、イオン注入領域の活性化のために、熱処理を行う。なお、insitu ボロンドーピングプロセスによって形成されたＳｉＧｅ層において、ＳｉＧｅ中に十分なボロン濃度が確保できている場合は、ＳｉＧｅ層２７がソース・ドレイン領域３０として機能するため、ソース・ドレイン領域３０形成のためのイオン注入は必要ではない。
【００５７】
続いて、図２４に示すように、ポリシリコンゲート電極１７の上部をシリサイド化する。これにより、ポリシリコンゲート電極１７上に、シリサイド層１７Ａが形成される。このようにして、第２の実施形態に係る半導体装置が製造される。
【００５８】
なお、ＳｉＧｅ層２７としてノンドープＳｉＧｅを用いた場合は、前述したように、ＳｉＧｅ層２７内にｐ型拡散領域２７Ａが形成される。このため、第２の実施形態に係る半導体装置は、図２５のようになる。図２５に示すように、エクステンション領域２１とソース／ドレイン領域３０とは、ｐ型拡散領域２７Ａによって電気的に接続される。よって、ＭＯＳＦＥＴとしての動作が可能である。
【００５９】
以上詳述したように第２の実施形態では、ｎＭＯＳＦＥＴ側の積層ゲート構造１８を絶縁膜２０で覆った状態で、ｐＭＯＳＦＥＴ側の積層ゲート構造１８の両側面に側壁２０を形成した後、この側壁２０を用いてｎ型ウェル１２内にハロー領域２２及びエクステンション領域２１を形成し、ｎ型ウェル１２内にＳｉＧｅ層２７を形成する。続いて、ｎＭＯＳＦＥＴ側の積層ゲート構造１８の両側面に側壁２０を形成した後、この側壁２０を用いてｐ型ウェル１３内にハロー領域２４及びエクステンション領域２３を形成する。その後に、ハードマスク１９をドライエッチングにより剥離するようにしている。
【００６０】
従って第２の実施形態によれば、第１の実施形態と同じ効果を得ることができる。また、ＳｉＧｅ層２７をエピタキシャル成長させる工程において、ｎＭＯＳＦＥＴ側は絶縁膜２０で覆われている。よって、エピタキシャル工程時に、ｎＭＯＳＦＥＴをカバーする保護膜を成膜する必要がない。また、ｎＭＯＳＦＥＴのエクステンション領域２３にかかる、エピタキシャル膜を成膜時のサーマルバジェット（thermal budget）を削減することができる。
【００６１】
なお、従来のプロセスで形成したｐＭＯＳＦＥＴと、第２の実施形態で示したｐＭＯＳＦＥＴとの構成の違いは、第１の実施形態で説明した内容と同じである。
【００６２】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６３】
１１…半導体基板、１２…ｎ型ウェル、１３…ｐ型ウェル、１４…素子分離絶縁層、１５…ゲート絶縁膜、１６…メタルゲート電極、１７…ポリシリコンゲート電極、１７Ａ…シリサイド層、１８…積層ゲート構造、１９…ハードマスク、２０，２８…側壁、２１，２３…エクステンション領域、２２，２４…ハロー領域、２５，３１，３２…レジスト、２６…リセス領域、２７…ＳｉＧｅ層、２７Ａ…ｐ型拡散領域、２９，３０…ソース・ドレイン領域、４０…積層ゲート構造、４１〜４３…側壁、４４…エクステンション領域、４５…ＳｉＧｅ層、４６…ソース／ドレイン領域、４７…空洞。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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