(57)【要約】【課題】高耐圧かつ不揮発のスイッチ素子を提供する。【解決手段】上記課題を解決するため本発明のスイッチ素子は、半導体基板中に作られたソース・ドレインと、前記半導体基板上に作られたゲート絶縁膜と、前記ゲート絶縁膜の上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成され前記電荷蓄積層が凹みに接触するイオン伝導層と、前記イオン伝導層の上に形成され前記イオン伝導層の凹みに接触する電荷注入層と、前記イオン伝導層の両脇に形成されたパス制御端子を有する。【選択図】図２
2011054645.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ部とメモリ部から構成される不揮発スイッチ素子であって、
前記メモリ部は
金属イオンが伝導されるイオン伝導媒体と
前記イオン伝導媒体は対向する位置に凹みを二箇所持つことを特徴とし、
前記イオン伝導媒体の凹みに接触する金属と、
前記イオン伝導媒体のもう一方の凹みに接触する第１の電極と
前記イオン伝導媒体に接触し、前記金属、前記第１の電極とは接触しない第２の電極と、
前記イオン伝導媒体に接触し、前記金属、前記第１の電極とは接触せず、前記第２の電極と対向する位置に配置された第３の電極と
から構成され、
前記トランジスタ部は
前記金属と、
前記金属と接触する絶縁膜と、
前記絶縁膜と接触し前記金属とは接触しない半導体基板と、
前記半導体基板中に作られたソース領域、ドレイン領域
から構成されることを特徴とする不揮発スイッチ素子。
【請求項２】
前記第２の電極は前記第３の電極よりもイオン化率が高いことを特徴とする請求項１記載の不揮発スイッチ素子。
【請求項３】
前記メモリ部をトランジスタ部の上の配線層に形成することを特徴とする請求項１記載の不揮発スイッチ素子。
【請求項４】
前記メモリ部をトランジスタ部の横の半導体基板上に作ることを特徴とする請求項１記載の不揮発スイッチ素子。
【請求項５】
イオン伝導媒体としてＳｉＯ２を用い、
金属として高濃度ドープしたポリシリコンを用いた
請求項１記載の不揮発スイッチ素子。
【請求項６】
トランジスタ部とメモリ部から構成される不揮発スイッチ素子であって、
前記メモリ部は
金属イオンが伝導されるイオン伝導媒体と
前記イオン伝導媒体は対向する位置に凹みを二箇所持つことを特徴とし、
前記イオン伝導媒体の凹みに接触する金属と、
前記イオン伝導媒体のもう一方の凹みに接触する第１の電極と
前記イオン伝導媒体に接触し、前記金属、前記第１の電極とは接触しない第２の電極と、
前記イオン伝導媒体に接触し、前記金属、前記第１の電極とは接触せず、前記第２の電極と対向する位置に配置された第３の電極と
から構成され、
前記トランジスタ部は
前記金属と、
前記金属と接触する絶縁膜と、
前記絶縁膜と接触し前記金属とは接触しない半導体基板と、
前記半導体基板中に作られたソース領域、ドレイン領域
から構成される不揮発スイッチ素子を用い、
前記金属に電荷を蓄えることでトランジスタ部のソース・ドレイン間の伝導度を制御する不揮発スイッチの動作方法。
【請求項７】
トランジスタ部とメモリ部から構成される不揮発スイッチ素子であって、
前記メモリ部は
金属イオンが伝導されるイオン伝導媒体と
前記イオン伝導媒体は対向する位置に凹みを二箇所持つことを特徴とし、
前記イオン伝導媒体の凹みに接触する金属と、
前記イオン伝導媒体のもう一方の凹みに接触する第１の電極と
前記イオン伝導媒体に接触し、前記金属、前記第１の電極とは接触しない第２の電極と、
前記イオン伝導媒体に接触し、前記金属、前記第１の電極とは接触せず、前記第２の電極と対向する位置に配置された第３の電極と
から構成され、
前記トランジスタ部は
前記金属と、
前記金属と接触する絶縁膜と、
前記絶縁膜と接触し前記金属とは接触しない半導体基板と、
前記半導体基板中に作られたソース領域、ドレイン領域
から構成される不揮発スイッチ素子を用い、
前記金属と前記第１の電極がイオン伝導媒体によって絶縁された第１の状態と、
前記金属と前記第１の電極が析出金属によって短絡された第２の状態で、
前記トランジスタ部の閾値電圧が異なることにより、
トランジスタ部のソース・ドレイン間の伝導度を制御する不揮発スイッチの動作方法。
【請求項８】
トランジスタ部とメモリ部から構成される不揮発スイッチ素子であって、
前記メモリ部は
金属イオンが伝導されるイオン伝導媒体と
前記イオン伝導媒体は対向する位置に凹みを二箇所持つことを特徴とし、
前記イオン伝導媒体の凹みに接触する金属と、
前記イオン伝導媒体のもう一方の凹みに接触する第１の電極と
前記イオン伝導媒体に接触し、前記金属、前記第１の電極とは接触しない第２の電極と、
前記イオン伝導媒体に接触し、前記金属、前記第１の電極とは接触せず、前記第２の電極と対向する位置に配置された第３の電極と
から構成され、
前記トランジスタ部は
前記金属と、
前記金属と接触する絶縁膜と、
前記絶縁膜と接触し前記金属とは接触しない半導体基板と、
前記半導体基板中に作られたソース領域、ドレイン領域
から構成される不揮発スイッチ素子を備え、
この不揮発スイッチ素子の前記第２乃至第３の電極を前記トランジスタのソースと接続し、
前記トランジスタのドレインを第１のワード線と接続し、
前記トランジスタのゲートをビット線と接続し、
前記不揮発スイッチ素子の第３乃至第２の金属を前記第１のワード線と対になる第２のワード線と接続し、
前記不揮発スイッチ素子の第１の電極を電圧印加回路に接続することを特徴とする、
不揮発スイッチ素子とトランジスタの組を１つ以上持つことを特徴とする回路。
【請求項９】
トランジスタ部とメモリ部から構成される不揮発スイッチ素子であって、
前記メモリ部は
金属イオンが伝導されるイオン伝導媒体と
前記イオン伝導媒体は対向する位置に凹みを二箇所持つことを特徴とし、
前記イオン伝導媒体の凹みに接触する金属と、
前記イオン伝導媒体のもう一方の凹みに接触する第１の電極と
前記イオン伝導媒体に接触し、前記金属、前記第１の電極とは接触しない第２の電極と、
前記イオン伝導媒体に接触し、前記金属、前記第１の電極とは接触せず、前記第２の電極と対向する位置に配置された第３の電極と
から構成され、
前記トランジスタ部は
前記金属と、
前記金属と接触する絶縁膜と、
前記絶縁膜と接触し前記金属とは接触しない半導体基板と、
前記半導体基板中に作られたソース領域、ドレイン領域
から構成される不揮発スイッチ素子を備え、
この不揮発スイッチ素子の前記第２乃至第３の電極をツェナーダイオードのカソードと接続し、
前記第３乃至第２の電極をビット線と接続し、
第１の電極を電圧印加回路と接続し、
前記ツェナーダイオードのアノードをワード線と接続したことをと超とする不揮発スイッチ素子とトランジスタの組を１つ以上持つことを特徴とする回路。
【請求項１０】
前記回路はフィールド・プログラマブル・ゲート・アレー回路であることを特徴とする請求項８又は９記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発スイッチ素子に関し、特に論理回路と併用されるスイッチ素子に関する。
【背景技術】
【０００２】
近年、Field Programmable Gate Array （FPGA）に代表されるようなプログラマブルロジックが注目を集めている。FPGAにおいては、SRAMとパストランジスタを組み合わせたスイッチ素子がプログラマビリティを実現している。しかし、SRAMは揮発メモリなので、電源を切るとプログラム情報が消えてしまう。現在は、不揮発のメモリチップをFPGAとは別に１チップ用意し、電源投入のたびに回路データをFPGAに書き込むということが行われている。しかしながら、チップ枚数が増えることに起因する基板面積の増大や、電源投入後プログラム完了までに長時間かかるという問題があった。その問題を解消するためには、論理回路と併用される不揮発スイッチ素子が必要である。
【０００３】
論理回路と併用される従来の不揮発のスイッチ素子として、特許文献１に開示された不揮発スイッチ素子が知られている。特許文献１に開示された不揮発スイッチ素子では、イオン伝導メモリを利用している。イオン伝導メモリとは、二つの電極金属とその間に挟まれたイオン伝導層から構成されるメモリである。電極間にある方向の電圧を印加すると、陰極からイオンが析出し、それが陽極へと繋がって、低抵抗状態となる。また逆バイアスを印加すると、析出金属が溶解し高抵抗状態となる。低抵抗状態をオン状態、高抵抗状態をオフ状態とすることで、不揮発スイッチ素子として利用することができる。
【０００４】
特許文献１では、２端子のイオン伝導メモリを利用したスイッチ素子の他に、３端子のイオン伝導スイッチ素子も開示されている。３端子のイオン伝導スイッチ素子は、制御端子１端子と、イオン析出端子２端子で構成されている。制御端子にある方向の電圧を加えると、イオン析出端子２端子から金属が析出する。析出金属の径が十分大きくなると、イオン析出端子同士が析出金属で結合され、イオン析出端子間の抵抗が小さくなる。また、逆バイアスを加えると金属が溶解し、イオン析出端子間の抵抗が大きくなる。低抵抗状態をオン状態、高抵抗状態をオフ状態とすることで、不揮発スイッチ素子として利用することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１０４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
イオン伝導メモリは、一般的にプログラミング電圧が低く、具体的には１Ｖ以下であることが知られている。そのため、特許文献１で開示されたようなスイッチ素子を論理回路と併用する場合、論理回路の駆動電圧である1Vを超える電圧が入力されると、イオン伝導メモリのプログラム状態が書き換わってしまう恐れがある。即ちプログラマブルロジックで不揮発スイッチ素子として使うためには、論理回路を駆動する電圧に対して、十分に高い耐圧を有していなければならない。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明のスイッチ素子は、半導体基板中に作られたソース・ドレインと、前記半導体基板上に作られたゲート絶縁膜と、前記ゲート絶縁膜の上に形成された電荷蓄積層と、前記電荷蓄積層の上に形成され前記電荷蓄積層が凹みに接触しているイオン伝導層と、前記イオン伝導層の上に形成され前記イオン伝導層の凹みに接触している電荷注入層と、前記イオン伝導層に接触し前記電荷蓄積層及び前記電荷注入層と絶縁されたパス制御端子と、前記パス制御端子と対向する位置で前記イオン伝導層に接触し、前記電荷蓄積層及び前記電荷注入層と絶縁されたイオン供給端子を具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、論理回路を駆動するための電圧に比べて十分高い耐圧を持つ、不揮発スイッチ素子を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】イオン伝導メモリを説明する図。
【図２】本発明の第１の実施形態の断面図。
【図３】本発明の第１の実施形態の上面図。
【図４】本発明のメモリ部の動作を説明する図。
【図５】本発明をスイッチ素子として使う方法を説明する図。
【図６】本発明のプログラム方法を説明する図。
【図７】本発明のプログラム方法を説明する図。
【図８】本発明をスイッチ素子として使う方法を説明する図。
【図９】本発明の第２の実施形態
【図１０】本発明の第３の実施形態
【図１１】本発明を集積した回路を説明する図。
【図１２】本発明をプログラムする方法を説明する図。
【図１３】本発明を集積した回路を説明する図。
【図１４】ツェナーダイオードの電流電圧特性を説明する図。
【図１５】本発明をプログラムする方法を説明する図。
【図１６】ツェナー電圧の値域を説明するための図。
【図１７】ツェナー電圧の値域を説明するための図。
【図１８】ツェナー電圧の値域を説明するための図。
【図１９】本発明を集積した回路を説明する図。
【図２０】本発明をプログラムする方法を説明する図。
【図２１】ツェナー電圧の値域を説明するための図。
【発明を実施するための形態】
【００１０】
発明の実施の形態を説明する前に、本発明の基礎となるイオン伝導メモリについて説明する。図１（ａ）は、イオン伝導メモリの概略構造を示す断面図である。図中の１０は上部電極、１１はイオン伝導媒体、１２は下部電極を示している。
【００１１】
図１（ａ）のような素子構造で、上部電極１０を陽極、下部電極１２を陰極として電圧を印加すると、上部電極から下部電極へ金属イオンがイオン伝導し、陰極から金属が析出して、図１（ｂ）に示すように伝導パスが形成される。また、上部電極を陰極、下部電極を陽極とした場合、金属イオンが逆にイオン伝導して、析出金属が溶解し、図１（ａ）の状態に戻る。図１（ｂ）の時は、二つの電極は金属によって結合されているので低抵抗状態となり、図１（ａ）の時は、二つの電極間に絶縁膜であるイオン伝導層１１が存在するため高抵抗状態となる。伝導パス形成に必要な電圧の絶対値をVSET、伝導パス消失に必要な電圧の絶対値をVRESETとする。
【００１２】
以下図面を参照しつつ、本発明を実施するための最良の形態について説明する。
【００１３】
図２に、本発明の第１の実施形態の断面図を示す。また、図３に第１の実施形態を上から見た図を示す。本発明は、トランジスタ部１とメモリ部２から構成される。トランジスタ部１は、半導体基板１０２中に作られたソース・ドレイン１００ｎと、前記半導体基板上に作られたゲート絶縁膜１０１と、前記ゲート絶縁膜の上に形成された電荷蓄積層１０３から構成されている。またメモリ部２は、前記電荷蓄積層と、前記電荷蓄積層の上に形成され前記電荷蓄積層が凹みに接触しているイオン伝導層１０４と、前記イオン伝導層の上に形成され前記イオン伝導層の凹みに接触する電荷注入層１０５と、前記イオン伝導層の脇に形成されたパス制御端子１０６と、前記イオン伝導層の脇かつ前記パス制御端子と反対側に形成されたイオン供給端子１０９から構成されている。各端子は、層間絶縁膜１０７ｎ、スペーサ絶縁膜１０８ｎで絶縁されている。
【００１４】
ゲート絶縁膜１０１は、シリコン酸化膜、シリコン窒化膜等の単層膜、ハフニウムやアルミニウムを含む高誘電率酸化物（いわゆるｈｉｇｈ−ｋ絶縁膜）、またそれらを積層した複合膜等の絶縁性材料により構成されることが望ましい。電荷蓄積層１０３は金属やポリシリコンから構成されることが望ましい。イオン伝導層１０４は、電解質材料やカルコゲナイド材料等から構成される。パス制御端子１０６はイオン供給端子よりもイオン化傾向の低い金属で構成される。また、電荷蓄積層１０３と電荷注入層１０５は絶縁されていることが望ましいため、電荷蓄積層の仕事関数の絶対値は、イオン伝導層の伝導帯下端と真空準位のエネルギー差の絶対値よりも大きいことが望ましい。このような条件を満たす電荷蓄積層とイオン伝導層の組み合わせとして、高濃度ドープしたポリシリコンと二酸化シリコンの組み合わせが知られている。
【００１５】
次に、本発明のメモリ部の動作を説明する。図４（ａ）に、イオン供給端子にVSETを、パス制御端子に0Vを印加した時の状態を示す。このとき、イオン供給端子とパス制御端子間に金属１１０が析出する。ここで、電荷蓄積層と電荷注入層はイオン伝導層に食い込んだ形状をしているため、析出金属が電荷蓄積層と電荷注入層を短絡する。電荷蓄積層と電荷注入層の間のイオン伝導層の膜厚は、析出金属１１０によって短絡される程度に薄い必要があり、具体的には数十ナノメートル程度であることが望ましい。
【００１６】
また、図４（ｂ）に、イオン供給端子に0Vを、パス制御端子にVRESETを印加した時の状態を示す。このとき、析出金属は溶解し、電荷蓄積層と電荷注入層は絶縁状態となる。
【００１７】
図４（ａ）、（ｂ）に示したように、イオン高級端子とパス制御端子に印加する電圧を制御することで、電荷蓄積層と電荷注入層の間を、短絡状態と絶縁状態に切り替えることができる。
【００１８】
次に、本発明をスイッチ素子として利用する方法を述べる。本発明において、ソース・ドレイン間の伝導度は、電荷蓄積層に蓄えられた電荷によって制御できる。ここでは、トランジスタ部をnMOSFET型と仮定する。図５（ａ）に示すように電荷蓄積層に十分な量のホール１１１を蓄えた場合、半導体基板が反転状態となり、トランジスタ部のソース・ドレイン間がオン状態となる。一方、図５（ｂ）に示すように電荷蓄積層から電荷を取り除いたり電子を蓄えたりした場合は、半導体基板が空乏状態または蓄積状態となるため、ソース・ドレイン間がオフ状態となる。以上のように、本発明は電荷蓄積層に蓄える電荷の状態によって、オン・オフを制御することができる。
【００１９】
トランジスタ部がpMOSFET型の場合、電荷蓄積層に電子を蓄えるとソース・ドレイン間がオン状態となり、電荷を取り除いたりホールを蓄えたりした場合は、ソース・ドレイン間がオフ状態となる。
【００２０】
次に、本発明の不揮発スイッチ素子のオン・オフをプログラムする方法を述べる。図６は本発明の不揮発スイッチ素子のトランジスタ部がnMOSFETであった場合に、オン状態にプログラムする手順を説明する図である。まず図６（ａ）に示すように、イオン供給端子にVSET、パス制御端子に0Vを印加する。このようにすることで、イオン供給端子・パス制御端子間に金属が析出し、電荷蓄積層と電荷注入層の間が短絡される。次に図６（ｂ）に示すように、イオン供給端子・パス制御端子を絶縁状態とし、電荷注入層にプログラム用の電圧Von（＞０）を印加する。このようにすることで、電荷注入層から電荷蓄積層へホールが注入される。最後に図６（ｃ）に示すように、イオン供給端子にVon、電荷注入層にVon、パス制御端子にVRESET+Vonを印加することで、電荷蓄積層にホールを保持したまま析出金属を溶解させ、電荷蓄積層と電荷注入層を絶縁することができる。
【００２１】
図７は本発明の不揮発スイッチ素子のトランジスタ部がnMOSFETであった場合に、オフ状態にプログラムする手順を説明する図である。まず図７（ａ）に示すように、イオン供給端子にVSET、パス制御端子に0Vを印加する。このようにすることで、イオン供給端子・パス制御端子間に金属が析出し、電荷蓄積層と電荷注入層の間が短絡される。次に図７（ｂ）に示すように、イオン供給端子・パス制御端子を絶縁状態とし、電荷注入層にプログラム用の電圧Voff（≦０）を印加する。このようにすることで、電荷注入層から電荷蓄積層へホールが注入される。最後に図７（ｃ）に示すように、イオン供給端子にVoff-VRESET、電荷注入層にVoff、パス制御端子にVoffを印加する。このようにすることで、電荷蓄積層から電荷を取り除いた状態、または電子を蓄積した状態で析出金属を溶解させ、電荷蓄積層と電荷注入層を絶縁することができる。
【００２２】
次に、本発明をスイッチ素子として使用する第二の手法について述べる。図８（ａ）にイオン供給端子とパス制御端子間で金属を析出させた状態で電荷注入層にVGを印加した図を示す。このとき、トランジスタ部の実効的なゲート絶縁膜厚は、ゲート絶縁膜１０１の厚さである。図８（ｂ）には、イオン供給端子とパス制御端子間で金属を溶解させた状態で電荷注入層にVGを印加した図を示す。このとき、電荷注入層と電荷蓄積層は絶縁されている。そのため、トランジスタ部の実効的なゲート絶縁膜厚は、ゲート絶縁膜１０１の厚さとイオン伝導層の厚さの和となる。トランジスタの閾値電圧は、実効的なゲート絶縁膜厚が厚いほど高い。即ち、図８（ａ）の状態は低閾値電圧であり、図８（ｂ）の状態は高閾値電圧である。低閾値電圧をVth_low、高閾値電圧をVth_highとしたとき、Vth_low ＜VG＜Vth_highを満たすようにVGやイオン伝導層の膜厚を設計することで、不揮発スイッチ動作を実現することができる。
【００２３】
本発明の不揮発スイッチ素子において、信号の伝播はトランジスタ部のソース・ドレイン間を介して行う。即ち、論理回路を駆動する高い電圧はメモリ部に印加されない。そのため、本発明を論理回路中で用いても、回路動作中にメモリ部に書き込んだ値が書き変わるという問題が起こりにくい。
【００２４】
図９は本発明の第２の実施形態を説明する図である。第２の実施形態では、メモリ部とトランジスタ部の接点がフィールド酸化膜上の電荷蓄積層２００にある。このような形態を取ることで、トランジスタ部のゲート長を電荷蓄積層の最小加工寸法よりも短くすることができ、トランジスタ部の駆動電流を可及的に大きくすることができる。
【００２５】
図１０は本発明の第３の実施形態を説明する図である。第１の実施形態においてはメモリ部はトランジスタ部の上に置かれていたが、第２の実施形態においてはメモリ部はトランジスタ部の横に置かれている。メモリ部は第１の実施形態に示すようにトランジスタ部の上の配線層に配置してもよいし、第２の実施形態のようにトランジスタ部の横に配置しても良い。
【００２６】
次に、本発明をチップ上で集積化したときの回路構成について述べる。図１１にアレー状に並べた本発明とプログラム用の回路との結線の一具体例について示す。プログラム用の回路は、行デコーダ４０２、行ドライバ４０３、列デコーダ４０４、列ドライバ４０５、電荷注入層４０６ドライバから構成されている。また、本発明の不揮発スイッチは、イオン供給端子またはパス制御端子を下部行アドレス線４０９ｎに、パス制御端子またはイオン供給端子をプログラム用トランジスタ４０１のソースに、電荷注入層を電荷注入線４１０ｎに接続されている。また、プログラム用トランジスタ４０１のゲートは列アドレス線４０７ｎに、ドレインは上部行アドレス線４０８ｎに接続されている。図１１において電荷注入層ドライバ４０６は列デコーダ４０４と結線が存在しないが、実際には列デコーダ４０４と接続される場合もある。
【００２７】
図１２示したのは、図１１の回路のプログラム動作を説明する図である。列デコーダは一つの列アドレス線を選択し、列ドライバが選択された列アドレス線にプログラム用の電圧を印加する。また、行デコーダは一組の上部行アドレス線と下部行アドレス線を選択し、プログラム用トランジスタのソースと不揮発スイッチのパス制御端子乃至イオン供給端子間にプログラム用の電圧を印加する。また、電荷注入層ドライバは電荷注入線にプログラム用の電圧を印加する。このようにすることで、一つの不揮発スイッチを選択的にプログラムすることができる。なお、電荷注入層ドライバは、全ての電荷注入線に電圧を印加してもよいし、列ドライバで指定された列アドレス線に対応する電荷注入線のみに電圧を印加してもよい。
【００２８】
図１１の回路構成では、不揮発スイッチ素子をプログラムするために必要な電圧が低いという特徴がある。即ち、本回路構成は、高電圧電源を使うことが難しいときに有効である。
【００２９】
次に、本発明をチップ上で集積化するときの第二の回路構成について述べる。図１３にアレー状に並べた本発明とプログラム用の回路との結線の第二の具体例について示す。プログラム用の回路は、行デコーダ、行ドライバ、列デコーダ、列ドライバ、電荷注入層ドライバから構成されている。また、本発明の不揮発スイッチは、パス制御端子を行アドレス線５０１ｎに、イオン供給端子をツェナーダイオード５００のカソードに、電荷注入層を電荷注入線に接続されている。また、ツェナーダイオードのアノードは列アドレス線に接続されている。図１３において電荷注入層ドライバは列デコーダと結線が存在しないが、実際には列デコーダと接続される場合もある。
【００３０】
図１４にツェナーダイオードのカソードを接地電位としアノードに電圧を印加したときの、電流電圧特性を示す。正電圧を印加した場合、オン電圧VFで電流が急激に流れるようになる。また、負電圧を印加した場合、ツェナー電圧-VZで電流が急激に流れるようになる。-VZとVFの間の電圧では、電流は殆ど流れない。
【００３１】
図１５示したのは、図１３の回路のプログラム動作を説明する図である。まず、一つの不揮発スイッチに選択的に金属パスを形成する方法を述べる。図１５（a）に示すように、列デコーダは一つの列アドレス線を選択し、列ドライバが選択された列アドレス線に0Vの電圧を印加する。また、行デコーダは一つの行アドレス線を選択し、行ドライバが選択された行アドレス線にVSET+VFの電圧を印加する、電荷注入層ドライバは電荷注入線にプログラム用の電圧を印加する。このようにすることで、一つの不揮発スイッチの金属パスを選択的に溶解・析出させることができる。なお、電荷注入層ドライバは、全ての電荷注入線に電圧を印加してもよいし、列ドライバで指定された列アドレス線に対応する電荷注入線のみに電圧を印加してもよい。
【００３２】
次に、プログラムした素子の金属パスを選択的に溶解する方法について述べる。列デコーダは一つの列アドレス線を選択し、列ドライバが選択された列アドレス線にパス溶解用の電圧を印加する。また、行デコーダは一つの行アドレス線を選択し、行ドライバが選択された行アドレス線にパス溶解用の電圧を印加する、電荷注入層ドライバは電荷注入線にプログラム用パス溶解用の電圧を印加する。パス溶解用の電圧は、スイッチ素子をオン状態にするかオフ状態にするかで異なる。プログラム用の電圧値について表１にまとめた。表１に示す電圧を印加することにより、一つの不揮発スイッチの金属パスを選択的に析出させることができる。なお、電荷注入層ドライバは、全ての電荷注入線に電圧を印加してもよいし、列ドライバで指定された列アドレス線に対応する電荷注入線のみに電圧を印加してもよい。
【表１】
2011054645.tif 000003
【００３３】
ツェナーダイオードは半導体基板上だけでなく配線層に形成することも可能である。そのためチップ面積を削減することが容易である。この回路構成はチップ面積を削減したい場合に有効である。
【００３４】
次に、ツェナー電圧の値域について述べる。図１６に、選択素子の金属パスを溶解させるために、列アドレス線と行アドレス線に電圧を印加した図をしめす。ここで、表１から列アドレス線と行アドレス線の電位差は、選択素子に書き込む値によらずVRESET+VZであることがわかる。そのため、列アドレス線にVRESET+VZ、行アドレス線に0Vを印加すると仮定しても、議論の一般性が保たれる。ここで、列アドレス線から行アドレス線への電圧降下は、選択素子を介した経路だけではないことが分かる。例えば図中点線で示したような電圧降下経路６００を介した電圧降下もおこる。ここで、選択素子と列アドレス線を共有する素子は、選択素子以外は互いに等価な状態に存在している。同様に、選択線と行アドレス線を共有する素子は、選択素子以外は互いに等価である。さらに選択素子と行アドレス線・列アドレス線をともに共有しない素子は互いに等価である。以上のことから、電圧が印加されていない行アドレス線はすべて同じ電位であり、同様に電圧が印加されていない列アドレス線もすべて同一の電位にあることが分かる。
【００３５】
ここで、ツェナーダイオードのカソードと不揮発スイッチのイオン供給端子を接続したときに、ツェナーダイオードのアノードと不揮発スイッチのパス制御端子間の等価抵抗を、ツェナーダイオードのアノードに正の電圧を印加し不揮発スイッチのパス制御端子を接地電位とした場合を（図１７（ａ））RL、不揮発スイッチのパス制御端子に正の電圧を印加しツェナーダイオードのアノードに負の電圧を印加した場合を（図１７（ｂ））RHとする。すると、図１６の等価回路は、図１８のようになる。ここで、VRを電圧を印加していない行アドレス線の電位、VCを電圧を印加していない列アドレス線の電位とする。すると、VRとVCの差は、式(1)のようになる。
【数１】
2011054645.tif 000004
【００３６】
ここで、ツェナーダイオードのカソードと不揮発スイッチのイオン供給端子を接続したときに、ツェナーダイオードのアノードに正の電圧を印加し不揮発スイッチのパス制御端子を接地電位とした場合、印加電圧がVF+VSETを越えると、選択されていない不揮発スイッチのイオン供給端子・パス制御端子間に金属パスが析出してしまう。そのような動作が起こらないための条件は式(２)のように書ける。
【数２】
2011054645.tif 000005
【００３７】
以上から、ツェナー電位の条件は式(３)のようになる。ツェナー電位VZは式３を満たすように設計することが望ましい。
【数３】
2011054645.tif 000006
【００３８】
次に、本発明をチップ上で集積化するときの第三の回路構成について述べる。図１９にアレー状に並べた本発明とプログラム用の回路との結線の第二の具体例について示す。プログラム用の回路は、行デコーダ、行ドライバ、列デコーダ、列ドライバ、電荷注入層ドライバから構成されている。また、本発明の不揮発スイッチは、パス制御端子をツェナーダイオードのカソードに、イオン供給端子を行アドレス線に、電荷注入層を電荷注入線に接続されている。また、ツェナーダイオードのアノードは列アドレス線に接続されている。図１９において電荷注入層ドライバは列デコーダと結線が存在しないが、実際には列デコーダと接続される場合もある。
【００３９】
次に、第三の回路構成におけるプログラム方法を述べる。図２０に、不揮発スイッチ素子の金属パスを析出させるための電圧を説明する図を示す。行アドレス線にVSET+VZ、列アドレス線に0Vを印加することで、不揮発スイッチのイオン伝導層に金属パスを析出させることができる。
【００４０】
次に、プログラムした素子の金属パスを選択的に溶解する方法について述べる。列デコーダは一つの列アドレス線を選択し、列ドライバが選択された列アドレス線にパス溶解用の電圧を印加する。また、行デコーダは一つの行アドレス線を選択し、行ドライバが選択された行アドレス線にパス溶解用の電圧を印加する、電荷注入層ドライバは電荷注入線にプログラム用パス溶解用の電圧を印加する。パス溶解用の電圧は、スイッチ素子をオン状態にするかオフ状態にするかで異なる。プログラム用の電圧値について表１にまとめた。表２に示す電圧を印加することにより、一つの不揮発スイッチの金属パスを選択的に析出させることができる。なお、電荷注入層ドライバは、全ての電荷注入線に電圧を印加してもよいし、列ドライバで指定された列アドレス線に対応する電荷注入線のみに電圧を印加してもよい。
【表２】
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【００４１】
次に、ツェナー電圧の値域について述べる。第三の回路構成の場合、金属パスを析出させるときに、図１６と同様の電圧降下経路を介した電圧降下が考えられる。等価回路は図２１に示すようになる。ここで、VRを電圧を印加していない行アドレス線の電位、VCを電圧を印加していない列アドレス線の電位とする。すると、VRとVCの差は、式(４)のようになる。
【数４】
2011054645.tif 000008
【００４２】
ここで、ツェナーダイオードのカソードと不揮発スイッチのイオン供給端子を接続したときに、ツェナーダイオードのアノードに正の電圧を印加し不揮発スイッチのパス制御端子を接地電位とした場合、印加電圧がVF+VRESETを越えると、選択されていない不揮発スイッチのイオン供給端子・パス制御端子間に金属パスが溶解してしまう。そのような動作が起こらないための条件は式(５)のように書ける。
【数５】
2011054645.tif 000009
【００４３】
以上から、ツェナー電位の条件は式(６)のようになる。ツェナー電位VZは式６を満たすように設計することが望ましい。
【数６】
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【符号の説明】
【００４４】
１    トランジスタ部
２    メモリ部
１００１〜１００ｎ    ソース、ドレイン
１０１    ゲート絶縁膜
１０２    半導体基板
１０３    電荷蓄積層
１０４    イオン伝導層
１０５    電荷注入層
１０６    パス制御端子
１０７１〜１０７ｎ    層間絶縁膜
１０８１〜１０８ｎ    スペーサー絶縁膜
１０９    イオン供給端子
１１０    析出金属
１１１    ホール
２００    フィールド酸化膜上の電荷蓄積層
４００    不揮発スイッチ素子
４０１    プログラム用トランジスタ
４０２    行デコーダ
４０３    行ドライバ
４０４    列デコーダ
４０５    列ドライバ
４０６    電荷注入層ドライバ
４０７１〜４０７ｎ    列アドレス線
４０８１〜４０８ｎ    上部行アドレス線
４０９１〜４０９ｎ    下部行アドレス線
４１０１〜４１０ｎ    電荷注入線
５００    ツェナーダイオード
５０１１〜５０１ｎ    行アドレス線
６００    電圧降下経路
７００    等価抵抗
７０１    等価抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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