(57)【要約】【課題】選択された磁気抵抗素子に書き込み動作等を行う際に、非選択の磁気抵抗素子の誤動作の抑制が図られた半導体装置およびこの半導体装置の製造方法を提供する。【解決手段】  半導体装置は、磁化の向きが可変とされた磁化自由層を含み、引出配線上に形成された磁気記憶素子と、磁気記憶素子の下方に位置し、第１方向に向けて延び、発生する磁界により磁化自由層の磁化状態を変化させることが可能なディジット線５０とを備え、ディジット線５０は、配線本体部５１と、配線本体部５１の底面および側面を覆うように設けられ、上方に向けて開口するクラッド層５２とを含み、クラッド層５２は、配線本体部５１の側面を覆うように形成された側壁部５２ｂと、配線本体部５１の底面を覆うように形成された底壁部５２ａとを含み、側壁部５２ｂの厚さＷ１は、底壁部５２ａの厚さＷ２よりも厚く形成される。【選択図】図５
2011054903.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上に形成されたスイッチング素子と、
前記スイッチング素子を覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された平板状の引出配線と、
前記引出配線と前記スイッチング素子とを接続する接続配線と、
磁化の向きが可変とされた磁化自由層を含み、前記引出配線上に形成された磁気記憶素子と、
前記磁気記憶素子の下方に位置し、第１方向に向けて延び、発生する磁界により前記磁化自由層の磁化状態を変化させることが可能な第１配線と、
前記磁気記憶素子の上方に位置し、第２方向に向けて延び、発生する磁界により前記磁化自由層の磁化状態を変化させることが可能な第２配線と、
を備え、
前記磁気記憶素子は、前記引出配線の上面のうち、前記引出配線および前記接続配線の接続位置から離れた位置に設けられ、
前記第１配線は、第１配線本体と、前記第１配線本体の底面および側面を覆うように設けられ、上方に向けて開口する第１磁場遮蔽層とを含み、
前記第１磁場遮蔽層は、前記第１配線本体の側面を覆うように形成された第１側壁部と、前記第１配線本体の底面を覆うように形成された第１底壁部とを含み、
前記第１側壁部の厚さは、前記第１底壁部の厚さよりも厚く形成された、半導体装置。
【請求項２】
前記第１底壁部は、厚膜部と、前記厚膜部よりも薄く形成された薄膜部とを含む、請求項１に記載の半導体装置。
【請求項３】
前記厚膜部は、前記第１底壁部の幅方向の中央部に形成された、請求項２に記載の半導体装置。
【請求項４】
前記第１底壁部の一部は、前記層間絶縁膜に入り込むように形成された、請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第１底壁部と前記第１側壁部との間に隙間部が形成された、請求項１から請求項４のいずれかに記載の半導体装置。
【請求項６】
前記第２配線は、第２配線本体と、前記第２配線本体の上面および側面を覆うように設けられ、下方に向けて開口するように形成された第２磁場遮断層とを含み、
前記第２磁場遮断層は、前記第２配線本体の側面を覆うように形成された第２側壁部と、前記第２配線本体の上面を覆うように形成された上壁部とを含み、
前記第２側壁部の厚さは、前記上壁部の厚さよりも厚く形成された、請求項１から請求項５のいずれかに記載の半導体装置。
【請求項７】
前記層間絶縁膜は、前記引出配線下に位置し、上面が平坦面状とされた平坦絶縁膜を含み、
前記接続配線は、積層された複数の単位接続部を含むと共に、前記平坦絶縁膜下に位置する上層単位接続部を含み、
前記上層単位接続部は、接続部本体と、前記接続部本体の側面および底面を覆うように形成された第３磁場遮断層とを含み、
前記第３磁場遮断層は、前記接続部本体の側面を覆う第３側壁部と、前記接続部本体の底面を覆うように形成された第２底壁部とを含み、
前記第３側壁部の厚さは、前記第２底壁部の厚さよりも厚い、請求項１から請求項６のいずれかに記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板の主表面上に形成されたスイッチング素子と、
前記スイッチング素子を覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された平板状の引出配線と、
前記引出配線と前記スイッチング素子とを接続する接続配線と、
磁化の向きが可変とされた磁化自由層を含み、前記引出配線上に形成された磁気記憶素子と、
前記磁気記憶素子の下方に位置し、第１方向に向けて延び、発生する磁界により前記磁化自由層の磁化状態を変化させることが可能な第１配線と、
前記磁気記憶素子の上方に位置し、第２方向に向けて延び、発生する磁界により前記磁化自由層の磁化状態を変化させることが可能な第２配線と、
を備え、
前記磁気記憶素子は、前記引出配線および前記接続配線の接続位置から離れた位置に設けられ、
前記第１配線は、第１配線本体と、前記第１配線本体の側面を覆うように形成された第１磁場遮蔽層とを含み、
前記第１磁場遮蔽層は、上方および下方に向けて開口するように形成された、半導体装置。
【請求項９】
主表面を有する半導体基板を準備する工程と、
前記半導体基板の主表面上にスイッチング素子を形成する工程と、
前記スイッチング素子を覆うように絶縁膜を形成する工程と、
前記スイッチング素子に接続され、前記絶縁膜の上面に達する接続配線を形成する工程と、
前記絶縁膜に第１配線用溝を形成する工程と、
前記第１配線用溝内に、前記第１配線用溝の内周面上に第１磁場遮蔽層を形成する工程と、
前記第１磁場遮蔽層上に第１配線本体を形成する工程と、
前記第１配線本体および前記絶縁膜上に、上面が平坦面状とされた平坦絶縁膜を形成する工程と、
前記平坦絶縁膜上に位置し、前記接続配線に接続されると共に、平板状の引出配線を形成する工程と、
前記引出配線上に磁気記憶素子を形成する工程と、
を備え、
前記第１磁場遮蔽層は、前記第１配線用溝部の底面を覆う第１底壁部と、前記第１配線用溝部の側面を覆う第１側壁部とを含み、
前記第１磁場遮蔽層の前記第１側壁部の厚さを前記第１底壁部の厚さよりも厚くなるように形成する、半導体装置の製造方法。
【請求項１０】
前記第１配線用溝内に、第１配線用溝の側面および底面に沿って延びるバリアメタルを形成する工程をさらに備え、
前記第１磁場遮蔽層のサイドカバレッジ率は、前記バリアメタルのサイドカバレッジ率よりも大きい、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記磁気記憶素子を覆うように、上層絶縁膜を形成する工程と、
前記上層絶縁膜内に形成され、前記磁気記憶素子に接続された第２配線を形成する工程とをさらに備え、
前記第２配線を形成する工程は、前記上層絶縁膜に第２配線用溝を形成する工程と、
前記第２配線用溝の内側面に第２磁場遮蔽層の第２側壁部を形成する工程と、
前記第２配線用溝内に第２配線本体を形成する工程と、
前記第２配線本体上に、前記第２側壁部よりも薄い上壁部を形成する工程とを含む、請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記層間絶縁膜に前記第１配線用溝を形成する工程は、接続配線用溝を前記絶縁膜に形成する工程を含み、
前記第１磁場遮蔽層を形成する工程は、前記接続配線用溝の内周面に沿って延びる第３磁場遮蔽層を形成する工程を含み、
前記第１配線本体を形成する工程は、前記第３磁場遮蔽層上に接続部本体を形成する工程を含む、請求項９から請求項１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
主表面を有する半導体基板を準備する工程と、
前記半導体基板の主表面上にスイッチング素子を形成する工程と、
前記スイッチング素子を覆うように絶縁膜を形成する工程と、
前記絶縁膜に第１配線用溝を形成する工程と、
前記第１配線用溝の内周面に、磁場遮蔽材料膜を形成する工程と、
前記第１配線用溝の底部に位置する前記磁場遮蔽材料膜を除去する工程と、
前記磁場遮蔽材料膜上に第１配線本体を形成する工程と、
前記スイッチング素子に接続され、前記絶縁膜の上面に達するように形成された接続配線を形成する工程と、
前記第１配線本体および前記絶縁膜上に上面が平坦面状とされた平坦絶縁膜を形成する工程と、
前記平坦絶縁膜上に位置し、前記接続配線に接続された平板状の引出配線を形成する工程と、
前記引出配線上に磁気記憶素子を形成する工程と、
を備えた、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、磁気抵抗素子を備えた半導体装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
半導体装置の一形態に、ＭＴＪ（Magnetic Tunnel Junction）と称される磁気抵抗素子を適用したＭＲＡＭ（Magnetic Random Access Memory）がある。ＭＲＡＭでは、磁気抵抗素子は、一方向に延在するディジット線と、これと略直交する方向に延在するビット線とが交差する部分に配置される態様で、アレイ状に形成されている。個々の磁気抵抗素子には、トンネル絶縁膜を間に介在させて２つの磁性層が積層されている。
【０００３】
近年、ＭＲＡＭでは、消費電力を低減するために、磁場を磁気抵抗素子に選択的に作用させるディジット線およびビット線の構造として、クラッド層を含む配線構造が採用されている。クラッド層は、磁場を遮蔽する機能を有している。このため、磁気抵抗素子の下方に位置するディジット線では、クラッド層は、磁気抵抗素子の直下に位置するディジット線の部分の上面を除いて、ディジット線の側面と下面とを覆うように形成されている。一方、磁気抵抗素子の上方に位置するビット線では、クラッド層は、磁気抵抗素子の直上に位置するビット線の部分の下面を除いて、ビット線の側面と上面とを覆うように形成されている。このようなクラッド層が採用されたＭＲＡＭは、従来から各種提案されている。
【０００４】
たとえば、特開２００４−４０００６号公報に記載された磁気メモリ装置は、第１配線と、第１配線と立体的に交差する第２配線と、第１配線と電気的に絶縁され、第２配線と電気的に接続されたもので、第１配線と第２配線との交差領域にトンネル絶縁層を強磁性体で挟んで構成されるトンネル磁気抵抗素子とを備える。
【０００５】
この磁気メモリ装置は、上記トンネル磁気抵抗素子と配線層とを接続するコンタクト部を備え、このコンタクト部は、第１配線より下層に設けられた配線層と、トンネル磁気抵抗素子および配線層を接続し、第１配線内を貫通する接続孔内に形成されている。
【０００６】
そして、上記第１配線に、第１配線の両側面およびトンネル磁気抵抗素子に対向する面とは反対側の面に高透磁率膜からなる磁束集中器が設けられている。
【０００７】
特開２００３−３１８３６５号公報に記載された磁気ランダムアクセスメモリは、ＴＭＲ素子と、ＴＭＲ素子の真下に位置する書き込みワード線を備え、書き込みワード線の側面および下面は、高透磁率を有するヨーク材により覆われている。
【０００８】
特表２００２−５８１６６号公報に記載された磁気記憶装置は、磁気抵抗素子と、磁気抵抗素子の抵抗値を変化させる磁束を発生させるための導線と、この導線が内部に配置された磁気ヨークとを含む。
【０００９】
特開２００５−３４０７１５号公報に記載された磁気メモリ装置は、磁化固定層とトンネルバリア層と磁化自由層とが積層されてなるＴＭＲ素子からなるメモリ部を有する。書き込み用ワード線が絶縁層を介してＴＭＲ素子に対向配置されている。そして、高透磁率層が書き込み用ワード線の底部からＴＭＲ素子の側面側にまで達するように設けられている。
【００１０】
特開２００４−３１６４０号公報に記載された磁気メモリ装置は、シリコン基板上に形成されたＭＯＳトランジスタと、シリコン基板上に形成された層間絶縁膜と、層間絶縁膜に埋設された複数のＴＭＲ素子とを備えている。
【００１１】
この磁気メモリ装置は、各ＴＭＲ素子を挟むように配置された書き込みビット線および書き込みワード線と、書き込みビット線および書き込みワード線の表面のうち、ＴＭＲ素子と対向する面以外の部分に形成されたヨーク部とを備える。
【００１２】
特開２００６−３１０４２３号公報に記載された磁気メモリは、磁気抵抗素子を有するメモリセルと、そのメモリセルに情報を書き込む際の書き込み磁場を生成する書き込み電流が流れる書き込み配線と、その書き込み配線のメモリセルに対向する対向面を除く面の少なくとも一部を覆う強磁性体膜とを備える。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００４−４０００６号公報
【特許文献２】特開２００３−３１８３６５号公報
【特許文献３】特表２００２−５８１６６号公報
【特許文献４】特開２００５−３４０７１５号公報
【特許文献５】特開２００４−３１６４０号公報
【特許文献６】特開２００６−３１０４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記従来の半導体装置においては、たとえば、選択された磁気抵抗素子に書き込み動作等を行うときには、特定のディジット線およびビット線に電流が供給され、選択された磁気抵抗素子に磁場が作用する。
【００１５】
この際、ディジット線の側面がクラッド層で覆われていたとしても、クラッド層の側面の厚みによっては、ディジット線の側面からも磁場が漏れる場合がある。
【００１６】
ディジット線の側面から磁場が漏れ出ると、選択された磁気抵抗素子に隣接し、非選択の磁気抵抗素子にも磁場が達する場合がある。非選択の磁気抵抗素子に磁場が作用すると、非選択の磁気抵抗素子が誤動作する場合がある。
【００１７】
本発明は、上記のような課題に鑑みてなされたものであって、その目的は、選択された磁気抵抗素子に書き込み動作等を行う際に、非選択の磁気抵抗素子の誤動作の抑制が図られた半導体装置およびこの半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明に係る半導体記憶装置は、半導体基板と、半導体基板の主表面上に形成されたスイッチング素子と、スイッチング素子を覆うように形成された層間絶縁膜と、層間絶縁膜上に形成された平板状の引出配線と、引出配線とスイッチング素子とを接続する接続配線と、磁化の向きが可変とされた磁化自由層を含み、引出配線上に形成された磁気記憶素子と、磁気記憶素子の下方に位置し、第１方向に向けて延び、発生する磁界により磁化自由層の磁化状態を変化させることが可能な第１配線と、磁気記憶素子の上方に位置し、第２方向に向けて延び、発生する磁界により磁化自由層の磁化状態を変化させることが可能な第２配線とを備える。上記磁気記憶素子は、引出配線の上面のうち、引出配線および接続配線の接続位置から離れた位置に設けられ、第１配線は、第１配線本体と、第１配線本体の底面および側面を覆うように設けられ、上方に向けて開口する第１磁場遮蔽層とを含む。上記第１磁場遮蔽層は、第１配線本体の側面を覆うように形成された第１側壁部と、第１配線本体の底面を覆うように形成された第１底壁部とを含み、第１側壁部の厚さは、第１底壁部の厚さよりも厚く形成される。
【００１９】
本発明に係る半導体装置は、他の局面では、半導体基板と、半導体基板の主表面上に形成されたスイッチング素子と、スイッチング素子を覆うように形成された層間絶縁膜と、層間絶縁膜上に形成された平板状の引出配線と、引出配線とスイッチング素子とを接続する接続配線と、磁化の向きが可変とされた磁化自由層を含み、引出配線上に形成された磁気記憶素子と、磁気記憶素子の下方に位置し、第１方向に向けて延び、発生する磁界により磁化自由層の磁化状態を変化させることが可能な第１配線と、磁気記憶素子の上方に位置し、第２方向に向けて延び、発生する磁界により磁化自由層の磁化状態を変化させることが可能な第２配線とを備える。上記磁気記憶素子は、引出配線および接続配線の接続位置から離れた位置に設けられ、第１配線は、第１配線本体と、第１配線本体の側面を覆うように形成された第１磁場遮蔽層とを含み、第１磁場遮蔽層は、上方および下方に向けて開口するように形成される。
【００２０】
本発明に係る半導体装置の製造方法は、主表面を有する半導体基板を準備する工程と、半導体基板の主表面上にスイッチング素子を形成する工程と、スイッチング素子を覆うように絶縁膜を形成する工程と、スイッチング素子に接続され、絶縁膜の上面に達する接続配線を形成する工程と、絶縁膜に第１配線用溝を形成する工程と、第１配線用溝内に、第１配線用溝の内周面上に第１磁場遮蔽層を形成する工程と、第１磁場遮蔽層上に第１配線本体を形成する工程と、第１配線本体および絶縁膜上に、上面が平坦面状とされた平坦絶縁膜を形成する工程と、平坦絶縁膜上に位置し、接続配線に接続されると共に、平板状の引出配線を形成する工程と、引出配線上に磁気記憶素子を形成する工程とを備える。上記第１磁場遮蔽層は、第１配線用溝部の底面を覆う第１底壁部と、第１配線用溝部の側面を覆う第１側壁部とを含み、第１磁場遮蔽層の第１側壁部の厚さを第１底壁部の厚さよりも厚くなるように形成する。
【発明の効果】
【００２１】
本発明に係る半導体装置および半導体装置の製造方法によれば、非選択の磁気抵抗素子が誤作動することを抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】本実施の形態に係る半導体装置２００を模式的に示す平面図である。
【図２】磁気記憶素子３２およびその周囲を示す平面図である。
【図３】半導体装置２００の断面図である。
【図４】磁気記憶素子３２Ａおよびその周囲の構成を示す断面図である。
【図５】ディジット線５０の詳細を示す断面図である。
【図６】単位コンタクト部２６の断面図である。
【図７】ディジット線５０の第１変形例を示す断面図である。
【図８】側壁部５２ｂと厚膜部５６との接続部分およびその周囲を示す断面図である。
【図９】ディジット線５０の第２変形例を示す断面図である。
【図１０】薄膜部５７および側壁部５２ｂの接続部およびその周囲に位置する部分の断面図である。
【図１１】ディジット線５０の第３変形例を示す断面図である。
【図１２】ディジット線５０の第４変形例を示す断面図である。
【図１３】図１２に示すディジット線５０の側壁部５２ｂと、薄膜部５７との接続部およびその周囲に位置する部分の断面図である。
【図１４】ディジット線５０の第５変形例を示す断面図である。
【図１５】半導体装置２００の製造工程の第１製造工程を示す断面図である。
【図１６】図１５に示す製造工程後の製造工程を示す断面図である。
【図１７】図１６に示す製造工程後の製造工程を示す断面図である。
【図１８】図１７に示す製造工程後の製造工程を示す断面図である。
【図１９】図１８に示す製造工程後の製造工程を示す断面図である。
【図２０】図１９に示す製造工程後の製造工程を示す断面図である。
【図２１】図２０に示す製造工程後の製造工程を示す断面図である。
【図２２】図２１に示す製造工程後の製造工程を示す断面図である。
【図２３】スパッタリング装置１７０の模式図である。
【図２４】図２２に示す製造工程後の製造工程を示す断面図である。
【図２５】図２４に示す製造工程後の製造工程を示す断面図である。
【図２６】図２５に示す製造工程後の製造工程を示す断面図である。
【図２７】図２６に示す製造工程後の製造工程を示す断面図である。
【図２８】図２７に示す製造工程後の製造工程を示す断面図である。
【図２９】図２８に示す製造工程後の製造工程を示す断面図である。
【図３０】図２９に示す製造工程後の製造工程を示す断面図である。
【図３１】図３０に示す製造工程後の製造工程を示す断面図である。
【図３２】磁気記憶素子３２およびその周囲を示す断面図である。
【図３３】図３１に示す製造工程後の製造工程を示す断面図である。
【図３４】図３３に示す製造工程後の製造工程を示す断面図である。
【図３５】図３４に示す製造工程後の製造工程を示す断面図である。
【図３６】図３５に示す製造工程後の製造工程を示す断面図である。
【図３７】図３６に示す製造工程後の製造工程を示す断面図である。
【図３８】図３７に示す製造工程後の製造工程を示す断面図である。
【図３９】本実施の形態に係る半導体装置２００の変形例を示す断面図である。
【図４０】図３９に示す半導体装置２００の製造工程の第１製造工程を示す断面図である。
【図４１】図４０に示す製造工程後の製造工程を示す断面図である。
【図４２】クラッド層５２およびその周囲を示す断面図である。
【図４３】クラッド層５２およびその周囲を示す断面図である。
【図４４】クラッド層５２およびその周囲を示す断面図である。
【図４５】図４４に示すクラッド層５２を製造する製造工程のうち、第１製造工程を示す断面図である。
【図４６】図４５の一部を拡大視した断面図である。
【図４７】図３５に示す製造工程後の製造工程を示す断面図である。
【図４８】クラッド層５２およびその周囲を示す断面図である。
【図４９】図４８に示すクラッド層５２を製造する製造工程のうち、第１製造工程を示す断面図である。
【図５０】図４９に示す製造工程後の製造工程を示す断面図である。
【図５１】クラッド層５２およびその周囲を示す断面図である。
【図５２】図５１に示すクラッド層５２を製造する製造工程のうち、第１製造工程を示す断面図である。
【図５３】クラッド層５２の一部を拡大視した断面図である。
【発明を実施するための形態】
【００２３】
図１から図５３を用いて、本発明に係る半導体装置および半導体装置の製造方法について説明する。なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。
【００２４】
図１は、本実施の形態に係る半導体装置２００を模式的に示す平面図である。この図１に示すように、半導体基板１００は、一方向に向けて延びるビット線４０と、ビット線４０の上方に位置し、ビッド線（第２配線）４０と交差するように形成されたディジット線（第１配線）５０と、ディジット線５０およびビット線４０間に位置し、ディジット線５０およびビット線４０が交差する領域に形成された磁気記憶素子３２とを備える。
【００２５】
ビット線４０は、一方向に延びると共に、ビット線４０は間隔をあけて複数形成されている。ディジット線５０は、ビット線４０の配列方向に延び、ビット線４０の延在方向に間隔をあけて複数形成されている。磁気記憶素子３２は、ディジット線５０およびビット線４０が交差する部分ごとに設けられている。
【００２６】
図２は、磁気記憶素子３２およびその周囲を示す平面図であり、この図２に示すように、磁気記憶素子３２は、平面視すると、ディジット線５０とビット線４０との交差する領域の内側に形成されている。
【００２７】
図３は、半導体装置２００の断面図である。半導体装置２００は、半導体基板１００と、この半導体基板１００の主表面上に形成された複数のＭＯＳトランジスタ（スイッチング素子）１０と、このＭＯＳトランジスタ１０を覆うように形成された複数の絶縁膜および絶縁膜上に形成された平坦絶縁膜２７を含む層間絶縁膜９と、平坦絶縁膜２７の上面上に形成された引出配線３１とを備える。
【００２８】
半導体装置２００は、ＭＯＳトランジスタ１０と、引出配線３１とを接続する接続配線８と、引出配線３１上に形成された磁気記憶素子３２とを備える。
【００２９】
なお、この図３においては、引出配線３１Ａと、引出配線３１Ｂとが間隔をあけて設けられており、引出配線３１Ａの上面上に、磁気記憶素子３２Ａが形成されており、引出配線３１Ｂの上面上に、磁気記憶素子３２Ｂが形成されている。
【００３０】
磁気記憶素子３２Ａの下方には、ディジット線（第１配線）５０Ａが形成されており、磁気記憶素子３２Ｂの下方には、ディジット線５０Ｂが形成されている。
【００３１】
磁気記憶素子３２Ａおよび磁気記憶素子３２Ｂの上方には、ビット線４０が形成されている。
【００３２】
ディジット線５０Ａとビット線４０とに電流が流れることで、ディジット線５０Ａおよびビット線４０の周囲に磁場が形成される。ディジット線５０Ａの磁場と、ビット線４０Ａの磁場との合成磁場が、磁気記憶素子３２Ａに加えられる。
【００３３】
半導体基板１００の主表面上には、活性領域を規定する分離絶縁膜２が形成されており、ＭＯＳトランジスタ１０は、この活性領域上に形成されている。
【００３４】
なお、この図３に示す断面においては、ＭＯＳトランジスタ１０Ａと、ＭＯＳトランジスタ１０Ｂとが間隔をあけて形成されている。
【００３５】
ＭＯＳトランジスタ１０Ａは、半導体基板１００の主表面に形成されたチャネル領域と、このチャネル領域の両側に形成された不純物領域１４と、ゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたゲート電極１２とを備えている。ＭＯＳトランジスタ１０Ａは、ゲート電極１２の側面に形成されたサイドウォール１３と、不純物領域１４の上面上に形成された金属膜１５と、ゲート電極上に形成された金属膜１５とを含む。
【００３６】
ドレイン電極として機能する不純物領域１４に接続配線８が接続されており、他方の不純物領域１４はソース電極として機能する。
【００３７】
ソース電極として機能する不純物領域１４には、図示されないコンタクト部が接続されており、層間絶縁膜９内に形成されたソース配線４６に接続されている。なお、ＭＯＳトランジスタ１０Ｂは、ＭＯＳトランジスタ１０Ａと同様に形成されている。
【００３８】
図４は、磁気記憶素子３２Ａおよびその周囲の構成を示す断面図である。この図４に示すように、磁気記憶素子３２Ａは、引出配線３１Ａ上に形成され、引出配線３１Ａに接続された磁化固定層３５と、この磁化固定層３５上に形成されたトンネル絶縁膜３８と、トンネル絶縁膜３８上に形成された磁化自由層３７とを備えている。
【００３９】
磁化自由層３７は、磁場が作用することで、磁化する方向が可変となっている。磁化固定層３５は、磁化方向が固定されており、周囲から磁場が加えられたとしても、磁化方向は一定に保たれるように形成されている。
【００４０】
磁気記憶素子３２は、図３に示す引出配線３１、および接続配線８によって、ＭＯＳトランジスタ１０に接続されている。
【００４１】
磁気記憶素子３２Ａの上面には、金属膜４４が形成されており、この金属膜４４の上面には、ビット線４０に接続されたコンタクト部３９が形成されている。このように、磁気記憶素子３２Ａの磁化自由層３７は、ビット線４０に接続されている。
【００４２】
選択された磁気記憶素子３２の電気的な情報を書き換える際には、選択された磁気記憶素子３２の下方に位置するディジット線５０と、選択された磁気記憶素子３２の上方に位置するビット線４０に電流を流す。
【００４３】
ディジット線５０およびビット線４０に電流が流れることで、ディジット線５０およびビット線４０の周囲に磁場が発生する。
【００４４】
ディジット線５０を流れる電流によって発生した磁場と、ビット線４０を流れる電流によって発生した磁場との合成された磁場が、選択された磁気記憶素子３２に作用する。
【００４５】
選択された磁気記憶素子３２に磁場が作用すると、選択された磁気記憶素子３２の磁化自由層３７の磁化の向きが変えられる。
【００４６】
具体的には、磁化自由層３７の磁化の向きが、磁化固定層３５の磁化の向きと同じ向きとなったり、磁化自由層３７の磁化の向きが磁化固定層３５の磁化の向きと反対方向となる。磁化自由層３７の磁化の向きと磁化固定層３５の磁化の向きとが一致しているときと、磁化自由層３７の磁化の向きと磁化固定層３５の磁化の向きとが反対方向となっているときとでは、磁気記憶素子３２の電気的抵抗が変化する。この抵抗値の違いが「０」または「１」に対応する情報として利用される。
【００４７】
選択された磁気記憶素子３２情報を読み出す際には、選択された磁気記憶素子３２に接続されたＭＯＳトランジスタ１０がＯＮとなる。
【００４８】
そして、ＭＯＳトランジスタ１０およびビット線４０を通るように電圧が印加され、選択された磁気記憶素子３２の抵抗値を検知し、磁気記憶素子３２に格納された電気的情報を読み出すことができる。
【００４９】
引出配線３１上に磁気記憶素子３２が形成されており、引出配線３１は、平坦面上の平坦絶縁膜２７上に形成されている。このため、引出配線３１も平板状に形成されており、引出配線３１の上面は平坦面状とされている。
【００５０】
磁気記憶素子３２は、引出配線３１の上面のうち、引出配線３１と接続配線８との接続位置から離れた位置に形成されている。半導体装置２００の製造過程において、接続配線８の上端部上に引出配線３１を形成すると、引出配線３１のうち、接続配線８との接続部分に凹凸部が生じやすい。
【００５１】
そこで、接続配線８と引出配線３１との接続部分と、磁気記憶素子３２との間に間隔をあけることで、磁気記憶素子３２下に位置する引出配線３１の平坦面性を確保することができる。
【００５２】
磁気記憶素子３２は、平坦面性が確保された引出配線３１の上面上に形成されているため、磁気記憶素子３２の磁化固定層３５、トンネル絶縁膜３８および磁化自由層３７の平坦面性を確保することができる。
【００５３】
ここで、仮に、磁化固定層３５、トンネル絶縁膜３８および磁化自由層３７の各界面に凹凸が形成されると、磁化固定層３５および磁化自由層３７の凹凸部の頂点部に磁極が発生し易くなる。
【００５４】
磁化固定層３５および磁化自由層３７に磁極が発生すると、磁化固定層３５と磁化自由層３７とが層間結合する。磁化自由層３７の磁気モーメントが磁化固定層３５に引っ張られ、磁化自由層３７の磁化方向が自由に変化しにくくなる。この結果、磁気記憶素子３２の書き込み不良や読み出し不良が発生し易くなる。
【００５５】
本実施の形態に係る半導体装置２００においては、上述のように、磁化固定層３５、トンネル絶縁膜３８および磁化自由層３７の平坦面性を確保することができ、読み出し性能および書き込み性能の向上を図ることができる。
【００５６】
なお、磁化固定層３５および磁化自由層３７は、たとえばニッケル、鉄および／またはコバルトを主成分とする強磁性材料などから形成されている。さらに、その強磁性材料の磁気特性向上と熱的安定性のため、それら強磁性材料にホウ素、窒素、シリコン、モリブデンなどの添加物が導入されてもよい。磁化固定層および磁化自由層として、ハーフメタルと呼ばれるＮｉＭｎＳｂ、Ｃｏ2Ｍｎ（Ｇｅ,Ｓｉ）、Ｃｏ2Ｆｅ（Ａｌ,Ｓｉ）、（Ｚｎ，Ｍｎ）Ｆｅ2Ｏ4などが用いられてもよい。ハーフメタルでは一方のスピンバンドにエネルギギャップが存在するので、非常に大きな磁気効果を得ることができ、その結果、大きな信号出力を得ることができる。磁化固定層および磁化自由層の組合せの一例として、磁化固定層としてたとえば白金マンガン合金膜とコバルト鉄合金膜との積層構造が用いられ、磁化自由層としてニッケル鉄合金膜が用いられてもよい。
【００５７】
引出配線３１は、ビット線４０の延在方向に向けて延び、ディジット線５０は、引出配線３１の一方の端部側に位置し、接続配線８は、引出配線３１の他方の端部側に位置している。ディジット線５０と、接続配線８とは、間隔をあけて設けられている。
【００５８】
図５は、ディジット線５０の詳細を示す断面図である。この図５に示す例においては、ディジット線５０は、層間絶縁膜９に形成されたディジット線用溝部５５内に形成されている。ディジット線（第１配線）５０は、層間絶縁膜９の内周面に沿って延びるバリアメタル５４と、このバリアメタル５４の内周面に沿って延びるクラッド層（第１磁場遮断層）５２と、クラッド層５２の内周面に沿って延びるバリアメタル５３と、バリアメタル５３上に形成された配線本体部５１とを含む。
【００５９】
クラッド層５２は、高透磁率材料から形成されており、たとえば、ニッケル（Ｎｉ）、鉄（Ｆｅ）若しくはコバルト（Ｃｏ）のいずれかを含む形成された合金もしくは、ＮｉＦｅ合金（パーマロイ）等のアモルファス合金等から構成されている。バリアメタル５３およびバリアメタル５４は、同一の材料によって形成されており、たとえば、タンタル（Ｔａ）等によって形成されている。配線本体部５１は、たとえば、銅等の金属材料から構成されている。
【００６０】
クラッド層５２は、配線本体部５１の底面を覆う底壁部（第１底壁部）５２ａと、配線本体部（第１配線本体部）５１の側面を覆う側壁部（第１側壁部）５２ｂとを含む。クラッド層５２は、上方に向けて開口するように形成されており、クラッド層５２は、図３などに示す磁気記憶素子３２に向けて開口している。この図５に示す例においては、底壁部５２ａと側壁部５２ｂとは連結されており、クラッド層５２は凹部形状とされている。
【００６１】
ディジット線５０に電圧が印加されると、主に、配線本体部５１内に電流が流れる。配線本体部５１に電流が流れると、配線本体部５１の周囲に磁束が発生する（右ねじの法則）。クラッド層５２は、磁性体によって形成されており、配線本体部５１の周囲に発生した磁束が内部を流れる。
【００６２】
たとえば、図５に示すように、紙面の表面側から裏面側に向けて電流が配線本体部５１内を流れると、クラッド層５２内には、右周りの磁束が流れる。そして、上方に向けて放射される。配線本体部５１の上面には、クラッド層５２は形成されておらず、配線本体部５１の上面からは、上方に向けて磁束が放射される。
【００６３】
このように、配線本体部５１の周囲に発生した磁束は、ディジット線５０の上方に位置する磁気記憶素子３２に向けて放射される。このように、磁気記憶素子３２に向けて放射される磁束密度を上昇させることができるため、磁気記憶素子３２に作用する磁場を強めることができ、磁気記憶素子３２の書き込み動作を正確に行うことができる。
【００６４】
図５に示すようにクラッド層５２の側壁部５２ｂの厚さＷ１は、底壁部５２ａの厚さＷ２よりも厚くなるように形成されている。
【００６５】
側壁部５２ｂから外方に漏れる磁束量は、底壁部５２ａから外方に漏れる磁束量よりも少なくなる。
【００６６】
図３において、たとえば、磁気記憶素子３２Ａに書き込みを行う際には、磁気記憶素子３２Ａの下方に位置するディジット線５０Ａに電流が流れる。そして、上記のように、ディジット線５０Ａの側方から磁束が漏れることを抑制することができるので、磁気記憶素子３２Ａに隣接する他の磁気記憶素子３２Ｂに、ディジット線５０Ａによって生じる磁場が作用することを抑制することができる。これにより、選択されていない磁気記憶素子３２Ｂに誤って書き込みがなされることを抑制することができる。
【００６７】
図５において、底壁部５２ａを側壁部５２ｂより薄肉に形成することで、配線本体部５１の断面積が小さくなることを抑制することができ、配線本体部５１の抵抗が高くなることを抑制することができる。
【００６８】
バリアメタル５３は、配線本体部５１とクラッド層５２との間で生じる反応や、配線本体部５１内の銅がクラッド層５２内に拡散することを抑制する。
【００６９】
バリアメタル５４は、クラッド層５２内の元素が、層間絶縁膜９内に拡散することを抑制する。なお、バリアメタル５４およびバリアメタル５３は、必須の構成要件ではなく、バリアメタル５４およびバリアメタル５３を省略してもよい。また、バリアメタル５４のみ、若しくはバリアメタル５３のみでもよい。
【００７０】
図４において、磁気記憶素子３２を覆うように形成された絶縁膜３４と、絶縁膜３４を覆うように形成された上層絶縁膜３６および上層絶縁膜４７とが形成されている。上層絶縁膜３６には、コンタクトホール３９ａが形成され、上層絶縁膜４７には、コンタクトホール３９ａと連通するビット線４０が形成されている。
【００７１】
ビット線４０は、クラッド層（第２磁場遮蔽層）４１と、配線本体部（第２配線本体部）４３とを備える。
【００７２】
クラッド層４１は、磁気記憶素子３２に向けて開口するように形成されており、ビット線用溝部４０ａの両側面を覆うように形成された側壁部（第２側壁部）４１ｂと、側壁部４１ｂの上端部間に亘って形成された上壁部４１ａとを備える。上壁部４１ａは、配線本体部４３の上面上に形成されている。
【００７３】
クラッド層４１は、配線本体部４３の側面と上面とを覆うように形成され、磁気記憶素子３２に向けて開口している。配線本体部４３に電流が流れると、配線本体部４３の周囲に発生した磁場は、磁気記憶素子３２に向けて放射される。
【００７４】
側壁部４１ｂの厚さＷ３は、上壁部４１ａの厚さＷ４よりも厚くなるように形成されている。このため、配線本体部４３の周囲に発生した磁束（磁場）が、側方から漏洩することを抑制することができる。このため、隣接する非選択の磁気記憶素子３２が誤動作することを抑制することができる。
【００７５】
ビット線４０と、金属膜４４とを接続するコンタクト部３９は、上層絶縁膜３６に形成されたコンタクトホール３９ａの内側面を覆うように形成されたバリアメタル４５と、バリアメタル４５内に形成されたコンタクト本体部とを備える。
【００７６】
図３において、接続配線８は、複数の単位コンタクト部１７，１９，２２，２６と、接続部７とを備えている。
【００７７】
単位コンタクト部１７の下端部が、ＭＯＳトランジスタ１０の金属膜１５に接続されており、単位コンタクト部１７の上端部が配線１９に接続されている。単位コンタクト部２２の下端部は、配線１９に接続され、単位コンタクト部２２の上端部は、単位コンタクト部２６に接続されている。単位コンタクト部２６の上端部は、接続部７に接続されており、接続部７は、引出配線３１に接続されている。
【００７８】
複数の単位コンタクト部１７，２２，２６のうち、最も上端部に位置し、接続部７と接続された単位コンタクト部（上層単位接続部）２６は、クラッド層を含む。この単位コンタクト部２６は、平坦絶縁膜２７の直下に形成されている。なお、ディジット線５０も、平坦絶縁膜２７の直下に位置し、ディジット線５０と単位コンタクト部２６とは半導体基板１００の主表面方向に間隔をあけて設けられている。
【００７９】
図６は、単位コンタクト部２６の断面図である。この図６に示すように、単位コンタクト部２６は、層間絶縁膜９に形成されたコンタクトホール２６ａ内に形成されている。
【００８０】
単位コンタクト部２６は、コンタクトホール２６ａの内周面上に形成されたバリアメタル６４と、このバリアメタル６４の内周面上に形成されたクラッド層（第３磁場遮蔽層）６２と、このクラッド層６２上に形成されたバリアメタル６３と、このバリアメタル６３上に形成されたコンタクト本体部（接続部本体部）６１とを含む。
【００８１】
コンタクトホール２６ａは、絶縁膜５，２３，２４に亘って延びている。コンタクトホール２６ａは、絶縁層２４に形成された穴部と、絶縁層２３に形成された穴部と、絶縁膜５に形成された穴部とによって形成されている。絶縁層２３に形成された穴部は、絶縁層２４に形成された穴部よりも小径とされている。このため、コンタクトホール２６ａ内には、絶縁層２３の上面の一部が露出している。
【００８２】
クラッド層６２は、絶縁層２４の内側面を覆うように形成された側壁部（第３側壁部）６２ａと、露出する絶縁層２３の上面を覆うように形成された底壁部（第２底壁部）６２ｃと、絶縁層２３および絶縁膜５の内側面を覆うように形成された側壁部（第３側壁部）６２ｂと、底壁部（第２底壁部）６２ｄとを含む。なお、バリアメタル６４は、クラッド層６２の外周面を覆うように形成されており、バリアメタル６３は、クラッド層６２の内周面を覆うように形成されている。
【００８３】
側壁部６２ａの厚さＷ５と、側壁部６２ｂの厚さＷ７とは、底壁部６２ｃの厚さＷ６および底壁部６２ｄの厚さＷ８よりも厚くなるように形成されている。
【００８４】
このため、読み出し動作時において、コンタクト本体部６１に電流が流れたとしても、単位コンタクト部２６の側方に磁束（磁場）が漏洩することを抑制することができる。これにより、非選択の磁気記憶素子３２が誤動作することを抑制することができる。
【００８５】
このように、本実施の形態に係る半導体装置２００によれば、書き込み動作時および読み出し動作時に、ビット線やディジット線内を電流が流れたとしても、磁気記憶素子３２が誤動作することを抑制することができる。
【００８６】
図７は、ディジット線５０の第１変形例を示す断面図である。なお、この図７においては、バリアメタル５３，５４は省略されている。
【００８７】
この図７に示す例においては、クラッド層５２の底壁部５２ａは、厚膜部５６と、薄膜部５７とを含む。
【００８８】
厚膜部５６の厚さＷ９は、薄膜部５７の厚さＷ１０よりも厚く形成されている。厚膜部５６の厚さＷ９は、側壁部５２ｂの厚さＷ１よりも薄く形成されている。
【００８９】
底壁部５２ａに薄膜部５７を形成することで、配線本体部５１の断面積を大きくすることができ、配線本体部５１の電気的抵抗を低く抑えることができる。厚膜部５６は、底壁部５２ａの幅方向の中央部に形成され、厚膜部５６の両側に薄膜部５７が形成されている。薄膜部５７は、側壁部５２ｂと接続されている。
【００９０】
図８は、側壁部５２ｂと厚膜部５６との接続部分およびその周囲を示す断面図である。なお、この図８においては、配線本体部５１は、図示していない。
【００９１】
配線本体部５１内を紙面の裏面側から表面側に向けて電流が流れると、図８に示すように、クラッド層５２内には、磁力線ＭＦ１〜ＭＦ５が流れる。
【００９２】
薄膜部５７と側壁部５２ｂとの接続部分は薄いため、側壁部５２ｂから厚膜部５６内に入り込む磁束に漏れが生じる場合がある。
【００９３】
図８に示す例においては、側壁部５２ｂ内を流れる磁力線ＭＦ１〜ＭＦ５のうち、磁力線ＭＦ１，ＭＦ２が側壁部５２ｂから漏れている。
【００９４】
厚膜部５６は、厚く形成されているので、側壁部５２ｂから漏れ出た磁力線が、再度、厚膜部５６内に入り込みやすくなっている。厚膜部５６は、側壁部５２ｂと薄膜部５７との接続部から離れるにしたがって、厚くなるように形成されると共に、ディジット線５０の幅方向の中央部に形成されている。このため、側壁部５２ｂのうち、薄膜部５７および側壁部５２ｂとの接続部から離れた部分から磁束が漏れたとしても、漏れた磁束が厚膜部５６内に入り込みやすくなっている。
【００９５】
図９は、ディジット線５０の第２変形例を示す断面図であり、図１０は、薄膜部５７および側壁部５２ｂの接続部およびその周囲に位置する部分の断面図である。
【００９６】
この図１０に示す例においては、絶縁層２３の表面のうち、薄膜部５７下に位置する部分には、凹部５８が形成されている。薄膜部５７の一部が凹部５８内に入り込んでいる。薄膜部５７が凹部５８内に入り込むことで、配線本体部５１の断面積が広く確保される。
【００９７】
図１１は、ディジット線５０の第３変形例を示す断面図である。この図１１に示すように、薄膜部５７の端部を非常に薄くしてもよい。
【００９８】
図１２は、ディジット線５０の第４変形例を示す断面図であり、図１３は、図１２に示すディジット線５０の側壁部５２ｂと、薄膜部５７との接続部およびその周囲に位置する部分の断面図である。
【００９９】
図１２に示すように、底壁部５２ａと、側壁部５２ｂとの間には隙間が形成されている。図１３に示すように、側壁部５２ｂの幅方向の端部に位置する薄膜部５７と、側壁部５２ｂとの間に隙間が形成されている。
【０１００】
絶縁層２３の上面のうち、薄膜部５７と側壁部５２ｂとの間に位置する部分には、凹部５８が形成されている。この凹部５８内に配線本体部５１が入り込むことで、配線本体部５１の断面積の拡大が図られている。これにより、配線本体部５１の電気抵抗の低減が図られている。
【０１０１】
図１４は、ディジット線５０の第５変形例を示す断面図である。この図１４に示すように、ディジット線用溝部５５の底部がクラッド層５２から露出するように形成されている。この図１４に示す例においては、クラッド層５２は、ディジット線用溝部５５の内側面を覆う側壁部５２ｂを備え、クラッド層５２は、上方および下方に向けて開口するように形成されている。
【０１０２】
この図１４に示す例においては、クラッド層５２は底壁部５２ａを備えていないため、配線本体部５１の断面積の拡大を図ることができる。さらに、この図１４に示すクラッド層５２においても、配線本体部５１の側面には、側壁部５２ｂが形成されているため、隣接する他の磁気記憶素子３２に磁場が作用することを抑制することができる。
【０１０３】
図１５から図３８を用いて、本実施の形態に係る半導体装置２００の製造方法について説明する。
【０１０４】
図１５に示すように、主表面を有する半導体基板１００を準備する。半導体基板１００の主表面上に分離絶縁膜２を形成する。分離絶縁膜２によって、半導体基板１００の主表面上に活性領域が形成される。
【０１０５】
次に、活性領域にイオン注入法などにより、不純物を活性領域内に導入して、ウエル領域１ｗおよびチャネル領域１ｃを順次形成する。
【０１０６】
図１６に示すように、熱酸化処理法により、チャネル領域１ｃの主表面上にゲート絶縁膜１１を形成する。その後、多結晶シリコン膜等を堆積し、この多結晶シリコン膜等をパターニングすることで、ゲート電極１２をゲート絶縁膜１１上に形成する。
【０１０７】
次に、図１７に示すように、ゲート電極１２をマスクとして、所定の導電型の不純物を活性領域１に導入する。さらに、ゲート電極１２の側面にシリコン酸化膜等の絶縁膜を形成し、この絶縁膜を形成した後に、再度、不純物を活性領域１に導入する。
【０１０８】
２度目の不純物を導入した後、シリコン酸化膜や窒化シリコン膜等の絶縁膜を堆積する。この堆積した絶縁膜をドライエッチングして、サイドウォール１３を形成する。サイドウォール１３を形成した後、再度、不純物をチャネル領域１ｃに導入する。これにより、ソースまたはドレインとして機能する不純物領域１４が形成される。
【０１０９】
図１８に示すように、スパッタリングで金属膜を形成し、その後、パターニングすることで、不純物領域１４の上面およびゲート電極１２の上面に金属膜１５を形成する。これにより、ＭＯＳトランジスタ１０が形成される。
【０１１０】
図１９に示すように、ＭＯＳトランジスタ１０を形成した後、たとえば、ＭＯＳトランジスタ１０を覆おうように、シリコン酸化膜等から形成された絶縁層１６を形成する。
【０１１１】
形成された絶縁層１６に写真製版およびエッチングを施して、コンタクトホールを形成する。このコンタクトホールは、不純物領域１４上に形成された金属膜１５に達するように形成される。
【０１１２】
その後、スパッタリング等で、上記コンタクトホールの内表面にバリアメタルを形成する。バリアメタルを形成した後、コンタクトホール内に銅等の導電膜を充填し、この導電膜にＣＭＰ（Chemical  Mechanical  Polishing）処理を施すことで、単位コンタクト部１７を形成する。
【０１１３】
次に、図２０に示すように、絶縁層１６の上面上に、絶縁膜３および絶縁層１８を順次形成する。そして、絶縁層１８および絶縁膜３に溝部を形成する。形成された溝部にバリアメタルを形成し、導電膜を充填する。この導電膜を平坦化することで、絶縁層１８および絶縁膜３に単位コンタクト部１１９およびソース配線４６を形成する。
【０１１４】
次に、図２１に示すように、絶縁膜４，２０，２１を順次形成する。その後、絶縁膜４，２０，２１に穴部を形成し、バリアメタル当該穴部の内表面に形成する。バリアメタル上に導電膜を充填し、この導電膜を平坦化することで、単位コンタクト部２２を形成する。
【０１１５】
図２２に示すように、絶縁層２１の上面上に絶縁膜５，２３，２４を順次形成する。
その後、絶縁膜５，２３，２４にコンタクトホール２６ａを形成すると共に、絶縁層２４にディジット線用溝部５５を形成する。
【０１１６】
そして、コンタクトホール２６ａにバリアメタル６４を形成すると共に、ディジット線用溝部５５の内表面にバリアメタル５４を形成する。
【０１１７】
このバリアメタル５４，６４は、図２３に示すスパッタリング装置１７０を用いて、成膜する。
【０１１８】
スパッタリング装置１７０は、チャンバ内に配置され、上面に製造過程中の半導体基板が配置されるステージ１７２と、ターゲットが配置されるターゲット１７１と、直流コイル１７３および高周波コイル１７４とを備えている。
【０１１９】
そして、直流コイル１７３および高周波コイル１７４から生じる磁力によって、チャンバ内の粒子の指向性を調整することができる。
【０１２０】
バリアメタル５４，６４を形成する際には、ステージ１７２には、たとえば、２００Ｗ〜２３０Ｗ程度の交流電力を印加する。そして、バリアメタル５４，６４のサイドカバレッジ率を高くすることができる。
【０１２１】
ここで、サイドカバレッジ率とは、図２２に示す絶縁層２４の上面に成膜される成膜速度を基準とし、この成膜速度に対するコンタクトホール２６ａおよびディジット線用溝部５５の内側面に成膜される成膜速度の比である。
【０１２２】
バリアメタル５４，６４を形成した後、図５および図６に示すクラッド層５２およびクラッド層６２を形成する。
【０１２３】
クラッド層５２，６２を形成する際には、高周波コイル１７４には、たとえば、２０００Ｗ程度の電力を印加する。直流コイル１７３には、たとえば、０Ｗ〜５００Ｗ程度の電力を印加する。さらに、チャンバ内の圧力は、０．２Ｐａ程度とする。さらに、ターゲット１７１およびステージ１７２に所定電力を印加する。
【０１２４】
上記のような条件で、クラッド層を形成すると、バリアメタル５４の内側面に成膜される成膜速度が、バリアメタル５４の底部に成膜される成膜速度よりも速くなる。
【０１２５】
すなわち、クラッド層を形成する際のサイドカバレッジ率は、バリアメタル５４を形成するときのサイドカバレッジ率よりも高くなっている。
【０１２６】
なお、クラッド層を形成するときのサイドカバレッジ率は、絶縁層２４の上面に形成されるクラッド層の成膜速度を基準とし、この成膜速度に対するバリアメタル５４，６４の内側面に形成されるクラッド層の成膜速度の比となる。
【０１２７】
これにより、形成されるクラッド層５２の側壁部５２ｂの厚さは、底壁部５２ａの厚さよりも厚くなる。
【０１２８】
このように、クラッド層を形成した後、バリアメタル５３，６３をクラッド層の上面上に形成する。なお、バリアメタル５３，６３の成膜条件は、バリアメタル５４，６４を形成するときの成膜条件と同じ条件とする。なお、図９〜図１４に示すクラッド層５２の成膜条件については、後述する。
【０１２９】
バリアメタル５３，６３を形成した後、導電膜をバリアメタル５３，６３上に充填する。導電膜を充填した後、図２４に示すように、ＣＭＰ法により、絶縁層２４の上面を平坦化することで、図６に示す単位コンタクト部２６および図５に示すディジット線５０を形成する。そして、ディジット線５０を形成するのと同時に単位コンタクト部２６を形成することができる。
【０１３０】
このように、絶縁層１６，３，１８，４，２０，２１，５，２３，２４を順次積層することで、層間絶縁膜９が形成される。
【０１３１】
さらに、単位コンタクト部１７，１９，２２，２６を順次形成することで、接続配線８が形成される。
【０１３２】
次に、図２５に示すように、絶縁層２４の上面上に、酸化シリコン膜膜等から形成された絶縁膜２７Ａを形成する。この絶縁膜に貫通孔２８を形成する。
【０１３３】
そして、図２６に示すように、絶縁膜２７Ａ上および貫通孔２８の内周面にバリアメタル２９Ａを形成する。このバリアメタル２９Ａ上に導電膜３０Ａを堆積する。
【０１３４】
その後、図２７に示すように、ＣＭＰ法により、絶縁膜２７Ａをストッパ膜として、絶縁膜２７Ａ上に形成されたバリアメタル２９Ａおよび導電膜３０Ａを除去する。
【０１３５】
これにより、接続部７が形成される。その一方で、絶縁膜２７Ａの上面は平坦化され、平坦絶縁膜２７が形成される。
【０１３６】
図２８に示すように、まず、タンタル（Ｔａ）等から形成された導電膜３１Ａを形成する。この導電膜３１Ａ上には、たとえば、プラチナ（Ｐｔ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ボロン（Ｂ）を含む
導電膜３５Ａが形成される。
【０１３７】
導電膜３５Ａ上には、たとえば、酸化アルミニム（ＡｌＯｘ）、または、酸化マグネシウム（ＭｇＯ）等から形成された絶縁膜３８Ａが形成される。
【０１３８】
この絶縁膜３８Ａの上面には、たとえば、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）およびボロン（Ｂ）のうち、少なくとも２つの金属を含む合金膜３７Ａが形成される。
【０１３９】
そして、この合金膜３７Ａ上には、たとえば、ルテニウム（Ｒｕ）等から形成された導電膜４４Ａが形成される。
【０１４０】
図２９に示すように、導電膜３５Ａ、絶縁膜３８Ａ、合金膜３７Ａおよび導電膜４４Ａをパターニングして、磁気記憶素子３２およびこの磁気記憶素子３２の上面上に形成された金属膜４４を形成する。
【０１４１】
図３０に示すように、磁気記憶素子３２を覆うように、導電膜３１Ａ上に、ライナー膜としてシリコン窒化膜等から形成された絶縁膜３４Ａを形成する。
【０１４２】
この絶縁膜３４Ａ上に、レンジスト膜を形成し、引出配線３１を形成するためのパターニングをレジスト膜に施し、レジストパターン５９を形成する。
【０１４３】
このレジストパターンをマスクとして、絶縁膜３４Ａおよび金属膜３１Ａをパターニングして、図３１に示すように、絶縁膜３４および引出配線３１を形成する。
【０１４４】
ここで、図３２において、平坦絶縁膜２７の上面は、ＣＭＰ等により平坦面とされている。この平坦面とされた平坦絶縁膜２７の上面上に、引出配線３１が形成されており、引出配線３１の上面自体も、略平坦面とされる。
【０１４５】
このため、引出配線３１の上面に形成される磁化固定層３５、トンネル絶縁膜３８および磁化自由層３７に凹凸部が形成されることが抑制されている。
【０１４６】
次に図３３に示すように、シリコン酸化膜等から形成された絶縁膜を形成し、この絶縁膜に化学的機械研磨処理を施すことにより、図３３に示すように、所定の厚さの上層絶縁膜３６を形成する。この上層絶縁膜３６上に、コンタクトホール３９ａを形成するためのレジストパターンを形成する。そして、このレジストパターンを用いて、単位コンタクト部２６にコンタクトホール３９ａを形成する。
【０１４７】
図３４において、上層絶縁膜３６上およびコンタクトホール３９ａの内表面にバリアメタルを形成する。
【０１４８】
図３５に示すように、バリアメタルが形成されたコンタクトホール３９ａ内に導電膜を充填し、この導電膜とバリアメタルを平坦化することで、コンタクトホール３９ａ内に充填されたバリアメタル４５と導電膜６５を形成する。これにより、コンタクト部３９が形成される
図３６においてコンタクト部３９が形成された上層絶縁膜３６の上面に上層絶縁膜４７を形成する。
【０１４９】
この上層絶縁膜４７をパターニングして、ビット線用溝部４０ａを形成する。その後、クラッド層を形成し、形成されたクラッド層をエッチングして、側壁部４１ｂを形成する。
【０１５０】
次に、図３７に示すように、側壁部４１ｂが形成されたビット線用溝部４０ａ内に導電膜を充填し、導電膜を平坦化することで配線本体部４３を形成する。そして、図３８に示すように、配線本体部４３の上面上に上壁部４１ａを形成して、クラッド層４１を構成すると共に、ビット線４０を構成する。なお、上壁部４１ａの膜厚は、側壁部４１ｂの膜厚よりも薄くなるように形成する。
【０１５１】
なお、上記図１から図３８に示す例においては、コンタクト部３９によって、ビット線４０と、磁気記憶素子３２とを接続しているが、コンタクト部３９を省略してもよい。
【０１５２】
図３９は、本実施の形態に係る半導体装置２００の変形例を示す断面図である。この図３９に示すように、ビット線４０と金属膜４４とを直接接続するように形成してもよい。
【０１５３】
この図３９に示す半導体装置２００を形成するには、図４０において、上層絶縁膜３６の上面に、上層絶縁膜（図示せず）を形成し、この上層絶縁層にビット線用溝部を形成する。
【０１５４】
この形成されたビット線用溝部の内表面にクラッド層８０を形成する。このクラッド層８０をエッチングして、ビット線用溝部の内側面にクラッド層を残留させ、他の部分を除去する。
【０１５５】
その後、図４１に示すように、配線本体部４３を形成し、この配線本体部４３の上面にクラッド層を形成することで、図３９に示すクラッド層４１を形成する。これにより、図３９に示す半導体装置２００を製造することができる。
【０１５６】
ここで、図４２から図５３を用いて各種形状のクラッド層５２の形成方法について説明する。
【０１５７】
まず、図４２に示すように、厚膜部５６と薄膜部５７とが底壁部５２ａに形成されたクラッド層５２の形成方法について説明する。
【０１５８】
図２３に示すスパッタリング装置１７０において、ターゲット１７１に２ｋＷ〜５ｋＷの直流電力を印加する。ステージ１７２に２００Ｗ〜４００Ｗの高周波電力を印加する。コイル１７３に２０００Ｗの高周波電力と０Ｗ〜５００Ｗの直流電力を印加する。チャンバ内の圧力は、約０．２Ｐａとする。
【０１５９】
このように設定されたスパッタリング装置１７０を用いてスパッタリングすることで、、図４２に示すように、厚膜部５６が形成されたクラッド層５２を成膜することができる。そして、配線本体部５１を形成することで、図７に示すディジット線５０を形成することができる。
【０１６０】
図４３に示すように、薄膜部５７の端部が薄くなるように形成されたクラッド層５２の形成方法について説明する。
【０１６１】
図２３に示すスパッタリング装置１７０において、ターゲット１７１に２ｋＷ〜５ｋＷの直流電力を印加する。ステージ１７２に５００Ｗの高周波電力を印加する。コイル１７３に２０００Ｗの高周波電力と０Ｗ〜５００Ｗの直流電力を印加する。チャンバ内の圧力は、約０．２Ｐａとする。
【０１６２】
このように設定されたスパッタリング装置１７０を用いてスパッタリングすることで、図４３に示すようなクラッド層５２を形成することができる。そして、配線本体部５１を形成することで、図１１に示すディジット線５０を形成することができる。
【０１６３】
図４４に示すクラッド層５２の形成方法について説明する。この図４４に示すクラッド層５２は、２回のスパッタリングにより形成される。
【０１６４】
一回のスパッタリングを行う際には図２３に示すスパッタリング装置１７０において、ターゲット１７１に２ｋＷ〜５ｋＷの電力が印加される。ステージ１７２に４００Ｗ〜５００Ｗの高周波電力を印加する。コイル１７３に２０００Ｗの高周波電力と０Ｗ〜５００Ｗの直流電力を印加する。チャンバ内の圧力は、約０．２Ｐａとする。
【０１６５】
このように設定されたスパッタリング装置１７０で、クラッド層を形成すると、図４５に示すように、ディジット線用溝部５５内の内周面にクラッド層６６が形成されている。
【０１６６】
クラッド層６６は、ディジット線用溝部５５の内側面に形成された側壁部６６ｂと、底部６６ａとを含む。底部６６ａは、厚膜部５５Ａと、薄膜部５７Ａとを含む。図４６は、薄膜部５７Ａと、側壁部６６ｂとの間に位置するディジット線用溝部５５の底面およびその周囲の構成を示す断面図である。
【０１６７】
この図４６に示すように、ディジット線用溝部５５の底面のうち、底部６６ａと側壁部６６ｂとの間に位置する部分には、凹部５８が形成される。このように、クラッド層６６を形成した後、再度、スパッタリングを施す。
【０１６８】
２回目のスパッタリングにおいては、スパッタリング装置１７０のターゲット１７１に２ｋＷ〜５ｋＷの直流電力を印加する。ステージ１７２に加える高周波電力は、０Ｗとする。
コイル１７３に０Ｗ〜２０００Ｗの高周波電力と０Ｗ〜５００Ｗの直流電力を印加する。チャンバ内の圧力を０．２Ｐａとする。
【０１６９】
このように設定されたスパッタリング装置１７０を用いて、２回目のスパッタリングを施すと、図４４に示すクラッド層５２が形成される。
【０１７０】
１回目のスパッタリングの際にステージ１７２に印加される電力よりも、２回目のスパッタリングの際にステージ１７２に印加される電力を小さくする。これにより、２回目のスパッタリングの指向性を低くして、側壁部６６ｂの膜厚が厚くなる。さらに、図４７に示すように、図４６に示す底部６６ａと側壁部６６ｂとの間にもクラッド層が形成される。図４４に示すクラッド層５２を形成した後、配線本体部５１を形成することで、図９に示すディジット線５０を形成することができる。
【０１７１】
図４８に示すクラッド層５２の形成方法について説明する。図４８に示すクラッド層５２を形成する際には、まず、クラッド層を成膜して、成膜されたクラッド層にスパッタエッチングを施すことで、図４８に示すクラッド層５２が形成される。
【０１７２】
スパッタリング装置１７０のターゲット１７１に２ｋｗ〜５ｋＷの直流電力を印加する。ステージ１７２に印加される高周波電力は０Ｗとする。コイル１７３に０Ｗ〜２０００Ｗの高周波電力と０Ｗ〜５００Ｗの直流の電力を印加する。チャンバ内の圧力を約０．２Ｐａとする。
【０１７３】
このように設定されたスパッタリング装置１７０を用いて、クラッド層を形成すると、図４９に示すようなクラッド層６７がディジット線用溝部５５に形成される。クラッド層６７の底部６７ａは、側壁部６７ｂよりも厚く形成される。
【０１７４】
このクラッド層６７にスパッタエッチングを施す。スパッタエッチングを施す際には、スパッタリング装置１７０のターゲット１７１には、０Ｗ〜５００Ｗの直流電力が印加される。ステージ１７２には、３００Ｗ〜５００Ｗの高周波電力が印加される。コイル１７３には、１２００Ｗ〜２０００Ｗの高周波電力と０Ｗ〜５００Ｗの直流電力が印加される。チャンバ内の圧力は、約０．２Ｐａとされる。
【０１７５】
このように設定されたスパッタリング装置１７０でクラッド層６７にスパッタエッチングを施すことで、図４８に示すクラッド層５２を形成することができる。
【０１７６】
なお、上記スパッタエッチングを施すことで、クラッド層６７の底部に位置するクラッド層が側壁部側に付着し、側壁部の膜厚が厚くなる。
【０１７７】
図５０に示すように、ディジット線用溝部５５の底面のうち、薄膜部５７と側壁部５２ｂとの間に位置する部分には、凹部５８が形成される。そして、クラッド層５２に配線本体部５１を形成することで、図１２に示すディジット線５０を形成することができる。
【０１７８】
図５１に示すクラッド層５２を形成する形成方法について説明する。図５１に示すクラッド層５２を形成するには、まず、ディジット線用溝部５５内にクラッド層を形成し、その後、スパッタエッチングを施すことで形成することができる。
【０１７９】
クラッド層を形成するときには、スパッタリング装置１７０のターゲット１７１に２ｋＷ〜５ｋＷの直流電力を印加する。ステージ１７２に印加される高周波電力は０Ｗとされる。コイル１７３に０Ｗ〜２０００Ｗの高周波電力と０Ｗ〜５００Ｗの直流の電力が印加される。チャンバ内の圧力は、約０．２Ｐａとする。このように設定されたスパッタリング装置１７０でクラッド層をディジット線用溝部５５内に形成すると、図５２に示すようなクラッド層６６が形成される。
【０１８０】
このクラッド層６８は、ディジット線用溝部５５の内側面に形成された側壁部６８ｂと、ディジット線用溝部５５の底部に形成された底部６８ａとを含み、底部６８ａは略平坦面状に形成される。
【０１８１】
そして、クラッド層６８にスパッタエッチングを施すことで、底部６８aを除去する。スパッタエッチングを施すことで、底部のクラッド層が側壁部側に付着し、側壁部の膜厚が厚くなる。なお、スパッタエッチングを施す際には、スパッタリング装置１７０のターゲット１７１には、０Ｗ〜５００Ｗの直流電力が印加される。ステージ１７２には、３００Ｗ〜５００Ｗの高周波電力が印加される。コイル１７３には、１２００Ｗ〜２０００Ｗの高周波電力と０Ｗ〜５００Ｗの直流の電力が印加される。チャンバ内の圧力は、約０．２Ｐａとされる。
【０１８２】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１８３】
本発明は、本発明は半導体装置およびその製造方法に適用することができ、特に、磁気抵抗素子を備えた半導体装置と、その製造方法に好適である。
【符号の説明】
【０１８４】
１ｗ  ウエル領域、１ｃ  チャネル領域、３  絶縁膜、４，２０，２１，２３，２４  絶縁膜、７  接続部、８  接続配線、９  層間絶縁膜、１０  ＭＯＳトランジスタ、１１  ゲート絶縁膜、１２  ゲート電極、１３  サイドウォール、１４  不純物領域、１５  金属膜、１６  絶縁層、１７，１９，２２，２６  単位コンタクト部、１８  絶縁層、１９  配線、２１  絶縁層、２２  単位コンタクト部、２３  絶縁層、２４  絶縁層、２６ａ  コンタクトホール、２７  平坦絶縁膜、３１  引出配線、３２  磁気記憶素子、３５  磁化固定層、３６  上層絶縁膜、３７  磁化自由層、３８  トンネル絶縁膜、３９ａ  コンタクトホール、３９  コンタクト部、４０  ビット線４０ａ  ビット線用溝部、４１  クラッド層、４１ａ  上壁部、４１ｂ  側壁部、４３  配線本体部、４４Ａ  導電膜、４４  金属膜、４５  バリアメタル、４６  ソース配線、４７  上層絶縁膜、５０  ディジット線、５１  配線本体部、５２，６２  クラッド層、５２ｂ  側壁部、５２ａ  底部、５３，５４  バリアメタル、１７０  スパッタリング装置、１７１  ターゲット、１７２  ステージ、１７３  コイル、２００  半導体装置。
【図１】
2011054903.tif 000003
【図２】
2011054903.tif 000004
【図３】
2011054903.tif 000005
【図４】
2011054903.tif 000006
【図５】
2011054903.tif 000007
【図６】
2011054903.tif 000008
【図７】
2011054903.tif 000009
【図８】
2011054903.tif 000010
【図９】
2011054903.tif 000011
【図１０】
2011054903.tif 000012
【図１１】
2011054903.tif 000013
【図１２】
2011054903.tif 000014
【図１３】
2011054903.tif 000015
【図１４】
2011054903.tif 000016
【図１５】
2011054903.tif 000017
【図１６】
2011054903.tif 000018
【図１７】
2011054903.tif 000019
【図１８】
2011054903.tif 000020
【図１９】
2011054903.tif 000021
【図２０】
2011054903.tif 000022
【図２１】
2011054903.tif 000023
【図２２】
2011054903.tif 000024
【図２３】
2011054903.tif 000025
【図２４】
2011054903.tif 000026
【図２５】
2011054903.tif 000027
【図２６】
2011054903.tif 000028
【図２７】
2011054903.tif 000029
【図２８】
2011054903.tif 000030
【図２９】
2011054903.tif 000031
【図３０】
2011054903.tif 000032
【図３１】
2011054903.tif 000033
【図３２】
2011054903.tif 000034
【図３３】
2011054903.tif 000035
【図３４】
2011054903.tif 000036
【図３５】
2011054903.tif 000037
【図３６】
2011054903.tif 000038
【図３７】
2011054903.tif 000039
【図３８】
2011054903.tif 000040
【図３９】
2011054903.tif 000041
【図４０】
2011054903.tif 000042
【図４１】
2011054903.tif 000043
【図４２】
2011054903.tif 000044
【図４３】
2011054903.tif 000045
【図４４】
2011054903.tif 000046
【図４５】
2011054903.tif 000047
【図４６】
2011054903.tif 000048
【図４７】
2011054903.tif 000049
【図４８】
2011054903.tif 000050
【図４９】
2011054903.tif 000051
【図５０】
2011054903.tif 000052
【図５１】
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【図５２】
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【図５３】
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