(57)【要約】【課題】ブロックディム及びノイズ現象を防止して画質を向上させる。【解決手段】駆動集積回路；駆動集積回路の実装領域及び複数の入力パターン及び複数の出力パターンが形成された表面実装型パッケージ；外部システムからの論理電源を伝送する論理電源入力パターン；論理電源入力パターンに接続された論理電源入力ピンと；論理電源入力ピンに接続され、駆動集積回路の内部に形成されて論理電源を伝送する論理電源伝送ライン；論理電源伝送ラインに並列に接続され、駆動集積回路の内部に形成されて、論理電源伝送ラインからの論理電源により動作する複数のデータ駆動部；実装領域に形成され、一側が論理電源入力パターンに接続された外部補助伝送ライン；駆動集積回路の内部に形成され、一側がデータ駆動部に接続された内部補助伝送ライン；内部補助伝送ラインの他側と外部補助伝送ラインの他側とを連結し、駆動集積回路に設置された補助入力ピンを含む。【選択図】図４
2011070189.tif 000002
【特許請求の範囲】
【請求項１】
パネルの表示部に画像を表示する上で必要な各種信号を生成する駆動集積回路と、
前記駆動集積回路が実装される実装領域、前記駆動集積回路の入力ピンを外部システムに接続させるための複数の入力パターン、及び前記駆動集積回路の出力ピンをパネルに接続させるための複数の出力パターンが形成された表面実装型パッケージと、
前記入力パターンのうち、外部システムからの論理電源を伝送する少なくとも一つの論理電源入力パターンと、
前記入力ピンのうち、前記論理電源入力パターンに接続された少なくとも一つの論理電源入力ピンと、
前記論理電源入力ピンに接続され、前記駆動集積回路の内部に形成されて前記論理電源を伝送する論理電源伝送ラインと、
前記論理電源伝送ラインに並列に接続され、前記駆動集積回路の内部に形成されて前記論理電源伝送ラインからの論理電源によって動作する複数のデータ駆動部と、
前記実装領域に形成され、一側が前記論理電源入力パターンに接続された少なくとも一つの外部補助伝送ラインと、
前記駆動集積回路の内部に形成され、一側が少なくとも一つのデータ駆動部に接続された少なくとも一つの内部補助伝送ラインと、
前記内部補助伝送ラインの他側と前記外部補助伝送ラインの他側とを連結し、前記駆動集積回路に設置された少なくとも一つの補助入力ピンと
を含むことを特徴とする表示装置の駆動回路。
【請求項２】
前記駆動集積回路は、前記複数のデータ駆動部の動作を制御する駆動制御部を含み、
前記駆動制御部は、前記論理電源伝送ラインに接続され、
ｎ個（ｎは、６以上の偶数）のデータ駆動部は、前記駆動制御部を中心にしてこの駆動制御部の両側にｎ／２個ずつ配列され、
前記外部補助伝送ラインが第１及び第２外部補助伝送ラインを含み、
前記内部補助伝送ラインが第１及び第２内部補助伝送ラインを含み、
前記補助入力ピンが第１及び第２補助入力ピンを含み、
前記第１外部補助伝送ラインの一側が前記論理電源入力パターンに接続され、他側が前記第１補助入力ピンに接続され、
前記第１内部補助伝送ラインの一側が、前記駆動制御部の一側に配置されたｎ／２個のデータ駆動部のうち、前記駆動制御部から最も遠くに配置されたデータ駆動部に接続され、他側が前記第１補助入力ピンに接続され、
前記第２外部補助伝送ラインの一側が前記論理電源入力パターンに接続され、他側が前記第２補助入力ピンに接続され、
前記第２内部補助伝送ラインの一側が、前記駆動制御部の他側に配置されたｎ／２個のデータ駆動部のうち、前記駆動制御部から最も遠くに配置されたデータ駆動部に接続され、他側が前記第２補助入力ピンに接続される
ことを特徴とする、請求項１に記載の表示装置用駆動回路。
【請求項３】
前記駆動集積回路は、各データ駆動部の間に配置された信号遅延／緩衝部をさらに含み、
前記駆動制御部から出力されたソースアウトプットイネーブル信号は、前記信号遅延／緩衝部を通じて前記駆動制御部の一側に配置されたｎ／２個のデータ駆動部に順次供給されるとともに、前記駆動制御部の他側に配置されたｎ／２個のデータ駆動部に順次供給され、
各データ駆動部は、前記ソースアウトプットイネーブル信号に応答して、サンプリングされた画像データを同時に出力する
ことを特徴とする、請求項２に記載の表示装置用駆動回路。
【請求項４】
前記駆動制御部は、
外部システムからの画像データを再整列して出力するデータ整列部と、
前記データ整列部からの画像データを順次サンプリング及びホールディングするサンプル／ホールディング部と、
外部システムから制御信号を受信して前記ソースアウトプットイネーブル信号を含む各種タイミング制御信号を出力する制御信号生成部と
を含む
ことを特徴とする、請求項３に記載の表示装置用駆動回路。
【請求項５】
各データ駆動部は、
前記サンプル／ホールディング部からのｍ個（ｍ＝ｋ＊ｎ；ｋは、４以上の自然数）のサンプリングされた画像データのうち、ｍ／ｎ個のサンプリングされた画像データを同時に受信し、前記ソースアウトプットイネーブル信号に応答して、ｍ／ｎ個のサンプリングされた画像データを同時に出力するラッチ部と、
前記ラッチ部からのｍ／ｎ個のサンプリングされた画像データを、アナログ信号に変換するデジタル−アナログ変換部と、
前記デジタル−アナログ変換部からのサンプリングされた画像データをバッファリングして出力する信号緩衝部と
を含む
ことを特徴とする、請求項４に記載の表示装置用駆動回路。
【請求項６】
前記駆動集積回路は、前記複数のデータ駆動部の動作を制御するための駆動制御部をさらに含み、
前記駆動制御部は、前記論理電源伝送ラインに接続され、
ｎ個（ｎは、４以上の自然数）のデータ駆動部は、前記駆動制御部を中心にしてこの駆動制御部の両側にｎ／２個ずつ配列され、
前記外部補助伝送ラインが第１乃至第４外部補助伝送ラインで構成され、
前記内部補助伝送ラインが第１乃至第４内部補助伝送ラインで構成され、
前記補助入力ピンが第１乃至第４補助入力ピンで構成され、
前記第１外部補助伝送ラインの一側が前記論理電源入力パターンに接続され、他側が前記第１補助入力ピンに接続され、
前記第１内部補助伝送ラインの一側が、前記駆動制御部の一側に配置されたｎ／２個のデータ駆動部のうち、前記駆動制御部から最も遠くに配置されたデータ駆動部に接続され、他側が前記第１補助入力ピンに接続され、
前記第２外部補助伝送ラインの一側が前記論理電源入力パターンに接続され、他側が前記第２補助入力ピンに接続され、
前記第２内部補助伝送ラインの一側が、駆動制御部の他側に配置されたｎ／２個のデータ駆動部のうち、前記駆動制御部から最も遠くに配置されたデータ駆動部に接続され、他側が前記第２補助入力ピンに接続され、
前記第３外部補助伝送ラインの一側が、前記論理電源入力パターンに接続され、他側が前記第３補助入力ピンに接続され、
前記第３内部補助伝送ラインの一側が、駆動制御部の一側に配置されたｎ／２個のデータ駆動部のうち、前記駆動制御部から２番目に遠く離れて配置されたデータ駆動部に接続され、他側が、前記第３補助入力ピンに接続され、
前記第４外部補助伝送ラインの一側が前記論理電源入力パターンに接続され、他側が前記第４補助入力ピンに接続され、
前記第４内部補助伝送ラインの一側が、駆動制御部の他側に配置されたｎ／２個のデータ駆動部のうち、前記駆動制御部から２番目に遠く離れて配置されたデータ駆動部に接続され、他側が前記第４補助入力ピンに接続される
ことを特徴とする、請求項１に記載の表示装置用駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置用駆動回路に係り、特に、駆動集積回路の端部に配置されたデータ駆動部に追加的に電源を供給することによって、画面の周縁部におけるブロックディム（block dim）及びノイズ現象を防止し、画質を向上させることができる表示装置用駆動回路に関するものである。
【背景技術】
【０００２】
駆動集積回路内には、パネル内のデータラインに画像データを供給するための複数のデータ駆動部が構成される。これらのデータ駆動部は、論理電源の供給をを受けて駆動するが、これらのデータ駆動部のうち、論理電源が供給される入力ピンから最も遠くに配置されたデータ駆動部に供給される論理電源は、残りのデータ駆動部に比べて大きい歪みを有する。したがって、駆動集積回路の端部に配置されたデータ駆動部から出力される画像データも、歪んだ形態を示し、このような歪んだ画像データが供給される画面の周縁部が、他の画面部分に比べて画像が目立つように見えることによって画面が分割されたかのように見えるブロックディム（block dim）及び画面ノイズ現象が発生する。すなわち、従来は、このようなブロックディム及び画面ノイズが発生し、画質が低下するという問題点があった。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、上記問題点を解決するためのもので、その目的は、駆動集積回路の両側端部に配置された２個のデータ駆動部に、外部補助伝送ライン、補助入力ピン及び内部補助伝送ラインを経由して伝送される論理電源を追加的に供給することによって、両側端部に配置されたデータ駆動部に最終的に供給される論理電源の歪みの大きさを減少させることができる表示装置用駆動回路を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するための本発明による表示装置用駆動回路は、パネルの表示部に画像を表示する上で必要な各種信号を生成する駆動集積回路と、前記駆動集積回路が実装される実装領域、前記駆動集積回路の入力ピンを外部システムに接続させるための複数の入力パターン、及び前記駆動集積回路の出力ピンをパネルに接続させるための複数の出力パターンが形成された表面実装型パッケージと、前記入力パターンのうち、外部システムからの論理電源を伝送する少なくとも一つの論理電源入力パターンと、前記入力ピンのうち、前記論理電源入力パターンに接続された少なくとも一つの論理電源入力ピンと、前記論理電源入力ピンに接続され、前記駆動集積回路の内部に形成されて前記論理電源を伝送する論理電源伝送ラインと、前記論理電源伝送ラインに並列に接続され、前記駆動集積回路の内部に形成されて前記論理電源伝送ラインからの論理電源によって動作する複数のデータ駆動部と、前記実装領域に形成され、一側が前記論理電源入力パターンに接続された少なくとも一つの外部補助伝送ラインと、前記駆動集積回路の内部に形成され、一側が少なくとも一つのデータ駆動部に接続された少なくとも一つの内部補助伝送ラインと、前記内部補助伝送ラインの他側と前記外部補助伝送ラインの他側とを連結し、前記駆動集積回路に設置された少なくとも一つの補助入力ピンとを含むことを特徴とする。
【発明の効果】
【０００５】
本発明による表示装置用駆動回路は、下記のような効果を有する。
【０００６】
本発明によると、駆動集積回路の両端に配置された２個のデータ駆動部に、外部補助伝送ライン、補助入力ピン及び内部補助伝送ラインを経由して伝送される論理電源を追加的に供給することによって、両端に配置されたデータ駆動部に最終的に供給される論理電源の歪みの大きさを減少させることができる。
【０００７】
したがって、従来のブロックディム及び画面ノイズ現象による画質低下を防止することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施例による表示装置用駆動回路を示す図である。
【図２】図１における駆動集積回路の詳細図である。
【図３】第１実施例による表面実装型パッケージを示す図である。
【図４】本発明の第１実施例による駆動集積回路を示す図である。
【図５】本発明の第２実施例による表面実装型パッケージを示す図である。
【図６】本発明の第２実施例による駆動集積回路を示す図である。
【図７】駆動制御部、データ駆動部及び信号遅延／緩衝部の詳細構成図である。
【図８】駆動制御部、データ駆動部及び信号遅延／緩衝部に論理電源が供給される過程を説明するための図である。
【発明を実施するための形態】
【０００９】
図１は、本発明の実施例による表示装置用駆動回路ＤＲＣを示す図である。
【００１０】
図１に示す表示装置は、主に、画像を表示するための表示部Ｄ及びこの表示部Ｄの周りの非表示部ＮＤを含むパネルＰＮと、パネルＰＮの表示部Ｄに画像を表示する上で必要な各種信号を生成する駆動集積回路Ｄ−ＩＣ及び駆動集積回路Ｄ−ＩＣが実装された表面実装型パッケージＴＣＰを含む駆動回路ＤＲＣとを有する。
【００１１】
表面実装型パッケージＴＣＰは、テープキャリアパッケージ（Tape Carrier Package）とすることができる。
【００１２】
駆動回路ＤＲＣの一側は、印刷回路基板ＰＣＢに接続され、この駆動回路ＤＲＣの他側は、パネルＰＮの非表示部ＮＤに接続される。このパネルＰＮは、液晶を含むパネルまたは有機発光ダイオードを含むパネルなどとすることができる。
【００１３】
印刷回路基板ＰＣＢは、図示しない外部システムに接続され、この外部システムからの画像データ及び各種制御信号は、この印刷回路基板ＰＣＢを通じて駆動回路ＤＲＣに供給される。
【００１４】
パネルＰＮの表示部Ｄには、互いに交差する複数のゲートラインＧＬ及びデータラインＤＬと、これらゲートラインＧＬからのゲート信号及びデータラインＤＬからの画像データによって画像を表示する画素とが形成される。
【００１５】
このパネルＰＮの非表示部ＮＤには、駆動回路ＤＲＣからの画像データをデータラインＤＬに伝送するための複数のデータリンクライン、及びこの駆動回路ＤＲＣからのゲート信号をゲートラインＧＬに伝送するための複数のデータリンクラインが形成される。
【００１６】
次に、図１に示す駆動回路ＤＲＣをより具体的に説明する。
【００１７】
図２は、図１に示す駆動集積回路の詳細図であり、図３は、第１実施例による表面実装型パッケージＴＣＰを示す図で、図１に示す駆動回路ＤＲＣにおいて表面実装型パッケージＴＣＰのみを別に示している。
【００１８】
図２及び図３に示すように、表面実装型パッケージＴＣＰは、駆動集積回路Ｄ−ＩＣの実装される実装領域ＭＤと、この駆動集積回路Ｄ−ＩＣの入力ピンＩＰを外部システムに接続させるための複数の入力パターンＩＵと、この駆動集積回路Ｄ−ＩＣの出力ピンＯＰをパネルＰＮに接続させるための複数の出力パターンＯＵとを含む。図２及び図３に示す入力パターンＩＵと出力パターンＯＵとを区別するために、入力パターンＩＵに含まれた入力ラインＩＬを、出力パターンＯＵに含まれた出力ラインＯＬよりも太い線にした。これは、単に、区別上の便宜のために太さを異ならせて示しただけで、実際入力パターンＩＵの入力ラインＩＬと出力パターンＯＵの出力ラインＯＬの太さは同一に設定することができる。
【００１９】
入力パターンＩＵは、駆動集積回路Ｄ−ＩＣの入力ピンＩＰを外部システムに連結させるためのもので、各入力パターンＩＵは、表面実装型パッケージＴＣＰの一端に配置された入力パッド部２０１に形成された入力パッドＩＰＤと、該入力パッドＩＰＤと入力ピンＩＰとを連結する入力ラインＩＬとを含む。この複数の入力パターンＩＵのうち少なくとも一つの入力パターンＩＵは、外部システムからの論理電源を伝送する入力パターンＩＵであり、この論理電源を伝送する入力パターンＩＵを別の入力パターンＩＵと区別するために、論理電源入力パターンＩＵ＿ＮＰと呼ぶものとする。この論理電源入力パターンＩＵ＿ＮＰも同様に、入力パッドＩＰＤと入力ラインＩＬとで構成される。
【００２０】
出力パターンＯＵは、駆動集積回路Ｄ−ＩＣの出力ピンＯＰをパネルＰＮ、すなわち、パネルＰＮのデータラインＤＬに連結させるためのもので、各出力パターンＯＵは、表面実装型パッケージＴＣＰの他端に配置された出力パッド部２０２に形成された出力パッドＯＰＤと、出力パッドＯＰＤと出力ピンＯＰとを連結する出力ラインＯＬとを含む。
【００２１】
表面実装型パッケージＴＣＰの左側端には、複数のＬＯＧ（Line On Glass）型伝送パターンＬＯＧＬが形成され、このＬＯＧ型伝送パターンＬＯＧＬは、駆動集積回路Ｄ−ＩＣを通過せずに、パネルＰＮの非表示部ＮＤに形成されたＬＯＧ型信号伝送ラインに直接接続される。このＬＯＧ型伝送パターンＬＯＧＬは、印刷回路基板ＰＣＢを通じて外部システムから供給される駆動電圧及びグラウンド電圧などを、パネルＰＮに供給する役割を果たす。
【００２２】
このＬＯＧ型伝送パターンＬＯＧＬは、入力パッド部２０１に形成された入力パッドＩＰＤと、出力パッド部２０２に形成された出力パッドＯＰＤと、この入力パッドＩＰＤと出力パッドＯＰＤとを連結する伝送ラインＩＬとを含む。
【００２３】
表面実装型パッケージＴＣＰの実装領域ＭＤは、駆動集積回路Ｄ−ＩＣがＣＯＦ（Chip On Film）方式で実装される領域であり、この領域は、駆動集積回路Ｄ−ＩＣが実装される前にはいかなる電気的ラインも形成されていない空の領域である。本発明によれば、この駆動集積回路Ｄ−ＩＣが実装される前の空の領域である実装領域ＭＤに、外部補助伝送ライン１ＯＡＬ，２ＯＡＬが形成される。この外部補助伝送ライン１ＯＡＬ，２ＯＡＬは、複数本形成することができ、図３には、一つの実施例として２本の外部補助伝送ライン１ＯＡＬ，２ＯＡＬとした。
【００２４】
図３に示すように、外部補助伝送ライン１ＯＡＬ，２ＯＡＬの一側は、論理電源入力パターンＩＵ＿ＮＰの入力ラインＩＬに接続される。外部補助伝送ライン１ＯＡＬ，２ＯＡＬが複数本である場合、図３示すように、各外部補助伝送ライン１ＯＡＬ，２ＯＡＬは、それぞれ各論理電源入力パターンＩＵ＿ＮＰに連結することができる。他の方法として、外部補助伝送ラインが複数本である場合、全ての外部補助伝送ライン１ＯＡＬ，２ＯＡＬの一側を、一つの論理電源入力パターンＩＵ＿ＮＰに一緒に連結することもできる。
【００２５】
図４は、本発明の第１実施例による駆動集積回路Ｄ−ＩＣを示す図で、図１における駆動回路ＤＲＣにおいて駆動集積回路Ｄ−ＩＣのみを別に示している。
【００２６】
駆動集積回路Ｄ−ＩＣは、複数の入力ピンＩＰ、複数の出力ピンＯＰ、少なくとも一つの補助入力ピン１ＩＰ＿ＡＸ，２ＩＰ＿ＡＸ、少なくとも一つの内部補助伝送ライン１ＩＡＬ，２ＩＡＬ、論理電源伝送ライン４０５、駆動制御部ＤＣＵ、複数のデータ駆動部ＤＤＵ及び複数の信号遅延／緩衝部ＳＤＵを含む。
【００２７】
複数の入力ピンＩＰのうち少なくとも一つの入力ピンＩＰは、論理電源入力パターンＩＵ＿ＮＰの入力ラインＩＬに接続され、この論理電源入力パターンＩＵ＿ＮＰに接続された入力ピンＩＰを、別の入力ピンＩＰと区別するために、論理電源入力ピンＩＰ＿ＮＰと呼ぶものとする。
【００２８】
複数の入力ピンＩＰ、複数の出力ピンＯＰ及び少なくとも一つの補助入力ピンＩＰ＿ＡＸは、駆動集積回路Ｄ−ＩＣの外周縁に形成されて、この駆動集積回路Ｄ−ＩＣの内部に形成された各種回路と外部の入力パターンＩＵ及び出力パターンＯＵとを電気的に連結する役割を果たす。
【００２９】
少なくとも一つの内部補助伝送ライン、論理電源伝送ライン４０５、複数のデータ駆動部ＤＤＵ及び複数の信号遅延／緩衝部ＳＤＵは、駆動集積回路Ｄ−ＩＣの内部に形成される。
【００３０】
論理電源伝送ライン４０５は、論理電源入力ピンＩＰ＿ＮＰに接続される。論理電源入力ピンＩＰ＿ＮＰが複数である場合、それらは論理電源伝送ライン４０５に一緒に連結される。図４には、一例として、４個の論理電源入力ピンＩＰ＿ＮＰが示されており、これら４個の論理電源入力ピンＩＰ＿ＮＰはいずれも論理電源伝送ライン４０５に共通に接続される。
【００３１】
複数のデータ駆動部ＤＤＵは、駆動集積回路Ｄ−ＩＣの内部に形成され、これら複数のデータ駆動部ＤＤＵは論理電源伝送ライン４０５に並列に接続されてこの論理電源伝送ライン４０５からの論理電源によって動作する。
【００３２】
内部補助伝送ラインは、駆動集積回路Ｄ−ＩＣの内部に形成され、この内部補助伝送ラインの一側は、少なくとも一つのデータ駆動部ＤＤＵに接続される。この内部補助伝送ラインは、複数本にすることができる。このように、内部補助伝送ラインが複数の場合、図４に示すように、各内部補助伝送ラインは個別に各補助入力ピンＩＰ＿ＡＸに独立して接続することができる。他の方法として、この内部補助伝送ラインが複数の場合、全ての内部補助伝送ラインが一つの補助入力ピンＩＰ＿ＡＸに共通して接続することもできる。
【００３３】
補助入力ピンＩＰ＿ＡＸは、内部補助伝送ラインの他側と外部補助伝送ラインの他側とを連結する。
【００３４】
このような構造により、外部システムからの論理電源は、論理電源入力パターンＩＵ＿ＮＰ、論理電源入力ピンＩＰ＿ＮＰ、論理電源伝送ライン４０５を経由して各データ駆動部ＤＤＵ及び各信号遅延／緩衝部ＳＤＵに供給される。特に、少なくとも一つのデータ駆動部ＤＤＵには、上記の経路の他にも、次のような追加の経路を通じて論理電源がさらに供給される。すなわち、少なくとも一つのデータ駆動部ＤＤＵには、外部補助伝送ライン、補助入力ピンＩＰ＿ＡＸ及び内部補助伝送ラインを通じて供給される論理電源がさらに供給される。これについてより具体的に説明すると、下記の通りである。
【００３５】
図４示すように、駆動制御部ＤＣＵ、複数のデータ駆動部ＤＤＵ及び複数の信号遅延／緩衝部ＳＤＵが論理電源伝送ライン４０５に接続されており、ここで、ｎ個（ｎは、６以上の偶数）のデータ駆動部ＤＤＵは、駆動制御部ＤＣＵを中心にしてこの駆動制御部ＤＣＵの両側にｎ／２個ずつ配列される。例えば、図４に示すように、一つの駆動制御部ＤＣＵと１０個のデータ駆動部ＤＤＵが設けられており、これら１０個のデータ駆動部ＤＤＵのうち５個のデータ駆動部ＤＤＵは、この駆動制御部ＤＣＵの左側に一列に配列され、残り５個のデータ駆動部ＤＤＵは、この駆動制御部ＤＣＵの右側に一列に配列される。
【００３６】
ここで、駆動制御部ＤＣＵは、論理電源入力ピンＩＰ＿ＮＰに最も近接して配置されており、データ駆動部ＤＤＵは、これらの論理電源入力ピンＩＰ＿ＮＰから順次遠ざかるように配列されている。そのため、論理電源入力ピンＩＰ＿ＮＰから最も離れて配置された、すなわち、駆動制御部ＤＣＵから最も遠く離れて配置されたデータ駆動部ＤＤＵには、別のデータ駆動部ＤＤＵに比べて、歪んで弱い論理電源が供給される。したがって、駆動集積回路Ｄ−ＩＣの両端に配置された２個のデータ駆動部ＤＤＵに、外部補助伝送ライン１ＯＡＬ，２ＯＡＬ、補助入力ピン１ＩＰ＿ＡＸ，２ＩＰ＿ＡＸ及び内部補助伝送ライン１ＩＡＬ，２ＩＡＬを経由して伝送される論理電源をさらに供給することによって、両端に配置されたデータ駆動部ＤＤＵに最終的に供給される論理電源の歪みの大きさを減少させることができる。
【００３７】
例えば、図４に示すように、駆動制御部ＤＣＵの左側に配置されたデータ駆動部ＤＤＵのうち、駆動制御部ＤＣＵから最も遠くに配置されたデータ駆動部ＤＤＵには、第１外部補助伝送ライン１ＯＡＬ、第１補助入力ピン１ＩＰ＿ＡＸ及び第１内部補助伝送ライン１ＩＡＬを通じて伝送される論理電源をさらに供給され、この駆動制御部ＤＣＵの右側に配置されたデータ駆動部ＤＤＵのうち、駆動制御部ＤＣＵから最も遠くに配置されたデータ駆動部ＤＤＵには、第２外部補助伝送ライン２ＯＡＬ、第２補助入力ピン２ＩＰ＿ＡＸ及び第２内部補助伝送ライン２ＩＡＬを通じて伝送される論理電源がさらに供給される。
【００３８】
図５は、本発明の第２実施例による表面実装型パッケージＴＣＰを示す図であり、図６は、本発明の第２実施例による駆動集積回路Ｄ−ＩＣを示す図である。図５は、図１における駆動回路ＤＲＣにおいて表面実装型パッケージＴＣＰのみを別に示した図であり、図６は、図１における駆動回路ＤＲＣにおいて駆動集積回路Ｄ−ＩＣのみを別に示した図である。
【００３９】
図５では、入力パターンＩＵと出力パターンＯＵとを区別するために、入力パターンＩＵに含まれた入力ラインＩＬを、出力パターンＯＵに含まれた出力ラインＯＬよりも太い線にした。これは、区別上の便宜のために異なる太さの線にしただけで、実際には、入力パターンＩＵの入力ラインＩＬと出力パターンＯＵの出力ラインＯＬの厚さは同一に設定することができる。
【００４０】
図５に示す構造は、上記の図３の構造に、２個の外部補助伝送ライン３ＯＡＬ，４ＯＡＬがさらに設けられた構造であり、図５に示すように、第１乃至第４外部補助伝送ライン１ＯＡＬ乃至４ＯＡＬが実装領域ＭＤに形成されている。
【００４１】
図６に示す構造は、上記の図４の構造に、２個の補助入力ピン３ＩＰ＿ＡＸ，４ＩＰ＿ＡＸがさらに設けられた構造であり、図６に示すように、第１乃至第４補助入力ピン１ＩＰ＿ＡＸ乃至４ＩＰ＿ＡＸが駆動集積回路Ｄ−ＩＣの外部に設置されている。
【００４２】
第１及び第２外部補助伝送ライン１ＯＡＬ，２ＯＡＬ、そして第１及び第２補助入力ピン１ＩＰ＿ＡＸ，２ＩＰ＿ＡＸの接続関係は、上記の図３及び図４における説明を参照すれば良い。
【００４３】
図６に示すように、駆動制御部ＤＣＵの左側に配置されたデータ駆動部ＤＤＵのうち、前記駆動制御部ＤＣＵから２番目に遠く離れて配置されたデータ駆動部ＤＤＵには、第３外部補助伝送ライン３ＯＡＬ、第３補助入力ピン３ＩＰ＿ＡＸ及び第３内部補助伝送ライン３ＩＡＬを通じて伝送される論理電源がさらに供給され、そしてこの駆動制御部ＤＣＵの右側に配置されたデータ駆動部ＤＤＵのうち、駆動制御部ＤＣＵから２番目に遠く離れて配置されたデータ駆動部ＤＤＵには、第４外部補助伝送ライン４ＯＡＬ、第４補助入力ピン４ＩＰ＿ＡＸ及び第４内部補助伝送ライン４ＩＡＬを通じて伝送される論理電源がさらに供給される。
【００４４】
次に、駆動制御部ＤＣＵ、データ駆動部ＤＤＵ及び信号遅延／緩衝部ＳＤＵの構成についてより具体的に説明する。
【００４５】
図７は、駆動制御部ＤＣＵ、データ駆動部ＤＤＵ及び信号遅延／緩衝部ＳＤＵの詳細構成図である。
【００４６】
駆動制御部ＤＣＵは、データ整列部ＤＡ、サンプル／ホールディング部ＳＨ及び制御信号生成部ＣＳＧを含む。
【００４７】
データ整列部ＤＡは、外部システムからの画像データＩＤを再整列して出力する。
【００４８】
サンプル／ホールディング部ＳＨは、データ整列部ＤＡからの画像データＩＤを順次サンプリング及びホールディングする。
【００４９】
制御信号生成部ＣＳＧは、外部システムから制御信号を受信して、ソースアウトプットイネーブル信号ＳＯＥを含む各種タイミング制御信号を出力する。
【００５０】
各データ駆動部ＤＤＵは、ラッチ部ＬＴ、デジタル−アナログ変換部ＤＡＣ及び信号緩衝部ＢＦを含む。
【００５１】
ラッチ部ＬＴは、サンプル／ホールディング部ＳＨからのｍ個（ｍ＝ｋ＊ｎ；ｋは、４以上の自然数）のサンプリングされた画像データＩＤのうち、ｍ／ｎ個のサンプリングされた画像データＩＤを同時に受け取り、ソースアウトプットイネーブル信号ＳＯＥに応答してｍ／ｎ個のサンプリングされた画像データＩＤを同時に出力する。すなわち、サンプル／ホールディング部ＳＨに保存されたｎ個のサンプリング画像データＩＤは、各データ駆動部ＤＤＵのラッチ部ＬＴに同一に分配され、各ラッチ部ＬＴは、制御信号生成部ＣＳＧからのソースアウトプットイネーブル信号ＳＯＥに応答して、自身に供給されたサンプリングされた画像データＩＤを同時に出力する。ここで、駆動制御部ＤＣＵに隣接して配置される両側の２個のデータ駆動部ＤＤＵは、制御信号生成部ＣＳＧから直接ソースアウトプットイネーブル信号ＳＯＥを受信し、残りのデータ駆動部ＤＤＵは、信号遅延／緩衝部ＳＤＵによって順次遅延されたソースアウトプットイネーブル信号ＳＯＥを受信する。したがって、駆動制御部ＤＣＵに近接して配置されたデータ駆動部ＤＤＵであるほど、先にソースアウトプットイネーブル信号ＳＯＥを受信するので、駆動制御部ＤＣＵに近接して配置されたデータ駆動部ＤＤＵであるほど、サンプリングされた画像データＩＤを先に出力する。
【００５２】
デジタル−アナログ変換部ＤＡＣは、ラッチ部ＬＴからのｍ／ｎ個のサンプリングされた画像データＩＤをアナログ信号に変換する。
【００５３】
信号緩衝部ＢＦは、デジタル−アナログ変換部ＤＡＣからのサンプリングされた画像データＩＤをバッファリングして出力する。
【００５４】
図８は、駆動制御部ＤＣＵ、データ駆動部ＤＤＵ及び信号遅延／緩衝部ＳＤＵに論理電源が供給される過程を説明するための図である。
【００５５】
論理電源伝送ライン４０５からの論理電源ＮＰは、駆動制御部ＤＣＵ内のデータ整列部ＤＡ、サンプル／ホールディング部ＳＨ及び制御信号生成部ＣＳＧにそれぞれ供給されるとともに、各データ駆動部ＤＤＵ内のラッチ部ＬＴ、デジタル−アナログ変換部ＤＡＣ及び信号緩衝部ＢＦにそれぞれ供給される。特に、駆動制御部ＤＣＵの左側に配置されたデータ駆動部ＤＤＵのうち、この駆動制御部ＤＣＵから最も遠くに配置されたデータ駆動部ＤＤＵ内のラッチ部ＬＴ、デジタル−アナログ変換部ＤＡＣ及び信号緩衝部ＢＦのそれぞれには、第１外部補助伝送ライン１ＯＡＬ、第１補助入力ピン１ＩＰ＿ＡＸ及び第１内部補助伝送ライン１ＩＡＬを通じて伝送される論理電源ＮＰがさらに供給され、この駆動制御部ＤＣＵの右側に配置されたデータ駆動部ＤＤＵのうち、この駆動制御部ＤＣＵから最も遠くに配置されたデータ駆動部ＤＤＵ内のラッチ部ＬＴ、デジタル−アナログ変換部ＤＡＣ及び信号緩衝部ＢＦには、第２外部補助伝送ライン２ＯＡＬ、第２補助入力ピン２ＩＰ＿ＡＸ及び第２内部補助伝送ライン２ＩＡＬを通じて伝送される論理電源ＮＰがさらに供給される。
【００５６】
論理電源ＮＰは、上記のデータ整列部ＤＡ、サンプル／ホールディング部ＳＨ、制御信号生成部ＣＳＧ、ラッチ部ＬＴ、デジタル−アナログ変換部ＤＡＣ及び信号緩衝部ＢＦのそれぞれが、上記の機能を行う上で必要とされる電源である。
【００５７】
以上で説明した実施例及び添付の図面に本発明が限定されるものではなく、本発明の技術的思想を逸脱しい範囲内で、様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を有する者にとっては明らかである。
【符号の説明】
【００５８】
１ＩＰ＿ＡＸ：第１補助入力ピン
２ＩＰ＿ＡＸ：第２補助入力ピン
１ＩＡＬ：第１内部伝送ライン
２ＩＡＬ：第２内部伝送ライン
４０５：論理電源伝送ライン
ＤＣＵ：駆動制御部
ＤＤＵ：データ駆動部
ＳＤＵ：信号遅延／緩衝部
ＩＰ＿ＮＰ：論理電源入力ピン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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