(57)【要約】【課題】誘電率が低くかつ金属との密着性に優れた絶縁層を有する半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、基板（シリコン基板）と、基板上に設けられており、炭素−炭素結合を有し、かつ炭素原子数とシリコン原子数との比（Ｃ／Ｓｉ）が２以上である、多孔質ＳｉＯＣＨ膜１２ｂと、多孔質ＳｉＯＣＨ膜１２ｂに設けられた凹部と、凹部を埋め込むように設けられた金属膜（Ｃｕ膜２２ｂ）と、Ｃｕ膜２２ｂと接しており、凹部内の多孔質ＳｉＯＣＨ膜１２ｂの表面に設けられた、改質層３１ｂと、を備え、改質層３１ｂは、多孔質ＳｉＯＣＨ膜１２ｂの内部と比較して、Ｃ／Ｓｉ比が小さく、かつＯ／Ｓｉ比が同等である。【選択図】図１
2011199059.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、炭素−炭素結合を有し、かつ炭素原子数とシリコン原子数との比（Ｃ／Ｓｉ）が２以上である、多孔質ＳｉＯＣＨ膜を形成する工程と、
前記多孔質ＳｉＯＣＨ膜に凹部を形成する工程と、
前記凹部内の前記多孔質ＳｉＯＣＨ膜の表面に、前記多孔質ＳｉＯＣＨ膜の内部と比較して、Ｃ／Ｓｉ比が小さく、かつＯ／Ｓｉ比が同等な改質層を形成する工程と、
前記凹部に金属膜を埋め込む工程と、を含む、半導体装置の製造方法。
【請求項２】
前記改質層を形成する工程において、不活性ガスを含む雰囲気下で、前記多孔質ＳｉＯＣＨ膜にプラズマ処理を行う、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不活性ガスがヘリウムである、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記雰囲気は酸素を含まない、請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記多孔質ＳｉＯＣＨ膜中に、平均空孔が１ｎｍ未満、かつ互いに独立している空孔が形成されている、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記多孔質ＳｉＯＣＨ膜は、下記式（１）で表される環状有機シロキサン構造を有する化合物から得られる、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
【化１】
2011199059.tif 000006
（式（１）中、Ｒ１およびＲ２は、同一または相異なり、それぞれ炭化水素基を表し、かつＲ１およびＲ２の少なくとも一方が前記炭素−炭素結合を有する。）
【請求項７】
前記環状有機シロキサン構造を有する化合物は、下記式（２）で表される、請求項６に記載の半導体装置の製造方法。
【化２】
2011199059.tif 000007
【請求項８】
前記多孔質ＳｉＯＣＨ膜の上面に、前記改質層を形成する工程と、
前記多孔質ＳｉＯＣＨ膜上および前記金属膜上に、キャップ絶縁膜を形成する工程と、をさらに含む、請求項１から７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
基板と、
前記基板上に設けられており、炭素−炭素結合を有し、かつ炭素原子数とシリコン原子数との比（Ｃ／Ｓｉ）が２以上である、多孔質ＳｉＯＣＨ膜と、
前記多孔質ＳｉＯＣＨ膜に設けられた凹部と、
前記凹部を埋め込むように設けられた金属膜と、
前記金属膜と接しており、前記凹部内の前記多孔質ＳｉＯＣＨ膜の表面に設けられた、改質層と、を備え、
前記改質層は、前記多孔質ＳｉＯＣＨ膜の内部と比較して、Ｃ／Ｓｉ比が小さく、かつＯ／Ｓｉ比が同等である、半導体装置。
【請求項１０】
前記金属膜と前記改質層との界面から、５ｎｍ以上離れた領域ではＣ／Ｓｉ比が２以上である、請求項９に記載の半導体装置。
【請求項１１】
前記多孔質ＳｉＯＣＨ膜に、平均空孔が１ｎｍ未満、かつ互いに独立している空孔が設けられている、請求項９または１０に記載の半導体装置。
【請求項１２】
前記多孔質ＳｉＯＣＨ膜の比誘電率が２．７以下である、請求項９から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記多孔質ＳｉＯＣＨ膜上および前記金属膜上に設けられた、キャップ絶縁膜と、
前記キャップ絶縁膜と接しており、前記多孔質ＳｉＯＣＨ膜の表面に設けられた前記改質層と、をさらに備える、請求項９から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記多孔質ＳｉＯＣＨ膜は、下記式（１）で表される環状有機シロキサン構造を有する化合物を含む、請求項９から１３のいずれか１項に記載の半導体装置。
【化３】
2011199059.tif 000008
（式（１）中、Ｒ１およびＲ２は、同一または相異なり、それぞれ炭化水素基を表し、かつＲ１およびＲ２の少なくとも一方が前記炭素−炭素結合を有する。）
【請求項１５】
前記環状有機シロキサン構造を有する化合物は、下記式（２）で表される、請求項１４に記載の半導体装置。
【化４】
2011199059.tif 000009
【請求項１６】
前記金属膜は銅を含む、請求項９から１５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化と高速化が進む昨今の半導体装置においては、配線の寄生抵抗や寄生容量による信号遅延が深刻になっている。このため、層間絶縁膜中に金属配線を有する多層配線構造の半導体装置においては、金属配線として低抵抗な銅（Ｃｕ）を用い、層間絶縁膜として低誘電率の材料を用いることが一般的になっている。この中で、層間絶縁膜については、様々な低誘電率の材料が検討されている。
【０００３】
元来、層間絶縁膜は、シリコン酸化膜で構成されていた。この層間絶縁膜の誘電率を低減するには、分極率の高いシリコンと酸素の結合（Ｓｉ−Ｏ）を減少させることが有効である。これを実現するために、フッ素（Ｆ）や炭素（Ｃ）を膜中に導入することが検討された。
【０００４】
もう一つの層間絶縁膜の低誘電率化の手法としては、膜中に空孔を導入する手法が用いられる。空孔は、ほぼ空気の誘電率である１を示す。このため、層間絶縁膜の誘電率を大きく下げることができる。膜中に空孔を導入するには、まず、ポロジェン（発泡剤）を膜中に含有させ、この膜に熱、紫外線（ＵＶ）照射、電子線（ＥＢ）照射等を処理する。これにより、膜中のポロジェンを脱離させる。そして、ポロジェンの脱離によって、膜中に空孔が残されることになる。
【０００５】
このように層間絶縁膜は、低誘電率という特性が求められる一方で、金属配線との密着性も求められている。密着性が低いと、金属配線の剥離が生じることがあり、半導体装置の信頼性が低下することがあった。
【０００６】
特許文献１には、ＳｉＯ２―ＣＨ３で構成されるＭＳＱについて、炭素を引き抜くように改質する技術が記載されている。炭素を引き抜くことにより、Ｓｉ―ＣＨ３結合を、Ｓｉ−Ｈ結合に置換する。そして、改質層表面を親水性にすることにより、金属膜との密着性を向上できると記載されている。同文献には、改質層の膜厚が１４ｎｍ（Ｃ濃度が７％以下）のとき、スクラッチが低減され、すなわち、密着性が向上すると記載されている。
【０００７】
特許文献２には、多孔質ＭＳＱ膜を用いた配線構造において、配線溝やビア等の開口部の側壁に保護膜を形成する技術が記載されている。開口部の底部をプラズマでたたき、その成分を、開口部の側壁に成膜させる。これにより、開口部の側壁上に緻密な保護膜を形成できると記載されている。
【０００８】
特許文献３には、シリコン、酸素、炭素を含む絶縁膜の表層に酸素を導入して、酸素と炭素とを置換し、高密度な低炭素濃度の改質層を形成することが記載されている。改質層は、酸素原子数が多いので、金属との密着力が向上すると記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−３０９１７０号公報
【特許文献２】特開２００５−２１７１６２号公報
【特許文献３】国際公開第２００７／１３２８７９号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１０】
層間絶縁膜の誘電率を下げるには、（ｉ）誘電率が低い材料を用いること、（ｉｉ）誘電率の高い部分の膜厚を薄くすることの両方を満たすことが必要である。そして、本発明者が検討した結果、この（ｉ）且つ（ｉｉ）の低誘電率化を満たすとともに、金属膜との密着性とを満たすというトレードオフの関係を改善することが困難であることが見出された。
【００１１】
特許文献１に記載の技術では、低炭素濃度の改質ＭＳＱにおいては、膜厚が１０ｎｍ以下となるような条件では、バリアメタルの剥離を完全に抑制できていないことが記載されている。一方、バリアメタルの剥離を抑制するためには、改質ＭＳＱの膜厚を厚くする必要があることが記載されている。このように、特許文献１に記載の技術では、（ｉｉ）誘電率の高い改質層の膜厚を薄くすることと、金属膜との密着性とのトレードオフを改善するのが困難であった。
【００１２】
これに対して、特許文献３には、表層に酸素を導入して、酸素と炭素とを置換し、高密度な低炭素濃度の改質層を形成する。これにより、改質層の膜厚を薄くしたまま、改質層の密着性を向上させることができると記載されている。
しかしながら、積極的に酸素を導入することで、表面がシリコン酸化膜（ＳｉＯ２）に類似の膜構造となる。このため、誘電率の極端な増大をもたらすことになる。
このように、特許文献３に記載の技術では、（ｉ）誘電率が低い改質層を用いることと、金属膜との密着性とのトレードオフを改善するのが困難であった。
【００１３】
なお、特許文献２に記載の技術においては、配線を形成する溝底が激しくエッチングされるため、深刻な損傷が発生する。これにより、底荒れ、誘電率増大等が発生する。また、この技術は配線溝底に対する強化策とはなっていない。このため、配線溝底での金属配線との密着強度が課題として残る。
【課題を解決するための手段】
【００１４】
Ｃ―Ｃ結合は、Ｃ―Ｓｉ結合に対して優先して切断される。このため、Ｃ−Ｃ結合を有する多孔質ＳｉＯＣＨ膜を改質する際、Ｃ―Ｓｉ結合を残しつつ、Ｃ―Ｃ結合の結合を切断して炭素を引き抜くことができる。そして、深さ方向（膜厚方向）に、切断対象が、Ｃ―Ｃ結合の分だけ増加するので、Ｃ―Ｓｉ結合を残しつつも、改質層の膜厚を薄くすることができる。また、Ｃ―Ｓｉ結合を残すことにより、分極率の高いＳｉ−ＯＨ結合への変化を抑制できるので、誘電率を低く抑えることができる。
以上を背景に本発明者は以下に示す本発明を想到するに至った。
【００１５】
すなわち、本発明によれば、
基板上に、炭素−炭素結合を有し、かつ炭素原子数とシリコン原子数との比（Ｃ／Ｓｉ）が２以上である、多孔質ＳｉＯＣＨ膜を形成する工程と、
前記多孔質ＳｉＯＣＨ膜に凹部を形成する工程と、
前記凹部内の前記多孔質ＳｉＯＣＨ膜の表面に、前記多孔質ＳｉＯＣＨ膜の内部と比較して、Ｃ／Ｓｉ比が小さく、かつＯ／Ｓｉ比が同等な改質層を形成する工程と、
前記凹部に金属膜を埋め込む工程と、を含む、半導体装置の製造方法が提供される。
【００１６】
多孔質ＳｉＯＣＨ膜は、炭素−炭素結合を有する。改質層形成工程においては、多孔質ＳｉＯＣＨ膜においては、炭素原子は、Ｃ―Ｃ結合から引き抜かれ、Ｃ―Ｓｉ結合が残る。このため、改質層は、多孔質ＳｉＯＣＨ膜と比較して炭素濃度が低くなる（Ｃ／Ｓｉ比が小さくなる）ものの、Ｃ―Ｓｉ結合が残るので誘電率の上昇を抑制できる。また、切断対象が、Ｃ―Ｃ結合の分だけ増加するので、改質層の膜厚を薄くすることができる。さらに、改質層では、酸素が導入されないので、多孔質ＳｉＯＣＨ膜と同程度のＯ／Ｓｉ比となっており、誘電率の上昇が抑制されている。
このように、改質層は、改質層の低誘電率が低くかつその膜厚が薄い。このため、多孔質ＳｉＯＣＨ膜全体の誘電率を低く抑えることができる。
一方、改質層においては、炭素濃度が低くなり、疎水性が低下するので、金属膜との密着性が向上する。
【００１７】
また、本発明によれば、
基板と、
前記基板上に設けられており、炭素−炭素結合を有し、かつ炭素原子数とシリコン原子数との比（Ｃ／Ｓｉ）が２以上である、多孔質ＳｉＯＣＨ膜と、
前記多孔質ＳｉＯＣＨ膜に設けられた凹部と、
前記凹部を埋め込むように設けられた金属膜と、
前記金属膜と接しており、前記凹部内の前記多孔質ＳｉＯＣＨ膜の表面に設けられた、改質層と、を備え、
前記改質層は、前記多孔質ＳｉＯＣＨ膜の内部と比較して、Ｃ／Ｓｉ比が小さく、かつＯ／Ｓｉ比が同等である、半導体装置が提供される。
【００１８】
改質層は、多孔質ＳｉＯＣＨ膜と比較して炭素濃度が低く（Ｃ／Ｓｉ比が小さい）。多孔質ＳｉＯＣＨ膜は、炭素−炭素結合を有する。このため、改質層では、炭素原子は、Ｃ―Ｃ結合から引き抜かれ、Ｃ―Ｓｉ結合が残っている。このため、切断対象が、Ｃ―Ｃ結合の分だけ増加しているので、改質層の膜厚は薄くなっている。また、Ｃ―Ｓｉ結合が残るので、改質層の誘電率の上昇が抑制されている。さらに、改質層では、多孔質ＳｉＯＣＨ膜と同程度のＯ／Ｓｉ比となっており、酸素が導入されないので、誘電率の上昇が抑制されている。
このように、改質層は、改質層の低誘電率が低くかつその膜厚が薄い。このため、多孔質ＳｉＯＣＨ膜全体の誘電率を低く抑えることができる。
一方、改質層は、炭素濃度が低い。このため、改質層においては、疎水性が低下するので、金属膜との密着性が向上する。
【発明の効果】
【００１９】
本発明によれば、誘電率が低くかつ金属との密着性に優れた絶縁層を有する半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００２０】
【図１】本実施の形態の半導体装置を模式的に示す断面構造図。
【図２】配線溝底を示す断面写真。
【図３】Ｃ／Ｓｉ組成比と比誘電率上昇率との関係を示す図。
【図４】Ｃ／Ｓｉ組成比の深さ方向分布を示す図。
【図５】半導体パッケージの超音波顕微鏡写真。
【図６】半導体パッケージの異常部の断面解析写真。
【図７】バリア金属膜と多孔質ＳｉＯＣＨ膜の密着強度を示す図。
【図８】本実施の形態の半導体装置の製造方法を示す工程断面図。
【図９】本実施の形態の半導体装置の製造方法を示す工程断面図。
【図１０】本実施の形態の半導体装置の製造方法を示す工程断面図。
【図１１】本実施の形態の半導体装置の製造方法を示す工程断面図。
【図１２】本実施の形態の半導体装置の製造方法を示す工程断面図。
【図１３】本実施の形態の半導体パッケージの実装方法を示す図。
【図１４】本実施の形態の半導体パッケージの実装方法を示す図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２２】
（半導体装置）
図１は、本実施の形態の半導体装置の模式的な断面図を示す。
本実施の形態の半導体装置は、基板（シリコン基板）と、基板上に設けられており、炭素−炭素結合を有し、かつ炭素原子数とシリコン原子数との比（Ｃ／Ｓｉ）が２以上である、多孔質ＳｉＯＣＨ膜１２ｂと、多孔質ＳｉＯＣＨ膜１２ｂに設けられた凹部と、凹部を埋め込むように設けられた金属膜（Ｃｕ膜２２ｂ）と、Ｃｕ膜２２ｂと接しており、凹部内の多孔質ＳｉＯＣＨ膜１２ｂの表面に設けられた、改質層３１ｂと、を備え、改質層３１ｂは、多孔質ＳｉＯＣＨ膜１２ｂの内部と比較して、Ｃ／Ｓｉ比が小さく、かつＯ／Ｓｉ比が同等である。
【００２３】
図１に示すように、本実施の形態の半導体装置は、不図示の半導体基板（シリコン基板）上に形成され、配線（銅配線）および絶縁層（層間絶縁膜）により構成された配線層が複数積層された多層配線層を有する。多孔質ＳｉＯＣＨ膜１２ａ、１２ｂ（第１の層間絶縁膜および第２の層間絶縁膜）には、それぞれ複数の配線溝が形成されている。各配線溝にＣｕ膜２２ａ、２２ｂ（第１の金属配線および第２の金属配線）が埋め込まれている。第１の金属配線（Ｃｕ膜２２ａ）と第２の金属配線（Ｃｕ膜２２ｂ）は電気的に接続されている。Ｃｕ膜２２ｂはデュアルダマシン構造を有してもよいが、シングルダマシン構造を有してもよい。各配線溝内には、Ｃｕ膜２２ａ、Ｃｕ膜２２ｂを覆うようにバリア金属膜２１ａ、２１ｂが形成されている。このバリア金属膜２１ａ、２１ｂと接する部分に、改質層３１ａ、３１ｂが形成されている。すなわち、改質層３１ａは、配線溝の底部および側壁部を覆うように形成されている。この改質層３１ａの断面形状は、コの字やＵ字状等とすることができる。一方、改質層３１ｂは、例えば、配線溝の側壁部を覆うように形成されている。この改質層３１ｂの断面形状は、ハの字状等とすることができる。改質層３１ａ、３１ｂは、それぞれ多孔質ＳｉＯＣＨ膜１２ａ、１２ｂを改質することにより得られる。多孔質ＳｉＯＣＨ膜１２ａと多孔質ＳｉＯＣＨ膜１２ｂとの間には、キャップ絶縁膜１１ａが形成されている。一方、多孔質ＳｉＯＣＨ膜１２ｂ上およびＣｕ膜２２ｂ上には、キャップ絶縁膜１１ｂが形成されている。
【００２４】
本実施の形態の半導体装置においては、多孔質ＳｉＯＣＨ膜の改質層において、改質層の低誘電率が低くかつその膜厚が薄い。このため、多孔質ＳｉＯＣＨ膜全体の実効的な誘電率を低く抑えることができる。多孔質ＳｉＯＣＨ膜の表層において、改質層の炭素濃度が低いため、疎水性が低下する。このため、改質と金属膜との密着性が向上する。これにより、銅配線と多孔質ＳｉＯＣＨ膜との密着強度を改善し、半導体チップをパッケージに実装する際の配線層の剥離や破壊を抑制することができる。
【００２５】
（多孔質ＳｉＯＣＨ膜）
本実施の形態に係る多孔質ＳｉＯＣＨ膜は、半導体素子を接続する多層配線間を絶縁しながら寄生容量を低減する膜として機能する。この多孔質ＳｉＯＣＨ膜は、環状有機シロキサンを含む。
環状有機シロキサンは、環状シロキサン構造と、その側鎖に炭化水素基を有する。
環状シロキサンは、Ｓｉ−Ｏ（シロキサン結合）を１ユニットとして数えた場合に、複数のユニットからなる環状構造を有する。この環状シロキサンは、同数のシリコン（Ｓｉ）原子と酸素（Ｏ）原子が交互に連なった環状構造を有する。環状構造としては、例えば、３員環、４員環、５員環が挙げられる。環状構造としては、密着性の観点から、空孔径が小さい３員環が好ましい。
一方、炭化水素基としては、炭素−炭素結合を有する限り、特に限定されない。すなわち、炭化水素基としては、環状シロキサンは、シリコン原子に対して、炭素（Ｃ）原子を２個以上含む側鎖（炭化水素基）を、少なくとも１個以上有する。
このように本実施の形態に係る多孔質ＳｉＯＣＨ膜においては、Ｃ／Ｓｉ組成比は２以上である。
【００２６】
一方、本実施の形態に係る多孔質ＳｉＯＣＨ膜は、個々の空孔が接続されていない独立空孔で構成されている。ここで、多孔質ＳｉＯＣＨ膜の空孔の形成メカニズムを説明する。多孔質ＳｉＯＣＨ膜の膜中の空孔の起源は、環状シロキサン骨格にある。このため、多孔質ＳｉＯＣＨ膜は、個々の空孔が接続されていない独立空孔によって多孔質化されている。言い換えると、本実施の形態では、ポロジェンを脱離させて多孔質化するプロセスが不要となる。したがって、本実施の形態に係る多孔質ＳｉＯＣＨ膜には、脱離に起因する連続空孔が形成されない。
【００２７】
多孔質ＳｉＯＣＨ膜は、下記式（１）で表される構造を有する環状有機シロキサン化合物を用いて得られる。例えば、多孔質ＳｉＯＣＨ膜は、プラズマ重合法により得られる。これにより、空孔径が小さい多孔質ＳｉＯＣＨ膜が形成される。
【００２８】
【化１】
2011199059.tif 000003
【００２９】
式（１）中、Ｒ１およびＲ２は、それぞれ同一または異なってよく、少なくとも一方が、置換又は無置換の炭素−炭素結合を有する炭化水素基（メチル基以外であり、炭素原子を少なくとも２個以上含有する）を示す。炭化水素基としては、直鎖もしくは分枝のアルキル基、環状のアルキル基、アルケニル基等が挙げられる。
アルキル基としては、例えば、１〜８の炭素数を有するアルキル基である。アルキル基の一例としては、メチル基、エチル基、プロピル基、イソプロピル基、ブチル基等が挙げられる。
アルケニル基としては、例えば、１〜８の炭素数を有するアルケニル基である。アルケニル基の一例としては、ビニル基、アリル基等である。
【００３０】
前記環状有機シロキサン構造を有する化合物が、Ｒ１が不飽和炭化水素基であり、Ｒ２が飽和炭化水素基であってもよい。この場合、Ｒ１の不飽和炭化水素基のプラズマ重合反応により環状シロキサンを結合させた低誘電率絶縁膜を成長できる。具体的には、Ｒ１がビニル基であり、Ｒ２が立体障害の大きな分岐構造を有する飽和炭化水素基であり、例えばイソプロピル基（下記式（２）で表される環状有機シロキサン構造）を有する化合物であってもよい。側鎖Ｒ２の立体障害が大きいことにより膜密度を減らし、比誘電率を低減させることができるので望ましい。なお、立体障害の大きな分岐構造を有する飽和炭化水素（Ｒ２）としては、イソブチル、ターシャリーブチル等でもよいことは自明である。
【００３１】
【化２】
2011199059.tif 000004
【００３２】
また、多孔質ＳｉＯＣＨ膜は、上記式（２）に示す環状有機シロキサン構造を有する化合物を材料に用いて、プラズマＣＶＤ法により形成することができる。このとき、多孔質ＳｉＯＣＨ膜は、平均空孔径が１ｎｍ以下、例えば、０．３〜０．７ｎｍである小さい空孔構造を有することができる。
平均空孔径は、小角エックス線散乱法や陽電子消滅法、高分解能の電子顕微鏡観察等により測定することができる。
【００３３】
多孔質ＳｉＯＣＨ膜の誘電率は、特に限定されないが、例えば２．７以下であり、より好ましくは２．６以下とすることができ、一方、２．０以上であり、２．２以上とすることができる。
また、多孔質ＳｉＯＣＨ膜におけるＣ／Ｓｉ比率は、例えば、２以上であり、よりこのましくは３以上とすることができ、一方、２０以下、５以下とすることができる。このＣ／Ｓｉ比率を上記範囲内とすることにより、改質層の膜厚を薄くできる、また改質層の誘電率を低減できる。
【００３４】
（改質層）
本実施の形態に係る改質層は、多孔質ＳｉＯＣＨ膜の表層を改質処理することにより形成される。改質処理には、例えば、プラズマ処理を用いることができる。これにより、多孔質ＳｉＯＣＨ膜の表層の炭素を引き抜くことができる。そして、炭素濃度が低い改質層が形成される。
本実施の形態に係るプラズマ処理では、Ｃを脱離させることが目的であり、ＯやＳｉの含有量の変動を抑制するものである。このプラズマ処理においては、Ｈｅ、Ａｒ、Ｎｅ、Ｘｅ等の希ガス、あるいはＮ２等の不活性ガスを用いたプラズマを用いることが望ましい。そして、プラズマ処理においては、ＯやＳｉを含むプラズマガスを用いない。このようにして得られた改質層は、多孔質ＳｉＯＣＨ膜よりもＣ／Ｓｉ比が低く、かつＯ／Ｓｉ比が同等となる。
【００３５】
ここで、本実施の形態に係る改質層においては、（ｉ）改質層の誘電率が低いこと、かつ（ｉｉ）改質層の膜厚を薄くすることの両方を満たすとともに、金属膜との密着性が向上することを説明する。
【００３６】
まず、本発明者の知見によれば、プラズマ処理において、Ｃ―Ｃ結合が、Ｃ―Ｓｉ結合に対して優先して切断されることが見出された。すなわち、プラズマのエネルギーが、主にＣ−Ｃ結合の切断に使用され、Ｓｉ−ＣＨ３結合は切断されずに維持される。このため、深さ方向（膜厚方向）に、切断対象としてＣ―Ｃ結合の分だけ増加する（Ｓｉに複数の炭素を含有する高次のハイドロカーボン（ＣＨｘ）が存在する）。これにより、炭素を引き抜く際、Ｃ―Ｓｉ結合を残しつつも、改質層の膜厚を薄くすることができる。また、Ｃ―Ｓｉ結合を残すことにより、分極率の高いＳｉ−ＯＨ結合への変化を抑制できるので、誘電率を低く抑えることができる。このように、改質層の誘電率を低く保ったまま、その膜厚を薄くできる。
【００３７】
さらに、本実施の形態に係る多孔質ＳｉＯＣＨ膜は、独立空孔を有する。これにより、空孔を介したプラズマ粒子の打ち込みが発生しにくい。言い換えると、本実施の形態では、連続空孔の場合のように、プラズマ中の高エネルギー粒子が、空孔を介して膜の奥深くまで打ち込まれてしまうという現象を抑制できる。このため、改質層の膜厚を薄くすることができる。そのため、実効誘電率の上昇を抑制できる。
【００３８】
一方、改質層においては、炭素濃度が低くなり、疎水性が低下するので、金属膜との密着性が向上する。また、改質層は、多孔質ＳｉＯＣＨ膜由来の微細な独立空孔を有する。多孔質ＳｉＯＣＨ膜に配線溝を形成する際、配線溝の底部または側壁部には独立空孔が現れる。この独立空孔は、ポロジェンで形成された空孔と比較して、非常に微細である。このため、配線溝の底部または側壁部は、ポロジェンによる連結空孔に起因した凹凸面と比較して、平坦になる。このため、改質層においては、その表面が平坦になるので、金属膜との密着性が向上する。
【００３９】
改質層の膜厚は、誘電率の値が問題にならない限りにおいては限定されないが、例えば、１０ｎｍ未満、より好ましくは５ｎｍ未満である。とくに、バリアメタル膜と多孔質ＳｉＯＣＨ膜の密着強度を高める改質層を５ｎｍ未満に抑えることができる。
【００４０】
以上の働きにより、膜の低誘電率を維持しながら、配線溝底での金属材料と低誘電率膜の密着強度を高め、チップを実装する際の応力による配線層の剥離や破壊を抑制することができる。
【００４１】
ここで、多孔質ＳｉＯＣＨ膜にプラズマ処理を施した際の影響について説明する。
【００４２】
図２（ａ）は、ポロジェンを用いた多孔質ＳｉＯＣＨ膜の配線構造の断面電子顕微鏡写真を示す。図２（ｂ）は、本実施の形態に係る独立空孔型多孔質ＳｉＯＣＨ膜の配線構造の断面電子顕微鏡写真を示す。
図２（ａ）に示すように、配線溝の底部に、ポロジェンの脱離により形成された連続空孔に由来する底荒れが観察される。このような配線溝底の荒れは、信頼性を大幅に劣化させることが知られている。また、プラズマ中の高エネルギー粒子が、連続空孔を介して膜の奥深くまで打ち込まれてしまうことにより、奥深くまでダメージが導入されていることも示唆されている。このため、ポロジェンを用いた場合では、実効的な誘電率の著しい上昇を招くことが分かった。
これに対して、本実施の形態に係る独立空孔型多孔質ＳｉＯＣＨ膜では、図２（ｂ）に示すように、配線溝底が極めて平坦であることが分かった。これにより、信頼性の劣化や誘電率の上昇を抑制することができる。
【００４３】
図３は、本実施の形態に係る独立空孔型多孔質ＳｉＯＣＨ膜（Ｃ／Ｓｉ＝２．５、比誘電率２．５）に対して、意図的にＣ／Ｓｉ比を変化させた場合の比誘電率の上昇率を示す。
Ｃ／Ｓｉ比が１．０から２．５の範囲で、比誘電率上昇率はＣ／Ｓｉ比に対して線形に変化することがわかる。Ｃ／Ｓｉ比が２．０以上であれば、Ｃ／Ｓｉ＝２．５の膜に対して５％未満の比誘電率上昇に抑えられる。このときの膜の誘電率は２．６未満である。
本実施の形態において、誘電率は、水銀プローブを用いた容量測定結果と、光学測定に基づくＳｉＯＣＨ膜厚から算出した。容量値およびＳｉＯＣＨ膜厚の測定には、ともにシリコン基板上にＳｉＯＣＨ膜を成膜したサンプルを用いた。容量測定は、絶縁膜に印加される電界が０．１乃至１０ＭＶ／ｃｍ、好ましくは１ＭＶ／ｃｍとなるようにバイアスを印加し、周波数を１ｋＨｚ乃至１０ＭＨｚ、好ましくは１０ｋＨｚ乃至１ＭＨｚの条件下で実施した。
【００４４】
図４は、Ｈｅプラズマ処理の有無による、独立空孔型多孔質ＳｉＯＣＨ膜表面付近のＣ／Ｓｉ比分布を測定した結果を示す。ここで、Ｈｅ処理条件としては、室温、Ｈｅガス流量を２００ｓｃｃｍ、圧力を０．１Ｔｏｒｒ、プラズマ生成用高周波電源（２ＭＨｚ）の電力を８００Ｗ、３０秒間という条件を用いた。また、炭素原子やシリコン原子等の組成分析については、光電子分光法（ＸＰＳ）もしくはラザフォード後方散乱法（ＲＢＳ）等を用いた。Ｈｅ処理の有無によらず、ＴａＮ／Ｔａ積層膜に続いて、Ｃｕを成膜して界面部分の組成を分析している。
Ｈｅプラズマ処理を行う場合について説明する。界面付近の２５ｎｍ程度までの間で、Ｃ組成のプロファイルが減少していることが分かる（炭素が抜けている）。すなわち、金属膜と改質層との界面から、５ｎｍ以上離れた領域では、例えば、界面から５ｎｍ以上２５ｎｍ以下の範囲では、Ｃ／Ｓｉ組成比は２．０以上である。このため、前述のように、比誘電率の上昇は抑制できることがわかる。また、界面付近５ｎｍ未満の組成は、界面の揺らぎにより正確に測定できていない。しかしながら、Ｃ／Ｓｉ比が２未満となるまでＣが減少している領域があるとしても、その厚さは５ｎｍ未満であることがわかる。すなわち、多孔質ＳｉＯＣＨ膜の内部の誘電率と比較して、高い誘電率を有する改質層の膜厚を非常に薄くすることができる。例えば、改質層の膜厚を５ｎｍ未満に抑えることができる。
【００４５】
ここで、前述のように、膜の比誘電率は、Ｓｉ−Ｃ結合が切断される量と、その深さに関係して上昇する。本実施の形態に係る独立空孔型多孔質ＳｉＯＣＨ膜では、側鎖に複数の炭素原子を有する環状シロキサン構造を有している。このため、側鎖の複数のＣ原子間の結合が優先的に切断される。これにより、ハイドロカーボンが減少するが、側鎖の炭素原子が減少した結果、炭素原子１個の側鎖であるＳｉ−Ｃ結合は保存される。そのため、比誘電率上昇が抑えられる。かつ、独立空孔の効果も合わせて、Ｃ／Ｓｉ比が２未満になるまでＣが減少する領域は、少なくとも５ｎｍ未満に抑えられる。
【００４６】
このように、本実施の形態では、Ｃ／Ｓｉ比が２．０未満となる改質層の厚さは５ｎｍ未満に抑えることができる。現在、検討されているＣｕ配線の配線間スペースは５０ｎｍを下回るようになっている。このような微細化において、Ｃ／Ｓｉ比が２．０未満となる改質層をその１０％未満（膜厚が５ｎｍ未満）に抑えることは、寄生容量の上昇を抑制する上できわめて重要である。
【００４７】
図５に、改質処理を行わない独立空孔型多孔質ＳｉＯＣＨ膜を用いた多層配線を有する半導体チップを、フリップチップパッケージに封入した後の超音波顕微鏡写真を示す。図中の黒丸は、はんだバンプ部を示している。図には、一部を拡大した写真も示している。この拡大写真中において、バンプ部中央に白点が見られる異常なバンプ４０が見られる。この部分のチップ側の断面を、電子顕微鏡で観察した結果が図６である。この図から、異常バンプの直下では、Ｃｕ配線（Ｃｕ膜２２ｃ）と独立空孔型多孔質ＳｉＯＣＨ膜１２ｃの間で剥離が生じていることがわかる。これにより、改質処理を行わない独立空孔型多孔質ＳｉＯＣＨ膜においては、金属配線との密着強度が不十分であることが示唆された。
【００４８】
図７に、バリア金属膜と独立空孔型ＳｉＯＣＨ膜の間の密着強度について、バリア金属膜を形成する前に実施するＨｅプラズマ処理の有無で比較した結果を示す。ここで、バリア金属は、ＴａとＴａＮの積層膜としており、ＰＶＤ法にて形成している。また、Ｈｅプラズマ処理は、ＰＶＤ成膜チャンバと真空搬送室を介したチャンバを用いる。
図７に示すように、Ｈｅ処理を行うことによって、大幅に密着強度が改善することがわかる。このことは、独立空孔型ＳｉＯＣＨ膜の表面の炭素が脱離したことによって、無機膜との密着強度が改善したことを示している。
本実施の形態においては、密着強度は、特に限定されないが、例えば０．１３ＭＰａ／ｍ２以上０．３ＭＰａ／ｍ２以下とすることができる。
ここでは、密着強度の測定を、ｍＥＬＴ（Ｍｏｄｉｆｉｅｄ  Ｅｄｇｅ−Ｌｉｆｔ  Ｔｅｓｔ）法により行うが、この他にも、４−Ｐｏｉｎｔ  Ｂｅｂｄｉｎｇ法などの手法を用いることも可能である。ただし、測定方法によって、得られる物理量が異なる。
このような、改質層を設けることにより、フリップチップ実装時に見られた、バリア金属と多孔質環状シロキサン界面での剥離によるバンプ部の異常を抑制することができる。
【００４９】
（半導体装置の製造方法）
次に、本実施の形態の半導体装置の製造方法として、第１例について説明する。
図８および図９は、第１例の半導体装置の製造方法の工程断面図を示す。
本実施の形態の半導体装置の製造方法は、基板（シリコン基板）上に、炭素−炭素結合を有し、かつ炭素原子数とシリコン原子数との比（Ｃ／Ｓｉ）が２以上である、多孔質ＳｉＯＣＨ膜１２ｂを形成する工程と、多孔質ＳｉＯＣＨ膜１２ｂに凹部（配線溝１５や配線孔１６）を形成する工程と、凹部内の多孔質ＳｉＯＣＨ膜１２ｂの表面に、多孔質ＳｉＯＣＨ膜１２ｂの内部と比較して、Ｃ／Ｓｉ比が小さく、かつＯ／Ｓｉ比が同等な改質層３１ｂを形成する工程と、凹部に金属膜（Ｃｕ膜２２ｂ）を埋め込む工程と、を含む。
本例では、下部配線層上に上部配線層を形成する工程について説明する。
【００５０】
まず、図８（ａ）に示すように、不図示の半導体基板（シリコン基板）上に下部配線層を形成する。下層配線層は、第１の層間絶縁膜（多孔質ＳｉＯＣＨ膜１２ａ）と、第１の層間絶縁膜中に、埋め込まれた金属配線（Ｃｕ膜２２ａ）とから構成される。この多孔質ＳｉＯＣＨ膜１２ａの表面には、改質層３１ａが形成されている。そして、この改質層３１ａとＣｕ膜２２ａとの間に、バリア金属膜２１ａが形成されている。また、多孔質ＳｉＯＣＨ膜１２ａ上およびＣｕ膜２２ａ上には、キャップ絶縁膜１１ａが形成されている。この下層配線も、後述する上層配線と同様のプロセスおよび材料により形成できる。
【００５１】
続いて、図８（ｂ）に示すように、下層配線のキャップ絶縁膜１１ａ上に、多孔質ＳｉＯＣＨ膜１２ｂ、およびハードマスク１３ｂをこの順で形成する。
【００５２】
ここで、多孔質ＳｉＯＣＨ膜１２ｂを成膜する方法について説明する。
本実施の形態では、原料モノマーとして、下記式（２）で示す環状有機シロキサン構造を有する化合物を用いる。まず、原料モノマーを、キャリアガスのＨｅと混合して、気化器に送り込む。この原料モノマーの流量は、液体マスフローコントローラで制御する。続いて、原料モノマーを、気化器で液体から気体へと気化させる。気化した原料モノマーを含む原料ガスを、反応室内に導入する。そして、反応室内に、１３．５６ＭＨｚの高周波電力を印加する。反応室内で、原料ガスのプラズマが生成する。そして、化学気相成長により環状シロキサン膜（多孔質ＳｉＯＣＨ膜１２ｂ）を、基板上に成膜する。原料モノマーの供給量は、０．１ｇ／ｍｉｎ以上１０ｇ／ｍｉｎ以下であることが好ましく、さらに好ましくは２ｇ／ｍｉｎ以下である。キャリアガスであるＨｅ流量は、５０ｓｃｃｍ以上５０００ｓｃｃｍ以下であることが好ましく、さらに好ましくは２０００ｓｃｃｍ以下である。リアクター（気化器）内の圧力は１３３〜１３３３Ｐａであることが好ましい。ＲＦ電源の出力は２０００Ｗ以下であることが好ましく、さらに好ましくは１０００Ｗ以下である。このとき、キャリアガスとして、酸素を含まないガスを用いることができる。
【００５３】
【化３】
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【００５４】
ハードマスク１３ｂには、多孔質ＳｉＯＣＨ膜よりもＣ濃度が少なく、酸素濃度が多い膜を用いる。例えば、ハードマスク膜１３ｂとしては、ＳｉＯ２、ＳｉＮ、ＳｉＯＣＨ等を用いることができる。ハードマスク膜１３ｂの形成には、例えば、プラズマＣＶＤ法を用いる。
【００５５】
続いて、図８（ｃ）に示すように、多孔質ＳｉＯＣＨ膜１２ｂに、凹部（配線溝１５、配線孔１６）を形成する。これらの凹部は、ハードマスク１３ｂを貫通する。配線溝１５の底部には、キャップ絶縁膜１１ａが露出している。一方、配線孔１６の底部は、多孔質ＳｉＯＣＨ膜１２ｂの内部の一部に形成されている。配線溝１５と配線孔１６との最接近距離（配線間スペース）としては、特に限定されないが、例えば、５０ｎｍ以下とすることができる。凹部の形成には、例えば、リソグラフィー法と異方性エッチング法を用いる。異方性エッチング法としては、例えば、ウエットエッチングまたはドライエッチングを用いることができる。
【００５６】
次いで、図８（ｄ）に示すように、配線溝１５の側壁、配線孔１６の側壁および底部の多孔質ＳｉＯＣＨ膜１２ｂの表面に改質処理を行う。これにより、多孔質ＳｉＯＣＨ膜１２ｂの表面に、Ｃ濃度が低減した改質層３１ｂを形成する。このとき、配線溝１５の底部におけるキャップ絶縁膜１１ａが除去される。そして、配線溝１５の底部に、Ｃｕ膜２２ａの表面が露出する。
【００５７】
改質処理には、例えば、プラズマ処理を用いる。プラズマ処理条件としては、例えば、室温、Ｈｅガス流量を２００ｓｃｃｍ、圧力を０．１Ｔｏｒｒ、プラズマ生成用高周波（２ＭＨｚ）電源の電力を８００Ｗ、３０秒間とすることができる。ここで、ガスは、Ｈｅに限定されるものではなく、Ｎｅ、Ａｒ、Ｘｅ等の希ガスや、希ガスとＨを混合したガス、あるいはＮ２等の不活性ガスを用いてもよい。特に、プラズマ中にＯを含まないようにすることが重要である。プラズマ処理条件については、ガス流量１０〜１０００ｓｃｃｍ、圧力０．０１〜０．５Ｔｏｒｒ、プラズマ発生用高周波電源パワー１００〜２０００Ｗ、時間は５〜９０秒に設定すればよい。また、放電開始時に基板側に１３．５６ＭＨｚの１００〜１０００Ｗのバイアスを印加することで放電開始を促進すると効果的である。
【００５８】
続いて、図９（ａ）に示すように、配線溝１５および配線孔１６の内部にバリア金属膜２１ｂを形成する。そして、配線溝１５および配線孔１６を埋め込むように、金属膜（Ｃｕ膜２２ｂ）を多孔質ＳｉＯＣＨ膜１２ｂ上およびバリア金属膜２１ｂ上に形成する。
【００５９】
バリア金属膜２１は、配線金属を構成する金属元素が層間絶縁膜や下層へ拡散することを防止する機能を有する。また、バリア金属膜２１ｂは、バリア性を有する導電性膜である。バリア金属膜２１ｂとしては、例えば、配線金属がＣｕを主成分とする場合には、タンタル（Ｔａ）、ルネニウム（Ｒｕ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等が用いられる。また、これらの材料を用いた積層の膜であってもよい。本実施の形態では、バリア金属膜２１ｂとしては、ＴａＮとＴａの積層膜を用いる。バリア金属膜２１ｂの形成方法としては、例えばＰＶＤ法を用いる。なお、バリア金属の形成方法は、ＰＶＤ法に限定されるものではなく、有機金属材料を用いたＣＶＤ法等で形成してもよい。また、前述のプラズマ処理工程とバリア金属膜の成膜工程の間は、真空中で行う必要がある。これにより、Ｈｅプラズマ処理後に、一旦大気中に取り出すと、Ｈｅプラズマ処理によって活性となった表面に水分等が付着することを防止できる。その後、成膜するバリア金属膜との密着強度が劣化するだけでなく、実効的な誘電率の上昇をもたらすことを抑制できる。
【００６０】
次いで、Ｃｕ粒成長のための熱処理を施す。この熱処理の温度は、例えば２００〜４００℃、時間は３０秒〜１時間に設定する。
【００６１】
続いて、図９（ｂ）に示すように、凹部（配線溝１５および配線孔１６）の外部に露出したＣｕ膜２２ｂ、バリア膜２１ｂ、およびハードマスク１３ｂを除去する。除去には、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）等の研磨技術を用いる。多孔質ＳｉＯＣＨ膜１２ｂおよびＣｕ膜２２ｂが露出した状態でＣＭＰを停止する。
【００６２】
Ｃｕ膜２２ｂは、凹部（配線溝１５、配線孔１６）の内壁面に形成されたバリア金属膜２１ｂで覆われている。このＣｕ膜２２ｂは、バリア金属膜２１ｂを介して改質層３１ｂと接合している。
Ｃｕ膜２２ｂは、Ｃｕを主成分とする銅含有配線である。信頼性を向上させるため、Ｃｕ膜２２ｂには、Ｃｕ以外の金属元素、例えばＡｌ等が含まれていてもよい。また、Ｃｕ以外の金属元素が、Ｃｕ膜２２ｂの上面や側面等に形成されていてもよい。
【００６３】
続いて、図９（ｃ）に示すように、露出している多孔質ＳｉＯＣＨ膜１２ｂおよびＣｕ膜２２ｂの表面に、キャップ絶縁膜１１ｂを成膜する。これにより、上部配線層の配線工程を終了する。キャップ絶縁膜１１ｂの形成方法としては、例えば、プラズマＣＶＤ法を用いることができる。
【００６４】
キャップ絶縁膜１１ｂは、Ｃｕ膜２２ｂに含まれるＣｕの酸化や絶縁膜中へのＣｕの拡散を防ぐ機能、および加工時にエッチングストップ層としての役割を有する。キャップ絶縁膜１１ｂの誘電率を低くすることで、配線信号伝達遅延が改善できる。キャップ絶縁膜１１ｂは、バリア絶縁膜としても機能する。キャップ絶縁膜１１ｂとしては、ＳｉＮ、ＳｉＣ、ＳｉＣＮおよびＣｕ拡散バリア性を有する有機シロキサン膜等を用いることができる。また、キャップ絶縁膜１１は、不飽和炭化水素とアモルファスカーボンを有する膜、またはＳｉＮ膜、ＳｉＣＮ膜、およびＳｉＣ膜のうち少なくとも一つを用いた膜と不飽和炭化水素およびアモルファスカーボンを有する膜との積層膜であってもよい。キャップ絶縁膜１１ｂは、これらの膜を２種類以上積層してもよい。
【００６５】
本実施の形態では、図８（ｂ）〜図９（ｃ）で示された工程を繰り返すことで、多層配線構造を形成することができる。また、本実施の形態では、配線溝と配線孔を同時に形成するデュアルダマシン法を用いて説明したが、シングルダマシン法を用いた配線形成であってもよい。
以上により、本実施の形態の半導体チップを得ることができる。
【００６６】
また、多層配線を有する半導体チップを、電子機器に搭載するためには、外部回路との接続を行うための組立工程あるいは実装工程を経て、パッケージ中に封入されることが多い。パッケージへの封入の仕方には、複数の方法がある。ここでは、代表的な二種類のパッケージ手法を説明する。
【００６７】
一つは、ワイヤボンディングと呼ばれる手法であり、図１３に示すような接続形態をとる。すなわち、半導体チップ５１ａの最上層の金属層で形成されたボンディングパッド（図示せず）とパッケージ基板５２ａ上のボンディングパッド（図示せず）をボンディングワイヤ５５で接続する方法である。半導体チップ５１ａは、裏面側でパッケージ基板５２ａに接着され、封入樹脂５３ａ内に封入される。また、パッケージ基板５２ａには、外部回路と接続するための外部接続端子５４ａが設けられている。
【００６８】
もう一つの手法は、フリップチップ接続と呼ばれる手法であり、図１４に示すような接続形態をとる。半導体チップ５１ｂの最上層の金属層で形成されたパッド（図示せず）上にはんだバンプ５６を形成し、はんだバンプ５６が下側に向くように裏返し、パッケージ基板５２ｂ上に形成されたはんだバンプ５７と接合させる手法である。はんだバンプ同士を接触させ、加熱してはんだを溶融させて接合する。この際、接合後の冷却過程で半導体チップとパッケージ基板の熱膨張係数の違いによって、接合部に応力が加わることが知られている。なお、半導体チップ５１ｂは封止樹脂５３ｂで封入されることもあり、半導体基板５２ｂの裏面には、外部回路と接続するための外部接続端子５４ｂが設けられている。
以上により、本実施の形態の半導体装置を得ることができる。
【００６９】
次に、本実施の形態の作用効果について説明する。
【００７０】
本実施の形態においては、多孔質ＳｉＯＣＨ膜は、炭素−炭素結合を有する。改質層形成工程においては、多孔質ＳｉＯＣＨ膜においては、炭素原子は、Ｃ―Ｃ結合から引き抜かれ、Ｃ―Ｓｉ結合が残る。このため、改質層は、多孔質ＳｉＯＣＨ膜と比較して炭素濃度が低くなる（Ｃ／Ｓｉ比が小さくなる）ものの、Ｃ―Ｓｉ結合が残るので誘電率を低減できる。また、切断対象が、Ｃ―Ｃ結合の分だけ増加するので、改質層の膜厚を薄くすることができる。さらに、改質層では、酸素が導入されないので、多孔質ＳｉＯＣＨ膜と同程度のＯ／Ｓｉ比となっており、誘電率の上昇が抑制されている。
このように、改質層は、改質層の低誘電率が低くかつその膜厚が薄い。このため、Ｃ／Ｓｉが２以上の多孔質ＳｉＯＣＨ膜全体の誘電率を低く抑えることができる。
一方、改質層においては、炭素濃度が低くなり、疎水性が低下するので、金属膜との密着性が向上する。これにより、銅配線と多孔質ＳｉＯＣＨ膜との密着強度を改善し、半導体チップをパッケージに実装する際の配線層の剥離や破壊を抑制することができる。
したがって、本実施の形態では、低誘電率化および金属膜との密着性の向上の両立を実現することができる。
【００７１】
特許文献１では、低誘電率化に貢献するのはＳｉとＣの結合であるが、Ｃ／Ｓｉ比＜１の場合に生成される低Ｃ濃度領域では、Ｓｉ−Ｃ結合の量が減少して誘電率が上昇する。このとき、残留するＳｉ−Ｃの量が、プラズマ処理条件によって不安定になり、誘電率の上昇率を制御することが難しくなる。
これに対して、本実施の形態では、ＳｉにＣ原子を二個以上含む側鎖が形成されている。このため、Ｃ−Ｃ結合の切断によるＣ量の減少によって低Ｃ濃度層が形成される。したがって、低誘電率化に寄与するＳｉ−Ｃ結合は保存されることになる。これにより、誘電率の上昇率を抑制できる。
【００７２】
次に、本実施の形態の半導体装置の製造方法として、第２例について説明する。
図１０は、第２例の半導体装置の製造方法の工程断面図を示す。
第２例の半導体装置の製造方法においては、多孔質ＳｉＯＣＨ膜１２ａ、１２ｂの上面にも、改質層３２ａ、３２ｂを形成する以外は、第１例と同様にする。
【００７３】
第２例では、キャップ絶縁膜１１ｂ成膜前に、同一チャンバ内でプラズマ処理を施す。これにより、露出している多孔質ＳｉＯＣＨ膜１２ｂの表面に、低炭層濃度の改質層３２ｂを形成しつつ、露出しているＣｕ膜２２ｂの表面の清浄化処理を行うことができる。このため、キャップ絶縁膜１１ｂとの密着強度を強化させつつ、信頼性の向上を図ることができる。また、改質層３２ｂは、配線溝形成や、ＣＭＰにより配線材の研磨時等に、多孔質ＳｉＯＣＨ膜１２ｂの表面を保護する役割を果たす。このときの、プラズマ処理においては、Ｃｕ表面の還元性を高めるため、水素を含有するプラズマで行うことが好ましい。例えば、ＮＨ３、Ｈ２プラズマを用いることが効果的である。また、第２例においては、第１例と同様の効果が得られる。
【００７４】
次に、本実施の形態の半導体装置の製造方法として、第３例について説明する。
図１１および図１２は、第３例の半導体装置の製造方法の工程断面図を示す。
第３例の半導体装置の製造方法においては、ハードマスク膜１３ａ、１３ｂを、多孔質ＳｉＯＣＨ膜１２ａ、１２ｂの上面の一部に残す以外は、第１例と同様にする。
【００７５】
図１１（ａ）は、本実施の形態の半導体装置における下層配線層の断面を示している。この下層配層線も、後述する上層配線層と同様のプロセスおよび材料により形成できる。
【００７６】
図１１（ｂ）に示すように、下層配線のキャップ絶縁膜１１ａ上に多孔質ＳｉＯＣＨ膜１２ｂ、およびハードマスク１３ｂを形成する。
【００７７】
多孔質ＳｉＯＣＨ膜は、同数のシリコン（Ｓｉ）原子と酸素（Ｏ）原子が交互に連なった環状構造（環状シロキサン構造）を含み、それぞれのシリコン原子に属する側鎖として、炭素（Ｃ）原子を２個以上含む側鎖が少なくとも１個存在しているモノマーを原料として用いる。まず、原料モノマーを、キャリアガスのＨｅと混合して、気化器に送り込む。この原料モノマーの流量は、液体マスフローコントローラで制御する。続いて、原料モノマーを、気化器で液体から気体へと気化させる。気化した原料モノマーを含む原料ガスを、反応室内に導入する。そして、反応室内に、１３．５６ＭＨｚの高周波電力を印加する。反応室内で、原料ガスのプラズマが生成する。そして、化学気相成長により環状シロキサン膜（多孔質ＳｉＯＣＨ膜１２ｂ）を、基板上に成膜する。原料モノマーの供給量は、０．１ｇ／ｍｉｎ以上１０ｇ／ｍｉｎ以下であることが好ましく、さらに好ましくは２ｇ／ｍｉｎ以下である。キャリアガスであるＨｅ流量は、５０ｓｃｃｍ以上５０００ｓｃｃｍ以下であることが好ましく、さらに好ましくは２０００ｓｃｃｍ以下である。リアクター（気化器）内の圧力は１３３〜１３３３Ｐａであることが好ましい。ＲＦ電源の出力は２０００Ｗ以下であることが好ましく、さらに好ましくは１０００Ｗ以下である。このとき、キャリアガスとして、酸素を含まないガスを用いることができる。
【００７８】
このようにして形成された独立空孔型多孔質ＳｉＯＣＨ膜１２ｂ中に存在するＣ／Ｓｉ組成比は２以上である。
【００７９】
多孔質ＳｉＯＣＨ膜１２ｂ上に形成するハードマスク１３ｂには、多孔質ＳｉＯＣＨ膜よりもＣ濃度が少なく、酸素濃度が多い膜を用いる。例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＣＨ等が用いられる。また、ハードマスク膜１３ｂは、下層をＳｉＯＣＨ、上層をＳｉＯ２といった多層構造を用いてもよい。ハードマスク膜１３ｂは、例えば、プラズマＣＶＤ法で形成する。
【００８０】
続いて、図１１（ｃ）に示すように、リソグラフィーと異方性エッチングによって、ハードマスク１３ｂおよび多孔質ＳｉＯＣＨ膜１２ｂ（環状シロキサン膜）に、凹部（配線溝１５、配線孔１６）を形成する。
【００８１】
次いで、図１１（ｄ）に示すように、プラズマ処理によって、配線溝１５の側面や配線孔１６の側面、底面の多孔質ＳｉＯＣＨ膜１２ｂの表面を改質する。これにより、多孔質ＳｉＯＣＨ膜１２ｂの表層に、Ｃ濃度が低減した改質層３１ｂを形成する。プラズマ処理条件としては、例えば、室温、Ｈｅガス流量を２００ｓｃｃｍ、圧力を０．１Ｔｏｒｒ、プラズマ生成用高周波（２ＭＨｚ）電源の電力を８００Ｗ、３０秒間という条件を用いる。ここで、ガスは、Ｈｅに限定されるものではなく、Ｎｅ、Ａｒ、Ｘｅ等の希ガスや、希ガスとＨを混合したガス、あるいはＮ２等の不活性ガスを用いてもよい。特に、プラズマ中にＯを含まないようにすることが重要である。プラズマ処理条件については、周波数２００ｋＨｚ〜１００ＭＨｚ、ガス流量１０〜１０００ｓｃｃｍ、圧力０．０１〜０．５Ｔｏｒｒ、プラズマ発生用高周波電源パワー１００〜２０００Ｗ、時間は５〜９０秒に設定すればよい。また、放電開始時に基板側に２００ｋＨｚ〜１００ＭＨｚの１００〜１０００Ｗのバイアスを印加することで放電開始を促進すると効果的である。
【００８２】
続いて、図１２（ａ）に示すように、配線溝１５および配線孔１６内に、バリア金属膜としてＴａＮとＴａの積層膜をＰＶＤ法により形成する。引き続き、配線溝や配線孔にＣｕ膜２２ｂを埋設する。次いで、Ｃｕ粒成長のための熱処理を施す。この熱処理の温度は、例えば２００〜４００℃、時間は３０秒〜１時間に設定する。
【００８３】
続いて、図１２（ｂ）に示すように、ＣＭＰ等の研磨技術を用い、凹部の外部に露出したＣｕ膜２２ｂ、バリア膜２１ｂ、およびハードマスクの１３ｂの一部を除去する。これにより、Ｃｕが露出していない領域ではハードマスク１３ｂが、多孔質ＳｉＯＣＨ膜１２ｂを被覆している。すなわち、多孔質ＳｉＯＣＨ膜１２ｂの上面は、Ｃｕ膜２２ｂまたはハードマスク膜１３ｂにより覆われている。ここで、ハードマスク膜１３ｂをＳｉＯ２とＳｉＯＣＨの二層構成とした場合には、表面側のＳｉＯ２のみを研磨し、ＳｉＯＣＨが露出した段階でＣＭＰを停止する等を行ってもよい。
【００８４】
続いて、図１２（ｃ）に示すように、露出しているハードマスク膜１３ｂ、およびＣｕ膜２２ｂの表面にキャップ絶縁膜１１ｂを成膜する。キャップ絶縁膜としては、プラズマＣＶＤ法によって成膜するＳｉＮ、ＳｉＣ、ＳｉＣＮ等を用いる。これらの膜の２種類以上を積層してもよい。
【００８５】
図１１（ｂ）〜図１２（ｃ）で示された工程を繰り返すことで、多層配線構造を形成することができる。また、本実施の形態では、配線溝と配線孔を同時に形成するデュアルダマシン法を用いて説明したが、シングルダマシン法を用いた配線形成であってもよい。
以上により、本実施の形態の半導体チップを得ることができる。
【００８６】
キャップ絶縁膜１１ｂと多孔質ＳｉＯＣＨ膜１２ｂ（多孔質環状シロキサン膜）との間に、多孔質環状シロキサン膜よりも炭素濃度が少なく、かつ空孔を含有しないハードマスク膜１３ｂが設けられている。ハードマスク膜１３ｂは、配線溝形成や、ＣＭＰにより配線材の研磨時等に、多孔質ＳｉＯＣＨ膜１２ｂの表面を保護する役割を担う。また、第３例においては、第１例と同様の効果が得られる。
【００８７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００８８】
１１ａ、１１ｂ キャップ絶縁膜
１２ａ、１２ｂ、１２ｃ 多孔質ＳｉＯＣＨ膜
１３ａ、１３ｂ ハードマスク膜
１５ 配線溝
１６ 配線孔
２１ａ、２１ｂ バリア金属膜
２２ａ、２２ｂ、２２ｃ Ｃｕ膜
３１ａ、３１ｂ 改質層
３２ａ、３２ｂ 改質層
４０ 異常なバンプ
５１ａ、５１ｂ 半導体チップ
５２ａ、５２ｂ パッケージ基板
５３ａ、５３ｂ 封入樹脂
５４ａ、５４ｂ 外部接続端子
５５ ボンディングワイヤ
５６ はんだバンプ
５７ はんだバンプ
【図１】
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【図３】
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【図４】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図２】
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【図５】
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【図６】
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