(57)【要約】【課題】従来の半導体集積回路は、回路規模が増大するという問題があった。【解決手段】本発明にかかる半導体集積回路は、メモリセル部２７と、制御部と、ワンショットパルス生成回路２５を含むパルス信号生成部３８と、を備える。ワンショットパルス生成回路２５は、トランジスタ６０１〜６０３とバスホルダー６２５とを有し、通常動作モード時、内部クロック３５に基づいてトランジスタ６０３のオンオフを制御し、外部クロック３１に基づいてトランジスタ６０１のオンオフを制御し、外部クロック３１に遅延を与えた信号に基づいてトランジスタ６０２のオンオフを制御することにより、内部クロック３５をパルス信号として生成する。また高速動作モード時、外部クロック３１に遅延を与えた信号に加え、さらに内部クロック３５に基づいてトランジスタ６０２のオンオフを制御することにより、連続した内部クロック３５をパルス信号として生成する。【選択図】図１
2011227977.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルによって構成されるメモリセル部と、
メモリセルへのデータの書き込み及び読み出しを制御する制御部と、
外部クロックに応じて前記制御部へ入力されるパルス信号を生成するパルス信号生成部と、を備え、
前記パルス信号生成部は、ワンショットパルス生成回路を有し、
当該ワンショットパルス生成回路は、
高電位側電源端子と低電位側電源端子との間に直列に接続された第１〜第３のトランジスタと、
前記第１及び前記第２のトランジスタ間のノード上に一端が接続されたバスホルダーと、を有し、
通常動作モード時には、前記第１及び前記第２のトランジスタ間のノードから出力された信号に基づいて前記第１のトランジスタのオンオフを制御し、前記外部クロックに基づいて前記第２のトランジスタのオンオフを制御し、前記外部クロックに遅延を与えた信号に基づいて前記第３のトランジスタのオンオフを制御することにより、ワンショットパルス信号を前記パルス信号として生成し、
高速動作モード時には、前記外部クロックに遅延を与えた信号に加え、さらに前記第１の及び前記第２のトランジスタ間のノードから出力された信号に基づいて前記第３のトランジスタのオンオフを制御することにより、連続したワンショットパルス信号を前記パルス信号として生成する半導体集積回路。
【請求項２】
前記パルス信号生成部は、
前記第１及び前記第２のトランジスタ間のノードから出力された信号である前記パルス信号に遅延を与えて、前記ワンショットパルス生成回路に対して出力するタイミング調整回路をさらに備えた請求項１に記載の半導体集積回路。
【請求項３】
前記タイミング調整回路は、
前記パルス信号に基づいて動作した前記制御部による前記メモリセルへのデータの書き込み及び読み出しのいずれかが完了したことを検出し、当該パルス信号に遅延を与えた信号として前記ワンショットパルス生成回路に対して出力することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
高速動作モード時に、選択された前記メモリセルから前記パルス信号に基づいて連続して読み出される複数のデータの読み出し結果と、期待値と、が一致するか否かを外部クロックに基づいて検出し、出力するラッチ回路をさらに備えた請求項１〜３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記ラッチ回路は、
通常動作モード時には、前記読み出し結果をそのまま出力することを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記ラッチ回路は、
複数の前記読み出し結果のうち少なくともいずれか１つの読み出し結果が前記期待値と異なる場合には、前記外部クロックに基づいて当該読み出し結果と前記期待値とが異なるとの検出結果を出力することを特徴とする請求項４又は５に記載の半導体集積回路。
【請求項７】
前記第１のトランジスタは、ＰチャネルＭＯＳトランジスタであって、
前記第２及び前記第３のトランジスタは、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１〜６のいずれか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に同一アドレスに対する連続アクセステストに関する。
【背景技術】
【０００２】
近年、メモリとＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ  ）とを同一基板上に備えるマイクロプロセッサ等のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）において、必要とされるメモリ容量が増加している。現状、メモリ領域は、１チップ内に占める割合が最も大きい。つまり、チップの故障のうちメモリ故障の割合が最も大きい。そのため、不良品の流出を防ぐためにはメモリテストを充実する必要がある。しかし、メモリテストに要する時間の増大はチップコストの増大を招いてしまう。今後さらに大規模化が進むと予想されるメモリにおいて、メモリテストに要する時間の短縮及びメモリテスト方法の簡略化が求められている。
【０００３】
ここで、メモリテストの一つとして、メモリの同一アドレスに複数回連続アクセスしてデータの読み出し確認を行うメモリテスト（以下、単に「連続アクセステスト」と称す）が知られている。この連続アクセステストでは、記憶領域（メモリセル）に格納されたデータの読み出し動作がデジット線の振幅不足等により不規則になる動作不良や、メモリセル上の劣化したノード電位の蓄積によって発生する動作不良等を検出することが可能である。
【０００４】
なお、これらの動作不良は、メモリの動作周波数が高いほど発生しやすくなる。つまり、高い動作周波数の連続アクセステストを実施したほうが、より高品質なメモリテストを実施することが可能である。近年では、このような高品質なメモリアクセステストを短期間で実施することが求められている。
【０００５】
このような要求に対する解決策として、高い動作周波数の連続アクセステストを実施することが可能な半導体装置（半導体集積回路）及びそのテスト方法が特許文献１に開示されている。従来技術の半導体集積回路は、ワード線を選択する行デコーダ及びビット線対を選択する列セレクタのうちいずれか一方を外部入力クロックよりも高速に動作させて、メモリセルを連続アクセスする。そして、この半導体集積回路は、当該連続アクセスによってメモリセルのデータ保持不良（動作不良）が発生していないかを、テストパターン数よりも少ない外部入力クロック信号のクロックサイクルに対応させたパターン数で判定することにより連続アクセステストを実施する。これにより従来技術の半導体集積回路は、１パターンで複数回メモリセルを連続アクセスするため、連続アクセス分のパターンを短縮させることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２２０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで従来技術の半導体集積回路は、列セレクタ及び行デコーダのうちいずれか一方に供給するための高速クロックを生成する逓倍回路を備える。そのため、従来技術の半導体集積回路では、回路規模が増大するという問題があった。また、１チップ上に複数のメモリが搭載されている場合、従来技術の半導体集積回路では、各メモリに対してそれぞれ逓倍回路の設定が必要となるため、メモリテストの複雑化に応じてテストコストが増加するという問題があった。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体集積回路は、複数のメモリセルによって構成されるメモリセル部と、メモリセルへのデータの書き込み及び読み出しを制御する制御部と、外部クロックに応じて前記制御部へ入力されるパルス信号を生成するパルス信号生成部と、を備え、前記パルス信号生成部は、ワンショットパルス生成回路を有し、当該ワンショットパルス生成回路は、高電位側電源端子と低電位側電源端子との間に直列に接続された第１〜第３のトランジスタと、前記第１及び前記第２のトランジスタ間のノード上に一端が接続されたバスホルダーと、を有し、通常動作モード時には、前記第１及び前記第２のトランジスタ間のノードから出力された信号に基づいて前記第１のトランジスタのオンオフを制御し、前記外部クロックに基づいて前記第２のトランジスタのオンオフを制御し、前記外部クロックに遅延を与えた信号に基づいて前記第３のトランジスタのオンオフを制御することにより、ワンショットパルス信号を前記パルス信号として生成し、高速動作モード時には、前記外部クロックに遅延を与えた信号に加え、さらに前記第１の及び前記第２のトランジスタ間のノードから出力された信号に基づいて前記第３のトランジスタのオンオフを制御することにより、連続したワンショットパルス信号を前記パルス信号として生成する。
【０００９】
上述のような回路構成により、回路規模を増大させることなく連続アクセステストを実施することが可能である。
【発明の効果】
【００１０】
本発明により、回路規模を増大させることなく連続アクセステストを実施することが可能な半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１にかかる半導体集積回路のブロック図である。
【図２】本発明の実施の形態１にかかる半導体集積回路の通常動作モード時におけるタイミングチャートである。
【図３】本発明の実施の形態１にかかる半導体集積回路のテストモード時におけるタイミングチャートである。
【図４】本発明の実施の形態１にかかる半導体集積回路の真理値表である。
【図５】本発明の実施の形態１にかかるワンショットパルス生成回路の回路図である。
【図６】本発明の実施の形態１にかかるワンショットパルス生成回路の通常動作モード時におけるタイミングチャートである。
【図７】本発明の実施の形態１にかかるワンショットパルス生成回路のテストモード時におけるタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００１３】
実施の形態１
図１に本発明の実施の形態１にかかる半導体集積回路２１を示す。図１に示す半導体集積回路２１は、メモリセル部２７と、行デコーダ２２と、列セレクタ２３と、パルス信号生成部３８と、ラッチ回路２８と、を備える。また、パルス信号生成部３８は、ワンショットパルス生成回路２５と、タイミング調整回路２６と、を有する。なお、行デコーダ２２と、列セレクタ２３と、によりメモリセルへのデータの書き込み及び読み出しを制御する制御部を構成する。また、制御部とメモリセル部２７とにより内部回路を構成する。
【００１４】
まず、図１に示す回路の回路構成について説明する。ワンショットパルス生成回路２５には、外部からのクロック信号（以下、単に外部クロックと称す）３１、モード選択信号３２及びＲｅａｄ／Ｗｒｉｔｅ制御信号３４が入力されるとともに、タイミング調整回路２６からのフィードバック信号（動作完了信号；内部クロック３５に遅延を与えた信号）３６が入力される。そして、ワンショットパルス生成回路２５は、内部クロック（パルス信号）３５を生成してタイミング調整回路２６に対して出力する。
【００１５】
タイミング調整回路２６には、内部クロック３５に加え、さらにＲｅａｄ／Ｗｒｉｔｅ制御信号３４が入力される。そして、タイミング調整回路２６は、フィードバック信号３６に加え、さらにセルアクセス信号３７を生成し、行デコーダ２２及び列セレクタ２３に対して出力する。行デコーダ２２及び列セレクタ２３は、セルアクセス信号３７に加え、さらにアドレス制御信号３３が入力される。
【００１６】
メモリセル部２７は、記憶素子であるメモリセルが行列状に複数配置して構成される。メモリセル部２７と行デコーダ２２との間には、行方向（図１の紙面の横方向）に並列に複数のワード線が配線される。メモリセル部２７と列セレクタ２３との間には、列方向（図１の紙面の縦方向）に並列に複数のビット線対が配線される。メモリセル部２７は、選択されたメモリセルから読み出されたデータ（以下、単にセルデータと称す）４０を、列セレクタ２３を介して、ラッチ回路２８に対して出力する。
【００１７】
ラッチ回路２８は、セルデータ４０に加え、さらにモード選択信号３２と外部からの期待値データ４１と外部クロック３１と、が入力される。またラッチ回路２８は、出力結果（以下、単に外部データと称す）４２を外部に向けて出力する。
【００１８】
次に、図１に示す回路の動作について説明する。半導体集積回路２１は、モード選択信号３２によってテストモード（高速動作モード）及び通常動作モードのうちいずれかのモードに切り替わる。つまり、テストモードでは、メモリセル部２７の同一アドレスに複数回連続アクセスしてデータの読み出し確認を行うメモリテスト（連続アクセステスト）が、高い動作周波数の内部クロック３５に基づいて実施される。一方、通常動作モードでは、メモリセル部２７に対するデータの読み出し／書き込み動作が外部クロック３１に基づいて実施される。また、半導体集積回路２１は、Ｒｅａｄ／Ｗｒｉｔｅ制御信号３４によってメモリセルに対するデータの読み出し／書き込みを制御する。
【００１９】
ワンショットパルス生成回路２５は、外部クロック３１、モード選択信号３２、Ｒｅａｄ／Ｗｒｉｔｅ制御信号３４及びフィードバック信号３６に基づいて半導体集積回路２１の内部回路（行デコーダ２２、列セレクタ２３及びメモリセル部２７）を動作するための内部クロック３５を生成する。ここで通常動作モードの場合、ワンショットパルス生成回路２５は、外部クロック３１に対応する周波数のパルス信号からなる内部クロック３５を生成する。一方、テストモードの場合、ワンショットパルス生成回路２５は、外部クロック３１よりも高い周波数のパルス信号からなる内部クロック３５を生成する。なおワンショットパルス生成回路２５の詳細については後述する。
【００２０】
タイミング調整回路２６は、Ｒｅａｄ／Ｗｒｉｔｅ制御信号３４と、内部クロック３５と、に基づいてフィードバック信号３６及びセルアクセス信号３７を生成する。なお、セルアクセス信号３７の周波数は、内部クロック３５と実質的に同一の周波数である。したがって、タイミング調整回路２６がセルアクセス信号３７を行デコーダ２２及び列セレクタ２３に対して出力する代わりに、ワンショットパルス生成回路２５が直接内部クロック３５を行デコーダ２２及び列セレクタ２３に対して出力する回路構成としても良い。
【００２１】
また、内部クロック３５の検出エッジ（例えば、立ち上がりエッジ）とそれに対応するフィードバック信号３６の検出エッジ（例えば、立ち下がりエッジ）と間の時間は、セルアクセス信号３７が内部回路にアクセスするために必要な時間（アクセス時間）に対応する。したがってタイミング調整回路２６は、例えば、内部回路のレプリカを備えることによりアクセス時間を検出し、フィードバック信号３６を生成する。あるいはタイミング調整回路２６は、内部回路から検出されるアクセス時間を受けてフィードバック信号３６を生成する。あるいはタイミング調整回路２６は、予め設定された所定のアクセス時間経過後、フィードバック信号３６を生成する。
【００２２】
行デコーダ２２は、アドレス制御信号３３に基づいて複数のワード線のうちいずれかのワード線を選択する。列セレクタ２３は、アドレス制御信号３３に基づいて複数のビット線対のうちいずれかのビット線対を選択する。それにより、メモリセル部２７に配置された複数のメモリセルのうち、データの読み出し又は書き込み対象となるメモリセルが選択される。それにより、書き込み動作では、選択されたメモリセルに対して外部からのデータが書き込まれる。一方、読み出し動作では、選択されたメモリセルに記憶されているデータが読み出される。なお、行デコーダ２２及び列セレクタ２３は、セルアクセス信号３７に同期して動作する。
【００２３】
ラッチ回路２８は、メモリセル部２７から読み出されたセルデータ４０と、外部からの期待値データ４１と、外部クロック３１と、モード選択信号３２と、に基づいて外部データ４２を出力する。
【００２４】
通常動作モードの場合、ラッチ回路２８は、セルデータ４０をそのまま外部データ４２として出力する。一方、テストモードの場合、ラッチ回路２８は、セルアクセス信号３７に基づいて読み出される複数の読み出し結果を含むセルデータ４０と、期待値データ４１と、が一致するか否かを外部クロック３１に基づいて検出し、外部データ４２として出力する。このときラッチ回路２８は、前記セルデータ４０に含まれる複数の読み出し結果のうちいずれか一つでも期待値データ４１と異なる場合、それ以降、次の外部クロック３１の検出エッジ（例えば、立ち上がりエッジ）まで検出結果が不一致であるとの外部データ４２を出力し続ける。半導体集積回路２１の外部に設けられたテスター装置（不図示）は、外部データ４２により、外部クロック３１の１周期毎に実施される連続アクセステストの結果を確認する。
【００２５】
次に、図１に示す回路の動作について図２〜図４を用いてさらに詳細に説明する。図２は、本発明の実施の形態１にかかる半導体集積回路２１の通常動作モード時におけるタイミングチャートである。図３は、本発明の実施の形態１にかかる半導体集積回路２１のテストモード時におけるタイミングチャートである。図４は、本発明の実施の形態１にかかる半導体集積回路２１の真理値表である。
【００２６】
まず、図１に示す回路の通常動作モード時における動作について図２を用いて説明する。なお、図１に示す回路は、モード選択信号３２がＬレベルの場合に通常動作モードを示し、モード選択信号３２がＨレベルの場合にテストモードを示す。また特に断りがない限り、各信号の検出エッジは立ち上がりエッジである場合を例に説明する。
【００２７】
タイミング調整回路２６は、外部クロック３１の立ち上がり（時刻Ｔ５１１、Ｔ５２１に同期してパルス信号を生成し、セルアクセス信号３７として出力する。つまり、タイミング調整回路２６は、外部クロック３１の１周期毎（期間Ｔ５１、Ｔ５２）に１つのパルス信号を生成し、セルアクセス信号３７として出力する。
【００２８】
メモリセル部２７は、セルアクセス信号３７の立ち上がりエッジ（時刻Ｔ５１１、Ｔ５２１）毎に読み出されたセルデータ４０を、列セレクタ２３を介して、ラッチ回路２８に対して出力する。ラッチ回路２８は、セルデータ４０をそのまま外部データ４２として出力する。そして、半導体集積回路２１の後段に設けられた周辺回路（不図示）は、半導体集積回路２１からの読み出しデータとして、例えば、時刻Ｓ２１、Ｓ２２の外部データ４２を受け取る。図２に示す例の場合、外部データ４２は、時刻Ｓ２１ではＬレベルを示し、時刻Ｓ２２ではＨレベルを示している。
【００２９】
次に、図１に示す回路のテストモード時における動作について図３を用いて説明する。時刻Ｔ４１１にて外部クロック３１が立ち上がると、図１に示すラッチ回路２８は、期待値データ４１と同じデータを外部データ４２として出力する。つまり、ラッチ回路２８は、外部クロック３１に同期して外部データ４２を期待値データ４１に初期化する。
【００３０】
外部クロック３１がＨレベルの間、タイミング調整回路２６は、複数のパルス信号からなるセルアクセス信号３７を行デコーダ２２及び列セレクタ２３に対して出力する。メモリセル部２７は、セルアクセス信号３７の立ち上がりエッジ毎に読み出されたセルデータ４０を、列セレクタ２３を介して、ラッチ回路２８に対して出力する。
【００３１】
ラッチ回路２８は、期待値データ４１とセルデータ４０とが一致している場合、期待値データ４１と同じデータを外部データ４２として出力する。一方、期待値データ４１とセルデータ４０とが不一致である場合、ラッチ回路２８は、期待値データ４１と論理値が異なるデータを外部データ４２として出力し、ラッチ状態に移行する。つまり、ラッチ回路２８は、前記セルデータ４０に含まれる複数の読み出し結果のうちいずれか一つでも期待値データ４１と異なる場合、それ以降、次の外部クロック３１（時刻Ｔ４２１）の立ち上がりエッジまで、検出結果が不一致であるとの外部データ４２を出力し続ける。
【００３２】
外部クロック３１が立ち下がると、その後、外部クロック３１が立ち上がるまで、タイミング調整回路２６は、Ｌレベルのセルアクセス信号３７を出力し続ける。この期間中にアドレス制御信号３３が切り替わり、連続アクセステストの対象となる新たなメモリセルが選択される。また、外部に設けられたテスター装置（不図示）は、期間Ｔ４１に実施される連続アクセステストの結果として、時刻Ｓ１の外部データ４２の値を検出し、確認する。このようにテスター装置は、連続アクセステストの結果を、低速の外部クロック３１に基づいて検出し、確認することができる。
【００３３】
時刻Ｔ４２１にて次のサイクルの外部クロック３１が立ち上がると、ラッチ回路２８は、外部データ４２を次のサイクルの期待値データ４１に初期化して出力する。それ以降、期間Ｔ４１の場合と同様の手順で連続アクセステストが実施される。そして、外部に設けられたテスター装置は、期間Ｔ４２に実施される連続アクセステストの結果として、時刻Ｓ２の外部データ４２の値を検出し、確認する。
【００３４】
なお期間Ｔ４１では、テスト対象のメモリセルに記憶されたデータが破壊され、それ以降、期待値データ４１と異なる論理値のセルデータ４０が出力された場合の例を示している。一方、期間Ｔ４２では、テスト対象のメモリセルに記憶されたデータの読み出しに一度のみ失敗し、それ以降は、期待値データ４１と同じ値のセルデータ４０が出力された場合の例を示している。しかし、いずれの場合においても、時刻Ｓ１、Ｓ２において連続アクセステストの結果は不一致と判定される。
【００３５】
次に、ワンショットパルス生成回路２５の回路構成及び動作について、図５〜図７を用いてさらに詳細に説明する。図５は、本発明の実施の形態１にかかるワンショットパルス生成回路２５である。図６は、本発明の実施の形態１にかかるワンショットパルス生成回路２５の通常動作モード時におけるタイミングチャートである。図７は、本発明の実施の形態１にかかるワンショットパルス生成回路２５のテストモード時におけるタイミングチャートである。
【００３６】
まず、ワンショットパルス生成回路２５の回路構成について、図５を用いて説明する。ワンショットパルス生成回路２５は、トランジスタ６０１、６０２、６０３と、ＮＡＮＤゲート（以下、単にＮＡＮＤと称す）６１１、６１２と、ＩＮＶゲート（以下、単にＩＮＶと称す）６２１、６２２と、ＡＮＤゲート（以下、単にＡＮＤと称す）６２３と、ゲート遅延素子６２４と、バスホルダー６２５と、を有する。ゲート遅延素子６２４は、例えば、直列に接続された遅延素子により構成される。バスホルダー６２５は、例えば、ループ状に接続された２つのＩＮＶゲートにより構成される。なお、トランジスタ６０１、６０２はＮチャネル型ＭＯＳトランジスタであって、トランジスタ６０３は、Ｐチャネル型ＭＯＳトランジスタである。
【００３７】
ＡＮＤ６２３は、モード選択信号３２及びＲｅａｄ／Ｗｒｉｔｅ制御信号３４を入力とし、出力端子がＮＡＮＤ６１１の一方の入力端子に接続される。ＩＮＶ６２２は、フィードバック信号３６を入力とし、出力端子がＮＡＮＤ６１１の他方の入力端子に接続される。ＮＡＮＤ６１１は、出力端子がＮＡＮＤ６１２の一方の入力端子に接続される。ゲート遅延素子６２４は、外部クロック３１を入力とし、出力端子がＮＡＮＤ６１２の他方の入力端子に接続される。ＮＡＮＤ６１２は、出力端子がトランジスタ６０２のゲートに接続される。ＩＮＶ６２１は、フィードバック信号３６を入力とし、出力端子がトランジスタ６０３のゲートに接続される。
【００３８】
高電位側電源端子ＶＤＤと低電位側電源端子ＧＮＤとの間に、トランジスタ６０１〜６０３が直列に接続される。具体的には、トランジスタ６０３は、ソースが高電位側電源端子ＶＤＤに接続され、ドレインがトランジスタ６０１のドレインに接続される。トランジスタ６０２は、ソースが低電位側電源端子ＧＮＤに接続され、ドレインがトランジスタ６０１のソースに接続される。トランジスタ６０１は、ゲートに外部クロック３１が供給される。トランジスタ６０３のドレインとトランジスタ６０１のドレインとの間のノード５０は、バスホルダー６２５と、タイミング調整回路２６と、に接続される。なおノード５０の電位は、内部クロック３５として用いられる。
【００３９】
次に、ワンショットパルス生成回路２５の通常動作モード時における動作について図５及び図６を用いて説明する。なお、通常動作モードの場合、モード選択信号３２がＬレベルを示すため、ＮＡＮＤ６１２は一方の入力端子がＨレベルに固定される。つまりＮＡＮＤ６１２は、ゲート遅延素子６２４を介して、外部クロック３１の反転信号を出力する。これは、データの読み出し及び書き込みのいずれの場合においても同様である。ここでは、通常動作モード時におけるデータの読み出し動作（例えば、Ｒｅａｄ／Ｗｒｉｔｅ制御信号３４がＨレベル）の例を示す。
【００４０】
初期状態（Ｔ２１以前）では、内部クロック３５が初期状態（Ｈレベル）に保持されるとともに、フィードバック信号３６も初期状態（Ｌレベル）に保持される。そのため、トランジスタ６０２はオンするがトランジスタ６０３はオフする。また、外部クロック３１がＬレベルであるため、トランジスタ６０１はオフする。したがって、ノード５０は、高電位側電源端子ＶＤＤ及び低電位側電源端子ＧＮＤのいずれとも切り離された状態となるが、バスホルダー６２５に保持されたＨレベルの電位を示す。つまり、内部クロック３５はＨレベルを示す。
【００４１】
時刻Ｔ２１にて外部クロック３１が立ち上がると、トランジスタ６０１がオンする。それにより、内部クロック３５はＨレベルからＬレベルに遷移する。そして、ゲート遅延素子６２４による所定の期間経過後、トランジスタ６０２がオフする。それにより、ノード５０は、再び高電位側電源端子ＶＤＤ及び低電位側電源端子ＧＮＤのいずれとも切り離された状態となるが、バスホルダー６２５に保持されたＬレベルの電位を示す。つまり、内部クロック３５はＬレベルの状態を維持する。
【００４２】
ここで、タイミング調整回路２６は、内部クロック３５の立ち下がりに応じて、例えば内部回路（メモリセル部２７等）へのアクセス時間に対応する時間の経過後、フィードバック信号３６を立ち上げる（時刻Ｔ２２）。それによりトランジスタ６０３がオンするため、ノード５０の電位がＨレベルとなる。つまり、内部クロック３５はＬレベルからＨレベルに遷移する。
【００４３】
タイミング調整回路２６は、内部クロック３５の立ち上がりに応じて、所定の時間経過後、フィードバック信号３６を立ち下げる（時刻Ｔ２３）。それによりトランジスタ６０３がオフするため、ノード５０はバスホルダー６２５に保持されたＨレベルの電位を示す。つまり、内部クロック３５はＨレベルの状態を維持する。
【００４４】
時刻Ｔ２４にて外部クロック３１が立ち下がると、トランジスタ６０１がオフするとともに、ゲート遅延素子６２４による所定の期間経過後、トランジスタ６０２がオンする。つまり、ワンショットパルス生成回路２５は初期状態に戻る。
【００４５】
次に、ワンショットパルス生成回路２５のテストモード時における動作について図５及び図７を用いて説明する。初期状態（Ｔ３１以前）は通常動作モード時と同様であるため、説明を省略する。また、データの書き込み動作（例えば、Ｒｅａｄ／Ｗｒｉｔｅ制御信号３４がＬレベル）も通常動作モード時と同様であるため、説明を省略する。ここでは、テストモード時におけるデータの読み出し動作（例えば、Ｒｅａｄ／Ｗｒｉｔｅ制御信号３４がＨレベル）の例を示す。この場合、ＮＡＮＤ６１１は一方の入力端子がＨレベルに固定される。つまりＮＡＮＤ６１１は、フィードバック信号３６の電位をそのままＮＡＮＤ６１２に対して出力する。
【００４６】
時刻Ｔ３１にて外部クロック３１が立ち上がると、トランジスタ６０１がオンする。それにより、内部クロック３５はＨレベルからＬレベルに遷移する（時刻Ｔ３１Ｂ）。このときＮＡＮＤ６１２は、一方の入力端子に内部クロックの反転信号であるＬレベルのフィードバック信号３６が入力されるため、外部クロック３１に関わらずＨレベルの信号を出力する。つまり、トランジスタ６０２はオン状態を維持する。それにより、内部クロック３５はＬレベルの状態を維持する。
【００４７】
その後、通常動作モードの場合と同様に、フィードバック信号３６に応じてトランジスタ６０３のオンオフが切り替わることにより（時刻Ｔ３２、Ｔ３３）、内部クロック３５が制御される。
【００４８】
時刻Ｔ３３にてフィードバック信号３６が立ち下がると、トランジスタ６０２，６０３のゲートにはＨレベルの電位が印加される。このとき、トランジスタ６０３がオフしてトランジスタ６０２がオンするため、内部クロック３５はＨレベルからＬレベルに遷移する。ここで、外部クロック３１がＨレベルの間、トランジスタ６０１は常にオンしているため、トランジスタ６０２とトランジスタ６０３とによりＣＭＯＳインバータを構成する。それにより、内部クロック３５の反転信号（フィードバック信号３６）を出力するタイミング調整回路２６と、ＩＮＶ６２１，６２２と、トランジスタ６０２とトランジスタ６０３とからなるＣＭＯＳインバータと、がループ上に設けられた状態となる。つまり、奇数段のＣＭＯＳインバータがループ上に設けられた状態となる。したがって、内部クロック３５は発振する。なお、フィードバック信号３６がトランジスタ６０２のゲートに入力されるまでのパスと、フィードバック信号３６がトランジスタ６０３のゲートに入力されるまでのパスとは、ゲート段数を合わせるなど、スキューを小さく調整しておく必要がある。
【００４９】
このようにして、ワンショットパルス生成回路２５は、外部クロック３１がＨレベルの間、複数のパルス信号からなる内部クロック３５を生成する。より具体的には、ワンショットパルス生成回路２５は、外部クロック３１の立ち上がりエッジに加え、フィードバック信号３６の立ち下がりエッジに同期して、複数のパルス信号からなる内部クロック３５を生成する。ここで、タイミング調整回路２６は、内部クロック３５の立ち下がりから次のサイクルの立ち下がりまでの間の時間が、内部回路の動作開始から動作完了までの時間に相当する時間となるように、フィードバック信号３６を制御する。なお、内部回路の動作開始とは、例えば、セルアクセス信号３７が立ち上がった時刻をいう。また、内部回路の動作完了とは、例えば、選択されたメモリセルから読み出されたセルデータ４０がラッチ回路２８に供給された時刻をいう。換言すると、当該セルアクセス信号３７に基づいて動作した制御部によるメモリセルへのデータの読み出しが完了した時刻をいう。
【００５０】
したがってタイミング調整回路２６は、例えば、内部回路のレプリカを備えることにより内部回路の動作完了時刻を検出し、フィードバック信号３６を生成する。あるいはタイミング調整回路２６は、内部回路から検出される動作完了時刻を受けてフィードバック信号を生成する。このように、内部クロック３５の周波数は、内部回路の動作完了時刻を受けて生成されたフィードバック信号に基づいて決定される。そのため、ワンショットパルス生成回路２５は、内部クロック３５を内部回路の最高動作周波数に自動的に調整し、出力することが可能である。
【００５１】
時刻Ｔ３４にて外部クロック３１が立ち下がると、トランジスタ６０１がオフするとともに、ゲート遅延素子６２４による所定の期間経過後、フィードバック信号３６の状態に関わらずトランジスタ６０２がオンする。つまり、ワンショットパルス生成回路２５は、連続クロックの発生が止まり初期状態に戻る。このとき、内部クロック３５がＬレベルの場合には、強制的にリセットされることはなく、設定された周期を保ちながら初期状態（Ｈレベル）に戻る。
【００５２】
時刻Ｔ３４以降、外部クロック３１がＬレベルの間、アドレス制御信号３３、Ｒｅａｄ／Ｗｒｉｔｅ制御信号３４及びテストデータ等の設定が切り替わる。つまり、この期間中に、次のサイクルで実施される連続アクセステストの設定が行われる。
【００５３】
以上のように上記実施の形態にかかる半導体集積回路は、ＰＬＬのような逓倍回路を用いることなく、半導体集積回路にもともと備わっている回路（パルス信号生成部３８）を用いて高速な内部クロックを生成することができる。そのため、上記実施の形態にかかる半導体集積回路は、回路規模を増大させることなく高速動作周波数で連続アクセステストを実施することが可能である。さらに、上記実施の形態にかかる半導体集積回路は、内部回路の動作周波数に基づいて内部クロックの周波数を制御するため、当該内部クロックを内部回路の最高動作周波数に自動的に調整することが可能である。
【００５４】
これにより、上記実施の形態にかかる半導体集積回路は、低速の外部クロックを用いて高品質の連続アクセステストを実施することが可能となる。つまり、高品質の連続アクセステスト用に高速テスター装置や高速インターフェースを準備する必要がないため、コストを削減することができる。
【００５５】
さらに、高速でテストを実施することにより連続アクセステストに要する時間を大幅に短縮することができる。また、数個の論理ゲートを追加するのみで上記実施の形態の適用が可能であることから設計コストが低減される。さらにテスト時の逓倍回路の設定等の複雑さもないことからテストコストの低減にも効果が得られる。
【００５６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、パルス信号生成部３８が行デコーダ２２及び列セレクタ２３に対してセルアクセス信号３７を出力する場合を例に説明したが、これに限られない。パルス信号生成部３８が行デコーダ２２及び列セレクタ２３に対して内部クロック３５を出力する回路構成にも適宜変更可能である。
【符号の説明】
【００５７】
２１  半導体集積回路
２２  行デコーダ
２３  列セレクタ
２５  ワンショットパルス生成回路
２６  タイミング調整回路
２７  メモリセル部
２８  ラッチ回路
３１  外部クロック
３２  モード選択信号
３３  アドレス制御信号
３４  Ｒｅａｄ／Ｗｒｉｔｅ制御信号
３５  内部クロック
３６  フィードバック信号
３７  セルアクセス信号
３８  パルス信号生成部
４０  セルデータ
４１  期待値データ
４２  外部データ
５０  ノード
６０１  トランジスタ
６０２  トランジスタ
６０３  トランジスタ
６１１  ＮＡＮＤ
６１２  ＮＡＮＤ
６２１  ＩＮＶ
６２２  ＩＮＶ
６２３  ＡＮＤ
６２４  ゲート遅延素子
６２５  バスホルダー
ＧＮＤ  低電位側電源端子
ＶＤＤ  高電位側電源端子
【図１】
2011227977.tif 000003
【図２】
2011227977.tif 000004
【図３】
2011227977.tif 000005
【図４】
2011227977.tif 000006
【図５】
2011227977.tif 000007
【図６】
2011227977.tif 000008
【図７】
2011227977.tif 000009