(57)【要約】【課題】半導体試験の全体の試験時間を短縮する。【解決手段】半導体試験装置１０は、複数の半導体記憶装置のアドレスが所定の順番に配列された第１試験用アドレスを受け付ける受付部と、各半導体記憶装置について第１試験用アドレスに基づく第１試験の試験時間を監視する監視部１０３ａと、監視部１０３ａによって監視された試験時間に基づいて、各半導体記憶装置のアドレスを並び替えることによって、受付部によって受け付けられた第１試験用アドレスを第２試験用アドレスに変換する変換部１０３ｂと、変換部１０３ｂによって変換された第２試験用アドレスを記憶する記憶部１０３ｃと、記憶部１０３ｃに記憶された第２試験用アドレスに基づいて、各半導体記憶装置について第２試験を行う試験部１０２を備える。【選択図】図３
2011054244.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体記憶装置のアドレスが所定の順番に配列された第１試験用アドレスを受け付け、
各半導体記憶装置について前記第１試験用アドレスに基づく第１試験の試験時間を監視し、
前記試験時間に基づいて、各半導体記憶装置のアドレスを並び替えることによって、前記第１試験用アドレスを第２試験用アドレスに変換し、
各半導体記憶装置について前記第２試験用アドレスに基づく第２試験を行う
ことを特徴とする半導体試験方法。
【請求項２】
前記第１試験用アドレスを前記第２試験用アドレスに変換する際に、全ての半導体記憶装置について前記第１試験が行われた場合よりも全体の試験時間が短くなるように、前記第１試験用アドレスを前記第２試験用アドレスに変換する請求項１に記載の半導体試験方法。
【請求項３】
前記第１試験用アドレスを前記第２試験用アドレスに変換する際に、各半導体記憶装置のアドレスが前記試験時間について昇順又は降順になるように、前記第１試験用アドレスを前記第２試験用アドレスに変換する請求項２に記載の半導体試験方法。
【請求項４】
前記半導体記憶装置の試験を行う際に、前記第１試験用アドレスが前記第２試験用アドレスに変換される前には、前記第１試験を行い、前記第１試験用アドレスが前記第２試験用アドレスに変換された後には、前記第２試験を行う請求項２又は３に記載の半導体試験方法。
【請求項５】
複数の半導体記憶装置のアドレスが所定の順番に配列された第１試験用アドレスを受け付ける受付部と、
各半導体記憶装置について前記第１試験用アドレスに基づく第１試験の試験時間を監視する監視部と、
前記監視部によって監視された試験時間に基づいて、各半導体記憶装置のアドレスを並び替えることによって、前記受付部によって受け付けられた前記第１試験用アドレスを第２試験用アドレスに変換する変換部と、
前記変換部によって変換された前記第２試験用アドレスを記憶する記憶部と、
前記記憶部に記憶された前記第２試験用アドレスに基づいて、各半導体記憶装置について第２試験を行う試験部を備える
ことを特徴とする半導体試験装置。
【請求項６】
前記変換部は、全ての半導体記憶装置について前記第１試験が行われた場合よりも全体の試験時間が短縮されるように、前記第１試験用アドレスを前記第２試験用アドレスに変換する請求項５に記載の半導体試験装置。
【請求項７】
前記変換部は、各半導体記憶装置のアドレスが前記試験時間について昇順又は降順になるように、前記第１試験用アドレスを前記第２試験用アドレスに変換する請求項６に記載の半導体試験装置。
【請求項８】
前記試験部は、前記第１試験用アドレスが前記第２試験用アドレスに変換される前には、前記第１試験を行い、前記第１試験用アドレスが前記第２試験用アドレスに変換された後には、前記第２試験を行う請求項６又は７に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験方法及び半導体試験装置に関し、より詳しくは、フラッシュメモリ等の半導体記憶装置の試験に用いられる半導体試験方法及び半導体試験装置に関する。
【背景技術】
【０００２】
従来、フラッシュメモリ等の半導体記憶装置の試験に用いられる半導体試験装置として、特許文献１に開示されたＩＣ試験装置が知られている。従来の半導体試験装置は、複数の半導体記憶装置の試験を同時に行う。例えば、１つの試験（例えば、フラッシュメモリのブロック消去試験）において、特性の良い（消去時間が短い）フラッシュメモリの試験と特性の悪い（消去時間が長い）フラッシュメモリの試験とが同時に行われる。一般的には、特性の良いフラッシュメモリの試験は、特性の悪いフラッシュメモリの試験より先に終了する。
【０００３】
しかしながら、従来の半導体試験装置では、最も特性の悪い半導体記憶装置の試験が終了するまで、次の試験に移行することはできない。例えば、消去時間が最長のフラッシュメモリのブロック消去試験が終了するまで、ブロック消去試験が終了した他のフラッシュメモリについても、次の試験に移行することができない。
【０００４】
従って、最も特性の悪い半導体記憶装置の試験時間がボトルネックとなり、半導体試験全体の試験時間が長くなる。このことは、シェアードテスタやパーサイトテスタ等の一般的な半導体試験装置に共通する問題である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−４４７３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、半導体試験の全体の試験時間を短縮することである。
【課題を解決するための手段】
【０００７】
本発明の第１態様によれば、
複数の半導体記憶装置のアドレスが所定の順番に配列された第１試験用アドレスを受け付け、
各半導体記憶装置について前記第１試験用アドレスに基づく第１試験の試験時間を監視し、
前記試験時間に基づいて、各半導体記憶装置のアドレスを並び替えることによって、前記第１試験用アドレスを第２試験用アドレスに変換し、
各半導体記憶装置について前記第２試験用アドレスに基づく第２試験を行う
ことを特徴とする半導体試験方法が提供される。
【０００８】
本発明の第２態様によれば、
複数の半導体記憶装置のアドレスが所定の順番に配列された第１試験用アドレスを受け付ける受付部と、
各半導体記憶装置について前記第１試験用アドレスに基づく第１試験の試験時間を監視する監視部と、
前記監視部によって監視された試験時間に基づいて、各半導体記憶装置のアドレスを並び替えることによって、前記受付部によって受け付けられた前記第１試験用アドレスを第２試験用アドレスに変換する変換部と、
前記変換部によって変換された前記第２試験用アドレスを記憶する記憶部と、
前記記憶部に記憶された前記第２試験用アドレスに基づいて、各半導体記憶装置について第２試験を行う試験部を備える
ことを特徴とする半導体試験装置が提供される。
【発明の効果】
【０００９】
本発明によれば、半導体試験の全体の試験時間を短縮することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体試験装置１０の構成を示すブロック図である。
【図２】図１の試験部１０２の構成を示すブロック図である。
【図３】図１のスクランブラ１０３の構成を示すブロック図である。
【図４】各ＤＵＴ３０について第１試験が行われた場合の試験時間を示す概略図である。
【図５】図３の変換部１０３ｂの構成を示すブロック図である。
【図６】図５のバッファ１０３ｂ−１及び記憶部１０３ｃに記憶されるデータの構造を示す概略図である。
【図７】各ＤＵＴ３０について第２試験が行われた場合の試験時間を示す概略図である。
【図８】本発明の実施形態に係る半導体試験の処理手順を示すフローチャートである。
【図９】図８の監視（Ｓ８０３）の処理手順を示すフローチャートである。
【図１０】図８の変換（Ｓ８０４）の処理手順を示すフローチャートである。
【図１１】本発明の実施形態と従来技術との比較例を示す概略図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１２】
本発明の実施形態に係る半導体試験装置の構成について説明する。図１は、本発明の実施形態に係る半導体試験装置１０の構成を示すブロック図である。図２は、図１の試験部１０２の構成を示すブロック図である。図３は、図１のスクランブラ１０３の構成を示すブロック図である。図４は、各ＤＵＴ３０について第１試験が行われた場合の試験時間を示す概略図である。図５は、図３の変換部１０３ｂの構成を示すブロック図である。図６は、図５のバッファ１０３ｂ−１及び記憶部１０３ｃに記憶されるデータの構造を示す概略図である。図７は、各ＤＵＴ３０について第２試験が行われた場合の試験時間を示す概略図である。
【００１３】
図１に示すように、本発明の実施形態に係る半導体試験装置１０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１０１と、試験部１０２と、スクランブラ１０３を備える。ＣＰＵ１０１は、試験部１０２と、スクランブラ１０３と、通信回線２０と、入力装置４０と、出力装置５０に接続される。試験部１０２は、ＣＰＵ１０１と、スクランブラ１０３と、複数の被試験デバイス（以下、「ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）」という）３０に接続される。スクランブラ１０３は、ＣＰＵ１０１及び試験部１０２に接続される。例えば、各ＤＵＴ３０は、フラッシュメモリ等の半導体記憶装置であり、通信回線２０は、ＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）であり、入力装置４０は、キーボードであり、出力装置５０は、ディスプレイである。
【００１４】
図１に示すように、ＣＰＵ１０１は、ユーザが入力装置４０を使用して入力したパラメータを受け付ける受付部としての機能と、各ＤＵＴ３０の試験を行うように試験部１０２及びスクランブラ１０３を制御する制御部としての機能と、各ＤＵＴ３０の試験結果を出力装置５０に出力する出力部としての機能と、通信回線２０を介して外部装置（図示せず）との間で様々なデータを送受信する通信部としての機能を実現する。
【００１５】
ユーザは、入力装置４０を使用して、各ＤＵＴ３０の試験用のパラメータを半導体試験装置１０に入力する。パラメータは、各ＤＵＴ３０のアドレスが任意の順番に配列された試験用アドレス（以下、「第１試験用アドレス」という）と、各ＤＵＴ３０の出力信号（以下、「出力パターンデータ」という）の良否判定を行うための期待値パターンデータと、各ＤＵＴ３０の動作のピンの設定と、各ＤＵＴ３０に対するコマンドと、各ＤＵＴ３０のアドレスを含む。半導体試験装置１０は、ユーザによって入力されたパラメータに基づいて、各ＤＵＴ３０の試験を行い、試験結果を出力装置５０に出力する。ユーザは、出力装置５０に出力された試験結果から、各ＤＵＴ３０の良否を確認する。
【００１６】
図２に示すように、試験部１０２は、タイミング信号発生器１０２ａと、パターン発生器１０２ｂと、波形整形器１０２ｃと、論理比較制御器１０２ｄと、ピンエレクトロニクス１０２ｆと、不良解析メモリ１０２ｅと、直流特性測定器１０２ｇと、ＤＵＴ電源用定電圧発生器１０２ｈを備える。
【００１７】
図２に示すように、ＣＰＵ１０１は、タイミング信号発生器１０２ａと、パターン発生器１０２ｂと、不良解析メモリ１０２ｅと、直流特性測定器１０２ｇと、ＤＵＴ電源用定電圧発生器１０２ｈに制御信号を出力する。制御信号は、タイミング信号発生器１０２ａと、スクランブラ１０３と、不良解析メモリ１０２ｅと、直流特性測定器１０２ｇと、ＤＵＴ電源用定電圧発生器１０２ｈを動作させるための信号である。また、ＣＰＵ１０１は、スクランブラ１０３にクリア信号を出力する。クリア信号は、スクランブラ１０３の監視部１０３ａを初期化するための信号である。
【００１８】
図２に示すように、タイミング信号発生器１０２ａは、試験で用いられるクロック周波数を示すメインクロック信号と、各ＤＵＴ３０に印加すべき入力信号（以下、「入力パターンデータ」という）の立ち上がり及び立ち下がりを示すドライバタイミング信号と、各ＤＵＴ３０の入出力を切り換えるための切換タイミング信号を発生させて、発生した各信号を波形整形器１０２ｃに出力する。また、タイミング信号発生器１０２ａは、出力パターンデータと期待値パターンデータとの比較を行うためのコンパレータタイミング信号を発生させて、発生したコンパレータタイミング信号を論理比較制御器１０２ｄに出力する。すなわち、タイミング信号発生器１０２ａは、時間に関する信号（タイミング信号）を発生させて、発生した信号を波形整形器１０２ｃ及び論理比較制御器１０２ｄに出力する。
【００１９】
図２に示すように、パターン発生器１０２ｂは、ハードウェアで構成された演算装置（図示せず）を用いて、各ＤＵＴ３０の試験中に、第１試験用アドレスに対応する入力パターンデータをリアルタイムで発生させて、発生した入力パターンデータを波形整形器１０２ｃ及びスクランブラ１０３に出力する。すなわち、入力パターンデータは、ユーザが入力した第１試験用アドレスに基づいて各ＤＵＴ３０の試験（以下、「第１試験」という）を行うためのデータである。また、パターン発生器１０２ｂは、図３に示すスクランブラ１０３の監視部１０３ａのタイマ（後述する）を初期化するためのタイマリセット信号と、監視部１０３ａに処理を開始させるための監視開始信号と、監視部１０３ａに処理を停止させるための監視停止信号と、試験を終了するための試験終了信号を発生させて、発生した各信号をスクランブラ１０３に出力する。タイマリセット信号は、スクランブラ１０３を初期化するための信号であり、監視開始信号は、スクランブラ１０３に処理の開始を命令するための信号であり、監視停止信号は、スクランブラ１０３に処理の停止を命令するための信号であり、試験終了信号は、スクランブラ１０３に試験を終了させるための信号である。また、パターン発生器１０２ｂは、各ＤＵＴ３０の良否判定を行うための期待値パターンデータを論理比較制御器１０２ｄに出力する。例えば、パターン発生器１０２ｂは、アルゴリズミックパターン発生器である。すなわち、パターン発生器１０２ｂは、信号レベルに関する信号（入力パターンデータ）を発生させて、発生した信号をスクランブラ１０３に出力する。
【００２０】
図２に示すように、波形整形器１０２ｃは、パターン発生器１０２ｂから出力された入力パターンデータとタイミング信号発生器１０２ａから出力されたドライバタイミング信号とを合成し、合成結果をピンエレクトロニクス１０２ｆのドライバ１０２ｆ−２（後述する）に出力して、各ＤＵＴ３０に印加すべき信号の波形を整形する。例えば、入力パターンが｛Ｌ，Ｈ，Ｌ｝（Ｈ：ハイ、Ｌ：ロウ）であり、ドライバタイミング信号が｛１０［ｎｓ］，２０［ｎｓ］，１０［ｎｓ］｝である場合には、整形される波形は、“０１１０”（１：ハイ、０：ロウ）というデジタル信号となる。すなわち、波形整形器１０２ｃは、入力パターンデータとドライバタイミング信号とを合成して、ハイレベルの期間の信号及びロウレベルの期間の信号から構成される波形を整形する。
【００２１】
図２に示すように、論理比較制御器１０２ｄは、各ＤＵＴ３０から出力された出力パターンデータとパターン発生器１０２ｂから出力された期待値パターンデータとをタイミング信号発生器１０２ａから出力されたタイミング信号のタイミングで論理比較し、論理比較結果に基づいて各ＤＵＴ３０の良否判定を行う。
【００２２】
論理比較制御器１０２ｄの動作例として、読み出し動作の例を説明する。はじめに、ユーザがパラメータ（各ＤＵＴ３０の読み出し動作のピンの設定、各ＤＵＴ３０に対するコマンド、読み出しアドレス等）を入力する。各ＤＵＴ３０は、読み出しアドレスに対応する出力パターンデータを出力する。出力パターンデータは、データ出力ピンがハイレベル又はロウレベルとなるデータである。論理比較制御器１０２ｄは、パターン発生器１０２ｂから出力された期待値パターンデータを受け取り、タイミング信号発生器１０２ａから出力されたタイミング信号のタイミングで、各ＤＵＴ３０に書き込まれたデータに相当する期待値パターンデータと各ＤＵＴ３０から読み出したデータに相当する出力パターンデータとを論理比較し、論理比較結果に基づいて各ＤＵＴ３０の良否判定を行う。例えば、良否判定結果は、出力パターンデータと期待値パターンデータとが一致する場合には「パス」であり、一致しない場合には「フェイル」である。
【００２３】
図２に示すように、不良解析メモリ１０２ｅは、不良と判定されたアドレス及びデータ等の不良発生状況を示す情報を記憶できる。不良発生状況を示す情報の書込は、論理比較制御器１０２ｄによって行われる。不良発生状況を示す情報は、不良解析及び不良ビットの救済を行うための情報の取得等に使用される。
【００２４】
図２に示すように、ピンエレクトロニクス１０２ｆは、各ＤＵＴ３０に入力するハイレベル及びロウレベルの電圧を発生させる入力レベル発生器１０２ｆ−１と、波形整形器１０２ｃによって整形された波形（デジタル信号）に対して必要な電圧（ハイレベル／ロウレベル）を印加するドライバ１０２ｆ−２と、各ＤＵＴ３０の出力に対してレベル（ハイレベル／ロウレベル）を判定するための電圧を発生させる比較レベル発生器１０２ｆ−３と、各ＤＵＴ３０の出力波形をデジタル信号に変換するコンパレータ１０２ｆ−４と、ドライバ１０２ｆ−２、コンパレータ１０２ｆ−４、直流特性測定器１０２ｇ、及びＤＵＴ３０に接続されるリレースイッチ１０２ｆ−５を備える。
【００２５】
図２に示すように、直流特性測定器１０２ｇは、各ＤＵＴ３０の直流特性試験を行う。例えば、直流特性測定器１０２ｇは、動作モードとして、各ＤＵＴ３０に定電流を流して電圧を測定する電流印加電圧測定モードと、各ＤＵＴ３０に定電圧を印加して電流を測定する電圧印加電流測定モードを有する。
【００２６】
図２に示すように、ＤＵＴ電源用定電圧発生器１０２ｈは、各ＤＵＴ３０の電源用定電圧を発生させて、発生した電源用定電圧を各ＤＵＴ３０の電源端子Ｐに印加する。
【００２７】
図３に示すように、スクランブラ１０３は、監視部１０３ａと、変換部１０３ｂと、記憶部１０３ｃを備える。
【００２８】
図３に示すように、監視部１０３ａは、パターン発生器１０２ｂから出力された入力パターンデータを用いて、各ＤＵＴ３０の試験時間を監視し、監視結果を変換部１０３ｂに出力する。すなわち、監視部１０３ａは、各ＤＵＴ３０について行われる第１試験の試験時間を監視する。
【００２９】
図４に示すように、監視部１０３ａの監視結果は、各ＤＵＴ３０（ＤＵＴ−１乃至ＤＵＴ−Ｘ）（Ｘ：ＤＵＴ３０の識別番号）毎に、試験領域（ＡＲＥＡ−０乃至ＡＲＥＡ−Ｍ）（Ｍ：試験領域の識別番号）と、各試験領域毎のアドレス（ＡＤＤ−０乃至ＡＤＤ−Ｍ）及び冗長時間（ＩＤＥＬ）を示す。冗長時間は、同一の試験領域について他のＤＵＴの試験が終了するまでの待機時間（すなわち、無駄な時間）を示す。図４は、試験領域（ＡＲＥＡ−１）について、ＤＵＴ−２のアドレス（ＡＤＤ−１）の特性が悪いために、ＤＵＴ−１、ＤＵＴ−３、及びＤＵＴ−Ｘの試験で冗長時間（ＩＤＥＬ）が発生し、試験領域（ＡＲＥＡ−０）について、ＤＵＴ−３のアドレス（ＡＤＤ−０）の特性が悪いために、ＤＵＴ−１、ＤＵＴ−２、及びＤＵＴ−Ｘの試験で冗長時間（ＩＤＥＬ）が発生することを示す。
【００３０】
図３に示すように、変換部１０３ｂは、監視部１０３ａから出力された監視結果に基づいて、各ＤＵＴ３０のアドレスを並び替えて、第１試験が行われた場合（すなわち、全てのＤＵＴ３０について第１試験が行われた場合）よりも全体の試験時間が短縮されるように、第１試験用アドレスを、第１試験用アドレスとは異なる配列を有するアドレス（以下、「第２試験用アドレス」という）に変換し、変換した第２試験用アドレスを記憶部１０３ｃに書き込む。
【００３１】
図５に示すように、変換部１０３ｂは、バッファ１０３ｂ−１と変換回路１０３ｂ−２を備える。
【００３２】
図５のバッファ１０３ｂ−１は、監視部１０３ａから出力された監視結果を記憶できる。図６（Ａ）は、監視部１０３ａから出力された監視結果を示す。図６（Ａ）に示すように、監視結果は、各ＤＵＴ３０の試験領域（ＡＲＥＡ−Ｍ）毎の試験時間（ＴＩＭＥ（Ｘ−Ｍ））を含む。なお、図６（Ａ）では、“ＴＩＭＥ（Ｘ−Ｍ）／ＡＤＤ−Ｍ”は、試験領域（ＡＲＥＡ−Ｍ）について、ＤＵＴ−Ｘのアドレス（ＡＤＤ−Ｍ）の試験時間が“ＴＩＭＥ（Ｘ−Ｍ）”であることを示す。
【００３３】
図６（Ｂ）は、バッファ１０３ｂ−１に記憶される監視結果を示す。図６（Ｂ）に示すように、バッファ１０３ｂ−１には、各ＤＵＴ３０の全ての試験領域（ＡＲＥＡ−０乃至ＡＲＥＡ−Ｍ）について、各ＤＵＴ３０の試験時間（ＴＩＭＥ（Ｘ−Ｍ）））とその試験時間に対応する並び替え前のアドレス（ＡＤＤ−０乃至ＡＤＤ−Ｍ）との組合せから構成される監視結果が書き込まれる。なお、図６（Ｂ）は、ＤＵＴ−２の試験領域（ＡＲＥＡ−１）及びＤＵＴ−３の試験領域（ＡＲＥＡ−０）の特性が悪いことを示す。
【００３４】
図５に示すように、変換回路１０３ｂ−２は、バッファ１０３ｂ−１に記憶された監視結果のうち、各ＤＵＴ３０の全ての試験領域（ＡＲＥＡ−０乃至ＡＲＥＡ−Ｍ）が試験時間について昇順又は降順になるように、各ＤＵＴ３０のアドレスを並び替え、並び替え結果をバッファ１０３ｂ−１に書き込む。
【００３５】
図５のバッファ１０３ｂ−１は、変換回路１０３ｂ−２によって書き込まれる並び替え結果も記憶できる。図６（Ｃ）は、変換回路１０３ｂ−２による並び替え後の各ＤＵＴ３０の試験時間とアドレスとの関係を示す。図６（Ｃ）に示すように、バッファ１０３ｂ−１には、各ＤＵＴ３０の全ての試験領域（ＡＲＥＡ−０乃至ＡＲＥＡ−Ｍ）について、各ＤＵＴ３０の試験時間（ＴＩＭＥ（Ｘ−Ｍ））とその試験時間に対応する並び替え後のアドレス（ＡＤＤ−０乃至ＡＤＤ−Ｍ）との組合せが書き込まれる。なお、図６（Ｃ）は、ＤＵＴ−２の特性の悪いアドレス（ＡＤＤ−１）が特性の良いアドレス（ＡＤＤ−０、及びＡＤＤ−２乃至ＡＤＤ−Ｍ）よりも後に試験され、ＤＵＴ−３の特性の悪いアドレス（ＡＤＤ−０）が特性の良いアドレス（ＡＤＤ−１乃至ＡＤＤ−Ｍ）よりも後に試験されるように、各ＤＵＴ３０のアドレスが並び替えられることを示す。
【００３６】
全ての試験領域（ＡＲＥＡ−０乃至ＡＲＥＡ−Ｍ）についての並び替え結果がバッファ１０３ｂ−１に記憶されると、並び替え結果のアドレス部分（ＡＤＤ−０乃至ＡＤＤ−Ｍ）のみが記憶部１０３ｃに転送される。記憶部１０３ｃに転送されたアドレス部分は、変換回路１０３ｃ−２によって第２試験用アドレスに変換される。
【００３７】
図３に示すように、記憶部１０３ｃは、バッファ１０３ｂ−１から転送されたアドレス部分及び変換部１０３ｂによって変換された第２試験用アドレスを記憶できる。図６（Ｄ）は、第２試験用アドレスの構造を示す。図６（Ｄ）に示すように、記憶部１０３ｃには、各ＤＵＴ３０（ＤＴＵ−１乃至ＤＵＴ−Ｘ）毎に、変換後の試験領域（ＡＲＥＡ−０乃至ＡＲＥＡ−Ｍ）順に配列された各ＤＵＴ３０のアドレス（ＡＤＤ−０乃至ＡＤＤ−Ｍ）が記憶される。図６（Ｄ）は、ＤＵＴ−１について、アドレス（ＡＤＤ−０、ＡＤＤ−１、・・・、ＡＤＤ−（Ｍ−１）、ＡＤＤ−Ｍ）の順番で試験が行われ、ＤＵＴ−２について、アドレス（ＡＤＤ０、ＡＤＤ−２、・・・、ＡＤＤ−Ｍ、ＡＤＤ−１）の順番で試験が行われ、ＤＵＴ−３について、アドレス（ＡＤＤ−１、ＡＤＤ−２、・・・、ＡＤＤ−Ｍ、ＡＤＤ−０）の順番で試験が行われ、ＤＵＴ−Ｘについて、アドレス（ＡＤＤ−０、ＡＤＤ−１、・・・、ＡＤＤ−（Ｍ−１）、ＡＤＤ−Ｍ）の順番で試験が行われることを示す。記憶部１０３ｃに記憶された第２試験用アドレスは、波形整形器１０２ｃに転送される。
【００３８】
すなわち、スクランブラ１０３は、各ＤＵＴ３０の試験の試験時間を監視する試験時間監視機能と、パターン発生器１０２ｂから出力された入力パターンデータを各ＤＵＴ３０のアドレス配列にスクランブルをかけ、スクランブルがかけられた各ＤＵＴ３０のアドレス配列を波形整形器１０２ｃにフィードバックするアドレススクランブル機能を実現する。
【００３９】
図６（Ｄ）に示すように、変換部１０３ｂによって変換された第２試験用アドレスに基づいて行われる各ＤＵＴ３０の試験（以下、「第２試験」という）では、第１試験と異なる順番で各試験領域が配列される。その結果、図４及び図７に示すように、全てのＤＵＴ３０について第１試験が行われた場合と比べて、全体の冗長時間（ＩＤＥＬ）が短縮される。従って、半導体試験の全体の試験時間も短縮される。
【００４０】
本発明の実施形態に係る半導体試験装置１０の処理について説明する。図８は、本発明の実施形態に係る半導体試験の処理手順を示すフローチャートである。図９は、図８の監視（Ｓ８０３）の処理手順を示すフローチャートである。図１０は、図８の変換（Ｓ８０４）の処理手順を示すフローチャートである。
【００４１】
＜図８：初期化工程（Ｓ８０１）＞  ＣＰＵ１０１から出力されたクリア信号が、バッファ１０３ｂ−１及び記憶部１０３ｃに入力される。その結果、バッファ１０３ｂ−１及び記憶部１０３ｃに記憶されたデータ（前回の試験で利用されたデータ）がクリアされる。すなわち、バッファ１０３ｂ−１及び記憶部１０３ｃが初期化される。
【００４２】
＜図８：タイマリセット工程（Ｓ８０２）＞  パターン発生器１０２ｂから出力されたタイマリセット信号が、スクランブラ１０３に入力される。その結果、スクランブラ１０３の監視部１０３ａのタイマの値がリセットされる。すなわち、スクランブラ１０３の監視部１０３ａが初期化される。
【００４３】
＜図８：監視（Ｓ８０３）＞  図９に示す手順で行われる。
【００４４】
＜図９：監視開始信号入力工程（Ｓ９０１）＞  所定の試験領域（ＡＲＥＡ−Ｍ）の試験時間の監視を開始するために、パターン発生器１０２ｂから出力された監視開始信号が、スクランブラ１０３に入力される。その結果、スクランブラ１０３の監視部１０３ａのタイマが計測を開始する。
【００４５】
＜図９：モニタリング工程（Ｓ９０２）＞  スクランブラ１０３の監視部１０３ａのタイマによって、各ＤＵＴ３０の試験時間が計測される。その結果、各ＤＵＴ３０の試験領域（ＡＲＥＡ−Ｍ）について第１試験が行われた場合の試験時間がＤＵＴ３０毎に取得される（図６（Ａ）を参照）。
【００４６】
＜図９：監視終了信号入力工程（Ｓ９０３）＞  試験領域（ＡＲＥＡ−Ｍ）の終了と同時に、試験時間の監視を終了するために、パターン発生器１０２ｂから出力された監視停止信号が、スクランブラ１０３に入力される。
【００４７】
＜図９：第１書込工程（Ｓ９０４）＞  取得された各ＤＵＴ３０の試験時間が、バッファ１０３ｂ−１に書き込まれる。すなわち、バッファ１０３ｂ−１には、各ＤＵＴ３０の試験領域（ＡＲＥＡ−０乃至ＡＲＥＡ−Ｍ）毎に第１試験が行われた場合の試験時間が記憶される（図６（Ｂ）を参照）。
【００４８】
＜図９：Ｓ９０５＞  全ての試験領域について試験時間が取得された場合には（Ｓ９０５−ＹＥＳ）、監視（Ｓ８０３）が終了し、変換（Ｓ８０４）に進み、試験時間が取得されていない試験領域が残っている場合には（Ｓ９０５−ＮＯ）、監視開始信号入力工程（Ｓ９０１）に戻る。
【００４９】
＜図８：変換（Ｓ８０４）＞  図１０に示す手順で行われる。
【００５０】
＜図１０：第１転送工程（Ｓ１００１）＞  バッファ１０３ｂ−１に記憶されたデータが変換回路１０３ｂ−２に転送される。なお、バッファ１０３ｂ−１にいかなるデータも記憶されていない場合（すなわち、初期化工程（Ｓ８０１）の直後に行われる１回目の監視（Ｓ８０３））では、バッファ１０３ｂ−１に記憶されたデータのみが転送され、２回目以降の監視（Ｓ８０３）では、バッファ１０３ｂ−１に記憶されたデータが転送される。バッファ１０３ｂ−１に記憶されたデータが転送された後に、バッファ１０３ｂ−１は初期化される。
【００５１】
＜図１０：並び替え工程（Ｓ１００２）＞  変換回路１０３ｂ−２に転送されたデータに対して、各ＤＵＴ３０のアドレス（ＡＤＤ−０乃至ＡＤＤ−Ｍ）が試験時間について昇順又は降順になるように並び替えられる（図６（Ｃ）を参照）。
【００５２】
＜図１０：第２書込工程（Ｓ１００３）＞  並び替え工程（Ｓ１００２）の並び替え結果（すなわち、各ＤＵＴ３０のアドレス（ＡＤＤ−０乃至ＡＤＤ−Ｍ）が試験時間について昇順又は降順に並んだデータ）が、バッファ１０３ｂ−１に書き込まれる。
【００５３】
＜図１０：Ｓ１００４＞  全ての試験領域について並び替え工程（Ｓ１００２）が完了した場合には（Ｓ１００４−ＹＥＳ）、パターン発生器１０２ｂから出力された試験終了信号がスクランブラ１０３に入力されることによって変換（Ｓ８０４）が終了し、第２転送工程（Ｓ８０５）に進み、並び替え工程（Ｓ１００２）が完了していない試験領域が残っている場合には（Ｓ１００４−ＮＯ）、第１転送工程（Ｓ１００１）に戻る。
【００５４】
＜図８：第２転送工程（Ｓ８０５）＞  バッファ１０３ｂ−１に記憶されたデータ（すなわち、試験時間について昇順又は降順に並んだ各ＤＵＴ３０のアドレス（ＡＤＤ−０乃至ＡＤＤ−Ｍ））が記憶部１０３ｃに転送される。
【００５５】
＜図８：Ｓ８０６＞  次の試験を行う場合には（Ｓ８０６−ＹＥＳ）、Ｓ８０７に進み、次の試験を行わない場合には（Ｓ８０６−ＮＯ）、本発明の実施形態に係る半導体試験が終了する。
【００５６】
＜図８：Ｓ８０７＞  次の試験で前の試験の変換結果を使用する場合には（Ｓ８０７−ＹＥＳ）、第２試験（Ｓ８０９）に進み、次の試験で前の試験の変換結果を使用しない場合には（Ｓ８０７−ＮＯ）、第１試験（Ｓ８１１）に進む。Ｓ８０７は、ＣＰＵ１０１がテストプログラム上で設定されたフラグを参照することによって行う。
【００５７】
＜図８：第２試験用アドレス変換工程（Ｓ８０８）＞  テストプログラム上で設定されたフラグに基づいて、パターン発生器１０２ｂからのアドレス情報及び記憶部１０３ｃに記憶されたデータ（試験時間について昇順又は降順に並んだ各ＤＵＴ３０のアドレス（ＡＤＤ−０乃至ＡＤＤ−Ｍ））が、ＤＵＴ３０毎に第２試験用アドレスに変換される（図６（Ｄ）を参照）。
【００５８】
＜図８：第２試験（Ｓ８０９）＞  第２試験用アドレス変換工程（Ｓ８０８）の変換結果である第２試験用アドレスが波形整形器１０２ｃに入力され、第２試験用アドレスに基づいて入力パターンデータとタイミング信号とが合成され、その合成結果がピンエレクトロニクス１０２ｆのドライバ１０２ｆ−２に入力される。その後、変換部１０３ｂによって変換された第２試験用アドレスに基づく各ＤＵＴ３０の第２試験が行われる。第２試験（Ｓ８０９）の後は、Ｓ８０６に戻る。
【００５９】
＜図８：第１試験（Ｓ８１１）＞  ユーザが入力装置４０を使用して入力した第１試験用アドレスが波形整形器１０２ｃに入力され、第１試験用アドレスに基づいて入力パターンデータとタイミング信号とが合成され、その合成結果がピンエレクトロニクス１０２ｆのドライバ１０２ｆ−２に入力される。その後、ユーザが入力した第１試験用アドレスに基づく各ＤＵＴ３０の第１試験が行われる。第１試験（Ｓ８１１）の後は、Ｓ８０６に戻る。
【００６０】
本発明の実施形態と従来技術との比較例を説明する。図１１は、本発明の実施形態と従来技術との比較例を示す概略図である。なお、図１１は、ＤＵＴ３０が３個（Ｘ＝３）であり、試験領域が４個（Ｍ＝４）である場合を例示する。
【００６１】
図１１（Ａ）に示すように、従来技術では、試験領域（ＡＲＥＡ−１）のＤＵＴ−２の試験時間（１４４０６［μｓ］）及び試験領域（ＡＲＥＡ−０）のＤＵＴ−３の試験時間（５００００［μｓ］）が他の試験領域に比べて大きいため、これらの試験領域について行われる第１試験がボトルネックとなる（図１１（Ａ）の白抜き部を参照）。各試験領域では、各ＤＵＴ３０の試験時間の最大値がその試験領域の試験時間となるので、試験領域（ＡＲＥＡ−０）の試験時間は５００００［μｓ］であり、試験領域（ＡＲＥＡ−１）の試験時間は１４４０６［μｓ］である。その結果、試験時間の合計は８０１０６［μｓ］となる。
【００６２】
これに対し、図１１（Ｂ）に示すように、本発明の実施形態では、試験領域（ＡＲＥＡ−４）に、特性の悪いＤＵＴ−２の試験（試験時間（１４４０６［μｓ］）及びＤＵＴ−３の試験（試験時間（５００００［μｓ］）が集中するので（図１１（Ｂ）の白抜き部を参照）、試験時間の合計は、図１１（Ａ）に示す例よりも短い７１２９８［μｓ］となる。
【００６３】
本発明の実施形態によれば、試験時間に基づいて、各半導体記憶装置のアドレスが並び替えられ、第１試験用アドレスが第２試験用アドレスに変換され、その第２試験用アドレスに基づいて試験が行われる。従って、半導体試験の試験時間を短縮することができる。
【００６４】
なお、本発明の実施形態では、試験時間が短縮される程度は、各ＤＵＴ３０の特性によって異なる。
【００６５】
また、本発明の実施形態では、図９の監視終了信号入力工程（Ｓ９０３）において、パターン発生器１０２ｂから出力された監視停止信号が、スクランブラ１０３に入力される例を説明したが、論理比較制御器１０２ｄがパス信号をスクランブラ１０３に出力するように構成され、パス信号がスクランブラ１０３に入力されたときに、スクランブラ１０３が試験時間の監視を終了するように構成されても良い。
【００６６】
また、本発明の実施形態では、バッファ１０３ｂ−１に全ての監視結果が記憶されてから、変換部１０３によって並び替えが行われる例について説明したが、本発明の範囲はこれに限られるものではない。本発明では、バッファ１０３ｂ−１に監視結果が記憶される毎に変換部１０３によって並び替えが行われても良い。
【００６７】
本発明の実施形態に係る半導体試験装置１０の少なくとも一部は、ハードウェアで構成しても良いし、ソフトウェアで構成しても良い。ソフトウェアで構成する場合には、半導体試験装置１０の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させても良い。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でも良い。
【００６８】
また、本発明の実施形態に係る半導体試験装置１０の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布しても良い。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布しても良い。
【００６９】
上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７０】
１０  半導体試験装置
１０１  ＣＰＵ
１０２  試験部
１０２ａ  タイミング信号発生器
１０２ｂ  パターン発生器
１０２ｃ  波形整形器
１０２ｄ  論理比較制御器
１０２ｅ  不良解析メモリ
１０２ｆ  ピンエレクトロニクス
１０２ｇ  直流特性測定器
１０２ｈ  ＤＵＴ電源用定電圧発生器
１０３  スクランブラ
１０３ａ  監視部
１０３ｂ  変換部
１０３ｂ−１  バッファ
１０３ｂ−２  変換回路
１０３ｃ  記憶部
２０  通信回線
３０  ＤＵＴ
４０  入力装置
５０  出力装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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