(57)【要約】【課題】縮約・パラレルテストにおいてもメモリセルアレイのワーストデータパターンを書き込むことができる半導体記憶装置を提供する。【解決手段】ＭＣアレイ１のワード線ＷＬ１には、データ入力端子（ＤＱ２、ＤＱ３）に対応するメモリセルが接続されている。データ入力端子各々に対応するテストデータを保持するライトレジスタ２３と、外部から２回入力されるレジスタライトコマンド各々に応じて、データ入力端子へ共通に入力される縮約データを選択し、ライトレジスタ２３へ、対応するデータ入力端子毎に供給するセレクタ２４を備える。外部から入力されるテストライトコマンドに応じて、テストデータを同時にメモリセルへ書き込む。【選択図】図２
2011028794.tif 000002
【特許請求の範囲】
【請求項１】
複数本のワード線と、複数本のビット線と、前記ワード線及び前記ビット線の交点の各々にアレイ状に設けられている複数のメモリセルと、を含むメモリセルアレイを備え、前記ワード線上にはｍ個（ｍ≧２の整数）のデータ入力端子に対応するメモリセルが接続されている半導体記憶装置であって、
前記ｍ個のデータ入力端子各々に対応して設けられた、前記メモリセルへ書き込むテストデータを保持する保持回路と、
前記ｍ個のデータ入力端子へ共通に入力されるデータを、前記保持回路を選択するレジスタライトコマンド各々に応じて、前記保持回路へ対応する前記データ入力端子毎に供給する選択回路と、を備え、
外部から入力されるテストライトコマンドに応じて、前記テストデータを同時にメモリセルへ書き込むことを特徴とする半導体記憶装置。
【請求項２】
前記ｍ個のデータ入力端子各々に、シリアルに入力されるｎ（ｎ≧１の整数）ビットのデータ列を並列に展開して前記選択回路へ出力する展開回路を備え、
前記保持回路及び前記選択回路は、前記メモリセルアレイと前記データ列の授受を行う、ｍ×ｎ本のＩＯ線対に対応して設けられ、
前記選択回路は、前記展開回路のｎビットの出力各々をｍ回入力される前記レジスタライトコマンド各々に応じて選択し、前記保持回路へ対応する前記ＩＯ線対毎に供給し、
前記保持回路からのテストデータを、前記ＩＯ線対を介して同時にメモリセルへ書き込むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記テストライトコマンドに応じて、前記テストデータをメモリセルへ書き込む際、前記ビット線毎に設けられたカラムスイッチを、ｍ×ｎ×ｐ個（ｐ≧２以上の整数）オンさせ、複数のメモリセルへデータを同時に書き込むことを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にテスト動作モードを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置においては、チップ製造後の評価工程において、メモリセルアレイ（ビット線、ワード線、及びその交点に配置されたメモリセルが集積された領域）におけるノイズ、例えば、ビット線間ノイズやワード線からビット線へのカップリングノイズの影響を評価する。この評価においては、個々の製品において、メモリセルのデータパターン、例えば、同一ワード線上の全てのセルをＨレベルとする書き込みデータパターン、或いは１ビットのみをＨレベルとし、残りをＬレベルとする書き込みデータパターン等を準備して、このデータパターンに従ってメモリセルへデータを書き込み、読み出し不良が起きやすいワーストデータパターンを決定する。そして、数百万個規模で製造されるＤＲＡＭのＰ／Ｗ工程或いは選別工程においては、決定されたワーストデータパターンに従って製品を動作させ、製造ばらつきに起因する不良品をリジェクトし、不良製品の市場への流出を防ぐ。
【０００３】
一方、記憶容量の大容量化が進むにつれて、Ｐ／Ｗ工程、選別工程における検査に費やすコストも増大する傾向にあるため、検査時間増大を抑制する必要がある。検査時間短縮のための技術として、半導体記憶装置にテスト動作モード機能を備えさせ、複数の入出力端子ＤＱを共通にして入出力データを縮約して、複数セルへデータを並列に書き込み、或いは複数セルからデータを読み出すデータ縮約・パラレルテスト技術が広く知られている。
【０００４】
ここで、上記メモリセルアレイは、リフレッシュ制御の行い易さから、複数のデータ入出力端子ＤＱに対応するメモリセルが同一セルアレイ内に配置される方式が一般的である。例えば特許文献１において開示されるＤＲＡＭにおいては、同一メモリセルアレイ内において８つの入出力端子ＤＱに対応するメモリセルが混在している（特許文献１の図２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２５３２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このように、同一メモリセルアレイ内において複数の入出力端子ＤＱに対応するメモリセルが混在する場合、パラレルテスト及び縮約テストの際に上記ワーストデータパターンを作ることができなかった。以下、図６及び図７を用いて、従来技術について説明する。
図６に示すメモリセルアレイ（ＭＣアレイ１）は、ＸアドレスＸ０〜Ｘ７の８ビットの論理レベルの組合せで選択される２５６本のワード線と、ＹアドレスＹ０〜Ｙ７の８ビットの論理レベルの組合せで選択され、データ入出力端子ＤＱ２及びＤＱ３とデータの授受を行う５１２本のビット線ＢＬと、ワード線及びビット線の交点に設けられた１２８ｋビットのメモリセルから構成される。
【０００７】
図６においては、説明の都合上、ＭＣアレイ１において８ビットのメモリセルＭＣ０〜ＭＣ７を、ＭＣアレイ２において８ビットのメモリセルＭＣ８〜ＭＣ１５を示している。
また、ＭＣアレイ１は、データ入出力端子ＤＱ３からデータが入力されるメモリセルＭＣ０〜ＭＣ３と、データ入出力端子ＤＱ２からデータが入力されるメモリセルＭＣ４〜ＭＣ７が、同一ワード線ＷＬ１に接続されている。また、ＭＣアレイ２は、データ入出力端子ＤＱ３からデータが入力されるメモリセルＭＣ８〜ＭＣ１１と、データ入出力端子ＤＱ２からデータが入力されるメモリセルＭＣ１２〜ＭＣ１５が、同一ワード線ＷＬ２に接続されている。
【０００８】
メモリセルＭＣ０〜ＭＣ７各々は、それぞれＭＣアレイ１の左右いずれかに配置されたセンスアンプＳＡ０〜ＳＡ７へ、それぞれのビット線（ＢＬ）を介して接続される。各センスアンプは不図示のカラムスイッチを介して、ローカルＩＯ線対（LIO pair）へ接続される。
また、ローカルＩＯ線対は、サブワードクロス（ＳＷＣ）において、各スイッチ（ＳＷ）を介して、メインＩＯ線対（MIO pair）へ接続される。メインＩＯ線対は、各リードライトアンプ（ＲＷＡ）及びシリアルパラレル変換回路（展開回路）を介してリードライトバス（ＲＷＢＵＳ）へ接続される。
【０００９】
半導体記憶装置は、図７（ａ）に示すように、通常動作モードにおける書き込み動作において、半導体記憶装置の外部からライトコマンド（Ｗコマンド）が入力されると、不図示のクロックＣＬＫの立ち上がり立ち下がりに同期して、データ入出力端子ＤＱ３から４ビットのデータがシリアルに入力される。ここで、シリアル入力されるデータは、上記メモリセルＭＣ０〜ＭＣ３に対応するデータ「１」、「０」、「０」、「０」の４ビットのデータ列である。
各リードライトアンプに隣接して配置された４台のシリアルパラレル変換回路各々は、リードライトバスＲＷＢＵＳ１に入力されてくる上記データ列を、シリアルパラレル変換し、リードライトアンプＲＷＡ０〜ＲＷＡ３各々に、それぞれデータ「１」、「０」、「０」、「０」を取り込ませる。
【００１０】
リードライトアンプＲＷＡ０〜ＲＷＡ３各々は、取り込んだデータに基づき、それぞれに接続されるメインＩＯ線対、ローカルＩＯ線対を駆動する。以下の説明において、ローカルＩＯ線等の対をなす部品等、或いはセンスアンプ等の出力が対をなす回路は、データ「１」に対応してテゥルー側（Ｔ側とする）がＨレベル、バー側（Ｂ側とする）がＬレベルとなり、データ「０」に対応して、Ｔ側がＬレベル、Ｂ側がＨレベルとなるものとする。上記の場合、リードライトアンプＲＷＡ０は「１」が入力され、対応するローカルＩＯ線対のＴ側をＨレベル、Ｂ側をＬレベルへと駆動する。一方、リードライトアンプＲＷＡ１〜３各々は、それぞれ「０」が入力され、それぞれに対応するローカルＩＯ線対のＴ側をＬレベル、Ｂ側をＨレベルへと駆動する。
【００１１】
センスアンプＳＡ０〜ＳＡ３に対応する不図示の各カラムスイッチは、カラムスイッチ選択信号ＹＳが同時に入力されると、センスアンプＳＡ０〜ＳＡ３と、それぞれに対応するローカルＩＯ線対を接続する。センスアンプＳＡ０はＴ側をＨレベル、Ｂ側をＬレベルへと駆動し、センスアンプＳＡ１〜ＳＡ３各々は、それぞれのＴ側をＬレベル、Ｂ側をＨレベルへと駆動する。これにより、センスアンプＳＡ０は、ビット線を介して、メモリセルＭＣ０にＨレベルのデータを、センスアンプＳＡ１〜ＳＡ３各々は、それぞれのビット線を介してメモリセルＭＣ１〜３各々にＬレベルのデータを書き込む。
【００１２】
また、通常動作モードにおける書き込み動作においては、図７（ａ）には示していないが、上記説明と同じタイミングで、データ入出力端子ＤＱ２からも４ビットのデータがシリアルに入力される。シリアル入力されるデータは、データが縮約されていないので、データ入出力端子ＤＱ３と異なるデータとすることができる。ここでは、メモリセルＭＣ４〜ＭＣ７に対応するデータ「０」、「０」、「０」、「０」を４ビットのデータ列とする。
【００１３】
各リードライトアンプに隣接して配置された４台のシリアルパラレル変換回路各々は、リードライトバスＲＷＢＵＳ１に入力されてくる上記データ列を、シリアルパラレル変換し、リードライトアンプＲＷＡ４〜ＲＷＡ７各々に、それぞれデータ「０」、「０」、「０」、「０」を取り込ませる。
【００１４】
リードライトアンプＲＷＡ４〜ＲＷＡ７は、取り込んだデータに基づき、それぞれに接続されるメインＩＯ線対、ローカルＩＯ線対を駆動する。リードライトアンプＲＷＡ４〜７は、「０」が入力されるので、それぞれに対応するローカルＩＯ線対のＴ側をＬレベルへ、Ｂ側をＨレベルへ駆動する。
【００１５】
センスアンプＳＡ４〜ＳＡ７に対応する不図示のカラムスイッチは、カラムスイッチ選択信号ＹＳが同時に入力されると、センスアンプＳＡ４〜ＳＡ７と、それぞれに対応するローカルＩＯ線対を接続する。センスアンプＳＡ４〜ＳＡ７各々はそれぞれのＴ側をＬレベル、Ｂ側をＨレベルへと駆動する。これにより、センスアンプＳＡ４〜ＳＡ７各々は、それぞれのビット線を介してメモリセルＭＣ４〜７にＬレベルのデータを書き込む。
【００１６】
従って、半導体記憶装置は、通常動作モードにおける１回の書き込みコマンドに対応して、同一ワード線ＷＬ上に接続された８個のメモリセルＭＣ０〜７において、メモリセルＭＣ０にはＨレベル、残りのセルにはＬレベルが書き込まれる。１回の書き込み動作においては上記８個のメモリセルへ同時にデータが書き込まれる。この書き込み動作を、データ入出力端子ＤＱ２及びＤＱ３に上記と同じ順序のデータ列を入力し、ＸアドレスＸ０〜Ｘ７の論理レベルの組合せ（２５６通り）、ＹアドレスＹ２〜Ｙ７の論理レベルの組合せ（６４通り）を変えながら１６ｋ回繰り返す。こうして、ＭＣアレイ１における１２８ｋメモリセルのデータパターンは、同一ビット線上には同じレベルのデータが、ワード線方向には７本おきにＨレベルのデータが書き込まれたデータパターンとなる。なお、ＭＣアレイ２における１２８ｋメモリセルに、ＭＣ１と同一のデータパターンを書き込むには、Ｙアドレス信号Ｙ８の論理レベルを反転させて、上記と同様１６ｋ回書き込み動作を繰り返す必要がある。
【００１７】
一方、半導体記憶装置は、テスト動作モードにおける書き込み動作において、図７（ｂ）に示すように、半導体記憶装置の外部からＷＲコマンド（ライトレジスタコマンド）が入力されると、不図示のクロックＣＬＫの立ち上がり立ち下がりに同期して、データ入出力端子ＤＱ３及びＤＱ２から縮約された４ビットのデータがシリアルに入力される。ここで、シリアル入力されるデータは、上記通常動作モードにおけるデータ入出力端子ＤＱ３に入力されるデータと同じく、データ「１」、「０」、「０」、「０」の４ビットのデータ列とする。また、データが縮約されているので、リードライトバスＲＷＢＵＳ１及びＲＷＢＵＳ２には入力されるデータは、同じデータとなる。
【００１８】
従って、各リードライトアンプに隣接して配置された８台のシリアルパラレル変換回路各々は、リードライトバスＲＷＢＵＳ１及びＲＷＢＵＳ２に同時入力されてくる上記データ列を、シリアルパラレル変換し、ライトレジスタＷＲ０〜ＷＲ３各々に、それぞれデータ「１」、「０」、「０」、「０」を、ライトレジスタＷＲ４〜ＷＲ７各々に、それぞれデータ「１」、「０」、「０」、「０」を、取り込ませる。
【００１９】
テスト動作モードにおいて、半導体記憶装置は、ＷＲコマンドに続いて、半導体記憶装置の外部からＴＷコマンド（テストライトコマンド）が入力されると、ライトレジスタＷＲ０〜ＷＲ７各々は、取り込んだデータに基づき、それぞれに接続されるメインＩＯ線対、ローカルＩＯ線対を駆動する。この場合、ライトレジスタＷＲ０及びＷＲ４各々は「１」が入力され、それぞれに対応するローカルＩＯ線対のＴ側をＨレベル、Ｂ側をＬレベルへと駆動する。一方、ライトレジスタＷＲ１〜３及びＷＲ５〜７各々は、それぞれ「０」が入力され、それぞれに対応するローカルＩＯ線対のＴ側をＬレベル、Ｂ側をＨレベルへと駆動する。
【００２０】
センスアンプＳＡ０〜ＳＡ７に対応する不図示の各カラムスイッチは、カラムスイッチ選択信号ＹＳが同時に入力されると、センスアンプＳＡ０〜ＳＡ７と、それぞれに対応するローカルＩＯ線対を接続する。また、テスト動作モードにおいては、図６に示すＭＣアレイ２におけるカラムスイッチのうち、ＹアドレスＹ０〜Ｙ７の論理レベルの組合せが、ＭＣアレイ１のＹアドレスＹ０〜Ｙ７の論理レベルの組合せと同一のカラムスイッチもオンして、センスアンプとローカルＩＯとを接続する。すなわち、図６におけるセンスアンプＳＡ８〜ＳＡ１５と、それぞれに対応するローカルＩＯ線対が接続される。センスアンプＳＡ０、ＳＡ４、ＳＡ８及びＳＡ１２はＴ側をＨレベル、Ｂ側をＬレベルへと駆動し、センスアンプＳＡ１〜ＳＡ３、ＳＡ５〜７、ＳＡ９〜ＳＡ１１及びＳＡ１３〜ＳＡ１５はそれぞれのＴ側をＬレベル、Ｂ側をＨレベルへと駆動する。
【００２１】
これにより、センスアンプＳＡ０、ＳＡ４、ＳＡ８及びＳＡ１２各々は、それぞれのビット線を介して、それぞれメモリセルＭＣ０、ＭＣ４、ＭＣ８及びＭＣ１２にＨレベルのデータを書き込む。また、センスアンプＳＡ１〜ＳＡ３、ＳＡ５〜７、ＳＡ９〜ＳＡ１１及びＳＡ１３〜ＳＡ１５各々は、それぞれのビット線を介して、それぞれメモリセルＭＣ１〜３、ＭＣ５〜ＭＣ７、ＭＣ９〜ＭＣ１１及びＭＣ１３〜ＭＣ１５にＬレベルのデータを書き込む。なお、図６において、メモリセルのうち黒く塗りつぶされたメモリセルはＨレベルが書き込まれたメモリセルを、塗りつぶされていないメモリセルはＬレベルが書き込まれたメモリセルを示している。
【００２２】
従って、半導体記憶装置は、テスト動作モードにおけるＲＷコマンド及びＴＷコマンドの１組のコマンド入力に対応して、同一ワード線ＷＬ１上に接続された８個のメモリセルＭＣ０〜７において、メモリセルＭＣ０及びメモリセルＭＣ４にはＨレベル、残りのセルにはＬレベルが書き込まれる。また、同一ワード線ＷＬ２上に接続された８個のメモリセルＭＣ８〜１５において、メモリセルＭＣ８及びメモリセルＭＣ１２にはＨレベル、残りのセルにはＬレベルが書き込まれる。
【００２３】
上述の通り、１回の書き込み動作においては１６個のメモリセルへ同時にデータが書き込まれる。１６個のセルを一組として、他の組に書き込まれるデータパターンをこの一組と同じデータパターンとすることを考える。ライトレジスタには、ＲＷコマンド入力により必要なテストデータが書き込まれているので、ＴＷコマンドを入力して行う書き込み動作を、ＸアドレスＸ０〜Ｘ７の論理レベルの組合せ（２５６通り）、ＹアドレスＹ２〜Ｙ７の論理レベルの組合せ（６４通り）を変えながら１６ｋ回繰り返す。こうして、ＭＣアレイ１及びＭＣアレイ各々における１２８ｋメモリセルに書き込まれたデータパターンは、同一ビット線上には同じレベルのデータが、ワード線方向には３本おきにＨレベルのデータが書き込まれたデータパターンとなる。
【００２４】
従って、半導体記憶装置は、テスト動作モードにおいて、通常動作モードとほぼ同一時間内に、通常動作モードの２倍のメモリセルへデータを書き込むことができる。上記のようなデータパターンを書き込む場合、ＲＷコマンドを１回入力し、続いてＴＷコマンドを通常動作モードにおけるＷコマンドの半分の回数分入力すればよいからである。また、１６個のセルの組毎にデータパターンを変える場合、テスト動作モードにおいて、ＲＷコマンド及びＴＷコマンドを一組のコマンド入力として、縮約されたデータ入出力端子ＤＱ２及びＤＱ３に上記と異なるデータ列を入力する必要がある。しかし、この場合でも、ＲＷコマンドに対応する動作、すなわち、ライトレジスタにデータを書き込む動作は、ＴＷコマンド（或いはＷコマンド）に相当する動作、すなわち、ワード線選択、センスアンプ活性化、カラムスイッチ選択等の一連の動作に比べ、動作させる回路が少なく動作時間は短い。
このため、１回の書き込み動作において２回のコマンド（ＲＷコマンドとＴＷコマンド）を入力するとしても、テスト動作モードによる書き込み動作に要する時間は、通常動作モードによる２回のコマンド（Ｗコマンド）入力による書き込み動作に要する時間に比べて短い。従って、従来の半導体記憶装置においても、データ縮約及びパラレル動作を行うテスト動作モードを備えることで、検査時間の短縮を図ることができる。
【００２５】
しかし、上述したように、データ入出力端子に入力されるデータが縮約されているため、テスト動作モードにおいては、通常動作モードと同じデータパターンを書き込むことができない。すなわち、上述した通常動作モードにおけるデータパターンがＭＣアレイのワーストデータパターンである場合、Ｙアドレス信号Ｙ０〜Ｙ７の論理レベルが同じでデータ入出力端子が異なるメモリセル（上記例でいえばメモリセルＭＣ０とメモリセルＭＣ４）には同一のデータが書き込まれてしまうので、テスト動作モードにおいてワーストデータパターンを書き込むことができない。
従って、Ｐ／Ｗ工程や選別工程において通常動作モードでワーストデータパターンを書き込む場合、上述の通りテスト時間が長くなることとなり、テストコストの増大を招く問題があった。
【００２６】
また、通常動作モードにおけるワーストデータパターンではないが、テスト動作モードで書き込むことのできるワーストデータパターンを決定し、このデータパターンを用いて、Ｐ／Ｗ工程、選別工程において、供給する電源電圧を通常より高くして動作させ、或いは通常よりも動作タイミングの厳しいタイミングで動作させる加速試験を行うことも考えられる。しかし、このような加速試験によっては、本来良品とすべき製品を不良としてしまい、歩留を下降させ、製品コストを上昇させてしまうという問題があった。
【００２７】
すなわち、従来の半導体記憶装置においては、メモリセルアレイにおいて、データ縮約に係る入出力端子に対応するメモリセルが混在している場合、ワーストデータパターンをテスト動作モードで書き込むことができない。従って、Ｐ／Ｗ、選別工程においてワーストデータパターンを用いたテスト動作モードを使用できないため、テストコストや製品コストを上昇させてしまうという問題があった。
【課題を解決するための手段】
【００２８】
本発明は、複数本のワード線と、複数本のビット線と、該ワード線及び該ビット線の交点の各々にアレイ状に設けられている複数のメモリセルと、を含むメモリセルアレイを備え、ワード線上にはｍ個（ｍ≧２の整数）のデータ入力端子に対応するメモリセルが接続されている半導体記憶装置であって、
ｍ個のデータ入力端子各々に対応して設けられた、メモリセルへ書き込むテストデータを保持する保持回路と、
ｍ個のデータ入力端子へ共通に入力されるデータを、保持回路を選択するレジスタライトコマンド各々に応じて、保持回路へ対応するデータ入力端子毎に供給する選択回路と、を備え、
外部から入力されるテストライトコマンドに応じて、テストデータを同時にメモリセルへ書き込むことを特徴とする半導体記憶装置である。
【発明の効果】
【００２９】
本発明の半導体記憶装置によれば、保持回路は、複数のデータ入力端子に対応するメモリセルと組をなし、メモリセルへ書き込まれるテストデータを保持する。また、選択回路は、複数のデータ入力端子へ共通に入力されるデータを、保持回路を選択するレジスタライトコマンド各々に応じて選択し、データ入力端子に対応して設けられた保持回路へ供給する。そして、保持回路にラッチされたテストデータは、テストライトコマンドが入力されると、メモリセルへ書き込まれる。
【００３０】
すなわち、レジスタライトコマンド各々に対応してデータ入力端子に入力される縮約データを、複数のデータ入力端子に対応するメモリセル各々と組をなす保持回路へラッチしておくことで、メモリセルへ任意のテストデータを書き込むことができる。従って、通常動作モードにおけるワーストデータパターンをテスト動作モードにおいても書き込むことができるので、Ｐ／Ｗ工程、選別工程においてワーストデータパターンを用いたテスト動作モードを使用でき、テストコストや製品コストの上昇を抑制できる効果を奏する。
【図面の簡単な説明】
【００３１】
【図１】本発明が適用される半導体記憶装置のブロック図である。
【図２】本発明の実施形態におけるメモリセルアレイの構成を示す図である。
【図３】図２における選択回路、ライトレジスタの構成を示す図である。
【図４】図２の動作を説明するタイミングチャートである。
【図５】本発明の他の実施形態におけるメモリセルアレイの構成を示す図である。
【図６】従来技術におけるメモリセルアレイの構成を示す図である。
【図７】図６の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００３２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１に、本発明の第１実施形態に係る半導体記憶装置の全体構成を示す。この半導体記憶装置は、例えば、半導体メモリの一種であるシンクロナスＤＲＡＭ(Synchronous Dynamic Random Access Memory)であり、メモリアレイ１１、Ｘデコーダ及びＸタイミング生成回路１２、Ｙデコーダ及びＹタイミング生成回路１３、データ制御回路１４、データラッチ回路１５、入出力インターフェース１６、内部クロック生成回路（内部ＣＬＫ生成回路１７）、コマンド入力回路１８及びＤＬＬ回路１９（Delay Locked Loop）より構成される。
【００３３】
図１において、ＣＫ及び／ＣＫはクロック入力、ＣＫＥはクロック・イネーブル入力、／ＣＳはチップ・セレクト入力、／ＲＡＳはロウ・アドレス・ストローブ入力、／ＣＡＳはカラム・アドレス・ストローブ入力、／ＷＥはライト・イネーブル入力、ＡＤＤはアドレス入力、そして、ＢＡはバンク・アドレス入力である。図１に示すＤＲＡＭは、クロック入力ＣＫ及び／ＣＫに同期して入力される／ＣＳ、／ＲＡＳ、／ＣＡＳ及び／ＷＥの論理レベルの組み合わせにより決まるＲｅａｄ、Ｗｒｉｔｅ、Ｒｅｆ等のコマンドが入力されると、通常動作モードにおいて、入力されるコマンドに応じた読み出し、書き込み、リフレッシュ等の動作を行う。
【００３４】
また、図１に示すＤＲＡＭは、レジスタライトコマンド（ＲＷコマンド）、テストライトコマンド（ＴＷコマンド）が入力されると、テスト動作モードにおいて、入力されるコマンドに応じたレジスタへの書き込み、メモリセルへの書き込み動作を行う。
【００３５】
ここで、内部ＣＬＫ生成回路１７は、外部からクロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥが入力され、内部クロック信号を生成する回路である。この内部クロック信号は、コマンド入力回路１８、Ｘデコーダ及びＸタイミング生成回路１２、Ｙデコーダ及びＹタイミング生成回路１３、データ制御回路１４に分配され、各回路の動作タイミングの基準とされる。
【００３６】
コマンド入力回路１８は、リードコマンドやライトコマンド（Ｗコマンド）などの動作コマンドを解読し、動作コマンドを実行するための各種の信号を生成し、Ｘデコーダ及びＸタイミング生成回路１２、Ｙデコーダ及びＹタイミング生成回路１３及びデータ制御回路１４に供給する回路である。
動作コマンドは、外部から、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを用いて入力される。本実施形態において、レジスタライトコマンド（ＲＷ１コマンド、ＲＷ２コマンド）、テストテストコマンド（ＴＷコマンド）も、上記信号の論理レベルの組合せでコマンドデコーダ１３０に入力され、解読される。
【００３７】
Ｘデコーダ及びＸタイミング生成回路１２は、外部から入力されるアドレス信号Ａ０〜Ａ１３及びバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２のうち、メモリセルアレイ３００の行を選択するためのローアドレス信号が入力される回路である。
また、Ｙデコーダ及びＹタイミング生成回路１３は、外部から入力されるアドレス信号Ａ０〜Ａ１３及びバンクアドレス信号ＢＡ０，ＢＡ１，ＢＡ２のうち、メモリセルアレイ３００の列を選択するためのカラムアドレス信号が入力される回路である。
【００３８】
メモリアレイ１１は、ｍバンクにより構成されている。各バンクは、メモリマット１１２を、さらに複数列ワード線ＷＬと並行に配置して構成される。メモリマット１１２は、複数のワード線ＷＬと複数のビット線ＢＬの交点に設けられた複数のメモリセルＭＣからなるサブメモリマット（ＭＣアレイ１１１）を複数配列して構成される。
また、ＭＣアレイ１１１は、メモリセルＭＣから読み出された情報を増幅する等の動作を行う複数のセンスアンプＳＡからなるセンスアンプ領域と、複数のワード線ＷＬを駆動する複数のサブワードドライバＳＷＤからなるサブワードドライバ領域で囲まれている。
センスアンプＳＡは、読み出し動作において、ＭＣアレイ１１１のビット線上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、Ｘデコーダ及びＸタイミング生成回路１２から出力される不図示のセンスアンプ駆動信号により制御される。
【００３９】
メモリアレイ１１は、Ｘ制御回路１１３と、Ｙ制御回路１１４によって制御される。これらの制御回路各々は、それぞれＸデコーダ及びＸタイミング生成回路１２、Ｙデコーダ及びＹタイミング生成回路１３が出力する制御信号によって制御される。
Ｘ制御回路１１３は、Ｘデコーダ及びＸタイミング生成回路１２から出力されるローアドレス信号に基づき、サブワードドライバＳＷＤに接続されるワード線を択一的に選択する回路である。
Ｙ制御回路１１４は、不図示のカラムスイッチを備える。カラムスイッチは、Ｙデコーダ及びＹタイミング生成回路１３から出力されるカラムアドレス信号に基づき、カラムスイッチ選択信号を出力し、ＭＣアレイ１１１のビット線と不図示のローカルＩＯ線を接続する。また、Ｙ制御回路１１４は、ローカルＩＯ線と不図示のメインＩＯ線を接続する。また、Ｙ制御回路１１４は、メインＩＯ線とリードライトバスＲＷＢＵＳを接続する。センスアンプＳＡ、カラムスイッチ、ローカルＩＯ、メインＩＯ線及びリードライトバスＲＷＢＵＳの接続関係については、後述する。
【００４０】
メモリアレイ１１、データラッチ回路１５及び入出力インターフェース１６は、データ転送用バス１０１〜１０３を介して接続され、データ転送はデータ制御回路１４により制御される。データ入出力（ＤＱ）、データストローブ入出力（ＤＱＳ、／ＤＱＳ）等のデータの外部への出力タイミングはＤＬＬ回路１９により制御される。
データラッチ回路１５は、入出力データを一時的に格納する回路である。入出力インターフェース１６は、外部端子へのデータＤＱの出力と、外部端子からのデータＤＱの入力を行う回路である。
ＤＬＬ回路１９は、外部のクロック信号ＣＫ，／ＣＫを遅延させて、入出力インターフェース１６の動作タイミングを定める内部クロック信号を生成する回路である。
【００４１】
本実施形態において、半導体記憶装置は、データＤＱを取り込む入出力端子を複数備える。また、入出力インターフェース１６は、通常動作モードの書き込み動作において、各入出力端子ＤＱからシリアルに入力されるデータ列を、データラッチ回路１５へ一時的に格納させる。また、データ制御回路１４は、データラッチ回路に一時的に格納されたデータを、内部ＣＬＫ生成回路１７から入力される内部クロックに同期させて、データ入出力端子ＤＱに対応するそれぞれのデータ転送用バス１０１（リードライトバスＲＷＢＵＳ）へシリアルに出力する。
【００４２】
また、テスト動作モードにおける書き込み動作において、入出力インターフェース１６は、複数の入出力端子ＤＱからシリアルに共通入力される縮約されたデータ列を、データラッチ回路１５へ格納させる。
また、データ制御回路１４は、データラッチ回路に一時的に格納された縮約されたデータを、内部ＣＬＫ生成回路１７から入力される内部クロックに同期させて、データ入出力端子ＤＱに対応するそれぞれのデータ転送用バス１０１（リードライトバスＲＷＢＵＳ）へシリアルに出力する。なお、リードライトバスＲＷＢＵＳからセンスアンプまでのデータ転送経路については、本実施形態の特徴部であり、次に図２を用いて詳述する。
【００４３】
図２は、本発明の半導体記憶装置におけるＭＣアレイの構成を示す図である。図２において、図６と同一の部分には同一の符号を付している。
図２は、ＭＣアレイにおけるメモリセルが、ビット線、センスアンプＳＡ、不図示のカラムスイッチ、ローカルＩＯ線、サブワードクロスにおけるスイッチＳＷ、メインＩＯ線及びリードライトアンプを介してリードライトバスＲＷＢＵＳへ接続されていることを示している。ここで、カラムスイッチ以降リードライトアンプまでは、図１におけるＹ制御回路１１４に含まれるスイッチ、回路等であり、主にＹデコーダ及びＹタイミング生成回路１３により、タイミング等を制御され動作する。
【００４４】
図２に示すＭＣアレイ１〜４は、図１に示したＭＣアレイ１１１に対応するメモリセルアレイであり、それぞれ複数のワード線、複数のビット線及びそれらの交点に設けられたメモリセルより構成される同一容量のメモリセルアレイである。
例えば、図２に示すＭＣアレイ１は、ＸアドレスＸ０〜Ｘ７の８ビットの論理レベルの組合せで選択される２５６本のワード線と、ＹアドレスＹ０〜Ｙ７の８ビットの論理レベルの組合せで選択され、データ入出力端子ＤＱ２及びＤＱ３とデータの授受を行う５１２本のビット線ＢＬと、ワード線及びビット線の交点に設けられた１２８ｋビットのメモリセルから構成される。
【００４５】
同様に、ＭＣアレイ２も、ＭＣアレイ１と同じく１２８ｋビットのメモリセルから構成される。しかし、ＭＣアレイ２は、対応するＹアドレスＹ８の論理レベルが、ＭＣアレイ１と相補の関係にあるので、通常動作モードにおいては、ＭＣアレイ１とＭＣアレイ２に同時にデータが書き込まれ、或いは読み出されることはない。なお、テスト動作モードにおいては、ＭＣアレイ１及びＭＣアレイ２中のメモリセルのうち、ＸアドレスＸ０〜Ｘ７及びＹアドレスＹ０〜Ｙ７の論理レベルが同一のセルへ、データが書き込まれる。
【００４６】
また、図２において、ＭＣアレイ３及びＭＣアレイ４は、ＭＣアレイ１及びＭＣアレイ２とはＸアドレス信号Ｘ８より上位のアドレス信号の論理レベルが異なるメモリセルアレイである。また、ＭＣアレイ１及びＭＣアレイ２におけるビット線は、上記の通りデータ入出力端子ＤＱ２及びＤＱ３とデータの授受を行うビット線であるが、図２においては示していない他のＭＣアレイにおいては、他のデータ入出力端子ＤＱともデータの授受が行われる。例えばデータ入出力端子は、データ入出力端子ＤＱ０〜ＤＱ７の８ビット構成であってもよく、その場合、データ入出力端子ＤＱ０とＤＱ１、入出力端子ＤＱ４とＤＱ５、入出力端子ＤＱ６とＤＱ７に対応するＭＣアレイが、図１で示した半導体記憶装置のメモリアレイ１１中に配置されている。
【００４７】
図２においては、説明の便宜上、ＭＣアレイ１内のメモリセルＭＣ０〜ＭＣ７とＭＣアレイ２内のメモリセルＭＣ８〜ＭＣ１５を示している。すなわち、ＭＣアレイ１においては、データ入出力端子ＤＱ３からデータが入力されるメモリセルＭＣ０〜ＭＣ３と、データ入出力端子ＤＱ２からデータが入力されるメモリセルＭＣ４〜ＭＣ７が、同一ワード線ＷＬ１に接続されている。また、ＭＣアレイ２においては、データ入出力端子ＤＱ３からデータが入力されるメモリセルＭＣ８〜ＭＣ１１と、データ入出力端子ＤＱ２からデータが入力されるメモリセルＭＣ１２〜ＭＣ１５が、同一ワード線ＷＬ２に接続されている。
【００４８】
また、図２に示すサブワードドライバＳＷＤ１〜ＳＷＤ５は、図１に示したサブワードドライバＳＷＤに相当し、図１におけるＸ制御回路１１３から入力される制御信号により、ＭＣアレイ中の１本のワード線を択一的に選択する。本実施形態においては、図２に示すように、サブワードドライバＳＷＤ１がワード線ＷＬ１を、サブワードドライバＳＷＤ２がワード線ＷＬ２を選択するものとする。
【００４９】
各メモリセルアレイの左右には、図１に示したセンスアンプＳＡが配置される。
図２において、メモリセルＭＣ０〜ＭＣ７各々は、それぞれＭＣアレイ１の左右いずれかに配置されたセンスアンプＳＡ０〜ＳＡ７へ、それぞれのビット線（ＢＬ）を介して接続される。また、メモリセルＭＣ８〜ＭＣ１５各々は、それぞれＭＣアレイ２の左右いずれかに配置されたセンスアンプＳＡ８〜ＳＡ１５へ、それぞれのビット線（ＢＬ）を介して接続される。
【００５０】
ＭＣアレイ１において、メモリセルＭＣ０は、ビット線（BL（DQ3，Y=0）、以下ビット線ＢＬ０とする）を介してセンスアンプＳＡ０へ、メモリセルＭＣ１は、ビット線（BL（DQ3，Y=1）、以下ビット線ＢＬ１とする）を介してセンスアンプＳＡ１へ、メモリセルＭＣ２は、ビット線（BL（DQ3，Y=2）、以下ビット線ＢＬ２とする）を介してセンスアンプＳＡ２へ、メモリセルＭＣ３は、ビット線（BL（DQ3，Y=3）、以下ビット線ＢＬ３とする）を介してセンスアンプＳＡ３へ、それぞれ接続される。
【００５１】
また、ＭＣアレイ１において、メモリセルＭＣ４は、ビット線（BL（DQ2，Y=0）、以下ビット線ＢＬ４とする）を介してセンスアンプＳＡ４へ、メモリセルＭＣ５は、ビット線（BL（DQ2，Y=1）、以下ビット線ＢＬ５とする）を介してセンスアンプＳＡ５へ、メモリセルＭＣ６は、ビット線（BL（DQ2，Y=2）、以下ビット線ＢＬ６とする）を介してセンスアンプＳＡ６へ、メモリセルＭＣ７は、ビット線（BL（DQ2，Y=3）、以下ビット線ＢＬ７とする）を介してセンスアンプＳＡ７へ、それぞれ接続される。
【００５２】
一方、ＭＣアレイ２において、メモリセルＭＣ８は、ビット線（BL’（DQ3，Y=0）、以下ビット線ＢＬ８とする）を介してセンスアンプＳＡ８へ、メモリセルＭＣ９は、ビット線（BL’（DQ3，Y=1）、以下ビット線ＢＬ９とする）を介してセンスアンプＳＡ９へ、メモリセルＭＣ１０は、ビット線（BL’（DQ3，Y=2）、以下ビット線ＢＬ１０とする）を介してセンスアンプＳＡ１０へ、メモリセルＭＣ１１は、ビット線（BL’（DQ3，Y=3）、以下ビット線ＢＬ１１とする）を介してセンスアンプＳＡ１１へ、それぞれ接続される。
【００５３】
また、ＭＣアレイ２において、メモリセルＭＣ１２は、ビット線（BL’（DQ2，Y=0）、以下ビット線ＢＬ１２とする）を介してセンスアンプＳＡ１２へ、メモリセルＭＣ１３は、ビット線（BL’（DQ2，Y=1）、以下ビット線ＢＬ１３とする）を介してセンスアンプＳＡ１３へ、メモリセルＭＣ１４は、ビット線（BL’（DQ2，Y=2）、以下ビット線ＢＬ１４とする）を介してセンスアンプＳＡ１４へ、メモリセルＭＣ１５は、ビット線（BL’（DQ2，Y=3）、以下ビット線ＢＬ１５とする）を介してセンスアンプＳＡ１５へ、それぞれ接続される。
【００５４】
各センスアンプは、不図示のカラムスイッチを介して、図２において上下方向に配置されるローカルＩＯ線対（LIO pair）へ接続される。
センスアンプＳＡ０は、ローカルＩＯ線対（LIO pair（DQ3，Y=0）、以下ローカルＩＯ線対ＬＩＯ３０とする）へ、センスアンプＳＡ１は、ローカルＩＯ線対（LIO pair（DQ3，Y=1）、以下ローカルＩＯ線対ＬＩＯ３１とする）へ、センスアンプＳＡ２は、ローカルＩＯ線対（LIO pair（DQ3，Y=2）、以下ローカルＩＯ線対ＬＩＯ３２とする）へ、センスアンプＳＡ３は、ローカルＩＯ線対（LIO pair（DQ3，Y=3）、以下ローカルＩＯ線対ＬＩＯ３３とする）へ、それぞれ接続される。
【００５５】
また、センスアンプＳＡ４は、ローカルＩＯ線対（LIO pair（DQ2，Y=0）、以下ローカルＩＯ線対ＬＩＯ２０とする）へ、センスアンプＳＡ５は、ローカルＩＯ線対（LIO pair（DQ2，Y=1）、以下ローカルＩＯ線対ＬＩＯ２１とする）へ、センスアンプＳＡ６は、ローカルＩＯ線対（LIO pair（DQ2，Y=2）、以下ローカルＩＯ線対ＬＩＯ２２とする）へ、センスアンプＳＡ７は、ローカルＩＯ線対（LIO pair（DQ2，Y=3）、以下ローカルＩＯ線対ＬＩＯ２３とする）へ、それぞれ接続される。
【００５６】
また、センスアンプＳＡ８は、センスアンプＳＡ０と同じくローカルＩＯ線対ＬＩＯ３０へ、センスアンプＳＡ９は、センスアンプＳＡ１と同じくローカルＩＯ線対ＬＩＯ３１へ、センスアンプＳＡ１０は、センスアンプＳＡ２と同じく、ローカルＩＯ線対ＬＩＯ３２へ、センスアンプＳＡ１１は、センスアンプＳＡ３と同じく、ローカルＩＯ線対ＬＩＯ３３へ、それぞれ接続される。
【００５７】
また、センスアンプＳＡ１２は、センスアンプＳＡ４と同じく、ローカルＩＯ線対ＬＩＯ２０へ、センスアンプＳＡ１３は、センスアンプＳＡ５と同じく、ローカルＩＯ線対ＬＩＯ２１へ、センスアンプＳＡ１４は、センスアンプＳＡ６と同じく、ローカルＩＯ線対ＬＩＯ２２へ、センスアンプＳＡ１５は、センスアンプＳＡ７と同じく、ローカルＩＯ線対ＬＩＯ２３へ、それぞれ接続される。
【００５８】
各センスアンプとローカルＩＯ線との接続は、図２に示すＹセレクタ（Ｙ８）がカラムスイッチ選択信号を出力することにより行われる。このＹセレクタ（Ｙ８）は、図１におけるＹ制御回路１１４に備えられた回路であり、Ｙデコーダ及びＹタイミング生成回路１３により制御される。Ｙセレクタ（Ｙ８）は、通常動作モードにおいて、例えばＷコマンドが入力されると、Ｙアドレス信号Ｙ２〜Ｙ８の論理レベルの組合せ（１２８通り）に従って、図２に示すカラムスイッチ選択信号Ｙ８ＴまたはＹ８Ｂを出力し、ＭＣアレイ１における８個のカラムスイッチの開閉またはＭＣアレイ２における８個のカラムスイッチの開閉を行う。
【００５９】
一方、Ｙセレクタ（Ｙ８）は、テスト動作モードにおいてＴＷコマンドが入力されると、入力されるテスト動作モード制御信号ＭＹＳにより、Ｙアドレス信号Ｙ８の論理レベルに関らず、Ｙアドレス信号Ｙ２〜Ｙ７の論理レベルの組合せ（６４通り）に従って、図２に示すカラムスイッチ選択信号Ｙ８Ｔ及びＹ８Ｂを出力し、ＭＣアレイ１における８個のカラムスイッチ及びＭＣアレイ２における８個のカラムスイッチの同時開閉を行う。
【００６０】
また、ローカルＩＯ線対は、それぞれサブワードクロスＳＷＣにおいて、各スイッチＳＷを介して、図２において左右方向に配置されるメインＩＯ線対（MIO pair）へ接続される。
なお、上記スイッチＳＷの接続制御のタイミングは、図１に示すＸデコーダ及びＸタイミング生成回路１２及びＹデコーダ及びＹタイミング生成回路１３が行うものである。ここで、Ｘデコーダ及びＸタイミング生成回路１２が接続制御に関与する理由は、図２に示したＭＣアレイ３、ＭＣアレイ４は、ＭＣアレイ１、ＭＣアレイ２とリードライトアンプ等を共有するため、ローカルＩＯ線対とメインＩＯ線対の接続には、Ｘアドレス信号の論理も必要とするためである。
【００６１】
ローカルＩＯ線対ＬＩＯ３０は、サブワードクロスＳＷＣ２−２におけるスイッチＳＷ０を介して、メインＩＯ線対（MIO pair（DQ3，Y=0）、以下メインＩＯ線対ＭＩＯ３０とする）へ接続される。また、ローカルＩＯ線対ＬＩＯ３１は、サブワードクロスＳＷＣ２−１におけるスイッチＳＷ１を介してメインＩＯ線対（MIO pair（DQ3，Y=1）、以下メインＩＯ線対ＭＩＯ３１とする）へ接続される。また、ローカルＩＯ線対ＬＩＯ３２は、サブワードクロスＳＷＣ３−２におけるスイッチＳＷ２を介してメインＩＯ線対（MIO pair（DQ3，Y=2）、以下メインＩＯ線対ＭＩＯ３２とする）へ接続される。また、ローカルＩＯ線対ＬＩＯ３３は、サブワードクロスＳＷＣ３−１におけるスイッチＳＷ３を介して、メインＩＯ線対（MIO pair（DQ3，Y=3）、以下メインＩＯ線対ＭＩＯ３３とする）へ接続される。
【００６２】
ローカルＩＯ線対ＬＩＯ２０は、サブワードクロスＳＷＣ４−２におけるスイッチＳＷ４を介してメインＩＯ線対（MIO pair（DQ2，Y=0）、以下メインＩＯ線対ＭＩＯ２０とする）へ接続される。また、ローカルＩＯ線対ＬＩＯ２１は、サブワードクロスＳＷＣ４−１におけるスイッチＳＷ５を介してメインＩＯ線対（MIO pair（DQ2，Y=1）、以下メインＩＯ線対ＭＩＯ２１とする）へ接続される。また、ローカルＩＯ線対ＬＩＯ２２は、サブワードクロスＳＷＣ５−２におけるスイッチＳＷ６を介してメインＩＯ線対（MIO pair（DQ2，Y=2）、以下メインＩＯ線対ＭＩＯ２２とする）へ接続される。また、ローカルＩＯ線対ＬＩＯ２３は、サブワードクロスＳＷＣ５−１におけるスイッチＳＷ７を介して、メインＩＯ線対（MIO pair（DQ2，Y=3）、以下メインＩＯ線対ＭＩＯ２３とする）へ接続される。
【００６３】
図２において、各メインＩＯ線対と、リードライトバスＲＷＢＵＳの間には、リードライトアンプ２２、ライトレジスタ２３（保持回路）、セレクタ２４（選択回路）及びシリアルパラレル変換回路２１（展開回路）が配置される。これらの回路は、図１におけるＹ制御回路１１４に含まれる回路である。リードライトアンプ２２は通常動作モードにおける、読み出し及び書き込み動作において、メインＩＯ線対とリードライトバスＲＷＢＵＳの間でデータの授受を行う回路である。一方、ライトレジスタ２３、セレクタ２４は、本実施形態におけるテスト動作モードにおいて、メインＩＯ線対とリードライトバスＲＷＢＵＳの間でデータの授受を行う回路である。
【００６４】
シリアルパラレル変換回路２１は、通常動作モードまたはテスト動作モードの書き込み動作において、リードライトバスＲＷＢＵＳに入力されるシリアルデータを並列データに変換し、Ｙアドレス信号Ｙ０〜Ｙ１の論理レベルの組合せ（４通り）に対応するリードライトアンプ２２またはセレクタ２４に、データを１ビットずつ転送する回路である。一方、シリアルパラレル変換回路２１は、通常動作モードの読み出し動作において、メインＩＯ線対から入力されるリードライトアンプ２２へ入力されるデータを、Ｙアドレス信号Ｙ０〜Ｙ１の論理レベルの組合せ（４通り）に対応するＹ＝０、Ｙ＝１、Ｙ＝２、Ｙ＝３の順番にリードライトバスＲＷＢＵＳにシリアルに出力する。
【００６５】
リードライトアンプＲＷＡ０〜ＲＷＡ３は、通常動作モードのリード読み出し動作において、メインＩＯ線対ＭＩＯ３０〜メインＩＯ線対ＭＩＯ３３各々のデータを、それぞれシリアルパラレル変換回路２１ａを介して、リードライトバスＲＷＢＵＳ１へ転送する。また、リードライトアンプＲＷＡ０〜ＲＷＡ３は、通常動作モードの書き込み動作において、シリアルパラレル変換回路２１ａが並列データに変換した各々のデータを、メインＩＯ線対ＭＩＯ３０〜メインＩＯ線対ＭＩＯ３３それぞれへ転送する回路である。
【００６６】
リードライトアンプＲＷＡ４〜ＲＷＡ７は、通常動作モードのリード読み出し動作において、メインＩＯ線対ＭＩＯ２０〜メインＩＯ線対ＭＩＯ２３各々のデータを、それぞれシリアルパラレル変換回路２１ｂを介して、リードライトバスＲＷＢＵＳ２へ転送する。また、リードライトアンプＲＷＡ４〜ＲＷＡ７は、通常動作モードの書き込み動作において、シリアルパラレル変換回路２１ｂが並列データに変換した各々のデータを、メインＩＯ線対ＭＩＯ２０〜メインＩＯ線対ＭＩＯ２３へ転送する回路である。
【００６７】
シリアルパラレル変換回路２１ａは、通常動作モードの読み出し動作において、リードライトアンプＲＷＡ０〜ＲＷＡ３から入力される並列の４ビットデータをシリアルデータへ変換し、Ｙアドレス信号Ｙ０〜Ｙ１の論理レベルの組合せ（４通り）に対応するＹ＝０、Ｙ＝１、Ｙ＝２、Ｙ＝３の順番に、リードライトバスＲＷＢＵＳ１にシリアルに出力する。これにより、図１における入出力インターフェース１６から、入出力端子ＤＱ３へ４ビットのＤＱデータがシリアルに出力される。
【００６８】
また、シリアルパラレル変換回路２１ａは、通常動作モード及びテスト動作モードの書き込み動作において、リードライトバスＲＷＢＵＳ１にシリアルに入力される４ビットのデータを、４ビットの並列データに変換し、リードライトアンプＲＷＡ０〜ＲＷＡ３またはセレクタＳＥＬ０〜ＳＥＬ３へ出力する。なお、通常動作モードにおいて、４ビットのシリアルデータは、入出力端子ＤＱ３から、図１における入出力インターフェース１６を介して、リードライトバスＲＷＢＵＳ１に入力されるデータである。一方、テスト動作モードにおいて、４ビットのシリアルデータは、縮約された入出力端子ＤＱ３及び入出力端子ＤＱ２から、図１における入出力インターフェース１６を介して、リードライトバスＲＷＢＵＳ１及びリードライトバスＲＷＢＵＳ２に共通に入力されるデータである。
【００６９】
シリアルパラレル変換回路２１ｂは、通常動作モードの読み出し動作において、リードライトアンプＲＷＡ４〜ＲＷＡ７から入力される並列の４ビットデータをシリアルデータへ変換し、Ｙアドレス信号Ｙ０〜Ｙ１の論理レベルの組合せ（４通り）に対応するＹ＝０、Ｙ＝１、Ｙ＝２、Ｙ＝３の順番に、リードライトバスＲＷＢＵＳ２にシリアルに出力する。これにより、図１における入出力インターフェース１６から、入出力端子ＤＱ２へ４ビットのＤＱデータがシリアルに出力される。
【００７０】
また、シリアルパラレル変換回路２１ｂは、通常動作モード及びテスト動作モードの書き込み動作において、リードライトバスＲＷＢＵＳ２にシリアルに入力される４ビットのデータを、４ビットの並列データに変換し、リードライトアンプＲＷＡ４〜ＲＷＡ７またはセレクタＳＥＬ４〜ＳＥＬ７へ出力する。なお、通常動作モードにおいて、４ビットのシリアルデータは、入出力端子ＤＱ２から、図１における入出力インターフェース１６を介して、リードライトバスＲＷＢＵＳ２に入力されるデータである。一方、テスト動作モードにおいて、４ビットのシリアルデータは、上述の通り、縮約された入出力端子ＤＱ３及び入出力端子ＤＱ２から、図１における入出力インターフェース１６を介して、リードライトバスＲＷＢＵＳ１及びリードライトバスＲＷＢＵＳ２に共通に入力されるデータである。
【００７１】
このように、テスト動作モードにおける書き込み動作において、入出力端子ＤＱ３と入出力端子ＤＱ２に入力されるデータは縮約されている（シリアルに入力されるデータが同一である）。しかし、後述するようにセレクタＳＥＬ０〜セレクタＳＥＬ３各々は、１回目のレジスタライトコマンド（ＲＷ１コマンドとする）が入力されると、セレクタをイネーブルにするセレクタ選択信号ＳＥＬＡにより制御され、隣接する各ライトレジスタへデータを転送する。
【００７２】
また、セレクタＳＥＬ４〜セレクタＳＥＬ７各々は、２回目のレジスタライトコマンド（ＲＷ２コマンドとする）が入力されると、セレクタをイネーブルにするセレクタ選択信号ＳＥＬＢにより制御され、隣接する各ライトレジスタへ任意のデータを転送する。従って、ＲＷ１コマンド、ＲＷ２コマンドに対応して、ＲＷＢＵＳへ入力されるシリアルデータを別々のデータとすることで、各ライトレジスタが保持するデータを任意のデータとすることができる。
【００７３】
図２において、ライトレジスタＷＲ０〜ＷＲ７各々は、それぞれセレクタＳＥＬ０〜７に隣接して配置され、テスト動作モードの書き込み動作において、レジスタライトコマンド（ＲＷ１コマンドまたはＲＷ２コマンド）が入力されると、各セレクタから入力されるデータを保持する回路である。また、ライトレジスタＷＲ０〜ＷＲ７各々は、テスト動作モードの書き込み動作において、テストライトコマンド（ＴＷコマンド）が入力されると、それぞれに対応するメインＩＯ線対へデータ（テストデータ）を出力する回路である。
【００７４】
ライトレジスタＷＲ０は、セレクタＳＥＬ０から入力されるデータをラッチし、メインＩＯ線対ＭＩＯ３０へ、保持したテストデータを出力する。また、ライトレジスタＷＲ１は、セレクタＳＥＬ１から入力されるデータをラッチし、メインＩＯ線対ＭＩＯ３１へ、保持したテストデータを出力する。また、ライトレジスタＷＲ２は、セレクタＳＥＬ２から入力されるデータをラッチし、メインＩＯ線対ＭＩＯ３２へ、保持したテストデータを出力する。また、ライトレジスタＷＲ３は、セレクタＳＥＬ３から入力されるデータをラッチし、メインＩＯ線対ＭＩＯ３３へ、保持したテストデータを出力する。
【００７５】
ライトレジスタＷＲ４は、セレクタＳＥＬ４から入力されるデータをラッチし、メインＩＯ線対ＭＩＯ２０へ、保持したテストデータを出力する。また、ライトレジスタＷＲ５は、セレクタＳＥＬ５から入力されるデータをラッチし、メインＩＯ線対ＭＩＯ２１へ、保持したテストデータを出力する。また、ライトレジスタＷＲ６は、セレクタＳＥＬ６から入力されるデータをラッチし、メインＩＯ線対ＭＩＯ２２へ、保持したテストデータを出力する。また、ライトレジスタＷＲ７は、セレクタＳＥＬ７から入力されるデータをラッチし、メインＩＯ線対ＭＩＯ２３へ、保持したテストデータを出力する。
【００７６】
図３は、上述のセレクタ（選択回路）、ライトレジスタの構成を詳細に示す図である。
図３においては、図２とは異なり、一対のメインＩＯ線対（ＭＩＯＴ、ＭＩＯＢ）に対して、リードライトアンプ２２、ライトレジスタ２３（保持回路）、セレクタ２４（選択回路）及びシリアルパラレル変換回路２１（展開回路）が設けられている。このように、一対のメインＩＯ線対（ＭＩＯＴ、ＭＩＯＢ）に対して、上記各回路を１個ずつ設ける構成としてもよい。あるいは、図２におけるように１個のシリアルパラレル変換回路に対して、リードライトアンプ２２、ライトレジスタ２３、セレクタ２４を４個ずつ設ける構成としてもよい。
【００７７】
また、図３において、メインＩＯ線ＭＩＯＴ、メインＩＯ線ＭＩＯＢを駆動する駆動回路ＤＲＶＴ、駆動回路ＤＲＶＢを設ける構成としている。図２に対応するリードライトアンプ２２、ライトレジスタ２３も、それぞれ図３における駆動回路に相当する駆動回路を備えるものであるが、図３においては、リードライトアンプ２２、ライトレジスタ２３で駆動回路を共有する構成としている。
【００７８】
図３において、シリアルパラレル変換回路２１の出力は、リードライトアンプ２２及びセレクタ２４に共通に接続される。ライトレジスタ２３の出力は、Ｐチャネル型トランジスタＱＰ０３及びＮチャネル型トランジスタＱＮ０３から構成されるトランスファーゲートを介して、駆動回路ＤＲＶＴ及びインバータ回路４０へ接続される。インバータ回路４０は、駆動回路ＤＲＶＢへ接続される。上記トランスファーゲートは、ＴＷコマンドが入力されるとＨレベルとなるテスト信号ＰＴＥＳＴ及びその論理反転信号であるテスト信号ＰＴＥＳＴＢにより開閉制御される。
【００７９】
また、リードライトアンプ２２の出力は、Ｐチャネル型トランジスタＱＰ０１及びＮチャネル型トランジスタＱＮ０１から構成されるトランスファーゲートを介して、駆動回路ＤＲＶＴ及びインバータ回路４０へ接続される。このトランスファーゲートは、Ｗコマンドが入力されるとＨレベルとなる制御信号ＮＷ及びその論理反転信号である制御信号ＮＷＢにより開閉制御される。
【００８０】
駆動回路ＤＲＶＴは、Ｐチャネル型トランジスタＱＰ２１、Ｎチャネル型トランジスタＱＮ２１、インバータ回路３１、ＮＡＮＤ回路３２及びＮＯＲ回路３３により構成される。
駆動回路ＤＲＶＢは、Ｐチャネル型トランジスタＱＰ３１、Ｎチャネル型トランジスタＱＮ３１、インバータ回路４１、ＮＡＮＤ回路４２及びＮＯＲ回路４３により構成される。
【００８１】
駆動回路ＤＲＶＴ及び駆動回路ＤＲＶＢは、入力されるＷコマンド、ＴＷコマンドの区別なく、書き込み動作においてイネーブルになる制御信号ＷＥＮにより活性化される。駆動回路ＤＲＶＴ及び駆動回路ＤＲＶＢは、Ｗコマンドが入力されると、リードライトアンプ２２が出力するデータが「１」の場合、メインＩＯ線ＭＩＯＴをＨレベル（論理レベル「１」）へ、メインＩＯ線ＭＩＯＢをＬレベル（論理レベル「０」）へ駆動する。また、リードライトアンプ２２が出力するデータが「０」の場合、メインＩＯ線ＭＩＯＴをＬレベル（論理レベル「０」）へ、メインＩＯ線ＭＩＯＢをＨレベル（論理レベル「１」）へ駆動する。
【００８２】
また、駆動回路ＤＲＶＴ及び駆動回路ＤＲＶＢは、ＴＷコマンドが入力されると、ライトレジスタ２３が保持するデータが「１」の場合、メインＩＯ線ＭＩＯＴをＨレベル（論理レベル「１」）へ、メインＩＯ線ＭＩＯＢをＬレベル（論理レベル「０」）へ駆動する。また、ライトレジスタ２３が保持するデータが「０」の場合、メインＩＯ線ＭＩＯＴをＬレベル（論理レベル「０」）へ、メインＩＯ線ＭＩＯＢをＨレベル（論理レベル「１」）へ駆動する。
【００８３】
メモリセルから、センスアンプ、カラムスイッチ、ローカルＩＯ線対、サブワードクロス、メインＩＯ線対を経て、リードライトバスＲＷＢＵＳへ至る経路を、以上のような構成としたので、本実施形態における半導体記憶装置は、テスト動作モードにおいて、次に説明する書き込み動作を行う。
図４は、図１における半導体記憶装置及び図２に示したメモリセルアレイ（ＭＣアレイ１及びＭＣアレイ２）の動作を説明するタイミングチャートである。
【００８４】
図１に示すコマンド入力回路１８は、レジスタライトコマンド（ＲＷ１コマンド）が入力されると、データ制御回路１４を制御する。データ制御回路１４は、ＤＬＬ１９が出力する内部クロック信号に同期して、縮約された入出力端子（入出力端子ＤＱ３及び入出力端子ＤＱ２）から入力される４ビットのシリアルデータを、データラッチ回路１５に一時的に格納させる。また、データ制御回路１４は、データラッチ回路１５を制御し、４ビットのシリアルデータをリードライトバスＲＷＢＵＳ１及びリードライトバスＲＷＢＵＳ２へ転送させる。リードライトバスＲＷＢＵＳ１及びリードライトバスＲＷＢＵＳ２へシリアルに入力されるデータは、メモリセルＭＣ０〜ＭＣ３及びメモリセルＭＣ８〜ＭＣ１１に対応するデータ「１」、「０」、「０」、「０」の４ビットのデータ列である。
【００８５】
Ｙデコーダ及びＹタイミング生成回路１３は、Ｙ制御回路１１４におけるシリアルパラレル変換回路２１ａを制御し、セレクタＳＥＬ０、セレクタＳＥＬ１、セレクタＳＥＬ２及びセレクタＳＥＬ３を活性化するセレクタ選択信号ＳＥＬＡをＨレベルにする。シリアルパラレル変換回路２１ａは、リードライトバスＲＷＢＵＳ１へ入力される４ビットのシリアルデータを、４ビットの並列データ「１」、「０」、「０」、「０」に展開し、先頭から順番にセレクタＳＥＬ０、セレクタＳＥＬ１、セレクタＳＥＬ２、セレクタＳＥＬ３を介して、ライトレジスタＷＲ０、ＷＲ１、ＷＲ２、ＷＲ３へ転送する。
【００８６】
この順番は、データ書き込み先であるメモリセルの番地を示すＹアドレス信号Ｙ０〜Ｙ１の論理レベルに対応する。すなわち、図２で示すＹ＝０、Ｙ＝１、Ｙ＝２、Ｙ＝３に対応する。なお、セレクタＳＥＬ４〜セレクタＳＥＬ７は、セレクタ選択信号ＳＥＬＢがＬレベルであるので、ライトレジスタＷＲ４〜ＷＲ７へデータ転送することはない。これにより、ライトレジスタＷＲ０、ＷＲ１、ＷＲ２、ＷＲ３は、それぞれテストデータ「１」、「０」、「０」、「０」を保持する。
【００８７】
コマンド入力回路１８は、続いて、レジスタライトコマンド（ＲＷ２コマンド）が入力されると、データ制御回路１４を制御する。データ制御回路１４は、ＤＬＬ１９が出力する内部クロック信号に同期して、縮約された入出力端子（入出力端子ＤＱ３及び入出力端子ＤＱ２）から入力される４ビットのシリアルデータを、データラッチ回路１５に一時的に格納させる。また、データ制御回路１４は、データラッチ回路１５を制御し、４ビットのシリアルデータをリードライトバスＲＷＢＵＳ１及びリードライトバスＲＷＢＵＳ２へ転送させる。リードライトバスＲＷＢＵＳ１及びリードライトバスＲＷＢＵＳ２へシリアルに入力されるデータは、メモリセルＭＣ４〜ＭＣ７及びメモリセルＭＣ１２〜ＭＣ１５に対応するデータ「０」、「０」、「０」、「０」の４ビットのデータ列である。
【００８８】
Ｙデコーダ及びＹタイミング生成回路１３は、Ｙ制御回路１１４におけるシリアルパラレル変換回路２１ａを制御し、セレクタＳＥＬ４、セレクタＳＥＬ５、セレクタＳＥＬ６及びセレクタＳＥＬ７を活性化するセレクタ選択信号ＳＥＬＢをＨレベルにする。シリアルパラレル変換回路２１ｂは、リードライトバスＲＷＢＵＳ２へ入力される４ビットのシリアルデータを、４ビットの並列データ「０」、「０」、「０」、「０」に展開し、先頭から順番にセレクタＳＥＬ４、セレクタＳＥＬ５、セレクタＳＥＬ６、セレクタＳＥＬ７を介して、ライトレジスタＷＲ４、ＷＲ５、ＷＲ６、ＷＲ７へ転送する。
【００８９】
この順番は、データ書き込み先であるメモリセルの番地を示すＹアドレス信号Ｙ０〜Ｙ１の論理レベルに対応する。すなわち、図２で示すＹ＝０、Ｙ＝１、Ｙ＝２、Ｙ＝３に対応する。なお、セレクタＳＥＬ０〜セレクタＳＥＬ３は、セレクタ選択信号ＳＥＬＡがＬレベルであるので、ライトレジスタＷＲ０〜ＷＲ３へデータ転送することはない。
ライトレジスタＷＲ４、ＷＲ５、ＷＲ６、ＷＲ７は、それぞれデータ「０」、「０」、「０」、「０」を保持する。
【００９０】
コマンド入力回路１８は、続いて、テストライトコマンド（ＴＷコマンド）が入力されると、Ｘデコーダ及びＸタイミング生成回路１２、Ｙデコーダ及びＹタイミング生成回路１３を制御する。Ｘデコーダ及びＸタイミング生成回路１２は、ローアドレス信号をＸ制御回路１１３に出力し、Ｘ制御回路１１３は、サブワードドライバＳＷＤに接続されるワード線ＷＬ１及びＷＬ２を択一的に選択する。また、Ｘデコーダ及びＸタイミング生成回路１２、Ｙデコーダ及びＹタイミング生成回路１３は、Ｙ制御回路１１４におけるサブワードクロスのＭＣアレイ１及びＭＣアレイ２に対応するスイッチＳＷ０〜ＳＷ７各々を開き、メインＩＯ線対ＭＩＯ３０〜ＭＩＯ３３各々とローカルＩＯ線対ＬＩＯ３０〜ＬＩＯ３３各々、メインＩＯ線対ＭＩＯ２０〜ＭＩＯ２３各々とローカルＩＯ線対ＬＩＯ２０〜ＬＩＯ２３各々を接続する。
【００９１】
次に、Ｙデコーダ及びＹタイミング生成回路１３は、ライトレジスタＷＲ０〜ＷＲ７を制御し、ライトレジスタが保持するテストデータを、それぞれのライトレジスタに対応して設けられた駆動回路からメインＩＯ線対へ出力させる。このとき、ローカルＩＯ線は、メインＩＯ線対及びサブワードクロスＳＷＣにおける各スイッチＳＷを介して接続されているので、各ライトレジスタは対応するローカルＩＯ線対を駆動する。
【００９２】
ライトレジスタＷＲ０は、保持するテストデータが「１」であるので、メインＩＯ線対ＭＩＯ３０及びローカルＩＯ線対ＬＩＯ３０各々のＴ側をＨレベルへ、各々のＢ側をＬレベルへと駆動する。
また、ライトレジスタＷＲ１〜７各々は、保持するテストデータが「０」であるので、メインＩＯ線対ＭＩＯ３１〜ＭＩＯ３３各々とローカルＩＯ線対ＬＩＯ３１〜ＬＩＯ３３各々、ＭＩＯ２０〜ＭＩＯ２３各々とＬＩＯ２０〜ＬＩＯ２３各々のＢ側をＨレベルへ、各々のＴ側をＬレベルへ駆動する。
【００９３】
また、Ｙデコーダ及びＹタイミング生成回路１３は、Ｙセレクタ（Ｙ８）を制御し、カラムスイッチ選択信号を出力させ、データ入出力端子ＤＱ３に対応するローカルＩＯ線対ＬＩＯ３０とセンスアンプＳＡ０及びセンスアンプＳＡ８を、ローカルＩＯ線対ＬＩＯ３１とセンスアンプＳＡ１及びセンスアンプＳＡ９を、ローカルＩＯ線対ＬＩＯ３２とセンスアンプＳＡ２及びセンスアンプＳＡ１０を、ローカルＩＯ線対ＬＩＯ３３とセンスアンプＳＡ３及びセンスアンプＳＡ１１を、それぞれ接続する。
【００９４】
また、Ｙデコーダ及びＹタイミング生成回路１３は、Ｙセレクタ（Ｙ８）を制御し、カラムスイッチ選択信号を出力させ、データ入出力端子ＤＱ２に対応するローカルＩＯ線対ＬＩＯ２０とセンスアンプＳＡ４及びセンスアンプＳＡ１２を、ローカルＩＯ線対ＬＩＯ２１とセンスアンプＳＡ５及びセンスアンプＳＡ１３を、ローカルＩＯ線対ＬＩＯ２２とセンスアンプＳＡ６及びセンスアンプＳＡ１４を、ローカルＩＯ線対ＬＩＯ２３とセンスアンプＳＡ７及びセンスアンプＳＡ１５を、それぞれ接続する。
【００９５】
センスアンプＳＡ０及びセンスアンプＳＡ８は、Ｔ側をＨレベルへ、Ｂ側をＬレベルへ駆動する。こうして、センスアンプＳＡ０はビット線ＢＬ０を介してメモリセルＭＣ０にＨレベルを、センスアンプＳＡ８はビット線ＢＬ８を介してメモリセルＭＣ８にＨレベルを書き込む。また、センスアンプＳＡ１〜ＳＡ７及びセンスアンプＳＡ９〜ＳＡ１５は、各々のＢ側をＨレベルへ、各々のＴ側をＬレベルへ駆動する。こうして、センスアンプＳＡ１〜ＳＡ７各々は、それぞれビット線ＢＬ１〜ＢＬ７を介して、メモリセルＭＣ１〜ＭＣ７各々にＬレベルを、センスアンプＳＡ９〜ＳＡ１５各々は、それぞれビット線ＢＬ９〜ＢＬ１５を介して、メモリセルＭＣ９〜ＭＣ１５各々にＬレベルを書き込む。なお、図２において、メモリセルのうち黒く塗りつぶされたメモリセルはＨレベルが書き込まれたメモリセルを、塗りつぶされていないメモリセルはＬレベルが書き込まれたメモリセルを示している。
【００９６】
従って、本実施形態の半導体記憶装置は、テスト動作モードにおける２回のＲＷコマンドとＴＷコマンドを一組とした場合、この一組のコマンド入力により、ＭＣアレイ１のワード線ＷＬ１上に接続された８個のメモリセルＭＣ０〜７、ＭＣアレイ２のワード線ＷＬ２上に接続された８個のメモリセルＭＣ８〜１５にデータを書き込むことができ、通常動作モードの倍の数のメモリセルへデータを書き込むことができる。
また、同一ワード線ＷＬ１上に接続された８個のメモリセルＭＣ０〜７において、メモリセルＭＣ０にはＨレベル、残りのセルにはＬレベルが書き込まれる。また、同一ワード線ＷＬ２上に接続された８個のメモリセルＭＣ８〜１５において、メモリセルＭＣ８にはＨレベル、残りのセルにはＬレベルが書き込まれる。
【００９７】
上述の通り、１回の書き込み動作においては１６個のメモリセルへ同時にデータが書き込まれる。１６個のセルを一組として、他の組に書き込まれるデータパターンをこの一組と同じデータパターンとすることを考える。ライトレジスタには、ＲＷコマンド入力により必要なテストデータが書き込まれているので、ＴＷコマンドを入力して行う書き込み動作を、ＸアドレスＸ０〜Ｘ７の論理レベルの組合せ（２５６通り）、ＹアドレスＹ２〜Ｙ７の論理レベルの組合せ（６４通り）を変えながら１６ｋ回繰り返す。こうして、ＭＣアレイ１及びＭＣアレイ２におけるそれぞれ１２８ｋメモリセルのデータパターンは、同一ビット線上には同じレベルのデータが、ワード線方向には７本おきにＨレベルのデータが書き込まれたデータパターンとなる。すなわち、本実施形態の半導体記憶装置においては、通常動作モードで書き込むデータパターンと、テスト動作モードで書き込むデータパターンとを、同一のデータパターンとすることができる。
【００９８】
なお、１６個のセルの組毎にデータパターンを変える場合、テスト動作モードにおいて、ＲＷ１コマンド、ＲＷ２コマンド及びＴＷコマンドを一組のコマンド入力として、縮約されたデータ入出力端子ＤＱ２及びＤＱ３に上記と異なるデータ列を入力すればよい。
すなわち、ＲＷ１コマンド及びＲＷ２コマンドに対応して入力されるデータをライトレジスタＷＲ０〜ＷＲ７にラッチしておくことで、対応するメモリセルへ任意のテストデータを書き込むことができる。従って、通常動作モードにおけるワーストデータパターンが、上記説明のようなＭＣアレイ内でワード線方向に８セルごとの繰り返しとなるデータパターンでない場合であっても、テスト動作モードにおいてもＭＣアレイに任意のデータパターンを書き込むことができるので、通常動作モードにおけるデータワーストパターンをテスト動作モードにおいてもＭＣアレイに書き込むことができる。
【００９９】
このように、本実施形態による半導体記憶装置は、複数本のワード線と、複数本のビット線と、該ワード線及び該ビット線の交点の各々にアレイ状に設けられている複数のメモリセルと、を含むメモリセルアレイ（ＭＣアレイ１）を備え、ワード線上にはｍ個（ｍ≧２の整数）のデータ入力端子（データ出入力端子ＤＱ２、ＤＱ３）に対応するメモリセルが接続されている半導体記憶装置であって、ｍ個のデータ入力端子各々に対応して設けられた、メモリセルへ書き込むテストデータを保持する保持回路（ライトレジスタＷＲ０、ＷＲ４等）と、ｍ個のデータ入力端子へ共通に入力されるデータを、保持回路を選択するレジスタライトコマンド（ＲＷ１コマンド、ＲＷ２コマンド）各々に応じて、保持回路へ対応するデータ入力端子毎に供給する選択回路（セレクタＳＥＬ０、ＳＥＬ４等）と、を備え、外部から入力されるテストライトコマンド（ＴＷコマンド）に応じて、テストデータを同時にメモリセルへ書き込むことを特徴とする半導体記憶装置である。
【０１００】
本発明の半導体記憶装置によれば、保持回路は、複数のデータ入力端子に対応するメモリセルと組をなし、メモリセルへ書き込まれるテストデータを保持する。また、選択回路は、複数のデータ入力端子へ共通に入力されるデータを、保持回路を選択するレジスタライトコマンド（ＲＷコマンド）各々に応じて選択し、データ入力端子に対応して設けられた保持回路へ供給する。そして、保持回路にラッチされたテストデータは、ライトコマンド（ＴＷコマンド）が入力されると、メモリセルへ書き込まれる。
【０１０１】
すなわち、ＲＷコマンド各々に対応してデータ入力端子に入力される縮約データを、複数のデータ入力端子に対応するメモリセル各々と組をなす保持回路へラッチしておくことで、メモリセルへ任意のテストデータを書き込むことができる。従って、通常動作モードにおけるワーストデータパターンをテスト動作モードにおいても書き込むことができるので、Ｐ／Ｗ工程、選別工程においてワーストデータパターンを用いたテスト動作モードを使用でき、テストコストや製品コストの上昇を抑制できる効果を奏する。
【０１０２】
また、本発明の半導体記憶装置によれば、テスト動作モードにおいて、通常動作モードとほぼ同一時間内に、通常動作モードの２倍のメモリセルへデータを書き込むことができる。上記のようなデータパターンを書き込む場合、ＲＷコマンドを１回入力し、続いてＴＷコマンドを通常動作モードにおけるＷコマンドの半分の回数分入力すればよいからである。また、１６個のセルの組毎にデータパターンを変える場合、テスト動作モードにおいて、ＲＷコマンド及びＴＷコマンドを一組のコマンド入力として、縮約されたデータ入出力端子ＤＱ２及びＤＱ３に上記と異なるデータ列を入力する必要がある。しかし、この場合でも、ＲＷコマンドに対応する動作、すなわち、ライトレジスタにデータを書き込む動作は、ＴＷコマンド（或いはＷコマンド）に相当する動作、すなわち、ワード線選択、センスアンプ活性化、カラムスイッチ選択等の一連の動作に比べ、動作させる回路が少なく動作時間は短い。
このため、１回の書き込み動作において３回のコマンド（２回のＲＷコマンドとＴＷコマンド）を入力するとしても、テスト動作モードによる書き込み動作に要する時間は、通常動作モードによる２回のコマンド（Ｗコマンド）入力による書き込み動作に要する時間に比べて短い。従って、本発明の半導体記憶装置においても、データ縮約及びパラレル動作を行うテスト動作モードを備えることで、通常動作モードに対して、検査時間の短縮を図ることができる。
【０１０３】
第２の実施形態は、第１の実施形態におけるＹセレクタ（Ｙ８）において、ＴＷコマンドが入力された際にカラムスイッチ選択信号を４信号同時に出力することで、一回のテスト動作モードで書き込むセルを増やすものである。
図５は、図２におけるＭＣアレイ１を抽出して示した図であり、テスト動作モードにおいてＴＷコマンドが入力される場合、第１の実施形態の２倍のメモリセルへ並列書き込みする構成を示している。図５において、図１と同一の部分に同一の符号を付している。
また、図５においては図２に対して、メモリセルＭＣ０ｂ〜ＭＣ７ｂを新たに示している。なお、リードライトアンプ等のＹ制御回路１１４は、図５において省略している。
【０１０４】
ＭＣアレイ１において、メモリセルＭＣ０ｂは、ビット線（BL（DQ3，Y=4）、以下ビット線ＢＬ０ｂとする）を介してセンスアンプＳＡ０ｂへ、メモリセルＭＣ１ｂは、ビット線（BL（DQ3，Y=5）、以下ビット線ＢＬ１ｂとする）を介してセンスアンプＳＡ１ｂへ、メモリセルＭＣ２ｂは、ビット線（BL（DQ3，Y=6）、以下ビット線ＢＬ２ｂとする）を介してセンスアンプＳＡ２ｂへ、メモリセルＭＣ３ｂは、ビット線（BL（DQ3，Y=7）、以下ビット線ＢＬ３ｂとする）を介してセンスアンプＳＡ３ｂへ、それぞれ接続される。
【０１０５】
また、ＭＣアレイ１において、メモリセルＭＣ４ｂは、ビット線（BL（DQ2，Y=4）、以下ビット線ＢＬ４ｂとする）を介してセンスアンプＳＡ４ｂへ、メモリセルＭＣ５ｂは、ビット線（BL（DQ2，Y=5）、以下ビット線ＢＬ５ｂとする）を介してセンスアンプＳＡ５ｂへ、メモリセルＭＣ６ｂは、ビット線（BL（DQ2，Y=6）、以下ビット線ＢＬ６ｂとする）を介してセンスアンプＳＡ６ｂへ、メモリセルＭＣ７ｂは、ビット線（BL（DQ2，Y=7）、以下ビット線ＢＬ７ｂとする）を介してセンスアンプＳＡ７ｂへ、それぞれ接続される。
【０１０６】
また、図５におけるＭＣアレイ２については、メモリセル及びビット線を省略して示しているが、第１の実施形態の説明に用いた図２におけるワード線ＷＬ２に、図２において示したメモリセルＭＣ８〜ＭＣ１５の８個のメモリセルと、メモリセルＭＣ８ｂ〜ＭＣ１５ｂが接続されているものとする。メモリセルＭＣ８ｂ〜ＭＣ１５ｂと、ビット線及びセンスアンプとの接続関係は次の通りである。
【０１０７】
ＭＣアレイ２において、メモリセルＭＣ８ｂは、ビット線（BL’（DQ3，Y=4）、以下ビット線ＢＬ８ｂとする）を介してセンスアンプＳＡ８ｂへ、メモリセルＭＣ９ｂは、ビット線（BL’（DQ3，Y=5）、以下ビット線ＢＬ９ｂとする）を介してセンスアンプＳＡ９ｂへ、メモリセルＭＣ１０ｂは、ビット線（BL’（DQ3，Y=6）、以下ビット線ＢＬ１０ｂとする）を介してセンスアンプＳＡ１０ｂへ、メモリセルＭＣ１１ｂは、ビット線（BL’（DQ3，Y=7）、以下ビット線ＢＬ１１ｂとする）を介してセンスアンプＳＡ１１ｂへ、それぞれ接続される。
【０１０８】
また、ＭＣアレイ２において、メモリセルＭＣ１２ｂは、ビット線（BL’（DQ2，Y=4）、以下ビット線ＢＬ１２ｂとする）を介してセンスアンプＳＡ１２ｂへ、メモリセルＭＣ１３ｂは、ビット線（BL’（DQ2，Y=5）、以下ビット線ＢＬ１３ｂとする）を介してセンスアンプＳＡ１３ｂへ、メモリセルＭＣ１４ｂは、ビット線（BL’（DQ2，Y=6）、以下ビット線ＢＬ１４ｂとする）を介してセンスアンプＳＡ１４ｂへ、メモリセルＭＣ１５ｂは、ビット線（BL’（DQ2，Y=7）、以下ビット線ＢＬ１５ｂとする）を介してセンスアンプＳＡ１５ｂへ、それぞれ接続される。
【０１０９】
本実施形態のテスト動作モードにおいては、ＭＣアレイ１のワード線ＷＬ１に接続されたメモリセルＭＣ０〜ＭＣ７とメモリセルＭＣ０ｂ〜ＭＣ７ｂ、ＭＣアレイ２のワード線ＷＬ２に接続されたメモリセルＭＣ８〜ＭＣ１５とメモリセルＭＣ８ｂ〜ＭＣ１５ｂにデータが同時に書き込まれる。
【０１１０】
この書き込み動作を実現するため、図５におけるＹセレクタ（Ｙ８）は、入力されるテスト動作モード制御信号ＭＹＳａにより、Ｙアドレス信号Ｙ２及びＹアドレス信号Ｙ８の論理レベルに関らず、Ｙアドレス信号Ｙ３〜Ｙ７の論理レベル（３２通り）に従って、カラムスイッチ選択信号Ｙ８Ｔ２Ｔ、Ｙ８Ｔ２Ｂ、Ｙ８Ｂ２Ｔ、Ｙ８Ｂ２Ｂを出力し、ＭＣアレイ１における１６個のカラムスイッチ及びＭＣアレイ２における１６個のカラムスイッチの同時開閉を行う。
【０１１１】
このような構成により、第２の実施形態における半導体記憶装置は、テスト動作モードにおいて、次に説明する書き込み動作を行う。なお、レジスタライトコマンドが入力される際の動作は、第１の実施形態における半導体記憶装置と同じであるので、ライトレジスタＷＲ０が「１」、ライトレジスタＷＲ１〜ＷＲ７が「０」を保持するものとし、保持するまでの動作については、説明を省略する。
【０１１２】
コマンド入力回路１８は、テストライトコマンド（ＴＷコマンド）が入力されると、Ｘデコーダ及びＸタイミング生成回路１２、Ｙデコーダ及びＹタイミング生成回路１３を制御する。Ｘデコーダ及びＸタイミング生成回路１２は、ローアドレス信号をＸ制御回路１１３に出力し、Ｘ制御回路１１３は、サブワードドライバＳＷＤに接続されるワード線ＷＬ１及びＷＬ２を択一的に選択する。また、Ｘデコーダ及びＸタイミング生成回路１２、Ｙデコーダ及びＹタイミング生成回路１３は、Ｙ制御回路１１４におけるサブワードクロスのＭＣアレイ１及びＭＣアレイ２に対応するスイッチＳＷ０〜ＳＷ７各々を開き、メインＩＯ線対ＭＩＯ３０〜ＭＩＯ３３各々とローカルＩＯ線対ＬＩＯ３０〜ＬＩＯ３３各々、メインＩＯ線対ＭＩＯ２０〜ＭＩＯ２３各々とローカルＩＯ線対ＬＩＯ２０〜ＬＩＯ２３各々を接続する。
【０１１３】
次に、Ｙデコーダ及びＹタイミング生成回路１３は、ライトレジスタＷＲ０〜ＷＲ７を制御し、ライトレジスタが保持するテストデータを、それぞれのライトレジスタに対応して設けられた駆動回路からメインＩＯ線対へ出力させる。このとき、ローカルＩＯ線は、メインＩＯ線対及びサブワードクロスＳＷＣにおける各スイッチＳＷを介して接続されているので、各ライトレジスタは対応するローカルＩＯ線対を駆動する。
【０１１４】
ライトレジスタＷＲ０は、保持するテストデータが「１」であるので、メインＩＯ線対ＭＩＯ３０及びローカルＩＯ線対ＬＩＯ３０のＴ側をＨレベルへ、Ｂ側をＬレベルへと駆動する。
また、ライトレジスタＷＲ１〜７は、保持するテストデータが「０」であるので、メインＩＯ線対ＭＩＯ３１〜ＭＩＯ３３各々、ＭＩＯ２０〜ＭＩＯ２３各々、ローカルＩＯ線対ＬＩＯ３１〜ＬＩＯ３３各々、ＬＩＯ２０〜ＬＩＯ２３各々のＢ側をＨレベルへ、各々のＴ側をＬレベルへ駆動する。
【０１１５】
また、Ｙデコーダ及びＹタイミング生成回路１３は、Ｙセレクタ（Ｙ８）を制御し、カラムスイッチ選択信号を出力させ、データ入出力端子ＤＱ３に対応するローカルＩＯ線対ＬＩＯ３０とセンスアンプＳＡ０、センスアンプＳＡ０ｂ、センスアンプＳＡ８及びセンスアンプＳＡ８ｂを、ローカルＩＯ線対ＬＩＯ３１とセンスアンプＳＡ１、センスアンプＳＡ１ｂ、センスアンプＳＡ９及びセンスアンプＳＡ９ｂを、ローカルＩＯ線対ＬＩＯ３２とセンスアンプＳＡ２、センスアンプＳＡ２ｂ、センスアンプＳＡ１０及びセンスアンプＳＡ１０ｂを、ローカルＩＯ線対ＬＩＯ３３とセンスアンプＳＡ３、センスアンプＳＡ３ｂ、センスアンプＳＡ１１及びセンスアンプＳＡ１１ｂを、それぞれ接続する。
【０１１６】
また、Ｙデコーダ及びＹタイミング生成回路１３は、Ｙセレクタ（Ｙ８）を制御し、カラムスイッチ選択信号を出力させ、データ入出力端子ＤＱ２に対応するローカルＩＯ線対ＬＩＯ２０とセンスアンプＳＡ４、センスアンプＳＡ４ｂ、センスアンプＳＡ１２及びセンスアンプＳＡ１２ｂを、ローカルＩＯ線対ＬＩＯ２１とセンスアンプＳＡ５、センスアンプＳＡ５ｂ、センスアンプＳＡ１３及びセンスアンプＳＡ１３ｂを、ローカルＩＯ線対ＬＩＯ２２とセンスアンプＳＡ６、センスアンプＳＡ６ｂ、センスアンプＳＡ１４及びセンスアンプＳＡ１４ｂを、ローカルＩＯ線対ＬＩＯ２３とセンスアンプＳＡ７、センスアンプＳＡ７ｂ、センスアンプＳＡ１５及びセンスアンプＳＡ１５ｂを、それぞれ接続する。
【０１１７】
センスアンプＳＡ０、センスアンプＳＡ０ｂ、センスアンプＳＡ８及びセンスアンプＳＡ８ｂは、各々のＴ側をＨレベルへ、各々のＢ側をＬレベルへ駆動する。こうして、センスアンプＳＡ０はビット線ＢＬ０を介してメモリセルＭＣ０にＨレベルを、センスアンプＳＡ０ｂはビット線ＢＬ０ｂを介してメモリセルＭＣ０ｂにＨレベルを、センスアンプＳＡ８はビット線ＢＬ８を介してメモリセルＭＣ８にＨレベルを、センスアンプＳＡ８ｂはビット線ＢＬ８ｂを介してメモリセルＭＣ８ｂにＨレベルを、それぞれ書き込む。
また、センスアンプＳＡ１〜ＳＡ７各々、センスアンプＳＡ１ｂ〜ＳＡ７ｂ各々、センスアンプＳＡ９〜ＳＡ１５各々及びセンスアンプＳＡ９ｂ〜ＳＡ１５ｂ各々は、各々のＢ側をＨレベルへ、各々のＴ側をＬレベルへ駆動する。
【０１１８】
こうして、センスアンプＳＡ１〜ＳＡ７各々は、それぞれビット線ＢＬ１〜ＢＬ７を介して、メモリセルＭＣ１〜ＭＣ７各々にＬレベルを書き込む。また、センスアンプＳＡ１ｂ〜ＳＡ７ｂ各々は、それぞれビット線ＢＬ１ｂ〜ＢＬ７ｂを介して、メモリセルＭＣ１ｂ〜ＭＣ７ｂ各々にＬレベルを書き込む。また、センスアンプＳＡ９〜ＳＡ１５各々は、それぞれビット線ＢＬ９〜ＢＬ１５を介して、メモリセルＭＣ９〜ＭＣ１５各々にＬレベルを書き込む。また、センスアンプＳＡ９ｂ〜ＳＡ１５ｂ各々は、それぞれビット線ＢＬ９ｂ〜ＢＬ１５ｂを介して、メモリセルＭＣ９ｂ〜ＭＣ１５ｂ各々にＬレベルを書き込む。
【０１１９】
従って、本実施形態の半導体記憶装置は、テスト動作モードにおける２回のＲＷコマンドとＴＷコマンドを一組とした場合、この一組のコマンド入力により、ＭＣアレイ１のワード線ＷＬ１上に接続された１６個のメモリセルＭＣ０〜７及びメモリセルＭＣ０ｂ〜７ｂ、ＭＣアレイ２のワード線ＷＬ２上に接続された１６個のメモリセルＭＣ８〜１５及びメモリセルＭＣ８ｂ〜１５ｂにデータを書き込む。すなわち、第１の実施形態におけるテスト動作モードの倍の数のメモリセルへデータを書き込むことができる。
【０１２０】
また、同一ワード線ＷＬ１上に接続された１６個のメモリセルにおいて、メモリセルＭＣ０及びメモリセルＭＣ０ｂにはＨレベル、残りのセルにはＬレベルが書き込まれる。また、同一ワード線ＷＬ２上に接続された１６個のメモリセルにおいて、メモリセルＭＣ８及びメモリセルＭＣ８ｂにはＨレベル、残りのセルにはＬレベルが書き込まれる。
【０１２１】
上述の通り、１回の書き込み動作においては３２個のメモリセルへ同時にデータが書き込まれる。３２個のセルを一組として、他の組に書き込まれるデータパターンをこの一組と同じデータパターンとすることを考える。ライトレジスタには、ＲＷコマンド入力により必要なテストデータが書き込まれているので、ＴＷコマンドを入力して行う書き込み動作を、ＸアドレスＸ０〜Ｘ７の論理レベルの組合せ（２５６通り）、ＹアドレスＹ３〜Ｙ７の論理レベルの組合せ（３２通り）を変えながら８ｋ回繰り返す。こうして、ＭＣアレイ１及びＭＣアレイ２におけるそれぞれ１２８ｋメモリセルのデータパターンは、同一ビット線上には同じレベルのデータが、ワード線方向には７本おきにＨレベルのデータが書き込まれたデータパターンとなる。
【０１２２】
すなわち、本実施形態の半導体記憶装置においては、第１の実施形態における半導体記憶装置と同じく、通常動作モードで書き込むデータパターンと、テスト動作モードで書き込むデータパターンとを、同一のデータパターンとすることができる。また、本実施形態の半導体記憶装置においては、ＴＷコマンド入力に応じてセンスアンプとローカルＩＯ線対の接続を行うカラムスイッチを２倍とする構成としたので、第１の実施形態の半導体記憶装置の半分の時間で、通常動作モードで書き込むデータパターンと、テスト動作モードで書き込むデータパターンとを、同一のデータパターンとすることができる。
【０１２３】
なお、３２個のセルの組毎にデータパターンを変える場合、第１の実施形態と同様に、テスト動作モードにおいて、ＲＷ１コマンド、ＲＷ２コマンド及びＴＷコマンドを一組のコマンド入力として、縮約されたデータ入出力端子ＤＱ２及びＤＱ３に上記と異なるデータ列を入力すればよい。
すなわち、ＲＷ１コマンド及びＲＷ２コマンドに対応して入力されるデータをライトレジスタＷＲ０〜ＷＲ７にラッチしておくことで、対応するメモリセルへ任意のテストデータを書き込むことができる。従って、通常動作モードにおけるワーストデータパターンが、上記説明のようなＭＣアレイ内でワード線方向に８セルごとの繰り返しとなるデータパターンでない場合であっても、テスト動作モードにおいてもＭＣアレイに任意のデータパターンを書き込むことができるので、通常動作モードにおけるデータワーストパターンをテスト動作モードにおいてもＭＣアレイに書き込むことができる。
【０１２４】
このように、本実施形態による半導体記憶装置は、複数本のワード線と、複数本のビット線と、該ワード線及び該ビット線の交点の各々にアレイ状に設けられている複数のメモリセルと、を含むメモリセルアレイ（ＭＣアレイ１）を備え、ワード線上にはｍ個（ｍ≧２の整数）のデータ入力端子（データ出入力端子ＤＱ２、ＤＱ３）に対応するメモリセルが接続されている半導体記憶装置であって、ｍ個のデータ入力端子各々に対応して設けられた、メモリセルへ書き込むテストデータを保持する保持回路（ライトレジスタＷＲ０、ＷＲ４等）と、ｍ個のデータ入力端子へ共通に入力されるデータを、保持回路を選択するレジスタライトコマンド（ＲＷ１コマンド、ＲＷ２コマンド）各々に応じて、保持回路へ対応するデータ入力端子毎に供給する選択回路（セレクタＳＥＬ０、ＳＥＬ４等）と、を備え、外部から入力されるテストライトコマンド（ＴＷコマンド）に応じて、テストデータを同時にメモリセルへ書き込むことを特徴とする半導体記憶装置である。
【０１２５】
また、本実施形態による半導体記憶装置は、ｍ個（ｍ＝２）のデータ入力端子（データ出入力端子ＤＱ２、ＤＱ３）各々に、シリアルに入力されるｎ（ｎ＝４）ビットのデータ列を並列に展開して選択回路へ出力する展開回路（シリアルパラレル変換回路２１ａ及びシリアルパラレル変換回路２１ｂ）を備え、保持回路（ライトレジスタＷＲ０、ＷＲ４等）及び選択回路（セレクタＳＥＬ０、ＳＥＬ４等）は、メモリセルアレイとデータ列の授受を行う、ｍ×ｎ本のＩＯ線対（メインＩＯ線対ＭＩＯ３０〜ＭＩＯ３３、メインＩＯ線対ＭＩＯ２０〜ＭＩＯ２３）に対応して設けられ、選択回路は、展開回路のｎビットの出力各々を、ｍ回入力されるレジスタライトコマンド（ＲＷ１コマンド、ＲＷ２コマンド）各々に応じて選択し、保持回路へ対応するＩＯ線対毎に供給し、保持回路からのテストデータを、ＩＯ線対を介して同時にメモリセルへ書き込むことを特徴とする。
【０１２６】
また、本実施形態による半導体記憶装置は、テストライトコマンド（ＴＷコマンド）に応じて、テストデータをメモリセルへ書き込む際、ビット線毎に設けられたカラムスイッチを、ｍ×ｎ×ｐ個（ｍ＝２、ｎ＝４、ｐ＝４）オンさせ、複数のメモリセル（３２個のメモリセル）へデータを同時に書き込むことを特徴とする。
【０１２７】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。第１の実施形態の説明においては、縮約された２つのデータ入出力端子ＤＱから４ビットのデータがシリアルに入力され、合計８ビットのデータをメモリセルへ書き込む構成としたが、この数字に限定されるものではない。
【０１２８】
例えば、縮約されたｍ個（ｍ＝４）のデータ入出力端子ＤＱからｎビット（ｎ＝８）のデータがシリアルに入力され、ｍ×ｎ（＝３２）ビットのデータをメモリセルへ書き込む構成としてもよい。この場合、ライトレジスタは３２個設けられ、セレクタ（選択回路）は、ＴＷコマンドに先立つｍ回（ｍ＝４）入力されるＲＷコマンドに応じて、ライトレジスタにテストデータを保持させる。３２個のライトレジスタは、ＴＷコマンドが入力されると、保持するテストデータを３２対のメインＩＯ線対へ出力する。
【０１２９】
また、第２の実施形態の説明においては、Ｙセレクタ（Ｙ８）が、テスト動作モードにおいてカラムスイッチ選択信号を、第１の実施形態の２倍の信号数出力し、書き込まれるメモリセルの数を倍とする構成を示したが、Ｙセレクタ（Ｙ８）が、テスト動作モードにおいて同時に出力するカラムスイッチ選択信号は、何本であってもよい。
例えば、Ｙセレクタ（Ｙ８）は、第２の実施形態の構成に加えて、更にアドレス信号Ｙ２の１つ上位のＹアドレス信号Ｙ３の論理レベルに関らず、カラムスイッチ選択信号を出力する構成としてもよい。この場合、テスト動作モードにおいてセンスアンプとローカルＩＯ線対とを接続するカラムスイッチは、第２の実施形態の３２スイッチに対して、倍の６４スイッチとなり、６４個のメモリセルへデータが書き込まれる。
【０１３０】
すなわち、上記の様に、保持回路及び選択回路は、メモリセルアレイとデータ列の授受を行う、ｍ×ｎ本のメインＩＯ線対に対応して設けられている。また、メインＩＯ線対に接続するローカル線対は、ｍ×ｎ本であるから、テストライトコマンドに応じて、テストデータをメモリセルへ書き込む際、ビット線毎に設けられたカラムスイッチを、ｍ×ｎ×ｐ個（ｐ≧２以上の整数）オンさせれば、複数のメモリセル（ｍ×ｎ×ｐ個）へデータを同時に書き込むことができる。
【０１３１】
また、テスト動作モードにおいて、リードライトバスＲＷＢＵＳ１にシリアルに入力されるデータ列を「１」、「０」、「０」、「０」と、ＲＷＢＵＳ２にシリアルに入力されるデータ列を「０」、「０」、「０」、「０」としたが、勿論このデータの組合せに限定されるものではない。リードライトバスＲＷＢＵＳ１及びリードライトバスＲＷＢＵＳ２に入力されるデータの論理レベルは任意であり、これに対応して、ライトレジスタに保持するデータの論理レベルを自由に設定できるので、ＭＣアレイへ任意のデータパターンを書き込むことができる。
【符号の説明】
【０１３２】
１，２，３，４，１１１…ＭＣアレイ、ＭＣ，ＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６，ＭＣ７，ＭＣ８，ＭＣ９，ＭＣ１０，ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ１５，ＭＣ０ｂ，ＭＣ１ｂ，ＭＣ２ｂ，ＭＣ３ｂ，ＭＣ４ｂ，ＭＣ５ｂ，ＭＣ６ｂ，ＭＣ７ｂ，ＭＣ８ｂ，ＭＣ９ｂ，ＭＣ１０ｂ，ＭＣ１１ｂ，ＭＣ１２ｂ，ＭＣ１３ｂ，ＭＣ１４ｂ，ＭＣ１５ｂ…メモリセル、ＳＷＤ，ＳＷＤ１，ＳＷＤ２…サブワードドライバ、ＷＬ，ＷＬ１，ＷＬ２…ワード線、ＳＡ，ＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４，ＳＡ５，ＳＡ６，ＳＡ７，ＳＡ８，ＳＡ９，ＳＡ１０，ＳＡ１１，ＳＡ１２，ＳＡ１３，ＳＡ１４，ＳＡ１５，ＳＡ０ｂ，ＳＡ１ｂ，ＳＡ２ｂ，ＳＡ３ｂ，ＳＡ４ｂ，ＳＡ５ｂ，ＳＡ６ｂ，ＳＡ７ｂ，ＳＡ８ｂ，ＳＡ９ｂ，ＳＡ１０ｂ，ＳＡ１１ｂ，ＳＡ１２ｂ，ＳＡ１３ｂ，ＳＡ１４ｂ，ＳＡ１５ｂ…センスアンプ、ＢＬ，ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ５，ＢＬ６，ＢＬ７，ＢＬ８，ＢＬ９，ＢＬ１０，ＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ１４，ＢＬ１５，ＢＬ０ｂ，ＢＬ１ｂ，ＢＬ２ｂ，ＢＬ３ｂ，ＢＬ４ｂ，ＢＬ５ｂ，ＢＬ６ｂ，ＢＬ７ｂ，ＢＬ８ｂ，ＢＬ９ｂ，ＢＬ１０ｂ，ＢＬ１１ｂ，ＢＬ１２ｂ，ＢＬ１３ｂ，ＢＬ１４ｂ，ＢＬ１５ｂ…ビット線、ＬＩＯ３０，ＬＩＯ３１，ＬＩＯ３２，ＬＩＯ３３，ＬＩＯ２０，ＬＩＯ２１，ＬＩＯ２２，ＬＩＯ２３…ローカルＩＯ線対、ＳＷＣ，ＳＷＣ２，ＳＷＣ３，ＳＷＣ４，ＳＷＣ５…サブワードクロス、ＳＷ，ＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ７…スイッチ、ＭＩＯ３０，ＭＩＯ３１，ＭＩＯ３２，ＭＩＯ３３，ＭＩＯ２０，ＭＩＯ２１，ＭＩＯ２２，ＭＩＯ２３…メインＩＯ線対、ＲＷＡ０，ＲＷＡ１，ＲＷＡ２，ＲＷＡ３，ＲＷＡ４，ＲＷＡ５，ＲＷＡ６，ＲＷＡ７，２２…リードライトアンプ、ＲＷＢＵＳ，ＲＷＢＵＳ１，ＲＷＢＵＳ２…リードライトバス、２３，ＷＲ０，ＷＲ１，ＷＲ２，ＷＲ３，ＷＲ４，ＷＲ５，ＷＲ６，ＷＲ７…ライトレジスタ、１１…メモリアレイ、１２…Ｘデコーダ及びＸタイミング生成回路、１３…Ｙデコーダ及びＹタイミング生成回路、１４…データ制御回路、１５…データラッチ回路、１６…入出力インターフェース、１７…内部ＣＬＫ生成回路、１８…コマンド入力回路、１９…ＤＬＬ回路、１０１…データ転送用バス、１１３…Ｘ制御回路、１１４…Ｙ制御回路、２１，２１ａ，２１ｂ…シリアルパラレル変換回路、２４，ＳＥＬ０，ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５，ＳＥＬ６，ＳＥＬ７…セレクタ、３２，４２…ＮＡＮＤ回路、３３，４３…ＮＯＲ回路、４０，３１，４１…インバータ回路、ＱＰ０３，ＱＰ０１，ＱＰ２１，ＱＰ３１…Ｐチャネル型トランジスタ、ＱＮ０３，ＱＮ０１，ＱＮ２１，ＱＮ３１…Ｎチャネル型トランジスタ、ＤＲＶＴ，ＤＲＶＢ…駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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