(57)【要約】【課題】小型化された照明用のＬＥＤ回路を実現するためのＬＥＤ実装用基板を提供する。【解決手段】ＬＥＤ実装用基板１０は、それぞれＬＥＤ１のアノード及びカソードが接続されるアノード電極１１及びカソード電極１２からなるＬＥＤ実装用電極対と、アノード電極１１に接続される第１の端子電極２１と、カソード電極１２に接続される第２の端子電極２２と、第３の端子電極２３と、ＬＥＤ１と並列に接続され、ＬＥＤ１の発光電圧より高いトリガ電圧を有するバイパス素子３１が形成されたバイパス層３０と、第１の端子電極２１と第３の端子電極２３との間に接続され、上記トリガ電圧より高いバリスタ電圧を有し、バイパス素子３１より応答速度の速い第１のバリスタ素子４１が形成されたバリスタ層４０とを備える。【選択図】図２
2011124333.tif 000002
【特許請求の範囲】
【請求項１】
それぞれＬＥＤのアノード及びカソードが接続されるアノード電極及びカソード電極からなるＬＥＤ実装用電極対と、
前記アノード電極に接続される第１の端子電極と、
前記カソード電極に接続される第２の端子電極と、
第３の端子電極とを備え、
前記ＬＥＤと並列に接続され、前記ＬＥＤの発光電圧より高いトリガ電圧を有するバイパス素子が形成されたバイパス層と、
前記第１の端子電極と前記第３の端子電極との間に接続され、前記トリガ電圧より高いバリスタ電圧を有し、前記バイパス素子より応答速度の速い第１のバリスタ素子が形成されたバリスタ層とが積層された構造を有することを特徴とするＬＥＤ実装用基板。
【請求項２】
前記ＬＥＤ実装用電極対及び前記第１の端子電極はそれぞれ、前記バリスタ層の上側及び下側に形成され、
少なくとも前記バリスタ層を貫通し、前記アノード電極と前記第１の端子電極とを接続する第１のスルーホール電極をさらに備え、
前記第１のバリスタ素子の一端は、前記第１のスルーホール電極によって前記第１の端子電極と接続されることを特徴とする請求項１に記載のＬＥＤ実装用基板。
【請求項３】
前記第３の端子電極は前記バリスタ層の下面に形成され、
前記バリスタ層に設けられ、前記バリスタ層の下面で前記第３の端子電極と接続される第３のスルーホール電極をさらに備え、
前記第１のバリスタ素子の他端は、前記第３のスルーホール電極によって前記第３の端子電極と接続されることを特徴とする請求項２に記載のＬＥＤ実装用基板。
【請求項４】
第４の端子電極をさらに備え、
前記バリスタ層には、前記第２の端子電極と前記第４の端子電極との間に接続され、前記トリガ電圧より高いバリスタ電圧を有し、前記バイパス素子より応答速度の速い第２のバリスタ素子がさらに形成されることを特徴とする請求項１乃至３のいずれか一項に記載のＬＥＤ実装用基板。
【請求項５】
前記ＬＥＤ実装用電極対及び前記第２の端子電極はそれぞれ、前記バリスタ層の上側及び下側に形成され、
少なくとも前記バリスタ層を貫通し、前記カソード電極と前記第２の端子電極とを接続する第２のスルーホール電極をさらに備え、
前記第２のバリスタ素子の一端は、前記第２のスルーホール電極によって前記第２の端子電極と接続されることを特徴とする請求項４に記載のＬＥＤ実装用基板。
【請求項６】
前記第４の端子電極は前記バリスタ層の下面に形成され、
前記バリスタ層に設けられ、前記バリスタ層の下面で前記第４の端子電極と接続される第４のスルーホール電極をさらに備え、
前記第２のバリスタ素子の他端は、前記第４のスルーホール電極によって前記第４の端子電極と接続されることを特徴とする請求項５に記載のＬＥＤ実装用基板。
【請求項７】
前記ＬＥＤ実装用電極対を複数有し、
前記第１の端子電極は、前記複数のＬＥＤ実装用電極対を構成する複数のアノード電極のうちの少なくとも一つと接続され、
前記第２の端子電極は、前記複数のＬＥＤ実装用電極対を構成する複数のカソード電極のうちの少なくとも一つと接続され、
前記バイパス層は、前記ＬＥＤ実装用電極対ごとに前記バイパス素子を有し、該各バイパス素子は、対応する前記ＬＥＤ実装用電極対のアノード電極とカソード電極との間に接続されることを特徴とする請求項１乃至６のいずれか一項に記載のＬＥＤ実装用基板。
【請求項８】
前記複数のＬＥＤ実装用電極対はｍ行ｎ列のマトリクス状に配置され、
各行の第ｋ列目（１＜ｋ＜ｎ）の前記ＬＥＤ実装用電極対のカソード電極は、同一行の第ｋ＋１列目の前記ＬＥＤ実装用電極対のアノード電極と接続され、
第１列目の前記各ＬＥＤ実装用電極対に含まれる前記各アノード電極は前記第１の端子電極と接続され、
第ｎ列目の前記各ＬＥＤ実装用電極対に含まれる前記各カソード電極は前記第２の端子電極と接続されることを特徴とする請求項７に記載のＬＥＤ実装用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＥＤ実装用基板に関し、特に照明用のＬＥＤ回路を実現するためのＬＥＤ実装用基板に関する。
【背景技術】
【０００２】
近年、従来の光源を置き換えるものとして、ＬＥＤ(Light Emitting Diode)が注目されている。ＬＥＤは、電球や蛍光灯などの従来から存在する光源に比べて長寿命、低消費電力などの特徴を有し、部屋の照明器具の他、液晶ディスプレイのバックライトなどにも用いられるようになっている。
【０００３】
ところで、照明用のＬＥＤ回路には、通常、ＬＥＤを静電破壊から防御するための静電破壊対策が施される。つまり、静電気によって発生する大電流がＬＥＤに直接流れないようにする仕組みが設けられており、代表的な例では、静電気が加わった場合にのみ導通するバイパス回路が設けられる。
【０００４】
特許文献１には、ツェナーダイオードを用いるバイパス回路の例が開示されている。この例によるＬＥＤ回路は、直列に接続された複数のＬＥＤからなるＬＥＤ直列回路が並列に複数接続された構成を有しており、ＬＥＤ直列回路ごとに、各ＬＥＤとは逆極性のツェナーダイオードが並列に接続される。ツェナーダイオードのツェナー電圧は、ＬＥＤの発光電圧より大きく静電気電圧より小さい値に設計されている。したがって、通常の動作状態ではツェナーダイオードは導通せず、電流はＬＥＤ直列回路側を流れる一方、静電気が発生した場合にはツェナーダイオードが導通し、電流の大部分はツェナーダイオード側を流れるようになる。
【０００５】
特許文献２には、ＬＥＤ回路ではなく単体のＬＥＤ部品の例ではあるが、バリスタ素子を用いるバイパス回路の例が開示されている。このＬＥＤ部品ではバリスタ素子内蔵基板上にＬＥＤが搭載されており、ＬＥＤと並列にバリスタ素子が接続される。バリスタ素子のバリスタ電圧も、ＬＥＤの発光電圧より大きく静電気電圧より小さい値に設計されている。したがって、通常の動作状態ではバリスタ素子は導通せず、電流はＬＥＤ側を流れる一方、静電気が発生した場合にはバリスタ素子が導通し、電流の大部分はバリスタ素子側を流れるようになる。
【０００６】
また、照明用のＬＥＤ回路では、特許文献１に記載されているようなＬＥＤ直列回路が用いられるが、ＬＥＤ直列回路には、１つのＬＥＤが断線すると他のＬＥＤも点灯しなくなるという問題がある。特許文献１のＬＥＤ回路では、静電破壊対策用のツェナーダイオードとは別に、個々のＬＥＤと並列に、逆極性のツェナーダイオードを断線時のバイパス回路として接続することで、この問題を解決している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２３１３６３号公報
【特許文献２】特開２００６−３３９５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１に記載のＬＥＤ回路には、小型化に向かないという問題がある。すなわち、このＬＥＤ回路は印刷配線板の両面にリード部品を実装することで構成されているため、小型化に限界がある。
【０００９】
上記特許文献２に記載のＬＥＤ部品はバリスタ素子内蔵基板を用いているが、照明用のＬＥＤ回路を構成する観点からは、小型化に資するものではない。つまり、特許文献２に記載のＬＥＤ部品は上述した断線時のバイパス回路を有していないため、照明用のＬＥＤ回路を構成しようとすると、特許文献１と同様にリード部品を用いて断線時のバイパス回路を設ける必要があり、小型化できない。
【００１０】
加えて、上記特許文献２に記載のＬＥＤ部品内のバリスタ素子は、照明用のＬＥＤ回路を構成する場合には静電破壊対策としての用をなさず、静電破壊対策用のバイパス回路も、特許文献１と同様にリード部品を用いて設ける必要がある。すなわち、特許文献２に記載のＬＥＤ部品を直列に接続する場合、バリスタ素子も直列に接続されることになり、これら直列接続された各バリスタ素子が導通するために必要な静電気電圧の大きさは、各バリスタ素子のバリスタ電圧の合計値となってしまう。この値は非常に大きな値であるため、バリスタ素子は実質的に静電破壊対策としての用をなさなくなる。したがって、バリスタ素子とは別に静電破壊対策用のバイパス回路を設ける必要が生じ、結局、余計なバリスタ素子を有する分、特許文献１に記載のＬＥＤ回路に比べて大型化されたＬＥＤ回路しか実現できないことになる。
【００１１】
したがって、本発明の目的の一つは、小型化された照明用のＬＥＤ回路を実現するためのＬＥＤ実装用基板を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するための本発明によるＬＥＤ実装用基板は、それぞれＬＥＤのアノード及びカソードが接続されるアノード電極及びカソード電極からなるＬＥＤ実装用電極対と、前記アノード電極に接続される第１の端子電極と、前記カソード電極に接続される第２の端子電極と、第３の端子電極とを備え、前記ＬＥＤと並列に接続され、前記ＬＥＤの発光電圧より高いトリガ電圧を有するバイパス素子が形成されたバイパス層と、前記第１の端子電極と前記第３の端子電極との間に接続され、前記トリガ電圧より高いバリスタ電圧を有し、前記バイパス素子より応答速度の速い第１のバリスタ素子が形成されたバリスタ層とが積層された構造を有することを特徴とする。
【００１３】
本発明によれば、１枚のＬＥＤ実装用基板に、断線時のバイパス回路として機能するバイパス素子が形成されたバイパス層と、静電破壊対策用のバイパス回路として機能するバリスタ素子が形成されたバリスタ層とを内蔵し、しかもバリスタ素子を第１の端子電極と第２の端子電極との間ではなく第１の端子電極と第３の端子電極との間に接続したので、小型化された照明用のＬＥＤ回路が実現される。
【００１４】
上記ＬＥＤ実装用基板において、前記ＬＥＤ実装用電極対及び前記第１の端子電極はそれぞれ、前記バリスタ層の上側及び下側に形成され、少なくとも前記バリスタ層を貫通し、前記アノード電極と前記第１の端子電極とを接続する第１のスルーホール電極をさらに備え、前記第１のバリスタ素子の一端は、前記第１のスルーホール電極によって前記第１の端子電極と接続されることとしてもよい。さらに、前記第３の端子電極は前記バリスタ層の下面に形成され、前記バリスタ層に設けられ、前記バリスタ層の下面で前記第３の端子電極と接続される第３のスルーホール電極をさらに備え、前記第１のバリスタ素子の他端は、前記第２のスルーホール電極によって前記第３の端子電極と接続されることとしてもよい。
【００１５】
また、上記ＬＥＤ実装用基板において、第４の端子電極をさらに備え、前記バリスタ層には、前記第２の端子電極と前記第４の端子電極との間に接続され、前記トリガ電圧より高いバリスタ電圧を有し、前記バイパス素子より応答速度の速い第２のバリスタ素子がさらに形成されることとしてもよい。また、前記ＬＥＤ実装用電極対及び前記第２の端子電極はそれぞれ、前記バリスタ層の上側及び下側に形成され、少なくとも前記バリスタ層を貫通し、前記カソード電極と前記第２の端子電極とを接続する第２のスルーホール電極をさらに備え、前記第２のバリスタ素子の一端は、前記第２のスルーホール電極によって前記第２の端子電極と接続されることとしてもよい。さらに、前記第４の端子電極は前記バリスタ層の下面に形成され、前記バリスタ層に設けられ、前記バリスタ層の下面で前記第４の端子電極と接続される第４のスルーホール電極をさらに備え、前記第２のバリスタ素子の他端は、前記第４のスルーホール電極によって前記第４の端子電極と接続されることとしてもよい。
【００１６】
また、上記各ＬＥＤ実装用基板において、前記ＬＥＤ実装用電極対を複数有し、前記第１の端子電極は、前記複数のＬＥＤ実装用電極対を構成する複数のアノード電極のうちの少なくとも一つと接続され、前記第２の端子電極は、前記複数のＬＥＤ実装用電極対を構成する複数のカソード電極のうちの少なくとも一つと接続され、前記バイパス層は、前記ＬＥＤ実装用電極対ごとに前記バイパス素子を有し、該各バイパス素子は、対応する前記ＬＥＤ実装用電極対のアノード電極とカソード電極との間に接続されることとしてもよい。さらに、前記複数のＬＥＤ実装用電極対はｍ行ｎ列のマトリクス状に配置され、各行の第ｋ列目（１＜ｋ＜ｎ）の前記ＬＥＤ実装用電極対のカソード電極は、同一行の第ｋ＋１列目の前記ＬＥＤ実装用電極対のアノード電極と接続され、第１列目の前記各ＬＥＤ実装用電極対に含まれる前記各アノード電極は前記第１の端子電極と接続され、第ｎ列目の前記各ＬＥＤ実装用電極対に含まれる前記各カソード電極は前記第２の端子電極と接続されることとしてもよい。
【発明の効果】
【００１７】
本発明によれば、小型化された照明用のＬＥＤ回路が実現される。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態によるＬＥＤ実装用基板の上面図である。
【図２】（ａ）は図１のＡ−Ａ’線断面図であり、（ｂ）は図１のＢ−Ｂ’線断面図である。
【図３】本発明の第１の実施の形態によるＬＥＤ実装用基板の等価回路図である。
【図４】本発明の第１の実施の形態によるＬＥＤ実装用基板を用いて構成したＬＥＤ照明用回路の回路図である。
【図５】本発明の第２の実施の形態によるＬＥＤ実装用基板の上面図である。
【図６】（ａ）は図５のＣ−Ｃ’線断面図であり、（ｂ）は図５のＤ−Ｄ’線断面図である。
【図７】本発明の第２の実施の形態によるＬＥＤ実装用基板を用いて構成したＬＥＤ照明用回路の回路図である。
【図８】本発明の第３の実施の形態によるＬＥＤ実装用基板の上面図である。
【図９】（ａ）は図８のＥ−Ｅ’線断面図であり、（ｂ）は図８のＦ−Ｆ’線断面図である。
【図１０】本発明の第３の実施の形態によるＬＥＤ実装用基板を用いて構成したＬＥＤ照明用回路の回路図である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２０】
図１は、本発明の第１の実施の形態によるＬＥＤ実装用基板１０の上面図である。同図において破線で示す構成は、基板内部又は下面に存在する構成の一部を透過的に示したものである。また、図２（ａ）は、図１のＡ−Ａ’線断面図であり、図２（ｂ）は、図１のＢ−Ｂ’線断面図である。また、図３は、ＬＥＤ実装用基板１０の等価回路図である。なお、これらの図にはＬＥＤ実装用基板１０の上面に実装されるＬＥＤ１も描画している。
【００２１】
図１乃至図３に示すように、本実施の形態によるＬＥＤ実装用基板１０は、１つのＬＥＤ１を実装するための基板である。図１に示すように、ＬＥＤ実装用基板１０の上面には、ＬＥＤ１のアノードが接続されるアノード電極１１と、ＬＥＤ１のカソードが接続されるカソード電極１２とが１つずつ形成されており、これらはＬＥＤ実装用電極対を構成する。ＬＥＤ１とアノード電極１１及びカソード電極１２とは、それぞれ図２（ａ）に示すように、ボンディングワイヤ２及び３によって接続される。
【００２２】
ＬＥＤ実装用基板１０は、図２（ａ）及び（ｂ）に示すように、バイパス層３０と、バイパス層３０の下側に形成されたバリスタ層４０とからなる積層構造を有する。バイパス層３０は絶縁体内部にバイパス素子３１が形成された構造を有し、バリスタ層４０は絶縁体内部にバリスタ素子４１（第１のバリスタ素子）が形成された構造を有する。これら各素子の詳細については後述する。
【００２３】
ＬＥＤ実装用基板１０の下面には、第１〜第３の端子電極２１〜２３が形成される。また、ＬＥＤ実装用基板１０の内部には、第１〜第３のスルーホール電極２５〜２７が設けられる。第１及び第２のスルーホール電極２５，２６はバイパス層３０及びバリスタ層４０を貫通して設けられ、第３のスルーホール電極２７はバリスタ層４０内に設けられる。第１のスルーホール電極２５は、図２（ａ）に示すように、ＬＥＤ実装用基板１０の上面でアノード電極１１と接続し、下面で第１の端子電極２１と接続している。同様に、第２のスルーホール電極２６は、ＬＥＤ実装用基板１０の上面でカソード電極１２と接続し、下面で第２の端子電極２２と接続している。また、第３のスルーホール電極２７は、ＬＥＤ実装用基板１０の下面で第３の端子電極２３と接続している。
【００２４】
バイパス層３０内に設けられるバイパス素子３１は、図２（ａ）に示すように、上部電極パターン３２と下部電極パターン３３とにより薄膜絶縁体３４を挟んだ構造を有しており、図３にも示すようにＬＥＤ１と並列に接続される。
【００２５】
図２（ａ）を参照して具体的な構造を説明すると、下部電極パターン３３はバリスタ層４０の上面に形成されており、第２のスルーホール電極２６と接続している。一方、上部電極パターン３２は、バリスタ層４０の上面に形成され、第１のスルーホール電極２５と接続する導体パターン３５を介して、第１のスルーホール電極２５と接続している。したがって、バイパス素子３１は、アノード電極１１とカソード電極１２の間を、ＬＥＤ１と並列に接続されることになる。
【００２６】
バイパス素子３１は、いわゆるアンチヒューズ素子と同様の機能を有し、並列に接続されたＬＥＤ１が断線した際のバイパス回路として機能する。すなわち、バイパス素子３１は、ＬＥＤ１の発光電圧より高いトリガ電圧を有しており、上部電極パターン３２と下部電極パターン３３の間の電位差がこのトリガ電圧より低い間は、通常数ＭΩの高抵抗状態を維持する。一方、上部電極パターン３２と下部電極パターン３３の間の電位差がトリガ電圧を上回ると、その、バイパス素子３１は低抵抗状態となる。薄膜絶縁体３４が絶縁破壊されるためである。
【００２７】
ここで、バイパス素子３１の応答速度は数ミリ秒から数十ミリ秒である。すなわち、バイパス素子３１は、上部電極パターン３２と下部電極パターン３３の間の電位差がトリガ電圧を上回る状態が数ミリ秒から数十ミリ秒にわたって継続した場合に初めて、低抵抗状態となる。
【００２８】
バリスタ層４０内に設けられるバリスタ素子４１は、複数の上部電極パターン４２と複数の下部電極パターン４３とが、図２（ａ）及び（ｂ）に示すように、バリスタ層４０を構成する絶縁体を挟んで交互に対向配置された構造を有し、図３にも示すように第１の端子電極２１と第３の端子電極２３の間に接続される。
【００２９】
図２（ａ）及び（ｂ）を参照して具体的な構造を説明すると、上部電極パターン４２は、バリスタ層４０内で第１のスルーホール電極２５と接続している。一方、下部電極パターン４３は、バリスタ層４０内で第３のスルーホール電極２７と接続している。したがって、バリスタ素子４１は、第１の端子電極２１と第３の端子電極２３の間に接続されることになる。
【００３０】
バリスタ素子４１にはバリスタ電圧が設定される。バリスタ素子４１は、上部電極パターン４２と下部電極パターン４３の間の電位差がバリスタ電圧よりも高くなった場合にのみ導通し、その他の場合には非導通となる性質を有する。
【００３１】
バリスタ素子４１は静電破壊対策用に設けられるものであるので、静電気が入力された際に速やかに導通状態となり、ＬＥＤ１やバイパス素子３１に大電流が流れないようにする必要がある。そのため、バリスタ素子４１の応答速度は、バイパス素子３１の応答速度よりも速い数ナノ秒から数十ナノ秒に設定される。また、バリスタ素子４１のバリスタ電圧は、バイパス素子３１のトリガ電圧よりも高い値に設定される。
【００３２】
以下、本実施の形態によるＬＥＤ実装用基板１０の動作について、具体的なＬＥＤ照明用回路の例を挙げて説明する。
【００３３】
図４は、ＬＥＤ実装用基板１０を用いて構成したＬＥＤ照明用回路の回路図である。同図に示すＬＥＤ照明用回路は、それぞれがＬＥＤ実装用基板１０に設置された複数のＬＥＤ１を直列に配置した、ＬＥＤ直列回路である。実際にはスイッチなどもあるが、ここでは省略する。
【００３４】
図４において最も左側に位置するＬＥＤ実装用基板１０の第１の端子電極２１は直流電源５０の正極側に接続され、最も右側に位置するＬＥＤ実装用基板１０の第２の端子電極２２は直流電源５０の負極側に接続される。また、最も左側に位置するＬＥＤ実装用基板１０以外のＬＥＤ実装用基板１０の第１の端子電極２１は、その左側に位置するＬＥＤ実装用基板１０の第２の端子電極２２と接続される。また、各ＬＥＤ実装用基板１０の第３の端子電極２３は直流電源５０の負極側に接続される。
【００３５】
直流電源５０の電圧は、各ＬＥＤ１の発光電圧の合計を超える値に設定される。したがって、すべてのＬＥＤ１が断線していない状態では、各ＬＥＤ１のアノードとカソードの間に発光電圧を超える電圧が印加され、各ＬＥＤ１は点灯する。
【００３６】
あるＬＥＤ１が断線した場合、そのＬＥＤ１と並列に接続されているバイパス素子３１には、ＬＥＤ１の発光電圧より高い電圧が印加されることになる。バイパス素子３１のトリガ電圧は、この時バイパス素子３１に印加される電圧よりも低い値に設定される。したがって、印加された電圧によりバイパス素子３１は低抵抗状態に変化し、電流はバイパス素子３１を介して流れるようになるので、１つのＬＥＤ１が断線しても他のＬＥＤ１の点灯状態は維持される。
【００３７】
回路に静電気が入力された場合には、いずれかのバリスタ素子４１が導通し、電流をバイパスする。また、各バリスタ素子４１が互いに並列に接続されていることから、いずれかのバリスタ素子４１が導通するために必要な静電気電圧の大きさは、個々のバリスタ素子４１のバリスタ電圧に等しく、各バリスタ素子のバリスタ電圧の合計値ではない。したがって、図４のＬＥＤ照明用回路では、各ＬＥＤ１を適切に静電破壊から防御することが実現されている。
【００３８】
なお、静電気が実際に入力される可能性は、ＬＥＤ実装用基板１０にＬＥＤ１が搭載された後、図４に示すＬＥＤ照明用回路を組み立てる前の状態（以下、「１チップ状態」という。）において、最も高くなる。本実施の形態においては、ＬＥＤ実装用基板１０ごとにバリスタ素子４１が設けられているので、１チップ状態において効果的に、ＬＥＤ１を静電破壊から防御することが可能になっている。
【００３９】
以上説明したように、本実施の形態によるＬＥＤ実装用基板１０では、１枚のＬＥＤ実装用基板１０に、断線時のバイパス回路として機能するバイパス素子３１が形成されたバイパス層３０と、静電破壊対策用のバイパス回路として機能するバリスタ素子４１が形成されたバリスタ層４０とを内蔵し、しかもバリスタ素子４１を端子電極２１と端子電極２２との間ではなく端子電極２１と端子電極２３との間に接続したので、小型化された照明用のＬＥＤ回路が実現される。
【００４０】
図５は、本発明の第２の実施の形態によるＬＥＤ実装用基板１０の上面図である。同図において破線で示す構成は、基板内部又は下面に存在する構成の一部を透過的に示したものである。また、図６（ａ）は、図５のＣ−Ｃ’線断面図であり、図６（ｂ）は、図５のＤ−Ｄ’線断面図である。なお、これらの図にはＬＥＤ実装用基板１０の上面に実装されるＬＥＤ１も描画している。また、図７は、本実施の形態によるＬＥＤ実装用基板１０を用いて構成したＬＥＤ照明用回路の回路図である。
【００４１】
図５乃至図７に示すように、本実施の形態によるＬＥＤ実装用基板１０には、複数のＬＥＤ１が実装される。複数のＬＥＤ１を実装するために、ＬＥＤ実装用基板１０は、アノード電極１１及びカソード電極１２からなるＬＥＤ実装用電極対１３を複数有する。各ＬＥＤ１は、ワイヤボンディングにより１つずつＬＥＤ実装用電極対１３と接続される。
【００４２】
ＬＥＤ実装用基板１０の下面に形成される第１の端子電極２１は、複数のＬＥＤ実装用電極対１３を構成する複数のアノード電極１１のうちの少なくとも一つと接続される。同様に、ＬＥＤ実装用基板１０の下面に形成される第２の端子電極２２は、複数のＬＥＤ実装用電極対１３を構成する複数のカソード電極１２のうちの少なくとも一つと接続される。また、バイパス層３０は、ＬＥＤ実装用電極対１３ごとにバイパス素子３１を有し、各バイパス素子３１は、対応するＬＥＤ実装用電極対１３のアノード電極１１とカソード電極１２との間に接続される。
【００４３】
より具体的には、各ＬＥＤ実装用電極対１３は、図５に示すように、ｍ行ｎ列のマトリクス状に配置される。なお、図５ではｍ＝ｎ＝５としているが、ｍ，ｎの値はこれに限られるものではない。
【００４４】
第１列目（図５では最も左側の列）の各ＬＥＤ実装用電極対１３に含まれるアノード電極１１は、一体化されて１つの電極パターン１４を構成する。また、第ｎ列目（図５では最も右側の列）の各ＬＥＤ実装用電極対１３に含まれるカソード電極１２は、一体化されて１つの電極パターン１５を構成する。電極パターン１４，１５はそれぞれ、第１の実施の形態で説明したものと同様の第１及び第２のスルーホール電極２５，２６により、ＬＥＤ実装用基板１０の下面に形成される第１及び第２の端子電極２１，２２と接続される。
【００４５】
各行の第ｋ列目（１≦ｋ＜ｎ）のＬＥＤ実装用電極対１３のカソード電極１２は、同一行の第ｋ＋１列目のＬＥＤ実装用電極対１３のアノード電極１１とともに一体化され、図５に示す電極パターン１６を構成する。逆に言えば、電極パターン１６は、左側に位置するＬＥＤ実装用電極対１３のカソード電極１２と、右側に位置するＬＥＤ実装用電極対１３のアノード電極１１とを兼ねている。
【００４６】
各電極パターン１６は、バイパス層３０に設けられたスルーホール電極３６の上端と接続している。スルーホール電極３６は、ＬＥＤ実装用電極対１３ごとにバイパス素子３１を配置するために設けられるものである。スルーホール電極３６と、行方向に隣接する隣接する他のスルーホール電極３６（若しくは第１のスルーホール電極２５又は第２のスルーホール電極２６）との間には、バイパス素子３１が設けられる。各バイパス素子３１の具体的な構造及び機能は、図２（ａ）を参照しながら説明したバイパス素子３１の構造と同様である。
【００４７】
バリスタ層４０内には、バリスタ素子４１が設けられる。バリスタ素子４１の構造及び機能も、図２（ａ）などを参照しながら説明したバリスタ素子４１と同様である。
【００４８】
図７の回路に示すように、第１の端子電極２１は直流電源５０の正極側に接続され、第２の端子電極２２は直流電源５０の負極側に接続される。また、第３の端子電極２３は接地される。この構成により、図４を参照して説明したＬＥＤ照明用回路と同様に、断線していない各ＬＥＤ１は点灯し、断線したＬＥＤ１と並列に接続されたバイパス素子３１は低抵抗状態に変化する。
【００４９】
バリスタ素子４１は、図４のＬＥＤ照明用回路とは異なって回路全体に１つしか設置されていない。しかしながら、本実施の形態によるＬＥＤ実装用基板１０は、５行５列に配置された２５個のＬＥＤ１がすべて１チップ上に形成されているものであるため、回路全体に１つのバリスタ素子４１であっても、上述した１チップ状態において効果的に、各ＬＥＤ１を静電破壊から防御することが可能になっている。
【００５０】
以上説明したように、本実施の形態によるＬＥＤ実装用基板１０では、複数のＬＥＤ１が実装される１枚のＬＥＤ実装用基板１０に、断線時のバイパス回路として機能するバイパス素子３１がＬＥＤ１ごとに形成されたバイパス層３０と、静電破壊対策用のバイパス回路として機能するバリスタ素子４１が形成されたバリスタ層４０とが内蔵される。しかもバリスタ素子４１は、端子電極２１と端子電極２２との間ではなく端子電極２１と端子電極２３との間に接続されている。したがって、小型化された照明用のＬＥＤ回路が実現される。
【００５１】
図８は、本発明の第３の実施の形態によるＬＥＤ実装用基板１０の上面図である。同図において破線で示す構成は、基板内部又は下面に存在する構成の一部を透過的に示したものである。また、図９（ａ）は、図８のＥ−Ｅ’線断面図であり、図９（ｂ）は、図５のＦ−Ｆ’線断面図である。なお、これらの図にはＬＥＤ実装用基板１０の上面に実装されるＬＥＤ１も描画している。また、図１０は、本実施の形態によるＬＥＤ実装用基板１０を用いて構成したＬＥＤ照明用回路の回路図である。
【００５２】
図１０を図７と比較すると明らかなように、本実施の形態によるＬＥＤ実装用基板１０は、バリスタ素子４４（第２のバリスタ素子）を設けた点で、第２の実施の形態によるＬＥＤ実装用基板１０と相違する。以下、この相違点を中心に説明する。
【００５３】
図８及び図９（ａ）に示すように、本実施の形態によるＬＥＤ実装用基板１０の下面には、第１〜第３の端子電極２１〜２３に加えて第４の端子電極２４が形成される。また、バリスタ層４０内には第４のスルーホール電極２８が設けられる。第４のスルーホール電極２８は、ＬＥＤ実装用基板１０の下面で第４の端子電極２４と接続している。
【００５４】
バリスタ素子４４は、複数の上部電極パターン４５と複数の下部電極パターン４６とが、図９（ａ）及び（ｂ）に示すように、バリスタ層４０を構成する絶縁体を挟んで交互に対向配置された構造を有し、図１０にも示すように第２の端子電極２２と第４の端子電極２４の間に接続される。
【００５５】
図９（ａ）及び（ｂ）を参照して具体的な構造を説明すると、上部電極パターン４５は、バリスタ層４０内で第２のスルーホール電極２６と接続している。一方、下部電極パターン４６は、バリスタ層４０内で第４のスルーホール電極２８と接続している。したがって、バリスタ素子４４は、第２の端子電極２２と第４の端子電極２４の間に接続されることになる。
【００５６】
バリスタ素子４４にもバリスタ電圧が設定される。バリスタ素子４４は、上部電極パターン４２と下部電極パターン４３の間の電位差がバリスタ電圧よりも高くなった場合にのみ導通し、その他の場合には非導通となる性質を有する。
【００５７】
バリスタ素子４４も、バリスタ素子４１と同様に静電破壊対策用に設けられるものであるので、静電気が入力された際に速やかに導通状態となり、ＬＥＤ１やバイパス素子３１に大電流が流れないようにする必要がある。そのため、バリスタ素子４４の応答速度も、バイパス素子３１の応答速度よりも速い数ナノ秒から数十ナノ秒に設定される。また、バリスタ素子４４のバリスタ電圧は、バイパス素子３１のトリガ電圧よりも高い値に設定される。バリスタ素子４４の具体的な構成は、上述したバリスタ素子４１の構成と同様で構わない。
【００５８】
なお、バリスタ素子４４を設けたことにより、バリスタ素子４１の形成領域は第２の実施の形態に比べて半減している。バリスタ素子４４の形成領域も、第２の実施の形態に比べれば半分である。
【００５９】
回路に静電気が入力された場合、バリスタ素子４１，４４がいずれか一方又は両方が導通し、電流をバイパスする。したがって、本実施の形態によるＬＥＤ実装用基板１０では、第２の実施の形態によるＬＥＤ実装用基板１０に比べてさらに効果的に、各ＬＥＤ１を静電破壊から防御することが可能になっている。
【００６０】
以上説明したように、本実施の形態によるＬＥＤ実装用基板１０では、複数のＬＥＤ１が実装される１枚のＬＥＤ実装用基板１０に、断線時のバイパス回路として機能するバイパス素子３１がＬＥＤ１ごとに形成されたバイパス層３０と、静電破壊対策用のバイパス回路として機能するバリスタ素子４１，４４が形成されたバリスタ層４０とが内蔵される。しかもバリスタ素子４１，４４は、いずれも端子電極２１と端子電極２２との間ではなく、それぞれ端子電極２１と端子電極２３との間、端子電極２２と端子電極２４との間に接続されている。したがって、小型化された照明用のＬＥＤ回路が実現される。
【００６１】
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
【００６２】
例えば、第１の実施の形態によるＬＥＤ実装用基板１０に、第３の実施の形態で説明したバリスタ素子４４を内蔵するようにしてもよい。こうすることで、より効果的にＬＥＤ１を静電破壊から防御することが可能になる。
【符号の説明】
【００６３】
１      ＬＥＤ
２，３  ボンディングワイヤ
１０    ＬＥＤ実装用基板
１１    アノード電極
１２    カソード電極
１３    ＬＥＤ実装用電極対
１４〜１６  電極パターン
２１〜２４  第１〜第４の端子電極
２５〜２８  第１〜第４のスルーホール電極
３０    バイパス層
３１    バイパス素子
３２，４２，４５  上部電極パターン
３３，４３，４６  下部電極パターン
３４    薄膜絶縁体
３５    導体パターン
３６    スルーホール電極
４０    バリスタ層
４１，４４  バリスタ素子
５０    直流電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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