(57)【要約】【課題】光照射面側の素子分離を強化して、混色を低減させ、感度向上、素子分離部の暗電流低減できる固体撮像装置、及びその製造方法を提供すること。【解決手段】ｎ型の半導体基板３０表面内に形成された前記ｎ型の拡散層３２を含み、前記半導体基板の裏面側から表面側に向かって照射された光により前記半導体基板内で生成された電子を蓄積する電荷蓄積部ＰＤと、前記電荷蓄積部を挟み、前記半導体基板表面からこの半導体基板内に達するように形成されたｐ型の第１、第２拡散層（３６）と、前記電荷蓄積部を電気的に分離し、前記半導体基板の前記裏面側が開口されるよう形成された第１、第２トレンチ５５に埋め込まれたｐ型のａ−アモルファスシリコン化合物（ｐ型ａ−ＳｉＣ）と、を具備する。【選択図】図３
2011199037.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板表面内に形成された前記第１導電型の拡散層を含み、前記半導体基板の裏面側から表面側に向かって照射された光により前記半導体基板内で生成された電子を蓄積する電荷蓄積部と、
前記電荷蓄積部を挟み、前記半導体基板表面からこの半導体基板内に達するように形成された第２導電型の第１、第２拡散層と
前記電荷蓄積部を電気的に分離し、前記半導体基板の前記裏面側に形成された第１、第２トレンチに埋め込まれたｐ型のアモルファスシリコン化合物と
を具備することを特徴とする固体撮像装置。
【請求項２】
前記ｐ−アモルファスシリコン化合物は、カーボン（Ｃ）または窒素（Ｎ）のいずれかを含む化合物である
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記半導体基板中において、前記第１拡散層中に前記第１トレンチが形成され、
前記第２拡散層中に前記第２トレンチが形成される
ことを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記半導体基板中において、前記第１拡散層は少なくとも前記第１トレンチの底面の一部と接続され、
前記第２拡散層は少なくとも前記第２トレンチの底面の一部と接続される
ことを特徴とする請求項１記載の固体撮像装置。
【請求項５】
第１導電型の半導体基板表面に形成された前記第１導電型の拡散層を含み、前記半導体基板の裏面側から表面側に向かって照射された光により前記半導体基板内で生成された電子を蓄積する電荷蓄積部と、前記電荷蓄積部を挟みこの電荷蓄積部を電気的に分離するよう、前記半導体基板表面からこの半導体基板内に達するように形成された第１、第２拡散層とを備えた前記半導体基板の前記裏面上にレジスト膜を形成し、所望のパターンにパターニングし、前記裏面を露出する工程と、
前記露出した裏面から前記半導体基板中に達する第１、第２トレンチを形成して、前記第１、第２拡散層の一部を除去する工程と、
前記第１、第２トレンチにｐ型のアモルファスシリコン化合物を埋設する工程と
を具備することを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、及びその製造方法に関する。
【背景技術】
【０００２】
最近、画素の微細化が進み、開口率を高めることを主な目的として、裏面照射型の固体撮像装置（ＢＳＩ：Back side illumination）が提案されている（例えば、特許文献１参照）。
【０００３】
この裏面照射型の固体撮像装置において、光照射面側で発生した電子は、配線側にあるフォトダイオード（ＰＤ）にまでたどり着かないと信号としてカウントされない。このため、光電変換を行うシリコン（Ｓｉ）基板の厚さで、感度が決定される（シリコン基板の膜厚は、厚い方が高感度となる）。このとき、光電変換による発生キャリア（電子）は、シリコン基板内の光照射面側で多く、ＰＤ近傍に近づくに従い少なくなる。また、光照射面側近傍のシリコン基板は、ＰＤから離れているため、ＰＤによる電界（ＰＤに電子を集め様とする電界）が弱くなっている。つまり、弱電界領域になっている。
【０００４】
また、シリコン基板内にボロン（Ｂ）をイオン注入したＰ型半導体層で素子分離層を形成することが一般的だが、高加速でボロンをシリコン基板深部に打ち込むと、イオンダメージや、ボロンイオンが散乱され、素子分離層のボロン濃度が実効的に低くなることにより、素子分離能力が低下する。
【０００５】
裏面照射型固体撮像装置では、光照射面側で多くのキャリアが発生するが、弱電界領域のため、かなりのキャリアは、拡散により移動する。
【０００６】
拡散により移動するこのキャリアは、隣接画素へ漏れ込み、混色を招く。特に、ＢＳＩにおいては、短波長（青光）照射時の混色が表面照射型固体撮像装置に比べて多くなる傾向がある。
【０００７】
ＢＳＩにおいては、短波長光の混色低減が課題である。このため、一般には、ＰＤを形成するシリコン基板の膜厚を薄膜化して、シリコン基板における光照射面側とＰＤとの距離を短くすることが一手段として行われている。
【０００８】
しかしながら、前述の様にシリコン基板の薄膜化は、Ｇ（緑）光、Ｒ（赤）光の照射に対して、感度低下を招く問題がある。上記のように、従来の裏面照射型固体撮像装置およびその製造方法では、光照射面側で発生するキャリアによる混色等に対して不利であるという傾向がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１２８３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、光照射面側の素子分離を強化して、混色を低減させ、感度向上できる固体撮像装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１１】
この発明の一態様に係る固体撮像装置は、第１導電型の半導体基板表面内に形成された前記第１導電型の拡散層を含み、前記半導体基板の裏面側から表面側に向かって照射された光により前記半導体基板内で生成された電子を蓄積する電荷蓄積部と、前記電荷蓄積部を挟み、前記半導体基板表面からこの半導体基板内に達するように形成された第２導電型の第１、第２拡散層と前記電荷蓄積部を電気的に分離し、前記半導体基板の前記裏面側に形成された第１、第２トレンチに埋め込まれたｐ型のアモルファスシリコン化合物とを具備する。
【００１２】
また、この発明の一態様に係る固体撮像装置の製造方法は、第１導電型の半導体基板表面に形成された前記第１導電型の拡散層を含み、前記半導体基板の裏面側から表面側に向かって照射された光により前記半導体基板内で生成された電子を蓄積する電荷蓄積部と、前記電荷蓄積部を挟みこの電荷蓄積部を電気的に分離するよう、前記半導体基板表面からこの半導体基板内に達するように形成された第１、第２拡散層とを備えた前記半導体基板の前記裏面上にレジスト膜を形成し、所望のパターンにパターニングし、前記裏面を露出する工程と、前記露出した裏面から前記半導体基板中に達する第１、第２トレンチを形成して、前記第１、第２拡散層の一部を除去する工程と、前記第１、第２トレンチにｐ型のアモルファスシリコン化合物を埋設する工程とを具備する。
【発明の効果】
【００１３】
本発明によれば、光照射面側の素子分離を強化して、混色を低減させ、感度向上できる固体撮像装置およびその製造方法を提供できる。
【図面の簡単な説明】
【００１４】
【図１】この発明の第１の実施形態に係る固体撮像装置の全体構成を示すブロック図。
【図２】この発明の第１の実施形態に係る撮像領域の構成例を示す回路図。
【図３】この発明の第１の実施形態に係る固体撮像装置の構成例を示す断面図。
【図４】この発明の第１の実施形態に係る固体撮像装置の第１の製造工程の断面図。
【図５】この発明の第１の実施形態に係る固体撮像装置の第２の製造工程の断面図。
【図６】この発明の第１の実施形態に係る固体撮像装置の第３の製造工程の断面図。
【図７】この発明の第１の実施形態に係る固体撮像装置の第４の製造工程の断面図。
【図８】この発明の第１の実施形態に係る固体撮像装置の第５の製造工程の断面図。
【図９】この発明の第１の実施形態に係る固体撮像装置の第６の製造工程の断面図。
【図１０】この発明の第２の実施形態に係る固体撮像装置の断面図。
【図１１】この発明の第２の実施形態に係る固体撮像装置の第１の製造工程の断面図。
【図１２】この発明の第２の実施形態に係る固体撮像装置の第２の製造工程の断面図。
【図１３】この発明の第２の実施形態に係る固体撮像装置の第３の製造工程の断面図。
【図１４】この発明の変形例に係る固体撮像装置の断面図。
【発明を実施するための形態】
【００１５】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
[第１の実施形態]  
以下の実施形態では、光照射面（受光面）が、信号走査回路部が形成される半導体基板表面上と反対側の半導体基板上の裏面側に設けられる裏面照射型（ＢＳＩ：Back side illumination）の固体撮像装置を一例に挙げる。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１７】
＜１．構成例＞  
図１乃至図２を用いて、この発明の第１の実施形態に係る固体撮像装置の構成例について説明する。  
１−１．全体構成例  
まず、図１を用いて、本例に係る固体撮像装置の全体構成例について説明する。図１は、本例に係る固体撮像装置の全体構成例を示すシステムブロック図である。図１では、撮像領域のカラム位置にＡＤ変換回路が配置された場合の一構成について示した。
【００１８】
図示するように、本例に係る固体撮像装置１０は、撮像領域１２と駆動回路領域１４とを備える。  
撮像領域１２は、半導体基板に、光電変換部及び信号走査回路部を含んだ単位画素（Pixel）１の行列が配置される。  
光電変換部は、光電変換し蓄積するフォトダイオードを備え、撮像部として機能する。信号走査回路部は、後述する増幅トランジスタ等を備え、光電変換部からの信号を読み出し増幅しＡＤ変換回路１５に送信する。本例の場合、光照射面（光電変換部）は、信号走査回路部が形成される半導体基板表面上と反対側の半導体基板上の裏面側に設けられる。
【００１９】
駆動回路領域１４は、上記信号走査回路部を駆動するための垂直シフトレジスタ１３およびＡＤ変換回路１５等の駆動回路を配置して成るものである。
【００２０】
垂直シフトレジスタ（Vertical Shift register）１３は、信号ＬＳ１〜ＳＬｋを撮像領域１２に出力し、単位画素１を行毎に選択する選択部として機能する。選択された行の単位画素１からはそれぞれ、入射された光の量に応じたアナログ信号Ｖsigが垂直信号線ＶＳＬを介して出力される。
【００２１】
ＡＤ変換回路（ＡＤＣ）１５は、垂直信号線ＶＳＬを介して入力されたアナログ信号Ｖsigを、デジタル信号に変換する。
【００２２】
尚、ここでは、固体撮像装置の全体構成の一部として、図示およびその説明を省略したが、これに限られるものではない。即ち、例えば、撮像領域１２等の動作を制御する制御回路等を更に備えていても良い。カラム並列にＡＤＣ回路１５が配置されずチップレベルにＡＤＣ回路１５が配置される構成、或いはセンサーチップ上にＡＤＣ回路１５が配置されない構成等であっても良い。
【００２３】
１−２．撮像領域の構成例  
次に、図２を用いて、図１中の撮像領域１２における単位画素１（以下、画素１と呼ぶこともある）の構成例について説明する。本例では、単一の撮像領域１２で複数の色情報を取得する単版式撮像素子を一例に挙げて説明する。
【００２４】
図示するように、単位画素１は、垂直シフトレジスタ１３からの読み出し信号線と垂直信号線ＶＳＬとの交差位置にマトリクス状に配置される。
【００２５】
この単位画素（PIXEL）１は、フォトダイオードＰＤ、増幅トランジスタＴｂ、読み出しトランジスタＴｄ、リセットトランジスタＴｃ、アドレストランジスタＴａを備えている。
【００２６】
上記画素１の構成において、フォトダイオードＰＤは、例えばｎ型の拡散層を含む光電変換部を構成する。増幅トランジスタＴｂ、読み出しトランジスタＴｄ、リセットトランジスタＴｃ、およびアドレストランジスタＴａは、信号走査回路部を構成する。
【００２７】
フォトダイオードＰＤのカソードには、基準電位Ｖssが与えられる。  
増幅トランジスタＴｂは、浮遊拡散層（フローティングディフュージョン：検出部）ＦＤからの信号を増幅して出力するように構成されている。増幅トランジスタＴｂのゲートは浮遊拡散層ＦＤに接続され、ソースは垂直信号線ＶＳＬに接続され、ドレインはアドレストランジスタＴａのソースに接続されている。垂直信号線ＶＳＬにより送信される単位画素１の出力信号は、図示せぬＣＤＳ雑音除去回路により雑音が除去された後、出力端子から出力される。
【００２８】
読み出しトランジスタＴｄは、フォトダイオードＰＤでの信号電荷の蓄積を制御するように構成されている。読み出しトランジスタＴｄのゲートは読み出し信号線ＴＲＦに接続され、ソースはフォトダイオードＰＤのアノードに接続され、ドレインは浮遊拡散層ＦＤに接続されている。
【００２９】
リセットトランジスタＴｃは、増幅トランジスタＴｂのゲート電位をリセットするように構成されている。リセットトランジスタＴｃのゲートはリセット信号線ＲＳＴに接続され、ソースは浮遊拡散層ＦＤに接続され、ドレインは電源端子に接続され、内部電圧ＶＤＤが供給される。
【００３０】
アドレストランジスタＴａのゲートは、アドレス信号線ＡＤＲに接続されている。
【００３１】
読み出し駆動動作  
この撮像領域１２の画素１における読み出し駆動動作は、次のようである。まず、読み出し行のアドレストランジスタＴａが、垂直シフトレジスタ１３から送られる行選択パルスによりオン（ＯＮ）状態になる。
【００３２】
続いて、同様に垂直シフトレジスタ１３から送られたリセットパルスによりリセットトランジスタＴｃが、オン（ＯＮ）状態になり、浮遊拡散層ＦＤの電位に近い電圧にリセットされる。その後、リセットトランジスタＴｃは、オフ（ＯＦＦ）状態になる。
【００３３】
続いて、トランスファゲートＴｄが、オン（ＯＮ）状態になり、フォトダイオードＰＤに蓄積された信号電荷が浮遊拡散層ＦＤに読み出され、浮遊拡散層ＦＤの電位が読み出された信号電荷数に応じて変調される。
【００３４】
続いて、変調された信号が、ソースフォロワを構成するＭＯＳトランジスタＴｂと図示せぬＭＯＳトランジスタにより垂直信号線ＶＳＬに読み出され、読み出し動作を完了する。
【００３５】
１−３．断面構成例  
次に、図３を用いて、本例に係る固体撮像装置の断面構成例について説明する。以下説明する固体撮像装置の断面構成例は、特に光電変換部、すなわちフォトダイオードＰＤに着目した断面図である。また、光電変換部の直下には、信号走査回路部に接続される配線層が設けられている。
【００３６】
図３に示すように、例えばシリコン等から形成される第１支持基板２０上に層間絶縁膜２１が形成されている。また第１支持基板２０上には、配線層２２が形成されている。つまり配線層２２を被膜するように、第１支持基板２０上には層間絶縁膜２１が形成されている。なお、この配線層２２はＡＬ（アルミニウム）やＣｕ（銅）等で形成されており、信号走査線回路側に形成される配線である。そして、層間絶縁膜２１上にはｎ型のシリコン基板３０が形成されている。そして、この半導体基板３０は、例えば、ＳＯＩ基板上にエピタキシャル成長させて形成したｎ型半導体層である。半導体基板３０の膜厚は、本例の場合、例えば、２．４μｍ程度である。
【００３７】
シリコン基板３０表面内にはｐ型拡散層３１とこのｐ型拡散層３１上に形成されたｎ型拡散層３２とが形成されている。そして、裏面側（図中、絶縁膜４０側）から第１支持基板に向かって入射した光によってシリコン基板３０内で生成された電子が、このｎ型拡散層３２に蓄積される。つまり、シリコン基板３０の裏面側から第１支持基板に向かって電界が掛けられており、生成された電子はｎ型拡散層３２に向かい、該電子と対で生成された正孔は絶縁膜４０方向に向かって、接地された拡散層（図示せぬ）に吸収される。つまり、フォトダイオードＰＤを構成するｎ型拡散層３２は電子を蓄積する電荷蓄積層として機能する。
【００３８】
上記フォトダイオードＰＤを構成するｐ型拡散層３１、ｎ型拡散層３２、及び上記のＭＯＳトランジスタＴｂ、Ｔｃ、Ｔｄ（それぞれ図示せぬ）により単位画素１が形成される。
【００３９】
そして、シリコン基板３０を貫通するようにイオン注入により形成された画素分離層３６が形成される。ここで画素分離層３６には、例えばシリコン基板３０とは異なる例えばボロン（Ｂ）イオンなどが注入される。この画素分離層３６は、隣接するフォトダイオードＰＤ間に形成されている。これにより隣接する複数のフォトダイオードＰＤがそれぞれ電気的に分離される。
【００４０】
また、裏面方向に向かって、画素分離層３６が有する幅ｗが大きくなる（図中、ｗ０＜ｗ１＜ｗ２）。これは、裏面方向に向かってイオンを注入する際のエネルギー、すなわち加速電圧は、その深さに応じた値とされるからである。つまり、裏面方向に向かうほど、つまりフォトダイオードＰＤ側から距離が遠くなるほど、高い注入エネルギーを必要とする。そして、注入されたイオンは、シリコン基板３０内で等方的に散乱し拡散する。このため、裏面方向に向かって同心円状の画素分離層３６が順次形成される。
【００４１】
更に、この画素分離層３６内にｐ型のアモルファスシリコン化合物３７が設けられている。具体的には、裏面側から画素分離層３６内に形成されたトレンチにこのｐ型のアモルファスシリコン化合物膜３７が設けられている。このアモルファスシリコン化合物３７はカーボン（Ｃ）を含んでいる、すなわちｐ型のａ−ＳｉＣ膜である。このａ−ＳｉＣ膜３７は、シリコン（Ｓｉ）のバンドギャップ（１．１ｅＶ程度）よりも通常広いバンドギャップ（２．０ｅＶ程度）を有する。なお、ａ−ＳｉＣ膜３７に含まれるボロン濃度は、画素分離層３６の表面近傍が空乏化しないボロン濃度であって暗電流が十分低くなる濃度、例えば、１Ｅ１７ｃｍ−３以上が好ましい。そして、照射面側におけるシリコン基板３０内（図中、画素分離層３６にａ−ＳｉＣ膜３７が埋設された領域）にはホール蓄積層３８が形成される。これは、ａ−ＳｉＣ膜３７がｐ型の半導体層であるため、画素分離層３６表面近傍にホール蓄積層が形成される。また、光照射面側の半導体基板３０と絶縁膜４０との界面（以下、ＢＦ近傍）においても、ｐ型のａ−ＳｉＣ膜３７により形成されるホール蓄積層が形成される（図示せぬ）。
【００４２】
また、シリコン基板３０底面全域（裏面側）にシリコン絶縁膜４０が形成され、このシリコン酸化膜４０上に例えば、Ｓｉ３Ｎ４膜等で形成されたパッシベーション膜４１が形成され、更にこのパッシベーション膜上に平坦化層４２が形成される。この平坦化層３２は例えば、シリコン酸化膜（ＳｉＯ２膜）等により形成される。そして、この平坦化層４２内には、マイクロレンズＭＬが形成され、この平坦化層４２上にはレンズ５０が形成されている。なお、平坦化層４２内に図示せぬ色フィルタＣＦが形成される。この色フィルタは、例えば、ベイヤー(Bayer)配置の場合、Ｒ（Red），Ｇ（Green），Ｂ（Blue）等のそれぞれの色に対応して配置される。
【００４３】
＜２．製造方法＞  
次に、図４〜図９を用い、第１の実施形態に係る固体撮像装置の製造方法について説明する。  
まず、図４に示すように例えば、シリコン酸化膜５１を介してＳＯＩ（Silicon on insulator）基板５０上にｎ型半導体層を例えば、２．４μｍ程度エピタキシャル成長させる。これにより、ｎ型の半導体基板（Si-sub）３０形成する。続いて、信号走査線側（表面側）の半導体基板３０に、周知のＣＭＯＳセンサの製造方法を用い、フォトダイオードＰＤを形成する。更に半導体基板３０上にフォトレジスト膜５２を積層させ、所望のパターンにパターにングする。その後、半導体基板３０表面に向かって高加速でボロンイオンのドーピングを行う。加速電圧は、例えば３．０[ｅＶ]程度である。これにより、半導体基板３０を貫通する画素分離層３６が形成される。その後、フォトレジスト膜５２はエッチング液などで除去する。
【００４４】
次に図５に示すように、半導体基板３０上に層間絶縁膜２１及び配線層２２を順次形成する。その後、層間絶縁膜２１上に第１支持基板２０を形成する。このとき、第１支持基板２０は接着剤または直接接合法を用いて層間絶縁膜２１上に形成する。
【００４５】
次に図６に示すように、上記図５の構成において第１支持基板が下になるように、そして半導体基板３０が第１支持基板２０の上になるように上下を逆転させる。そして、ＳＯＩ基板５０及びシリコン酸化膜５１を、所望の厚さまで削除し、ある一定の厚さに達した時点で、例えばＣＭＰ（Chemical Mechanical Polisherを用いて、半導体基板３０表面が露出する程度まで研磨する。
【００４６】
また、ＳＯＩ基板５０上に形成されたシリコン酸化層５１を残存させてもよい。この場合、シリコン酸化層（ＳＯＩ層）５１の膜厚がまだ、所望の膜厚よりも厚い場合には、必要に応じてさらに、例えば、ＮＦ４ＯＨ、あるいは、ＨＦ、あるいは、ＨＦとＨＮＯ３とＣＨ３ＣＯＯＨの混合液によりシリコン酸化層５１を所望の膜厚（例えば、５０ｎｍ程度）に薄膜化する。または、はじめから、シリコン酸化層５１の膜厚が０．１μｍ（１００ｎｍ程度）以下のＳＯＩ基板５０を使えば、前述のシリコン酸化層５１の薄膜化加工を行わなくても良い。
【００４７】
次に図７に示すように、半導体基板３０上にフォトレジスト膜５４を形成し、その後、所望のパターンにパターにングする。更に。ＲＩＥ（reactive ion etching）法を用いて、半導体基板３０内に形成された画素分離層３６の一部にトレンチ５５を形成する。このトレンチの深さはおよそ１．５[μｍ]である。このトレンチの深さは、裏面側（光照射側）の弱電界領域の深さが、１．５[μｍ]程度の深さのためである。
【００４８】
次に図８に示すように、フォトレジスト膜５４を除去した後、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法などを用いてトレンチ５５内に、ｐ型のａ−ＳｉＣ膜３７を埋設させる。この際ｐ−ＳｉＣ膜３７は、半導体基板３０上（全域）にも堆積される。このｐ−ＳｉＣ膜３７の成膜条件を以下示す。成膜条件は、ＳｉＨ４ガスを１００[ＳＣＣＭ]、Ｈ２ガスを５０[ＳＣＣＭ]、ＣＨ４ガスを２０[ＳＣＣＭ]、Ｂ２Ｈ６ガスを８[ＳＣＣＭ]をそれぞれ０．５[Ｔｏｒｒ]以下の圧力下で流す。この際、プラズマＣＶＤ装置の出力を３０[Ｗ／ｃｍ２]とし、例えば図６に示すシリコン基板３０の温度を２３０度とする。以上条件下において、ｐ−ＳｉＣ膜３７を２０分程度積層させることで、２[μｍ]程度の膜厚を形成する。
【００４９】
そして図９に示すように、半導体基板３０上に堆積したｐ−ＳｉＣ膜３７を研磨し、平坦化する。その後、このｐ−ＳｉＣ膜３７上に順次シリコン絶縁膜４０、例えば、Ｓｉ３Ｎ４膜等で形成されたパッシベーション膜４１、及び平坦化層４２を形成し、この平坦化層４２上にレンズ５０を形成する。これにより、図３に示す固体撮像装置が形成される。
【００５０】
なお、本第１の実施形態では、ＳＯＩ基板上にｎ型のシリコン（Ｓｉ）膜をエピタキシャル成長させた基板を用いて説明したが、これに限られることはない。例えば、ＳＯＩ基板に限定される必要は無く、バルクのシリコン基板、あるいは、ＳＩＭＯＸ基板等を用いた場合であっても同様に適用することが可能である。
【００５１】
＜３．作用効果＞  
第１の実施形態に係る固体撮像装置およびその製造方法によれば、少なくとも下記（１）〜（３）の効果が得られる。  
（１）光照射面側の素子分離領域部分の空乏化を防止して、暗電流を低減できる。
【００５２】
上記のように、本例に係る固体撮像装置は、半導体基板３０上に光電変換部（ＰＤ）及び信号走査回路部を含む複数の画素１が配置される撮像領域１２を備え、信号走査回路部が形成される半導体基板３０の表面とは反対側の基板表面上に光照射面が形成される裏面照射型の固体撮像装置である。更に、本例に係る固体撮像装置は、半導体基板３０内に、この半導体基板３０を貫通するように設けられた画素分離層３６と、裏面側からこの画素分離層３６内に設けられたトレンチ５５内に埋設されたｐ−ＳｉＣ３７膜とを備える。
【００５３】
そして、本例に係る固体撮像装置であると、光照射面側であって画素分離層３６と半導体基板３０との界面にホール蓄積層３８が形成される。これは上述したように、半導体基板３０がｎ型に対し、ａ−ＳｉＣ膜３７がｐ型の半導体層であるためである。
【００５４】
上記構成によれば、欠陥が多く暗電流の発生源となり得る画素分離層３６近傍にホール蓄積層３５を配置できる。そのため、裏面側のホール濃度を増大させ、裏面側における画素分離層３６近傍の空乏化を抑制することができる。そのため、画素分離層３６近傍で発生する暗電流を抑制することができる。
【００５５】
（２）素子分離層として機能する画素分離層３６を強化出来、混色を低減できる。  
本例に係る固体撮像装置であるとａ−ＳｉＣ膜３７は、シリコン（Ｓｉ）のバンドギャップ（１．１ｅＶ）よりも通常広い２．０ｅＶ程度であり、また、シリコンに比べて短波長光の吸収係数が小さいため、青色光（例えば４５０ｎｍ）に対する感度低下を抑制できる。また、ａ−ＳｉＣ膜３７は、シリコンに比べてバンドギャップが広いので、キャリア（電子）がａ−ＳｉＣ層３７を含む素子分離領域を超えて隣接画素に漏れ込むことを抑制する効果が大きい。すなわち、ブルーミングや混色を抑制させることができる。
【００５６】
（３）動作信頼性を向上させることが出来る。
【００５７】
本例に係る固体撮像装置であると、トレンチ５５にａ−ＳｉＣ膜３７を２３０度の条件化で埋設させる。このため高温での製造ではないことから、読み出しトランジスタやリセットトランジスタなどの閾値を変動させることを抑制させることが出来る。すなわち、製造過程で、周辺の読み出しトランジスタやリセットトランジスタの閾値の変動を抑制させつつ、ａ−ＳｉＣ膜３７を形成させることが出来る。すなわち、信頼性の高い画素１を提供させることが出来る。
【００５８】
また、ａ−ＳｉＣ（ｐ）層３３の形成工程では、成膜温度が２３０度程度の比較的低温度であるため、ＡｌやＣｕ等の配線層２２を形成した後であっても、この配線層２２の配線特性を劣化することなく、ａ−ＳｉＣ（Ｐ）層３３を形成することができる。
【００５９】
［第２の実施形態］
次に本発明の第２の実施形態に係る固体撮像装置について、図１０を用いて説明する。なお、上記第１の実施形態に係る固体撮像装置と異なる構成のみ説明し、同一の部材については同一の参照符号を用いる。
【００６０】
＜１．構成例＞  
図１０に示すように、本実施形態に係る固体撮像装置は、第１支持基板側から見て、ボロン（Ｂ）イオンの注入で形成される画素分離層（Ｐ型半導体層）３６下部にｐ型のａ−ＳｉＣ膜３７が形成される。これら画素分離層（Ｐ型半導体層）３６とｐ型のａ−ＳｉＣ膜３７とにより、隣接するフォトダイオードＰＤを電気的に分離する素子分離領域として機能させた構造をとる。すなわち、少なくとも画素分離層３６の一部とｐ型のａ−ＳｉＣ膜３７の一部とが繋がった構造になっている。換言すれば、エピタキシャル成長させたｎ型の半導体基板３０内で、画素分離層３６とｐ型のａ−ＳｉＣ膜３７とが繋がった構造をとっている。従って、実効的に光電変換を行うシリコン基板３０の膜厚を、第１の実施形態に係る固体撮像装置に比して厚膜化できる。換言すれば、エピタキシャル成長させる半導体基板３０の膜厚は、上記第１の実施形態における約２．４[μｍ]の画素分離層３６と約１．５[μｍ]の深さを有したｐ型のａ−ＳｉＣ層３７との合計値、すなわち約３．９[μｍ]となる。
【００６１】
＜２．製造方法＞  
次に、本実施形態に係る固体撮像装置の製造方法について説明する。本実施形態に係る固体撮像装置の製造方法は、半導体基板３０内において、前記Ｂのイオン注入で形成される画素分離層３６の装置的な加速電圧の制限いっぱいの深さまで画素分離層３６を形成後、更にこの半導体基板３０内で少なくとも画素分離層３６の一部で接続されるｐ型のａ−ＳｉＣ層３７を形成するものである。
【００６２】
本実施形態の製造方法について図１１〜図１４を用いて説明する。  
まず図１１を用いて説明する。図１１は、上記第１の実施形態における図４において、半導体基板３０表面に向かって例えば、３．０[ｅＶ]程度の加速電圧でボロンイオンのドーピングを行った様子を示す。装置的な制限で３．０[ｅＶ]程度の加速電圧で、約２．４[μｍ]程度の深さまで画素分離層３６が形成される。本実施形態では、エピタキシャル成長させたｎ型の半導体基板３０の膜厚は、この画素分離層３６よりも大きな３．９[μｍ]程度である。従って、形成されるこの画素分離層３６の底部は半導体基板３０内途中で停止する。
【００６３】
次に、上記第１の実施形態における図５の工程を経て、半導体基板３０上に層間絶縁膜２１、配線層２２、及び第１支持基板２０をそれぞれ形成する。
【００６４】
その後、上記第１の実施形態における図６〜図８で説明した方法と同様に、所定の工程を経ることで、トレンチ５５内にｐ型のａ−ＳｉＣ膜３７を埋設させる。これにより、図１２の構成を得る。
【００６５】
また、この際ｐ−ＳｉＣ膜３７は、半導体基板３０上にも堆積される。なお、このトレンチ５５の深さは約１．５[μｍ]とされる。従って、このトレンチ５５の底部が、画素分離層３６の少なくとも一部に接続される。またこのｐ−ＳｉＣ膜３７の成膜条件及びその成膜の特性は、上記第１の実施形態と同様である。
【００６６】
最後に、上記第１の実施形態における図９で説明した工程を経ることで、図１３の構成を得ることが出来る。
【００６７】
＜３．作用効果＞  
第２の実施形態に係る固体撮像装置およびその製造方法によれば、上記（１）〜（３）の効果に加え、少なくとも下記（４）の効果を得ることが出来る。  
（４）感度の低下を抑制させることが出来る。  
本実施形態に係る固体撮像装置およびその製造方法であると、上記第１の実施形態に比して、エピタキシャル成長させた半導体基板３０の膜厚が大きい。つまり、半導体基板３０の膜厚は、最大の加速電圧で形成される画素分離層３６の高さとその下部に形成されるａ−ＳｉＣ膜３７の高さの合計値である。
【００６８】
従って、上記第１の実施形態に係る固体撮像装置に比して、感度の低下を抑制させることが出来る。以下、この感度低下の抑制について説明する。裏面側から入射し、その後カラーフィルターＣＦ通過した光により、半導体基板３０内で、例えば赤色、緑色、青色などの光照射による電子が生成される。（光電変換で発生した電子。）
これらＳｉ基板において、光が吸収される割合は、Ａ＊ｅｘｐ−αｘで表現することが出来る（Ａ：実数、α：Ｓｉ基板における光の吸収係数、ｘ：Ｓｉ基板における深さ）。そして、例えば青色光に対しては、Ｓｉにおける光の吸収係数が大きく、赤色になるに従ってその吸収係数は小さくなる。すなわち、青色の光であれば、短い距離の内にＳｉ中で吸収され、光電変換で電子が生成されるので、短い距離の内に光は減衰する。
【００６９】
これに対し青色光に比べ波長の長い赤色光については、Ｓｉにおける吸収係数が小さいので減衰するまで長い距離を必要とする（光電変換するＳｉ膜の領域がＢ（青）光照射時に比べて、Ｒ（赤）光照射時では広い）。このように、裏面側からフォトダイオードＰＤに達するまで、波長の短い青色の光は、ほぼ全てＳｉ基板で光電変換し電子を発生する。これに対し、波長の長い緑色、または赤色になるにつれ、緑色、または赤色の光は、裏面側からフォトダイオードＰＤに達するまでに、全ての光が光電変換で電子に変換されずにフォトダイオードＰＤに達してしまう。
【００７０】
しかし、本実施形態に係る固体撮像装置およびその製造方法であると、半導体基板３０の膜厚が上記第１の実施形態における半導体基板３０よりも大きい作ることができる。（光電変換するＳｉの領域を広くすることができる。）従って、緑色、赤色の情報を有した光が光電変換できる領域が広がるので、感度を向上できる。
【００７１】
[第３の実施形態]  
次に本発明の第３の実施形態に係る固体撮像装置およびその製造方法について説明する。
【００７２】
＜１．構成例＞  
本実施形態に係る固体撮像装置およびその製造方法は、上記第２の実施形態係る固体撮像装置を、２．４[μｍ]の膜厚を有した半導体基板３０に適用したものである。なお、上記第２の実施形態と異なる点についてのみ説明し、同一の部材については、同一の参照符号を付す。
【００７３】
この様子を図１４に示す。図１４は本実施形態に係る固体撮像装置の断面図である。図示するように、膜厚を２．４[μｍ]にエピタキシャル成長させたｎ型の半導体基板３０内に、画素分離層３６と、この画素分離層３６に接するａ−ＳｉＣ膜３７とをそれぞれ設けた構成である。
【００７４】
この場合、画素分離層３６を形成する際の加速電圧を、最大出力よりも落とし、ボロンイオンをドーピングする。このとき、半導体基板３０内に形成される画素分離層３６の深さは、例えば１．７[μｍ]とされる。
【００７５】
そして、この場合、半導体基板３０の表面から形成されたトレンチの深さは、例えば０．７[μｍ]とされる。なお、製造方法については、半導体基板３０に形成する画素分離層３６と少なくともその一部に接するトレンチ５５をＲＩＥで除去する際の、そのトレンチ５５の深さが異なる以外、同一であることから説明を省略する。
【００７６】
＜２．作用効果＞  
第３の実施形態に係る固体撮像装置およびその製造方法においても、上記（１）〜（３）の効果を奏することが出来る。本実施形態に係る固体撮像装置は、画素分離層３６とそれに少なくとも一部が接するａ−ＳｉＣ膜３７とで隣接するフォトダイオードＰＤを電気的に分離する素子分離を形成している。そして、トレンチ５５に埋設されたａ−ＳｉＣ膜３７と半導体基板３０との界面にはホール蓄積層３８が形成される。このように、本実施形態に係る構成であっても上記（１）〜（３）の効果を奏することが出来る。
【００７７】
［変形例（ａ−ＳｉＮの一例）］  
次に、上記第１〜第３の実施形態の変形例に係る固体撮像装置およびその製造方法について説明する。
【００７８】
＜１．構成例＞  
本変形例は、ｐ型のａ−ＳｉＣ膜３７に代えて、ｐ型のアモルファスシリコンナイトライド膜（ａ−ＳｉＮ）を適用するものである。すなわち、トレンチ５５にａ−ＳｉＮ膜が埋設させた構成であってもよい。
【００７９】
＜２．製造方法＞  
次に、変形例に係る固体撮像装置の製造方法に関して説明する。なお、上記第１〜第３の実施形態と同一の工程について説明を省略し、また、同一の部材については同一の参照符号を付す。
【００８０】
変形例に係る固体撮像装置の変形例では、ｐ型のａ−ＳｉＣ膜３７の成膜条件において、メタンガス（ＣＨ４）の変わりにＮＨ３ガスを使用する。これにより、ｐ型のａ−ＳｉＮ膜を形成することができる。なおａ−ＳｉＮ膜の膜特性は１．９[ｅＶ]程度のバンドギャップを有する。すなわち、ａ−ＳｉＣ膜３７と同様、画素分離層３６を強化することが出来る。
【００８１】
＜３．作用効果＞  
上記第１〜第３の実施形態において、変形例に係る固体撮像装置およびその製造方法を適用しても、それぞれの実施形態で、上記（１）〜（４）の効果を奏することが出来る。つまり、第１の実施形態に係る固体撮像装置およびその製造方法であれば、効果（１）〜（３）を奏することが出来、また第２の実施形態に係る固体撮像装置およびその製造方法でれば効果（１）〜（３）に加え（４）の効果を奏することが出来る。更には、第３の実施形態に係る固体撮像装置およびその製造方法であれば効果（１）〜（３）の効果を奏することが出来る。
【００８２】
なお、上記第１乃至第３の実施形態及びそれらに対する変形例において、シリコン酸化膜５１は、ＳＯＩ基板を用いて残存させたシリコン酸化膜に限らず、例えば、バルク基板を用いた場合であって膜厚が２ｎｍ程度の自然酸化膜等も含まれる。
【００８３】
なお、ｐ型のａ−ＳｉＣ膜３７またはｐ型のａ−ＳｉＮ膜はそれぞれ、ｐ型でなく、ｉ型（Ｎｏｎ−Ｄｏｐｅ）でもよい。
【００８４】
また、トレンチ５５の幅ｗｔは、画素分離層３６の幅ｗよりも小さな値である。つまり、ｗｔが画素分理想３６の幅ｗよりも小さければよいことから、ｗ２＞ｗｔでもｗ１＞ｗｔでも、更にはｗ０＞ｗｔであってもよい。
【００８５】
以上、第１乃至第３の実施形態及びそれらの変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００８６】
１…単位画素（Pixel）、１０…固体撮像装置、１２…撮像領域（Pixel region）、１３…垂直シフトレジスタ、１４…駆動回路領域、１５…ＡＤ変換回路、Ｔａ…選択トランジスタ、Ｔｂ…増幅トランジスタ、Ｔｃ…リセットトランジスタ、Ｔｄ…読み出しトランジスタ、ＰＤ…フォトダイオード、２０…第１支持基板、２１…層間絶縁膜、２２…配線層、３０…半導体基板、３１…ｐ型拡散層、３２…ｎ型拡散層、３６…画素分離層、３７…ｐ型アモルファスシリコンカーバイド膜（ａ−ＳｉＣ（ｐ）膜）、３８…ホール蓄積層、４０〜４２…酸化膜、ＭＬ…マイクロレンズ、５０…レンズ、５１…シリコン酸化膜、５２、５４…フォトレジスト、ＢＦ…光照射面側の半導体基板とシリコン酸化膜との界面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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