(57)【要約】【課題】  不揮発性半導体装置で過書き込みされたメモリセルに対し修正された再書き込み条件を決定する。【解決手段】  各メモリセルトランジスタに第1の書き込み条件による書き込み動作を行い、第1のしきい値検証電圧および第１より大きい第2のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタを判別し、第１のしきい値検証電圧より大きいしきい値のメモリセルトランジスタのデータを消去し、第1のしきい値検証電圧より大きくかつ第2のしきい値検証電圧より小さいしきい値のメモリセルトランジスタに対して、第1条件より初期電圧が低い第2の書き込み条件によって書き込み動作を行い、第2のしきい値検証電圧より大きいしきい値のメモリセルトランジスタに対して、前記第2の条件より初期電圧が低い第3の書き込み条件によって書き込み動作を行う。【選択図】  図７
2011070710.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配置された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタに一定の書き込み条件によりデータを書き込む書き込み手段と、
前記書き込み手段によってデータが書き込まれた複数のメモリセルトランジスタのしきい値と一定のしきい値検証電圧との大小関係を検証するしきい値検証手段と、を備え、
各メモリセルトランジスタに第1の書き込み条件による書き込み動作を行い、
前記しきい値検証電圧を第１のしきい値検証電圧に設定して前記第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタを判別し、
前記しきい値検証電圧を前記第1のしきい値検証電圧より大きい第2のしきい値検証電圧に設定して、前記第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタのしきい値が前記第2のしきい値検証電圧より大きいかどうかを判別し、
前記第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタのデータを消去し、
前記第1のしきい値検証電圧より大きくかつ前記第2のしきい値検証電圧より小さいしきい値を有するメモリセルトランジスタに対して、前記第1の書き込み条件より書き込み初期電圧が低い第2の書き込み条件によって書き込み動作を行い、
前記第2のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタに対して、前記第2の書き込み条件より書き込み初期電圧が低い第3の書き込み条件によって書き込み動作を行う、
ことを特徴とした不揮発性半導体記憶装置。
【請求項２】
半導体基板上に配置された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタに一定の条件により書き込み動作を行い、その後に前記複数のメモリセルトランジスタのしきい値と一定のしきい値検証電圧との大小関係を検証するしきい値検証動作を行うように制御する書き込み制御手段と、を備え、
前記書き込み制御手段は、
前記複数のメモリセルトランジスタに対して第1の書き込み条件による書き込み動作を行い、
前記しきい値検証電圧を第１のしきい値検証電圧に設定して前記第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタを判別し、
前記しきい値検証電圧を前記第1のしきい値検証電圧より大きい第2のしきい値検証電圧に設定して、前記第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタのしきい値が前記第2のしきい値検証電圧より大きいかどうかを判別し、
前記第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタのデータを消去し、
前記第1のしきい値検証電圧より大きくかつ前記第2のしきい値検証電圧より小さいしきい値を有するメモリセルトランジスタに対して、前記第1の書き込み条件より書き込み初期電圧が低い第2の書き込み条件によって書き込みを行い、
前記第2のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタに対して、前記第2の書き込み条件より書き込み初期電圧が低い第3の書き込み条件によって書き込みを行う、
ことを特徴とした不揮発性半導体記憶装置。
【請求項３】
前記第2の書き込み条件は前記第1の書き込み条件よりも書き込み電圧パルスの幅またはステップ量の少なくとも一方が小さく、
前記第３の書き込み条件は前記第２の書き込み条件よりも書き込み電圧パルスの幅またはステップ量の少なくとも一方が小さいことを特徴とした請求項1または請求項２のいずれかに記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に配置された複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタに一定の書き込み条件によりデータを書き込む書き込み手段と、
前記書き込み手段によってデータが書き込まれた複数のメモリセルトランジスタのしきい値と一定のしきい値検証電圧との大小関係を検証するしきい値検証手段と、を備えた不揮発性半導体記憶装置において、
前記複数のメモリセルトランジスタに第1の書き込み条件による書き込み動作を行い、
前記しきい値検証電圧を第１のしきい値検証電圧に設定して第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタを判別し、
前記しきい値検証電圧を前記第1のしきい値検証電圧より大きい第2のしきい値検証電圧に設定し、
前記第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタのしきい値が前記第2のしきい値検証電圧よりも大きいかどうか判別し、
前記第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタのデータを消去し、
前記第1のしきい値検証電圧より大きくかつ前記第2のしきい値検証電圧より小さいしきい値を有するメモリセルトランジスタに対して、前記第1の書き込み条件より書き込み初期電圧が低い第2の書き込み条件によって書き込み動作を行い、
前記第2のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタに対して、前記第2の書き込み条件より書き込み初期電圧が低い第3の書き込み条件によって書き込み動作を行う、
ことを特徴とした不揮発性半導体記憶装置の過剰書き込み修正方法。
【請求項５】
前記第2の書き込み条件は前記第1の書き込み条件よりも書き込み電圧パルスの幅またはステップ量の少なくとも一方が小さく、
前記第３の書き込み条件は前記第２の書き込み条件よりも書き込み電圧パルスの幅またはステップ量の少なくとも一方が小さいことを特徴とした請求項４記載の不揮発性半導体記憶装置の過剰書き込み修正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、過剰書き込みを修正することが可能な不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
高集積化が可能な不揮発性半導体記憶装置の一つとして、メモリセルを複数個直列接続してＮＡＮＤストリングを構成するＮＡＮＤ型フラッシュメモリが注目されている。ＮＡＮＤ型フラッシュメモリのメモリセルには、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲートとを積層形成したＭＯＳＦＥＴ構造が用いられ、浮遊ゲートに蓄積された電荷量によって、データ“０”、“１”が記憶される。以下、メモリセルトランジスタのしきい値電圧が正の状態をデータ“０”（書き込み状態）、負の状態をデータ“１”（消去状態）とする。
【０００３】
ＮＡＮＤ型フラッシュメモリでのデータ書き込みは、以下のように行う。まず、選択されたワード線（制御ゲート線）に２０Ｖ程度の昇圧された書き込み電圧Ｖｐｇｍを印加し、非選択ワード線には中間電圧Ｖｐａｓｓを印加し、データ“０”、“１”に応じて選択メモリセルのチャネル電圧をコントロールする。“０”データ書き込みの場合、ビット線は０Ｖとし、選択ゲートトランジスタのゲート線にはＶｃｃが印加される。選択ゲートトランジスタはオン（導通）となるので、ビット線電圧（０Ｖ）は、選択されたメモリセルトランジスタのチャネルまで転送される。これにより、選択されたメモリセルでは、チャネルと浮遊ゲートとの間に高電圧が印加されるので、チャネルと浮遊ゲートの間にあるトンネル絶縁膜を介したトンネル電流により浮遊ゲートに電子が注入され、しきい値が正の状態（データ“０”）となる。“１”データ書き込みの場合、ビット線には、Ｖｃｃが与えられ、選択ゲートトランジスタのゲート線にもＶｃｃが与えられる。このとき、選択ゲートトランジスタはオフ（非導通）になり、ビット線に沿うＮＡＮＤストリングのチャネルはフローティングになる。この結果、チャネルは制御ゲートからの容量結合により電位上昇するから、チャネルと浮遊ゲートとの間には高電圧は印加されず、トンネル電流による浮遊ゲートへの電子注入も起こらない。したがって、書き込み電圧が与えられた制御ゲート線に沿ったメモリセルではしきい値の変動がなく、負のしきい値状態（データ“１”の消去状態）が保たれる。
【０００４】
データ消去は、例えば選択ブロックについて、全てのワード線に０Ｖを印加し、基板あるいはウェルに２０Ｖ程度の消去電圧Ｖｅｒａを印加して、全メモリセルで浮遊ゲートの電荷を基板側に放出させる。これにより、全メモリセルはしきい値が負のデータ“１”状態に消去される。非選択ブロックについてはワード線を全てフローティングにすればよい。
【０００５】
また、選択されたブロックについてあるワード線（ページ）のみに０Ｖを印加し、そのブロックの他のワード線および非選択ブロックのワード線をすべてフローティングにして上記の消去動作を行えば、０Ｖが印加されたワード線に属するメモリセルのみ“１”状態に消去される（ページ消去）
データ読み出しは、選択されたワード線に０Ｖ、残りの非選択ワード線にデータ“０”、“１”にかかわらずメモリセルトランジスタがオンする中間電圧Ｖｒｅａｄを与えて、ＮＡＮＤストリングが導通するか否かをビット線で検出することにより行われる。
【０００６】
以上説明したように、ＮＡＮＤ型フラッシュメモリにおいては、メモリセルトランジスタのトンネル電流を用いてデータを書き込むため、各メモリセルの製造上のばらつき等に起因した書き込み速度のばらつきがある。したがって、各メモリセルに対する書き込み電圧および書き込み時間が同じであっても、“０”データ書き込みされたメモリセルトランジスタのしきい値は、ある範囲の分布を有する。
【０００７】
そこで、ＮＡＮＤ型フラッシュメモリにおいて、“０”データ書き込みされたメモリセルトランジスタのしきい値分布を一定の範囲に追い込むために、書き込み電圧を狭い時間幅のパルス電圧として、ある一定の初期電圧（書き込み初期電圧）から書き込みを開始し、パルス電圧を一定のステップ値によって増加させながら繰り返し印加することで一連の書き込み動作を行う。そして、１回の書き込み動作毎に、書き込み対象となっているメモリセルトランジスタのしきい値と一定のしきい値検証電圧との大小関係を比較して書き込み状態を確認するしきい値検証動作を行う。しきい電圧がしきい値検証電圧以上に上昇したことがしきい値検証動作によって確認されたメモリセルに対しては、次回のサイクルにおいて書き込み動作が行われないように設定される。これにより、書き込み速度が速いメモリセルに対しては早く書き込み動作が終了し、その後のしきい値電圧の上昇はなくなる。以下、これらの書き込み初期電圧、パルス電圧幅（パルス継続時間）、パルス電圧のステップ値、等を総称して書き込み条件という。
【０００８】
しかし、まれに１回の書き込み動作によって、書き込み対象とされたメモリセルトランジスタのしきい値電圧が急激に上昇し、Ｖｒｅａｄを越えてしまう場合がある。この場合、しきい値検証動作では正常に書込みが行われたものとされるが、このメモリセルトランジスタはデータ読み出し時に常にオフ（非導通）なので、これと直列に接続された他のメモリセル（同一ＮＡＮＤストリングのメモリセル）のデータを読み出すことができなくなってしまう（過書き込み、または過剰書き込み）。
【０００９】
この問題に対しては、過書き込みされたメモリセルに対して、書き込み電圧を低くして再度書き込み動作を行うという書き込み方法を備えた不揮発性半導体記憶装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−１２３５８４号公報（第５頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１では、過剰書き込みの程度にかかわらず再書き込み時の書き込み条件が一定であるという問題点があった。
【００１２】
本発明は、上記のような問題点を考慮し、過剰書き込みされたメモリセルに対する再書き込み時の書き込み条件を、過剰書き込みの程度に応じて調整することにより、過剰書き込みを修正することを目的としている。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一態様の不揮発性半導体記憶装置は、  半導体基板上に配置された複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタに一定の書き込み条件によりデータを書き込む書き込み手段と、前記書き込み手段によってデータが書き込まれた複数のメモリセルトランジスタのしきい値と一定のしきい値検証電圧との大小関係を検証するしきい値検証手段と、を備え、各メモリセルトランジスタに第1の書き込み条件による書き込み動作を行い、前記しきい値検証電圧を第１のしきい値検証電圧に設定して前記第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタを判別し、前記しきい値検証電圧を前記第1のしきい値検証電圧より大きい第2のしきい値検証電圧に設定して、前記第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタのしきい値が前記第2のしきい値検証電圧より大きいかどうかを判別し、前記第1のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタのデータを消去し、前記第1のしきい値検証電圧より大きくかつ前記第2のしきい値検証電圧より小さいしきい値を有するメモリセルトランジスタに対して、前記第1の書き込み条件より書き込み初期電圧が低い第2の書き込み条件によって書き込み動作を行い、
前記第2のしきい値検証電圧より大きいしきい値を有するメモリセルトランジスタに対して、前記第2の書き込み条件より書き込み初期電圧が低い第3の書き込み条件によって書き込み動作を行う、ことを特徴としている。
【発明の効果】
【００１４】
過剰書き込みされたメモリセルに対する再書き込み時の書き込み条件を、過剰書き込みの程度に応じて調整することにより、過剰書き込みを修正することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック構成である。
【図２】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルの等価回路である。
【図３】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの平面図である。
【図４】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの断面図であり、図３のＡ−Ａ´に沿って切断し、矢印方向に眺めた断面図である。
【図５】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの断面図であり、図３のＢ−Ｂ´に沿って切断し、矢印方向に眺めた断面図である。
【図６】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの読み出しおよび書き込み条件である。
【図７】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み方法のフローチャートである。
【図８】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの再書き込み（１）の対象となるメモリセルトランジスタのしきい値分布の概念図である。
【図９】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの再書き込み（２）の対象となるメモリセルトランジスタのしきい値分布の概念図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。
【実施例】
【００１７】
以下では、書き込み後のメモリセルトランジスタのしきい値が、消去時のしきい値より高い場合について説明するが、書き込み後のしきい値が消去時より低い場合でも同様である。
【００１８】
図１は、本発明の実施形態に係る不揮発性半導体記憶装置（例えば、ＮＡＮＤ型フラッシュメモリ）のブロック構成を示す。この実施形態に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１０１、センスアンプ兼データラッチ１０２、カラムデコーダ１０３、ロウデコーダ１０４、アドレスバッファ１０５、データ入出力バッファ１０６、基板電位制御回路１０７、Ｖｐｇｍ発生回路１０８、Ｖｐａｓｓ発生回路１０９、Ｖｒｅａｄ発生回路１１０、制御信号発生回路１１１によって構成されている。
【００１９】
メモリセルアレイ１０１は後述するように、不揮発性のメモリセルを直列接続したＮＡＮＤストリングを配列して構成される。
【００２０】
センスアンプ兼データラッチ（ビット線制御回路）１０２は、メモリセルアレイ１０１のビット線データをセンスし、あるいは書き込みデータを保持するために設けられている。この回路は、データ書き込み後の検証読出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御を行い、例えばＣＭＯＳフリップフロップを主体として構成されている。
【００２１】
また、センスアンプ兼データラッチ１０２は、データ入出力バッファ１０６に接続されている。センスアンプ兼データラッチ１０２とデータ入出力バッファ１０６の間の接続は、アドレスバッファ１０５からのアドレス信号を受けるカラムデコーダ１０３の出力により制御される。
【００２２】
ロウデコーダ１０４は、メモリセルアレイ１０１に対して、メモリセルの選択を行うため、具体的には制御ゲート及び選択ゲートを制御するために設けられている。
【００２３】
書き込み電圧（Ｖｐｇｍ）発生回路１０８は、メモリセルアレイ１０１の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧Ｖｐｇｍを発生するために設けられている。このＶｐｇｍ発生回路１０８とは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Ｖｐａｓｓを発生するための書き込み用中間電圧（Ｖｐａｓｓ）発生回路１０９、及びデータ読み出し時（検証読み出し時を含む）に非選択のメモリセルに与えられる読み出し用中間電圧Ｖｒｅａｄを発生するための読み出し用中間電圧（Ｖｒｅａｄ）発生回路１１０が設けられている。
【００２４】
書き込み用中間電圧Ｖｐａｓｓおよび読み出し用中間電圧Ｖｒｅａｄは、書き込み電圧Ｖｐｇｍよりは低いが、電源電圧Ｖｃｃより昇圧された電圧である。制御回路１１１は、書き込み動作、消去動作、読み出し動作、書き込み検証動作、過書き込み検証動作、データラッチ単位分のデータ消去動作、書き込み動作の初期電圧やステップアップ分の電圧パルスを可変設定するための再書き込み動作等を制御する。
【００２５】
図2は、メモリセルアレイ１０１の等価回路である。メモリセルトランジスタＭＴが直列に複数個接続され、その両端に選択トランジスタＳが接続されたＮＡＮＤストリングが構成されている。電流経路の一方の端はビット線ＢＬに接続され、他方の端は共通ソース線に接続されている。
【００２６】
図３は、メモリセルアレイ１０１を構成するＮＡＮＤストリングの平面図である。
【００２７】
図３に示すように、半導体基板３１の主面に複数の素子領域ＡＡ０〜ＡＡ２が設けられている。これらの素子領域ＡＡ０〜ＡＡ２は、それぞれ所定方向、すなわち図３の上下方向に沿って帯状に形成され、互いに離間して配置されている。
【００２８】
これらの素子領域ＡＡ０〜ＡＡ２は、素子分離領域３２によって絶縁分離されている。この素子領域ＡＡ０〜ＡＡ２には、メモリセルトランジスタＭＴのソース／ドレインとなる拡散領域３４が複数個、メモリセルトランジスタＭＴのワード線ＷＬによって互いに離間して形成されている。そして、隣接する拡散領域３４を共有することにより複数のメモリセルトランジスタＭＴが直列に接続され、ＮＡＮＤストリングを形成している。
【００２９】
素子領域ＡＡ０〜ＡＡ２および素子分離領域３２上には、複数のメモリセルトランジスタＭＴのワード線ＷＬが、上記所定方向と直交する方向、すなわち図3の横方向に沿って配置され、選択ゲートトランジスタＳ１／Ｓ２の選択ゲート線ＳＧＳ／ＳＧＤがワード線ＷＬと並行して配置されている。
【００３０】
そして、各素子領域ＡＡ０〜ＡＡ２と交差するワード線ＷＬ下には、メモリセルトランジスタＭＴのチャネルがそれぞれ形成され、また各素子領域ＡＡ０〜ＡＡ２と交差する選択ゲート線ＳＧＳ／ＳＧＤの下には、選択トランジスタＳ１／Ｓ２のチャネルがそれぞれ形成されている。選択トランジスタＳ１／Ｓ２の拡散領域ＳまたはＤは、ソース線コンタクトおよびビット線コンタクトにそれぞれ接続されている。
【００３１】
図４は、図３中のＡ−Ａ´線に沿った断面図である。
【００３２】
図４に示すように、各メモリセルは、半導体基板３１中に形成された（Ｐウェル（図示せず））上に設けられたトンネル絶縁膜Ｔox、トンネル絶縁膜Ｔox上に設けられた浮遊ゲートＦＧ、浮遊ゲートＦＧ上に設けられたゲート間絶縁膜ＩＰＤ、ゲート間絶縁膜ＩＰＤ上に設けられた制御ゲートＣＧ（４１）、および制御ゲートＣＧ（４１）上に設けられたシリサイド層４１Ｓを備えた積層構造である。それぞれのメモリセルは、浮遊ゲートＦＧに電荷を蓄積することによりしきい値が変化するメモリセルトランジスタＭＴを構成している。各浮遊ゲートＦＧは、それぞれのメモリセルトランジスタＭＴについて電気的に分離している。制御ゲートＣＧは、ワード線ＷＬ０〜ＷＬ３１に接続され、ワード線方向のメモリセルトランジスタにおいて、電気的に共通接続されている。
【００３３】
また、各メモリセルトランジスタＭＴは、上記積層構造の側壁上に沿って設けられたスペーサ２４、および上記積層構造を挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。
【００３４】
選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜Ｇox、ゲート間絶縁膜ＩＰＤ、ゲート電極Ｇ、シリサイド層４２Ｓを備えている。ゲート間絶縁膜ＩＰＤは、ゲート電極Ｇ中が分離され、その上下層が電気的に接続するように設けられている。シリサイド層４２Ｓは、ゲート電極Ｇ上に設けられている。
【００３５】
また、選択トランジスタＳ１、Ｓ２は、ゲート電極Ｇの側壁上に沿って設けられたスペーサ２４、およびゲート電極Ｇを挟むようにＰウェル中に設けられたソースＳまたはドレインＤを備えている。
【００３６】
選択トランジスタＳ１、Ｓ２は、ビット線ＢＬ方向に沿ったＮＡＮＤストリングを選択してビット線ＢＬに接続するため、選択トランジスタＳ１、Ｓ２のゲート電極Ｇはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続されている。
【００３７】
選択トランジスタＳ１のソースＳは、層間絶縁膜１７−１中のソース線コンタクトＳＣ−１、ＳＣ−２を介してソース線ＳＬに接続されている。
【００３８】
層間絶縁膜３７−１、３７−２中にビット線ＢＬ２が設けられている。ビット線ＢＬ２は、層間絶縁膜３７−１中のビット線コンタクトＢＣ１〜ＢＣ３を介して選択トランジスタＳ２のドレインＤと電気的に接続されている。
【００３９】
図５は、図２中のＢ−Ｂ´線に沿った断面図である。
【００４０】
図５に示すように、素子分離絶縁膜３３により区画された素子領域において、ワード線ＷＬ２とビット線ＢＬ０〜ＢＬ２との交差位置にメモリセルトランジスタＭＴ０〜ＭＴ２が配置されている。
【００４１】
なお、ＮＡＮＤストリングには、選択ゲート線ＳＧＳおよびＳＧＤはそれぞれ少なくとも１つ以上あればよい。ＮＡＮＤストリング内のメモリセルトランジスタＭＴの数は、この実施形態の場合に限られない。たとえば、ＮＡＮＤストリング内のメモリセルの数は複数であれば良く、２ｎ個（ｎは正の整数）またはそれらに１個から４個程度のダミーセルを追加した数であることがアドレスデコードをする上で望ましい。
【００４２】
図６は、ＮＡＮＤ型フラッシュメモリのデータ書き込み及び読み出しの基本的な動作条件を示す。
【００４３】
データ書き込みでは、ビット線ＢＬにデータに応じて０Ｖ（“０”書き込みの場合）又はＶｃｃ（“１”書き込みの場合）を印加する。ビット線側の選択ゲートはＶｃｃ、ソース線側の選択ゲートは０Ｖである。続いて、選択されたメモリセル（図５では○で囲んだセル）の制御ゲートに２０〜２５Ｖ程度の書き込み電圧Ｖｐｇｍをパルス状に印加し、非選択のメモリセルの制御ゲートに中間電圧Ｖｐａｓｓを印加する。その結果、データ“０”のときは、ビット線側の選択ゲートトランジスタはＯＮとなり、ビット線の電位（０Ｖ）がＮＡＮＤストリングのチャネルに転送される。この場合、チャネル電位が０Ｖであるのに対し、選択されたメモリセルの浮遊ゲートは制御ゲートとの容量結合によって電位が高くなる。したがって、チャネル（半導体基板）と浮遊ゲートの間は高電界となり、トンネル電流で電子がチャネル（半導体基板）から浮遊ゲートに注入され、メモリセルトランジスタのしきい値電圧が正方向に移動する。データが“１”のときは、ビット線側の選択ゲートトランジスタはＯＦＦであり、ＮＡＮＤストリングのチャネルはフローティングとなる。その場合、フローティングのチャネルは制御ゲートとの容量結合によって中間電位となり、選択メモリセルの浮遊ゲートとチャネル（半導体基板）との間は高電界とならない。したがって、浮遊ゲートへの電子の注入は行われず、メモリセルトランジスタのしきい値電圧は変化しない。
【００４４】
書き込みパルス電圧の印加によるデータ書き込み動作の後、メモリセルトランジスタのしきい値が所望の電圧（検証電圧）に達しているか否かを調べるために、書き込み検証動作が行われる。書き込み検証動作は、データが書き込まれたメモリセルの制御ゲートに対して検証電圧を印加して、メモリセルトランジスタのＯＮ（電流が流れる状態）とＯＦＦ（電流が流れない状態）を判別することにより行われる。メモリセルトランジスタがＯＦＦならば、メモリセルトランジスタのしきい値は検証電圧以下であるから書き込みは不十分であり、そのメモリセルに対して、書き込み電圧Ｖｐｇｍをパルス電圧で印加することによって書き込み動作を繰り返す。
【００４５】
図７は、本発明の実施形態に係る書き込み手順を表すフローチャートである。
【００４６】
まず、従来の方法で検証電圧をＶ（ａ）として書き込み動作およびしきい値検証動作を行う（Ｓ０１、Ｓ０２）すなわち、それぞれのメモリセルに所望のデータを書き込んだ後、検証電圧をＶ（ａ）としてしきい値検証動作を行い、メモリセルトランジスタのしきい値がＶ（ａ）に達しないようならば再度書き込み動作を行う。
【００４７】
次に、検証電圧をＶ（ｏｐ１）＝Ｖｒｅａｄとして、過書き込み検証（１）を行う（Ｓ０３）。具体的には、検証の対象となるメモリセルトランジスタの制御ゲートに検証電圧Ｖ（ｏｐ１）を加え、そのメモリセルトランジスタを含むＮＡＮＤストリング中のその他のメモリセルトランジスタの制御ゲートにはＶ（ｏｐ２）以上の電圧を加える。この条件で当該ＮＡＮＤストリングに電流が流れれば対象となったメモリセルトランジスタは過書き込みではなく、電流が流れなければＶ（ｏｐ１）を基準とした過書き込みである。過書き込みでないメモリセルトランジスタについては、書き込み動作は終了する（Ｓ１１）。
【００４８】
次に、過書き込み検証（１）で過書き込みと判断されたメモリセルトランジスタに対し、過書き込み検証（２）を行う（Ｓ０４）。具体的には、Ｖ（ｏｐ１）より大きい検証電圧Ｖ（ｏｐ２）を検証の対象となるメモリセルトランジスタの制御ゲートに加え、そのメモリセルトランジスタを含むＮＡＮＤストリング中のその他のメモリセルトランジスタの制御ゲートにはＶ（ｏｐ２）以上の電圧を加える。この条件で当該ＮＡＮＤストリングに電流が流れれば対象となったメモリセルトランジスタは過書き込み検証（２）に関しては過書き込みではない「弱い」過書き込みであり、電流が流れなければＶ（ｏｐ２）を基準とした「強い」過書き込みである。
【００４９】
次に、過書き込み検証（１）で過書き込みと判断され、かつ過書き込み検証（２）で過書き込みと判断されなかった「弱い」過書き込みのメモリセルを含むデータのページに対して、ページ消去を行う（Ｓ０５）。
【００５０】
次に、上記の「弱い」過書き込み状態のメモリセルを含むページのメモリセル（Ｓ０５で消去済み）に対して再書き込み（１）を行う（Ｓ０６）。ここで、再書き込み（１）は、通常の書き込み方法と比較して、電圧パルスの初期電圧が低い、電圧パルス幅が小さい、電圧パルスの昇圧ステップが小さい、等の特徴を有する「弱い」書き込み条件である。
【００５１】
再書き込み（１）の終了後、再書き込み検証を行う（Ｓ０７）。すなわち、対象となるメモリセルに所望のデータを書き込んだ後、検証電圧をＶ（ａ）として書き込み検証を行い、メモリセルトランジスタのしきい値がＶ（ａ）に達しないようならば再度再書き込み（１）を行う。
【００５２】
また、過書き込み検証（２）で過書き込みと判断された「強い」過書き込み状態のメモリセルを含むデータのページに対して、ページ消去を行う（Ｓ０８）。
【００５３】
次に、上記の「強い」過書き込み状態のメモリセルを含むページのメモリセル（Ｓ０８で消去済み）に対して、再書き込み（２）を行う（Ｓ０９）。ここで、再書き込み（２）は、再書き込み（１）よりもさらに電圧パルスの初期電圧が低い、電圧パルス幅が小さい、電圧パルスの昇圧ステップが小さい、等の特徴を有する「弱い」書き込み条件である。
【００５４】
再書き込み（２）の終了後、再書き込み検証を行う（Ｓ１０）。すなわち、対象となるメモリセルに所望のデータを書き込んだ後、検証電圧をＶ（ａ）として書き込み検証を行い、メモリセルトランジスタのしきい値がＶ（ａ）に達しないようならば再度再書き込み（２）を行う。
【００５５】
再書き込み検証（Ｓ０７、Ｓ１０）の終了後には、再度過書き込み検証（１）を行う（Ｓ０３）。この検証を通過したメモリセルに対しては、書き込みは終了する（Ｓ１０）。過書き込み検証（１）で過書き込みと判定されたメモリセルに対しては、Ｓ０４以下の手順を繰り返す。
【００５６】
図８は、過書き込み検証（１）の対象となるメモリセルトランジスタのしきい値分布の概念図である。分布２０３はＶ（ｏｐ１）以上Ｖ（ｏｐ２）以下の過書き込みされたメモリセルを含む分布である。再書き込み（１）の対象となるのが、領域２０４のメモリセルである。
【００５７】
図９は、過書き込み検証（２）の対象となるメモリセルトランジスタのしきい値分布の概念図である。分布２０５はＶ（ｏｐ２）以上の過書き込みされたメモリセルを含む分布である。再書き込み（２）の対象となるのが、領域２０６のメモリセルである。
【００５８】
以上のように、本発明の実施形態によれば、過書き込み検証（１）および（２）で過書き込みと判別されたメモリセルトランジスタに対して、それぞれ再書き込み（１）および（２）という、初期電圧、電圧パルス幅、電圧ステップ量の異なる条件で最適の再書き込みが可能となる。
【００５９】
なお、上記で説明した本発明の実施形態は、過書き込み検証を２回行ったが、追加の過書き込み検証電圧をＶ（ｏｐ２）より大きい値に１個以上設定して３回以上の過書き込み検証を行ってもよい。この場合は、より「強く」過書き込みされたセルに対して「弱い」再書き込み条件が正確に決定できるという利点がある。
【符号の説明】
【００６０】
２４  スペーサ
３１  半導体基板
３２  素子分離領域
３３  素子分離絶縁膜
３４  拡散領域（ソースまたはドレイン）
３７  層間絶縁膜
４１（ＣＧ）  制御ゲート
４２  上部ゲート電極
４１Ｓ、４２Ｓ  シリサイド層
ＢＬ０、ＢＬ１、ＢＬ２  ビット線
ＷＬ０〜ＷＬ３１  ワード線
ＳＧＳ、ＳＧＤ  選択ゲート線
ＭＴ  メモリセルトランジスタ
Ｓ１、Ｓ２  選択トランジスタ
Ｔｏｘ  メモリセルトランジスタのトンネル絶縁膜
Ｇｏｘ  選択トランジスタのゲート絶縁膜
ＦＧ  浮遊ゲート
ＩＰＤ  ゲート間絶縁膜
ＢＣ  ビット線コンタクト
ＳＣ  ソース線コンタクト
Ｓ  ソース
Ｄ  ドレイン
Ｇ  選択トランジスタのゲート電極
１０１  メモリセルアレイ
１０２  ビット線制御回路
１０３  カラムデコーダ
１０４  ロウデコーダ
１０５  アドレスバッファ
１０６  データ入出力バッファ
１０７  基板電位制御回路
１０８  Ｖｐｇｍ発生回路
１０９  Ｖｐａｓｓ発生回路
１１０  Ｖｒｅａｄ発生回路
１１１  制御信号発生回路
２０１  書き込み以前（消去時）のしきい値分布
２０２  書き込み動作後のしきい値分布（検証電圧Ｖ（ａ））
２０３  Ｖ（ｏｐ１）以上Ｖ（ｏｐ２）以下の過書き込みされたメモリセルを含むしきい値分布
２０４  再書き込み（１）の対象となるメモリセルのしきい値分布
２０５  Ｖ（ｏｐ２）以上の過書き込みされたメモリセルを含むしきい値分布
２０６  再書き込み（２）の対象となるメモリセルのしきい値分布
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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