(57)【要約】【課題】入力回路または出力回路を介して電源配線にサージ電圧が印加された場合においても、素子面積の増大を抑制しつつ、内部回路を静電破壊から安定的に保護する。【解決手段】入出力セル３ｃ〜３ｆの間の隙間に電源保護素子６ａ〜６ｄをそれぞれ配置し、電源保護素子６ａ〜６ｄとして、電源配線７、８間に接続されたダイオードストリングＳ２〜Ｓ５をそれぞれ用いる。【選択図】      図１
2011054699.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの周辺部に配置された第１の電源パッドと、
前記半導体チップの周辺部に配置された第２の電源パッドと、
前記第１の電源パッドに接続された第１の電源配線と、
前記第２の電源パッドに接続された第２の電源配線と、
前記半導体チップに形成され、前記第１の電源配線および前記第２の電源配線を介して電源が供給される内部回路と、
前記内部回路との間で入力信号または出力信号の受け渡しを行う入出力パッドと、
前記入出力パッドと前記第１または第２の電源配線との間の静電気放電から前記内部回路を保護する静電保護素子が設けられた入出力セルと、
前記入出力セルに隣接して設けられ、前記第１の電源配線と前記第２の電源配線との間に接続されたダイオードストリングからなる電源保護素子とを備えることを特徴とする半導体集積回路。
【請求項２】
前記入出力パッドの配列ピッチは、前記入出力セルおよび前記電源保護素子の配列ピッチに対応するように設定されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
半導体チップの周辺部に配置された第１の電源パッドと、
前記半導体チップの周辺部に配置された第２の電源パッドと、
前記第１の電源パッドに接続された第１の電源配線と、
前記第２の電源パッドに接続された第２の電源配線と、
前記半導体チップに形成され、前記第１の電源配線および前記第２の電源配線を介して電源が供給される内部回路と、
前記内部回路との間で入力信号または出力信号の受け渡しを行う入出力パッドと、
前記入出力パッドと前記第１または第２の電源配線との間の静電気放電から前記内部回路を保護する静電保護素子が設けられた入出力セルと、
前記第１の電源配線と前記第２の電源配線との間に配置されるようにして前記入出力セルに設けられ、前記第１の電源配線と前記第２の電源配線との間に接続されたダイオードストリングからなる電源保護素子とを備えることを特徴とする半導体集積回路。
【請求項４】
前記ダイオードストリングは、前記第１および第２の電源配線のうちの高電位側から低電位側に向かって順方向になるように接続されることを特徴とする請求項１から３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記ダイオードストリングのダイオードの個数は、前記第１の電源配線と前記第２の電源配線との間のスタンバイリークのスペックに収まるように設定されることを特徴とする請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に、半導体集積回路の静電気放電耐性を向上させる方法に適用して好適なものである。
【背景技術】
【０００２】
半導体集積回路では、半導体チップに形成された内部回路を静電破壊から保護するために、同一の半導体チップ上に静電保護回路を設けることがある。
例えば、非特許文献１には、電源配線間に接続されたＳＣＲを入力セルおよび出力セルに設け、電源配線間に静電気放電が検出された場合、ＳＣＲをオンすることにより、内部回路を静電破壊から保護する方法が開示されている。
また、非特許文献２には、電源配線間に接続された電界効果トランジスタをＩ／Ｏセルに設け、電源配線間に静電気放電が検出された場合、電界効果トランジスタをオンすることにより、内部回路を静電破壊から保護する方法が開示されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｍｏｎｇ−Ｄｏｕ  Ｋｅｒ  ａｎｄ  Ｋｕｎ−Ｈｓｉｅｎ  Ｌｉｎ‘ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  Ｄｅｓｉｇｎ  ｆｏｒ  Ｉ／Ｏ  Ｃｅｌｌｓ  Ｗｉｔｈ  Ｅｍｂｅｄｄｅｄ  ＳＣＲ  Ｓｔｒｕｃｔｕｒｅ  ａｓ  Ｐｏｗｅｒ−Ｒａｉｌ  ＥＳＤ  Ｃｌａｍｐ  Ｄｅｖｉｃｅ  ｉｎ  Ｎａｎｏｓｃａｌｅ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ’ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ，４０，ＮＯ．１１，ＮＯＶＥＭＢＥＲ  ２００５
【０００４】
【非特許文献２】Ｊａｍｅｓ  Ｗ．Ｍｉｌｌｅｒ，Ｍｅｌａｎｉｅ  Ｅｔｈｅｒｔｏｎ，Ｍｉｃｈａｅｌ  Ｇ．Ｋｈａｚｈｉｎｓｋｙ，Ｍｉｃｈａｅｌ  Ｓｔｏｃｋｉｎｇｅｒ，ａｎｄ  Ｊａｍｅｓ  Ｃ．Ｗｅｌｄｏｎ‘Ｃｏｍｐｒｅｈｅｎｓｉｖｅ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  ｆｏｒ  Ｆｌｉｐ−Ｃｈｉｐ  Ｐｒｏｄｕｃｔｓ  ｉｎ  ａ  Ｄｕａｌ  Ｇａｔｅ  Ｏｘｉｄｅ  ６５ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ’ＥＯＳ／ＥＳＤ  ＳＹＭＰＯＳＩＵＭ  ０６−１８６  ４Ａ．４−１〜４Ａ．４−１０
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、非特許文献１、２に開示された方法では、内部回路を静電破壊から保護するためにＳＣＲまたは電界効果トランジスタが用いられ、トリガー回路が必要となる上に、放電能力を高くするには素子面積が大きくなるという問題があった。
また、非特許文献１に開示された方法では、ＳＣＲが用いられているため、高速サージに対する応答性が良くないという問題があった。また、非特許文献２に開示された方法では、電界効果トランジスタが用いられているため、均一動作性能が悪いという問題があった。
【０００６】
本発明の目的は、入力回路または出力回路を介して電源配線にサージ電圧が印加された場合においても、素子面積の増大を抑制しつつ、内部回路を静電破壊から安定的に保護することが可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体チップの周辺部に配置された第１の電源パッドと、前記半導体チップの周辺部に配置された第２の電源パッドと、前記第１の電源パッドに接続された第１の電源配線と、前記第２の電源パッドに接続された第２の電源配線と、前記半導体チップに形成され、前記第１の電源配線および前記第２の電源配線を介して電源が供給される内部回路と、前記内部回路との間で入力信号または出力信号の受け渡しを行う入出力パッドと、前記入出力パッドと前記第１または第２の電源配線との間の静電気放電から前記内部回路を保護する静電保護素子が設けられた入出力セルと、前記入出力セルの間に設けられ、前記第１の電源配線と前記第２の電源配線との間に接続されたダイオードストリングからなる電源保護素子とを備えることを特徴とする半導体集積回路を提供する。
本発明の一態様によれば、半導体チップの周辺部に配置された第１の電源パッドと、前記半導体チップの周辺部に配置された第２の電源パッドと、前記第１の電源パッドに接続された第１の電源配線と、前記第２の電源パッドに接続された第２の電源配線と、前記半導体チップに形成され、前記第１の電源配線および前記第２の電源配線を介して電源が供給される内部回路と、前記内部回路との間で入力信号または出力信号の受け渡しを行う入出力パッドと、前記入出力パッドと前記第１または第２の電源配線との間の静電気放電から前記内部回路を保護する静電保護素子が設けられた入出力セルと、前記第１の電源配線と前記第２の電源配線との間に配置されるようにして前記入出力セルに設けられ、前記第１の電源配線と前記第２の電源配線との間に接続されたダイオードストリングからなる電源保護素子とを備えることを特徴とする半導体集積回路を提供する。
【発明の効果】
【０００８】
本発明によれば、入力回路または出力回路を介して電源配線にサージ電圧が印加された場合においても、素子面積の増大を抑制しつつ、内部回路を静電破壊から安定的に保護することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の第１実施形態に係る半導体集積回路の概略構成を示す平面図。
【図２】図２は、図１のＡ部分を拡大して示す平面図。
【図３】図３は、図２のＡ部分の等価回路を示す図。
【図４】図４は、図３の入出力セルの間に設けられたダイオードストリングＳ２〜Ｓ６からなる電源保護素子の等価回路を示す図。
【図５】図５は、図４のダイオードストリングからなる電源保護素子のレイアウト構成を示す平面図。
【図６】図６は、本発明の第２実施形態に係る半導体集積回路の周辺部分の概略構成を示す平面図。
【図７】図７は、本発明の第３実施形態に係る半導体集積回路の周辺部分の概略構成を示す平面図。
【図８】図８は、図７の電源保護素子のレイアウト構成を示す平面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態に係る半導体集積回路について図面を参照しながら説明する。
【００１１】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体集積回路の概略構成を示す平面図である。
図１において、半導体チップ１には内部回路２が形成されている。なお、内部回路２としては、例えば、ロジック回路、プロセッサ、メモリ、イメージセンサ、ＡＳＩＣなどの信号処理回路を形成することができる。
【００１２】
また、半導体チップ１の周辺部にはパッド電極４が配置されるとともに、パッド電極４と内部回路２との間には周辺回路３が配置されている。なお、パッド電極４としては、電源パッド４ａ、４ｂおよび入出力パッド４ｃ〜４ｆを設けることができる。ここで、電源パッド４ａは、低電位電源ＶＳＳを受け渡し、電源パッド４ｂは、高電位電源ＶＤＤを受け渡すことができる。また、入出力パッド４ｃ〜４ｆは、内部回路２との間で入力または出力される信号を受け渡すことができる。
【００１３】
図２は、図１のＡ部分を拡大して示す平面図である。
図２において、周辺回路３には、電源セル３ａ、３ｂおよび入出力セル３ｃ〜３ｆが電源パッド４ａ、４ｂおよび入出力パッド４ｃ〜４ｆに対応してそれぞれ配置されている。なお、電源セル３ａ、３ｂには、電源配線７、８間の静電気放電から内部回路２を保護する電源保護素子を設けることができる。また、入出力セル３ｃ〜３ｆには、入出力パッド４ｃ〜４ｆと電源配線７、８との間の静電気放電から内部回路２を保護する静電保護素子を設けることができる。また、入出力セル３ｃ〜３ｆには、入出力パッド４ｃ〜４ｆに印加された信号を内部回路２に入力する入力バッファ、内部回路２から出力された信号を入出力パッド４ｃ〜４ｆを介して外部に出力する出力バッファ、内部回路２に入出力される信号を所定のレベルにシフトさせるレベルシフタなどを設けるようにしてもよい。
【００１４】
また、入出力セル３ｅ、３ｆの間の隙間には、スペーサセル５が配置されるとともに、入出力セル３ｃ〜３ｆの間の隙間には、電源保護素子６ａ〜６ｄがそれぞれ配置されている。また、スペーサセル５には電源保護素子６ｅが配置されている。そして、電源配線７、８が電源セル３ａ、３ｂ、入出力セル３ｃ〜３ｆおよび電源保護素子６ａ〜６ｄと交差するように半導体チップ１の周辺部に引き回されている。
【００１５】
ここで、電源パッド４ａは電源配線７に接続され、電源パッド４ｂは電源配線８に接続されている。また、電源セル３ａ、３ｂおよび電源保護素子６ａ〜６ｅは、電源配線７、８間に接続されている。入出力パッド４ｃ〜４ｆは、入出力セル３ｃ〜３ｆをそれぞれ介して内部回路２に接続されている。なお、電源保護素子６ａ〜６ｅは、電源配線７、８間に接続されたダイオードストリングから構成することができる。また、入出力パッド４ｃ〜４ｅの配列ピッチＨ２は、入出力セル３ｃ〜３ｅ間に、電源保護素子６ａ〜６ｃを出力セル３ｃ〜３ｆ間に挿入できるようにするために、入出力セル３ｃ〜３ｅのセル幅Ｈ１より大きくすることが好ましい。
【００１６】
図３は、図２のＡ部分の等価回路を示す図、図４は、図３のダイオードストリングの等価回路を示す図である。
図３において、図２の電源セル３ａにはダイオードＤ１１が設けられ、電源セル３ｂには電源保護素子としてダイオードストリングＳ１が設けられている。また、入出力セル３ｃにはダイオードＤ１２、Ｄ１３が設けられ、入出力セル３ｄにはダイオードＤ１４、Ｄ１５が設けられ、入出力セル３ｅにはダイオードＤ１６、Ｄ１７が設けられ、入出力セル３ｆにはダイオードＤ１８、Ｄ１９が設けられている。また、電源保護素子６ａ〜６ｅとしてダイオードストリングＳ２〜Ｓ６がそれぞれ用いられている。ここで、ダイオードストリングＳ２〜Ｓ６は、図４に示すように、ｎ（ｎは２以上の整数）個のダイオードＤ１〜Ｄｎを直列接続して構成することができる。また、電源配線７、８には寄生抵抗Ｒ１、Ｒ２が存在する。
なお、電源セル３ｂの電源保護素子は、必ずしもダイオードストリングＳ１である必要はなく、ダイオードストリングＳ１以外の素子、例えば、ＭＯＳトランジスタ、ＢＪＴまたはＳＣＲなどを用いるようにしてもよい。
【００１７】
ここで、ダイオードＤ１１は、低電位側から高電位側に向かって順方向になるように電源配線７、８間に接続されている。ダイオードＤ１２、Ｄ１４、Ｄ１６、Ｄ１８は、低電位側から高電位側に向かって順方向になるように各入出力パッド４ｃ〜４ｆと電源配線８との間に接続されている。ダイオードＤ１３、Ｄ１５、Ｄ１７、Ｄ１９は、低電位側から高電位側に向かって順方向になるように各入出力パッド４ｃ〜４ｆと電源配線７との間に接続されている。ダイオードストリングＳ１〜Ｓ６は、高電位側から低電位側に向かって順方向になるように電源配線７、８間に接続されている。なお、各ダイオードストリングＳ１〜Ｓ６のダイオードＤ１〜Ｄｎの個数ｎは、電源配線７、８間のスタンバイリークのスペックに収まるように設定することが好ましい。
【００１８】
そして、電源パッド４ａ、４ｂにサージ電圧が印加された場合、サージの極性に応じて電源セル３ａのダイオードＤ１１または電源セル３ｂのダイオードストリングＳ１と入出力セル３ｃ〜３ｆ間に設けられたダイオードストリングＳ２〜Ｓ６が寄生抵Ｒ１、Ｒ２を介してではあるが機能し、ＥＳＤ保護を行う。この場合、電源セル３ｂのダイオードストリングＳ１単体で電源間サージを吸収する場合と比べて高い保護能力が期待できる。
【００１９】
入出力パッド４ｃ〜４ｆにサージ電圧が印加され、それが電源パッド４ａ、４ｂに流れる場合は以下のように場合分けされる。入出力パッド４ｃ〜４ｆのうち最も電源パッド４ａ、４ｂから遠い位置にある入出力パッド４ｆを例として示す。
【００２０】
電源パッド４ａを基準パッドとして入出力パッド４ｆに負極性のサージが入った場合は、ダイオードＤ１９がクランプ動作を行い、内部回路２を保護する。ダイオードＤ１９の放電能力が高いため、寄生抵抗Ｒ１、Ｒ２による影響はほぼ無視できる。
【００２１】
電源パッド４ｂを基準パッドとして入出力パッド４ｆに正極性のサージが入った場合は、ダイオードＤ１８がクランプ動作を行い、内部回路２を保護する。ダイオードダイオードＤ１８の放電能力が高いため、寄生抵抗Ｒ１、Ｒ２による影響はほぼ無視できる。
【００２２】
電源パッド４ａを基準パッドとして入出力パッド４ｆに正極性のサージが入った場合は、ダイオードＤ１８を介し電源配線７、８に接続されたダイオードストリングＳ１〜Ｓ６がクランプ動作を行い、内部回路２を保護する。この時、ダイオードストリングＳ１のみしか実装されていない場合と比べて、入出力セル３ｃ〜３ｆ間にダイオードストリングＳ２〜Ｓ６を実装した場合には、ダイオードストリングＳ１〜Ｓ６が放電時に協調動作しやすく、寄生抵抗Ｒ１、Ｒ２の影響を軽減でき、電源パッド４ａからもっとも遠方にある入出力パッド４ｆであっても十分なＥＳＤ保護を行うことが可能となる。
【００２３】
電源パッド４ｂを基準パッドとして入出力パッド４ｆに負極性のサージが入った場合は、ダイオードＤ１９を介し電源配線７、８に接続されたダイオードストリングＳ１〜Ｓ６がクランプ動作を行い、内部回路２を保護する。この時、ダイオードストリングＳ１のみしか実装されていない場合と比べて、入出力セル３ｃ〜３ｆ間にダイオードストリングＳ２〜Ｓ６を実装した場合には、ダイオードストリングＳ１〜Ｓ６が放電時に協調動作しやすく、寄生抵抗Ｒ１、Ｒ２の影響を軽減でき、電源パッド４ｂからもっとも遠方にある入出力パッド４ｆであっても十分なＥＳＤ保護を行うことが可能となる。
【００２４】
ここで、電源保護素子６ａ〜６ｅとしてダイオードストリングＳ２〜Ｓ６をそれぞれ用いることにより、トリガー回路が不要となる上に、放電能力を高くすることができ、素子面積の増大を抑えることができる。また、電源保護素子６ａ〜６ｅにＳＣＲを用いた場合に比べて、高速サージに対する応答性を向上させることが可能となるとともに、均一動作性能を向上させることができ、電源保護素子６ａ〜６ｅを安定して並列動作させることができる。
【００２５】
また、入出力セル３ｃ〜３ｆの間の隙間に電源保護素子６ａ〜６ｄをそれぞれ配置することにより、電源配線７、８に大きなサージ電流が流れた場合においても、サージ電流の放電経路を短くすることができ、電源配線７、８の寄生抵抗Ｒ１、Ｒ２による電圧上昇を抑制することが可能となることから、内部回路２を静電破壊から安定的に保護することができる。
【００２６】
図５は、図２の電源保護素子のレイアウト構成を示す平面図である。
図５において、図３のダイオードストリングＳ２〜Ｓ５には、直列接続されたダイオード１１〜１３が設けられている。ここで、ダイオード１１〜１３には、Ｐ型高濃度拡散層Ｆ１０にて囲まれたＮウェルＷ１〜Ｗ３がそれぞれ設けられている。なお、Ｐ型高濃度拡散層Ｆ１０はガードリングを構成することができる。
【００２７】
そして、ＮウェルＷ１には、Ｎ型高濃度拡散層Ｆ１、Ｐ型高濃度拡散層Ｆ２およびＮ型高濃度拡散層Ｆ３が電源配線７、８の配線方向に並べて配置され、ＮウェルＷ２には、Ｐ型高濃度拡散層Ｆ４、Ｎ型高濃度拡散層Ｆ５およびＰ型高濃度拡散層Ｆ６が電源配線７、８の配線方向に並べて配置され、ＮウェルＷ３には、Ｎ型高濃度拡散層Ｆ７、Ｐ型高濃度拡散層Ｆ８およびＮ型高濃度拡散層Ｆ９が電源配線７、８の配線方向に並べて配置されている。なお、Ｎ型高濃度拡散層Ｆ１、Ｐ型高濃度拡散層Ｆ４およびＮ型高濃度拡散層Ｆ７は一直線上に配置し、Ｐ型高濃度拡散層Ｆ２、Ｎ型高濃度拡散層Ｆ５およびＰ型高濃度拡散層Ｆ８は一直線上に配置し、Ｎ型高濃度拡散層Ｆ３、Ｐ型高濃度拡散層Ｆ６およびＮ型高濃度拡散層Ｆ９は一直線上に配置することが好ましい。
【００２８】
そして、ＮウェルＷ１〜Ｗ３上には配線層Ｍ１〜Ｍ６が形成されている。ここで、配線層Ｍ１は、コンタクトＣ１を介してＮ型高濃度拡散層Ｆ１に接続されるとともに、コンタクトＣ４を介してＰ型高濃度拡散層Ｆ４に接続されている。また、配線層Ｍ２は、コンタクトＣ２を介してＰ型高濃度拡散層Ｆ２に接続されている。また、配線層Ｍ３は、コンタクトＣ３を介してＮ型高濃度拡散層Ｆ３に接続されるとともに、コンタクトＣ６を介してＰ型高濃度拡散層Ｆ６に接続されている。また、配線層Ｍ４は、コンタクトＣ７を介してＮ型高濃度拡散層Ｆ７に接続されるとともに、コンタクトＣ１０を介してＰ型高濃度拡散層Ｆ１０に接続されている。また、配線層Ｍ５は、コンタクトＣ５を介してＮ型高濃度拡散層Ｆ５に接続されるとともに、コンタクトＣ８を介してＰ型高濃度拡散層Ｆ８に接続されている。また、配線層Ｍ６は、コンタクトＣ９を介してＮ型高濃度拡散層Ｆ９に接続されるとともに、コンタクトＣ０を介してＰ型高濃度拡散層Ｆ１０に接続されている。
【００２９】
また、配線層Ｍ１〜Ｍ６上には配線層Ｍ７〜Ｍ９が形成されている。ここで、配線層Ｍ７は、ビアＢ２を介して配線層Ｍ４に接続されるとともに、電源配線７に接続されている。また、配線層Ｍ８は、ビアＢ１を介して配線層Ｍ２に接続されるとともに、電源配線８に接続されている。また、配線層Ｍ９は、ビアＢ３を介して配線層Ｍ６に接続されるとともに、電源配線７に接続されている。
【００３０】
なお、図５の実施形態では、ダイオード１１〜１３を３段に直列接続する構成を例にとったが、直列接続するダイオードの段数を増やすには、図５のダイオード１１〜１３を電源配線７、８と直交する方向に繰り返して配置すればよい。このため、図２の電源保護素子６ａ〜６ｄの幅を増大させることなく、直列接続されるダイオードの段数を増やすことができ、入出力セル３ｃ〜３ｆの間の間隔が狭い場合においても、入出力セル３ｃ〜３ｆの間の隙間に電源保護素子６ａ〜６ｄをそれぞれ配置することができる。
【００３１】
なお、配線層Ｍ７〜Ｍ９は、図２の電源配線７、８が形成された配線層と異なる配線層に形成するようにしてもよいが、図２の電源配線７、８が形成された配線層と同一の配線層に形成するようにしてもよい。
（第２実施形態）
図６は、本発明の第２実施形態に係る半導体集積回路の周辺部分の概略構成を示す平面図である。
図６において、半導体チップの周辺部にはパッド電極が千鳥配置され、このパッド電極として、電源パッド１４ａ、１４ｂおよび入出力パッド１４ｃ〜１４ｆが設けられている。そして、電源セル１３ａ、１３ｂおよび入出力セル１３ｃ〜１３ｆが電源パッド１４ａ、１４ｂおよび入出力パッド１４ｃ〜１４ｆに対応してそれぞれ配置されている。また、入出力セル１３ｃ〜１３ｆの間の隙間には、電源保護素子１６ａ〜１６ｄがそれぞれ配置されている。そして、電源配線１７、１８が電源セル１３ａ、１３ｂ、入出力セル１３ｃ〜１３ｆおよび電源保護素子１６ａ〜１６ｄと交差するように半導体チップの周辺部に引き回されている。
【００３２】
ここで、電源パッド１４ａは電源配線１７に接続され、電源パッド１４ｂは電源配線１８に接続されている。また、電源セル１３ａ、１３ｂおよび電源保護素子１６ａ〜１６ｄは、電源配線１７、１８間に接続されている。入出力パッド１４ｃ〜１４ｆは、入出力セル１３ｃ〜１３ｆをそれぞれ介して内部回路に接続されている。なお、電源保護素子１６ａ〜１６ｄは、電源配線１７、１８間に接続されたダイオードストリングから構成することができる。また、入出力パッド１４ｃ〜１４ｆの配列ピッチＨ１２は、電源保護素子１６ａ〜１６ｃを入出力セル１３ｃ〜１３ｆ間に挿入できるようにするために、入出力セル１３ｃ〜１３ｆのセル幅Ｈ１１より大きくすることが好ましい。なお、電源セル１３ａには、図３のダイオードＤ１１を設けることができる。電源セル１３ｂには、図３のダイオードストリングＳ１を設けるようにしてもよいし、ダイオードストリングＳ１以外の素子、例えば、ＭＯＳトランジスタ、ＢＪＴまたはＳＣＲなどを設けるようにしてもよい。
【００３３】
ここで、入出力セル１３ｃ〜１３ｆの間の隙間に電源保護素子１６ａ〜１６ｄをそれぞれ配置することにより、パッド電極が千鳥配置されている場合においても、素子面積の増大を抑制しつつ、内部回路を静電破壊から安定的に保護することが可能となる。
【００３４】
（第３実施形態）
図７は、本発明の第３実施形態に係る半導体集積回路の周辺部分の概略構成を示す平面図である。
図７において、半導体チップの周辺部にはパッド電極が配置され、このパッド電極として、電源パッド２４ａ、２４ｂおよび入出力パッド２４ｃ〜２４ｆが設けられている。そして、電源セル２３ａ、２３ｂおよび入出力セル２３ｃ〜２３ｆが電源パッド２４ａ、２４ｂおよび入出力パッド２４ｃ〜２４ｆに対応してそれぞれ配置されている。また、入出力セル２３ｅ、２３ｆの間の隙間には、スペーサセル２５が配置されるとともに、入出力セル２３ｃ〜２３ｆには、電源保護素子２６ｃ〜２６ｆがそれぞれ設けられている。そして、電源配線２７、２８が電源セル２３ａ、２３ｂおよび入出力セル２３ｃ〜２３ｆと交差するように半導体チップの周辺部に引き回されている。ここで、電源保護素子２６ｃ〜２６ｆは、電源配線２７、２８間に配置されるようにして入出力セル２３ｃ〜２３ｆにそれぞれ設けることができる。なお、電源保護素子２６ｃ〜２６ｆは、電源配線２７、２８と重なるように配置されていてもよい。
【００３５】
ここで、電源パッド２４ａは電源配線２７に接続され、電源パッド２４ｂは電源配線２８に接続されている。また、電源セル２３ａ、２３ｂおよび電源保護素子２６ａ〜２６ｄは、電源配線２７、２８間に接続されている。入出力パッド２４ｃ〜２４ｆは、入出力セル２３ｃ〜２３ｆをそれぞれ介して内部回路に接続されている。なお、電源保護素子２６ｃ〜２６ｆは、電源配線２７、２８間に接続されたダイオードストリングから構成することができる。また、入出力パッド２４ｃ〜２４ｅの配列ピッチＨ２１は、入出力セル２３ｃ〜２３ｅのセル幅Ｈ２２に対応するように設定することが好ましい。なお、電源セル２３ａには、図３のダイオードＤ１１を設けることができる。電源セル２３ｂには、図３のダイオードストリングＳ１を設けるようにしてもよいし、ダイオードストリングＳ１以外の素子、例えば、ＭＯＳトランジスタ、ＢＪＴまたはＳＣＲなどを設けるようにしてもよい。
【００３６】
ここで、電源保護素子２６ｃ〜２６ｆを電源配線２７、２８間に配置することにより、入出力セル２３ｅ、２３ｆの間に隙間を設ける必要がなくなり、素子面積の増大を抑制しつつ、内部回路を静電破壊から安定的に保護することが可能となる。
【００３７】
図８は、図７の電源保護素子のレイアウト構成を示す平面図である。
図８において、図７の電源保護素子２６ｃ〜２６ｆを構成するダイオードストリングには、直列接続されたダイオード２１〜２３が設けられている。ここで、ダイオード２１〜２３には、Ｐ型高濃度拡散層Ｆ１７にて囲まれたＮウェルＷ１１〜Ｗ１３がそれぞれ設けられている。なお、Ｐ型高濃度拡散層Ｆ１７はガードリングを構成することができる。
【００３８】
そして、ＮウェルＷ１１には、Ｐ型高濃度拡散層Ｆ１１およびＮ型高濃度拡散層Ｆ１２が電源配線２７、２８と直交する方向に並べて配置され、ＮウェルＷ１２には、Ｐ型高濃度拡散層Ｆ１３およびＮ型高濃度拡散層Ｆ１４が電源配線２７、２８と直交する方向に並べて配置され、ＮウェルＷ１３には、Ｐ型高濃度拡散層Ｆ１４およびＮ型高濃度拡散層Ｆ１６が電源配線２７、２８と直交する方向に並べて配置されている。
【００３９】
そして、ＮウェルＷ１１〜Ｗ１３上には配線層Ｍ１１〜Ｍ１４が形成されている。ここで、配線層Ｍ１１は、コンタクトＣ１１を介してＰ型高濃度拡散層Ｆ１１に接続されている。また、配線層Ｍ１２は、コンタクトＣ１２を介してＮ型高濃度拡散層Ｆ１２に接続されるとともに、コンタクトＣ１３を介してＰ型高濃度拡散層Ｆ１３に接続されている。また、配線層Ｍ１３は、コンタクトＣ１４を介してＮ型高濃度拡散層Ｆ１４に接続されるとともに、コンタクトＣ１５を介してＰ型高濃度拡散層Ｆ１５に接続されている。また、配線層Ｍ１４は、コンタクトＣ１６を介してＮ型高濃度拡散層Ｆ１６に接続されるとともに、コンタクトＣ１７を介してＰ型高濃度拡散層Ｆ１７に接続されている。
【００４０】
また、配線層Ｍ１１〜Ｍ１４上には電源配線２７、２８が形成されている。ここで、電源配線２７は、ビアＢ１２を介して配線層Ｍ１４に接続されている。また、電源配線２８は、ビアＢ１１を介して配線層Ｍ１１に接続されている。
【００４１】
なお、図８の実施形態では、ダイオード２１〜２３を３段に直列接続する構成を例にとったが、直列接続するダイオードの段数を増やすには、電源配線２７、２８と直交する方向に繰り返して配置すればよい。
【００４２】
また、上述した実施形態では、入出力パッドと重ならないように入出力セルを配置する方法について説明したが、入出力パッド下に入出力セルが配置された構造に適用するようにしてもよい。
【符号の説明】
【００４３】
１  半導体チップ、２  内部回路、３  周辺回路、３ａ、３ｂ、１３ａ、１３ｂ、２３ａ、２３ｂ  電源セル、３ｃ〜３ｆ、１３ｃ〜１３ｆ、２３ｃ〜２３ｆ  入出力セル、４  パッド電極、４ａ、４ｂ、１４ａ、１４ｂ、２４ａ、２４ｂ  電源パッド、４ｃ〜４ｆ、１４ｃ〜１４ｆ、２４ｃ〜２４ｆ  入出力パッド、５、２５  スペーサセル、６ａ〜６ｅ、１６ａ〜１６ｄ、２６ｃ〜２６ｆ  電源保護素子、７、８、１７、１８、２７、２８  電源配線、Ｒ１、Ｒ２  寄生抵抗、Ｓ１〜Ｓ６  ダイオードストリング、Ｄ１〜Ｄｎ、Ｄ１１〜Ｄ１９、１１〜１３、２１〜２３  ダイオード、Ｗ１〜Ｗ３、Ｗ１１〜Ｗ１３  Ｎウェル、Ｆ１、Ｆ３、Ｆ５、Ｆ７、Ｆ９、Ｆ１２、Ｆ１４、Ｆ１６  Ｎ型高濃度拡散層、Ｆ２、Ｆ４、Ｆ６、Ｆ８、Ｆ１０、Ｆ１１、Ｆ１３、Ｆ１５、Ｆ１７  Ｐ型高濃度拡散層、Ｍ１〜Ｍ９  配線層、Ｃ０〜Ｃ１７  コンタクト、Ｂ１〜Ｂ３、Ｂ１１、Ｂ１２  ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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