(57)【要約】【課題】不揮発性メモリを有する半導体装置の性能を向上させる。また、半導体装置の信頼性を向上させる。また、半導体装置の性能を向上すると共に、半導体装置の信頼性を向上する。【解決手段】フローティングゲート電極ＦＧを有するメモリトランジスタとこのメモリトランジスタに直列に接続された制御トランジスタとで構成されたメモリセルを、半導体基板の主面にＸ方向およびＹ方向にアレイ状に複数配列させる。そして、Ｘ方向に配列したメモリセルのメモリトランジスタのドレイン領域同士を接続するビット配線Ｍ１Ｂを、半導体基板上に形成された多層配線構造のうちの最下層の配線層に設け、このビット配線Ｍ１Ｂがフローティングゲート電極ＦＧ全体を覆うようにする。【選択図】図７
2011199124.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面において、第１方向および前記第１方向に交差する第２方向にアレイ状に配列した複数の不揮発性メモリセルと、
前記半導体基板の主面上に形成された複数の配線層と、
を備える半導体装置であって、
前記複数の不揮発性メモリセルのそれぞれは、フローティングゲート電極を有するメモリトランジスタと前記メモリトランジスタに直列に接続された制御トランジスタとを有しており、
前記第１方向に配列した前記不揮発性メモリセルの前記メモリトランジスタのドレイン領域同士を接続するビット配線が、前記複数の配線層のうちの最下層の配線層において前記第１方向に延在するように形成されており、
前記ビット配線の幅が、前記フローティングゲート電極の前記第２方向の寸法よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の不揮発性メモリセルのそれぞれにおいて、前記メモリトランジスタと前記制御トランジスタとは前記第１方向に並んでおり、かつ、前記メモリトランジスタのソース領域と前記制御トランジスタのドレイン領域とに同じ半導体領域が共用されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ビット配線における、前記フローティングゲート電極上に延在する部分の幅が、前記フローティングゲート電極の前記第２方向の寸法よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記フローティングゲート電極は全体が前記ビット配線で覆われていることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記ビット配線には、前記ビット配線の下に配置されている複数の前記フローティングゲート電極のそれぞれの一部を露出する複数の開口部が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ビット配線の下に配置されている複数の前記フローティングゲート電極のそれぞれの前記第２方向の両端部の直上には、前記ビット配線が存在していることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記各開口部は前記各フローティングゲート電極よりも小さく、
前記ビット配線には、前記ビット配線の下に配置されている前記各フローティングゲート電極に平面的に内包されるように、前記各開口部が形成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記各フローティングゲート電極は、前記第１方向の寸法が前記第２方向の寸法よりも小さく、
前記各開口部は、前記第１方向の寸法が前記第２方向の寸法よりも小さいことを特徴とする半導体装置。
【請求項９】
請求項６記載の半導体装置において、
前記各開口部は、前記第２方向の寸法が前記第１方向の寸法よりも小さく、
前記各フローティングゲート電極を、前記開口部が１つ以上横切っていることを特徴とする半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板の主面において、第１方向および前記第１方向に交差する第２方向にアレイ状に配列した複数の不揮発性メモリセルと、
前記半導体基板の主面上に形成された複数の配線層と、
を備える半導体装置であって、
前記複数の不揮発性メモリセルのそれぞれは、フローティングゲート電極を有するメモリトランジスタと前記メモリトランジスタに直列に接続された制御トランジスタとを有しており、
前記第１方向に配列した前記不揮発性メモリセルの前記メモリトランジスタのドレイン領域同士を接続するビット配線が、前記複数の配線層のうちの下から２番目の配線層において前記第１方向に延在するように形成されており、
前記複数の不揮発性メモリセルのそれぞれにおいて、前記メモリトランジスタのドレイン領域を前記ビット配線に引き上げるために前記複数の配線層のうちの最下層の配線層に形成された配線部が、前記フローティングゲート電極の少なくとも一部を覆っていることを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記複数の不揮発性メモリセルのそれぞれにおいて、前記メモリトランジスタと前記制御トランジスタとは前記第１方向に並んでおり、かつ、前記メモリトランジスタのソース領域と前記制御トランジスタのドレイン領域とに同じ半導体領域が共用されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記複数の不揮発性メモリセルのそれぞれにおいて、前記フローティングゲート電極全体が前記配線部で覆われていることを特徴とする半導体装置。
【請求項１３】
請求項１１記載の半導体装置において、
前記配線部には、前記配線部の下に配置されている前記フローティングゲート電極の一部を露出する開口部またはスリットが形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１１記載の半導体装置において、
前記配線部には、前記配線部の下に配置されている前記フローティングゲート電極の一部を露出する開口部が形成されており、
前記開口部は、前記フローティングゲート電極よりも小さく、
前記開口部は、前記配線部の下に配置されている前記フローティングゲート電極に平面的に内包されるように形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１１記載の半導体装置において、
前記配線部は、前記フローティングゲート電極全体を覆えるような外形に、前記フローティングゲート電極の一部を露出する開口部またはスリットを設けた形状を有していることを特徴とする半導体装置。
【請求項１６】
半導体基板と、
前記半導体基板の主面において、第１方向および前記第１方向に交差する第２方向にアレイ状に配列した複数の不揮発性メモリセルと、
前記半導体基板の主面上に形成された複数の配線層と、
を備える半導体装置であって、
前記複数の不揮発性メモリセルのそれぞれは、フローティングゲート電極を有するメモリトランジスタと前記メモリトランジスタに直列に接続された制御トランジスタとを有しており、
前記第１方向に配列した前記不揮発性メモリセルの前記メモリトランジスタのドレイン領域同士を接続するビット配線が、前記複数の配線層のうちの下から２番目の配線層において前記第１方向に延在するように形成されており、
前記複数の不揮発性メモリセルのそれぞれにおいて、前記フローティングゲート電極の少なくとも一部が、前記複数の配線層のうちの最下層の配線層に形成されかつ前記ビット配線とは電気的に接続されていない第１配線により覆われていることを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記複数の不揮発性メモリセルのそれぞれにおいて、前記メモリトランジスタと前記制御トランジスタとは前記第１方向に並んでおり、かつ、前記メモリトランジスタのソース領域と前記制御トランジスタのドレイン領域とに同じ半導体領域が共用されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第１配線は固定電位に接続される配線であることを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記複数の不揮発性メモリセルのそれぞれにおいて、前記フローティングゲート電極全体が前記第１配線で覆われていることを特徴とする半導体装置。
【請求項２０】
請求項１８記載の半導体装置において、
前記第１配線には、前記第１配線の下に配置されている前記フローティングゲート電極の一部を露出する開口部またはスリットが形成されていることを特徴とする半導体装置。
【請求項２１】
請求項１８記載の半導体装置において、
前記第１配線には、前記第１配線の下に配置されている前記フローティングゲート電極の一部を露出する開口部が形成されており、
前記開口部は、前記フローティングゲート電極よりも小さく、
前記開口部は、前記第１配線の下に配置されている前記フローティングゲート電極に平面的に内包されるように形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、フローティングゲート電極を含む不揮発性メモリセルがアレイ状に配列した半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
不揮発性メモリは、半導体基板の主面に複数のメモリセルをアレイ状に配列させることで形成されている。各メモリセルは、電荷を蓄積可能な導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。
【０００３】
浮遊ゲート電極を用いた半導体装置は、例えば、特開平４−２１２４７１号公報（特許文献１）、特開昭５９−１５５９６８号公報（特許文献２）、米国特許ＵＳ６８４２３７４号公報（特許文献３）、米国特許ＵＳ６７１１０６４号公報（特許文献４）、特開２００４−２５３６８５号公報（特許文献５）および特開２００５−３１７９２１号公報（特許文献６）などに記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−２１２４７１号公報
【特許文献２】特開昭５９−１５５９６８号公報
【特許文献３】米国特許ＵＳ６８４２３７４号公報
【特許文献４】米国特許ＵＳ６７１１０６４号公報
【特許文献５】特開２００４−２５３６８５号公報
【特許文献６】特開２００５−３１７９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリはフローティングゲート電極等の電荷蓄積層に記憶情報を保持できるメモリである。近年、半導体装置は多機能を備える傾向にあり、従来よりも記憶情報の保持特性を向上させた不揮発性メモリの開発が望まれる。
【０００６】
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
【０００７】
また、本発明の他の目的は、半導体装置の信頼性を向上できる技術を提供することにある。
【０００８】
また、本発明の他の目的は、半導体装置の性能を向上できる技術を提供すると共に、半導体装置の信頼性を向上できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
代表的な実施の形態による半導体装置は、半導体基板と、前記半導体基板の主面において第１方向および前記第１方向に交差する第２方向にアレイ状に配列した複数の不揮発性メモリセルと、前記半導体基板の主面上に形成された複数の配線層とを備えている。前記複数の不揮発性メモリセルのそれぞれは、フローティングゲート電極を有するメモリトランジスタと前記メモリトランジスタに直列に接続された制御トランジスタとを有しており、前記第１方向に配列した前記不揮発性メモリセルの前記メモリトランジスタのドレイン領域同士を接続するビット配線が、前記複数の配線層のうちの最下層の配線層において前記第１方向に延在するように形成されている。そして、前記ビット配線の幅が、前記フローティングゲート電極の前記第２方向の寸法よりも大きいものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【００１４】
また、半導体装置の信頼性を向上させることができる。
【００１５】
また、半導体装置の性能を向上させると共に、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態である半導体装置の要部平面図である。
【図２】本発明の一実施の形態である半導体装置の要部平面図である。
【図３】本発明の一実施の形態である半導体装置の要部平面図である。
【図４】本発明の一実施の形態である半導体装置の要部平面図である。
【図５】本発明の一実施の形態である半導体装置の要部平面図である。
【図６】本発明の一実施の形態である半導体装置の部分拡大平面図（要部平面図）である。
【図７】本発明の一実施の形態である半導体装置の部分拡大平面図（要部平面図）である。
【図８】本発明の一実施の形態である半導体装置の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の要部断面図である。
【図１１】本発明の一実施の形態である半導体装置の要部断面図である。
【図１２】本発明の一実施の形態である半導体装置の要部断面図である。
【図１３】本発明の一実施の形態である半導体装置の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置のメモリセルアレイ領域の回路図（等価回路図）である。
【図１５】配線用の導電体膜をパターニングして配線を形成した場合の本発明の一実施の形態である半導体装置の要部断面図である。
【図１６】配線用の導電体膜をパターニングして配線を形成した場合の本発明の一実施の形態である半導体装置の要部断面図である。
【図１７】配線用の導電体膜をパターニングして配線を形成した場合の本発明の一実施の形態である半導体装置の要部断面図である。
【図１８】本発明の一実施の形態である半導体装置の動作例（書込）を示す説明図である。
【図１９】本発明の一実施の形態である半導体装置の動作例（消去）を示す説明図である。
【図２０】本発明の一実施の形態である半導体装置の動作例（読出）を示す説明図である。
【図２１】本発明の一実施の形態である半導体装置の動作例（消去）を示す説明図である。
【図２２】本発明の他の実施の形態である半導体装置の要部平面図である。
【図２３】本発明の他の実施の形態である半導体装置の要部平面図である。
【図２４】本発明の他の実施の形態である半導体装置の要部平面図である。
【図２５】本発明の他の実施の形態である半導体装置の要部平面図である。
【図２６】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２７】本発明の他の実施の形態である半導体装置の要部断面図である。
【図２８】本発明の他の実施の形態である半導体装置の要部平面図である。
【図２９】本発明の他の実施の形態である半導体装置の要部平面図である。
【図３０】本発明の他の実施の形態である半導体装置の要部断面図である。
【図３１】本発明の他の実施の形態である半導体装置の要部断面図である。
【図３２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図３３】本発明の他の実施の形態である半導体装置の要部平面図である。
【図３４】本発明の他の実施の形態である半導体装置の要部平面図である。
【図３５】本発明の他の実施の形態である半導体装置の要部平面図である。
【図３６】本発明の他の実施の形態である半導体装置の要部断面図である。
【図３７】本発明の他の実施の形態である半導体装置の要部断面図である。
【図３８】本発明の他の実施の形態である半導体装置の要部断面図である。
【図３９】本発明の他の実施の形態である半導体装置の要部断面図である。
【図４０】本発明の他の実施の形態である半導体装置の要部平面図である。
【図４１】本発明の他の実施の形態である半導体装置の要部平面図である。
【図４２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図４３】本発明の他の実施の形態である半導体装置の要部断面図である。
【図４４】本発明の他の実施の形態である半導体装置の要部平面図である。
【図４５】本発明の他の実施の形態である半導体装置の要部平面図である。
【図４６】本発明の他の実施の形態である半導体装置の要部断面図である。
【図４７】本発明の他の実施の形態である半導体装置の要部断面図である。
【図４８】本発明の他の実施の形態である半導体装置の要部平面図である。
【図４９】本発明の他の実施の形態である半導体装置の要部平面図である。
【図５０】本発明の他の実施の形態である半導体装置の要部平面図である。
【図５１】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５２】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５３】本発明の他の実施の形態である半導体装置の要部平面図である。
【図５４】本発明の他の実施の形態である半導体装置の要部平面図である。
【図５５】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５６】本発明の他の実施の形態である半導体装置の要部平面図である。
【図５７】本発明の他の実施の形態である半導体装置の要部平面図である。
【図５８】本発明の他の実施の形態である半導体装置の要部断面図である。
【図５９】２つのメモリセルで１ビットの情報を記憶する不揮発性メモリの要部平面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
（実施の形態１）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にフローティングゲート電極を用いたものである。以下の実施の形態では、不揮発性メモリは、ｐチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としフローティングゲート電極を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｐチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｎチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００２１】
本実施の形態の半導体装置を図面を参照して説明する。
【００２２】
図１〜図５は、本実施の形態の半導体装置の要部平面図であり、図６および図７は、図１〜図５に示される領域（メモリセルアレイ領域）の一部を拡大して示す部分拡大平面図（要部平面図）であり、図８〜図１３は、本実施の形態の半導体装置の要部断面図であり、図１４は、図１〜図５に示される領域（メモリセルアレイ領域）の回路図（等価回路図）である。本実施の形態の半導体装置は、複数のメモリセル（不揮発性メモリセル）ＭＣがアレイ状（行列状）に配列したメモリセルアレイ領域を有しており、図１〜図５には、このメモリセルアレイ領域の要部平面図が示されている。また、図１〜図５には互いに同じ領域が示されている。但し、図１には、素子分離領域２で規定された活性領域ＡＣＶの平面レイアウトのみが示され、図２には、図１に制御ゲート電極ＣＧおよびフローティングゲート電極ＦＧの平面レイアウトを追加した平面図が示され、図３には、図２にコンタクトホールＣＴの平面レイアウトを追加した平面図が示されている。また、図４には、図３に配線Ｍ１（図４の場合はビット配線Ｍ１Ｂ）の平面レイアウトを追加した平面図が示され、図５には、図４に配線Ｍ２（図５の場合はソース配線Ｍ２Ｓおよびワード配線Ｍ２Ｗ）の平面レイアウトを追加した平面図が示されている。なお、図１および図２は、平面図であるが、図面を見やすくするために、図１では活性領域ＡＣＶにハッチングを付して示し、図２では制御ゲート電極ＣＧ、フローティングゲート電極ＦＧおよび活性領域（半導体領域ＭＤ，ＭＳ，ＳＤ）にハッチングを付してある。また、図４および図５では、ビット配線Ｍ１Ｂの下に位置するフローティングゲート電極ＦＧを点線で示してある。図６は、図２において二点鎖線で囲まれた領域ＲＧの拡大図が示されている。図７は、図６に配線Ｍ１（図７の場合はビット配線Ｍ１Ｂ）の平面レイアウトを追加した平面図が示されている。なお、図７は、平面図であるが、図面を見やすくするために、配線Ｍ１（図７の場合はビット配線Ｍ１Ｂ）にハッチングを付し、また、配線Ｍ１（図７の場合はビット配線Ｍ１Ｂ）の下に位置する図６の各部材（制御ゲート電極ＣＧ、フローティングゲート電極ＦＧおよび活性領域（半導体領域ＭＤ，ＭＳ，ＳＤ））のレイアウトを点線で示してある。また、図８は、図２に示されるＡ−Ａ線の位置での断面図に（従って図６に示されるＡ−Ａ線の位置での断面図にも）ほぼ対応する。図９は、図２に示されるＢ−Ｂ線の位置での断面図にほぼ対応し、図１０は、図２に示されるＣ−Ｃ線の位置での断面図にほぼ対応し、図１１は、図２に示されるＤ−Ｄ線の位置での断面図にほぼ対応し、図１２は、図２に示されるＥ−Ｅ線の位置での断面図にほぼ対応し、図１３は、図２に示されるＦ−Ｆ線の位置での断面図にほぼ対応する。
【００２３】
図１および図８〜図１３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域２が形成されており、この素子分離領域２で分離（規定）された活性領域ＡＣＶに、ｎ型ウエルＮＷが形成されている。メモリセルアレイ領域のｎ型ウエルＮＷには、図２、図６および図８などに示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセル（不揮発性メモリセル）ＭＣが形成されている。なお、図１〜図５および図１４には、メモリセルアレイ領域のうち、６行×６列の合計３６個のメモリセルＭＣが形成されている領域を取り出して示してあるが、メモリセルアレイ領域に形成されるメモリセルＭＣの数は、必要に応じて種々変更可能である。
【００２４】
メモリセルアレイ領域には複数のメモリセルＭＣがアレイ状（行列状）に形成されており、メモリセルアレイ領域は、素子分離領域２によって他の領域から電気的に分離されている。すなわち、メモリセルアレイ領域は、半導体基板１の主面において、複数のメモリセルＭＣがアレイ状に形成（配置、配列）された領域に対応する。従って、メモリセルアレイ領域では、半導体基板１の主面において、Ｘ方向（第１方向）およびＹ方向（第２方向）にアレイ状に複数のメモリセル（不揮発性メモリセル）ＭＣが配列している。なお、図１〜図７および図１４などに示されるＹ方向（第２方向）は、Ｘ方向（第１方向）に交差する方向であり、好ましくはＹ方向（第２方向）はＸ方向（第１方向）に直交する方向である。また、Ｘ方向およびＹ方向は、半導体基板１の主面に平行な方向である。
【００２５】
メモリセルアレイ領域に形成される不揮発性メモリのメモリセルＭＣは、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とフローティングゲート電極（メモリ用のフローティングゲート電極）ＦＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを直列に接続したものである。このため、各メモリセルＭＣは、フローティングゲート電極ＦＧを有するメモリトランジスタと、このメモリトランジスタに直列に接続された制御トランジスタとを有したものとなっている。
【００２６】
ここで、電荷蓄積用のフローティングゲート電極ＦＧとその下のゲート絶縁膜とを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、フローティングゲート電極（浮遊ゲート電極）ＦＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、フローティングゲート電極ＦＧおよび制御ゲート電極ＣＧは、不揮発性メモリのメモリセルＭＣを構成するゲート電極である。
【００２７】
以下に、メモリセルＭＣの構成を具体的に説明する。
【００２８】
図８〜図１３に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｎ型ウエルＮＷ中に形成されたソース用のｐ型の半導体領域ＭＳ、ドレイン用のｐ型の半導体領域ＭＤおよびソース・ドレイン兼用のｐ型の半導体領域ＳＤを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、半導体基板１（ｎ型ウエルＮＷ）の上部に絶縁膜（ゲート絶縁膜）ＧＦ１を介して形成された制御ゲート電極ＣＧと、半導体基板１（ｎ型ウエルＮＷ）の上部に絶縁膜（ゲート絶縁膜）ＧＦ２を介して形成されたフローティングゲート電極ＦＧとを有している。ｐ型の半導体領域ＭＳ，ＭＤ，ＳＤを含むｎ型ウエルＮＷは、図１に示される活性領域ＡＣＶに形成されている。
【００２９】
ｐ型の半導体領域ＭＳ，ＭＤ，ＳＤは半導体基板１のｎ型ウエルＮＷ中に形成されているが、Ｘ方向に見て、半導体領域ＭＳと半導体領域ＭＤとの間に半導体領域ＳＤが配置されている。制御ゲート電極ＣＧは、半導体領域ＭＳおよび半導体領域ＳＤ間上の半導体基板１（ｎ型ウエルＮＷ）の上部に絶縁膜ＧＦ１を介して形成されており、半導体基板１の主面上においてＹ方向に延在している。フローティングゲート電極ＦＧは、半導体領域ＭＤおよび半導体領域ＳＤ間上の半導体基板１（ｎ型ウエルＮＷ）の上部に絶縁膜ＧＦ２を介して形成されており、半導体基板１の主面上においてＹ方向に延在している。従って、Ｘ方向に見て、半導体領域ＭＳと半導体領域ＭＤとの間に、制御ゲート電極ＣＧ、半導体領域ＳＤおよびフローティングゲート電極ＦＧが位置しており、半導体領域ＭＳ側に制御ゲート電極ＣＧが位置し、半導体領域ＭＤ側にフローティングゲート電極ＦＧが位置し、制御ゲート電極ＣＧとフローティングゲート電極ＦＧとの間に半導体領域ＳＤが位置している。
【００３０】
このように、各メモリセルＭＣにおいては、メモリトランジスタと制御トランジスタとがＸ方向に並んでおり、メモリトランジスタのソース領域と制御トランジスタのドレイン領域とに同じ半導体領域ＳＤが共用されている。
【００３１】
制御ゲート電極ＣＧと半導体基板１（ｎ型ウエルＮＷ）の間に形成された絶縁膜ＧＦ１（すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＦ１）が、制御トランジスタのゲート絶縁膜として機能する。また、フローティングゲート電極ＦＧと半導体基板１（ｎ型ウエルＮＷ）の間の絶縁膜ＧＦ２（すなわちフローティングゲート電極ＦＧの下の絶縁膜ＧＦ２）が、メモリトランジスタのゲート絶縁膜として機能する。絶縁膜ＧＦ１，ＧＦ２は、例えば酸化シリコン膜などにより形成することができる。
【００３２】
半導体領域ＭＳは、制御トランジスタのソース領域として機能する半導体領域であり、半導体領域ＭＤは、メモリトランジスタのドレイン領域として機能する半導体領域である。半導体領域ＳＤは、制御トランジスタのドレイン領域とメモリトランジスタのソース領域とを兼ねた半導体領域である。半導体領域ＭＳ，ＭＤ，ＳＤは、ｐ型の不純物（例えばホウ素など）が導入された半導体領域（ｐ型不純物拡散層）よりなるが、それぞれＬＤＤ（lightly doped drain）構造とすることもできる。
【００３３】
すなわち、半導体領域ＭＳは、ｐ−型半導体領域ＭＳｂと、ｐ−型半導体領域ＭＳｂよりも高い不純物濃度を有するｐ＋型半導体領域ＭＳａとを有し、半導体領域ＭＤは、ｐ−型半導体領域ＭＤｂと、ｐ−型半導体領域ＭＤｂよりも高い不純物濃度を有するｐ＋型半導体領域ＭＤａとを有し、半導体領域ＳＤは、ｐ−型半導体領域ＳＤｂと、ｐ−型半導体領域ＳＤｂよりも高い不純物濃度を有するｐ＋型半導体領域ＳＤａとを有している。ｐ＋型半導体領域ＭＳａは、ｐ−型半導体領域ＭＳｂよりも接合深さが深くかつ不純物濃度が高く、また、ｐ＋型半導体領域ＭＤａは、ｐ−型半導体領域ＭＤｂよりも接合深さが深くかつ不純物濃度が高く、また、ｐ＋型半導体領域ＳＤａは、ｐ−型半導体領域ＳＤｂよりも接合深さが深くかつ不純物濃度が高い。フローティングゲート電極ＦＧおよび制御ゲート電極ＣＧの側壁上には、酸化シリコンなどの絶縁体（絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
【００３４】
半導体領域ＭＳのｐ−型半導体領域ＭＳｂは、制御ゲート電極ＣＧの側壁に対して自己整合的に形成され、半導体領域ＭＳのｐ＋型半導体領域ＭＳａは、制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｐ−型半導体領域ＭＳｂは、制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの下に形成され、高濃度のｐ＋型半導体領域ＭＳａは、低濃度のｐ−型半導体領域ＭＳｂの外側に形成されている。従って、低濃度のｐ−型半導体領域ＭＳｂは制御トランジスタのチャネル領域（制御ゲート電極ＣＧの下方に形成されるチャネル領域）に隣接するように形成され、高濃度のｐ＋型半導体領域ＭＳａは、低濃度のｐ−型半導体領域ＭＳｂに接し、制御トランジスタのチャネル領域（制御ゲート電極ＣＧの下方に形成されるチャネル領域）からｐ−型半導体領域ＭＳｂの分だけ離間するように形成されている。
【００３５】
半導体領域ＭＤのｐ−型半導体領域ＭＤｂは、フローティングゲート電極ＦＧの側壁に対して自己整合的に形成され、半導体領域ＭＤのｐ＋型半導体領域ＭＤａは、フローティングゲート電極ＦＧの側壁上の側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｐ−型半導体領域ＭＤｂは、フローティングゲート電極ＦＧの側壁上の側壁絶縁膜ＳＷの下に形成され、高濃度のｐ＋型半導体領域ＭＤａは、低濃度のｐ−型半導体領域ＭＤｂの外側に形成されている。従って、低濃度のｐ−型半導体領域ＭＤｂは、メモリトランジスタのチャネル領域（フローティングゲート電極ＦＧの下方に形成されるチャネル領域）に隣接するように形成され、高濃度のｐ＋型半導体領域ＭＤａは、低濃度のｐ−型半導体領域ＭＤｂに接し、メモリトランジスタのチャネル領域（フローティングゲート電極ＦＧの下方に形成されるチャネル領域）からｐ−型半導体領域ＭＤｂの分だけ離間するように形成されている。
【００３６】
半導体領域ＳＤのｐ−型半導体領域ＳＤｂは、制御ゲート電極ＣＧの側壁およびフローティングゲート電極ＦＧの側壁に対して自己整合的に形成され、半導体領域ＳＤのｐ＋型半導体領域ＳＤａは、制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの側面およびフローティングゲート電極ＦＧの側壁上の側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｐ−型半導体領域ＳＤｂは、制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの下とフローティングゲート電極ＦＧの側壁上の側壁絶縁膜ＳＷの下とに形成され、高濃度のｐ＋型半導体領域ＳＤａは、低濃度のｐ−型半導体領域ＳＤｂの外側に形成されている。従って、低濃度のｐ−型半導体領域ＳＤｂは、制御トランジスタのチャネル領域（制御ゲート電極ＣＧの下方に形成されるチャネル領域）に隣接する領域とメモリトランジスタのチャネル領域（フローティングゲート電極ＦＧの下方に形成されるチャネル領域）に隣接する領域とに形成されている。そして、高濃度のｐ＋型半導体領域ＳＤａは、低濃度のｐ−型半導体領域ＳＤｂに接し、制御トランジスタのチャネル領域（制御ゲート電極ＣＧの下方に形成されるチャネル領域）からｐ−型半導体領域ＳＤｂの分だけ離間し、かつ、メモリトランジスタのチャネル領域（フローティングゲート電極ＦＧの下方に形成されるチャネル領域）からｐ−型半導体領域ＳＤｂの分だけ離間するように形成されている。
【００３７】
制御ゲート電極ＣＧ下の絶縁膜ＧＦ１の下に制御トランジスタのチャネル領域が形成され、フローティングゲート電極ＦＧ下の絶縁膜ＧＦ２の下にメモリトランジスタのチャネル領域が形成される。各メモリセルＭＣにおいて、制御トランジスタおよびメモリトランジスタのチャネル長方向（ゲート長方向）はＸ方向となり、各メモリセルＭＣの制御トランジスタおよびメモリトランジスタのチャネル幅方向（ゲート幅方向）はＹ方向となる。
【００３８】
制御ゲート電極ＣＧは導電体（導電体膜）からなるが、好ましくはｐ型ポリシリコン（不純物を導入した多結晶シリコン、ドープトポリシリコン）のようなシリコン膜からなる。フローティングゲート電極ＦＧは導電体（導電体膜）からなるが、好ましくはｐ型ポリシリコン（不純物を導入した多結晶シリコン、ドープトポリシリコン）のようなシリコン膜からなる。具体的には、制御ゲート電極ＣＧおよびフローティングゲート電極ＦＧは、パターニングされたシリコン膜からなり、不純物（好ましくはｐ型不純物）が導入されて低抵抗率とされている。
【００３９】
半導体基板１上には、制御ゲート電極ＣＧ、フローティングゲート電極ＦＧおよび側壁絶縁膜ＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ１が形成されている。絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。絶縁膜ＩＬ１の上面は平坦化されている。
【００４０】
絶縁膜ＩＬ１にはコンタクトホール（開口部、貫通孔）ＣＴが形成されており、コンタクトホールＣＴ内に、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。プラグＰＧは、コンタクトホールＣＴの底部および側壁上に形成された薄いバリア導体膜（例えば、チタン膜、窒化チタン膜あるいはそれらの積層膜）と、このバリア導体膜上にコンタクトホールＣＴを埋め込むように形成された主導体膜（例えばタングステン膜）とで形成されているが、図面の簡略化のために、図８および図１０〜図１２では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【００４１】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ドレイン用の半導体領域ＭＤ（ｐ＋型半導体領域ＭＤａ）、ソース用の半導体領域ＭＳ（ｐ＋型半導体領域ＭＳａ）および制御ゲート電極ＣＧ（ワード線）の上部などに形成される。各コンタクトホールＣＴの底部では、半導体基板１の主面の一部、例えばドレイン用の半導体領域ＭＤ（ｐ＋型半導体領域ＭＤａ）の一部、ソース用の半導体領域ＭＳ（ｐ＋型半導体領域ＭＳａ）の一部、あるいは制御ゲート電極ＣＧ（ワード線）の一部などが露出され、その露出部（コンタクトホールＣＴの底部の露出部）にプラグＰＧが接して電気的に接続される。
【００４２】
プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には、１層目（最下層）の配線層である第１配線層を構成する配線（配線層）Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、絶縁膜ＩＬ１上に形成された絶縁膜ＩＬ２に設けられた配線溝に埋め込まれている。配線Ｍ１をダマシン法で形成したダマシン配線（埋込配線）とする場合は、例えば銅配線（埋込銅配線）とすることができる。配線Ｍ１は、プラグＰＧを介して、ドレイン用の半導体領域ＭＤ（ｐ＋型半導体領域ＭＤａ）、ソース用の半導体領域ＭＳ（ｐ＋型半導体領域ＭＳａ）、あるいは制御ゲート電極ＣＧ（ワード線）などと電気的に接続される。
【００４３】
なお、本実施の形態の半導体装置は、半導体基板１上に形成された複数の配線層（多層配線構造）を有する半導体装置であるが、配線Ｍ１は、前記複数の配線層（多層配線構造）のうちの最下層の配線層（以下、第１配線層と称する）に形成された配線であり、配線Ｍ２は、前記複数の配線層（多層配線構造）のうちの下から２番目の配線層（以下、第２配線層と称する）に形成された配線である。図４、図７〜図１３においては、配線Ｍ１として、ドレイン用の半導体領域ＭＤ（ｐ＋型半導体領域ＭＤａ）にプラグＰＧを介して電気的に接続されたビット配線（ビット線用の配線）Ｍ１Ｂが示されている。
【００４４】
配線Ｍ１が埋め込まれた絶縁膜ＩＬ２上には、２層目の配線層である第２配線層を構成する配線（配線層）Ｍ２が形成されている。配線Ｍ２は、例えばダマシン配線（埋込配線）であり、配線Ｍ１が埋め込まれた絶縁膜ＩＬ２上に絶縁膜ＩＬ３，ＩＬ４が下から順に形成され、この絶縁膜ＩＬ４に設けられた配線溝に配線Ｍ２が埋め込まれている。配線Ｍ２をダマシン法で形成したダマシン配線（埋込配線）とする場合は、例えば銅配線（埋込銅配線）とすることができる。配線Ｍ２は、デュアルダマシン配線とすることができ、この場合、配線Ｍ２と一体的に形成されているビア部（絶縁膜ＩＬ３に形成された孔部ＶＨに埋め込まれた導体部）を介して配線Ｍ１と電気的に接続されている。配線Ｍ２がシングルダマシン配線の場合は、配線Ｍ２とその配線Ｍ２の下部に形成されているビア部（絶縁膜ＩＬ３に形成された孔部ＶＨに埋め込まれた導体部）とは、別工程で形成されている。
【００４５】
図５、図１０および図１１においては、配線Ｍ２として、制御ゲート電極ＣＧに電気的に接続されたワード配線（ワード線用の配線）Ｍ２Ｗと、ソース用の半導体領域ＭＳ（ｐ＋型半導体領域ＭＳａ）に電気的に接続されたソース配線（ソース線用の配線）Ｍ２Ｓとが示されている。すなわち、図１０に示されるように、ワード配線Ｍ２Ｗは、ワード配線Ｍ２Ｗと一体的に形成されているビア部（絶縁膜ＩＬ３に形成された孔部ＶＨに埋め込まれた導体部）を介して配線（配線部）Ｍ１Ｗに電気的に接続され、その配線Ｍ１ＷはプラグＰＧを介して制御ゲート電極ＣＧと電気的に接続されることで、ワード配線Ｍ２Ｗが制御ゲート電極ＣＧと電気的に接続されている。また、図１１に示されるように、ソース配線Ｍ２Ｓは、ソース配線Ｍ２Ｓと一体的に形成されているビア部（絶縁膜ＩＬ３に形成された孔部ＶＨに埋め込まれた導体部）を介して配線（配線部）Ｍ１Ｓに電気的に接続され、その配線Ｍ１ＳはプラグＰＧを介してソース用の半導体領域ＭＳと電気的に接続されることで、ソース配線Ｍ２Ｓが、ソース用の半導体領域ＭＳと電気的に接続されている。配線Ｍ１Ｓ，Ｍ１Ｗは、第１配線層に形成された配線Ｍ１により形成されており、配線Ｍ１Ｓは、ソース用の半導体領域ＭＳを第２配線層のソース配線Ｍ２Ｓに引き上げるために用いられる配線であり、配線Ｍ１Ｗは、制御ゲート電極ＣＧを第２配線層のワード配線Ｍ２Ｗに引き上げるために用いられる配線である。
【００４６】
配線Ｍ２が埋め込まれた絶縁膜ＩＬ４上には、更に上層の配線層（配線）および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１，Ｍ２およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００４７】
図１５〜図１７は、配線用の導電体膜をパターニングして配線Ｍ１，Ｍ２を形成した場合の本実施の形態の半導体装置の要部断面図が示されており、図１５は上記図８に、図１６は上記図９に、図１７は上記図１０に、それぞれ対応するものである。
【００４８】
図１５〜図１７の場合には、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には、配線用の導電体膜を形成してこの導電体膜をパターニングすることで、配線Ｍ１（ビット配線Ｍ１Ｂを含む）が形成されており、この配線Ｍ１を覆うように、層間絶縁膜である絶縁膜ＩＬ２ａが形成されている。この絶縁膜ＩＬ２ａには、孔部（スルーホール、開口部、貫通孔）ＶＨａが形成されており、孔部ＶＨａ内に、上記プラグＰＧと同様の導電性のプラグ（接続用導体部）ＰＧａが埋め込まれている。プラグＰＧａが埋め込まれた絶縁膜ＩＬ２ａ上には、配線用の導電体膜を形成してこの導電体膜をパターニングすることで、配線Ｍ２（ソース配線Ｍ２Ｓおよびワード配線Ｍ２Ｗを含む）が形成されており、この配線Ｍ２を覆うように、層間絶縁膜である絶縁膜ＩＬ４ａが形成されている。本実施の形態だけでなく、後述の実施の形態２〜１０においても、配線Ｍ１，Ｍ２は、ダマシン法で形成しても、あるいは配線用の導電体膜をパターニングして形成してもよい。
【００４９】
次に、メモリセルアレイを構成するメモリセルＭＣ間の関係について説明する。
【００５０】
図２および図１４にも示されるように、不揮発性メモリのメモリセルＭＣは半導体基板１の主面に（より特定的にはメモリセルアレイ領域に）複数アレイ状に配置されている。すなわち、図２および図１４において、点線で囲まれた領域が１つのメモリセルＭＣを構成し、これがＸ方向およびＹ方向にアレイ状（行列状）に配列してメモリセルアレイ領域が形成されている。図７および図８に示される領域（図２の領域ＲＧに対応する領域）には、Ｘ方向に隣り合う２つのメモリセルＭＣが形成されているが、この２つのメモリセルＭＣ同士は、ドレイン領域（半導体領域ＭＤ）を共用している。そして、ドレイン領域（半導体領域ＭＤ）を共用する２つのメモリセルＭＣで構成される領域ＲＧが繰り返しの単位領域となり、この単位領域（領域ＲＧ）がＸ方向およびＹ方向に繰り返し配列して、メモリセルアレイ領域が形成されている。
【００５１】
このため、各メモリセルＭＣにおいては、ドレイン用の半導体領域ＭＤ、フローティングゲート電極ＦＧ、半導体領域ＳＤ、制御ゲート電極ＣＧおよびソース用の半導体領域ＭＳがＸ方向に並んで配置されているが、図２からも分かるように、ドレイン用の半導体領域ＭＤは、この半導体領域ＭＤを挟んでＸ方向に隣り合う２つのメモリセルＭＣ同士で共用されている。また、ソース用の半導体領域ＭＳも、この半導体領域ＭＳを挟んでＸ方向に隣り合う２つのメモリセルＭＣ同士で共用されている。
【００５２】
また、図２にも示されるように、Ｘ方向およびＹ方向にアレイ状（行列状）に配置された複数のメモリセルＭＣのうち、Ｙ方向に並ぶメモリセルＭＣの制御ゲート電極ＣＧ同士は、Ｙ方向に繋がって一体的に形成されている。すなわち、図２のＹ方向に延在する１本の制御ゲート電極ＣＧが、Ｙ方向に並ぶ複数のメモリセルＭＣの制御ゲート電極を形成しており、このＹ方向に延在する制御ゲート電極ＣＧが、メモリセルＭＣのＸ方向の配列の数に応じて、Ｘ方向に複数本並んで配置されている。従って、各制御ゲート電極ＣＧは、図２のＹ方向に延在しており、図２のＹ方向に並ぶ複数のメモリセルＭＣの制御ゲート電極と、図２のＹ方向に並ぶ複数のメモリセルＭＣの制御ゲート電極同士を電気的に接続するワード線ＷＬ（ワード線ＷＬは図１４に示されている）とを兼ねている。
【００５３】
また、図２にも示されるように、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのフローティングゲート電極ＦＧ同士は、繋がっておらず、分離されている。すなわち、メモリセルＭＣ毎に独立のフローティングゲート電極ＦＧが設けられている。このため、フローティングゲート電極ＦＧはＹ方向に延在しており、フローティングゲート電極ＦＧのＹ方向の寸法（長さＬ１）はフローティングゲート電極ＦＧのＸ方向の寸法（幅Ｗ２）よりも大きくなっている（Ｌ１＞Ｗ２）が、Ｙ方向に並ぶメモリセルＭＣのフローティングゲート電極ＦＧ同士は繋がっていない。また、図６や図９からも分かるように、各フローティングゲート電極ＦＧのうち、Ｙ方向の両端部近傍領域は素子分離領域２上に位置しており、それ（Ｙ方向の両端部近傍領域）よりも内側の領域は、ｎ型ウエルＮＷ上のゲート絶縁膜ＧＦ２上に位置している。また、各フローティングゲート電極ＦＧには、配線Ｍ１，Ｍ２は接続されていない。
【００５４】
また、図２にも示されるように、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのうち、図２のＹ方向に並ぶメモリセルＭＣのソース用の半導体領域ＭＳ同士は、Ｙ方向に繋がって一体的に形成されている。すなわち、図２のＹ方向に延在する半導体領域ＭＳが、図２のＹ方向に並ぶ複数のメモリセルＭＣの各ソース領域を形成しており、このＹ方向に延在する半導体領域ＭＳが、Ｘ方向に複数並んで配置されている。従って、各半導体領域ＭＳは、図２のＹ方向に延在しており、図２のＹ方向に並ぶ複数のメモリセルＭＣのソース領域と、図２のＹ方向に並ぶ複数のメモリセルＭＣのソース領域同士を電気的に接続するソース線ＳＬ（ソース線ＳＬは図１４に示されている）とを兼ねている。
【００５５】
また、図２に示されるように、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのうち、Ｙ方向に並ぶメモリセルＭＣのドレイン用の半導体領域ＭＤ同士は、Ｙ方向の同じ直線上に位置しているが、互いに繋がっておらず、間に素子分離領域２が介在することで電気的に分離されている。
【００５６】
また、図２に示されるように、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのうち、Ｙ方向に並ぶメモリセルＭＣの半導体領域ＳＤ同士は、Ｙ方向の同じ直線上に位置しているが、互いに繋がっておらず、間に素子分離領域２が介在することで電気的に分離されている。
【００５７】
また、ビット配線Ｍ１Ｂは、図４、図７〜図１３からも分かるように、半導体基板１上に形成された複数の配線層（多層配線構造）のうちの最下層の配線層（第１配線層）に形成された配線であり、図４に示されるように、Ｘ方向に延在している。ビット配線Ｍ１Ｂは、ビット線ＢＬ（ビット線ＢＬは図１４に示されている）を構成する配線である。すなわち、ビット配線Ｍ１Ｂは、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのうち、Ｘ向に並ぶメモリセルＭＣのドレイン用の半導体領域ＭＤ同士を接続（電気的に接続）する配線（ビット線、ビット線用配線）である。つまり、ビット配線Ｍ１Ｂは、Ｘ方向に配列したメモリセルＭＣのメモリトランジスタのドレイン領域（半導体領域ＭＤ）同士を接続する配線である。このため、ビット配線Ｍ１Ｂは、Ｘ方向に並ぶ複数のメモリセルＭＣ上に延在しており、ビット配線Ｍ１Ｂの下には、Ｘ方向に並ぶ各メモリセルＭＣの、ドレイン用の半導体領域ＭＤ、フローティングゲート電極ＦＧ、半導体領域ＳＤ、制御ゲート電極ＣＧおよびソース用の半導体領域ＭＳが配置されている。ビット配線Ｍ１Ｂは、Ｘ方向に並ぶ複数のメモリセルＭＣの各半導体領域ＭＤ上に延在しているため、これらの半導体領域ＭＤにプラグＰＧを介して電気的に接続することができる。このため、Ｘ方向に並ぶ複数のメモリセルＭＣの半導体領域ＭＤ同士は、プラグＰＧおよびビット配線Ｍ１Ｂを介して互いに電気的に接続された状態となっている。
【００５８】
また、上述のように、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのうち、Ｙ方向に並ぶメモリセルＭＣのソース用の半導体領域ＭＳ同士はＹ方向に繋がっているが、このＹ方向に繋がった半導体領域ＭＳは、プラグＰＧおよび配線Ｍ１Ｓを介して、ソース配線Ｍ２Ｓに電気的に接続されている。図５、図８および図１１からも分かるように、このソース配線Ｍ２Ｓは、半導体基板１上に形成された複数の配線層（多層配線構造）のうちの下から２番目の配線層（第２配線層）、すなわち配線Ｍ１（第１配線層）よりも１つ上層の配線層（第２配線層）に形成された配線であり、図５に示されるように、半導体領域ＭＳ上にＹ方向に延在している。
【００５９】
また、上述のように、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのうち、Ｙ方向に並ぶメモリセルＭＣの制御ゲート電極ＣＧ同士はＹ方向に繋がっているが、このＹ方向に繋がった制御ゲート電極ＣＧは、プラグＰＧおよび配線Ｍ１Ｗを介して、ワード配線Ｍ２Ｗに電気的に接続されている。図５、図８および図１０からも分かるように、このワード配線Ｍ２Ｗは、半導体基板１上に形成された複数の配線層（多層配線構造）のうちの下から２番目の配線層（第２配線層）、すなわち配線Ｍ１（第１配線層）よりも１つ上層の配線層（第２配線層）に形成された配線であり、図５に示されるように、制御ゲート電極ＣＧ上にＹ方向に延在している。配線Ｍ１Ｓ，Ｍ１Ｗは、ビット配線Ｍ１Ｂと同層（第１配線層）に形成された配線であるが、ビット配線Ｍ１Ｂとは接しないように、ビット配線Ｍ１Ｂを避けて配置されている。
【００６０】
次に、本実施の形態の半導体装置の動作について説明する。図１８〜図２１は、本実施の形態の半導体装置の動作例を示す説明図であり、図１８には「書込」、図１９には「消去（電気的消去）」、図２０には「読出」、図２１には「消去（紫外線による消去）」の各動作が模式的に示されている。また、図１８〜図２０には、「書込」（図１８）、「消去」（図１９）および「読出」（図２０）時のそれぞれにおいて、選択メモリセルのドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、およびｎ型ウエルＮＷに印加されるベース電圧Ｖｂが記載されている。なお、図１８〜図２０に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのフローティングゲート電極ＦＧへのキャリア（ここではホール）の注入を「書込」と定義する。
【００６１】
「書込」を行う際には、例えば図１８に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加することで、選択メモリセルのフローティングゲート電極ＦＧにホール（正孔）を注入する。ここでは、ソース・ドレイン間（半導体領域ＭＳ，ＭＤ間）に電流が流れるとともに、ドレイン領域（半導体領域ＭＤ）側からホットホールがフローティングゲート電極ＦＧに注入される。
【００６２】
「消去」を行う際には、例えば図１９に示されるような電圧を、消去を行う選択メモリセルの各部位に印加することで、選択メモリセルのフローティングゲート電極ＦＧからドレイン領域（半導体領域ＭＤ）にホール（正孔）を引き抜く。
【００６３】
「読出」を行う際には、例えば図２０に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。これにより、選択メモリセルの制御トランジスタ（選択トランジスタ）はオン状態となる。このとき、フローティングゲート電極ＦＧにホールが蓄積されている状態（すなわち書込状態）であれば、メモリトランジスタもオン状態となるため、ソース領域（半導体領域ＭＳ）とドレイン領域（半導体領域ＭＤ）との間に電流（読出電流）が流れる。一方、フローティングゲート電極ＦＧにホールがほとんど蓄積されていない状態（すなわち消去状態）であれば、メモリトランジスタはオフ状態となるため、ソース領域（半導体領域ＭＳ）とドレイン領域（半導体領域ＭＤ）との間に電流（読出電流）はほとんど流れない。これにより、書込状態と消去状態とを判別することができる。
【００６４】
また、「消去」は、例えば図２１に模式的に示されるように、紫外線を用いて行うこともできる。この場合、メモリセルアレイ領域に紫外線ＵＶを照射することで、フローティングゲート電極ＦＧ中に蓄積されているホールを励起させ、フローティングゲート電極ＦＧの下のゲート絶縁膜（絶縁膜ＧＦ２）をトンネリングさせることで、フローティングゲート電極ＦＧにホールがほとんど蓄積されていない状態（すなわち消去状態）とすることができる。紫外線による消去時には、電力消費はないが、消去は全ビット一括して行われる。
【００６５】
次に、本実施の形態の半導体装置の主要な特徴について説明する。
【００６６】
本発明者は、フローティングゲート電極を有するメモリセルがアレイ状に配列した半導体装置について検討を行ったところ、次のような課題が生じることが分かった。
【００６７】
すなわち、半導体基板の主面上には複数の層間絶縁膜が形成されているが、これらの層間絶縁膜から下方に水分やイオン（例えばＮａ＋イオンなどの陽イオン）が拡散してフローティングゲート電極にまで到達することにより、不揮発性メモリの記憶情報の保持特性が低下することが分かった。これは、層間絶縁膜中を拡散した水分やイオンが、書き込みが行われたメモリセルのフローティングゲート電極の周囲に存在すると、そのフローティングゲート電極に蓄積されている電荷とキャンセル（相殺）して、フローティングゲート電極に蓄積されていたはずの電荷が少なく見えてしまう（フローティングゲート電極に蓄積されている実効的な電荷量が減少してしまう）ためである。この現象が生じると、フローティングゲート電極をゲート電極とするメモリトランジスタのしきい値を変化させてしまい、書き込みが行われたメモリセルを読み出す際に、誤って消去状態として読み出す虞がある。このため、不揮発性メモリの記憶情報の保持特性を向上させるためには、上層の層間絶縁膜からフローティングゲート電極に水分やイオン（例えばＮａ＋イオンなどの陽イオン）が拡散することは、できるだけ抑制することが望まれる。
【００６８】
そこで、本実施の形態では、ビット配線Ｍ１Ｂを工夫することで、上記課題を解決している。
【００６９】
ビット配線Ｍ１Ｂは、Ｘ向に並ぶ複数のメモリセルＭＣのドレイン用の半導体領域ＭＤ同士を接続する配線であり、Ｘ方向に延在している。各メモリセルＭＣはフローティングゲート電極ＦＧを有しているため、このフローティングゲート電極ＦＧもビット配線Ｍ１Ｂの下に位置している。本実施の形態では、ビット配線Ｍ１Ｂの幅Ｗ１（図７および図９に示してある）をフローティングゲート電極ＦＧの長さＬ１（図６および図９に示してある）よりも大きくする（すなわちＷ１＞Ｌ１）ことを、主要な特徴の一つとしている。ここで、フローティングゲート電極ＦＧの長さＬ１とは、フローティングゲート電極ＦＧのＹ方向の寸法に対応し、また、ビット配線Ｍ１Ｂの幅Ｗ１とは、ビット配線Ｍ１ＢのＹ方向の寸法に対応している。ビット配線Ｍ１Ｂの幅Ｗ１をフローティングゲート電極ＦＧの長さＬ１よりも大きく（Ｗ１＞Ｌ１）したことで、平面的に見ると、フローティングゲート電極ＦＧはビット配線Ｍ１Ｂで覆われた状態となる。
【００７０】
ここで、「平面的に見る」または「平面的」などというときは、半導体基板１の主面に平行な平面で見た場合を指すものとする。また、「上下方向」などというときは、半導体基板１の厚み方向に平行な方向を指すものとする。このことは、本実施の形態１および以下の実施の形態２〜１０で共通である。
【００７１】
上下方向に見ると、フローティングゲート電極ＦＧとビット配線Ｍ１Ｂとの間には絶縁膜ＩＬ１が介在しており、フローティングゲート電極ＦＧはビット配線Ｍ１Ｂと接していない。このため、フローティングゲート電極ＦＧはビット配線Ｍ１Ｂと電気的に接続されていない。一方、半導体基板１の主面に平行な平面で見ると（すなわち平面的に見ると）、フローティングゲート電極ＦＧはビット配線Ｍ１Ｂで覆われており、フローティングゲート電極ＦＧはビット配線Ｍ１Ｂから露出していない状態となっている。すなわち、各フローティングゲート電極ＦＧは、全体がビット配線Ｍ１Ｂで覆われた状態となっており、フローティングゲート電極ＦＧ全体の直上にビット配線Ｍ１Ｂが存在している。換言すれば、平面的に見て、各フローティングゲート電極ＦＧはビット配線Ｍ１Ｂに平面的に内包された状態となっている。更に、換言すれば、各フローティングゲート電極ＦＧの各辺よりも外側にビット配線Ｍ１Ｂが配置されている。
【００７２】
本実施の形態とは異なり、フローティングゲート電極ＦＧの直上に配線Ｍ１が存在しない場合には、絶縁膜ＩＬ１よりも上層の絶縁膜（絶縁膜ＩＬ２，ＩＬ３，ＩＬ４や更に上層の絶縁膜）から、水分やイオン（例えばＮａ＋イオンなどの陽イオン）が下方に拡散し、フローティングゲート電極ＦＧに到達しやすくなるが、これは、上述したように、不揮発性メモリの記憶情報の保持特性の低下を招いてしまう。
【００７３】
それに対して、本実施の形態では、絶縁膜ＩＬ１よりも上層の絶縁膜（絶縁膜ＩＬ２，ＩＬ３，ＩＬ４や更に上層の絶縁膜）からフローティングゲート電極ＦＧへの水分やイオン（例えばＮａ＋イオンなどの陽イオン）の拡散を、ビット配線Ｍ１Ｂによって防いでいる。これは、水分やイオン（例えばＮａ＋イオンなどの陽イオン）は絶縁膜中では拡散しやすいのに対して、配線のような金属膜中は拡散しにくいためである。フローティングゲート電極ＦＧの上方にビット配線Ｍ１Ｂを配置し、平面的に見てフローティングゲート電極ＦＧがビット配線Ｍ１Ｂで覆われた状態としたことで、このビット配線Ｍ１Ｂがビット配線Ｍ１Ｂの下方への水分やイオン（例えばＮａ＋イオンなどの陽イオン）の拡散を防ぐことができるため、フローティングゲート電極ＦＧに到達する水分やイオンの量を少なくすることができる。このため、消去動作を行うまで、フローティングゲート電極ＦＧに蓄積されている電荷が的確に保持されるようになるため、不揮発性メモリの記憶情報の保持特性を向上させることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。
【００７４】
また、本実施の形態では、各フローティングゲート電極は全体がビット配線Ｍ１Ｂで覆われているため、平面的に見て、フローティングゲート電極ＦＧのＹ方向の端部からビット配線Ｍ１ＢのＹ方向の端部までの距離Ｌ２（図７および図９に示してある）は、ゼロよりも大きくなっている（すなわちＬ２＞０）。この距離Ｌ２を大きくすれば、ビット配線Ｍ１Ｂを回り込んでフローティングゲート電極ＦＧへ到達する水分やイオン（例えばＮａ＋イオンなどの陽イオン）の量を、より少なくすることができる。この観点から、平面的に見て、フローティングゲート電極ＦＧのＹ方向の端部からビット配線Ｍ１ＢのＹ方向の端部までの距離Ｌ２は０．４μｍ以上（すなわちＬ２≧０．４μｍ）とすれば、より好ましく、これにより、不揮発性メモリの記憶情報の保持特性を更に向上させることができる。このため、ビット配線Ｍ１Ｂのレイアウト可能な配線幅（配線幅の限界）を考慮しながら、ビット配線Ｍ１Ｂの幅Ｗ１をできるだけ大きく（少なくともフローティングゲート電極ＦＧの長さＬ１よりも大きく、より好ましくはフローティングゲート電極ＦＧの長さＬ１よりも０．８μｍ以上大きく）設計すればよい。
【００７５】
また、平面的に見てビット配線Ｍ１ＢのＹ方向の中央にフローティングゲート電極ＦＧのＹ方向の中央が位置するように、フローティングゲート電極ＦＧとビット配線Ｍ１Ｂとの相対的な位置を設計することが好ましい。この場合、フローティングゲート電極ＦＧのＹ方向の両方の端部に対して、上記長さＬ２は同じになる。これにより、ビット配線Ｍ１Ｂの幅Ｗ１の増加をある程度抑えながら、ビット配線Ｍ１Ｂを回り込んでフローティングゲート電極ＦＧへ到達する水分やイオン（例えばＮａ＋イオンなどの陽イオン）の量を効率的に低減することができる。これにより、不揮発性メモリの記憶情報の保持特性を向上させながら、メモリセルアレイの高密度化も図ることができる。
【００７６】
また、フローティングゲート電極ＦＧを覆う第１配線層の配線部（フローティングゲート電極ＦＧへの水分やイオンの拡散を抑制する配線部）を、ビット配線Ｍ１Ｂが兼ねているため、効率の良い配線レイアウトが可能となる。
【００７７】
また、本実施の形態（図４および図７）の場合、後述の実施の形態２（図２２および図２３）の場合に比べて、メモリセルアレイ領域に配線Ｍ１（ビット配線Ｍ１Ｂ）が高密度で敷き詰められるため、配線Ｍ１よりも上層での段差を、より低減することができる。
【００７８】
（実施の形態２）
図２２および図２３は、本実施の形態の半導体装置の要部平面図であり、図２２は、上記実施の形態１の上記図４に相当するものであり、図２３は、上記実施の形態１の上記図７に相当するものである。
【００７９】
上記実施の形態１の場合には、上記図４および図７にも示されるように、ビット配線Ｍ１Ｂは同じ幅Ｗ１でＸ方向に延在しており、ビット配線Ｍ１Ｂの幅（Ｙ方向の寸法）はＸ方向のいずれの位置でも同じであった。それに対して、本実施の形態では、ビット配線Ｍ１Ｂにおける、フローティングゲート電極ＦＧ上に延在する部分の幅Ｗ１は、上記実施の形態１（図４および図７）の場合と同じであるが、平面的に見てフローティングゲート電極ＦＧから離れている部分の幅Ｗ１ａ（図２３に示してある）は、幅Ｗ１よりも小さくしている（すなわちＷ１ａ＜Ｗ１）。本実施の形態の他の構成は、上記実施の形態１と同様である。
【００８０】
上記実施の形態１（図４および図７）のビット配線Ｍ１Ｂにおいて、平面的に見て、フローティングゲート電極ＦＧに近い領域に比べ、フローティングゲート電極ＦＧから離れている領域は、フローティングゲート電極ＦＧへ水分やイオン（例えばＮａ＋イオンなどの陽イオン）が拡散するのを抑制する作用は少ない。このため、上記実施の形態１（図４および図７）のビット配線Ｍ１Ｂの場合だけでなく、図２２および図２３に示される本実施の形態のビット配線Ｍ１Ｂの場合にも、このビット配線Ｍ１Ｂによって、フローティングゲート電極ＦＧに到達する水分やイオンの量を少なくすることができ、不揮発性メモリの記憶情報の保持特性を向上させることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。
【００８１】
ビット配線Ｍ１Ｂにおいて、フローティングゲート電極ＦＧ上に延在する部分の幅Ｗ１が、フローティングゲート電極ＦＧの長さ（Ｙ方向の寸法）Ｌ１よりも大きくなっている（Ｗ１＞Ｌ１）ことは、上記実施の形態１と本実施の形態とで共通している。上記実施の形態１と本実施の形態とで相違しているのは、平面的に見てフローティングゲート電極ＦＧから離れている部分の幅である。このため、上記実施の形態１と本実施の形態のいずれにおいても、各フローティングゲート電極ＦＧは、ビット配線Ｍ１Ｂに内包されており、各フローティングゲート電極ＦＧは、全体がビット配線Ｍ１Ｂで覆われた状態となっている。換言すれば、各フローティングゲート電極ＦＧの各辺よりも外側にビット配線Ｍ１Ｂが配置されている。
【００８２】
また、図２２および図２３に示される本実施の形態のビット配線Ｍ１Ｂにおいて、各フローティングゲート電極は全体がビット配線Ｍ１Ｂで覆われているため、平面的に見て、フローティングゲート電極ＦＧの端部からビット配線Ｍ１Ｂの端部までの距離Ｌ２，Ｌ３は、ゼロよりも大きくなっている（すなわちＬ２，Ｌ３＞０）。この距離Ｌ２，Ｌ３を大きくすれば、ビット配線Ｍ１Ｂを回り込んでフローティングゲート電極ＦＧへ到達する水分やイオンの量をより少なくすることができる。この観点から、フローティングゲート電極ＦＧの端部（外周部）からビット配線Ｍ１Ｂの端部（外周部）までの距離Ｌ２,Ｌ３は０．４μｍ以上（すなわちＬ２,Ｌ３≧０．４μｍ）とすれば、より好ましく、これにより、不揮発性メモリの記憶情報の保持特性を更に向上させることができる。ここで、距離Ｌ２（図２３に示してある）は、平面的に見て、フローティングゲート電極ＦＧのＹ方向の端部からビット配線Ｍ１ＢのＹ方向の端部までの距離に対応し、距離Ｌ３（図２３に示してある）は、平面的に見て、フローティングゲート電極ＦＧのＸ方向の端部からビット配線Ｍ１ＢのＸ方向の端部までの距離に対応する。
【００８３】
上記図４および図７に示される上記実施の形態１のビット配線Ｍ１Ｂと、図２２および図２３に示される本実施の形態のビット配線Ｍ１Ｂとで共通するのは、ビット配線Ｍ１Ｂにおける、フローティングゲート電極ＦＧ上に延在する部分の幅Ｗ１が、フローティングゲート電極ＦＧのＹ方向の寸法Ｌ１よりも大きい（すなわちＷ１＞Ｌ１）ことである。こうすることで、各フローティングゲート電極ＦＧはビット配線Ｍ１Ｂに平面的に内包された状態となり、ビット配線Ｍ１Ｂによりフローティングゲート電極ＦＧに到達する水分やイオンの量を少なくすることができるため、不揮発性メモリの記憶情報の保持特性を向上させることができる。
【００８４】
（実施の形態３）
不揮発性メモリの消去動作を行うには、上記図１９に示されるように、消去を行う選択メモリセルの各部位に所定の電圧を印加することで、電気的に消去を行う場合と、上記図２１に示されるように、紫外線を照射することで消去を行う場合とがある。上記実施の形態１，２の半導体装置では、電気的な消去動作は的確に行うことができる。一方、上記実施の形態１，２の半導体装置でも、半導体装置内部での紫外線の散乱光を利用することで、紫外線照射による消去自体は可能である。すなわち、紫外線がビット配線Ｍ１Ｂを回り込んでフローティングゲート電極ＦＧに到達するので、一応の消去動作を行なうことができる。しかしながら、フローティングゲート電極ＦＧ全体をビット配線Ｍ１Ｂが覆っている状態だと、ビット配線Ｍ１Ｂによって紫外線が遮られることで、フローティングゲート電極ＦＧへ紫外線がうまく到達できずに、紫外線照射による消去の効率を低下させる可能性がある。この場合、消去動作時の紫外線の照射時間を長くするなどの対応が必要になる。
【００８５】
そこで、本実施の形態３および後述の実施の形態４では、ビット配線Ｍ１Ｂに開口部（ＯＰ１，ＯＰ２）を設けて、この開口部（ＯＰ１，ＯＰ２）からフローティングゲート電極ＦＧへ紫外線が到達できるようにする。これにより、紫外線照射による消去動作の効率を向上させることができる。以下、ビット配線Ｍ１Ｂに設ける開口部について、具体的に説明する。
【００８６】
図２４および図２５は、本実施の形態の半導体装置の要部平面図であり、図２４は上記実施の形態２の上記図２２に対応するものであり、図２５は上記実施の形態２の上記図２３に対応するものである。また、図２６および図２７は、本実施の形態の半導体装置の要部断面図であり、図２６は上記実施の形態１の上記図８に対応するものであり、図２７は上記実施の形態１の上記図９に対応するものである。このため、図２６は、図２５に示されるＡ−Ａ線の位置での断面図にほぼ対応したものとなり、図２７は、図２４に示されるＢ−Ｂ線の位置での断面図にほぼ対応したものとなっている。
【００８７】
図２４〜図２７に示される本実施の形態の半導体装置は、ビット配線Ｍ１Ｂに開口部（貫通孔）ＯＰ１を設けたこと以外は、上記実施の形態２の半導体装置と同様の構成を有しているため、ここでは上記実施の形態２との相違点である開口部ＯＰ１について説明する（他の説明は省略する）。
【００８８】
本実施の形態では、ビット配線Ｍ１Ｂに開口部ＯＰ１を設けているが、この開口部ＯＰ１は、平面的に見て、フローティングゲート電極ＦＧに内包されるように形成されている。換言すれば、各フローティングゲート電極ＦＧの各辺よりも内側に開口部ＯＰ１が配置されている。すなわち、各ビット配線Ｍ１Ｂにおいて、その下方に存在するフローティングゲート電極ＦＧ毎に開口部ＯＰ１が設けられており、各開口部ＯＰ１の平面寸法（平面積）はフローティングゲート電極ＦＧの平面寸法（平面積）よりも小さい。図２５からも分かるように、開口部ＯＰ１はフローティングゲート電極ＦＧに平面的に内包されている。このため、各開口部ＯＰ１の直下には、フローティングゲート電極ＦＧが存在した状態となっている。開口部ＯＰ１内は、絶縁膜ＩＬ２で満たされている。また、開口部ＯＰ１の直下にはフローティングゲート電極ＦＧの一部が存在しているため、開口部ＯＰ１は、平面的に見て、フローティングゲート電極ＦＧの一部を露出する開口部とみなすこともできる。すなわち、本実施の形態のビット配線Ｍ１Ｂには、ビット配線Ｍ１Ｂの下に配置されているフローティングゲート電極ＦＧの一部を露出する開口部ＯＰ１が形成されている。
【００８９】
本実施の形態では、このような開口部ＯＰ１（フローティングゲート電極ＦＧの一部を露出する開口部ＯＰ１）をビット配線Ｍ１Ｂに設けたことで、この開口部ＯＰ１を介してフローティングゲート電極ＦＧへ紫外線を的確に照射することができるため、紫外線照射による消去動作の効率を向上させることができる。
【００９０】
また、電荷が蓄積されたフローティングゲート電極ＦＧにおいて、電界が集中しやすいのはフローティングゲート電極ＦＧの端部（外周部）近傍である。特に、フローティングゲート電極ＦＧの角部で、電界が集中しやすい。このため、不揮発性メモリの記憶情報の保持特性を向上させる上では、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）近傍に水分やイオン（例えばＮａ＋イオンなどの陽イオン）が拡散しにくくすることが、特に有効である。しかしながら、本実施の形態とは異なり、フローティングゲート電極ＦＧを平面的に内包するように、フローティングゲート電極ＦＧよりも大きな平面寸法（平面積）の開口部をビット配線Ｍ１Ｂに設けた場合には、フローティングゲート電極ＦＧ全体がこの開口部から露出するため、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）近傍に水分やイオン（例えばＮａ＋イオンなどの陽イオン）が拡散しやすくなる。
【００９１】
それに対して、本実施の形態では、ビット配線Ｍ１Ｂにおいて、フローティングゲート電極ＦＧに平面的に内包されるような位置と大きさで開口部ＯＰ１を設けている。すなわち、開口部ＯＰ１とフローティングゲート電極ＦＧとの関係は、開口部ＯＰ１がフローティングゲート電極ＦＧを内包している（この場合、開口部ＯＰ１がフローティングゲート電極ＦＧよりも大きくなる）のではなく、開口部ＯＰ１がフローティングゲート電極ＦＧに内包される（この場合、開口部ＯＰ１がフローティングゲート電極ＦＧよりも小さくなる）のである。このため、平面的に見て、フローティングゲート電極ＦＧの内側（中央側）の部分は開口部ＯＰ１から露出されるが、フローティングゲート電極ＦＧの端部（外周部）は開口部ＯＰ１から露出されておらず、電界が集中しやすいフローティングゲート電極ＦＧの端部（Ｘ方向の端部およびＹ方向の端部、すなわちフローティングゲート電極ＦＧの外周部）全体の直上にはビット配線Ｍ１Ｂが存在した状態となっている。換言すれば、各フローティングゲート電極ＦＧの、少なくともその角部はビット配線Ｍ１Ｂによって覆われている。また、各フローティングゲート電極ＦＧの、少なくとも各辺はビット配線Ｍ１Ｂによって覆われている。
【００９２】
これにより、開口部ＯＰ１が形成されていても、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）近傍に水分やイオン（例えばＮａ＋イオンなどの陽イオン）が拡散するのを、ビット配線Ｍ１Ｂによって効率的に抑制することができる。従って、不揮発性メモリの記憶情報の保持特性を向上させることができる。
【００９３】
不揮発性メモリの記憶情報の保持特性を可能な限り向上させる上では、上記実施の形態１，２のように、ビット配線Ｍ１Ｂにフローティングゲート電極ＦＧの一部を露出するような開口部を設けない場合が有利である。一方、不揮発性メモリの記憶情報の保持特性の向上と紫外線照射による消去動作の効率向上とを両立させる上では、本実施の形態３や後述の実施の形態４のように、ビット配線Ｍ１Ｂにフローティングゲート電極ＦＧの一部を露出するような開口部（ＯＰ１，ＯＰ２）を設けた場合が有利である。このため、本実施の形態３および後述の実施の形態４は、紫外線照射により消去を行う場合に適用すれば、より効果が大きい。
【００９４】
また、図２４〜図２７では、上記本実施の形態２のビット配線Ｍ１Ｂに開口部ＯＰ１を設けた場合を図示したが、上記実施の形態１のビット配線Ｍ１Ｂに本実施の形態と同様の開口部ＯＰ１を設けることもできる。
【００９５】
また、各フローティングゲート電極ＦＧは、Ｘ方向の寸法（幅Ｗ２）がＹ方向の寸法（長さＬ１）よりも小さいため、各開口部ＯＰ１についても、Ｘ方向の寸法をＹ方向の寸法よりも小さくすれば、開口部ＯＰ１を、フローティングゲート電極ＦＧに平面的に内包されるように効率的に配置することができる。例えば、図２５にも示されるように、フローティングゲート電極ＦＧの平面形状がＹ方向の長辺とＸ方向の短辺とを有する長方形状である場合には、開口部ＯＰ１の平面形状もＹ方向の長辺とＸ方向の短辺とを有する長方形状とすれば、開口部ＯＰ１を、フローティングゲート電極ＦＧに平面的に内包されるように効率的に配置することができる。
【００９６】
また、本実施の形態の開口部ＯＰ１や、後述の開口部ＯＰ２，ＯＰ３，ＯＰ４，ＯＰ５および後述のスリットＳＴは、配線Ｍ１形成後に別途形成するのではなく、配線Ｍ１形成時に、これら開口部またはスリットを有する配線Ｍ１を形成することができる。
【００９７】
（実施の形態４）
図２８および図２９は、本実施の形態の半導体装置の要部平面図であり、図２８は上記実施の形態１の上記図４に対応するものであり、図２９は上記実施の形態１の上記図７に対応するものである。また、図３０〜図３２は、本実施の形態の半導体装置の要部断面図であり、図３０は、図２９のＡ１−Ａ１線の位置での断面図にほぼ対応し、図３１は、図２９のＡ２−Ａ２線の位置での断面図にほぼ対応し、図３２は、図２８のＢ−Ｂ線の位置での断面図にほぼ対応する。このため、図３０および図３１は、上記図８にほぼ対応する断面図となり（但し図２９からも分かるように図３０（Ａ１−Ａ１線断面）と図３１（Ａ２−Ａ２線断面）とはＹ方向に若干ずれている）、図３２は上記図９にほぼ対応する断面図となっている。
【００９８】
図２８〜図３２に示される本実施の形態の半導体装置は、ビット配線Ｍ１Ｂに開口部（貫通孔）ＯＰ２を設けたこと以外は、上記実施の形態１の半導体装置と同様の構成を有しているため、ここでは上記実施の形態１との相違点である開口部ＯＰ２について説明する（他の説明は省略する）。
【００９９】
本実施の形態では、ビット配線Ｍ１Ｂに開口部ＯＰ２を設けているが、この開口部ＯＰ２は、Ｙ方向の寸法に比べてＸ方向の寸法が大きなスリット状の開口部とされている。各開口部ＯＰ２は、平面的に見て、フローティングゲート電極ＦＧを横切るように形成されており、開口部ＯＰ２とフローティングゲート電極ＦＧとは部分的に重なっている。すなわち、平面的に見て、各メモリセルＭＣのフローティングゲート電極ＦＧを、１つ以上の開口部ＯＰ２が横切るように、ビット配線Ｍ１Ｂに開口部ＯＰ２が設けられている。各フローティングゲート電極ＦＧを１つ以上の開口部ＯＰ２が横切っているため、各フローティングゲート電極ＦＧは、直上にビット配線Ｍ１Ｂが存在しない部分（すなわち直上に開口部ＯＰ２内の絶縁膜ＩＬ２が存在する部分）と直上にビット配線Ｍ１Ｂが存在する部分（すなわち開口部ＯＰ２が存在しない部分）とが混在した状態となっている。開口部ＯＰ２内は、絶縁膜ＩＬ２で満たされている。各フローティングゲート電極ＦＧは、一部が開口部ＯＰ２と平面的に重なっており、直上に開口部ＯＰ２（開口部ＯＰ２内の絶縁膜ＩＬ２）が存在する部分を有しているため、開口部ＯＰ２は、平面的に見て、フローティングゲート電極ＦＧの一部を露出する開口部とみなすこともできる。すなわち、本実施の形態のビット配線Ｍ１Ｂには、ビット配線Ｍ１Ｂの下に配置されているフローティングゲート電極ＦＧの一部を露出する開口部ＯＰ２が形成されている。
【０１００】
また、開口部ＯＰ２は、フローティングゲート電極ＦＧだけでなく、半導体領域ＳＤ、制御ゲート電極ＣＧおよび半導体領域ＭＳ（ソース領域）も横切るように形成することができるが、半導体領域ＭＤ（ドレイン領域）は横切らないようにすることが好ましい。これにより、半導体領域ＭＤ（ドレイン領域）の上部に形成したコンタクトホールＣＴおよびそのコンタクトホールＣＴを埋めるプラグＰＧに、開口部ＯＰ２が平面的に重ならないようにすることができる。これにより、半導体領域ＭＤ（ドレイン領域）の上部に形成したプラグＰＧをビット配線Ｍ１Ｂに容易かつ的確に接続することができる。
【０１０１】
本実施の形態では、このような開口部ＯＰ２（フローティングゲート電極ＦＧの一部を露出する開口部ＯＰ２）をビット配線Ｍ１Ｂに設けたことで、この開口部ＯＰ２を介してフローティングゲート電極ＦＧへ紫外線を的確に照射することができるため、紫外線照射による消去動作の効率を向上させることができる。
【０１０２】
また、電荷が蓄積されたフローティングゲート電極ＦＧにおいて、電界が集中しやすいのはフローティングゲート電極ＦＧの端部（外周部）近傍である。不揮発性メモリの記憶情報の保持特性を向上させる上では、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）近傍に水分やイオン（例えばＮａ＋イオンなどの陽イオン）が拡散しにくくすることが、特に有効である。しかしながら、本実施の形態とは異なり、フローティングゲート電極ＦＧ全体を露出するように開口部ＯＰ２を設けた場合には、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）近傍に水分やイオン（例えばＮａ＋イオンなどの陽イオン）が拡散しやすくなる。
【０１０３】
それに対して、本実施の形態では、ビット配線Ｍ１Ｂにおいて、各フローティングゲート電極ＦＧを、１つ以上の開口部ＯＰ２が横切るように、ビット配線Ｍ１Ｂに開口部ＯＰ２を設けている。すなわち、開口部ＯＰ２とフローティングゲート電極ＦＧとの関係は、平面的に見て各フローティングゲート電極ＦＧは全体が開口部ＯＰ２から露出されるのではなく、各フローティングゲート電極ＦＧは一部だけが開口部ＯＰ２から露出され、他部は開口部ＯＰ２から露出されていないのである。このため、電界が集中しやすいフローティングゲート電極ＦＧの端部（Ｘ方向の端部およびＹ方向の端部、すなわちフローティングゲート電極ＦＧの外周部）の直上には部分的にビット配線Ｍ１Ｂが存在した状態となっている。これにより、開口部ＯＰ２が形成されていても、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）近傍に水分やイオン（例えばＮａ＋イオンなどの陽イオン）が拡散するのを、ビット配線Ｍ１Ｂによって抑制することができる。従って、不揮発性メモリの記憶情報の保持特性を向上させることができる。
【０１０４】
また、記憶情報の保持特性の向上を図る上では、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）の直上にビット配線Ｍ１Ｂが存在することが有効である。本実施の形態では、フローティングゲート電極ＦＧを横切るように開口部ＯＰ２を設けているが、図２９および図３２からも分かるように、各フローティングゲート電極ＦＧにおいて、Ｙ方向の両方の端部は開口部ＯＰ２から露出されないようにしている。すなわち、各フローティングゲート電極ＦＧのＹ方向の両端部（フローティングゲート電極ＦＧの平面形状が略長方形の場合にはその長方形におけるＸ方向に平行な辺）の直上にビット配線Ｍ１Ｂが存在するようにしている。換言すれば、各フローティングゲート電極ＦＧの、少なくともその角部はビット配線Ｍ１Ｂによって覆われている。
【０１０５】
これにより、開口部ＯＰ２から露出されるフローティングゲート電極ＦＧの端部（外周部）を少なくすることができるため、不揮発性メモリの記憶情報の保持特性を効率的に向上させることができる。なお、上記実施の形態３でも、各フローティングゲート電極ＦＧのＹ方向の両端部の直上には、ビット配線Ｍ１Ｂが存在している。
【０１０６】
また、開口部ＯＰ２の幅Ｗ３（図２９に示してある）をフローティングゲート電極ＦＧの長さＬ１（図９に示してある）よりも小さく（すなわちＷ３＜Ｌ１）することが好ましい。ここで、開口部ＯＰ２の幅Ｗ３とは、開口部ＯＰ２のＹ方向の寸法に対応している。これにより、フローティングゲート電極ＦＧ全体が開口部ＯＰ２から露出するのを防ぎ、各フローティングゲート電極ＦＧは、一部のみが開口部ＯＰ２から露出した状態とすることができる。
【０１０７】
また、フローティングゲート電極ＦＧの平面形状がＹ方向の長辺とＸ方向の短辺を有する長方形状である場合には、開口部ＯＰ２の平面形状をＸ方向の長辺とＹ方向の短辺を有する長方形状とすれば、開口部ＯＰ２を、フローティングゲート電極ＦＧを横切るように効率的に配置することができる。
【０１０８】
また、フローティングゲート電極ＦＧへの紫外線の照射を容易にする開口部をビット配線Ｍ１Ｂに設ける場合、不揮発性メモリの記憶情報の保持特性を可能な限り向上させる上では、上記実施の形態３の開口部ＯＰ１の方が、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）全体の直上にビット配線Ｍ１Ｂが存在する分、有利である。
【０１０９】
一方、本実施の形態のように、各フローティングゲート電極ＦＧを１つ以上の開口部ＯＰ２が横切るように、ビット配線Ｍ１Ｂに開口部ＯＰ２を設けた場合には、開口部ＯＰ２のＸ方向の寸法を大きくすることができる（フローティングゲート電極ＦＧのＹ方向の寸法よりも大きくすることもできる）。このため、ビット配線Ｍ１Ｂを含む配線Ｍ１をダマシン法で形成する場合には、ビット配線Ｍ１Ｂにこの開口部ＯＰ２があることで、ディッシングの発生を抑制または防止することができる。従って、本実施の形態は、紫外線照射による消去を行なわない場合であっても、配線Ｍ１がダマシン配線（埋込配線）の場合には、ディッシングの発生を抑制または防止する効果を得ることができる。
【０１１０】
また、各フローティングゲート電極ＦＧを横切る開口部ＯＰ２の数は１つ以上であるが、複数（２つ以上）とすれば、ビット配線Ｍ１Ｂを含む配線Ｍ１をダマシン法で形成する場合のディッシングの発生を抑制（防止）する効果を、より向上させることができる。
【０１１１】
ビット配線Ｍ１Ｂにおいて、そのビット配線Ｍ１Ｂの下に配置されている複数のフローティングゲート電極ＦＧのそれぞれの一部を露出する複数の開口部が形成されていることは、上記実施の形態３と本実施の形態とで共通しており、前記開口部は、上記実施の形態３では上記開口部ＯＰ１に対応し、本実施の形態では開口部ＯＰ２に対応している。平面的に見て、各フローティングゲート電極ＦＧは、前記開口部（上記実施の形態３では上記開口部ＯＰ１に対応し、本実施の形態では開口部ＯＰ２に対応する）から露出される部分（直上にビット配線Ｍ１Ｂが存在しない部分）と露出されない部分（直上にビット配線Ｍ１Ｂが存在する部分）とを有している。その上で、上記実施の形態３では、各開口部ＯＰ１は各フローティングゲート電極ＦＧよりも小さく、ビット配線Ｍ１Ｂには、そのビット配線Ｍ１Ｂの下に配置されている各フローティングゲート電極ＦＧに平面的に内包されるように、各開口部ＯＰ１が形成されている。一方、本実施の形態では、各開口部ＯＰ２は、Ｙ方向の寸法がＸ方向の寸法よりも小さく、平面的に見て、各フローティングゲート電極ＦＧを開口部ＯＰ２が１つ以上横切っている。
【０１１２】
なお、本実施の形態４では、ビット配線Ｍ１Ｂを１つの配線と見なし、この１つのビット配線Ｍ１Ｂに開口部ＯＰ２が形成されている例を示した。しかし、これに限られず、複数のビット配線Ｍ１Ｂをフローティングゲート電極ＦＧ上に通過させてもよい。本実施の形態４を基にすれば、４本のビット配線Ｍ１Ｂをフローティングゲート電極ＦＧ上に通過させてもよい。そして、各ビット配線Ｍ１Ｂは第２層目の配線層にて接続するようにしてもよい。その場合も、各フローティングゲート電極ＦＧにおいて、Ｙ方向の両方の端部は開口部ＯＰ２から露出されないようする。すなわち、各フローティングゲート電極ＦＧのＹ方向の両端部（フローティングゲート電極ＦＧの平面形状が略長方形の場合にはその長方形におけるＸ方向に平行な辺）の直上にビット配線Ｍ１Ｂが存在するようする。換言すれば、各フローティングゲート電極ＦＧの、少なくともその角部はビット配線Ｍ１Ｂによって覆われるようにする。
【０１１３】
（実施の形態５）
上記実施の形態１〜４では、ビット線ＢＬとして機能するビット配線Ｍ１Ｂ（すなわち、Ｘ方向に配列した複数のメモリセルＭＣのメモリトランジスタのドレイン領域同士を接続するビット配線Ｍ１Ｂ）を、半導体基板１上に形成された複数の配線層（多層配線構造）のうちの最下層の配線層（配線Ｍ１）に形成していた。そして、この最下層の配線層（配線Ｍ１）に形成されたビット配線Ｍ１Ｂを工夫することで、不揮発性メモリの記憶情報の保持特性の向上を図っていた。
【０１１４】
本実施の形態では、ビット線ＢＬとして機能するビット配線Ｍ２Ｂ（すなわち、Ｘ方向に配列した複数のメモリセルＭＣのメモリトランジスタのドレイン領域同士を接続するビット配線Ｍ２Ｂ）を、半導体基板１上に形成された複数の配線層（多層配線構造）のうちの下から２番目の配線層（配線Ｍ２）に形成している。そして、半導体基板１上に形成された複数の配線層（多層配線構造）のうちの最下層の配線層（配線Ｍ１）を工夫することで、不揮発性メモリの記憶情報の保持特性の向上を図っている。以下、本実施の形態を具体的に説明する。
【０１１５】
図３３〜図３５は、本実施の形態の半導体装置の要部平面図であり、図３３は上記実施の形態１の上記図４に対応するものであり、図３４は上記実施の形態１の上記図５に対応するものであり、図３５は上記実施の形態１の上記図７に対応するものである。また、図３６〜図３９は、本実施の形態の半導体装置の要部断面図であり、図３６は上記実施の形態１の上記図８に対応するものであり、図３７は上記実施の形態１の上記図９に対応するものであり、図３８は上記実施の形態１の上記図１０に対応するものであり、図３９は上記実施の形態１の上記図１１に対応するものである。このため、図３６は、図３５に示されるＡ−Ａ線の位置での断面図にほぼ対応したものとなり、図３７は、図３３に示されるＢ−Ｂ線の位置での断面図にほぼ対応したものとなり、図３８は、図３３に示されるＣ−Ｃ線の位置での断面図にほぼ対応したものとなり、図３９は、図３３に示されるＤ−Ｄ線の位置での断面図にほぼ対応したものとなっている。
【０１１６】
図３３〜図３９に示される本実施の形態の半導体装置は、配線Ｍ１，Ｍ２以外は、上記実施の形態１の半導体装置と同様の構成を有しているため、ここでは上記実施の形態１との相違点である配線Ｍ１，Ｍ２について説明する（他の説明は省略する）。
【０１１７】
図３６〜図３９からも分かるように、本実施の形態の半導体装置は、絶縁膜ＩＬ１および絶縁膜ＩＬ１よりも下の構造は、上記実施の形態１の半導体装置と同様である。そして、本実施の形態では、上記実施の形態１で形成していた配線Ｍ１Ｗおよびワード配線Ｍ２Ｗの代わりに、ワード配線（ワード線用の配線）Ｍ１Ｗａが第１配線層（配線Ｍ１）に形成され、また、上記実施の形態１で形成していた配線Ｍ１Ｓおよびソース配線Ｍ２Ｓの代わりに、ソース配線（ソース線用の配線）Ｍ１Ｓａが第１配線層（配線Ｍ１）に形成されている。第１配線層（配線Ｍ１）に形成されたワード配線Ｍ１Ｗａは、プラグＰＧを介して制御ゲート電極ＣＧと電気的に接続されるとともに、制御ゲート電極ＣＧ上にＹ方向に延在している。また、第１配線層（配線Ｍ１）に形成されたソース配線Ｍ１Ｓａは、プラグＰＧを介してソース用の半導体領域ＭＳ（ｐ＋型半導体領域ＭＳａ）と電気的に接続されるとともに、半導体領域ＭＳ上にＹ方向に延在している。
【０１１８】
本実施の形態では、Ｙ方向に延在するワード配線Ｍ１Ｗａおよびソース配線Ｍ１Ｓａを第１配線層（配線Ｍ１）に形成し、Ｘ方向に延在するビット線ＢＬとしてのビット配線Ｍ２Ｂを、第２配線層（配線Ｍ２）に形成している。ビット配線Ｍ２Ｂは、Ｘ方向に延在しているが、具体的には、Ｘ方向に並ぶ複数のメモリセルＭＣ上に延在しており、ビット配線Ｍ１Ｂの下には、Ｘ方向に並ぶ各メモリセルＭＣの、ドレイン用の半導体領域ＭＤ、フローティングゲート電極ＦＧ、半導体領域ＳＤ、制御ゲート電極ＣＧおよびソース用の半導体領域ＭＳが配置されている。
【０１１９】
ビット配線Ｍ２Ｂは、ビット線ＢＬ（ビット線ＢＬは図１４に示されている）を構成する配線であり、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのうち、Ｘ向に並ぶメモリセルＭＣのドレイン用の半導体領域ＭＤ同士を接続（電気的に接続）する配線（ビット線、ビット線用配線）である。このため、Ｘ向に並ぶメモリセルＭＣのドレイン用の半導体領域ＭＤを、その上方のビット配線Ｍ２Ｂに電気的に接続する必要があるが、プラグＰＧのみでは第２配線層（配線Ｍ２）のビット配線Ｍ２Ｂまで引き上げることができないため、第１配線層（配線Ｍ１）において、各半導体領域ＭＤとその上方のビット配線Ｍ２Ｂとの間に、配線部（配線）Ｍ１Ｂａを形成している。すなわち、Ｘ方向に延在するビット配線Ｍ１Ｂと、Ｘ方向に並ぶ各メモリセルＭＣのドレイン用の半導体領域ＭＤとの間には、プラグＰＧおよび配線部Ｍ１Ｂａが配置されている。
【０１２０】
配線部Ｍ１Ｂａは、第１配線層（配線Ｍ１）に形成されており、ドレイン用の半導体領域ＭＤを第２配線層のビット配線Ｍ２Ｂに引き上げるために用いられる配線部（配線）である。すなわち、配線部Ｍ１Ｂａおよび後述の配線部Ｍ１Ｂｂは、メモリトランジスタのドレイン領域（半導体領域ＭＤ）をビット配線Ｍ２Ｂに引き上げるために第１配線層（Ｍ１）に形成された配線部（配線）である。このため、本実施の形態では、第１配線層に形成された配線Ｍ１は、ワード配線Ｍ１Ｗａ、ソース配線Ｍ１Ｓａおよび配線部Ｍ１Ｂａを含んでいる。配線部Ｍ１Ｂａは、半導体領域ＭＤ毎に独立して設けられており、１つの半導体領域ＭＤに対して１つの配線部Ｍ１Ｂａが設けられている。各配線部Ｍ１Ｂａは、各半導体領域ＭＤの上部に配置されており、半導体領域ＭＤとその上部の配線部Ｍ１Ｂａとは、半導体領域ＭＤおよび配線部Ｍ１Ｂａ間に位置するプラグＰＧを介して電気的に接続されている。ビット配線Ｍ２Ｂは、ビット配線Ｍ２Ｂと一体的に形成されているビア部（絶縁膜ＩＬ３に形成された孔部ＶＨに埋め込まれた導体部）を介して、配線部Ｍ１Ｂａと電気的に接続されている。配線Ｍ２がシングルダマシン配線または配線用の導電体膜をパターニングして形成した配線の場合は、ビット配線Ｍ２Ｂと配線部Ｍ１Ｂａとを接続するビア部は、ビット配線Ｍ２Ｂとは別工程で形成され得る。
【０１２１】
Ｘ方向に並ぶ複数のメモリセルＭＣの各半導体領域ＭＤの上方に配線部Ｍ１Ｂａが配置され、更にその上方にビット配線Ｍ２Ｂ配置されてＸ方向に延在しているため、Ｘ方向に並ぶ複数のメモリセルＭＣの各半導体領域ＭＤを、プラグＰＧおよび配線部Ｍ１Ｂａを介してビット配線Ｍ２Ｂに電気的に接続することができる。このため、Ｘ方向に並ぶ複数のメモリセルＭＣの半導体領域ＭＤ同士は、プラグＰＧ、配線部Ｍ１Ｂａおよびビット配線Ｍ２Ｂを介して互いに電気的に接続された状態となっている。
【０１２２】
本実施の形態では、この配線部Ｍ１Ｂａを工夫することで、不揮発性メモリの記憶情報の保持特性の向上を図っている。
【０１２３】
すなわち、本実施の形態では、配線部Ｍ１Ｂａの平面寸法を拡大して、平面的に見て、配線部Ｍ１Ｂａが、フローティングゲート電極ＦＧ全体を覆うようにしている。換言すれば、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのそれぞれにおいて、フローティングゲート電極ＦＧ全体が配線部Ｍ１Ｂａで覆われるようにしている。別の言い方をすると、各フローティングゲート電極ＦＧは、配線部Ｍ１Ｂａに平面的に内包されており、各フローティングゲート電極ＦＧ全体の直上には、配線部Ｍ１Ｂａが存在した状態となっている。
【０１２４】
このようにするためには、ドレイン用の半導体領域ＭＤに隣接（Ｘ方向に隣接）するフローティングゲート電極ＦＧを配線部Ｍ１Ｂａが覆うまで、配線部Ｍ１Ｂａの平面寸法を拡大させて、配線Ｍ１のレイアウトを設計すればよい。
【０１２５】
また、半導体領域ＭＤが、この半導体領域ＭＤを挟んでＸ方向に隣り合う２つのメモリセルＭＣ同士で共用されている場合には、半導体領域ＭＤ毎に配線部Ｍ１Ｂａが設けられていることから、半導体領域ＭＤを挟んでＸ方向に隣り合う２つのメモリセルＭＣに対して１つの配線部Ｍ１Ｂａを設けることができる。この場合、半導体領域ＭＤを挟んでＸ方向に隣り合う２つのフローティングゲート電極ＦＧを覆うように、この半導体領域ＭＤの上部に配線部Ｍ１Ｂａが形成されている。
【０１２６】
また、配線部Ｍ１Ｂａは、ワード配線Ｍ１Ｗａおよびソース配線Ｍ１Ｓａと接しないように形成する必要があるため、ソース用の半導体領域ＭＳおよび制御ゲート電極ＣＧ上には延在していない。
【０１２７】
本実施の形態では、Ｘ方向に延在するビット線ＢＬとしてのビット配線Ｍ２Ｂを、第２配線層（配線Ｍ２）に形成している。このため、ビット配線Ｍ２Ｂとその下方に位置するフローティングゲート電極ＦＧとの間の距離は、かなり大きく、絶縁膜ＩＬ１，ＩＬ２，ＩＬ３の厚みの合計にほぼ相当した値となる。このため、たとえビット配線Ｍ２Ｂでフローティングゲート電極ＦＧを平面的に覆ったとしても、厚い絶縁膜（絶縁膜ＩＬ１，ＩＬ２，ＩＬ３を合わせたもの）からフローティングゲート電極ＦＧへ水分やイオン（例えばＮａ＋イオンなどの陽イオン）が拡散してしまうため、この拡散を効果的に抑制することは困難である。
【０１２８】
そこで、本実施の形態では、配線部Ｍ１Ｂａを工夫し、平面的に見て、フローティングゲート電極ＦＧ全体が配線部Ｍ１Ｂａで覆われるようにしている。換言すれば、平面的に見て、フローティングゲート電極ＦＧを配線部Ｍ１Ｂａに内包されるように配置している。更に、換言すれば、各フローティングゲート電極ＦＧの各辺よりも外側に配線部Ｍ１Ｂａが配置されている。フローティングゲート電極ＦＧの上方にまで配線部Ｍ１Ｂａが延在し、平面的に見て、各フローティングゲート電極ＦＧは全体が配線部Ｍ１Ｂａで覆われた状態としたことで、この配線部Ｍ１Ｂａが配線部Ｍ１Ｂａの下方への水分やイオン（例えばＮａ＋イオンなどの陽イオン）の拡散を防ぐことができるため、フローティングゲート電極ＦＧに到達する水分やイオンの量を少なくすることができる。このため、消去動作を行うまで、フローティングゲート電極ＦＧに蓄積されている電荷が的確に保持されるようになるため、不揮発性メモリの記憶情報の保持特性を向上させることができる。
【０１２９】
このように、本実施の形態では、絶縁膜ＩＬ１よりも上層の絶縁膜（絶縁膜ＩＬ２，ＩＬ３，ＩＬ４や更に上層の絶縁膜）からフローティングゲート電極ＦＧへの水分やイオン（例えばＮａ＋イオンなどの陽イオン）の拡散を、配線部Ｍ１Ｂａによって防ぐことができるため、不揮発性メモリの記憶情報の保持特性を向上させることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。
【０１３０】
また、フローティングゲート電極ＦＧは半導体領域ＭＤにＸ方向に隣接しているため、半導体領域ＭＤの上部に設ける配線部Ｍ１Ｂａの平面形状を、Ｘ方向およびＹ方向に（特にＸ方向に）伸ばすことで、フローティングゲート電極ＦＧを配線部Ｍ１Ｂａで覆うことができる。このため、配線のレイアウト設計が容易である。
【０１３１】
また、本実施の形態では、配線部Ｍ１Ｂａが、フローティングゲート電極ＦＧ全体を覆うようにしているため、平面的に見て、フローティングゲート電極ＦＧの端部（外周部）から配線部Ｍ１Ｂａの端部（外周部）までの距離Ｌ４（図３５〜図３７に示してある）は、ゼロよりも大きくなっている（すなわちＬ４＞０）。この距離Ｌ４を大きくすれば、配線部Ｍ１Ｂａを回り込んでフローティングゲート電極ＦＧへ到達する水分やイオン（例えばＮａ＋イオンなどの陽イオン）の量をより少なくすることができる。この観点から、フローティングゲート電極ＦＧの端部（外周部）から配線部Ｍ１Ｂａの端部（外周部）までの距離Ｌ４は０．４μｍ以上（すなわちＬ４≧０．４μｍ）とすれば、より好ましく、これにより、不揮発性メモリの記憶情報の保持特性を更に向上させることができる。このため、配線部Ｍ１Ｂａのレイアウト可能な大きさ（ワード配線Ｍ１Ｗａおよびソース配線Ｍ１Ｓａを避けることができる限界寸法）を考慮しながら、配線部Ｍ１ＢａのＸ方向の寸法およびＹ方向の寸法をできるだけ大きく設計すればよい。
【０１３２】
また、本実施の形態では、配線部Ｍ１Ｂａがフローティングゲート電極ＦＧ全体を覆っている場合について説明したが、配線部Ｍ１Ｂａがフローティングゲート電極ＦＧの少なくとも一部を覆っていれば、フローティングゲート電極ＦＧが配線Ｍ１で全く覆われていない場合に比べて、フローティングゲート電極ＦＧへ到達する水分やイオン（例えばＮａ＋イオンなどの陽イオン）の量を少なくすることができる。このため、配線部Ｍ１Ｂａがフローティングゲート電極ＦＧ全体を覆っている場合はもちろん、配線部Ｍ１Ｂａがフローティングゲート電極ＦＧの少なくとも一部を覆っている場合も、不揮発性メモリの記憶情報の保持特性の向上効果を得ることができる。但し、不揮発性メモリの記憶情報の保持特性を可能な限り向上させる上では、フローティングゲート電極ＦＧへ到達する水分やイオンの量をできるだけ低減することが有効であるため、図３５のように配線部Ｍ１Ｂａがフローティングゲート電極ＦＧ全体を覆うようにすることが、より好ましい。
【０１３３】
（実施の形態６）
上記実施の形態５の半導体装置では、電気的な消去動作は的確に行うことができる。一方、上記実施の形態５の半導体装置でも、半導体装置内部での紫外線の散乱光を利用することで紫外線照射による消去自体は可能であるが、フローティングゲート電極ＦＧ全体を配線部Ｍ１Ｂａが覆っている状態だと、配線部Ｍ１Ｂａによって紫外線が遮られることで、フローティングゲート電極ＦＧへ紫外線がうまく到達できずに、紫外線照射による消去の効率を低下させる可能性がある。この場合、消去動作時の紫外線の照射時間を長くするなどの対応が必要になる。
【０１３４】
そこで、本実施の形態６では配線部Ｍ１Ｂａに開口部ＯＰ３を設け、後述の実施の形態７では配線部Ｍ１ＢａにスリットＳＴを設けて、この開口部ＯＰ３またはスリットＳＴからフローティングゲート電極ＦＧへ紫外線が到達できるようにする。これにより、紫外線照射による消去動作の効率を向上させることができる。
【０１３５】
以下、配線部Ｍ１Ｂａに設ける開口部ＯＰ３について、具体的に説明する。
【０１３６】
図４０および図４１は、本実施の形態の半導体装置の要部平面図であり、図４０は上記実施の形態５の上記図３３に対応するものであり、図４１は上記実施の形態５の上記図３５に対応するものである。また、図４２および図４３は、本実施の形態の半導体装置の要部断面図であり、図４２は上記実施の形態５の上記図３６に対応するものであり、図４３は上記実施の形態５の上記図３７に対応するものである。このため、図４２は、図４１に示されるＡ−Ａ線の位置での断面図にほぼ対応したものとなり、図４３は、図４０に示されるＢ−Ｂ線の位置での断面図にほぼ対応したものとなっている。
【０１３７】
図４０〜図４３に示される本実施の形態の半導体装置は、配線部Ｍ１Ｂａに開口部（貫通孔）ＯＰ３を設けたこと以外は、上記実施の形態５の半導体装置と同様の構成を有しているため、ここでは上記実施の形態５との相違点である開口部ＯＰ３について説明する（他の説明は省略する）。
【０１３８】
本実施の形態において配線部Ｍ１Ｂａに設けた開口部ＯＰ３と、上記実施の形態３においてビット配線Ｍ１Ｂに設けた開口部ＯＰ１とは、基本的には同じである。すなわち、本実施の形態において、配線部Ｍ１Ｂａに設けた開口部ＯＰ３とフローティングゲート電極ＦＧとの関係は、上記実施の形態３において、ビット配線Ｍ１Ｂに設けた開口部ＯＰ１とフローティングゲート電極ＦＧとの関係と同様である。
【０１３９】
具体的に説明すると、本実施の形態では、配線部Ｍ１Ｂａに開口部ＯＰ３を設けているが、この開口部ＯＰ３は、平面的に見て、フローティングゲート電極ＦＧに内包されるように形成されている。すなわち、各配線部Ｍ１Ｂａにおいて、その下方に存在するフローティングゲート電極ＦＧ毎に開口部ＯＰ３が設けられており、各開口部ＯＰ３の平面寸法（平面積）はフローティングゲート電極ＦＧの平面寸法（平面積）よりも小さく、図４１からも分かるように、開口部ＯＰ３はフローティングゲート電極ＦＧに平面的に内包されている。換言すれば、各フローティングゲート電極ＦＧの各辺よりも内側に開口部ＯＰ３が配置されている。このため、各開口部ＯＰ３の直下には、フローティングゲート電極ＦＧが存在した状態となっている。開口部ＯＰ３内は、絶縁膜ＩＬ２で満たされている。また、開口部ＯＰ３の直下にはフローティングゲート電極ＦＧの一部が存在しているため、開口部ＯＰ３は、平面的に見て、フローティングゲート電極ＦＧの一部を露出する開口部とみなすこともできる。すなわち、本実施の形態の配線部Ｍ１Ｂａには、配線部Ｍ１Ｂａの下に配置されているフローティングゲート電極ＦＧの一部を露出する開口部ＯＰ３が形成されている。
【０１４０】
本実施の形態において配線部Ｍ１Ｂａに開口部ＯＰ３を設けたことによる効果は、上記実施の形態３においてビット配線Ｍ１Ｂに開口部ＯＰ１を設けたことによる効果と、基本的には同じである。本実施の形態では、開口部ＯＰ３（フローティングゲート電極ＦＧの一部を露出する開口部ＯＰ３）を配線部Ｍ１Ｂａに設けたことで、この開口部ＯＰ３を介してフローティングゲート電極ＦＧへ紫外線を的確に照射することができるため、紫外線照射による消去動作の効率を向上させることができる。
【０１４１】
不揮発性メモリの記憶情報の保持特性を可能な限り向上させる上では、上記実施の形態５のように、配線部Ｍ１Ｂａにフローティングゲート電極ＦＧの一部を露出するような開口部を設けない場合が有利である。一方、不揮発性メモリの記憶情報の保持特性の向上と紫外線照射による消去動作の効率向上とを両立させる上では、本実施の形態や後述の実施の形態７のように、配線部Ｍ１Ｂａにフローティングゲート電極ＦＧの一部を露出するような開口部（ＯＰ３）またはスリット（ＳＴ）を設けた場合が有利である。このため、本実施の形態６および後述の実施の形態７は、紫外線照射により消去を行う場合に適用すれば、より効果が大きい。
【０１４２】
また、本実施の形態では、各開口部ＯＰ３は各フローティングゲート電極ＦＧに平面的に内包されるように形成されているため、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）全体の直上に配線部Ｍ１Ｂａが存在した状態となっている。換言すれば、各フローティングゲート電極ＦＧの、少なくともその角部は配線部Ｍ１Ｂａによって覆われている。また、各フローティングゲート電極ＦＧの、少なくとも各辺は配線部Ｍ１Ｂａによって覆われている。
【０１４３】
このため、フローティングゲート電極ＦＧへの紫外線の照射を容易にする開口部ＯＰ３を配線部Ｍ１Ｂａに設けながら、不揮発性メモリの記憶情報の保持特性を効率的に向上させることができる。
【０１４４】
（実施の形態７）
図４４および図４５は、本実施の形態の半導体装置の要部平面図であり、図４４は上記実施の形態５の上記図３３に対応するものであり、図４５は上記実施の形態５の上記図３５に対応するものである。また、図４６および図４７は、本実施の形態の半導体装置の要部断面図であり、図４６は上記実施の形態５の上記図３６に対応するものであり、図４７は上記実施の形態５の上記図３７に対応するものである。このため、図４６は、図４５に示されるＡ−Ａ線の位置での断面図にほぼ対応したものとなり、図４７は、図４４に示されるＢ−Ｂ線の位置での断面図にほぼ対応したものとなっている。
【０１４５】
図４４〜図４７に示される本実施の形態の半導体装置は、配線部Ｍ１ＢａにスリットＳＴを設けたこと以外は、上記実施の形態５の半導体装置と同様の構成を有しているため、ここでは上記実施の形態５との相違点であるスリットＳＴについて説明する（他の説明は省略する）。
【０１４６】
本実施の形態において配線部Ｍ１Ｂａに設けたスリットＳＴは、上記実施の形態４においてビット配線Ｍ１Ｂに設けた開口部ＯＰ２に相当するものであるが、配線部Ｍ１ＢａのＸ方向の寸法が、上記実施の形態４のビット配線Ｍ１ＢのＸ方向の寸法よりも小さくなっていることに伴い、開口部ＯＰ２ではなくスリットＳＴが配線部Ｍ１Ｂａに形成されている。
【０１４７】
開口部ＯＰ１，ＯＰ２，ＯＰ３および後述の開口部ＯＰ４，ＯＰ５は、その開口部が形成されている配線（配線部）を上下方向に貫通しているが、平面的に見ると周囲を配線（配線部）で囲まれた閉領域（閉空間）である。一方、スリットＳＴは、そのスリットＳＴが形成されている配線部Ｍ１Ｂａを上下方向に貫通しているが、スリットＳＴのＸ方向の一方の端部は、配線部Ｍ１Ｂａで閉じられていない（開状態である）。
【０１４８】
本実施の形態において、配線部Ｍ１Ｂａに設けたスリットＳＴとフローティングゲート電極ＦＧとの関係は、上記実施の形態４において、ビット配線Ｍ１Ｂに設けた開口部ＯＰ２とフローティングゲート電極ＦＧとの関係と同様である。
【０１４９】
具体的に説明すると、配線部Ｍ１Ｂａに設けられたスリット（切込部、ノッチ部）ＳＴは、Ｙ方向の寸法に比べてＸ方向の寸法が大きく、平面的に見て、配線部Ｍ１ＢａのＸ方向の両端部側から配線部Ｍ１Ｂａの中央側に向かうように、Ｘ方向に延在している。各スリットＳＴは、平面的に見て、フローティングゲート電極ＦＧを横切るように形成されており、スリットＳＴとフローティングゲート電極ＦＧとは部分的に重なっている。すなわち、平面的に見て、各メモリセルＭＣのフローティングゲート電極ＦＧを、１つ以上のスリットＳＴが横切るように、各配線部Ｍ１ＢａにスリットＳＴが設けられている。各フローティングゲート電極ＦＧを１つ以上のスリットＳＴが横切っているため、各フローティングゲート電極ＦＧは、直上に配線部Ｍ１Ｂａが存在しない部分（すなわち直上にスリットＳＴ内の絶縁膜ＩＬ２が存在する部分）と直上に配線部Ｍ１Ｂａが存在する部分（すなわちスリットＳＴが存在しない部分）とが混在した状態となっている。スリットＳＴ内は、絶縁膜ＩＬ２で満たされている。各フローティングゲート電極ＦＧは、一部がスリットＳＴと平面的に重なっており、直上にスリットＳＴ（スリットＳＴ内の絶縁膜ＩＬ２）が存在する部分を有しているため、スリットＳＴは、平面的に見て、フローティングゲート電極ＦＧの一部を露出するスリットとみなすこともできる。すなわち、本実施の形態の配線部Ｍ１Ｂａには、配線部Ｍ１Ｂａの下に配置されているフローティングゲート電極ＦＧの一部を露出するスリットＳＴが形成されている。
【０１５０】
また、スリットＳＴは、平面的に見て、フローティングゲート電極ＦＧを横切るように形成することができるが、半導体領域ＭＤ（ドレイン領域）は横切らないようにすることが好ましい。これにより、半導体領域ＭＤ（ドレイン領域）の上部に形成したコンタクトホールＣＴおよびそのコンタクトホールＣＴを埋めるプラグＰＧに、スリットＳＴが平面的に重ならないようにすることができる。これにより、半導体領域ＭＤ（ドレイン領域）の上部に形成したプラグＰＧを配線部Ｍ１Ｂａに容易かつ的確に接続することができる。
【０１５１】
本実施の形態において配線部Ｍ１ＢａにスリットＳＴを設けたことによる効果は、上記実施の形態４においてビット配線Ｍ１Ｂに開口部ＯＰ２を設けたことによる効果と、基本的には同じである。本実施の形態では、スリットＳＴ（フローティングゲート電極ＦＧの一部を露出するスリットＳＴ）を配線部Ｍ１Ｂａに設けたことで、このスリットＳＴを介してフローティングゲート電極ＦＧへ紫外線を的確に照射することができるため、紫外線照射による消去動作の効率を向上させることができる。
【０１５２】
また、記憶情報の保持特性の向上を図る上では、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）の直上に配線部Ｍ１Ｂａが存在することが有効であるため、本実施の形態では、フローティングゲート電極ＦＧを横切るようにスリットＳＴを設けている。図４５および図４７からも分かるように、各フローティングゲート電極ＦＧにおいて、Ｙ方向の両方の端部はスリットＳＴから露出されないようにすることが好ましい。すなわち、各フローティングゲート電極ＦＧのＹ方向の両端部（フローティングゲート電極ＦＧの平面形状が略長方形の場合にはその長方形におけるＸ方向に平行な辺）の直上にビット配線Ｍ１Ｂが存在するようにすることが好ましい。換言すれば、各フローティングゲート電極ＦＧの、少なくともその角部は配線部Ｍ１Ｂａによって覆われていることが好ましい。
【０１５３】
これにより、スリットＳＴから露出されるフローティングゲート電極ＦＧの端部（外周部）を少なくすることができるため、不揮発性メモリの記憶情報の保持特性を効率的に向上させることができる。なお、上記実施の形態６でも、各フローティングゲート電極ＦＧのＹ方向の両端部の直上には、配線部Ｍ１Ｂａが存在している。
【０１５４】
また、本実施の形態のように、フローティングゲート電極ＦＧを横切るようなスリットＳＴを配線部Ｍ１Ｂａに設けた場合には、スリットＳＴのＸ方向の寸法を大きくしたり、あるいは、スリットＳＴの数を多くすることができる。このため、配線部Ｍ１Ｂａを含む配線Ｍ１をダマシン法で形成する場合には、配線部Ｍ１ＢａにこのスリットＳＴがあることで、ディッシングの発生を抑制または防止することができる。従って、本実施の形態は、紫外線照射による消去を行なわない場合であっても、配線Ｍ１がダマシン配線（埋込配線）の場合には、ディッシングの発生を抑制または防止する効果を得ることができる。
【０１５５】
また、各フローティングゲート電極ＦＧを横切るスリットＳＴの数は１つ以上であるが、複数（２つ以上）とすれば、配線部Ｍ１Ｂａを含む配線Ｍ１をダマシン法で形成する場合のディッシングの発生を抑制（防止）する効果を、より向上させることができる。
【０１５６】
また、不揮発性メモリの記憶情報の保持特性をできるだけ向上させる観点からは、フローティングゲート電極ＦＧの端部（外周部）のうち、配線部Ｍ１Ｂａで覆われた部分を多くすることが有効である。この観点から、本実施の形態および上記実施の形態６においては、配線部Ｍ１Ｂａは、フローティングゲート電極ＦＧ全体を覆えるような外形（上記実施の形態５の配線部Ｍ１Ｂａに対応）に、フローティングゲート電極ＦＧの一部を露出する開口部ＯＰ３またはスリットＳＴを設けた形状とすることが好ましい。すなわち、開口部ＯＰ３またはスリットＳＴが設けられた配線部Ｍ１Ｂａにおいて、開口部ＯＰ３やスリットＳＴを含めた配線部Ｍ１Ｂａ全体の外形が、フローティングゲート電極ＦＧを内包するように、配線部Ｍ１Ｂａの外形を設計することが好ましい。
【０１５７】
（実施の形態８）
上記実施の形態５〜７では、ドレイン用の半導体領域ＭＤを、第１配線層（Ｍ１）の配線部Ｍ１Ｂａを介して第２配線層（Ｍ２）のビット配線Ｍ２Ｂに引き上げ、この配線部Ｍ１Ｂａで各フローティングゲート電極ＦＧの少なくとも一部を覆うことで、不揮発性メモリの記憶情報の保持特性の向上を図っていた。
【０１５８】
本実施の形態では、Ｙ方向に延在するワード配線Ｍ１Ｗａおよびソース配線Ｍ１Ｓａを第１配線層（配線Ｍ１）に形成し、Ｘ方向に延在するビット線ＢＬとしてのビット配線Ｍ２Ｂを第２配線層（配線Ｍ２）に形成していることは、上記実施の形態５〜７と同様であるが、第１配線層（Ｍ１）に形成され、かつビット配線Ｍ２Ｂとは電気的に接続されていない配線Ｍ１Ａを用いて、不揮発性メモリの記憶情報の保持特性の向上を図っている。以下、本実施の形態を具体的に説明する。
【０１５９】
図４８〜図５０は、本実施の形態の半導体装置の要部平面図であり、図４８は上記実施の形態１の上記図４に対応するものであり、図４９は上記実施の形態１の上記図５に対応するものであり、図５０は上記実施の形態１の上記図７に対応するものである。また、図５１および図５２は、本実施の形態の半導体装置の要部断面図であり、図５１は上記実施の形態１の上記図８に対応するものであり、図５２は上記実施の形態１の上記図９に対応するものである。このため、図５１は、図５０に示されるＡ−Ａ線の位置での断面図にほぼ対応したものとなり、図５２は、図４８に示されるＢ−Ｂ線の位置での断面図にほぼ対応したものとなっている。
【０１６０】
図４８〜図５１に示される本実施の形態の半導体装置は、配線部Ｍ１Ｂａの代わりに配線部Ｍ１Ｂｂおよび配線Ｍ１Ａを設けたこと以外は、上記実施の形態５の半導体装置と同様の構成を有しているため、ここでは上記実施の形態５との相違点である配線部Ｍ１Ｂｂおよび配線Ｍ１Ａについて説明する（他の説明は省略する）。
【０１６１】
図５１および図５２からも分かるように、本実施の形態の半導体装置は、絶縁膜ＩＬ１および絶縁膜ＩＬ１よりも下の構造は、上記実施の形態１の半導体装置と同様である。そして、本実施の形態では、図４８〜図５２からも分かるように、上記実施の形態５と同様に、Ｙ方向に延在するワード配線Ｍ１Ｗａおよびソース配線Ｍ１Ｓａを第１配線層（配線Ｍ１）に形成し、Ｘ方向に延在するビット線ＢＬとしてのビット配線Ｍ２Ｂを、第２配線層（配線Ｍ２）に形成している。
【０１６２】
本実施の形態では、第１配線層（配線Ｍ１）において、上記配線部Ｍ１Ｂａの代わりに配線部Ｍ１Ｂｂを設けている。配線部Ｍ１Ｂｂは、上記配線部Ｍ１Ｂａの平面寸法（平面積）を縮小したものに対応しており、上記配線部Ｍ１Ｂａは、平面的に見てフローティングゲート電極ＦＧを覆っていたのに対して、本実施の形態では、配線部Ｍ１Ｂｂは、フローティングゲート電極ＦＧと平面的に重なっておらず、フローティングゲート電極ＦＧを覆っていない。このため、各フローティングゲート電極ＦＧの直上には、配線部Ｍ１Ｂｂは存在していない状態となっている。但し、配線部Ｍ１Ｂｂは、プラグＰＧを介してドレイン用の半導体領域ＭＤに接続可能で、かつビット配線Ｍ２Ｂのビア部を介してビット配線Ｍ２Ｂに接続可能な平面寸法（平面積）とされている。配線部Ｍ１Ｂｂの他の構成は、上記配線部Ｍ１Ｂａと同様であるので、ここではその説明は省略する。
【０１６３】
本実施の形態では、第１配線層（配線Ｍ１）に配線Ｍ１Ａを設け、平面的に見て、配線Ｍ１Ａがフローティングゲート電極ＦＧを覆うようにしている。すなわち、配線Ｍ１Ａは、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセルＭＣのうち、Ｙ方向に並ぶ複数のメモリセルＭＣの各フローティングゲート電極ＦＧを覆うように、Ｙ方向に延在している。配線Ｍ１Ａは、Ｙ方向に並ぶ複数のメモリセルＭＣに対して１本配置されており、各配線Ｍ１Ａの直下には、Ｙ方向に並ぶ複数のメモリセルＭＣの複数のフローティングゲート電極ＦＧが配置されている。このような配線Ｍ１Ａが、メモリセルＭＣのＸ方向の配列に合わせてＸ方向に複数本並んで配置されている。配線Ｍ１Ａは、Ｘ方向に見ると、ワード配線Ｍ１Ｗａと配線部Ｍ１Ｂｂとの間に位置している。配線Ｍ１Ａは、Ｙ方向に延在しているため、同じ第１配線層（Ｍ１）でＹ方向に延在するワード配線Ｍ１Ｗａおよびソース配線Ｍ１Ｓａとは接しないように配置することができる。また、配線Ｍ１は、ワード配線Ｍ１Ｗａおよびソース配線Ｍ１Ｓａと接しないように形成するため、ソース用の半導体領域ＭＳおよび制御ゲート電極ＣＧ上には延在していない。
【０１６４】
上記配線部Ｍ１Ｂａおよび配線部Ｍ１Ｂｂは、ビット配線Ｍ２Ｂ（すなわちビット線ＢＬ）に電気的に接続されている配線部（配線）であるのに対して、配線Ｍ１Ａは、ビット配線Ｍ２Ｂ（すなわちビット線ＢＬ）とは電気的に接続されていない配線である。すなわち、上記配線部Ｍ１Ｂａおよび配線部Ｍ１Ｂｂは、いずれかのメモリセルＭＣのドレイン用の半導体領域ＭＤと電気的に接続されている配線部（配線）であるのに対して、配線Ｍ１Ａは、いずれのメモリセルＭＣのドレイン用の半導体領域ＭＤとも電気的に接続されていない配線である。
【０１６５】
上記実施の形態５では、ビット配線Ｍ２Ｂ（すなわちビット線ＢＬ）に電気的に接続されている配線部Ｍ１Ｂａでフローティングゲート電極ＦＧを覆っていたのに対して、本実施の形態では、ビット配線Ｍ２Ｂ（すなわちビット線ＢＬ）に電気的に接続されていない配線Ｍ１Ａでフローティングゲート電極ＦＧを覆っている。平面的に見てフローティングゲート電極ＦＧが配線Ｍ１Ａで覆われた状態としたことで、この配線Ｍ１Ａが配線Ｍ１Ａの下方への水分やイオン（例えばＮａ＋イオンなどの陽イオン）の拡散を防ぐことができるため、フローティングゲート電極ＦＧに到達する水分やイオンの量を少なくすることができる。このため、消去動作を行うまで、フローティングゲート電極ＦＧに蓄積されている電荷が的確に保持されるようになるため、不揮発性メモリの記憶情報の保持特性を向上させることができる。
【０１６６】
このように、本実施の形態では、絶縁膜ＩＬ１よりも上層の絶縁膜（絶縁膜ＩＬ２，ＩＬ３，ＩＬ４や更に上層の絶縁膜）からフローティングゲート電極ＦＧへの水分やイオン（例えばＮａ＋イオンなどの陽イオン）の拡散を、配線Ｍ１Ａによって防ぐことができるため、不揮発性メモリの記憶情報の保持特性を向上させることができる。従って、不揮発性メモリを備える半導体装置の性能を向上させることができる。
【０１６７】
また、配線Ｍ１Ａは、いずれのビット配線Ｍ２Ｂ（すなわちビット線ＢＬ）にも電気的に接続されていない配線であるが、固定電位に接続された配線とすることが好ましい。また、配線Ｍ１Ａは、メモリセルＭＣのＸ方向の配列に合わせてＸ方向に複数本並んで配置されているが、これら複数の配線Ｍ１Ａに供給される固定電位は同電位（特に好ましくは接地電位）であることが、より好ましい。配線Ｍ１Ａを固定電位に接続しておくことで、配線Ｍ１Ａが浮遊電位となってチャージアップするのを防止できる。これにより、配線Ｍ１Ａを電気的に安定させることができる。
【０１６８】
また、本実施の形態では、フローティングゲート電極ＦＧ全体が配線Ｍ１Ａで覆われるようにすることが、より好ましい。すなわち、各フローティングゲート電極ＦＧが配線Ｍ１Ａに平面的に内包され、各フローティングゲート電極ＦＧ全体の直上には、配線Ｍ１Ａが存在した状態となっていることが、より好ましい。換言すれば、各フローティングゲート電極ＦＧの各辺よりも外側に配線Ｍ１Ａが配置されているようにすることが好ましい。このようにするためには、配線Ｍ１Ａの幅Ｗ４（図５０に示してある）をフローティングゲート電極ＦＧの幅Ｗ２（上記図６に示してある）よりも大きく（すなわちＷ４＞Ｗ２）すればよい。ここで、配線Ｍ１Ａの幅Ｗ４とは、配線Ｍ１ＡのＸ方向の寸法に対応し、また、フローティングゲート電極ＦＧの幅Ｗ２とは、フローティングゲート電極ＦＧのＸ方向の寸法に対応している。
【０１６９】
配線Ｍ１Ａがフローティングゲート電極ＦＧの少なくとも一部を覆っていれば、フローティングゲート電極ＦＧが配線Ｍ１で全く覆われていない場合に比べて、フローティングゲート電極ＦＧへ到達する水分やイオン（例えばＮａ＋イオンなどの陽イオン）の量を少なくすることができる。このため、配線Ｍ１Ａがフローティングゲート電極ＦＧ全体を覆っている場合はもちろん、配線Ｍ１Ａがフローティングゲート電極ＦＧの少なくとも一部を覆っている場合も、不揮発性メモリの記憶情報の保持特性の向上効果を得ることができる。
【０１７０】
但し、不揮発性メモリの記憶情報の保持特性を可能な限り向上させる上では、フローティングゲート電極ＦＧへ到達する水分やイオンの量をできるだけ低減することが有効であるため、図５０のように配線Ｍ１Ａがフローティングゲート電極ＦＧ全体を覆うようにすることが、より好ましい。すなわち、各フローティングゲート電極ＦＧが配線Ｍ１Ａに平面的に内包され、各フローティングゲート電極ＦＧ全体の直上に配線Ｍ１Ａが存在した状態となっていることが、より好ましい。
【０１７１】
また、配線Ｍ１Ａが、フローティングゲート電極ＦＧ全体を覆うようにした場合、平面的に見て、フローティングゲート電極ＦＧのＸ方向の端部から配線Ｍ１ＡのＸ方向の端部までの距離Ｌ５，Ｌ６（図５０に示してある）は、ゼロよりも大きくなる（すなわちＬ５，Ｌ６＞０）。この距離Ｌ５，Ｌ６を大きくすれば、配線Ｍ１Ａを回り込んでフローティングゲート電極ＦＧへ到達する水分やイオン（例えばＮａ＋イオンなどの陽イオン）の量をより少なくすることができる。この観点から、フローティングゲート電極ＦＧのＸ方向の端部から配線Ｍ１ＡのＸ方向の端部までの距離Ｌ５，Ｌ６を０．４μｍ以上（すなわちＬ５，Ｌ６≧０．４μｍ）とすれば、不揮発性メモリの記憶情報の保持特性を更に向上させることができる。一方、この距離Ｌ５，Ｌ６を小さくすることで、メモリセルアレイのレイアウトの縮小を図ることもできる。このため、不揮発性メモリの記憶情報の保持特性の向上効果とメモリセルアレイのレイアウトとの両面から、距離Ｌ５，Ｌ６を設計すればよい。
【０１７２】
（実施の形態９）
上記実施の形態８の半導体装置では、電気的な消去動作は的確に行うことができる。一方、上記実施の形態８の半導体装置でも、半導体装置内部での紫外線の散乱光を利用することで紫外線照射による消去自体は可能であるが、フローティングゲート電極ＦＧ全体を配線Ｍ１Ａが覆っている状態だと、配線Ｍ１Ａによって紫外線が遮られることで、フローティングゲート電極ＦＧへ紫外線がうまく到達できずに、紫外線照射による消去の効率を低下させる可能性がある。この場合、消去動作時の紫外線の照射時間を長くするなどの対応が必要になる。
【０１７３】
そこで、本実施の形態９では配線Ｍ１Ａに開口部ＯＰ４を設け、後述の本実施の形態１０では配線Ｍ１Ａに開口部ＯＰ５を設けて、この開口部ＯＰ４，ＯＰ５からフローティングゲート電極ＦＧへ紫外線が到達できるようにする。これにより、紫外線照射による消去動作の効率を向上させることができる。
【０１７４】
以下、配線Ｍ１Ａに設ける開口部ＯＰ４について、具体的に説明する。
【０１７５】
図５３および図５４は、本実施の形態の半導体装置の要部平面図であり、図５３は上記実施の形態８の上記図４８に対応するものであり、図５４は上記実施の形態８の上記図５０に対応するものである。また、図５５は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態８の上記図５１に対応するものである。このため、図５５は、図５４に示されるＡ−Ａ線の位置での断面図にほぼ対応したものとなっている。
【０１７６】
図５３〜図５５に示される本実施の形態の半導体装置は、配線Ｍ１Ａに開口部（貫通孔）ＯＰ４を設けたこと以外は、上記実施の形態８の半導体装置と同様の構成を有しているため、ここでは上記実施の形態８との相違点である開口部ＯＰ４について説明する（他の説明は省略する）。
【０１７７】
本実施の形態では、各配線Ｍ１Ａに開口部ＯＰ４を設けているが、この開口部ＯＰ４は、Ｘ方向の寸法に比べてＹ方向の寸法が大きなスリット状の開口部とされており、Ｙ方向に延在するように形成されている。各開口部ＯＰ４は、平面的に見て、フローティングゲート電極ＦＧを横切るように形成されており、開口部ＯＰ４とフローティングゲート電極ＦＧとは部分的に重なっている。すなわち、平面的に見て、各メモリセルＭＣのフローティングゲート電極ＦＧを、開口部ＯＰ４が横切るように、配線Ｍ１Ａに開口部ＯＰ４が設けられている。各フローティングゲート電極ＦＧを開口部ＯＰ４が横切っているため、各フローティングゲート電極ＦＧは、直上に配線Ｍ１Ａが存在しない部分（すなわち直上に開口部ＯＰ４内の絶縁膜ＩＬ２が存在する部分）と直上に配線Ｍ１Ａが存在する部分（すなわち開口部ＯＰ４が存在しない部分）とが混在した状態となっている。開口部ＯＰ４内は、絶縁膜ＩＬ２で満たされている。各フローティングゲート電極ＦＧは、一部が開口部ＯＰ４と平面的に重なっており、直上に開口部ＯＰ４（開口部ＯＰ４内の絶縁膜ＩＬ２）が存在する部分を有しているため、開口部ＯＰ４は、平面的に見て、フローティングゲート電極ＦＧの一部を露出する開口部とみなすこともできる。すなわち、本実施の形態の配線Ｍ１Ａには、配線Ｍ１Ａの下に配置されているフローティングゲート電極ＦＧの一部を露出する開口部ＯＰ４が形成されている。また、図５３の場合は、Ｙ方向に並ぶ複数のフローティングゲート電極ＦＧを開口部ＯＰ４が横切る場合が示されている。
【０１７８】
本実施の形態において配線Ｍ１Ａに開口部ＯＰ４を設けたことによる効果は、上記実施の形態４においてビット配線Ｍ１Ｂに開口部ＯＰ２を設けたことによる効果と、基本的には同じである。本実施の形態では、開口部ＯＰ４（フローティングゲート電極ＦＧの一部を露出する開口部ＯＰ４）を配線Ｍ１Ａに設けたことで、この開口部ＯＰ４を介してフローティングゲート電極ＦＧへ紫外線を的確に照射することができるため、紫外線照射による消去動作の効率を向上させることができる。
【０１７９】
また、開口部ＯＰ４の幅Ｗ５（図５４に示してある）をフローティングゲート電極ＦＧの幅Ｗ２（上記図６に示してある）よりも小さく（すなわちＷ５＜Ｗ２）することが好ましい。ここで、開口部ＯＰ４の幅Ｗ５とは、開口部ＯＰ４のＸ方向の寸法に対応している。これにより、フローティングゲート電極ＦＧ全体が開口部ＯＰ４から露出するのを防ぎ、各フローティングゲート電極ＦＧは、一部のみが開口部ＯＰ４から露出した状態とすることができる。これにより、開口部ＯＰ４を設けたことによる紫外線照射による消去動作の効率向上効果と、各ローティングゲート電極ＦＧを配線Ｍ１Ａで部分的に覆ったことによる不揮発性メモリの記憶情報の保持特性の向上効果とを的確に享受することができる。
【０１８０】
また、図５３〜図５５では、各開口部ＯＰ４を横切る開口部ＯＰの数は１つの場合を図示しているが、各開口部ＯＰ４を横切る開口部ＯＰの数を２つ以上とすることもできる。
【０１８１】
不揮発性メモリの記憶情報の保持特性を可能な限り向上させる上では、上記実施の形態８のように、配線Ｍ１Ａにフローティングゲート電極ＦＧの一部を露出するような開口部を設けない場合が有利である。一方、不揮発性メモリの記憶情報の保持特性の向上と紫外線照射による消去動作の効率向上とを両立させる上では、本実施の形態や後述の実施の形態１０のように、配線Ｍ１Ａにフローティングゲート電極ＦＧの一部を露出するような開口部（ＯＰ４，ＯＰ５）を設けた場合が有利である。このため、本実施の形態９および後述の実施の形態１０は、紫外線照射により消去を行う場合に適用すれば、より効果が大きい。
【０１８２】
また、記憶情報の保持特性の向上を図る上では、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）の直上に配線Ｍ１Ａが存在することが有効であるため、本実施の形態では、フローティングゲート電極ＦＧを横切るように開口部ＯＰ４を設けているが、図５４および図５５からも分かるように、各フローティングゲート電極ＦＧにおいて、Ｘ方向の両方の端部は開口部ＯＰ４から露出されないようにすることが好ましい。すなわち、各フローティングゲート電極ＦＧのＸ方向の両端部（フローティングゲート電極ＦＧの平面形状が略長方形の場合にはその長方形におけるＹ方向に平行な辺）の直上に配線Ｍ１Ａが存在するようにすることが好ましい。換言すれば、各フローティングゲート電極ＦＧの、少なくともその角部は配線Ｍ１Ａによって覆われていることが好ましい。
【０１８３】
これにより、開口部ＯＰ４から露出されるフローティングゲート電極ＦＧの端部（外周部）を少なくすることができるため、不揮発性メモリの記憶情報の保持特性を効率的に向上させることができる。なお、後述の実施の形態１０でも、各フローティングゲート電極ＦＧのＸ方向の両端部の直上には、配線Ｍ１Ａが存在している。
【０１８４】
また、本実施の形態のように、フローティングゲート電極ＦＧを横切るような開口部ＯＰ４を配線Ｍ１Ａに設けた場合には、開口部ＯＰ４のＹ方向の寸法を大きくすることができる。このため、配線Ｍ１Ａを含む配線Ｍ１をダマシン法で形成する場合には、配線Ｍ１Ａにこの開口部ＯＰ４があることで、ディッシングの発生を抑制または防止することができる。従って、本実施の形態は、紫外線照射による消去を行なわない場合であっても、配線Ｍ１がダマシン配線（埋込配線）の場合には、ディッシングの発生を抑制または防止する効果を得ることができる。
【０１８５】
また、本実施の形態において、配線Ｍ１Ａに設けられている開口部ＯＰ４はスリットとすることもできる。開口部ＯＰ４の場合、平面的に見ると周囲を配線Ｍ１Ａで囲まれた閉領域（閉空間）であるが、開口部ＯＰ４のＸ方向の一方の端部を開放して（すなわち配線Ｍ１Ａで閉じられていない状態として）、開口部ＯＰ４をスリットとすることもできる。開口部ＯＰ４をスリットとした場合でも、スリット（開口部ＯＰ４に相当するスリット）とフローティングゲート電極ＦＧとの関係は、上述した開口部ＯＰ４とフローティングゲート電極ＦＧとの関係と同じである。
【０１８６】
（実施の形態１０）
図５６および図５７は、本実施の形態の半導体装置の要部平面図であり、図５６は上記実施の形態８の上記図４８に対応するものであり、図５７は上記実施の形態８の上記図５０に対応するものである。また、図５８は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態８の上記図５１に対応するものである。このため、図５８は、図５７に示されるＡ−Ａ線の位置での断面図にほぼ対応したものとなっている。
【０１８７】
図５６〜図５８に示される本実施の形態の半導体装置は、配線Ｍ１Ａに開口部（貫通孔）ＯＰ５を設けたこと以外は、上記実施の形態８の半導体装置と同様の構成を有しているため、ここでは上記実施の形態８との相違点である開口部ＯＰ５について説明する（他の説明は省略する）。
【０１８８】
本実施の形態において配線Ｍ１Ａに設けた開口部ＯＰ５は、上記実施の形態３においてビット配線Ｍ１Ｂに設けた開口部ＯＰ１と基本的には同じであり、また、上記実施の形態６において配線部Ｍ１Ｂａに設けた開口部ＯＰ３とも基本的には同じである。すなわち、本実施の形態において、配線Ｍ１Ａに設けた開口部ＯＰ５とフローティングゲート電極ＦＧとの関係は、上記実施の形態３において、ビット配線Ｍ１Ｂに設けた開口部ＯＰ１とフローティングゲート電極ＦＧとの関係と同様であり、また、上記実施の形態６において、配線部Ｍ１Ｂａに設けた開口部ＯＰ３とフローティングゲート電極ＦＧとの関係と同様である。
【０１８９】
具体的に説明すると、本実施の形態では、配線Ｍ１Ａに開口部ＯＰ５を設けているが、この開口部ＯＰ５は、平面的に見て、フローティングゲート電極ＦＧに内包されるように形成されている。すなわち、各配線Ｍ１Ａにおいて、その下方に存在するフローティングゲート電極ＦＧ毎に開口部ＯＰ５が設けられており、各開口部ＯＰ５の平面寸法（平面積）はフローティングゲート電極ＦＧの平面寸法（平面積）よりも小さく、図５７からも分かるように、開口部ＯＰ５はフローティングゲート電極ＦＧに平面的に内包されている。換言すれば、各フローティングゲート電極ＦＧの各辺よりも内側に開口部ＯＰ５が配置されている。このため、各開口部ＯＰ５の直下には、フローティングゲート電極ＦＧが存在した状態となっている。開口部ＯＰ５内は、絶縁膜ＩＬ２で満たされている。また、開口部ＯＰ５の直下にはフローティングゲート電極ＦＧの一部が存在しているため、開口部ＯＰ５は、平面的に見て、フローティングゲート電極ＦＧの一部を露出する開口部とみなすこともできる。すなわち、本実施の形態の配線Ｍ１Ａには、配線Ｍ１Ａの下に配置されているフローティングゲート電極ＦＧの一部を露出する開口部ＯＰ５が形成されている。
【０１９０】
本実施の形態において配線Ｍ１Ａに開口部ＯＰ５を設けたことによる効果は、上記実施の形態３においてビット配線Ｍ１Ｂに開口部ＯＰ１を設けたことによる効果と基本的には同じであり、また、上記実施の形態６において配線部Ｍ１Ｂａに開口部ＯＰ３を設けたことによる効果と基本的には同じである。本実施の形態では、開口部ＯＰ５（フローティングゲート電極ＦＧの一部を露出する開口部ＯＰ５）を配線Ｍ１Ａに設けたことで、この開口部ＯＰ５を介してフローティングゲート電極ＦＧへ紫外線を的確に照射することができるため、紫外線照射による消去動作の効率を向上させることができる。
【０１９１】
また、本実施の形態では、各開口部ＯＰ５は各フローティングゲート電極ＦＧに平面的に内包されるように形成されているため、電界が集中しやすいフローティングゲート電極ＦＧの端部（外周部）全体の直上に配線Ｍ１Ａが存在した状態となっている。換言すれば、各フローティングゲート電極ＦＧの、少なくともその角部は配線Ｍ１Ａによって覆われている。また、各フローティングゲート電極ＦＧの、少なくとも各辺は配線Ｍ１Ａによって覆われている。
【０１９２】
このため、フローティングゲート電極ＦＧへの紫外線の照射を容易にする開口部ＯＰ５を配線Ｍ１Ａに設けながら、不揮発性メモリの記憶情報の保持特性を効率的に向上させることができる。
【０１９３】
また、不揮発性メモリの記憶情報の保持特性をできるだけ向上させる観点からは、フローティングゲート電極ＦＧの端部（外周部）のうち、配線Ｍ１Ａで覆われた部分を多くすることが有効である。この観点から、本実施の形態および上記実施の形態９においては、配線Ｍ１Ａは、フローティングゲート電極ＦＧ全体を覆えるような外形（上記実施の形態８の配線Ｍ１Ａに対応）に、フローティングゲート電極ＦＧの一部を露出する開口部ＯＰ４または開口部ＯＰ５を設けた形状とすることが好ましい。すなわち、開口部ＯＰ４または開口部ＯＰ５が設けられた配線Ｍ１Ａにおいて、開口部ＯＰ４，ＯＰ５を含めた配線Ｍ１Ａ全体の外形が、フローティングゲート電極ＦＧを内包するように、配線Ｍ１Ａの外形を設計することが好ましい。
【０１９４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１９５】
上記実施の形態１〜１０では、１つのメモリセルＭＣで１ビット（ｂｉｔ）の情報を記憶する不揮発性メモリの場合について説明したが、図５９に示されるような２つのメモリセルＭＣで１ビット（ｂｉｔ）の情報を記憶する不揮発性メモリの場合についても、上記実施の形態１〜１０の技術を適用することができる。ここで、図５９は、上記図２に対応する平面図（要部平面図）である。図５９の不揮発性メモリが上記図２の不揮発性メモリと相違しているのは、Ｙ方向に隣り合う２つのメモリセルＭＣについて、半導体領域ＳＤをＹ方向に繋げて一体的に形成した点である。図５９の不揮発性メモリでは、例えば、Ｙ方向に隣り合う２つのメモリセルＭＣ１，ＭＣ２において、メモリセルＭＣ１，ＭＣ２のうちの少なくとも一方のフローティングゲート電極ＦＧが記憶状態（電荷蓄積状態）であれば、メモリセルＭＣ１，ＭＣ２全体を記憶状態とみなすことができる。このため、図５９の不揮発性メモリでは、メモリセルＭＣ１，ＭＣ２の少なくとも一方で記憶情報を保持できればよいため、不揮発性メモリの記憶情報の保持特性を更に向上させることができる。一方、図５９の不揮発性メモリでは、１つのメモリセルＭＣで１ビットの情報を記憶できるため、記憶容量の向上や、半導体装置の小型化（小面積化）を図ることができる。図５９の不揮発性メモリにおいても、上記実施の形態１〜１０で説明したのと同様にしてビット配線Ｍ１Ｂ、配線部Ｍ１Ｂａあるいは配線Ｍ１Ａでフローティングゲート電極ＦＧを覆うことで、不揮発性メモリの記憶情報の保持特性を向上させることができる。
【産業上の利用可能性】
【０１９６】
本発明は、半導体装置に適用して有効である。
【符号の説明】
【０１９７】
１  半導体基板
２  素子分離領域
ＡＣＶ  活性領域
ＢＬ  ビット線
ＣＧ  制御ゲート電極（選択ゲート電極）
ＣＴ  コンタクトホール
ＦＧ  フローティングゲート電極（浮遊ゲート電極）
ＧＦ１，ＧＦ２  絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５  絶縁膜
Ｌ１  長さ
Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６  距離
Ｍ１，Ｍ２  配線
Ｍ１Ａ，Ｍ１Ｓ，Ｍ１Ｗ  配線
Ｍ１Ｂ，Ｍ２Ｂ  ビット配線
Ｍ１Ｂａ，Ｍ１Ｂｂ  配線部
Ｍ１Ｓａ，Ｍ２Ｓ  ソース配線
Ｍ１Ｗａ，Ｍ２Ｗ  ワード配線  
ＭＣ  メモリセル
ＭＤ，ＭＳ，ＳＤ  半導体領域
ＭＤａ，ＭＳａ，ＳＤａ  ｐ＋型半導体領域
ＭＤｂ，ＭＳｂ，ＳＤｂ  ｐ−型半導体領域
ＮＷ  ｎ型ウエル
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４，ＯＰ５  開口部
ＰＧ，ＰＧａ  プラグ
ＲＧ  領域
ＳＬ  ソース線
ＳＴ  スリット
ＳＷ  側壁絶縁膜
ＵＶ  紫外線
ＶＨ，ＶＨａ  孔部
Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５  幅
ＷＬ  ワード線
【図１】
2011199124.tif 000003
【図２】
2011199124.tif 000004
【図３】
2011199124.tif 000005
【図４】
2011199124.tif 000006
【図５】
2011199124.tif 000007
【図６】
2011199124.tif 000008
【図７】
2011199124.tif 000009
【図８】
2011199124.tif 000010
【図９】
2011199124.tif 000011
【図１０】
2011199124.tif 000012
【図１１】
2011199124.tif 000013
【図１２】
2011199124.tif 000014
【図１３】
2011199124.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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