(57)【要約】【課題】外部電源が停電（例えば、瞬時停電）した場合であっても、スイッチング素子に印加される過電圧から当該スイッチング素子を保護することの可能な過電圧保護回路の提供。【解決手段】過電圧保護回路１は、ゲートへ入力される第１指示信号がスイッチング素子Ｓ１をオフ状態とする指示信号である場合であっても、スイッチング素子Ｓ１のドレインとソースとの間に印加される電圧が予め設定された閾値電圧（ここでは、ツェナーダイオードＺ１、Ｚ２のツェナー電圧Ｖｚ１，Ｖｚ２の和）以上となった場合には、スイッチング素子Ｓ１を強制的にオン状態とする切換回路（ここでは、ツェナーダイオードＺ１、Ｚ２）を備える。【選択図】図１
2011187833.tif 000002
【特許請求の範囲】
【請求項１】
第１端子、第２端子および第３端子の３つの端子を有し、前記第１端子には外部からオンオフを指示する信号である第１指示信号が入力可能に構成された第１のスイッチング素子の前記第２端子と前記第３端子との間に印加される過電圧から当該第１のスイッチング素子を保護する過電圧保護回路であって、
前記第１端子への前記第１指示信号が前記第１のスイッチング素子をオフ状態とする指示信号である場合であっても、前記第１のスイッチング素子の前記第２端子と前記第３端子との間に印加される電圧が予め設定された閾値電圧以上となった場合には、当該第１のスイッチング素子を強制的にオン状態とする切換回路を備える、過電圧保護回路。
【請求項２】
前記第１のスイッチング素子の耐圧テストをする場合に、前記第１のスイッチング素子の両端に印加される電圧とは無関係に、当該第１のスイッチング素子を強制的にオフ状態とするテスト回路を備える、請求項１に記載の過電圧保護回路。
【請求項３】
前記第１のスイッチング素子は、ＮＭＯＳ（Metal-Oxide-Semiconductor）であり、前記第１端子は前記ＮＭＯＳのゲートであり、前記第２端子は前記ＮＭＯＳのドレインであり、前記第３端子は前記ＮＭＯＳのソースであって、
前記切換回路は、前記第１のスイッチング素子のソースとドレイン間に印加された電圧が前記閾値電圧以上となった場合に、当該第１のスイッチング素子のゲート電圧を当該第１のスイッチング素子のオン電圧以上に設定する、請求項２に記載の過電圧保護回路。
【請求項４】
前記テスト回路は、第１端子、第２端子および第３端子の３つの端子を有し、前記第１端子には外部からオンオフを指示する信号である第２指示信号が入力可能に構成された第２のスイッチング素子を備え、
前記第２のスイッチング素子は、当該第２のスイッチング素子の前記第２端子および前記第３端子がそれぞれ前記第１のスイッチング素子のゲートおよびソースに接続され、
前記第２指示信号を前記第２のスイッチング素子の前記第１端子に入力して当該第２のスイッチング素子をオン状態とすることによって、前記第１のスイッチング素子を強制的にオフ状態とする、請求項３に記載の過電圧保護回路。
【請求項５】
前記第２のスイッチング素子は、ＮＭＯＳ（Metal-Oxide-Semiconductor）であり、前記第１端子は前記ＮＭＯＳのゲートであり、前記第２端子は前記ＮＭＯＳのドレインであり、前記第３端子は前記ＮＭＯＳのソースであって、
前記テスト回路は、前記第２指示信号として、前記第２のスイッチング素子のゲート電圧を当該第２のスイッチング素子のオン電圧以上に設定する指示信号を入力して前記第２のスイッチング素子をオン状態とすることによって、前記第１のスイッチング素子のゲート電圧を当該第１のスイッチング素子のオン電圧未満に設定する、請求項４に記載の過電圧保護回路。
【請求項６】
前記切換回路は、アノードが前記第１指示信号の入力端子に接続され、カソードが前記第１のスイッチング素子のドレインに接続された第１ツェナーダイオードと、
アノードが前記第１のスイッチング素子のソースに接続され、カソードが前記第１指示信号の入力端子に接続された第２ツェナーダイオードとを備える、請求項５に記載の過電圧保護回路。
【請求項７】
前記第２ツェナーダイオードのツェナー電圧は、前記第１のスイッチング素子のオン電圧以上に設定されている、請求項６に記載の過電圧保護回路。
【請求項８】
前記テスト回路は、一方端が前記第１のスイッチング素子のゲートに接続され、他方端が前記第１指示信号の入力端子に接続された抵抗を備える、請求項７に記載の過電圧保護回路。
【請求項９】
前記テスト回路の前記抵抗の抵抗値Ｒｇは、下記の（１）式を満たす値に設定されている、請求項８に記載の過電圧保護回路。
（Ｖｚ２×Ｒｓ２）／（Ｒｇ＋Ｒｓ２）＜Ｖｔｈ１      （１）
ここで、Ｖｚ２は前記第２ツェナーダイオードのツェナー電圧、Ｒｓ２は前記第２のスイッチング素子がオフ状態でのドレインとソースとの間の抵抗値、Ｖｔｈ１は前記第１のスイッチング素子のオン電圧である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、スイッチング素子の両端に印加される過電圧から当該スイッチング素子を保護する過電圧保護回路に関する。具体的には、例えば、車両に搭載されモータ等の駆動を制御するスイッチング素子であって、第１端子、第２端子および第３端子の３つの端子を有し、前記第１端子には外部からオンオフを指示する信号が入力可能に構成されたスイッチング素子の前記第２端子と前記第３端子との間に印加される過電圧から当該スイッチング素子を保護する過電圧保護回路に関する。
【背景技術】
【０００２】
従来、車両に搭載されモータ等の駆動を制御するスイッチング素子には、車両の振動に伴う配線の短絡、断線等の種々の要因によって過電圧が印加される場合があるため、当該スイッチング素子に印加される過電圧から当該スイッチング素子を保護する過電圧保護回路が提案されている（例えば、下記の特許文献１等）。
【０００３】
従来の過電圧保護回路の一例を図８に示す。図８に示す過電圧保護回路１Ａは、ＮＭＯＳ（Metal-Oxide-Semiconductor）からなるスイッチング素子ＳＡのソース−ドレイン間に印加される電圧ＶＡが過電圧となった場合に、スイッチング素子ＳＡを保護する過電圧保護回路１Ａである。図８に示すように、スイッチング素子ＳＡのソースは接地されており、スイッチング素子ＳＡのゲートにはスイッチング素子ＳＡのオンオフを指示する信号が外部から端子ＰＢを介して入力可能に構成されている。
【０００４】
また、スイッチング素子ＳＡのドレインには、ツェナーダイオードＺＡのカソードが接続され、ツェナーダイオードＺＡのアノードは、ＮＭＯＳからなるスイッチング素子ＳＢのドレインに接続されている。スイッチング素子ＳＢのソースは、スイッチング素子ＳＡのゲートに接続されており、スイッチング素子ＳＢのゲートにはスイッチング素子ＳＢのオンオフを指示する信号が外部から端子ＰＣを介して入力可能に構成されている。さらに、スイッチング素子ＳＡのソースには、ツェナーダイオードＺＢのアノードが接続され、スイッチング素子ＳＡのゲートには、ツェナーダイオードＺＢのカソードが接続されている。
【０００５】
まず、過電圧保護回路１Ａが、スイッチング素子ＳＡを保護する場合（通常動作の場合）について説明する。この場合には、スイッチング素子ＳＢのゲートには端子ＰＣを介して、スイッチング素子ＳＢのオンを指示する信号が入力される。そして、スイッチング素子ＳＢがオン状態とされる。この状態で、スイッチング素子ＳＡに印加される電圧ＶＡが、ツェナーダイオードＺＡとツェナーダイオードＺＢとのツェナー電圧Ｖｚａ，Ｖｚｂの和（＝Ｖｚａ＋Ｖｚｂ）に到達すると、ツェナーダイオードＺＡ、ツェナーダイオードＺＢが導通状態となり、スイッチング素子ＳＡのゲート電圧ＶＣが、ツェナー電圧Ｖｚｂに設定される。ここで、ツェナー電圧Ｖｚｂは、スイッチング素子ＳＡのオン電圧Ｔｔｈａ以上に予め設定されているため、ゲート電圧ＶＣがツェナー電圧Ｖｚｂに設定されると、スイッチング素子ＳＡがオン状態となり、スイッチング素子ＳＡに、ツェナー電圧Ｖｚａ，Ｖｚｂの和（＝Ｖｚａ＋Ｖｚｂ）より大きな過電圧がかかることを防止することができる。
【０００６】
また、スイッチング素子ＳＡの耐圧テストをする場合について説明する。この場合には、スイッチング素子ＳＡのゲートには端子ＰＢを介して、スイッチング素子ＳＡのオフを指示する信号が入力され、スイッチング素子ＳＢのゲートには端子ＰＣを介して、スイッチング素子ＳＢのオフを指示する信号が入力されている。そして、スイッチング素子ＳＡおよびスイッチング素子ＳＢがオフ状態とされる。この状態では、スイッチング素子ＳＡに印加される電圧ＶＡが、ツェナーダイオードＺＡとツェナーダイオードＺＢとのツェナー電圧Ｖｚａ，Ｖｚｂの和（＝Ｖｚａ＋Ｖｚｂ）に到達しても、スイッチング素子ＳＢがオフ状態であるため、ツェナーダイオードＺＡとツェナーダイオードＺＢとは導通状態とはならない。そこで、スイッチング素子ＳＡがオフ状態のまま、スイッチング素子ＳＡに、ツェナー電圧Ｖｚａ，Ｖｚｂの和（＝Ｖｚａ＋Ｖｚｂ）より大きな過電圧を印加してスイッチング素子ＳＡの耐圧テストをすることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２１６６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図８に示す過電圧保護回路１Ａでは、過電圧保護回路１Ａを駆動する外部電源が停電（例えば、瞬時停電）した場合には、以下に説明するように、スイッチング素子ＳＡに過電圧が印加されて、スイッチング素子ＳＡが損傷する虞がある。
【０００９】
例えば、図８に示すように、スイッチング素子ＳＡがリレー２を介してモータ３の駆動を制御する場合について説明する。図８に示すように、スイッチング素子ＳＡのドレインに接続された端子ＰＡにリレー２のコイルＬ１の一方端が接続され、コイルＬ１の他方端が外部電源ＶＧ２の一方端に接続されている。外部電源ＶＧ２の他方端は接地されている。また、リレー２のスイッチＳ３は、モータ３に接続されている。
【００１０】
モータ３を駆動する場合には、スイッチング素子ＳＡのゲートにはスイッチング素子ＳＡのオンを指示する信号が端子ＰＢを介して入力され、コイルＬ１に電流ＩＬが流れて、スイッチＳ３がオンし、モータ３が駆動される。また、モータ３を停止する場合には、スイッチング素子ＳＡのゲートには、スイッチング素子ＳＡのオフを指示する信号が端子ＰＢを介して入力され、コイルＬ１に流れる電流ＩＬが遮断されて、スイッチＳ３がオフし、モータ３が停止される。このようにして、スイッチング素子ＳＡによって、モータ３の駆動が制御される。
【００１１】
一方、モータ３を駆動している状態で、外部電源ＶＧ２が停電（例えば、瞬時停電）した場合について図８を用いて説明する。図９（ａ）、（ｂ）、（ｃ）、（ｄ）は、横軸は全て時間ｔであって、それぞれ、電圧ＶＡ、電圧ＶＢ、電圧ＶＣ、電流ＩＬの変化を示すグラフＧＡ、ＧＢ、ＧＣ、ＧＬである。時点Ｔ１において、図９（ｃ）のグラフＧＣに示すように、モータ３を駆動するために、スイッチング素子ＳＡのゲートには、スイッチング素子ＳＡのオンを指示する信号（スイッチング素子ＳＡのオン電圧Ｖｔｈａ以上の電圧）が端子ＰＢを介して入力される。また、スイッチング素子ＳＡに過電圧が印加されることを防止するために、時点Ｔ１において、図９（ｂ）のグラフＧＢに示すように、スイッチング素子ＳＢのゲートには、スイッチング素子ＳＢのオンを指示する信号（スイッチング素子ＳＢのオン電圧Ｖｔｈｂ以上の電圧）が端子ＰＣを介して入力される。スイッチング素子ＳＡがオン状態となるため、図９（ｄ）のグラフＧＬに示すように、コイルＬ１に流れる電流ＩＬが増加する。
【００１２】
そして、時点Ｔ２において、外部電源ＶＧ２が停電（例えば、瞬時停電）した場合には、図９（ｂ）、（ｃ）のグラフＧＢ、ＧＣに示すように、スイッチング素子ＳＡのゲートおよびスイッチング素子ＳＢのゲートに印加される電圧ＶＣ，ＶＢがゼロになる。そこで、スイッチング素子ＳＡおよびスイッチング素子ＳＢはオフ状態となる。一方、コイルＬ１は、蓄積されたエネルギを放出するために電流ＩＬを流そうとするため、図９（ａ）のグラフＧＡに示すように、電圧ＶＡが増大する。スイッチング素子ＳＢはオフ状態であるため、過電圧保護回路１Ａによるスイッチング素子ＳＡの過電圧保護の動作は機能しないので、スイッチング素子ＳＡに過電圧が印加され、スイッチング素子ＳＡが破損する虞がある。
【００１３】
本発明は、上記事情に鑑みてなされたものであって、その目的とするところは、外部電源が停電（例えば、瞬時停電）した場合であっても、スイッチング素子に印加される過電圧から当該スイッチング素子を保護することの可能な過電圧保護回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明は、以下の特徴を有している。
第１の発明は、第１端子、第２端子および第３端子の３つの端子を有し、上記第１端子には外部からオンオフを指示する信号である第１指示信号が入力可能に構成された第１のスイッチング素子の上記第２端子と上記第３端子との間に印加される過電圧から当該第１のスイッチング素子を保護する過電圧保護回路であって、
上記第１端子への上記第１指示信号が上記第１のスイッチング素子をオフ状態とする指示信号である場合であっても、上記第１のスイッチング素子の上記第２端子と上記第３端子との間に印加される電圧が予め設定された閾値電圧以上となった場合には、当該第１のスイッチング素子を強制的にオン状態とする切換回路を備える、過電圧保護回路である。
【００１５】
第１の発明によれば、第１端子への第１指示信号が第１のスイッチング素子をオフ状態とする指示信号である場合であっても、第１のスイッチング素子の第２端子と第３端子との間に印加される電圧が予め設定された閾値電圧以上となった場合には、当該第１のスイッチング素子が強制的にオン状態とされるため、閾値電圧を適正な値に設定することによって、第１のスイッチング素子に印加される過電圧から当該第１のスイッチング素子を保護することができる。
【００１６】
第２の発明は、上記第１の発明において、
上記第１のスイッチング素子の耐圧テストをする場合に、上記第１のスイッチング素子の両端に印加される電圧とは無関係に、当該第１のスイッチング素子を強制的にオフ状態とするテスト回路を備える。
【００１７】
第２の発明によれば、第１のスイッチング素子の耐圧テストをする場合に、第１のスイッチング素子の両端に印加される電圧とは無関係に、当該第１のスイッチング素子が強制的にオフ状態とされるため、耐圧テストの目的に応じて設定された電圧を当該第１のスイッチング素子に印加することができるので、当該第１のスイッチング素子の耐圧テストを行うことができる。
【００１８】
第３の発明は、上記第２の発明において、
上記第１のスイッチング素子は、ＮＭＯＳ（Metal-Oxide-Semiconductor）であり、上記第１端子は上記ＮＭＯＳのゲートであり、上記第２端子は上記ＮＭＯＳのドレインであり、上記第３端子は上記ＮＭＯＳのソースであって、
上記切換回路は、上記第１のスイッチング素子のソースとドレイン間に印加された電圧が上記閾値電圧以上となった場合に、当該第１のスイッチング素子のゲート電圧を当該第１のスイッチング素子のオン電圧以上に設定する。
【００１９】
第３の発明によれば、第１のスイッチング素子がＮＭＯＳであるため、当該第１のスイッチング素子の消費電力を少なくすると共に、当該過電圧保護回路の集積化を容易化することができる。
【００２０】
第４の発明は、上記第３の発明において、
上記テスト回路は、第１端子、第２端子および第３端子の３つの端子を有し、上記第１端子には外部からオンオフを指示する信号である第２指示信号が入力可能に構成された第２のスイッチング素子を備え、
上記第２のスイッチング素子は、当該第２のスイッチング素子の上記第２端子および上記第３端子がそれぞれ上記第１のスイッチング素子のゲートおよびソースに接続され、
上記第２指示信号を上記第２のスイッチング素子の上記第１端子に入力して当該第２のスイッチング素子をオン状態とすることによって、上記第１のスイッチング素子を強制的にオフ状態とする。
【００２１】
第４の発明によれば、第２指示信号を第２のスイッチング素子の第１端子に入力して当該第２のスイッチング素子をオン状態とすることによって、第１のスイッチング素子のゲート電圧をオン電圧未満とすることができるので、第１のスイッチング素子を強制的にオフ状態とすることができる。そこで、当該第１のスイッチング素子が強制的にオフ状態とされるため、耐圧テストの目的に応じて設定された電圧を当該第１のスイッチング素子に印加することができるので、当該第１のスイッチング素子の耐圧テストを行うことができる。
【００２２】
第５の発明は、上記第４の発明において、
上記第２のスイッチング素子は、ＮＭＯＳ（Metal-Oxide-Semiconductor）であり、上記第１端子は上記ＮＭＯＳのゲートであり、上記第２端子は上記ＮＭＯＳのドレインであり、上記第３端子は上記ＮＭＯＳのソースであって、
上記テスト回路は、上記第２指示信号として、上記第２のスイッチング素子のゲート電圧を当該第２のスイッチング素子のオン電圧以上に設定する指示信号を入力して上記第２のスイッチング素子をオン状態とすることによって、上記第１のスイッチング素子のゲート電圧を当該第１のスイッチング素子のオン電圧未満に設定する。
【００２３】
第５の発明によれば、第２のスイッチング素子がＮＭＯＳであるため、当該第２のスイッチング素子の消費電力を少なくすると共に、当該過電圧保護回路の集積化を容易化することができる。
【００２４】
第６の発明は、上記第５の発明において、
上記切換回路は、アノードが上記第１指示信号の入力端子に接続され、カソードが上記第１のスイッチング素子のドレインに接続された第１ツェナーダイオードと、
アノードが上記第１のスイッチング素子のソースに接続され、カソードが上記第１指示信号の入力端子に接続された第２ツェナーダイオードとを備える。
【００２５】
第６の発明によれば、第１のスイッチング素子のソース−ドレイン間に、第１ツェナーダイオードのツェナー電圧と、第２ツェナーダイオードのツェナー電圧との和以上の電圧が印加された場合に、第１指示信号の入力端子の電圧が第２ツェナーダイオードのツェナー電圧に設定される。そこで、第２ツェナーダイオードのツェナー電圧を適正な値に設定することによって、第１のスイッチング素子をオン状態として、当該第１のスイッチング素子に印加される過電圧から当該第１のスイッチング素子を保護することができる。
【００２６】
第７の発明は、上記第６の発明において、
上記第２ツェナーダイオードのツェナー電圧は、上記第１のスイッチング素子のオン電圧以上に設定されている。
【００２７】
第７の発明によれば、第２ツェナーダイオードのツェナー電圧は、第１のスイッチング素子のオン電圧以上に設定されているため、第１のスイッチング素子のソース−ドレイン間に、第１ツェナーダイオードのツェナー電圧と、第２ツェナーダイオードのツェナー電圧との和以上の電圧が印加された場合に、第１のスイッチング素子をオン状態として、当該第１のスイッチング素子に印加される過電圧から当該第１のスイッチング素子を保護することができる。
【００２８】
第８の発明は、上記第７の発明において、
上記テスト回路は、一方端が上記第１のスイッチング素子のゲートに接続され、他方端が上記第１指示信号の入力端子に接続された抵抗を備える。
【００２９】
第８の発明によれば、第１のスイッチング素子のゲートと第１指示信号の入力端子との間に抵抗が介設されているため、当該抵抗の抵抗値を適正に設定することによって、第２のスイッチング素子をオフ状態とした場合に、第１のスイッチング素子に印加される電圧が如何なる値であっても、第１のスイッチング素子のゲート電圧を当該第１のスイッチング素子のオン電圧未満に設定することができる。
【００３０】
すなわち、第１のスイッチング素子に印加される電圧が小さい場合には、第１ツェナーダイオードがオフ状態となるため、当該第１ツェナーダイオード、抵抗および第２のスイッチング素子を経由して電流が流れることはなく、第１のスイッチング素子のゲート電圧を当該第１のスイッチング素子のオン電圧未満に設定することができる。一方、第１のスイッチング素子に印加される電圧が大きい場合には、第１ツェナーダイオードがオン状態となるため、当該第１ツェナーダイオード、抵抗および第２のスイッチング素子を経由して電流が流れるので、抵抗の抵抗値を適正に設定することによって、第１のスイッチング素子のゲート電圧を当該第１のスイッチング素子のオン電圧未満に設定することができる。
【００３１】
第９の発明は、上記第８の発明において、
上記テスト回路の上記抵抗の抵抗値Ｒｇは、下記の（１）式を満たす値に設定されている、請求項８に記載の過電圧保護回路。
（Ｖｚ２×Ｒｓ２）／（Ｒｇ＋Ｒｓ２）＜Ｖｔｈ１      （１）
ここで、Ｖｚ２は上記第２ツェナーダイオードのツェナー電圧、Ｒｓ２は上記第２のスイッチング素子がオフ状態でのドレインとソースとの間の抵抗値、Ｖｔｈ１は上記第１のスイッチング素子のオン電圧である。
【００３２】
第９の発明によれば、第１のスイッチング素子に印加される電圧が大きい場合には、当該第１ツェナーダイオード、抵抗および第２のスイッチング素子を経由して電流が流れるが、抵抗の抵抗値Ｒｇが、（１）式を満たす値に設定されているため、第１のスイッチング素子のゲート電圧を当該第１のスイッチング素子のオン電圧未満に設定することができる。
【発明の効果】
【００３３】
本発明によれば、外部電源が停電（例えば、瞬時停電）した場合であっても、スイッチング素子に印加される過電圧から当該スイッチング素子を保護することの可能な過電圧保護回路を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る過電圧保護回路の構成の一例を示す回路図
【図２】図１に示す過電圧保護回路の利用態様の一例を示す接続図
【図３】図２に示す過電圧保護回路の通常動作時における動作の一例を示すタイミングチャート
【図４】図２に示す外部電源が停電（例えば、瞬時停電）した場合における過電圧保護回路の動作の一例を示すタイミングチャート
【図５】本発明に係る過電圧保護回路において耐圧テストを行う場合の接続図
【図６】耐圧テストを行う場合における過電圧保護回路の動作の一例を示すタイミングチャート
【図７】耐圧テストにおいてスイッチング素子に高電圧を印加した場合の過電圧保護回路の等価回路
【図８】従来の過電圧保護回路の構成の一例を示す回路図および接続図
【図９】外部電源が停電（例えば、瞬時停電）した場合における従来の過電圧保護回路の動作の一例を示すタイミングチャート
【発明を実施するための形態】
【００３５】
以下、図面を参照して本発明に係る過電圧保護回路の実施形態について説明する。本発明に係る過電圧保護回路は、車両に搭載され、モータ等の駆動を制御するスイッチング素子であって、第１端子、第２端子および第３端子の３つの端子を有し、上記第１端子には外部からオンオフを指示する信号が入力可能に構成されたスイッチング素子の上記第２端子と上記第３端子との間に印加される過電圧から当該スイッチング素子を保護する過電圧保護回路である。
【００３６】
まず、図１を用いて、本発明に係る過電圧保護回路１の構成の一例について説明する。本発明に係る過電圧保護回路１は、スイッチング素子Ｓ１（第１のスイッチング素子に相当する）のドレイン（第２端子に相当する）−ソース（第３端子に相当する）間に印加される過電圧から当該スイッチング素子Ｓ１を保護する回路である。図１に示すように、スイッチング素子Ｓ１は、ＮＭＯＳ（Metal-Oxide-Semiconductor）からなり、スイッチング素子Ｓ１のソースは、端子Ｐ４を介して接地されている。スイッチング素子Ｓ１のドレインは、例えば、図２に示すようにモータ３の駆動を制御するリレー２等に接続される端子Ｐ１に接続されている。また、スイッチング素子Ｓ１のゲート（第１端子に相当する）は、抵抗ＲＧを介して端子Ｐ２に接続されている。端子Ｐ２には、スイッチング素子Ｓ１のオンオフを制御する指示信号である第１指示信号（図示省略）が外部から入力される。すなわち、端子Ｐ２は、第１指示信号の入力端子に相当する。
【００３７】
また、スイッチング素子Ｓ１のゲート−ソース間には、スイッチング素子Ｓ２（第２のスイッチング素子に相当する）が接続されている。スイッチング素子Ｓ２もＮＭＯＳからなり、スイッチング素子Ｓ２のソース（第３端子に相当する）は、端子Ｐ４を介して接地されている。スイッチング素子Ｓ２のドレイン（第２端子に相当する）は、スイッチング素子Ｓ１のゲートに接続されている。スイッチング素子Ｓ２のゲート（第１端子に相当する）は、端子Ｐ３に接続されている。端子Ｐ３には、スイッチング素子Ｓ２のオンオフを制御する指示信号である第２指示信号（図示省略）が外部から入力される。すなわち、端子Ｐ３は、第２指示信号の入力端子に相当する。
【００３８】
さらに、端子Ｐ２には、ツェナーダイオードＺ１（第１ツェナーダイオードに相当する）のアノードが接続され、端子Ｐ１には、ツェナーダイオードＺ１のカソードが接続されている。また、端子Ｐ４には、ツェナーダイオードＺ２（第２ツェナーダイオードに相当する）のアノードが接続され、端子Ｐ２には、ツェナーダイオードＺ２のカソードが接続されている。
【００３９】
ここで、スイッチング素子Ｓ１，Ｓ２は、例えば、ＦＤＲ４４２０Ａ（Fairchild Semiconductor社製）であって、オン電圧Ｖｔｈ１，Ｖｔｈ２は、１．４Ｖであって、オフ状態でのドレイン−ソース間抵抗Ｒｓ１，Ｒｓ２は、２５ＭΩである。また、ツェナーダイオードＺ１，Ｚ２は、ＢＺＸ８４Ｃ１５Ｌ（Semiconductor Components Industries, L.L.C.社製）であって、ツェナー電圧Ｖｚ１，Ｖｚ２は１５Ｖである。抵抗ＲＧの抵抗値Ｒｇは、１０ｋΩである。
【００４０】
なお、スイッチング素子Ｓ２および抵抗ＲＧが、本発明に係るテスト回路に相当し、ツェナーダイオードＺ１、Ｚ２が、本発明に係る切換回路に相当する。
【００４１】
図２は、図１に示す過電圧保護回路１の利用態様の一例を示す接続図である。図２に示すように、スイッチング素子Ｓ１のドレインに接続された端子Ｐ１には、リレー２のコイルＬ１の一方端が接続され、コイルＬ１の他方端が外部電源ＶＧ２の一方端に接続されている。外部電源ＶＧ２の他方端は接地されている。また、リレー２のスイッチＳ３は、モータ３に接続されている。
【００４２】
ここで、外部電源ＶＧ２の電圧Ｖｇ２は、例えば、６Ｖであって、コイルＬ１のインダクタンスは、１ｍＨ（ヘンリー）である。
【００４３】
図３は、図２に示す過電圧保護回路１の通常動作時における動作の一例を示すタイミングチャートである。図３（ａ）、（ｂ）、（ｃ）、（ｄ）は、横軸は全て時間ｔであって、それぞれ、電圧Ｖ１、電圧Ｖ２、電圧Ｖ３、電流ＩＬの変化を示すグラフＧ１１、Ｇ２１、Ｇ３１、ＧＬ１である。
【００４４】
なお、通常動作時には、スイッチング素子Ｓ２のゲートには、スイッチング素子Ｓ２をオフ状態とする第２指示信号が端子Ｐ３を介して入力されており、スイッチング素子Ｓ２はオフ状態となっている。そして、モータ３を駆動する場合には、スイッチング素子Ｓ１のゲートには、スイッチング素子Ｓ１をオン状態とする第１指示信号が端子Ｐ２を介して入力され、スイッチング素子Ｓ１はオン状態とされる。また、モータ３の駆動を停止する場合には、スイッチング素子Ｓ１のゲートには、スイッチング素子Ｓ１をオフ状態とする第１指示信号が端子Ｐ２を介して入力され、スイッチング素子Ｓ１がオフ状態とされる。
【００４５】
初期状態においては、スイッチング素子Ｓ１がオフ状態とされており、図３（ａ）のグラフＧ１１に示すように電圧Ｖ１は、外部電源ＶＧ２の電源電圧Ｖｇ２と略一致する電圧が印加されている。そして、図３に示すように、時点Ｔ１１において、スイッチング素子Ｓ１をオン状態とする第１指示信号が端子Ｐ２を介して入力されることによって、図３（ｂ）、（ｃ）のグラフＧ２１，Ｇ３１に示すように電圧Ｖ２，Ｖ３が、スイッチング素子Ｓ１のオン電圧Ｖｔｈ１以上の電圧とされる。その結果、スイッチング素子Ｓ１がオン状態とされ、図３（ｄ）のグラフＧＬ１に示すように、コイルＬ１に流れる電流ＩＬが増加して、リレー２のスイッチＳ３がオン状態とされてモータ３が駆動される。
【００４６】
次に、時点Ｔ１２において、スイッチング素子Ｓ１をオフ状態とする第１指示信号が入端子Ｐ２を介して力されることによって、図３（ｂ）、（ｃ）のグラフＧ２１，Ｇ３１に示すように電圧Ｖ２，Ｖ３が、スイッチング素子Ｓ１のオン電圧Ｖｔｈ１未満の電圧（ここでは、０Ｖ）とされる。その結果、スイッチング素子Ｓ１がオフ状態とされ、図３（ｄ）のグラフＧＬ１に示すように、コイルＬ１に流れる電流ＩＬが減少して、リレー２のスイッチＳ３がオフ状態とされてモータ３の駆動が停止される。時点Ｔ１３，Ｔ１４においても同様の動作が繰り返される。
【００４７】
図４は、図２に示す外部電源ＶＧ２が停電（例えば、瞬時停電）した場合における過電圧保護回路１の動作の一例を示すタイミングチャートである。図４（ａ）、（ｂ）、（ｃ）、（ｄ）は、横軸は全て時間ｔであって、それぞれ、電圧Ｖ１、電圧Ｖ２、電圧Ｖ３、電流ＩＬの変化を示すグラフＧ１２、Ｇ２２、Ｇ３２、ＧＬ２である。
【００４８】
図３と同様に、初期状態においては、スイッチング素子Ｓ１がオフ状態とされており、図４（ａ）のグラフＧ１２に示すように電圧Ｖ１は、外部電源ＶＧ２の電源電圧Ｖｇ２と略一致する電圧が印加されている。そして、時点Ｔ２１において、スイッチング素子Ｓ１をオン状態とする第１指示信号が端子Ｐ２を介して入力されることによって、図４（ｂ）、（ｃ）のグラフＧ２２，Ｇ３２に示すように電圧Ｖ２，Ｖ３が、スイッチング素子Ｓ１のオン電圧Ｖｔｈ１以上の電圧とされる。その結果、スイッチング素子Ｓ１がオン状態とされされ、図４（ｄ）のグラフＧＬ２に示すように、コイルＬ１に流れる電流ＩＬが増加して、リレー２のスイッチＳ３がオン状態とされてモータ３が駆動される。
【００４９】
この状態で、時点Ｔ２２において外部電源ＶＧ２が停電（例えば、瞬時停電）した場合には、停電により端子Ｐ２に信号が入力されなくなり、図４（ｂ）、（ｃ）のグラフＧ２２、Ｇ３２に示すように、ツェナーダイオードＺ１とツェナーダイオードＺ２の接続点（端子Ｐ２）の電圧Ｖ２、および、スイッチング素子Ｓ１のゲートに印加される電圧Ｖ３がゼロになる。そこで、スイッチング素子Ｓ１およびスイッチング素子Ｓ２はオフ状態となる。一方、コイルＬ１は、蓄積されたエネルギを放出するために電流ＩＬを流そうとするため、図４（ａ）のグラフＧ１２に示すように、電圧Ｖ１が増大する。その結果、図４（ｂ）、（ｃ）のグラフＧ２２、Ｇ３２に示すように、ツェナーダイオードＺ１とツェナーダイオードＺ２の接続点（端子Ｐ２）の電圧Ｖ２、および、スイッチング素子Ｓ１のゲートに印加される電圧Ｖ３が増大する。
【００５０】
そして、時点Ｔ２３において、図４（ａ）のグラフＧ１２に示すように、電圧Ｖ１がツェナーダイオードＺ１とツェナーダイオードＺ２とのツェナー電圧Ｖｚ１，Ｖｚ２の和（＝Ｖｚ１＋Ｖｚ２）に到達すると、ツェナーダイオードＺ１、Ｚ２が導通する。一方、時点Ｔ２３において、スイッチング素子Ｓ１のゲートに印加される電圧Ｖ３は、図４（ｃ）のグラフＧ３２に示すように、スイッチング素子Ｓ１のオン電圧Ｖｔｈ１以上の電圧となっているため、スイッチング素子Ｓ１がオン状態となる。そこで、図４（ａ）のグラフＧ１２に示すように、電圧Ｖ１がツェナーダイオードＺ１とツェナーダイオードＺ２とのツェナー電圧Ｖｚ１，Ｖｚ２の和（＝Ｖｚ１＋Ｖｚ２）に固定される。そして、時点Ｔ２４において、図４（ｄ）のグラフＧＬ２に示すように、コイルＬ１に蓄積されたエネルギの放出が終了して電流ＩＬがゼロになると、図４（ａ）、（ｂ）、（ｃ）のグラフＧ１２、Ｇ２２、Ｇ３２に示すように、電圧Ｖ１、Ｖ２、Ｖ３がゼロになる。
【００５１】
このようにして、電圧Ｖ１がツェナーダイオードＺ１とツェナーダイオードＺ２とのツェナー電圧Ｖｚ１，Ｖｚ２の和（＝Ｖｚ１＋Ｖｚ２）に到達すると、ツェナーダイオードＺ１、Ｚ２が導通し、スイッチング素子Ｓ１がオン状態となるため、スイッチング素子Ｓ１に（Ｖｚ１＋Ｖｚ２）以上の電圧が印加されることを防止することができるので、スイッチング素子Ｓ１を保護することができる。
【００５２】
図５は、本発明に係る過電圧保護回路において耐圧テストを行う場合の接続図である。図５に示すように、スイッチング素子Ｓ１のドレインに接続された端子Ｐ１には、外部電源ＶＧ２の一方端が接続され、外部電源ＶＧ２の他方端は接地されている。また、スイッチング素子Ｓ２のゲートに接続された端子Ｐ３には、外部電源ＶＧ１の一方端が接続され、外部電源ＶＧ１の他方端は接地されている。ここで、外部電源ＶＧ１の電圧は、スイッチング素子Ｓ２のオン電圧Ｖｔｈ２以上に設定されており、スイッチング素子Ｓ２はオン状態に維持される。また、外部電源ＶＧ２の電圧Ｖ１は、スイッチング素子Ｓ１の耐圧テストの目的に応じて設定される。
【００５３】
図６は、図５に示す過電圧保護回路１の通常動作時における動作の一例を示すタイミングチャートである。図６（ａ）、（ｂ）、（ｃ）は、横軸は全て時間ｔであって、それぞれ、電圧Ｖ１、電圧Ｖ２、電圧Ｖ３の変化を示すグラフＧ１３、Ｇ２３、Ｇ３３である。
【００５４】
図６（ａ）のグラフＧ１３に示すように、時点Ｔ３１から外部電源ＶＧ２の電圧Ｖｇ２（＝電圧Ｖ１）が直線状に増加される。そして、図６（ａ）のグラフＧ１３に示すように、時点Ｔ３２において、電圧Ｖ１がツェナーダイオードＺ１とツェナーダイオードＺ２とのツェナー電圧Ｖｚ１，Ｖｚ２の和（＝Ｖｚ１＋Ｖｚ２）に到達すると、ツェナーダイオードＺ１、Ｚ２が導通する。その結果、図６（ｂ）のグラフＧ２３に示すように、ツェナーダイオードＺ１とツェナーダイオードＺ２の接続点（端子Ｐ２）の電圧Ｖ２は、ツェナーダイオードＺ２のツェナー電圧Ｖｚ２となる。また、図６（ｃ）のグラフＧ３３に示すように、スイッチング素子Ｓ１のゲートに印加される電圧Ｖ３は、ツェナーダイオードＺ２のツェナー電圧Ｖｚ２より抵抗ＲＧによる電圧降下だけ低い電圧（Ｖｚ２−β）となる。なお、図７を用いて後述するように、電圧（Ｖｚ２−β）が、スイッチング素子Ｓ１のオン電圧Ｖｔｈ１以下となるように抵抗ＲＧの抵抗値Ｒｇが設定されているため、スイッチング素子Ｓ１はオフ状態のままであり、スイッチング素子Ｓ１の耐圧テストを行うことができる。
【００５５】
図７は、図６に示す回路においてスイッチング素子Ｓ１にツェナーダイオードＺ１、Ｚ２のツェナー電圧Ｖｚ１，Ｖｚ２の和（＝Ｖｚ１＋Ｖｚ２）以上の電圧を印加した場合に、スイッチング素子Ｓ１のゲート電圧Ｖ３を規定する等価回路である。抵抗ＲＧの一方端（端子Ｐ２側）は、ツェナー電圧Ｖｚ２にプルアップされている。そして、抵抗ＲＧの他方端（スイッチング素子Ｓ１のゲート側）は、スイッチング素子Ｓ２のオフ状態でのドレイン−ソース間抵抗Ｒｓｃ（抵抗値Ｒｓ２）を介して接地されている。また、抵抗ＲＧの他方端は、スイッチング素子Ｓ１のゲート−ソース間容量Ｃｓ１を介して接地されている。
【００５６】
そこで、電圧Ｖ３（＝図６の電圧（Ｖｚ２−β））は、ツェナー電圧Ｖｚ２を抵抗ＲＧと抵抗Ｒｓｃとで分圧した電圧となり、次の（２）式で表される。
Ｖ３＝（Ｖｚ２×Ｒｓ２）／（Ｒｇ＋Ｒｓ２）      （２）
【００５７】
そこで、電圧Ｖ３（＝図６の電圧（Ｖｚ２−β））をスイッチング素子Ｓ１のオン電圧Ｖｔｈ１以下とする条件は、次の（３）式で表される。なお、（３）式は、上述の（１）式を再掲するものである。
（Ｖｚ２×Ｒｓ２）／（Ｒｇ＋Ｒｓ２）＜Ｖｔｈ１      （３）
【００５８】
すなわち、上記（３）式を満たすように、抵抗ＲＧの抵抗値Ｒｇを設定することによって、スイッチング素子Ｓ１にツェナーダイオードＺ１、Ｚ２のツェナー電圧Ｖｚ１，Ｖｚ２の和（＝Ｖｚ１＋Ｖｚ２）以上の電圧を印加した場合であっても、スイッチング素子Ｓ１はオフ状態のままとすることができるので、スイッチング素子Ｓ１の耐圧テストを行うことができる。
【００５９】
なお、本発明に係る過電圧保護回路は、上記実施形態に限定されず、下記の形態でも良い。
【００６０】
上記実施形態においては、スイッチング素子Ｓ１がＮＭＯＳである場合について説明したが、スイッチング素子Ｓ１がＮＭＯＳ以外のトランジスタ（例えば、ＮチャネルＩＧＢＴ（Insulated Gate Bipolar Transistor）等）である形態でもよい。また、上記実施形態においては、スイッチング素子Ｓ２がＮＭＯＳである場合について説明したが、スイッチング素子Ｓ２がＮＭＯＳ以外のトランジスタ（例えば、バイポーラトランジスタ、ＮチャネルＩＧＢＴ等）である形態でもよい。
【００６１】
上記実施形態においては、過電圧保護回路１の端子Ｐ３に外部電源ＶＧ１が接続される場合について説明したが、過電圧保護回路１がその内部に外部電源ＶＧ１に相当する電源を備える形態でもよい。
【産業上の利用可能性】
【００６２】
本発明は、例えば、スイッチング素子の両端に印加される過電圧から当該スイッチング素子を保護する過電圧保護回路に適用することができる。具体的には、例えば、車両に搭載されモータ等の駆動を制御するスイッチング素子であって、第１端子、第２端子および第３端子の３つの端子を有し、前記第１端子には外部からオンオフを指示する信号が入力可能に構成されたスイッチング素子の前記第２端子と前記第３端子との間に印加される過電圧から当該スイッチング素子を保護する過電圧保護回路に適用することができる。
【符号の説明】
【００６３】
１    過電圧保護回路
Ｓ１    スイッチング素子（第１のスイッチング素子）
Ｓ２    スイッチング素子（第２のスイッチング素子）
Ｚ１    ツェナーダイオード（第１ツェナーダイオード）
Ｚ２    ツェナーダイオード（第２ツェナーダイオード）
ＲＧ    抵抗
Ｐ１〜Ｐ４    端子
２    リレー
Ｌ１    コイル
Ｓ３    スイッチ
ＶＧ１、ＶＧ２    外部電源
３    モータ
１Ａ    過電圧保護回路
ＳＡ、ＳＢ    スイッチング素子
ＺＡ、ＺＢ    ツェナーダイオード
ＰＡ〜ＰＤ    端子
【図１】
2011187833.tif 000003
【図２】
2011187833.tif 000004
【図３】
2011187833.tif 000005
【図４】
2011187833.tif 000006
【図５】
2011187833.tif 000007
【図６】
2011187833.tif 000008
【図７】
2011187833.tif 000009
【図８】
2011187833.tif 000010
【図９】
2011187833.tif 000011