(57)【要約】【課題】並列に接続された複数の増幅器を備える電力増幅装置において、非線形歪の発生を抑制しつつ、並列接続された増幅器群での電力効率の低下を抑制するための技術を提供する。【解決手段】本発明の電力増幅装置は、並列に接続された複数の増幅器を備え、各増幅器の増幅素子に流れる動作電流量が同一となり、電力増幅装置の出力信号に含まれる非線形歪の測定値が予め定められた範囲に収まるように、各増幅器の増幅素子へ印加するバイアス量を個別に調整する。【選択図】図１
2011199357.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を所望の電力に増幅する電力増幅装置であって、
複数の増幅器を並列に接続した増幅器群と、
入力信号を分配して前記複数の増幅器に供給する分配手段と、
前記複数の増幅器の出力信号を合成する合成手段と、
各増幅器の増幅素子へ個別にバイアスをかけるバイアス印加手段と、
各増幅器の増幅素子に流れる電流量を測定する電流検出手段と、
前記合成手段によって合成された信号に含まれる非線形歪を測定する歪検出手段と、
前記電流検出手段から各増幅器の増幅素子に流れる電流量を示す情報を取得すると共に、前記歪検出手段から前記非線形歪の測定値を取得し、各増幅器の増幅素子の前記電流量が同一となり、前記非線形歪の測定値が予め定められた範囲に収まるように、前記バイアス印加手段が各増幅器の増幅素子へ印加するバイアス量を調整する制御手段と、
を有する電力増幅装置。
【請求項２】
請求項１に記載の電力増幅装置において、
前記制御手段は、電力増幅装置の出力信号のレベルを予め定められたレベルにした状態で前記バイアス量を調整することを特徴とする電力増幅装置。
【請求項３】
請求項２に記載の電力増幅装置において、
前記複数の増幅器の増幅素子の出力端子へ電圧を供給する電圧供給手段をさらに有し、
前記制御手段は、電力増幅装置の出力信号のレベルを予め定められたレベルにした状態で、前記非線形歪の測定値が前記予め定められた範囲に収まる条件下で前記電圧供給手段が供給する電圧を低減するように該電圧供給手段を制御することを特徴とする電力増幅装置。
【請求項４】
並列に接続された複数の増幅器を備える電力増幅装置の制御方法であって、
各増幅器の増幅素子に流れる電流量を測定し、
前記電力増幅装置の出力信号に含まれる非線形歪を測定し、
各増幅器の増幅素子の前記電流量が同一となり、前記非線形歪の測定値が予め定められた範囲に収まるように、各増幅器の増幅素子へ印加するバイアス量を個別に調整する制御方法。
【請求項５】
請求項４に記載の制御方法において、
前記電力増幅装置の出力信号のレベルを予め定められたレベルにした状態で前記バイアス量を調整することを特徴とする制御方法。
【請求項６】
請求項５に記載の制御方法において、
前記電力増幅装置の出力信号のレベルを予め定められたレベルにした状態で、前記非線形歪の測定値が前記予め定められた範囲に収まる条件下で前記複数の増幅器の増幅素子の出力端子へ供給する電圧を低減することを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列に接続された複数の増幅器を備える電力増幅装置およびその制御方法に関する。
【背景技術】
【０００２】
電力増幅装置から大電力を取り出すための手法として、複数の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）を並列に接続する構成が広く知られている。このように複数のＦＥＴを並列接続する場合、各ＦＥＴの出力レベルが同一であれば、出力電力を合成する時の合成損失は小さいが、各ＦＥＴの出力レベルが異なると、合成損失が大きくなり、電力増幅装置の電力効率が悪化する。そのため、ＦＥＴを並列接続する場合、各ＦＥＴの出力レベルを同一に保つことが重要であるが、ＦＥＴは個体差が大きく、利得にばらつきがあるため、各ＦＥＴの出力レベルにもばらつきが発生する。
【０００３】
例えば、電力増幅装置では、大電力化を実現するために、数十個のＦＥＴを並列接続する場合もあるが、並列接続するＦＥＴの数が増えるほど、各ＦＥＴの出力レベルの差が大きくなる可能性がより高くなり、電力効率が悪化する傾向にある。
【０００４】
また、各ＦＥＴの出力レベルのばらつきが大きいと、例えば電力増幅装置が全体として定格出力になるように動作しているときに、一部のＦＥＴの出力レベルが大きくなりすぎて非線形歪が生じる場合もある。
【０００５】
この問題を解決するための手法として、各ＦＥＴに流れる動作電流が同一になるように各ＦＥＴへ印加するバイアス電圧を調整して各ＦＥＴの出力レベルを同一にすることが考えられる。このような並列接続された各ＦＥＴに流れる電流量が同一になるようにバイアス電圧を調整するための回路は、例えば特許文献１に開示されている。
【０００６】
図６に特許文献１に開示された並列接続ＦＥＴ回路の回路図を示す。
【０００７】
図６に示すように、並列に接続された各ＦＥＴ（ＦＥＴ2〜ＦＥＴn）には、ゲート・ソース間電圧を制御するオペアンプ（ＯＰ2〜ＯＰn）が個々に接続される。そして、各オペアンプ（ＯＰ2〜ＯＰn）は、各ＦＥＴのソース側に接続された各抵抗（Ｒｆ2〜Ｒｆn）の両端に生じる電位差（Ｖｆ2〜Ｖｆn）が同じになるように動作し、その結果、各ＦＥＴに流れる電流量（ｉ1〜ｉn）は等しくなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】実開昭６２−１２９６１５号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
一般に、ＦＥＴ、バイポーラトランジスタ等の増幅素子を用いた増幅器は、増幅素子に印加されるバイアスの量によってＡ級、ＡＢ級、Ｂ級等に分類される。
【００１０】
このうち、ＡＢ級増幅器やＢ級増幅器では、増幅素子に印加するバイアス量を大きくすると、その増幅素子に大きな動作電流が流れるので消費電力が増加し、電力効率が低下する。一方、増幅素子に印加するバイアス量を小さくしすぎると、クロスオーバー歪による非線形歪が発生する。
【００１１】
従って、ＡＢ級増幅器またはＢ級増幅器が並列に動作する電力増幅装置に、特許文献１に記載の技術を適用して各増幅器に流れる電流量を同一にしても、印加するバイアス量が大きすぎると電力効率が低下し、バイアス量が小さすぎると非線形歪が発生するという問題があった。
【００１２】
また、Ａ級増幅器が並列に動作する電力増幅装置に、特許文献１に記載の技術を適用して各増幅器に流れる電流量を同一にした場合も、印加するバイアス量が適切な大きさでないと増幅特性の線形領域が狭くなり、出力信号の線形性（入力信号に対する比例性）が低下するという問題があった。
【００１３】
本発明の目的は、並列に接続された増幅器群を備える電力増幅装置において、非線形歪の発生を抑制しつつ、並列接続された増幅器群での電力効率の低下を抑制するための技術を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の電力増幅装置は、入力信号を所望の電力に増幅する電力増幅装置であって、
複数の増幅器を並列に接続した増幅器群と、
入力信号を分配して前記複数の増幅器に供給する分配手段と、
前記複数の増幅器の出力信号を合成する合成手段と、
各増幅器の増幅素子へ個別にバイアスをかけるバイアス印加手段と、
各増幅器の増幅素子に流れる電流量を測定する電流検出手段と、
前記合成手段によって合成された信号に含まれる非線形歪を測定する歪検出手段と、
前記電流検出手段から各増幅器の増幅素子に流れる電流量を示す情報を取得すると共に、前記歪検出手段から前記非線形歪の測定値を取得し、各増幅器の増幅素子の前記電流量が同一となり、前記非線形歪の測定値が予め定められた範囲に収まるように、前記バイアス印加手段が各増幅器の増幅素子へ印加するバイアス量を調整する制御手段と、
を有する。
【００１５】
また、上記目的を達成するために、本発明の制御方法は、並列に接続された複数の増幅器を備える電力増幅装置の制御方法であって、
各増幅器の増幅素子に流れる電流量を測定し、
前記電力増幅装置の出力信号に含まれる非線形歪を測定し、
各増幅器の増幅素子の前記電流量が同一となり、前記非線形歪の測定値が予め定められた範囲に収まるように、各増幅器の増幅素子へ印加するバイアス量を個別に調整する。
【発明の効果】
【００１６】
本発明によれば、並列に接続された増幅器群を備える電力増幅装置において、非線形歪の発生を抑制しつつ、並列接続された増幅器群での電力効率の低下を抑制できる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施の形態の電力増幅装置の構成を示す図である。
【図２】図１に示した電力増幅装置１が各増幅器の出力レベルを同一にするときの処理手順を示すフローチャートである。
【図３】図１に示した電力増幅装置１が出力信号のＩＭ値に基づいて各ＦＥＴに印加するバイアス電圧を調整するときの処理手順を示すフローチャートである。
【図４】図１に示した電力増幅装置１が出力信号のＩＭ値に基づいてドレイン電圧を調整するときの処理手順を示すフローチャートである。
【図５】第２の実施の形態の電力増幅装置の構成を示す図である。
【図６】特許文献１に開示された並列接続ＦＥＴ回路の回路図である。
【発明を実施するための形態】
【００１８】
次に本発明について図面を参照して詳細に説明する。
【００１９】
（第１の実施の形態）
図１は第１の実施の形態の電力増幅装置の構成を示す図である。
【００２０】
図１に示すように、本実施形態の電力増幅装置１は、増幅処理部１０と、歪補償器３０と、方向性結合器３３を有する。なお、電力増幅装置１は、歪特性を良好にするために、飽和出力値から十分にマージン（バックオフ）を取った、線形性の高い出力レベルで使用される。
【００２１】
増幅処理部１０は、複数の増幅器を並列に接続して入力信号を所望の電力に増幅する機能を備え、可変アッテネータ１１と、ドライブアンプ１２と、入力検波器１３と、増幅器並列構成段１４と、出力検波器１８と、ＣＰＵ（Central Processing Unit）１９と、バイアス印加部２０と、電流検出器２１と、電圧供給部２２を有する。
【００２２】
可変アッテネータ１１は、外部から入力された信号を適切なレベルに減衰させる周知の減衰器である。
【００２３】
ドライブアンプ１２は、可変アッテネータ１１から出力された信号を適切なレベルに増幅して増幅器並列構成段１４に供給する。
【００２４】
増幅器並列構成段１４は、分配器１５と、第１の増幅器１６1〜第ｎの増幅器１６nと、合成器１７を有する。なお、本実施形態の各増幅器は、ＦＥＴで構成された、ＡＢ級増幅器またはＢ級増幅器である。
【００２５】
増幅器並列構成段１４では、ドライブアンプ１２から出力された信号を分配器１５が分配して第１の増幅器１６1〜第ｎの増幅器１６nに供給し、分配器１５によって分配された各信号を第１の増幅器１６1〜第ｎの増幅器１６nが増幅し、各増幅器によって増幅された信号を合成器１７が合成して外部に出力する。
【００２６】
入力検波器１３は、増幅器並列構成段１４に入力される信号のレベルを検出し、入力信号のレベルを示す入力レベル情報をＣＰＵ１９からの取得要求に応じて通知する。
【００２７】
一方、出力検波器１８は、増幅器並列構成段１４から出力された信号（つまり、電力増幅装置１の出力信号）のレベルを検出し、出力信号のレベルを示す出力レベル情報をＣＰＵ１９からの取得要求に応じて通知する。
【００２８】
バイアス印加部２０は、第１の増幅器１６1〜第ｎの増幅器１６nの増幅素子に個別にバイアスをかける装置であり、本実施形態のバイアス印加部２０は、各増幅器のＦＥＴにバイアス電圧Ｖｇ1〜Ｖｇnを供給し、ＣＰＵ１９からのバイアス制御信号に応じてバイアス電圧Ｖｇ1〜Ｖｇnの大きさを変更する。例えば、バイアス印加部２０は、ＣＰＵ１９からの制御信号をアナログ信号に変換するＤ／Ａ（デジタル／アナログ）変換器によって実現される。
【００２９】
電圧供給部２２は、電流検出器２１を介して、第１の増幅器１６1〜第ｎの増幅器１６nの増幅素子の出力端子に電源電圧を供給する電源装置であり、本実施形態の電圧供給部２２は、各増幅器のＦＥＴのドレイン端子にドレイン電圧Ｖｄを供給し、ＣＰＵ１９からの電圧制御信号に応じてドレイン電圧Ｖｄの大きさを変更する。
【００３０】
電流検出器２１は、第１の増幅器１６1〜第ｎの増幅器１６nの増幅素子にそれぞれ流れる電流量を測定する検出器であり、本実施形態の電流検出器２１は、各増幅器のＦＥＴに流れるドレイン電流（以降、動作電流と称する）の電流量（以降、動作電流量と称する）Ｉｄ1〜Ｉｄnを測定し、測定した動作電流量を示す電流量情報をＣＰＵ１９からの取得要求に応じて通知する。
【００３１】
方向性結合器３３は、増幅処理部１０の出力信号を取り出して歪補償器３０へ供給する。
【００３２】
歪補償器３０は、外部から入力された原信号を補正して増幅処理部１０へ出力する機能を備え、補正部３１および歪検出部３２を有する。なお、補正部３１および歪検出部３２は、例えば論理回路等から構成されるＬＳＩ（Large Scale Integration）あるいはプログラムにしたがって動作するＣＰＵやＤＳＰ（Digital Signal Processor）等によって実現される。
【００３３】
歪検出部３２は、方向性結合器３３から供給された、増幅処理部１０の出力信号に含まれる非線形歪を測定する検出器であり、本実施形態の歪検出部３２は、増幅処理部１０の出力信号に含まれる相互変調歪を示すＩＭ（inter-modulation distortion）値を測定し、測定したＩＭ値を示すＩＭ値情報を補正部３１に通知すると共に、ＣＰＵ１９からの取得要求に応じてＣＰＵ１９にも通知する。なお、相互変調歪は、近接した２つの周波数成分の間で生じる新たな周波数成分による歪であり、出力信号に非線形性がある（入力信号に対して完全に比例しない）場合に発生する。また、ＩＭ値の測定方法は、例えば特開２００５−２４４４３０号に記載されているため、ここでは詳細な説明を省略する。
【００３４】
補正部３１は、歪検出部３２が測定するＩＭ値が最良の値となるように、方向性結合器３３から供給された、増幅処理部１０の出力信号を用いて、外部から入力された原信号を補正して増幅処理部１０へ出力する。
【００３５】
ＣＰＵ１９は、入力検波器１３、出力検波器１８、電流検出器２１ならびに歪検出部３２から入力レベル情報、出力レベル情報、各増幅器の電流量情報ならびにＩＭ値情報をそれぞれ取得し、取得した情報に基づいて、可変アッテネータ１１の減衰量、バイアス印加部２０が各増幅器のＦＥＴに供給するバイアス電圧ならびに電圧供給部２２が各増幅器のＦＥＴに供給するドレイン電圧を調整する制御装置である。
【００３６】
以下に、本実施形態の電力増幅装置１の動作の概略について説明する。
【００３７】
まず、電力増幅装置１では、増幅器並列構成段１４の電力効率の低下を抑制するため、各増幅器の出力レベルを同一にし、合成器１７での合成損失を低減する必要がある。そして、本実施形態の第１の増幅器１６1〜第ｎの増幅器１６nは、ＦＥＴで構成された、ＡＢ級増幅器またはＢ級増幅器であるため、各増幅器のＦＥＴに印加するバイアス電圧Ｖｇ1〜Ｖｇnを変更することにより、各ＦＥＴに流れる動作電流量Ｉｄ1〜Ｉｄnを調整して各増幅器の出力レベルを同一にすることができる。
【００３８】
なお、電力増幅装置１への信号が未入力の状態で各ＦＥＴに流れるドレイン電流（以降、アイドル電流と称する）の量が全てのＦＥＴで同一になるように、各ＦＥＴへ印加するバイアス電圧を調整することも可能であるが、ＦＥＴは個体差が大きく、利得にばらつきがあるため、アイドル電流が同一になるように各ＦＥＴを調整しても、電力増幅装置１を定格出力にした時に各ＦＥＴに流れるドレイン電流（動作電流）が同一になるとは限らない。
【００３９】
そこで、本実施形態では、ＣＰＵ１９は、電力増幅装置１の出力レベルが定格出力となるように可変アッテネータ１１の減衰量を調整した状態で、各ＦＥＴに流れる動作電流量Ｉｄ1〜Ｉｄnを電流検出器２１から取得し、各動作電流量が同一になるように、バイアス制御信号を用いて、バイアス印加部２０が各ＦＥＴに印加するバイアス電圧Ｖｇ1〜Ｖｇnを調整する。
【００４０】
なお、各ＦＥＴに印加するバイアス電圧Ｖｇ1〜Ｖｇnを変更すると、各ＦＥＴの利得が変動し、電力増幅装置１の利得も変動する。そのため、電力増幅装置１の出力レベルが定格出力から外れるので、ＣＰＵ１９は、出力検波器１８から出力レベル情報を取得し、電力増幅装置１の出力レベルが定格出力となるように可変アッテネータ１１の減衰量を再調整する。
【００４１】
また、電力効率は消費電力に対する出力電力の比率であるので、増幅器並列構成段１４の電力効率の低下を抑制するためには、各ＦＥＴの消費電力を低減することが重要である。そして、ＡＢ級増幅器やＢ級増幅器では、ＦＥＴに印加するバイアス電圧を低減すると、そのＦＥＴに流れる動作電流量が減少するので、消費電力を低減できる。なお、電力増幅装置１の消費電力の大部分は、増幅器並列構成段１４の各増幅器のＦＥＴで消費されるので、各ＦＥＴの消費電力を低減することにより、電力増幅装置１全体の消費電力も低減できる。
【００４２】
そこで、ＣＰＵ１９は、各ＦＥＴに流れる動作電流量Ｉｄ1〜Ｉｄnを低減するようにバイアス電圧Ｖｇ1〜Ｖｇnを調整する。
【００４３】
一方、ＡＢ級増幅器やＢ級増幅器では、ＦＥＴに印加するバイアス電圧を低減しすぎると、クロスオーバー歪による非線形歪が発生する。そこで、出力信号の線形性を確保するようにＩＭ値の許容範囲を予め定めておき、ＣＰＵ１９は、その許容範囲にＩＭ値が収まるようにバイアス電圧Ｖｇ1〜Ｖｇnを調整する。
【００４４】
また、電力増幅装置１のバックオフ量が十分に大きい場合、増幅器並列構成段１４の各増幅器のＦＥＴに供給するドレイン電圧を低減することによって、各ＦＥＴの消費電力を低減してもよい。一方、ドレイン電圧を低減すると、各ＦＥＴの飽和出力値が小さくなり、バックオフ量が小さくなるため、ドレイン電圧を低減しすぎると、出力信号の線形性が低下する。そこで、ＣＰＵ１９は、出力信号の線形性を確保するように定められた許容範囲にＩＭ値が収まる条件下で、各ＦＥＴに供給するドレイン電圧Ｖｄを低減するように、電圧制御信号を用いて電圧供給部２２を制御する。
【００４５】
なお、ドレイン電圧Ｖｄを変更する場合も、ＣＰＵ１９は、出力検波器１８から出力レベル情報を取得し、電力増幅装置１の出力レベルが定格出力となるように可変アッテネータ１１の減衰量を調整する。
【００４６】
次に図１に示した電力増幅装置１が各増幅器の出力レベルを同一にするときの処理手順について、図２に示すフローチャートを用いて説明する。
【００４７】
図２に示すように、電力増幅装置１のＣＰＵ１９は、まず、電力増幅装置１へ信号が入力されていない状態で第１の増幅器１６1〜第ｎの増幅器１６nの各ＦＥＴに流れるアイドル電流の量が全てのＦＥＴで同一になるように、バイアス制御信号を用いて、バイアス印加部２０が各ＦＥＴに印加するバイアス電圧Ｖｇ1〜Ｖｇnを調整する（ステップＳ１）。
【００４８】
全てのＦＥＴに流れるアイドル電流の量が同一になるように調整すると、ＣＰＵ１９は、入力検波器１３から入力レベル情報を取得して増幅器並列構成段１４に信号が入力されているか否かを判定し、増幅器並列構成段１４に信号が入力されるまで待機する。そして、増幅器並列構成段１４に信号が入力されると、ＣＰＵ１９は、出力検波器１８から出力レベル情報を取得して電力増幅装置１の出力レベルを判別し、電力増幅装置１が定格出力になるように可変アッテネータ１１の減衰量を制御する（ステップＳ２）。
【００４９】
電力増幅装置１を定格出力にすると、ＣＰＵ１９は、電力増幅装置１の定格出力時に第１の増幅器１６1〜第ｎの増幅器１６nの各ＦＥＴに流れる動作電流の電流量情報を電流検出器２１から取得する。そして、ＣＰＵ１９は、各ＦＥＴの動作電流量が予め設定された電流量になるように、バイアス制御信号を用いてバイアス電圧Ｖｇ1〜Ｖｇnを調整する（ステップＳ３）。なお、動作電流量が予め設定された電流量より少ないＦＥＴに対しては印加するバイアス電圧を増加し、動作電流量が予め設定された電流量より多いＦＥＴに対しては印加するバイアス電圧を低減することにより、ＣＰＵ１９は、各ＦＥＴの動作電流量が同一になるように調整し、各増幅器の出力レベルを同一にする。
【００５０】
一方、各ＦＥＴに印加するバイアス電圧を変更すると、各ＦＥＴの利得が変動し、電力増幅装置１の出力レベルが定格出力から外れる。そのため、ＣＰＵ１９は、出力検波器１８から出力レベル情報を取得し、電力増幅装置１の出力レベルが定格出力となるように可変アッテネータ１１の減衰量を再調整する。その後、ＣＰＵ１９は、入力検波器１３から入力レベル情報を取得し、出力検波器１８から出力レベル情報を取得する。そして、ＣＰＵ１９は、入力レベル情報と出力レベル情報から増幅器並列構成段１４の利得を算出し、算出した利得が予め定められた範囲にあるか否かを判定する（ステップＳ４）。
【００５１】
増幅器並列構成段１４の利得が予め定められた範囲にない場合、ＣＰＵ１９は、再度、バイアス制御信号を用いてバイアス電圧Ｖｇ1〜Ｖｇnを調整する（ステップＳ５）。例えば、増幅器並列構成段１４の利得が大きい場合、ＣＰＵ１９は、バイアス電圧Ｖｇ1〜Ｖｇnを低減することにより、各ＦＥＴの動作電流量を減少させて出力レベルを減少させる。一方、増幅器並列構成段１４の利得が小さい場合、ＣＰＵ１９は、バイアス電圧Ｖｇ1〜Ｖｇnを増加することにより、各ＦＥＴの動作電流量を増加させて出力レベルを増加させる。なお、この場合も、ステップＳ３の処理と同様に、ＣＰＵ１９は、各ＦＥＴの動作電流量が同一になるようにバイアス電圧Ｖｇ1〜Ｖｇnを調整する。
【００５２】
そして、バイアス電圧Ｖｇ1〜Ｖｇnを再調整すると、ＣＰＵ１９は、再度、ステップＳ４へ移行して、増幅処理部１０の出力レベルが定格出力となるように可変アッテネータ１１の減衰量を調整し、増幅器並列構成段１４の利得が予め定められた範囲にあるか否かを判定する。
【００５３】
一方、増幅器並列構成段１４の利得が予め定められた範囲に入ると、ＣＰＵ１９は、バイアス電圧の調整処理を終了する。
【００５４】
次に図１に示した電力増幅装置１が出力信号のＩＭ値に基づいて各ＦＥＴに印加するバイアス電圧を調整するときの処理手順について、図３に示すフローチャートを用いて説明する。
【００５５】
なお、図３に示したフローチャートでは、電力増幅装置１には、出力信号の線形性を確保するようにＩＭ値の許容範囲（最小値〜最大値）が予め設定されているものとする。また、図３に示した処理の開始前に、図２に示した処理により、電力増幅装置１は、定格出力時の各増幅器の出力レベルが同一になるように調整しているものとする。
【００５６】
また、歪補償器３０には、常時、方向性結合器３３によって取り出された増幅処理部１０の出力信号が入力される。そして、歪検出部３２は、増幅処理部１０の出力信号のＩＭ値を測定して補正部３１に通知する。一方、補正部３１は、歪検出部３２が測定するＩＭ値が最良の値となるように、方向性結合器３３から供給された、増幅処理部１０の出力信号を用いて、外部から入力された原信号を補正して増幅処理部１０へ出力する。
【００５７】
図３に示すように、ＣＰＵ１９は、まず、歪検出部３２から増幅処理部１０の出力信号のＩＭ値情報を取得し（ステップＳ１１）、増幅処理部１０の出力信号のＩＭ値が許容範囲に収まっているか否かを判別する（ステップＳ１２）。
【００５８】
ＩＭ値が許容範囲に収まっている場合、ＣＰＵ１９は、バイアス電圧の調整処理を終了する。
【００５９】
一方、ＩＭ値が許容範囲に収まっていない場合、ＣＰＵ１９は、ＩＭ値が許容範囲に収まるように、バイアス制御信号を用いてバイアス電圧Ｖｇ1〜Ｖｇnを調整する（ステップＳ１３）。なお、ＣＰＵ１９は、ＩＭ値が許容範囲より良好な値を示す（出力信号の相互変調歪が小さい）場合、歪特性に余裕があるので、各ＦＥＴに印加するバイアス電圧を全体的に低減させて増幅器並列構成段１４の電力効率を高める。一方、ＣＰＵ１９は、ＩＭ値が許容範囲より悪い値を示す（出力信号の相互変調歪が大きい）場合、各ＦＥＴに印加するバイアス電圧を全体的に増加させて出力電力の線形性を高め、歪特性を良好にする。また、このとき、ＣＰＵ１９は、図２のステップＳ３の処理と同様に各ＦＥＴの動作電流量が同一になるようにバイアス電圧Ｖｇ1〜Ｖｇnを調整する。
【００６０】
各ＦＥＴに印加するバイアス電圧を変更すると、各ＦＥＴの利得が変動し、電力増幅装置１の出力レベルが定格出力から外れる。そのため、ＣＰＵ１９は、出力検波器１８から出力レベル情報を取得し、増幅処理部１０の出力レベルが定格出力となるように可変アッテネータ１１の減衰量を再調整する（ステップＳ１４）。
【００６１】
可変アッテネータ１１の減衰量を再調整すると、ＣＰＵ１９は、再度、ステップＳ１１へ移行して、歪検出部３２から増幅処理部１０の出力信号のＩＭ値情報を取得し、増幅処理部１０の出力信号のＩＭ値が許容範囲に収まっているか否かを判別する（ステップＳ１２）。
【００６２】
次に図１に示した電力増幅装置１が出力信号のＩＭ値に基づいてドレイン電圧を調整するときの処理手順について、図４に示すフローチャートを用いて説明する。
【００６３】
なお、図４に示したフローチャートでは、電力増幅装置１には、予め出力信号のＩＭ値の許容範囲が設定されているものとする。また、図４に示した処理の開始前に、図３に示した処理により、電力増幅装置１は、出力信号のＩＭ値に基づいて各ＦＥＴに印加するバイアス電圧を調整しており、出力信号のＩＭ値は、許容範囲に収まっているものとする。
【００６４】
また、図３に示した処理と同様に、電力増幅装置１の歪補償器３０には、常時、方向性結合器３３によって取り出された増幅処理部１０の出力信号が入力される。そして、歪検出部３２は、増幅処理部１０の出力信号のＩＭ値を測定して補正部３１に通知する。一方、補正部３１は、歪検出部３２が測定するＩＭ値が最良の値となるように、方向性結合器３３から供給された、増幅処理部１０の出力信号を用いて、外部から入力された原信号を補正して増幅処理部１０へ出力する。
【００６５】
図４に示すように、ＣＰＵ１９は、まず、各ＦＥＴに供給するドレイン電圧Ｖｄを低減するように、電圧制御信号を用いて電圧供給部２２を制御する（ステップＳ２１）。
【００６６】
各ＦＥＴに供給するドレイン電圧Ｖｄを変更すると、ＣＰＵ１９は、出力検波器１８から出力レベル情報を取得し、電力増幅装置１の出力レベルが定格出力となるように可変アッテネータ１１の減衰量を再調整する（ステップＳ２２）。
【００６７】
可変アッテネータ１１の減衰量を再調整すると、ＣＰＵ１９は、歪検出部３２から増幅処理部１０の出力信号のＩＭ値情報を取得し（ステップＳ２３）、増幅処理部１０の出力信号のＩＭ値が許容範囲に収まっているか否かを判別する（ステップＳ２４）。
【００６８】
ＩＭ値が許容範囲に収まっている場合、ＣＰＵ１９は、再度、ステップＳ２１へ移行して、各ＦＥＴに供給するドレイン電圧Ｖｄをさらに低減するように、電圧制御信号を用いて電圧供給部２２を制御する。
【００６９】
一方、ＩＭ値が許容範囲に収まっていない場合、ＣＰＵ１９は、各ＦＥＴに供給するドレイン電圧Ｖｄを、直前に設定していた電圧値に戻し（ステップＳ２５）、ドレイン電圧の調整処理を終了する。
【００７０】
なお、本実施形態では、各増幅器がＦＥＴで構成される例を示したが、本発明はこれに限定されるものではなく、例えば、各増幅器はバイポーラトランジスタで構成されるものでもよい。この場合、電流検出器２１は、各増幅器のバイポーラトランジスタに流れるコレクタ電流量を測定してＣＰＵ１９にコレクタ電流量を示す情報を通知すればよい。そして、バイアス印加部２０は、各バイポーラトランジスタに個別にバイアス電流を流し、ＣＰＵ１９からのバイアス制御信号に応じて各バイポーラトランジスタへ流すバイアス電流量を変更すればよい。また、電圧供給部２２は、各バイポーラトランジスタのコレクタ端子にコレクタ電圧を供給し、ＣＰＵ１９からの電圧制御信号に応じてコレクタ電圧を変更すればよい。
【００７１】
また、本実施形態では、各増幅器がＡＢ級増幅器またはＢ級増幅器である例を示したが、本発明はこれに限定されるものではなく、例えば、各増幅器はＡ級増幅器でもよい。この場合も、電力増幅装置１は、各ＦＥＴの動作電流量が同一となり、かつ、ＩＭ値が予め定められた範囲に収まるように、各ＦＥＴへ印加するバイアス電圧を調整すればよく、さらに、ＩＭ値が予め定められた範囲に収まる条件下でドレイン電圧を低減すればよい。
【００７２】
また、本実施形態では、電力増幅装置１は、出力信号の相互変調歪を測定し、その相互変調歪が予め定められた範囲に収まるように、各ＦＥＴへ印加するバイアス電圧や各ＦＥＴへ供給するドレイン電圧を調整する例を示したが、本発明はこれに限定されるものではない。バイアス電圧やドレイン電圧を調整するために参照する情報は非線形歪を示す情報ならどのようなものでもよく、例えば、電力増幅装置１は、出力信号の高調波歪を測定し、その高調波歪が予め定められた範囲に収まるように、各ＦＥＴへ印加するバイアス電圧を調整してもよい。
【００７３】
また、本実施形態では、電力増幅装置１を定格出力にした状態で、各ＦＥＴへ印加するバイアス電圧を調整する例を示したが、本発明はこれに限定されるものではない。電力増幅装置１の動作時の各増幅器の出力レベルを同一にするためには、電力増幅装置１の出力レベルを可能な限り大きくした状態でバイアス電圧を調整することが望ましいが、必ずしも電力増幅装置１を定格出力にする必要はない。例えば、バイアス電圧を調整するときの出力レベルを予め定めておき、電力増幅装置１の出力レベルをその定められたレベルにした状態でバイアス電圧を調整してもよい。
【００７４】
また、例えば、電力増幅装置１は、常時、各ＦＥＴに流れる動作電流量と出力信号のＩＭ値を測定し、各ＦＥＴの動作電流量が同一となり、ＩＭ値が予め定められた範囲に収まるように、各ＦＥＴへ印加するバイアス電圧を調整してもよい。その場合、電力増幅装置１は、可変アッテネータ１１の減衰量を調整して出力レベルを変更することなく、バイアス電圧を調整してよい。
【００７５】
また、本実施形態では、電力増幅装置１を定格出力にした状態で、各ＦＥＴへ供給するドレイン電圧を低減する例を示したが、本発明はこれに限定されるものではない。例えば、ドレイン電圧を調整するときの出力レベルを予め定めておき、電力増幅装置１の出力レベルをその定められたレベルにした状態でドレイン電圧を調整してもよい。この場合、電力増幅装置１は、その定められたレベル以下の出力レベルで動作するときの出力信号の線形性を確保できる。
【００７６】
以上説明したように、本実施形態によれば、電力増幅装置は、並列に接続された複数の増幅器を備え、各増幅器の増幅素子に流れる動作電流量が同一となり、出力信号の非線形歪の測定値が予め定められた範囲に収まるように、各増幅器の増幅素子へ印加するバイアス量を調整する。
【００７７】
これにより、電力増幅装置は、各増幅器の出力レベルを同一に保ちつつ、非線形歪が十分に小さい（良好な）場合、バイアス量を低減して各増幅器の電力消費を抑制し、非線形歪が大きい（悪い）場合、バイアス量を増加して出力信号の歪特性を良好にする。従って、並列に接続された複数の増幅器を備える電力増幅装置において、非線形歪の発生を抑制しつつ、並列接続された増幅器群での電力効率の低下を抑制できる。
【００７８】
また、本実施形態の電力増幅装置は、自装置の出力レベルを予め定められたレベルにした状態で、各増幅器の増幅素子へ印加するバイアス量を調整する。これにより、電力増幅装置は、各増幅器の増幅素子へ印加するバイアス量の調整処理を常時実施しなくても、動作時の各増幅器の出力レベルのばらつきを抑制できるので、バイアス量の調整処理による処理負荷の増大を抑制しつつ、並列接続された増幅器群での電力効率の低下を抑制できる。
【００７９】
また、本実施形態の電力増幅装置は、自装置の出力レベルを予め定められた出力レベルにした状態で、出力信号の非線形歪の測定値が予め定められた範囲に収まる条件下で各増幅器の増幅素子の出力端子へ供給する電圧を低減する。これにより、電力増幅装置は、各増幅素子へ供給する電圧の調整処理を常時実施することなく、その定められた出力レベルで動作する場合の出力信号の線形性を確保しつつ、各増幅素子へ供給する電圧を低減できる。従って、電力増幅装置は、予め定められた出力レベルで動作する場合、各増幅素子へ供給する電圧の調整処理による処理負荷の増大を抑制しつつ、出力信号の線形性を確保すると共に各増幅器の消費電力の増大を抑制できる。
【００８０】
（第２の実施の形態）
図５は、第２の実施の形態の電力増幅装置の構成を示す図である。
【００８１】
図５に示すように、本実施形態の電力増幅装置１は、第１の増幅器１６1〜第ｎの増幅器１６nを並列に接続した増幅器群と、入力信号を分配して第１の増幅器１６1〜第ｎの増幅器１６nに供給する分配器１５と、第１の増幅器１６1〜第ｎの増幅器１６nの出力信号を合成する合成器１７と、第１の増幅器１６1〜第ｎの増幅器１６nの増幅素子へ個別にバイアスをかけるバイアス印加部２０と、電流検出器２１は第１の増幅器１６1〜第ｎの増幅器１６nの増幅素子に流れる動作電流量を測定する電流検出器２１と、合成器１７が合成した信号に含まれる非線形歪を測定する歪検出部３２と、ＣＰＵ１９を有する。
【００８２】
そして、ＣＰＵ１９は、電流検出器２１から各増幅器の増幅素子に流れる動作電流量を示す情報を取得すると共に、歪検出部３２から非線形歪の測定値を取得し、各増幅器の増幅素子の動作電流量が同一となり、非線形歪の測定値が予め定められた範囲に収まるように、バイアス印加部２０が各増幅器の増幅素子へ印加するバイアス量を調整する。
【００８３】
以上、第２の実施の形態においても、並列に接続された複数の増幅器を備える電力増幅装置は、非線形歪の発生を抑制しつつ、並列接続された増幅器群での電力効率の低下を抑制できる。
【符号の説明】
【００８４】
１  電力増幅装置
１０  増幅処理部
１１  可変アッテネータ
１２  ドライブアンプ
１３  入力検波器
１４  増幅器並列構成段
１５  分配器
１６1  第１の増幅器
１６2  第２の増幅器
１６3  第３の増幅器
１６n  第ｎの増幅器
１７  合成器
１８  出力検波器
１９  ＣＰＵ
２０  バイアス印加部
２１  電流検出器
２２  電圧供給部
３０  歪補償器
３１  補正部
３２  歪検出部
３３  方向性結合器
１１１  ＦＥＴ1
１１２  電源制御部
１１３  Ｒｆ1
１１４  ｉ1
１１５  Ｖｆ1
１２１  ＦＥＴ2
１２２  ＯＰ2
１２３  Ｒｆ2
１２４  ｉ2
１２５  Ｖｆ2
１３１  ＦＥＴn
１３２  ＯＰn
１３３  Ｒｆn
１３４  ｉn
１３５  Ｖｆn
１４４  Ｉ
【図１】
2011199357.tif 000003
【図２】
2011199357.tif 000004
【図３】
2011199357.tif 000005
【図４】
2011199357.tif 000006
【図５】
2011199357.tif 000007
【図６】
2011199357.tif 000008