(57)【要約】      （修正有）【課題】イレーズ時のトランジスタの閾値ロスを抑止可能で、イレーズ特性の向上を図ることが可能な半導体装置を提供する。【解決手段】制御系は、非選択の第２のビットライン／ＢＬに接続されたメモリセル１１１−０，１１１−２に接続される隣接ワードワインＷＬ０，ＷＬ２の駆動信号を非活性化状態（ローレベル）に設定して、選択された第１のビットラインＢＬに接続されたメモリセル１１１−１に接続される選択ワードラインＷＬ１の駆動信号を活性化させた（ハイレベルに設定した）後、その選択ワードラインＷＬ１をフローティング状態に保持し、隣接ワードラインＷＬ０．ＷＬ２を活性化状態（ハイレベル）に振幅させ、隣接ワードラインＷＬ０，ＷＬ２と選択ワードラインＷＬ１の容量結合により、選択ワードラインＷＬ１をドライブさせ昇圧させる。【選択図】図７
2011054226.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数のメモリセルと、
マトリクス配列の各列に対応して配線された第１のビットラインおよび第２のビットラインと、
マトリクス配列の各行に対応して配線された複数のワードラインと、
上記第１のビットライン、上記第２のビットライン、および上記ワードラインの電位制御する制御系と、を有し、
上記第１のビットラインおよび上記第２のビットラインには、マトリクス配列の同列に配置されたメモリセルが接続され、
上記各メモリセルは、
記憶素子と、
上記記憶素子と上記第１のビットラインまたは上記第２のビットラインとの間に接続され、制御端子が対応する行に配線された上記ワードラインに接続されたアクセストランジスタと、を含み、
上記アクセストランジスタは、
駆動信号が第１電位の活性化状態で導通状態を保持し、第２電位の非活性化状態で非導通状態を保持し、
上記制御系は、
非選択の上記第１のビットラインまたは上記第２のビットラインに接続されたメモリセルに接続される隣接ワードワインの駆動信号を非活性化状態に設定して、
選択された上記第２のビットラインまたは上記第１のビットラインに接続されたメモリセルに接続される選択ワードラインの駆動信号を活性化させた後、当該ワードラインをフローティング状態に保持し、
上記隣接ワードラインを活性化状態に振幅させ、上記隣接ワードラインと上記選択ワードラインの容量結合により、当該選択ワードラインをドライブさせる
半導体装置。
【請求項２】
上記第１のビットラインおよび上記第２のビットラインには、
マトリクス配列の同列に配置された複数のメモリセルが、１行毎に上記第１のビットラインまたは上記第２のビットラインに交互に接続され、
上記制御系は、
上記選択ワードラインに隣接する２つのワードラインのうち少なくとも一方を上記隣接ワードラインとして上記非活性化状態への制御、および上記活性化状態への振幅制御を行う
請求項１記載の半導体装置。
【請求項３】
上記制御系は、
上記選択ワードラインに対して行方向の両側に隣接する２つのワードラインを上記隣接ワードラインとして上記非活性化状態への制御、および上記活性化状態への振幅制御を行う
請求項２記載の半導体装置。
【請求項４】
上記制御系は、
上記選択ワードラインに対して行方向の両側に隣接する２つのワードラインのいずれか一方を上記隣接ワードラインとして上記非活性化状態への制御、および上記活性化状態への振幅制御を行う
請求項２記載の半導体装置。
【請求項５】
上記第１のビットラインおよび上記第２のビットラインには、
マトリクス配列の同列に配置された複数のメモリセルが、連続する複数行単位で同一の上記第１のビットラインまたは上記第２のビットラインに接続され、
上記制御系は、
上記選択ワードラインに対して行方向の両側に隣接する２つのワードラインのうち、選択されたビットラインと異なる非選択のビットラインに接続されたメモリセルが接続されるワードラインを上記隣接ワードラインとして上記非活性化状態への制御、および上記活性化状態への振幅制御を行う
請求項１記載の半導体装置。
【請求項６】
上記各メモリセルは、
第１の電極と第２の電極との間に記憶層が挟まれて形成され、上記第１の電極と上記第２の電極との間に電圧が印加されることによって抵抗値が変化する記憶素子と、
上記記憶素子と上記第１のビットラインまたは上記第２のビットラインとの間に接続され、制御端子が対応する行に配線された上記ワードラインに接続されたアクセストランジスタと、を含む
請求項１から５のいずれか一に記載の半導体装置。
【請求項７】
上記制御系は、
非選択の上記第１のビットラインまたは上記第２のビットラインに接続されたメモリセルに接続される隣接ワードワインのローレベル状態に設定して、
選択された上記第２のビットラインまたは上記第１のビットラインに接続されたメモリセルに接続される選択ワードラインをハイレベル電位にチャージした後、当該ワードラインをフローティング状態に保持し、
上記隣接ワードラインをハイレベルに振幅させ、上記隣接ワードラインと上記選択ワードラインの容量結合により、当該選択ワードラインをドライブさせる
請求項１から６のいずれか一に記載の半導体装置。
【請求項８】
上記制御系は、
非選択の上記第１のビットラインまたは上記第２のビットラインに接続されたメモリセルに接続される隣接ワードワインをハイレベル状態に設定して、
選択された上記第２のビットラインまたは上記第１のビットラインに接続されたメモリセルに接続される選択ワードラインをローレベル電位にチャージした後、当該ワードラインをフローティング状態に保持し、
上記隣接ワードラインをローレベルに振幅させ、上記隣接ワードラインと上記選択ワードラインの容量結合により、当該選択ワードラインをドライブさせる
請求項１から６のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型メモリ素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
抵抗変化型メモリを有する半導体装置は、たとえば特許文献１に提案されている。
以下、非特許文献１を参照して抵抗変化型メモリセルの構成について説明する。
【０００３】
図１は、抵抗変化型メモリセルの構成について説明するための図である。
【０００４】
１つのメモリセルＭＣは、図１に示すように、選択トランジスタを形成する１つのトランジスタＴ１と記憶素子を形成する１つの抵抗Ｒ１により構成される。すなわち、１メモリセルは１トランジスタ１抵抗（１Ｔ１Ｒ）により構成される。
下部電極（図１では第４メタル層）１１と上部電極１２間に抵抗変化層１３とイオン源層１４を挟み、抵抗変化層１３に伝導経路があるか、ないかで記憶素子として機能する。抵抗変化層１３はたとえばＳｉ０２等の絶縁体であり、イオン源層１４はたとえばＳ，Ｓｅ，Ｔｅの内少なくとも１種のカルコゲン元素とＣｕ、Ａｇ、Ｚｎの内少なくとも１種の金属元素とを含む導電層である。伝導経路はこの金属元素を含んで形成される。
【０００５】
抵抗Ｒ１は、書き込み（Ｗｒｉｔｅ、以下ライトという場合もある）時には低抵抗化され、消去（Ｅｒａｓｅ、以下イレーズという場合もある）時には高抵抗化される。
【０００６】
図２（Ａ），（Ｂ）は、抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の電位関係を示す図である。図３（Ａ），（Ｂ）は、抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の等価回路である。図４は、Write電流値とCell抵抗との関係を示す図である。
【０００７】
図２に示すように、電流印加極性を変えることでライト（Write）・イレーズ（Erase）を切り替えている。抵抗変化型メモリセルの低抵抗化（Write）時には、図２（Ａ）に示すように、上部電極１２に３Ｖを印加し、下部電極１１に０Ｖを印加する。これにより、イオン源層１４内でイオン化した金属元素が抵抗変化層１３内に拡散して伝導経路が形成されて、メモリセルは低抵抗化される。
抵抗変化型メモリセルの高抵抗化（Erase）時には、図２（Ｂ）に示すように、上部電極１２に０Ｖを印加し、下部電極１１に１．７Ｖを印加する。これにより、抵抗変化層１３内に拡散した金属元素がイオン源層１４内に戻り、メモリセルは高抵抗化される。
図３（Ａ），（Ｂ）において、低抵抗化（Write）、高抵抗化（Erase）時の電流の方向は抵抗体に記述した矢印で判断する。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】<A Novel Resistance Memory with High Scalability and Nanosecond Switching> K. Aratani, K. Ohba, T. Mizuguchi, S. Yasuda, T. Shiimoto, T. Tsushima, T. Sone, K. Endo, A. Kouchiyama, S. Sasaki, A. Maesaka, N. Yamada, and H. Narisawa , Technical Digest IEDM 2007, pp.783-786
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、１Ｔ１Ｒ型メモリセルの１ＴはｎチャネルＭＯＳ（ＮＭＯＳ）を想定した場合、ライト方向に電流を流す場合はソースが接地される。このため、図４（Ａ）および（Ｂ）に示すように、メモリ素子抵抗によらず最大印加電流はワードラインＷＬの電位のみで決まる。
一方、イレーズ方向に電流を流す場合、ソース電位はＩＲ変動する。このため、図５（Ａ）および（Ｂ）に示すように、ソースフォロア動作となる。したがって、たとえばＷＬ=ＢＬ=３Ｖでドライブしたとしても閾値Ｖｔｈ（たとえば１Ｖ）分の電圧ロスが発生する。
このように、１Ｔ１Ｒ型メモリセルにおいては、イレーズ時にソースフォロア動作となるために発生する電圧ロス起因のイレーズ特性が劣化するという不利益がある。
【００１０】
ちなみに、１トランジスタ１キャパシタ（１Ｔ１Ｃ）のＤＲＡＭでは、キャパシタ電位をハイ（Ｈ）電位に保持するために、同様にＷＬ電圧からＶｔｈ電圧だけロスしてしまう。そのため、ＷＬ電圧をキャパシタのＨ電位よりも昇圧し（たとえば、キャパシタＨ電圧１．８Ｖに対して、ＷＬ電圧３Ｖ）、トランジスタを線形領域で動作させることでＶｔｈロスを無くしている。
【００１１】
また、Ｖｔｈロスを補償するためではないが、フローティングゲート等のフラッシュメモリでも書き込み・消去特性を向上させる目的でＷＬ昇圧をするのが一般的である。
しかし、電源を昇圧する場合、チャージポンプ回路を具備する必要が有り、高コストとなる。また動作電流やスタンバイ電流の増加も発生する。
【００１２】
本発明は、イレーズ時のトランジスタの閾値ロスを抑止可能で、イレーズ特性の向上を図ることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、マトリクス状に配列された複数のメモリセルと、マトリクス配列の各列に対応して配線された第１のビットラインおよび第２のビットラインと、マトリクス配列の各行に対応して配線された複数のワードラインと、上記第１のビットライン、上記第２のビットライン、および上記ワードラインの電位制御する制御系と、を有し、
上記第１のビットラインおよび上記第２のビットラインには、マトリクス配列の同列に配置されたメモリセルが接続され、上記各メモリセルは、記憶素子と、上記記憶素子と上記第１のビットラインまたは上記第２のビットラインとの間に接続され、制御端子が対応する行に配線された上記ワードラインに接続されたアクセストランジスタと、を含み、上記アクセストランジスタは、駆動信号が第１電位の活性化状態で導通状態を保持し、第２電位の非活性化状態で非導通状態を保持し、上記制御系は、非選択の上記第１のビットラインまたは上記第２のビットラインに接続されたメモリセルに接続される隣接ワードワインの駆動信号を非活性化状態に設定して、選択された上記第２のビットラインまたは上記第１のビットラインに接続されたメモリセルに接続される選択ワードラインの駆動信号を活性化させた後、当該ワードラインをフローティング状態に保持し、上記隣接ワードラインを活性化状態に振幅させ、上記隣接ワードラインと上記選択ワードラインの容量結合により、当該選択ワードラインをドライブさせる。
【発明の効果】
【００１４】
本発明によれば、イレーズ時のトランジスタの閾値ロスを抑止可能で、イレーズ特性の向上を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】抵抗変化型メモリセルの構成について説明するための図である。
【図２】抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の電位関係を示す図である。
【図３】抵抗変化型メモリセルの低抵抗化（Write）、高抵抗化（Erase）時の等価回路である。
【図４】Write時のソースフォロワ動作および特性例を示す図である。
【図５】Erase時のソースフォロワ動作および特性例を示す図である。
【図６】本発明の実施形態に係る半導体装置の全体構成を示すブロック図である。
【図７】第１の実施形態のメモリアレイ部の具体的な構成例を示す図である。
【図８】Ｙアドレスプリデコーダの基本的な構成例を示す回路図である。
【図９】Ｘアドレスプリデコーダの基本的な構成例を示す回路図である。
【図１０】本実施形態に係るカラムスイッチドライバの構成例を示す図である。
【図１１】本実施形態に係るワードラインドライバの構成例を示す図である。
【図１２】５行目のワードラインＷＬ５が選択ワードラインの場合の図１１の回路の動作波形を示す図である。
【図１３】図７の回路の動作波形を示す図である。
【図１４】本第２の実施形態に係るメモリアレイ部の具体的な構成例を示す図である。
【図１５】図１４の回路の動作波形を示す図である。
【図１６】本第３の実施形態に係るメモリアレイ部の具体的な構成例を示す図である。
【図１７】図１６の回路の動作波形を示す図である。
【図１８】本第４の実施形態に係るメモリアレイ部の具体的な構成例を示す図である。
【図１９】図１８の回路の動作波形を示す図である。
【図２０】本第５の実施形態に係るメモリアレイ部の具体的な構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
【００１７】
＜１．第１の実施形態＞
図６は、本発明の実施形態に係る半導体装置の全体構成を示すブロック図である。
【００１８】
半導体装置１００は、図６に示すように、メモリアレイ部１１０、プリデコーダ１２０、カラムスイッチ（ＣＳＬ）ドライバ１３０、カラムスイッチ１４０、およびワードラインドライバ１５０を有する。
半導体装置１００は、リード・ライト・イレーズ制御部（以下、制御部）１６０、プレートドライバ１７０、およびライト・イレーズドライバ（以下、ライトドライバ）１８０を有する。
半導体装置１００は、センスアンプ１９０、ロジックブロック２００、および入出力バッファ（Input/Output Buffer）２１０を有している。
【００１９】
メモリアレイ部１１０は、複数のメモリセル、たとえば抵抗変化型ＲＡＭセル１１１がｍ行ｎ列（ｍ×ｎ）のマトリクス状に配置されている。
【００２０】
例としてメモリセル１１１が図１のデバイス構造を有するものとする。
メモリセル１１１は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、第１の電極と第２の電極との間に印加される電圧によって抵抗値が変化する記憶素子（抵抗）１１２と、ワードラインＷＬによって制御されるアクセストランジスタ１１３を有する。
【００２１】
メモリアレイ部１１０においては、メモリセル１１１の行配列にそれぞれ対応した、各行に、アクセストランジスタ用のワードラインＷＬ＜０＞〜ＴＷＬ＜ｍ＞が配線されている。
そして、ワードラインＷＬ＜０＞〜ＴＷＬ＜ｍ＞は、別個にキャパシタを設けることなく、隣接するワードライン同士で容量結合可能である。
【００２２】
また、メモリアレイ部１１０においては、メモリセル１１１の列配列にそれぞれ対応した、各列に、第１のビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞および第２のビットライン／ＢＬ＜０＞〜／ＢＬ＜ｎ＞、が、ワードラインと直交するように配線されている。
すなわち、本実施形態においては、いわゆる折り返しビットライン（Ｆｏｌｄｅｄ  ｂｉｔ  ｌｉｎｅ）方式が採用されている。
なお、／は反転を意味する。
【００２３】
第１のビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞および第２のビットライン／ＢＬ＜０＞〜／ＢＬ＜ｎ＞には、メモリセルのマトリクス配列の同列に配置された異なるメモリセル１１１が接続される。
【００２４】
同一行に配置されたメモリセル１１１のアクセストランジスタ１１３のゲート電極は、対応する行に配線されたワードラインＴＷＬ＜０＞〜ＴＷＬ＜ｍ＞に共通に接続されている。
同一列に配置されたメモリセル１１１のアクセストランジスタ１１３の一方の拡散層（たとえばドレイン領域）が、対応する列に配線された第１のビットラインＢＬ＜０＞〜ＢＬ＜ｎ＞または第２のビットライン／ＢＬ＜０＞〜／ＢＬ＜ｎ＞に接続されている。
また、各メモリセル１１１において、記憶素子（抵抗）１１２の一端がプレート電圧供給ラインＶＰＬＡＴＥに接続され、他端がアクセストランジスタ１１３の他方の拡散層（ソース領域）に接続されている。
【００２５】
［第１の実施形態のメモリアレイ部の具体的な構成例］
図７は、本第１の実施形態のメモリアレイ部の具体的な構成例を示す図である。
【００２６】
図７では、理解を容易にするため、ある１列で０行目、１行目、２行目の３つのメモリセル１１１−０，１１１−１，１１１−２、３つのワードラインＷＬ０，ＷＬ１，ＷＬ２、および１組の第１のビットラインおよび第２のビットライン／ＢＬのみを示している。
【００２７】
本第１の実施形態においては、第１のビットラインＢＬおよび第２のビットライン／ＢＬには、マトリクス配列の同列に配置された複数のメモリセルが、１行毎に異なる第１のビットラインまたは第２のビットラインに交互に接続されている。
具体的には、０行目に配置されたメモリセル１１１−０は、そのアクセストランジスタ１１３−０のドレインが第２のビットライン／ＢＬに接続されている。
次の１行目に配置されたメモリセル１１１−１は、そのアクセストランジスタ１１３−１のドレインが第１のビットラインＢＬに接続されている。
次の２行目に配置されたメモリセル１１１−２は、そのアクセストランジスタ１１３−２のドレインが第２のビットライン／ＢＬに接続されている。
【００２８】
０行目に配置されたメモリセル１１１−０は、そのアクセストランジスタ１１３−０のゲートが０行目に配線されたワードラインＷＬ０に接続されている。
１行目に配置されたメモリセル１１１−１は、そのアクセストランジスタ１１３−１のゲートが１行目に配線されたワードラインＷＬ１に接続されている。
２行目に配置されたメモリセル１１１−２は、そのアクセストランジスタ１１３−２のゲートが２行目に配線されたワードラインＷＬ２に接続されている。
【００２９】
そして、上述したように、隣接するワードライン同士ＷＬ０とＷＬ１、ＷＬ１とＷＬ２は、別個にキャパシタを設けることなく、容量結合可能である。
各ワードラインＷＬ０，ＷＬ１，ＷＬ２の端部には、駆動信号を対応するワードラインＷＬ０，ＷＬ１，ＷＬ２に印加するドライバＤＲＶ０，ＤＲＶ１，ＤＲＶ２が接続されている。
【００３０】
メモリセル１１１−０，１１１−１，１１１−２のアクセストランジスタ１１３−０，１１３−１，１１３−２に印加される駆動信号ＳＤ０，ＳＤ１，ＳＤ２が第１電位の活性化状態で導通状態を保持し、第２電位の非活性化状態で非導通状態を保持する。
本第１の実施形態においては、アクセストランジスタはｎチャネルＭＯＳ（ＮＭＯＳ）により形成されていることから、第１電位はハイレベル、たとえば電源電圧相当のレベルであり、第２電位はローレベル、たとえば基準電位相当のレベルである。
【００３１】
ドライバＤＲＶ０，ＤＲＶ１，ＤＲＶ２は、ワードラインドライバ１５０の出力段に並列に配置される。
【００３２】
ドライバＤＲＶ０は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ０およびＮＭＯＳトランジスタＮＴ０により形成される。
ＰＭＯＳトランジスタＰＴ０のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ０のドレインに接続され、その接続点によりノードＮＤ０が形成されている。ＮＭＯＳトランジスタＮＴ０のソースが基準電位、たとえばグランドＧＮＤに接続されている。
そして、ノードＮＤ０にワードラインＷＬ０の一端側が接続されている。
ＰＭＯＳトランジスタＰＴ０のゲートは、プリデコーダ１２０によるワードラインドライブ信号／ＷＬＥＰ０の供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ０のゲートは、プリデコーダ１２０によるワードラインドライブ信号ＷＬＥＮ０の供給ラインに接続されている。
ワードラインドライブ信号ＷＬＥＮ０と／ＷＬＥＰ０は相補的なレベルをとる。
【００３３】
ドライバＤＲＶ１は、ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１により形成される。
ＰＭＯＳトランジスタＰＴ１のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ１のドレインに接続され、その接続点によりノードＮＤ１が形成されている。ＮＭＯＳトランジスタＮＴ１のソースが基準電位、たとえばグランドＧＮＤに接続されている。
そして、ノードＮＤ１にワードラインＷＬ１の一端側が接続されている。
ＰＭＯＳトランジスタＰＴ１のゲートは、プリデコーダ１２０によるワードラインドライブ信号／ＷＬＥＰ１の供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ１のゲートは、プリデコーダ１２０によるワードラインドライブ信号ＷＬＥＮ１の供給ラインに接続されている。
ワードラインドライブ信号ＷＬＥＮ１と／ＷＬＥＰ１は相補的なレベルをとる。
【００３４】
ドライバＤＲＶ２は、ＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２により形成される。
ＰＭＯＳトランジスタＰＴ２のソースが電源電圧ＶＤＤの供給ラインＬＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ２のドレインに接続され、その接続点によりノードＮＤ２が形成されている。ＮＭＯＳトランジスタＮＴ２のソースが基準電位、たとえばグランドＧＮＤに接続されている。
そして、ノードＮＤ２にワードラインＷＬ２の一端側が接続されている。
ＰＭＯＳトランジスタＰＴ２のゲートは、プリデコーダ１２０によるワードラインドライブ信号／ＷＬＥＰ２の供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ２のゲートは、プリデコーダ１２０によるワードラインドライブ信号ＷＬＥＮ２の供給ラインに接続されている。
ワードラインドライブ信号ＷＬＥＮ２と／ＷＬＥＰ２は相補的なレベルをとる。
【００３５】
第１のビットラインＢＬ、第２のビットライン／ＢＬ、およびワードラインＷＬ０，ＷＬ１，ＷＬ２の電位制御は、ドライバＤＲＶ０，ＤＲＶ１，ＤＲＶ２を含む制御系により行われる。
制御系は、プリデコーダ１２０、カラムスイッチ（ＣＳＬ）ドライバ１３０、カラムスイッチ１４０、ワードラインドライバ１５０、制御部１６０、プレートドライバ１７０、ライトドライバ１８０を含んで構成される。
【００３６】
制御系は、選択されたメモリセルへのアクセスする際に次のように第１のビットラインＢＬ、第２のビットライン／ＢＬ、およびワードラインＷＬ０，ＷＬ１，ＷＬ２の電位制御を行う。
制御系は、非選択の第１のビットラインＢＬまたは第２のビットライン／ＢＬに接続されたメモリセルに接続される隣接ワードワインの駆動信号を非活性化状態に設定する。
次に、制御系は、選択された第２のビットライン／ＢＬまたは第１のビットラインＢＬに接続されたメモリセルに接続される選択ワードラインの駆動信号を活性化させた後、この選択ワードラインをフローティング（ハイインピーダンスＨｉＺ）状態に保持する。
制御系は、隣接ワードラインを活性化状態に振幅させ、隣接ワードラインと選択ワードラインの容量結合により、選択ワードラインをオーバドライブさせる。
【００３７】
たとえば、メモリセル１１１−１が選択された場合、選択ビットラインは第１のビットラインＢＬとなり、非選択ビットラインは第２のビットライン／ＢＬとなる。
選択ワードラインはワードラインＷＬ１となり、非選択の隣接ワードラインはワードラインＷＬ０、ＷＬ２となる。
この例は、制御系は、非選択の第２のビットライン／ＢＬに接続されたメモリセル１１１−０，１１１−２に接続される隣接ワードワインＷＬ０，ＷＬ２の駆動信号ＳＤ，ＳＤ２を非活性化状態（本例ではローレベル）に設定する。
次に、制御系は、選択された第１ビットラインＢＬに接続されたメモリセル１１１−１に接続される選択ワードラインＷＬ１の駆動信号ＳＤ１を活性化させた（ハイレベルに設定した）後、選択ワードラインＷＬ１をハイインピーダンスＨｉＺ状態に保持する。
制御系は、２つの隣接ワードラインＷＬ０，ＷＬ２を活性化状態（ハイレベル）に振幅させ、隣接ワードラインＷＬ０と選択ワードラインＷＬ１、隣接ワードラインＷＬ２と選択ワードラインＷＬ１の容量結合により選択ワードラインＷＬ１をオーバドライブさせる。
【００３８】
この制御系による、選択されたメモリセルへのアクセスする際の第１のビットラインＢＬ、第２のビットライン／ＢＬ、およびワードラインＷＬ０，ＷＬ１，ＷＬ２の電位制御については、後でさらに詳述する。
【００３９】
以下に、制御系を構成する、プリデコーダ１２０、カラムスイッチ（ＣＳＬ）ドライバ１３０、カラムスイッチ１４０、ワードラインドライバ１５０、制御部１６０、プレートドライバ１７０、ライトドライバ１８０等の構成および機能について説明する。
【００４０】
［制御系の構成、機能］
プリデコーダ１２０は、入力アドレスをプリデコードして、Ｘアドレス系とＹアドレス系に分け、Ｘアドレスプリデコーダ１２０Ｂおよびカラムスイッチドライバ１３０に供給する。
プリデコーダ１２０は、たとえばＹアドレスプリデコーダおよびＸアドレスプリデコーダを含んで構成される。
【００４１】
図８は、本実施形態に係るＹアドレスプリデコーダの基本的な構成例を示す回路図である。
図８のＹアドレスプリデコーダ１２０Ａは、基本的な構成として２アドレスＹ０，Ｙ１の入力に対応した構成を有している。
【００４２】
このＹアドレスプリデコーダ１２０Ａは、２入力のＮＡＮＤ回路ＮＡ１２１Ｙ〜ＮＡ１２４Ｙ、インバータＩＶ１２１Ｙ〜ＩＮＶ１２４Ｙ、およびノット回路ＮＯＴ１２１Ｙ〜ＮＯＴ１２４Ｙを有する。
ＮＡＮＤ回路ＮＡ１２１Ｙ，ＮＡ１２３Ｙの第１入力、並びに、インバータＩＶ１２１Ｙ、ＩＶ１２３Ｙの入力がＹアドレスＹ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１２１Ｙの第２入力、ＮＡＮＤ回路ＮＡ１２２Ｙの第２入力、並びに、インバータＩＶ１２２Ｙ，ＩＶ１２４Ｙの入力がＹアドレスＹ１の入力ラインに接続されている。
そして、インバータＩＶ１２１Ｙの出力がＮＡＮＤ回路ＮＡ１２２Ｙの第１入力に接続され、インバータＩＶ１２２Ｙの出力がＮＡＮＤ回路ＮＡ１２３Ｙの第２入力に接続されている。
インバータＩＶ１２３Ｙの出力がＮＡＮＤ回路ＮＡ１２４Ｙの第１入力に接続され、インバータＩＶ１２４Ｙの出力がＮＡＮＤ回路ＮＡ１２４Ｙの第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１２１Ｙの出力がノット回路ＮＯＴ１２１Ｙの入力に接続され、ＮＡＮＤ回路ＮＡ１２２Ｙの出力がノット回路ＮＯＴ１２２Ｙの入力に接続されている。
ＮＡＮＤ回路ＮＡ１２３Ｙの出力がノット回路ＮＯＴ１２３Ｙの入力に接続され、ＮＡＮＤ回路ＮＡ１２４Ｙの出力がノット回路ＮＯＴ１２４Ｙの入力に接続されている。
【００４３】
このＹアドレスプリデコーダ１２０Ａにおいては、Ｙアドレス（Ｙ１，Ｙ０）が（０，０）の場合、ノット回路ＮＯＴ１２４ＹからＹセレクト信号Ｙ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（０，１）の場合、ノット回路ＮＯＴ１２３ＹからＹセレクト信号Ｙ ＳＥＬ２が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，０）の場合、ノット回路ＮＯＴ１２２ＹからＹセレクト信号Ｙ ＳＥＬ１が活性化されたアクティブのハイレベルで出力される。
Ｙアドレス（Ｙ１，Ｙ０）が（１，１）の場合、ノット回路ＮＯＴ１２１ＹからＹセレクト信号Ｙ ＳＥＬ０が活性化されたアクティブのハイレベルで出力される。
【００４４】
Ｘアドレスプリデコーダ１２０Ｂは、ＸアドレスＸ０、Ｘ１、・・を受けて選択するワードラインを指定するＸセレクト信号Ｘ ＳＥＬ０，１，・・・をアクティブ（たとえばハイレベル）にしてワードラインドライバ１５０に出力する。
【００４５】
図９は、本実施形態に係るＸアドレスプリデコーダの基本的な構成例を示す回路図である。
図９のＸアドレスプリデコーダ１２０Ｂは、基本的な構成として２アドレスＸ０，Ｘ１の入力に対応した構成を有している。
【００４６】
このＸアドレスプリデコーダ１２０Ｂは、２入力のＮＡＮＤ回路ＮＡ１２１Ｘ〜ＮＡ１２４Ｘ、インバータＩＶ１２１Ｘ〜１２４Ｘ、およびノット回路ＮＯＴ１２１Ｘ〜１２４Ｘを有する。
ＮＡＮＤ回路ＮＡ１２１Ｘ，ＮＡ１２３Ｘの第１入力、並びに、インバータＩＶ１２１Ｘ、ＩＶ１２３Ｘの入力がＸアドレスＸ０の入力ラインに接続されている。
ＮＡＮＤ回路ＮＡ１２１Ｘの第２入力、ＮＡＮＤ回路ＮＡ１２２Ｘの第２入力、並びに、インバータＩＶ１２２Ｘ，ＩＶ１２４Ｘの入力がＸアドレスＸ１の入力ラインに接続されている。
そして、インバータＩＶ１２１Ｘの出力がＮＡＮＤ回路ＮＡ１２２Ｘの第１入力に接続され、インバータＩＶ１２２のＸ出力がＮＡＮＤ回路ＮＡ１２３Ｘの第２入力に接続されている。
インバータＩＶ１２３Ｘの出力がＮＡＮＤ回路ＮＡ１２４Ｘの第１入力に接続され、インバータＩＶ１２４Ｘの出力がＮＡＮＤ回路ＮＡ１２４Ｘの第２入力に接続されている。
ＮＡＮＤ回路ＮＡ１２１Ｘの出力がノット回路ＮＯＴ１２１Ｘの入力に接続され、ＮＡＮＤ回路ＮＡ１２２Ｘの出力がノット回路ＮＯＴ１２２Ｘの入力に接続されている。
ＮＡＮＤ回路ＮＡ１２３Ｘの出力がノット回路ＮＯＴ１２３Ｘの入力に接続され、ＮＡＮＤ回路ＮＡ１２４Ｘの出力がノット回路ＮＯＴ１２４Ｘの入力に接続されている。
【００４７】
このＸアドレスプリデコーダ１２０Ｂにおいては、Ｘアドレス（Ｘ１，Ｘ０）が（０，０）の場合、ノット回路ＮＯＴ１２４ＸからＸセレクト信号Ｘ ＳＥＬ３がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（０，１）の場合、ノット回路ＮＯＴ１２３ＸからＸセレクト信号Ｘ ＳＥＬ２がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，０）の場合、ノット回路ＮＯＴ１２２ＸからＸセレクト信号Ｘ ＳＥＬ１がアクティブのハイレベルで出力される。
Ｘアドレス（Ｘ１，Ｘ０）が（１，１）の場合、ノット回路ＮＯＴ１Ｘ１ＸからＸセレクト信号Ｘ ＳＥＬ０がアクティブのハイレベルで出力される。
【００４８】
カラムスイッチドライバ１３０は、ＹアドレスプリデコーダよるＹセレクト信号Ｙ ＳＥＬ、制御部１６０によるカラムスイッチイネーブル信号ＣＳＬＥに応答して、カラムスイッチ信号ＣＳＬ＜０＞，／ＣＳＬ＜０＞〜ＣＳＬ＜ｍ＞，／ＣＳＬ＜ｍ＞を生成する。
カラムスイッチドライバ１３０は、このカラムスイッチ信号ＣＳＬＥによりＹアドレスで指定されたカラムスイッチを駆動する（オン状態にする）。
【００４９】
図１０は、本実施形態に係るカラムスイッチドライバの構成例を示す図である。
【００５０】
図１０のカラムスイッチドライバ１３０は、２入力のＮＡＮＤ回路ＮＡ１３１，ＮＡ１３２、およびノット回路ＮＯＴ１３１，ＮＯＴ１３２を有する。
ＮＡＮＤ回路ＮＡ１３１にはＹアドレスプリデコーダ１２０Ａで生成されたＹセレクト信号Ｙ ＳＥＬ０および制御部１６０によるカラムスイッチイネーブル信号ＣＳＬＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３１に出力される。
このノット回路ＮＯＴ１３１を介した駆動信号によりＹアドレスにより指定された列のカラムスイッチが駆動される。
【００５１】
同様に、ＮＡＮＤ回路ＮＡ１３２にはＹアドレスプリデコーダ１２０Ａで生成されたＹセレクト信号Ｙ ＳＥＬ１および制御部１６０によるカラムスイッチイネーブル信号ＣＳＬＥが入力され、その否定的論理積の結果がノット回路ＮＯＴ１３２に出力される。
このノット回路ＮＯＴ１３２を介した駆動信号によりＹアドレスにより指定された列のカラムスイッチが駆動される。
【００５２】
カラムスイッチ１４０は、各ビットラインＢＬ＜０＞、／ＢＬ＜０＞〜ＢＬ＜ｎ＞，／ＢＬ＜ｎ＞とカラムビットラインＣＢＬとを選択的に接続する複数のカラムスイッチＣＳＷが各ビットライン単位で配置されている。
カラムスイッチ１４０は、カラムスイッチドライバ１３０によりＹアドレスで指定されたカラムスイッチが駆動する（オン状態にする）。
【００５３】
ワードラインドライバ１５０は、Ｘアドレスプリデコーダで指定されたＸアドレスおよびプリデコーダ１２０により供給されるワードライン信号／ＷＬ１Ｐ，／ＷＬ１Ｎ，ＷＬ２Ｐ，ＷＬ２Ｎに応じて選択ワードラインおよびその隣接ワードラインを駆動する。
【００５４】
図１１は、本実施形態に係るワードラインライバの構成例を示す図である。
【００５５】
図１１の例では、４行目のワードラインＷＬ４、５行目のワードラインＷＬ５、６行目のワードラインＷＬ６、および７行目のワードラインＷＬ７の駆動系１５４〜１５７を具体的に示している。
【００５６】
ワードラインドライバ１５０は、ワードライン信号／ＷＬ１Ｐが伝搬される信号ラインＬＳ１、ワードライン信号／ＷＬ１Ｎが伝搬される信号ラインＬＳ２を有する。
ワードラインドライバ１５０は、ワードライン信号ＷＬ２Ｐが伝搬される信号ラインＬＳ３、ワードライン信号ＷＬ２Ｎが伝搬される信号ラインＬＳ４を有する。
【００５７】
ワードラインＷＬ４の駆動系１５４は、インバータＩＶ１５４１〜ＩＶ１５４４、ＮＯＲ回路ＮＲ１５４１、負入力のＡＮＤ回路ＡＤ１５４１〜ＡＤ１５４４、負入力のＯＲ回路Ｏ１５４１およびドライバＤＲＶ４−１，ＤＲＶ４−２を有する。
また、駆動系１５４は、ドライバＤＲＶ４−１を形成するＰＭＯＳトランジスタＰＴ４−１，ＮＭＯＳトランジスタＮＴ４−１、ドライバＤＲＶ４−２を形成するＰＭＯＳトランジスタＰＴ４−２，ＮＭＯＳトランジスタＮＴ４−２を有する。
さらに、駆動系１５４は、ＮＭＯＳトランジスタＮＴ４−３を有する。
【００５８】
駆動系１５４において、インバータＩＶ１５４１の入力がＸセレクト信号Ｘ ＳＥＬ４の入力ラインに接続され、インバータＩＶ１５４１の出力がＡＮＤ回路ＡＤ１５４１，ＡＤ１５４２、およびＯＲ回路Ｏ１５４１の第１入力に接続されている。
ＮＯＲ回路ＮＲ１５４１の第１入力がＸセレクト信号Ｘ ＳＥＬ３の入力ラインに接続され、第２入力がＸセレクト信号Ｘ ＳＥＬ５の入力ラインに接続されている。ＮＯＲ回路ＮＲ１５４１の出力がＡＮＤ回路ＡＤ１５４３，ＡＤ１５４４、およびＯＲ回路Ｏ１５４１の第２入力に接続されている。
ＡＮＤ回路ＡＤ１５４１の第２入力が信号ラインＬＳ１に接続され、出力がインバータＩＶ１５４２の入力に接続されている。インバータＩＶ１５４２の出力がワードラインドライブ信号／Ｗ４Ｐの出力ラインとしてドライバＤＲＶ４−１のＰＭＯＳトランジスタＰＴ４−１のゲートに接続されている。
ＡＮＤ回路ＡＤ１５４２の第２入力が信号ラインＬＳ２に接続され、出力がワードラインドライブ信号Ｗ４Ｎの出力ラインとしてドライバＤＲＶ４−１のＮＭＯＳトランジスタＮＴ４−１のゲートに接続されている。
ＡＮＤ回路ＡＤ１５４３の第２入力が信号ラインＬＳ３に接続され、出力がインバータＩＶ１５４３の入力に接続されている。インバータＩＶ１５４３の出力がワードラインドライブ信号／Ｗ４ＰＡの出力ラインとしてドライバＤＲＶ４−２のＰＭＯＳトランジスタＰＴ４−２のゲートに接続されている。
ＡＮＤ回路ＡＤ１５４４の第２入力が信号ラインＬＳ４に接続され、出力がワードラインドライブ信号Ｗ４ＮＡの出力ラインとしてドライバＤＲＶ４−２のＮＭＯＳトランジスタＮＴ４−２のゲートに接続されている。
ＯＲ回路Ｏ１５４１の出力がインバータＩＶ１５４４の入力に接続されている。インバータＩＶ１５４４の出力が信号Ｗ４ＲＥＳの出力ラインとしてＮＭＯＳトランジスタＮＴ４−３のゲートに接続されている。
なお、ワードラインドライブ信号／Ｗ４Ｐ、／Ｗ４ＰＡは、図７のワードラインドライブ信号／ＷＬＥＰ０〜２に相当し、ワードラインドライブ信号Ｗ４Ｎ、Ｗ４ＮＡは、図７のワードラインドライブ信号ＷＬＥＮ０〜２に相当する。
【００５９】
ワードラインＷＬ５の駆動系１５５は、インバータＩＶ１５５１〜ＩＶ１５５４、ＮＯＲ回路ＮＲ１５５１、負入力のＡＮＤ回路ＡＤ１５５１〜ＡＤ１５５４、負入力のＯＲ回路Ｏ１５５１およびドライバＤＲＶ５−１，ＤＲＶ５−２を有する。
また、駆動系１５５は、ドライバＤＲＶ５−１を形成するＰＭＯＳトランジスタＰＴ５−１，ＮＭＯＳトランジスタＮＴ５−１、ドライバＤＲＶ５−２を形成するＰＭＯＳトランジスタＰＴ５−２，ＮＭＯＳトランジスタＮＴ５−２を有する。
さらに、駆動系１５５は、ＮＭＯＳトランジスタＮＴ５−３を有する。
【００６０】
駆動系１５５において、インバータＩＶ１５５１の入力がＸセレクト信号Ｘ ＳＥＬ５の入力ラインに接続され、インバータＩＶ１５５１の出力がＡＮＤ回路ＡＤ１５５１，ＡＤ１５５２、およびＯＲ回路Ｏ１５５１の第１入力に接続されている。
ＮＯＲ回路ＮＲ１５５１の第１入力がＸセレクト信号Ｘ ＳＥＬ４の入力ラインに接続され、第２入力がＸセレクト信号Ｘ ＳＥＬ６の入力ラインに接続されている。ＮＯＲ回路ＮＲ１５５１の出力がＡＮＤ回路ＡＤ１５５３，ＡＤ１５５４、およびＯＲ回路Ｏ１５５１の第２入力に接続されている。
ＡＮＤ回路ＡＤ１５５１の第２入力が信号ラインＬＳ１に接続され、出力がインバータＩＶ１５５２の入力に接続されている。インバータＩＶ１５５２の出力がワードラインドライブ信号／Ｗ５Ｐの出力ラインとしてドライバＤＲＶ５−１のＰＭＯＳトランジスタＰＴ５−１のゲートに接続されている。
ＡＮＤ回路ＡＤ１５５２の第２入力が信号ラインＬＳ２に接続され、出力がワードラインドライブ信号Ｗ５Ｎの出力ラインとしてドライバＤＲＶ５−１のＮＭＯＳトランジスタＮＴ５−１のゲートに接続されている。
ＡＮＤ回路ＡＤ１５５３の第２入力が信号ラインＬＳ３に接続され、出力がインバータＩＶ１５５３の入力に接続されている。インバータＩＶ１５５３の出力がワードラインドライブ信号／Ｗ５ＰＡの出力ラインとしてドライバＤＲＶ５−２のＰＭＯＳトランジスタＰＴ５−２のゲートに接続されている。
ＡＮＤ回路ＡＤ１５５４の第２入力が信号ラインＬＳ４に接続され、出力がワードラインドライブ信号Ｗ５ＮＡの出力ラインとしてドライバＤＲＶ５−２のＮＭＯＳトランジスタＮＴ５−２のゲートに接続されている。
ＯＲ回路Ｏ１５５１の出力がインバータＩＶ１５５４の入力に接続されている。インバータＩＶ１５５４の出力が信号Ｗ５ＲＥＳの出力ラインとしてＮＭＯＳトランジスタＮＴ５−３のゲートに接続されている。
なお、ワードラインドライブ信号／Ｗ５Ｐ、／Ｗ５ＰＡは、図７のワードラインドライブ信号／ＷＬＥＰ０〜２に相当し、ワードラインドライブ信号Ｗ５Ｎ、Ｗ５Ａは、図７のワードラインドライブ信号ＷＬＥＮ０〜２に相当する。
【００６１】
ワードラインＷＬ６の駆動系１５６は、インバータＩＶ１５６１〜ＩＶ１５６４、ＮＯＲ回路ＮＲ１５６１、負入力のＡＮＤ回路ＡＤ１５６１〜ＡＤ１５６４、負入力のＯＲ回路Ｏ１５６１およびドライバＤＲＶ６−１，ＤＲＶ６−２を有する。
また、駆動系１５６は、ドライバＤＲＶ６−１を形成するＰＭＯＳトランジスタＰＴ６−１，ＮＭＯＳトランジスタＮＴ６−１、ドライバ６−２を形成するＰＭＯＳトランジスタＰＴ６−２，ＮＭＯＳトランジスタＮＴ６−２を有する。
さらに、駆動系１５６は、ＮＭＯＳトランジスタＮＴ６−３を有する。
【００６２】
駆動系１５６において、インバータＩＶ１５６１の入力がＸセレクト信号Ｘ ＳＥＬ６の入力ラインに接続され、インバータＩＶ１５６１の出力がＡＮＤ回路ＡＤ１５６１，ＡＤ１５６２、およびＯＲ回路Ｏ１５６１の第１入力に接続されている。
ＮＯＲ回路ＮＲ１５６１の第１入力がＸセレクト信号Ｘ ＳＥＬ５の入力ラインに接続され、第２入力がＸセレクト信号Ｘ ＳＥＬ７の入力ラインに接続されている。ＮＯＲ回路ＮＲ１５６１の出力がＡＮＤ回路ＡＤ１５６３，ＡＤ１５６４、およびＯＲ回路Ｏ１５６１の第２入力に接続されている。
ＡＮＤ回路ＡＤ１５６１の第２入力が信号ラインＬＳ１に接続され、出力がインバータＩＶ１５６２の入力に接続されている。インバータＩＶ１５６２の出力がワードラインドライブ信号／Ｗ６Ｐの出力ラインとしてドライバＤＲＶ６−１のＰＭＯＳトランジスタＰＴ６−１のゲートに接続されている。
ＡＮＤ回路ＡＤ１５６２の第２入力が信号ラインＬＳ２に接続され、出力がワードラインドライブ信号Ｗ６Ｎの出力ラインとしてドライバＤＲＶ６−１のＮＭＯＳトランジスタＮＴ６−１のゲートに接続されている。
ＡＮＤ回路ＡＤ１５６３の第２入力が信号ラインＬＳ３に接続され、出力がインバータＩＶ１５６３の入力に接続されている。インバータＩＶ１５６３の出力がワードラインドライブ信号／Ｗ６ＰＡの出力ラインとしてドライバＤＲＶ６−２のＰＭＯＳトランジスタＰＴ６−２のゲートに接続されている。
ＡＮＤ回路ＡＤ１５６４の第２入力が信号ラインＬＳ４に接続され、出力がワードラインドライブ信号Ｗ６ＮＡの出力ラインとしてドライバＤＲＶ６−２のＮＭＯＳトランジスタＮＴ６−２のゲートに接続されている。
ＯＲ回路Ｏ１５６１の出力がインバータＩＶ１５６４の入力に接続されている。インバータＩＶ１５６４の出力が信号Ｗ６ＲＥＳの出力ラインとしてＮＭＯＳトランジスタＮＴ６−３のゲートに接続されている。
なお、ワードラインドライブ信号／Ｗ６Ｐ、／Ｗ６ＰＡは、図７のワードラインドライブ信号／ＷＬＥＰ０〜２に相当し、ワードラインドライブ信号Ｗ６Ｎ、Ｗ６Ａは、図７のワードラインドライブ信号ＷＬＥＮ０〜２に相当する。
【００６３】
ワードラインＷＬ７の駆動系１５７は、インバータＩＶ１５７１〜ＩＶ１５７４、ＮＯＲ回路ＮＲ１５７１、負入力のＡＮＤ回路ＡＤ１５７１〜ＡＤ１５７４、負入力のＯＲ回路Ｏ１５７１およびドライバＤＲＶ７−１，ＤＲＶ７−２を有する。
また、駆動系１５７は、ドライバＤＲＶ７−１を形成するＰＭＯＳトランジスタＰＴ７−１，ＮＭＯＳトランジスタＮＴ７−１、ドライバＤＲＶ７−２を形成するＰＭＯＳトランジスタＰＴ７−２，ＮＭＯＳトランジスタＮＴ７−２を有する。
さらに、駆動系１５７は、ＮＭＯＳトランジスタＮＴ７−３を有する。
【００６４】
駆動系１５７において、インバータＩＶ１５７１の入力がＸセレクト信号Ｘ ＳＥＬ７の入力ラインに接続され、インバータＩＶ１５７１の出力がＡＮＤ回路ＡＤ１５７１，ＡＤ１５７２、およびＯＲ回路Ｏ１５７１の第１入力に接続されている。
ＮＯＲ回路ＮＲ１５７１の第１入力がＸセレクト信号Ｘ ＳＥＬ６の入力ラインに接続され、第２入力がＸセレクト信号Ｘ ＳＥＬ８の入力ラインに接続されている。ＮＯＲ回路ＮＲ１５７１の出力がＡＮＤ回路ＡＤ１５７３，ＡＤ１５７４、およびＯＲ回路Ｏ１５７１の第２入力に接続されている。
ＡＮＤ回路ＡＤ１５７１の第２入力が信号ラインＬＳ１に接続され、出力がインバータＩＶ１５７２の入力に接続されている。インバータＩＶ１５７２の出力がワードラインドライブ信号／Ｗ７Ｐの出力ラインとしてドライバＤＲＶ７−１のＰＭＯＳトランジスタＰＴ７−１のゲートに接続されている。
ＡＮＤ回路ＡＤ１５７２の第２入力が信号ラインＬＳ２に接続され、出力がワードラインドライブ信号Ｗ７Ｎの出力ラインとしてドライバＤＲＶ７−１のＮＭＯＳトランジスタＮＴ７−１のゲートに接続されている。
ＡＮＤ回路ＡＤ１５７３の第２入力が信号ラインＬＳ３に接続され、出力がインバータＩＶ１５７３の入力に接続されている。インバータＩＶ１５７３の出力がワードラインドライブ信号／Ｗ７ＰＡの出力ラインとしてドライバＤＲＶ７−２のＰＭＯＳトランジスタＰＴ７−２のゲートに接続されている。
ＡＮＤ回路ＡＤ１５７４の第２入力が信号ラインＬＳ４に接続され、出力がワードラインドライブ信号Ｗ７ＮＡの出力ラインとしてドライバＤＲＶ７−２のＮＭＯＳトランジスタＮＴ７−２のゲートに接続されている。
ＯＲ回路Ｏ１５７１の出力がインバータＩＶ１５７４の入力に接続されている。インバータＩＶ１５７４の出力が信号Ｗ７ＲＥＳの出力ラインとしてＮＭＯＳトランジスタＮＴ７−３のゲートに接続されている。
なお、ワードラインドライブ信号／Ｗ７Ｐ、／Ｗ７ＰＡは、図７のワードラインドライブ信号／ＷＬＥＰ０〜２に相当し、ワードラインドライブ信号Ｗ７Ｎ、Ｗ７Ａは、図７のワードラインドライブ信号ＷＬＥＮ０〜２に相当する。
【００６５】
図１２（Ａ）〜（Ｔ）は、５行目のワードラインＷＬ５が選択ワードラインの場合の図１１の回路の動作波形を示す図である。
【００６６】
ワードラインＷＬ５が選択ワードラインの場合の動作を簡単に説明する。
この場合、図１２（Ｂ）に示すように、Ｘセレクト信号Ｘ ＳＥＬ５がハイレベルになる。このとき、図１２（Ａ），（Ｃ），（Ｄ）に示すように他のＸセレクト信号Ｘ ＳＥＬはローレベルのままである。
このとき、選択ワードラインＷＬ５に隣接するワードラインＷＬ４、ＷＬ６はローレベルに保持される。
次に、図１２（Ｅ），（Ｆ）に示すように、ワードライン信号／ＷＬ１Ｎがハイレベルに設定されると同時並列的にワードライン信号／ＷＬ１Ｐがワンショットパルスとして印加される。
これにより、駆動系１５５において、図１２（Ｊ），（Ｋ）に示すように、ワードラインドライブ信号／Ｗ５Ｐがローレベル、ワードラインドライブ信号Ｗ５Ｎがローレベルとなる。その結果、ワードラインＷＬ５がハイレベルとなる。
次に、図１２（Ｇ），（Ｈ）に示すように、ワードライン信号／ＷＬ２Ｎにハイレベルのパルスを、ワードライン信号／ＷＬ２Ｐにローレベルのパルスが印加される。
これにより、図１２（Ｑ），（Ｐ）に示すように、駆動系１５４，１５６のワードラインドライブ信号／Ｗ４ＰＡ，／Ｗ６ＰＡがローレベルとなり、ワードラインドライブ信号Ｗ４ＮＡ，Ｗ６ＮＡがローレベルとなる。
その結果、隣接ワードラインＷＬ４、ＷＬ６がハイレベルに切り替わり（振幅し）、隣接ワードラインＷＬ４、ＷＬ６がハイレベルへの立ち上がりにより容量結合された選択ワードラインＷＬ５が昇圧される。
【００６７】
制御部１６０は、リード信号ＲＤをアクティブで受けると、リードイネーブル信号ＲＤＷをアクティブにして、センスアンプ１９０に出力する。
制御部１６０は、ライト信号ＷＲＴを受けると、ライトイネーブル信号ＷＥ、ライトイネーブル信号ＷＲＴＥをライトドライバ１８０およびプレートドライバ１７０に出力する。
制御部１６０は、イレーズ信号ＥＲＳを受けると、イレーズイネーブル信号ＥＲＳＥ、ライトイネーブル信号ＷＲＴＥをライトドライバ１８０およびプレートドライバ１７０に出力する。
【００６８】
プレートドライバ１７０は、リードイネーブル信号ＲＤＷをアクティブで受けると、カラムビットラインＣＢＬおよびプレート電圧ラインをセンスアンプ１９０に接続する。
プレートドライバ１７０は、ライトイネーブル信号ＷＲＴＥまたはイレーズイネーブル信号ＥＲＳＥをアクティブで受けると、カラムビットラインＣＢＬおよびプレート電圧ラインをライトドライバ１８０に接続する。
【００６９】
ライトドライバ１８０は、ライトおよびイレーズ時において、カラムスイッチ１４０を介して第１のビットラインＢＬおよび第２のビットライン／ＢＬに接続されるカラムラインのドライブ制御を行う。
【００７０】
センスアンプ１９０は、リードデータを増幅して入出力バッファ２１０に出力する。
【００７１】
次に、本第１の実施形態に係る制御系の具体的な動作について、図７および図１３（Ａ）〜（Ｋ）に関連付けて説明する。
【００７２】
図１３（Ａ）〜（Ｋ）は、図７の回路の動作波形を示す図である。
図１３（Ａ）は０行目のワードラインドライブ信号／ＷＬＥＰ０を、図１３（Ｂ）は０行目のワードラインドライブ信号ＷＬＥＮ０を、それぞれ示している。
図１３（Ｃ）は１行目のワードラインドライブ信号／ＷＬＥＰ１を、図１３（Ｄ）は１行目のワードラインドライブ信号ＷＬＥＮ１を、それぞれ示している。
図１３（Ｅ）は２行目のワードラインドライブ信号／ＷＬＥＰ２を、図１３（Ｆ）は２行目のワードラインドライブ信号ＷＬＥＮ２を、それぞれ示している。
図１３（Ｇ）は０行目のワードラインＷＬ０の電位（ＳＤ０のレベル）を、図１３（Ｈ）は１行目のワードラインＷＬ１の電位（ＳＤ１のレベル）を、図１３（Ｉ）は２行目のワードラインＷＬ２の電位（ＳＤ２のレベル）を、それぞれ示している。
図１３（Ｊ）は第１のビットラインＢＬの電位を、図１３（Ｋ）は第２のビットライン／ＢＬの電位を、それぞれ示している。
【００７３】
ここでは、一例としてメモリセル１１１−１が選択された場合の動作を説明する。
この場合、選択ビットラインは第１のビットラインＢＬとなり、非選択ビットラインは第２のビットライン／ＢＬとなる。
選択ワードラインはワードラインＷＬ１となり、非選択の隣接ワードラインはワードラインＷＬ０、ＷＬ２となる。
【００７４】
まず、図１３（Ａ）〜（Ｆ）に示すように、以下の制御が行われる。
ワードラインドライブ信号／ＷＬＥＰ０，ＷＬＥＮ０、／ＷＬＥＰ１，ＷＬＥＮ１、／ＷＬＥＰ２，ＷＬＥＮ２がハイレベルでワードラインドライバ１５０のドライバＤＲＶ０，ＤＲＶ１，ＤＲＶ２に供給される。
これにより、各ドライバＤＲＶ０，ＤＲＶ１，ＤＲＶ２のＰＭＯＳトランジスタＰＴ０，ＰＴ１，ＰＴ２が非導通状態となり、ＮＭＯＳトランジスタＮＴ０，ＮＴ１，ＮＴ２が導通状態となる。
その結果、非選択の第２のビットライン／ＢＬに接続されたメモリセル１１１−０，１１１−２に接続される隣接ワードワインＷＬ０，ＷＬ２の駆動信号ＳＤ１，ＳＤ２が非活性化状態であるローレベルに設定される。
このとき、選択ワードラインＷＬ１の駆動信号ＳＤ１も非活性化状態であるローレベルに設定されている。
【００７５】
この状態で、図１３（Ｃ），（Ｄ）に示すように、ワードラインドライブ信号／ＷＬＥＰ１，ＷＬＥＮ１がハイレベルからローレベルに切り替えられる。
その結果、ドライバＤＲＶ１のＰＭＯＳトランジスタＰＴ１が導通状態に切り替わり、ＮＭＯＳトランジスタＮＴ１が非導通状態に切り替わる。
これにより、選択された第１ビットラインＢＬに接続されたメモリセル１１１−１に接続される選択ワードラインＷＬ１の駆動信号ＳＤ１が活性化状態であるハイレベル（ＶＤＤレベル）に設定される。
その後、ワードラインドライブ信号ＷＬＥＮ１がローレベルに保持された状態で、ワードラインドライブ信号／ＷＬＥＰ１がローレベルからハイレベルに切り替えられる。
その結果、ドライバＤＲＶ１のＮＭＯＳトランジスタＮＴ１が非導通状態に保持されたまま、ＰＭＯＳトランジスタＰＴ１が非導通状態に切り替わる。
これにより、選択ワードラインＷＬ１は活性化状態であるハイレベル（ＶＤＤレベル）状態からハイインピーダンスＨｉＺ状態に切り替わり、選択ワードラインＷＬ１は、ＨｉＺ状態に保持される。
【００７６】
この状態で、図１３（Ａ）〜（Ｆ）に示すように、ワードラインドライブ信号／ＷＬＥＰ０，ＷＬＥＮ０、／ＷＬＥＰ２，ＷＬＥＮ２がハイレベルからローレベルに切り替えられる。
その結果、ドライバＤＲＶ０のＮＭＯＳトランジスタＮＴ０が非導通状態に切り替わりＰＭＯＳトランジスタＰＴ０が導通状態に切り替わる。
同様に、ドライバＤＲＶ２のＮＭＯＳトランジスタＮＴ２が非導通状態に切り替わり、ＰＭＯＳトランジスタＰＴ２が導通状態に切り替わる。
これにより、２つの隣接ワードラインＷＬ０，ＷＬ２が活性化状態であるハイレベルに振幅する。
その結果、隣接ワードラインＷＬ０と選択ワードラインＷＬ１、隣接ワードラインＷＬ２と選択ワードラインＷＬ１の容量結合により選択ワードラインＷＬ１がオーバドライブされ、昇圧される。
【００７７】
たとえば、隣接ワードラインＷＬ０と選択ワードラインＷＬ１との容量結合で昇圧される電圧は、隣接ワードラインＷＬ０の持つ寄生容量も含めた全容量をＣａｌｌ、結合容量をＣｃとすると、｛ＶＤＤ＋Ｃｃ・Ｃａｌｌ＊ＶＤＤ｝まで昇圧される。
隣接ワードラインＷＬ２と選択ワードラインＷＬ１との容量結合で昇圧される電圧についても同様である。
ただし、ドライバＤＲＶ０，ＤＲＶ２のＰＭＯＳトランジスタＰＴ０，ＰＴ２のソース電位はＶＤＤのままであることから、昇圧電圧の上限は、｛ＶＤＤ＋Ｖｔｐ｝に制限される。ここで、ＶｔｐはＰＭＯＳトランジスタの閾値電圧Ｖｔｈである。
【００７８】
本第１の実施形態によれば、容量結合による昇圧効果により、イレーズ時の閾値Ｖｔｈロスが抑止され、イレーズ特性が向上する。
【００７９】
なお、本実施形態においては、選択ワードラインの隣接ワードラインが駆動される（オンされる）が、折り返しビットライン方式を採用していることから選択ワードラインにより選択されるメモリセルに対して干渉することはなく、問題ない。
【００８０】
＜２．第２の実施形態＞
図１４は、本第２の実施形態に係るメモリアレイ部の具体的な構成例を示す図である。
図１５（Ａ）〜（Ｋ）は、図１４の回路の動作波形を示す図である。
【００８１】
本第２の実施形態に係るメモリアレイ部１１０Ａが第１の実施形態に係るメモリアレイ部１１０と異なる点は、メモリセル１１１Ａのアクセストランジスタ１１３ＡがＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタで形成されていることにある。
【００８２】
本第２の実施形態においては、アクセストランジスタはＰＭＯＳにより形成されていることから、第１電位はローレベル、たとえば基準電位相当のレベルであり、第２電位はハイレベル、たとえば電源電圧相当のレベルである。
【００８３】
ここで、図１４の回路の動作を図１５（Ａ）〜（Ｋ）に関連付けて説明する。
図１５（Ａ）は０行目のワードラインドライブ信号／ＷＬＥＰ０を、図１５（Ｂ）は０行目のワードラインドライブ信号ＷＬＥＮ０を、それぞれ示している。
図１５（Ｃ）は１行目のワードラインドライブ信号／ＷＬＥＰ１を、図１５（Ｄ）は１行目のワードラインドライブ信号ＷＬＥＮ１を、それぞれ示している。
図１５（Ｅ）は２行目のワードラインドライブ信号／ＷＬＥＰ２を、図１５（Ｆ）は２行目のワードラインドライブ信号ＷＬＥＮ２を、それぞれ示している。
図１５（Ｇ）は０行目のワードラインＷＬ０の電位（ＳＤ０のレベル）を、図１５（Ｈ）は１行目のワードラインドＷＬ１の電位（ＳＤ１のレベル）を、図１５（Ｉ）は２行目のワードラインＷＬ２の電位（ＳＤ２のレベル）を、それぞれ示している。
図１５（Ｊ）は第１のビットラインＢＬの電位を、図１５（Ｋ）は第２のビットライン／ＢＬの電位を、それぞれ示している。
【００８４】
ここでは、一例としてメモリセル１１１Ａ−１が選択された場合の動作を説明する。
この場合、選択ビットラインは第１のビットラインＢＬとなり、非選択ビットラインは第２のビットライン／ＢＬとなる。
選択ワードラインはワードラインＷＬ１となり、非選択の隣接ワードラインはワードラインＷＬ０、ＷＬ２となる。
【００８５】
まず、図１５（Ａ）〜（Ｆ）に示すように、以下の制御が行われる。
ワードラインドライブ信号／ＷＬＥＰ０，ＷＬＥＮ０、／ＷＬＥＰ１，ＷＬＥＮ１、／ＷＬＥＰ２，ＷＬＥＮ２がローレベルでワードラインドライバ１５０のドライバＤＲＶ０，ＤＲＶ１，ＤＲＶ２に供給される。
これにより、各ドライバＤＲＶ０，ＤＲＶ１，ＤＲＶ２のＰＭＯＳトランジスタＰＴ０，ＰＴ１，ＰＴ２が導通状態となり、ＮＭＯＳトランジスタＮＴ０，ＮＴ１，ＮＴ２が非導通状態となる。
その結果、非選択の第２のビットライン／ＢＬに接続されたメモリセル１１１−０，１１１−２に接続される隣接ワードワインＷＬ０，ＷＬ２の駆動信号ＳＤ１，ＳＤ２が非活性化状態であるハイレベルに設定される。
このとき、選択ワードラインＷＬ１の駆動信号ＳＤ１も非活性化状態であるハイレベルに設定されている。
【００８６】
この状態で、図１５（Ｃ），（Ｄ）に示すように、ワードラインドライブ信号ＷＬＥＮ１，／ＷＬＥＰ１がローレベルからハイレベルに切り替えられる。
その結果、ドライバＤＲＶ１のＰＭＯＳトランジスタＰＴ１が非導通状態に切り替わり、ＮＭＯＳトランジスタＮＴ１が導通状態に切り替わる。
これにより、選択された第１ビットラインＢＬに接続されたメモリセル１１１−１に接続される選択ワードラインＷＬ１の駆動信号ＳＤ１が活性化状態であるローレベル（ＶＳＳレベル）に設定される。
その後、ワードラインドライブ信号／ＷＬＥＰ１がハイレベルに保持された状態で、ワードラインドライブ信号ＷＬＥＰ１がハイレベルからローレベルに切り替えられる。
その結果、ドライバＤＲＶ１のＰＭＯＳトランジスタＰＴ１が非導通状態に保持されたまま、ＮＭＯＳトランジスタＭＴ１が非導通状態に切り替わる。
これにより、選択ワードラインＷＬ１は活性化状態であるローレベル（ＶＳＳレベル）状態からハイインピーダンスＨｉＺ状態に切り替わり、選択ワードラインＷＬ１は、ＨｉＺ状態に保持される。
【００８７】
この状態で、図１５（Ａ）〜（Ｆ）に示すように、ワードラインドライブ信号／ＷＬＥＰ０，ＷＬＥＮ０、／ＷＬＥＰ２，ＷＬＥＮ２がローレベルからハイレベルに切り替えられる。
その結果、ドライバＤＲＶ０のＰＭＯＳトランジスタＰＴ０が非導通状態に切り替わりＮＭＯＳトランジスタＮＴ０が導通状態に切り替わる。
同様に、ドライバＤＲＶ２のＰＭＯＳトランジスタＰＴ１が非導通状態に切り替わり、ＮＭＯＳトランジスタＮＴ１が導通状態に切り替わる。
これにより、２つの隣接ワードラインＷＬ０，ＷＬ２が活性化状態であるローレベルに振幅する。
その結果、隣接ワードラインＷＬ０と選択ワードラインＷＬ１、隣接ワードラインＷＬ２と選択ワードラインＷＬ１の容量結合により選択ワードラインＷＬ１がオーバ（アンダ）ドライブされ、昇圧される。
【００８８】
たとえば、隣接ワードラインＷＬ０と選択ワードラインＷＬ１との容量結合で昇圧される電圧は、隣接ワードラインＷＬ０の持つ寄生容量も含めた全容量をＣａｌｌ、結合容量をＣｃとすると、｛ＶＳＳ＋Ｃｃ・Ｃａｌｌ＊ＶＳＳ｝まで昇圧される。
隣接ワードラインＷＬ２と選択ワードラインＷＬ１との容量結合で昇圧される電圧についても同様である。
ただし、ドライバＤＲＶ０，ＤＲＶ２のＮＭＯＳトランジスタＮＴ０，ＮＴ２のソース電位はＶＳＳのままであることから、昇圧電圧の上限は、｛ＶＤＤ＋Ｖｔｎ｝に制限される。ここで、ＶｔｎはＮＭＯＳトランジスタの閾値電圧Ｖｔｈである。
【００８９】
本第２の実施形態によれば、容量結合による昇圧効果により、イレーズ時の閾値Ｖｔｈロスが抑止され、イレーズ特性が向上する。
【００９０】
＜３．第３の実施形態＞
図１６は、本第３の実施形態に係るメモリアレイ部の具体的な構成例を示す図である。
図１７（Ａ）〜（Ｋ）は、図１６の回路の動作波形を示す図である。
【００９１】
本第３の実施形態に係るメモリアレイ部１１０Ｂが第１の実施形態に係るメモリアレイ部１１０と異なる点は、以下の通りである。
メモリアレイ部１１０Ｂは、基本的なメモリアレイ構成は第１の実施形態と同様である。異なるのは、容量結合で昇圧するための隣接ワードラインを２つのワードラインＷＬ０，ＷＬ２ではなく、一方のワードラインＷＬ０としている。
【００９２】
その他の構成は、第１の実施形態と同様である。
基本的な動作は、第１の実施形態と同様であることから、ここではその説明は省略する。
【００９３】
この例では、隣接ワードラインをワードラインＷＬ０としているが、ワードラインＷＬ２とすることも可能である。
【００９４】
本第２の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。
【００９５】
＜４．第４の実施形態＞
図１８は、本第４の実施形態に係るメモリアレイ部の具体的な構成例を示す図である。
図１９（Ａ）〜（Ｋ）は、図１８の回路の動作波形を示す図である。
【００９６】
本第４の実施形態に係るメモリアレイ部１１０Ｃが第１の実施形態に係るメモリアレイ部１１０と異なる点は、メモリセル１１１Ａのアクセストランジスタ１１３ＡがＮＭＯＳトランジスタの代わりにバイポーラのｎｐｎトランジスタで形成されていることにある。
【００９７】
その他の構成は、第１の実施形態と同様である。
基本的な動作は、第１の実施形態と同様であることから、ここではその説明は省略する。
【００９８】
この例では、ｎｐｎトランジスタを用いた場合を示しているが、第２の実施形態と同様に、極性の異なるｐｎｐトランジスタを採用することも可能である。
【００９９】
本第４の実施形態によれば、上述した第１の実施形態と同様の効果を得ることができる。
【０１００】
＜５．第５の実施形態＞
図２０は、本第５の実施形態に係るメモリアレイ部の具体的な構成例を示す図である。
【０１０１】
本第５の実施形態に係るメモリアレイ部１１０Ｄが、基本的に第１から第４の実施形態と異なる点は以下の通りである。
【０１０２】
第１から第４の実施形態では、第１のビットラインＢＬおよび第２のビットライン／ＢＬには、マトリクス配列の同列に配置された複数のメモリセルが、１行毎に異なる第１のビットラインまたは第２のビットラインに交互に接続されている。
【０１０３】
これに対して、本第５の実施形態に係るメモリアレイ部１１０Ｄは、次のように接続されている。
第１のビットラインＢＬおよび第２のビットライン／ＢＬには、マトリクス配列の同列に配置された複数（図２０では２）のメモリセルが、連続する複数行単位で同一の第１のビットラインＢＬまたは第２のビットライン／ＢＬに接続されている。
この場合、制御系は、選択ワードラインに対して行方向の両側に隣接する２つのワードラインのうち、選択されたビットラインと異なる非選択のビットラインに接続されたメモリセルが接続されるワードラインを隣接ワードラインとして上記した制御を行う。
【０１０４】
本第５の実施形態によれば、述した第１の実施形態と同様の効果を得ることができる。
【０１０５】
なお、上述した各実施形態では、メモリセルを抵抗変化型ＲＡＭセルを例に説明したが、本発明は、他のＭＲＡＭ、ＲｅＲＡＭ、相変化メモリ、ＤＲＡＭ等に適用することが可能である。
【符号の説明】
【０１０６】
１００・・・半導体装置、１１０，１１０Ａ〜１１０Ｄ・・・メモリアレイ部、１２０・・・プリデコーダ、１３０・・・カラムスイッチ（ＣＳＬ）ドライバ、１４０・・・カラムスイッチ、１５０・・・ワードラインドライバ、１６０・・・リード・ライト・イレーズ制御部（制御部）、１７０・・・プレートドライバ、１８０・・・ライト・イレーズドライバ（ライトドライバ）、１９０・・・センスアンプ、２００・・・ロジックブロック、２１０・・・入出力バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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