(57)【要約】【課題】深さの異なるコンタクトホールを同時に形成することを可能とした半導体装置を提供する。【解決手段】第１の溝部７内に形成された第１の埋め込み配線１１と、第２の溝部１２内に形成された第２の埋め込み配線１４と、第１の埋め込み配線１１上に第１のコンタクトプラグ２４が形成される第１のコンタクト形成領域２３と、第２の埋め込み配線１４上に第２のコンタクトプラグ２６が形成される第２のコンタクト形成領域２５とを備え、第１のコンタクト形成領域２３の上面２３ａが第１の埋め込み配線１１の上面１１ａよりも高い位置にあり、第２のコンタクト形成領域２５の上面２５ａが第２の埋め込み配線１４の上面１４ａと同じかそれよりも高い位置にあり、第１のコンタクト形成領域２３の上面２３ａが第２のコンタクト形成領域２５の上面２５ａと同じかそれよりも高い位置にある。【選択図】図１Ｄ
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【特許請求の範囲】
【請求項１】
半導体基板の面内において第１の方向に延在して形成された第１の溝部と、
前記第１の溝部内に形成された第１の埋め込み配線と、
前記第１の埋め込み配線の上面よりも上方且つ前記半導体基板の表面よりも下方に位置して、前記第１の方向と交差する第２の方向に延在して形成された第２の溝部と、
前記第２の溝部内に形成された第２の埋め込み配線と、
前記第１の埋め込み配線上に第１のコンタクトプラグが形成される第１のコンタクト形成領域と、
前記第２の埋め込み配線上に第２のコンタクトプラグが形成される第２のコンタクト形成領域とを備え、
前記第１のコンタクト形成領域の上面が前記第１の埋め込み配線の上面よりも高い位置にあり、前記第２のコンタクト形成領域の上面が前記第２の埋め込み配線の上面と同じかそれよりも高い位置にあり、前記第１のコンタクト形成領域の上面が前記第２のコンタクト形成領域の上面と同じかそれよりも高い位置にあることを特徴とする半導体装置。
【請求項２】
前記半導体基板の面内に形成されたコンタクトホールと、
前記コンタクトホールに埋め込み形成された第３のコンタクトプラグとを備え、
前記第１のコンタクト形成領域の上面が前記コンタクトホールの底面と同じかそれよりも高い位置にあり、前記第２のコンタクト形成領域の上面が前記コンタクトホールの底面と同じかそれよりも高い位置にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２の溝部によって区画された領域から突出されたピラー部と、
前記ピラー部の側面に不純物を拡散させることによって形成されると共に、前記第１の埋め込み配線と電気的に接続される第１の不純物拡散層と、
前記ピラー部の上面に不純物を拡散させることによって形成された第２の不純物拡散層と、
前記第２の溝部の側面及び底面に形成されると共に、前記ピラー部の側面と前記第２の埋め込み配線との間に介在されるゲート絶縁膜とを備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の不純物拡散層とコンタクトプラグを介して接続されるキャパシタを備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板の面内に第１の方向に延在する第１の溝部を形成する工程と、
前記第１の溝部内に第１の埋め込み配線を形成する工程と、
前記第１の埋め込み配線の上面よりも上方且つ前記半導体基板の表面よりも下方に位置して、前記第１の方向と交差する第２の方向に延在する第２の溝部を形成する工程と、
前記第２の溝部内に第２の埋め込み配線を形成する工程と、
前記第１及び第２の埋め込み配線上に第１及び第２のコンタクトホールを通して第１及び第２のコンタクトプラグを形成する工程と、
前記第１のコンタクトプラグが形成される第１のコンタクト形成領域を、前記第１の埋め込み配線の上面よりも高い位置にその上面が位置するように形成する工程と、
前記第２のコンタクトプラグが形成される第２のコンタクト形成領域を、前記第２の埋め込み配線の上面と同じかそれよりも高い位置に、なお且つ、前記第１のコンタクト形成領域の上面と同じかそれよりも低い位置にその上面が位置するように形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１のコンタクト形成領域を形成する際は、前記第１の溝部と共に当該第１の溝部と連続する第１のコンタクト形成用孔部を形成し、前記第１の溝部及び第１のコンタクト形成用孔部に第１の導電膜を埋め込み形成した後、前記第１の埋め込み配線を形成する位置に開口部を有し、且つ、前記第１のコンタクト形成領域を形成する位置を覆うマスクパターンを形成し、当該マスクパターンを用いて前記第１の導電膜をパターニングしながら、前記第１の溝部内に第１の埋め込み配線と、当該第１の埋め込み配線の上面よりも高い位置にその上面が位置する第１のコンタクト形成領域とを形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記マスクパターンがエッチング速度を遅らせる遅延層を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２のコンタクトプラグと共に、前記半導体基板に第３のコンタクトホールを通して第３のコンタクトホールを形成する工程を有し、
前記第１のコンタクト形成領域の上面と同じかそれよりも低い位置に、なお且つ、前記第２のコンタクト形成領域の上面と同じかそれよりも低い位置にその底面が位置するように前記第３のコンタクトホールを形成することを特徴とする請求項５〜７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２の溝部によって区画された領域から突出されたピラー部の側面に不純物を拡散させることによって、前記第１の埋め込み配線と電気的に接続される第１の不純物拡散層を形成する工程と、
前記第２の溝部の側面及び底面に、前記ピラー部の側面と前記第２の埋め込み配線との間に介在されるゲート絶縁膜を形成する工程と、
前記ピラー部の上面に不純物を拡散させることによって第２の不純物拡散層を形成する工程とを有することを特徴とする請求項５〜８の何れか一項に記載の半導体装置の製造方法。
【請求項１０】
前記上部不純物拡散層とコンタクトプラグを介して接続されるキャパシタを形成する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むにつれて、平面的に半導体素子が占める領域が減少するようになってきている。例えば、トランジスタが形成される領域（活性領域）の大きさが次第に減少するようになってきている。この活性領域の大きさが減少するにつれて、プレナー型トランジスタのチャネル長やチャネル幅が減少し、短チャネル効果等の問題点が発生している。
【０００３】
そこで、微細化された領域でもチャネル長及びチャネル幅を増加させるため、プレナー型トランジスタに代わって縦型トランジスタが提案されている（例えば、特許文献１を参照。）。この縦型トランジスタを用いてＤＲＡＭ（Random Access Memory）を構成する場合、縦型トランジスタのチャネルとなるシリコンピラーと、シリコンピラーの底部に位置して縦型トランジスタのソース／ドレインとなる下部不純物拡散層と、下部不純物拡散層に接続される埋め込みビット線と、埋め込みビット線よりも上方且つ半導体基板の表面よりも下方に位置して縦型トランジスタのゲート電極を兼ねる埋め込みワード線と、埋め込みワード線よりも上方且つ半導体基板の表面近傍に位置して縦型トランジスタのドレイン／ソースとなる上部不純物拡散層と、上部不純物拡散層に接続される記憶素子としてのキャパシタとを、少なくとも形成する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１０３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述した縦型トランジスタでは、シリコンピラーの最深部となる位置に埋め込みビット線を形成し、この埋め込みビット線の上面とシリコンピラーの最上面（半導体基板の表面）との間に埋め込みワード線を形成することによって、これら埋め込みビット線と埋め込みワード線との上面の位置（高さ）が異なっている。
【０００６】
このため、埋め込みビット線と埋め込みワード線との上面にそれぞれコンタクトホールを通してコンタクトプラグを形成する際に、層間絶縁膜に形成されるコンタクトホールの深さが異なることによって、これらコンタクトホールを同時に形成することが困難となるといった問題が発生してしまう。
【０００７】
具体的に、埋め込みワード線の上面に至る深さのコンタクトホールを形成した場合、それよりも低い位置にある埋め込みビット線の上面に到達する深さのコンタクトホールを形成することはできない。この場合、埋め込みビット線の上面に形成されたコンタクトホールを通して埋め込みビット線とコンタクトプラグとを接続することは不可能となる。
【０００８】
一方、埋め込みビット線の上面に至る深さのコンタクトホールを形成した場合、それよりも高い位置にある埋め込みワード線の上面を貫通する深さのコンタクトホールが形成されることになる。この場合、埋め込みビット線を貫通するコンタクトホールを通してコンタクトプラグが半導体基板に接続されるため、このコンタクトプラグを介して埋め込みワードラインが半導体基板とショートするといった問題が発生してしまう。
【０００９】
したがって、従来の縦型トランジスタを備える半導体装置では、埋め込みビット線と埋め込みワード線との上面にコンタクトホールを同時に形成することは困難である。また、この縦型トランジスタを用いてＤＲＡＭ（Random Access Memory）を構成する場合は、上述した埋め込みビット線及び埋め込みワード線用のコンタクトホールの他にも、例えば、シリコンピラーの上面に形成するキャパシタ用の容量コンタクトプラグや、周辺回路において半導体基板の上面に形成するコンタクトプラグ用のコンタクトホールなど、３つのコンタクトホールを同時に形成する場合もある。したがって、この場合は、深さの異なる３種類のコンタクトホールを同時に形成することとなり、上記の問題が更に深刻なものとなる。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、半導体基板の面内において第１の方向に延在して形成された第１の溝部と、第１の溝部内に形成された第１の埋め込み配線と、第１の埋め込み配線の上面よりも上方且つ半導体基板の表面よりも下方に位置して、第１の方向と交差する第２の方向に延在して形成された第２の溝部と、第２の溝部内に形成された第２の埋め込み配線と、第１の埋め込み配線上に第１のコンタクトプラグが形成される第１のコンタクト形成領域と、第２の埋め込み配線上に第２のコンタクトプラグが形成される第２のコンタクト形成領域とを備え、第１のコンタクト形成領域の上面が第１の埋め込み配線の上面よりも高い位置にあり、第２のコンタクト形成領域の上面が第２の埋め込み配線の上面と同じかそれよりも高い位置にあり、第１のコンタクト形成領域の上面が第２のコンタクト形成領域の上面と同じかそれよりも高い位置にあることを特徴とする。
【００１１】
また、本発明に係る半導体装置の製造方法は、半導体基板の面内に第１の方向に延在する第１の溝部を形成する工程と、第１の溝部内に第１の埋め込み配線を形成する工程と、第１の埋め込み配線の上面よりも上方且つ半導体基板の表面よりも下方に位置して、第１の方向と交差する第２の方向に延在する第２の溝部を形成する工程と、第２の溝部内に第２の埋め込み配線を形成する工程と、第１及び第２の埋め込み配線上に第１及び第２のコンタクトホールを通して第１及び第２のコンタクトプラグを形成する工程と、第１のコンタクトプラグが形成される第１のコンタクト形成領域を、第１の埋め込み配線の上面よりも高い位置にその上面が位置するように形成する工程と、第２のコンタクトプラグが形成される第２のコンタクト形成領域を、第２の埋め込み配線の上面と同じかそれよりも高い位置に、なお且つ、第１のコンタクト形成領域の上面と同じかそれよりも低い位置にその上面が位置するように形成する工程とを有することを特徴とする。
【発明の効果】
【００１２】
以上のように、本発明では、第１の埋め込み配線の上面と第２の埋め込み配線の上面との位置（高さ）が異なる場合であっても、第１のコンタクト形成領域の上面を第１の埋め込み配線の上面よりも高い位置とし、第２のコンタクト形成領域の上面を第２の埋め込み配線の上面と同じかそれよりも高い位置とし、第１のコンタクト形成領域の上面を第２のコンタクト形成領域の上面と同じかそれよりも高い位置とすることで、これら第１及び第２のコンタクト形成領域上に第１及び第２のコンタクトホールを通して第１及び第２の埋め込み配線と接続される第１及び第２のコンタクトプラグを形成することが可能である。
【００１３】
そして、本発明によれば、第１及び第２のコンタクトホールを同時に形成する場合に、これら第１及び第２のコンタクトホールを同じ深さで形成したとしても、一方のコンタクトホールが第１及び第２のコンタクト形成領域の上面に到達しなかったり、他方のコンタクトホールが第１及び第２のコンタクト形成領域の上面を貫通したりすることを防ぐことが可能となる。
【図面の簡単な説明】
【００１４】
【図１Ａ】本発明を適用した半導体装置の外観を示す要部斜視図である。
【図１Ｂ】図１に示す半導体装置の平面レイアウトを示す平面図である。
【図１Ｃ】図１に示す半導体装置の構造を示す断面図である。
【図１Ｄ】図１Ｂ中に示す線分Ａ−Ａ’による半導体装置の断面図である。
【図２Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図２Ｂ】本発明を適用した半導体装置の製造工程を説明するための図２Ａ中に示す線分Ｘ−Ｘ’による断面図である。
【図３Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図３Ｂ】本発明を適用した半導体装置の製造工程を説明するための図３Ａ中に示す線分Ｘ−Ｘ’による断面図である。
【図３Ｃ】本発明を適用した半導体装置の製造工程を説明するための図３Ａ中に示す線分Ｙ−Ｙ’による断面図である。
【図４Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図４Ｂ】本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｘ−Ｘ’による断面図である。
【図４Ｃ】本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｙ−Ｙ’による断面図である。
【図５Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図５Ｂ】本発明を適用した半導体装置の製造工程を説明するための図５Ａ中に示す線分Ｘ−Ｘ’による断面図である。
【図５Ｃ】本発明を適用した半導体装置の製造工程を説明するための図５Ａ中に示す線分Ｙ−Ｙ’による断面図である。
【図６Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図６Ｂ】本発明を適用した半導体装置の製造工程を説明するための図６Ａ中に示す線分Ｘ−Ｘ’による断面図である。
【図６Ｃ】本発明を適用した半導体装置の製造工程を説明するための図６Ａ中に示す線分Ｙ−Ｙ’による断面図である。
【図７Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図７Ｂ】本発明を適用した半導体装置の製造工程を説明するための図７Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【図８Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図８Ｂ】本発明を適用した半導体装置の製造工程を説明するための図８Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【図９Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図９Ｂ】本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【図１０Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図１０Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１０Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【図１１Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図１１Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【図１２Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図１２Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１２Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【図１３Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図１３Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１３Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【図１４Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図１４Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１４Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【図１５Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図１５Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１５Ａ中に示す線分Ｄ−Ｄ’による断面図である。
【図１６Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図１６Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１６Ａ中に示す線分Ｄ−Ｄ’による断面図である。
【図１７Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図１７Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１７Ａ中に示す線分Ｄ−Ｄ’による断面図である。
【図１８Ａ】本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。
【図１８Ｂ】本発明を適用した半導体装置の製造工程を説明するための図１８Ａ中に示す線分Ｄ−Ｄ’による断面図である。
【図１９Ａ】本発明を適用した別の半導体装置の製造工程を説明するための本工程における平面図である。
【図１９Ｂ】本発明を適用した別の半導体装置の製造工程を説明するための図１９Ａ中に示す線分Ｙ−Ｙ’による断面図である。
【図２０】本発明を適用した別の半導体装置の製造工程を説明するための図６Ａ中に示す線分Ｙ−Ｙ’による本工程の断面図である。
【図２１】本発明を適用した別の半導体装置の製造工程を説明するための図８Ａ中に示す線分Ｃ−Ｃ’による本工程の断面図である。
【図２２Ａ】本発明を適用した別の半導体装置の製造工程を説明するための本工程における平面図である。
【図２２Ｂ】本発明を適用した別の半導体装置の製造工程を説明するための図２２Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【図２３】本発明を適用した別の半導体装置の製造工程を説明するための本工程における平面図である。
【図２４Ａ】本発明を適用した別の半導体装置の製造工程を説明するための図２３Ａ中に示す線分Ｃ−Ｃ’による本工程の断面図である。
【図２４Ｂ】本発明を適用した別の半導体装置の製造工程を説明するための図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【図２５】本発明を適用した別の半導体装置の製造工程を説明するための図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【図２６】本発明を適用した別の半導体装置の製造工程を説明するための図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【図２７】本発明を適用した別の半導体装置の製造工程を説明するための図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【図２８】本発明を適用した別の半導体装置の製造工程を説明するための図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【図２９】本発明を適用した別の半導体装置の製造工程を説明するための図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１６】
（半導体装置）
先ず、図１Ａ〜図１Ｃに示す本発明を適用した半導体装置１の構造について説明する。
なお、図１Ａは、この半導体装置１の外観を示す要部斜視図、図１Ｂは、この半導体装置１の平面レイアウトを示す平面図、図１Ｃは、この半導体装置１の構造を示す断面図、図１Ｄは、図１Ｂ中に示す線分Ａ−Ａ’による半導体装置１の断面図である。
但し、図１Ａ，１Ｂにおいては、この半導体装置１の特徴部分を見易くするために、一部の構成を省略して示している。また、図１Ｃにおいては、Ａ−Ａ’線よりも下層については図１Ｂ中の線分Ｘ−Ｘ’による半導体装置１の断面を、Ａ−Ａ’線よりも上層については図１Ｂ中の線分Ｙ−Ｙ’による半導体装置１の断面を示している。
【００１７】
本発明を適用した半導体装置１は、図１Ａ〜図１Ｃに示すように、最終的にＤＲＡＭとして機能させるものであり、この半導体装置は、半導体基板２の面内に矩形枠状に形成された素子分離用の溝部３と、この素子分離用の溝部３に素子分離絶縁膜４（シリコン酸化膜２０）を埋め込むことによって形成された矩形枠状の素子分離領域(ＳＴＩ：Shallow Trench Isolation)５と、この素子分離領域５の内側に形成された矩形状の素子形成領域６とを備えている。
【００１８】
半導体基板２は、所定濃度の不純物を含有する基板、例えばシリコン基板からなり、この半導体基板２の面内のうち、素子分離領域５は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる領域であり、素子形成領域６は、この素子分離領域５によって絶縁分離された活性領域である。
【００１９】
素子形成領域６には、第１の方向Ｙに延在するストライプ状のビット線形成用の溝部（第１の溝部）７が格子状に複数並んで設けられている。そして、これらビット線形成用の溝部７の間からは、複数のピラー部８がフィン状に突出形成されている。また、各ピラー部８（ビット線形成用の溝部７）の一側面には、不純物を拡散させることによって、下部不純物拡散層（第１の不純物拡散層）９が形成されている。
【００２０】
また、各ビット線形成用の溝部７の底部には、絶縁膜１０を介して埋め込みビット線（第１の埋め込み配線）１１が設けられている。そして、この埋め込みビット線１１は、第１の方向Ｙに沿って並ぶ各ピラー部８の側面に設けられた下部不純物拡散層９と電気的に接続されている。
【００２１】
素子形成領域６には、埋め込みビット線１１の上面よりも上方且つピラー部８の上面（半導体基板２の表面）よりも下方に位置して、第１の方向Ｙと交差（直交）する第２の方向Ｘに延在するストライブ状のワード線形成用の溝部（第２の溝部）１２が格子状に複数並んで形成されている。これにより、複数のピラー部８は、溝部７，１２によって区画された矩形領域から柱状に突出され、この部分が縦型トランジスタＴｒを構成することになる。
【００２２】
ワード線形成用の溝部１２の両側面には、ゲート絶縁膜１３が形成されている。また、ワード線形成用の溝部１２の両側面には、ゲート絶縁膜１３を介してゲート電極として機能する一対の埋め込みワード線（第２の埋め込み配線）１４が形成されている。すなわち、この縦型トランジスタＴｒは、ゲート絶縁膜１３を介して一対の埋め込みワード線（ゲート電極）１４がピラー部８の両側面と対向する、いわゆるダブルゲート構造を有している。また、第２の方向Ｘに延在する一対の埋め込みワード線１４の両端は、第２の方向Ｘの両端にあるピラー部８の外側で連結されている。これにより、埋め込みワード線１４は、全体としてループ状を為して、第２の方向Ｘに並ぶ各ピラー部８の周囲を囲むように形成されている。
【００２３】
各ピラー部８の上面には、不純物を拡散させることによって上部不純物拡散層（第２の不純物拡散層）１５が形成されている。そして、ワード線形成用の溝部１２には、絶縁膜１６が埋め込まれている。
【００２４】
この半導体装置１では、各ピラー部８の側面に設けられた下部不純物拡散層９が縦型トランジスタＴｒのソース又はドレインとして機能し、各ピラー部８の上面に設けられた上部不純物拡散層１５が、縦型トランジスタＴｒのドレイン又はソースとして機能する。これにより、素子形成領域６内にマトリックス状に配置されたピラー部８毎に１つの縦型トランジスタＴｒが構成されている。
【００２５】
この縦型トランジスタＴｒは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、半導体装置１では、このような縦型トランジスタＴｒを備えることによって、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトが実現可能となっている。
【００２６】
半導体装置１は、各縦型トランジスタＴｒの上部不純物拡散層１５とコンタクトプラグ１７を介して接続される複数のキャパシタ１８を備えている。キャパシタ１８は、下部電極膜１９と容量絶縁膜２０と上部電極膜２１とが順に積層されて構成されている。このうち、下部電極膜１９は、円柱形状を有してコンタクトプラグ１７と接続されている。容量絶縁膜２０は、下部電極膜１９を覆うように形成されている。上部電極膜２１は、下部電極膜１９の外側に埋め込まれた状態で容量絶縁膜２０の面上を覆うように形成されている。なお、キャパシタ１８については、このような構造以外にも、シリンダー型やクラウン型などであってもよく、その構造について特に限定されるものではない。
【００２７】
この半導体装置１では、上述した縦型トランジスタＴｒとキャパシタ１８とから１つのメモリーセルが構成されている。そして、素子形成領域６の面内には、このようなメモリーセルが第１及び第２の方向Ｙ，Ｘに亘ってマトリックス状に複数並んで配置されている。
【００２８】
なお、上記素子形成領域６には、実際はメモリーセルが多数並んで形成されているものの、図１に示す半導体装置１では、これらのメモリーセルを全て図示することが困難なことから、便宜上、素子形成領域６内においてメモリーセルの数を減らした状態で模式的に示しているが、実際のメモリーセルの数については、特に限定されないものの、数千〜数十万個程度である。
【００２９】
ところで、本発明を適用した半導体装置１では、図１Ａ，図１Ｂ，図１Ｄに示すように、各埋め込みビット線１１の端部に第１のコンタクト形成領域２３が設けられている。この第１のコンタクト形成領域２３は、埋め込みビット線１１と電気的に接続される第１のコンタクトプラグ２４が形成される領域であり、埋め込みビット線１１と一体に形成されると共に、この埋め込みビット線１１よりも厚く形成されることによって、その上面２３ａが埋め込みビット線１１の上面１１ａよりも高い位置にある。
【００３０】
また、第１のコンタクト形成領域２３は、格子状に並ぶ複数の埋め込みビット線１１のうち、隣接する埋め込みビット線１１の一端と他端とに互い違いに配置されている。これにより、第１のコンタクト形成領域２３は、隣接する埋め込みビット線１１の端部よりも素子分離領域５側に延長された埋め込みビット線１１の端部において、隣接する埋め込みビット線１１の端部と干渉することなく、一辺が埋め込みビット線１１の幅よりも大となる矩形状の領域を形成している。
【００３１】
一対の埋め込みワード線１４上には、第２のコンタクト形成領域２５が設けられている。この第２のコンタクト形成領域２５は、一対の埋め込みワード線１４と電気的に接続される第２のコンタクトプラグ２６が形成される領域であり、第２の方向Ｘに並ぶピラー部８の外側において、素子分離領域５側に延長された一対の埋め込みワード線１４の上面に形成されることによって、その上面２５ａが埋め込みワード線１４の上面１４ａよりも高い位置にある。
【００３２】
なお、第２のコンタクト形成領域２５は、一対の埋め込みワード線１４の上面に別個に形成された構成に限らず、一対の埋め込みワード線１４の間を連結するように一体に形成された構成であってもよく、また、一対の埋め込みワード線１４が連結された端部の上面に形成された構成であってもよい。
【００３３】
また、一対の埋め込みゲート線１４の厚み方向の寸法を大きく確保した場合には、一対の埋め込みワード線１４の上面１４ａの一部をそのまま第２のコンタクト形成領域２５として用いることができる。この場合、一対の埋め込みワード線１４の上面１４ａと第２のコンタクト形成領域２５の上面２５ａとが同じ高さになる。
【００３４】
そして、第１のコンタクト形成領域２３の上面２３ａは、第２のコンタクト形成領域２５の上面２５と同じかそれよりも高い位置にある。この場合、埋め込みビット線１１の上面１１ａ及び埋め込みワード線１４の上面１４にある層間絶縁膜２７に、それぞれ第１のコンタクトホール２８及び第２のコンタクトホール２９を形成する際に、これらコンタクトホール２８，２９を同じ深さで形成することができ、これらコンタクトホール２８，２９を通して第１及び第２のコンタクトプラグ２４，２６を同時に形成することが可能である。
【００３５】
以上のように、本発明では、埋め込みビット線１１の上面１１ａと埋め込みワード線１４の上面１４との位置（高さ）が異なる場合に、第１のコンタクト形成領域２３の上面２３ａを埋め込みビット線１１の上面１１ａよりも高い位置とし、第２のコンタクト形成領域２５の上面２５ａを埋め込みワード線１４の上面１４ａと同じかそれよりも高い位置とし、第１のコンタクト形成領域２３の上面２３ａを第２のコンタクト形成領域２５の上面２５ａと同じかそれよりも高い位置とする。これにより、第１及び第２のコンタクトホール２８，２９を同じ深さで同時に形成したとしても、第１のコンタクトホール２８が第１のコンタクト形成領域２３の上面２３ａに到達しなかったり、第２のコンタクトホール２９が第２のコンタクト形成領域２５の上面２５ａを貫通したりすることを防止することが可能である。
【００３６】
（半導体装置の製造方法）
次に、本発明を適用した半導体装置の製造方法について図２〜図１８を参照して説明する。
なお、以下の説明では、上記半導体装置１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００３７】
本発明を適用した半導体装置の製造方法では、先ず、図２Ａ，図２Ｂに示すように、加工前の半導体基板２を用意し、この半導体基板２の面内に上記素子分離用の溝部３を矩形枠状に形成した後、この溝部３に上記素子分離絶縁膜４としてシリコン酸化膜３０を埋め込むことによって、矩形枠状の上記素子分離領域５と、この素子分離領域５の内側に矩形状の上記素子形成領域６とを形成する。
【００３８】
そして、ＣＶＤ法を用いて半導体基板２の全面を覆うシリコン酸化膜やシリコン窒化膜等を順次積層したマスク層３１を形成した後、この上にフォトリソグラフィ技術を用いて上記ビット線形成用の溝部７及び第１のコンタクト形成領域２３を形成する位置に開口部を有するレジストパターン（図示せず。）を形成する。
【００３９】
その後、このレジストパターンを用いた異方性ドライエッチングによりマスク層３１をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、マスク層３１の上から除去されるが、このレジストパターンの形状がマスク層３１にそのまま転写される。これにより、マスク層３１をレジストパターンに対応した形状にパターニングすることができ、このマスク層３１には、上記ビット線形成用の溝部７及び第１のコンタクト形成領域２３に対応した開口部３１ａが形成される。
【００４０】
さらに、このパターニングされたマスク層３１を用いた異方性ドライエッチングにより、開口部３１ａから露出した素子形成領域６及び素子分離領域５をパターニングする。これにより、半導体基板２の面内には、第１の方向Ｙに延在するストライプ状のビット線形成用の溝部７が格子状に複数並んで形成される。また、各ビット線形成用の溝部７の間からは、それぞれ上記ピラー部８がフィン状に突出形成される。さらに、隣接する埋め込みビット線１１の一端と他端には、互い違いに上記第１のコンタクト形成領域２３に対応した溝部７Ａが形成される。
【００４１】
なお、本例では、半導体基板２として、Ｐ型のシリコン基板を用いた。また、上記素子分離用の溝部３の深さを４００ｎｍとした。また、マスク層３１の厚みを１６０ｎｍ程度とし、レジストパターンの厚みを１４０ｎｍとした。また、エッチング条件については、ソースパワーを１０００Ｗ、高周波パワーを５０〜２００Ｗ、圧力を５〜２０Ｔｏｒｒ、ステージ温度を２０〜４０℃、エッチングガスとして六フッ化硫黄（ＳＦ６）及び塩素（Ｃｌ２）を用い、その流量を９０ｓｃｃｍ及び１００ｓｃｃｍとした。そして、ビット線形成用の溝部７の深さを２５０ｎｍ、幅及び隣接する溝部７の間隔を４５ｎｍとし、第１のコンタクト形成領域２３のサイズを２５０ｎｍ×１００ｎｍとした。
なお、図２Ａは、本工程における平面図、図２Ｂは、図２Ａ中に示す線分Ｘ−Ｘ’による断面図である。
【００４２】
次に、図３Ａ、図３Ｂ及び図３Ｃに示すように、熱酸化法により溝部７，７Ａの内側にライナー膜となるシリコン酸化膜（図示せず。）を形成した後、ＣＶＤ法によりチタン膜３２及び窒化チタン膜３３を溝部７の内側に完全に埋め込まれない厚みで形成し、その上に溝部７，７Ａの内側に埋め込まれた状態で半導体基板２の表面を覆うタングステン膜３４を形成する。
【００４３】
なお、本例では、熱酸化時の加熱温度を８００〜９００℃とし、厚みが５ｎｍ程度のシリコン酸化膜を形成した。また、チタン膜３２及び窒化チタン膜３３の厚みの合計を８ｎｍとし、タングステン膜３４を溝部７，７Ａの内側に埋め込むのに十分な厚みとした。
なお、図３Ａは、本工程における平面図、図３Ｂは、図３Ａ中に示す線分Ｘ−Ｘ’による断面図、図３Ｃは、図３Ａ中に示す線分Ｙ−Ｙ’による断面図である。
【００４４】
ここで、図３に示す工程の前には、下部不純物拡散層９を形成する工程が存在するが、本発明の特徴部分ではないため、その詳細な説明を省略するものの、下部不純物拡散層９は、例えばイオン注入法を用いて、ビット線形成用の溝部７（ピラー部８）の側面に不純物を拡散させることによって形成することができる。
【００４５】
次に、図４Ａ、図４Ｂ及び図４Ｃに示すように、化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、マスク層３１の表面が露出するまで平坦化を行う。これにより、溝部７，７Ａには、チタン膜３２、窒化チタン膜３３及びタングステン膜３４が同じ厚みで埋め込み形成される。
なお、図４Ａは、本工程における平面図、図４Ｂは、図４Ａ中に示す線分Ｘ−Ｘ’による断面図、図４Ｃは、図４Ａ中に示す線分Ｙ−Ｙ’による断面図である。
【００４６】
次に、図５Ａ、図５Ｂ及び図５Ｃに示すように、第１のコンタクト形成領域２３を覆うレジストパターン（マスクパターン）３５を形成する。このレジストパターン３５は、格子状に並ぶ複数の埋め込みビット線１１のうち、隣接する埋め込みビット線１１の一端と他端とに互い違いに配置された第１のコンタクト形成領域２３を一括して覆うように矩形帯状に形成されている。また、このレジストパターン３５は、隣接する埋め込みビット線１１の端部よりも素子分離領域５側に延長された埋め込みビット線１１の端部において、隣接する埋め込みビット線１１の端部と干渉しないように第１のコンタクト形成領域２３を覆うのに十分な大きさで形成されている。
なお、図５Ａは、本工程における平面図、図５Ｂは、図５Ａ中に示す線分Ｘ−Ｘ’による断面図、図５Ｃは、図５Ａ中に示す線分Ｙ−Ｙ’による断面図である。
【００４７】
次に、図６Ａ、図６Ｂ及び図６Ｃに示すように、このレジストパターン３５を用いた誘導結合プラズマ（ＩＣＰ：Inductive Coupled Plasma）による反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、ビット線形成用の溝部７に埋め込まれたチタン膜３２、窒化チタン膜３３及びタングステン膜３４をエッチバックしながら、所定の厚みの上記埋め込みビット線１１を形成する。このとき、レジストパターン３５は、エッチングの進行に伴って、マスク層３１の上から除去されるが、その除去するのに要する時間分だけ、このレジストパターン３５で覆われた部分、すなわち第１のコンタクト形成領域２３に対応した溝部７Ａに埋め込まれたチタン膜３２、窒化チタン膜３３及びタングステン膜３４のエッチングの進行が遅れることになる。これにより、上記埋め込みビット線１１よりも厚みの大きい第１のコンタクト形成領域２３が形成される。すなわち、この第１のコンタクト形成領域２３の上面２３ａは、埋め込みビット線１１の上面１１ａよりも上方に位置することになる。そして、エッチバック後に、溝部７，７Ａから露出したシリコン酸化膜をウェットエッチングにより除去する。
【００４８】
なお、本例では、埋め込みビット線１１の厚みが８０ｎｍ、第１のコンタクト形成領域２３の厚みが１４０ｎｍとなるように、レジストパターン３５の厚みを調整した。また、エッチング条件については、ソースパワーを１０００Ｗ、圧力を１０Ｔｏｒｒ、ステージ温度を２０℃、エッチングガスとして六フッ化硫黄（ＳＦ６）、アルゴン（Ａｒ）及び酸素（Ｏ２）を用い、その流量を９０ｓｃｃｍ、６０ｓｃｃｍ及び４０ｓｃｃｍとし、エッチングの終了は時間設定により行った。なお、マスク層３１を形成するシリコン窒化膜とタングステン膜３４との選択比は１：１０である。
なお、図６Ａは、本工程における平面図、図６Ｂは、図６Ａ中に示す線分Ｘ−Ｘ’による断面図、図６Ｃは、図６Ａ中に示す線分Ｙ−Ｙ’による断面図である。
【００４９】
次に、図７Ａ及び図７Ｂに示すように、半導体基板２の全面に亘って、ライナー膜となるシリコン酸窒化膜３６を形成した後、溝部７，７Ａ内に回転塗布法により有機ＳＯＤ（Spin-on Dielectrics）膜を形成し、この有機ＳＯＤ膜を酸化性雰囲気中で熱処理することによって変換されたシリコン酸化膜を形成する。そして、このシリコン酸化膜を異方性ドライエッチングによりエッチバックして、所定の厚みの第１の埋め込み絶縁膜３７を形成する。なお、本例では、シリコン酸窒化膜３６の厚みを１０ｎｍ程度とした。また、第１の埋め込み絶縁膜３７の厚みが第１のコンタクト形成領域２３の上面２３ａで４０ｎｍとなるようにシリコン酸化膜をエッチバックする。また、第１の埋め込み絶縁膜３７の厚みは、埋め込みビット線１１の上面１１ａでは１００ｎｍである。
なお、図７Ａは、本工程における平面図、図７Ｂは、図７Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【００５０】
次に、図８Ａ及び図８Ｂに示すように、半導体基板２の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法によりシリコン酸化膜を溝部７，７Ａに埋め込むのに十分な厚みで成膜した後に、このシリコン酸化膜が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら平坦化する。これにより、溝部７，７Ａに埋め込まれた状態で半導体基板２の表面を覆う第２の埋め込み絶縁膜３８が形成される。なお、第２の埋め込み絶縁膜３８をＨＤＰ−ＣＶＤ法で形成するシリコン酸化膜とする場合には、上記図７に示す第１の埋め込み絶縁膜３７の形成工程を省略し、第１及び第２の埋め込み絶縁膜３７，３８を共に、ＨＤＰ−ＣＶＤ法で形成するシリコン酸化膜としてもよい。
【００５１】
そして、この上に、ＣＶＤ法を用いて半導体基板２の全面を覆う非晶質カーボン膜やシリコン膜等を順次積層したハードマスク層３９を形成した後、この上にフォトリソグラフィ技術を用いて上記ワード線形成用の溝部１２を形成する位置に開口部を有するレジストパターン（図示せず。）を形成する。
【００５２】
その後、このレジストパターンを用いた異方性ドライエッチングによりハードマスク層３９をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、ハードマスク層３９の上から除去されるが、このレジストパターンの形状がハードマスク層３９にそのまま転写される。これにより、第２の方向Ｘに延在し、且つ、格子状に並ぶ複数の第１のマスクパターン３９ａと、これら複数の第１のマスクパターン３９ａの周囲を囲む矩形枠状の第２のマスクパターン３９ｂとが形成されると共に、これらマスクパターン３９ａ，３９ｂの間に、上記ワード線形成用の溝部１２を形成するための開口部３９ｃが形成される。
なお、図８Ａは、本工程における平面図、図８Ｂは、図８Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【００５３】
次に、図９Ａ及び図９Ｂに示すように、第１及び第２のマスクパターン３９ａ，３９ｂを用いた異方性ドライエッチングにより、開口部３９ｃから露出した素子形成領域６及び素子分離領域５をパターニングする。このとき、第１の埋め込み絶縁膜３７、第２の埋め込み絶縁膜３８及び半導体基板２を等速でエッチングしながら掘り下げる。これにより、第２の方向Ｘに延在するストライブ状のワード線形成用の溝部１２が格子状に複数並んで形成される。また、溝部１２の底面のうち、埋め込みビット配線１１の面上で第１の埋め込み絶縁膜３７が露出し、埋め込みビット配線１１の間の面上で半導体基板２が露出する。また、複数のピラー部８は、溝部７，１２によって区画された矩形領域から柱状に突出形成される。なお、第１の埋め込み絶縁膜３７と第２の埋め込み絶縁膜３８と半導体基板２とは、別々にエッチングすることもできる。また、本例では、ワード線形成用の溝部１２の深さを１５０ｎｍ、幅を６３ｎｍとした。
【００５４】
ここで、本例では、上述したように深さ２５０ｎｍのビット線形成用の溝部７に厚み８０ｎｍの埋め込みビット線１１が埋め込まれているため、この埋め込みビット線１１の上面１１ａと、深さ１５０ｎｍのワード線形成用の溝部１２の底面との間には、厚さ２０ｎｍの第１の埋め込み絶縁膜３７が残存している。
【００５５】
したがって、後の工程でワード線形成用の溝部１２内に形成される埋め込みワード線１４は、埋め込みビット線１１上に形成された厚さ２０ｎｍの第１の埋め込み絶縁膜３７によって埋め込みビット線１１と絶縁される。また、第１の埋め込み絶縁膜３７を省略し、第２の埋め込み絶縁膜３８のみを形成した場合には、この第２の埋め込み絶縁膜３８が埋め込みビット線１１と埋め込みワード線１４とを絶縁することになる。
【００５６】
次に、半導体基板２を洗浄処理した後、ワード線形成用の溝部１２の内面のうち、シリコン基板が露出した部分を熱酸化（ＩＳＳＧ：In Situ Steam Generation）により酸化させることによって、上記ピラー部８の両側面にシリコン酸化膜からなる上記ゲート絶縁膜１３を形成する。なお、本例では、シリコン酸化膜の厚みを５ｎｍとした。また、ゲート絶縁膜１３は、シリコン酸化膜に限らず、ＡＬＤ（Atomic Layer Deposition）法で形成するハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）などの高誘電率膜を用いることもできる。
なお、図９Ａは、本工程における平面図、図９Ｂは、図９Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【００５７】
次に、図１０Ａ及び図１０Ｂに示すように、半導体基板２の全面に亘って、ＣＶＤ法によりバリア膜となる窒化チタン膜４０ａを形成した後、タングステン膜４０ｂを溝部１２に埋め込むのに十分な厚みで成膜した後に、このタングステン膜４０ｂが成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、第２の埋め込み絶縁膜３８の表面が露出するまで平坦化を行う。これにより、溝部１２には、窒化チタン膜４０ａ及びタングステン膜４０ｂからなる導電層４０が埋め込み形成される。
なお、図１０Ａは、本工程における平面図、図１０Ｂは、図１０Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【００５８】
次に、図１１Ａ及び図１１Ｂに示すように、溝部１２内に埋め込まれた導電層４０をエッチバックし、この導電層４０を所定の厚みとする。なお、本例では、溝部１２内に埋め込まれた導電層４０の厚みを４０ｎｍとした。これにより、この溝部１２内に埋め込まれた導電層４０の上面高さは、上記埋め込みビット線１１の厚みが８０ｎｍ、第１の埋め込み絶縁膜３７の厚みが２０ｎｍであるため、ビット線形成用溝部７の底面から１４０ｎｍとなる。また、上記第１のコンタクト形成領域２３の上面高さも溝部７Ａの底面から１４０ｎｍである。したがって、これら導電層４０の上面及び第１のコンタクト形成領域２３の上面は、共に半導体基板２の表面から深さ１１０ｎｍの位置にあり、互いに等しい高さにある。
なお、図１１Ａは、本工程における平面図、図１１Ｂは、図１１Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【００５９】
次に、図１２Ａ及び図１２Ｂに示すように、半導体基板２の全面に亘って、ＣＶＤ法により溝部１２の内側に完全に埋め込まれない厚みでシリコン酸化膜４１を形成する。なお、本例では、このシリコン酸化膜４１が形成された溝部１２の幅を２７ｎｍ程度とした。
なお、図１２Ａは、本工程における平面図、図１２Ｂは、図１２Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【００６０】
次に、図１３Ａ及び図１３Ｂに示すように、シリコン酸化膜４１を異方性のドライエッチングによりエッチバックし、溝部１２の側面のみにシリコン酸化膜４１を残すと共に、このシリコン酸化膜４１をマスクにして、溝部１２をエッチングにより掘り下げる。これにより、導電層４０を分断しながら、溝部１２の両側面にゲート絶縁膜１３を介してゲート電極となる埋め込みワード線１４が形成される。また、この埋め込みワード線１４は、全体としてループ状を為して、第２の方向Ｘに並ぶ各ピラー部８の周囲を囲むように形成される。
なお、図１３Ａは、本工程における平面図、図１３Ｂは、図１３Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【００６１】
次に、図１４Ａ及び図１４Ｂに示すように、ウェットエッチングによりシリコン酸化膜４１を除去した後、半導体基板２の全面に亘ってライナー膜となるシリコン窒化膜４２を形成する。さらに、溝部１２内に回転塗布法により有機ＳＯＤ（Spin-on Dielectrics）膜を形成し、この有機ＳＯＤ膜を酸化性雰囲気中で熱処理することによって変換されたシリコン酸化膜４３を溝部１２に埋め込むのに十分な厚みで形成する。そして、このシリコン酸化膜４３が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜４２の表面が露出するまで平坦化を行う。この段階で、第１のコンタクト形成領域２３の上面と、第２のコンタクト形成領域２５となる埋め込みワード線１４の上面とは、同じ高さとなっている。なお、本例では、シリコン窒化膜４２の厚みを１０ｎｍとした。
なお、図１４Ａは、本工程における平面図、図１４Ｂは、図１４Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【００６２】
次に、図１５Ａ及び図１５Ｂに示すように、ＣＶＤ法を用いて半導体基板２の全面を覆う非晶質カーボン膜やシリコン膜等を順次積層したハードマスク層４４を形成した後、この上にフォトリソグラフィ技術を用いて上記第１及び第２のコンタクトホール２８，２９を形成する位置に開口部を有するレジストパターン（図示せず。）を形成する。
【００６３】
その後、このレジストパターンを用いた異方性ドライエッチングによりハードマスク層４４をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、ハードマスク層４４の上から除去されるが、このレジストパターンの形状がハードマスク層４４にそのまま転写される。これにより、素子分離領域６には、第１及び第２のコンタクト形成領域２３，２５に対応した開口部４４ａ，４４ｂが形成される。
なお、図１５Ａは、本工程における平面図、図１５Ｂは、図１５Ａ中に示す線分Ｄ−Ｄ’による断面図である。
【００６４】
次に、図１６Ａ及び図１６Ｂに示すように、ハードマスク層４４を用いた異方性ドライエッチングにより、開口部４４ａ，４４ｂから露出した素子分離領域５をパターニングすることによって、上記第１及び第２のコンタクトホール２８，２９を形成する。このとき、第１のコンタクト形成領域２３の上面と、第２のコンタクト形成領域２５となる埋め込みワード線１４の上面とは、互いに等しい高さにあるため、これら第１及び第２のコンタクトホール２８，２９を同じ深さで形成した場合でも、第１のコンタクトホール２８が第１のコンタクト形成領域２３の上面に到達しなかったり、第２のコンタクトホール２９が第２のコンタクト形成領域２５（埋め込みワード線１４）の上面を貫通したりすることを防止することが可能である。
【００６５】
なお、本例では、第１及び第２のコンタクトホール２８，２９の深さを１１０ｎｍとし、幅を３０ｎｍとした。また、エッチング条件については、平行平板のプラズマエッチングとし、ソースパワーを１５００Ｗ、圧力を３０Ｔｏｒｒ、ステージ温度を０℃、エッチングガスとして四フッ化メタン（ＣＦ４）、アルゴン（Ａｒ）及び酸素（Ｏ２）を用い、その流量を９０ｓｃｃｍ、６０ｓｃｃｍ及び４０ｓｃｃｍとし、エッチングの終了は時間設定により行った。なお、エッチングの選択比は、シリコン酸化膜(ＳｉＯ２)：シリコン窒化膜(ＳｉＮ)：シリコン(Ｓｉ)：タングステン(Ｗ)＝１：１：０．１：０．０５である。
なお、図１６Ａは、本工程における平面図、図１６Ｂは、図１６Ａ中に示す線分Ｄ−Ｄ’による断面図である。
【００６６】
次に、図１７Ａ及び図１７Ｂに示すように、ハードマスク層４４を除去した後、半導体基板２の全面に亘って、ＣＶＤ法によりバリア膜となる窒化チタン膜４５を形成した後、タングステン等の導電膜４６を第１及び第２のコンタクトホール２８，２９に埋め込むのに十分な厚さで形成する。なお、本例では、窒化チタン膜４５の厚みを１０ｎｍ程度とした。
なお、図１７Ａは、本工程における平面図、図１７Ｂは、図１７Ａ中に示す線分Ｄ−Ｄ’による断面図である。
【００６７】
次に、図１８Ａ及び図１８Ｂに示すように、導電膜４６が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜４５の表面が露出するまで平坦化を行う。これにより、第１及び第２のコンタクトホール２８，２９に埋め込まれた上記第１及び第２のコンタクトプラグ２４，２６が形成される。
なお、図１８Ａは、本工程における平面図、図１８Ｂは、図１８Ａ中に示す線分Ｄ−Ｄ’による断面図である。
【００６８】
以上のように、本発明を適用した半導体装置の製造方法では、埋め込みビット線１１の上面１１ａと埋め込みワード線１４の上面１４との位置（高さ）が異なる場合に、第１のコンタクト形成領域２３の上面２３ａを埋め込みビット線１１の上面１１ａよりも高い位置とし、第２のコンタクト形成領域２５の上面２５ａを埋め込みワード線１４の上面１４ａと同じかそれよりも高い位置とし、第１のコンタクト形成領域２３の上面２３ａを第２のコンタクト形成領域２５の上面２５ａと同じかそれよりも高い位置とすることで、第１及び第２のコンタクトホール２８，２９を同じ深さで同時に形成した場合でも、第１のコンタクトホール２８が第１のコンタクト形成領域２３の上面２３ａに到達しなかったり、第２のコンタクトホール２９が第２のコンタクト形成領域２５の上面２５ａを貫通したりすることを防止することが可能である。
【００６９】
（別の実施形態）
次に、本発明を適用した別の半導体装置の製造方法について図１９〜図２５を参照して説明する。
なお、以下の説明では、上記半導体装置１と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
上記実施形態では、埋め込みビット線１１の上面１１ａと埋め込みワード線１４の上面１４ａとの位置（高さ）が異なる場合について説明したが、本実施形態では、本発明を適用した別の半導体装置の製造方法として、上記第１及び第２のコンタクトホール２８，２９に加えて、上記半導体基板２に形成される第３のコンタクトホールを含む３つのコンタクトホールを同時に形成する場合について説明する。
【００７０】
本発明を適用した別の半導体装置の製造方法では、先ず、上記図２〜図４に示す工程までは同じであるため、説明を省略するものとする。そして、図４に示す工程の後は、上記図５Ａ及び図５Ｃに対応した図１９（ａ）及び図１９（ｂ）に示すように、第１のコンタクト形成領域２３を覆うマスクパターン５０を形成する。このマスクパターン５０は、非晶質カーボン層５０ａとレジスト層５０ｂとが積層されたものであり、非晶質カーボン層５０ａがエッチング速度を遅らせる遅延層として機能する。すなわち、非晶質カーボン層５０ａは、レジスト層５０ｂよりもエッチング速度が遅いため、その下に位置する層のエッチング開始を遅らせることができる。なお、マスクパターン５０の平面形状は、上記レジストパターン３５と同じである。また、遅延層としては、上述した非晶質カーボン以外にも、シリコンや、酸化シリコン、窒化シリコンなどのレジストよりもエッチング速度の遅い材料を用いることができる。
なお、図１９Ａは、本工程における平面図、図１９Ｂは、図１９Ａ中に示す線分Ｙ−Ｙ’による断面図である。
【００７１】
次に、上記図６Ｃに対応した上記図２０に示すように、このマスクパターン５０を用いた誘導結合プラズマ（ＩＣＰ：Inductive Coupled Plasma）による反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、ビット線形成用の溝部７に埋め込まれたチタン膜３２、窒化チタン膜３３及びタングステン膜３４をエッチバックしながら、所定の厚みの上記埋め込みビット線１１を形成する。このとき、マスクパターン５０は、エッチングの進行に伴って、マスク層３１の上から除去されるが、その除去するのに要する時間分だけ、このマスクパターン５０で覆われた部分、すなわち第１のコンタクト形成領域２３に対応した溝部７Ａに埋め込まれたチタン膜３２、窒化チタン膜３３及びタングステン膜３４のエッチングの進行が遅れることになる。これにより、上記埋め込みビット線１１よりも厚みの大きい第１のコンタクト形成領域２３が形成される。すなわち、この第１のコンタクト形成領域２３の上面２３ａは、埋め込みビット線１１の上面１１ａよりも上方に位置することになる。特に、本実施形態では、遅延層として機能する非晶質カーボン層５０ａによってエッチング開始が遅れるために、上記埋め込みビット線１１の厚みは同じであるものの、第１のコンタクト形成領域２３は、上記図６Ｃに示す場合よりも厚く形成される。そして、エッチバック後に、溝部７，７Ａから露出したシリコン酸化膜をウェットエッチングにより除去する。
【００７２】
なお、本例では、埋め込みビット線１１の厚みが８０ｎｍ、第１のコンタクト形成領域２３の厚みが２３０ｎｍとなるように、非晶質カーボン層５０ａの厚みを調整した。したがって、第１のコンタクト形成領域２３の上面２３ａは、溝部７の深さが２５０ｎｍであるため、半導体基板２の表面から深さ２０ｎｍの位置となる。
なお、図２０は、図６Ａ中に示す線分Ｙ−Ｙ’による本工程の断面図である。
【００７３】
次に、上記図８Ｂに対応した図２１に示すように、半導体基板２の全面に亘って、ライナー膜となるシリコン酸窒化膜３６を形成する。そして、この上に、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法によりシリコン酸化膜を溝部７，７Ａに埋め込むのに十分な厚みで成膜した後に、このシリコン酸化膜が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら平坦化する。これにより、溝部７，７Ａに埋め込まれた状態で半導体基板２の表面を覆う第２の埋め込み絶縁膜３８が形成される。
なお、図２１は、図８Ａ中に示す線分Ｃ−Ｃ’による本工程の断面図である。
【００７４】
次に、上記図９に示す工程と同様の工程を経ることによって、上記ワード線形成用の溝部１２を形成した後に、上記図１０Ａ及び図１０Ｂに対応した図２２Ａ及び図２２Ｂに示すように、半導体基板２の全面に亘って、ＣＶＤ法によりバリア膜となる窒化チタン膜４０ａを形成した後、タングステン膜４０ｂを溝部１２に埋め込むのに十分な厚みで成膜した後に、このタングステン膜４０ｂが成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、第２の埋め込み絶縁膜３８の表面が露出するまで平坦化を行う。これにより、溝部１２には、窒化チタン膜４０ａ及びタングステン膜４０ｂからなる導電層４０が埋め込み形成される。
なお、図２２Ａは、本工程における平面図、図２２Ｂは、図２２Ａ中に示す線分Ｃ−Ｃ’による断面図である。
【００７５】
次に、図２３に示すように、フォトリソグラフィ技術を用いて、上記第２のコンタクト形成領域２５を覆うレジストパターン４１を形成する。このレジストパターン４１は、各埋め込みワード線１４の第２のコンタクト形成領域２５を一括して覆う帯状パターンであり、エッチング速度を遅らせる遅延層として機能する。また、このような遅延層としては、レジスト以外にも、シリコンや、酸化シリコン、窒化シリコン、非晶質カーボンなどのレジストよりもエッチング速度の遅い材料を用いることができる。
なお、図２３は、本工程における平面図である。
【００７６】
次に、上記図１１Ｂに対応した図２４Ａに示すように、溝部１２内に埋め込まれた導電層４０をエッチバックし、この導電層４０を所定の厚みとする。なお、本例では、溝部１２内に埋め込まれた導電層４０の厚みを４０ｎｍとした。これにより、この溝部１２内に埋め込まれた導電層４０の上面高さは、上記埋め込みビット線１１の厚みが８０ｎｍ、第１の埋め込み絶縁膜３７の厚みが２０ｎｍであるため、ビット線形成用溝部７の底面から１４０ｎｍとなる。また、上記第１のコンタクト形成領域２３の上面高さも溝部７Ａの底面から１４０ｎｍである。したがって、これら導電層４０の上面及び第１のコンタクト形成領域２３の上面は、共に半導体基板２の表面から深さ１１０ｎｍの位置にあり、互いに等しい高さにある。
【００７７】
一方、第２のコンタクト形成領域２５を覆うレジストパターン４１は、図２４Ｂに示すように、エッチングの進行に伴って、半導体基板２の上から除去されるが、その除去するのに要する時間分だけ、その下に位置する導電層４０のエッチングの進行が遅れることになる。これにより、上記ワード線形成用の溝部１２に埋め込まれた導電層４０よりも厚みの大きい第２のコンタクト形成領域２５（導電層４０）が形成される。また、この段階で、第１のコンタクト形成領域２３の上面と、第２のコンタクト形成領域２５の上面とは、同じ高さとなっている。したがって、第１及び第２のコンタクト形成領域２３，２５の上面は、半導体基板２の表面から深さ２０ｎｍの位置となる。また、第２のコンタクト形成領域２５を形成する導電層４０の厚みは１３０ｎｍである。
なお、図２４Ａは、図２３Ａ中に示す線分Ｃ−Ｃ’による本工程の断面図である。図２４Ｂは、図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【００７８】
次に、図２５に示すように、上記図１２及び図１３に示す工程と同様の工程を経ることによって、上記埋め込みワード線１４を形成する。すなわち、ＣＶＤ法により溝部１２の内側に完全に埋め込まれない厚みでシリコン酸化膜４１を形成した後、シリコン酸化膜４１を異方性のドライエッチングによりエッチバックし、溝部１２の側面のみにシリコン酸化膜４１を残すと共に、このシリコン酸化膜４１をマスクにして、溝部１２をエッチングにより掘り下げる。これにより、導電層４０を分断しながら、溝部１２の両側面にゲート絶縁膜１３を介してゲート電極となる埋め込みワード線１４が形成される。また、この埋め込みワード線１４は、全体としてループ状を為して、第２の方向Ｘに並ぶ各ピラー部８の周囲を囲むように形成される。その後、溝部１２の側面にあるシリコン酸化膜４１をウェットエッチングにより除去する。
【００７９】
なお、上記図２４及び図２５に示す工程では、導電層４０の厚みを４０ｎｍとする埋め込みワード線１４と、導電層４０の厚みを１３０ｎｍとする第２のコンタクト形成領域２５とを同時に形成することになるが、導電層４０は、上述した窒化チタン膜４０ａやタングステン膜４０ｂからなり、これらのエッチング条件は、シリコン酸化膜やシリコン窒化膜に対して高いエッチング選択比を確保できるため、非開口や過剰エッチングの問題は発生しない。
なお、図２５は、図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【００８０】
次に、上記図１４に対応した図２６に示すように、半導体基板２の全面に亘ってライナー膜となるシリコン窒化膜４２を形成する。さらに、溝部１２内に回転塗布法により有機ＳＯＤ（Spin-on Dielectrics）膜を形成し、この有機ＳＯＤ膜を酸化性雰囲気中で熱処理することによって変換されたシリコン酸化膜４３を溝部１２に埋め込むのに十分な厚みで形成する。そして、このシリコン酸化膜４３が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜４２の表面が露出するまで平坦化を行う。
なお、図２６は、図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【００８１】
次に、上記図１５Ｂに対応した図２７に示すように、ＣＶＤ法を用いて半導体基板２の全面を覆う非晶質カーボン膜やシリコン膜等を順次積層したハードマスク層４４を形成した後、この上にフォトリソグラフィ技術を用いて上記第１及び第２のコンタクトホール２８，２９を形成する位置に開口部を有するレジストパターン（図示せず。）を形成する。
【００８２】
その後、このレジストパターンを用いた異方性ドライエッチングによりハードマスク層４４をパターニングする。このとき、レジストパターンは、エッチングの進行に伴って、ハードマスク層４４の上から除去されるが、このレジストパターンの形状がハードマスク層４４にそのまま転写される。これにより、素子分離領域６には、第１及び第２のコンタクト形成領域２３，２５に対応した開口部４４ａ，４４ｂが形成される。
【００８３】
ここで、図２７には、上記工程まで図示を省略した半導体基板２に第３のコンタクトホールを形成するための第３のコンタクト形成領域５１を含む断面が図示されている。本工程では、上述した第１及び第２のコンタクト形成領域２３，２５に対応した開口部４４ａ，４４ｂと共に、この第３のコンタクト形成領域５１に対応した開口部４４ｃが形成される。なお、第３のコンタクト形成領域は、例えば、ピラー部８の上部に形成される容量コンタクトプラグや、素子形成領域６の外側に形成される周辺回路トランジスタのソース／ドレインのと接続されるコンタクトプラグなどを形成する領域に相当する。
なお、図２７は、図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【００８４】
次に、上記図１６Ｂに対応した図２８に示すように、ハードマスク層４４を用いた異方性ドライエッチングにより、開口部４４ａ，４４ｂ，４４ｃから露出した領域をパターニングすることによって、上記第１及び第２のコンタクトホール２８，２９及び第３のコンタクトホール５２を形成する。
なお、図２８は、図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【００８５】
次に、図２９に示すように、ハードマスク層４４を除去した後、半導体基板２の全面に亘って、ＣＶＤ法によりバリア膜となる窒化チタン膜４５を形成した後、タングステン等の導電膜４６を第１、第２及び第３のコンタクトホール２８，２９，５２に埋め込むのに十分な厚さで形成する。なお、本例では、窒化チタン膜４５の厚みを１０ｎｍ程度とした。
【００８６】
次に、導電膜４６が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、シリコン窒化膜４５の表面が露出するまで平坦化を行う。これにより、第１、第２及び第３のコンタクトホール２８，２９，５２に埋め込まれた上記第１及び第２のコンタクトプラグ２４，２６及び第３のコンタクトプラグ５３が形成される。
なお、図２８は、図２３Ａ中に示す線分Ｄ−Ｄ’による本工程の断面図である。
【００８７】
以上のように、本発明を適用した半導体装置の製造方法では、第１のコンタクト形成領域２３の上面と、第２のコンタクト形成領域２５の上面とは、互いに等しい高さにあるため、これら第１及び第２のコンタクトホール２８，２９を同じ深さで形成した場合でも、第１のコンタクトホール２８が第１のコンタクト形成領域２３の上面に到達しなかったり、第２のコンタクトホール２９が第２のコンタクト形成領域２５（埋め込みワード線１４）の上面を貫通したりすることを防止することが可能である。
【００８８】
さらに、これら第１及び第２のコンタクト形成領域２３，２５の上面を第３のコンタクト形成領域５１の上面と同じ高さに設定している。これにより、第１、第２及び第３のコンタクトホール２８，２９，５２を同じ深さで形成することができ、これらコンタクトホール２８，２９，５２を通して第１、第２及び第３のコンタクトプラグ２４，２６，５３を同時に形成することが可能である。したがって、本発明によれば、各コンタクトホール２８，２９，５２の形成工程を分割して行う必要がなく、工程数を削減して半導体装置の製造コストを低減することが可能である。
【符号の説明】
【００８９】
１…半導体装置  ２…半導体基板  ３…素子分離用の溝部  ４…素子分離絶縁膜  ５…素子分離領域  ６…素子形成領域  ７…ビット線形成用の溝部（第１の溝部）  ８…ピラー部  ９…下部不純物拡散層（第１の不純物拡散層）  １０…絶縁膜  １１…埋め込みビット線（第１の埋め込み配線）  １２…ゲート電極形成用の溝部（第２の溝部）  １３…ゲート絶縁膜  １４…埋め込みワード線（第２の埋め込み配線）  １５…上部不純物拡散層（第２の不純物拡散層）  １６…絶縁膜  １７…コンタクトプラグ  １８…キャパシタ  １９…下部電極膜  ２０…容量絶縁膜  ２１…上部  ２３…第１のコンタクト形成領域  ２４…第１のコンタクトプラグ  ２５…第２のコンタクト形成領域  ２６…第２のコンタクトプラグ  ２７…層間絶縁膜  ２８…第１のコンタクトホール  ２９…第２のコンタクトホール  ３０…シリコン酸化膜  ３１…マスク層  ３２…チタン膜  ３３…窒化チタン膜  ３４…タングステン膜  ３５…レジストパターン（マスクパターン）  ３６…シリコン酸窒化膜  ３７…第１の埋め込み絶縁膜  ３８…第２の埋め込み絶縁膜  ３９…ハードマスク層  ４０…導電層  ４０ａ…窒化チタン膜  ４０ｂ…タングステン膜  ４１…シリコン酸化膜  ４２…シリコン窒化膜  ４３…シリコン酸化膜  ４４…ハードマスク層  ４５…窒化チタン膜  ４６…導電膜  ５０…マスクパターン  ５１…第３のコンタクト形成領域  ５２…第３のコンタクトホール  ５３…第３のコンタクトプラグ
【図１Ａ】
2011199170.tif 000003
【図１Ｂ】
2011199170.tif 000004
【図１Ｃ】
2011199170.tif 000005
【図１Ｄ】
2011199170.tif 000006
【図２Ａ】
2011199170.tif 000007
【図２Ｂ】
2011199170.tif 000008
【図３Ａ】
2011199170.tif 000009
【図３Ｂ】
2011199170.tif 000010
【図３Ｃ】
2011199170.tif 000011
【図４Ａ】
2011199170.tif 000012
【図４Ｂ】
2011199170.tif 000013
【図４Ｃ】
2011199170.tif 000014
【図５Ａ】
2011199170.tif 000015
【図５Ｂ】
2011199170.tif 000016
【図５Ｃ】
2011199170.tif 000017
【図６Ａ】
2011199170.tif 000018
【図６Ｂ】
2011199170.tif 000019
【図６Ｃ】
2011199170.tif 000020
【図７Ａ】
2011199170.tif 000021
【図７Ｂ】
2011199170.tif 000022
【図８Ａ】
2011199170.tif 000023
【図８Ｂ】
2011199170.tif 000024
【図９Ａ】
2011199170.tif 000025
【図９Ｂ】
2011199170.tif 000026
【図１０Ａ】
2011199170.tif 000027
【図１０Ｂ】
2011199170.tif 000028
【図１１Ａ】
2011199170.tif 000029
【図１１Ｂ】
2011199170.tif 000030
【図１２Ａ】
2011199170.tif 000031
【図１２Ｂ】
2011199170.tif 000032
【図１３Ａ】
2011199170.tif 000033
【図１３Ｂ】
2011199170.tif 000034
【図１４Ａ】
2011199170.tif 000035
【図１４Ｂ】
2011199170.tif 000036
【図１５Ａ】
2011199170.tif 000037
【図１５Ｂ】
2011199170.tif 000038
【図１６Ａ】
2011199170.tif 000039
【図１６Ｂ】
2011199170.tif 000040
【図１７Ａ】
2011199170.tif 000041
【図１７Ｂ】
2011199170.tif 000042
【図１８Ａ】
2011199170.tif 000043
【図１８Ｂ】
2011199170.tif 000044
【図１９Ａ】
2011199170.tif 000045
【図１９Ｂ】
2011199170.tif 000046
【図２０】
2011199170.tif 000047
【図２１】
2011199170.tif 000048
【図２２Ａ】
2011199170.tif 000049
【図２２Ｂ】
2011199170.tif 000050
【図２３】
2011199170.tif 000051
【図２４Ａ】
2011199170.tif 000052
【図２４Ｂ】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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