(57)【要約】【課題】高歩留まりかつ高速動作が可能な不揮発性半導体記憶装置及びその制御方法を提供すること。【解決手段】本発明は、リファレンス回路１と、ワード線電圧生成回路２と、を有するものである。リファレンス回路１は、メモリセルアレイ４から出力されるビット線信号と比較されるリファレンス電圧Ｖｒｅｆを出力する。ワード線電圧生成回路２は、メモリセルアレイ４へ出力されるワード線電圧Ｖｗｌを、リファレンス電圧Ｖｒｅｆの変動に応じて、変化させる。【選択図】図１
2011187104.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイから出力されるビット線信号と比較されるリファレンス信号を出力するリファレンス回路と、
メモリセルアレイへ出力されるワード線電圧を前記リファレンス信号の変動に応じて変化させるワード線電圧生成回路と、を少なくとも備える、
不揮発性半導体記憶装置。
【請求項２】
前記ワード線電圧生成回路は、
前記リファレンス信号を換算した補正電圧を発生させる補正電圧発生回路を少なくとも備え、
前記補正電圧に応じて前記ワード線電圧を変化させることを特徴とする、
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記補正電圧発生回路は、
前記リファレンス信号を換算したリファレンス電流を生成し、
前記リファレンス電流に基づいて、前記補正電圧を発生させることを特徴とする、
請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記補正電圧発生回路は、
前記リファレンス電流が供給され、ゲート電圧とドレイン電流との相関関係が前記メモリセルアレイのそれぞれのメモリセルと同じであるリファレンスセルと、
出力端から前記補正電圧を出力する演算増幅器と、を備え、
前記リファレンスセルのゲートは、前記演算増幅器の非反転入力端及び当該リファレンスセルの高電圧側の一端と接続され、
前記演算増幅器の反転入力端は当該演算増幅器の前記出力端と接続されることを特徴とする、
請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記補正電圧発生回路は、
前記リファレンス電流が供給され、ゲート電圧とドレイン電流との相関関係が前記メモリセルアレイのそれぞれのメモリセルと同じであるリファレンスセルと、
出力端から前記補正電圧を出力する演算増幅器と、を備え、
前記リファレンスセルのゲートは前記演算増幅器の前記出力端と接続され、
前記演算増幅器の非反転入力端は前記リファレンスセルの一端と接続され、反転入力端は第１の基準電圧と接続されることを特徴とする、
請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１の基準電圧は、前記リファレンスセルの動作が線形領域に維持されるように決定されることを特徴とする、
請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記補正電圧発生回路は、
前記リファレンス電流が供給され、供給される電流と前記電流に応じて発生する電圧との相関関係が前記メモリセルアレイのそれぞれの前記メモリセルのドレイン電流とゲート電圧との相関関係と同じである抵抗と、
出力端から前記補正電圧を出力する演算増幅器と、を備え、
前記抵抗の一端は少なくとも前記演算増幅器の非反転入力端と接続され、他端は固定電位と接続され、
前記演算増幅器の反転入力端は当該演算増幅器の出力端と接続されることを特徴とする、
請求項３に記載の不揮発性半導体記憶装置。
【請求項８】
前記ワード線電圧生成回路は、
前記補正電圧に応じて前記ワード線電圧を変化させる電圧加算回路を更に備え、
前記電圧加算回路は、第２の基準電圧に前記補正電圧を加算して前記ワード線電圧を生成することを特徴とする、
請求項２乃至７のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記リファレンス信号を換算したテスト用補正電圧を発生させるテスト用補正電圧発生回路と、
前記テスト用補正電圧発生回路により発生したテスト用補正電圧を外部に出力する出力端子と、を更に備える、
請求項１乃至８のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記リファレンス回路の温度又は前記リファレンス回路に供給される電源電圧が変動することにより、前記リファレンス信号が変動することを特徴とする、
請求項１乃至９のいずれか一項に記載の不揮発性半導体記憶装置。
【請求項１１】
メモリセルアレイから出力されるビット線信号と比較するリファレンス信号の変動を検出し、
前記リファレンス信号の変動に応じて、前記メモリセルアレイに出力するワード線電圧を変化させる、
不揮発性半導体記憶装置の制御方法。
【請求項１２】
補正電圧を、前記リファレンス信号を換算して発生させ、
前記ワード線電圧を、前記補正電圧に応じて変化させることを特徴とする、
請求項１１に記載の不揮発性半導体記憶装置の制御方法。
【請求項１３】
リファレンス電流を、前記リファレンス信号を換算して生成し、
前記補正電圧を、前記リファレンス電流に基づいて発生させることを特徴とする、
請求項１２に記載の不揮発性半導体記憶装置の制御方法。
【請求項１４】
前記リファレンス電流を、ゲート電圧とドレイン電流との相関関係が前記メモリセルアレイのそれぞれのメモリセルと同じであるリファレンスセルに供給し、
前記リファレンスセルのゲートを演算増幅器の非反転入力端及び当該リファレンスセルの高電圧側の一端と接続し、前記演算増幅器の反転入力端を当該演算増幅器の出力端と接続することにより、前記補正電圧を前記演算増幅器の前記出力端から出力することを特徴とする、
請求項１３に記載の不揮発性半導体記憶装置の制御方法。
【請求項１５】
前記リファレンス電流を、ゲート電圧とドレイン電流との相関関係が前記メモリセルアレイのそれぞれのメモリセルと同じであるリファレンスセルに供給し、
前記リファレンスセルのゲートを演算増幅器の出力端と接続し、前記演算増幅器の非反転入力端を前記リファレンスセルの一端と接続し、前記演算増幅器の反転入力端を第１の基準電圧と接続することにより、前記補正電圧を前記演算増幅器の前記出力端から出力することを特徴とする、
請求項１３に記載の不揮発性半導体記憶装置の制御方法。
【請求項１６】
前記第１の基準電圧を、前記リファレンスセルの動作を線形領域に維持するように決定することを特徴とする、
請求項１５に記載の不揮発性半導体記憶装置の制御方法。
【請求項１７】
前記リファレンス電流を、供給される電流と前記電流に応じて発生する電圧との相関関係が前記メモリセルアレイのそれぞれのメモリセルのドレイン電流とゲート電圧との相関関係と同じである抵抗に供給し、
前記抵抗の一端を少なくとも演算増幅器の非反転入力端と接続し、前記抵抗の他端を固定電位と接続し、前記演算増幅器の反転入力端を当該演算増幅器の出力端と接続することにより、前記補正電圧を前記演算増幅器の前記出力端から出力することを特徴とする、
請求項１３に記載の不揮発性半導体記憶装置の制御方法。
【請求項１８】
前記ワード線電圧を、前記補正電圧に第２の基準電圧を加算して生成することを特徴とする、
請求項１２乃至１７のいずれか一項に記載の不揮発性半導体記憶装置の制御方法。
【請求項１９】
前記リファレンス信号を、リファレンス回路から出力し、
前記リファレンス信号は、前記リファレンス回路の温度又は前記リファレンス回路に供給される電源電圧が変動することにより、変動することを特徴とする、
請求項１１乃至１８のいずれか一項に記載の不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法に関し、特に、ワード線電圧を調整可能な不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
近年、半導体製造プロセスの微細化に伴い、製造ばらつきなどによって回路特性のばらつきや温度依存ばらつきが顕在化してきた。これにより、不揮発性半導体記憶装置においては、メモリセル閾値電圧の判定に回路特性ばらつきが誤差として含まれるようになっている。そのため、メモリセル閾値電圧判定における品質向上を実現するためには、回路特性ばらつきを補正する手段が求められている。
【０００３】
特許文献１には、プログラムされたメモリセルとプログラムされていないメモリセルとを区別するためのマージン（以後、検証マージンと呼ぶ）を広げる技術が記載されている。特許文献１では、メモリセル電流特性の温度依存性、メモリセルの特性及びメモリセルのストリング（すなわち、ＮＡＮＤフラッシュの直列チェーンにおけるメモリセルの位置）に応じてワード線電圧を修正することにより、検証マージンを広げることができるとしている。
【０００４】
特許文献１の説明によれば、電気的に消去可能なプログラマブル・メモリ及びフラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）のような不揮発性メモリは、基板と制御ゲートとの間に配置されたフローティングゲートを用いて、電界効果トランジスタに情報を蓄積する。フラッシュメモリにおいては、複数のメモリセルの制御ゲートがワード線に結合される。この制御ゲート上の信号電位は、ワード線電圧Ｖｗｌとして表される。
【０００５】
初期のメモリセルが消去されていると仮定すると、フローティングゲートに電荷を配置することによって、メモリセルがプログラムされる。電荷がフローティングゲートに蓄積されると、この電荷はフローティングゲートに効果的に捕らえられ、電源が切断されても失われない。その後、消去プロセスにより、蓄積された電荷をフローティングゲートから除去する。これらのプログラミング及び消去は、メモリセルの構造に依存して、アバランシェ注入、チャネル注入及びトンネリングなどの、周知の種々のメカニズムを用いて達成される。
【０００６】
図１１は、通常の不揮発性半導体記憶装置におけるメモリセル電流とワード線電圧との関係（メモリセル電流特性）を示すグラフである。図１１に示すように、消去されたメモリセルは曲線２０で表されて、格納されたデータとしては「１」として定義される電流特性を示す。メモリセルがプログラムされると、フローティングゲート中に追加される電荷により、メモリセルの電流特性は高電圧側へ移動する。この際、フローティングゲート中に蓄積される電荷量が多いほど、電流曲線は高電圧側へ移動する。曲線３０は、格納されたデータとしては「０」として安全にプログラムされたメモリセルの電流特性を示している。曲線２５は、「０」とみなされるべき許容可能な最小プログラミングでのメモリセルの電流特性を示している。リファレンス電流Ｉｔｈの値は、プログラムされたメモリセルとプログラムされていないメモリセルとを、センスアンプが区別するための電流値である。メモリセル電流Ｉｃｅｌｌがリファレンス電流Ｉｔｈの値よりも小さいならば、メモリセルはプログラムされている（プログラム状態）とみなされる。メモリセル電流Ｉｃｅｌｌがリファレンス電流Ｉｔｈの値よりも大きいならば、メモリセルはプログラムされていない（非プログラム状態）とみなされる。
【０００７】
図１２は、通常の不揮発性半導体記憶装置の読み出しプロセス期間のワード線電圧Ｖｗｌに対してプログラムされているメモリセル電流特性に対する検証マージンを表している。曲線２５は、図１１と同様に、プログラムされているとみなされるべき許容可能な最小プログラミングでのメモリセルの電流特性を示している。通常の不揮発性半導体記憶装置では、メモリセルがプログラムされた後に検証プロセスが実行される。検証プロセスにおいては、プログラムされたメモリセルを読み出すのに許容できる最高の電圧であり、かつ、リファレンス電流Ｉｔｈの値よりも小さなメモリセル電流Ｉｃｅｌｌを与える検証ワード線電圧Ｖｗｌ＿ｖを用いてメモリセルを読み取る。この検証プロセスの後、メモリセルがプログラムされているものとして検出されない場合、メモリセルは再度プログラムされ、又は不良セルとしてマークされる。つまり、メモリセルが通常の読み出し動作期間に読み出されるとき、プログラムされたメモリセルとプログラムされていないメモリセルとを区別するためのマージンが存在することを保証するよう、Ｖｗｌ＿ｖよりも小さいワード線電圧Ｖｗｌ＿ｒを読み出しプロセス期間に用いることができる。
【０００８】
図１３は、通常の不揮発性半導体記憶装置のメモリセルの電流特性の温度依存性を示す図である。図１３に示すように、メモリセルの電流特性は温度の変化と共に変動する。曲線２５Ｌは低温でプログラムされたメモリセルの電流特性を示している。ワード線電圧Ｖｗｌ＿ｖ（ＬＴ）はメモリセルが低温において許容可能レベルにあると検証され得るワード線電圧を示す。しかし、低温でプログラムされたメモリセルを高温にすると、メモリセルは曲線２５Ｈで表される電流特性を示す。高温においては、メモリセルがプログラムされているとして検証される最高のワード線電圧は、Ｖｗｌ＿ｖ（ＨＴ）で示される。つまり、読み出しワード線電圧Ｖｗｌ＿ｒが低温及び高温に対して同一電圧であれば、低温でプログラムされ高温で読み出されるメモリセルでは、図１３に示すように、検証マージンが減少する。メモリセルの電流特性は温度変化と共に変動するので、この温度変化は、プログラムされたメモリセルとプログラムされていないメモリセルとを区別するのに利用できる検証マージンを減少させる。
【０００９】
また、メモリセルの直列チェーンにおけるセルの位置は、メモリセル閾値電圧を支配する。さらに、温度変化はメモリセルの直列チェーンを流れる電流を変化させる。図１４は、フラッシュメモリセルアレイの一部を単純化した、フラッシュメモリセルの直列チェーンを示す図である。図１４に示すように、ＮＡＮＤフラッシュにおけるメモリセルアレイは、直列セル・チェーン８８及び８９に配列されたメモリセルのアレイ８７からなる。それぞれのメモリセルは直列セル・チェーン８８及び８９においてドレインとソースの間が結合されている。複数の直列セル・チェーン８８及び８９を通るワード線（ＷＬ＿０〜ＷＬ＿１５）は、どのメモリセルの制御ゲートにも結合されてその動作を制御する。
【００１０】
ワード線（ＷＬ＿０〜ＷＬ＿１５）は、プログラムされるべき又は読み出されるべき直列セル・チェーン８８及び８９における個々のメモリセルを選択し、各直列セル・チェーン８８及び８９における残りのメモリセルを通過モードで動作させる。メモリセルの直列セル・チェーン８８及び８９は、それぞれソース選択ゲート９４及び９５によってソース線９０に結合される。また、それぞれドレイン選択ゲート９１及び９２によって、個々のビット線（ＢＬ１〜ＢＬ２）に結合される。ソース選択ゲート９４及び９５は制御ゲートの結合されたソース選択ゲート制御線ＳＧ（Ｓ）９６によって制御される。ドレイン選択ゲート９１及び９２はドレイン選択ゲート制御線ＳＧ（Ｄ）９３によって制御される。
【００１１】
図１４に示すように、１つのメモリセルを読み出すためには、電流（Ｉｏｎ）は直列セル・チェーン８８及び８９における他のメモリセルを流れなければならない。したがって、残りのセルはドレイン接続又はソース接続と直列の寄生抵抗になる。直列セル・チェーン８８の最も下側にあるセル９８は、アレイのグランドに最も近いので、ドレイン線において１５回の電圧降下を経験し、ソース線において１回の電圧降下を経験する。直列セル・チェーン８８の最も上に位置するセル９７は、ソース線において１５回の電圧降下を経験し、ドレイン線において１回の電圧降下を経験する。
【００１２】
知られているように、任意のトランジスタ（例えばメモリセル）の電流Ｉｏｎは、動作モードに依存して、トランジスタのゲート−ソース間電圧Ｖｇｓとドレイン−ソース間電圧Ｖｄｓとによって決定される。飽和モードにおいては、メモリセルの電流Ｉｏｎの大部分はゲート−ソース間電圧Ｖｇｓとともに変化し、ドレイン−ソース間電圧Ｖｄｓの関数ではない。トランジスタ電流はゲート−ソース間電圧Ｖｇｓの二乗の割合で変化する。線形モードにおいては、メモリセルの電流Ｉｏｎは、ドレイン−ソース間電圧Ｖｄｓに比例して変化する。
【００１３】
最大利得を得るために特定のメモリセルが飽和モードで動作していると仮定すると、直列セル・チェーン８８の最も下のセル９８は、そのゲート−ソース間電圧Ｖｇｓに電圧降下を経験しない。直列セル・チェーン８８の最も上のセル９７はソース電圧の１５回の電圧降下を経験する。Ｖｔｍをメモリセル閾値電圧とすると、メモリセルの電流Ｉｏｎは、（Ｖｇｓ−Ｖｔｍ）の二乗の関数である。よって、メモリセル閾値電圧Ｖｔｍが同一であるならば、ゲート−ソース間電圧Ｖｇｓの差は、セル電流の変化を反映して二乗される。
【００１４】
温度とメモリセル閾値電圧Ｖｔｍとの関係は、セル・ストリング又はメモリセルのチェーンにおけるメモリセルの位置の関数である。メモリセル閾値電圧Ｖｔｍの変動は温度の関数であるばかりでなく、セル・ストリングにおけるセルの位置の関数でもある。
【００１５】
メモリセルの電流特性は温度変化に依存し、温度変化は検証マージンを減少させる。また、メモリセル閾値電圧Ｖｔｍもメモリセルのストリングにおけるメモリセルの位置の関数である。従って、温度、メモリセルの特性及びセルのストリングにおけるメモリセルの位置に依存してワード線電圧を修正することにより、検証マージンを増加させるように、ワード線電圧を生成する必要性が存在する。
【００１６】
前記課題解決のためのワード線電圧発生器が特許文献１で開示されている。図１５は、特許文献１にかかるワード線電圧発生器７００の回路図である。図１５に示すように、ワード線電圧発生器７００は、電流加算ノード１５０に結合された電流源である。電流源１１０は、相互接続されたメモリセルのストリングにおけるメモリセルの位置に依存して変化する温度係数を有する、第１電流を生成する。電流源１２０は、調整可能な電流源であり、温度変化から実質的に独立した第２電流を生成する。電圧変換器１４０は、第１電流に比例するワード線電圧を発生させる。
【００１７】
図１６は、通常の不揮発性半導体記憶装置の異なる温度及びメモリセルのストリング（すなわち直列チェーン）における異なる位置のメモリセルに対する読み出しワード線電圧Ｖｗｌ＿ｒを変えることによって広げられた検証マージンを示すグラフである。曲線２５Ｌは低温でプログラムされたメモリセル電流特性を示し、曲線２５Ｈは高温で読み出されるメモリセル電流特性を示している。Ｖｗｌ＿ｖ（ＬＴ）は、低温においてプログラムされたメモリセルを読み出すのに許容できる最高の電圧を示している。同様に、Ｖｗｌ＿ｖ（ＨＴ）は、高温においてプログラムされたメモリセルを読み出すのに許容できる最高の電圧を示している。Ｖｗｌ＿ｒは、温度やメモリセルの位置依存を補正しないときのワード線電圧である。Ｖｗｌ＿ｒとＶｗｌ＿ｖ（ＨＴ）との間に、比較的小さい検証マージンが「未補償検証マージン」として示されている。しかし、読み出しが行われるワード線電圧を修正するならば、検証マージンを広げることが可能である。Ｖｗｌ＿ｒ（ＨＴ）は、高温期間での読み出しプロセスに対する修正された電圧を示している。読み出しプロセス期間にワード線電圧を下げることにより、検証マージンは、Ｖｗｌ＿ｖ（ＨＴ）とＶｗｌ＿ｒ（ＨＴ）との間の差である「補償済み検証マージン」によって示されるように広げられる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００７−２９９４８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
通常の不揮発性半導体記憶装置では、メモリセルセル・チェーンから延在するビット線は、図１４に示すように、センスアンプと接続される。図１７は、通常の不揮発性半導体記憶装置６００の構成を示すブロック図である。図１７に示すように、通常の不揮発性半導体記憶装置６００は、リファレンス回路６１、ワード線電圧生成回路６２、ワード線ドライバ６３、メモリセルアレイ６４、カラム選択回路６５及びセンスアンプ６６により構成される。ワード線電圧生成回路６２は、ワード線電圧をワード線ドライバ６３に出力する。ワード線ドライバ６３は、ワード線電圧をメモリセルアレイ６４に出力する（ＷＬ−０〜ＷＬ−ｐ）。メモリセルは、ビット線信号（ＢＬ０〜ＢＬｍ）をカラム選択回路６５に出力する。カラム選択回路６５は、選択したビット線信号をセンスアンプ６６へ出力する。
【００２０】
センスアンプ６６は、入力されたビット線信号と、リファレンス回路６１から入力されるリファレンス電圧Ｖｒｅｆと、を比較して、「０」レベル信号ＤＯＵＴ０又は「１」レベル信号ＤＯＵＴ１を出力する。具体的には、センスアンプ６６では、リファレンス電圧Ｖｒｅｆはリファレンス電流Ｉｔｈに変換される。また、ビット線信号はメモリセル電流Ｉｃｅｌｌに変換される。センスアンプ６６は、リファレンス電流Ｉｔｈとメモリセル電流Ｉｃｅｌｌとの大小関係に応じて、「０」レベル信号ＤＯＵＴ０又は「１」レベル信号ＤＯＵＴ１を出力する。
【００２１】
上述の検証プロセスでは、リファレンス電流Ｉｔｈとメモリセル電流Ｉｃｅｌｌとを比較して、対象となるメモリセルがプログラム状態であるか否かを識別する。そして、識別結果に応じて、メモリセルをエラーセルとしてマーキングされ、又は再プログラムが要求される。
【００２２】
上述の従来技術の説明においては、リファレンス回路６１で用いられるリファレンス電流Ｉｔｈの値は温度によらず常に一定であることを前提としていた。しかし、一般には、リファレンス回路６１は独自の温度特性を有している。そのため、温度変化の影響により、リファレンス電圧Ｖｒｅｆは変動する。そのため、リファレンス電圧Ｖｒｅｆを変換したリファレンス電流Ｉｔｈも変動する。その結果、同じ大きさのメモリセル電流Ｉｃｅｌｌに対する、センスアンプの出力データが、温度により変化してしまうこととなる。
【００２３】
図１８は、通常の不揮発性半導体記憶装置のリファレンス電流Ｉｔｈの値とワード線電圧Ｖｗｌとの関係の温度依存性を示すグラフである。例えば図１８に示すように、リファレンス電流Ｉｔｈの値が高温でＩｔｈ＿ＨＴ、低温でＩｔｈ＿ＬＴと変動する場合、プログラム検証プロセスにおいてプログラムされているとみなされるべき許容可能な最小プログラミングでのメモリセルの電流特性を示す曲線は、高温では曲線Ｗ１０＿ＨＴであり、低温では曲線Ｗ２０＿ＬＴである。つまり、同じワード線電圧Ｖｗｌであっても、温度変化によりリファレンス電流Ｉｔｈの値は変化してしまう。そのため、メモリセルのフローティングゲートへの電荷注入量がより多く必要であり、低温ではメモリセルへの過剰なプログラム特性が要求されることで歩留まり低下や書き換え速度の低下が生じる。
【００２４】
また、他の問題点として、高温環境保管前後のメモリセル閾値変動テスト（以後、保持特性テストと呼ぶ）の品質低下がある。保持特性は、メモリセルをプログラムした後の時間の経過とともに、フローティングゲート中に蓄積された電荷が抜けていき、メモリセル閾値電圧が低下していく現象である。通常、製品出荷テストにおいては加速試験のため、プログラム直後のメモリセル閾値電圧を測定し、ある所定時間だけ高温環境に保管したあと、メモリセル閾値電圧を測定しプログラム直後のメモリセル閾値電圧からの変動量を把握し、一定のスペックを満たすかを判定する。
【００２５】
図１９は、通常の不揮発性半導体記憶装置において保持特性テストを行う際のテストシステムの構成図である。図１９に示すように、不揮発性半導体記憶装置５００は、メモリセルに格納されたデータが出力される出力端子ＳＯとワード線電圧外部入力端子Ｖ４を備えているとする。テスタ８の入力ＩＮ１には、不揮発性半導体記憶装置５００の出力端子ＳＯが接続される。テスタ８の出力ＯＵＴには、不揮発性半導体記憶装置５００のワード線電圧外部入力端子Ｖ４が接続され、テスタ８により不揮発性半導体記憶装置５００に供給するワード線電圧を自由に変更することが可能である。よって、テスタ８により、ワード線電圧を変えながら、出力端子ＳＯのデータ「１」とデータ「０」の境界を探索することにより、メモリセル閾値電圧情報を把握することが可能である。
【００２６】
次に保持特性テスト方法について具体的に説明する。図２０は、通常の不揮発性半導体記憶装置の保持特性テストにおける電流特性を示すグラフである。図２０に示すように、プログラム直後のメモリセルの電流を示す曲線を曲線Ｗ１＿ＨＴとすると、高温環境保管後はメモリセル閾値電圧が低下し曲線Ｗ３＿ＨＴとなる。この場合の、保持特性テストを行う場合の変動量スペックＳＰＥＣを１．５Ｖとする。
【００２７】
プログラム直後と高温環境保管後のメモリセル閾値電圧測定を同じ温度で行う場合には、プログラム直後のメモリセル閾値電圧は高温において７Ｖと測定され、高温環境保管後のメモリセル閾値電圧は高温において６Ｖと測定される。この場合、温度が一定であるためリファレンス電流Ｉｔｈの値も一定となるので、リファレンス電流Ｉｔｈの値の変動による誤差をメモリセル閾値電圧測定値に与えることはない。メモリセル閾値電圧の変動量は１Ｖなので、ＳＰＥＣ範囲内となり良品となる。
【００２８】
一方、プログラム直後と高温環境保管後のメモリセル閾値電圧測定を異なる温度で行う場合には、リファレンス電流Ｉｔｈの値は高温でＩｔｈ＿ＨＴ、低温でＩｔｈ＿ＬＴとなる。この場合、プログラム直後のメモリセル閾値電圧が高温において７Ｖと測定され、高温環境保管後のメモリセル閾値電圧が低温において５Ｖと測定される。そのため、メモリセル閾値電圧の変動量は２Ｖなので、ＳＰＥＣ範囲外として不良品となってしまう。つまり、メモリセル閾値電圧測定値に、リファレンス電流Ｉｔｈの値の変動量による誤差が含まれ、テスタによるＳＰＥＣに対する判定精度が悪化する。その結果、本来リジェクトする必要のない良品が不良品と判定されてしまい、歩留まり低下に繋がる。
【００２９】
以上説明した２つの問題は特許文献１に開示されるワード線電圧Ｖｗｌを修正する技術を検証プロセスに用いたとしても、ワード線電圧生成回路がリファレンス電流Ｉｔｈの値に相関をもたず、ワード線電圧のリファレンス電流Ｉｔｈの値の変動に対する補正ができないため解決することはできない。
【課題を解決するための手段】
【００３０】
本発明の一態様である不揮発性半導体記憶装置は、メモリセルアレイから出力されるビット線信号と比較されるリファレンス信号を出力するリファレンス回路と、メモリセルアレイへ出力されるワード線電圧を前記リファレンス信号の温度変動に応じて変化させるワード線電圧生成回路と、を少なくとも備えるものである。この不揮発性半導体記憶装置では、前記リファレンス回路の温度変化に伴い、前記リファレンス信号が変動する。前記ワード線電圧生成回路は、前記リファレンス信号の温度変動に応じて補正電圧を生成し、前記補正電圧に応じて前記ワード線電圧を変化させる。よって、ワード線電圧を自動的に調整することで、前記ビット線信号と前記リファレンス信号との比較結果に対する前記リファレンス回路の温度変化又は前記リファレンス回路の供給される電源電圧の変動による影響を回避することができる。これにより、高歩留まりかつ高速動作が可能な不揮発性半導体記憶装置が実現できる。
【００３１】
本発明の一態様である不揮発性半導体記憶装置の制御方法は、メモリセルアレイから出力されるビット線信号と比較するリファレンス信号の温度変動を検出し、前記リファレンス信号の温度変動に応じて、前記メモリセルアレイに出力するワード線電圧を変化させるものである。この不揮発性半導体記憶装置の制御方法では、前記リファレンス信号がリファレンス回路における温度変化に伴い変動する。ワード線電圧生成回路においては、前記リファレンス信号の温度変動に応じて生成される補正電圧に応じて、前記ワード線電圧を変化させる。よって、ワード線電圧を自動的に調整し、前記ビット線信号と前記リファレンス信号との比較結果に対する前記リファレンス回路の温度変化又は前記リファレンス回路の供給される電源電圧の変動による影響を回避することができる。これにより、高歩留まりかつ高速動作が可能な不揮発性半導体記憶装置の制御方法が実現できる。
【発明の効果】
【００３２】
本発明は、高歩留まりかつ高速動作が可能な不揮発性半導体記憶装置及びその制御方法を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】実施の形態１にかかる不揮発性半導体記憶装置１００の構成を示すブロック図である。
【図２】実施の形態１にかかるワード線電圧生成回路２ａの回路図である。
【図３】実施の形態１にかかるオペアンプ３１〜３３の構成を示す回路図である。
【図４】検証プロセスにおけるワード線電圧生成回路２ａの電圧一覧表である。
【図５】ワード線電圧生成回路２ａのリファレンスセルＲＣ１のドレイン電流とゲート電圧との関係を示す特性グラフである。
【図６】消去されたメモリセルとプログラムされたメモリセルのメモリセル電流Ｉｃｅｌｌとワード線電圧Ｖｗｌとの関係を表すグラフである。
【図７】実施の形態２にかかるワード線電圧生成回路２ｂの回路図である。
【図８】実施の形態３にかかるワード線電圧生成回路２ｃの回路図である。
【図９】実施の形態４にかかるテストシステムの構成図である。
【図１０】実施の形態４におけるメモリセルの温度特性を示すグラフである。
【図１１】通常の不揮発性半導体記憶装置におけるメモリセル電流とワード線電圧との関係（メモリセル電流特性）を示すグラフである。
【図１２】通常の不揮発性半導体記憶装置の読み出しプロセス期間のワード線電圧Ｖｗｌに対してプログラムされているメモリセル電流特性に対する検証マージンを表すグラフである。
【図１３】通常の不揮発性半導体記憶装置におけるメモリセルの電流特性の温度依存性を示す図である。
【図１４】フラッシュメモリセルアレイの一部を単純化したフラッシュメモリセルの直列チェーンを示す図である。
【図１５】特許文献１にかかるワード線電圧発生器７００の回路図である。
【図１６】通常の不揮発性半導体記憶装置の異なる温度及びメモリセルのストリング（すなわち直列チェーン）における異なる位置のメモリセルに対する読み出しワード線電圧Ｖｗｌ＿ｒを変えることによって広げられた検証マージンを示すグラフである。
【図１７】リファレンス回路を有する不揮発性半導体記憶装置６００の構成を示すブロック図である。
【図１８】通常の不揮発性半導体記憶装置のリファレンス回路のリファレンス電流Ｉｔｈの値とワード線電圧Ｖｗｌとの関係の温度依存性を示すグラフである。
【図１９】通常の不揮発性半導体記憶装置において保持特性テストを行う際のテストシステムの構成図である。
【図２０】通常の不揮発性半導体記憶装置の保持特性テストにおける電流特性を示すグラフである。
【発明を実施するための形態】
【００３４】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、実施の形態１にかかる不揮発性半導体記憶装置１００の構成を示すブロック図である。図１に示すように、不揮発性半導体記憶装置１００は、リファレンス回路１、ワード線電圧生成回路２ａ、ワード線ドライバ３、メモリセルアレイ４、カラム選択回路５及びセンスアンプ６により構成される。リファレンス回路１は、リファレンス電圧Ｖｒｅｆをワード線電圧生成回路２ａ及びセンスアンプ６へ出力する。
【００３５】
ワード線電圧生成回路２ａは、リファレンス電圧Ｖｒｅｆに応じてワード線電圧Ｖｗｌを調整する。そして、調整したワード線電圧Ｖｗｌを、ワード線ドライバ３に出力する。ワード線ドライバ３は、ワード線電圧Ｖｗｌを、メモリセルアレイ４に出力する（ＷＬ−０〜ＷＬ−ｐ）。メモリセルアレイ４は、ビット線信号（ＢＬ０〜ＢＬｍ）をカラム選択回路５に出力する。カラム選択回路５は、選択したビット線信号をセンスアンプ６へ出力する。
【００３６】
センスアンプ６は、入力されたビット線信号と、リファレンス回路１から入力されるリファレンス電圧Ｖｒｅｆと、を比較して、「０」レベル信号ＤＯＵＴ０又は「１」レベル信号ＤＯＵＴ１を出力する。具体的には、センスアンプ６では、リファレンス電圧Ｖｒｅｆはリファレンス電流Ｉｔｈに変換される。また、ビット線信号はメモリセル電流Ｉｃｅｌｌに変換される。センスアンプ６は、リファレンス電流Ｉｔｈとメモリセル電流Ｉｃｅｌｌとの大小関係に応じて、「０」レベル信号ＤＯＵＴ０又は「１」レベル信号ＤＯＵＴ１を出力する。例えば、センスアンプ６は、メモリセル電流Ｉｃｅｌｌがリファレンス電流Ｉｔｈよりも小さければ、メモリセルがプログラム状態であると判断する。一方、メモリセル電流Ｉｃｅｌｌがリファレンス電流Ｉｔｈ以上であれば、メモリセルが非プログラム状態であると判断する。
【００３７】
次に、不揮発性半導体記憶装置１００におけるワード線電圧生成回路２ａの構成について説明する。図２は、実施の形態１にかかるワード線電圧生成回路２ａの回路図である。ワード線電圧生成回路２ａは、図２に示すように、補正電圧発生回路１１及び電圧加算回路１５により構成されている。補正電圧発生回路１１は、Ｎ型ＭＯＳトランジスタＮ１、Ｐ型ＭＯＳトランジスタＰ１、Ｐ型ＭＯＳトランジスタＰ２、リファレンスセルＲＣ１及びオペアンプ３１により構成され、リファレンス電圧Ｖｒｅｆの値に対応する補正電圧Ｖ１を発生させる。
【００３８】
Ｎ型ＭＯＳトランジスタＮ１のゲートには、図１に示すリファレンス回路１から、リファレンス電圧Ｖｒｅｆが入力される。Ｎ型ＭＯＳトランジスタＮ１のソースはグランド電位ＧＮＤと接続され、ドレインはＰ型ＭＯＳトランジスタＰ１のドレインと接続される。
【００３９】
Ｐ型ＭＯＳトランジスタＰ１のソースは電源電位ＶＤＤと接続され、Ｐ型ＭＯＳトランジスタＰ１のゲートはＰ型ＭＯＳトランジスタＰ１のドレインと接続される。Ｐ型ＭＯＳトランジスタＰ２のソースは電源電位ＶＤＤと接続され、Ｐ型ＭＯＳトランジスタＰ２のゲートはＰ型ＭＯＳトランジスタＰ１のゲートと接続される。よって、Ｐ型ＭＯＳトランジスタＰ１とＰ型ＭＯＳトランジスタＰ２とは、電流ミラー回路を構成する。
【００４０】
Ｐ型ＭＯＳトランジスタＰ２のドレインは、オペアンプ３１のプラス入力端及びリファレンスセルＲＣ１のドレインと接続される。リファレンスセルＲＣ１のゲートはリファレンスセルＲＣ１のドレインと接続され、ソースはグランド電位ＧＮＤと接続される。オペアンプ３１のマイナス入力端はオペアンプ３１の出力端と接続される。つまり、オペアンプ３１はボルテージフォロワ接続される。
【００４１】
なお、リファレンス回路ＲＣ１は、図１に示すメモリセルアレイ４における個々のメモリセルと同様の温度特性を有するものである。すなわち、リファレンス回路ＲＣ１のゲート電圧とリファレンス電流Ｉｔｈとの間に成立する相関関係は、メモリセルアレイ４における個々のメモリセルのゲート電圧とメモリセルの電流Ｉｏｎとの間に成り立つ相関関係と、同一となる。従って、メモリセルアレイ４における個々のメモリセルとリファレンスセルＲＣ１とは、同様の温度依存性を有する。
【００４２】
電圧加算回路１５は、第１の電流源２１、第２の電流源２２及び電圧変換器Ｒ３により構成される。第１の電流源２１は、補正電圧発生回路１１の出力（すなわち、オペアンプ３１の出力）である補正電圧Ｖ１が入力され、この補正電圧Ｖ１に対応する第１の電流Ｉ２１を生成する。第２の電流源２２は、基準電圧Ｖ２が入力され、この基準電圧Ｖ２に対応する第２の電流Ｉ２２を生成する。
【００４３】
第１の電流源２１は、オペアンプ３２、Ｐ型ＭＯＳトランジスタＰ３、Ｐ型ＭＯＳトランジスタＰ４及び抵抗Ｒ１により構成される。オペアンプ３２のマイナス入力端は、補正電圧発生回路１１のオペアンプ３１の出力端（すなわち、補正電圧Ｖ１）と接続される。オペアンプ３２の出力端は、Ｐ型ＭＯＳトランジスタＰ３及びＰ型ＭＯＳトランジスタＰ４のゲートと接続される。Ｐ型ＭＯＳトランジスタＰ３及びＰ型ＭＯＳトランジスタＰ４のソースはそれぞれ電源電位ＶＤＤと接続される。Ｐ型ＭＯＳトランジスタＰ３のドレインは、抵抗Ｒ１の一端及びオペアンプ３２のプラス入力端と接続される。抵抗Ｒ１の他端はグランド電位ＧＮＤと接続される。よって、オペアンプ３２、Ｐ型ＭＯＳトランジスタＰ３及びＰ型ＭＯＳトランジスタＰ４は、電流ミラー回路を構成する。Ｐ型ＭＯＳトランジスタＰ４のドレインは、電圧変換器Ｒ３の一端及びＰ型ＭＯＳトランジスタＰ５のドレインと接続される。
【００４４】
第２の電流源２２は、オペアンプ３３、Ｐ型ＭＯＳトランジスタＰ５、Ｐ型ＭＯＳトランジスタＰ６及び抵抗Ｒ２により構成される。オペアンプ３３のプラス入力端は、基準電圧Ｖ２と接続される。オペアンプ３３の出力端は、Ｐ型ＭＯＳトランジスタＰ５及びＰ型ＭＯＳトランジスタＰ６のゲートと接続される。Ｐ型ＭＯＳトランジスタＰ５及びＰ型ＭＯＳトランジスタＰ６のソースはそれぞれ電源電位ＶＤＤと接続される。Ｐ型ＭＯＳトランジスタＰ６のドレインは、抵抗Ｒ２の一端及びオペアンプ３３のマイナス入力端と接続される。抵抗Ｒ２の他端はグランド電位ＧＮＤと接続される。よって、オペアンプ３３、Ｐ型ＭＯＳトランジスタＰ５及びＰ型ＭＯＳトランジスタＰ６は、電流ミラー回路を構成する。Ｐ型ＭＯＳトランジスタＰ５のドレインは、電圧変換器Ｒ３の一端及びＰ型ＭＯＳトランジスタＰ４のドレインと接続される。
【００４５】
電圧変換器Ｒ３は、一端が第１の電流源２１（Ｐ型ＭＯＳトランジスタＰ４のドレイン）及び第２の電流源２２（Ｐ型ＭＯＳトランジスタＰ５のドレイン）と接続され、他端はグランド電位ＧＮＤと接続される。電圧変換器Ｒ３の第１の電流源２１及び第２の電流源２２側の一端の電圧は、ワード線電圧Ｖｗｌとして出力される。
【００４６】
図３は、オペアンプ３１〜３３の構成を示す回路図である。以下では代表として、オペアンプ３１について説明する。オペアンプ３１は、図３に示すように、マイナス入力端ＶＩＮ−がＮ型ＭＯＳトランジスタＮ１０のゲートと接続され、プラス入力端ＶＩＮ＋がＮ型ＭＯＳトランジスタＮ２０のゲートと接続される。Ｎ型ＭＯＳトランジスタＮ１０及びＮ型ＭＯＳトランジスタＮ２０のソースは、それぞれ定電流源４１の一端と接続される。定電流源４１の他端は、グランド電位ＧＮＤと接続される。Ｎ型ＭＯＳトランジスタＮ１０のドレインは、Ｐ型ＭＯＳトランジスタＰ１０のドレインと接続される。Ｎ型ＭＯＳトランジスタＮ２０のドレインは、Ｐ型ＭＯＳトランジスタＰ２０のドレイン及びＰ型ＭＯＳトランジスタＰ３０のゲートと接続される。Ｐ型ＭＯＳトランジスタＰ１０及びＰ型ＭＯＳトランジスタＰ２０のソースは、それぞれ電源電位ＶＤＤと接続される。Ｐ型ＭＯＳトランジスタＰ１０のゲートは、Ｐ型ＭＯＳトランジスタＰ１０のドレインと接続される。更に、Ｐ型ＭＯＳトランジスタＰ２０のゲートはＰ型ＭＯＳトランジスタＰ１０のゲートと接続される。よって、Ｐ型ＭＯＳトランジスタＰ１０及びＰ型ＭＯＳトランジスタＰ２０は、電流ミラー回路を構成する。
【００４７】
Ｐ型ＭＯＳトランジスタＰ３０のゲートは、Ｎ型ＭＯＳトランジスタＮ２０のドレインと接続される。Ｐ型ＭＯＳトランジスタＰ３０のソースは電源電位ＶＤＤと接続され、ドレインは定電流源４２の一端及び出力端子ＶＯＵＴと接続される。定電流源４２の他端はグランド電位ＧＮＤと接続される。図３のマイナス入力端ＶＩＮ−、プラス入力端ＶＩＮ＋及び出力端子ＶＯＵＴは、それぞれ図２に示すオペアンプ３１〜３３のマイナス入力端、プラス入力端及び出力端に相当する。なお、図２および図３の電流ミラー回路を構成するＰ型ＭＯＳトランジスタ同士のコンダクタンスは、それぞれ同じとする。
【００４８】
次に、不揮発性半導体記憶装置１００の動作について、図１、２及び４〜６を参照して具体的に説明する。図４は、検証プロセスにおけるワード線電圧生成回路２ａの電圧一覧表である。図５は、ワード線電圧生成回路２ａのリファレンスセルＲＣ１のドレイン電流とゲート電圧との関係を示す特性グラフである。図６は、消去されたメモリセル及びプログラムされたメモリセルのメモリセル電流Ｉｃｅｌｌとワード線電圧Ｖｗｌとの関係を表すグラフである。
【００４９】
リファレンス回路１は温度特性を有するため、リファレンス回路１の温度が変化すると、それに応じてリファレンス電圧Ｖｒｅｆは変動する。従って、センスアンプ６におけるリファレンス電流Ｉｔｈも変動する。例えば、リファレンス回路１の温度が上昇すれば、それに応じてセンスアンプ６におけるリファレンス電流Ｉｔｈの値も上昇することとなる。
【００５０】
ワード線電圧生成回路２ａの補正電圧発生回路１１では、図２に示すように、リファレンス回路１が出力するリファレンス電圧ＶｒｅｆがＮ型ＭＯＳトランジスタＮ１のゲートと接続されている。これにより、Ｐ型ＭＯＳトランジスタＰ１にリファレンス電流Ｉｔｈが電流ミラーされる。さらに、リファレンス電流Ｉｔｈは、Ｐ型ＭＯＳトランジスタＰ１からＰ型ＭＯＳトランジスタＰ２に電流ミラーされる。よって、リファレンスセルＲＣ１には、リファレンス電流Ｉｔｈが流れる。つまり、リファレンスセルＲＣ１のドレイン電圧Ｖ１１は、リファレンス電流Ｉｔｈに応じて変化する。
【００５１】
リファレンスセルＲＣ１のドレイン電圧Ｖ１１が変化すると、オペアンプ３１はボルテージフォロア接続されているため、オペアンプ３１の出力電圧である補正電圧Ｖ１も同じだけ電圧変化を生じる。補正電圧Ｖ１は、第１の電流源２１のオペアンプ３２のマイナス入力端に入力される。すると、オペアンプ３２のイマジナリーショートにより、抵抗Ｒ１の一端の電圧Ｖ２１は、補正電圧Ｖ１と同じとなる。よって、Ｐ型ＭＯＳトランジスタＰ３に流れる第１の電流Ｉ２１は、以下の式（１）で表される。
Ｉ２１＝Ｖ１／Ｒ１    ・・・（１）
また、Ｐ型ＭＯＳトランジスタＰ４とＰ型ＭＯＳトランジスタＰ３とは電流ミラー回路を構成しているので、Ｐ型ＭＯＳトランジスタＰ４には、同じく第１の電流Ｉ２１が流れる。
【００５２】
一方、第２の電流源２２では、基準電圧Ｖ２が第１のオペアンプ３３のプラス入力端に入力される。すると、オペアンプ３３のイマジナリーショートにより、抵抗Ｒ２の一端の電圧Ｖ２２は、基準電圧Ｖ２と同じとなる。よって、Ｐ型ＭＯＳトランジスタＰ６に流れる第２の電流Ｉ２２は、以下の式（２）で表される。
Ｉ２２＝Ｖ２／Ｒ２    ・・・（２）
また、Ｐ型ＭＯＳトランジスタＰ５とＰ型ＭＯＳトランジスタＰ６とは電流ミラー回路を構成しているので、Ｐ型ＭＯＳトランジスタＰ５には、同じく第２の電流Ｉ２２が流れる。
【００５３】
従って、電圧加算回路１５の電圧変換器Ｒ３には、Ｐ型ＭＯＳトランジスタＰ４に流れる第１の電流Ｉ２２とＰ型ＭＯＳトランジスタＰ５に流れる第２の電流Ｉ２２を加算した電流Ｉａが流れる。電流Ｉａは、以下の式（３）で示される。
Ｉａ＝Ｉ２１＋Ｉ２２＝（Ｖ１／Ｒ１＋Ｖ２／Ｒ２）    ・・・（３）
このときの電圧変換器Ｒ３の一端の電圧であるワード線電圧Ｖｗｌは、以下の式（４）で表される。
Ｖｗｌ＝（Ｖ１／Ｒ１＋Ｖ２／Ｒ２）×Ｒ３    ・・・（４）
これにより、リファレンス電流Ｉｔｈの値の変動量が、補正電圧Ｖ１として、ワード線電圧Ｖｗｌに反映される。
【００５４】
例えば、図４に示すように、プログラム検証プロセス（高温）及びプログラム検証プロセス（低温）における抵抗Ｒ１を４ｋΩ、抵抗Ｒ２を１ｋΩ、電圧変換器Ｒ３を４ｋΩ、基準電圧Ｖ２を１Ｖとする。ここで、プログラム検証プロセス（高温）におけるリファレンス電流Ｉｔｈの値を２０ｕＡと仮定する。図５に示すように、リファレンスセルＲＣ１のドレイン電圧Ｖ１１は３Ｖであるので、補正電圧Ｖ１も同様に３Ｖとなる。よって、ワード線電圧Ｖｗｌは、以下の式（５）で示されるように、７Ｖとなる。
Ｖｗｌ＝（３［Ｖ］／４［ｋΩ］＋１［Ｖ］／１［ｋΩ］）×４［ｋΩ］＝７［Ｖ］
・・・（５）
【００５５】
一方、プログラム検証プロセス（低温）におけるリファレンス電流Ｉｔｈの値を１０ｕＡと仮定する。図５に示すように、リファレンスセルＲＣ１のドレイン電圧Ｖ１１は２Ｖであるので、補正電圧Ｖ１も同様に２Ｖとなる。よって、ワード線電圧Ｖｗｌは、以下の式（６）で示されるように、６Ｖとなる。
Ｖｗｌ＝（２［Ｖ］／４［ｋΩ］＋１［Ｖ］／１［ｋΩ］）×４［ｋΩ］＝６［Ｖ］
・・・（６）
【００５６】
よって、図６に示されるように、リファレンス回路１が高温の場合のリファレンス電流Ｉｔｈ＿ＨＴは２０ｕＡであるので、曲線Ｗ１＿ＨＴで表されるように、高温でのプログラム検証プロセスにおけるワード線電圧Ｖｗｌは７Ｖとなる。また、リファレンス回路１が低温の場合におけるリファレンス回路１のリファレンス電流Ｉｔｈ＿ＬＴは１０ｕＡでるので、曲線Ｗ１＿ＬＴで表されるように、低温でのプログラム検証プロセスにおけるワード線電圧Ｖｗｌは６Ｖとなる。従って、温度の変化によりリファレンス電流Ｉｔｈの値が変化しても、補正電圧Ｖ１によりワード線電圧Ｖｗｌが自動的に補正され、曲線Ｗ１＿ＨＴと曲線Ｗ１＿ＬＴとは同等となる。
【００５７】
従って、不揮発性半導体記憶装置１００によれば、メモリセルへの過剰なプログラミング要求を防ぎ、プログラミング歩留まり低下やプログラム速度の低下が生じるという問題を解消することができる。なお、消去プロセスにおいても同様の問題を解決する効果があり、消去特性歩留まり向上や消去スピード向上にも貢献することができる。
【００５８】
なお、リファレンス電圧ｒｅｆは、リファレンス回路１に供給される電源電圧の変動によっても変動する。従って、リファレンス電流Ｉｔｈは、リファレンス回路１に供給される電源電圧の変動によっても変動する。従って、本構成によれば、リファレンス回路１に供給される電源電圧の変動に対しても、ワード線電圧を変化させることが可能である。
【００５９】
実施の形態２
次に、実施の形態２にかかる不揮発性半導体記憶装置２００について説明する。不揮発性半導体記憶装置２００は、不揮発性半導体記憶装置１００におけるワード線電圧生成回路２ａをワード線電圧生成回路２ｂに置き換えたものである。図７は、実施の形態２にかかるワード線電圧生成回路２ｂの回路図である。ワード線電圧生成回路２ｂは、ワード線電圧生成回路２ａの補正電圧発生回路１１を、補正電圧発生回路１２に置き換えたものである。その他の部分の構成及び動作は、ワード線電圧生成回路２ａと同様であるので、説明を省略する。
【００６０】
補正電圧発生回路１２は、補正電圧発生回路１１におけるリファレンスセルＲＣ１を、代替素子である抵抗Ｒ４に変更したものである。ここで、抵抗Ｒ４に流れる電流とこの電流により生じる電圧との相関関係は、リファレンスセルＲＣ１のドレイン電流とゲート電圧との間に成立する相関関係と同一である。つまり、抵抗Ｒ４に流れる電流とリファレンスセルＲＣ１のドレイン電流とが等しければ、抵抗Ｒ４に生じる電圧とリファレンスセルＲＣ１のゲート電圧とは等しくなる。すなわち、抵抗Ｒ４の電流−電圧特性は、メモリセルアレイ４における個々のメモリセルの温度特性（メモリセルの電流Ｉｏｎとゲート電圧との間で成立する相関関係）と同一の挙動を示す。従って、抵抗Ｒ４及びメモリセルアレイ４における個々のメモリセルの温度依存性は同一とみなすことができる。抵抗Ｒ４の一端の電圧Ｖ１２は、図２のリファレンスセルＲＣ１のドレイン電圧Ｖ１１と同様となるので、不揮発性半導体記憶装置２００によれば、不揮発性半導体記憶装置１００と同様の効果を得ることができる。
【００６１】
実施の形態３
次に、実施の形態３にかかる不揮発性半導体記憶装置３００について説明する。不揮発性半導体記憶装置３００は、不揮発性半導体記憶装置１００におけるワード線電圧生成回路２ａをワード線電圧生成回路２ｃに置き換えたものである。図８は、実施の形態３にかかるワード線電圧生成回路２ｃの回路図である。ワード線電圧生成回路２ｃは、ワード線電圧生成回路２ａの補正電圧発生回路１１を、補正電圧発生回路１３に置き換えたものである。その他の部分の構成及び動作は、ワード線電圧生成回路２ａと同様であるので、説明を省略する。
【００６２】
補正電圧発生回路１３は、補正電圧発生回路１１におけるリファレンスセルＲＣ１及びオペアンプ３１の接続を変更したものである。補正電圧発生回路１３では、リファレンスセルＲＣ１のゲートがオペアンプ３１の出力端と接続される。オペアンプ３１のマイナス入力端には基準電圧Ｖ３＝１Ｖが入力される。その他の構成は、補正電圧発生回路１１と同様であるので説明を省略する。
【００６３】
よって、不揮発性半導体記憶装置３００によれば、リファレンス回路８のリファレンス電流Ｉｔｈの値が変化しても、リファレンスセルＲＣ１のドレイン電圧Ｖ１３は基準電圧Ｖ３と同じ１Ｖに固定される。これにより、リファレンスセルＲＣ１は線形領域の動作状態に維持される。これにより、オペアンプ３１をボルテージフォロア接続する場合に比べ、アーリー効果による電圧変換誤差を抑制できる。従って、不揮発性半導体記憶装置３００によれば、メモリセルのドレイン電流とゲート電圧との相関関係から、より正確にリファレンス電流Ｉｔｈの値の変動量をワード線電圧変動量として再現することが可能となる。
【００６４】
実施の形態４
次に、実施の形態４にかかる不揮発性半導体記憶装置の保持特性テストの方法について説明する。図９は、実施の形態４にかかるテストシステムの構成図である。まず、本テスト方法では、テスト用補正電圧発生回路１４を含む不揮発性半導体記憶装置４００に、テスタ７を接続する。ここで、テスト用補正電圧発生回路１４は、補正電圧発生回路１１と同様の構成及び機能を有するものであるので、説明を省略する。
【００６５】
不揮発性半導体記憶装置４００には、メモリセルに格納されたデータを出力する出力端子ＳＯ及びワード線電圧外部入力端子Ｖ４を有している。テスタ７は、入力ＩＮ１、入力ＩＮ２及び出力ＯＵＴを有する。入力ＩＮ１は出力端子ＳＯと接続され、入力ＩＮ２には、不揮発性半導体記憶装置４００のテスト用補正電圧発生回路１４から補正電圧Ｖ５が入力される。出力ＯＵＴは、ワード線電圧外部入力端子Ｖ４と接続される。
【００６６】
テスタ７は、出力ＯＵＴからワード線電圧外部入力端子Ｖ４へワード線電圧を出力する。これにより、テスタ７は、出力ＯＵＴから出力するワード線電圧を変えながら、不揮発性半導体記憶装置４００の出力端子ＳＯから出力されるデータ「１」とデータ「０」との境界を探索することにより、メモリセル閾値電圧情報を把握することが可能である。
【００６７】
さらに、テスタ７は、入力ＩＮ２に入力されるテスト用補正電圧Ｖ５を測定することが可能である。これにより、リファレンス電流Ｉｔｈの値の変動によるメモリセル閾値電圧測定誤差を、テスタ７で補正することができる。
【００６８】
次に不揮発性半導体記憶装置の保持特性テスト方法について具体的に説明する。まず、高温において、プログラム直後のメモリセル閾値電圧（Ｖｔｍ１とする）及びテスト用補正電圧発生回路１４のテスト用補正電圧Ｖ５（補正電圧Ｖａｄｊ１とする）を、テスタ７により測定する。そのまま高温環境保管を行った後に、低温において、メモリセル閾値電圧（Ｖｔｍ２とする）とテスト用補正電圧発生回路１４のテスト用補正電圧Ｖ５（補正電圧Ｖａｄｊ２とする）を、テスタ７により測定する。その結果、高温と低温との間におけるメモリセル閾値電圧変動量ΔＶｔｍは、以下の式（７）により求まる。
ΔＶｔｍ＝（Ｖｔｍ１−Ｖａｄｊ１）−（Ｖｔｍ２−Ｖａｄｊ２）    ・・・（７）
【００６９】
図１０は、実施の形態４におけるメモリセルの温度特性を示すグラフである。図１０の曲線Ｗ１＿ＨＴはプログラム直後のメモリセルの特性曲線であり、曲線Ｗ３＿ＨＴは高温環境保管を行った後のメモリセルの特性曲線である。
【００７０】
図１０に示すように、高温におけるリファレンス電流Ｉｔｈの値であるＩｔｈ＿ＨＴ＝２０ｕＡなので、メモリセル閾値電圧Ｖｔｍ１＝７Ｖがテスタ７により探索される。このときのテスト用補正電圧発生回路１４のテスト用補正電圧Ｖａｄｊ１は、図５に示すようにＶａｄｊ１＝３Ｖとなる。よってテスタ７により、Ｖａｄｊ１＝３Ｖが測定される。
【００７１】
その後、高温環境保管を行った後の低温におけるリファレンス電流Ｉｔｈの値であるＩｔｈ＿ＬＴ＝１０ｕＡなので、メモリセル閾値電圧Ｖｔｍ２＝５Ｖがテスタ７により探索される。このときのテスト用補正電圧発生回路１４のテスト用補正電圧Ｖａｄｊ２は、図５に示すようにＶａｄｊ２＝２Ｖとなる。よってテスタ７により、Ｖａｄｊ２＝２Ｖが測定される。
【００７２】
従って、メモリセル閾値電圧変動量ΔＶｔｍは以下の式（８）により求まる。
ΔＶｔｍ＝（７［Ｖ］−３［Ｖ］）−（５［Ｖ］−２［Ｖ］）＝１［Ｖ］  ・・・（８）
これにより、メモリセルの閾値電圧とテスト用補正電圧との間の温度依存性を観測することができ、保持特性テスト品質向上に貢献することができる。
【００７３】
尚、本実施の形態にかかるテスト用補正電圧発生回路１４は、実施の形態１〜３にかかる不揮発性半導体記憶装置と組み合わせて用いることが可能である。
【００７４】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図２、図７及び図８に示す第２の電流源２２は、図１１に示す電流源１２０などの、既知の電流源を用いることが可能である。
【符号の説明】
【００７５】
１、６１  リファレンス回路
２ａ、２ｂ、２ｃ、６２  ワード線電圧生成回路
３、６３  ワード線ドライバ
４、６４  メモリセルアレイ
５、６５  カラム選択回路
６、６６  センスアンプ
７、８  テスタ
１００、２００、３００、４００、５００、６００  不揮発性半導体記憶装置
１１〜１４  補正電圧発生回路
１５  電圧加算回路
２１  第１の電流源
２２  第２の電流源
３１〜３３  オペアンプ
４１、４２  定電流源
８７  メモリセルのアレイ
８８、８９  直列セル・チェーン
９０  ソース線
９１、９２  ドレイン選択ゲート
９３  ドレイン選択ゲート制御線ＳＧ（Ｄ）
９４、９５  ソース選択ゲート
９６  ソース選択ゲート制御線ＳＧ（Ｄ）
９７、９８  セル
１１０、１２０  電流源
１４０    電圧変換器
１５０    電流加算ノード
７００  ワード線電圧発生器
ＩＮ１、ＩＮ２  入力
Ｎ１、Ｎ１０、Ｎ２０  Ｎ型ＭＯＳトランジスタ
ＯＵＴ  出力
Ｐ１〜Ｐ６、Ｐ１０、Ｐ２０、Ｐ３０  Ｐ型ＭＯＳトランジスタ
Ｒ３  電圧変換器
Ｒ１、Ｒ２、Ｒ４  抵抗
ＲＣ１  リファレンスセル
ＳＯ  出力端子
Ｖ４  ワード線電圧外部入力端子
【図１】
2011187104.tif 000003
【図２】
2011187104.tif 000004
【図３】
2011187104.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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