(57)【要約】【課題】本発明は、シリアルに接続されているデバイス間を高速にデータ転送する画像処理装置に関する。【解決手段】画像処理装置１は、ＣＰＵ２に制御される複数のＬＳＩ５ａ〜５ｃが、第２アービタ１３ａ〜１３ｃ搭載し、第２アービタ１３ａ〜１３ｃが、ＲＤＭＡＣ１７ａ〜１７ｃ、１８ａ〜１８ｃ、１９ａ〜１９ｃ、２０ａ〜２０ｃとＷＤＭＡＣ２１ａ〜２１ｃから第１アービタ１２ａ〜１２ｃを介してＥＮＤＰ１１ａ〜１１ｃへのデータ転送、ＲＯＯＴ１４ａ〜１４ｃの受信したデータのＥＮＤＰ１１ａ〜１１ｃへの転送、ＥＮＤＰ１１ａ〜１１ｃの受信したデータの第１アービタ１２ａ〜１２ｃ側への転送またはＥＮＤＰ１１ａ〜１１ｃの受信したデータのＲＯＯＴ１４ａ〜１４ｃへの転送を切り替えるとともに、圧縮伸長器２２ａ〜２２ｃによるデータの圧縮と伸長を、該データ転送の転送先と転送元及ＬＳＩ５ａ〜５ｃの接続位置情報に基づいて制御する。【選択図】          図１
2011227539.tif 000002
【特許請求の範囲】
【請求項１】
制御手段によって制御される複数のデバイスがそれぞれバスでシリアルに接続されている画像処理装置において、
前記各デバイスは、
データ処理を行うとともに、前記バスを介して該データの外部への転送出力及び外部からの転送入力を要求するデータ処理手段と、
前記バスを介してデータを前段側と送受信する前段側データ通信手段と、
前記バスを介してデータを後段側と送受信する後段側データ通信手段と、
データの前記データ処理手段から前記前段側データ通信手段への転送、前記後段側データ通信手段の受信したデータの該前段側データ通信手段への転送、該前段側データ通信手段の受信したデータの該データ処理手段への転送または該前段側データ通信手段の受信したデータの該後段側データ通信手段への転送を切り替える切り替え手段と、
データを圧縮及び伸長する圧縮伸長手段と、
前記前段側データ通信手段に前記バスを介して前記デバイスが接続されているか否かの情報が設定される前段接続情報設定手段と、
前記後段側データ通信手段に前記バスを介して前記デバイスが接続されているか否かの情報が設定される後段接続情報設定手段と、
前記前段接続情報設定手段と前記後段接続情報設定手段の設定情報及び前記切り替え手段によるデータ転送の切り替えにおけるデータ転送先とデータ転送元に基づいて前記圧縮伸長手段によるデータの圧縮または伸長を制御する圧縮伸長制御手段と、
を備えていることを特徴とする画像処理装置。
【請求項２】
前記圧縮伸長制御手段は、前記デバイス間でのデータ転送においてのみ前記圧縮伸長手段で圧縮されたデータが転送される状態に該圧縮伸長手段でのデータの圧縮または伸長を制御することを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記デバイスは、前記後段側データ通信手段に、後段の前記デバイスが非接続であると、前記圧縮伸長手段の動作を無効にする無効手段を備えていることを特徴とする請求項１または請求項２記載の画像処理装置。
【請求項４】
前記後段側データ通信手段は、消費電力を削減する所定の省電力モードを備えており、後段の前記デバイスとの間の前記バスのリンクの確立が不成立であると、前記省電力モードに移行することを特徴とする請求項１から請求項３のいずれかに記載の画像処理装置。
【請求項５】
前記デバイスは、前記バスを利用したデータ転送要求が発生してからデータの転送が開始されるまでのデータ転送開始待ち時間を計時して所定の記憶手段に保持する待ち時間計時手段を備えていることを特徴とする請求項１から請求項４のいずれかに記載の画像処理装置。
【請求項６】
前記バスは、ＰＣＩ Expressであることを特徴とする請求項１から請求項５のいずれかに記載の画像処理装置。
【請求項７】
前記画像処理装置は、最後段の前記デバイスが、前記切り替え手段を非搭載であることを特徴とする請求項１から請求項６のいずれかに記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関し、詳細には、シリアルに接続されているデバイス間を高速にデータ転送する画像処理装置に関する。
【背景技術】
【０００２】
複写装置、プリンタ装置、ファクシミリ装置、複合装置等の画像処理装置においては、今日、多くのインターフェイス（Ｉ／Ｆ）を備えたコントローラ回路を搭載しており、画像データ転送に用いるパスは用途に応じて多種多様となっている。
【０００３】
一方、開発コストを削減するために、共通のプラットフォームを利用して多くの製品ラインナップを開発することが行われるようになってきており、特に、大規模なＬＳＩ(Large Scale Integration ）の開発には膨大な開発コストを必要とするため、１つのＬＳＩを複数の商品群に対応させることが、開発コストを削減する上で重要である。
【０００４】
そして、近年、共通のＣＰＵ（Central Processing Unit ）で制御されるＬＳＩの接続に、要求と応答が分離されて、応答を待たずに次の要求を発行することのできるＰＣＩ（Peripheral Component Interconnect） Express（以下、ＰＣＩｅという。）のような高速なスプリットトランザクションのバスが利用されるようになってきているが、このような共通のＣＰＵによって制御されるＬＳＩをＰＣＩｅで接続したシステムにおいて、機能を拡張するためには、ＰＣＩｅのポート数を増やす必要があるが、ＰＣＩｅのポート数を増やすためには、汎用のＬＳＩであるＰＣＩｅスイッチを用いるのが一般的である。ところが、ＰＣＩｅスイッチは、比較的高価な部品であり、商品コストに影響する。また、ＰＣＩｅスイッチは、レイテンシーが発生して転送効率が劣化し、接続するＬＳＩの特性との組合せによっては、さらに転送効率が低下するおそれがある。
【０００５】
すなわち、図７に示すように、従来の画像処理装置１００においては、ＣＰＵ１０１がチップセット１０２を介してメインメモリ１０３に接続されているとともに、第１段ＬＳＩ１０４ａに接続されており、第１段ＬＳＩ１０４ａには、プリンタが接続されているとともに、第２段ＬＳＩ１０４ｂが接続されている。第２段ＬＳＩ１０４ｂには、外部装置やネットワーク接続回路等が接続され、また、第３段のＬＳＩがあるときには、第３段のＬＳＩに接続される。すなわち、ＬＳＩは、画像処理装置が必要とする数だけシリアルに接続される。
【０００６】
第１段ＬＳＩ１０４ａおよび第２段ＬＳＩ１０４ｂは、同じ構成であり、それぞれＰＣＩｅのエンドポイント（ＰＣＩ Express End Point、以下、単に、ＥＮＤＰという。）１１１ａ、１１１ｂ、第１アービタ１１２ａ 、１１２ｂ、第２アービタ１１３ａ、１１３ｂ、ＰＣＩｅのルートコンプレックス（ＰＣＩ Express Root Complex、以下、単に、ＲＯＯＴという。）１１４ａ、１１４ｂ、ビデオ（ＶＩＤＥＯ）Ｉ／Ｆ１１５ａ、１１５ｂ、画像処理機能部１１６ａ、１１６ｂ、４つのＲＤＭＡＣ（Read Direct Memory Access Controller）１１７ａ〜１２０ａ、１１７ｂ〜１２０ｂ及びＷＤＭＡＣ（Write Direct Memory Access Controller）１２１ａ、１２１ｂ等を搭載している。
【０００７】
このような構成の従来の画像処理装置１００においては、第１段ＬＳＩ１０４ａがメインメモリ１０３内の画像データを読み込んでビデオＩ／Ｆ１１５ａに接続されているプリンタに画像データを出力する場合、ＣＰＵ１０１がＬＳＩ１０４ａのＲＤＭＡＣ１１７ａ〜１１９ａの起動制御を行ってメインメモリ１０３に格納されている画像データをリードする。ＲＤＭＡＣ１１７ａ〜１１９ａは、起動されると、第１アービタ１１２ａにリードデータの要求を行う。第１アービタ１１２ａは、予め設定されている優先度に従って順次第２アービタ１１３ａにデータ転送の要求を行う。第２アービタ１１３ａは、ＲＯＯＴ１１４ａからの要求と第１アービタ１１２ａからの要求を、予め設定されている優先度に従って、ＥＮＤＰ１１１ａに順次調停して発行し、リード動作の場合、ＥＮＤＰ１１１ａがＰＣＩｅのリード要求を行って、メインメモリ１０３からデータリードを行って転送されてきたデータを第２アービタ１１３ａに返す。第２アービタ１１３ａは、第１アービタ１１２ａからの要求の場合、ＥＮＤＰ１１１ａから渡された画像データを第１アービタ１１２ａに転送し、第１アービタ１１２ａは、第２アービタ１１３ａから受け取った画像データをＲＤＭＡＣ１１７ａ〜１１９ａに転送する。ＲＤＭＡＣ１１７ａ〜１１９ａは、第２アービタ１１２ａから転送されてきたリードデータである画像データを順次ビデオＩ／Ｆ（VIDEO I/F）１１５ａに転送し、ビデオＩ／Ｆ１１５ａは、ＲＤＭＡＣ１１７ａ〜１１９ａから受け取った画像データをプリンタに転送する。
【０００８】
また、画像処理装置１００は、第１段ＬＳＩ１０４ａがメインメモリ１０４から読み込んだ画像データを画像処理機能部１１６ａで画像処理してメインメモリ１０３に書き戻す場合には、ＣＰＵ１０１が第１段ＬＳＩ１０４ａのＲＤＭＡＣ１２０ａを起動制御してメインメモリ１０３に格納されている画像データをリードする。ＲＤＭＡＣ１１２０ａは、起動されると、第１アービタ１１２ａにリードデータの要求を行う。第１アービタ１１２ａは、予め設定されている優先度に従って順次第２アービタ１１３ａにデータ転送の要求を行う。第２アービタ１１３ａは、予め設定されている優先度に従って、第１アービタ１１２ａからの要求に応じてＥＮＤＰ１１１ａに順次要求を行い、ＥＮＤＰ１１１ａがＰＣＩｅのリード要求を行って、メインメモリ１０３からデータリードを行って、転送されてきたデータを第２アービタ１１３ａに返す。第２アービタ１１３ａは、ＥＮＤＰ１１１ａから渡された画像データを第１アービタ１１２ａに転送し、第１アービタ１１２ａは、第２アービタ１１３ａから受け取った画像データをＲＤＭＡＣ１２０ａに転送する。ＲＤＭＡＣ１２０ａは、第２アービタ１１２ａから転送されてきたリードデータである画像データを順次画像処理機能部１１６ａに転送し、画像処理機能部１１６ｂは、ＲＤＭＡＣ１２０ａから受け取った画像データに対してＣＰＵ１０１によって設定された画像処理を施した後、ＷＤＭＡＣ１２１ａに渡す。ＷＤＭＡＣ１２１ａは、画像データ１１６ａから受け取った画像データのライト要求を第１アービタ１１２ａに行い、第１アービタ１１２ａは、ＷＤＭＡＣ１２１ａからライト要求を受け付けると、ＷＤＭＡＣ１２１ａからのライトデータを第１アービタ１１２ａに転送して、第１アービタ１１２ａが第２アービタ１１３ａにライト要求を行う。第２アービタ１１３ａは、ライト要求を受け付けると、第１アービタ１１２ａから転送されてきたライトデータを、ＥＮＤＰ１１１ａに転送し、ＥＮＤＰ１１１ａは、ＰＣＩｅを介してメインメモリ１０３にライト動作を行って、メインメモリ１０３に画像処理後の画像データをライトする。
【０００９】
そして、第２段ＬＳＩ１０４ｂは、第１段ＬＳＩ１０４ａと同様の回路構成であって、ＰＣＩｅのＥＤＮＰ１１１ｂがＣＰＵ１０１のＰＣＩｅではなく第１段ＬＳＩ１０４ａのＲＯＯＴ１１４ａにＰＣＩｅによって接続されており、ＣＰＵ１０１によってＲＤＭＡＣ１１７ｂ〜１１９ｂまたはＲＤＭＡＣ１２０ｂが起動制御されると、第１段ＬＳＩ１０４ａの場合と同様の動作を行う。ただし、この場合、第２段ＬＳＩ１０４ｂとメインメモリ１０３とのデータの転送に対して、第１段ＬＳＩ１０４ａが間に介在することになる。すなわち、第２段ＬＳＩ１０４ｂは、ＲＤＭＡＣ１１７ｂ〜１１９ｂまたはＲＤＭＡＣ１２０ｂがＣＰＵ１０１によって起動されると、ＲＤＭＡＣ１１７ｂ〜１１９ｂまたはＲＤＭＡＣ１２０ｂが、上記同様に、第１アービタ１１２ｂに対してリード要求を行い、第１アービタ１１２ｂが、予め設定されている優先順位に従って、第２アービタ１１３ｂにリード要求を行う。第２アービタ１１３ｂは、第１アービタ１１２ｂからリード要求があると、予め設定されている優先順位に従って、ＥＮＤＰ１１１ｂに順次要求を行い、ＥＮＤＰ１１１ａが、ＰＣＩｅを介して、第１段ＬＳＩ１０４ａのＲＯＯＴ１１４ａにリード要求を行う。
【００１０】
第１段ＬＳＩ１０４ａのＲＯＯＴ１１４ａは、第２段ＬＳＩ１０４ｂのＥＮＤＰ１１１ｂからリード要求があると、第２アービタ１１３ａに対してデータ転送要求を行い、第２アービタ１１３ａは、上記同様に、予め設定されている優先度に従って、ＲＯＯＴ１１４ａからの要求に応じてＥＮＤＰ１１１ａに順次要求を行う。ＥＮＤＰ１１１ａは、ＰＣＩｅにリード要求を行って、メインメモリ１０３からデータリードを行い、メインメモリ１０３から転送されてきたデータを第２アービタ１１３ａに返す。第２アービタ１１３ａは、ＥＮＤＰ１１１ａから渡された画像データをＲＯＯＴ１１４ａに転送し、ＲＯＯＴ１１４ａは、第２アービタ１１３ａから受け取った画像データをＰＣＩｅを介して第２段ＬＳＩ１０４ｂのＥＮＤＰ１１１ｂに転送する。ＥＮＤＰ１１１ｂは、第１段ＬＳＩ１０４ａのＲＯＯＴ１１４ａから受け取ったデータを第２アービタ１１３ｂに渡し、第２アービタ１１３ｂは、ＥＮＤＰ１１１ｂから受け取ったデータを第１アービタ１１２ｂに渡す。第１アービタ１１２ｂは、受け取ったデータをリード要求のあったビデオＩ／Ｆ１１５ａに接続されているＲＤＭＡＣ１１７ａ〜１１９ａまたは画像処理機能部１１６ａに接続されているＲＤＭＡＣ１２０ａに渡す。
【００１１】
ビデオＩ／Ｆ１１５ａは、受け取ったデータを外部にビデオ出力し、画像処理機能部１１６ｂは、受け取った画像データに対してＣＰＵ１０１によって設定された処理内容の画像処理を施して、ＣＰＵ１０１によって起動されたＷＤＭＡＣ１２１ａに渡す。ＷＤＭＡＣ１２１ａは、起動されると、第１アービタ１１２ｂにメインメモリ１０３へのデータのライト要求を発行し、第１アービタ１１２ｂは、予め設定されている優先度に従って順次第２アービタ１１３ｂにデータ転送の要求を行う。第２アービタ１１３ｂは、予め設定されている優先度に従って、第１アービタ１１２ｂからの要求に応じてＥＮＤＰ１１１ｂに順次要求を行い、ＥＮＤＰ１１１ａが、ＰＣＩｅを介して第１段ＬＳＩ１０４ａのＲＯＯＴ１１４ａに対してメインメモリ１０３へのライト要求を行う。ＲＯＯＴ１１４ａは、アービタ１１３ａに対してメインメモリ１０３へのライト要求を行い、アービタ１１３ａは、ＲＯＯＴ１１４ａからライト要求があると、予め設定されている優先度に従ってＥＮＤＰ１１１ａを介してメインメモリ１０３にライト動作を行って、ＲＯＯＴ１１４ａから送られてくるデータをメインメモリ１０３に画像処理後の画像データをライトする。
【００１２】
このように、１つのＬＳＩ１０４ａで３色対応（色数の限定ではない）から第１段ＬＳＩ１１０４ａと第２段ＬＳＩ１０４ｂを接続することで、６色のプリンタ出力に対応できるようになる。
【００１３】
そして、上述のように、共通のＣＰＵ１０１で制御されるＬＳＩがＰＣＩｅで接続されるシステムにおいて、機能拡張するためにＰＣＩｅのポート数を増やす場合、通常は、汎用のＬＳＩであるＰＣＩｅスイッチが用いられるのが一般的であるが、ＰＣＩｅスイッチは、比較的高価な部品であり、システムのコストが高くつくとともに、ＰＣＩｅスイッチはレイテンシーが発生するため、接続するＬＳＩの数が増えるとその分だけ処理速度（転送効率）が低下し、接続するＬＳＩの特性との組み合わせによっては、さらに転送効率が低下する。
【００１４】
そこで、ＬＳＩにスイッチ機能を搭載することで、コストを低減し、レイテンシーによる転送効率の低下の緩和を図った技術が従来提案されている（特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記公報記載の従来技術にあっては、ＬＳＩにスイッチ機能を搭載して、コストを低減させることはできるが、ＣＰＵからＰＣＩｅを介して接続されるＬＳＩの段数が増加すると、ＣＰＵからみた場合に、初段のＬＳＩに比較して後段のＬＳＩの転送速度が段数が増える分だけ遅くなる。その結果、初段に接続されているＬＳＩにおいても、後段のＬＳＩの転送が完了するのを待つ必要があるため、全体としての転送効率が低下し、全体の転送効率を向上させる上で、改良の必要があった。
【００１６】
そこで、本発明は、複数のデバイスがシリアルに接続されている場合にも、安価に転送効率を向上させることのできる画像処理装置を提供することを目的としている。
【課題を解決するための手段】
【００１７】
本発明は、上記目的を達成するために、制御手段によって制御される複数のデバイスが、内部に搭載しているデータ処理手段から前段側データ通信手段へのデータ転送、後段側データ通信手段の受信したデータの該前段側データ通信手段への転送、該前段側データ通信手段の受信したデータの該データ処理手段への転送または該前段側データ通信手段の受信したデータの該後段側データ通信手段への転送を、切り替えるとともに、データの圧縮及び伸長を行う圧縮伸長手段によるデータの圧縮または伸長を、デバイスの接続位置及び該データ転送の切り替えにおけるデータ転送先とデータ転送元の情報に基づいて制御することを特徴としている。
【００１８】
また、本発明は、前記前段側データ通信手段にバスを介して前記デバイスが接続されているか否かによって設定される前段側接続情報レジスタ及び前記後段側データ通信手段にバスを介して前記デバイスが接続されているか否かによって設定される後段側接続情報レジスタの設定状態に基づいて、前記デバイスの接続位置を判定して前記圧縮伸長手段によるデータの圧縮または伸長を制御することを特徴としてもよい。
【００１９】
さらに、本発明は、前記デバイス間でのデータ転送においてのみ前記圧縮伸長手段で圧縮されたデータが転送される状態に該圧縮伸長手段でのデータの圧縮または伸長を制御することを特徴としてもよい。
【発明の効果】
【００２０】
本発明によれば、複数のデバイスがシリアルに接続されている場合にも、安価に転送効率を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施例を適用した画像処理装置の要部ブロック構成図。
【図２】ＬＳＩが３段接続されている場合の画像処理装置の要部ブロック構成図。
【図３】第１段ＬＳＩの第２アービタにおけるリードデータ転送制御処理を示すフローチャート。
【図４】第２段ＬＳＩの第２アービタにおけるリードデータ転送制御処理を示すフローチャート。
【図５】第２段ＬＳＩの第２アービタにおけるライトデータ転送制御処理を示すフローチャート。
【図６】第１段ＬＳＩの第２アービタにおけるライトデータ転送制御処理を示すフローチャート。
【図７】従来のＬＳＩを使用した画像処理装置の要部ブロック構成図。
【発明を実施するための形態】
【００２２】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるので、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明によって不当に限定されるものではなく、また、本実施の形態で説明される構成の全てが本発明の必須の構成要件ではない。
【実施例１】
【００２３】
図１〜図６は、本発明の画像処理装置の一実施例を示す図であり、図１は、本発明の画像処理装置の一実施例を適用した画像処理装置１の要部ブロック構成図である。
【００２４】
図１において、画像処理装置１は、ＣＰＵ２、チップセット３、メインメモリ４、２つのＬＳＩ（デバイス）５ａ、５ｂ及び図示しないプリンタ、操作表示部等を備えており、画像処理装置１としては、ファクシミリ装置、プリンタ装置、複写装置、複合装置、コンピュータ等が適用される。
【００２５】
ＣＰＵ２は、図示しないＲＯＭ（Read Only Memory）やハードディスク等に格納されている画像処理装置１としての基本プログラムや本発明のデータ転送制御プログラムに基づいて画像処理装置１の各部、特に、ＬＳＩ５ａ、５ｂの動作の制御を行って複数段（図１では、２段）のＬＳＩ５ａ、５ｂにおけるデータ転送の高速化を図るデータ転送制御方法を実行する。
【００２６】
チップセット３には、ＣＰＵ２、メインメモリ４が接続されており、また、第１段ＬＳＩ５ａにＰＣＩｅ（バス）によって接続されている。チップセット３は、これらＣＰＵ２、メインメモリ４及び第１段ＬＳＩ５ａとの接続を行う。
【００２７】
メインメモリ４は、例えば、ＲＡＭ（Random Access Memory）等が用いられていて、ＣＰＵ２によりリード用及びライト用のディスクリプタが書き込まれ、該ディスクリプタに基づいて、メインメモリ４内のデータのＬＳＩ５ａ、５ｂへの読み出し（転送）、ＬＳＩ５ａ、５ｂからのデータのメインメモリ４への書き込み（ライト）等のデータ転送処理が行われる。
【００２８】
第１段ＬＳＩ５ａと第２段ＬＳＩ５ｂは、同じ構成であり、それぞれＰＣＩｅのエンドポイント（以下、単に、ＥＮＤＰという。）１１ａ、１１ｂ、第１アービタ１２ａ、１２ｂ、第２アービタ１３ａ、１３ｂ、ＰＣＩｅのルートコンプレックス（以下、単に、ＲＯＯＴという。）１４ａ、１４ｂ、ビデオ（ＶＩＤＥＯ）Ｉ／Ｆ１５ａ、１５ｂ、画像処理機能部１６ａ、１６ｂ、４つのＲＤＭＡＣ１７ａ〜２０ａ、１７ｂ〜２０ｂ、ＷＤＭＡＣ２１ａ、２１ｂ及び圧縮伸長器２２ａ、２２ｂ等を搭載している。
【００２９】
第１段ＬＳＩ５ａのＥＮＤＰ（前段側データ通信手段）１１ａは、ＰＣＩｅ（バス）によりチップセット３に接続されており、また、第２アービタ１３ａに接続されている。第２アービタ（切り替え手段）１３ａは、ＥＮＤＰ１１ａ、第１アービタ１２ａ、ＲＯＯＴ１４ａ及び圧縮伸長器（圧縮伸張手段）２２ａに接続されており、第１アービタ１２ａからの要求（リード要求、ライト要求）とＲＯＯＴ１４ａからの要求（リード要求とライト要求）を、予め設定された優先度に従って調停して、ＥＮＤＰ１１ａを介してＰＣＩｅに対して発行する。
【００３０】
圧縮伸長器２２ａは、第２アービタ１３ａから渡されたデータを所定の圧縮方式で圧縮して第１アービタ１３ａに渡し、第２アービタ１３ａから渡された圧縮データを伸長して第２アービタ１３ａに返す。
【００３１】
第１アービタ１２ａは、ＲＤＭＡＣ１７ａ〜２０ａ及びＷＤＭＡＣ２１ａに接続され、ＲＤＭＡＣ１７ａ〜２０ａ及びＷＤＭＡＣ２１ａからのリード要求やライト要求を、予め設定されている優先度に従って、第２アービタ１３ａに発行する。第２アービタ１３ａは、第１アービタ１３ａからの要求とＲＯＯＴ１４ａからの要求を、予め設定された優先順位に基づいて調停する。
【００３２】
ＲＤＭＡＣ１７ａ〜１９ａは、ビデオＩ／Ｆ１５ａに接続されており、ＲＤＭＡＣ２０ａ及びＷＤＭＡＣ２１ａは、画像処理機能部１６ａに接続されている。
【００３３】
ビデオＩ／Ｆ１５は、図示しないプリンタに接続されており、ＲＤＭＡＣ１７ａ〜１９ａから受け取った各色のデータをプリンタに出力して、プリンタにカラー画像を印刷出力させる。上記第１アービタ１２ａ、ＲＤＭＡＣ１７ａ〜２０ａ、ＷＤＭＡＣ２１ａ、ビデオＩ／Ｆ１５ａ及び画像処理機能部１６ａは、全体として、データ処理手段として機能している。
【００３４】
画像処理機能部１６ａは、ＣＰＵ２によって設定された処理内容の画像処理をＲＤＭＡＣ２０ａから受け取ったデータに対して施し、処理後のデータをＷＤＭＡＣ２１ａに渡す。
【００３５】
ＲＯＯＴ（後段側データ通信手段）１４ａは、ＰＣＩｅによって第２段ＬＳＩ５ｂのＥＮＤＰ１１ｂに接続されており、第２段ＬＳＩ５ｂのＥＮＤＰ１１ｂから送られてきたリード要求やライト要求を第２アービタ１３ａに発行する。ＲＯＯＴ１４ａは、第２アービタ１３ａから渡されたデータをＰＣＩｅを介してＥＮＤＰ１１ｂに転送し、ＥＮＤＰ１１ｂからＰＣＩｅを介して送られてきたデータを第２アービタ１３ａに渡す。
【００３６】
第２段ＬＳＩ５ｂは、同様に、ＣＰＵ２によってＲＤＭＡＣ１７ｂ〜２０ｂまたはＷＤＭＡＣ２１ｂが起動されると、ＲＤＭＡＣ１７ｂ〜２０ｂまたはＷＤＭＡＣ２１ｂがリード要求またはライト要求を第１アービタ１２ｂに発行し、第１アービタ１２ｂは、ＲＤＭＡＣ１７ｂ〜２０ｂまたはＷＤＭＡＣ２１ｂからの要求を第２アービタ１３ｂに発行する。第２アービタ（切り替え手段）１３ｂには、さらに、ＥＮＤＰ（前段側データ通信手段）１１ｂ、ＲＯＯＴ（後段側データ通信手段）１４ｂ及び圧縮伸長器（圧縮伸長手段）２２ｂが接続されている。なお、図１では、ＲＯＯＴ１４ｂには、後段のＬＳＩが接続されていない。したがって、第２アービタ１３ｂは、第１アービタ１２ｂからの要求を、予め設定された優先順位に従ってＥＮＤＰ１１ｂに発行して、ＥＮＤＰ１１ｂが、ＰＣＩｅを介して第１段ＬＳＩ５ａのＲＯＯＴ１４ａとの間でデータ転送を行うとともに、第１アービタ１２ｂから受け取った画像データの圧縮伸長器２２ｂへの転送及び圧縮伸長器２２ｂから受け取った圧縮後のデータのＥＮＤＰ１１ｂへの転送または圧縮伸長器２２ｂから受け取った伸長後のデータの第１アービタ１２ｂへの転送を行う。上記第１アービタ１２ｂ、ＲＤＭＡＣ１７ｂ〜２０ｂ、ＷＤＭＡＣ２１ｂ、ビデオＩ／Ｆ１５ｂ及び画像処理機能部１６ｂは、全体として、データ処理手段として機能している。
【００３７】
画像処理機能部１６ｂは、第１段ＬＳＩ５ａと同様に、ＣＰＵ２によって設定された処理内容の画像処理をＲＤＭＡＣ２０ａから受け取ったデータに対して施し、処理後のデータをＷＤＭＡＣ２１ａに渡す。
【００３８】
ビデオＩ／Ｆ１５ｂは、受け取った各色のデータを外部にビデオ出力する。上記第１アービタ１２ｂ、ＲＤＭＡＣ１７ｂ〜２０ｂ、ＷＤＭＡＣ２１ｂ、ビデオＩ／Ｆ１５ｂ及び画像処理機能部１６ｂは、全体として、データ処理手段として機能している。
【００３９】
画像処理装置１は、第１段ＬＳＩ５ａと第２段ＬＳＩ５ｂが接続されていることにより、１つのＬＳＩで３色対応（色数の限定ではない）であると、第１段ＬＳＩ５ａと第２段ＬＳＩ５ｂを接続することで、６色のプリンタ出力に対応できるようになる。
【００４０】
なお、図示しないが、第１段ＬＳＩ５ａ及び第２段ＬＳＩ５ｂは、そのＬＳＩ５ａ、５ｂの接続位置を示す情報として、前段側データ通信手段であるＥＮＤＰ１１ａ、１１ｂにＰＣＩｅを介してＬＳＩが接続されているか否かによって「１」、「０」が設定される前段側接続情報レジスタとしてのＥＮＤＰレジスタ、後段側データ通信手段であるＲＯＯＴ１４ａ、１４ｂにＰＣＩｅを介してＬＳＩが接続されているか否かによって「１」、「０」が設定される後段側接続情報レジスタとしてのＲＯＯＴレジスタ、リードデータを圧縮伸長器２２ａ、２２ｂで圧縮するか否かを「１」、「０」で設定するリード圧縮レジスタ（Ｒ圧縮レジスタ）、リードデータを圧縮伸長器２２ａ、２２ｂで伸長するか否かを「１」、「０」で設定するリード伸長レジスタ（Ｒ伸長レジスタ）、ライトデータを圧縮伸長器２２ａ、２２ｂで圧縮するか否かを「１」、「０」で設定するライト圧縮レジスタ（Ｗ圧縮レジスタ）、ライトデータを圧縮伸長器２２ａ、２２ｂで伸長するか否かを「１」、「０」で設定するライト伸長レジスタ（Ｗ伸長レジスタ）、後段のＬＳＩが接続されているか否かによって第２アービタ１３ａ、１３ｂに接続されている圧縮伸長器２２ａ、２２ｂへのクロックの供給／停止とパワーゲーティングによる電力の供給／停止を行うためのオン（ＯＮ）／オフ（ＯＦＦ）が「１」、「０」で設定される圧縮伸長モード設定レジスタ等を備えている。そして、上記レジスタの設定は、ＣＰＵ２が行う。
【００４１】
また、第１段ＬＳＩ５ａ及び第２段ＬＳＩ５ｂは、ＲＯＯＴ１４ａ、１４ｂのＰＣＩｅとのリンク接続が成立しなかった場合に、自動的にリンクアップ信号状態を確認して、圧縮伸長器２２ａ、２２ｂのクロック停止と電力供給の遮断を行うことによりソフト制御を介さずに省エネモードにするために圧縮伸長モード設定レジスタにオフ（ＯＦＦ：「０」）を設定する圧縮伸長モード自動設定機能部（図示略）を備えている。
【００４２】
なお、図１においては、画像処理装置１は、ＬＳＩが第１段ＬＳＩ５ａと第２段ＬＳＩ５ｂの２段接続となっている場合について示されているが、ＬＳＩとしては、２段接続に限るものではなく、例えば、図２に示すように、第１段ＬＳＩ５ａ、第２段ＬＳＩ５ｂ及び第３段ＬＳＩ５ｃの３段接続等であってもよい。なお、図２において、図１と同様の構成部分には、同一の符号を付している。この場合、第３段ＬＳＩ５ｃにおける各部の動作は、２段接続の場合の第２段ＬＳＩ５ｂと同様であるため、その説明を省略する。
【００４３】
次に、本実施例の作用を説明する。本実施例の３段のＬＳＩ５ａ、５ｂ、５ｃが接続されている画像処理装置１における各段でのデータ転送を安価にかつ高速に行う。なお、以下の説明では、第１段ＬＳＩ５ａ、第２段ＬＳＩ５ｂ及び第３段ＬＳＩ５ｃの３つのＬＳＩがシリアル接続されているものとする。したがって、第１段ＬＳＩ５ａのＥＮＤＰレジスタには、「０」が、ＲＯＯＴレジスタには、「１」が、第２段ＬＳＩ５ｂのＥＮＤＰレジスタには、「１」が、ＲＯＯＴレジスタには、「１」が、第３段ＬＳＩ５ｃのＥＮＤＰレジスタには、「１」が、ＲＯＯＴレジスタには、「０」がそれぞれ設定されている。
【００４４】
まず、第１段ＬＳＩ５ａ、第２段ＬＳＩ５ｂまたは第３段ＬＳＩ５ｃがメインメモリ４内のデータを読み取って（リードして）、画像処理部１６ａ、１６ｂ、１６ｃで画像処理した後に、メインメモリ４に書き戻したり、ビデオＩ／Ｆ１５ａ、１５ｂ、１５ｃから外部（プリンタ等）にデータ出力する場合におけるメインメモリ４からのデータの読み取り（リード）処理について、図３及び図４に基づいて説明する。
【００４５】
この場合、ＣＰＵ２がＲＤＭＡＣ１７ａ〜１９ａ、ＲＤＭＡＣ２０ａ、ＲＤＭＡＣ１７ｂ〜１９ｂ、ＲＤＭＡＣ２０ｂまたはＲＤＭＡＣ１７ｃ〜１９ｃ、ＲＤＭＡＣ２０ｃを起動させ、ＲＤＭＡＣ１７ａ〜１９ａ、ＲＤＭＡＣ２０ａ、ＲＤＭＡＣ１７ｂ〜１９ｂ、ＲＤＭＡＣ２０ｂまたはＲＤＭＡＣ１７ｃ〜１９ｃ、ＲＤＭＡＣ２０ｃは、起動されると、第１アービタ１２ａ、１２ｂ、１２ｃにリード要求を行う。第１段ＬＳＩ５ａの第１アービタ１２ａは、ＲＤＭＡＣ１７ａ〜１９ａまたはＲＤＭＡＣ２０ａからリード要求があると、予め設定されている優先順位に従ってリード要求を第２アービタ１３ａに行い、第２段ＬＳＩ５ｂの第１アービタ１２ｂは、ＲＤＭＡＣ１７ｂ〜１９ｂまたはＲＤＭＡＣ２０ｂからリード要求があると、予め設定されている優先順位に従ってリード要求を第２アービタ１３ｂに行う。また、第３段ＬＳＩ５ｃの第１アービタ１２ｃは、ＲＤＭＡＣ１７ｃ〜１９ｃまたはＲＤＭＡＣ２０ｃからリード要求があると、予め設定されている優先順位に従ってリード要求を第２アービタ１３ｃに行う。
【００４６】
まず、第１段ＬＳＩ５ａにおけるリードデータ転送制御処理について、図３に基づいて説明する。第１段ＬＳＩ５ａの第２アービタ１３ａは、リード要求があると、該リード要求がＲＯＯＴ１４ａからのリード要求であるか判断する(ステップＳ１０１）。
【００４７】
ステップＳ１０１で、リード要求が第１アービタ１２ａからの要求であると、すなわち、ステップＳ１０１でＮＯの場合、第２アービタ１３ａは、上述のように、ＥＮＤＰ１１ａにリード要求を行ってＰＣＩｅ、チップセット３を介してメインメモリ４からデータをリードして、メインメモリ４から読み取ったリードデータ（図２では、Ｒデータと記載。）をそのまま第１アービタ１２ａに転送する（ステップＳ１０２）。すなわち、第１段ＬＳＩ５ａは、圧縮されていないデータを直接メインメモリ４から読み取っているため、そのまま第１アービタ１２ａにリードデータを転送する。第１アービタ１２ａは、第２アービタ１３ａから転送されてきたデータをリード要求を行ってきたＲＤＭＡＣ１７ａ〜１９ａまたはＲＤＭＡＣ２０ａに転送する。なお、このとき、Ｒ伸長レジスタには、「０」が設定されている。
【００４８】
ステップＳ１０１で、リード要求がＲＯＯＴ１４ａからの要求であると（ステップＳ１０１でＹＥＳの場合）、第２アービタ１３ａは、第１段ＬＳＩ５ａのＲＯＯＴレジスタには「１」が設定されているので、リード圧縮レジスタ（Ｒ圧縮レジスタ）に「１」が設定されているか（ＲＯＯＴ＝１＆Ｒ圧縮＝１）であるかチェックし（ステップＳ１０３）、Ｒ圧縮レジスタに「１」（Ｒ圧縮＝１）が設定されていると（ステップＳ１０３でＹＥＳの場合）、データ量を削減して転送速度を高速に行うために、メインメモリ４から読み出したデータを圧縮伸長器２２ａに渡して、圧縮伸長器２２ａで圧縮したデータをＲＯＯＴ１４ａに渡す（ステップＳ１０４）。
【００４９】
ＲＯＯＴ１４ａは、ＰＣＩｅを介して後段である第２段ＬＳＩ１５ｂのＥＮＤＰ１１ｂにデータを転送する。
【００５０】
ステップＳ１０３で、Ｒ圧縮レジスタに「０」が設定されていると、すなわち、圧縮しない設定となっていると、第２アービタ１２ａは、ＥＮＤＰ１１ａから渡されたメインメモリ４からの読み出し（リード）データを、圧縮伸長器２２ａで圧縮することなく、そのままＲＯＯＴ１４ａに渡して、ＲＯＯＴ１４ａが、ＰＣＩｅを介して後段の第２段ＬＳＩ１５ｂのＥＮＤＰ１１ｂにデータを転送する（ステップＳ１０５）。
【００５１】
すなわち、リード要求の場合、第１段ＬＳＩ５ａは、第１段ＬＳＩ５ａ内で処理するデータについては、圧縮伸長器２２ａで圧縮することなく、そのまま第１アービタ１２ａにデータを渡して、第１段ＬＳＩ５ａ内で、上述のようにデータ処理を行い、第２段ＬＳＩ５ａ以降のＬＳＩで処理するデータについては、圧縮伸長レジスタの設定（「１」か「０」かの設定）に応じて、圧縮した後、または、圧縮することなく、後段のＬＳＩに転送する。また、メインメモリ４に、圧縮伸長器２２ａとは異なる圧縮方式で圧縮されて格納されているデータ等については、Ｒアッシュクレタを「０」に設定して、圧縮伸長器２２ａで圧縮することなく、後段の第２段ＬＳＩ５ｂに転送する。
【００５２】
次に、第２段ＬＳＩ５ｂにおけるリードデータ転送制御処理について、図４に基づいて説明する。第２段ＬＳＩ５ｂの第２アービタ１３ｂは、リード要求があると、該リード要求がＲＯＯＴ１４ｂからのリード要求であるか判断する(ステップＳ２０１）。
【００５３】
ステップＳ２０１で、リード要求がＲＯＯＴ１４ｂからの要求であると（ステップＳ２０１でＹＥＳの場合）、第３段ＬＳＩ５ｃからのリード要求であり、ＥＮＤＰ１１ｂには、第１段ＬＳＩ５ａから圧縮されたデータが転送されてくるため、リードデータ（Ｒデータ）をそのままＲＯＯＴ１４ｂに渡し、ＲＯＯＴ１４ｂが、ＰＣＩｅを介して後段である第３段ＬＳＩ１５ｃのＥＮＤＰ１１ｃにデータを転送する（ステップＳ２０２）。
【００５４】
ステップＳ２０１で、リード要求がＲＯＯＴ１４ｂからの要求ではなく、第１アービタ１２ｂからの要求であると（ステップＳ２０１でＮＯの場合）、第２アービタ１３ｂは、Ｒ伸長レジスタ（Ｒ伸長レジスタ）が「１」（ＥＮＤＰ＝１＆Ｒ伸長＝１）であるかチェックし（ステップＳ２０３）、Ｒ伸長レジスタに「１」が設定されていると（ステップＳ２０３でＹＥＳの場合）、ＥＮＤＰ１１ｂから入力される第１段ＬＳＩ５ａからのデータを圧縮伸長器２２ｂで伸長して、第１アービタ１２ｂに渡す（ステップＳ２０４）。
【００５５】
第１アービタ１２ｂは、第２アービタ１３ｂから受け取ったデータをリード要求のあったＲＤＭＡＣ１７ｂ〜１９ｂまたはＲＤＭＡＣ２０ｂに渡し、ＲＤＭＡＣ１７ｂ〜１９ｂは、受け取ったデータを、ビデオＩ／Ｆ１５ｂを介して外部出力する。また、ＲＤＭＡＣ２０ｂは、受け取ったデータを画像処理機能部１６ｂに渡し、画像処理機能部１６ｂは、受け取ったデータに対してＣＰＵ２によって設定された画像処理を施す。
【００５６】
そして、ステップＳ２０３で、Ｒ伸長レジスタに「０」が設定されていると、第２アービタ１３ｂは、第１段ＬＳＩ５ａからのリードデータを伸長することなく、そのまま第１アービタ１２ｂに転送し（ステップＳ２０５）、第１アービタ１２ｂは、上記同様に、第２アービタ１３ｂから受け取ったデータを、リード要求のあったＲＤＭＡＣ１７ｂ〜１９ｂまたはＲＤＭＡＣ２０ｂに渡す。
【００５７】
そして、第３段ＬＳＩ５ｃの第２アービタ１３ｃは、第２段ＬＳＩ５ｂの第２アービタ１３ｂと同様の動作を行うが、いま、第４段ＬＳＩが接続されていないものとすると、すなわち、ＲＯＯＴレジスタに「０」が設定（ＲＯＯＴ＝０）されていると、第２アービタ１３ｃには、ＲＯＯＴ１４ｃからの要求が発生しないため、図４に示した処理におけるＲＯＯＴ１４ｂからの要求か否かの判断処理を省いてもよい。
【００５８】
一方、第１段ＬＳＩ５ａ、第２段ＬＳＩ５ｂまたは第３段ＬＳＩ５ｃが処理したデータをメインメモリ４に書き込む場合におけるメインメモリ４へのデータの書き込み（ライト）処理について、図５及び図６に基づいて説明する。
【００５９】
この場合、ＣＰＵ２が、ＷＤＭＡＣ２１ａ、ＷＤＭＡＣ２１ｂまたはＷＤＭＡＣ２１ｃを起動させ、ＷＤＭＡＣ２１ａ、ＷＤＭＡＣ２１ｂまたはＷＤＭＡＣ２１ｃは、第１アービタ１２ａ、１２ｂ、１２ｃにライト要求を行って、順次、画像処理機能部１６ａ、１６ｂ、１６ｃからのデータを第１アービタ１２ａ、１２ｂ、１２ｃに転送する。第１段ＬＳＩ５ａの第１アービタ１２ａは、ＷＤＭＡＣ２１ａからライト要求があると、予め設定されている優先順位に従ってライト要求を第２アービタ１３ａに発行し、第２段ＬＳＩ５ｂの第１アービタ１２ｂは、ＷＤＭＡＣ２１ｂからライト要求があると、予め設定されている優先順位に従ってライト要求を第２アービタ１３ｂに発行する。また、第３段ＬＳＩ５ｃの第１アービタ１２ｃは、ＷＤＭＡＣ２１ｃからライト要求があると、予め設定されている優先順位に従ってライト要求を第２アービタ１３ｃに発行する。
【００６０】
まず、第２段ＬＳＩ５ｂの第２アービタ１３ｂにおけるライトデータ転送制御処理について、図５に基づいて説明する。
【００６１】
第２段ＬＳＩ５ｂの第２アービタ１３ｂは、ライト要求があると、該ライト要求がＲＯＯＴ１４ｂからのライト要求であるか判断する(ステップＳ３０１）。
【００６２】
ステップＳ３０１で、ライト要求がＲＯＯＴ１４ｂからの要求であると（ステップＳ３０１でＹＥＳの場合）、第３段ＬＳＩ５ｃからのライト要求であって第３段ＬＳＩ５ｃのＥＮＤＰ１１ｃから圧縮されたデータがＲＯＯＴ１４ｂに転送されてくるため、ライトデータ（Ｗデータ）をそのままＥＮＤＰ１１ｂに渡し、ＥＮＤＰ１１ｂが、ＰＣＩｅを介して前段である第１段ＬＳＩ１５ａのＲＯＯＴ１４ａにデータを転送する（ステップＳ３０２）。
【００６３】
ステップＳ３０１で、ライト要求がＲＯＯＴ１４ｂからの要求ではなく、第１アービタ１２ｂからの要求であると（ステップＳ３０１でＮＯの場合）、第２アービタ１３ｂは、いま、第２段ＬＳＩ５ｂのＥＮＤＰレジスタに「１」が設定されているので、ライト圧縮レジスタ（Ｗ圧縮レジスタ）が「１」であるかチェックし（ステップＳ３０３）、Ｗ圧縮レジスタに「１」（ＥＮＤＰ＝１＆Ｗ圧縮＝１）が設定されていると（ステップＳ３０３でＹＥＳの場合）、第１アービタ１２ｂから入力されるデータを圧縮伸長器２２ｂで圧縮して、ＥＮＤＰ１１ｂに渡す（ステップＳ３０４）。
【００６４】
ＥＮＤＰ１１ｂは、ＰＣＩｅを介して前段である第１段ＬＳＩ５ａのＲＯＯＴ１４ａに圧縮済みのデータを転送する。
【００６５】
そして、ステップＳ３０３で、Ｗ圧縮レジスタに「０」が設定されていると、第２アービタ１３ｂは、第１アービタ１２ｂからのライトデータを圧縮することなく、そのままＥＮＤＰ１１ｂに転送し（ステップＳ３０２）、ＥＮＤＰ１１ｂは、上記同様に、第２アービタ１３ｂから受け取ったライトデータを、ＰＣＩｅを介して前段である第１段ＬＳＩ５ａのＲＯＯＴ１４ａに圧縮済みのデータを転送する。この場合、画像処理機能部２２ｂが、圧縮処理を行っている場合等に該当する。
【００６６】
次に、第１段ＬＳＩ５ａにおけるライトデータ転送制御処理について、図６に基づいて説明する。第１段ＬＳＩ５ａの第２アービタ１３ａは、ライト要求があると、該ライト要求がＲＯＯＴ１４ａからのライト要求であるか判断する(ステップＳ４０１）。
【００６７】
ステップＳ４０１で、ライト要求がＲＯＯＴ１４ａからではなく第１アービタ１２ａからの要求であると（ステップＳ４０１でＮＯの場合）、第１段ＬＳＩ５ａのＥＮＤＰレジスタには「０」が設定（ＥＮＤＰ＝０）が設定されているので、第２アービタ１３ａは、上述のように、ＥＮＤＰ１１ａにライト要求を行って、第１アービタ１２ａから送られてくるライトデータ（図６では、Ｗデータと記載。）を、圧縮することなく、ＥＮＤＰ１１ａからＰＣＩｅ、チップセット３を介して、メインメモリ４にライトする（ステップＳ４０２）。すなわち、第１段ＬＳＩ５ａは、データを直接メインメモリ４に書き込むため、圧縮されていない第１アービタ１２ａからのライトデータを、ＥＮＤＰ１１ａからＰＣＩｅを介してメインメモリ４に転送して、メインメモリ４に書き込む。
【００６８】
ステップＳ４０１で、ライト要求がＲＯＯＴ１４ａからの要求であると（ステップＳ４０１でＹＥＳの場合）、第２アービタ１３ａは、第１段ＬＳＩ５ａのＲＯＯＴレジスタには「１」が設定（ＲＯＯＴ＝１）されているので、Ｗ伸長レジスタに「１」が設定されているか（ＲＯＯＴ＝１＆Ｗ伸長＝１）であるかチェックし（ステップＳ４０３）、Ｗ伸長レジスタに「１」（Ｗ伸長＝１）が設定されていると（ステップＳ４０３でＹＥＳの場合）、メインメモリ４に伸長後のデータを書き込むために、ＲＯＯＴ１４ａに第２段ＬＳＩ１５ｂのＥＮＤＰ１１ｂから送られてくる圧縮されたライトデータを圧縮伸長器２２ａに渡して、圧縮伸長器２２ａで伸長して、ＥＮＤＰ１１ａに渡す（ステップＳ４０４）。
【００６９】
ステップＳ４０３で、Ｗ伸長レジスタに「０」が設定されていると、すなわち、伸長しない設定となっていると、第２アービタ１２ａは、ＲＯＯＴ１４ａから渡された後段の第２段ＬＳＩ５ｂからのライトデータ（Ｗデータ）を、圧縮伸長器２２ａで伸長することなく、そのままＥＮＤＰ１１ａに渡して、ＥＮＤＰ１１ａが、ＰＣＩｅを介してメインメモリ４にデータを書き込む（ステップＳ４０２）。
【００７０】
すなわち、ライト要求の場合、第１段ＬＳＩ５ａは、第１段ＬＳＩ５ａ内で処理したデータについては、圧縮伸長器２２ａで伸長することなく、そのままＥＮＤＰ１１ａにデータを渡して、メインメモリ４に該データを書き込み、第２段ＬＳＩ５ａ以降のＬＳＩで処理したデータについては、圧縮伸長レジスタの設定（「１」か「０」かの設定）に応じて、伸長した後、または、伸長することなく、メインメモリ４に書き込む。
【００７１】
そして、第３段ＬＳＩ５ｃの第２アービタ１３ｃは、第２段ＬＳＩ５ｂの第２アービタ１３ｂと同様の動作を行うが、いま、第４段ＬＳＩが接続されていないものとすると、第２アービタ１３ｃには、ＲＯＯＴ１４ｃからの要求が発生しないため、図５に示した処理におけるＲＯＯＴ１４ｂからの要求か否かの判断処理を省いてもよい。
【００７２】
このように、本実施例の画像処理装置１は、ＣＰＵ２によって制御される複数のＬＳＩ５ａ〜５ｃが、第２アービタ１３ａ〜１３ｃ搭載しており、第２アービタ１３ａ〜１３ｃが、ＬＳＩ５ａ〜５ｃの内部に搭載しているデータ処理手段であるビデオＩ／Ｆ１５ａ〜１５ｃ、ＲＤＭＡＣ１７ａ〜１７ｃ、１８ａ〜１８ｃ、１９ａ〜１９ｃ、２０ａ〜２０ｃまたはＷＤＭＡＣ２１ａ〜２１ｃから第１アービタ１２ａ〜１２ｃを介して前段側データ通信手段であるＥＮＤＰ１１ａ〜１１ｃへのデータ転送、後段側データ通信手段であるＲＯＯＴ１４ａ〜１４ｃの受信したデータのＥＮＤＰ１１ａ〜１１ｃへの転送、該ＥＮＤＰ１１ａ〜１１ｃの受信したデータの第１アービタ１２ａ〜１２ｃ側への転送またはＥＮＤＰ１１ａ〜１１ｃの受信したデータのＲＯＯＴ１４ａ〜１４ｃへの転送を、切り替えるとともに、データの圧縮及び伸長を行う圧縮伸長器２２ａ〜２２ｃによるデータの圧縮または伸長を該データ転送の切り替えにおけるデータ転送先とデータ転送元及ＬＳＩ５ａ〜５ｃの接続位置情報に基づいて制御している。
【００７３】
したがって、ＬＳＩ５ａ〜５ｃがその接続位置とデータ転送先およびデータ転送元に応じてデータの圧縮と伸長を適切に行うことができ、シリアル接続されているＬＳＩ５ａ〜５ｃ間のレイテンシーによる遅延が発生しても、転送データ量を削減することで、転送速度を向上させることができる。
【００７４】
また、本実施例の画像処理装置１は、各ＬＳＩ５ａ〜５ｃが、ＥＮＤＰ１１ａ〜１１ｃにＰＣＩｅを介してＬＳＩが接続されているか否かの情報が設定される前段接続情報設定手段であるＥＮＤＰレジスタ、ＲＯＯＴ１４ａ〜１４ｃにＰＣＩｅを介してＬＳＩが接続されているか否かの情報が設定される後段接続情報設定手段であるＲＯＯＴレジスタ及びリードデータ及びライトデータに対して圧縮または伸長を行うか否かが設定されるＲ圧縮レジスタ、Ｒ伸長レジスタ、Ｗ圧縮レジスタ及びＷ伸長レジスタの設定状態に基づいて圧縮伸長器２２ａ〜２２ｃによるデータの圧縮または伸長を制御している。
【００７５】
したがって、同じＬＳＩをシリアルに複数接続した場合に、レジスタの設定値に基づいて、接続位置とデータの転送状態に応じてＬＳＩ間でのみデータを圧縮して転送することができ、より一層安価にかつ適切にデータ転送速度を向上させることができる。
【００７６】
さらに、本実施例の画像処理装置１は、第２アービタ１３ａ〜１３ｃは、ＬＳＩ５ａ〜５ｃ間でのデータ転送においてのみ圧縮伸長器２２ａ〜２２ｃで圧縮されたデータが転送される状態に圧縮伸長器２２ａ〜２２ｃでのデータの圧縮または伸長を制御している。
【００７７】
したがって、同じＬＳＩをシリアルに複数接続した場合に、接続位置とデータの転送状態に応じてＬＳＩ間でのみデータを圧縮して転送することができ、安価にかつ適切にデータ転送速度を向上させることができる。
【００７８】
また、本実施例の画像処理装置１は、各ＬＳＩ５ａ〜５ｃが、ＲＯＯＴ１４ａ〜１４ｃに、後段のＬＳＩ５ｂ、５ｃが非接続であると、圧縮伸長器２２ａ〜２２ｃの動作を無効にしている。
【００７９】
したがって、圧縮伸長器２２ａ〜２２ｃが必要な状態であるときにのみ、圧縮伸長器２２ａ〜２２ｃに電力やクロックを供給することができ、消費電力を削減することができる。
【００８０】
さらに、本実施例の画像処理装置１は、ＲＯＯＴ１４ａ〜１４ｃが、消費電力を削減する所定の省電力モードを備えており、後段のＬＳＩ５ｂ、５ｃとの間のバスであるＰＣＩｅのリンクの確立が不成立であると、省電力モードに移行している。
【００８１】
したがって、後段のＬＳＩが接続されておらず、リンクが確立されないときには、省電力モードに移行することができ、消費電力を削減することができる。
【００８２】
また、本実施例の画像処理装置１は、ＬＳＩ５ａ〜５ｃが、ＰＣＩｅバスを利用したデータ転送要求が発生してからデータの転送が開始されるまでのデータ転送開始待ち時間を計時してＲＡＭ等の所定の記憶手段に保持してもよい。
【００８３】
このようにすると、複数のＰＣＩｅバスの要求のうち、どのバスの要求が一番遅く、遅延要因の始まりがどこか判定することができ、判定したＰＣＩｅバスに評価装置を繋いで解析することで、解析時間を短くして、解析効率を向上させることができる。
【００８４】
さらに、本実施例の画像処理装置１は、バスが、ＰＣＩ Expressである。
【００８５】
したがって、ＰＣＩｅを用いたＬＳＩ間のデータ転送をより一層高速で行うことができる。
【００８６】
また、本実施例の画像処理装置１は、最後段のＬＳＩ５ｃが、第２アービタ１３ｃを搭載していなくてもよい。
【００８７】
このようにすると、ＰＣＩｅスイッチ機能を搭載していないＬＳＩがＰＣＩｅバスによって後段に接続されている場合にも、ＬＳＩ間のデータ量を削減しつつ転送速度の高速化を図ることができる。
【００８８】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記実施例で説明したものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８９】
本発明は、複数のＬＳＩがシリアル接続されてデータ転送する複写装置、複合装置、プリンタ装置等の画像処理装置に利用することができる。
【符号の説明】
【００９０】
１  画像処理装置
２  ＣＰＵ
３  チップセット
４  メインメモリ
５ａ、５ｂ、５ｃ  ＬＳＩ
１１ａ、１１ｂ、１１ｃ  エンドポイント（ＥＮＤＰ）
１２ａ、１２ｂ、１２ｃ  第１アービタ
１３ａ、１３ｂ、１３ｃ  第２アービタ
１４ａ、１４ｂ、１４ｃ  ルートコンプレックス（ＲＯＯＴ）
１５ａ、１５ｂ、１５ｃ  ビデオ（ＶＩＤＥＯ）Ｉ／Ｆ
１６ａ、１６ｂ、１６ｃ  像処理機能部
１７ａ〜２０ａ、１７ｂ〜２０ｂ、１７ｃ〜２０ｃ  ＲＤＭＡＣ
２１ａ、２１ｂ、２１ｃ  ＷＤＭＡＣ
２２ａ、２２ｂ、２２ｃ  圧縮伸長器
【先行技術文献】
【特許文献】
【００９１】
【特許文献１】特開２００９−１５１７５２号公報
【図１】
2011227539.tif 000003
【図２】
2011227539.tif 000004
【図３】
2011227539.tif 000005
【図４】
2011227539.tif 000006
【図５】
2011227539.tif 000007
【図６】
2011227539.tif 000008
【図７】
2011227539.tif 000009