(57)【要約】【課題】レイアウトデータに含まれる導電層の電圧を正しく設定できるレイアウト検証装置を提供する。【解決手段】半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する電圧設定部２０と、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証する検証部３０とを具備する。電圧設定部２０は、レイアウトデータに含まれる第１電圧で動作する第１素子７０に対して、第１導電型の第１半導体層７２をＧＮＤ電圧と認識し、第２導電型の第２半導体層７４及び第３半導体層７４を第１電圧と認識する電圧認識部２１と、第１半導体層７２のＧＮＤ電圧が伝播され、第１半導体層７２及び第２半導体層７４に接続する複数の第１導電層９０、９１、９２の設計電圧を、ＧＮＤ電圧に設定するＧＮＤ設定部２２と、複数の第１導電層９０、９１、９２の設計電圧がＧＮＤ電圧に設定された後で、第３半導体層７３の第１電圧が伝播される第２導電層９３の設計電圧を、第１電圧に設定する電源電圧設定部２３とを備える。【選択図】図１
2011227577.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する電圧設定部と、
設計電圧が設定された前記レイアウトデータを、デザインルールに基づいて検証する検証部と
を具備し、
前記電圧設定部は、
前記レイアウトデータに含まれる第１電圧で動作する第１素子に対して、第１導電型の第１半導体層をＧＮＤ電圧と認識し、第２導電型の第２半導体層及び第３半導体層を前記第１電圧と認識する電圧認識部と、
前記第１半導体層の前記ＧＮＤ電圧が伝播され、前記第１半導体層及び前記第２半導体層に接続する複数の第１導電層の設計電圧を、前記ＧＮＤ電圧に設定するＧＮＤ設定部と、
前記複数の第１導電層の設計電圧が前記ＧＮＤ電圧に設定された後で、前記第３半導体層の前記第１電圧が伝播される第２導電層の設計電圧を、前記第１電圧に設定する電源電圧設定部と
を備える
レイアウト検証装置。
【請求項２】
請求項１に記載のレイアウト検証装置であって、
前記電圧認識部は、前記レイアウトデータに含まれる第２電圧で動作する第２素子に対して、第４半導体層を前記第２電圧と認識し、
前記電源電圧設定部は、前記複数の第１導電層の設計電圧が前記ＧＮＤ電圧に設定された後で、前記第４半導体層の前記第２電圧が伝播される複数の第３導電層の設計電圧を、前記第２電圧に設定する
レイアウト検証装置。
【請求項３】
請求項２に記載のレイアウト検証装置であって、
前記電圧設定部は、
前記複数の第３導電層に接続される受動素子層を抽出する抽出部
を更に備え、
前記電源電圧設定部は、前記第２電圧が伝播される経路に前記受動素子層を含めて、前記複数の第３導電層及び前記受動素子層の設計電圧を前記第２電圧に設定する
レイアウト検証装置。
【請求項４】
請求項３に記載のレイアウト検証装置であって、
前記受動素子層は、
前記複数の第３導電層に接続される第１受動素子と、
前記第１受動素子に接続される第４導電層と、
前記第４導電層に接続される第２受動素子と
を有し、
前記電源電圧設定部は、前記複数の第３導電層及び前記第４導電層の設計電圧を前記第２電圧に設定する
レイアウト検証装置。
【請求項５】
請求項２に記載のレイアウト検証装置であって、
前記電圧設定部は、
前記第２素子と、前記レイアウトデータに含まれる第３電圧で動作する第３素子との優先度を提供する優先度提供部と、
前記第３素子の第５半導体層と接続する複数の第５導電層と、前記複数の第３導電層とを接続する受動素子層を抽出する抽出部と
を更に備え、
前記電圧認識部は、前記第５半導体層の設計電圧を前記第３電圧と認識し、
前記電源電圧設定部は、前記複数の第１導電層の設計電圧が前記ＧＮＤ電圧に設定された後で、前記第３素子が前記第２素子よりも前記優先度が低いことに基づいて、前記第５半導体層の前記第３電圧が伝播される前記複数の第５導電層の設計電圧を前記第３電圧に設定し、前記複数の第５導電層の設計電圧を前記第３電圧に設定した後で、前記第２素子の前記優先度が高いことに基づいて、前記複数の第３導電層と前記受動素子層との設計電圧を前記第２電圧に設定する
レイアウト検証装置。
【請求項６】
請求項５に記載のレイアウト検証装置であって、
前記受動素子層は、
前記複数の第３導電層に接続される第１受動素子と、
前記第１受動素子に接続される第４導電層と、
前記第４導電層と、前記複数の第５導電層とに接続される第２受動素子と
を有し、
前記電源電圧設定部は、前記第２電圧が伝播される経路に前記第４導電層を含め、前記複数の第３導電層及び前記第４導電層の設計電圧を前記第２電圧に設定する
レイアウト検証装置。
【請求項７】
半導体装置のレイアウトデータに含まれる複数の半導体層を認識するステップと、
前記複数の半導体層に接続される複数の導電層のそれぞれの設計電圧を設定するステップと、
設計電圧が設定された前記レイアウトデータを、デザインルールに基づいて検証するステップと
を具備し、
前記複数の半導体層を認識するステップは、
前記レイアウトデータに含まれる第１電圧で動作する第１素子に対して、第１導電型の第１半導体層をＧＮＤ電圧と認識するステップと、
前記第１素子に対して、第２導電型の第２半導体層及び第３半導体層を前記第１電圧と認識するステップと
を備え、
前記設計電圧を設定するステップは、
前記第１半導体層の前記ＧＮＤ電圧が伝播され、前記第１半導体層及び前記第２半導体層に接続する複数の第１導電層を前記ＧＮＤ電圧に設定するステップと、
前記複数の第１導電層が前記ＧＮＤ電圧に設定された後で、前記第３半導体層の前記第１電圧が伝播される第２導電層を前記第１電圧に設定するステップと
を備える
レイアウト検証方法。
【請求項８】
請求項７に記載のレイアウト検証方法であって、
前記複数の半導体層を認識するステップは、
前記レイアウトデータに含まれる第２電圧で動作する第２素子に対して、第４半導体層を前記第２電圧と認識するステップ
を更に備え、
前記電圧を設定するステップは、
前記複数の第１導電層が前記ＧＮＤ電圧に設定された後で、前記第４半導体層の前記第２電圧が伝播される複数の第３導電層を前記第２電圧に設定するステップ
を更に備える
レイアウト検証方法。
【請求項９】
請求項８に記載のレイアウト検証方法であって、
前記複数の第３導電層に接続される受動素子層を抽出するステップ
を更に備え、
前記複数の第３導電層を前記第２電圧に設定するステップは、
前記第２電圧が伝播される経路に前記受動素子層を含めて、前記複数の第３導電層及び前記受動素子層の設計電圧を前記第２電圧に設定するステップ
を含む
レイアウト検証方法。
【請求項１０】
請求項９に記載のレイアウト検証方法であって、
前記受動素子層は、前記複数の第３導電層に接続される第１受動素子と、前記第１受動素子に接続される第４導電層と、前記第４導電層に接続される第２受動素子とを有し、
前記複数の第３導電層及び前記受動素子層の設計電圧を前記第２電圧に設定するステップは、
前記複数の第３導電層及び前記第４導電層の設計電圧を前記第２電圧に設定するステップ
を含む
レイアウト検証方法。
【請求項１１】
請求項８に記載のレイアウト検証方法であって、
前記第２素子と、前記レイアウトデータに含まれる第３電圧で動作する第３素子との優先度を提供するステップと、
前記第３素子の第５半導体層と接続する複数の第５導電層と、前記複数の第３導電層とを接続する受動素子層を抽出するステップと
を更に具備し、
前記複数の半導体層を認識するステップは、
前記第５半導体層の設計電圧を前記第３電圧と認識するステップ
を更に備え、
前記複数の第３導電層を前記第２電圧に設定するステップは、
前記複数の第１導電層の設計電圧が前記ＧＮＤ電圧に設定された後で、前記第３素子が前記第２素子よりも前記優先度が低いことに基づいて、前記第５半導体層の前記第３電圧が伝播される前記複数の第５導電層の設計電圧を前記第３電圧に設定するステップと、
前記複数の第５導電層の設計電圧を前記第３電圧に設定した後で、前記第２素子の前記優先度が高いことに基づいて、前記複数の第３導電層と前記受動素子層との設計電圧を前記第２電圧に設定するステップと
を更に備える
レイアウト検証方法。
【請求項１２】
請求項１１に記載のレイアウト検証方法であって、
前記受動素子層は、前記複数の第３導電層に接続される第１受動素子と、前記第１受動素子に接続される第４導電層と、前記第４導電層と、前記複数の第５導電層とに接続される第２受動素子とを有し、
前記複数の第３導電層と前記受動素子層との設計電圧を前記第２電圧に設定するステップは、
前記第２電圧が伝播される経路に前記第４導電層を含めて、前記複数の第３導電層及び前記第４導電層の設計電圧を前記第２電圧に設定するステップ
を含む
レイアウト検証方法。
【請求項１３】
請求項７乃至１２の何れか一項に記載の方法をコンピュータに実行させる
レイアウト検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置のレイアウトデータを検証するレイアウト検証装置、方法及びプログラムに関する。
【背景技術】
【０００２】
低消費電力を実現するために、機能ブロック毎の電源電圧を変更した複数の電源電圧を用いる半導体装置が増えている。複数の電源電圧を用いる半導体装置では、使用される電源電圧によって、デザインルール（レイアウト基準）が異なる場合がある。
【０００３】
複数の電源電圧を用いる半導体装置のレイアウト検証に関する技術が、特許文献１に開示されている。このレイアウト検証装置は、半導体装置のレイアウトの図形データに基づいて、導電層の電位を認識する電位認識処理部と、認識された導電層の電位に基づいて、半導体装置のレイアウト基準を検証する検証部とを備えている。このようなレイアウト検証装置は、レイアウトがパッドまで設計されていない状態においても、デザインルールを検証することができるというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９４３１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複雑な半導体装置のレイアウト検証において、ユーザがレイアウトデータの各導電層に文字情報であるテキストデータを入力して印加される電圧を定義すると時間が掛かり過ぎ、更には人為的なミスも生じるおそれがある。そこで、短時間に高精度なレイアウト検証を行うことが求められている。
【課題を解決するための手段】
【０００６】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００７】
本発明のレイアウト検証装置（１）は、半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する電圧設定部（２０）と、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証する検証部（３０）とを具備する。電圧設定部（２０）は、レイアウトデータに含まれる第１電圧で動作する第１素子（７０）に対して、第１導電型の第１半導体層（７２）をＧＮＤ電圧と認識し、第２導電型の第２半導体層（７４）及び第３半導体層（７４）を第１電圧と認識する電圧認識部（２１）と、第１半導体層（７２）のＧＮＤ電圧が伝播され、第１半導体層（７２）及び第２半導体層（７４）に接続する複数の第１導電層（９０、９１、９２）の設計電圧を、ＧＮＤ電圧に設定するＧＮＤ設定部（２２）と、複数の第１導電層（９０、９１、９２）の設計電圧がＧＮＤ電圧に設定された後で、第３半導体層（７３）の第１電圧が伝播される第２導電層（９３）の設計電圧を、第１電圧に設定する電源電圧設定部（２３）とを備える。
【０００８】
本発明のレイアウト検証方法は、半導体装置のレイアウトデータに含まれる複数の半導体層を認識するステップと、複数の半導体層に接続される複数の導電層のそれぞれの設計電圧を設定するステップと、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証するステップとを具備する。複数の半導体層を認識するステップは、レイアウトデータに含まれる第１電圧で動作する第１素子（７０）に対して、第１導電型の第１半導体層（７２）をＧＮＤ電圧と認識するステップと、第１素子（７０）に対して、第２導電型の第２半導体層（７４）及び第３半導体層（７３）を第１電圧と認識するステップとを備える。設計電圧を設定するステップは、第１半導体層（７２）のＧＮＤ電圧が伝播され、第１半導体層（７２）及び第２半導体層（７４）に接続する複数の第１導電層（９０、９１、９２）をＧＮＤ電圧に設定するステップと、複数の第１導電層（９０、９１、９２）がＧＮＤ電圧に設定された後で、第３半導体層（７３）の第１電圧が伝播される第２導電層（９３）を第１電圧に設定するステップとを備える。
【０００９】
本発明のレイアウト検証プログラムは、半導体装置のレイアウトデータに含まれる複数の半導体層を認識するステップと、複数の半導体層に接続される複数の導電層のそれぞれの設計電圧を設定するステップと、設計電圧が設定されたレイアウトデータを、デザインルールに基づいて検証するステップとをコンピュータ実行可能に具備する。複数の半導体層を認識するステップは、レイアウトデータに含まれる第１電圧で動作する第１素子（７０）に対して、第１導電型の第１半導体層（７２）をＧＮＤ電圧と認識するステップと、第１素子（７０）に対して、第２導電型の第２半導体層（７４）及び第３半導体層（７３）を第１電圧と認識するステップとを備える。設計電圧を設定するステップは、第１半導体層（７２）のＧＮＤ電圧が伝播され、第１半導体層（７２）及び第２半導体層（７４）に接続する複数の第１導電層（９０、９１、９２）をＧＮＤ電圧に設定するステップと、複数の第１導電層（９０、９１、９２）がＧＮＤ電圧に設定された後で、第３半導体層（７３）の第１電圧が伝播される第２導電層（９３）を第１電圧に設定するステップとを備える。
【発明の効果】
【００１０】
本発明のレイアウト検証装置は、レイアウトデータに含まれる導電層の電圧を正しく設定することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１の実施の形態によるレイアウト検証装置１の構成を示すブロック図である。
【図２】図２は、レイアウトデータ格納部１１が格納するレイアウトデータの一例である。
【図３】図３は、図２に示したレイアウトデータの等価回路図である。
【図４】図４は、デザインルール格納部１２が格納する認識ルールの一例を示す表である。
【図５】図５は、ＧＮＤ電圧設定部２２が、図２に示すレイアウトデータから、Ｐ＋拡散層７２のＧＮＤ電圧の伝播経路となる複数の導電層を抽出する途中経過を示す図である。
【図６】図６は、レイアウト検証装置１のハードウエア構成としてのコンピュータ２００を示すブロック図である。
【図７】図７は、本発明のレイアウト検証装置１のハードウエア構成としてのコンピュータシステムを示すブロック図である。
【図８】図８は、本発明の第１の実施の形態によるレイアウト検証装置１の処理動作を示したフローチャートである。
【図９】図９は、本発明の第２の実施の形態によるレイアウト検証装置２の構成を示すブロック図である。
【図１０】図１０は、レイアウトデータ格納部１１が格納するレイアウトデータの一例である。
【図１１】図１１は、図１０に示したレイアウトデータの等価回路図である。
【図１２】図１２は、本発明の第２の実施の形態によるレイアウト検証装置２の処理動作を示したフローチャートである。
【図１３】図１３は、本発明の第３の実施の形態によるレイアウト検証装置３の構成を示すブロック図である。
【図１４】図１４は、レイアウトデータ格納部１１が格納するレイアウトデータの一例である。
【図１５】図１５は、図１４に示したレイアウトデータの等価回路図である。
【図１６】図１６は、本発明の第３の実施の形態によるレイアウト検証装置２の処理動作を示したフローチャートである。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照して本発明の実施の形態によるレイアウト検証装置を説明する。
【００１３】
（第１の実施の形態）
本発明の第１の実施の形態を説明する。図１は、本発明の第１の実施の形態によるレイアウト検証装置１の構成を示すブロック図である。図１を参照すると、レイアウト検証装置１は、データ格納部１０と、電圧設定部２０と、デザインルール検証部３０と、出力部４０とを具備する。
【００１４】
データ格納部１０は、本発明のレイアウト検証に係わる各種データを格納する。データ格納部１０は、レイアウトデータ格納部１１と、デザインルール格納部１２と、エラーデータ格納部１３とを備える。
【００１５】
レイアウトデータ格納部１１は、半導体装置を図形で表したレイアウトデータを格納する。図２は、レイアウトデータ格納部１１が格納するレイアウトデータの一例である。図２を参照すると、レイアウトデータは、半導体基板上に形成されるＮＭＯＳトランジスタ７０と、ＰＭＯＳトランジスタ８０と、複数の導電層９０〜９６とを含む。ＮＭＯＳトランジスタ７０は、Ｐ−ｗｅｌｌ７１と、Ｐ＋拡散層７２と、Ｎ＋拡散層７３、７４と、Ｎｃｈゲート電極７５とを含む。ＰＭＯＳトランジスタ８０は、Ｎ−ｗｅｌｌ８１と、Ｎ＋拡散層８２と、Ｐ＋拡散層８３、８４と、Ｐｃｈゲート電極８５とを含む。尚、ＮＭＯＳトランジスタ７０と、ＰＭＯＳトランジスタ８０とは、電源電圧１．８Ｖで動作するように設計されている。
【００１６】
図２の各導電層の接続を説明する。導電層９０は、コンタクト１０１を介してＰ＋拡散層７２に接続され、コンタクト１０２を介して導電層９１に接続される。導電層９１は、コンタクト１０３を介して導電層９２に接続される。導電層９２は、コンタクト１０４を介してＮ＋拡散層７４に接続される。導電層９３は、コンタクト１０５を介してＮ＋拡散層７３に接続され、コンタクト１０６を介してＰ＋拡散層８４に接続される。導電層９４は、コンタクト１０７を介してＰ＋拡散層８３に接続され、コンタクト１０８を介して導電層９５に接続される。導電層９５は、コンタクト１０９を介して導電層９６に接続され、コンタクト１１０を介してＮ＋拡散層８２に接続される。
【００１７】
図３は、図２に示したレイアウトデータの等価回路図である。図３を参照すると、回路図として、ＮＭＯＳトランジスタ７０とＰＭＯＳトランジスタ８０とが示されている。
【００１８】
デザインルール格納部１２は、配線幅や配線間隔などレイアウトデータに含まれる各レイヤーに対して定められた、デザインの設計規則となるデザインルールを格納する。デザインルールは、電源電圧の異なる複数種類のトランジスタを形成する場合などのように、数種類の電源電圧が存在する場合では、それぞれの電源電圧を考慮して設定される。また、デザインルール格納部１２は、レイアウトデータに含まれる各素子に対して設計された動作電圧や、各素子のｗｅｌｌ、基板、及び拡散層など半導体層の導電型及び設計電圧を認識する認識ルールを格納する。
【００１９】
図４は、デザインルール格納部１２が格納する認識ルールの一例を示す表である。図４を参照すると認識ルールでは、ｗｅｌｌ（又は基板）の導電型及び設計電圧と、ｗｅｌｌ（又は基板）に形成される拡散層の導電型とが関連付けられている。半導体装置において、ＮＭＯＳトランジスタの基板端子はＧＮＤ電圧に接続される。従って、ＮＭＯＳトランジスタのＰ−ｗｅｌｌ又はＰ型基板へ電圧を与えるために形成されたＰ＋拡散層の設計電圧はＧＮＤ電圧となり、Ｎ＋拡散層の設計電圧は電源電圧となることがわかる。一方、ＰＭＯＳトランジスタの基板端子は電源電圧に接続される。従って、ＰＭＯＳトランジスタのＮ−ｗｅｌｌ又はＮ型基板へ電圧を与えるために形成されたＮ＋拡散層の設計電圧は電源電圧となり、Ｐ＋拡散層の設計電圧も電源電圧となることがわかる。このように、ｗｅｌｌ又は基板に形成される拡散層に対する設計電圧は、半導体基板上のレイアウトデータが生成された時点で決定することができる。
【００２０】
エラーデータ格納部１３は、デザインルールを満たしていないエラー箇所を含むレイアウトデータを、デザインルール検証部３０から受け取り格納する。
【００２１】
電圧設定部２０は、半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する。電圧設定部２０は、電圧認識部２１と、ＧＮＤ電圧設定部２２と、電源電圧設定部２３とを備える。
【００２２】
電圧認識部２１は、レイアウトデータ格納部１１から検証対象のレイアウトデータを取得する。電圧認識部２１は、取得したレイアウトデータに含まれるｗｅｌｌ、基板、及び拡散層など複数の半導体層の設計電圧を認識する。詳細には、電圧認識部２１は、デザインルール格納部１２の認識ルールを参照して、レイアウトデータに含まれる各素子（ＮＭＯＳトランジスタや、ＰＭＯＳトランジスタなど）に対して設計された動作電圧、各素子に含まれるｗｅｌｌ、基板、及び拡散層など半導体層の導電型を認識する。そして、電圧認識部２１は、認識ルールに基づいて、レイアウトデータに含まれる各半導体層の設計電圧を認識する。
【００２３】
電圧認識部２１が図２のレイアウトデータを取得する場合、電圧認識部２１は図４の認識ルールを参照して、電源電圧１．８Ｖで動作するように設計されたＮＭＯＳトランジスタ７０に対して、Ｐ−ｗｅｌｌ７１に形成されたＰ＋拡散層７２の設計電圧をＧＮＤ電圧と認識する。更に、電圧認識部２１は、Ｐ−ｗｅｌｌ７１に形成されたソース及びドレインとなるＮ＋拡散層７３、７４の設計電圧を電源電圧の１．８Ｖと認識する。同様に、電圧認識部２１は、電源電圧１．８Ｖで動作するように設計されたＰＭＯＳトランジスタ８０に対して、ソース及びドレインとなるＰ＋拡散層８３、８４、及びＮ＋拡散層８２の設計電圧を電源電圧の１．８Ｖと認識する。
【００２４】
ＧＮＤ電圧設定部２２は、電圧認識部２１からレイアウトデータと、レイアウトデータに含まれる各半導体層の設計電圧とを受け取る。ＧＮＤ電圧設定部２２は、レイアウトデータから、ＧＮＤ電圧が伝播される伝播経路となる複数の導電層を抽出し、抽出した複数の導電層の設計電圧をＧＮＤ電圧に設定する。
【００２５】
ＧＮＤ電圧設定部２２が、図２のレイアウトデータと各半導体層の設計電圧とを受け取る場合を説明する。図５は、ＧＮＤ電圧設定部２２が、図２に示すレイアウトデータから、Ｐ＋拡散層７２のＧＮＤ電圧の伝播経路となる複数の導電層を抽出する途中経過を示す図である。図５を参照してＧＮＤ電圧設定部２２が伝播経路の複数の導電層を抽出する方法を説明する。ＧＮＤ電圧設定部２２は、電圧認識部２１からＰ＋拡散層７２の設計電圧がＧＮＤ電圧であることを受け取る。ＧＮＤ電圧設定部２２は、Ｐ＋拡散層７２が、コンタクト１０１を介して導電層９０に接続されるため、導電層９０を伝播経路として抽出する。ＧＮＤ電圧設定部２２は、図２に示すように、導電層９０がコンタクト１０２を介して導電層９１に接続されるため、導電層９１を伝播経路として抽出する。更に、ＧＮＤ電圧設定部２２は、導電層９１がコンタクト１０３を介して導電層９２に接続されるため、導電層９２を伝播経路として抽出する。つまり、ＧＮＤ電圧設定部２２は、設計電圧がＧＮＤ電圧であるＰ＋拡散層７２に最も近い下層の導電層９０から抽出を開始して、導電層９１、９２へと順番に電圧を伝播していきながら複数の導電層を抽出する。そして、ＧＮＤ電圧設定部２２は、抽出した複数の導電層９０、９１、９２の設計電圧をＧＮＤ電圧に設定する。この様にして、ＧＮＤ電圧設定部２２はＰ＋拡散層７２のＧＮＤ電圧が伝播され、Ｎ＋拡散層７４に接続する複数の導電層９０、９１、９２を抽出し、抽出した複数の導電層の設計電圧をＧＮＤ電圧に設定する。
【００２６】
電源電圧設定部２３は、ＧＮＤ電圧設定部２２からレイアウトデータと、レイアウトデータに含まれる各半導体層の設計電圧と、設計電圧がＧＮＤ電圧に設定された複数の導電層の情報とを受け取る。電源電圧設定部２３は、ＧＮＤ電圧設定部２２によって複数の導電層がＧＮＤ電圧に設定された後で、レイアウトデータから所定の電源電圧が伝播される経路にある複数の導電層を抽出し、抽出した複数の導電層の設計電圧をその所定の電源電圧に設定する。言い換えると、電源電圧設定部２３は、設計電圧がＧＮＤ電圧に設定された複数の導電層を除外して、電源電圧の伝播経路にある、設計電圧が未設定の複数の導電層を抽出する。
【００２７】
電源電圧設定部２３が、図２のレイアウトデータ、各半導体層の設計電圧、及びＧＮＤ電圧に設定された複数の導電層の情報を受け取る場合を説明する。図５を参照して詳細に説明すると、電源電圧設定部２３は、ＧＮＤ電圧設定部２２からＮ＋拡散層７３、７４、Ｎ＋拡散層８２、Ｐ＋拡散層８３、８４の設計電圧が電源電圧の１．８Ｖであることを受け取る。電源電圧設定部２３は、Ｎ＋拡散層７３が、コンタクト１０５を介して導電層９３に接続されるため、導電層９３を伝播経路として抽出する。尚、導電層９３は、Ｐ＋拡散層８４がコンタクト１０６を介して接続されることに基づいて抽出されてもよい。電源電圧設定部２３は、Ｎ＋拡散層８２がコンタクト１１０を介して導電層９６に接続されるため、導電層９６を伝播経路として抽出する。同様に、電源電圧設定部２３は、Ｐ＋拡散層８３がコンタクト１０７を介して導電層９４に接続されるため、導電層９４を伝播経路として抽出する。更に、電源電圧設定部２３は、図２に示すように、導電層９４がコンタクト１０８を介して導電層９５に接続され、導電層９６がコンタクト１０９を介して導電層９５に接続されるため、導電層９５を伝播経路として抽出する。ここで、電源電圧設定部２３は、設計電圧がＧＮＤ電圧として設定された導電層９０、９１、９２を除外しているため、電源電圧の１．８Ｖの伝播経路として導電層９０、９１、９２を誤って抽出することがない効果を奏している。この様にして、電源電圧設定部２３は、Ｎ＋拡散層７３、Ｎ＋拡散層８２、Ｐ＋拡散層８３、８４の設計電圧（電源電圧の１．８Ｖ）が伝播される複数の導電層９３、９４、９５、９６を抽出する。そして、電源電圧設定部２３は、抽出した複数の導電層９３、９４、９５、９６の設計電圧を電源電圧の１．８Ｖに設定する。この様にして、電源電圧設定部２３は、順番に電圧を伝播していきながら複数の導電層を抽出し、抽出した複数の導電層の設計電圧を所定の電源電圧に設定する。電源電圧設定部２３は、複数の導電層の設計電圧を設定したレイアウトデータを、デザインルール検証部３０に提供する。
【００２８】
デザインルール検証部３０は、複数の導電層の設計電圧が設定されたレイアウトデータを受け取ると、デザインルール格納部１２に格納されたデザインルールを参照して検証する。デザインルール検証部３０は、検証結果を出力部４０に提供する。デザインルール検証部３０は、デザインルールを満たしていないエラー箇所を含むレイアウトデータを、エラーデータ格納部１３に提供する。
【００２９】
出力部４０は、デザインルール検証部３０から受け取る検証結果をユーザが認識できるように出力する。
【００３０】
本発明の実施の形態によるレイアウト検証装置１は、コンピュータを用いて実現可能である。図６は、レイアウト検証装置１のハードウエア構成としてのコンピュータ２００を示すブロック図である。図６を参照すると、本発明のレイアウト検証装置１としてのコンピュータ２００は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２０１と、記憶装置２０２と、入力装置２０３と、出力装置２０４と、各装置を接続するバス２０５とを備えるコンピュータシステムで構成される。
【００３１】
ＣＰＵ２０１は、記憶装置２０２に格納されている本発明のレイアウト検証装置１に係る演算処理及び制御処理を行う。記憶装置２０２は、ハードディスクやメモリなど、情報の記録を行う装置である。記憶装置２０２は、ＣＤ−ＲＯＭやＤＶＤ等のコンピュータ読み取り可能な記憶媒体から読み取られたプログラム、入力装置２０３から入力された信号やプログラム、及びＣＰＵ２０１の処理結果を格納する。入力装置２０３は、マウス、キーボード、マイクロフォンなど、ユーザがコマンド及び信号を入力することが出来る装置である。出力装置２０４は、ディスプレイ、スピーカなど、ユーザに出力結果を認識させる装置である。尚、本発明はハードウエア構成例と示したものに限定されず、各部はハードウエアとソフトウエアとを単独又は組み合わせて実現することが出来る。
【００３２】
また、本発明の実施の形態によるレイアウト検証装置１は、コンピュータシステムによって実現することもできる。図７は、本発明のレイアウト検証装置１のハードウエア構成としてのコンピュータシステムを示すブロック図である。コンピュータシステムは、エンジニアリングワークステーションなどの複数のコンピュータ２００（２００ａ、２００ｂ）と、サーバ２１０とを備える。各コンピュータ２００は、インターネットなどのネットワーク２２０を介してサーバ２１０と接続され、情報を送受信する。サーバ２１０は記憶装置２１１を含む。記憶装置２１１は、コンピュータ２００の記憶装置２０２と同様に、ハードディスクやメモリなど、情報の記録を行う装置である。記憶装置２１１は、ＣＤ−ＲＯＭやＤＶＤ等のコンピュータ読み取り可能な記憶媒体から読み取られたプログラムを格納する。記憶装置２１１に格納されているプログラムや各種データは、ネットワーク２２０を介してそれぞれのコンピュータ２００にダウンロードされる。そして、コンピュータ２００は、ダウンロードしたプログラムを記憶装置２０２に格納し、実行することができる。
【００３３】
図８は、本発明の第１の実施の形態によるレイアウト検証装置１の処理動作を示したフローチャートである。図８を参照して、本発明の第１の実施の形態によるレイアウト検証方法を説明する。
【００３４】
ステップＳ０１：
電圧認識部２１は、レイアウトデータ格納部１１から検証対象のレイアウトデータを取得する。電圧認識部２１は、取得したレイアウトデータに含まれるｗｅｌｌ、基板、及び拡散層など複数の半導体層の設計電圧を認識する。詳細には、電圧認識部２１は、デザインルール格納部１２の認識ルールを参照して、レイアウトデータに含まれる各素子（ＮＭＯＳトランジスタや、ＰＭＯＳトランジスタなど）に対して設計された動作電圧、各素子に含まれるｗｅｌｌ、基板、及び拡散層など半導体層の導電型を認識する。そして、電圧認識部２１は、認識ルールに基づいて、レイアウトデータに含まれる各半導体層の設計電圧を認識する。
【００３５】
電圧認識部２１が図２のレイアウトデータを取得する場合、電圧認識部２１は図４の認識ルールを参照して、Ｐ＋拡散層７２の設計電圧をＧＮＤ電圧と認識し、Ｎ＋拡散層７３、７４の設計電圧を電源電圧の１．８Ｖと認識する。同様に、電圧認識部２１は、Ｐ＋拡散層８３、８４、及びＮ＋拡散層８２の設計電圧を電源電圧の１．８Ｖと認識する。
【００３６】
ステップＳ０２：
ＧＮＤ電圧設定部２２は、電圧認識部２１からレイアウトデータと、レイアウトデータに含まれる各半導体層の設計電圧とを受け取る。ＧＮＤ電圧設定部２２は、レイアウトデータから、ＧＮＤ電圧が伝播される伝播経路となる複数の導電層を抽出し、抽出した複数の導電層の設計電圧をＧＮＤ電圧に設定する。
【００３７】
ＧＮＤ電圧設定部２２が、図２のレイアウトデータと各半導体層の設計電圧とを受け取る場合を説明する。ＧＮＤ電圧設定部２２は、電圧認識部２１からＰ＋拡散層７２の設計電圧がＧＮＤ電圧であることを受け取る。ＧＮＤ電圧設定部２２は、Ｐ＋拡散層７２のＧＮＤ電圧が伝播され、Ｎ＋拡散層７４に接続する複数の導電層９０、９１、９２を抽出する。そして、ＧＮＤ電圧設定部２２は、抽出した複数の導電層９０、９１、９２の設計電圧をＧＮＤ電圧に設定する。
【００３８】
ステップＳ０３：
電源電圧設定部２３は、ＧＮＤ電圧設定部２２からレイアウトデータと、レイアウトデータに含まれる各半導体層の設計電圧と、設計電圧がＧＮＤ電圧に設定された複数の導電層の情報とを受け取る。電源電圧設定部２３は、ＧＮＤ電圧設定部２２によって複数の導電層がＧＮＤ電圧に設定された後で、所定の電源電圧が伝播される経路にある複数の導電層を抽出し、抽出した複数の導電層の設計電圧をその所定の電源電圧に設定する。
【００３９】
電源電圧設定部２３が、図２のレイアウトデータ、各半導体層の設計電圧、及びＧＮＤ電圧に設定された複数の導電層の情報を受け取る場合を説明する。電源電圧設定部２３は、ＧＮＤ電圧設定部２２からＮ＋拡散層７３、７４、Ｎ＋拡散層８２、Ｐ＋拡散層８３、８４の設計電圧が電源電圧の１．８Ｖであることを受け取る。電源電圧設定部２３は、Ｎ＋拡散層７３、Ｎ＋拡散層８２、Ｐ＋拡散層８３、８４の設計電圧（電源電圧の１．８Ｖ）が伝播される複数の導電層９３、９４、９５、９６を抽出する。ここで、電源電圧設定部２３は、設計電圧がＧＮＤ電圧として設定された導電層９０、９１、９２を除外しているため、電源電圧の１．８Ｖの伝播経路として導電層９０、９１、９２を誤って抽出することがない。そして、電源電圧設定部２２は、抽出した複数の導電層９３、９４、９５、９６の設計電圧を電源電圧の１．８Ｖに設定する。電源電圧設定部２３は、導電層の設計電圧を設定したレイアウトデータを、デザインルール検証部３０に提供する。
【００４０】
ステップＳ０４：
デザインルール検証部３０は、複数の導電層の設計電圧が設定されたレイアウトデータを受け取ると、デザインルール格納部１２に格納されたデザインルールを参照して検証する。デザインルール検証部３０は、検証結果を出力部４０に提供する。デザインルール検証部３０は、デザインルールを満たしていないエラー箇所を含むレイアウトデータを、エラーデータ格納部１３に提供する。
【００４１】
ステップＳ０５：
出力部４０は、デザインルール検証部３０から受け取る検証結果をユーザが認識できるように出力する。
【００４２】
本発明の第１の実施の形態によるレイアウト検証装置１は、レイアウトデータに含まれる各導電層の設計電圧を正しく設定でき、その結果、正しいレイアウト検証を実行することができる効果を奏している。特に、図２に示したレイアウトデータにおいて、Ｎ＋拡散層７４の設計電圧に基づいて、先に設計電圧が電源電圧となる導電層を抽出してしまうと、導電層９２の設計電圧は電源電圧の１．８Ｖに誤設定されることになる。更に、導電層９１及び導電層９０の設計電圧も１．８Ｖと誤設定されることになる。しかし、本発明のレイアウト検証装置１は、設計電圧がＧＮＤ電圧となる導電層を先に設定することで、導電層９０、９１、９２の設計電圧をＧＮＤ電圧として正しく設定することができる。即ち、本発明のレイアウト検証装置１は、レイアウト検証を高精度に実行でき、しかも、電圧の誤設定に基づくエラーが起こらないため、レイアウト検証時間を短縮できる効果を奏している。
【００４３】
（第２の実施の形態）
本発明の第２の実施の形態を説明する。図９は、本発明の第２の実施の形態によるレイアウト検証装置２の構成を示すブロック図である。本発明の第２の実施の形態のレイアウト検証装置２は、抵抗やインダクタなどの受動素子に挟まれた導電層の設計電圧を設定するときでも、設計電圧がＧＮＤ電圧となる複数の導電層を正しく設定することができる。図９を参照すると、レイアウト検証装置２は、データ格納部１０と、電圧設定部５０と、デザインルール検証部３０と、出力部４０とを具備する。本発明の第２の実施の形態のレイアウト検証装置２において、第１の実施の形態と同じ構成には同じ符号を付して説明を省略する。
【００４４】
レイアウトデータ格納部１１は、半導体装置を図形で表したレイアウトデータを格納する。図１０は、レイアウトデータ格納部１１が格納するレイアウトデータの一例である。図１０を参照すると、レイアウトデータは、図２と同様に、半導体基板上に形成されるＮＭＯＳトランジスタ７０と、ＰＭＯＳトランジスタ８０と、複数の導電層９０〜９６とを含む。更に、図１０のレイアウトデータは、導電層９７、９８と、受動素子層１２０とを含む。受動素子層１２０は、複数の受動素子（抵抗素子１２１、１２２）と、導電層９９とを含む。尚、受動素子部１２０には、抵抗素子が含まれるとしているがインダクタでもよい。また、受動素子１２０に含まれる受動素子及び導電層の数を図１０に示した数に限定するものではなく、更には導電層が含まれていなくてもよい。
【００４５】
導電層の接続を説明すると、導電層９１はコンタクト１１１を介して導電層９７に接続される。導電層９５は、コンタクト１１２を介して導電層９８に接続される。導電層９７と抵抗素子１２１とは接続され、導電層９８と抵抗素子１２２とは接続される。導電層９９は、抵抗素子１２１と抵抗素子１２２に挟まれるように接続される。
【００４６】
図１１は、図１０に示したレイアウトデータの等価回路図である。図１１を参照すると、回路図として、ＮＭＯＳトランジスタ７０とＰＭＯＳトランジスタ８０と、抵抗素子１２１、１２２とが示されている。
【００４７】
電圧設定部５０は、第１の実施の形態の電圧設定部２０と同様に、半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する。電圧設定部５０は、電圧認識部５１と、抽出部５２と、ＧＮＤ電圧設定部５３と、電源電圧設定部５４とを備える。
【００４８】
電圧認識部５１は、第１の実施の形態の電圧認識部２１と同様に、取得したレイアウトデータに含まれるｗｅｌｌ、基板、及び拡散層など複数の半導体層の設計電圧を認識する。図１０のレイアウトデータの場合、電圧認識部５１は、Ｐ＋拡散層７２の設計電圧をＧＮＤ電圧と認識し、Ｎ＋拡散層７３、７４の設計電圧を電源電圧の１．８Ｖと認識する。同様に、電圧認識部５１は、Ｐ＋拡散層８３、８４、及びＮ＋拡散層８２の設計電圧を電源電圧の１．８Ｖと認識する。
【００４９】
抽出部５２は、電圧認識部５１が取得したレイアウトデータから複数の受動素子層を抽出する。図１０のレイアウトデータの場合、抽出部５２は受動素子層１２０、詳細には、抵抗素子１２１、１２２と、２つの抵抗素子１２１、１２２の間に配置された導電層９９とを抽出する。受動素子である抵抗素子はイオン注入処理を施して、或いは、シリサイド化処理を施さないことによって高抵抗を実現するため、抵抗素子と導電層とはレイアウト構造が異なる。従って、抽出部５２はレイアウト構造の違いに基づいて、受動素子と導電層とを容易に区別することができる。
【００５０】
ＧＮＤ電圧設定部５３は、電圧認識部５１からレイアウトデータと、レイアウトデータに含まれる各半導体層の設計電圧とを受け取る。また、ＧＮＤ電圧設定部５３は、抽出部５２から受動素子層の情報を受け取る。ＧＮＤ電圧設定部５３は、レイアウトデータから、ＧＮＤ電圧が伝播される伝播経路となる複数の導電層を抽出し、抽出した複数の導電層の設計電圧をＧＮＤ電圧に設定する。このとき、ＧＮＤ電圧設定部５３は、下層から順番にＧＮＤ電圧を伝播していきながら、受動素子層の前までの導電層を伝播経路として抽出する。言い換えると、ＧＮＤ電圧設定部５３は、受動素子層を除外して、ＧＮＤ電圧が伝播される複数の導電層を抽出する。
【００５１】
ＧＮＤ電圧設定部５３が、図１０のレイアウトデータ、各半導体層の設計電圧、及び受動素子層１２０の情報を受け取る場合を説明する。ＧＮＤ電圧設定部５３は、電圧認識部５１からＰ＋拡散層７２の設計電圧がＧＮＤ電圧であることを受け取る。また、ＧＮＤ電圧設定部５３は、抽出部５２から受動素子層１２０の情報を受け取る。ＧＮＤ電圧設定部５３は、第１の実施の形態のＧＮＤ電圧設定部２２と同様に、Ｐ＋拡散層７２のＧＮＤ電圧が伝播され、Ｎ＋拡散層７４に接続する複数の導電層９０、９１、９２を抽出する。更に、ＧＮＤ電圧設定部５３は、導電層９１がコンタクト１１１を介して導電層９７に接続されるため、導電層９７を伝播経路として抽出する。ここで、ＧＮＤ電圧設定部５３は、導電層９７が接続する受動素子層１２０を伝播経路として抽出しない。即ち、ＧＮＤ電圧設定部５３は、導電層９９を伝播経路として抽出せず、受動素子層１２０の前までの導電層９７を伝播経路として抽出する。この様にして、ＧＮＤ電圧設定部５３は、Ｐ＋拡散層７２のＧＮＤ電圧が伝播され、Ｎ＋拡散層７４に接続する複数の導電層９０、９１、９２、９７を抽出する。そして、ＧＮＤ電圧設定部５３は、抽出した複数の導電層９０、９１、９２、９７の設計電圧をＧＮＤ電圧に設定する。
【００５２】
電源電圧設定部５４は、ＧＮＤ電圧設定部５３からレイアウトデータと、レイアウトデータに含まれる各半導体層の設計電圧と、設計電圧がＧＮＤ電圧に設定された複数の導電層の情報とを受け取る。また、ＧＮＤ電圧設定部５３は、抽出部５２から受動素子層の情報を受け取る。電源電圧設定部５４は、ＧＮＤ電圧設定部５３によって複数の導電層がＧＮＤ電圧に設定された後で、所定の電源電圧が伝播される経路にある複数の導電層を抽出し、抽出した複数の導電層の設計電圧をその所定の電源電圧に設定する。このとき、電源電圧設定部５４は所定の電源電圧が伝播される経路に受動素子層がある場合、その受動素子層を含めて、複数の導電層及び受動素子層の設計電圧を電源電圧に設定する。言い換えると、電源電圧設定部５４は、設計電圧がＧＮＤ電圧に設定された複数の導電層を除外して、受動素子層を含めた電源電圧の伝播経路にある、設計電圧が未設定の複数の導電層を抽出する。
【００５３】
電源電圧設定部５４が、図１０のレイアウトデータ、各半導体層の設計電圧、ＧＮＤ電圧に設定された複数の導電層の情報、及び受動素子層１２０の情報を受け取る場合を説明する。電源電圧設定部５４は、ＧＮＤ電圧設定部５３からＮ＋拡散層７３、７４、Ｎ＋拡散層８２、Ｐ＋拡散層８３、８４の設計電圧が電源電圧の１．８Ｖであることを受け取る。電源電圧設定部５４は、第１の実施の形態の電源電圧設定部２３と同様に、導電層９３、９４、９５、９６を伝播経路として抽出する。そして、ＧＮＤ電圧設定部５４は、導電層９５がコンタクト１１２を介して導電層９８に接続されるため、導電層９８を伝播経路として抽出する。更に、電源電圧設定部５４は、電源電圧の１．８Ｖが伝播される経路に受動素子層１２０、詳細には、抵抗素子１２１、１２２と、抵抗素子１２１、１２２で挟まれた導電層９９とを含んで伝播経路として抽出する。即ち、電源電圧設定部５４は、受動素子層１２０を含んで、導電層９９を伝播経路として抽出する。ここで、電源電圧設定部５４は、設計電圧がＧＮＤ電圧として設定された導電層９０、９１、９２、９７を除外しているため、電源電圧の１．８Ｖの伝播経路として導電層９０、９１、９２、９７を誤って抽出することがない効果を奏している。この様にして、電源電圧設定部５４は、Ｎ＋拡散層７３、Ｎ＋拡散層８２、Ｐ＋拡散層８３、８４の設計電圧（電源電圧の１．８Ｖ）が伝播される複数の導電層９３、９４、９５、９６、９８、９９を抽出する。電源電圧設定部５４は、抽出した複数の導電層９３、９４、９５、９６、９８、９９、及び抵抗素子１２１、１２２の設計電圧を電源電圧の１．８Ｖに設定する。電源電圧設定部５４は、導電層の設計電圧を設定したレイアウトデータを、デザインルール検証部３０に提供する。
【００５４】
尚、本発明の第２の実施の形態によるレイアウト検証装置２のハードウエア構成は、第１の実施の形態と同様である。
【００５５】
図１２は、本発明の第２の実施の形態によるレイアウト検証装置２の処理動作を示したフローチャートである。図１２を参照して、本発明の第２の実施の形態によるレイアウト検証方法を説明する。
【００５６】
ステップＡ０１：
電圧認識部５１は、レイアウトデータ格納部１１から検証対象のレイアウトデータを取得する。電圧認識部５１は、取得したレイアウトデータに含まれるｗｅｌｌ、基板、及び拡散層など複数の半導体層の設計電圧を認識する。
【００５７】
電圧認識部５１が図１０のレイアウトデータを取得する場合、図４の認識ルールを参照して、Ｐ＋拡散層７２の設計電圧をＧＮＤ電圧と認識し、Ｎ＋拡散層７３、７４の設計電圧を電源電圧の１．８Ｖと認識する。同様に、電圧認識部２１は、Ｐ＋拡散層８３、８４、及びＮ＋拡散層８２の設計電圧を電源電圧の１．８Ｖと認識する。
【００５８】
ステップＡ０２：
抽出部５２は、電圧認識部５１が取得したレイアウトデータから複数の受動素子層を抽出する。図１０のレイアウトデータの場合、抽出部５２は受動素子層１２０、詳細には、抵抗素子１２１、１２２と、２つの抵抗素子１２１、１２２の間に配置された導電層９９とを抽出する。
【００５９】
ステップＡ０３：
ＧＮＤ電圧設定部５３は、電圧認識部５１からレイアウトデータと、レイアウトデータに含まれる各半導体層の設計電圧とを受け取る。また、ＧＮＤ電圧設定部５３は、抽出部５２から受動素子層の情報を受け取る。ＧＮＤ電圧設定部５３は、レイアウトデータから、ＧＮＤ電圧が伝播される伝播経路となる複数の導電層を抽出し、抽出した複数の導電層の設計電圧をＧＮＤ電圧に設定する。このとき、ＧＮＤ電圧設定部５３は、下層から順番にＧＮＤ電圧を伝播していきながら、受動素子層の前までの導電層を伝播経路として抽出する。
【００６０】
ＧＮＤ電圧設定部５３が、図１０のレイアウトデータ、各半導体層の設計電圧、及び受動素子層１２０の情報を受け取る場合を説明する。ＧＮＤ電圧設定部５３は、電圧認識部５１からＰ＋拡散層７２の設計電圧がＧＮＤ電圧であることを受け取る。また、ＧＮＤ電圧設定部５３は、抽出部５２から受動素子層１２０の情報を受け取る。ＧＮＤ電圧設定部５３は、第１の実施の形態のＧＮＤ電圧設定部２２と同様に、Ｐ＋拡散層７２のＧＮＤ電圧が伝播され、Ｎ＋拡散層７４に接続する複数の導電層９０、９１、９２を抽出する。更に、ＧＮＤ電圧設定部５３は、導電層９１がコンタクト１１１を介して導電層９７に接続されるため、導電層９７を伝播経路として抽出する。ここで、ＧＮＤ電圧設定部５３は、導電層９７が接続する受動素子層１２０を伝播経路として抽出しない。即ち、ＧＮＤ電圧設定部５３は、導電層９９を伝播経路として抽出せず、受動素子層１２０の前までの導電層９７を伝播経路として抽出する。この様にして、ＧＮＤ電圧設定部５３は、Ｐ＋拡散層７２のＧＮＤ電圧が伝播され、Ｎ＋拡散層７４に接続する複数の導電層９０、９１、９２、９７を抽出する。そして、ＧＮＤ電圧設定部５３は、抽出した複数の導電層９０、９１、９２、９７の設計電圧をＧＮＤ電圧に設定する。
【００６１】
ステップＡ０４：
電源電圧設定部５４は、ＧＮＤ電圧設定部５３からレイアウトデータと、レイアウトデータに含まれる各半導体層の設計電圧と、設計電圧がＧＮＤ電圧に設定された複数の導電層の情報とを受け取る。また、ＧＮＤ電圧設定部５３は、抽出部５２から受動素子層の情報を受け取る。電源電圧設定部５４は、ＧＮＤ電圧設定部５３によって複数の導電層がＧＮＤ電圧に設定された後で、所定の電源電圧が伝播される経路にある複数の導電層を抽出し、抽出した複数の導電層の設計電圧をその所定の電源電圧に設定する。このとき、電源電圧設定部５４は所定の電源電圧が伝播される経路に受動素子層がある場合、その受動素子層を含めて、複数の導電層及び受動素子層の設計電圧を電源電圧に設定する。
【００６２】
電源電圧設定部５４が、図１０のレイアウトデータ、各半導体層の設計電圧、ＧＮＤ電圧に設定された複数の導電層の情報、及び受動素子層１２０の情報を受け取る場合を説明する。電源電圧設定部５４は、ＧＮＤ電圧設定部５３からＮ＋拡散層７３、７４、Ｎ＋拡散層８２、Ｐ＋拡散層８３、８４の設計電圧が電源電圧の１．８Ｖであることを受け取る。電源電圧設定部５４は、第１の実施の形態の電源電圧設定部２３と同様に、導電層９３、９４、９５、９６を伝播経路として抽出する。そして、ＧＮＤ電圧設定部５４は、導電層９５がコンタクト１１２を介して導電層９８に接続されるため、導電層９８を伝播経路として抽出する。更に、電源電圧設定部５４は、電源電圧の１．８Ｖが伝播される経路に受動素子層１２０、詳細には、抵抗素子１２１、１２２と、抵抗素子１２１、１２２で挟まれた導電層９９とを含んで伝播経路として抽出する。即ち、電源電圧設定部５４は、受動素子層１２０を含んで、導電層９９を伝播経路として抽出する。ここで、電源電圧設定部５４は、設計電圧がＧＮＤ電圧として設定された導電層９０、９１、９２、９７を除外しているため、電源電圧の１．８Ｖの伝播経路として導電層９０、９１、９２、９７を誤って抽出することがない効果を奏している。この様にして、電源電圧設定部５４は、Ｎ＋拡散層７３、Ｎ＋拡散層８２、Ｐ＋拡散層８３、８４の設計電圧（電源電圧の１．８Ｖ）が伝播される複数の導電層９３、９４、９５、９６、９８、９９を抽出する。電源電圧設定部５４は、抽出した複数の導電層９３、９４、９５、９６、９８、９９及び抵抗素子１２１、１２２の設計電圧を電源電圧の１．８Ｖに設定する。電源電圧設定部５４は、導電層の設計電圧を設定したレイアウトデータを、デザインルール検証部３０に提供する。
【００６３】
ステップＡ０５及びステップＡ０６は、第１の実施の形態のステップＳ０４及びステップＳ０５と同様であるため省略する。
【００６４】
本発明の第２の実施の形態によるレイアウト検証装置２は、図１０のレイアウトデータに対して、複数の導電層９０、９１、９２、９７の設計電圧をＧＮＤ電圧に設定するとき、受動素子層１２０を除外した伝播経路を対象としている。仮に、受動素子層１２０を含んだ伝播経路を対象として、ＧＮＤ電圧となる複数の導電層を抽出すると、本来は電源電圧となるべき導電層９４、９５、９６、９８、９９を誤って抽出することになる。しかし、本発明のレイアウト検証装置２は、受動素子層１２０を除外した伝播経路でＧＮＤ電圧となる複数の導電層を抽出するため、Ｐ＋拡散層７２のＧＮＤ電圧が伝播する経路として導電層９９及び導電層９４、９５、９６、９８を抽出することはない。
【００６５】
一方、レイアウト検証装置２は、複数の導電層９３、９４、９５、９６、９８、９９の設計電圧を電源電圧に設定するとき、第１の実施の形態と同様に、ＧＮＤ電圧に設定された複数の導電層９０、９１、９２、９７を除外した伝播経路を対象として各導電層を抽出する。このとき、レイアウト検証装置２は、受動素子層１２０も伝播経路に含んでいるため、導電層９９の設計電圧を電源電圧の１．８Ｖに設定する。本来、抵抗素子１２２の先の導電層９９の電圧は電圧降下で電源電圧の１．８Ｖよりも低い電圧になることがあるが、そこを電源電圧の導電層領域とすることでチェック範囲を広げることができる。尚、チェック漏れを無くすことが好ましいため、電源電圧の導電層を抽出する際は抵抗素子１２１、１２２も導電層とする。このように、本発明の第２の実施の形態によるレイアウト検証装置２は、抵抗やインダクタなどの受動素子に挟まれた導電層の設計電圧を設定するときでも、設計電圧がＧＮＤ電圧となる複数の導電層を正しく設定することができる。
【００６６】
（第３の実施の形態）
本発明の第３の実施の形態を説明する。図１３は、本発明の第３の実施の形態によるレイアウト検証装置３の構成を示すブロック図である。本発明の第３の実施の形態のレイアウト検証装置３は、動作電圧の異なる複数の素子が、抵抗やインダクタなどを介して接続する場合でも、各導電層の設計電圧を正しく設定することができる。図１３を参照すると、レイアウト検証装置３は、データ格納部１０と、電圧設定部６０と、デザインルール検証部３０と、出力部４０とを具備する。本発明の第３の実施の形態のレイアウト検証装置３において、第１、２の実施の形態と同じ構成には同じ符号を付して説明を省略する。
【００６７】
レイアウトデータ格納部１１は、半導体装置を図形で表したレイアウトデータを格納する。図１４は、レイアウトデータ格納部１１が格納するレイアウトデータの一例である。図１４を参照すると、レイアウトデータは、図２と同様に、半導体基板上に形成されるＮＭＯＳトランジスタ７０と、ＰＭＯＳトランジスタ８０と、複数の導電層９０〜９６とを含む。更に、図１４のレイアウトデータは、ＰＭＯＳトランジスタ１３０と、複数の導電層１４１〜１４４と、受動素子層１５０とを含む。
ている。
【００６８】
ＰＭＯＳトランジスタ１３０は、Ｎ−ｗｅｌｌ１３１と、Ｎ＋拡散層１３２と、Ｐ＋拡散層１３３、１３４と、Ｐｃｈゲート電極１３５とを含む。尚、ＰＭＯＳトランジスタ１３０は、電源電圧１．２Ｖで動作するように設計されている。図１４のＰＭＯＳトランジスタ１３０に関連する各導電層の接続を説明する。導電層１４１は、コンタクト１１３を介してＰ＋拡散層１３３に接続される。導電層１４２は、コンタクト１１４を介してＰ＋拡散層１３４に接続され、コンタクト１１５を介して導電層１４３に接続される。導電層１４３は、コンタクト１１６を介して導電層１４４に接続される。導電層１４４は、コンタクト１１７を介してＮ＋拡散層１３２に接続される。
【００６９】
受動素子層１５０は、複数の受動素子（抵抗素子１５１、１５２）と、導電層１４５とを含む。尚、受動素子部１５０には、抵抗素子が含まれるとしているがインダクタでもよい。また、受動素子１５０に含まれる受動素子及び導電層の数を図１４に示した数に限定するものではなく、更には導電層が含まれていなくてもよい。導電層９５と抵抗素子１５１とは接続され、導電層１４３と抵抗素子１５２とは接続される。導電層１４５は、抵抗素子１５１と抵抗素子１５２に挟まれるように接続される。
【００７０】
図１５は、図１４に示したレイアウトデータの等価回路図である。図１５を参照すると、回路図として、ＮＭＯＳトランジスタ７０、ＰＭＯＳトランジスタ８０、ＰＭＯＳトランジスタ１３０、抵抗素子１５１、１５２とが示されている。
【００７１】
電圧設定部６０は、第１の実施の形態の電圧設定部２０と同様に、半導体装置のレイアウトデータに含まれる複数の導電層のそれぞれの設計電圧を設定する。電圧設定部６０は、電圧認識部６１と、抽出部６２と、ＧＮＤ電圧設定部６３と、優先度提供部６４と、電源電圧設定部６５とを備える。
【００７２】
電圧認識部６１は、第１の実施の形態の電圧認識部２１と同様に、取得したレイアウトデータに含まれるｗｅｌｌ、基板、及び拡散層など複数の半導体層の設計電圧を認識する。図１４のレイアウトデータの場合、電圧認識部６１は、Ｐ＋拡散層７２の設計電圧をＧＮＤ電圧と認識し、Ｎ＋拡散層７３、７４の設計電圧を電源電圧の１．８Ｖと認識する。電圧認識部６１は、Ｐ＋拡散層８３、８４、及びＮ＋拡散層８２の設計電圧を電源電圧の１．８Ｖと認識する。更に、電圧認識部６１は、Ｎ＋拡散層１３２、Ｐ＋拡散層１３３、１３４の設計電圧を電源電圧の１．２Ｖと認識する。
【００７３】
抽出部６２は、第２の実施の形態の抽出部５２と同様に、電圧認識部６１が取得したレイアウトデータから複数の受動素子層を抽出する。図１４のレイアウトデータの場合、抽出部６２は受動素子層１５０、詳細には、抵抗素子１５１、１５２と、２つの受動素子１５１、１５２の間に配置された導電層１４５とを抽出する。
【００７４】
ＧＮＤ電圧設定部６３は、電圧認識部６１からレイアウトデータと、レイアウトデータに含まれる各半導体層の設計電圧とを受け取る。また、ＧＮＤ電圧設定部６３は、抽出部６２から受動素子層の情報を受け取る。ＧＮＤ電圧設定部６３は、レイアウトデータから、ＧＮＤ電圧が伝播される伝播経路となる複数の導電層を抽出し、抽出した複数の導電層の設計電圧をＧＮＤ電圧に設定する。このとき、ＧＮＤ電圧設定部６３は、下層から順番にＧＮＤ電圧を伝播していきながら、受動素子層の前までの導電層を伝播経路として抽出する。言い換えると、ＧＮＤ電圧設定部６３は、受動素子層を除外して、ＧＮＤ電圧が伝播される複数の導電層を抽出する。
【００７５】
ＧＮＤ電圧設定部６３が、図１４のレイアウトデータ、各半導体層の設計電圧、及び受動素子層１５０の情報を受け取る場合を説明する。ＧＮＤ電圧設定部６３は、電圧認識部６１からＰ＋拡散層７２の設計電圧がＧＮＤ電圧であることを受け取る。また、ＧＮＤ電圧設定部６３は、抽出部６２から受動素子層１５０の情報を受け取る。ＧＮＤ電圧設定部６３は、第１の実施の形態のＧＮＤ電圧設定部２２と同様に、Ｐ＋拡散層７２のＧＮＤ電圧が伝播され、Ｎ＋拡散層７４に接続する複数の導電層９０、９１、９２を抽出する。そして、ＧＮＤ電圧設定部６３は、抽出した複数の導電層９０、９１、９２の設計電圧をＧＮＤ電圧に設定する。
【００７６】
優先度提供部６４は、ユーザ入力によって決められた、動作電圧の異なる複数の素子に対して決められた優先度を電源電圧設定部６５に提供する。図１４のレイアウトデータの場合、優先度提供部６４は、１．８Ｖで動作するように設計されたＰＭＯＳトランジスタ８０と、１．２Ｖで動作するように設計されたＰＭＯＳトランジスタ１３０との優先度を電源電圧設定部６５に提供する。
【００７７】
電源電圧設定部６５は、動作電圧の異なる複数の素子に対して決められた優先度に基づいて複数の導電層を抽出し、抽出した複数の導電層を各素子の動作電圧に設定する。このとき、電源電圧設定部６５は、優先度の最も高い素子に接続する複数の導電層に、受動素子層を含ませて抽出する。
【００７８】
詳細には、電源電圧設定部６５は、ＧＮＤ電圧設定部６３からレイアウトデータと、レイアウトデータに含まれる各半導体層の設計電圧と、設計電圧がＧＮＤ電圧に設定された複数の導電層の情報とを受け取る。また、ＧＮＤ電圧設定部６５は、抽出部６２から受動素子層の情報を受け取る。更に、電源電圧設定部６５は、優先度提供部６４から動作電圧の異なる複数の素子に対して決められた優先度を受け取る。電源電圧設定部６５は、ＧＮＤ電圧設定部６３によって複数の導電層がＧＮＤ電圧に設定された後で、優先度の低い素子から、所定の電源電圧が伝播される経路にある複数の導電層を抽出し、抽出した複数の導電層の設計電圧をその所定の電源電圧に設定する。このとき、電源電圧設定部６５は、下層から順番に所定の電源電圧を伝播していきながら、受動素子層の前までの導電層を伝播経路として抽出する。言い換えると、ＧＮＤ電圧設定部６５は、優先度の低い素子の伝播経路を抽出するときは受動素子層を除外して、電源電圧が伝播される複数の導電層を抽出する。そして、電源電圧設定部６５は次の優先度に基づいて同様に複数の導電層を抽出していく。
【００７９】
電源電圧設定部６５は、優先度が最も高い素子において、所定の電源電圧が伝播される経路に受動素子層がある場合、その受動素子層を含めて、複数の導電層及び受動素子層の設計電圧を電源電圧に設定する。言い換えると、電源電圧設定部６５は、設計電圧が決定された複数の導電層を除外して、受動素子層を含めた電源電圧の伝播経路にある、設計電圧が未設定の複数の導電層を抽出する。
【００８０】
電源電圧設定部６５が、図１４のレイアウトデータ、各半導体層の設計電圧、ＧＮＤ電圧に設定された複数の導電層の情報、受動素子層１５０の情報、及び優先度を受け取る場合を説明する。電源電圧設定部６５は、ＧＮＤ電圧設定部６３からＮ＋拡散層７３、７４、Ｎ＋拡散層８２、Ｐ＋拡散層８３、８４の設計電圧が電源電圧の１．８Ｖであることを受け取る。また、電源電圧設定部６５は、Ｎ＋拡散層１３２、Ｐ＋拡散層１３３、１３４、の設計電圧が電源電圧の１．２Ｖであることを受け取る。そして、電源電圧設定部６５は、優先度提供部６４から、ＰＭＯＳトランジスタ８０がＰＭＯＳトランジスタ１３０より優先度が高いことを受け取る。
【００８１】
電源電圧設定部６５は、優先度の低いＰＭＯＳトランジスタ１３０に接続する導電層１４１、１４２、１４３、１４４を、第１の実施の形態の電源電圧設定部２３と同様に、伝播経路として抽出する。つまり、電源電圧設定部６５は、Ｎ＋拡散層１３２、Ｐ＋拡散層１３３、１３４の設計電圧（電源電圧の１．２Ｖ）が伝播される複数の導電層１４１、１４２、１４３、１４４を抽出する。電源電圧設定部６５は、抽出した複数の導電層１４１、１４２、１４３、１４４の設計電圧を電源電圧の１．２Ｖに設定する。
【００８２】
次に、電源電圧設定部６５は、優先度の最も高いＰＭＯＳトランジスタ８０に接続する導電層９３、９４、９５、９６を伝播経路として抽出する。そして、ＧＮＤ電圧設定部６５は、電源電圧の１．８Ｖが伝播される経路に受動素子層１５０、詳細には、抵抗素子１５１、１５２と、抵抗素子１５１、１５２で挟まれた導電層１４５とを含んで伝播経路として抽出する。即ち、電源電圧設定部６５は、受動素子層１２０を含んで、導電層１４５を伝播経路として抽出する。ここで、電源電圧設定部６５は、設計電圧が決定された複数の導電層を除外しているため、電源電圧の１．８Ｖの伝播経路として導電層９０、９１、９２、導電層１４２、１４３、１４４を誤って抽出することがない効果を奏している。この様にして、電源電圧設定部６５は、Ｎ＋拡散層７３、Ｎ＋拡散層８２、Ｐ＋拡散層８３、８４の設計電圧（電源電圧の１．８Ｖ）が伝播される複数の導電層９３、９４、９５、９６を抽出する。電源電圧設定部６５は、抽出した複数の導電層９３、９４、９５、９６及び抵抗素子１５１、１５２の設計電圧を電源電圧の１．８Ｖに設定する。電源電圧設定部５４は、導電層の設計電圧を設定したレイアウトデータを、デザインルール検証部３０に提供する。
【００８３】
尚、本発明の第３の実施の形態によるレイアウト検証装置３のハードウエア構成は、第１の実施の形態と同様である。
【００８４】
図１６は、本発明の第３の実施の形態によるレイアウト検証装置２の処理動作を示したフローチャートである。図１６を参照して、本発明の第３の実施の形態によるレイアウト検証方法を説明する。
【００８５】
ステップＢ０１：
電圧認識部６１は、レイアウトデータ格納部１１から検証対象のレイアウトデータを取得する。電圧認識部６１は、取得したレイアウトデータに含まれるｗｅｌｌ、基板、及び拡散層など複数の半導体層の設計電圧を認識する。
【００８６】
電圧認識部６１が図１４のレイアウトデータを取得する場合、図４の認識ルールを参照して、Ｐ＋拡散層７２の設計電圧をＧＮＤ電圧と認識し、Ｎ＋拡散層７３、７４の設計電圧を電源電圧の１．８Ｖと認識する。電圧認識部６１は、Ｐ＋拡散層８３、８４、及びＮ＋拡散層８２の設計電圧を電源電圧の１．８Ｖと認識する。更に、電圧認識部６１は、Ｎ＋拡散層１３２、Ｐ＋拡散層１３３、１３４の設計電圧を電源電圧の１．２Ｖと認識する。
【００８７】
ステップＢ０２：
抽出部６２は、電圧認識部６１が取得したレイアウトデータから複数の受動素子層を抽出する。図１４のレイアウトデータの場合、抽出部６２は受動素子層１５０、詳細には、抵抗素子１５１、１５２と、２つの抵抗素子１５１、１５２の間に配置された導電層１４５とを抽出する。
【００８８】
ステップＢ０３：
ＧＮＤ電圧設定部６３は、レイアウトデータから、ＧＮＤ電圧が伝播される伝播経路となる複数の導電層を抽出し、抽出した複数の導電層の設計電圧をＧＮＤ電圧に設定する。ＧＮＤ電圧設定部６５が、図１４のレイアウトデータ、各半導体層の設計電圧、及び受動素子層１５０の情報を受け取る場合、Ｐ＋拡散層７２のＧＮＤ電圧が伝播され、Ｎ＋拡散層７４に接続する複数の導電層９０、９１、９２を抽出し、ＧＮＤ電圧に設定する。
【００８９】
ステップＢ０４：
優先度提供部６４は、ユーザ入力によって決められた、動作電圧の異なる複数の素子に対して決められた優先度を電源電圧設定部６５に提供する。図１４のレイアウトデータの場合、優先度提供部６４は、１．８Ｖで動作するように設計されたＰＭＯＳトランジスタ８０が、１．２Ｖで動作するように設計されたＰＭＯＳトランジスタ１３０よりも高い優先度であることを電源電圧設定部６５に提供する。
【００９０】
ステップＢ０５：
電源電圧設定部６５は、ＧＮＤ電圧設定部６３からレイアウトデータと、レイアウトデータに含まれる各半導体層の設計電圧と、設計電圧がＧＮＤ電圧に設定された複数の導電層の情報とを受け取る。また、ＧＮＤ電圧設定部６５は、抽出部６２から受動素子層の情報を受け取る。更に、電源電圧設定部６５は、優先度提供部６４から動作電圧の異なる複数の素子に対して決められた優先度を受け取る。電源電圧設定部６５は、ＧＮＤ電圧設定部６３によって複数の導電層がＧＮＤ電圧に設定された後で、優先度の低い素子から、所定の電源電圧が伝播される経路にある複数の導電層を抽出し、抽出した複数の導電層の設計電圧をその所定の電源電圧に設定する。このとき、電源電圧設定部６５は、下層から順番に所定の電源電圧を伝播していきながら、受動素子層の前までの導電層を伝播経路として抽出する。
【００９１】
電源電圧設定部６５が、図１４のレイアウトデータ、各半導体層の設計電圧、ＧＮＤ電圧に設定された複数の導電層の情報、受動素子層１５０の情報、及び優先度を受け取る場合を説明する。電源電圧設定部６５は、優先度の低いＰＭＯＳトランジスタ１３０に接続する導電層１４１、１４２、１４３、１４４を伝播経路として抽出する。つまり、電源電圧設定部６５は、Ｎ＋拡散層１３２、Ｐ＋拡散層１３３、１３４の設計電圧（電源電圧の１．２Ｖ）が伝播される複数の導電層１４１、１４２、１４３、１４４を抽出する。電源電圧設定部６５は、抽出した複数の導電層１４１、１４２、１４３、１４４の設計電圧を電源電圧の１．２Ｖに設定する。
【００９２】
ステップＢ０６：
電源電圧設定部６５は、優先度が最も高い素子に対して、所定の電源電圧が伝播される経路に受動素子層がある場合、その受動素子層を含めて複数の導電層の設計電圧を電源電圧に設定する。
【００９３】
図１４のレイアウトデータの場合、電源電圧設定部６５は、優先度の高いＰＭＯＳトランジスタ８０に接続する導電層９３、９４、９５、９６を伝播経路として抽出する。そして、ＧＮＤ電圧設定部６５は、電源電圧の１．８Ｖが伝播される経路に受動素子層１５０、詳細には、抵抗素子１５１、１５２と、抵抗素子１５１、１５２で挟まれた導電層１４５とを含んで伝播経路として抽出する。即ち、電源電圧設定部６５は、受動素子層１５０を含んで、導電層１４５を伝播経路として抽出する。ここで、電源電圧設定部６５は、設計電圧が決定された複数の導電層を除外しているため、電源電圧の１．８Ｖの伝播経路として導電層９０、９１、９２、導電層１４２、１４３、１４４を誤って抽出することがない効果を奏している。この様にして、電源電圧設定部６５は、Ｎ＋拡散層７３、Ｎ＋拡散層８２、Ｐ＋拡散層８３、８４の設計電圧（電源電圧の１．８Ｖ）が伝播される複数の導電層９３、９４、９５、９６を抽出する。電源電圧設定部６５は、抽出した複数の導電層９３、９４、９５、９６及び抵抗素子１５１、１５２の設計電圧を電源電圧の１．８Ｖに設定する。電源電圧設定部６５は、導電層の設計電圧を設定したレイアウトデータを、デザインルール検証部３０に提供する。
【００９４】
ステップＢ０７及びステップＢ０８は、第１の実施の形態のステップＳ０４及びステップＳ０５と同様であるため省略する。
【００９５】
本発明の第３の実施の形態によるレイアウト検証装置３は、動作電圧の異なる複数の素子が、抵抗やインダクタなどを介して接続する場合でも、各導電層の設計電圧を正しく設定することができる。即ち、本発明のレイアウト検証装置３は、複数の導電層の設計電圧をＧＮＤ電圧として正しく設定し、且つ、異なる電源電圧となる複数の導電層の設計電圧も正しく設定することができる効果を奏している。尚、本発明の各実施の形態は、矛盾のない範囲で組み合わせることが可能である。
【符号の説明】
【００９６】
１、２、３  レイアウト検証装置
１０        データ格納部
１１        レイアウトデータ格納部
１２        デザインルール格納部
１３        エラーデータ格納部
２０、５０、６０  電圧設定部
２１、５１、６１  電圧認識部
２２、５３、６３  ＧＮＤ電圧設定部
２３、５４、６５  電源電圧設定部
３０        デザインルール検証部
４０        出力部
５２、６２  抽出部
６４        優先度提供部
７０        ＮＭＯＳトランジスタ
７１        Ｐ−ｗｅｌｌ
７２        Ｐ＋拡散層
７３、７４  Ｎ＋拡散層
７５        Ｎｃｈゲート電極
８０、１３０  ＰＭＯＳトランジスタ
８１、１３１  Ｎ−ｗｅｌｌ
８２、１３２  Ｎ＋拡散層
８３、８４、１３３、１３４  Ｐ＋拡散層
８５、１３５  Ｐｃｈゲート電極
９０〜９９    導電層
１０１〜１１７  コンタクト
１２０、１５０  受動素子層
１２１、１２２、１５１、１５２  抵抗素子
１４１〜１４５  導電層
【図１】
2011227577.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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