(57)【要約】      （修正有）【課題】トレンチ内に確実に絶縁膜を残すことができる半導体装置およびその製造方法を提供する。【解決手段】トレンチ内にゲート電極を形成した後、一部にリフロー性の絶縁膜を含む絶縁膜を形成して平坦化する。その後、ＣＭＰ法により平坦化した表面を研磨し、トレンチ内に絶縁膜を充填する。その際、フィールド酸化膜の表面も研磨する。【選択図】図１２
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【特許請求の範囲】
【請求項１】
トレンチゲート構造を有する半導体装置において、
第１導電型の半導体基板と、
前記半導体基板の主面に積層された第１導電型のエピタキシャル層と、
前記エピタキシャル層表面に形成された第２導電型の第１半導体領域と、
前記第１半導体領域表面の一部に形成された第１導電型の第２半導体領域と、
前記エピタキシャル層表面から少なくとも前記第１半導体領域を貫通し、前記エピタキシャル層に達するトレンチと、
前記トレンチ内の半導体領域表面に形成されたゲート酸化膜と、
前記ゲート酸化膜を介して前記トレンチ内に、表面が前記第１の半導体領域と前記第２の半導体領域とが接合する底面部より表面側に位置するように充填されたゲート電極と、
前記トレンチ内の前記ゲート電極上に充填された少なくとも一部にリフロー性の絶縁膜を含む絶縁膜と、
前記第２半導体領域に接続するソース電極と、前記半導体基板に接続するドレイン電極と、
前記半導体装置の外周を取り囲むフィールド酸化膜とを備え、
少なくとも表面に露出する前記第１の半導体領域表面、前記第２半導体領域表面、前記トレンチ内に充填された絶縁膜表面、フィールド酸化膜表面、それぞれの高さが等しいことを特徴とする半導体装置。
【請求項２】
トレンチゲート構造を有する半導体装置の製造方法において、
第１導電型の半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
半導体装置形成領域を区画するフィールド酸化膜を形成する工程と、
前記第１導電型のエピタキシャル層表面に、第２導電型の第１半導体領域を形成する工程と、
前記第２導電型の第１半導体領域表面の一部に、第１導電型の第２半導体領域を形成する工程と、
前記エピタキシャル層表面から少なくとも前記第１半導体領域を貫通し、前記エピタキシャル層に達するトレンチを形成する工程と、
前記トレンチ内に露出する半導体領域表面に、ゲート酸化膜を形成する工程と、
前記トレンチ内にゲート電極となる導電性膜を充填した後、前記導電性膜をエッチバックすることにより、前記ゲート電極の表面が、前記トレンチ内であって、前記第１半導体領域と前記第２半導体領域とが接合する底面部より上に位置するようにゲート電極を形成する工程と、
全面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にリフロー性の第２の絶縁膜を形成した後、熱処理を行い、表面を平坦化する工程と、
前記平坦化した表面を研磨し、少なくとも前記第２絶縁膜、前記第１絶縁膜および前記フィールド酸化膜の一部を除去して、前記トレンチ内に前記第２絶縁膜と前記第１絶縁膜が埋め込まれ、表面に露出する前記第１半導体領域表面、前記第２半導体領域表面を露出する工程と、
前記第２半導体領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
トレンチゲート構造を有する半導体装置の製造方法において、
第１導電型の半導体基板上に第１導電型のエピタキシャル層を形成する工程と、
半導体装置形成領域を区画するフィールド酸化膜を形成する工程と、
前記第１導電型のエピタキシャル層表面に、第２導電型の第１半導体領域を形成する工程と、
前記第１半導体領域表面から該第１半導体領域を貫通し、前記エピタキシャル層に達するトレンチを形成する工程と、
前記トレンチ内に露出する半導体領域表面に、ゲート酸化膜を形成する工程と、
前記トレンチ内にゲート電極となる導電性膜を充填した後、前記導電性膜をエッチバックすることによりゲート電極を形成する工程と、
全面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にリフロー性の第２の絶縁膜を形成した後、熱処理を行い、表面を平坦化する工程と、
前記平坦化した表面を研磨し、少なくとも前記第２絶縁膜、前記第１絶縁膜および前記フィールド酸化膜の一部を除去して、前記トレンチ内に前記第２絶縁膜と前記第１絶縁膜が埋め込まれ、前記第１半導体領域表面を露出する工程と、
露出する前記第１半導体領域表面の一部に、該第１半導体領域と接合する底面部が、前記ゲート電極表面より深い位置となるように、第１導電型の第２半導体領域を形成する工程と、
前記第２半導体領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有するＭＯＳＦＥＴ型の半導体装置およびその製造方法に関し、特に低消費電力、高信頼性の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１６は、従来のトレンチゲート構造を有するＭＯＳＦＥＴ型の半導体装置の一例を示す。図１７および図１８は、図１６のＭＯＳＦＥＴ型半導体装置の製造方法を示す。図１６に示すように従来のＭＯＳＦＥＴ型半導体装置は、ドレイン領域となるｎ型半導体基板３１とその上にエピタキシャル成長によって形成されたｎ型半導体層３２と、ｎ型半導体層３２内に設けられチャネル領域を含むベース領域となるｐ型半導体領域３３と、ｐ型半導体領域３３内に設けられたソース領域となるｎ型半導体領域３４と、表面からｎ型半導体領域３４およびｐ型半導体領域３３を貫通してｎ型半導体層３２に達して形成されたトレンチ３５内に形成された熱酸化膜からなるゲート酸化膜３６と、ゲート酸化膜３６を介してトレンチ３５内に形成されたゲート電極３７と、トレンチ３５内のゲート電極３７上に形成された絶縁膜３８と、半導体領域と絶縁膜３８上に形成され、絶縁膜３８の一部が除去されたコンタクトホール３９を通してソース領域となるｎ型半導体領域３４と接続するソース電極４０とを備えている。また、ｎ型半導体基板の裏面にドレイン電極（図示せず）が形成されている。
【０００３】
このような構造の半導体装置は、次のように形成される。まず、ドレイン領域となるｎ型半導体基板３１上に、ｎ型半導体層３２をエピタキシャル成長する。その後、ｎ型半導体層３２表面に、例えば、イオン注入法あるいは熱拡散法により、チャネル領域を含むベース領域となるｐ型半導体領域３３を形成する。さらに、ｐ型半導体領域３３表面の一部に、ソース領域となるｎ型半導体領域３４を選択形成する（図１７ａ）。
【０００４】
次にｎ型半導体領域３４とｐ型半導体領域３３を貫通して、ｎ型半導体層３２に達するトレンチ３５を、通常のフォトリソグラフィ法により形成する。このトレンチ３５の表面形状はストライプ状に形成される（図１７ｂ）。
【０００５】
次に露出する表面を熱酸化して、熱酸化膜３６を形成する（図１７ｃ）。この熱酸化膜３６は、ゲート酸化膜となる。
【０００６】
全面にリン（Ｐ）等の不純物をドープしたｎ型のポリシリコン層３７を厚く形成し、トレンチ３５内に充填するとともに平坦化する（図１７ｄ）。このポリシリコン層３７は、ゲート電極となる。
【０００７】
その後、ポリシリコン層３７を異方性ドライエッチングすることにより、ポリシリコン層３７が、トレンチ３５内に埋め込まれ、ゲート電極を形成する。この際、表面の熱酸化膜上にポリシリコン層が残らないようにするため、オーバーエッチングを行う。その結果、ゲート電極の表面は、ｐ型半導体領域３３表面とほぼ同じか、ｐ型半導体領域３３表面より低く形成されることになる（図１８ａ）。
【０００８】
ゲート電極に接続する引き出し電極（図示せず）を形成した後、全面に、層間絶縁膜３８を形成する（図１８ｂ）。
【０００９】
コンタクトホール３９を形成した後（図１８ｃ）、ソース電極４０を形成する。またｎ型半導体基板３１の裏面には、ドレイン電極（図示せず）を形成することで、半導体装置を完成する。なお図１８ｃにおいて、４１はベースコンタクト拡散層である。
【００１０】
この種の半導体装置では、オン抵抗を低減するためには、そのセルピッチの間隔を狭くして実効的なゲート幅を大きくする必要がある。しかしながら、図１６に示す構造の半導体装置では、コンタクトホール３９の形成を通常のフォトリソグラフィ法により行うため、マスク合わせの余裕を考慮する必要があった。通常のフォトリソグラフィ法によるトレンチセルピッチは２．５〜３．０μｍ程度が限界であり、オン抵抗を低減することができなかった。
【００１１】
そこで本願出願人は、図１９に示すトレンチ構造の半導体装置を提案している（特許文献１）。この半導体装置は、トレンチ内に絶縁膜であるＴＥＯＳ膜４２とリフロー性有するＢＰＳＧ膜４３を充填するため、ドライエッチングによるエッチバック法により所望の構造が形成されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００９−２２４４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来の半導体装置では、オン抵抗を低減するため、セルピッチを狭くすることが難しいという問題があった。一方、本願出願人が先に提案した半導体装置の製造方法でもトレンチ内に絶縁膜を形成する製造方法は、ドライエッチングによるエッチバック法によって行われるため、ウエハ面内のトレンチの溝幅のバラツキ、トレンチの深さのバラツキ、絶縁膜の厚さのバラツキ、さらにエッチング速度の不均一性により、トレンチ内に残る絶縁膜のウエハ面内のバラツキが発生するという問題があった。また、ドライエッチングの終点のバラツキによっても、トレンチ内に残る絶縁膜のバラツキが発生するという問題があった。本発明は上記問題点を解消し、トレンチ内に確実に絶縁膜を残すことができる半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本願請求項１に係る発明は、トレンチゲート構造を有する半導体装置において、第１導電型の半導体基板と、前記半導体基板の主面に積層された第１導電型のエピタキシャル層と、前記エピタキシャル層表面に形成された第２導電型の第１半導体領域と、前記第１半導体領域表面の一部に形成された第１導電型の第２半導体領域と、前記エピタキシャル層表面から少なくとも前記第１半導体領域を貫通し、前記エピタキシャル層に達するトレンチと、前記トレンチ内の半導体領域表面に形成されたゲート酸化膜と、前記ゲート酸化膜を介して前記トレンチ内に、表面が前記第１の半導体領域と前記第２の半導体領域とが接合する底面部より表面側に位置するように充填されたゲート電極と、前記トレンチ内の前記ゲート電極上に充填された少なくとも一部にリフロー性の絶縁膜を含む絶縁膜と、前記第２半導体領域に接続するソース電極と、前記半導体基板に接続するドレイン電極と、前記半導体装置の外周を取り囲むフィールド酸化膜とを備え、少なくとも表面に露出する前記第１の半導体領域表面、前記第２半導体領域表面、前記トレンチ内に充填された絶縁膜表面、フィールド酸化膜表面、それぞれの高さが等しいことを特徴とする。
【００１５】
本願請求項２に係る発明はトレンチゲート構造を有する半導体装置の製造方法において、第１導電型の半導体基板上に第１導電型のエピタキシャル層を形成する工程と、半導体装置形成領域を区画するフィールド酸化膜を形成する工程と、前記第１導電型のエピタキシャル層表面に、第２導電型の第１半導体領域を形成する工程と、前記第２導電型の第１半導体領域表面の一部に、第１導電型の第２半導体領域を形成する工程と、前記エピタキシャル層表面から少なくとも前記第１半導体領域を貫通し、前記エピタキシャル層に達するトレンチを形成する工程と、前記トレンチ内に露出する半導体領域表面に、ゲート酸化膜を形成する工程と、前記トレンチ内にゲート電極となる導電性膜を充填した後、前記導電性膜をエッチバックすることにより、前記ゲート電極の表面が、前記トレンチ内であって、前記第１半導体領域と前記第２半導体領域とが接合する底面部より上に位置するようにゲート電極を形成する工程と、全面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にリフロー性の第２の絶縁膜を形成した後、熱処理を行い、表面を平坦化する工程と、前記平坦化した表面を研磨し、少なくとも前記第２絶縁膜、前記第１絶縁膜および前記フィールド酸化膜の一部を除去して、前記トレンチ内に前記第２絶縁膜と前記第１絶縁膜が埋め込まれ、表面に露出する前記第１半導体領域表面、前記第２半導体領域表面を露出する工程と、前記第２半導体領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを形成する工程と、を含むことを特徴とする。
【００１６】
本願請求項３に係る発明は、トレンチゲート構造を有する半導体装置の製造方法において、第１導電型の半導体基板上に第１導電型のエピタキシャル層を形成する工程と、半導体装置形成領域を区画するフィールド酸化膜を形成する工程と、前記第１導電型のエピタキシャル層表面に、第２導電型の第１半導体領域を形成する工程と、前記第１半導体領域表面から該第１半導体領域を貫通し、前記エピタキシャル層に達するトレンチを形成する工程と、前記トレンチ内に露出する半導体領域表面に、ゲート酸化膜を形成する工程と、前記トレンチ内にゲート電極となる導電性膜を充填した後、前記導電性膜をエッチバックすることによりゲート電極を形成する工程と、全面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にリフロー性の第２の絶縁膜を形成した後、熱処理を行い、表面を平坦化する工程と、前記平坦化した表面を研磨し、少なくとも前記第２絶縁膜、前記第１絶縁膜および前記フィールド酸化膜の一部を除去して、前記トレンチ内に前記第２絶縁膜と前記第１絶縁膜が埋め込まれ、前記第１半導体領域表面を露出する工程と、露出する前記第１半導体領域表面の一部に、該第１半導体領域と接合する底面部が、前記ゲート電極表面より深い位置となるように、第１導電型の第２半導体領域を形成する工程と、前記第２半導体領域に接続するソース電極と、前記半導体基板に接続するドレイン電極とを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１７】
本発明の半導体装置の製造方法によれば、セルピッチを狭くしても、トレンチ内に確実に絶縁膜を残すことができ、十分に大きいゲート−ソース間耐圧を備えた半導体装置を提供することが可能となる。
【００１８】
また、通常は、表面に突出するフィールド酸化膜が除去されるため、平坦性の良い半導体装置を形成することができるという利点もある。
【図面の簡単な説明】
【００１９】
【図１】本発明の半導体装置の製造方法を説明する図である。
【図２】本発明の半導体装置の製造方法を説明する図である。
【図３】本発明の半導体装置の製造方法を説明する図である。
【図４】本発明の半導体装置の製造方法を説明する図である。
【図５】本発明の半導体装置の製造方法を説明する図である。
【図６】本発明の半導体装置の製造方法を説明する図である。
【図７】本発明の半導体装置の製造方法を説明する図である。
【図８】本発明の半導体装置の製造方法を説明する図である。
【図９】本発明の半導体装置の製造方法を説明する図である。
【図１０】本発明の半導体装置の製造方法を説明する図である。
【図１１】本発明の半導体装置の製造方法を説明する図である。
【図１２】本発明の半導体装置の製造方法を説明する図である。
【図１３】本発明の別の半導体装置を説明する図である。
【図１４】本発明の半導体装置別の断面を説明する図である。
【図１５】本発明の半導体装置を説明する平面図である。
【図１６】従来のこの種の半導体装置を説明する図である。
【図１７】従来のこの種に半導体装置の製造方法を説明する図である。
【図１８】従来のこの種の半導体装置の製造方法を説明する図である。
【図１９】従来の別の半導体装置を説明する図である。
【発明を実施するための形態】
【００２０】
以下、本発明について、ＭＯＳＦＥＴ型の半導体装置の製造工程に従い、詳細に説明する。以下の説明は、図１５に平面図を示すＭＯＳＦＥＴ型の半導体装置のように、ｎ型領域とｐ型領域が交互にストライプ状に形成され、それに垂交するようにトレンチが形成されているＭＯＳＦＥＴ型半導体装置において、Ａ−Ａ線の断面図を例にとり説明する。
【実施例１】
【００２１】
まず、第１の実施例について説明する。ドレイン領域となるｎ型半導体基板１上に、ｎ型半導体層２をエピタキシャル成長する。半導体装置形成領域を区画するフィールド酸化膜を形成するマスクを形成するため、ｎ型半導体層２表面に、酸化膜３および窒化膜４を積層形成する（図１）。
【００２２】
窒化膜４上にフォトレジスト５を形成し、フィールド酸化膜形成予定領域を開口させた後、フォトレジスト５をエッチングマスクとして使用し、露出する窒化膜４、酸化膜３およびｎ型半導体層２の表面を異方性エッチングする（図２）。ここで、ｎ型半導体層２表面のエッチング深さは、その後形成されるフィールド酸化膜の下面の形成位置が、後述する所望の深さに達するように調整される。
【００２３】
フォトレジスト５を除去し、熱酸化法によりフィールド酸化膜６を形成する（図３）。例えば、ｎ型半導体層２表面のエッチング深さが０．２μｍとし、０．７５μｍ厚のフィールド酸化膜を形成すると、フィールド酸化膜６の下面は、ｎ型半導体層２表面より約０．５５μｍ深くまで達し、フィールド酸化膜６の上面は、ｎ型半導体層２表面より約０．２μｍ高くなる。
【００２４】
なお、フィールド酸化膜６は、図１３に示す半導体装置のフィールド酸化膜のように、厚い第１のフィールド酸化膜６ａと薄い第２のフィールド酸化膜６ｂで構成することも可能である。このように厚さの異なるフィールド酸化膜の形成方法は、第１のフィールド酸化膜６ａを形成した後、フィールド酸化膜を形成するための別のマスクを形成し、その後熱処理を行うことで第２のフィールド酸化膜６ｂ形成する。あるいはまた、第１のフィールド酸化膜６ａを形成した後、第２のフィールド酸化膜形成予定領域に選択的に、比較的濃度が高く、加速エネルギーの大きい条件でリンをイオン注入して、熱酸化することで第２のフィールド酸化膜６ｂを形成することもできる。このように第２のフィールド酸化膜６ｂを備える構造とすると、第１のフィールド酸化膜６ａのエッジからのひずみストレスを緩和することができる利点がある。
【００２５】
窒化膜４を除去した後、ｎ型半導体層２の表面にｐ型不純物をイオン注入して、チャネル領域を含むベース領域となるｐ型半導体領域７を形成する。その後全面にＣＶＤ法によりＴＥＯＳ（Tetra
Ethyl Ortho Silicate）膜８を形成する（図４）。なお、本実施例では、ソース領域を構成するｎ型半導体領域を形成することなくＴＥＯＳ膜８を形成しているが、ｐ型半導体領域７を形成した後、引き続きｎ型不純物をイオン注入してソース領域を形成した後、ＴＥＯＳ膜８を形成しても良い。
【００２６】
トレンチ形成予定領域上のＴＥＯＳ膜８を通常のフォトリソグラフィ法により除去し、トレンチ形成予定領域のｐ型半導体領域７表面を露出させる（図５）。なお、ｎ型半導体領域（ソース領域）を先に形成する場合は、ｎ型半導体領域とｐ型半導体領域７が露出することになる。
【００２７】
ＴＥＯＳ膜８をエッチングマスクとして使用し、露出するｐ型半導体領域７、ｎ型半導体層２の一部をエッチング除去し、トレンチ９を形成する（図６）。
【００２８】
ＴＥＯＳ膜８を除去した後、露出する表面を熱酸化して、熱酸化膜１０を形成する（図７）。この熱酸化膜１０はゲート酸化膜となる。
【００２９】
全面にリン等の不純物をドープしたｎ型のポリシリコン層を厚く形成し、トレンチ９内に充填するとともに平坦化する。その後、ポリシリコン層を異方性ドライエッチングすることにより、ポリシリコン層が、トレンチ５内に埋め込まれた形状となり、ゲート電極１１を形成することができる。この際、表面の熱酸化膜１０上にポリシリコン層が残らないようにするため、オーバーエッチングを行う。また、トレンチ９内のゲート電極１１表面は、後工程で形成するソース領域となるｎ型半導体領域とベース領域となるｐ型半導体領域７の接合部（接合の底面部）よりも表面側に位置するようにする。さらに、ゲート・ソース間の絶縁耐圧が確保できるようにトレンチ内に層間絶縁膜が残るようにするため、ｐ型半導体領域７表面より低くなるようにする（図８）。ソース領域となるｎ型半導体領域を先に形成する場合は、ｎ型半導体領域とｐ型半導体領域の接合面が、トレンチ内のゲート電極１１表面より下に配置されるようにする。
【００３０】
トレンチ内で露出するゲート電極１１表面を酸化して酸化膜１２を形成した後、層間絶縁膜となる厚さ約０．２μｍのＴＥＯＳ膜１３と約１．０μｍのＢＰＳＧ膜１４を積層形成する。このＢＰＳＧ膜１４は、ＣＶＤ法により形成した後、熱処理することで流動し、全面を平坦化させることができる（図９）。
【００３１】
その後、本発明は、ＣＭＰ（Chemical Mechanical Polishing）法により表面を研磨し、ｐ型半導体領域７表面を露出させる（図１０）。このとき、トレンチ９の表面には、ＴＥＯＳ膜１３とＢＰＳＧ膜１４が残る構造となるため、ゲート電極１１とソース領域及びドレイン領域との絶縁性は、安定に保つことができる。特に本発明では、従来のエッチバック法によらず、ＣＭＰ法により表面を研磨するため、トレンチ９内に確実にＴＥＯＳ膜１３とＢＰＳＧ膜１４を残すことができるため、トレンチ９内に残る絶縁膜のバラツキに起因するＭＯＳＦＥＴのゲート−ソース間耐圧のバラツキの発生を防止することができる。さらに本発明では、表面の研磨によって、フィールド酸化膜６の表面も研磨され、平坦化できるという利点もある。なお、先にｎ型半導体領域を形成する場合は、ｎ型半導体領域表面も研磨される。
【００３２】
ｐ型半導体領域７表面に、リン又は砒素をイオン注入した後、活性化のための熱処理を行うことにより、ソース領域となるｎ型半導体領域１５を形成する（図１１）。
【００３３】
表面に、アルミニウムからなるソース電極１６、ゲート電極の引き出し電極（図示せず）を形成する。その後、表面にパッシベーション膜１７を形成し、ｎ型半導体基板１を所望の厚さにした後、ドレイン電極１８を形成することで、ＭＯＳＦＥＴ型の半導体装置が完成する（図１２）。
【００３４】
図１４は、図１５に示す断面図のＢ−Ｂ線の断面図を示しており、トレンチ内に形成されたゲート電極１１の引き出し電極１９の構造を示している。図１４に示すように、本発明は、ＣＭＰ法により平坦化するため、フォールド酸化膜６の表面も研磨され、平坦性の良い半導体装置の製造方法を提供することができる。
【００３５】
なお、図１３に示す半導体装置についても、上述の製造方法によりフィールド酸化膜６ａ、６ｂを形成する以外は、同一の製造方法により、同一の構造を形成することができる。
【符号の説明】
【００３６】
１；ｎ型半導体基板、２；ｎ型半導体層、３；酸化膜、４；窒化膜、５；フォトレジスト、６、６ａ、６ｂ；フィールド酸化膜、７；ｐ型半導体領域、８；ＴＥＯＳ膜、９；トレンチ、１０；熱酸化膜、１１；ゲート電極、１２；酸化膜、１３；ＴＥＯＳ膜、１４；ＢＰＳＧ膜、１５；ｎ型半導体領域、１６；ソース電極、１７；パッシベーション膜、１８；ドレイン電極、１９；引き出し電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2011187759.tif 000013
【図１２】
2011187759.tif 000014
【図１３】
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【図１４】
2011187759.tif 000016
【図１５】
2011187759.tif 000017
【図１６】
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【図１７】
2011187759.tif 000019
【図１８】
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【図１９】
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