(57)【要約】【課題】本発明はフリップフロップ回路の設計に関する。【解決手段】本発明の実施形態に係るフリップフロップ回路は、第１外部入力端子を通じて第１外部入力信号が入力される入力部、前記入力部に伝達される信号を格納する格納部、及び第２外部入力端子を通じて入力された第２外部入力信号と前記格納部に格納された信号に対する論理演算結果を外部出力端子を通じて出力する出力部を含むことができる。そして、前記出力部は前記外部出力端子に直接接続される論理ゲートから構成され、前記論理ゲートの入力端子は前記第２外部入力信号と前記格納部に格納された信号とが入力されるようにできる。本発明の実施形態に係るフリップフロップ回路によれば、安定的に外部負荷を駆動しつつ、全体論理演算の遅延（ｄｅｌａｙ）を減らすことができる。【選択図】図３
2011124998.tif 000002
【特許請求の範囲】
【請求項１】
第１外部入力端子を通じて第１外部入力信号が入力される入力部と、
前記入力部から伝達される信号を格納する格納部と、
第２外部入力端子を通じて入力された第２外部入力信号と前記格納部に格納された信号とに対する論理演算結果を、外部出力端子を通じて出力する出力部と、
を含み、
前記出力部は、前記外部出力端子に直接接続される論理ゲートから構成され、前記論理ゲートの入力端子には、前記第２外部入力信号と前記格納部に格納された信号とが入力されることを特徴とするフリップフロップ回路。
【請求項２】
前記入力部にはクロック信号が入力され、前記入力部は前記クロック信号に応答して前記第１外部入力信号に対応する信号を前記格納部に伝達することを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
前記格納部は、ラッチ回路を含むことを特徴とする請求項１または２に記載のフリップフロップ回路。
【請求項４】
前記論理ゲートはインバータではないことを特徴とする請求項１〜３のいずれか一項に記載のフリップフロップ回路。
【請求項５】
第１外部入力信号が入力される第１外部入力端子と、
前記第１外部入力信号に対応する信号を格納する格納部と、
外部出力端子に直接接続される論理ゲートと、
を含み、
前記格納部は、前記論理ゲートの第１内部入力端子に接続され、
第２外部入力信号を入力する第２外部入力端子は、前記論理ゲートの第２内部入力端子に接続されることを特徴とするフリップフロップ回路。
【請求項６】
前記論理ゲートは、複数
のＭＯＳトランジスタから構成されることを特徴とする請求項５に記載のフリップフロップ回路。
【請求項７】
前記複数のＭＯＳトランジスタは、インバータを構成しないことを特徴とする請求項５または６に記載のフリップフロップ回路。
【請求項８】
半導体集積回路において、
データを格納するフリップフロップ回路と、
前記フリップフロップ回路の外部出力端子に接続される負荷回路と、
を含み、
前記フリップフロップ回路は、第１外部入力端子を通じて第１外部入力信号が入力される入力部と、前記入力部から伝達される信号を格納する格納部と、第２外部入力端子を通じて入力された第２外部入力信号と前記格納部に格納された信号とに対する論理演算結果を前記外部出力端子を通じて出力する出力部と、を含み、
前記出力部は前記外部出力端子に直接接続される論理ゲートから構成され、前記論理ゲートの入力端子には前記第２外部入力信号と前記格納部に格納された信号とが入力されることを特徴とする半導体集積回路。
【請求項９】
前記論理ゲートはインバータではないことを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記フリップフロップ回路はスタンダードセルとして構成されることを特徴とする請求項８または９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、さらに具体的には、フリップフロップ回路の設計に関する。
【背景技術】
【０００２】
集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、ＩＣ）の発展によってコンピュータを含めて各種電子機器の超小型化、高信頼性化、高速化、及び低電力化の傾向が顕著になっている。また、集積度の向上によって集積回路の複雑性（ｃｏｍｐｌｅｘｉｔｙ）は徐々に増加している。例えば、ＶＬＳＩ（Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）の場合、１つのチップに１０万個以上のトランジスタを集積することができる。したがって、このように複雑な集積回路の設計は、集積回路の性能を左右する重要な要素と考えられている。
【０００３】
特に、ＡＳＩＣｓ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ）の設計において製造上の効率を高めるために、あらかじめ製作される論理素子としてのスタンダードセル（ｓｔａｎｄａｒｄ  ｃｅｌｌ）を利用している。スタンダードセルは複数のトランジスタから構成され、論理機能（ＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲなど）または格納機能（Ｆｌｉｐ−Ｆｌｏｐ、Ｌａｔｃｈなど）を提供する。また、各々の異なる機能を実行するスタンダードセルを集めてスタンダードセルライブラリ（ｓｔａｎｄａｒｄ  ｃｅｌｌ  ｌｉｂｒａｒｙ）を構成することができる。
【０００４】
ここで、格納機能を実行するフリップフロップ（Ｆｌｉｐ−Ｆｌｏｐ）は、入力に対して遅延された出力を入力にフィードバック（ｆｅｅｄｂａｃｋ）する構造を利用して、１ビットの情報を２つの安定状態で保持することができる基本回路である。基本的に、フリップフロップには、Ｄフリップフロップ、ＲＳフリップフロップ、ＪＫフリップフロップ、及びＴフリップフロップなどの様々な種類がある。フリップフロップは処理速度が速い一方、１ビットの情報を保持するための構成が複雑であるので、集積度が大きくなるほど１ビット当たり費用が増加する。したがって、マイクロ−プロセッサ（ｍｉｃｒｏ−ｐｒｏｃｅｓｓｏｒ）のレジスタのような小容量で高速性が要求される部分に主に用いられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許２００５−００４９２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、論理ゲートを含むことによりＮＡＮＤ、ＮＯＲなどの論理演算機能を追加させたフリップフロップ回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係るフリップフロップ回路は、第１外部入力端子を通じて第１外部入力信号が入力される入力部、前記入力部から伝達される信号を格納する格納部、及び第２外部入力端子を通じて入力された第２外部入力信号と前記格納部に格納された信号に対する論理演算結果を外部出力端子を通じて出力する出力部を含むことができる。そして、前記出力部は前記外部出力端子に直接接続される論理ゲートから構成され、前記論理ゲートの入力端子には、前記第２外部入力信号と前記格納部に格納された信号とが入力されるようにできる。
【０００８】
実施形態として、前記入力部にはクロック信号が入力され、前記入力部は前記クロック信号に応答して前記第１外部入力信号に対応する信号を前記格納部に伝達することができる。また、前記格納部はラッチ回路を含むことができる。
【０００９】
望ましい実施形態として、前記論理ゲートはインバータではないことを特徴とする。すなわち、前記論理ゲートはＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、ＸＮＯＲ、及びＸＯＲゲートであり得る。
【００１０】
本発明の他の実施形態に係るフリップフロップ回路は、第１外部入力信号が入力される第１外部入力端子、前記第１外部入力信号に対応する信号を格納する格納部、及び外部出力端子に直接接続される論理ゲートを含むことができる。そして、前記格納部は前記論理ゲートの第１内部入力端子に接続され、第２外部入力信号を入力する第２外部入力端子は前記論理ゲートの第２内部入力端子に接続することができる。
【００１１】
実施形態として、前記論理ゲートは複数のＭＯＳトランジスタから構成することができる。また、前記複数のＭＯＳトランジスタは、インバータを構成しないことを特徴とする。すなわち、前記複数のＭＯＳトランジスタはＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲ、ＸＮＯＲ、及びＸＯＲなどの演算を行うように構成することができる。
【００１２】
本発明の実施形態に係る半導体集積回路は、データを格納するフリップフロップ回路と、前記フリップフロップ回路の外部出力端子に接続される負荷回路とを含むことができる。ここで、前記フリップフロップ回路は第１外部入力端子を通じて第１外部入力信号が入力される入力部、前記入力部から伝達される信号を格納する格納部、及び第２外部入力端子を通じて入力された第２外部入力信号と前記格納部に格納された信号に対する論理演算結果を前記外部出力端子を通じて出力する出力部を含むことができる。また、前記出力部は前記外部出力端子に直接接続される論理ゲートから構成され、前記論理ゲートの入力端子には前記第２外部入力信号と前記格納部に格納された信号とが入力されるようにできる。
【００１３】
実施形態として、前記論理ゲートはインバータではないことを特徴とする。また、前記フリップフロップ回路はスタンダードセルとして構成することができる。
【発明の効果】
【００１４】
本発明の実施形態に係るフリップフロップ回路によれば、安定的に外部負荷を駆動しつつ、全体論理演算の遅延（ｄｅｌａｙ）を減らすことができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態に係るフリップフロップを利用した論理回路を示すブロック図である。
【図２】本発明の実施形態に係るフリップフロップを利用した論理回路の回路図である。
【図３】本発明の他の実施形態に係るフリップフロップを利用した論理回路の回路図である。
【図４】本発明の多様な実施形態に係るフリップフロップの回路図である。
【図５】本発明の多様な実施形態に係るフリップフロップの回路図である。
【図６】本発明の多様な実施形態に係るフリップフロップの回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の実施形態を添付の図面を参照して説明する。
【００１７】
図１は、本発明の実施形態に係るフリップフロップを利用した論理回路を示すブロック図である。図１を参照すれば、論理回路１００は、第１フリップフロップ１１０、第２フリップフロップ１２０、及び負荷ブロック１３０を含んでいる。第１フリップフロップ１１０の出力端と第２フリップフロップ１２０の出力端は、各々負荷ブロック１３０の入力端に接続されている。
【００１８】
第１フリップフロップ１１０は、クロック信号ＣＬＫに応答して、第１外部入力信号Ｄ１に対応する第１出力信号Ｑ１を出力する。第２フリップフロップ１２０は、クロック信号ＣＬＫに応答して、第２外部入力信号Ｄ２に対応する第２出力信号Ｑ２を出力する。負荷ブロック１３０には、第１フリップフロップ１１０及び第２フリップフロップ１２０からそれぞれ第１出力信号Ｑ１及び第２出力信号Ｑ２が、入力信号として伝達される。そして、負荷ブロック１３０は、内部の論理演算（ｌｏｇｉｃ  ｏｐｅｒａｔｉｏｎ）によって、負荷ブロック１３０の入力信号に対する出力信号ＯＵＴを出力する。
【００１９】
第１フリップフロップ１１０、第２フリップフロップ１２０、及び負荷ブロック１３０は、それぞれ複数の論理ゲート（ｌｏｇｉｃ  ｇａｔｅ）の組合せから構成されうる。ここで、論理ゲートは、インバータ（ｉｎｖｅｒｔｅｒ）、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、及びＸＮＯＲゲートなどを含む。各々の入力と出力との間の経路（ｐａｔｈ）は、論理ゲートの種類及び個数によって多様に構成することができる。例えば、第１外部入力信号Ｄ１に対する経路は、２つのインバータと１つのＡＮＤゲートから構成されうる。一方、第２外部入力信号Ｄ２に対する経路は、１つのインバータ、１つのＡＮＤゲート、及び２つのＮＡＮＤゲートから構成されうる。
【００２０】
各々の入出力間の経路（ｐａｔｈ）において、１つの論理ゲートを経るつど論理演算のための遅延（ｄｅｌａｙ）が発生する。したがって、論理ゲートの数が多いほどさらに遅延が発生する。このような遅延を減らすためには、同じ論理演算を実行する論理回路でも、より少ない数の論理ゲートを用いて回路を設計することが必要である。
【００２１】
図２は、本発明の実施形態に係るフリップフロップを利用した論理回路の回路図である。
【００２２】
図２を参照すれば、論理回路２００は、第１フリップフロップ２１０、第２フリップフロップ２２０、及び負荷ブロック２３０を含んでいる。第１フリップフロップ２１０の出力端と第２フリップフロップ２２０の出力端は、それぞれ負荷ブロック２３０の入力端に接続されている。
【００２３】
第１フリップフロップ２１０は、第１入力部２１１、第１ラッチ回路２１２、第１出力部２１３、及び第１パルス生成器２１４を含んでいる。第１パルス生成器２１４は、入力されるクロック信号ＣＬＫよりパルス幅が減少したパルス信号ＰＳを出力する。第１入力部２１１は、パルス信号ＰＳに応答して第１外部入力信号Ｄ１に対する出力信号を第１ラッチ回路２１２に伝達する。第１ラッチ回路２１２は、第１入力部２１１の出力信号に対する１ビットのデータ情報を格納する。第１出力部２１３は、第１ラッチ回路２１２に格納されたデータ情報に対する第１出力信号Ｑ１を出力する。
【００２４】
第１入力部２１１は、第１ＰＭＯＳトランジスタ２１１ａ、第２ＰＭＯＳトランジスタ２１１ｂ、第１ＮＭＯＳトランジスタ２１１ｃ、第２ＮＭＯＳトランジスタ２１１ｄ、及びインバータ２１１ｅを含んでいる。第１ＰＭＯＳトランジスタ２１１ａ、第２ＰＭＯＳトランジスタ２１１ｂ、第１ＮＭＯＳトランジスタ２１１ｃ、及び第２ＮＭＯＳトランジスタ２１１ｄは、電圧端子Ｖｃｃと接地ＧＮＤとの間で順に直列接続されている。ここで、第２ＰＭＯＳトランジスタ２１１ｂと第１ＮＭＯＳトランジスタ２１１ｃは、インバータを構成する。
【００２５】
パルス信号ＰＳは、インバータ２１１ｅを経て第１ＰＭＯＳトランジスタ２１１ａのゲートに入力される。そして、クロック信号ＣＬＫは、第２ＮＭＯＳトランジスタ２１１ｄのゲートに入力される。第１入力信号Ｄ１は、第２ＰＭＯＳトランジスタ２１１ｂと第１ＮＭＯＳトランジスタ２１１ｃのゲートに入力される。
【００２６】
パルス信号ＰＳがハイレベル（ｈｉｇｈ  ｌｅｖｅｌ）の場合、第１ＰＭＯＳトランジスタ２１１ａと第２ＮＭＯＳトランジスタ２１１ｄは、ターンオン（ｔｕｒｎ−ｏｎ）される。したがって、第２ＰＭＯＳトランジスタ２１１ｂと第１ＮＭＯＳトランジスタ２１１ｃは、動作可能な状態になる。すなわち、第２ＰＭＯＳトランジスタ２１１ｂと第１ＮＭＯＳトランジスタ２１１ｃは、出力信号として第１外部入力信号Ｄ１の反転された信号を出力する。
【００２７】
一方、パルス信号ＰＳがローレベル（ｌｏｗ  ｌｅｖｅｌ）の場合、第１ＰＭＯＳトランジスタ２１１ａと第２ＮＭＯＳトランジスタ２１１ｄは、ターンオフ（ｔｕｒｎ−ｏｆｆ）される。したがって、第２ＰＭＯＳトランジスタ２１１ｂと第１ＮＭＯＳトランジスタ２１１ｃは、動作することができない状態になる。すなわち、第２ＰＭＯＳトランジスタ２１１ｂと第１ＮＭＯＳトランジスタ２１１ｃは、第１外部入力信号Ｄ１に対して応答しない。
【００２８】
第１ラッチ回路２１２は、互いにフィードバック（ｆｅｅｄｂａｃｋ）するように構成される２つのインバータ２１２ａ、２１２ｂを含む。互いにフィードバックする構成を有する２つのインバータ２１２ａ、２１２ｂによって、第１入力部２１１の出力信号に対する１ビットのデータ情報を保持する。
【００２９】
第１出力部２１３は、インバータにより構成されている。したがって、第１出力部２１３は、第１出力信号Ｑ１として第１ラッチ回路２１２が保持しているデータ情報の反転された値を出力する。また、第１出力部２１３は、第１フリップフロップ２１０の出力端に接続される負荷（ｌｏａｄ）を駆動する。そして、第１出力部２１３は、外部負荷によって影響を受けないように第１フリップフロップ２１０の内部インピーダンスを一定に保持する。
【００３０】
上述のように、第１入力部２１１は、パルス信号ＰＳに応答して、出力信号として第１外部入力信号Ｄ１の反転された信号を出力する。第１ラッチ回路２１２は、このような第１入力信号Ｄ１の反転された信号に対応する１ビットのデータ情報を保持する。第１出力部２１３は、第１ラッチ回路２１２の保持しているデータ情報を再び反転する。すなわち、第１出力信号Ｑ１は、第１外部入力信号Ｄ１と同じ値を有する。
【００３１】
第２フリップフロップ２２０は、第２入力部２２１、第２ラッチ回路２２２、第２出力部２２３、及び第２パルス生成器２２４を含んでいる。第２パルス生成器２２４は、入力されるクロック信号ＣＬＫよりパルス幅が減少したパルス信号ＰＳを出力する。第２入力部２２１は、パルス信号ＰＳに応答して、第２外部入力信号Ｄ２に対する出力信号を第２ラッチ回路２２２に伝達する。第２ラッチ回路２２２は、第２入力部２２１の出力信号に対応する１ビットのデータ情報を格納する。第２出力部２２３は、第２ラッチ回路２２２に格納されたデータ情報に対する第２出力信号Ｑ２を出力する。
【００３２】
第２フリップフロップ２２０の構造及び動作は、第１フリップフロップ２１０の構造及び動作と同一である。したがって、これに対する詳細な説明は省略する。
【００３３】
負荷ブロック２３０は、複数の論理ゲートを含む。負荷ブロック２３０は、２つのインバータ２３１、２３２、１つのＯＲゲート２３３、及び１つのＮＡＮＤゲート２３４を含む。
【００３４】
また、負荷ブロック２３０は、入力信号として第１出力信号Ｑ１及び第２出力信号Ｑ２が入力されて論理演算を行う。負荷ブロック２３０に含まれる複数の論理ゲートにより実行される論理演算は、以下の数式１により表現される。
【００３５】
【数１】
2011124998.tif 000003
【００３６】
数式１を参照すれば、第１出力信号Ｑ１に対するＮＯＴ演算を行う。該ＮＯＴ演算結果と第２出力信号Ｑ２に対するＯＲ演算を行う。該ＯＲ演算結果に対するＮＯＴ演算を行う。該ＮＯＴ演算結果と第１出力信号Ｑ１に対するＮＡＮＤ演算を行う。該ＮＡＮＤ演算結果は負荷ブロック２３０の出力信号ＯＵＴに該当する。
【００３７】
図２の負荷ブロック２３０に示されるように、２つのインバータ２３１、２３２、１つのＯＲゲート２３３、及び１つのＮＡＮＤゲート２３４は、数式１による論理演算を行うように組み合わせられる。具体的には、第１出力信号Ｑ１は、インバータ２３１を経てＯＲゲート２３３の一方の入力端と、ＮＡＮＤゲート２３４の一方の入力端とに入力される。第２出力信号Ｑ２は、ＯＲゲート２３３の他方の入力端に入力される。ＯＲゲート２３３の演算結果は、インバータ２３２を経て、ＮＡＮＤゲート２３４の他方の入力端に入力される。負荷ブロック２３０は、出力信号ＯＵＴとしてＮＡＮＤゲート２３４の演算結果を出力する。
【００３８】
なお、上述のような複数の論理ゲートの種類、個数、及び組合せは例示的に過ぎない。したがって、負荷ブロック２３０を多様に構成することができることは、この分野の通常の知識を習得した者等に自明である。
【００３９】
本実施形態に係る論理回路では、第１フリップフロップ２１０は、クロック信号ＣＬＫに応答して、第１入力信号Ｄ１に対する出力信号として第１出力信号Ｑ１を出力する。第２フリップフロップ２２０は、クロック信号ＣＬＫに応答して、第２入力信号Ｄ２に対する出力信号として第２出力信号Ｑ２を出力する。負荷ブロック２３０は、第１出力信号Ｑ１と第２出力信号Ｑ２に対する出力信号ＯＵＴとして、論理演算結果を出力する。
【００４０】
この時、第１外部入力信号Ｄ１または第２外部入力信号Ｄ２と出力信号ＯＵＴ間の遅延を減らすためには、同じ論理演算を実行してもさらに少ない論理ゲートを用いて回路を設計することが必要である。
【００４１】
この点、本発明の他の実施形態に係るフリップフロップは、出力部をインバータの代わりに２つ以上の入力信号に対して論理演算を行う論理ゲートから構成されうる。このような設計は、入力と出力との間の経路においてインバータを経る間に発生する遅延を減らすことができる。また、フリップフロップ内部で全体論理演算のうちの一部を行うことができる。このような構成について、以下図３を例に詳細に説明する。
【００４２】
図３は、本発明の他の実施形態に係るフリップフロップを利用した論理回路の回路図である。図３を参照すれば、論理回路３００は、第１フリップフロップ３１０、第２フリップフロップ３２０、及び負荷ブロック３３０を含んでいる。第１フリップフロップ３１０の出力端と第２フリップフロップ３２０の出力端は、それぞれ負荷ブロック３３０の入力端に接続されている。
【００４３】
第１フリップフロップ３１０は、第１入力部３１１、第１ラッチ回路３１２、第１出力部３１３、及び第１パルス生成器３１４を含んでいる。第１パルス生成器３１４は、入力されるクロック信号ＣＬＫよりパルス幅が減少したパルス信号ＰＳを出力する。第１入力部３１１は、パルス信号ＰＳに応答して第１外部入力信号Ｄ１に対する出力信号を第１ラッチ回路３１２に伝達する。第１ラッチ回路３１２は、第１入力部３１１の出力信号に対する１ビットのデータ情報を格納する。第１出力部３１３は、第１ラッチ回路３１２に格納されたデータ情報に対する第１出力信号Ｑ１を出力する。
【００４４】
第１フリップフロップ３１０の構造及び動作は、図２の第１フリップフロップ２１０の構造及び動作と同一である。したがって、これに対する詳細な説明は省略する。
【００４５】
第２フリップフロップ３２０は、第２入力部３２１、第２ラッチ回路３２２、第２出力部３２３、及び第２パルス生成器３２４を含んでいる。第２パルス生成器３２４は、入力されるクロック信号ＣＬＫよりパルス幅が減少したパルス信号ＰＳを出力する。第２入力部３２１は、パルス信号ＰＳに応答して第２外部入力信号Ｄ２に対する出力信号を、第２ラッチ回路３２２に伝達する。第２ラッチ回路３２２は、第２入力部３２１の出力信号に対応する１ビットのデータ情報を格納する。第２出力部３２３は、一方の入力端において、第１フリップフロップ３１０の出力端と接続されている。したがって、第１出力信号Ｑ１は、第１フリップフロップ３１０から第２出力部３２３に伝達される。そして、第２出力部３２３は、他方の入力端において、第２出力信号Ｑ２として第２ラッチ回路３２２に格納されたデータ情報と第１出力信号Ｑ１とに対する論理演算結果を出力する。
【００４６】
第２入力部３２１と第２ラッチ回路３２２の構造及び動作は、図２の第２入力部２２１と第２ラッチ回路２２２の構造及び動作と同一である。したがって、これに対する詳細な説明は省略する。
【００４７】
第２出力部３２３は、ＮＡＮＤゲートにより構成されている。したがって、第２出力部３２３は、第２出力信号Ｑ２として第２ラッチ回路３２２が保持しているデータ情報と第１出力信号Ｑ１とに対するＮＡＮＤ演算結果を出力する。また、第２出力部３２３は、第２フリップフロップ３２０の出力端に接続される負荷を駆動する。そして、第２出力部３２３は、外部負荷によって影響を受けないように、第２フリップフロップ３２０の内部インピーダンスを一定に保持する。
【００４８】
ここで、図２及び以下の数式２を参照すれば、第２出力部２２３のインバータ、負荷ブロック２３０のインバータ２３１、及びＯＲゲート２３３は、１つのＮＡＮＤゲートから構成することができる。すなわち、ＮＡＮＤゲートは、両方の入力端に各々インバータを接続したＯＲゲートと同一の論理演算を行う。
【００４９】
【数２】
2011124998.tif 000004
【００５０】
論理回路２００では、このように構成されたＮＡＮＤゲートが、第１フリップフロップ２１０または第２フリップフロップ２２０の内部に含まれるように設計することができる。すなわち、第１出力部２１３または第２出力部２２３は、ＮＡＮＤゲートで構成することができる。
【００５１】
なお、数式２は、ブール代数のＤｅ−Ｍｏｒｇａｎ律として知られる。
【００５２】
再び図３を参照すれば、負荷ブロック３３０は、１つのインバータ３３１及び１つのＮＡＮＤゲート３３２を含む。また、負荷ブロック３３０は、入力信号として第１出力信号Ｑ１及び第２出力信号Ｑ２が入力されて論理演算を行う。ここで、インバータ３３１及びＮＡＮＤゲート３３２は、数式３による論理演算を行うように組み合わせられる。
【００５３】
以下の数式３を参照すれば、第２出力信号Ｑ２に対するＮＯＴ演算を行う。該ＮＯＴ演算結果と第１出力信号Ｑ１に対するＮＡＮＤ演算を行う。該ＮＡＮＤ演算結果は負荷ブロック３３０の出力信号ＯＵＴに該当する。
【００５４】
【数３】
2011124998.tif 000005
【００５５】
図３の負荷ブロック３３０に示されるように、第１出力信号Ｑ１は、ＮＡＮＤゲート３３２の一方の入力端に入力される。第２出力信号Ｑ２は、インバータ３３１を経てＮＡＮＤゲート３３２の他方の入力端に入力される。負荷ブロック３３０は、出力信号ＯＵＴとしてＮＡＮＤゲート３３２の演算結果を出力する。
【００５６】
図２及び図３を参照すれば、上述のように、ＮＡＮＤゲートは、両方の入力端に各々インバータを接続したＯＲゲートと同一の論理演算を行う。すなわち、図３の第２出力部３２３のＮＡＮＤゲートは、図２の第２出力部２２３のインバータ、負荷ブロック２３０のインバータ２３１及びＯＲゲート２３３の組合せと同一である。したがって、図２の論理回路２００及び図３の論理回路３００の論理演算結果は同一である。
【００５７】
結局、図２及び図３を比較すれば、フリップフロップの出力部をインバータの代わりにＮＡＮＤゲートにより構成することによって、入力と出力との間の経路にあるインバータ１つを減らすことができる。これにより、論理演算結果に影響を与えることなく、インバータによる一段階（ｓｔａｇｅ）の遅延を減らす効果を得ることができる。
【００５８】
もし、インバータによる遅延を減らすためにフリップフロップの出力部に構成されたインバータを単純に除去すれば、出力端に接続される負荷は安定的に駆動することができない。それだけではなく、フリップフロップの内部インピーダンスは、外部負荷により容易に影響を受けて一定の値を保持することができない。したがって、フリップフロップの出力部でインバータを除去せず、フリップフロップの出力部を論理ゲートから構成することが望ましい。
【００５９】
図２及び図３で説明した本発明の実施形態に係るフリップフロップは、例示に過ぎない。本発明の実施形態に係るフリップフロップは、Ｄフリップフロップ、ＲＳフリップフロップ、ＪＫフリップフロップ、及びＴフリップフロップなどに構成することができる。すなわち、フリップフロップの種類に制限はない。そして、同じ種類のフリップフロップでも内部構造は異なるように構成することができる。この時、フリップフロップは、マスト−スレーブ形式で構成することができる。
【００６０】
また、フリップフロップの出力部にＮＡＮＤゲートを含むことは、例示に過ぎない。本発明の実施形態に係るフリップフロップは、出力部に２つ以上の入力端を有するＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、及びＸＮＯＲゲートなどの論理演算ブロックを含むことができる。これは、フリップフロップに論理演算機能を追加することができることを意味する。そして、フリップフロップは、データが伝達されるための複数の入力端を含むことができることを意味する。
【００６１】
ここで、同一の論理演算を行っても論理演算ブロックの内部構成が制限されないことはこの分野の通常的な知識を習得した者等に自明である。すなわち、多様な方法でトランジスタを組み合わせて同じ論理演算を行う論理演算ブロックを構成することができる。
【００６２】
図４〜図６は本発明の多様な実施形態に係るフリップフロップの回路図である。
【００６３】
図４を参照すれば、フリップフロップ４１０は、入力部４１１、ラッチ回路４１２、出力部４１３、及びパルス生成器４１４を含んでいる。パルス生成器４１４は、入力されるクロック信号ＣＬＫよりパルス幅が減少したパルス信号ＰＳを出力する。入力部４１１は、パルス信号ＰＳに応答して外部入力信号Ｄに対する出力信号をラッチ回路４１２に伝達する。ラッチ回路４１２は、入力部４１１の出力信号に対応する１ビットのデータ情報を格納する。出力部４１３は、２つの入力に対するＮＯＲ演算を行う論理演算ブロックを含む。したがって、出力部４１３は、出力信号Ｑとしてラッチ回路４１２に格納されたデータ情報と他の外部入力信号Ｄ’に対するＮＯＲ演算結果を出力する。
【００６４】
入力部４１１とラッチ回路４１２の構造及び動作は、図３の第２入力部３２１と第２ラッチ回路３２２の構造及び動作と同一である。したがって、これに対する詳細な説明は省略する。
【００６５】
図５を参照すれば、フリップフロップ５１０は、入力部５１１、ラッチ回路５１２、出力部５１３、及びパルス生成器５１４を含んでいる。パルス生成器５１４は、入力されるクロック信号ＣＬＫよりパルス幅が減少したパルス信号ＰＳを出力する。入力部５１１は、パルス信号ＰＳに応答して外部入力信号Ｄに対する出力信号をラッチ回路５１２に伝達する。ラッチ回路５１２は、入力部５１１の出力信号に対応する１ビットのデータ情報を格納する。出力部５１３は、３つの入力に対するＮＡＮＤ演算を行う論理演算ブロックを含む。したがって、出力部５１３は、出力信号Ｑとしてラッチ回路５１２に格納されたデータ情報と、他の複数の外部入力信号Ｄ’およびＤ”とに対するＮＡＮＤ演算結果を出力する。
【００６６】
入力部５１１とラッチ回路５１２の構造及び動作は、図３の第２入力部３２１と第２ラッチ回路３２２の構造及び動作と同一である。したがって、これに対する詳細な説明は省略する。
【００６７】
図６を参照すれば、フリップフロップ６１０は、入力部６１１、ラッチ回路６１２、出力部６１３、及びパルス生成器６１４を含んでいる。パルス生成器６１４は、入力されるクロック信号ＣＬＫよりパルス幅が減少したパルス信号ＰＳを出力する。入力部６１１は、パルス信号ＰＳに応答して、外部入力信号Ｄに対する出力信号をラッチ回路６１２に伝達する。ラッチ回路６１２は、入力部６１１の出力信号に対応する１ビットのデータ情報を格納する。出力部６１３は、３つの入力に対するＮＯＲ演算を行う論理演算ブロックを含む。したがって、出力部６１３は、出力信号Ｑとしてラッチ回路６１２に格納されたデータ情報と、他の複数の外部入力信号Ｄ’およびＤ”とに対するＮＯＲ演算結果を出力する。
【００６８】
入力部６１１とラッチ回路６１２の構造及び動作は、図３の第２入力部３２１と第２ラッチ回路３２２の構造及び動作と同一である。したがって、これに対する詳細な説明は省略する。
【００６９】
ＡＳＩＣｓの設計において、本発明の実施形態に係るフリップフロップは、格納機能を提供するスタンダードセル（ｓｔａｎｄａｒｄ  ｃｅｌｌ）として構成されることができる。
【００７０】
本発明の範囲または技術的思想を逸脱せず、本発明の構造を多様に修正、または変更することができることはこの分野に熟練された者等に自明である。上述の内容を考慮し、本発明の修正及び変更による結果物も、下記の請求項及びその同等物の範疇内に属するものと見なされる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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