(57)【要約】【課題】ワード線引き出し部を活性領域の上に形成する構成としながら、リーク電流を抑制する。【解決手段】側壁転写プロセスで形成されたワード線をワード線引き出し部ＷＬａでループカットすると共に、ワード線引き出し部ＷＬａを半導体基板２の活性領域Ｓａ上に配設する構成であって、電極間絶縁膜４に選択ゲートトランジスタ用開口４ａを形成する際にワード線引き出し部形成領域にループカット用開口４ｂを形成しておき、電極間絶縁膜４およびゲート絶縁膜３に対して選択的にエッチングを行うことによりワード線引き出し部の上層電極および下層電極を連続的に分離しループカットできるようにした。【選択図】図６
2011054886.tif 000002
【特許請求の範囲】
【請求項１】
側壁転写プロセスで形成されたワード線が前記ワード線の端部に設けられたワード線引き出し部でループカットされると共に、メモリセルユニットがメモリセルトランジスタおよび選択ゲートトランジスタからなり、前記メモリセルトランジスタの第１のゲート電極は浮遊ゲート電極とこの浮遊ゲート電極上に形成された第１の電極間絶縁膜とこの第１の電極間絶縁膜上に形成された制御ゲート電極とから構成され、前記選択ゲートトランジスタの第２のゲート電極は下層電極とこの下層電極上に形成され開口を有する第２の電極間絶縁膜とこの第２の電極間絶縁膜上に形成された上層電極とから構成された不揮発性半導体記憶装置の製造方法であって、
前記半導体基板の活性領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上に電極間絶縁膜を形成する工程と、
前記選択ゲートトランジスタ形成領域の前記電極間絶縁膜に第１の開口を形成すると共に、前記ワード線引き出し部形成領域の前記電極間絶縁膜に第２の開口を形成する工程と、
前記電極間絶縁膜上に第２の導電膜を形成する工程と、
前記第２の導電膜、前記電極間絶縁膜および前記第１の導電膜をパターンニング加工して、前記制御ゲート電極および前記浮遊ゲート電極からなる前記第１のゲート電極と、前記上部電極および前記下部電極からなる前記第２のゲート電極とを形成する工程と、
前記第１および第２のゲート電極加工後、前記ワード線引き出し部形成領域の前記第２の開口に対応してレジストパターンを形成し、前記レジストパターンに応じて前記ワード線引き出し部形成領域の前記第２の導電膜を分離すると共に、前記第２の開口に応じて前記第１の導電膜を分離する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記ワード線引き出し部形成領域の前記第２の導電膜の分離幅は前記第１の導電膜の分離幅より大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
メモリセル形成領域および前記メモリセル形成領域に所定方向に沿って隣接して配置されたコンタクト領域を有するメモリセル領域と、前記コンタクト領域に隣接して配置された周辺回路領域と有する半導体基板と、
前記メモリセル形成領域に形成され、それぞれ前記所定方向に延出するよう形成された複数のワード線と、
前記コンタクト領域に形成され、前記複数のワード線に対応して設けられた複数のワード線引き出し部であって、それぞれ前記半導体基板の活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された下層電極と、前記下層電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された上層電極とを有するワード線引き出し部と、
前記上層電極上に形成され、前記周辺回路領域の周辺回路に接続された上層配線と前記ワード線とを接続するコンタクトプラグと
を備え、
隣接する前記ワード線引き出し部同士は前記所定方向に沿って対向するよう配置されると共に、対向する前記下層電極間の距離は対向する前記上層電極間の距離より短くなるよう前記下層電極および前記上層電極が形成されたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
隣接するワード線引き出し部との対向面とは反対側の前記ワード線引き出し部の側面は、前記下層電極および前記上層電極にわたり面一に形成されたことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記コンタクト領域は全面が前記活性領域であることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に係り、特にワード線の端部構造およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造方法における微細化プロセスの一例として、リソグラフィで形成されたパターンから転写したマスク材(芯材とも称す)の側面に、側壁部（スペーサ膜）を形成し、側壁部と同形状の実配線のパターンを形成する側壁転写プロセスが知られている。この側壁転写プロセスでは、リソグラフィによるパターニングで形成された芯材パターンのピッチの半分以下のピッチの微細パターンを形成可能である。この側壁転写プロセスにより形成された実配線のパターンは、配線端においてループ状に繋がるパターンとなるので、ループ状のパターンをどこかでカットする工程が必要となる。
【０００３】
浮遊ゲート電極を有するＮＡＮＤ型フラッシュメモリ装置において上記側壁転写プロセスによりワード線を形成する場合、上述のループカットはワード線の端部に設けられたコンタクト領域に形成されたワード線引出し部にて行われる。このワード線引出し部におけるループカットは、ワード線に対応する上層電極に対して行われ、浮遊ゲート電極に対応する下層電極については行われていなかった。したがって、活性領域上でループカットを行うと、上層電極ではループカットされているにもかかわらず、ループカットされていない下層電極を介するリーク電流が発生する可能性が高くなる。
【０００４】
このため、ワード線引き出し部におけるループカットは活性領域上ではなく、下層電極が存在しない素子分離絶縁膜の上で行われていた(特許文献１参照)。この構成の場合、素子分離領域と活性領域の境界には段差が生じるため、この段差により、ワード線の引出し部のリソマージンが低下する（即ち、段差によるフォーカスのずれなどに帰因する段切れが発生する）という不具合や、ワード線のメタルシリサイド形成時にシリサイド反応が不十分になるという不具合などが発生するおそれがあった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１６４４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ワード線引き出し部を活性領域の上に形成する構成としながら、リーク電流を抑制することができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の不揮発性半導体記憶装置の製造方法は、側壁転写プロセスで形成されたワード線が前記ワード線の端部に設けられたワード線引き出し部でループカットされると共に、メモリセルユニットがメモリセルトランジスタおよび選択ゲートトランジスタからなり、前記メモリセルトランジスタの第１のゲート電極は浮遊ゲート電極とこの浮遊ゲート電極上に形成された第１の電極間絶縁膜とこの第１の電極間絶縁膜上に形成された制御ゲート電極とから構成され、前記選択ゲートトランジスタの第２のゲート電極は下層電極とこの下層電極上に形成され開口を有する第２の電極間絶縁膜とこの第２の電極間絶縁膜上に形成された上層電極とから構成された不揮発性半導体記憶装置の製造方法であって、前記半導体基板の活性領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜上に電極間絶縁膜を形成する工程と、前記選択ゲートトランジスタ形成領域の前記電極間絶縁膜に第１の開口を形成すると共に、前記ワード線引き出し部形成領域の前記電極間絶縁膜に第２の開口を形成する工程と、前記電極間絶縁膜上に第２の導電膜を形成する工程と、前記第２の導電膜、前記電極間絶縁膜および前記第１の導電膜をパターンニング加工して、前記制御ゲート電極および前記浮遊ゲート電極からなる前記第１のゲート電極と、前記上部電極および前記下部電極からなる前記第２のゲート電極とを形成する工程と、前記第１および第２のゲート電極加工後、前記ワード線引き出し部形成領域の前記第２の開口に対応してレジストパターンを形成し、前記レジストパターンに応じて前記ワード線引き出し部形成領域の前記第２の導電膜を分離すると共に、前記第２の開口に応じて前記第１の導電膜を分離する工程とを備えたところに特徴を有する。
【０００８】
本発明の一態様の不揮発性半導体記憶装置は、メモリセル形成領域および前記メモリセル形成領域に所定方向に沿って隣接して配置されたコンタクト領域を有するメモリセル領域と、前記コンタクト領域に隣接して配置された周辺回路領域と有する半導体基板と、前記メモリセル形成領域に形成され、それぞれ前記所定方向に延出するよう形成された複数のワード線と、前記コンタクト領域に形成され、前記複数のワード線に対応して設けられた複数のワード線引き出し部であって、それぞれ前記半導体基板の活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された下層電極と、前記下層電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された上層電極とを有するワード線引き出し部と、前記上層電極上に形成され、前記周辺回路領域の周辺回路に接続された上層配線と前記ワード線とを接続するコンタクトプラグとを備え、隣接する前記ワード線引き出し部同士は前記所定方向に沿って対向するよう配置されると共に、対向する前記下層電極間の距離は対向する前記上層電極間の距離より短くなるよう前記下層電極および前記上層電極が形成されたところに特徴を有する。
【発明の効果】
【０００９】
本発明によれば、ワード線引き出し部を活性領域の上に形成する構成としながら、リーク電流を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態に係る電気的構成を示すブロック図
【図２】セルユニットの基本断面構造を模式的に示す図
【図３】平面レイアウトパターンを模式的に示す図
【図４】ワード線の平面レイアウトパターンを模式的に示す図
【図５】ワード線の引き出し部を拡大して模式的に示す図
【図６】図５中Ａ−Ａ線に沿う断面図
【図７】製造工程の一段階における模式的な縦断面図（その１）
【図８】製造工程の一段階における模式的な縦断面図（その２）
【図９】製造工程の一段階における模式的な縦断面図（その３）
【図１０】製造工程の一段階における模式的な縦断面図（その４）
【図１１】製造工程の一段階における模式的な縦断面図（その５）
【図１２】製造工程の一段階における模式的な縦断面図（その６）
【図１３】製造工程の一段階における模式的な縦断面図（その７）
【発明を実施するための形態】
【００１１】
（第１実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１実施形態について、図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。この図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを備えており、その他図示しない入出力インタフェース回路などを備えて構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に形成され、周辺回路ＰＣは周辺回路領域Ｐ内に形成される。
【００１３】
メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ０…ＢＬｎ−１側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、当該２個（複数）の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えば３２（＝ｍ）個）直列接続されたメモリセルトランジスタＭＴ０…ＭＴｍ−１とからなる。
【００１４】
これらセルユニットＵＣは、行方向（図１中左右方向）にｎ列並列に配列されることによって１つのブロックを構成している。メモリセルアレイＡｒは、１つのブロックのセルユニットＵＣが列方向（図１中上下方向）に配列されることによって構成されている。尚、説明を簡略化するため図１には１つのブロックのみ示している。
【００１５】
周辺回路領域Ｐはメモリセル領域Ｍの周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に配置されている。この周辺回路ＰＣは、アドレスデコーダＡＤＣと、センスアンプＳＡと、チャージポンプにより構成された昇圧回路ＢＳと、転送トランジスタ部ＷＴＢとを具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続された形態をなしている。
【００１６】
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることにより１つのブロックＢを選択する。昇圧回路ＢＳは、アドレスデコーダＡＤＣの外部から駆動電圧ＶＲＤＥＣが供給されるようになっており、ブロックＢの選択信号が与えられると駆動電圧ＶＲＤＥＣを必要に応じて昇圧し転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１に適切な所定電圧を供給する。
【００１７】
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤと、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳと、各メモリセルトランジスタＭＴ０〜ＭＴｍ−１に対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１とから構成されている。転送トランジスタ部ＷＴＢは、各ブロックＢ毎に設けられる。
【００１８】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ０〜ＷＬｍ−１にそれぞれ接続されている。
【００１９】
行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極（選択ゲート電極ＳＧＤ：図２参照）が選択ゲート線ＳＧＬＤによって電気的に接続されている。
【００２０】
行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極（選択ゲート電極ＳＧＳ：図２参照）が選択ゲート線ＳＧＬＳによって電気的に接続されている。また、選択ゲートトランジスタＳＴＳは、そのソース側がソース線ＳＬに共通接続されている。
【００２１】
行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極（制御ゲート電極ＣＧ：図２参照）がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。
【００２２】
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１は、そのゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。センスアンプＳＡは、ビット線ＢＬ０〜ＢＬｎ−１に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２３】
図２は、セルユニットＵＣの半導体断面構造を模式的に示している。ｐ型のシリコン基板２には、その表層にｎウェル領域２ａが構成されていると共に、そのさらに表層にｐウェル領域２ｂが構成されている。このｐウェル領域２ｂには、上述の選択ゲートトランジスタＳＴＤ、ＳＴＳ、メモリセルトランジスタＭＴ０〜ＭＴｍ−１が構成されている。
【００２４】
ｐウェル領域２ｂ上には、選択ゲートトランジスタＳＴＤ、ＳＴＳの選択ゲート電極ＳＧＤ、ＳＧＳがゲート絶縁膜３を介してそれぞれＹ方向に離間して構成されている。選択ゲート電極ＳＧＤ−ＳＧＳ間のｐウェル領域２ｂ上に、ゲート絶縁膜３を介してメモリセルトランジスタＭＴ０〜ＭＴｍ−１のゲート電極ＭＧがＹ方向に並設して構成されている。
【００２５】
メモリセルトランジスタＭＴのゲート電極ＭＧは、浮遊ゲート電極ＦＧと、電極間絶縁膜としてのＩＰＤ（Interpoly Dielectric）膜４と、このＩＰＤ膜４上に形成された制御ゲート電極ＣＧとから構成され、スタックゲート構造をなしている。浮遊ゲート電極ＦＧはリンなどの不純物がドープされた多結晶シリコンにより構成されている。ＩＰＤ膜４は、例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層構造）により構成されている。制御ゲート電極ＣＧは、不純物がドープされた多結晶シリコンと、この上にタングステンなどの金属によってシリサイド化されたシリサイド層とから構成されている。
【００２６】
選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤ、および選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳは、メモリセルトランジスタＭＴ０〜ＭＴｍ−１のゲート電極ＭＧの構造とほぼ同様の構造をなしているが、ＩＰＤ膜４に開口４ａが形成されている。これにより、選択ゲート電極ＳＧＤ、ＳＧＳの浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとが電気的に接続した構造となっている。
【００２７】
ｐウェル領域２ｂの表層における各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧＤ間、ゲート電極ＭＧ−ＳＧＳ間には、ソース／ドレインとなる不純物拡散層２ｃが形成されている。選択ゲート電極ＳＧＤのドレイン側のｐウェル領域２ｂの表層には高濃度の不純物拡散層２ｄがコンタクト領域として形成されており、この拡散層２ｄ上にはビット線コンタクトＣＢを介してビット線ＢＬ０〜ＢＬｎ−１が形成されている。
【００２８】
選択ゲート電極ＳＧＬＳのソース側のｐウェル領域２ｂの表層には、高濃度の不純物拡散層２ｄがコンタクト領域として形成されており、この拡散層２ｄ上にはソース線コンタクトＣＳを介してソース線ＳＬの配線構造が形成されている。各ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧＤ間、ＭＧ−ＳＧＳ間には、例えばシリコン酸化膜による電極間絶縁膜等が埋め込まれている。
【００２９】
図３は、メモリセル領域Ｍの平面レイアウト構造を模式的に示している。この図３に示すように、メモリセル領域Ｍ内では、セルユニットＵＣの活性領域（アクティブエリア）ＳａがＹ方向に沿って延びるように設けられていると共に、Ｘ方向に離間して互いに平行に複数本設けられている。これらの活性領域Ｓａは素子分離領域ＳｂによってＸ方向に分離して形成されている。素子分離領域Ｓｂには、シリコン酸化膜などからなる素子分離膜が埋め込まれており、この素子分離領域ＳｂはＸ方向に隣り合う各セルユニットＵＣの活性領域Ｓａを分離する。
【００３０】
ワード線ＷＬ０〜ＷＬｍ−１は、図２および図３に示すように、シリコン基板２の上方をＸ方向に沿ってメモリセル領域Ｍを渡って形成されている。ワード線ＷＬ０〜ＷＬｍ−１は、その上層の配線層（図示せず）を渡って周辺回路領域Ｐ内に形成される各ワード線転送トランジスタＷＴ０〜ＷＴｍ−１に対し電気的に接続する構成となっている。
【００３１】
この接続のために、図４に示すように、メモリセル領域Ｍは、ワード線ＷＬ０〜ＷＬｍ−１の端部領域であって、ワード線引き出し部ＷＬａが形成されたコンタクト領域Ｒ１と、メモリセルが形成されたメモリセル形成領域Ｒ２とに分けられ、コンタクト領域Ｒ１内のワード線引き出し部ＷＬａ上には、コンタクトプラグ５が設けられている。ワード線ＷＬ０〜ＷＬｍ−１の各ワード線引き出し部ＷＬａは、コンタクトプラグ５を通じて上層に設けられる配線層と電気的に接続されている。
【００３２】
ここで、図４に示すコンタクト領域Ｒ１は全体が活性領域上に位置し、コンタクト領域Ｒ１には素子分離領域が存在しない。
ワード線ＷＬ０〜ＷＬｍ−１は、側壁転写プロセスで形成され、隣接する２本のワード線ＷＬ０、ＷＬ１〜ＷＬｍ−２、ＷＬｍ−１がループ状に形成される。そして、各２本のワード線ＷＬ０、ＷＬ１〜ＷＬｍ−２、ＷＬｍ−１は、コンタクト領域Ｒ１にて対向するように配置されたワード線引き出し部ＷＬａ部でループカットされる構成となっている。尚、各２本のワード線ＷＬ０、ＷＬ１〜ＷＬｍ−２、ＷＬｍ−１の他端部（図４中の右端部）は、単純にループカットされる構成となっている。
【００３３】
図５は、コンタクト領域Ｒ１にて対向するように配置された一対のワード線引き出し部ＷＬａ、ＷＬａを拡大して示す図である。また、図６は、図５中Ａ−Ａ線に沿う断面図であり、上記対向するように配置されたワード線引き出し部ＷＬａ、ＷＬａの断面構造（製造工程の途中の状態）を模式的に示す。
【００３４】
この図６に示すように、ワード線ＷＬ０〜ＷＬｍ−１の各ワード線引き出し部ＷＬａは活性領域（アクティブエリア）Ｓａ上に形成されている。すなわち、シリコン基板２の活性領域Ｓａ上には、ゲート絶縁膜３と、浮遊ゲート電極ＦＧに対応する下層電極としてのポリシリコン膜７と、ＩＰＤ膜４と、制御ゲート電極ＣＧに対応する上層電極としてのポリシリコン膜８とが積層されている。ポリシリコン膜（上層電極）８の上にワード線ＷＬ０〜ＷＬｍ−１と上層配線層とを接続するコンタクトプラグ５が形成されている。この構成の場合、対向するワード線引き出し部ＷＬａ、ＷＬａをループカットするための溝６は、ポリシリコン膜（上層電極）８を分割し、ＩＰＤ膜４を貫通し、更にポリシリコン膜（下層電極）７を分割するように形成されている。
【００３５】
そして、上記構成においては、隣接するワード線引き出し部ＷＬａ、ＷＬａ同士は、ワード線ＷＬ０〜ＷＬｍ−１の延出方向に直交する所定方向に沿って対向するよう配置されると共に、対向する下層電極７間の距離は、対向する上層電極８間の距離より短くなるように形成される構成となっている。また、隣接するワード線引き出し部ＷＬａとの対向面とは反対側の前記ワード線引き出し部ＷＬａの側面は、下層電極７および上層電極８にわたり面一に形成される構成となっている。
【００３６】
次に、上記構成のワード線ＷＬのワード線引き出し部ＷＬａを形成する製造工程、即ち、ゲート電極形成までの製造工程について、図７ないし図１３を参照して説明する。尚、図７（ａ）ないし図１３（ａ）は、図５中Ａ−Ａ線に沿う断面構成を示す図であり、図７（ｂ）ないし図１３（ｂ）は、図５中Ｂ−Ｂ線に沿う断面構成を示す図である。図７（ｃ）ないし図１３（ｃ）は図２に対応し、メモリセル形成領域のうちの選択ゲートトランジスタの選択ゲート電極およびメモリセルトランジスタのゲート電極の断面構成を示す図である。
【００３７】
まず、シリコン基板２にウエル、チャネル領域形成のためイオン注入を行った後、ゲート絶縁膜（シリコン酸化膜）３を例えば８ｎｍ形成する（図７参照）。
次に、第１の導電膜としてポリシリコン膜７を例えば１００ｎｍ程度堆積する（図８参照）。このポリシリコン膜７はメモリセルトランジスタ形成領域においては浮遊ゲート電極ＦＧを構成し、選択ゲートトランジスタ形成領域およびワード線引き出し部形成領域においては下層電極を構成する。また、第１の導電膜はアモルファスシリコン膜であってもよい。この後、図示しないが、素子分離溝を形成し、この素子分離溝内に素子分離絶縁膜（シリコン酸化膜）を形成する。この後、ＩＰＤ膜４として例えばＯＮＯ膜を成膜する（図９参照）。
【００３８】
次に、選択ゲート電極の下層電極と上層電極とを導通させるために、選択ゲートトランジスタ形成領域のＩＰＤ膜４に開口４ａを形成する加工を行う（図９（ｃ）参照）。この加工時に、図９（ａ）に示すように、ワード線引き出し部ＷＬａの下層電極７を分割するために、ワード線引き出し部形成領域のＩＰＤ膜４に下層電極７分割用の開口４ｂを上記開口４ａと同時に形成しておく。この場合、ＩＰＤ膜４上にポリシリコン膜８を所定の膜厚堆積した後、周知のリソグラフィー法及びＲＩＥ法を用いてポリシリコン膜８、ＩＰＤ膜４、ポリシリコン膜７を加工して開口４ａ、４ｂを形成する。尚、下層電極７分割用の開口４ｂの幅寸法は、開口４ａの幅寸法とほぼ同じに設定されている。
【００３９】
この後、第２の導電膜としてポリシリコン膜８を例えば１６０ｎｍ程度堆積し、さらにゲート電極加工時に使用するマスク材としてシリコン窒化膜９を堆積する（図１０参照）。このポリシリコン膜８はメモリセルトランジスタ形成領域においては制御ゲート電極ＣＧ（ワード線ＷＬ）を構成し、選択ゲートトランジスタ形成領域およびワード線引き出し部形成領域においては上層電極を構成する。また、第２の導電膜はアモルファスシリコン膜であってもよい。
【００４０】
次に、リソグラフィー法およびＲＩＥ法を用いてゲート電極のパターニング加工を行う。この場合、シリコン窒化膜９、ポリシリコン膜８、ＩＰＤ膜４、ポリシリコン膜７を順にエッチングする（図１１参照）。
【００４１】
そして、ゲート電極加工後、ワード線引出し部ＷＬａのループをカットする工程を行う。この工程においては、ワード線引出し部ＷＬａに、レジスト１０を形成し、レジスト１０にＩＰＤ膜４の下層電極７分割用の開口４ｂよりも幅広の開口１０ａを形成する（図１２参照）。続いて、シリコン酸化膜に対して高選択的にＲＩＥ法によりエッチングを行うことにより、シリコン窒化膜９、ポリシリコン膜８（上層電極）、ポリシリコン膜７（下層電極）を加工し、ワード線ＷＬのループカット用の溝６を形成する（図１３参照）。この場合、ＩＰＤ膜４に開口４ｂが形成されているので、開口４ｂを介してポリシリコン膜７（下層電極）がエッチングされて下層電極７を分割する溝６ａが形成される。尚、図１３は、溝６形成後、レジスト１０およびシリコン窒化膜９を除去した構成を示す。
【００４２】
この後は、周知構成と同様に加工を進め、ワード線ＷＬ間の埋め込みための層間絶縁膜の形成、コンタクトプラグの形成、配線層の形成などを行う。
上記した構成によれば、ワード線引き出し部ＷＬａを活性領域（アクティブエリア）Ｓａの上に形成する構成としながら、ＩＰＤ膜４に下層電極７分割用の開口４ｂを形成したので、ワード線引き出し部ＷＬａでループカット用の溝６を形成するときに、連続的にポリシリコン膜（下層電極）７をエッチング加工して下層電極７を分割する溝６ａを形成することができる。これにより、ワード線引き出し部ＷＬａにおいて下層電極７を介するリークを抑制することができる。
【００４３】
そして、上記構成の場合、選択ゲート電極の上層電極と下層電極を導通するために、ＩＰＤ膜４に開口４ａを形成する加工工程において、ワード線引き出し部ＷＬａにおいてＩＰＤ膜４に下層電極７割用の開口４ｂを上記開口４ａと同時に形成するように構成したので、下層電極７分割用の開口４ｂの加工のための工程が増加することがない。また、ワード線引き出し部ＷＬａのループをカットする工程において、上層電極８および下層電極７をエッチング条件を変えることなく連続的に分断するようにしたので、下層電極７の分断加工のための特別な工程が増加することもない。
【００４４】
尚、上記構成では、ワード線引き出し部ＷＬａを活性領域Ｓａの上に形成する構成としたので、ワード線ＷＬとワード線引き出し部ＷＬａとの間に段差が生じなくなり、ワード線引き出し部ＷＬａのリソマージンの低下（即ち、段差によるフォーカスのずれなどに帰因する段切れの発生）を防止することができる。
【００４５】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００４６】
上記実施形態では、ＩＰＤ膜４として例えばＯＮＯ膜を用いたが、ＯＮＯ膜の成膜前後にＳＰＡ窒化を行ったＮＯＮＯＮ膜を用いても良いし、また、中間層にアルミナを形成したＮＯＡＯＮ膜を用いても良い。
【符号の説明】
【００４７】
図面中、１はフラッシュメモリ装置、２はシリコン基板、３はゲート絶縁膜、４はＩＰＤ膜、４ａ、４ｂは開口、５はコンタクトプラグ、６は溝、７はポリシリコン膜、８はポリシリコン膜、９はシリコン窒化膜、１０はレジストである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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