(57)【要約】【課題】製品寿命における特性劣化が発生した場合においても、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に基準電流の値を調整する。【解決手段】電源制御部５は、電源投入時に基準電流発生回路６に電源を供給するとともに、トリミング回路２のトリミングの制御の完了後に基準電流発生回路６の電源を遮断し、トリミング制御部３は、基準電流発生回路１から生成される参照電流Ｉｒｅｆ１の値が、基準電流発生回路６から生成される参照電流Ｉｒｅｆ２の値に近づくようにトリミング回路２によるトリミングを制御する。【選択図】      図１
2011054248.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準電流を発生する第１の基準電流発生回路と、
前記第１の基準電流発生回路の動作期間のうちの一部の期間で動作され、第２の基準電流を発生する第２の基準電流発生回路と、
前記第１の基準電流の値をトリミングすることで第１の参照電流を生成する第１のトリミング回路と、
前記第２の基準電流の値をトリミングすることで第２の参照電流を生成する第２のトリミング回路と、
前記第１の参照電流の値と前記第２の参照電流の値とを比較する比較回路と、
前記第１の参照電流の値が前記第２の参照電流の値に近づくように前記第１のトリミング回路によるトリミングを制御するトリミング制御部とを備えることを特徴とする参照電流生成回路。
【請求項２】
前記第１および第２のトリミング回路は、
前記第１の基準電流に基づいてカレントミラー動作する複数の電界効果トランジスタと、
前記電界効果トランジスタに流れる電流を前記電界効果トランジスタごとに選択するスイッチとを備えることを特徴とする請求項１に記載の参照電流生成回路。
【請求項３】
前記第１のトリミング回路のトリミング値を記憶する第１のレジスタと、
前記第２のトリミング回路のトリミング値を記憶する第２のレジスタとをさらに備えることを特徴とする請求項１または２に記載の参照電流生成回路。
【請求項４】
電源投入時に前記第２の基準電流発生回路に電源を供給し、前記第１のトリミング回路のトリミングの制御の完了後に前記第２の基準電流発生回路の電源を遮断する電源制御部をさらに備えることを特徴とする請求項１から３のいずれか１項に記載の参照電流生成回路。
【請求項５】
前記第１の参照電流とメモリセルから読み出されたセル電流とを比較するセンス回路と、
前記メモリセルから読み出されたエラーデータの訂正を行うエラー訂正回路と、
前記エラー訂正回路による訂正結果に基づいてエラー頻度を判定するエラー頻度判定部と、
前記エラー頻度判定部による判定結果に基づいて前記第２の基準電流発生回路に供給される電源のオン／オフを制御する電源制御部をさらに備えることを特徴とする請求項１から３のいずれか１項に記載の参照電流生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は参照電流生成回路に関し、特に、経時変化による基準電流の設定値からのずれを補正する方法に適用して好適なものである。
【背景技術】
【０００２】
近年の半導体素子の微細化に伴い、ＨＣＩ（Ｈｏｔ  Ｃａｒｒｉｅｒ  Ｉｎｊｅｃｔｉｏｎ）およびＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）による電界効果トランジスタのしきい値電圧Ｖｔｈが時間と共に上昇する現象が顕著になっている。電界効果トランジスタのしきい値電圧Ｖｔｈが上昇する結果、電界効果トランジスタの電流値が減少し、半導体素子の特性が劣化する。従って、微細化された電界効果トランジスタを用いた集積回路は、製品寿命（ＥＯＬ：  Ｅｎｄ  Ｏｆ  Ｌｉｆｅ）における特性劣化を考慮して設計する必要がある。
【０００３】
一方、フラッシュメモリでは、センス回路において、セル電流が基準電流より大きい場合には読み出しデータが“１”と判定され、基準電流より小さい場合には読み出しデータが“０”と判定される。ここで、“１”が記憶されたメモリセルはオンセル、“０”が記憶されたメモリセルはオフセルと呼ばれる。
【０００４】
このようなメモリセルがマトリックス状に配置されたメモリセルアレイでは、個々のメモリセルにおける特性ばらつきにより、オンセル電流およびオフセル電流は、ある幅を持って分布する。従って、メモリセル電流と比較される基準電流の値は、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に設定することが望ましい。
【０００５】
このため、従来の参照電流生成回路では、基準電流の値がこの中間領域に入るように、電流トリミングが出荷前にチップごとに行われていた。そして、参照電流生成回路に内蔵されたレジスタにトリミングデータを記憶させてから出荷が行われていた。
【０００６】
また、例えば、特許文献１には、不揮発性メモリセルへのデータのプログラムまたは読み出しに用いるレファレンスセルのレファレンスレベルを調整することにより、読み出しマージンの低下やチップ面積の増大することなく、チャージゲインによるレファレンスレベルのシフトを抑制する方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１９２２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、メモリセルの特性によっては、基準電流の値が収まる中間領域の幅が１ｕＡ以下と非常に狭くなる。参照電流生成回路にとっては、ＥＯＬでの素子特性の劣化は基準電流の値の減少となって現れるため、ＥＯＬでの基準電流の値がオフセル電流の分布内に入ることがあり、オフセルの読み出し誤動作を引き起こすという問題があった。
【０００９】
また、特許文献１に開示された方法では、セル電流と比較される基準電流として、レファレンスセルのレファレンスレベルが用いられる。このため、オンセル電流およびオフセル電流の分布の幅が広くなると、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内にレファレンスレベルを調整することが困難になるという問題があった。
【００１０】
本発明の目的は、製品寿命における特性劣化が発生した場合においても、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に基準電流の値を調整することが可能な参照電流生成回路を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、第１の基準電流を発生する第１の基準電流発生回路と、前記第１の基準電流発生回路の動作期間のうちの一部の期間で動作され、第２の基準電流を発生する第２の基準電流発生回路と、前記第１の基準電流の値をトリミングすることで第１の参照電流を生成する第１のトリミング回路と、前記第２の基準電流の値をトリミングすることで第２の参照電流を生成する第２のトリミング回路と、前記第１の参照電流の値と前記第２の参照電流の値とを比較する比較回路と、前記第１の参照電流の値が前記第２の参照電流の値に近づくように前記第１のトリミング回路によるトリミングを制御するトリミング制御部とを備えることを特徴とする参照電流生成回路を提供する。
【発明の効果】
【００１２】
本発明によれば、製品寿命における特性劣化が発生した場合においても、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に基準電流の値を調整することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の第１実施形態に係る参照電流生成回路の概略構成を示すブロック図。
【図２】図２は、図１の基準電流発生回路１およびトリミング回路２の概略構成の一例を示すブロック図。
【図３】図３は、図１の基準電流発生回路６およびトリミング回路７の概略構成の一例を示すブロック図。
【図４】図４は、図２のセンスアンプ２３の概略構成の一例を示す回路図。
【図５】図５は、本発明の第２実施形態に係る参照電流生成回路の概略構成を示すブロック図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態に係る参照電流生成回路について図面を参照しながら説明する。
【００１５】
（第１実施形態）
図１は、本発明の第１実施形態に係る参照電流生成回路の概略構成を示すブロック図である。
図１において、参照電流生成回路には、基準電流発生回路１、６、トリミング回路２、７、トリミング制御部３、レジスタ４、８、電源制御部５、比較回路１０および電流／電圧変換回路ＩＶ１、ＩＶ２が設けられている。
【００１６】
ここで、基準電流発生回路１は、基準電流Ｉｓｄ１を発生することができる。基準電流発生回路６は、基準電流Ｉｓｄ２を発生することができる。なお、基準電流発生回路６は、基準電流発生回路１の動作期間のうちの一部の期間で動作されることができる。例えば、基準電流発生回路１は常時動作され、基準電流発生回路６は電源投入時から所定の期間だけ動作されたり、所定の周期で動作されたりすることができる。
【００１７】
トリミング回路２は、基準電流Ｉｓｄ１の値をトリミングすることで参照電流Ｉｒｅｆ１を生成することができる。トリミング回路７は、基準電流Ｉｓｄ２の値をトリミングすることで参照電流Ｉｒｅｆ２を生成することができる。なお、トリミング回路２は、基準電流Ｉｓｄ１に基づいて生成されるカレントミラー電流の個数を選択することで、参照電流Ｉｒｅｆ１の値をトリミングすることができる。また、トリミング回路７は、基準電流Ｉｓｄ１に基づいて生成されるカレントミラー電流の個数を選択することで、参照電流Ｉｒｅｆ２の値をトリミングすることができる。
【００１８】
電流／電圧変換回路ＩＶ１は、参照電流Ｉｒｅｆ１を電圧Ｖ１に変換することができる。電流／電圧変換回路ＩＶ２は、参照電流Ｉｒｅｆ２を電圧Ｖ２に変換することができる。ここで、電流／電圧変換回路ＩＶ１には、Ｎチャンネル電界効果トランジスタＭ１、Ｍ３および抵抗Ｎ１が設けられている。そして、Ｎチャンネル電界効果トランジスタＭ１のゲートおよびＮチャンネル電界効果トランジスタＭ３のゲートは、Ｎチャンネル電界効果トランジスタＭ１のドレインに接続され、Ｎチャンネル電界効果トランジスタＭ３のドレインは、抵抗Ｎ１に接続されている。また、電流／電圧変換回路ＩＶ２には、Ｎチャンネル電界効果トランジスタＭ２、Ｍ４および抵抗Ｎ２が設けられている。そして、Ｎチャンネル電界効果トランジスタＭ２のゲートおよびＮチャンネル電界効果トランジスタＭ４のゲートは、Ｎチャンネル電界効果トランジスタＭ２のドレインに接続され、Ｎチャンネル電界効果トランジスタＭ４のドレインは、抵抗Ｎ２に接続されている。
【００１９】
比較回路１０は、参照電流Ｉｒｅｆ１の値と参照電流Ｉｒｅｆ２の値とを比較することができる。ここで、比較回路１０には、オペアンプＰ１、Ｐチャンネル電界効果トランジスタＭ５、抵抗Ｎ３、Ｎ４およびＡ／Ｄ変換器１１が設けられている。そして、オペアンプＰ１の非反転入力端子は、Ｎチャンネル電界効果トランジスタＭ３のドレインに接続され、オペアンプＰ１の反転入力端子は、Ｎチャンネル電界効果トランジスタＭ４のドレインに接続されている。また、オペアンプＰ１の出力端子は、Ｐチャンネル電界効果トランジスタＭ５のゲートに接続され、Ｐチャンネル電界効果トランジスタＭ５のドレインは、抵抗Ｎ３、Ｎ４の直列回路に接続されている。また、抵抗Ｎ３、Ｎ４の接続点は、Ａ／Ｄ変換器１１の入力に接続され、Ａ／Ｄ変換器１１の出力は、トリミング制御部に接続されている。
【００２０】
トリミング制御部３は、参照電流Ｉｒｅｆ１の値が参照電流Ｉｒｅｆ２の値に近づくようにトリミング回路２によるトリミングを制御することができる。なお、トリミング制御部３は、トリミング回路２によるトリミングを制御する場合、トリミング回路２によるトリミング値をレジスタ４に記憶させることができる。
【００２１】
レジスタ４は、トリミング回路２のトリミング値を記憶することができる。レジスタ８は、トリミング回路７のトリミング値を記憶することができる。なお、レジスタ４としては、ＤＲＡＭやＳＲＡＭなどの揮発性メモリを用いるようにしてもよい。また、レジスタ８としては、フラッシュメモリやマスクＲＯＭなどの不揮発性メモリを用いるようにしてもよい。
【００２２】
電源制御部５は、基準電流発生回路６の電源を制御することができる。例えば、電源制御部５は、電源投入時に基準電流発生回路６に電源を供給し、トリミング回路２のトリミングの制御の完了後に基準電流発生回路６の電源を遮断することができる。
【００２３】
センス回路９は、参照電流Ｉｒｅｆ１とメモリセルから読み出されたセル電流とを比較し、セル電流が参照電流Ｉｒｅｆ１より大きい場合には読み出しデータが“１”と判定し、参照電流Ｉｒｅｆ１より小さい場合には読み出しデータが“０”と判定することができる。
【００２４】
そして、製品出荷前において基準電流発生回路６に電源を供給することで、基準電流発生回路６に基準電流Ｉｓｄ２を発生させる。そして、基準電流発生回路６にて発生させた基準電流Ｉｓｄ２は、トリミング回路７にてトリミングされることで参照電流Ｉｒｅｆ２が生成される。そして、この参照電流Ｉｒｅｆ２を監視し、この参照電流Ｉｒｅｆ２が設定電流に一致するようにトリミング回路７によるトリミング値を調整し、その結果得られたトリミング値をレジスタ８に記憶させる。
【００２５】
そして、製品出荷後に電源が投入されると、基準電流発生回路６に電源が供給されることで、基準電流発生回路６にて基準電流Ｉｓｄ２が発生される。また、トリミング回路７によるトリミング値は、レジスタ８に記憶された値に調整される。そして、基準電流発生回路６にて発生された基準電流Ｉｓｄ２は、トリミング回路２にてトリミングされることで、設定電流に一致するように参照電流Ｉｒｅｆ２が生成される。そして、この参照電流Ｉｒｅｆ２は、電流／電圧変換回路ＩＶ２にて電圧Ｖ２に変換された後、オペアンプＰ１の反転入力端子に入力される。
【００２６】
また、製品出荷後に電源が投入されると、基準電流発生回路１にて基準電流Ｉｓｄ１が発生される。そして、基準電流発生回路１にて発生された基準電流Ｉｓｄ１は、トリミング回路２にてトリミングされることで参照電流Ｉｒｅｆ１が生成される。そして、この参照電流Ｉｒｅｆ１は、電流／電圧変換回路ＩＶ１にて電圧Ｖ１に変換された後、オペアンプＰ１の非反転入力端子に入力される。
【００２７】
そして、オペアンプＰ１において、電圧Ｖ１と電圧Ｖ２とが比較され、電圧Ｖ１と電圧Ｖ２との差分に応じた電圧がＰチャンネル電界効果トランジスタＭ５のゲートに入力される。そして、電圧Ｖ１と電圧Ｖ２との差分に応じた電圧がＰチャンネル電界効果トランジスタＭ５のゲートに入力されると、その差分に応じた電流が抵抗Ｎ３、Ｎ４の直列回路に流れることで、その差分に応じた電圧Ｖｒｅｓが抵抗Ｎ３、Ｎ４の接続点に発生し、Ａ／Ｄ変換器１１に入力される。そして、Ａ／Ｄ変換器１１において、電圧Ｖｒｅｓがデジタル値に変換された後、トリミング制御部３に入力される。
【００２８】
そして、電圧Ｖｒｅｓのデジタル値がトリミング制御部３に入力されると、電圧Ｖｒｅｓが０に近づくようにトリミング回路２によるトリミング値が調整され、その結果得られたトリミング値がレジスタ４に記憶される。
【００２９】
そして、トリミング回路２のトリミング値がレジスタ４に記憶されると、基準電流発生回路１にて発生された基準電流Ｉｓｄ１は、トリミング回路２にてトリミングされることで、設定電流に一致するように参照電流Ｉｒｅｆ１が生成される。そして、この参照電流Ｉｒｅｆ１がセンス回路９に供給されることで、参照電流Ｉｒｅｆ１とメモリセルから読み出されたセル電流とが比較される。
【００３０】
また、トリミング制御部３において、電圧Ｖｒｅｓが０に近づくようにトリミング回路２のトリミング値が調整されると、トリミング調整完了信号が電源制御部５に出力される。そして、トリミング調整完了信号が電源制御部５に出力されると、基準電流発生回路６の電源が遮断される。
【００３１】
これにより、電源投入時から所定期間だけ基準電流発生回路６を動作させることで、基準電流発生回路１からセンス回路９に参照電流Ｉｒｅｆ１を常時供給させつつ、センス回路９に供給される参照電流Ｉｒｅｆ１を設定電流に一致させることが可能となる。このため、基準電流発生回路１の経時変化が進行した場合においても、基準電流発生回路６の経時変化の進行を抑制することができ、基準電流発生回路１の経時変化による設定電流からのずれを補正させることができる。
【００３２】
図２は、図１の基準電流発生回路１およびトリミング回路２の概略構成の一例を示すブロック図である。
図２において、基準電流発生回路１には、オペアンプＰ２、Ｎ（Ｎは正の整数）個のＰチャンネル電界効果トランジスタＭＡ１〜ＭＡＮおよびコンデンサＣ１が設けられている。また、トリミング回路２には、ｋ（ｋは正の整数）個の抵抗Ｒ０〜Ｒｋ、スイッチＳ０、Ｍ（Ｍは正の整数）個のＰチャンネル電界効果トランジスタＭＢ１〜ＭＢＭおよびＭ個のスイッチＳ１〜ＳＭが設けられている。また、センス回路９には、Ｎチャンネル電界効果トランジスタＭＦ、カラムデコーダ２１、２２およびセンスアンプ２３が設けられている。なお、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭのサイズおよび形状は互いに同じにすることができ、同一の半導体チップ状に近接させて配置することで、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭの特性を互いに一致させることが好ましい。
【００３３】
そして、抵抗Ｒ０〜Ｒｋは互いに直列に接続され、抵抗Ｒ０〜Ｒｋの各端点は、スイッチＳ０に入力されるとともに、スイッチＳ０の出力は、オペアンプＰ２の反転入力端子に接続されている。なお、スイッチＳ０は、抵抗Ｒ０〜Ｒｋの各端点のいずれか１つを選択して、オペアンプＰ２の反転入力端子に接続することができる。また、オペアンプＰ２の出力端子は、コンデンサＣ１に接続されるとともに、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭのゲートに接続されている。
【００３４】
また、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭのソースは電源電位ＶＤＤＡに接続され、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮのドレインは、抵抗Ｒ０〜Ｒｋの直列回路に接続され、Ｐチャンネル電界効果トランジスタＭＢ１〜ＭＢＭのドレインは、スイッチＳ１〜ＳＭをそれぞれ介してＮチャンネル電界効果トランジスタＭ１のドレインに接続されている。
【００３５】
また、Ｎチャンネル電界効果トランジスタＭ１のドレインは、Ｎチャンネル電界効果トランジスタＭ１、ＭＦのゲートに接続されている。また、Ｎチャンネル電界効果トランジスタＭＦのドレインは、カラムデコーダ２１を介してセンスアンプ２３の一方の入力端子に入力され、メモリセルＭＣのドレインは、カラムデコーダ２２を介してセンスアンプ２３の他方の入力端子に入力されている。なお、メモリセルＭＣとしては、フラッシュメモリであってもよいし、強誘電体メモリであってもよいし、ＥＥＰＲＯＭであってもよい。
【００３６】
なお、図１の基準電流発生回路６およびトリミング回路７も基準電流発生回路１およびトリミング回路２と同様に構成することができる。
【００３７】
図３は、図１の基準電流発生回路６およびトリミング回路７の概略構成の一例を示すブロック図である。
図３において、基準電流発生回路６には、オペアンプＰ２´、Ｎ個のＰチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´およびコンデンサＣ１´が設けられている。また、トリミング回路７には、ｋ個の抵抗Ｒ０´〜Ｒｋ´、スイッチＳ０´、Ｍ個のＰチャンネル電界効果トランジスタＭＢ１´〜ＭＢＭ´およびＭ個のスイッチＳ１´〜ＳＭ´が設けられている。なお、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´のサイズおよび形状は互いに同じにすることができ、同一の半導体チップ状に近接させて配置することで、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´の特性を一致させることが好ましい。
【００３８】
そして、抵抗Ｒ０´〜Ｒｋ´は互いに直列に接続され、抵抗Ｒ０´〜Ｒｋ´の各端点は、スイッチＳ０´に入力されるとともに、スイッチＳ０´の出力は、オペアンプＰ２´の反転入力端子に接続されている。なお、スイッチＳ０´は、抵抗Ｒ０´〜Ｒｋ´の各端点のいずれか１つを選択して、オペアンプＰ２´の反転入力端子に接続することができる。また、オペアンプＰ２´の出力端子は、コンデンサＣ１´に接続されるとともに、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´のゲートに接続されている。
【００３９】
また、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´のソースは電源電位ＶＤＤＡに接続され、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´のドレインは、抵抗Ｒ０´〜Ｒｋ´の直列回路に接続され、Ｐチャンネル電界効果トランジスタＭＢ１´〜ＭＢＭ´のドレインは、スイッチＳ１´〜ＳＭ´をそれぞれ介してＮチャンネル電界効果トランジスタＭ２のドレインに接続されている。
【００４０】
そして、製品出荷前において、基準電流発生回路６の参照電流Ｉｒｅｆ２を設定電流に一致させる場合、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´のソースに電源電位ＶＤＤＡを供給することで、基準電流Ｉｓｄ２を発生させる。なお、この設定電流は、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に設定することが望ましい。
【００４１】
そして、基準電流発生回路６で発生された基準電流Ｉｓｄ２は、抵抗Ｒ０´〜Ｒｋ´を流れる。そして、抵抗Ｒ０´〜Ｒｋ´にて分圧された分圧電圧Ｖｆｂ２はスイッチＳ０´を介してオペアンプＰ２´の反転入力端子に入力され、オペアンプＰ２´の非反転入力端子に入力された参照電圧Ｖｒｅｆと比較される。なお、参照電圧Ｖｒｅｆとしては、例えば、電源電圧依存性や温度依存性が少なく、製品寿命における経時変化も少ないバンドギャップレファレンス電圧を用いることができる。
【００４２】
そして、オペアンプＰ２´において、分圧電圧Ｖｆｂ２と参照電圧Ｖｒｅｆとの差分に応じた出力電圧ＤＲＰＥＢ２が生成され、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´のゲートに印加される。ここで、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´の特性が同じ場合、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´のゲートに同一の出力電圧ＤＲＰＥＢ２が印加されることで、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´にて同一の値のドレイン電流Ｉ０が生成される。
【００４３】
そして、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´にてそれぞれ生成されたドレイン電流Ｉ０が、抵抗Ｒ０´〜Ｒｋ´の直列回路に流入することにより、基準電流Ｉｓｄ２が生成される。
【００４４】
また、Ｐチャンネル電界効果トランジスタＭＢ１´〜ＭＢＭ´にてそれぞれ生成されたドレイン電流Ｉ０が、スイッチＳ１´〜ＳＭ´をそれぞれ介して合流することにより、参照電流Ｉｒｅｆ２が生成され、Ｎチャンネル電界効果トランジスタＭ２に供給される。
【００４５】
ここで、この参照電流Ｉｒｅｆ２を監視し、この参照電流Ｉｒｅｆ２が設定電流に一致するようにスイッチＳ０´、Ｓ１´〜ＳＭ´を切り替えることにより、トリミング回路７によるトリミング値を調整することができる。
【００４６】
そして、製品出荷後に電源が投入されると、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´のソースに電源電位ＶＤＤＡが供給される。そして、レジスタ８に記憶された値に従って、スイッチＳ０´、Ｓ１´〜ＳＭ´の切り替えが行われることで、設定電流に一致するように基準電流Ｉｓｄ２および参照電流Ｉｒｅｆ２が生成され、参照電流Ｉｒｅｆ２がＮチャンネル電界効果トランジスタＭ２に供給される。
【００４７】
また、製品出荷後に電源が投入されると、図２のＰチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭのソースに電源電位ＶＤＤＡが供給されることで、基準電流Ｉｓｄ１が発生される。
【００４８】
そして、基準電流発生回路１で発生された基準電流Ｉｓｄ１は、抵抗Ｒ０〜Ｒｋを流れる。そして、抵抗Ｒ０〜Ｒｋにて分圧された分圧電圧Ｖｆｂ１はスイッチＳ０を介してオペアンプＰ２の反転入力端子に入力され、オペアンプＰ２の非反転入力端子に入力された参照電圧Ｖｒｅｆと比較される。
【００４９】
そして、オペアンプＰ２において、分圧電圧Ｖｆｂ１と参照電圧Ｖｒｅｆとの差分に応じた出力電圧ＤＲＰＥＢ１が生成され、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭのゲートに印加される。ここで、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭの特性が同じ場合、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭのゲートに同一の出力電圧ＤＲＰＥＢ１が印加されることで、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭにて同一の値のドレイン電流Ｉ０が生成される。
【００５０】
そして、Ｐチャンネル電界効果トランジスタＭＡ１〜ＭＡＮにてそれぞれ生成されたドレイン電流Ｉ０が、抵抗Ｒ０〜Ｒｋの直列回路に流入することにより、基準電流Ｉｓｄ１が生成される。
【００５１】
また、Ｐチャンネル電界効果トランジスタＭＢ１〜ＭＢＭにてそれぞれ生成されたドレイン電流Ｉ０が、スイッチＳ１〜ＳＭをそれぞれ介して合流することにより、参照電流Ｉｒｅｆ１が生成され、Ｎチャンネル電界効果トランジスタＭ１に供給される。
【００５２】
そして、参照電流Ｉｒｅｆ１、Ｉｒｅｆ２が、Ｎチャンネル電界効果トランジスタＭ１、Ｍ２にそれぞれ供給されると、図１の電流／電圧変換回路ＩＶ１、ＩＶ２にて電圧Ｖ１、Ｖ２にそれぞれ変換され、比較回路１０に入力される。
【００５３】
そして、比較回路１０において、電圧Ｖ１と電圧Ｖ２とが比較され、電圧Ｖ１と電圧Ｖ２との差分に応じた電圧Ｖｒｅｓのデジタル値がトリミング制御部３に入力される。そして、トリミング制御部３において、電圧Ｖｒｅｓが０に近づくようにスイッチＳ０、Ｓ１〜ＳＭが切り替えられることにより、トリミング回路２によるトリミング値が調整され、その結果得られたトリミング値がレジスタ４に記憶される。
【００５４】
そして、トリミング回路２のトリミング値がレジスタ４に記憶されると、基準電流発生回路１にて発生された基準電流Ｉｓｄ１は、トリミング回路２にてトリミングされることで、設定電流に一致するように参照電流Ｉｒｅｆ１が生成される。
【００５５】
そして、この参照電流Ｉｒｅｆ１がＮチャンネル電界効果トランジスタＭ１に供給されると、Ｎチャンネル電界効果トランジスタＭ１、ＭＦのカレントミラー動作により、Ｎチャンネル電界効果トランジスタＭＦに参照電流Ｉｒｅｆ１が流れ、カラムデコーダ２１を介してセンスアンプ２３の一方の入力端子に入力される。
【００５６】
また、メモリセルＭＣから読み出されたセル電流Ｉｃｅｌｌは、カラムデコーダ２２を介してセンスアンプ２３の他方の入力端子に入力される。そして、センスアンプ２３において、セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆ１と比較され、セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆ１より大きい場合には読み出しデータが“１”と判定され、参照電流Ｉｒｅｆ１より小さい場合には読み出しデータが“０”と判定される。
【００５７】
また、トリミング制御部３において、電圧Ｖｒｅｓが０に近づくようにスイッチＳ０、Ｓ１〜ＳＭが切り替えられると、トリミング調整完了信号が電源制御部５に出力される。そして、トリミング調整完了信号が電源制御部５に出力されると、Ｐチャンネル電界効果トランジスタＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´のソースに供給される電源電位ＶＤＤＡが遮断される。
【００５８】
ここで、出力電圧ＤＲＰＥＢ１に基づいてＰチャンネル電界効果トランジスタＭＢ１〜ＭＢＭをカレントミラー動作させ、参照電流Ｉｒｅｆ１、Ｉｒｅｆ２が互いに一致するように、Ｐチャンネル電界効果トランジスタＭＢ１〜ＭＢＭの流れるドレイン電流Ｉ０の個数を選択させることで、製品寿命における特性劣化が発生した場合においても、オンセル電流の分布の低い側の裾とオフセル電流の分布の高い側の裾のどちらにも含まれない中間領域内に参照電流Ｉｒｅｆ１の値を調整することが可能となる。
【００５９】
図４は、図２のセンスアンプ２３の概略構成の一例を示す回路図である。
図４において、センスアンプ２３には、Ｎチャンネル電界効果トランジスタＱ４、Ｑ７〜Ｑ９およびＰチャンネル電界効果トランジスタＱ１〜Ｑ３、Ｑ５、Ｑ６が設けられている。
【００６０】
ここで、Ｎチャンネル電界効果トランジスタＱ４のドレインとＰチャンネル電界効果トランジスタＱ３のドレインとが互いに接続されるとともに、Ｎチャンネル電界効果トランジスタＱ４のゲートとＰチャンネル電界効果トランジスタＱ３のゲートとが互いに接続されることでＣＭＯＳインバータが構成されている。また、Ｎチャンネル電界効果トランジスタＱ７のドレインとＰチャンネル電界効果トランジスタＱ６のドレインとが互いに接続されるとともに、Ｎチャンネル電界効果トランジスタＱ７のゲートとＰチャンネル電界効果トランジスタＱ６のゲートとが互いに接続されることでＣＭＯＳインバータが構成されている。
【００６１】
Ｎチャンネル電界効果トランジスタＱ４のドレインとＰチャンネル電界効果トランジスタＱ３のドレインは、Ｎチャンネル電界効果トランジスタＱ７のゲートとＰチャンネル電界効果トランジスタＱ６のゲートに接続され、Ｎチャンネル電界効果トランジスタＱ７のドレインとＰチャンネル電界効果トランジスタＱ６のドレインは、Ｎチャンネル電界効果トランジスタＱ４のゲートとＰチャンネル電界効果トランジスタＱ３のゲートに接続されることで、フリップフロップが構成されている。
【００６２】
また、Ｐチャンネル電界効果トランジスタＱ６にはＰチャンネル電界効果トランジスタＱ５が直列に接続されるとともに、Ｐチャンネル電界効果トランジスタＱ５のゲートはＰチャンネル電界効果トランジスタＱ６のゲートに接続されている。また、Ｐチャンネル電界効果トランジスタＱ３にはＰチャンネル電界効果トランジスタＱ２が直列に接続されるとともに、Ｐチャンネル電界効果トランジスタＱ２のゲートはＰチャンネル電界効果トランジスタＱ３のゲートに接続されている。そして、Ｐチャンネル電界効果トランジスタＱ２、Ｑ５のソースは、Ｐチャンネル電界効果トランジスタＱ１を介して電源電位ＶＤＤに接続されている。
【００６３】
また、Ｎチャンネル電界効果トランジスタＱ９のドレインはＮチャンネル電界効果トランジスタＱ７のゲートに接続され、Ｎチャンネル電界効果トランジスタＱ８のドレインはＮチャンネル電界効果トランジスタＱ４のゲートに接続されている。Ｎチャンネル電界効果トランジスタＱ８、Ｑ９のゲートは互いに接続され、Ｎチャンネル電界効果トランジスタＱ４、Ｑ７、Ｑ８、Ｑ９のソースは互いに接続されている。
【００６４】
そして、Ｐチャンネル電界効果トランジスタＱ２のドレインとＰチャンネル電界効果トランジスタＱ３のソースとの接続点には、セル電流Ｉｃｅｌｌが入力され、Ｐチャンネル電界効果トランジスタＱ５のドレインとＰチャンネル電界効果トランジスタＱ６のソースとの接続点には、参照電流Ｉｒｅｆ１が入力される。また、Ｐチャンネル電界効果トランジスタＱ１のゲートには、ＡＣＣ信号が入力され、Ｐチャンネル電界効果トランジスタＱ１は電流源を構成することができる。
【００６５】
また、Ｐチャンネル電界効果トランジスタＱ６のドレインとＮチャンネル電界効果トランジスタＱ７のドレインとの接続点から出力信号ＯＵＴが出力され、Ｐチャンネル電界効果トランジスタＱ３のドレインとＮチャンネル電界効果トランジスタＱ４のドレインとの接続点から出力信号ＯＵＴＢが出力される。
【００６６】
また、Ｎチャンネル電界効果トランジスタＱ８、Ｑ９の各ゲートには、センスアンプイネーブル信号ＳＥＢが供給される。このセンスアンプイネーブル信号ＳＥＢがハイからロウに遷移すると、図４のセンスアンプ２３はセンス動作を行う。図４のセンスアンプ２３は、センスアンプイネーブル信号ＳＥＢの電圧レベルが高い間に電流センスを行い、センスアンプイネーブル信号ＳＥＢの電圧レベルが低くなると電圧センスを行う。
【００６７】
このセンスアンプイネーブル信号ＳＥＢは初期状態（センス動作を開始する前）ではハイである。従って、Ｎチャンネル電界効果トランジスタＱ８、Ｑ９はオンであり、Ｎチャンネル電界効果トランジスタＱ８、Ｑ９にそれぞれ流れる電流Ｉｂ、Ｉａは等しくなる。この時、出力信号ＯＵＴ，ＯＵＴＢはともにロウであり、Ｎチャンネル電界効果トランジスタＱ４、Ｑ７はともにオフし、Ｐチャンネル電界効果トランジスタＱ２、Ｑ３、Ｑ５、Ｑ６がともにオンする。このため、Ｐチャンネル電界効果トランジスタＱ１からの電流の一部は図２のメモリセルＭＣ方向に流れ、残りの一部はＰチャンネル電界効果トランジスタＱ３およびＮチャンネル電界効果Ｑ９を通って接地端子に流れる。同様に、Ｐチャンネル電界効果トランジスタＱ１からの電流の一部はＮチャンネル電界効果トランジスタＭＦ方向に流れ、残りの一部はＰチャンネル電界効果トランジスタＱ６およびＮチャンネル電界効果Ｑ８を通って接地端子に流れる。
【００６８】
その後、センスアンプイネーブル信号ＳＥＢの電圧レベルを徐々に下げていくと、Ｎチャンネル電界効果トランジスタＱ８、Ｑ９がオフする方向に動作し、Ｎチャンネル電界効果トランジスタＱ８、Ｑ９のドレイン−ソース間抵抗が上昇する。これにより、Ｎチャンネル電界効果トランジスタＱ８、Ｑ９のドレイン−ソース間に電流が流れにくくなり、Ｎチャンネル電界効果トランジスタＱ８を流れる電流ＩｂとＮチャンネル電界効果トランジスタＱ９を流れる電流Ｉａとの差分（Ｉｂ−Ｉａ）は、セル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆ１の差分（Ｉｃｅｌｌ−Ｉｒｅｆ１）よりも大きくなる。この動作は電流センスと呼ばれる。例えば、Ｉｃｅｌｌ＞Ｉｒｅｆ１の場合、電流センスによりＩｂ−Ｉａは徐々に大きくなる。
【００６９】
さらに、センスアンプイネーブル信号ＳＥＢの電圧レベルが低下すると、電流Ｉｂが電流Ｉａよりもかなり大きくなるとともに、Ｎチャンネル電界効果トランジスタＱ８、Ｑ９のドレイン−ソース間抵抗も増大するため、Ｎチャンネル電界効果トランジスタＱ４のゲート電圧レベル、すなわち出力信号ＯＵＴの電圧レベルが上昇してＮチャンネル電界効果トランジスタＱ４がオンする方向に動作する。これにより、出力信号ＯＵＴＢの電圧レベルが下がり、出力信号ＯＵＴ、ＯＵＴＢの電圧レベル差が徐々に大きくなる。この動作は電圧センスと呼ばれる。Ｉｃｅｌｌ＞Ｉｒｅｆ１の場合、電圧レベル差が増幅された結果、出力信号ＯＵＴがハイ、出力信号ＯＵＴＢがロウになり、論理が確定する。
【００７０】
（第２実施形態）
図５は、本発明の第２実施形態に係る参照電流生成回路の概略構成を示すブロック図である。
図５において、この参照電流生成回路には、図１の参照電流生成回路の構成に加え、ＥＣＣ回路３１およびエラー頻度判定部３２が設けられている。ここで、ＥＣＣ回路３１は、図２のメモリセルＭＣから読み出されたエラーデータの訂正を行うことができる。エラー頻度判定部３２は、エラー訂正回路３１による訂正結果に基づいてエラー頻度を判定することができる。
【００７１】
そして、製品出荷後に電源が投入されると、トリミング回路２にてトリミングされた参照電流Ｉｒｅｆ１がセンス回路９に供給される。そして、センス回路９において、図２のメモリセルＭＣから読み出されたセル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆ１と比較され、セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆ１より大きい場合には読み出しデータが“１”と判定され、参照電流Ｉｒｅｆ１より小さい場合には読み出しデータが“０”と判定される。
【００７２】
そして、センス回路９による判定結果はＥＣＣ回路３１に出力され、センス回路９による判定結果に誤りがある場合、エラーデータの訂正が行われる。そして、ＥＣＣ回路３１にてエラーデータの訂正が行われると、エラー頻度判定部３２においてエラー頻度が判定される。そして、エラー頻度が所定値以下の場合、電源制御部５にて基準電流発生回路６の電源が遮断されたままにされ、参照電流Ｉｒｅｆ２の生成が停止された状態が維持される。
【００７３】
一方、エラー頻度が所定値を超えた場合、電源制御部５にて基準電流発生回路６の電源が投入され、トリミング回路７にてトリミングされた参照電流Ｉｒｅｆ２が電流／電圧変換回路ＩＶ２に供給される。
そして、比較回路１０において、電流／電圧変換回路ＩＶ１、ＩＶ２にてそれぞれ得られた電圧Ｖ１と電圧Ｖ２とが比較され、電圧Ｖ１と電圧Ｖ２との差分に応じた電圧Ｖｒｅｓのデジタル値がトリミング制御部３に入力される。そして、トリミング制御部３において、電圧Ｖｒｅｓが０に近づくようにトリミング回路２のトリミング値が調整され、その結果得られたトリミング値がレジスタ４に記憶される。
【００７４】
そして、トリミング回路２のトリミング値がレジスタ４に記憶されると、基準電流発生回路１にて発生された基準電流Ｉｓｄ１は、トリミング回路２にてトリミングされることで、設定電流に一致するように参照電流Ｉｒｅｆ１の校正が行われる。
【００７５】
ここで、エラー頻度判定部３２にてエラー頻度を判定することにより、経時変化による参照電流Ｉｒｅｆ１の設定値からのずれを検出させることができ、参照電流Ｉｒｅｆ１の設定値からのずれに応じて参照電流Ｉｒｅｆ１の校正を行わせることが可能となるとともに、参照電流Ｉｒｅｆ１の設定値からのずれが小さい場合には、基準電流発生回路６を動作させないようにすることができる。このため、基準電流発生回路１の経時変化が進行した場合においても、基準電流発生回路６の経時変化の進行を抑制することができ、電源が常時投入されたままの環境で使用される場合においても、基準電流発生回路１の経時変化による設定電流からのずれを補正させることができる。
【符号の説明】
【００７６】
１、６  基準電流発生回路、２、７  トリミング回路、３  トリミング制御部、４、８  レジスタ、５  電源制御部、９  センス回路、１０  比較回路、１１  Ａ／Ｄ変換器、Ｐ１、Ｐ２、Ｐ２´  オペアンプ、Ｍ１〜Ｍ４、ＭＦ、Ｑ４、Ｑ７〜Ｑ９  Ｎチャンネル電界効果トランジスタ、Ｍ５、ＭＡ１〜ＭＡＮ、ＭＢ１〜ＭＢＭ、ＭＡ１´〜ＭＡＮ´、ＭＢ１´〜ＭＢＭ´、Ｑ１〜Ｑ３、Ｑ５、Ｑ６  Ｐチャンネル電界効果トランジスタ、ＩＶ１、ＩＶ２  電流／電圧変換回路、Ｎ１〜Ｎ４、Ｒ０〜Ｒｋ、Ｒ０´〜Ｒｋ´  抵抗、Ｃ１  コンデンサ、ＭＣ  メモリセル、Ｓ０、Ｓ１〜ＳＭ、Ｓ０´、Ｓ１´〜ＳＭ´  スイッチ、２１、２２  カラムデコーダ、２３  センスアンプ、３１  ＥＣＣ回路、３２  エラー頻度判定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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