(57)【要約】【課題】複数のメモリ部を備える半導体記憶装置において、リフレッシュ動作の実行タイミングをメモリ部毎に異ならせることにより、電源ノイズを抑制することが可能な半導体記憶装置を得る。【解決手段】複数のＤＲＡＭメモリ部２−１〜２−ｎには、共通の内部クロックＣＬＫが入力され、各ＤＲＡＭメモリ部２−１〜２−ｎは、ＤＲＡＭメモリセルアレイ５２と、内部クロックＣＬＫに基づいてＤＲＡＭメモリセルアレイ５２の動作を制御する制御回路５１と、入力された内部クロックＣＬＫを遅延させて制御回路５１に入力する遅延回路５３とを有し、リフレッシュ動作において、各ＤＲＡＭメモリ部２−１〜２−ｎの遅延回路５３は、入力された内部クロックＣＬＫを、ＤＲＡＭメモリ部２−１〜２−ｎ毎に遅延量を異ならせて、制御回路５１に入力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のメモリ部を備える半導体記憶装置であって、
前記複数のメモリ部には、共通のクロックが入力され、
各前記メモリ部は、
メモリセルアレイと、
前記クロックに基づいて前記メモリセルアレイの動作を制御する制御回路と、
入力された前記クロックを遅延させて前記制御回路に入力する遅延回路と
を有し、
前記複数のメモリ部のリフレッシュ動作において、各前記メモリ部の前記遅延回路は、入力された前記クロックを、前記メモリ部毎に遅延量を異ならせて、前記制御回路に入力する、半導体記憶装置。
【請求項２】
リフレッシュ動作における前記メモリ部毎の前記クロックの遅延量が予め設定されるレジスタをさらに備える、請求項１に記載の半導体記憶装置。
【請求項３】
前記遅延量に関する設定情報は、前記レジスタから各前記メモリ部のデータラインを介して各前記メモリ部に通知される、請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリ部に対するデータの読み出し動作及び／又は書き込み動作においては、入力された前記クロックが前記遅延回路を経由することなく前記制御回路に入力される、請求項１〜３のいずれか一つに記載の半導体記憶装置。
【請求項５】
複数のメモリ部を備える半導体記憶装置において前記複数のメモリ部のリフレッシュ動作を制御するリフレッシュ制御方法であって、
（Ａ）前記複数のメモリ部に共通のクロックを入力するステップと、
（Ｂ）入力された前記クロックを、各前記メモリ部内において、前記メモリ部毎に遅延量を異ならせて遅延させるステップと、
（Ｃ）各前記メモリ部内において、遅延された前記クロックに基づいて当該メモリ部のリフレッシュ動作を実行するステップと
を備える、リフレッシュ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リフレッシュ動作が必要な複数のメモリ部を備える半導体記憶装置、及びそのリフレッシュ制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）を用いた半導体記憶装置においては、メモリセルにおける記憶内容を保持すべく、一定の時間間隔でリフレッシュ動作を実行する必要がある。
【０００３】
ここで、リフレッシュ期間によって読み出し期間や書き込み期間が削減されることに起因する性能の低下を回避するためには、リフレッシュ期間を可能な限り短縮する必要がある。そこで近年では、複数のＲｏｗアドレスに関して同時にリフレッシュ動作が実行される傾向にある。これにより、各Ｒｏｗアドレス単位でリフレッシュ動作を実行する場合と比較すると、リフレッシュ期間の短縮化を図ることができる。また、複数のＤＲＡＭメモリ部を備える半導体記憶装置においては、通常は制御信号が共通となっているため、複数のメモリ部は同じタイミングで同じ動作を実行する。従って、リフレッシュ動作も複数のメモリ部において同時に実行されることとなる。
【０００４】
なお、下記特許文献１〜３には、リフレッシュ動作に関する制御信号を異なるタイミングで外部から各メモリ部に入力することにより、リフレッシュ動作の実行タイミングを複数のメモリ部間で異ならせた半導体記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３５１５２号公報
【特許文献２】特開平７−１４１８６３号公報
【特許文献３】特開平１１−１３４８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
複数のメモリ部においてリフレッシュ動作を同時に実行すると、通常の読み出し動作や書き込み動作と比べて多数のセンスアンプが同時に動作することとなる。そのため、各メモリ部に流れる電流が大きくなり、しかも複数のメモリ部に流れる電流が重畳することによってその総和が非常に大きくなる。その結果、大きな電源ノイズが発生する。この電源ノイズは、半導体記憶装置と共通のプリント配線基板上に実装されている他のＬＳＩに対して、動作の不安定化や信頼性の低下を引き起こす要因となり得る。
【０００７】
本発明はかかる事情に鑑みて成されたものであり、複数のメモリ部を備える半導体記憶装置において、リフレッシュ動作の実行タイミングをメモリ部毎に異ならせることにより、電源ノイズを抑制することが可能な半導体記憶装置、及びそのリフレッシュ制御方法を得ることを目的とするものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体記憶装置は、複数のメモリ部を備える半導体記憶装置であって、前記複数のメモリ部には、共通のクロックが入力され、各前記メモリ部は、メモリセルアレイと、前記クロックに基づいて前記メモリセルアレイの動作を制御する制御回路と、入力された前記クロックを遅延させて前記制御回路に入力する遅延回路とを有し、前記複数の
メモリ部のリフレッシュ動作において、各前記メモリ部の前記遅延回路は、入力された前記クロックを、前記メモリ部毎に遅延量を異ならせて、前記制御回路に入力することを特徴とするものである。
【０００９】
また、本発明に係るリフレッシュ制御方法は、複数のメモリ部を備える半導体記憶装置において前記複数のメモリ部のリフレッシュ動作を制御するリフレッシュ制御方法であって、（Ａ）前記複数のメモリ部に共通のクロックを入力するステップと、（Ｂ）入力された前記クロックを、各前記メモリ部内において、前記メモリ部毎に遅延量を異ならせて遅延させるステップと、（Ｃ）各前記メモリ部内において、遅延された前記クロックに基づいて当該メモリ部のリフレッシュ動作を実行するステップとを備えることを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、リフレッシュ動作の実行タイミングをメモリ部毎に異ならせることができるため、電源ノイズを抑制することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る半導体記憶装置の全体構成を簡略化して示すブロック図である。
【図２】ＤＲＡＭメモリ部の構成を簡略化して示すブロック図である。
【図３】内部クロックの関係を示すタイミングチャートである。
【図４】リフレッシュ動作において発生する電源ノイズのレベルを示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、異なる図面において同一の符号を付した要素は、同一又は相応する要素を示すものとする。
【００１３】
図１は、本発明の実施の形態に係る半導体記憶装置１の全体構成を簡略化して示すブロック図である。図１に示すように半導体記憶装置１は、モードレジスタ３と、並列に接続された複数個のメモリ部とを備えて構成されている。図１では、リフレッシュ動作が必要なメモリ部の例として、ＤＲＡＭ（Dynamic Random Access Memory）メモリ部２−１〜２−ｎ（図１の例では「ｎ」は３以上の整数）を示している。ＤＲＡＭメモリ部２−１〜２−ｎには、アドレス信号ＳＡ、制御信号ＳＣ、及び内部クロックＣＬＫが、それぞれ共通して入力される。これにより、複数のＤＲＡＭメモリ部２−１〜２−ｎの集合体を、単一の半導体メモリとして使用することが可能である。例えば、パーソナルコンピュータの主記憶装置等として使用されるＤＩＭＭ（Dual Inline Memory Module）において、４ビット構成のＤＲＡＭメモリ部を１８個接続することにより、７２ビット構成の単一の半導体メモリとして使用することが可能である。
【００１４】
各ＤＲＡＭメモリ部２−１〜２−ｎには、データラインＬ１〜Ｌｎがそれぞれ接続されている。各ＤＲＡＭメモリ部２−１〜２−ｎから読み出されたデータＤ１、及び各ＤＲＡＭメモリ部２−１〜２−ｎに書き込むデータＤ１は、各データラインＬ１〜Ｌｎを介して入出力される。
【００１５】
モードレジスタ３は、データラインＬ１〜Ｌｎに接続されている。つまり、モードレジスタ３は、各データラインＬ１〜Ｌｎを介して各ＤＲＡＭメモリ部２−１〜２−ｎに接続されている。従って、モードレジスタ３は、後述する各設定信号Ｓ１〜Ｓｎを、各データラインＬ１〜Ｌｎを介して各ＤＲＡＭメモリ部２−１〜２−ｎに個別に入力することが可能である。
【００１６】
図２は、ＤＲＡＭメモリ部２−１の構成を簡略化して示すブロック図である。図２に示すようにＤＲＡＭメモリ部２−１は、制御回路５１、ＤＲＡＭメモリセルアレイ５２、遅延回路５３、及び端子６１〜６４を備えて構成されている。ＤＲＡＭメモリセルアレイ５２においては、ＤＲＡＭのセルを構成するトランジスタ及びキャパシタ等の複数の回路素子が、半導体基板上に行列状に形成されている。
【００１７】
制御回路５１は、ＤＲＡＭメモリセルアレイ５２の動作（読み出し動作、書き込み動作、及びリフレッシュ動作等）を制御する。制御回路５１には、図１に示した内部クロックＣＬＫが端子６１を介して入力される。同様に、遅延回路５３には内部クロックＣＬＫが端子６１を介して入力される。また、制御回路５１には、図１に示した制御信号ＳＣが端子６２を介して入力される。制御回路５１は、制御信号ＳＣに基づいて、読み出し、書き込み、及びリフレッシュ等のＤＲＡＭメモリセルアレイ５２の各動作モードを切り替える。また、制御回路５１には、図１に示したアドレス信号ＳＡが端子６３を介して入力される。また、制御回路５１には、図１に示したデータＤ１が端子６４を介して入出力される。同様に、遅延回路５３には、図１に示した設定信号Ｓ１が端子６４を介して入力される。
【００１８】
ＤＲＡＭメモリセルアレイ５２のリフレッシュ動作を実行する場合には、遅延回路５３は、端子６１を介して入力した内部クロックＣＬＫを、設定信号Ｓ１で示される所定時間だけ遅延することにより、内部クロックＤＣＬＫ１として出力する。遅延された内部クロックＤＣＬＫ１は、遅延回路５３から制御回路５１に入力される。制御回路５１は、内部クロックＤＣＬＫ１に基づいてＤＲＡＭメモリセルアレイ５２のリフレッシュ動作を制御する。
【００１９】
一方、リフレッシュ動作以外の動作（読み出し動作及び／又は書き込み動作等）を実行する場合には、端子６１を介して入力した内部クロックＣＬＫは、遅延回路５３を経由することなく、端子６１から直接的に制御回路５１に入力される。制御回路５１は、内部クロックＣＬＫに基づいてＤＲＡＭメモリセルアレイ５２の読み出し動作及び書き込み動作等を制御する。図１に示したように、ＤＲＡＭメモリ部２−１〜２−ｎには、アドレス信号ＳＡ、制御信号ＳＣ、及び内部クロックＣＬＫが、それぞれ共通して入力される。従って、各ＤＲＡＭメモリ部２−１〜２−ｎの制御回路５１が、共通の内部クロックＣＬＫに基づいて読み出し動作及び書き込み動作等を実行することにより、複数のＤＲＡＭメモリ部２−１〜２−ｎの集合体を単一の半導体メモリとして使用することができる。
【００２０】
なお、図１に示した他のＤＲＡＭメモリ部２−２〜２−ｎも、図２に示したＤＲＡＭメモリ部２−１と同様の構成を有している。ＤＲＡＭメモリ部２−２が有する遅延回路５３は、端子６１を介して入力した内部クロックＣＬＫを、設定信号Ｓ２で示される所定時間だけ遅延することにより、内部クロックＤＣＬＫ２として出力する。ＤＲＡＭメモリ部２−２が有する制御回路５１は、内部クロックＤＣＬＫ２に基づいてＤＲＡＭメモリセルアレイ５２のリフレッシュ動作を制御する。同様に、ＤＲＡＭメモリ部２−ｎが有する遅延回路５３は、端子６１を介して入力した内部クロックＣＬＫを、設定信号Ｓｎで示される所定時間だけ遅延することにより、内部クロックＤＣＬＫｎとして出力する。ＤＲＡＭメモリ部２−ｎが有する制御回路５１は、内部クロックＤＣＬＫｎに基づいてＤＲＡＭメモリセルアレイ５２のリフレッシュ動作を制御する。
【００２１】
図３は、内部クロックＣＬＫ，ＤＣＬＫ１〜ＤＣＬＫｎの関係を示すタイミングチャートである。図３に示した例では、内部クロックＣＬＫに対する内部クロックＤＣＬＫ１の遅延量は、ゼロに設定されている。また、内部クロックＣＬＫに対する内部クロックＤＣＬＫ２の遅延量は、「Ｔ２−Ｔ１」に設定されている。また、内部クロックＣＬＫに対する内部クロックＤＣＬＫｎの遅延量は、「Ｔｎ−Ｔ１」に設定されている。各ＤＲＡＭメ
モリ部２−１〜２−ｎに関する内部クロックＤＣＬＫ１〜ＤＣＬＫｎの遅延量は、半導体記憶装置１の電源投入直後に設定信号Ｓ１〜Ｓｎとしてモードレジスタ３に設定される。各設定信号Ｓ１〜Ｓｎは、リフレッシュ動作を実行する際に、モードレジスタ３から各データラインＬ１〜Ｌｎを介して各ＤＲＡＭメモリ部２−１〜２−ｎの遅延回路５３に通知される。
【００２２】
このように本実施の形態に係る半導体記憶装置１によれば、リフレッシュ動作を実行するにあたって、各ＤＲＡＭメモリ部２−１〜２−ｎの遅延回路５３は、外部から共通に入力された内部クロックＣＬＫを、ＤＲＡＭメモリ部毎に遅延量を異ならせて各ＤＲＡＭメモリ部２−１〜２−ｎの制御回路５１に入力する。そのため、リフレッシュ動作の開始タイミングが、この遅延量の相違に応じてＤＲＡＭメモリ部２−１〜２−ｎ毎に相違する。従って、リフレッシュ動作時に各ＤＲＡＭメモリ部２−１〜２−ｎに流れる電流が分散されることによって、電源ノイズのピークをずらすことができる。
【００２３】
図４は、リフレッシュ動作において発生する電源ノイズのレベルを示す図である。破線で示すように、ＤＲＡＭメモリ部２−１〜２−ｎのリフレッシュ動作を同時に実行した場合には、高いピークレベルＰＡの電源ノイズＮ０が発生する。これに対し、実線で示すように、各ＤＲＡＭメモリ部２−１〜２−ｎのリフレッシュ動作の開始タイミングをずらすことにより、各電源ノイズＮ１〜ＮｎのピークレベルＰＢはピークレベルＰＡよりも大幅（概ね１／ｎ）に低減される。
【００２４】
その結果、本実施の形態に係る半導体記憶装置１によれば、リフレッシュ動作に起因する電源ノイズが、半導体記憶装置１と共通のプリント配線基板上に実装されている他のＬＳＩに対して、動作の不安定化や信頼性の低下を引き起こす事態を回避することができる。
【００２５】
しかも、プリント配線基板上ではなく各ＤＲＡＭメモリ部２−１〜２−ｎ内に遅延回路５３を設け、これらの遅延回路５３によってリフレッシュ動作のみを制御することによって、読み出しや書き込み等の他の動作には影響を与えることなく、リフレッシュ動作の開始タイミングをずらすことが可能となる。
【００２６】
なお、図３，４に示した例では、内部クロックＣＬＫの１サイクル内においてｎ通りの遅延量を設定したが、この例に限らず、内部クロックＣＬＫの複数サイクル内においてｎ通りの遅延量を設定しても良い。これにより、遅延量の差をより大きく設定できるため、電源ノイズの分散効果を高めることができる。
【００２７】
また、本実施の形態に係る半導体記憶装置１によれば、リフレッシュ動作におけるＤＲＡＭメモリ部２−１〜２−ｎ毎の内部クロックＤＣＬＫ１〜ＤＣＬＫｎの遅延量が、モードレジスタ３に予め設定される。従って、ＤＲＡＭメモリ部の周辺回路の既存の構成に対して大幅な変更を加えることなく、各ＤＲＡＭメモリ部２−１〜２−ｎの遅延回路５３に対して所定の遅延量を簡易に設定することが可能となる。
【００２８】
なお、変形例として、遅延回路５３に接続された外部入力端子を、端子６１〜６４とは別に各ＤＲＡＭメモリ部２−１〜２−ｎに設け、プリント配線基板からその外部入力端子を介して各設定信号Ｓ１〜Ｓｎを遅延回路５３に入力することにより、各遅延回路５３における遅延量を設定することも可能である。
【００２９】
また、本実施の形態に係る半導体記憶装置１によれば、各遅延回路５３の遅延量に関する設定信号Ｓ１〜Ｓｎは、モードレジスタ３から各データラインＬ１〜Ｌｎを介して各ＤＲＡＭメモリ部２−１〜２−ｎに通知される。データラインＬ１〜Ｌｎを経由することに
よって、ＤＲＡＭメモリ部２−１〜２−ｎ毎に個別の設定信号Ｓ１〜Ｓｎを入力することが可能となる。
【符号の説明】
【００３０】
１  半導体記憶装置
２−１〜２−ｎ  ＤＲＡＭメモリ部
３  モードレジスタ
５１  制御回路
５２  ＤＲＡＭメモリセルアレイ
５３  遅延回路
ＣＬＫ，ＤＣＬＫ１〜ＤＣＬＫｎ  内部クロック
Ｌ１〜Ｌｎ  データライン
【図１】
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【図２】
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【図３】
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【図４】
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