(57)【要約】【課題】ゲートリーク電流を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。【解決手段】本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなるヘテロ接合電界効果トランジスタであって、バリア層４とバリア層４の上に形成されたキャップ層５を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極９と、ゲート電極９の側面と半導体層の間に設けられた絶縁膜１０と、を備え、ゲート電極９は、下面のみが半導体層と接触することを特徴とする。【選択図】図１
2011124246.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体からなるヘテロ接合電界効果トランジスタであって、
バリア層と前記バリア層の上に形成されたキャップ層を含む半導体層と、
前記半導体層に下部を埋没するようにして前記半導体層上に設けられたゲート電極と、
前記ゲート電極の側面と前記半導体層の間に設けられた絶縁膜と、を備え、
前記ゲート電極は、下面のみが前記半導体層と接触することを特徴とするヘテロ接合電界効果トランジスタ。
【請求項２】
前記ゲート電極の下面は、前記バリア層の上面と接することを特徴とする、請求項１に記載のヘテロ接合電界効果トランジスタ。
【請求項３】
前記ゲート電極の下面は、前記バリア層内に位置することを特徴とする、請求項１に記載のヘテロ接合電界効果トランジスタ。
【請求項４】
前記ゲート電極の下面は、前記キャップ層内に位置することを特徴とする、請求項１に記載のヘテロ接合電界効果トランジスタ。
【請求項５】
窒化物半導体からなるヘテロ接合電界効果トランジスタであって、
バリア層と前記バリア層の上に形成されたキャップ層を含む半導体層と、
前記半導体層に下部を埋没するようにして前記半導体層上に設けられたゲート電極と、を備え、
前記キャップ層の底部から、前記キャップ層と前記ゲート電極の側面の接触面の上部までの長さが２８ｎｍ以下であることを特徴とする、ヘテロ接合電界効果トランジスタ。
【請求項６】
前記ゲート電極の下面は、前記バリア層の上面と接することを特徴とする、請求項５に記載のヘテロ接合電界効果トランジスタ。
【請求項７】
前記ゲート電極の下面は、前記バリア層内に位置することを特徴とする、請求項５に記載のヘテロ接合電界効果トランジスタ。
【請求項８】
前記ゲート電極の下面は、前記キャップ層内に位置することを特徴とする、請求項５に記載のヘテロ接合電界効果トランジスタ。
【請求項９】
前記ゲート電極は、上部のゲート長が下部よりも短い２段構造であり、
前記ゲート電極の前記上部側面と前記半導体層の間に設けられる絶縁膜をさらに備えた、請求項５〜８のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項１０】
前記ゲート電極を形成するために前記半導体層に設けられるトレンチは順メサ形状であることを特徴とする、請求項５〜８のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項１１】
窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、
（ａ）バリア層の上にキャップ層を形成してこれら２層を半導体層とする工程と、
（ｂ）前記半導体層をエッチングして所定長のトレンチを形成する工程と、
（ｃ）前記トレンチにゲート電極を形成し、前記ゲート電極側面と前記半導体層との間に絶縁膜を形成する工程と、を備えたヘテロ接合電界効果トランジスタの製造方法。
【請求項１２】
窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、
（ａ）バリア層の上にキャップ層を形成してこれら２層を半導体層とする工程と、
（ｂ）前記半導体層をエッチングして所定長のトレンチを形成する工程と、
（ｃ）前記キャップ層の底部から、前記キャップ層と前記ゲート電極の側面の接触面の上部までの長さが２８ｎｍ以下となるように、前記トレンチにゲート電極を形成する工程と、を備えたヘテロ接合電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物を含む半導体からなるヘテロ接合電解効果型トランジスタの構造およびその製造方法に関する。
【背景技術】
【０００２】
従来の窒化物を含む半導体から成るヘテロ接合電界効果トランジスタ（へテロ接合ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、半導体表面に直接ゲート電極を形成した構造では、ゲート電極にパルスの電圧を印加して動作させた場合にドレイン電流が大きく減少してしまう現象（電流コラプス）が発生し、これによって、実際に高周波動作させた際にＤＣ特性から予測できる出力や効率に比べて大きく減少してしまう。電流コラプスは半導体表面に形成されるトラップ準位によって生じるため、これを抑制するためには最も強く電界が掛かるゲート電極／半導体界面を半導体表面から遠ざけることが効果的であり、それにはゲート電極を形成する領域のみエッチングした後にゲート電極を形成するリセスゲート構造とすることが望ましい。さらに、エッチング深さは深ければ深いほど、ゲート電極／半導体界面を半導体表面から遠ざけるため効果が大きい。
【０００３】
しかし、リセスゲート構造を適用するためには、ゲート電極直下の半導体層のエッチング深さを制御性よくエッチングする必要があり、エッチングレートのみで制御することが難しい。この対策として、例えばＡｌＧａＮ／ＧａＮ系へテロ構造を用いたＨＥＭＴの場合には、最表面にエッチング深さと等しいＧａＮキャップ層を形成してＧａＮ／ＡｌＧａＮ／ＧａＮ構造とし、ＧａＮとＡｌＧａＮのエッチングレートの差を用いて選択的にＧａＮキャップ層のみをエッチングする手法が取られている。例えば、非特許文献１に記載されている窒化物半導体からなるヘテロ接合ＦＥＴが、上記の構造に該当している。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】IEEE Electron Device Letters, vol.29, p303, 2008
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載されているように、電流コラプスを抑制するために窒化物半導体からなるヘテロ接合ＦＥＴに深いリセスゲート構造を適用した場合、ＡｌＧａＮバリア層のピエゾ分極の効果が表面近傍まで及ばず、リセスを形成した窒化物半導体層中に存在するn型不純物が活性化することで電子が誘起される。その結果、ゲートリーク電流が増大し、出力や効率の低下につながる耐圧の低下や、ノイズ特性の劣化、信頼性の低下等が生じる。
【０００６】
本発明は、上記のような特性や信頼性の劣化を防ぐためになされたものであり、ゲートリーク電流を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のヘテロ接合電界効果トランジスタは、窒化物半導体からなり、バリア層とバリア層の上に形成されたキャップ層を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極と、ゲート電極の側面と半導体層の間に設けられた絶縁膜と、を備え、ゲート電極は、下面のみが半導体層と接触することを特徴とする。
【０００８】
また、本発明の別のヘテロ接合電界効果トランジスタは、窒化物半導体からなり、バリア層とバリア層の上に形成されたキャップ層を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極と、を備え、キャップ層の底部から、キャップ層とゲート電極の側面の接触面の上部までの長さが２８ｎｍ以下であることを特徴とする。
【０００９】
本発明のヘテロ接合電界効果トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、（ａ）バリア層の上にキャップ層を形成してこれら２層を半導体層とする工程と、（ｂ）半導体層をエッチングして所定長のトレンチを形成する工程と、（ｃ）トレンチにゲート電極を形成し、ゲート電極側面と半導体層との間に絶縁膜を形成する工程と、を備える。
【００１０】
また、本発明の別のヘテロ接合電界効果トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、（ａ）バリア層の上にキャップ層を形成してこれら2層を半導体層とする工程と、（ｂ）半導体層をエッチングして所定長のトレンチを形成する工程と、（ｃ）キャップ層の底部から、キャップ層とゲート電極の側面の接触面の上部までの長さが２８ｎｍ以下となるように、トレンチにゲート電極を形成する工程と、を備える。
【発明の効果】
【００１１】
本発明のヘテロ接合電界効果トランジスタは、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極と、ゲート電極の側面と半導体層の間に設けられた絶縁膜と、を備え、ゲート電極は、下面のみが半導体層と接触することを特徴とする。半導体層と接触する部分をゲート電極の底面のみに制限することにより、リセスゲート構造においてゲートリーク電流を抑制することが出来る。
【００１２】
また、本発明の別のヘテロ接合電界効果トランジスタは、窒化物半導体からなり、バリア層とバリア層の上に形成されたキャップ層を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極と、を備え、キャップ層の底部から、キャップ層とゲート電極の側面の接触面の上部までの長さが２８ｎｍ以下であることを特徴とする。半導体層と接触する部分をゲート電極の底面と側面の一部分に制限することにより、リセスゲート構造においてゲートリーク電流を抑制することが出来る。
【００１３】
本発明のヘテロ接合電界効果トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、（ｂ）半導体層をエッチングして所定長のトレンチを形成する工程と、（ｃ）トレンチにゲート電極を形成し、ゲート電極側面と半導体層との間に絶縁膜を形成する工程と、を備える。ゲート電極はその下面のみが半導体層と接触し、側面は絶縁膜で覆われるように形成することによって、キャップ層が厚いリセスゲート構造であっても、電流コラプス抑制の効果を維持したままゲートリーク電流を十分に低く保つことが可能になる。
【００１４】
また、本発明の別のヘテロ接合電界効果トランジスタの製造方法は、窒化物半導体からなるヘテロ接合電界効果トランジスタの製造方法であって、（ｂ）半導体層をエッチングして所定長のトレンチを形成する工程と、（ｃ）キャップ層の底部から、キャップ層とゲート電極の側面の接触面の上部までの長さが２８ｎｍ以下となるように、トレンチにゲート電極を形成する工程と、を備える。ゲート電極はその下面と側面の一部のみが半導体層と接触し、それ以外は半導体層との間に絶縁膜を形成することによって、キャップ層が厚いリセスゲート構造であっても、電流コラプス抑制の効果を維持したままゲートリーク電流を十分に低く保つことが可能になる。さらに、ゲート電極は側面の一部が半導体層と接触するように形成するため、密着性が増加し信頼性が向上する。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１のヘテロ接合ＦＥＴの断面図である。
【図２】実施の形態１のヘテロ接合ＦＥＴの断面図である。
【図３】実施の形態１のヘテロ接合ＦＥＴの断面図である。
【図４】実施の形態１のヘテロ接合ＦＥＴの断面図である。
【図５】実施の形態１のヘテロ接合ＦＥＴの断面図である。
【図６】実施の形態１のヘテロ接合ＦＥＴの断面図である。
【図７】実施の形態１のヘテロ接合ＦＥＴの断面図である。
【図８】実施の形態１のヘテロ接合ＦＥＴの断面図である。
【図９】実施の形態１のヘテロ接合ＦＥＴの断面図である。
【図１０】実施の形態１のヘテロ接合ＦＥＴの断面図である。
【図１１】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す図である。
【図１２】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す図である。
【図１３】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す図である。
【図１４】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す図である。
【図１５】実施の形態１のヘテロ接合ＦＥＴの製造工程を示す図である。
【図１６】キャップ層膜厚とゲート電流およびゲート電極端電界の関係を示す図である。
【図１７】実施の形態２のヘテロ接合ＦＥＴの断面図である。
【図１８】実施の形態２のヘテロ接合ＦＥＴの断面図である。
【図１９】実施の形態２のヘテロ接合ＦＥＴの断面図である。
【図２０】実施の形態２のヘテロ接合ＦＥＴの断面図である。
【図２１】実施の形態２のヘテロ接合ＦＥＴの断面図である。
【図２２】実施の形態２のヘテロ接合ＦＥＴの製造工程を示す図である。
【図２３】実施の形態２のヘテロ接合ＦＥＴの製造工程を示す図である。
【図２４】実施の形態２のヘテロ接合ＦＥＴの製造工程を示す図である。
【発明を実施するための形態】
【００１６】
（実施の形態１）
＜構成＞
図１は、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの構造を示す断面図である。本実施の形態のヘテロ接合ＦＥＴは、ＳｉＣからなる半絶縁性基板１と、基板１上に形成されたバッファ層２と、バッファ層２上に形成されたＧａＮからなるチャネル層３と、チャネル層３上に形成されたＡｌＧａＮからなるバリア層４と、バリア層４上に形成されたＮｉ／Ａｕからなるゲート電極９及びＧａＮからなるバリア層４よりもバンドギャップの狭いキャップ層５と、を備えている。
【００１７】
さらに、本実施の形態のヘテロ接合ＦＥＴは、ゲート電極９の両側にＴｉ／Ａｌからなるソース電極７及びドレイン電極８を備え、さらに素子分離領域６を備える。
【００１８】
ゲート電極９はキャップ層５のトレンチに下部を埋め込むようにして形成されるリセスゲート構造であり、図１では一例としてゲート電極９の下面がバリア層４に接している。該トレンチはゲート長よりも長く形成され、絶縁膜１０が半導体表面だけでなくキャップ層５とゲート電極９の間にも設けられる。
【００１９】
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴは、バリア層４とバリア層４の上に形成されたキャップ層５を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極９と、ゲート電極９の側面と半導体層の間に設けられた絶縁膜１０と、を備え、ゲート電極９は、下面のみが半導体層と接触することを特徴とする。このように、ゲート電極９はその下面のみが半導体層と接触し、側面は絶縁膜１０で覆われる構造にすることにより、キャップ層５が厚く形成されたリセスゲート構造であっても、電流コラプス抑制の効果を維持したままゲートリーク電流を十分に低く保つことが可能になる。
【００２０】
＜変形例＞
図２〜図１０に示すようなヘテロ接合ＦＥＴの変形例でも、上記の効果を奏する。図２〜図１０において、図１の構成要素と同一又は対応する構成要素には同一の番号を付している。
【００２１】
例えば、図２に示すように、チャネル層３とバリア層４の間にこれらの層を形成する材料よりもバンドギャップが大きい材料（例えばＡｌＮ）からなるスペーサ層１００が形成されても良い。これにより、チャネル層３のバリア層４側に発生する2次元電子ガス１１の閉じ込め効果が大きくなるためキャリア濃度が増大し、また合金散乱も減少するため移動度が向上し、トランジスタの大電流化や高出力化を図ることが出来る。
【００２２】
チャネル層３、スペーサ層１００、バリア層４、キャップ層５のバンドギャップをそれぞれＥ3，Ｅ100，Ｅ4，Ｅ5としたとき、これらがＥ3＜Ｅ4＜Ｅ100、Ｅ5≦Ｅ4という関係にあれば、ヘテロ接合ＦＥＴを動作させ、且つスペーサ層１００による２次元電子ガス１１の濃度及び移動度を向上させ、且つ選択的にゲート電極９の領域のキャップ層５のみを除去することが出来る。よって、必ずしも上記に示したようにキャップ層をＧａＮ、スペーサ層をＡｌＮ、バリア層をＡｌＧａＮとする必要はなく、構成する元素の組成が異なるＡｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る窒化物半導体で構成されていれば良い。
【００２３】
例えば、チャネル層３、スペーサ層１００、バリア層４、キャップ層５を構成する化合物半導体をそれぞれＡｌX3Ｇａ1-X3Ｎ、ＡｌX100Ｇａ1-X100Ｎ、ＡｌX4Ｇａ1-X4Ｎ、ＡｌX5Ｇａ1-X5Ｎとすると、０≦Ｘ3＜１、０≦Ｘ100＜１、０≦Ｘ4＜１、０≦Ｘ5＜１、Ｘ3＜Ｘ4＜Ｘ100、Ｘ5≦Ｘ4という関係を満たせば良い。すなわち、前述した4層のバンドギャップがＥ3＜Ｅ4＜Ｅ100、Ｅ5≦Ｅ4という関係を満たす窒化物半導体で構成されていれば良い。
【００２４】
チャネル層３、スペーサ層１００、バリア層４、キャップ層５は、ＡｌとＧａとＮのうちＮを含む少なくとも２元素から成る窒化物半導体で構成される場合、バリア層４に大きな分極効果が発生するためチャネル層３のバリア層４側に高濃度の２次元電子ガス１１を発生させることができ、トランジスタの大電流化や高出力化に有利である。
【００２５】
さらに言えば、Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２元素から成る化合物で構成される必要もなく、例えばＩｎ，Ａｌ，Ｇａ，ＮのうちＮを含む少なくとも２種類からなる窒化物半導体で構成されていても良い。
【００２６】
また、ヘテロ接合ＦＥＴは、チャネル層３に用いる半導体材料の絶縁破壊電界が高いほど耐圧が高くなる。ＡｌXＧａ1-XＮはＡｌ組成がより高いほどバンドギャップが大きく絶縁破壊電界が高いため、上述のようにチャネル層３をＡｌX3Ｇａ1-X3Ｎで構成する場合、よりＡｌ組成が高い（Ｘ3が１に近い）方が好ましい。また、バリア層４に用いる半導体材料のバンドギャップが大きいほど、バリア層４を介してゲート電極９からヘテロ界面へ流れるゲートリーク電流が抑制されるため、バリア層４として用いるＡｌX4Ｇａ1-X4Ｎも同様に、よりＡｌ組成が高いほうが好ましい（Ｘ3＜Ｘ4）。
【００２７】
また、チャネル層３、スペーサ層１００、バリア層４、キャップ層５は、必ずしも同一組成の１層からなる構造である必要はなく、上述のバンドギャップについての条件を満たす限りにおいてＩｎ組成、Ａｌ組成、Ｇａ組成が空間的に変化していても良いし、これらが異なる数層からなる多層膜でも良い。また、これらの層にはｎ型、ｐ型の不純物が含まれていても良い。
【００２８】
半絶縁性基板１はＳｉＣからなるとしたが、Ｓｉ、サファイア、ＧａＮ、ＡｌＮなどでも良い。ただ、基板１にＧａＮを使用した場合には、バッファ層２を形成しなくてもその上のチャネル層３、スペーサ層１００、バリア層４などを形成することが出来る。従って、基板１の上にバッファ層２を形成する必要はない。
【００２９】
また、図３に示すように、ソース電極７及びドレイン電極８の下側の少なくとも一部の半導体層内には、ｎ型不純物が高濃度にドーピングされたドーピング領域１１０が形成されていても良い。このような構造にすることによって、ソース電極７及びドレイン電極８と半導体層（キャップ層５）との接触抵抗が低減されるだけでなく、チャネル層３のバリア層４側に発生する２次元電子ガス１１（図１参照）とソース／ドレイン電極間の抵抗を低減することができ、トランジスタの高効率化や大電流化による高出力化に有利であり、より好ましい構造といえる。ｎ型不純物としてはＳｉだけでなく、Ｏ，Ｃ，Ｎ空孔等、窒化物半導体中でｎ型の不純物準位を形成する材料がドーピングされる。なお、図中、ドーピング領域１１０は半導体表面からチャネル層３にいたる領域まで形成されているが、必ずしもこの領域に限る必要はなく、その領域が大きくても小さくても、ソース電極７及びドレイン電極８の下側の少なくとも一部の半導体層内に形成されていれば、上述の効果を奏する。
【００３０】
ソース電極７及びドレイン電極８の下側の少なくとも一部の半導体層は、図４に示すように除去されていても構わない。このような構造にすることによって、チャネル層３のバリア層４側に発生する２次元電子ガス１１（図１参照）とソース／ドレイン電極側の抵抗を低減することができ、トランジスタの高効率化や大電流化による高出力化に有利であり、より好ましい構造といえる。なお、図４において、ソース／ドレイン電極の形成のために半導体表面からバリア層４に至る領域までが除去されているが、必ずしもこの領域に限る必要はなく、その領域が大きくても小さくても、ソース電極７及びドレイン電極８の下側の少なくとも一部の半導体層内が除去されていれば上述の効果が得られる。
【００３１】
また、ソース電極７及びドレイン電極８は必ずしもＴｉ／Ａｌである必要はなく、オーミック特性が得られればＴｉ，Ａｌ，Ｎｂ，Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｐｔ，Ｖ，Ｍｏ，Ｗなどの金属、もしくはこれらから構成される多層膜で形成されていても構わない。
【００３２】
ゲート電極９は、その底面がキャップ層５の表面と接していなければ、接している場合に比べて電流コラプスを抑制することが出来るため、ゲート電極９の下面はバリア層４と接していなくても良い。例えば、ゲート電極９の下面がキャップ層５の内部と接触した構造（図５）や、バリア層４の内部と接触した構造（図６）でも良い。ただし、ゲート電極９直下の半導体層のエッチング深さを制御性よくエッチングするためには、構造の異なる層をエッチングする際のレートの違いを用いて行う事が好ましく、その場合には、図１〜図４に示すように、ゲート電極９の底面がバリア層４の上面と接する構造がより好ましい。
【００３３】
また、ゲート電極９は必ずしも断面が四角形である必要はなく、例えば図７に示すようなＴ型やＹ型構造のゲート電極９１でも良い。このような構造にすることにより、ゲート電極９１が半導体と接触する面積を維持したまま、ゲート抵抗を低減することが出来る。図７ではＴ型ゲート電極９１の傘下が絶縁膜１０と接していない構造を示したが、図８に示すように、ゲート電極９１の傘下が絶縁膜１０と接する構造にすることによって、高電圧動作時においてゲート電極９１のドレイン電極８側のエッジ部分に集中する電界を緩和することができ、電流コラプスを抑制すると同時に耐圧を高くすることが出来る。さらに、図９に示すように、絶縁膜１０をゲート電極９１の傘下にのみ形成することによって、ソース電極７とゲート電極９１の間や、ゲート電極９１とドレイン電極８の間に発生する容量を低減することができ、高周波動作時の利得や効率を向上することが出来る。
【００３４】
また、図１〜図９に示した絶縁膜１０は、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉ，Ｚｒ，Ｔａ，Ｖ等のうち少なくとも１種類以上の原子の酸化物、窒化物、酸窒化物など、もしくはこれらから構成される多層膜で形成されていても良い。
【００３５】
また、図１〜図６に示したゲート電極９や図７〜９に示したゲート電極９１は、必ずしもＮｉ／Ａｕである必要はなく、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄ等の金属、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2等のシリサイドやＴｉＮ，ＷＮ，ＴａＮ等の窒化物金属、もしくはこれらから構成される多層膜などで形成されていても構わない。
【００３６】
以上、様々な変形例を述べたが、上述の構造は全て個々に採用する必要はなく、例えば図１０に示すように、それぞれを組み合わせた構造としても良い。
【００３７】
なお、上記にはトランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホール等が形成された構造においてデバイスとして用いられる。
【００３８】
＜製造工程＞
図１１に沿って、本実施の形態のヘテロ接合ＦＥＴの製造工程を説明する。図１１において、図１〜図１０の構成要素と同一又は対応する構成要素には同一の符号を付している。
【００３９】
まず、半絶縁性基板１上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用して、バッファ層２、ＧａＮからなるチャネル層３、ＡｌＧａＮからなるバリア層４、ＧａＮからなるキャップ層５をそれぞれ下から順に形成する（図１１（ａ））。窒化物半導体の原料ガスとなるトリメチルアンモニウム、トリメチルガリウム、トリメチルインジウム、アンモニア、あるいはｎ型ドーパントの原料ガスとなるシランなどの流量や圧力、温度、時間を調整することによって、チャネル層３、バリア層４、キャップ層５を所望の組成、膜厚、ドーピング濃度に形成することができる。
【００４０】
なお、図２のようにスペーサ層１００を設ける場合には、バッファ２上にチャネル層３を成長させた後に、チャネル層３、バリア層４を形成する材料よりバンドギャップが大きい材料からなるスペーサ層１００を形成し、その後スペーサ層１００の上にバリア層４を形成する。
【００４１】
次に、Ｔｉ，Ａｌ，Ｎｂ、Ｈｆ，Ｚｒ，Ｓｒ，Ｎｉ，Ｔａ，Ａｕ，Ｐｔ，Ｖ，Ｍｏ，Ｗなどの金属や、またはこれらから構成される多層膜からなるソース電極７及びドレイン電極８を蒸着法やスパッタ法を用いて堆積し、リフトオフ法により形成する（図１１（ｂ））。
【００４２】
なお、図３に示すヘテロ接合ＦＥＴのようにドーピング領域１１０を設ける場合は、ソース電極７及びドレイン電極８を形成する前に、レジストパターンをマスク１５ｂとして、ソース電極７とドレイン電極８を形成する領域下の少なくとも一部の半導体層に対し、イオン注入法などにより、シリコン等の窒化物半導体に対してｎ型となるイオンを所望の領域に打ち込む。注入ドーズ量は１×１０13〜１×１０17ｃｍ-2、注入エネルギーは１０〜１０００ｋｅＶとする。その後、熱処理を行って注入したイオンを活性化させることによりドーピング領域１１０を形成する（図１２）。
【００４３】
また、図４に示すヘテロ接合ＦＥＴのように、ソース／ドレイン電極の下面をバリア層４内部とする場合は、図１３に示すように、ソース電極７及びドレイン電極８を形成する前にレジストパターンをマスク１５ｃとして、Ｃｌ2などを用いたドライエッチング法などにより、ソース電極７とドレイン電極８を形成する領域の下側の少なくとも一部の半導体層内を除去してトレンチを作成し、該トレンチにソース電極７やドレイン電極８を形成する。
【００４４】
そして、トランジスタを作製する領域外のチャネル層３、バリア層４、キャップ層５に、例えばイオン注入法やエッチングなどを用いて素子分離領域６を形成する（図１１（ｃ））。
【００４５】
次に、レジストパターン等をマスク１５ａとして、Ｃｌ2等を用いたドライエッチング法などにて、ゲート電極９を形成する領域のキャップ層５を除去してリセス領域１２を形成する（図１１（ｄ））。リセス領域１２のゲート長方向の長さは、ゲート電極９のゲート長よりも長い。この工程においてエッチング時間やガス流量を変えてリセス領域１２の深さを調整することにより、図５や図６に示す様々なリセス深さを持つ構造のヘテロ接合ＦＥＴを作製することができる。キャップ層５とバリア層４のＡｌ組成比が異なる場合には、エッチングの際にＣｌ2等の塩素系ガスに加えて例えば酸素やＳＦ6等のフッソ系ガスを用いることによって、選択的にキャップ層５のみエッチングすることができ、エッチング深さの制御性がよくなる。
【００４６】
マスク１５ａを除去した後、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄなどの金属や、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2などのシリサイド、ＴｉＮ，ＷＮ，ＴａＮなどの窒化物金属、またはこれらから構成される多層膜からなるゲート電極９を蒸着法やスパッタ法により堆積し、リフトオフ法などにより形成する（図１１（ｅ））。この際、ゲート電極９のゲート長はリセス領域１２のゲート長方向の長さよりも短く、かつゲート電極９の側面は、リセスエッチングされたキャップ層５の側面とは接触しないように形成される。ここで、キャップ層５のリセス領域１２よりも広いレジストパターンを利用して蒸着法などにより電極を堆積すれば、図８に示す断面形状のゲート電極９が形成される。
【００４７】
そして、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉ，Ｚｒ，Ｔａ，Ｖのうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物など、もしくはこれらから構成される多層膜からなる絶縁膜１０をプラズマＣＶＤ法、ｃａｔ−ＣＶＤ法やスパッタ法によって形成する。
【００４８】
すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４の上にキャップ層５を形成してこれら２層を半導体層とする工程と、（ｂ）半導体層をエッチングして所定長のトレンチを形成する工程と、（ｃ）該トレンチにゲート電極９を形成し、ゲート電極９側面と半導体層との間に絶縁膜１０を形成する工程と、を備える。このように、ゲート電極９はその下面のみが半導体層と接触し、側面は絶縁膜１０で覆われるように形成することによって、キャップ層５が厚いリセスゲート構造であっても、電流コラプス抑制の効果を維持したままゲートリーク電流を十分に低く保つことが可能になる。
【００４９】
以上の方法により、本実施の形態のヘテロ接合ＦＥＴが作製できる。ソース／ドレイン電極７，８形成、素子分離領域６形成、キャップ層５のリセス領域１２形成、ゲート電極９形成、絶縁膜１０形成の順にエピ結晶作製後の製造工程を説明した。しかし、ソース／ドレイン電極７，８形成工程と、素子分離領域６形成工程、ゲート電極９形成工程は必ずしもこの順に行う必要はなく、工程の順番を入れ替えても良い。例えば、ソース／ドレイン電極を形成する前に素子分離領域６を形成しても良いし、ゲート電極９を形成した後に素子分離領域６を形成しても良い。また、リセス領域１２の形成後に絶縁膜１０を形成し、ゲート形成領域の絶縁膜１０を除去した後にゲート電極９を形成しても良い。
【００５０】
すなわち、図１１（ｄ）に示すリセス領域１２のエッチングを行った後に、例えば蒸着法やプラズマＣＶＤ法などを用いて、Ａｌ，Ｇａ，Ｓｉ，Ｈｆ，Ｔｉ，Ｚｒ，Ｔａ，Ｖのうち少なくとも1種類以上の原子の酸化物、窒化物、酸窒化物などからなる絶縁膜１０を堆積する（図１４）。その後、ゲート電極９を形成する領域の絶縁膜１０をレジストマスクや酸化膜マスクなどを介してドライエッチングやウェットエッチングにて除去し、形成するゲート電極９の底部よりも広い開口を有するレジストパターンを利用して、蒸着法により電極金属を堆積してゲート電極９を形成する。その後、絶縁膜１０を半導体表面に覆ってもよい。これにより、図７や図８に示す構造のヘテロ接合ＦＥＴを作製することが出来る。
【００５１】
なお、ゲート電極を形成する領域の絶縁膜１０をエッチングする工程において、レジストパターンの開口がキャップ層５のリセス領域１２よりも狭いため、微細パターンを位置精度良く形成する必要がある。図１１（ｄ）のリセスエッチング後に絶縁膜１０を堆積したリセス領域１２の断面は、絶縁膜１０が厚膜でない場合、図１５（ａ）に示すようにリセス段差を反映した形状となる。この後、絶縁膜１０をエッチバックすればリセス領域の断面は図１５（ｂ）に示す形状となり、バリア層４上にリセス領域１２よりも狭い絶縁膜１０の開口部１６が形成される。この絶縁膜１０の開口部１６よりも広い開口を有するレジストパターンをマスク１５ｄとし（図１５（ｃ））、蒸着法によって電極金属を堆積し、マスク１５ｄを除去すれば、図８に示すゲート構造が形成される（図１５（ｄ））。この後、半導体表面を絶縁膜で覆って保護しても良い。
【００５２】
また、図８に示すヘテロ接合ＦＥＴのゲート構造を形成した後、フッ酸などを用いたウェットエッチングの処理条件（時間や濃度）を調整することによって、ゲート電極の周囲のみに絶縁膜１０を残した図９に示す構造のヘテロ接合ＦＥＴを作製することが出来る。
【００５３】
なお、上述したプロセスは全て個々に採用する必要は無く、夫々を組み合わせたプロセスとしても良い。
【００５４】
以上、トランジスタとして動作する必要最小限の要素について記載したが、最終的には保護膜、配線、バイアホールなどの形成プロセスを経てデバイスとして用いられる。
【００５５】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴは、既に述べたとおり以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴは、バリア層４とバリア層４の上に形成されたキャップ層５を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極９と、ゲート電極９の側面と半導体層の間に設けられた絶縁膜１０と、を備え、ゲート電極９は、下面のみが半導体層と接触することを特徴とする。このように、ゲート電極９はその下面のみが半導体層と接触し、側面は絶縁膜１０で覆われる構造にすることにより、キャップ層５が厚く形成されたリセスゲート構造であっても、電流コラプス抑制の効果を維持したままゲートリーク電流を十分に低く保つことが可能になる。
【００５６】
また、ゲート電極９の下面は、バリア層４の上面と接するものとする。このような構造は、キャップ層５とその下のバリア層４とのエッチングレートの違いを用いて制御性よくキャップ層５のみをエッチングすることが出来るという製造プロセス上の利点を有する。
【００５７】
あるいは、ゲート電極９の下面は、バリア層４内に位置しても良い。このような構造であっても、ゲートリーク電流を低減することができ、ゲート電極９の下面がキャップ層５の表面と接している場合に比べて電流コラプスを抑制することも可能である。
【００５８】
あるいは、ゲート電極９の下面は、キャップ層５内に位置してもよい。このような構造によっても、ゲートリーク電流を低減することができ、ゲート電極９の下面がキャップ層５の表面と接している場合に比べて電流コラプスを抑制することも可能である。
【００５９】
また、本実施の形態のヘテロ接合ＦＥＴの製造方法によれば、既に述べたとおり以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４の上にキャップ層５を形成してこれら2層を半導体層とする工程と、（ｂ）半導体層をエッチングして所定長のトレンチを形成する工程と、（ｃ）該トレンチにゲート電極９を形成し、ゲート電極９側面と半導体層との間に絶縁膜１０を形成する工程と、を備える。このように、ゲート電極９はその下面のみが半導体層と接触し、側面は絶縁膜１０で覆われるように形成することによって、キャップ層５が厚いリセスゲート構造であっても、電流コラプス抑制の効果を維持したままゲートリーク電流を十分に低く保つことが可能になる。
【００６０】
（実施の形態２）
＜構成＞
実施の形態１のヘテロ接合ＦＥＴでは、ゲート電極９は下面のみが半導体層に接触し、その側面は絶縁膜によって半導体層と接触しない構成としたが、実施の形態２のヘテロ接合ＦＥＴでは、ゲート電極９はその側面においてキャップ層５と２８ｎｍ以下の接触高さを持つことを許容する。
【００６１】
＜接触高さ＞
以下に、キャップ層５とゲート電極９の側面での接触高さを２８ｎｍ以下とした根拠について説明する。
【００６２】
図１６は、実際に作製したデバイスを用いてゲート電極に−１０Ｖの電圧を印加した際に、ゲート電極９とドレイン電極８との間に流れた電流値を測定した結果を示している。横軸はキャップ層５の膜厚を表し、縦軸はゲート電流及びゲート電極端電界強度を表している。ＧａＮキャップ層５の厚さが０，２０，５０，１００ｎｍと異なる４種類のデバイスを作製し、ゲート電極９はキャップ層５をリセスエッチングした後にバリア層４上に形成した。その際、ゲート電極９の側壁とキャップ層５の側壁は接触しており、各キャップ層厚さに相当する接触高さを有している。そのため、図１６の横軸は、キャップ層５とゲート電極９の側面での接触高さを表しているともいえる。
【００６３】
キャップ層５が２０ｎｍよりも薄い場合、ゲートリーク電流は２．０×１０-6（Ａ／ｍｍ）以下の十分に低い値であるが、キャップ層５が５０ｎｍより厚くなると、ゲートリーク電流は２桁大きくなって１．０×１０-4（Ａ／ｍｍ）程度になり、耐圧や信頼性の劣化が懸念される。このような大きなゲートリーク電流が発生する要因としては、エピ成長やＨＥＭＴ作製プロセスの過程においてＧａＮキャップ層５中の主に表面側に混入したｎ型不純物によるキャリアが挙げられる。バリア層４との界面側に混入するキャップ層５中のｎ型不純物はバリア層4から分極の効果を受けて空乏化され、キャリアとしては振舞わないため電流リークパスにはならない。それに対して、バリア層４から遠く離れたキャップ層５の表面側では分極の効果が及ばないため、そこに存在するｎ型不純物は空乏化されずキャリアとして振舞うことができ、電流リークパスとなりリーク電流が発生する。
【００６４】
図１６には、ゲートリーク電流の計算値を実測値と併せて示している。この計算では、まず、キャップ層５の表面側に発生するキャリアの濃度を、キャップ層５の厚さが異なる構造に対してポアソン方程式を用いて計算したバンド構造から導いた。続いて、それらを用いてゲート電極９からキャップ層５中にショットキー障壁をトンネルして流れる電流を計算した。最後に、キャップ層５を設けないＨＥＭＴで測定した電流値（実測値）をキャップ層５以外を流れる電流値と仮定し、これをトンネル電流に足し合わせて図１６にゲート電流（計算値）としてプロットした。計算値は実測値とよく一致し、キャップ層５の厚さが２８ｎｍ以上の場合に大きなリーク電流が発生することがわかる。従って、ゲートリーク電流を十分に小さな値に抑えるためには、キャップ層の厚さを２８ｎｍ以下とする必要があるといえる。
【００６５】
さらに、図１６には、ドレイン電極側のゲート電極９の電極端に生じる電界強度をキャップ層５の厚さを変えてデバイスシミュレータで計算した結果も示している。これにより、キャップ層５が厚いほど、ドレイン電極８側のゲート電極９の電極端に生じる電界強度が低減されることが分かる。電流コラプスは、ドレイン電極８側のゲート電極９の電極端に生じる電界強度が弱いほど小さくなるため、キャップ層５を厚くすることで電流コラプスは抑制されることがわかる。
【００６６】
以上より、リーク電流と電流コラプスとはキャップ層５の厚さに対してトレードオフの関係にあり、電流コラプスの抑制という観点からはキャップ層５の厚さはできるだけ厚い方が好ましい。そこで、前述したように図１６の横軸をキャップ層５とゲート電極９の側面における接触高さと見ると、キャップ層５とゲート電極９の側面での接触高さを２８ｎｍ以下にすることでリーク電流を小さくすることが可能となる。
【００６７】
すなわち、電流コラプスを抑制するために厚いキャップ層５を用いた場合、ゲートリセスエッチングによってキャップ層５を除去した後に形成するゲート電極９と、キャップ層５との側面での接触高さが２８ｎｍ以下であれば、リーク電流が小さくなる。さらに、絶縁膜１０をキャップ層５とゲート電極９との側面間に形成すれば、２層間の絶縁をさらに高めてリーク電流を更に低減する。また、キャップ層５の表面を絶縁膜１０で覆うことによって半導体表面のトラップを低減し、電流コラプスをさらに抑制することが可能である。
【００６８】
＜構造例＞
図１７に、本実施の形態のヘテロ接合ＦＥＴの構造例を示す。図１７において、ゲート電極９は下部から上部に向けて細くなる台形形状であり、ゲート電極９とキャップ層５の側面における接触高さ１３は２８ｎｍ以下とする。
【００６９】
このように、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴは、バリア層４とバリア層４の上に形成されたキャップ層５を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極と、を備え、キャップ層５の底部から、キャップ層５とゲート電極９の側面の接触面の上部までの長さは２８ｎｍ以下とする。これにより、厚いキャップ層５を有するリセスゲート構造において、電流コラプスを抑制したままゲートリーク電流を十分に低く保つという効果が得られる。さらに、ゲート電極９はその側面でも半導体層と接触することによって、密着性が増加し信頼性が向上する。
【００７０】
あるいは、ゲート電極９を図１８に示すように上部のゲート長が下部よりも短い２段構造とし、ゲート電極９の上部側面と半導体層（キャップ層）の間に絶縁膜１０を設けてもよい。ゲート電極９の下部（一段目）がキャップ層５と接触する接触高さ１３は２８ｎｍ以下とする。このような構成によっても、低リーク電流と電流コラプスの低減の両立が可能である。
【００７１】
なお、図１７、図１８に示したヘテロ接合ＦＥＴにおけるゲート電極９は、その底面がキャップ層５の表面と接していなければ、接している場合に比べて電流コラプスを抑制することが出来るため、ゲート電極９の下面はバリア層４に接していなくても良い。例えば、ゲート電極９の下面がキャップ層５内に位置する構造（図２０）や、バリア層４内に位置する構造（図２１）でも良い。ただし、図２０に示すようにゲート電極９の下面がキャップ層５内に位置する構造の場合、ゲート電極９の下部に残るキャップ層５の厚さは２８ｎｍ以下とし、ゲート電極９の側面とキャップ層５の接触高さ１３は、２８ｎｍからゲート電極９の下部に残るキャップ層５の厚さ１４を差し引いた高さ以内とすることにより、ゲートリーク電流を低減することができる。
【００７２】
また、図２１に示すようにゲート電極９の下部がバリア層４の内部と接触する構造の場合、ゲート電極９の側面とキャップ層５の接触高さ１３は２８ｎｍ以下で、且つゲート電極の底面と側面が、バリア層４と接触することが望ましい。ただし、ゲート電極直下の半導体層のエッチング深さを制御性よくエッチングする観点からは、構造の異なる層をエッチングする際のレートの違いを用いて行う事が好ましいため、図１７〜図１９に示すようにゲート電極９の底面がバリア層４とキャップ層５との界面近傍付近と接する構造が良い。
【００７３】
＜変形例＞
図１７や図１８に示したヘテロ接合ＦＥＴでは、キャップ層５のリセスエッチング側面が半導体表面に対してほぼ垂直であったが、図１９にはリセスエッチング側面が順メサ形状である例を示す。ゲート電極９とキャップ層５の側面における接触高さ１３を２８ｎｍ以下とすることにより、低リーク電流と電流コラプスの低減の両立が可能となる。
【００７４】
ゲート電極９を形成するために半導体層に設けられるリセス領域１２（トレンチ）を順メサ形状にすると、リセス領域１２の側面を半導体表面に対してほぼ垂直に形成する場合と比べて、図１９（ｂ）に示すようにゲート端の形状が鈍角に形成されるため、電界強度が低減され耐圧向上が可能となる。また、図１９（ｃ）に示すようにリセス側面と底部のなす角をθとすると、ゲート電極９を形成するにあたりレジストパターンの開口寸法に片側−２８／ｔａｎθ（ｎｍ）の余裕ができ（図中１８）、プロセスマージンが広がる。
【００７５】
なお、図１９のようなゲート構造でも、図２０や図２１に示すようにゲート電極９の下面をキャップ層５内部にしたり、バリア層４内部にすることが出来る。
【００７６】
本実施の形態の変形例ではゲート電極９周辺の構造について説明したが、ヘテロ接合ＦＥＴを構成するゲート電極９以外の構成要素については、実施の形態１の変形例で述べたような様々な構成が適用できる。
【００７７】
＜製造工程＞
図２２に沿って、本実施の形態のヘテロ接合ＦＥＴの製造工程を説明する。図２２において、これまでに示した図の構成要素と同一又は対応する構成要素には同一の符号を付している。
【００７８】
実施の形態１のヘテロ接合ＦＥＴの製造工程（図１１）と同様にして、半絶縁性基板１の上にバッファ層２、チャネル層３、バリア層４、キャップ層５を順に形成し、キャップ層５上にソース電極７とドレイン電極８を形成し、素子分離領域６を形成し、キャップ層５にリセス領域１２を形成する。
【００７９】
キャップ層５のリセス領域１２と開口を同じくするレジストマスク１５を写真製版にて形成し（図２２（ａ））、Ｔｉ，Ａｌ，Ｐｔ，Ａｕ，Ｎｉ，Ｐｄなどの金属や、ＩｒＳｉ，ＰｔＳｉ，ＮｉＳｉ2等のシリサイド、ＴｉＮ，ＷＮ，ＴａＮなどの窒化物金属、もしくはこれらから構成される多層膜からなるゲート電極９を蒸着法で堆積する。理想的に考えると、マスク１５の開口を通ってきたゲートメタルとなる粒子はキャップ層５のリセス領域１２に付着堆積して、図２２（ｂ）のようにゲート電極９の側面はキャップ層５のリセス側面と接触する。しかし、現実にはゲートメタルとなる粒子はマスク１５の開口側面にも徐々に付着堆積するため、マスク１５の開口径は徐々に小さくなる。そのため、ゲート電極９の断面形状は図２２（ｃ）に示すように徐々に細くなり、その側面はキャップ層５のリセス側面に接触しなくなる図１７に示すゲート電極９が形成される。
【００８０】
ゲート電極９の中で初期に堆積する下側の部分はキャップ層５と接触するが、その接触高さはせいぜい１０〜１５ｎｍ程度であるため、本実施の形態のヘテロ接合ＦＥＴの条件である２８ｎｍは超えない。ただし、蒸着装置内での蒸着源と試料の位置関係は、堆積粒子が基板面に垂直に入射するように調整することが必要である。
【００８１】
その後、絶縁膜１０を半導体表面に形成すれば、図１７に示すヘテロ接合ＦＥＴが形成される。
【００８２】
このように、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、（ａ）バリア層４の上にキャップ層５を形成してこれら２層を半導体層とする工程と、（ｂ）半導体層をエッチングして所定長のリセス領域１２（トレンチ）を形成する工程と、（ｃ）キャップ層５の底部からキャップ層５とゲート電極９の側面の接触面の上部までの長さが２８ｎｍ以下となるように、リセス領域１２にゲート電極を形成する工程と、を備える。これにより、厚いキャップ層５を有するリセスゲート構造において、電流コラプスを抑制したままゲートリーク電流を十分に低く保つことの出来るヘテロ接合ＦＥＴが作成できる。さらに、ゲート電極９はその側面でも半導体層と接触するように形成するため、密着性が増加し信頼性が向上する。
【００８３】
次に、図１８に示すヘテロ接合ＦＥＴの製造工程について、図２３に沿って説明する。図１７に示すヘテロ接合ＦＥＴの製造工程において図２２（ａ）で示したのと同様に、キャップ層５のリセス領域１２と開口を同じくするレジストマスク１５を写真製版にて形成する（図２３（ａ））。１段目のゲート電極９ａをスパッタ法を用いて堆積し、リフトオフ法などにより形成する。この際、堆積厚さは２８ｎｍ以下とする。ここでスパッタ法を用いるのは、ゲート電極９ａとキャップ層との接触性を良くするためであり、粒子の拡散が蒸着法よりも勝っているために、堆積粒子がマスク１５ｅの側面に付着しにくく、キャップ層５との密着性が良い堆積厚さ２８ｎｍ以下のゲート電極９ａが形成される。
【００８４】
その後、マスク１５ｅを除去し、絶縁膜１０を形成した後にレジストマスクや酸化膜などの絶縁膜マスク１５ｆを用いて図２３（ｂ）に示す開口１６を有するように絶縁膜加工を行い、蒸着法やスパッタ法などを用いて２段目のゲート電極を形成し、図１８に示すヘテロ接合ＦＥＴが形成される。
【００８５】
ここでは、マスク１５ｆを用いて絶縁膜１０を加工し２段目のゲート電極を形成する方法を示したが、図２３（ｃ）に示すように、エッチバックによって絶縁膜１０を薄くして１段目のゲート電極９ａの上に絶縁膜１０の開口１６を形成し、２段目のゲート電極を形成しても良い。さらには、１段目のゲート電極９ａを形成した後、レジストマスクを用いて蒸着法やリフトオフ法で２段目のゲート電極を形成し、その後に絶縁膜１０で覆うという工程でも良い。
【００８６】
次に、図１９に示す構造のヘテロ接合ＦＥＴの製造工程について、図２４に沿って説明する。キャップ層５にリセス領域１２を形成するまでは図１７や図１８に示すヘテロ接合ＦＥＴの製造工程と同様であるが、リセス領域１２が順メサ形状になる条件でキャップ層５をエッチング除去する（図２４（ａ））。レジストを除去した後、開口したバリア層４上面と開口寸法を同じくするレジストパターン１５ｇを形成し、上述した蒸着法によりゲートメタルを堆積し、リフトオフにてゲート金属９を形成する（図２４（ｂ））。キャップ層５のリセス側面が順メサ形状であるため、ゲート電極９の側面はキャップ層５のリセス側面に接触することなく形成できる。この後、絶縁膜１０で半導体表面を覆うことにより、図１９に示す構造のヘテロ接合ＦＥＴが形成される。
【００８７】
図２４（ｃ）は、キャップ層５が順メサ形状にリセスエッチングされた後に、所定開口を有するレジストパターン１５ｇが形成され、ゲート電極９が堆積された状態を示している。この図において、ゲート電極９の側面はキャップ層５のリセス側面と接触しておらず、接触高さ１３は０ｎｍである。図２４（ｄ）は接触高さ１３が２８ｎｍの場合を示している。バリア層４の表面と順メサにリセスエッチングされた側壁面とのなす角１７をθとすると、接触高さ１３が２８ｎｍの場合（図２４（ｄ））のレジストパターン１５ｇの開口寸法は、接触高さが０ｎｍの場合に比べて（図２４（ｃ））開口片側で−２８／ｔａｎθｎｍ広くなる（図中１８）。
【００８８】
図１６より、低いゲートリーク電流を得るにはゲート電極９の側面とリセスされたキャップ層５との接触高さ１３が２８ｎｍ以下とする必要があるが、キャップ層５のリセス領域を順メサ形状にすることにより、レジストパターン１５ｇの開口寸法には片側で−２８／ｔａｎθｎｍの余裕を持たせることができ、製造プロセスマージンの拡張に寄与する。
【００８９】
なお、図２０に示すようにゲート電極９の下面がキャップ層５内部に位置する構造の場合は、キャップ層５をリセスエッチングする工程において、エッチングせずに残すキャップ層５の厚さ１４と、ゲート電極９の側面とキャップ層５の接触高さ１３の和が２８ｎｍ以下となるように、残すキャップ層５の厚さ１４と接触高さ１３を調整する必要がある。残すキャップ層５の厚さ１４を２８ｎｍにすると、接触高さ１３は０ｎｍにする必要があり、ゲート電極９は下面のみがリセス面と接触する図５のような構造となる。あるいは、キャップ層５に順メサ形状のリセスエッチングを行い、ゲート電極９の下面のみがリセス領域と接触するような構造となる。
【００９０】
図２１に示すようにリセスエッチングをバリア層４まで行った場合、ゲート電極９とバリア層４の側面は密着してよく、ゲート電極９とキャップ層５の側面での接触高さ１３を２８ｎｍ以下にする必要がある。そのため、例えば図２３に示したように、リセス領域１２の底面に２８ｎｍ以下の一段目のゲート電極９ａを形成し、その後、リセス領域１２よりも狭い開口を有するマスクや、あるいは絶縁膜のエッチバックによって、一段目のゲート電極９ａよりも細い形状を有する２段目のゲート電極を形成すればよい。
【００９１】
なお、上述したプロセスは全て個々に採用する必要は無く、夫々を組み合わせたプロセスとしても良い。また、上記にはトランジスタとして動作する必要最小限の要素しか記載していないが、最終的には保護膜、配線、バイアホール等が形成された構造においてデバイスとして用いられる。
【００９２】
＜効果＞
本実施の形態のヘテロ接合ＦＥＴによれば、既に述べたとおり以下の効果を奏する。すなわち、本実施の形態のヘテロ接合ＦＥＴは、窒化物半導体からなるヘテロ接合ＦＥＴであって、バリア層４とバリア層４の上に形成されたキャップ層５を含む半導体層と、半導体層に下部を埋没するようにして半導体層上に設けられたゲート電極９と、を備え、キャップ層５の底部から、キャップ層５とゲート電極９の側面の接触面の上部までの長さは２８ｎｍ以下とする。これにより、厚いキャップ層５を有するリセスゲート構造において、電流コラプスを抑制したままゲートリーク電流を十分に低く保つという効果が得られる。さらに、ゲート電極９はその側面でも半導体層と接触することによって、密着性が増加し信頼性が向上する。
【００９３】
ゲート電極９の下面は、バリア層４の上面と接することとする。このような構造は、キャップ層５とその下のバリア層４とのエッチングレートの違いを用いて制御性よくキャップ層５のみをエッチングすることが出来るという製造プロセス上の利点を有する。
【００９４】
あるいは、ゲート電極９の下面は、バリア層４内に位置しても良い。このような構造であっても、ゲートリーク電流を低減することができ、ゲート電極９の下面がキャップ層５の表面と接している場合に比べて電流コラプスを抑制することも可能である。
【００９５】
また、ゲート電極９の下面は、キャップ層５内に位置しても良い。このような構造であっても、ゲート電極９の下面がキャップ層５の表面と接している場合に比べて電流コラプスを抑制することができる。また、ゲート電極９の下部に残るキャップ層５の厚さを２８ｎｍ以下とし、ゲート電極９の側面とキャップ層５の接触高さ１３を、２８ｎｍからゲート電極９の下部に残るキャップ層５の厚さ１４を差し引いた高さ以内とすれば、ゲートリーク電流の低減も可能である。
【００９６】
また、本実施の形態のヘテロ接合ＦＥＴにおいて、ゲート電極９は上部のゲート長が下部よりも短い２段構造であり、ゲート電極９の上部側面と半導体層の間に設けられる絶縁膜１０をさらに備える事とする。これにより、厚いキャップ層５を有するリセスゲート構造において、電流コラプスを抑制したままゲートリーク電流を十分に低く保つという効果が得られる。さらに、ゲート電極９の下部が半導体層と接触することによって、密着性が増加し信頼性が向上する。
【００９７】
また、ゲート電極９を形成するために半導体層に設けられるリセス領域１２（トレンチ）は順メサ形状としても良い。このような構造にすると、リセス領域１２の側面を半導体表面に対してほぼ垂直に形成する場合と比べて、ゲート端の形状が鈍角に形成されるため、電界強度が低減され耐圧向上が可能となる。また、ゲート電極９を形成するにあたりレジストパターンの開口寸法に一定の余裕が形成され、プロセスマージンが広がる。
【００９８】
また、本実施の形態のヘテロ接合ＦＥＴの製造方法によれば、すでに述べたとおり以下の効果を奏する。すなわち、本実施の形態の窒化物半導体からなるヘテロ接合ＦＥＴの製造方法は、窒化物半導体からなるヘテロ接合ＦＥＴの製造方法であって、（ａ）バリア層４の上にキャップ層５を形成してこれら２層を半導体層とする工程と、（ｂ）半導体層をエッチングして所定長のリセス領域１２（トレンチ）を形成する工程と、（ｃ）キャップ層５の底部からキャップ層５とゲート電極９の側面の接触面の上部までの長さが２８ｎｍ以下となるように、リセス領域１２にゲート電極を形成する工程と、を備える。これにより、厚いキャップ層５を有するリセスゲート構造において、電流コラプスを抑制したままゲートリーク電流を十分に低く保つことの出来るヘテロ接合ＦＥＴが作成できる。さらに、ゲート電極９はその側面でも半導体層と接触するように形成するため、密着性が増加し信頼性が向上する。
【符号の説明】
【００９９】
１  半絶縁性基板、２  バッファ層、３  チャネル層、４  バリア層、５  キャップ層、６  素子分離領域、７  ソース電極、８  ドレイン電極、９，９ａ，９１  ゲート電極、１０  絶縁膜、１２  リセス領域、１５  マスク、１００  スペーサ層、１１０  ドーピング領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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