(57)【要約】【課題】本発明は主としてプラズマ表示技術に関するものであり、発光のデューティサイクル変調（パルス幅変調）に基づき、プラズマ表示パネルなどのマトリックスディスプレイに表示される画像の輝度ならびに（または）画質を高めるビデオ画像処理方法及び当該方法を実現するビデオ画像処理装置を提供する。【解決手段】画像の画素に対応するセルと呼ばれる発光素子から構成される複数のラインを備える表示装置上に表示するビデオ画像を処理する方法であって、前記セルが発光動作をしている間に、１つの動画フレームの持続期間を、複数のサブフィールド期間に分割するステップと、サブフィールド期間を、前記複数ラインをライン毎に走査するアドレス期間と、維持期間と、消去期間とに分割するステップとから成り、前記アドレス期間において、アドレス時間がライン毎に異なることを特徴とするビデオ画像処理方法。【選択図】図４
2011227535.tif 000002
【特許請求の範囲】
【請求項１】
画像の画素に対応するセルと呼ばれる発光素子から構成される複数のラインを備える表示装置上に表示するビデオ画像を処理する方法であって、
ビデオフレームの期間が、前記セルが発光のため駆動可能な複数のサブフィールド期間に分割され、
サブフィールド期間が、前記複数ラインをライン毎に走査するアドレス期間と、維持期間と、消去期間とに分割され、
前記アドレス期間において、アドレス時間が、ライン毎の平均アドレス期間とライン数依存した速度係数とによってライン毎に異なることを特徴とするビデオ画像処理方法。
【請求項２】
請求項１記載のビデオ画像処理方法であって、
サブフィールドＳＦ毎のアドレス期間Ｔａｄは、
【数９】
2011227535.tif 000010
の式により与えられ、
ただし、Ｎは前記表示装置の合計のライン数、Ｔｌ（ｎ，ＳＦ）はライン毎のアドレス時間をそれぞれ表し、
前記Ｔｌ（ｎ，ＳＦ）は、ラインｌ毎の平均アドレス時間をＴｌ（ＳＦ）、速度係数と呼ばれるライン番号に依存した関数をｆ（ｎ）としたとき、Ｔｌ（ｎ，ＳＦ）＝Ｔｌ（ＳＦ）×ｆ（ｎ）によって定義される、ことを特徴とする方法。
【請求項３】
請求項２記載のビデオ画像処理方法であって、
前記速度係数ｆ（ｎ）は、速度係数ｆｈ（ｎ）を与えるパネル同質性と、速度係数ｆｐ（ｎ）を与えるプライム処理効率と、速度係数ｆｓ（ｎ）を与える維持期間効率との各特性の少なくとも１つ以上の関数であることを特徴とする方法。
【請求項４】
請求項３記載のビデオ画像処理方法であって、
前記速度係数ｆ（ｎ）は、プライム処理が各サブフィールドに適用されるとき、
【数１０】
2011227535.tif 000011
に等しいことを特徴とする方法。
【請求項５】
請求項３記載のビデオ画像処理方法であって、
前記速度係数ｆ（ｎ）は、プライム処理が各サブフィールドに先行して行われないとき、
【数１１】
2011227535.tif 000012
に等しいことを特徴とする方法。
【請求項６】
請求項２記載のビデオ画像処理方法であって、
前記速度係数ｆ（ｎ）は、放電遅延時間を測定し、全体の速度係数を確定するために前記放電遅延時間の最大値を各ラインに設定することによって、実験的に決定されることを特徴とする方法。
【請求項７】
請求項２乃至６いずれか一項記載のビデオ画像処理方法であって、
前記速度係数ｆ（ｎ）は、所与のパネル技術に対して一括して決定され、パネル制御装置のメモリに記録されることを特徴とする方法。
【請求項８】
画像の画素に対応するセルと呼ばれる発光素子から構成される複数のラインと、前記セルを駆動する駆動回路とを備える表示装置上に表示するビデオ画像を処理する装置であって、
当該装置は、
ＲＧＢデータを受信し、平均パワー値を計算する平均パワー測定回路と、
各ラインに係る速度係数を格納するメモリを有するＰＷＥ（Ｐｅａｋ  Ｗｈｉｔｅ  Ｅｎｈａｎｃｅｍｅｎｔ）制御回路であって、前記計算された平均パワー値を受信し、前記平均パワー値に基づきライン毎の平均アドレス期間を計算し、ラインのアドレス期間が前記ライン毎の平均アドレス期間と前記ラインに係る速度係数とに依存するようにアドレッシング信号を出力するＰＷＥ制御回路と、
を有することを特徴とする装置。
【請求項９】
請求項８記載の装置であって、
前記メモリは、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）またはルックアップテーブル（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）であることを特徴とする装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に表示するためのビデオ画像（ｖｉｄｅｏ  ｐｉｃｔｕｒｅｓ）処理方法ならびに当該方法を実行するための装置に関し、特に、発光のデューティサイクル変調（パルス幅変調）に基づき、プラズマ表示パネルなどのマトリックスディスプレイに表示される画像の輝度ならびに（または）画質を高める方法に関する。
【背景技術】
【０００２】
現在のプラズマ技術は、大画面・薄型・広視野角のフラットカラーパネルを実現した。その画面サイズは、従来のＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）プラウン管より、はるかに大きなサイズとすることが可能である。
【０００３】
近年のヨーロッパのテレビでは、技術研究の多くは画質の向上に向けられてきた。したがって、プラズマ技術のような新しい技術も、従来からある標準的テレビ技術以上の画質が求められている。この画質の決定は、以下のいくつかのパラメータに分解されうる。
（１）  パネルの高応答忠実性
高い応答忠実性（ｒｅｓｐｏｎｓｅ  ｆｉｄｅｌｉｔｙ）をもったパネルでは、黒のスクリーン上でその中央の１点の画素のみスイッチオンすることも可能である。さらに、このパネルは優れた同質性を満たす必要がある。それを高めるために、短時間ではあるが、定期的にパネルの全セルを励起させるための、いわゆる「プライム処理（ｐｒｉｍｉｎｇ）」が行われる。しかしながら、セルの励起は発光により特徴づけされるので、プライム処理によって、ブラックレベル（ｂｌａｃｋ  ｌｅｖｅｌ）に変化が生じる可能性がある。したがって、プライム処理によるこの方法は、控えめに利用される必要がある。
（２）  スクリーンの高輝度
これは、パネルのデッドタイム、すなわち、光が生じない時間の影響を受け、このデッドタイムはアドレス時間と消去時間からほぼなる。
（３）  暗室における高コントラスト比
これは、ブラックレベルと輝度との関係（輝度／ブラックレベルの比）に影響を受ける。応答忠実性を向上させるために、プライム処理を利用することは、同時にコントラスト比を低減させることになる。
【０００４】
これらすべてのパラメータは互いに密接にリンクしており、最高の画質を提供するためには、最適な組み合わせが選択される必要がある。
【０００５】
プラズマディスプレイパネル（ＰＤＰ）では、「ＯＮ」と「ＯＦＦ」の２状態からなる放電セルのドットマトリックスが利用されている。発光のアナログ的制御によって階調が表示されるＣＲＴやＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）と異なり、ＰＤＰでは、１フレームあたりの発光パルス数を変えることによって、階調が制御される。そのため、各フレームは「サブフィールド（ｓｕｂ−ｆｉｅｌｄｓ）」と呼ばれるいくつかの期間に分割される。
【０００６】
この発光パルスを生成するために、プラズマと呼ばれる、ガス中での電子放電が行われ、生成された紫外線の放射によって、カラー蛍光体が発光する。
【０００７】
ＡＤＳ（Ａｄｄｒｅｓｓ  Ｄｉｓｐｌａｙ  Ｓｅｐａｒａｔｅｄ）のような既存の方式と同様に、標準的なアドレス処理方式では、フィールド期間の基本サイクルのすべてが、次々と実行される。どの画素が発光されるかを決めるために、アドレス処理（走査処理）と呼ばれる第１の選択動作によって、発光されるべきセルが帯電される。プラズマの各セルは、長時間電荷を蓄えるためのキャパシタとみなすことができる。それから、発光している間に「維持処理（ｓｕｓｔａｉｎ）」と呼ばれる動作が、セルの電荷に加えられる。第１の選択動作でアドレスされたセルでは、２つの電荷が与えられ、その電荷が当該セルの２つの電極の間に発火電圧を生じさせる。これによって、当該セルは各サブフィールドの維持動作の間発光を維持することができる。
【０００８】
最後に、消去操作により、新たなサイクルへの準備のため、蓄えられているすべての電荷が消去される。
【０００９】
上述のように、ＰＤＰでは、フレーム当りの発光パルス数を変化させることによって階調制御が行われる。
【００１０】
この時間変調は、人間の認識能力に対応して設定された各期間において、肉眼により統合される。動画処理の分野では、輝度レベルは通常８ビット表示によりなされる。本発明の実施例においても、説明の簡単化のために、この８ビット表示が採用される。
【００１１】
この８ビット表示では、各輝度レベルは、
１−２−４−８−１６−３２−６４−１２８
の８ビットの組み合わせによって表現される。
【００１２】
ＰＤＰ技術で、このような符号化手法を実現するために、１つのフレーム期間は、８つの発光期間（サブフィールド）に分割される。各発光期間は上述の８ビットのうちの１つに対応している。「２」のビットに対する発光パルス数は、「１」のビットの２倍とされ、以下同様となる。この８個の期間によって、これらを組み合わせ、２５６階調表示が可能となる。この階調を生成するために使われる標準的な方式は、ＡＤＳ（Ａｄｄｒｅｓｓ  Ｄｉｓｐｌａｙ  Ｓｅｐａｒａｔｅｄ）方式に基づいている。このＡＤＳ方式では、すべての動作がパネル全体に対して別々の時間に行われる。図１は、８ビット符号化に基づくＡＤＳ方式の一例を表している。ここでは、当該フレームの始めに１度だけプライム処理がなされる。
【００１３】
図２に示されるように、ＳＦ１，  ＳＦ２，  ＳＦ３，…，  ＳＦ８の各サブフィールドは、消去期間、アドレス期間、維持期間とからなる。図２から、アドレス期間を除いて、すべての動作がパネル全体に一様になされることがわかる。すでに述べたように、アドレス期間はライン毎の選択動作である。トータルのアドレス期間の長さは、通常アドレス時間と呼ばれ、図２では、  Ｔａｄによって表されている。標準的なパネルでは、各ラインに要するアドレス時間  Ｔｌは同じと考えられるので、アドレス時間  Ｔａｄは、各ラインに使われるアドレス時間  Ｔｌに、トータルのライン数Ｎを掛け合わせた時間となる。図３に、このことが示されている。
【００１４】
図３では、所与のサブフィールドに対して、各ラインへのアドレス動作が同一の時間  Ｔｌでなされていることが示されている。このとき、サブフィールドあたりの全アドレス時間は、
Ｔａｄ＝  Ｎ×Ｔｌ
となる。ただし、Ｎはアドレス処理されるラインの総数を表す。
【００１５】
実際、プラズマ電界で起こりうる唯一の変動は、サブフィールドそれ自体に依存したものである。すなわち、ライン毎のアドレス時間は、１つのサブフィールドの書き込み段階では同じ長さであるが、そのアドレス時間はサブフィールド間では異なる長さとなる。
【００１６】
表１は、実際の製品でのフレキシブルなアドレス処理の一例を表している。
【００１７】
【表１】
2011227535.tif 000003
表１に示される例では、サブフィールドの重みが増すにつれて、アドレス時間は短くなっている。これは、サブフィールドがより長い維持期間を持つほど、アドレス処理の効率が高くなるということに起因する。したがって、アドレス時間は、電源管理に依存して変化しうる。入力される画像の平均パワーレベル（ＡＰＬ）が減少するほど、維持処理は増加し、サブフィールドあたりのアドレス時間は、表２にあらわされるように減少する。
【００１８】
【表２】
2011227535.tif 000004
このことから、アドレス時間は、サブフィールドの総数  ＳＦと平均パワーレベル  ＡＰＬ（％）との２変数の関数
Ｔｌ＝  ｆ（ＳＦ，  ＡＰＬ）
として表すことができる。
【００１９】
しかしながら、標準的パネルのアドレス時間は、プライム処理、維持処理などの動作の影響だけでなく、パネルが同質でないという事実があるにも関わらず、ライン間で同じになる。
【発明の概要】
【発明が解決しようとする課題】
【００２０】
本発明の第１の課題としては、より長い維持処理やより多くのサブフィールドが利用できるよう、より高速なアドレス処理によってデッド時間を減少させることにより、パネルの輝度及び（または）画質を向上させること、第２の課題としては、高解像度（アドレスドライバの半分）においても、単一走査プラズマで必要とされるアドレス時間のさらなる最適化によって、コストを低減すること、あるいは第３の課題としては、現在利用されている動的アドレス方法の代替手段を提供することにある。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、本発明は、以下の特徴を有する課題を解決するための手段を採用している。
【００２２】
請求項１に記載された発明は、画像の画素に対応するセルと呼ばれる発光素子から構成される複数のラインを備える表示装置上に表示するビデオ画像を処理する方法であって、前記セルが発光動作をしている間に、１つの動画フレームの持続期間を、複数のサブフィールド期間に分割するステップ、及び、サブフィールド期間を、前記複数ラインをライン毎に走査するアドレス期間と、維持期間と消去期間とに分割するステップから成り、前記アドレス期間において、アドレス時間がライン毎に異なることを特徴とするビデオ画像処理方法である。
【００２３】
請求項２に記載された発明は、請求項１記載のビデオ画像処理方法において、前記サブフィールド毎のアドレス期間  Ｔａｄ（ＳＦ）は、
【数４】
2011227535.tif 000005
の関係式を満足し、ただし、Ｎは前記表示装置のライン数、Ｔｌ（ｎ，  ＳＦ）はライン毎のアドレス時間をそれぞれ表し、前記ライン毎のアドレス時間  Ｔｌ（ｎ，  ＳＦ）は、ラインあたりの平均アドレス時間を  Ｔｌ（ＳＦ）、速度係数と呼ばれるライン番号に依存した関数を  ｆ（ｎ）としたとき、Ｔｌ（ｎ，  ＳＦ）  ＝  Ｔｌ（ＳＦ）×ｆ（ｎ）によって定義される、ところの方法。
【００２４】
請求項３に記載された発明は、請求項２記載のビデオ画像処理方法において、前記速度係数  ｆ（ｎ）は、パネル同質性による速度係数  ｆｈ（ｎ）と、プライム処理効率による速度係数  ｆｐ（ｎ）と、維持期間効率による速度係数  ｆｓ（ｎ）との特性の少なくとも１つ以上からなる関数であることを特徴とする。
【００２５】
請求項４に記載された発明は、請求項３記載のビデオ画像処理方法において、前記速度係数  ｆ（ｎ）は、プライム処理が各サブフィールドに適用されるとき、
【数５】
2011227535.tif 000006
の等式を満足することを特徴とする。
請求項５に記載された発明は、請求項３記載のビデオ画像処理方法において、前記速度係数  ｆ（ｎ）は、プライム処理が各サブフィールドに先行して行われないとき、
【数６】
2011227535.tif 000007
の等式を満足することを特徴とする。
【００２６】
請求項６に記載された発明は、請求項２記載のビデオ画像処理方法において、前記速度係数  ｆ（ｎ）は、放電遅延時間（ＤＬＴ）を測定し、全体の速度係数を確定するために利用される前期放電遅延時間の最大値を、各ラインに設定することによって、実験的に決定されることを特徴とする。
【００２７】
請求項７に記載された発明は、請求項１乃至６のうち、いずれか一項記載のビデオ画像処理方法において、前記速度係数  ｆ（ｎ）は、所与のパネル技術に対して一括して決定され、パネル制御装置の記憶部に記録されることを特徴とする。
【００２８】
請求項８に記載された発明は、入力としてＲＧＢデータを受け取り計算をし、平均パワー値を出力する平均パワー測定回路と、入力として前記平均パワー値を受け取る、請求項２に定義されるような各ラインに関する速度係数を記録するための記憶部を有する  ＰＷＥ（Ｐｅａｋ  Ｗｈｉｔｅ  Ｅｎｈａｎｃｅｍｅｎｔ）制御回路とよりなる、表示装置上にビデオ画像を表示するためのビデオ画像処理装置である。
【００２９】
請求項９に記載された発明は、請求項８記載のビデオ画像処理装置において、前記記憶部は、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）または参照テーブル（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）であることを特徴とする。
【発明の効果】
【００３０】
上述のように本発明の実施形態によれば、発光のデューティサイクル変調（パルス幅変調）に基づき、プラズマ表示パネルなどのマトリックスディスプレイに表示される画像の輝度ならびに（または）画質を高めるビデオ画像処理方法及び当該方法を実現するビデオ画像処理装置を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】従来技術による、ＡＤＳ手法によるサブフィールド形成を説明するための図である。
【図２】従来技術による、上記サブフィールドに対する動作を詳細に示した図である。
【図３】従来技術による、標準的アドレス波形を示した図である。
【図４】本発明の実施形態に従ったアドレス波形を示した図である。
【図５】本発明の実施形態に従った封止前のパネル構造を表した概略図である。
【図６】本発明の実施形態に従った封止後のパネル構造を表した概略図である。
【図７】本発明の実施形態に従ったパネル同質性に関する速度係数の一例を表すグラフである。
【図８】本発明の実施形態に従ったプライム処理に関する速度係数の一例を表すグラフである。
【図９】本発明の実施形態に従った書き込み処理に関する速度係数の一例を表すグラフである。
【図１０】本発明の実施形態に従ったプライム処理がなされているケースでの全体の速度係数の一例を表すグラフである。
【図１１】本発明の実施形態に従ったプライム処理がなされていないケースでの全体の速度係数の一例を表すグラフである。
【図１２】本発明の実施形態に従ったプライム処理がなされているケースでのアドレス速度の一例を表すグラフである。
【図１３】本発明の実施形態に従ったプライム処理がなされていないケースでのアドレス速度の一例を表すグラフである。
【図１４】本発明の実施形態に従ったビデオ画像処理装置の構造に関するブロック図である。
【発明を実施するための形態】
【００３２】
本発明の実施の形態について図面とともに説明する。
【００３３】
図４において、Ｌ１，  Ｌ２，  Ｌ３，…，  Ｌ（Ｎ−１），  ＬＮの各ラインに対応して、アドレスパルスの長さ  Ｔｌ，１，  Ｔｌ，２，  Ｔｌ，３，…，  Ｔｌ，ｎ−１，  Ｔｌ，ｎが示すように、アドレス期間の長さはライン毎に異なっている。
【００３４】
この場合、サブフィールドあたりのトータルのアドレス時間  Ｔａｄ（ＳＦ）は、ライン総数をＮで表すとき、
【数７】
2011227535.tif 000008
となる。ここで、Ｔｌ（ｎ，  ＳＦ）は、ラインあたりの平均アドレス時間を  Ｔｌ（ＳＦ）と、速度要因と呼ばれるライン番号ｎの関数を  ｆ（ｎ）と表したとき、
Ｔｌ（ｎ，  ＳＦ）  ＝  Ｔｌ（ＳＦ）×ｆ（ｎ）
として定義される。このとき、平均アドレス時間  Ｔｌ（ＳＦ）は、例えば表２に示されるような既知の標準的アドレス時間に一致し、同様のルールに従うことになる。
【００３５】
ラインあたりのアドレス時間に関して、３種類の依存性がある。すなわち、
（１）  パネル同質性依存
このパラメータは、パネルはスクリーン全体で同一の動作はしないという事実に関するものである。
（２）  プライム処理効率依存性
プライム処理は、高速の書き込みを可能とするが、その効率は（パネル技術に依存して）時間とともに低下する。
（３）  維持処理効率依存性
書き込み動作の直後に、維持動作が行われる。書き込み動作の効率は、パネルの容量効果と関連しているので、維持動作への遅延に従い変化する。
【００３６】
上記各パラメータの影響について以下で詳述される。
［パネル同質依存性］
図５に示されるように、プラズマパネルは、背面板１の上に隔壁２が設置されることにより形成される。隔壁２は各セルを画成している。データ電極が隔壁間に配置され、ＲＧＢの３色をなす発光体３により覆われている。また、シール４が背面板１の両端に設置されている。シール４の高さは、隔壁２よりも高くなるよう形成されている。さらに、プラズマパネルはライン電極を含む前面板５を有する。
【００３７】
このような構成において、背面板１上に垂直方向に設置されたデータ電極と、前面板５上に水平方向に設置されたライン（走査）電極との間の放電により、書き込み動作が行われる。したがって、その放電効率は、隔壁２の高さによって決まる背面板１と前面板５との距離に依存することになる。この距離はパネル上で一定になるよう構成されるべきものであるが、技術上の制約から、そのようになっていない場合もある。実際、背面板１と前面板５との距離は、シール４は隔壁２よりも高いので、その端部においてより大きくなる傾向がある。図６は、このような状況を描いている。図６で示されるように、データ電極と走査電極との距離は、パネル端部において最も大きくなっており、その長さは、シール４の高さに等しくなっている。そして、パネル中央部に進むに従い減少し、中央部で隔壁２の高さに一致し、最小となる。さらに、アドレス時間はその距離に従って増加するので、図７に示されるような、ライン上の各位置での速度係数を与える関数によって、パネル同質性に関する速度係数  ｆｈ（ｎ）を表すことができる。この曲線は、４８０本のラインを有する単一走査  ＷＶＧＡパネルに対して、パネル上のすべてのラインを上から下に次々とアドレスすることによって得られたものである。しかしながら、異なるライン数、逆順序でのアドレス動作、デュアル走査など他の形態が用いられてもよい。
【００３８】
［プライム処理効率］
一般に、書き込み動作の前には、書き込み処理の向上のために、プライム処理と呼ばれるセルの予備イオン化がなされる。プライム処理では、セルを活性させるために、電荷がセル内部に与えられる。明らかに、電荷は時間とともに減少するので、このプライム処理の効率も時間とともに低下する。すなわち、プライム処理の直後に書き込まれた最初のラインは、最後に書き込まれるラインよりも高速なアドレス処理が可能となる。このため、対応するプライム処理効率に関する速度係数  ｆｐ（ｎ）は、図８に描かれるようなグラフとなる。
【００３９】
［アドレス処理効率と維持動作］
書き込み動作は、後で維持されるセル内部の電荷生成に基づいている。プライム処理にて予備放電される電荷と同様に、維持動作が行われる前に、書き込み電荷も同様に減少する。すなわち、維持期間の直前にある最終ラインは、最初のラインを含む他のラインより、高速でのアドレス処理が可能である。このため、対応する書き込み効率に関する速度係数  ｆｓ（ｎ）は、図９に描かれるようなグラフとなる。
【００４０】
本発明によると、全体の速度係数は、上述の速度係数の１つ以上の組み合わせとして表すことができる。特に、全体の速度係数は、同一出願人によるＷＯ００／４６７８２での実施例に示されるように、プライム処理が各サブフィールドに先行して行われているかどうかに依存して決定される。
【００４１】
プライム処理がサブフィールドに先行して行われているとき、全体の速度係数ｆＰＳＦ（ｎ）  は、上述された３つの速度係数の組み合わせとして、
ｆＰＳＦ（ｎ）  ＝  ｆｈ（ｎ）×ｆｐ（ｎ）×ｆｓ（ｎ）
のように表すことができる。この全体速度係数は、図１０に描かれるようなグラフとなる。
【００４２】
一方、プライム処理が各サブフィールドに先行して行われていない場合、全体速度係数  ｆＲＳＦ（ｎ）は、パネル同質性に関する速度係数  ｆｈ（ｎ）と書き込み効率に関する速度係数  ｆｓ（ｎ）との２つの組み合わせとして、
ｆＲＳＦ（ｎ）  ＝  ｆｈ（ｎ）×ｆｓ（ｎ）
のように表すことができる。この全体速度係数は、図１１に描かれるようなグラフとなる。
【００４３】
明らかに、パネル技術に依存して、前述の速度係数の関数は異なる動作をし、全体速度係数の曲線形状に直接的な影響を及ぼす。さらに、ここで与えられた曲線はすべて、特定の技術に関連した単なる例である。したがって、どのような場合においても、パネル速度の特徴づけは、それぞれの技術及び新たな処理に対してなされる。
【００４４】
上記速度係数は、計算により求めることが可能である。しかしながら、全体の速度係数の評価は、理論的というより実証的になされうる。このため、放電遅延時間（ＤＬＴ）や書き込み放電ジッタが、プライム処理がなされたサブフィールドとプライム処理がなされていないサブフィールドの両方で、パネルスクリーンに対して測定される。この測定では、書き込み放電中の赤外線放射用の光センサーが使われ、書き込み動作と放電の開始時間との遅延を測定することによって、ＤＬＴが求められる。ＤＬＴのより悪いケースが、全体の速度係数を決定するために、各ラインに対して測定された方がよい。
【００４５】
従来、書き込みと維持のために、ある一定の電圧マージンでパネルスクリーン全体の完全な応答忠実性と同質性が達成されるよう、パネルのアドレス速度が決定される。この測定により、表１や表２に示されるアドレステーブルの作成が可能である。しかしながら、あるモードに対して選ばれたアドレス速度が２．１μｓ（表２における  ＡＰＬ  ＝  ２０％の第３サブフィールドにおける速度）のとき、この速度はワーストケースに対応している。言い換えると、最も遅いラインに対応して決定されている。
【００４６】
しかしながら、本発明によれば、各ラインに対して、異なるアドレス速度が得られる。このとき、各ラインの速度は、最も遅いラインの速度が２．１μｓになるよう調整されうる。この点に関して、プライム処理がなされたサブフィールドとプライム処理がなされていないサブフィールドの２つのケースで、説明が与えられる。
【００４７】
図１２は、プライム処理がなされたサブフィールドに関するもので、最終アドレスラインでアドレス速度は最も遅くなるが、平均アドレス速度は２．１μｓより速い１．１８μｓを達成することができる。すなわち、４８０本のラインに対して、トータルのアドレス期間は１００８μｓから５６６μｓに改善される。
【００４８】
図１３は、プライム処理がなされていないサブフィールドに関するもので、最初のアドレスラインでアドレス速度は最も遅くなるが、平均アドレス速度は２．１μｓより速い１．４２μｓを達成することができる。すなわち、４８０本のラインに対して、トータルのアドレス期間は１００８μｓから６８２μｓに改善される。
【００４９】
前述のように、ここでの数値はすべて説明を簡単化するための例として、便宜上用意されたものである。その結果はパネル技術に直接関係するものなので、注目されるべきものである。
【００５０】
図１４は、本発明を実現するためのビデオ画像処理装置に関するブロック図である。このタイプの装置は、ＰＣＴ出願ＷＯ００／４６７８２で与えられたものと同じである。当該ビデオ画像処理装置は、ビデオデガンマ回路１０を有する。このビデオデガンマ回路１０からのＲＧＢデータは、平均パワー値（ＡＰＬ）を計算するための平均パワー測定回路１１で解析される。解析された平均パワー値は、ＰＷＥ（Ｐｅａｋ  Ｗｈｉｔｅ  Ｅｎｈａｎｃｅｍｅｎｔ）制御回路１２に供給される。ここで、平均パワー値ＡＰＬは以下の式に従って算出される。
【００５１】
【数８】
2011227535.tif 000009
ただし、Ｍは画素数を表す。ＰＷＥ制御回路１２は、参照テーブル（ＬＵＴ）内の内部パワーレベルモード表を参照し、その他の処理回路のための選択されたモード制御信号を直接生成する。ＰＷＥ制御回路１２は、利用されるべき維持テーブルとサブフィールドエンコードテーブル（ＣＯＤＩＮＧ）とを選び、さらに、フレームメモリ１４へのＲＧＢ画素データの書き込み制御（ＷＲ）、フレームメモリ１４からのＲＧＢサブフィールドデータの読み込み制御（ＲＤ）、直列から並列への変換回路１５の制御（ＳＰ）を行う。最終的に、ＰＷＥ制御回路１２は、ＰＤＰ駆動回路を駆動するのに必要なＳＣＡＮパルスとＳＵＳＴＡＩＮパルスを生成する。またこのとき、ＬＵＴ１６から、パネルの各ラインに対してアドレス信号の長さ（アドレス速度）が得られる。
【００５２】
２つのフレームメモリが必要とされる。データの書き込みは、画素毎になされるが、その読み込みはサブフィールド毎になされる。第１サブフィールドを完全に読み込むためには、フレーム全体がメモリの中になければならない。実用上、誤ったデータの読み込みを避けるために、２つのフレームメモリの一方は書き込みに、他方は読み込みに使われる。コストの観点から、最適な構造としては、この２つのフレームメモリは同一のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に設置されうる。またこの２つのフレームメモリへのアクセスは、時分割されて行われる。
【００５３】
本発明によるすべてのパラメータは、与えられたパネル技術に対して、一括して計算され、プラズマ用ＩＣのＰＲＯＭまたはＬＵＴに記憶される。
【符号の説明】
【００５４】
１０    ビデオデガンマ回路
１１    平均パワー測定回路
１２    ＰＷＥ制御回路
１３    サブフィールド符号化回路
１４    フレームメモリ
１５    直列並列変換回路
１６    参照テーブル（ＬＵＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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