(57)【要約】【課題】プロセスを複雑化することなく、高速動作を確保し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置の提供を、目的の一とする。或いは、プロセスを複雑化することなく、消費電力を抑え、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置の提供を、目的の一とする。【解決手段】シリコンまたはゲルマニウムよりもバンドギャップが大きく、真性キャリア密度が低い半導体で、耐圧性の高さが要求される回路を作製する。このような半導体としては、例えば、シリコンの約３倍程度の大きなバンドギャップを有する、酸化物半導体が挙げられる。さらに、シリコンまたはゲルマニウムなどを有する結晶性半導体で、耐圧性の高さがさほど要求されない回路を作製する。そして、上記２つの回路を接続することで、半導体表示装置を作製する。【選択図】図１
2011227479.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する画素部と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記画素に入力する信号線駆動回路と、を有し、
前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第１の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第２の回路と、前記パラレルのビデオ信号に信号処理を施す第３の回路とを有し、
前記第１の回路及び前記第２の回路は、第１基板に形成された第１半導体素子を用いており、
前記画素部及び前記第３の回路は、第２基板に形成された第２半導体素子を用いており、
前記第１半導体素子は、シリコンまたはゲルマニウムを用いており、
前記第２半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いている半導体表示装置。
【請求項２】
複数の画素を有する画素部と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記画素に入力する信号線駆動回路と、を有し、
前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第１の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第２の回路と、前記パラレルのビデオ信号に信号処理を施す第３の回路とを有し、
前記第１の回路及び前記第２の回路が有する第１半導体素子は、シリコンまたはゲルマニウムを用いており、
前記画素部及び前記第３の回路が有する第２半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いており、
前記第１の回路及び前記第２の回路と、前記第３の回路との接続は、前記第１半導体素子と前記第２半導体素子が形成された後に行われている半導体表示装置。
【請求項３】
複数の画素を有する画素部と、前記画素を選択する走査線駆動回路と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記走査線駆動回路により選択された前記画素に入力する信号線駆動回路と、を有し、
前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第１の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第２の回路と、前記パラレルのビデオ信号に信号処理を施す第３の回路とを有し、
前記第１の回路及び前記第２の回路は、第１基板に形成された第１半導体素子を用いており、
前記画素部、前記走査線駆動回路、及び前記第３の回路は、第２基板に形成された第２半導体素子を用いており、
前記第１半導体素子は、シリコンまたはゲルマニウムを用いており、
前記第２半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いている半導体表示装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記第２の回路がサンプリングする前記シリアルのビデオ信号は、デジタルである半導体表示装置。
【請求項５】
複数の画素を有する画素部と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記画素に入力する信号線駆動回路と、を有し、
前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第１の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第２の回路と、前記パラレルのビデオ信号に信号処理を施す第３の回路とを有し、
前記第１の回路は、第１基板に形成された第１半導体素子を用いており、
前記画素部、前記第２の回路及び前記第３の回路は、第２基板に形成された第２半導体素子を用いており、
前記第１半導体素子は、シリコンまたはゲルマニウムを用いており、
前記第２半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いている半導体表示装置。
【請求項６】
複数の画素を有する画素部と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記画素に入力する信号線駆動回路と、を有し、
前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第１の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第２の回路と、前記パラレルのビデオ信号に信号処理を施す第３の回路とを有し、
前記第１の回路が有する第１半導体素子は、シリコンまたはゲルマニウムを用いており、
前記画素部、前記第２の回路及び前記第３の回路が有する第２半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いており、
前記第１の回路と、前記第２の回路及び前記第３の回路との接続は、前記第１半導体素子と前記第２半導体素子が形成された後に行われている半導体表示装置。
【請求項７】
複数の画素を有する画素部と、前記画素を選択する走査線駆動回路と、シリアルのビデオ信号をパラレルのビデオ信号に変換し、前記走査線駆動回路により選択された前記画素に入力する信号線駆動回路と、を有し、
前記信号線駆動回路は、前記シリアルのビデオ信号をサンプリングするタイミングを制御する第１の回路と、前記タイミングに従って前記シリアルのビデオ信号をサンプリングして前記パラレルのビデオ信号に変換する第２の回路と、前記パラレルのビデオ信号に信号処理を施す第３の回路とを有し、
前記第１の回路は、第１基板に形成された第１半導体素子を用いており、
前記画素部、前記第２の回路及び前記第３の回路は、第２基板に形成された第２半導体素子を用いており、
前記第１半導体素子は、シリコンまたはゲルマニウムを用いており、
前記第２半導体素子は、シリコンまたはゲルマニウムよりもバンドギャップが大きい半導体を用いている半導体表示装置。
【請求項８】
請求項５乃至請求項７のいずれか１項において、
前記第２の回路がサンプリングする前記シリアルのビデオ信号は、アナログである半導体表示装置。
【請求項９】
請求項１乃至請求項８のいずれか１項において、
前記第１半導体素子はトランジスタであり、前記シリコンまたは前記ゲルマニウムを活性層に用いている半導体表示装置。
【請求項１０】
請求項１乃至請求項９のいずれか１項において、
前記第２半導体素子はトランジスタであり、前記シリコンまたは前記ゲルマニウムよりもバンドギャップが大きい前記半導体を活性層に用いている半導体表示装置。
【請求項１１】
請求項１乃至請求項１０のいずれか１項において、
前記半導体は酸化物半導体である半導体表示装置。
【請求項１２】
請求項１１において、
前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体である半導体表示装置。
【請求項１３】
請求項１１または請求項１２において、
前記酸化物半導体の水素濃度は、５×１０１９／ｃｍ３以下である半導体表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路を有する半導体表示装置に関する。
【背景技術】
【０００２】
非晶質シリコンを用いたトランジスタを画素部に有する半導体表示装置は、第５世代（横１２００ｍｍ×縦１３００ｍｍ）以上のガラス基板に対応できるため、生産性が高く、コストが低いという利点を有する。そして、半導体表示装置において、画素を選択するための走査線駆動回路や、該選択された画素にビデオ信号を供給するための信号線駆動回路などの駆動回路には、高速動作が要求される。そのため、駆動回路は、非晶質シリコンよりも高い移動度を有する単結晶シリコンなどの結晶性シリコンを用いて作製されている。
【０００３】
単結晶のシリコンウェハなどを用いて作製された、駆動回路が搭載されたＩＣチップは、非晶質シリコンで作製された画素部の周辺に、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方式やＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式等で一般的に実装されている。
【０００４】
下記の特許文献１には、シリコンのＩＣチップで作製された駆動回路をパネルに実装する技術が開示されている。また、特許文献２には、ガラス基板上に形成された駆動回路を短冊状に分割して、画素部が形成された基板上に実装する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２８６１１９号公報
【特許文献２】特開平７−０１４８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、信号線駆動回路や走査線駆動回路などの駆動回路には、高速動作のみならず、耐圧性の高さも要求される。特に、液晶表示装置などの、画素に交流の電圧を印加する半導体表示装置の場合、信号線駆動回路の出力側の回路では、少なくとも１０数Ｖ程度の耐圧が必要となる。よって、信号線駆動回路を構成しているトランジスタや容量素子などの半導体素子は、ゲート絶縁膜や電極間の絶縁膜の膜厚を大きくするなど、上記耐圧が得られるようにその構造を設計する必要がある。
【０００７】
しかし、信号線駆動回路を構成している半導体素子の全てに、上記耐圧が要求されるわけではない。例えば、シフトレジスタのように、信号線駆動回路の出力側から離れた回路では、せいぜい３Ｖ程度の耐圧性を有していれば十分である。そして、シフトレジスタに用いられる半導体素子は、半導体表示装置の表示画像の質の高さを確保するために、耐圧性の高さよりもむしろ高速動作の方が重要視される。高速動作を実現させるためには、半導体素子を微細化し、上記絶縁膜の膜厚を小さくすることが望ましい。
【０００８】
ところが、耐圧性の高さが要求される半導体素子と、高速動作が要求される半導体素子とは、同一のプロセスを用いて作製されている。構造の異なる半導体素子を同一のプロセスで作製するには、複雑なプロセスを採用しなくてはならず、歩留まりの低下、コストの上昇を招いてしまう。そのため、実際には、高速動作が要求される半導体素子の構造も、耐圧性の高さが要求される半導体素子の構造に合わせて設計せざるを得ない。よって、駆動回路の占有面積の縮小化が妨げられ、高い動作速度を確保することが困難であり、消費電力を抑えにくい。
【０００９】
上述の課題に鑑み、本発明は、プロセスを複雑化することなく、高速動作を確保し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置の提供を、目的の一とする。或いは、本発明は、プロセスを複雑化することなく、消費電力を抑え、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置の提供を、目的の一とする。或いは、本発明は、プロセスを複雑化することなく、駆動回路の専有面積を縮小化し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置の提供を、目的の一とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一態様では、シリコンまたはゲルマニウムよりもバンドギャップが大きく、真性キャリア密度が低い半導体で、耐圧性の高さが要求される回路を作製する。このような半導体としては、例えば、シリコンの約２倍以上の大きなバンドギャップを有する、酸化物半導体が挙げられる。さらに、シリコンまたはゲルマニウムなどを有する結晶性半導体で、耐圧性の高さがさほど要求されない回路を作製する。そして、上記２つの回路を接続することで、半導体表示装置を作製することを特徴とする。
【００１１】
シリコンまたはゲルマニウムよりもバンドギャップが大きく、真性キャリア密度が低い半導体として、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。酸化物半導体のバンドギャップは３．０ｅＶ〜３．５ｅＶ、炭化シリコンのバンドギャップは３．２６ｅＶ、窒化ガリウムのバンドギャップは３．３９ｅＶと、ともにシリコンの約３倍程度の大きなバンドギャップを有している。これらの半導体が有する、バンドギャップが大きいという特性は、トランジスタなどの半導体素子の耐圧性向上、電力損失の低減などに有利である。本発明の一態様では、耐圧性の高さが要求される回路において、上述したバンドギャップの大きい半導体を用いることで、中電圧に対する耐圧性、すなわち中耐圧を有する半導体素子を作製することができる。
【００１２】
また、本発明の一態様では、耐圧性の高さがさほど要求されない回路においては、耐圧性の高さが要求される回路と異なる半導体、異なるプロセスを採用することができる。よって、耐圧性の高さがさほど要求されない回路においては、低電圧に対する耐圧性、すなわち低耐圧を有するが、絶縁膜の膜厚を小さくすることが可能であるため高速動作ができ、微細化が実現された半導体素子を作製することができる。
【００１３】
すなわち、本発明の一態様では、それぞれの回路に要求される特性に合わせて、最適な構造の半導体素子を、プロセスの複雑化を伴うことなく作り分けることができる。
【００１４】
なお、本明細書において、低電圧とは５Ｖ以下望ましくは３Ｖ以下、さらに望ましくは１．８Ｖ以下を意味し、低耐圧とは上記低電圧に対する耐圧性を有することを意味する。また、中電圧とは５Ｖを超え２０Ｖ以下程度までの電圧を意味し、中耐圧とは上記中電圧に対する耐圧性を有することを意味する。
【００１５】
具体的に、信号線駆動回路では、シフトレジスタのように、シリアルで入力されたビデオ信号をサンプリングする際に、そのタイミングを制御する回路において、耐圧性の高さよりも高速動作が要求される。一方、レベルシフタ、バッファ、ＤＡ変換回路（ＤＡＣ）のように、パラレルに変換されたビデオ信号に信号処理を施す回路は、高速動作よりも耐圧性の高さが要求される。よって、本発明の一態様では、信号線駆動回路のうち、ビデオ信号をサンプリングするタイミングを制御する回路を低耐圧とし、パラレルに変換されたビデオ信号に信号処理を施す回路を中耐圧とする。そして、上記低耐圧の回路と中耐圧の回路とを接続することで、信号線駆動回路を形成する。
【００１６】
なお、記憶回路やサンプリング回路のように、シリアルで入力されたビデオ信号をパラレルに変換するために、ビデオ信号をサンプリングして一時的に保持する回路は、ビデオ信号がアナログかデジタルかによって、適宜その必要な耐圧性の高さを判断する。デジタルのビデオ信号を扱う場合は、ビット数の増加に伴い上記回路に高速動作が要求されるため、上記回路は低耐圧で良い。また、アナログのビデオ信号は、デジタルの場合よりもビデオ信号の電圧が大きい傾向にあるので、アナログのビデオ信号を扱う場合、上記回路は中耐圧であることが望ましい。
【００１７】
なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程度の高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。
【００１８】
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍは自然数であるとは限らない）で表記することができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。
【発明の効果】
【００１９】
本発明の一態様では、上記構成により、プロセスを複雑化することなく、高速動作を確保し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、上記構成により、プロセスを複雑化することなく、消費電力を抑え、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、上記構成により、プロセスを複雑化することなく、駆動回路の専有面積を縮小化し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】半導体表示装置の構成を示すブロック図と、半導体素子の断面図。
【図２】半導体表示装置の構成を示すブロック図。
【図３】第１信号線駆動回路の構成を示す図。
【図４】第２信号線駆動回路の構成を示す図。
【図５】半導体表示装置の外観を示す図。
【図６】レベルシフタの回路図。
【図７】ＤＡＣの回路図。
【図８】バッファの回路図。
【図９】画素部の構成を示す回路図。
【図１０】半導体表示装置の構成を示すブロック図。
【図１１】半導体表示装置の構成を示すブロック図。
【図１２】半導体素子の断面図。
【図１３】端子間の接続の一態様を示す図。
【図１４】実装の一態様を示す図。
【図１５】液晶表示装置の画素の断面図。
【図１６】パネルの上面図と断面図。
【図１７】液晶表示装置の構成を示す斜視図。
【図１８】電子機器の図。
【図１９】画素部の構成を示す回路図。
【図２０】画素部の構成を示す回路図。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
なお、本発明の半導体表示装置は、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置がその範疇に含まれる。
【００２３】
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る半導体表示装置の構成の一例を、ブロック図で示す。図１（Ａ）に示す半導体表示装置１００は、表示素子が各画素に設けられた画素部１０１と、画素部１０１の動作を制御する駆動回路とを有する。
【００２４】
図１（Ａ）において駆動回路は、走査線駆動回路１０２、第１信号線駆動回路１０３、第２信号線駆動回路１０４に相当する。具体的に、走査線駆動回路１０２は、画素部１０１が有する画素を選択する。第１信号線駆動回路１０３と第２信号線駆動回路１０４は、走査線駆動回路１０２によって選択された画素に、ビデオ信号を供給する。
【００２５】
そして、第１信号線駆動回路１０３は、シリアルで入力されたビデオ信号をサンプリングする際に、そのタイミングを制御する回路を含んでおり、耐圧性の高さよりも高速動作が要求される。一方、第２信号線駆動回路１０４は、パラレルに変換されたビデオ信号に信号処理を施す回路を含んでおり、高速動作よりも耐圧性の高さが要求される。
【００２６】
本発明の一態様では、低耐圧でも動作が可能な第１信号線駆動回路１０３には、シリコンまたはゲルマニウムなどを有する、多結晶、単結晶などの結晶性半導体で作製された第１半導体素子を用いる。そして、上記第１半導体素子を用いた第１信号線駆動回路１０３は、半導体基板や、絶縁表面を有するガラス基板などの第１基板１０５に形成されている。上記第１半導体素子は、絶縁膜の膜厚を小さくすることで、高速動作させることが可能である。さらに、第１半導体素子は、素子のサイズを縮小化することができる。
【００２７】
また、本発明の一態様では、中耐圧である第２信号線駆動回路１０４には、シリコンまたはゲルマニウムよりもバンドギャップが大きく、真性キャリア密度が低い半導体で作製された第２半導体素子を用いる。バンドギャップの大きい半導体を用いることで、中電圧に対する耐圧性、すなわち中耐圧を有する第２半導体素子を作製することができる。そして、上記第２半導体素子を用いた第２信号線駆動回路１０４は、絶縁表面を有するガラス基板などの第２基板１０６に形成されている。
【００２８】
なお、シリコンよりもバンドギャップが大きく、真性キャリア密度がシリコンよりも低いワイドギャップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができる。この中でも酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンのプロセス温度は約１５００℃、窒化ガリウムのプロセス温度は約１１００℃であるが、酸化物半導体膜の成膜は室温でも可能である。よって、酸化物半導体は、安価で入手しやすいガラス基板上への成膜が可能であり、また、１５００℃〜２０００℃もの高温での熱処理に対する耐性を有さない半導体を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
【００２９】
以下の説明ではバンドギャップが大きい半導体として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。
【００３０】
なお、図１（Ａ）では、画素部１０１と走査線駆動回路１０２が、第２信号線駆動回路１０４と共に、第２基板１０６に形成されている場合を例示しているが、本発明の一態様はこの構成に限定されない。
【００３１】
第１信号線駆動回路１０３の形成されている第１基板１０５が、絶縁表面を有する基板である場合、画素部１０１を第１信号線駆動回路１０３と共に第１基板１０５に形成しても良い。また、走査線駆動回路１０２を第１信号線駆動回路１０３と共に第１基板１０５に形成しても良い。ただし、画素部１０１または走査線駆動回路１０２が中電圧で動作する場合、第２半導体素子と同様にバンドギャップの大きい半導体を用いて画素部１０１または走査線駆動回路１０２の半導体素子を作製することが可能であるならば、図１（Ａ）に示すように、画素部１０１または走査線駆動回路１０２と第２信号線駆動回路１０４とを共に第２基板１０６に形成する方が、画素部１０１または走査線駆動回路１０２の耐圧性を確保することができるので望ましい。
【００３２】
そして、第１信号線駆動回路１０３と第２信号線駆動回路１０４は、接続されている。接続方法は、特に限定されるものではなく、公知のＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方法やワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方法などを用いることができる。或いは、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）方法、ＴＡＢテープに実装するＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）方法などを用いても良い。また、接続する位置は、電気的な接続が可能であるならば、図１（Ａ）に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
【００３３】
本発明の一態様に係る半導体表示装置の外観を、図５に一例として示す。図５に示す半導体表示装置は、第１信号線駆動回路１０３が形成された第１基板１０５を、ＴＡＢテープ１６０に実装している場合を例示している。また、図５に示す半導体表示装置では、第２基板１０６に画素部１０１と、走査線駆動回路１０２と、第２信号線駆動回路１０４とが形成されている。そして、ＴＡＢテープ１６０により、第１基板１０５に形成された第１信号線駆動回路１０３と、第２基板１０６に形成された第２信号線駆動回路１０４とが接続されている。
【００３４】
なお、本発明の半導体表示装置は、画素部１０１に、第１信号線駆動回路１０３、第２信号線駆動回路１０４、走査線駆動回路１０２などの駆動回路が接続された状態にあるパネルと、上記パネルにコントローラ、ＣＰＵ、メモリ等を含むＩＣを実装した状態にあるモジュールとをその範疇に含む。
【００３５】
次いで、図１（Ｂ）に、第１基板１０５が絶縁表面を有する基板である場合の、第１半導体素子の断面の一例を示す。図１（Ｂ）では、第１半導体素子として、ｎチャネル型トランジスタ１１０と、ｐチャネル型トランジスタ１１１と、容量素子１１２とが第１基板１０５上に形成されている例を示す。
【００３６】
トランジスタ１１０は、シリコンまたはゲルマニウムを用いた多結晶または単結晶の半導体膜１１３と、半導体膜１１３上の絶縁膜１１６と、絶縁膜１１６を間に挟んで半導体膜１１３と重なるゲート電極１１７とを有する。トランジスタ１１１は、シリコンまたはゲルマニウムを用いた多結晶または単結晶の半導体膜１１４と、半導体膜１１４上の絶縁膜１１６と、絶縁膜１１６を間に挟んで半導体膜１１４と重なるゲート電極１１８とを有する。容量素子１１２は、シリコンまたはゲルマニウムを用いた多結晶または単結晶の半導体膜１１５と、半導体膜１１５上の絶縁膜１１６と、絶縁膜１１６を間に挟んで半導体膜１１５と重なる電極１１９とを有する。
【００３７】
例えば、半導体膜１１４が単結晶のシリコンを用いており、絶縁膜１１６が酸化シリコンを用いている場合、絶縁膜１１６の膜厚は、１ｎｍ以上２０ｎｍ以下、さらには５ｎｍ以上１０ｎｍ以下であることが望ましい。
【００３８】
なお、第１半導体素子の構成は、図１（Ｂ）に示した構成に限定されない。第１半導体素子は、シリコンウェハ、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、絶縁表面上に成膜された半導体膜などを用いて形成することができる。
【００３９】
ＳＯＩ基板は、例えば、スマートカット（登録商標）に代表されるＵＮＩＢＯＮＤ（登録商標）、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）（登録商標）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法などや、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法などを用いて作製することができる。
【００４０】
絶縁表面を有する基板上に成膜されたシリコンの半導体膜は、公知の技術により結晶化したものであっても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶法を用いても良い。
【００４１】
また、上記方法を用いて作製された第１半導体素子を、別途用意されたプラスチックなどの可撓性を有する第１基板上に移しても良い。半導体素子を別の基板に移し替えるには、様々な方法を用いることができる。例えば、基板と半導体素子の間に金属酸化膜を設け、該金属酸化膜を結晶化により脆弱化して半導体素子を剥離し、移す方法、基板と半導体素子の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより該非晶質珪素膜を除去することで基板と半導体素子とを剥離し、移す方法、半導体素子が形成された基板を機械的に削除または溶液やガスによるエッチングで除去することで半導体素子を基板から切り離し、移す方法等が挙げられる。
【００４２】
また、図１（Ｃ）に、第２半導体素子の断面の一例を示す。図１（Ｃ）では、第２半導体素子として、トランジスタ１２０と、容量素子１２１とが第２基板１０６上に形成されている例を示す。
【００４３】
トランジスタ１２０は、ゲート電極１２２と、ゲート電極１２２上の絶縁膜１２３と、絶縁膜１２３を間に挟んでゲート電極１２２と重なる、酸化物半導体を含んだ活性層１２４と、活性層１２４上のソース電極１２５、ドレイン電極１２６とを有している。さらに、トランジスタ１２０は、活性層１２４、ソース電極１２５及びドレイン電極１２６を覆っている絶縁膜１２７を構成要素に含んでいても良い。図１（Ｃ）では、トランジスタ１２０がボトムゲート型であり、なおかつ、ソース電極１２５とドレイン電極１２６の間において、活性層１２４の一部がエッチングされたチャネルエッチ構造である場合を例示している。
【００４４】
容量素子１２１は、電極１２８と、電極１２８上の絶縁膜１２３と、絶縁膜１２３を間に挟んで電極１２８と重なる電極１２９とを有している。
【００４５】
なお、半導体素子は、半導体膜を用いた回路素子を意味し、上述したトランジスタ、容量素子の他に、ダイオード、抵抗素子、インダクタンスなどのその他の回路素子も含まれる。
【００４６】
例えば、絶縁膜１２３が酸化シリコンを用いている場合、絶縁膜１２３の膜厚は、５０ｎｍ以上４００ｎｍ以下、さらには１００ｎｍ以上２００ｎｍ以下であることが望ましい。
【００４７】
次いで、図１（Ａ）に示した半導体表示装置１００の、より詳しい構成の一例を図２に示す。図２に示す半導体表示装置１００では、第１信号線駆動回路１０３が、シフトレジスタ１３０、第１記憶回路１３１、第２記憶回路１３２を有している。また、第２信号線駆動回路１０４が、レベルシフタ１３３、ＤＡＣ１３４、アナログバッファ１３５を有している。
【００４８】
さらに、図３に、図２に示した第１信号線駆動回路１０３の、より詳細な構成の一例を示す。図４に、図２に示した第２信号線駆動回路１０４の、より詳細な構成の一例を示す。ただし、図３と図４では、４ビットのビデオ信号に対応した第１信号線駆動回路１０３と第２信号線駆動回路１０４の構成を、それぞれ示している。本実施の形態では、４ビットのビデオ信号に対応した第１信号線駆動回路と第２信号線駆動回路の構成を一例として挙げているが、本発明はこの構成に限定されない。実施者が設定したビデオ信号のビット数に合わせて、第１信号線駆動回路と第２信号線駆動回路を作製することができる。
【００４９】
図３に示す第１信号線駆動回路１０３では、第１記憶回路１３１が、４ビットのビデオ信号にそれぞれ対応した４つの記憶素子１４０で構成される記憶素子群を、複数有している。また、第２記憶回路１３２が、４ビットのビデオ信号にそれぞれ対応した４つの記憶素子１４１で構成される記憶素子群を、複数有している。第２記憶回路１３２から出力されるビデオ信号は、複数の端子１４２に与えられる。
【００５０】
図４に示す第２信号線駆動回路１０４では、複数の端子１４３に与えられるビデオ信号が、レベルシフタ１３３に与えられる。レベルシフタ１３３は、４ビットのビデオ信号にそれぞれ対応した４つのレベルシフタ１４４で構成されるレベルシフタ群を、複数有している。ＤＡＣ１３４は、４ビットのビデオ信号に対応するＤＡＣ１４５を複数有している。アナログバッファ１３５は、複数のバッファ１４６を有しており、１つのＤＡＣ１４５に対し、少なくとも１つのバッファ１４６が対応している。
【００５１】
次いで、図２、図３、図４に示す半導体表示装置１００の動作について説明する。第１信号線駆動回路１０３では、シフトレジスタ１３０に、クロック信号、スタートパルス信号が入力される。シフトレジスタ１３０は、これらクロック信号及びスタートパルス信号に従って、パルスが順次シフトするタイミング信号を生成し、第１記憶回路１３１に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えることもできる。
【００５２】
第１記憶回路１３１にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号がサンプリングされ、第１記憶回路１３１の記憶素子１４０に順に書き込まれる。すなわち、シリアルで第１信号線駆動回路１０３に入力されたビデオ信号が、第１記憶回路１３１にパラレルで書き込まれることになる。第１記憶回路１３１に書き込まれたビデオ信号は、保持される。
【００５３】
なお、第１記憶回路１３１が有する複数の記憶素子１４０に順にビデオ信号を書き込んでも良いが、第１記憶回路１３１が有する複数の記憶素子１４０をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループ内の記憶素子数を分割数と呼ぶ。例えば４つの記憶素子１４０ごとにグループに分けた場合、４分割で分割駆動することになる。
【００５４】
第１記憶回路１３１への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。
【００５５】
１ライン期間が終了すると、帰線期間において、第２記憶回路１３２に入力されるラッチ信号のパルスに従い、第１記憶回路１３１に保持されているビデオ信号が、第２記憶回路１３２に一斉に書き込まれ、保持される。ビデオ信号を第２記憶回路１３２に送出し終えた第１記憶回路１３１では、再びシフトレジスタ１３０からのタイミング信号に従って、次のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、第２記憶回路１３２に書き込まれ、保持されているビデオ信号が、第１信号線駆動回路１０３の端子１４２から出力され、第２信号線駆動回路１０４の端子１４３に与えられる。
【００５６】
第２信号線駆動回路１０４では、第１信号線駆動回路１０３からのビデオ信号が、レベルシフタ１３３内の複数の各レベルシフタ１４４において、その電圧の振幅を大きくされた後、ＤＡＣ１３４に送られる。ＤＡＣ１３４では、複数の各ＤＡＣ１４５において、入力されたビデオ信号がデジタルからアナログに変換される。そして、アナログに変換されたビデオ信号は、アナログバッファ１３５に送られる。ＤＡＣ１３４から送られてきたビデオ信号は、アナログバッファ１３５が有する複数の各バッファ１４６から信号線を介して画素部１０１に送られる。
【００５７】
走査線駆動回路１０２では、画素部１０１が有する画素をラインごとに選択する。第２信号線駆動回路１０４から信号線を介して画素部１０１に送られたビデオ信号は、走査線駆動回路１０２において選択されたラインの画素に入力される。
【００５８】
なお、シフトレジスタ１３０の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。
【００５９】
図２、図３、図４に示す半導体表示装置１００では、第１信号線駆動回路１０３が有するシフトレジスタ１３０、第１記憶回路１３１、第２記憶回路１３２が、低耐圧を有していれば十分である。むしろ、シフトレジスタ１３０、第１記憶回路１３１、第２記憶回路１３２は、画素部１０１の表示画像の質の高さを確保するために、耐圧性の高さよりも高速動作の方が重要である。一方、第２信号線駆動回路１０４が有するレベルシフタ１３３、ＤＡＣ１３４、アナログバッファ１３５は、中耐圧を有している。
【００６０】
本発明の一態様では、耐圧性の高さがさほど要求されない第１信号線駆動回路１０３においては、耐圧性の高さが要求される第２信号線駆動回路１０４と異なる半導体、異なるプロセスを採用することができる。よって、耐圧性の高さがさほど要求されない第１信号線駆動回路１０３においては、第２信号線駆動回路１０４よりも絶縁膜の膜厚を小さくすることが可能であるため、高速動作ができ、微細化が実現された第１半導体素子を作製することができる。また、耐圧性の高さが要求される第２信号線駆動回路１０４においては、第１信号線駆動回路１０３よりも絶縁膜の膜厚を大きくし、耐圧性の高い第２半導体素子を作製することができる。すなわち、本発明の一態様では、それぞれの回路に要求される特性に合わせて、最適な構造の半導体素子を、プロセスの複雑化を伴うことなく作り分けることができる。
【００６１】
よって、本発明の一態様では、プロセスを複雑化することなく、高速動作を確保し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、プロセスを複雑化することなく、消費電力を抑え、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、プロセスを複雑化することなく、駆動回路の専有面積を縮小化し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。
【００６２】
（実施の形態２）
本実施の形態では、第２信号線駆動回路において用いられる、レベルシフタ、ＤＡＣ、バッファの具体的な構成について説明する。
【００６３】
図６に、ｎチャネル型トランジスタを用いたレベルシフタの一例を示す。図６に示すレベルシフタは、ブートストラップ回路を基本としている。具体的に、図６に示すレベルシフタは、ブートストラップ回路６００ａ〜６００ｃと、トランジスタ６０１と、トランジスタ６０２とを有する。
【００６４】
トランジスタ６０２は、そのドレイン電極及びゲート電極が、ハイレベルの電源電位ＶＤＤ１の与えられているノードに接続され、そのソース電極がトランジスタ６０１のドレイン電極に接続されている。トランジスタ６０１は、そのゲート電極にレベルシフタに入力される入力信号ＩＮの電位が与えられ、そのソース電極がローレベルの電源電位ＶＳＳの与えられているノードに接続されている。
【００６５】
ブートストラップ回路６００ａは、トランジスタ６０３ａ、トランジスタ６０４ａ、トランジスタ６０５ａ、トランジスタ６０６ａ、トランジスタ６０７ａ、容量素子６０８ａを有する。トランジスタ６０３ａは、そのゲート電極が電源電位ＶＤＤ１の与えられているノードに接続され、そのソース電極がトランジスタ６０２のソース電極に接続され、そのドレイン電極がトランジスタ６０５ａのゲート電極に接続されている。トランジスタ６０４ａは、そのゲート電極がトランジスタ６０１のゲート電極に接続され、そのドレイン電極がトランジスタ６０５ａのソース電極に接続され、そのソース電極が電源電位ＶＳＳの与えられているノードに接続されている。トランジスタ６０５ａは、そのドレイン電極が電源電位ＶＤＤ１の与えられているノードに接続されている。トランジスタ６０６ａは、そのゲート電極がトランジスタ６０４ａのゲート電極に接続され、そのドレイン電極がトランジスタ６０７ａのソース電極に接続され、そのソース電極が電源電位ＶＳＳの与えられているノードに接続されている。トランジスタ６０７ａは、そのゲート電極がトランジスタ６０５ａのゲート電極に接続され、そのドレイン電極が電源電位ＶＤＤ１の与えられているノードに接続されている。容量素子６０８ａは、一方の電極がトランジスタ６０５ａのゲート電極に接続され、他方の電極がトランジスタ６０５ａのソース電極に接続されている。
【００６６】
ブートストラップ回路６００ｂは、トランジスタ６０３ｂ、トランジスタ６０４ｂ、トランジスタ６０５ｂ、トランジスタ６０６ｂ、トランジスタ６０７ｂ、容量素子６０８ｂを有する。また、ブートストラップ回路６００ｃは、トランジスタ６０３ｃ、トランジスタ６０４ｃ、トランジスタ６０５ｃ、トランジスタ６０６ｃ、トランジスタ６０７ｃ、容量素子６０８ｃを有する。
【００６７】
ブートストラップ回路６００ｂとブートストラップ回路６００ｃが有する上記半導体素子の接続関係は、ブートストラップ回路６００ａと同様である。すなわち、トランジスタ６０３ａがトランジスタ６０３ｂとトランジスタ６０３ｃに対応しており、トランジスタ６０４ａがトランジスタ６０４ｂとトランジスタ６０４ｃに対応しており、トランジスタ６０５ａがトランジスタ６０５ｂとトランジスタ６０５ｃに対応しており、トランジスタ６０６ａがトランジスタ６０６ｂとトランジスタ６０６ｃに対応しており、トランジスタ６０７ａがトランジスタ６０７ｂとトランジスタ６０７ｃに対応しており、容量素子６０８ａが容量素子６０８ｂと容量素子６０８ｃに対応している。ただし、トランジスタ６０３ｂのソース電極は、トランジスタ６０７ａのソース電極及びトランジスタ６０６ａのドレイン電極に接続されている。また、トランジスタ６０３ｃのソース電極は、トランジスタ６０７ｂのソース電極及びトランジスタ６０６ｂのドレイン電極に接続されている。また、ブートストラップ回路６００ｂでは、電源電位ＶＤＤ１の与えられているノードの代わりにハイレベルの電源電位ＶＤＤ２の与えられているノードが用いられる。ブートストラップ回路６００ｃでは、電源電位ＶＤＤ１の与えられているノードの代わりにハイレベルの電源電位ＶＤＤ３の与えられているノードが用いられる。そして、トランジスタ６０７ｃのソース電極及びトランジスタ６０６ｃのドレイン電極の電位が、レベルシフタの出力信号ＯＵＴとして出力される。
【００６８】
なお、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。本明細書では、便宜上、ソース電極とドレイン電極とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース電極とドレイン電極の呼び方が入れ替わる。
【００６９】
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
【００７０】
また、本明細書では、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００７１】
次いで、図６に示すレベルシフタの動作について説明する。
【００７２】
入力信号ＩＮの電位がハイレベルになると、トランジスタ６０１、６０４ａ、６０６ａ、６０４ｂ、６０６ｂ、６０４ｃ、６０６ｃがオンとなる。そして、トランジスタ６０１、６０４ａ、６０６ａのソース電極には、ローレベルの電源電位ＶＳＳが与えられている。よって、トランジスタ６０３ａはオンとなるため、トランジスタ６０３ａのドレイン電極にはローレベルの電源電位ＶＳＳが与えられ、トランジスタ６０５ａ、６０７ａはオフとなる。そのため、トランジスタ６０３ｂのソース電極には、トランジスタ６０６ａを介してローレベルの電源電位ＶＳＳが与えられる。トランジスタ６０３ｂは、そのゲート電極にハイレベルの電源電位ＶＤＤ２が与えられているため、そのソース電極に電源電位ＶＳＳが与えられるとオンになる。よって、トランジスタ６０３ｂのドレイン電極にはローレベルの電源電位ＶＳＳが与えられ、トランジスタ６０５ｂ、６０７ｂはオフとなる。そのため、トランジスタ６０３ｃのソース電極には、トランジスタ６０６ｂを介してローレベルの電源電位ＶＳＳが与えられる。トランジスタ６０３ｃは、そのゲート電極にハイレベルの電源電位ＶＤＤ３が与えられているため、そのソース電極に電源電位ＶＳＳが与えられるとオンになる。よって、トランジスタ６０３ｃのドレイン電極にはローレベルの電源電位ＶＳＳが与えられ、トランジスタ６０５ｃ、６０７ｃはオフとなる。そして、トランジスタ６０７ｃのソース電極にはトランジスタ６０６ｃを介してローレベルの電源電位ＶＳＳが与えられ、当該電位が出力信号ＯＵＴとして出力される。
【００７３】
次いで、入力信号ＩＮの電位がローレベルになると、トランジスタ６０１、６０４ａ、６０６ａ、６０４ｂ、６０６ｂ、６０４ｃ、６０６ｃはオフとなる。トランジスタ６０３ａは、そのソース電極に、トランジスタ６０２を介してハイレベルの電源電位ＶＤＤ１が与えられるため、そのドレイン電極の電位が上昇する。よって、トランジスタ６０５ａと６０７ａはオンとなる。そして、トランジスタ６０３ａのゲート電圧がその閾値電圧を下回ることでトランジスタ６０３ａがオフになると、トランジスタ６０５ａに流れる電流により、トランジスタ６０５ａのソース電極の電位が持ち上がっていく。トランジスタ６０５ａのソース電極とゲート電極の間には容量素子６０８ａが接続されているため、トランジスタ６０５ａのゲート電極の電位はソース電極の電位と共に上昇し、電源電位ＶＤＤ１より高くなる。また、トランジスタ６０７ａのソース電極の電位も、電源電位ＶＤＤ１の高さまで上昇する。
【００７４】
トランジスタ６０３ｂは、そのソース電極に、トランジスタ６０７ａを介してハイレベルの電源電位ＶＤＤ１が与えられるため、そのドレイン電極の電位が上昇する。よって、トランジスタ６０５ｂと６０７ｂはオンとなる。そして、トランジスタ６０３ｂのゲート電圧がその閾値電圧を下回ることでトランジスタ６０３ｂがオフになると、トランジスタ６０５ｂに流れる電流により、トランジスタ６０５ｂのソース電極の電位が持ち上がっていく。トランジスタ６０５ｂのソース電極とゲート電極の間には容量素子６０８ｂが接続されているため、トランジスタ６０５ｂのゲート電極の電位はソース電極の電位と共に上昇し、電源電位ＶＤＤ２より高くなる。また、トランジスタ６０７ｂのソース電極の電位も、電源電位ＶＤＤ２の高さまで上昇する。
【００７５】
トランジスタ６０３ｃは、そのソース電極に、トランジスタ６０７ｂを介してハイレベルの電源電位ＶＤＤ２が与えられるため、そのドレイン電極の電位が上昇する。よって、トランジスタ６０５ｃと６０７ｃはオンとなる。そして、トランジスタ６０３ｃのゲート電圧がその閾値電圧を下回ることでトランジスタ６０３ｃがオフになると、トランジスタ６０５ｃに流れる電流により、トランジスタ６０５ｃのソース電極の電位が持ち上がっていく。トランジスタ６０５ｃのソース電極とゲート電極の間には容量素子６０８ｃが接続されているため、トランジスタ６０５ｃのゲート電極の電位はソース電極の電位と共に上昇し、電源電位ＶＤＤ３より高くなる。また、トランジスタ６０７ｃのソース電極の電位も、電源電位ＶＤＤ３の高さまで上昇する。従って、出力信号ＯＵＴの電位は、電源電位ＶＤＤ３となる。
【００７６】
電源電位ＶＤＤ１を低耐圧である第１信号線駆動回路の電源電位と同じ高さにし、電源電位ＶＤＤ３をバッファに供給する電源電位と同じ高さにし、電源電位ＶＤＤ２の高さを電源電位ＶＤＤ１と電源電位ＶＤＤ３の間に設定すれば、出力信号ＯＵＴの振幅が大きくなるようなレベルシフトを実現することができる。
【００７７】
上記に示したレベルシフタの構成及び動作は一例であり、本発明の一態様は上記記載に限定されるものではない。
【００７８】
次に、図７に、ｎチャネル型トランジスタを用いたＤＡＣの一例を示す。図７に示すＤＡＣは、スイッチング素子として機能するトランジスタ５０１〜５１０と、容量素子５１１〜５１６とによって構成されるＣＤＡＣである。なお、本実施の形態では、４ビットのビデオ信号に対応したＤＡＣの構成を一例として挙げているが、本発明はこの構成に限定されない。実施者が設定したビデオ信号のビット数に合わせて、ＤＡＣを作製することができる。
【００７９】
トランジスタ５０１、５０２は、容量素子５１１〜５１６に蓄積されている電荷量を初期化するためのスイッチング素子として機能する。また、トランジスタ５０３〜５１０は、容量素子５１１〜５１６への電源電位の供給を制御するスイッチング素子として機能する。
【００８０】
具体的に、トランジスタ５０３は、そのゲート電極が端子５２７に接続され、そのソース電極が容量素子５１１の一方の電極に接続され、そのドレイン電極が電源電位ＶＬの与えられているノードに接続されている。トランジスタ５０４は、そのゲート電極が端子５２６に接続され、そのソース電極が容量素子５１１の一方の電極に接続され、そのドレイン電極が電源電位ＶＨの与えられているノードに接続されている。トランジスタ５０５は、そのゲート電極が端子５２５に接続され、そのソース電極が容量素子５１２の一方の電極に接続され、そのドレイン電極が電源電位ＶＬの与えられているノードに接続されている。トランジスタ５０６は、そのゲート電極が端子５２４に接続され、そのソース電極が容量素子５１２の一方の電極に接続され、そのドレイン電極が電源電位ＶＨの与えられているノードに接続されている。トランジスタ５０７は、そのゲート電極が端子５２３に接続され、そのソース電極が容量素子５１４の一方の電極に接続され、そのドレイン電極が電源電位ＶＬの与えられているノードに接続されている。トランジスタ５０８は、そのゲート電極が端子５２２に接続され、そのソース電極が容量素子５１４の一方の電極に接続され、そのドレイン電極が電源電位ＶＨの与えられているノードに接続されている。トランジスタ５０９は、そのゲート電極が端子５２１に接続され、そのソース電極が容量素子５１５の一方の電極に接続され、そのドレイン電極が電源電位ＶＬの与えられているノードに接続されている。トランジスタ５１０は、そのゲート電極が端子５２０に接続され、そのソース電極が容量素子５１５の一方の電極に接続され、そのドレイン電極が電源電位ＶＨの与えられているノードに接続されている。
【００８１】
また、トランジスタ５０１は、そのゲート電極が端子Ｒｅｓ２に接続され、そのソース電極が電源電位ＶＬの与えられているノードに接続され、そのドレイン電極が容量素子５１１の他方の電極、容量素子５１２の他方の電極、及び容量素子５１３の一方の電極に接続されている。トランジスタ５０２は、そのゲート電極が端子Ｒｅｓ１に接続され、そのソース電極が電源電位ＶＢの与えられているノードに接続されており、そのドレイン電極が容量素子５１３の他方の電極、容量素子５１４の他方の電極、容量素子５１５の他方の電極、及び容量素子５１６の一方の電極に接続されている。容量素子５１６の他方の電極には電源電位ＶＧが与えられている。そして、トランジスタ５０２のドレイン電極の電位が、出力信号として出力される。
【００８２】
次いで、図７に示したＤＡＣの動作について説明する。
【００８３】
まず、初期化を行う。初期化では、端子Ｒｅｓ１、端子Ｒｅｓ２、端子５２１、端子５２３、端子５２５、端子５２７にハイレベルの電位が与えられ、トランジスタ５０１、５０２、５０３、５０５、５０７、５０９がオンになる。また、端子５２０、端子５２２、端子５２４、端子５２６にローレベルの電位が与えられ、トランジスタ５０４、５０６、５０８、５１０がオフになる。よって、容量素子５１１、５１２の一対の電極には共に電源電位ＶＬが与えられ、容量素子５１３、５１４、５１５の電極間には電源電位ＶＬと電源電位ＶＢの電位差が与えられ、容量素子５１６の電極間には電源電位ＶＢと電源電位ＶＧの電位差が与えられる。
【００８４】
次いで、デジタルアナログ変換の動作を行う。まず、端子Ｒｅｓ１、端子Ｒｅｓ２にローレベルの電位が与えられ、トランジスタ５０１、５０２がオフになる。そして、端子５２０〜５２７には、ビデオ信号の各ビットの電位が与えられる。具体的に、端子５２０には１ビット目の電位が与えられ、端子５２１には当該電位と逆の位相の電位が与えられる。端子５２２には２ビット目の電位が与えられ、端子５２３には当該電位と逆の位相の電位が与えられる。端子５２４には３ビット目の電位が与えられ、端子５２５には当該電位と逆の位相の電位が与えられる。端子５２６には４ビット目の電位が与えられ、端子５２７には当該電位と逆の位相の電位が与えられる。
【００８５】
よって、トランジスタ５０３〜５１０のスイッチングが、各ビットのビデオ信号の電位に従って制御される。そして、トランジスタ５０３〜５１０のうち、オンになったトランジスタを介して、容量素子５１１、５１２、５１４、５１５の一方の電極に電源電位ＶＬまたは電源電位ＶＨが与えられる。上記構成により、ビデオ信号の各ビットが有する電位に従って、容量素子５１１〜５１６において電荷の充放電が行われ、その後、定常状態となる。そして、トランジスタ５０２のドレイン電極の電位は、容量素子５１１〜５１６が有する電荷量と容量値によって定まり、当該電位が出力信号の電位としてＤＡＣから出力される。
【００８６】
上記に示したＤＡＣの構成及び動作は一例であり、本発明の一態様は上記記載に限定されるものではない。
【００８７】
次いで、図８に、ｎチャネル型トランジスタを用いたバッファの一例を示す。図８に示すバッファは、トランジスタ５３０とトランジスタ５３１を有するソースフォロワ回路である。
【００８８】
具体的に、トランジスタ５３０は、そのゲート電極が端子５３２に接続され、そのソース電極が端子５３３に接続され、そのドレイン電極がハイレベルの電源電位が与えられているノード５３６に接続されている。トランジスタ５３１は、そのゲート電極が端子５３４に接続され、そのソース電極がローレベルの電源電位が与えられているノード５３５に接続され、そのドレイン電極が端子５３３に接続されている。
【００８９】
ＤＡＣの出力信号は、端子５３２に与えられる。また、端子５３３は、画素部まで延伸されている信号線に接続されている。トランジスタ５３１は、端子５３４に与える電位により、一定値のドレイン電流が得られるようにその動作が制御されており、定電流源として機能する。なお、上記ドレイン電流は必ずしも常時流れる必要はなく、信号線の電位に変化が無いときは止めても良い。
【００９０】
上記に示したバッファの構成及び動作は一例であり、本発明の一態様は上記記載に限定されるものではない。
【００９１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００９２】
（実施の形態３）
本実施の形態では、本発明の半導体表示装置の一つである液晶表示装置を例に挙げ、画素部の具体的な構成について説明する。
【００９３】
図９に、複数の画素３００が設けられた画素部３０１の構成を、一例として示す。図９において、各画素３００は、信号線Ｓ１〜Ｓｘの少なくとも１つと、走査線Ｇ１〜Ｇｙの少なくとも１つとを有している。また、画素３００は、スイッチング素子として機能するトランジスタ３０５と、液晶素子３０６と、容量素子３０７とを有する。液晶素子３０６は、画素電極と、対向電極と、画素電極と対向電極間の電圧が印加される液晶とを有している。
【００９４】
トランジスタ３０５は、液晶素子３０６の画素電極に、信号線の電位、すなわちビデオ信号の電位を与えるか否かを制御する。液晶素子３０６の対向電極には、所定の電位が与えられている。また、容量素子３０７は一対の電極を有しており、一方の電極（第１電極）は液晶素子３０６の画素電極に接続されており、他方の電極（第２電極）には所定の電位が与えられている。
【００９５】
なお、図９では、画素３００において、一のトランジスタ３０５をスイッチング素子として用いている場合について示しているが、本発明はこの構成に限定されない。スイッチング素子として複数のトランジスタを用いても良い。
【００９６】
次に、図９に示す画素部３０１の動作について説明する。
【００９７】
まず、走査線Ｇ１〜Ｇｙが順に選択されると、選択された走査線を有する画素３００において、トランジスタ３０５がオンになる。そして信号線Ｓ１〜Ｓｘにビデオ信号の電位が与えられると、オンのトランジスタ３０５を介して、ビデオ信号の電位が液晶素子３０６の画素電極に与えられる。
【００９８】
液晶素子３０６では、画素電極と対向電極の間に与えられる電圧の値に従って、液晶分子の配向が変化し、透過率が変化する。よって、液晶素子３０６は、ビデオ信号の電位によってその透過率が制御されることで、階調を表示することができる。
【００９９】
次に、走査線の選択が終了すると、該走査線を有する画素３００において、トランジスタ３０５がオフになる。そして、液晶素子３０６は、画素電極と対向電極の間に与えられた電圧を保持することで、階調の表示を維持する。
【０１００】
なお、液晶表示装置では、焼き付きと呼ばれる液晶の劣化を防ぐために、液晶素子３０６に印加する電圧の極性を所定のタイミングに従って反転させる、所謂、交流駆動が行われる。具体的に、交流駆動は、各画素３００に入力するビデオ信号の電位の極性を、対向電極の電位を基準として反転させることによって行うことができる。そして、交流駆動を行うと、信号線に与えられる電位の変化が大きくなるため、スイッチング素子として機能するトランジスタ３０５のソース電極とドレイン電極の電位差が大きくなる。よって、トランジスタ３０５は、閾値電圧がシフトするなどの特性劣化が生じやすい。また、液晶素子３０６に保持されている電圧を維持するために、ソース電極とドレイン電極の電位差が大きくても、オフ電流が低いことが要求される。
【０１０１】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が０以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
【０１０２】
本発明の一態様では、トランジスタ３０５に、シリコンまたはゲルマニウムよりもバンドギャップが大きく、真性キャリア密度が低い酸化物半導体などの半導体を用いているので、トランジスタ３０５の耐圧性を高めることができる。
【０１０３】
また、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体をトランジスタ３０５に用いることで、トランジスタ３０５のオフ電流を著しく低くすることができる。
【０１０４】
具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３未満とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
【０１０５】
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中及び導電膜中の水素濃度測定は、ＳＩＭＳで行う。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【０１０６】
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流（ゲート電極とソース電極間の電圧を０Ｖ以下としたときのドレイン電流）が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタ（ゲート絶縁膜の厚さは１００ｎｍ）とを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いた実験において、当該トランジスタとして高純度化された酸化物半導体膜をチャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流密度を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、１０ｚＡ／μｍ乃至１００ｚＡ／μｍという、さらに低いオフ電流密度が得られることが分かった。したがって、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、１０ｚＡ／μｍ以下、好ましくは１ｚＡ／μｍ以下、更に好ましくは１ｙＡ／μｍ以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
【０１０７】
また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほとんど現れない。これは、酸化物半導体中で電子供与体（ドナー）となる不純物を除去して、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するためと言える。また、これは、酸化物半導体のエネルギーギャップが３ｅＶ以上であり、熱励起キャリアが極めて少ないことにも起因する。また、ソース電極及びドレイン電極が縮退した状態にあることも、温度依存性が現れない要因となっている。トランジスタの動作は、縮退したソース電極から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度には温度依存性がないことから、オフ電流の温度依存性がみられないことを説明することができる。
【０１０８】
トランジスタ３０５の耐圧性を高めることで、液晶表示装置の信頼性を高めることができる。また、トランジスタ３０５のオフ電流を低減することで、液晶表示装置において、透過率の変化が視認されるのを防ぐことができる。
【０１０９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１１０】
（実施の形態４）
本実施の形態では、図２とは異なる構成を有する半導体表示装置１００の一例を示す。
【０１１１】
図１０に、本発明の半導体表示装置１００の構成の一例を示す。図１０に示す半導体表示装置１００は、図２の場合と同様に、第１信号線駆動回路１０３が、シフトレジスタ１３０、第１記憶回路１３１、第２記憶回路１３２を有している。また、図１０に示す半導体表示装置１００は、図２の場合とは異なり、第２信号線駆動回路１０４がＤＡＣ１３４、アナログバッファ１３５を有しておらず、レベルシフタ１３３、デジタルバッファ１５２を有している。
【０１１２】
次いで、図１０に示す半導体表示装置１００の動作について説明する。第１信号線駆動回路１０３の動作については、図２の場合と同様であるので、実施の形態１の記載を参照することができる。ただし、図１０の場合、第２記憶回路１３２に書き込まれ、保持されているビデオ信号は、第１信号線駆動回路１０３から出力され、第２信号線駆動回路１０４のレベルシフタ１３３に送られる。レベルシフタ１３３は、入力されたビデオ信号の電圧の振幅を大きくし、出力する。レベルシフタ１３３から出力されたビデオ信号は、デジタルバッファ１５２から、信号線を介して画素部１０１に送られる。
【０１１３】
走査線駆動回路１０２では、画素部１０１が有する画素をラインごとに選択する。第２信号線駆動回路１０４から信号線を介して画素部１０１に送られたビデオ信号は、走査線駆動回路１０２において選択されたラインの画素に入力される。
【０１１４】
なお、シフトレジスタ１３０の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。
【０１１５】
図１０に示す半導体表示装置１００では、画素部１０１に入力されるビデオ信号がアナログではなくデジタルである。そのため、画素部１０１における階調の表示は、例えば面積階調法または時間階調法を用いて行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素をビデオ信号の各ビットに基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が明と暗を表示する期間の比率を制御することによって、階調表示を行う駆動法である。
【０１１６】
図１０に示す半導体表示装置１００では、第１信号線駆動回路１０３が有するシフトレジスタ１３０、第１記憶回路１３１、第２記憶回路１３２が、低耐圧を有していれば十分である。むしろ、シフトレジスタ１３０、第１記憶回路１３１、第２記憶回路１３２は、画素部１０１の表示画像の質の高さを確保するために、耐圧性の高さよりも高速動作の方が重要である。一方、第２信号線駆動回路１０４が有するレベルシフタ１３３、デジタルバッファ１５２は、中耐圧を有している。
【０１１７】
図１１に、本発明の半導体表示装置１００の構成の別の一例を示す。図１１に示す半導体表示装置１００は、図２の場合とは異なり、第１信号線駆動回路１０３が第１記憶回路１３１と第２記憶回路１３２を有しておらず、シフトレジスタ１３０を有している。また、図１１に示す半導体表示装置１００は、図２の場合とは異なり、第２信号線駆動回路１０４がＤＡＣ１３４を有しておらず、代わりにサンプリング回路１５０、アナログ記憶回路１５１を有している。
【０１１８】
次いで、図１１に示す半導体表示装置１００の動作について説明する。第１信号線駆動回路１０３では、シフトレジスタ１３０に、クロック信号、スタートパルス信号が入力される。シフトレジスタ１３０は、これらクロック信号及びスタートパルス信号に従って、パルスが順次シフトするタイミング信号を生成し、出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えることもできる。
【０１１９】
そして、第１信号線駆動回路１０３から出力されたタイミング信号は、第２信号線駆動回路１０４のレベルシフタ１３３においてその電圧の振幅が大きくなった後、サンプリング回路１５０に送られる。サンプリング回路１５０では、入力されたタイミング信号に従って、アナログのビデオ信号をサンプリングする。すなわち、シリアルで第２信号線駆動回路１０４に入力されたビデオ信号が、サンプリング回路１５０によってパラレルで書き込まれることになる。サンプリング回路１５０によって書き込まれたビデオ信号は、保持される。そして、１ライン期間分のビデオ信号が全てサンプリングされると、サンプリングされたビデオ信号はラッチ信号に従って一斉にアナログ記憶回路１５１に出力され、保持される。アナログ記憶回路１５１に保持されるビデオ信号は、アナログバッファ１３５から信号線を介して画素部１０１に入力される。
【０１２０】
なお、本実施の形態では、サンプリング回路１５０において１ライン期間分のビデオ信号を全てサンプリングした後に、一斉に下段のアナログ記憶回路１５１にサンプリングされたビデオ信号を入力する場合を例に挙げているが、本発明はこの構成に限定されない。サンプリング回路１５０において各画素に対応するビデオ信号をサンプリングしたら、１ライン期間を待たずに、その都度信号線にサンプリングされたビデオ信号を入力しても良い。
【０１２１】
また、ビデオ信号のサンプリングは対応する画素毎に順に行っても良いし、１ライン内の画素をいくつかのグループに分け、各グループに対応する画素ごとに並行して行う、所謂、分割駆動であっても良い。
【０１２２】
そして、アナログ記憶回路１５１から画素部１０１にビデオ信号が入力されるのと並行して、サンプリング回路１５０は次のライン期間に対応するビデオ信号を再びサンプリングすることができる。
【０１２３】
走査線駆動回路１０２では、画素部１０１が有する画素をラインごとに選択する。第２信号線駆動回路１０４から信号線を介して画素部１０１に送られたビデオ信号は、走査線駆動回路１０２において選択されたラインの画素に入力される。
【０１２４】
なお、シフトレジスタ１３０の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。
【０１２５】
図１１に示す半導体表示装置１００では、画素部１０１に入力されるビデオ信号がアナログである。そのため、画素部１０１における階調の表示は、図２の場合と同様に行うことができる。
【０１２６】
図１１に示す半導体表示装置１００では、第１信号線駆動回路１０３が有するシフトレジスタ１３０が低耐圧を有していれば十分である。むしろ、シフトレジスタ１３０は、画素部１０１の表示画像の質の高さを確保するために、耐圧性の高さよりも高速動作の方が重要である。一方、第２信号線駆動回路１０４が有するレベルシフタ１３３、サンプリング回路１５０、アナログ記憶回路１５１、アナログバッファ１３５は、中耐圧を有している。
【０１２７】
本発明の一態様では、耐圧性の高さがさほど要求されない第１信号線駆動回路１０３においては、耐圧性の高さが要求される第２信号線駆動回路１０４と異なる半導体、異なるプロセスを採用することができる。よって、耐圧性の高さがさほど要求されない第１信号線駆動回路１０３においては、第２信号線駆動回路１０４よりも絶縁膜の膜厚を小さくすることが可能であるため、高速動作ができ、微細化が実現された第１半導体素子を作製することができる。また、耐圧性の高さが要求される第２信号線駆動回路１０４においては、第１信号線駆動回路１０３よりも絶縁膜の膜厚を大きくし、耐圧性の高い第２半導体素子を作製することができる。すなわち、本発明の一態様では、それぞれの回路に要求される特性に合わせて、最適な構造の半導体素子を、プロセスの複雑化を伴うことなく作り分けることができる。
【０１２８】
よって、本発明の一態様では、プロセスを複雑化することなく、高速動作を確保し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、プロセスを複雑化することなく、消費電力を抑え、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。或いは、本発明の一態様では、プロセスを複雑化することなく、駆動回路の専有面積を縮小化し、なおかつ高い耐圧性も確保することができる駆動回路を用いた半導体表示装置を提供することができる。
【０１２９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１３０】
（実施の形態５）
本実施の形態では、図１（Ｃ）とは異なる、第２半導体素子の構成について説明する。
【０１３１】
図１２（Ａ）に、第２半導体素子であるトランジスタ４０１と容量素子４０２とが、第２基板４００上に形成されている例を示す。
【０１３２】
トランジスタ４０１は、絶縁表面を有する第２基板４００上に、ゲート電極４０３と、ゲート電極４０３上の絶縁膜４０４と、絶縁膜４０４を間に挟んでゲート電極４０３と重なる、活性層として機能する酸化物半導体膜４０５と、酸化物半導体膜４０５上のチャネル保護膜４０６と、酸化物半導体膜４０５上のソース電極４０７及びドレイン電極４０８とを有している。酸化物半導体膜４０５、チャネル保護膜４０６、ソース電極４０７及びドレイン電極４０８上には、絶縁膜４０９が形成されており、トランジスタ４０１は絶縁膜４０９を構成要素に含んでいても良い。
【０１３３】
また、容量素子４０２は、電極４１０と、電極４１０上の絶縁膜４０４と、絶縁膜４０４上の電極４１１とを有している。
【０１３４】
チャネル保護膜４０６は、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いて形成することができる。また、チャネル保護膜４０６には、酸素を含む無機材料（酸化珪素、酸化窒化珪素、窒化酸化珪素など）を用いることが望ましい。酸素を含む無機材料をチャネル保護膜４０６に用いることで、酸化物半導体膜４０５中の水分または水素を低減させるための加熱処理により酸素欠損が発生していたとしても、酸化物半導体膜４０５の少なくともチャネル保護膜４０６と接する領域に酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、チャネル形成領域を、ｉ型化または実質的にｉ型化させることができ、酸素欠損によるトランジスタ４０１の電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【０１３５】
なお、チャネル形成領域とは、半導体膜のうち、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。
【０１３６】
トランジスタ４０１は、絶縁膜４０９上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜４０５のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極４０３と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ４０１の閾値電圧を制御することができる。
【０１３７】
また、図１２（Ｂ）に、図１２（Ａ）とは異なる構成を有する、第２半導体素子であるトランジスタ４２１と容量素子４２２とが、第２基板４００上に形成されている例を示す。
【０１３８】
トランジスタ４２１は、絶縁表面を有する第２基板４００上に、ゲート電極４２３と、ゲート電極４２３上の絶縁膜４２４と、絶縁膜４２４上のソース電極４２７及びドレイン電極４２８と、絶縁膜４２４を間に挟んでゲート電極４２３と重なり、なおかつソース電極４２７及びドレイン電極４２８と接している、活性層として機能する酸化物半導体膜４２５とを有している。酸化物半導体膜４２５、ソース電極４２７及びドレイン電極４２８上には、絶縁膜４２９が形成されており、トランジスタ４２１は絶縁膜４２９を構成要素に含んでいても良い。
【０１３９】
また、容量素子４２２は、電極４３０と、電極４３０上の絶縁膜４２４と、絶縁膜４２４上の電極４３１とを有している。
【０１４０】
トランジスタ４２１は、絶縁膜４２９上に、バックゲート電極をさらに有していても良い。バックゲート電極は、酸化物半導体膜４２５のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極４２３と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ４２１の閾値電圧を制御することができる。
【０１４１】
また、図１２（Ｃ）に、図１２（Ａ）、図１２（Ｂ）とは異なる構成を有する、第２半導体素子であるトランジスタ４４１と容量素子４４２とが、第２基板４００上に形成されている例を示す。
【０１４２】
トランジスタ４４１は、絶縁表面を有する第２基板４００上に、ソース電極４４７及びドレイン電極４４８と、ソース電極４４７及びドレイン電極４４８上の、活性層として機能する酸化物半導体膜４４５と、酸化物半導体膜４４５上の絶縁膜４４４と、絶縁膜４４４を間に挟んで酸化物半導体膜４４５と重なっているゲート電極４４３とを有している。ゲート電極４４３上には絶縁膜４４９が形成されており、トランジスタ４４１は絶縁膜４４９を構成要素に含んでいても良い。
【０１４３】
また、容量素子４４２は、電極４５０と、電極４５０上の絶縁膜４４４と、絶縁膜４４４上の電極４５１とを有している。
【０１４４】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物である水分または水素が多量に含まれていることが判明している。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分または水素などの不純物を低減して高純度化するために、酸化物半導体膜に対して、窒素、酸素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で加熱処理を行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下であることが望ましい。上記加熱処理は、５００℃以上８５０℃以下（若しくはガラス基板の歪点以下）、好ましくは５５０℃以上７５０℃以下の温度範囲で行うのが望ましい。なお、この加熱処理は、用いる基板の耐熱温度を超えないものとする。水分または水素の加熱処理による脱離の効果については、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ；昇温脱離ガス分析法）により確認済みである。
【０１４５】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１４６】
（実施の形態６）
本実施の形態では、第１基板を第２基板に直接実装する場合の、端子間の接続の仕方について説明する。
【０１４７】
図１３（Ａ）に、ワイヤボンディング法を用いた場合の、第１基板９００と第２基板９０１の接続部分の断面図を示す。第１基板９００は第２基板９０１上に、接着剤９０３により貼り付けられている。第１基板９００には、第１半導体素子９０６が設けられている。そして、第１半導体素子９０６は、第１基板９００において表面に露出するように形成された、端子として機能するパッド９０７と電気的に接続されている。そして、図１３（Ａ）に示す第２基板９０１上には端子９０４が形成されており、ワイヤ９０５によってパッド９０７と端子９０４とが、接続されている。
【０１４８】
次に、図１３（Ｂ）に、フリップチップ法を用いた場合の、第１基板と第２基板の接続部分の断面図を示す。図１３（Ｂ）では、第１基板９１０において表面に露出するよう形成されたパッド９１２に、ソルダーボール９１３が接続されている。よって、第１基板９１０に形成された第１半導体素子９１４は、パッド９１２を介してソルダーボール９１３と電気的に接続されている。そして、ソルダーボール９１３は、第２基板９１１上に形成された端子９１６と接続されている。
【０１４９】
なお、ソルダーボール９１３と、端子９１６との接続は、熱圧着や、超音波による振動を加えた熱圧着等様々な方法を用いることができる。なお、第１基板９１０と第２基板９１１との間にアンダーフィルを設け、圧着後のソルダーボール間の隙間を埋めるようにし、接続部分の機械的強度や、第２基板９１１において発生した熱の拡散などの効率を高めるようにしても良い。アンダーフィルは必ずしも用いる必要はないが、第１基板９１０と第２基板９１１の熱膨張係数のミスマッチから生ずる応力により、接続不良が起こるのを防ぐことができる。超音波を加えて圧着する場合、単に熱圧着する場合に比べて接続不良を抑えることができる。特に、接続箇所が３００程度よりも多い場合に有効である。
【０１５０】
フリップチップ法の場合、接続するべきパッドの数が増加しても、ワイヤボンディング法に比べて、比較的パッド間のピッチを広く確保することができるので、端子数の多い場合の接続に向いている。
【０１５１】
なおソルダーボールの形成に、金属のナノ粒子が分散された分散液を吐出する液滴吐出法を用いても良い。
【０１５２】
次に、図１３（Ｃ）に、異方性の導電性樹脂を用いた場合の、第１基板と第２基板の接続部分の断面図を示す。図１３（Ｃ）では、第１基板９２０において表面に露出するよう形成されたパッド９２２が、第１基板９２０に形成された第１半導体素子９２４と電気的に接続されている。そして、パッド９２２は、第２基板９２１上に形成された端子９２６と、異方性の導電性樹脂９２７を介して接続されている。
【０１５３】
なお、接続方法は図１３に示した方法に限定されない。ワイヤボンディング法とフリップチップ法を組み合わせて、接続を行うようにしても良い。
【０１５４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１５５】
（実施の形態７）
本実施の形態では、第１基板の実装方法について説明する。
【０１５６】
図１４（Ａ）、図１４（Ｂ）に、チップ状の第１基板が第２基板に実装された半導体表示装置の斜視図を示す。
【０１５７】
図１４（Ａ）に示す半導体表示装置は、第２基板６００１と対向基板６００６の間に、画素部６００２と、走査線駆動回路６００３と、第２信号線駆動回路６００７とが形成されている。そして、第１信号線駆動回路が形成されている第１基板６００４が、第２基板６００１に直接実装されている。
【０１５８】
具体的には、第１基板６００４に形成された第１信号線駆動回路が、第２基板６００１に貼り合わされ、第２信号線駆動回路６００７と電気的に接続されている。また、画素部６００２、走査線駆動回路６００３、第２信号線駆動回路６００７、第１基板６００４に形成された第１信号線駆動回路には、それぞれ電源電位、各種信号等が、ＦＰＣ６００５を介して供給される。
【０１５９】
図１４（Ｂ）に示す半導体表示装置は、第２基板６１０１と対向基板６１０６の間に、画素部６１０２と、走査線駆動回路６１０３と、第２信号線駆動回路６１０７とが形成されている。そして、第１信号線駆動回路が形成された第１基板６１０４が、第２基板６１０１に接続されたＦＰＣ６１０５に、更に実装されている。画素部６１０２、走査線駆動回路６１０３、第２信号線駆動回路６１０７、第１基板６１０４に形成された第１信号線駆動回路に、それぞれ電源電位、各種信号等が、ＦＰＣ６１０５を介して供給される。
【０１６０】
第１基板の実装方法は、特に限定されるものではなく、公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。またＩＣチップを実装する位置は、電気的な接続が可能であるならば、図１４に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等をＩＣチップで形成し、第２基板に実装するようにしても良い。
【０１６１】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【０１６２】
（実施の形態８）
本発明の一態様に係る液晶表示装置は、画素部にオフ電流が低く、なおかつ信頼性の高いトランジスタを用いた場合、高い視認性、高い信頼性を得ることができる。本実施の形態では、本発明の一態様に係る液晶表示装置の構成について説明する。
【０１６３】
図１５に、本発明の一態様に係る液晶表示装置の、画素の断面図を一例として示す。図１５に示すトランジスタ１４０１は、絶縁表面上に形成されたゲート電極１４０２と、ゲート電極１４０２上のゲート絶縁膜１４０３と、ゲート絶縁膜１４０３上においてゲート電極１４０２と重なっている酸化物半導体膜１４０４と、酸化物半導体膜１４０４上に形成され、ソース電極またはドレイン電極として機能する導電膜１４０５及び導電膜１４０６とを有する。さらに、トランジスタ１４０１は、酸化物半導体膜１４０４上に形成された絶縁膜１４０７を、その構成要素に含めても良い。絶縁膜１４０７は、ゲート電極１４０２と、ゲート絶縁膜１４０３と、酸化物半導体膜１４０４と、導電膜１４０５及び導電膜１４０６とを覆うように形成されている。
【０１６４】
絶縁膜１４０７上には絶縁膜１４０８が形成されている。絶縁膜１４０７、絶縁膜１４０８の一部には開口部が設けられており、該開口部において導電膜１４０６と接するように、画素電極１４１０が形成されている。
【０１６５】
また、絶縁膜１４０８上には、液晶素子のセルギャップを制御するためのスペーサ１４１７が形成されている。スペーサ１４１７は絶縁膜を所望の形状にエッチングすることで形成することが可能であるが、フィラーを絶縁膜１４０８上に分散させることでセルギャップを制御するようにしても良い。
【０１６６】
そして、画素電極１４１０上には、配向膜１４１１が形成されている。また、画素電極１４１０と対峙する位置には、対向電極１４１３が設けられており、対向電極１４１３の画素電極１４１０に近い側には配向膜１４１４が形成されている。配向膜１４１１、配向膜１４１４は、ポリイミド、ポリビニルアルコールなどの有機樹脂を用いて形成することができ、その表面には、ラビングなどの、液晶分子を一定方向に配列させるための配向処理が施されている。ラビングは、配向膜に圧力をかけながら、ナイロンなどの布を巻いたローラーを回転させて、上記配向膜の表面を一定方向に擦ることで、行うことが出来る。なお、酸化珪素などの無機材料を用い、配向処理を施すことなく、蒸着法で配向特性を有する配向膜１４１１、配向膜１４１４を直接形成することも可能である。
【０１６７】
そして、画素電極１４１０と、対向電極１４１３の間においてシール材１４１６に囲まれた領域には、液晶１４１５が設けられている。液晶１４１５の注入は、ディスペンサ式（滴下式）を用いても良いし、ディップ式（汲み上げ式）を用いていても良い。なお、シール材１４１６にはフィラーが混入されていても良い。
【０１６８】
また、画素電極１４１０と、対向電極１４１３と、液晶１４１５とで形成される液晶素子は、特定の波長領域の光を通すことができるカラーフィルタと重なっていても良い。カラーフィルタは、対向電極１４１３が形成されている基板（対向基板）１４２０上に形成すれば良い。カラーフィルタは、顔料を分散させたアクリル系樹脂などの有機樹脂を基板１４２０上に塗布した後、フォトリソグラフィを用いて選択的に形成することができる。また、顔料を分散させたポリイミド系樹脂を基板１４２０上に塗布した後、エッチングを用いて選択的に形成することもできる。或いは、インクジェットなどの液滴吐出法を用いることで、選択的にカラーフィルタを形成することもできる。
【０１６９】
また、画素間における液晶１４１５の配向の乱れに起因するディスクリネーションが視認されるのを防ぐために、画素間に、光を遮蔽することが出来る遮蔽膜を形成しても良い。遮蔽膜には、カーボンブラック、低次酸化チタンなどの黒色顔料を含む有機樹脂を用いることができる。または、クロムを用いた膜で、遮蔽膜を形成することも可能である。
【０１７０】
画素電極１４１０と対向電極１４１３には、例えば、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透明導電材料を用いることができる。なお、本実施の形態では、画素電極１４１０及び対向電極１４１３に光を透過する導電膜を用い、透過型の液晶素子を作製する例を示すが、本発明はこの構成に限定されない。本発明の一態様に係る液晶表示装置は、半透過型または反射型であっても良い。
【０１７１】
なお、本実施の形態では、液晶表示装置として、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）型を示したが、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）型、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）型、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型等の、その他の液晶表示装置であっても良い。
【０１７２】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶１４１５に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓｅｃ．以上１００μｓｅｃ．以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【０１７３】
次いで、本発明の一態様に係る液晶表示装置の、パネルの外観について、図１６を用いて説明する。図１６（Ａ）は、第２基板４００１と対向基板４００６とをシール材４００５によって接着させたパネルの上面図であり、図１６（Ｂ）は、図１６（Ａ）の破線Ａ−Ａ’における断面図に相当する。
【０１７４】
第２基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４と、第２信号線駆動回路４０２０とを囲むように、シール材４００５が設けられている。また、画素部４００２、走査線駆動回路４００４、第２信号線駆動回路４０２０の上に対向基板４００６が設けられている。よって、画素部４００２と、走査線駆動回路４００４と、第２信号線駆動回路４０２０とは、第２基板４００１とシール材４００５と対向基板４００６とによって、液晶４００７と共に封止されている。
【０１７５】
また、第２基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、第１信号線駆動回路４００３が形成された第１基板４０２１が、実装されている。図１６（Ｂ）では、第１信号線駆動回路４００３に含まれる、第１半導体素子に相当するトランジスタ４００９を例示する。
【０１７６】
また、第２基板４００１上に設けられた画素部４００２、走査線駆動回路４００４、第２信号線駆動回路４０２０は、トランジスタを複数有している。図１６（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、第２信号線駆動回路４０２０に含まれるトランジスタ４０２２とを例示している。トランジスタ４０１０、トランジスタ４０２２は、酸化物半導体を用いた第２半導体素子に相当する。
【０１７７】
また、液晶素子４０１１が有する画素電極４０３０は、トランジスタ４０１０と電気的に接続されている。そして、液晶素子４０１１の対向電極４０３１は、対向基板４００６に形成されている。画素電極４０３０と対向電極４０３１と液晶４００７とが重なっている部分が、液晶素子４０１１に相当する。
【０１７８】
また、スペーサ４０３５が、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお、図１６（Ｂ）では、スペーサ４０３５が、絶縁膜をパターニングすることで形成されている場合を例示しているが、球状スペーサを用いていても良い。
【０１７９】
また、第１信号線駆動回路４００３、第２信号線駆動回路４０２０、走査線駆動回路４００４、画素部４００２に与えられる各種信号及び電位は、引き回し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０１８０】
なお、第２基板４００１、対向基板４００６、第１基板４０２１には、ガラス、セラミックス、プラスチックを用いることができる。プラスチックには、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムなどが含まれる。また、アルミニウムホイルをＰＶＦフィルムで挟んだ構造のシートを用いることもできる。
【０１８１】
但し、液晶素子４０１１からの光の取り出し方向に位置する基板には、ガラス板、プラスチック、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
【０１８２】
図１７は、本発明の一態様に係る液晶表示装置の構造を示す、斜視図の一例である。図１７に示す液晶表示装置は、第２基板と対向基板の間に液晶素子が形成されたパネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、反射板１６０６と、光源１６０７と、回路基板１６０８と、第１基板１６１１とを有している。
【０１８３】
パネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、反射板１６０６とは、順に積層されている。光源１６０７は、導光板１６０５の端部に設けられており、導光板１６０５内部に拡散された光源１６０７からの光は、第１の拡散板１６０２、プリズムシート１６０３及び第２の拡散板１６０４によって、均一にパネル１６０１に照射される。
【０１８４】
なお、本実施の形態では、第１の拡散板１６０２と第２の拡散板１６０４とを用いているが、拡散板の数はこれに限定されず、単数であっても３以上であっても良い。そして、拡散板は導光板１６０５とパネル１６０１の間に設けられていれば良い。よって、プリズムシート１６０３よりもパネル１６０１に近い側にのみ拡散板が設けられていても良いし、プリズムシート１６０３よりも導光板１６０５に近い側にのみ拡散板が設けられていても良い。
【０１８５】
またプリズムシート１６０３は、断面が図１７に示した鋸歯状の形状に限定されず、導光板１６０５からの光をパネル１６０１側に集光できる形状を有していれば良い。
【０１８６】
回路基板１６０８には、パネル１６０１に入力される各種信号を生成する回路、またはこれら信号に処理を施す回路などが設けられている。そして、図１７では、回路基板１６０８とパネル１６０１とが、ＣＯＦテープ１６０９を介して接続されている。また、第１基板１６１１が、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）法を用いてＣＯＦテープ１６０９に接続されている。
【０１８７】
図１７では、光源１６０７の駆動を制御する制御系の回路が回路基板１６０８に設けられており、該制御系の回路と光源１６０７とがＦＰＣ１６１０を介して接続されている例を示している。ただし、上記制御系の回路はパネル１６０１に形成されていても良く、この場合はパネル１６０１と光源１６０７とがＦＰＣなどにより接続されるようにする。
【０１８８】
なお、図１７は、パネル１６０１の端に光源１６０７を配置するエッジライト型の光源を例示しているが、本発明の液晶表示装置は光源１６０７がパネル１６０１の直下に配置される直下型であっても良い。
【０１８９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
【０１９０】
（実施の形態９）
本実施の形態では、本発明の半導体表示装置の一つである発光装置を例に挙げ、画素部の具体的な構成について説明する。
【０１９１】
図１９は、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置の、画素部の回路図である。図１９に示す画素部は、複数の信号線Ｓ１〜Ｓｘ、複数の電源線Ｖ１〜Ｖｘ、複数の走査線Ｇ１〜Ｇｙを有している。複数の各画素３１０は、信号線Ｓ１〜Ｓｘの一つと、電源線Ｖ１〜Ｖｘの一つと、走査線Ｇ１〜Ｇｙの一つとを、少なくとも有している。
【０１９２】
各画素３１０は、発光素子３１３と、画素３１０へのビデオ信号の入力を制御するスイッチング用トランジスタ３１１と、発光素子３１３に供給する電流値を制御する駆動用トランジスタ３１２とを有している。スイッチング用トランジスタ３１１のゲート電極は、走査線Ｇ１〜走査線Ｇｙの１つと接続されており、スイッチング用トランジスタ３１１のソース電極とドレイン電極は、一方が信号線Ｓ１〜信号線Ｓｘの１つに接続され、他方が駆動用トランジスタ３１２のゲート電極に接続されている。駆動用トランジスタ３１２のソース電極とドレイン電極は、一方が電源線Ｖ１〜電源線Ｖｘの１つに接続され、他方が発光素子３１３の画素電極に接続されている。また、画素３１０は保持容量３１４を有しており、該保持容量３１４は、一方の電極が電源線Ｖ１〜電源線Ｖｘの１つに接続され、他方の電極が駆動用トランジスタ３１２のゲート電極に接続されている。
【０１９３】
発光素子３１３は陽極と陰極と、陽極と陰極との間に設けられた電界発光層とを有している。陽極と陰極は、いずれか一方を画素電極、他方を対向電極として用いる。陽極が駆動用トランジスタ３１２のソース電極またはドレイン電極と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が駆動用トランジスタ３１２のソース電極またはドレイン電極と接続している場合、陰極が画素電極、陽極が対向電極となる。
【０１９４】
発光素子３１３の対向電極と、電源線には、それぞれ電源から電圧が与えられている。そして対向電極と電源線の電圧差は、駆動用トランジスタ３１２がオンになったときに発光素子に順方向バイアスの電圧が印加されるような値に保たれている。
【０１９５】
走査線に入力される選択信号のパルスにより、スイッチング用トランジスタ３１１がオンになると、信号線に入力されたビデオ信号の電圧が、駆動用トランジスタ３１２のゲート電極に与えられる。この入力されたビデオ信号の電圧に従って、駆動用トランジスタ３１２のゲート電圧（ゲート電極とソース電極間の電圧差）が定まる。そして、該ゲート電圧に従って流れる駆動用トランジスタ３１２のドレイン電流が発光素子３１３に供給されることで、発光素子３１３は発光する。
【０１９６】
特定のエリアにおいて画像を表示する場合、該エリアの画素が有する走査線にのみ、パルスを有する選択信号を順次入力する。そして、該エリアの画素が有する信号線にのみ、画像情報を有するビデオ信号を入力することで、特定のエリアにおいてのみ、画像を表示することができる。
【０１９７】
図１９に示す画素３１０の構成は、本発明の半導体表示装置が有する画素のほんの一例であり、本発明は図１９に示す画素の構成に限定されない。
【０１９８】
なお、発光装置は、１フレーム期間中において画素が白を表示する時間を制御する時間階調法で階調を表示しても良いし、アナログの画像情報を有するビデオ信号を用いて階調を表示しても良い。発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。上記構成により、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。
【０１９９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２００】
（実施の形態１０）
本実施の形態では、本発明の半導体表示装置の一つである、電子ペーパー或いはデジタルペーパーと呼ばれる電気泳動表示装置を例に挙げ、画素部の具体的な構成について説明する。
【０２０１】
電気泳動表示装置は、電圧の印加により階調を制御することができ、なおかつメモリ性を有する表示素子を用いる。具体的に、電気泳動表示装置に用いられる表示素子には、非水系電気泳動型の表示素子、２つの電極間の高分子材料中に液晶のドロップレットを分散させたＰＤＬＣ（ｐｏｌｙｍｅｒ  ｄｉｓｐｅｒｓｅｄ  ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ）方式の表示素子、２つの電極間にカイラルネマチック液晶またはコレステリック液晶を有する表示素子、２つの電極間に帯電した微粒子を有し、該微粒子を電界により粉体中で移動させる粉体移動方式の表示素子などを用いることができる。また非水系電気泳動型の表示素子には、２つの電極間に帯電した微粒子を分散させた分散液を挟み込んだ表示素子、帯電した微粒子を分散させた分散液を、絶縁膜を間に挟んだ２つの電極上に有する表示素子、それぞれ異なる電荷に帯電する二色の半球を有するツイスティングボールを、２つの電極間において溶媒中に分散させた表示素子、溶液中に帯電した微粒子が複数分散されているマイクロカプセルを２つの電極間に有する表示素子などが含まれる。
【０２０２】
図２０に、電気泳動表示装置の画素部３２１の回路図を、一例として示す。画素部３２１は複数の画素３２０を有している。画素部３２１は、複数の信号線Ｓ１〜Ｓｘ、複数の走査線Ｇ１〜Ｇｙを有している。複数の各画素３２０は、信号線Ｓ１〜Ｓｘの一つと、走査線Ｇ１〜Ｇｙの一つとを、少なくとも有している。
【０２０３】
各画素３２０はトランジスタ３２５と、表示素子３２６と、保持容量３２７とを有している。トランジスタ３２５のゲート電極は、走査線Ｇ１〜Ｇｙの一つに接続されている。またトランジスタ３２５のソース電極とドレイン電極は、一方が信号線Ｓ１〜Ｓｘの一つに、他方が表示素子３２６の画素電極に接続されている。
【０２０４】
なお、図２０では、表示素子３２６の画素電極と対向電極の間に印加された電圧を保持するために、表示素子３２６と並列に保持容量３２７が接続されているが、表示素子３２６のメモリ性の高さが表示を維持するのに十分な程度に高いのであれば、保持容量３２７を必ずしも設ける必要はない。
【０２０５】
なお、図２０では、各画素にスイッチング素子として機能するトランジスタを一つ設けたアクティブマトリクス型の画素部の構成について説明したが、本発明の一態様に係る電気泳動表示装置は、この構成に限定されない。画素に設けるトランジスタの数は複数であっても良いし、トランジスタ以外に容量、抵抗、コイルなどの素子が接続されていても良い。
【０２０６】
表示素子３２６の構成は、上述したように電気泳動表示装置の種類によって異なる。例えば、マイクロカプセルを有する電気泳動表示装置の場合、表示素子３２６は、画素電極と、対向電極と、画素電極及び対向電極によって電圧が印加されるマイクロカプセルとを有する。トランジスタ３２５のソース電極またはドレイン電極の一方は、画素電極に接続されている。
【０２０７】
マイクロカプセル内には、酸化チタンなどのプラスに帯電した白色顔料と、カーボンブラックなどのマイナスに帯電した黒色顔料とが、オイルなどの分散媒と共に封入されている。画素電極に印加されるビデオ信号の電圧に従って、画素電極と対向電極の間に電圧を印加し、正の電極側に黒色顔料を、負の電極側に白色顔料を引き寄せることで、二値の階調の表示を行うことができる。
【０２０８】
そして、電気泳動表示装置の場合、誤差拡散法、ディザ法などといったデジタル画像処理技術を用いることで、中間階調を表示することが可能である。
【０２０９】
なお、電気泳動表示装置に用いられる表示素子は、階調を変化させるのに必要な電圧が、液晶表示装置に用いられる液晶素子や、発光装置に用いられる有機発光素子などの発光素子に比べて高い傾向にある。そのため、スイッチング素子として用いられる画素のトランジスタ３２５は、ビデオ信号の書き込み時において、そのソース電極とドレイン電極間の電位差が大きくなるため、オフ電流が高くなり、そのために画素電極の電位が変動して表示に乱れが生じやすい。また、ソース電極とドレイン電極間の電位差が大きくなるために、トランジスタ３２５は劣化しやすい。しかし、本発明の一態様では、トランジスタ３２５のチャネル形成領域に酸化物半導体を用いることで、オフ電流を著しく低く抑えることができ、耐圧性を高めることができる。よって、オフ電流により表示が乱れるのを防ぐことができる。また、本発明の一態様では、トランジスタ３２５の経時劣化による閾値電圧のばらつきを小さく抑えることができるので、電気泳動表示装置の信頼性を高めることができる。
【０２１０】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【実施例】
【０２１１】
本発明の一態様に係る半導体表示装置を用いることで、信頼性が高い電子機器、高画質である画像の表示を行うことができる電子機器を提供することが可能である。
【０２１２】
本発明の一態様に係る半導体表示装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体表示装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
【０２１３】
図１８（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る半導体表示装置は、表示部７０３３または表示部７０３４に用いることができる。表示部７０３３または表示部７０３４に、本発明の一態様に係る半導体表示装置を用いることで、信頼性が高い携帯型ゲーム機、高画質である画像の表示が可能な携帯型ゲーム機を提供することができる。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２１４】
図１８（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体表示装置は、表示部７０４２に用いることができる。表示部７０４２に本発明の一態様に係る半導体表示装置を用いることで、信頼性が高い携帯電話、高画質である画像の表示が可能な携帯電話を提供することができる。
【０２１５】
図１８（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１８（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る半導体表示装置は、表示部７０５２に用いることができる。表示部７０５２に本発明の一態様に係る半導体表示装置を用いることで、信頼性が高い携帯情報端末、高画質である画像の表示が可能な携帯情報端末を提供することができる。
【０２１６】
図１８（Ｄ）は表示装置であり、筐体７０１１、表示部７０１２、支持台７０１３等を有する。本発明の一態様に係る半導体表示装置は、表示部７０１２に用いることができる。表示部７０１２に本発明の一態様に係る半導体表示装置を用いることで、信頼性が高い表示装置、高画質である画像の表示が可能な表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２１７】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２１８】
１００    半導体表示装置
１０１    画素部
１０２    走査線駆動回路
１０３    第１信号線駆動回路
１０４    第２信号線駆動回路
１０５    第１基板
１０６    第２基板
１１０    トランジスタ
１１１    トランジスタ
１１２    容量素子
１１３    半導体膜
１１４    半導体膜
１１５    半導体膜
１１６    絶縁膜
１１７    ゲート電極
１１８    ゲート電極
１１９    電極
１２０    トランジスタ
１２１    容量素子
１２２    ゲート電極
１２３    絶縁膜
１２４    活性層
１２５    ソース電極
１２６    ドレイン電極
１２７    絶縁膜
１２８    電極
１２９    電極
１３０    シフトレジスタ
１３１    記憶回路
１３２    記憶回路
１３３    レベルシフタ
１３４    ＤＡＣ
１３５    アナログバッファ
１４０    記憶素子
１４１    記憶素子
１４２    端子
１４３    端子
１４４    レベルシフタ
１４５    ＤＡＣ
１４６    バッファ
１５０    サンプリング回路
１５１    アナログ記憶回路
１５２    デジタルバッファ
１６０    ＴＡＢテープ
３００    画素
３０１    画素部
３０５    トランジスタ
３０６    液晶素子
３０７    容量素子
３１０    画素
３１１    スイッチング用トランジスタ
３１２    駆動用トランジスタ
３１３    発光素子
３１４    保持容量
３２０    画素
３２１    画素部
３２５    トランジスタ
３２６    表示素子
３２７    保持容量
４００    第２基板
４０１    トランジスタ
４０２    容量素子
４０３    ゲート電極
４０４    絶縁膜
４０５    酸化物半導体膜
４０６    チャネル保護膜
４０７    ソース電極
４０８    ドレイン電極
４０９    絶縁膜
４１０    電極
４１１    電極
４２１    トランジスタ
４２２    容量素子
４２３    ゲート電極
４２４    絶縁膜
４２５    酸化物半導体膜
４２７    ソース電極
４２８    ドレイン電極
４２９    絶縁膜
４３０    電極
４３１    電極
４４１    トランジスタ
４４２    容量素子
４４３    ゲート電極
４４４    絶縁膜
４４５    酸化物半導体膜
４４７    ソース電極
４４８    ドレイン電極
４４９    絶縁膜
４５０    電極
４５１    電極
５０１    トランジスタ
５０２    トランジスタ
５０３    トランジスタ
５０４    トランジスタ
５０５    トランジスタ
５０６    トランジスタ
５０７    トランジスタ
５０８    トランジスタ
５０９    トランジスタ
５１０    トランジスタ
５１１    容量素子
５１２    容量素子
５１３    容量素子
５１４    容量素子
５１５    容量素子
５１６    容量素子
５２０    端子
５２１    端子
５２２    端子
５２３    端子
５２４    端子
５２５    端子
５２６    端子
５２７    端子
５３０    トランジスタ
５３１    トランジスタ
５３２    端子
５３３    端子
５３４    端子
５３５    ノード
５３６    ノード
６００ａ    ブートストラップ回路
６００ｂ    ブートストラップ回路
６００ｃ    ブートストラップ回路
６０１    トランジスタ
６０２    トランジスタ
６０３ａ    トランジスタ
６０３ｂ    トランジスタ
６０３ｃ    トランジスタ
６０４ａ    トランジスタ
６０４ｂ    トランジスタ
６０４ｃ    トランジスタ
６０５ａ    トランジスタ
６０５ｂ    トランジスタ
６０５ｃ    トランジスタ
６０６ａ    トランジスタ
６０６ｂ    トランジスタ
６０６ｃ    トランジスタ
６０７ａ    トランジスタ
６０７ｂ    トランジスタ
６０７ｃ    トランジスタ
６０８ａ    容量素子
６０８ｂ    容量素子
６０８ｃ    容量素子
９００    第１基板
９０１    第２基板
９０３    接着剤
９０４    端子
９０５    ワイヤ
９０６    第１半導体素子
９０７    パッド
９１０    第１基板
９１１    第２基板
９１２    パッド
９１３    ソルダーボール
９１４    第１半導体素子
９１６    端子
９２０    第１基板
９２１    第２基板
９２２    パッド
９２４    第１半導体素子
９２６    端子
９２７    導電性樹脂
１４０１    トランジスタ
１４０２    ゲート電極
１４０３    ゲート絶縁膜
１４０４    酸化物半導体膜
１４０５    導電膜
１４０６    導電膜
１４０７    絶縁膜
１４０８    絶縁膜
１４１０    画素電極
１４１１    配向膜
１４１３    対向電極
１４１４    配向膜
１４１５    液晶
１４１６    シール材
１４１７    スペーサ
１４２０    基板
１６０１    パネル
１６０２    拡散板
１６０３    プリズムシート
１６０４    拡散板
１６０５    導光板
１６０６    反射板
１６０７    光源
１６０８    回路基板
１６０９    ＣＯＦテープ
１６１０    ＦＰＣ
１６１１    第１基板
４００１    第２基板
４００２    画素部
４００３    第１信号線駆動回路
４００４    走査線駆動回路
４００５    シール材
４００６    対向基板
４００７    液晶
４００９    トランジスタ
４０１０    トランジスタ
４０１１    液晶素子
４０１４    配線
４０１５    配線
４０１６    接続端子
４０１８    ＦＰＣ
４０１９    異方性導電膜
４０２０    第２信号線駆動回路
４０２１    第１基板
４０２２    トランジスタ
４０３０    画素電極
４０３１    対向電極
４０３５    スペーサ
６００１    第２基板
６００２    画素部
６００３    走査線駆動回路
６００４    第１基板
６００５    ＦＰＣ
６００６    対向基板
６００７    第２信号線駆動回路
６０１６    対向基板
６１０１    第２基板
６１０２    画素部
６１０３    走査線駆動回路
６１０４    第１基板
６１０５    ＦＰＣ
６１０６    対向基板
６１０７    第２信号線駆動回路
７０１１    筐体
７０１２    表示部
７０１３    支持台
７０３１    筐体
７０３２    筐体
７０３３    表示部
７０３４    表示部
７０３５    マイクロホン
７０３６    スピーカー
７０３７    操作キー
７０３８    スタイラス
７０４１    筐体
７０４２    表示部
７０４３    音声入力部
７０４４    音声出力部
７０４５    操作キー
７０４６    受光部
７０５１    筐体
７０５２    表示部
７０５３    操作キー
【図１】
2011227479.tif 000003
【図２】
2011227479.tif 000004
【図３】
2011227479.tif 000005
【図４】
2011227479.tif 000006
【図５】
2011227479.tif 000007
【図６】
2011227479.tif 000008
【図７】
2011227479.tif 000009
【図８】
2011227479.tif 000010
【図９】
2011227479.tif 000011
【図１０】
2011227479.tif 000012
【図１１】
2011227479.tif 000013
【図１２】
2011227479.tif 000014
【図１３】
2011227479.tif 000015
【図１４】
2011227479.tif 000016
【図１５】
2011227479.tif 000017
【図１６】
2011227479.tif 000018
【図１７】
2011227479.tif 000019
【図１８】
2011227479.tif 000020
【図１９】
2011227479.tif 000021
【図２０】
2011227479.tif 000022