(57)【要約】【課題】画素の列間引き読み出し時の消費電力の上昇を抑えつつ、使用されていないＡ／Ｄ変換回路の回路利用効率を改善することができる固体撮像装置を提供する。【解決手段】画素が列方向に複数配列された第１および第２の画素列を有する画素アレイ部と、第１および第２の遅延素子が円環状に接続された第１および第２の円環遅延回路と、第１および第２の円環遅延回路内に接続された第１および第２のカウンタと、第１の遅延素子の出力を第２の遅延素子に入力する第１の切り替えスイッチと、他の第２の遅延素子の出力を他の第１の遅延素子に入力する第２の切り替えスイッチと、を備え、第１および第２の切り替えスイッチが切り替えられたとき、第１および第２の遅延素子によって、第１の円環遅延回路の遅延素子の数よりも多数の遅延素子を有する第３の円環遅延回路を形成し、第１のカウンタによってカウントし、第２のカウンタによるカウントを停止する。【選択図】図２
2011124769.tif 000002
【特許請求の範囲】
【請求項１】
被写体像に応じた光電変換信号を出力する画素が、列方向に複数配列された第１および第２の画素列を有する画素アレイ部と、
円環状に接続された複数の第１の遅延素子を有し、前記光電変換信号の電圧レベルに応じた遅延時間でパルス信号が周回する第１の円環遅延回路と、
円環状に接続された複数の第２の遅延素子を有し、前記光電変換信号の電圧レベルに応じた遅延時間で前記パルス信号が周回する第２の円環遅延回路と、
前記パルス信号が前記第１の円環遅延回路内を周回した周回数をカウントする第１のカウンタと、
前記パルス信号が前記第２の円環遅延回路内を周回した周回数をカウントする第２のカウンタと、
予め定められた１つの前記第１の遅延素子の出力を、予め定められた１つの前記第２の遅延素子に入力するように接続を切り替える第１の切り替えスイッチと、
予め定められた他の１つの前記第２の遅延素子の出力を、予め定められた他の１つの前記第１の遅延素子に入力するように接続を切り替える第２の切り替えスイッチと、
を備え、
前記第１の切り替えスイッチと前記第２の切り替えスイッチとによって接続が切り替えられたとき、
前記第１の遅延素子と前記第２の遅延素子とによって、前記第１の円環遅延回路内の前記第１の遅延素子の数よりも多い数の遅延素子を有し、前記第１の画素列の前記画素から出力された前記光電変換信号の電圧レベルに応じた遅延時間で前記パルス信号が周回する第３の円環遅延回路を形成し、
前記第１のカウンタによって、前記パルス信号が該第３の円環遅延回路内を周回した周回数をカウントし、
前記第２のカウンタによるカウントを停止する、
ことを特徴とする固体撮像装置。
【請求項２】
前記第２の切り替えスイッチによって出力の接続が切り替えられる前記予め定められた他の１つの第２の遅延素子は、
前記第１の切り替えスイッチによって入力の接続が切り替えられる前記予め定められた１つの第２の遅延素子の前段に接続された前記第２の遅延素子である、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１の切り替えスイッチによって出力の接続が切り替えられる前記予め定められた１つの第１の遅延素子は、
前記第２の切り替えスイッチによって入力の接続が切り替えられる前記予め定められた他の１つの第１の遅延素子の前段に接続された前記第１の遅延素子である、
ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記画素アレイ部は、さらに、
前記画素が列方向に複数配列された第３の画素列を有し、
円環状に接続された複数の第３の遅延素子を有し、前記光電変換信号の電圧レベルに応じた遅延時間で前記パルス信号が周回する第４の円環遅延回路と、
前記パルス信号が前記第３の円環遅延回路内を周回した周回数をカウントする第３のカウンタと、
予め定められた少なくとも１つの前記第３遅延素子を、前記予め定められた１つの第１の遅延素子と前記予め定められた１つの第２の遅延素子との間、または前記予め定められた他の１つの第２の遅延素子と前記予め定められた他の１つの第１の遅延素子との間の接続されるように接続を切り替える第３の切り替えスイッチと、
をさらに備え、
前記第１の切り替えスイッチと、前記第２の切り替えスイッチと、前記第３の切り替えスイッチとによって接続が切り替えられたとき、
前記第１の遅延素子と、前記第２の遅延素子と、前記第３の遅延素子とによって、前記第１の円環遅延回路内の前記第１の遅延素子の数よりも多い数の遅延素子を有し、前記第１の画素列の前記画素から出力された前記光電変換信号の電圧レベルに応じた遅延時間で前記パルス信号が周回する第５の円環遅延回路を形成し、
前記第１のカウンタによって、前記パルス信号が該第５の円環遅延回路内を周回した周回数をカウントし、
前記第２のカウンタによるカウントと、前記第３のカウンタによるカウントとを停止する、
ことを特徴とする請求項１から請求項３のいずれか１の項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、列毎にＡ／Ｄ変換回路を備える固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが注目され、実用化されている。
このＣＭＯＳイメージセンサは、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサが専用の製造プロセスによって製造されるのに対し、一般的な半導体の製造プロセスを用いて製造することが可能であることから、センサ内に種々の機能回路を組み込んだＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）への対応によって、ＣＭＯＳイメージセンサの多機能化を可能としている（特許文献１参照）。
【０００３】
図１０は、従来のＣＭＯＳイメージセンサの概略構成の一例を示したブロック図である。図１０に示すように、従来のＣＭＯＳイメージセンサ２００は、画素部２０１と、垂直走査回路２０２と、水平走査回路２０３と、信号処理部２０４と、カラムＡ／Ｄ変換回路２０５と、制御信号操作部２０６とを備える。ＣＭＯＳイメージセンサ２００は、画素部２０１の各画素１が発生した光電変換信号に対して信号処理部２０４によって各種の信号処理を行い、その後、カラムＡ／Ｄ変換回路２０５によってアナログ−デジタル変換してデジタルデータＤＴとして出力する。
【０００４】
制御信号操作部２０６は、垂直走査回路２０２と、水平走査回路２０３と、信号処理部２０４と、カラムＡ／Ｄ変換回路２０５とを駆動させるための制御信号を出力する。
【０００５】
垂直走査回路２０２は、制御信号操作部２０６から入力された制御信号に応じて、画素部２０１内の画素１を画素部２０１の行単位で選択し、選択した行の各画素１が発生した光電変換信号を信号処理部２０４に出力させる。
画素部２０１は、複数の画素１を行方向および列方向の二次元的に配置した画素アレイである。各画素１は、フォトダイオードを備え、一定の蓄積時間内に入射した光量に応じた光電変換信号を発生し、垂直走査回路２０２からの選択に応じて、発生した光電変換信号を信号処理部２０４に出力する。
【０００６】
信号処理部２０４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路２０７と、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路２０８とを備える。画素部２０１から入力された光電変換信号は、制御信号操作部２０６から入力された制御信号に応じて、ＣＤＳ回路２０７によってリセット雑音と１／ｆ雑音とが除去された後、ＡＧＣ回路２０８によって増幅される。そして、信号処理部２０４は、増幅した信号（アナログ信号）をカラムＡ／Ｄ変換回路２０５に出力する。
【０００７】
カラムＡ／Ｄ変換回路２０５は、同じ構成のＡ／Ｄ変換回路を、画素部２０１の列の数だけ複数備える。各列に備えたＡ／Ｄ変換回路は、制御信号操作部２０６から入力された制御信号に応じて、それぞれ信号処理部２０４から入力された増幅信号（アナログ信号）を、デジタル信号に変換する。
【０００８】
水平走査回路２０３は、制御信号操作部２０６から入力された制御信号に応じて、カラムＡ／Ｄ変換回路２０５の各Ａ／Ｄ変換回路によって変換されたデジタル信号を、画素部２０１の列単位で選択し、選択した列のデジタル信号をＣＭＯＳイメージセンサ２００が出力するデジタルデータＤＴとして順次出力する。
【０００９】
ここで、カラムＡ／Ｄ変換回路２０５に備えたＡ／Ｄ変換回路について説明する。従来のＣＭＯＳイメージセンサに組み込まれるＡ／Ｄ変換回路には、様々な形式のＡ／Ｄ変換回路が使用されている。図１１は、従来のＣＭＯＳイメージセンサに組み込まれたＡ／Ｄ変換回路の概略構成の一例を示したブロック図である。なお、図１１においては、カラムＡ／Ｄ変換回路２０５に備えたＡ／Ｄ変換回路の内、１つのＡ／Ｄ変換回路のみを示している。図１１に示したＡ／Ｄ変換回路２１１は、円環遅延回路（以下、「ＲＤＬ（Ｒｉｎｇ  Ｄｅｌａｙ  Ｌｉｎｅ）」という）２０９、パルス位置数値化部２１０を備え、信号処理部２０４から入力されたアナログ入力信号ＶｉｎをデジタルデータＤＴに変換する。
【００１０】
ＲＤＬ２０９は、２Ｎ個（Ｎは正の整数）の遅延素子２を円環状に接続した回路であり、制御信号操作部２０６から入力されたパルス信号ＰＡを初段の遅延素子２に入力し、以降の段の遅延素子２を順次走行させる。各遅延素子２は、ＮＯＴ（論理否定）回路やＮＡＮＤ（否定論理積）回路などのデジタル論理回路が組み合わされた構成であり、信号処理部２０４から入力されたアナログ入力信号Ｖｉｎが各遅延素子２の駆動電圧となっている。
【００１１】
パルス位置数値化部２１０は、カウンタ３と、ラッチ４と、ラッチ５と、エンコーダ６と、ラッチ７とを備え、サンプリング期間中にパルス信号ＰＡが通過したＲＤＬ２０９内の遅延素子２の個数を数値化してデジタルデータＤＴとして出力する。カウンタ３は、Ａ／Ｄ変換回路２１１のサンプリング期間中に、パルス信号ＰＡがＲＤＬ２０９内を走行したときの周回数をカウントする。ラッチ４は、制御信号操作部２０６から入力されたサンプリングクロックＣＫに基づいて、カウント３がカウントしたパルス信号ＰＡの周回数の値を保持する。ラッチ５は、制御信号操作部２０６から入力されたサンプリングクロックＣＫに基づいて、Ａ／Ｄ変換回路２１１のサンプリング期間が終了した時点のＲＤＬ２０９内におけるパルス信号ＰＡの走行位置の情報を取得する。エンコーダ６は、ラッチ５が取得したパルス信号ＰＡの走行位置の情報を数値化する。ラッチ７は、制御信号操作部２０６から入力されたサンプリングクロックＣＫに基づいて、ラッチ４に保持されたパルス信号ＰＡの周回数の値を上位ビットとし、エンコーダ６が数値化したパルス信号ＰＡの走行位置の情報の値を下位ビットとして保持するとともに、保持した値をＡ／Ｄ変換回路２１１がアナログ−デジタル変換したデジタル値として出力する。
【００１２】
なお、各遅延素子２は、印加された駆動電圧（アナログ入力信号Ｖｉｎ）が低いほど、走行するパルス信号ＰＡの遅延時間が大きい電圧特性となっている。すなわち、アナログ入力信号Ｖｉｎの大きさに応じて、サンプリング期間中にパルス信号ＰＡが通過する遅延素子２の個数が変動する。これにより、Ａ／Ｄ変換回路２１１は、画素部２０１の各列から出力されたアナログ入力信号Ｖｉｎの電圧値の大きさに応じてＲＤＬ２０９内を走行したパルス信号ＰＡの周回数と走行位置の情報とによって、アナログ入力信号Ｖｉｎをアナログ−デジタル変換することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−２８７８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
このようなＣＭＯＳイメージセンサ２００において、画素部２０１の列方向の画素１を間引いて読み出す列間引き読み出しを行うことがある。これは、水平走査回路２０３によって、等間隔に選択した列のみ、デジタルデータＤＴを出力するＣＭＯＳイメージセンサ２００の読み出し方法である。このＣＭＯＳイメージセンサ２００の列間引き読み出しは、ＣＭＯＳイメージセンサ２００から読み出す画素１の数（画素数）が少なくなり、デジタルデータＤＴの出力期間が短くなることから、フレームレートの高い読み出しにおいて有効である。また、この列間引き読み出し時には、画素１を読み出さない列のＡ／Ｄ変換回路２１１の動作を停止させることにより、ＣＭＯＳイメージセンサ２００の消費電力を低減することができる。
【００１５】
しかしながら、水平走査回路２０３にて選択されていない列、すなわち、間引きする列のＡ／Ｄ変換回路２１１の動作を停止するということは、停止しているＡ／Ｄ変換回路２１１内のＲＤＬ２０９およびパルス位置数値化部２１０を駆動していないこととなり、ＣＭＯＳイメージセンサ２００の列間引き読み出し時におけるカラムＡ／Ｄ変換回路２０５の回路利用効率が低下してしまうという問題がある。
【００１６】
本発明は、上記の課題認識に基づいてなされたものであり、列毎にＡ／Ｄ変換回路を備えた固体撮像装置において、画素の列間引き読み出し時の消費電力の上昇を抑えつつ、Ａ／Ｄ変換回路の回路利用効率を改善することができる固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１７】
上記の課題を解決するため、本発明の固体撮像装置は、被写体像に応じた光電変換信号を出力する画素が、列方向に複数配列された第１および第２の画素列を有する画素アレイ部と、円環状に接続された複数の第１の遅延素子を有し、前記光電変換信号の電圧レベルに応じた遅延時間でパルス信号が周回する第１の円環遅延回路と、円環状に接続された複数の第２の遅延素子を有し、前記光電変換信号の電圧レベルに応じた遅延時間で前記パルス信号が周回する第２の円環遅延回路と、前記パルス信号が前記第１の円環遅延回路内を周回した周回数をカウントする第１のカウンタと、前記パルス信号が前記第２の円環遅延回路内を周回した周回数をカウントする第２のカウンタと、予め定められた１つの前記第１の遅延素子の出力を、予め定められた１つの前記第２の遅延素子に入力するように接続を切り替える第１の切り替えスイッチと、予め定められた他の１つの前記第２の遅延素子の出力を、予め定められた他の１つの前記第１の遅延素子に入力するように接続を切り替える第２の切り替えスイッチと、を備え、前記第１の切り替えスイッチと前記第２の切り替えスイッチとによって接続が切り替えられたとき、前記第１の遅延素子と前記第２の遅延素子とによって、前記第１の円環遅延回路内の前記第１の遅延素子の数よりも多い数の遅延素子を有し、前記第１の画素列の前記画素から出力された前記光電変換信号の電圧レベルに応じた遅延時間で前記パルス信号が周回する第３の円環遅延回路を形成し、前記第１のカウンタによって、前記パルス信号が該第３の円環遅延回路内を周回した周回数をカウントし、前記第２のカウンタによるカウントを停止する、ことを特徴とする。
【００１８】
また、本発明の前記第２の切り替えスイッチによって出力の接続が切り替えられる前記予め定められた他の１つの第２の遅延素子は、前記第１の切り替えスイッチによって入力の接続が切り替えられる前記予め定められた１つの第２の遅延素子の前段に接続された前記第２の遅延素子である、ことを特徴とする。
【００１９】
また、本発明の前記第１の切り替えスイッチによって出力の接続が切り替えられる前記予め定められた１つの第１の遅延素子は、前記第２の切り替えスイッチによって入力の接続が切り替えられる前記予め定められた他の１つの第１の遅延素子の前段に接続された前記第１の遅延素子である、ことを特徴とする。
【００２０】
また、本発明の前記画素アレイ部は、さらに、前記画素が列方向に複数配列された第３の画素列を有し、円環状に接続された複数の第３の遅延素子を有し、前記光電変換信号の電圧レベルに応じた遅延時間で前記パルス信号が周回する第４の円環遅延回路と、前記パルス信号が前記第３の円環遅延回路内を周回した周回数をカウントする第３のカウンタと、予め定められた少なくとも１つの前記第３遅延素子を、前記予め定められた１つの第１の遅延素子と前記予め定められた１つの第２の遅延素子との間、または前記予め定められた他の１つの第２の遅延素子と前記予め定められた他の１つの第１の遅延素子との間の接続されるように接続を切り替える第３の切り替えスイッチと、をさらに備え、前記第１の切り替えスイッチと、前記第２の切り替えスイッチと、前記第３の切り替えスイッチとによって接続が切り替えられたとき、前記第１の遅延素子と、前記第２の遅延素子と、前記第３の遅延素子とによって、前記第１の円環遅延回路内の前記第１の遅延素子の数よりも多い数の遅延素子を有し、前記第１の画素列の前記画素から出力された前記光電変換信号の電圧レベルに応じた遅延時間で前記パルス信号が周回する第５の円環遅延回路を形成し、前記第１のカウンタによって、前記パルス信号が該第５の円環遅延回路内を周回した周回数をカウントし、前記第２のカウンタによるカウントと、前記第３のカウンタによるカウントとを停止する、ことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、列毎にＡ／Ｄ変換回路を備えた固体撮像装置において、画素の列間引き読み出し時の消費電力の上昇を抑えつつ、Ａ／Ｄ変換回路の回路利用効率を改善することができるという効果が得られる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態によるＣＭＯＳイメージセンサの概略構成を示したブロック図である。
【図２】本第１の実施形態のＣＭＯＳイメージセンサに組み込まれたカラムＡ／Ｄ変換回路におけるＲＤＬに係る回路の接続の一例を示した回路接続図である。
【図３】本第１の実施形態のＣＭＯＳイメージセンサに組み込まれたカラムＡ／Ｄ変換回路におけるパルス位置数値化部に係る回路の接続の一例を示した回路接続図である。
【図４】本第１の実施形態のＣＭＯＳイメージセンサの通常読み出しにおけるＲＤＬ内の遅延素子のタイミングを示したタイミングチャートである。
【図５】本第１の実施形態のＣＭＯＳイメージセンサの列間引き読み出しにおけるＲＤＬ内の遅延素子の接続の一例を示した回路接続図である。
【図６】本第１の実施形態のＣＭＯＳイメージセンサの列間引き読み出しにおけるＲＤＬ内の遅延素子のタイミングを示したタイミングチャートである。
【図７】本第１の実施形態のＣＭＯＳイメージセンサの通常読み出しと列間引き読み出しとにおけるデジタルデータＤＴの構成を示した図である。
【図８】本発明の第２の実施形態によるＣＭＯＳイメージセンサの概略構成を示したブロック図である。
【図９】本第２の実施形態のＣＭＯＳイメージセンサに組み込まれたカラムＡ／Ｄ変換回路におけるＲＤＬに係る回路の接続の一例を示した回路接続図である。
【図１０】従来のＣＭＯＳイメージセンサの概略構成の一例を示したブロック図である。
【図１１】従来のＣＭＯＳイメージセンサに組み込まれたＡ／Ｄ変換回路の概略構成の一例を示したブロック図である。
【発明を実施するための形態】
【００２３】
＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態によるＣＭＯＳイメージセンサ１００の概略構成を示したブロック図である。図１において、ＣＭＯＳイメージセンサ１００は、画素部１０１と、垂直走査回路１０２と、水平走査回路１０３と、信号処理部１０４と、入力スイッチＳＷ８と、カラムＡ／Ｄ変換回路１０５と、制御信号操作部１０６とを備える。ＣＭＯＳイメージセンサ１００は、画素部１０１の各画素１が発生した光電変換信号に対して信号処理部１０４によって各種の信号処理を行い、その後、カラムＡ／Ｄ変換回路１０５によってアナログ−デジタル変換してデジタルデータＤＴとして出力する。ＣＭＯＳイメージセンサ１００がデジタルデータＤＴを出力する際の読み出しモードには、画素部１０１内の画素１を全て読み出す通常読み出しモードと、画素部１０１内の画素列を列毎に間引いて読み出す列間引き読み出しモードとがある。
【００２４】
制御信号操作部１０６は、ＣＭＯＳイメージセンサ１００の読み出しモードに応じて、垂直走査回路１０２と、水平走査回路１０３と、信号処理部１０４と、カラムＡ／Ｄ変換回路１０５とを駆動させるための制御信号を出力する。また、制御信号操作部１０６は、ＣＭＯＳイメージセンサ１００の読み出しモードに応じて、カラムＡ／Ｄ変換回路１０５に入力する増幅信号（アナログ信号）、およびカラムＡ／Ｄ変換回路１０５内の各構成要素の接続を切り替えるための切り替え信号を出力する。図１においては、切り替え信号として、カラムＡ／Ｄ変換回路１０５に入力する増幅信号を切り替える入力スイッチＳＷ８に対する切り替え信号のみを示している。なお、カラムＡ／Ｄ変換回路１０５を駆動させるための制御信号、およびカラムＡ／Ｄ変換回路１０５内の各構成要素の接続を切り替えるための切り替え信号に関する詳細な説明は、後述する。
【００２５】
垂直走査回路１０２は、制御信号操作部１０６から入力された制御信号に応じて、画素部１０１内の画素１を画素部１０１の行単位で選択し、選択した行の各画素１が発生した光電変換信号を信号処理部１０４に出力させる。
【００２６】
画素部１０１は、複数の画素１を行方向および列方向の二次元的に配置した画素アレイである。画素部１０１内には、奇数列の画素１からなる画素列１０９と、偶数列の画素１からなる画素列１１０とが各列に交互に配列されている。また、画素列１０９と、画素列１１０とは、それぞれ同じ数の画素１を備えている。各画素１は、フォトダイオードを備え、一定の蓄積時間内に入射した光量に応じた光電変換信号を発生し、垂直走査回路１０２からの選択に応じて、発生した光電変換信号を信号処理部１０４に出力する。なお、図１では、ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードのときに間引かれる画素列を、画素列１１０とした例を示している。
【００２７】
信号処理部１０４は、ＣＤＳ回路１０７と、ＡＧＣ回路１０８とを備える。画素部１０１から入力された光電変換信号は、制御信号操作部１０６から入力された制御信号に応じて、ＣＤＳ回路１０７によってリセット雑音と１／ｆ雑音とが除去された後、ＡＧＣ回路１０８によって増幅される。そして、信号処理部１０４は、増幅した信号であるアナログ入力信号ＶｉｎをカラムＡ／Ｄ変換回路１０５または入力スイッチＳＷ８に出力する。
【００２８】
カラムＡ／Ｄ変換回路１０５は、同じ構成のＡ／Ｄ変換回路を、画素部１０１の列の数だけ複数備える。各列に備えたＡ／Ｄ変換回路は、それぞれＲＤＬおよびパルス位置数値化部を備えている。また、各Ａ／Ｄ変換回路は、制御信号操作部１０６から入力された制御信号に応じて、信号処理部１０４から直接、または入力スイッチＳＷ８を介して信号処理部１０４から入力されたアナログ入力信号Ｖｉｎを、デジタル信号に変換する。図１では、画素列１０９に対応したＡ／Ｄ変換回路のＲＤＬとパルス位置数値化部を、それぞれＲＤＬ１１１、パルス位置数値化部１１３とし、画素列１１０に対応したＡ／Ｄ変換回路のＲＤＬとパルス位置数値化部を、それぞれＲＤＬ１１２、パルス位置数値化部１１４とした場合を示している。なお、カラムＡ／Ｄ変換回路１０５内の構成に関する詳細な説明は、後述する。
【００２９】
水平走査回路１０３は、制御信号操作部１０６から入力された制御信号に応じて、カラムＡ／Ｄ変換回路１０５の各Ａ／Ｄ変換回路によって変換されたデジタル信号を、画素部１０１の列単位で選択し、選択した列のデジタル信号をＣＭＯＳイメージセンサ１００が出力するデジタルデータＤＴとして順次出力する。例えば、ＣＭＯＳイメージセンサ１００の読み出しモードが通常読み出しモードである場合、水平走査回路１０３は、カラムＡ／Ｄ変換回路１０５によって変換された各列のデジタル信号を、デジタルデータＤＴとして出力する。また、例えば、ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードである場合、水平走査回路１０３は、カラムＡ／Ｄ変換回路１０５によって変換された各列のデジタル信号から、出力する一部の画素列のデジタル信号のみを選択し、すなわち、出力しないデジタル信号を間引き、デジタルデータＤＴとして出力する。
【００３０】
入力スイッチＳＷ８は、制御信号操作部１０６から入力された切り替え信号に応じて、カラムＡ／Ｄ変換回路１０５に入力するアナログ入力信号Ｖｉｎを切り替える。図１においては、画素列１１０に対応したＡ／Ｄ変換回路のＲＤＬ１１２に入力するアナログ入力信号Ｖｉｎを、画素列１１０に対応したアナログ入力信号Ｖｉｎまたは画素列１０９に対応したアナログ入力信号Ｖｉｎのいずれか一方に切り替える場合を示している。この入力スイッチＳＷ８の切り替えによってＣＭＯＳイメージセンサ１００は、画素列１０９から出力された光電変換信号を、画素列１０９に対応したＡ／Ｄ変換回路と、画素列１１０に対応したＡ／Ｄ変換回路との両方を用いてアナログ−デジタル変換することができる。
【００３１】
次に、本第１の実施形態におけるカラムＡ／Ｄ変換回路について説明する。図２は、本第１の実施形態のＣＭＯＳイメージセンサ１００に組み込まれたカラムＡ／Ｄ変換回路１０５におけるＲＤＬに係る回路の接続の一例を示した回路接続図である。また、図３は、本第１の実施形態のＣＭＯＳイメージセンサ１００に組み込まれたカラムＡ／Ｄ変換回路１０５におけるパルス位置数値化部に係る回路の接続の一例を示した回路接続図である。
【００３２】
制御信号操作部１０６は、カラムＡ／Ｄ変換回路１０５を駆動させるための制御信号として、図２および図３に示すように、パルス信号ＰＡとサンプリングクロックＣＫを出力する。パルス信号ＰＡは、アナログ入力信号Ｖｉｎの電圧値に応じた遅延時間でＲＤＬ１１１およびＲＤＬ１１２内を走行する走行パルス信号である。サンプリングクロックＣＫは、ＲＤＬ１１１およびＲＤＬ１１２内を走行したパルス信号ＰＡの周回数と走行位置の情報とを取得する制御信号である。このサンプリングクロックＣＫによって、カラムＡ／Ｄ変換回路１０５内のＡ／Ｄ変換回路によるアナログ−デジタル変換のサンプリング期間を決定する。
【００３３】
また、制御信号操作部１０６は、カラムＡ／Ｄ変換回路１０５内の各構成要素の接続を切り替えるための切り替え信号として、図２および図３に示すように、入力スイッチＳＷ８と、切り替えスイッチＳＷ９および切り替えスイッチＳＷ１１と、パルススイッチＳＷ１０と、パルス切り替えスイッチＳＷ２６およびパルス切り替えスイッチＳＷ２７と、カウンタスイッチＳＷ１２と、エンコーダスイッチＳＷ２３の接続を切り替えるための制御信号を出力する。また、制御信号操作部１０６は、図３に示したエンコーダ１９によるエンコード方法を変更するための制御信号と、合成処理部２４による処理方法を切り替えるための制御信号とを出力する。
【００３４】
ここで、図２を参照してＣＭＯＳイメージセンサ１００に組み込まれたカラムＡ／Ｄ変換回路１０５におけるＲＤＬのより詳細な構成について説明する。図２に示すように、カラムＡ／Ｄ変換回路１０５は、ＲＤＬ１１１およびＲＤＬ１１２を備えている。また、ＲＤＬ１１１は、２Ｎ個（Ｎは正の整数）の遅延素子と、切り替えスイッチＳＷ９と、パルススイッチＳＷ１０と、パルス切り替えスイッチＳＷ２６とを備えている。また、ＲＤＬ１１２は、２Ｎ個（Ｎは正の整数）の遅延素子と、切り替えスイッチＳＷ１１と、パルス切り替えスイッチＳＷ２７とを備えている。なお、図２に示したＲＤＬ１１１およびＲＤＬ１１２では、遅延素子が８個の場合を一例として示している。
【００３５】
ＲＤＬ１１１およびＲＤＬ１１２は、２個のＮＯＴ（論理否定）回路によって構成された６個の遅延素子２ａと、１個のＮＯＴ回路２ｂと１個のＮＡＮＤ（否定論理積）回路２ｃとによって構成された遅延素子２ｄおよび遅延素子２ｅとが、円環状に接続された回路である。以下の説明において、遅延素子２ａ、遅延素子２ｄ、遅延素子２ｅのいずれか一つを示す場合には、「遅延素子２」という。
【００３６】
また、各遅延素子２は、信号処理部１０４から入力されたアナログ入力信号Ｖｉｎが駆動電圧となっている。以下の説明において、ＲＤＬ１１１内の遅延素子２の駆動電圧となっている、画素列１０９から出力されたアナログ入力信号Ｖｉｎを、「アナログ入力信号Ｖｉｎ（１０９）」という。また、ＲＤＬ１１２内の遅延素子２の駆動電圧となっている、画素列１１０から出力されたアナログ入力信号Ｖｉｎを、「アナログ入力信号Ｖｉｎ（１１０）」という。また、アナログ入力信号Ｖｉｎ（１０９）と、アナログ入力信号Ｖｉｎ（１１０）とのいずれか１つに特定しない場合には、「アナログ入力信号Ｖｉｎ」という。
【００３７】
また、ＲＤＬ１１１およびＲＤＬ１１２において、初段の遅延素子２ｄに備えたＮＡＮＤ回路２ｃの一方の入力端子には、それぞれ、制御信号操作部１０６から入力されたパルス信号ＰＡが入力され、このパルス信号ＰＡがアナログ入力信号Ｖｉｎの電圧値に応じた遅延時間で以降の段の遅延素子２を順次走行する。そして、ＲＤＬ１１１およびＲＤＬ１１２は、各遅延素子２の出力端子の信号を、パルス信号ＰＡの走行位置の情報として、パルス位置数値化部に出力する。図２においては、ＲＤＬ１１１内の各遅延素子２の出力端子Ｌ１＿１〜出力端子Ｌ１＿８をパルス位置数値化部１１３に接続し、ＲＤＬ１１２内の各遅延素子２の出力端子Ｌ２＿１〜出力端子Ｌ２＿８をパルス位置数値化部１１４に接続した場合を示している。
【００３８】
なお、図２および図３に示したカラムＡ／Ｄ変換回路１０５において、出力端子の符号Ｌの後の数字は、ＲＤＬの符号の下１桁を表し、さらにその後の“＿：アンダーバー”に続く数字は、ＲＤＬ内における遅延素子２の段数の番号を示す。例えば、ＲＤＬ１１２内の３段目の遅延素子２の出力端子は、「出力端子Ｌ２＿３」と表す。また、出力端子に出力される出力信号の符号も同じとする。例えば、出力端子Ｌ２＿３に出力される出力信号は、「出力信号Ｌ２＿３」と表す。なお、ＲＤＬおよびＲＤＬ内の段数を特定しない場合は、符号の後の数字や、その後の“＿：アンダーバー”およびそれに続く数字を表記しない。
【００３９】
続いて、図３を参照してＣＭＯＳイメージセンサ１００に組み込まれたカラムＡ／Ｄ変換回路１０５におけるパルス位置数値化部のより詳細な構成について説明する。図３に示すように、カラムＡ／Ｄ変換回路１０５は、パルス位置数値化部１１３およびパルス位置数値化部１１４を備えている。また、パルス位置数値化部１１３は、カウンタ１５と、ラッチ１７と、ラッチ１３と、エンコーダ１９と、合成処理部２４と、ラッチ２１とを備える。また、パルス位置数値化部１１４は、カウンタ１６と、ラッチ１８と、ラッチ１４と、エンコーダ２０と、ラッチ２２と、カウンタスイッチＳＷ１２と、エンコーダスイッチＳＷ２３とを備える。パルス位置数値化部１１３およびパルス位置数値化部１１４は、カラムＡ／Ｄ変換回路１０５のサンプリング期間中にパルス信号ＰＡが通過した遅延素子２の個数を数値化し、画素列１０９および画素列１１０から出力された光電変換信号をアナログ−デジタル変換したデジタル値としてそれぞれ出力する。
【００４０】
カウンタ１５およびカウンタ１６は、それぞれ、カラムＡ／Ｄ変換回路１０５のサンプリング期間中に、パルス信号ＰＡがＲＤＬ１１１およびＲＤＬ１１２内を走行したときの周回数をカウントする。カウンタ１５およびカウンタ１６によるパルス信号ＰＡの周回数のカウントは、ＲＤＬ１１１およびＲＤＬ１１２から出力された出力信号Ｌ１＿８および出力信号Ｌ２＿８に基づいて行われる。
【００４１】
ラッチ１７およびラッチ１８は、制御信号操作部１０６から入力されたサンプリングクロックＣＫに基づいて、カウンタ１５およびカウンタ１６がカウントしたパルス信号ＰＡの周回数の値を保持する。
【００４２】
ラッチ１３およびラッチ１４は、制御信号操作部１０６から入力されたサンプリングクロックＣＫに基づいて、カラムＡ／Ｄ変換回路１０５のサンプリング期間が終了した時点のＲＤＬ１１１およびＲＤＬ１１２内におけるパルス信号ＰＡの走行位置の情報を取得する。なお、ラッチ１３およびラッチ１４によるパルス信号ＰＡの走行位置の情報の取得は、ＲＤＬ１１１およびＲＤＬ１１２から出力された出力信号Ｌ１＿１〜出力信号Ｌ１＿８および出力信号Ｌ２＿１〜出力信号Ｌ２＿８に基づいて行われる。
【００４３】
エンコーダ１９およびエンコーダ２０は、それぞれ、ラッチ１３およびラッチ１４が取得したパルス信号ＰＡの走行位置の情報を数値化する。また、エンコーダ１９は、ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードである場合に、ラッチ１３およびラッチ１４が取得したパルス信号ＰＡの走行位置の情報を並び替えて数値化する。なお、列間引き読み出しモードのときのエンコーダ１９によるパルス信号ＰＡの走行位置の情報を数値化に関しては、後述する。
【００４４】
合成処理部２４は、ラッチ１７に保持されたパルス信号ＰＡの周回数の値を上位ビットとし、エンコーダ１９が数値化したパルス信号ＰＡの走行位置の情報の値を下位ビットとして合成（配置）する。なお、合成処理部２４は、制御信号操作部１０６から入力された切り替え信号に応じて、エンコーダ１９によって数値化されたパルス信号ＰＡの走行位置の情報の有効なビット数を変更する。
【００４５】
ラッチ２１は、制御信号操作部１０６から入力されたサンプリングクロックＣＫに基づいて、合成処理部２４が合成（配置）した値を保持するとともに、保持した値を、カラムＡ／Ｄ変換回路１０５が画素列１０９から出力された光電変換信号をアナログ−デジタル変換したデジタル値（１０９）として出力する。
【００４６】
ラッチ２２は、制御信号操作部１０６から入力されたサンプリングクロックＣＫに基づいて、ラッチ１８に保持されたパルス信号ＰＡの周回数の値を上位ビットとし、エンコーダ２０が数値化したパルス信号ＰＡの走行位置の情報を下位ビットとして保持するとともに、保持した値を、カラムＡ／Ｄ変換回路１０５が画素列１１０から出力された光電変換信号をアナログ−デジタル変換したデジタル値（１１０）として出力する。
【００４７】
次に、図２及び図３に示した各スイッチについて説明する。カラムＡ／Ｄ変換回路１０５内の入力スイッチＳＷ８と、切り替えスイッチＳＷ９および切り替えスイッチＳＷ１１と、パルス切り替えスイッチＳＷ２６およびパルス切り替えスイッチＳＷ２７と、エンコーダスイッチＳＷ２３とは、それぞれ、入力端子に入力された信号の出力先の切り替え、または出力端子から出力する信号の入力元の切り替えを行う。また、パルススイッチＳＷ１０と、カウンタスイッチＳＷ１２とは、それぞれ、出力端子への入力信号のＯＮ（接続）／ＯＦＦ（未接続）の切り替えを行う。なお、図２に示したパルススイッチＳＷ１０の入力端子は、ＣＭＯＳイメージセンサ１００の駆動電源である電源電圧Ｖｄに接続されている。
【００４８】
なお、カラムＡ／Ｄ変換回路１０５内の入力スイッチＳＷ８、切り替えスイッチＳＷ９、切り替えスイッチＳＷ１１、パルススイッチＳＷ１０、パルス切り替えスイッチＳＷ２６、パルス切り替えスイッチＳＷ２７、カウンタスイッチＳＷ１２、エンコーダスイッチＳＷ２３は、ＣＭＯＳイメージセンサ１００の読み出しモードに応じて制御信号操作部１０６から入力された切り替え信号によって、スイッチの切り替えが制御される。より具体的には、ＣＭＯＳイメージセンサ１００の読み出しモードが通常読み出しモードであるか、列間引き読み出しモードであるかに応じて、スイッチが切り替えられる。
【００４９】
入力スイッチＳＷ８は、制御信号操作部１０６から入力された切り替え信号に応じて、カラムＡ／Ｄ変換回路１０５内のＲＤＬ１１２に入力するアナログ入力信号Ｖｉｎを切り替える。
【００５０】
ＣＭＯＳイメージセンサ１００の読み出しモードが通常読み出しモードである場合、入力スイッチＳＷ８の切り替え端子を、入力端子Ａ側に接続する。これにより、アナログ入力信号Ｖｉｎ（１１０）が、カラムＡ／Ｄ変換回路１０５内で画素列１１０に対応したＡ／Ｄ変換回路のＲＤＬ１１２に入力される。また、ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードである場合、入力スイッチＳＷ８の切り替え端子を、入力端子Ｂ側に接続する。これにより、アナログ入力信号Ｖｉｎ（１０９）が、カラムＡ／Ｄ変換回路１０５内で画素列１１０に対応したＡ／Ｄ変換回路のＲＤＬ１１２に入力される。この接続によって、列間引き読み出しモードでは、カラムＡ／Ｄ変換回路１０５内で画素列１０９に対応したＡ／Ｄ変換回路と、画素列１１０に対応したＡ／Ｄ変換回路との両方を用いて、アナログ−デジタル変換することができる。
【００５１】
切り替えスイッチＳＷ９および切り替えスイッチＳＷ１１は、制御信号操作部１０６から入力された切り替え信号に応じて、ＲＤＬ１１１およびＲＤＬ１１２内の各遅延素子２同士の接続を切り替える。なお、切り替えスイッチＳＷ９および切り替えスイッチＳＷ１１は、切り替えによって新たに形成される１つのＲＤＬ内の遅延素子２の個数が、ＲＤＬ１１１またはＲＤＬ１１２内の遅延素子２の個数よりも多くなるような位置に配置されている。また、パルススイッチＳＷ１０と、パルス切り替えスイッチＳＷ２６およびパルス切り替えスイッチＳＷ２７は、制御信号操作部１０６から入力された切り替え信号に応じて、ＲＤＬ１１１およびＲＤＬ１１２内においてパルス信号ＰＡの信号の論理を反転させるための６段目の遅延素子２ｅに入力する信号を切り替える。
【００５２】
カウンタスイッチＳＷ１２は、制御信号操作部１０６から入力された切り替え信号に応じて、カウンタ１６への出力信号Ｌ２＿８の入力のＯＮ（接続）／ＯＦＦ（未接続）を切り替える。また、エンコーダスイッチＳＷ２３は、制御信号操作部１０６から入力された切り替え信号に応じて、ラッチ１４が取得したパルス信号ＰＡの走行位置の情報の出力先を、エンコーダ１９またはエンコーダ２０に切り替える。
【００５３】
ＣＭＯＳイメージセンサ１００の読み出しモードが通常読み出しモードである場合、切り替えスイッチＳＷ９および切り替えスイッチＳＷ１１の切り替え端子を、入力端子Ａ側に接続する。また、パルススイッチＳＷ１０をＯＦＦ（未接続）の状態とし、パルス切り替えスイッチＳＷ２６およびパルス切り替えスイッチＳＷ２７の切り替え端子を、入力端子Ａ側に接続する。また、カウンタスイッチＳＷ１２をＯＮ（接続）の状態とし、エンコーダスイッチＳＷ２３の切り替え端子を、入力端子Ａ側に接続する。これにより、パルス信号ＰＡは、ＲＤＬ１１１およびＲＤＬ１１２内の遅延素子２を、それぞれ走行する。そして、カウンタ１５は、出力信号Ｌ１＿８に基づいて、ＲＤＬ１１１内を走行するパルス信号ＰＡの周回数をカウントし、エンコーダ１９は、ラッチ１３が取得したパルス信号ＰＡの走行位置の情報の数値化を行う。また、カウンタ１６は、出力信号Ｌ２＿８に基づいて、ＲＤＬ１１２内を走行するパルス信号ＰＡの周回数をカウントし、エンコーダ２０は、ラッチ１４が取得したパルス信号ＰＡの走行位置の情報の数値化を行う。このように、ＣＭＯＳイメージセンサ１００の読み出しモードが通常読み出しモードでは、各画素列のアナログ入力信号Ｖｉｎに基づいてパルス信号ＰＡがそれぞれのＲＤＬ１１１とＲＤＬ１１２とを走行し、走行したパルス信号ＰＡの周回数と走行位置の情報とに基づいてアナログ−デジタル変換されたデジタルデータＤＴが順次出力される。
【００５４】
また、ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードである場合、切り替えスイッチＳＷ９および切り替えスイッチＳＷ１１の切り替え端子を、入力端子Ｂ側に接続する。また、パルススイッチＳＷ１０をＯＮ（接続）した状態とし、パルス切り替えスイッチＳＷ２６およびパルス切り替えスイッチＳＷ２７の切り替え端子を、入力端子Ｂ側に接続する。また、カウンタＳＷ１２をＯＦＦ（未接続）の状態とし、エンコーダスイッチＳＷ２３の切り替え端子を、入力端子Ｂ側に接続する。これにより、ＲＤＬ１１１とＲＤＬ１１２とに備えた遅延素子２が互いに接続されることにより、新たな１つのＲＤＬが形成され、パルス信号ＰＡは、新たなＲＤＬ内の遅延素子２を走行する。そして、カウンタ１５は、出力信号Ｌ１＿８に基づいて、新たなＲＤＬを走行するパルス信号ＰＡの周回数をカウントし、エンコーダ１９は、ラッチ１３およびラッチ１４が取得したパルス信号ＰＡの走行位置の情報に基づいて数値化を行う。このように、ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードでは、画素列１０９のアナログ入力信号Ｖｉｎ（１０９）に基づいてパルス信号ＰＡがＲＤＬ１１１とＲＤＬ１１２とが互いに接続された新たなＲＤＬを走行し、走行したパルス信号ＰＡの周回数と走行位置の情報とに基づいてアナログ−デジタル変換されたデジタルデータＤＴが出力される。なお、このとき、カウンタ１６に入力される出力信号Ｌ２＿８が切断され、カウンタ１６によるカウントは停止する。
【００５５】
また、ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードにおいては、ＲＤＬ１１１とＲＤＬ１１２とに備えた遅延素子２が互いに接続されることにより、遅延素子２の個数が通常読み出しモードのときのＲＤＬ１１１またはＲＤＬ１１２の遅延素子２の個数よりも多くなっている。これにより、パルス信号ＰＡの周回数が、ＲＤＬ１１１またはＲＤＬ１１２のいずれか１つを走行するときの周回数よりも少なくなる。通常、カウンタは、カウント値が更新されるときに電力を多く消費するが、上述のように、周回数が少なくなるので、出力信号Ｌ１＿８に基づいてパルス信号ＰＡの周回数をカウントするカウンタ１５の消費電力が低減される。
【００５６】
ここで、ＲＤＬ１１１およびＲＤＬ１１２におけるパルス信号ＰＡの走行について説明する。まず、ＣＭＯＳイメージセンサ１００の読み出しモードが通常読み出しモードである場合、ＲＤＬ１１１およびＲＤＬ１１２内の遅延素子２の配置は、図２に示したように、ＲＤＬ１１１およびＲＤＬ１１２でそれぞれの配置となる。すなわち、パルス信号ＰＡは、画素列１０９に対応したアナログ入力信号Ｖｉｎ（１０９）、および画素列１１０に対応したアナログ入力信号Ｖｉｎ（１１０）の電圧値に応じた遅延時間で、ＲＤＬ１１１およびＲＤＬ１１２内をそれぞれ走行する。図４は、本第１の実施形態のＣＭＯＳイメージセンサ１００の通常読み出しにおけるＲＤＬ内の遅延素子２のタイミングを示したタイミングチャートである。なお、以下の説明においては、ＲＤＬ１１１を例として、各遅延素子２の動作を説明する。
【００５７】
パルス信号ＰＡが初段の遅延素子２ｄ内のＮＡＮＤ回路２ｃの一方の入力端子に入力されていない（パルス信号ＰＡが“Ｌ”レベル）とき、初段の遅延素子２ｄ内のＮＡＮＤ回路２ｃの出力端子は、もう一方の入力端子の入力によらずに“Ｈ”レベルとなり、初段の遅延素子２ｄの出力信号Ｌ１＿１は“Ｌ”レベルとなる。その後、２段目〜５段目の遅延素子２ａの出力信号Ｌ１＿２〜出力信号Ｌ１＿５も順次“Ｌ”レベルとなる。
【００５８】
また、初段の遅延素子２ｄの出力信号Ｌ１＿１の“Ｌ”レベルによって、６段目の遅延素子２ｅ内のＮＡＮＤ回路２ｃの出力端子が、もう一方の入力端子の入力によらずに“Ｈ”レベルとなり、６段目の遅延素子２ｅの出力信号Ｌ１＿６は“Ｈ”レベルとなる。その後、７段目および８段目の遅延素子２ａの出力信号Ｌ１＿７および出力信号Ｌ１＿８も順次“Ｈ”レベルとなる。その後、６段目の遅延素子２ｅ内のＮＯＴ回路２ｂの出力端子は、５段目の遅延素子２ａの出力信号Ｌ１＿５によって“Ｈ”レベルとなる。なお、６段目の遅延素子２ｅ内のＮＯＴ回路２ｂの出力端子が“Ｈ”レベルになった場合でも、６段目の遅延素子２ｅ内のＮＡＮＤ回路２ｃの出力端子、すなわち、６段目の遅延素子２ｅの出力信号Ｌ１＿６は“Ｈ”レベルのままである。
【００５９】
そして、ＲＤＬ１１１内の遅延素子２の駆動電圧として、信号処理部１０４からアナログ入力信号Ｖｉｎ（１０９）が入力されると、まず、タイミングｔ１において、制御信号操作部１０６は、パルス信号ＰＡを“Ｈ”レベルとする。これにより、初段の遅延素子２ｄ内のＮＡＮＤ回路２ｃの一方の入力端子に“Ｈ”レベルが入力されることとなる。このとき、初段の遅延素子２ｄの出力信号Ｌ１＿１は、初段の遅延素子２ｄ内のＮＡＮＤ回路２ｃのもう一方の入力端子に８段目の遅延素子２ａの出力信号Ｌ１＿８の“Ｈ”レベルが入力されているため、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって“Ｈ”レベルとなる（タイミングｔ２）。その後、２段目〜５段目の遅延素子２ａの出力信号Ｌ１＿２〜出力信号Ｌ１＿５も、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって順次“Ｈ”レベルとなる。
【００６０】
また、初段の遅延素子２ｄの出力信号Ｌ１＿１の“Ｈ”レベルと、６段目の遅延素子２ｅ内のＮＯＴ回路２ｂの出力端子の“Ｈ”レベルとによって、６段目の遅延素子２ｅ内のＮＡＮＤ回路２ｃの出力端子が“Ｌ”レベルとなり、６段目の遅延素子２ｅの出力信号Ｌ１＿６は、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって“Ｌ”レベルとなる（タイミングｔ３）。その後、７段目および８段目の遅延素子２ａの出力信号Ｌ１＿７および出力信号Ｌ１＿８も、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって順次“Ｌ”レベルとなる。
【００６１】
８段目の遅延素子２ａの出力信号Ｌ１＿８が“Ｌ”レベルとなると、初段の遅延素子２ｄ内のＮＡＮＤ回路２ｃの出力端子は、もう一方の入力端子の入力（パルス信号ＰＡ）によらず、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって“Ｈ”レベルとなり、初段の遅延素子２ｄの出力信号Ｌ１＿１は“Ｌ”レベルとなる（タイミングｔ４）。その後、２段目〜５段目の遅延素子２ａの出力信号Ｌ１＿２〜出力信号Ｌ１＿５も、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって順次“Ｌ”レベルとなる。
【００６２】
また、初段の遅延素子２ｄの出力信号Ｌ１＿１の“Ｌ”レベルによって、６段目の遅延素子２ｅ内のＮＡＮＤ回路２ｃの出力端子が、もう一方の入力端子の入力によらず、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって“Ｈ”レベルとなり、６段目の遅延素子２ｅの出力信号Ｌ１＿６は“Ｈ”レベルとなる。また、６段目の遅延素子２ｅ内のＮＯＴ回路２ｂの出力端子は、５段目の遅延素子２ａの出力信号Ｌ１＿５によって、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって“Ｌ”レベルとなる。これにより、６段目の遅延素子２ｅ出力信号Ｌ１＿６は、５段目の遅延素子２ａの出力信号Ｌ１＿５によっても“Ｈ”レベルとなる（タイミングｔ５）。その後、７段目および８段目の遅延素子２ａの出力信号Ｌ１＿７および出力信号Ｌ１＿８も、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって順次“Ｈ”レベルとなる。
【００６３】
以降、パルス信号ＰＡが入力されている間、各遅延素子２の出力信号Ｌのレベルが順次切り替わる。これにより、ＲＤＬ１１１内をパルス信号ＰＡが走行し続けることとなる。
カウンタ１５およびカウンタ１６は、図４のように走行するパルス信号ＰＡの周回数を出力信号Ｌ１＿８および出力信号Ｌ２＿８に基づいてカウントする。また、エンコーダ１９およびエンコーダ２０は、図４のように走行するパルス信号ＰＡの走行位置の情報を数値化する。
【００６４】
なお、このパルス信号ＰＡがＲＤＬ１１１内を走行して、１周する時間（周期）は、アナログ入力信号Ｖｉｎの電圧値に応じた遅延時間Ｔｄと、遅延素子２の段数とを乗算した時間である。従って、この周期は、アナログ入力信号Ｖｉｎの電圧値、すなわち、一定の蓄積時間内に画素１に入射した光量を表す、画素部１０１から入力された光電変換信号に依存した時間である。
【００６５】
次に、ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードである場合について説明する。図５は、本第１の実施形態のＣＭＯＳイメージセンサ１００の列間引き読み出しにおけるＲＤＬ内の遅延素子の接続の一例を示した回路接続図である。ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードである場合、上述のように、カラムＡ／Ｄ変換回路１０５内で画素列１０９に対応したＡ／Ｄ変換回路と、画素列１１０に対応したＡ／Ｄ変換回路との両方を用いて、アナログ−デジタル変換が行われる。このときのＲＤＬ１１１およびＲＤＬ１１２内の遅延素子２の配置は、図５に示すように、ＲＤＬ１１１内の遅延素子２と、ＲＤＬ１１２内の遅延素子２とが接続された配置となる。なお、図５においては、図２及び図３に示したＲＤＬ１１１およびＲＤＬ１１２内の各スイッチを省略した状態を示している。
【００６６】
図５に示すように、ＣＭＯＳイメージセンサ１００の列間引き読み出しモードでは、従来のＣＭＯＳイメージセンサ２００における列間引き読み出しと比較して、ＲＤＬ内の遅延素子２の個数が増加する。以下の説明において、ＲＤＬ１１１内の８個の遅延素子２と、ＲＤＬ１１２内の８個の遅延素子２とを接続して、１６個の遅延素子２を備えた１つのＲＤＬとした、図５に示すＲＤＬを「ＲＤＬ１１５」という。
【００６７】
また、図５に示すように、ＲＤＬ１１５は、切り替えスイッチＳＷ９および切り替えスイッチＳＷ１１、パルススイッチＳＷ１０、パルス切り替えスイッチＳＷ２６およびパルス切り替えスイッチＳＷ２７、カウンタＳＷ１２、エンコーダスイッチＳＷ２３によってＲＤＬ１１１とＲＤＬ１１２とに備えた遅延素子２が互いに接続されることにより、各遅延素子２の並び順が通常読み出しモードと異なる。従って、ＲＤＬ１１５内を走行するパルス信号ＰＡの走行位置の情報に基づいて数値化を行うエンコーダ１９は、通常読み出しモードと異なる並び順の走行位置の情報に基づいて数値化を行う必要がある。なお、ＲＤＬ１１５内の遅延素子２の並び順に対応したエンコーダ１９のエンコード方法に関しては、後述する。また、図５に示したＲＤＬ１１５では、ＲＤＬ１１１内の８個の遅延素子２と、ＲＤＬ１１２内の８個の遅延素子２とを全て接続して１つのＲＤＬとした場合を示しているが、ＲＤＬ１１１内の任意の数の遅延素子２と、ＲＤＬ１１２内の任意の数の遅延素子２とを接続してＲＤＬ１１５とすることもできる。
【００６８】
ここで、ＲＤＬ１１５におけるパルス信号ＰＡの走行について説明する。ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードである場合、パルス信号ＰＡは、画素列１０９に対応したアナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間で、ＲＤＬ１１５内を走行する。図６は、本第１の実施形態のＣＭＯＳイメージセンサ１００の列間引き読み出しにおけるＲＤＬ１１５内の遅延素子２のタイミングを示したタイミングチャートである。
【００６９】
パルス信号ＰＡが初段の遅延素子２ｄ内のＮＡＮＤ回路２ｃの一方の入力端子に入力されていない（パルス信号ＰＡが“Ｌ”レベル）のとき、初段の遅延素子２ｄ内のＮＡＮＤ回路２ｃの出力端子は、もう一方の入力端子の入力によらずに“Ｈ”レベルとなり、初段の遅延素子２ｄの出力信号Ｌ１＿１は“Ｌ”レベルとなる。その後、２段目〜９段目の遅延素子２ａの出力信号Ｌ１＿２〜出力信号Ｌ１＿５および出力信号Ｌ２＿２〜出力信号Ｌ２＿５も順次“Ｌ”レベルとなる。
【００７０】
また、初段の遅延素子２ｄの出力信号Ｌ１＿１の“Ｌ”レベルによって、１０段目の遅延素子２ｅ内のＮＡＮＤ回路２ｃの出力端子が、もう一方の入力端子の入力によらずに“Ｈ”レベルとなり、１０段目の遅延素子２ｅの出力信号Ｌ２＿６は“Ｈ”レベルとなる。その後、１１段目および１２段目の遅延素子２ａの出力信号Ｌ２＿７および出力信号Ｌ２＿８も順次“Ｈ”レベルとなる。その後、１０段目の遅延素子２ｅ内のＮＯＴ回路２ｂの出力端子は、９段目の遅延素子２ａの出力信号Ｌ２＿５によって“Ｈ”レベルとなる。なお、１０段目の遅延素子２ｅ内のＮＯＴ回路２ｂの出力端子が“Ｈ”レベルになった場合でも、１０段目の遅延素子２ｅ内のＮＡＮＤ回路２ｃの出力端子、すなわち、１０段目の遅延素子２ｅの出力信号Ｌ２＿６は“Ｈ”レベルのままである。
【００７１】
また、１３段目の遅延素子２ｄは、初段の遅延素子２ｄと同様に、パルス信号ＰＡの“Ｌ”レベルによって、１３段目の遅延素子２ｄ内のＮＡＮＤ回路２ｃの出力端子が、もう一方の入力端子の入力によらずに“Ｈ”レベルとなり、１３段目の遅延素子２ｄの出力信号Ｌ２＿１は“Ｌ”レベルとなる。
【００７２】
その後、１４段目の遅延素子２ｅ内のＮＡＮＤ回路２ｃの出力端子は、ＣＭＯＳイメージセンサ１００の電源電圧Ｖｄの“Ｈ”レベルと、１４段目の遅延素子２ｅ内のＮＯＴ回路２ｂの出力端子の“Ｈ”レベルとによって“Ｌ”レベルとなり、１４段目の遅延素子２ｅの出力信号Ｌ１＿６が“Ｌ”レベルとなる。その後、１５段目および１６段目の遅延素子２ａの出力信号Ｌ１＿７および出力信号Ｌ１＿８も順次“Ｌ”レベルとなる。
【００７３】
そして、ＲＤＬ１１５内の遅延素子２の駆動電圧として、信号処理部１０４からアナログ入力信号Ｖｉｎ（１０９）が入力されると、まず、タイミングｔ１において、制御信号操作部１０６は、パルス信号ＰＡを“Ｈ”レベルとする。これにより、１３段目の遅延素子２ｄ内のＮＡＮＤ回路２ｃの一方の入力端子に“Ｈ”レベルが入力されることとなる。このとき、１３段目の遅延素子２ｄの出力信号Ｌ２＿１は、１３段目の遅延素子２ｄ内のＮＡＮＤ回路２ｃのもう一方の入力端子に１２段目の遅延素子２ａの出力信号Ｌ２＿８の“Ｈ”レベルが入力されているため、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって“Ｈ”レベルとなる（タイミングｔ２）。その後、１４段目の遅延素子２ｅの出力信号Ｌ１＿６、１５段目〜１６段目の遅延素子２ａの出力信号Ｌ１＿７〜出力信号Ｌ１＿８も、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって順次“Ｈ”レベルとなる。
【００７４】
なお、タイミングｔ１においては、制御信号操作部１０６から出力されたパルス信号ＰＡの“Ｈ”レベルは、初段の遅延素子２ｄ内のＮＡＮＤ回路２ｃの一方の入力端子にも入力されるが、１６段目の遅延素子２ａの出力信号Ｌ１＿８が“Ｌ”レベルであるため、初段の遅延素子２ｄの出力信号Ｌ１＿１は“Ｌ”レベルのままである。
【００７５】
その後、１６段目の遅延素子２ａの出力信号Ｌ１＿８が“Ｈ”レベルとなることによって、初段の遅延素子２ｄ内のＮＡＮＤ回路２ｃの出力端子が、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって“Ｈ”レベルとなる（タイミングｔ３）。その後、２段目〜９段目の遅延素子２ａの出力信号Ｌ１＿２〜出力信号Ｌ１＿５および出力信号Ｌ２＿２〜出力信号Ｌ２＿５も、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって順次“Ｈ”レベルとなる。
【００７６】
また、初段の遅延素子２ｄの出力信号Ｌ１＿１の“Ｈ”レベルと、１０段目の遅延素子２ｅ内のＮＯＴ回路２ｂの出力端子の“Ｈ”レベルとによって、１０段目の遅延素子２ｅ内のＮＡＮＤ回路２ｃの出力端子が“Ｌ”レベルとなり、１０段目の遅延素子２ｅの出力信号Ｌ２＿６は、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって“Ｌ”レベルとなる（タイミングｔ４）。その後、１１段目および１２段目の遅延素子２ａの出力信号Ｌ２＿７および出力信号Ｌ２＿８、１３段目の遅延素子２ｄの出力信号Ｌ２＿１、１４段目の遅延素子２ｅの出力信号Ｌ１＿６、１５段目〜１６段目の遅延素子２ａの出力信号Ｌ１＿７〜出力信号Ｌ１＿８も、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって順次“Ｌ”レベルとなる。
【００７７】
１６段目の遅延素子２ａの出力信号Ｌ１＿８が“Ｌ”レベルとなると、初段の遅延素子２ｄ内のＮＡＮＤ回路２ｃの出力端子は、もう一方の入力端子の入力（パルス信号ＰＡ）によらず、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって“Ｈ”レベルとなり、初段の遅延素子２ｄの出力信号Ｌ１＿１は“Ｌ”レベルとなる（タイミングｔ５）。その後、２段目〜９段目の遅延素子２ａの出力信号Ｌ１＿２〜出力信号Ｌ１＿５および出力信号Ｌ２＿２〜出力信号Ｌ２＿５も、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって順次“Ｌ”レベルとなる。
【００７８】
また、初段の遅延素子２ｄの出力信号Ｌ１＿１の“Ｌ”レベルによって、１０段目の遅延素子２ｅ内のＮＡＮＤ回路２ｃの出力端子が、もう一方の入力端子の入力によらず、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって“Ｈ”レベルとなり、１０段目の遅延素子２ｅの出力信号Ｌ２＿６は“Ｈ”レベルとなる。また、１０段目の遅延素子２ｅ内のＮＯＴ回路２ｂの出力端子は、９段目の遅延素子２ａの出力信号Ｌ２＿５によって“Ｌ”レベルとなる。これにより、１０段目の遅延素子２ｅ出力信号Ｌ２＿６は、９段目の遅延素子２ａの出力信号Ｌ２＿５によっても“Ｈ”レベルとなる（タイミングｔ６）。その後、１１段目および１２段目の遅延素子２ａの出力信号Ｌ２＿７および出力信号Ｌ２＿８、１３段目の遅延素子２ｄの出力信号Ｌ２＿１、１４段目の遅延素子２ｅの出力信号Ｌ１＿６、１５段目〜１６段目の遅延素子２ａの出力信号Ｌ１＿７〜出力信号Ｌ１＿８も、アナログ入力信号Ｖｉｎ（１０９）の電圧値に応じた遅延時間Ｔｄをもって順次“Ｈ”レベルとなる。
【００７９】
以降、パルス信号ＰＡが入力されている間、各遅延素子２の出力信号Ｌのレベルが順次切り替わる。これにより、ＲＤＬ１１５内をパルス信号ＰＡが走行し続けることとなる。
カウンタ１５は、図６のように走行するパルス信号ＰＡの周回数を出力信号Ｌ１＿８に基づいてカウントする。また、エンコーダ１９は、図６のような並び順で走行するパルス信号ＰＡの走行位置の情報を数値化する。
【００８０】
なお、このパルス信号ＰＡがＲＤＬ１１５内を走行して、１周する時間（周期）は、図４に示した通常読み出しモードと同様に、アナログ入力信号Ｖｉｎの電圧値に応じた遅延時間Ｔｄと、遅延素子２の段数とを乗算した時間である。また、上述のように、ＲＤＬ１１５は、ＲＤＬ１１１またはＲＤＬ１１２に対して２倍の遅延素子２を備えている。従って、図６に示した列間引き読み出しモードの１周期は、図４に示した通常読み出しモードの１周期に対して２倍の時間である。また、従来のＣＭＯＳイメージセンサ２００における列間引き読み出し時の１周期に対しても２倍の時間である。
【００８１】
これは、カウンタ１５に入力されるカウントパルスである出力信号Ｌ１＿８の発振周波数が低くなることを表している。これにより、従来のＣＭＯＳイメージセンサ２００よりもカウンタ１５のカウント回数が減少する。その結果、カウンタ１５での消費電力が減少する。例えば、列間引き読み出しモードでは、図５に示したＲＤＬ１１５の構成により、出力信号Ｌ１＿８の発振周波数が１／２となるため、カウンタ１５での消費電力も１／２となる。
【００８２】
また、カラムＡ／Ｄ変換回路１０５のサンプリング期間が同一であれば、図５に示したＲＤＬ１１５の構成においても、パルス信号ＰＡがＲＤＬ１１５内の遅延素子２を通過する段数は、従来のＣＭＯＳイメージセンサ２００における列間引き読み出し時と同一であるため、アナログ−デジタル変換の分解能およびＲＤＬ１１５における消費電力は変わらない。
【００８３】
次に、ＲＤＬ内を走行するパルス信号ＰＡの走行位置を数値化する方法の一例について説明する。図７は、本第１の実施形態のＣＭＯＳイメージセンサ１００の通常読み出しと列間引き読み出しとにおけるデジタルデータＤＴの構成を示した図である。図７においては、ＣＭＯＳイメージセンサ１００が出力するデジタルデータＤＴのビット数が、８ビットである場合を例として示している。
【００８４】
図３に示したように、ＣＭＯＳイメージセンサ１００の読み出しモードが通常読み出しモードである場合におけるパルス信号ＰＡの走行位置の情報に基づいた数値化は、ラッチ１３が取得した、ＲＤＬ１１１の出力信号Ｌ１＿１〜出力信号Ｌ１＿８に基づいて行われる。この出力信号Ｌ１＿１〜出力信号Ｌ１＿８によって、パルス信号ＰＡの走行位置は８通りの値で表すことができる。これにより、エンコーダ１９は、有効ビット数が３ビットのデータに数値化したデータを合成処理部２４に出力する。そして、合成処理部２４は、ラッチ１７が取得したパルス信号ＰＡの周回数の値と、エンコーダ１９から入力された３ビットのデータとを合成（配置）して、図７（ａ）に示すようなデジタルデータＤＴ（デジタル値（１０９））として出力する。また、同様に、エンコーダ２０が、ラッチ１４が取得したＲＤＬ１１２の出力信号Ｌ２＿１〜出力信号Ｌ２＿８に基づいて有効ビット数が３ビットのデータに数値化し、ラッチ１８が取得したパルス信号ＰＡの周回数の値と合成（配置）して、図７（ａ）に示すようなデジタルデータＤＴ（デジタル値（１１０））として出力する。なお、図７（ａ）に示したデジタルデータＤＴの上位ビットがパルス信号ＰＡの周回数の値に基づいたデータであり、下位ビットがパルス信号ＰＡの走行位置の情報に基づいたデータである。
【００８５】
また、図３および図５に示したように、ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードである場合におけるパルス信号ＰＡの走行位置の情報に基づいた数値化は、ラッチ１３およびラッチ１４が取得したＲＤＬ１１５の出力信号Ｌ１＿１〜出力信号Ｌ１＿８と出力信号Ｌ２＿１〜出力信号Ｌ２＿８とに基づいて行われる。この出力信号Ｌ１＿１〜出力信号Ｌ１＿８と出力信号Ｌ２＿１〜出力信号Ｌ２＿８とは、図３に示したようにエンコーダ１９に入力される。そして、エンコーダ１９は、入力された出力信号ＬをＲＤＬ１１５の構成に応じて並び替える。なお、このとき、エンコーダ２０は使用されない。この並び替えた出力信号Ｌ１＿１〜出力信号Ｌ１＿８と出力信号Ｌ２＿１〜出力信号Ｌ２＿８とによって、パルス信号ＰＡの走行位置は１６通りの値で表すことができる。これにより、エンコーダ１９は、有効ビット数が４ビットのデータに数値化したデータを合成処理部２４に出力する。そして、合成処理部２４は、ラッチ１７が取得したパルス信号ＰＡの周回数の値と、エンコーダ１９から入力された４ビットのデータとを合成（配置）して、図７（ｂ）に示すようなデジタルデータＤＴとして出力する。なお、図７（ｂ）に示したデジタルデータＤＴの上位ビットがパルス信号ＰＡの周回数の値に基づいたデータであり、下位ビットがパルス信号ＰＡの走行位置の情報に基づいたデータである。
【００８６】
このように、ＣＭＯＳイメージセンサ１００の通常読み出しモードと列間引き読み出しモードとに応じて、エンコーダ１９がＲＤＬ１１５の構成に応じて入力された出力信号Ｌを並び替え、合成処理部２４が合成（配置）処理を切り替えることによって、ＲＤＬ１１５の構成に応じたデジタルデータＤＴを出力する。
【００８７】
なお、図７（ａ）および図７（ｂ）からわかりように、エンコーダ１９によって数値化されるデータの有効ビット数が３ビットから４ビットに増加するに従い、パルス信号ＰＡの周回数の値に基づいた上位ビットが減少している。これは、上述したように、ＲＤＬ１１５の構成で遅延素子２の個数が増加したことに伴い、カウンタ１５によるカウント回数が減少（図５に示したＲＤＬ１１５の構成では、カウント回数が１／２）したことによるものである。
【００８８】
上記に述べたとおり、本第１の実施形態によれば、ＣＭＯＳイメージセンサ１００の読み出しモードが列間引き読み出しモードであるときに、従来のＣＭＯＳイメージセンサ２００における列間引き読み出し時に使用していなかった遅延素子２を使用することができる。これにより、ＣＭＯＳイメージセンサ１００に備えたＡ／Ｄ変換回路の利用効率を改善することができる。また、遅延素子２の個数が増加することにより、パルス信号ＰＡの周回数をカウントするカウンタ１５のカウント回数を減少させることができる。これにより、カウンタ１５での消費電力を減少させることができる。
【００８９】
また、本第１の実施形態によれば、パルス信号ＰＡの走行位置の情報を並び替えて合成（配置）することができる。これにより、従来のＣＭＯＳイメージセンサ２００における列間引き読み出し時と同一の分解能をもつデジタルデータＤＴを得ることができる。
【００９０】
＜第２の実施形態＞
以下、本発明の第２の実施形態について説明する。図８は、本第２の実施形態によるＣＭＯＳイメージセンサ１５０の概略構成を示したブロック図である。図８において、ＣＭＯＳイメージセンサ１５０は、画素部１５１と、垂直走査回路１０２と、水平走査回路１０３と、信号処理部１０４と、入力スイッチＳＷ８と、カラムＡ／Ｄ変換回路１５２と、制御信号操作部１０６とを備える。ＣＭＯＳイメージセンサ１５０は、画素部１５１の各画素１が発生した光電変換信号に対して信号処理部１０４によって各種の信号処理を行い、その後、カラムＡ／Ｄ変換回路１５５によってアナログ−デジタル変換してデジタルデータＤＴとして出力する。また、ＣＭＯＳイメージセンサ１５０は、図１に示したＣＭＯＳイメージセンサ１００と同様に、画素部１５１内の画素１を全て読み出す通常読み出しモードと、画素部１５１内の画素列を列毎に間引いて読み出す列間引き読み出しモードとがある。
【００９１】
なお、本第２の実施形態のＣＭＯＳイメージセンサ１５０と第１の実施形態のＣＭＯＳイメージセンサ１００との構成の違いは、列間引き読み出しモードにおいて間引きされる画素列の数が異なる。また、間引きされる画素列の違いにより、図１に示したＣＭＯＳイメージセンサ１００の画素部１０１が画素部１５１に代わり、カラムＡ／Ｄ変換回路１０５がカラムＡ／Ｄ変換回路１５５に代わっている。また、入力スイッチＳＷ８の配置も代わっている。
【００９２】
なお、本第２の実施形態のＣＭＯＳイメージセンサ１５０と第１の実施形態のＣＭＯＳイメージセンサ１００とにおいて、同様の動作をする構成要素については、同一の符号を付与して説明を省略する。
【００９３】
画素部１５１は、図１に示した画素部１０１と同様に、複数の画素１が行方向および列方向の二次元的に配置された画素アレイである。画素部１５１内には、図１に示したＣＭＯＳイメージセンサ１００の画素列１０９および画素列１１０に加えて、画素１が画素列１０９および画素列１１０と同じ構成で配置された画素列１１６が配列されている。また、画素部１５１内では、画素列１０９と、画素列１１６と、画素列１１０とは、この順番で各列に交互に配列されている。なお、図８では、ＣＭＯＳイメージセンサ１５０の読み出しモードが列間引き読み出しモードのときに間引かれる画素列を、画素列１１０と画素列１１６とした例を示している。
【００９４】
カラムＡ／Ｄ変換回路１５５は、図１に示したカラムＡ／Ｄ変換回路１０５と同様に、ＲＤＬおよびパルス位置数値化部を備え、制御信号操作部１０６から入力された制御信号に応じて入力されたアナログ入力信号Ｖｉｎをデジタル信号に変換するＡ／Ｄ変換回路が、画素部１５１の列の数だけ複数備えられている。また、各Ａ／Ｄ変換回路には、信号処理部１０４から直接、または入力スイッチＳＷ８を介して信号処理部１０４から入力されたアナログ入力信号Ｖｉｎが入力される。図８では、図１に示したカラムＡ／Ｄ変換回路１０５と同様に、画素列１０９に対応したＡ／Ｄ変換回路をＲＤＬ１１１、パルス位置数値化部１１３で構成し、画素列１１０に対応したＡ／Ｄ変換回路をＲＤＬ１１２、パルス位置数値化部１１４で構成している。また、画素列１１６に対応したＡ／Ｄ変換回路をＲＤＬ１１７、パルス位置数値化部１１８で構成している。なお、カラムＡ／Ｄ変換回路１５５内の構成に関する詳細な説明は、後述する。
【００９５】
次に、本第２の実施形態におけるカラムＡ／Ｄ変換回路について説明する。図９は、本第２の実施形態のＣＭＯＳイメージセンサ１５０に組み込まれたカラムＡ／Ｄ変換回路１５５におけるＲＤＬに係る回路の接続の一例を示した回路接続図である。
【００９６】
なお、図９に示したカラムＡ／Ｄ変換回路１５５におけるＲＤＬに係る回路の接続においても、図２に示したカラムＡ／Ｄ変換回路１０５におけるＲＤＬに係る回路の接続における動作と同様の動作をする構成要素については、同一の符号を付与して説明を省略する。また、以下の説明において、出力端子の符号Ｌの後の数字、およびさらにその後の“＿：アンダーバー”に続く数字の表す意味も同様である。
【００９７】
なお、本第２の実施形態のＣＭＯＳイメージセンサ１５０に組み込まれたカラムＡ／Ｄ変換回路１５５におけるパルス位置数値化部１１８は、パルス位置数値化部１１４と同様の構成であり、カウンタと、３つのラッチと、エンコーダと、カウンタスイッチと、エンコーダスイッチとを備えている。パルス位置数値化部１１３内のエンコーダ１９は、ＣＭＯＳイメージセンサ１５０の読み出しモードが列間引き読み出しモードである場合に、ラッチ１３、ラッチ１４およびパルス位置数値化部１１８内でラッチ１４に対応するラッチが取得したパルス信号ＰＡの走行位置の情報を並び替えて数値化する。なお、パルス位置数値化部１１８に係る回路の接続は、上記のみが異なり、図３に示したパルス位置数値化部１１４に並んで配置されるのみであるため、図示および詳細な説明は省略する。
【００９８】
図９に示すように、カラムＡ／Ｄ変換回路１５５は、ＲＤＬ１１１、ＲＤＬ１１２、およびＲＤＬ１１７を備えている。また、ＲＤＬ１１７は、２Ｎ個（Ｎは正の整数）の遅延素子と、切り替えスイッチＳＷ２５と、パルス切り替えスイッチＳＷ２８とを備えている。なお、図９に示したＲＤＬ１１１、ＲＤＬ１１２、およびＲＤＬ１１７では、遅延素子が８個の場合を一例として示している。
【００９９】
ＲＤＬ１１７は、２個のＮＯＴ回路によって構成された６個の遅延素子２ａと、１個のＮＯＴ回路２ｂと１個のＮＡＮＤ回路２ｃとによって構成された遅延素子２ｄおよび遅延素子２ｅとが、円環状に接続された回路である。以下の説明においては、図２に示したＲＤＬ１１１およびＲＤＬ１１２と同様に、遅延素子２ａ、遅延素子２ｄ、遅延素子２ｅのいずれか一つを示す場合には、「遅延素子２」という。
【０１００】
また、ＲＤＬ１１７内の各遅延素子２も図２に示したＲＤＬ１１１およびＲＤＬ１１２と同様に、信号処理部１０４から入力されたアナログ入力信号Ｖｉｎが駆動電圧となっている。以下の説明において、ＲＤＬ１１７内の遅延素子２の駆動電圧となっている画素列１１６から出力された光電変換信号に基づいたアナログ入力信号Ｖｉｎを、「アナログ入力信号Ｖｉｎ（１１６）」という。また、図２の説明と同様に、アナログ入力信号Ｖｉｎ（１０９）、アナログ入力信号Ｖｉｎ（１１０）、およびアナログ入力信号Ｖｉｎ（１１６）のいずれか１つに特定しない場合には、「アナログ入力信号Ｖｉｎ」という。
【０１０１】
また、ＲＤＬ１１７も図２に示したＲＤＬ１１１およびＲＤＬ１１２と同様に、初段の遅延素子２ｄに備えたＮＡＮＤ回路２ｃの一方の入力端子には、それぞれ、制御信号操作部１０６から入力されたパルス信号ＰＡが入力され、このパルス信号ＰＡがアナログ入力信号Ｖｉｎの電圧値に応じた遅延時間で以降の段の遅延素子２を順次走行する。そして、ＲＤＬ１１７は、各遅延素子２の出力端子の信号を、パルス信号ＰＡの走行位置の情報として、パルス位置数値化部に出力する。図９においては、ＲＤＬ１１７内の各遅延素子２の出力端子Ｌ７＿１〜出力端子Ｌ７＿８をパルス位置数値化部１１８に接続した場合を示している。
【０１０２】
切り替えスイッチＳＷ２５と、パルス切り替えスイッチＳＷ２８とは、それぞれ、出力端子から出力する信号の入力元の切り替えを行う。切り替えスイッチＳＷ２５、パルス切り替えスイッチＳＷ２８は、切り替えスイッチＳＷ９および切り替えスイッチＳＷ１１と、パルス切り替えスイッチＳＷ２６およびパルス切り替えスイッチＳＷ２７と同様に、ＣＭＯＳイメージセンサ１５０の読み出しモードに応じて制御信号操作部１０６から入力された切り替え信号によって、スイッチの切り替えが制御される。より具体的には、ＣＭＯＳイメージセンサ１５０の読み出しモードが通常読み出しモードであるか、列間引き読み出しモードであるかに応じて、スイッチが切り替えられる。なお、図９に示したパルス切り替えスイッチＳＷ２８の入力端子Ｂは、ＣＭＯＳイメージセンサ１５０の駆動電源である電源電圧Ｖｄに接続されている。
【０１０３】
ＣＭＯＳイメージセンサ１５０の読み出しモードが通常読み出しモードである場合、入力スイッチＳＷ８の切り替え端子を、入力端子Ａ側に接続する。これにより、図２に示したＲＤＬ１１２と同様に、アナログ入力信号Ｖｉｎ（１１６）が、カラムＡ／Ｄ変換回路１５５内で画素列１１６に対応したＡ／Ｄ変換回路のＲＤＬ１１７に入力される。また、ＣＭＯＳイメージセンサ１５０の読み出しモードが列間引き読み出しモードである場合、入力スイッチＳＷ８の切り替え端子を、入力端子Ｂ側に接続する。これにより、アナログ入力信号Ｖｉｎ（１０９）が、カラムＡ／Ｄ変換回路１５５内で画素列１１６に対応したＡ／Ｄ変換回路のＲＤＬ１１７と、画素列１１０に対応したＡ／Ｄ変換回路のＲＤＬ１１２とに入力される。この接続によって、列間引き読み出しモードでは、カラムＡ／Ｄ変換回路１５５内で画素列１０９に対応したＡ／Ｄ変換回路と、画素列１１６に対応したＡ／Ｄ変換回路と、画素列１１０に対応したＡ／Ｄ変換回路との３つのＡ／Ｄ変換回路を用いて、アナログ−デジタル変換することができる。
【０１０４】
切り替えスイッチＳＷ９、切り替えスイッチＳＷ２５、および切り替えスイッチＳＷ１１は、制御信号操作部１０６から入力された切り替え信号に応じて、ＲＤＬ１１１、ＲＤＬ１１７、およびＲＤＬ１１２内の各遅延素子２同士の接続を切り替える。なお、切り替えスイッチＳＷ９、切り替えスイッチＳＷ２５、および切り替えスイッチＳＷ１１は、切り替えによって新たに形成される１つのＲＤＬ内の遅延素子２の個数が、ＲＤＬ１１１、ＲＤＬ１１７、またはＲＤＬ１１２内の遅延素子２の個数よりも多くなるような位置に配置されている。また、パルススイッチＳＷ１０と、パルス切り替えスイッチＳＷ２６、パルス切り替えスイッチＳＷ２８、およびパルス切り替えスイッチＳＷ２７は、制御信号操作部１０６から入力された切り替え信号に応じて、ＲＤＬ１１１、ＲＤＬ１１７、およびＲＤＬ１１２内においてパルス信号ＰＡの信号の論理を反転させるための６段目の遅延素子２ｅに入力する信号を切り替える。
【０１０５】
ＣＭＯＳイメージセンサ１５０の読み出しモードが通常読み出しモードである場合、切り替えスイッチＳＷ９、切り替えスイッチＳＷ２５、および切り替えスイッチＳＷ１１の切り替え端子を、入力端子Ａ側に接続する。また、パルススイッチＳＷ１０をＯＦＦ（未接続）の状態とし、パルス切り替えスイッチＳＷ２６、パルス切り替えスイッチＳＷ２８、およびパルス切り替えスイッチＳＷ２７の切り替え端子を、入力端子Ａ側に接続する。また、カウンタスイッチＳＷ１２およびパルス位置数値化部１１８内のカウンタスイッチをＯＮ（接続）の状態とし、エンコーダスイッチＳＷ２３およびパルス位置数値化部１１８内のエンコーダスイッチの切り替え端子を、入力端子Ａ側に接続する。これにより、パルス信号ＰＡは、ＲＤＬ１１１、ＲＤＬ１１７、およびＲＤＬ１１２内の遅延素子２を、それぞれ走行する。そして、カウンタ１５は、出力信号Ｌ１＿８に基づいて、ＲＤＬ１１１内を走行するパルス信号ＰＡの周回数をカウントし、エンコーダ１９は、ラッチ１３が取得したパルス信号ＰＡの走行位置の情報の数値化を行う。また、パルス位置数値化部１１８内のカウンタは、出力信号Ｌ７＿８に基づいて、ＲＤＬ１１７内を走行するパルス信号ＰＡの周回数をカウントし、パルス位置数値化部１１８内のエンコーダは、パルス位置数値化部１１８内でラッチ１４に対応するラッチが取得したパルス信号ＰＡの走行位置の情報の数値化を行う。また、カウンタ１６は、出力信号Ｌ２＿８に基づいて、ＲＤＬ１１２内を走行するパルス信号ＰＡの周回数をカウントし、エンコーダ２０は、ラッチ１４が取得したパルス信号ＰＡの走行位置の情報の数値化を行う。このように、ＣＭＯＳイメージセンサ１５０の読み出しモードが通常読み出しモードでは、各画素列のアナログ入力信号Ｖｉｎに基づいてパルス信号ＰＡがそれぞれのＲＤＬ１１１、ＲＤＬ１１７、およびＲＤＬ１１２を走行し、走行したパルス信号ＰＡの周回数と走行位置の情報とに基づいてアナログ−デジタル変換されたデジタルデータＤＴが順次出力される。
【０１０６】
また、ＣＭＯＳイメージセンサ１５０の読み出しモードが列間引き読み出しモードである場合、切り替えスイッチＳＷ９、切り替えスイッチＳＷ２５、および切り替えスイッチＳＷ１１の切り替え端子を、入力端子Ｂ側に接続する。また、パルススイッチＳＷ１０をＯＮ（接続）した状態とし、パルス切り替えスイッチＳＷ２６、パルス切り替えスイッチＳＷ２８、およびパルス切り替えスイッチＳＷ２７の切り替え端子を、入力端子Ｂ側に接続する。また、カウンタＳＷ１２およびパルス位置数値化部１１８内のカウンタスイッチをＯＦＦ（未接続）の状態とし、エンコーダスイッチＳＷ２３およびパルス位置数値化部１１８内のエンコーダスイッチの切り替え端子を、入力端子Ｂ側に接続する。これにより、ＲＤＬ１１１、ＲＤＬ１１７、およびＲＤＬ１１２に備えた遅延素子２が互いに接続されることにより、新たな１つのＲＤＬ（以下、「ＲＤＬ１１９」という）が形成され、パルス信号ＰＡは、ＲＤＬ１１９内の遅延素子２を走行する。そして、カウンタ１５は、出力信号Ｌ１＿８に基づいてＲＤＬ１１９を走行するパルス信号ＰＡの周回数をカウントし、エンコーダ１９は、ラッチ１３、ラッチ１４、およびパルス位置数値化部１１８内でラッチ１４に対応するラッチが取得したパルス信号ＰＡの走行位置の情報に基づいて数値化を行う。このように、ＣＭＯＳイメージセンサ１５０の読み出しモードが列間引き読み出しモードでは、画素列１０９のアナログ入力信号Ｖｉｎ（１０９）に基づいてパルス信号ＰＡがＲＤＬ１１１、ＲＤＬ１１７、およびＲＤＬ１１２が互いに接続されたＲＤＬ１１９を走行し、走行したパルス信号ＰＡの周回数と走行位置の情報とに基づいてアナログ−デジタル変換されたデジタルデータＤＴが出力される。なお、このとき、カウンタ１６に入力される出力信号Ｌ２＿８、およびパルス位置数値化部１１８内のカウンタに入力される出力信号Ｌ７＿８が切断され、カウンタ１６、およびパルス位置数値化部１１８内のカウンタによるカウントは停止する。
【０１０７】
また、ＣＭＯＳイメージセンサ１５０の読み出しモードが列間引き読み出しモードにおいては、ＲＤＬ１１１、ＲＤＬ１１７、およびＲＤＬ１１２に備えた遅延素子２が互いに接続されることにより、遅延素子２の個数が通常読み出しモードのときのＲＤＬ１１１、ＲＤＬ１１７、またはＲＤＬ１１２の遅延素子２の個数よりも多くなっている。これにより、パルス信号ＰＡの周回数がＲＤＬ１１１、ＲＤＬ１１７、またはＲＤＬ１１２のいずれか１つを走行するときの周回数よりも少なくなるので、出力信号Ｌ１＿８に基づいてパルス信号ＰＡの周回数をカウントするカウンタ１５の消費電力が低減される。
【０１０８】
なお、パルス信号ＰＡが通過するＲＤＬ１１９内の遅延素子２の順番は、ＲＤＬ１１１→ＲＤＬ１１７→ＲＤＬ１１２→ＲＤＬ１１７→ＲＤＬ１１１→ＲＤＬ１１７→・・・、となっている。ＲＤＬ１１９の構成における遅延素子２の並び順は、図５に示したＲＤＬ１１５の構成における遅延素子２の並び順と異なるため、エンコーダ１９は、入力された出力信号ＬをＲＤＬ１１９の構成に応じて並び替え、並び替えた出力信号Ｌによる走行位置の情報に基づいて数値化を行う必要がある。なお、ＲＤＬ１１９内の遅延素子２の並び順に対応したエンコーダ１９のエンコード方法に関しては、図７に示した第１の実施形態におけるデジタルデータＤＴの構成と同様に考えることができるため、説明を省略する。
【０１０９】
なお、ＲＤＬ１１１、ＲＤＬ１１７、およびＲＤＬ１１２に備えた全ての遅延素子２を互いに接続してＲＤＬ１１９を構成した場合、このＲＤＬ１１９は、ＲＤＬ１１１、ＲＤＬ１１７、またはＲＤＬ１１２に対して３倍の遅延素子２を備えていることとなる。従って、パルス信号ＰＡがＲＤＬ１１９を走行する１周期は、通常読み出しモードの１周期に対して３倍の時間となる。また、従来のＣＭＯＳイメージセンサ２００における列間引き読み出し時の１周期に対しても３倍の時間となる。これにより、第１の実施形態のＣＭＯＳイメージセンサ１００と同様に、従来のＣＭＯＳイメージセンサ２００よりもカウンタ１５のカウント回数が減少し、カウンタ１５での消費電力が減少する。例えば、３倍の遅延素子２を備えたＲＤＬ１１９の構成においては、出力信号Ｌ１＿８の発振周波数が１／３となり、カウンタ１５での消費電力も１／３となる。
【０１１０】
また、第１の実施形態のＣＭＯＳイメージセンサ１００と同様に、カラムＡ／Ｄ変換回路１５５のサンプリング期間が同一であれば、ＲＤＬ１１９の構成においても、パルス信号ＰＡがＲＤＬ１１９内の遅延素子２を通過する段数は、従来のＣＭＯＳイメージセンサ２００における列間引き読み出し時と同一であるため、アナログ−デジタル変換の分解能およびＲＤＬ１１９における消費電力は変わらない。
【０１１１】
上記に述べたとおり、本第２の実施形態によれば、第１の実施形態と同様に、ＣＭＯＳイメージセンサ１５０に備えたＡ／Ｄ変換回路の利用効率を改善することができ、カウンタ１５での消費電力を減少させることができる。また、本第２の実施形態では、ＲＤＬ１１９内の遅延素子２の個数を、第１の実施形態のＲＤＬ１１５内の遅延素子２の個数よりも多くすることができ、第１の実施形態よりもさらにカウンタ１５での消費電力を減少させることができる。
【０１１２】
また、本第２の実施形態においても、第１の実施形態と同様に、従来のＣＭＯＳイメージセンサ２００における列間引き読み出し時と同一の分解能をもつデジタルデータＤＴを得ることができる。
【０１１３】
上記に述べたとおり、本発明を実施するための形態によれば、Ａ／Ｄ変換回路内のＲＤＬに備えたスイッチを切り替えることにより、固体撮像装置の列間引き読み出し時に使用されていなかったＡ／Ｄ変換回路を使用することができる。これにより、Ａ／Ｄ変換回路の回路利用効率を改善することができる。また同時にＡ／Ｄ変換回路内のカウンタの消費電力を減少させることができる。
【０１１４】
また、本発明を実施するための形態によれば、Ａ／Ｄ変換回路の回路利用効率を改善し、Ａ／Ｄ変換回路内のカウンタの消費電力を減少させた場合でも、従来の固体撮像装置の列間引き読み出し時と同一の分解能をもつデジタルデータを得ることができる。
【０１１５】
なお、本実施形態においては、画素列１０９を読み出す画素列とし、画素列１１０および画素列１１６を間引く画素列とした例を示したが、読み出す画素列および間引く画素列は、本発明を実施するための形態に限定されるものではなく、例えば、第１の実施形態とは逆に、画素列１１０を読み出す画素列とし、画素列１０９を間引く画素列とすることもできる。
【０１１６】
また、本実施形態においては、新たなＲＤＬ内の遅延素子２の順番が、読み出す画素列→間引く画素列→（間引く画素列→間引く画素列→）読み出す画素列の順番となるような位置に、切り替えスイッチＳＷ９、切り替えスイッチＳＷ１１、および切り替えスイッチＳＷ２５を配置した例を示したが、ＲＤＬ内におけるスイッチの配置は、本発明を実施するための形態に限定されるものではなく、新たなＲＤＬ内の遅延素子２の個数が多くなるような位置に配置すればよい。例えば、第２の実施形態におけるＲＤＬ１１９内の遅延素子２の順番が、ＲＤＬ１１１→ＲＤＬ１１２→ＲＤＬ１１７→ＲＤＬ１１１→・・・、またはＲＤＬ１１１→ＲＤＬ１１７→ＲＤＬ１１２→ＲＤＬ１１１→・・・、となるような、第２の実施形態で説明した順番（ＲＤＬ１１１→ＲＤＬ１１７→ＲＤＬ１１２→ＲＤＬ１１７→ＲＤＬ１１１→ＲＤＬ１１７→・・・）と異なる他の順番となる位置に、切り替えスイッチＳＷ９、切り替えスイッチＳＷ１１、および切り替えスイッチＳＷ２５を配置することもできる。
【０１１７】
また、本実施形態のＣＭＯＳイメージセンサにおけるＲＤＬの構成は、本発明を実施するための形態に限定されるものではなく、様々な構成とすることができる。
【０１１８】
例えば、第１の実施形態のＣＭＯＳイメージセンサ１００におけるＲＤＬの構成においては、ＲＤＬ１１１およびＲＤＬ１１２内に備えた遅延素子２の数を８個（偶数）としている。また、各遅延素子２は、ＮＯＴ回路やＮＡＮＤ回路などの否定論値回路が２個の構成となっているため、遅延素子２から出力される出力信号の論理は、自遅延素子２に入力された信号の論理と同じである。従って、初段の遅延素子２ｄに入力されたパルス信号ＰＡの信号の論理が“Ｈ”であった場合、ＲＤＬ１１１およびＲＤＬ１１２内の他の段の遅延素子２を走行して、再び初段の遅延素子２ｄに入力されるときの信号の論理も“Ｈ”であり、パルス信号ＰＡと同じ論理の信号となる。そこで、第１の実施形態では、６段目の遅延素子２を、遅延素子２ｅの構成とすることによって、ＲＤＬ１１１およびＲＤＬ１１２内を走行するパルス信号ＰＡの信号の論理を反転、例えば、“Ｌ”とさせることによって、ＲＤＬ１１１およびＲＤＬ１１２内でパルス信号ＰＡを発振させている。より具体的には、図２に示したように、初段の遅延素子２ｄの出力信号を、遅延素子２ｅ内のＮＡＮＤ回路２ｃに入力することによって、ＲＤＬ１１１およびＲＤＬ１１２内に所定の幅を持ったパルス信号を発生させている。そして、この所定の幅を持ったパルス信号が、ＲＤＬ１１１およびＲＤＬ１１２内を走行するようにしている。
【０１１９】
このように、第１の実施形態のＲＤＬ１１１およびＲＤＬ１１２では、６段目に遅延素子２ｅを備えた構成としているが、ＲＤＬ１１１およびＲＤＬ１１２の構成に応じて、各遅延素子２の構成を変更する必要がある。例えば、ＲＤＬ１１１およびＲＤＬ１１２内の初段の遅延素子２を、ＮＡＮＤ回路２ｃ、他の段の遅延素子２をＮＯＴ回路２ｂとして構成し、遅延素子２の段数を奇数とした場合には、初段の遅延素子２ｃに入力されたパルス信号ＰＡが、ＲＤＬ１１１およびＲＤＬ１１２内の他の段の遅延素子２ｂを走行して、再び初段の遅延素子２ｃに入力されるときの信号のレベルは、常に入力したパルス信号ＰＡの信号レベルと逆の信号レベルである。このような場合には、パルス信号ＰＡの信号レベルを反転するための遅延素子２は不要となり、他の段の遅延素子２と同じＮＯＴ回路２ｂとすることができる。このとき、パルススイッチＳＷ１０と、パルス切り替えスイッチＳＷ２６およびパルス切り替えスイッチＳＷ２７も不要となる。なお、第２の実施形態のパルス切り替えスイッチＳＷ２８も同様である。
【０１２０】
また、本実施形態においては、入力スイッチＳＷ８、切り替えスイッチＳＷ９、切り替えスイッチＳＷ１１、パルススイッチＳＷ１０、パルス切り替えスイッチＳＷ２６、パルス切り替えスイッチＳＷ２７、カウンタスイッチＳＷ１２、エンコーダスイッチＳＷ２３によって、信号を直接切り替える例を示している。例えば、第1の実施形態において、ＲＤＬ１１１内の６段目の遅延素子２ｅの入力端子には、切り替えスイッチＳＷ９を介して、出力信号Ｌ１＿５または出力信号Ｌ２＿１を直接入力している。本発明においては、このように、スイッチを切り替えることによって、ある遅延素子の出力端子と別の遅延素子の入力端子とを直接接続させる以外にも、電気信号が出力端子から入力端子に伝達されていればよく、ある遅延素子の出力端子と別の遅延素子の入力端子の間に別の回路を配置することもできる。
【０１２１】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０１２２】
１００，１５０，２００・・・ＣＭＯＳイメージセンサ（固体撮像装置）
１０１，１５１，２０１・・・画素部（画素アレイ部）
１０２，２０２・・・垂直走査回路
１０３，２０３・・・水平走査回路
１０４，２０４・・・信号処理部
１０５，１５５，２０５・・・カラムＡ／Ｄ変換回路
１０６，２０６・・・制御信号操作部
１０７，２０７・・・ＣＤＳ回路
１０８，２０８・・・ＡＧＣ回路
１０９・・・画素列（第１の画素列）
１１０・・・画素列（第２の画素列）
１１６・・・画素列（第３の画素列）
１１１・・・ＲＤＬ（第１の円環遅延回路）
１１２・・・ＲＤＬ（第２の円環遅延回路）
１１５・・・ＲＤＬ（第３の円環遅延回路）
１１７・・・ＲＤＬ（第４の円環遅延回路）
１１９・・・ＲＤＬ（第５の円環遅延回路）
２０９・・・ＲＤＬ
１１３，１１４，１１８，２１０・・・パルス位置数値化部        
２１１・・・Ａ／Ｄ変換回路
１・・・画素（画素）
２，２ａ，２ｂ，２ｃ，２ｅ，２ｄ・・・遅延素子（第１の遅延素子，第２の遅延素子，第３の遅延素子）
３・・・カウンタ
１５・・・カウンタ（第１のカウンタ）
１６・・・カウンタ（第２のカウンタ）
４，１７，１８・・・ラッチ
５，１３，１４・・・ラッチ
６，１９，２０・・・エンコーダ
７，２１，２２・・・ラッチ
２４・・・合成処理部
ＳＷ８・・・入力スイッチ
ＳＷ９・・・切り替えスイッチ（第９の切り替えスイッチ）
ＳＷ１１・・・切り替えスイッチ（第１の切り替えスイッチ）
ＳＷ２５・・・切り替えスイッチ（第３の切り替えスイッチ）
ＳＷ２６，ＳＷ２７，ＳＷ２８・・・パルス切り替えスイッチ
ＳＷ１０・・・パルススイッチ
ＳＷ１２・・・カウンタスイッチ
ＳＷ２３・・・エンコーダスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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