(57)【要約】【課題】安定した動作を実行可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１００は、ビット線ＢＬと、ソース線ＳＬと、複数のメモリトランジスタＭＴｒを直列に接続されたメモリストリングＭＳと、ドレイン側選択トランジスタＳＤＴｒと、ソース選択トランジスタＳＳＴｒと、読出動作を制御する制御回路１５とを備える。制御回路１５は、非選択メモリストリングＭＳ（ｕｎｓｅｌＯ１）、ＭＳ（ｕｎｓｅｌＯ２）に接続されたドレイン選択トランジスタＳＤＴｒ（ｕｎｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌＭＢ）を導通状態とし、、非選択メモリストリングＭＳ（ｕｎｓｅｌＯ１）、ＭＳ（ｕｎｓｅｌＯ２）に接続されたソース選択トランジスタＳＳＴｒ（ｕｎｓｅｌ）、ＳＳＴｒ（ｕｎｓｅｌＭＢ）を非導通状態とする。【選択図】図７
2011070730.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、ソース線と、電気的に書き換え可能な複数のメモリトランジスタを直列に接続されたメモリストリングと、前記メモリストリングの一端と前記ビット線との間に設けられた第１選択トランジスタと、前記メモリストリングの他端と前記ソース線との間に設けられた第２選択トランジスタと、読出動作を制御する制御回路とを備え、１本の前記ビット線には、複数の前記第１選択トランジスタを介して複数の前記メモリストリングが接続された不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板上に積層方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、
前記柱状部を取り囲むように形成されて、電荷を蓄積して前記メモリトランジスタのデータを保持するための第１電荷蓄積層と、
前記第１電荷蓄積層を取り囲むように前記基板上に積層されて、前記メモリトランジスタのゲートとして機能する複数の第１導電層とを備え、
前記第１選択トランジスタは、
前記柱状部の端部に接して積層方向に延び、前記第２選択トランジスタのボディとして機能する第２半導体層と、
前記第２半導体層を取り囲むように形成された第１ゲート絶縁層と、
前記第１ゲート絶縁層を取り囲むように形成されて、前記第１選択トランジスタのゲートとして機能する第２導電層とを備え、
前記第２選択トランジスタは、
前記柱状部の端部に接して積層方向に延び、前記第２選択トランジスタのボディとして機能する第３半導体層と、
前記第３半導体層を取り囲むように形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層を取り囲むように形成されて、前記第２選択トランジスタのゲートとして機能する第３導電層とを備え、
前記制御回路は、選択メモリストリングからデータを読み出す際、非選択メモリストリングに接続された前記第１選択トランジスタを導通状態とし、且つ前記非選択メモリストリングに接続された前記第２選択トランジスタを非導通状態とする
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記選択メモリストリングからデータを読み出す際、前記非選択メモリストリングに含まれる前記メモリトランジスタを導通状態とする
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項３】
前記第２半導体層の前記ビット線側の第１部分の不純物濃度は、前記第２半導体層の前記第１半導体層側の第２部分の不純物濃度よりも高い
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
ビット線と、ソース線と、電気的に書き換え可能な複数のメモリトランジスタを直列に接続されたメモリストリングと、前記メモリストリングの一端と前記ビット線との間に設けられた第１選択トランジスタと、前記メモリストリングの他端と前記ソース線との間に設けられた第２選択トランジスタと、読出動作を制御する制御回路とを備え、１本の前記ビット線には、複数の前記第１選択トランジスタを介して複数の前記メモリストリングが接続された不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板上に積層方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、
前記柱状部を取り囲むように形成されて、電荷を蓄積して前記メモリトランジスタのデータを保持するための第１電荷蓄積層と、
前記第１電荷蓄積層を取り囲むように前記基板上に積層されて、前記メモリトランジスタのゲートとして機能する複数の第１導電層とを備え、
前記第１選択トランジスタは、
前記柱状部の端部に接して積層方向に延び、前記第２選択トランジスタのボディとして機能する第２半導体層と、
前記第２半導体層を取り囲むように形成された第１ゲート絶縁層と、
前記第１ゲート絶縁層を取り囲むように形成されて、前記第１選択トランジスタのゲートとして機能する第２導電層とを備え、
前記第２選択トランジスタは、
前記柱状部の端部に接して積層方向に延び、前記第２選択トランジスタのボディとして機能する第３半導体層と、
前記第３半導体層を取り囲むように形成された第２ゲート絶縁層と、
前記第２ゲート絶縁層を取り囲むように形成されて、前記第２選択トランジスタのゲートとして機能する第３導電層とを備え、
前記制御回路は、選択メモリストリングからデータを読み出す際、非選択メモリストリングに接続された前記第１選択トランジスタ及び前記第２選択トランジスタを非導通状態とした後、前記非選択メモリストリングに含まれる前記メモリトランジスタのゲートに第１電圧を印加し、これにより、前記非選択メモリストリングに含まれる前記メモリトランジスタのボディをカップリングによって昇圧する
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記第２半導体層の前記ビット線側の第１部分の不純物濃度は、前記第２半導体層の前記第１半導体層側の第２部分の不純物濃度よりも高い
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、リソグラフィーに頼らずにメモリの高密度化を実現する技術として，例えば，多層配線間にワンタイムプログラマブル（one time-programmable）素子を挟む構造がある。また、シリコン膜のエピタキシャル成長を繰り返すことで従来のＮＡＮＤ型フラッシュメモリを複数層形成する構造等がある。しかしながら、これら従来構造は、積層数を増すとともにリソグラフィー回数が増大するという問題がある。
【０００３】
上記問題を解消する構造として、メモリセルを３次元的に配置した３次元半導体記憶装置が、開示されている(特許文献１、２参照)。この半導体記憶装置の特徴は、以下の製造方法にある。すなわち、先ず、積層された積層電極に対して、一括で孔を開孔し、内壁にメモリ膜を形成する。次に、孔の内部をポリシリコン膜で埋める。この製造方法により、積層されたメモリ素子からなるメモリストリングを一度に形成することができる。さらに、この製造方法により、積層数を増してもリソグラフィー工程数がほとんど増加しないメモリが実現される。
【０００４】
しかしながら、従来の２次元半導体記憶装置（平面型デバイス）と比較すると、上記の３次元半導体記憶装置においては、一般に、１本のビット線に接続するストリング数は、数千本以上と非常に多い。このため、読出動作時に、数千本の非選択ストリングからのリーク電流を極力低減しない限り、選択セルを正しく読み出すことは困難である。具体的には、リーク電流の許容値として、選択トランジスタのゲート電圧が０Ｖ時に、ストリング１本当りに０．１ｐＡ程度と非常に低いレベルに抑制することが必要になる。
【０００５】
一方で、上記３次元半導体記憶装置の消去動作において、選択トランジスタ付近で強電界を生じさせて、正孔（ホール）が生成される。そして、消去のため、その正孔は、メモリセルのボディ中に引き込むことが必要となる。この正孔による電流は、例えば、選択トランジスタのゲート電圧がドレイン電圧に対して−５Ｖ程度の時に、少なくともストリング1本当りに１００ｐＡ程度は必要と見積もられる。
【０００６】
リーク電流は、選択トランジスタのボディの不純物濃度を低く設定することで、解消される。一方、ホール電流は、選択トランジスタのボディの不純物濃度を高く設定することで、十分に生成される。すなわち、選択トランジスタのボディの不純物濃度に対して、リーク電流の解消とホール電流の生成は、トレードオフの関係にある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６６１４３号公報
【特許文献２】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、ビット線と、ソース線と、電気的に書き換え可能な複数のメモリトランジスタを直列に接続されたメモリストリングと、前記メモリストリングの一端と前記ビット線との間に設けられた第１選択トランジスタと、前記メモリストリングの他端と前記ソース線との間に設けられた第２選択トランジスタと、読出動作を制御する制御回路とを備え、１本の前記ビット線には、複数の前記第１選択トランジスタを介して複数の前記メモリストリングが接続された不揮発性半導体記憶装置であって、前記メモリストリングは、基板上に積層方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、前記柱状部を取り囲むように形成されて、電荷を蓄積して前記メモリトランジスタのデータを保持するための第１電荷蓄積層と、前記第１電荷蓄積層を取り囲むように前記基板上に積層されて、前記メモリトランジスタのゲートとして機能する複数の第１導電層とを備え、前記第１選択トランジスタは、前記柱状部の端部に接して積層方向に延び、前記第２選択トランジスタのボディとして機能する第２半導体層と、前記第２半導体層を取り囲むように形成された第１ゲート絶縁層と、前記第１ゲート絶縁層を取り囲むように形成されて、前記第１選択トランジスタのゲートとして機能する第２導電層とを備え、前記第２選択トランジスタは、前記柱状部の端部に接して積層方向に延び、前記第２選択トランジスタのボディとして機能する第３半導体層と、前記第３半導体層を取り囲むように形成された第２ゲート絶縁層と、前記第２ゲート絶縁層を取り囲むように形成されて、前記第２選択トランジスタのゲートとして機能する第３導電層とを備え、前記制御回路は、選択メモリストリングからデータを読み出す際、非選択メモリストリングに接続された前記第１選択トランジスタを導通状態とし、且つ前記非選択メモリストリングに接続された前記第２選択トランジスタを非導通状態とすることを特徴とする。
【００１０】
本発明の一態様に係る不揮発性半導体記憶装置は、ビット線と、ソース線と、電気的に書き換え可能な複数のメモリトランジスタを直列に接続されたメモリストリングと、前記メモリストリングの一端と前記ビット線との間に設けられた第１選択トランジスタと、前記メモリストリングの他端と前記ソース線との間に設けられた第２選択トランジスタと、読出動作を制御する制御回路とを備え、１本の前記ビット線には、複数の前記第１選択トランジスタを介して複数の前記メモリストリングが接続された不揮発性半導体記憶装置であって、前記メモリストリングは、基板上に積層方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、前記柱状部を取り囲むように形成されて、電荷を蓄積して前記メモリトランジスタのデータを保持するための第１電荷蓄積層と、前記第１電荷蓄積層を取り囲むように前記基板上に積層されて、前記メモリトランジスタのゲートとして機能する複数の第１導電層とを備え、前記第１選択トランジスタは、前記柱状部の端部に接して積層方向に延び、前記第２選択トランジスタのボディとして機能する第２半導体層と、前記第２半導体層を取り囲むように形成された第１ゲート絶縁層と、前記第１ゲート絶縁層を取り囲むように形成されて、前記第１選択トランジスタのゲートとして機能する第２導電層とを備え、前記第２選択トランジスタは、前記柱状部の端部に接して積層方向に延び、前記第２選択トランジスタのボディとして機能する第３半導体層と、前記第３半導体層を取り囲むように形成された第２ゲート絶縁層と、前記第２ゲート絶縁層を取り囲むように形成されて、前記第２選択トランジスタのゲートとして機能する第３導電層とを備え、前記制御回路は、選択メモリストリングからデータを読み出す際、非選択メモリストリングに接続された前記第１選択トランジスタ及び前記第２選択トランジスタを非導通状態とした後、前記非選択メモリストリングに含まれる前記メモリトランジスタのゲートに第１電圧を印加し、これにより、前記非選択メモリストリングに含まれる前記メモリトランジスタのボディをカップリングによって昇圧することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、安定した動作を実行可能な不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１１の概略斜視図である。
【図３】メモリセルアレイ１１の等価回路図である。
【図４】メモリセルアレイ１１の断面図である。
【図５】図４の拡大図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の第１読出動作時のメモリセルアレイ１１を示す等価回路図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の第１読出動作を示すタイミングチャートである。
【図８】第１実施形態に係る不揮発性半導体記憶装置の第２読出動作を示すタイミングチャートである。
【図９】第２実施形態に係る不揮発性半導体記憶装置の読出動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１４】
［第１実施形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１５】
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ１３、カラムデコーダ１４、及び制御回路１５を備える。図１に示す例では、メモリセルアレイ１１は、２つであるが、さらに２つ以上設けてもよい。ロウデコーダ１２、センスアンプ１３、カラムデコーダ１４は、それぞれ、各メモリセルアレイ１１に１つ設けられている。
【００１６】
メモリセルアレイ１１は、図１に示すように、複数のビット線ＢＬと、ビット線ＢＬに交差する複数のソース線ＳＬと、電気的に書き換え可能な複数のメモリトランジスタＭＴｒを直列に接続されたメモリストリングＭＳを有する。メモリセルアレイ１１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒは直列接続され、メモリストリングＭＳを構成する。メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒが接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。ドレイン側選択トランジスタＳＤＴｒの一端は、ビット線ＢＬに接続される。ソース側選択トランジスタＳＳＴｒの一端は、ソース線ＳＬに接続される。
【００１７】
ロウデコーダ１２は、図１に示すように、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１３は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１４は、カラムアドレス信号をデコードし、センスアンプ１３を制御する。制御回路１５は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、センスアンプ１３、及びカラムデコーダ１４を制御する。
【００１８】
次に、図３を参照して、メモリセルアレイ１１の回路構成について説明する。図３は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリトランジスタＭＴｒ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及びその周辺回路の等価回路図である。
【００１９】
メモリセルアレイ１１は、図３に示すように、複数のビット線ＢＬ、及び複数のメモリブロックＭＢを有する。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。メモリブロックＭＢは、所定ピッチをもってカラム方向に繰り返し設けられている。
【００２０】
メモリブロックＭＢは、図３に示すように、ロウ方向及びカラム方向にマトリクス状に配列された複数のメモリユニットＭＵを有する。メモリブロックＭＢにおいて、一本のビット線ＢＬには、共通接続された複数のメモリユニットＭＵが設けられている。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。メモリユニットＭＵは、ロウ方向及びカラム方向にマトリクス状に配列されている。
【００２１】
メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜ＭＴｒ４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜ＭＴｒ８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、電荷蓄積層に電荷を捕獲させることで、情報を記憶する。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ８のソース）に接続されている。
【００２２】
メモリユニットＭＵにおいて、１つのメモリブロックＭＢ中のメモリトランジスタＭＴｒ１のゲートは、ワード線ＷＬ１に共通接続されている。同様に、１つのメモリブロックＭＢ中のメモリトランジスタＭＴｒ２〜ＭＴｒ８のゲートは、ワード線ＷＬ２〜ＷＬ８に共通接続されている。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
【００２３】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに共通に接続されている。
【００２４】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに共通に接続されている。
【００２５】
次に、図４及び図５を参照して、図３に示した回路構成を実現するメモリセルアレイ１１の積層構造について説明する。図４は、第１実施形態に係るメモリセルアレイ１１の断面図であり、図５は、図４の拡大図である。
【００２６】
メモリセルアレイ１１は、図４に示すように、基板２０、下層から順に、バックゲート層３０、メモリトランジスタ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００２７】
バックゲート層３０は、図４に示すように、基板２０の上に絶縁層２１を介して形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、ロウ方向及びカラム方向に広がる板状に形成されている。バックゲート導電層３１は、後述するＵ字状半導体層４５の連結部４５Ｂの下面及び側面を覆い且つ連結部４５Ｂの上面と同じ高さまで形成されている。バックゲート導電層３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２８】
また、バックゲート層３０は、図４に示すように、バックゲート導電層３１を堀込むように形成されたバックゲート溝３２を有する。バックゲート溝３２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲート溝３２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成されている。
【００２９】
メモリトランジスタ層４０は、図４に示すように、積層方向に絶縁層４２を介して形成されたワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａ〜４１ｄは、ワード線ＷＬ１〜ＷＬ８、及びメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する。ワード線導電層４１ａ〜４１ｄは、メモリブロックＭＢ毎に分断され、ロウ方向に対向する一対の櫛歯状に形成されている。ワード線導電層４１ａ〜４１ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成された部分を有する。ワード線導電層４１ａ〜４１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３０】
また、メモリトランジスタ層４０は、図４に示すように、ワード線導電層４１ａ〜４１ｄ、及び絶縁層４２を貫通するように形成されたメモリホール４３を有する。
【００３１】
メモリホール４３は、各バックゲート溝３２のカラム方向の両端近傍の位置に整合するように形成されている。メモリホール４３は、ロウ方向及びカラム方向にマトリクス状に形成されている。
【００３２】
また、上記バックゲートトランジスタ層３０及びメモリトランジスタ層４０は、図４に示すように、メモリゲート絶縁層４４、及びＵ字状半導体層４５を有する。Ｕ字状半導体層４５は、メモリトランジスタＭＴｒ１〜ＭＴｒ８及びバックゲートトランジスタＢＴｒのボディとして機能する。
【００３３】
メモリゲート絶縁層４４は、図４に示すように、メモリホール４３、及びバックゲート溝３２に面する側面に形成されている。メモリゲート絶縁層４４は、図５に示すように、ブロック絶縁層４４ａ、電荷蓄積層４４ｂ、及びトンネル絶縁層４４ｃにて構成されている。ブロック絶縁層４４ａは、メモリホール４３、及びバックゲート溝３２に面する側面に亘ってワード線導電層４１ａ〜４１ｄ及びバックゲート導電層３１と接するように形成されている。ブロック絶縁層４４ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層４４ｂは、ブロック絶縁層４４ａの側面に形成されている。電荷絶縁層４４ｂは、電荷を蓄積し、メモリトランジスタＭＴｒ１〜ＭＴｒ８のデータを保有するために用いられる。電荷蓄積層４４ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層４４ｃは、電荷蓄積層４４ｂの側面に形成されている。トンネル絶縁層４４ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３４】
Ｕ字状半導体層４５は、図４に示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層４５は、図５に示すように、トンネル絶縁層４４ｃに接し且つバックゲート溝３２及びメモリホール４３を埋めるように形成されている。Ｕ字状半導体層４５は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部４５Ａ、及び一対の柱状部４５Ａの下端を連結させるように形成された連結部４５Ｂを有する。Ｕ字状半導体層４５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３５】
上記メモリトランジスタ層４０の構成を換言すると、トンネル絶縁層４４ｃは、柱状部４５Ａの側面を取り囲むように形成されている。電荷蓄積層４４ｂは、トンネル絶縁層４４ｃの側面を取り囲むように形成されている。ブロック絶縁層４４ａは、電荷蓄積層４４ｂの側面を取り囲むように形成されている。ワード線導電層４１ａ〜４１ｄは、ブロック絶縁層４４ａの側面を取り囲むように形成されている。
【００３６】
選択トランジスタ層５０は、図４に示すように、ドレイン側導電層５１、及びそのドレイン側導電層５１と同層に形成されたソース側導電層５２を有する。ドレイン側導電層５１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ソース側導電層５２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。
【００３７】
ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層５１、及びソース側導電層５２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層５１、及びソース側導電層５２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３８】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ホール５３、及びソース側ホール５４を有する。ドレイン側ホール５３は、ドレイン側導電層５１を貫通するように形成されている。ソース側ホール５４は、ソース側導電層５２を貫通するように形成されている。ドレイン側ホール５３及びソース側ホール５４は、メモリホール４３に整合する位置に形成されている。
【００３９】
また、選択トランジスタ層５０は、図４に示すように、ドレイン側ゲート絶縁層５５、ソース側ゲート絶縁層５６、ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８を有する。ドレイン側柱状半導体層５７は、ドレイン側選択トランジスタＳＤＴｒのボディとして機能する。ソース側柱状半導体層５８は、ソース側選択トランジスタＳＳＴｒのボディと機能する。
【００４０】
ドレイン側ゲート絶縁層５５は、ドレイン側ホール５３に面する側面に形成されている。ソース側ゲート絶縁層５６は、ソース側ホール５４に面する側面に形成されている。ドレイン側ゲート絶縁層５５及びソース側ゲート絶縁層５６は、酸化シリコン（ＳｉＯ２）にて構成されている。
【００４１】
ドレイン側柱状半導体層５７は、ドレイン側ホール５３を埋めるように、ドレイン側ゲート絶縁層５５と接して積層方向に延びる柱状に形成されている。ソース側柱状半導体層５８は、ソース側ホール５４を埋めるように、ソース側ゲート絶縁層５６と接して積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層５７、及びソース側柱状半導体層５８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４２】
また、ドレイン側柱状半導体層５７の上部５７Ａの不純物濃度は、図５に示すように、その下部５７Ｂよりも高い。ここで、上部５７Ａは、ドレイン側導電層５１の上端よりも上側で第２配線層６２（ビット線ＢＬ）に近い側を意味する。下部５７Ｂは、ドレイン側導電層５１の上部５７Ａよりも下側で柱状部４５Ａ（Ｕ字状半導体層４５）に近い側を意味する。上部５７Ａの不純物濃度は、１×１０１９ｃｍ−３以上、好ましくは、３×１０１９ｃｍ−３以上である。下部５７Ｂの不純物濃度は、上部５７Ａよりも１桁以上低く、３×１０１８ｃｍ−３以下である。なお、ソース側柱状半導体層５８の上部５８Ａ及び下部５８Ｂも、ドレイン側柱状半導体層５７と同様の不純物濃度を有する。
【００４３】
上部５７Ａ、５８Ａが、上記のような濃度とされているのは、消去動作時のＧＩＤＬ電流を発生し易くするためである。しかし、一方で、このような濃度とすることは、ドレイン側選択トランジスタＳＤＴｒのカットオフ特性を悪化させる。本実施形態では、後述する読出方法を行なうことにより、上記カットオフ特性の問題を解決している。
【００４４】
上記選択トランジスタ層５０の構成を換言すると、ドレイン側ゲート絶縁層５５は、ドレイン側柱状半導体層５７の側面を取り囲むように形成されている。ドレイン側導電層５１は、ドレイン側ゲート絶縁層５５の側面を取り囲むように形成されている。ソース側ゲート絶縁層５６は、ソース側柱状半導体層５８の側面を取り囲むように形成されている。ソース側導電層５２は、ソース側ゲート絶縁層５６の側面を取り囲むように形成されている。
【００４５】
配線層６０は、図４に示すように、第１配線層６１、第２配線層６２、及びプラグ層６３を有する。第１配線層６１は、ソース線ＳＬとして機能する。第２配線層６２は、ビット線ＢＬとして機能する。
【００４６】
第１配線層６１は、図４に示すように、隣接する２本のソース側柱状半導体層５８の上面に共通に接するように形成されている。第１配線層６１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。第１配線層６１は、タングステン（Ｗ）等の金属にて構成されている。
【００４７】
第２配線層６２は、図４に示すように、プラグ層６３を介してドレイン側柱状半導体層５７の上面に接続されている。第２配線層６２は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。第２配線層６２は、銅（Ｃｕ）、プラグ層６３は、タングステン（Ｗ）等の金属にて構成されている。
【００４８】
［第１読出動作］
次に、第１実施形態に係る不揮発性半導体記憶装置の第１読出動作について説明する。第１読出動作は、図６に示すように、選択メモリブロックＭＢ（ｓｅｌ）内の選択メモリストリングＭＳ（ｓｅｌ）に含まれる選択メモリトランジスタＭＴｒ（ｓｅｌ）を対象に実行される。選択メモリストリングＭＳ（ｓｅｌ）は、選択行ｒｏｗ（ｓｅｌ）、選択列ｃｏｌ（ｓｅｌ）に位置する。なお、選択メモリブロックＭＢ（ｓｅｌ）内の非選択メモリストリングＭＳ（ｕｎｓｅｌ）は、選択行ｒｏｗ（ｓｅｌ）、選択列ｃｏｌ（ｓｅｌ）以外に位置する。
【００４９】
先ず、第１読出動作の説明を始める前に、図６に示すように、各部の名称を定める。選択メモリストリングＭＳ（ｓｅｌ）において、選択メモリトランジスタＭＴｒ（ｓｅｌ）のゲートにワード線ＷＬ（ｓｅｌ）が接続されている。一方、選択メモリストリングＭＳ（ｓｅｌ）において、非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌ）のゲートには、ワード線ＷＬ（ｕｎｓｅｌ）が接続されている。なお、非選択メモリストリングＭＳ（ｕｎｓｅｌ）において、選択メモリトランジスタＭＴｒ（ｓｅｌ）と同じ位置関係にあるメモリトランジスタＭＴｒ（ｕｎｓｅｌＡ）は、ワード線ＷＬ（ｓｅｌ）に共通接続されている。また、非選択メモリストリングＭＳ（ｕｎｓｅｌ）において、非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌ）と同じ位置関係にあるメモリトランジスタＭＴｒ（ｕｎｓｅｌＢ）は、ワード線ＷＬ（ｕｎｓｅｌ）に共通接続されている。
【００５０】
また、図６に示すように、非選択メモリブロックＭＢ（ｕｎｓｅｌ）内の非選択メモリストリングＭＳ（ｕｎｓｅｌＯ）に含まれる非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）のゲートには、ワード線ＷＬ（ｕｎｓｅｌＯ）が接続されている。なお、非選択メモリブロックＭＢ（ｕｎｓｅｌ）内は、全て非選択メモリストリングＭＳ（ｕｎｓｅｌＯ）であり、非選択メモリストリングＭＳ（ｕｎｓｅｌＯ）内は、全て非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）である。
【００５１】
また、図６に示すように、選択行ｒｏｗ（ｓｅｌ）に位置する選択メモリストリングＭＳ（ｓｅｌ）に接続されたドレイン側選択トランジスタＳＤＴｒ（ｓｅｌ）のゲートには、ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）が接続されている。一方、選択メモリブロックＭＢ（ｓｅｌ）内において非選択行ｒｏｗ（ｕｎｓｅｌ）に位置する非選択メモリストリング（ｕｎｓｅｌ）に接続されたドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌ）のゲートには、ドレイン側選択ゲート線ＳＧＤ（ｕｎｓｅｌ）が接続されている。また、非選択メモリブロックＭＢ（ｕｎｓｅｌ）内のドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌＭＢ）のゲートには、ドレイン側選択ゲート線ＳＧＤ（ｕｎｓｅｌＭＢ）が接続されている。
【００５２】
同様に、図６に示すように、選択行ｒｏｗ（ｓｅｌ）に位置する選択メモリストリングＭＳ（ｓｅｌ）に接続されたソース側選択トランジスタＳＳＴｒ（ｓｅｌ）のゲートには、ソース側選択ゲート線ＳＧＳ（ｓｅｌ）が接続されている。一方、選択メモリブロックＭＢ（ｓｅｌ）内において非選択行ｒｏｗ（ｕｎｓｅｌ）に位置する非選択メモリストリング（ｕｎｓｅｌ）に接続されたソース側選択トランジスタＳＳＴｒ（ｕｎｓｅｌ）のゲートには、ソース側選択ゲート線ＳＧＳ（ｕｎｓｅｌ）が接続されている。また、非選択メモリブロックＭＢ（ｕｎｓｅｌ）内のソース側選択トランジスタＳＳＴｒ（ｕｎｓｅｌＭＢ）のゲートには、ソース側選択ゲート線ＳＧＳ（ｕｎｓｅｌＭＢ）が接続されている。
【００５３】
図７に示すように、先ず、制御回路１５は、第１読出動作に先立ち、全ての配線ＳＧＤ、ＳＧＳ、ＷＬ、ＢＬ、ＳＬを接地電圧Ｖｓｓに設定する。
【００５４】
次に、制御回路１５は、時刻ｔ１１にて、ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）、ＳＧＤ（ｕｎｓｅｌ）、ＳＧＤ（ｕｎｓｅｌＭＢ）を電圧Ｖｏｎまで上げる。これにより、ドレイン側選択トランジスタＳＤＴｒ（ｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌＭＢ）は、導通状態となる。
【００５５】
また、制御回路１５は、時刻ｔ１１にて、ワード線ＷＬ（ｕｎｓｅｌＯ）を電圧Ｖｒｅａｄまで上げる。これにより、非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）は、導通状態となり、非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）のボディは、ビット線ＢＬと同電位となる。一方、ソース側選択トランジスタＳＳＴｒ（ｕｎｓｅｌ）、ＳＳＴｒ（ｕｎｓｅｌＭＢ）は、時刻ｔ１１の時点で非導通状態に保持されている。
【００５６】
続いて、制御回路１５は、時刻ｔ１２にて、ワード線ＷＬ（ｕｎｓｅｌ）を電圧Ｖｒｅａｄまで上げる。これにより、非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌ）、ＭＴｒ（ｕｎｓｅｌＢ）は、導通状態となる。
【００５７】
次に、制御回路１５は、時刻ｔ１３にて、選択列ｃｏｌ（ｓｅｌ）に位置するビット線ＢＬを電圧Ｖｂｌまで上げる。
【００５８】
これにより、非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）のボディがビット線ＢＬと同電位まで充電されると、ドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌＭＢ）のソース−ドレイン間の電位差は小さくなり、ドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌＭＢ）は、リーク電流を抑制することができる。
【００５９】
一方、非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）のボディがビット線ＢＬと同電位まで充電されると、ソース側選択トランジスタＳＳＴｒ（ｕｎｓｅｌＭＢ）のソース−ドレイン間の電位差は大きくなる。しかしながら、ソース側柱状半導体層５８の下部５８Ｂ（Ｕ字状半導体層４５に近い側）の不純物濃度は、その上部５８Ａ（ソース線ＳＬに近い側）よりも１桁以上低く、３×１０１８ｃｍ−３以下である。したがって、ソース側選択トランジスタＳＳＴｒは、ドレイン側選択トランジスタＳＤＴｒに比べて優れたカットオフ特性を有し、リーク電流を抑制することができる。
【００６０】
続いて、制御回路１５は、時刻ｔ１４にて、ソース側選択ゲート線ＳＧＳ（ｓｅｌ）を電圧Ｖｏｎまで上げる。これにより、ソース側選択トランジスタＳＳＴｒ（ｓｅｌ）は、導通状態となる。
【００６１】
次に、制御回路１５は、時刻ｔ１５にて、選択メモリストリングＭＳ（ｓｅｌ）からソース線ＳＬに流れる電流をセンスアンプ１３にて検出させる。以上で、読出動作は、終了する。
【００６２】
以上の図７に示したように、制御回路１５は、選択メモリストリングＭＳ（ｓｅｌ）からデータを読み出す際、非選択メモリストリングＭＳ（ｕｎｓｅｌＯ）に含まれるメモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）、及び非選択メモリストリングＭＳ（ｕｎｓｅｌ）、ＭＳ（ｕｎｓｅｌＯ）に接続されたドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌＭＢ）をすべて導通状態とする。一方、制御回路１５は、非選択メモリストリングＭＳ（ｕｎｓｅｌ）、ＭＳ（ｕｎｓｅｌＯ）に接続されたソース選択トランジスタＳＳＴｒ（ｕｎｓｅｌ）、ＳＳＴｒ（ｕｎｓｅｌＭＢ）を非導通状態とする。これによって、上述したように、リーク電流を抑制することができる。
【００６３】
［第２読出動作］
次に、図８を参照して、第１実施形態に係る不揮発性半導体記憶装置の第２読出動作について説明する。図７に示した第１読出動作において、制御回路１５は、時刻ｔ１１にて、ワード線ＷＬ（ｕｎｓｅｌＯ）を電圧Ｖｒｅａｄまで上げる。一方、この第２読出動作においては、制御回路１５は、図８に示すように、時刻ｔ１１以降、ワード線ＷＬ（ｕｎｓｅｌＯ）を接地電圧Ｖｓｓに保持したままとする。
【００６４】
すなわち、制御回路１５は、図８に示したように、選択メモリストリングＭＳ（ｓｅｌ）からデータを読み出す際、ドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌＭＢ）を導通状態とする。一方、制御回路１５は、ソース選択トランジスタＳＳＴｒ（ｕｎｓｅｌ）、ＳＳＴｒ（ｕｎｓｅｌＭＢ）を非導通状態とする。ただし、非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）は、非導通状態とする。この点で第２読出動作は、第１読出動作と異なる。
【００６５】
また、上記第１及び第２読出動作においては、ワード線ＷＬ及びドレイン側選択ゲート線ＳＧＤに続き、ビット線ＢＬの電圧が上げられる。しかしながら、この場合、一時的に非選択メモリブロックＭＢ（ｕｎｓｅｌ）に、電圧Ｖｒｅａｄ−Ｖｓｓが印加され、“１”データの劣化を引き起こす虞がある。よって、次の第１順序又は第２順序で配線の電圧を制御すれば、有用な効果が得られる場合もある。すなわち、第１順序においては、ビット線ＢＬに続き、ワード線ＷＬ及びドレイン側選択ゲート線ＳＧＤの電圧が上げられる。第２順序においては、ドレイン側選択ゲート線ＳＧＤ、ビット線ＢＬ、ワード線ＷＬの順に電圧が上げられる。これにより、非選択メモリブロックＭＢ（ｕｎｓｅｌ）に印加される電圧は、電圧Ｖｒｅａｄ−Ｖｂｌに緩和され、データ保持特性の高信頼性を図ることができる。
【００６６】
［消去動作］
次に、第１実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。制御回路１５は、選択メモリブロックＭＢ（ｓｅｌ）中のワード線ＷＬを電圧Ｖｓｓに固定し、非選択メモリブロックＭＢ（ｕｎｓｅｌ）中のワード線ＷＬをフローティング状態とする。次に、制御回路１５は、ソース線ＳＬに電圧Ｖｅｒａｓｅを印加し、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに電圧ＶｅｒａｓｅＧを印加する（Ｖｅｒａｓｅ＞ＶｅｒａｓｅＧ＞ＶＳＳ）。これによって生じるソース線ＳＬとソース側選択ゲート線ＳＧＳとの間の電位差を用いて消去動作を実行する。具体的に、図５に示すソース側柱状半導体層５８の上部５８Ａ（高濃度の不純物層）にて、高電界が発生し、正孔が生成される。制御回路１５は、この正孔をメモリトランジスタＭＴｒの電荷蓄積層に注入して、データを消去する。
【００６７】
［効果]
第１実施形態に係る不揮発性半導体記憶装置は、図６〜図８に示すように、第１又は第２読出動作時、ドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌＭＢ）を導通状態とし、ソース側選択トランジスタＳＳＴｒ（ｕｎｓｅｌ）、ＳＳＴｒ（ｕｎｓｅｌＭＢ）を非導通状態とする。
【００６８】
ここで、ドレイン側柱状半導体層５７の上部５７Ａ（ビット線ＢＬに近い側）の不純物濃度は、その下部５７Ｂよりも高く、１×１０１９ｃｍ−３以上である。このため、ドレイン側選択トランジスタＳＤＴｒのカットオフ特性は悪い。したがって、第１実施形態は、読出動作時、ドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌＭＢ）を、導通状態とし、それらのボディを所定の電位まで充電する。一方、ソース側柱状半導体層５８の下部５８Ｂ（Ｕ字状半導体層４５に近い側）の不純物濃度は、その上部５８Ａ（ビット線ＢＬに近い側）よりも１桁以上低く、３×１０１８ｃｍ−３以下である。このため、ソース側選択トランジスタＳＳＴｒのカットオフ特性は良い。したがって、第１実施形態は、読出動作時、ソース側選択トランジスタＳＳＴｒ（ｕｎｓｅｌ）、ＳＳＴｒ（ｕｎｓｅｌＭＢ）を非導通状態とし、リーク電流を抑制することができる。
【００６９】
また、第１実施形態に係る不揮発性半導体記憶装置は、読出動作時に、ドレイン側選択トランジスタＳＤＴｒを導通状態とする。このため、消去動作時の正孔を生成するために、ドレイン側柱状半導体層５７の不純物濃度は、ドレイン側選択トランジスタＳＤＴｒのカットオフ特性を考慮した制限を設けず、高く設定することができる。
【００７０】
また、上記第１実施形態においては、ソース側柱状半導体層５８の上部５８Ａ（高濃度の不純物層）、又はドレイン側柱状半導体層５７の上部５７Ａ（高濃度の不純物層）によって、消去動作に必要とされる正孔は、容易に生成することができる。
【００７１】
[第２実施形態]
[構成]
次に、第２実施形態に係る不揮発性半導体記憶装置について説明する。第２実施形態に係る不揮発性半導体記憶装置は、読出動作のみ第１実施形態と異なり、その積層構造及び回路構成は、第１実施形態と同様である。なお、第２実施形態において、第１実施形態と同様の構成は、第１実施形態と同一の符号を付し、その説明を省略する。
[読出動作]
図９を参照して、第２実施形態に係る不揮発性半導体記憶装置の読出動作について説明する。
【００７２】
先ず、制御回路１５は、図９に示すように、時刻ｔ２１にて、ドレイン側選択ゲート線ＳＧＤ（ｓｅｌ）のみを電圧Ｖｏｎまで上げる。これにより、ドレイン側選択トランジスタＳＤＴｒ（ｓｅｌ）が、導通状態となる。なお、ドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌＭＢ）は、非導通状態に保持されたままである。
【００７３】
次に、制御回路１５は、時刻ｔ２２にて、第１実施形態の時刻ｔ１２と同様に、ワード線ＷＬ（ｕｎｓｅｌ）を電圧Ｖｒｅａｄまで上げる。これにより、非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌ）、ＭＴｒ（ｕｎｓｅｌＢ）は、導通状態となる。
【００７４】
続いて、制御回路１５は、時刻ｔ２３にて、ワード線ＷＬ（ｕｎｓｅｌＯ）を電圧Ｖｂｌまで上げる。これにより、非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）のボディは、ワード線ＷＬ（ｕｎｓｅｌＯ）とのカップリングにより電圧Ｖｂｌ近くまで昇圧される。なお、ワード線ＷＬ（ｕｎｓｅｌＯ）は、各々、非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）のゲートに接続されている。
【００７５】
次に、制御回路１５は、時刻ｔ２４にて、第１実施形態の時刻ｔ１３と同様に、選択列ｃｏｌ（ｓｅｌ）に位置するビット線ＢＬを電圧Ｖｂｌまで上げる。
【００７６】
続いて、制御回路１５は、時刻ｔ２５、ｔ２６にて、第１実施形態の時刻ｔ１４、ｔ１５と同様の動作を実行する。
【００７７】
［効果]
ここで、以下に示す比較例と上記第２実施形態とを比較する。比較例は、読出動作時、非選択メモリストリングＭＳ（ｕｎｓｅｌＯ）に接続されたドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌＭＢ）及びソース側選択トランジスタＳＳＴｒ（ｕｎｓｅｌＭＢ）を非導通状態とする。更に、比較例は、非選択メモリストリングＭＳ（ｕｎｓｅｌＯ）に含まれる非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）を非導通状態とする。
【００７８】
この比較例に対して、第２実施形態は、非選択メモリストリングＭＳ（ｕｎｓｅｌＯ）に含まれる非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）のボディを、ワード線ＷＬ（ｕｎｓｅｌＯ）とのカップリングにより電圧Ｖｂｌまで昇圧する。これにより、ビット線ＢＬと非選択メモリトランジスタＭＴｒ（ｕｎｓｅｌＯ）のボディとの間の電位差は、小さくなる。したがって、ドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌＭＢ）のソース−ドレイン間の電位差も小さくなり、第２実施形態は、上記比較例よりもリーク電流を抑制することができる。
【００７９】
また、第２実施形態においても、第１実施形態と同様に、ソース側柱状半導体層５８の上部５８Ａ（高濃度の不純物層）、又はドレイン側柱状半導体層５７の上部５７Ａ（高濃度の不純物層）によって、消去動作に必要とされる正孔は、容易に生成することができる。
【００８０】
［その他の実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００８１】
例えば、上記実施形態は、Ｕ字状半導体層４５を有するものであるが、その代わりに断面からみて積層方向に延びるＩ字状の半導体層を有するものであってもよい（特開２００７−２６６１４３号公報参照）。
【００８２】
例えば、第１実施形態において、図７の時刻ｔ１５の後、ドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌＭＢ）は、非導通状態としても良い。上記動作によって、リーク電流は、さらに抑制される場合がある。ドレイン側選択トランジスタＳＤＴｒ（ｕｎｓｅｌ）、ＳＤＴｒ（ｕｎｓｅｌＭＢ）を非導通状態とするか否かは、ドレイン側選択ゲート線ＳＧＳとビット線ＢＬとの間の容量結合の大きさに依存して選択すればよい。
【符号の説明】
【００８３】
ＭＳ…メモリストリング、  ＭＴｒ、ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、  ＳＤＴｒ…ドレイン側選択トランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＢＴｒ…バックゲートトランジスタ、  ２０…基板、  ３０…バックゲート層、  ４０…メモリトランジスタ層、  ５０…選択トランジスタ層、  ６０…配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011070730.tif 000009
【図８】
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【図９】
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