(57)【要約】【課題】導通開始命令からスイッチ素子が導通を開始するまでの遅延時間をより短縮するスイッチ回路を提供する。【解決手段】外部からの第１の直流電圧を入力し第２の直流電圧を出力するスイッチ素子と、前記第２の直流電圧が前記第１の直流電圧と同等になるまでの電圧傾斜を制御する積分回路と、前記第２の直流電圧を帰還する帰還回路と、この帰還回路の出力と前記積分回路の出力との誤差を増幅する誤差増幅器とを備え、この誤差増幅器の出力により前記スイッチ素子は制御されることを特徴とするスイッチ回路。【選択図】  図１
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【特許請求の範囲】
【請求項１】
外部からの第１の直流電圧を入力し第２の直流電圧を出力するスイッチ素子と、
前記第２の直流電圧が前記第１の直流電圧と同等になるまでの電圧傾斜を制御する積分回路と、
前記第２の直流電圧を帰還する帰還回路と、
この帰還回路の出力と前記積分回路の出力との誤差を増幅する誤差増幅器とを備え、
この誤差増幅器の出力により前記スイッチ素子は制御されることを特徴とするスイッチ回路。
【請求項２】
前記スイッチ素子にＮチャネルＭＯＳ−ＦＥＴを用いたことを特徴とする請求項１に記載のスイッチ回路。
【請求項３】
前記誤差増幅器にディスクリート部品を用いたことを特徴とする請求項１に記載のスイッチ回路。
【請求項４】
前記誤差増幅器にディスクリート部品を用いたことを特徴とする請求項２に記載のスイッチ回路。
【請求項５】
前記スイッチ素子にＰチャネルＭＯＳ−ＦＥＴを用いたことを特徴とする請求項１に記載のスイッチ回路。
【請求項６】
前記誤差増幅器にオペアンプを用いたことを特徴とする請求項１または請求項２に記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、突入電流抑制のための例えばＦＥＴスイッチ回路に関する。
【背景技術】
【０００２】
従来の特許文献１に記載のＦＥＴスイッチ回路の例では、スイッチ素子であるＰチャネルＭＯＳ−ＦＥＴのゲート−ソース間にコンデンサを付加し直列接続された抵抗と積分回路を構成している。そのコンデンサの両端電圧の上昇は抵抗値による充電電流の制限により緩やかになり、ソース−ゲート間電圧も同様に変化し同ＦＥＴのソース−ドレイン間の導通を緩やかにしている。
【０００３】
しかし、ソース−ゲート間電圧に着目すればＦＥＴのソース−ドレイン間が導通を開始し完了するまでの変移量は小さく、その電圧変移内に充分な電圧傾斜を生成するには比較的大きな時定数τ（抵抗と容量値の積）が必要である。
【０００４】
また、導通開始命令からＦＥＴ自体が導通を開始するソース−ゲート間電圧に到達するまでの時間は導通遅延時間として発生し、先の時定数に依存することから導通を緩やかにすれば導通開始までの遅延時間も大きくなってしまう特性を潜在的に有している。
【０００５】
また関連して特許文献２は、定電圧電源装置に関わる発明であり、誤差増幅器の反転入力端子へ印加される基準電圧は定電圧素子等を採用し、動作安定時にはその電源装置本来の目的である定電圧出力を果たすために安定した精度の良い定電圧を供給することが必須である。
【０００６】
また、特許文献３の突入電流防止回路においては入力電圧と積分コンデンサの充電電圧増加量に依存せず、導通時の電圧傾斜を定直線的に上昇する事を目的とし、積分コンデンサ充電電流制御素子として定電流素子を用いることを特徴とする発明である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３３８６９号公報（図１、６頁）
【特許文献２】特開平６−４１５７号公報（図１、５頁）
【特許文献３】特開平１０−２９３６１７号（図１、７頁）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、導通開始命令からスイッチ素子が導通を開始するまでの遅延時間をより短縮するスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のスイッチ回路は、外部からの第１の直流電圧を入力し第２の直流電圧を出力するスイッチ素子と、前記第２の直流電圧が前記第１の直流電圧と同等になるまでの電圧傾斜を制御する積分回路と、前記第２の直流電圧を帰還する帰還回路と、この帰還回路の出力と前記積分回路の出力との誤差を増幅する誤差増幅器とを備え、この誤差増幅器の出力により前記スイッチ素子は制御されることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、導通開始命令からスイッチ素子が導通を開始するまでの遅延時間をより短縮するスイッチ回路が得られる。
【図面の簡単な説明】
【００１１】
【図１】この発明の一実施形態を示すブロック構成図。
【図２】同実施形態の出力電圧の設定値を示す説明図。
【図３】第二の実施形態を示すブロック構成図。
【図４】第三の実施形態を示すブロック構成図。
【図５】第四の実施形態を示すブロック構成図。
【図６】実施形態の適用方法を示す模式図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を説明する。
（実施形態１）
本発明による実施形態１を図１乃至図２及び図６を参照して説明する。
まず図６の模式図を用いて実施形態の適用方法を説明する。同じ電圧値を必要とする複数の負荷（L1，L2，L3）に対して１つの電圧源61から供給する。電圧源61の起動タイミングで供給して良い負荷（L1とL3）は、電圧源61と直接接続で良いが、電圧を供給するタイミングが電圧源61の起動タイミングより遅く供給しなければならない制約のある負荷（L2）と電圧源61との間にスイッチ回路が必要となる。
【００１３】
図１は、この発明の一実施形態を示すブロック構成図である。図１でVin1は入力電圧、Vout1は出力電圧である。またC1〜C3はコンデンサ、R1〜R6は抵抗、Q1はスイッチ素子（スイッチ素子、エンハンスメント形ＰチャネルＭＯＳ−ＦＥＴ）、Q2は誤差増幅器でSW1は電圧を供給する上記タイミングが指定されるスイッチである。
【００１４】
図１において入力電圧Vin1が印加された状態でスイッチSW1が閉じている時、コンデンサC1の両端電圧はゼロであり、スイッチ素子Q1はＯＦＦを維持しているため出力電圧Vout1に電圧は発生しない。
【００１５】
導通開始命令を受けてSW1が開放されると、Vin1からR4を経由してC1へ充電電流が流れ時間経過と共にC1の両端電圧が上昇し、最終的にはVin1をR3とR4で分圧した電圧値まで充電される。
【００１６】
誤差増幅器Q2の反転入力端子（−端子）には前述のC1が接続され基準電圧源として機能し、非反転入力端子（＋端子）には出力電圧をR2とR1で分圧した電圧が印加される帰還回路が構成されている。
【００１７】
Q2の出力端子は抵抗R5を経由しスイッチ素子Q1のゲートに接続され、Q2の非反転入力端子電圧が反転入力端子電圧と同電位になるようにQ1の導通状態（ドレイン端子出力電圧）を制御している。
【００１８】
よって出力電圧はC1にかかる電圧をV(C1)とし次式で表される。
Vout1＝V(C1)×（１＋R2／R1）                                    …（式１）
一方、SW1が開放されてからｔsec後のC1の両端電圧V(C1)は、
VC’＝Vin1×R3／（R3＋R4）
R0＝R3×R4／（R3＋R4）
τ＝C1×R0
とした場合、
V(C1)＝VC’×（１−ｅ−ｔ／τ）                                  …（式２）
となり、V(C1)は時間と共に０〜Vin1×R3／（R3＋R4）まで変化し、Vout1も（１＋R2／R1）の倍率で変化することが判る。
また、その出力電圧傾斜はC1とR3およびR4で決定されるC1の充電波形と、R1とR2で決定される倍率により設定可能である。
さらに、導通を開始し出力電圧が入力電圧と同電位となる導通完了までの期間は、C1に発生する電圧を本実施形態では正転増幅する動作を行うので、C1の充電開始からQ1の導通を開始するために導通開始遅延は発生せず、またC1の電圧波形を充電開始からQ1が導通完了するまで全ての期間で有効利用できるため、比較的小さな時定数で済みコンデンサ等の部品選定（定数／品種／部品サイズ）の制約が緩和され、設計の自由度が広がることにも寄与している。
【００１９】
本実施形態はスイッチ回路に属する発明であり、定常導通状態におけるスイッチ素子のソース−ドレイン間は低オン抵抗値にて導通させることが望ましく、その為にはソース−ゲート間に十分な駆動電圧を供給することが求められる。
【００２０】
そこで、本回路では図２のように定常状態における出力電圧の設定値を入力電圧値より大きくすることで、誤差増幅器出力を過大増幅動作させ（Q2出力を０Ｖ付近まで下降）、Q1のソース−ゲート間へ充分な駆動電圧を供給し、それを達成可能としている。
【００２１】
本条件は次式で表され、
Vout1’＝V(C1)×（１＋R2／R1）≧Vin1                            …（式３）
V(C1)の定常状態電圧をR3とR4の比率により大きくさせるか、R1とR2の抵抗比により増幅率を増大させることで設定が可能である。
定常状態におけるC1の両端電圧の制限の手段として抵抗を並列接続した例で説明したが、抵抗を定電圧素子に置換、または積分回路用電源を追加し所望の電圧値を供給して制限する方法もある。
【００２２】
（実施形態２）
本発明による実施形態２を図３を参照して説明する。実施形態１と共通する部分は説明を省略する。
図３でVin2は入力電圧、Vout2は出力電圧である。またC11〜C14はコンデンサ、R11〜R16は抵抗、Q11はスイッチ素子（エンハンスメント形ＮチャネルＭＯＳ−ＦＥＴ）、Q2は誤差増幅器でSW1は電圧を負荷に供給するタイミングが指定されるスイッチである。
【００２３】
図３はスイッチ素子（Q11）にＮチャネルＭＯＳ−ＦＥＴを使用した実施例である。図１のようにＰチャネルＦＥＴを使用した場合、Ｒ５＝０Ωとしてもソース−ゲート間に印加できる電圧はVin1が最大（絶対値）であり、Vin1が比較的小さい（例：２Ｖ以下）とＰチャネルＦＥＴが充分な低オン抵抗を確保するゲート駆動電圧が供給できない場合が考えられる。
【００２４】
そこで、図３のようにＮチャネルＦＥＴに置換し、誤差増幅器の電源電圧（Vdrv）をＮチャネルＦＥＴが充分な低オン抵抗が確保できるゲート−ソース電圧Vth(Q11g-s)とVin2との和以上の電圧値に設定することで、低電圧電源ラインの用途にも適用可能となる。
【００２５】
（実施形態３）
本発明による実施形態３を図４を参照して説明する。実施形態１、２と共通する部分は説明を省略する。図４でVin1は入力電圧、Vout1は出力電圧である。またC1〜C3はコンデンサ、R1〜R8は抵抗、Q1はスイッチ素子（エンハンスメント形ＰチャネルＭＯＳ−ＦＥＴ）、Q3〜Q5はバイポーラトランジスタでSW1は負荷に電圧を供給するタイミングが指定されるスイッチである。
【００２６】
図４は図１で示した誤差増幅器（Q2）の機能をディスクリート部品Q3〜Q5等で構成した実施例である。
（実施形態４）
本発明による実施形態４を図５を参照して説明する。実施形態１〜３と共通する部分は説明を省略する。図５でVin2は入力電圧、Vout2は出力電圧である。またC11〜C14はコンデンサ、R7,R8,R11〜R18は抵抗、Q11はスイッチ素子（エンハンスメント形ＮチャネルＭＯＳ−ＦＥＴ）、Q3〜Q6はバイポーラトランジスタでSW1は負荷に電圧を供給するタイミングが指定されるスイッチである。
【００２７】
図５は図３で示した誤差増幅器（Q2）の機能をディスクリート部品Q3〜Q6等で構成した実施例である。
上記の実施形態の特徴をまとめる。
（１）同じ電圧値を必要とする複数の負荷に対して１つの電圧源から供給する場合、電圧を供給するタイミングに制約のある負荷と電圧源との間に設置されるスイッチ回路。
【００２８】
（２）スイッチ素子（Q1）が導通を開始し、出力電圧（Vout1）が入力電圧（Vin1）と同等の電位になるまでの電圧傾斜を制御し、突入電流を抑制可能なスイッチ回路。
【００２９】
（３）電圧傾斜を決定する積分回路（C1，R3，R4）と出力電圧を帰還する回路（R1，R2）と誤差増幅器（Q2）と誤差増幅器の出力により制御されるスイッチ素子（Q1）で構成される。
【００３０】
（４）スイッチ素子（Q1）のゲート−ソース間に容量等を付加し、駆動電圧を受動的に増加させていないため、導通開始命令から導通開始までの回路的遅延がなく、また傾斜設定の自由度が大きいスイッチ回路。
【００３１】
（５）出力電圧（Vout1）は入力電圧（Vin1）に依存し、定電圧機能は持たずスイッチ機能に限定された回路。
本実施形態は、コンデンサC1へ充電する電圧波形と出力電圧（Vout1）は相似波形になるように動作することから、導通開始までの遅延時間は発生せず、また導通開始から完了までの時定数を従来例と比べ小さくすることが可能である。また、導通開始命令から導通開始までの遅延時間はほぼない。
【００３２】
電圧傾斜を緩やかにすると導通開始遅延時間が増加するという副作用がないため、設計制約が緩和される。
また本実施形態では使用用途がスイッチ回路に限定され、誤差増幅器の入力端子保護や誤差増幅器の出力性能確保の制約等で積分回路の電源電圧より低い電圧に制限することはあっても、導通完了後の定常状態においては出力電圧精度には影響がなく、スイッチ素子が充分な導通を確保するために入力電圧以上の出力電圧が発生する設定電圧以上であれば、定電圧制御機能は不要であるため精度や安定性は必須条件ではない。
【００３３】
なお、この発明は上記実施形態に限定されるものではなく、この外その要旨を逸脱しない範囲で種々変形して実施することができる。
また、上記した実施の形態に開示されている複数の構成要素を適宜に組み合わせることにより、種々の発明を形成することができる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除しても良いものである。さらに、異なる実施の形態に係わる構成要素を適宜組み合わせても良いものである。
【符号の説明】
【００３４】
C1〜C14…コンデンサ、R1〜R18…抵抗、SW1…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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