(57)【要約】【課題】小型かつ高性能な半導体装置を提供すること。【解決手段】第１のＧａＡｓ層１１、およびこのＧａＡｓ層１１に対して水平方向が長手方向となるように形成された四角柱状の第２のＧａＡｓ層１２と、第１、第２のＧａＡｓ層１１、１２の表面に形成されたＡｌＧａＡｓ層１３と、第１のＧａＡｓ層１１の裏面に形成されたドレインパッド１４と、第２のＧａＡｓ層１２上のＡｌＧａＡｓ層１３の表面に形成された帯状のソースパッド１６と、第１のＧａＡｓ層１１上のＡｌＧａＡｓ層１３上のうち、第２のＧａＡｓ層１２の両側に形成された帯状のゲートパッド１５と、を具備し、第１のＧａＡｓ層１１の厚さは、第２のＧａＡｓ層１２のうち、両側にゲートパッド１５が形成された領域（ゲート領域１８）を除く部分の厚さよりも厚く形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の化合物半導体層、およびこの第１の化合物半導体層に対して水平方向が長手方向となるように形成された四角柱状の第２の化合物半導体層からなる電子走行層と、
この第２の化合物半導体層および前記第１の化合物半導体層の表面に形成された電子供給層と、
前記第１の化合物半導体層の裏面、若しくは前記第１の化合物半導体層上の前記電子供給層の表面のいずれかに形成されたドレインパッドと、
前記第２の化合物半導体層上の前記電子供給層の表面に形成された帯状のソースパッドと、
前記第１の化合物半導体層上の前記電子供給層上のうち、前記第２の化合物半導体層の両側に形成された帯状のゲートパッドと、
を具備し、
前記第１の化合物半導体層の厚さは、前記第２の化合物半導体層のうち、両側に前記ゲートパッドが形成された領域を除く部分の厚さよりも厚いことを特徴とする高周波半導体装置。
【請求項２】
前記第２の化合物半導体層は、前記第１の化合物半導体層上に複数形成され、
これらの複数の第２の化合物半導体層は、互いに離間して互いに平行に形成されたことを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
前記電子走行層はＧａＮ若しくはＧａＡｓからなり、前記電子供給層はＡｌＧａＮ若しくはＡｌＧａＡｓからなることを特徴とする請求項１または２のいずれかに記載の高周波半導体装置。
【請求項４】
前記電子供給層は、ｎ型にドーピングされた層であることを特徴とする請求項３に記載の高周波半導体装置。
【請求項５】
前記ゲートパッドは、Ｔｉを含むショットキーメタルにより構成されていることを特徴とする請求項３に記載の高周波半導体装置。
【請求項６】
第１の化合物半導体層、およびこの第１の化合物半導体層に対して水平方向が長手方向となるように形成された四角柱状の第２の化合物半導体層からなる第１の不純物半導体層と、
この第１の不純物半導体層のうち、前記第２の化合物半導体層の下方および前期第１の化合物半導体層の表面の一部に形成され、前記第１の不純物半導体層よりも不純物濃度が濃い第２の不純物半導体層と、
前記第１の化合物半導体層の裏面、若しくは前記第１の化合物半導体層の表面のいずれかに形成されたドレインパッドと、
前記第２の化合物半導体層上に形成された帯状のソースパッドと、
前記第１の化合物半導体層上のうち、前記第２の化合物半導体層の両側に、前記第２の不純物半導体層の一部に接触するように形成された帯状のゲートパッドと、
を具備し、
前記第１の化合物半導体層の厚さは、前記第２の化合物半導体層のうち、両側に前記ゲートパッドが形成された領域を除く部分の厚さよりも厚いことを特徴とする高周波半導体装置。
【請求項７】
前記第２の化合物半導体層は、前記第１の化合物半導体層上に複数形成され、
これらの複数の第２の化合物半導体層は、互いに離間して互いに平行に形成されたことを特徴とする請求項６に記載の高周波半導体装置。
【請求項８】
前記第１の不純物半導体層および前記第２の不純物半導体層は、ＧａＮ若しくはＧａＡｓからなることを特徴とする請求項６または７に記載の高周波半導体装置。
【請求項９】
前記ゲートパッドは、Ｔｉを含むショットキーメタルにより構成されていることを特徴とする請求項８に記載の高周波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いた高周波半導体装置に関する。
【背景技術】
【０００２】
ＧａＮ、ＧａＡｓなどの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、高出力が可能であり、優れた高周波特性を有しているため、マイクロ波帯で動作する半導体装置として広く実用化されている。
【０００３】
ＦＥＴ、ＨＥＭＴ等の高周波半導体装置において、ゲート・ソース間の距離をゲート・ドレイン間の距離よりも長く形成するとともに、ドレイン領域の幅を、ゲート電極の幅からドレイン電極の幅に拡大することにより、耐圧を低下させることなく、出力電力を大きくすることができる構成が知られている（特許文献１等参照）。
【０００４】
このような高周波半導体装置において、高集積化、低電圧動作等を実現するために、装置をさらに小型化することが望まれている。しかし、高周波半導体装置を小型化するに伴い、以下の問題が生じる。
【０００５】
まず第１に、例えば複数のＦＥＴが同一平面状に列状に形成された高周波半導体装置の構造上、複数のドレイン電極、複数のソース電極、複数のゲート電極が同一平面上に列状に配列形成されるため、これらの電極が大きな占有面積を占める。さらに、これらの各電極からＦＥＴの外部に信号若しくはバイアスを入出力するための電極パッドを形成する必要がある。これらの電極パッドも、ドレイン電極、ソース電極、ゲート電極と同一平面上に形成されるため、さらに大きな占有面積が必要になるという問題がある。なお、上述の各電極パッドは、通常はエアブリッジ構造により各電極と接続されるが、このエアブリッジ構造の形成も困難である。
【０００６】
第２に、装置の小型化に伴ってソース・ゲート間、ゲート・ドレイン間の距離が短くなるため、オン抵抗は低下するが、これに伴って耐圧が低下するという問題がある。従って、小型化とともに耐圧の低下を抑制するために、ソースフィールドプレート電極が形成される構成が知られている（特許文献２等参照）が、小型化によってゲート電極も小さくなるため、ソースフィールドプレート電極の形成に伴って、ゲート電極が変形するという問題がある。
【０００７】
第３に、小型化に伴ってゲート長が狭くなるため、短チャネル効果により、リーク電流が大きくなるという問題がある。
【０００８】
第４に、ドレイン電極、ソース電極、ゲート電極は、それぞれパターニングにより形成されるが、この際に、これらの電極の端部にすそ引きが発生する。このすそ引きは、装置の小型化に伴って相対的に大きくなるため、大きな製造誤差を有する電極が形成される。これにより、装置の性能がばらつく問題がある。
【０００９】
以上の理由により、ＦＥＴ等の高周波半導体装置を小型化するに伴い、装置の性能が劣化するとともに性能にばらつきが生じ、さらに製造も困難になるため、小型化には限界があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−１７３５５６号公報
【特許文献２】特表２００８−５３３７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、本発明の課題は、小型かつ高性能で、性能のばらつきが抑制された高周波半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明による高周波半導体装置は、第１の化合物半導体層、およびこの第１の化合物半導体層に対して水平方向が長手方向となるように形成された四角柱状の第２の化合物半導体層からなる電子走行層と、この第２の化合物半導体層および前記第１の化合物半導体層の表面に形成された電子供給層と、前記第１の化合物半導体層の裏面、若しくは前記第１の化合物半導体層上の前記電子供給層の表面のいずれかに形成されたドレインパッドと、前記第２の化合物半導体層上の前記電子供給層の表面に形成された帯状のソースパッドと、前記第１の化合物半導体層上の前記電子供給層上のうち、前記第２の化合物半導体層の両側に形成された帯状のゲートパッドと、を具備し、前記第１の化合物半導体層の厚さは、前記第２の化合物半導体層のうち、両側に前記ゲートパッドが形成された領域を除く部分の厚さよりも厚いことを特徴とするものである。
【００１３】
また、本発明による高周波半導体装置は、第１の化合物半導体層、およびこの第１の化合物半導体層に対して水平方向が長手方向となるように形成された四角柱状の第２の化合物半導体層からなる第１の不純物半導体層と、この第１の不純物半導体層のうち、前記第２の化合物半導体層の下方および前期第１の化合物半導体層の表面の一部に形成され、前記第１の不純物半導体層よりも不純物濃度が濃い第２の不純物半導体層と、前記第１の化合物半導体層の裏面、若しくは前記第１の化合物半導体層の表面のいずれかに形成されたドレインパッドと、前記第２の化合物半導体層上に形成された帯状のソースパッドと、前記第１の化合物半導体層上のうち、前記第２の化合物半導体層の両側に、前記第２の不純物半導体層の一部に接触するように形成された帯状のゲートパッドと、を具備し、前記第１の化合物半導体層の厚さは、前記第２の化合物半導体層のうち、両側に前記ゲートパッドが形成された領域を除く部分の厚さよりも厚いことを特徴とするものである。
【発明の効果】
【００１４】
本発明によれば、小型かつ高性能で、性能のばらつきが抑制された高周波半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態に係る高周波半導体装置の構成を模式的に示す斜視図である。
【図２】図１の一点鎖線Ａ−Ａ´に沿った断面図である。
【図３】本発明の第１の実施形態に係る高周波半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す装置の断面図である。
【図４】本発明の第１の実施形態に係る高周波半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す装置の断面図である。
【図５】本発明の第１の実施形態に係る高周波半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す装置の断面図である。
【図６】本発明の第１の実施形態に係る高周波半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す装置の断面図である。
【図７】本発明の第１の実施形態に係る高周波半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す装置の断面図である。
【図８】本発明の第１の実施形態に係る高周波半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す装置の断面図である。
【図９】本発明の第１の実施形態に係る高周波半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す装置の断面図である。
【図１０】本発明の第１の実施形態に係る高周波半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す装置の断面図である。
【図１１】本発明の第１の実施形態に係る高周波半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す装置の断面図である。
【図１２】本発明の第２の実施形態に係る高周波半導体装置を、図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。
【図１３】本発明の他の実施形態に係る高周波半導体装置を示す装置の斜視図である。
【発明を実施するための形態】
【００１６】
以下に、本発明の実施形態に係る高周波半導体装置について、図面を参照して詳細に説明する。
【００１７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る高周波半導体装置の構成を模式的に示す斜視図である。図１に示すように、例えばバルク状の第１のＧａＡｓ層１１上の一部には、複数の四角柱状の第２のＧａＡｓ層１２が、互いに離間して形成されている。これらの四角柱状の第２のＧａＡｓ層１２は、これらの層１２の長手方向（図中のＸ方向）が、それぞれ第１のＧａＡｓ層１１に対して水平方向になるように形成されたものであり、また、それぞれの第２のＧａＡｓ層１２は、互いに平行に形成されている。なお、第１、第２のＧａＡｓ層１１、１２は、電子走行層となる。
【００１８】
第１、第２のＧａＡｓ層１１、１２の表面には、ノンドープＡｌＧａＡｓ層１３が形成されている。このＡｌＧａＡｓ層１３は、電子供給層となる層である。なお、このＡｌＧａＡｓ層１３は、ｎ型にドーピングされた層であってもよい。また、ＡｌＧａＡｓ層１３は、第２のＧａＡｓ層１２の上面上には、必ずしも形成されなくてもよい。
【００１９】
第１のＧａＡｓ層１１の裏面全面には、例えばＡｕ等のオーミックメタルからなるドレインパッド１４が形成されている。また、第１のＧａＡｓ層１１の表面のＡｌＧａＡｓ層１３うち、第２のＧａＡｓ層１２で挟まれた領域には、例えばＴｉ等のショットキーメタルからなる帯状のゲートパッド１５が形成されている。さらに、第２のＧａＡｓ層１２上のＡｌＧａＡｓ層１３には、例えばＡｕ等のオーミックメタルおよびＴｉ等のショットキーメタルからなる帯状かつ上に凸状のソースパッド１６が形成されている。なお、ソースパッド１６は、ドレインパッド１４と同様に、Ａｕ等のオーミックメタルによって形成された帯状のものであってもよい。
【００２０】
なお、ゲートパッド１５として、上述のようにＴｉ等のショットキーメタルを採用すると、ＴｉはＡｌＧａＡｓ層１３との密着性に優れた材料であるため、ＡｌＧａＡｓ層１３から剥がれにくい構造となる。
【００２１】
このような構成の高周波半導体装置において、第１のＧａＡｓ層１１、および第２のＧａＡｓ層１２の下部の一部は、ドレイン領域１７として機能する。また、第２のＧａＡｓ層１２のうち、両側がゲートパッドで挟まれた領域はゲート領域１８として機能し、第２のＧａＡｓ層１２のうち、ゲート領域１８の上方の領域はソース領域１９として機能する。
【００２２】
図２は、図１の一点鎖線Ａ−Ａ´に沿った断面図である。図２に示すように、ゲート領域１８の長さＬｇ（第２のＧａＡｓ層１２のうち、両側がゲートパッド１５で挟まれた領域の厚さ）は、短チャネル効果を抑制することができる程度の厚さである。
【００２３】
また、ドレイン領域１７の長さＬｇｄ（第１のＧａＡｓ層１１および、第２のＧａＡｓ層のうち、ゲート領域１８より下の部分の厚さ）は、ソース領域１９の長さＬｇｓ（第２のＧａＡｓ層１２のうち、ゲート領域１８以外の領域の厚さ）よりも長くなるように形成されている。なお、ＬｇｄおよびＬｇｓの各長さは、所望の耐圧および所望のオン抵抗が得られる程度の長さである。
【００２４】
この高周波半導体装置において、ソースパッド１６およびドレインパッド１４にそれぞれ所望の電圧を印加すると、図２の矢印ａで示すように、ソース側からドレイン側に向かって電流が流れる。この電流は、第２のＧａＡｓ層１２を流れた後、第１のＧａＡｓ層１１を、図面上方から下方に向かって広がるように流れる。
【００２５】
この状態において、ゲートパッド１５に例えば負の電圧を印加すると、ゲート領域１８の表面に、図２の点線で示すような空乏層２０が形成される。これにより、ドレイン・ソース間の電流ａは遮断される。
【００２６】
次に、上述の高周波半導体装置の製造方法について、図３乃至図１１を参照して説明する。なお、図３乃至図１１の各図は、高周波半導体装置の製造方法を説明するための、図１の一点鎖線Ａ−Ａ´に沿った装置の断面図である。
【００２７】
まず、図３に示すように、裏面にドレインパッド１４が形成されたバルク状のＧａＡｓ層２１の表面上に、所望の形状に開口された開口部を有するフォトレジスト層２２を形成する。このフォトレジスト層２２は、少なくとも、後の工程において第２のＧａＡｓ層１２となる領域を覆うように形成される。
【００２８】
このバルク状のＧａＡｓ層２１は、分子線エピタキシー法（ＭＢＥ法）、有機金属気相成長法（ＭＯＣＶＤ法）、ハイドライド気相成長法（ＨＶＰＥ法）などの手段により非選択的エピタキシャル成長されたものである。
【００２９】
次に、図４に示すように、フォトレジスト層２２をマスクとして、ＧａＡｓ層２１を所望の深さまで、例えばドライエッチングする。このようにＧａＡｓ層２１を加工することにより、第１のＧａＡｓ層１１および複数の第２のＧａＡｓ層１２が形成される。
【００３０】
次に、例えばアッシングによりフォトレジスト層２２を除去した後、図５に示すように、第１、第２のＧａＡｓ層１１、１２の表面に、ＡｌＧａＡｓ層１３を、例えばエピタキシャル成長させる。
【００３１】
なお、図４に示されるエッチング工程におけるエッチング深さ、およびエピタキシャル成長工程における成長膜厚は、装置完成後に、ドレイン・ゲート間距離Ｌｇｄが、ソース・ゲート間距離Ｌｇｓよりも長くなるように適宜形成される。
【００３２】
この後に、ソースパッド１６およびゲートパッド１５を、それぞれリフトオフ法により形成する。すなわち、まず図６に示すように、第２のＧａＡｓ層１２上のＡｌＧａＡｓ層１３上の一部が開口されたフォトレジスト層２３を形成する。
【００３３】
次に、図７に示すように、図６の工程において形成されたフォトレジスト層２３をマスクとして用いて、例えばＡｕ等のオーミックメタルを蒸着した金属層２４を形成する。
【００３４】
次に、図８に示すように、フォトレジスト層２３を例えばアッシングにより除去する。これにより、フォトレジスト層２３上の金属層２４は除去される。そして、残された金属層２４を加熱処理することにより、第２のＧａＡｓ層１２上にＡｌＧａＡｓ層１３を介してソースパッド１６の一部が形成される。
【００３５】
ここで、ソースパッド１６の一部２４は、図８に示される工程の後、除去してもよい。以下の説明においては、ソースパッド１６の一部２４を残した状態を説明する。
【００３６】
次に、図９に示されるように、第１のＧａＡｓ層１１上のＡｌＧａＡｓ層１３上に、複数の第２のＧａＡｓ層１２を囲うようにフォトレジスト層２５を形成する。このフォトレジスト層２５は、第２のＧａＡｓ層１２とは離間するように設けられる。
【００３７】
次に、図１０に示すように、図９の工程において形成されたフォトレジスト層２５をマスクとして用いて、例えばＴｉ等のショットキーメタルを蒸着した金属層２６を形成する。この金属層２６は、後にゲートパッド１５および、ソースパッド１６の一部となる金属層である。
【００３８】
この工程における蒸着は、ｎｍオーダーでその厚みを制御することができるため、金属層２６は、ｎｍオーダーで、その厚みが制御して形成される。従って、金属層２６により形成されるゲートパッド１５は、ｎｍオーダーの精密さで容易に厚みを制御して形成することができる。
【００３９】
最後に、図１１に示すように、フォトレジスト層２５を例えばアッシングにより除去する。そして、フォトレジスト層２５を除去するとともに、この層２５上の金属層２６を同時に除去することにより、ゲートパッド１５およびソースパッド１６が形成される。これにより、第１の実施形態に係る高周波半導体装置が形成される。なお、ソースパッド１６は、金属層２４と金属層２６との積層構造となるが、ソースパッド１６の機能は失われない。
【００４０】
以上に示す本実施形態の高周波半導体装置によれば、ドレインパッド１４は、第１のＧａＡｓ層１１の裏面に形成されているため、複数のドレイン電極、複数のソース電極および複数のゲート電極が同一平面上に列状に配列形成された従来の高周波半導体装置と比較して、装置が占める面積を大幅に小さくすることができる。
【００４１】
また、ドレイン・ゲート間距離Ｌｇｄは、ソース・ゲート間距離Ｌｇｓよりも長くなるように形成される。これによって装置が占める占有面積を大きくすることなく、装置の耐圧を向上させることができる。さらに、このように耐圧が向上するため、ソースフィールドプレート電極を形成する必要がなくなる。
【００４２】
また、ドレイン領域１７を上述のような長さＬｇｄで形成するとともに、ドレイン領域１７の幅を、ゲートパッド１５から下方に向かって拡大されるように形成される。従って、耐圧を低下させることなく、出力電力を大きくすることができる。
【００４３】
また、第２のＧａＡｓ層１２に形成されるゲート領域１８の両側には、ゲートパッド１５が形成されている。従って、ゲートパッド１５に電圧を印加することにより形成される空乏層２０の厚さは、これと同様の電圧を従来の高周波半導体装置に印加した場合に形成される空乏層の厚さと比較して、およそ２倍になる。したがって、低電圧でドレイン・ソース間電流を遮断するように制御することができる。このように、低電圧でドレイン・ソース間電流を制御可能であるため、従来の高周波半導体装置と同一の電圧をゲートパッド１５に印加した場合、より厚く空乏層２０を形成することができるため、リーク電流を少なくすることができる。
【００４４】
また、本実施形態におけるソースパッド１６およびゲートパッド１５は、リフトオフ法により形成されるが、これらの端部にすそ引きは発生しない。従って、すそ引きが発生することにより、ドレイン・ゲート間距離Ｌｇｄ、ゲート・ソース間距離Ｌｇｓ、ゲート長Ｌｇのばらつきは発生しない。よって、これらのパッド１４、１５、１６の大きさの製造誤差による装置の性能ばらつきは発生しない。
【００４５】
すなわち、小型かつ高性能で、性能のばらつきが抑制された高周波半導体装置を提供することができる。
【００４６】
（第２の実施形態）
次に、本発明の第２の実施形態に係る高周波半導体装置について説明する。この高周波半導体装置においては、第１の実施形態に係る高周波半導体装置と同一の箇所については説明するとともに、同一の符号を付している。
【００４７】
図１２は、本発明の第２の実施形態に係る高周波半導体装置を、図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。図１２に示される高周波半導体装置は、第１の実施形態に係る高周波半導体装置と比較して、ＡｌＧａＡｓ層１３が形成されない点が異なる。このＡｌＧａＡｓ層１３は、エピタキシャル成長により形成される。一般にエピタキシャル成長には多大な時間が必要となるため、エピタキシャル成長させる層が少ない方が、半導体装置の製造に必要な時間を短くすることができる。従って、本実施例に係る半導体装置は、第１の実施例に係る半導体装置と比較して、装置の製造に必要な時間を短くすることができる。これにより、製造コストが低減される。
【００４８】
また、第１、第２のＧａＡｓ層３０、３１は、いずれも例えばｎ型にドーピングされた層である点も異なる。なお、このうち、第２のＧａＡｓ層３１の下方および第１のＧａＡｓ層３０の表面の一部は、他よりも濃くドーピングされた領域（ｎ＋領域）であり、この領域がゲート領域３２となる。従って、ドレイン領域３３は、第１のＧａＡｓ層３０のうち、ゲート領域３２以外の領域であり、ソース領域３４は、第２のＧａＡｓ層３１のうち、ゲート領域３２以外の領域である。なお、ゲート領域３２、ドレイン領域３３、およびソース領域３４は、それぞれ反対の導電型であってもよい。
【００４９】
しかし、実際のゲート長Ｌｇは、ゲートパッド１５の厚みで決まる。従って、ドレイン・ゲート間距離Ｌｇｄは、ゲートパッド１５の下端面に対応する位置から第１のＧａＡｓ層３０の下面までの距離であり、ソース・ゲート間距離Ｌｇｓは、ゲートパッド１５の上端面に対応する位置から第２のＧａＡｓ層３１の上面までの距離である。
【００５０】
このような第２の実施形態に係る高周波半導体装置の製造方法は、以下の通りである。すなわち、まず、第１の実施形態に係る高周波半導体装置の製造方法における図３、図４に従ってｎ型の第１のＧａＡｓ層３０およびｎ型の第２のＧａＡｓ層３１を形成する。次に、複数の第２のＧａＡｓ層３１の下方、およびその間の第１のＧａＡｓ層３０に、斜め方向からｎ型のイオンをドーピングする。さらに、これとは反対方向から、斜め方向に同様にしてｎ型のイオンをドーピングする。これにより、ゲート領域３２が形成される。この後の工程は、上述した図６乃至図１１と同様に形成する。これにより、第２の実施形態に係る高周波半導体装置を製造することができる。
【００５１】
なお、ゲート領域３２を形成する方法は、上述の方法に限定されない。例えば、第１のＧａＡｓ層３０およびｎ型の第２のＧａＡｓ層３１は、バルク状のＧａＡｓを加工することによってそれぞれ形成されるが、加工前のバルク状のＧａＡｓの成長中にイオンドーピングすることによってゲート領域３２を形成してもよいし、また、バルク状のＧａＡｓの成長させた後、第１のＧａＡｓ層３０およびｎ型の第２のＧａＡｓ層３１を形成するための加工前にイオンドーピングすることによってゲート領域３２を形成してもよい。
【００５２】
このような第２の実施形態に係る高周波半導体装置であっても、第１の実施形態に係る高周波半導体装置と同様の理由により、小型かつ高性能で性能のばらつきが抑制された高周波半導体装置を提供することができる。
【００５３】
以上に本発明の実施形態に係る高周波半導体装置について説明した。しかし、本発明は、上述の実施形態の高周波半導体装置に限定されるものではない。
【００５４】
例えば、第１の実施形態に係る高周波半導体装置において、ドレインパッド１４は、図１３にその装置の断面を示すように、第１のＧａＡｓ層１１上のＡｌＧａＡｓ層１３上うち、第２のＧａＡｓ層１２以外の一部領域に形成されてもよい。なお、この構成は、第２の実施形態に係る高周波半導体装置に対して適用してもよい。
【００５５】
この構成においても、ドレインパッド１４を、ゲート・ソース間距離Ｌｇｓよりもドレイン・ゲート間距離Ｌｇｄが長くなる位置に形成することにより、第１、第２の実施形態に係る高周波半導体装置と同様の効果を得ることができる。
【００５６】
なお、この構造におけるドレインパッド１４は、第１のＧａＡｓ層１１上のＡｌＧａＡｓ層１３上に形成されるが、単一のドレインパッド１４を形成すればよいため、複数のドレイン電極、複数のソース電極、複数のゲート電極が同一平面上に列状に配列形成された従来の半導体装置と比較して、装置が占める面積を大幅に小さくすることができる。
【００５７】
また、上述の各高周波半導体装置においては、バルク状のＧａＡｓ２１を加工して第１のＧａＡｓ層１１、３０および第２のＧａＡｓ層１２、３１を形成した。しかし、加工するＧａＡｓ２１は、例えばＳｉＣ基板、Ｓｉ基板、サファイア基板等の、ＧａＡｓをエピタキシャル成長させることが可能な基板上にエピタキシャル成長により形成したものであってもよい。すなわち、上述の高周波半導体装置の第１のＧａＡｓ層１１、３０の裏面に、ＳｉＣ基板、Ｓｉ基板、サファイア基板等の基板を有する構成であってもよい。
【００５８】
また、上述の各高周波半導体装置において、第２のＧａＡｓ層１２、３１の数は限定されない。例えば同一面積内に、第２のＧａＡｓ層１２、３１を多く形成するほど、ドレイン・ソース間に多くの電流を流すことが可能となり、高出力可能な装置が形成される。
【００５９】
また、第２の実施形態に係る高周波半導体装置においては、ドレイン領域３３の不純物濃度を薄くし、ソース領域３４の不純物濃度を濃くすることにより、さらに耐圧を向上させ、オン抵抗を低下させてもよい。
【００６０】
また、上述の各高周波半導体装置は、ＧａＡｓを用いたＨＥＭＴ若しくはＦＥＴであった。しかし、例えばＧａＮなどの他の化合物半導体を用いたものであっても、本発明を適用することができる。
【符号の説明】
【００６１】
１１、３０・・・第１のＧａＡｓ層
１２、３１・・・第２のＧａＡｓ層
１３・・・ＡｌＧａＡｓ層
１４・・・ドレインパッド
１５・・・ゲートパッド
１６・・・ソースパッド
１７、３３・・・ドレイン領域
１８、３２・・・ゲート領域
１９、３４・・・ソース領域
２０・・・空乏層
２１・・・バルク状のＧａＡｓ
２２、２３、２５・・・フォトレジスト層
２４、２６・・・金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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