(57)【要約】【課題】埋立ビットラインを有する半導体装置及び半導体装置の製造方法を提供すること。【解決手段】埋立ビットラインを備えて低抵抗を有する垂直ピラートランジスタを含む半導体装置及びその製造方法が開示される。垂直ピラートランジスタは、基板上に形成され、下部と上部を有する本体、本体の上部に配置されるソース／ドレインノード、そして、本体の下部に配置されるドレイン／ソースノードを含む。半導体装置は、少なくとも本体の下部の上部表面に形成され、金属シリサイドを含む前記埋立ビットライン及び前記本体の上部を部分的に包むワードラインを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース／ドレインノード、そして、前記本体の下部に配置されるドレイン／ソースノードを含む垂直ピラートランジスタと、
少なくとも前記本体の下部の上部表面に形成され、金属シリサイドを含む前記埋立ビットラインと、
前記本体の上部を部分的に包む前記ワードラインと、を備え、
前記埋立ビットラインは、第１方向に延伸され、前記ワードラインは、前記第１方向に直交する第２方向に延伸されることを特徴とする半導体装置。
【請求項２】
前記埋立ビットラインは、前記本体の下部側面上にも形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ワードラインと前記埋立ビットラインとの間に配置されるオフセット（ｏｆｆｓｅｔ）をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記オフセットは、前記本体の下部に形成される前記ドレイン／ソースノードの上部に配置されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記オフセットは、低い不純物濃度を有することを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記オフセットは、前記本体の上部の下端部から突出されることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記ワードラインと前記埋立ビットラインとの間に介在される絶縁パターンをさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記本体の上部は、絶縁体でカバーされることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記本体の上部に電気的に接続され、前記垂直ピラートランジスタから垂直に延伸される２つの導電性プレートを含むキャパシタをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記埋立ビットラインは、前記基板上に第１方向に沿って配置される複数の垂直ピラートランジスタに電気的に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記半導体装置は、前記基板上に配置され、ソースノード及びドレインノードを備える、少なくとも１つの水平トランジスタをさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを備える少なくとも１つの水平トランジスタをさらに含むことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを備える少なくとも１つの水平トランジスタをさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項１４】
前記金属シリサイドは、チタン、タングステン、コバルト、ニッケル、またはこれらの混合物を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記半導体装置は、ＤＲＡＭ装置を含むことを特徴とする請求項１に記載の半導体装置。
【請求項１６】
基板上にシリンダー型上部を支持する四角形断面の下部を有する本体、前記本体の上部に配置されるソース／ドレインノード及び前記本体の下部に配置されるドレイン／ソースノードを含む垂直ピラートランジスタと、
前記本体の上部の下部から同軸方向に突出される突出部と、
前記本体の下部の上部表面と前記突出部上に形成され、金属シリサイドを含む埋立ビットラインと、
前記本体の上部を部分的に囲むワードラインと、を備え、
前記埋立ビットラインは、第１方向に沿って延長され、前記ワードラインは、前記第１方向に直交する第２方向に沿って延長されることを特徴とする半導体装置。
【請求項１７】
前記ワードラインの底部は前記突出部の上部に接触されることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記突出部の上部は絶縁体を含むことを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記本体の上部に電気的に接続され、前記垂直ピラートランジスタから垂直に延伸される２つの導電性プレートを含むキャパシタをさらに含むことを特徴とする請求項１６に記載の半導体装置。
【請求項２０】
前記基板上に第１方向に沿って複数の垂直ピラートランジスタが配置され、前記埋立ビットラインは前記垂直ピラートランジスタに電気的に接続されることを特徴とする請求項１８に記載の半導体装置。
【請求項２１】
前記基板上に配置され、ソースノード及びドレインノードを有する少なくとも１つの水平トランジスタをさらに含むことを特徴とする請求項１６に記載の半導体装置。
【請求項２２】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを有する少なくとも１つの水平トランジスタをさらに含むことを特徴とする請求項２１に記載の半導体装置。
【請求項２３】
前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを有する少なくとも１つの水平トランジスタをさらに含むことを特徴とする請求項１６に記載の半導体装置。
【請求項２４】
基板上にマスクを形成する段階と、
前記マスクを利用して前記基板を部分的にエッチングして、それぞれ下部と上部を有する本体を含む複数の垂直ピラートランジスタを形成する段階と、
前記本体の上部にソース／ドレインノードを形成し、前記本体の下部にドレイン／ソースノードを形成する段階と、
金属層を積層し、前記金属層にシリサイデーション工程を遂行して、少なくとも前記垂直ピラートランジスタの前記本体の下部の表面を覆いながら第１方向に延長される埋立ビットラインを形成する段階と、
前記複数の垂直ピラートランジスタの前記ソース／ドレインノードと前記ドレイン／ソースノードとの間の前記上部を部分的に包み、前記第１方向と直交する第２方向で延長されるワードラインを形成する段階と、を備える半導体装置の製造方法。  
【請求項２５】
前記ワードラインを形成する前に、前記下部に形成された前記ドレイン／ソースノードの上に、前記本体の上部の一部と接触しているオフセットを形成する段階をさらに備えることを特徴とする請求項２４の半導体装置の製造方法。
【請求項２６】
前記垂直ピラートランジスタから垂直に延伸される２つの導電性プレートを含む電極を前記本体の上部に形成された前記ソース／ドレインノードに連結してキャパシタを形成する段階をさらに含むことを特徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２７】
前記基板上に配置されるソースノード及びドレインノードを有する少なくとも１つの水平トランジスタを形成する段階をさらに含むことを特徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２８】
基板上に、シリンダー型上部を支持する四角形断面の下部を有する本体、前記本体の上部に配置されるソース／ドレインノード及び前記本体の下部に配置されるドレイン／ソースノードを含む垂直ピラートランジスタを形成する段階と、
前記本体の上部の下部から同軸方向に突出される突出部を形成する段階と、
金属層を蒸着し、前記金属層にシリサイデーション工程を遂行して、前記本体の下部の上部表面と前記突出部上に、金属シリサイドを含む埋立ビットラインを形成する段階と、
前記本体の上部を部分的に包むワードラインを形成する段階と、を備え、
前記埋立ビットラインは、第１方向に沿って延長され、前記ワードラインは前記第１方向に直交する第２方向に沿って延長されることを特徴とする半導体装置の製造方法。
【請求項２９】
前記突出部の上部は絶縁体を含むことを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３０】
前記基板上に形成されるソースノード及びドレインノードを含む少なくとも１つの水平トランジスタを形成する段階をさらに備えることを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３１】
外部装置とインターフェーシングするインターフェース部と、
アドレス及びデータバスを通じて前記インターフェース部及びメモリ装置と通信するコントローラと、を含み、
前記メモリ装置は、
基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース／ドレインノード、及び前記本体の下部に配置されるドレイン／ソースノードを含む垂直ピラートランジスタと、
前記本体の下部の上部表面に形成され、金属シリサイドを含む埋立ビットライン及び前記本体の上部を部分的に包むワードラインと、を備え、
前記埋立ビットラインは第１方向に延長され、前記ワードラインは、前記第１方向に直交する第２方向に延長されることを特徴とするメモリシステム。
【請求項３２】
請求項１に係る半導体装置を備えた個人用コンピュータ（ＰＣ）、個人用デジタル補助装置（ＰＤＡ）、ＭＰ３プレーヤー、デジタル音響レコーダ、ペン型コンピュータ、デジタルカメラ、及びビデオレコーダからなるグループから選択されるいずれか１つを含むコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、より詳しくはメモリセルが垂直ピラー構造物を含む埋立ビットラインを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在の半導体メモリ装置の大部分は、メモリセル領域にＭＯＳトランジスタを採用している。このような半導体メモリ装置に対して持続的に集積度と性能の向上が要求されるため、ＭＯＳトランジスタの製造技術が物理的な限界に直面することになる。例えば、ＤＲＡＭ装置のメモリセルを製造するためには、約０．１μｍ程度にその大きさを最小化することが要求される。しかし、セルトランジスタのチャネルの長さが減少されるほど、例えば、データ維持時間が減少されるなどのような様々な問題によってＤＲＡＭ装置のような半導体装置の特性が低下される。一般的に、ＤＲＡＭ素子の単位セルは１つのトランジスタと１つのキャパシタから構成される。このようなキャパシタに保存される電荷によってデータが「１」または「０」の論理信号で表示される。半導体メモリ素子のスイッチングトランジスタはデータを記録するか、または、読み取るように動作する。ＤＲＡＭ装置において、セルキャパシタに保存されるデータまたは電荷は、キャパシタから電荷が漏洩されるために、リフラッシュ（ｒｅｆｒｅｓｈ）されなければならない。前記キャパシタの電荷は、様々な経路を通じて漏洩されることができ、その１つとしては、前記スイッチングトランジスタを通じた漏洩を挙げることができる。前記スイッチングトランジスタがターンオフ（ｔｕｒｎ−ｏｆｆ）状態を維持していても、しきい値以下の電流が前記スイッチングトランジスタを通じて流れ続けることになる。前記スイッチングトランジスタのチャネルの長さが減少することに従って、しきい値以下の電流は増加することになる。このようなしきい値以下の電流を減少させるために、前記スイッチングトランジスタのしきい電圧が周辺領域のトランジスタのしきい電圧より非常に高く調整される。しかし、前記トランジスタのしきい電圧に影響を受けないチャネルの下をしきい値以下の電流が流れることになる。また、高いしきい電圧は、動作電流の減少を引き起こすため、前記スイッチングトランジスタのしきい電圧の増加もある程度限界に直面することになる。読み取り動作が行われる場合、前記セルキャパシタからビットラインに電荷を伝送する時間は動作電流が減少されるほど増加し、これは、データアクセス時間の増加をもたらす。さらに他の電荷の漏洩経路は、前記キャパシタの誘電物質を通じて発生される。前記キャパシタに保存される電荷を増加させるために、前記キャパシタは最大の面積を有し、誘電物質が最小の厚さ（蓄積容量Ｃ＝εＡ／ｔ、と表現され、Ａはキャパシタの面積であり、ｔは誘電物質の厚さである）を有する構造で設計される。誘電物質が薄くなるほど、このような誘電物質を通じて電荷が漏洩される可能性は大きくなる。結局、前記トランジスタの１つのノード（ｎｏｄｅ）とシリコン基板との間に形成されるジャンクション（ｊｕｎｃｔｉｏｎ）を通じて電荷が漏洩される。このような全ての漏洩経路は、前記セルキャパシタのデータ維持時間を減少させ、これは必然的に前記キャパシタに保存された電荷を回復させるために、より頻繁にリフラッシュ動作が要求され、前記ＤＲＡＭ装置が使用されるシステムの性能低下をもたらす。
【０００３】
前記ＤＲＡＭ装置の大きさが減少することによって製造工程が複雑になる別の問題も発生する。メモリセルパターンの大きさが減少すると、最小の形状でパターニングするために、より高解像度を有する写真エッチング装備が要求される。通常的に高解像度を有する写真エッチング装備は、低解像度写真エッチング装備に比べて低い有効焦点の深さを有するようになる。従って、写真エッチング工程を実行する前に、セル領域を平坦化しなければならない。このようなセル領域の平坦化は、化学機械的研磨（ＣＭＰ）工程を通じて行われる。つまり、厚い絶縁物質を蒸着した後、化学機械的研磨工程でその表面が平坦になるように蒸着された絶縁物質をエッチバックさせる。写真エッチング工程に後続する平坦化工程は有用であるが、前記スイッチングトランジスタが位置するシリコン基板の表面と導電層との間の距離は増加することになる。よって、前記スイッチングトランジスタを前記導電層に接続させるコンタクトプラグの縦横比も増加する。このような高い縦横比によって寄生キャパシタンスがもたらされる。例えば、典型的なＤＲＡＭ製造工程でＤＲＡＭ製造工程の全体的な縮小に比例して、ビットラインの幅が縮小されることができる。しかし、ビットラインのキャパシタンスは寄生キャパシタンスによって減少されず、これは、ビットラインキャパシタンスとセルキャパシタのキャパシタンスの比率を適切に維持するためにはセルキャパシタのキャパシタンスが縮小してはならないことを意味する。このような要求に従ってセル領域が減少されるにも関わらず、同一なキャパシタ領域が維持できるようにより複雑な構造のセルキャパシタが要求される。
【０００４】
上述の問題点を鑑みて、シリコン基板の代わりにＳＯＩ基板を使用する製造工程が導入された。上述のように、漏洩経路のうちの１つはジャンクション漏洩である。セルキャパシタがスイッチングトランジスタのノードのうちの１つに接続し、このようなノードがシリコン基板と共にジャンクションを構成する。このようなジャンクションは、逆にバイアス（ｂｉａｓ）されるため、ジャンクション漏洩（−Ｉ０）は避けることができなくなる（ジャンクション電流は、Ｉ＝Ｉ０（ｅｘｐ（ｑＶＤ（ｋＴ）−１）で示し、ＶＤはジャンクションバイアス、ｑは電子の電荷量、ｋはボルツマン常数、Ｔは温度である）。前記ジャンクションが逆にバイアスされると、ジャンクションＶＤは負になり、指数成分は「０」に近くなることによって、前記ジャンクション電流は、負（−Ｉ０）になる。前記ＳＯＩ基板の導入に応じて、セルキャパシタに接続されたスイッチングトランジスタのノードが絶縁物質上に配置され、ジャンクションを形成せず、これは、ジャンクション電流が現れないことを意味する。また、ＳＯＩ構造は前記スイッチングトランジスタを通じてしきい値以下の電流を減少させる。これは前記スイッチングトランジスタのチャネルが絶縁物質上に配置されるため、前記チャネルの下、つまり、シリコン基板を通じて流れるしきい値以下の電流が消去されることができるためである。
【０００５】
また、他の解決方法は、垂直ピラートランジスタＶＰＴを適用することである。シリコン表面上にスイッチングトランジスタのソース／ドレインノードを形成する代わりに、垂直ピラートランジスタでは、シリコンピラーの各端部にスイッチングトランジスタのソース／ドレインノードを形成するようになる。スイッチングトランジスタのソース／ドレインノードのうちの１つのみに接続されるビットラインは、前記垂直ピラートランジスタの下部を囲む。ビットラインとスイッチングトランジスタのノードを接続するように高い縦横比を有するコンタクトプラグが要求される従来のＤＲＡＭ装置と異なって、垂直ピラートランジスタではスイッチングトランジスタのノードとそれに埋め込まれるビットラインの間にコンタクトが形成される。コンタクトプラグを接続する必要のない、ビットラインの寄生キャパシタンスが非常に減少し、これはセルキャパシタンスの比率を同一に維持してもセルキャパシタには低いキャパシタンスが要求されることを意味する。
【０００６】
また、ＳＯＩ基板を使用することによってビットラインが絶縁物質上に配置されることができるため、基板とビットラインとの間の寄生キャパシタンスが減少される。前記垂直ピラートランジスタのゲートは、一般的にピラー構造の中央部を包み、ゲート酸化膜は、ピラー構造とゲート物質との間に配置される。前記ピラー構造の周囲に（垂直）チャネルが形成されるため、狭い面積内でもチャネルの幅を効果的に増加させることができ、従来のＤＲＡＭメモリセルに比べて動作電流もより増加することができる。大きい動作電流によってスイッチングトランジスタのしきい電圧も相対的に大きく調節可能であり、しきい値以下の電流を減少させることができる。さらに、ゲート内のピラー構造のほぼ全ての端部がチャネルとして機能できるため、基板を通じるしきい値以下の電流が最小化される。前記ピラー構造の上部は、セルキャパシタに接続される。従来のＤＲＡＭ装置の水平セルとは異なって、スイッチングトランジスタの上部ノードは、基板と何れのジャンクションも形成せず、ジャンクション漏洩も最少になる。
【０００７】
上述のように、垂直ピラートランジスタを利用するとしても、垂直ピラートランジスタ構造でピラー構造の下部を包むビットラインから問題が発生する。ビットラインの幅は、ＤＲＡＭセルサイズとＤＲＡＭ装置の全体的なチップの大きさを決定する要因のうちの１つになる。ビットラインの幅が最少になるように決定されるため、ビットラインの抵抗がＤＡＲＭ装置の応答速度の低下をもたらす要因になることができる。例えば、読取動作において、スイッチングトランジスタがターンオンされ、セルキャパシタに保存された電荷がビットラインに通じて感知増幅器に伝送される。従って、ビットラインキャパシタンスとビットライン抵抗が電荷移送時間を決定することになる。このような抵抗が増加するほど感知増幅器の駆動時間が遅延されてデータアクセス時間の増加をもたらす。ビットラインが前記ピラーの下部を包み、ビットラインを通じての電荷移送（ビットライン電流）が前記ピラーによって阻止されることができ、前記ピラー内に電荷がトラップされることができるため、ビットライン抵抗は、従来の垂直ピラートランジスタでさらに他の問題になっている。従って、ビットラインの抵抗によって全体的に問題点が増加する。ビットラインとしては通常的にポリシリコンを使用している。しかし、ポリシリコンは、金属に比べて非常に低い導電性を有する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】韓国特許出願公開２００６−００４１４１５号明細書
【特許文献２】米国特許出願公開２００８−０００２４６６号明細書
【特許文献３】特開２０００−２２３６７５号公報
【特許文献４】米国特許７，３６５，３８５号明細書
【特許文献５】韓国特許出願公開２００６−０１２６７９５号明細書
【特許文献６】韓国特許０７５９８３９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の一目的は、埋立ビットラインを備えて低抵抗を有する垂直ピラートランジスタを含む半導体装置を提供することにある。
【００１０】
本発明の他の目的は、埋立ビットラインを備えて低抵抗を有する垂直ピラートランジスタを含む半導体装置の製造方法の提供にある。
【課題を解決するための手段】
【００１１】
上述の本発明の一目的を達成するために、本発明の実施形態による半導体装置は、垂直ピラートランジスタ、埋立ビットライン、及びワードラインを備える。前記垂直ピラートランジスタは、基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース／ドレインノード、そして、前記本体の下部に配置されるドレイン／ソースノードを含む。前記埋立ビットラインは、少なくとも前記本体の下部の上部表面に形成され、金属シリサイドを含む。前記ワードラインは、前記本体の上部を部分的に包む。前記埋立ビットラインは、第１方向に延伸されることができ、前記ワードラインは、前記第１方向に実質的に直交する第２方向に延伸されることができる。前記埋立ビットラインは、前記本体の下部側面上にも形成されることができる。前記半導体装置は、前記ワードラインと前記埋立ビットラインとの間に配置されるオフセット（ｏｆｆｓｅｔ）をさらに含むことができる。前記オフセットは、前記本体の下部に形成される前記ドレイン／ソースノードの上部に配置されることができる。前記オフセットは、低い不純物濃度を有することができる。前記オフセットは、前記本体の上部の下部の端部から突出されることができる。前記ワードラインと前記埋立ビットラインとの間には絶縁パターンが介在されることができる。前記本体の上部は、絶縁体でカバーされることができる。前記半導体装置は、前記本体の上部に電気的に接続され、前記垂直ピラートランジスタから垂直に延伸される２つの導電性プレートを含むキャパシタをさらに含むことができる。前記埋立ビットラインは、前記基板上に第１方向に沿って配置される複数の垂直ピラートランジスタに電気的に接続されることができる。前記半導体装置は、前記基板上に配置され、ソースノード及びドレインノードを備える、少なくとも１つの水平トランジスタをさらに含むことができる。前記半導体装置は、前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノードを備える少なくとも１つの水平トランジスタをさらに含むことができる。前記半導体装置は前記垂直ピラートランジスタが配置される前記基板の上部または下部に配置される追加基板上に配置され、ソースノード及びドレインノードを少なくとも１つの水平トランジスタをさらに含むことができる。前記金属シリサイドは、チタン、タングステン、コバルト、ニッケル、またはこれらの混合物を含むことができる。
【００１２】
また、上述の本発明の一目的を達成するために、本発明の他の実施形態による半導体装置は、基板上に形成され、シリンダー型上部を支持する四角形断面の下部を有する本体、前記本体の上部に配置されるソース／ドレインノード及び前記本体の下部に配置されるドレイン／ソースノードを含む垂直ピラートランジスタ、前記本体の上部の下部から同軸方向に突出される突出部、前記本体の下部の上部表面と前記突出部上に形成され、金属シリサイドを含む埋立ビットライン、そして前記本体の上部を部分的に囲むワードラインを備える。前記埋立ビットラインは、第１方向に沿って延長されることができ、前記ワードラインは、前記第１方向に実質的に直交する第２方向に沿って延長されることができる。
【００１３】
上述の本発明の他の目的を達成するために、本発明の実施形態に係る半導体装置の製造方法において、基板上にマスクを形成し、前記マスクを利用して前記基板を部分的にエッチングして、それぞれ下部と上部を有する本体を含む複数の垂直ピラートランジスタを形成する前記本体の上部にソース／ドレインノードを形成し、前記本体の下部にドレイン／ソースノードを形成する。金属層を積層し前記金属層にシリサイデーション工程を遂行して、少なくとも前記垂直ピラートランジスタの前記本体の下部の表面を覆いながら第１方向に延長される埋立ビットラインを形成する。前記複数の垂直ピラートランジスタの前記ソース／ドレインノードと前記ドレイン／ソースノードとの間の前記上部を部分的に包み、前記第１方向と直交する第２方向で延長されるワードラインを形成する。
【００１４】
上述の本発明の他の目的を達成するために、本発明の他の実施形態に係る半導体装置の製造方法において、基板上に、シリンダー型の上部を支持する四角形の断面の下部を有する本体、前記本体の上部に配置されるソース／ドレインノード、そして前記本体の下部に配置されるドレイン／ソースノードを含む垂直ピラートランジスタを形成する。前記本体の上部の下部から同軸方向で突出する突出部を形成する。金属層を蒸着し前記金属層にシリサイデーション工程を遂行して、前記本体の下部の上部表面と前記突出部上に、金属シリサイドを含む埋立ビットラインを形成する。前記本体の上部を部分的に包むワードラインを形成する。前記埋立ビットラインは第１方向に沿って延長されることができ、前記ワードラインは前記第１方向に直交する第２方向に沿って延長されることができる。
【００１５】
本発明の実施形態に係るメモリシステムは、外部装置とインターフェーシングするインターフェース部及びアドレス及びデータバスを通じて前記インターフェース部及びメモリ装置と通信するコントローラを含む。ここで、前記メモリ装置は、基板上に形成され、下部と上部を有する本体、前記本体の上部に配置されるソース／ドレインノード、及び前記本体の下部に配置されるドレイン／ソースノードを含む垂直ピラートランジスタ、前記本体の下部の上部表面に形成され、金属シリサイドを含む埋立ビットライン、そして前記本体の上部を部分的に包むワードラインを備える。
【００１６】
本発明の実施形態に係るコンピュータシステムは、上述のメモリ装置を備えた個人用コンピュータ（ＰＣ）、個人用デジタル補助装置（ＰＤＡ）、ＭＰ３プレーヤー、デジタル音響レコーダ、ペン型コンピュータ、デジタルカメラ、または、ビデオレコーダを含むことができる。
【発明の効果】
【００１７】
本発明の実施形態によれば、金属シリサイド及び／または、不純物領域を含む埋立ビットライン、埋立ビットラインオフセットによって埋立ビットラインと離隔されるワードラインを備えることによって、低いビットライン抵抗を確保しながら向上された電気的な特性を有する半導体装置を実現することができる。また、前記埋立ビットラインオフセットは、前記金属シリサイドのバッファとして機能し、そこから漏洩電流が流れる現象を防止して半導体装置の特性をより改善することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態により垂直ピラートランジスタ（ＶＰＴ）を含む半導体装置を説明するための斜視図である。
【図２】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図３】本発明の実施形態に係るマスク構造物を説明するための平面図である。
【図４】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図５】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図６】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図７】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図８】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図９】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図１５】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図１６】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図１７】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図１８】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図１９】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図２０】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図２１】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図２２】本発明の実施形態により複数の垂直ピラートランジスタを有するメモリセル領域を含む半導体装置の製造方法を説明するための断面図である。
【図２３】本発明の他の実施形態により垂直ピラートランジスタを含む半導体装置を説明するための斜視図である。
【図２４】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２５】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２６】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２７】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２８】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２９】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３０】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３１】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３２】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３３】本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３４】本発明の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【図３５】本発明の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【図３６】本発明の実施形態に係る半導体装置を含むメモリシステムを説明するためのブロック図である。
【図３７】本発明の実施形態に係る半導体装置を含む電子機器を説明するためのブロック図である。
【図３８】本発明の実施形態に係る半導体装置を含むモジュラー式メモリデバイスを示している。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しつつ、本発明の表示装置の望ましい実施例をより詳しく説明する。本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定実施例を図面に例示し、本明細書に詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。
【００２０】
各図面を説明しながら類似する参照符号を、類似する構成要素に対して使用した。添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的で使用されるものであって、例えば、明細書中において、第１構成要素を第２構成要素に書き換えることも可能であり、同様に第２構成要素を第１構成要素とすることができる。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。
【００２１】
本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。また、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「すぐ上に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。反対に、層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「すぐ下に」ある場合のみでなく、その中間にさらに他の部分がある場合も含む。
【００２２】
また、別に定義しない限り、技術的或いは科学的用語を含んで、ここにおいて使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解されるべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈しない。
【００２３】
図１は、本発明の実施形態により垂直ピラートランジスタ（ＶＰＴ）を含む半導体装置を説明するための斜視図である。
【００２４】
図１を参照すれば、前記垂直ピラートランジスタ（ＶＰＴ）はＳＯＩ基板上に提供される。前記ＳＯＩ基板はシリコン基板１０、酸化物層１５、及びシリコン層と同じ半導体層を含むことができる。本発明の他の実施形態において、ＧＯＩ基板、シリコン基板、ゲルマニウム基板、シリコン−ゲルマニウム基板などが使われることもできる。
【００２５】
前記垂直ピラートランジスタはそれぞれ下部２０と上部２５を有する本体を備えることができる。前記垂直ピラートランジスタの下部２０及び上部２５は前記基板のシリコン層をエッチング下で形成されることができる。前記垂直ピラートランジスタの下部２０は、前記基板上で所定の方向に延び、実質的に四角形の断面形状を有することができる。
【００２６】
本発明の実施形態によれば、前記本体の下部２０の側面と上面上に導電層を蒸着させ埋立ビットライン（ｂｕｒｉｅｄ  ｂｉｔ  ｌｉｎｅ：ＢＢＬ）３０を形成することができる。ここで、前記導電層はシリサイデーション工程を利用して形成され、チタンシリサイド（ＴｉＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）等のニア−ノーブル（ｎｅａｒ−ｎｏｂｌｅ）金属及び耐火金属を含む転移金属シリサイドを使って形成されることができる。このような金属シリサイドは、高い耐腐食性、耐酸化性、シリコン酸化物に対する優秀な接着性と低い反応性、低い界面ストレスなどの特性を現わすことができる。上述の金属シリサイドは、スパッタ（ｓｐｕｔｔｅｒｉｎｇ）工程、化学気相蒸着（ＣＶＤ）工程、原子層積層（ＡＬＤ）工程などを遂行した後にシリサイデーション工程を遂行して収得されることができる。
【００２７】
埋立ビットライン３０は、複数の垂直ピラートランジスタを支持するように前記基板上で第１方向に沿って延長されることができる。前記垂直ピラートランジスタの上部２５は、それぞれピラー（ｐｉｌｌａｒ）構造のようなサイズ及び形状を有することができ、前記本体の下部２０上でその上段部がシリンダの形状を有することができる。
【００２８】
ワードライン３５は、前記垂直ピラートランジスタの上部２５を部分的に包むように前記第１方向に対し実質的に直交する第２方向に沿って延長されることができる。ワードライン３５は埋立ビットラインオフセット（ｏｆｆｓｅｔ）によって埋立ビットライン３０から離隔されることができる。すなわち、各埋立ビットライン３０は各ワードライン３５から前記埋立ビットラインオフセットの高さ（厚さ）に対応する距離ぐらい離隔されることができる。
【００２９】
本発明の実施形態によれば、埋立ビットライン３０は、それぞれ不純物領域及び金属シリサイド層を含むことができる。埋立ビットライン３０の不純物領域は、前記本体の下部２０の表面に位置することができ、前記金属シリサイド層は、前記不純物領域をカバーすることができる。ここで、前記金属シリサイド層は、前記垂直ピラートランジスタの下部２０の上部表面だけをカバーすることができる。本発明の他の実施形態において、前記金属シリサイド層は、上述の垂直ピラートランジスタの下部２０の上部表面と側壁をカバーすることもできる。
【００３０】
以下、図２〜図１７を参照して、複数の垂直ピラートランジスタが形成されたメモリセル領域を備えるメモリ装置の製造方法を説明する。図２及び図４〜図１７は本発明の実施形態に係る半導体装置の製造方法を説明するための断面図であり、図３は本発明の実施形態に係るマスク構造物を説明するための平面図である。
【００３１】
図２を参照すれば、下部シリコン層５０、下部シリコン層５０上に形成された絶縁酸化物層５５及び絶縁酸化物層５５上に形成されたシリコン層６０を含むＳＯＩ基板が提供される。シリコン層６０は約３０００Å〜約５０００Å程度の厚さを有することができ、絶縁酸化物層５５は、約１５００Å〜約２５００Å程度の厚さを有することができる。本発明の他の実施形態において、その上部に半導体層を有するＧＯＩ基板やその他の基板もその上部に前記メモリ装置が提供される基板として使われることができる。前記基板は、第１領域（Ｉ）と第２領域（ＩＩ）に区分されることができる。
【００３２】
前記基板のシリコン層６０上にマスク構造物を提供する。図３に示したように、前記マスク構造物は第１マスク６５と第２マスク７０を含む。本発明の実施形態によれば、複数の第１マスク６５と複数の第２マスク７０が第１領域（Ｉ）と第２領域（ＩＩ）にそれぞれ形成されることができる。第１及び第２マスク６５、７０を備える前記マスク構造物は第１領域（Ｉ）に複数のピラー構造物を形成して第２領域（ＩＩ）に複数の四角形構造物を形成するために利用されることができる。第１領域（Ｉ）の前記ピラー型構造物は垂直ピラー構造物を有する第１トランジスタの形成に利用される。例えば、前記第１トランジスタは、ソース／ドレイン領域（ソース／ドレインノード）とチャネル領域を備えることができ、前記チャネル領域はソース／ドレイン領域（ソース／ドレインノード）の間に位置し、前記基板の水平軸に対し実質的に垂直した方向に配置されることができる。前記第１トランジスタに該当する垂直ピラートランジスタ（ＶＰＴ）は、上述の通り向上した集積度と動作特性を有し、これに伴い、前記メモリ装置のメモリセルに適用されることができる。第２領域（ＩＩ）に形成される前記四角形構造物は水平のソース／ドレイン領域（ソース／ドレイン  ノード）及びチャネル領域を有する水平トランジスタに該当する第２トランジスタの形成に利用されることができる。例えば、前記ソース／ドレイン領域とこれらの間の前記チャネル領域は前記基板の水平軸に対し実質的に平行した方向に同一平面上に形成されることができる。前記四角形構造物は前記基板上で前記ピラー構造物に比べてそれぞれより広い面積を有することができ、これに伴い、前記基板上に位置する前記四角形構造物の数は、前記ピラー構造物に比べて実質的に少なくなる。前記四角形構造物に起因する前記水平トランジスタのより広い面積は、前記基板の周辺回路領域に位置する周辺回路素子の電流駆動特性を向上させることにおいてより適することになる。
【００３３】
再び、図２及び図３を参照すれば、第１及び第２マスク６５、７０を含む前記マスク構造物は、前記基板の第１領域（Ｉ）及び第２領域（ＩＩ）上に配置される。第１及び第２マスク６５、７０は、それぞれ約１５００Å〜約２５００Å程度の厚さを有することができる。本発明の一実施形態によれば、前記基板のシリコン層６０上に第１及び第２マスク６５、７０を形成する前にシリコン層６０上にパッド酸化膜（図示せず）が追加的に形成されることができる。前記パッド酸化膜は、第１及び第２マスク６５、７０を形成する間発生するストレス（ｓｔｒｅｓｓ）を減少させることができる。第１及び第２マスク６５、７０は、それぞれシリコン窒化物と同じ窒化物を使って形成されることができる。前記パッド酸化物は、シリコン酸化物を含むことができる。
【００３４】
第１及び第２マスク６５、７０をエッチングマスクとして利用して、前記基板のシリコン層６０を部分的にエッチングすることによって、第１領域（Ｉ）に、前記第１トランジスタの第１上部７５を形成し、第２領域（ＩＩ）に前記第２トランジスタの第２上部８０を形成する。第１上部７５は四角形、円形、楕円形などの多様な幾何学的形状で形成されることができる。本発明の実施形態において、第１上部７５は、それぞれ円形の多面形状を持って垂直するように延長されるピラーの形態を有することができる反面、第２領域（ＩＩ）に形成される第２上部８０を備える第２トランジスタは前記基板上でより広い面積を占め、広い縦横比（ａｓｐｅｃｔ  ｒａｔｉｏ）を有することができる。第１及び第２上部７５、８０は、それぞれ約２０００Å〜約３、０００Å程度の高さを有することができる。第１及び第２上部７５、８０が形成されるということによって第１及び第２上部７５、８０からそれぞれ近位にあるシリコン層６０の第１及び第２露出部が形成される。
【００３５】
第１領域（Ｉ）に位置するシリコン層６０の前記第１露出部に第１不純物をドーピングさせる。本発明の実施形態によれば、前記第１不純物は、イン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を含むことができる。前記第１不純物は、約１０ＫｅＶ程度のエネルギーでドーピングできる。前記第１不純物は、シリコン層６０の前記第１露出部内に注入されて隣接する第１上部７５の間の第１領域（Ｉ）に予備第１不純物領域８５を形成することになる。予備第１不純物領域８５は、それぞれ相対的に低い不純物濃度を有することができる。例えば、各予備第１不純物領域８５は、約１×１０１３ａｔｏｍｓ／ｃｍ２程度の不純物濃度を有することができる。
【００３６】
第１及び第２上部７５、８０上に酸化物層８３を形成する。酸化物層８３は、予備第１不純物領域８５とシリコン層６０の前記第２露出部をカバーする。酸化物層８３は、上述のエッチング工程の間発生した第１及び第２上部７５、８０の損傷を治すことができる。酸化物層８３は、熱酸化工程、ラジカル（ｒａｄｉｃａｌ）酸化工程等を通して収得されるシリコン酸化物から成り立つことができる。本発明の一実施形態において、酸化物層８３は、約２０Å〜約８０Å程度の相対的に薄い厚さを有することができる。
【００３７】
図４を参照すれば、第１及び第２領域（Ｉ、ＩＩ）に位置する酸化物層８３上に第１スペーサー形成層（図示せず）を均一に形成する。前記第１スペーサー形成層は、窒化物または酸窒化物を使って形成されることができる。前記第１スペーサー形成層は、約２００Å〜約３００Å程度の厚さで形成されることができる。従って、酸化物層８３と前記第１スペーサー形成層の間の厚さ比率は、約１．０：２．５〜約１．０：１５．０程度になることができる。
【００３８】
前記第１スペーサー形成層と酸化物層８３を部分的にエッチング下で第１スペーサー１００、第２スペーサー１０５、第１酸化物層パターン９０、及び第２酸化物層パターン９５を形成する。第１及び第２酸化物層パターン９０、９５は、第１領域（Ｉ）の第１上部７５の外側表面と第２領域（ＩＩ）の第２上部８０の外側表面をそれぞれカバーする。第１スペーサー１００は第１領域（Ｉ）の第１上部７５の側壁上に形成される。第１酸化物層パターン９０は、それぞれ第１スペーサー１００と第１上部７５の外側表面の間に形成される。第２スペーサー１０５は、第２領域（ＩＩ）の第２上部８０の側壁上に形成される。この場合、第２酸化物層パターン９５は、それぞれ第２スペーサー１０５と第２上部８０の外側表面との間に位置する。本発明の実施形態において、第１スペーサー１００は、それぞれ第１領域（Ｉ）で代替ゲートとして利用されることができる。
【００３９】
前記基板の第１及び第２領域（Ｉ、ＩＩ）全部において、第１スペーサー１００と第２スペーサー１０５は、シリコン層６０の下部を除いて第１及び第２上部７５、８０の全体的な側壁を実質的に包むように形成されることができる。また、第１スペーサー１００は第１領域（Ｉ）の予備第１不純物領域８５を部分的にカバーすることができる。
【００４０】
第１領域（Ｉ）において、第１スペーサー１００をエッチングマスクとして利用して第１スペーサー１００の下部と予備第１不純物領域８５との間のシリコン層６０を部分的にエッチングすることによって、前記第１トランジスタの第１不純物領域１１０を形成する。第１スペーサー１００の下のシリコン層６０の一部は埋立ビットラインオフセットで機能することができる。言い換えれば、前記埋立ビットラインオフセットは、第１スペーサー１００の下の第１不純物領域１１０と実質的に同一であるか、または、実質的に類似の高さを有することができる。
【００４１】
隣接する第１スペーサー１００の間に露出される部分のシリコン層６０に第２不純物をドーピングさせて第１領域（Ｉ）に予備第２不純物領域１１５を形成する。前記第２不純物はヒ素、燐、アンチモンなどを含むことができる。予備第２不純物領域１１５はそれぞれ相対的に高い不純物濃度を有することができる。例えば、各予備第２不純物領域１１５は、約１×１０１５ａｔｏｍｓ／ｃｍ２程度の不純物濃度を有することができる。すなわち、予備第２不純物領域１１５は、それぞれ第１不純物領域１１０に比べて相対的に高いイオン濃度を有することができる。言い換えれば、第１不純物領域１１０に隣接して下に位置する、隣接する第１上部７５間のシリコン層６０の部分が予備第２不純物領域１１５ができる。第１不純物領域１１０は、それぞれ対応する第１スペーサー１００と予備第２不純物領域１１５との間に提供されることができる。ここで、低い濃度でドーピングされた第１不純物領域１１０が前記埋立ビットラインオフセットに該当することができる。本発明の実施形態によれば、埋立ビットラインオフセットは第１不純物領域１１０の厚さや高さと実質的に同一であるか、または、実質的に類似のサイズを有することができる。例えば、前記埋立ビットラインオフセットは、それぞれ約５００Å〜約１０００Å程度の高さを有することができる。第１不純物領域１１０に該当する前記埋立ビットラインオフセットは、第１上部７５の底部（ｂｏｔｔｏｍ  ｐｏｒｔｉｏｎ）から実質的に並行に突出するように形成されることができる。
【００４２】
本発明の他の実施形態によれば、予備第２不純物領域１１５は、前記埋立ビットラインオフセットに対応する低い濃度でドーピングされた第１不純物領域１１０に比べて相対的に高い濃度でドーピングされることができる。これに伴い、予備第２不純物領域１１５は前記第１トランジスタのドレイン領域（ドレインノード）、または、ソース領域（ソースノード）として容易に機能することができる。
【００４３】
図５を参照すれば、第１領域（Ｉ）で前記埋立ビットラインオフセットに該当する第１不純物領域１１０の側壁上に第１側壁酸化膜１２０を形成し、第２領域（ＩＩ）で第２スペーサー１０５の下に第２側壁酸化膜１２５を形成する。第１及び第２側壁酸化膜ら１２０、１２５はそれぞれ熱酸化工程、ラジカル酸化工程、化学気相蒸着（ＣＶＤ）工程などを利用して形成されることができる。第１及び第２側壁酸化膜１２０、１２５は、それぞれ約２０Å〜約６０Å程度の厚さで形成されることができる。
【００４４】
第１及び第２領域（Ｉ、ＩＩ）上の前記結果を覆いながらシリコン層６０上に第２スペーサー形成層（図示せず）を形成する。このような第２スペーサー形成層は、窒化物または酸窒化物から成り立つことができる。前記第２スペーサー形成層は、約５０Å〜約１００Å程度の厚さを有することができる。前記第２スペーサー形成層を部分的にエッチングすることによって、第１スペーサー１００及び第２スペーサー１０５上にそれぞれ第３スペーサー１３０及び第４スペーサー１３５を形成する。第３及び第４スペーサー１３０、１３５は、それぞれ約５０Å〜約１００Å程度の厚さを有することができる。これに伴い、第１スペーサー１００と第３スペーサー１３０の間の厚さ比率は、約１．０：０．２〜約１．０：０．５程度になることができる。これと類似に、第２スペーサー１０５と第４スペーサー１３５の間の厚さ比率は、約１．０：０．２〜約１．０：０．５程度になることができる。
【００４５】
第３スペーサー１３０は第１領域（Ｉ）で第１側壁酸化膜１２０、第１スペーサー１００と予備第２不純物領域１１５の一部をカバーする。第４スペーサー１３５は第２領域（ＩＩ）で第２側壁酸化膜１２５と第２スペーサー１０５を覆う。第３及び第４スペーサー１３０、１３５は、後続してシリサイデーション工程が遂行される時、これらがカバーする部分上に金属シリサイドが形成されることを防止することができる。
【００４６】
図６を参照すれば、シリコン層６０を絶縁酸化物層５５が露出する時まで再びエッチングする。この場合、ライン形状、またはこれと類似の形状を有するマスクが使われることができる。このようなエッチング工程により第１領域（Ｉ）で前記第１トランジスタの第１上部７５（ピラー構造物）の下に第１下部１４５がそれぞれ形成され、第２領域（ＩＩ）で第１上部８０の下に第２下部１５０がそれぞれ形成される。
【００４７】
第１領域（Ｉ）において、シリコン層６０のエッチングされない部分から形成される第１下部１４５は、四角形の断面形状を有することができる。第１下部１４５の各四角形ブロックは、第１方向に沿って延長されて前記第１トランジスタの複数の第１上部７５を支持することができる。第１下部１４５のブロックはそれぞれ複数の埋立ビットラインのうち、対応する一つを形成することができる。
【００４８】
第１下部１４５を形成する間、予備第２不純物領域１１５は、部分的に除去されて第１領域（Ｉ）に第２不純物領域１５５を形成する。第１不純物領域１５５は、それぞれ埋立ビットラインオフセット（第１不純物領域１１０）の下の第１下部１４５の側面上に残留して前記第１トランジスタのソース領域（または、ドレイン領域）で提供される。図６に図示した通り、第１下部１４５は第３スペーサー１３０により保護されず、第１領域（Ｉ）に位置する構造物に対して遂行されるシリサイデーション工程を通じて金属シリサイドが前記第１トランジスタの第１下部１４５の側壁と保護されなかった上部表面上に形成されることができる。第２領域（ＩＩ）において、シリコン層６０は、前記基板の絶縁酸化物層５５が露出しないように部分的にエッチングできる。
【００４９】
図７を参照すれば、前記結果物と前記基板の露出した部分をカバーする第１保護層（図示せず）が形成されて、シリサイデーション防止膜として機能する。前記第１保護層は酸化物、例えば、シリコン酸化物を含むことができる。また、前記第１保護層は約５０Å〜約１５０Å程度の厚さを有することができる。
【００５０】
前記第１保護層をエッチング下で第２領域（ＩＩ）の前記結果らを覆う第１保護層パターン１６０を形成する。このようなエッチング工程により第１領域（Ｉ）には第１保護層パターン１６０が形成されないことに留意すべきである。
【００５１】
図８を参照すれば、第１領域（Ｉ）では第１不純物領域１５５と第１下部１４５の側壁を含む結果らをカバーして、第２領域（ＩＩ）では第１保護層パターン１６０を覆う金属層１６５を形成する。本発明の実施形態によれば、金属層１６５は、第１不純物領域１５５を含む第１下部１４５の表面と側壁をカバーすることができる。金属層１６５は、例えば、タングステン、チタン、コバルト、ニッケルなどの転移金属を含むことができる。また、金属層１６５は、スパッタ（ｓｐｕｔｔｅｒｉｎｇ）工程、原子層積層（ＡＬＤ）工程、蒸着工程、化学気相蒸着（ＣＶＤ）工程などを利用して形成されることができる。このような金属層１６５は、約５０Å〜約１００Å程度の相対的に薄い厚さを有することができる。
【００５２】
図９を参照すれば、第２不純物領域１５５と第１下部１４５の表面と側壁上に金属シリサイド層（１７０）を形成するために、金属層１６５に対してシリサイデーション工程を遂行する。本発明の実施形態によれば、前記シリサイデーション工程によりチタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどのようなニア−ノーブル金属シリサイド及び耐火金属シリサイドを含む転移金属のシリサイドが生成されることができる。このような金属シリサイドは高い耐腐食性、耐酸化性、優秀な接着性、シリコン酸化物（ＳｉＯｘ）に対する低い界面ストレスなどの特性をもたらすことができる。
【００５３】
本発明の実施形態によれば、第１保護層パターン１６０がその上部に形成されているため、金属シリサイド層は第２領域（ＩＩ）の結果物上には形成されない。
【００５４】
図１０を参照すれば、第１及び第２領域（Ｉ、ＩＩ）を含む前記基板上に形成された結果物を覆うように予備第１絶縁層（図示せず）が形成される。前記予備第１絶縁層は、例えば、ＵＳＧ、ＳＯＧ、ＰＳＧ、ＢＰＳＧ、ＦＯＸ、ＴＯＳＺ、ＴＥＯＳ、ＰＥ−ＴＥＯＳ、ＨＤＰ−ＣＶＤ酸化物などのような酸化物を使って形成されることができる。
【００５５】
前記予備第１絶縁層を部分的にエッチングして前記基板上に第１絶縁層１８０を形成する。第１絶縁層１８０は、第１上部７５上に形成されて第１領域（Ｉ）の第３スペーサー１３０の大部分を露出させ、第２領域（ＩＩ）では第２上部８０の一部上に形成されて第４スペーサー１３５の上部を露出させる。シリコン層６０が、第２領域（ＩＩ）に残っているので、第１領域（Ｉ）に位置する第１絶縁層１８０の第１部分は、第２領域（ＩＩ）に位置する第１絶縁層１８０の第２部分に比べて実質的に低い高さを有することができる。例えば、第１絶縁層１８０の第１部分と第１絶縁層１８０の第２部分の厚さの差は、約３００Å以下になることができる。
【００５６】
図１１を参照すれば、第１領域（Ｉ）の第１上部７５から第１及び第３スペーサー１００、１３０を選択的に除去して、第２領域（ＩＩ）の第２上部８０から第２及び第４スペーサー１０５、１３５の露出した部分を選択的に除去する。第１領域（Ｉ）で第３スペーサー１３０の下部は第１側壁酸化物層パターン１２０と第１絶縁層１８０の間に残留することによって、金属シリサイド層１７０上に保護パターン１３８が形成される。従って、保護パターン１３８と第１側壁酸化物層パターン１２０とによって金属シリサイド層１７０は後述するワードラインから効果的に隔離されて前記第１トランジスタの電気的な特性をより向上させることができる。
【００５７】
第１絶縁層１８０、保護膜パターン１３８、及び第１側壁酸化物層パターン１２０上に導電層１９５を形成する。第１領域（Ｉ）で前記第１トランジスタの垂直ピラー領域に連結されるゲート電極のみならず複数の接触導電性構造物として使われることができる導電層１９５は、前記埋立ビットラインオフセットには接触するが、第１側壁酸化物層１２０と残留する第３スペーサー１３０から由来する保護パターン１３８が介在するので、前記埋立ビットラインを構成する金属シリサイド層１７０からは離隔される。前記導電層１９５は不純物がドーピングされたポリシリコン、金属及び／または、金属化合物を含むことができる。低い濃度でドーピングされた埋立ビットラインオフセット（第１不純物領域１１０）は、金属シリサイド層１７０から漏洩電流が流れることを防止する侵食バッファの機能を遂行することができる。本発明の実施形態によれば、導電層１９５は化学機械的研磨（ＣＭＰ）工程及び／またはエッチバック工程を通じて平坦化されることができる。
【００５８】
図１２を参照すれば、第１領域（Ｉ）において、導電層１９５を部分的にエッチングして、それぞれ第２方向に沿って延長される四角形形状の導電体を形成する。前記導電体は複数のワードライン２００（例えば、図１の図面符号３５参照）うちの一つをそれぞれ形成するように前記第１トランジスタの第１上部７５を部分的に包むことができる。前記第２方向は、前記埋立ビットラインの配列方向の前記第１方向と実質的に直交することができる。第２領域（ＩＩ）で導電層１９５は、全部エッチングされて第１絶縁層１８０から完全に除去される。
【００５９】
第２領域（ＩＩ）の結果物を覆いながら第１絶縁層１８０とワードライン２００上にマスク２０５を形成する。第１上部７５に部分的に第３不純物をドーピングして第３不純物領域２１０を形成する。前記第３不純物は第３不純物領域２１０が各第１トランジスタのドレイン領域（ノード）（または、ソース領域（ノード））で機能するように十分な濃度でドーピングされることができる。前記第３不純物は所定の角度で第１上部７５にドーピングされることができる。すなわち、前記第３不純物は傾斜イオン注入工程を利用してドーピングできる。前記第３不純物はリン、ヒ素、アンチモンなどを含むことができる。第３不純物領域２１０は、それぞれ約１×１０１３ａｔｏｍｓ／ｃｍ２程度の相対的に低い不純物濃度を有することができる。
【００６０】
本発明の実施形態において、前記第１トランジスタ（垂直ピラートランジスタ）は第３不純物領域２１０と対応する第１不純物領域１１０を備えるため、前記第１トランジスタのチャネル領域はワードライン２００に連結される第１不純物領域１１０と第３不純物領域２１０との間に介在された第１上部７５の側壁について垂直するように整列することができる。前記埋立ビットラインオフセット（第１不純物領域１１０）は、第１下部１４５内に形成された第２不純物領域１５５と共にワードライン２００の下に接触することができる。第１下部１４５は金属シリサイド層１７０でカバーされることができる。
【００６１】
図１３を参照すれば、第１及び第２マスク６５、７０を除去した後、ワードライン２００と第１絶縁層１８０上に予備第２絶縁層（図示せず）を形成する。第１及び第２上部７５、８０の対面が露出する時まで前記予備第２絶縁層をエッチングすることによって、第１領域（Ｉ）と第２領域（ＩＩ）でワードライン２００と第１絶縁層１８０上に第２絶縁層２１５を形成する。
【００６２】
第２領域（ＩＩ）において、第２上部８０に第４不純物をドーピングして第４不純物領域２２０を形成する。
【００６３】
図１４を参照すれば、第２領域（ＩＩ）に第４不純物領域２２０に隣接する追加ゲート構造物を形成する。前記追加ゲート構造物は追加ゲート電極２２５、追加ゲートマスク２３０、及び追加ゲートスペーサー２３５を含む。前記追加ゲート構造物を覆いながら第２絶縁層２１５上に第２保護層２４０を形成する。第２保護層２４０は窒化物または酸窒化物を含むことができる。
【００６４】
図１５を参照すれば、第２保護層２４０上に第３絶縁層２４５を形成した後、第３絶縁層２４５を部分的にエッチングして、第３絶縁層２４５内にコンタクトまたはプラグ２５０、２６５、２８０を形成する。プラグ２５０、２６５、２８０上にそれぞれ複数の導電ライン２５５、２７０、２８５を形成して、導電ライン２５５、２７０、２８５上にそれぞれマスク２６０、２７５、２９０を形成する。
【００６５】
図１６を参照すれば、第３絶縁層２４５上に第４絶縁層２９５とモルド層３００を次々と形成する。モルド層３００、第４絶縁層２９５、及び第３絶縁層２４５に開口を形成した後、前記開口内に第１領域（Ｉ）に下部電極３０５を形成するように導電パターンと犠牲膜パターン３０３を形成する。
【００６６】
図１７を参照すれば、下部電極３０５から犠牲膜パターン３０３を除去した後、下部電極３０５上に誘電層３１０と上部電極３１５とを形成する。上部電極３１５と下部電極３０５はそれぞれ第１領域（Ｉ）の対応する第１トランジスタに電気的に連結される各キャパシタの電極を構成する。
【００６７】
本発明の実施形態において、複数の第１トランジスタ（垂直ピラートランジスタ）と第２トランジスタ（水平トランジスタ）を備える半導体メモリ装置を形成することができる。前記半導体装置の第１領域に形成される垂直ピラートランジスタは、データを保存するためのキャパシタにそれぞれ電気的に連結されるメモリセルとして利用されることができる。前記半導体メモリ装置の第２領域に位置する水平トランジスタは周辺回路及び増幅回路として利用されることができる。
【００６８】
上述の本発明の実施形態によれば、前記半導体装置の垂直ピラートランジスタは基板上に第１方向に延長されて形成された埋立ビットラインに連結される下部と第２方向で延長されるワードラインに連結される上部を備える。ここで、前記第１方向と前記第２方向は互いに実質的に直交することができる。前記埋立ビットラインの少なくとも表面に金属シリサイドが形成されるため、前記埋立ビットラインのコンタクト抵抗を大きく減少させることができる。前記金属シリサイドは、シリコン酸化物に対し低い界面ストレスと優秀な接着性を持ってくることができる。前記埋立ビットラインオフセットは前記金属シリサイドのバッファとして機能してそれから漏洩電流が流れる現象を防止することができる。
【００６９】
図１８及び図１９は本発明の他の実施形態に係る垂直ピラートランジスタを備える半導体装置の製造方法を説明するための断面図である。図１８及び図１９に図示した半導体装置の製造方法において、図２〜図６を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を利用して下部半導体層３５０、絶縁層３５５、及び上部半導体層を有する基板を形成して、前記基板の第１領域（ＩＩＩ）にピラー形状の第１上部３７０、第２不純物領域４３５を有する第１下部４２５、埋立ビットラインオフセット４００及び側壁酸化物層４０５を備える垂直ピラートランジスタを形成する。また、前記基板の第２領域（ＩＶ）に第２下部４３０と第２上部３７５とを含む水平トランジスタを形成する。第１及び第３スペーサー４１５、３９０は、第１酸化物層パターン３８０を有する第１上部３７０の側壁上に形成される。第２及び第４スペーサー３９５、４２０は、第２酸化物層パターン３８５を有する第２上部３７５の側壁上に形成される。第１及び第２マスク３６０、３６５は、それぞれ第１上部３７０と第２上部３７５との上に残留する。
【００７０】
図１８を参照すれば、シリサイデーション工程のために第１及び第２領域（ＩＩＩ、ＩＶ）の前記結果物上に金属層４４０を形成する。金属層４４０はチタン、タングステン、コバルト、ニッケルまたは、これらの混合物と同じシリサイデーション工程に適した金属を含むことができる。本発明の実施形態によれば、第２領域（ＩＶ）にあらかじめ保護膜を形成しないで直接金属層４４０を形成することができる。
【００７１】
図１９を参照すれば、金属層４４０に対してシリサイデーション工程を遂行して第１領域（ＩＩＩ）に第１金属シリサイド層４４５を形成して、第２領域（ＩＶ）に第２金属シリサイド層４５０を形成する。前記シリサイデーション工程を遂行する間、金属シリサイド層が金属層４４０の下の窒化物や酸化物と同じ絶縁物質を含む構造物の一部とは反応せずに金属層４４０の下のシリコンまたはドーピングされたポリシリコンを含む構造物の一部との反応を通じて形成される点に留意する。反応しなかった部分の金属層４４０は除去される。本発明の実施形態によれば、金属層４４０の下のシリコンまたは、ドーピングされたポリシリコンを含む前記垂直ピラートランジスタの下部と前記水平トランジスタの下部上には金属シリサイド層４４５、４５０がそれぞれ形成される。従って、本発明の実施形態に係る半導体装置は垂直ピラートランジスタ内部に形成される金属シリサイド（例えば、埋立ビットライン４２５を含む）と第２領域（ＩＶ）の水平トランジスタ周囲に形成される金属シリサイドを含む。
【００７２】
図２０〜及び図２２は本発明のまた他の実施形態に係る垂直ピラートランジスタを備える半導体装置の製造方法を説明するための断面図である。図２０〜図２２に図示した半導体装置の製造方法において、図２〜図６を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を利用して下部半導体層４８０、絶縁層４８５及び上部半導体層を有する基板を形成して、前記基板の第１領域（Ｖ）に第１上部５００、第２不純物領域５５５を有する第１下部４２５（埋立ビットライン）、埋立ビットラインオフセット５３０及び側壁酸化物層５３５を備える垂直ピラートランジスタを形成する。また、前記基板の第２領域（ＶＩ）に第２下部４３０と第２上部５０５を含む水平トランジスタを形成する。第１及び第３スペーサー５２０、５４５は、第１酸化物層パターン５１０を有する第１上部５００の側壁上に形成される。第２及び第４スペーサー５２５、５５０は、第２酸化物層パターン５１５を有する第２上部５０５の側壁上に形成される。第１及び第２マスク４９０、４９５は、それぞれ第１上部５００と第２上部５０５上に残留する。
【００７３】
図２０〜図２２を参照すれば、第２領域（ＶＩ）に位置する前記水平トランジスタは絶縁層４８５が露出する時まで前記基板の上部半導体層を完全にエッチングすることに伴って離隔される。金属層５６０は第２領域（ＶＩ）に保護層を形成せずに第１及び第２領域（Ｖ、ＶＩ）の結果物上に形成される。
【００７４】
金属層５６０に対してシリサイデーション工程を遂行して第１領域（Ｖ）に第１金属シリサイド層５６５を形成して、第２領域（ＶＩ）に第２金属シリサイド層５７０を形成する。これに伴い、前記半導体装置は垂直ピラートランジスタ内部に形成される金属シリサイド（例えば、埋立ビットライン４２５を含む）と第２領域（ＶＩ）の水平トランジスタ周囲に形成される金属シリサイドを含んで、ＳＯＩ基板上の第２領域（ＶＩ）で隣接する水平トランジスタをより遠く離隔されるようにすることができる。
【００７５】
図２３は本発明の他の実施形態により垂直ピラートランジスタを含む半導体装置を説明するための斜視図である。
【００７６】
図２３を参照すれば、前記半導体装置の垂直ピラートランジスタは絶縁層１００５とシリコン層とを含むことができるＳＯＩ基板上に提供される。前記垂直ピラートランジスタはそれぞれ下部１０００と上部１０２０を有する本体を含む。前記垂直ピラートランジスタの下部１０００と上部１０２０は、前記基板のシリコン層をエッチングして形成することができる。前記垂直ピラートランジスタの下部１０２０は、それぞれ四角形の形状で延長される構造を有することができる。本発明の実施形態によれば、下部１０２０の上表面に導電層を積層して埋立ビットライン（ＢＢＬ）１０１０を形成することができる。前記導電層は転移金属シリサイドを利用するシリサイデーション工程を通じて形成されることができる。このような金属シリサイドによって高い耐腐食性、耐酸化性、シリコン酸化物に対する低い界面ストレス、低い反応性、優秀な接着力などの特性が提供されることができる。前記金属シリサイドはスパッタ（ｓｐｕｔｔｅｒｉｎｇ）工程、化学気相蒸着工程、原子層積層工程等を通して前記導電層を形成した後、シリサイデーション工程を遂行することによって収得されることができる。
【００７７】
埋立ビットライン１０１０は、第１方向に延長されて複数の垂直ピラートランジスタを支持することができる。前記垂直ピラートランジスタの各上部１０２０はピラーのような形状を有することができ、下部１０００上に位置する部分がシリンダー型の構造を有することができる。ワードライン１０３０は、前記第１方向に対し実質的に直交する第２方向に沿って延長されて複数の垂直ピラートランジスタの上部１０２０を部分的に包むように形成されることができる。ワードライン３００は、それぞれ埋立ビットラインオフセット１０１５により埋立ビットライン１０１０から離隔されることができる。すなわち、各埋立ビットライン１０１０は、埋立ビットラインオフセット１０１５に対応する間隔でワードライン１０３０から離隔されることができる。
【００７８】
本発明の実施形態によれば、埋立ビットライン１０１０は、それぞれ不純物領域と金属シリサイド層を含むことができる。埋立ビットライン１０１０の不純物領域は下部１０００の表面に位置することができ、前記金属シリサイド層は、このような不純物領域を覆うことができる。本発明の他の実施形態において、前記金属シリサイド層は前記垂直ピラートランジスタの下部１０００の側壁を追加的に覆うことができる。
【００７９】
以下、本発明の他の実施形態に係る垂直ピラートランジスタを含む半導体装置の製造方法に対し説明する。図２４〜図３３は、本発明の他の実施形態に係る垂直ピラートランジスタを備える半導体装置の製造方法を説明するための断面図である。
【００８０】
図２４を参照すれば、第１パッド酸化膜パターン、第２パッド酸化膜パターン、第１マスク１０６５、及び第２マスク１０７０が基板の上部半導体層１０５５上に提供される。前記基板は下部半導体層、絶縁層１０５０、及び上部半導体層１０５５を備える。例えば、前記基板は、ＳＯＩ基板、ＧＯＩ基板などを含むことができる。前記第１パッド酸化膜パターン及び第１マスク１０６５は、前記基板の第１領域（ＶＩＩ）に位置する。前記第２パッド酸化膜パターンら及び第２マスク１０７０は、前記基板の第２領域（ＶＩＩＩ）に形成される。第１及び第２マスク１０６５、１０７０は、それぞれ前記基板の上部半導体層１０５５に対してエッチング選択比を有する物質を含むことができる。
【００８１】
第１及び第２マスク１０６５、１０７０をエッチングマスクとして利用して上部半導体層１０５５を部分的にエッチングすることによって、第１領域（ＶＩＩ）に垂直ピラートランジスタとして第１トランジスタの第１上部１０７５を形成し、第２領域（ＶＩＩＩ）に水平トランジスタとして第２トランジスタの第２上部１０８０を形成する。第１上部１０７５は、それぞれ四角形、円形、楕円形などの多様な幾何学的形状で形成されることができる。本発明の一実施形態において、第１上部１０７５は、楕円形の断面を有し垂直するように延長されるピラーの形状を有することができる反面、第２上部１０８０を含む第２領域（ＶＩＩＩ）の前記第２トランジスタは上部半導体層１０５５上において、より広い縦横比と面積を占めることができる。第２上部１０８０は、それぞれ第１上部１０７５に比べて実質的に広く形成されることができる。
【００８２】
第１及び第２上部１０７５、１０８０を形成した後、第１及び第２領域（ＶＩＩ、ＶＩＩＩ）でそれぞれ第１上部１０７５と第２上部１０８０の外側表面を覆う第１及び第２酸化膜パターン１０８５、１０９０を形成する。第１及び第２酸化膜パターン１０８５、１０９０は、熱酸化工程、ラジカル酸化工程などを利用して形成されることができる。第１及び第２酸化膜パターン１０８５、１０９０を形成することによって第１及び第２上部１０７５、１０８０に発生したエッチング損傷を治すことができる。
【００８３】
図２５を参照すれば、第１及び第２領域（ＶＩＩ、ＶＩＩＩ）で第１及び第２酸化膜パターン１０８５、１０９０を囲むように第１窒化物層を形成する。前記第１窒化物層は第１及び第２上部１０７５、１０８０のプロファイルについて均一に形成されることができる。前記第１窒化物層をエッチング下で第１領域（ＶＩＩ）に第１スペーサー１０９５を形成して第２領域（ＶＩＩＩ）に第２スペーサー１１００を形成する。第１及び第２領域（ＶＩＩ、ＶＩＩＩ）において、第１スペーサー１０９５と第２スペーサー１１００は、上部半導体層１０５５の下部を除いて実質的に第１及び第２上部１０７５、１０８０の全体側壁を包むことができる。
【００８４】
第１領域（ＶＩＩ）で、上部半導体層１０５５の部分に第１不純物を注入して隣接する第１上部１０７５の間に予備第１不純物領域１１１０を形成する。第２領域（ＶＩＩＩ）では、予備第１不純物領域１１１０を形成する間、第２上部１０８０と上部半導体層１０５５とをイオン注入マスク１１０５で保護する。
【００８５】
第２領域（ＶＩＩＩ）からイオン注入マスク１１０５を除去する。イオン注入マスク１１０５がフォトレジストのような有機物質を含む場合には、イオン注入マスク１１０５は、アッシング工程及び／またはストリッピング工程を利用して除去されることができる。
【００８６】
図２６を参照すれば、第１領域（ＶＩＩ）で第１スペーサー１０９５をエッチングマスクで利用して第１スペーサー１０９５の下部と予備第１不純物領域１１１０の間の上部半導体層１０５５を部分的にエッチングすることによって、第１トランジスタの第１不純物領域１１１５を形成する。また、第２領域（ＶＩＩＩ）で第２スペーサー１１００をエッチングマスクとして利用して第２スペーサー１１００の隣接する下部の間の上部半導体層１０５５を部分的にエッチングする。
【００８７】
第１領域（ＶＩＩ）で、上部半導体層１０５５の部分に第２不純物をドープさせて隣接する第１不純物領域１１１５の間に予備第２不純物領域１２００を形成する。
【００８８】
第１不純物領域１１１５は、第１埋立ビットラインオフセットと言及されることができる。本発明の実施形態によれば、前記第１埋立ビットラインオフセットは、第１不純物領域１１１５と実質的に同一であるか、または、実質的に類似の厚さや高さを有することができる。従って、前記第１埋立ビットラインオフセットは、第１上部１０７５の下部から実質的に同じ方向で突出されることができる。
【００８９】
図２７を参照すれば、上部半導体層１０５５上に第１及び第２領域（ＶＩＩ、ＶＩＩＩ）の結果物を覆う第２窒化物層を形成する。例えば、前記第２窒化物層は、シリコン窒化物を含むことができる。前記第２窒化物層をエッチング下で第１スペーサー１０９５と第２スペーサー１１００上に第３スペーサー１２０５及び第４スペーサー１２１０をそれぞれ形成する。
【００９０】
第３スペーサーは１２０５は第１領域（ＶＩＩ）で第１不純物領域１１１５、第１スペーサー１０９５及び予備第２不純物領域１２００を一部をカバーする。第４スペーサー１２１０は第２領域（ＶＩＩＩ）で第２スペーサー１１００と上部半導体層１０５５の一部をカバーする。第３スペーサー１２０５と第４スペーサー１２１０は後述するように金属シリサイデーション工程が遂行される時、カバーされた部分上に金属シリサイドが形成されるのを防止する。
【００９１】
第１領域（ＶＩＩ）において、第３スペーサー１２０５をエッチングマスクで利用して隣接する第３スペーサー１２０５の間の上部半導体層１０５５を部分的にエッチングすることによって、第２不純物領域１２１５を形成する。また、第２領域（ＶＩＩＩ）でも第４スペーサー１２１０をエッチングマスクで利用して上部半導体層１０５５を部分的にエッチングする。
【００９２】
第１領域（ＶＩＩ）において、第２不純物領域１２１５の一部は第２埋立ビットラインオフセットに該当することができる。このような第１埋立ビットラインオフセットはそれぞれ第２不純物領域１２１５の高さや厚さと実質的に同一であるか、または、実質的に類似の高さや厚さを有することができる。前記第１埋立ビットラインオフセットも第１上部１０７５の下部から実質的に同じ方向で突出することができる。
【００９３】
図２８を参照すれば、第２領域（ＶＩＩＩ）の結果物を覆うように酸化物保護層パターン１２２０を形成する。酸化物保護層パターン１２２０は第２領域（ＶＩＩＩ）の結果物上に金属層が形成されるのを防止する役割を遂行する。しかし、前記半導体装置が図１８及び図１９または図２０及び図２１を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を通じて製造される場合には酸化物保護層パターン１２２０を省略することができる。
【００９４】
図２９を参照すれば、第２不純物領域１２１５と第３スペーサー１２０５を含む第１領域（ＶＩＩ）に形成された結果物及び第２領域（ＶＩＩＩ）に形成された結果物上に金属層１２３０を形成する。第２領域（ＶＩＩＩ）で金属シリサイドこの形成を防止するように金属層１２３０は酸化物保護層パターン１２２０上に形成される。
【００９５】
図３０を参照すれば、金属層１２３０に対してシリサイデーション工程を遂行して第２不純物領域１２１５上に金属シリサイド層１２３５を形成する。本発明の実施形態において、前記シリサイデーション工程は、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイドなどのニア−ノーブル及び耐火金属シリサイドを含む転移金属シリサイドを使って遂行されることができる。金属層１２３０はスパッタ（ｓｐｕｔｔｅｒｉｎｇ）工程、化学気相蒸着工程などを利用して形成されることができる。金属層１２３０を加熱することによって、金属層１２３０に含まれた金属と金属層１２３０の下のシリコン層またはドーピングされたポリシリコン層の反応によって第２不純物領域１２１５上に金属シリサイド層１２３５が形成されることができる。その下に窒化物または酸化物などの絶縁物質を含む層が位置する反応しなかった部分の金属層１２３０は除去される。
【００９６】
図３１を参照すれば、第２領域（ＶＩＩＩ）で酸化物保護層パターン１２２０を除去した後、第１及び第２領域（ＶＩＩ、ＶＩＩＩ）の結果物上に第１ライナー層１２４０と第２ライナー層１２４５を形成する。例えば、第１及び第２ライナー層１２４０、１２４５は、それぞれシリコン酸化物を含むことができる。第１ライナー層１２４０は第１領域（ＶＩＩ）で第３スペーサー１２０５及び金属シリサイド層１２３５をカバーする。第２ライナー層１２４５は第２領域（ＶＩＩＩ）で隣接する第４スペーサー１２１０の間に露出される上部半導体層１０５５と第４スペーサー１２１０をカバーする。
【００９７】
第１及び第２領域（ＶＩＩ、ＶＩＩＩ）のライナー層１２４０、１２４５を含む結果物上に絶縁層１２５０を形成する。例えば、化学機械的研磨工程及び／またはエッチバック工程を利用して第１及び第２マスク１２６５、１２７０が露出する時まで絶縁層１２５０の表面を平坦化させる。
【００９８】
図３２を参照すれば、第１領域（ＶＩＩＩ）に対応する部分は、スリット１２４８または狭いトレンチを含み、第２領域（ＶＩＩＩ）に対応する部分はスリットを含まないマスク層１２５５を絶縁層１２５０上に形成する。上部半導体層１０５５と第１ライナー層１２４０を部分的にエッチングして隣接する第１トランジスタの間の基板の底面まで延長されるスリットを形成する。これに伴い、第１領域（ＶＩＩ）に第１下部１２６０と金属シリサイド層パターン１２６５が形成される。また、第３スペーサー１２０５上に第５スペーサー１２４６が形成される。金属シリサイド層パターン１２６５は前記第１トランジスタの第１下部１２６０の表面上に位置される。本発明の実施形態において、埋立ビットラインＢＢＬは、第２不純物領域１２１５と金属シリサイド層パターン１２６５とを含む。前記埋立ビットラインは、上述のように第１及び第２埋立ビットラインオフセットによってワードラインから確実に離隔される。
【００９９】
図３３を参照すれば、第２領域（ＶＩＩＩ）の第２ライナー層１２４５を除去した後、図１１〜図１７を参照して説明した工程と実質的に同一であるか、または、実質的に類似の工程を遂行して前記基板上に形成された第１トランジスタ及び第２トランジスタを含む半導体装置を製造する。本発明の実施形態において、前記ワードラインは第１埋立ビットラインオフセット（第１不純物領域１１１５）と第２埋立ビットラインオフセット（第２不純物領域１２１５）によって金属シリサイド層パターン１２６５を含む埋立ビットラインから離隔されることができる。第１及び第２埋立ビトラインオフセット１１１５、１２１５は共に金属シリサイドを含む埋立ビットラインから漏洩電流が流れることを防止する役割になる。
【０１００】
図３４は本発明の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【０１０１】
図３４を参照すれば、素子分離膜パターン６１０を有する第１基板６００上に第１水平トランジスタ７０５が配置され、絶縁層７００を備える第２基板上に垂直ピラートランジスタ７１５と第２水平トランジスタ７１０、７７０が形成される。垂直ピラートランジスタ７１０と第２水平トランジスタ７７０は、上述の垂直ピラートランジスタ及び水平トランジスタを形成する工程と実質的に同一であるか、または、実質的に類似の工程を通じて形成されることができる。上部絶縁層７７５を貫いて複数の上部配線７８０、７８５、７９０、７９５が形成されてワードラインを第２水平トランジスタ７１０、７７０にそれぞれ電気的に連結させる。
【０１０２】
第１水平トランジスタ７０５は、それぞれソース／ドレイン領域（ソース／ドレインノード）６３５、６４０、ゲート電極６４５、ゲートマスク６５０及びゲートスペーサー６５５を含む。第１水平トランジスタ７０５は、ＭＯＳトランジスタに該当することができる。ゲートマスク６５０とゲートスペーサー６５５上には保護層６６０が配置される。保護層６６０は各第１水平トランジスタ７０５を保護することができる。下部配線６６５、６７５、６８５は、素子分離膜パターン６１０上に配置される。下部配線６６５、６７５、６８５は、それぞれ第１水平トランジスタ７０５のソース／ドレイン領域６３５、６４０に接続される。
【０１０３】
マスク６７０、６８０、６９０は、それぞれ下部配線６６５、６７５、６８５上に配置される。マスク６７０、６８０、６９０は第１基板６００と前記第２基板を結合させる工程の間、下部配線６６５、６７５、６８５が損傷を受けることを防止することができる。下部絶縁層６９５は第１基板６００上に形成されて、第１水平トランジスタ７０５を含む結果物を保護することができる。本発明の実施形態において、前記第２基板の絶縁層７００は、第１基板６００の下部絶縁層６９５と結合されることができる。
【０１０４】
図３５は本発明の他の実施形態に係る多重レベル半導体装置を説明するための断面図である。
【０１０５】
図３５に図示した通り、垂直ピラートランジスタ９０５と水平トランジスタ８０５は、互いに相異するレベルに配置される。水平トランジスタ８０５は、上部に素子分離膜パターン８１０が形成された第１基板８００上に配置される。垂直ピラートランジスタ９０５は絶縁層９００と半導体層とを有する第２基板上に位置する。水平トランジスタ８０５は、それぞれソース／ドレイン領域８３５、８４０、ゲート電極８４５、ゲートマスク８５０、そしてゲートスペーサー８５５を含む。水平トランジスタ８０５を保護するための保護層８６０がゲートマスク８５０とゲートスペーサー８５５を覆うように形成される。下部配線８６５、８８５、８９５は素子分離膜パターン８１０上に配置される。下部配線８６５、８８５、８９５はそれぞれ水平トランジスタ８０５のソース／ドレイン領域８３５、８４０に電気的に連結される。マスク８７０、８８０、８９０はそれぞれ下部配線８６５、８８５、８９５上に形成されて第１基板８００と前記第２基板とを結合させる間、下部配線８６５、８８５、８９５を保護する。水平トランジスタ８０５を含む第１基板８００の結果物を覆うように下部絶縁層８７５が第１基板８００上部に形成される。前記第２基板の絶縁層９００は第１基板８００上に形成された下部絶縁層８７５と結合されることができる。
【０１０６】
上部絶縁層９７５は、前記第２基板上に形成され、上部絶縁層９７５を貫いて上部配線９８０が形成される。上部配線９８０は垂直ピラートランジスタ９０５のワードラインに電気的に連結されることができる。本発明の実施形態によれば、第１プラグ９９０が上部配線９８０を前記ワードラインに電気的に連結させることができ、第２プラグ９９５は上部配線９９５を下部配線８６５、８８５、８９５のうちいずれか一つに電気的に連結させることができる。上部配線９８０上にはマスク９８５が配置される。
【０１０７】
以下、本発明の実施形態に係る多様な機器に対し添付された図面を参照して説明する。このような機器は本発明の多様な実施形態に係る半導体装置のうち少なくとも一つを含むことができる。
【０１０８】
図３６は本発明の実施形態に係るメモリ装置を含むメモリシステムを説明するためのブロック図である。
【０１０９】
図３６を参照すれば、メモリシステム１３００はメモリコントローラ１３２０と上述の実施形態に係る多様な素子とキャパシタのうち少なくとも一つを含むメモリ装置１３１０を備える。メモリコントローラ１３２０は、ホスト１３３０の読取及び記録要求に対応してメモリ装置１３１０からデータを読み取るか、メモリ装置１３１０内にデータを記録する動作を調節することができる。メモリコントローラ１３２０はホスト１３３０（例えば、携帯用装置または、コンピュータシステム）から提供されるアドレスをメモリ装置１３１０の物理的なアドレスでマッピング（ｍａｐｐｉｎｇ）するアドレスマッピングテーブルを含むことができる。
【０１１０】
図３７は本発明の実施形態に係るメモリ装置を含む電子機器を説明するためのブロック図である。
【０１１１】
図３７を参照すれば、電子機器１４００は無線通信装置（例えば、個人用コンピュータ（ＰＣ）、個人用デジタル補助装置（ＰＤＡ）、ＭＰ３プレーヤー、デジタル音響レコーダ、ペン型コンピュータ、デジタルカメラ、ビデオレコーダ、携帯用通信装置、移動電話、無線デジタル音響機器など）、または、無線環境で情報を送信及び受信できるその他装置として使われることができる。
【０１１２】
電子機器１４００はコントローラ１４１０、入力／出力（Ｉ／Ｏ）装置１４２０（例えば、キーボード、キーパッド、ディスプレー装置など）、上述の実施形態に係る多様な素子とキャパシタのうち少なくとも一つを含むメモリ装置１４３０、そして無線インターフェース１４４０を備えることができる。コントローラ１４１０はマイクロプロセッサー、デジタル信号処理器、または類似の処理装置のうち少なくとも一つを含むことができる。メモリ装置１４３０はコントローラ１４１０によって遂行される命令を保存することができる。メモリ装置１４３０は、使用者データを保存することができる。メモリ装置１４３０は、上述の構成を有する半導体装置のうち少なくとも一つを含むことができる。電子機器１４００は無線インターフェース１４４０を利用して無線通信ネットワークを通じてデータを伝送及び受信することができる。例えば、無線インターフェース１４４０はアンテナ及び／または、無線送受信機を含むことができる。本発明の実施形態に係る電子機器１４００は、例えば、コード分割多重接続（ＣＤＭＡ）、世界無線通信システム（ＧＳＭ）、北米デジタル無線通信（ＮＡＤＣ）、拡張−時間分割多重接続（Ｅ−ＴＤＭＡ）、広帯域コード分割多重接続（ＷＣＤＭＡ）、コード分割多重接続２０００（ＣＤＭＡ  ２０００）等の３世代通信システムの通信インターフェースプロトコルに使われることができる。
【０１１３】
図３８は本発明の実施形態に係るメモリ装置を含むメモリモジュールを示している。
【０１１４】
図３８を参照すれば、メモリモジュール１５００は印刷回路基板１５２０を含むことができる。印刷回路基板１５２０をメモリモジュール１５００の外側表面のうちの一つに形成することができる。印刷回路基板１５２０はメモリユニット１５３０、素子インターフェースユニット１５４０及び電気的コネクタ１５１０を含むことができる。
【０１１５】
上述の実施形態に係る多様な素子とキャパシタのうち少なくとも一つを備えるメモリユニット１５３０は、３次元メモリアレイを含めるし、メモリアレイコントローラに連結されることができる。このようなメモリアレイは、印刷回路基板１５２０上に３次元格子方式で配列されたメモリセルを適切に含むことができる。素子インターフェースユニット１５４０が別途の基板上に形成される場合、素子インターフェースユニット１５４０は印刷回路基板１５２０を介してメモリユニット１５３０と電気的コネクタ１５１０に電気的に連結されることができる。また、メモリユニット１５３０と素子インターフェースユニット１５４０は、印刷回路基板１５２０上に直接装着されることができる。素子インターフェースユニット１５４０は電圧、クロック周波数、プロトコルロジックなどを生成するために必要な要素を含むことができる。
【０１１６】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範囲内において、各種の変形例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと理解される。
【産業上の利用可能性】
【０１１７】
本発明の実施形態において、上述のように、高集積度と蓄積容量を確保しながら要求される水準の電気的特性を備えたメモリ装置がメモリシステムに適用されることによって、メモリシステムの性能を改善させることができる。
【符号の説明】
【０１１８】
２０、１００  本体の下部
２５、１０２０  本体の上部
３０、１０１０  埋立ビットライン
３５、１０３０  ワードライン
１１０、１１１５  第１不純物領域
１５５、１２１５  第２不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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