(57)【要約】【課題】データ信号に長期間エッジが存在しない場合でも、データ受信の耐性を損なわず、一定のループゲインを保つクロックリカバリ回路を提供する。【解決手段】ループフィルタ４０は制御電流を制御電圧に変換しかつ平滑して出力し、電圧制御発振器５０は制御電圧に対応する周波数を有するクロック信号ＣＬＫを発生し、周波数比較回路部１０はクロック信号ＣＬＫの周波数を基準クロック信号Ｆｒの周波数と比較して、比較結果に応じた制御電流をループフィルタ４０に出力し、位相比較器２１及びチャージポンプ２２はデータ信号ＤＡＴＡの位相をクロック信号ＣＬＫの位相と比較して、比較結果に応じた制御電流をループフィルタ４０に出力し、受信データ長測定回路３１はデータ信号ＤＡＴＡのデータ長を測定して期待値と比較し、データ長が期待値以上のときに制御信号Ｓ１を出力し、入力電圧制御回路は制御信号Ｓ１に応じた制御電流をループフィルタ４０に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
データ信号からデータを抽出するためのクロック信号を発生して出力するクロックリカバリ回路において、
入力される制御信号を平滑して出力する平滑回路部と、
上記平滑回路部から出力される制御信号に対応する周波数を有するクロック信号を発生する電圧制御発振回路部と、
上記クロック信号の周波数を所定の基準クロック信号の周波数と比較して、比較結果に応じた第１の制御信号を発生して上記平滑回路部に出力する周波数比較回路部と、
上記データ信号の位相を上記クロック信号の位相と比較して、比較結果に応じた第２の制御信号を発生して上記平滑回路部に出力する位相比較回路部と、
上記データ信号のデータ長を測定し、上記データ長を所定の期待値と比較して、上記データ長が上記期待値以上のときに、所定の第３の制御信号を出力する受信データ長測定手段と、
上記第３の制御信号に応じた第４の制御信号を発生して上記平滑回路部に出力する入力電圧制御手段とを備えたことを特徴とするクロックリカバリ回路。
【請求項２】
上記受信データ長測定手段は、上記データ信号の立ち上がりエッジ及び立ち下がりエッジを検出して、上記データ信号のデータ長を測定することを特徴とする請求項１記載のクロックリカバリ回路。
【請求項３】
上記受信データ長測定手段は、上記クロック信号を計数して上記データ信号のデータ長を測定することを特徴とする請求項１又は２記載のクロックリカバリ回路。
【請求項４】
上記期待値が２以上であることを特徴とする請求項１から３のうちのいずれか１つの請求項記載のクロックリカバリ回路。
【請求項５】
上記受信データ長測定手段は、少なくとも１つの第１の設定信号に基づいて上記期待値を変更して設定することを特徴とする請求項１から４のうちのいずれか１つの請求項記載のクロックリカバリ回路。
【請求項６】
上記入力電圧制御手段は、
上記第３の制御信号に応答して、上記クロック信号の立ち上がりエッジ及び立ち下がりエッジに基づいて所定の第５の制御信号を出力する充放電制御手段と、
上記第５の制御信号に応じた第４の制御信号を、定電流源からの電流を増減することにより発生する充放電手段とを備えたことを特徴とする請求項１から請求項５のうちのいずれか１つの請求項記載のクロックリカバリ回路。
【請求項７】
上記入力電圧制御手段は、少なくとも１つの第２の設定信号に基づいて上記定電流源からの電流を変更して設定することを特徴とする請求項１から６のうちのいずれか１つの請求項記載のクロックリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を発生するクロックリカバリ回路に関し、特にＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）２．０等の規格に準拠したシリアルデータ伝送システムに使用するクロックリカバリ回路に関する。
【背景技術】
【０００２】
図９は、従来技術に係るクロックリカバリ回路１００を示すブロック図である。クロックリカバリ回路１００は、外部からのシリアルデータをデジタル化したデータ信号ＤＡＴＡからデータを抽出するためのクロック信号Ｆｏを発生して出力する。
【０００３】
位相比較器１０２は、ＸＯＲ型の位相比較器であり、データ信号ＤＡＴＡとクロック信号Ｆｏとの位相差に応じて、アップ信号ＵＰａ及びダウン信号ＤＮａをチャージポンプＣＰａに出力する。クロック信号Ｆｏの位相が遅れている場合は、アップ信号ＵＰａのパルス幅がダウン信号ＤＮａのパルス幅よりも長くなり、クロック信号Ｆｏの位相が進んでいる場合は、ダウン信号ＤＮａのパルス幅がアップ信号ＵＰａのパルス幅よりも長くなる。位相差がゼロの場合には、アップ信号ＵＰａとダウン信号ＤＮａのパルス幅が等しくなる。チャージポンプＣＰａは、位相比較回路１０２からアップ信号ＵＰａ及びダウン信号ＤＮａを受信し、アップ信号ＵＰａ及びダウン信号ＤＮａに応じて、セレクタ１０３を介してループフィルタ１０４に電流を吐き出す、又はループフィルタ１０４から電流を引き込むことにより、制御電流ＣＰａｏをセレクタ１０３に出力する。
【０００４】
周波数比較器１０１は、基準クロック信号Ｆｒとクロック信号Ｆｏとの周波数を比較して、その周波数差に応じてアップ信号ＵＰｂ及びダウン信号ＤＮｂをチャージポンプＣＰｂに出力する。チャージポンプＣＰｂは、周波数比較器１０１からアップ信号ＵＰｂ及びダウン信号ＤＮｂを受信し、アップ信号ＵＰｂ及びダウン信号ＤＮｂに応じて、セレクタ１０３を介してループフィルタ１０４に電流を吐き出す、又はループフィルタ１０４から電流を引き込むことにより、制御電流ＣＰｂｏをセレクタ１０３に出力する。
【０００５】
セレクタ１０３は、選択信号ＳＥＬに応じて制御電流ＣＰａｏ又は制御電流ＣＰｂｏを選択し、制御電流ＣＰｏとしてループフィルタ１０４に出力する。ループフィルタ１０４は、制御電流ＣＰｏを制御電圧に変換しかつ平滑して、電圧制御発振器１０５によって発生されるクロック信号Ｆｏの周波数を制御する制御電圧として電圧制御発振器１０５に出力する。電圧制御発振器１０５は、入力された制御電圧に対応する周波数を有するクロック信号Ｆｏを発生して出力する。
【０００６】
次に、クロックリカバリ回路１００の動作について説明する。クロックリカバリ回路１００が動作を開始するとき、Ｌレベルの選択信号ＳＥＬがセレクタ１０３に入力されて、周波数比較器１０１からループフィルタ１０４への経路がアクティブとなり、周波数比較器１０１、チャージポンプＣＰｂ、ループフィルタ１０４、及び電圧制御発振器１０５で構成されるループによって、クロック信号Ｆｏの周波数が所定の範囲内の周波数となるように制御される。基準クロック信号Ｆｒの周波数とクロック信号Ｆｏの周波数との差が所定の範囲内に入ると、選択信号ＳＥＬがＬレベルからＨレベルに切り替わり、位相比較器１０２からループフィルタ１０４への経路がアクティブとなる。それにより、位相比較器１０２、チャージポンプＣＰａ、ループフィルタ１０４、及び電圧制御発振器１０５で構成されるループによって、クロック信号Ｆｏの位相がデータ信号ＤＡＴＡの位相に同期するように制御される。
【０００７】
図１０は、図９のクロックリカバリ回路１００がクロック信号Ｆｏの位相をデータ信号ＤＡＴＡの位相に同期するように制御しているときのタイミングチャートである。図１０を参照すると、データ信号ＤＡＴＡのパルス幅である時刻ｔ７から時刻ｔ９までの期間の中央（時刻ｔ８）において、クロック信号Ｆｏの立ち下がりエッジが発生するように、クロック信号Ｆｏの位相が調整されている。
【０００８】
クロックリカバリ回路に関する先行技術として、特許文献１及び特許文献２がある。特許文献２は、クロックリカバリ回路において周波数追従ループのジッタ耐性を安定させることを課題にしており、従来のクロックリカバリ回路の構成に第２の積分回路及びパターン発生器を追加している。第２の積分回路はアップ／ダウン信号を発生し、パターン発生器はアップ／ダウン信号に基づいてシリアルデータの周波数の変動に追従するための周波数補正制御信号を発生する。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＵＳＢ２．０のデータ信号のパルス幅は、ＵＳＢ２．０の規格から１Ｔから６Ｔまで（１Ｔ＝２．０８ｕｓ）変動し、最大０．６ＵＩ（ＵＮＩＴ  ＩＮＴＥＲＶＡＬ）（１ＵＩ＝２．０８ｕｓ）までのデータ信号のジッタが許されている。データ信号のパルス幅が変動すると、従来技術であるアナログＰＬＬ方式のクロックリカバリ回路のループゲインも変動する。ループゲインが大きく変動するので、ループフィルタのフィルタ係数、及び電圧制御発振器のゲインの設計の最適解を見つけることが難しく、データ受信の耐性が向上しない。特に、クロックリカバリ回路が、長期間（例えば６Ｔ）の間同じ値を有するロングデータを受信する場合、データ信号に立ち上がりエッジ、又は立ち下がりエッジ（以下、両方をまとめてエッジという。）が存在しないので、位相比較器がアップ信号及びダウン信号を出力せず、チャージポンプの出力端子がハイインピーダンス状態となる。このとき、電圧制御発振器に入力される制御電圧が不安定となり、クロック信号の位相がデータ信号の位相とずれて、位相ロックが外れやすくなる。
【００１０】
図１１は、図９のクロックリカバリ回路１００に長期間エッジが存在しないデータ信号ＤＡＴＡが入力されたときのタイミングチャートである。図１１を参照すると、時刻ｔ１０から時刻ｔ１１において、データ信号ＤＡＴＡがＬレベルであり、位相比較器１０２は、Ｈレベルのアップ信号ＵＰａ、及びＬレベルのダウン信号ＤＮａを発生する。この結果、チャージポンプＣＰａの出力端子がハイインピーダンス状態となって、ループフィルタ１０４を介して電圧制御発振器１０５へ入力される制御電流ＣＰｏが不安定となり、クロック信号Ｆｏの位相が、データ信号ＤＡＴＡの位相に比較して進む。
【００１１】
本発明の目的は以上の問題を解決し、データ信号に長期間（例えば、１Ｔから６Ｔまで）エッジが存在しない場合でも、データ受信の耐性を損なわず、一定のループゲインを保つことができるクロックリカバリ回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係るクロックリカバリ回路は、データ信号からデータを抽出するためのクロック信号を発生して出力するクロックリカバリ回路において、
入力される制御信号を平滑して出力する平滑回路部と、
上記平滑回路部から出力される制御信号に対応する周波数を有するクロック信号を発生する電圧制御発振回路部と、
上記クロック信号の周波数を所定の基準クロック信号の周波数と比較して、比較結果に応じた第１の制御信号を発生して上記平滑回路部に出力する周波数比較回路部と、
上記データ信号の位相を上記クロック信号の位相と比較して、比較結果に応じた第２の制御信号を発生して上記平滑回路部に出力する位相比較回路部と、
上記データ信号のデータ長を測定し、上記データ長を所定の期待値と比較して、上記データ長が上記期待値以上のときに、所定の第３の制御信号を出力する受信データ長測定手段と、
上記第３の制御信号に応じた第４の制御信号を発生して上記平滑回路部に出力する入力電圧制御手段とを備えたことを特徴とする。
【００１３】
また、上記クロックリカバリ回路において、上記受信データ長測定手段は、上記データ信号の立ち上がりエッジ及び立ち下がりエッジを検出して、上記データ信号のデータ長を測定することを特徴とする。
【００１４】
さらに、上記クロックリカバリ回路において、上記受信データ長測定手段は、上記クロック信号を計数して上記データ信号のデータ長を測定することを特徴とする。
【００１５】
またさらに、上記クロックリカバリ回路において、上記期待値が２以上であることを特徴とする。
【００１６】
また、上記クロックリカバリ回路において、上記受信データ長測定手段は、少なくとも１つの第１の設定信号に基づいて上記期待値を変更して設定することを特徴とする。
【００１７】
さらに、上記クロックリカバリ回路において、上記入力電圧制御手段は、
上記第３の制御信号に応答して、上記クロック信号の立ち上がりエッジ及び立ち下がりエッジに基づいて所定の第５の制御信号を出力する充放電制御手段と、
上記第５の制御信号に応じた第４の制御信号を、定電流源からの電流を増減することにより発生する充放電手段とを備えたことを特徴とする。
【００１８】
またさらに、上記クロックリカバリ回路において、上記入力電圧制御手段は、少なくとも１つの第２の設定信号に基づいて上記定電流源からの電流を変更して設定することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、データ信号のデータ長を測定し、データ長を所定の期待値と比較して、データ長が期待値以上の場合に、所定の第３の制御信号を出力する受信データ長測定手段と、上記第３の制御信号に応じた第４の制御信号を発生して平滑回路部を介して電圧制御発振回路部に出力する入力電圧制御手段とを備えたので、データ信号のデータ長が期待値以上のときに、電圧制御発振回路部への制御信号がハイインピーダンス状態になることを回避することができ、かつデータ信号とクロック信号との位相のずれがクロックリカバリ回路の位相調整可能範囲を越えることを回避することができ、クロックリカバリ回路のデータ受信の耐性を向上させることができる。
【００２０】
また、本発明によれば、受信データ長測定手段は、少なくとも１つの第１の設定信号に基づいて上記期待値を変更して設定するので、受信データ長測定回路、入力電圧制御回路、平滑回路部、及び電圧制御発振回路部で構成されるループによるクロック信号の位相制御を開始するときのデータ信号のデータ長を調節することができる。
【００２１】
さらに、本発明によれば、入力電圧制御手段は、少なくとも１つの第２の設定信号に基づいて定電流源からの電流を変更して設定するので、受信データ長測定回路、入力電圧制御回路、平滑回路部、及び電圧制御発振回路部で構成されるループのループゲインを調整することができ、該ループによってクロック信号の位相を制御するときの精度を微調整することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態に係るクロックリカバリ回路１を示すブロック図である。
【図２】図１の受信データ長測定回路３１を示すブロック図である。
【図３】図２のデータエッジ検出回路３１２を示す回路図である。
【図４】期待値が２であるときの図２のカウンタ３１１及び期待値比較回路３１３を示す回路図である。
【図５】図１の入力電圧制御回路３２を示す回路図である。
【図６】期待値が２であるときの図１のクロックリカバリ回路１の動作を示すタイミングチャートである。
【図７】本発明の第２の実施形態に係る受信データ長測定回路３１ａを示す回路図である。
【図８】本発明の第３の実施形態に係る入力電圧制御回路３２ａを示す回路図である。
【図９】従来技術に係るクロックリカバリ回路１００を示すブロック図である。
【図１０】図９のクロックリカバリ回路１００がクロック信号Ｆｏの位相をデータ信号ＤＡＴＡの位相に同期するように制御しているときのタイミングチャートである。
【図１１】図９のクロックリカバリ回路１００に長期間エッジが存在しないデータ信号ＤＡＴＡが入力されたときのタイミングチャートである。
【発明を実施するための形態】
【００２３】
第１の実施形態．
図１は、本発明の第１の実施形態に係るクロックリカバリ回路１を示すブロック図である。クロックリカバリ回路１は、外部機器（図示せず。）から入力されるシリアルデータをデジタル化したデータ信号ＤＡＴＡ及び基準クロック信号Ｆｒを受信し、データ信号ＤＡＴＡからデータを抽出するためのクロック信号ＣＬＫを発生する。ここで、データ信号ＤＡＴＡにおいてＨレベル又はＬレベルが連続する期間に対応するクロック信号ＣＬＫのクロックパルスの数をデータ信号ＤＡＴＡのデータ長という。
【００２４】
第１の実施形態に係るクロックリカバリ回路１は、データ信号ＤＡＴＡからデータを抽出するためのクロック信号ＣＬＫを発生して出力するクロックリカバリ回路１において、入力される制御電流ＣＰＯＵＴ１，ＣＰＯＵＴ２，ＣＰＯＵＴ３を制御電圧に変換しかつ平滑して出力するループフィルタ４０と、ループフィルタ４０から出力される制御電圧に対応する周波数を有するクロック信号ＣＬＫを発生する電圧制御発振器５０と、クロック信号ＣＬＫの周波数を所定の基準クロック信号Ｆｒの周波数と比較して、比較結果に応じた制御電流ＣＰＯＵＴ１を発生してループフィルタ４０に出力する周波数比較回路部１０と、データ信号ＤＡＴＡの位相をクロック信号ＣＬＫの位相と比較して、比較結果に応じた制御電流ＣＰＯＵＴ２を発生してループフィルタ４０に出力する位相比較器２１及びチャージポンプ２２と、データ信号ＤＡＴＡのデータ長を測定し、データ長を所定の期待値と比較して、データ長が上記期待値以上のときに、制御信号Ｓ１を出力する受信データ長測定回路３１と、制御信号Ｓ１に応じた制御電流ＣＰＯＵＴ３を発生してループフィルタ４０に出力する入力電圧制御回路とを備えたことを特徴とする。
【００２５】
クロックリカバリ回路１は、周波数比較回路部１０と、位相比較回路部２０と、平滑回路部を構成するループフィルタ４０と、電圧制御発信回路部を構成する電圧制御発振器５０とを備えて構成される。周波数比較回路部１０は、分周器１１と、周波数比較器１２と、チャージポンプ１３とを備えて構成され、位相比較回路部２０は、位相比較器２１と、チャージポンプ２２と、受信データ長測定回路３１と、入力電圧制御回路３２とを備えて構成される。
【００２６】
図１において、まず、周波数比較回路部１０について説明する。分周器１１は、電圧制御発振器５０から出力されるクロック信号ＣＬＫを１／Ｎ（Ｎは、Ｎ＞０の整数であり、例えば２である。）に分周してクロック信号Ｆｖを発生して、周波数比較器１２に出力する。なお、クロック信号ＣＬＫを分周する必要がないときは、分周器１１を備えなくてもよい。
【００２７】
周波数比較器１２は、分周器１１からのクロック信号Ｆｖ、及び外部機器（図示せず。）からの基準クロック信号Ｆｒ並びに制御信号ＦＬＯＣＫ１を受信して、アップ信号ＵＰ１及びダウン信号ＤＮ１をチャージポンプ１２に出力する。制御信号ＦＬＯＣＫ１がＬレベルの場合、周波数比較器１２は、Ｈレベルのアップ信号ＵＰ１及びＬレベルのダウン信号ＤＮ１をチャージポンプ１３に出力する。一方、制御信号ＦＬＯＣＫ１がＨレベルの場合、周波数比較器１２は、基準クロック信号Ｆｒの位相及び周波数とクロック信号Ｆｖの位相及び周波数とをそれぞれ比較する。例えば、周波数比較器１２は、基準クロック信号Ｆｒの立ち上がりエッジとクロック信号Ｆｖの立ち上がりエッジとを比較する。基準クロック信号Ｆｒの立ち上がりエッジが、クロック信号Ｆｖの立ち上がりエッジよりも先に周波数比較器１２に入力された場合、周波数比較器１２は、クロック信号Ｆｖの立ち上がりエッジが入力されるまでの間、Ｌレベルのアップ信号ＵＰ１及びＬレベルのダウン信号ＤＮ１を発生してチャージポンプ１３に出力する。また、クロック信号Ｆｖの立ち上がりエッジが、基準クロック信号Ｆｒの立ち上がりエッジよりも先に周波数比較器１２に入力された場合、周波数比較器１２は、基準クロック信号Ｆｒの立ち上がりエッジが入力されるまでの間、Ｈレベルのアップ信号ＵＰ１及びＨレベルのダウン信号ＤＮ１を発生してチャージポンプ１３に出力する。
【００２８】
チャージポンプ１３は、周波数比較器１２からのアップ信号ＵＰ１及びダウン信号ＤＮ１に応じて、以下のように動作する。
（１）アップ信号ＵＰ１がＨレベルであり、かつダウン信号ＤＮ１がＬレベルである場合、チャージポンプ１３は、出力端子をハイインピーダンス状態にする。
（２）アップ信号ＵＰ１とダウン信号ＤＮ１とがともにＨレベルである場合、チャージポンプ１３は、所定の制御電流ＣＰＯＵＴ１をループフィルタ４０から引き込む。
（３）アップ信号ＵＰ１とダウン信号ＤＮ１とがともにＬレベルである場合、チャージポンプ１３は、所定の制御電流ＣＰＯＵＴ１をループフィルタ４０に吐き出す。
【００２９】
上述したように、周波数比較回路部１０は、制御信号ＦＬＯＣＫ１がＬレベルのときに、出力端子をハイインピーダンス状態にし、制御信号ＦＬＯＣＫ１がＨレベルのときに、制御電流ＣＰＯＵＴ１をループフィルタ４０に出力する。
【００３０】
次に、位相比較回路部２０について説明する。位相比較器２１は、電圧制御発振器５０からのクロック信号ＣＬＫ、及び外部機器（図示せず。）からのデータ信号ＤＡＴＡ並びに制御信号ＦＬＯＣＫ２を受信して、アップ信号ＵＰ２及びダウン信号ＤＮ２をチャージポンプ２２に出力する。制御信号ＦＬＯＣＫ２がＬレベルの場合、位相比較器２１は、Ｈレベルのアップ信号ＵＰ２及びＬレベルのダウン信号ＤＮ２をチャージポンプ２２に出力する。一方、制御信号ＦＬＯＣＫ２がＨレベルの場合、位相比較器２１は、クロック信号ＣＬＫの位相をデータ信号ＤＡＴＡの位相と比較する。クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡの位相と等しい場合、位相比較器２１は、クロック信号ＣＬＫに同期して、クロック信号ＣＬＫの信号レベルを反転した信号レベルでありかつパルス幅の等しいアップ信号ＵＰ２及びダウン信号ＤＮ２を発生してチャージポンプ２２に出力する。また、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡの位相よりも遅れている場合、位相比較器２１は、アップ信号ＵＰ２及びダウン信号ＤＮ２を発生してチャージポンプ２２に出力し、このとき、アップ信号ＵＰ２のパルス幅はダウン信号ＤＮ２のパルス幅よりも長く、かつアップ信号ＵＰ２及びダウン信号ＤＮ２がともにＬレベルである期間が、クロック信号ＣＬＫの位相とデータ信号ＤＡＴＡの位相とが等しい場合と比較して、位相差に対応する時間だけ長くなる。さらに、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡの位相よりも進んでいる場合、位相比較器２１は、アップ信号ＵＰ２及びダウン信号ＤＮ２を発生してチャージポンプ２２に出力し、このとき、アップ信号ＵＰ２のパルス幅はダウン信号ＤＮ２のパルス幅よりも短く、アップ信号ＵＰ２及びダウン信号ＤＮ２がともにＨレベルである期間が、クロック信号ＣＬＫの位相とデータ信号ＤＡＴＡの位相とが等しい場合と比較して、位相差に対応する時間だけ長くなる。また、データ信号ＤＡＴＡにエッジが存在せずクロック信号ＣＬＫのみが入力されたとき、すなわちデータ信号ＤＡＴＡのデータ長が２以上の場合、位相比較器２１は、Ｈレベルのアップ信号ＵＰ２及びＬレベルのダウン信号ＤＮ２をチャージポンプ２２に出力する。
【００３１】
チャージポンプ２２は、位相比較器２１からのアップ信号ＵＰ２及びダウン信号ＤＮ２に応じて、以下のように動作する。
（１）アップ信号ＵＰ２がＨレベルであり、かつダウン信号ＤＮ２がＬレベルである場合、チャージポンプ１３は、出力端子をハイインピーダンス状態にする。
（２）アップ信号ＵＰ２とダウン信号ＤＮ２とがともにＨレベルである場合、チャージポンプ１３は、所定の制御電流ＣＰＯＵＴ２をループフィルタ４０から引き込む。
（３）アップ信号ＵＰ２とダウン信号ＤＮ２とがともにＬレベルである場合、チャージポンプ１３は、所定の制御電流ＣＰＯＵＴ２をループフィルタ４０に吐き出す。
【００３２】
上述したように、位相比較器２１及びチャージポンプ２２において、制御信号ＦＬＯＣＫ２がＬレベルのときに、チャージポンプ２２の出力端子がハイインピーダンス状態になり、制御信号ＦＬＯＣＫ２がＨレベルでありかつデータ信号ＤＡＴＡのデータ長が２未満のときに、チャージポンプ２２が制御電流ＣＰＯＵＴ２をループフィルタ４０に出力し、制御信号ＦＬＯＣＫ２がＨレベルでありかつデータ信号ＤＡＴＡのデータ長が２以上のときに、チャージポンプ２２の出力端子がハイインピーダンス状態になる。
【００３３】
受信データ長測定回路３１は、電圧制御発振器５０からのクロック信号ＣＬＫ、及び外部機器（図示せず。）からのデータ信号ＤＡＴＡを受信し、データ信号ＤＡＴＡのエッジを検出してデータ信号ＤＡＴＡのデータ長を測定し、データ信号ＤＡＴＡのデータ長が所定の値（以下、期待値という。）以上のときにＨレベルの制御信号Ｓ１を入力電圧制御回路３２に出力する一方、データ信号ＤＡＴＡのデータ長が期待値未満のときにＬレベルの制御信号Ｓ１を入力電圧制御回路３２に出力する。
【００３４】
入力電圧制御回路３２は、制御信号Ｓ１がＬレベルのときに、出力端子をハイインピーダンス状態にする一方、制御信号Ｓ１がＨレベルのときに、クロック信号ＣＬＫに同期して、ループフィルタ４０に電流を吐き出す、又はループフィルタ４０から電流を引き込むことにより、制御電流ＣＰＯＵＴ３をループフィルタ４０に出力する。
【００３５】
上述したように、受信データ長測定回路３１及び入力電圧制御回路３２において、データ信号ＤＡＴＡのデータ長が期待値未満のときに、入力電圧制御回路３２の出力端子がハイインピーダンス状態になり、データ信号ＤＡＴＡのデータ長が期待値以上のときに、入力電圧制御回路３２が制御電流ＣＰＯＵＴ３をループフィルタ４０に出力する。
【００３６】
ループフィルタ４０は、周波数比較回路部１０から出力される制御電流ＣＰＯＵＴ１、及び位相比較回路部２０から出力される制御電流ＣＰＯＵＴ２並びに制御電流ＣＰＯＵＴ３を制御電圧に変換しかつ平滑して電圧制御発振器５０に出力する。電圧制御発振器５０は、入力される制御電圧に対応する周波数を有するクロック信号ＣＬＫを発生して出力する。
【００３７】
以下、受信データ長測定回路３１、及び入力電圧制御回路３２の構成及び動作について詳述する。
【００３８】
図２は、図１の受信データ長測定回路３１を示すブロック図である。受信データ長測定回路３１は、カウンタ３１１、データエッジ検出回路３１２、及び期待値比較回路３１３を備えて構成される。図２において、データエッジ検出回路３１２は、データ信号ＤＡＴＡの立ち上がりエッジ及び立ち下がりエッジを検出し、いずれかのエッジを検出すると、Ｈレベルのクリア信号ＣＬＲをカウンタ３１１に出力する。カウンタ３１１はリセット付きのアップカウンタであり、Ｈレベルのクリア信号ＣＬＲに基づいて計数値を１にリセットした後、電圧制御発振器５０からのクロック信号ＣＬＫのパルスを計数して計数値を示すカウント信号ＣＮＴを期待値比較回路３１３に出力する。期待値比較回路３１３は、カウント信号ＣＮＴを予め設定された期待値と比較して、カウント信号ＣＮＴの値が期待値以上の場合に、Ｈレベルの制御信号Ｓ１を入力電圧制御回路３２に出力する一方、カウント信号ＣＮＴの値が期待値未満の場合に、Ｌレベルの制御信号Ｓ１を入力電圧制御回路３２に出力する。
【００３９】
図３は、図２のデータエッジ検出回路３１２を示す回路図である。データエッジ検出回路３１２は、抵抗Ｒ１、コンデンサＣ１、バッファＢ１、エクスクルーシブオアゲートＸＯＲ１を備えて構成される。エクスクルーシブオアゲートＸＯＲ１は、データ信号ＤＡＴＡと接続点Ｐ１における信号レベルとのＸＯＲの演算結果を示すクリア信号ＣＬＲを発生して、カウンタ３１１に出力する。抵抗Ｒ１とコンデンサＣ１とは、ローパスフィルタを構成している。データ信号ＤＡＴＡがＬレベルからＨレベルに変化すると、接続点Ｐ１の電位が時定数にしたがって徐々に上昇し、Ｈレベルと判定されるまでの所定の間（Ｃ×Ｒ×α（ＣはコンデンサＣ１の容量、Ｒは抵抗Ｒ１の抵抗値、αは比例定数））、クリア信号がＨレベルとなる。一方、データ信号ＤＡＴＡがＨレベルからＬレベルに変化すると、接続点Ｐ１の電位が時定数にしたがって徐々に低下し、Ｌレベルと判定されるまでの所定の間（Ｃ×Ｒ×α）、クリア信号がＨレベルとなる。
【００４０】
図４は、期待値が２であるときの図２のカウンタ３１１及び期待値比較回路３１３を示す回路図である。カウンタ３１１は、ＤフリップフロップＦＦ１を備えて構成される。ＤフリップフロップＦＦ１は、入力端子Ｄに電源電圧ＶＣＣが入力され、クロック端子ＣＫに電圧制御発振器５０からのクロック信号ＣＬＫが入力され、リセット端子ＲＥＳにデータエッジ検出回路３１２からのクリア信号ＣＬＲが入力され、非反転出力端子からカウント信号ＣＮＴを期待値比較回路３１３に出力する。
【００４１】
電源電圧ＶＣＣは常にＨレベルであるので、ＤフリップフロップＦＦ１は、クロック信号ＣＬＫが入力されるごとに、非反転出力端子からＨレベルのカウント信号ＣＮＴを出力し、Ｈレベルのクリア信号ＣＬＲが入力されると、次のクロック信号ＣＬＫが入力されるまで非反転出力端子からＬレベルのカウント信号ＣＮＴを出力する。上述したように、クリア信号ＣＬＲは、データエッジ検出回路３１２がデータ信号ＤＡＴＡのエッジを検出したときにＨレベルとなるため、カウント信号ＣＮＴは、データ信号ＤＡＴＡのデータ長が２以上のときにＨレベルとなる。
【００４２】
期待値比較回路３１３はアンドゲートＡＮＤ１を備えて構成され、アンドゲートＡＮＤ１は、電源電圧ＶＣＣとカウンタ３１１からのカウント信号ＣＮＴとのＡＮＤの演算結果を示す制御信号Ｓ１を発生して入力電圧制御回路３２に出力する。ここで、電源電圧ＶＣＣは常にＨレベルであるので、カウント信号ＣＮＴがＨレベルのときに制御信号Ｓ１はＨレベルとなる一方、カウント信号ＣＮＴがＬレベルのときに制御信号Ｓ１はＬレベルとなる。したがって、制御信号Ｓ１は、データ信号ＤＡＴＡのデータ長が２以上のときに、Ｈレベルとなる。
【００４３】
図５は、図１の入力電圧制御回路３２を示す回路図である。入力電圧制御回路３２は、充放電制御部３２１と、充放電部３２２とを備えて構成される。
【００４４】
充放電制御部３２１は、アンドゲートＡＮＤ２と、ノットゲートＮＯＴ１と、ＳＲフリップフロップＦＦ２と、ナンドゲートＮＡＮＤ１と、バッファＢ２と、アンドゲートＡＮＤ３と、バッファＢ３とを備えて構成される。アンドゲートＡＮＤ２は、電圧制御発振器５０からのクロック信号ＣＬＫと、受信データ長測定回路３１からの制御信号Ｓ１とを入力し、ＡＮＤの演算結果を示す信号をＳＲフリップフロップＦＦ２のセット入力端子に出力するとともに、ノットゲートＮＯＴ１を介してＳＲフリップフロップＦＦ２のリセット入力端子に出力する。ＳＲフリップフロップＦＦ２は非反転出力端子からの信号をナンドゲートＮＡＮＤ１を介してバッファＢ２に出力するとともに、反転出力端子からの信号をアンドゲートＡＮＤ３を介してバッファＢ３に出力する。さらに、受信データ長測定回路３１からの制御信号Ｓ１はナンドゲートＮＡＮＤ１及びアンドゲートＡＮＤ３に入力される。バッファＢ２はアップ信号ＵＰ３を充放電部３２２に出力し、バッファＢ３はダウン信号ＤＮ３を充放電部３２２に出力する。
【００４５】
充放電部３２２は、電流Ｉｏｎを発生する定電流源３２３と、ＮＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４と、ＰＭＯＳＦＥＴＱ５，Ｑ６，Ｑ７とを備えて構成される。ＮＭＯＳＦＥＴＱ１とＱ２とはカレントミラー回路を構成し、ＮＭＯＳＦＥＴＱ１には電流Ｉｏｎが流れ、ＮＭＯＳＦＥＴＱ２には電流Ｉｏｎに対応する電流が流れる。また、ＮＭＯＳＦＥＴＱ１とＱ３とはカレントミラー回路を構成し、ＮＭＯＳＦＥＴＱ１には電流Ｉｏｎが流れ、ＮＭＯＳＦＥＴＱ３には電流Ｉｏｎに対応する電流が流れる。さらに、ＰＭＯＳＦＥＴＱ５とＱ６とはカレントミラー回路を構成し、ＰＭＯＳＦＥＴＱ５にはＮＭＯＳＦＥＴＱ２に流れる電流と等しい電流が流れ、ＰＭＯＳＦＥＴＱ６にはＰＭＯＳＦＥＴＱ５に流れる電流に対応する電流が流れる。またさらに、ＰＭＯＳＦＥＴＱ６，Ｑ７と、ＮＭＯＳＦＥＴＱ４，Ｑ３とは、電源電圧ＶＣＣとグランドとの間に直列に接続され、ＣＭＯＳインバータを構成し、充放電制御部３２１からのアップ信号ＵＰ３及びダウン信号ＤＮ３を受信して、詳細後述するように制御電流ＣＰＯＵＴ３をループフィルタ４０に出力する。
【００４６】
まず、制御信号Ｓ１がＬレベルのときの充放電制御部３２１の動作について説明する。制御信号Ｓ１がＬレベルの場合、クロック信号ＣＬＫの信号レベルにかかわらず、ＳＲフリップフロップＦＦ２のセット入力端子にはＬレベルの信号が入力され、リセット入力端子にはＨレベルの信号が入力される。よって、ＳＲフリップフロップＦＦ２は、非反転出力端子からＬレベルの信号を出力し、反転出力端子からＨレベルの信号を出力する。アップ信号ＵＰ３は、非反転出力端子の出力信号と制御信号Ｓ１との論理積の否定であるのでＨレベルである一方、ダウン信号ＤＮ３は、反転出力端子と制御信号Ｓ１との論理積であるのでＬレベルである。すなわち、制御信号Ｓ１がＬレベルの場合、アップ信号ＵＰ３はＨレベルであり、ダウン信号ＤＮ３はＬレベルである。
【００４７】
次に、制御信号Ｓ１がＨレベルのときの充放電制御部３２１の動作について説明する。制御信号Ｓ１がＨレベルの場合、ＳＲフリップフロップＦＦ２のセット入力端子には、クロック信号ＣＬＫと同じ信号レベルの信号が入力され、リセット入力端子にはクロック信号ＣＬＫを反転した信号レベルの信号が入力される。よって、ＳＲフリップフロップＦＦ２は、非反転出力端子からクロック信号ＣＬＫと同じ信号レベルの信号を出力し、反転出力端子からクロック信号ＣＬＫを反転した信号レベルの信号を出力する。アップ信号ＵＰ３は、非反転出力端子の出力信号と制御信号Ｓ１との論理積の否定であるのでクロック信号ＣＬＫを反転した信号レベルである一方、ダウン信号ＤＮ３は、反転出力端子と制御信号Ｓ１との論理積であるのでクロック信号ＣＬＫを反転した信号レベルである。すなわち、制御信号Ｓ１がＨレベルの場合、アップ信号ＵＰ３及びダウン信号ＤＮ３はともに、クロック信号ＣＬＫと同期して、クロック信号ＣＬＫを反転した信号レベルとなる。
【００４８】
充放電部３２２は、充放電制御部３２１からのアップ信号ＵＰ３及びダウン信号ＤＮ３に応じて、以下のように動作する。
（１）アップ信号ＵＰ３がＨレベルであり、かつダウン信号ＤＮ３がＬレベルである場合、ＰＭＯＳＦＥＴＱ７とＮＭＯＳＦＥＴＱ４とはともにオフとなり、出力端子がハイインピーダンス状態となる。
（２）アップ信号ＵＰ３とダウン信号ＤＮ３とがともにＨレベルである場合、ＰＭＯＳＦＥＴＱ７はオフ、ＮＭＯＳＦＥＴＱ４はオンとなり、ＮＭＯＳＦＥＴＱ４が、定電流源３２３からの電流を増減することにより、定電流源３２３が発生する電流Ｉｏｎに対応する電流をループフィルタ４０から引き込む。
（３）アップ信号ＵＰ３とダウン信号ＤＮ３とがともにＬレベルである場合、ＰＭＯＳＦＥＴＱ７はオン、ＮＭＯＳＦＥＴＱ４はオフとなり、ＰＭＯＳＦＥＴＱ７が、定電流源３２３からの電流を増減することにより、定電流源３２３が発生する電流Ｉｏｎに対応する電流をループフィルタ４０に吐き出す。
【００４９】
上述したように構成したので、クロックリカバリ回路１は以下のように動作する。まず、周波数比較回路部１０にＨレベルの制御信号ＦＬＯＣＫ１が入力され、かつ位相比較回路部２０にＬレベルの制御信号ＦＬＯＣＫ２が入力されて、周波数比較回路部１０、ループフィルタ４０、及び電圧制御発振器５０で構成されるループにより、クロック信号ＣＬＫの位相が基準クロック信号Ｆｒの位相に同期するように制御される。次いで、周波数比較回路部１０にＬレベルの制御信号ＦＬＯＣＫ１が入力され、かつ位相比較回路部２０にＨレベルの制御信号ＦＬＯＣＫ２が入力される。データ信号ＤＡＴＡのデータ長が２未満であるとき、位相比較器２１，チャージポンプ２２、ループフィルタ４０、及び電圧制御発振器５０で構成されるループにより、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡの位相に同期するように制御される。一方、データ信号ＤＡＴＡのデータ長が２以上であるとき、受信データ長測定回路３１、入力電圧制御回路３２、ループフィルタ４０、及び電圧制御発振器５０で構成されるループにより、クロック信号ＣＬＫの位相が維持されるように制御される。
【００５０】
図６は、期待値が２であるときのクロックリカバリ回路１の動作を示すタイミングチャートである。ここでは、周波数比較回路部１０にＬレベルの制御信号ＦＬＯＣＫ１が入力され、かつ位相比較回路部２０にＨレベルの制御信号ＦＬＯＣＫ２が入力されているとする。時刻ｔ１から時刻ｔ４までの期間において、データ信号ＤＡＴＡのデータ長は２未満である。したがって、時刻ｔ１，ｔ２，ｔ３において、クリア信号ＣＬＲが、クロック信号ＣＬＫに同期してＨレベルとなるので、時刻ｔ１から時刻ｔ４まで期間において、制御信号Ｓ１はＬレベルであり、アップ信号ＵＰ３はＨレベルであり、ダウン信号ＤＮ３はＬレベルであるので、入力電圧制御回路３２の出力端子はハイインピーダンス状態である。一方、時刻ｔ１から時刻ｔ４まで期間において、位相比較器２１がアップ信号ＵＰ２及びダウン信号ＤＮ２を発生して、チャージポンプ２２が制御電流ＣＰＯＵＴ２をループフィルタ４０に出力する。したがって、時刻ｔ１から時刻ｔ４まで期間において、位相比較器２１、チャージポンプ２２、ループフィルタ４０、及び電圧制御発振器５０で構成されるループにより、クロック信号ＣＬＫの位相がデータ信号ＤＡＴＡの位相に同期するように制御される。
【００５１】
時刻ｔ４において、データ信号ＤＡＴＡのデータ長が２以上になり、この状態が時刻ｔ５まで継続する。したがって、時刻ｔ４から時刻ｔ５までの期間において、クリア信号ＣＬＲはＬレベルとなり、時刻ｔ４でのクロック信号ＣＬＫの立ち上がりエッジに応答して制御信号Ｓ１がＨレベルとなり、入力電圧制御回路３２がアップ信号ＵＰ３及びダウン信号ＤＮ３をクロック信号ＣＬＫに同期して変化させ、制御電流ＣＰＯＵＴ３を出力する。一方、時刻ｔ４から時刻ｔ５まで期間において、位相比較器２１はＨレベルのアップ信号ＵＰ２及びＬレベルのダウン信号ＤＮ２を発生し、チャージポンプ２２の出力端子はハイインピーダンス状態である。したがって、時刻ｔ４から時刻ｔ５までの期間において、受信データ長測定回路３１、入力電圧制御回路３２、ループフィルタ４０、及び電圧制御発振器５０で構成されるループにより、クロック信号ＣＬＫの位相が維持されるように制御される。
【００５２】
時刻ｔ５において、データ信号ＤＡＴＡに立ち上がりエッジが発生し、データ信号ＤＡＴＡのデータ長が２未満になるので、時刻ｔ５から時刻ｔ６までの期間において、クロックリカバリ回路１は、上述した時刻ｔ１から時刻ｔ４における動作と同様に動作する。さらに、時刻ｔ６において、データ信号ＤＡＴＡのデータ長が２以上になるので、時刻ｔ６以降の期間において、クロックリカバリ回路１は、上述した時刻ｔ４から時刻ｔ５における動作と同様に動作する。
【００５３】
以上説明したように、第１の実施形態によれば、データ信号ＤＡＴＡのデータ長が２以上のときに、受信データ長測定回路３１が、Ｈレベルの制御信号Ｓ１を出力し、入力電圧制御回路３２が制御電流ＣＰＯＵＴ３をループフィルタ４０に出力し、ループフィルタ４０を介して制御電圧を電圧制御発振器５０に入力するので、データ信号ＤＡＴＡのデータ長が２以上のときに、電圧制御発振器５０への制御電圧がハイインピーダンス状態になることを回避することができ、かつデータ信号ＤＡＴＡとクロック信号ＣＬＫとの位相のずれがクロックリカバリ回路１の位相調整可能範囲を越えることを回避することができ、クロックリカバリ回路１のデータ受信の耐性を向上させることができる。
【００５４】
なお、第１の実施形態では、チャージポンプ１３、チャージポンプ２２、及び入力電圧制御回路３２が、それぞれ制御電流ＣＰＯＵＴ１，ＣＰＯＵＴ２，ＣＰＯＵＴ３を発生してループフィルタ４０に出力し、ループフィルタ４０が入力された制御電流を制御電圧に変換しかつ平滑して電圧制御発振器５０に出力するように構成したが、本発明はこれに限らず、チャージポンプ１３、チャージポンプ２２、及び入力電圧制御回路３２が、それぞれ制御信号又は制御電圧を発生してループフィルタ４０に出力し、ループフィルタ４０が入力された制御信号又は制御電圧を平滑して電圧制御発振器５０に出力するように構成してもよい。
【００５５】
また、第１の実施形態では、期待値が２であるが、本発明はこれに限らず、期待値が２以上であってもよい。
【００５６】
第２の実施形態．
図７は、本発明の第２の実施形態に係る受信データ長測定回路３１ａを示す回路図である。受信データ長測定回路３１ａ以外の構成要素は、第１の実施形態と同様であって、その説明を省略する。受信データ長測定回路３１ａは、カウンタ３１１と、データエッジ検出回路３１２と、期待値比較回路３１３ａとを備えて構成される。カウンタ３１１及びデータエッジ検出回路３１２は、第１の実施形態と同様である。期待値比較回路３１３ａは、第１の実施形態の期待値比較回路３１３と比較して、外部機器（図示せず。）からの設定信号ＳＥＴ１に基づいて期待値の値を変更して設定する点が異なる。制御信号ＳＥＬ１は期待値を示すＮビットの信号で構成され、期待値比較回路３１３ａに入力された後デコードされて期待値として設定される。
【００５７】
以上説明したように、第２の実施形態によれば、第１の実施形態と同様の作用効果を有する。さらに、第２の実施形態によれば、受信データ長測定回路３１ａは、外部機器からの設定信号ＳＥＴ１に基づいて期待値を任意の値に変更して設定するので、受信データ長測定回路３１、入力電圧制御回路３２、ループフィルタ４０、及び電圧制御発振器５０で構成されるループによるクロック信号ＣＬＫの位相制御を開始するときのデータ信号ＤＡＴＡのデータ長を調節することができる。
【００５８】
第３の実施形態．
図９は、本発明の第３の実施形態に係る入力電圧制御回路３２ａを示す回路図である。入力電圧制御回路３２ａ以外の構成要素は、第１の実施形態と同様であって、その説明を省略する。入力電圧制御回路３２ａは、充放電制御部３２１と、充放電部３２２ａとを備えて構成される。充放電制御部３２１は、第１の実施形態と同様である。充放電部３２２ａは、第１の実施形態の充放電部３２２と比較して、定電流源３２３ａが外部機器（図示せず。）からの設定信号ＳＥＴ２に基づいて電流Ｉｏｎを変更して設定する点が異なる。設定信号ＳＥＴ２は、電流Ｉｏｎを示すＮビットの信号で構成され、定電流源３２３ａに入力された後デコードされて電流Ｉｏｎとして設定される。
【００５９】
以上説明したように、第３の実施形態によれば、第１の実施形態と同様の作用効果を有する。さらに、第３の実施形態によれば、入力電圧制御回路３２ａは、外部機器からの設定信号ＳＥＴ２に基づいて定電流源３２３からの電流Ｉｏｎを任意の値に変更して設定するので、受信データ長測定回路３１、入力電圧制御回路３２、ループフィルタ４０、及び電圧制御発振器５０で構成されるループのループゲインを調整することができ、該ループによってクロック信号ＣＬＫの位相を制御するときの精度を微調整することができる。
【００６０】
なお、第１の実施形態において、受信データ長測定回路３１、及び入力電圧制御回路３２に代えて、第２の実施形態で用いた受信データ長測定回路３１ａ、及び第３の実施形態で用いた入力電圧制御回路３２ａを使用してもよい。この場合のクロックリカバリ回路は、第１の実施形態、第２の実施形態、及び第３の実施形態と同様の作用効果を有する。
【産業上の利用可能性】
【００６１】
以上詳述したように、本発明に係るクロックリカバリ回路によれば、データ信号のデータ長を測定し、データ長を所定の期待値と比較して、データ長が期待値以上の場合に、所定の第３の制御信号を出力する受信データ長測定手段と、上記第３の制御信号に応じた第４の制御信号を発生して平滑回路部を介して電圧制御発振回路部に出力する入力電圧制御手段とを備えたので、データ信号のデータ長が期待値以上のときに、電圧制御発振回路部への制御信号がハイインピーダンス状態になることを回避することができ、かつデータ信号とクロック信号との位相のずれがクロックリカバリ回路の位相調整可能範囲を越えることを回避することができ、クロックリカバリ回路のデータ受信の耐性を向上させることができる。
【００６２】
また、本発明に係るクロックリカバリ回路によれば、受信データ長測定手段は、少なくとも１つの第１の設定信号に基づいて上記期待値を変更して設定するので、受信データ長測定回路、入力電圧制御回路、平滑回路部、及び電圧制御発振回路部で構成されるループによるクロック信号の位相制御を開始するときのデータ信号のデータ長を調節することができる。
【００６３】
さらに、本発明に係るクロックリカバリ回路によれば、入力電圧制御手段は、少なくとも１つの第２の設定信号に基づいて定電流源からの電流を変更して設定するので、受信データ長測定回路、入力電圧制御回路、平滑回路部、及び電圧制御発振回路部で構成されるループのループゲインを調整することができ、該ループによってクロック信号の位相を制御するときの精度を微調整することができる。
【符号の説明】
【００６４】
１…クロックリカバリ回路、
１０…周波数比較回路部、
１１…分周器、
１２…周波数比較器、
１３…チャージポンプ、
２０…位相比較回路部、
２１…位相比較器、
２２…チャージポンプ、
３１，３１ａ…受信データ長測定回路、
３２，３２ａ…入力電圧制御回路、
４０…ループフィルタ、
５０…電圧制御発振器、
３１１…カウンタ、
３１２…データエッジ検出回路、
３１３，３１３ａ…期待値比較回路、
３２１…充放電制御部、
３２２，３２２ａ…充放電部、
３２３，３２３ａ…定電流源、
ＡＮＤ１，ＡＮＤ２，ＡＮＤ３…アンドゲート、
Ｂ１，Ｂ２，Ｂ３…バッファ、
Ｃ１…コンデンサ、
ＣＬＫ…クロック信号、
ＣＬＲ…クリア信号、
ＣＮＴ…カウント信号、
ＣＰＯＵＴ１，ＣＰＯＵＴ２，ＣＰＯＵＴ３…制御電流、
ＤＡＴＡ…データ信号、
ＤＮ１，ＤＮ２，ＤＮ３…ダウン信号、
ＦＦ１…Ｄフリップフロップ、
ＦＦ２…ＳＲフリップフロップ、
ＦＬＯＣＫ１，ＦＬＯＣＫ２…制御信号、
Ｆｒ…基準クロック信号、
Ｆｖ…クロック信号、
Ｉｏｎ…電流、
ＮＡＮＤ１…ナンドゲート、
ＮＯＴ１…ノットゲート、
Ｐ１…接続点、
Ｑ１，Ｑ２，Ｑ３，Ｑ４…ＮＭＯＳＦＥＴ、
Ｑ５，Ｑ６，Ｑ７…ＰＭＯＳＦＥＴ、
Ｒ１…抵抗、
Ｓ１…制御信号、
ＳＥＴ１，ＳＥＴ２…設定信号、
ＵＰ１，ＵＰ２，ＵＰ３…アップ信号、
ＸＯＲ１…エクスクルーシブオアゲート。
【先行技術文献】
【特許文献】
【００６５】
【特許文献１】特許第３９３９５７４号公報。
【特許文献２】特開２００８−２６３５０９号公報。
【図１】
2011199378.tif 000003
【図２】
2011199378.tif 000004
【図３】
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【図４】
2011199378.tif 000006
【図５】
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【図６】
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【図７】
2011199378.tif 000009
【図８】
2011199378.tif 000010
【図９】
2011199378.tif 000011
【図１０】
2011199378.tif 000012
【図１１】
2011199378.tif 000013