(57)【要約】【課題】制御ゲートが占有する面積を大幅に減らし、ＰＭＯＳメモリ回路の密度を大幅に向上させることができるボトムポリ制御ゲートを使用するＰＭＯＳフラッシュセルを提供する。【解決手段】２つのトランジスタのＰＭＯＳメモリセルは、ＳＧ−ＰＭＯＳ１５０ａ、ＦＧ−ＰＭＯＳ１５０ｂ及び制御ゲート１２５を備える。ＳＧ−ＰＭＯＳ１５０ａは、ｎ型ウェル１１０中に設けられたドレイン及びソースを有する。ＦＧ−ＰＭＯＳ１５０ｂは、ｎ型ウェル１１０中に設けられたソース及びドレインを有する。ＳＧ−ＰＭＯＳ１５０ａのドレインとＦＧ−ＰＭＯＳ１５０ｂのソースとは同じである。制御ゲート１２５は、第１のポリシリコン層からなり、アイソレーション構造１１５上に形成され、ＦＧ−ＰＭＯＳ１５０ｂの浮遊ゲート１３５ｂの延伸部分と重畳する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＳＧ−ＰＭＯＳ、ＦＧ−ＰＭＯＳ及び制御ゲートを備える２つのトランジスタのＰＭＯＳメモリセルであって、
前記ＳＧ−ＰＭＯＳは、ｎ型ウェル中に設けられたドレイン及びソースを有し、
前記ＦＧ−ＰＭＯＳは、前記ｎ型ウェル中に設けられたソース及びドレインを有し、前記ＳＧ−ＰＭＯＳの前記ドレインと前記ＦＧ−ＰＭＯＳの前記ソースとが同じであり、
前記制御ゲートは、第１のポリシリコン層からなり、アイソレーション構造上に形成され、前記ＦＧ−ＰＭＯＳの浮遊ゲートの延伸部分と重畳することを特徴とする２つのトランジスタのＰＭＯＳメモリセル。
【請求項２】
前記選択ゲート（ＳＧ）及び前記浮遊ゲート（ＦＧ）は、第２のポリシリコン層からなることを特徴とする請求項１に記載の２つのトランジスタのＰＭＯＳメモリセル。
【請求項３】
前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであることを特徴とする請求項１に記載の２つのトランジスタのＰＭＯＳメモリセル。
【請求項４】
複数のＳＧ−ＰＭＯＳ、複数のＦＧ−ＰＭＯＳ及び制御ゲートを備える２つのトランジスタのＰＭＯＳメモリアレイであって、
前記複数のＳＧ−ＰＭＯＳは、選択ゲート、ドレイン及びソースをそれぞれ有し、
前記複数のＦＧ−ＰＭＯＳは、浮遊ゲート、ソース及びドレインを有し、前記ＳＧ−ＰＭＯＳの前記ドレインと前記ＦＧ−ＰＭＯＳの前記ソースとが同じであり、
前記制御ゲートは、第１のポリシリコン層からなり、アイソレーション構造上に形成され、前記ＦＧ−ＰＭＯＳの前記浮遊ゲートの延伸部分と重畳することを特徴とする２つのトランジスタのＰＭＯＳメモリアレイ。
【請求項５】
前記制御ゲートの末端は、接触点を有することを特徴とする請求項４に記載の２つのトランジスタのＰＭＯＳメモリアレイ。
【請求項６】
前記選択ゲート及び前記浮遊ゲートは、第２のポリシリコン層からなることを特徴とする請求項４に記載の２つのトランジスタのＰＭＯＳメモリアレイ。
【請求項７】
前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであることを特徴とする請求項４に記載の２つのトランジスタのＰＭＯＳメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＭＯＳフラッシュメモリに関し、特に、ＭＴＰ（Ｍｕｌｔｉｐｌｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）−ＰＭＯＳフラッシュメモリに関する。
【背景技術】
【０００２】
単一ポリ不揮発性ＥＥＰＲＯＭセルは、１層だけのポリシリコン層を含むため、メモリセル及びそれに関連するロジック回路は、同じ半導体製造工程を利用して製造することができる。単一のポリセルは、浮遊ゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）及び埋込制御ゲート（ｂｕｒｉｅｄ  ｃｏｎｔｒｏｌ  ｇａｔｅ）を含む。浮遊ゲートは、メモリセルのソース領域とドレイン領域との間のチャネル領域に重畳されている。埋込制御ゲートは、ＭＯＳキャパシタと同様に、浮遊ゲートと容量結合されている。初期の単一ポリメモリセルは、主にＮＭＯＳ技術により製造されていたが、最新の半導体技術では、ＰＭＯＳ単一ポリ浮遊ゲートメモリセル（ＰＭＯＳ  ｓｉｎｇｌｅ−ｐｏｌｙ  ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｍｅｍｏｒｙ  ｃｅｌｌ）が開発されている（例えば、特許文献１など）。
【０００３】
また、特許文献２では、第２のｎ型ウェルの中に制御ゲートを形成することにより、浮遊ゲートトランジスタ及び選択ゲートトランジスタが位置する箇所で、制御ゲートと第１のｎ型ウェルとを電気的に分離し、単一ポリＥＥＰＲＯＭセルの機能をさらに向上させている。しかし、メモリセルを電気的に消去する場合、制御ゲートの面積が大きいため、密度の向上には限界がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５７３６７６４号明細書
【特許文献２】米国特許第７０７８７６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ＰＭＯＳセルの制御ゲートが、絶縁構造上に設けられたポリシリコン層からなるため、制御ゲートが占有する面積を大幅に減らし、ＰＭＯＳメモリ回路の密度を大幅に向上させることができるボトムポリ制御ゲートを使用するＰＭＯＳフラッシュセルを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の第１の観点に係る２つのトランジスタのＰＭＯＳメモリセルは、
ＳＧ−ＰＭＯＳ、ＦＧ−ＰＭＯＳ及び制御ゲートを備える２つのトランジスタのＰＭＯＳメモリセルであって、
前記ＳＧ−ＰＭＯＳは、ｎ型ウェル中に設けられたドレイン及びソースを有し、
前記ＦＧ−ＰＭＯＳは、前記ｎ型ウェル中に設けられたソース及びドレインを有し、前記ＳＧ−ＰＭＯＳの前記ドレインと前記ＦＧ−ＰＭＯＳの前記ソースとが同じであり、
前記制御ゲートは、第１のポリシリコン層からなり、アイソレーション構造上に形成され、前記ＦＧ−ＰＭＯＳの浮遊ゲートの延伸部分と重畳することを特徴とする。
【０００７】
前記選択ゲート（ＳＧ）及び前記浮遊ゲート（ＦＧ）は、第２のポリシリコン層からなってもよい。
【０００８】
前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであってもよい。
【０００９】
上記目的を達成するために、本発明の第２の観点に係る２つのトランジスタのＰＭＯＳメモリアレイは、
複数のＳＧ−ＰＭＯＳ、複数のＦＧ−ＰＭＯＳ及び制御ゲートを備える２つのトランジスタのＰＭＯＳメモリアレイであって、
前記複数のＳＧ−ＰＭＯＳは、選択ゲート、ドレイン及びソースをそれぞれ有し、
前記複数のＦＧ−ＰＭＯＳは、浮遊ゲート、ソース及びドレインを有し、前記ＳＧ−ＰＭＯＳの前記ドレインと前記ＦＧ−ＰＭＯＳの前記ソースとが同じであり、
前記制御ゲートは、第１のポリシリコン層からなり、アイソレーション構造上に形成され、前記ＦＧ−ＰＭＯＳの前記浮遊ゲートの延伸部分と重畳することを特徴とする。
【００１０】
前記制御ゲートの末端は、接触点を有してもよい。
【００１１】
前記選択ゲート及び前記浮遊ゲートは、第２のポリシリコン層からなってもよい。
【００１２】
前記アイソレーション構造は、フィールド酸化膜又はシャロートレンチアイソレーションであってもよい。
【発明の効果】
【００１３】
本発明のボトムポリ制御ゲートを使用するＰＭＯＳフラッシュセルは、ＰＭＯＳセルの制御ゲートが、絶縁構造上に設けたポリシリコン層からなるため、制御ゲートが占有する面積を大幅に減らし、ＰＭＯＳメモリ回路の密度を大幅に向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係るＭＴＰ−２Ｔ−ＰＭＯＳフラッシュセルを示す平面図である。
【図２】図１の線ＩＩ−ＩＩに沿ったＭＴＰ−２Ｔ−ＰＭＯＳフラッシュセルを示す断面図である。
【発明を実施するための形態】
【００１５】
図１は、本発明の一実施形態に係るＭＴＰ（Ｍｕｌｔｉｐｌｅ−Ｔｉｍｅ−Ｐｒｏｇｒａｍｍｉｎｇ）−２Ｔ（ｔｗｏ−ｔｒａｎｓｉｓｔｏｒ）−ＰＭＯＳフラッシュセル１００を示す平面図である。図１に示すように、各ＭＴＰ−２Ｔ−ＰＭＯＳフラッシュセル１００は、ＳＧ（Ｓｅｌｅｃｔｉｖｅ  Ｇａｔｅ）−ＰＭＯＳ１５０ａ及びＦＧ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）−ＰＭＯＳ１５０ｂを有する。ＳＧ−ＰＭＯＳ１５０ａは選択ゲート１３５ａを有し、ＦＧ−ＰＭＯＳ１５０ｂは浮遊ゲート１３５ｂを有する。
【００１６】
第１のＰ＋ドープ領域１４０ａは、ＳＧ−ＰＭＯＳ１５０ａのソースとして用い、第２のＰ＋ドープ領域１４０ｂは、ＳＧ−ＰＭＯＳ１５０ａのドレインとして用いる。同様に、第２のＰ＋ドープ領域１４０ｂは、ＦＧ−ＰＭＯＳ１５０ｂのソースとして用い、第３のＰ＋ドープ領域１４０ｃは、ＦＧ−ＰＭＯＳ１５０ｂのドレインとして用いる。第１のＰ＋ドープ領域１４０ａ、第２のＰ＋ドープ領域１４０ｂ及び第３のＰ＋ドープ領域１４０ｃのそれぞれはｎ型ウェル１１０中に位置する。
【００１７】
制御ゲート１２５は、アイソレーション構造１１５上に形成され、ｎ型ウェル１１０と電気的に分離されている。アイソレーション構造１１５は、例えば、フィールド酸化膜（Ｆｉｅｌｄ  Ｏｘｉｄｅ  Ｌａｙｅｒ：ＦＯＸ）又はシャロートレンチアイソレーション（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）でもよい。制御ゲート１２５、選択ゲート１３５ａ、第１のＰ＋ドープ領域１４０ａ及び第３のＰ＋ドープ領域１４０ｃは、他の金属相互接続構造と電気的に接続するために用いる接触点１５５，１６０，１６５，１７０をそれぞれ有する。
【００１８】
図２は、図１の線ＩＩ−ＩＩに沿ったＭＴＰ−２Ｔ−ＰＭＯＳフラッシュセルを示す断面図である。図２に示すように、制御ゲート１２５は、アイソレーション構造１１５上に形成した第１のポリシリコン層からなる。続いて、制御ゲート１２５上に第２の誘電体層１３０を形成し、制御ゲート１２５と浮遊ゲート１３５ｂとを電気的に分離する。
【００１９】
ＳＧ−ＰＭＯＳ１５０ａ及びＦＧ−ＰＭＯＳ１５０ｂのそれぞれは、ｐ型基板１０５中のｎ型ウェル１１０内に形成されている。選択ゲート１３５ａ及び浮遊ゲート１３５ｂは、第２のポリシリコン層からなり、第１の誘電体層１２０によりｎ型ウェルと電気的に分離されている。
【００２０】
上述のＭＴＰ−２Ｔ−ＰＭＯＳフラッシュセルのプログラム／消去／リードなどの動作については、上述した制御ゲートの新しい設計によっても変わらないため、ここでは詳しく述べない。
【００２１】
上述の実施形態から分かるように、制御ゲートは、分離したｎ型ウェル内の拡散領域の替わりに、アイソレーション構造上に形成されたポリシリコン層からなるため、従来の非常に大きなｎ型ウェル−ｎ型ウェル・アイソレーションレイアウト方式（Ｎ−ｗｅｌｌ−ｔｏ−Ｎ−ｗｅｌｌ  ｉｓｏｌａｔｉｏｎ  ｌａｙｏｕｔ  ｒｕｌｅ）を、非常に小さなポリ−拡散領域レイアウト方式（ｐｏｌｙ−ｔｏ−ｄｉｆｆｕｓｉｏｎ  ｌａｙｏｕｔ  ｒｕｌｅ）で代替することができる。そのため、ユニットメモリセルの占有面積を約２０％減らすことができる。
【００２２】
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を逸脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
【符号の説明】
【００２３】
１００  ＰＭＯＳフラッシュセル
１０５  ｐ型基板
１１０  ｎ型ウェル
１１５  アイソレーション構造
１２０  第１の誘電体層
１２５  制御ゲート
１３０  第２の誘電体層
１３５ａ  選択ゲート
１３５ｂ  浮遊ゲート
１４０ａ  第１のＰ＋ドープ領域
１４０ｂ  第２のＰ＋ドープ領域
１４０ｃ  第３のＰ＋ドープ領域
１５０ａ  ＳＧ−ＰＭＯＳ
１５０ｂ  ＦＧ−ＰＭＯＳ
１５５  接触点
１６０  接触点
１６５  接触点
１７０  接触点
【図１】
2011199240.tif 000003
【図２】
2011199240.tif 000004