(57)【要約】【課題】試験装置の回路規模を低減する。【解決手段】被試験デバイスを試験する試験装置であって、それぞれが被試験デバイスと信号を受け渡す複数のチャネルと、複数のチャネルに対応する複数の信号を処理する信号処理回路とを備え、信号処理回路は、複数の信号を、予め定められたチャネルの順番で時分割に選択する入力セレクタと、入力セレクタが選択した信号に応じた信号を出力する処理部と、複数のチャネルに対応して設けられ、それぞれ信号を格納する複数の保持部と、処理部が出力するそれぞれの信号を、複数の保持部のうち、予め定められたチャネルの順番に応じた保持部に格納する出力セレクタとを有する試験装置を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
それぞれが前記被試験デバイスと信号を受け渡す複数のチャネルと、
前記複数のチャネルに対応する複数の信号を処理する信号処理回路と、
を備え、
前記信号処理回路は、
前記複数の信号を、予め定められたチャネルの順番で時分割に選択する入力セレクタと、
前記入力セレクタが選択した信号に応じた信号を出力する処理部と、
前記処理部が処理した信号を格納する保持部と
を有する試験装置。
【請求項２】
前記保持部は、前記複数のチャネルのそれぞれに対応して設けられ、
前記信号処理回路は、前記処理部が出力するそれぞれの信号を、複数の前記保持部のうち、前記予め定められたチャネルの順番に応じた前記保持部に格納する出力セレクタと
を有する請求項１に記載の試験装置。
【請求項３】
前記信号処理回路は、前記複数のチャネルに対応する複数の条件信号に応じて、前記複数のチャネルを制御する複数の制御信号を生成し、
前記入力セレクタは、前記複数の条件信号を、前記予め定められたチャネルの順番で時分割に選択し、
前記処理部は、前記入力セレクタが選択した条件信号の値に応じた制御信号を出力するシーケンサを含む
請求項２に記載の試験装置。
【請求項４】
前記入力セレクタは、前記シーケンサが前記制御信号の値を決定するのに要する最小単位毎に、選択する前記条件信号を切り替えて前記シーケンサに入力する
請求項３に記載の試験装置。
【請求項５】
それぞれの前記チャネルは、それぞれの前記チャネルの動作状態を切り替えるスイッチを有し、
前記複数の保持部のそれぞれは、格納した前記制御信号に応じて、対応する前記スイッチを制御する
請求項３または４に記載の試験装置。
【請求項６】
前記入力セレクタは、前記複数のチャネルが出力する複数の出力信号を、予め定められたチャネルの順番で時分割に選択し、
前記処理部は、前記入力セレクタが選択した出力信号に対して予め定められた演算を行って出力する演算回路を含む
請求項２に記載の試験装置。
【請求項７】
前記チャネル毎に設けられ、対応する前記出力信号をデジタル信号に変換するＡＤ変換部を更に備え、
前記入力セレクタは、それぞれの前記ＡＤ変換部が出力する前記デジタル信号を、前記予め定められたチャネルの順番で時分割に選択する
請求項６に記載の試験装置。
【請求項８】
前記信号処理回路は、前記複数のチャネルのうち、動作しない前記チャネルがある場合に、前記予め定められたチャネルの順番から当該チャネルを除外して前記入力セレクタを動作させる時分割制御部を更に有する
請求項１から７のいずれか一項に記載の試験装置。
【請求項９】
複数の信号を処理する信号処理回路であって、
前記複数の信号を、予め定められた順番で時分割に選択する入力セレクタと、
前記入力セレクタが選択した信号に応じた信号を出力する処理部と、
前記処理部が処理した信号を格納する保持部と
を備える信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および信号処理回路に関する。
【背景技術】
【０００２】
従来、半導体回路等の被試験デバイスを試験する試験装置が知られている。試験装置は、被試験デバイスの複数のピンに対応して、複数の試験チャネルを有する。それぞれの試験チャネルには、試験チャネルの被制御回路を制御するシーケンサが設けられる。例えばシーケンサは、被試験デバイスに入力する試験信号のパターンを発生する。それぞれの試験チャネルに設けられた波形成形器は、当該パターンにより制御され、試験信号の波形を成形する（例えば、特許文献１参照）。
特許文献１  特開２００７−１０３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
近年の被試験デバイスのピン数の増大により、試験装置における試験チャネル数が増大している。上述したように、試験チャネル毎にシーケンサを設けると、各試験チャネルの回路規模が大きいので、試験チャネル数の増大により、試験装置の回路規模が顕著に増大してしまう。
【０００４】
同様に、各試験チャネルが測定した信号を処理する回路も、試験チャネル毎に設けられている。例えば、各試験チャネルが測定した信号を補正する補正回路も、試験チャネル毎に設けられている。このため、試験チャネル数の増大により、試験装置の回路規模が顕著に増大してしまう。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、それぞれが被試験デバイスと信号を受け渡す複数のチャネルと、複数のチャネルに対応する複数の信号を処理する信号処理回路とを備え、信号処理回路は、複数の信号を、予め定められたチャネルの順番で時分割に選択する入力セレクタと、入力セレクタが選択した信号に応じた信号を出力する処理部と、前記処理部が出力する信号を格納する保持部とを有する試験装置を提供する。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】試験装置２００の構成例を示す。
【図２】信号処理回路１００の構成例を示す。
【図３】処理部１２０における動作パターンの表を示す。
【図４】処理部１２０における動作例のタイミングチャートを示す。
【図５Ａ】それぞれのチャネル２０−ｋに対応する条件信号の一例を示す。
【図５Ｂ】信号処理回路１００の動作例のタイミングチャートを示す。
【図６】信号処理回路１００の他の構成例を示す。
【図７】図６に示した信号処理回路１００の動作例のタイミングチャートを示す。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、試験装置２００の構成例を示す。試験装置２００は、半導体回路等の被試験デバイス３００を試験する装置であって、テスタ制御部１０、複数のチャネル２０−１〜２０−ｎ（ただし、ｎは２以上の整数）および信号処理回路１００を備える。それぞれのチャネル２０−ｋ（ただし、ｋは１からｎの整数）は、被試験デバイス３００と信号を受け渡し、被試験デバイス３００を試験する。
【００１０】
それぞれのチャネル２０−ｋは、チャネル２０−ｋの内部回路を制御する信号および被試験デバイス３００を試験する信号等を生成する。また、それぞれのチャネル２０−ｋは、チャネル２０−ｋの内部で生成した信号および外部から与えられる信号を処理する。
【００１１】
テスタ制御部１０は、それぞれのチャネル２０−ｋを制御する。例えばテスタ制御部１０は、それぞれのチャネル２０−ｋを同期して動作させるべく、それぞれのチャネル２０−ｋを制御する。
【００１２】
信号処理回路１００は、複数のチャネル２０−１〜２０−ｎに対応する複数の信号を処理する。当該複数の信号は、テスタ制御部１０からそれぞれのチャネル２０−ｋに入力すべき制御信号であってよく、それぞれのチャネル２０−ｋにおいて応答信号を測定した測定信号であってよく、それぞれのチャネル２０−ｋの内部で生成される内部信号であってもよい。信号処理回路１００は、処理した信号を対応するチャネル２０−ｋに入力してよく、メモリ等に格納してもよい。
【００１３】
信号処理回路１００は、複数のチャネル２０−１〜２０−ｎに共通して設けられる。信号処理回路１００は、複数のチャネル２０−１〜２０−ｎに対応する複数の信号を、予め定められたチャネルの順番で時分割に処理する。このため、それぞれのチャネル２０−ｋは信号処理回路と同様の機能の回路を有さずともよく、それぞれのチャネル２０−ｋの回路規模を低減することができる。
【００１４】
信号処理回路１００は、それぞれのチャネル２０−ｋにおいて処理すべき信号のうち、処理周波数が所定の周波数以下でもよい信号を処理してよい。この場合、それぞれのチャネル２０−ｋには、処理周波数が当該所定の周波数より大きい必要がある信号を処理する処理回路を有してよい。この場合でも、それぞれのチャネル２０−ｋに低速用の処理回路を設けなくともよいので、それぞれのチャネル２０−ｋの回路規模を低減することができる。
【００１５】
図２は、信号処理回路１００の構成例を示す。本例の信号処理回路１００は、入力セレクタ１１０、処理部１２０、出力セレクタ１３０、時分割制御部１４０および複数の保持部１５０−１〜１５０−ｎを有する。複数の保持部１５０−１〜１５０−ｎは、複数のチャネル２０−１〜２０−ｎに対応して設けられ、入力される信号をそれぞれ格納する。
【００１６】
本例の信号処理回路１００は、それぞれのチャネル２０−ｋの内部における被制御回路を制御するための制御信号を生成する。信号処理回路１００には、それぞれの制御信号を生成するための条件信号が、チャネル２０−ｋ毎に入力される。当該条件信号は、それぞれのチャネル２０−ｋから与えられてよく、また、テスタ制御部１０から与えられてもよい。
【００１７】
入力セレクタ１１０は、複数のチャネル２０−１〜２０−ｎに対応する複数の条件信号を、予め定められたチャネル２０−ｋの順番で時分割に選択して出力する。時分割制御部１４０は、当該予め定められたチャネル２０−ｋの順番に応じて、入力セレクタ１１０にいずれかの条件信号を選択させる。
【００１８】
処理部１２０は、入力セレクタ１１０が選択して出力した条件信号を受け取り、当該条件信号に応じた制御信号を出力する。本例における処理部１２０は、入力される条件信号の値に応じた制御信号を出力するシーケンサを含む。シーケンサには、条件信号に応じて制御信号を生成するためのプログラムが予め与えられてよい。シーケンサは当該プログラムに応じて動作して、制御信号を出力する。時分割制御部１４０は、入力セレクタ１１０が出力した条件信号が、いずれのチャネル２０−ｋに対応するかを処理部１２０に通知してよい。
【００１９】
出力セレクタ１３０は、処理部１２０が出力するそれぞれの制御信号を、複数の保持部１５０−１〜１５０−ｎのうち、時分割処理における予め定められたチャネルの順番に応じた保持部１５０−ｋに格納する。つまり、出力セレクタ１３０は、処理部１２０が時分割で出力する各チャネル２０−ｋに対応する制御信号を、対応する保持部１５０−ｋに格納する。時分割制御部１４０は、処理部１２０が出力した制御信号が、いずれのチャネル２０−ｋに対応するかを処理部１２０に通知してよい。
【００２０】
それぞれの保持部１５０−ｋは、格納した制御信号に基づいて、対応するチャネル２０−ｋの被制御回路を制御する。例えば保持部１５０−ｋは、対応するチャネル２０−ｋにおけるスイッチ等の素子を、格納した制御信号の値に基づいて制御する。当該スイッチは、それぞれのチャネル２０−ｋの動作状態を切り替えてよい。例えば当該スイッチは、チャネル２０−ｋにおけるドライバに与える電源電圧の値を切り替える。
【００２１】
図３は、処理部１２０における動作パターンの表を示す。本例の処理部１２０は、所定の周期でカウンタ値をインクリメントするプログラムカウンタを有する。プログラムカウンタは、所定の範囲を循環するようにカウンタ値をインクリメントする。本例では、プログラムカウンタのカウンタ値は、１から３の範囲で循環する。また、時分割処理が１周する毎に、プログラムカウンタはカウンタ値をインクリメントしてよい。
【００２２】
処理部１２０は、カウンタ値と、予め設定される比較条件値と、入力セレクタから入力される条件信号の値（入力条件値）とに基づいて、出力する制御信号の値を決定する。比較条件値は、カウンタ値に対応付けて設定されてよい。つまり、比較条件値は、カウンタ値が変化する毎に変更されてよい。
【００２３】
処理部１２０は、入力条件値および比較条件値を比較し、その結果に応じて制御信号の値を決定する。当該比較結果と、設定される制御信号の値との関係は、カウンタ値に応じて変化してよい。処理部１２０には、当該動作パターンを規定するプログラムが与えられてよい。
【００２４】
図４は、処理部１２０における動作例のタイミングチャートを示す。本例の処理部１２０は、図３に示した動作パターンで動作する。また、本例において時分割処理されるチャネル２０−ｋの順番を、チャネル２０−Ａ、チャネル２０−Ｂ、チャネル２０−Ｃとする。また、チャネル２０−Ａ、チャネル２０−Ｂ、チャネル２０−Ｃに対応する条件信号の値を、それぞれ「２」、「０」、「１」の固定値とする。
【００２５】
図４の入力条件値に示すように、入力セレクタ１１０は、上述したチャネル２０−ｋの順番で、対応する条件信号の値を処理部１２０に入力する。本例のチャネル２０−Ａ、チャネル２０−Ｂ、チャネル２０−Ｃに対応する条件信号の値は、「２」、「０」、「１」の固定値なので、処理部１２０には、「２」、「０」、「１」の入力条件値が、時分割処理が１周する毎に繰り返し入力される。
【００２６】
また、カウンタ値は、時分割処理が１周する毎に１ずつインクリメントされる。このため、比較条件値は、時分割処理が１周する毎に、「１」、「２」、「０」と変化する。処理部１２０は、入力条件値および比較条件値を比較して、比較結果およびそのときのカウンタ値に対応する制御信号の値を、図３に示す動作パターンから決定する。
【００２７】
例えば、図４のタイミングチャートの１列目の動作タイミングでは、入力条件値および比較条件値が一致していない。そして、このときのカウンタ値が１であるので、図３の表に示すように、処理部１２０は、「チャネル２０−Ａに対応する制御信号の値は変化しない」ことを選択し、保持部１５０−Ａにその旨を通知する。また、制御信号の値を変化させない場合、処理部１２０は、保持部１５０−Ａに対して何の動作も行わなくともよい。
【００２８】
保持部１５０−Ａは、処理部１２０から「制御信号の値は変化しない」旨を受け取り、既に格納している値を出力する。本例では、保持部１５０−Ａには既にＨ論理が格納されているので、Ｈ論理の制御信号を出力する。保持部１５０−Ａは、時分割処理において次にチャネル２０−Ａの処理が行われるまで、制御信号の値を維持する。図４の各保持部１５０の出力波形における丸印は、対応するチャネル２０−ｋについて時分割処理され、制御信号の値が更新されるタイミングを示す。
【００２９】
また、図４のタイミングチャートの３列目の動作タイミングでは、入力条件値および比較条件値が一致している。そして、このときのカウント値が１であるので、図３の表に示すように、処理部１２０は、「チャネル２０−Ｃに対応する制御信号の値をＨ論理にする」ことを選択し、保持部１５０−ＣにＨ論理を格納する。以上のような動作により、それぞれのチャネル２０−ｋについて、共通の信号処理回路１００を用いて、制御信号を時分割で生成することができる。
【００３０】
図５Ａは、それぞれのチャネル２０−ｋに対応する条件信号の一例を示す。それぞれの条件信号は、制御信号の値を決定するためのデジタルデータ（Ａｘ、Ｂｘ、Ｃｘ、ただしｘは１からｍの整数）を複数含む。当該デジタルデータは、２以上のビット数を有してよい。当該デジタルデータは、１又は複数の引数を示すデータであってよく、シーケンサを動作させる１又は複数の命令を含むデジタルデータであってもよい。
【００３１】
処理部１２０は、それぞれのデジタルデータＡｘ、Ｂｘ、Ｃｘがひとつ入力されると、制御信号の値を決定できる。つまり、それぞれのデジタルデータは、処理部１２０のシーケンサが制御信号の値を決定するのに必要な最小単位のデータを指す。
【００３２】
図５Ｂは、信号処理回路１００の動作例のタイミングチャートを示す。本例の入力セレクタ１１０は、処理部１２０のシーケンサが制御信号の値を決定するのに必要な最小単位毎に、選択する条件信号を切り替えて処理部１２０のシーケンサに入力する。本例の入力セレクタ１１０は、それぞれのデジタルデータＡｘ、Ｂｘ、Ｃｘ毎に、選択する条件信号を切り替えて処理部１２０のシーケンサに入力する。
【００３３】
このような動作により、処理部１２０のシーケンサは、制御信号の値をひとつ決定する毎に、次のチャネル２０−ｋの処理を行う。このため、それぞれのチャネル２０−ｋについて、処理が終了する時間差を最小にすることができる。このため、共通の信号処理回路１００を用いて、試験装置２００における各チャネル２０−ｋを、略同時に動作させることができ、被試験デバイス３００を高精度に試験することができる。
【００３４】
図６は、信号処理回路１００の他の構成例を示す。本例の信号処理回路１００は、それぞれのチャネル２０−ｋから受け取る信号に対して予め定められた信号処理を行う。例えば信号処理回路１００は、それぞれのチャネル２０−ｋが測定した被試験デバイス３００の応答信号について、予め定められた補正処理を行う。
【００３５】
本例の信号処理回路１００は、図２に関連して説明した信号処理回路１００の構成に加え、複数のＡＤ変換部１７０−１〜１７０−ｎおよび補正データ格納部１６０を更に備える。また、本例の処理部１２０は、シーケンサに代えて演算回路を有する。
【００３６】
それぞれのＡＤ変換部１７０−ｋは、対応するチャネル２０−ｋが出力する出力信号を受け取り、デジタル信号に変換する。入力セレクタ１１０は、デジタル信号に変換された複数の出力信号を、予め定められたチャネル２０−ｋの順番で時分割に選択して処理部１２０に入力する。
【００３７】
処理部１２０の演算回路は、入力セレクタ１１０が選択した出力信号に対して、予め定められた演算を行う。例えば演算回路は、それぞれの出力信号に対して所定の補正係数を乗じる補正処理を行ってよい。また演算回路は、それぞれの出力信号に対して所定のフィルタ処理を行ってもよい。これらの処理における補正係数、フィルタ係数を示す補正データは、補正データ格納部１６０から処理部１２０に与えられる。
【００３８】
補正データ格納部１６０は、チャネル２０−ｋ毎に、異なる補正データを格納する。補正データ格納部１６０は、入力セレクタ１１０が出力する出力信号に対応する補正データを、処理部１２０に入力する。補正データ格納部１６０が、いずれのチャネル２０−ｋに対応する補正データを出力するかは、時分割制御部１４０が制御してよい。
【００３９】
出力セレクタ１３０は、処理部１２０が出力するそれぞれの信号を、複数の保持部１５０−１〜１５０−ｎのうち、時分割処理における予め定められたチャネルの順番に応じた保持部１５０−ｋに格納する。つまり、出力セレクタ１３０は、処理部１２０が時分割で出力する各チャネル２０−ｋに対応する信号を、対応する保持部１５０−ｋに格納する。時分割制御部１４０は、処理部１２０が出力した信号が、いずれのチャネル２０−ｋに対応するかを処理部１２０に通知してよい。
【００４０】
試験装置２００は、それぞれの保持部１５０−ｋが格納した信号に基づいて、各チャネル２０−ｋに接続された被試験デバイス３００の各ピンの動作を解析してよい。また、それぞれの保持部１５０−ｋは、複数のメモリを有してよい。例えばそれぞれの保持部１５０−ｋは、処理部１２０が出力する信号のうち、対応するチャネル２０−ｋの信号を全て格納するログメモリと、処理部１２０が出力する信号のうち、対応するチャネル２０−ｋの信号の現在までの最大値を格納する最大値メモリとを有してよい。以上のような構成により、それぞれのチャネル２０−ｋについて、共通の信号処理回路１００を用いて、出力信号の信号処理を行うことができる。
【００４１】
図７は、図６に示した信号処理回路１００の動作例のタイミングチャートを示す。本例において時分割処理されるチャネル２０−ｋの順番を、チャネル２０−Ａ、チャネル２０−Ｂ、チャネル２０−Ｃとする。それぞれのＡＤ変換部１７０−Ａ、１７０−Ｂ、１７０−Ｃは、対応するチャネル２０−ｋの出力信号をデジタル信号に変換する。それぞれのＡＤ変換部１７０−Ａ、１７０−Ｂ、１７０−Ｃは、デジタル信号を同期して出力してよい。
【００４２】
入力セレクタ１１０は、上述したチャネル２０−ｋの順番で、出力信号を時分割で選択して出力する。なお、時分割制御部１４０は、出力信号の周期と略同一周期で、時分割処理を行ってよい。つまり、入力セレクタ１１０が同一のチャネル２０−ｋを選択する周期は、出力信号の周期と略同一であってよい。図７に示すように、出力信号の１周期が、時分割処理の１周分より長い場合、時分割制御部１４０は、時分割処理が１周する毎に、所定の期間だけ入力セレクタ１１０の出力を停止させてよい。
【００４３】
補正データ格納部１６０は、入力セレクタ１１０と同期して、補正データを時分割で出力する。処理部１２０における演算回路は、入力セレクタ１１０から受け取った出力信号のデジタルデータを、補正データ格納部１６０から受け取った補正データで補正して出力する。
【００４４】
それぞれの保持部１５０は、処理部１２０が出力するデータのうち、対応するデータを格納する。このような動作により、それぞれのチャネル２０−ｋの出力信号を時分割で処理し、処理結果をチャネル２０−ｋ毎に保持することができる。
【００４５】
なお、図２から図７に関連して説明した時分割制御部１４０は、複数のチャネル２０−１〜２０−ｎのうち、動作しないチャネル２０−ｋがある場合に、時分割処理において選択すべきチャネル２０−ｋの順番から当該チャネル２０−ｋを除外して、入力セレクタ１１０を動作させてよい。このような動作により、動作するチャネル２０−ｋの個数が少ない場合に、それぞれのチャネル２０−ｋに割り当てる時分割処理の時間を増大させることができる。
【００４６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００４８】
１０・・・テスタ制御部、２０・・・チャネル、１００・・・信号処理回路、１１０・・・入力セレクタ、１２０・・・処理部、１３０・・・出力セレクタ、１４０・・・時分割制御部、１５０・・・保持部、１６０・・・補正データ格納部、２００・・・試験装置、３００・・・被試験デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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