(57)【要約】【課題】  起動時に遅延回路部の遅延時間を調整する半導体装置を提供する。【解決手段】  半導体装置は、電源立ち上げ動作時に遅延回路部の遅延時間を検出し、検出結果に基づいて遅延調整信号を生成する遅延制御部と、遅延回路部に設けられ、遅延調整信号に応じて遅延回路部の遅延時間を調整する遅延調整部とを備える。【選択図】図３
2011124703.tif 000002
【特許請求の範囲】
【請求項１】
電源立ち上げ動作時に遅延回路部の遅延時間を検出し、該検出結果に基づいて遅延調整信号を生成する遅延制御部と、
前記遅延回路部に設けられ、前記遅延調整信号に応じて前記遅延回路部の遅延時間を調整する遅延調整部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記遅延制御部は、
クロック信号に基づいて所定のパルス幅を持つ基準遅延信号を生成する基準遅延信号生成部と、
前記クロック信号に基づいて前記遅延回路の遅延時間に等しいパルス幅を持つレプリカ遅延信号を生成するレプリカ遅延信号生成部と、
前記基準遅延信号と前記レプリカ遅延信号のパルス幅を比較し、比較結果に基づいて前記遅延調整信号を生成する判定部と、
を備えることと特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基準遅延信号生成部は、
前記クロック信号を分周して前記所定のパルス幅を持つ第１の分周信号を生成する第１の分周回路と、
前記第１の分周信号を遅延させて前記基準遅延信号として出力するバッファと、を有し、
前記レプリカ遅延信号生成部は、
前記第１の分周回路の分周比よりも大きい分周比で前記クロック信号を分周して、第２の分周信号を生成する第２の分周回路と、
２分岐させた前記第２の分周クロック信号の一方を前記遅延回路部の遅延時間に等しい時間遅延させるレプリカ回路と、
前記レプリカ回路の出力を論理反転させる論理反転部と、
２分岐させた前記第２の分周クロック信号の他方と、前記論理反転部からの出力との論理積を前記レプリカ遅延信号として出力するＡＮＤ回路と、
を備えることと特徴とする請求項２に記載の半導体装置。
【請求項４】
前記判定部は、立上りエッジタイミングを互いに一致させた前記基準遅延信号の立下りタイミングと前記レプリカ遅延信号の立下りタイミングの先後に応じて、前記遅延調整信号を活性化又は非活性化することを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記判定部は、立上りエッジタイミングを互いに一致させた前記基準遅延信号の立下りタイミングと前記レプリカ遅延信号の立下りタイミングの先後に応じて、活性化又は非活性化される第１の調整信号と第２の調整信号とを前記遅延調整信号として生成することを特徴とする請求項２又は３に記載の半導体装置。
【請求項６】
前記遅延調整部は、
容量素子と、
前記遅延調整信号に応じて、該容量素子を前記遅延回路部の信号経路に接続し又は非接続する制御トランジスタと、
を備えることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記遅延調整部は、
前記遅延回路部の信号経路の一部をバイパスするバイパス経路と、
前記遅延調整信号に応じて、前記信号経路と前記バイパス経路とを切り替える選択部と、
を備えることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項８】
前記遅延制御部は、外部から入力されるプリチャージコマンドに応じて前記基準遅延信号生成部及び前記レプリカ遅延信号生成部を起動させる起動部をさらに備えることを特徴とする請求項２乃至７のいずれかに記載の半導体装置。
【請求項９】
メモリセルアレイと、
前記メモリセルアレイに含まれるメモリセルを選択するアドレスデコーダと、
前記アドレスデコーダにアドレス信号を供給するアドレスラッチ回路と、
前記遅延回路部を含み、前記アドレスラッチ回路を制御する制御回路と、
を含むことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、遅延回路部を含む半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、信号タイミングを調整する目的で遅延回路部を備えるものがある。遅延回路部は、設計値どおりの遅延時間を持っていることが望ましい。しかしながら、製造バラツキなどにより、遅延回路部の遅延時間は必ずしも設計値どおりにならない。そこで、半導体チップ製造後に、遅延回路部の遅延時間を調整できるようにしておく必要がある。
【０００３】
関連する半導体装置の遅延回路部は、信号線路と固定電位との間に複数の容量素子を並列に配置し、これら複数の容量素子の信号線路への接続及び非接続を、選択的に行えるように構成されている（例えば、特許文献１参照）。
【０００４】
このような構成によれば、信号線路に接続される容量素子の容量に応じて、遅延回路部の遅延時間を調整することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１７２６４１号公報（特に、段落００５４〜００６０、図１３）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された半導体装置では、遅延回路部の遅延時間を調整するために、まず、容量素子が全く接続されていない状態で、信号線路の遅延時間を測定する。そして、その測定結果に基づいて、複数の容量素子のうちどの容量素子を信号線路に接続すべきか決定する。続いて、この決定に基づいて複数の容量素子を個別に信号線路へ接続し又は非接続とするための制御コードを、チップ外部より書き込み可能な記憶素子に書き込む。その結果、複数の容量素子は、個別に信号線路に接続され又は非接続とされ、遅延回路部の遅延時間が調整される。
【０００７】
このように、特許文献１に記載された半導体装置は、半導体チップ製造後に、遅延回路部の遅延時間を測定する測定テスト工程と、テスト結果に基づき作成した制御コードを記録素子に書き込む書込み工程とを必要とする。また、記憶素子としてヒューズを用いた場合には、書込み工程（ヒューズ切断工程）に加え、ヒューズ切断が正しく行われたか否かを確認する確認テスト工程をも必要とする。
【０００８】
したがって、特許文献１に記載の半導体装置には、遅延時間調整のために複数の工程を必要とし、半導体チップ製造後に行われるテストに要するコストが大きいという問題点がある。
【課題を解決するための手段】
【０００９】
本発明の一形態による半導体装置は、電源立ち上げ動作時に遅延回路部の遅延時間を検出し、該検出結果に基づいて遅延調整信号を生成する遅延制御部と、前記遅延回路部に設けられ、前記遅延調整信号に応じて前記遅延回路部の遅延時間を調整する遅延調整部と、を備えることを特徴としている。
【発明の効果】
【００１０】
本発明によれば、電源立ち上げ動作時に遅延回路部の遅延時間が検出され、その検出の結果に基づいて遅延回路部の遅延時間が調整される。それゆえ、チップ製造後の遅延回路部の遅延時間を測定する測定テスト工程及び書き込み工程が不要となり、テストコストを削減することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図２】図１の半導体装置の制御回路に含まれる遅延回路部の一構成例を示す回路図である。
【図３】図１の半導体装置の制御回路に含まれる遅延制御部の一構成例を示すブロック図である。
【図４】図３の遅延制御部に含まれる基準遅延信号バッファの一構成例を示す回路図である。
【図５】図３の遅延制御部に含まれるレプリカ遅延回路部の一構成例を示す回路図である。
【図６】レプリカ遅延回路部の動作の理解を容易にするための各種信号の波形図である。
【図７】図３の遅延制御部に含まれる遅延調整判定回路の一構成例を示す回路図である。
【図８】（ａ）及び（ｂ）は、図７の遅延調整判定回路の各部における信号の波形図である。
【図９】本発明の第２の実施の形態に係る半導体装置に含まれる遅延回路部の一構成例を示す回路図である。
【図１０】本発明の第２の実施の形態に係る半導体装置に含まれるレプリカ遅延回路の一構成例を示す回路図である。
【図１１】本発明の第３の実施の形態に係る半導体装置に含まれる遅延回路部の一構成例を示す回路図である。
【図１２】本発明の第３の実施の形態に係る半導体装置に含まれる遅延制御部の一構成例を示す回路図である。
【図１３】図１２の遅延制御部に含まれるレプリカ遅延回路部の一構成例を示す回路図である。
【図１４】図１２の遅延制御部に含まれる遅延調整判定回路の一構成例を示す回路図である。
【図１５】（ａ）及び（ｂ）は、図１４の遅延調整判定回路の各部における信号の波形図である。
【図１６】本発明の第４の実施の形態に係る半導体装置に含まれる遅延回路部の一構成例を示す回路図である。
【図１７】図１６の遅延回路部に用いられる制御端子付きインバータ回路の一構成例を示す回路図である。
【図１８】本発明の第４の実施の形態に係る半導体装置に含まれるレプリカ回路の一構成例を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態について詳細に説明する。ここでは、半導体装置として半導体記憶装置を例示するが、本発明は半導体記憶装置に限定されるものではなく、遅延回路部を備える半導体装置であればどのような半導体装置であっても適用可能である。また、以下では、遅延回路部としてインバータ回路が多段接続された遅延回路部を例示するが、他の構成、例えば単純な線路、であってもよい。
【００１３】
図１は、本発明の一実施の形態に係る半導体装置１０の概略構成を示すブロック図である。
【００１４】
図１の半導体装置１０は、クロックバッファ１１、コマンドデコーダ１２、制御回路１３、行アドレスラッチ回路１４、列アドレスラッチ回路１５、行デコーダ１６、列デコーダ１７、メモリセルアレイ１８、及び入出力回路１９を有している。
【００１５】
クロックバッファ１１は、外部から供給される外部クロック信号ＣＬＫをバッファリングし、内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、コマンドデコーダ１２及び制御回路１３に供給される。
【００１６】
コマンドデコーダ１２は、外部から入力されるコマンド（コマンドアドレス及びチップセレクト信号（ＣＡ／ＣＳ）に含まれる）に応じてデコード信号を制御回路１３へ出力する。
【００１７】
制御回路１３は、コマンドデコーダ１２からのデコード信号に応じて、行アドレスラッチ回路１４及び列アドレスラッチ回路１５へ制御信号を出力する。
【００１８】
行アドレスラッチ回路１４及び列アドレスラッチ回路１５は、外部から供給される行アドレス信号及び列アドレス信号（ＣＡ／ＣＳの一部）を、制御回路１３からの制御信号に応じてそれぞれラッチし、行デコーダ１６及び列デコーダ１７へ出力する。
【００１９】
行デコーダ１６及び列デコーダ１７は、行アドレスラッチ回路１４及び列アドレスラッチ回路１５からそれぞれ供給される行アドレス信号及び列アドレス信号に応じて、これらアドレス信号により指定されるメモリセルを活性化する。
【００２０】
メモリセルアレイ１８は、配列形成された複数のメモリセルを有している。これらのメモリセルは、行ごとにワード線に接続され、列ごとに列選択線に接続されている。ワード線は行デコーダ１６に接続され、列選択線は列デコーダ１７に接続されている。各メモリセルは、行デコーダ１６と列デコーダ１７とによって選択的に活性化され、データの読み書きが行われる。
【００２１】
入出力回路１９は、活性化されたメモリセルから読み出されたデータをＤＱピン（１個だけ示す）を介して外部へ出力する。入出力回路１９は、また、ＤＱピンに外部から供給された書き込みデータを、活性化されたメモリセルに供給する。
【００２２】
図１の半導体装置は、外部から入力されるコマンドに従い、活性化されたメモリセルに対してデータの書き込み又は読み出しを行う。この動作を正常に行うため、制御回路１３は、制御信号を遅延させるための遅延回路部を有している。遅延回路部には、その遅延時間を調整するための遅延調整部が含まれる。制御回路１３はまた、遅延調整部を制御する遅延制御部を有している。図２に、遅延調整部を備える遅延回路部の一構成例を、図３に遅延制御部の一構成例を、それぞれ示す。
【００２３】
図２の遅延回路部２０は、ｎ＋１個（ｎ：１以上の奇数）のインバータ回路２１（ＩＮＶ１〜ＩＮＶｎ＋１）と、ｎ個の制御トランジスタ２２（Ｔｒ１〜Ｔｒｎ）と、ｎ個の容量素子２３（Ｃ１〜Ｃｎ）とを有している。
【００２４】
インバータ回路２１の各々は、例えば、ＣＭＯＳインバータである。複数のインバータ回路２１が一列に多段接続され、信号線ＳＬを構成している。インバータ回路２１の数ｎ＋１は、設定しようとする遅延時間に応じて任意に設定することができる。ただし、入力信号Ｓ＿ｉｎと出力信号Ｓ＿ｏｕｔとの論理を一致させるため、インバータ回路の数ｎ＋１は偶数である。
【００２５】
制御トランジスタ２２と容量素子２３とは、遅延回路部２０の遅延時間を調整する遅延調整部を構成する。
【００２６】
制御トランジスタ２２の各々は、一対の主電極と制御端子とを有している。ｉ番目の各制御トランジスタＴｒｉ（１≦ｉ≦ｎ）の一方の主電極は、信号線ＳＬに接続され、他方の主電極は、対応する容量素子Ｃｉの一方の電極に接続される。容量素子Ｃｉの他方の電極は固定電位（ここでは、接地電位ＶＳＳ）に接続される。
【００２７】
各制御トランジスタ２２の制御端子には、遅延制御部（図３の３０）からの遅延調整信号Ｓａｄｊが供給される。制御トランジスタ２２は、この遅延調整信号Ｓａｄｊに応じて、信号線ＳＬと対応する容量素子２３との間の接続と非接続とを切り替えるスイッチ回路として機能する。
【００２８】
図２では、制御トランジスタ２２がＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＮＭＯＳ）の場合を示している。この場合、遅延調整信号Ｓａｄｊがハイ（Ｈ）レベルのとき、容量素子２３が信号線ＳＬに接続され、遅延回路部２０の遅延時間が増加する。こうして、遅延調整部は、遅延制御部からの遅延調整信号に応じて、遅延回路部２０の遅延時間を調整することができる。
【００２９】
なお、制御トランジスタ２２と容量素子２３の数を、ここではｎ個としたが、遅延時間調整量に応じて任意に設定することができる。即ち、制御トランジスタ２２と容量素子２３の数は、インバータ回路２１の数に関係無く定めることができる。また、各容量素子２３の容量は、容量素子２３の数と遅延時間調整量とに応じて任意に設定することができる。
【００３０】
次に、図３を参照して遅延制御部３０について説明する。
【００３１】
遅延制御部３０は、パワーオンリセット回路３１、起動用カウンタ３２、第１の（分周用）カウンタ３３、第２の（分周用）カウンタ３４、基準遅延信号バッファ３５、レプリカ遅延回路部３６、及び遅延調整判定回路３７を有している。
【００３２】
パワーオンリセット回路３１は、電源が投入されると、所定のパルス幅を持つパルス信号をパワーオン信号ＰＯＮとして出力する。
【００３３】
起動用カウンタ３２は、パワーオンリセット回路３１からのパワーオン信号ＰＯＮを受けて、内部ノードをリセットする。また、起動用カウンタ３２は、内部ノードがリセットされた後に、コマンドデコーダ１２からのプリチャージコマンド信号ＭＤＰＲＥを受けたならば、プリチャージ信号ＰＲＥを出力する。換言すると、起動用カウンタ３２は、電源投入後、最初に入力されるプリチャージコマンド信号ＭＤＰＲＥに応じて、プリチャージ信号ＰＲＥを出力する。なお、プリチャージコマンド信号ＭＤＰＲＥは、コマンドデコーダ１２が、外部から入力されたプリチャージコマンドをデコードして得られる信号である。
【００３４】
第１のカウンタ３３は、プリチャージ信号ＰＲＥに応じて、クロックバッファ１１からの内部クロックＩＣＬＫを所定の分周比（例えば、２）で分周し、第１の分周クロック信号ＩＣＬＫ＿ｄｉｖ１を出力する分周回路である。
【００３５】
第２のカウンタ３４は、第１のカウンタ３３と同様に、プリチャージ信号ＰＲＥに応じて、クロックバッファ１１からの内部クロックＩＣＬＫを所定の分周比（例えば、３）で分周し、第２の分周クロック信号ＩＣＬＫ＿ｄｉｖ２を出力する分周回路である。第２のカウンタ３４の分周比は、第１のカウンタ３３の分周比よりも大きいものとする。
【００３６】
第１のカウンタ３３及び第２のカウンタ３４の分周比は、図２の遅延回路部２０に期待される遅延時間（設計遅延時間）に基づいて設定される。具体的には、第１のカウンタ３３の分周比は、第１の分周クロック信号ＩＣＬＫ＿ｄｉｖ１のパルス幅が遅延回路部２０に期待される遅延時間に一致するように設定される。第２のカウンタ３４の分周比は、第１のカウンタ３３の分周比＋１に設定される。
【００３７】
基準遅延信号バッファ３５は、第１のカウンタ３３からの第１の分周クロック信号ＩＣＬＫ＿ｄｉｖ１を遅延させ、基準遅延信号として出力する。つまり、基準遅延信号バッファ３５は、第１のカウンタ３３とともに、所定のパルス幅を持つ基準遅延信号を生成する基準遅延信号生成部として機能する。
【００３８】
基準遅延信号バッファ３５は、例えば、図４に示すように２段のインバータ回路により構成される。インバータ回路としては、ＣＭＯＳインバータが利用できる。基準遅延信号バッファ３５における遅延時間は、レプリカ遅延回路部３６の構成に基づいて設定される。
【００３９】
レプリカ遅延回路部３６は、第２のカウンタ３４からの第２の分周クロック信号ＩＣＬＫ＿ｄｉｖ２を受け、レプリカ遅延信号を生成して出力する。つまり、レプリカ遅延回路部３６は、第２のカウンタ３４とともに、レプリカ遅延信号を生成するレプリカ遅延信号生成部として機能する。
【００４０】
具体的には、レプリカ遅延回路部３６は、第２の分周クロック信号ＩＣＬＫ＿ｄｉｖ２の立ち上がりをトリガーとして、内蔵するレプリカ回路の遅延時間に等しいパルス幅を有するレプリカ遅延信号を出力する。ここで、レプリカ回路は、遅延回路部２０を模した回路である。
【００４１】
レプリカ遅延回路部３６は、例えば、図５に示すように、レプリカ回路５１と、論理反転部５２と、ＡＮＤ回路５３とにより構成される。
【００４２】
レプリカ回路５１は、遅延回路部２０の信号線ＳＬ（多段接続されたインバータ回路２１）を模したものである。換言すると、レプリカ回路５１は、遅延回路部２０から制御トランジスタ２２と容量素子２３とを取り除いた構成をしている。したがって、レプリカ回路５１の遅延時間は、信号線ＳＬと容量素子２３との間が非接続（制御トランジスタ２２がオフ）の場合の遅延回路部２０の遅延時間（以下、本来の遅延時間という）に等しい。
【００４３】
論理反転部５２は、レプリカ回路５１により遅延させた信号を論理反転させる。論理反転部５２の遅延時間は、レプリカ回路５１の遅延時間に比べて無視できるほど小さい。
【００４４】
ＡＮＤ回路５３は、２分岐させた第２の分周クロック信号ＩＣＬＫ＿ｄｉｖ２の一方と、論理反転部５２からの出力信号との論理積を求め、レプリカ遅延信号として出力する。レプリカ遅延信号のパルス幅は、論理反転部５２の遅延時間を無視すると、レプリカ回路５１の遅延時間に等しい。
【００４５】
上述した基準遅延信号バッファ３５の遅延時間は、ＡＮＤ回路５３の遅延時間に等しくなるように設定する。これにより、基準遅延信号バッファ３５からの基準遅延信号の立ち上がりエッジとレプリカ遅延回路部３６からのレプリカ遅延信号の立ち上がりエッジのタイミングを一致させることができる。
【００４６】
図６は、レプリカ遅延回路部３６の動作の理解を容易にするための各種信号の波形図である。図６には、内部クロック信号ＩＣＬＫ、第１の分周クロック信号ＩＣＬＫ＿ｄｉｖ１、第２の分周クロック信号ＩＣＬＫ＿ｄｉｖ２、論理反転部５２の出力信号、及びレプリカ遅延信号の波形図が示されている。ここでは、内部クロック信号ＩＣＬＫが２００ＭＨｚの場合を示している。
【００４７】
図６から理解されるように、レプリカ遅延回路部３６から得られるレプリカ遅延信号のパルス幅は、レプリカ回路５１の遅延時間に等しい。したがって、レプリカ回路５１の遅延時間を検出することは、遅延回路部２０の本来の遅延時間を検出することに等しい。
【００４８】
図３に戻ると、遅延調整判定回路３７は、基準遅延信号のパルス幅とレプリカ遅延信号のパルス幅とを比較し、比較結果に基づいて遅延調整信号Ｓａｄｊを出力する判定部として機能する。具体的には、立上りエッジのタイミングを一致させたレプリカ遅延信号と基準遅延信号の立下りエッジのタイミングを互いに比較し、比較結果に応じて遅延調整信号Ｓａｄｊを出力する。例えば、レプリカ遅延信号の立下りエッジのタイミングが基準遅延信号の立下りエッジのタイミングよりも早い場合、遅延調整信号Ｓａｄｊを活性状態（ハイレベル）にする。一方、レプリカ遅延信号の立下りエッジのタイミングが基準遅延信号の立下りエッジのタイミングよりも遅い場合には、遅延調整信号Ｓａｄｊを非活性状態（ローレベル）にする。
【００４９】
遅延調整判定回路３７は、例えば、図７に示すように、一対のインバータ回路７１及び７２、一対のＤフリップフロップ（Ｄ−ＦＦ）７３及び７４、ＡＮＤ回路７５、及び複数のＮＡＮＤ回路と複数のインバータ回路とを含む組み合わせ論理回路７６とを有している。
【００５０】
遅延調整判定回路３７に入力された基準遅延信号及びレプリカ遅延信号は、それぞれインバータ回路７１，７２により論理反転され、Ｄフリップフロップ７３，７４のクロック端子Ｃに供給される。
【００５１】
各Ｄフリップフロップ７３又は７４のデータ端子Ｄはハイ（Ｈ）レベルに固定されており、各Ｄフリップフロップ７３又は７４は、クロック端子Ｃに入力される信号の立ち上がりエッジに同期して、出力端子Ｑからハイレベルを出力する。また、各Ｄフリップフロップ７３又は７４は、リセット端子Ｒにハイレベルの信号が入力されると出力端子Ｑからローレベルを出力する。
【００５２】
ＡＮＤ回路７５は、２つの入力端子がＤフリップフロップ７３及び７４の出力端子Ｑにそれぞれ接続され、出力端子がＤフリップフロップ７３及び７４のリセット端子Ｒに接続されている。ＡＮＤ回路７５は、Ｄフリップフロップ７３からの出力信号Ｑ１とＤフリップフロップ７４からの出力信号Ｑ２とが共にハイレベルになると、Ｄフリップフロップ７３及び７４をリセットする。
【００５３】
組み合わせ論理回路７６は、Ｄフリップフロップ７３，７４からの出力信号Ｑ１及びＱ２に基づいて、遅延調整信号Ｓａｄｊを出力する。リセットバー信号ＲＳＴＢは、起動時にローレベルに変化して組み合わせ論理回路７６をリセットし、その後、ハイレベルに固定される。
【００５４】
図８（ａ）及び（ｂ）に、遅延調整判定回路３７の各部における信号波形を示す。図８（ａ）及び（ｂ）には、基準遅延信号、レプリカ遅延信号、Ｄフリップフロップ７３の出力信号Ｑ１、Ｄフリップフロップ７４の出力信号Ｑ２、及び遅延調整信号Ｓａｄｊの波形図が示されている。ここで、図８（ａ）は、レプリカ回路の遅延時間が、遅延回路部２０に期待される遅延時間よりも短い場合、図８（ｂ）は、レプリカ回路の遅延時間が、遅延回路部２０に期待される遅延時間よりも長い場合を、それぞれ示している。
【００５５】
図８（ａ）及び（ｂ）に示すように、基準遅延信号の立下りに応じて出力信号Ｑ１がハイレベルに変化し、レプリカ遅延信号の立下りに応じて出力信号Ｑ２がハイレベルに変化する。また、出力信号Ｑ１及びＱ２がともにハイレベルになると、Ｄフリップフロップ７３及び７４がリセットされ、出力信号Ｑ１及びＱ２はともにローレベルに変化する。
【００５６】
また、図８（ａ）に示すように、出力信号Ｑ１がローレベルのとき、出力信号Ｑ２がハイレベルに変化すると、それに応じて遅延調整信号Ｓａｄｊがハイレベルに変化する。そして、遅延調整信号Ｓａｄｊは、その後、出力信号Ｑ１がハイレベルに変化し、さらに出力信号Ｑ１及びＱ２がローレベルに変化した後も、ハイレベルを維持する。
【００５７】
一方、出力信号Ｑ２がローレベルのとき、出力信号Ｑ１がハイレベルに変化した場合は、図８（ｂ）に示すように、遅延調整信号Ｓａｄｊはローレベルを維持する。その後、出力信号Ｑ２がハイレベルに変化し、さらに出力信号Ｑ１及びＱ２がローレベルに変化しても、遅延調整信号Ｓａｄｊは、ローレベルを維持する。
【００５８】
図８（ａ）及び（ｂ）から理解されるように、遅延調整判定回路３７は、レプリカ遅延信号の立下りエッジのタイミングが基準遅延信号の立下りエッジのタイミングよりも早い場合、遅延調整信号Ｓａｄｊをハイレベルにし、その他の場合、ローレベルとする。
【００５９】
上述したように、遅延調整信号Ｓａｄｊがハイレベルのとき、遅延回路部２０（図２参照）の信号線ＳＬと容量素子２３とが接続され、遅延回路部２０の遅延時間は本来の遅延時間（レプリカ回路５１（図５参照）の遅延時間）より増加する。一方、遅延調整信号Ｓａｄｊが非活性状態のとき、遅延回路部２０の遅延時間は本来の遅延時間のままとなる。
【００６０】
このように、本実施の形態によれば、起動時に遅延回路部２０の本来の遅延時間が測定され、その測定結果に応じて遅延回路部２０の遅延時間が調整される。これにより、チップ製造時に、遅延回路部の遅延時間を測定し、測定結果に応じて遅延回路部の遅延時間を調整する（制御コードを書き込む）必要がない。よって、テスト工程の削減とそれに伴うコスト削減を実現することができる。
【００６１】
次に、本発明の第２の実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置は、第１の実施の形態に係る半導体装置と、遅延回路部及びレプリカ回路の構成が異なっている。
【００６２】
図９に、本実施の形態に係る半導体装置に用いられる遅延回路部９０の構成を示す。
【００６３】
図示のように、遅延回路部９０は、複数の単位遅延回路９１と複数のインバータ回路９２とを備えている。これら複数の単位遅延回路９１及び複数のインバータ回路９２は、一列に多段接続され、信号線ＳＬを構成している。
【００６４】
単位遅延回路９１は、出力ノードとＮＭＯＳとの間に抵抗素子Ｒが接続されている抵抗付インバータ回路９３と、一方の電極が信号線ＳＬに接続されかつ他方の電極が固定電位である接地電位ＶＳＳに接続されている第１の容量素子９４とを有している。単位遅延回路９１はさらに、一方の主電極が信号線ＳＬに接続され、制御電極に遅延調整信号Ｓａｄｊが供給される制御トランジスタ９５と、一方の電極が対応する制御トランジスタ９５の他方の主電極に接続され、他方の電極が接地電位ＶＳＳに接続されている第２の容量素子９６とを有している。
【００６５】
抵抗素子Ｒと第１の容量素子９４は、単位遅延回路を用いることなく複数のインバータ回路９２を多段接続する場合に比べて、インバータ回路の接続段数を増やすことなく遅延回路部９０の遅延量を大きくするために設けられている。
【００６６】
第２の容量素子９６は、遅延調整信号Ｓａｄｊに応じて遅延回路部９０の遅延量を調整するためのものである。第２の容量素子９６は、制御トランジスタ９５がオンすると信号線ＳＬに接続され、オフすると非接続とされる。第１の実施の形態の場合と同様に、制御トランジスタ９５と第２の容量素子９６とが、遅延調整信号に応じて遅延回路部の遅延時間を調整する遅延調整部として機能する。
【００６７】
単位遅延回路９１の数と、インバータ回路９２の数とは、期待される遅延時間、抵抗Ｒの抵抗値、第１の容量素子９４及び第２の容量素子９６の容量等に基づいて任意に設定することができる。第１の容量素子９４及び第２の容量素子９６の容量についても、遅延時間やその調整量等に基づいて、任意に設定可能である。
【００６８】
次に、図１０を参照して、本実施の形態に係る半導体装置に用いられるレプリカ遅延回路について説明する。
【００６９】
図１０に示すレプリカ遅延回路１００は、図９の遅延回路部９０に対応するよう構成されたレプリカ回路１０１を有している。つまり、レプリカ回路１０１は、遅延回路部９０から制御トランジスタ９５及び第２の容量素子９６を取り除いた構成となっている。それ以外は、図５のレプリカ遅延回路５０と同様である。
【００７０】
本実施の形態に係る半導体装置の動作は、第１の実施の形態に係る半導体装置の動作と同様なので、その説明を省略する。
【００７１】
本実施の形態による半導体装置においても、起動時に遅延回路部９０の本来の遅延時間が測定され、その測定結果に応じて遅延回路部９０の遅延時間が調整される。これにより、チップ製造時に、遅延回路部の遅延時間を測定し、測定結果に応じて遅延回路部の遅延時間を調整する（制御コードを書き込む）必要がない。よって、テスト工程の削減とそれに伴うコスト削減を実現することができる。
【００７２】
次に、本発明の第３の実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置は、遅延回路部の遅延時間が期待される遅延時間よりも短い場合のみならず、長いときにも遅延回路の遅延時間調整を行うように構成されている点で、第２の実施の形態に係る半導体装置と異なっている。
【００７３】
図１１に、本実施の形態に係る半導体装置に含まれる遅延回路部１１０の構成を示す。図示の遅延回路部１１０は、図９の遅延回路部９０と同様である。しかしながら、遅延回路部１１０に含まれる複数の単位遅延回路は、第１の単位遅延回路１１１と第２の単位遅延回路１１２とに分類される。第１の単位遅延回路１１１は、第１の遅延調整信号Ｓａｄｊ１が制御端子に供給される第１の制御トランジスタ１１３を含む。第２の単位遅延回路１１２は、第２の遅延調整信号Ｓａｄｊ２が制御端子に供給される第２の制御トランジスタ１１４を含んでいる。
【００７４】
遅延回路部１１０の本来の遅延時間は、第１及び第２の制御トランジスタ１１３，１１４のいずれか一方をオンさせ、他方をオフさせたときのものである。初期状態では、第１及び第２の遅延調整信号Ｓａｄｊ１及びＳａｄｊ２の一方をハイレベル、他方をローレベルとし、遅延回路部１１０の遅延時間を本来の遅延時間にしておく。
【００７５】
第１及び第２の制御トランジスタ１１３，１１４をともにオンさせると、遅延回路部１１０の遅延時間は本来の遅延時間よりも長くなり、ともにオフさせると本来の遅延時間よりも短くなる。遅延時間の延長率及び短縮率は、第１及び第２の制御トランジスタ１１３及び１１４に接続される容量素子の容量に依存する。延長時間の延長率と短縮率とは、互いに独立に設定することができる。
【００７６】
図１２に、本実施の形態に係る半導体装置に含まれる遅延制御部１２０を示す。遅延制御部１２０は、遅延回路部１１０に対応するよう構成されたレプリカ回路を含むレプリカ遅延回路部１２１を備え、また、第１及び第２の遅延調整信号Ｓａｄｊ１及びＳａｄｊ２を出力する遅延調整判定回路１２２を備える点で、図３の遅延制御部３０と相違している。
【００７７】
図１３に、レプリカ遅延回路部１２１の一構成例を示す。図示のように、レプリカ回路１３１は、図１１の遅延回路部１１０から、第１及び第２の制御トランジスタ１１３．１１４と、第１の制御トランジスタ１１３に対応する第２の容量素子とを取り除いた構成となっている。第２の制御トランジスタ１１４に対応する第２の容量素子は、信号線ＳＬに直接接続されている。これにより、レプリカ回路１３１の遅延時間は、遅延回路部１１０の本来の遅延時間に等しいものとなる。
【００７８】
遅延調整判定回路１２２は、例えば、図１４に示すように、図７の遅延調整判定回路７０の構成に、第２の遅延調整信号Ｓａｄｊ２を出力させるための出力部１４１を設けることにより構成できる。この遅延調整判定回路１２２における基準遅延信号、レプリカ遅延信号、Ｄフリップフロップの出力信号Ｑ１及びＱ２、及び第１及び第２の遅延調整調整信号Ｓａｄｊ１及びＳａｄｊ２の波形図を図１５（ａ）及び（ｂ）に示す。図１５（ａ）は、レプリカ遅延信号のパルス幅が、遅延回路部１１０に期待される遅延時間よりも短い場合、図１５（ｂ）は、レプリカ遅延信号のパルス幅が、遅延回路部１１０に期待される遅延時間よりも長い場合をそれぞれ示している。
【００７９】
図１５（ａ）から理解されるように、レプリカ遅延信号の立ち下がりエッジのタイミングが基準遅延信号の立ち下がりエッジのタイミングよりも早い場合、第１の遅延調整信号Ｓａｄｊ１が活性状態（ハイレベル）となる。これにより、図１１に示した遅延回路部１１０において、第１の制御トランジスタ１１３がオンし、信号線ＳＬに接続される容量素子の数が増加して、遅延時間が基準遅延時間よりも長くなる。
【００８０】
一方、レプリカ遅延信号の立ち下がりエッジのタイミングが基準遅延信号の立ち下がりエッジのタイミングよりも遅い場合は、図１５（ｂ）から理解されるように、第２の遅延調整信号Ｓａｄｊ２が非活性状態（ローレベル）に変化する。これにより、図１１に示した遅延回路部１１０において、第２の制御トランジスタ１１４がオフし、信号線ＳＬに接続される容量素子の数が減少して、遅延時間が基準遅延時間よりも短くなる。
【００８１】
以上のようにして、本実施の形態に係る半導体装置では、遅延回路部１１０の遅延時間を、本来の遅延時間よりも長くすることができるだけでなく、短くすることができる。
【００８２】
次に、本発明の第４の実施の形態に係る半導体装置について説明する。
【００８３】
上述した第１の実施の形態に係る半導体装置では、制御トランジスタと容量素子とを用いて、遅延回路部２０（信号線路ＳＬ）の遅延時間を調整するようにしている。これに対し、本実施の形態に係る半導体装置は、遅延回路部におけるインバータ回路の段数を変更（経路変更）することにより遅延時間を調整するように構成されている。
【００８４】
本実施の形態に係る半導体装置の遅延回路部は、例えば、図１６に示すように構成される。
【００８５】
図示の遅延回路部１６０は、複数のインバータ回路が多段接続されたディレイ部１６１と、論理反転部１６２と、ディレイ部１６１と論理反転部１６２との間に択一選択可能な２つの経路Ａ及びＢを提供するセレクター１６３とを有している。
【００８６】
セレクター１６３は、ディレイ部１６１の最終段のインバータ回路からの出力を論理判定部１６２へ供給する経路Ａと、ディレイ部１６１のいくつか（偶数個、ここでは２個）のインバータ回路をバイパスする経路Ｂとを提供する。経路Ａ及び経路Ｂには、それぞれ制御端子付インバータ回路１６４及び１６５が設けられている。
【００８７】
セレクター１６３は、また、制御端子付インバータ回路１６４及び１６５のいずれか一方を相補的に動作状態にするために、遅延調整信号Ｓａｄｊを論理反転させるインバータ回路１６６を有している。
【００８８】
制御端子付インバータ回路１６４，１６５は、例えば、図１７に示すように構成され、遅延調整信号Ｓａｄｊとその論理反転信号Ｓａｄｊバーとにより、いずれか一方のみが動作状態となる。
【００８９】
本実施の形態に係る半導体装置のレプリカ回路は、図１８に示すように、遅延回路部１６０と同一に構成される。レプリカ回路１８０の遅延時間は、外部から与えられるレプリカ選択信号により変更することができる。図１８の例では、レプリカ回路１８０のディレイ部１６１のインバータ回路の段数を２段と４段との間で切り替えることができる。第１の実施の形態の場合のように、遅延時間を増加できるようにする場合は、経路Ｂを選択する。これとは逆に、遅延時間を減少させることができるようにする場合は、経路Ａを選択する。
【００９０】
本実施の形態に係る半導体装置においても、遅延回路部１６０の本来の遅延時間を検出し、検出結果に基づいて遅延回路部１６０の遅延時間を調整することができる。
【００９１】
以上、本発明をいくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形変更が可能である。例えば、インバータ回路は、ＣＭＯＳインバータに限らず、他の構成のものでもよい。また、制御トランジスタは、ＮＭＯＳに限らず、他のトランジスタを用いることもできる。
【符号の説明】
【００９２】
１０    半導体装置
１１    クロックバッファ
１２    コマンドデコーダ
１３    制御回路
１４    行アドレスラッチ回路
１５    列アドレスラッチ回路
１６    行デコーダ
１７    列デコーダ
１８    メモリセルアレイ
１９    入出力回路
２０    遅延回路部
２１    インバータ回路
２２    制御トランジスタ
２３    容量素子
３０    遅延制御部
３１    パワーオンリセット回路
３２    起動用カウンタ
３３    第１のカウンタ
３４    第２のカウンタ
３５    基準遅延信号バッファ
３６    レプリカ遅延回路部
３７    遅延調整判定回路
５１    レプリカ回路
５２    論理反転部
５３    ＡＮＤ回路
７１，７２    インバータ回路
７３，７４    Ｄフリップフロップ
７５    ＡＮＤ回路
７６    組み合わせ論理回路
９０    遅延回路部
９１    単位遅延回路
９２    インバータ回路
９３    抵抗付インバータ回路
９４    第１の容量素子
９５    制御トランジスタ
９６    第２の容量素子
１００    レプリカ遅延回路
１０１    レプリカ回路
１１０    遅延回路部
１１１    第１の単位遅延回路
１１２    第２の単位遅延回路
１１３    第１の制御トランジスタ
１１４    第２の制御トランジスタ
１２０    遅延制御部
１２１    レプリカ遅延回路部
１２２    遅延調整判定回路
１３１    レプリカ回路
１４１    出力部
１６０    遅延回路部
１６１    ディレイ部
１６２    論理反転部
１６３    セレクター
１６４、１６５    制御端子付インバータ回路
１６６    インバータ回路
１８０    レプリカ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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