(57)【要約】【課題】ノイズによる誤検出を防止した電圧検出回路を提供する。【解決手段】電圧端子１２に入力される第１電圧ＶＤＤを分圧した第２電圧Ｖ２と基準電圧Ｖｒｅｆ１とを比較し、比較結果を出力するコンパレータ１１と、電圧端子１２に接続され、第１電圧ＶＤＤをスイッチングするスイッチング回路１４がオフしている間に、クロック信号ＣＬＫの論理値に応じて比較結果を示す信号Ｓ１を通過させるラッチ回路１５と、電圧端子１２と基準電位ＧＮＤとの間に接続され、ラッチ回路１５の出力Ｓ３に応じて、分圧比を選択し、選択された分圧比で第１電圧ＶＤＤを分圧した電圧を第２電圧Ｖ２としてコンパレータ１１に出力する分圧回路１２と、を具備する。【選択図】  図１
2011069642.tif 000002
【特許請求の範囲】
【請求項１】
電圧端子に入力される第１電圧を分圧した第２電圧と基準電圧とを比較し、比較結果を出力するコンパレータと、
前記電圧端子に接続され、前記第１電圧をスイッチングするスイッチング回路がオフしている間に、クロック信号の論理値に応じて前記比較結果を示す信号を通過させるラッチ回路と、
前記電圧端子と基準電位との間に接続され、前記ラッチ回路の出力に応じて、分圧比を選択し、選択された前記分圧比で前記第１電圧を分圧した電圧を前記第２電圧として前記コンパレータに出力する分圧回路と、
を具備することを特徴とする電圧検出回路。
【請求項２】
前記スイッチング回路がオンまたはオフしたときに、前記第１電圧にスパイクが発生することを特徴とする請求項１に記載の電圧検出回路。
【請求項３】
前記分圧回路は、一端が前記電圧端子に接続された第１抵抗と、前記第１抵抗に直列接続された第２抵抗と、前記第２抵抗に直列接続され、一端が基準電位に接続された第３抵抗と、前記第３抵抗に並列接続されたスイッチとを具備し、
前記ラッチ回路の出力に応じて前記スイッチをオンまたはオフし、第１分圧比または第２分圧比を選択し、前記第１抵抗と前記第２抵抗の接続ノードから前記第２電圧を出力することを特徴とする請求項１に記載の電圧検出回路。
【請求項４】
前記スイッチング回路がオフしている間に、前記クロック信号の論理値に応じてパルス信号のカウントを開始し、カウント値が所定のカウント値に達するとキャリー信号を前記ラッチ回路に出力し、前記ラッチ回路が前記比較結果を示す信号を通過させるタイミングを遅延させるカウンタを具備することを特徴とする請求項１に記載の電圧検出回路。
【請求項５】
前記カウンタはプログラマブルカウンタであり、前記第１電圧の立ち上がりおよび立ち下がりのスルーレートに応じて、予め前記所定のカウント値が設定されることを特徴とする請求項４に記載の電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧検出回路に関する。
【背景技術】
【０００２】
従来の電圧検出回路には、ノイズ等による誤検出を防止するために電圧端子にキャパシタと抵抗からなるＣＲフィルタが接続されている。この電圧検出回路では、ノイズに対してＣＲフィルタの時定数が小さ過ぎるとノイズの抑制効果が少なくなり、誤検出する恐れがあり、大き過ぎると応答が遅くなり、電圧を検出するタイミングが遅れるという問題がある。また、キャパシタの占有面積が大きいので、半導体チップに集積することが難しいという問題がある。
【０００３】
これに対して、ノイズ等による誤検出を防止するためにヒステリシスを有する電源電圧検出回路が知られている（例えば、特許文献１参照。）。
【０００４】
この電源電圧検出回路では、電源端子に入力される電源電圧と基準電圧とを比較して検出信号を出力する電源電圧検出回路と、検出信号の時間を検出してセット信号を出力する制御回路と、セット信号を受け、リセット信号を出力する信号生成回路と、セット信号およびリセット信号により動作し、内部回路の初期化信号を出力するラッチ回路と、を有している。
【０００５】
ヒステリシス制御をおこなうことにより、ラッチ回路のリセット信号入力端子とセット信号入力端子に同時に動作信号が入力されることがなくなり、ラッチ回路の誤検出およびリセット信号のチャタリングを防止している。
【０００６】
然しながら、この電源電圧検出回路では、電源電圧が任意のスルーレートで立ち上がりまたは立ち下がりする場合、電源電圧の揺らぎや、ヒステリシス幅以上のノイズ等により、正しく電圧検出動作ができなくなるという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１６５２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、ノイズによる誤検出を防止した電圧検出回路を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様の電圧検出回路は、電圧端子に入力される第１電圧を分圧した第２電圧と基準電圧とを比較し、比較結果を出力するコンパレータと、前記電圧端子に接続され、前記第１電圧をスイッチングするスイッチング回路がオフしている間に、クロック信号の論理値に応じて前記比較結果を示す信号を通過させるラッチ回路と、前記電圧端子と基準電位との間に接続され、前記ラッチ回路の出力に応じて、分圧比を選択し、選択された前記分圧比で前記第１電圧を分圧した電圧を前記第２電圧として前記コンパレータに出力する分圧回路と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、ノイズによる誤検出を防止した電圧検出回路が得られる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１に係る電圧検出回路を示す回路図。
【図２】本発明の実施例１に係る電圧の立ち上がり立下り特性を示す図。
【図３】本発明の実施例１に係る電圧とコンパレータの出力との関係を示す図。
【図４】本発明の実施例１に係る電圧変換回路を示す回路図。
【図５】本発明の実施例１に係る電圧検出回路の動作を示すタイミングチャート。
【図６】本発明の実施例２に係る電圧検出回路を示す回路図。
【図７】本発明の実施例２に係る電圧検出回路の動作を示すタイミングチャート。
【発明を実施するための形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本実施例に係る電圧検出回路について図１乃至図５を用いて説明する。図１は本実施例の電圧検出回路を示す回路図、図２は電圧の立ち上がり立下り特性を示す図、図３は電圧とコンパレータの出力との関係を示す図、図４は電圧変換回路を示す回路図、図５は電圧検出回路の動作を示すタイミングチャートである。
【００１４】
図１に示すように、本実施例の電圧検出回路１０は、コンパレータ１１で電圧端子１２に入力される電源電圧（第１電圧）ＶＤＤを分圧回路１３で分圧した第２電圧Ｖ２と、基準電圧Ｖｒｅｆ１とを比較し、コンパレータ１１の出力信号（比較結果）Ｓ１を、電源電圧ＶＤＤをスイッチングするスイッチング回路１４を駆動する駆動信号ＶＤＲでゲーディングされたクロック信号ＣＬＫの論理値に応じて、ラッチ回路１５で通過または保持するように構成されている。
【００１５】
コンパレータ１１は、例えば一対の第１ＮチャネルＭＯＳトランジスタおよび第２ＮチャネルＭＯＳトランジスタと、第１ＰチャネルＭＯＳトランジスタおよび第２ＰチャネルＭＯＳトランジスタを有するカレントミラー回路とを備えた、所謂カレントミラー型差動増幅器である。
【００１６】
コンパレータ１１において、第１ＮチャネルＭＯＳトランジスタのゲートが、基準電圧Ｖｒｅｆ１が入力され反転入力端子（−）であり、第２ＮチャネルＭＯＳトランジスタのゲートが、第２電圧Ｖ２が入力される非反転入力端子（＋）である。第１ＰチャネルＭＯＳトランジスタのドレインと第１ＮチャネルＭＯＳトランジスタのドレインとの接続ノードが、出力端子である。
【００１７】
コンパレータ１１は、第２電圧Ｖ２が基準電圧Ｖｒｅｆ１より高いときに、出力端子にＨｉｇｈレベルの出力信号Ｓ１を出力し、第２電圧Ｖ２が基準電圧Ｖｒｅｆ１より低いときに、出力端子にＬｏｗレベルの出力信号Ｓ１を出力する。
【００１８】
電圧端子１２は外部電源（図示せず）に接続されている。電圧端子１２には、分圧回路１３およびスイッチング回路１４が接続されている。
【００１９】
図２は電源電圧ＶＤＤの立ち上がり立ち下がり特性を示す図である。図２に示すように、この外部電源は、例えば時間ｔ１でパワーオンされると、電源電圧ＶＤＤが所定のスルーレート２１に従って立ち上がり、時間ｔ２で所定の電圧ＶＨに達し、時間ｔ３で所定の電圧Ｖｃに維持され、時間ｔ４で電源電圧ＶＤＤが所定のスルーレート２２に従って立ち下がり、時間ｔ５で電圧ＶＨより低い所定の電圧ＶＬに達し、時間ｔ６でゼロになる特性を示す。
【００２０】
立ち上がりのスルーレート２１および立ち下がりのスルーレート２２は任意であるが、ここでは便宜的に直線で示している。電圧Ｖｃ、電圧ＶＨ、電圧ＶＬは、例えばそれぞれ５０Ｖ、３５Ｖ、３０Ｖである。
【００２１】
分圧回路１３は、直列接続された第１乃至第３抵抗Ｒ１、Ｒ２、Ｒ３と、第３抵抗Ｒ３に並列接続されたスイッチ１６、例えばＮチャネルＭＯＳトランジスタとで構成されている。
【００２２】
第１抵抗Ｒ１の一端が電圧端子１２に接続され、第３抵抗Ｒ３の一端が基準電位ＧＮＤに接続されている。第１抵抗Ｒ１と第２抵抗Ｒ２の接続ノードＮ１から、第２電圧Ｖ２が出力される。
【００２３】
スイッチ１６をオンまたはオフすることにより、第１分圧比Ｒ２／（Ｒ１＋Ｒ２）、または第２分圧比（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）を選択することができる。  
スイッチ１６がオンの場合の第２電圧Ｖ２をＶ２ｏｎとし、スイッチ１６がオフの場合の第２電圧Ｖ２をＶ２ｏｆｆとすると、Ｖ２ｏｎおよびＶ２ｏｆｆはそれぞれ次式で表わされる。
【００２４】
Ｖ２ｏｎ  ＝ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２）                        （１）
Ｖ２ｏｆｆ＝ＶＤＤ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）        （２）
本明細書でいう第２電圧Ｖ２とは、第２電圧Ｖ２ｏｎおよび第２電圧Ｖ２ｏｆｆを総称している。
【００２５】
図３は電源電圧ＶＤＤとコンパレータ１１の出力との関係を示す図である。初期状態では、スイッチ１６はオフ状態にあり、電源電圧ＶＤＤがゼロであるとする。
【００２６】
図３に示すように、パワーオンにより、電源電圧ＶＤＤがゼロから立ち上がり、ＶＨ＝Ｖｒｅｆ１（Ｒ１＋Ｒ２＋R３）／（Ｒ２＋R３）に達すると、コンパレータ１１の出力信号Ｓ１はＬｏｗからＨｉｇｈになる。このとき、後述するようにスイッチ１６はオン状態になる。以後、電源電圧ＶＤＤが電圧ＶＨより大きいときは常に、コンパレータ１１の出力信号Ｓ１はＨｉｇｈレベルを維持し続ける。
【００２７】
次に、電源電圧ＶＤＤが所定の電圧Ｖｃから立ち下がり、ＶＬ＝Ｖｒｅｆ１（Ｒ１＋Ｒ２）／Ｒ２に達すると、コンパレータ１１の出力信号Ｓ１はＨｉｇｈからＬｏｗになる。以後、電源電圧ＶＤＤが電圧ＶＬより小さいときは常に、コンパレータ１１の出力信号Ｓ１はＬｏｗレベルを維持している。
【００２８】
分圧回路１３およびコンパレータ１１により、電源電圧ＶＤＤに対してヒステリシスを有する比較回路が構成されている。
【００２９】
図４はスイッチング回路１４を示す回路図である。図４に示すように、スイッチング回路１４は、例えば同期整流型のＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータでは、出力段３０を駆動信号ＶＤＲによりオン・オフし、負荷および電源電圧ＶＤＤの変動に合わせて出力段３０のオン期間を変化させる。
【００３０】
これにより、ＰＷＭ（Pulse Width Modulation）制御された直流電圧を生成し、その直流電圧を平滑化し、第３電圧Ｖ３として内部回路(図示せず)に出力する。内部回路は、例えば低電圧で駆動される論理回路である。
【００３１】
出力段３０は、電源電圧ＶＤＤに接続されたＰチャネルＭＯＳトランジスタであり、ＩＣ内部に含まれる。ダイオード３２は出力段３０と基準電位ＧＮＤとの間に接続されており、ＩＣ外部に接続される。出力端子ＬＸには、インダクタＬとコンデンサＣからなる平滑回路が接続されている。
【００３２】
ダイオード３２は、例えば順方向電圧の低いショットキーダイオードであり、出力段３０がオフされている間、インダクタＬに蓄えられたエネルギーを回生電流として放流させるために設けられている。
【００３３】
演算増幅器３３は、第３電圧Ｖ３を抵抗Ｒ４、Ｒ５によって分圧して得た帰還電圧Ｖｆが、基準電圧Ｖｒｅｆ２と等しくなるように帰還制御するための基準信号Ｖｅｒを出力する。
【００３４】
コンパレータ３４は、繰り返し信号Ｖｃｈｏｐ、例えば三角波と基準信号Ｖｅｒとを比較し、繰り返し信号Ｖｃｈｏｐが基準信号Ｖｅｒより高くなる期間に出力段３０をオンさせる制御信号Ｐ１を出力する。
【００３５】
制御信号Ｐ１は、Ｖ／Ｉ変換器３５により電流に変換されて伝送され、Ｉ／Ｖ変換器３６により再び電圧に変換され、駆動信号ＶＤＲとして出力段３０のゲートに入力される。
【００３６】
図１に示すＮＯＲ回路１７は、一方の入力端子にクロック信号ＣＬＫが入力され、他方の入力端子に駆動信号ＶＤＲが入力されている。クロック信号ＣＬＫは、駆動信号ＶＤＲでゲーティングされている。ＮＯＲ回路１７はクロック信号ＣＬＫおよび駆動信号ＶＤＲがともにＬｏｗの場合に、出力信号Ｓ２をＨｉｇｈにし、それ以外の場合に、出力信号Ｓ２をＬｏｗにする。
【００３７】
ラッチ回路１５は、例えばＤ型フリップフロップで、ＮＯＲ回路１７の出力信号Ｓ２がＬｏｗからＨｉｇｈになるタイミングで、コンパレータ１１の出力信号Ｓ１を通過させ、それ以外のときは、通過させた出力信号Ｓ１を出力信号Ｓ３として保持している。
【００３８】
更に、ラッチ回路１５の出力信号Ｓ３は、スイッチ１６であるＮチャネルＭＯＳトランジスタのゲートに出力されている。
【００３９】
次に、電圧検出回路１０の動作について詳しく説明する。図５は電圧検出回路１０の動作を示すタイミングチャートである。
【００４０】
初期状態として、電源電圧ＶＤＤは、立ち下がりのスルーレート２２に従って減少している。スイッチング回路１４の出力段３０はオフしており、電源電圧ＶＤＤは電圧ＶＬより大きい電圧４１を示している。ラッチ回路１５の出力信号Ｓ３がＨｉｇｈであり、スイッチ１６はオン状態にある。
【００４１】
クロック信号ＣＬＫおよび駆動信号ＶＤＲは、それぞれ等しい周期Ｔを有している。例えば、クロック信号ＣＬＫの立ち上がりと駆動信号ＶＤＲの立ち下がりとが同期している。
【００４２】
図５に示すように、時間ｔ１で、駆動信号ＶＤＲがＨｉｇｈになり、出力段３０がオンすると、瞬間的にキャパシタＣを充電するために大電流が流れて、電源電圧ＶＤＤが電圧４１より低下し、スパイク４２が生じる。
【００４３】
スパイク４２により、一時的に電源電圧ＶＤＤが電圧ＶＬより低下する、即ち第２電圧Ｖ２ｏｆｆが基準電圧Ｖｒｅｆ１より低下すると、コンパレータ１１の出力信号Ｓ１はＬｏｗになる。スパイク４２の揺らぎに起因して、コンパレータ１１の出力信号Ｓ１にはチャタリング４５が生じる可能性がある。
【００４４】
出力段３０がスイッチングした後、電圧端子１２から出力段３０までのワイヤなどの配線抵抗による電圧ドロップに起因して、電源電圧ＶＤＤは電圧４１より低い電圧４３に落ち着く。電圧４３は電圧ＶＬより大きく、この時点ではコンパレータ１１の出力信号Ｓ１はＨｉｇｈになる。
【００４５】
次に、時間ｔ２で駆動信号ＶＤＲがＬｏｗになり、出力段３０がオフすると、インダクタＬに蓄積されていたエネルギーにより、瞬間的に電源電圧ＶＤＤが電圧４３より増大し、スパイク４４が生じる。
【００４６】
出力段３０に流れる電流がゼロになると、電圧端子１２から出力段３０までのワイヤなどの配線抵抗による電圧ドロップがなくなるので、電源電圧ＶＤＤは電圧４３より高い電圧４１ａに落ち着く。
【００４７】
電源電圧ＶＤＤは全体的には立ち下がり状態にあるので、電圧４１ａは電圧４１より減少している。電圧４１ａは電圧ＶＬより大きく、この時点ではコンパレータ１１の出力信号Ｓ１はＨｉｇｈを維持している。
【００４８】
次に、時間ｔ３で、クロック信号ＣＬＫがＬｏｗになると、ＮＯＲ回路１７の出力信号Ｓ２がＨｉｇｈになる。
【００４９】
出力信号Ｓ２がＨｉｇｈになると、ラッチ回路１５はコンパレータ１１の出力信号Ｓ１を通過させる。ラッチ回路１５の出力信号Ｓ３は初期状態のＨｉｇｈなので、この時点では出力信号Ｓ３はＨｉｇｈを維持し、変わらない。
【００５０】
以後、スイッチング回路１４は駆動信号ＶＤＲに応じて上述した動作を繰り返すので、定期的に電源電圧ＶＤＤにスパイク４２およびスパイク４４が生じる。
【００５１】
次に、時間ｔ４から時間ｔ６の間は、時間ｔ１から時間ｔ３の間と同様であり、その説明は省略する。
【００５２】
次に、時間ｔ７で、駆動信号ＶＤＲがＨｉｇｈになり、出力段３０がオンすると、電源電圧ＶＤＤにスパイク４２ｂが生じる。スパイク４２ｂにより、電源電圧ＶＤＤが電圧ＶＬより低下し、コンパレータ１１の出力信号Ｓ１はＬｏｗになる。スパイク４２ｂの揺らぎに起因して、チャタリング４５ｂが生じている。
【００５３】
出力段３０がスイッチングした後、電源電圧ＶＤＤは出力段３０がオフ状態の時の電圧４１ｂより低い電圧４３ｂに落ち着く。電圧４３ｂは電圧ＶＬより小さく、この時点ではコンパレータ１１の出力信号Ｓ１はＬｏｗを維持している。
【００５４】
次に、時間ｔ８で、駆動信号ＶＤＲがＬｏｗになり、出力段３０がオフすると、電源電圧ＶＤＤにスパイク４４ｂが生じる。その結果、電源電圧ＶＤＤは一時的に電圧ＶＬより高くなるので、コンパレータ１１の出力信号Ｓ１が一時的にＨｉｇｈになり、スパイク４４ｂの揺らぎに応じてチャタリング４６が生じている。
【００５５】
次に、時間ｔ９で、クロック信号ＣＬＫがＬｏｗになると、ＮＯＲ回路１７の出力信号Ｓ２がＨｉｇｈになる。その結果、ラッチ回路１５はコンパレータ１１の出力信号Ｓ１を通過させ、出力信号Ｓ３はＬｏｗになる。この時点において、初めて電源電圧ＶＤＤが電圧ＶＬより低いことが検出される。
【００５６】
出力信号Ｓ３がＬｏｗになると、スイッチ１６はオフ状態になるので、以後第２電圧Ｖ２は電圧Ｖ２ｏｎで表わされるようになる。
【００５７】
これにより、ラッチ回路１５がコンパレータ１１の出力信号Ｓ１を通過させるタイミング（ｔ３、ｔ６、ｔ９）は、駆動信号ＶＤＲがＨｉｇｈまたはＬｏｗになり、出力回路３０がオンまたはオフするときのスパイク４２、４４が生じるタイミング（ｔ１、ｔ２、ｔ４、ｔ５、ｔ７、ｔ８）、および出力段３０がオンしている間（ｔ１〜ｔ２、ｔ４〜ｔ５、ｔ７〜ｔ９）の電圧端子１２から出力段３０までのワイヤなどの配線抵抗による電圧ドロップが生じる期間を避けることができる。
【００５８】
以上説明したように、本実施例の電圧検出回路１０では、スイッチング回路１４の出力段３０を駆動する駆動信号ＶＤＲを利用して、出力段３０がオフしている間に、電源電圧ＶＤＤを分圧した第２電圧Ｖ２と基準電圧Ｖｒｅｆ１とを比較した比較結果に基づいて、電源電圧ＶＤＤのレベルを検出している。
【００５９】
その結果、出力段３０がオンまたはオフするときに生じるスパイク４２、４４および配線抵抗による電圧ドロップに影響されずに、電源電圧ＶＤＤのレベルを正確に検出することができる。従って、ノイズによる誤検出を防止した電圧検出回路が得られる。
【００６０】
ここでは、電源電圧ＶＤＤが立ち下がりのスルーレート２２に従って減少している場合について説明したが、立ち上がりのスルーレート２１に従って増加している場合についても同様であり、スパイクおよび電圧ドロップに影響されずに、電源電圧ＶＤＤのレベルを正確に検出することができる。
【００６１】
スイッチング回路１４が、ＤＣＤＣコンバータである場合について説明したが、モータドライバや、ＦＰＤ（Flat Panel Driver）など、負荷に大電流を供給するドライバＩＣでも構わない。
【実施例２】
【００６２】
本実施例に係る電圧検出回路について、図６および図７を用いて説明する。図６は電圧検出回路を示す回路図、図７は６電圧検出回路の動作を示すタイミングチャートである。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、コンパレータの出力信号を通過させるタイミングを遅延させたことにある。
【００６３】
即ち、図６に示すように、本実施例の電圧検出回路６０では、ＮＯＲ回路１７とラッチ回路１５との間に出力信号Ｓ２をτだけ遅延させるためにカウンタ６１が接続された構成になっている。カウンタ６１の入力端子にはパルス信号ＯＳＣが入力され、制御端子にはＮＯＲ回路１７の出力信号Ｓ２が入力されている。
【００６４】
カウンタ６１は、出力信号Ｓ２がＨｉｇｈになると、パルス信号ＯＳＣのカウントを開始し、カウント値がフルカウントに達すると、出力端子からキャリー信号Ｓ４をラッチ回路１５に出力し、カウント値をクリアして、カウントを継続する。カウンタ６１は、フルカウント状態のとき、キャリー信号Ｓ４をＨｉｇｈにし続ける。
【００６５】
カウンタ６１は、出力信号Ｓ２がＬｏｗになると、カウントを停止し、カウント値およびキャリー信号Ｓ４をクリアする。
【００６６】
次に、電圧検出回路６０の動作について詳しく説明する。図７は電圧検出回路６０の動作を示すタイミングチャートである。図７において、時間ｔ３ａ、ｔ３ｂ、ｔ６ａ、ｔ６ｂ、ｔ９ａ、ｔ９ｂを除く時間ｔ１乃至時間ｔ９は、図５に示す時間ｔ１乃至時間ｔ９と同じ時間である。
【００６７】
図７に示すように、時間ｔ３で、ＮＯＲ回路１７の出力信号Ｓ２がＨｉｇｈになると、カウンタ６１はパルス信号ＯＳＣのカウントを開始する。  
次に、時間ｔ３と時間ｔ４の間の時間ｔ３ａで、カウント値がフルカウント（γ）に達すると、カウンタ６１はキャリー信号Ｓ４をＨｉｇｈにし、時間ｔ３ｂでカウント値をクリアして、カウントを繰り返す。
【００６８】
キャリー信号Ｓ４がＨｉｇｈになると、ラッチ回路１５はコンパレータ１１の出力信号Ｓ１を通過させる。初期状態でラッチ回路１５の出力信号Ｓ３がＨｉｇｈなので、この時点では出力信号Ｓ３は変わらず、Ｈｉｇｈを維持している。
【００６９】
これにより、コンパレータ１１の出力信号Ｓ１が、ラッチ回路１５を通過するタイミングはｔ３からｔ３ａになり、カウンタ６１がフルカウントに要する時間τだけラッチ回路１５の取り込み時間を遅延させることができる。
【００７０】
次に、時間ｔ４で、駆動信号ＶＤＲがＨｉｇｈになるので、ＮＯＲ回路１７の出力信号Ｓ２がＬｏｗになり、カウンタ６１はカウントを停止し、カウント値をクリアする。
【００７１】
時間ｔ６から時間ｔ７の間は、時間ｔ３から時間ｔ４の間と同様であり、その説明は省略する。
【００７２】
次に、時間ｔ９で、ＮＯＲ回路１７の出力信号Ｓ２がＨｉｇｈになると、カウンタ６１はパルス信号ＯＳＣのカウントを開始する。  
次に、時間ｔ９ａで、カウント値がフルカウント（γ）に達すると、キャリー信号Ｓ４がＨｉｇｈになり、ラッチ回路１５はコンパレータ１１の出力信号Ｓ１を通過させる。その結果、ラッチ回路１５の出力信号Ｓ３はＬｏｗになる。この時点で、初めて電源電圧ＶＤＤが電圧ＶＬより低いことが検出される。
【００７３】
電源電圧ＶＤＤの立ち下がりのスルーレート２２が小さい場合、時間ｔ９において、電源電圧ＶＤＤの揺らぎにより、コンパレータ１１の出力信号Ｓ１にチャタリングが生じる恐れがある。
【００７４】
遅延時間τを設けることにより、電源電圧ＶＤＤが安定したときのコンパレータ１１の出力信号Ｓ１を通過させることができる。この機能は、電圧端子１２から出力段３０までのワイヤなどの配線抵抗による電圧ドロップが発生する場合、精度良い電圧検出を可能にする。
【００７５】
以上説明したように、本実施例の電圧検出回路は、スイッチング回路１４の出力段３０がオフしている間で、電源電圧ＶＤＤを検出するタイミングをτだけ遅延させているので、電源電圧ＶＤＤの揺らぎによる誤検出を防止することができる利点がある。
【符号の説明】
【００７６】
１０、６０  電圧検出回路
１１、３４  コンパレータ
１２  電圧端子
１３  分圧回路
１４  スイッチング回路
１５  ラッチ回路
１６  スイッチ
１７  ＮＯＲ回路
２１、２２  スルーレート
３０  出力段
３２  ダイオード
３３  演算増幅器
３５  Ｖ／Ｉ変換回路
３６  Ｉ／Ｖ変換回路
４２、４４  スパイク
４５、４６  チャタリング
６１  カウンタ
ＶＤＤ  電源電圧（第１電圧）
Ｖ２、Ｖ３  第２、第３電圧
Ｖｒｅｆ１、Ｖｒｅｆ２  基準電圧
ＶＤＲ  駆動信号
Ｒ１  第１抵抗
Ｒ２  第２抵抗
Ｒ３  第３抵抗
Ｒ４、Ｒ５  抵抗
Ｌ  インダクタ
Ｃ  キャパシタ
Ｓ１、Ｓ２、Ｓ３  出力信号
Ｓ４  キャリー信号
ＣＬＫ  クロック信号
Ｖｆ  帰還信号
Ｖｅｒ  基準信号
Ｖｃｈｏｐ  繰り返し信号
ＯＳＣ  パルス信号
【図１】
2011069642.tif 000003
【図２】
2011069642.tif 000004
【図３】
2011069642.tif 000005
【図４】
2011069642.tif 000006
【図５】
2011069642.tif 000007
【図６】
2011069642.tif 000008
【図７】
2011069642.tif 000009