(57)【要約】【課題】高電圧動作でも保護回路面積の増加を抑制し、且つ、寄生トランジスタによる誤動作を防止する半導体集積回路の保護装置および保護方法を提供する。【解決手段】スイッチング素子としてハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴとを有する同期整流型のスイッチング電源を制御する半導体集積回路をサージ電圧から保護する保護回路を、端子Ｖｓｗと端子Ｖｂｏｏｔ間にｍ段（ｍは整数）に直列接続されたツェナーダイオードにより構成される第１クランプ回路を接続し、端子Ｖｂｏｏｔと端子Ｖｒｅｇ間にｎ段（ｎは整数）に直列接続された第２クランプ回路を接続し、端子Ｖｒｅｇと基準電位ＧＮＤ間にｍ段に直列接続されたツェナーダイオードにより構成される第３クランプ回路を接続する構成とした。これにより、保護回路の面積増加を抑制し、寄生トランジスタによる誤動作を防止する。【選択図】図１
2011036013.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイドのスイッチング素子と、ローサイドのスイッチング素子もしくは転流素子とを有するスイッチング電源の動作を制御する半導体集積回路をサージ電圧から保護する半導体集積回路の保護回路であって、
前記ハイサイドのスイッチング素子のオンオフを制御するハイサイド駆動回路に電源を供給するとともに、その低電位側端子が前記ハイサイドのスイッチング素子の一端と前記ローサイドのスイッチング素子もしくは転流素子の一端との接続点に接続された高電位電源と、
前記ローサイドのスイッチング素子もしくは転流素子の他端の電位を基準電位とする低電位電源と、
前記高電位電源の高電位側端子と低電位側端子との間に接続される第１クランプ回路と、
前記低電位電源の高電位側端子と前記高電位電源の高電位側端子との間に接続される第２クランプ回路と、
前記低電位電源の高電位側端子と前記基準電位との間に接続される第３クランプ回路と、
を備えたことを特徴とする半導体集積回路の保護装置。
【請求項２】
前記第１クランプ回路は、ｍ段（ｍは整数）に直列接続されたツェナーダイオードにより構成され、アノード側が前記高電位電源の低電位側端子に接続され、カソード側が前記高電位電源の高電位側端子に接続されることを特徴とする請求項１記載の半導体集積回路の保護装置。
【請求項３】
前記第２クランプ回路は、ｎ段（ｎは整数）に直列接続されたツェナーダイオードにより構成され、アノード側が前記低電位電源の高電位側端子に接続され、カソード側が前記高電位電源の高電位側端子に接続されることを特徴とする請求項１記載の半導体集積回路の保護装置。
【請求項４】
前記第３クランプ回路は、ｍ段に直列接続されたツェナーダイオードにより構成され、アノードが前記基準電位に接続され、カソードが前記低電位電源の高電位側端子に接続されるツェナーダイオードにより構成されることを特徴とする請求項１記載の半導体集積回路の保護装置。
【請求項５】
前記ハイサイドのスイッチング素子および前記ローサイドのスイッチング素子がＭＯＳＦＥＴまたはＩＧＢＴであることを特徴とする請求項１記載の半導体集積回路の保護装置。
【請求項６】
前記ハイサイドのスイッチング素子がＮ型のＭＯＳＦＥＴまたはＩＧＢＴであり、前記高電位電源がブートストラップ回路であることを特徴とする請求項５記載の半導体集積回路の保護装置。
【請求項７】
ハイサイドのスイッチング素子と、ローサイドのスイッチング素子もしくは転流素子とを有するスイッチング電源の動作を制御する半導体集積回路をサージ電圧から保護する半導体集積回路の保護方法であって、
前記ハイサイドのスイッチング素子のオンオフを制御するハイサイド駆動回路に電源を供給するとともに、その低電位側端子が前記ハイサイドのスイッチング素子の一端と前記ローサイドのスイッチング素子もしくは転流素子の一端との接続点に接続された高電位電源の低電位側端子へのサージ電圧を、前記高電位電源の高電位側端子と、前記ローサイドのスイッチング素子もしくは転流素子の他端の電位を基準電位とする低電位電源の高電位側端子を介して前記基準電位に放電する手段を備えたことを特徴とする半導体集積回路の保護方法。
【請求項８】
ハイサイドのスイッチング素子と、ローサイドのスイッチング素子もしくは転流素子とを有するスイッチング電源の動作を制御する半導体集積回路をサージ電圧から保護する半導体集積回路の保護方法であって、
前記ハイサイドのスイッチング素子のオンオフを制御するハイサイド駆動回路に電源を供給する高電位電源の高電位側端子へのサージ電圧を、前記ローサイドのスイッチング素子もしくは転流素子の他端の電位を基準電位とする低電位電源の高電位側端子を介して前記基準電位に放電する手段を備えたことを特徴とする半導体集積回路の保護方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイサイドのスイッチング素子と、ローサイドのスイッチング素子もしくは転流素子とを有するスイッチング電源の動作を制御する半導体集積回路を、静電気や外部回路のノイズ等に起因するサージ電圧から保護するための保護装置および保護方法に関し、特に、ハイサイドにＮ型の（Ｎチャンネルの）ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）もしくはＮ型のＩＧＢＴ（Insulated Gate Bipolar Transistor）からなるスイッチング素子を用いたスイッチング電源を制御する半導体集積回路の保護装置および保護方法に適用して好適なものである。
【背景技術】
【０００２】
図３は、入力電圧を所望の出力電圧へ降圧する同期整流型のスイッチング電源回路の一般的な構成例を示すものである。スイッチング素子には、ＰチャンネルＭＯＳＦＥＴより単位面積あたりのオン抵抗が小さく小型化が可能なＮチャンネルＭＯＳＦＥＴを、ハイサイドおよびローサイドに適用している。なお、図３はＮチャンネルＭＯＳＦＥＴを用いた例を示すが、Ｎ型ＩＧＢＴを用いてもよい（以下の議論は同様に成り立つ）。
【０００３】
図３に示すスイッチング電源回路は、半導体集積回路１０と、スイッチング回路２０と、フィルタ回路３０と、ブートストラップ回路（高電位電源）４０などから構成されている。
【０００４】
半導体集積回路１０は、端子Ｖｉｎに入力される高電圧の入力電圧Ｖｉｎ（端子と同じ符号を付す）から内部回路が動作可能な低電圧の内部電圧Ｖｒｅｇを生成する内部電源回路（低電位電源）１１と、端子Ｖｏｕｔから出力される出力電圧Ｖｏｕｔ（端子と同じ符号を付す）が所望の出力電圧となるようにスイッチング回路２０のスイッチング動作をフィードバック制御する制御回路１２と、当該制御回路の出力を受けてスイッチング回路２０を駆動するハイサイド駆動回路Ｈｄｒｖ、およびローサイド駆動回路Ｌｄｒｖから構成される。ハイサイド駆動回路Ｈｄｒｖは、高電位電源４０の高電位端および低電位端がそれぞれ接続される高電位電源４０の高電位側端子Ｖｂｏｏｔおよび低電位側端子Ｖｓｗから電源を供給され、ハイサイドＮチャンネルＭＯＳＦＥＴＱＨのゲート信号をＯＨ端子より出力する。ローサイド駆動回路Ｌｄｒｖは、低電位電源１１の高電位側端子（当該端子の名前もＶｒｅｇとする）と基準電位ＧＮＤから電源を供給され、ローサイドＭＯＳＦＥＴＱＬのゲート信号をＯＬ端子より出力する。
【０００５】
スイッチング回路２０は、ハイサイドのＮチャンネルＭＯＳＦＥＴＱＨとローサイドのＮチャンネルＭＯＳＦＥＴＱＬが、入力電圧Ｖｉｎと基準電位ＧＮＤとの間で直列に接続されて構成され、それぞれのゲートに入力されるゲート信号に従い交互にオンオフ動作をおこなう。ハイサイドのＮチャンネルＭＯＳＦＥＴＱＨとローサイドのＮチャンネルＭＯＳＦＥＴＱＬの接続点であるスイッチング回路２０の出力端は、端子Ｖｓｗ、フィルタ回路３０、ブートストラップ回路４０、および転流ダイオードＤＦに接続される。
【０００６】
フィルタ回路３０は、インダクタＬとコンデンサＣＯから構成され、スイッチング回路２０の出力信号を平滑して出力電圧Ｖｏｕｔを生成する。
ブートストラップ回路４０は、内部電圧Ｖｒｅｇが接続される半導体集積回路１０の端子Ｖｒｅｇと端子Ｖｂｏｏｔとの間に接続されるダイオードＤＢと、端子Ｖｂｏｏｔとスイッチング回路２０の出力端との間に接続されるコンデンサＣＢから構成される。ハイサイドのＮチャンネルＭＯＳＦＥＴＱＨをオンオフ駆動するためには、入力電圧Ｖｉｎよりしきい値電圧分（通常２〜３Ｖ程度）は高い電圧が必要であり、ブートストラップ回路４０はそのための昇圧動作をおこなうものである。ブートストラップ回路４０は、先ずローサイドのＭＯＳＦＥＴＱＬがオンの期間にダイオードＤＢを介してコンデンサＣＢの一端に内部電圧Ｖｒｅｇを充電し、次にハイサイドＭＯＳＦＥＴＱＨがオンの期間にスイッチング回路２０の出力によりコンデンサＣＢの他端に入力電圧Ｖｉｎを印加する。この動作を繰り返し、「内部電圧Ｖｒｅｇ」を「内部電圧Ｖｒｅｇ＋入力電圧Ｖｉｎ」に昇圧してハイサイド駆動回路Ｈｄｒｖの電源とし供給することにより、ハイサイドのＮチャンネルＭＯＳＦＥＴＱＨを駆動する。
【０００７】
なお、ＣＩは入力コンデンサである。また、ＣＲは内部電圧Ｖｒｅｇの安定化コンデンサであり、Ｖｒｅｇの安定性が確保される場合は削除できる。
図３に示すような同期整流型のスイッチング電源回路に適用される半導体集積回路１０には、外部で発生する静電気や外部回路のノイズ等に起因するサージ電圧から集積回路を保護するために、通常は保護回路が設けられている。この保護回路としては、降伏電圧が５Ｖ程度のツェナーダイオードを、保護する端子と基準電位ＧＮＤ間に介挿する方法が知られている。また、保護する端子の電圧が数１０Ｖの場合は、ツェナーダイオードを多段に直列接続して使用している。
【０００８】
図３の場合、端子Ｖｒｅｇ、端子ＯＬに印加されるのは、例えば５Ｖ以下の低電圧であり、端子Ｖｉｎ、端子Ｖｂｏｏｔ、端子ＯＨ、および端子Ｖｓｗに印加されるのは、例えば５Ｖ以上の高電圧である。
【０００９】
図４に、従来の保護回路の構成例として、端子Ｖｒｅｇ、端子Ｖｂｏｏｔ、端子Ｖｓｗの保護回路を示す。図４は内部電圧Ｖｒｅｇが５Ｖ以下の場合の構成例であり、降伏電圧が５Ｖ以上である単独のツェナーダイオードＺ６を端子Ｖｒｅｇと基準電位ＧＮＤとの間に介挿して保護している。端子Ｖｂｏｏｔおよび端子Ｖｓｗは、例えば５Ｖ以上の高電圧が印加されるため、ツェナーダイオードを多段に直列接続したＺ５およびＺ４を基準電圧ＧＮＤとの間に介挿して保護している。なお、このツェナーダイオードの段数は、保護する端子の動作電圧とツェナーの降伏電圧（通常５Ｖ程度）とから決定される。このため、端子に印加される最大電圧が高くなるほど使用するツェナーダイオードの段数も増えることになり、保護回路の面積が増加する問題が発生する。
【００１０】
図５に、ハイサイドの駆動電圧（端子Ｖｂｏｏｔと端子Ｖｓｗ間の電圧）が例えば５Ｖ以下と低い場合の保護回路の構成例を示す。ツェナーダイオードＺ６およびＺ４は図４と同一であるが、ツェナーダイオードＺ５の代わりにＺ７を端子Ｖｂｏｏｔと端子Ｖｓｗとの間に介挿して保護する構成としている。図５の構成では、図４の多段接続のツェナーダイオードＺ５を廃して１段のＺ７を用いているため、図４の構成よりは保護回路の面積を縮小できるが、図４および図５に示すツェナーダイオードＺ４を有する保護回路の構成では、以下のような問題点がある。
【００１１】
図３に示す同期整流型のスイッチング電源回路では、スイッチング回路２０のハイサイドのＭＯＳＦＥＴＱＨとローサイドのＭＯＳＦＥＴＱＬが同時にオンして、入力電圧Ｖｉｎから基準電位ＧＮＤへの貫通電流の発生を回避するため、オンオフの切り替わり時にＭＯＳＦＥＴＱＨとＱＬが同時にオフとなるデッドタイム期間を設定している。しかし、図６に示すように、このデッドタイム期間中に転流ダイオードＤＦもしくはローサイドのＭＯＳＦＥＴＱＬの寄生ダイオードが導通することにより端子Ｖｓｗの電位が負電位となり、寄生トランジスタによる誤動作が発生する問題点がある。
【００１２】
図７に、ツェナーダイオードＺ４を設けた場合のデバイス構造を示す。図７では、Ｐ基板にＮ型拡散層（Ｎ）のカソードを生成し、当該Ｎ型拡散層中にＰ型拡散層（Ｐ＋）のアノードを生成したツェナーダイオードＺＤを構成した場合を示している。この場合、ＺＤのカソードをエミッタ、Ｐ基板の電位を基準電位ＧＮＤとするためのピックアップ（Ｐ＋）をベース、他の機能デバイスのＮ領域（Ｎ型拡散層（Ｎ＋））をコレクタとした寄生トランジスタＴｒが存在するデバイス構造で、端子Ｖｓｗが負電位になると寄生トランジスタＴｒがオンし他の機能デバイスのＮ領域の動作に異常が発生する。
【００１３】
なお、ローサイドの構成が転流ダイオードＤＦのみの非同期整流型のスイッチング電源であっても、ツェナーダイオードＺ４を有すれば、転流ダイオードＤＦが導通することにより端子Ｖｓｗの電位が負電位となると、寄生トランジスタによる誤動作が発生しうることは同様である。
【００１４】
また、特許文献１には、図８に示すように、出力用のハイサイドＮチャンネルＭＯＳＦＥＴを静電気から保護する回路として、ＭＯＳＦＥＴＱ０のソースドレイン間にツェナーダイオードＺＤを設け、ゲート・基準電位間にダイオードＤを設けて保護する発明が記載されている。この発明では、出力端子に正の静電気が印加された場合は、ツェナーダイオードＺＤおよびＭＯＳＦＥＴＱ０の寄生ダイオードＤ０の順方向電流により保護し、負の静電気が印加された場合は、ツェナーダイオードＺＤの降伏電流とダイオードＤの順方向電流でＭＯＳＦＥＴＱ０をオンさせて保護することが示されている。
【００１５】
さらに、特許文献２には、図９に示すように、同期整流型のスイッチング電源回路において、入力電圧Ｖｉｎを静電気から保護する回路の発明が記載されている。この発明では、入力電圧Ｖｉｎと基準電位ＧＮＤとの間に、ＭＯＳＦＥＴＱと直列接続されたツェナーダイオードＺＤ１からＺＤ８とを並列に接続し、ツェナーダイオードＺＤ１とプルダウン抵抗ＲでＭＯＳＦＥＴＱのゲートを制御する構成としている。このような構成で、入力電圧Ｖｉｎに正の静電気が印加された場合は、ツェナーダイオードＺＤ１からＺＤ８の降伏電流とＭＯＳＦＥＴＱのオン電流とで保護し、負の静電気が印加された場合は、ツェナーダイオードＺＤ１からＺＤ８の順方向電流で保護することが示されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００１−１６０７４８号公報
【特許文献２】特開２００５−２９５７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
ハイサイドにＭＯＳＦＥＴもしくはＩＧＢＴを用いたスイッチング電源回路において、上述した従来の半導体集積回路の保護回路では、以下のような問題点あった。
まず、図４および図５に示した保護回路の構成例では、入力電圧Ｖｉｎが高くなるほど保護回路に用いるＺ４のツェナーダイオードの直列接続の段数が増え、保護回路の面積が増加する問題点があった。
【００１８】
さらに、転流ダイオードＤＦもしくはローサイドのＭＯＳＦＥＴＱＬの寄生ダイオードが導通することにより端子Ｖｓｗが負電圧になることで、ツェナーダイオードＺ４を構成するデバイス構造に存在する寄生トランジスタＴｒがオンとなり誤動作が発生する。
【００１９】
従来はこの寄生トランジスタＴｒの誤動作を防止するため、Ｐ基板のピックアップ電位の面積を広げたり、各ツェナーダイオードの配置間隔を広げたりして対策を実施していたが、いずれも保護回路面積が増大する問題点があった。
【００２０】
また、図８および図９に示した保護回路の構成例では、いずれも出力端子や入力電圧端子などの特定端子のための保護回路であり、図３に示すようなブートストラップ回路が適用されるスイッチング電源回路に用いる半導体集積回路に必要なＶｓｗ、Ｖｂｏｏｔ、Ｖｒｅｇなどの端子を、保護回路の面積を抑制しながら、上記の寄生トランジスタＴｒがオンすることに起因する誤動作を防ぐ保護回路については、何ら開示されていない。
【００２１】
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、入力電圧が高くなっても保護回路の面積が増大することなく、かつ、寄生トランジスタによる誤動作も発生しない、スイッチング電源を制御する半導体集積回路の保護装置および保護方法を提供することである。
【課題を解決するための手段】
【００２２】
上述した課題を解決するために、請求項１記載に係る半導体集積回路の保護装置は、ハイサイドのスイッチング素子と、ローサイドのスイッチング素子もしくは転流素子とを有するスイッチング電源の動作を制御する半導体集積回路をサージ電圧から保護する半導体集積回路の保護回路であって、前記ハイサイドのスイッチング素子のオンオフを制御するハイサイド駆動回路に電源を供給するとともに、その低電位側端子が前記ハイサイドのスイッチング素子の一端と前記ローサイドのスイッチング素子もしくは転流素子の一端との接続点に接続された高電位電源と、前記ローサイドのスイッチング素子もしくは転流素子の他端の電位を基準電位とする低電位電源と、前記高電位電源の高電位側端子と低電位側端子との間に接続される第１クランプ回路と、前記低電位電源の高電位側端子と前記高電位電源の高電位側端子との間に接続される第２クランプ回路と、前記低電位電源の高電位側端子と前記基準電位との間に接続される第３クランプ回路と、を備えたことを特徴とする。
【００２３】
また、請求項２に係る半導体集積回路の保護装置は、請求項１記載に係る半導体集積回路の保護装置において、前記第１クランプ回路は、ｍ段（ｍは整数）に直列接続されたツェナーダイオードにより構成され、アノード側が前記高電位電源の低電位側端子に接続され、カソード側が前記高電位電源の高電位側端子に接続されることを特徴とする。
【００２４】
また、請求項３記載に係る半導体集積回路の保護装置は、請求項１記載に係る半導体集積回路の保護装置において、前記第２クランプ回路は、ｎ段（ｎは整数）に直列接続されたツェナーダイオードにより構成され、アノード側が前記低電位電源の高電位側端子に接続され、カソード側が前記高電位電源の高電位側端子に接続されることを特徴とする。
【００２５】
また、請求項４に係る半導体集積回路の保護装置は、請求項１記載に係る半導体集積回路の保護装置において、前記第３クランプ回路は、ｍ段に直列接続されたツェナーダイオードにより構成され、アノードが前記基準電位に接続され、カソードが前記低電位電源の高電位側端子に接続されるツェナーダイオードにより構成されることを特徴とする。
【００２６】
また、請求項５に係る半導体集積回路の保護装置は、請求項１記載に係る半導体集積回路の保護装置において、前記ハイサイドのスイッチング素子および前記ローサイドのスイッチング素子がＭＯＳＦＥＴまたはＩＧＢＴであることを特徴とする。
【００２７】
また、請求項６に係る半導体集積回路の保護装置は、請求項５記載に係る半導体集積回路の保護装置において、前記ハイサイドのスイッチング素子がＮ型のＭＯＳＦＥＴまたはＩＧＢＴであり、前記高電位電源がブートストラップ回路であることを特徴とする
また、請求項７に係る半導体集積回路の保護方法は、ハイサイドのスイッチング素子と、ローサイドのスイッチング素子もしくは転流素子とを有するスイッチング電源の動作を制御する半導体集積回路をサージ電圧から保護する半導体集積回路の保護方法であって、前記ハイサイドのスイッチング素子のオンオフを制御するハイサイド駆動回路に電源を供給するとともに、その低電位側端子が前記ハイサイドのスイッチング素子の一端と前記ローサイドのスイッチング素子もしくは転流素子の一端との接続点に接続された高電位電源の低電位側端子へのサージ電圧を、前記高電位電源の高電位側端子と、前記ローサイドのスイッチング素子もしくは転流素子の他端の電位を基準電位とする低電位電源の高電位側端子とを介して前記基準電位に放電する手段を備えたことを特徴とする。
【００２８】
また、請求項８に係る半導体集積回路の保護方法は、ハイサイドのスイッチング素子と、ローサイドのスイッチング素子もしくは転流素子とを有するスイッチング電源の動作を制御する半導体集積回路をサージ電圧から保護する半導体集積回路の保護方法であって、前記ハイサイドのスイッチング素子のオンオフを制御するハイサイド駆動回路に電源を供給する高電位電源の高電位側端子へのサージ電圧を、前記ローサイドのスイッチング素子もしくは転流素子の他端の電位を基準電位とする低電位電源の高電位側端子を介して前記基準電位に放電する手段を備えたことを特徴とする。
【発明の効果】
【００２９】
本発明に係るスイッチング電源回路に用いる半導体集積回路の保護装置および保護方法は、端子Ｖｓｗと端子Ｖｂｏｏｔ間にｍ段（ｍは整数）に直列接続されたツェナーダイオードにより構成される第１クランプ回路を介挿し、端子Ｖｂｏｏｔと端子Ｖｒｅｇ間にｎ段（ｎは整数）に直列接続された第２クランプ回路を介挿し、端子ＶｒｅｇとＧＮＤ間にｍ段に直列接続されたツェナーダイオードにより構成される第３クランプ回路を介挿することにより、入力電圧Ｖｉｎが高くなっても保護回路の面積増加を抑制し、且つ、寄生トランジスタによる誤動作を防止するという効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】本発明に係る半導体集積回路の保護装置の実施例を示す図である。
【図２】本発明に係るツェナーダイオードのデバイス構造を示す図である。
【図３】本発明に係る同期整流型スイッチング電源の構成例を示す図である。
【図４】従来の半導体集積回路の保護装置の第１の構成例を示す図である。
【図５】従来の半導体集積回路の保護装置の第２の構成例を示す図である。
【図６】従来の半導体集積回路の保護装置で問題となるデッドタイム期間に関するタイミングチャートである。
【図７】従来の半導体集積回路の保護装置で問題となるツェナーダイオードのデバイス構造を示す図である。
【図８】従来の半導体集積回路の保護装置の第３の構成例を示す図である。
【図９】従来の半導体集積回路の保護装置の第４の構成例を示す図である。
【発明を実施するための形態】
【実施例１】
【００３１】
以下、本発明の実施形態に係る半導体集積回路の保護装置について、図面を参照しながら説明する。なお、スイッチング電源としては図３に示す同期整流型スイッチング電源を想定して以下の説明を行うが、背景技術の項での説明と同様に、スイッチング素子としてＩＧＢＴ、特にＮ型ＩＧＢＴを適用してもよいし、ローサイドに転流ダイオードを用いた非同期整流型スイッチング電源であってもよい。なお、同期整流型スイッチング電源の場合、転流ダイオードＤＦは削除してもよい。
【００３２】
図１はこの発明の実施例を示す回路図であり、ハイサイドスイッチ素子を用いた同期整流型のスイッチング電源回路に用いる半導体集積回路の保護回路の構成図である。図４、図５に示す従来回路例と同じ部位には同じ符号を付して、詳細な説明は省略する。
【００３３】
図１に示す半導体集積回路の保護装置は、アノード側をハイサイド駆動回路Ｈｄｒｖに電源を供給する高電位電源（ブートストラップ回路）４０の低電位側端子Ｖｓｗに接続され、カソード側を高電位電源４０の高電位側端子Ｖｂｏｏｔに接続される、ｍ段（ｍは整数）直列接続されたツェナーダイオードＺ１と、アノード側をローサイド駆動回路Ｌｄｒｖに電源を供給する低電位電源（内部電源回路）１１の高電位側端子Ｖｒｅｇに接続され、カソード側を高電位電源４０の高電位側端子Ｖｂｏｏｔに接続される、ｎ段（ｎは整数）直列接続されたツェナーダイオードＺ２と、アノードを基準電位ＧＮＤに接続され、カソードを低電位電源１１の高電位側端子Ｖｒｅｇに接続される、ｍ段直列接続されたツェナーダイオードＺ３とから構成されている。高電位電源４０の両端電圧は基本的に電圧Ｖｒｅｇと同じになるので、ツェナーダイオードＺ１とＺ３における直列接続の段数は同じｍである。なお、低電位電源（内部電源回路）１１は、ローサイド駆動回路Ｌｄｒｖ以外のローサイド側回路にも電源を供給している。また、図４，５に示す端子ＶｓｗとＧＮＤ電位間のツェナーダイオードＺ４は廃している。図１に示す内部電源回路１１については、これを廃して、端子Ｖｒｅｇから外部電源を供給する構成としてもよい。
【００３４】
図１のように構成された同期整流型のスイッチング電源回路に用いる半導体集積回路の保護回路の動作について説明する。
まず、端子Ｖｓｗに正電位のサージ電圧が印加された場合は、ツェナーダイオードＺ１の順方向電流と、ツェナーダイオードＺ２およびＺ３の降伏電流により保護される。一方、負電位のサージ電圧が印加された場合は、ツェナーダイオードＺ３およびＺ２の順方向電流と、ツェナーダイオードＺ１の降伏電流により保護される。
【００３５】
また、端子Ｖｂｏｏｔに正電位のサージ電圧が印加された場合は、ツェナーダイオードＺ２およびＺ３の降伏電流により保護される。一方、負電位のサージ電圧が印加された場合は、ツェナーダイオードＺ３およびＺ２の順方向電流により保護される。
【００３６】
次に、端子Ｖｒｅｇに正電位のサージ電圧が印加された場合は、ツェナーダイオードＺ３の降伏電流により保護される。一方、負電位のサージ電圧が印加された場合は、ツェナーダイオードＺ３の順方向電流により保護される。
【００３７】
なお、ツェナーダイオードＺ１とＺ３およびＺ２の直列接続する段数ｍおよびｎは、必要な動作電圧により決定される。たとえば、降伏電圧が５Ｖのツェナーダイオードの場合、Ｖｉｎ＝２０Ｖ，Ｖｒｅｇ＝３Ｖとすると、高電位電源４０の両端電圧もＶｒｅｇと同じ３Ｖになるのでｍ＝１とすればよい。また、端子Ｖｒｅｇと端子Ｖｂｏｏｔの最大端子間電圧はＶｉｎの２０Ｖとなるので、ｎ＝５（５Ｖ×５＝２５Ｖ）とすればよい。図２に、ツェナーダイオードＺ２のデバイス構造を示す。デッドタイム期間中（非同期整流型スイッチング電源の場合は、転流ダイオードが導通したとき）に負電位となる端子Ｖｓｗが切り離された構造のため、寄生トランジスタはオンせず問題も発生しない。
【００３８】
以上説明したように、図１に示した半導体集積回路の保護装置は、端子Ｖｓｗと端子Ｖｂｏｏｔと端子Ｖｒｅｇとの間にツェナーダイオードからなる保護回路を介挿して構成することにより、端子ＶｓｗとＧＮＤ電位間のツェナーダイオードが削除可能となり、高電圧動作に伴う保護回路面積の増加を抑制し、寄生トランジスタによる誤動作発生を防止する保護回路を実現できる。
【００３９】
以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良や変更が可能である。
【符号の説明】
【００４０】
１０    半導体集積回路
１１    低電位電源（内部電源回路）
１２    制御回路
２０    スイッチング回路
３０    フィルタ回路
４０    高電位電源（ブートストラップ回路）
ＣＢ、ＣＩ、ＣＯ、ＣＲ    コンデンサ
Ｄ、Ｄ０、ＤＢ    ダイオード
ＤＦ    転流ダイオード
ＧＮＤ    基準電位
Ｈｄｒｖ    ハイサイド駆動回路
Ｌｄｒｖ    ローサイド駆動回路
Ｌ    インダクタ
Ｎ、Ｎ＋    Ｎ形拡散層
ＯＨ    ハイサイドＭＯＳＦＥＴに対する駆動出力端子
ＯＬ    ローサイドＭＯＳＦＥＴに対する駆動出力端子
Ｐ＋    Ｐ形拡散層
Ｑ０、Ｑ１、ＱＨ、ＱＬ    ＮチャンネルＭＯＳＦＥＴ
Ｒ、Ｒ０    抵抗
Ｖｂｏｏｔ    高電位電源の高電位側端子もしくはその電位
Ｖｉｎ    入力電圧もしくは当該入力電圧が入力される端子
Ｖｏｕｔ    出力電圧もしくは当該出力電圧が出力される端子
Ｖｒｅｇ    低電位電源１１の高電位側端子もしくはその電位（内部電圧）
Ｖｓｗ    高電位電源の低電位側端子もしくはその電位
Ｔｒ    寄生トランジスタ
Ｚ１〜Ｚ７、ＺＤ、ＺＤ１〜ＺＤ８    ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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