(57)【要約】【課題】基準クロックに位相同期したクロックを出力するクロック位相同期回路に関し、長期間安定化及び入力擾乱影響を緩和する。【解決手段】リファレンス入力ａ位相に同期した電圧制御発振器１の出力信号ｄを得る為のクロック位相同期回路であって、リファレンス入力ａの周波数と電圧制御発振器１の出力信号ｄの周波数とを一致させて位相比較器３により所定のタイミング毎に位相比較した位相差検出信号ｂを入力し、それを所定期間順次記憶するメモリ等の記憶手段と、所定期間毎の位相差検出信号の差を位相変動量として求め、位相変動量が許容範囲内の場合は、その位相変動量に対応した電圧制御発振器１の制御電圧に変換し、許容範囲内でない場合は、前回の位相変動量に対応した制御電圧又は自走状態となる制御電圧として、電圧制御発振器１に制御電圧ｃを入力する演算処理手段とを備えている。【選択図】図１
2011124747.tif 000002
【特許請求の範囲】
【請求項１】
基準とするリファレンス入力と電圧制御発振器の出力信号又は該出力信号を分周した信号との位相差を位相比較器により求め、該位相差に対応した制御電圧を前記電圧制御発振器に入力して、前記リファレンス入力に位相同期したクロックを出力するクロック位相同期回路に於いて、
前記リファレンス入力の周波数と前記電圧制御発振器の出力信号の周波数とを一致させて所定のタイミング毎に位相比較した位相差検出信号を入力して少なくとも所定期間にわたって順次記憶する記憶手段と、
該記憶手段に記憶された所定期間毎の前記位相差検出信号の差を位相変動量として求め、該位相変動量が許容値か否かを判定し、許容値の時は該位相変動量に対応した前記電圧制御発振器の制御電圧に変換し、許容値でない時は前回の位相変動量に対応した制御電圧又は自走状態となる制御電圧として、前記電圧制御発振器に制御電圧を入力する演算処理手段と
を備えたことを特徴とするクロック位相同期回路。
【請求項２】
前記電圧制御発振器と、前記リファレンス入力と前記電圧制御発振器の出力信号又は該出力信号を分周した信号との位相差をディジタル処理によって求める位相比較器と、該位相比較器の位相差検出信号を入力して、前記電圧制御発振器の制御電圧を出力する制御値演算部とを備え、該制御値演算部は、前記位相比較器による位相差検出信号を所定期間にわたって順次記憶するメモリと、該メモリに対する前記位相差検出信号の書込み読出しを制御し、所定期間毎の前記位相差検出信号の差を位相変動量として求め、該位相変動量が許容値か否かを判定し、許容値の時は該位相変動量に対応した前記電圧制御発振器の制御電圧とし、許容値でない時は前回の位相変動量に対応した制御電圧又は自走状態となる制御電圧として、前記電圧制御発振器に入力する制御を行うプロセッサとを含む構成を備えたことを特徴とする請求項１記載のクロック位相同期回路。
【請求項３】
前記電圧制御発振器と、前記リファレンス入力と前記電圧制御発振器の出力信号又は該出力信号を分周した信号との位相差をディジタル処理によって求める位相比較器と、該位相比較器の位相差検出信号を入力して、前記電圧制御発振器の制御電圧を出力する制御値演算部とを備え、該制御値演算部は、前記位相比較器の位相差検出信号を順次シフトして記憶するシフトレジスタと、該シフトレジスタにより順次シフトする所定期間毎の前記位相差検出信号の差を位相変動量として求める差分演算部と、前記差分演算部による位相変動量が許容値か否かを判定し、許容値の時はＤ／Ａ変換部により該位相変動量に対応した前記電圧制御発振器の制御電圧とし、許容値でない時は前回の位相変動量に対応した前記Ｄ／Ａ変換器による制御電圧又は自走状態となる制御電圧として、前記電圧制御発振器に入力する制御を行う制御部とを含む構成を備えたことを特徴とする請求項１記載のクロック位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準となるクロックの位相に同期化したクロックを発生させる高安定性のクロック位相同期回路に関する。
【背景技術】
【０００２】
一般的な同期網に於ける各局の階梯構造は、例えば、図８の同期ネットワークに於けるクロック同期の階梯構成の説明図に示すように、最上位局（マスタ局）に対して、順次、上位局、下位局、最下位局の順で、それぞれ階梯構成の上位の局からのクロックを基準クロックとし、その基準クロックの位相に下位の局では同期化させてクロックを再生出力し、そのクロックに位相同期化して送受信処理を行うものである。例えば、ＳＤＨやＳＯＮＥＴ等の同期伝送方式を適用して各局間でデータ伝送を行う場合、下位局は上位局側から受信したＳＤＨ／ＳＯＮＥＴ信号からクロックを抽出し、そのクロックの位相に局内クロック位相を同期化させることにより送受信処理を行う構成が適用されている。従って、最上位局のクロックを基準として、順次下位に位置する各局は、位相同期化したクロックを再生して、そのクロックを基に送受信処理を行うことになる。
【０００３】
その場合、位相同期化したクロックを発生する位相同期回路（ＰＬＬ；Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）は、例えば、図９に示すように、電圧制御発振器７１と、フィルタ７２と、位相比較器７３と、分周器７４とを含む基本構成を有し、リファレンス入力は、前述のＳＤＨ／ＳＯＮＥＴ信号から抽出した上位局側のクロックとし、このリファレンス入力のクロック周波数に対して、電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）７１の出力信号周波数がＮ倍の場合、分周器７４により電圧制御発振器７１の出力のＰＬＬ出力を１／Ｎに分周して、リファレンス入力のクロック周波数と同一周波数の信号とし、リファレンス入力と電圧制御発振器出力信号との位相を位相比較器７３により比較し、位相差に対応した出力信号を、フィルタ７２を介して電圧制御発振器７１の制御電圧とする。このフィルタ７２は、位相比較器７３からの出力信号の急激な変化を抑制する為の低域通過型の構成が一般的であり、電圧制御発振器７１が位相比較結果に追従動作可能となる時定数を選択した構成を備えている。この電圧制御発振器７１からリファレンス入力位相に同期したＰＬＬ出力、即ち、上位の局からの同期伝送信号から抽出してクロック位相に同期化したクロックを再生出力することができる。なお、リファレンス入力とＰＬＬ出力との周波数が同一の場合は、分周器７４を省略した構成とする。
【０００４】
図１０は、従来例の局間のクロック位相同期の説明図であり、７５はＡ局、７６はＢ局、７７，７８は専用クロック同期装置（前述のクロック位相同期回路と同様な装置）、Ａ１〜Ａ４はＡ局７５配下の伝送装置、Ｂ１〜Ｂ４はＢ局７６配下の伝送装置を示し、伝送装置Ａ２，Ｂ２間と伝送装置Ａ３，Ｂ３間とを伝送路により接続し、伝送装置Ａ１，Ｂ１及びＡ４，Ｂ４は、それぞれ他の局の伝送装置（図示を省略）と伝送路により接続した構成の場合を示す。又Ａ局７５及びＢ局７６は、専用クロック同期装置７７，７８から局内の各伝送装置Ａ１〜Ａ４，Ｂ１〜Ｂ４にそれぞれ基準クロックを供給して、同期伝送処理を行わせるもので、Ａ局７５を上位局とし、Ｂ局７６を下位局とした場合を示す。従って、Ａ局７５の専用クロック同期装置７７からの局内の基準クロックを基に各伝送装置Ａ１〜Ａ４はデータの送信処理を行い、例えば、Ｂ局７６の伝送装置Ｂ２により、Ａ局７５の伝送装置Ａ２からのデータを受信処理し、その受信データから抽出したクロックをリファレンス入力として専用クロック同期装置７８に入力する。この専用クロック同期装置７８は、リファレンス入力に同期したクロックを生成して、局内の各伝送装置Ｂ１〜Ｂ４に局内の基準クロックとして供給する。その場合、Ａ局７５とＢ局７６との局内の基準クロックを例えば６４ｋＨｚとし、各伝送装置Ａ１〜Ａ４，Ｂ１〜Ｂ４から送信する為のクロックを、例えば、６４ｋＨｚを逓倍した２．４ＧＨｚ又は１０ＧＨｚとして、伝送路を介して接続された伝送装置間で、２．４ＧＨｚ又は１０ＧＨｚの伝送速度でデータ伝送することになる。
【０００５】
前述のような同期網内の階梯構造の各局の専用クロック同期装置が正常に同期動作を行っている場合は、その同期網内では、最上位局のクロック位相に同期した同期伝送処理を実行することができる。しかし、同期網内の何れかの階梯の局の専用クロック同期装置からのクロック位相が上位の局のクロック位相に対して同期外れ等の異常状態となると、その異常発生局より下位の階梯の局は、正常なクロックを受信再生することができないことにより、上位局が異なる下位の局間のデータ伝送に於いて伝送エラーが多発する。このような基準となるクロック入力断時に、入力断直前の位相状態を維持してクロックを発生するクロック同期回路が提案されている（例えば、特許文献１参照）。これは、位相比較器からフィルタを介して電圧制御発振器に入力する制御信号を、メモリにより記憶させると共に常に新しい制御信号に更新し、クロック入力断検出時には、その直前に記憶した制御信号を継続して電圧制御発振器に入力することにより、少なくとも、クロック入力断直前の位相状態を維持させて、継続してクロックを発生する構成を備えている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−３００９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述の図１０に示すように、階梯構造の各局に専用クロック同期装置７７，７８を設けて、局内の複数の伝送装置に基準クロックを供給し、階梯構造の下位のＢ局７６の専用クロック同期装置７８を、上位のＡ局７５からのクロックに位相同期化させて、局内の複数の伝送装置Ｂ１〜Ｂ４に基準クロックとして供給するシステム構成に於いては、各伝送装置にそれぞれクロック同期装置を設ける構成に比較してコストダウンを図ることができる。しかし、上位のＡ局７５のクロック異常発生の場合、その上位のＡ局７５の配下の下位のＢ局の伝送装置Ｂ１〜Ｂ４間は、上位のＡ局７５の異常発生クロックにそれぞれ同期した状態となり、伝送装置Ｂ１〜Ｂ４の相互間のデータ伝送は正常であっても、他の上位局の配下の下位局との間では、クロック位相がずれることにより、伝送エラーが多発する通信異常となる。従って、通信相手の伝送装置に応じて、正常通信が可能であったりすることにより、通信異常の発生原因究明に長時間を要する問題がある。
【０００８】
又各局の専用クロック同期装置７７，７８を高安定化した構成の場合、上位のＡ局７５の故障発生時に於ける下位のＢ局７６の専用クロック同期装置７８は、前述のように、上位のＡ局７５のクロック位相に同期化するから、この場合の上位局の故障による影響は、直ちに伝送エラーとして顕在化することがなく、時間の経過に従って伝送エラーの影響が現れてくる。その場合は、原因究明に長時間を要して、回復処理が遅れる問題がある。又クロック同期回路は、入力クロックと出力クロックとの位相比較結果を、フィルタを介して電圧制御発振器に入力するフィードバックループを有するもので、そのフィルタを含むフィードバックループの応答特性を遅くすることにより、一時的な擾乱の影響を緩和する手段が考えられる。しかし、上位局のクロック同期の異常発生による影響を抑止することは困難である。
【０００９】
本発明は、前述の従来の問題点を解決することを目的とし、長期間のクロック位相の安定化を図り、且つリファレンス入力としてのクロック異常による入力擾乱の影響を緩和可能としたクロック位相同期回路を提供する。
【課題を解決するための手段】
【００１０】
本発明のクロック位相同期回路は、基準とするリファレンス入力と電圧制御発振器の出力信号又は該出力信号を分周した信号との位相差を位相比較器により求め、該位相差に対応した制御電圧を前記電圧制御発振器に入力して、前記リファレンス入力に位相同期したクロックを出力するクロック位相同期回路であって、前記リファレンス入力の周波数と前記電圧制御発振器の出力信号の周波数とを一致させて所定のタイミング毎に位相比較した位相差検出信号を入力して少なくとも所定期間にわたって順次記憶する記憶手段と、この記憶手段に記憶された所定期間毎の位相差検出信号の差を位相変動量として求め、位相変動量が許容値か否かを判定し、許容値の時は、その位相変動量に対応した電圧制御発振器の制御電圧に変換し、許容値でない時は前回の位相変動量に対応した制御電圧又は自走状態となる制御電圧として、電圧制御発振器に制御電圧を入力する演算処理手段とを備えている。
【００１１】
又前記電圧制御発振器と、前記リファレンス入力と前記電圧制御発振器の出力信号又は該出力信号を分周した信号との位相差をディジタル処理によって求める位相比較器と、この位相比較器の位相差検出信号を入力して、電圧制御発振器の制御電圧を出力する制御値演算部とを備え、制御値演算部は、位相比較器による位相差検出信号を所定期間にわたって順次記憶するメモリと、このメモリに対する位相差検出信号の書込み読出しを制御し、所定期間毎の位相差検出信号の差を位相変動量として求め、この位相変動量が許容値か否かを判定し、許容値の時は、位相変動量に対応した電圧制御発振器の制御電圧とし、許容値でない時は前回の位相変動量に対応した制御電圧又は自走状態となる制御電圧として、電圧制御発振器に入力する制御を行うプロセッサとを含む構成を備えている。
【００１２】
又前記電圧制御発振器と、前記リファレンス入力と前記電圧制御発振器の出力信号又は該出力信号を分周した信号との位相差をディジタル処理によって求める位相比較器と、この位相比較器の位相差検出信号を入力して、電圧制御発振器の制御電圧を出力する制御値演算部とを備え、制御値演算部は、位相比較器の位相差検出信号を順次シフトして記憶するシフトレジスタと、このシフトレジスタにより順次シフトする所定期間毎の位相差検出信号の差を位相変動量として求める差分演算部と、この差分演算部による位相変動量が許容値か否かを判定し、許容値の時はＤ／Ａ変換部により位相変動量に対応した電圧制御発振器の制御電圧とし、許容値でない時は前回の位相変動量に対応したＤ／Ａ変換器による制御電圧又は自走状態となる制御電圧として、電圧制御発振器に入力する制御を行う制御部とを含む構成を備えている。
【発明の効果】
【００１３】
リファレンス入力と電圧制御発振器の出力信号との位相差の変動量を、比較的長い期間をおいて比較することにより、高精度の位相誤差を検出することができるから、高安定動作が可能となる利点がある。それによって、上位側のクロック位相変動に基づく入力擾乱の影響を回避又は低減することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の原理説明図である。
【図２】本発明の実施例１の説明図である。
【図３】本発明の実施例１の動作説明図である。
【図４】本発明の実施例１の動作説明図である。
【図５】本発明の実施例１の位相差演算の説明図である。
【図６】本発明の実施例１の位相差演算のフローチャートである。
【図７】本発明の実施例２の説明図である。
【図８】同期ネットワークに於けるクロック同期の階梯構成の説明図である。
【図９】従来例の位相同期回路の説明図である。
【図１０】従来例の局間のクロック位相同期の説明図である。
【発明を実施するための形態】
【００１５】
本発明のクロック位相同期回路は、図１を参照すると、基準とするリファレンス入力ａと電圧制御発振器１の出力信号ｄ又はこの出力信号ｄを分周した信号ｅとの位相差を位相比較器３により求め、この位相差に対応した制御電圧を電圧制御発振器１に入力して、リファレンス入力ａに位相同期したクロックｄを出力するクロック位相同期回路であって、リファレンス入力ａの周波数と電圧制御発振器１の出力信号ｄの周波数とを一致させて所定のタイミング毎に位相比較した位相差検出信号ｂを入力して少なくとも所定期間にわたって順次記憶する記憶手段と、この記憶手段に記憶された所定期間毎の位相差検出信号の差を位相変動量として求め、位相変動量が許容値か否かを判定し、許容値の時は、その位相変動量に対応した電圧制御発振器の制御電圧に変換し、許容値でない時は前回の位相変動量に対応した制御電圧又は自走状態となる制御電圧として、電圧制御発振器１に制御電圧ｃを入力する制御値演算部２等の演算処理手段とを備えている。
【実施例１】
【００１６】
図１は、本発明の原理説明図であり、１は電圧制御発振器、２は制御値演算部、３は位相比較器、４は１／Ｎの分周器、５は逓倍器を示し、点線で示す逓倍器５は、電圧制御発振器１の出力信号ｄの周波数と位相比較器３及び制御演算部２に入力するクロック信号の周波数との関係に応じた逓倍比とするか、又は省略することができるものである。又電圧制御発振器１の出力信号ｄを分周器４により分周した信号ｅとリファレンス入力ａとを位相比較器３により比較し、比較出力信号ｂを制御値演算部２に入力する。制御値演算部２は、メモリ等の記憶手段を含む演算処理手段を構成するもので、制御信号ｃを算出して電圧制御発振器１に入力し、リファレンス入力ａの位相に同期化した出力信号ｄを電圧制御発振器１から出力するように制御する。例えば、出力信号ｄを５ＭＨｚとした時に、制御値演算部２及び位相比較器３の動作速度を１００ＭＨｚとする場合、逓倍器５により出力信号ｄを２０逓倍することになる。又位相比較器３の動作速度と制御値演算部２の動作速度とが異なる場合、出力信号ｄの周波数との差にそれぞれ対応した逓倍器を設けることができる。又分周器４は、電圧制御発振器１の出力信号ｄの周波数と、位相比較器３に入力するリファレンス入力ａの周波数とを一致させる為のもので、両者が同一周波数の場合は、この分周器４を省略することができる。
【００１７】
又リファレンス入力ａと分周出力信号ｅとの位相差を求める位相比較器３は、既に知られているアナログ構成又はディジタル構成とすることができるものであり、ディジタル構成の場合は、例えば、リファレンス入力ａの立ち上がりタイミングと信号ｅの立ち上がりタイミングとの間をカウントし、カウント値を位相差信号とする構成等を適用することができる。又制御値演算部２は、位相比較器３からの位相比較出力信号を基に、予め設定した時間間隔で位相変動量又は周波数変動量を算出し、その算出値に応じた制御信号ｃを電圧制御発振器１に入力し、出力信号ｅの位相をリファレンス入力ａの位相に同期化させる。又制御値演算部２は、メモリ等の記憶手段とプロセッサ等による演算処理手段とを含むもので、記憶手段により、位相比較出力信号ｂを順次所定期間記憶し、所定期間毎の位相比較出力信号ｂを演算処理手段により比較処理し、その差分が許容値範囲内の場合は、その比較差分を基に電圧制御発振器１の制御信号ｃを生成し、許容値範囲内でない場合は、比較差分は前回のままとするか、或は、予め設定した電圧制御発振器１の自走状態となる制御信号とする。この場合の制御値演算部２及び位相比較器３の動作クロック信号を、電圧制御発振器１の出力信号ｄをそのまま利用するか、又は逓倍器５により逓倍した周波数の信号を利用する場合を示すが、他の独立した構成によって形成することも可能である。
【００１８】
図２は、本発明の実施例１の説明図であり、図１と同一符号は同一名称部分を示し、点線で示す逓倍器５は、前述のように、電圧制御発振器１の出力信号ｄと制御値演算部２及び位相比較器３の動作との関係で、必要に応じて設けることができるものであり、又分周器４についても、前述のように、電圧制御発振器１の出力信号ｄの周波数と、位相比較器３に入力するリファレンス入力ａの周波数とが同一の場合は省略することができる。又制御値演算部２は、演算処理手段を構成するプロセッサ（ＣＰＵ）１１と、記憶手段を構成するメモリ（ＭＥＭ）１２及び保持回路１３，１４と、Ｄ／Ａ変換器（Ｄ／Ａ）１５とを含む構成を有する場合を示し、位相比較器３はリファレンス入力ａと電圧制御発振器１の出力信号ｄを分周器４により分周した信号ｅとの位相を比較し、ディジタル比較処理による複数ビット構成の位相比較出力信号を制御値演算部２に入力する。例えば、リファレンス入力ａの立上りタイミングと、信号ｅの立上りタイミングとの間を、電圧制御発振器１の出力信号ｄ又はそれを逓倍器５により逓倍した信号によりカウントして位相差を求め、プロセッサ１１の制御によって保持回路１３に一時的に保持し、メモリ１２に順次転送して保持する。そして、メモリ１２に保持した所定期間前の位相差出力信号と、保持回路１３に保持した今回の位相差出力信号との差分をプロセッサ１１により求め、その差分は周波数偏差に対応するから、プロセッサ１１は、電圧制御発振器１の出力周波数の変更が許容値範囲内か否かを判断し、許容値範囲内の場合は保持回路１４により保持し、Ｄ／Ａ変換器１５によりアナログの制御信号ｃに変換して、電圧制御発振器１に入力する。又出力周波数の変更範囲が大きくて、許容値範囲を超えている場合は、保持回路１４には入力しない。それにより、制御信号ｃは前の値を維持するから、電圧制御発振器１の出力信号ｄの周波数は、前の状態を継続することになる。或は、許容値範囲を超えた場合、予め定めた電圧制御発振器１の自走状態となる制御信号ｃを形成して、電圧制御発振器１に入力する構成とすることもできる。
【００１９】
図３は、本発明の実施例１の動作説明図であり、同図の（Ａ）は、図２に於けるリファレンス入力ａと電圧制御発振器１の出力信号ｄと位相差信号（矩形波として示す）との関係を示し、同図の（Ｂ）は、周波数偏差Ｆと、電圧制御発振器１の制御電圧Ｖとの関係を示す。同図の（Ａ）に於いて、リファレンス入力（ａ）と電圧制御発振器出力（ｂ）とが安定の場合、位相差信号（ｃ）は一定の時間幅の状態が継続する。なお、リファレンス入力と電圧制御発振器出力との位相差が、図示のように１周期の半分の１８０度の位相差の時に、位相同期状態とする条件の場合を示しているが、リファレンス入力と電圧制御発振器出力とが同一立上りタイミングの時に位相同期状態とすることも可能である。そして、リファレンス入力と電圧制御発振器出力との位相関係が、リファレンス入力（ｄ）と電圧制御発振器出力（ｅ）として示すように、電圧制御発振器出力が点線矢印で示す方向に変動し、その変動量がΔ１の場合、位相差信号（ｆ）は、安定状態の位相差Φ０に対して次の位相比較タイミングでは（Φ０＋Δ１）となり、次の位相比較タイミングでは（Φ０＋Δ１＋Δ１）となる。このような位相変動量を所定の時間間隔で算出し、電圧制御発振器１の特性が図３の（Ｂ）に示すように、１Ｖで０．１ｐｐｍの周波数のシフト制御が可能の制御特性を備えた場合、周波数偏差＝０．０１ｐｐｍに対して、制御電圧を１００ｍＶ変化させることにより、電圧制御発振器１の出力信号周波数とリファレンス入力の周波数との位相を同期化させることができる。
【００２０】
図４は、本発明の実施例１の動作説明図であり、時系列に沿った動作の一例を示すもので、（Ａ）はリファレンス入力ａ、（Ｂ）は分周出力信号ｅ、（Ｃ）は電圧制御発振器１の出力信号ｄ、（Ｄ）は位相差出力信号ｂ、（Ｅ）は時間軸を短縮した状態で位相変動量算出処理を示す。このリファレンス入力ａと分周出力信号ｅとは，図３のリファレンス入力（ａ）と電圧制御発振器出力（ｂ）とに対応するが、電圧制御発振器１の分周前の出力信号は、（Ｃ）の出力信号ｄを示すものである。又制御値演算部２は、（Ａ）のリファレンス入力ａと、（Ｂ）の分周出力信号ｅとの位相差を、（Ｃ）の出力信号ｄ又は逓倍器５により逓倍した信号によるカウント値として求める。それにより、位相比較器３からの位相差出力信号ｂは、（Ｄ）の比較結果Ｍ１，Ｍ２，・・・となる。この比較結果Ｍ１，Ｍ２，・・・を制御値演算部２のメモリ１２に順次所定期間にわたって保持する。従って、メモリ１２には、（Ｅ）に示すように、Ｍ１，Ｍ２，Ｍ３，・・・として示す比較結果が保持される。プロセッサ１１は、メモリ１２に保持された例えば所定期間毎の位相差の比較結果のＭ１とＭ１１との差分を求める。この場合に、（Ａ）のリファレンス入力ａ及び（Ｂ）の分周出力信号ｅを８ｋＨｚ、（Ｃ）の制御値演算部２及び位相比較器３に加える信号を１００ＭＨｚとすると、８ｋＨｚの１周期で１０ｎｓｅｃの精度で位相差を求めることができ、前述のＭ１−Ｍ１１のように、１０周期分の差分を求めると、１０倍の１ｎｓｅｃの精度で位相差を求めることができる。
【００２１】
図５は、位相差演算の説明図であり、Ｍ１，Ｍ２，Ｍ３，・・・ＭＫ＋１，ＭＫ＋２，・・・は、図４の（Ｅ）に示す位相差の検出結果を示し、所定時間間隔で位相差の検出結果の差分を求める。その場合、図示のように、Ｋ＝８００００とし、８ｋＨｚ周期の時間間隔で周波数偏差を求める。即ち、Ｘ１＝Ｍ１−Ｍ８０００１，Ｘ２＝Ｍ２−Ｍ８０００２，Ｘ３＝８０００３，・・・のように求めることによって、１×１０−８の精度で周波数差を求めることができる。更に時間間隔を示すＫを１０倍のＫ＝８０００００とすると、Ｘ１＝Ｍ１−Ｍ８００００１，Ｘ２＝８００００２，・・・による周波数偏差の精度は、１×１０−９となる。従って、順次求めた位相差により電圧制御発振器１を制御する場合に比較して、順次求めた位相差を、所定の時間間隔で比較することにより、位相差検出精度を向上し、高精度で電圧制御発振器の出力周波数を制御することが可能となる。なお、位相差検出結果を所定の期間にわたり、図２に於けるメモリ１２に順次記憶しておく必要があり、メモリ２の必要容量とアドレス制御等の点を加味して、所要の精度に対応したメモリ構成を適用するものである。
【００２２】
図６は、位相差演算のフローチャートであり、前述の制御値演算部の制御の要点を示し、図２及び図５を参照して説明する。制御値演算部２は、位相比較器３によるリファレンス入力ａと電圧制御発振器１の出力信号ｄ、又は分周器４により分周した信号ｅとの位相差を、電圧制御発振器１の出力信号ｄ、又は逓倍器５により逓倍した信号によって求め、ｉ番目の位相差信号Ｍｉと、（８０００＋ｉ）番目の位相差信号Ｍ（８０００＋ｉ）との差を求める（ａ１）。この場合の周波数偏差Ｘｉ＝Ｍｉ−Ｍ（８０００＋ｉ）が許容値以下か否かを判定する（ａ２）。許容値以下の場合は、周波数偏差Ｘｉに応じた制御値を求めて保持回路１４に保持し、Ｄ／Ａ変換器１５によりアナログの制御電圧として、電圧制御発振器１に入力する（ａ３）。又ステップ（ａ２）に於いて、周波数偏差Ｘｉが許容値を超えた変動を示す場合は、自走制御値を電圧制御発振器１に入力する（ａ４）。或は、前回の許容値を超えない周波数偏差の場合の制御値を継続して電圧制御発振器１に入力することもできる。
【実施例２】
【００２３】
図７は、本発明の実施例２の説明図であり、図１及び図２と同一符号は同一名称部分を示す。この実施例に於ける制御値演算部２を、制御部２１とシフトレジスタ２２と差分演算部２３とＤ／Ａ変換部２４とにより構成した場合を示す。制御値演算部２の制御部２１は、電圧制御発振器１の出力信号又は逓倍器５により逓倍した信号をクロックとして動作する構成とし、そのクロックをシフトクロックとしてシフトレジスタ２２のシフト制御を行う。このシフトレジスタ２２は、位相比較器３が図２に示すように複数ビット構成の比較出力信号ｂを制御値演算部２に入力する構成の場合、その複数ビット構成の位相比較出力信号ｂを制御値演算部２に入力することになるから、シフトレジスタ２２も複数ビット構成の位相比較出力信号ｂを順次シフトする構成とする。そのシフト段は、例えば、図４の（Ｅ）に示すように、位相比較結果Ｍ１，Ｍ１１の差分を求める場合、複数ビット構成の位相比較結果Ｍ１〜Ｍ１１を少なくとも順次シフトして保持する構成とする。そして、差分演算部２３により位相比較結果Ｍ１，Ｍ１１の差分を算出し、その差分について、制御部２１は、例えば、図６のフローチャートのステップ（ａ２）による判定処理を行い、差分が許容値以下であれば、Ｄ／Ａ変換部２４によりアナログの制御電圧に変換し、電圧制御発振器１の出力周波数を制御する。又差分が許容値以下でない場合は、シフトレジスタ２２の最終段の差分値を保持し、継続してＤ／Ａ変換部２４により変換した制御電圧を電圧制御発振器１に入力する。それによって、前述のように、クロックの安定化を維持することが可能となる。
【符号の説明】
【００２４】
１  電圧制御発振器
２  制御値演算部
３  位相比較器
４  分周器
５  逓倍器
１１  プロセッサ（ＣＰＵ）
１２  メモリ（ＭＥＭ）
１３，１４  保持回路
１５  Ｄ／Ａ変換器
２１  制御部
２２  シフトレジスタ
２３  差分演算部
２４  Ｄ／Ａ変換部
【図１】
2011124747.tif 000003
【図２】
2011124747.tif 000004
【図３】
2011124747.tif 000005
【図４】
2011124747.tif 000006
【図５】
2011124747.tif 000007
【図６】
2011124747.tif 000008
【図７】
2011124747.tif 000009
【図８】
2011124747.tif 000010
【図９】
2011124747.tif 000011
【図１０】
2011124747.tif 000012