(57)【要約】【課題】動作モードに応じた短い応答時間及び低消費電力と、レイアウト面積の削減とを実現するコンパレータを提供する。【解決手段】コンパレータは、第１の動作モードに対応した第１の電圧と、第２の動作モードに対応した第１の電圧より低い第２の電圧とのいずれか一方を基準電圧として選択される動作モードに応じて出力する基準電圧生成回路と、第１の動作モードに対応した第１の定電流と、第２の動作モードに対応した第１の定電流より低い第２の定電流とのいずれか一方を選択される動作モードに応じて供給する定電流回路と、定電流回路により電流が供給され、外部から入力される電圧と基準電圧生成回路が出力する基準電圧とを比較した比較結果を出力する差動増幅回路とを備え、差動増幅回路が出力する比較結果に応じて、第１及び第２の動作モードのいずれか一方が動作モードに選択される。【選択図】図１
2011124931.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される入力電圧が、基準電圧に対して高い電圧であるか否かを検出して出力する差動増幅回路と、
前記入力電圧が前記基準電圧以下の場合、予め定められた範囲の電圧の上限値を示す第１の電圧と、下限値を示す第２の電圧とのうち前記第１の電圧を前記差動増幅回路に前記基準電圧として出力し、前記入力電圧が前記基準電圧より高い場合、前記第２の電圧を前記差動増幅回路に前記基準電圧として出力する基準電圧生成回路と、
前記入力電圧が前記基準電圧以下の場合、予め定められた第１の定電流を前記差動増幅回路に供給し、前記入力電圧が前記基準電圧より高い場合、前記第１の定電流より電流値の低い第２の定電流を前記差動増幅回路に供給する定電流回路と
を備えることを特徴とするコンパレータ。
【請求項２】
前記第１の定電流の電流値が、前記差動増幅回路に要求される応答時間により定められ、
前記第２の定電流の電流値が、前記差動増幅回路に要求される消費電力に応じて定められる
ことを特徴とする請求項１に記載のコンパレータ。
【請求項３】
請求項１又は請求項２のいずれかに記載の前記コンパレータと、
外部から供給される電圧を昇圧又は降圧して出力する内部電圧生成回路と、
前記内部電圧生成回路が出力する電圧により動作する内部回路と、
前記コンパレータの出力に応じて前記内部電圧生成回路を動作させるか否かを決定する制御回路と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ及び半導体装置に関する。
【背景技術】
【０００２】
外部から供給される供給電源の電圧と、内部に備えられた回路の動作に要求される電圧が異なる半導体装置では、供給電源から内部回路の要求する電圧に昇圧又は降圧する内部電圧生成回路が用いられている。内部電圧生成回路の制御回路は、生成する電圧が内部回路の動作に要求される電圧を満たしているか否かに応じて内部電圧生成回路を動作させる安定制御を行っている。この安定制御は、２つの電圧値を設定し、設定した２つの電圧値と、内部電圧生成回路の出力電圧とをコンパレータで比較し、比較結果に基づいて内部電圧生成回路を動作させることにより、内部電圧生成回路の出力電圧を２つの電圧値の間にさせた安定した出力電圧により内部回路を動作させる制御である（特許文献１）。
【０００３】
内部電圧生成回路の安定制御において、２つの電圧値を、異なる動作モード、例えば、アクティブ動作モードと、スタンバイ動作モードとに対応させて制御を行うが、２つの動作モードそれぞれでコンパレータに要求される能力、例えば、応答時間や消費電力などが異なるため、動作モードごとに異なるコンパレータを使用することで、要求される能力を満たす設計が行われている。
【０００４】
図３は、内部電圧生成回路９１を備える半導体装置９の構成を示す概略ブロック図である。半導体装置９は、外部から供給される電源電圧ＶＣＣを昇圧して出力する内部電圧生成回路９１と、内部電圧生成回路９１が供給する電圧により動作する内部回路９２と、内部電圧生成回路９１が出力する昇圧電圧ＶＩＮＴを基準電圧と比較するヒステリシスコンパレータ９３と、ヒステリシスコンパレータ９３の比較結果に応じて内部電圧生成回路９１及にヒステリシスコンパレータ９３の動作を制御する制御回路９４とを具備している。
【０００５】
ヒステリシスコンパレータ９３は、コンパレータ９３１、９３２と、インバータ９３３とを備えている。コンパレータ９３１は、内部電圧生成回路９１の昇圧電圧ＶＩＮＴの電圧と、第１の基準電圧Ｖｒｅｆ＿ａｃｔとを比較し、昇圧電圧ＶＩＮＴが第１の基準電圧Ｖｒｅｆ＿ａｃｔより低い場合、Ｈｉレベル（例えば、電源電圧）の出力信号Ｖａｃｔを出力し、昇圧電圧ＶＩＮＴが第１の基準電圧Ｖｒｅｆ＿ａｃｔ以上の場合、Ｌｏレベル（例えば、接地電圧）の出力信号Ｖａｃｔを出力する。
コンパレータ９３２は、内部電圧生成回路９１の昇圧電圧ＶＩＮＴと、第１の基準電圧Ｖｒｅｆ＿ａｃｔより低い第２の基準電圧Ｖｒｅｆ＿ｓｔｂとを比較し、昇圧電圧ＶＩＮＴが第２の基準電圧Ｖｒｅｆ＿ｓｔｂ以上の場合、Ｈｉレベルの出力信号Ｖｓｔｂを出力し、昇圧電圧ＶＩＮＴが第２の基準電圧Ｖｒｅｆ＿ｓｔｂより低い場合、Ｌｏレベルの出力信号Ｖｓｔｂを出力する。
また、コンパレータ９３１には、制御回路９４が出力する活性化信号が入力され、コンパレータ９３２には、活性化信号をインバータ９３３で反転した信号が入力されている。これにより、制御回路９４が出力する活性化信号に応じて、コンパレータ９３１、９３２のいずれか一方が上述の動作を行う活性化状態となり、他方が非活性化状態となる。非活性化状態が選択されたコンパレータ９３１、９３２は、Ｌｏレベルの信号を出力する。
【０００６】
制御回路９４は、ヒステリシスコンパレータ９３のコンパレータ９３１、９３２それぞれの出力信号Ｖａｃｔ及びＶｓｔｂに応じて、アクティブ動作モード及びスタンバイ動作モードのいずれか一方を選択する。具体的には、制御回路９４は、出力信号ＶａｃｔがＨｉレベルからＬｏレベルに切換わると、スタンバイ動作モードを選択し、Ｌｏレベルの活性化信号を出力するとともに、内部電圧生成回路９１の動作を停止させる非活性化状態にする。また、制御回路９４は、出力信号ＶｓｔｂがＬｏレベルからＨｉレベルに切換わると、アクティブ動作モードを選択し、Ｈｉレベルの活性化信号を出力するとともに、内部電圧生成回路９１を動作させる活性化状態にする。
なお、制御回路９４は、初期状態において、アクティブ動作モードを選択する。
【０００７】
図４は、図３の半導体装置９の動作を示すタイミングダイアグラムである。
同図において、横軸は時間を示し、縦軸は内部電圧生成回路９１の昇圧電圧ＶＩＮＴの電圧、コンパレータ９３１、９３２のそれぞれの出力Ｖａｃｔ、Ｖｓｔｂの出力レベルを示している。
半導体装置９は、動作を開始すると、制御回路９４がアクティブ動作モードを選択することにより、内部電圧生成回路９１及びコンパレータ９３１が活性化状態となり動作を開始する。内部電圧生成回路９１は、外部から供給される電源電圧ＶＣＣを昇圧して出力し、コンパレータ９３１は、内部電圧生成回路９１の昇圧電圧ＶＩＮＴと、第１の基準電圧Ｖｒｅｆ＿ａｃｔとを比較して、Ｈｉレベルの出力信号Ｖａｃｔを出力する。このとき、コンパレータ９３２には、活性化信号が反転された信号が入力され、非活性化状態となり動作しない（アクティブ動作モード）。
【０００８】
時刻ｔ１において、内部電圧生成回路９１の昇圧電圧ＶＩＮＴが第１の基準電圧Ｖｒｅｆ＿ａｃｔに達すると、コンパレータ９３１の出力信号Ｖａｃｔが、ＨｉレベルからＬｏレベルに変化し、制御回路９４が、出力信号Ｖａｃｔの変化に応じて、活性化信号をＬｏレベルにするとともに、内部電圧生成回路９１を非活性化状態にする。これにより、コンパレータ９３１が非活性化状態になり、一方、コンパレータ９３２が活性化状態になる。また、内部電圧生成回路９１の昇圧電圧ＶＩＮＴが低下し始める（スタンバイ動作モード）。
時刻ｔ２において、内部電圧生成回路９１の昇圧電圧ＶＩＮＴが第２の基準電圧Ｖｒｅｆ＿ｓｔｂに達すると、コンパレータ９３２の出力信号ＶｓｔｂがＨｉレベルからＬｏレベルに変化し、制御回路９４が、出力信号Ｖｓｔｂの変化に応じて、活性化信号Ｈｉレベルにするとともに、内部電圧生成回路９１を活性化状態にする。これにより、内部電圧生成回路９１が動作することにより、昇圧電圧ＶＩＮＴが再び上昇し始める（アクティブ動作モード）。
【０００９】
時刻ｔ３において、昇圧電圧ＶＩＮＴが第１の基準電圧Ｖｒｅｆ＿ａｃｔに達すると、時刻ｔ１のときと同様に、出力信号ＶａｃｔがＬｏレベルに変化し、制御回路９４が、内部電圧生成回路９１及びコンパレータ９３１を非活性化状態にし、コンパレータ９３２を活性化状態にする。そして、昇圧電圧ＶＩＮＴが再び低下し始める（スタンバイ動作モード）。
時刻ｔ４において、昇圧電圧ＶＩＮＴが第２の基準電圧Ｖｒｅｆ＿ｓｔｂに達すると、時刻ｔ２のときと同様に、出力信号ＶｓｔｂがＬｏレベルに変化し、制御回路９４が、内部電圧生成回路９１及びコンパレータ９３１を活性化状態にし、コンパレータ９３２を非活性化状態にする。そして、昇圧電圧ＶＩＮＴが再び上昇し始める（アクティブ動作モード）。
以降、上述の動作が繰り返して行われ、昇圧電圧ＶＩＮＴの電圧値が第１の基準電圧Ｖｒｅｆ＿ａｃｔと、第２の基準電圧Ｖｒｅｆ＿ｓｔｂとの間に維持され、安定した電圧が内部回路９２に供給される。
【００１０】
ところで、ヒステリシスコンパレータ９３を設計及び実装する際には、回路規模、レイアウト面積の削減のために、１つの比較回路を用いた設計及び実装が行われる。以下に、図５を用いてヒステリシスコンパレータ９３を１つの比較回路を用いた一構成例を説明する。
図５は、１つの比較回路（差動増幅回路）を用いてヒステリシスコンパレータ９３と同等の機能を有するヒステリシスコンパレータ９３ａの一構成例を示す回路図である。同図に示すように、ヒステリシスコンパレータ９３ａは、基準電圧生成回路９３５と、差動増幅回路９３６と、定電流源９３７と、インバータＩＮＶ１、ＩＮＶ２、出力端子９３８ａ、９３８ｂを備えている。
【００１１】
基準電圧生成回路９３５は、差動増幅回路９３６に基準電圧を供給する回路であり、差動増幅回路９３６の出力に応じて基準電圧の電圧を切り替える。差動増幅回路９３６は、内部電圧生成回路９１の昇圧電圧ＶＩＮＴと、基準電圧生成回路９３５の出力する基準電圧と比較して、比較結果を出力する。定電流源９３７は、差動増幅回路９３６にテイル電流を供給する。インバータＩＮＶ１は、差動増幅回路９３６の出力を増幅及び反転した出力信号Ｖｓｔｂを出力端子９３８ａに出力するとともに、反転した信号を基準電圧生成回路９３５に出力する。インバータＩＮＶ２は、インバータＩＮＶ１の出力を更に反転した出力信号Ｖａｃｔを出力端子９３８ｂに出力する。
【００１２】
基準電圧生成回路９３５は、定電流源１３５１と、抵抗Ｒ１と、抵抗Ｒ２と、抵抗Ｒ３と、Ｎ型チャネルのＮＭＯＳトランジスタＭ１と、Ｎ型チャネルのＮＭＯＳトランジスタＭ２と、インバータＩＮＶ３とを有している。抵抗Ｒ１は、一端が定電流源１３５１に接続され、他端が接続点Ｖｒｅｆを介して抵抗Ｒ２の一端に接続されている。抵抗Ｒ２は、他端が接続点Ｊ１を介して抵抗Ｒ３の一端に接続されている。
ＮＭＯＳトランジスタＭ１は、ドレインが接続点Ｊ１に接続され、ソースが接地され、ゲートがインバータＩＮＶ１の出力に接続されている。ＮＭＯＳトランジスタＭ２は、ドレインが抵抗Ｒ３の他端に接続され、ソースが接地され、ゲートがインバータＩＮＶ３の出力に接続されている。インバータＩＮＶ３は、インバータＩＮＶ１の出力を反転して出力する。なお、接続点Ｖｒｅｆの電圧は、基準電圧生成回路９３５が差動増幅回路９３６に供給する基準電圧である。ここで、抵抗Ｒ２、Ｒ３それぞれの抵抗値ｒ２、ｒ３は、第１の基準電圧Ｖｒｅｆ＿ａｃｔ及び第２の基準電圧Ｖｒｅｆ＿ｓｔｂに応じて抵抗値が予め設定される。
【００１３】
上述の構成を有することにより、基準電圧生成回路９３５は、インバータＩＮＶ１の出力がＬｏレベルの場合、ｒ２・Ｉ１[Ｖ]より高い電圧（ｒ２＋ｒ３）・Ｉ１[Ｖ]（第１の基準電圧Ｖｒｅｆ＿ａｃｔ）を出力し、インバータＩＮＶ１の出力がＨｉレベルの場合、ｒ２・Ｉ１[Ｖ]（第２の基準電圧Ｖｒｅｆ＿ｓｔｂ）を出力する。すなわち、基準電圧生成回路９３５は、インバータＩＮＶ１の出力に応じて、差動増幅回路９３６に供給する基準電圧を切り替えて出力する。ここで、Ｉ１は、定電流源１３５１の出力する電流値[Ａ]を表す。
【００１４】
差動増幅回路９３６は、ＣＭＯＳカレントミラー型差動入力タイプの差動増幅回路であり、Ｐ型チャネルのＰＭＯＳトランジスタＭ３と、Ｐ型チャネルのＰＭＯＳトランジスタＭ４と、Ｎ型チャネルのＮＭＯＳトランジスタＭ５と、Ｎ型チャネルのＮＭＯＳトランジスタＭ６とを有している。
ＰＭＯＳトランジスタＭ３、Ｍ４は、ソースがともに電源電圧ＶＣＣに接続され、ゲートが互いに接続されるとともにＰＭＯＳトランジスタＭ４のドレインに接続され、ＮＭＯＳトランジスタＭ５、Ｍ６の負荷となるカレントミラー回路を構成している。ＮＭＯＳトランジスタＭ５は、ドレインが接続点Ｊ２を介してＰＭＯＳトランジスタＭ３のドレインに接続され、ソースが定電流源９３７に接続され、ゲートに昇圧電圧ＶＩＮＴが印加されている。ＮＭＯＳトランジスタＭ６は、ドレインがＰＭＯＳトランジスタＭ４のドレインに接続され、ソースが定電流源９３７に接続され、ゲートに基準電圧生成回路９３５が出力する基準電圧が印加されている。ここで、接続点Ｊ２の電圧が差動増幅回路９３６の出力となる。
【００１５】
上記の構成により、ヒステリシスコンパレータ９３ａにおいて、差動増幅回路９３６の昇圧電圧ＶＩＮＴの電圧と、基準電圧生成回路９３５から出力される基準電圧とを比較し、比較結果に応じた電圧を出力する。そして、差動増幅回路９３６が出力した電圧は、インバータＩＮＶ１により増幅及び反転された出力信号Ｖｓｔｂが出力端子９３８ａから出力される。また、出力信号Ｖｓｔｂは、インバータＩＮＶ２により反転されて出力信号Ｖａｃｔとして出力端子９３８ｂから出力される。
【００１６】
具体的には、半導体装置９が動作し始めると、初期状態では、内部電圧生成回路９１から出力される昇圧電圧ＶＩＮＴが第１の基準電圧及び第２の基準電圧のいずれより低いので、差動増幅回路９３６のＮＭＯＳトランジスタＭ５がオフとなり、インバータＩＮＶ１に電源電圧ＶＣＣが入力されてインバータＩＮＶ１の出力がＬｏレベルとなる。このとき、出力端子９３８ａからＬｏレベルの出力信号Ｖｓｔｂが出力され、出力端子９３８ｂからＨｉレベルの出力信号Ｖａｃｔが出力される。これにより、基準電圧生成回路９３５は、（ｒ２＋ｒ３）・Ｉ１[Ｖ]（第１の基準電圧Ｖｒｅｆ＿ａｃｔ）を差動増幅回路９３６に出力する（アクティブ動作モード）。
【００１７】
内部電圧生成回路９１の昇圧電圧ＶＩＮＴが、（ｒ２＋ｒ３）・Ｉ１[Ｖ]（第１の基準電圧Ｖｒｅｆ＿ａｃｔ）に達すると、差動増幅回路９３６の出力が接地電位となり、インバータＩＮＶ１の出力がＨｉレベルに変化して、基準電圧生成回路９３５の出力する基準電圧が、ｒ２・Ｉ１[Ｖ]（第２の基準電圧Ｖｒｅｆ＿ｓｔｂ）に切り替わる。このとき、出力端子９３８ａからＨｉレベルの出力信号Ｖｓｔｂが出力され、出力端子９３８ｂからＬｏレベルの出力信号Ｖａｃｔが出力される（スタンバイ動作モード）。
内部電圧生成回路９１の昇圧電圧ＶＩＮＴが低下し、ｒ２・Ｉ１[Ｖ]（第２の基準電圧Ｖｒｅｆ＿ｓｔｂ）に達すると、差動増幅回路９３６の出力が電源電圧ＶＣＣとなり、基準電圧生成回路９３５が、（ｒ２＋ｒ３）・Ｉ１[Ｖ]（第１の基準電圧Ｖｒｅｆ＿ａｃｔ）を差動増幅回路９３６に出力する（アクティブ動作モード）。
【００１８】
上記の動作が繰り返して行われることにより、ヒステリシスコンパレータ９３ａは、コンパレータを２つ備えなくとも、図３に示したヒステリシスコンパレータ９３と同様のヒステリシス動作を実現することができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００３−３７５３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、半導体装置９において、スタンバイ動作モードで内部回路９２が動作しない状態とする場合、消費電力が低くなるように設計が行われている。そのため、スタンバイ動作モードで動作するヒステリシスコンパレータ９３ａ（９３）にも低消費電力であることが要求される。一方、内部回路９２が動作するアクティブ動作モードでは、ヒステリシスコンパレータ９３ａ（９３）に短い応答時間が要求される。そのため、図５に示したレイアウト面積を削減したヒステリシスコンパレータ９３ａでは、差動増幅回路９３６に対してスタンバイ動作モードにおける低消費電力と、アクティブ動作モードにおける短い応答時間との両立が困難であるという問題がある。すなわち、アクティブ動作モード及びスタンバイ動作モードそれぞれに要求される機能と、レイアウト面積の削減とを同時に満たすことが困難であるという問題がある。
【００２１】
本発明は、上記問題を解決すべくなされたもので、その目的は、動作モードに応じた短い応答時間を満たすとともに消費電力を低減し、更に、レイアウト面積の削減を実現することのできるコンパレータ及びそれを用いた半導体装置を提供することにある。
【課題を解決するための手段】
【００２２】
（１）上記問題を解決するために、本発明は、外部から入力される入力電圧が、基準電圧に対して高い電圧であるか否かを検出して出力する差動増幅回路と、前記入力電圧が前記基準電圧以下の場合、予め定められた範囲の電圧の上限値を示す第１の電圧と、下限値を示す第２の電圧とのうち前記第１の電圧を前記差動増幅回路に前記基準電圧として出力し、前記入力電圧が前記基準電圧より高い場合、前記第２の電圧を前記差動増幅回路に前記基準電圧として出力する基準電圧生成回路と、前記入力電圧が前記基準電圧以下の場合、予め定められた第１の定電流を前記差動増幅回路に供給し、前記入力電圧が前記基準電圧より高い場合、前記第１の定電流より低い第２の定電流を前記差動増幅回路に供給する定電流回路とを備えることを特徴とするコンパレータである。
この構成により、基準電圧生成回路から差動増幅回路に出力される基準電圧が、入力電圧に応じて、予め定められた範囲の電圧の上限値又は下限値のいずれか一方を選択されることにより、差動増幅回路の出力が、入力電圧に対してヒステリシスを持って変化する。また、定電流回路が、入力電圧が基準電圧以下の場合、第１の定電流と第２の定電流のうち高い電流値の第１の定電流を差動増幅回路に供給し、入力電圧が基準電圧より高い場合、第２の定電流を供給される。
これにより、差動増幅回路は、入力電圧が基準電圧より高い場合に差動増幅回路の消費電力を下げ、一方、入力電圧が基準電圧以下の場合に応答速度を短縮することができ、入力電圧の電圧値に応じて定まる状態（動作モード）それぞれで求められる相反する特性を
１つの差動増幅回路（比較回路）で満たすことができる。
（２）また、本発明は、上記に記載の発明において、前記第１の定電流の電流値が、前記差動増幅回路に要求される応答時間に応じて予め定められ、前記第２の定電流の電流値が、前記差動増幅回路に要求される消費電力に応じて予め定められることを特徴とする。
入力電圧の電圧値に基づいて定まる２つの状態それぞれで求められる特性である応答速度及び消費電力に応じて、第１の定電流及び第２の定電流それぞれの電流値を定めることで、差動増幅回路の動作特性を切り替えることができる。
（３）また、本発明は、上記に記載の発明のコンパレータと、外部から供給される電圧を昇圧又は降圧して出力する内部電圧生成回路と、前記内部電圧生成回路が出力する電圧により動作する内部回路と、前記コンパレータの出力に応じて前記内部電圧生成回路を動作させるか否かを決定する制御回路とを具備することを特徴とする半導体装置である。
これにより、半導体装置は、内部電圧生成回路が出力する電圧が、予め定められた範囲の電圧に維持することができ、内部回路を判定して動作させることができる。
【発明の効果】
【００２３】
この発明によれば、動作モードに応じた、応答時間の短縮と、消費電力の低減とを図ることができ、更に、レイアウト面積の削減をすることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の本実施形態における半導体装置１の構成を示す概略ブロック図である。
【図２】本実施形態のヒステリシスコンパレータ１３の動作を示す波形図である。
【図３】内部電圧生成回路９１を備える半導体装置９の構成を示す概略ブロック図である。
【図４】図３の半導体装置９の動作を示すタイミングダイアグラムである。
【図５】１つの比較回路（差動増幅回路）を用いてヒステリシスコンパレータ９３と同等の機能を有するヒステリシスコンパレータ９３ａの一構成例を示す回路図である。
【発明を実施するための形態】
【００２５】
以下、本発明の一実施形態による半導体装置１及びヒステリシスコンパレータ１３を図面を参照して説明する。
図１は、本発明の本実施形態における半導体装置１の構成を示す概略ブロック図である。
同図に示すように、半導体装置１は、内部電圧生成回路１１と、内部回路１２と、ヒステリシスコンパレータ１３と、制御回路１４とを具備している。
【００２６】
内部電圧生成回路１１は、外部から供給される電源電圧ＶＣＣを昇圧して昇圧電圧ＶＩＮＴを内部回路１２に供給する。内部回路１２は、内部電圧生成回路１１が供給する電源電圧により動作する回路であり、例えば、フラッシュメモリなどの不揮発性の半導体記憶回路である。ヒステリシスコンパレータ１３は、予め定められた２つの基準電圧のうち動作モードに応じたいずれか一方と、内部電圧生成回路１１の昇圧電圧ＶＩＮＴとを比較して比較結果を制御回路１４に出力する。制御回路１４は、ヒステリシスコンパレータ１３の比較結果に応じて内部電圧生成回路１１に昇圧動作をさせるか否かを制御する。
ここで、動作モードは、内部回路１２が動作するアクティブ動作モードと、内部回路１２の動作が停止するスタンバイ動作モードとである。また、それぞれの動作モードに対応した基準電圧が予め定められている。
【００２７】
ヒステリシスコンパレータ１３は、基準電圧生成回路１３５と、差動増幅回路１３６と、定電流回路１３７と、インバータＩＮＶ１とを備えている。
基準電圧生成回路１３５は、差動増幅回路１３６に基準電圧を供給する回路であり、差動増幅回路１３６の出力に応じて基準電圧の電圧値を切り替える。ここで、基準電圧生成回路１３５が供給する２つの電圧（第１の基準電圧Ｖｒｅｆ＿ａｃｔと、第２の基準電圧Ｖｒｅｆ＿ｓｔｂ）は、内部回路１１の動作に要求される電圧の上限と下限とに対応した電圧であり、予め定められた電圧である。
【００２８】
差動増幅回路１３６は、内部電圧生成回路１１の出力する昇圧電圧ＶＩＮＴと、基準電圧生成回路１３５の供給する基準電圧とを比較して、比較結果を出力する。定電流回路１３７は、差動増幅回路１３６にテイル電流を供給する回路であり、予め定められた２つの電流値の電流Ｉ２及び電流Ｉ３のいずれか一方を、差動増幅回路１３６の出力に応じて切り替えて出力する。インバータＩＮＶ１は、差動増幅回路１３６の出力を増幅及び反転した出力信号Ｃｏｕｔを制御回路１４に出力するとともに、基準電圧生成回路１３５及び定電流回路１３７に出力する。
【００２９】
基準電圧生成回路１３５は、図５に示した基準電圧生成回路１３５と同じ構成を有しており、該当する回路素子には同じ符号を付して、その説明を省略する。また、差動増幅回路１３６は、図５に示した差動増幅回路９３６と同じ構成を有しており、該当する回路素子には同じ符号を付して、その説明を省略する。
【００３０】
定電流回路１３７は、トランスファゲートＴ１、Ｔ２と、定電流源１３７１、１３７２とを備えている。トランスファゲートＴ１は、Ｎ型チャネルのＮＭＯＳトランジスタと、Ｐ型チャネルのＰＭＯＳトランジスタと有して構成され、それぞれのドレインが差動増幅回路１３６のＮＭＯＳトランジスタＭ５、Ｍ６のソースに接続され、それぞれのソースが定電流源１３７１に接続されている。また、トランスファゲートＴ１のＰＭＯＳトランジスタのゲートに出力信号Ｃｏｕｔが印加され、トランスファゲートＴ１のＮＭＯＳトランジスタのゲートにインバータＩＮＶ３で出力信号Ｃｏｕｔが反転された信号が印加されている。
【００３１】
トランスファゲートＴ２は、Ｎ型チャネルのＮＭＯＳトランジスタと、Ｐ型チャネルのＰＭＯＳトランジスタと有して構成され、それぞれのドレインが差動増幅回路１３６のＮＭＯＳトランジスタＭ５、Ｍ６のソースに接続され、それぞれのソースが定電流源１３７２に接続されている。また、トランスファゲートＴ２のＰＭＯＳトランジスタのゲートにインバータＩＮＶ３で出力信号Ｃｏｕｔが反転された信号が印加され、トランスファゲートＴ２のＮＭＯＳトランジスタのゲートに出力信号Ｃｏｕｔが印加されている。
【００３２】
定電流回路１３７は、上述の構成により、出力信号ＣｏｕｔがＬｏレベルの場合、定電流源１３７１の電流値Ｉ２の電流をテイル電流として差動増幅回路１３６に供給し、出力信号ＣｏｕｔがＨｉレベルの場合、定電流源１３７２の電流値Ｉ３の電流をテイル電流として差動増幅回路１３６に供給する。ここで、定電流源１３７１の電流値Ｉ２と、定電流源１３７２の電流値Ｉ３は、アクティブ動作モード及びスタンバイ動作モードにおいてヒステリシスコンパレータ１３に要求される機能により予め定められる。本実施形態において、定電流源１３７１の電流値Ｉ２は、アクティブ動作モードにおいて要求される応答時間の特性により予め定められ、シミュレーションや、実測等に基づいて決定される。定電流源１３７２の電流値Ｉ３は、スタンバイ動作モードにおいて要求される消費電力の特性により予め定められ、シミュレーションや、実測等に基づいて決定される。この場合、電流値Ｉ３は、電流値Ｉ２より十分に低い電流値が設定される。
【００３３】
図２は、本実施形態のヒステリシスコンパレータ１３の動作を示す波形図である。
同図において、横軸は時間を示し、縦軸は内部電圧生成回路１１の昇圧電圧ＶＩＮＴ、基準電圧生成回路１３５が供給する基準電圧（接続点Ｖｒｅｆの電圧）、及び出力信号Ｃｏｕｔのそれぞれの信号レベルを示している。波形ａは、基準電圧生成回路１３５が供給する基準電圧を示している。波形ｂは、内部電圧生成回路１１の昇圧電圧ＶＩＮＴを示している。ここで、電圧Ｖｒｅｆ＿ａｃｔは、（ｒ２＋ｒ３）・Ｉ１[Ｖ]（第１の基準電圧）である。また、電圧Ｖｒｅｆ＿ｓｔｂは、ｒ２・Ｉ１[Ｖ]（第２の基準電圧）である。
【００３４】
半導体装置１が電源電圧ＶＣＣを供給され動作し始めたとき、内部電圧生成回路１１の昇圧電圧ＶＩＮＴの電圧が基準電圧生成回路１３５より供給される第１の基準電圧及び第２の基準電圧より低いので差動増幅回路１３６の出力は電源電圧ＶＣＣとなり、インバータＩＮＶ１の出力がＬｏレベルとなり、Ｌｏレベルの出力信号Ｃｏｕｔが制御回路１４に出力される。制御回路１４は、入力された出力信号Ｃｏｕｔに応じて、内部電圧生成回路１１に昇圧を開始させる（アクティブ動作モード）。
このとき、基準電圧生成回路１３５が供給する基準電圧は、（ｒ２＋ｒ３）・Ｉ１[Ｖ]（第１の基準電圧）である。また、定電流回路１３７において、トランスファゲートＴ１がオンになり、トランスファゲートＴ２がオフになることで、電流値Ｉ２のテイル電流が差動増幅回路１３６に供給される。
【００３５】
時刻ｔ１において、内部電圧生成回路１１の昇圧電圧ＶＩＮＴが、電圧Ｖｒｅｆ＿ａｃｔに達すると、差動増幅回路１３６の出力が接地電位となり、インバータＩＮＶ１の出力がＨｉレベルに変化し、Ｈｉレベルの出力信号Ｃｏｕｔが制御回路１４に出力される。これにより、制御回路１４が内部電圧生成回路１１の動作を停止させる（スタンバイ動作モード）。
このとき、基準電圧生成回路１３５において、ＮＭＯＳトランジスタＭ１がオンになり、ＮＭＯＳトランジスタＭ２がオフになることで、基準電圧（接続点Ｖｒｅｆの電圧）がｒ２・Ｉ１[Ｖ]（第２の基準電圧）に切り替わる。また、定電流回路１３７において、トランスファゲートＴ１がオフになり、トランスファゲートＴ２がオンになることで、電流値Ｉ３のテイル電流が差動増幅回路１３６に供給される。
【００３６】
時刻ｔ２において、内部電圧生成回路１１の昇圧電圧ＶＩＮＴが、電圧Ｖｒｅｆ＿ｓｔｂに達すると、差動増幅回路１３６の出力が電源電圧ＶＣＣとなり、インバータＩＮＶ１の出力がＬｏレベルに変化し、Ｌｏレベルの出力信号Ｃｏｕｔが制御回路１４に出力される。これにより、制御回路１４が内部電圧生成回路１１を動作させる(アクティブ動作モード)。
このとき、基準電圧生成回路１３５において、ＮＭＯＳトランジスタＭ１がオンになり、ＮＭＯＳトランジスタＭ２がオフになる。これにより、基準電圧が（ｒ２＋ｒ３）・Ｉ１[Ｖ]に切り替わる。また、定電流回路１３７において、トランスファゲートＴ１がオンになり、トランスファゲートＴ２がオフになることで、電流値Ｉ２のテイル電流が差動増幅回路１３６に供給される。
【００３７】
時刻ｔ３において、内部電圧生成回路１１の昇圧電圧ＶＩＮＴが、電圧Ｖｒｅｆ＿ａｃｔに達すると、時刻ｔ１と同様に、Ｈｉレベルの出力信号Ｃｏｕｔが制御回路１４に出力される。これにより、制御回路１４が内部電圧生成回路１１の動作を停止させる。また、基準電圧及びテイル電流も、時刻ｔ１と同様に切り替わる。
時刻ｔ４において、内部電圧生成回路１１の昇圧電圧ＶＩＮＴが、電圧Ｖｒｅｆ＿ｓｔｂに達すると、時刻ｔ２と同様に、Ｌｏレベルの出力信号Ｃｏｕｔが制御回路１４に出力される。これにより、制御回路１４が内部電圧生成回路１１を動作させる。また、基準電圧及びテイル電流も、時刻ｔ２と同様に切り替わる。
以降、同様の動作を繰り返すことにより、内部電圧生成回路１１の供給する昇圧電圧ＶＩＮＴは、電圧Ｖｒｅｆ＿ａｃｔと電圧Ｖｒｅｆ＿ｓｔｂとの間に保たれて内部回路１２に供給される。
【００３８】
本実施形態のヒステリシスコンパレータ１３は、上述のように、ヒステリシス動作を行うとともに、アクティブ動作モードでは、応答時間に応じて定められた電流値Ｉ２が差動増幅回路１３６にテイル電流として供給され、スタンバイ動作モードでは、電流値Ｉ２より十分に低い電流値Ｉ３がテイル電流として供給されるので、アクティブ動作モードに比べ低い消費電力により動作させることができる。
このように、ヒステリシスコンパレータ１３は、定電流回路１３７に２つの定電流源１３７１、１３７２を備え、定電流源１３７１の電流値Ｉ２をアクティブ動作モードに要求される応答時間に応じた電流値とし、定電流源１３７２の電流値Ｉ３をスタンバイ動作モードに要求される低い消費電力に応じた電流値とし、動作モードに応じて定電流源１３７１、１３７２を自身の出力信号Ｃｏｕｔに応じて切り替えて用いるようにした。これにより、外部からヒステリシスコンパレータ１３を制御する信号を入力せずとも、相反する２つの特性を満たすヒステリシスコンパレータ１３を１つの差動増幅回路１３６により実現することができる。
また、１つの基準電圧生成回路１３５と、１つの差動増幅回路１３６とにより、２つの動作モードに対応したヒステリシスコンパレータ１３を構成することにより、動作モードごとにコンパレータを用意せずとも要求される動作特性を満たすことができるので、半導体装置１においてレイアウト面積の削減をすることができる。
【００３９】
なお、本実施形態において、基準電圧生成回路１３５及び定電流回路１３７に定電流源を用いた構成を示したが、これに限られることなく、電流源による電圧生成手段、あるいは、直流電源による抵抗分圧による電圧生成手段を用いて構成してもよい。
【産業上の利用可能性】
【００４０】
外部から供給される電圧を昇圧又は降圧して用いる半導体装置において、安定した電圧制御に適用することができる。
【符号の説明】
【００４１】
１、９…半導体装置
１１、９１…内部電圧生成回路
１２、９２…内部回路
１３、９３、９３ａ…ヒステリシスコンパレータ
１４、９４…制御回路
１３５、９３５…基準電圧生成回路
１３６、９３６…差動増幅回路
１３７…定電流回路
９３１、９３２…コンパレータ
９３３…インバータ
９３７、１３５１、１３７１、１３７２…定電流源
９３８ａ、９３８ｂ…出力端子
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３…インバータ
Ｒ１、Ｒ２、Ｒ３…抵抗
Ｔ１、Ｔ２…トランスファゲート
Ｍ１、Ｍ２、Ｍ５、Ｍ６…ＮＭＯＳトランジスタ
Ｍ３、Ｍ４…ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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