(57)【要約】【課題】ポリシリコンゲート電極の意図しないフルシリサイド化を防止する。【解決手段】基板１７上に、ゲート絶縁膜１２およびシリコン層１０をこの順に積層した積層体（１０、１２）を形成する工程と、積層体（１０、１２）の側壁沿いにＳｉＮ膜を有するオフセットスペーサ１３を形成する工程と、その後、シリコン層１０の上面を、薬液を用いて洗浄する工程と、その後、少なくともシリコン層１０の上面を覆う金属膜１９を形成する工程と、その後、加熱する工程と、を有し、オフセットスペーサ１３が有するＳｉＮ膜は、ＡＬＤ法を用いて４５０℃以上で成膜されたＳｉＮ膜、または、１Ｇｐａ以上の引張／圧縮応力を有するＳｉＮ膜であり、前記薬液は、重量比率で、ＨＦ／Ｈ２Ｏ＝１／１００以上であるＤＨＦ、または、バッファードフッ酸である半導体装置の製造方法を提供する。【選択図】図１
2011187498.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、ゲート絶縁膜およびシリコン層をこの順に積層した積層体を形成する積層体形成工程と、
前記積層体の側壁沿いにＳｉＮ膜を有するオフセットスペーサを形成するオフセットスペーサ形成工程と、
前記オフセットスペーサ形成工程の後、前記シリコン層が露出している前記積層体の上面を、薬液を用いて洗浄する洗浄工程と、
前記洗浄工程の後、少なくとも前記積層体の前記上面を覆う金属膜を形成する金属膜形成工程と、
前記金属膜形成工程の後、加熱するシリサイド化工程と、
を有し、
前記オフセットスペーサ形成工程で形成される前記ＳｉＮ膜は、ＡＬＤ法を用いて４５０℃以上で成膜されたＳｉＮ膜、または、１Ｇｐａ以上の引張／圧縮応力を有するＳｉＮ膜であり、
前記洗浄工程で利用される前記薬液は、重量比率で、ＨＦ／Ｈ２Ｏ＝１／１００以上であるＤＨＦ、または、バッファードフッ酸である半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記オフセットスペーサ形成工程の後、かつ、前記洗浄工程の前に、前記積層体の側壁沿いに形成された前記オフセットスペーサの周囲を覆う、ＮＳＧ膜からなるサイドウォールスペーサを形成する工程を有し、
前記洗浄工程で利用される前記薬液は、バッファードフッ酸である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコンゲート電極表面をシリサイド化した半導体装置がある。シリサイドは、通常、シリコン表面に金属層（例：Ｎｉ層）を形成した後、加熱して金属とシリコンを反応させることによって形成される。
【０００３】
なお、本発明に関連する技術としては、特許文献１に、オフセットスペーサとしてＨｆＳｉＯＮ膜を形成する半導体装置の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７１９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
微細なシリコンゲート電極になるほど、シリコンとその表面に形成された金属とが反応しやすくなり、シリコン全体がシリサイド化する現象（フルシリサイド化）が起きやすくなる。
【０００６】
シリサイドはミッドギャップ金属であるため、例えばサリサイドゲートで部分的にでもフルシリサイド化が生じると、トランジスタのしきい値電圧は変動し（多くの場合、絶対値が大きい方にずれる）、所望のトランジスタ特性が得られなくなる。また、Ｈｉｇｈ−ｋ／仕事関数制御金属薄膜／シリコンゲート、からなるＭＩＰＳ（Ｍｅｔａｌ  Ｉｎｓｅｒｔｅｄ  Ｐｏｌｙ−Ｓｉ  Ｓｔａｃｋ）構造のような場合でも、部分的なフルシリサイド化はトランジスタのしきい値電圧を所望の値から変化させる。さらに、Ｎｉシリサイド層をｅ−ｆｕｓｅとして使うようなケースでは、部分的なフルシリサイド化によってｅ−ｆｕｓｅのカット電圧が高くなり、より多くの電流が必要になるなど、ばらつきの原因になる。
【０００７】
ここで、本発明者は、次のような要因によっても、シリコンゲート電極のフルシリサイド化が起きやすくなることを発見した。以下、本発明者が想定したシリコンゲート電極のシリサイド化の処理の流れを用いて説明する。
【０００８】
まず、図７（ａ）に示すように、シリコン基板１０７上にゲート絶縁膜１０２、メタルゲート電極１０１、ポリシリコンゲート電極１００からなる積層体と、その側壁沿いに形成されるオフセットスペーサ（ＳｉＮ）１０３およびサイドウォールスペーサ１０４とを形成するとともに、シリコン基板１０７中にエクステンション注入領域１０５およびソースドレイン領域１０６を形成する。
【０００９】
その後、シリサイド形成前（Ｎｉスパッタ直前）の前処理として、ＷＥＴ処理を行う。すなわち、薬液を用いて、基板１０７のソースドレイン領域１０６が形成された表面、および、ポリシリコンゲート電極１００の露出面（上面）を洗浄し、酸化膜を除去する。この酸化膜は、例えば、ゲート電極加工後のＡｓｈｅｒ処理などで形成されている。
【００１０】
ここで、上述のＷＥＴ処理は、例えばＤＨＦ（ＨＦ：Ｈ２Ｏ＝１：３００程度）などを用いて行われるが、このＷＥＴ処理により、ポリシリコンゲート電極１００の側壁に形成されたオフセットスペーサ（ＳｉＮ）１０３やサイドウォールスペーサ１０４の一部が除去されてしまう。図７（ｂ）は、ＷＥＴ処理後の状態のイメージを示してある。このように、オフセットスペーサ（ＳｉＮ）１０３やサイドウォールスペーサ１０４の一部が除去され、これらの高さが低くなると、ポリシリコンゲート電極１００の側壁が露出してしまう。
【００１１】
このような状態（図７（ｂ）参照）で、シリサイド化のため、ソースドレイン領域１０６が形成された基板１０７の表面、および、ポリシリコンゲート電極１００の露出面（上面）を覆う金属膜（例：Ｎｉ膜）をスパッタ法などにより形成すると、図７（ｃ）に示すように、ポリシリコンゲート電極１００の側壁の露出面にも金属膜が接することとなる。かかる状態で、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法などを用いて加熱しシリサイド化を行うと、図７（ｄ）に示すように、ポリシリコンゲート電極１００の上面のみならず、側面からも、金属とシリコンの反応が進行していく。すなわち、ポリシリコンゲート電極１００の側壁からも金属がポリシリコンゲート電極１００中に流入し、余剰な金属が比較的短いゲート長のポリシリコンゲート電極１００内をかなり深いところまで拡散して、場合によってはフルシリサイド化してしまう。このフルシリサイド化は制御された状態ではなくウエハ面内などでばらつく。すなわち、ゲートシリサイド膜厚がばらつくので、例えばトランジスタのしきい値電圧が所望の値（設計値）からずれたり、ｅ−ｆｕｓｅカットにおけるカット電圧や抵抗ばらつき増加を引き起こすなどの問題が生じる。
【課題を解決するための手段】
【００１２】
本発明によれば、基板上に、ゲート絶縁膜およびシリコン層をこの順に積層した積層体を形成する積層体形成工程と、前記積層体の側壁沿いにＳｉＮ膜を有するオフセットスペーサを形成するオフセットスペーサ形成工程と、前記オフセットスペーサ形成工程の後、前記シリコン層が露出している前記積層体の上面を、薬液を用いて洗浄する洗浄工程と、前記洗浄工程の後、少なくとも前記積層体の前記上面を覆う金属膜を形成する金属膜形成工程と、前記金属膜形成工程の後、加熱するシリサイド化工程と、を有し、前記オフセットスペーサ形成工程で形成される前記ＳｉＮ膜は、ＡＬＤ法を用いて４５０℃以上で成膜されたＳｉＮ膜、または、１Ｇｐａ以上の引張／圧縮応力を有するＳｉＮ膜であり、前記洗浄工程で利用される前記薬液は、重量比率で、ＨＦ／Ｈ２Ｏ＝１／１００以上であるＤＨＦ、または、バッファードフッ酸である半導体装置の製造方法が提供される。
【００１３】
本発明では、オフセットスペーサの構成および洗浄工程に使用する薬液の種類を適当に選択しているので、シリサイド化の前処理として行う酸化膜除去処理において、シリコン層の側壁に形成されたオフセットスペーサが除去される量を抑制することができる。すなわち、洗浄工程後のシリコン層側壁の露出量を抑制することができる。その結果、その後シリサイド化のためにシリコン層の上に形成される金属膜と、シリコン層の側壁と、の接触量を抑制することができる。
【００１４】
このため、金属膜形成後のシリサイド化の際、シリコン層の側壁から金属が流入するのを抑制することができるので、金属は、主として、シリコン層の上面から流入することとなる。
【００１５】
かかる場合、単位時間当たりの金属の流入量を抑制することができるので、フルシリサイド化を効果的に回避することができる。また、シリサイド化工程後のシリサイドの膜厚は、主として、シリコン層の上面の上に形成された金属膜の膜厚に起因することとなる。すなわち、金属膜の膜厚および膜厚のばらつきを制御することで、シリサイドの膜厚および膜厚のばらつきを制御することが可能となる。
【発明の効果】
【００１６】
本発明によれば、ポリシリコンゲート電極の意図しないフルシリサイド化を防止することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】実施形態１の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図２】実施形態２の半導体装置の製造方法の一例の製造工程を模式的に示した断面図である。
【図３】各種膜のウェットエッチングレート選択比を示す表である。
【図４】本発明の効果を説明するためのグラフである。
【図５】本発明の効果を説明するためのグラフである。
【図６】本発明の効果を説明するためのグラフである。
【図７】半導体装置の製造方法の参考例の製造工程を模式的に示した断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１９】
＜実施形態１＞
本実施形態の半導体装置の製造方法は、積層体形成工程と、オフセットスペーサ形成工程と、洗浄工程と、金属膜形成工程と、シリサイド化工程と、を有する。
【００２０】
積層体形成工程では、図１（ａ）に示すようなゲート絶縁膜１２およびシリコン層１０をこの順に積層した積層体（１０、１２）を、基板１７上に形成する。
【００２１】
例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法やＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法などを用いて基板１７に素子分離１８を形成した後、素子分離１８で閉じられた領域に必要に応じてイオン注入してウェルを形成後、基板１７の表面に、熱酸化法などを用いてゲート絶縁膜１２となる酸化膜を形成する。その後、この酸化膜の上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてポリシリコン層を形成し、フォトリソグラフィとエッチングにより、絶縁膜およびポリシリコン層を部分的に除去することで、図１（ａ）に示すような積層体（１０、１２）を形成する。
【００２２】
基板１７は、特段制限されず、Ｓｉ基板、ＳｉＧｅ基板、Ｇｅ基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などであってもよい。ゲート絶縁膜１２は、Ｈｉｇｈ−ｋ絶縁膜であってもよい。シリコン層１０は、ポリシリコン層、または、アモルファスシリコン層であってもよい。
【００２３】
なお、本実施形態の積層体形成工程は、ゲート絶縁膜１２、仕事関数制御層（図示せず）、および、シリコン層１０をこの順に積層した積層体を形成する工程であってもよい。仕事関数制御層は、例えば、Ｎ型半導体装置の場合はＴａＳｉＮ、ＴａＳｉ、ＴａＳｉ２、などを含み、Ｐ型半導体装置の場合はＲｕ、Ｐｔ、Ｉｒなどを含んでもよい。このような積層体の形成方法は、上述の積層体（１０、１２）の形成方法に準じて実現することができる。
【００２４】
オフセットスペーサ形成工程は、積層体形成工程の後に行われ、図１（ａ）に示すようなオフセットスペーサ１３を、積層体（１０、１２）の側壁沿いに形成する。このオフセットスペーサ１３は、ＳｉＮ膜を有する。例えば、オフセットスペーサ１３は、ＳｉＮ膜で構成されてもよい。または、オフセットスペーサ１３は、積層体（１０、１２）に接するＳｉＮ膜と、このＳｉＮ膜の周囲を覆うＳｉＮ膜とは種類の異なる１つ以上の膜と、からなる積層構造であってもよい。
【００２５】
このオフセットスペーサ１３が有するＳｉＮ膜は、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて４５０℃以上で成膜されたＳｉＮ膜、または、１Ｇｐａ以上の引張／圧縮応力を有するＳｉＮ膜である。１Ｇｐａ以上の引張／圧縮応力を有するＳｉＮ膜は、例えば１００ｍＴｏｒｒ以下の真空度で基板温度を４５０℃とするプラズマＣＶＤ法により成膜することができる。原料ガスとしてはトリメチルシランなどが例示される。
【００２６】
オフセットスペーサ形成工程では、例えば、上述のようなＳｉＮ膜を、積層体（１０、１２）を覆うように基板１７上に形成した後、異方性エッチングにより、積層体（１０、１２）の側壁沿いのＳｉＮ膜を残し、積層体（１０、１２）の上面および基板１７上のＳｉＮ膜を除去することで、図１（ａ）に示すようなオフセットスペーサ１３を形成する。
【００２７】
その後、エクステンション注入領域１５、サイドウォールスペーサ１４、ソースドレイン領域１６を形成する。例えば、積層体（１０、１２）およびオフセットスペーサ１３をマスクとして基板１７に所定のイオンを注入してエクステンション注入領域１５を形成する。次いで絶縁膜を形成し、この絶縁膜をエッチングすることにより、サイドウォールスペーサ１４を形成する。その後、積層体（１０、１２）およびオフセットスペーサ１３およびサイドウォールスペーサ１４をマスクとして、基板１７に所定のイオンを注入して、ソースドレイン領域１６を形成する。なお、本実施形態においては、エクステンション注入領域１５、サイドウォールスペーサ１４、ソースドレイン領域１６の形成方法および原料は特段制限されない。
【００２８】
以上の工程により、図１（ａ）に示すような構造を得ることができる。
【００２９】
洗浄工程は、オフセットスペーサ形成工程の後、すなわち図１（ａ）に示すような構造が得られた後に行われ、シリコン層１０が露出している積層体（１０、１２）の上面を、薬液を用いて洗浄する。なお、この処理と同一処理により、ソースドレイン領域１６が形成された基板１７の表面を洗浄してもよい。洗浄工程における洗浄は、洗浄対象面に形成された酸化膜を除去することを目的とする。この酸化膜は、例えば、積層体形成工程におけるフォトリソグラフィとエッチング処理後のＡｓｈｅｒ処理などで形成される。
【００３０】
本実施形態の洗浄工程において利用する薬液は、重量比率で、ＨＦ／Ｈ２Ｏ＝１／１００以上であるＤＨＦ（Ｄｉｌｕｔｅｄ  ＨＦ）、または、バッファードフッ酸（ＢＨＦ）である。以下、ＨＦ／Ｈ２Ｏ＝１／１００のＤＨＦを、ＤＨＦ（１／１００）と表し、他の濃度のＤＨＦもこれと同様にして表す。
【００３１】
ここで、図３に、原料および製造方法が異なる複数の膜種の熱ＳｉＯ２膜に対するウェットエッチングレート選択比を示す。熱ＳｉＯ２膜は、熱酸化により形成されたＳｉＯ２膜のことである。このウェットエッチングレート選択比は、値が１の場合は熱ＳｉＯ２膜と同じエッチングレートであり、１未満の場合は熱ＳｉＯ２膜よりもエッチングレートが遅いことを意味する。表中の「ＡＬＤ−ＳｉＮ（温度）」は、ＡＬＤ法を用いてカッコ内の温度で成膜されたＳｉＮ膜を意味する。「（応力状態）−Ｐｌａｓｍａ−ＳｉＮ（応力値）」は、プラズマＣＶＤ法を用いて成膜された、カッコ内の応力値を有するＳｉＮ膜を意味する。このエッチングレートは、測定対象膜を成膜したウエハ上にパターニングしたレジストを形成した表面に対し、ウェットエッチングを行った後に、レジストを除去して段差測定することにより測定した。
【００３２】
図３に示すように、本実施形態の薬液（ＤＨＦ（１／１００）、ＤＨＦ（１／５０）、ＢＨＦ）を用いて行うエッチングによれば、除去対象の熱ＳｉＯ２に対する、本実施形態のオフセットスペーサ１３が有するＳｉＮ膜（ＡＬＤ−ＳｉＮ（４５０℃）、Ｔｅｎｓｉｌｅ−Ｐｌａｓｍａ−ＳｉＮ（＞１Ｇｐａ）、Ｃｏｍｐｒｅｓｓｉｖｅ−Ｐｌａｓｍａ−ＳｉＮ（＜−１Ｇｐａ））の選択比を、他の膜種に比べて小さくすることができる。すなわち、洗浄工程において酸化膜を除去する際、オフセットスペーサ１３が除去されるのを抑制することができる。その結果、図１（ｂ）に示すように、洗浄工程後におけるシリコン層１０の側壁の露出を抑制することができる。
【００３３】
金属膜形成工程は、洗浄工程の後に行われ、図１（ｃ）に示すように、少なくとも積層体（１０、１２）の上面を覆う金属膜１９を形成する。例えば、スパッタ法を用いて、１０ｎｍ程度の厚さの金属膜１９を形成してもよい。金属膜１９は、図１（ｃ）に示すように、ソースドレイン領域１６が形成された基板１７の表面をも覆うように形成されてもよい。金属膜の種類としては特段制限されず、例えば、Ｎｉ、Ｔｉ、Ｃｏ、Ｔａ、Ｗ、Ｐｔなどを１種類以上有する膜であってもよい。
【００３４】
なお、本実施形態の場合、洗浄工程に起因するシリコン層１０の側壁の露出を抑制することができるので、金属膜形成工程において形成した金属膜１９がシリコン層１０の側壁と接触することを抑制することができる。
【００３５】
シリサイド化工程は、金属膜形成工程の後に行われ、図１（ｃ）に示すような状態の基板１７を加熱することで、シリサイド化を行う。例えば、ＲＴＡ法を用いて、３５０℃で３０秒程度の加熱を行う。すると、シリコン層１０と金属膜１９の接触部分から、金属がシリコン層１０中に流入し拡散していく。本実施形態の場合、シリコン層１０の側壁における金属膜１９の接触を抑制しているので、主に、シリコン層１０の上面から金属が流入し、拡散していくこととなる。すなわち、フルシリサイド化を効果的に防止し、図１（ｄ）に示すようなシリコン層１０の上方の一部がシリサイド２０となった構造を得ることができる。
【００３６】
この後、シリサイド化後も残存している金属膜１９を除去することで、図１（ｅ）に示す状態が得られる。例えば、金属膜１９としてＮｉ膜を形成した場合には、硫酸過水（重量比で、硫酸／過水＝２〜４程度）を用いてウェットエッチングすることで実現してもよい。
【００３７】
以降、周知の技術を利用して、層間絶縁膜、コンタクト、配線など（いずれも図示せず）を形成する。
【００３８】
このような本実施形態の半導体装置の製造方法によれば、シリサイド化の前処理として行う酸化膜除去処理において、シリコン層１０の側壁に形成されたオフセットスペーサ１３が除去される量を抑制することができる。すなわち、シリサイド化の前処理（酸化膜除去処理）に起因するシリコン層１０の側壁の露出量を抑制することができる。その結果、シリコン層１０の側壁における、シリサイド化のために形成される金属膜との接触量を抑制することができる。
【００３９】
このため、その後のシリサイド化の際、シリコン層１０の側壁から金属が流入するのを抑制することができるので、金属は、主として、シリコン層１０の上面から流入することとなる。
【００４０】
このように金属とシリコン層１０との接触量を抑制することにより、単位時間当たりの金属の流入量を抑制することができるので、本実施形態の半導体装置の製造方法によれば、フルシリサイド化を効果的に回避することができる。また、シリサイド化工程後のシリサイド２０の膜厚（基板１７に垂直方向のシリサイド２０の厚さ）は、主として、シリコン層１０の上面の上に形成された金属膜１９の膜厚に起因することとなる。すなわち、金属膜１９の膜厚および膜厚のばらつきを制御することで、シリサイド２０の膜厚および膜厚のばらつきを制御することが可能となる。
【００４１】
＜実施形態２＞
本実施形態の半導体装置の製造方法は、実施形態１を基本とし、（１）オフセットスペーサ形成工程の後、かつ、洗浄工程の前に、積層体（１０、１２）の側壁沿いに形成されたオフセットスペーサ１３の周囲を覆う、ＮＳＧ膜からなるサイドウォールスペーサ１４を形成する工程を有する点、（２）洗浄工程で利用される薬液はＢＨＦである点、が異なる。
【００４２】
本実施形態のサイドウォールスペーサ１４を形成する手段としては、例えば、ＣＶＤ法を用いて、積層体（１０、１２）およびオフセットスペーサ１３を覆うＮＳＧ膜を基板１７上に形成後、異方性エッチングにより、ＮＳＧ膜を部分的に除去することで、形成してもよい。
【００４３】
ここで、図３に、原料および製造方法が異なる複数の膜種の熱ＳｉＯ２膜に対するウェットエッチングレート選択比を示す。この表に示すＮＳＧ膜のウェットエッチングレート選択比を参照してみれば、薬液としてＢＨＦを選択した場合、他の薬液に比べて、対熱ＳｉＯ２選択比を大幅に低減できることがわかる。すなわち、洗浄工程において酸化膜を除去する際、サイドウォールスペーサ１４が除去されるのを抑制することができる。その結果、図２（ａ）に示すように、洗浄工程後におけるシリコン層１０の側壁を、オフセットスペーサ１３およびサイドウォールスペーサ１４で厚く覆うことが可能となる。
【００４４】
その後、図２（ｂ）〜図２（ｄ）に示すように、実施形態１と同様の処理を行う。
【００４５】
このような本実施形態の半導体装置の製造方法によれば、洗浄工程においてサイドウォールスペーサ１４が除去される量を抑制することができるので、洗浄工程におけるオフセットスペーサ１３と薬液の接触を抑制することができる。その結果、洗浄工程においてオフセットスペーサ１３が除去される量を抑制することができ、結果、シリコン層１０の側壁の露出量をさらに抑制することが可能となる。
【００４６】
また、シリコン層１０の側壁を、オフセットスペーサ１３およびサイドウォールスペーサ１４で厚く覆うことができるので、その上に形成された金属膜１９（図２（ｂ）参照）からシリコン層１０までの距離を大きくすることができる。
【００４７】
以上より、本実施形態の半導体装置の製造方法によれば、実施形態１に比べて、シリサイド化工程におけるシリコン層１０の側壁からの金属の流入をより効果的に抑制することが可能となり、結果、フルシリサイド化の回避およびシリサイドの膜厚ばらつきの改善を効果的に実現することができる。
【００４８】
＜実施例＞
＜実施例１＞
実施形態１の半導体装置の製造方法を利用して、半導体装置を製造した。
【００４９】
なお、オフセットスペーサとしては、ＡＬＤ法を用いて４５０℃でＳｉＮ膜を成膜した。また、サイドウォールスペーサとしては、ＣＶＤ法を用いて４００℃でＮＳＧ膜を成膜した。オフセットスペーサおよびサイドウォールスペーサは、最上部の高さが、積層体のシリコン層の最上部の高さと略同一になるように形成した。洗浄工程で使用する薬液としては、ＤＨＦ（１／１００）を用いた。洗浄工程におけるエッチング量としては、熱ＳｉＯ２膜の膜厚が２．５ｎｍ程度であったので、１００％のオーバーエッチング、すなわち５ｎｍ相当の酸化膜エッチングを行う設定とした。さらに、金属膜としては、スパッタ法を用いてＮｉ膜を１０ｎｍの膜厚で形成した。シリサイド化は、ＲＴＡ法を用いて３５０℃で３０秒間加熱した。
【００５０】
洗浄工程後に、積層体のシリコン層の上面からオフセットスペーサの最上部までの距離を測定すると、約３ｎｍ程度であった。また、積層体のシリコン層の上面からサイドウォールスペーサの最上部までの距離は約２０ｎｍ程度であった。
【００５１】
また、積層体のシリコン層に形成されたシリサイドの膜厚を、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いた断面観察で測定したところ、平均膜厚は２５ｎｍ、ばらつき（最大膜厚−最小膜厚）は１０ｎｍ程度であった。なお、ここでの膜厚とは、基板に垂直方向のシリサイドの厚さのことである。
【００５２】
＜実施例２＞
実施形態２の半導体装置の製造方法を利用して、半導体装置を製造した。
【００５３】
なお、実施例１との相違点は、洗浄工程で使用する薬液が、ＢＨＦである点のみである。
【００５４】
洗浄工程後に、積層体のシリコン層の上面からオフセットスペーサの最上部までの距離を測定すると、約２ｎｍ程度であった。また、積層体のシリコン層の上面からサイドウォールスペーサの最上部までの距離は約６．５ｎｍ程度であった。
【００５５】
また、積層体のシリコン層に形成されたシリサイドの膜厚を、ＳＴＥＭを用いた断面観察で測定したところ、平均膜厚は２２ｎｍ、ばらつき（最大膜厚−最小膜厚）は３ｎｍ程度であった。
【００５６】
＜比較例１＞
実施例１を基本とし、オフセットスペーサとしてＡＬＤ法を用いて４００℃でＳｉＮ膜を成膜した点、洗浄工程で使用する薬液としてＤＨＦ（１／３００）を用いた点、が異なる。
【００５７】
洗浄工程後に、積層体のシリコン層の上面からオフセットスペーサの最上部までの距離を測定すると、１０ｎｍ以上であった。また、積層体のシリコン層の上面からサイドウォールスペーサの最上部までの距離は約３０ｎｍ程度であった。
【００５８】
また、積層体のシリコン層に形成されたシリサイドの膜厚を、ＳＴＥＭを用いた断面観察で測定したところ、平均膜厚は４００ｎｍ、ばらつき（最大膜厚−最小膜厚）は２０ｎｍ程度であった。
【００５９】
以上の結果より、実施形態１の半導体装置の製造方法によれば、シリサイド化前の前処理（酸化膜の除去）により、オフセットスペーサが除去される量を抑制できることが分かる。また、実施形態２の半導体装置の製造方法によれば、シリサイド化前の前処理（酸化膜の除去）により、オフセットスペーサおよびサイドウォールスペーサが除去される量を抑制できることが分かる。
【００６０】
さらに、実施形態１および実施形態２の半導体装置の製造方法によれば、ポリシリコン層に形成されたシリサイドの膜厚のばらつき、および、シリサイド化の進行を抑制できることが分かる。
【００６１】
なお、実施例１、２および比較例１のｅ−ｆｕｓｅ素子のカット電圧、および、抵抗ばらつきを比較したところいずれにおいても、実施例１、２の方が、比較例１に比べて１桁以上のばらつき改善が見られた。
【００６２】
ここで、図４乃至６に、オフセットスペーサの膜種、および、洗浄工程で使用する薬液の種類を変化させて、上記と同様の測定を行った結果を示す。
【００６３】
これらの結果からも、本発明の半導体装置の製造方法によれば、ポリシリコン層に形成されたシリサイドの膜厚のばらつき、および、シリサイド化の進行を抑制できることが分かる。
【符号の説明】
【００６４】
１０    シリコン層
１２    ゲート絶縁膜
１３    オフセットスペーサ
１４    サイドウォールスペーサ
１５    エクステンション注入領域
１６    ソースドレイン領域
１７    基板
１８    素子分離
１９    金属膜
２０    シリサイド
【図１】
2011187498.tif 000003
【図２】
2011187498.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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