(57)【要約】【課題】  Ａ／Ｄ変換手段（Ａ／Ｄ変換部）と画像データ出力手段（画像データ出力部）とで画像データの同期をとることができるようにする。【解決手段】  ＴＧ２′（信号生成手段）は、サンプルホールドの実効タイミングを決定する信号であるサンプルホールド信号（ＳＰＬ）と、デジタル画像データの出力タイミングを決定する信号であるマスタクロック（ｍｃｌｋ）とを同位相に制御する。つまり、ＴＧ２′でのｍｃｌｋの位相設定をＳＰＬと同一の設定の信号ｍｃｌｋ＿ｓｐｌとする。そして、ＳＰＬは、ＣＣＤドライバ４′で論理が反転し、ＣＣＤドライバ４′を入出力することにより、ｍｃｌｋ＿ｓｐｌに対し、ＣＣＤドライバ４′による遅延（Ｔ＿ｄｅｌａｙ）分だけ必ず遅れてＡＦＥ１０に入力され、そのＳＰＬおよびｍｃｌｋ＿ｓｐｌがそれぞれサンプルホールド回路１２，マルチプレクサ回路１５に入力される。【選択図】        図１
2011199475.tif 000002
【特許請求の範囲】
【請求項１】
原稿からの反射光に基づいて画像信号を出力するイメージセンサと、該イメージセンサから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、該サンプルホールド手段によって生成されたアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するセンサ制御装置に備えることが可能であり、前記イメージセンサの駆動および前記サンプルホールド手段，前記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、
前記信号生成手段は、前記サンプルホールドの実効タイミングを決定する信号と前記デジタル画像データの出力タイミングを決定する信号とを同位相に制御する位相制御手段を有することを特徴とする駆動信号制御装置。
【請求項２】
原稿からの反射光に基づいて画像信号を出力するイメージセンサと、該イメージセンサから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、該サンプルホールド手段によって生成されたアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するセンサ制御装置に備えることが可能であり、前記イメージセンサの駆動および前記サンプルホールド手段，前記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、
前記信号生成手段は、前記サンプルホールドの実効タイミングを決定する信号と前記デジタル画像データの出力タイミングを決定する信号とを共通の信号として出力することを特徴とする駆動信号制御装置。
【請求項３】
請求項１又は２に記載の駆動信号制御装置を備えたことを特徴とするセンサ制御装置。
【請求項４】
請求項３に記載のセンサ制御装置を備えたことを特徴とする画像読取装置。
【請求項５】
原稿からの反射光に基づいて画像信号を出力するイメージセンサから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、該サンプルホールド手段によって生成されたアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するアナログ信号処理装置に備えることが可能であり、前記イメージセンサの駆動および前記サンプルホールド手段，前記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、
前記信号生成手段は、前記サンプルホールドの実効タイミングを決定する信号と前記デジタル画像データの出力タイミングを決定する信号とを同位相に制御する位相制御手段を有することを特徴とする駆動信号制御装置。
【請求項６】
原稿からの反射光に基づいて画像信号を出力するイメージセンサから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、該サンプルホールド手段によって生成されたアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するアナログ信号処理装置に備えることが可能であり、前記イメージセンサの駆動および前記サンプルホールド手段，前記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、
前記信号生成手段は、前記サンプルホールドの実効タイミングを決定する信号と前記デジタル画像データの出力タイミングを決定する信号とを共通の信号として出力することを特徴とする駆動信号制御装置。
【請求項７】
請求項５又は６に記載の駆動信号制御装置を備えたことを特徴とするアナログ信号処理装置。
【請求項８】
請求項７に記載のアナログ信号処理装置において、
前記サンプルホールドの実効タイミングを決定する信号を出力する出力端子と、該端子から出力された信号を入力する入力端子とを備え、前記出力端子と前記入力端子とを隣り合わせの配置としたことを特徴とするアナログ信号処理装置。
【請求項９】
請求項８に記載のアナログ信号処理装置を備えたことを特徴とする画像読取装置。
【請求項１０】
請求項４又は９に記載の画像読取装置を備え、該画像読取装置によって読み取られた画像データに基づいて画像形成処理を行うことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、駆動信号制御装置、それを備えたセンサ制御装置、上記駆動信号制御装置を備えたアナログ信号処理装置（センサ制御装置からイメージセンサを除いたもの）、上記センサ制御装置又はアナログ信号処理装置を備えたスキャナ等の画像読取装置（デジタル複写機やデジタル複合機，ファクシミリ装置等の画像形成装置に搭載された画像読取部あるいは単体の画像読取装置）、およびその画像読取装置を搭載した画像形成装置に関し、特にアナログ信号処理装置の駆動信号の生成技術に関する。
【背景技術】
【０００２】
例えば、スキャナは、原稿の画像面（以下単に「原稿」ともいう）からの反射光を取得し、それをセンサ制御装置であるセンサ基板（ＳＢＵ）内に配置されているＣＣＤ（Charge Coupled Device）イメージセンサ（以下単に「ＣＣＤ」と略称する）で光電変換して電気信号に変えることで原稿の画像を読み取る。
ＳＢＵは主に、原稿からの反射光を光電変換するＣＣＤと、そのＣＣＤからの出力信号に種々のアナログ処理を施すアナログ信号処理部（ＡＦＥ：Ａｎａｌｏｇ−Ｆｒｏｎｔ−Ｅｎｄ）ＡＦＥと、ＣＣＤ又はＡＦＥを駆動するための駆動信号を発生するタイミングジェネレータ（ＴＧ：Timing−Generator）と、ＣＣＤを駆動するＣＣＤドライバとによって構成される。なお、アナログ信号処理部はＩＣ（集積回路）によって構成されている。そのアナログ信号処理ＩＣが、アナログ信号処理装置に相当する。
【０００３】
ＣＣＤおよびＡＦＥ（アナログ信号処理部）の駆動に必要な駆動信号および各種ゲート信号は、ＴＧで生成され、ＣＣＤやＡＦＥに入力される。
ＴＧで生成されたＣＣＤ駆動信号は、ＣＣＤドライバを介してＣＣＤに供給され、ＣＣＤは原稿からの反射光を光電変換してアナログ電気信号として出力する。
その出力されたアナログ電気信号は、バッファ回路（エミッタフォロワ回路で構成される）を介してコンデンサにより交流結合され、ＡＦＥに入力される。
【０００４】
ＡＦＥでは、クランプ部（クランプ回路）によって基準黒レベルがＡＦＥの内部基準電圧に補正され、サンプルホールド部（サンプルホールド回路）で画像信号がサンプリングされ、増幅部で増幅されたアナログ画像信号を、Ａ／Ｄ変換部（アナログ／デジタル変換回路）でデジタル画像信号（画像データ）に変換し、マルチプレクス部（マルチプレクサ回路）においてデータ変換が行われ、ＬＶＤＳ（Ｌｏｗ Voltage Differential Signals）信号やＣＭＯＳ信号として後段の画像処理部に出力される。
【０００５】
ここで、ＡＦＥで行われる処理は、Ａ／Ｄ変換部まではサンプルホールド信号に同期して行われるが、それ以後のマルチプレクス部でのデータ変換や画像データの出力はマスタクロックに同期して行われる。そのため、ＡＦＥ内での信号処理を適切に行うために、サンプルホールド信号とマスタクロックにはＡＦＥ入力において満たさなければならないタイミング規格が存在する。
【０００６】
近年、スキャナの高速化により、ＣＣＤ高速駆動時は画素周期が短く画像信号領域が狭くなり、ＡＦＥにおいてＣＣＤから出力される画像信号をサンプリングし、一定期間保持する、サンプルホールド期間を確保することが困難になってきている。
上記問題に対応する技術としては、ＴＧから出力される、ＣＣＤ出力タイミングを決定するＣＣＤ駆動用タイミング信号とサンプルホールド信号とを同一のＣＣＤドライバを介して供給することにより、信号遅延差を抑制し、ＣＣＤ出力タイミングを決定する信号とサンプルホールド信号のタイミング管理を行い易くし、サンプルホールド期間を確保し易くする手法は既に知られている。
【０００７】
しかし、サンプルホールド信号とＣＣＤ出力タイミングを決定する信号を同一のＣＣＤドライバを介して供給することにより、サンプルホールド信号とマスタクロックのタイミング関係が不定となり、ＡＦＥ入力においてサンプルホールド信号とマスタクロックのタイミング規格を満足できなくなり、Ａ／Ｄ変換部と画像データ出力部で画像データの同期がとれなくなるという問題があった。
【０００８】
そこで、その問題を解消するため、特許文献１に開示されている技術を利用することが考えられる。
特許文献１には、ＣＣＤ出力とそれ以降の画像信号処理系の画像信号摘出タイミングとの同期を容易に実現することを目的として、タイミングジェネレータから出力させる駆動用タイミング信号とサンプルホールド信号を同一素子（ドライバ）を介すことにより、画像信号の読み出しとサンプルホールドとの間のタイミング管理、並びに画像信号を後段の回路で処理するための制御信号のタイミング管理がやり易くなるということについて開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載のものでも、上述したようなＡ／Ｄ変換部と画像データ出力部で画像データの同期がとれなくなるという問題は解消できていない。
この発明は、上記の点に鑑みてなされたものであり、サンプルホールド信号とマスタクロックのタイミング規格を満足し、Ａ／Ｄ変換手段（Ａ／Ｄ変換部）と画像データ出力手段（画像データ出力部）とで画像データの同期をとることができるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
この発明は、上記の目的を達成するため、以下の（１）〜（１０）に示す駆動信号制御装置、センサ制御装置、アナログ信号処理装置、画像読取装置、および画像形成装置を提供する。
【００１１】
（１）原稿からの反射光に基づいて画像信号を出力するイメージセンサと、それから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、それによって生成されたアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するセンサ制御装置に備えることが可能であり、上記イメージセンサの駆動および上記サンプルホールド手段，上記Ａ／Ｄ変換手段，上記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、上記信号生成手段に、上記サンプルホールドの実効タイミングを決定する信号と上記デジタル画像データの出力タイミングを決定する信号とを同位相に制御する位相制御手段を備えたものである。
【００１２】
（２）原稿からの反射光に基づいて画像信号を出力するイメージセンサと、それから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、それによって生成されたアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段によって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するセンサ制御装置に備えることが可能であり、上記イメージセンサの駆動および上記サンプルホールド手段，上記Ａ／Ｄ変換手段，上記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、上記信号生成手段が、上記サンプルホールドの実効タイミングを決定する信号と上記デジタル画像データの出力タイミングを決定する信号とを共通の信号として出力するものである。
（３）（１）又は（２）の駆動信号制御装置を備えたセンサ制御装置である。
（４）（３）のセンサ制御装置を備えた画像読取装置である。
【００１３】
（５）原稿からの反射光に基づいて画像信号を出力するイメージセンサから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、それによって生成されたアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換手段と、それによって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するアナログ信号処理装置に備えることが可能であり、上記イメージセンサの駆動および上記サンプルホールド手段，上記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、上記信号生成手段に、上記サンプルホールドの実効タイミングを決定する信号と上記デジタル画像データの出力タイミングを決定する信号とを同位相に制御する位相制御手段を備えたものである。
【００１４】
（６）原稿からの反射光に基づいて画像信号を出力するイメージセンサから出力される画像信号をサンプリングして一定期間保持するサンプルホールドを行い、アナログ画像信号を生成するサンプルホールド手段と、それによって生成されたアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換手段と、それによって変換されたデジタル画像データを後段に出力するデジタル画像データ出力手段とを有するアナログ信号処理装置に備えることが可能であり、上記イメージセンサの駆動および上記サンプルホールド手段，上記デジタル画像データ出力手段の処理に必要な信号を生成する信号生成手段を有する駆動信号制御装置であって、上記信号生成手段が、上記サンプルホールドの実効タイミングを決定する信号と上記デジタル画像データの出力タイミングを決定する信号とを共通の信号として出力するものである。
【００１５】
（７）（５）又は（６）の駆動信号制御装置を備えたアナログ信号処理装置である。
（８）（７）のアナログ信号処理装置において、上記サンプルホールドの実効タイミングを決定する信号を出力する出力端子と、該端子から出力された信号を入力する入力端子とを備え、上記出力端子と上記入力端子とを隣り合わせの配置としたものである。
（９）（８）のアナログ信号処理装置を備えた画像読取装置である。
（１０）（４）又は（９）の画像読取装置を備え、その画像読取装置によって読み取られた画像データに基づいて画像形成処理を行う画像形成装置である。
【発明の効果】
【００１６】
この発明によれば、駆動信号制御装置の信号生成手段が、サンプルホールドの実効タイミングを決定する信号であるサンプルホールド信号とデジタル画像データの出力タイミングを決定する信号であるマスタクロックとを同位相に制御する（全く同一の位相設定とする）か、もしくはサンプルホールド信号とマスタクロックとを共通の信号として出力する（信号生成手段の出力までは共通の信号とする）ことにより、サンプルホールド信号とマスタクロックとのタイミング規格を満足し、Ａ／Ｄ変換手段と画像データ出力手段とで画像データの同期をとることができる。
【図面の簡単な説明】
【００１７】
【図１】この発明の第１実施形態であるＳＢＵの構成例を示す回路図である。
【図２】図１のサンプルホールド信号（ＳＰＬ）とマスタクロック（ｍｃｌｋ＿ｓｐｌ）のタイミング規格を説明するためのタイミング図である。
【図３】この発明の第２実施形態であるＳＢＵの構成例を示す回路図である。
【図４】図３のサンプルホールド信号（ＳＰＬ）とマスタクロック（ＸＳＰＬ）のタイミング規格を、図１のサンプルホールド信号（ＳＰＬ）とマスタクロック（ｍｃｌｋ＿ｓｐｌ）のタイミング規格と比較して説明するためのタイミング図である。
【図５】この発明の第３実施形態であるＳＢＵの構成例を示す回路図である。
【図６】この発明の第４実施形態であるＳＢＵの構成例を示す回路図である。
【図７】図６のＴＧ内蔵型ＡＦＥ４００の構成例を示す回路図である。
【００１８】
【図８】従来のＳＢＵの構成の第１例を示す回路図である。
【図９】同じくＳＢＵの構成の第２例を示す回路図である。
【図１０】図９のサンプルホールド信号（ＳＰＬ）とマスタクロック（ｍｃｌｋ）のタイミング規格を説明するためのタイミング図である。
【図１１】図９に示した従来の駆動構成でＳＰＬとｍｃｌｋのタイミング関係が不定となったときの問題点を説明するためのタイミング図である。
【図１２】同じくＳＰＬとｍｃｌｋのタイミング関係が不定となったときの問題点を説明するための他のタイミング図である。
【図１３】従来のＳＢＵの構成の第３例を示す回路図である。
【図１４】同じくＳＢＵの構成の第４例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
以下の実施形態では、ＣＣＤから出力される画像信号をサンプルホールドするのに際して、以下の特徴を有する。つまり、マスタクロックをサンプルホールド信号と同一の位相設定とする、もしくは、マスタクロックとサンプルホールド信号をＴＧ出力までは共通とし、サンプルホールド信号はＣＣＤドライバを介して、マスタクロックは直接ＡＦＥへ供給することにより、サンプルホールド信号はマスタクロックに対し、ＣＣＤドライバの遅延分は必ず遅れてＡＦＥへ入力されるため、サンプルホールド信号とマスタクロックのタイミング関係は自動的に満足され、Ａ／Ｄ変換部と画像データ出力部で画像データの同期をとることができることが特徴になっている。
【００２０】
そこで、その特徴について詳細に説明するが、その説明に入る前に、理解の便宜のため、従来のスキャナに搭載されているＳＢＵ（センサ基板）内での信号の流れと、そのＳＵＢの問題点について、図８〜図１４を参照して説明する。なお、タイミングジェネレータ（ＴＧ）がアナログフロントエンド（ＡＦＥ）と別チップの構成の例で説明するが、ＴＧがＡＦＥに内蔵されている構成でも良い。
図８は、従来のＳＢＵの構成の第１例を示す回路図である。
【００２１】
このＳＢＵ（センサ制御装置に相当する）を備えたスキャナは、原稿からの反射光を取得し、それをＳＢＵ内に配置されているＣＣＤで光電変換して電気信号に変えることで原稿の画像を読み取る（図示省略）。その中でＳＢＵは主に、原稿からの反射光を光電変換するＣＣＤ１と、そのＣＣＤ１からの出力信号に種々のアナログ処理を施すＡＦＥ１０（アナログ信号処理装置に相当する）、ＣＣＤ１又はＡＦＥ１０を駆動するための駆動信号を発生するタイミングジェネレータ（ＴＧ）２と、ＣＣＤ１を駆動する複数のＣＣＤドライバ３，４とによって構成されている。
【００２２】
ＣＣＤ１およびＡＦＥ１０の駆動に必要な駆動信号および各種ゲート信号（図示省略）は、信号生成手段であるＴＧ２で生成され、ＣＣＤ１やＡＦＥ１０に入力される。
ＴＧ２で生成されたＣＣＤ１の駆動に必要なクロック（φ１，φ２，φ２Ｌ，ＲＳ，ＣＰ）は、ＣＣＤドライバ３，４を介してＣＣＤ１に入力される。ＣＣＤドライバ３，４は、バッファタイプ又はインバータタイプのいずれでもよいが、高速性の面から、一般にはインバータタイプが用いられる。
【００２３】
ここで、φ１／φ２は、ＣＣＤ１内のフォトダイオード（ＰＤ）で得られた信号電荷をアナログシフトレジスタ上で電荷転送を行うための転送クロックであり、φ２Ｌは最終段の転送クロックである。また、ＲＳは出力段に転送されてきた信号電荷を電圧として検出するフローティングキャパシタ（ＦＪ）に蓄積した信号電荷を初期状態にリセットするリセット信号であり、ＣＰはＣＣＤ１の出力信号の基準を任意の電圧となるように調整（クランプ）するクランプ信号である。更に、上記の各信号以外に、ＰＤで得られた信号電荷を１ラインに１回アナログシフトレジスタに転送するためのシフトゲート信号があるが、図示を省略している。
【００２４】
ＣＣＤ１から出力されたアナログ画像信号は、バッファ回路５（エミッタフォロワ回路で構成される）を介してコンデンサ６により交流結合され、アナログ信号処理部（ＡＦＥ）１０に入力される。
ＡＦＥ１０に入力された画像信号は、まずクランプ回路１１に入力され、クランプ回路１１により画像信号の黒オフセットレベルが所定の電位にされる。
サンプルホールド回路（Ｓ／Ｈ回路）１２は、サンプルホールド手段であり、ＴＧ２からのサンプルホールド信号（ＳＰＬ）の入力タイミングで、クランプ回路１１から出力される画像信号をサンプリングし、サンプリングした画像信号を一定時間保持する（サンプルホールドする）ことによって画像信号を連続したアナログ画像信号として出力する。
【００２５】
増幅回路（ＰＧＡ）１３はそのアナログ画像信号の出力を一定レベルに増幅し、その後Ａ／Ｄ変換手段であるアナログ／デジタル変換回路（ＡＤＣ）１４が、増幅されたアナログ画像信号をデジタル画像信号（画像データ）に変換し、デジタル画像データ出力手段であるマルチプレクサ回路１５においてデータ変換が行われ、ＬＶＤＳ信号（もちろんＣＭＯＳ信号又はＴＴＬ信号でも良い）として出力される。
ＡＦＥ１０の駆動に必要なサンプルホールド信号（ＳＰＬ）とマスタクロック（ｍｃｌｋ）はＴＧ２で生成され、ＡＦＥ１０内の各回路に入力される。
【００２６】
ここで、ＡＦＥ１０で行われる処理は、アナログ／デジタル変換回路１４まではサンプルホールド信号に同期して行われるが、それ以後のマルチプレクサ回路（マルチプレクス部）１５でのデータ変換や、画像データの出力はマスタクロックに同期して行われる。そのため、ＡＦＥ１０内での信号処理を適切に行うために、サンプルホールド信号とマスタクロックには、ＡＦＥ１０の入力において満たさなければならないタイミング規格が存在する。
【００２７】
近年、スキャナの生産性アップのため、ＣＣＤ１の高速駆動化が進んでいる。ＣＣＤ１の高速駆動時は、画素周期が短くなり、画像信号領域も狭くなることから、ＣＣＤ１の駆動信号間に規定されている種々のタイミング規格や、画像信号をサンプリングし、一定期間保持するサンプルホールド期間を満足することが困難になってきている。
【００２８】
そこで、例えば図９に示すように、ＣＣＤ１の出力タイミングを決定する信号（φ２Ｌ，ＲＳ）とサンプルホールド信号（ＳＰＬ）を同一のＣＣＤドライバ４′を介して供給することにより、信号間の遅延差を抑制し、ＣＣＤ１から出力される画像信号（ＣＣＤ＿ｏｕｔ）とＳＰＬのタイミング管理を行い易くすることにより、高速駆動時でもサンプルホールド期間を確保し易くすることができる技術が考案されている。
図９は、従来のＳＢＵの構成の第２例を示す回路図であり、図８と同じ部分には同一符号を付している。
図１０は、図９のサンプルホールド信号（ＳＰＬ）とマスタクロック（ｍｃｌｋ）のタイミング規格を説明するためのタイミング図である。
【００２９】
これにより、サンプルホールド期間は確保し易くできるが、サンプルホールド信号（ＳＰＬ）をＣＣＤドライバ４′を介してＡＦＥ１０に供給することにより、サンプルホールド信号（ＳＰＬ）とマスタクロック（ｍｃｌｋ）とのタイミング関係が不定となる。
ＡＦＥ１０内で適切に信号処理を行うために、ＳＰＬとｍｃｌｋには図１０に示すようなＡＦＥ１０の入力でのタイミング規格が存在する。ｍｃｌｋ↑−ＳＰＬ↓（ｔ１）、ＳＰＬ↓−ｍｃｌｋ↑（ｔ２）には確保しなければならない最小値が規定されており、サンプルホールド期間を確保し、尚且つｔ１，ｔ２も満足させなければならない。そのため、ＳＰＬとｍｃｌｋの信号間のタイミング管理も重要である。
【００３０】
図１１，図１２は、図９に示した従来の駆動構成でＳＰＬとｍｃｌｋのタイミング関係が不定となったときの問題点を説明するためのタイミング図である。
図１１はＳＰＬの位相が早くなる（ｍｃｌｋの位相が遅れる）場合を、図１２はＳＰＬの位相が遅れる（ｍｃｌｋの位相が早くなる）場合をそれぞれ示している。そして、図１１，図１２の（ａ）はＳＰＬとｍｃｌｋの最適なタイミング関係を示している。図１１の（ｂ）はｔ１が規定されている最小値の場合を、（ｃ）はｔ１が満足されない場合をそれぞれ示している。図１２の（ｂ）は期間ｔ２が規定されている最小値の場合を、（ｃ）はｔ２が満足されない場合をそれぞれ示している。
【００３１】
ＳＰＬとｍｃｌｋとのタイミング関係が不定となると、図１１，図１２の（ｃ）に示したように、２信号間のタイミング規格を満足できなくなる可能性がある。その場合、ＡＦＥ１０での信号処理の際、ＳＰＬに同期して行われるＡ／Ｄ変換された画像データと、その後段でｍｃｌｋに同期して動作する画像データ出力部（マルチプレクサ回路１５）での画像データの同期がとれなくなるという問題が発生する。なお、図１３，図１４に示すようなＴＧ内蔵型ＡＦＥにおいても同様の問題が発生するが、その問題については後で補足説明する。
そこで、上述した問題を解消するため、この発明の各実施形態を以下に示す。
【００３２】
〔第１実施形態〕
まず、この発明の第１実施形態について、図１，図２を参照して具体的に説明する。
図１は、この発明の第１実施形態であるＳＢＵの構成例を示す回路図であり、図８，図９と同じ部分には同一符号を付している。
図２は、図１のサンプルホールド信号（ＳＰＬ）とマスタクロック（ｍｃｌｋ＿ｓｐｌ）のタイミング規格を説明するためのタイミング図である。図中、実線はＡＦＥ１０に入力されるＳＰＬを、破線はＴＧ２から出力されるＳＰＬをそれぞれ示している。
【００３３】
ＡＦＥ１０内で適切に信号処理を行うため、ＳＰＬとｍｃｌｋには、図１０に示したようにＡＦＥ１０の入力でのタイミング規格が存在するが、図１１，図１２に示したようにタイミング関係が不定となると、ｔ１，ｔ２のタイミング規格を満足できなくなる。
そこで、信号生成手段を構成するＴＧ２′が、図示しない遅延回路やラッチ回路を含む複数の回路を用いることにより、サンプルホールドの実効タイミングを決定する信号であるＳＰＬと、デジタル画像データの出力タイミングを決定する信号であるｍｃｌｋとを同位相に制御する。つまり、図１に示すように、ＴＧ２′でのｍｃｌｋの位相設定をＳＰＬと同一の設定の信号ｍｃｌｋ＿ｓｐｌとする。その機能が、位相制御手段としての機能である。
【００３４】
これにより、ＳＰＬは、ＣＣＤドライバ４′で論理が反転し、ＣＣＤドライバ４′を入出力することにより、ｍｃｌｋ＿ｓｐｌに対し、ＣＣＤドライバ４′による遅延（Ｔ＿ｄｅｌａｙ）分だけ必ず遅れてＡＦＥ１０に入力され、そのＳＰＬおよびｍｃｌｋ＿ｓｐｌがそれぞれサンプルホールド回路１２，マルチプレクサ回路１５に入力されるため、図２に示すように自動的にｔ１，ｔ２の規格を満足させることができ、アナログ／デジタル変換回路１４（Ａ／Ｄ変換部）とマルチプレクサ回路１５（画像データ出力部）で画像データの同期をとることができる。
【００３５】
〔第２実施形態〕
次に、この発明の第２実施形態について、図３，図４を参照して具体的に説明する。
図３は、この発明の第２実施形態であるＳＢＵの構成例を示す回路図であり、図１と同じ部分には同一符号を付している。
この第２実施形態のＳＢＵの回路は、図１に示した第１実施形態のＳＢＵの回路を改良したものである。
【００３６】
図４は、図３のサンプルホールド信号（ＳＰＬ）とマスタクロック（ＸＳＰＬ）のタイミング規格を、図１のサンプルホールド信号（ＳＰＬ）とマスタクロック（ｍｃｌｋ＿ｓｐｌ）のタイミング規格と比較して説明するためのタイミング図である。
図４の（ａ）は、図１の回路構成でのｍｃｌｋ＿ｓｐｌに対するＳＰＬのバラツキを示している。図中、実線はＡＦＥ１０に入力されるＳＰＬの最適タイミング（ｔｙｐタイミング）を、破線はそのＳＰＬのＡＦＥ１０に入力されるｍｃｌｋ＿ｓｐｌに対するバラツキをそれぞれ示している。同図の（ｂ）は、図３の回路構成でのＸＳＰＬに対するＳＰＬのバラツキを示している。図中、実線はＡＦＥ１０に入力されるＳＰＬの最適タイミング（ｔｙｐタイミング）を、破線はそのＳＰＬのＡＦＥ１０に入力されるＸＳＰＬに対するバラツキをそれぞれ示している。
【００３７】
ここで、第１実施形態（図１に示した回路構成）では、ＳＰＬとｍｃｌｋ＿ｓｐｌは、同一位相であるが、別信号であるので、ＴＧ２′の出力でのゲート間スキューが存在することから、図４の（ａ）に示すように、遅延時間のバラツキが大きくなる。
そこで、第２実施形態では、図３に示すように、ＳＰＬとｍｃｌｋをＴＧ２′の出力まで共通の信号とし（つまりＳＰＬとｍｃｌｋとを共通の信号としてＴＧ２′から出力し）、その後、その信号を２つに分岐して、一方をＳＰＬとしてφ２Ｌ，ＲＳと同一のＣＣＤドライバ４′を介してＡＦＥ１０へ入力し、もう一方をＸＳＰＬ（ｍｃｌｋに相当する）としてＡＦＥ１０へ入力する。
【００３８】
これにより、第１実施形態と同様の効果に加え、次の効果も得られる。つまり、ＴＧ２′の出力でのＳＰＬとＸＳＰＬの信号間スキューが無くなり、図４の（ｂ）に示すように、信号間の遅延バラツキを小さくすることができる。
これまでは、ＴＧとＡＦＥが別チップの構成の場合について説明したが、ＴＧ内蔵型ＡＦＥにおいても同様である。但し、例えば図１３に示すような従来のＴＧ内蔵型ＡＦＥ１００の場合、そのＡＦＥ１００の駆動に必要な信号を外部に出力せずに供給できるが、ＣＣＤ１を高速駆動させた際に、図８に示した回路と同様にサンプルホールド期間を確保できなくなる。
【００３９】
そのため、ＳＰＬを出力する端子、入力する端子をそれぞれ持たせ、例えば図１４に示すように、ＴＧ２から出力されるＳＰＬを一旦ＡＦＥ２００から出力し、φ２Ｌ，ＲＳと同一のＣＣＤドライバ４′を介してＡＦＥ２００に入力すれば、サンプルホールド期間を確保し易くできる。しかし、図９に示した回路と同様の問題が発生する。
そこで、ＴＧ内蔵型ＡＦＥでも、図１，図３によって説明したように、ＳＰＬとｍｃｌｋとを同位相にしたり、ＳＰＬとｍｃｌｋを共通の信号として出力する制御を行う。
【００４０】
〔第３実施形態〕
次に、この発明の第３実施形態について、図５を参照して具体的に説明する。
図５は、この発明の第３実施形態であるＳＢＵの構成例を示す回路図であり、図１３と同じ部分には同一符号を付している。
この第３実施形態であるＳＢＵにおいても、ＳＰＬとｍｃｌｋのタイミングについては、図１によって説明した第１実施形態（ＴＧとＡＦＥが別チップの場合）と同様に、ＴＧ内蔵型ＡＦＥ３００のＴＧ２′でのｍｃｌｋの位相設定をＳＰＬと同一のｍｃｌｋ＿ｓｐｌとする。
【００４１】
これにより、ＳＰＬは、ＣＣＤドライバ４′で論理が反転し、ＣＣＤドライバ４′を入出力することにより、ＣＣＤドライバ４′による遅延（Ｔ＿ｄｅｌａｙ）分だけ必ず遅れてＴＧ内蔵型ＡＦＥ３００に入力されるため、図２に示したように自動的にｔ１，ｔ２の規格を満足させることができ、アナログ／デジタル変換回路１４とマルチプレクサ回路１５で画像データの同期をとることができる。
【００４２】
〔第４実施形態〕
次に、この発明の第４実施形態について、図６を参照して具体的に説明する。
図６は、この発明の第４実施形態であるＳＢＵの構成例を示す回路図であり、図１４と同じ部分には同一符号を付している。
この第４実施形態であるＳＢＵにおいても、図３によって説明した第２実施形態（ＴＧとＡＦＥが別チップの場合）と同様に、ＳＰＬとｍｃｌｋをＴＧ２′の出力まで共通の信号とし、その後、その信号を２つに分岐して、一方をＳＰＬとしてφ２Ｌ，ＲＳと同一のＣＣＤドライバ４′を介してＴＧ内蔵型ＡＦＥ４００へ入力し、もう一方をＸＳＰＬ（ｍｃｌｋに相当する）とする。
【００４３】
これにより、第３実施形態と同様の効果に加え、次の効果も得られる。つまり、ＴＧ２′の出力でのＳＰＬとＸＳＰＬの信号間スキューが無くなり、図４の（ｂ）に示したように、信号間の遅延バラツキを小さくすることができる。
図７は、図６のＴＧ内蔵型ＡＦＥ４００の構成例を示す回路図である。
ＴＧ内蔵型ＡＦＥ４００では、ＳＰＬを出力する出力端子４０１と、そこから出力されたＳＰＬを入力する入力端子４０２を持たせることにより、φ２Ｌ，ＲＳとＳＰＬを同一のＣＣＤドライバ４′を介して供給し、信号間の遅延差のバラツキを抑制し、サンプルホールド期間を確保し易くすることができる。
【００４４】
ここで、ＳＰＬの出力端子４０１と入力端子４０２のピン配置が離れている場合、配線長が長くなり、回路基盤のレイアウトを難しくする。特に、サンプルホールド信号を、φ２Ｌ，ＲＳと同一のＣＣＤドライバ４′を介して供給する必要がないような低速駆動をさせる際に、ピン配置を隣り合わせにすることにより、ピン配置が遠いときに比べ、回路基盤上の配線を最低限に短くすることができ、回路規模を小さくすることができので、基盤のレイアウトを行いやすくすることができる。
なお、図５に示したＴＧ内蔵型ＡＦＥ３００でも、同様な入出力端子を設けることができる。
【００４５】
以上、この発明をＣＣＤによって原稿の画像を読み取るスキャナに搭載可能なＳＢＵに適用した実施形態ついて説明したが、この発明はこれに限らず、他のイメージセンサによって原稿の画像を読み取るスキャナに搭載可能なＳＢＵには勿論、それらのイメージセンサによって原稿の画像を読み取る他の画像読取装置に搭載可能なＳＢＵ、それらのＳＢＵを搭載した画像読取装置、その画像読取装置を搭載したデジタル複写機，ファクシミリ装置，プリンタ等の各種画像形成装置にもそれぞれ適用可能である。画像形成装置本体は、画像読取装置からの画像データを可視画像として印刷媒体に印刷することができる。
【産業上の利用可能性】
【００４６】
以上の説明から明らかなように、この発明によれば、サンプルホールド信号とマスタクロックとのタイミング規格を満足し、Ａ／Ｄ変換手段と画像データ出力手段とで画像データの同期をとることができる。したがって、常に最適な駆動信号の生成が可能な駆動信号制御装置，センサ制御装置，アナログ信号処理装置，画像読取装置，および画像形成装置を提供することができる。
【符号の説明】
【００４７】
１：ＣＣＤ    ２，２′：タイミングジェネレータ（ＴＧ）
３，４，４′：ＣＣＤドライバ    ５：バッファ回路    ６：コンデンサ
１０，１００〜４００：アナログ信号処理部（ＡＦＥ）
１１：クランプ回路    １２：サンプルホールド回路    １３：増幅回路
１４：アナログ／デジタル変換回路    １５：マルチプレクサ回路
４０１：出力端子    ４０２：入力端子
【先行技術文献】
【特許文献】
【００４８】
【特許文献１】特開平１１−１７７７８３号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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