(57)【要約】【課題】チップ間の特性ばらつきを抑え、消費電力を低減することが可能な小型の対数増幅回路を提供する。【解決手段】  増幅器３０と、  可変利得増幅回路の入力端子ＶＩ（Ｎ）と増幅器３０の入力端子ＡＭＰ＿ＩＮ（Ｎ）との間に接続された入力容量３Ｎと、入力端子ＡＭＰ＿ＩＮ（Ｎ）と増幅器３０の出力端子ＶＯ（Ｎ）との間に接続された帰還容量２Ｎとを備え、入力容量３Ｎ及び帰還容量２Ｎは、入力端子ＡＭＰ＿ＩＮ（Ｎ）と入力端子ＶＩ（Ｎ）との間に接続された第一の容量（容量７３ａ）と、入力端子ＡＭＰ＿ＩＮ（Ｎ）と出力端子ＶＯ（Ｎ）との間に第一の容量に対して並列に接続された第二の容量（７２ａ）と、入力端子ＶＩ（Ｎ）及び出力端子ＶＯ（Ｎ）の各々と前記第二の容量との間に設けられ、前記第二の容量と入力端子ＶＩ（Ｎ）とを接続した状態及び前記第二の容量と出力端子ＶＯ（Ｎ）とを接続した状態を切り替えるスイッチ（Ｓ１）とを含む容量可変用ブロック７０ａを少なくとも１つ有するラダー容量で構成されている。【選択図】図２
2011124648.tif 000002
【特許請求の範囲】
【請求項１】
信号を可変利得により増幅する可変利得増幅回路であって、
増幅器と、
前記可変利得増幅回路の入力端子と前記増幅器の入力端子との間に接続された可変の入力容量と、
前記増幅器の入力端子と前記増幅器の出力端子との間に接続された可変の帰還容量とを備え、
前記入力容量及び前記帰還容量は、前記増幅器の入力端子と前記可変利得増幅回路の入力端子との間に接続された第一の容量と、前記増幅器の入力端子と前記増幅器の出力端子との間に前記第一の容量に対して並列に接続された第二の容量と、前記可変利得増幅回路の入力端子及び前記増幅器の出力端子の各々と前記第二の容量との間に設けられ、前記第二の容量と前記可変利得増幅回路の入力端子とを接続した状態及び前記第二の容量と前記増幅器の出力端子とを接続した状態を切り替えるスイッチとを含む容量可変用ブロックを少なくとも１つ有するラダー容量で構成されている可変利得増幅回路。
【請求項２】
請求項１記載の可変利得増幅回路であって、
前記ラダー容量が、前記第一の容量と前記増幅器の入力端子との間に前記第一の容量に直列に接続された第三の容量と、前記第三の容量の前記増幅器の入力端子側の端子と前記可変利得増幅回路の入力端子との間に前記スイッチと並列に接続された第四の容量とを含む利得可変範囲の上位ビットを固定するための上位ビット固定用ブロックを備える可変利得増幅回路。
【請求項３】
請求項１記載の可変利得増幅回路であって、
前記ラダー容量が前記容量可変用ブロックを複数個直列に接続した構成であり、
前記増幅器の入力端子と前記増幅器の出力端子との間に接続された第三の容量を備える可変利得増幅回路。
【請求項４】
請求項２記載の可変利得増幅回路であって、
前記ラダー容量が前記上位ビット固定用ブロックと前記容量可変用ブロックを併せて複数個直列に接続した構成であり、
前記増幅器の入力端子と前記増幅器の出力端子との間に接続された第三の容量を備える可変利得増幅回路。
【請求項５】
請求項１〜４のいずれか１項記載の可変利得増幅回路であって、
前記ラダー容量を２つ有し、
一方の前記ラダー容量の前記入力容量は、前記可変利得増幅回路の第一の入力端子と前記増幅器の反転入力端子との間に接続され、
一方の前記ラダー容量の前記帰還容量は、前記増幅器の反転入力端子と前記増幅器の反転出力端子との間に接続され、
他方の前記ラダー容量の前記入力容量は、前記可変利得増幅回路の第二の入力端子と前記増幅器の非反転入力端子との間に接続され、
他方の前記ラダー容量の前記帰還容量は、前記増幅器の非反転入力端子と前記増幅器の非反転出力端子との間に接続されている可変利得増幅回路。
【請求項６】
固体撮像素子と、
前記固体撮像素子から出力される撮像信号を可変利得で増幅する請求項１〜５のいずれか１項記載の可変利得増幅回路と、
前記可変利得増幅回路から出力される撮像信号をデジタル信号に変換するＡＤ変換部と、
前記ＡＤ変換部から出力されるデジタル信号に信号処理を施して画像データを生成する信号処理部とを備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得増幅回路及びこれを備える撮像装置に関する。
【背景技術】
【０００２】
デジタルカメラ等の撮像装置には、固体撮像素子と、固体撮像素子から出力されるアナログ信号を処理するアナログ信号処理回路と、アナログ処理後の信号をデジタル信号に変換するＡＤ変換部と、ＡＤ変換後のデジタル信号にデジタル信号処理を施して画像データを生成するデジタル信号処理部とが含まれる。
【０００３】
アナログ信号処理回路には、アナログ信号に相関二重サンプリング処理を施すＣＤＳ回路と、ＣＤＳ処理後の信号を可変利得で増幅する可変利得増幅回路とが含まれる。
【０００４】
この可変利得増幅回路では、トランスコンダクタンスアンプ（ｇｍアンプ）を用いた電流増幅型の擬似対数増幅回路が知られている。ｇｍアンプ型の擬似対数増幅回路は、電流出力であるため、電圧に変換する際に抵抗を設けると、その抵抗の製造バラつきがチップ間の特性ばらつきとして現れてしまうという問題がある。
【０００５】
特許文献１には、ＤＣカット用容量と容量ラダーとこの容量ラダーを切り替えるＭＯＳスイッチとを備え、ＤＣカット用容量と容量ラダーとの比により利得を可変にした可変利得増幅回路が開示されている。しかし、この回路では、対数増幅回路として用いる場合に、２のｎ乗の分解能で利得を可変させるには、ＤＣカット用容量、容量ラダー、及びＭＯＳスイッチの組み合わせが２のｎ乗個必要となる。このため、回路規模が大きくなってしまい、対数増幅回路には不向きである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−６０８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情に鑑みてなされたものであり、チップ間の特性ばらつきを抑え、消費電力を低減することが可能な小型の対数増幅回路と、これを備える撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の可変利得増幅回路は、信号を可変利得により増幅する可変利得増幅回路であって、増幅器と、前記可変利得増幅回路の入力端子と前記増幅器の入力端子との間に接続された可変の入力容量と、前記増幅器の入力端子と前記増幅器の出力端子との間に接続された可変の帰還容量とを備え、前記入力容量及び前記帰還容量は、前記増幅器の入力端子と前記可変利得増幅回路の入力端子との間に接続された第一の容量と、前記増幅器の入力端子と前記増幅器の出力端子との間に前記第一の容量に対して並列に接続された第二の容量と、前記可変利得増幅回路の入力端子及び前記増幅器の出力端子の各々と前記第二の容量との間に設けられ、前記第二の容量と前記可変利得増幅回路の入力端子とを接続した状態及び前記第二の容量と前記増幅器の出力端子とを接続した状態を切り替えるスイッチとを含む容量可変用ブロックを少なくとも１つ有するラダー容量で構成されている。
【０００９】
この構成により、ｎビット（２のｎ乗（ｎは容量可変用ブロックの数））の分解能で利得を可変させることができる。容量可変用ブロックの数がｎ個ですむため、小型化、低消費電力化、低ノイズ化が可能となる。
【００１０】
本発明の撮像装置は、固体撮像素子と、前記固体撮像素子から出力される撮像信号を可変利得で増幅する前記可変利得増幅回路と、前記可変利得増幅回路から出力される撮像信号をデジタル信号に変換するＡＤ変換部と、前記ＡＤ変換部から出力されるデジタル信号に信号処理を施して画像データを生成する信号処理部とを備える。
【発明の効果】
【００１１】
本発明によれば、チップ間の特性ばらつきを抑え、消費電力を低減することが可能な小型の対数増幅回路と、これを備える撮像装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態を説明するための対数増幅回路の概略構成を示す図
【図２】図１に示した対数増幅回路におけるラダー容量７Ｎの詳細構成を示した図
【図３】図１に示した対数増幅回路の利得特性を示した図
【図４】図１に示した対数増幅回路におけるラダー容量７Ｎの変形例を示した図
【図５】図１に示した対数増幅回路において上位ビット固定用ブロックを設けた場合の利得特性を示す図
【図６】図１に示した対数増幅回路の変形例を示した図
【図７】図６に示したオフセット制御部の内部構成を示す図
【図８】図６に示したオフセット制御部の別の構成例を示した図
【図９】本発明の一実施形態を説明するための撮像装置の概略構成を示す図
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。
【００１４】
図１は、本発明の一実施形態を説明するための対数増幅回路の概略構成を示す図である。図１に示す対数増幅回路は、差動増幅器３０と、ラダー容量７Ｐ，７Ｎと、スイッチ４Ｐ，４Ｎ，６Ｐ，６Ｎ，３１と、対数増幅回路入力端子ＶＩ（Ｐ），ＶＩ（Ｎ）と、差動増幅器３０の出力端子ＶＯ（Ｐ），ＶＯ（Ｎ）とを備える。
【００１５】
差動増幅器３０は、非反転入力端子ＡＭＰ＿ＩＮ（Ｐ）と反転入力端子ＡＭＰ＿ＩＮ（Ｎ）の２入力となっており、非反転入力端子ＡＭＰ＿ＩＮ（Ｐ）に入力された信号は非反転出力端子ＶＯ（Ｐ）から出力され、反転入力端子ＡＭＰ＿ＩＮ（Ｎ）に入力された信号は反転出力端子ＶＯ（Ｎ）から出力される。非反転入力端子ＡＭＰ＿ＩＮ（Ｐ）には入力端子ＶＩ（Ｐ）が接続され、反転入力端子ＡＭＰ＿ＩＮ（Ｎ）には入力端子ＶＩ（Ｎ）が接続されている。
【００１６】
ラダー容量７Ｐは、帰還容量２Ｐと入力容量３Ｐを含む。帰還容量２Ｐは、容量値Ｃｆの可変容量であり、非反転入力端子ＡＭＰ＿ＩＮ（Ｐ）と出力端子ＶＯ（Ｐ）との間に接続されている。入力容量３Ｐは、容量値Ｃｓの可変容量であり、非反転入力端子ＡＭＰ＿ＩＮ（Ｐ）と入力端子ＶＩ（Ｐ）との間に接続されている。
【００１７】
ラダー容量７Ｎは、帰還容量２Ｎと入力容量３Ｎを含む。帰還容量２Ｎは、容量値Ｃｆの可変容量であり、反転入力端子ＡＭＰ＿ＩＮ（Ｎ）と出力端子ＶＯ（Ｎ）との間に接続されている。入力容量３Ｎは、容量値Ｃｓの可変容量であり、反転入力端子ＡＭＰ＿ＩＮ（Ｎ）と入力端子ＶＩ（Ｎ）との間に接続されている。
【００１８】
スイッチ６Ｐは、帰還容量２Ｐの両端に接続されており、帰還容量２Ｐの両端を短絡することで、帰還容量２Ｐをリセットする。スイッチ６Ｎは、帰還容量２Ｎの両端に接続されており、帰還容量２Ｎの両端を短絡することで、帰還容量２Ｎをリセットする。スイッチ３１は、入力容量３Ｐの入力端子ＣＩＮ（Ｐ）と入力容量３Ｎの入力端子ＣＩＮ（Ｎ）との間に接続され、入力容量３Ｐと入力容量３Ｎを短絡することにより、入力容量３Ｐ，３Ｎをリセットする。
【００１９】
スイッチ４Ｐは、入力端子ＶＩ（Ｐ）と入力容量３Ｐの入力端子ＣＩＮ（Ｐ）との間に接続されており、帰還容量２Ｐ，２Ｎ、入力容量３Ｐ，３Ｎのリセット時にはオフし、信号増幅時にのみオンする。スイッチ４Ｎは、入力端子ＶＩ（Ｎ）と入力容量３Ｎの入力端子ＣＩＮ（Ｎ）との間に接続されており、帰還容量２Ｐ，２Ｎ、入力容量３Ｐ，３Ｎのリセット時にはオフし、信号増幅時にのみオンする。
【００２０】
図２は、図１に示した対数増幅回路におけるラダー容量７Ｎの詳細構成を示した図である。ラダー容量７Ｐについては、図２に示した“（Ｎ）”の文字を“（Ｐ）”に変更しただけであるため、説明を省略する。
【００２１】
ラダー容量７Ｎは、帰還容量２Ｎ及び入力容量３Ｎの容量値を変更するためのブロックである６つの容量可変用ブロック７０ａ〜７０ｆと、容量７１とを備える。
【００２２】
各ブロック７０ａ〜７０ｆは、反転入力端子ＡＭＰ＿ＩＮ（Ｎ）と入力端子ＶＩ（Ｎ）との間に接続された第一の容量（７３ａ〜７３ｆ）と、反転入力端子ＡＭＰ＿ＩＮ（Ｎ）と出力端子ＶＯ（Ｎ）との間に前記第一の容量に対して並列に接続された第二の容量（７２ａ〜７２ｆ）と、入力端子ＶＩ（Ｎ）及び出力端子ＶＯ（Ｎ）の各々と前記第二の容量との間に設けられ、前記第二の容量と入力端子ＶＩ（Ｎ）とを接続した状態及び前記第二の容量と出力端子ＶＯ（Ｎ）とを接続した状態を切り替えるスイッチ（Ｓ１〜Ｓ６）とを含む。
【００２３】
以下では、回路構成をより具体的に説明する。
【００２４】
反転入力端子ＡＭＰ＿ＩＮ（Ｎ）と端子ＶＩ（Ｎ）の間には、容量７３ａ〜７３ｆが、この順に、反転入力端子ＡＭＰ＿ＩＮ（Ｎ）側から直列に接続されている。容量７３ａの反転入力端子ＡＭＰ＿ＩＮ（Ｎ）側の端子と、入力端子ＶＩ（Ｎ）との間に容量７２ａが設けられ、この容量７２ａと入力端子ＶＩ（Ｎ）及び出力端子ＶＯ（Ｎ）との間にスイッチＳ１が設けられている。
【００２５】
容量７３ａと容量７３ｂの間には容量７２ｂの一端が接続されている。この容量７２ｂの他端と入力端子ＶＩ（Ｎ）及び出力端子ＶＯ（Ｎ）との間にスイッチＳ２が設けられている。
【００２６】
容量７３ｂと容量７３ｃの間には容量７２ｃの一端が接続されている。この容量７２ｃの他端と入力端子ＶＩ（Ｎ）及び出力端子ＶＯ（Ｎ）との間にスイッチＳ３が設けられている。
【００２７】
容量７３ｃと容量７３ｄの間には容量７２ｄの一端が接続されている。この容量７２ｄの他端と入力端子ＶＩ（Ｎ）及び出力端子ＶＯ（Ｎ）との間にスイッチＳ４が設けられている。
【００２８】
容量７３ｄと容量７３ｅの間には容量７２ｅの一端が接続されている。この容量７２ｅの他端と入力端子ＶＩ（Ｎ）及び出力端子ＶＯ（Ｎ）との間にスイッチＳ５が設けられている。
【００２９】
容量７３ｅと容量７３ｆの間には容量７２ｆの一端が接続されている。この容量７２ｆの他端と入力端子ＶＩ（Ｎ）及び出力端子ＶＯ（Ｎ）との間にスイッチＳ６が設けられている。
【００３０】
このように、６つの容量可変用ブロック７０ａ〜７０ｆは、出力端子ＶＯ（Ｎ）と入力端子ＶＩ（Ｎ）との間に、出力端子ＶＯ（Ｎ）側からブロック７０ａ、ブロック７０ｂ、ブロック７０ｃ、ブロック７０ｄ、ブロック７０ｅ、ブロック７０ｆの順番に直列に接続された構成となっている。
【００３１】
容量７１は、対数増幅回路で設定可能な最大の利得を調整するための容量である。容量７１は、出力端子ＶＯ（Ｎ）と反転入力端子ＡＭＰ＿ＩＮ（Ｎ）との間に接続されており、帰還容量２Ｎの一部となる。
【００３２】
図２の例では、容量７１を介して、出力端子ＶＯ（Ｎ）と反転入力端子ＡＭＰ＿ＩＮ（Ｎ）が常に接続された状態となるため、各ブロック７０ａ〜７０ｆの寄生容量を揃えることができる。この結果、精度の高い利得可変が可能となる。
【００３３】
図１に示した対数増幅回路では、出力端子ＶＯ（Ｐ）の電圧から出力端子ＶＯ（Ｎ）の電圧を減算した値であるΔＶｏｕｔと、入力端子ＶＩ（Ｐ）の電圧から入力端子ＶＩ（Ｎ）の電圧を減算した値であるΔＶｉｎとの比（ΔＶｏｕｔ／ΔＶｉｎ）を、容量値Ｃｆと容量値Ｃｓの比（Ｃｓ／Ｃｆ）で表すことができる。図２に示したラダー容量では、（Ｃｓ／Ｃｆ）を下記式（１）で表すことができる。このため、スイッチＳ１〜Ｓ６のオンオフの組み合わせにより、２の６乗＝６４段階で、（Ｃｓ／Ｃｆ）を変更して、２の６乗の分解能で対数増幅回路の利得を変更することができる。
【００３４】
【数１】
2011124648.tif 000003
【００３５】
式（１）において、“Ｎ”は容量可変用ブロックの個数であり、図２の例ではＮ＝６である。“ｂｎ”は、スイッチＳｎの接続先によって決まる値である。スイッチＳｎ（ｎ＝１〜Ｎ）が出力端子ＶＯ（Ｎ），ＶＯ（Ｐ）側に接続したときにｂｎ＝１となり、スイッチＳｎ（ｎ＝１〜Ｎ）がＶＩ（Ｎ），ＶＩ（Ｐ）側に接続したときにｂｎ＝０となる。
【００３６】
なお、図２に示したラダー容量において設ける容量可変用ブロックの数は、少なくとも１つとすればよい。容量可変用ブロックの数を増やすことで、分解能をあげることができる。容量可変用ブロックを６個にしたとき（分解能：６ｂｉｔ）と、８個にしたとき（分解能：８ｂｉｔ）の利得特性を図３に示す。図３において横軸は、（Ｃｓ／Ｃｆ）を変更するステップ数に相当し、容量可変用ブロックが６個のときは１〜６４、容量可変用ブロックが８個のときは１〜２５６のステップで利得を可変できる。図３において縦軸は対数増幅回路の利得を示している。
【００３７】
図３に示すように、所定のＩｎｐｕｔ  ｃｏｄｅまでは利得は直線性を保つが、それ以降は直線性が保たれない。そこで、以下に示す対数増幅回路の構成例では、容量可変用ブロックを更に追加することで、全てのスイッチパターンで対数増幅回路の利得の直線性を維持することを可能にしている。
【００３８】
図４は、図１に示した対数増幅回路におけるラダー容量７Ｎの変形例を示した図である。図４に示したラダー容量７Ｎ’は、図２に示したラダー容量７Ｎに、容量可変用ブロック７０ｇ，７０ｈを追加した構成となっている。
【００３９】
容量可変用ブロック７０ｇは、容量７２ｇと、容量７３ｇと、スイッチＳ７とを備える。容量可変用ブロック７０ｈは、容量７２ｈと、容量７３ｈと、スイッチＳ８とを備える。
【００４０】
容量７３ｇと容量７３ｈは、反転入力端子ＡＭＰ＿ＩＮ（Ｎ）と容量７３ａとの間に、この順番で直列に接続されている。
【００４１】
容量７３ｇと容量７３ｈの間には容量７２ｈの一端が接続されている。この容量７２ｈの他端と入力端子ＶＩ（Ｎ）及び出力端子ＶＯ（Ｎ）との間にスイッチＳ８が設けられている。
【００４２】
容量７３ｇの反転入力端子ＡＭＰ＿ＩＮ（Ｎ）側の端子には、容量７２ｇの一端が接続され、容量７２ｇの他端にはスイッチＳ７が接続されている。スイッチＳ７は、出力端子ＶＯ（Ｎ）及び入力端子ＶＩ（Ｎ）に接続されている。
【００４３】
容量可変用ブロック７０ｇ，７０ｈは、他の容量可変用ブロックとは異なり、スイッチＳ７，Ｓ８が常に入力端子ＶＩ（Ｎ）側に接続される。つまり、このラダー容量７Ｎ’では、容量可変用ブロック７０ｇ，７０ｈのスイッチを固定することで、対数増幅回路の分解能（図４の例では可変容量ブロックの数が８であるため、８ｂｉｔ）のうちの上位２ｂｉｔを固定するようにしている。言い換えると、容量可変用ブロック７０ｇ，７０ｈを、利得可変範囲の上位ビットを固定するための上位ビット固定用ブロックとして機能させている。
【００４４】
なお、容量可変用ブロック７０ｇ，７０ｈのスイッチＳ７，Ｓ８は省略してもよい。この場合は、容量７２ｇ，７２ｈを入力端子ＶＩ（Ｎ）に直接接続すればよい。
【００４５】
図４に示したラダー容量を用いた対数増幅回路では、（Ｃｓ／Ｃｆ）を下記式（２）で表すことができる。このため、スイッチＳ１〜Ｓ６のオンオフの組み合わせにより、２の６乗＝６４段階で、（Ｃｓ／Ｃｆ）を変更して、２の６乗の分解能で対数増幅回路の利得を変更することができる。
【００４６】
【数２】
2011124648.tif 000004
【００４７】
式（２）において、“Ｎ”はスイッチを固定していない容量可変用ブロックの個数であり、図４の例ではＮ＝６である。“ｍ”は、上位ビット固定用ブロックの数であり、図４の例ではｍ＝２である。“ｂｎ＋ｍ”は、スイッチＳｎの接続先によって決まる値である。スイッチＳｎ（ｎ＝１〜Ｎ）が出力端子ＶＯ（Ｎ），ＶＯ（Ｐ）側に接続したときにｂｎ＋ｍ＝１となり、スイッチＳｎ（ｎ＝１〜Ｎ）が入力端子ＶＩ（Ｎ），ＶＩ（Ｐ）側に接続したときにｂｎ＋ｍ＝０となる。
【００４８】
図５は、上位ビット固定用ブロックを設けた場合の対数増幅回路の利得特性を示す図である。図５において、“６ｂｉｔ”で示した特性は、図２に示したラダー容量においてブロック７０ａ，７０ｂのスイッチＳ１，Ｓ２を入力端子ＶＩ（Ｎ）側に固定したとき（つまり、ブロック７０ａ，７０ｂを上位ビット固定用ブロックとしたとき）の特性を示している。図５において、“８ｂｉｔ”で示した特性は、図４に示したラダー容量を用いたときの特性を示している。
【００４９】
図５に示したように、利得可変範囲の上位２ビットを固定することで、全てのスイッチパターンにおいて、利得特性をリニアにすることができ、撮像装置に適した利得制御が可能となる。
【００５０】
次に、図１に示した対数増幅回路の動作を説明する。まず、スイッチ４Ｐ，４Ｎをオフにし、続いてスイッチ３１，６Ｐ，６Ｎをオンにする。これにより、入力容量３Ｎ，３Ｐ、帰還容量２Ｎ，２Ｐをリセットする。リセットが完了すると、スイッチ３１，６Ｐ，６Ｎをオフにし、所望の利得となるようにスイッチＳ１〜Ｓ６を制御する。スイッチＳ１〜Ｓ６を所定の位置に接続させた後は、スイッチ４Ｐ，４Ｎをオンにする。これにより、入力信号が増幅されて出力される。
【００５１】
以上のように、この対数増幅回路によれば、容量可変用ブロックをｎ個設けるだけで、ｎビット（２のｎ乗（ｎは容量可変用ブロックの数））の分解能で利得を可変させることができる。容量可変用ブロックは、２つの容量とスイッチのみで構成されるため、ラダー抵抗を用いる場合と比較して、小型化、低消費電力化、低ノイズ化が可能となる。
【００５２】
また、この対数増幅回路によれば、回路内に絶対値が特性に影響する素子がないため、チップ間の特性ばらつきを小さくすることができる。また、この対数増幅回路によれば、ラダー容量以外には増幅器が１つですむため、対数増幅回路としては非常にシンプルな回路構成とすることができる。また、この対数増幅回路によれば、差動増幅器３０を用い、ラダー容量７Ｎとラダー容量７Ｐの２系統を設けているため、差動入出力のペア性を確保して同相信号除去比を高く維持することができる。
【００５３】
また、この対数増幅回路によれば、容量可変用ブロックの一部を上位ビット固定用ブロックとすることで、利得特性をリニアにすることができ、撮像装置に適した利得制御が可能となる。
【００５４】
以下では、図１に示した対数増幅回路の変形例を説明する。
【００５５】
図６は、図１に示した対数増幅回路の変形例を示した図である。図６に示した対数増幅回路は、容量６１，６２，６６、バッファ６４、スイッチ６３，６５Ｐ，６５Ｎ、オフセット制御部３４、端子６７，６８を追加した以外は、図１と同じである。特徴的なのは、オフセット制御部３４によって、差動増幅器３０の入力ＤＣオフセットをキャンセルする点である。
【００５６】
図７は、図６に示したオフセット制御部３４の内部構成を示す図である。オフセット制御部３４は、トランスコンダクタンス（ｇｍ）アンプ３４１と、トランジスタ３４２と、端子３４３とを備える。このオフセット制御部３４は、対数増幅回路の動作中にキャリブレーション期間を設け、この期間中に、端子６７の電位ＡＣＬＰを制御することで、オフセット調整を行う。
【００５７】
オフセット制御部３４は、差動増幅器３０から出力される２つの信号の電位差をｇｍアンプ３４１で増幅して電流出力する。トランジスタ３４２のゲートには端子３４３からパルスｐＯＦＳＦを供給する。対数増幅回路の入力ＤＣオフセットをΔＶＯＦＳとし、端子６７の電位ＡＣＬＰの変化量をΔＶａｃｌｐとすると、ΔＶａｃｌｐは以下の式により求まる。
【００５８】
ΔＶａｃｌｐ＝｛ΔＶＯＦＳ×（対数増幅回路の増幅利得）×（ｇｍアンプのトランスコンダクタンスｇｍ）×（パルスｐＯＦＳＦのパルス幅）｝／ＣＡＰ
【００５９】
したがって、ΔＶＯＦＳがゼロに近づくように、上記式のｇｍやパルス幅を調整することで、オフセット調整を行うことができる。ΔＶａｃｌｐをμＶオーダーに設定し、キャリブレーション期間中に複数回のオフセット調整動作を行うことで、低オフセットの対数増幅回路を実現することができる。
【００６０】
図８は、図６に示したオフセット制御部３４の別の構成例を示した図である。図８に示すオフセット制御部３４は、オフセット制御部３４ａと、図７に示したオフセット制御部３４と同じ構成であるオフセット制御部３４ｂとを備える。
【００６１】
オフセット制御部３４ａは、比較器３４３と、インバータ３４４，３４５，３４６と、ＡＮＤ回路３４７，３４８と、定電流源３５１，３５２と、スイッチ３４９，３５０とを備える。
【００６２】
比較器３４３とインバータ３４６には、パルスｐＯＦＳＦ２が供給される。定電流源３５１からは電流ＩＰが供給され、定電流源３５２からは電流ＩＮが供給される。スイッチ３４９はＡＮＤ回路３４７の出力によってオンオフされ、スイッチ３５０はＡＮＤ回路３４８の出力によってオンオフされる。
【００６３】
以上の構成により、端子６７の電位ＡＣＬＰの変化量をΔＶａｃｌｐとすると、ΔＶａｃｌｐは以下の式により求まる。
【００６４】
ΔＶａｃｌｐ＝｛ＩＰ（又はＩＮ）×（パルスｐＯＦＳＦ２のパルス幅）｝／ＣＡＰ
【００６５】
つまり、オフセット制御部３４ａでは、パルスｐＯＦＳＦ２のパルス幅を制御することで、ＤＣオフセットを高速に収束させることができる。一方、オフセット制御部３４ｂでは、オフセット制御部３４ａよりも細かい単位でＤＣオフセットを制御することができる。このため、ＤＣオフセットが大きいときは、まずオフセット制御部３４ａによってＤＣオフセットを高速に収束させ、その後、オフセット制御部３４ｂによってＤＣオフセットを微調整するといった制御を行うことで、オフセット制御部３４ｂだけを用いた場合と比較して、キャリブレーション期間を短縮することができる。
【００６６】
最後に、図１に示した対数増幅回路を搭載する撮像装置について説明する。
【００６７】
図９は、本発明の一実施形態を説明するための撮像装置の概略構成を示す図である。撮像装置としては、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等があり、ここではデジタルカメラを例にして説明する。
【００６８】
図９に示すデジタルカメラは、撮影レンズ１と、絞り２と、固体撮像素子５と、相関二重サンプリング処理部６と、図１に示した対数増幅回路７と、ＡＤ変換部８と、レンズ駆動部１３と、絞り駆動部１２と、撮像素子駆動部１０と、システム制御部１１と、操作部１４と、メインメモリ１６と、メインメモリ１６に接続されたメモリ制御部１５と、デジタル信号処理部１７と、圧縮伸張処理部１８と、着脱自在の記録媒体２１が接続される外部メモリ制御部２０と、カメラ背面等に搭載された液晶表示部２３が接続される表示制御部２２とを備える。システム制御部１１、メモリ制御部１５、デジタル信号処理部１７、圧縮伸張処理部１８、外部メモリ制御部２０、表示制御部２２は制御バス２４及びデータバス２５によって相互に接続されている。
【００６９】
システム制御部１１は、レンズ駆動部１３を制御して撮影レンズ１の位置をフォーカス位置に調整したりズーム調整を行ったりする。システム制御部１１は、絞り駆動部１２を介し絞り２の開口量を制御して露光量調整を行う。システム制御部１１は、撮像素子駆動部１０を介して固体撮像素子５を駆動し、撮影レンズ１を通して撮像した被写体像を撮像信号として出力させる。
【００７０】
相関二重サンプリング処理部６は、固体撮像素子５から出力される撮像信号に相関二重サンプリング処理を施す。対数増幅回路７は、相関二重サンプリング処理部６で処理後の信号を可変の利得で増幅する。利得はシステム制御部１１によって制御される。ＡＤ変換部８は、対数増幅回路７で増幅後の撮像信号をデジタル信号に変換する。デジタル信号処理部１７は、ＡＤ変換部８から出力された撮像信号にホワイトバランス補正、同時化処理やガンマ補正演算、ＲＧＢ／ＹＣ変換処理等を行って画像データを生成する。
【００７１】
圧縮伸張処理部１８は、デジタル信号処理部１７で生成された画像データをＪＰＥＧ形式に圧縮したり圧縮画像データを伸張したりする。ここで処理された画像データは、外部メモリ制御部２０の制御により、記録媒体２１に記録される。
【００７２】
以上のように、図１に示した対数増幅回路は、デジタルカメラ等の撮像装置に好適に用いることができる。
【００７３】
本明細書には次の事項が開示されている。
【００７４】
開示された可変利得増幅回路は、信号を可変利得により増幅する可変利得増幅回路であって、増幅器と、前記可変利得増幅回路の入力端子と前記増幅器の入力端子との間に接続された可変の入力容量と、前記増幅器の入力端子と前記増幅器の出力端子との間に接続された可変の帰還容量とを備え、前記入力容量及び前記帰還容量は、前記増幅器の入力端子と前記可変利得増幅回路の入力端子との間に接続された第一の容量と、前記増幅器の入力端子と前記増幅器の出力端子との間に前記第一の容量に対して並列に接続された第二の容量と、前記可変利得増幅回路の入力端子及び前記増幅器の出力端子の各々と前記第二の容量との間に設けられ、前記第二の容量と前記可変利得増幅回路の入力端子とを接続した状態及び前記第二の容量と前記増幅器の出力端子とを接続した状態を切り替えるスイッチとを含む容量可変用ブロックを少なくとも１つ有するラダー容量で構成されている。
【００７５】
この構成により、ｎビット（２のｎ乗（ｎは容量可変用ブロックの数））の分解能で利得を可変させることができる。容量可変用ブロックの数がｎ個ですむため、小型化、低消費電力化、低ノイズ化が可能となる。
【００７６】
開示された可変利得増幅回路は、前記ラダー容量が、前記第一の容量と前記増幅器の入力端子との間に前記第一の容量に直列に接続された第三の容量と、前記第三の容量の前記増幅器の入力端子側の端子と前記可変利得増幅回路の入力端子との間に前記スイッチと並列に接続された第四の容量とを含む利得可変範囲の上位ビットを固定するための上位ビット固定用ブロックを備える。
【００７７】
この構成により、上位ビット固定用ブロックの数をｍとし、容量可変用ブロックの数をｎとすると、（ｎ＋ｍ）ビットのうちの上位ｍビットを固定した数の分解能で利得を可変させることができる。この結果、利得の直線性を確保することができる。
【００７８】
開示された可変利得増幅回路は、前記ラダー容量が前記容量可変用ブロックを複数個直列に接続した構成であり、前記増幅器の入力端子と前記増幅器の出力端子との間に接続された第三の容量を備える。
【００７９】
この構成により、容量可変用ブロックの寄生容量が揃うため、精度の高い利得可変が可能となる。また、第三の容量により、最大利得を調整することができる。
【００８０】
開示された可変利得増幅回路は、前記ラダー容量が前記上位ビット固定用ブロックと前記容量可変用ブロックを併せて複数個直列に接続した構成であり、前記増幅器の入力端子と前記増幅器の出力端子との間に接続された第三の容量を備える。
【００８１】
この構成により、各ブロックの寄生容量を揃うため、精度の高い利得可変が可能となる。また、第三の容量により、最大利得を調整することができる。
【００８２】
開示された可変利得増幅回路は、前記ラダー容量を２つ有し、一方の前記ラダー容量の前記入力容量は、前記可変利得増幅回路の第一の入力端子と前記増幅器の反転入力端子との間に接続され、一方の前記ラダー容量の前記帰還容量は、前記増幅器の反転入力端子と前記増幅器の反転出力端子との間に接続され、他方の前記ラダー容量の前記入力容量は、前記可変利得増幅回路の第二の入力端子と前記増幅器の非反転入力端子との間に接続され、他方の前記ラダー容量の前記帰還容量は、前記増幅器の非反転入力端子と前記増幅器の非反転出力端子との間に接続されている。
【００８３】
この構成により、ＣＭＲＲ（同相入力除去比：Ｃｏｍｏｎ  Ｍｏｄｅ  Ｎｏｉｓｅ  Ｒａｔｉｏ）を向上させることができる。
【００８４】
本発明の撮像装置は、固体撮像素子と、前記固体撮像素子から出力される撮像信号を可変利得で増幅する前記可変利得増幅回路と、前記可変利得増幅回路から出力される撮像信号をデジタル信号に変換するＡＤ変換部と、前記ＡＤ変換部から出力されるデジタル信号に信号処理を施して画像データを生成する信号処理部とを備える。
【符号の説明】
【００８５】
３０  増幅器
３Ｐ，３Ｎ  入力容量
２Ｐ，２Ｎ  帰還容量
ＶＩ（Ｎ），ＶＩ（Ｐ）  増幅回路入力端子
ＡＭＰ＿ＩＮ（Ｎ），ＡＭＰ＿ＩＮ（Ｐ）  アンプ入力端子
ＶＯ（Ｎ），ＶＯ（Ｐ）  アンプ出力端子
７３ａ〜７３ｆ  第一の容量
７２ａ〜７２ｆ  第二の容量
Ｓ１〜Ｓ６  スイッチ
７０ａ  容量可変用ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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