(57)【要約】【課題】差動線路の線路長のアンバランスによって、適切な評価が妨げられる。【解決手段】第１入力端子Ｐ１には、差動信号の一方ＲＰが入力される。第２入力端子Ｐ２は、差動信号の他方ＲＮが入力される。第１サンプルホールド回路ＳＨ１は、第１入力端子Ｐ１に入力された信号ＲＰをサンプリングし、その後ホールドする。第２サンプルホールド回路ＳＨ２は、第２入力端子Ｐ２に入力された信号をサンプリングし、その後ホールドする。比較部１２は、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２それぞれの出力信号ＨＰ、ＨＮの差に応じた信号（ＨＰ−ＨＮ）を所定のしきい値ＶＯＨと比較する。ラッチ回路１８は、比較部１２の出力をラッチする。第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２のサンプリングタイミングおよびラッチ回路１８のラッチタイミングを独立に調整可能である。【選択図】図３
2011069788.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスから出力される差動信号を受信し、前記差動信号の差動振幅を所定のしきい値電圧と比較する差動コンパレータであって、
前記差動信号の一方が入力される第１入力端子と、
前記差動信号の他方が入力される第２入力端子と、
前記第１入力端子に入力された信号を、指定されたタイミングでサンプリングし、その後ホールドする第１サンプルホールド回路と、
前記第２入力端子に入力された信号を、指定されたタイミングでサンプリングし、その後ホールドする第２サンプルホールド回路と、
前記第１、第２サンプルホールド回路それぞれの出力信号の差に応じた信号を所定のしきい値と比較する比較部と、
前記比較部の出力をラッチするラッチ回路と、
を備え、前記第１、第２サンプルホールド回路のサンプリングタイミングおよび前記ラッチ回路のラッチタイミングを独立に調整可能であることを特徴とする差動コンパレータ。
【請求項２】
前記第１サンプルホールド回路は、
一端の電位が固定された第１キャパシタと、
一端の電位が固定された第２キャパシタと、
前記第１キャパシタの他端と前記第１入力端子の間に設けられた第１スイッチと、
前記第１キャパシタの他端と前記第２キャパシタの他端との間に設けられた第２スイッチと、
所定の電圧を、前記しきい値電圧に応じた電位差だけシフトした第１基準電圧を生成する第１電圧源と、
前記第１電圧源と前記第２キャパシタの前記他端の間に設けられた第３スイッチと、
を含み、かつ
前記第２スイッチをオフ状態、前記第１、第３スイッチをオン状態とするステップと、
前記第１、第３スイッチをオフするステップと、
前記第１、第３スイッチをオフ状態、前記第２スイッチをオン状態とするステップと、
をストローブ信号に応じたタイミングで実行し、
前記第２サンプルホールド回路は、
一端の電位が固定された第３キャパシタと、
一端の電位が固定された第４キャパシタと、
前記第３キャパシタの他端と前記第２入力端子の間に設けられた第４スイッチと、
前記第３キャパシタの他端と前記第４キャパシタの他端との間に設けられた第５スイッチと、
所定の電圧を、前記しきい値電圧に応じた電位差だけシフトした第２基準電圧を生成する第２電圧源と、
前記第２電圧源と前記第４キャパシタの前記他端の間に設けられた第６スイッチと、
を含み、かつ
前記第５スイッチをオフ状態、前記第４、第６スイッチをオン状態とするステップと、
前記第４、第６スイッチをオフするステップと、
前記第４、第６スイッチをオフ状態、前記第５スイッチをオン状態とするステップと、
を前記ストローブ信号に応じたタイミングで実行し、
前記比較部は、前記第２キャパシタに生ずる電圧と、前記第４キャパシタに生ずる電圧とを比較し、
前記ラッチ回路は、前記比較部の出力を前記ストローブ信号に応じたタイミングでラッチすることを特徴とする請求項１に記載の差動コンパレータ。
【請求項３】
前記第１キャパシタに生ずる電位と前記第３キャパシタに生ずる電位が入力されたダミーコンパレータをさらに備えることを特徴とする請求項２に記載の差動コンパレータ。
【請求項４】
前記第１サンプルホールド回路は、
一端が第１入力端子に接続された第７スイッチと、
一端が前記第７スイッチの他端に接続された第５キャパシタと、
所定の電圧を、前記しきい値電圧に応じた電位差だけシフトした第３基準電圧を生成する第３電圧源と、
前記第５キャパシタの前記一端と前記第３電圧源の間に設けられた第８スイッチと、
第４基準電圧を生成する第４電圧源と、
前記第５キャパシタの他端と前記第４電圧源の間に設けられた第９スイッチと、
を含み、かつ
前記第８スイッチをオフ状態、前記第７、第９スイッチをオン状態とするステップと、
前記第７、第９スイッチをオフするステップと、
前記第７、第９スイッチをオフ状態で、前記第８スイッチをオン状態とするステップと、
をストローブ信号に応じたタイミングで実行し、
前記第２サンプルホールド回路は、
一端が第２入力端子に接続された第１０スイッチと、
一端が前記第１０スイッチの他端に接続された第６キャパシタと、
所定の電圧を、前記しきい値電圧に応じた電位差だけシフトした第５基準電圧を生成する第５電圧源と、
前記第６キャパシタの前記一端と前記第５電圧源の間に設けられた第１１スイッチと、
前記第６キャパシタの前記他端と前記第４電圧源の間に設けられた第１２スイッチと、
を含み、かつ
前記第１１スイッチをオフ状態で、前記第１０、第１２スイッチをオン状態とするステップと、
前記第１０、第１２スイッチをオフするステップと、
前記第１０、第１２スイッチをオフ状態で、前記第１１スイッチをオン状態とするステップと、
をストローブ信号に応じたタイミングで実行し、
前記比較部は、前記第５キャパシタの前記他端に生ずる電圧と、前記第６キャパシタの前記他端に生ずる電圧とを比較し、
前記ラッチ回路は、前記比較部の出力を前記ストローブ信号に応じたタイミングでラッチすることを特徴とする請求項１に記載の差動コンパレータ。
【請求項５】
前記第１、第２サンプルホールド回路は、前記第９、第１２スイッチおよび第４電圧源に代えて、
前記第５キャパシタの前記他端の電位と、前記第６キャパシタの前記他端の電位とを受ける差動アンプと、
前記差動アンプの非反転入力端子と反転出力端子の間に設けられた第１３スイッチと、
前記差動アンプの反転入力端子と非反転出力端子の間に設けられた第１４スイッチと、
を含み、
前記比較部は、前記差動アンプの反転出力端子の電位と非反転出力端子の電位を比較することを特徴とする請求項４に記載の差動コンパレータ。
【請求項６】
前記比較部は、前記第１、第２サンプルホールド回路それぞれの出力信号の差に応じた信号を所定のしきい値と比較する処理に代えて、前記第１、第２サンプルホールド回路それぞれの出力信号を比較することを特徴とする請求項１に記載の差動コンパレータ。
【請求項７】
被試験デバイスから出力される差動信号を受信し、前記差動信号の差動振幅を所定の上側しきい値電圧と比較する、請求項１から６のいずれかに記載の差動コンパレータと、
前記差動信号の差動振幅を所定の下側しきい値電圧と比較する、請求項１から６のいずれかに記載の差動コンパレータと、を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験技術に関し、被試験デバイスから出力される差動形式の信号を評価する技術に関する。
【背景技術】
【０００２】
近年、テレビ受像器、ＤＶＤ（Digital Versatile Disc）プレイヤをはじめとするデジタル家電の間で、映像信号や音声信号を高速に伝送するために、差動伝送システムが採用されている。差動伝送システムは、近い将来、メモリやＣＰＵ（Central Processing Unit）などのデバイス間のデータ伝送にも適用される。
【０００３】
図１（ａ）、（ｂ）は、差動インタフェースを備えるデバイスを試験する試験装置の構成の一部を示すブロック図である。図１（ａ）に示すように、試験システム３００は、ピンエレクトロニクスＰＥ、テストフィクスチャＴＦを備える。ＤＵＴ２００は、ソケットボード（ＳＢ）に装着される。ピンエレクトロニクスＰＥには、差動コンパレータ１１０が設けられる。差動コンパレータ１１０は、タイミングコンパレータとも称され、ＤＵＴ２００から出力された差動信号ＵＰ／ＵＮを受け、ストローブ信号と同期したタイミングで、差動信号ＵＰ／ＵＮのレベルを判定する。本明細書において、”Ｐ／Ｎ”は、差動のペアであることを示す。テストフィクスチャＴＦ上には、ソケットボードＳＢとピンエレクトロニクスＰＥ間を接続する差動信号線のペア５０Ｐ／５０Ｎ（以下、総称して差動信号線５０とも称する）が設けられる。
【０００４】
図１（ｂ）は、差動コンパレータ１１０の構成を示す回路図である。差動コンパレータ１１０は、減算器１１２、第１コンパレータ１１４、第２コンパレータ１１６、第１ラッチ１１８、第２ラッチ１２０を含む。減算器１１２は、差動信号ＲＰとＲＮの差、つまり差動振幅信号ＤＡを生成する。第１コンパレータ１１４は、差動振幅信号ＤＡを上側のしきい値電圧ＶＯＨと比較する。第１ラッチ１１８は、比較結果ＳＨを第１ストローブ信号Ｈｓｔｂのタイミングでラッチする。第２コンパレータ１１６は、差動振幅信号ＤＡを下側のしきい値電圧ＶＯＬと比較する。第２ラッチ１２０は、比較結果ＳＬを第２ストローブ信号Ｌｓｔｂのタイミングでラッチする。比較結果を示すデータＳＨ、ＳＬの論理値は、の以下の式（１ａ）、（１ｂ）にもとづいて決定される。
ＳＨ＝ｓｉｇｎ（ＶＯＨ−（ＲＰ−ＲＮ））    …（１ａ）
ＳＬ＝ｓｉｇｎ（（ＲＰ−ＲＮ）−ＶＯＬ）    …（１ｂ）
ここで、
ｓｉｇｎ（ｘ）は、ｘ＞０のとき１、ｘ＜０のとき０をとる関数である。
【０００５】
理想的には、テストフィクスチャＴＦに形成される差動信号線５０のペアの長さは均一であるが、現実的な試験装置においては、長さが異なる場合がある。図２（ａ）、（ｂ）は、それぞれ差動線路の長さが均一な場合、不均一な場合の、差動コンパレータ１１０の動作波形図である。図２（ａ）に示すように、差動信号線５０の長さが均一の場合、ＤＵＴ２００から出力された差動信号ＵＰ／ＵＮは、等しい遅延ｔｐｄを受けて差動コンパレータ１１０に到達する（ＲＰ／ＲＮ）。
【０００６】
本明細書に示されるタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。また、タイムチャート中、”Ｘ”は、値が不定（INVALID）であることを示す。
【０００７】
差動振幅信号（ＲＰ−ＲＮ）のローレベルからハイレベルへの遷移に着目する。２つのコンパレータ１１４、１１６の出力ＳＨ、ＳＬは、時間差Ｔｃｒを有するストローブ信号Ｈｓｔｂ、Ｌｓｔｂのタイミングでラッチされる。
【０００８】
ラッチされた信号（フェイル信号）ＦＨ、ＦＬの値の組み合わせに基づいて、差動振幅信号（ＲＰ−ＲＮ）のローレベル（＜ＶＯＬ）からハイレベル（＞ＶＯＨ）への遷移時間Ｔが所定値Ｔｃｒより短いか否かが判定される。図２（ａ）では、信号ＦＨ、ＦＬがともにローレベルであるため、Ｔ＜Ｔｒｃであると判定される。
【０００９】
図２（ｂ）は、差動信号線５０Ｐ／５０Ｎの長さが異なり、差動信号ＵＮの受ける遅延量が、差動信号ＵＰの受ける遅延量より所定時間ｔｅだけ長い場合を示す。この場合、ＤＵＴ２００からは正しく出力されているはずの差動振幅信号（ＲＰ−ＲＮ）の波形が、試験装置の内部ではなまり、フェイル信号ＦＨがハイレベル、フェイル信号ＦＬがローレベルと判定され、遷移時間Ｔが所定値Ｔｃｒよりも長いものと誤判定されてしまう。
【００１０】
たとえば可変長同軸管（トロンボーン）をテストフィクスチャＴＦと直列な経路上に設ければ、同軸管の長さを変化させることで差動線路のアンバランスをキャンセルすることができる。しかしながら、可変長同軸管は高価で大きく、特に数百〜数千チャンネルを備える試験装置に、差動線路ごとに設けることは非現実的である。また、可変長同軸管は、メカニカルに線路長が変化するデバイスであるため、素早い調整が困難である。
【００１１】
差動信号線５０全体を、ツイストペアなどの対称性に優れた線路を用いて形成することも可能であるが、この場合、ＤＵＴ２００からの差動信号ＵＰ／ＵＮに位相差や非対称性が存在した場合に、伝搬中にそれらが平均化されてしまい、試験装置側において、ＤＵＴ２００からの真の波形を評価することが困難となる。波形の非対称性が伝送線路の途中で平均化されるという差動線路本来のメリットが、試験装置という観点からみると、デメリットとなる。
【００１２】
その他にも、差動線路長のアンバランスに対処する技術が特許文献１〜３に開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第７，３９７，２８９号明細書
【特許文献２】米国特許第６，９０９，９８０Ｂ２号明細書
【特許文献３】国際公開第０５／０８１００４号パンフレット
【特許文献４】米国特許第７，１２１，１３２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は係る状況においてなされたものであり、その例示的な目的のひとつは、従来とは異なるアプローチによって、差動線路のアンバランスを解消することが可能な差動コンパレータの提供にある。
【課題を解決するための手段】
【００１５】
本発明のある態様は、被試験デバイスから出力される差動信号を受信し、差動信号の差動振幅を所定のしきい値電圧と比較する差動コンパレータに関する。差動コンパレータは、差動信号の一方が入力される第１入力端子と、差動信号の他方が入力される第２入力端子と、第１入力端子に入力された信号を、指定されたタイミングでサンプリングし、その後ホールドする第１サンプルホールド回路と、第２入力端子に入力された信号を、指定されたタイミングでサンプリングし、その後ホールドする第２サンプルホールド回路と、第１、第２サンプルホールド回路それぞれの出力信号の差に応じた信号を所定のしきい値と比較する比較部と、比較部の出力をラッチするラッチ回路と、を備える。第１、第２サンプルホールド回路のサンプリングタイミングおよびラッチ回路のラッチタイミングを独立に調整可能である。
被試験デバイスと差動コンパレータの間は、ポジティブ配線とネガティブ配線からなる差動線路のペアで接続されるが、２本の差動線路の線路長がずれる場合がある。この場合、配線長のずれに応じて、第１サンプルホールド回路、第２サンプルホールド回路のサンプリングタイミングを調節することにより、差動線路の線路長のばらつきをキャンセルすることができる。このことは、被試験デバイスから出力された生の差動信号を適切に評価できることを意味する。
【００１６】
ある態様において、第１サンプルホールド回路は、一端の電位が固定された第１キャパシタと、一端の電位が固定された第２キャパシタと、第１キャパシタの他端と第１入力端子の間に設けられた第１スイッチと、第１キャパシタの他端と第２キャパシタの他端との間に設けられた第２スイッチと、所定の電圧をしきい値電圧に応じた電位差だけシフトした第１基準電圧を生成する第１電圧源と、第１電圧源と前記第２キャパシタの他端の間に設けられた第３スイッチと、を含む。第１サンプルホールド回路は、入力されたストローブ信号と同期して、以下のステップ１〜３を実行する。
ステップ１．第２スイッチをオフ状態、第１、第３スイッチをオン状態とする。
ステップ２．第１スイッチ、第３スイッチをオフする。
ステップ３．第１、第３スイッチをオフ状態、第２スイッチをオン状態とする。
また、第２サンプルホールド回路は、一端の電位が固定された第３キャパシタと、一端の電位が固定された第４キャパシタと、第３キャパシタの他端と第２入力端子の間に設けられた第４スイッチと、第３キャパシタの他端と第４キャパシタの他端との間に設けられた第５スイッチと、所定の電圧をしきい値電圧に応じた電位差だけシフトした第２基準電圧を生成する第２電圧源と、第２電圧源と第４キャパシタの前記他端の間に設けられた第６スイッチと、を含む。
第２サンプルホールド回路は、ストローブ信号と同期して以下の処理を実行する。
ステップ１．  第５スイッチをオフ状態、第４、第６スイッチをオン状態とする。
ステップ２．  第４、第６スイッチをオフする。
ステップ３．  第４、第６スイッチをオフ状態、第５スイッチをオン状態とする。
比較部は、第２キャパシタに生ずる電圧と、第４キャパシタに生ずる電圧とを比較してもよい。ラッチ回路は、比較部の出力をストローブ信号に応じたタイミングでラッチしてもよい。
【００１７】
ある態様の差動コンパレータは、第１キャパシタに生ずる電位と第３キャパシタに生ずる電位が入力されたダミーコンパレータをさらに備えてもよい。
【００１８】
第１サンプルホールド回路は、一端が第１入力端子に接続された第７スイッチと、一端が前記第７スイッチの他端に接続された第５キャパシタと、所定の電圧をしきい値電圧に応じた電位差だけシフトした第３基準電圧を生成する第３電圧源と、第５キャパシタの一端と第３電圧源の間に設けられた第８スイッチと、第４基準電圧を生成する第４電圧源と、第５キャパシタの他端と第４電圧源の間に設けられた第９スイッチと、を含んでもよい。  第１サンプルホールド回路は、ストローブ信号と同期して、以下のステップ１〜３を実行する。
ステップ１．  第８スイッチをオフ状態、第７、第９スイッチをオン状態とする。
ステップ２．  第７、第９スイッチをオフする。
ステップ３．  第７、第９スイッチをオフ状態で、第８スイッチをオン状態とする。
第２サンプルホールド回路は、一端が第２入力端子に接続された第１０スイッチと、一端が前記第１０スイッチの他端に接続された第６キャパシタと、所定の電圧をしきい値電圧に応じた電位差だけシフトした第５基準電圧を生成する第５電圧源と、第６キャパシタの一端（第１端子）と第５電圧源の間に設けられた第１１スイッチと、第６キャパシタの他端と第４電圧源の間に設けられた第１２スイッチと、を含んでもよい。
第２サンプルホールド回路は、ストローブ信号と同期して、以下のステップ１〜３を実行する。
ステップ１．  第１１スイッチをオフ状態で、第１０、第１２スイッチをオン状態とする。
ステップ２．  第１０、第１２スイッチをオフする。
ステップ３．  第１０、第１２スイッチをオフ状態で、第１１スイッチをオン状態とする。
比較部は、第５キャパシタの他端に生ずる電圧と、第６キャパシタの他端に生ずる電圧とを比較してもよい。ラッチ回路は、比較部の出力をストローブ信号に応じたタイミングでラッチしてもよい。
【００１９】
ある態様において、第１、第２サンプルホールド回路は、第９、第１２スイッチおよび第４電圧源に代えて、第５キャパシタの他端の電位と、第６キャパシタの他端の電位とを受ける差動アンプと、差動アンプの非反転入力端子と反転出力端子の間に設けられた第１３スイッチと、差動アンプの反転入力端子と非反転出力端子の間に設けられた第１４スイッチと、を含んでも良い。比較部は、差動アンプの反転出力端子の電位と非反転出力端子の電位を比較してもよい。
【００２０】
ある態様において、比較部は、第１、第２サンプルホールド回路それぞれの出力信号の差に応じた信号を所定のしきい値と比較する処理に代えて、第１、第２サンプルホールド回路それぞれの出力信号を比較してもよい。
この場合、差動線路の配線長のばらつきをキャンセルして、差動信号の大小関係を適切に評価できる。
【００２１】
本発明の別の態様は、試験装置に関する。試験装置は、被試験デバイスから出力される差動信号を受信し、差動信号の差動振幅を所定の上側しきい値電圧と比較する、上述のいずれかに記載の差動コンパレータと、差動信号の差動振幅を所定の下側しきい値電圧と比較する、上述のいずれかの差動コンパレータと、を備える。
【００２２】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２３】
本発明のある態様に係る差動コンパレータによれば、差動信号線のアンバランスをキャンセルできる。
【図面の簡単な説明】
【００２４】
【図１】図１（ａ）、（ｂ）は、差動インタフェースを備えるデバイスを試験する試験装置の構成の一部を示すブロック図である。
【図２】図２（ａ）、（ｂ）は、差動線路の長さが均一な場合、不均一な場合の、差動コンパレータの動作波形図である。
【図３】実施の形態に係る試験装置の構成の一部を示す回路図である。
【図４】図４（ａ）、（ｂ）は、図３の差動コンパレータの動作を例示するタイムチャートである。
【図５】実施の形態に係る差動コンパレータの第１の変形例を示す回路図である。
【図６】図６（ａ）、（ｂ）は、図５の差動コンパレータの動作を例示するタイムチャートである。
【図７】実施の形態に係る差動コンパレータの第２の変形例を示す回路図である。
【図８】図８（ａ）、（ｂ）は、図７の差動コンパレータの動作を例示するタイムチャートである。
【図９】実施の形態に係る差動コンパレータの第３の変形例を示す回路図である。
【図１０】実施の形態に係る差動コンパレータの第４の変形例を示す回路図である。
【図１１】図１０の差動コンパレータの動作を例示するタイムチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２６】
本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２７】
図３は、実施の形態に係る試験装置１００の構成の一部を示す回路図である。試験装置１００は、ピンエレクトロニクスＰＥと、テストフィクスチャＴＦを備える。ＤＵＴ２００は、差動形式の出力信号（以下、単に差動信号という）ＵＰ／ＵＮを出力する。差動信号ＵＰ／ＵＮは、テストフィクスチャＴＦに形成された差動信号線５０Ｐ／５０Ｎを介してピンエレクトロニクスＰＥの第１入力端子Ｐ１、第２入力端子Ｐ２へと入力される。
【００２８】
ピンエレクトロニクスＰＥは、上側（High-side）差動コンパレータ１０Ｈと、下側（Low-side）差動コンパレータ１０Ｌを含む。ピンエレクトロニクスＰＥは、入力されたストローブ信号φ０Ｈ、φ０Ｌのタイミングにもとづいて、差動信号のレベルを評価するタイミングコンパレータとして機能する。
【００２９】
差動コンパレータ１０Ｈは、受信した差動信号ＲＰ／ＲＮの差動振幅成分ＤＡ（＝ＲＰ−ＲＮ）を、所定の上側しきい値電圧ＶＯＨと比較する。差動コンパレータ１０Ｌは、差動振幅成分（ＲＰ−ＲＮ）を、所定の下側しきい値電圧ＶＯＬと比較する。
【００３０】
差動コンパレータ１０Ｈ、１０Ｌは同様の構成であるため、以下は上側差動コンパレータ１０Ｈにのみ着目して説明をする。下側差動コンパレータ１０Ｌは、各信号や部材に付された符号の添え字「Ｈ」を、「Ｌ」に読み替えればよい。また、本明細書において示されるスイッチＳＷは、図３の右下のシンボルが示すように、制御信号として０（ローレベル）が入力されたときにオフ（遮断）、１（ハイレベル）が入力されたときにオン（導通）するものとする。このようなスイッチとしては、たとえばトランスファゲートなどのアナログスイッチが好適に利用できる。
【００３１】
差動コンパレータ１０Ｈは、第１入力端子Ｐ１、第２入力端子Ｐ２、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２、比較部１２、ラッチ回路１８、タイミング制御部２０、第１終端アンプＴＡ１、第２終端アンプＴＡ２を備える。
【００３２】
第１入力端子Ｐ１には、受信差動信号ＲＰ／ＲＮの一方である非反転成分（以下、ポジティブ信号という）ＲＰが入力される。第２入力端子Ｐ２には、受信差動信号ＲＰ／ＲＮの他方である反転成分（以下、ネガティブ信号という）ＲＮが入力される。
【００３３】
第１終端アンプＴＡ１および第２終端アンプＴＡ２は、第１入力端子Ｐ１、第２入力端子Ｐ２にそれぞれ接続されており、ＤＵＴ２００から見た差動信号線５０Ｐ／５０Ｎを終端させる。試験装置１００とＤＵＴ２００の間で、双方向伝送がなされる場合、終端アンプに代えて、ＤＵＴ２００に対してデータを出力するドライバが設けられてもよい。
【００３４】
第１サンプルホールド回路ＳＨ１は、第１入力端子Ｐ１に入力されたポジティブ信号ＲＰを、第１制御信号（ホールド信号）φ１ＨＰにより指定されたタイミング（たとえばポジティブエッジのタイミング）でサンプリングし、その後、サンプリングした値ＲＰＨをホールドする（ホールドモード）。サンプリングタイミングより前の期間、第１サンプルホールド回路ＳＨ１の出力信号ＨＰは、入力されたポジティブ信号ＲＰと一致する（トラッキングモード）。
【００３５】
同様に、第２サンプルホールド回路ＳＨ２は、第２入力端子Ｐ２に入力されたネガティブ信号ＲＮを、第２制御信号（ホールド信号）φ１ＨＮにより指定されたタイミング（たとえばポジティブエッジのタイミング）でサンプリングし、その後、その値ＲＮＨをホールドする（ホールドモード）。サンプリングタイミングより前の期間、第２サンプルホールド回路ＳＨ２の出力信号ＨＮは、入力されたネガティブ信号ＲＮと一致する（トラッキングモード）。
【００３６】
つまり、第１サンプルホールド回路ＳＨ１および第２サンプルホールド回路ＳＨ２は、入力信号をそのまま出力（トラッキング）し、指定されたタイミングでサンプリングしてホールドする機能を有している。
【００３７】
図３において、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２はスイッチＳＷがオンのとき、サンプルホールド回路はトラッキングモードとなり、スイッチＳＷがオフすると、その値をサンプリングしてホールドする。第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２はそれぞれ、スイッチＳＷとキャパシタＣを含むが、それらの構成は図３のそれに限定されるものではなく、後述の変形例や、本明細書では記述されないその他の構成を用いてもよい。
【００３８】
比較部１２は、第１サンプルホールド回路ＳＨ１の出力信号（ホールドポジティブ信号）ＨＰと、第２サンプルホールド回路ＳＨ２の出力信号（ホールドネガティブ信号）ＨＮの差、つまり差動振幅（ＨＰ−ＨＮ）に応じた差動振幅信号ＤＡを、上側しきい値電圧ＶＯＨと比較する。比較の結果、（ＨＰ−ＨＮ）＞ＶＯＨのときローレベル、（ＨＰ−ＨＮ）＜ＶＯＨのときハイレベルとなる比較信号ＳＨが出力される。
【００３９】
図３において、比較部１２は減算器１４およびコンパレータ１６を含んで構成される。減算器１４は、ホールドポジティブ信号ＨＰから、ホールドネガティブ信号ＨＮをアナログ的に減算する。たとえば減算器１４は抵抗と演算増幅器の組み合わせを含む減算器であってもよいし、その他の形式の減算器であってもよい。コンパレータ１６は、減算器１４から出力される差動振幅信号ＤＡを、しきい値電圧ＶＯＨと比較する。なお、後述のさまざまな変形例で示されるように、比較部１２の構成は図３のそれに限定されるものではない。
【００４０】
ラッチ回路１８は、第３制御信号φ３Ｈに応じたタイミング（たとえばポジティブエッジ）で、比較信号ＳＨをラッチする。ラッチされたフェイル信号ＦＨは、図示しない判定回路へと入力される。
【００４１】
タイミング制御部２０は、外部から入力された基準となるストローブ信号φ０Ｈにもとづいて、制御信号φ１ＨＰ、φ１ＨＮ、φ３Ｈを生成し、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２およびラッチ回路１８を制御する。
各制御信号φ１ＨＰ、φ１ＨＮ、φ３Ｈの遷移タイミングは任意に調節可能である。すなわち、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２のサンプリングタイミングおよびラッチ回路１８のラッチタイミングは独立に調整可能となっている。
【００４２】
タイミング制御部２０は、第１遅延回路２２、第２遅延回路２４、第１ＡＮＤゲート２６、第１インバータ２８、第２インバータ３０、第３遅延回路３２を含む。
第１遅延回路２２および第２遅延回路２４は、ストローブ信号φ０Ｈを分岐し、それぞれがストローブ信号φ０Ｈに対して、第１、第２可変遅延ＶＤＨＰ、ＶＤＨＮを与える。第１インバータ２８は、対応する第１遅延回路２２の出力信号を反転し、第１制御信号φ１ＨＰとして第１サンプルホールド回路ＳＨ１へと出力する。また第２インバータ３０は、対応する第２遅延回路２４の出力信号を反転し、第２制御信号φ１ＨＮとして第２サンプルホールド回路ＳＨ２へと出力する。
【００４３】
第１ＡＮＤゲート２６は、第１遅延回路２２と第２遅延回路２４の出力信号の論理積を発生する。第１ＡＮＤゲート２６の出力信号は、第１制御信号φ１ＨＰと第２制御信号φ１ＨＮのうち遅く遷移する一方に追従して遷移する。第３遅延回路３２は、第１ＡＮＤゲート２６の出力信号に、第３遅延ＦＤ１を与えて、第３制御信号φ３Ｈとして出力する。したがって、ラッチ回路１８は、第１制御信号φ１ＨＰおよび第２制御信号φ１ＨＮの両方がホールドモードとなったタイミングから、第３遅延ＦＤ１だけ後に、比較部１２からの比較信号ＳＨをラッチする。
【００４４】
以上が差動コンパレータ１０Ｈの構成である。続いてその動作を説明する。図４（ａ）、（ｂ）は、図３の差動コンパレータの動作を例示したタイムチャートである。図４（ａ）は、上側差動コンパレータ１０Ｈの、図４（ｂ）は下側差動コンパレータ１０Ｌの動作を例示する。
【００４５】
ＤＵＴ２００の試験に先立ち、差動信号線５０Ｐ／５０Ｎの線路長の差、言い換えれば伝搬時間の差ｔｅが予め測定されているものとする。伝搬時間の誤差ｔｅは、たとえば米国特許７，１２１，１３２号に開示される方法によって測定することができる。測定の結果、差動信号線５０の一方の伝搬時間がｔｐｄ、他方の伝搬時間がｔｐｄ＋ｔｅで与えられたとする。
【００４６】
差動コンパレータ１０Ｈ側、１０Ｌ側の両方において、第１可変遅延ＶＤＨＰ（ＶＤＬＰ）および第２可変遅延ＶＤＨＮ（ＶＤＬＮ）は、測定された誤差ｔｅにもとづいて設定される。具体的には、第１遅延回路２２および第２遅延回路２４の遅延量は、
ＶＤＨＮ＝ＶＤＨＰ＋ｔｅ
ＶＤＬＮ＝ＶＤＬＰ＋ｔｅ
を満たすように調整される。この調整によって、第２制御信号φ１ＨＮが第２サンプルホールド回路ＳＨ２にサンプリングを指示するタイミングは、第１制御信号φ１ＨＰが第１サンプルホールド回路ＳＨ１にサンプリングを指示するタイミングよりも、時間差ｔｅ遅れる。
【００４７】
図４（ａ）を参照する。時刻ｔ０以前、ストローブ信号φ０Ｈはローレベルであり、第１制御信号φ１ＨＰおよび第２制御信号φ１ＨＮはいずれもハイレベルとなっている。この間、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２はいずれもトラッキングモードに設定される。
【００４８】
時刻ｔ０にストローブ信号φ０Ｈがハイレベルに遷移する。時刻ｔ０から第１可変遅延ＶＤＨＰ経過後の時刻ｔ１に、第１制御信号φ１ＨＰがローレベルに遷移すると、第１サンプルホールド回路ＳＨ１がホールドモードに設定され、差動信号ＲＰの値ＲＰＨをサンプリングし、その後保持する。
【００４９】
時刻ｔ０から第１可変遅延ＶＤＨＮ経過後の時刻ｔ２に、第２制御信号φ１ＨＮがハイレベルからローレベルに遷移すると、第２サンプルホールド回路ＳＨ２がホールドモードに設定され、差動信号ＲＮの値ＲＮＨをサンプリングし、その後保持する。
【００５０】
ここで、減算器１４から出力される差動振幅信号（ＨＰ−ＨＮ）に着目する。差動振幅信号（ＨＰ−ＨＮ）の値は、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２の状態に応じて以下のように変化する。
（１）  時刻ｔ１以前
この状態では、ＨＰ＝ＲＰ、ＨＮ＝ＲＮであるため、
（ＨＰ−ＨＮ）＝ＲＰ−ＲＮ
（２）  時刻ｔ１〜ｔ２
この状態では、第１サンプルホールド回路ＳＨ１がホールドモード、第２サンプルホールド回路ＳＨ２がトラッキングモードであるため、ＲＰ＝ＲＰＨ、ＨＮ＝ＲＮであるため、
（ＨＰ−ＨＮ）＝ＲＰＨ−ＲＮ
（３）  時刻ｔ２以降
この状態では、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２がともにホールドモードであるため、ＲＰ＝ＲＰＨ、ＨＮ＝ＲＮＨであるため、
（ＨＰ−ＨＮ）＝ＲＰＨ−ＲＮＨ
【００５１】
時刻ｔ１〜ｔ２の間の、時刻ｔ３に、差動振幅（ＨＰ−ＨＮ）が、しきい値電圧ＶＯＨとクロスすると、比較信号ＳＨがハイレベルからローレベルへと遷移する。
【００５２】
第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２がともにホールドモードとなる時刻ｔ２よりもさらに遅延時間ＦＤ３経過後の時刻ｔ４に、第３制御信号φ３Ｈがハイレベルに遷移し、ラッチ回路１８が比較部１２の出力をラッチする。このとき、比較信号ＳＨはローレベルであるから、フェイル信号ＦＨの値はローレベルに確定する。
【００５３】
図４（ｂ）に示すように、差動コンパレータ１０Ｌは、ストローブ信号φ０Ｌを基準として、差動コンパレータ１０Ｈと同様に動作する。差動コンパレータ１０Ｌによってローレベルのフェイル信号ＦＬが生成される。
【００５４】
実施の形態に係る差動コンパレータ１０Ｈ、１０Ｌの効果は、従来の差動コンパレータとの比較によって明確となる。
【００５５】
差動線路５０Ｐ／５０Ｎの配線長の誤差が存在する場合に、図１に示す従来の回路を用いて正常な差動信号ＵＰ／ＵＮを評価すると、図２（ｂ）に示すようにフェイル信号ＦＨがハイレベルとなり、遷移時間が規格を満たさないものと誤判定されるという問題が生じていた。
【００５６】
これに対して、図３の差動コンパレータ１０Ｈ、１０Ｌによれば、フェイル信号ＦＨ、ＦＬはともにローレベルと判定されるため、ＤＵＴ２００から出力された差動信号ＵＰ／ＵＮの遷移時間が規格を満たすものと正しく判定することができる。つまり、従来の差動コンパレータと同様の機能を有しつつも、差動線路の配線長にアンバランスが生じている場合においても、そのアンバランスの影響を排除して差動信号を評価できる。
【００５７】
また、図３の差動コンパレータ１０Ｈ、１０ＬはＣＭＯＳプロセスで簡易に構成できるため、図１の差動コンパレータ１１０と比べても、回路面積の増加はそれほど大きくない。
【００５８】
図５は、実施の形態に係る差動コンパレータの第１の変形例を示す回路図である。図５の第１サンプルホールド回路ＳＨ１および第２サンプルホールド回路ＳＨ２は、図３の第１サンプルホールド回路ＳＨ１および第２サンプルホールド回路ＳＨ２の機能に加えて、減算器１４の機能も有している。
【００５９】
第１サンプルホールド回路ＳＨ１は、第１キャパシタＣ１、第２キャパシタＣ２、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、第１電圧源ＶＳ１を含む。
第１キャパシタＣ１は、その一端（第１端子）が接地されて、その電位が固定される。第２キャパシタＣ２も同様に、一端（第１端子）が接地されて、その電位が固定される。第１スイッチＳＷ１は、第１キャパシタＣ１の他端（第２端子）と、第１入力端子Ｐ１との間に設けられる。第２スイッチＳＷ２は、第１キャパシタＣ１の他端（第２端子）と第２キャパシタＣ２の他端（第２端子）との間に設けられる。キャパシタＣ１〜Ｃ４それぞれの容量値はいずれも等しく設定される。
【００６０】
第１電圧源ＶＳ１は、所定の電圧Ｖｃを、しきい値電圧ＶＯＨに応じた電位差（ＶＯＨ／２）だけ低電位側にシフトした第１基準電圧（Ｖｃ−ＶＯＨ／２）を生成する。電圧Ｖｃは、電源電圧の１／２であってもよいし、差動信号ＲＰ／ＲＮのコモン電圧であってもよいし、その他の一定の電圧であってもよい。第３スイッチＳＷ３は、第１電圧源ＶＳ１と第２キャパシタＣ２の他端（第２端子）の間に設けられる。
【００６１】
第２サンプルホールド回路ＳＨ２は、第３キャパシタＣ３、第４キャパシタＣ４、第４スイッチＳＷ４、第５スイッチＳＷ５、第６スイッチＳＷ６、第２電圧源ＶＳ２を含む。その構成は第１サンプルホールド回路ＳＨ１と同様である。第２電圧源ＶＳ２は、所定の電圧Ｖｃを、しきい値電圧ＶＯＨに応じた電位差（ＶＯＨ／２）だけ高電位側にシフトした第２基準電圧（Ｖｃ＋ＶＯＨ／２）を生成する。
【００６２】
タイミング制御部２０は、ストローブ信号φ０Ｈにもとづいて制御信号φ１ＨＰ、φ１ＨＮ、φ２Ｈ、φ１Ｈ、φ３Ｈを生成する。タイミング制御部２０は、第１遅延回路２２、第２遅延回路２４、第１インバータ２８、第２インバータ３０、ＮＡＮＤゲート３４、第３インバータ３６、第４遅延回路３８、第５遅延回路４０を含む。
【００６３】
ストローブ信号φ０Ｈは、第１遅延回路２２および第１インバータ２８を経て、制御信号φ１ＨＰとして第１スイッチＳＷ１に供給される。また第２遅延回路２４および第２インバータ３０を経て、制御信号φ１ＨＮとして第４スイッチＳＷ４に供給される。
【００６４】
ＮＡＮＤゲート３４は、第１遅延回路２２および第２遅延回路２４の出力信号の否定論理積を生成する。ＮＡＮＤゲート３４の出力信号は、制御信号φ１Ｈとして第３スイッチＳＷ３、第６スイッチＳＷ６に供給される。
【００６５】
ＮＡＮＤゲート３４の出力信号は、第３インバータ３６および第４遅延回路３８を経て、制御信号φ２Ｈとして第２スイッチＳＷ２、第５スイッチＳＷ５へと供給される。制御信号φ２Ｈには、第５遅延回路４０によって遅延ＦＤ２が与えられ、制御信号φ３Ｈが生成される。
【００６６】
なお、タイミング制御部２０の構成はこれに限定されず、同様の機能を有する回路であればよい。
【００６７】
差動コンパレータ１０Ｈにはさらに、ダミーコンパレータ１７が設けられている。ダミーコンパレータ１７は、第１キャパシタＣ１に生ずる電位ＨＨＰと第３キャパシタＣ３に生ずる電位ＨＨＮが入力される。このダミーコンパレータ１７は、電圧比較を行うことを目的とするものではなく、負荷をバランスさせるために設けられている。ダミーコンパレータ１７を設けることにより、第１サンプルホールド回路ＳＨ１および第２サンプルホールド回路ＳＨ２が、第２スイッチＳＷ２および第５スイッチＳＷ５を軸として対称となるため、信号処理の精度が飛躍的に高まる。
【００６８】
以上が図５の差動コンパレータ１０Ｈ、１０Ｌの構成である。続いてその動作を説明する。
【００６９】
差動コンパレータ１０Ｈ側、１０Ｌ側のそれぞれにおいて、第１可変遅延ＶＤＨＰ（ＶＤＬＰ）および第２可変遅延ＶＤＨＮ（ＶＤＬＮ）は、誤差ｔｅにもとづいて設定される。
【００７０】
ストローブ信号φ０Ｈと同期して差動コンパレータ１０Ｈは以下の処理を実行する。
【００７１】
ステップ１．（初期化モード）
第１サンプルホールド回路ＳＨ１側において、第２スイッチＳＷ２をオフ状態、第１スイッチＳＷ１、第３スイッチをオン状態とする。その結果、第１キャパシタＣ１が第１入力端子Ｐ１の電位（ＲＰ）で充電され、第２キャパシタＣ２が第１基準電圧（Ｖｃ−ＶＯＨ／２）で充電される。
また第２サンプルホールド回路ＳＨ２側において、第５スイッチＳＷ５をオフ状態、第４スイッチＳＷ４、第６スイッチＳＷ６をオン状態とする。その結果、第３キャパシタＣ３が第２入力端子Ｐ２の電位（ＲＮ）で充電され、第４キャパシタＣ４が第２基準電圧（Ｖｃ＋ＶＯＨ／２）で充電される。
【００７２】
ステップ２．（ホールドモード）
第１サンプルホールド回路ＳＨ１側において、制御信号φ１ＨＰに応じたタイミングで第１スイッチＳＷ１をオフに切りかえる。このとき、第１キャパシタＣ１に差動信号ＲＰがサンプルホールドされる。また制御信号φ１Ｈに応じたタイミングで第３スイッチＳＷ３をオフに切りかえる。
第２サンプルホールド回路ＳＨ２側において、制御信号φ１ＨＮに応じたタイミングで第４スイッチＳＷ４をオフに切りかえる。このとき、第３キャパシタＣ３に差動信号ＲＮがサンプルホールドされる。また制御信号φ１Ｈに応じたタイミングで第６スイッチＳＷ６をオフに切りかえる。
【００７３】
ステップ３．（演算モード）
第１サンプルホールド回路ＳＨ１側において、第１スイッチＳＷ１、第３スイッチＳＷ３をオフした状態で、制御信号φ２Ｈに応じたタイミングで第２スイッチＳＷ２をオンする。その結果、第１キャパシタＣ１と第２キャパシタＣ２の間で電荷の再配分が発生し、電位ＨＨＰと電位ＳＨＰが平均化される。
【００７４】
第２サンプルホールド回路ＳＨ２側において、第４スイッチＳＷ４、第６スイッチＳＷ６をオフした状態で、制御信号φ２Ｈに応じたタイミングで第５スイッチＳＷ５をオン状態とする。その結果、第３キャパシタＣ３と第４キャパシタＣ４の間で電荷の再配分が発生し、電位ＨＨＮと電位ＳＨＮが平均化される。
【００７５】
ステップ４．
コンパレータ１６（比較部１２）は、第２キャパシタＣ２に生ずる電圧ＳＨＰと、第４キャパシタＣ４に生ずる電圧ＳＨＮとを比較し、比較結果に応じた比較信号ＳＨを生成する。ラッチ回路１８は、比較部１２の出力ＳＨを、ストローブ信号φ０Ｈに応じたタイミング（φ３Ｈ）でラッチする。
【００７６】
タイムチャートを参照することによりさらに理解が深まるであろう。図６（ａ）、（ｂ）は、図５の差動コンパレータの動作を例示したタイムチャートである。図６（ａ）は、上側差動コンパレータ１０Ｈの、図６（ｂ）は下側差動コンパレータ１０Ｌの動作を例示する。
【００７７】
図６（ａ）を参照する。時刻ｔ０以前、ストローブ信号φ０Ｈはローレベルであり、制御信号φ１ＨＰおよび制御信号φ１ＨＮはいずれもハイレベルである。この間、第１キャパシタＣ１〜第４キャパシタＣ４が充電される（ステップ１）。
【００７８】
時刻ｔ０にストローブ信号φ０Ｈがハイレベルに遷移する。時刻ｔ０から第１可変遅延ＶＤＨＰ経過後の時刻ｔ１に、制御信号φ１ＨＰがハイレベルからローレベルに遷移すると、第１サンプルホールド回路ＳＨ１が差動信号ＲＰの値ＲＰＨをサンプリングし、その後ホールドする（ステップ２）。
【００７９】
時刻ｔ０から第１可変遅延ＶＤＨＮ経過後の時刻ｔ２に、制御信号φ１ＨＮがハイレベルからローレベルに遷移すると、第２サンプルホールド回路ＳＨ２が差動信号ＲＮの値ＲＮＨをサンプリングし、その後ホールドする（ステップ２）。
【００８０】
第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２がともにホールドモードとなる時刻ｔ２に、制御信号φ１Ｈがローレベルに遷移し、第３スイッチＳＷ３、第６スイッチＳＷ６がオフする。時刻ｔ２から遅延時間ＦＤ１経過後の時刻ｔ３に、制御信号φ２Ｈがハイレベルとなり、第２スイッチＳＷ２、第５スイッチＳＷ５がオンする（ステップ３）。
【００８１】
第２スイッチＳＷ２がオンすると、第１キャパシタＣ１と第２キャパシタＣ２間で電荷が再配分され、ホールドされた信号ＲＰＨと基準電圧（Ｖｃ−ＶＯＨ／２）が平均化されて、互いに漸近していき、最終的に、（ＲＰＨ＋Ｖｃ−ＶＯＨ／２）／２にセトリングされる（ステップ３）。
【００８２】
第５スイッチＳＷ５がオンすると、第３キャパシタＣ３と第４キャパシタＣ４間で電荷が再配分され、ホールドされた信号ＲＮＨと基準電圧（Ｖｃ＋ＶＯＨ／２）が平均化されて、互いに漸近していき、最終的に、（ＲＮＨ＋Ｖｃ＋ＶＯＨ／２）／２にセトリングされる。なお、第２スイッチＳＷ２、第５スイッチＳＷ５をはじめとするスイッチは、ゼロでないオン抵抗を有するため、各電圧はＣＲの時定数にしたがって変化する（ステップ３）。
【００８３】
第２キャパシタＣ２の電位ＳＨＰと第４キャパシタＣ４の電位ＳＨＮは、電荷再配分の過程中の時刻ｔ４において等しくなる（交差する）。２つの電位ＳＨＰとＳＨＮが交差する時刻ｔ４において、コンパレータ１６の出力信号ＳＨのレベルはハイレベルからローレベルへと遷移する。
【００８４】
制御信号φ３Ｈがアサートされる時刻ｔ５において、比較信号ＳＨがラッチ回路１８によってラッチされ、フェイル信号ＦＨの値がローレベルに確定する（ステップ４）。
【００８５】
図６（ｂ）に示すように、差動コンパレータ１０Ｌは、ストローブ信号φ０Ｌを基準として、差動コンパレータ１０Ｈと同様に動作する。差動コンパレータ１０Ｌによってローレベルのフェイル信号ＦＬが生成される。
【００８６】
このように、図５の差動コンパレータ１０Ｈ、１０Ｌによれば、差動線路５０Ｐ／５０Ｎの配線長のアンバランスをキャンセルすることができ、ＤＵＴ２００から出力される生の差動信号ＵＰ／ＵＮを適切に評価できる。
【００８７】
また、ＣＭＯＳ回路で構成したコンパレータ１６は、数十〜数百ｍＶの入力オフセット電圧を有する場合がある。そこで、第１電圧源ＶＳ１、第２電圧源ＶＳ２が生成する各基準電圧を、入力オフセット電圧に応じて意図的にシフトさせて最適化することにより、コンパレータ１６の入力オフセット電圧を好適にキャンセルすることができるという利点もある。
【００８８】
図７は、実施の形態に係る差動コンパレータの第２の変形例を示す回路図である。
差動コンパレータ１０Ｈは、第５キャパシタＣ５、第６キャパシタＣ６、第７スイッチＳＷ７〜第１２スイッチＳＷ１２、第３電圧源ＶＳ３、第４電圧源ＶＳ４およびタイミング制御部２０を備える。
【００８９】
第７スイッチＳＷ７、第５キャパシタＣ５、第３電圧源ＶＳ３、第４電圧源ＶＳ４は、第１サンプルホールド回路ＳＨ１に相当する。
【００９０】
第７スイッチＳＷ７は、その一端が第１入力端子Ｐ１に接続される。第５キャパシタＣ５は、その一端（第１端子）が第７スイッチＳＷ７の他端に接続される。
第３電圧源ＶＳ３は、所定の電圧Ｖｃを、しきい値電圧ＶＯＨに応じた電位差（ＶＯＨ／２）だけ高電位側にシフトした第３基準電圧（Ｖｃ＋ＶＯＨ／２）を生成する。第８スイッチＳＷ８は、第５キャパシタＣ５の一端と第３電圧源ＶＳ３の間に設けられる。第４電圧源ＶＳ４は、第４基準電圧Ｖｃを生成する。第９スイッチＳＷ９は、第５キャパシタＣ５の他端（第２端子）と第４電圧源ＶＳ４の間に設けられる。
【００９１】
同様に第８スイッチＳＷ８、第６キャパシタＣ６、第５電圧源ＶＳ５、第４電圧源ＶＳ４は、第２サンプルホールド回路ＳＨ２に相当する。第２サンプルホールド回路ＳＨ２のトポロジーは、第１サンプルホールド回路ＳＨ１と同様である。
【００９２】
タイミング制御部２０は、図５と同様に構成され、ストローブ信号φ０Ｈにもとづいて制御信号φ１ＨＰ、φ１ＨＮ、φ２Ｈ、φ１Ｈ、φ３Ｈを生成する。
【００９３】
以上が図７の差動コンパレータ１０Ｈ、１０Ｌの構成である。続いてその動作を説明する。ストローブ信号φ０Ｈと同期して差動コンパレータ１０Ｈは以下の処理を実行する。
【００９４】
ステップ１．  （トラッキングモード）
第１サンプルホールド回路ＳＨ１側において、第８スイッチＳＷ８をオフ状態、第７スイッチＳＷ７、第９スイッチＳＷ９をオン状態とする。その結果、第５キャパシタＣ５の両端に、第１入力端子Ｐ１の電位（ＲＰ）と第４基準電圧Ｖｃが印加され、第５キャパシタＣ５が充電される。
【００９５】
また第２サンプルホールド回路ＳＨ２側において、第１１スイッチＳＷ１１をオフ状態で、第１０スイッチＳＷ１０、第１２スイッチＳＷ１２をオン状態とする。その結果、第６キャパシタＣ６が充電される。
【００９６】
ステップ２．  （ホールドモード）
第１サンプルホールド回路ＳＨ１側において、制御信号φ１ＨＰに応じたタイミングで第７スイッチＳＷ７をオフに切りかえる。このとき、第５キャパシタＣ５の一端の電位ＨＨＰは、電位ＲＰＨにホールドされる。また制御信号φ１Ｈに応じたタイミングで第９スイッチＳＷ９をオフに切りかえる。その結果、第５キャパシタＣ５の電圧ＶｃａｐＨＰは、（Ｖｃ−ＲＰＨ）にホールドされる。
【００９７】
第２サンプルホールド回路ＳＨ２側において、制御信号φ１ＨＮに応じたタイミングで第１０スイッチＳＷ１０をオフに切りかえる。このとき、第６キャパシタＣ６の一端の電位ＨＨＮは、電位ＲＮＨにホールドされる。また制御信号φ１Ｈに応じたタイミングで第１２スイッチＳＷ１２をオフに切りかえる。その結果、第６キャパシタＣ６の電圧ＶｃａｐＨＮは、（Ｖｃ−ＲＮＨ）にホールドされる。
【００９８】
ステップ３．  （演算モード）
第１サンプルホールド回路ＳＨ１側において、第７スイッチＳＷ７、第９スイッチＳＷ９をオフした状態で、制御信号φ２Ｈに応じたタイミングで第８スイッチＳＷ８をオンする。その結果、第５キャパシタＣ５の他端の電位ＳＨＰは、（ＶｃａｐＨＰ＋Ｖｃ＋ＶＯＨ／２）となる。
第２サンプルホールド回路ＳＨ２側において、第１０スイッチＳＷ１０、第１２スイッチＳＷ１２をオフした状態で制御信号φ２Ｈに応じたタイミングで第１１スイッチＳＷ１１をオンする。その結果、第６キャパシタＣ６の他端の電位ＳＨＮは、（ＶｃａｐＨＮ＋Ｖｃ−ＶＯＨ／２）となる。
【００９９】
ステップ４．
コンパレータ１６（比較部１２）は、第５キャパシタＣ５の他端に生ずる電圧ＳＨＰと、第６キャパシタＣ６に生ずる電圧ＳＨＮとを比較し、比較結果に応じた比較信号ＳＨを生成する。
コンパレータ１６の出力ＳＨは、
ｓｉｇｎ（ＳＨＰ−ＳＨＮ）＝ｓｉｇｎ（ＶＯＨ−（ＲＰＨーＲＮＨ））
で与えられ、式（１ａ）と等価である。ラッチ回路１８は、比較部１２の出力ＳＨを、ストローブ信号φ０Ｈに応じたタイミング（φ３Ｈ）でラッチする。
【０１００】
差動コンパレータ１０Ｌ側において、コンパレータ１６の出力ＳＬは、
ｓｉｇｎ（ＳＬＮ−ＳＬＰ）＝ｓｉｇｎ（（ＲＰＬ−ＲＮＬ）−ＶＯＬ）
となり、式（１ｂ）と等価である。
【０１０１】
以上の処理は、タイムチャートを参照することによりさらに理解が深まるであろう。図８（ａ）、（ｂ）は、図７の差動コンパレータの動作を例示するタイムチャートである。図８（ａ）は、上側差動コンパレータ１０Ｈの、図８（ｂ）は下側差動コンパレータ１０Ｌの動作を例示する。
【０１０２】
図８（ａ）を参照する。時刻ｔ０以前、ストローブ信号φ０Ｈはローレベルであり、制御信号φ１ＨＰ、φ１ＨＮおよびφ１Ｈはいずれもハイレベルである。この間、第５キャパシタＣ５、第６キャパシタＣ６が充電される（ステップ１）。
【０１０３】
時刻ｔ０にストローブ信号φ０Ｈがハイレベルに遷移する。時刻ｔ０から第１可変遅延ＶＤＨＰ経過後の時刻ｔ１に、制御信号φ１ＨＰがハイレベルからローレベルに遷移すると、第７スイッチＳＷ７がオフする。このとき、第５キャパシタＣ５の一端の電位ＨＨＰは、電位ＲＰＨにホールドされる（ステップ２）。
【０１０４】
時刻ｔ０から第１可変遅延ＶＤＨＮ経過後の時刻ｔ２に、制御信号φ１ＨＮがハイレベルからローレベルに遷移すると、第１０スイッチＳＷ１０がオフし、第６キャパシタＣ６の一端の電位ＨＨＮは、電位ＲＮＨにホールドされる（ステップ２）。
【０１０５】
時刻ｔ２に、制御信号φ１Ｈがローレベルに遷移し、第９スイッチＳＷ９、第１２スイッチＳＷ１２がオフする。その結果、第５キャパシタＣ５の電圧ＶｃａｐＨＰと第６キャパシタＣ６の電圧ＶｃａｐＨＮがホールドされる（ステップ２）。
【０１０６】
時刻ｔ３にφ２Ｈがハイレベルに遷移すると、第８スイッチＳＷ８、第１１スイッチＳＷ１１がオンする。そうすると、コンパレータ１６の入力電圧ＳＨＰ、ＳＨＮが、それぞれ、
ＳＨＰ＝２×Ｖｃ−ＲＰＨ＋ＶＯＨ／２
ＳＨＮ＝２×Ｖｃ−ＲＮＨ−ＶＯＨ／２
にレベルシフトされる。このとき、コンパレータ１６の出力ＳＨは、不定状態からローレベルに遷移する（ステップ３）。
【０１０７】
制御信号φ３Ｈがアサートされる時刻ｔ５において、比較信号ＳＨがラッチ回路１８によってラッチされ、フェイル信号ＦＨの値がローレベルに確定する。
【０１０８】
図８（ｂ）に示すように、差動コンパレータ１０Ｌは、ストローブ信号φ０Ｌを基準として、差動コンパレータ１０Ｈと同様に動作する。差動コンパレータ１０Ｌによってローレベルのフェイル信号ＦＬが生成される。
【０１０９】
このように、図７の差動コンパレータ１０Ｈ、１０Ｌによれば、差動線路の配線長のアンバランスをキャンセルすることができ、ＤＵＴ２００からの差動信号ＵＰ／ＵＮを適切に評価できる。
【０１１０】
図９は、実施の形態に係る差動コンパレータの第３の変形例を示す回路図である。
図９の差動コンパレータ１０Ｈは、チョッパー型オペアンプを利用した回路であり、図７の第９スイッチＳＷ９、第１２スイッチＳＷ１２および第４電圧源ＶＳ４に代えて、差動アンプ４２、第１３スイッチＳＷ１３、第１４スイッチＳＷ１４を備える。
【０１１１】
差動アンプ４２は、その非反転入力端子に、第５キャパシタＣ５の他端の電位ＳＨＰを、その反転入力端子に、第６キャパシタＣ６の他端の電位ＳＨＮを受け、利得Ａで差動増幅する。
【０１１２】
第１３スイッチＳＷ１３は、差動アンプ４２の非反転入力端子と反転出力端子の間に設けられ、第１４スイッチＳＷ１４は、差動アンプ４２の反転入力端子と非反転出力端子の間に設けられる。
【０１１３】
第１３スイッチＳＷ１３、第１４スイッチＳＷ１４のオン、オフは、制御信号φ１Ｈにより制御される。差動アンプ４２の非反転出力をＴＨＰ、反転出力をＴＨＮと書くと、第１３スイッチＳＷ１３、第１４スイッチＳＷ１４がオフのとき、
ＴＨＰ＝Ｖｃ＋（ＳＨＰ−ＳＨＮ）×Ａ／２
ＴＨＮ＝Ｖｃ−（ＳＨＰ−ＳＨＮ）×Ａ／２
が成立する。また、第１３スイッチＳＷ１３、第１４スイッチＳＷ１４がオンのとき、
ＴＨＰ＝ＳＨＮ＝Ｖｃ
ＴＨＮ＝ＳＨＰ＝Ｖｃ
が成立する。
【０１１４】
コンパレータ１６（比較部１２）は、差動アンプ４２の非反転出力端子の電位ＴＨＰと反転出力端子の電位ＴＨＮを比較する。
【０１１５】
図９の差動コンパレータ１０Ｈは、図７の差動コンパレータ１０Ｈと同様に動作する。したがって、差動線路の配線長のアンバランスをキャンセルすることができ、ＤＵＴ２００からの差動信号ＵＰ／ＵＮを適切に評価できる。
【０１１６】
図１０は、実施の形態に係る差動コンパレータの第４の変形例を示す回路図である。上述したいくつかの実施の形態では、差動振幅（ＲＰ−ＲＮ）を、上側のしきい値電圧ＶＯＨと下側のしきい値電圧ＶＯＬそれぞれと比較する差動コンパレータについて説明した。これに対して図１０の差動コンパレータは、しきい値電圧ＶＯＨ、ＶＯＬがともにゼロの場合の構成を示す。かかる差動コンパレータ１０は、差動振幅信号（ＲＰ−ＲＮ）の符号が正か負かを、言い換えれば差動信号ＲＰ／ＲＮの大小関係を判定する。
【０１１７】
図１０の差動コンパレータ１０は、図３の差動コンパレータ１０Ｈ、１０Ｌから、減算器１４を除いた構成となっている。すなわち、コンパレータ１６は、第１サンプルホールド回路ＳＨ１の出力ＨＰと第２サンプルホールド回路ＳＨ２の出力ＨＮを比較する。ラッチ回路１８は、コンパレータ１６の出力ＳＣを制御信号φ３に応じたタイミングでラッチし、フェイル信号ＦＣを生成する。
【０１１８】
図１１は、図１０の差動コンパレータ１０の動作を例示するタイムチャートである。
【０１１９】
時刻ｔ０以前、ストローブ信号φ０Ｈはローレベルであり、したがって第１制御信号φ１ＨＰおよび第２制御信号φ１ＨＮはいずれもハイレベルとなっており、第１サンプルホールド回路ＳＨ１、第２サンプルホールド回路ＳＨ２はいずれもトラッキングモードに設定される。
【０１２０】
時刻ｔ０にストローブ信号φ０がハイレベルに遷移する（アサート）。時刻ｔ０から第１可変遅延ＶＤＰ経過後の時刻ｔ１に、第１制御信号φ１Ｐがハイレベルからローレベルに遷移すると、第１サンプルホールド回路ＳＨ１がホールドモードに設定され、差動信号ＲＰの値ＲＰＨをサンプリングし、その後保持する。
【０１２１】
時刻ｔ０から第１可変遅延ＶＤＮ経過後の時刻ｔ２に、第２制御信号φ１Ｎがハイレベルからローレベルに遷移すると、第２サンプルホールド回路ＳＨ２がホールドモードに設定され、差動信号ＲＮの値ＲＮＨをサンプリングし、その後保持する。
【０１２２】
時刻ｔ２以前に、第１サンプルホールド回路ＳＨ１の出力ＨＰと第２サンプルホールド回路ＳＨ２の出力ＨＮが交差し、比較信号ＳＣがハイレベルに遷移する。その後、時刻ｔ４に制御信号φ３Ｈがハイレベルとなると、フェイル信号ＦＣの値が確定する。
【０１２３】
図１０の差動コンパレータ１０によれば、差動信号線５０Ｐ／５０Ｎの線路長に誤差があった場合でもその影響をキャンセルし、ＤＵＴ２００から出力される差動信号ＵＰ／ＵＮのクロスポイントを適切に評価することができる。
【０１２４】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【０１２５】
１０…差動コンパレータ、Ｐ１…第１入力端子、Ｐ２…第２入力端子、ＳＨ１…第１サンプルホールド回路、ＳＨ２…第２サンプルホールド回路、１２…比較部、１４…減算器、１６…コンパレータ、１７…ダミーコンパレータ、１８…ラッチ回路、２０…タイミング制御部、２２…第１遅延回路、２４…第２遅延回路、２６…第１ＡＮＤゲート、２８…第１インバータ、３０…第２インバータ、３２…第３遅延回路、３４…ＮＡＮＤゲート、３６…第３インバータ、３８…第４遅延回路、４０…第５遅延回路、４２…差動アンプ、ＴＡ１…第１終端アンプ、ＴＡ２…第２終端アンプ、５０…差動信号線、１００…試験装置、２００…ＤＵＴ、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、Ｃ３…第３キャパシタ、Ｃ４…第４キャパシタ、Ｃ５…第５キャパシタ、Ｃ６…第６キャパシタ、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、ＳＷ４…第４スイッチ、ＳＷ５…第５スイッチ、ＳＷ６…第６スイッチ、ＳＷ７…第７スイッチ、ＳＷ８…第８スイッチ、ＳＷ９…第９スイッチ、ＳＷ１０…第１０スイッチ、ＳＷ１１…第１１スイッチ、ＳＷ１２…第１２スイッチ、ＳＷ１３…第１３スイッチ、ＳＷ１４…第１４スイッチ、ＶＳ１…第１電圧源、ＶＳ２…第２電圧源、ＶＳ３…第３電圧源、ＶＳ４…第４電圧源、ＶＳ５…第５電圧源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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