(57)【要約】【課題】薄膜トランジスタの膜中に発生する欠陥を低減させると共に、基板面内における欠陥発生位置のバラつきを低減させることが可能な薄膜トランジスタ及びそれを用いた表示装置を提供することである。【解決手段】  ドレイン領域及びソース領域が形成される半導体層と、前記半導体層の下層に形成され前記半導体層への不純物の混入を防止するシリコン酸化膜層と、前記シリコン酸化膜層の下層に形成され前記半導体層への不純物の混入を前記シリコン酸化膜層と共に防止するシリコン窒化膜層とを備える薄膜トランジスタであって、前記シリコン酸化膜層は、前記シリコン窒化膜層の上層に形成される第１のシリコン酸化膜界面層と、前記第１のシリコン酸化膜の上層に形成されるシリコン酸化膜バルク層と、前記シリコン酸化膜バルク層の上層に形成される第２のシリコン酸化膜界面層とから形成され、前記第１のシリコン酸化膜界面層がシリコン酸窒化膜からなり、前記第２のシリコン酸化膜界面層が酸素欠損シリコン酸化膜からなる薄膜トランジスタである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ドレイン領域及びソース領域が形成される半導体層と、前記半導体層の下層に形成され前記半導体層への不純物の混入を防止するシリコン酸化膜層と、前記シリコン酸化膜層の下層に形成され前記半導体層への不純物の混入を前記シリコン酸化膜層と共に防止するシリコン窒化膜層とを備える薄膜トランジスタであって、
前記シリコン酸化膜層は、前記シリコン窒化膜層の上層に形成される第１のシリコン酸化膜界面層と、前記第１のシリコン酸化膜の上層に形成されるシリコン酸化膜バルク層と、前記シリコン酸化膜バルク層の上層に形成される第２のシリコン酸化膜界面層とから形成され、
前記第１のシリコン酸化膜界面層がシリコン酸窒化膜からなり、前記第２のシリコン酸化膜界面層が酸素欠損シリコン酸化膜からなることを特徴とする薄膜トランジスタ。
【請求項２】
請求項１に記載の薄膜トランジスタにおいて、
前記第１のシリコン酸化膜界面層の膜厚が５ｎｍ以上３０ｎｍ以下であり、前記第２のシリコン酸化膜界面層の膜厚が５ｎｍ以上３０ｎｍ以下であることを特徴とする薄膜トランジスタ。
【請求項３】
請求項１又は２に記載の薄膜トランジスタにおいて、
前記第１のシリコン酸化膜界面層及び前記第２のシリコン酸化膜界面層のＥγ’中心欠陥密度が、前記シリコン酸化膜中のＥγ’中心欠陥密度よりも小さいことを特徴とする薄膜トランジスタ。
【請求項４】
請求項３に記載の薄膜トランジスタにおいて、
前記第１のシリコン酸化膜界面層中のＥγ’中心欠陥密度が１×１０１６〜１×１０１７／ｃｍ３であり、前記第２のシリコン酸化膜界面層中のＥγ’中心欠陥密度が１×１０１６〜１×１０１７／ｃｍ３であり、前記シリコン酸化膜バルク層中のＥγ’中心欠陥密度が３×１０１７〜５×１０１８／ｃｍ３であることを特徴とする薄膜トランジスタ。
【請求項５】
請求項１乃至４の内の何れかに記載の薄膜トランジスタにおいて、
前記半導体層は透明基板に形成され、
前記シリコン酸化膜層と、前記第１のシリコン酸化膜界面層及び前記シリコン酸化膜バルク層並びに前記第２のシリコン酸化膜界面層からなるシリコン酸化膜とからなる保護膜が、前記透明基板と前記半導体層との間に形成されることを特徴とする薄膜トランジスタ。
【請求項６】
請求項５に記載の薄膜トランジスタにおいて、
前記透明基板はガラス基板からなることを特徴とする薄膜トランジスタ。
【請求項７】
複数本の映像信号線と、前記映像信号線と交差する複数本の走査信号線と、
前記走査信号線からの走査信号に応じて、前記映像信号線からの映像信号の取り込みを制御する請求項１乃至６の内の何れかに記載の薄膜トランジスタとを備え、
前記映像信号線と前記走査信号線とに囲まれた領域を画素の領域とする表示装置。
【請求項８】
請求項７に記載の表示装置において、
当該表示装置は液晶表示装置であることを特徴とする表示装置。
【請求項９】
請求項７に記載の表示装置において、
当該表示装置は有機ＥＬ表示装置であることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及び表示装置に係わり、特に、液晶ディスプレイ等の電子デバイスにマトリクス状に配置される薄膜トランジスタの特性を安定化した表示装置に関する。
【背景技術】
【０００２】
液晶ディスプレイパネル等の駆動回路として用いられる薄膜トランジスタ（以下、ＴＦＴと略記する）基板は、同一パネル上のＴＦＴ特性にバラつきがあると表示不良となる。液晶ディスプレイの性能を左右するＴＦＴ特性には、ＴＦＴ動作時の電流（オン電流）、ＴＦＴ非動作時の電流（オフ電流）、しきい値電圧（以後、Ｖｔｈ）等がある。画像デバイスに用いられるＴＦＴパネルは、半導体のメモリ素子と同様にアレイ状にＴＦＴが並んでいるが、メモリと異なり、アレイ状に並んだ個々のＴＦＴ特性がそのまま画質に影響を及ぼす。したがって、同一パネル内のＴＦＴは全て同一の特性であることが求められ、ＴＦＴ特性のバラつきは最小限に抑える必要がある。
【０００３】
特に、最近では、液晶パネルの製造に用いられるガラス基板の大形化が進み、基板面内のＴＦＴ特性の均一化が課題となっている。この基板面内のＴＦＴ特性を均一化する技術として、特許文献１に記載の薄膜トランジスタの製造方法がある。この独狐文献１に記載の技術では、微結晶シリコンと非晶質シリコンの２層でチャネル層を形成することにより、しきい値電圧等の特性変動を少なくする構成としている。 
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−５５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術は、逆スタガー型薄膜トランジスタの製造方法において、光−熱変換膜とバッファー層を形成し、その下層のアモルファスシリコン層をレーザにより微結晶化させる方法でバラつきを抑制する方法を開示している。
【０００６】
しかしながら、特許文献１に記載の技術では、一旦形成した光−熱変換膜とバッファー層を、シリコン微結晶化の後に除去しなければならず、プロセスが複雑化してしまうことが懸念される。
【０００７】
また、ＴＦＴのＶｔｈ変動を引き起こす原因の一つに膜中の欠陥がある。膜中欠陥が存在すると、固定電荷となりＶｔｈシフトを引き起こすことが知られている。ただし、ＴＦＴを構成する膜中に欠陥が発生した場合であっても、その欠陥が基板面内に一様に存在していれば、基板面内でＶｔｈシフトが一様に起こるため、ＴＦＴ特性のばらつきは起こらないと考えられる。
【０００８】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、薄膜トランジスタの膜中に発生する欠陥を低減させると共に、基板面内における欠陥発生位置のバラつきを低減させることが可能な薄膜トランジスタ及びそれを用いた表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
（１）前記課題を解決すべく、ドレイン領域及びソース領域が形成される半導体層と、前記半導体層の下層に形成され前記半導体層への不純物の混入を防止するシリコン酸化膜層と、前記シリコン酸化膜層の下層に形成され前記半導体層への不純物の混入を前記シリコン酸化膜層と共に防止するシリコン窒化膜層とを備える薄膜トランジスタであって、前記シリコン酸化膜層は、前記シリコン窒化膜層の上層に形成される第１のシリコン酸化膜界面層と、前記第１のシリコン酸化膜の上層に形成されるシリコン酸化膜バルク層と、前記シリコン酸化膜バルク層の上層に形成される第２のシリコン酸化膜界面層とから形成され、前記第１のシリコン酸化膜界面層がシリコン酸窒化膜からなり、前記第２のシリコン酸化膜界面層が酸素欠損シリコン酸化膜からなる薄膜トランジスタである。
【００１０】
（２）前記課題を解決すべく、複数本の映像信号線と、前記映像信号線と交差する複数本の走査信号線と、前記走査信号線からの走査信号に応じて、前記映像信号線からの映像信号の取り込みを制御する（１）に記載の薄膜トランジスタとを備え、前記映像信号線と前記走査信号線とに囲まれた領域を画素の領域とする表示装置である。
【発明の効果】
【００１１】
本発明によれば、薄膜トランジスタの膜中に発生する欠陥を低減させると共に、基板面内における欠陥発生位置のバラつきを低減させることができる。
【００１２】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態１の薄膜トランジスタの全体構成を説明するための断面図である。
【図２】本発明の実施形態１の薄膜トランジスタの製造方法を説明するための図である。
【図３】本発明の実施形態１の薄膜トランジスタの製造方法を説明するための図である。
【図４】本発明の実施形態１の薄膜トランジスタの製造方法を説明するための図である。
【図５】本発明の実施形態１の薄膜トランジスタの製造方法を説明するための図である。
【図６】従来の薄膜トランジスタにおけるシリコン酸化膜中の膜中欠陥（不対電子）の評価結果を示す図である。
【図７】本発明の実施形態１の薄膜トランジスタにおけるシリコン酸化膜中の膜中欠陥（不対電子）の評価結果を示す図である。
【図８】本発明の実施形態３の液晶表示装置の概略構成を説明するための平面図である。
【発明を実施するための形態】
【００１４】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
【００１５】
〈実施形態１〉
図１は本発明の実施形態１の薄膜トランジスタの全体構成を説明するための断面図であり、以下、図１に基づいて、実施形態１の薄膜トランジスタの構成を説明する。ただし、以下の説明では、ガラス基板と半導体層との間に形成される下地保護層であるシリコン窒化膜とシリコン酸化膜の構成が異なるのみで、他の薄膜層の構成は従来と同様の構成となる。従って、以下の説明では、下地保護層の構成を詳細に説明する。
【００１６】
図１に示すように、実施形態１の薄膜トランジスタは、ガラス基板１の上層にシリコン窒化膜２が形成される構成となっている。このシリコン窒化膜２の上層には本願発明に係わるシリコン酸化膜３が形成される構成となっている。実施形態１の薄膜トランジスタでは、シリコン窒化膜２とシリコン酸化膜３とからなる下地保護層を形成することにより、薄膜トランジスタ（ＴＦＴ）の半導体層となる多結晶シリコン層へのＮａ（ナトリウム）やＫ（カリウム）などのイオンの混入を防止する構成としている。さらには、実施形態１のシリコン酸化膜３は、シリコン窒化膜２の上面を覆うように形成される３層の薄膜から構成され、シリコン窒化膜２の上層側すなわち透明基板１側から順番に、シリコン酸化膜下層界面層（第１のシリコン酸化膜界面層）３ａ、シリコン酸化膜バルク層３ｂ、シリコン酸化膜上層界面層（第１のシリコン酸化膜界面層）３ｃが形成される構成となっている。なお、実施形態１のシリコン酸化膜３の詳細構造については、後に詳述する。
【００１７】
更に、シリコン酸化膜３の上層に、多結晶シリコン層からなるソース領域４、ドレイン領域５、チャネル領域６が形成されている。すなわち、実施形態１の薄膜トランジスタでは、トップゲート型の薄膜トランジスタの半導体層となる多結晶シリコン層がシリコン酸化膜３の上層に形成される構成となっている。この多結晶シリコン層はガラス基板１の平面方向に対して、チャネル領域６を間に挟むようして、該チャネル領域６の一方にソース領域４が形成され、他方にドレイン領域５が形成される構成となっている。
【００１８】
そしてソース領域４、ドレイン領域５、チャネル領域６を覆うようにゲート絶縁膜７が形成され、その上層にはチャネル領域６に対応する位置にゲート領域８が形成され、このゲート領域８の表面の一部を覆うようにして層間絶縁層９が形成されている。すなわち、ソース領域４、ドレイン領域５、及びチャネル領域６が形成される半導体層の領域ではゲート絶縁膜として機能し、その他の領域では絶縁膜として機能するゲート絶縁膜７が基板上面を覆うように形成されている。該ゲート絶縁膜７の上層であり、チャネル領域６に対応する位置にゲート領域８となる導電性の薄膜が形成されている。さらには、ゲート領域８の上層には、該ゲート領域８と共にゲート絶縁膜７を覆う層間絶縁層９が形成される構成となっている。なお、ゲート領域８に接続されるゲート電極は省略する。
【００１９】
そして、この層間絶縁層９に設けられた開口部を介してソース領域４、ドレイン領域５、及びゲート領域８が各々の電極１１によって電気的に接続されている。なお、図1中のゲート領域８に接続される電極すなわちゲート電極は図示しない。
【００２０】
次に、図２〜５に本発明の実施形態１の薄膜トランジスタの製造方法を説明するための図を示し、以下、図２〜５に基づいて、実施形態１の薄膜トランジスタの製造方法を説明する。ただし、各薄膜層の形成は、周知のフォトリソグラフィー技術で形成可能な構成となるので、その詳細な説明は省略する。また、以下に示すシリコン酸化膜３の製造工程は、本発明者が下地シリコン酸化膜中の欠陥について分析を行い発見した、薄膜形成工程と膜中欠陥と薄膜トランジスタのしきい値電圧Ｖｔｈと関係に基づいて、膜中欠陥と該膜中欠陥の発生に伴うしきい値電圧Ｖｔｈの変動の低減を実現可能な製造工程の一例である。
【００２１】
工程１．（図２）
まず、ガラス基板１上に、周知のプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用い、厚さ１５０ｎｍのシリコン窒化膜２を形成する。工程１におけるシリコン窒化膜２を形成する際の原料ガスは、例えば、窒素、アンモニア、又はモノシラン等を用いる。シリコン窒化膜２を形成する目的は、ガラス基板１に含まれる不純物、例えばナトリウムイオンが透明基板１の上面に形成した薄膜トランジスタの半導体層に拡散し、しきい値電圧Ｖｔｈのシフト等の原因となることを防止するためである。
【００２２】
工程２．（図３）
次に、原料のガス種を切り替え、厚さ１００ｎｍのシリコン酸化膜３を形成する。このシリコン酸化膜３の形成の際に、実施形態１では、まず、シリコン窒化膜の原料ガスである窒素とアンモニアの導入量を減らし、このシリコン窒化膜の原料ガスと共に一酸化二窒素とアルゴンを導入し、ここでプラズマを発生させて厚さ２０ｎｍのシリコン酸化膜下層界面層３ａを形成する。このときシリコン酸化膜下層界面層３ａを形成中の原料ガスの組成は一定とし、膜組成も一定となるようにすることにより、シリコン酸化膜下層界面層３ａはシリコン酸窒化膜となる。
【００２３】
このシリコン酸化膜下層界面層３ａの形成により、続けて導入していたシリコン窒化膜の原料ガスである窒素とアンモニアの導入を停止し、一酸化二窒素とアルゴンの流量を増やし、一酸化二窒素、アルゴン、及びモノシランを用い、プラズマを発生させて厚さ６０ｎｍのシリコン酸化膜バルク層３ｂを形成する。
【００２４】
次に、一酸化二窒素の導入量を減らした後に、プラズマを発生させて厚さ２０ｎｍのシリコン酸化膜上層界面層３ｃを形成することにより、シリコン酸化膜上層界面層３ｃは酸素欠損シリコン酸化膜となる。
【００２５】
この工程２により、シリコン酸化膜全体として厚さ１００ｎｍのシリコン酸化膜３を形成する。
【００２６】
このように、実施形態１の薄膜トランジスタにおけるシリコン酸化膜３の形成では、シリコン窒化膜２並びにシリコン酸化膜３を形成するシリコン酸化膜下層界面層３ａ、シリコン酸化膜バルク層３ｂ、及びシリコン酸化膜上層界面層３ｃとなる各薄膜層を形成する際に、下層に配置される薄膜層を形成する際の原料ガス（ガス種）を所定量残した（導入した）状態で、次の薄膜層（所望の薄膜層）を形成するための原料ガスを導入しつつ順次上層の薄膜層を形成する構成となっている。すなわち、次の薄膜層を形成する際に、下層の薄膜層の形成に用いた原料ガスを完全に遮断し、製造装置のチャンバ内の原料ガスを置換することなく、次の薄膜層を形成する構成となっている。
【００２７】
この実施形態１のシリコン酸化膜３の形成工程により、シリコン酸化膜バルク層３ｂよりもシリコン酸化膜下層界面層３ａ及びシリコン酸化膜上層界面層３ｃの欠陥を少なくすることが可能となる。
【００２８】
工程３．（図４）
シリコン酸化膜上層界面層３ｃの形成後の多結晶シリコン層１０の形成では、シリコン酸化膜上層界面層３ｃの形成時の一酸化二窒素の導入を停止する。これにより、アルゴンとモノシランのみを原料ガスとし、処理温度３００〜５００℃の条件でプラズマＣＶＤ法を用い、まず、アモルファスシリコン膜を形成する。次に、形成されたアモルファスシリコン膜をエキシマレーザアニールにより多結晶シリコン膜とし、フォトリソ工程を経て所望の形状の多結晶シリコン層１０を形成する。
【００２９】
工程４．（図５）
次に、多結晶シリコン層１０を覆うように、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｓｉｌａｎｅ）にてゲート絶縁層７を形成した後、導電膜（例えば、金属薄膜）を形成し、該導電膜を所望の形状に加工してゲート領域８を形成する。次に、ゲート領域８をマスクとし多結晶シリコン層１０に３ｂ族または５ｂ族のイオン打ち込みを行うことにより、ソース領域４とドレイン領域５を形成する。ただし、作製する薄膜トランジスタ（ＴＦＴ）がｎチャネルＭＯＳか、ｐチャネルＭＯＳかに応じて、打ち込みイオン種を選択すればよい。
【００３０】
ソース領域４とドレイン領域５の形成後に、３００〜５００℃でプラズマＣＶＤ法によりシリコン酸化膜からなる層間絶縁層９を形成し、該層間絶縁膜９の上面側からソース領域４及びドレイン領域５に到達する開口部を形成する。この後に、開口部を含む層間絶縁膜９の上層に導電性の薄膜を形成し、該薄膜を所望の形状に成形することにより、ソース領域４と電気的に接続される電極１１であるソース電極と、ドレイン領域５に電気的に接続される電極１１であるドレイン電極とが形成され、図１に示す薄膜トランジスタが形成される。
【００３１】
〈効果の説明〉
このように形成された実施形態１の薄膜トランジスタでは、シリコン酸化膜下層界面層を形成する際に、下層に形成されるシリコン窒化膜の原料ガスと共に一酸化二窒素とアルゴンとが導入された状態で形成されるので、シリコン酸化下層界面層はシリコン酸窒化膜となる。同様に、シリコン酸化膜上層界面層を形成する際には、下層に形成されるシリコン酸化膜バルク層の原料ガスである一酸化二窒素とアルゴンとの内で、一酸化二窒素の導入量を減らした後に形成されるので、シリコン酸化上層界面層は酸素欠損シリコン酸化膜となる。
【００３２】
これにより、シリコン酸化膜バルク層よりもシリコン酸化膜下層界面層及びシリコン酸化膜上層界面層の欠陥を少なくすることができ、その結果として、薄膜トランジスタのしきい値電圧Ｖｔｈのバラつきを低減できる。
【００３３】
次に、図６に従来の薄膜トランジスタにおけるシリコン酸化膜中の膜中欠陥（不対電子）の評価結果を示す図を、図７に本発明の実施形態１の薄膜トランジスタにおけるシリコン酸化膜中の膜中欠陥（不対電子）の評価結果を示す図を示し、以下、図６及び図７に基づいて従来のシリコン酸化膜中の膜中欠陥と実施形態１のシリコン酸化膜中の膜中欠陥について説明する。ただし、図６及び図７における膜中欠陥の評価は、シリコン酸化膜中の欠陥として不対電子を周知の電子スピン共鳴法（以下、ＥＳＲと記す）により評価したものである。すなわち、評価対象は３個の酸素原子が結合しているシリコン原子上の不対電子で、Ｅγ’中心と呼ばれる欠陥である。また、膜中のＥγ’中心の分布を調べるため、上層の膜を順にエッチングにより除去しながら、ＥＳＲを測定した。
【００３４】
従来の薄膜トランジスタにおけるシリコン酸化膜の形成では、基板となる透明基板上にシリコン窒化膜を形成した後、シリコン酸化膜を形成するガス種を導入し、十分にチャンバ内がシリコン酸化膜の原料ガスで置換された後、プラズマを発生させて成膜したものである。同様に、シリコン酸化膜の形成が終了した後も、アモルファスシリコン層を形成するためのガスを導入し、十分にチャンバ内がアモルファスシリコンの原料ガスで置換がなされた後、アモルファスシリコンの成膜を開始した。このとき、シリコン酸化膜の上下すなわちシリコン酸化膜を間に挟む界面層は形成しない構成となっている。
【００３５】
このような工程で形成された従来のシリコン酸化膜と前述する工程で形成された実施形態１のシリコン酸化膜とでは、図６と図７との比較から明らかなように、膜厚方向に対する欠陥密度の分布に大きな差があることが分かる。
【００３６】
すなわち、図６に示す従来のシリコン酸化膜では、点線で示す膜厚と欠陥量とのグラフ６２がほぼ比例しており、実線で示すグラフ６１から明らかなように、膜中に均一に欠陥が存在していることが分かる。一方、図７に示す実施形態１の構成のシリコン酸化膜３では、点線で示すバルク層（シリコン酸化膜バルク層３ｂ）における膜厚と欠陥量とのグラフ７２よりも、シリコン酸化膜３を形成する上下界面層（シリコン酸化膜下層界面層３ａ及びシリコン酸化膜上層界面層３ｃ）における点線でしめすグラフ７３の方がグラフの傾きが緩やかになっており、実線で示すグラフ７１から明らかなように、シリコン酸化膜バルク層３ｂに比べて欠陥が少なくなっている。
【００３７】
また、前述の各シリコン酸化膜を備えるＴＦＴのトランジスタ特性を調べたところ、界面層（シリコン酸化膜下層界面層３ａ及びシリコン酸化膜上層界面層３ｃ）を設けずに作製したＴＦＴの方が、界面層を設けて作製したＴＦＴよりも基板面内のバラつきが大きかった。
【００３８】
以上のことより、バルク層（シリコン酸化膜バルク層３ｂ）よりも欠陥の少ないシリコン酸化膜下層界面層３ａ及びシリコン酸化膜上層界面層３ｃを設けることにより、ＴＦＴのしきい値電圧Ｖｔｈのバラつきを低減できることが明らかとなった。
【００３９】
特に、量産プロセスでは、常に膜形成パラメータが変動したり、面内での均一性が確保できなかったりする可能性がある。これに対して、シリコン酸化膜下層界面層３ａ及びシリコン酸化膜上層界面層３ｃからなる界面層を設けることにより、成膜パラメータの変動や、不均一性に対して特性変動の少ないＴＦＴを供給できることを発見した。
【００４０】
このように、ガラス基板とＴＦＴとの間に形成する下地絶縁層であるシリコン窒化膜とシリコン酸化膜の構造とその製造方法を工夫することにより、薄膜トランジスタのしきい値電圧Ｖｔｈのバラつきを抑制することが可能となる。特に、トップゲート型の低温多結晶シリコンＴＦＴを作製する場合、ガラス基板から膜中へのＮａ（ナトリウム）等の可動イオンの拡散を抑制するためにシリコン窒化膜（ＳｉＮ膜）を形成する必要がある。しかしながら、シリコン窒化膜（ＳｉＮ膜）は多結晶シリコン層（Ｓｉ膜）との界面に界面準位を形成するため、シリコン窒化膜（ＳｉＮ膜）の上層にシリコン酸化膜（ＳｉＯ２膜）を形成し、その上層に薄膜トランジスタの能動層としての多結晶シリコン層（Ｓｉ膜）を形成することにより、可動イオンの拡散と界面準位を抑制した薄膜トランジスタＴＦＴの形成ができる。
【００４１】
ここまででは成膜時のチャンバ内雰囲気の不均一が原因で生じる基板面内の膜質バラつきによる薄膜トランジスタＴＦＴのしきい値電圧Ｖｔｈバラつきは解消できない。例えば、下地絶縁層（下地保護層）となるシリコン窒化膜やシリコン酸化膜を形成する際のＣＶＤプロセスにおいて、真空チャンバ内の原料ガスや基板温度等の面内バラつきがしきい値電圧Ｖｔｈの面内バラつきの原因となる。一方、本発明者は、膜中の欠陥解析を行いシリコン酸化膜／シリコン窒化膜／ガラス基板の構造において、シリコン酸化膜中のシリコンの不対電子（Ｅγ’中心と呼ぶ）の挙動を解析し、界面でのＥγ’中心を制御することにより、面内のＴＦＴ特性のバラつきを抑制できることを発見した。従って、シリコン酸化膜の、シリコン層／シリコン酸化膜層の界面、およびシリコン酸化膜／シリコン窒化膜の界面の欠陥量を膜中よりも少なくすることで、薄膜トランジスタのしきい値電圧Ｖｔｈ特性バラつきを抑制する。これは膜中よりも界面の欠陥がより敏感にＴＦＴ特性に影響を与えるためであり、界面付近の欠陥の絶対量を減らすことにより、特性のバラつきを小さくすることができるからである。
【００４２】
一方、下地シリコン酸化膜の役割は先述したとおりシリコン窒化膜と多結晶シリコン層との間の界面準位の抑制にある。界面準位抑制効果を確保しつつ、液晶パネル等にした際に光学的特性を維持するために、下地シリコン酸化膜３は５０〜１００ｎｍ程度の膜厚が望ましい。特に、シリコン酸化膜下層界面層３ａの膜厚は５〜３０ｎｍ程度が適当である。これはシリコン酸化膜３全体の膜厚を著しく増加させること無く、また界面準位抑制の効果を失わずにシリコン酸化膜下層界面層の欠陥（Ｅγ’）を抑制できる効果を得ることが可能となるからである。同様に、シリコン酸化膜上層界面層３ｃの膜厚も５〜３０ｎｍ程度が適当である。
【００４３】
〈実施形態２〉
実施形態２の薄膜トランジスタは実施形態１の薄膜トランジスタにおけるシリコン酸化膜の構成及びその形成方法が異なるものである。すなわち、実施形態１の薄膜トランジスタでは、シリコン酸化膜下層界面層、シリコン酸化膜バルク層、及びシリコン酸化膜上層界面層の各薄膜層を形成中における原料ガスの濃度は変化させない構成とした。これに対して、実施形態２では、シリコン酸化膜下層界面層、シリコン酸化膜バルク層、及びシリコン酸化膜上層界面層の各薄膜層を形成中の原料ガスの濃度を変化させながら形成した点が異なる。
【００４４】
このため、実施形態２の薄膜トランジスタの製造方法は実施形態の工程２が異なるのみとなり、その説明図は図３と同様となる。従って、以下詳細では、図３に基づいて、実施形態２の薄膜トランジスタの製造方法及びその構成を説明する。
【００４５】
実施形態２の薄膜トランジスタの製造方法では、実施形態１と同様に、ガラス基板１上に、周知のプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用い、原料ガスとして窒素とアンモニアとを用い、厚さ１５０ｎｍの窒化シリコン膜２を形成する。
【００４６】
次に、シリコン窒化膜２の形成後、徐々に窒素とアンモニアの流量を連続的に減らすと共に、一酸化窒素とアルゴンの流量を徐々に連続的に増やしながらプラズマを発生させることにより、シリコン酸化膜下層界面層３ａを形成する。このシリコン酸化膜下層界面層３ａの形成時において、成膜速度が大きいと基板面内バラつきが大きくなるため、成膜速度が小さくなるようにプラズマのパワー調整を行う。また、シリコン酸化膜下層界面層３ａが２０ｎｍとなる時に、窒素ガスとアンモニアの導入が停止するように、当該窒素ガスとアンモニアの流量の減らす割り合い（減少速度）を調整される。
【００４７】
このシリコン酸化膜下層界面層３ａの形成後、続けて一酸化窒素、アルゴン、及びモノシランでシリコン酸化膜バルク層３ｂを厚さ６０ｎｍで形成する。この後に、徐々に一酸化二窒素の導入量を連続的に減らしながら、厚さ２０ｎｍのシリコン酸化膜上層界面層３ｃを形成することにより、厚さが１００ｎｍのシリコン酸化膜３が形成される。
【００４８】
このシリコン酸化膜３の形成の後に、実施形態１の工程３と同様にして、アルゴンとモノシランのみを原料ガスとして、アモルファスシリコン層を形成し、アモルファスシリコン膜をエキシマレーザアニールにより多結晶シリコン膜とし、フォトリソ工程を経て所望形状の多結晶シリコン層１０が形成される。
【００４９】
この後に、実施形態１の工程４と同様にして、多結晶シリコン層１０を覆うように、ＴＥＯＳにてゲート絶縁層７を形成し、所望の形状に加工してゲート領域８を形成する。次に、多結晶シリコン層１０に３ｂ族または５ｂ族のイオン打ち込みを行い、ソース領域４とドレイン領域５を形成した後に、プラズマＣＶＤ法によりシリコン酸化膜からなる層間絶縁層９を形成する。次に、該層間絶縁膜９の上面側からソース領域４及びドレイン領域５に到達する開口部を形成した後に、開口部を含む層間絶縁膜９の上層に導電性の薄膜を形成し、所望の形状のソース電極とドレイン電極とを形成することにより、実施形態２の薄膜トランジスタが形成される。
【００５０】
この実施形態２の薄膜トランジスタのシリコン酸化膜下層界面層３ａでは連続的に組成がＳｉＮからＳｉＯ２へと、シリコン酸化膜上層界面層３ｃではＳｉＯ２からＳｉＯ２−δ（０＜δ＜２）を経てＳｉへと組成が変化している。これら組成傾斜を持つ界面層を設けることにより、原子結合上の歪みが少なくなるので、実施形態１の薄膜トランジスタと同様に、膜中の未結合手による欠陥（不対電子）の発生が抑制され、しきい値電圧Ｖｔｈの変動の少ない薄膜トランジスタＴＦＴの形成が可能となる。
【００５１】
〈実施形態３〉
本発明の実施形態３においては本発明の実施形態１、２の薄膜トランジスタを用いた液晶表示装置について説明する。図８は本発明の実施形態１の薄膜トランジスタを用いた液晶表示装置の概略構成を説明するための平面図である。ただし、本願発明の薄膜トランジスタの適用範囲は液晶表示装置に限定されることはない。例えば、透明基板上に複数の発光素子をマトリクス状に形成した有機ＥＬ表示装置等の他の表示装置における薄膜トランジスタにも適用可能である。
【００５２】
図１に示す実施形態３の液晶表示装置は、画素電極等が形成される第１基板（ＴＦＴ側基板）８１と、該第１基板８１に対向して配置されカラーフィルタ（着色層）等が形成される第２基板（対向基板）８２と、該第１基板８１と第２基板８２とで挟持される図示しない液晶層とで液晶表示パネルが構成され、該液晶表示パネルと光源となる図示しないバックライトユニットとを組み合わせることにより、液晶表示装置ができる。第１基板８１と第２基板８２との固定（固着）及び２枚の基板８１、８２で挟持される液晶の封止は、表示領域８３の周辺に形成されるシール材８４で固定され、液晶も封止される構成となっている。なお、以下の説明では、液晶表示パネルの説明においても、液晶表示装置と記す。
【００５３】
第１基板８１及び第２基板８２としては、透明基板である周知のガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。
【００５４】
また、実施形態３の液晶表示装置では、薄膜トランジスタ８５として実施形態１の薄膜トランジスタを用いており、図中下部の第１基板８１上に映像信号駆動回路（ドレインドライバ）８６が形成されており、図中左側の第１基板８１上に走査信号駆動回路（ゲートドライバ）８７が形成される構成となっている。なお、以下の説明においては、ドレインドライバ８６とゲートドライバ８７とを特に区別する必要がない場合には、単に駆動回路（ドライバ）と略記する。
【００５５】
図１に示すように実施形態３の液晶表示装置では、第１基板８１の液晶側の面であって表示領域８３内には、図中Ｘ方向に延在しＹ方向に並設される走査線（ゲート線）８８が形成されている。また、図中Ｙ方向に延在しＸ方向に並設される映像信号線（ドレイン線）８９が形成されている。
【００５６】
ドレイン線８８とゲート線８９とで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は表示領域８３内においてマトリックス状に配置される構成となる。一方、第２基板８２側の画素の領域には、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のいずれかの図示しないカラーフィルタが形成される構成となっている。また、第２基板８２には、ゲート線８８の延在方向のブラックマトリクスと配向膜とが形成される構成となっている。
【００５７】
また、各画素は例えば図８中丸印Ａの部分において、その拡大図Ａ’に示すように、ゲート線８８からの走査信号によってオンされる薄膜トランジスタ８５と、このオンされた薄膜トランジスタ８５を介してドレイン線８９からの映像信号が供給される画素電極９０と、コモン線９１に接続され映像信号の電位に対して基準となる電位を有する基準信号が供給される共通電極９２とを備えている。画素電極９０と共通電極９２との間には、第１基板８１の面に平行な成分を有する電界が生じ、この電界によって液晶の分子を駆動させるようになっている。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られ、このような液晶への電界の印加の特異性から、ＩＰＳ方式、あるいは横電界方式と称される。
【００５８】
また、実施形態３では、各ドレイン線８９及び各ゲート線８８はその端部においてシール材８４を越えてそれぞれ延在され、ドレインドライバ８６又はゲートドライバ８７にそれぞれ接続される構成となっている。ドレインドライバ８６やゲートドライバ８７には、電極端子９３に接続される図示しないフレキシブルプリント基板を介して、これらドレインドライバ８６及びゲートドライバ８７の駆動信号を含む制御信号が入力される。
【００５９】
なお、拡大図Ａ’に示す共通電極９２の構成では、前述する構成に限定されることはなく、例えばＸ軸方向に隣接配置される画素の共通電極９２が直接に接続されるように当該共通電極９２を形成し、Ｘ軸方向の左右（第１基板８１の端部）の一端から、又は両側からコモン線９１を介して基準信号を入力する構成でもよい。
【００６０】
このように形成される液晶表示装置では、薄膜トランジスタ８５が第１基板８１の液晶側にマトリクス状に配置される構成となるが、各薄膜トランジスタ８５のしきい値電圧Ｖｔｈの基板内におけるバラつきを低減させることができるので、表示むら等の表示品質の低下を防止でき、表示不良となる液晶表示装置を大幅に低減できる。
【００６１】
ただし、実施形態２の薄膜トランジスタを用いた場合も、実施形態３の液晶表示装置と同様の構成となるので、実施形態３と同じ効果を得ることができる。
【００６２】
なお、実施形態１、２ではトップゲート型の薄膜トランジスタのシリコン酸化膜に本願発明を適用した場合について説明したが、これに限定されることはなく、ボトムゲート型の薄膜トランジスタのゲート酸化膜に本願発明を適用してもよい。
【００６３】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００６４】
１……ガラス基板、２……シリコン窒化膜、３……シリコン酸化膜
３ａ……シリコン酸化膜下層界面層、３ｂ……シリコン酸化膜バルク層
３ｃ……シリコン酸化膜上層界面層、４……ソース領域、５……ドレイン領域
６……チャネル領域、７……ゲート絶縁層、８……ゲート領域、９……層間絶縁層
１０……多結晶シリコン層、１１……電極、８１……第１基板、８２……第２基板
８３……表示領域、８４……シール材、８５……薄膜トランジスタ
８６……映像信号駆動回路、８７……走査信号駆動回路、８８……ゲート線
８９……映像信号線、９０……画素電極、９１……コモン線、９２……共通電極
９３……電極端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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