(57)【要約】【課題】  高速動作が可能な半導体メモリを提供する。【解決手段】  行列状に配置されたメモリセルは、データ（電荷）を蓄積することができる蓄積領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である。ローカルビット線に共通接続された隣接する２つのメモリセルには、同一のデータが蓄積される。好ましくは、当該隣接する２つメモリセルのデータが同時に読出され、着込まれ、また消去される。例えば、メモリセルMC14、MC15が同時に読出されるとき、ローカルビット線LBLd2がドレインとして機能し、ローカルビット線LBLs1、LBLs2がソースとして機能する。【選択図】  図４
2011227960.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルであって、各メモリセルは、第１導電型の半導体領域内に形成された第２導電型の第１および第２の拡散領域を含み、さらに各メモリセルはデータを蓄積することができる蓄積領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、前記メモリセルアレイと、
メモリセルアレイの行方向に延び、かつ各メモリセルのゲートに電気的に接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第１のビット線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のビット線と、
アドレス情報に基づき複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルのデータを同時に読出す読出し手段とを有し、
前記隣接する２つのメモリセルはそれぞれ同一のデータを蓄積領域に蓄積し、かつ隣接する２つのメモリセルのデータは１ビットの情報を表す、半導体メモリ。
【請求項２】
前記読出し手段は、第１のビット線に第１の読出し電圧を印加し、前記隣接する２つのメモリセルにそれぞれ接続された第２のビット線に第２の読出し電圧を印加する、請求項１に記載の半導体メモリ。
【請求項３】
第２の読出し電圧は、グランドである、請求項２に記載の半導体メモリ。
【請求項４】
前記読出し手段は、第１のビット線に電気的に接続され、前記隣接するメモリセルによって表される１ビットの情報を感知する感知手段を含む、請求項１ないし３いずれか１つに記載の半導体メモリ。
【請求項５】
前記感知手段は、第１のビット線に共通接続された隣接する２つの参照用メモリセルを含み、一方の参照用メモリセルにはアクセス時にオフとなるデータが蓄積され、他方の参照用メモリセルにはアクセス時にオンとなるデータが蓄積され、
前記感知手段は、前記隣接する２つのメモリセルを流れる電流によって検出された電圧と、前記隣接する２つの参照用メモリセルを流れる電流によって検出された基準電圧とを比較することにより１ビットの情報を感知する、請求項４に記載の半導体メモリ。
【請求項６】
半導体メモリはさらに、アドレス情報に基づき複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルにデータを同時に書込む書込み手段を含む、請求項１ないし５いずれか１つに記載の半導体メモリ。
【請求項７】
前記書込み手段は、第１のビット線に第１の書込み電圧を印加し、前記隣接する２つのメモリセルにそれぞれ接続された第２のビット線に第２の書込み電圧を印加する、請求項６に記載の半導体メモリ。
【請求項８】
前記第２の書込み電圧は、グランドである、請求項７に記載の半導体メモリ。
【請求項９】
半導体メモリはさらに、複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルにデータを同時に消去する消去手段を含む、請求項１ないし８いずれか１つに記載の半導体メモリ。
【請求項１０】
前記消去手段は、第１のビット線に第１の消去電圧を印加し、前記隣接する２つのメモリセルにそれぞれ接続された第２のビット線に第２の消去電圧を印加する、請求項９に記載の半導体メモリ。
【請求項１１】
前記第２の消去電圧は、グランドである、請求項１０に記載の半導体メモリ。
【請求項１２】
行列状に配置された複数のメモリセルであって、各メモリセルは、第１導電型の半導体領域内に形成された第２導電型の第１および第２の拡散領域を含み、さらに各メモリセルは電荷を蓄積することができる蓄積領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、前記メモリセルアレイと、
メモリセルアレイの行方向に延び、かつ各メモリセルのゲートに電気的に接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第１のビット線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のビット線と、
アドレス情報に基づき、選択されたワード線に関連しかつ第１のビット線に共通接続された隣接する２つのメモリセルを選択する選択手段と、
前記選択手段によって選択された隣接する２つのメモリセルからのデータの読出し、データの書込みおよびデータの消去のいずれかを実行する制御手段と、
を有する半導体メモリ。
【請求項１３】
前記制御手段は、選択されたワード線、選択された第１のビット線および選択された第２のビット線に所定の電圧を印加する、請求項１２に記載の半導体メモリ。
【請求項１４】
前記隣接する２つのメモリセルは、１ビットの情報を表す、請求項１２または１３に記載の半導体メモリ。
【請求項１５】
行列状に配置された複数のメモリセルであって、各メモリセルは、第１導電型の半導体領域内に形成された第２導電型の第１および第２の拡散領域を含み、さらに各メモリセルはデータを蓄積することができる蓄積領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、前記メモリセルアレイと、
メモリセルアレイの行方向に延び、かつ各メモリセルのゲートに電気的に接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第１のビット線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のビット線と、
複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルのデータを同時に読出す読出し手段とを有し、
前記隣接する２つのメモリセルはそれぞれ異なるデータを蓄積領域に蓄積し、かつ隣接する２つのメモリセルのデータは１ビットの情報を表す、半導体メモリ。
【請求項１６】
前記読出し手段は、前記隣接する２つのメモリセルにそれぞれ接続された第２のビット線の電位を感知し、感知結果から１ビット情報を判別する感知手段を含む、請求項１５に記載の半導体メモリ。
【請求項１７】
前記感知手段は、第１のビット線をプリチャージする回路を含む、請求項１６に記載の半導体メモリ。
【請求項１８】
前記感知手段は、前記隣接する２つのメモリセルに蓄積されたデータの組合せに基づき１ビット情報を判別する、請求項１５ないし１７いずれか１つに記載の半導体メモリ。
【請求項１９】
前記読出し手段は、前記隣接する２つのメモリセルに同一のデータが蓄積されているか否かを判定する判定手段を含み、当該判定結果に基づき読出したデータを出力する、請求項１８に記載の半導体メモリ。
【請求項２０】
前記同一のデータは、前記隣接するメモリセルの電荷が消去されたときのデータである、請求項１９に記載の半導体メモリ。
【請求項２１】
行列状に配置された複数のメモリセルであって、各メモリセルは、第１導電型の半導体領域内に形成された第２導電型の第１および第２の拡散領域を含み、さらに各メモリセルはデータを蓄積することができる蓄積領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、前記メモリセルアレイと、
メモリセルアレイの行方向に延び、かつメモリセルのゲートに電気的に接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第１のビット線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のビット線と、
各第１のビット線に共通接続される隣接する２つのメモリセルのうちの一方のメモリセルがオフするように当該一方のメモリセルにデータをセットする手段と、
アドレス情報に基づき複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルのうちの他方のメモリセルのデータを読出す読出し手段と、
を有する半導体メモリ。
【請求項２２】
半導体メモリはさらに、アドレス情報に基づき複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルのうちの他方のメモリセルにデータを書込む書込み手段を含む、請求項２１に記載の半導体メモリ。
【請求項２３】
半導体メモリはさらに、アドレス情報に基づき複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルのうちの他方のメモリセルのデータを消去する消去手段を含む、請求項２１または２２に記載の半導体メモリ。
【請求項２４】
メモリセルは、ゲートとシリコン基板表面との間に電荷をトラップする誘電体層を有するトラップ型のトランジスタから構成される、請求項１ないし２３いずれか１つに記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ（半導体記憶装置）に関し、特に、仮想接地方式の不揮発性半導体メモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリとして、電気的にプログラムすることができるＥＰＲＯＭや、電気的なプログラムおよび消去をすることができるＥＥＰＲＯＭが知られている。また、ＥＥＰＲＯＭをさらに進化させ、データの一括消去等を可能にしたフラッシュ型ＥＥＰＲＯＭが広く実用化されている。フラッシュ型ＥＥＰＲＯＭ（以下、フラッシュメモリという）には、大別して、ＮＡＮＤ型とＮＯＲ型が存在する。ＮＡＮＤ型のフラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリングからなるメモリセルアレイを有する。このフラッシュメモリは、ＮＡＮＤストリングに対してビット線コンタクトを形成するため、事実上、１ビット当たりのメモリセルの占有面積を削減することができ、集積度の高いメモリセルアレイを実現することができる。このようなＮＡＮＤ型のフラッシュメモリは、主として大容量のデータを記憶する記憶装置に利用される。
【０００３】
他方、ＮＯＲ型のフラッシュメモリは、ビット線とソース線との間に１つのメモリセルを配置する構成であるため、１つのメモリセルへのランダムアクセスが可能となる反面、メモリセル毎にコンタクトを取る必要があるため、ＮＡＮＤ型に比べると１ビット当たりのメモリセルの占有面積が大きくなる。ＮＯＲ型のフラッシュメモリは、高速なランダムアクセスが可能でありかつ低消費電力であるという利点を活かして、主として携帯電話等の電子機器のプログラムメモリなどに利用される。
【０００４】
ＮＯＲ型のフラッシュメモリでは、その集積度の向上を図るために、仮想接地方式や多値方式を採用している。典型的な仮想接地方式では、メモリセルトランジスタ（以下、メモリセルという）のソース／ドレインが行方向に隣接するメモリセルのソース／ドレインと共通に形成され、それぞれの共通のソースおよびドレインがビット線として電気的に接続されている。読出しを行うとき、選択されたメモリセルのソースが接地電位に、ドレインが読出し電圧に印加され、隣接するメモリセルのソース／ドレインがフローティング状態にされ、隣接するメモリセルへのリーク電流を防止している（特許文献１、特許文献２）。
【０００５】
多値方式では、フローティングゲートまたは電荷をトラップする電荷蓄積領域への電荷を制御することでメモリセルに複数のしきい値を設定する。例えば、電荷トラップ型の多値メモリとして、特許文献３は、ミラービットタイプの不揮発性半導体メモリを開示している。この半導体メモリは、シリコン基板表面とゲート電極との間に、酸化膜−窒化膜−酸化膜のＯＮＯを形成し、酸化膜と窒化膜との界面に電荷を捕獲する。ソース／ドレインに印加する電圧を入れ替えることで、窒化膜（電荷蓄積層）のソース側、ドレイン側にそれぞれ電荷を保持させ、１つのメモリセルに２ビットの情報を記憶する。また、ゲート電極の両端近傍に分離したＯＮＯ膜を形成し、電荷を蓄積する領域を物理的に切り離す構成も提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１０００９２号公報
【特許文献２】特開平１１−１１０９８７号公報
【特許文献３】特開２００９−２８３７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献にあるような従来の不揮発性半導体メモリでは、微細化加工技術によりメモリセルのサイズが小さくなると、チャンネル長が短くなり、ゲート電極の両端近傍に電荷を蓄積することが困難になる。電荷の蓄積が正確でなくなると、読出しエラーや書込みエラーなどの原因となる。
【０００８】
図１は、従来の仮想接地方式のフラッシュメモリのメモリアレイの一部のブロックARRAY0, ARRAY1の回路図を示している。メモリセルMC0, MC1,・・・MC4のゲートには、ワード線WL00, WL01,・・・WL0n、WL10, WL11,・・・WL1nが接続され、各メモリセルのソースおよびドレインには、ローカルビット線LBL00, LBL01,・・・LBL05が接続されている。但し、ローカルビット線は、ソース／ドレインと共通の拡散領域であってもよい。ローカルビット線LBL00, LBL01,・・・LBL05は、ブロック選択トランジスタSG0,SG1を介してグローバルビット線GBL0, GBL1,・・・GBL5から分割されている。グローバルビット線GBL0, GBL1,・・・GBL5は、各ブロックのローカルビット線に対し共通に使用されるように、各ブロック上に列方向にレイアウトされる。
【０００９】
ブロックARRAY0のメモリセルMC2のデータを読出す場合、ワード線WL00が読出し電圧Ｖcgに印加され、ブロック選択トランジスタSG0がオンされ、グローバルビット線GBL3、ローカルビット線LBL03を介してメモリセルMC2のドレインに読出し電圧Ｖreadが印加される。また、グローバルビット線GBL2、ローカルビット線LBL02を介してメモリセルMC2のソースに接地電位（GND）が印加される。選択されたメモリセルMC2の一方に隣接するメモリセルMC3のソースは、グローバルビット線GBL4、ローカルビット線LBL04によってフローティング状態にされ、他方に隣接するメモリセルMC1のドレインは、グローバルビット線GBL1、ローカルビット線LBL01によってフローティング状態またはGNDにされる。メモリセルMC0のソースも同様にフローティング状態またはGNDにされ、グローバルビット線GBL4以降がフローティング状態にされる。こうして、選択されたメモリセルMC2の読出し電流が隣接するメモリセルからリークするのを防止している。
【００１０】
メモリセルMC2へデータを書込む場合、ワード線WL00にプログラム用ワード線電圧Vppが印加され、ブロック選択トランジスタSG0がオンされ、グローバルビット線GBL3、ローカルビット線LBL03を介してメモリセルMC2のドレインにプログラム電圧Vprogが印加され、グローバルビット線GBL2、ローカルビット線LBL02を介してメモリセルMC2のソースに接地電位（GND）が印加される。隣接するメモリセルMC3、MC1のソースは、読出しのときと同様にフローティング状態またはGNDにされ、グローバルビット線GBL4以降がフローティング状態にされる。
【００１１】
しかし、このようなメモリセルアレイの構成では、読出しまたは書込み対象のメモリセルに隣接するメモリセルのローカルビット線がブロック選択トランジスタSG0を介してグローバルビット線GBLに導通しているため、ローカルビット線のみならずグローバルビット線GBLをフローティングにしなければならない。ローカルビット線LBL04は、隣接するメモリセルMC3がオンしないようにプリチャージした状態からフローティング状態にする。これが幾つかのローカルビット線LBL05,LBL06,・・・においてプリチャージレベルが徐々に下がるように繰返され、最後のローカルビット線はGNDにされるが、グローバルビット線GBLは、各ブロックARRAY00,ARRAY01, ・・・に共通であるため負荷容量が大きく、プリチャージに大きな電力が必要となり、消費電力が大きくなってしまう。
【００１２】
また、図１に示すメモリセルアレイにおいて、同一ワード線上の複数のメモリセルを同時に読出す場合には、複数のグローバルビット線を介してローカルビット線に読出し電圧を印加し、かつ読出し対象のメモリセル間に挟まれたメモリセルのローカルビット線の電圧制御をグローバルビット線単位に行わなければならない。このため、読出し時や書込み時のメモリセルへのアクセス時間を短縮することや消費電力の削減をすることが難しくなってしまう。
【００１３】
本発明の目的は、上記従来の課題を解決するものであり、メモリセルへの読み書き等の動作を高速に行うことができる、半導体メモリを提供することである。
本発明のさらなる目的は、従来と比較して構成を簡易にした半導体メモリを提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る半導体メモリは、行列状に配置された複数のメモリセルであって、各メモリセルは、第１導電型の半導体領域内に形成された第２導電型の第１および第２の拡散領域を含み、さらに各メモリセルはデータを蓄積することができる蓄積領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、前記メモリセルアレイと、メモリセルアレイの行方向に延び、かつ各メモリセルのゲートに電気的に接続された複数のワード線と、メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第１のビット線と、メモリセルアレイの列方向に延び、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のビット線と、アドレス情報に基づき複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルのデータを同時に読出す読出し手段とを有し、前記隣接する２つのメモリセルはそれぞれ同一のデータを蓄積領域に蓄積し、かつ隣接する２つのメモリセルのデータは１ビットの情報を表す。
【００１５】
好ましくは前記読出し手段は、第１のビット線に第１の読出し電圧を印加し、前記隣接する２つのメモリセルにそれぞれ接続された第２のビット線に第２の読出し電圧を印加する。好ましくは第２の読出し電圧は、グランドである。さらに前記読出し手段は、第１のビット線に電気的に接続され、前記隣接するメモリセルによって表される１ビットの情報を感知する感知手段を含む。好ましくは、前記感知手段は、第１のビット線に共通接続された隣接する２つの参照用メモリセルを含み、一方の参照用メモリセルにはアクセス時にオフとなるデータが蓄積され、他方の参照用メモリセルにはアクセス時にオンとなるデータが蓄積され、前記感知手段は、前記隣接する２つのメモリセルを流れる電流によって検出された電圧と、前記隣接する２つの参照用メモリセルを流れる電流によって検出された基準電圧とを比較することにより１ビットの情報を感知する。
【００１６】
好ましくは半導体メモリはさらに、アドレス情報に基づき複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルにデータを同時に書込む書込み手段を含む。好ましくは前記書込み手段は、第１のビット線に第１の書込み電圧を印加し、前記隣接する２つのメモリセルにそれぞれ接続された第２のビット線に第２の書込み電圧を印加する。前記第２の書込み電圧は、グランドであることができる。
【００１７】
好ましくは半導体メモリはさらに、複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルにデータを同時に消去する消去手段を含む。好ましくは前記消去手段は、第１のビット線に第１の消去電圧を印加し、前記隣接する２つのメモリセルにそれぞれ接続された第２のビット線に第２の消去電圧を印加する。前記第２の消去電圧は、グランドであることができる。
【００１８】
さらに本発明に係る半導体メモリは、行列状に配置された複数のメモリセルであって、各メモリセルは、第１導電型の半導体領域内に形成された第２導電型の第１および第２の拡散領域を含み、さらに各メモリセルは電荷を蓄積することができる蓄積領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、前記メモリセルアレイと、メモリセルアレイの行方向に延び、かつ各メモリセルのゲートに電気的に接続された複数のワード線と、メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第１のビット線と、メモリセルアレイの列方向に延び、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のビット線と、アドレス情報に基づき、選択されたワード線に関連しかつ第１のビット線に共通接続された隣接する２つのメモリセルを選択する選択手段と、前記選択手段によって選択された隣接する２つのメモリセルからのデータの読出し、データの書込みおよびデータの消去のいずれかを実行する制御手段とを有する。好ましくは前記制御手段は、選択されたワード線、選択された第１のビット線および選択された第２のビット線に所定の電圧を印加する。好ましくは隣接する２つのメモリセルは１ビットの情報またはデータを表す。
【００１９】
さらに本発明に係る半導体メモリは、行列状に配置された複数のメモリセルであって、各メモリセルは、第１導電型の半導体領域内に形成された第２導電型の第１および第２の拡散領域を含み、さらに各メモリセルはデータを蓄積することができる蓄積領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、前記メモリセルアレイと、メモリセルアレイの行方向に延び、かつ各メモリセルのゲートに電気的に接続された複数のワード線と、メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第１のビット線と、メモリセルアレイの列方向に延び、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のビット線と、複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルのデータを同時に読出す読出し手段とを有し、前記隣接する２つのメモリセルはそれぞれ異なるデータを蓄積領域に蓄積し、かつ隣接する２つのメモリセルのデータは１ビットの情報を表す。
【００２０】
好ましくは前記読出し手段は、前記隣接する２つのメモリセルにそれぞれ接続された第２のビット線の電位を感知し、感知結果から１ビット情報を判別する感知手段を含む。前記感知手段は、第１のビット線をプリチャージする回路を含むことができる。前記感知手段は、前記隣接する２つのメモリセルに蓄積されたデータの組合せに基づき１ビット情報を判別することができる。
【００２１】
好ましくは半導体メモリはさらに、複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルに異なるデータを書込む書込み手段を含む。好ましくは前記読出し手段は、前記隣接する２つのメモリセルに同一のデータが蓄積されているか否かを判定する判定手段を含み、当該判定結果に基づき読出しデータを出力する。前記同一のデータは、前記隣接するメモリセルが消去されたときのデータである。
【００２２】
さらに本発明に係る半導体メモリは、行列状に配置された複数のメモリセルであって、各メモリセルは、第１導電型の半導体領域内に形成された第２導電型の第１および第２の拡散領域を含み、さらに各メモリセルはデータを蓄積することができる蓄積領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、前記メモリセルアレイと、メモリセルアレイの行方向に延び、かつメモリセルのゲートに電気的に接続された複数のワード線と、メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第１のビット線と、メモリセルアレイの列方向に延び、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のビット線と、各第１のビット線に共通接続される隣接する２つのメモリセルのうちの一方のメモリセルがオフするように当該一方のメモリセルにデータをセットする手段と、アドレス情報に基づき複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルのうちの他方のメモリセルのデータを読出す読出し手段とを有する。
【００２３】
好ましくは半導体メモリはさらに、アドレス情報に基づき複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルのうちの他方のメモリセルにデータを書込む書込み手段を含む。好ましくは半導体メモリはさらに、アドレス情報に基づき複数のワード線、複数の第１のビット線および複数の第２のビット線の選択を制御し、第１のビット線に共通接続された隣接する２つのメモリセルのうちの他方のメモリセルのデータを消去する消去手段を含む。好ましくは本発明のメモリセルは、ゲートとシリコン基板表面との間に電荷をトラップする誘電体層を有するトラップ型のトランジスタから構成される。
【発明の効果】
【００２４】
本発明によれば、従来の半導体メモリと比較して、低消費電力、高速アクセスが可能な半導体メモリを提供することができる。
【図面の簡単な説明】
【００２５】
【図１】従来の仮想接地方式の不揮発性半導体メモリの一部のブロックの回路構成を示す図である。
【図２】本発明の実施例に係る不揮発性半導体メモリの全体構成を示すブロック図である。
【図３】本発明の実施例に係る不揮発性半導体メモリのメモリセルアレイの回路構成を示す図である。
【図４】本発明の第１の実施例に係る不揮発性半導体メモリの動作を説明する図であり、メモリセルMC14、MC15を同時に読み出すときの例を示している。
【図５】第１の実施例のセンス回路の一例を示す図である。
【図６】図５のセンス回路によるノードNの読出し波形例を示す図である。
【図７】第１の本実施例の他のセンス回路の一例を示す図である。
【図８】本発明の第２の実施例に係る不揮発性半導体メモリの動作を説明する図である。
【図９】第２の実施例の読出し動作を説明する図である。
【図１０】第２の実施例の他の読出し動作を説明する図であり、メモリセルMC13、MC14を読出すときの動作を説明する図である。
【図１１】第２の実施例の読出し動作時のタイミングチャートを示す図である。
【図１２】第２の実施例の他の読出し動作を説明する図である。
【図１３】第２の実施例の他の読出し動作を説明する図であり、メモリセルMC12、MC13、MC14、MC15を読み出すときの動作を説明する図である。
【図１４】図１３に示す第２の実施例の読出し動作時のタイミングチャートを示す図である。
【図１５】本発明の第３の実施例に係る不揮発性半導体メモリの動作を説明する図である。
【図１６】第３の実施例の読出し動作時のタイミングチャートを示す図である。
【発明を実施するための形態】
【００２６】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態では、仮想接地方式の不揮発性半導体メモリを例示する。なお、図面は、発明の説明を容易にするために描かれており、図面に示された各部のスケールは、実際のデバイスのスケールと必ずしも一致しないことに留意すべきである。
【実施例】
【００２７】
図２は、本発明の実施例に係る不揮発性半導体メモリの要部の構成を示すブロック図である。本実施例に係る不揮発性半導体メモリ１０は、好ましくは単一のシリコン基板上に、メモリセルアレイ１００、アドレスバッファ１１０、選択ゲート１２０、ワード線デコーダ１３０、Ｙデコーダ１４０、入出力回路１５０、および読み書き制御回路１６０などの回路素子を含んで構成される。各部は、アドレス、データ、制御信号等を送受可能な内部バス等によって接続される。なお、図２には、主要な構成を示しており、電圧生成回路等は省略してある。
【００２８】
メモリセルアレイ１００は、複数のセクタ（またはブロック）１、２、・・・セクタｐに分割され、各セクタには、複数のメモリセルアレイが行列状に配列され、１つのセクタは、ｎページ×ｍ×２ビットから構成される。各セクタ内の各行方向のメモリセルのゲートは、ワード線WL_00,WL_01,・・・WL_0ｎ、WL_10,WL_11,・・・WL_1ｎ、・・・、WL_p0,WL_p1,・・・WL_pｎにそれぞれ接続され、列方向のメモリセルのソースは、後述するように（図３を参照）、ソース側のローカルビット線LBLs0、LBLs1、・・・LBLsmに接続され、列方向のメモリセルのドレインは、ドレイン側のローカルビット線LBLd0、LBLd1、・・・LBLdmに接続される。ローカルビット線LBLs0、LBLs1、・・・LBLsmは、第１および第２の選択トランジスタTRs0、TRs1・・・TRsmを介して第１および第２のグローバルソース線GARVSS_0、GARVSS_1に接続される。また、ドレイン側のローカルビット線LBLd0、LBLd1、・・・LBLdmは、ビット線選択トランジスタTRd0、TRd1・・・TRdmを介してグローバルビット線GBL0、GBL1,GBL2・・・GBLｍに接続される。
【００２９】
アドレスバッファ１１０は、図示しないアドレスバスADDBUSから供給されるアドレスデータを受け取り、列アドレスデータを、選択ゲート１２０およびＹデコーダ１４０に提供する。選択ゲート１２０は、列アドレスデータをデコードし、デコード結果に基づき第１および第２の選択トランジスタTRs0、TRs1・・・TRsmのゲートに接続された第１および第２の選択信号SELS_0、SELS_1、・・・SELS_7の動作電圧を選択する。また、選択ゲート１２０は、デコード結果に基づきビット線選択トランジスタTRd0、TRd1・・・TRdmのゲートに接続された選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3の動作電圧を選択する。さらに選択ゲート１２０は、第１および第２のグローバルソース線GARVSS_0、GARVSS_1の動作電圧を、読み書き制御回路１６０からの制御信号に応じて制御する。第１および第２の選択信号SELS_0、SELS_1、・・・SELS_7、および第１および第２のグローバルソース線GARVSS_0、GARVSS_1、選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3は、行方向（Ｘ方向）に即ちワード線と平行に延びる。
【００３０】
Ｙデコーダ１４０は、列アドレスデータをデコードし、デコード結果に基づきグローバルビット線GBL_0、GBL_1、・・・GBL_ｍを選択する。また、選択されたグローバルビット線GBLには、読み書き制御回路１６０の制御信号に従い、読出し、プログラム（書込み）、消去などの動作に応じて読出し電圧、プログラム電圧、消去電圧などの種々の電圧が適宜印加される。
【００３１】
ワード線デコーダ１３０は、アドレスバッファ１１０から行アドレスデータを受け取り、デコード結果に基づきいずれかのセクタを選択し、かつ選択されたセクタ内のワード線WLを選択する。選択されたワード線には、読み書き制御回路１６０からの制御信号S1に従い、読出し電圧、プログラム（書込み）電圧、消去電圧などが供給される。なお、セクタ内のメモリセルのデータをすべて消去する場合には、セクタ内の全てのワード線が選択される。
【００３２】
入出力回路１５０は、図示しないデータバスDATABUSに接続され、メモリセルアレイから読み出されたデータを出力したり、受け取ったデータをメモリセルに書き込む。さらにデータバスからのコマンドは、読み書き制御回路１６０によって解読され、読み書き制御回路１６０は、内部バスまたは制御信号S1等を介してワード線デコーダ１３０、選択ゲート１２０およびＹデコーダ１４０の動作を制御し、選択されたワード線WL、選択されたグローバルビット線GBL、選択信号SELS_0〜SELS_7、SSEL_0〜SSEL_3、第１および第２のグローバルソース線GARVSS_0、GARVSS_1の電圧等を制御する。また、読み書き制御回路１６０は、メモリセルから読み出したデータを感知するためのセンス回路や、読出し電圧、プログラム電圧、消去電圧、行選択電圧、ドレイン電圧Vddなど種々の電圧を生成するための電圧生成回路を含むことができる。
【００３３】
図３は、図２に示すメモリセルアレイの回路構成を示す図である。図に示すメモリセルアレイは、１つのセクタ内の一部を示している。１つのメモリセルは、好ましくはｐ型のシリコン基板、またはｐ型のウェルを含み、そのようなｐ型の半導体領域内にｎ型の拡散領域からなるソース、ドレインが形成される。基板表面上には、電荷をトラップするための蓄積領域として機能することができる酸化膜−窒化膜−酸化膜（ＯＮＯ）が形成され、その上に導電性のポリシリコンまたは金属から成るゲート電極が形成される。メモリセルは、好ましくはソース／ドレイン間に電流が流されたときに生じるホットエレクトロンをＯＮＯ膜にトラップすることでデータをプログラムすることができる。但し、それ以外にも、ファウラーノルドハイム（ＦＮ）トンネリングにより電荷をＯＮＯ膜にトラップさせてもよい。トラップされた電荷は、例えばＦＮトンネリングやホットホール注入により消去することができる。なお、メモリセルに蓄積されたデータとは、蓄積領域に電荷が蓄積された状態のみならず、蓄積領域に電荷が蓄積されていない状態（電荷が消去された状態またはプログラムされていない状態）をも含む。
【００３４】
各メモリセルは、行列状に配置され、１つのメモリセルのソースは、行方向に隣接する一方のメモリセルのソースと共通に形成され、当該１つのメモリセルのドレインは、行方向に隣接する他方のメモリセルのドレインと共通に形成される。列方向のメモリセルのドレインは、列方向に延びるドレイン側のローカルビット線LBLd0、LBLd1、・・・LBLd7に電気的に接続され、各ソースは、ソース側の第１のローカルビット線LBLs0、LBLs２、LBLs4、LBLs6と第２のローカルビット線LBLs1、LBLs3、LBLs5、LBLs7に交互に電気的に接続される。好ましくは、ローカルビット線LBLd0、LBLd1、・・・LBLd7、第１および第２のローカルビット線LBLs0、LBLs1、・・・LBLs7は、ソース／ドレインと同様に、基板内の埋め込み拡散領域によって構成される。但し、ローカルビット線を基板上に配線された導電層によって構成するようにしてもよい。このように構成されたメモリアレイは、仮想接地方式で動作される。図３には、上記したように、８本のローカルビット線LBLd0、LBLd1、・・・LBLd7、第１のローカルビット線LBLs0、LBLs２、LBLs4、LBLs6、および第２のローカルビット線LBLs1、LBLs3、LBLs5、LBLs7が例示されるが、これらはセクタ内の一部であることに留意すべきであり、１つのセクタ内に、これ以上の本数の各ローカルビット線を含ませることができる。ここでは、説明の便宜上、図３に示された参照符号を用いて説明する。
【００３５】
行方向の各メモリセルのゲートは、それぞれワード線WL_0、WL_1、・・・WL_4・・・WL_nに接続される。ローカルビット線LBLd0は、例えばメモリセルMC10、MC11の共通のドレインに接続されるように列方向に延在し、ローカルビット線LBLd1は、メモリセルMC12、MC13の共通のドレインに接続されるように列方向に延在し、同様に、ローカルビット線LBLd2、LBLd3・・・LBLd7がメモリセルの共通のドレインに接続されるように列方向に延在する。ローカルビット線LBLd0、LBLd1、LBLd2、LBLd3の一方の端部は、ビット線選択トランジスタTRd0、TRd1、TRd2、TRd3に直列に接続され、ビット線選択トランジスタTRd0、TRd1、TRd2、TRd3には、グローバルビット線GBL_0、GBL_1、GBL_2、GBL_3が直列に接続され、ビット線選択トランジスタTRd0、TRd1、TRd2、TRd3のゲートには、選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3が接続される。
【００３６】
さらにローカルビット線LBLd4、LBLd5、LBLd6、LBLd7の一方の端部は、ビット線選択トランジスタTRd4、TRd5、TRd6、TRd7に直列に接続され、ビット線選択トランジスタTRd4、TRd5、TRd6、TRd7には、グローバルビット線GBL_4、GBL_5、GBL_6、GBL_7が直列に接続され、ビット線選択トランジスタTRd4、TRd5、TRd6、TRd7のゲートには、選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3が接続される。このように、４つのビット線選択トランジスタ毎に、共通の選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3が印加されるように構成され、これにより、４つおきにローカルビット線LBLdが同時に選択できるようになっている。各ビット線選択トランジスタTRd1、TRd1、・・・TRd7は、ｎチャンネルＭＯＳトランジスタから構成され、ゲートに印加される選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3は、図２の選択ゲート１２０から供給される。
【００３７】
図２には、１つのセクタの部分しか示されていないが、グローバルビット線GBL_0、GBL_1、・・・GBL_7は、他のセクタのローカルビット線LBLd0、LBLd1・・・LBLd7に対しても、ビット線選択トランジスタTRd1、TRd1・・・TRd7を介して接続される。つまり、グローバルビット線は、各セクタのメモリセルに接続されたローカルビット線に対して共通である。グローバルビット線GBL_0、GBL_1・・・GBL_7の他方の端部には、それぞれセンス回路（図示されない）が接続され、センス回路は、選択されたメモリセルの読出し時に、ローカルビット線／グローバルビット線を流れる電流または電位を感知し増幅する。
【００３８】
ローカルビット線LBLd0とLBLd1との間には、ソース側の第１のローカルビット線LBLs0が列方向に延び、第1のローカルビット線LBLs0は、メモリセルMC11,MC12の共通のソースに接続される。ローカルビット線LBLd1とLBLd2との間には、ソース側の第２のローカルビット線LBLs1が列方向に延び、第２のローカルビット線LBLs1は、メモリセルMC13,MC14の共通のソースに接続される。このように、ソース側の第１のローカルビット線と第２のローカルビット線は、交互に列方向に配列される。
【００３９】
第１のローカルビット線LBLs0、LBLs2、LBLs4、BLs6の端部は、第１の選択トランジスタTRs0、TRs1、TRs2、TRs3に直列に接続され、さらに第１の選択トランジスタTRs0、TRs1、TRs2、TRs3は、１つの第１のグローバルソース線GARVSS_0に共通に接続される。第１の選択トランジスタTRs0、TRs1、TRs2、TRs3のゲートには、図３に示す選択ゲート１２０からの第１の選択信号SELS_0、SELS_1、SELS_2、SELS_3が接続される。
【００４０】
他方、第２のローカルビット線LBLs1、LBLs3、LBLs5、LBLs7の端部は、第２の選択トランジスタTRs4、TRs5、TRs6、TRs7に直列に接続され、さらに第２の選択トランジスタTRs4、TRs5、TRs6、TRs7は、１つの第２のグローバルソース線GARVSS_1に共通に接続される。第２の選択トランジスタTRs4、TRs5、TRs6、TRs7のゲートには、選択ゲート１２０からの第２の選択信号SELS_4、SELS_5、SELS_6、SELS_7が接続される。第１および第２の選択トランジスタTRs0、TRs1・・・TRs7は、ｎチャンネルＭＯＳトランジスタから構成される。好ましくは、第１および第２のグローバルソース線GARVSS_0、GARVSS_1は、ワード線WL_0、WL_1・・・WL_nと平行に行方向に延びる。
【００４１】
［第１の実施例］
次に、本発明の第１の実施例に係る不揮発性半導体メモリについて説明する。第１の実施例に係る不揮発性メモリでは、ローカルビット線LBLd0、LBLd1、・・・LBLdmに共通に接続された隣接する２つのメモリセルが１ビットの情報を表すように動作される。言い換えれば、隣接する２つのメモリセルは、それぞれの蓄積領域（ＯＮＯ構造）に実質的に同じデータを蓄積した状態にあり、一方のメモリセルが電荷を蓄積しているとき（例えば論理「１」のデータ）、他方のメモリセルもまた同一のデータを蓄積し、一方のメモリセルが電荷を蓄積していないとき（例えば論理「０」のデータ）、他方のメモリセルもまたは電荷を蓄積していない状態にある。
【００４２】
［読出し動作］
第1の実施例の読出し動作は、行アドレス情報に基づきワード線を選択し、列アドレス情報に基づきローカルビット線LBLdに共通に接続された隣接する２つのメモリセルが同時に選択される。選択されるローカルビット線LBLdは、１つに限らず、仮に、複数のローカルビット線LBLdが同時に選択された場合には、選択されたワード線に接続された複数組の隣接するメモリセルが同時に選択される。
【００４３】
図４は、図３に示すメモリセルアレイにおいてメモリセルMC14、MC15のデータを同時に読出すときの動作を説明する図である。ここでは、関連しないメモリセルの図示を省略している。また、図中、S、D、F、、は、ローカルビット線の状態を示し、Sは、ローカルビット線がメモリセルのソースとして機能し、Dは、ローカルビット線がメモリセルのドレインとして機能し、Fは、ローカルビット線がフローティングとして機能することを示す。
【００４４】
隣接する２つのメモリセルMC14、MC15が読出されるとき、ローカルビット線LBLd2がドレインとして機能し、メモリセルMC14に接続された第２のローカルビット線LBLs1、メモリセルMC15に接続された第1のローカルビット線LBLs2がソースとして機能するように動作される。このため、ビット線選択トランジスタTRd2は、Vddが印加された選択信号SSEL_2によってオンされ、ローカルビット線LBLd2がグローバルビット線GBL_2に接続され、グローバルビット線GBL_2にはVdrainの読出し電圧が印加される。他の選択信号SSEL_0、SSEL_1、SSEL_3には0Vが印加され、ビット線選択トランジスタTRd0、TRd1、TRd3はオフであるため、ローカルビット線LBLd0、LBLd1、LBLd3は、グローバルビット線GBL_0、GBL_1、GBL_3から電気的に隔離され、フローティング状態となる。
【００４５】
他方、第1および第２のグローバルソース線GARVSS_0、GARVSS_1には0Vが供給され、第１の選択信号SELS_1、第２の選択信号SELS_4にVddが印加され、第１の選択トランジスタTRs1、第２の選択トランジスタTRs4がオンし、第２のローカルビット線LBLs1と第１のローカルビット線LBLs2に0Vが印加される。他の第１の選択信号SELS_0、SELS_2、SELS_3、第２の選択信号SELS_5、SELS_6、SELS_7は0Vであり、第１の選択トランジスタTRs0、TRs2、TRs3、第２の選択トランジスタTRs5、TRs6、TRs7はオフし、第1および第２のローカルビット線LBLsが第１および第２のグローバルソース線GAAVSS_0、GARVSS_1から電気的に隔離され、フローティング状態となる。また、ワード線WL_1には、読出し電圧VWLが印加される。これにより、メモリセルMC14、MC15が同時にアクセスされる。
【００４６】
メモリセルMC14、MC15には、同じデータが蓄積され、例えば、メモリセルMC14、MC15に電荷が蓄積されている場合には、メモリセルMC14、MC15のしきい値は相対的に高くなるため、アクセスされてもオンせず、メモリセルMC14、MC15のソース・ドレイン間には電流が流れない。メモリセルMC14、MC15に電荷が蓄積されていない場合には、メモリセルMC14、MC15のしきい値は相対的に小さくなるためオンし、ローカルビット線LBLd2からメモリセルMC14、MC15を介して第１および第２のローカルビット線LBLs2、LBLs1に電流が流れる。
【００４７】
このように、ローカルビット線LBLdに並列接続されかつ左右対称である２つのメモリセルMC14、MC15の第１および第２のローカルビット線LBLsをソースにするため、ローカルビット線LBLd2のドレイン側のリーク電流を心配する必要がない。すなわち、図４に示すように、ローカルビット線LBLs1、LBLd2、LBLs2を「ＳＤＳ」とすることで、メモリセルMC13、MC16を通るリーク電流の防止策を講じる必要がないため、ローカルビット線LBLd1、LBLd3はフローティング状態のままでよい。典型的なリーク電流の防止策は、アクセス対象でないメモリセルが導通しないようにローカルビット線をプリチャージするが、このようなプリチャージ動作が不要となるため、メモリセルへのアクセス時間を短縮し、かつ消費電力を低減することが可能になる。
【００４８】
また、選択された隣接する２つのメモリセルMC14、MC15がオンするとき、高い電流利得を得ることができるため、ローカルビット線LBLdに電気的に接続されたセンス回路による高速のデータが可能になる。
【００４９】
次に、メモリセルに蓄積されたデータを感知するためのセンス回路を説明する。好ましくは図２に示す読み書き制御回路１６０は、各グローバルビット線GBL_0、GBL_1、・・・GBL_mに接続されたｍ個のセンス回路を含み、各センス回路は、グローバルビット線GBLを流れる電流または電流によって検出された電位を検出する。図５は、センス回路の一例であり、図６は、センス回路の動作波形例である。センス回路２００は、電源Vccに接続されたプリチャージ用のPチャンネルMOSトランジスタTRprと、センス出力Soutを提供するセンスアンプ２１０とを含んでいる。プリチャージ用トランジスタTRprのゲートには、プリチャージ信号PRECHが入力され、不揮発性半導体メモリが動作状態になった後一定期間オンすることにより、グローバルビット線GBL_2が電源Vccにプリチャージされる。プリチャージトランジスタTRprとグローバルビット線GBL_2との間のノードNがセンスアンプ２１０に入力され、基準電位Vrefと比較される。
【００５０】
図６に示すように、ワード線WLに読出し電圧VWLが印加され、選択信号SSEL_2によりビット線選択トランジスタTRd2がオンし、ローカルビット線LBLd2がグローバルビット線GBL_2に接続される。これにより、隣接する２つのメモリセルMC14、MC15が選択される。メモリセルMC14、MC15に電荷が蓄積されているとき、メモリセルMC14、MC15はオフするため、ノードNは、プリチャージされた電位を保持し、この電位は、基準電位Vrefよりも大きい。その結果、センスアンプ２１０は、論理「０」のセンス出力Soutを提供する。一方、メモリセルMC14、MC15に電荷が蓄積されていないとき、メモリセルMC14、MC15がオンし、ソース／ドレイン間に電流が流れ、ノードNの電位が減少し、これが基準電位Vrefよりも小さくなる。その結果、センスアンプ２１０は、論理「１」のセンス出力Soutを提供する。ここで、図６に示す波形Kは、本実施例による隣接する２つのメモリセルMC14、MC15に電流が流れたときのノードNの変化であり、波形K1は、従来の１つのメモリセルに電流が流れたときのノードNの変化である。本実施例では、ノードNの電位を、従来のものよりも短時間で基準電位Vrefよりも小さくさせることができるので、従来よりも読出し時間を短縮させることができる。
【００５１】
図７は、本実施例の他のセンス回路の一例を示している。同図に示すセンス回路２００Ａは、参照用のメモリセルを用いて読出したデータの感知を行うものである。メモリセルアレイ１００には、参照用ローカルビット線LBLdRに共通に接続される隣接する２つの参照用メモリセルMCR1、MCR2が設けられている。メモリセルMCR1のソースは、参照用ローカルビット線LBLsR1に接続され、メモリセルMCR2のソースは、参照用ローカルビット線LBLsR2に接続される。参照用メモリセルMCR1、MCR2の一方には、電荷が蓄積されており（選択されたときオフ）、他方には、電荷が蓄積されていない（選択されたときオン）。好ましくは、参照用メモリセルMR1、MR2は、各セクタのワード線毎に設けられている。
【００５２】
メモリセルMC14、MC15の読出し時に、参照用選択信号SSEL_RにVddが印加され、参照用ローカルビット線LBLdRが参照用グローバルビット線LBL_Rに接続される。また、参照用ローカルビット線LBLsR1、LBLsR2には、第１または第２のグローバルソース線GARVSS_0、GARVSS_1によって0Vが供給される。参照用メモリセルMCR1、MCR2のいずれか一方がオンし、電流が流れる。流れる電流は、メモリセルMC14、MC15がオンしたときの電流のほぼ１／２である。従って、センスアンプ２１０Ａに入力される基準電圧Vrefを、メモリセルMC14、MC15から読み出されたノードNの最大電位と最小電位のほぼ中間にすることができる。
【００５３】
［プログラム動作］
次に、第１の実施例に係る不揮発性半導体メモリのプログラム（書込み）動作について説明する。プログラム動作は、選択されるべきワード線にプログラム電圧を印加し、また、読出しのとき同様に、ローカルビット線LBLdに共通に接続された隣接する２つのメモリセルを同時に選択し、これらのメモリセルに同一のデータをプログラムする。例えば、図４に示すメモリセルMC14、MC15に同一のデータをプログラムするとき、ワード線WL_1にプログラム電圧が印加され、ビット線選択トランジスタTRd2がオンされ、グローバルビット線GBL_2からプログラム電圧が印加される。また、メモリセルMC14、MC15に接続された第２のローカルビット線LBLs1、LBLs2には0Vが印加される。つまり、読出し動作のときと同様に、メモリセルMC14、MC15のローカルビット線LBLs1、LBLd2、LBLs2は、「ＳＤＳ」となるように機能する。他のローカルビット線は、フローティング状態である。これにより、メモリセルMC14、MC15に、同一のデータをプログラムする。
【００５４】
［消去動作］
消去動作は、選択されるべきワード線に消去電圧が印加され、読出しまたはプログラムのときと同様に、ローカルビット線LBLdに共通に接続された隣接する２つのメモリセルが同時に選択され、隣接する２つのメモリセルのデータが同時に消去される。例えば、図４に示すメモリセルMC14、MC15のデータを消去するとき、ワード線WL_1に消去電圧が印加され、ローカルビット線LBLd2がドレイン、ローカルビット線LBLs1、LBLs2がソースとなるように機能される（読出しと同様に「ＳＤＳ」）。
【００５５】
このように、第１の実施例では、読出し、プログラムおよび消去動作において隣接する２つのメモリセルを同時に読み出すとき、ローカルビット線LBLd、第１および第２のローカルビット線LBLsのデコード（選択）が共通であるため、デコードの設計および構成を容易にすることができる。なお、上記実施例では、隣接する２つのメモリセルを同時に選択し、データの読出し、データのプログラムおよびデータの消去を同時に行う例を示したが、これ以外にも、隣接する２つのメモリセルの一方のメモリセルを選択し、当該メモリセルの読出し、プログラム、消去を行い、次に、他方のメモリセルを選択し、当該当該メモリセルの読出し、プログラム、消去を行うようにしてもよい。
【００５６】
［第２の実施例］
次に、本発明の第２の実施例について説明する。第１の実施例では、隣接する２つのメモリセルに蓄積されるデータを同一にしたが、第２の実施例では、隣接する２つのメモリセルは、それぞれ異なるデータを蓄積する、言い換えれば相補的な関係にあるデータを蓄積する。第２の実施例においても、隣接する２つのメモリセルを同時に選択し、データを同時に読出し、２つのメモリセルによって表される１ビットの情報を判別する。隣接する２つのメモリセルのデータを異ならせることは、メモリセルに電荷をプログラムすることにより実施することができる。
【００５７】
［読出し動作］
図８は、第２の実施例に係る半導体メモリの読出し動作を説明する図であり、ここでは、メモリセルMC13、MC14が選択されそのデータが読出されるものとする。メモリセルMC13、MC14に共通に接続された第２のローカルビット線LBLs1がドレインとして機能し、メモリセルMC13に接続されたローカルビット線LBLd1、メモリセルMC14に接続されたローカルビット線LBLd2がそれぞれソースとして機能される。第１のグローバルソース線GARVSS_0には0Vが供給され、第１のグローバルビット線GARVSS_1にはVddが供給される。第２の選択信号SELS_4にVddが印加され、第２の選択トランジスタTRs4がオンし、第２のローカルビット線LBLs1にVddが印加される。他の第２の選択信号SELS_5、SELS_6、SELS_7には0Vが印加され、第２の選択トランジスタTRs5、TRs6、TRs7はオフし、第２のローカルビット線LBLs3、LBLs5、LBLs7がフローティング状態とある。また、第１の選択信号SELS_0〜SELS_3に0Vが印加され、第１のローカルビット線LBLs0、LBLs2、LBLs4、LBLs6がフローティング状態とある。
【００５８】
一方、選択信号SSEL_1、SSEL_2にはVddが印加され、ビット線選択トランジスタTRd1、TRd2がオンされ、グローバルビット線GBL_1、GBL_2がローカルビット線LBLd1、LBLd2に接続される。また、選択されるべきワード線WL_1には、読出し電圧WVLが印加される。こうして、メモリセルMC13、MC14が同時にアクセスされる。メモリセルMC13、MC14は、相補的なデータを蓄積しているため、アクセスされたとき、いずれか一方のメモリセルがオンし、他方がオフする。その結果、ドレイン側の第２のローカルビット線LBLs1からメモリセルMC13またはMC14を介してローカルビット線LBLd1またはLBLd2に電流が流れる。
【００５９】
本実施例においても、２つのメモリセルMC13、MC14は、１ビットの情報を表すものであり、メモリセルMC13、MC14のデータの蓄積状態の組合せにより１ビットの情報を表す。好ましくは、グローバルビット線GBL_1、GBL_2が差動増幅センス回路に入力され、グローバルビット線GBL_1、GBL_2の電位差に応じた出力が生成される。例えば、メモリセルMC13がオンし、メモリセルMC14がオフのとき、論理「１」、その反対にメモリセルMC13がオフし、メモリセルMC14がオンするとき論理「０」を表す信号が出力される。
【００６０】
図９は、メモリセルMC13、MC14の読出し動作の詳細を説明する図である。ここでは、メモリセルMC13に電荷がプログラムされ、メモリセルMC14の電荷が消去された状態にあるものとする。また、図の●は、メモリセルに接続された各ローカルビット線の電位を示す。読出し動作のとき、第２のローカルビット線LBLs1には、ドレイン電圧（Vdd-Vth）が印加され、第２のローカルビット線LBLs1からメモリセルMC14を介してローカルビット線LBLd2に電流が流れる。このため、ローカルビット線LBLd2の電位がVdd-Vthと0Vの中間電位にまで上昇する。このとき、隣接するメモリセルMC15、MC16が消去された状態にあれば、隣接するローカルビット線LBLs2の電位がリーク電流によって幾分上昇する。他方、メモリセルMC1３には電流が流れないため、ローカルビット線LBLd2の電位は0Vのままである。センスアンプ２２０は、ローカルビット線LBLd1、LBLd2の電位差に応じた「０」または「１」の信号を出力する。
【００６１】
第２の実施例では、隣接する２つのメモリセルの一方が電荷をプログラムされた状態になければならないため、例えば、セクタ単位でメモリセルが消去されたとき、あるいはメモリセルがそのような前提条件を満足するような状況にないとき、それを判別する必要がある。好ましくは、読み書き制御回路１６０（図２を参照）に、セクタ単位でメモリセルが消去状態または前提条件を満足していないことを判別するためのフラグビットを持たせることができる。例えば、読み書き制御回路１６０は、セクタ単位でメモリセルが消去されたとき、セクタ単位のフラグビットを参照し、フラグビットに応じて読出しデータを出力する。
【００６２】
第２の実施例によれば、隣接する２つのメモリセルのデータを同時に読出し、それらのデータの組合せから１ビットの情報を判別することで、高速な読出しが可能になる。また、読出したデータを比較するための参照用トランジスタが不要になるため、回路構成を簡略化することができる。
【００６３】
次に、第２の実施例における別の読出し方法を説明する。図１０は、メモリセルMC13、MC14を同時に読出すときの動作を説明する図である。なお、図中のF’は、ローカルビット線が決められた電位にプリチャージされた状態にあることを示す。メモリセルMC13、MC14に共通接続された第２のローカルビット線LBLs1は、ソースとして機能し、メモリセルMC13のローカルビット線LBLd1、メモリセルMC14のローカルビット線LBLd2はそれぞれドレインとして機能する。グローバルビット線GBLは、スタンバイ状態でプリチャージされており、選択されたローカルビット線LBLd1、LBLd2には、グローバルビット線GBL_1、GBL_2からプリチャージされた電圧が印加される。
【００６４】
第１のグローバルソース線GARVSS_0には、Vddが供給され、第２のグローバルソース線GARVSS_１には、0Vが供給される。第２の選択信号SELS_4には、Vddが印加され、第２の選択トランジスタTRS4がオンし、第２のローカルビット線LBLs1には0Vが印加される。他の第２の選択信号SELS_5、SELS_6、SELS_7には0Vが印加され、第２の選択トランジスタTRs5、TRs6、TRs7はオフされ、第２のローカルビット線LBLs3、LBLs5、LBLs7はフローティング状態となる。
【００６５】
第１の選択信号SELS_0、SELS_1にはVddが印加され、第１の選択トランジスタTRs0、TRs1がオンし、第１のローカルビット線LBLs0、LBLs2には一定電位がプリチャージされる。他の第１の選択信号SELS_2、SELS_3には0Vが印加され、第１の選択トランジスタTRs2、TRs3はオフされ、第１のローカルビット線LBLs4、LBLs6はフローティング状態となる。また、選択信号SSEL_1、SSEL2には、Vddが印加され、グローバルビット線GBL_1、GBL_2がローカルビット線LBLd1、LBLd2にそれぞれ接続される。
【００６６】
図１１は、読出し動作時のタイミングチャートである。時刻ｔ１で、グローバルビット線GBLがプロチャージされる。時刻ｔ２で、読出しアドレスが決定すると、グローバルビット線GBL_1、GBL_2がイコライズを開始され、かつ、選択信号SSEL_1、SSEL_2、第１の選択信号SELS_0、SELS_1、にVddが印加され、ローカルビット線LBLd1、LBLd2、LBLs0、LBLs2がプリチャージされる。また、ワード線WL_1への読出し電圧の印加が開始される。時刻ｔ３で、ローカルビット線LBLd1、LBLd2、LBLs0、LBLs2のプリチャージが完了し、時刻ｔ４で、第２の選択信号SELS_4にVddが印加され、かつグローバルビット線GBL_1、GBL_2のイコライズを解除する。時刻ｔ４以降において、ワード線の読出し電位の上昇に伴いメモリセルMC14に電流が流れ出し、グローバルビット線GBL_2／ローカルビット線LBLd2の電位が下降する。
【００６７】
図１２は、メモリセルMC13、MC14の読出し動作の詳細を説明する図である。上記したように、時刻ｔ４で、第２のローカルビット線LBLs1が0Vに印加され、メモリセルMC13はプログラムされているため、オフ状態であり、ローカルビット線LBLd1の電位は、プリチャージされた電位（Vdd-Vth）を保つ。メモリセルMC14は、オン状態であるため、メモリセルMC14のドレインからソースに電流が流れ、ローカルビット線LBLd2の電位が幾分下がる。
【００６８】
次に、本発明の第２の実施例の更なる他の読出し方法を説明する。図１３は、メモリセルMC12、MC13、MC14、MC15の４つのメモリセルを用いてデータを読出す例を示している。図８に示したときと同様に、第２のローカルビット線LBLs1に隣接したメモリセルMC13、MC14は互いに異なる状態、つまり異なるデータが蓄積されている。ここではさらに、メモリセルMC13に隣接するメモリセルMC12がメモリセルMC13と異なる状態とされ、メモリセルMC14に隣接するメモリセルMC15がメモリセルMC14と異なる状態とされる。例えば、メモリセルMC13に電荷が蓄積されているとき、メモリセルMC15にも電荷が蓄積され、メモリセルMC12、MC14には電荷が蓄積されない。
【００６９】
読出し動作時、第１の選択信号SELS_0、SELS_1にVddが印加され、第１の選択トランジスタTRs0、TRs1がオンされ、第１のローカルビットLBLs0、LBLs2には、第１のグローバスソース線GARVSS_0から0Vが供給され、メモリセルMC12に接続された第１のローカルビット線LBLs0がソースとして機能され、メモリセルMC15に接続された第１のローカルビット線LBLs2がソースとして機能される。こうして、ワード線WL_1に関連した４つのメモリセルMC12〜MC15が選択され、ローカルビット線LBLd1、LBLd2に流れる電流または電圧が感知される。
【００７０】
図１４は、メモリセルMC12〜MC15を読出すときの動作の詳細を説明する図である。同図は、メモリセルMC12、MC14の電荷が消去された状態であり、メモリセルMC13、MC15が電荷が蓄積された状態にある例である。●は、メモリセルに接続された各ローカルビット線の電位を示す。読出し動作のとき、第２のローカルビット線LBLs1には、ドレイン電圧（Vdd-Vth）が印加され、第２のローカルビット線LBLs1からメモリセルMC14を介してローカルビット線LBLd2に電流が流れる。このため、ローカルビット線LBLd2の電位がVdd-Vthと0Vの中間電位まで上昇する。また、メモリセルMC15は、電荷が蓄積されているためオフとなるため、ローカルビット線LBLd2からメモリセルMC15を介してローカルビット線LBLs2にリーク電流は流れない。メモリセルMC13はオフするため、ローカルビット線LBLd1は0Vである。従って、ローカルビット線LBLd1とローカルビット線LBLs0は同電位であり、メモリセルMC12を通るリーク電流は流れない。センスアンプ２２０は、ローカルビット線LBLd1、LBLd2の電位差に応じた「０」または「１」の信号を出力する。
【００７１】
このように、隣接する２つのメモリセルの外側に隣接するメモリセルに逆の状態となる電荷を蓄積させ、４つのメモリセルを選択して１ビットの情報を読出すことで、隣接するローカルビット線へのリーク電流をほぼ完全に阻止することができ、その結果、読出し電流の劣化が小さいため高速な読出しが可能になるとともに、消費電力の劣化を抑制することができる。
【００７２】
次に、本発明の第３の実施例について説明する。第３の実施例は、メモリセルアレイにおいて行方向の奇数（または偶数）のメモリセルを、アクセスされたときにオフとなるようにセットし、偶数のメモリセルを読み書き用のメモリとして利用する。つまり、メモリセルの半分は、メモリセルを電気的に絶縁するために用いられる。このため、メモリの実質的な集積度は、１／２に低下するが、その反面、アクセス対象のメモリセルに隣接するメモリセルへのリーク電流の防止策を講じる必要がないため、メモリセルへの高速アクセスが可能となる。なお、第３の実施例の動作は、メモリセルアレイ全体で行われる必要はなく、セクタ単位で実施されるようにしてもよい。その場合には、読み書き制御回路１６０に、そのようなことを判別させるためのフラグビットを持たせる。
【００７３】
図１５は、第３の実施例に係る半導体メモリの動作を説明する図である。ここでは、偶数のメモリセル（MC00、MC10、・・・MCn0、MC02、MC12、・・・MCn2、・・・、MC0E、MC1E、・・・MCnE）がアクセス時にオフとなるようにセットされ、奇数のメモリセル（MC01、MC11、・・・MCn1、MC03、MC13、・・・MCn3、・・・MC0F、MC1F、・・・MCnf）が読み書き用のメモリセルに利用される。偶数のメモリセルは、好ましくはメモリセルに電荷をプログラムすることにより事前にセットされる。
【００７４】
メモリセルMC15のデータを読出すとき、ローカルビット線LBLd2がドレインとして機能し、第１のローカルビット線LBLs2がソースとして機能する。ローカルビット線LBLd2が共通接続されたメモリセルMC14は、オフであり、第２のローカルビット線LBLs1はフローティング状態である。第１および第２のグローバルソース線GARVSS_0、GARVSS_1には0Vが供給され、第１の選択信号SELS_1にVddが印加され、他の第1および第２の選択信号SELSには0Vが印加される。これにより、第1のローカルビット線LBLs2のみがソース電位となり、他のローカルビット線LBLsはフローティング状態である。また、選択信号SSEL_2にはVddが印加され、他の選択信号には0Vが印加される。これにより、ローカルビット線LBLd2がグローバルビット線GBL_2に接続され、グローバルビット線GBL_2から読出し電圧が印加される。
【００７５】
図１６は、メモリセルMC15の読出し動作時のタイミングチャートである。ワード線WL_1に読出し電圧VWLが印加され、選択信号SSEL_2によりビット線選択トランジスタTRd2がオンし、グローバルビット線GBL_2からローカルビット線LBLd2に読出し電圧が印加され一定電位にプリチャージされる。次いで、第１の選択信号SELS_1により第１の選択トランジスタTRs1がオンされ、第１のローカルビット線LBLs2がソース電位となる。メモリセルMC15に電荷がプログラムされているとき、メモリセルMC15はオフであるため、グローバルビット線GBL_2の電位は基準電位Vrefよりも高く保たれる。メモリセルMC15の電荷が消去されているとき、メモリセルMC15はオンするため、グローバルビット線GBL_2の電位が基準電位Vrefよりも低下する。
【００７６】
第３の実施例によれば、メモリセルの一部を素子のアイソレーションに利用することで、アクセス対象のメモリセルに隣接するメモリセルへのリーク電流の防止策が不要となり、その結果、メモリセルの高速な読出し、書込み、消去動作を実現することができる。
【００７７】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００７８】
上記実施例では、グローバルビット線GBL側からデータの読出しおよび書込みをするようにしたが、メモリセルのソースとドレインを入れ替えて、反対側からデータの読出しおよび書込みを行うことも可能である。さらに上記実施例では、電荷をトラップするタイプのメモリセルを例示したが、これに限らず、コントロールゲートとシリコン基板表面との間にフローティングゲートが形成されたメモリセルや、その他のランダムアクセスが可能な不揮発性または揮発性メモリの全般に適用することができる。
【符号の説明】
【００７９】
１０：不揮発性半導体メモリ
１００：メモリセルアレイ
１１０：アドレスバッファ
１２０：選択ゲート
１３０：ワード線デコーダ
１４０：Ｙデコーダ
１５０：入出力回路
１６０：読み書き制御回路
GBL_0〜GBL_m：グローバルビット線
GARVSS_0：第１のグローバルソース線
GARVSS_1：第２のグローバルソース線
MC10〜MC1F：メモリセル
TRd0〜TRd7：ビット線選択トランジスタ
SSEL_0〜SSEL_7：選択信号
LBLd0〜LBLd7：ローカルビット線
TRs0〜TRs3：第１の選択トランジスタ
SELS_0〜SELS_3：第１の選択信号
LBLs0、LBLs2、LBLs4、LBLs6：第１のローカルビット線
TRs4〜TRs7：第２の選択トランジスタ
SELS_4〜SELS_7：第２の選択信号
LBLs1、LBLs3、LBLs5、LBLs7：第２のローカルビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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