(57)【要約】      （修正有）【課題】簡単な工程設備を用いて短い工程時間内に半導体素子のビアを形成できる半導体素子の製造方法を提供すること。【解決手段】基板１０１に絶縁膜１０７と拡散防止膜１０９で内壁を被覆したビアホール１０５を形成する。荷電された金属粒子１１３を、電気力又は磁気力を利用して移動させて、このホールを金属粒子で充填する。ビアホールの下部から上方へ充填されるので、内部に空隙が発生することを抑制できる。従来技術による銅電気メッキ方式と比較すると、非常に短時間内に大きくて深いビアホールを金属粒子で充填できるため、シリコン貫通ビア（ＴＳＶ）の工程コスト、及び工程時間を短縮することが出来る。また、従来技術の樹脂成分が多く含まれているメタルペーストを用いる乾式充填方式と比較すると、荷電された金属粒子を用いることで、より密なＴＳＶ金属配線を形成できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板にビアホールを形成する段階と、
前記ビアホールの内側壁に絶縁膜を形成する段階と、
前記絶縁膜が形成された前記ビアホールの内側壁と前記半導体基板の上部に拡散防止膜を形成する段階と、
前記拡散防止膜が形成された前記半導体基板上に電気的に荷電された金属粒子が分散されている溶媒を配置する段階と、
外部から印加された力を利用して前記金属粒子を移動させて前記ビアホールを前記金属粒子で充填する段階と
を含む半導体素子の製造方法。
【請求項２】
前記外部から印加された力は、前記半導体基板と前記溶媒との間に流れるように印加された電流を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
荷電された前記金属粒子と同じ極性の電圧を前記拡散防止膜と前記溶媒に印加する段階と、
前記半導体基板の下部には前記金属粒子と反対極性の電圧を印加する段階と
を更に含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記充填を容易にするために、前記拡散防止膜に印加する電圧の大きさと前記溶媒に印加する電圧の大きさとを異にすることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記外部から印加された力は、前記半導体基板と前記溶媒との間に印加された電気場を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記外部から印加された力は、前記半導体基板と前記溶媒との間に印加された磁場を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記拡散防止膜に前記金属粒子と同じ極性の電圧を印加する段階を更に含むことを特徴とする請求項５又は６に記載の半導体素子の製造方法。
【請求項８】
前記ビアホールは、ディープ反応性イオンエッチング工程を用いて形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記絶縁膜を形成する段階は、
前記ビアホールが形成された前記半導体基板上に絶縁物質を蒸着する段階と、
前記絶縁物質が蒸着された前記半導体基板を全面エッチングして前記ビアホールの底面に前記半導体基板が露出するようにする段階と
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記絶縁物質は、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程を用いて蒸着することを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記拡散防止膜を形成する段階は、
前記絶縁膜が形成された前記半導体基板上に拡散防止膜を蒸着する段階と、
前記拡散防止膜を異方性エッチングして前記ビアホールの底面に前記半導体基板が露出するようにすることで、前記拡散防止膜を形成する段階と
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１２】
前記拡散防止膜は、前記基板の上部から前記ビアホールの下部まで前記拡散防止膜の厚さを順次薄く形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記拡散防止膜は、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程を用いて形成することを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記拡散防止膜は、スパッタリング工程を用いて形成することを特徴とする請求項１２又は１３に記載の半導体素子の製造方法。
【請求項１５】
前記電気的に荷電された金属粒子は同じ極性を有することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１６】
前記電気的に荷電された金属粒子は摩擦やプラズマチャージング又は界面添加物を用いて荷電させることを特徴とする請求項１又は１５に記載の半導体素子の製造方法。
【請求項１７】
前記溶媒には、前記金属粒子の分散を容易にする界面活性剤が添加されていることを特徴とする請求項１又は１５に記載の半導体素子の製造方法。
【請求項１８】
前記金属粒子は、そのサイズが小さい粒子と大きい粒子が混合されていることを特徴とする請求項１又は１５に記載の半導体素子の製造方法。
【請求項１９】
前記ビアホールの上部まで前記金属粒子が充填されれば、前記溶媒を除去する段階と、
前記溶媒を除去した前記半導体基板をキュアリングする段階と
を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項２０】
前記キュアリングする段階は、１００℃〜４００℃の温度で行うことを特徴とする請求項１９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、より詳細には、半導体基板に形成したビアホールを金属で充填するようにした半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年は、製品の軽薄短小化傾向に伴い、製品に用いられる半導体デバイスもその機能は増加し、サイズは小さくなることが要求されている。このような要求を満たすために多様な半導体デバイスのパッケージング技術が開発されてきた。そのうち代表的なのが、半導体ダイのボンドパッドに対応する領域に半導体ダイを貫通するシリコン貫通ビア（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ；ＴＳＶ）を形成し、金属を充填して貫通電極を形成するＴＳＶパッケージである。このようなパッケージは、半導体ダイや半導体パッケージ間の連結長さを短くすることができることから、高性能、超小型の半導体パッケージの技術として注目されている。
【０００３】
このようなＴＳＶパッケージ工程を細部的に詳察すれば、シリコンウェハの状態でビアホールを形成する工程、ビアホールの側壁に絶縁膜と拡散防止膜を形成する工程、ビアホールを金属で充填する工程、ウェハを薄くする工程、そしてバンプを形成し、ボンディングする工程などに細分化できる。このような細部工程のうち、ビアホールを金属で充填する工程は費用全体の約４０％以上を占める。従って、ＴＳＶパッケージ技術の商用化のためには安価なビア充填工程を確保することが急務である。
【０００４】
従来技術による半導体素子の製造方法のうち、ビアを充填するために最も多く用いられる工程は、銅電気メッキ工程である。銅電気メッキ技術は半導体工程で用いられる銅ダマシンの開発と共に広く用いられているが、これをＴＳＶのビア充填に結び付けるためには解決されなければならない多くの問題点がある。
【０００５】
ＴＳＶパッケージで用いられるビアホールの直径（１μｍ〜２００μｍは、ダマシン工程によるビアホールの直径に比べて遥かに大きく、ビアホールの深さ（１０μｍ〜３００μｍ）も遥かに深いため、銅電気メッキ技術では工程時間が非常に長くなるという短所があり、また、ビアホール内部の孔隙の形成、ビア上部のオーバーバードン（ｏｖｅｒ  ｂｕｒｄｅｎ）などを解決するためには添加剤及び工程条件を非常に繊細に調節しなければならない。
【０００６】
近年、銅電気メッキの長い工程時間に代える方法として金属ペーストを用いた乾式充填方法が提案された。このような乾式充填方法は、ＶＰＥＳ（Ｖａｃｕｕｍ  Ｐｒｉｎｔｉｎｇ  Ｅｎｃａｐｓｕｌａｔｉｏｎ  Ｓｙｓｔｅｍ）を用いてビアホールが形成された基板上に金属ペーストをプリントし、減圧及び加圧する工程を繰り返すことで、ビアホールを金属ペーストで充填し、これをキュアリング（ｃｕｒｉｎｇ）して金属電極を形成する。しかしながら、このような乾式充填方法は、真空状態で金属ペーストをプリントし、続いて、減圧及び加圧できる設備が要求され、金属ペーストをなしている有機物がキュアリング時に孔隙を提供して密な金属電極を形成し難く、また、ウェハ上部の金属ペースト残留物を除去し難いという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−３３２０３４号公報（特許第３０８４０２１号）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、簡単な工程設備を用いて短い工程時間内に半導体素子のビアを形成できる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するために本発明の一態様による半導体素子の製造方法は、半導体基板にビアホールを形成する段階と、前記ビアホールの内側壁に絶縁膜を形成する段階と、前記絶縁膜が形成された前記ビアホールの内側壁と前記半導体基板の上部に拡散防止膜を形成する段階と、前記拡散防止膜が形成された前記半導体基板上に電気的に荷電された金属粒子が分散されている溶媒を配置する段階と、外部から印加された力を利用して前記金属粒子を移動させて前記ビアホールを前記金属粒子で充填する段階とを含んでいる。
【００１０】
また、本発明において、前記外部から印加された力は、前記半導体基板と前記溶媒との間に流れるように印加された電流を含んでいる。
【００１１】
また、本発明において、前記外部から印加された力は、前記半導体基板と前記溶媒との間に印加された電気場を含んでいる。
【００１２】
また、本発明において、前記外部から印加された力は、前記半導体基板と前記溶媒との間に印加された磁場を含んでいる。
【発明の効果】
【００１３】
本発明によれば、荷電された金属粒子を電気力又は磁気力を利用して移動させてビアホールを充填するので、ビアホールの下部から上方へ充填されてビアホールの内部に孔隙が発生せず、最小化するという効果を奏する。
【００１４】
また、従来技術による銅電気メッキ方式と比較すると、本発明は、非常に短時間内に大きくて深いビアホールを金属粒子で充填できるため、ＴＳＶの工程コスト及び工程時間を短縮させることができる。また、樹脂成分が多く含まれているメタルペーストを用いる乾式充填方式と比較すると、本発明は、荷電された金属粒子を用いることで、より密なＴＳＶ金属配線を形成できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態による半導体素子の製造方法によりビアホールを金属粒子で充填する過程を示す図である。
【図２Ａ】本発明の実施形態による半導体素子の製造方法を説明するための工程の流れによる素子断面図（その１）である。
【図２Ｂ】本発明の実施形態による半導体素子の製造方法を説明するための工程の流れによる素子断面図（その２）である。
【図２Ｃ】本発明の実施形態による半導体素子の製造方法を説明するための工程の流れによる素子断面図（その３）である。
【図２Ｄ】本発明の実施形態による半導体素子の製造方法を説明するための工程の流れによる素子断面図（その４）である。
【図２Ｅ】本発明の実施形態による半導体素子の製造方法を説明するための工程の流れによる素子断面図（その５）である。
【図２Ｆ】本発明の実施形態による半導体素子の製造方法を説明するための工程の流れによる素子断面図（その６）である。
【図２Ｇ】本発明の実施形態による半導体素子の製造方法を説明するための工程の流れによる素子断面図（その７）である。
【図２Ｈ】本発明の実施形態による半導体素子の製造方法を説明するための工程の流れによる素子断面図（その８）である。
【図２Ｉ】本発明の実施形態による半導体素子の製造方法を説明するための工程の流れによる素子断面図（その９）である。
【図２Ｊ】本発明の実施形態による半導体素子の製造方法を説明するための工程の流れによる素子断面図（その１０）である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施の形態について説明する。  
本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。
【００１７】
以下で説明する実施形態では、３次元集積素子（３Ｄ  ＩＣ）パッケージなどの半導体基板に形成されたＴＳＶのビアホールを金属で充填する工程について説明するが、多層印刷回路基板のビアホールを金属で充填する工程などのように多様な半導体工程に適用できる。
【００１８】
図１は、本発明の実施形態による半導体素子の製造方法によりビアホールを金属粒子で充填する過程を示す図である。図１を参照してビアホールの充填過程を簡略に説明すれば、以下の通りである。
【００１９】
第１絶縁膜１０３が形成された半導体基板１０１にビアホール１０５を形成した後にビアホール１０５の内側壁に第２絶縁膜１０７を形成し、ビアホール１０５内の第２絶縁膜１０７と第１絶縁膜１０３上に拡散防止膜１０９を形成する。これにより、ビアホール１０５内で拡散防止膜１０９と半導体基板１０１が第２絶縁膜１０７により互いに絶縁される。このように、ビアホール１０５、第２絶縁膜１０７、拡散防止膜１０９などを形成した半導体基板１０１上に電気的に荷電された金属粒子１１３が分散されている溶媒１１１を配置し、半導体基板１０１の上部と下部との間に電気力又は磁気力を印加する。すると、電気力又は磁気力により金属粒子１１３が移動してビアホール１０５の底面から上方へ蓄積されてビアホール１０５が金属粒子１１３により充填される。
【００２０】
図２Ａ乃至図２Ｊは、本発明の実施形態による半導体素子の製造方法を説明するための工程の流れによる素子断面図である。
【００２１】
以下で図２Ａ乃至図２Ｊを参照して説明する本発明の実施形態による半導体素子の製造方法は、第１絶縁膜１０３が形成された半導体基板１０１に前記第１絶縁膜１０３を貫通するビアホール１０５を形成する段階と、ビアホール１０５の内側壁に第２絶縁膜１０７を形成する段階と、ビアホール１０５内の第２絶縁膜１０７と半導体基板１０１上の第１絶縁膜１０３に拡散防止膜１０９を形成する段階と、拡散防止膜１０９が形成された半導体基板１０１上に電気的に荷電された金属粒子１１３が分散されている溶媒１１１を配置する段階と、電気力又は磁気力を利用して金属粒子１１３を移動させてビアホール１０５を金属粒子１１３で充填する段階と、ビアホール１０５の上部まで金属粒子１１３が充填されれば、溶媒１１１を除去する段階と、溶媒１１１を除去した半導体基板１０１をキュアリングする段階などを含んでいる。
【００２２】
このように構成された本発明の実施形態による半導体素子の製造方法を工程順序に従って詳細に説明する。
【００２３】
まず、図２Ａを参照すれば、上部に金属酸化物のような第１絶縁膜１０３が形成された半導体基板１０１に、例えば、ディープ反応性イオンエッチングなどの工程を通じてビアホール１０５を形成する。
【００２４】
図２Ｂを参照すれば、第１絶縁膜１０３及びビアホール１０５が形成された半導体基板１０１上に、例えば、ＰＥＣＶＤ工程などを通じてシリコン酸化物、シリコン窒化物又は酸化シリコン窒化物（ＳｉＯＮ）などの絶縁物質１０７を蒸着する。
【００２５】
図２Ｃを参照すれば、図２Ｂの絶縁物質を全面エッチングしてビアホール１０５の底面で半導体基板１０１が露出するようにし、第１絶縁膜１０３の上部に形成されていた絶縁物質を除去して第１絶縁膜１０３が露出するようにすることで、第２絶縁膜１０７を完成する。
【００２６】
図２Ｄを参照すれば、ビアホール１０５の内側壁に第２絶縁膜１０７が形成された半導体基板１０１上に、例えば、ＰＶＤなどの工程を通じて拡散防止膜１０９を形成する。ここで、拡散防止膜１０９の形成のためにステップカバレッジ特性に優れた工程を利用すれば、ビアホール１０５の下部まで均一な厚さで形成されるが、本発明ではステップカバレッジ特性の悪い工程を用いて第１絶縁膜１０３の上部には拡散防止膜１０９を厚く形成し、ビアホール１０５の内部に向かうほど、拡散防止膜１０９の厚さを薄く形成する。従って、ビアホール１０５の底面には拡散防止膜１０９が薄い厚さで形成され、後続工程でビアホール１０５底面の拡散防止膜１０９を容易に除去できる。ＰＶＤにはスパッタリング、電子ビーム蒸着法（Ｅ−ｂｅａｍ  ｅｖａｐｏｒａｔｉｏｎ）、熱蒸着法（ｔｈｅｒｍａｌ  ｅｖａｐｏｒａｔｉｏｎ）、レーザ分子ビーム蒸着法（ｌａｓｅｒ  ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）、パルスレーザ蒸着法（ｐｕｌｓｅｄ  ｌａｓｅｒ  ｄｅｐｏｓｉｔｉｏｎ）などがあるが、本発明では、例えば、スパッタリング工程を通じて拡散防止膜１０９を形成する。
【００２７】
図２Ｅを参照すれば、拡散防止膜１０９を、例えば、反応性イオンエッチングなどの工程を通じて異方性エッチングして第１絶縁膜１０３の上部とビアホール１０５の内側壁には拡散防止膜１０９が残るようにし、ビアホール１０５の底面では拡散防止膜１０９を除去して半導体基板１０１が露出するようにする。これにより、ビアホール１０５の内側壁で拡散防止膜１０９と半導体基板１０１が第２絶縁膜１０７により互いに絶縁される。
【００２８】
図２Ｆを参照すれば、拡散防止膜１０９が形成された半導体基板１０１を（＋）又は（−）に荷電された数ｎｍ〜数十μｍの大きさの金属粒子１１３が分散された溶媒１１１に沈漬した後、拡散防止膜１０９と溶媒１１１に荷電された金属粒子１１３と同じ極性の電圧を印加し、半導体基板１０１の下部には荷電された金属粒子と反対極性の電圧を印加して電流の流れを形成する。金属粒子１１３の荷電は、摩擦、プラズマチャージング、界面添加物を用いるなど多様な方法で行われ、荷電された金属粒子１１３は、同じ極性を有するので、溶媒１１１中で互いに分散されやすく、更に分散しやすくするために界面活性剤などを添加することもできる。図２Ｆでは（＋）に荷電された金属粒子１１３を用いる実施形態を示す。一方、他の実施形態として半導体基板１０１の下部と溶媒１１１との間に電気場や磁場を印加し、拡散防止膜１０９に荷電された金属粒子１１３と同じ極性の電圧を印加することもできる。
【００２９】
図２Ｇを参照すれば、荷電された金属粒子１１３は、電流の流れ、電気場又は磁場によって移動してビアホール１０５の底面から上方へ順次蓄積され、ビアホール１０５の底面に充填された金属粒子１１３は、半導体基板１０１から供給される反対電荷によって放電されて、即ち、荷電特性を失い、中性の金属粒子１１５として残る。このとき、拡散防止膜１０９の電圧を溶媒１１１の電圧よりも低く調整する方法などで荷電された金属粒子１１３がビアホール１０５の内部に容易に移動するように調節できる。また、荷電された金属粒子１１３をそのサイズが小さい粒子と大きい粒子を混ぜて使用すれば、より稠密にビアホール１０５を金属粒子１１３で充填できる。このように、本発明では電気力又は磁気力を利用して金属粒子１１３を移動させてビアホール１０５を充填するので、ビアホール１０５の下部から上方へ充填が行われ、ビアホール１０５の内部に孔隙が発生せず、最小化する。
【００３０】
図２Ｈを参照すれば、ビアホール１０５の上部まで金属粒子１１５が充填されると、半導体基板１０１と拡散防止膜１０９及び溶媒１１１に加えられた電源を遮断したり、電気場又は磁場を除去した後に溶媒１１１を除去すれば、図２Ｉでのように、ビアホール１０５が金属粒子１１５で充填されたシリコン貫通ビアが形成される。
【００３１】
図２Ｉを参照すれば、金属粒子１１５で充填されたシリコン貫通ビアを、例えば、１００〜４００℃の温度でキュアリングして図２Ｊのようなシリコン貫通ビアの金属配線（ＴＳＶ  ｍｅｔａｌ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）１１７が最終的に完成する。
【符号の説明】
【００３２】
１０１  半導体基板
１０３  第１絶縁膜
１０５  ビアホール
１０７  第２絶縁膜
１０９  拡散防止膜
１１１  溶媒
１１３，１１５  金属粒子
１１７  金属配線
【図１】
2011124524.tif 000003
【図２Ａ】
2011124524.tif 000004
【図２Ｂ】
2011124524.tif 000005
【図２Ｃ】
2011124524.tif 000006
【図２Ｄ】
2011124524.tif 000007
【図２Ｅ】
2011124524.tif 000008
【図２Ｆ】
2011124524.tif 000009
【図２Ｇ】
2011124524.tif 000010
【図２Ｈ】
2011124524.tif 000011
【図２Ｉ】
2011124524.tif 000012
【図２Ｊ】
2011124524.tif 000013