(57)【要約】【課題】小型化が可能な半導体装置を提供する。【解決手段】半導体装置において、第１の導電性材料からなる第１のコンタクトと、第２の導電性材料からなり、下端部が第１のコンタクトの上端部に接続された第２のコンタクトと、第３の導電性材料からなり、下面が第１のコンタクトの下面よりも上方に位置し、上面が第２のコンタクトの上面よりも下方に位置し、第１及び第２のコンタクトから離隔した中間配線と、を設ける。そして、第２の導電性材料に対する第１の導電性材料の拡散係数は、第２の導電性材料に対する第３の導電性材料の拡散係数よりも小さい。【選択図】図１
2011187625.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電性材料からなる第１のコンタクトと、
第２の導電性材料からなり、下端部が前記第１のコンタクトの上端部に接続された第２のコンタクトと、
第３の導電性材料からなり、下面が前記第１のコンタクトの下面よりも上方に位置し、上面が前記第２のコンタクトの上面よりも下方に位置し、前記第１及び第２のコンタクトから離隔した中間配線と、
を備え、
前記第２の導電性材料に対する前記第１の導電性材料の拡散係数は、前記第２の導電性材料に対する前記第３の導電性材料の拡散係数よりも小さいことを特徴とする半導体装置。
【請求項２】
前記第１のコンタクトの上面と前記第２のコンタクトの下面との間に配置され、前記第１の導電性材料が前記第２のコンタクト内に拡散することを抑制するバリアメタル層をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の導電性材料がタングステンであり、前記第２の導電性材料がアルミニウムであり、前記第３の導電性材料が銅であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２のコンタクトの一部は前記第１のコンタクトの直上域に配置されており、前記第２のコンタクトの残部は前記第１のコンタクトの直上域から外れた領域に配置されており、前記残部の側面は前記第１のコンタクトの側面に接触していることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
ＮＡＮＤ型不揮発性半導体記憶装置であり、
前記上層配線は半導体基板に電位を印加するシャント配線であり、
前記中間配線はビット線であることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、２本のコンタクトが上下に接続された半導体装置に関する。
【背景技術】
【０００２】
従来より、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが開発されている。ＮＡＮＤ型フラッシュメモリにおいては、シリコン基板の上層部分に一方向に延びる複数本のアクティブエリアが形成され、シリコン基板上に他方向に延びる複数本の制御ゲート電極が配設され、アクティブエリアと制御ゲート電極との交差部分毎に浮遊ゲート電極が設けられることにより、複数個のメモリセルがマトリクス状に配列されている。そして、ソース線及びビット線を介してアクティブエリアの電位を制御すると共に、制御ゲート電極の電位を制御することにより、各メモリセルに対してデータの書込、読出及び消去を行う。
【０００３】
また、シリコン基板上には、制御ゲート電極、ソース線及びビット線を埋め込む層間絶縁膜が設けられており、層間絶縁膜上には、シャント配線が設けられている。そして、シャント配線は、層間絶縁膜内に形成された上部コンタクト、中間配線及び下部コンタクトを介して、シリコン基板に接続されている。これにより、シャント配線はシリコン基板に対して所定の電位を印加することができる（例えば、特許文献１参照。）。
【０００４】
このようなＮＡＮＤ型フラッシュメモリにおいては、メモリセルをマトリクス状に配列することにより、メモリセルの高集積化を図り、装置を小型化することができる。しかしながら、近年、ＮＡＮＤ型フラッシュメモリには、より一層の小型化が要求されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１８７９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、小型化が可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１の導電性材料からなる第１のコンタクトと、第２の導電性材料からなり、下端部が前記第１のコンタクトの上端部に接続された第２のコンタクトと、第３の導電性材料からなり、下面が前記第１のコンタクトの下面よりも上方に位置し、上面が前記第２のコンタクトの上面よりも下方に位置し、前記第１及び第２のコンタクトから離隔した中間配線と、を備え、前記第２の導電性材料に対する前記第１の導電性材料の拡散係数は、前記第２の導電性材料に対する前記第３の導電性材料の拡散係数よりも小さいことを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、小型化が可能な半導体装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）〜（ｄ）は、第１の実施形態及びその比較例に係る半導体装置を例示する断面図である。
【図２】第２の実施形態に係る半導体装置を例示する模式的平面図である。
【図３】（ａ）は、第２の実施形態に係る半導体装置におけるメモリセルアレイの一部を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図４】（ａ）は、第２の実施形態に係る半導体装置におけるメモリセルアレイの他の一部を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図５】（ａ）は、第２の実施形態に係る半導体装置における周辺回路の一部を例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
【図６】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図７】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図８】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図９】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１３】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１５】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１６】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１７】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１８】第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１９】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図であり、上段のコンタクトの形成領域が下段のコンタクトの直上域からずれた場合を示す。
【図２０】第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２１】第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２２】第３の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１（ａ）〜（ｄ）は、本実施形態及びその比較例に係る半導体装置を例示する断面図であり、（ａ）は本実施形態であってコンタクト同士がずれていない場合を示し、（ｂ）は本実施形態であってコンタクト同士がずれている場合を示し、（ｃ）は比較例であってコンタクト同士がずれていない場合を示し、（ｄ）は比較例であってコンタクト同士がずれている場合を示す。
【００１１】
図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、半導体基板２上に層間絶縁膜３が設けられており、層間絶縁膜３中にコンタクト４及び５が２段に設けられている。下段側に配置されたコンタクト４の下端部は半導体基板２に接続されている。上段側に配置されたコンタクト５はコンタクト４の直上域に設けられており、コンタクト５の下端部はコンタクト４の上端部に接続されている。コンタクト５の下面上及び側面上にはバリアメタル層６が形成されている。また、層間絶縁膜３中には、中間配線７が設けられている。上下方向において、中間配線７は概ねコンタクト４とコンタクト５との間に位置している。すなわち、中間配線７の下面７ａは下段のコンタクト４の下面４ａよりも上方に位置し、中間配線７の上面７ｂは上段のコンタクト５の上面５ｂよりも下方に位置し、例えば、中間配線７の下面７ａはコンタクト４の上面４ｂと同じ高さにある。本実施形態においては、中間配線７は、コンタクト４とコンタクト５との間には介在しておらず、コンタクト４及び５から離隔している。
【００１２】
そして、コンタクト５を形成する導電性材料に対するコンタクト４を形成する導電性材料の拡散係数は、コンタクト５を形成する導電性材料に対する中間配線７を形成する導電性材料の拡散係数よりも小さい。例えば、コンタクト４はタングステン（Ｗ）により形成されており、コンタクト５はアルミニウム（Ａｌ）により形成されており、中間配線７は銅（Ｃｕ）により形成されている。この場合、アルミニウムに対するタングステンの拡散係数は、アルミニウムに対する銅の拡散係数よりも小さい。例えば、温度が４５０℃のときに、アルミニウムに対する銅の拡散係数は５×１０−１０［ｃｍ２／ｓｅｃ］であるのに対し、アルミニウムに対するタングステンの拡散係数はほぼ０である。すなわち、アルミニウムとタングステンの合金は形成されない。また、例えば、バリアメタル層６は、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、チタン（Ｔｉ）又はチタン窒化物（ＴｉＮ）により形成されており、半導体基板２はシリコン（Ｓｉ）により形成されており、層間絶縁膜３はシリコン酸化物（ＳｉＯ２）により形成されている。
【００１３】
図１（ａ）に示すように、半導体装置１において、コンタクト４の中心軸４ｃとコンタクト５の中心軸５ｃとのずれ量が小さく、コンタクト５の下面５ａの全領域がコンタクト４の上面４ｂの直上域に配置されている場合には、コンタクト５の下面５ａの全領域がバリアメタル層６の上面に接触しており、バリアメタル層６の下面がコンタクト４の上面４ｂに接触している。この場合、コンタクト４とコンタクト５との間にはバリアメタル層６が介在し、バリアメタル層６が、コンタクト４を形成するタングステンとコンタクト５を形成するアルミニウムとの拡散を防止するため、タングステンの拡散によってコンタクト４中にボイドが形成されたり、高抵抗な金属間化合物が形成されたりすることがない。従って、コンタクト４とコンタクト５との間の抵抗が増加することがない。
【００１４】
一方、図１（ｂ）に示すように、コンタクト４の中心軸４ｃとコンタクト５の中心軸５ｃとのずれ量が大きい場合には、コンタクト５の一部分のみがコンタクト４の直上域に配置され、残りの部分はコンタクト４の直上域から外れた領域にはみ出し、コンタクト４の側方に回り込む。他方、バリアメタル層６を堆積させる際には、バリアメタル層６はコンタクト４の側面上には回り込みにくいため、コンタクト４の側面にはバリアメタル層６によって被覆されない領域Ｒが形成される。この結果、コンタクト５におけるコンタクト４の直上域からはみ出した部分の側面が、コンタクト４の側面に領域Ｒにおいて接触する。これにより、コンタクト４を形成するタングステンとコンタクト５を形成するアルミニウムとが直接接触することになる。しかしながら、アルミニウムに対するタングステンの拡散係数は相対的に小さいため、コンタクト５中に拡散するタングステンの量は少ない。このため、コンタクト４中にボイドが形成されたり、金属間化合物が形成されたりすることが少なく、コンタクト４とコンタクト５との間の抵抗はほとんど増加しない。
【００１５】
これに対して、図１（ｃ）及び（ｄ）に示すように、比較例に係る半導体装置１０１は、本実施形態に係る半導体装置１と比較して、コンタクト４とコンタクト５との間に中間配線７が配置されており、コンタクト５は中間配線７を介してコンタクト４に接続されている点が異なっている。
【００１６】
図１（ｃ）に示すように、半導体装置１０１において、コンタクト４の中心軸４ｃとコンタクト５の中心軸５ｃとのずれ量が相対的に小さく、コンタクト５の下面５ａの全領域が中間配線７の直上域に配置されている場合には、コンタクト５はバリアメタル層６を介して中間配線７に接続されている。この場合、バリアメタル層６が拡散防止層として機能し、中間配線７を形成する銅とコンタクト５を形成するアルミニウムとの拡散を防止するため、銅がアルミニウム中に拡散することによって中間配線７内にボイドが形成されたり、高抵抗な金属間化合物が形成されることがない。従って、中間配線７とコンタクト５との間の抵抗が増加することがなく、コンタクト４とコンタクト５との間の抵抗が増加することがない。
【００１７】
しかしながら、図１（ｄ）に示すように、コンタクト４の中心軸４ｃとコンタクト５の中心軸５ｃとのずれ量が相対的に大きく、中間配線７の直上域にはコンタクト５の一部分のみが配置され、コンタクト５の残りの部分は中間配線７の直上域から外れた領域に配置されている場合には、コンタクト５の残りの部分は中間配線７の側方に回り込む。一方で、バリアメタル層６を堆積させる際には、バリアメタル層６は中間配線７の側面上には回り込みにくいため、中間配線７の側面にはバリアメタル層６によって被覆されていない領域Ｒが形成される。この結果、コンタクト５における中間配線７の直上域からはみ出した部分が、コンタクト４の側面の領域Ｒに接触し、中間配線７を形成する銅とコンタクト５を形成するアルミニウムとが直接接触する。この場合、アルミニウムに対する銅の拡散係数は相対的に大きいため、銅がアルミニウム中に拡散して中間配線７内にボイドが形成されたり、銅がコンタクト５を形成するアルミニウムと反応して高抵抗な金属間化合物、例えば、ＡｌＣｕを形成してしまい、中間配線７とコンタクト５との間の抵抗が増加する。この結果、コンタクト４とコンタクト５との間の抵抗も増加する。
【００１８】
なお、上方から見て、中間配線７を十分に広く形成すれば、コンタクト５の配設位置が中間配線７の直上域から外れることがなくなり、コンタクト５が中間配線７の側面に接触して抵抗が増加することを防止できる。しかしながら、この場合は、中間配線７の面積が増大するため、半導体装置１０１の小型化が阻害される。これに対して、本実施形態によれば、コンタクト４とコンタクト５との間に、上方から見てコンタクト４よりも幅が広い中間配線７が設けられていないため、半導体装置１の小型化を図ることができる。
【００１９】
このように、本実施形態によれば、コンタクト４とコンタクト５との間から上方から見てコンタクト４よりも幅が広い中間配線７を排除し、コンタクト５を形成する導電性材料（例えば、アルミニウム）に対するコンタクト４を形成する導電性材料（例えば、タングステン）の拡散係数を、コンタクト５を形成する導電性材料（例えば、アルミニウム）に対する中間配線７を形成する導電性材料（例えば、銅）の拡散係数よりも小さくすることにより、コンタクト４とコンタクト５との間の抵抗の増加を防止しつつ、半導体装置１を小型化することができる。
【００２０】
次に、本発明の第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態をＮＡＮＤ型フラッシュメモリに適用した例である。
図２は、本実施形態に係る半導体装置を例示する模式的平面図であり、
図３（ａ）は、本実施形態に係る半導体装置におけるメモリセルアレイの一部を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、
図４（ａ）は、本実施形態に係る半導体装置におけるメモリセルアレイの他の一部を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、
図５（ａ）は、本実施形態に係る半導体装置における周辺回路の一部を例示する平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
【００２１】
図２に示すように、本実施形態に係る半導体装置１１はＮＡＮＤ型フラッシュメモリである。半導体装置１１においては、例えばシリコンからなる半導体基板１２が設けられている。以下、半導体基板１２の上面に平行な方向のうち相互に直交する２方向を「ロウ方向」及び「カラム方向」とする。半導体基板１２上には、メモリセルアレイ１３が形成されており、メモリセルアレイ１３のロウ方向の両側にはロウデコーダ１４が形成されている。また、メモリセルアレイ１３から見てカラム方向の一方には、ページバッファ１５及び周辺回路１６がこの順に配置されている。また、メモリセルアレイ１３においては、半導体基板１２の上層部分にセルウェル１７が形成されている。更に、メモリセルアレイ１３においては、ロウ方向に沿って、シャント領域１８及びメモリセル領域１９が交互に配列されている。
【００２２】
以下、メモリセルアレイ１３について説明する。
図３（ａ）〜（ｃ）に示すように、半導体基板１２上には、例えばシリコン酸化物からなる層間絶縁膜２３が設けられている。なお、図２においては、層間絶縁膜２３は図示を省略されている。シャント領域１８においては、層間絶縁膜２３中にコンタクト２４及び２５が２段に設けられている。コンタクト２４及び２５の形状はそれぞれ、下部にいくほど細くなる略柱状であり、例えば、逆円錐台形である。下段のコンタクト２４の下端部は半導体基板１２のコンタクト領域２０に接続されている。一方、上段のコンタクト２５はコンタクト２４の直上域に設けられており、コンタクト２５の下面上及び側面上には、バリアメタル層２６が形成されている。バリアメタル層２６は、コンタクト２５及び２４の双方に接している。これにより、コンタクト２５の下端部はバリアメタル層２６を介してコンタクト２４の上端部に接続されている。層間絶縁膜２３上には上層配線としてのシャント配線２８が設けられており、コンタクト２５の上面２５ｂに接している。シャント配線２８は、コンタクト２５の直上域を通過してカラム方向に延びている。
【００２３】
メモリセル領域１９においては、中間配線としてのビット線２７が設けられている。ビット線２７はカラム方向に延び、半導体基板１２よりも上方であって、シャント配線２８よりも下方に配置されている。すなわち、ビット線２７の下面２７ａは下段のコンタクト２４の下面２４ａよりも上方に位置し、ビット線２７の上面２７ｂは上段のコンタクト２５の上面２５ｂよりも下方に位置している。例えば、ビット線２７の下面２７ａはコンタクト２４の上面２４ｂと同じ高さにある。ビット線２７の幅及び間隔はＦであり、これは露光技術によって決まる最小加工寸法（２Ｆ）の半分に相当する。なお、ビット線２７はシャント領域１８には設けられていない。従って、ビット線２７はコンタクト２４とコンタクト２５との間には介在しておらず、コンタクト２４及び２５から離隔している。
【００２４】
そして、コンタクト２５を形成する導電性材料に対するコンタクト２４を形成する導電性材料の拡散係数は、コンタクト２５を形成する導電性材料に対するビット線２７を形成する導電性材料の拡散係数よりも小さい。例えば、前述の第１の実施形態と同様に、コンタクト２４はタングステンにより形成されており、コンタクト２５はアルミニウムにより形成されており、ビット線２７は銅により形成されており、アルミニウムに対するタングステンの拡散係数は、アルミニウムに対する銅の拡散係数よりも小さい。また、前述の第１の実施形態と同様に、例えば、バリアメタル層２６は、タンタル、タンタル窒化物、チタン又はチタン窒化物により形成されている。
【００２５】
図３（ａ）〜（ｃ）に示すように、コンタクト２５の形成目標位置は、コンタクト２４の直上域とする。すなわち、コンタクト２５は、その中心軸２５ｃがコンタクト２４の中心軸２４ｃと一致するように狙って形成する。そして、狙ったとおりの位置に形成されれば、コンタクト２５の下面２５ａの全領域は、コンタクト２４の上面２４ｂの直上域に配置される。
【００２６】
しかしながら、図４（ａ）〜（ｃ）に示すように、コンタクト２５の形成位置が、製造工程のばらつきにより目標位置から外れてしまうこともある。この場合には、コンタクト２５の一部分のみがコンタクト２４の直上域に配置され、残りの部分はコンタクト２４の直上域から外れた領域にはみ出し、コンタクト２４の側面上に回り込む。一方。バリアメタル層２６は、コンタクト２４の側面上には形成されにくい。このため、コンタクト２５におけるコンタクト２４の直上域からはみ出した部分が、バリアメタル層２６が形成されていない領域Ｒにおいて、コンタクト２４の側面に直接接触する。
【００２７】
なお、メモリセル領域１９には、複数個のメモリセルが形成されている。すなわち、セルウェル１７の上層部分には、カラム方向に延びる複数本の素子分離絶縁体２１（ＳＴＩ：shallow trench isolation）が相互に離隔して形成されており、素子分離絶縁体２１の間がカラム方向に延びるアクティブエリアとなっている。アクティブエリアの直上域には、浮遊ゲート電極がカラム方向に沿って所定の間隔をおいて配列されている。すなわち、浮遊ゲート電極はロウ方向及びカラム方向に沿ってマトリクス状に配列されている。また、浮遊ゲート電極上には、浮遊ゲート電極の直上域を通過してロウ方向に延びる制御ゲート電極が設けられている。更に、複数本の制御ゲート電極からなる組の両側には、ロウ方向に延びる一対の選択ゲート電極が設けられており、その更に外側には、ソース線コンタクト及びビット線コンタクトが設けられている。また、メモリセル領域１９において、ビット線２７は、上方から見たときにアクティブエリアとほぼ重なるように、アクティブエリア上に配置されている。
【００２８】
ソース線コンタクト上には、ロウ方向に延びるソース線が設けられている。ソース線コンタクトの下端部はアクティブエリアに接続され、上端部はソース線に接続されている。ビット線コンタクトの下端部はアクティブエリアに接続され、上端部は上述のビット線２７に接続されている。これにより、アクティブエリアと制御ゲート電極との間には浮遊ゲート電極が配置され、浮遊ゲート電極毎にメモリセルが構成される。そして、カラム方向におけるコンタクト２４及び２５の形成位置は、ソース線コンタクト及びビット線コンタクトの形成位置と同じである。
【００２９】
次に、周辺回路１６について説明する。
図５（ａ）及び（ｂ）に示すように、周辺回路１６においても、メモリセルアレイ１３と同様に、半導体基板１２（図３参照）上に層間絶縁膜２３が設けられており、層間絶縁膜２３上に上層配線６０が設けられている。そして、半導体基板１２と上層配線６０の間には、コンタクト３３、中間配線４７及びコンタクト５５が接続されている。コンタクト３３はメモリセルアレイ１３のコンタクト２４と同じ高さに設けられており、中間配線４７はメモリセルアレイ１３のビット線２７と同じ高さに設けられており、コンタクト５５はメモリセルアレイ１３のコンタクト２５と略同じ高さに設けられており、上層配線６０はメモリセルアレイ１３のシャント配線２８と同じ高さに設けられている。また、ロウ方向において、中間配線４７の幅はコンタクト３３の幅及びコンタクト５５の幅よりも広い。
【００３０】
層間絶縁膜２３においては、半導体基板１２側から順に、絶縁膜３１、絶縁膜３５及び絶縁膜４９が積層されている。そして、絶縁膜３１内にはコンタクト３３が形成されており、絶縁膜３５内には中間配線４７が形成されており、絶縁膜４９内にはコンタクト５５が形成されている。すなわち、メモリセルアレイ１３においては、下段のコンタクト２４は中間配線を介さずに上段のコンタクト２５に接続されているが、周辺回路１６においては、下段のコンタクト３３は中間配線４７を介して上段のコンタクト５５に接続されている。中間配線４７の下面上及び側面上にはバリアメタル層４６が形成されており、コンタクト５５の下面上及び側面上にはバリアメタル層２６が形成されている。なお、図５（ａ）及び（ｂ）においては、上層配線６０がカラム方向に延びる例を示しているが、上層配線６０はロウ方向に延びていてもよい。
【００３１】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図６〜図１８は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、各図の向かって左側の部分はシャント領域及びその周辺を示し、各図の向かって右側の部分は周辺回路を示している。
図１９（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、コンタクト２５の形成領域がコンタクト２４の直上域からずれた場合を示す。
なお、以下の製造方法の説明では、便宜上、メモリセルアレイ１３が形成される予定の領域も「メモリセルアレイ１３」といい、周辺回路１６が形成される予定の領域も「周辺回路１６」という。
【００３２】
先ず、例えばシリコンからなる半導体基板１２を用意する。次に、半導体基板１２の上層部分におけるメモリセルアレイ１３が形成される予定の領域に不純物を注入して、セルウェル１７を形成する。次に、セルウェル１７の上層部分にカラム方向に延びる複数本のトレンチを形成し、このトレンチ内に例えばシリコン酸化物を埋め込むことにより、素子分離絶縁体２１を形成する。これにより、セルウェル１７の上層部分が複数本のアクティブエリアに区画される。次に、半導体基板１２上に浮遊ゲート電極及び制御ゲート電極を形成し、これらを埋め込むように、例えばシリコン酸化物からなる絶縁膜３１を形成する。次に、絶縁膜３１にコンタクトホールを形成し、このコンタクトホール内に例えばタングステンを埋め込むことにより、シャント領域１８にコンタクト２４を形成し、メモリセル領域１９にビット線コンタクト３２を形成し、周辺回路１６にコンタクト３３を形成する。ビット線コンタクト３２、コンタクト２４及びコンタクト３３の形状は、下部にいくほど細くなる略柱状の形状であり、例えば、逆円錐台形である。
【００３３】
次に、図６に示すように、絶縁膜３１上に、例えばシリコン酸化物を堆積させて、絶縁膜３５を形成する。次に、例えばＣＶＤ（chemical vapor deposition：化学気相成長）法により、絶縁膜３５に対してエッチング選択比がとれる材料、例えば、アモルファスシリコンを堆積させて、リソグラフィ法及びＲＩＥ（reactive ion etching：反応性イオンエッチング）によってパターニングすることにより、マスク膜３６を形成する。このとき、メモリセルアレイ１３においては、マスク膜３６に、ロウ方向における幅及び間隔が露光技術に起因する最小加工寸法２Ｆであるパターンを形成する。すなわち、メモリセルアレイ１３においては、マスク膜３６を構成するパターンのロウ方向における配列周期は４Ｆである。また、マスク膜３６の各パターンは、ロウ方向に沿って配列された複数本のビット線コンタクト３２のうち、１本おきのビット線コンタクト３２の直上域に配置する。一方、周辺回路１６においては、マスク膜３６はコンタクト３３の直上域を露出させ、それ以外の領域を覆うように形成する。従って、周辺回路１６におけるマスク膜３６のパターンの幅及び間隔は、２Ｆには限定されない。
【００３４】
次に、図７に示すように、例えばウェットエッチング法により、マスク膜３６をスリミングする。これにより、メモリセルアレイ１３においては、マスク膜３６の各パターンの幅をＦまで減少させる。これにより、マスク膜３６の各パターンの間隔は３Ｆまで増加する。一方、周辺回路１６においては、マスク膜３６の各パターンの外縁は、コンタクト３３の直上域から少し後退する。
【００３５】
次に、図８に示すように、例えばＣＶＤ法により、全面に絶縁膜３７を堆積させる。絶縁膜３７は、絶縁膜３５を形成する材料及びマスク膜３６を形成する材料の双方に対してエッチング選択比が確保できる材料であって、成膜装置を汚染させることが少ない材料によって形成し、例えば、シリコン窒化物によって形成する。このとき、絶縁膜３７の上面には、マスク膜３６のパターンを反映した凹凸が形成される。
【００３６】
次に、図９に示すように、例えばＲＩＥ法により、絶縁膜３７をエッチバックする。これにより、マスク膜３６の上面上及び絶縁膜３５の上面上から絶縁膜３７が除去され、マスク膜３６の各パターンの側面上のみに残留する。これにより、マスク膜３６の各パターンの側面上に絶縁膜３７からなる側壁３８が形成される。ロウ方向における側壁３８の厚さはＦとする。これにより、メモリセルアレイ１３においては、ロウ方向における側壁３８間の距離もＦとなる。
【００３７】
次に、図１０に示すように、例えばウェットエッチング法により、マスク膜３６（図８参照）を除去する。これにより、絶縁膜３５上に側壁３８が残留する。メモリセルアレイ１３においては、ロウ方向における側壁３８の幅及び間隔はＦであり、従って、配列周期は２Ｆである。一方、周辺回路１６においては、コンタクト３３の直上域の外縁に沿って、厚さがＦの側壁３８が残留する。
【００３８】
次に、図１１に示すように、例えばＣＶＤ法により、全面に絶縁膜４１を堆積させる。絶縁膜４１は、側壁３８に対してエッチング選択比を確保できる材料によって形成し、例えば、シリコン酸化物によって形成する。次に、絶縁膜４１上にマスク材料を堆積させて、リソグラフィ法及びＲＩＥ法によってパターニングすることにより、マスク膜４２を形成する。マスク膜４２はマスク膜４１との間でエッチング選択比が確保できる材料によって形成し、例えばアモルファスシリコンによって形成する。マスク膜４２は、メモリセルアレイ１３においてはシャント領域１８を覆いメモリセル領域１９を露出させ、周辺回路１６においてはコンタクト３３の直上域を露出させ、それ以外の領域を覆うように形成する。
【００３９】
次に、図１２に示すように、例えばＲＩＥ等のエッチングを行う。これにより、マスク膜４２がマスクとなり、絶縁膜４１が選択的に除去される。そして、絶縁膜４１が除去されて側壁３８が露出した領域においては、側壁３８がマスクとなり、絶縁膜３５が選択的に除去される。この結果、マスク膜４２の直下域においては、絶縁膜４１及び側壁３８が残留する。一方、マスク膜４２の直下域以外の領域においては、絶縁膜４１が除去される。また、マスク膜４２の直下域以外の領域であって、側壁３８の直下域には絶縁膜３５が残留し、側壁３８の直下域以外の領域においては、絶縁膜３５が除去される。この結果、シャント領域１８は全体がマスク膜４２に覆われているため、絶縁膜４１、側壁３８及び絶縁膜３５が残留する。また、メモリセル領域１９においては、ビット線コンタクト３２の直上域を通過してカラム方向に延びるトレンチ４５が形成される。トレンチ４５の幅は側壁３８の間隔と同じＦとなる。更に、周辺回路１６においては、コンタクト３３の直上域に開口部４４が形成される。
【００４０】
次に、図１３に示すように、例えばドライエッチング法によりマスク膜４２（図１２参照）を除去し、例えばウェットエッチング法により絶縁膜４１及び側壁３８（図１２参照）を除去する。次に、例えばＣＶＤ法又はスパッタ法等により、全面にタンタル、タンタル窒化物、チタン又はチタン窒化物を堆積させて、バリアメタル層４６を形成する。このとき、バリアメタル層４６は、絶縁膜３５上の他に、トレンチ４５の内面上及び開口部４４の内面上にも形成される。
【００４１】
次に、図１４に示すように、例えばＣＶＤ法又は金属めっき法等により、バリアメタル層４６上に導電性材料、例えば、銅を堆積させて銅層を形成する。次に、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）法により、銅層の上面を平坦化して、絶縁膜３５の上面を露出させる。これにより、バリアメタル層４６及び銅層は絶縁層３５の上面上から除去され、トレンチ４５及び開口部４４の内部にのみ残留する。この結果、トレンチ４５の内面上及び開口部４４の内面上にバリアメタル層４６が形成され、トレンチ４５の内部に中間配線であるビット線２７が形成され、開口部４４の内部に中間配線４７が形成される。従って、ビット線２７及び中間配線４７は銅により形成される。また、ビット線２７と中間配線４７は同じ高さに形成される。言い換えれば、ビット線２７と中間配線４７は同じ層に形成されるといえる。
【００４２】
次に、図１５に示すように、例えばＣＶＤ法により、例えばシリコン酸化物からなる絶縁膜４９を堆積させる。次に、全面にレジスト材料を堆積させて、レジスト膜５１を形成する。次に、リソグラフィ法によってレジスト膜５１をパターニングして、コンタクト２４及び３３の直上域に開口部５２を形成する。上方から見て、コンタクト２４の直上域に形成される開口部５２の形状は、例えば円形とする。このとき、図１９（ａ）に示すように、コンタクト２４の直上域に形成された開口部５２の中心軸５２ｃが、コンタクト２４の中心軸２４ｃからずれてしまい、上方から見て、開口部５２の外縁５２ｄがコンタクト２４の外側に位置してしまう場合もある。
【００４３】
次に、図１６に示すように、レジスト膜５１をマスクとして、例えばＲＩＥ法によりエッチングを行う。これにより、絶縁膜４９及び絶縁膜３５における開口部５２の直下域に相当する部分が除去され、開口部５３が形成される。その後、レジスト膜５１を除去する。開口部５３の底面においては、コンタクト２４の上面及び中間配線４７の上面が露出する。なお、メモリセルアレイ１３における開口部５３の上端（絶縁膜４９の上面）から下端（絶縁膜３５の下面）までの距離が、周辺回路１６における開口部５３の上端（絶縁膜４９の上面）から下端（絶縁膜４９の下面）までの距離と異なっているが、コンタクト２４及び中間配線４７をストッパーとしてエッチングを行うことにより、メモリセルアレイ１３及び周辺回路１６の双方において、開口部５３を安定して形成することができる。その理由は、コンタクト２４及び中間配線４７は金属により形成されているため、絶縁材料により形成された絶縁膜４９及び絶縁膜３５に対して、エッチング比を取りやすいからである。
【００４４】
このとき、図１９（ｂ）に示すように、レジスト膜５１の開口部５２の外縁５２ｄがコンタクト２４の直上域からはみ出していると、開口部５３の外縁５３ｄもコンタクト２４の直上域からはみ出してしまい、絶縁膜３１におけるコンタクト２４の側方に位置する部分が掘り込まれる。この結果、絶縁膜３１に掘込部３１ａが形成される。特に、絶縁膜３５と絶縁膜３１とが同じ材料で形成されている場合、又は、絶縁膜３１のエッチングレートが絶縁膜３５のエッチングレートよりも大きい場合に、掘込部３１ａが形成されやすい。
【００４５】
次に、図１７に示すように、例えばＣＶＤ法又はスパッタ法等により、全面にタンタル、タンタル窒化物、チタン又はチタン窒化物等の導電性材料を堆積させて、バリアメタル層２６を形成する。バリアメタル層２６は、絶縁膜４９の上面上の他に、開口部５３の内面上にも形成される。このとき、図１９（ｂ）に示すように、絶縁膜３１に掘込部３１ａが形成されている場合には、図１９（ｃ）に示すように、バリアメタル層２６は掘込部３１ａの底面上及び側面上には形成されるものの、コンタクト２４の側面には形成されにくい。その理由は、コンタクト２４の形状は下部にいくほど細くなっており、コンタクト２４の側面は垂直方向に対して上部が掘込部３１ａの内部に向けて張り出すように傾斜しているため、バリアメタル層２６を形成する導電性材料が回り込みにくい。特に、バリアメタル層２６をカバレッジが悪いスパッタ法を用いて形成した場合に、回り込みにくくなる。この結果、コンタクト２４の側面における掘込部３１ａ内に露出している領域に、バリアメタル層２６によって被覆されない領域Ｒが発生する。
【００４６】
次に、図１８に示すように、例えばＣＶＤ法によって全面にアルミニウム層を堆積させ、ＣＭＰ法により上面を平坦化する。これにより、絶縁膜４９上からアルミニウム層及びバリアメタル層２６が除去され、開口部５３内のみに残留する。この結果、メモリセルアレイ１３においては、開口部５３内にアルミニウムからなるコンタクト２５が形成され、周辺回路１６においては、開口部５３内にアルミニウムからなるコンタクト５５が形成される。コンタクト２５はバリアメタル層２６を介してコンタクト２４に接続され、コンタクト５５は、バリアメタル層２６、中間配線４７及びバリアメタル層４６を介して、コンタクト３３に接続される。このとき、図１９（ｄ）に示すように、アルミニウムからなるコンタクト２５は、領域Ｒにおいて、タングステンからなるコンタクト２４に直接接触する。
【００４７】
次に、図３（ａ）〜（ｃ）に示すように、例えばＣＶＤ法により、絶縁膜４９上の全面に、アルミニウム層を堆積させる。次に、例えばリソグラフィ法及びＲＩＥ法により、このアルミニウム層をパターニングする。これにより、メモリセルアレイ１３においては、絶縁膜４９上に、カラム方向に延び、コンタクト２５の直上域を通過するシャント配線２８を形成する。シャント配線２８の下面はコンタクト２５の上面に接触し、これにより、シャント配線２８は、コンタクト２５、バリアメタル層２６及びコンタクト２４を介して、半導体基板１２のセルウェル１７に接続される。一方、周辺回路１６においては、絶縁膜４９上に、カラム方向に延び、コンタクト５５の直上域を通過する上層配線６０を形成する。上層配線６０の下面はコンタクト５５の上面に接触し、これにより、上層配線６０は、コンタクト５５、バリアメタル層２６、中間配線４７、バリアメタル４６及びコンタクト３３を介して、半導体基板１２に接続される。このようにして、半導体装置１１が製造される。このとき、絶縁膜３１、３５及び４９からなる積層膜が、層間絶縁膜２３となる。
【００４８】
次に、本実施形態の効果について説明する。
本実施形態によれば、前述の第１の実施形態と同様に、コンタクト２４とコンタクト２５との間に、上方から見てコンタクト２４よりも幅が広い中間配線が設けられていないため、半導体装置１１の小型化を図ることができる。
【００４９】
また、半導体装置１１の製造プロセスにおける図１５に示す工程において、図１９（ａ）に示すように、開口部５２の形成位置がコンタクト２４の直上域からずれてしまうと、これに起因して、図１８に示す工程において、図１９（ｄ）に示すように、コンタクト２５がコンタクト２４に接触する場合がある。この場合においても、本実施形態においては、コンタクト２５を形成する導電性材料（例えば、アルミニウム）に対するコンタクト２４を形成する導電性材料（例えば、タングステン）の拡散係数が、コンタクト２５を形成する導電性材料（例えば、アルミニウム）に対する中間配線２７を形成する導電性材料（例えば、銅）の拡散係数よりも小さいため、コンタクト２４を形成する導電性材料（例えば、タングステン）のコンタクト２５内への拡散を抑制できる。このため、コンタクト２４内にボイドが形成されたり、コンタクト２４を形成する導電性材料（例えば、タングステン）がバリアメタル層２６を形成する導電性材料（例えば、タンタル又はチタン）と反応して高抵抗な金属間化合物を形成したりすることを抑制できる。この結果、コンタクト２４とコンタクト２５との間の抵抗が増加することを防止できる。
【００５０】
更に、本実施形態においては、電気抵抗率がアルミニウムよりも低い銅をビット線２７及び中間配線４７の材料として用いることができる。この結果、コンタクト２４とコンタクト２５との間の抵抗が増加することを防止できると共に、ビット線２７及び中間配線４７の抵抗を下げることができるため、半導体装置１１の特性を向上させることができる。
【００５１】
更にまた、周辺回路１６においては、下段のコンタクト３３は中間配線４７を介して上段のコンタクト５５に接続されている。これにより、中間配線４７を介して、１本又は複数本のコンタクト３３を１本又は複数本のコンタクト５５に接続することができ、回路素子間を複雑に接続することができる。また、図１（ｄ）に示すように、コンタクト３３の中心軸とコンタクト５５の中心軸とのずれ量が大きくなった場合であっても、コンタクト５５の形成位置が中間配線４７の直上域から外れる可能性は小さい。周辺回路１６においては、例えば隣接するコンタクト３３の間に幅の広いゲート電極が形成される等の事情があり、メモリセルアレイ１３と比較して、隣接する中間配線４７間を狭くする要求が少ない。そのため、幅がビット線２７の幅よりも広い中間配線４７を配置することが可能となる。その一方で、周辺回路１６においては、メモリセルアレイ１３と比較して、回路素子間を複雑に接続する要求がある。このように、本実施形態によれば、小型化が特に要求されるメモリセルアレイ１３においては、コンタクト間の中間配線を排して回路面積を縮小することができ、複雑な回路構成が特に要求される周辺回路１６においては、コンタクト間に中間配線を設けて電流経路を分岐させることができる。すなわち、本実施形態によれば、機能領域毎の要求に応じた構成を実現することができる。
【００５２】
更にまた、本実施形態においては、シャント領域１８における上段のコンタクト２５を、周辺回路１６におけるコンタクト５５と同時に形成する。このため、コンタクト２５を形成することによって、工程数が増加することはない。従って、半導体装置１１の製造コストを抑えることができる。
【００５３】
次に、本発明の第３の実施形態について説明する。
本実施形態は、前述の第２の実施形態に係る半導体装置の他の製造方法である。
本実施形態においては、周辺回路１６の加工方法が前述の第２の実施形態とは異なっている。メモリセルアレイ１３の加工方法は第２の実施形態と同様である。
図２０〜図２２は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、各図の向かって左側の部分はシャント領域及びその周辺を示し、各図の向かって右側の部分は周辺回路領域を示す。
【００５４】
先ず、前述の図６〜図９に示す工程により、図９に示す構造体を作製する。
次に、図２０に示すように、メモリセルアレイ１３において、マスク膜３６を除去する。これにより、メモリセルアレイ１３においては、絶縁膜３５上に側壁３８が残留し、この側壁３８のロウ方向における幅及び間隔はＦとなる。このとき、周辺回路１６においては、マスク膜３６を残留させる。
【００５５】
次に、図２１に示すように、全面に、例えばシリコン酸化物からなる絶縁膜４１を堆積させる。次に、絶縁膜４１上に例えばアモルファスシリコンからなるマスク膜４２を形成する。マスク膜４２は、メモリセルアレイ１３においてはシャント領域１８を覆いメモリセル領域１９を露出させるように形成する。このとき、周辺回路１６においてはマスク膜４２を形成しない。
【００５６】
次に、図２２に示すように、例えばＲＩＥ等のエッチングを行う。これにより、メモリセルアレイ１３においては、マスク膜４２及び側壁３８がマスクとなり、絶縁膜４１及び絶縁膜３５が選択的に除去される。この結果、シャント領域１８においては、絶縁膜４１、側壁３８及び絶縁膜３５がそのまま残留し、メモリセル領域１９においては、トレンチ４５が形成される。一方、周辺回路１６においては、側壁３８及びマスク膜３６がマスクとなり、絶縁膜３５における側壁３８又はマスク膜３６によって覆われていない部分が除去され、開口部４４が形成される。その後、例えばドライエッチング法によりマスク膜４２を除去し、例えばウェットエッチング法により絶縁膜４１及び側壁３８を除去する。以後の工程は、図１３〜図１８に示す工程と同様である。本実施形態によっても。前述の第２の実施形態と同様に、半導体装置１１を製造することができる。本実施形態における上記以外の製造方法及び効果は、前述の第２の実施形態と同様である。
【００５７】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００５８】
１  半導体装置、２  半導体基板、３  層間絶縁膜、４  コンタクト、４ａ  下面、４ｂ  上面、４ｃ  中心軸、５  コンタクト、５ａ  下面、５ｂ  上面、５ｃ  中心軸、６  バリアメタル層、７  中間配線、７ａ  下面、７ｂ  上面、１１  半導体装置、１２  半導体基板、１３  メモリセルアレイ、１４  ロウデコーダ、１５  ページバッファ、１６  周辺回路、１７  セルウェル、１８  シャント領域、１９  メモリセル領域、２０  コンタクト領域、２１  素子分離絶縁体、２３  層間絶縁膜、２４  コンタクト、２４ａ  下面、２４ｂ  上面、２４ｃ  中心軸、２５  コンタクト、２５ａ  下面、２５ｂ  上面、２６  バリアメタル層、２７  ビット線、２７ａ  下面、２７ｂ  上面、２８  シャント配線、３１  絶縁膜、３１ａ  掘込部、３２  ビット線コンタクト、３３  コンタクト、３５  絶縁膜、３６  マスク膜、３７  絶縁膜、３８  側壁、４１  絶縁膜、４２  マスク膜、４４  開口部、４５  トレンチ、４６  バリアメタル層、４７  中間配線、４９  絶縁膜、５１  レジスト膜、５２  開口部、５２ｃ  中心軸、５２ｄ  外縁、５３  開口部、５３ｄ  外縁、５５  コンタクト、６０  上層配線、１０１  半導体装置、Ｒ  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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