(57)【要約】【課題】コンタクトとアクティブエリアとの間のショートマージンを確保できる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１において、シリコン基板の上層部分にＳＴＩを形成し、シリコン基板の上層部分をＹ方向に延びる複数本のアクティブエリアＡＡに区画する。また、アクティブエリアＡＡ上にビット線コンタクトＣＢを形成し、その下端部をアクティブエリアＡＡに接続する。このとき、ビット線コンタクトＣＢを千鳥状に配置する。そして、一のアクティブエリアＡＡにおけるビット線コンタクトＣＢが接続された部分６の上面よりも、この一のアクティブエリアＡＡの隣に配置された他のアクティブエリアＡＡの一部分であって、Ｙ方向における位置が一のアクティブエリアＡＡの部分６と同じである部分７の上面を、下方に位置させる。【選択図】図２
2011054658.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部分に形成され、前記上層部分を、第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、
前記アクティブエリア上に設けられ、下端部が前記アクティブエリアに接続されたコンタクトと、
を備え、
隣り合う前記アクティブエリアにそれぞれ接続された２本のコンタクトの前記第１方向における位置は相互にずれており、
それぞれの前記アクティブエリアは、
前記コンタクトが接続された第１部分と、
上面が前記第１部分の上面よりも低い第２部分と、
を有し、
一の前記アクティブエリアの前記第１部分は、前記一のアクティブエリアの隣に配置された他のアクティブエリアの前記第２部分の隣に配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２部分の上面と側面との間の角部の曲率半径は、前記第１部分の上面と側面との間の角部の曲率半径よりも大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記アクティブエリアの上部に形成され、導電型が前記アクティブエリアの導電型とは異なる不純物拡散層をさらに備え、
各前記アクティブエリアにおいて、前記第１部分と前記第２部分とは前記第１方向に沿って相互に接するように配置されており、前記不純物拡散層は、前記第１部分及び前記第２部分に連続して形成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記不純物拡散層における前記第２部分に形成された部分の不純物濃度は、前記第１部分に形成された部分の不純物濃度よりも低いことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記アクティブエリア上に設けられ、前記第１方向に対して交差した第２方向に延びる複数本のコントロールゲート電極と、
前記アクティブエリアと前記コントロールゲート電極との最近接部分毎に設けられた電荷蓄積部材と、
前記アクティブエリアと前記電荷蓄積部材との間に設けられたトンネル絶縁膜と、
前記アクティブエリア上であって、前記複数本のコントロールゲート電極からなる組の両側に配置され、前記第２方向に延びる一対のセレクトゲート電極と、
をさらに備え、
前記第１部分及び前記第２部分は、前記セレクトゲート電極から見て前記組の反対側に配置されていることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、ＮＡＮＤ型の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、不揮発性半導体記憶装置として、ＮＡＮＤ型の記憶装置が使用されている。ＮＡＮＤ型の記憶装置においては、シリコン基板の上層部分を複数本のライン状の部分に区画し、このライン状の部分をアクティブエリアとして使用する。そして、各アクティブエリアに複数のメモリセルを形成し、複数のメモリセルの両側に一対のセレクトゲート電極を設けている。また、シリコン基板の上方にビット線及びソース線を設け、一対のセレクトゲート電極の両側に接続する。このとき、少なくともビット線は、コンタクトを介してアクティブエリアに接続されている。
【０００３】
ところが、ＮＡＮＤ型の記憶装置の微細化が進むと、隣り合うコンタクト同士のショートマージンが低下するという問題がある。すなわち、製造プロセスのばらつきにより、コンタクトの位置がずれると、隣り合うアクティブエリアに接続された２本のコンタクト同士が短絡してしまう虞がある。このため、上方から見て、コンタクトを千鳥状に配列する技術が提案されている（例えば、特許文献１参照。）。
【０００４】
しかしながら、コンタクトを千鳥状に配列することによって、コンタクト同士のショートマージンは改善できるものの、コンタクトとアクティブエリアとの間のショートマージンを改善することはできない。すなわち、アクティブエリア同士の間隔を縮小化すると、あるアクティブエリアに接続されたコンタクトと、このアクティブエリアの隣に配置されたアクティブエリアとが短絡する虞が生じる。このため、ＮＡＮＤ型記憶装置の微細化を図ると製品の歩留まりが低下してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−５４９４１号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、コンタクトとアクティブエリアとの間のショートマージンを確保できる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を、第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリア上に設けられ、下端部が前記アクティブエリアに接続されたコンタクトと、を備え、隣り合う前記アクティブエリアにそれぞれ接続された２本のコンタクトの前記第１方向における位置は相互にずれており、それぞれの前記アクティブエリアは、前記コンタクトが接続された第１部分と、上面が前記第１部分の上面よりも低い第２部分と、を有し、一の前記アクティブエリアの前記第１部分は、前記一のアクティブエリアの隣に配置された他のアクティブエリアの前記第２部分の隣に配置されていることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、コンタクトとアクティブエリアとの間のショートマージンを確保できる不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示するブロック図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】第１の実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。
【図４】本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図５】本発明の第３の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
【図６】本発明の第４の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
【図７】本発明の第５の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
【図８】図７に示すＢ−Ｂ’線による断面図である。
【図９】図７に示すＣ−Ｃ’線による断面図である。
【図１０】第５の実施形態に係る不揮発性半導体記憶装置を例示する回路図である。
【図１１】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図１２】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図１３】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図１４】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図１５】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図１６】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図１７】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図１８】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図１９】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図２０】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図２１】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図２２】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図２３】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【図２４】（ａ）〜（ｃ）は、第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
第１の実施形態は、本発明の特徴部分を概略的に示す実施形態である。不揮発性半導体記憶装置の詳細な構成及び製造方法は、後述する第５の実施形態において詳しく説明する。
【００１１】
図１は、本実施形態に係る不揮発性半導体記憶装置を概略的に例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による断面図であり、
図３は、本実施形態の比較例に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図３は図２に相当する断面を示している。また、図１〜図３においては、図を簡略化するために導電部分のみを示し、絶縁部分は省略している。後述する図４〜図６についても同様である。
【００１２】
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）は、ＮＡＮＤ型フラッシュメモリである。装置１においては、シリコン基板が設けられており、このシリコン基板の上層部分に一方向に延びる複数本のＳＴＩ（shallow trench isolation：素子分離絶縁体、図示せず）が形成されている。そして、これらのＳＴＩによって、シリコン基板の上層部分が複数本のアクティブエリアＡＡに区画されている。
【００１３】
なお、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。すなわち、シリコン基板の上面に平行な方向のうち、ＳＴＩ及びアクティブエリアＡＡが延びる方向をＹ方向とし、Ｙ方向に対して直交する方向をＸ方向とする。また、シリコン基板の上面に対して垂直な方向をＺ方向とする。
【００１４】
装置１においては、アクティブエリアＡＡに沿ってメモリストリングが構成されており、複数のメモリセルが直列に接続されている。また、シリコン基板の上方であって、メモリストリングに属する複数のメモリセル群の両側には、一対のセレクトゲート電極ＳＧが設けられている。メモリストリングは、Ｙ方向に延びるビット線（図示せず）に接続されたビット線コンタクトＣＢとＸ方向に延びるソース線（図示せず）との間に接続されている。
【００１５】
ビット線は、アクティブエリアＡＡの直上域に配置されており、各ビット線はビット線コンタクトＣＢを介して各アクティブエリアＡＡに接続されている。すなわち、各ビット線コンタクトＣＢは各アクティブエリアＡＡ上に配置されており、下端部がアクティブエリアＡＡに接続され、上端部がビット線に接続されている。ビット線コンタクトＣＢの形状は例えば円柱状であり、例えば下端部が他の部分よりも細くなっている。
【００１６】
ビット線コンタクトＣＢは、アクティブエリアＡＡのうち、相互に異なるメモリストリングに属する２本のセレクトゲート電極ＳＧの間に位置する部分に接続されている。また、上方（Ｚ方向）から見て、ビット線コンタクトＣＢは千鳥状に配列されている。すなわち、隣り合うアクティブエリアＡＡにそれぞれ接続された２本のビット線コンタクトＣＢのＹ方向における位置は相互にずれている。
【００１７】
なお、設計では、ビット線コンタクトＣＢの中心軸はアクティブエリアＡＡの中心線上に位置させるが、実際に装置１を製造する際には、製造プロセスのばらつきにより、ビット線コンタクトＣＢの中心軸がアクティブエリアＡＡの中心線上からずれてしまう場合がある。
【００１８】
そして、装置１においては、あるアクティブエリアＡＡにおけるビット線コンタクトＣＢが接続された部分６の上面よりも、このアクティブエリアＡＡの隣に配置された他のアクティブエリアＡＡの一部分であって、Ｙ方向における位置があるアクティブエリアＡＡの部分６と同じである部分７の上面の方が、下方、すなわち、シリコン基板側に位置している。すなわち、部分７は、部分６に対して掘り込まれている。部分６はビット線コンタクトＣＢの直下域を含む部分であるため、上方から見て、ビット線コンタクトＣＢと同様に千鳥状に配列されている。言い換えれば、それぞれのアクティブエリアＡＡは、ビット線コンタクトＣＢが接続された部分６と、上面が部分６の上面よりも低い部分７とを有しており、一のアクティブエリアＡＡの部分６は、一のアクティブエリアＡＡの隣に配置された他のアクティブエリアＡＡの部分７の隣に配置されている、と言える。また、本実施形態においては、例えば、アクティブエリアＡＡにおける相互に異なるメモリストリングに属する２本のセレクトゲート電極ＳＧの間に位置する部分のうち、部分６を除く部分が部分７となっている。従って、部分７は部分６を補うように千鳥状に配列されている。
【００１９】
ここで、部分６はアクティブエリアＡＡの一部領域であり、ビット線コンタクトＣＢが接続された部分に加えて、Ｙ方向に所定の長さを有する領域である。この所定の長さは、少なくとも、ビット線コンタクトＣＢの形成時にＹ方向において合わせズレが生じても、ビット線コンタクトＣＢが部分６の上面に接触するような長さであることが好ましい。
【００２０】
また、部分６及び部分７は千鳥状に配列されているため、各アクティブエリアＡＡにおいて、部分６及び部分７はＹ方向に沿っても配列されている。更に、Ｘ方向において隣接する各アクティブエリアＡＡにおいて、部分６と部分７とは相互に接している。
【００２１】
次に、本実施形態の作用効果について説明する。
上述の如く、本実施形態に係る装置１においては、アクティブエリアＡＡにおけるビット線コンタクトＣＢが接続された部分６の上面に対して、この部分６のＸ方向両側に位置する部分７の上面が窪んでいる。このため、部分６に接続されたビット線コンタクトＣＢとその隣の部分７との最短距離Ｌ１が大きい。これにより、ビット線コンタクトＣＢとアクティブエリアＡＡとの間のショートマージンを確保することができる。また、ビット線コンタクトＣＢを大径化することができるため、ビット線コンタクトＣＢとアクティブエリアＡＡとの間のコンタクト抵抗を低減することができる。更に、部分７の上部における幅、すなわち、Ｘ方向における長さは、部分６の上部における幅とほぼ同じである。従って、セル電流が主として流れるアクティブエリアＡＡの上部の断面積は、部分６と部分７とでほぼ同じである。このため、部分７が形成されることにより、アクティブエリアＡＡを流れるセル電流が減少することはない。
【００２２】
これに対して、図３に示すように、本実施形態の比較例に係る不揮発性半導体記憶装置１０１においては、アクティブエリアＡＡの上面全体が平坦である。このため、アクティブエリアＡＡの部分６に接続されたビット線コンタクトＣＢとその隣の部分７との間の最短距離Ｌ２は、装置１における最短距離Ｌ１よりも小さい。このため、ビット線コンタクトＣＢとアクティブエリアＡＡとの間のショートマージンを確保することが困難である。
【００２３】
ここで、図３に示す比較例において、ビット線コンタクトＣＢを細くすることにより、ビット線コンタクトＣＢとアクティブエリアＡＡとの間のショートマージンを改善することも考えられる。しかし、この場合は、ビット線コンタクトＣＢとアクティブエリアＡＡとの間のコンタクト抵抗が増大してしまい、セル電流が減少してしまう。これに対して、本実施形態の装置１においては、ビット線コンタクトＣＢを細くすることなく、ビット線コンタクトＣＢとアクティブエリアＡＡとの間のショートマージンを確保することができる。
【００２４】
なお、部分７、すなわち、アクティブエリアＡＡにおける窪みが形成されている部分は、ビット線コンタクトＣＢが接続された部分６の少なくともＸ方向両側に設けられていればよい。従って、必ずしもセレクトゲート電極ＳＧの間に位置する部分のうち、部分６を除く部分の全体に窪みが形成されている必要はない。
【００２５】
次に、本発明の第２の実施形態について説明する。
図４は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図４は、前述の第１の実施形態における図２に相当する断面を示している。
図４に示すように、本実施形態に係る不揮発性半導体記憶装置２（以下、単に「装置２」ともいう）は、前述の第１の実施形態に係る装置１（図１参照）と比較して、アクティブエリアＡＡの部分７において、上面とＸ方向に向いた側面との間の角部８が丸められている点が異なっている。すなわち、部分７の角部８の曲率半径ｒは、部分６の角部の曲率半径よりも大きい。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００２６】
次に、本実施形態の作用効果について説明する。
本実施形態によれば、装置２においては、部分７の角部８が丸められているため、装置２におけるビット線コンタクトＣＢとその隣の部分７との間の最短距離Ｌ３は、装置１における最短距離Ｌ１よりも大きい。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
【００２７】
次に、本発明の第３の実施形態について説明する。
図５は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
図５に示すように、本実施形態に係る不揮発性半導体記憶装置３（以下、単に「装置３」ともいう）は、前述の第１の実施形態に係る装置１（図１参照）と比較して、ビット線コンタクトＣＢの配置が異なっている。このため、ビット線コンタクトＣＢの直下域に位置する部分６の配置も異なっている。従って、部分７の配置も装置１とは異なっている。
【００２８】
より具体的には、本実施形態においても、前述の第１の実施形態と同様に、ビット線コンタクトＣＢは、相互に異なるメモリストリングに属する２本のセレクトゲート電極ＳＧの間に配置されているが、本実施形態においては、そのＹ方向における位置が、一方のセレクトゲート電極ＳＧ側の位置Ｐ１、中間の位置Ｐ２、他方のセレクトゲート電極ＳＧ側の位置Ｐ３の３ヶ所ある。そして、Ｘ方向に沿って、位置Ｐ１、Ｐ２、Ｐ３、Ｐ２、Ｐ１、Ｐ２、Ｐ３、・・・の順に位置Ｐ１と位置Ｐ３との間を往復するように配置されている。
【００２９】
本実施形態によれば、位置Ｐ１及びＰ３において、ビット線コンタクトＣＢ同士のＸ方向における距離をより大きくすることができる。この結果、ビット線コンタクトＣＢ間のショートマージンを大きくとることができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００３０】
次に、本発明の第４の実施形態について説明する。
図６は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
図６に示すように、本実施形態に係る不揮発性半導体記憶装置４（以下、単に「装置４」ともいう）は、前述の第３の実施形態に係る装置３（図５参照）と比較して、ビット線コンタクトＣＢの配列が異なっている。すなわち、ビット線コンタクトＣＢは、Ｘ方向に沿って、位置Ｐ１、Ｐ２、Ｐ３、Ｐ１、Ｐ２、Ｐ３、・・・の順に繰り返し配列されている。本実施形態によれば、位置Ｐ１及びＰ３の他に、位置Ｐ２においても、ビット線コンタクトＣＢ同士の距離を大きくすることができる。本実施形態における上記以外の構成及び作用効果は、前述の第３の実施形態と同様である。
【００３１】
次に、本発明の第５の実施形態について説明する。
本実施形態は、前述の第１の実施形態をより具体的に示す実施形態である。
本実施形態に係る不揮発性半導体記憶装置は、例えば、ＮＡＮＤフラッシュＥＥＰＲＯＭ（erasable programmable ROM）である。
図７は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図８は、図７に示すＢ−Ｂ’線による断面図であり、
図９は、図７に示すＣ−Ｃ’線による断面図であり、
図１０は、本実施形態に係る不揮発性半導体記憶装置を例示する回路図である。
【００３２】
図７〜図９に示すように、本実施形態に係る不揮発性半導体記憶装置５（以下、単に「装置５」ともいう）においては、導電型がｐ型のシリコン基板１１が設けられており、シリコン基板１１中にはｎ型ウェル（図示せず）が形成されており、ｎ型ウェルの上部にはｐ型ウェル（図示せず）が形成されている。上方（Ｚ方向）から見て、ｐ型ウェルはｎ型ウェルの内部に配置されている。そして、ｐ型ウェルの内部には、複数のメモリストリング領域ＲｍｓがＹ方向に沿って相互に離隔して設定されており、メモリストリング領域Ｒｍｓ間の領域は、１つおきに、ビット線コンタクト領域Ｒｂｃ又はソース線コンタクト領域Ｒｓｃとなっている。また、ｐ型ウェルの上層部分には、複数のメモリストリング領域Ｒｍｓを繋ぐように、Ｙ方向に延びる複数本のＳＴＩ（素子分離絶縁体）１３が形成されており、シリコン基板１１の上層部分はＳＴＩ１３によって複数本のアクティブエリアＡＡに区画されている。
【００３３】
メモリストリング領域Ｒｍｓにおいては、シリコン基板１１上にシリコン酸化物からなるトンネル絶縁膜１４が形成されており、その上には、Ｘ方向に延びる複数本の積層体２１が形成されている。また、この複数本の積層体２１からなる組の両側には、Ｘ方向に延びる積層体２２がそれぞれ１本ずつ形成されている。積層体２１及び２２は、複数本のアクティブエリアＡＡを跨ぐように配置されている。更に、シリコン基板１１の最上層部分における積層体２１及び２２の直下域を除く領域には、例えばヒ素が導入されたｎ型拡散層２３が形成されている。
【００３４】
各積層体２１においては、電荷蓄積部材として、導電性材料、例えば不純物が導入されたポリシリコンからなるフローティングゲート電極ＦＧが設けられている。フローティングゲート電極ＦＧはアクティブエリアＡＡ毎にＸ方向に沿って分断されている。また、積層体２１においては、フローティングゲート電極ＦＧを覆うように、シリコン酸化物からなる絶縁膜１７が設けられており、その上には、導電性材料、例えば不純物が導入されたポリシリコンからなるコントロールゲート電極ＣＧが設けられ、ワード線ＷＬを構成している。コントロールゲート電極ＣＧはＸ方向に延びるライン状に設けられている。コントロールゲート電極ＣＧの上部には、例えばコバルトシリサイド又はタングステンシリサイド等のシリサイドからなるシリサイド層３２が形成されている。
【００３５】
一方、各積層体２２においては、Ｘ方向に延びるセレクトゲート電極ＳＧが設けられている。セレクトゲート電極ＳＧは、アクティブエリアＡＡの直上域において、フローティングゲート電極ＦＧを形成するポリシリコンとコントロールゲート電極ＣＧを形成するポリシリコンとが絶縁膜１７の開口部１５を介して一体化して形成されている。また、セレクトゲート電極ＳＧの上部には、シリサイド層３２が形成されている。
【００３６】
ビット線コンタクト領域Ｒｂｃにおいては、各アクティブエリアＡＡに部分６と部分７が設けられており、部分７及びその周囲のＳＴＩ１３には、凹部２６が形成されている。これにより、部分７の上面は、部分６の上面よりも下方に位置している。また、Ｘ方向において隣り合うアクティブエリアＡＡにおいて、部分６と部分７とは互い違いに配置されている。これにより、あるアクティブエリアＡＡの部分６から見てＸ方向の両隣には、隣のアクティブエリアＡＡの部分７が配置されている。更に、アクティブエリアＡＡの最上層部分には、導電型がアクティブエリアの導電型とは異なる不純物拡散領域として、例えばヒ素が導入されたｎ＋型拡散層２８が形成されている。各アクティブエリアＡＡにおいて、部分６と部分７とはＹ方向において隣接するように配置されている。また、ｎ＋型拡散層２８は、各アクティブエリアＡＡにおいて部分６及び部分７に連続して形成されている。そして、ｎ＋型拡散層２８における部分７に形成された部分の不純物濃度は、部分６に形成された部分の不純物濃度よりも低い。なお、「不純物濃度」とは、その部分の電気伝導に寄与する実効的な不純物濃度を意味する。
【００３７】
ソース線コンタクト領域Ｒｓｃにおいても、アクティブエリアＡＡの最上層部分には、例えばヒ素が導入されてｎ＋型拡散層２８が形成されている。また、シリコン基板１１上には、導電性材料、例えば不純物が導入されたポリシリコンからなるソース線ＳＬが形成されている。ソース線ＳＬは、複数本のアクティブエリアＡＡを跨ぎ、これらのアクティブエリアＡＡに接触し、共通接続されている。
【００３８】
そして、メモリストリング領域Ｒｍｓ、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃの全面において、シリコン基板１１上には、積層体２１及び２２を覆うように、例えばシリコン酸化物からなる層間絶縁膜３３が設けられている。層間絶縁膜３３内におけるアクティブエリアＡＡの部分６の直上域の一部には、例えばタングステンからなるビット線コンタクトＣＢが埋め込まれている。各ビット線コンタクトＣＢの下端は各部分６に接続されている。上方から見て、ビット線コンタクトＣＢは千鳥状に配置されている。層間絶縁膜３３上であって、アクティブエリアＡＡの直上域を含む領域には、Ｙ方向に延びるビット線ＢＬが設けられている。各ビット線ＢＬは各ビット線コンタクトＣＢの上端に接続されている。層間絶縁膜３３上には、ビット線ＢＬを埋め込むように、例えばシリコン酸化膜からなる層間絶縁膜３５が設けられている。なお、図７においては、図示の便宜上、層間絶縁膜３５、層間絶縁膜３３及びトンネル絶縁膜１４は、図示が省略されている。
【００３９】
装置５においては、ビット線コンタクト領域Ｒｂｃにおいて、ビット線ＢＬがビット線コンタクトＣＢを介してアクティブエリアＡＡの部分６のｎ＋型拡散層２８に接続されている。一方、ソース線コンタクト領域Ｒｓｃにおいては、ソース線ＳＬが直接アクティブエリアＡＡのｎ＋型拡散層２８に接続されている。また、メモリストリング領域Ｒｍｓにおいては、コントロールゲート電極ＣＧとアクティブエリアＡＡとの最近接部分毎に、メモリセルトランジスタＭＴが構成される。更に、セレクトゲート電極ＳＧとアクティブエリアＡＡとの最近接部分には、選択トランジスタＳＴが構成される。これにより、図１０に示すように、ビット線ＢＬとソース線ＳＬとの間には、アクティブエリアＡＡ毎に、複数のメモリセルトランジスタＭＴが直列に接続され、その両側に選択トランジスタＳＴが接続されたメモリストリングＭＳが構成される。
【００４０】
また、各アクティブエリアＡＡにおいて部分６及び部分７がＹ方向に隣接して配置され、ｎ＋型拡散層２８が連続的に形成されていることにより、同一のアクティブエリアＡＡに形成され相互に異なるメモリストリングＭＳに属する２つの選択トランジスタＳＴが電気的に接続されている。これにより、２本のメモリストリングＭＳで１つのビット線コンタクトＣＢを共有できる。そして、複数本のメモリストリングＭＳにより、メモリセルアレイＭＣＡが構成される。
【００４１】
次に、本実施形態に係る不揮発性半導体記憶装置５の製造方法について説明する。
図１１〜図２４は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＢ−Ｂ’線による工程断面図であり、各図の（ｃ）は（ａ）に示すＣ−Ｃ’線による工程断面図である。
なお、本実施形態の特徴はビット線コンタクト領域Ｒｂｃにあるため、図１１〜図２４においては、ビット線コンタクト領域Ｒｂｃとこれに隣接するメモリストリング領域Ｒｍｓの一部のみを示している。
【００４２】
先ず、図１１（ａ）〜（ｃ）に示すように、シリコン基板１１を用意する。例えば、シリコン基板１１はｐ型のシリコンウェーハの一部である。シリコン基板１１においては、複数のメモリストリング領域ＲｍｓがＹ方向に沿って相互に離隔して設定されている。メモリストリング領域Ｒｍｓ間の領域は、１つおきにビット線コンタクト領域Ｒｂｃ又はソース線コンタクト領域Ｒｓｃ（図７参照）となっている。
【００４３】
シリコン基板１１中にｎ型ウェル（図示せず）を形成する。次に、ｎ型ウェルの上部にｐ型ウェル（図示せず）を形成する。上述のメモリストリング領域Ｒｍｓ、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃは、１つのｐ型ウェルの内側に配置される。次に、例えばシリコン酸化物を堆積させて、トンネル絶縁膜１４を形成する。トンネル絶縁膜１４は、通常は絶縁性であるが装置５の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。次に、トンネル絶縁膜１４上に、導電性材料、例えば、不純物を含有したポリシリコン膜を堆積させる。その後、ポリシリコン膜、トンネル絶縁膜１４及びシリコン基板１１を選択的にエッチングし、Ｙ方向に延びるライン状のトレンチ１２を複数本形成する。各トレンチ１２は、複数のメモリストリング領域Ｒｍｓ並びにその間のビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃを通過するように形成する。
【００４４】
次に、トレンチ１２の内部にシリコン酸化物を埋め込んで、ＳＴＩ１３を形成する。シリコン基板１１の上層部分におけるＳＴＩ１３間の部分が、アクティブアリアＡＡとなる。すなわち、シリコン基板１１の上層部分は、ＳＴＩ１３によって、ｐ型の単結晶シリコンからなり、Ｙ方向に延び、相互に離隔した複数本のアクティブエリアＡＡに区画される。また、このとき、メモリストリング領域Ｒｍｓにおいて、アクティブエリアＡＡの直上域にフローティングゲート電極ＦＧが形成される。
【００４５】
次に、フローティングゲート電極ＦＧを覆うように、例えば、ＯＮＯ膜からなる絶縁膜１７を堆積させる。その後、絶縁膜１７におけるセレクトゲート電極ＳＧ（図１０参照）が形成される予定の領域に、開口部１５を形成する。次に、ポリシリコン膜及びシリコン窒化膜をこの順に積層する。このとき、後で堆積させたポリシリコン膜は開口部１５内にも埋め込まれ、先に堆積させたポリシリコン膜に接触する。次に、リソグラフィ技術により、シリコン窒化膜をＸ方向に延びる複数本のライン状に加工し、ストッパ膜１６とする。その後、ストッパ膜１６をマスクとしてドライエッチングを施し、上述のポリシリコン膜及びシリコン酸化膜をパターニングする。
【００４６】
これにより、メモリストリング領域ＲｍｓのＹ方向両端部以外の領域においては、トンネル絶縁膜１４上に、ポリシリコンからなりＸ方向に沿って分断されたフローティングゲート電極ＦＧを絶縁膜１７が埋め込み、その上にポリシリコンからなるコントロールゲート電極ＣＧ及びストッパ膜１６が設けられた積層体２１が複数本形成される。各積層体２１は複数本のアクティブエリアＡＡを跨いでＸ方向に延びている。また、メモリストリング領域ＲｍｓのＹ方向両端部、すなわち、Ｙ方向に沿って配列された複数本の積層体２１からなる組の両側には、一対の積層体２２が形成される。積層体２２の基本的な層構造は積層体２１と同様であるが、フローティングゲート電極ＦＧを形成するポリシリコン膜とコントロールゲート電極ＣＧを形成するポリシリコン膜とが開口部１５を介して接続されており、全体としてセレクトゲート電極ＳＧとなっている。また、積層体２２の幅は積層体２１の幅よりも大きい。更に、ビット線コンタクト領域Ｒｂｃにおいては、フローティングゲート電極ＦＧ、絶縁膜１７、コントロールゲート電極ＣＧ及びストッパ膜１６がエッチングにより取り除かれている。
【００４７】
次に、積層体２１及び２２をマスクとして、シリコン基板１１に対して例えばヒ素（Ａｓ）等の不純物をイオン注入する。これにより、シリコン基板１１の最上層部分における積層体２１及び２２の直下域を除く領域に、ｎ型拡散層２３が形成される。
【００４８】
次に、図１２（ａ）〜（ｃ）に示すように、全面に絶縁材料、例えばシリコン酸化物を堆積させて、シリコン酸化膜２４を形成する。メモリストリング領域Ｒｍｓにおいては、シリコン酸化膜２４は積層体２１の相互間、及び、積層体２１と積層体２２との間に埋め込まれ、積層体２２のビット線コンタクト領域Ｒｂｃ側及びソース線コンタクト領域Ｒｓｃ側の側面上にも形成される。ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃにおいては、シリコン酸化膜２４はトンネル絶縁膜１４の上面上に形成される。
【００４９】
次に、図１３（ａ）〜（ｃ）に示すように、異方性エッチング、例えば、ＲＩＥ（reactive ion etching：反応性イオンエッチング）を施す。これにより、メモリストリング領域Ｒｍｓにおいては積層体２１及び２２の上面上からシリコン酸化膜２４が除去される。また、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃにおいては、シリコン基板１１上からシリコン酸化膜２４及びトンネル絶縁膜１４が除去され、アクティブエリアＡＡ及びＳＴＩ１３が露出する。
【００５０】
次に、図１４（ａ）〜（ｃ）に示すように、シリコン基板１１、積層体２１及び２２の一部を覆うように、レジストマスク２５を形成する。レジストマスク２５は、本体部分２５ａと、本体部分２５ａからＹ方向に延出した複数本の延出部分２５ｂとにより構成する。本体部分２５ａは、ソース線コンタクト領域Ｒｓｃ全体と、メモリストリング領域Ｒｍｓにおける積層体２２のビット線コンタクト領域Ｒｂｃ側の端部を除く部分を覆うように形成する。延出部分２５ｂは、ビット線コンタクト領域ＲｂｃにおいてアクティブエリアＡＡの部分６となる予定の領域を覆うように形成する。このとき、積層体２２におけるビット線コンタクト領域Ｒｂｃ側の部分、ＳＴＩ１３、アクティブエリアＡＡにおける部分７となる予定の部分は、レジストマスク２５によっては覆われず、露出する。
【００５１】
次に、図１５（ａ）〜（ｃ）に示すように、例えばＲＩＥにより、異方性エッチングを行う。これにより、アクティブエリアＡＡ及びＳＴＩ１３におけるレジストマスク２５、積層体２２及びシリコン酸化膜２４によって覆われていない部分が掘り込まれる。この結果、ビット線コンタクト領域Ｒｂｃにおいて、シリコン基板１１の上面に凹部２６が形成される。そして、アクティブエリアＡＡのうち、凹部２６の底部に相当する部分が部分７となる。なお、掘り込み量の一例を挙げると、トレンチ１２の深さが２００ｎｍである場合、凹部２６の掘り込み量は、１００ｎｍ以下、例えば５０ｎｍ以下とする。
【００５２】
次に、図１６（ａ）〜（ｃ）に示すように、レジストマスク２５を除去した後、全面にシリコン酸化物を堆積させる。このシリコン酸化物は、メモリストリング領域Ｒｍｓに残留していたシリコン酸化膜２４と一体化して、シリコン酸化膜２７となる。シリコン酸化膜２７は、ビット線コンタクト領域Ｒｂｃにおいて露出しているシリコン基板１１を保護するために形成する。
【００５３】
次に、図１７（ａ）〜（ｃ）に示すように、シリコン酸化膜２７越しに、ヒ素（Ａｓ）をイオン注入する。これにより、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域ＲｓｃにおけるアクティブエリアＡＡの最上層部分に、ｎ＋型拡散層２８が形成される。ここで、部分６においては、ｎ型拡散層２３とｎ＋型拡散層２８とが重ね打ちされることになる。他方、部分７においては、ｎ＋型拡散層２８のみが打ち込まれる。この結果、不純物拡散層のうち、部分７に形成された部分の不純物濃度は、部分６に形成された部分の不純物濃度よりも低くなる。
【００５４】
次に、図１８（ａ）〜（ｃ）に示すように、全面にシリコン窒化膜２９を形成する。シリコン窒化膜２９は、不純物の拡散を防止すると共に、後の工程においてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施す際にストッパとして機能する。シリコン窒化膜２９のうち、メモリストリング領域Ｒｍｓに形成された部分は、積層体２１及び２２を覆うようにほぼ平坦に形成され、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃに形成された部分は、メモリストリング領域Ｒｍｓに形成された部分に対して凹む。また、シリコン窒化膜２９のうち、ビット線コンタクト領域Ｒｂｃにおいて凹部２６を覆う部分は、凹部２６の形状を反映して凹む。
【００５５】
次に、図１９（ａ）〜（ｃ）に示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。その後、シリコン窒化膜２９をストッパとしてＣＭＰを施し、メモリストリング領域Ｒｍｓにおいて、シリコン窒化膜２９上に堆積された絶縁材料を除去する。これにより、ビット線コンタクト領域Ｒｂｃ及びソース線コンタクト領域Ｒｓｃに層間絶縁部材３０を埋め込む。
【００５６】
次に、図２０（ａ）〜（ｃ）に示すように、全面に対してエッチングを施す。このエッチングは、積層体２１のコントロールゲート電極ＣＧ及び積層体２２のセレクトゲート電極ＳＧの上面が露出するまで行う。これにより、層間絶縁部材３０、シリコン窒化膜２９及びシリコン酸化膜２７のうち、積層体２１及び２２の上面よりも上方に位置する部分が除去される。次に、シリサイド化処理を施し、コントロールゲート電極ＣＧの上部及びセレクトゲート電極ＳＧの上部にシリサイド層３２を形成する。シリサイド層３２は、例えば、コバルトシリサイド又はタングステンシリサイドにより形成する。
【００５７】
次に、図２１（ａ）〜（ｃ）に示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。この絶縁材料は、シリコン酸化膜２７及び層間絶縁部材３０と一体化して、層間絶縁膜３３となる。なお、シリコン窒化膜２９の一部は層間絶縁膜３３内に残留するが、図８及び図９においては図示を省略している。
【００５８】
次に、図２２（ａ）〜（ｃ）に示すように、層間絶縁膜３３に複数のコンタクトホール３４を形成する。コンタクトホール３４は、アクティブエリアＡＡの部分６の直上域に千鳥状に形成し、部分６に到達させる。また、ソース線コンタクト領域Ｒｓｃにおいても、同様のコンタクトホールを形成する。
【００５９】
次に、図２３（ａ）〜（ｃ）に示すように、コンタクトホール３４内にプラグ材、例えば、タングステンを埋め込み、ビット線コンタクトＣＢを形成する。同様に、ソース線コンタクト領域のコンタクトホールにもタングステンを埋め込み、ソース線コンタクトを形成する。その後、ソース線を形成することにより、それぞれのソース線コンタクトはソース線により共通に電気的に接続される。
【００６０】
次に、図２４（ａ）〜（ｃ）に示すように、層間絶縁膜３３上に複数本のビット線ＢＬを形成する。ビット線ＢＬは、アクティブエリアＡＡの直上域にＹ方向に延びるように形成し、ビット線コンタクトＣＢに接続させる。次に、層間絶縁膜３３上に、ビット線ＢＬを埋め込むようにシリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜３５を形成する。その後、シリコンウェーハをダイシングしてシリコン基板１１に切り分ける。このようにして、本実施形態に係る不揮発性半導体記憶装置５が製造される。
【００６１】
本実施形態においても、ビット線コンタクト領域Ｒｂｃにおいて、アクティブエリアＡＡの部分７を掘り込むことにより、前述の第１の実施形態と同様に、アクティブエリアＡＡとビット線コンタクトＣＢとの間の最短距離を長くすることができる。これにより、アクティブエリアＡＡの配列周期を短くしても、ビット線コンタクトＣＢを細くすることなく、ビット線コンタクトＣＢとアクティブエリアＡＡとの間のショートマージンを確保することができる。また、ビット線コンタクトＣＢを大径化することができるため、ビット線コンタクトＣＢとアクティブエリアＡＡとの間のコンタクト抵抗を低減することができる。更に、リソグラフィ工程での合わせマージンを確保でき、ビット線コンタクトＣＢの径の縮小も抑えられるため、加工難度を低減させることができる。この結果、装置５の歩留まりが改善する。
【００６２】
また、本実施形態においては、図１７（ａ）〜（ｃ）に示す工程において、部分６に対してはｎ型拡散層２３及びｎ＋型拡散層２８を重ねて形成し、部分７に対してはｎ＋型拡散層２８のみを形成している。これにより、ビット線コンタクトＣＢと部分６との接触抵抗を低減すると共に、書込動作時におけるビット線ＢＬの電圧変調を防止することができる。
【００６３】
例えば、それぞれが１本のメモリストリングＭＳから構成される複数本のメモリユニットについて、図１０に示すメモリユニットＮＵ１のビット線コンタクトＣＢに３Ｖの電位を印加し、メモリユニットＮＵ２のビット線コンタクトＣＢに０Ｖの電位を印加する場合を想定する。ｎ＋型拡散層２８の底部からＳＴＩ１３の底部までの距離は、部分７の方が部分６よりも短い。このため、仮に、部分６と部分７とで不純物拡散層の不純物濃度が同じであると、メモリユニットＮＵ１とメモリユニットＮＵ２の部分７との間で空乏層が繋がりやすくなり、メモリユニットＮＵ１とメモリユニットＮＵ２にそれぞれ接続されたビット線ＢＬ間において、変調が発生してしまう。
【００６４】
そこで、本実施形態においては、部分７における不純物拡散層の不純物濃度を部分６における不純物拡散層の不純物濃度よりも低くしている。これにより、部分７においてｎ＋型拡散層２８とシリコン基板１１との界面からシリコン基板１１側に形成される空乏層の幅を短くすることができる。つまり、空乏層の底部からＳＴＩ１３の底部までの距離を長くして、メモリユニットＮＵ１とメモリユニットＮＵ２との間で、空乏層が繋がることを防止できる。このようにして、ビット線コンタクトＣＢと部分６との接触抵抗を下げつつ、書き込み動作時におけるビット線ＢＬの電圧変調を防止することができる。
【００６５】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態においては、電荷蓄積部材が導電性材料からなるフローティングゲート電極型の記憶装置を示したが、本発明はこれに限定されず、電荷蓄積部材が絶縁性材料からなるチャージトラップ型の記憶装置、例えば、ＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型の記憶装置であってもよい。
【符号の説明】
【００６６】
１、２、３、４、５  不揮発性半導体記憶装置、６、７  部分、８  角部、１１  シリコン基板、１２  トレンチ、１３  ＳＴＩ、１４  トンネル絶縁膜、１５  開口部、１６  ストッパ膜、１７  絶縁膜、２１、２２  積層体、２３  ｎ型拡散層、２４  シリコン酸化膜、２５  レジストマスク、２５ａ  本体部分、２５ｂ  延出部分、２６  凹部、２７  シリコン酸化膜、２８  ｎ＋型拡散層、２９  シリコン窒化膜、３０  層間絶縁部材、３２  シリサイド層、３３  層間絶縁膜、３４  コンタクトホール、３５  層間絶縁膜、ＡＡ  アクティブエリア、ＢＬ  ビット線、ＣＢ  ビット線コンタクト、ＣＧ  コントロールゲート電極、ＦＧ  フローティングゲート電極、Ｌ１、Ｌ２、Ｌ３  最短距離、ＭＣＡ  メモリセルアレイ、ＭＳ  メモリストリング、ＭＴ  メモリセルトランジスタ、ＮＵ１、ＮＵ２、ＮＵ３  メモリユニット、Ｐ１、Ｐ２、Ｐ３  位置、ｒ  曲率半径、Ｒｂｃ  ビット線コンタクト領域、Ｒｍｓ  メモリストリング領域、Ｒｓｃ  ソース線コンタクト領域、ＳＧ  セレクトゲート電極、ＳＬ  ソース線、ＳＴ  選択トランジスタ
【図１】
2011054658.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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