(57)【要約】【課題】遅延量の分解能を必要に応じて精度よく設定する。【解決手段】第１〜第ｍ（ｍは２以上の整数）の遅延パスと、第１〜第ｍの遅延パスのいずれか一の遅延パスを選択する選択回路と、を含み、第ｉ（ｉ＝１〜ｍの整数）の遅延パスは、ｎを１以上の整数とし、（ｎ−ｉをｍで割った商）＋１個の、遅延時間がＴである遅延素子（ただし、ｎ＜ｉの場合には遅延素子は存在しないものとする）と、遅延時間がＴ／ｍ＊ｉである第ｉのパス遅延回路と、を含む。【選択図】図２
2011070711.tif 000002
【特許請求の範囲】
【請求項１】
第１〜第ｍ（ｍは２以上の整数）の遅延パスと、
第１〜第ｍの遅延パスのいずれか一の遅延パスを選択する選択回路と、
を含み、
第ｉ（ｉ＝１〜ｍの整数）の遅延パスは、
ｎを１以上の整数とし、（ｎ−ｉをｍで割った商）＋１個の、遅延時間がＴである遅延素子（ただし、ｎ＜ｉの場合には遅延素子は存在しないものとする）と、
遅延時間がＴ／ｍ＊ｉである第ｉのパス遅延回路と、
を含むことを特徴とするタイミング調整回路。
【請求項２】
それぞれ同一構成を有するｎ個の遅延アレイ回路と、
タップ部と、
を備え、
第ｋ（ｋ＝１〜ｎの整数）の遅延アレイ回路は、第１および第２のインバータ回路と、ノードＰｋ−１、ｉ、Ｐｋ、ｉ、Ｎｋ−１、ｉ、Ｎｋ、ｉとを有し、ノードＰｋ−１、１、Ｐｋ−１、２、・・・Ｐｋ−１、ｍ−１をそれぞれノードＰｋ、２、Ｐｋ、３、・・・Ｐｋ、ｍと接続し、ノードＮｋ、１、Ｎｋ、２、・・・Ｎｋ、ｍ−１をそれぞれノードＮｋ−１、２、Ｎｋ−１、３、・・・Ｎｋ−１、ｍと接続し、ノードＰｋ−１、ｍを前記第１のインバータ回路を介してノードＰｋ、１に接続し、ノードＮｋ、ｍを前記第２のインバータ回路を介してノードＮｋ−１、１に接続し、
前記第１のインバータ回路の遅延時間と前記第２のインバータ回路の遅延時間との和がＴであって、前記第１および第２のインバータ回路は、前記遅延素子として機能し、
前記タップ部は、ノードＰｎ、ｉ、Ｎｎ、ｉを有し、ノードＰｎ、１、Ｐｎ、２、・・・Ｐｎ、ｍをそれぞれノードＮｎ、ｍ、・・・Ｎｎ、２、Ｎｎ、１と接続し、
ｎ≧２かつｋ＜ｎにおいて、第ｋの遅延アレイ回路のノードＰｋ、ｉと第ｋ＋１の遅延アレイ回路のノードＰｋ、ｉとを接続すると共に、第ｋの遅延アレイ回路のノードＮｋ、ｉと第ｋ＋１の遅延アレイ回路のノードＮｋ、ｉとを接続し、
第ｎの遅延アレイ回路のノードＰｋ、ｉと前記タップ部のノードＰｋ、ｉとを接続し、
第ｎの遅延アレイ回路のノードＮｋ、ｉと前記タップ部のノードＮｋ、ｉとを接続し、
前記選択回路は、入力信号を前記第１の遅延アレイ回路のノードＰ０、ｉに対して分配し、前記第１の遅延アレイ回路のノードＮ０、ｍ−ｉ＋１から得た信号を第ｍ−ｉ＋１のパス遅延回路を介して出力信号として出力することを特徴とする請求項１記載のタイミング調整回路。
【請求項３】
前記選択回路、第１、第２、・・・第ｎの遅延アレイ回路、タップ部のそれぞれの配置領域は、一の方向にこれらの順で配置されることを特徴とする請求項２記載のタイミング調整回路。
【請求項４】
前記第ｋの遅延アレイ回路は、第ｋの遅延アレイ回路の配置領域の一辺において、前記一の方向に直交する方向にノードＰｋ−１、１、Ｐｋ−１、２、・・・Ｐｋ−１、ｍ、Ｎｋ−１、１、Ｎｋ−１、２、・・・Ｎｋ−１、ｍをこれらの順で配置し、前記第ｋの遅延アレイ回路の配置領域の対向する他辺において、前記直交する方向にノードＰｋ、１、Ｐｋ、２、・・・Ｐｋ、ｍ、Ｎｋ、１、Ｎｋ、２、・・・Ｎｋ、ｍをこれらの順で配置し、
前記タップ部は、前記タップ部の配置領域の一辺において、前記直交する方向にノードＰｎ、１、Ｐｎ、２、・・・Ｐｎ、ｍ、Ｎｎ、１、Ｎｎ、２、・・・Ｎｎ、ｍをこれらの順で配置することを特徴とする請求項３記載のタイミング調整回路。
【請求項５】
メモリの構成および容量に応じてｍ、ｎを設定する請求項１乃至４のいずれか一に記載のタイミング調整回路を備え、前記タイミング調整回路は、アドレス確定時間に対応させて前記第１〜第ｍの遅延パスのいずれか一の遅延パスを選択することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング調整回路および半導体記憶装置に関し、特にセミカスタムＬＳＩに適したコンパイルド方式の半導体記憶装置およびこの半導体記憶装置に好適なタイミング調整回路に関する。
【背景技術】
【０００２】
セミカスタムＬＳＩは、高性能・高機能が要求されており、１つのセミカスタムＬＳＩに用いられる半導体記憶装置は、構成・容量が異なる複数種類使われるようになってきた。セミカスタム用の半導体記憶装置は、構成・容量が異なる複数種類の要求に対して、基本となる共通部品（Ｘ／Ｙデコーダ、センスアンプなど）をライブラリ登録しておき、それらを組み合わせて構成される。共通部品は、構成・容量に対して、最小／最大にあわせて準備しているのみである。このため、構成・容量が異なる半導体記憶装置のタイミング設計が必要となり、メモリの構成および容量に応じて変化するアドレス確定時間に対応し、制御回路で遅延時間を調整し内部タイミングを調整している。
【０００３】
例えば、特許文献１には、顧客の要求によって多様に変化するメモリの構成、容量に応じて最適な制御信号発生タイミングを設定し、構成、容量に見合った最高性能を実現することができるＡＳＩＣメモリが記載されている。このＡＳＩＣメモリは、メモリの構成および容量に応じて遅延時間を任意に設定可能なタイミング調整手段を内蔵する。タイミング調整手段を実現するために、図９に示すような遅延回路が用いられる。図９（ａ）は、ＣＭＯＳインバータを構成するＭＯＳＦＥＴのゲート長の変更による遅延時間の調整手法を示している。遅延回路は、２段のＣＭＯＳインバータによって構成され、ＣＭＯＳインバータを構成するＭＯＳＦＥＴのゲート長を変更することによって遅延時間を調整することができる。また、図９（ｂ）は、ＣＭＯＳインバータの段数の変更による遅延時間の調整手法を示している。この遅延回路を構成するＣＭＯＳインバータを２段で１組とし、必要に応じて段数を増やすことによって遅延時間を調整することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−１２３８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
ところで、近年の半導体記憶装置の分野において、プロセスの微細化が進んだことで、露光時の回折光の影響による光近接効果によって、設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなることが知られている。そこで、レイアウトパターン依存における光近接効果を避けるため、ＯＰＣ（Optical Proximity Correction：光近接効果補正）処理など行っている。しかし、製造プロセス技術だけでは光近接効果を回避することが充分ではなく、レイアウト設計において光近接効果を回避する必要がある。
【０００７】
従来技術は、メモリの構成および容量に応じて変化するアドレス確定時間に対応した制御信号内部タイミングを調整するタイミング調整手段として、インバータの段数や、ＭＯＳＦＥＴのゲート長を変更している。このような場合、インバータ段数はもとより、ゲート長の変更によるタイミング調整の最適化は、困難となってきている。なぜならば、インバータの段数あるいはチャネル長を細かく調整することは、レイアウトパターンが変わることを意味し、昨今のプロセス微細化に伴い、ゲートを露光する際の光による光近接効果の影響によって設計時のレイアウト寸法と半導体基板上のパターン寸法との誤差が大きくなるなどばらつきが発生してしまう。したがって、遅延量が設計目標値からずれてしまい、遅延量の分解能を必要に応じて精度よく設定することができなくなってしまう。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係るタイミング調整回路は、第１〜第ｍ（ｍは２以上の整数）の遅延パスと、第１〜第ｍの遅延パスのいずれか一の遅延パスを選択する選択回路と、を含み、第ｉ（ｉ＝１〜ｍの整数）の遅延パスは、ｎを１以上の整数とし、（ｎ−ｉをｍで割った商）＋１個の、遅延時間がＴである遅延素子（ただし、ｎ＜ｉの場合には遅延素子は存在しないものとする）と、遅延時間がＴ／ｍ＊ｉであるパス遅延回路と、を含む。
【発明の効果】
【０００９】
本発明によれば、遅延パス数とパス遅延回路数を適宜設定することで、遅延量の分解能を必要に応じて精度よく設定することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係る半導体記憶装置の構成を示す図である。
【図２】本発明の実施例に係るタイミング調整回路の構成を示す図である。
【図３】本発明の実施例に係る遅延パス切替回路の構成を示す図である。
【図４】本発明の実施例に係る遅延アレイ回路の構成を示す図である。
【図５】本発明の実施例に係る遅延アレイ回路のレイアウト例を示す図である。
【図６】本発明の実施例に係るタップ部の構成を示す図である。
【図７】本発明の実施例に係るパスの遅延時間を表す図である。
【図８】本発明の実施例に係る半導体記憶装置のタイミングチャートである。
【図９】従来の遅延回路の回路図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態に係るタイミング調整回路は、第１〜第ｍ（ｍは２以上の整数）の遅延パスと、第１〜第ｍの遅延パスのいずれか一の遅延パスを選択する選択回路と、を含み、第ｉ（ｉ＝１〜ｍの整数）の遅延パスは、ｎを１以上の整数とし、（ｎ−ｉをｍで割った商）＋１個の、遅延時間がＴである遅延素子（ただし、ｎ＜ｉの場合には遅延素子は存在しないものとする）と、遅延時間がＴ／ｍ＊ｉである第ｉのパス遅延回路と、を含む。
【００１２】
タイミング調整回路において、それぞれ同一構成を有するｎ個の遅延アレイ回路（図２の７１〜７ｎ）と、タップ部（図２の８）と、を備え、第ｋ（ｋ＝１〜ｎの整数）の遅延アレイ回路は、第１および第２のインバータ回路（図４のＩＮＶ１、ＩＮＶ２）と、ノードＰｋ−１、ｉ、Ｐｋ、ｉ、Ｎｋ−１、ｉ、Ｎｋ、ｉとを有し、ノードＰｋ−１、１、Ｐｋ−１、２、・・・Ｐｋ−１、ｍ−１をそれぞれノードＰｋ、２、Ｐｋ、３、・・・Ｐｋ、ｍと接続し、ノードＮｋ、１、Ｎｋ、２、・・・Ｎｋ、ｍ−１をそれぞれノードＮｋ−１、２、Ｎｋ−１、３、・・・Ｎｋ−１、ｍと接続し、ノードＰｋ−１、ｍを第１のインバータ回路を介してノードＰｋ、１に接続し、ノードＮｋ、ｍを第２のインバータ回路を介してノードＮｋ−１、１に接続し、第１のインバータ回路の遅延時間と第２のインバータ回路の遅延時間との和がＴであって、第１および第２のインバータ回路は、遅延素子として機能し、タップ部は、ノードＰｎ、ｉ、Ｎｎ、ｉを有し、ノードＰｎ、１、Ｐｎ、２、・・・Ｐｎ、ｍをそれぞれノードＮｎ、ｍ、・・・Ｎｎ、２、Ｎｎ、１と接続し、ｎ≧２かつｋ＜ｎにおいて、第ｋの遅延アレイ回路のノードＰｋ、ｉと第ｋ＋１の遅延アレイ回路のノードＰｋ、ｉとを接続すると共に、第ｋの遅延アレイ回路のノードＮｋ、ｉと第ｋ＋１の遅延アレイ回路のノードＮｋ、ｉとを接続し、第ｎの遅延アレイ回路のノードＰｋ、ｉとタップ部のノードＰｋ、ｉとを接続し、第ｎの遅延アレイ回路のノードＮｋ、ｉとタップ部のノードＮｋ、ｉとを接続し、選択回路（図３の１５、１６に対応）は、入力信号（図３のＷＥＢ）を第１の遅延アレイ回路のノードＰ０、ｉに対して分配し、第１の遅延アレイ回路のノードＮ０、ｍ−ｉ＋１から得た信号を第ｍ−ｉ＋１のパス遅延回路（図３の２１〜２ｍ）を介して出力信号（図３のＷＥＰ）として出力するようにしてもよい。
【００１３】
タイミング調整回路において、選択回路、第１、第２、・・・第ｎの遅延アレイ回路、タップ部のそれぞれの配置領域は、一の方向にこれらの順で配置されるようにしてもよい。
【００１４】
タイミング調整回路において、第ｋの遅延アレイ回路は、第ｋの遅延アレイ回路の配置領域の一辺において、一の方向に直交する方向にノードＰｋ−１、１、Ｐｋ−１、２、・・・Ｐｋ−１、ｍ、Ｎｋ−１、１、Ｎｋ−１、２、・・・Ｎｋ−１、ｍをこれらの順で配置し、第ｋの遅延アレイ回路の配置領域の対向する他辺において、直交する方向にノードＰｋ、１、Ｐｋ、２、・・・Ｐｋ、ｍ、Ｎｋ、１、Ｎｋ、２、・・・Ｎｋ、ｍをこれらの順で配置し、タップ部は、タップ部の配置領域の一辺において、直交する方向にノードＰｎ、１、Ｐｎ、２、・・・Ｐｎ、ｍ、Ｎｎ、１、Ｎｎ、２、・・・Ｎｎ、ｍをこれらの順で配置するようにしてもよい。
【００１５】
半導体記憶装置は、メモリの構成および容量に応じてｍ、ｎを設定する上記のタイミング調整回路を備え、タイミング調整回路は、アドレス確定時間に対応させて第１〜第ｍの遅延パスのいずれか一の遅延パスを選択するようにしてもよい。
【００１６】
以上のようなタイミング調整回路によれば、メモリの構成および容量に応じて変化するアドレス確定時間に対応した制御信号の最適なタイミングを生成することができる。その理由としては、遅延パス数とパス遅延回路数を適宜設定することで、遅延量の分解能を必要に応じて精度よく設定することができるためである。
【００１７】
また、設計・デバイス評価工数の削減が可能である。その理由としては、メモリのロウ数毎に単一のレイアウトである遅延アレイ回路をタイリングすることにより、必要なタイミングを設定することができるからである。
【００１８】
さらに、遅延素子の面積最適化が可能である。その理由としては、メモリのロウ数の増加に伴い遅延素子が追加されていくため、あらかじめ遅延素子として用いるための予備素子領域を確保する必要がないからである。
【００１９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の実施例に係る半導体記憶装置の構成を示す図である。図１において、半導体記憶装置は、メモリセルアレイ１、入出力ブロック２、タイミング調整回路３、ロウデコーダ４、コントロール回路５を備える。コントロール回路５は、外部アドレスＡ０、・・・Ａｎを入力し、アドレスデコード信号ＸＡＴ／ＸＡＢに変換してロウデコーダ４へ出力する。タイミング調整回路３は、外部書き込み信号ＷＥＢを入力し、書き込み開始信号ＷＥＰを入出ブロック２に出力する。ロウデコーダ４は、アドレスデコード信号ＸＡＴ／ＸＡＢを入力し、ワード信号ＷＬをメモリセルアレイ１に出力する。入出力ブロック２は、書き込み開始信号ＷＥＰと入力データ信号ＤＩＮを入力し、出力データ信号ＤＯＵＴを出力する。入力データ信号ＤＩＮと出力データ信号ＤＯＵＴは、入出力ブロック２を経由してメモリセルアレイ１中のメモリセルのディジット線ＤＴ／ＤＢに接続される。メモリセルアレイ１は、メモリセルにディジット線ＤＴ／ＤＢとワード信号ＷＬを接続して個々のメモリセルへのアクセスを可能とする。
【００２１】
次に、タイミング調整回路３について説明する。図２は、本発明の実施例に係るタイミング調整回路の構成を示す図である。図２に示すように、タイミング調整回路３は、遅延パス切替回路１１と、タイミングパス数に応じて複数配置される遅延アレイ回路７１〜７ｎと、タップ部８とで構成される。遅延パス切替回路１１は、外部信号ＷＥＢを入力し、ｍビット（ｍは遅延分解能を示す遅延パス分割数であり、２以上の整数）の順方向タイミングパスを遅延アレイ回路７１に出力し、遅延アレイ回路７１からｍビットの逆方向タイミングパスを受け取り、書き込み開始信号ＷＥＰを出力する。遅延アレイ回路７ｋ（ｋ＝１〜ｎ−１）は、ｍビットの順方向タイミングパスを遅延アレイ回路７ｋ＋１に出力し、遅延アレイ回路７ｋ＋１は、ｍビットの順方向タイミングパスを受け取ると共に、ｍビットの逆方向タイミングパスを遅延アレイ回路７ｋに出力する。遅延アレイ回路７ｎは、ｍビットの順方向タイミングパスをタップ部８に出力し、タップ部８は、ｍビットの順方向タイミングパスを受け取り、ｍビットの逆方向タイミングパスを遅延アレイ回路７ｎに出力する。ここで、外部信号ＷＥＢが、遅延パス切替回路１１と、遅延アレイ回路７１〜７ｎを経由してタップ部８に至るまでを順方向のタイミングパスの経路とし、その逆を逆方向のタイミングパスの経路とし、順方向および逆方向のタイミングパスを経由して書き込み開始信号ＷＥＰとして出力される。
【００２２】
次に、遅延パス切替回路１１について説明する。図３は、本発明の実施例に係る遅延パス切替回路の構成を示す図である。図３に示すように、遅延パス切替回路１１は、外部信号ＷＥＢをデマルチプレクサ１５に接続し、あらかじめｍビットから１ビットのみ“１”レベル出力となるように指定された遅延パス選択回路３６の出力である遅延パス切替バス１４により、ｍビットのいずれか一つの順方向タイミングパスを出力する。また、ｍビットの逆方向のタイミングパスをそれぞれパス遅延回路２１〜２ｍに入力し、パス遅延回路２１〜２ｍの出力をマルチプレクサ１６に入力し、遅延パス切替バス１４により選択されたタイミングパスを書き込み開始信号ＷＥＰに出力する。ここでパス遅延回路２ｉ（ｉ＝１〜ｍ）は、それぞれ異なる遅延量Ｔ／ｍ＊ｉを持つパス遅延回路であり、例えば内蔵のＭＯＳＦＥＴのゲート長を変更することで実現される。なお、Ｔに関しては後述する。
【００２３】
次に、遅延アレイ回路７ｋについて説明する。図２に示すように、遅延アレイ回路７ｋは、例えばメモリセルロウ数Ｘに１つ配置され、全体のロウ数Ｙに対して、ｎ（ｎ＝Ｙ÷Ｘ）個配置される。メモリセルロウ数Ｘは、例えばメモリセル横に、レイアウト制約により複数ロウに対して１台配置されているワードドライバに合せて設定されるようにしてもよい。ｎ個配置される遅延アレイ回路７ｋは、遅延アレイ回路７ｋ−１（ｋ＝１の場合は、遅延パス切替回路１１）から接続されるｍビットの順方向タイミングパスにそれぞれ対応したノードＰｋ−１、ｉを入力ポートとし、遅延アレイ回路７ｋ＋１（ｋ＝ｎの場合は、タップ部８）へ接続されるｍビットの順方向タイミングパスにそれぞれ対応したノードＰｋ、ｉを出力ポートとする。また、遅延アレイ回路７ｋ＋１（ｋ＝ｎの場合は、タップ部８）から接続されるｍビットの逆方向タイミングパスにそれぞれ対応したノードＮｋ、ｉを入力ポートとし、遅延アレイ回路７ｋ−１（ｋ＝１の場合は、遅延パス切替回路１１）へ接続されるｍビットの逆方向タイミングパスにそれぞれ対応したノードＮｋ−１、ｉを出力ポートとする。
【００２４】
図４は、本発明の実施例に係る遅延アレイ回路の構成を示す図である。図４に示すように遅延アレイ回路部７ｋは、遅延アレイ回路７ｋの配置領域の一辺において、図４の水平方向にノードＰｋ−１、１、Ｐｋ−１、２、・・・Ｐｋ−１、ｍ、Ｎｋ−１、１、Ｎｋ−１、２、・・・Ｎｋ−１、ｍをこれらの順で配置する。また、遅延アレイ回路７ｋの配置領域の一辺に対向する他辺において、図４の水平方向にノードＰｋ、１、Ｐｋ、２、・・・Ｐｋ、ｍ、Ｎｋ、１、Ｎｋ、２、・・・Ｎｋ、ｍをこれらの順で配置する。ノードＰｋ−１、１、Ｐｋ−１、２、・・・Ｐｋ−１、ｍ−１をそれぞれノードＰｋ、２、Ｐｋ、３、・・・Ｐｋ、ｍと接続し、ノードＮｋ、１、Ｎｋ、２、・・・Ｎｋ、ｍ−１をそれぞれノードＮｋ−１、２、Ｎｋ−１、３、・・・Ｎｋ−１、ｍと接続する。また、ノードＰｋ−１、ｍをインバータ回路ＩＮＶ１を介してノードＰｋ、１に接続し、ノードＮｋ、ｍをインバータ回路ＩＮＶ２を介してノードＮｋ−１、１に接続する。
【００２５】
上記の構成は、言い換えれば、順方向側において、第１番目〜第（ｍ−１）番目の入力ポートまで正の１ビットローテイトした先の出力ポートに接続し、第ｍ番目の入力のみを順方向のインバータ回路ＩＮＶ１を介し第１番目の出力ポートに接続する構成である。また、逆方向側も同様に、第１番目〜第（ｍ−１）番目の入力ポートまで正の１ビットローテイトした先の出力ポートに接続し、第ｍ番目の入力のみを逆方向のインバータ回路ＩＮＶ２を介し第１番目の出力ポートに接続する構成である。
【００２６】
図５に遅延アレイ回路７ｋのレイアウト例を示す。図７において、遅延アレイ回路７ｋは、コンタクト４０、ビア４１、Ｐ＋拡散層３７、Ｎ＋拡散層３８、ゲートポリシリ配線３９、メタル配線（下層）Ｍ１、メタル配線（上層）Ｍ２および電源ＶＤＤ、接地電位ＧＮＤを用いて従来知られたようにレイアウトされる。
【００２７】
このような遅延アレイ回路７ｋは、図２に示すように垂直方向にレイアウト構成が同じになるように配置し、複数並べたときには同一の形状のものが繰り返し配置される。
【００２８】
次に、タップ部８について説明する。図６は、本発明の実施例に係るタップ部の構成を示す図である。図６に示すように、タップ部８は、タップ部の配置領域の一辺において、水平方向にノードＰｎ、１、Ｐｎ、２、・・・Ｐｎ、ｍ、Ｎｎ、１、Ｎｎ、２、・・・Ｎｎ、ｍをこれらの順で配置する。ノードＰｎ、１、Ｐｎ、２、・・・Ｐｎ、ｍをそれぞれノードＮｎ、ｍ、・・・Ｎｎ、２、Ｎｎ、１と接続する。
【００２９】
次に、タイミング調整回路３の動作について説明する。ここで、遅延アレイ回路７ｋにおけるインバータ回路ＩＮＶ１の遅延時間とインバータ回路ＩＮＶ２の遅延時間との和がＴであるとする。また、遅延アレイ回路７ｋを図２に示すようにｎ段並べるものとする。さらに、遅延パス分割数ｍを、必要な遅延分解能に応じて設定する。ｍについては、メモリセルのロウ数Ｘ毎に必要となる単位遅延増分ΔＴとすると、ΔＴ＝Ｔ÷ｍが成り立つように設定するとよい。すなわち、パス遅延回路２ｉ（ｉ＝１〜ｍの整数）の遅延時間がＴ／ｍ＊ｉとなるようにする。
【００３０】
このような設定条件において、タイミング調整回路３における外部信号ＷＥＢから書き込み開始信号ＷＥＰへの第ｉのパスの遅延時間は、パス遅延回路２ｉおよび遅延アレイ回路７ｋの遅延時間の和としてｎに対応して図７に示される。なおここでは、デマルチプレクサ１５およびマルチプレクサ１６の遅延量は、ほぼ固定値となるため、便宜上０として省略している。
【００３１】
図３の遅延パス切替バス１４は、遅延パス分割数ｍと必ず同一数具備され、ｍとｎから一意に状態が決定するバス信号である。ここでは一例として、「｛（ｎ−１）をｍで割った剰余｝＋１」番目のみ電源電位とし、それ以外はすべて接地電位にクランプする。ここで、「｛（ｎ−１）をｍで割った剰余｝＋１」＝αとする。これによりデマルチプレクサ１５とマルチプレクサ１６は、それぞれα番目、ｍ−α＋１番目を選択する。
【００３２】
外部書き込み信号ＷＥＢが入力され、デマルチプレクサ１５は、α番目を選択しているため、ノードＰ０、αに外部書き込み信号ＷＥＢを伝播させる。ノードＰ０、αは遅延アレイ回路７ｋを順方向に１段経由するたびに、ノードＰ１、α＋１、Ｐ２、α＋２、・・・Ｐｎ、β（ただし「β＝α＋（ｎをαで割った剰余）」）と正方向にビットローテイトしながら接続され、タップ部８に到達する。タップ部８でノードＰｎ、βは、ノードＮｎ、ｍ−β＋１として逆方向パスに出力され、同様に遅延アレイ回路７ｋを逆方向に１段経由するたびに、ノードＮｎ−１、ｍ−β＋２、・・・Ｎ０、ｍ−α＋１と正方向にビットローテイトしながら接続され、遅延パス切替回路１１に到達する。なお、ここでα＝ｍあるいはβ＝ｍとなると、次からはα＝１あるいはβ＝１とリセットされるものとする。遅延パス切替回路１１では、ノードＮ０、ｍ−α＋１は、第ｍ−α＋１パス遅延回路を介してマルチプレクサ１６に接続され、遅延パス切替バス１４は、ｍ−α＋１番目を選択しているため、ノードＮ０、ｍ−α＋１の信号がマルチプレクサ１６を介して書き込み開始信号ＷＥＰに出力される。
【００３３】
このようなタイミング調整回路３は、順方向タイミングパスでは順方向のインバータＩＮＶ１を、逆方向タイミングパスでは逆方向のインバータＩＮＶ２をそれぞれγ段（「γ＝（ｎ−１をｍで割った商）＋１」）を経由し、さらに遅延パス切替回路１１で第αパス遅延回路（遅延量「Ｔ÷ｍ×α」）を経由する。したがって、外部書き込み信号ＷＥＢから書き込み開始信号ＷＥＰまでの総遅延量Ｄｔは、Ｄｔ＝Ｔ×γ＋Ｔ÷ｍ×αであらわされる。
【００３４】
以上説明したように、ｍを必要に応じて設定し、遅延パス切替回路１１でタイミングパスを１つ選択するような遅延パス切替バス１４を指定するだけで適切な遅延分解能を実現することができる。したがって、構成・容量の異なる半導体記憶装置の内部アドレス確定時間にあった適切な書込み開始信号ＷＥＰを生成することができる。また、構成・容量の異なる半導体記憶装置毎に遅延アレイ回路７ｋは、同一レイアウトパターンが繰り返される構成であるため、レイアウトパターンの依存性がない。
【００３５】
以上のようなタイミング調整回路３によれば、メモリセルのロウ数に応じた遅延量を、単一のレイアウトパターンである遅延アレイ回路部７ｋおよび複数の遅延量をセレクトできる遅延パス切替回路１１を用いて構成し、高い遅延分解能でのタイミングの最適化を実現することができる。具体例としては、図８のタイミングチャートにあらわされるように、メモリセル容量が４Ｋの場合は、４Ｋ内部アドレス確定時間ＴＡ（４Ｋ）に対して最適なタイミングである４Ｋ用書き込み開始信号ＷＥＰ（４Ｋ）を生成することができる。同様に、１６Ｋ内部アドレス確定時間ＴＡ（１６Ｋ）、６４Ｋ内部アドレス確定時間ＴＡ（６４Ｋ）にそれぞれ最適なタイミングである１６Ｋ用書き込み開始信号ＷＥＰ（１６Ｋ）、６４Ｋ用書き込み開始信号ＷＥＰ（６４Ｋ）を生成することができる。
【００３６】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３７】
１  メモリセルアレイ
２  入出力ブロック
３  タイミング調整回路
４  ロウデコーダ
５  コントロール回路
７１〜７ｎ  遅延アレイ回路
８  タップ部
１１  遅延パス切替回路
１４  遅延パス切替バス
１５  デマルチプレクサ
１６  マルチプレクサ
２１〜２ｍ  パス遅延回路
３６  遅延パス選択回路
３７  Ｐ＋拡散層
３８  Ｎ＋拡散層
３９  ゲートポリシリ配線
４０  コンタクト
４１  ビア
ＩＮＶ１、ＩＮＶ２  インバータ回路
Ｍ１  メタル配線（下層）
Ｍ２  メタル配線（上層）
【図１】
2011070711.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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