(57)【要約】【課題】均一・良好な電気特性を得ると共に、簡素な構成で工程の削減が可能な薄膜トランジスタおよびその製造方法、並びに表示装置を提供する。【解決手段】酸化物半導体膜４０を、非晶質膜４１および結晶化膜４２の積層構造とし、非晶質膜４１により、均一性の高い電気特性を得る。ソース電極５０Ｓおよびドレイン電極５０Ｄを結晶化膜４２に接して設けることにより、製造工程においてソース電極５０Ｓおよびドレイン電極５０Ｄをエッチングする際に酸化物半導体膜４０がエッチングされてしまうことを抑える。チャネルエッチ型を適用した場合にソース電極５０Ｓおよびドレイン電極５０Ｄと酸化物半導体膜４０とのウェットエッチング選択比を高めることが可能となり、チャネルエッチ型の簡素な構成の適用による製造工程の削減が可能となる。【選択図】図１
2011187506.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
非晶質膜および結晶化膜の積層構造を有する酸化物半導体膜と、
前記結晶化膜に接して設けられたソース電極およびドレイン電極と
を備えた薄膜トランジスタ。
【請求項２】
基板に、前記ゲート電極，ゲート絶縁膜，前記酸化物半導体膜，並びに前記ソース電極および前記ドレイン電極がこの順に積層されており、
前記酸化物半導体膜は、前記ゲート電極側から前記非晶質膜および前記結晶化膜をこの順に有する
請求項１記載の薄膜トランジスタ。
【請求項３】
前記酸化物半導体膜は、前記ゲート電極に対向してチャネル領域を有し、
前記ソース電極の端部および前記ドレイン電極の端部は、前記チャネル領域上に設けられている
請求項２記載の薄膜トランジスタ。
【請求項４】
前記酸化物半導体膜は、前記ゲート電極に対向してチャネル領域を有し、
前記チャネル領域の上にエッチングストッパー層が設けられており、
前記ソース電極の端部および前記ドレイン電極の端部は、前記エッチングストッパー層上に設けられている
請求項２記載の薄膜トランジスタ。
【請求項５】
基板に、前記酸化物半導体膜，ゲート絶縁膜，前記ゲート電極，層間絶縁膜，並びに前記ソース電極および前記ドレイン電極がこの順に積層されており、
前記酸化物半導体膜は、前記基板側から前記非晶質膜および前記結晶化膜をこの順に有する
請求項２記載の薄膜トランジスタ。
【請求項６】
前記酸化物半導体膜は、前記ゲート電極に対向してチャネル領域を有すると共に前記チャネル領域以外の低抵抗領域を有し、
前記ソース電極および前記ドレイン電極は前記低抵抗領域の前記結晶化膜に接して設けられている
請求項５記載の薄膜トランジスタ。
【請求項７】
基板にゲート電極を形成する工程と、
前記ゲート電極の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、酸化物半導体よりなる非晶質膜および酸化物半導体よりなる結晶化膜の積層膜をこの順に形成する工程と、
前記積層膜をエッチングにより成形し、前記非晶質膜および前記結晶化膜の積層構造を有する酸化物半導体膜を形成する工程と、
前記結晶化膜の上に金属膜を形成し、前記金属膜のエッチングによりソース電極およびドレイン電極を形成する工程と
を含む薄膜トランジスタの製造方法。
【請求項８】
基板にゲート電極を形成する工程と、
前記ゲート電極の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、酸化物半導体よりなる非晶質膜および前記非晶質膜よりも低融点の酸化物半導体よりなる未結晶化膜の積層膜をこの順に形成する工程と、
前記積層膜をエッチングにより成形する工程と、
前記未結晶化膜をアニール処理することにより結晶化膜を形成し、前記非晶質膜および前記結晶化膜の積層構造を有する酸化物半導体膜を形成する工程と、
前記結晶化膜の上に金属膜を形成し、前記金属膜のエッチングによりソース電極およびドレイン電極を形成する工程と
を含む薄膜トランジスタの製造方法。
【請求項９】
薄膜トランジスタおよび画素を備え、
前記薄膜トランジスタは、
ゲート電極と、
非晶質膜および結晶化膜の積層構造を有する酸化物半導体膜と、
前記結晶化膜に接して設けられたソース電極およびドレイン電極と
を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いた薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）およびその製造方法、並びにこの薄膜トランジスタを備えた表示装置に関する。
【背景技術】
【０００２】
酸化亜鉛（ＺｎＯ）または酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体は、半導体デバイスの活性層として優れた性質を示し、近年、ＴＦＴ，発光デバイス，透明導電膜などへの応用を目指して開発が進められている。
【０００３】
例えば、酸化物半導体を用いたＴＦＴは、従来液晶表示装置に用いられているアモルファス（非晶質）シリコン（ａ−Ｓｉ：Ｈ）をチャネルに用いたものと比較して、電子移動度が大きく、優れた電気特性を有している。また、室温付近の低温で成膜したチャネルでも高い移動度が期待できるという利点もある。
【０００４】
例えば、ＩＧＺＯなどのアモルファス状態の酸化物半導体膜をチャネルに用いたＴＦＴでは、均一性に優れた電気特性が得られることが知られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−９９８４７号公報（段落００４７）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、アモルファス状態の酸化物半導体膜は薬液に対する耐性が低く、酸化物半導体膜上に形成した膜をエッチングする際にウェットエッチングを用いることが難しいという問題があった。
【０００７】
例えば、ａ−ＳｉＴＦＴでは一般に、チャネルとなるノンドープａ−Ｓｉ膜およびリンドープａ−Ｓｉ膜上に、エッチストッパ膜を設けずに直接ソース・ドレイン電極を配置したチャネルエッチ型といわれる構造が用いられている。このようなチャネルエッチ型ＴＦＴの製造工程では、例えば、ウエットエッチングの際にソース・ドレイン電極とリンドープａ−Ｓｉのエッチング選択比を十分に高くすることが出来るために、ソース・ドレイン電極のみを選択的にエッチングすることが可能である。引き続きリンドープａ−Ｓｉ膜およびノンドープａ−Ｓｉ膜をエッチングすることによりチャネルエッチ型ＴＦＴを形成することが可能となる。そのため、ａ−ＳｉＴＦＴの場合にはチャネルエッチ型の適用が可能であり、エッチングストッパー層が不要となるので構成が簡素で製造工程の削減が可能となる。
【０００８】
このチャネルエッチ型の構造を、酸化物半導体を用いたＴＦＴに適用しようとする場合には、ソース・ドレイン電極のエッチング工程の際に下層の酸化物半導体膜のエッチングを同時に行った上で、チャネルとなる酸化物半導体膜を残しておく必要がある。そのためには、酸化物半導体膜の厚さを２００ｎｍ程度に厚くする必要がある。
【０００９】
しかし、酸化物半導体膜の厚さを一定以上に厚くするとＴＦＴの電気特性が悪化してしまうと共に、酸化物半導体膜の成膜時間が長くなってしまっていた。よって、酸化物半導体を用いたＴＦＴでは、アモルファスシリコンＴＦＴのようなチャネルエッチ型を実際に適用することは困難であった。
【００１０】
一方、酸化亜鉛（ＺｎＯ），ＩＺＯ（酸化インジウム亜鉛），ＩＧＯ（酸化インジウムガリウム）等、比較的低温の工程で結晶化しやすい酸化物半導体をチャネルに用いることも考えられる。しかしながら、結晶化した酸化物半導体膜をチャネルに用いたＴＦＴでは、結晶粒界に起因した欠陥が存在するので、均一な電気特性を得ることが難しいという問題があった。
【００１１】
本発明はかかる問題点に鑑みてなされたもので、その目的は、均一・良好な電気特性を得ると共に、簡素な構成で工程の削減が可能な薄膜トランジスタおよびその製造方法、並びにこの薄膜トランジスタを備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明による薄膜トランジスタは、ゲート電極と、非晶質膜および結晶化膜の積層構造を有する酸化物半導体膜と、結晶化膜に接して設けられたソース電極およびドレイン電極と備えたものである。
【００１３】
本発明の薄膜トランジスタでは、酸化物半導体膜が、非晶質膜および結晶化膜の積層構造を有しているので、非晶質膜により、均一性に優れた電気特性が確保される。また、ソース電極およびドレイン電極が結晶化膜に接して設けられているので、製造工程においてソース電極およびドレイン電極またはエッチングストッパー層などの上層をエッチングする際に酸化物半導体膜がエッチングされてしまうことが抑えられている。よって、酸化物半導体膜の厚みを厚くする必要がなくなり、良好な電気特性が得られる。
【００１４】
本発明による第１の薄膜トランジスタの製造方法は、以下の（Ａ）〜（Ｅ）の工程を含むものである。
（Ａ）基板にゲート電極を形成する工程
（Ｂ）ゲート電極の上にゲート絶縁膜を形成する工程
（Ｃ）ゲート絶縁膜の上に、酸化物半導体よりなる非晶質膜および酸化物半導体よりなる結晶化膜の積層膜をこの順に形成する工程
（Ｄ）積層膜をエッチングにより成形し、非晶質膜および結晶化膜の積層構造を有する酸化物半導体膜を形成する工程
（Ｅ）結晶化膜の上に金属膜を形成し、金属膜のエッチングによりソース電極およびドレイン電極を形成する工程
【００１５】
本発明による第２の薄膜トランジスタの製造方法は、以下の（Ａ）〜（Ｆ）の工程を含むものである。
（Ａ）基板にゲート電極を形成する工程
（Ｂ）ゲート電極の上にゲート絶縁膜を形成する工程
（Ｃ）ゲート絶縁膜の上に、酸化物半導体よりなる非晶質膜および非晶質膜よりも低融点の酸化物半導体よりなる未結晶化膜の積層膜をこの順に形成する工程
（Ｄ）積層膜をエッチングにより成形する工程
（Ｅ）未結晶化膜をアニール処理することにより結晶化膜を形成し、非晶質膜および結晶化膜の積層構造を有する酸化物半導体膜を形成する工程
（Ｆ）結晶化膜の上に金属膜を形成し、金属膜のエッチングによりソース電極およびドレイン電極を形成する工程
【００１６】
本発明による表示装置は、薄膜トランジスタおよび画素を備え、薄膜トランジスタは、上記本発明の薄膜トランジスタにより構成されたものである。
【００１７】
本発明の表示装置では、上記本発明の薄膜トランジスタによって画素が駆動され、画像表示がなされる。
【発明の効果】
【００１８】
本発明の薄膜トランジスタによれば、酸化物半導体膜を、非晶質膜および結晶化膜の積層構造としたので、非晶質膜により、均一性の高い電気特性を得ることが可能となる。また、ソース電極およびドレイン電極を結晶化膜に接して設けるようにしたので、製造工程において上層をエッチングする際に酸化物半導体膜がエッチングされてしまうことが抑えられ、酸化物半導体膜の厚みを厚くする必要がなくなり、良好な電気特性を得ることが可能となる。よって、この薄膜トランジスタを用いて表示装置を構成すれば、均一性の高い良好な表示が可能となる。
【００１９】
本発明の第１の薄膜トランジスタの製造方法によれば、非晶質膜および結晶化膜の積層構造を有する酸化物半導体膜を形成したのち、結晶化膜の上に金属膜を形成し、この金属膜のエッチングによりソース電極およびドレイン電極を形成するようにしたので、チャネルエッチ型を適用した場合にソース電極およびドレイン電極と酸化物半導体膜とのウェットエッチング選択比を高めることが可能となる。よって、チャネルエッチ型の簡素な構成の適用による製造工程の削減が可能となる。
【００２０】
本発明の第２の薄膜トランジスタの製造方法によれば、酸化物半導体よりなる非晶質膜および非晶質膜よりも低融点の酸化物半導体よりなる未結晶化膜の積層膜を形成したのち、この積層膜をエッチングにより成形するようにしたので、低コストなウェットエッチングにより積層膜を容易に所定の形状に加工することが可能となる。また、未結晶化膜をアニール処理することにより結晶化膜を形成し、非晶質膜および結晶化膜の積層構造を有する酸化物半導体膜を形成したのち、結晶化膜の上に金属膜を形成し、この金属膜のエッチングによりソース電極およびドレイン電極を形成するようにしたので、チャネルエッチ型を適用した場合にソース電極およびドレイン電極と酸化物半導体膜とのウェットエッチング選択比を高めることが可能となる。よって、チャネルエッチ型の簡素な構成の適用による製造工程の削減が可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態に係る薄膜トランジスタの構造を表す断面図である。
【図２】図１に示した薄膜トランジスタの製造方法を工程順に表す断面図である。
【図３】図２に続く工程を表す断面図である。
【図４】本発明の第２の実施の形態に係る薄膜トランジスタの製造方法を工程順に表す断面図である。
【図５】図４に続く工程を表す断面図である。
【図６】本発明の第３の実施の形態に係る薄膜トランジスタの構成を表す断面図である。
【図７】図６に示した薄膜トランジスタの製造方法を工程順に表す断面図である。
【図８】本発明の第４の実施の形態に係る薄膜トランジスタの構造を表す断面図である。
【図９】図７に示した薄膜トランジスタの製造方法を工程順に表す断面図である。
【図１０】図８に続く工程を表す断面図である。
【図１１】適用例１に係る表示装置の回路構成を表す図である。
【図１２】図１１に示した画素駆動回路の一例を表す等価回路図である。
【図１３】適用例２の外観を表す斜視図である。
【図１４】（Ａ）は適用例３の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１５】適用例４の外観を表す斜視図である。
【図１６】適用例５の外観を表す斜視図である。
【図１７】（Ａ）は適用例６の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（ボトムゲート型薄膜トランジスタ；チャネルエッチ型；非晶質膜および結晶化膜の積層膜を形成し、この積層膜をエッチングにより加工する製造方法の例）
２．第２の実施の形態（ボトムゲート型薄膜トランジスタ；チャネルエッチ型；非晶質膜および未結晶化膜の積層膜を形成し、この積層膜をエッチングにより加工したのちに、未結晶化膜をアニールして結晶化膜を形成する製造方法の例）
３．第３の実施の形態（ボトムゲート型薄膜トランジスタ；エッチストッパ型）
４．第４の実施の形態（トップゲート型薄膜トランジスタ）
５．適用例
【００２３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る薄膜トランジスタ１の断面構造を表すものである。薄膜トランジスタ１は、液晶ディスプレイや有機ＥＬ（Electro Luminescence）ディスプレイなどの駆動素子として用いられるものであり、例えば、基板１１にゲート電極２０，ゲート絶縁膜３０，酸化物半導体膜４０，ソース電極５０Ｓおよびドレイン電極５０Ｄ，並びに保護膜６０がこの順に積層されたボトムゲート型（逆スタガ型）の構成を有している。酸化物半導体膜４０は、ゲート電極２０に対向してチャネル領域４０Ａを有しており、ソース電極５０Ｓの端部およびドレイン電極５０Ｄの端部は、チャネル領域４０Ａ上に設けられている。すなわち、この薄膜トランジスタ１は、チャネルエッチ型のものである。
【００２４】
基板１１は、ガラス基板やプラスチックフィルムなどにより構成されている。プラスチック材料としては、例えばＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）などが挙げられる。後述のスパッタ法において、基板１１を加熱することなく酸化物半導体膜４０を成膜するため、安価なプラスチックフィルムを用いることができる。
【００２５】
ゲート電極２０は、薄膜トランジスタ１にゲート電圧を印加し、このゲート電圧により酸化物半導体膜４０中の電子密度を制御する役割を有するものである。ゲート電極２０は、基板１１上の選択的な領域に設けられ、例えば、厚みが１０ｎｍ〜５００ｎｍであり、白金（Ｐｔ），チタン（Ｔｉ），ルテニウム（Ｒｕ），モリブデン（Ｍｏ），銅（Ｃｕ），タングステン（Ｗ），およびニッケル（Ｎｉ）からなる群のうち少なくとも１種を含む金属単体または合金により構成されている。
【００２６】
ゲート絶縁膜３０は、例えば、厚みが５０ｎｍ〜１μｍであり、シリコン酸化膜，シリコン窒化膜，シリコン窒化酸化膜または酸化アルミニウム膜などの単層膜または積層膜により構成されている。
【００２７】
酸化物半導体膜４０は、例えば、ゲート電極２０およびその近傍を含む島状に設けられ、ソース電極５０Ｓおよびドレイン電極５０Ｄの間にチャネル領域４０Ａを有するように配置されている。酸化物半導体膜４０は、酸化亜鉛を主成分とする透明な酸化物半導体、例えばＩＧＺＯ（酸化インジウムガリウム亜鉛），酸化亜鉛，ＩＺＯ，ＩＧＯ，ＡＺＯ（アルミニウムドープ酸化亜鉛）またはＧＺＯ（ガリウムドープ酸化亜鉛）により構成されている。ここで酸化物半導体とは、インジウム，ガリウム，亜鉛，スズ等の元素と、酸素とを含む化合物である。
【００２８】
この酸化物半導体膜４０は、非晶質膜４１および結晶化膜４２の積層構造を有している。ソース電極５０Ｓおよびドレイン電極５０Ｄは、結晶化膜４２に接して設けられている。具体的には、酸化物半導体膜４０は、ゲート電極２０側から非晶質膜４１および結晶化膜４２をこの順に積層した積層構造を有している。これにより、この薄膜トランジスタ１では、均一・良好な電気特性を得ることが可能となっている。
【００２９】
非晶質膜４１は、薄膜トランジスタ１のチャネルとしての機能を有するものであり、酸化物半導体膜４０のゲート電極２０側に設けられている。非晶質膜４１は、例えば、厚みが１０ｎｍ〜５０ｎｍ程度であり、ＩＧＺＯなどのアモルファス状態の酸化物半導体により構成されている。
【００３０】
結晶化膜４２は、製造工程において上層とのエッチング選択比を確保するためのものであり、酸化物半導体膜４０のソース電極５０Ｓおよびドレイン電極５０Ｄ側に設けられている。結晶化膜４２は、例えば、厚みが１０ｎｍ〜５０ｎｍ程度であり、酸化亜鉛，ＩＺＯ，ＩＧＯなどの結晶化状態の酸化物半導体により構成されている。
【００３１】
なお、酸化物半導体膜４０の厚み（非晶質膜４１および結晶化膜４２の合計厚み）は、製造工程でのアニールによる酸素供給効率を考慮すると、例えば２０ｎｍ〜１００ｎｍ程度であることが望ましい。
【００３２】
ソース電極５０Ｓおよびドレイン電極５０Ｄは、例えば、モリブデン，アルミニウム，銅，チタン等の金属膜、ＩＴＯ（Indium Tin Oxide；酸化インジウムスズ），酸化チタンなどの酸素を含む金属膜、またはこれらの積層膜により構成されている。具体的には、ソース電極５０Ｓおよびドレイン電極５０Ｄは、例えば、厚み５０ｎｍのモリブデン層と、厚み５００ｎｍのアルミニウム層と、厚み５０ｎｍのモリブデン層とを順に積層した構造を有している。
【００３３】
ソース電極５０Ｓおよびドレイン電極５０Ｄは、ＩＴＯまたは酸化チタンなどの酸素を含む金属膜により構成されていることが好ましい。酸化物半導体膜４０は、酸素を引き抜きやすい金属と接触することで酸素が脱離して格子欠陥が形成される。ソース電極５０Ｓおよびドレイン電極５０Ｄを、酸素を含む金属膜により構成することにより、酸化物半導体膜４０から酸素が脱離するのを抑え、薄膜トランジスタ１の電気特性を安定させることが可能となる。
【００３４】
保護膜６０は、例えば、酸化アルミニウム膜，シリコン酸化膜またはシリコン窒化膜の単層膜または積層膜により構成されている。特に、酸化アルミニウム膜が好ましい。酸化アルミニウム膜はバリア性が高い保護膜６０となるので、水分の吸着などによる酸化物半導体膜４０の電気特性の変化を抑え、酸化物半導体膜４０の電気特性を安定化させることが可能となる。また、酸化アルミニウム膜よりなる保護膜６０は、薄膜トランジスタ１の特性を劣化させることなく成膜可能である。更に、高い密度の酸化アルミニウム膜を用いることにより、保護膜６０のバリア性を更に高くし、酸化物半導体膜４０の電気特性を劣化させる水素や水分などの影響を抑制することが可能となる。
【００３５】
この薄膜トランジスタ１は、例えば次のようにして製造することができる。
【００３６】
図２は、薄膜トランジスタ１の製造方法を工程順に表したものである。まず、基板１１上の全面に例えばスパッタリング法や蒸着法を用いて、ゲート電極２０の材料となる金属膜を形成する。次いで、図２（Ａ）に示したように、基板１１上に形成した金属膜を、例えばフォトリソグラフィおよびエッチング法を用いてパターニングすることにより、ゲート電極２０を形成する。
【００３７】
続いて、同じく図２（Ａ）に示したように、基板１１およびゲート電極２０の全面に、例えばプラズマＣＶＤ（Chemical Vapor Deposition；化学気相成長）法またはスパッタリング法により、例えばシリコン窒化膜およびシリコン酸化膜の積層膜よりなるゲート絶縁膜３０を形成する。
【００３８】
具体的には、原料ガスとしてシラン，アンモニア，窒素などのガスを用いたプラズマＣＶＤ法によりシリコン窒化膜を形成し、原料ガスとしてシラン，一酸化二窒素を含むガスなどを用いたプラズマＣＶＤ法によりシリコン酸化膜を形成する。
【００３９】
ゲート絶縁膜３０を形成したのち、図２（Ｂ）に示したように、例えばスパッタリング法により、上述した厚みおよび材料よりなる非晶質膜４１を形成する。具体的には、例えばＩＧＺＯよりなる非晶質膜４１を形成する場合には、ＩＧＺＯ膜のセラミックをターゲットとしたＤＣスパッタ法を用い、アルゴンと酸素との混合ガスによるプラズマ放電にてゲート絶縁膜３０上に非晶質膜４１を形成する。なお、プラズマ放電の前に真空容器（図示せず）内の真空度が１×１０-4Ｐａ以下になるまで排気したのち、アルゴンと酸素との混合ガスを導入する。
【００４０】
このとき、チャネルとなる非晶質膜４１中のキャリア濃度は、酸化物形成の際のアルゴンと酸素との流量比を変化させることで制御することが可能である。
【００４１】
非晶質膜４１を形成したのち、同じく図２（Ｂ）に示したように、例えばスパッタリング法により、上述した厚みおよび材料よりなる結晶化膜４２を形成する。具体的には、例えばＩＺＯよりなる結晶化膜４２を形成する場合には、ＩＺＯ膜のセラミックをターゲットとしたＤＣスパッタ法を用いる。このようにして、非晶質膜４１および結晶化膜４２の積層膜４３が形成される。
【００４２】
積層膜４３を形成したのち、図２（Ｃ）に示したように、例えばフォトリソグラフィおよびエッチングにより積層膜４３を所定の形状、例えばゲート電極２０およびその近傍を含む島状に成形する。これにより、非晶質膜４１および結晶化膜４２の積層構造を有する酸化物半導体膜４０が形成される。
【００４３】
酸化物半導体膜４０を形成したのち、図３（Ａ）に示したように、酸化物半導体膜４０の結晶化層４２の上に、例えばスパッタリング法により、厚み５０ｎｍのモリブデン層、厚み５００ｎｍのアルミニウム層および厚み５０ｎｍのモリブデン層を順に形成し、３層の積層構造の金属膜５０Ａを形成する。
【００４４】
続いて、この積層構造の金属膜５０Ａを、リン酸，硝酸および酢酸を含む混合液を用いたウェットエッチング法によりパターニングして、図３（Ｂ）に示したように、ソース電極５０Ｓおよびドレイン電極５０Ｄを形成する。このとき、ソース電極５０Ｓおよびドレイン電極５０Ｄ（金属膜５０Ａ）が結晶化膜４２の上に設けられているので、ソース電極５０Ｓおよびドレイン電極５０Ｄ（金属膜５０Ａ）と酸化物半導体膜４０とのウェットエッチング選択比が高くなる。よって、酸化物半導体膜４０のエッチングを抑制したままでソース電極５０Ｓおよびドレイン電極５０Ｄを選択的にエッチングすることが可能となる。
【００４５】
ソース電極５０Ｓおよびドレイン電極５０Ｄを形成したのち、例えばプラズマＣＶＤ法またはスパッタリング法により、上述した材料よりなる保護膜６０を形成する。以上により、図１に示した薄膜トランジスタ１が完成する。
【００４６】
この薄膜トランジスタ１では、図示しない配線層を通じてゲート電極２０に所定のしきい値電圧以上の電圧（ゲート電圧）が印加されると、酸化物半導体膜４０のチャネル領域４０Ａ中に電流（ドレイン電流）が生じる。ここでは、酸化物半導体膜４０が、非晶質膜４１および結晶化膜４２の積層構造を有しているので、非晶質膜４１により、均一性の高い電気特性が確保される。また、ソース電極５０Ｓおよびドレイン電極５０Ｄが結晶化膜４２に接して設けられているので、製造工程においてソース電極５０Ｓおよびドレイン電極５０Ｄをエッチングする際に酸化物半導体膜４０がエッチングされてしまうことが抑えられている。よって、酸化物半導体膜４０の厚みを厚くする必要がなくなり、良好な電気特性が得られる。
【００４７】
このように本実施の形態の薄膜トランジスタ１では、酸化物半導体膜４０を、非晶質膜４１および結晶化膜４２の積層構造としたので、非晶質膜４１により、均一性の高い電気特性を得ることが可能となる。また、ソース電極５０Ｓおよびドレイン電極５０Ｄを結晶化膜４２に接して設けるようにしたので、製造工程においてソース電極５０Ｓおよびドレイン電極５０Ｄをエッチングする際に酸化物半導体膜４０がエッチングされてしまうことを抑えることが可能となる。よって、酸化物半導体膜４０の厚みを厚くする必要がなくなり、良好な電気特性を得ることが可能となる。
【００４８】
本実施の形態の薄膜トランジスタ１の製造方法では、非晶質膜４１および結晶化膜４２の積層構造を有する酸化物半導体膜４０を形成したのち、結晶化膜４２の上に金属膜５０Ａを形成し、この金属膜５０Ａのエッチングによりソース電極５０Ｓおよびドレイン電極５０Ｄを形成するようにしたので、チャネルエッチ型を適用した場合にソース電極５０Ｓおよびドレイン電極５０Ｄと酸化物半導体膜４０とのウェットエッチング選択比を高めることが可能となる。よって、チャネルエッチ型の簡素な構成の適用による製造工程の削減が可能となる。また、酸化物半導体膜４０の厚みを厚くする必要がなくなり、成膜時間の短縮および低コスト化が可能となる。
【００４９】
（第２の実施の形態）
図４および図５は、本発明の第２の実施の形態に係る薄膜トランジスタ１の製造方法を工程順に表したものである。この製造方法は、非晶質膜および未結晶化膜の積層膜を形成し、この積層膜をエッチングにより加工したのちに、未結晶化膜をアニールして結晶化膜を形成するようにしたことにおいて、上記第１の実施の形態の製造方法と異なるものである。よって、同一の工程については、図２および図３を参照して説明する。
【００５０】
まず、図４（Ａ）に示したように、第１の実施の形態と同様にして、基板１１に、ゲート電極２０およびゲート絶縁膜３０を順に形成する。
【００５１】
次いで、図４（Ｂ）に示したように、例えばスパッタリング法により、上述した厚みおよび材料よりなる非晶質膜４１を形成する。具体的には、例えばＩＧＺＯよりなる非晶質膜４１を形成する場合には、ＩＧＺＯ膜のセラミックをターゲットとしたＤＣスパッタ法を用い、アルゴンと酸素との混合ガスによるプラズマ放電にてゲート絶縁膜３０上に非晶質膜４１を形成する。なお、プラズマ放電の前に真空容器（図示せず）内の真空度が１×１０-4Ｐａ以下になるまで排気したのち、アルゴンと酸素との混合ガスを導入する。
【００５２】
このとき、チャネルとなる非晶質膜４１中のキャリア濃度は、酸化物形成の際のアルゴンと酸素との流量比を変化させることで制御することが可能である。
【００５３】
非晶質膜４１を形成したのち、同じく図４（Ｂ）に示したように、例えばスパッタリング法により、非晶質膜４１よりも低融点の酸化物半導体よりなる未結晶化膜４２Ａを形成する。具体的には、例えばＩＺＯよりなる未結晶化膜４２Ａを形成する場合には、ＩＺＯ膜のセラミックをターゲットとしたＤＣスパッタ法を用い、スパッタリング条件を制御することにより非晶質状態のＩＺＯよりなる未結晶化膜４２Ａを形成する。このようにして、非晶質膜４１および未結晶化膜４２Ａの積層膜４３Ａが形成される。
【００５４】
積層膜４３Ａを形成したのち、図４（Ｃ）に示したように、例えばフォトリソグラフィおよびエッチングにより積層膜４３Ａを所定の形状、例えばゲート電極２０およびその近傍を含む島状に成形する。このとき、非晶質膜４１および未結晶化膜４２Ａはいずれも非晶質状態なので、リン酸，硝酸および酢酸を含む混合液等によりウェットエッチングすることで低コスト化が可能である。
【００５５】
積層膜４３Ａを成形したのち、図４（Ｄ）に示したように、未結晶化膜４２Ａに対して例えば２００℃〜４００℃程度のアニール処理Ａを行うことにより結晶化膜４２を形成する。これにより、非晶質膜４１および結晶化膜４２の積層構造を有する酸化物半導体膜４０が形成される。
【００５６】
酸化物半導体膜４０を形成したのち、図５（Ａ）に示したように、酸化物半導体膜４０の結晶化層４２の上に、例えばスパッタリング法により、厚み５０ｎｍのモリブデン層、厚み５００ｎｍのアルミニウム層および厚み５０ｎｍのモリブデン層を順に形成し、３層の積層構造の金属膜５０Ａを形成する。
【００５７】
続いて、この積層構造の金属膜５０Ａを、リン酸，硝酸および酢酸を含む混合液を用いたウェットエッチング法によりパターニングして、図５（Ｂ）に示したように、ソース電極５０Ｓおよびドレイン電極５０Ｄを形成する。このとき、ソース電極５０Ｓおよびドレイン電極５０Ｄ（金属膜５０Ａ）が結晶化膜４２の上に設けられているので、ソース電極５０Ｓおよびドレイン電極５０Ｄ（金属膜５０Ａ）と酸化物半導体膜４０とのウェットエッチング選択比が高くなる。よって、酸化物半導体膜４０のエッチングを抑制したままでソース電極５０Ｓおよびドレイン電極５０Ｄの選択エッチングが可能となる。
【００５８】
ソース電極５０Ｓおよびドレイン電極５０Ｄを形成したのち、図５（Ｃ）に示したように、例えばプラズマＣＶＤ法またはスパッタリング法により、上述した材料よりなる保護膜６０を形成する。以上により、図１に示した薄膜トランジスタ１が完成する。
【００５９】
このように本実施の形態の薄膜トランジスタ１の製造方法では、酸化物半導体よりなる非晶質膜４１および非晶質膜４１よりも低融点の酸化物半導体よりなる未結晶化膜４２Ａの積層膜４３Ａを形成したのち、この積層膜４３Ａをエッチングにより成形するようにしたので、低コストなウェットエッチングにより積層膜４３Ａを容易に所定の形状に加工することが可能となる。また、未結晶化膜４２Ａをアニール処理することにより結晶化膜４２を形成し、非晶質膜４１および結晶化膜４２の積層構造を有する酸化物半導体膜４０を形成したのち、結晶化膜４２の上に金属膜５０Ａを形成し、この金属膜５０Ａのエッチングによりソース電極５０Ｓおよびドレイン電極５０Ｄを形成するようにしたので、チャネルエッチ型を適用した場合にソース電極５０Ｓおよびドレイン電極５０Ｄと酸化物半導体膜４０とのウェットエッチング選択比を高めることが可能となる。よって、チャネルエッチ型の簡素な構成の適用による製造工程の削減が可能となる。
【００６０】
（第３の実施の形態）
図６は、本発明の第３の実施の形態に係る薄膜トランジスタ１Ａの断面構成を表したものである。この薄膜トランジスタ１Ａは、チャネル領域４０Ａの上にエッチングストッパー層７０を有し、このエッチングストッパー層７０上にソース電極５０Ｓの端部およびドレイン電極５０Ｄの端部が設けられたエッチストッパ型ＴＦＴであることを除いては、上記第１の実施の形態と同様の構成を有している。よって、対応する構成要素には同一の符号を付して説明する。
【００６１】
エッチングストッパー層７０は、チャネル保護膜としての機能を有するものであり、例えば、厚みが５０ｎｍ〜５００ｎｍ、具体的には２００ｎｍ程度であり、シリコン酸化膜，シリコン窒化膜または酸化アルミニウム膜の単層膜または積層膜により構成されている。
【００６２】
この薄膜トランジスタ１Ａは、例えば次のようにして製造することができる。なお、第１の実施の形態と同一の工程については図２および図３を参照して説明する。
【００６３】
まず、第１の実施の形態と同様にして、図２（Ａ）に示した工程により、基板１１上にゲート電極２０およびゲート絶縁膜３０を形成する。
【００６４】
次いで、第１の実施の形態と同様にして、図２（Ｂ）に示した工程により、ゲート絶縁膜３０の上に、非晶質膜４１および結晶化膜４２の積層膜４３を形成する。
【００６５】
続いて、第１の実施の形態と同様にして、図２（Ｃ）に示した工程により、積層膜４３を所定の形状、例えばゲート電極２０およびその近傍を含む島状に成形する。これにより、非晶質膜４１および結晶化膜４２の積層構造を有する酸化物半導体膜４０が形成される。
【００６６】
そののち、図７（Ａ）に示したように、酸化物半導体膜４０の結晶化層４２の上に、シリコン酸化膜，シリコン窒化膜または酸化アルミニウムの単層膜または積層膜よりなる絶縁膜７０Ａを例えば２００ｎｍ程度の厚みで形成する。
【００６７】
絶縁膜７０Ａを形成したのち、図７（Ｂ）に示したように、例えばフォトリソグラフィおよびエッチングを用いて絶縁膜７０Ａを所定の形状に成形することにより、エッチングストッパー層７０を形成する。このとき、エッチングストッパー層７０（絶縁膜７０Ａ）が結晶化膜４２の上に設けられているので、エッチングストッパー層７０（絶縁膜７０Ａ）と酸化物半導体膜４０とのウェットエッチング選択比が高くなる。よって、酸化物半導体膜４０のエッチングを抑制したままでエッチングストッパー層７０を選択的にエッチングし、チャネル領域４０Ａ上でエッチングストッパー層７０のエッチングを止めることが可能となる。また、エッチングストッパー層７０として酸化アルミニウム膜などのドライエッチングにより加工しにくい膜を用いた場合にも、ウェットエッチングにより容易に加工することが可能となる。
【００６８】
エッチングストッパー層７０を形成したのち、図７（Ｃ）に示したように、酸化物半導体膜４０の結晶化層４２の上に、例えばスパッタリング法により、厚み５０ｎｍのモリブデン層、厚み５００ｎｍのアルミニウム層および厚み５０ｎｍのモリブデン層を順に形成し、３層の積層構造の金属膜５０Ａを形成する。
【００６９】
続いて、この積層構造の金属膜５０Ａを、リン酸，硝酸および酢酸を含む混合液を用いたウェットエッチング法によりパターニングして、図７（Ｄ）に示したように、ソース電極５０Ｓおよびドレイン電極５０Ｄを形成する。
【００７０】
ソース電極５０Ｓおよびドレイン電極５０Ｄを形成したのち、例えばプラズマＣＶＤ法またはスパッタリング法により、上述した材料よりなる保護膜６０を形成する。以上により、図６に示した薄膜トランジスタ１Ａが完成する。
【００７１】
この薄膜トランジスタ１Ａの作用および効果は、第１の実施の形態と同様である。
【００７２】
なお、上記第３の実施の形態では、酸化物半導体膜４０を形成する工程において、第１の実施の形態と同様にして、非晶質膜４１および結晶化膜４２の積層膜４３を形成し、この積層膜４３をエッチングにより加工する場合について説明したが、第２の実施の形態と同様にして、非晶質膜４１および未結晶化膜４２Ａの積層膜４３Ａを形成し、この積層膜４３Ａをエッチングにより加工したのちに、未結晶化膜４２Ａをアニールして結晶化膜４２を形成することも可能である。
【００７３】
（第４の実施の形態）
図８は、本発明の第４の実施の形態に係る薄膜トランジスタ１Ｂの断面構成を表したものである。この薄膜トランジスタ１Ｂは、基板１１に、酸化物半導体膜４０，ゲート絶縁膜３０，ゲート電極２０，層間絶縁膜８０，並びにソース電極５０Ｓおよびドレイン電極５０Ｄがこの順に積層されたトップゲート型ＴＦＴ（スタガ構造）のものである。このことを除いては、薄膜トランジスタ１Ｂは上記第１の実施の形態と同様の構成を有している。よって、対応する構成要素には同一の符号を付して説明する。
【００７４】
ゲート電極２０，ゲート絶縁膜３０，ソース電極５０Ｓおよびドレイン電極５０Ｄは、第１の実施の形態と同様に構成されている。
【００７５】
酸化物半導体膜４０は、基板１１側から非晶質膜４１および結晶化膜４２をこの順に有している。すなわち、本実施の形態では、結晶化膜４２が酸化物半導体膜４０のゲート電極２０とは反対側に設けられている。しかしながら、トランジスタ特性は非晶質膜４１により支配されるので、均一性の高い電気特性を確保するという非晶質膜４１の機能は第１の実施の形態と同様である。非晶質膜４１および結晶化膜４２の厚みおよび材料は第１の実施の形態と同様である。
【００７６】
また、酸化物半導体膜４０は、ゲート電極２０に対向してチャネル領域４０Ａを有すると共に、チャネル領域４０Ａ以外の低抵抗領域４０Ｂを有している。低抵抗領域４０Ｂは、１％程度の原子濃度の水素が導入されることにより低抵抗化された領域であり、チャネル領域４０Ａ以外の領域においても寄生抵抗により薄膜トランジスタ１Ｂのオン電流を低下させるためのものである。ソース電極５０Ｓおよびドレイン電極５０Ｄは低抵抗領域４０Ｂの結晶化膜４２に接して設けられている。
【００７７】
層間絶縁膜８０は、例えば、厚みが３００ｎｍ程度のシリコン酸化膜８１と、厚みが５０ｎｍ程度の酸化アルミニウム膜８２とを基板１１側から順に積層した構成を有している。
【００７８】
この薄膜トランジスタ１Ｂは、例えば次のようにして製造することができる。
【００７９】
図９および図１０は、この薄膜トランジスタ１Ｂの製造方法を工程順に表したものである。まず、図９（Ａ）に示したように、基板１１に、例えばスパッタリング法により、上述した厚みおよび材料よりなる非晶質膜４１を形成する。具体的には、例えばＩＧＺＯよりなる非晶質膜４１を形成する場合には、ＩＧＺＯ膜のセラミックをターゲットとしたＤＣスパッタ法を用い、アルゴンと酸素との混合ガスによるプラズマ放電にてゲート絶縁膜３０上に非晶質膜４１を形成する。なお、プラズマ放電の前に真空容器（図示せず）内の真空度が１×１０-4Ｐａ以下になるまで排気したのち、アルゴンと酸素との混合ガスを導入する。
【００８０】
このとき、チャネルとなる非晶質膜４１中のキャリア濃度は、酸化物形成の際のアルゴンと酸素との流量比を変化させることで制御することが可能である。
【００８１】
次いで、同じく図９（Ａ）に示したように、例えばスパッタリング法により、上述した厚みおよび材料よりなる結晶化膜４２を形成する。具体的には、例えばＩＺＯよりなる結晶化膜４２を形成する場合には、ＩＺＯ膜のセラミックをターゲットとしたＤＣスパッタ法を用いる。このようにして、非晶質膜４１および結晶化膜４２の積層膜４３が形成される。
【００８２】
続いて、図９（Ｂ）に示したように、例えばフォトリソグラフィおよびエッチングにより積層膜４３を所定の形状、例えばゲート電極２０およびその近傍を含むことが可能な島状に成形する。これにより、非晶質膜４１および結晶化膜４２の積層構造を有する酸化物半導体膜４０が形成される。
【００８３】
そののち、同じく図９（Ｂ）に示したように、基板１１および酸化物半導体膜４０の全面に、第１の実施の形態と同様にして、例えばプラズマＣＶＤ法により、上述した厚みおよび材料よりなるゲート絶縁膜３０を形成する。
【００８４】
ゲート絶縁膜３０を形成したのち、同じく図９（Ｂ）に示したように、ゲート絶縁膜３０の上の酸化物半導体膜４０に重なる位置に、第１の実施の形態と同様にして、上述した厚みおよび材料よりなるゲート電極２０を形成する。
【００８５】
ゲート電極２０を形成したのち、図９（Ｃ）に示したように、プラズマＣＶＤ法などによる水素ガスを含むプラズマ処理、イオンドーピングまたはイオン注入により、酸化物半導体膜４０のゲート電極２０との対向領域以外の領域に、例えば１％程度の原子濃度の水素を導入する。これにより、酸化物半導体膜４０には、ゲート電極２０に対向してチャネル領域４０Ａが形成されると共に、チャネル領域４０Ａ以外の領域に水素が導入された低抵抗領域４０Ｂが形成される。
【００８６】
低抵抗領域４０Ｂを形成したのち、図１０（Ａ）に示したように、例えばプラズマＣＶＤ法またはスパッタリング法により、上述した厚みのシリコン酸化膜８１および酸化アルミニウム膜８２を積層し、層間絶縁膜８０を形成する。
【００８７】
層間絶縁膜８０を形成したのち、図１０（Ｂ）に示したように、この層間絶縁膜８０およびゲート絶縁膜３０に例えばエッチングにより接続孔８０Ａを設け、この接続孔８０Ａ内に酸化物半導体膜４０の結晶化層４２を露出させる。このとき、層間絶縁膜８０およびゲート絶縁膜３０が結晶化膜４２の上に設けられているので、結晶化膜４２のエッチングレートが層間絶縁膜８０およびゲート絶縁膜３０に比べて十分に低くなり、層間絶縁膜８０およびゲート絶縁膜３０と酸化物半導体膜４０とのウェットエッチング選択比が高くなる。よって、酸化物半導体膜４０のエッチングを抑制したままで層間絶縁膜８０およびゲート絶縁膜３０を選択的にエッチングし、接続孔８０Ａを容易に形成することが可能となる。また、ドライエッチングにより加工しにくい酸化アルミニウム膜８２もウェットエッチングにより容易に加工することが可能となる。
【００８８】
続いて、図１０（Ｃ）に示したように、層間絶縁膜８０および開口８０Ａ内の結晶化層４２の上に、例えばスパッタリング法により、厚み５０ｎｍのモリブデン層、厚み５００ｎｍのアルミニウム層および厚み５０ｎｍのモリブデン層を順に形成し、３層の積層構造の金属膜５０Ａを形成する。
【００８９】
続いて、この積層構造の金属膜５０Ａを、リン酸，硝酸および酢酸を含む混合液を用いたウェットエッチング法によりパターニングして、図１０（Ｄ）に示したように、ソース電極５０Ｓおよびドレイン電極５０Ｄを形成する。以上により、図８に示した薄膜トランジスタ１Ｂが完成する。
【００９０】
この薄膜トランジスタ１Ｂの作用および効果は第１の実施の形態と同様である。
【００９１】
なお、上記第４の実施の形態では、酸化物半導体膜４０を形成する工程において、第１の実施の形態と同様にして、非晶質膜４１および結晶化膜４２の積層膜４３を形成し、この積層膜４３をエッチングにより加工する場合について説明したが、第２の実施の形態と同様にして、非晶質膜４１および未結晶化膜４２Ａの積層膜４３Ａを形成し、この積層膜４３Ａをエッチングにより加工したのちに、未結晶化膜４２Ａをアニールして結晶化膜４２を形成することも可能である。
【００９２】
＜適用例１＞
図１１は、この薄膜トランジスタ１を駆動素子として備えた表示装置の回路構成を表すものである。表示装置９０は、例えば液晶ディスプレイや有機ＥＬディスプレイなどであり、駆動パネル９１上に、マトリクス状に配設された複数の画素１０Ｒ，１０Ｇ，１０Ｂと、これらの画素１０Ｒ，１０Ｇ，１０Ｂを駆動するための各種駆動回路とが形成されたものである。画素１０Ｒ，１０Ｇ，１０Ｂはそれぞれ、赤色（Ｒ：Red ），緑色（Ｇ：Green ）および青色（Ｂ：Blue）の色光を発する液晶表示素子や有機ＥＬ素子などである。これら３つの画素１０Ｒ，１０Ｇ，１０Ｂを一つのピクセルとして、複数のピクセルにより表示領域１１０が構成されている。駆動パネル９１上には、駆動回路として、例えば映像表示用のドライバである信号線駆動回路１２０および走査線駆動回路１３０と、画素駆動回路１５０とが配設されている。この駆動パネル９１には、図示しない封止パネルが貼り合わせられ、この封止パネルにより画素１０Ｒ，１０Ｇ，１０Ｂおよび上記駆動回路が封止されている。
【００９３】
図１２は、画素駆動回路１５０の等価回路図である。画素駆動回路１５０は、上記薄膜トランジスタ１，１Ａ〜１Ｂとして、トランジスタＴｒ１，Ｔｒ２が配設されたアクティブ型の駆動回路である。トランジスタＴｒ１，Ｔｒ２の間にはキャパシタＣｓが設けられ、第１の電源ライン（Ｖcc）および第２の電源ライン（ＧＮＤ）の間において、画素１０Ｒ（または画素１０Ｇ，１０Ｂ）がトランジスタＴｒ１に直列に接続されている。このような画素駆動回路１５０では、列方向に信号線１２０Ａが複数配置され、行方向に走査線１３０Ａが複数配置されている。各信号線１２０Ａは、信号線駆動回路１２０に接続され、この信号線駆動回路１２０から信号線１２０Ａを介してトランジスタＴｒ２のソース電極に画像信号が供給されるようになっている。各走査線１３０Ａは走査線駆動回路１３０に接続され、この走査線駆動回路１３０から走査線１３０Ａを介してトランジスタＴｒ２のゲート電極に走査信号が順次供給されるようになっている。このような表示装置９０は、例えば次の適用例２〜６に示した電子機器に搭載することができる。
【００９４】
＜適用例２＞
図１３は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有している。
【００９５】
＜適用例３＞
図１４は、デジタルスチルカメラの外観を表したものである。このデジタルスチルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有している。
【００９６】
＜適用例４＞
図１５は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有している。
【００９７】
＜適用例５＞
図１６は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。
【００９８】
＜適用例６＞
図１７は、携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。
【００９９】
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
【０１００】
更に、本発明は、液晶ディスプレイおよび有機ＥＬディスプレイのほか、無機エレクトロルミネッセンス素子、またはエレクトロデポジション型もしくエレクトロクロミック型の表示素子などの他の表示素子を用いた表示装置にも適用可能である。
【符号の説明】
【０１０１】
１…薄膜トランジスタ、１１…基板、２０…ゲート電極、３０…ゲート絶縁膜、４０…酸化物半導体膜、４０Ａ…チャネル領域、４０Ｂ…低抵抗領域、４１…非晶質膜、４２…結晶化膜、４２Ａ…未結晶化膜、４３，４３Ａ…積層膜、５０Ｓ…ソース電極、５０Ｄ…ドレイン電極、７０…エッチングストッパー層、８０…層間絶縁膜、９０…表示装置、９１…駆動パネル、１０Ｒ，１０Ｇ，１０Ｂ…画素、１１０…表示領域、１２０…信号線駆動回路、１３０…走査線駆動回路、１５０…画素駆動回路、Ｔｒ１，Ｔｒ２…トランジスタ。
【図１】
2011187506.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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