(57)【要約】【課題】高速で動作する半導体装置において求められるクロック整列トレーニング動作を提供すること。【解決手段】システムクロック及びデータクロックを受信するクロック入力部３００と、データクロックの周波数を分周してデータ分周クロックを生成し、分周制御信号に応じて、それを反転するか否かを決定するクロック分周部３２０と、データ分周クロックに応じて、各々所定大きさの位相差を有する複数の多重位相データ分周クロックを生成する位相分割部３３０と、データ分周クロックがトグルするか否かによって、分周制御信号の論理レベル変動可能期間を調整する論理レベル変動制御部３９０と、論理レベル変動可能期間に多重位相データ分周クロックのうち、所定の選択クロックの位相を基準としてシステムクロックの位相を検出して、分周制御信号のレベルを決定する第１の位相検出部３５０とを備える。【選択図】図３
2011054150.tif 000002
【特許請求の範囲】
【請求項１】
システムクロックとデータクロックとを各々受信するクロック入力部と、
前記データクロックの周波数を分周してデータ分周クロックを生成し、分周制御信号に応じて、前記データ分周クロック位相を反転するか否かを決定するクロック分周部と、
前記データ分周クロックに応じて、各々所定大きさの位相差を有する複数の多重位相データ分周クロックを生成する位相分割部と、
前記データ分周クロックがトグルするか否かによって、前記分周制御信号の論理レベル変動可能期間を調整する論理レベル変動制御部と、
前記論理レベル変動可能期間に前記多重位相データ分周クロックのうち、所定の選択クロックの位相を基準として前記システムクロックの位相を検出し、検出結果に応じて、前記分周制御信号のレベルを決定する第１の位相検出部と、を備える
ことを特徴とする半導体装置。
【請求項２】
前記データ分周クロックの位相を基準として前記システムクロックの位相を検出し、検出結果に応じて、トレーニング情報信号のレベルを決定する第２の位相検出部と、
前記トレーニング情報信号を外部に伝送する信号伝送部と、をさらに備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記クロック入力部が、
アドレス信号およびコマンド信号の入力時点を同期させるためのクロックを外部から受信し、前記システムクロックとして出力するシステムクロック生成部と、
データ信号の入力時点を同期させるためのクロックを外部から受信し、前記データクロックとして出力するデータクロック生成部と、を備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記クロック分周部が、前記分周制御信号が活性化状態であるとき、前記データ分周クロックの位相を反転して生成し、前記分周制御信号が非活性化状態であるとき、前記データ分周クロックの位相を反転せずにそのまま生成する
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記選択クロックが、複数の前記多重位相データ分周クロックのうち、前記データ分周クロックとはその位相が同一でも、相反でもない多重位相データ分周クロックである
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記論理レベル変動制御部が、
前記データ分周クロックがトグルするときには、前記論理レベル変動可能期間に対応するオートトレーニングモードイネーブル信号を活性化させ、
前記データ分周クロックがトグルせずに特定論理レベルに固定されているときには、前記オートトレーニングモードイネーブル信号を非活性化させる
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記論理レベル変動制御部が、
前記システムクロックのトグルを基準として前記データ分周クロックがトグルするか否かを検出するトグル検出部と、
前記トグル検出部の出力信号に応じて、前記オートトレーニングモードイネーブル信号の論理レベルを決定する論理レベル適用部と、を備える
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記トグル検出部が、
前記システムクロックが所定の回数トグルする間、前記データ分周クロックがトグルするか、または特定論理レベルを維持しているかを検出する
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の位相検出部が、
前記オートトレーニングモードイネーブル信号の活性化期間で前記選択クロックと前記システムクロックとの位相を比較する位相比較部と、
前記オートトレーニングモードイネーブル信号の活性化期間で前記位相比較部の出力信号を所定の回数繰り返して受信し、その結果に応じて、前記分周制御信号の論理レベルを変動する論理レベル変動部と、を備える
ことを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記第１の位相検出部が、
前記位相比較部の出力信号が所定時間の間、同一の論理レベルを維持するとき、それに対応して、前記分周制御信号の論理レベルを変更し、
前記所定時間が、前記選択クロックの周期が前記所定の回数だけ繰り返される分に対応する時間である
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
パワーダウンモードに進入した状態でシステムクロックを受信し、データクロックを受信しないステップと、
パワーダウンモードから脱出した状態でシステムクロックとデータクロックとを各々受信するステップと、
前記データクロックの周波数を分周してデータ分周クロックを生成し、分周制御信号に応じて、前記データ分周クロック位相を反転するか否かを決定するステップと、
前記データ分周クロックに応じて、各々所定大きさの位相差を有する複数の多重位相データ分周クロックを生成するステップと、
前記データ分周クロックがトグルするか否かを検出するステップと、
前記多重位相データ分周クロックのうち、所定の選択クロックの位相を基準として前記システムクロックの位相を検出するステップと、
前記データ分周クロックがトグルするか否かを検出する前記ステップの結果及び前記位相を検出する前記ステップの結果に応じて、前記分周制御信号のレベルを決定するステップと、を含む
ことを特徴とする半導体装置の動作方法。
【請求項１２】
前記データ分周クロックの位相を基準として前記システムクロックの位相を検出し、検出結果に応じて、トレーニング情報信号のレベルを決定するステップと、
前記トレーニング情報信号を外部に伝送するステップと、
をさらに含むことを特徴とする請求項１１に記載の半導体装置の動作方法。
【請求項１３】
前記分周制御信号のレベルを決定する前記ステップが、
前記データ分周クロックがトグルするか否かを検出する前記ステップの結果に応じて、前記データ分周クロックがトグルすると判断される場合、前記位相を検出する前記ステップの検出結果に応じて、前記分周制御信号のレベルを決定するステップと、
前記データ分周クロックがトグルするか否かを検出する前記ステップの結果に応じて、前記データ分周クロックがトグルしないと判断される場合、前記位相を検出する前記ステップの検出結果と関係なく、前記分周制御信号のレベルを固定させるステップと、
を含むことを特徴とする請求項１１に記載の半導体装置の動作方法。
【請求項１４】
前記データ分周クロックを生成するステップが、
前記分周制御信号が活性化状態であるとき、前記データ分周クロックの位相を反転して生成するステップと、
前記分周制御信号が非活性化状態であるとき、前記データ分周クロックの位相を反転せずにそのまま生成するステップと、を含む
ことを特徴とする請求項１１に記載の半導体装置の動作方法。
【請求項１５】
前記選択クロックが、
複数の前記多重位相データ分周クロックのうち、前記データ分周クロックとはその位相が同一でもなく、相反でもない多重位相データ分周クロックである
ことを特徴とする請求項１１に記載の半導体装置の動作方法。
【請求項１６】
前記データ分周クロックがトグルするか否かを検出する前記ステップが、
前記システムクロックが所定の回数トグルする間、前記データ分周クロックがトグルするか、または特定論理レベルを維持しているかを検出する
ことを特徴とする請求項１１に記載の半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、高速で動作する半導体装置において求められるクロック整列トレーニング動作に関する。
【背景技術】
【０００２】
複数の半導体装置で構成されたシステムにおける半導体装置は通常、データを格納するためのものである。データ処理装置、例えば、メモリコントローラ（Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌ  Ｕｎｉｔ：ＭＣＵ）などでデータを要求すると、半導体装置は、データを要求する装置から入力されたアドレスに対応するデータを出力するか、または、そのアドレスに対応する位置にデータ要求装置から提供されるデータを格納する。
【０００３】
このため、最近開発される高速で動作する半導体装置では、外部から印加されるシステムクロックの立上りエッジと立下りエッジとの間に２個のデータを入出力し、立下りエッジと次の立上りエッジとの間に２個のデータを入出力するように設計されている。すなわち、システムクロックの１周期に４個のデータを入出力するように設計されている。
【０００４】
しかし、システムクロックは、ロジック「ハイ（ｈｉｇｈ）」またはロジック「ロー（ｌｏｗ）」の２つの状態しか表現できないため、１周期に４個のデータを入出力させるためには、システムクロックより２倍速い周波数を有するデータクロックが必要となる。すなわち、データ入出力のための専用クロックがなければならない。
【０００５】
したがって、高速で動作する半導体装置は、アドレスおよびコマンドを送受信するときにはシステムクロックを基準クロックとして用い、データを入出力するときにはデータクロックを基準クロックとして用いて、データクロックがシステムクロックより２倍の周波数を有するように制御する。
【０００６】
すなわち、システムクロックの１周期でデータクロックが２周期繰り返されるようにし、データ入出力は、データクロックの立上りエッジおよび立下りエッジで各々発生させるようにすることにより、システムクロックの１周期で４個のデータが入出力され得るようにする。
【０００７】
このように、読み出しまたは書き込み動作を行うために、１つのシステムクロックを基準として用いていた従来のＤＤＲ同期式半導体装置とは異なり、高速で動作する半導体装置は、読み出しまたは書き込み動作を行うために、互いに異なる周波数を有する２個のクロックを用いてデータをやり取りする。
【０００８】
しかし、もし、システムクロックとデータクロックとの位相が整列同期されていなければ、動作コマンドおよびアドレスが伝達される基準とデータが伝達される基準とが整列されていないことを意味し、これは、高速で動作する半導体装置が正常に動作できないということを意味する。
【０００９】
したがって、高速で動作する半導体装置が正常に動作するためには、動作初期に必ず半導体装置とデータ処理装置との間でインターフェーストレーニング（ｉｎｔｅｒｆａｃｅ  ｔｒａｉｎｉｎｇ）というトレーニング動作が行われなければならない。
【００１０】
ここで、インターフェーストレーニングは、半導体装置とデータ処理装置との間の正常動作が行われる前に、コマンド、アドレス、データを伝達するためのインターフェースが最適化された時点で動作するように訓練することを意味する。
【００１１】
このようなインターフェーストレーニングは、アドレストレーニング（ａｄｄｒｅｓｓ  ｔｒａｉｎｉｎｇ）、クロック整列トレーニング（ｃｌｏｃｋ  ａｌｉｇｎｍｅｎｔ  ｔｒａｉｎｉｎｇ、ＷＣＫ２ＣＫ  ｔｒａｉｎｉｎｇ）、読み出しトレーニング（ｒｅａｄ  ｔｒａｉｎｉｎｇ）、および書き込みトレーニング（ｗｒｉｔｅ  ｔｒａｉｎｉｎｇ）等に分けられる。このうち、クロック整列トレーニング（ｃｌｏｃｋ  ａｌｉｇｎｍｅｎｔ  ｔｒａｉｎｉｎｇ、ＷＣＫ２ＣＫ  ｔｒａｉｎｉｎｇ）ではデータクロックとシステムクロックとを整列する動作を行う。
【００１２】
図１は、従来技術に係るクロック整列トレーニングを行うための回路の構成を示すブロック図である。
【００１３】
まず、クロック整列トレーニングの基本的な原理を説明すれば、高速で動作する半導体装置は、前述したようにシステムクロックＨＣＫを基準としてアドレス信号とコマンド信号を外部のコントローラから受信し、また、データクロックＷＣＫを基準として半導体装置内部に格納されていたデータを外部のコントローラに出力し、又は外部からデータを入力される。
【００１４】
特に、読み出しの場合、システムクロックＨＣＫとデータクロックＷＣＫとの間に位相差があれば、それに対応する時間の分だけ半導体装置内部に格納されていたデータがさらに遅いか、またはさらに速く外部コントローラに到着することになる。
【００１５】
そのため、高速で動作する半導体装置の動作初期に外部のコントローラから印加されるシステムクロックＨＣＫとデータクロックＷＣＫとの位相差を検出し、検出結果を外部のコントローラに伝送することにより、システムクロックＨＣＫとデータクロックＷＣＫとの位相差を減少させる。この位相差の検出及び減少の一連の動作がクロック整列トレーニングである。
【００１６】
すなわち、図１に示された従来技術に係るクロック整列トレーニングを行う回路は、外部のコントローラからシステムクロックＨＣＫとデータクロックＷＣＫとを受信して、その位相差を検出し、検出結果を外部のコントローラに伝送する動作を行うための回路である。
【００１７】
図１に示された回路は、アドレス信号及びコマンド信号の入力時点を同期させるシステムクロックＨＣＫとシステムクロックＨＣＫより高い周波数を有し、データ信号の入力時点を同期させるデータクロックＷＣＫとを外部のコントローラから受信するクロック入力部１００と、データ分周クロックＤＩＶ＿ＷＣＫがシステムクロックＨＣＫと同じ周波数を有するようにデータクロックＷＣＫの周波数を分周してデータ分周クロックＤＩＶ＿ＷＣＫを生成するクロック分周部１２０と、システムクロックＨＣＫ及びデータ分周クロックＤＩＶ＿ＷＣＫ間の位相差を検出し、その結果に応じた検出信号ＤＥＴ＿ＳＩＧを生成する位相検出部１４０と、検出信号ＤＥＴ＿ＳＩＧをトレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧとして外部のコントローラに伝送する信号伝送部１６０とを備える。
【００１８】
図２は、図１に示された従来技術に係るクロック整列トレーニングを行う回路の動作を説明するためのタイミング図である。
【００１９】
図２に示すように、外部のコントローラからクロック整列トレーニングを行う回路に入力されるデータクロックＷＣＫの周波数がシステムクロックＨＣＫの周波数より高い状態であるが、クロック分周部１２０でデータクロックＷＣＫの周波数を分周して、システムクロックＨＣＫの周波数と同一になるようにするため、クロック分周部１２０から出力されるデータクロックＤＩＶ＿ＷＣＫの周波数はシステムクロックＨＣＫの周波数と同一の状態であることが分かる。
【００２０】
また、クロック整列トレーニング動作が始まる前（(1)）には、そのクロックエッジが互いに同期していない状態であることが分かる。すなわち、クロック整列トレーニング動作が始まる前（(1)）には、データクロックＷＣＫ、ＤＩＶ＿ＷＣＫとシステムクロックＨＣＫとの位相が同期していない状態であることが分かる。
【００２１】
そして、クロック整列トレーニング動作が始まった後（(2)、(2)、(4)、(5)、(6)）に、データクロックＷＣＫ、ＤＩＶ＿ＷＣＫとシステムクロックＨＣＫとの位相を同期させるための方法として、システムクロックＨＣＫの位相を固定した状態でデータクロックＷＣＫ、ＤＩＶ＿ＷＣＫの位相を変化させることが分かる。
【００２２】
このとき、データクロックＷＣＫ、ＤＩＶ＿ＷＣＫは、信号伝送部１６０によって外部のコントローラに伝送されるトレーニング情報信号ＤＥＴ＿ＳＩＧ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧ）の論理レベルに対応して、その位相が変化する。すなわち、トレーニング情報信号ＤＥＴ＿ＳＩＧ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧ）の論理レベルが引続きロジック「ロー」状態であるため、外部のコントローラでは、データクロックＷＣＫ、ＤＩＶ＿ＷＣＫの位相を少しずつ変更させて、クロック整列トレーニングを行う回路に印加させる。
【００２３】
そして、データクロックＷＣＫ、ＤＩＶ＿ＷＣＫとシステムクロックＨＣＫとの位相が同期する瞬間（(6)）、トレーニング情報信号ＤＥＴ＿ＳＩＧ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧ）の論理レベルがロジック「ロー」状態からロジック「ハイ」状態に変化し、このような状態が引続き維持される期間（(7)）では、データクロックＷＣＫ、ＤＩＶ＿ＷＣＫの位相がこれ以上変化しなくなる。すなわち、トレーニング情報信号ＤＥＴ＿ＳＩＧ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧ）の論理レベルがロジック「ハイ」に変化した状態であるため、外部のコントローラでは、データクロックＷＣＫ、ＤＩＶ＿ＷＣＫの位相を固定して、クロック整列トレーニングを行う回路に印加させる。
【００２４】
結論的に、クロック整列トレーニングを行う回路は、クロック整列トレーニング動作によって、外部のコントローラから入力されるデータクロックＷＣＫとシステムクロックＨＣＫとの位相が同期するまで持続的に位相検出部１４０でデータクロックＷＣＫとシステムクロックＨＣＫとの位相を比較した後、比較結果、すなわち、トレーニング情報信号ＤＥＴ＿ＳＩＧ（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧ）を外部のコントローラに伝達する役割を果たすということが分かる。
【００２５】
上述したようなクロック整列トレーニングを行う回路が半導体装置に含まれる理由は、半導体装置に始めて電源が供給されるパワーアップ（ｐｏｗｅｒ  ｕｐ）時点でクロック整列トレーニング動作を行い、データクロックＷＣＫとシステムクロックＨＣＫとの位相を同期させるためである。
【００２６】
しかし、半導体装置の消費電力を減らすために支援するパワーダウンモード（ｐｏｗｅｒ  ｄｏｗｎ  ｍｏｄｅ）等のような動作モードから脱出（ｅｘｉｔ）する時点でもクロック整列トレーニング動作を行い、データクロックＷＣＫとシステムクロックＨＣＫとの位相を同期させなければならないが、これは、パワーダウンモード等のような動作モードに進入（ｅｎｔｒｙ）した状態では、半導体装置でデータを入出力する動作がない状態になり、システムクロックＨＣＫのみが入力され、データクロックＷＣＫは入力されない状態になるため、パワーダウンモード等のような動作モードから脱出して、改めてデータクロックＷＣＫが入力される状態になるときには、データクロックＷＣＫの位相が変化して、データクロックＷＣＫとシステムクロックＨＣＫとの位相が同期していない状態になり得るためである。
【００２７】
このとき、パワーダウンモード等のような動作モードの進入・脱出（ｅｎｔｒｙ／ｅｘｉｔ）過程でノイズ（ｎｏｉｓｅ）によるジッタ（ｊｉｔｔｅｒ）成分がデータクロックＷＣＫに発生し、データクロックＷＣＫの位相が変化するという問題が生じることもあるが、このような問題は、その発生確率も非常に小さいのみならず、発生してもクロック整列トレーニング動作によって、改めてデータクロックＷＣＫとシステムクロックＨＣＫとの位相を同期させるのに必要な時間が非常に短いので、半導体装置の全体的な動作に大きな影響を及ぼさない。
【００２８】
それよりも、図１に示されたクロック整列トレーニング動作を行う回路の構成のうち、クロック分周部１２０がパワーダウンモード等のような動作モードの進入・脱出（ｅｎｔｒｙ／ｅｘｉｔ）過程でオン・オフ（ｏｎ／ｏｆｆ）されつつ、クロック分周時点が変更されて、データクロックＷＣＫの位相が反転してしまうという問題が生じることがある。このような問題が発生してしまうと、クロック整列トレーニング動作によって、改めてデータクロックＷＣＫとシステムクロックＨＣＫとの位相を同期させるために、データクロックＷＣＫの位相を１／２周期（１／２ｔｃｋ）以上変化させなければならないため、その時間が非常に長いのみならず、このため、半導体装置の全体的な動作が大きく遅れるという問題がある。
【００２９】
このような問題は、システムクロックＨＣＫおよびデータクロックＷＣＫの周波数が小さければ小さいほどより深刻な問題になり得る。
【発明の概要】
【発明が解決しようとする課題】
【００３０】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、半導体装置のパワーアップ動作時に用いられるノーマルクロック整列トレーニングモードとは別に、半導体装置のパワーダウンモード等のような動作モードの進入・脱出（ｅｎｔｒｙ／ｅｘｉｔ）動作時に用いられ得るオートクロック整列トレーニングモードを支援する半導体装置を提供することにより、半導体装置でクロック整列トレーニング動作により消費される時間を減らすことにある。
【００３１】
また、本発明の別の目的は、パワーダウンモード等のような動作モードの動作期間中にオートクロック整列トレーニングモードに進入する時点を適宜調整することにより、オートクロック整列トレーニングの誤動作を防止できるようにすることにある。
【課題を解決するための手段】
【００３２】
そこで、上記の目的を達成するための本発明に係る半導体装置は、システムクロックとデータクロックとを各々受信するクロック入力部と、前記データクロックの周波数を分周してデータ分周クロックを生成し、分周制御信号に応じて、前記データ分周クロック位相を反転するか否かを決定するクロック分周部と、前記データ分周クロックに応じて、各々所定大きさの位相差を有する複数の多重位相データ分周クロックを生成する位相分割部と、前記データ分周クロックがトグルするか否かを検出し、検出結果に応じて、前記分周制御信号の論理レベル変動可能期間を調整する論理レベル変動制御部と、前記論理レベル変動可能期間中に前記多重位相データ分周クロックのうち、所定の選択クロックの位相を基準として前記システムクロックの位相を検出し、その検出結果に応じて、前記分周制御信号のレベルを決定する第１の位相検出部とを備えることを特徴とする。
【００３３】
また、上記の目的を達成するための本発明に係る半導体装置の動作方法は、パワーダウンモードに進入した状態でシステムクロックを受信し、データクロックを受信しないステップと、パワーダウンモードから脱出した状態でシステムクロックとデータクロックとを各々受信するステップと、前記データクロックの周波数を分周してデータ分周クロックを生成し、分周制御信号に応じて、前記データ分周クロック位相を反転するか否かを決定するステップと、前記データ分周クロックに応じて、各々所定大きさの位相差を有する複数の多重位相データ分周クロックを生成するステップと、前記データ分周クロックがトグルするか否かを検出するステップと、前記多重位相データ分周クロックのうち、所定の選択クロックの位相を基準として前記システムクロックの位相を検出するステップと、前記データ分周クロックがトグルするか否かを検出する前記ステップの結果及び前記位相を検出する前記ステップの結果に応じて、前記分周制御信号のレベルを決定するステップと、を含むことを特徴とする。
【発明の効果】
【００３４】
本発明は、半導体装置でパワーダウンモード等のような動作モードの進入・脱出動作時にオートクロック整列トレーニングモードを行うことができるようにし、同時に、パワーダウンモード等のような動作モードが行われる途中では、オートクロック整列トレーニングモードに進入できないように制御することにより、パワーダウンモード等のような動作モードから脱出した後にのみ、データクロックＷＣＫが反転するか否かを判断して動作することができ、これにより、極めて速い速度でシステムクロックＨＣＫとデータクロックＷＣＫとの位相を同期させることができるという効果が得られる。
【図面の簡単な説明】
【００３５】
【図１】従来技術に係るクロック整列トレーニングを行う回路の構成を示すブロック図である。
【図２】図１に示された従来技術に係るクロック整列トレーニングを行う回路の動作を説明するためのタイミング図である。
【図３】本発明の実施形態に係るクロック整列トレーニングを行う回路の構成を示すブロック図である。
【図４】図３に示された本発明の実施形態に係るクロック整列トレーニングを行う回路の構成要素のうち、論理レベル変動制御部の構成を詳細に示す回路図である。
【図５】図３に示された本発明の実施形態に係るクロック整列トレーニングを行う回路の構成要素のうち、論理レベル変動制御部が除去された場合の回路動作を説明するためのタイミング図である。
【図６】図３に示された本発明の実施形態に係るクロック整列トレーニングを行う回路の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００３６】
以下、添付した図面を参照して、本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。本実施形態は、本発明の開示が完全となるようにし、当技術分野で通常の知識を有した者に本発明の範疇を完全に知らせるために提供されるものである。
【００３７】
図３は、本発明の実施形態に係るクロック整列トレーニングを行う回路の構成を示すブロック図である。
【００３８】
図３に示すように、本発明の実施形態に係るクロック整列トレーニングを行うための回路は、アドレス信号およびコマンド信号の入力時点を同期させるためのシステムクロックＨＣＫおよびシステムクロックＨＣＫより高い周波数を有し、データ信号の入力時点を同期させるためのデータクロックＷＣＫを外部のコントローラから各々受信するクロック入力部３００と、データ分周クロックＤＩＶ＿ＷＣＫがシステムクロックＨＣＫと同じ周波数を有するようにデータクロックＷＣＫの周波数を分周してデータ分周クロックＤＩＶ＿ＷＣＫを生成し、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥによりデータ分周クロックＤＩＶ＿ＷＣＫの位相を反転して生成するクロック分周部３２０と、データ分周クロックＤＩＶ＿ＷＣＫに応じて、各々所定大きさの位相差を有する複数の多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０を生成する位相分割部３３０と、データ分周クロックＤＩＶ＿ＷＣＫがトグルするか否かに応じて、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベル変動可能期間を調整する論理レベル変動制御部３９０と、論理レベル変動可能期間で複数の多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０のうち、所定の選択クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０の位相を基準としてシステムクロックＨＣＫの位相を検出し、その結果に応じる分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥを生成する第１の位相検出部３５０とを備える。また、データ分周クロックＤＩＶ＿ＷＣＫの位相を基準としてシステムクロックＨＣＫ／ＨＣＫｂの位相を検出し、その結果に応じて、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧのレベルを決定する第２の位相検出部３４０と、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧを外部に伝送する信号伝送部３６０とがさらに備えられる。
【００３９】
また、モードレジスタセット３７０（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ：ＭＲＳ）に予め定義されて入力され、クロック整列トレーニング動作の進入を制御するクロック整列トレーニング動作進入信号ＷＣＫ２ＣＫ＿ＥＮＴＲＹと、クロック整列トレーニング動作進入時、いかなるクロック整列トレーニング動作を行うかを制御するオートシンク動作進入信号ＡＵＴＯＳＹＮＣ＿ＥＮＴＲＹとに応じて、ノーマルトレーニングモードＮＯＲＭＡＬ＿ＷＣＫ２ＣＫ ＭＯＤＥの動作を制御するノーマルトレーニング動作信号ＮＯＲＭＡＬ＿ＷＣＫ２ＣＫと、オートトレーニング動作モードＡＵＴＯ＿ＷＣＫ２ＣＫ ＭＯＤＥの動作を制御するオートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫとを活性化または非活性化するモード制御部３８０がさらに備えられる。
【００４０】
ここで、論理レベル変動制御部３９０は、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫがロジック「ハイ」に活性化された状態でデータ分周クロックＤＩＶ＿ＷＣＫがトグルすることに応じて、論理レベル変動可能期間に対応するオートトレーニングモードイネーブル信号ＡＵＴＯ＿ＷＣＫ２ＣＫ＿ＳＴＡＲＴをロジック「ハイ」に活性化させることにより、第１の位相検出部３５０でオートトレーニング動作モードＡＵＴＯ＿ＷＣＫ２ＣＫ ＭＯＤＥに進入することができるようにする。
【００４１】
また、論理レベル変動制御部３９０は、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫがロジック「ハイ」に活性化された状態でデータ分周クロックＤＩＶ＿ＷＣＫがトグルせずに特定論理レベルに固定（ロジック「ハイ」に固定されることもでき、ロジック「ロー」に固定されることもできる）されていることに応じて、オートトレーニングモードイネーブル信号ＡＵＴＯ＿ＷＣＫ２ＣＫ＿ＳＴＡＲＴをロジック「ロー」に非活性化させることにより、第１の位相検出部３５０でオートトレーニング動作モードＡＵＴＯ＿ＷＣＫ２ＣＫ ＭＯＤＥに進入することができないようにする。
【００４２】
さらに、論理レベル変動制御部３９０は、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫがロジック「ロー」に非活性化された状態では、データ分周クロックＤＩＶ＿ＷＣＫがトグルするか否かに関係なく、オートトレーニング モードイネーブル信号ＡＵＴＯ＿ＷＣＫ２ＣＫ＿ＳＴＡＲＴをロジック「ロー」に非活性化させることにより、オートトレーニング動作モードＡＵＴＯ＿ＷＣＫ２ＣＫ ＭＯＤＥに進入することができないようにする。
【００４３】
そして、クロック分周部３２０は、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥがロジック「ハイ」に活性化された状態になることに応じて、データ分周クロックＤＩＶ＿ＷＣＫの位相を反転して生成し、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥがロジック「ロー」に非活性化された状態になることに応じて、データ分周クロックＤＩＶ＿ＷＣＫの位相を反転せずにそのまま生成する。
【００４４】
また、位相分割部３３０は、データ分周クロックＤＩＶ＿ＷＣＫに応じて、各々４５度の位相差を有する複数の多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿４５、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１３５、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２２５、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿３１５を生成するか、各々９０度の位相差を有する複数の多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０を生成することができる。
【００４５】
すなわち、設計者の選択によって、データ分周クロックＤＩＶ＿ＷＣＫに応じて生成される多重位相データ分周クロックの個数は変動することができ、一般的には図３に示されたように、各々９０度の位相差を有する複数の多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０が生成される。
【００４６】
また、選択クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０は、複数の多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０のうち、データ分周クロックＤＩＶ＿ＷＣＫとその位相が同一でも、相反でもない多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０になる。
【００４７】
したがって、データ分周クロックＤＩＶ＿ＷＣＫに応じて、各々４５度の位相差を有する複数の多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿４５、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１３５、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２２５、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿３１５を生成する場合、選択クロックは「ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿４５、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１３５、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２２５、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿３１５」になり、データ分周クロックＤＩＶ＿ＷＣＫに応じて、各々９０度の位相差を有する複数の多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０を生成する場合、選択クロックは図面のように、「ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０」になる。
【００４８】
そして、第１の位相検出部３５０は、オートトレーニングモードイネーブル信号ＡＵＴＯ＿ＷＣＫ２ＣＫ＿ＳＴＡＲＴの活性化期間で選択クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０とシステムクロックＨＣＫとの位相を比較する位相比較部３５２と、オートトレーニングモードイネーブル信号ＡＵＴＯ＿ＷＣＫ２ＣＫ＿ＳＴＡＲＴの活性化期間で位相比較部３５２の出力信号ＣＯＭＰＡＲＥ＿ＳＩＧ＿９０、ＣＯＭＰＡＲＥ＿ＳＩＧ＿２７０に応じて、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルを変動する論理レベル変動部３５４とを備える。
【００４９】
また、クロック入力部３００は、外部のコントローラから印加されるシステムクロックＯＵＴ＿ＨＣＫを受信するシステムクロック入力パッド３０２（ＨＣＫ ｉｎｐｕｔ ｐａｄ）と、システムクロック入力パッド３０２（ＨＣＫ ｉｎｐｕｔ ｐａｄ）を介して伝達されたシステムクロックＯＵＴ＿ＨＣＫをバッファリングしてＨＣＫを出力するシステムクロック入力バッファ３０４と、外部のコントローラから印加されるデータクロックＯＵＴ＿ＷＣＫ（外部のコントローラから印加されるシステムクロックＯＵＴ＿ＨＣＫより高い周波数を有する）を受信するデータクロック入力パッド３０６（ＷＣＫ ｉｎｐｕｔ ｐａｄ）と、データクロック入力パッド３０６（ＷＣＫ ＩＮＰＵＴ  ＰＡＤ）を介して伝達されたデータクロックＯＵＴ＿ＷＣＫをバッファリングしてＷＣＫを出力するデータクロック入力バッファ３０８とを備える。
【００５０】
また、信号伝送部３６０は、トレーニング情報信号ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ＿ＳＩＧをバッファリングして出力するトレーニング情報信号出力バッファ３６２と、トレーニング情報信号出力バッファ３６２でバッファリングされたトレーニング情報信号を外部のコントローラに伝送するトレーニング情報信号出力パッド３６４（ＴＲＡＩＮＩＮＧ＿ＩＮＦＯ ＯＵＴＰＵＴ  ＰＡＤ）とを備える。
【００５１】
図４は、図３に示された本発明の実施形態に係るクロック整列トレーニングを行う回路の構成要素のうち、論理レベル変動制御部の構成を詳細に示した回路図である。
【００５２】
図４に示すように、本発明の実施形態に係る論理レベル変動制御部３９０は、システムクロックＨＣＫ／ＨＣＫｂのトグルを基準としてデータ分周クロックＤＩＶ＿ＷＣＫがトグルするか否かを検出するトグル検出部３９２と、トグル検出部３９２の出力信号ＳＴＡＲＴおよびオートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫに応じてオートトレーニングモードイネーブル信号ＡＵＴＯ＿ＷＣＫ２ＣＫ＿ＳＴＡＲＴの論理レベルを決定する論理レベル適用部３９４とを備える。
【００５３】
ここで、トグル検出部３９２は、システムクロックＨＣＫ／ＨＣＫｂが所定の回数トグルする間、データ分周クロックＤＩＶ＿ＷＣＫがトグルするかを検出する動作を行う。
例えば、システムクロックＨＣＫ／ＨＣＫｂが所定の回数トグルする間、データ分周クロックＤＩＶ＿ＷＣＫがトグルする場合、ロジック「ハイ」に活性化された出力信号ＳＴＡＲＴを出力し、システムクロックＨＣＫ／ＨＣＫｂが所定の回数トグルする間、データ分周クロックＤＩＶ＿ＷＣＫが特定論理レベルを維持する場合、ロジック「ロー」に非活性化された出力信号ＳＴＡＲＴを出力する。
【００５４】
そして、図４に示されたトグル検出部３９２の詳細回路は、システムクロックＨＣＫ／ＨＣＫｂのトグルに対応して入力信号を格納および伝達する複数のフリップフロップを備え、複数のフリップフロップの入力でデータ分周クロックＤＩＶ＿ＷＣＫを印加することにより、前述した動作を実現した詳細回路である。また、図４に示された回路は、設計者によって、いくらでも変更可能な回路であるから、ここでは、これ以上詳しく説明しない。
【００５５】
また、論理レベル適用部３９４は、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫがロジック「ハイ」に活性化された状態でトグル検出部３９２の出力信号ＳＴＡＲＴがロジック「ハイ」に活性化されるとき、オートトレーニングモードイネーブル信号ＡＵＴＯ＿ＷＣＫ２ＣＫ＿ＳＴＡＲＴをロジック「ハイ」に活性化させて出力し、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫがロジック「ハイ」に活性化された状態でトグル検出部３９２の出力信号ＳＴＡＲＴがロジック「ロー」に非活性化されるとき、オートトレーニングモードイネーブル信号ＡＵＴＯ＿ＷＣＫ２ＣＫ＿ＳＴＡＲＴをロジック「ロー」に非活性化させて出力し、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫがロジック「ロー」に非活性化されるとき、トグル検出部３９２の出力信号ＳＴＡＲＴと関係なく、オートトレーニングモードイネーブル信号ＡＵＴＯ＿ＷＣＫ２ＣＫ＿ＳＴＡＲＴをロジック「ロー」に非活性化させて出力する。
【００５６】
上述した本発明の実施形態に係るクロック整列トレーニングを行う回路の構成要素のうち、論理レベル変動制御部３９０が必要な理由は、図５と図６とに示されたタイミング図を比較してみると、簡単に分かることができる。
【００５７】
図５は、図３に示された本発明の実施形態に係るクロック整列トレーニングを行う回路の構成要素のうち、論理レベル変動制御部が除去された場合の回路の動作を説明するためのタイミング図である。
【００５８】
そして、図６は、図３に示された本発明の実施形態に係るクロック整列トレーニングを行う回路の動作を説明するための図である。
【００５９】
まず、図５に示すように、パワーダウンモードに進入しつつ、データクロックＷＣＫのトグル中止状態になって、複数の多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０の正確な論理レベルを分からない状態（ｕｎｋｎｏｗｎ  ｖａｌｕｅ、ｉｎｖａｌｉｄ  ｖａｌｕｅ）にもかかわらず、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫ（図５のように、図３に示された本発明の実施形態に係るクロック整列トレーニングを行う回路の構成要素のうち、論理レベル変動制御部３９０が除去された場合、モード制御部３８０から出力されるオートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫがそのまま用いられる）がロジック「ハイ」に活性化され、そのため、パワーダウンモードに進入すると同時に第１の位相比較部３５０が動作して、分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥがロジック「ロー」からロジック「ハイ」に変更されることが分かる。
【００６０】
したがって、パワーダウンモードから脱出した後には、無条件にデータ分周クロックＤＩＶ＿ＷＣＫの位相が反転した状態で第２の位相検出部３４０に入力されてクロック整列トレーニング動作を行うことになり、これは、最悪の場合、全くクロック整列トレーニングをする必要がないデータクロックＷＣＫの位相を１８０度程度変更するクロック整列トレーニングを行わせることになるという問題がある。
【００６１】
しかし、図６に示すように、パワーダウンモードに進入しつつ、データクロックＷＣＫのトグル中止状態になって、複数の多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０の正確な論理レベルが分からない状態（ｕｎｋｎｏｗｎ  ｖａｌｕｅ、ｉｎｖａｌｉｄ  ｖａｌｕｅ）になっているとき、論理レベル変動制御部３９０でこれを認識し、オートトレーニング動作信号ＡＵＴＯ＿ＷＣＫ２ＣＫがロジック「ハイ」に活性化された状態でもオートトレーニングモードイネーブル信号ＡＵＴＯ＿ＷＣＫ２ＣＫ＿ＳＴＡＲＴをロジック「ハイ」に活性化させずにロジック「ロー」をそのまま維持させ、データクロックＷＣＫのトグルがさらに始まって、複数の多重位相データ分周クロックＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿９０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿１８０、ＭＵＬＴＩ_ＤＩＶ＿ＷＣＫ＿２７０の論理レベルを明確に判断することができるとき、オートトレーニングモードイネーブル信号ＡＵＴＯ＿ＷＣＫ２ＣＫ＿ＳＴＡＲＴをロジック「ハイ」に活性化させることにより、パワーダウンモード動作期間内で誤った情報によって分周制御信号ＤＶＤ＿ＲＥＶＥＲＳＥの論理レベルが決定されることを防止することができる。
【００６２】
したがって、本発明の実施形態に係るクロック整列トレーニング動作を行う回路では、常にパワーダウンモードが終了した後（データ分周クロックＤＩＶ＿ＷＣＫが再度トグルした後である）に第１の位相比較部３５０の動作が始まるようにすることができ、これにより、いかなる場合にもクロック整列トレーニング実施時間が最小となるようにすることができる。
【００６３】
以上で説明したように、本発明の実施形態を適用すれば、半導体装置でパワーダウンモード等のような動作モードの進入・脱出動作時にオートクロック整列トレーニングモードを行うことができ、かつ、パワーダウンモード等のような動作モードが行われる途中には、オートクロック整列トレーニングモードに進入できないように制御することにより、パワーダウンモード等のような動作モードから脱出した後にのみ、データクロックＷＣＫが反転するか否かを判断して動作することが可能となり、これにより、極めて速い速度でシステムクロックＨＣＫとデータクロックＷＣＫとの位相を同期させることができる。
【００６４】
以上で説明した本発明は、上述した実施形態及び添付図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であることは本発明の属する技術分野における通常の知識を有した者にとって明白であろう。
【符号の説明】
【００６５】
１００、３００      クロック入力部
１２０、３２０      クロック分周部
１４０              位相検出部
１６０、３６０      信号伝送部
３３０              位相分割部
３４０              第２の位相検出部
３５０              第１の位相検出部
３５２              位相比較部
３５４              論理レベル変動部
３７０              モードレジスタセットＭＲＳ
３８０              モード制御部
３９０              論理レベル変動制御部
【図１】
2011054150.tif 000003
【図２】
2011054150.tif 000004
【図３】
2011054150.tif 000005
【図４】
2011054150.tif 000006
【図５】
2011054150.tif 000007
【図６】
2011054150.tif 000008