(57)【要約】【課題】３次元クロスポイント型の不揮発性記憶装置において、従来に比してメモリセルの面積を縮小することができる不揮発性記憶装置を提供する。【解決手段】メモリセルＭＣ制御用の制御素子に接続される下層配線２５と、複数のワード線ＷＬと複数のビット線ＢＬとの交差位置に配置される複数のメモリセルＭＣを有するメモリセルアレイ層が、下層配線２５が形成された第２の層間絶縁膜３０上に複数積層されたメモリ層ＭＬと、ワード線ＷＬおよびビット線ＢＬと下層配線２５との間を接続するワード線およびビット線コンタクトＷＣ，ＢＣと、ワード線ＷＬおよびビット線ＢＬをワード線およびビット線コンタクトＷＣ，ＢＣと接続する引き出し配線部１５１と、を備え、引き出し配線部１５１は、ワード線ＷＬとビット線ＢＬと同じ最小寸法の配線で構成され、引き出し配線部１５１の上面および両側面でワード線およびビット線コンタクトＷＣ，ＢＣに接する。【選択図】図５
2011199186.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成される不揮発性メモリセルを制御する制御素子を含む周辺回路と、
前記周辺回路上に層間絶縁膜を介して形成され、前記制御素子に接続される第１の配線と、
第１の方向に延在する複数の第２の配線と、前記第２の配線とは異なる高さに形成され、第２の方向に延在する複数の第３の配線との交差位置に前記第２および前記第３の配線との間に挟持されるように配置される不揮発性記憶素子を含む複数の不揮発性メモリセルを有するメモリセルアレイ層が、前記第１の配線が形成された前記層間絶縁膜上に複数積層されたメモリ層と、
前記第２および第３の配線と、前記第１の配線と、の間を接続し、前記メモリ層の周縁部に形成されるコンタクトと、
前記第２および第３の配線を前記コンタクトと前記メモリ層内で接続する引き出し配線部と、
を備える不揮発性記憶装置であって、
前記メモリ層の最下層および最上層の前記第２または第３の配線以外の前記第２および第３の配線に接続される前記引き出し配線部は、前記第２および第３の配線と同じ該不揮発性記憶装置内での最小寸法の配線で構成されるとともに、該引き出し配線部の上面および両側面で前記コンタクトに接することを特徴とする不揮発性記憶装置。
【請求項２】
前記コンタクトの下端は、前記メモリ層の最下層のパッドと接続され、
前記パッドは、前記第２および第３の配線と同じ当該不揮発性記憶装置内での最小寸法の幅を有する複数のループ状の配線によって構成されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記コンタクトの下端は、前記メモリ層の最下層の前記パッドに接続されず、前記第１の配線に接続されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項４】
前記メモリ層は複数積層され、
最下層以外の前記メモリ層の前記コンタクトは、該メモリ層の下層の前記メモリ層の前記コンタクト形成位置に対応して設けられることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
第１の配線層と、非オーミック層および不揮発性記憶層を含む第１の積層膜と、第１のマスク膜と、第１の芯材膜と、を順に積層し、メモリセル形成領域の前記第１の芯材膜をハーフピッチが２Ｆで、所定の方向に延在するラインアンドスペース状のパターンに加工する第１の工程と、
前記第１の芯材膜をハーフピッチがＦのラインアンドスペース状のパターンにスリミングする第２の工程と、
前記第１の芯材膜のパターンの周囲に厚さがＦのループ状の第１のスペーサ膜を形成した後、前記第１の芯材膜を除去する第３の工程と、
前記ループ状の第１のスペーサ膜の一部を除去してラインアンドスペース状の第１の配線形成用パターンを形成する第４の工程と、
前記第１の配線形成用パターンをマスクとして前記第１の積層膜と前記第１の配線層を加工して、前記メモリセル形成領域にラインアンドスペース状のパターンを形成し、コンタクト形成領域にはパッド状のパターンを形成する第５の工程と、
加工されたパターン間に層間絶縁膜を埋め込む第６の工程と、
前記第１の積層膜の上面が露出した前記層間絶縁膜上に、第２の配線層と、非オーミック層および不揮発性記憶層を含む第２の積層膜と、を形成し、前記メモリセル形成領域の前記第２の芯材膜をハーフピッチが２Ｆで、直下に形成されたラインアンドスペース状のパターンの延在方向とは直交する方向に延在するラインアンドスペース状のパターンに加工するとともに、コンタクト形成領域の芯材膜を所定の形状に加工する第７の工程と、
前記メモリセル形成領域の前記第２の芯材膜をハーフピッチがＦのラインアンドスペース状のパターンにスリミングする第８の工程と、
前記第２の芯材膜のパターンの周囲に厚さがＦのループ状の第２のスペーサ膜を形成した後、前記第２の芯材膜を除去する第９の工程と、
前記ループ状の第２のスペーサ膜の一部を除去してラインアンドスペース状の第２の配線形成用パターンを形成する第１０の工程と、
前記第２の配線形成用パターンをマスクとして前記第２の積層膜、前記第２の配線層および前記第１の積層膜を加工して、前記メモリセル形成領域にラインアンドスペース状のパターンを形成し、いずれかの前記コンタクト形成領域には前記ランディングパッド状のパターンの形成位置に一部が重なる、幅がＦの引き出し配線部のパターンを形成する第１１の工程と、
加工されたパターン間に層間絶縁膜を埋め込む第１２の工程と、
前記第７〜第１２の工程を所定の回数繰り返し行った後、前記コンタクト形成領域に形成された前記第１の配線層からなる前記ランディングパッド状パターンに連通するコンタクトホールを形成する第１３の工程と、
前記コンタクトホールに導電性材料を埋め込み、コンタクトを形成する第１４の工程と、
を含むことを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年では、３次元クロスポイント型の不揮発性記憶装置が提案されている。この不揮発性記憶装置は、複数のワード線と、ワード線とは異なる高さに形成された複数のビット線と、の交差位置に整流素子と抵抗変化素子などの不揮発性記憶素子が直列に接続された不揮発性メモリセルが狭持されて配置されたメモリセルアレイ層を高さ方向に複数積層したメモリ層を有する。また、メモリセルアレイ層のビット線を制御し、メモリセルへのアクセスを行うカラム制御回路や、メモリセルアレイ層のワード線を選択し、メモリセルへのアクセスに必要な電圧を印加するロウ制御回路などの周辺回路が、半導体基板上で、メモリセルアレイ層の下部に設けられる。そのため、メモリセル形成領域外に引き出されたワード線およびビット線と周辺回路とは、それぞれメモリ層を貫通するように設けられたワード線コンタクトとビット線コンタクトによって接続される（たとえば、特許文献１参照）。
【０００３】
ところで、特許文献１に示されるように、ワード線コンタクトは平面視上の形成位置が同一の複数のワード線で共通化することができる一方、ビット線コンタクトは、メモリ層に設けられるすべてのビット線に対して設けられる。そのため、３次元クロスポイント型の不揮発性記憶装置では、ワード線やビット線の増加に伴って、多数のワード線コンタクトおよびビット線コンタクトが必要になり、メモリセル形成領域と、ワード線コンタクトおよびビット線コンタクトを形成するコンタクト形成領域とを含むメモリセルの面積が増大してしまう問題点があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１３０１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、３次元クロスポイント型の不揮発性記憶装置において、従来に比してメモリセルの面積を縮小することができる不揮発性記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板上に形成される不揮発性メモリセルを制御する制御素子を含む周辺回路と、前記周辺回路上に層間絶縁膜を介して形成され、前記制御素子に接続される第１の配線と、第１の方向に延在する複数の第２の配線と、前記第２の配線とは異なる高さに形成され、第２の方向に延在する複数の第３の配線との交差位置に前記第２および前記第３の配線との間に挟持されるように配置される不揮発性記憶素子を含む複数の不揮発性メモリセルを有するメモリセルアレイ層が、前記第１の配線が形成された前記層間絶縁膜上に複数積層されたメモリ層と、前記第２および第３の配線と、前記第１の配線と、の間を接続し、前記メモリ層の周縁部に形成されるコンタクトと、前記第２および第３の配線を前記コンタクトと前記メモリ層内で接続する引き出し配線部と、を備える不揮発性記憶装置であって、前記メモリ層の最下層および最上層の前記第２または第３の配線以外の前記第２および第３の配線に接続される前記引き出し配線部は、前記第２および第３の配線と同じ該不揮発性記憶装置内での最小寸法の配線で構成されるとともに、該引き出し配線部の上面および両側面で前記コンタクトに接することを特徴とする不揮発性記憶装置が提供される。
【０００７】
また、本発明の一態様によれば、第１の配線層と、非オーミック層および不揮発性記憶層を含む第１の積層膜と、第１のマスク膜と、第１の芯材膜と、を順に積層し、メモリセル形成領域の前記第１の芯材膜をハーフピッチが２Ｆで、所定の方向に延在するラインアンドスペース状のパターンに加工する第１の工程と、前記第１の芯材膜をハーフピッチがＦのラインアンドスペース状のパターンにスリミングする第２の工程と、前記第１の芯材膜のパターンの周囲に厚さがＦのループ状の第１のスペーサ膜を形成した後、前記第１の芯材膜を除去する第３の工程と、前記ループ状の第１のスペーサ膜の一部を除去してラインアンドスペース状の第１の配線形成用パターンを形成する第４の工程と、前記第１の配線形成用パターンをマスクとして前記第１の積層膜と前記第１の配線層を加工して、前記メモリセル形成領域にラインアンドスペース状のパターンを形成し、コンタクト形成領域にはパッド状のパターンを形成する第５の工程と、加工されたパターン間に層間絶縁膜を埋め込む第６の工程と、前記第１の積層膜の上面が露出した前記層間絶縁膜上に、第２の配線層と、非オーミック層および不揮発性記憶層を含む第２の積層膜と、を形成し、前記メモリセル形成領域の前記第２の芯材膜をハーフピッチが２Ｆで、直下に形成されたラインアンドスペース状のパターンの延在方向とは直交する方向に延在するラインアンドスペース状のパターンに加工するとともに、コンタクト形成領域の芯材膜を所定の形状に加工する第７の工程と、前記メモリセル形成領域の前記第２の芯材膜をハーフピッチがＦのラインアンドスペース状のパターンにスリミングする第８の工程と、前記第２の芯材膜のパターンの周囲に厚さがＦのループ状の第２のスペーサ膜を形成した後、前記第２の芯材膜を除去する第９の工程と、前記ループ状の第２のスペーサ膜の一部を除去してラインアンドスペース状の第２の配線形成用パターンを形成する第１０の工程と、前記第２の配線形成用パターンをマスクとして前記第２の積層膜、前記第２の配線層および前記第１の積層膜を加工して、前記メモリセル形成領域にラインアンドスペース状のパターンを形成し、いずれかの前記コンタクト形成領域には前記ランディングパッド状のパターンの形成位置に一部が重なる、幅がＦの引き出し配線部のパターンを形成する第１１の工程と、加工されたパターン間に層間絶縁膜を埋め込む第１２の工程と、前記第７〜第１２の工程を所定の回数繰り返し行った後、前記コンタクト形成領域に形成された前記第１の配線層からなる前記ランディングパッド状パターンに連通するコンタクトホールを形成する第１３の工程と、前記コンタクトホールに導電性材料を埋め込み、コンタクトを形成する第１４の工程と、を含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、３次元クロスポイント型の不揮発性記憶装置において、従来に比してメモリセルの面積を縮小することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、不揮発性記憶装置の構造の一例を模式的に示す断面図である。
【図２】図２は、図１の１つのメモリセルの構造を模式的に示す断面図である。
【図３−１】図３−１は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その１）。
【図３−２】図３−２は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その２）。
【図３−３】図３−３は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その３）。
【図３−４】図３−４は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その４）。
【図３−５】図３−５は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その５）。
【図３−６】図３−６は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その６）。
【図３−７】図３−７は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その７）。
【図３−８】図３−８は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その８）。
【図３−９】図３−９は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その９）。
【図３−１０】図３−１０は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その１０）。
【図３−１１】図３−１１は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その１１）。
【図３−１２】図３−１２は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その１２）。
【図３−１３】図３−１３は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その１３）。
【図３−１４】図３−１４は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その１４）。
【図３−１５】図３−１５は、不揮発性記憶装置の製造方法の一例を模式的に示す図である（その１５）。
【図４】図４は、不揮発性記憶装置のビット線コンタクト形成領域の一例を模式的に示す一部上面図である。
【図５】図５は、第１の実施の形態による不揮発性記憶装置のコンタクト部の様子を模式的に示す図である。
【図６】図６は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す平面図である。
【図７】図７は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。
【図８】図８は、一般的な方法によるビット線コンタクト形成領域のパターンである。
【図９】図９は、第２の実施の形態による不揮発性記憶装置のコンタクト部の様子を模式的に示す図である。
【図１０】図１０は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す平面図である。
【図１１−１】図１１−１は、第２の実施の形態による不揮発性記憶装置の製造方法の一例を模式的に示す図である（その１）。
【図１１−２】図１１−２は、第２の実施の形態による不揮発性記憶装置の製造方法の一例を模式的に示す図である（その２）。
【図１１−３】図１１−３は、第２の実施の形態による不揮発性記憶装置の製造方法の一例を模式的に示す図である（その３）。
【図１１−４】図１１−４は、第２の実施の形態による不揮発性記憶装置の製造方法の一例を模式的に示す図である（その４）。
【図１２】図１２は、第３の実施の形態による不揮発性記憶装置のコンタクト部の様子を模式的に示す断面図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置およびその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１１】
以下では、不揮発性記憶装置の微細化に従来の半導体装置の製造プロセスで使用されている技術を適用して不揮発性記憶装置を製造する場合を説明し、その問題点を指摘した後に、本発明の実施の形態について説明する。
【００１２】
図１は、不揮発性記憶装置の構造の一例を模式的に示す断面図であり、（ａ）はワード線の延在方向に平行な方向の断面の一部を模式的に示す図であり、（ｂ）はワード線の延在方向に垂直な方向の断面の一部を模式的に示す図である。また、図２は、図１の１つのメモリセルの構造を模式的に示す断面図である。
【００１３】
図１に示されるように、シリコン基板などの半導体基板１０上には、メモリセルＭＣを制御するセル制御用トランジスタ１２を含む周辺回路が形成されている。セル制御用トランジスタ１２は、半導体基板１０表面の素子分離絶縁膜１１で区画された領域上にゲート絶縁膜１３を介して形成されるゲート電極１４と、ゲート電極１４の線幅方向両側の半導体基板１０表面に形成されるソース／ドレイン領域１５と、を有する。セル制御用トランジスタ１２が形成された半導体基板１０上には第１の層間絶縁膜２０が形成され、第１の層間絶縁膜２０内の上面付近には下層配線２５が埋め込まれて形成されている。下層配線２５は、第１の層間絶縁膜２０に形成されたコンタクト２１を介してセル制御用トランジスタ１２のソース／ドレイン領域１５と接続されている。また、第１の層間絶縁膜２０上には第２の層間絶縁膜３０が形成され、第２の層間絶縁膜３０上には、メモリ層ＭＬと、メモリ層ＭＬの各メモリセルＭＣに接続されるワード線ＷＬおよびビット線ＢＬと、セル制御用トランジスタ１２に接続される下層配線２５とをそれぞれ接続するワード線コンタクトＷＣ１，ＷＣ２およびビット線コンタクトＢＣ１，ＢＣ２と、が形成されている。各メモリセルＭＣの周囲とワード線コンタクトＷＣおよびビット線コンタクトＢＣの周囲には、第３の層間絶縁膜４０が形成されている。
【００１４】
メモリ層ＭＬは、メモリセルＭＣがマトリックス状に配置されたメモリセルアレイ層ＭＡが高さ方向に複数積層された構造を有する。各メモリセルアレイ層ＭＡは、Ｘ方向に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さでＸ方向に垂直なＹ方向に延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差位置に非オーミック素子と抵抗変化素子とが直列に接続された抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置された構造を有する。ここで、高さ方向に隣接するメモリセルＭＣ間では、ワード線ＷＬまたはビット線ＢＬが共有されている。図１の例では、３本のワード線ＷＬ１〜ＷＬ３と２本のビット線ＢＬ１，ＢＬ２によって、メモリ層ＭＬに４層のメモリセルアレイ層ＭＡが設けられる場合が示されている。
【００１５】
メモリセルＭＣは、図２に示されるように、第１の電極層Ｅ１、非オーミック素子ＮＯ、第２の電極層Ｅ２、抵抗変化素子ＲＷおよび第３の電極層Ｅ３が順に積層された構造を有する。第１の電極層Ｅ１は、ワード線ＷＬと非オーミック素子ＮＯとの間の接着層およびバリアメタル層としての機能を有する。
【００１６】
非オーミック素子ＮＯは、メモリセルＭＣに流れる電流を所定の方向（たとえば、ワード線ＷＬからビット線ＢＬの方向）に流すために設けられる。この非オーミック素子ＮＯとして、ＰＩＮダイオードやＰＮ接合ダイオード、ショットキーダイオード、ＭＩＭ（Metal-Insulator-Metal）素子などを例示することができる。なお、図では、非オーミック素子ＮＯとして、Ｎ型半導体層ＳＮ、Ｉ型半導体層ＳＩ、Ｐ型半導体層ＳＰが積層して形成されるＰＩＮダイオードを用いる場合が示されている。
【００１７】
第２の電極層Ｅ２は、非オーミック素子ＮＯと抵抗変化素子ＲＷとの間の接着層およびバリアメタル層としての機能と、抵抗変化素子ＲＷの電極層としての機能を有する。抵抗変化素子ＲＷは、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物によって構成される。たとえばＳｉ，Ｔｉ，Ｔａ，Ｎｂ，Ｈｆ，Ｚｒ，Ｗ，Ａｌ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｃｕ，Ｍｏなどの元素を少なくとも１種以上含む金属酸化膜などを例示することができる。第３の電極層Ｅ３は、抵抗変化素子ＲＷとビット線ＢＬとの間の接着層およびバリアメタル層としての機能と、抵抗変化素子ＲＷの電極層としての機能を有する。
【００１８】
第１、第２および第３の電極層Ｅ１，Ｅ２，Ｅ３は、たとえばＰｔ，Ａｕ，Ａｇ，ＴｉＡｌＮ，ＳｒＲｕＯ，Ｒｕ，ＲｕＮ，Ｉｒ，Ｃｏ，Ｔｉ，ＴｉＮ，ＴａＮ，ＬａＮｉＯ，Ａｌ，ＰｔＩｒＯx，ＰｔＲｈＯx，Ｒｈ，ＴａＡｌＮなどの導電性材料の中から選択される同一のまたは異なる組み合わせの材料によって構成される。第１、第２および第３の電極層Ｅ１，Ｅ２，Ｅ３の組み合わせは、非オーミック素子ＮＯと抵抗変化素子ＲＷに用いられる材料によって適宜選択される。
【００１９】
図１に戻り、各メモリセルアレイ層ＭＡのワード線ＷＬ１〜ＷＬ３およびビット線ＢＬ１，ＢＬ２は、それぞれメモリセルアレイ層ＭＡの形成位置に隣接したワード線コンタクト形成領域ＲWおよびビット線コンタクト形成領域ＲBまで延長して形成されている。図１に示されるように、平面視上同じ位置に（異なる高さに）形成されるワード線ＷＬ１〜ＷＬ３は、１層おきに共通のワード線コンタクトＷＣ１，ＷＣ２に接続される。すなわち、ワード線ＷＬ１，ＷＬ３はワード線コンタクトＷＣ１に共通接続され、ワード線ＷＬ２はワード線コンタクトＷＣ２に接続される。
【００２０】
また、ワード線コンタクトＷＣ１，ＷＣ２は、ともに４層のメモリセルアレイ層ＭＡ分の第３の層間絶縁膜４０を貫通するように設けられている。ワード線コンタクトＷＣ１は、第３の層間絶縁膜４０をほぼ同じ径で貫通するが、ワード線コンタクトＷＣ２は、第１の断面積でワード線コンタクト形成領域ＲWまで引き回されたワード線ＷＬ２と一部が重なるように形成され、ワード線ＷＬ２との接続部以下では、第１の面積から重なり領域を除いた第２の断面積で形成されている。
【００２１】
さらに、ワード線コンタクトＷＣ１，ＷＣ２は、その下端でランディングパッドＷＬ１ｐに接続され、その上端にはワード線コンタクトＷＣ１，ＷＣ２の蓋となるランディングパッドＷＬ３ｐに接続される。なお、ワード線コンタクトＷＣ１に接続されるランディングパッドＷＬ１ｐ，ＷＬ３ｐは、それぞれワード線ＷＬ１，ＷＬ３と接続されるように形成される。そして、ワード線コンタクトＷＣ１，ＷＣ２は、それぞれランディングパッドＷＬ１ｐと下層配線２５を介して駆動ドライバに接続される。
【００２２】
平面視上同じ位置に（異なる高さに）形成されるビット線ＢＬ１，ＢＬ２は、それぞれ異なるビット線コンタクトＢＣ１，ＢＣ２に接続される。すなわち、ビット線ＢＬ１はビット線コンタクトＢＣ１に接続され、ビット線ＢＬ２はビット線コンタクトＢＣ２に接続される。ビット線コンタクトＢＣ１，ＢＣ２も、ワード線コンタクトＷＣ１，ＷＣ２と同様に、４層のメモリセルアレイ層ＭＡ分の第３の層間絶縁膜４０を貫通するように設けられている。ビット線コンタクトＢＣ１は、第１の断面積でビット線ＢＬ１と一部が重なるように形成され、ビット線ＢＬ１との接続部以下では、第１の断面積から重なり領域を除いた第２の断面積で形成される。同様に、ビット線コンタクトＢＣ２は、第１の断面積でビット線ＢＬ２と一部が重なるように形成され、ビット線ＢＬ２との接続部以下では、第１の断面積から重なり領域を除いた第２の断面積で形成される。
【００２３】
また、これらのビット線コンタクトＢＣ１，ＢＣ２の下端と上端でそれぞれランディングパッドＷＬ１ｐ，ＷＬ３ｐに接続される。そして、ビット線コンタクトＢＣ１，ＢＣ２は、それぞれランディングパッドＷＬ１ｐと下層配線２５を介して駆動ドライバに接続される。なお、ビット線コンタクトＢＣ１，ＢＣ２は、Ｎ型ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタおよびＰ型ＭＩＳトランジスタの両方の駆動ドライバにそれぞれ接続される。これは、ワード線ＷＬに対し印加する電圧の極性を変えることで、ビット線ＢＬの上下に接続されるメモリセルＭＣの一方を選択し、後述するリセット処理／セット処理を行うようにするためである。なお、ワード線コンタクトＷＣの一部がワード線ＷＬと重なるように接続する部分と、ビット線コンタクトＢＣの一部がビット線ＢＬと重なるように接続する部分を、以下では引き出し配線部という。
【００２４】
図１（ａ）は、あるワード線形成位置上での断面であるが、紙面に垂直な方向に並行して形成される他のすべてのワード線ＷＬ１〜ＷＬ３についても、同様にワード線コンタクトＷＣ１，ＷＣ２が設けられ、１層おきに共通のワード線コンタクトＷＣ１，ＷＣ２に接続される。また、図１（ｂ）は、あるビット線形成位置上での断面であるが、紙面に垂直な方向に並行して形成されるすべてのビット線ＢＬ１，ＢＬ２についても、ビット線ＢＬ１，ＢＬ２ごとにビット線コンタクトＢＣ１，ＢＣ２が設けられる。
【００２５】
なお、図１では、４層のメモリセルアレイ層ＭＡを積層した場合を説明したが、複数層のメモリセルアレイ層ＭＡを積層する場合も同様の構造を有する。たとえば、８層のメモリセルアレイ層ＭＡを積層する場合には、図１に示した４層のメモリセルアレイ層ＭＡ上に、さらに４層のメモリセルアレイ層ＭＡを積層させればよい。ただし、この場合には、平面視上同じ位置に形成されるビット線ＢＬは、さらに２本増えることになるので、ビット線コンタクトＢＣも２本増えることになる。ただし、平面視上同じ位置に形成されるワード線ＷＬも２本増えるが、上記したようにこれらのワード線ＷＬは、ワード線コンタクトＷＣ１，ＷＣ２に交互に形成されるので、ワード線コンタクトＷＣの数は増加しない。また、１層目のメモリ層ＭＬのワード線コンタクトＷＣとビット線コンタクトＢＣの形成位置上に、２層目のメモリ層ＭＬの対応するワード線コンタクトＷＣとビット線コンタクトＢＣは形成される。
【００２６】
このような構成の不揮発性記憶装置において、目的とするメモリセルＭＣに所定の電圧が印加されるように、ワード線ＷＬとビット線ＢＬに印加する電圧を制御して、メモリセルＭＣを構成する抵抗変化素子ＲＷの抵抗状態を変化させる。具体的には、低抵抗状態の抵抗変化素子ＲＷに電流を流し、ジュール加熱によって抵抗が１〜２桁増加した高抵抗状態に戻す処理をリセット（消去）処理といい、高抵抗状態の抵抗変化素子に電圧を与えて低抵抗状態に戻す処理をセット（書き込み）処理という。このように、リセット処理とセット処理によって高抵抗状態／低抵抗状態を作り出して抵抗値情報を記憶し、メモリセルＭＣに流れる電流差を検出することでメモリとして機能させるようにしている。
【００２７】
つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。不揮発性記憶装置においても、半導体装置で使用される微細化技術、具体的には側壁加工プロセスを適用することが可能であり、以下では、メモリセルアレイ層の形成に側壁加工プロセスを適用した場合について説明する。図３−１〜図３−１５は、不揮発性記憶装置の製造方法の一例を模式的に示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。また、図３−９以降では、（ｃ）は（ａ）のＢ−Ｂ断面図であり、図３−１４以降では、（ｄ）は（ａ）のＣ−Ｃ断面図である。
【００２８】
まず、ＣＭＯＳ（Complementary  Metal-Oxide-Semiconductor）トランジスタなどからなるセル制御用トランジスタ１２を含む周辺回路を形成したシリコン基板などの半導体基板上に層間絶縁膜を形成し、平坦化する。そして、平坦化した層間絶縁膜上に、ワード線コンタクトおよびビット線コンタクトを含むメモリ層を形成する。なお、図３−１〜図３−１５では、メモリ層よりも下層に形成される半導体基板、周辺回路および層間絶縁膜についての図示を省略している。
【００２９】
ついで、図３−１に示されるように、図示しない平坦化した層間絶縁膜上に、ワード線ＷＬ１となる配線材料層１０１と、たとえば５ｎｍの厚さのＴｉＮなどのバリアメタル膜１０４と、メモリセルＭＣに流れる電流の向きを制御する整流層１０５と、たとえば５ｎｍの厚さのＴｉ／ＴｉＮなどのバリアメタル膜１０６と、たとえば５ｎｍの厚さのＨｆＯなどの抵抗変化層１０７と、および上部電極およびＣＭＰ（Chemical  Mechanical  Polishing）処理時のストッパとして機能する、たとえば厚さ５０ｎｍのＷなどのキャップ膜１０８とを、それぞれＰＶＤ（Physical  Vapor  Deposition）法やＣＶＤ（Chemical  Vapor  Deposition）法などの成膜法によって順に形成する。ここで、配線材料層１０１は、たとえば５ｎｍの厚さのＷＮxなどのバリアメタル膜１０２と、たとえば５０ｎｍの厚さのＷからなる配線層１０３との積層膜によって構成される。また、整流層１０５は、Ｎ型半導体膜１０５Ｎ、Ｉ型半導体膜１０５ＩおよびＰ型半導体膜１０５Ｐが積層された、たとえば１００ｎｍの厚さのアモルファスＳｉなどによって構成される。この整流層１０５は、非オーミック素子として機能する。
【００３０】
さらに、キャップ膜１０８上に、たとえば１００ｎｍの厚さのＳｉＮなどの配線加工用のマスク膜２０１、たとえば１００ｎｍの厚さのＴＥＯＳ（Tetraethoxysilane）膜などからなり、後の工程でスリミングを行う際の芯材としての芯材膜２０２を、ＣＶＤ法などの成膜法によって形成する。そして、芯材膜２０２上に、レジスト２０３を塗布し、リソグラフィ技術によって、メモリ層に最終的に形成するメモリセルの２倍のピッチを有する配線形成用パターンをレジスト２０３にパターニングする。最終的な目標寸法がハーフピッチでＦ（たとえば２０ｎｍ）である場合には、レジスト２０３の配線形成用パターンの幅を２Ｆ（４０ｎｍ）とする。なお、メモリセル形成領域に形成される配線形成用パターンは、Ｘ方向のラインアンドスペースパターンとなる。
【００３１】
ついで、図３−２に示されるように、ＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングによって、レジスト２０３をマスクとして芯材膜２０２を加工して配線形成用パターンを形成する。このときの配線形成用パターンのハーフピッチは２Ｆである。その後、ウエットエッチングによって配線形成用パターンのスリミングを行い、配線形成用パターンのハーフピッチ（配線幅）をＦとする。ウエットエッチング処理として、たとえばフッ化アンモニウムなどのＨＦ系ウエットエッチング処理を行うことができる。
【００３２】
ついで、図３−３に示されるように、配線形成用パターンが形成されたマスク膜２０１上に、ＣＶＤ法などの成膜法によって、たとえばアモルファスシリコンなどのスペーサ膜２０４を、ハーフピッチＦの厚さとなるように形成する。その後、エッチバックを行って芯材膜２０２とマスク膜２０１の上面に形成されたスペーサ膜２０４を除去する。これによって、ハーフピッチＦの幅（たとえば２０ｎｍ）を有するスペーサ膜２０４が芯材膜２０２の側面を囲むリング状（ループ状）に形成される。
【００３３】
ついで、図３−４に示されるように、図示しないワード線コンタクト形成領域を含む領域にリソグラフィ技術によってレジスト２０５を形成した後、図３−５に示されるように、レジスト２０５をマスクとして用いたウエットエッチング処理によって、レジスト開口領域の芯材膜２０２を除去し、スペーサ膜２０４のみを残す。ウエットエッチング処理として、たとえばＨＦ系ウエットエッチング処理を行うことができる。なお、レジスト２０５で覆われていた領域は一回目に形成されたレジスト２０３でパターニングした形状が残り、露出した領域では一回目のレジスト２０３を用いて形成されたパターンの外周にのみリング状（ループ状）のスペーサ膜２０４が残る。
【００３４】
ついで、図３−６に示されるように、レジスト２０５を剥離した後、スペーサ膜２０４および図示しない芯材膜２０２をマスクとしてマスク膜２０１加工する。これによって、メモリセル形成領域には所望のピッチの細線の配線形成用パターンが、また、ワード線およびビット線コンタクト形成領域には太い幅の配線形成用パターンが、作り分けて形成される。ただし、この段階では細線の配線形成用パターンは全てリング状に形成されているので、一本一本に分断する作業を行う。ここでは、図示しないが、レジストを塗布し、リソグラフィ技術によって、たとえばループ状の配線形成用パターンのワード線方向（Ｘ方向）の両端部付近が開口するようにレジストをパターニングした後、そのレジストをマスクとしてマスク膜２０１を加工する。これによって、所望のピッチを有するラインアンドスペースパターンが形成される。
【００３５】
ついで、図３−７に示されるように、所望の形状にパターニングされたマスク膜２０１をマスクとして、キャップ膜１０８から配線材料層１０１までを順次加工する。これによって、メモリセル形成領域には、Ｘ方向に延在するラインアンドスペース状のパターンが形成され、配線材料層１０１はワード線ＷＬ１となる。ついで、図３−８に示されるように、ラインアンドスペース状のパターン間に、たとえばポリシラザンなどの塗布型絶縁膜を埋め込み、層間絶縁膜４０を形成する。その後、キャップ膜１０８をストッパとして、ＣＭＰ法によって平坦化を行う。これによって、キャップ膜１０８の上面が露出する。
【００３６】
ついで、図３−９に示されるように、キャップ膜１０８が露出した状態の層間絶縁膜４０上に、ビット線ＢＬ１となるバリアメタル膜１１２と配線層１１３とが積層された配線材料層１１１、バリアメタル膜１１４、整流層１１５、バリアメタル膜１１６、抵抗変化層１１７およびキャップ膜１１８とを、それぞれＰＶＤ法やＣＶＤ法などの成膜法によって順に形成する。なお、これらの膜は、たとえば下層に形成した配線材料層１０１〜キャップ膜１０８までと同様の材料および膜厚で形成することができる。ただし、この例ではビット線ＢＬからワード線ＷＬの方向に電流を流すようにしているので、整流層１１５のＰＩＮ構造の積層順序は、下層の整流層１０５のＰＩＮ構造の積層順序とは逆であり、Ｐ型半導体膜１１５Ｐ、Ｉ型半導体膜１１５ＩおよびＮ型半導体膜１１５Ｎが順に積層された構造となっている。
【００３７】
さらに、キャップ膜１１８上に、マスク膜２１１と、芯材膜２１２とを、ＣＶＤ法などの成膜法によって形成する。これらの膜も、たとえば下層に形成したマスク膜２０１と芯材膜２０２と同様の材料および膜厚で形成することができる。そして、芯材膜２１２上にレジスト２１３を塗布し、リソグラフィ技術によって、メモリ層に最終的に形成するメモリ素子の２倍のピッチを有する配線形成用パターンをレジスト２１３にパターニングする。なお、この配線形成用パターンは、先に形成したワード線ＷＬの延在方向（Ｘ方向）に対して、直交する方向（Ｙ方向）のラインアンドスペースパターンとなる。また、ビット線コンタクト形成領域には、メモリセル形成領域から延びるラインアンドスペースパターンに接続される略Ｌ字状のパターンを有する引き出し配線部形成用パターン１５０ａが形成される。
【００３８】
ついで、レジスト２１３をマスクとして、ＲＩＥ法などの異方性エッチングによって、芯材膜２１２を加工し、ハーフピッチ（配線幅）が２Ｆの配線形成用パターンを形成した後、ハーフピッチ（配線幅）がＦとなるように配線形成用パターンのスリミングを行う。その後、図３−１０に示されるように、ラインアンドスペース状の芯材膜２１２の周囲に厚さがハーフピッチＦに等しいアモルファスシリコンなどからなるスペーサ膜２１４を形成する。
【００３９】
その後、図３−１１に示されるように、ビット線コンタクト形成領域にレジスト２１５を形成し、レジスト２１５をマスクとして用いたウエットエッチング処理によって、レジスト開口領域の芯材膜２１２を除去してスペーサ膜２１４のみを残す。ウエットエッチング処理として、たとえばＨＦ系ウエットエッチング処理を行うことができる。なお、このとき、エッチング液ＥＬの等方向性エッチング特性のため、ビット線コンタクト形成領域に形成されたレジスト境界からエッチング液ＥＬが染込み、レジスト２１５下の芯材膜２１２の一部はエッチングされてしまう。
【００４０】
ついで、図３−１２に示されるように、レジスト２１５を剥離した後、スペーサ膜２１４および芯材膜２１２をマスクとしてマスク膜２１１を加工する。これによって、スペーサ膜２１４のみによって加工マスクが形成されるメモリセル形成領域（レジスト２１５で覆われていなかった領域）では最小ピッチの配線幅の配線形成用パターンが形成され、スペーサ膜２１４と芯材膜２１２とによってマスクが形成されるビット線コンタクト形成領域では、最小ピッチよりも広い幅の配線形成用パターンが形成される。
【００４１】
このとき、図３−６と同様に、スペーサ膜２１４をマスクとして形成した最小配線幅の配線形成用パターンはリング状（ループ状）となるので、リング状に接続された２つの配線形成用パターンをそれぞれ分断する作業を行う。そのため、パターニングされたマスク膜２１１が形成されたキャップ膜１１８上に、レジスト２１６を塗布し、たとえばループ状の配線形成用パターンのビット線方向（Ｙ方向）の両端部付近などの切り分け箇所のみに開口２１６ａを形成する。そして、図３−１３に示されるように、レジスト２１６をマスクとして、マスク膜２１１をエッチングする。その後、レジスト２１６を除去する。
【００４２】
ついで、図３−１４に示されるように、マスク膜２１１をマスクとして、キャップ膜１１８からバリアメタル膜１０４までを順次加工する。これによって、メモリセル形成領域には、Ｙ方向に延在する最小ピッチのラインアンドスペース状のパターンが形成される。その結果、配線材料層１１１はビット線ＢＬ１となり、ワード線ＷＬ１とビット線ＢＬ１との間には、バリアメタル膜１０４からキャップ膜１０８までの積層膜がワード線ＷＬ１の幅とビット線ＢＬ１の幅とで規定されるピラー状の構造にパターニングされたメモリセルＭＣが形成される。また、ビット線コンタクト形成領域では、マスク膜２１１のパターンに応じてキャップ膜１１８からバリアメタル膜１０４までが加工される。以上によって、１層目のメモリセルアレイ層ＭＡが形成される。また、ワード線およびビット線コンタクト形成領域には、パッド上の引き出し配線部１５０が形成される。
【００４３】
その後、図３−１５に示されるように、ラインアンドスペース状のパターン間に、たとえばポリシラザンなどの塗布型絶縁膜を埋め込み、層間絶縁膜４０を形成する。そして、キャップ膜１１８をストッパとして、ＣＭＰ法によって平坦化を行う。これによって、キャップ膜１１８の上面が露出する。
【００４４】
その後は、上記した方法と同様の手順を繰り返して、２層目から４層目のメモリセルアレイ層ＭＡを形成する。４層のメモリセルアレイ層ＭＡを形成した後、リソグラフィ技術とエッチング技術によって、ワード線およびビット線コンタクト形成領域のランディングパッドＷＬ１ｐの形成位置に連通するコンタクトホールを形成する。このとき、図１（ａ）に示されるように、ワード線コンタクトＷＣ２のコンタクトホール形成位置の一部に、ワード線ＷＬ２が被っているので、ワード線ＷＬ２以下の深さでは、ワード線コンタクトＷＣ２のコンタクトホールからワード線ＷＬ２の形成領域を除いた部分でコンタクトホールが形成される。これは、図１（ｂ）のビット線コンタクトＢＣ１，ＢＣ２のコンタクトホールでも同様である。そして、ワード線コンタクトＷＣ１，ＷＣ２とビット線コンタクトＢＣ１，ＢＣ２のコンタクトホールの内面にたとえば１０ｎｍの厚さのＴｉＮなどのバリアメタル膜を形成し、さらにたとえばＷなどの導電性材料を充填した後、層間絶縁膜４０よりも上に形成されたバリアメタル膜と導電性材料をＣＭＰ法などによって除去し、平坦化する。その後、層間絶縁膜４０上に、最上層配線であるワード線（ＷＬ３）と、ワード線コンタクトＷＣ１，ＷＣ２とビット線コンタクトＢＣ１，ＢＣ２の形成位置上にランディングパッドＷＬ３ｐを、Ａｌなどで形成することで、図１に示される不揮発性記憶装置が完成する。
【００４５】
図４は、不揮発性記憶装置のビット線コンタクト形成領域の一例を模式的に示す一部上面図である。ここでは、ビット線ＢＬ１が形成される平面上（配線層）でのビット線コンタクト形成領域ＲBを例示している。この図に示されるように、ビット線ＢＬ１０４に接続される引き出し配線部１５０はビット線コンタクト形成領域Ｒ１０４に形成され、ビット線ＢＬ１０３に接続される引き出し配線部１５０はビット線コンタクト形成領域Ｒ１０３に形成される。１つのビット線コンタクト形成領域ＲBには、上記したように、２つのビット線コンタクトＢＣ１，ＢＣ２が形成されるが、ビット線コンタクトＢＣ１，ＢＣ２の底部はランディングパッドＷＬ１ｐ−１，ＷＬ１ｐ−２に接続される。ビット線コンタクトＢＣ１に接続される引き出し配線部１５０は、ランディングパッドＷＬ１ｐ−１上に位置するように形成されている。また、図示しないが上層のビット線ＢＬ２が形成される層では、ビット線コンタクトＢＣ２の形成位置に、略Ｌ字形状の引き出し配線部１５０が同様に配置されるように形成される。
【００４６】
なお、ここでは図示していないが、ビット線ＢＬ１０１，ＢＬ１０２のビット線コンタクト形成領域ＲBは、ビット線コンタクト形成領域Ｒ１０３よりも紙面内で右方向に延長した図示しない領域に設けられる。また、ビット線ＢＬ１０５〜ＢＬ１１２のビット線コンタクト形成領域ＲBは、メモリセル形成領域よりも紙面内で左方向の図示しない領域に設けられる。このように、所定の本数のビット線ＢＬを単位として、メモリセル形成領域の左右方向に交互にビット線コンタクト形成領域ＲBを設けるようにしている。図４では、ビット線コンタクト形成領域ＲBについて説明したが、ワード線コンタクト形成領域ＲWについても略同様の構造を有する。
【００４７】
ところで、上記した不揮発性記憶装置の製造方法では、一層の配線を形成するのに、
（１）通常のレジストパターンの形成処理、
（２）メモリセル形成領域の最小ハーフピッチで形成するラインと、ワード線およびビット線コンタクト形成領域ＲW，ＲBなどの最小ハーフピッチよりも広いパターンとの作り分け処理、
（３）ループ状（リング状）に形成されたパターンの切り分け処理、
で３回の露光が必要になる。特に、３次元クロスポイント型メモリでは形成する層数分だけ、露光回数が倍増するのでプロセスコストが高騰してしまうという問題点がある。
【００４８】
また、図３−１１で説明したように、メモリセル形成領域と、周辺のビット線コンタクト形成領域ＲBなどの作り分けの際に、芯材膜２１２をウエットエッチング処理で選択的に除去する際に、ビット線コンタクト形成領域のレジスト２１５に覆われた芯材膜２１２も一部エッチングされてしまうという問題点もある。そのため、引き出し配線部１５０を構成する芯材膜２１２がすべて除去されないように、引き出し配線部１５０のビット線方向（Ｙ方向）の寸法を、０．３〜０．４μｍ程度余分に長くしなければならない。
【００４９】
さらに、図１や図４に示されるように、３次元クロスポイント型の不揮発性記憶装置では、ワード線コンタクトＷＣ１，ＷＣ２は、接続されるワード線ＷＬ１〜ＷＬ３のほぼ延長線上に並んで配置され、ビット線コンタクトＢＣ１，ＢＣ２も、接続されるビット線ＢＬ１，ＢＬ２のほぼ延長線上に並んで配置される。図１では、メモリセルアレイ層ＭＡが４層の場合でビット線ＢＬが高さ方向に２層しか形成されない場合を示したが、さらに積層される場合にはビット線ＢＬの数は増加し、それに応じてビット線コンタクトＢＣの数も増加する。この場合には、図４のビット線コンタクト形成領域ＲB（たとえばＲ１０３，Ｒ１０４）内の左右方向に、高さ方向に積層されるビット線ＢＬの本数分のビット線コンタクトＢＣが形成される。このように、メモリセルアレイ層ＭＡの積層数が増加すると、そこに含まれるビット線ＢＬの層数だけビット線コンタクトＢＣを確保しなければならず、その分ビット線コンタクト形成領域ＲBの面積が増大する。そして、この面積の増大は、すべてのビット線コンタクト形成領域ＲBで生じるので、不揮発性記憶装置全体では、膨大な量のメモリセル面積の増加となる。
【００５０】
また、抵抗変化型メモリなどの３次元クロスポイント型の不揮発性記憶装置では、ＮＡＮＤ型フラッシュメモリに比して、メモリセルアレイを小さい規模に分け、それぞれのメモリセルアレイに引き出し部を設け、別々に駆動する構造としている。抵抗変化型メモリでは抵抗変化素子と整流素子とを直列に接続した構造を取るため、一本の配線に多数のメモリセルＭＣを接続すると、たとえ整流素子に逆方向電圧を印可した状態でも、それぞれの整流素子のオフリークによるトータルのリーク電流が増大してしまう。このリーク電流の増大を防ぐために、上記のようにメモリセルアレイを小さい規模に分けている。つまり、抵抗変化型メモリでは引き出し配線部１５０が、「積層配線数×メモリセルアレイの分割数」に比例して存在するため、たとえワード線コンタクトＷＣまたはビット線コンタクトＢＣの一箇所について、ワード線方向またはビット線方向に０．３μｍ程度長さが増加するものであっても、全体では爆発的に面積が増大し、チップ面積へのインパクトが大きく、コスト上昇が問題となる。また、引き出し配線部１５０が増加すると、ＣＭＰ処理時のディッシング防止のためのダミー領域配置が必要になり、ますますメモリセル形成領域に対するワード線およびビット線コンタクト形成領域ＲW，ＲBの割合が増加してしまう。
【００５１】
そこで、側壁加工プロセスを用いて最小のハーフピッチでメモリセルアレイ層ＭＡの配線を形成する際に、メモリセルＭＣから延びる配線と駆動ドライバとの接続領域（コンタクト形成領域）を従来に比して縮小できる不揮発性記憶装置とその製造方法について説明する。また、従来に比して露光回数を削減することができる不揮発性記憶装置の製造方法についても説明する。
【００５２】
（第１の実施の形態）
図５は、第１の実施の形態による不揮発性記憶装置のコンタクト部の様子を模式的に示す図であり、（ａ）はビット線ＢＬ１が形成される位置での平面図であり、（ｂ）は（ａ）のＤ−Ｄ断面図である。なお、ここでは、説明の便宜上、１つのビット線コンタクトＢＣ１のみを示している。また、この不揮発性記憶装置のメモリ層の構成は、図１と同様であるので、その説明を省略する。さらに、特許請求の範囲におけるコンタクトは、ワード線コンタクトＷＣとビット線コンタクトＢＣに対応している。
【００５３】
上記したように、メモリセルアレイ層ＭＡは、最小のハーフピッチで配線が形成されており、メモリセルアレイ層ＭＡの各メモリセルＭＣに接続されるワード線ＷＬとビット線ＢＬは、それぞれの駆動ドライバと接続されるようにワード線およびビット線コンタクト形成領域まで延長して形成される。第１の実施の形態では、図５（ａ）に示されるように、ビット線ＢＬ１は、ビット線コンタクト形成領域ＲBまで最小のハーフピッチの幅で形成される構造を有する。また、図５（ｂ）に示されるように、ビット線コンタクトＢＣ１は、最小のハーフピッチの幅を有する引き出し配線部１５１に跨るように設けられる。つまり、ビット線コンタクト形成領域ＲBにおいて、引き出し配線部１５１は、上面および両側面でビット線コンタクトＢＣと接続される構造を有する。なお、ここでは、最下層の配線（ワード線ＷＬ１）と最上層の配線（ワード線ＷＬ３）に対応するランディングパッドＷＬ１ｐ，ＷＬ３ｐは上記一般的な方法と同様の構造を有する。また、ここでは、ビット線コンタクトＢＣ１について説明したが、ワード線コンタクト形成領域における引き出し配線部とワード線コンタクトも同様の構造を有する。
【００５４】
図６は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す平面図であり、図７は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。なお、ここでは、図３−１〜図３−１５で説明した不揮発性記憶装置の製造方法と異なる部分のみを説明する。また、ここでは、ビット線コンタクトの形成方法を説明するが、ワード線コンタクトの形成方法についても同様である。
【００５５】
配線形成用パターンをレジスト２１３にパターニングする場合に、上記した一般的な方法では、ビット線コンタクト形成領域ＲBには、図３−９（ａ）に示されるように、引き出し配線形成用パターンとしてＬ字形状のパターン１５０ａを各ビット線形成用パターンに接続されるように形成していた。しかし、第１の実施の形態では、図６（ａ）に示されるように、矩形状パターン２１３ａを各ビット線形成用パターン２１３ｂに接続されるように形成する。この矩形状パターン２１３ａは、ワード線ＷＬ１の形成高さに形成されるランディングパッドＷＬ１ｐの少なくとも一部を覆うように形成される。
【００５６】
図８は、一般的な方法によるビット線コンタクト形成領域のパターンである。図３−１１で説明したように、一般的な方法では、後の芯材膜２１２のウエットエッチングによる除去工程で、レジスト２１３に覆われた部分も一部除去されてしまうため、エッチング処理時間で完全に除去されることがないように、ビット線ＢＬ方向に余分な寸法を追加したパターン２１３ｃを形成している。この引き出し配線部を形成するのに必要なビット線ＢＬ方向の幅Ｗ２に比して、図６（ａ）に示される第１の実施の形態では、ビット線ＢＬ方向の幅Ｗ１を大幅に縮小している。これは、第１の実施の形態では、引き出し配線部１５１をワード線ＷＬとビット線ＢＬと同じ配線幅で構成し、その引き出し配線部１５１がランディングパッドＷＬ１ｐ上を横切るように配置するだけであるからである。
【００５７】
ついで、パターンが形成されたレジスト２１３を用いて芯材膜２１２をエッチングし、メモリセル形成領域ＲMでの配線形成用パターンの幅が目的とするハーフピッチとなるようにスリミングする。その後、芯材膜２１２の周囲にスペーサ膜２１４を形成する。このとき図６（ｂ）に示されるように、配線引き出し部の芯材膜２１２ａの周囲にも、厚さ（幅）が最小のハーフピッチとなるスペーサ膜２１４を形成する。
【００５８】
その後、図６（ｃ）に示されるように、ウエットエッチング処理によって、芯材膜２１２を除去してスペーサ膜２１４のみを残す。このとき、ビット線コンタクトＢＣ１の形成位置付近では、矩形状に加工された芯材膜２１２ａの周囲に沿って最小のハーフピッチのスペーサ膜２１４が残される。そして、ビット線ＢＬ方向に直交する２つのパターンのうちの１つのパターン２１４ａが、下層に形成されたランディングパッドＷＬ１ｐの形成位置を横切るように形成される。このようにして、配線形成用パターンが形成される。
【００５９】
なお、一般的な方法では、図３−１１に示したように、引き出し配線部１５０の形成位置上にレジスト２１５を残すように露光処理を行っているが、第１の実施の形態では、引き出し配線部の芯材膜２１２ａをすべて除去するので、レジストを形成し、露光する処理は必要ない。
【００６０】
その後は、図３−１２以降に示した処理と同様の処理を行う。つまり、スペーサ膜２１４をマスクとしてマスク膜２１１の加工を行い、メモリセル形成領域ＲMのリング状（ループ状）となった配線形成用パターンをそれぞれのビット線ＢＬに分断する処理を行った後、マスク膜２１１をマスクとして、キャップ膜１１８からバリアメタル膜１０４までを順次加工する。ついで、ラインアンドスペース状のパターン間に層間絶縁膜４０を埋め込み、キャップ膜１１８をストッパとして、ＣＭＰ法によって平坦化を行う。その後、同様の処理を繰り返して行って４層のメモリセルアレイ層ＭＡを形成する。
【００６１】
ついで、図７に示されるように、リソグラフィ技術とエッチング技術によって、ビット線コンタクト形成領域ＲB（ワード線コンタクト形成領域）のランディングパッドＷＬ１ｐの形成位置に連通するコンタクトホール１６０を形成する。ビット線コンタクトＢＣ１のコンタクトホール１６０の形成位置では、ビット線ＢＬ１に繋がる引き出し配線部１５１の一部が、ランディングパッドＷＬ１ｐのビット線ＢＬ１方向のほぼ中央を、ビット線ＢＬ１に垂直な方向に横切るように形成されている。そのため、このビット線ＢＬ１以下の深さのコンタクトホール１６０は、ビット線ＢＬ１よりも高い位置のコンタクトホール１６０から、引き出し配線部１５１と重なる領域を除いた部分となる。そして、コンタクトホール１６０の内面に、バリアメタル膜や導電性材料を充填することによって、ビット線コンタクトＢＣ１が形成される。なお、他のワード線コンタクトＷＣ１，ＷＣ２やビット線コンタクトＢＣ２なども同様の方法で形成される。その後、層間絶縁膜４０上に、最上層配線であるワード線（ＷＬ３）と、ワード線コンタクトＷＣ１，ＷＣ２とビット線コンタクトＢＣ１，ＢＣ２の形成位置上にランディングパッドＷＬ３ｐとを、Ａｌなどで形成することで、図５に示される不揮発性記憶装置が完成する。
【００６２】
第１の実施の形態では、メモリセルＭＣに接続されるワード線ＷＬとビット線ＢＬを、最小のハーフピッチの幅を有したままワード線およびビット線コンタクト形成領域まで延長して引き出し配線部１５１を形成し、この引き出し配線部１５１に跨るようにワード線コンタクトＷＣとビット線コンタクトＢＣを形成するようにした。これによって、引き出し配線部１５０をパッド状に加工する場合に比して、引き出し配線部１５１の形成面積を小さくすることができる。つまり、引き出し配線部１５１のパターン形成時に芯材膜２１２を残す必要がないので、芯材膜２１２の除去工程でエッチング液による引き出し配線部１５０の芯材膜２１２が除去されてしまうことを考慮して寸法を増加させなくてよい。その結果、引き出し配線部１５１の形成面積を減少させて、不揮発性記憶装置の全体的なメモリセルの面積を縮小化することができるという効果を有する。また、引き出し配線部１５１のパターン形成時に芯材膜２１２を残す必要がないので、芯材膜２１２の除去時に引き出し配線部１５１上にマスクを形成しなくてよく、一般的な方法に比してリソグラフィ工程を削減することができるという効果も有する。
【００６３】
（第２の実施の形態）
第１の実施の形態では、たとえば図５に示されるように、メモリ層のうちの最下層と最上層の配線、すなわちワード線ＷＬ１，ＷＬ３に関しては、各ワード線コンタクトＷＣとビット線コンタクトＢＣの形成位置に、図３−１〜図３−１５に示した方法でランディングパッドＷＬ１ｐ，ＷＬ３ｐを形成している。一方、これらの配線（ワード線ＷＬ１，ＷＬ３）の間に挟まれたワード線ＷＬ２とビット線ＢＬ１，ＢＬ２に対応する引き出し配線部１５１は、図６〜図７に示される方法で形成される。つまり、引き出し配線部１５１の形成時に、層によって板状のパターンを形成する場合と、最小のハーフピッチの幅の配線パターンを形成する場合との作り分けプロセスを適用する必要がある。その結果、一部の配線層に対してのみしか工程数の削減を実施することができない。そこで、第２の実施の形態では、メモリ層のすべての配線層に対して、引き出し配線部１５１を最小のハーフピッチの幅の配線パターンで形成する場合について説明する。
【００６４】
図９は、第２の実施の形態による不揮発性記憶装置のコンタクト部の様子を模式的に示す図であり、（ａ）はビット線ＢＬ１が形成される位置での平面図であり、（ｂ）は（ａ）のＥ−Ｅ断面図である。なお、ここでは、説明の便宜上、１つのビット線コンタクトＢＣ１のみを示している。また、上記したものと同一の構成要素には同一の符号を付してその説明を省略している。
【００６５】
第２の実施の形態では、最下層の配線、つまりワード線ＷＬ１と同じ配線層で形成されるランディングパッドＷＬ１ｐを、ワード線方向に延在する２つのラインの両端部が接続されたループ状パターンが、ビット線方向に複数配置された構造としている。また、このワード線方向に延在するライン部のハーフピッチは、メモリセルアレイ層の配線と同様に最小のハーフピッチとしている。なお、図９（ｂ）では、ビット線コンタクトＢＣ１の上端側のランディングパッドＷＬ３ｐもランディングパッドＷＬ１ｐと同様にループ状パターンとして形成しているが、矩形状パターンとしてもよい。なお、ここでは、ビット線コンタクトＢＣ１について説明したが、ワード線コンタクト形成領域におけるランディングパッドＷＬ１ｐ，ＷＬ３ｐについても同様の構造を有する。
【００６６】
図１０は、第２の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す平面図である。また、図１１−１〜図１１−４は、第２の実施の形態による不揮発性記憶装置の製造方法の一例を模式的に示す図であり、（ａ）は平面図であり、（ｂ）は（ａ）のＦ−Ｆ断面図であり、図１１−４（ｃ）は（ａ）のＦ−Ｆ断面図の他の例である。まず、図３−１でレジスト２０３のパターニングを行う際に、図１０（ａ）に示されるように、ワード線およびビット線コンタクト形成領域の各ワード線コンタクトＷＣおよびビット線コンタクトＢＣのランディングパッドＷＬ１ｐの形成位置にもラインアンドスペース状のパターン２０３ａを形成する。これらのパターン２０３ａは、たとえば図５のランディングパッドＷＬ１ｐとほぼ同じ面積に、ビット線方向に所定の間隔を隔てて配置されている。
【００６７】
ついで、図３−２〜図３−４に示した手順で、パターンが形成されたレジスト２０３を用いて芯材膜２０２を加工し、ラインアンドスペース状のパターンが所定の寸法（たとえば、最小のハーフピッチ）となるようにスリミングを行う。その後に、図１０（ｂ）に示されるように、芯材膜２０２の周囲にスペーサ膜２０４を形成する。
【００６８】
ついで、図１０（ｃ）に示されるように、ウエットエッチング処理によって、芯材膜２０２を除去してスペーサ膜２０４のみを残す。このとき、メモリセル形成領域ＲMとビット線コンタクト形成領域ＲBでは、スペーサ膜２０４によって構成されるループ状のパターンが残される。図示していないが、ワード線コンタクト形成領域についても同様である。
【００６９】
そして、図３−６〜図３−７で示したように、このループ状のスペーサ膜２０４をマスクとして、マスク膜２０１を加工し、メモリセル形成領域のループ状となった配線形成用パターンをそれぞれのワード線ＷＬに分断する処理を行った後、マスク膜２０１をマスクとして、キャップ膜１０８から配線材料層１０１までを順次加工し、加工した積層膜間に層間絶縁膜４０を埋め込む。
【００７０】
この後、図６に示した処理と同様に、キャップ膜１０８が露出した状態の層間絶縁膜４０上に、バリアメタル膜１１２〜芯材膜２１２を積層し、ビット線ＢＬ１を形成するための最小のハーフピッチを有する配線形成用パターンをマスク膜２１１に形成する。
【００７１】
ついで、図１１−１に示されるように、マスク膜２１１でキャップ膜１１８〜バリアメタル膜１０４までを一括して加工した後、加工したパターン間に層間絶縁膜４０を埋め込む。そして、以上のような処理を繰り返し行って複数のメモリセルアレイ層を積層させる。その後、図１１−２に示されるように、層間絶縁膜４０上にレジスト２２１を塗布し、ワード線コンタクトＷＣおよびビット線コンタクトＢＣの形成位置に開口２２１ａが形成されるようにパターニングを行う。このとき、メモリセル形成領域は、レジスト２２１で覆われた状態となる。
【００７２】
ついで、図１１−３に示されるように、レジスト２２１をマスクとして層間絶縁膜４０を加工し、コンタクトホール１６０を形成する。このとき、コンタクトホール１６０の形成位置に引き出し配線部１５１が設けられている場合には、引き出し配線部１５１がマスクとなり、その部分はエッチングされず、コンタクトホール１６０中の引き出し配線部１５１の形成領域以外がエッチングされる。このコンタクトホール１６０は、ランディングパッドＷＬ１ｐに到達するまで行われる。その後、コンタクトホール１６０内に導電性材料を埋め込み、ワード線コンタクトＷＣやビット線コンタクトＢＣ１が形成される。
【００７３】
ついで、図１１−４に示されるように、ワード線コンタクトＷＣとビット線コンタクトＢＣ１の形成位置上に上層配線と接続するランディングパッドＷＬ３ｐを形成する。このランディングパッドＷＬ３ｐは、図１１−４（ｂ）に示されるように、ランディングパッドＷＬ１ｐと同じ所定の大きさの複数のループ状のパターンを配置して形成してもよいし、図１１−４（ｃ）に示されるように、コンタクトホール１６０よりも面積の広い矩形状のパターンを配置して形成してもよい。なお、このランディングパッドＷＬ３ｐを経由して周辺回路に接続される。
【００７４】
このように、ワード線ＷＬ１の配置高さに形成されるランディングパッドＷＬ１ｐは、リング状の配線となり、このリング状の配線の上面と側面にワード線コンタクトＷＣまたはビット線コンタクトＢＣが接続される。ランディングパッドＷＬ１ｐがリング状配線の場合、コンタクトホール加工時のオーバーエッチングによって、リング隙間の層間絶縁膜がエッチングされ、さらに下層に存在する周辺回路（ＣＭＯＳ領域）の下層配線２５に接触する可能性がある。しかし、リング状配線の隙間は最小寸法であり、加工時は高アスペクトとなるため、エッチングストップが生じ、下部までコンタクトホールが到達し、ワード線コンタクトＷＣまたはビット線コンタクトＢＣが下層配線２５に接触する可能性は小さい。なお、このような懸念を解消するために、必要に応じて、ワード線ＷＬ１と下層配線２５との間にＳｉＮなどのエッチングストッパ膜を形成し、そこでエッチングが止まるようにしてもよい。
【００７５】
第２の実施の形態では、ランディングパッドＷＬ１ｐ，ＷＬ３ｐも、最小のハーフピッチの幅を有する複数のリング状の配線で形成するようにした。これによって、メモリセルアレイ層ごとにワード線コンタクトＷＣとビット線コンタクトＢＣに接続されるランディングパッドＷＬ１ｐ，ＷＬ３ｐまたは引き出し配線部１５１を、板状のパターンに形成する場合と、最小のハーフピッチの幅の配線パターンに形成する場合とに作り分ける必要がなくなる。その結果、第１の実施の形態の場合に比して、工程数をさらに削減することができる。
【００７６】
（第３の実施の形態）
図１２は、第３の実施の形態による不揮発性記憶装置のコンタクト部の様子を模式的に示す断面図である。なお、ここでは、説明の便宜上、１つのビット線コンタクトＢＣ１のみを示している。また、上記したものと同一の構成要素には同一の符号を付してその説明を省略している。
【００７７】
図１２に示されるように、第３の実施の形態では、ビット線コンタクトＢＣ１にワード線ＷＬ１の形成高さに対応するランディングパッドＷＬ１ｐを設けず、図示しない半導体基板上に形成された周辺回路を構成する素子に直接接続される下層配線２５に到達するコンタクトホール１６１を設け、このコンタクトホール１６１に導電性材料を埋め込むことによってビット線コンタクトＢＣ１を形成している。なお、ワード線コンタクトＷＣ１以外のワード線コンタクトＷＣ２とビット線コンタクトＢＣ２に関しても同様の構造を有している。
【００７８】
図９に示される第２の実施の形態では、ワード線コンタクトＷＣとビット線コンタクトＢＣの底のランディングパッドＷＬ１ｐがリング状であり、ワード線コンタクトＷＣとビット線コンタクトＢＣがランディングパッドＷＬ１ｐを突き抜ける懸念があるが、第３の実施の形態では図１２に示されるように、上部配線（ここでは、ビット線ＢＬ１）に引っ掛けたコンタクト底の接合部を、ランディングパッドＷＬ１ｐではなく、下層配線２５に直接落とすレイアウトとしている。これによって、コンタクト突き抜けに起因する下層配線２５とのショートを防ぐことが可能となる。
【００７９】
なお、最下層のワード線ＷＬ１に関しては、ランディングパッドＷＬ１ｐを省略し、ワード線コンタクトＷＣやビット線コンタクトＢＣを下層配線２５に直接落とすことが可能であるが、ワード線ＷＬ３などの上部配線に関してはこれらのランディングパッドＷＬ３ｐを省略することはできない。これらのランディングパッドＷＬ３ｐを省略すると、ワード線ＷＬ３とワード線コンタクトＷＣ１とを接続することができないからである。ただし、たとえば図１の４層のメモリセルアレイ層ＭＡからなるメモリ層ＭＬを多段積みする場合には、上層のメモリ層ＭＬのワード線コンタクトＷＣとビット線コンタクトＢＣは下層のメモリ層ＭＬのワード線コンタクトＷＣとビット線コンタクトＢＣの直上に配置されるので、上層のメモリ層のワード線コンタクトＷＣとビット線コンタクトＢＣの底のランディングパッドＷＬ３ｐは、第２の実施の形態と同様にリング形状であってもよい。これは、上下のコンタクトは直列構造になっているため、上部コンタクトのオーバーエッチングによる突き抜けが生じたとしても、電気特性的に問題となることはないからである。
【００８０】
第３の実施の形態によれば、全配線層に対し広い配線を形成するための作り分け工程を省略し、コンタクトとの接続部を最小寸法のラインで形成しても、コンタクトのオーバーエッチング起因の下層配線２５とのショートによる、歩留り悪化を抑制することができるという効果を有する。
【００８１】
なお、上述した説明では、不揮発性メモリとして抵抗変化型メモリを例に挙げて説明したが、このほかに、相変化型メモリやＭＲＡＭ（Magnetic  Random  Access  Memory）、anti-fuseを使用するField-Programmable  ROMなどの３次元クロスポイント型のメモリに対しても上記した実施の形態を適用することができる。
【符号の説明】
【００８２】
１０…半導体基板、１１…素子分離絶縁膜、１２…セル制御用トランジスタ、２０…第１の層間絶縁膜、２１…コンタクト、２５…下層配線、３０…第２の層間絶縁膜、３１…ビア、４０…第３の層間絶縁膜、１０１，１１１…配線材料層、１０２，１０４，１０６，１１２，１１４，１１６…バリアメタル膜、１０３，１１３…配線層、１０５，１１５…整流層、１０５Ｉ，１１５Ｉ…Ｉ型半導体膜、１０５Ｎ，１１５Ｎ…Ｎ型半導体膜、１０５Ｐ，１１５Ｐ…Ｐ型半導体膜、１０７，１１７…抵抗変化層、１０８，１１８…キャップ膜、１５０，１５１…引き出し配線部、１５０ａ…配線部形成用パターン、１６０，１６１…コンタクトホール、２０１，２１１…マスク膜、２０２，２１２，２１２ａ…芯材膜、２０３，２０５，２１３，２１５，２１６，２２１…レジスト、２０４，２１４…スペーサ膜、２１３ａ…矩形状パターン、２１３ｂ…ビット線形成用パターン、ＢＣ，ＢＣ１，ＢＣ２…ビット線コンタクト、ＢＬ，ＢＬ１，ＢＬ２，ＢＬ１０１〜ＢＬ１１２…ビット線、Ｅ１，Ｅ２，Ｅ３…電極層、ＭＡ…メモリセルアレイ層、ＭＣ…メモリセル、ＭＬ…メモリ層、ＮＯ…非オーミック素子、ＲB，Ｒ１０３，Ｒ１０４…ビット線コンタクト形成領域、ＲW…ワード線コンタクト形成領域、ＲＷ…抵抗変化素子、ＳＩ…Ｉ型半導体層、ＳＮ…Ｎ型半導体層、ＳＰ…Ｐ型半導体層、ＷＣ，ＷＣ１〜ＷＣ２…ワード線コンタクト、ＷＬ，ＷＬ１〜ＷＬ３…ワード線、ＷＬ１ｐ，ＷＬ３ｐ…ランディングパッド。
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図３−８】
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【図３−９】
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【図３−１０】
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【図３−１１】
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【図３−１２】
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【図３−１３】
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【図３−１４】
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【図３−１５】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１−１】
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【図１１−２】
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【図１１−３】
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【図１１−４】
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【図１２】
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