(57)【要約】【課題】消去特性の変動が小さく、特性の安定した不揮発性半導体記憶装置を実現する。【解決手段】不揮発性半導体記憶装置５０は、第１導電型の半導体基板１上にゲート電極６ｂを有し第２導電型のＭＩＳＦＥＴ５と、半導体基板１上の第２導電型第１ウェル３に設けられ、第１容量電極６ｃを有する第１ＭＩＳキャパシタ１５と、半導体基板１上の第２導電型第２ウェル４に設けられ、第２容量電極６ａを有する第２ＭＩＳキャパシタ２１とを備える。ゲート電極６ｂ、第１容量電極６ｃ、第２容量電極６ａが電気的に接続されてフローティングゲート６を構成する。第２ＭＩＳキャパシタ２１にて、第２ウェル４と、第２ウェル４上の部分の第２容量電極６ａとがキャパシタ領域を構成する。第２容量電極６ａは、キャパシタ領域が複数の分割キャパシタ領域に分割され、各分割キャパシタ領域の面積が変動してもその総面積は略一定となる平面形状及び配置を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に設けられたゲート電極を有し、第２導電型チャネルを形成するＭＩＳＦＥＴと、
前記半導体基板が有する第２導電型の第１ウェルに設けられ、第１容量電極を有する第１ＭＩＳキャパシタと、
前記半導体基板が有する第２導電型の第２ウェルに設けられ、第２容量電極を有する第２ＭＩＳキャパシタとを備え、
前記ゲート電極と、前記第１容量電極と、前記第２容量電極とが電気的に接続されてフローティングゲートを構成し、
前記第２ＭＩＳキャパシタにおいて、容量電極として機能する前記第２ウェルと、前記第２ウェル上に位置する部分の前記第２容量電極とが対向してキャパシタ領域を構成し、
前記第２容量電極は、前記キャパシタ領域が複数の分割キャパシタ領域に分割されると共に、個々の前記分割キャパシタ領域の面積が変動したとしても前記複数の分割キャパシタ領域の総面積は略一定となるような平面形状及び配置を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１の不揮発性半導体記憶装置において、
前記第２容量電極は、前記第２ウェルに対する位置ずれによる前記複数の分割キャパシタ領域のうちの一部の前記分割キャパシタ領域における面積の減少量が、前記複数の分割キャパシタ領域のうちの他の前記分割キャパシタ領域における面積の増加量に対応するような平面形状及び配置を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１又は２の不揮発性半導体記憶装置において、
前記第２ＭＩＳキャパシタにおいて、
前記第２容量電極の２つの部分が、前記第２ウェルの対向する端部から前記第２ウェル上に互いに反対の向きに延伸して配置され、それぞれ前記分割キャパシタ領域を構成していることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３の不揮発性半導体記憶装置において、
前記第２容量電極の前記２つの部分は、前記第２ウェルを挟んで両側から、それぞれ前記第２ウェルの内側に向かって延伸して配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項３の不揮発性半導体記憶装置において、
前記第２ウェルの平面形状は、少なくとも２つの突き出し部を有し、
前記第２容量電極の前記２つの部分は、前記第２ウェルの前記突き出し部同士に挟まれた領域から、それぞれの前記突き出し部上に延伸して配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項３の不揮発性半導体記憶装置において、
前記第２ウェルは、互いに独立し且つ配線により電気的に接続された２つの分割ウェルを含み、
前記第２容量電極の前記２つの部分は、前記２つの分割ウェル同士に挟まれた領域から、それぞれの前記分割ウェル上に延伸して配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項４〜６のいずれか一つの不揮発性半導体記憶装置において、
前記第２容量電極における前記２つの部分とそれぞれ交わる前記端部同士は平行であることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１又は２の不揮発性半導体記憶装置において、
前記第２容量電極は、平面形状の一部に矩形部を有し、前記矩形部の４つの角部においてそれぞれ前記第２ウェルと対向する前記分割キャパシタ領域を構成していることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１〜８のいずれか一つの不揮発性半導体記憶装置において、
前記第１ＭＩＳキャパシタの前記第１容量電極が制御ゲートであり、
前記第２ＭＩＳキャパシタの前記第２容量電極が消去ゲートであることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１〜９のいずれか一つの不揮発性半導体記憶装置において、
前記第２ＭＩＳキャパシタにおいて、前記キャパシタ領域の総面積は、前記第２ウェルの最小加工寸法と、前記第２容量電極の最小加工寸法との積よりも小さいことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、不揮発性半導体記憶装置、特に、標準ＣＭＩＳ（Complementary metal insulator semiconductor）プロセスのＬＳＩに混載可能な低コストの不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、システムＬＳＩ（Large Scale Integration ）に、暗号鍵を中心としたセキュア情報を実装することの要望が高まってきている。こうした用途に必要なメモリの容量は、通常、数キロビットから数百キロビット程度であり、それほど大きな容量は必要としない。しかし、解析による情報漏洩を防止する必要がある。解析による情報漏洩を防止するためには、書き込まれた情報をレイアウト、情報書込みの痕跡等から読み取れることの無い方法、例えばフラッシュメモリのような不揮発性メモリを用いるのが有効である。
【０００３】
システムＬＳＩにフラッシュメモリ等の不揮発性メモリを搭載する場合、標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）プロセスに対して別途専用工程を必要とするので、プロセスが複雑になってコストが増加する。そこで、特に、必要なメモリ容量が小さい場合を中心として、標準ＣＭＯＳプロセスに専用工程を追加することなく混載可能で且つ安価な不揮発性メモリが求められている。
【０００４】
これに関する技術として、１つのＮチャネル型電界効果トランジスタ（以降ではＮＭＯＳＦＥＴ（ＮＭＯＳ Field Effect Transistor）と略す）と、２つのＰＭＯＳキャパシタとにより構成される不揮発性半導体記憶装置が提案されている（例えば、特許文献１）。以下に、このような不揮発性半導体記憶装置の構造について、図面を参照しながら説明する。
【０００５】
図９（ａ）は、特許文献１の不揮発性半導体記憶装置１００の平面図であり、図９（ｂ）は、図９（ａ）のIXb-IXb'線における断面図である。
【０００６】
図９（ａ）及び（ｂ）に示すように、不揮発性半導体記憶装置１００において、素子分離領域１２２により表面が区画されたＰ型シリコン基板１０１中に、Ｐ型ウェル１０２、第１のＮ型ウェル１０３及び第２のＮ型ウェル１０４が形成されている。
【０００７】
Ｐ型ウェル１０２中に、読み取り用ＮＭＯＳＦＥＴ１０５が形成されている。読み取り用ＮＭＯＳＦＥＴ１０５は、フローティングゲート１０６（一部がゲート電極として機能する）、ゲート絶縁膜１０７、ソース拡散層１０８ａおよびドレイン拡散層１０８ｂを含む。Ｐ型ウェル１０２に対し、コンタクト１０９が形成されている。
【０００８】
第１のＮ型ウェル１０３中に画定された制御ゲート活性領域１１１は、ゲート絶縁膜１１０を介してフローティングゲート１０６（一部が容量電極として機能する）と容量結合している。制御ゲート活性領域１１１中には、フローティングゲート１０６に隣接して、Ｐ型ソース拡散層１１２が形成されている。つまり、Ｐ型ソース拡散層１１２は、制御ゲート活性領域１１１の内側であり且つフローティングゲート１０６直下以外の領域である。また、Ｐ型ソース拡散層１１２とＮ型ウェルコンタクト拡散層１１３とが電気的に接続されて、制御ゲート端子１１４となっている。以上ようにして制御ゲートキャパシタ１１５が構成されている。
【０００９】
次に、第２のＮ型ウェル１０４中に画定された消去ゲート活性領域１１７は、ゲート絶縁膜１１６を介してフローティングゲート１０６（一部が容量電極として機能する）と容量結合している。ここで、消去ゲート活性領域１１７とフローティングゲート１０６との重なり部分は、消去ゲート活性領域１１７の端部から消去ゲート活性領域１１７の中央部に向かって直線状に延伸した領域である（図９（ａ））。また、その重なり部分のゲート絶縁膜１１６の面積は、制御ゲート活性領域１１１と、フローティングゲート１０６との重なり部分のゲート絶縁膜１１０の面積よりも小さくなっている。
【００１０】
消去ゲート活性領域１１７中には、フローティングゲート１０６に隣接して、Ｐ型ソース拡散層１１８が形成されている。つまり、Ｐ型ソース拡散層１１８は、消去ゲート活性領域１１７の内側であり且つフローティングゲート１０６直下以外の領域である。また、Ｐ型ソース拡散層１１８とＮ型ウェルコンタクト拡散層１１９とが電気的に接続されて、消去ゲート端子１２０となっている。以上のようにして消去ゲートキャパシタ１２１が構成されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−１８５６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、以上に説明した不揮発性半導体記憶装置において、消去に要する時間（消去時間）にばらつきが生じる、又は、消去時間が長くなると言う課題がある。
【００１３】
この点に鑑み、本発明の目的は、消去時間が短く且つ消去時間のばらつきが抑制された不揮発性半導体記憶装置を実現することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本願発明者は、不揮発性半導体記憶装置において消去時間のばらつきが生じる理由に関して以下のように検討した。
【００１５】
特許文献１の不揮発性半導体記憶装置において、消去動作は、消去ゲート活性領域とフローティングゲートとの重なり部分のゲート絶縁膜をトンネル電流が流れ、フローティングゲートから電子が引き抜かれることによって行なわれる。このことから、消去時間は、トンネル電流が流れる当該重なり部分の面積に依存する。また、消去時間を最小にするような重なり部分の面積が存在する。これは、次のような理由によると考えられる。
【００１６】
消去時間を最小にする面積よりも重なり部分の面積が大きい場合、容量結合比により、消去ゲート絶縁膜に印加される電圧が小さくなるので消去時間が長くなる。これに対し、消去時間を最小にする面積よりも重なり部分の面積が小さい場合、面積減少により電流量が減少するので消去時間が長くなる。
【００１７】
以上のことから、消去ゲート活性領域とフローティングゲートとの重なり部分の面積は、消去時間を最小にするような面積に設定される。しかしながら、当該重なり部分の面積にばらつきが生じることにより、消去時間にもばらつきが生じることになる。
【００１８】
特許文献１の不揮発性半導体記憶装置において、前記重なり部分の面積は、フローティングゲートのゲート線幅Ｗと、消去ゲート活性領域上へのフローティングゲートの突き出し量Ｅとの積、つまりＷ×Ｅとなる。
【００１９】
ここで、ゲート線幅Ｗについては、製造工程においてそのばらつきを±１０％以下に制御することが可能である。一方、突き出し量Ｅについては、フォトマスクの寸法精度、座標精度、マスクレイヤー間の位置合わせ精度、シリコン基板の歪みなど様々な要因の影響を受けるので、高精度に制御することが難しい。例えば、突き出し量Ｅを５０ｎｍ程度に設計すると、そのばらつきが±２０ｎｍ程度、すなわち±４０％に達する可能性がある。
【００２０】
以上の検討内容に基づき、本願発明者は、位置合わせ精度等のばらつきが生じた場合にも、重なり部分の面積のばらつきが抑制される構造とすることを着想した。更に、その方法として、重なり部分を複数に分割し、それらの配置を設定することに想到した。
【００２１】
具体的には、本開示の不揮発性半導体記憶装置は、第１導電型の半導体基板上に設けられたゲート電極を有し、第２導電型チャネルを形成するＭＩＳＦＥＴと、半導体基板が有する第２導電型の第１ウェルに設けられ、第１容量電極を有する第１ＭＩＳキャパシタと、半導体基板が有する第２導電型の第２ウェルに設けられ、第２容量電極を有する第２ＭＩＳキャパシタとを備え、ゲート電極と、第１容量電極と、第２容量電極とが電気的に接続されてフローティングゲートを構成し、第２ＭＩＳキャパシタにおいて、容量電極として機能する第２ウェルと、第２ウェル上に位置する部分の第２容量電極とが対向してキャパシタ領域を構成し、第２容量電極は、キャパシタ領域が複数の分割キャパシタ領域に分割されると共に、個々の分割キャパシタ領域の面積が変動したとしても複数の分割キャパシタ領域の総面積は略一定となるような平面形状及び配置を有する。
【００２２】
第２ＭＩＳキャパシタにおけるキャパシタ領域が複数の分割キャパシタ領域からなる場合にも、消去時間は、キャパシタ領域の総面積に依存する。そこで、第２ウェルに対して第２容量電極の位置ずれが生じた際にも、個々の分割キャパシタ領域の面積における変動が互いに相殺され、キャパシタ領域の総面積については略同一となるように、第２ウェル及び第２容量電極の平面形状及び配置を設定する。これにより、第２容量電極の位置ずれに起因する消去時間のばらつきを抑制することができる。
【００２３】
尚、第２容量電極は、第２ウェルに対する位置ずれによる複数の分割キャパシタ領域のうちの一部の分割キャパシタ領域における面積の減少量が、複数の分割キャパシタ領域のうちの他の分割キャパシタ領域における面積の増加量に対応するような平面形状及び配置を有していても良い。
【００２４】
このようにすると、個々の分割キャパシタ領域の面積のばらつきは相殺され、キャパシタ領域の総面積については略同一となる。
【００２５】
また、第２ＭＩＳキャパシタにおいて、第２容量電極の２つの部分が、第２ウェルの対向する端部から第２ウェル上に互いに反対の向きに延伸して配置され、それぞれ分割キャパシタ領域を構成していても良い。
【００２６】
このようにすると、第２容量電極の２つの部分が延びる方向の位置ずれによって、その一方が構成する分割キャパシタ領域の面積が増加したとき、他方が構成する分割キャパシタ領域の面積は同じだけ減少することになる。この結果、キャパシタ領域の総面積は一定に保たれる。
【００２７】
また、第２容量電極の２つの部分は、第２ウェルを挟んで両側から、それぞれ第２ウェルの内側に向かって延伸して配置されていても良い。
【００２８】
このように、第２容量電極が２つの部分に分岐し、第２ウェルを外側から挟むような平面構成にしても良い。
【００２９】
また、第２ウェルの平面形状は、少なくとも２つの突き出し部を有し、第２容量電極の２つの部分は、第２ウェルの突き出し部同士に挟まれた領域から、それぞれの突き出し部上に延伸して配置されていても良い。
【００３０】
このように、第２ウェルが凹型多角形等の平面形状を有しており、突き出し部が第２容量電極を外側から挟むような平面構成としても良い。
【００３１】
また、第２ウェルは、互いに独立し且つ配線により電気的に接続された２つの分割ウェルを含み、第２容量電極の２つの部分は、２つの分割ウェル同士に挟まれた領域から、それぞれの分割ウェル上に延伸して配置されていても良い。
【００３２】
第２ウェルが第２容量電極を外側から挟む平面構成は、このようにして実現することもできる。
【００３３】
また、第２容量電極における２つの部分とそれぞれ交わる端部同士は平行であっても良い。
【００３４】
このようにすると、端部に沿う方向に関して第２容量電極の位置ずれが生じたとしても、キャパシタ領域の面積にはばらつきが生じないようになる。
【００３５】
また、第２容量電極は、平面形状の一部に矩形部を有し、矩形部の４つの角部においてそれぞれ第２ウェルと対向する分割キャパシタ領域を構成していても良い。
【００３６】
このような構成とすることによっても、第２容量電極の位置ずれに起因するキャパシタ領域の総面積のばらつきを抑制することができる。
【００３７】
また、第１ＭＩＳキャパシタの第１容量電極が制御ゲートであり、第２ＭＩＳキャパシタの第２容量電極が消去ゲートであっても良い。
【００３８】
このような構成によっても、不揮発性半導体記憶装置として機能することができる。
【００３９】
また、第２ＭＩＳキャパシタにおいて、キャパシタ領域の総面積は、第２ウェルの最小加工寸法と、第２容量電極の最小加工寸法との積よりも小さくても良い。
【発明の効果】
【００４０】
以上に説明した不揮発性半導体記憶装置によると、製造工程における位置合わせずれ等の影響による消去速度の変動を抑制することができ、特性が安定した不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００４１】
【図１】図１（ａ）及び（ｂ）は、本開示の第１の実施形態における例示的不揮発性半導体記憶装置の模式的な平面図及び断面図である。
【図２】図２（ａ）及び（ｂ）は本開示の第１の実施形態における不揮発性半導体記憶装置の書込み動作及び消去動作を説明する図である。
【図３】図３（ａ）は本開示の第１の実施形態における例示的不揮発性半導体記憶装置の一部を拡大して示す平面図、図３（ｂ）は当該不揮発性半導体記憶装置における消去時間のばらつきについて示す概念図である。
【図４】図４（ａ）は、比較例の不揮発性半導体記憶装置の一部を拡大して示す平面図、図４（ｂ）は当該不揮発性半導体記憶装置における消去時間のばらつきについて示す概念図である。
【図５】図５は、本開示の第２の実施形態における例示的不揮発性半導体記憶装置の模式的な平面図である。
【図６】図６は、本開示の第２の実施形態における例示的不揮発性半導体記憶装置の一部を拡大して示す平面図である。
【図７】図７は、本開示の第３の実施形態における例示的不揮発性半導体記憶装置の模式的な平面図である。
【図８】図８は、本開示の第３の実施形態における例示的不揮発性半導体記憶装置の一部を拡大して示す平面図である。
【図９】図９は、技術的背景としての不揮発性半導体記憶装置の模式的な平面図及び断面図である。
【発明を実施するための形態】
【００４２】
以下、本開示の各実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。尚、図面は、理解しやすくするためにそれぞれの構成要素を主体に模式的に示しており、細かな形状、寸法等については必ずしも正確ではない。
【００４３】
（第１の実施形態）
第１の実施形態に係る不揮発性半導体記憶装置について説明する。図１（ａ）は本実施形態の例示的不揮発性半導体記憶装置５０の模式的な平面図であり、そのIb-Ib'線による模式的な断面図が図１（ｂ）に示されている。
【００４４】
図１（ａ）及び（ｂ）に示すように、Ｐ型シリコン基板１は表面部が素子分離領域２２により区画され、Ｐ型ウェル２と、第１のＮ型ウェル３と、第２のＮ型ウェル４とが形成されている。但し、図１（ａ）において、素子分離領域２２は示していない。
【００４５】
Ｐ型ウェル２中には、読み取り用ＮＭＯＳＦＥＴ５が形成されている。読み取り用ＮＭＯＳＦＥＴ５は、Ｐ型ウェル２上にゲート絶縁膜７を介して形成されたゲート電極６ｂ（フローティングゲート６の一部）と、ゲート電極６ｂの両側に形成されたソース不純物層８ａ及びドレイン不純物層８ｂとを含む。更に、Ｐ型ウェル２に対するコンタクト９が形成されている（図１（ａ）を参照）。但し、Ｐ型ウェル２については必須ではなく、素子分離領域２２に区画されたＰ型シリコン基板１の表面部に読み取り用ＮＭＯＳＦＥＴ５が形成されているのであっても良い。
【００４６】
また、第１のＮ型ウェル３中（表面部）には制御ゲート活性領域１１が素子分離領域２２によって画定され、その上にゲート絶縁膜１０（容量絶縁膜）を介して形成された容量電極６ｃ（フローティングゲート６の一部）と容量結合している。つまり、フローティングゲート６の一部と、制御ゲート活性領域１１の一部とがそれぞれ容量電極として機能している。制御ゲート活性領域１１中には、容量電極６ｃに隣接してＰ型ソース不純物層１２が形成されている。つまり、Ｐ型ソース不純物層１２は、主に、制御ゲート活性領域１１内で且つ容量電極６ｃの直下を外れる配置になっている。制御ゲート活性領域１１には更にＮ型ウェルコンタクト層１３が形成され、Ｐ型ソース不純物層１２とＮ型ウェルコンタクト層１３とが電気的に接続されて、制御ゲート端子１４を構成している。以上のように、制御ゲートキャパシタ１５が構成されている。
【００４７】
また、第２のＮ型ウェル４中（表面部）には消去ゲート活性領域１７が素子分離領域２２によって画定され、その上にゲート絶縁膜１６（容量絶縁膜）を介して形成された容量電極６ａ（フローティングゲート６の一部）と容量結合している。つまり、フローティングゲート６の一部と、消去ゲート活性領域１７の一部とがそれぞれ容量電極として機能している。ここで、図１（ａ）に示す通り、不揮発性半導体記憶装置５０において、容量電極６ａは読み取り用ＮＭＯＳＦＥＴ５から第２のＮ型ウェル４に向かって延伸したところで２つに分岐している。更に、消去ゲート活性領域１７を両側から（図１（ａ）においては上下から）挟むように、相対する２方向から消去ゲート活性領域１７上に延伸して設けられている。この結果、消去ゲート活性領域１７と容量電極６ａとが重なる部分であるキャパシタ領域は、消去ゲート活性領域１７の向かい合う端部からそれぞれ消去ゲート活性領域１７の内側に向かって直線状に延伸した領域の合計となる。このようなキャパシタ領域の総面積は、制御ゲートキャパシタ１５における制御ゲート活性領域１１と容量電極６ｃとの重なり部分の面積よりも小さくなっている。
【００４８】
消去ゲート活性領域１７内には、容量電極６ａに隣接して、Ｐ型ソース不純物層１８が形成されている。つまり、Ｐ型ソース不純物層１８は、主に、消去ゲート活性領域１７内で且つ容量電極６ａの直下を外れる配置になっている。消去ゲート活性領域１７には更にＮ型ウェルコンタクト層１９が形成され、Ｐ型ソース不純物層１８とＮ型ウェルコンタクト層１９とが電気的に接続されて、消去ゲート端子２０を構成している。第２のＮ型ウェル４のうち、素子分離領域２２に区画された範囲の全体が消去ゲート活性領域１７であり、その表面部のうちフローティングゲート６以外の部分にＰ型ソース不純物層１８とＮ型ウェルコンタクト層１９が形成されていることになる。以上のように、消去ゲートキャパシタ２１が構成されている。
【００４９】
次に、不揮発性半導体記憶装置５０の動作について説明する。
【００５０】
まず、書込み動作について図２（ａ）を参照して説明する。書込み動作の際には、初めに、Ｐ型シリコン基板１を接地電位とし、消去ゲート端子２０を浮遊状態にする。次に、制御ゲート端子１４に正の高電圧を印加すると、容量結合によってフローティングゲート６が接地電位に対して正電位となる。この結果、読み取り用ＮＭＯＳＦＥＴ５においてゲート絶縁膜７にトンネル電流が流れ、電子がフローティングゲート６に注入される。このとき、フローティングゲート６に蓄積される電子の量が多いほど、制御ゲート端子１４から見た読み取り用ＮＭＯＳＦＥＴ５の閾値電圧が高くなる。このようにして、書込みが行なわれる。
【００５１】
次に、消去動作について図２（ｂ）を参照して説明する。ここでは、Ｐ型シリコン基板１及び制御ゲート端子１４を接地電位とし、消去ゲート端子２０に正の高電圧を印加する。このようにすると、電子の蓄積されたフローティングゲート６と第２のＮ型ウェル４の表面との間に電圧が印加され、これらの間に挟まれたゲート絶縁膜１６にトンネル電流が流れて、フローティングゲート６から電子が引き抜かれる。この消去動作により、制御ゲート端子１４から見た読み取り用ＮＭＯＳＦＥＴ５の閾値電圧が低くなる。このようにして消去が行なわれる。
【００５２】
次に、本実施形態の不揮発性半導体記憶装置５０の特徴の一つである消去ゲート活性領域１７と容量電極６ａとの重なり部分に関して、図３を参照して説明する。
【００５３】
図３（ａ）は、図１（ａ）における消去ゲート活性領域１７と、フローティングゲート６の一部である容量電極６ａとの重なり部分周辺を拡大して示す平面図である。容量電極６ａは、２つに分岐して消去ゲート活性領域１７上に両側（図では上下から）から延伸され、それぞれ幅Ｗ、突き出し量Ｅ／２に設定された重なり部分３１ａ及び３１ｂ（分割キャパシタ領域）を構成している。消去動作時にトンネル電流が流れるキャパシタ領域の面積は、重なり部分３１ａ及び３１ｂの合計面積［Ｗ×Ｅ］となる。
【００５４】
重なり部分３１ａ及び３１ｂは、消去ゲート活性領域１７への突き出し方向と垂直な方向に関し、消去ゲート活性領域１７の端部からそれぞれ距離Ｄ１及びＤ２だけ離れている。距離Ｄ１及びＤ２は、消去ゲート活性領域１７と容量電極６ａとの相対的な位置合わせの精度を考慮して十分大きく設定する。例えば、５０ｎｍとする。
【００５５】
幅Ｗは、不揮発性半導体記憶装置５０の製造プロセスにおけるゲートの最小加工寸法とすることができ、例えば１００ｎｍとすることができる。また、突き出し量Ｅ／２は、例えば、２５ｎｍである。このように、突き出し量の２倍であるＥの値を、このプロセスにおける最小加工寸法よりも小さく設定したとしても、以下に説明する通り、必要な重なり部分の面積を確保できる。
【００５６】
この結果、重なり部分３１ａ及び３１ｂの合計面積［Ｗ×Ｅ］は、容量電極６ａ及び消去ゲート活性領域１７それぞれの最小加工寸法を乗じた面積の値よりも小さくすることができる。最小加工寸法を乗じた面積の値は、いずれも最小加工幅である消去ゲート活性領域と容量電極とを交差させてキャパシタ領域を構成した場合の面積に相当する。この面積よりも最適なキャパシタ領域の面積の方が小さい場合についても、本実施形態の方法により対応できる。
【００５７】
図３（ａ）において、容量電極６ａが消去ゲート活性領域１７に対して相対的に上下方向にずれたとする。このような場合、重なり部分３１ａと重なり部分３１ｂとの面積の増減は相殺され、どちらかの重なりが無くならない限り（つまり、分岐した容量電極６ａの一方が消去ゲート活性領域１７上から外れてしまうほどずれが大きくならない限り）、両者の合計面積は同一に維持される。例えば、容量電極６ａが図３において上方向にずれた場合、図中の上側の重なり部分３１ａの面積は小さくなるが、同じだけ図中の下側の重なり部分３１ｂの面積が大きくなるので、合計の面積は変化しない。
【００５８】
このように、不揮発性半導体記憶装置５０において、消去ゲート活性領域１７に対する容量電極６ａの位置合わせずれは、重なり部分３１ａ及び３１ｂの合計面積（トンネル電流が流れるキャパシタ領域の面積）にはほとんど影響しない。よって、キャパシタ領域の面積のばらつきは、ほぼ容量電極６ａの幅Ｗに関わる加工精度のばらつき（これは、位置合わせのばらつきよりも小さい）のみによって決定されることになり、非常に小さな値となる。
【００５９】
図３（ｂ）は、本実施形態の不揮発性半導体記憶装置５０において、消去に要する時間（消去時間）と、トンネル電流が流れる領域の面積との関係を表す概念図である。
【００６０】
解決手段においても説明した通り、消去動作時にトンネル電流が流れる重なり部分３１ａ及び３１ｂの面積について、消去時間を最小にするような値が存在する。つまり、消去時間を最小にする面積よりも重なり部分の面積が大きい場合、容量結合比により、消去ゲートキャパシタ２１におけるゲート絶縁膜１６（容量絶縁膜）に印加される電圧が小さくなるので、消去時間が長くなる。これに対し、消去時間を最小にする面積よりも重なり部分の面積が小さい場合、面積減少により電流量が減少するので消去時間が長くなる。
【００６１】
しかしながら、本実施形態の不揮発性半導体記憶装置５０において、図３（ａ）により説明した理由から、重なり部分３１ａ及び３１ｂの合計面積のばらつきは極めて小さいので、消去時間のばらつきについても極めて小さくなる。
【００６２】
図４（ａ）には、比較例として、図９（ａ）及び（ｂ）に示す背景技術の不揮発性半導体記憶装置１００と同様のフローティングゲート１０６及び消去ゲート活性領域１１７の重なり部分周辺を示す。図４（ａ）の場合、フローティングゲート１０６の端部が、消去ゲート活性領域１１７上に延伸されて重なり部分１３１を構成している。重なり部分１３１は、幅Ｗ、突き出し量Ｅ、よって面積［Ｗ×Ｅ］に設定されている。
【００６３】
この場合、フローティングゲート１０６の消去ゲート活性領域１１７に対する位置合わせが図４（ａ）における左右方向にずれたとすると、重なり部分１３１の面積は位置合わせずれの量に応じてばらつくことになる。つまり、フローティングゲート１０６の加工精度及び位置合わせの精度が共に重なり部分１３１の面積のばらつきに影響し、本実施形態の不揮発性半導体記憶装置５０に比べて大きくなる。この結果、図４（ｂ）に示す通り、消去動作時にトンネル電流の流れる面積のばらつきが大きいので、消去時間のばらつきも大きくなっている。
【００６４】
以上の通り、トンネル電流の流れるキャパシタ領域の面積と消去時間との関係は同じであっても、本実施形態の不揮発性半導体記憶装置５０によると、キャパシタ領域（重なり部分３１ａ及び３１ｂの合計面積）のばらつきが小さくなるので、消去時間のばらつきも小さくなる。
【００６５】
尚、容量電極６ａが図３（ａ）における左右方向のずれについては、消去ゲート活性領域１７における容量電極６ａと交わる端部同士が平行であれば、重なり部分３１ａ及び３１ｂの面積は変動しない。但し、図３（ａ）における距離Ｄ１及びＤ２は十分に大きく、左右方向の位置ずれによって容量電極６ａが消去ゲート活性領域１７上を外れることが無い場合を考えている。
【００６６】
また、以上では、２つの重なり部分３１ａ及び３１ｂが向き合う方向として、図１（ａ）における上下方向（読み取り用ＮＭＯＳＦＥＴ５におけるゲート長方向）を考えた。しかしながら、これには限定されない。例えば、容量電極６ａの平面形状及び消去ゲート活性領域１７に対する位置関係を９０度回転させるように変えて、図１（ａ）における左右方向（読み取り用ＮＭＯＳＦＥＴ５においてフローティングゲート６が延びる方向）に２つの重なり部分３１ａ及び３１ｂが向き合うようにしても良い。この場合、左右方向の位置合わせずれによる重なり部分の面積のばらつきが相殺されることになる。
【００６７】
また、図３（ａ）に示すように、重なり部分３１ａ及び３１ｂと消去ゲート活性領域１７との距離Ｄ１及びＤ２は同一に設定されているが、このことは必須ではない。例えば、消去ゲート活性領域１７が長方形状であり、重なり部分３１ａと重なり部分３１ｂとが図３（ａ）の左右方向にずれて配置されているのであっても良い。
【００６８】
更に、容量電極６ａの平面形状は、消去ゲート活性領域１７との個々の重なり部分について、位置ずれによる面積の変動が互いに相殺されるような関係を維持している限り、どのような構成であっても良い。
【００６９】
また、読み取り用ＮＭＯＳＦＥＴ５、制御ゲートキャパシタ１５及び消去ゲートキャパシタ２１の配置、制御ゲートキャパシタ１５においてフローティングゲート６（容量電極６ｃ）が３つに分岐した平面形状を有する点等について、いずれも例示するものであり、この内容に限定されることはない。
【００７０】
また、一体に形成されたフローティングゲート６のうち、第２のＮ型ウェル４、Ｐ型ウェル２及び第１のＮ型ウェル３上の部分がそれぞれ順に容量電極６ａ、ゲート電極６ｂ及び容量電極６ｃであるものとして説明したが、これには限定されない。容量電極６ａ、ゲート電極６ｂ及び容量電極６ｃが個別に形成され、配線等によって電気的に接続されている構成であっても良い。
【００７１】
（第２の実施形態）
以下、第２の実施形態に係る不揮発性半導体記憶装置について説明する。図５は、本実施形態の例示的不揮発性半導体記憶装置５０ａの模式的な平面図である。図５において、第１の実施形態の不揮発性半導体記憶装置５０と同様の構成要素については図１（ａ）及び（ｂ）と同じ符号を用い、以下には相違点について詳しく説明する。また、図５におけるIb-Ib'線による断面は、図１（ｂ）に模式的に示す不揮発性半導体記憶装置５０の断面と同様である。
【００７２】
図１（ａ）に示す第１の実施形態の不揮発性半導体記憶装置５０の場合、消去ゲート活性領域１７は長方形状である。また、容量電極６ａの２つに分岐した部分が、消去ゲート活性領域１７上に両側から挟むように延伸して設けられている。
【００７３】
これに対し、本実施形態の不揮発性半導体記憶装置５０ａの場合、図５に示すように、消去ゲート活性領域１７の平面形状は少なくとも２つの突き出し領域１７ａを備える凹型多角形であって、その間に挟まれた領域として凹部が形成されている。また、容量電極６ａは２つに分岐しており、突き出し領域１７ａに挟まれた領域の側からそれぞれ反対方向に延び、突き出し領域１７ａ上に延伸して配置されている。
【００７４】
このような容量電極６ａ及び消去ゲート活性領域１７の平面形状及び配置について、これらの重なり部分周辺を拡大して示す平面図である図６を参照して更に説明する。
【００７５】
フローティングゲート６の一部である容量電極６ａは、互いに反対方向に２つに分岐し、それぞれ消去ゲート活性領域１７の突き出し領域１７ａ上に延伸されている。これにより、それぞれ幅Ｗ、突き出し量Ｅ／２に設定された重なり部分３１ａ及び３１ｂ（分割キャパシタ領域）を構成している。この結果、消去動作時にトンネル電流の流れるキャパシタ領域の面積は、重なり部分３１ａ及び３１ｂの合計面積［Ｗ×Ｅ］となる。
【００７６】
重なり部分３１ａ及び３１ｂは、消去ゲート活性領域１７への突き出し方向と垂直な方向に関し、消去ゲート活性領域１７の端部からそれぞれ距離Ｄ１及びＤ２だけ離れている。また、容量電極６ａは、消去ゲート活性領域１７の平面形状における凹部の底を構成する辺１７ｂから距離Ｄ３だけ離れている。距離Ｄ１、Ｄ２及びＤ３は、消去ゲート活性領域１７と容量電極６ａとの相対的な位置合わせの精度を考慮して十分大きく設定する。例えば、いずれも５０ｎｍとする。
【００７７】
幅Ｗは、不揮発性半導体記憶装置５０の製造プロセスにおけるゲートの最小加工寸法とすることができ、例えば１００ｎｍとすることができる。また、突き出し量Ｅ／２は、例えば、２５ｎｍである。このように、突き出し量の２倍であるＥの値を、このプロセスにおける最小加工寸法よりも小さくすることができる。この結果、重なり部分３１ａ及び３１ｂの合計面積［Ｗ×Ｅ］は、容量電極６ａ及び消去ゲート活性領域１７それぞれの最小加工寸法を乗じた面積の値よりも小さくすることができる。
【００７８】
図６において、容量電極６ａが消去ゲート活性領域１７に対して相対的に上下方向にずれたとする。このような場合、重なり部分３１ａと重なり部分３１ｂとの面積の増減は相殺され、どちらかの重なりが無くならない限り（つまり、分岐した容量電極６ａの一方が消去ゲート活性領域１７上から外れてしまうほどずれが大きくならない限り）、両者の合計面積は同一に維持される。例えば、容量電極６ａが図６において上方向にずれた場合、図中の下側の重なり部分３１ｂの面積は小さくなるが、同じだけ上側の重なり部分３１ａの面積が大きくなるので、合計の面積は変化しない。
【００７９】
このように、不揮発性半導体記憶装置５０ａにおいて、消去ゲート活性領域１７に対する容量電極６ａの位置合わせずれは、重なり部分３１ａ及び３１ｂの合計面積（トンネル電流が流れるキャパシタ領域の面積）にはほとんど影響しない。よって、キャパシタ領域の面積のばらつきは、ほぼ容量電極６ａの幅Ｗに関わる加工精度のばらつき（位置合わせのばらつきよりも小さい）のみによって決定されることになり、非常に小さな値となる。
【００８０】
以上のことから、本実施形態の不揮発性半導体記憶装置５０ａについても、消去時間をキャパシタ領域の面積に対して示すと図４（ｂ）と同様になる。つまり、キャパシタ領域の面積のばらつきが極めて小さいので、消去時間のばらつきについても極めて小さくなる。
【００８１】
尚、容量電極６ａの図５、図６における左右方向に関するずれについては、消去ゲート活性領域１７におけるフローティングゲート６と交わる端部同士が平行であれば、重なり部分３１ａ及び３１ｂの面積に影響しない。但し、図６における距離Ｄ１、Ｄ２及びＤ３は十分に大きく、左右方向の位置ずれによって容量電極６ａが消去ゲート活性領域１７上を外れることが無い場合を考えている。
【００８２】
尚、以上では、消去ゲート活性領域１７の平面形状について、突き出し領域１７ａを有する単一の凹型多角形とした。しかしながら、これには限らない。例えば、互いに独立した矩形状（長方形状）の消去ゲート活性領域１７が並んで形成され、配線によって電気的に接続されている構成であっても良い。この場合、並んだ消去ゲート活性領域１７の間に挟まれた領域から、それぞれ容量電極６ａの一部分ずつが反対方向に延伸して配置されるようにすれば良い。
【００８３】
また、以上では、２つの重なり部分３１ａ及び３１ｂが図５の上下方向に並んでいる場合を考えているが、これには限定されない。容量電極６ａの平面形状及び消去ゲート活性領域１７に対する位置関係を９０度回転させるように変えて、図５における左右方向に２つの重なり部分３１ａ及び３１ｂが向き合うようにしても良い。この場合、左右方向の位置合わせずれによる重なり部分の面積のばらつきが相殺されることになる。
【００８４】
また、図６に示すように、重なり部分３１ａ及び３１ｂと消去ゲート活性領域１７との距離Ｄ１及びＤ２は同一に設定されているが、このことは必須ではない。例えば、重なり部分３１ａと重なり部分３１ｂとが図５、図６の左右方向にずれて配置されているのであっても良い。
【００８５】
更に、容量電極６ａの平面形状は、消去ゲート活性領域１７との個々の重なり部分について、位置ずれによる面積の変動が互いに相殺されるような関係を維持している限り、どのような構成であっても良い。
【００８６】
（第３の実施形態）
以下、第３の実施形態に係る不揮発性半導体記憶装置について説明する。図７は、本実施形態の例示的不揮発性半導体記憶装置５０ｂの模式的な平面図である。図７において、第１の実施形態の不揮発性半導体記憶装置５０と同様の構成要素については図１（ａ）及び（ｂ）と同じ符号を用い、以下には相違点について詳しく説明する。また、図７におけるIb-Ib'線による断面は、図１（ｂ）に模式的に示す不揮発性半導体記憶装置５０の断面と同様である。
【００８７】
本実施形態の不揮発性半導体記憶装置５０ｂの場合、消去ゲート活性領域１７の平面形状は凹型多角形であり、凹部を構成する２つの突き出し領域１７ａは、更にそれぞれ凹部を有することによって２つずつの突き出し領域を備えている。これらの４つの領域において、フローティングゲート６の一部である容量電極６ａと重なっている。このような容量電極６ａ及び消去ゲート活性領域１７の平面形状及び配置について、これらの重なり部分周辺を拡大して示す平面図である図８を参照して更に説明する。
【００８８】
図８に示すように、消去ゲート活性領域１７の平面形状における凹部の内側に向かって４つの領域が突き出している。また、容量電極６ａは長方形の平面形状に設けられ、その角部において、それぞれ消去ゲート活性領域１７における前記の４つの突き出し領域と重なることにより、重なり部分３２ａ、３２ｂ、３２ｃ及び３２ｄを構成している。尚、消去ゲート活性領域１７における容量電極６ａと交差する辺のうち、凹部を挟んで向かい合う辺同士はいずれも平行になっている。
【００８９】
重なり部分３２ａ〜３２ｄは、一辺がＦ、例えば２５ｎｍの正方形に設計されており、４つの重なり部分３２ａ〜３２ｄの合計面積は４Ｆ２  である。また、図８の構成において、容量電極６ａにおける重なり部分３２ａ〜３２ｄ以外の部分は、消去ゲート活性領域１７の凹部を構成する各辺からそれぞれ距離Ｄ４、Ｄ５及びＤ６離れている。距離Ｄ４、Ｄ５及びＤ６は、消去ゲート活性領域１７と容量電極６ａとの相対的な位置合わせの精度を考慮して、十分大きく設定されている。例えば、５０ｎｍとする。
【００９０】
また、重なり部分３２ａ〜３２ｄの合計面積は前記の通り４Ｆ２  であり、容量電極６ａ及び消去ゲート活性領域１７それぞれの最小加工寸法を乗じた面積の値よりも小さくすることができる。
【００９１】
図８において、何れかの方向に消去ゲート活性領域１７と容量電極６ａとの位置関係がずれた場合にも、重なり部分３２ａ〜３２ｄは、これらの面積の増減が互いに相殺され、いずれか一つの重なりが無くならない限り（容量電極６ａが消去ゲート活性領域１７の４つの突き出し領域上を外れるほどずれが大きくならない限り）、合計面積は同一に維持される。
【００９２】
このように、不揮発性半導体記憶装置５０ｂにおいて、消去ゲート活性領域１７に対する容量電極６ａの位置合わせずれは、重なり部分３２ａ〜３２ｄの合計面積（トンネル電流が流れるキャパシタ領域の面積）にはほとんど影響しない。よって、キャパシタ領域の面積のばらつきは、ほぼ容量電極６ａの加工精度のばらつき（位置合わせのばらつきよりも小さい）のみによって決定されることになり、非常に小さな値となる。
【００９３】
以上のことから、本実施形態の不揮発性半導体記憶装置５０ｂについても、消去時間をキャパシタ領域の面積に対して示すと図４（ｂ）と同様になる。つまり、キャパシタ領域の面積のばらつきが極めて小さいので、消去時間のばらつきについても極めて小さくなる。
【００９４】
尚、以上では、消去ゲート活性領域１７について、凹型多角形の平面形状を有するものとした。しかしながら、これには限らない。例えば、互いに独立した凹型多角形の消去ゲート活性領域１７が凹部を向かい合わせに配置され、配線によって電気的に接続されている構成であっても良い。
【００９５】
また、重なり部分３２ａ〜３２ｄについて、いずれも正方形であるものとしたが、長方形等であっても構わない。
【００９６】
また、以上では、消去ゲート活性領域１７と容量電極６ａとの距離Ｄ４〜Ｄ６は同一に設定されている。しかし、このことは必須ではなく、それぞれ異なっていても良い。
【００９７】
また、容量電極６ａの平面形状は、消去ゲート活性領域１７との個々の重なり部分について、位置ずれによる面積の変動が互いに相殺されるような関係を維持している限り、どのような構成であっても良い。
【００９８】
また、以上の各実施形態において、いずれもＭＯＳ構造のキャパシタ及びトランジスタを例示したが、ＭＩＳ構造のキャパシタ及びトランジスタであっても良い。
【産業上の利用可能性】
【００９９】
本開示の不揮発性半導体記憶装置は、製造工程中の位置合わせずれ等の影響による消去速度の変動がなく、特性が安定した不揮発性半導体記憶装置を実現することができるので、標準的なＣＭＯＳプロセスにより製造されるＬＳＩに混載可能な低コストの不揮発性半導体記憶装置においても有用である。
【符号の説明】
【０１００】
１                    Ｐ型シリコン基板
２                    Ｐ型ウェル
３                    第１のＮ型ウェル
４                    第２のＮ型ウェル
５                    読み取り用ＮＭＯＳＦＥＴ
６                    フローティングゲート
６ａ                  容量電極
６ｂ                  ゲート電極
６ｃ                  容量電極
７                    ゲート絶縁膜
８ａ                  ソース不純物層
８ｂ                  ドレイン不純物層
９                    コンタクト
１０                    ゲート絶縁膜
１１                    制御ゲート活性領域
１２                    Ｐ型ソース不純物層
１３                    Ｎ型ウェルコンタクト層
１４                    制御ゲート端子
１５                    制御ゲートキャパシタ
１６                    ゲート絶縁膜
１７                    消去ゲート活性領域
１７ａ                  突き出し領域
１７ｂ                  辺
１８                    Ｐ型ソース不純物層
１９                    Ｎ型ウェルコンタクト層
２０                    消去ゲート端子
２１                    消去ゲートキャパシタ
２２                    素子分離領域
３１ａ、３１ｂ          重なり部分（分割キャパシタ領域）
３２ａ、３２ｂ、３２ｃ、３２ｄ      重なり部分（分割キャパシタ領域）
５０、５０ａ、５０ｂ                不揮発性半導体記憶装置
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６  距離
【図１】
2011187870.tif 000003
【図２】
2011187870.tif 000004
【図３】
2011187870.tif 000005
【図４】
2011187870.tif 000006
【図５】
2011187870.tif 000007
【図６】
2011187870.tif 000008
【図７】
2011187870.tif 000009
【図８】
2011187870.tif 000010
【図９】
2011187870.tif 000011