(57)【要約】      （修正有）【課題】複数の直列2次電池の出力電圧変動を監視、保護する。【解決手段】送信回路側には、送信回路からゲートに入力されるロー信号でオンする送信側ＰＭＯＳＴｒ５と、ゲートが送信側ＰＭＯＳＴｒ５のゲートにドレインが送信側ＰＭＯＳＴｒ５のドレインに接続され、ソースが接地（VSS1）され、送信回路からゲートに入力されるハイ信号でオンする送信側ＮＭＯＳＴｒ６と、この送信側ＮＭＯＳＴｒ６およびＰＭＯＳＴｒ５のドレインに接続された送信端子Doutとを設け、受信回路側には、送信端子Doutに接続された受信端子CTLDと、ゲートが受信端子CTLDにドレインが基準電圧Vctlに接続され、ソースが接地（VSS2）された受信側ＮＭＯＳＴｒ４と、この受信側ＮＭＯＳＴｒ４と基準電圧Vctlとの間に接続された抵抗３と、この抵抗３と受信側ＮＭＯＳＴｒ４間に接続された出力端子Vout1とを設ける。【選択図】図１
2011199981.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路から出力された信号を第２の回路に伝達する信号送受信制御回路であって、
上記第１の回路側には、
上記第１の回路からゲートに入力されるロー信号でオンする第１のＭＯＳトランジスタと、
ゲートが上記第１のＭＯＳトランジスタのゲートに、ドレインが上記第１のＭＯＳトランジスタのドレインに接続され、ソースが接地され、上記第１の回路からゲートに入力されるハイ信号でオンする第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタおよび上記ＰＭＯＳトランジスタのドレインに接続された送信端子とを設け、
上記第２の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続され、ソースが接地された第３のＭＯＳトランジスタと、
該第３のＭＯＳトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第３のＭＯＳトランジスタ間に接続された出力端子とを設ける
ことを特徴とする信号送受信制御回路。
【請求項２】
第１の回路から出力された信号を第２の回路に伝達する信号送受信制御回路であって、
上記第１の回路側には、
上記第１の回路からゲートに入力されるロー信号でオンする第１のＭＯＳトランジスタと、
ゲートが上記第１のＭＯＳトランジスタのゲートに、ドレインが上記第１のＭＯＳトランジスタのドレインに接続され、ソースが接地され、上記第１の回路からゲートに入力されるハイ信号でオンする第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタおよび上記第１のＭＯＳトランジスタのドレインに接続された送信端子とを設け、
上記第２の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続された第３のＭＯＳトランジスタと、
該第３のＭＯＳトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第３のＭＯＳトランジスタ間に接続された出力端子とを設ける
ことを特徴とする信号送受信制御回路。
【請求項３】
第１の回路から出力された信号を第２の回路に伝達する信号送受信制御回路であって、
上記第１の回路側には、
上記第１の回路からゲートに入力されるロー信号でオンする第１のＭＯＳトランジスタと、
ゲートが上記第１のＭＯＳトランジスタのゲートに、ドレインが上記第１のＭＯＳトランジスタのドレインに接続され、ソースが接地され、上記第１の回路からゲートに入力されるハイ信号でオンする第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタおよび上記ＰＭＯＳトランジスタのドレインに接続された送信端子とを設け、
上記第２の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続され、ソースが接地された第３のＭＯＳトランジスタと、
該第３のＭＯＳトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第３のＭＯＳトランジスタ間に接続された出力端子と、
ゲートが上記受信端子に、ソースが上記基準電圧源に接続され、ドレインが接地された第４のＭＯＳトランジスタと、
該第４のＭＯＳトランジスタと上記接地間に接続された外部入力用抵抗手段と、
該外部入力用抵抗手段と上記第４のＭＯＳトランジスタ間に接続された外部入力用出力端子とを設ける
ことを特徴とする信号送受信制御回路。
【請求項４】
第１の回路から出力された信号を第２の回路に伝達する信号送受信制御回路であって、
上記第１の回路側には、
上記第１の回路からゲートに入力されるロー信号でオンする第１のＭＯＳトランジスタと、
ゲートが上記第１のＭＯＳトランジスタのゲートに、ドレインが上記第１のＭＯＳトランジスタのドレインに接続され、ソースが接地され、上記第１の回路からゲートに入力されるハイ信号でオンする第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタおよび上記第１のＭＯＳトランジスタのドレインに接続された送信端子とを設け、
上記第２の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続された第３のＭＯＳトランジスタと、
該第３のＭＯＳトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第３のＭＯＳトランジスタ間に接続された出力端子と、
ゲートが上記第１のＭＯＳトランジスタのゲートに、ドレインが上記第１のＭＯＳトランジスタのドレインに接続され、ソースが上記第２の回路の電圧源に接続された第４のＭＯＳトランジスタと、
該第４のＭＯＳトランジスタと上記電圧源との間に接続された外部入力用抵抗手段と、
該外部入力用抵抗手段と上記第４のＭＯＳトランジスタ間に接続された外部入力用出力端子とを設ける
ことを特徴とする信号送受信制御回路。
【請求項５】
第１の回路から出力された信号を第２の回路に伝達する信号送受信制御回路であって、
上記第１の回路側には、
ソースが接地され、上記第１の回路からゲートに入力されるハイ信号でオンする第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインに接続された送信端子とを設け、
上記第２の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続され、ソースが接地された第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第２のＭＯＳトランジスタ間に接続された出力端子と、
上記受信端子と上記基準電圧源との間に接続された外部入力用抵抗手段とを設ける
ことを特徴とする信号送受信制御回路。
【請求項６】
第１の回路から出力された信号を第２の回路に伝達する信号送受信制御回路であって、
上記第１の回路側には、
上記第１の回路からゲートに入力されるロー信号でオンする第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインに接続された送信端子とを設け、
上記第２の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続された第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第２のＭＯＳトランジスタ間に接続された出力端子と、
上記受信端子と上記基準電圧源との間に接続された外部入力用抵抗手段とを設ける
ことを特徴とする信号送受信制御回路。
【請求項７】
第１の回路から出力された信号を第２の回路に伝達する信号送受信制御回路であって、
上記第１の回路側には、
ソースが接地され、上記第１の回路からゲートに入力されるハイ信号でオンする第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインに接続された送信端子とを設け、
上記第２の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続され、ソースが接地された第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第２のＭＯＳトランジスタ間に接続された出力端子とを設け、
上記第１の回路側に設けた上記送信端子に外付けプルアップ抵抗手段を接続する
ことを特徴とする信号送受信制御回路。
【請求項８】
第１の回路から出力された信号を第２の回路に伝達する信号送受信制御回路であって、
上記第１の回路側には、
上記第１の回路からゲートに入力されるロー信号でオンする第１のＭＯＳトランジスタと、
該第１のＭＯＳトランジスタのドレインに接続された送信端子とを設け、
上記第２の回路側には、
上記送信端子に接続された受信端子と、
ゲートが上記受信端子に、ドレインが基準電圧源に接続された第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタと上記基準電圧源との間に接続された抵抗手段と、
該抵抗手段と上記第２のＭＯＳトランジスタ間に接続された出力端子とを設け、
上記第１の回路側に設けた上記送信端子に外付けプルダウン抵抗手段を接続する
ことを特徴とする信号送受信制御回路。
【請求項９】
請求項１から請求項８のいずれかに記載の信号送受信制御回路であって、
上記抵抗手段は、
ＮＭＯＳトランジスタもしくはＰＭＯＳトランジスタからなる
ことを特徴とする信号送受信制御回路。
【請求項１０】
複数の２次電池を直列接続してなる電池パック（セルパック）を過充電や過放電などから保護する２次電池保護回路であって、
それぞれ複数電池からなる各ブロックにおける複数電池の出力電圧変動を監視し、それぞれの検出結果端子をカスケード接続して出力する複数の保護回路を具備すると共に、
該複数の保護回路間の検出結果信号の送受信用に、請求項１から請求項９のいずれかに記載の信号送受信制御回路を設けることを特徴とする２次電池保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの半導体装置間での信号の送受信制御を行う技術に係り、特に、複数の２次電池を直列接続してなる電池パック（セルパック）を過充電や過放電などから保護する２次電池保護回路に設けられ、それぞれ複数電池からなる各ブロックにおける複数電池の出力電圧変動を監視する各保護ＩＣ間での信号の送受信を効率的に行うのに好適な技術に関するものである。
【背景技術】
【０００２】
近年、急激に需要が伸びている携帯型電子機器には、その電源として二次電池（バッテリ、セル）が用いられている。二次電池のなかでも、リチウムイオン二次電池は、軽量で高エネルギー密度を有することから主流となっている。二次電池は、過充電、過放電などにより劣化することから、過充電や過放電から二次電池を保護する保護回路が用いられている。リチウムイオン二次電池は、特に過充電や過放電に弱いため、多くの場合に保護回路を備えることが必須となる。
【０００３】
携帯型電子機器のなかでも、ノートパソコンなどには、複数の電池を直列接続したモジュールを並列接続した電池パックが用いられている。電池パックにリチウムイオン二次電池を用いる場合には、直列接続された全ての電池を保護回路で監視する必要がある。
【０００４】
例えば、特許文献１（特開２０００−３５４３３５号公報）には、直列接続された複数の電池の各々に保護回路を並列に接続して、過充電や過放電から電池を保護する技術が記載されている。
【０００５】
しかし、この特許文献１に記載の技術によれば、全ての電池の保護回路からの出力を統合するためのフォトカプラやＦＥＴ（電界効果トランジスタ）が必要となる。従って、回路構造が煩雑になり、コストも高くなるという問題がある。
【０００６】
このような問題を解決し、いかなる個数の電池を直列接続した場合にも対応できる多直用の保護ＩＣを提供することを目的とした技術が、特許文献２（特許４０８０４０８号公報）に記載されている。
【０００７】
この特許文献２に記載の技術では、多直電池を複数電池からなる複数のブロックに分け、各ブロック毎に当該ブロックにおける複数電池の出力電圧変動を監視する保護ＩＣを設け、この保護ＩＣは、ブロック内の各電池の電圧を監視する検出回路と、この検出回路から出される信号を外部に出力する出力端子Ａと、別の保護ＩＣと接続するための接続端子Ｂ、および出力端子Ａと接続端子Ｂとの間を接続する出力回路を具備し、さらに、この出力回路は、電流源とトランジスタを有すると共に、検出回路の出力に応じて、出力端子Ａと接続端子Ｂとの間の電気的な状態を変化させる機能、ならびに、別の保護ＩＣから接続端子Ｂに入力された信号を出力端子Ａに伝達する機能を有し、そして、電流源は検出回路の出力によりオン・オフされ、電流源の電流出力は出力端子に直接伝達され、さらに、トランジスタのソースおよびドレインの一方が出力端子に、他方が接続端子に接続されて、各保護ＩＣの検出結果端子をカスケード接続する構成としている。これにより、最終端の保護ＩＣの出力を基に、全てのブロックにおける複数電池を対象とする過充電・過放電等の検出が可能となる。
【０００８】
しかし、この特許文献２の技術では、例えば、２つの電池セルを直列に繋げ２つの保護ＩＣで保護する場合、一方のセルのCout/Dout端子（充放電制御信号発信端子）から、CTLC/CTLD端子（充放電制御信号発信端子）へ信号を伝達する際に、最大で電池セル２つ分の電圧が内部の素子に印加されることから、その電圧に耐えうる高耐圧素子を使わなければならなくなり、プロセスコストやレイアウト面積の増大に繋がってしまうという問題がある。
【０００９】
このような、耐圧問題に対処する技術が、例えば、特許文献３（特開２００９−１７７３２号公報）や特許文献４（特開２００９−１９５１００号公報）において記載されているが、これらの技術により耐圧の問題をクリアしても、一方のセルのCout/Dout端子（充放電制御信号発信端子）から、CTLC/CTLD端子（充放電制御信号発信端子）へ電流が流れてしまう。
【００１０】
この電流を少なく抑えるためには、外付けの抵抗素子を使用するか、IC内部に高抵抗素子を配置することが必要となり、前者の外付けの抵抗素子を使用する場合には、部品のコスト増や実装面積増大につながり、後者のIC内部に高抵抗素子を配置する場合は、レイアウト面積の増大に繋がってしまう。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
解決しようとする問題点は、従来の技術では、高耐圧素子を使うことなく、かつ、保護回路間で電流を流すことなく複数の電池セルを保護する回路を実現することができない点である。
【００１２】
本発明の目的は、これら従来技術の課題を解決し、例えば、プロセスコストやレイアウト面積の増大、および、部品のコスト増や実装面積増大を抑えた２次電池保護回路を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の第１の回路から出力された信号を第２の回路に伝達する信号送受信制御回路では、信号送信側の第１の回路側に、第１の回路からゲートに入力されるロー信号でオンする送信側ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）と、ゲートが送信側ＰＭＯＳトランジスタのゲートに、ドレインが送信側ＰＭＯＳトランジスタのドレインに接続され、ソースが接地され、第１の回路からゲートに入力されるハイ信号でオンする送信側ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）と、この送信側ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのドレインに接続された送信端子とを設け、信号受信側の第２の回路側には、送信端子に接続された受信端子と、ゲートが受信端子にドレインが基準電圧源に接続され、ソースが接地された受信側ＮＭＯＳトランジスタ（第３のＭＯＳトランジスタ）と、この受信側ＮＭＯＳトランジスタと基準電圧源との間に接続された抵抗手段と、この抵抗手段と受信側ＮＭＯＳトランジスタ間に接続された出力端子とを設けた構成とする。あるいは、信号送信側の第１の回路側に、第１の回路からゲートに入力されるロー信号でオンする送信側ＰＭＯＳトランジスタ（第１のＭＯＳトランジスタ）と、ゲートが送信側ＰＭＯＳトランジスタのゲートに、ドレインが送信側ＰＭＯＳトランジスタのドレインに接続され、ソースが接地され、第１の回路からゲートに入力されるハイ信号でオンする送信側ＮＭＯＳトランジスタ（第２のＭＯＳトランジスタ）と、この送信側ＮＭＯＳトランジスタおよび送信側ＰＭＯＳトランジスタのドレインに接続された送信端子とを設け、信号受信側の第２の回路側には、送信端子に接続された受信端子と、ゲートが受信端子に、ドレインが基準電圧源に接続された受信側ＰＭＯＳトランジスタ（第３のＭＯＳトランジスタ）と、この受信側ＰＭＯＳトランジスタと基準電圧源との間に接続された抵抗手段と、この抵抗手段と受信側ＰＭＯＳトランジスタ間に接続された出力端子とを設けた構成とする。
【発明の効果】
【００１４】
本発明によれば、例えば、高耐圧素子を使うことなく、かつ、保護回路間で電流を流すことなく複数の電池セルを保護する回路を実現することができ、２次電池保護回路に関しての、プロセスコストやレイアウト面積の増大、および、部品のコスト増や実装面積増大を抑えることが可能である。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る信号送受信制御回路の第１の構成例を示すブロック回路図である。
【図２】本発明に係る信号送受信制御回路の第２の構成例を示すブロック回路図である。
【図３】本発明に係る信号送受信制御回路の第３の構成例を示すブロック回路図である。
【図４】本発明に係る信号送受信制御回路の第４の構成例を示すブロック回路図である。
【図５】本発明に係る信号送受信制御回路の第５の構成例を示すブロック回路図である。
【図６】本発明に係る信号送受信制御回路の第６の構成例を示すブロック回路図である。
【図７】本発明に係る信号送受信制御回路の第７の構成例を示すブロック回路図である。
【図８】本発明に係る信号送受信制御回路の第８の構成例を示すブロック回路図である。
【図９】本発明に係る信号送受信制御回路の第９の構成例を示すブロック回路図である。
【図１０】本発明に係る信号送受信制御回路の第１０の構成例を示すブロック回路図である。
【発明を実施するための形態】
【００１６】
以下、図を用いて本発明を実施するための形態例を説明する。まず、図１を用いて実施例１を説明し、以下同様に、図２〜図１０を用いて実施例２〜１０を説明する。
【００１７】
尚、各図１〜図１０において示す各構成要素は、前述の特許文献２に記載の、複数の２次電池を直列接続してなる電池パックにおいて、それぞれ複数電池からなる各ブロックにおける複数電池の出力電圧変動を監視する、それぞれの入出力信号端子がカスケード接続され、最終段の出力を基に、全てのブロックにおける複数電池を対象とする過充電・過放電等の検出を行う２次電池保護回路に設けられるものである。
【００１８】
また、本例では、過放電時の信号処理を例に説明する。
【００１９】
＜実施例１＞まず、図１を用いて、本発明に係る構成の実施例１を説明する。
【００２０】
図１の（ａ）において、１は内部基準電圧発生回路、２は内部放電制御信号出力回路、３は抵抗、４，６はＮＭＯＳトランジスタ、５はＰＭＯＳトランジスタ、CLTDは受信端子、Doutは送信端子である。
【００２１】
内部放電制御信号出力回路２とＰＭＯＳトランジスタ５とＮＭＯＳトランジスタ６および送信端子Doutは、過放電の検出を通知する信号を送信する側の保護ＩＣに設けられ、内部基準電圧発生回路１と抵抗３およびはＮＭＯＳトランジスタ４と受信端子CLTDは、過放電の検出通知信号を受信する側の保護ＩＣに設けられる。
【００２２】
このように、送信する側の保護ＩＣ（本発明の第１の回路）から出力された信号を受信する側の保護ＩＣ（本発明の第２の回路）に伝達する信号送受信制御回路において、送信する側の保護ＩＣには、送信側保護ＩＣの内部放電制御信号出力回路２からゲートに入力されるロー信号でオンする送信側のＰＭＯＳトランジスタ５と、ゲートがＰＭＯＳトランジスタ５のゲートにドレインがＰＭＯＳトランジスタ５のドレインに接続され、ソースが接地され、送信側保護ＩＣの内部放電制御信号出力回路２からゲートに入力されるハイ信号でオンする送信側のＮＭＯＳトランジスタ６と、このＮＭＯＳトランジスタ６およびＰＭＯＳトランジスタ５のドレインに接続された送信端子Doutとを設け、受信する側の保護ＩＣには、送信端子Doutに接続された受信端子CTLDと、ゲートが受信端子CTLDにドレインが内部基準電圧発生回路１で発生される基準電圧Vctlに接続され、ソースが接地された受信側のＮＭＯＳトランジスタ４と、このＮＭＯＳトランジスタ４と基準電圧Vctlとの間に接続された抵抗３と、この抵抗３とＮＭＯＳトランジスタ４間に接続された出力端子Vout1とを設けた構成となっている。
【００２３】
以下、このような構成において、図中下側の保護IC（以下、単に、下のICと記載）で検出した過放電状態を、図中上側の保護IC（以下、単に、上のICと記載）に伝送する場合を例に動作説明を行う。
【００２４】
下のICによって電圧を監視している電池セルが通常状態であるとき、内部放電制御信号出力回路２は“H”信号を出力し、ＰＭＯＳトランジスタ５がオフ、ＮＭＯＳトランジスタ６がオンとなり、送信端子DoutはＮＭＯＳトランジスタ６を介して接地電圧VSS1に接続され、送信端子Doutは”L”となる。
【００２５】
これに対して、下のICによって電圧を監視している電池セルが過放電状態であるとき、内部放電制御信号出力回路２は“L”信号を出力し、ＰＭＯＳトランジスタ５がオン、ＮＭＯＳトランジスタ６がオフとなり、送信端子DoutはＭＯＳトランジスタ５を介して電圧VDD1に接続され、送信端子Doutは”H”となる。
【００２６】
このようにして、下のICの送信端子Doutから出力された信号は、上のICの受信端子CTLDに入力され、送信端子Dout=が”L”の場合、ＮＭＯＳトランジスタ４がオフし、送信端子Doutが”H”であれば、ＮＭＯＳトランジスタ４がオンする。
【００２７】
下のICからの信号を受信する上のICにおいて、ＮＭＯＳトランジスタ４は、ソースとバックゲートがVSS2(=VDD1)であり、ドレインは、上のIC内の内部基準電圧発生回路１で生成する基準電圧VctlからVSS2の間でのみスイングする。
【００２８】
その結果、図１の（ｂ）に示すように、送信端子Doutが”L”の場合、受信端子CTLDが受信する信号の電圧はVSS1であり、出力端子Vout1はVctlとなり、送信端子Doutが”H”の場合、受信端子CTLDが受信する信号の電圧はVDD1であり、出力端子Vout1はVSS2となる。
【００２９】
このように、下のICの送信端子Doutから”L”信号（=VSS1電圧）が、上のICの受信端子CTLDを介してトランジスタ４のゲートに入力された場合、電圧が最大となるゲートとドレイン間においても、その電圧はVDD1+Vctl程度で抑えられる。
【００３０】
また、基準電圧Vctlは、後段の回路を駆動するのに必要な電圧が確保されておればよく、1〜2V程度で十分である。
【００３１】
この構成により、受信端子CTLDに使われる素子の耐圧は高々最大電池電圧+2V程度あれば十分である。
【００３２】
また、下のICからの信号は上のICのMOSトランジスタ４のゲートで受信しており、このことにより、下のICと上のICの２つのIC間に電流を流すことなく信号の伝達が可能である。
【００３３】
このように、電流を流さないことから、外部ないし内部に抵抗素子を用いて電流制限を行う必要が無いため、外付けの部品の使用やレイアウト面積の増大によるコストアップを抑えることができる。
【００３４】
尚、本実施例１は、過放電状態の伝達を例に記載したが、同様の構成で、過充電状態の伝達なども行うことが可能である。
【００３５】
＜実施例２＞次に、図２を用いて、本発明に係る構成の実施例２を説明する。
【００３６】
本実施例２は、上述の実施例１における上のICから下のICに信号を伝送するように構成を変更したものである。
【００３７】
すなわち、図２の（ａ）においては、２１が内部基準電圧発生回路、２２が内部放電制御信号出力回路、２３が抵抗、２４，２５がＰＭＯＳトランジスタ、２６がＮＭＯＳトランジスタ、CLTDが受信端子、Doutが送信端子である。
【００３８】
内部放電制御信号出力回路２２とＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６および送信端子Doutは、過放電の検出を通知する信号を送信する側の保護ＩＣに設けられ、内部基準電圧発生回路２１と抵抗２３およびＰＭＯＳトランジスタ２４と受信端子CLTDは、過放電の検出通知信号を受信する側の保護ＩＣに設けられる。
【００３９】
このように、送信する側の保護ＩＣ（本発明の第１の回路）から出力された信号を受信する側の保護ＩＣ（本発明の第２の回路）に伝達する信号送受信制御回路において、送信する側の保護ＩＣには、送信側保護ＩＣの内部放電制御信号出力回路２２からゲートに入力されるロー信号でオンする送信側のＰＭＯＳトランジスタ２５と、ゲートがＰＭＯＳトランジスタ２５のゲートにドレインがＰＭＯＳトランジスタ２５のドレインに接続され、ソースが接地され、送信側保護ＩＣの内部放電制御信号出力回路２２からゲートに入力されるハイ信号でオンする送信側のＮＭＯＳトランジスタ２６と、このＮＭＯＳトランジスタ２６およびＰＭＯＳトランジスタ２５のドレインに接続された送信端子Doutとを設け、受信する側の保護ＩＣには、送信端子Doutに接続された受信端子CTLDと、ゲートが受信端子CTLDにドレインが内部基準電圧発生回路２１で発生される基準電圧Vctlに接続された受信側のＰＭＯＳトランジスタ２４と、このＰＭＯＳトランジスタ２４と基準電圧Vctlとの間に接続された抵抗２３と、この抵抗２３とＰＭＯＳトランジスタ２４間に接続された出力端子Vout1とを設けた構成となっている。
【００４０】
以下、このような構成において、図中上側の保護IC（以下、単に、上のICと記載）で検出した過放電状態を、図中下側の保護IC（以下、単に、下のICと記載）に伝送する場合を例に動作説明を行う。
【００４１】
上のICによって電圧を監視している電池セルが通常状態であるとき、内部放電制御信号出力回路２２は“H”信号を出力し、ＰＭＯＳトランジスタ２５がオフ、ＮＭＯＳトランジスタ２６がオンとなり、送信端子DoutはＮＭＯＳトランジスタ２６を介して接地電圧VSS2に接続され、送信端子Doutからは”L”が出力される。
【００４２】
これに対して、上のICによって電圧を監視している電池セルが過放電状態であるとき、内部放電制御信号出力回路２２は“L”信号を出力し、ＰＭＯＳトランジスタ２５がオン、ＮＭＯＳトランジスタ２６がオフとなり、送信端子DoutはＰＭＯＳトランジスタ２５を介して電圧VDD2に接続され、送信端子Doutからは”H”が出力される。
【００４３】
このようにして、上のICの送信端子Doutから出力された信号は、下のICの受信端子CTLDに入力され、送信端子Doutが”L”の場合、ＰＭＯＳトランジスタ２４がオンし、送信端子Doutが”H”であれば、ＰＭＯＳトランジスタ２４がオフする。
【００４４】
上のICからの信号を受信する下のICにおいて、ＰＭＯＳトランジスタ２４は、ソースとバックゲートがVDD1であり、ドレインは、下のIC内の内部基準電圧発生回路２１で生成する基準電圧VctlからVDD1の間でのみスイングする。
【００４５】
その結果、図２の（ｂ）に示すように、送信端子Doutが”L”の場合、受信端子CTLDが受信する信号の電圧はVSS2であり、出力端子Vout1はVDD1となり、送信端子Doutが”H”の場合、受信端子CTLDが受信する信号の電圧はVDDであり、出力端子Vout1はVctlとなる。
【００４６】
このように、上のICの送信端子Doutから”L”信号（=VSS2電圧）が、下のICの受信端子CTLDを介してＰＭＯＳトランジスタ２４のゲートに入力された場合、電圧が最大となるゲートとドレイン間においても、その電圧はVDD2-VDD1+Vctl程度で抑えられる。
【００４７】
また、基準電圧Vctlは、後段の回路を駆動するのに必要な電圧が確保されておればよく、1〜2V程度で十分である。
【００４８】
この構成により、受信端子CTLDに使われる素子の耐圧は高々最大電池電圧+2V程度あれば十分である。
【００４９】
また、上のICからの信号は下のICのＰMOSトランジスタ２４のゲートで受信しており、このことにより、上のICと下のICの２つのIC間に電流を流すことなく信号の伝達が可能である。
【００５０】
このように、電流を流さないことから、外部ないし内部に抵抗素子を用いて電流制限を行う必要が無いため、外付けの部品の使用やレイアウト面積の増大によるコストアップを抑えることができる。
【００５１】
＜実施例３＞次に、図３を用いて、本発明に係る構成の実施例３を説明する。
【００５２】
本実施例３は、上述の図１で示した実施例１での上の保護ICにおける信号受信トランジスタを２系統にしたものである。
【００５３】
図３の（ａ）において、３１は内部基準電圧発生回路、３２は内部放電制御信号出力回路、３３，３８は抵抗、３４，３６はＮＭＯＳトランジスタ、３５，３７はＰＭＯＳトランジスタ、CLTDは受信端子、Doutは送信端子である。
【００５４】
内部放電制御信号出力回路３２とＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３６および送信端子Doutは、過放電の検出を通知する信号を送信する側の保護ＩＣに設けられ、内部基準電圧発生回路３１と抵抗３３，３８およびはＮＭＯＳトランジスタ３４とＰＭＯＳトランジスタ３７と受信端子CLTDは、過放電の検出通知信号を受信する側の保護ＩＣに設けられる。
【００５５】
このように、図３においては、図１における実施例１と同様に、図中下側の保護IC（以下、単に、下のICと記載）で検出した過放電状態を、図中上側の保護IC（以下、単に、上のICと記載）に伝送する場合を例に示しており、下のICの送信端子Doutにおける電圧変動に応じた、上のICにおけるＮＭＯＳトランジスタ３４のドレインに接続された出力端子Vout2の電圧に関しては、実施例１における出力端子Vout1の電圧変化と同様であり、その動作の説明は、実施例１にあり、ここでは省略する。
【００５６】
特に、本実施例３では、上のICにおいて、新たに抵抗３８とＰＭＯＳトランジスタ３７を設け、実施例１での上の保護ICにおける信号受信トランジスタを２系統にしている。尚、入力信号の受信は３系統以上で行ってもよい
【００５７】
すなわち、本発明に係る外部入力用ＰＭＯＳトランジスタとしてのＰＭＯＳトランジスタ３７は、ゲートが受信端子CTLDに、ソースが基準電圧Vctlに接続され、ドレインが接地（VSS2）され、本発明に係る外部入力用抵抗手段としての抵抗３８が、ＰＭＯＳトランジスタ３７のドレインと接地（VSS2）間に接続され、本発明に係る外部入力用出力端子としての出力端子Vout1が、抵抗３８とＰＭＯＳトランジスタ３７間に接続されている。
【００５８】
この構成において、下のICの送信端子Doutがハイ（Ｈ）で上のICの受信端子CTLDがVDD1で、上のICのＰＭＯＳトランジスタ３７はオフとなっても、下のICの送信端子Doutがロー（Ｌ）で上のICの受信端子CTLDがVSS1で、上のICのＰＭＯＳトランジスタ３７はオンとなっても、出力端子Vout1にはVSS2が出力される。
【００５９】
さらに、例えば、下のICの出力端子Doutとの接続を外し、上のICの入力端子CTLDに外部からVDD2〜VSS2程度の電圧を与えた場合は、別の状態として内部回路に信号を伝送することが可能である。
【００６０】
例えば、図３の（ｂ）において示すように、「Dout=open，CTLD=VDD2入力」、および、「Dout=open，CTLD=VSS2入力」に対応して、出力端子Vout1にはVSS2とVctlが、出力端子Vout2にはVSS2とVSS2が出力される。
【００６１】
＜実施例４＞次に、図４を用いて、本発明に係る構成の実施例４を説明する。
【００６２】
本実施例４は、上述の実施例３における上のICから下のICに信号を伝送するように構成を変更したものであり、さらに、本実施例４は、上述の図２で示した実施例２での下の保護ICにおける信号受信トランジスタを２系統にしたものである。
【００６３】
図４の（ａ）において、４１は内部基準電圧発生回路、４２は内部放電制御信号出力回路、４３，４８は抵抗、４４，４６はＰＭＯＳトランジスタ、４５，４７はＮＭＯＳトランジスタ、CLTDは受信端子、Doutは送信端子である。
【００６４】
内部放電制御信号出力回路４２とＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６および送信端子Doutは、過放電の検出を通知する信号を送信する側の保護ＩＣに設けられ、内部基準電圧発生回路４１と抵抗４３，４８およびはＰＭＯＳトランジスタ４４とＮＭＯＳトランジスタ４７と受信端子CLTDは、過放電の検出通知信号を受信する側の保護ＩＣに設けられる。
【００６５】
このように、図４においては、図２における実施例２と同様に、図中上側の保護IC（以下、単に、上のICと記載）で検出した過放電状態を、図中下側の保護IC（以下、単に、下のICと記載）に伝送する場合を例に示しており、上のICの送信端子Doutにおける電圧変動に応じた、下のICにおけるＰＭＯＳトランジスタ４４のドレインに接続された出力端子Vout1の電圧に関しては、実施例２における出力端子Vout1の電圧変化と同様であり、その動作の説明は、実施例２にあり、ここでは省略する。
【００６６】
特に、本実施例４では、下のICにおいて、新たに抵抗４８とＮＭＯＳトランジスタ４７を設け、実施例２での下の保護ICにおける信号受信トランジスタを２系統にしている。尚、入力信号の受信は３系統以上で行ってもよい
【００６７】
すなわち、本発明に係る外部入力用ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタ４７は、ゲートがＰＭＯＳトランジスタ４４のゲートと共に受信端子CTLDに接続され、ドレインがVDD1に接続され、ソースが基準電圧Vctlに接続され、本発明に係る外部入力用抵抗手段としての抵抗４８が、ＮＭＯＳトランジスタ４７とVDD1との間に接続され、本発明に係る外部入力用出力端子としての出力端子Vout2が、抵抗４８とＮＭＯＳトランジスタ４７のドレイン間に接続されている。
【００６８】
この構成において、上のICの送信端子Doutがハイ（Ｈ）で下のICの受信端子CTLDがVDD2で、下のICのＮＭＯＳトランジスタ４７がオンとなっても、上のICの送信端子Doutがロー（Ｌ）で下のICの受信端子CTLDがVSS2で、下のICのＮＭＯＳトランジスタ４７はオフとなっても、出力端子Vout2にはVctlが出力される。
【００６９】
さらに、例えば、上のICの出力端子Doutとの接続を外し、下のICの入力端子CTLDに外部からVDD2〜VSS2程度の電圧を与えた場合は、別の状態として内部回路に信号を伝送することが可能である。
【００７０】
例えば、図４の（ｂ）において示すように、「Dout=open，CTLD=VDD1入力」、および、「Dout=open，CTLD=VSS1入力」に対応して、出力端子Vout1にはいずれもVDD1が出力され、出力端子Vout2にはVctlとVDD1が出力される。
【００７１】
＜実施例５＞次に、図５を用いて、本発明に係る構成の実施例５を説明する。
【００７２】
本実施例５は、図１に示した実施例１における上のICに設けられた抵抗３の代わりに、ＮＭＯＳトランジスタ５３を設けている。
【００７３】
このように、本実施例５では、上のICにおける受信用インバータを、実施例１におけるＮＭＯＳトランジスタ４と抵抗３の組み合わせから、２つのＭＯＳトランジスタに変更したものである。尚、この組み合わせは、後段の回路によって決まるものでＮＭＯＳでもＰＭＯＳでもかまわない。
【００７４】
このように、上のICにおける受信用の定電流インバータを、２つのＭＯＳによって構成するほうが、ＭＯＳと抵抗によって構成するよりも、低電圧、低電流、高精度に行える場合は、このような構成であってもよい。
【００７５】
＜実施例６＞次に、図６を用いて、本発明に係る構成の実施例６を説明する。
【００７６】
本実施例６は、図２に示した実施例２における下のICに設けられた抵抗２３の代わりに、ＰＭＯＳトランジスタ６３を設けている。
【００７７】
このように、本実施例６では、下のICにおける受信用インバータを、実施例２におけるＰＭＯＳトランジスタ２４と抵抗２３の組み合わせから、２つのＭＯＳトランジスタに変更したものである。尚、この組み合わせは、後段の回路によって決まるものでＮＭＯＳでもＰＭＯＳでもかまわない。
【００７８】
このように、下のICにおける受信用の定電流インバータを、２つのＭＯＳによって構成するほうが、ＭＯＳと抵抗によって構成するよりも、低電圧、低電流、高精度に行える場合は、このような構成であってもよい。
【００７９】
＜実施例７＞次に、図７を用いて、本発明に係る構成の実施例７を説明する。
【００８０】
本実施例７は、図７の（ａ）に示すように、図１に示した実施例１における上のICと同様に、抵抗７３とＮＭＯＳトランジスタ７４を設けると共に、新たにVctlにプルアップする（内部）抵抗７３ａを設け、下のICにおいては、図１に示した実施例１における下のICに設けられたＰＭＯＳトランジスタ５を取り除きＮＭＯＳトランジスタ７６のみとした構成としている。
【００８１】
このような構成とすることで、図７の（ｂ）に示すように、送信側の回路である下のICにおいてＮＭＯＳトランジスタ７６がオープンドレイン出力した際（Dout=open）、受信側の回路である上のICにおいては、内部基準電圧発生回路７１の出力を、受信端子CTLDに、抵抗７３ａなどの抵抗手段を介して接続することで、送信側の下のICのＮＭＯＳトランジスタ７６がオフのときにも、受信端子CTLDを基準電圧Vctlまでプルアップすることで、受信端子CTLDが不定になることを防ぎ、出力端子Vout1における信号を正しく制御できる。
【００８２】
＜実施例８＞次に、図８を用いて、本発明に係る構成の実施例８を説明する。
【００８３】
本実施例８は、図８の（ａ）に示すように、図２に示した実施例２における下のICと同様に、抵抗８３とＰＭＯＳトランジスタ８４を設けると共に、新たにVctlにプルダウンする（内部）抵抗８３ａを設け、上のICにおいては、図２に示した実施例２における上のICに設けられたＮＭＯＳトランジスタ２６を取り除きＰＭＯＳトランジスタ８５のみとした構成としている。
【００８４】
このような構成とすることで、図８の（ｂ）に示すように、送信側の回路である上のICにおいてＰＭＯＳトランジスタ８５がオープンドレイン出力した際（Dout=open）、受信側の回路である下のICにおいては、内部基準電圧発生回路８１の出力を、受信端子CTLDに、抵抗８３ａなどの抵抗手段を介して接続することで、送信側の上のICのＰＭＯＳトランジスタ８５がオフのときにも、受信端子CTLDを基準電圧Vctlまでプルダウンすることで、受信端子CTLDが不定になることを防ぎ、出力端子Vout1における信号を正しく制御できる。
【００８５】
＜実施例９＞次に、図９を用いて、本発明に係る構成の実施例９を説明する。
【００８６】
本実施例９は、図９の（ａ）に示すように、上のICにおいては、図１に示した実施例１における上のICと同様に、抵抗９３とＮＭＯＳトランジスタ９４を設けているが、下のICにおいては、図１に示した実施例１における下のICに設けられたＰＭＯＳトランジスタ５を取り除きＮＭＯＳトランジスタ９６のみとした構成とし、さらに、下のICに設けられた送信端子Doutの出力側に外付抵抗９８を接続して、電圧VDD1でプルアップする構成としている。
【００８７】
このような構成とすることで、図９の（ｂ）に示すように、送信側の回路である下のICにおいてＮＭＯＳトランジスタ９６がオープンドレイン出力した際（Dout=open）、外付抵抗９８を用いて、送信端子Doutを電圧VDD1に接続することによって、送信側の下のICのＮＭＯＳトランジスタ９６がオフのときにも、送信端子Doutを電圧VDD1までプルアップすることで、受信端子CTLDが不定になることを防ぎ、出力端子Vout1における信号を正しく制御できる。
【００８８】
＜実施例１０＞次に、図１０を用いて、本発明に係る構成の実施例１０を説明する。
【００８９】
本実施例１０は、図１０の（ａ）に示すように、図２に示した実施例２における下のICと同様に、抵抗１０３とＰＭＯＳトランジスタ１０４を設けているが、上のICにおいては、図２に示した実施例２における上のICに設けられたＮＭＯＳトランジスタ２６を取り除きＰＭＯＳトランジスタ１０５のみとした構成とし、さらに、上のICに設けられた送信端子Doutの出力側に外付抵抗１０８を接続して、電圧VSS2でプルダウンする構成としている。
【００９０】
このような構成とすることで、図１０の（ｂ）に示すように、送信側の回路である上のICにおいてＰＭＯＳトランジスタ１０５がオープンドレイン出力した際（Dout=open）、外付抵抗１０８を用いて、送信端子Doutを電圧VSS2に接続することによって、送信側の下のICのＰＭＯＳトランジスタ１０５がオフのときにも、送信端子Doutを電圧VSS2までプルダウンすることで、受信端子CTLDが不定になることを防ぎ、出力端子Vout1における信号を正しく制御できる。
【００９１】
以上、図１〜図１０を用いて説明したように、本例の信号送受信制御回路では、２つのIC間で信号を送受信する際、受信側のICのＭＯＳのゲート以外のノードが、受信側IC内の基準電圧等で抑えられ、過大な耐圧の素子を必要としないものとなっている。
【００９２】
すなわち、図１に示すように、送信回路側には、送信回路からゲートに入力されるロー信号でオンする送信側ＰＭＯＳトランジスタ５と、ゲートが送信側ＰＭＯＳトランジスタ５のゲートにドレインが送信側ＰＭＯＳトランジスタ５のドレインに接続され、ソースが接地（VSS1）され、送信回路からゲートに入力されるハイ信号でオンする送信側ＮＭＯＳトランジスタ６と、この送信側ＮＭＯＳトランジスタ６およびＰＭＯＳトランジスタ５のドレインに接続された送信端子Doutとを設け、受信回路側には、送信端子Doutに接続された受信端子CTLDと、ゲートが受信端子CTLDにドレインが基準電圧Vctlに接続され、ソースが接地（VSS2）された受信側ＮＭＯＳトランジスタ４と、この受信側ＮＭＯＳトランジスタ４と基準電圧Vctlとの間に接続された抵抗３と、この抵抗３と受信側ＮＭＯＳトランジスタ４間に接続された出力端子Vout1とを設けている。
【００９３】
あるいは、図２に示すように、送信回路側には、送信回路からゲートに入力されるロー信号でオンする送信側ＰＭＯＳトランジスタ２５と、ゲートが送信側ＰＭＯＳトランジスタ２５のゲートにドレインが送信側ＰＭＯＳトランジスタ２５のドレインに接続され、ソースが接地（VSS2）され、送信回路からゲートに入力されるハイ信号でオンする送信側ＮＭＯＳトランジスタ２６と、この送信側ＮＭＯＳトランジスタ２６およびＰＭＯＳトランジスタ２５のドレインに接続された送信端子Doutとを設け、受信回路側には、送信端子Doutに接続された受信端子CTLDと、ゲートが受信端子CTLDに、ソースが基準電圧Vctlに接続された受信側ＰＭＯＳトランジスタ２４と、この受信側ＰＭＯＳトランジスタ２４と基準電圧Vctlとの間に接続された抵抗２３と、この抵抗２３と受信側ＰＭＯＳトランジスタ２４間に接続された出力端子Vout1とを設けている。
【００９４】
このように、本例の信号送受信制御回路では、送信側のICから出力された信号を受ける受信側ICのトランジスタのソース、ドレイン、バックゲート電圧を、インバータが反転できる程度の低い電圧（Vctl）だけ浮かせることで、送信側ICの出力信号が送信側ICのVDD〜VSSまでフルスイングしたとしても、受信側ICのトランジスタには最大VDD＋Vctlしか電圧が掛からない構成となっている。
【００９５】
また、信号はMOSトランジスタのゲートで受けることで、送信側のICから受信側のICへは電流がまったく流れない構成となっている。
【００９６】
また、図３，図４で示すように、入力される信号を複数のインバータに入力する構成とすることで、３つ以上の状態を作り、受信側のICの制御を多様に行うことができる。すなわち、受信した信号を多系統に用いることが容易であり、多様なICの制御を行うことができる。
【００９７】
また、図７，図８で示すように、出力回路をオープンドレイン出力とした場合、出力がオープンになっているときには、基準電圧発生回路によってプルアップ／プルダウンすることで、端子が不定電位になることを防ぐことができる。
【００９８】
すなわち、送信側の出力回路がオープンドレイン出力でも、抵抗等でVctlにプルアップ、プルダウンすることで出力オープン時に受信端子が不定になることを防ぎ、正しく信号が制御できる。
【００９９】
また、図９，図１０で示すように、出力回路をオープンドレイン出力とした場合、出力がオープンになっているときには、外付け抵抗等によってプルアップ／プルダウンすることで、端子が不定電位になることを防ぎ、正しく信号が伝送できる。
【０１００】
すなわち、送信側の出力回路がオープンドレイン出力でも、外付け抵抗等で送信側のVDDまたはVSSにプルアップ、プルダウンすることで、出力オープン時に受信端子が不定になることを防ぎ、上下IC間で電流を流さずに正しく信号が制御できる。
【０１０１】
以上、本例の信号送受信制御回路では、回路構成にあたり電池セル２つ分に耐えうる高耐圧素子を必要としないため、製造プロセスの簡略化、低コスト化が図れる。
【０１０２】
また、高耐圧素子を使うと一般的にレイアウト面積が増大するが、高耐圧素子を必要としないため、レイアウト面積を縮減することができる。
【０１０３】
さらに、複数の２次電池を直列接続してなる電池パック（セルパック）を過充電や過放電などから保護する２次電池保護回路で、それぞれ複数電池からなる各ブロックにおける複数電池の出力電圧変動を監視し、それぞれの検出結果端子をカスケード接続して出力する複数の保護回路を具備すると共に、複数の保護回路間の検出結果信号の送受信用に、図１〜図１０のいずれかに示した構成の信号送受信制御回路を設けることにより、２次電池保護回路の小型化、高性能化等を図ることができる。
【０１０４】
尚、本発明は、図１〜図１０を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、実施例１〜１０では、過放電状態の伝達を例に記載したが、実施例１においても説明したように、実施例２〜１０の実施例における同様の構成で、過充電状態の伝達なども行うことが可能である。
【符号の説明】
【０１０５】
１，２１，３１，４１，５１，６１，７１，８１，９１，１０１：内部基準電圧発生回路、２，２２，３２，４２，５２，６２，７２，８２，９２，１０２：内部放電制御信号出力回路、３，２３，３３，３８，４３，４８，７３，７３ａ，８３，８３ａ，９３，９８，１０３，１０８：抵抗、４，６，２６，３４，３６，４６，４７，５４，５６，６６，７４，７６，９４，９６：ＮＭＯＳトランジスタ、５，２４，２５，３５，３７，４４，４５，５３，５５，６３，６５，８４，８５，１０４，１０５：ＰＭＯＳトランジスタ、CTLD：受信端子、Dout：送信端子、Vctl：基準電圧、VDD1，VDD2：電源電圧、Vout1，Vout2：出力端子、VSS1，VSS2：接地電圧。
【先行技術文献】
【特許文献】
【０１０６】
【特許文献１】特開２０００−３５４３３５号公報
【特許文献２】特許４０８０４０８号公報
【特許文献３】特開２００９−１７７３２号公報
【特許文献４】特開２００９−１９５１００号公報
【図１】
2011199981.tif 000003
【図２】
2011199981.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2011199981.tif 000010
【図９】
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【図１０】
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