(57)【要約】【課題】チップ一体型パッケージ、半導体装置を提供する。【解決手段】半導体基板１２上に積層した絶縁層１４と、前記絶縁層１４に横倒しに埋め込んだ態様で形成され、前記半導体基板１２に形成された回路または外部回路と電気的に接続するソレノイド型のインダクタ２８と、前記絶縁層１４において前記インダクタ２８の両端の開口部２８ａを塞ぐ位置に埋め込んだ態様で形成した一対の金属部材（金属膜３４、金属板３５）と、を有することを特徴とする。【選択図】図１
2011054599.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に積層した絶縁層と、
前記絶縁層に横倒しに埋め込んだ態様で形成され、前記半導体基板に形成された回路ま
たは外部回路と電気的に接続するソレノイド型のインダクタと、
前記絶縁層において前記インダクタの両端の開口部を塞ぐ位置に埋め込んだ態様で形成
した一対の金属部材と、を有することを特徴とするチップ一体型パッケージ。
【請求項２】
前記絶縁層は、
前記半導体基板上に積層した第１絶縁層と、
前記第１絶縁層上に積層した第２絶縁層と、を有し、
前記第１絶縁層は、
前記第１絶縁層上の平面視して前記一対の金属部材に挟まれた範囲で、前記一対の金属
部材を結ぶ線の方向に並列に並べて形成した複数の第１配線を有し、
前記第２絶縁層は、
前記複数の第１配線のそれぞれの始端及び終端に対向する位置に形成し、前記始端及び
前記終端にそれぞれ接続した複数の貫通配線と、
前記第２絶縁層上に形成し、一の第１配線の終端に接続する貫通配線と、前記一の第１
配線の次の列の第１配線の始端を接続する貫通配線と、を接続する複数の第２配線と、を
有し、
前記インダクタは、
最前列の第１配線から最後列の第１配線までを前記複数の貫通配線及び前記複数の第２
配線を介して直列に接続して形成したことを特徴とする請求項１に記載のチップ一体型パ
ッケージ。
【請求項３】
前記第２絶縁層の前記インダクタの両端の開口部を挟む位置に一対の凹部を形成すると
ともに、
前記一対の金属部材は、
前記凹部の内壁に積層した金属膜であることを特徴とする請求項２に記載のチップ一体
型パッケージ。
【請求項４】
前記一対の金属部材は、前記絶縁層の主面から露出して形成されたことを特徴とする請
求項１または２に記載のチップ一体型パッケージ。
【請求項５】
請求項１乃至４のいずれか１項に記載のチップ一体型パッケージを半導体基板に形成し
、前記チップ一体型パッケージを介して実装基板上に実装して形成したことを特徴とする
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ一体型パッケージ、及びこれが積層された半導体装置において、イン
ダクタからの磁束の漏れを防止する技術に関する。
【背景技術】
【０００２】
近年、ウエハレベルチップサイズパッケージ（ＷＣＳＰ）と呼ばれる半導体チップの能
動面上に樹脂層を形成し、その上に配線を形成し、配線上に外部端子を形成したパッケー
ジが開発されている。
【０００３】
図５に従来技術に係るＷＣＳＰ構造１００を製造するための基本工程について示す。Ｗ
ＣＳＰ構造１００を製造するための基本工程は、まず（１）Ｓｉ等の半導体基板１０２上
にＳｉＯ２やＳｉＮ等で保護膜１０４（パッシベーション膜）を積層し、（２）保護膜１
０４の上にポリイミド等の絶縁樹脂層１０６をパターニングし、（３）絶縁樹脂層１０６
上にＴｉＷ等を材料としたスパッタリングによりシード層１０８を積層し、（４）シード
層１０８上にＣｕ等を材料としたスパッタリングにより配線の基層１１０を積層し、（５
）配線１１４の配置に対応した位置において配線１１４を形成するためのメッキレジスト
１１２をパターニングし、（６）Ｃｕ等を材料として配線の基層１１０上に電界メッキに
より配線１１４を積層し、（７）メッキレジスト１１２を剥離して配線の基層１１０の露
出した部分をエッチングにより除去し、（８）シード層１０８の露出した部分をエッチン
グにより除去し、（９）ポリイミド樹脂等を用いた絶縁樹脂層１１６（ソルダーレジスト
層）を積層する。なお１層目の上に２層目を積層する場合は、（９）のソルダーレジスト
層上において（３）から（９）までの工程を繰り返せばよい。
【０００４】
図６に従来技術に係るＷＣＳＰ構造１００を示す。ＷＣＳＰ構造１００は半導体チップ
１１８の能動面１２０上に積層され、能動面１２０上の電極１２２を再配置して半導体チ
ップ１１８を実装する実装基板（不図示）上の電極（不図示）との電気的接続を行うもの
である。ＷＣＳＰ構造１００は半導体チップ１１８の能動面１２０において、ＳｉＯ２や
ＳｉＮ等で形成され電極１２２を露出するようにパターニングされたパッシベーション層
１２４、ポリイミド等で形成され電極１２２を露出するようにパターニングされた１層目
の絶縁層１２６、Ｃｕ等の材料を用いてスパッタリング等により形成し能動面１２０上の
電極１２２と接続する１層目の配線１２８、ポリイミド等で形成され１層目の配線の一部
を露出するようにパターニングされた２層目の絶縁層１３０、１層目の配線１２８と電気
的に接続し能動面１２０上の電極１２２の再配置を行う２層目の配線１３２、の順に積層
される。またフェースダウンボンディングを行う場合は、２層目の配線１３２上の適当な
位置に半田ボール１３４を接続し、また必要に応じて２層目の配線１３２を樹脂封止する
ためのソルダーレジスト層１３８を積層している。
【０００５】
ここで、２層目の絶縁層１３０を形成する場合は、１層目の配線１２８の一部を露出さ
せるようにパターニングし、２層目の絶縁層１３０に凹部１３０ａを形成する。そして２
層目の配線１３２を形成すると同時に、凹部１３０ａの内壁に形成され第１層の配線１２
８及び第２層の配線１３２に接続する貫通配線１３６を形成している。
【０００６】
このような構成を有することにより、能動面１２０上の電極１２２は、１層目の配線１
２８、貫通配線１３６、２層目の配線１３２（半田ボール１３４）を介して、実装基板上
の電極（不図示）の配置に対応した再配置を行いつつ実装基板上の電極（不図示）と電気
的に接続することができる。
【０００７】
このようなＷＣＳＰ構造のもと、特許文献１においては樹脂層の配線と干渉しない位置
にスパイラル状の配線からなるスパイラルインダクタを有する構造が開示されている。し
かしこの構造の場合、スパイラルインダクタによって発生する磁束は半導体チップの法線
方向となるため、半導体チップにおいて渦電流損が発生することになる。よってこれを回
避するため特許文献２に示されるような樹脂層に対して横倒しに埋め込まれた態様のソレ
ノイド型のインダクタを用いることが望ましい。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１０５４６２号公報
【特許文献２】特開２００９−２７００５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、このようなソレノイド型のインダクタの場合、半導体チップでの渦電流損は回
避できるが、インダクタが発生する磁束は、半導体チップの端面方向となるため、半導体
装置にこのような半導体チップを実装すると隣の素子に磁束が及んで悪影響を及ぼす虞が
ある。
そこで本発明は、ソレノイド型のインダクタを用いても磁束の漏れを抑制した半導体チ
ップ用受動層、及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の
適用例として実現することが可能である。
［適用例１］半導体基板上に積層した絶縁層と、前記絶縁層に横倒しに埋め込んだ態様
で形成され、前記半導体基板に形成された回路または外部回路と電気的に接続するソレノ
イド型のインダクタと、前記絶縁層において前記インダクタの両端の開口部を塞ぐ位置に
埋め込んだ態様で形成した一対の金属部材と、を有することを特徴とするチップ一体型パ
ッケージ。
【００１１】
上記構成により、ソレノイド型のインダクタからの磁束は、インダクタの両端の開口部
を結ぶ線の方向、すなわち絶縁層の端面方向に発生する。しかし、両端の開口部を塞ぐ位
置にそれぞれ金属部材を設けたため、インダクタからの磁束と、外部からインダクタに及
ぶ磁束をそれぞれ遮断することができる。よって隣接する他の半導体素子との間で発生す
る悪影響を防止しつつ渦電流損の発生及びＱ値の低下等を抑制したチップ一体型パッケー
ジとなる。またインダクタ全体を金属等で覆うとインダクタと金属との容量結合が発生し
、これによりＱ値が低下する。よって上記構成のように磁束密度が最も高い位置である開
口部に金属部材を設けることにより、Ｑ値の低下を抑制し、かつ隣接する半導体素子等に
悪影響を与えることを抑制したチップ一体型パッケージとなる。
【００１２】
［適用例２］前記絶縁層は、前記半導体基板上に積層した第１絶縁層と、前記第１絶縁
層上に積層した第２絶縁層と、を有し、前記第１絶縁層は、前記第１絶縁層上の平面視し
て前記一対の金属部材に挟まれた範囲で、前記一対の金属部材を結ぶ線の方向に並列に並
べて形成した複数の第１配線を有し、前記第２絶縁層は、前記複数の第１配線のそれぞれ
の始端及び終端に対向する位置に形成し、前記始端及び前記終端にそれぞれ接続した複数
の貫通配線と、前記第２絶縁層上に形成し、一の第１配線の終端に接続する貫通配線と、
前記一の第１配線の次の列の第１配線の始端を接続する貫通配線と、を接続する複数の第
２配線と、を有し、前記インダクタは、最前列の第１配線から最後列の第１配線までを前
記複数の貫通配線及び前記複数の第２配線を介して直列に接続して形成したことを特徴と
する適用例１に記載のチップ一体型パッケージ。
【００１３】
上記構成により、絶縁層に横倒しに埋め込まれた態様のソレノイド型のインダクタを積
層構造により形成することができるので、適用例１のチップ一体型パッケージを量産して
コストを抑制することができる。
【００１４】
［適用例３］前記第２絶縁層の前記インダクタの両端の開口部を挟む位置に一対の凹部
を形成するとともに、前記一対の金属部材は、前記凹部の内壁に積層した金属膜であるこ
とを特徴とする適用例２に記載のチップ一体型パッケージ。
【００１５】
上記構成により、磁束をシールドする金属部材をソレノイド型のインダクタと同じ製造
プロセスで形成することができるので、製造が容易となり、製造コストをより効果的に抑
制することができる。
【００１６】
［適用例４］前記一対の金属部材は、前記絶縁層の主面から露出して形成されたことを
特徴とする適用例１または２に記載のチップ一体型パッケージ。
上記構成により、インダクタから発生する磁束をより効果的に遮蔽することができる。
【００１７】
［適用例５］適用例１乃至４のいずれか１例に記載のチップ一体型パッケージを半導体
基板に形成し、前記チップ一体型パッケージを介して実装基板上に実装して形成したこと
を特徴とする半導体装置。
【００１８】
ソレノイド型のインダクタからの磁束は、インダクタの両端の開口部を結ぶ線の方向、
すなわち絶縁層の端面方向に発生する。しかし、両端の開口部を塞ぐ位置にそれぞれ金属
部材を設けたためインダクタからの磁束と、外部からインダクタに及ぶ磁束をそれぞれ遮
断することができる。よって隣接する他の半導体素子への悪影響を防止しつつ渦電流損の
発生を抑制した半導体装置となる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態に係るチップ一体型パッケージの模式図である。
【図２】本実施形態に係るチップ一体型パッケージの製造工程を示す模式図である。
【図３】本実施形態に係るチップ一体型パッケージの製造工程を示す模式図である。
【図４】本実施形態のチップ一体型パッケージを積層した半導体基板を実装基板に実装した場合の模式図である。
【図５】従来技術に係るＷＣＳＰ構造を製造するための基本工程を示す模式図である。
【図６】従来技術に係るＷＣＳＰ構造を示す模式図である。
【発明を実施するための形態】
【００２０】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記
載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限
り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【００２１】
本実施形態に係るチップ一体型パッケージを図１に示す。図１（ａ）は平面図、図１（
ｂ）は図１（ａ）のＡ’−Ａ線断面図、図１（ｃ）は図１（ａ）のＢ’−Ｂ線断面図、図
１（ｄ）は図１（ａ）のＣ’−Ｃ線断面図である。
【００２２】
本実施形態に係るチップ一体型パッケージ１０は、半導体基板１２上に積層した絶縁層
１４と、前記絶縁層１４に横倒しに埋め込んだ態様で形成され、前記半導体基板１２に形
成された回路または外部回路と電気的に接続するソレノイド型のインダクタ２８と、前記
絶縁層１４において前記インダクタ２８の両端の開口部２８ａを塞ぐ位置に埋め込んだ態
様で形成した一対の金属部材（金属膜３４、金属板３５）と、を有するものである。
【００２３】
より詳細には、前記絶縁層１４は、前記半導体基板１２上に積層した第１絶縁層１６と
、前記第１絶縁層１６上に積層した第２絶縁層２０と、を有し、前記第１絶縁層１６は、
前記第１絶縁層１６上の平面視して前記一対の金属部材（金属膜３４、金属板３５）に挟
まれた範囲で、前記一対の金属部材を結ぶ線の方向に並列に並べて形成した複数の第１配
線１８を有し、前記第２絶縁層２０は、前記複数の第１配線１８のそれぞれの始端１８ａ
及び終端１８ｂに対向する位置に形成し、前記始端１８ａ及び前記終端１８ｂにそれぞれ
接続した複数の貫通配線２２、２４と、前記第２絶縁層２０上に形成し、一の第１配線１
８の終端１８ｂに接続する貫通配線２４と、前記一の第１配線１８の次の列の第１配線１
８の始端１８ａを接続する貫通配線２２と、を接続する複数の第２配線２６と、を有し、
前記インダクタ２８は、最前列の第１配線１８から最後列の第１配線１８までを前記複数
の貫通配線２２、２４及び前記複数の第２配線２６を介して直列に接続して形成したもの
である。
【００２４】
ここで前記一対の金属部材を構成する金属膜３４は、前記第２絶縁層２０の前記インダ
クタ２８の両端の開口部２８ａを挟む位置に形成された一対の凹部３２の内壁に積層され
たものである。
【００２５】
半導体基板１２は、Ｓｉ等で形成されたベアな板材、または集積回路（不図示）がパタ
ーニングされたものが用いられる。集積回路（不図示）を有する半導体基板においては、
集積回路（不図示）の電極が形成された能動面にＳｉＯ２やＳｉＮ等で形成された第１絶
縁層１６である保護膜が積層される。なお本実施形態においては能動面に形成された電極
、実装基板に接続する配線等は従来技術で述べたＷＣＳＰ構造の場合と同様なので、説明
および図面での記載を省略する。
【００２６】
第１配線１８は、第１絶縁層１６である保護膜上に形成される。第１配線１８は横一列
に複数並列に並べた態様で形成されている。各第１配線１８の始端１８ａ及び終端１８ｂ
は、それぞれ貫通配線２２、２４との接続を容易にするため第１配線１８の中間領域より
も大きめに設計されている。ここで最前列の第１配線１８の始端１８ａと最後列の第１配
線１８の終端１８ｂを集積回路（不図示）の電極に接続することにより半導体基板１２及
びチップ一体型パッケージ１０と一体で半導体デバイスとして利用できる。また半導体基
板１２がベアＳｉである場合は、半導体基板１２及びチップ一体型パッケージ１０と一体
で受動部品として利用できる。
【００２７】
第２絶縁層２０はポリイミド等の樹脂で形成され、第１絶縁層１６上に積層される。ま
た第２絶縁層２０には平面視して各第１配線１８の始端１８ａ及び終端１８ｂに重なる位
置に形成され、各始端１８ａ及び各終端１８ｂをそれぞれ露出させる凹部２２ａ、２４ａ
が形成されている。そして各凹部２２ａ、２４ａの内壁には各第１配線１８の始端１８ａ
及び終端１８ｂにそれぞれ接続する貫通配線２２、２４が積層されている。
【００２８】
第２配線２６は、第２絶縁層２０上に形成され、一の第１配線１８の終端１８ｂに接続
する貫通配線２４と、一の第１配線１８に隣接する次の列の第１配線１８の始端１８ａに
接続する貫通配線２２と、を接続するものである。第２配線２６と貫通配線２２、２４は
同一の製造プロセスで積層することができる。
【００２９】
このように本実施形態のチップ一体型パッケージ１０は、従来技術で述べたＷＣＳＰ構
造の余った領域を用いて、第１配線１８、貫通配線２２、第２配線２６、貫通配線２４、
次の列の第１配線１８の順に電気的接続を螺旋状に繰り返し、最前列の第１配線１８から
最後列の第１配線１８までを貫通配線２２、２４及び第２配線２６を介して直列に接続し
、絶縁層１４に横倒しに埋め込まれた態様のソレノイド型のインダクタ２８を形成してい
る。
【００３０】
ここで、半導体基板１２が集積回路等の回路を有する場合は、インダクタ２８において
最前列の第１配線１８の始端１８ａと最後列の第１配線の終端１８ｂを前記回路の電極に
接続させることによりチップ一体型パッケージは半導体デバイスとして機能する。また半
導体基板１２がベアなＳｉ基板である場合には、インダクタ２８は実装先の外部回路（不
図示）に同様に接続することができ、チップ一体型パッケージは受動部品として機能する
ことになる。
【００３１】
よって、インダクタ２８の両端の開口部２８ａを結ぶ線の方向（ソレノイド型のインダ
クタ２８の軸心の方向）は、第１絶縁層１６及び第２絶縁層１８の法線に対して垂直な方
向、すなわち絶縁層１４の端面方向に向けられ、この方向に磁束が発生する。
【００３２】
一方、第２絶縁層２０の、平面視してインダクタ２８の両端の開口部２８ａを塞ぐ位置
には金属部材である金属膜３４が設けられている。この金属膜３４によりインダクタ２８
の開口部２８ａから発生する磁束、及び外部からインダクタ２８の開口部２８ａに及ぶ磁
束をそれぞれ効果的に遮蔽することができる。
【００３３】
図２、図３（及び図１）に本実施形態に係るチップ一体型パッケージの製造工程につい
て示す。図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線断面図である。図３（
ａ）は平面図、図３（ｂ）は図３（ａ）のＡ−Ａ線断面図である。本実施形態もＷＣＳＰ
構造であるが、その製造工程の詳細は従来技術で述べたとおりなので、詳細は省略して全
体の形状が理解できる程度に説明する。
【００３４】
まず図２に示すように、Ｓｉ等の半導体基板１２上に第１絶縁層１６としてＳｉＯ２や
ＳｉＮ等の材料を用いた保護膜及びポリイミド等で形成した樹脂層を積層し、その上に第
１配線１８（始端１８ａ、終端１８ｂを含む）を形成する。次に図３に示すように第２絶
縁層２０としてポリイミド等で形成された樹脂層を積層する。このとき第１配線１８の始
端１８ａ及び終端１８ｂをそれぞれ露出させる凹部２２ａ、２４ａ、及び金属膜３４を積
層する凹部３２をパターニングする。そして図１に示すように、貫通配線２２、２４、第
２配線２６、金属膜３４をパターニングにより形成する。この状態で貫通配線２２、２４
、第２配線２６、金属膜３４は露出したままであるが、これらを保護するため、さらにソ
ルダーレジスト層を積層してもよい。上記構成において金属部材は凹部３２に積層された
金属膜３４としたが、これに限定されず凹部３２の位置に埋め込まれた金属板３５でもよ
く、金属板３５は第２絶縁層２０の主面から露出してもよい（図４参照）。このように露
出させることによりインダクタ２８からの磁束をより多く遮蔽することができる。
【００３５】
図４に本実施形態のチップ一体型パッケージ１０を積層した半導体基板１２を実装基板
４４に実装した場合の模式図を示す。図４において、半導体基板１２の能動面上の電極１
２ａは、インダクタ２８を構成する第１配線１８に配線５０を介して接続され、同じくイ
ンダクタ２８を構成する第２配線２６は、実装基板４４上の電極４４ａ、または他の半導
体基板上の第２配線２６にワイヤー線４６により電気的に接続されている。またインダク
タ２８はその開口部２８ａが金属板３５によって挟まれ開口部２８ａから出力される磁束
は遮蔽され、外部に漏れないようになっている。
【００３６】
図４（ａ）に示すように、ＩＣやその他の素子４８が本実施形態に係るインダクタ２８
の磁束発生方向にマウントされている場合でも磁束が素子４８に及ぼす影響を防ぐことが
できるとともに、逆に他の素子４８から漏れるノイズ電磁波がインダクタ２８に及ぼす影
響を防ぐこともできる。さらに、図４（ｂ）に示すように、本実施形態に係るインダクタ
２８を有する２つの半導体基板１２を、各インダクタ２８の磁束発生方向が対向するよう
に配置した場合でも、一方のインダクタ２８からの磁束が他方のインダクタ２８に対して
Ｑ値低下等の悪影響を与えることを抑制することができる。
【００３７】
以上述べたように本実施形態に係るチップ一体型パッケージ１０によれば、第１には、
ソレノイド型のインダクタ２８からの磁束は、インダクタ２８の両端の開口部２８ａを結
ぶ線の方向、すなわち絶縁層１４の端面方向に発生する。しかし、両端の開口部２８ａを
塞ぐ位置にそれぞれ金属部材を設けたため、インダクタ２８からの磁束と、外部からイン
ダクタ２８に及ぶ磁束をそれぞれ遮断することができる。よって隣接する他の半導体素子
との間で発生する悪影響を防止しつつ渦電流損の発生及びＱ値の低下等を抑制したチップ
一体型パッケージ１０となる。またインダクタ２８全体を金属等で覆うとインダクタと金
属との容量結合が発生し、これによりＱ値が低下する。よって上記構成のように磁束密度
が最も高い位置である開口部２８ａに金属部材を設けることにより、Ｑ値の低下を抑制し
、かつ隣接する半導体素子等に悪影響を与えることを抑制したチップ一体型パッケージ１
０となる。
【００３８】
第２には、絶縁層１４に横倒しに埋め込まれた態様のソレノイド型のインダクタを積層
構造（第１絶縁層１６：第１配線１８、第２絶縁層２０：貫通配線２２、２４、第２配線
２６）により形成することができるので、チップ一体型パッケージ１０を量産してコスト
を抑制することができる。
【００３９】
第３には、第２絶縁層２０のインダクタ２８の両端の開口部２８ａを挟む位置に一対の
凹部３２を形成するとともに、一対の金属部材は、凹部３２の内壁に積層した金属膜３４
とすることにより、磁束をシールドする金属部材をソレノイド型のインダクタ２８と同じ
製造プロセスで形成することができるので、製造が容易となり、製造コストをより効果的
に抑制することができる。
【００４０】
第４には、一対の金属部材（金属板３５）は、絶縁層１４（第２絶縁層２０）の主面か
ら露出させることにより、インダクタ２８から発生する磁束をより効果的に遮蔽すること
ができる。
【００４１】
また、上記チップ一体型パッケージ１０を半導体基板１２に積層し、半導体基板１２を
前記チップ一体型パッケージ１０を介して実装基板上に実装した半導体装置とすることに
より、ソレノイド型のインダクタ２８からの磁束は、インダクタ２８の両端の開口部２８
ａを結ぶ線の方向、すなわち絶縁層１４の端面方向に発生する。しかし、両端の開口部２
８ａを塞ぐ位置にそれぞれ金属部材を設けたためインダクタ２８からの磁束と、外部から
インダクタ２８に及ぶ磁束をそれぞれ遮断することができる。よって隣接する他の半導体
素子への悪影響を防止しつつ渦電流損の発生を抑制した半導体装置となる。
【符号の説明】
【００４２】
１０………チップ一体型パッケージ、１２………半導体基板、１４………絶縁層、１６…
……第１絶縁層、１８………第１配線、２０………第２絶縁層、２２………貫通配線、２
４………貫通配線、２６………第２配線、２８………インダクタ、３２………凹部、３４
………金属膜、３５………金属板、４４………実装基板、４６………ワイヤー線、４８…
……素子、５０………配線、１００………ＷＣＳＰ構造、１０２………半導体基板、１０
４………保護膜、１０６………絶縁樹脂層、１０８………シード層、１１０………配線の
基層、１１２………メッキレジスト、１１４………配線、１１６………絶縁樹脂層、１１
８………半導体チップ、１２０………能動面、１２２………電極、１２４………パッシベ
−ション層、１２６………１層目の絶縁層、１２８………１層目の配線、１３０………２
層目の絶縁層、１３２………２層目の配線、１３４………半田ボール、１３６………貫通
配線、１３８………ソルダーレジスト層。
【図１】
2011054599.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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