(57)【要約】【課題】同一電源に接続された複数の出力バッファのトランジスタの抵抗値を一括して測定することができる半導体集積回路のテスト回路及びテスト方法を提供すること。【解決手段】本発明は、出力バッファＢ１〜Ｂｎ及び選択回路ＳＥＬ１〜ＳＥＬｎを有する。出力バッファＢ１〜Ｂｎは、電源電圧ＶＤＤと出力端子Ｏ１〜Ｏｎとの間に接続されたＰｃｈトランジスタＭｐ１〜Ｍｐｎと、グランド電圧ＧＮＤと出力端子Ｏ１〜Ｏｎとの間に接続されたＮｃｈトランジスタＭｎ１〜Ｍｎｎと、を有する。選択回路ＳＥＬ１〜ＳＥＬｎは、それぞれ出力バッファＢ１〜Ｂｎと接続される。選択回路ＳＥＬ１〜ＳＥＬｎは、それぞれＰｃｈトランジスタＭｐ１〜Ｍｐｎを非線形領域で動作させた状態において、ＮｃｈトランジスタＭｎ１〜Ｍｎｎをオフにし、又は線形領域で動作させる。【選択図】図１
2011220728.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と出力端子との間に接続される第１のトランジスタと、第２の電源と前記出力端子との間に接続される第２のトランジスタと、を有する出力バッファと、
前記出力バッファの前記第１のトランジスタ及び前記第２のトランジスタの動作状態を選択する選択回路と、を備え、
前記選択回路は、
複数の前記出力バッファの前記第１のトランジスタを非線形領域で動作させた状態において、前記第２のトランジスタをオフにし、又は線形領域で動作させる、
半導体集積回路のテスト回路。
【請求項２】
前記選択回路は、
前記第１のトランジスタの制御端子に出力電圧を出力し、前記第２のトランジスタの制御端子に前記第１の電源の電圧を出力することにより、前記第１のトランジスタを非線形領域で動作させ、前記第２のトランジスタを線形領域で動作させ、
前記第１のトランジスタの制御端子に前記出力電圧を出力し、前記第２のトランジスタの制御端子に前記第２の電源の電圧を出力することにより、前記第１のトランジスタを非線形領域で動作させ、前記第２のトランジスタをオフにすることを特徴とする、
請求項１に記載の半導体集積回路のテスト回路。
【請求項３】
前記選択回路は、
前記複数の出力バッファとは異なる他の前記出力バッファの前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにした状態において、前記複数の出力バッファの前記第１のトランジスタを非線形領域で動作させ、前記第２のトランジスタを線形領域で動作させることを特徴とする、
請求項１又は２に記載の半導体集積回路のテスト回路。
【請求項４】
前記選択回路は、
前記第１のトランジスタの制御端子及び前記第２のトランジスタの制御端子に前記第１の電源の電圧を出力することにより、前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにすることを特徴とする、
請求項３に記載の半導体集積回路のテスト回路。
【請求項５】
前記出力電圧を発生させる電圧発生回路を更に備えることを特徴とする、
請求項２乃至４のいずれか一項に記載の半導体集積回路のテスト回路。
【請求項６】
前記電圧発生回路は、
前記第１の電源と前記第２の電源との間に接続され、前記第１の電源と前記第２の電源との間の電圧を分圧して前記出力電圧を生成する分圧回路を備えることを特徴とする、
請求項５に記載の半導体集積回路のテスト回路。
【請求項７】
前記第１のトランジスタは、ソースが前記第１の電源と接続されるＰＭＯＳトランジスタであり、
前記第２のトランジスタは、ソースが前記第２の電源と接続されるＮＭＯＳトランジスタであり、
前記第１の電源の電圧は電源電圧であり、
前記第２の電源の電圧はグランド電圧であることを特徴とする、
請求項２乃至６のいずれか一項に記載の半導体集積回路のテスト回路。
【請求項８】
請求項１乃至７のいずれか一項に記載の前記半導体集積回路の前記テスト回路において、
前記複数の出力バッファの前記第１のトランジスタを非線形領域で動作させ、前記第２のトランジスタを線形領域で動作させた状態において、前記出力端子における電圧を測定して第１の電圧値を取得し、
前記複数の出力バッファの前記第２のトランジスタをオフにした状態において、前記第１の電圧値を有する電圧を前記出力端子に印加して、当該出力端子における電流を測定して第１の電流値を取得し、
前記第１の電圧値と前記第１の電流値とに基づいて前記第２のトランジスタの抵抗値を算出する、
半導体集積回路のテスト方法。
【請求項９】
前記第１の電圧値を前記第１の電流値で除算することにより、前記第２のトランジスタの抵抗値を算出することを特徴とする、
請求項８に記載の半導体集積回路のテスト方法。
【請求項１０】
請求項３乃至７のいずれか一項に記載の前記半導体集積回路の前記テスト回路において、
前記複数の出力バッファの前記第１のトランジスタを非線形領域で動作させ、前記第２のトランジスタを線形領域で動作させた状態において、前記出力端子における電圧を測定して第１の電圧値を取得し、
前記複数の出力バッファ前記第２のトランジスタをオフにした状態において、前記第１の電圧値を有する電圧を前記出力端子に印加して、当該出力端子における電流を測定して第１の電流値を取得し、
前記他の出力バッファの前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにした状態において、前記出力端子における電圧を測定して第２の電圧値を取得し、
前記第１の電圧値と前記第２の電圧値との間の差を、前記第１の電流値で除算することにより、前記複数の出力バッファの前記第２のトランジスタの抵抗値を算出することを特徴とする、
半導体集積回路のテスト方法。
【請求項１１】
前記他の出力バッファの前記第１のトランジスタを非線形領域で動作させ、前記第２のトランジスタを線形領域で動作させた状態において、前記出力端子における電圧を測定して第３の電圧値を取得し、
前記他の出力バッファの前記第２のトランジスタをオフにした状態において、前記第３の電圧値を有する電圧を前記出力端子に印加して、当該出力端子における電流を測定して第２の電流値を取得し、
前記複数の出力バッファの前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにした状態において、前記複数の出力バッファのいずれかの前記出力端子における電圧を測定して、第４の電圧値を取得し、
前記第３の電圧値と前記第４の電圧値との間の差を、前記第２の電流値で除算することにより、前記他の出力バッファの前記第２のトランジスタの抵抗値を算出することを特徴とする、
請求項１０に記載の半導体集積回路のテスト方法。
【請求項１２】
第１の電源と出力端子との間に接続される第１のトランジスタと、第２の電源と前記出力端子との間に接続される第２のトランジスタと、を有する出力バッファが複数設けられた半導体集積回路において当該複数の出力バッファに対して一括してテストを実行する半導体集積回路のテスト方法であって、
前記第１のトランジスタを非線形領域で動作させ、前記第２のトランジスタを線形領域で動作させた状態において、前記第１のトランジスタと前記第２のトランジスタとの間の接続点と接続される出力端子における電圧を測定して第１の電圧値を取得し、
前記第２のトランジスタをオフにした状態において、前記第１の電圧値を有する電圧を前記出力端子に印加して、当該出力端子における電流を測定して第１の電流値を取得し、
前記第１の電圧値と前記第１の電流値とに基づいて前記第２のトランジスタの抵抗値を算出する、
半導体集積回路のテスト方法。
【請求項１３】
前記第１の電圧値を前記第１の電流値で除算することにより、前記第２のトランジスタの抵抗値を算出することを特徴とする、
請求項１２に記載の半導体集積回路のテスト方法。
【請求項１４】
前記複数の出力バッファとは異なる他の出力バッファの前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにした状態において、前記他の出力バッファの前記第１のトランジスタと前記第２のトランジスタとの間の接続点と接続される出力端子における電圧を測定して第２の電圧値を取得し、
前記第１の電圧値と前記第２の電圧値との間の差を、前記第１の電流値で除算することにより、前記複数の出力バッファの前記第２のトランジスタの抵抗値を算出することを特徴とする、
請求項１２又は１３に記載の半導体集積回路のテスト方法。
【請求項１５】
前記他の出力バッファの前記第１のトランジスタを非線形領域で動作させ、前記第２のトランジスタを線形領域で動作させた状態において、前記出力端子における電圧を測定して第３の電圧値を取得し、
前記他の出力バッファの前記第２のトランジスタをオフにした状態において、前記第３の電圧値を有する電圧を前記出力端子に印加して、当該出力端子における電流を測定して第２の電流値を取得し、
前記複数の出力バッファの前記第１のトランジスタをオフにし、前記第２のトランジスタをオンにした状態において、前記複数の出力バッファのいずれかの前記出力端子における電圧を測定して、第４の電圧値を取得し、
前記第３の電圧値と前記第４の電圧値との間の差を、前記第２の電流値で除算することにより、前記他の出力バッファの前記第２のトランジスタの抵抗値を算出することを特徴とする、
請求項１４に記載の半導体集積回路のテスト方法。
【請求項１６】
前記第１の電圧値とは異なる第５の電圧値を有する電圧を前記出力端子に印加した際の、当該出力端子における電流を測定し、
前記第１の電圧値を有する電圧を印加した場合と前記第３の電圧値を有する電圧を印加した場合との間の前記出力端子における電流の変化率を算出し、
前記出力端子における電流の変化率の絶対値が、前記第１のトランジスタの非線形動作領域における電流の変化率の絶対値の最大値よりも小さい場合には、前記複数の出力バッファの前記第２のトランジスタの抵抗値を算出し、
前記出力端子における電流の変化率の絶対値が、前記第１のトランジスタの非線形動作領域における電流の変化率の絶対値の最大値以上である場合には、再び前記複数の出力バッファに対して一括してテストを実行することを特徴とする、
請求項１２又は１３に記載の半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路のテスト回路及びテスト方法に関し、特に複数の出力バッファに対する測定を同時に行う半導体集積回路のテスト回路及びテスト方法に関する。
【背景技術】
【０００２】
半導体集積回路における出力バッファ回路のテストとして、その内部抵抗値を測定するテストが知られている。このテストにおいては、一般に、出力端子に電流を印加し、その際に出力端子に現れる電圧値を測定する。そして、測定した電圧を印加電流で除することにより、内部抵抗値を算出する。しかし、測定に用いる測定治具（プローブカードや、ソケットボード）の接触抵抗により、以下のような問題を生じる。
【０００３】
まず、チップ（半導体集積回路）とソケットとの装着状態により、接触抵抗がばらつく問題点がある。これにより、測定の精度がばらつく問題が生じる。さらに、テスト回数と共に接触抵抗は増加するので、接触抵抗の悪化が一定度合いを超えるごとに、ソケットピンのクリーニングや交換が必要となる。ソケットピンのクリーニングや交換に要する時間及び費用によりロスコストが生じる。そのため、テストコストが増大してしまう。
【０００４】
このような問題の対策として、接触抵抗を無視できる出力回路とその測定方法がある（特許文献１）。図２２は、特許文献１に開示されている半導体回路のテスト装置２０の構成図である。テスト装置２０は、トランジスタ１１、トランジスタ１２、測定回路１５及び制御回路１６により構成される。トランジスタ１１及びトランジスタ１２は、デバイス電源１３とグランド１４との間に直列に接続されている。トランジスタ１１とトランジスタ１２との間の接続点３０には、パッド端子１９が接続されている。測定回路１５は、インバータ１７及び２つのセレクタ１８により構成される。制御回路１６は、測定回路１５に信号ａ、ｂ及びｄを出力する。
【０００５】
図２３は、テスト装置２０の動作を示すフローチャートである。テスト装置２０では、図２３に示すように、ステップＳＴ１にて、トランジスタ１１及びトランジスタ１２をＯＮにして、電圧ＶＤＤＱ（デバイス電源１３の電圧）から電圧ＧＮＤ（グランド１４の電圧）へ貫通電流が流れるようにする。ステップＳＴ２にて、出力端子１９に現れる電圧を測定する。ステップＳＴ３にて、測定対象以外のＩ／Ｏバッファに電流が流れないよう、内部状態を設定する。ステップＳＴ４にて、電圧ＶＤＤＱに流れる電流値（測定対象に流れる貫通電流値）を測定する。ステップＳＴ５にて、ステップＳＴ２での測定電圧をステップＳＴ４での測定電流で除し、トランジスタ１２の抵抗値を算出する。同様に、電圧ＶＤＤＱとステップＳＴ２での測定電圧の差を、ステップＳＴ４での測定電流で除し、トランジスタ１１の抵抗値を算出する。
【０００６】
このテスト装置２０では、上述の通り、電源端子から電流を流すことが特徴である。これにより、電圧測定時に、出力端子にシリアルに生じる接触抵抗の影響を除去できる効果が得られるとしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−３０６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
発明者は、特許文献１にかかるテスト装置に、同一電源に接続されたバッファが複数有る場合について検討した。この場合、電流を測定する箇所は、各バッファで共通するネットである電源となる。そのため、測定バッファに流れる貫通電流値を測定するには、測定対象である１つのバッファ以外のパワーをオフしなければならない。つまり、１回の測定で１つのバッファしか測定できない。
【０００９】
具体的には、ステップＳＴ３において、各バッファのトランジスタ１１及びトランジスタ１２をＯＮにする。続くステップＳＴ４において、各バッファに流れる貫通電流を同時に、電源で測定しようとすると、複数のバッファに流れる電流値の合計を測定することとなる。よって、各バッファに流れる電流値を個別に測定することはできない。
【００１０】
よって、特許文献１にかかるテスト装置に同一電源に接続されたバッファが複数あったとしても複数のバッファに流れる電流値を同時に測定することができない。その結果、テスト時間・コストが増大してしまう。
【課題を解決するための手段】
【００１１】
本発明の一態様である半導体集積回路のテスト回路は、第１の電源と出力端子との間に接続される第１のトランジスタと、第２の電源と前記出力端子との間に接続される第２のトランジスタと、を有する出力バッファと、前記出力バッファの前記第１のトランジスタ及び前記第２のトランジスタの動作状態を選択する選択回路と、を備え、前記選択回路は、前記複数の出力バッファの前記第１のトランジスタを非線形領域で動作させた状態において、前記第２のトランジスタをオフにし、又は線形領域で動作させるものである。本テスト回路は、前記複数の出力バッファに設けられた前記第１のトランジスタを一括して非線形領域で動作させるとともに、前記第２のトランジスタを一括してオフ又は線形領域で動作させることができる。これにより、前記第２のトランジスタのドレイン−ソース間電圧及び前記第１のトランジスタのドレイン電流を一括して測定できる。従って、前記第２のトランジスタの抵抗値を一括して算出することが可能となる。
【００１２】
本発明の一態様である半導体集積回路のテスト方法は、第１の電源と出力端子との間に接続される第１のトランジスタと、第２の電源と前記出力端子との間に接続される第２のトランジスタと、を有する出力バッファが複数設けられた半導体集積回路において当該複数の出力バッファに対して一括してテストを実行する半導体集積回路のテスト方法であって、前記第１のトランジスタを非線形領域で動作させ、前記第２のトランジスタを線形領域で動作させた状態において、前記第１のトランジスタと前記第２のトランジスタとの間の接続点と接続される出力端子における電圧を測定して第１の電圧値を取得し、前記第２のトランジスタをオフにした状態において、前記第１の電圧値を有する電圧を前記出力端子に印加して、当該出力端子における電流を測定して第１の電流値を取得し、前記第１の電圧値と前記第１の電流値とに基づいて前記第２のトランジスタの抵抗値を算出するものである。本テスト方法は、前記複数の出力バッファに設けられた前記第１のトランジスタを一括して非線形領域で動作させるとともに、前記第２のトランジスタを一括してオフ又は線形領域で動作させる。これにより、前記第２のトランジスタのドレイン−ソース間電圧及び前記第１のトランジスタのドレイン電流を一括して測定する。従って、前記第２のトランジスタの抵抗値を一括して算出することができる。
【発明の効果】
【００１３】
本発明によれば、同一電源に接続された複数の出力バッファのトランジスタの抵抗値を一括して測定することができる半導体集積回路のテスト回路及びテスト方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１にかかるテスト回路１００の構成図である。
【図２】実施の形態１にかかるテスト回路１００の構成を示す回路図である。
【図３】図２におけるＮＯＴ回路の動作モード表である。
【図４】図２におけるトランスファーゲートの構成図及び動作モード表である。
【図５】図２におけるドライバの動作モード表である。
【図６】実施の形態１にかかるテスト回路１００の動作モード表である。
【図７】実施の形態１にかかるテスト回路１００における測定方法を示すフローチャートである。
【図８】実施の形態２にかかるテスト回路２００の構成図である。
【図９】実施の形態２にかかるテスト回路２００の構成を示す回路図である。
【図１０】実施の形態２にかかるテスト回路２００の動作モード表である。
【図１１】実施の形態２にかかるテスト回路２００における測定方法を示すフローチャートである。
【図１２】図６のステップＳＴ１０４での出力バッファの出力端子における電圧を示す図である。
【図１３】図６のステップＳＴ１０４におけるＰｃｈトランジスタＭｐｋの特性（ドレイン−ソース間電圧とドレイン電流との関係）を示すグラフである。
【図１４】テスト回路１００の実施の形態３にかかる測定方法を示すフローチャートである。
【図１５】ＰｃｈトランジスタＭｐｋの特性（ドレイン−ソース間電圧とドレイン電流との関係）を示すグラフである。
【図１６】Ｐａｓｓ判定の場合のＰｃｈトランジスタＭｐｋの特性（ドレイン−ソース間電圧とドレイン電流との関係）を示すグラフである。
【図１７】Ｆａｉｌ判定の場合のＰｃｈトランジスタＭｐｋの特性（ドレイン−ソース間電圧とドレイン電流との関係）を示すグラフである。
【図１８】実施の形態４にかかるテスト回路４００の構成図である。
【図１９】実施の形態４にかかるテスト回路４００の構成を示す回路図である。
【図２０】実施の形態４にかかるテスト回路４００の動作モード表である。
【図２１】実施の形態４にかかるテスト回路４００における測定方法を示すフローチャートである。
【図２２】特許文献１に開示されている半導体回路のテスト装置２０の構成図である。
【図２３】特許文献１に開示されている半導体回路のテスト装置２０の動作を示すフローチャートである。
【発明を実施するための形態】
【００１５】
実施の形態１
まず、実施の形態１にかかるテスト回路及びテスト回路における測定方法について説明する。図１は、実施の形態１にかかるテスト回路１００の構成図である。テスト回路１００は、図１に示すように、制御回路１ａ、電圧発生回路２ａ、ｎ（ｎは１以上の整数）個の選択回路ＳＥＬ１〜ＳＥＬｎにより構成される。このテスト回路１００には、制御回路１ａ及びｎ個の出力バッファＢ１〜Ｂｎが接続される。なお、説明の簡素化のため、図１では選択回路ＳＥＬ１、選択回路ＳＥＬｎ、出力バッファＢ１及び出力バッファＢｎを表示し、選択回路ＳＥＬ２〜ＳＥＬｎ−１及び出力バッファＢ２〜Ｂｎ−１を省略している。
【００１６】
制御回路１ａは、入力端子ＩＮに入力信号が入力され、電圧発生回路２ａに制御信号を出力する。電圧発生回路２ａは、制御信号に応じて、制御電圧Ｖｃｏｎ１及びＶｃｏｎ２と、出力電圧Ｖｏｕｔ１及びＶｏｕｔ２とを、選択回路ＳＥＬ１〜ＳＥＬｎに出力する。選択回路ＳＥＬ１〜ＳＥＬｎは、それぞれ出力バッファＢ１〜ＢｎのＰｃｈトランジスタＭｐ１〜Ｍｐｎのゲートにデータ信号Ｄ１〜Ｄｎ、電源電圧ＶＤＤ、グランド電圧ＧＮＤ又は出力電圧Ｖｏｕｔ１を印加し、ＮｃｈトランジスタＭｎ１〜Ｍｎｎのゲートにデータ信号Ｄ１〜Ｄｎ、電源電圧ＶＤＤ、グランド電圧ＧＮＤ又は出力電圧Ｖｏｕｔ２を印加する。出力バッファＢ１〜Ｂｎは、ＰｃｈトランジスタＭｐ１〜ＭｐｎとＮｃｈトランジスタＭｎ１〜Ｍｎｎの接続点が、出力端子Ｏ１〜Ｏｎと接続されている。
【００１７】
続いて、テスト回路１００の構成について詳細に説明する。図２は、テスト回路１００の構成を示す回路図である。なお、説明の簡素化のため、図２では選択回路ＳＥＬ１、選択回路ＳＥＬｎ、出力バッファＢ１及び出力バッファＢｎを表示し、選択回路ＳＥＬ２〜ＳＥＬｎ−１及び出力バッファＢ２〜Ｂｎ−１を省略している。
【００１８】
制御回路１ａは、入力信号［Ｐ１：Ｔ１：Ｔ２］が入力され、これらの入力信号に応じて、制御信号Ｓ［１：５］を出力する。
【００１９】
電圧発生回路２ａは、電圧発生部３を有する。電圧発生部３は、ＰｃｈトランジスタＭｐｂ、ＮｃｈトランジスタＭｎｂ、抵抗Ｒ、トランスファーゲートＴＧ１〜４、ＮＯＴ回路Ｎ１及びＮＯＴ回路Ｎ２により構成される。
【００２０】
ＰｃｈトランジスタＭｐｂのソースは、電源電圧ＶＤＤと接続される。ＰｃｈトランジスタＭｐｂのドレインは、抵抗Ｒの一端及びトランスファーゲートＴＧ１の一端と接続される。ＰｃｈトランジスタＭｐｂのドレインにおける電圧を、基準電圧Ｖｒｅｆ１とする。トランスファーゲートＴＧ３の一端は、電源電圧ＶＤＤと接続される。トランスファーゲートＴＧ１及びトランスファーゲートＴＧ３の他端は、ＰｃｈトランジスタＭｐｂのゲートと接続される。
【００２１】
ＮｃｈトランジスタＭｎｂのソースは、グランド電圧ＧＮＤと接続される。ＮｃｈトランジスタＭｎｂのドレインは、抵抗Ｒの他端及びトランスファーゲートＴＧ２の一端と接続される。ＮｃｈトランジスタＭｎｂのドレインにおける電圧が、基準電圧Ｖｒｅｆ２とする。トランスファーゲートＴＧ４の一端は、グランド電圧ＧＮＤと接続される。トランスファーゲートＴＧ２及びトランスファーゲートＴＧ４の他端は、ＮｃｈトランジスタＭｎｂのゲートと接続される。
【００２２】
トランスファーゲートＴＧ１及びＴＧ２の制御端子は、制御信号Ｓ１と接続される。トランスファーゲートＴＧ３の制御端子は、ＮＯＴ回路Ｎ１を介して制御信号Ｓ１と負論理で接続される。このＮＯＴ回路Ｎ１の出力が、制御電圧Ｖｃｏｎ２となる。トランスファーゲートＴＧ４の制御端子は、ＮＯＴ回路Ｎ２を介して制御信号Ｓ１と負論理で接続される。このＮＯＴ回路Ｎ２の出力が、制御電圧Ｖｃｏｎ１となる。
【００２３】
トランスファーゲートＴＧ５は、トランスファーゲートＴＧ１と電圧発生回路２ａの出力（出力電圧Ｖｏｕｔ１）との間に接続される。トランスファーゲートＴＧ５の制御端子は、制御信号Ｓ２と接続される。トランスファーゲートＴＧ６は、電圧発生部３のトランスファーゲートＴＧ２と電圧発生回路２ａの出力（出力電圧Ｖｏｕｔ２）との間に接続される。トランスファーゲートＴＧ６の制御端子は、制御信号Ｓ５と接続される。
【００２４】
ドライバＤＲ１の入力端子は制御信号Ｓ３と接続され、出力端子には電圧発生回路２ａの出力（出力電圧Ｖｏｕｔ１）と接続される。ドライバＤＲ１の制御端子は、ＮＯＴ回路Ｎ３を介して制御信号Ｓ２と負論理で接続される。ドライバＤＲ２の入力端子は制御信号Ｓ４と接続され、出力端子は電圧発生回路２ａの出力（出力電圧Ｖｏｕｔ２）と接続される。ドライバＤＲ２の制御端子は、ＮＯＴ回路Ｎ４を介して制御信号Ｓ５と負論理で接続される。
【００２５】
選択回路ＳＥＬ１〜ＳＥＬｎは、それぞれ同様の構成を有している。選択回路ＳＥＬｋ（ｋは、１≦ｋ≦ｎを満たす整数）は、ドライバＤＲｐｋ及びドライバＤＲｎｋの入力端子にデータ信号Ｄｋが入力される。トランスファーゲートＴＧｐｋの一端は、電圧発生回路２ａの出力（出力電圧Ｖｏｕｔ１）と接続され、他端はドライバＤＲｐｋの出力及び出力バッファＢｋのＰｃｈトランジスタＭｐｋのゲートと接続される。トランスファーゲートＴＧｎｋの一端は、電圧発生回路２ａの出力（出力電圧Ｖｏｕｔ２）と接続され、他端はドライバＤＲｎｋの出力及び出力バッファＢｋのＮｃｈトランジスタＭｎｋのゲートと接続される。
【００２６】
ドライバＤＲｐｋ及びドライバＤＲｎｋの制御端子は、制御信号Ｓ１と負論理で接続される。トランスファーゲートＴＧｐｋの制御端子は、ＮＯＴ回路Ｎ１及びＮＯＴ回路Ｎ５を介して、制御信号Ｓ１と正論理で接続される。トランスファーゲートＴＧｎｋの制御端子は、ＮＯＴ回路Ｎ２及びＮＯＴ回路Ｎ６を介して、制御信号Ｓ１と正論理で接続される。
【００２７】
出力バッファＢ１〜Ｂｎは、それぞれ同様の構成を有している。出力バッファＢｋ（（ｋは、１≦ｋ≦ｎを満たす整数）は、ＰｃｈトランジスタＭｐｋ及びＮｃｈトランジスタＭｎｋのドレイン同士が接続される。ＰｃｈトランジスタＭｐｋとＮｃｈトランジスタＭｎｋとの接続点は、出力端子Ｏｋと接続される。
【００２８】
なお、出力バッファＢ１〜ＢｎにおけるＰｃｈトランジスタＭｐｋには、チャネル長変調効果を無視すると、以下の式（１）に示す制限が課せられる。
【数１】
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但し、（Ｗ／Ｌ）ｐは、Ｐｃｈトランジスタのアスペクト比である。Ｖｇｐは、Ｐｃｈトランジスタのゲート電圧である。Ｖｔｈｐは、Ｐｃｈトランジスタの閾電圧である。μｐは、ホール移動度である。Ｃｏｘは、単位面積あたりのゲート酸化膜容量である。ＶＤＤは、電源電圧の値である。Ｒｎは、Ｎｃｈトランジスタの抵抗値である
【００２９】
次に、図２におけるＮＯＴ回路、トランスファーゲート及びドライバの動作について説明する。図３は、図２におけるＮＯＴ回路の動作モード表である。ＮＯＴ回路は、図２に示すように、入力端子に入力された信号を反転させて、出力端子ＯＵＴから出力する。
【００３０】
図４は、図２におけるトランスファーゲートの構成図及び動作モード表である。トランスファーゲートは、ＮｃｈトランジスタとＰｃｈトランジスタとが対向して接続される。このトランスファーゲートは、制御信号Ｃ１が「０」の場合は、端子Ｐａと端子Ｐｂとの間は「Ｏｐｅｎ」となる。制御信号Ｃ１が「１」の場合は、端子Ｐａと端子Ｐｂとの間は「Ｓｈｏｒｔ」となる。
【００３１】
図５は、図２におけるドライバの動作モード表である。このドライバは、制御信号ＥＮが「０」の場合は、高インピーダンス（ＨｉＺ）状態となる。制御信号ＥＮが「１」の場合は、入力端子に入力された信号を出力端子から出力する。
【００３２】
次に、図２、図６及び図７を参照して、テスト回路１００の動作について説明する。図６は、テスト回路１００の動作モード表である。図６では、入力信号［Ｐ１：Ｔ１：Ｔ２］に応じた制御信号Ｓ［１：５］が表示されている。テスト回路１００は、制御信号Ｓ［１：５］に応じてＮＯＴ回路、トランスファーゲート及びドライバが図３〜５に示すように動作する。従って、出力バッファＢｋのＰｃｈトランジスタＭｐｋのゲート電圧Ｓｐｋ及びＮｃｈトランジスタＭｎｋのゲート電圧Ｓｎｋは、図６に示す電圧となる。
【００３３】
図７は、テスト回路１００における測定方法を示すフローチャートである。図７に示すように、まず、制御回路の入力信号［Ｐ１：Ｔ１：Ｔ２］を［０００］に設定する。このときの制御信号Ｓ［１：５］は［１１Ｘ１０］となる。よって、ゲート電圧Ｓｐｋは基準電圧Ｖｒｅｆ１となり、ゲート電圧Ｓｎｋは電源電圧ＶＤＤとなる。これにより、出力バッファＢ１〜ＢｎのＰｃｈトランジスタＭｐ１〜Ｍｐｎは定電流出力状態（非線形領域で動作）となり、ＮｃｈトランジスタＭｎ１〜Ｍｎｎは抵抗状態（線形領域で動作）となる（ステップＳＴ１０１）。
【００３４】
次に、出力バッファＢ１〜Ｂｎの出力端子Ｏ１〜Ｏｎにおいて、電圧ＶＯｎ１〜ＶＯｎｎを測定する（ステップＳＴ１０２）。
【００３５】
次に、制御回路の入力信号［Ｐ１：Ｔ１：Ｔ２］を［００１］に設定する。このときの制御信号Ｓ［１：５］は［１１Ｘ００］となる。よって、ゲート電圧Ｓｐｋは基準電圧Ｖｒｅｆ１となり、ゲート電圧Ｓｎｋはグランド電圧ＧＮＤとなる。これにより、出力バッファＢ１〜ＢｎのＰｃｈトランジスタＭｐ１〜Ｍｐｎは定電流出力状態（非線形領域で動作）となり、ＮｃｈトランジスタＭｎ１〜Ｍｎｎはオフとなり、高インピーダンス（ＨｉＺ）状態となる（ステップＳＴ１０３）。
【００３６】
次に、出力バッファＢ１〜Ｂｎの出力端子Ｏ１〜Ｏｎに、ステップＳＴ１０２で測定した電圧ＶＯｎ１〜ＶＯｎｎを印加し、出力電流ＩＯｎ１〜ＩＯｎｎを測定する（ステップＳＴ１０４）。
【００３７】
次に、ＶＯｎｋ／｜ＩＯｎｋ｜（ｋは、１≦ｋ≦ｎを満たす整数）を計算し、出力バッファＢ１〜ＢｎのＮｃｈトランジスタＭｎ１〜Ｍｎｎの抵抗値を算出する（ステップＳＴ１０５）。
【００３８】
次に、制御回路の入力信号［Ｐ１：Ｔ１：Ｔ２］を［０１１］に設定する。このときの制御信号Ｓ［１：５］は［１００Ｘ１］となる。よって、ゲート電圧Ｓｐｋはグランド電圧ＧＮＤとなり、ゲート電圧Ｓｎｋは基準電圧Ｖｒｅｆ２となる。これにより、出力バッファＢ１〜ＢｎのＰｃｈトランジスタＭｐ１〜Ｍｐｎは抵抗状態（線形領域で動作）となり、ＮｃｈトランジスタＭｎ１〜Ｍｎｎは定電流出力状態（非線形領域で動作）となる（ステップＳＴ１０６）。
【００３９】
次に、出力バッファＢ１〜Ｂｎの出力端子Ｏ１〜Ｏｎにおいて、電圧ＶＯｐ１〜ＶＯｐｎを測定する（ステップＳＴ１０７）。
【００４０】
次に、制御回路の入力電圧［Ｐ１：Ｔ１：Ｔ２］を［０１０］に設定する。このときの制御信号Ｓ［１：５］は［１０１Ｘ１］となる。よって、ゲート電圧Ｓｐｋは電源電圧ＶＤＤとなり、ゲート電圧Ｓｎｋは基準電圧Ｖｒｅｆ２となる。これにより、出力バッファＢ１〜ＢｎのＰｃｈトランジスタＭｐ１〜Ｍｐｎはオフとなり、ＨｉＺ状態となる。ＮｃｈトランジスタＭｎ１〜Ｍｎｎは定電流出力状態（非線形領域で動作）となる（ステップＳＴ１０８）。
【００４１】
次に、出力バッファＢ１〜Ｂｎの出力端子Ｏ１〜Ｏｎに、ステップＳＴ１０７で測定した電圧ＶＯｐ１〜ＶＯｐｎを印加し、出力電流ＩＯｐ１〜ＩＯｐｎを測定する（ステップＳＴ１０９）。
【００４２】
次に、（ＶＤＤ−ＶＯｐｋ）／｜ＩＯｐｋ｜（ｋは、１≦ｋ≦ｎを満たす整数）を計算し、出力バッファＢ１〜ＢｎのＰｃｈトランジスタＭｐ１〜Ｍｐｎの抵抗値を算出する（ステップＳＴ１１０）。
【００４３】
最後に、制御回路の入力信号［Ｐ１：Ｔ１：Ｔ２］を［１ＸＸ］に設定し、出力バッファＢ１〜Ｂｎを、内部データ出力モードにして終了する（ステップＳＴ１１１）。
【００４４】
よって、テスト回路１００は、出力バッファＢ１〜Ｂｎに設けられたＰｃｈトランジスタＭｐ１〜Ｍｐｎ又はＮｃｈトランジスタＭｎ１〜Ｍｎｎを一括して線形領域動作状態又は高インピーダンス状態とすることができる。これにより、ＰｃｈトランジスタＭｐ１〜Ｍｐｎ又はＮｃｈトランジスタＭｎ１〜Ｍｎｎのドレイン−ソース間電圧及びドレイン電流を一括して測定することができる。これにより、ＰｃｈトランジスタＭｐ１〜Ｍｐｎ又はＮｃｈトランジスタＭｎ１〜Ｍｎｎの抵抗値を一括して算出することが可能となる。従って、本構成によれば、１回の測定で、同一電源に接続された複数のバッファに対する測定を同時に行うことができる。
【００４５】
実施の形態２
続いて、実施の形態２にかかるテスト回路及びテスト回路における測定方法について説明する。図８は、実施の形態２にかかるテスト回路２００の構成図である。テスト回路２００は、図１に示すテスト回路１００の制御回路１ａ及び電圧発生回路２ａを制御回路１ｂ及び電圧発生回路２ｂに置き換え、更にバウンダリスキャンブロックＢＳ１〜ＢＳｎを追加したものである。データ信号Ｄ１〜Ｄｎは、バウンダリスキャンブロックＢＳ１〜ＢＳｎを介して、選択回路ＳＥＬ１〜ＳＥＬｎに入力される。
【００４６】
バウンダリスキャンブロックＢＳｋ（ｋは、１≦ｋ≦ｎを満たす整数）は、フリップフロップＦＦｋ及びセレクタＳＳｋにより構成される。フリップフロップＦＦｋには、クロック信号ＣＬＫとデータ信号ＤＡＴＡＩＮが入力され、記憶されたデータ信号ＤＡＴＡＯＵＴを出力する。セレクタＳＳｋは、データ信号Ｄｋ及びデータ信号ＤＡＴＡＯＵＴが入力され、制御信号ＴＥＳＴに応じて、選択回路ＳＥＬｋにデータ信号Ｄｋ又はデータ信号ＤＡＴＡＯＵＴを出力する。
【００４７】
続いて、テスト回路２００の構成について詳細に説明する。図９は、テスト回路２００の構成を示す回路図である。制御回路１ｂは、入力信号［Ｐ１：Ｔ１］が入力され、これらの入力信号に応じて、制御信号Ｓ［１：３］を出力する。
【００４８】
電圧発生回路２ｂは、図２に示す電圧発生回路２ａと共通の電圧発生部３を有する。トランスファーゲートＴＧ１及びＴＧ３は、電圧発生回路２ｂの出力（出力電圧Ｖｏｕｔ１）と接続される。トランスファーゲートＴＧ２及びＴＧ４は、電圧発生回路２ｂの出力（出力電圧Ｖｏｕｔ２）と接続される。
【００４９】
選択回路ＳＥＬｋ（ｋは、１≦ｋ≦ｎを満たす整数）では、ドライバＤＲｐｋ及びドライバＤＲｎｋの入力端子は、バウンダリスキャンブロックＢＳｋの出力と接続される。トランスファーゲートＴＧｐｋの制御端子は、制御信号Ｓ２と接続される。トランスファーゲートＴＧｎｋの制御端子は、制御信号Ｓ３と接続される。ドライバＤＲｐｋの制御端子は、ＮＯＴ回路Ｎ５を介して、制御信号Ｓ２と負論理で接続される。ドライバＤＲｎｋの制御端子は、ＮＯＴ回路Ｎ６を介して、制御信号Ｓ３と負論理で接続される。テスト回路２００のその他の構成は、テスト回路１００と同様であるので、説明を省略する。
【００５０】
次に、図９〜１１を参照して、テスト回路２００における測定方法について説明する。図１０は、テスト回路２００の動作モード表である。図１０では、入力信号［Ｐ１：Ｔ１］に応じた制御信号Ｓ［１：３］が表示されている。テスト回路２００は、制御信号Ｓ［１：３］に応じてＮＯＴ回路、トランスファーゲート及びドライバが図２〜４に示すように動作する。従って、出力バッファＢｋのＰｃｈトランジスタＭｐｋのゲート電圧Ｓｐｋ及びＮｃｈトランジスタＭｎｋのゲート電圧Ｓｎｋは、図１０に示す電圧となる。なお、以下では、バウンダリスキャンブロックＢＳｋのセレクタＳＳｋは、フリップフロップＦＦｋから入力されるデータ信号ＤＡＴＡＯＵＴを選択して、選択回路ＳＥＬｋに出力するものとする。
【００５１】
図１１は、テスト回路２００における測定方法を示すフローチャートである。図１１に示すように、まず、制御回路の入力信号［Ｐ１：Ｔ１］を「００」に設定する。このときの制御信号Ｓ［１：３］は「１１０」となる。よって、ゲート電圧Ｓｐｋは基準電圧Ｖｒｅｆ１となり、ゲート電圧ＳｎｋはバウンダリスキャンブロックＢＳｋの出力電圧となる。これにより、出力バッファＢ１〜ＢｎのＰｃｈトランジスタＭｐ１〜Ｍｐｎは定電流出力状態（非線形領域で動作）となる（ステップＳＴ２０１）。
【００５２】
次に、バウンダリスキャンブロックＢＳｋのフリップフロップＦＦｋに「１」を設定する。これにより、ＮｃｈトランジスタＭｎ１〜Ｍｎｎは抵抗状態（線形領域で動作）となる（ステップＳＴ２０２）。
【００５３】
次に、出力バッファＢ１〜Ｂｎの出力端子Ｏ１〜Ｏｎにおいて、電圧ＶＯｎ１〜ＶＯｎｎを測定する（ステップＳＴ２０３）。
【００５４】
次に、バウンダリスキャンブロックＢＳｋのフリップフロップＦＦｋに「０」を設定する。これにより、ＮｃｈトランジスタＭｎ１〜Ｍｎｎはオフとなり、高インピーダンス（ＨｉＺ）状態となる（ステップＳＴ２０４）。
【００５５】
次に、出力バッファＢ１〜Ｂｎの出力端子Ｏ１〜Ｏｎに、ステップＳＴ２０３で測定した電圧ＶＯｎ１〜ＶＯｎｎを印加し、出力電流ＩＯｎ１〜ＩＯｎｎを測定する（ステップＳＴ２０５）。
【００５６】
次に、ＶＯｎｋ／｜ＩＯｎｋ｜（１≦ｋ≦ｎ）を計算し、出力バッファＢ１〜ＢｎのＮｃｈトランジスタＭｎ１〜Ｍｎｎの抵抗値を算出する（ステップＳＴ２０６）。
【００５７】
次に、制御回路の入力信号［Ｐ１：Ｔ１］を「０１」に設定する。このときの制御信号Ｓ［１：３］は「１０１」となる。よって、ゲート電圧ＳｐｋはバウンダリスキャンブロックＢＳｋの出力電圧となり、ゲート電圧Ｓｎｋは基準電圧Ｖｒｅｆ２となる。これにより、ＮｃｈトランジスタＭｎ１〜Ｍｎｎは定電流出力状態（非線形領域で動作）となる（ステップＳＴ２０７）。
【００５８】
次に、バウンダリスキャンブロックＢＳｋのフリップフロップＦＦｋに「０」を設定する。これにより、ＰｃｈトランジスタＭｐ１〜Ｍｐｎは抵抗状態（線形領域で動作）となる（ステップＳＴ２０８）。
【００５９】
次に、出力バッファＢ１〜Ｂｎの出力端子Ｏ１〜Ｏｎにおいて、電圧ＶＯｐ１〜ＶＯｐｎを測定する（ステップＳＴ２０９）。
【００６０】
次に、バウンダリスキャンブロックＢＳｋのフリップフロップＦＦｋに「１」を設定する。これにより、ＮｃｈトランジスタＭｐ１〜Ｍｐｎはオフとなり、ＨｉＺ状態となる（ステップＳＴ２１０）。
【００６１】
次に、出力バッファＢ１〜Ｂｎの出力端子Ｏ１〜Ｏｎに、ステップＳＴ２０９で測定した電圧ＶＯｐ１〜ＶＯｐｎを印加し、出力電流ＩＯｐ１〜ＩＯｐｎを測定する（ステップＳＴ２１１）。
【００６２】
次に、（ＶＤＤ−ＶＯｐｋ）／｜ＩＯｐｋ｜（１≦ｋ≦ｎ）を計算し、出力バッファＢ１〜ＢｎのＰｃｈトランジスタＭｐ１〜Ｍｐｎの抵抗値を算出する（ステップＳＴ２１２）。
【００６３】
最後に、制御回路の入力信号［Ｐ１：Ｔ１］を「１Ｘ」に設定し、出力バッファＢ１〜Ｂｎを内部データ出力モードにして終了する（ステップＳＴ２１３）。
【００６４】
よって、テスト回路２００によれば、既存のバウンダリスキャンブロックを利用することにより、テスト回路１００と比べて回路規模を縮小することができる。
【００６５】
実施の形態３
次に実施の形態３にかかるテスト回路における測定方法について説明する。本測定方法は、テスト回路１００における測定精度を、より向上させるものである。まず、実施の形態１の測定方法（図６）における、接触抵抗の影響について説明する。図１２は、図６のステップＳＴ１０４での出力バッファの出力端子における電圧を示す図である。図１２に示すように、ステップＳＴ１０４（図６）を実施するには、出力バッファＢｋ（ｋは、１≦ｋ≦ｎを満たす整数）の出力端子Ｏｋに、外部から電圧ＶＯｎｋを印加する。この際、ピンには必ず接触抵抗Ｒｃが付く。そのため、出力端子Ｏｋには、外部から印加したＶＯｎｋよりも大きな電圧（ＶＯｎｋ＿ｉｎ）がかかる。このときのＰｃｈトランジスタＭｐｋの特性（ドレイン−ソース間電圧とドレイン電流との関係）は、図１３に示すグラフで表される。
【００６６】
図１３に示すように、接触抵抗Ｒｃが小さい場合には、ＩＯｎｎ＊Ｒｃも小さくなる。よって、電圧ＶＯｎｎ＿ｉｎは、ＰｃｈトランジスタＭｐｋの動作が非線形領域から線形領域へ移行する閾値電圧Ｖｂｏｒｄｅｒより小さくなる。そのため、ＰｃｈトランジスタＭｐｋは非線形領域で動作し、電流源として機能する。一方、接触抵抗が大きい場合には、ＩＯｎｎ＊Ｒｃが大きくなり、電圧ＶＯｎｎ＿ｉｎは閾値電圧Ｖｂｏｒｄｅｒ以上となる。そのため、ＰｃｈトランジスタＭｐｋは線形領域で動作し、電流源として機能しない。
【００６７】
すなわち、実施の形態１の測定方法（図６）では、大きな接触抵抗（Ｒｃ）が付くと、ＰｃｈトランジスタＭｐｋが線形領域で動作してしまう。その結果、ＰｃｈトランジスタＭｐｋが電流源として機能せず、測定を正しく行うことができない。
【００６８】
この問題の対策として、本実施の形態３にかかる測定方法では、図６に示す実施の形態１でのテスト回路の動作と比較して、ステップＳＴ１０４とステップＳＴ１０５との間にステップＳＴ３０１及びＳＴ３０２が追加され、ステップＳＴ１０９とステップＳＴ１１０との間に、ステップＳＴ３０３及びＳＴ３０４が追加されている。図１４は、テスト回路１００の実施の形態３にかかる測定方法を示すフローチャートである。以下、本測定方法の特徴部分である、ステップＳＴ３０１〜３０４の動作について説明する。図１５は、ＰｃｈトランジスタＭｐｋの特性（ドレイン−ソース間電圧とドレイン電流との関係）を示すグラフである。図１６は、Ｐａｓｓ判定の場合のＰｃｈトランジスタＭｐｋの特性（ドレイン−ソース間電圧とドレイン電流との関係）を示すグラフである。図１７は、Ｆａｉｌ判定の場合のＰｃｈトランジスタＭｐｋの特性（ドレイン−ソース間電圧とドレイン電流との関係）を示すグラフである。
【００６９】
ステップＳＴ３０１では、出力端子Ｏｋに電圧ＶＯｎｋ＋α（但し、α＞０）を印加し、出力端子Ｏｋの電流ＩＯｎｋαを測定する。
【００７０】
次に、ステップＳＴ３０２では、Ａ＝（ＩＯｎｋ−ＩＯｎｋα）／αを計算し、電圧ＶＯｎｎと電圧ＶＯｎｎ＋αとの間の傾きを求める（図１５）。続いて、計算結果Ａの絶対値｜Ａ｜を、設計時のＮｃｈトランジスタの非線形領域の傾きのＷｏｒｓｔ最大絶対値｜Ｂ｜と比較する。そして、｜Ａ｜＜｜Ｂ｜の場合にはＰａｓｓ判定（図１６）として、ステップＳＴ１０５へ進み、そのまま測定を続行する。｜Ａ｜≧｜Ｂ｜の場合にはＦａｉｌ判定（図１７）として、ソケット内のチップを抜挿し、ステップＳＴ１０１へ戻って再測定を行う。
【００７１】
ステップＳＴ３０３では、出力端子Ｏｋに電圧ＶＯｐｋ−αを印加し、出力端子Ｏｋの電流ＩＯｐｋαを測定する。
【００７２】
次に、ステップＳＴ３０４では、Ｃ＝（ＩＯｐｋ−ＩＯｐｋα）／αを計算し、電圧ＶＯｐｎと電圧ＶＯｐｎ−αとの間の傾きを求める。続いて、計算結果の絶対値｜Ｃ｜を、設計時のＰｃｈトランジスタの非線形領域の傾きのＷｏｒｓｔ最大絶対値｜Ｄ｜と比較する。そして、｜Ｃ｜＜｜Ｄ｜の場合にはＰａｓｓ判定として、ステップＳＴ１１０へ進み、そのまま測定を続行する。｜Ｃ｜≧｜Ｄ｜の場合にはＦａｉｌ判定として、ソケット内のチップを抜挿し、ステップＳＴ１０１へ戻って再測定を行う。
【００７３】
すなわち、本測定方法では、ステップＳＴ３０１及びＳＴ３０２により、ＮｃｈトランジスタＭｎｋが非線形領域で動作している場合には測定を続行し、線形領域で動作している場合には再測定を行う。また、ステップＳＴ３０３及びＳＴ３０４により、ＰｃｈトランジスタＭｐｋが非線形領域で動作している場合には測定を続行し、線形領域で動作している場合には再測定を行う。従って、本測定方法によれば、ピンに大きな接触抵抗が付くことにより測定が正しく行われなかった場合を検出し、ソケット内のチップを抜挿し、再測定を行う。これにより、誤測定及び誤判定を防止し、より高精度の測定を行うことができる。
【００７４】
実施の形態４
次に、実施の形態４にかかる測定方法について説明する。本測定方法は、テスト回路を用いた測定において、電源電圧ＶＤＤ及びグランド電圧ＧＮＤとの間に生じる接触抵抗の影響を除去するものである。実施の形態１にかかるテスト回路１００は出力バッファＢ１〜Ｂｎが同じ動作をするが、実施の形態４にかかるテスト回路４００は、１つのバッファが残りの他のバッファと異なる動作をする点が特徴である。
【００７５】
図１８は、実施の形態４にかかるテスト回路４００の構成図である。テスト回路４００は、テスト回路１００における制御回路１ａ及び電圧発生回路２ａを、制御回路１ｃ及び電圧発生回路２ｃに置き換えたものである。なお、説明の簡素化のため、図１８では選択回路ＳＥＬ１、選択回路ＳＥＬｎ−１、選択回路ＳＥＬｎ、出力バッファＢ１、出力バッファＢｎ−１及び出力バッファＢｎを表示し、選択回路ＳＥＬ２〜ＳＥＬｎ−２及び出力バッファＢ２〜Ｂｎ−２を省略している。
【００７６】
制御回路１ｃは、入力端子ＩＮに入力信号が入力され、電圧発生回路２ｃに制御信号を出力する。電圧発生回路２ｃは、制御信号に応じて、制御電圧Ｖｃｏｎ１及びＶｃｏｎ２を選択回路ＳＥＬ１〜ＳＥＬｎに出力する。また、電圧発生回路２ｃは、制御信号に応じて、出力電圧Ｖｏｕｔ３及びＶｏｕｔ４を選択回路ＳＥＬ１に出力する。さらに電圧発生回路２ｃは、制御信号に応じて、出力電圧Ｖｏｕｔ１及びＶｏｕｔ２を選択回路ＳＥＬ２〜ＳＥＬｎに出力する。選択回路ＳＥＬ１は、出力バッファＢ１のＰｃｈトランジスタＭｐ１のゲートにデータ信号Ｄ１、電源電圧ＶＤＤ、グランド電圧ＧＮＤ又は出力電圧Ｖｏｕｔ３を印加し、ＮｃｈトランジスタＭｎ１〜Ｍｎｎのゲートにデータ信号Ｄ１、電源電圧ＶＤＤ、グランド電圧ＧＮＤ又は出力電圧Ｖｏｕｔ４を印加する。選択回路ＳＥＬ２〜ＳＥＬｎは、それぞれ出力バッファＢ２〜ＢｎのＰｃｈトランジスタＭｐ２〜Ｍｐｎのゲートにデータ信号Ｄ２〜Ｄｎ、電源電圧ＶＤＤ、グランド電圧ＧＮＤ又は出力電圧Ｖｏｕｔ１を印加し、ＮｃｈトランジスタＭｎ２〜Ｍｎｎのゲートにデータ信号Ｄ２〜Ｄｎ、電源電圧ＶＤＤ、グランド電圧ＧＮＤ又は出力電圧Ｖｏｕｔ２を印加する。出力バッファＢ１〜Ｂｎは、ＰｃｈトランジスタＭｐ１〜ＭｐｎとＮｃｈトランジスタＭｎ１〜Ｍｎｎとの接続点が、出力端子Ｏ１〜Ｏｎと接続されている。
【００７７】
続いて、テスト回路４００の構成について詳細に説明する。図１９は、テスト回路４００の構成を示す回路図である。なお、説明の簡素化のため、図１９では３つの選択回路ＳＥＬ１、Ｓｎ−１及びＳｎ、３つの出力バッファＢ１、Ｂｎ−１及びＢｎを表示し、選択回路ＳＥＬ２〜ＳＥＬｎ−２及び出力バッファＢ２〜Ｂｎ−２を省略している。
【００７８】
制御回路１ｃは、入力信号Ｔ［１：３］が入力され、これらの入力信号に応じて、制御信号Ｓ［１：８］を出力する。
【００７９】
電圧発生回路２ｃは、図１に示す電圧発生回路２ａに、トランスファーゲートＴＧ７及びＴＧ８、ＮＯＴ回路Ｎ７及びＮ８、ドライバＤＲ３及びＤＲ４を追加したものである。トランスファーゲートＴＧ７の一端は、トランスファーゲートＴＧ１を介してＰｃｈトランジスタＭｐｂのドレインと接続される。トランスファーゲートＴＧ７の他端は、電圧発生回路２ｃの出力（出力電圧Ｖｏｕｔ３）と接続される。トランスファーゲートＴＧ７の制御端子及びＮＯＴ回路Ｎ７の入力端子は、制御信号Ｓ７と接続される。ＮＯＴ回路Ｎ７の出力端子は、ドライバＤＲ３の制御端子と接続される。
【００８０】
トランスファーゲートＴＧ８の一端は、トランスファーゲートＴＧ２を介してＮｃｈトランジスタＭｎｂのドレインと接続される。トランスファーゲートＴＧ８の他端は、電圧発生回路２ｃの出力（出力電圧Ｖｏｕｔ４）と接続される。トランスファーゲートＴＧ８の制御端子及びＮＯＴ回路Ｎ８の入力端子は、制御信号Ｓ８と接続される。ＮＯＴ回路Ｎ８の出力端子は、ドライバＤＲ４の制御端子と接続される。
【００８１】
ドライバＤＲ３及びＤＲ４の入力は、制御信号Ｓ６と接続される。ドライバＤＲ３の出力端子は、電圧発生回路２ｃの出力（出力電圧Ｖｏｕｔ３）と接続される。ドライバＤＲ４の出力端子は、電圧発生回路２ｃの出力（出力電圧Ｖｏｕｔ４）と接続される。
【００８２】
電圧発生回路２ｃの出力（出力電圧Ｖｏｕｔ３）は、選択回路ＳＥＬ１のトランスファーゲートＴＧｐ１と接続される。電圧発生回路２ｃの出力（出力電圧Ｖｏｕｔ４）は、選択回路ＳＥＬ１のトランスファーゲートＴＧｎ１と接続される。テスト回路４００のその他の構成は、図２に示すテスト回路１００と同様であるので、説明を省略する。従って、出力バッファＢ１は電圧発生回路２ｃの出力電圧Ｖｏｕｔ３及びＶｏｕｔ４が入力され、出力バッファＢ２〜Ｂｎは電圧発生回路２ｃの出力電圧Ｖｏｕｔ１及びＶｏｕｔ２が入力される。
【００８３】
次に、図１９〜２１を参照して、テスト回路４００の動作について説明する。図２０は、テスト回路４００の動作モード表である。図２０では、入力信号Ｔ［１：３］に応じた制御信号Ｓ［１：８］が表示されている。テスト回路４００は、制御信号Ｓ［１：８］に応じてＮＯＴ回路、トランスファーゲート及びドライバが図２〜４に示すように動作する。従って、出力バッファＢｋ（ｋは、１≦ｋ≦ｎを満たす整数、以下同じ）のＰｃｈトランジスタＭｐｋのゲート電圧Ｓｐｋ及びＮｃｈトランジスタＭｎｋのゲート電圧Ｓｎｋは、図２０に示す電圧となる。なお、図２０におけるｍは、２≦ｍ≦ｎを満たす整数である。
【００８４】
図２１は、テスト回路４００の動作を示すフローチャートである。図２１に示すように、まず、制御回路の入力信号Ｔ［１：３］を［０００］に設定する。このときの制御信号Ｓ［１：８］は［１１Ｘ１０１００］となる。よって、ゲート電圧Ｓｐｍは基準電圧Ｖｒｅｆ１となり、ゲート電圧Ｓｐ１、ゲート電圧Ｓｎ１及びゲート電圧Ｓｎｍは電源電圧ＶＤＤとなる。これにより、出力バッファＢ２〜ＢｎのＰｃｈトランジスタＭｐ２〜Ｍｐｎは定電流出力状態（非線形領域で動作）となり、ＮｃｈトランジスタＭｎ２〜Ｍｎｎは抵抗状態（線形領域で動作）となる。従って、出力バッファＢ１は、グランド電圧ＧＮＤを出力する（ステップＳＴ４０１）。
【００８５】
次に、出力バッファＢ１〜Ｂｎの出力端子Ｏ１〜Ｏｎの電圧ＶＯｎ１〜ＶＯｎｎを測定する（ステップＳＴ４０２）。
【００８６】
次に、制御回路の入力信号Ｔ［１：３］を［００１］に設定する。このときの制御信号Ｓ［１：８］は［１１Ｘ０００１０］となる。よって、ゲート電圧Ｓｐ１〜Ｓｐｎは基準電圧Ｖｒｅｆ１となり、ゲート電圧Ｓｎ１〜Ｓｎｎはグランド電圧ＧＮＤとなる。これにより、出力バッファＢ１〜ＢｎのＮｃｈトランジスタＭｎ１〜Ｍｎｎは高インピーダンスオフとなり、（ＨｉＺ）状態となる（ステップＳＴ４０３）。
【００８７】
次に、出力バッファＢ２〜Ｂｎの出力端子Ｏ２〜Ｏｎに、ステップＳＴ４０２で測定した電圧ＶＯｎ２〜ＶＯｎｎを印加し、そのときの出力電流ＩＯｎ２〜ＩＯｎｎを測定する（ステップＳＴ４０４）。
【００８８】
次に、（ＶＯｎｍ−ＶＯｎ１）／｜ＩＯｎｍ｜（２≦ｍ≦ｎ）を計算し、出力バッファＢ２〜ＢｎのＮｃｈトランジスタＭｎ２〜Ｍｎｎの抵抗値を算出する（ステップＳＴ４０５）。
【００８９】
次に、制御回路の入力信号Ｔ［１：３］を［１００］に設定する。このときの制御信号Ｓ［１：８］は［１０１１０１１０］となる。よって、ゲート電圧Ｓｐ１は基準電圧Ｖｒｅｆ１となり、ゲート電圧Ｓｐｍ及びゲート電圧Ｓｎ１〜Ｓｎｎは電源電圧ＶＤＤとなる。これにより、出力バッファＢ１のＰｃｈトランジスタＭｐ１は定電流出力状態（非線形領域で動作）となり、出力バッファＢ２〜ＢｎのＰｃｈトランジスタＭｐ２〜Ｍｐｎはオフとなり、ＨｉＺ状態となる。ＮｃｈトランジスタＭｎ１〜Ｍｎｎは抵抗状態（線形領域で動作）となる。従って出力バッファＢ２〜Ｂｎは、グランド電圧ＧＮＤを出力する（ステップＳＴ４０６）。
【００９０】
次に、出力バッファＢ１及びＢ２の出力端子Ｏ１及びＯ２の電圧ＶＯｎ１及びＶＯｎ２を測定する（ステップＳＴ４０７）。
【００９１】
次に、制御回路の入力信号Ｔ［１：３］を［００１］に設定する。このときの制御信号Ｓ［１：８］は［１１Ｘ０００１０］となる。よって、ゲート電圧Ｓｐ１〜Ｓｐｎは基準電圧Ｖｒｅｆ１となり、ゲート電圧Ｓｎ１〜Ｓｎｎはグランド電圧ＧＮＤとなる。これにより、出力バッファＢ１〜ＢｎのＮｃｈトランジスタＭｎ１〜Ｍｎｎはオフとなり、ＨｉＺ状態となる（ステップＳＴ４０８）。
【００９２】
次に、出力バッファＢ１の出力端子Ｏ１に、ステップＳＴ４０７で測定した電圧ＶＯｎ１を印加し、そのときの出力電流ＩＯｎ１を測定する（ステップＳＴ４０９）。
【００９３】
次に、（ＶＯｎ１−ＶＯｎ２）／｜ＩＯｎ１｜を計算し、出力バッファＢ１のＮｃｈトランジスタＭｎ１の抵抗値を算出する（ステップＳＴ４１０）。
【００９４】
次に、制御回路の入力信号Ｔ［１：３］を［０１１］に設定する。このときの制御信号Ｓ［１：８］は［１００Ｘ１０００］となる。よって、ゲート電圧Ｓｎｍは基準電圧Ｖｒｅｆ２となり、ゲート電圧Ｓｐ１〜Ｓｐｎ及びゲート電圧Ｓｎ１はグランド電圧ＧＮＤとなる。これにより、ＮｃｈトランジスタＭｎ１はオフとなり、ＨｉＺ状態となる。ＮｃｈトランジスタＭｎ２〜Ｍｎｎは定電流出力状態（非線形領域で動作）となる。ＰｃｈトランジスタＭｐ１〜Ｍｐｎは、抵抗状態（線形領域で動作）となる。従って、出力バッファＢ１は、電源電圧ＶＤＤを出力する（ステップＳＴ４１１）。
【００９５】
次に、出力バッファＢ１〜Ｂｎの出力端子Ｏ１〜Ｏｎの電圧ＶＯｐ１〜ＶＯｐｎを測定する（ステップＳＴ４１２）。
【００９６】
次に、制御回路の入力信号Ｔ［１：３］を［０１０］に設定する。このときの制御信号Ｓ［１：８］は［１０１Ｘ１１０１］となる。よって、ゲート電圧Ｓｎ１〜Ｓｎｎは基準電圧Ｖｒｅｆ２となり、ゲート電圧Ｓｐ１〜Ｓｐｎは電源電圧ＶＤＤとなる。これにより、ＰｃｈトランジスタＭｐ１〜Ｍｐｎはオフとなり、ＨｉＺ状態となる（ステップＳＴ４１３）。
【００９７】
次に、出力バッファＢ２〜Ｂｎの出力端子Ｏ２〜Ｏｎに、ステップＳＴ４１２で測定した電圧ＶＯｐ２〜ＶＯｐｎを印加し、そのときの出力電流ＩＯｐ２〜ＩＯｐｎを測定する（ステップＳＴ４１４）。
【００９８】
次に、（ＶＯｐ１−ＶＯｐｍ）／｜ＩＯｐｍ｜（２≦ｍ≦ｎ）を計算し、出力バッファＢ２〜ＢｎのＰｃｈトランジスタＭｐ２〜Ｍｐｎの抵抗値を算出する（ステップＳＴ４１５）。
【００９９】
次に、制御回路の入力信号Ｔ［１：３］を［１０１］に設定する。このときの制御信号Ｓ［１：８］は［１００００００１］となる。よって、ゲート電圧Ｓｎ１は基準電圧Ｖｒｅｆ２となり、ゲート電圧Ｓｐ１〜Ｓｐｎ及びゲート電圧Ｓｎｍはグランド電圧ＧＮＤとなる。これにより、ＮｃｈトランジスタＭｎ１は定電流出力状態（非線形領域で動作）となり、ＮｃｈトランジスタＭｎ２〜Ｍｎｎはオフとなり、ＨｉＺ状態となる。ＰｃｈトランジスタＭｐ１〜Ｍｐｎは、抵抗状態（線形領域で動作）となる。従って、出力バッファＢ２〜Ｂｎは、電源電圧ＶＤＤを出力する（ステップＳＴ４１６）。
【０１００】
次に、出力バッファＢ１及びＢ２の出力端子Ｏ１及びＯ２の電圧ＶＯｐ１及びＶＯｐ２を測定する（ステップＳＴ４１７）。
【０１０１】
次に、制御回路の入力信号Ｔ［１：３］を［０１０］に設定する。このときの制御信号Ｓ［１：８］は［１０１Ｘ１１０１］となる。よって、ゲート電圧Ｓｎ１〜Ｓｎｎは基準電圧Ｖｒｅｆ２となり、ゲート電圧Ｓｐ１〜Ｓｐｎは電源電圧ＶＤＤとなる。これにより、ＰｃｈトランジスタＭｐ１〜Ｍｐｎはオフとなり、ＨｉＺ状態となる（ステップＳＴ４１８）。
【０１０２】
次に、出力バッファＢ１の出力端子Ｏ１に、ステップＳＴ４１７で測定した電圧ＶＯｐ１を印加し、そのときの出力電流ＩＯｐ１を測定する（ステップＳＴ４１９）。
【０１０３】
次に、（ＶＯｐ２−ＶＯｐ１）／｜ＩＯｐ１｜を計算し、出力バッファＢ１のＰｃｈトランジスタＭｐ１の抵抗値を算出する（ステップＳＴ４２０）。
【０１０４】
最後に、制御回路の入力信号Ｔ［１：３］を［１１１］に設定し、出力バッファＢ１〜Ｂｎを、内部データ出力モードにして終了する（ステップＳＴ４２１）。
【０１０５】
よって、テスト回路４００によれば、出力バッファの出力端子に付く接触抵抗のみならず、電源電圧及びグランド電圧との間に付く接触抵抗の影響も併せて除去することができる。
【０１０６】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態４においては、１つの出力バッファのみを他の出力バッファから独立して動作させたが、独立して動作させる出力バッファは１つに限られない。
【符号の説明】
【０１０７】
１ａ〜１ｃ  制御回路
２ａ〜２ｃ  電圧発生回路
３  電圧発生部
１１、１２  トランジスタ
１３  デバイス電源
１４  グランド
１５  測定回路
１６  制御回路
１７  インバータ
１８  セレクタ
１９  出力端子
２０  テスト装置
３０  接続点
１００、２００、４００  テスト回路
Ｂ１〜Ｂｎ  出力バッファ
Ｂｓ１〜Ｂｓｎ  バウンダリスキャンブロック
Ｃ１  制御信号
ＣＬＫ  クロック信号
Ｄ１〜Ｄｎデータ  信号
ＤＡＴＡＩＮ  データ信号
ＤＡＴＡＯＵＴ  データ信号
ＤＲ１〜ＤＲ４、ＤＲｎ１〜ＤＲｎｎ、ＤＲｐ１〜ＤＲｐｎ  ドライバ
ＥＮ  制御信号
ＦＦ１〜ＦＦｎ  フリップフロップ
ＧＮＤ    グランド電圧
ＩＮ  入力端子
Ｍｎ１〜Ｍｎｎ、Ｍｎｂ  Ｎｃｈトランジスタ
Ｍｐ１〜Ｍｐｎ、Ｍｐｂ  Ｐｃｈトランジスタ
Ｎ１〜Ｎ８  ＮＯＴ回路
Ｏ１〜Ｏｎ  出力端子
Ｐａ、Ｐｂ  端子
Ｒ  抵抗
Ｒｃ  接触抵抗
Ｓ１〜Ｓ８  制御信号
ＳＥＬ１〜ＳＥＬｎ  選択回路
ＳＳ１〜ＳＳｎ  セレクタ
ＴＥＳＴ  制御信号
ＴＧ１〜ＴＧ８、ＴＧｐ１〜ＴＧｐｎ、ＴＧｎ１〜ＴＧｎｎ  トランスファーゲート
ＶＤＤ    電源電圧
Ｖｏｕｔ１〜Ｖｏｕｔ４  電圧発生回路の出力
Ｖｒｅｆ１、Ｖｒｅｆ２  参照電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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