(57)【要約】【課題】アスペクト比の高い下部電極は、エッチングにより倒壊が生じやすいという問題があった。【解決手段】複数の筒状の第一の下部電極９上に、前記第一の下部電極９の上端に接合するとともに前記第一の下部電極９同士を連結する第一梁１０ａを形成する工程の後に、前記第一の下部電極９同士の間の空間を残しつつ、前記第一梁１０を覆うように第二の層間絶縁膜１１を形成した後に、前記第二の層間絶縁膜１１を貫通する複数の筒状の第二の下部電極１２を形成する工程と、前記第二の層間絶縁膜１１上に、前記第二の下部電極１２の上端に接合するとともに複数の前記第二の下部電極１２を連結する第二梁１３ａを形成する工程と前記第二の層間絶縁膜１１する工程と、を少なくとも一以上繰り返すことを特徴とする半導体装置の製造方法を採用する。【選択図】図６
2011054676.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程１を行った後に、工程２、３、４をこの順で少なくとも１回以上繰り返し行うことを特徴とする半導体装置の製造方法。
工程１：複数の筒状の下部電極が膜厚方向に貫通するように埋め込まれた層間絶縁膜上にサポート膜を形成し、前記サポート膜をエッチングすることにより、前記下部電極の上端に接合するとともに前記下部電極同士を連結する梁を形成すると同時に、前記層間絶縁膜を露出させる開口を形成し、前記開口よりエッチャント液を入れて前記層間絶縁膜を除去し、前記下部電極の側面を露出させる工程。
工程２：前記下部電極間の空間を残しつつ、前記梁及び前記開口を覆うように別の層間絶縁膜を形成した後、前記別の層間絶縁膜を貫通する複数の筒状の別の下部電極を形成する工程。
工程３：前記別の層間絶縁膜上に別のサポート膜を形成し、前記別のサポート膜をエッチングすることにより、各前記別の下部電極の上端に接合するとともに複数の前記別の下部電極を連結する別の梁を形成すると同時に、前記別の層間絶縁膜を露出させる別の開口を形成する工程。
工程４：前記別の開口よりエッチャント液を入れて、前記別の層間絶縁膜を除去し、前記別の下部電極の側面を露出させる工程。
【請求項２】
前記工程２、３、４を１回以上行った後に、前記別の下部電極を覆うように誘電体膜と上部電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記サポート膜を形成する工程において、前記下部電極の内側を充填するように前記サポート膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記別のサポート膜を形成する工程において、前記別の下部電極の内側を充填するように前記別のサポート膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記別の層間絶縁膜を形成する工程において、ＰＥ−ＣＶＤ法を用いて酸化シリコンからなる前記別の層間絶縁膜を形成する請求項１に記載の半導体装置の製造方法。
【請求項６】
前記梁を形成する工程において、隣接して配置された前記下部電極の上端間における最小寸法を、前記梁に覆われない領域で１００ｎｍ以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記別の層間絶縁膜を除去する工程において、ＨＦ濃度を変えた二段階の湿式エッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化の進展に伴い、半導体装置を構成する各部材に供される面積が縮小されている。たとえば、メモリセル部と周辺回路部とを有するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子においては、メモリセル部の面積が縮小されつつある。また、メモリセル部を構成するキャパシタが十分な静電容量を確保できるよう、キャパシタの形状を立体形状とすることが一般的に行われている。
具体的には、キャパシタの下部電極をシリンダー型（筒型）にして、その底部に対する高さのアスペクト比を大きくするとともに、下部電極の外部側壁（側面）をキャパシタとして利用する。このことにより、キャパシタの表面積を拡大し、十分な静電容量を確保している。
【０００３】
また、キャパシタの構造は、より大きな静電容量を確保するために複雑化しており、たとえば、二段構造の下部電極を有するキャパシタが知られている（特許文献１）。また、そのように複雑化したキャパシタを形成する方法として、層間絶縁膜の形成を二段階に分けて行う方法も知られている（特許文献２）。
【０００４】
一方、キャパシタの下部電極の外部側壁（側面）を露出させる製造工程において、下部電極の底部面積の縮小に伴い、下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起きやすくなっている。これを防止するため、下部電極間に支えとなる梁（支持部）を配置する技術が開示されている。（特許文献３）。
同様に、下部電極の倒れを防止するための方法として、下部電極間にシリコン窒化膜からなる梁絶縁膜を形成する技術が開示されている。（特許文献４）。また、下部電極の底部を絶縁性台座部材によって保持するとともに、下部電極の側面を、シリコン窒化膜からなる絶縁体梁で連結する方法も開示されている。（特許文献５）。
【０００５】
通常、下部電極の外部側壁を露出させる方法としては、層間絶縁膜の内部に下部電極を設けたのちに、層間絶縁膜のみをフッ酸（ＨＦ）により湿式エッチングによって除去する方法が採用されている。ＨＦを用いた湿式エッチングを行う際には、梁を形成する膜（サポート膜）にはダメージを与えずに、酸化シリコン（ＳｉＯ２）等からなる層間絶縁膜のみを選択的に除去する必要がある。このため、梁を形成するサポート膜としてはＨＦに対して化学耐性を備えた窒化シリコン（Ｓｉ３Ｎ４）が用いられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2004-311918号公報
【特許文献２】特開2003-39683号公報
【特許文献３】特開2003-142605号公報
【特許文献４】特開2008-283026号公報
【特許文献５】特開2003-297952号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、下部電極の底部に対して、その高さのアスペクト比を大きくするに従い、下部電極を内部に立設定するための層間絶縁膜が厚膜となり、その除去には長時間の湿式エッチングが必要となる。
【０００８】
下部電極を保持する梁（サポート膜）は窒化シリコン膜からなるため、酸化シリコン膜と比較すると、フッ酸（ＨＦ）に対して高い化学耐性を備えている。しかし、湿式エッチング工程においては、梁（サポート膜）も徐々にエッチングされるため、微細化されたサポート膜では強度が保てないという問題が生じていた。特に、下部電極が積層した構成のキャパシタにおいては、下部電極の周囲の層間絶縁膜をすべて除去しようとすると、アスペクト比が高い分、エッチングに要する時間が長くなるため、梁（サポート膜）がエッチングの影響を受けやすくなる。そのため、高アスペクト比の下部電極を形成しようとすると、下部電極の倒壊が発生しやすくなり、高集積度のＤＲＡＭ素子を形成することが困難となっていた。
【０００９】
また、湿式エッチング工程に要する時間が長くなると、周辺回路部への薬液の浸透を防止できず、周辺回路部に異常を発生させる場合がある。このことも、高アスペクト比の下部電極を形成する妨げとなっていた。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、以下の工程１を行った後に、工程２、３、４を少なくともこの順で１回以上繰り返し行うことを特徴とする。
工程１：複数の筒状の下部電極が膜厚方向に貫通するように埋め込まれた層間絶縁膜上にサポート膜を形成し、前記サポート膜をエッチングすることにより、前記下部電極の上端に接合するとともに前記下部電極同士を連結する梁を形成すると同時に、前記層間絶縁膜を露出させる開口を形成し、前記開口よりエッチャント液を入れて前記層間絶縁膜を除去し、前記下部電極の側面を露出させる工程。
工程２：前記下部電極間の空間を残しつつ、前記梁及び前記開口を覆うように別の層間絶縁膜を形成した後、前記別の層間絶縁膜を貫通する複数の筒状の別の下部電極を形成する工程。
工程３：前記別の層間絶縁膜上に別のサポート膜を形成し、前記別のサポート膜をエッチングすることにより、各前記別の下部電極の上端に接合するとともに複数の前記別の下部電極を連結する別の梁を形成すると同時に、前記別の層間絶縁膜を露出させる別の開口を形成する工程。
工程４：前記別の開口よりエッチャント液を入れて、前記別の層間絶縁膜を除去し、前記別の下部電極の側面を露出させる工程。
【発明の効果】
【００１１】
以上説明した本発明の半導体装置の製造方法によれば、下部電極が複数積層した構成の高アスペクト比のキャパシタを得ることができると共に、梁が薬液に長時間さらされてダメージを受けることを防止できる。そのため、下部電極の倒壊による下部電極同士の短絡を防止することができる。これにより、アスペクト比の高いキャパシタを有する半導体装置を容易に製造することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の半導体装置の製造方法について説明するもので、ＭＯＳ型トランジスタ上に第一の層間絶縁膜を形成した状態を示す断面概念図である。
【図２】本発明の半導体装置の製造方法について説明するもので、第一の下部電極及び第一梁を形成した状態を示す断面概念図である。
【図３】本発明の半導体装置の製造方法について説明するもので、第一梁の配置を示す平面概念図である。
【図４】本発明の半導体装置の製造方法について説明するもので、第一の下部電極の側面を露出した状態を示す断面概念図である。
【図５】本発明の半導体装置の製造方法について説明するもので、第一梁上に第二の層間絶縁膜を堆積した状態を示す断面概念図である。
【図６】本発明の半導体装置の製造方法について説明するもので、第二の下部電極及び第二梁を形成した状態を示す断面概念図である。
【図７】本発明の半導体装置の製造方法について説明するもので、第二の下部電極の側面を露出した状態を示す断面概念図である。
【図８】本発明の半導体装置の製造方法について説明するもので、上部電極を形成した状態を示す断面概念図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態である半導体装置２０の製造方法は、トランジスタ形成層２１形成工程（準備工程）と、第一の層間絶縁膜７と第一の下部電極９形成と第一梁１０ａ形成工程及び、第一の下部電極９露出工程（第１工程）と、第二の層間絶縁膜１１及び第二の下部電極１２形成工程（第２工程）と、第二梁１３ａ形成工程（第３工程）と、第二の下部電極１２露出工程（第４工程）と、上部電極１５形成工程（第５工程）と、から概略構成されている。
以下、各工程について図を用いて詳細に説明する。
【００１４】
＜準備工程＞
準備工程（トランジスタ形成層２１形成工程）はさらに、ＭＯＳ型トランジスタを用意する工程と、絶縁膜３を形成する工程と、コンタクトプラグ４を形成する工程と、容量コンタクトパッド５を形成する工程と、ストッパー絶縁膜６を形成する工程と、から構成されている。以下、それぞれの工程について、図１を用いて詳細に説明する。
【００１５】
（ＭＯＳ型トランジスタを用意する工程）
まず、シリコン（Ｓｉ）からなる半導体基板１上に、図示しないＭＯＳ型トランジスタを用意する。ＭＯＳ型トランジスタは、プレーナ型、溝ゲート型、縦チャネル型等が使用可能であり、その構成は特に限定されない。次いで、ＭＯＳ型トランジスタのソース・ドレイン領域に、図示しないビット配線を形成する。
【００１６】
（絶縁膜３を形成する工程）
次に、ＭＯＳ型トランジスタ及びビット配線を覆うように、酸化シリコン膜（ＳｉＯ２）からなる絶縁膜３を形成する。
【００１７】
（コンタクトプラグ４を形成する工程）
次に、ＭＯＳ型トランジスタのソース・ドレイン領域の、ビット配線と接続していない領域の表面を露出させるように、絶縁膜３に開口（コンタクトホール４ａ）を形成する。
次いで、コンタクトホール４ａ内に、タングステン（Ｗ）等の高融点金属や、リン等の不純物を導入した多結晶シリコンを充填して、コンタクトプラグ４を形成する。このコンタクトプラグ４により、ＭＯＳ型トランジスタのソース・ドレイン領域と、後述する容量コンタクトパッド５が接続される構成となる。また、コンタクトプラグ４は、複数積層した構成でも構わない。
【００１８】
（容量コンタクトパッド５を形成する工程）
次に、容量コンタクトパッド５を形成する。まず、層間絶縁膜３を覆うように、不純物を導入したポリシリコンやタングステンからなる導電膜を成膜する。次いで、既存のフォトリソグラフィとドライエッチング技術によって、導電膜をパターニングする。これにより、タングステンを含む積層膜からなる容量コンタクトパッド５がコンタクトプラグ４上に形成される。この容量コンタクトパッド５は、後に形成する第一の下部電極９の底部のサイズよりも大きくなるようなサイズとする。この容量コンタクトパッド５を介して、コンタクトプラグ４と、後述する第一の下部電極９とは導通することとなる。
【００１９】
（ストッパー絶縁膜６を形成する工程）
次に、ＬＰ−ＣＶＤ[Low Pressure-Chemical Vapor Deposition]法等により、絶縁膜３及び容量コンタクトパッド５を覆うように、窒化シリコン（Ｓｉ３Ｎ４）からなるストッパー絶縁膜６を形成する。
【００２０】
＜第１工程＞
第１工程はさらに、層間絶縁膜（第一の層間絶縁膜７）を形成する工程と、下部電極（第一の下部電極９）を形成する工程と、梁（第一梁１０ａ）を形成する工程と、下部電極（第一の下部電極９）の側面を露出する工程と、から構成されている。以下、それぞれの工程について、図１、図２を用いて詳細に説明する。
【００２１】
（第一の層間絶縁膜７を形成する工程）
まず、ＰＥ−ＣＶＤ[Plasma Enhanced-CVD]法により、ストッパー絶縁膜６を覆うように、酸化シリコン膜からなる第一の層間絶縁膜７を、１．０μｍ程度の厚みで形成する。このとき、第一の層間絶縁膜７は、酸化シリコン膜の単層構造に限られず、ＢＰＳＧ[Boro Phospho Silicate Glass]膜と酸化シリコン膜を順次堆積した積層構造としてもよい。
【００２２】
（第一の下部電極９を形成する工程）
次に、第一の下部電極９を形成する。まず、容量コンタクトパッド５の位置に第一の開孔８を形成するように、第一の層間絶縁膜７上に図示しない保護用絶縁膜（フォトレジスト膜等）を用いて開孔パターンを形成する。次いでドライエッチングを行い、容量コンタクトパッド５上の第一の層間絶縁膜７を除去する。これにより、容量コンタクトパッド５の表面を露出させる第一の開孔８を形成することができる。
【００２３】
次いで、第一の開孔８の内壁面及び底面を、１０ｎｍ厚程度の窒化チタン（ＴｉＮ）等の導電膜で被覆する。次に、第一の層間絶縁膜７上の導電膜（ＴｉＮ）をドライエッチングなどのエッチバックにより除去し、筒状の第一の下部電極９を形成する。
第一の下部電極９の形成方法としては、図示しない保護用絶縁膜（フォトレジスト膜等）をあらかじめ第一の開孔８内に埋め込んでからエッチバックを行っても良い。この場合は、エッチバック実施後に保護用絶縁膜を第一の開孔８から除去する。また、第一の下部電極９の材料としては窒化チタン以外の金属膜（Ｒｕ、Ｐｔ等）を使用してもよい。これにより、第一の開孔８を型枠とした第一の下部電極９が形成される。
【００２４】
（第一梁１０ａを形成する工程）
次に、図２に示すように第一梁１０ａを形成する。まず、ＡＬＤ[Atomic Layer Deposition]法または、ＬＰ−ＣＶＤ法を用いて、第一の下部電極９の内部を充填するとともに、第一の層間絶縁膜７の上面を覆うように、窒化シリコン（Ｓｉ３Ｎ４）からなる第一のサポート膜１０を、１００nm程度の厚さで形成する。
【００２５】
次いで、フォトリソグラフィにより、メモリセル本体部２２を覆うライン（帯）状のフォトレジストパターン（レジストマスク）を第一の層間絶縁膜７上に形成し、前記レジストマスクをマスクにしてドライエッチングを行う。これにより、第二の層間絶縁膜１１上の第一のサポート膜１０が一部除去され、第一の下部電極９の上端（第一の開口部９ａ）に接合し、かつ複数の第一の下部電極９を連結するように延在する第一梁１０ａを形成することができる。
また、第一のサポート膜１０が一部除去された部分は、第一の層間絶縁膜７の表面を露出する構成となる。開口（第一の開口１８ａ）は、その部分のうちの第一梁１０ａと第一の下部電極９の間隔を示す。
【００２６】
このとき、第一の下部電極９の内部に、第一のサポート膜１０を充填しない場合でも、本発明を適用することができる。その場合は、第一の下部電極９の内部を導電体で充填し、第一の下部電極９の側面の一部に接触するように、第一梁１０ａを配置する。
【００２７】
図３に、第一梁１０ａの配置を平面概念図で示す。本図は、第一の下部電極９の位置を明示するため、第一梁１０ａのパターンを透視図として示している。なお、図２はＡＡ’部の断面図である。
第一梁１０ａは直線形状で延設され、所定の間隔で配置される。第一梁１０ａはメモリセル本体部２２の端部まで帯状に延在し、第一の下部電極９の上端（第一の開口部９ａ）の一部を覆うように形成される。また、第一梁１０ａは、第一の開口部９ａを覆う領域において、第一のサポート膜１０の、第一の開口部９ａ側の面に接面される。この接面する部分で、第一梁１０ａは第一のサポート膜１０と一体化し、かつ、隣接する第一の下部電極９を結ぶように連結する。これにより第一梁１０ａは、第一の下部電極９を強力に保持し、後述する工程において第一の下部電極９の外部側壁（側面）が露出しても、第一の下部電極９の倒壊を防ぐことができる。
【００２８】
また、ここでは例えば、設計ルール５０ｎｍ世代の６Ｆ２型メモリセルの場合には、第一の下部電極９の直径(ｃ)はC＝85nm程度、隣接した第一の下部電極９の間隔（ｂ）はｂ＝70nm程度、第一梁１０ａと第一の下部電極９の間隔（第一の開口１８ａ）の寸法（a）はa＝42nm程度、第一梁１０ａに覆われていない第一の下部電極９間（ｄ）は60nm程度の値で構成する。
【００２９】
（第一の下部電極９を露出する工程）
まず、フッ酸（ＨＦ）を用いた湿式エッチングにより第一の層間絶縁膜７を除去し、図４に示すように、第一の下部電極９の外部側壁（側面）を露出させる。このとき、湿式エッチングには５０ｗｔ％フッ化水素酸（ＨＦ）をエッチャント液として用い、３０秒程度浸漬させる。これにより、第一の開口１８ａよりエッチャント液が入り、第一の層間絶縁膜７が完全に除去される。また、この第一の層間絶縁膜７の除去に関しては、湿式エッチングに限られず、ドライエッチングを用いても構わない。
【００３０】
この湿式エッチングの際、窒化シリコンで形成されているストッパー絶縁膜６は薬液のストッパー膜として機能するため、下層に位置するトランジスタ形成層２１を保護することができる。
第一の下部電極９が露出した状態を図４に示す。第一の開口１８ａは、第一梁１０ａと第一の下部電極９の間隔（a）であり、隣接する第一の下部電極９同士の間の空間を開口する構成となっている。
【００３１】
また、第一の層間絶縁膜７の除去に際しては、湿式エッチングの工程において、第一梁１０ａにダメージが及ばない範囲（保持強度が低下しない範囲）に、湿式エッチングの時間を設定する必要がある。このため、湿式エッチングの時間を適切なものにできるよう、あらかじめ第一の層間絶縁膜７の膜厚を設定しておくとよい（本実施例ではたとえば、第一の層間絶縁膜７の膜厚を１．０μｍとする）。
【００３２】
＜第２工程＞
第２工程はさらに、別の層間絶縁膜（第二の層間絶縁膜１１）を形成する工程と、別の下部電極（第二の下部電極１２）を形成する工程と、から構成されている。以下、それぞれの工程について図５及び図６を用いて詳細に説明する。
【００３３】
（第二の層間絶縁膜１１を形成する工程）
まず、図５に示すように、ＰＥ−ＣＶＤ[Plasma Enhanced-CVD]法により、第一梁１０ａ及び第一の開口１８ａを覆うように、酸化シリコン膜からなる第二の層間絶縁膜１１を1.0μm程度の厚みで形成する。
【００３４】
このとき、図３及び図４に示す、隣接する第一梁１０ａ間の開口寸法の最小値（ａ）は、第一梁１０aと第一の下部電極９の間隔（第一の開口１８ａ）となっている。第一梁１０aは、隣接する第一の下部電極９間のスペース部に、ひさし状(凸状）に突出しておりため、間隔（ａ）は第一の開口部９ａの直径よりも小さい42nm程度となる。また、第一梁１０ａに覆われていない第一の下部電極９間（ｄ）の長さは60nm程度となっている。
このように、開口寸法が100nm程度以下の微細な寸法である場合には、段差被覆性の劣るＰＥ−ＣＶＤ法で酸化シリコンの成膜を行うことで、隣接する第一の下部電極９同士間のスペースが酸化シリコンで充填される前に、第一の下部電極９上部に酸化シリコン膜が堆積する。
【００３５】
このような条件下で、ＰＥ−ＣＶＤ法により酸化シリコン膜からなる第二の層間絶縁膜１１を形成すると、第一の下部電極９上部で第二の層間絶縁膜１１が閉塞し、隣接する第一の下部電極９同士の間のスペース部分に空洞を残存させた状態となる。これにより、隣接する第一の下部電極９同士の間のスペース部分に空洞が残存した形状で第二の層間絶縁膜１１が堆積する。この後、堆積した第二の層間絶縁膜１１の上面を、ＣＭＰ法等を用いて表面研磨して表面を平坦化させることで、第二の層間絶縁膜１１が形成される。
【００３６】
このとき、ＰＥ−ＣＶＤ法は例えば、具体的には、以下のように条件設定を行い、酸化シリコン膜を堆積させる。
圧力：380〜420 Pa
温度：350〜400℃
原料ガス：TEOS［Tetra Ethyl Ortho Silicate］ 200〜250 sccm  酸素 1900〜2100 sccm
印加パワー：420〜530Ｗ
【００３７】
このとき、隣接する第一の下部電極９同士の間のスペース部分での、第二の層間絶縁膜１１の形成を完全に抑制する必要は無い。第一の下部電極９の外部側壁（側面）に薄膜状態の第二の層間絶縁膜１１が付着しても、隣接する第一の下部電極９の間に空洞部が残存していれば問題は無い。
また、成膜方法は、ＰＥ−ＣＶＤ法以外であっても、段差被覆性に劣り、ＰＥ−ＣＶＤ法と同様に、第一の下部電極９同士の間のスペース部分に空洞を残存させた状態で第二の層間絶縁膜１１を形成することができるものであれば使用可能である。
また、隣接する第一の下部電極９間のスペース部分の距離を縮小させるほど、開口寸法が小さくなる。そのため、微細化を進めるほど、第一の下部電極９間に空洞を残存させた状態で第二の層間絶縁膜１１を堆積することが容易となる。
【００３８】
（第二の下部電極１２を形成する工程）
次に、図６に示すように、第二の下部電極１２を形成する。まず、第二の層間絶縁膜１１上に保護用絶縁膜（フォトレジスト膜等）を用いて、第一の下部電極９の位置に開孔パターンを形成する。次いで、ドライエッチングを行い、第一の下部電極９の上端を露出させるように、第二の層間絶縁膜１１に第二の開孔８ａを形成する。
【００３９】
次いで、第二の開孔８ａの内壁面及び底面を、１０ｎｍ厚程度の窒化チタン（ＴｉＮ）等の導電膜で被覆する。次に、第二の層間絶縁膜１１上の導電膜（ＴｉＮ）をドライエッチングなどのエッチバックにより除去し、筒状の第二の下部電極１２を形成する。第二の下部電極１２の形成方法としては、保護用絶縁膜（フォトレジスト膜等）をあらかじめ第二の開孔８ａ内に埋め込んでからエッチバックを行っても良い。この場合は、エッチバック実施後に保護用絶縁膜を第二の開孔８ａから除去する。
また、第二の下部電極１２の材料としては窒化チタン以外の金属膜（Ｒｕ、Ｐｔ等）を使用してもよい。これにより、第二の開孔８ａを型枠とした第二の下部電極１２が形成される。
【００４０】
＜第３工程＞
第３工程は、別の梁（第二梁１３ａ）を形成する工程から構成されている。以下、図６を用いて詳細に説明する。
【００４１】
（第二梁１３ａを形成する工程）
まず、ＡＬＤ[Atomic Layer Deposition]法または、ＬＰ−ＣＶＤ法を用いて、第二の開孔８ａの内部を充填するとともに、第二の層間絶縁膜１１の上面を覆うように、窒化シリコン（Ｓｉ３Ｎ４）からなる第二のサポート膜１３を、１００nm程度の厚さで形成する。
このとき、第二の下部電極１２の内部に、第二のサポート膜１３を充填しない場合でも、本発明を適用することができる。その場合は、第二の下部電極１２の内部を導電体で充填し、第二の下部電極１２の側面の一部に接触するように、第二梁１３ａを配置する。
【００４２】
次いで、フォトリソグラフィにより、メモリセル本体部２２を覆うライン（帯）状のフォトレジストパターン（レジストマスク）を第二の層間絶縁膜１１上に形成した後、前記レジストマスクをマスクにしてドライエッチングを行う。これにより、第二の層間絶縁膜１１上の第二のサポート膜１３が一部除去され、第二の下部電極１２の上端（第二の開口部１２ａ）に接合し、かつ複数の第二の下部電極１２を連結するように延在する第二梁１３ａを形成することができる。また、第二のサポート膜１３が一部除去された部分は、第二の層間絶縁膜１１の表面を露出する構成となる。別の開口（第二の開口１８ｂ）は、その部分のうちの第二梁１３ａと第二の下部電極１２の間隔を示す。
【００４３】
第二梁１３ａは直線形状で延設され、所定の間隔で配置される。第二梁１３ａはメモリセル本体部２２の端部まで帯状に延在し、円状の第二の開口部１２ａの少なくとも一部を覆うように形成される。また、第二梁１３ａは、第二の開口部１２ａを覆う領域において、第二のサポート膜１３の、第二の開口部１２ａ側の面に接面される。この接面する部分で、第二梁１３ａは第二のサポート膜１３と一体化し、かつ、隣接する第二の下部電極１２を結ぶように連結する。これにより第二梁１３ａは、第二の下部電極１２を強力に保持し、後述する工程において第二の下部電極１２の外部側壁（側面）が露出されても、第二の下部電極１２の倒壊を防ぐことができる
【００４４】
＜第４工程＞
第４工程は、別の下部電極（第二の下部電極１２）の外部側壁（側面）を露出する工程から構成されている。以下、図７を用いて詳細に説明する。
まず、フッ酸（ＨＦ）を用いた湿式エッチングにより第二の層間絶縁膜１１を除去し、図７に示すように第二の下部電極１２の外部側壁（側面）を露出させる。このとき、エッチャント液としては、第一の下部電極９の露出工程と同様に、５０ｗｔ％フッ化水素酸（ＨＦ）を薬液として用い、３０秒程度浸漬させる。これにより、第二の開口１８ｂよりエッチャント液が入り、第二の層間絶縁膜１１が完全に除去される。また、この第二の層間絶縁膜１１の除去に関しては、湿式エッチングに限られず、ドライエッチングを用いても構わない。
【００４５】
この際、第一の層間絶縁膜７は先の工程ですでに除去されているため、第二の層間絶縁膜１１が除去された段階で湿式エッチングを停止させることができる。これにより、第一の下部電極９と第二の下部電極１２が積層した構成のキャパシタ２３の周囲に、例えば高さ２μｍの層間絶縁膜が配置されていた場合、従来の方法において、それをすべて除去するのに必要であった時間（概略１分以上）を短縮することが可能となる。このため、第二梁１３ａが薬液に晒される時間を短縮でき、第二の下部電極１２の保持強度の低下を防ぐことが可能となる。
【００４６】
また、第二の層間絶縁膜１１が第一の下部電極９の外部側壁（側面）に薄く付着している状態である場合は、第二の層間絶縁膜１１が除去された後に、追加で短時間（５秒程度）の湿式エッチングを行うことで、第一の下部電極９の外部側壁（側面）を完全に露出させることができる。また、第一の下部電極９の外部側壁（側面）に薄く付着した第二の層間絶縁膜１１除去の方法は、これ以外に、フッ酸（ＨＦ）濃度を変化させた２段階の湿式エッチングを行う方法を採用してもよい。
【００４７】
また、第４工程において第二の下部電極１２を露出した後に、第２工程から第４工程を繰り返すことにより、第二の下部電極１２上に、一以上の第二の下部電極１２を積層することができる。これにより、下部電極（第一の下部電極９及び第二の下部電極１２）が３段以上積層したキャパシタ２３を形成することができる。
【００４８】
＜第５工程＞
第５工程は、誘電体膜１４を形成する工程と、上部電極１５を形成する工程と、多結晶シリコン膜１６を形成する工程と、プレート電極１７を形成する工程と、から構成されている。以下、各工程について図８を用いて詳細に説明する。
【００４９】
（誘電体膜１４を形成する工程）
まず、第一の下部電極９及び第二の下部電極１２の側面を覆うように、７nm程度の厚さで誘電体膜１４を形成する。誘電体膜１４としては、たとえば、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、またはそれらの積層体等を用いることができる。
【００５０】
（上部電極１５を形成する工程）
次に、誘電体膜１４を覆うように、窒化チタン等からなる上部電極１５を、１０ｎｍ程度の厚みで形成する。これにより、第一の下部電極９及び第二の下部電極１２と、誘電体膜１４と、上部電極１５と、を有するキャパシタ２３を形成することができる。また、上部電極１５には窒化チタン以外の金属を用いてもよい。
【００５１】
（多結晶シリコン膜１６を形成する工程）
次に、上部電極１５を覆い、かつ、上部電極１５同士の間を充填するように、不純物を導入した多結晶シリコン膜１６を、１５０ｎｍ程度の厚みで形成する。これにより、第一の下部電極９及び第二の下部電極１２は、それぞれ周囲が多結晶シリコン膜１６で支えられる構造となり、以降の工程において倒壊および変形することを防ぐことができる。
【００５２】
（プレート電極１７を形成する工程）
次に、多結晶シリコン膜１６を覆うように、タングステン等からなるプレート電極１７を１００ｎｍ程度の厚みで形成することにより、メモリセル本体部２２が完成する。この後、さらに図示しない上層の層間絶縁膜及び配線層等を形成することにより本発明の実施形態である半導体装置（ＤＲＡＭ素子）が完成する。
【００５３】
本実施形態の製造方法を用いることにより、第一の下部電極９及び第二の下部電極１２が複数積層した構成の高アスペクト比のキャパシタ２３であっても、第二の層間絶縁膜１１を除去するためのエッチングに要する時間を短縮することができる。これにより、最上部の第二梁１３ａがエッチングされる時間を短縮することができ、第二梁１３ａの強度が低下することを抑えることができる。
【００５４】
また、エッチング時間を短縮することにより、周辺回路部への薬液の浸透を防止することができる。このため、周辺回路部に異常が発生することを防ぎつつ、高アスペクト比のキャパシタ２３を形成することが可能となる。
また、下部電極（第一の下部電極９及び第二の下部電極１２）を３段以上積層させても、第一梁１０ａ及び第二梁１３ａそれぞれ、１回ずつしかエッチングされないために、第一梁１０ａ及び第二梁１３ａの強度が低下することを抑えることができる。そのため、下部電極（第一の下部電極９及び第二の下部電極１２）の積層数を増やすことが可能になる。
【００５５】
これらにより、下部電極（第一の下部電極９及び第二の下部電極１２）の倒壊を防ぐことができ、かつ、静電容量の大きいキャパシタ２３を備えた、高集積度のＤＲＡＭ素子を容易に製造することが可能となる。
【産業上の利用可能性】
【００５６】
本発明は、メモリセル部でアスペクト比の高い下部電極の倒壊を防止するとともに、前記メモリセル部に隣接する周辺回路部への薬液の浸透を防止する半導体装置および半導体装置の製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【００５７】
１…半導体基板、７…第一の層間絶縁膜、９…第一の下部電極、１０ａ…第一梁、１１…第二の層間絶縁膜、１２…第二の下部電極、１３ａ…第二梁、１４…誘電体膜、１５…上部電極、１８ａ…第一の開口、１８ｂ…第二の開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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