(57)【要約】      （修正有）【課題】積層体を貫いて積層体の上下をつなぐコンタクト構造の形成を容易にする半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置は、基板１１と基板１１の表面に形成された周辺回路とを有する基体１０と、基体１０上にそれぞれ交互に積層された複数の導電層ＷＬと複数の絶縁層２５とを有する積層体と、積層体を貫通して最下層の導電層ＢＧに達するメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜３０と、メモリホール内におけるメモリ膜３０の内側に設けられたチャネルボディ２０と、積層体の下に設けられメモリ膜３０及びチャネルボディ２０が設けられたメモリセルアレイ領域２の外側にレイアウトされた配線領域４における最下層の導電層６３と周辺回路とを電気的に接続する配線ＢＬと、配線領域４の積層体を貫通して配線領域の最下層の導電層６３に達するコンタクトプラグ６７と、を備えた。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板と、前記基板の表面に形成された周辺回路とを有する基体と、
前記基体上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して最下層の前記導電層に達するメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、
前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、
前記積層体の下に設けられ、前記メモリ膜及び前記チャネルボディが設けられたメモリセルアレイ領域の外側にレイアウトされた配線領域における最下層の前記導電層と、前記周辺回路とを電気的に接続する配線と、
前記配線領域の前記積層体を貫通して前記配線領域の前記最下層の導電層に達するコンタクトプラグと、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記コンタクトプラグ及び前記配線と接続された前記配線領域の最下層の導電層と、前記メモリセルアレイ領域の最下層の導電層とは、それら両者の間に介在された層間絶縁層によって分断されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記コンタクトプラグ及び前記配線と接続された前記配線領域の最下層の導電層は、前記配線の線幅よりも平面サイズが大きなパッドとして形成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記基体の上に設けられ、前記最下層の導電層の下で前記最下層の導電層に対して積層された、金属を含む層をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
基板の表面に周辺回路を形成する工程と、
前記基板上に、複数の導電層と複数の絶縁層とをそれぞれ交互に積層して積層体を形成する工程と、
前記積層体を貫通して最下層の前記導電層に達するメモリホールを形成する工程と、
前記メモリホールの内壁に電荷蓄積膜を含むメモリ膜を形成する工程と、
前記メモリホール内における前記メモリ膜の内側にチャネルボディを形成する工程と、
前記メモリ膜及び前記チャネルボディが設けられたメモリセルアレイ領域の外側にレイアウトされた配線領域における最下層の前記導電層をパターニングしてパッドを形成する工程と、
前記積層体の下で、前記周辺回路と前記パッドとを接続する配線を形成する工程と、
前記配線領域の前記積層体を貫通し、前記パッドに達するコンタクトホールを形成する工程と、
前記コンタクトホール内にコンタクトプラグを設ける工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置（メモリ）においては、シリコン基板上の２次元平面内に素子が集積してきた。メモリの記憶容量を増加させるには１つの素子の寸法を小さくする（微細化する）が、近年その微細化もコスト的、技術的に困難なものになってきた。
これに対し、一括加工型３次元積層メモリが提案されている。
例えば、特許文献１には、メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積膜を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が提案されている。このような構造において、特に積層体の積層数が増大すると、基板と、積層体の上の配線とを接続するためのコンタクト構造の形成が難しくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、積層体を貫いて積層体の上下をつなぐコンタクト構造の形成を容易にする半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、基板と、前記基板の表面に形成された周辺回路とを有する基体と、前記基体上にそれぞれ交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、前記積層体を貫通して最下層の前記導電層に達するメモリホールの内壁に設けられた電荷蓄積膜を含むメモリ膜と、前記メモリホール内における前記メモリ膜の内側に設けられたチャネルボディと、前記積層体の下に設けられ、前記メモリ膜及び前記チャネルボディが設けられたメモリセルアレイ領域の外側にレイアウトされた配線領域における最下層の前記導電層と、前記周辺回路とを電気的に接続する配線と、前記配線領域の前記積層体を貫通して前記配線領域の前記最下層の導電層に達するコンタクトプラグと、を備えたことを特徴とする半導体記憶装置が提供される。  
また、本発明の他の一態様によれば、基板の表面に周辺回路を形成する工程と、前記基板上に、複数の導電層と複数の絶縁層とをそれぞれ交互に積層して積層体を形成する工程と、前記積層体を貫通して最下層の前記導電層に達するメモリホールを形成する工程と、前記メモリホールの内壁に電荷蓄積膜を含むメモリ膜を形成する工程と、前記メモリホール内における前記メモリ膜の内側にチャネルボディを形成する工程と、前記メモリ膜及び前記チャネルボディが設けられたメモリセルアレイ領域の外側にレイアウトされた配線領域における最下層の前記導電層をパターニングしてパッドを形成する工程と、前記積層体の下で、前記周辺回路と前記パッドとを接続する配線を形成する工程と、前記配線領域の前記積層体を貫通し、前記パッドに達するコンタクトホールを形成する工程と、前記コンタクトホール内にコンタクトプラグを設ける工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明によれば、積層体を貫いて積層体の上下をつなぐコンタクト構造の形成を容易にする半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体記憶装置の平面レイアウトを例示する模式図。
【図２】同半導体記憶装置の模式断面図。
【図３】同半導体記憶装置におけるメモリセルアレイの模式斜視図。
【図４】図３における要部の拡大断面図。
【図５】本発明の実施形態に係る半導体記憶装置の製造方法を示す模式断面図。
【図６】同半導体記憶装置の製造方法を示す模式断面図。
【図７】同半導体記憶装置の製造方法を示す模式断面図。
【図８】同半導体記憶装置の製造方法を示す模式断面図。
【図９】同半導体記憶装置の製造方法を示す模式断面図。
【図１０】同半導体記憶装置の製造方法を示す模式断面図。
【図１１】同半導体記憶装置の製造方法を示す模式断面図。
【図１２】同半導体記憶装置の製造方法を示す模式断面図。
【図１３】同半導体記憶装置の製造方法を示す模式断面図。
【図１４】同半導体記憶装置の製造方法を示す模式断面図。
【図１５】同半導体記憶装置の製造方法を示す模式断面図。
【図１６】同半導体記憶装置の製造方法を示す模式断面図。
【図１７】同半導体記憶装置の製造方法を示す模式断面図。
【図１８】同半導体記憶装置の製造方法を示す模式断面図。
【図１９】同半導体記憶装置の製造方法を示す模式断面図。
【図２０】本発明の他の実施形態に係る半導体記憶装置のメモリセルアレイの模式斜視図。
【図２１】本発明のさらに他の実施形態に係る半導体記憶装置の模式断面図。
【図２２】本発明のさらに他の実施形態に係る半導体記憶装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
【０００９】
図１は、本発明の実施形態に係る半導体記憶装置における主要要素の平面レイアウトを例示する模式図である。図１は１つのチップを示す。
【００１０】
チップの中央にメモリセルアレイ領域２が形成されている。メモリセルアレイ領域２には、図３に例示するメモリセルアレイが形成されている。メモリセルアレイ領域２の下に、ロウデコーダ５、センスアンプ６などの周辺回路が形成されている。メモリセルアレイ領域２の下に周辺回路をレイアウトすることで、チップの平面サイズの小型化が可能になる。すべての周辺回路をメモリセルアレイ領域２の下にレイアウトすることに限らず、その一部だけをメモリセルアレイ領域２の下にレイアウトしてもよい。
【００１１】
メモリセルアレイは、後述するようにコントロールゲートとして機能する複数の導電層を有する。それら導電層を含む積層体の一部は、メモリセルアレイ領域２よりも外側にレイアウトされた階段状コンタクト領域３で階段状に加工されている。その階段状コンタクト領域３で、階段状に加工された各段の導電層は上層配線（ワード線）と接続されている。階段状コンタクト領域３は、ロウデコーダ５の近傍に形成され、ロウデコーダ５はワード線と接続されている。ロウデコーダ５は、ワード線を介して、メモリセルアレイの各層の導電層に電位を供給する。
【００１２】
図２（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の模式断面図を示す。図２（ａ）はメモリセルアレイ領域２の断面図であり、図２（ｂ）は階段状コンタクト領域３の断面図であり、図２（ｃ）は配線領域４の断面図である。配線領域４は、図１に示すように、メモリセルアレイ領域２の外側にレイアウトされ、センスアンプ６の近傍に形成されている。
【００１３】
図１において、ビット線の延在方向をＹ方向、それに直交する方向をＸ方向とすると、図２（ａ）及び図２（ｃ）はＹ方向に沿った断面に対応し、図２（ｂ）はＸ方向に沿った断面に対応する。
【００１４】
図３は、メモリセルアレイを示す。なお、図３においては、図を見易くするために、メモリホールＭＨ内に形成された絶縁膜以外の絶縁部分については図示を省略している。
【００１５】
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基体１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。図１におけるＸ方向及びＹ方向は、図３におけるＸ方向及びＹ方向と対応する。
【００１６】
ビット線ＢＬは、Ｙ方向に延在し、後述するように、配線領域４に設けられたコンタクトプラグ６７を介して、センスアンプ６と接続されている。複数の導電層ＷＬは、Ｚ方向に積層されている。また、導電層ＷＬは、Ｙ方向に複数に分断されている。
【００１７】
ここで、基体１０は、図２（ａ）〜（ｃ）に示す基板１１と、基板１１の表面に形成されたトランジスタＴｒを含む。トランジスタＴｒは、基板１１の表面に形成されたソース領域、ドレイン領域、ゲート絶縁膜４２およびゲート絶縁膜４２上に設けられたゲート電極４１を含む。トランジスタＴｒは、ロウデコーダ５やセンスアンプ６などの周辺回路の一要素である。周辺回路は、メモリセルアレイ領域２及び階段状コンタクト領域３における基板１１の表面に、トランジスタＴｒを含む半導体集積回路として形成されている。また、トランジスタＴｒは、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離領域４３によって、他のトランジスタＴｒに対して絶縁分離されている。
【００１８】
基板１１上には、絶縁層４５、４６、４７、４８が順に積層されている。絶縁層４７の表面には配線６３が形成されている。トランジスタＴｒのソース領域、ドレイン領域、ゲート電極４１は、下層側から順に設けられたコンタクトプラグ４４、配線６１、コンタクトプラグ６２を介して、配線６３と電気的に接続されている。配線６３上には、絶縁層４８が設けられている。絶縁層４５〜４８は、メモリセルアレイ領域２、階段状コンタクト領域３及び配線領域４を含む、基板１１の全面に設けられている。
【００１９】
絶縁層４８上には、金属を含む層として金属シリサイド層６５が設けられている。この金属を含む層は、金属層もしくは合金層であってもよい。メモリセルアレイ領域２及び階段状コンタクト領域３の金属シリサイド層６５は、比較的広い領域にわたって一体に形成されている。配線領域４の金属シリサイド層６５は、パターニングされてパッド状に形成されている。
【００２０】
以下、図２（ａ）、図３を参照して、メモリセルアレイについて説明する。
【００２１】
金属シリサイド層６５上には、バックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の絶縁層２５と複数の導電層ＷＬとがそれぞれ交互に積層されている。導電層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。絶縁層２５は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
【００２２】
複数の導電層ＷＬ及び複数の絶縁層２５を含む積層体は、複数のブロックに分断され、各ブロック間には絶縁物８１が設けられている。
【００２３】
あるブロックにおける最上層の導電層ＷＬ上には、絶縁層２５及びストッパー膜（例えばシリコン窒化膜）５１を介して、ドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ上には、絶縁層２５及びストッパー膜５１を介して、ソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００２４】
ソース側選択ゲートＳＳＧ上には、絶縁層５３を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば不純物が添加され導電性を有するシリコン層である。あるいは、ソース線ＳＬとして金属材料を用いてもよい。ソース線ＳＬ及び絶縁層５３上には、絶縁層５４を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延在している。
【００２５】
前述した積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬを貫通しＺ方向に延在するホールが形成されている。それら両ホールは、バックゲートＢＧ内に形成されＹ方向に延在するホールを介してつながっている。
【００２６】
メモリホールＭＨの内部には、Ｕ字状のチャネルボディ（例えばシリコン膜）２０が設けられている。ドレイン側選択ゲートＤＳＧとチャネルボディ２０との間のメモリホールＭＨの側壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとチャネルボディ２０との間のメモリホールＭＨの側壁には、ゲート絶縁膜３６が形成されている。
【００２７】
各導電層ＷＬとチャネルボディ２０との間のメモリホールＭＨの側壁には、メモリ膜３０が形成されている。バックゲートＢＧとチャネルボディ２０との間のメモリホールＭＨの内壁にも、メモリ膜３０が形成されている。メモリ膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
【００２８】
図４は、チャネルボディ２０が、複数の導電層ＷＬ及び層間の絶縁層２５を貫通する部分の拡大断面を示す。
【００２９】
各導電層ＷＬとチャネルボディ２０との間には、導電層ＷＬ側から順に第１の絶縁膜３１、電荷蓄積膜３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬに接し、第２の絶縁膜３３はチャネルボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積膜３２が設けられている。
【００３０】
チャネルボディ２０はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００３１】
本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第２の絶縁膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
【００３２】
図３に示すように、ドレイン側選択ゲートＤＳＧと、ドレイン側選択ゲートＤＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とドレイン側選択ゲートＤＳＧとの間に設けられたゲート絶縁膜３５は、ドレイン側選択トランジスタＤＳＴを構成する。チャネルボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、図２（ａ）に示すプラグ７２、７３を介して、対応する各ビット線ＢＬに接続されている。
【００３３】
ソース側選択ゲートＳＳＧと、ソース側選択ゲートＳＳＧを貫通するチャネルボディ２０と、このチャネルボディ２０とソース側選択ゲートＳＳＧとの間に設けられたゲート絶縁膜３６は、ソース側選択トランジスタＳＳＴを構成する。チャネルボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。
【００３４】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びバックゲートＢＧとチャネルボディ２０との間のメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００３５】
図３に示すように、ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００３６】
同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間にも、各導電層ＷＬをコントロールゲートとするメモリセルＭＣが、導電層ＷＬの層数に対応して複数設けられている。
【００３７】
それらメモリセルＭＣ、ドレイン側選択トランジスタＤＳＴ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＳＴは直列接続され、Ｕ字状の１つのメモリストリングを構成する。すなわち、チャネルボディ２０は、積層体の積層方向に延びる一対の柱状部２０ａと、バックゲートＢＧに埋め込まれ、一対の柱状部２０ａをつなぐ連結部２０ｂとを有するＵ字状に形成されている。Ｕ字状のメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３８】
次に、図２（ｂ）を参照して、階段状コンタクト領域３の構造について説明する。
【００３９】
複数の導電層ＷＬと複数の絶縁層２５との積層体の一部は階段状コンタクト領域３で階段状に加工されている。その階段構造部はストッパー膜５１で覆われ、そのストッパー膜５１上に層間絶縁膜５２、５３が設けられている。例えば、ストッパー膜５１はシリコン窒化膜であり、層間絶縁膜５２、５３はシリコン酸化膜である。
【００４０】
層間絶縁膜５２、５３及びストッパー膜５１には、それらを貫通して対応する各段の導電層ＷＬに達する複数のコンタクトホールが形成され、各コンタクトホール内にワード線用のコンタクトプラグ６８が設けられている。なお、図２（ｂ）には、図を見やすくするために、例えば下から２層目の導電層ＷＬと接続されたコンタクトプラグ６８しか図示していないが、各段の導電層ＷＬがそれぞれコンタクトプラグ６８と接続される。
【００４１】
絶縁層５３上には、絶縁層５４を介してワード線７７が設けられている。コンタクトプラグ６８は、その上に設けられたコンタクトプラグ７６を介して、ワード線７７と接続されている。
【００４２】
階段状コンタクト領域３における各段の導電層ＷＬは、メモリセルアレイ領域２における対応する各層の導電層ＷＬと一体に形成されている。したがって、メモリセルアレイの各導電層ＷＬは、コンタクトプラグ６８、７６を介して、対応する各ワード線７７と電気的に接続されている。
【００４３】
階段状コンタクト領域３における金属シリサイド層６５及びバックゲートＢＧは、メモリセルアレイ領域２における金属シリサイド層６５及びバックゲートＢＧと一体に形成されている。そして、階段状コンタクト領域３における金属シリサイド層６５及びバックゲートＢＧは、コンタクトプラグ６９を介して図示しない上層配線と電気的に接続されている。コンタクトプラグ６９は、絶縁層５３、５２、ストッパー膜５１、絶縁層２５及びバックゲートＢＧを貫通して、金属シリサイド層６５に達するコンタクトホール内に設けられている。
【００４４】
また、ドレイン側選択ゲートＤＳＧは、階段状コンタクト領域３における最上層の導電層ＷＬ上に引き出され、その部分はコンタクトプラグ７１、７４を介して上層配線７５と電気的に接続されている。同様に、ソース側選択ゲートＳＳＧは、階段状コンタクト領域３における最上層の導電層ＷＬ上に引き出され、その部分はコンタクトプラグ７１、７４を介して上層配線７５と電気的に接続されている。
【００４５】
次に、図２（ｃ）を参照して、配線領域４の構造について説明する。
【００４６】
配線領域４にも、前述した複数の導電層ＷＬと複数の絶縁層２５との積層体が設けられている。その積層体の下には、パッド６６が設けられている。このパッド６６は、配線領域４に形成されたバックゲートＢＧをパターニングしたものである。したがって、パッド６６は、メモリセルアレイ領域２及び階段状コンタクト領域３に設けられたバックゲートＢＧと同じ材料であり、同じ厚みを有する。バックゲートＢＧの下に積層されている金属シリサイド層６５も、配線領域４ではパッド状にパターニングされている。
【００４７】
配線領域４において、バックゲートＢＧ及び金属シリサイド層６５が除去された部分には絶縁層４９が設けられる。したがって、配線領域４におけるパッド６６及びその下の金属シリサイド層６５は、メモリセルアレイ領域２及び階段状コンタクト領域３のバックゲートＢＧ及び金属シリサイド層６５に対して、絶縁層４９を介して分断されている。
【００４８】
前述したトランジスタＴｒと接続された配線６３は、配線領域４にまで延在している。その配線６３の上には絶縁層４８が設けられ、その絶縁層４８の上に金属シリサイド層６５及びパッド６６が設けられている。配線６３は、絶縁層４８を貫通して設けられたコンタクトプラグ６４を介して、金属シリサイド層６５と接続されている。
【００４９】
配線領域４の金属シリサイド層６５上には、上記積層体を貫通するコンタクトプラグ６７が設けられている。配線領域４における上記積層体上にも、前述したストッパー膜５１、層間絶縁膜５２〜５３が設けられている。コンタクトプラグ６７は、層間絶縁膜５３、５２、ストッパー膜５１、上記積層体およびパッド６６を貫通して、金属シリサイド層６５に達する。あるいは、コンタクトプラグ６７の下端部は、金属シリサイド層６５に達せず、パッド６６にとどまっていてもよい。パッド６６及びその下の金属シリサイド層６５の平面サイズは、接続対象である配線６３及びビット線ＢＬの線幅よりも平面サイズが大きい。
【００５０】
ビット線ＢＬは配線領域４にも延在している。すなわち、配線領域４におけるコンタクトプラグ６７及び層間絶縁膜５３上に、層間絶縁膜５４を介して、ビット線ＢＬが設けられている。そして、コンタクトプラグ６７の上端は、層間絶縁膜５４を貫通するコンタクトプラグ７８を介して、ビット線ＢＬと接続されている。図２（ｃ）に示すコンタクト構造は、ビット線ＢＬの本数に対応して複数設けられている。
【００５１】
したがって、各ビット線ＢＬは、コンタクトプラグ７８、６７、パッド６６、金属シリサイド層６５、コンタクトプラグ６４、および配線６３を介して、センスアンプ６を構成するトランジスタＴｒと電気的に接続されている。
【００５２】
コンタクトプラグ６７と、配線領域４の積層体との間には、例えばシリコン酸化物などの絶縁物５０が設けられ、コンタクトプラグ６７と、上記積層体の導電層ＷＬとは電気的に絶縁されている。
【００５３】
配線領域４の上記積層体における導電層ＷＬは、メモリセルアレイ領域２及び階段状コンタクト領域３の導電層ＷＬ、他の配線などの導電部分と電気的に接続されていないダミー層として設けられている。配線領域４も含めた基板１１の全面に上記積層体を設けることで、基板１１上に大きな段差が形成されない。これにより、プロセスが容易になると共に、構造上の欠陥も抑制することができる。
【００５４】
前述した構造のメモリセルは、基板表面にチャネルを形成する構造ではない。したがって、基板１１の表面に周辺回路を形成し、その上にメモリセルアレイを設けることができる。すなわち、メモリセルアレイと周辺回路とを平面的に分離してレイアウトする必要がなく、チップサイズの小型化を図れる。
【００５５】
その構造の場合、基板１１表面の周辺回路と、積層体の上に設けられた配線（例えば本実施形態ではビット線ＢＬを例示）とを電気的に接続させる必要がある。半導体デバイスにおける回路パターンの微細化の進展により、配線６３及びビット線ＢＬの線幅も微細化している。それら微細線幅の配線どうしを、積層体を挟んでコンタクトプラグで接続するにあたっては、位置の合わせずれが生じやすい。また、記憶容量の大容量化に伴って積層体の積層数が増大すると、コンタクトホールのアスペクト比（直径に対する深さの比）が増大する。このことから、積層体を挟んで上下に位置する微細線幅の配線間を接続するためのプロセス難易度は高くなる。
【００５６】
そこで、本実施形態では、前述したように、配線６３及びビット線ＢＬの線幅よりも平面サイズが大きなパッド６６を用いて、コンタクトプラグ６７と配線６３とを接続する。パッド６６に対するコンタクトプラグ６７の位置合わせは、微細線幅の配線６３に対するコンタクトプラグ６７の位置合わせに比べて容易になる。
【００５７】
また、パッド６６の平面サイズに応じて、コンタクトプラグ６７の直径もしくは太さも増大できるため、そのコンタクトプラグ６７の上端に対するビット線ＢＬの接続も容易になる。また、コンタクトプラグ６７の直径が大きくなることでコンタクトホールのアスペクト比が低減し、コンタクトホール内への導電材の埋め込み性も向上する。
【００５８】
さらに、パッド６６は、メモリセルアレイに元々必要なバックゲートＢＧの一部を用いたものであり、バックゲートＢＧを基体１０上の全面に形成した後、配線領域４のバックゲートＢＧに対してパターニングを行うことによって容易に得られる。別途パッドのための配線層を形成する場合に比べて工程数が少なく、コストも低減できる。また、配線領域４のパッド６６は、メモリセルアレイ領域２のバックゲートＢＧと同じ階層に存在するため、デバイスの厚みの増大をまねかない。マスクパターンの変更によって、パッド６６のサイズやレイアウトは、比較的自由に設計することができる。
【００５９】
バックゲートＢＧとしては、バックゲートトランジスタＢＧＴにおけるしきい値制御性の点からシリコンが用いられる。したがって、パッド６６もシリコンであるが、本実施形態では、パッド６６の下にシリコンよりも低抵抗な金属シリサイド層６５を設けている。そして、コンタクトプラグ６７は、パッド６６を貫通して金属シリサイド層６５に達している。これにより、コンタクトプラグ６７と配線６３との間の抵抗を低減できる。
【００６０】
なお、金属シリサイド層６５は、配線領域４のパッド６６の下だけでなく、メモリセルアレイにおけるバックゲートＢＧの下にも設けられるので、バックゲートＢＧの低抵抗化も図れる。
【００６１】
次に、図５〜図１９を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。それら各図における（ａ）、（ｂ）、（ｃ）は、それぞれ、前述した図２の（ａ）、（ｂ）、（ｃ）の断面に対応する。
【００６２】
まず、図５（ａ）〜（ｃ）に示すように、基板（例えばシリコン基板）１１の表面に、周辺回路を構成するトランジスタＴｒを形成する。具体的には、素子分離領域４３、ソース領域、ドレイン領域、ゲート絶縁膜４２、ゲート電極４１などが、リソグラフィー法、ＲＩＥ（Reactive Ion Etching）法、イオン注入法などを用いて形成される。
【００６３】
次に、基板１１上に層間絶縁膜４５、４６を堆積し、層間絶縁膜４５にコンタクトホールを、層間絶縁膜４６に配線溝を形成する。その後、コンタクトホール及び配線溝に導電材を堆積し、層間絶縁膜４６上の導電材を例えばＣＭＰ（Chemical Mechanical Polishing）法により除去する。これにより、コンタクトプラグ４４及び配線６１が同時に形成される。コンタクトプラグ４４及び配線６１は、例えばコンタクトホールまたは配線溝の内壁側から順に形成されたチタン膜、窒化チタン膜、タングステン膜を有する。
【００６４】
次に、層間絶縁膜４６上に層間絶縁膜４７を堆積し、上記と同様にして、コンタクトプラグ６２及び配線６３を形成する。コンタクトプラグ６２は配線６１と接続され、配線６３はコンタクトプラグ６２と接続される。なお、配線は２層構造に限らず、１層でもよく、あるいは必要に応じてさらに層数を増やすことも可能である。
【００６５】
次に、図６（ａ）〜（ｃ）に示すように、配線６３及び層間絶縁膜４７上に層間絶縁膜４８を堆積する。その後、配線領域４の層間絶縁膜４８にコンタクトホールを形成し、そのコンタクトホール内にコンタクトプラグ６４を形成する。コンタクトプラグ６４は、例えばコンタクトホールの内壁側から順に形成されたチタン膜、窒化チタン膜、タングステン膜を有する。
【００６６】
次に、層間絶縁膜４８上に、金属シリサイド層６５とバックゲートＢＧを順に堆積する。例えば、金属シリサイド層６５はタングステンシリサイド層であり、バックゲートＢＧはシリコン層である。金属シリサイド層６５とバックゲートＢＧとの積層体は、メモリセルアレイ領域２、階段状コンタクト領域３および配線領域４を含む基板１１の全面にわたって形成される。
【００６７】
次に、図７（ａ）に示すように、メモリセルアレイ領域２のバックゲートＢＧに凹部８２を形成した後、その凹部８２内に犠牲膜８３を埋め込む。バックゲートＢＧ上の犠牲膜８３は、例えばＣＭＰ法またはＲＩＥ法で除去する。犠牲膜８３は、例えばシリコン窒化膜である。
【００６８】
また、図７（ｃ）に示すように、配線領域４のバックゲートＢＧ及び金属シリサイド層６５を、リソグラフィー法とＲＩＥ法によりパターニングする。これにより、配線領域４に、バックゲートＢＧの一部であるパッド６６と、その下に積層されたパッド状の金属シリサイド膜６５が形成される。パッド６６及びその下の金属シリサイド層６５は、コンタクトプラグ６４を介して配線６３と電気的に接続される。
【００６９】
バックゲートＢＧ及び金属シリサイド層６５が選択的に除去された部分には、層間絶縁膜４９が形成される。したがって、配線領域４のパッド６６及び金属シリサイド層６５は、メモリセルアレイ領域２及び階段状コンタクト領域３のバックゲートＢＧ及び金属シリサイド層６５とは電気的に絶縁される。
【００７０】
次に、図８（ａ）〜（ｃ）に示すように、バックゲートＢＧ上に、絶縁層２５と導電層ＷＬを交互に複数積層する。絶縁層２５と導電層ＷＬとの積層体は、メモリセルアレイ領域２、階段状コンタクト領域３および配線領域４を含む基板１１の全面にわたって形成される。
【００７１】
例えば４層の導電層ＷＬを含む積層体を積層した後、その積層体を貫通して犠牲膜８３に達するホール８４を形成する。そして、そのホール８４内に犠牲膜８５として例えばシリコン窒化膜を埋め込む。この一連の工程を、もう一度繰り返すことで、例えば８層の導電層ＷＬを含む積層体に、バックゲートＢＧの犠牲膜８３に達するホール８４が形成された構造を得ることができる。さらに層数を増やす場合には、上記一連の工程をさらに繰り返せばよい。
【００７２】
次に、例えば熱燐酸溶液を用いて、犠牲膜８４及び犠牲膜８３を除去する。これにより、図９（ａ）に示すように、メモリセルアレイ領域２の積層体に、Ｕ字状のメモリホールＭＨが形成される。
【００７３】
次に、例えば稀フッ酸処理によりメモリホールＭＨの内壁面を清浄化した後、図１０（ａ）に示すように、メモリホールＭＨの内壁にメモリ膜３０を形成する。さらに、メモリホールＭＨ内におけるメモリ膜３０の内側にチャネルボディ２０となるシリコン膜を形成する。このとき、メモリホールＭＨ内がシリコン膜によって完全に埋め込まれず、メモリホールＭＨ内に空洞が残るようにシリコン膜を形成することが望ましい。これにより、チャネルボディ２０の膜厚は、メモリホールＭＨの孔径のばらつきに依らず、シリコン膜の堆積膜厚で規定される。その後、シリコン膜の表面を酸化した後、メモリホールＭＨ内の残りの空洞部分に、例えばＣＶＤ（chemical vapor deposition）法でシリコン酸化膜を埋め込む。
【００７４】
次に、図１１（ｂ）に示すように、階段状コンタクト領域３の積層体を階段状に加工する。具体的には、積層体上面に形成したレジスト膜の平面サイズをスリミングする工程と、そのレジスト膜に覆われていない部分の導電層ＷＬ及びその下の絶縁層２５をそれぞれ１層ずつＲＩＥする工程とを繰り返すことで、図１１（ｂ）に示す階段構造を形成する。
【００７５】
次に、図１２（ｂ）に示すように、階段構造をストッパー膜５１で覆い、その上に層間絶縁膜５２を堆積して、層間絶縁膜５２の上部を例えばＣＭＰ法により平坦化する。例えば、ストッパー膜５１はシリコン窒化膜であり、層間絶縁膜５２はシリコン酸化膜である。ストッパー膜５１は、メモリセルアレイ領域２の積層体上および配線領域４の積層体上にも形成され、残される。
【００７６】
次に、図１３（ａ）に示すように、メモリセルアレイ領域２の積層体にスリットを形成して積層体を複数のブロックに分断する。その後、スリットの側壁に金属（例えばコバルト）膜を例えばＣＶＤ法で形成し、熱処理を行う。これにより、導電層ＷＬにおけるスリットに臨む部分に金属シリサイドが形成される。その後、金属膜の未反応部分を、例えば硫酸と過酸化水素水混合液を用いて除去し、スリット内に絶縁物（例えばシリコン窒化膜）８１を埋め込む。
【００７７】
その後、メモリセルアレイ領域２、階段状コンタクト領域３および配線領域４の積層体上に、導電層（例えばシリコン層）８６を堆積し、メモリセルアレイ領域２の導電層８６をパターニングしてライン状に加工する。このライン状に加工された導電層８６は、ドレイン側選択ゲートＤＳＧまたはソース側選択ゲートＳＳＧとなる。
【００７８】
階段状コンタクト領域３の導電層８６もパターニングされ、最上層の導電層ＷＬ上に選択的に残される。この階段状コンタクト領域３の導電層８６は、メモリセルアレイ領域２の導電層８６（ドレイン側選択ゲートＤＳＧまたはソース側選択ゲートＳＳＧ）とつながっている。
【００７９】
導電層８６が選択的に除去された部分には、図１４（ａ）、（ｂ）に示すように、層間絶縁膜５２が埋め込まれる。
【００８０】
その後、導電層８６及び層間絶縁膜５２上に層間絶縁膜５３を堆積し、その上部を例えばＣＭＰ法で平坦化する。次に、図１４（ａ）に示すように、リソグラフィー法とＲＩＥ法により、Ｕ字状のメモリストリングの上部に達するホール８７を形成する。
【００８１】
次に、図１５（ａ）に示すように、ホール８７の内壁に、それぞれドレイン側選択トランジスタＤＳＴ、ソース側選択トランジスタＳＳＴのゲート絶縁膜３５、３６となる例えばシリコン窒化膜を形成する。
【００８２】
その後、ホール８７の底部のシリコン窒化膜を例えば稀フッ酸処理により除去した後、ホール８７内に、選択トランジスタのチャネルボディとなる半導体膜（例えばシリコン膜）を堆積し、上部のシリコン膜を除去する。
【００８３】
次に、図１６（ｃ）に示すように、配線領域４にダミーホール８８を形成する。ダミーホール８８は、配線領域４における層間絶縁膜５３、８６、ストッパー膜５１、およびその下の積層体を貫通してパッド６６に達する。
【００８４】
次に、図１７（ｃ）に示すように、ダミーホール８８内に絶縁物（例えばシリコン酸化膜）５０を埋め込む。
【００８５】
次に、図１８（ｃ）に示すように、絶縁物５０及びパッド６６を貫通して金属シリサイド層６５に達するコンタクトホール８９を例えばＲＩＥ法で形成する。また、図１８（ｂ）に示すように、階段状コンタクト領域３に、コンタクトホール９０〜９２を例えばＲＩＥ法で形成する。コンタクトホール９０は、層間絶縁膜５３、５２及びストッパー膜５１を貫通して、対応する各段の導電層ＷＬに達する。図には１つのコンタクトホール９０しか示していないが、導電層ＷＬの層数に対応した複数のコンタクトホール９０が一括形成される。このとき、層間絶縁膜５２とは異なる材料のストッパー膜５１は、複数のコンタクトホール９０間での導電層ＷＬに達する速さのばらつきを緩和する。これにより、相対的に浅いコンタクトホール９０の過剰エッチングが抑制される。
【００８６】
コンタクトホール９１は、層間絶縁膜５３、５２、ストッパー膜５１、絶縁層２５およびバックゲートＢＧを貫通して、金属シリサイド層６５に達する。
【００８７】
また、図１８（ａ）に示すように、メモリセルアレイ領域２における層間絶縁膜５３に配線溝９３が形成される。
【００８８】
次に、各コンタクトホール８９〜９２内に、図１９（ｂ）、（ｃ）に示すように、それぞれ、コンタクトプラグ６７、６８、６９、７１が埋め込まれる。また、メモリセルアレイ領域２におけるホール８７内にコンタクトプラグ７２が、配線溝９３内にソース線ＳＬが埋め込まれる。
【００８９】
コンタクトプラグ６７、６８、６９、７１、７２およびソース線ＳＬは、同時に形成される。コンタクトプラグ６７、６８、６９、７１、７２およびソース線ＳＬは、ホールまたは溝の内壁側から順に形成された、例えばチタン膜と窒化チタン膜とタングステン膜とを有する。
【００９０】
次に、図２に示すように、層間絶縁膜５３上に層間絶縁膜５４を堆積し、コンタクトプラグ７３、７４、７６、７８、ビット線ＢＬ、配線７５、ワード線７７を形成する。メモリストリングの上端部は、コンタクトプラグ７２、７３を介してビット線ＢＬと接続される。ビット線ＢＬは、配線領域４に設けられたコンタクトプラグ７８、６７、パッド６６、金属シリサイド層６５、コンタクトプラグ６４、配線６３、コンタクトプラグ６２、配線６１、およびコンタクトプラグ４４を介して、基板１１表面に形成されたセンスアンプ６と接続される。
【００９１】
ドレイン側選択ゲートＤＳＧは、コンタクトプラグ７１、７４を介して配線７５と接続される。ソース側選択ゲートＳＳＧは、コンタクトプラグ７１、７４を介して配線７５と接続される。各導電層ＷＬは、コンタクトプラグ６８、７６を介してワード線７７と接続される。
【００９２】
コンタクトプラグ６７は、図２１に示すように、階段状コンタクト領域３のバックゲートＢＧと接続されたコンタクトプラグ６９と接続されていてもよい。すなわち、バックゲートＢＧは、コンタクトプラグ６９、上記積層体の上に設けられた配線９９、配線領域４のコンタクトプラグ６７、パッド６６、積層体の下に設けられた配線６３などを介して、基板１１の表面に形成された周辺回路と電気的に接続される。
【００９３】
あるいは、図２２に示すように、階段状コンタクト領域３のバックゲートＢＧ及びその下の金属シリサイド層６５は、階段状コンタクト領域３における積層体の下に設けられたプラグ９８を介して、下層の配線９７と接続されていてもよい。すなわち、バックゲートＢＧは、金属シリサイド層６５、プラグ９８、配線９７などを介して、基板１１の表面に形成された周辺回路と電気的に接続される。
【００９４】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００９５】
メモリストリングはＵ字状に限らず、図２０に示すようにＩ字状であってもよい。図２０には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基体１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＳＧが設けられ、その上に複数の導電層ＷＬが設けられ、最上層の導電層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＤＳＧが設けられている。
【００９６】
前述した実施形態では、複数の導電層（ソース線ＳＬ、ドレイン側選択ゲートＤＳＧ、ソース側選択ゲートＳＳＧ、導電層ＷＬ、バックゲートＢＧ）を含みメモリストリングが形成される積層体における最下層の導電層であるバックゲートＢＧの一部を配線領域４におけるパッド６６として利用した。図２０に示す構造の場合も同様に、最下層の導電層であるソース線ＳＬの一部を、配線領域４におけるパッドとして用いることができる。
【符号の説明】
【００９７】
２…メモリセルアレイ領域、３…階段状コンタクト領域、４…配線領域、５…ロウデコーダ、６…センスアンプ、１０…基体、１１…基板、２０…チャネルボディ、２５…絶縁層、３０…メモリ膜、６３…配線、６５…金属シリサイド層、６６…パッド、６７…コンタクトプラグ、ＷＬ…導電層、ＢＧ…バックゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2011187794.tif 000022
【図２１】
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【図２２】
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