(57)【要約】【課題】電子素子内蔵型印刷回路基板及びその製造方法を提供する。【解決手段】本発明に係る電子素子内蔵型印刷回路基板は、両端部に一対の電極が形成された受動素子を内蔵する印刷回路基板であって、第１キャビティが形成されたコア基板と、第１キャビティに内蔵され、コア基板よりも薄い厚さを有する第１受動素子と、第１キャビティに内蔵されるように、第１受動素子の上側に積層される第２受動素子と、を含み、第１受動素子と第２受動素子が交差して積層されることを特徴とする。【選択図】図１１
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【特許請求の範囲】
【請求項１】
両端部に一対の電極が形成された受動素子を内蔵する印刷回路基板であって、
第１キャビティが形成されたコア基板と、
前記第１キャビティに内蔵され、前記コア基板よりも薄い厚さを有する第１受動素子と、
前記第１キャビティに内蔵されるように前記第１受動素子の上側に積層される第２受動素子と、を含み、
前記第１受動素子と前記第２受動素子が交差して積層されることを特徴とする電子素子内蔵型印刷回路基板。
【請求項２】
前記第１受動素子と前記第２受動素子の大きさが異なることを特徴とする請求項１に記載の電子素子内蔵型印刷回路基板。
【請求項３】
前記コア基板の上面に積層される第１絶縁層と、
前記コア基板の下面に積層される第２絶縁層と、
前記第１絶縁層及び第２絶縁層にパターニングされる回路パターンと、
前記回路パターンと前記第１受動素子の電極を直接接続させるブラインドビアと、をさらに含むことを特徴とする請求項１または２に記載の電子素子内蔵型印刷回路基板。
【請求項４】
前記コア基板に形成される第２キャビティと、
前記第２キャビティに内蔵され、前記コア基板の厚さに対応する厚さを有する第３受動素子と、をさらに含むことを特徴とする請求項１から３の何れか１項に記載の電子素子内蔵型印刷回路基板。
【請求項５】
前記コア基板に形成される第３キャビティと、
両端部に形成された電極が上下方向に配置されるように、前記第３キャビティに縦に内蔵される第４受動素子と、をさらに含むことを特徴とする請求項１から４の何れか１項に記載の電子素子内蔵型印刷回路基板。
【請求項６】
前記コア基板に形成される第４キャビティと、
前記第４キャビティに内蔵され、前記コア基板の厚さに対応する厚さを有する能動素子と、をさらに含むことを特徴とする請求項１から５の何れか１項に記載の電子素子内蔵型印刷回路基板。
【請求項７】
両端部に一対の電極が形成された受動素子を内蔵する印刷回路基板の製造方法であって、
コア基板に第１キャビティを形成する工程と、
前記コア基板の下面に支持フィルムを貼り付ける工程と、
前記コア基板よりも薄い厚さを有する第１受動素子を前記第１キャビティに内蔵する工程と、
前記第１キャビティに内蔵されるように前記第１受動素子の上側に第２受動素子を積層する工程と、を含み、
前記第１受動素子と前記第２受動素子が交差して積層されることを特徴とする電子素子内蔵型印刷回路基板の製造方法。
【請求項８】
前記第１受動素子と前記第２受動素子の大きさが異なることを特徴とする請求項７に記載の電子素子内蔵型印刷回路基板の製造方法。
【請求項９】
前記コア基板の上面に第１絶縁層を積層する工程と、
前記支持フィルムを除去する工程と、
前記コア基板の下面に第２絶縁層を積層する工程と、
前記第１絶縁層及び第２絶縁層に回路パターン及びブラインドビアを形成する工程と、をさらに含むことを特徴とする請求項７または８に記載の電子素子内蔵型印刷回路基板の製造方法。
【請求項１０】
前記支持フィルムを貼り付ける工程の前に、
前記コア基板に第２キャビティを形成する工程をさらに含み、
前記支持フィルムを貼り付ける工程の後に、
前記第２キャビティに、前記コア基板の厚さに対応する厚さを有する第３受動素子を内蔵する工程をさらに含むことを特徴とする請求項７から９の何れか１項に記載の電子素子内蔵型印刷回路基板の製造方法。
【請求項１１】
前記支持フィルムを貼り付ける工程の前に、
前記コア基板に第３キャビティを形成する工程をさらに含み、
前記支持フィルムを貼り付ける工程の後に、
前記第３キャビティに、両端部に形成された電極が上下方向に配置されるように、第４受動素子を縦に内蔵する工程をさらに含むことを特徴とする請求項７から１０の何れか１項に記載の電子素子内蔵型印刷回路基板の製造方法。
【請求項１２】
前記支持フィルムを貼り付ける工程の前に、
前記コア基板に第４キャビティを形成する工程をさらに含み、
前記支持フィルムを貼り付ける工程の後に、
前記第４キャビティに、前記コア基板の厚さに対応する厚さを有する能動素子を内蔵する工程をさらに含むことを特徴とする請求項７から１１の何れか１項に記載の電子素子内蔵型印刷回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子素子内蔵型印刷回路基板及びその製造方法に関する。
【背景技術】
【０００２】
電子産業の発達に伴って電子部品の高機能化、小型化がますます求められる傾向にあり、特に、個人携帯端末機の軽薄短小化への市場の動きが印刷回路基板の薄型化につながっている。
【０００３】
ここで、従来の素子実装方式とは異なる素子実装方式が注目を浴びているが、ＩＣのような能動素子（Ａｃｔｉｖｅ  ｄｅｖｉｃｅｓ）またはＭＬＣＣ形態のキャパシタなどの受動素子（Ｐａｓｓｉｖｅ  ｄｅｖｉｃｅｓ）を印刷回路基板の内部に実装することにより、部品の高密度化及び信頼性の向上を図り、またはこれらの有機的な結合によりパッケージ自体の性能向上を図るエンベデッド印刷回路基板がそれである。
【０００４】
通常、エンベデッド印刷回路基板は、予め製作したコア基板に電子素子を挿入するための開口部（キャビティ）を形成し、当該位置に電子素子を内蔵した後に、絶縁材料を内蔵素子とコア基板との間に満たすことにより、内蔵した素子を固定させる構造を有する。
【０００５】
最近、素子を内蔵するにあたって、特に複数の素子を内蔵することによりサイズの観点から効率を極大化させようとする要求が高まっており、このような要求に応えるための研究が必要とされている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、複数の電子素子を効率的に１つの基板に内蔵することができる電子素子内蔵型印刷回路基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、両端部に一対の電極が形成された受動素子を内蔵する印刷回路基板であって、第１キャビティが形成されたコア基板と、上記第１キャビティに内蔵され、上記コア基板よりも薄い厚さを有する第１受動素子と、上記第１キャビティに内蔵されるように、上記第１受動素子の上側に積層される第２受動素子とを含み、上記第１受動素子と上記第２受動素子が交差して（ｃｒｏｓｓ）積層されることを特徴とする電子素子内蔵型印刷回路基板が提供される。
【０００８】
ここで、上記コア基板の上面に積層される第１絶縁層と、上記コア基板の下面に積層される第２絶縁層と、上記第１絶縁層及び第２絶縁層にパターニングされた回路パターンと、上記回路パターンと上記第１受動素子の電極を直接接続するブラインドビアとをさらに含むことができる。
【０００９】
一方、上記コア基板に形成される第２キャビティと、上記第２キャビティに内蔵され、上記コア基板の厚さに対応する厚さを有する第３受動素子と、をさらに含むことができる。
【００１０】
また、上記コア基板に形成される第３キャビティと、両端部に形成された電極が上下方向に配置されるように上記第３キャビティに縦に内蔵される第４受動素子とをさらに含むことができる。
【００１１】
上記コア基板に形成される第４キャビティと、上記第４キャビティに内蔵され、上記コア基板の厚さに対応する厚さを有する能動素子とをさらに含むことができる。
【００１２】
本発明の他の実施形態によれば、両端部に一対の電極が形成された受動素子を内蔵する印刷回路基板の製造方法であって、コア基板に第１キャビティを形成する工程と、上記コア基板の下面に支持フィルムを貼り付ける工程と、上記コア基板よりも薄い厚さを有する第１受動素子を上記第１キャビティに内蔵する工程と、上記第１キャビティに内蔵されるように上記第１受動素子の上側に第２受動素子を積層する工程とを含み、上記第１受動素子と上記第２受動素子が交差して積層されることを特徴とする電子素子内蔵型印刷回路基板の製造方法が提供される。
【００１３】
一方、上記コア基板の上面に第１絶縁層を積層する工程と、上記支持フィルムを除去する工程と、上記コア基板の下面に第２絶縁層を積層する工程と、上記第１絶縁層及び第２絶縁層に回路パターン及びブラインドビアを形成する工程とをさらに含むことができる。
【００１４】
上記支持フィルムを貼り付ける工程の前に、上記コア基板に第２キャビティを形成する工程をさらに含み、上記支持フィルムを貼り付ける工程の後に、上記第２キャビティに、上記コア基板の厚さに対応する厚さを有する第３受動素子を内蔵する工程をさらに含むことができる。
【００１５】
上記支持フィルムを貼り付ける工程の前に、上記コア基板に第３キャビティを形成する工程をさらに含み、上記支持フィルムを貼り付ける工程の後に、上記第３キャビティに、両端部に形成された電極が上下方向に配置されるように、第４受動素子を縦に内蔵する工程をさらに含むことができる。
【００１６】
また、上記支持フィルムを貼り付ける工程の前に、上記コア基板に第４キャビティを形成する工程をさらに含み、上記支持フィルムを貼り付ける工程の後に、上記第４キャビティに、上記コア基板の厚さに対応する厚さを有する能動素子を内蔵する工程をさらに含むことができる。
【発明の効果】
【００１７】
本発明の好ましい実施例によれば、複数の電子素子を効率的に１つの基板に内蔵することができる。
【００１８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する方法を示す順序図である。
【図２】本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図３】本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図４】本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図５】本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図６】本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図７】本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図８】本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図９】本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１０】本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【図１１】本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する一工程を示す図面である。
【発明を実施するための形態】
【００２０】
本発明は多様な変換を加えることができ、様々な実施例を有することができるため、本願では特定実施例を図面に例示し、詳細に説明する。しかし、これは本発明を特定の実施形態に限定するものではなく、本発明の思想及び技術範囲に含まれるあらゆる変換、均等物及び代替物を含むものとして理解されるべきである。本発明の説明において、かかる公知技術に対する具体的な説明が本発明の要旨をかえって不明瞭にすると判断される場合、その詳細な説明を省略する。
【００２１】
「第１」、「第２」などの用語は、多様な構成要素を説明するために用いられるに過ぎなく、上記構成要素が上記用語により限定されるものではない。上記用語は一つの構成要素を他の構成要素から区別する目的だけに用いられる。
【００２２】
本願で用いた用語は、ただ特定の実施例を説明するために用いたものであって、本発明を限定するものではない。単数の表現は、文の中で明らかに表現しない限り、複数の表現を含む。本願において、「含む」または「有する」などの用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品、またはこれらを組み合わせたものの存在を指定するものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品、またはこれらを組み合わせたものの存在または付加可能性を予め排除するものではないと理解しなくてはならない。
【００２３】
以下、本発明に係る電子素子内蔵型印刷回路基板及びその製造方法の実施例を添付図面を参照して詳細に説明するが、添付図面を参照して説明することにおいて、同一かつ対応する構成要素は同一の図面番号を付し、これに対する重複説明は省略する。
【００２４】
まず、本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する方法について、図１から図１１を参照して説明する。図１は、本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する方法を示す順序図であり、図２から図１１は、本発明の一実施形態に係る電子素子内蔵型印刷回路基板を製造する各工程を示す図面である。図２から図１１を参照すると、コア基板１０、キャビティ１１，１２，１３，１４、回路パターン１５、支持フィルム２０、第１受動素子３０、接着層３５、第２受動素子４０、第３受動素子５０、第４受動素子６０、能動素子７０などが示されている。
【００２５】
ステップＳ１１０で、図２に示すように、コア基板１０にキャビティ１１，１２，１３，１４を形成する。キャビティ１１，１２，１３，１４は、電子素子を内蔵するためにコア基板１０に設けられた空間であって、コア基板１０にドリル加工などを行うことで形成可能である。一方、本実施例では、４つのキャビティ１１，１２，１３，１４が形成される場合を例に挙げているが、これに限定されず、コア基板１０に内蔵される電子素子の数に応じてキャビティの数を変更してもよい。
【００２６】
一方、コア基板１０は、絶縁樹脂内にガラス繊維または炭素繊維のような補強材が含浸された絶縁基板であってもよい。この場合、コア基板１０の反りを低減して製品の信頼度を向上させることができるという効果がある。しかし、これに限定されず、金属からなるメタルコアをコア基板１０として用いるなど、様々な材質を用いることができる。
【００２７】
次に、ステップＳ１２０で、図３に示すように、コア基板１０の図中下面に支持フィルム２０を貼り付ける。コア基板１０の図中下面に支持フィルム２０を貼り付けると、キャビティ１１，１２，１３，１４の図中下側が支持フィルム２０により閉鎖される。
【００２８】
その後、ステップＳ１３０で、図３から図５に示すように、それぞれのキャビティ１１，１２，１３，１４に電子素子を内蔵する。以下、これについてより具体的に説明する。
【００２９】
まず、ステップＳ１３１で、図３に示すように、コア基板１０よりも薄い厚さを有する第１受動素子３０を第１キャビティ１１に内蔵する。本実施例で用いる受動素子３０，４０，５０，６０は、両端部に一対の電極３０ａ，４０ａ，５０ａ，６０ａが形成された構造を有する。言わば、ダンベルのような形状を有する。
【００３０】
ダンベルのような形状を有する第１受動素子３０を第１キャビティ１１に内蔵すると、第１受動素子３０は支持フィルム２０に載置され固定される。このとき、第１受動素子３０がコア基板１０よりも薄いため、第１キャビティ１１の第１受動素子３０の上側には少し空間がある。
【００３１】
次に、ステップＳ１３２で、図４に示すように、第１受動素子３０の図中上側に接着層３５を形成した後、図５及び図６に示すように、第１受動素子３０の図中上側に第２受動素子４０を交差して積層する。具体的に、第１受動素子３０と第２受動素子４０が十字状（ｃｒｏｓｓ  ｓｔｙｌｅ）になるように垂直に積層される。
【００３２】
上述したように、第１受動素子３０と第２受動素子４０は、両端部に一対の電極３０ａ，４０ａが形成されたダンベルのような形状を有するため、第１受動素子３０と第２受動素子４０を交差して積層すると、第１受動素子３０と第２受動素子４０の電極３０ａ，４０ａが互いに短絡される問題を低減して製品の信頼度を向上させることができる。このとき、交差して積層される受動素子３０，４０の空間を十分に確保するために、第１キャビティ１１は、図７に示すように、略円形に形成されてもよい。図７は、第１受動素子３０と第２受動素子４０が内蔵された第１キャビティ１１を示す平面図である。
【００３３】
さらに、１つのキャビティ１１に複数の電子素子３０，４０を内蔵することができるため、製品の集積度の向上にも有利な効果が得られる。
【００３４】
第１受動素子３０と第２受動素子４０の大きさは異なってもよい。例えば、第１キャビティ１１が形成されたコア基板１０の厚さ（表面に形成された回路パターン１５の厚さも含む）が５５０μｍである場合、３００μｍの厚さを有する第１受動素子３０の上に、２００μｍの厚さを有する第２受動素子４０を積層することができるようになる。この場合、接着層３５を５０μｍの厚さに形成することにより、受動素子３０，４０の積層構造物とコア基板１０との厚さを略同じにすることができ、その結果、コア基板１０の反りを改善することができる。
【００３５】
一方、上述した第１受動素子３０及び第２受動素子４０とは別に、ステップＳ１３３で、図５に示すように、第２キャビティ１２にコア基板１０の厚さに対応する厚さを有する第３受動素子５０を内蔵することができる。具体的に、相対的に小さい大きさの第１及び第２受動素子３０，４０とは別に、大きい大きさの第３受動素子５０を１つのコア基板１０に内蔵することができる。これによって、複数の異なる部品を１つのコア基板１０に最大限に内蔵させることができる。このとき、第３受動素子５０の厚さとコア基板１０の厚さを同じか実質的に同じにすることで、コア基板１０の反りを改善することができる。
【００３６】
また、ステップＳ１３４で、図５に示すように、第３キャビティ１３に第４受動素子６０を、両端部に形成された電極６０ａが図中上下方向に配置されるように縦に内蔵することができる。具体的に、第１及び第２受動素子３０，４０のようにコア基板１０よりも薄い厚さの第４受動素子６０をさらに内蔵させようとする場合、電極６０ａが図中上下方向に配置されるように垂直に立てて内蔵することができる。
【００３７】
さらに、ステップＳ１３５で、図５に示すように、第４キャビティ１４に、コア基板１０の厚さに対応する厚さの能動素子７０を内蔵することができる。図５には能動素子の電極７０ａが図中上方に向かっているが、設計上の必要により、電極７０ａが図中下方に向かってもよい。
【００３８】
以上のような電子素子の内蔵方法によれば、様々な大きさ及び／または種類の電子素子３０，４０，５０，６０，７０を１つのコア基板１０に最大限に内蔵させることができ、製品の集積度を高めることができる。一方、設計上の必要により、コア基板１０に形成されるキャビティの数、及び、形成されたキャビティに内蔵する電子素子の種類や形状などを様々に変更できることは上述した通りである。
【００３９】
以上で説明したように、キャビティに電子素子３０，４０，５０，６０，７０を内蔵した後、ステップＳ１４０で、図８に示すように、コア基板１０の図中上面に第１絶縁層８０を積層し、ステップＳ１５０で、図９に示すように、支持フィルム２０を除去する。その後、ステップＳ１６０で、図１０に示すように、コア基板１０の図中下面に第２絶縁層８５を積層する。
【００４０】
次に、ステップＳ１７０で、図１１に示すように、第１絶縁層８０及び第２絶縁層８５に回路パターン９０及びブラインドビア９２を形成する。第１絶縁層８０及び第２絶縁層８５に形成されるブラインドビア９２により電子素子の電極３０ａ，４０ａ，５０ａ，６０ａ，７０ａと回路パターン９０とが直接接続されることになる。このようにブラインドビア９２と電極３０ａ，４０ａ，５０ａ，６０ａ，７０ａが直接接続すると、再配線のための追加工程が不要となり、信号伝達経路を最小化できるため、製品の性能を向上させることができる。
【００４１】
次に、本発明の他の実施形態に係る電子素子内蔵型印刷回路基板の構造について説明する。本発明の他の実施形態に係る電子素子内蔵型印刷回路基板は、上述した製造方法と同一または類似の方法により製造できるため、上述した内容と重複する事項については具体的な説明を省略する。
【００４２】
本実施例に係る電子素子内蔵型印刷回路基板は、図１１に示すように、第１キャビティ１１が形成されたコア基板１０と、上記第１キャビティ１１に内蔵され、上記コア基板１０よりも薄い厚さを有する第１受動素子３０と、上記第１キャビティ１１に内蔵されるように、上記第１受動素子３０の上側に積層される第２受動素子４０と、を含む。このとき、上記第１受動素子３０と上記第２受動素子４０が交差して積層される。すなわち、第１受動素子３０と第２受動素子４０が十字状になるように垂直に積層される。
【００４３】
このような構造から、第１受動素子３０と第２受動素子４０の電極３０ａ，４０ａが互いに短絡される問題を低減して製品の信頼度を向上させることができ、かつ１つのキャビティ１１に複数の電子素子３０，４０を内蔵できるため、製品の集積度を高めることができることは上述した通りである。
【００４４】
一方、上記コア基板１０の図中上面には第１絶縁層８０が積層され、コア基板１０の図中下面には第２絶縁層８５が積層され、このとき、第１絶縁層８０及び第２絶縁層８５には回路パターン９０が形成され、回路パターン９０と受動素子の電極３０ａ，４０ａはブラインドビア９２により直接接続される。このようにブラインドビア９２と電極３０ａ，４０ａが直接接続すると、再配線のための追加工程が不要となり、信号伝達経路を最小化できるため、製品の性能を向上させることができる。
【００４５】
一方、第１キャビティ１１とは別に形成される第２キャビティ１２に、コア基板１０の厚さに対応する厚さを有する第３受動素子５０を内蔵できることは上述した通りである。
【００４６】
また、第３キャビティ１３に第４受動素子６０を縦に内蔵でき、この場合、第４受動素子６０の両端部に形成された電極６０ａは図中上下方向に配置される。
【００４７】
さらに、第４キャビティ１４に、コア基板１０の厚さに対応する厚さを有する能動素子７０を内蔵できることも上述した通りである。
【００４８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００４９】
１０  コア基板
１１〜１４  第１〜第４キャビティ
１５  回路パターン
２０  支持フィルム
３０  第１受動素子
３５  接着層
４０  第２受動素子
５０  第３受動素子
６０  第４受動素子
７０  能動素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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