(57)【要約】【課題】高集積な半導体装置を提供すること。【解決手段】スタンダードセルが行列状に配置された半導体装置であって、前記スタンダードセルは、半導体基板の主面に複数のトランジスタが形成された第１拡散領域が、前記半導体基板上に配置された２本の電源ライン間に挟まれた領域に形成され、前記第１拡散領域と同じ導電型の拡散層により前記半導体基板の主面に形成され、前記電源ラインの下部からコンタクトを介して前記拡散領域に直接電気的に接続されて前記電源ラインから前記第１拡散領域に電位を供給する電位供給部を備える。【選択図】図１
2011199034.tif 000002
【特許請求の範囲】
【請求項１】
スタンダードセルが行列状に配置された半導体装置であって、
前記スタンダードセルは、
半導体基板の主面に複数のトランジスタが形成された第１拡散領域が、前記半導体基板上に配置された２本の電源ライン間に挟まれた領域に形成され、
前記第１拡散領域と同じ導電型の拡散層により前記半導体基板の主面に形成され、前記電源ラインの下部からコンタクトを介して前記拡散領域に直接電気的に接続されて前記電源ラインから前記第１拡散領域に電位を供給する電位供給部を備えること、
を特徴とする半導体装置。
【請求項２】
前記２本の電源ラインが、前記スタンダードセルの高さ方向の両端部に設けられ、
前記電位供給部が、
前記半導体基板の主面における前記電源ラインの下部領域に前記第１拡散領域と同じ導電型で形成された第２拡散領域と、
前記半導体基板の主面において前記第１拡散領域と同じ導電型で形成されて前記第１拡散領域と前記第２拡散領域とを電気的に接続する第３拡散領域と、
により構成され、
前記電源ラインの下部から前記コンタクトと前記第２拡散領域と前記第３拡散領域とを介して前記第１拡散領域に電位を供給すること、
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１拡散領域と前記第２拡散領域と前記第３拡散領域とが、前記スタンダードセルの幅方向に突出した突出領域を有し、
前記スタンダードセルの幅方向において隣接する前記スタンダードセルが、前記突出領域を共有すること、
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１拡散領域と前記第２拡散領域と前記第３拡散領域とが、前記スタンダードセルの幅方向に突出した突出領域を有し、
前記半導体基板は、前記スタンダードセルの幅方向において前記第１拡散領域と所定の間隔をおいて前記スタンダードセルの内側に凹んだ凹部領域を有し、
前記凹部領域には、前記スタンダードセルの幅方向において隣接する前記スタンダードセルの前記突出領域が配置されること、
を特徴とする請求項２に記載の半導体装置。
【請求項５】
前記電源ラインおよび前記第２拡散領域は、前記電源ラインの延在方向における中心線を挟んで等しい幅を有し、
前記スタンダードセルの高さ方向において隣接する前記スタンダードセルが、前記電源ラインおよび前記第２拡散領域を共有すること、
を特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路は、製造コスト、歩留り等の観点からより高集積であることが望まれている。半導体集積回路において大量に使用され、半導体チップ内のロジック回路を構成するセルとしてスタンダードセルがある。スタンダードセルにおいても、各々のセル面積の狭小化が可能であり、高集積に搭載できることが重要である。このようなスタンダードセルとしては、ウェルまたは基板に電位を供給する手段として、個々のセルの上下方向（高さ方向）の両端部にサブストレート領域を設けた構造のセルが広く用いられていた。
【０００３】
このようなスタンダードセルの高集積化を実現する方法として、例えば特許文献１では、配線層の下部領域であって基板におけるスタンダードセルのトランジスタ領域となる第１拡散層（例えば図１の３ｐ）に隣接する位置に第１拡散層領域と反対の導電型の第２拡散層（例えば図１の４ｎ）をタップとしてトランジスタ領域と当接して設け、第１拡散層および第２拡散層がそれぞれコンタクトを介して配線層に接続された半導体装置が開示されている。
【０００４】
しかしながら、上記特許文献１の半導体装置では、スタンダードセルを構成する第１拡散層とタップを構成する第２拡散層とは異種の導電型の拡散層であるため、スタンダードセルとタップとを絶縁するためにこれらの間の距離を長く確保しなくてはならない。このため、セル内におけるトランジスタ形成用の拡散領域の面積が狭くなる、という問題があった。言い換えれば、同じ面積のトランジスタ形成用の拡散領域を確保するためにはセルを大きくしなければならない。
【０００５】
一方、近年のＥＤＡツールの発達により、スタンダードセルの集積度を上げるための１つの施策として、個々のセルにはサブストレート領域を持たずにトランジスタ領域を最大限に活用するセル構造（タップレス構造）で設計したスタンダードセルを自動配置し、ウェルに電位を供給する手段として各セル列に専用セル（タップセル）を任意の間隔で配置する手法が確立されている。しかし、このようなタップレス構造のスタンダードセルを用いる場合においても、製造コスト、歩留り等の観点からより高集積化が望まれている。
【０００６】
また、トランジスタの微細化技術が進むなかで、配線やコンタクトの微細化技術が遅れてくる傾向がある。このため、セル内における配線やコンタクトの占める領域が相対的に大きくなり、所望の設計パターンを所望のセルサイズに納めることが困難になってきている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−３２７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記に鑑みてなされたものであって、高集積な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、スタンダードセルが行列状に配置された半導体装置であって、前記スタンダードセルは、半導体基板の主面に複数のトランジスタが形成された第１拡散領域が、前記半導体基板上に配置された２本の電源ライン間に挟まれた領域に形成され、前記第１拡散領域と同じ導電型の拡散層により前記半導体基板の主面に形成され、前記電源ラインの下部からコンタクトを介して前記拡散領域に直接電気的に接続されて前記電源ラインから前記第１拡散領域に電位を供給する電位供給部を備えること、を特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、高集積な半導体装置を実現できる、という効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施の形態にかかるスタンダードセルの構造を示す図である。
【図２】図２は、第１の実施の形態にかかるスタンダードセルにおけるトランジスタのレイアウトパターンの一例を示す図である。
【図３】図３は、第１の実施の形態にかかる半導体装置におけるスタンダードセルのレイアウトパターンの一例を示す図である。
【図４】図４は、第１の実施の形態にかかるスタンダードセルにおけるトランジスタのレイアウトパターンの他の例を示す図である。
【図５】図５は、発明者が知得している比較例のタップレス構造のスタンダードセルにおけるトランジタのレイアウトパターンの一例を示す図である。
【図６】図６は、発明者が知得している比較例のタップレス構造のスタンダードセルにおけるトランジタのレイアウトパターンの一例を示す図である。
【図７】図７は、発明者が知得している比較例の半導体装置におけるスタンダードセルのレイアウトパターンの一例を示す図である。
【図８】図８は、第２の実施の形態にかかるスタンダードセルの構造を示す平面図である。
【図９】図９は、第２の実施の形態にかかるスタンダードセルのトランジスタ領域の構成を説明するための模式図である。
【図１０】図１０は、第２の実施の形態にかかるスタンダードセルのトランジスタ領域の構成を説明するための模式図である。
【図１１】図１１は、第２の実施の形態にかかる半導体装置におけるスタンダードセルのレイアウトパターンの一例を示す図である。
【発明を実施するための形態】
【００１２】
以下に、本発明にかかる半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図であっても、図面を見易くするためにハッチングを付す場合がある。
【００１３】
（第１の実施の形態）
図１は、第１の実施の形態にかかるスタンダードセルＣ１の構造を示す図である。図１（ａ）は、スタンダードセルの平面図である。図１（ｂ）は、図１（ａ）のＸ−Ｘ’線での断面図である。図１（ｃ）は、図１（ａ）のＹ−Ｙ’線での断面図である。スタンダードセルＣ１は、トランジスタ領域を有効に活用できるように個々のセルにはサブストレート領域を持たずに設計されたセル構造（タップレス構造）のスタンダードセルである。なお、スタンダードセルには複数のゲート配線が設けられて複数のトランジスタが形成されているが、図１においてはゲート配線の記載は省いている。
【００１４】
スタンダードセルＣ１は、例えばｎ型のシリコンから構成される半導体基板（以下、基板という）１の主面（素子形成面）に形成されている。スタンダードセルＣ１は、半導体素子としてＭＯＳ（(Metal  Oxide  Semiconductor）トランジスタ（以下、トランジスタと呼ぶ）を用いて構成されている。なお、トランジスタおよびその上のコンタクト、配線層は公知の製造方法を用いて形成することができる。
【００１５】
スタンダードセルＣ１が形成された基板１の主面の一部には、ｐ型ウェル２ｐが形成されている。ｐ型ウェル２ｐは、公知のフォトリソグラフィ技術およびイオン注入技術を用いて基板１にｐ型の不純物が導入されて形成される。ｐ型ウェル２ｐには、ｎチャネル型トランジスタ領域でありソース／ドレインを構成する略矩形のｎ型拡散領域３ｎが形成されている。ｎ型拡散領域３ｎは、公知のフォトリソグラフィ技術およびイオン注入技術を用いてｐ型ウェル２ｐにｎ型の不純物が導入されて形成される。
【００１６】
また、基板１の主面の一部には、ｐチャネル型トランジスタ領域でありソース／ドレインを構成する略矩形のｐ型拡散領域３ｐが形成されている。ｐ型拡散領域３ｐは、公知のフォトリソグラフィ技術およびイオン注入技術を用いて基板１にｐ型の不純物が導入されて形成される。
【００１７】
また、スタンダードセルＣ１の高さ方向（図１の上下方向）の上端部には、ｐ型拡散領域４ｐが形成されている。ｐ型拡散領域４ｐは、他のセルと電位を共有する金属配線層からなる電源ライン６（ＶＤＤ）に沿って該電源ライン６（ＶＤＤ）の下部領域に形成されている。ｐ型拡散領域４ｐは、電源ライン６（ＶＤＤ）からｐ型拡散領域３ｐ（ｐチャネル型トランジスタ領域）に電位を供給する電源供給部（ソースノード）の一部を構成する。電源ライン６（ＶＤＤ）は、スタンダードセルＣ１の上端縁部において、スタンダードセルＣ１の上端辺と略平行に設けられている。
【００１８】
ｐ型拡散領域４ｐおよび電源ライン６（ＶＤＤ）は、それぞれ該電源ライン６（ＶＤＤ）の長手方向における中心線６ｃを挟んで同じ幅を有する。これにより、他のスタンダードセルＣ１が該電源ライン６（ＶＤＤ）を共有して上部に配置された場合でも、ｐ型拡散領域４ｐおよび電源ライン６（ＶＤＤ）の幅に起因したデザインルール違反が生じない。
【００１９】
そして、ｐ型拡散領域４ｐは、該ｐ型拡散領域４ｐ上に設けられたコンタクトＣＳ１を介して電源ライン６（ＶＤＤ）と電気的に接続されている。ｐ型拡散領域４ｐは、Ｐ型拡散領域３ｐと同工程で形成される。コンタクトＣＳ１は、コンタクトの中心が、電源ライン６（ＶＤＤ）の長手方向における中心線６ｃ上に重なるように配置されている。
【００２０】
また、ｐ型拡散領域４ｐは、ｐ型拡散領域５ｐ（５ｐ１、５ｐ２）を介してｐ型拡散領域３ｐに電気的に接続されている。ｐ型拡散領域５ｐ（５ｐ１、５ｐ２）は、ｐ型拡散領域４ｐの一部と共に、ｐ型拡散領域３ｐ（ｐチャネル型トランジスタ領域）のソースノードの一部を構成する。ここで、ｐ型拡散領域５ｐと、ｐ型拡散領域４ｐのうちｐ型拡散領域５ｐに隣接するとともにコンタクトＣＳ１とｐ型拡散領域５ｐとを接続する領域とにより、ｐ型拡散領域３ｐ（ｐチャネル型トランジスタ領域）のソースノードが構成される。ｐ型拡散領域５ｐは、ｐ型拡散領域３ｐおよびｐ型拡散領域４ｐと同工程で形成される。なお、ｐ型拡散領域５ｐの位置および数は、ｐ型拡散領域３ｐ内におけるトランジスタのパターンレイアウトに応じて適宜設定可能であり、隣接するスタンダードセルを配置した際にデザインルール違反が生じなければ特に限定されない。
【００２１】
また、ｐ型ウェル２ｐには、スタンダードセルＣ１の高さ方向（図１の上下方向）の下端部には、ｎ型拡散領域４ｎが形成されている。ｎ型拡散領域４ｎは、他のセルと電位を共有する金属配線層からなる電源ライン６（ＶＳＳ）に沿って該電源ライン６（ＶＳＳ）の下部領域に形成されている。ｎ型拡散領域４ｎは、電源ライン６（ＶＳＳ）からｎ型拡散領域３ｎ（ｎチャネル型トランジスタ領域）に電位を供給する電源供給部（ソースノード）の一部を構成する。電源ライン６（ＶＳＳ）は、スタンダードセルＣ１の下端縁部において、スタンダードセルＣ１の下端辺と略平行に設けられている。
【００２２】
ｎ型拡散領域４ｎおよび電源ライン６（ＶＳＳ）は、それぞれ該電源ライン６（ＶＳＳ）の長手方向における中心線６ｃを挟んで同じ幅を有する。これにより、他のスタンダードセルＣ１が該電源ライン６（ＶＳＳ）を共有して下部に配置された場合でも、ｎ型拡散領域４ｎおよび電源ライン６（ＶＳＳ）の幅に起因したデザインルール違反が生じない。
【００２３】
そして、ｎ型拡散領域４ｎは、該ｎ型拡散領域４ｎ上に設けられたコンタクトＣＳ２を介して電源ライン６（ＶＳＳ）と電気的に接続されている。ｎ型拡散領域４ｎは、ｎ型拡散領域３ｎと同工程で形成される。コンタクトＣＳ２は、コンタクトの中心が、電源ライン６（ＶＳＳ）の長手方向における中心線６ｃ上に重なるように配置されている。
【００２４】
また、ｎ型拡散領域４ｎは、ｎ型拡散領域５ｎを介してｎ型拡散領域３ｎに電気的に接続されている。ｎ型拡散領域５ｎは、ｎ型拡散領域４ｎの一部と共にｎ型拡散領域３ｎ（ｎチャネル型トランジスタ領域）のソースノードの一部を構成する。ここで、ｎ型拡散領域５ｎと、ｎ型拡散領域４ｎのうちｎ型拡散領域５ｎに隣接するとともにコンタクトＣＳ２とｎ型拡散領域５ｎとを接続する領域とにより、ｎ型拡散領域３ｎ（ｎチャネル型トランジスタのトランジスタ領域）のソースノードが構成される。ｎ型拡散領域５ｎは、ｎ型拡散領域３ｎおよびｎ型拡散領域４ｎと同工程で形成される。なお、ｎ型拡散領域５ｎの位置および数は、ｐ型拡散領域３ｐ内におけるトランジスタのパターンレイアウトに応じて適宜設定可能であり、隣接するスタンダードセルを配置した際にデザインルール違反が生じなければ特に限定されない。
【００２５】
また、基板１上においてコンタクトＣＳ１、コンタクトＣＳ２および電源ライン６（ＶＤＤ）、電源ライン６（ＶＳＳ）が形成されていない領域には、これらの層と同層に絶縁層７が形成されている。
【００２６】
図２は、第１の実施の形態にかかるスタンダードセルＣ１におけるトランジスタのレイアウトパターンの一例を示す図である。図２においては、トランジスタのゲート配線１１、該ゲート配線１１に接続するコンタクトＣＧ、および該コンタクトＣＧに接続してゲート配線１１に電位を供給するための引き回し配線１２が示されている。図２に示すようにスタンダードセルＣ１では、トランジスタ領域であるｐ型拡散領域３ｐおよびｎ型拡散領域３ｎに、電源ライン６からのソースノード（金属配線層）の引き出しがない。このため、トランジスタ領域において配線領域に余裕ができ、トランジスタ用の配線およびコンタクトを自由に配置することが可能となり、セル内における配置の自由度が向上する。これにより、セル内における配置を適正に行うことによりセルサイズの縮小が可能である。また、多層の配線層を使用せずに所望のレイアウトパターンが実現できる。また、スタンダードセルＣ１を用いて半導体チップを設計する際のレイアウトツールへの負担が軽減され、半導体チップの設計時間の短縮、半導体チップサイズの縮小が可能である。
【００２７】
図３は、第１の実施の形態にかかる半導体装置におけるスタンダードセルのレイアウトパターンの一例を示す図である。この半導体装置においては、上述したスタンダードセルＣ１と同様の構造を有する複数のスタンダードセルＣ１’が行列状に配置されている。また、ウェルに電位を供給する手段として各セル列に専用セル（タップセル）２１が任意の間隔で配置されている。
【００２８】
そして、第１列の各スタンダードセルＣ１’と第２列の各スタンダードセルＣ１’とでは、電源ライン６（ＶＳＳ）およびｎ型拡散領域４ｎを共有している。第２列の各スタンダードセルＣ１’と第３列の各スタンダードセルＣ１’とでは、電源ライン６（ＶＤＤ）およびｐ型拡散領域４ｐを共有している。
【００２９】
図４は、第１の実施の形態にかかるスタンダードセルＣ１におけるトランジスタのレイアウトパターンの他の例を示す図である。図４は、図２に示したスタンダードセルＣ１において、図２の場合と同じ回路を用いてセルの高さを縮小したレイアウトパターンを示している。すなわち、図２に示したレイアウトパターンにおいてトランジスタ領域における未使用スペースを削減した例である。この場合は、セルの高さが縮小されることにより、セルサイズの縮小が実現されている。
【００３０】
図５および図６は、発明者が知得している比較例のタップレス構造のスタンダードセルＣ１０１におけるトランジタのレイアウトパターンの一例を示す図である。図７は、発明者が知得している比較例の半導体装置におけるスタンダードセルＣ１０１のレイアウトパターンの一例を示す図である。この半導体装置においては、発明者が知得している比較例のタップレス構造の複数のスタンダードセルＣ１０１が行列状に配置されている。図５に示すスタンダードセルＣ１０１は、トランジスタを形成する略矩形のｐ型拡散領域３ｐおよびｎ型拡散領域３ｎと、セルの高さ方向におけるセル境界１３１を挟んで配置された金属配線層からなる電源ライン６を有する。また、図５においては、ソースノードとして金属配線層１１１および内部配線で使用される金属配線層１１がレイアウトされており、ゲート配線の記載は省略している。
【００３１】
ここで、トランジスタのソースノードは、電源ライン６から金属配線層１１１が引き出されて構成されている。そして、ソースノードである金属配線層１１１は、コンタクトＣＳを介してｐ型拡散領域３ｐまたはｎ型拡散領域３ｎに接続されている。このような発明者が知得している比較例のセル構造の場合は、回路内のソースノードが多いほど、電源ライン６の近辺の領域はソースコンタクト取得用に金属配線が必要になり、セル内部で必要な配線やコンタクトを配置する領域が少なくなる。そして、１層目の金属配線層１１のみで必要な配線パターンを実現しようとすると、セル面積を大きくせざるを得ない。
【００３２】
また、セル面積を増大させないためには、２層目や３層目の金属配線層１１２が必要になる。この場合は、セル間を接続する配線リソースが減少する。このため、複数のセルを行列状に配置する場合に、セル間を接続する配線を配置するために、隣接するセル間の間隔を広げる必要がある、さらに上層の金属配線が必要となりチップサイズの増大や製造コストが上がる、等の問題がある。
【００３３】
しかしながら、第１の実施の形態にかかるスタンダードセルでは、上述したように電源ライン６からのソースノードの引き出し線がトランジスタ領域上にないため、セル内における配置の自由度が高く、これらの問題は生じない。
【００３４】
以上のように構成された第１の実施の形態にかかるスタンダードセルでは、トランジスタ領域に電源ライン６から電位を供給する電源供給部（ソースノード）が、電源ライン６の下部の基板１内に埋設された拡散層で形成されている。そして、この電源供給部が、基板１内に埋設された拡散層により基板１内において直接トランジスタ領域に電気的に接続されている。すなわち、電源供給部（ソースノード）がトランジスタ領域上に配置されない。これにより、トランジスタ領域内における配線等の配置の自由度が向上するため、セル内に集積できるトランジスタの量をセルの面積を広げることなく増やすことができ、高集積なスタンダードセルが実現できる。また、所定の数のトランジスタをセル内に集積する場合には、スタンダードセルのセルサイズの縮小が実現できる。
【００３５】
また、ソースノードとして金属配線層を使用しないため、少ない量の金属配線層でセル内の配線が可能となり、配線の多層化を抑制することができる。このため、半導体チップサイズの縮小が可能である。また、ＥＤＡツールなどのレイアウトツールを用いたセル間の接続を少ない層数の配線で実現できるため、レイアウトツールへの負担が軽減され、半導体チップの設計時間の短縮が可能である。また、配線層数を削減するとともに、配線の製造の際に使用されるマスク層の数を削減することができ、製造コストの低減が可能である。
【００３６】
また、ソースノードとトランジスタ領域とが同種の拡散層から構成されているため、ソースノードとトランジスタ領域との間隔を短く設定することができる。このため、セル内においてトランジスタ領域を広く確保することができ、高集積なスタンダードセルが実現できる。
【００３７】
したがって、第１の実施の形態によれば、高集積な半導体装置を実現することが可能となる。
【００３８】
（第２の実施の形態）
図８は、第２の実施の形態にかかるスタンダードセルＣ２の構造を示す平面図である。スタンダードセルＣ２は、図１（ａ）に示したスタンダードセルＣ１の基本構造を元に、ソースノードがセルの幅方向（図８における左右方向）の端部に位置する場合に、セルの幅方向におけるセル境界３１を挟んだ状態でトランジスタ領域、ソースノードおよび電源ライン６を拡張した構造を有する。すなわち、トランジスタ領域、ソースノードおよび電源ライン６は、セルの幅方向においてセル境界３１を越えて突出した突出領域を有する。なお、図８においてもゲート配線の記載は省いている。図８においては、スタンダードセルＣ１と同じ部材については、図１（ａ）に示したと同じ符号を付してある。
【００３９】
ソースノードを構成するｐ型拡散領域５ｐ１は、セルの幅方向におけるセル境界３１を越えてセルの外側方向に拡張されるとともに、セル境界３１を挟んで同じ幅Ｗ１を有する。そして、電源ライン６（ＶＤＤ）、ｐ型拡散領域４ｐおよびｐ型拡散領域３ｐのセルの幅方向における一端側（左側）は、ｐ型拡散領域５ｐ１と同じ位置までセルの幅方向におけるセル境界３１を越えてセルの外側方向に拡張されている。このｐ型拡散領域３ｐ、ｐ型拡散領域５ｐ１、ｐ型拡散領域４ｐおよび電源ライン６（ＶＤＤ）におけるセル境界３１を挟んで同じ幅Ｗ１を有する領域は、このスタンダードセルＣ２が行列状に配置された際に、セルの幅方向に隣接するセル（図示せず）と共有される。
【００４０】
同様に、ソースノードを構成するｐ型拡散領域５ｐ２は、セルの幅方向におけるセル境界３１を越えてセルの外側方向に拡張されるとともに、セル境界３１を挟んで同じ幅Ｗ１を有する。そして、電源ライン６（ＶＤＤ）、ｐ型拡散領域４ｐおよびｐ型拡散領域３ｐのセルの幅方向における他端側（右側）は、ｐ型拡散領域５ｐ２と同じ位置までセルの幅方向におけるセル境界３１を越えてセルの外側方向に拡張されている。このｐ型拡散領域３ｐ、ｎ型拡散領域５ｐ、ｐ型拡散領域４ｐおよび電源ライン６（ＶＤＤ）におけるセル境界３１を挟んで同じ幅Ｗ１を有する領域は、このスタンダードセルＣ２が行列状に配置された際に、セルの幅方向に隣接するセル（図示せず）と共有される。
【００４１】
また、ソースノードを構成するｎ型拡散領域５ｎは、セルの幅方向におけるセル境界３１を越えてセルの外側方向に拡張されるとともに、セル境界３１を挟んで同じ幅Ｗ１を有する。そして、電源ライン６（ＶＳＳ）、ｎ型拡散領域４ｎおよびｎ型拡散領域３ｎのセルの幅方向における一端側（左側）は、ｎ型拡散領域５ｎと同じ位置までセルの幅方向におけるセル境界３１を越えてセルの外側方向に拡張されている。このｎ型拡散領域３ｎ、ｎ型拡散領域５ｎ、ｎ型拡散領域４ｎおよび電源ライン６（ＶＳＳ）におけるセル境界３１を挟んで同じ幅Ｗ１を有する領域は、このスタンダードセルＣ２が行列状に配置された際に、セルの幅方向に隣接するセル（図示せず）と共有される。
【００４２】
一方、ｎ型拡散領域３ｎの他端側（右側）は、図１（ａ）に示したスタンダードセルＣ１と同様にセルの幅方向におけるセル境界３１よりもセルの内側で終端し、セル境界３１と所定の距離だけ離間している。そして、セルの外周部において該ｎ型拡散領域３ｎの他端側に対応する部分には、凹部が設けられている。すなわち、スタンダードセルＣ２は、セルの幅方向においてｎ型拡散領域３ｎと所定の間隔をおいてセルの内側に凹んだ凹部領域を有する。この凹部領域３２は、このスタンダードセルＣ２が行列状に配置された際に、セルの幅方向に隣接するセル（図示せず）のトランジスタ領域（ｎ型拡散領域３ｎ）が配置される。
【００４３】
この場合、ｎ型拡散領域３ｎの他端側は、セル境界３１から拡散領域のデザインルール分の間隔を確保する必要がある。すなわち、凹部領域３２から拡散領域のデザインルール分の間隔を確保する必要がある。これは、例えばｎ型拡散領域３ｎの一端側（左側）の縁部領域がトランジスタのソース拡散領域とされ、ｎ型拡散領域３ｎの他端側（右側）の縁部領域がトランジスタのドレイン拡散領域とされる場合が該当する。そして、スタンダードセルＣ２が行列状に配置された際に、凹部領域３２には、隣接するスタンダードセルＣ２のｎ型拡散領域３ｎの一端側（左側）の縁部領域（トランジスタのソース拡散領域）が配置される。
【００４４】
以上のような構造を有するスタンダードセルＣ２は、同構造を有するセルが行列状に配置された際に、セルの幅方向に隣接するセル同士が互いにソースノードおよびソース拡散領域を共有することにより、行列状に配置した際のセル単独での実質のセルサイズを小さくできる。これにより、従来のスタンダードセルやスタンダードセルＣ１を行列状に配置した場合と比べて、半導体チップにおけるセルの占有面積をさらに大幅に削減でき、半導体チップのチップサイズの縮小が可能である。
【００４５】
図９は、第２の実施の形態にかかるスタンダードセルＣ２のトランジスタ領域およびソースノード領域の構成を説明するための模式図である。図９（ａ）は、基本単位となるスタンダードセルＣ２のトランジスタ領域およびソースノード領域の構成を示している。図９（ｂ）は、スタンダードセルＣ２が行列状に配置された場合のスタンダードセルＣ２のトランジスタ領域およびソースノード領域の構成を示している。図９では、セル境界３１、トランジスタ領域（ｐ型拡散領域３ｐ、ｎ型拡散領域３ｎ）、ソースノード（ｐ型拡散領域４ｐ、ｐ型拡散領域５ｐ１、ｐ型拡散領域５ｐ２、ｎ型拡散領域４ｎ、ｎ型拡散領域５ｎ）のみを示している。図９（ｂ）は、スタンダードセルが行列状に配置された場合に、セルの幅方向における片側または両側のソースノードとトランジスタ領域とを隣接するセルで共有した場合を示す例である。ｐ型拡散領域３ｐは、セルの幅方向における両側の縁部を隣接するセルと共有する。ｎ型拡散領域３ｎは、セルの幅方向における片側の縁部を隣接するセルと共有する。また、ｐ型拡散領域４ｐは、セルの幅方向における両側の縁部を隣接するセルと共有する。また、ｐ型拡散領域５ｐ１およびｐ型拡散領域５ｐ２は、それぞれ隣接するセルと共有される。
【００４６】
図１０は、第２の実施の形態にかかるスタンダードセルＣ３のトランジスタ領域およびソースノード領域の構成を説明するための模式図である。スタンダードセルＣ３は、セルの幅方向における両側において、セルの幅方向におけるセル境界３１を挟んだ状態でトランジスタ領域およびソースノードを拡張した構造を有する。図１０（ａ）は、基本単位となるスタンダードセルＣ３のトランジスタ領域およびソースノード領域の構成を示している。図１０（ｂ）は、スタンダードセルＣ３が行列状に配置された場合のスタンダードセルＣ３のトランジスタ領域およびソースノード領域の構成を示している。図１０では、セル境界３１、トランジスタ領域（ｐ型拡散領域３ｐ、ｎ型拡散領域３ｎ）、ソースノード（ｐ型拡散領域４ｐ、ｐ型拡散領域５ｐ１、ｐ型拡散領域５ｐ１、ｎ型拡散領域４ｎ、ｎ型拡散領域５ｎ）のみを示している。図１０（ｂ）は、スタンダードセルが行列状に配置された場合に、セルの幅方向における両側のソースノードおよびトランジスタ領域を隣接するセルで共有した場合を示す例である。なお、ここでは、高集積化によるスタンダードセルＣ２のセルサイズの縮小効果により、セルの幅方向におけるセル境界３１間の幅を縮小している。
【００４７】
図１１は、第２の実施の形態にかかる半導体装置におけるスタンダードセルのレイアウトパターンの一例を示す図である。この半導体装置においては、上述した第２の実施の形態にかかるスタンダードセルＣ２と同様の構造を有する複数のスタンダードセルＣ２’が行列状に配置されている。また、ウェルに電位を供給する手段として各セル列に専用セル（タップセル）２１が任意の間隔で配置されている。
【００４８】
図９（ｂ）および図１０（ｂ）では、各スタンダードセルは、セル境界３１の両側で隣接するセルがセルの幅方向における両側または片側でソースノードを共有した形でレイアウトパターンが構成されている。このように、スタンダードセルＣ２およびスタンダードセルＣ３は、セルの幅方向においてセル境界３１を挟んだ領域のトランジスタ領域およびソースノードを、セルの幅方向において隣接するセルが共有する構成とすることにより、各スタンダードセルにおけるトランジスタ領域およびソースノードの幅を縮小することができ、セル単独で比較しても従来に比べてセルの幅を小さくすることができる。そして、これらのセルを敷き詰めて配置した場合には、セルの占有面積を大幅に削減できる。
【００４９】
以上のように第２の実施の形態によれば、同構造を有するセルが行列状に配置された際に、セルの幅方向に隣接するセル同士が互いにソースノードおよびトランジスタ領域の拡散領域を共有することにより、セル単独での実質のセルサイズを小さくできる。これにより、行列状に配置した場合に、従来のスタンダードセルやスタンダードセルＣ１を行列状に配置した場合と比べて半導体チップにおけるセルの占有面積を大幅に削減でき、半導体チップのチップサイズの縮小が可能である。
【符号の説明】
【００５０】
１  半導体基板、２ｐ  ｐ型ウェル、３ｐ  ｐ型拡散領域、３ｎ  ｎ型拡散領域、４ｐ  ｐ型拡散領域、４ｎ  ｎ型拡散領域、５ｐ  ｐ型拡散領域、５ｐ１  ｐ型拡散領域、５ｐ２  ｐ型拡散領域、５ｎ  ｎ型拡散領域、６  電源ライン、６ｃ  電源ラインの中心線、７  絶縁層、１１  ゲート配線、１２  引き回し配線、３１  セル境界、３２  空き領域、１１１  金属配線層、１１２  金属配線層、１３１  セル境界、Ｃ  スタンダードセル、Ｃ１  第１の実施の形態にかかるスタンダードセル、Ｃ１０１  発明者が知得している比較例のタップレス構造のスタンダードセル、Ｃ２  第２の実施の形態にかかるスタンダードセル、Ｃ３  第２の実施の形態にかかるスタンダードセル、ＣＧ  コンタクト、ＣＳ  コンタクト、ＣＳ１  コンタクト、ＣＳ２  コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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