(57)【要約】【課題】並列に並ぶゲートパターンを有する半導体装置において、ゲートパターンのレイアウトを工夫することによって、光近接効果を補正しつつ、集積度を向上させる。【解決手段】並列に並ぶゲートパターン２１，２２の端部と、並列に並ぶゲートパターン２３，２４の対向端部とにおいて、ゲートパターン２１の端部はゲートパターン２２の端部よりもゲートパターン２３，２４の方に突き出ており、ゲートパターン２４の対向端部はゲートパターン２３の対向端部よりも、ゲートパターン２１，２２の方に突き出ている。引っ込んでいる方の、ゲートパターン２２の端部およびゲートパターン２３の対向端部について、仕上がり形状において後退が生じない程度に、補正量を大きく設定することができる。【選択図】図２
2011187538.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延びるゲートパターンが、複数個、前記第１の方向に直交する第２の方向に並ぶ、第１のゲート列と、
前記第１のゲート列の各ゲートパターンの端部に対向するように配置された、ゲートパターンからなる複数の対向端部とを備え、
前記端部とこれに対向する前記対向端部との組からなる端部ペアは、前記第２の方向において、ジグザグ状に、配置されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のゲート列の各ゲートパターンの端部は、前記対向端部の方に突き出ているものが細く、そうでないものが太く、形成されており、
前記複数の対向端部は、前記端部の方に突き出ているものが細く、そうでないものが太く、形成されている
ことを特徴とする半導体装置。
【請求項３】
第１の方向に延びるゲートパターンが、複数個、前記第１の方向に直交する第２の方向に並ぶ、第１のゲート列と、
前記第１のゲート列の各ゲートパターンの端部に対向するように配置された、ゲートパターンからなる複数の対向端部とを備え、
前記第１のゲート列の各ゲートパターンの端部は、太いものと細いものとが、交互に形成されており、
前記対向端部は、太い前記端部に対向するものが細く、細い前記端部に対向するものが太く、形成されている
ことを特徴とする半導体装置。
【請求項４】
請求項１または３記載の半導体装置において、
前記第１のゲート列のゲートパターンは、８本以上である
ことを特徴とする半導体装置。
【請求項５】
請求項１または３記載の半導体装置において、
前記第１のゲート列は、論理セルに含まれている
ことを特徴とする半導体装置。
【請求項６】
第１の方向に延びており、前記第１の方向に直交する第２の方向に並ぶ、第１および第２のゲートパターンと、
前記第１の方向に延びており、前記第２の方向に並んでおり、前記第１および第２のゲートパターンの端部にそれぞれ対向するように配置された対向端部を有する、第３および第４のゲートパターンとを備え、
前記第１のゲートパターンの端部は、前記第２のゲートパターンの端部よりも、前記第３および第４のゲートパターンの方に突き出ており、
前記第４のゲートパターンの対向端部は、前記第３のゲートパターンの対向端部よりも、前記第１および第２のゲートパターンの方に突き出ている
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２のゲートパターンの端部は、前記第１のゲートパターンの端部よりも、太く形成されており、
前記第３のゲートパターンの対向端部は、前記第４のゲートパターンの対向端部よりも、太く形成されている
ことを特徴とする半導体装置。
【請求項８】
第１の方向に延びており、前記第１の方向に直交する第２の方向に並ぶ、第１および第２のゲートパターンと、
前記第１の方向に延びており、前記第２の方向に並んでおり、前記第１および第２のゲートパターンの端部にそれぞれ対向するように配置された対向端部を有する、第３および第４のゲートパターンとを備え、
前記第２のゲートパターンの端部は、前記第１のゲートパターンの端部よりも、太く形成されており、
前記第３のゲートパターンの対向端部は、前記第４のゲートパターンの対向端部よりも、太く形成されている
ことを特徴とする半導体装置。
【請求項９】
請求項６または８記載の半導体装置において、
前記第１〜第４のゲートパターンは、互いに異なるメモリセルの、ドライブトランジスタを構成するものである
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、ゲートパターンのレイアウトに関するものである。
【背景技術】
【０００２】
半導体装置の製造プロセスでは、一般に、レジスト塗布、露光、現像を含むフォトリソグラフィ工程と、レジストマスクを用いて要素のパターニングを行うエッチング工程と、レジスト除去工程とを繰り返すことによって、半導体基板上に集積回路を形成する。近年、半導体装置の微細化の進展に伴い、パターン寸法が、フォトリソグラフィ工程における露光波長よりも小さくなっている。このため、回折光の影響に起因する光近接効果によって、設計時のレイアウト寸法と半導体基板上の実際のパターン寸法との誤差が大きくなってしまう、という問題が生じている。
【０００３】
光近接効果の抑制のために、従来では例えば、ゲート長やゲート間隔を一種類または数種類の値に限定するようなレイアウト設計を行っている。これにより、ゲート長の仕上がり値を一定値に保つことができ、光近接効果によるゲート長のばらつきを抑制することができる（特許文献１）。
【０００４】
また、対象ゲートの左右方向に並ぶゲートパターンの形状規則性のみならず、対象ゲートの上下方向に並ぶゲートパターンの形状規則性を維持するようなレイアウト設計も、行われている（特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２８５５号公報
【特許文献２】特開２００８−２３５３５０号公報（図１、図１８）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
最近では、上述した光近接効果によって生じるパターンの寸法ずれを補正することが不可欠になっている。光近接効果を補正する技術として、ＯＰＣ（Optical Proximity effect Correction)がある。ＯＰＣとは、ゲートとそれに近接する他のゲートパターンまでの距離から、光近接効果によるゲート長およびゲート幅の変動量を予測し、ゲートを形成するためのフォトレジストのマスク値を、予測した変動量を打ち消すように予め補正する技術である。
【０００７】
ただし、このような補正技術を用いた場合には、必ずしも面積効率の高いレイアウトが実現できるとはいえない。例えば、並列に並んでいるゲートパターンに対して、その端部に、後退を防ぐための大きな補正量を設定した場合には、その分、端部が太くなってしまい、隣接するゲートパターンと接触してしまう可能性がある。すなわち、光近接効果を補正しつつ、面積効率の高いゲートパターンの配置を実現することは、従来では困難であった。
【０００８】
本発明は、並列に並ぶゲートパターンを有する半導体装置において、ゲートパターンのレイアウトを工夫することによって、光近接効果を補正しつつ、従来よりも集積度を向上させることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１態様では、半導体装置は、第１の方向に延びるゲートパターンが、複数個、前記第１の方向に直交する第２の方向に並ぶ、第１のゲート列と、前記第１のゲート列の各ゲートパターンの端部に対向するように配置された、ゲートパターンからなる複数の対向端部とを備え、前記端部とこれに対向する前記対向端部との組からなる端部ペアは、前記第２の方向において、ジグザグ状に、配置されている。
【００１０】
この第１態様によると、第１のゲート列の各ゲートパターンの端部と、これに対向する他のゲートパターンの対向端部との組からなる端部ペアが、ゲートパターンが並ぶ第２の方向において、ジグザグ状に配置されている。このため、第１のゲート列の各ゲートパターンの端部のうち、引っ込んでいる方について、仕上がり形状において後退が生じない程度に、補正量を大きく設定することができる。これにより、隣り合うゲートパターン同士がショートすることなく、端部と対向端部との間隔を狭めることができ、半導体装置の集積度を高めることができる。また、同一の回路面積の場合には、トランジスタ活性領域をより大きく確保することが可能になる。
【００１１】
本発明の第２態様では、半導体装置は、第１の方向に延びるゲートパターンが、複数個、前記第１の方向に直交する第２の方向に並ぶ、第１のゲート列と、前記第１のゲート列の各ゲートパターンの端部に対向するように配置された、ゲートパターンからなる複数の対向端部とを備え、前記第１のゲート列の各ゲートパターンの端部は、太いものと細いものとが、交互に形成されており、前記対向端部は、太い前記端部に対向するものが細く、細い前記端部に対向するものが太く、形成されている。
【００１２】
この第２態様によると、第１のゲート列の各ゲートパターンの端部は、太いものと細いものとが、交互に形成されている。すなわち、第１のゲート列の各ゲートパターンの端部は、一本おきに、仕上がり形状において後退が生じない程度に、補正量が大きく設定されている。これにより、隣り合うゲートパターン同士がショートすることなく、端部と対向端部との間隔を狭めることができ、半導体装置の集積度を高めることができる。また、同一の回路面積の場合には、トランジスタ活性領域をより大きく確保することが可能になる。
【００１３】
本発明の第３態様では、半導体装置は、第１の方向に延びており、前記第１の方向に直交する第２の方向に並ぶ、第１および第２のゲートパターンと、前記第１の方向に延びており、前記第２の方向に並んでおり、前記第１および第２のゲートパターンの端部にそれぞれ対向するように配置された対向端部を有する、第３および第４のゲートパターンとを備え、前記第１のゲートパターンの端部は、前記第２のゲートパターンの端部よりも、前記第３および第４のゲートパターンの方に突き出ており、前記第４のゲートパターンの対向端部は、前記第３のゲートパターンの対向端部よりも、前記第１および第２のゲートパターンの方に突き出ている。
【００１４】
この第３態様によると、並列に並ぶ第１および第２のゲートパターンの端部と、並列に並ぶ第３および第４のゲートパターンの対向端部とにおいて、第１のゲートパターンの端部は第２のゲートパターンの端部よりも、第３および第４のゲートパターンの方に突き出ており、第４のゲートパターンの対向端部は第３のゲートパターンの対向端部よりも、第１および第２のゲートパターンの方に突き出ている。このため、引っ込んでいる方の第２のゲートパターンの端部および第３のゲートパターンの対向端部について、仕上がり形状において後退が生じない程度に、補正量を大きく設定することができる。これにより、隣り合うゲートパターン同士がショートすることなく、端部と対向端部との間隔を狭めることができ、半導体装置の集積度を高めることができる。また、同一の回路面積の場合には、トランジスタ活性領域をより大きく確保することが可能になる。
【００１５】
本発明の第４態様では、半導体装置は、第１の方向に延びており、前記第１の方向に直交する第２の方向に並ぶ、第１および第２のゲートパターンと、前記第１の方向に延びており、前記第２の方向に並んでおり、前記第１および第２のゲートパターンの端部にそれぞれ対向するように配置された対向端部を有する、第３および第４のゲートパターンとを備え、前記第２のゲートパターンの端部は、前記第１のゲートパターンの端部よりも、太く形成されており、前記第３のゲートパターンの対向端部は、前記第４のゲートパターンの対向端部よりも、太く形成されている。
【００１６】
この第４態様によると、並列に並ぶ第１および第２のゲートパターンの端部と、並列に並ぶ第３および第４のゲートパターンの対向端部とにおいて、第２のゲートパターンの端部は第１のゲートパターンの端部よりも、太く形成されており、第３のゲートパターンの対向端部は第４のゲートパターンの対向端部よりも、太く形成されている。すなわち、第２のゲートパターンの端部および第３のゲートパターンの対向端部は、仕上がり形状において後退が生じない程度に、補正量が大きく設定されている。これにより、隣り合うゲートパターン同士がショートすることなく、端部と対向端部との間隔を狭めることができ、半導体装置の集積度を高めることができる。また、同一の回路面積の場合には、トランジスタ活性領域をより大きく確保することが可能になる。
【発明の効果】
【００１７】
本発明によると、ゲートパターンを有する半導体装置の集積度を高めることができる。また、同一の回路面積の場合には、トランジスタ活性領域をより大きく確保できるので、トランジスタのゲート幅の拡大や、トランジスタの駆動電流の増大を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】実施形態１に係る半導体装置におけるゲートパターンの特徴を示す図である。
【図２】実施形態１に係る半導体装置のレイアウトの一例を示す図である。
【図３】ゲートパターンのレイアウト形状と仕上がり形状との関係を説明するための図である。
【図４】実施形態１の効果を説明するための図であり、ゲートパターンのレイアウト形状と仕上がり形状を示す図である。
【図５】実施形態２に係る半導体装置のレイアウトの一例を示す図である。
【図６】端部ペアがジグザグに配置されない場合の例を示す図である。
【図７】実施形態３における、メモリセルアレイへの適用例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２０】
（実施形態１）
図１は実施形態１に係る半導体装置におけるゲートパターンの特徴を示す図である。同図中、（ａ）はゲートパターンのレイアウト形状、（ｂ）はゲートパターンの仕上がり形状を示す。図１において、第１および第２のゲートパターン１１，１２は、活性領域１０ａの上に配置されており、第１の方向（図面縦方向）に延びており、第１の方向に垂直な第２の方向（図面横方向）に並んでいる。また、第３および第４のゲートパターン１３，１４は、活性領域１０ｂの上に配置されており、第１の方向に延びており、第２の方向に並んでいる。そして、第１および第２のゲートパターン１１，１２の端部ａ１，ａ２は、第３および第４のゲートパターン１３，１４の対向端部ｂ１，ｂ２とそれぞれ対向している。
【００２１】
ここで、本実施形態における「ゲートパターン」とは、ポリシリコンなどで形成されており、拡散領域とによってトランジスタを構成するトランジスタゲートだけでなく、トランジスタを構成しないダミーゲートも含むものとする。
【００２２】
図１（ａ）のレイアウト形状に示すように、第１および第２のゲートパターン１１，１２の端部ａ１，ａ２、および、第３および第４のゲートパターン１３，１４の対向端部ｂ１，ｂ２は、ＯＰＣ補正によってそれぞれ補正される。第２のゲートパターン１２の端部ａ２と第３のゲートパターン１３の対向端部ｂ１は、補正量ｇ１で補正される一方、第１のゲートパターン１１の端部ａ１と第４のゲートパターン１４の対向端部ｂ２は、補正量ｇ２で補正される。補正量ｇ１は、ゲートパターンの仕上がり形状において第１の方向における後退が抑制できる程度に大きく設定されているが、補正量ｇ２と比べて第２の方向における幅が大きい。一方、補正量ｇ２は、補正量ｇ１と比べて第２の方向における幅が小さく、第１の方向における後退をある程度許すものである。
【００２３】
すなわち図１（ａ）では、第１および第２のゲートパターン１１，１２の突き出し量が互いに異なっており、第１の方向における端部ａ１，ａ２の位置がずれている。そして、より突き出ている方の端部ａ１に小さい補正量ｇ２が与えられ、引っ込んでいる方の端部ａ２に大きな補正量ｇ１が与えられている。同様に、第３および第４のゲートパターン１３，１４の突き出し量も互いに異なっており、第１の方向における対向端部ｂ１，ｂ２の位置がずれている。そして、より突き出ている方の対向端部ｂ２に小さい補正量ｇ２が与えられ、引っ込んでいる方の対向端部ｂ１に大きな補正量ｇ１が与えられている。端部ａ１と対向端部ｂ１、端部ａ２と対向端部ｂ２をそれぞれ端部ペアとして見ると、各端部ペアにおいて、突き出している方の端部の補正量が小さく、引っ込んでいる方の端部の補正量が大きくなっている。
【００２４】
ＯＰＣ補正の結果、図１（ｂ）に示すような仕上がり形状が得られる。大きな補正量ｇ１が与えられた、第２のゲートパターン１２の端部ａ２と第３のゲートパターン１３の対向端部ｂ１は、第１の方向における後退はほとんどないが、マッチ棒の先端のような形状（ハンマーヘッド形状）になっている。一方、小さな補正量ｇ２が与えられた、第１のゲートパターン１１の端部ａ１と第４のゲートパターン１４の対向端部ｂ２は、第１の方向における後退が生じている。ただし図１（ｂ）では、端部ａ１と対向端部ｂ２の突き出し量は，端部ａ２や対向端部ｂ１よりも大きい。
【００２５】
すなわち、第１のゲートパターン１１の端部ａ１は、第２のゲートパターン１２の端部ａ２よりも、第３および第４のゲートパターン１３，１４の方に突き出ており、第４のゲートパターン１４の対向端部ｂ２は、第３のゲートパターン１３の対向端部ｂ１よりも、第１および第２のゲートパターン１１，１２の方に突き出ている。そして、第２のゲートパターン１２の端部ａ２は、第１のゲートパターン１１の端部ａ１よりも、太く形成されており、第３のゲートパターン１３の対向端部ｂ１は、第４のゲートパターン１４の対向端部ｂ２よりも、太く形成されている。
【００２６】
なお、第１のゲートパターン１１の端部ａ１と第４のゲートパターン１４の対向端部ｂ２の後退量が大きい場合は、第２のゲートパターン１２の第２の端部ａ２や第３のゲートパターン１３の対向端部ｂ１とほぼ同じ程度の突き出し量になる場合もある。
【００２７】
図２は本実施形態に係る半導体装置のレイアウトの一例を示す図である。図２において、第１および第２の論理セル１，２が第１の方向において並べて配置されている。そして、破線領域１Ａにおいて、第１および第２のゲートパターン２１，２２と第３および第４のゲートパターン２３，２４とによって、図１に示した特徴が実現されている。なお、論理セルが第１の方向において３個以上繰り返し配置されてもよく、また、複数の論理セルが配置された論理セル列が、第２の方向において複数、配置されてもよい。
【００２８】
図３を用いて、ゲートパターンのレイアウト形状と仕上がり形状との関係について説明する。図３（ａ）に示すように、ゲートのような細線パターンは、リソグラフィ工程およびエッチング工程等を経ることによって端部が後退してしまう。この後退が大きくなると、最悪の場合には、トランジスタのソース・ドレイン間がショートしてしまう可能性がある。
【００２９】
これを回避するために通常は、図３（ｂ）に示すように、ＯＰＣ等によるマスク補正によって、第２の方向（横方向、ゲート長方向）において十分な幅Ｗ１をとったレイアウト形状にする。これにより、第１の方向（縦方向、ゲート幅方向）における後退を防ぐことができる。ただし、端部はハンマーヘッド形状になる。一方、図３（ｃ）に示すように、第２の方向において十分な幅がとれない（幅Ｗ２）場合は、第１の方向においてある程度の後退を許すことになる。
【００３０】
図４を用いて本実施形態の効果について説明する。図４の上段はゲートパターンのレイアウト形状を示し、下段は仕上がり形状を示している。Ｓｇはゲート端部が活性領域から突出すべき最低限の長さ、ＳＶは第１の方向においてゲート間隔として確保すべき最低限の長さ、Ｇｓは第２の方向においてゲート間隔として確保すべき最低限の長さである。
【００３１】
図４（ａ）の例では、ゲートパターンのいずれの端部についても小さい補正量ｇ２による補正がなされている。この場合、各ゲートパターンの端部は、第１の方向において長さＳｂだけ後退している。このため、第１の方向におけるゲート間隔が、レイアウト形状で設定した長さＳＶから大きく広がっている。このことは、回路面積の増加、半導体装置の集積度の低下につながる。
【００３２】
図４（ｂ）の例では、ゲートパターンのいずれの端部についても大きな補正量ｇ１による補正がなされている。この場合、各ゲートパターンの端部は、第１の方向において後退することはない。ところが、端部がハンマーヘッド形状になるため、第２の方向におけるゲート間隔が十分には確保できず、場合によってはゲート同士がショートしてしまう可能性がある。これを防ぐためには、レイアウト形状において、第２の方向におけるゲート間隔を十分に大きくとっておく必要がある。このことも、図４（ａ）の例と同様に、回路面積の増加、半導体装置の集積度の低下につながる。
【００３３】
これに対して、図４（ｃ）は本実施形態を示している。図４（ｃ）の例では、より突出した方のゲートパターンの端部については小さな補正量ｇ２によって、そうでない方のゲートパターンの端部については大きな補正量ｇ１によって、補正がなされている。この場合、補正量ｇ２によって補正された端部はある程度後退するが、補正量ｇ１によって補正された端部は後退しない。すなわち、並んだ２本のゲートパターンの端部の位置をずらすことによって、一方の端部を、後退が起こらない程度に十分に補正することが可能になる。これにより、図４（ａ）の例と比べると、同一の回路面積において、活性領域を第１の方向において長さＳｂだけ、またはそれ以上、大きく確保することができ、これによりトランジスタの性能を向上させることができる。しかも、第２の方向においてもゲート間隔が十分に大きく確保されているので、図４（ｂ）の例のように、ゲートパターン同士がショートしてしまうことがない。
【００３４】
また、図４（ｄ）のように、より突出した方のゲートパターンの端部について、さらに小さな補正量ｇ３によって補正を行ってもよい。あるいは、補正を行わなくてもよい。この場合にも、図４（ｃ）と同様の効果を実現することができる。
【００３５】
すなわち本実施形態によると、より小さい回路面積でレイアウト可能になるため、半導体装置の集積度を向上させることができる。また、活性領域をより大きく確保できるため、トランジスタの性能を向上させることができる。したがって、より小さな回路面積で、より高性能な集積回路を実現することができる。
【００３６】
（実施形態２）
図５は実施形態２に係る半導体装置のレイアウトの一例を示す図である。図５において、論理セル３，４，５が縦方向（第１の方向）において並べて配置されている。論理セル３，４，５はそれぞれ、縦方向に延びるゲートパターンが複数個、横方向（第１の方向に直交する第２の方向）に並んでいる、ゲート列３ａ，４ａ，５ａを有している。
【００３７】
第１のゲート列としてのゲート列３ａの各ゲートパターンの端部ｃ１〜ｃ１０に対向するように、ゲート列４ａの各ゲートパターンの対向端部ｄ１〜ｄ１０が配置されている。そして、端部ｃ１，ｃ３，ｃ５，ｃ７，ｃ９は、端部ｃ２，ｃ４，ｃ６，ｃ８，ｃ１０よりも論理セル４側に突出している。また、対向端部ｄ２，ｄ４，ｄ６，ｄ８，ｄ１０は、対向端部ｄ１，ｄ３，ｄ５，ｄ７，ｄ９よりも論理セル３側に突出している。すなわち、端部ｃ１〜ｃ１０とこれに対向する対向端部ｄ１〜ｄ１０との組からなる端部ペアは、横方向において、ジグザグ状に配置されている。
【００３８】
そして、各端部ペアにおいて、端部および対向端部は、一方（突き出ていない方）が太く、他方（突き出ている方）が細く、形成されている。さらに、端部ｃ１〜ｃ１０は、対向端部ｄ１〜ｄ１０の方に突き出ているもの（端部ｃ１，ｃ３，ｃ５，ｃ７，ｃ９）が細く、そうでないもの（端部ｃ２，ｃ４，ｃ６，ｃ８，ｃ１０）が太く、形成されている。また、対向端部ｄ１〜ｄ１０は、端部ｃ１〜ｃ１０の方に突き出ているもの（対向端部ｄ２，ｄ４，ｄ６，ｄ８，ｄ１０）が細く、そうでないもの（対向端部ｄ１，ｄ３，ｄ５，ｄ７，ｄ９）が太く、形成されている。
【００３９】
このような構成により、実施形態１と同様に、活性領域を大きく確保できるため、トランジスタの性能を向上させることができるとともに、より小さい回路面積でレイアウト可能になるため、半導体装置の集積度を向上させることができる。したがって、より小さな回路面積で、より高性能な集積回路を実現することができる。
【００４０】
なお、実施形態１で説明したとおり、細い方の端部ｃ１，ｃ３，ｃ５，ｃ７，ｃ９および対向端部ｄ２，ｄ４，ｄ６，ｄ８，ｄ１０の後退量がさらに大きくなって、太い方の端部ｃ２，ｃ４，ｃ６，ｃ８，ｃ１０や対向端部ｄ１，ｄ３，ｄ５，ｄ７，ｄ９とほぼ同じ程度の突き出し量になる場合もある。
【００４１】
本実施形態を実際のゲート列に適用した場合は、多数のゲートパターンにおいて、端部ペアがジグザグ状に配置されることになる。ただし、半導体装置の構造によっては、本実施形態を適用する必要がないため、端部ペアのジグザグ配置が連続しない箇所もあり得る。例えば図６に示すように、ａ）対向するゲートの少なくとも一方がダミーゲートである場合、ｂ）対向するゲートが存在しない場合、ｃ）対抗方向に容量素子がある場合、ｄ）対抗方向にウエル給電領域がある場合、ｅ）対抗方向のトランジスタのゲート幅が小さい場合、等には、端部ペアをジグザグに配置する必要がない。ただし、本実施形態を実際のゲート列に適用した場合には、少なくとも８本程度以上のゲートパターンについては、端部ペアがジグザグに配置されるものと考えられる。
【００４２】
（実施形態３）
図７は実施形態３を説明するための図であり、（ａ）は一般的な１ビットメモリセルの回路構成、（ｂ）は（ａ）のメモリセルのレイアウトパターンである。図７（ａ），（ｂ）に示すメモリセルは、ＰＭＯＳトランジスタからなるロードトランジスタＴＰ１，ＴＰ２と、ＮＭＯＳトランジスタからなるドライブトランジスタＴＮ１，ＴＮ２と、ＮＭＯＳトランジスタからなるアクセストランジスタＴＮ３，ＴＮ４とを備えている。ロードトランジスタＴＰ１とドライブトランジスタＴＮ１とはゲート同士が接続されており、第１のインバータＩＮＶ１を構成する。同様に、ロードトランジスタＴＰ２とドライブトランジスタＴＮ２とはゲート同士が接続されており、第２のインバータＩＮＶ２を構成する。
【００４３】
トランジスタＴＮ１，ＴＰ１間のノードＳＮ１は、トランジスタＴＮ２，ＴＰ２のゲートに接続されており、トランジスタＴＮ２，ＴＰ２間のノードＳＮ２は、トランジスタＴＮ１，ＴＰ１のゲートに接続されている。アクセストランジスタＴＮ３は、ドレインがノードＳＮ１に接続され、ソースがビット線ＢＬ１に接続されている。アクセストランジスタＴＮ４は、ドレインがノードＳＮ２に接続され、ソースがビット線ＢＬ２に接続されている。また、アクセストランジスタＴＮ３，ＴＮ４のゲートはワード線ＷＬに接続されている。ＰＬ１，ＰＬ２はゲート電極である。
【００４４】
図７（ｃ）は図７（ｂ）のメモリセルを複数個配置したメモリセルアレイの本実施形態に係るレイアウトの例である。図７（ｃ）のレイアウトでは、メモリセルを、図面横方向（第１の方向）において４列、図面縦方向（第２の方向）において２行、配置している。
【００４５】
そして、領域７Ａにおいて、メモリセルＭＣ１の第１のゲートパターン３１およびメモリセルＭＣ２の第２のゲートパターン３２と、メモリセルＭＣ３の第３のゲートパターン３３およびメモリセルＭＣ４の第４のゲートパターン３４とが、それぞれ、対向しており、実施形態１で説明したゲートパターンの特徴が実現されている。第１〜第４のゲートパターン３１〜３４はいずれも、メモリセルＭＣ１〜ＭＣ４のドライブトランジスタを構成するものである。
【００４６】
すなわち、第１のゲートパターン３１の端部は、第２のゲートパターン３２の端部よりも、第３および第４のゲートパターン３３，３４の方に突き出ており、第４のゲートパターン３４の対向端部は、第３のゲートパターン３３の対向端部よりも、第１および第２のゲートパターン３１，３２の方に突き出ている。そして、第２のゲートパターン３２の端部は、第１のゲートパターン３１の端部よりも太く形成されており、第３のゲートパターン３３の対向端部は、第４のゲートパターン３４の対向端部よりも太く形成されている。
【００４７】
なお、第１のゲートパターン３１の端部と第４のゲートパターン３４の対向端部の後退量が大きい場合は、第２のゲートパターン３２の端部や第３のゲートパターン３３の対向端部とほぼ同じ程度の突き出し量になる場合もある。
【００４８】
このように本実施形態を適用することによって、メモリに関しても、所定の回路面積においてより集積度を高めることが可能になる。またメモリでは、同一レイアウトのメモリセルを多数配置するため、本実施形態の効果が、論理セルに比べてより顕著に得られる。さらに、ドライブトランジスタの活性領域をより大きく確保することができるので、メモリの性能向上にも大きく寄与する。
【００４９】
なお、図７（ｃ）の例では、図７（ｂ）のメモリセルを用いたメモリセルアレイについて、ドライブトランジスタを構成するゲートパターンについて本実施形態を適用するものとしたが、本発明はこれに限られるものではない。例えば、図７（ｂ）のメモリセルを異なるレイアウトで配置する場合や、図７（ｂ）とは異なるレイアウトを有するメモリセルを配置する場合等、メモリセルアレイのレイアウトによっては、例えば、ロードトランジスタ同士が対向する領域や、ドライブトランジスタとアクセストランジスタとが対向する領域などにも、本実施形態を適用することが可能である。
【００５０】
また、メモリセル以外の構成、例えば、スタンダードセル内のラッチ部に本実施形態を適用しても、大きな効果が得られる。
【産業上の利用可能性】
【００５１】
本発明では、半導体装置の集積度を高めることができ、また、トランジスタのゲート幅の拡大や駆動電流の増大を実現できるので、例えば、各種電子機器に搭載される半導体集積回路等に利用することができる。
【符号の説明】
【００５２】
１  第１の論理セル
２  第２の論理セル
３，４，５  論理セル
３ａ，４ａ，５ａ  ゲート列
１１，２１，３１  第１のゲートパターン
１２，２２，３２  第２のゲートパターン
１３，２３，３３  第３のゲートパターン
１４，２４，３４  第４のゲートパターン
ａ１，ａ２  端部
ｂ１，ｂ２  対向端部
ｃ１〜ｃ１０  端部
ｄ１〜ｄ１０  端部
ＭＣ１〜ＭＣ４  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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