(57)【要約】      （修正有）【課題】ＴＣＰ型半導体装置の製造コストを削減する方法を提供する。【解決手段】ＴＣＰ型半導体装置は、ベースフィルムと、ベースフィルム上に搭載された半導体チップと、ベースフィルム上に形成され、半導体チップと電気的に接続された複数のリード３０と、を備える。複数のリード３０の各々は、外部に露出した外部端子部４０を有する。各リード３０の外部端子部４０は、厚さが第１厚さである第１部分４１と、厚さが第１厚さよりも小さい第２厚さである第２部分４２と、を含む。複数のリード３０のうち隣り合うリード間で、第１部分４１と第２部分４２とは互いに対向するように位置している。【選択図】図４
2011054797.tif 000002
【特許請求の範囲】
【請求項１】
ベースフィルムと、
前記ベースフィルム上に搭載された半導体チップと、
前記ベースフィルム上に形成され、前記半導体チップと電気的に接続された複数のリードと
を備え、
前記複数のリードの各々は、外部に露出した外部端子部を有し、
前記各リードの前記外部端子部は、
厚さが第１厚さである第１部分と、
厚さが前記第１厚さよりも小さい第２厚さである第２部分と
を含み、
前記複数のリードのうち隣り合うリード間で、前記第１部分と前記第２部分とは互いに対向するように位置している
ＴＣＰ型半導体装置。
【請求項２】
請求項１に記載のＴＣＰ型半導体装置であって、
前記各リードの前記外部端子部は第１方向に延在しており、
前記ベースフィルムと平行で前記第１方向と直交する平面方向は第２方向であり、
前記複数のリードは、少なくとも２つのグループに区分けされ、
前記少なくとも２つのグループの各々において、前記第１部分は前記第２方向に沿って整列しており、前記第２部分は前記第２方向に沿って整列している
ＴＣＰ型半導体装置。
【請求項３】
請求項１又は２に記載のＴＣＰ型半導体装置であって、
前記各リードの前記外部端子部は第１方向に延在しており、
前記第１方向に沿った前記第２部分の長さは、前記複数のリード間で均一である
ＴＣＰ型半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載のＴＣＰ型半導体装置であって、
前記外部端子部の先端の厚さは、前記複数のリード間で均一である
ＴＣＰ型半導体装置。
【請求項５】
請求項１乃至４のいずれか一項に記載のＴＣＰ型半導体装置であって、
前記第１部分は、テスト時にプローブと接触するテストパッド部である
ＴＣＰ型半導体装置。
【請求項６】
カットラインで囲まれる領域であるデバイス領域を複数有し、前記カットラインに沿って切断されるベースフィルムと、
前記複数のデバイス領域のそれぞれの内側に配置された複数の半導体装置と
を具備し、
前記複数の半導体装置の各々は、
前記ベースフィルム上に搭載された半導体チップと、
前記ベースフィルム上に形成され、前記半導体チップと電気的に接続された複数のリードと
を備え、
前記複数のリードの各々は、外部に露出した外部端子部を有し、
前記各リードの前記外部端子部は、
厚さが第１厚さである第１部分と、
厚さが前記第１厚さよりも小さい第２厚さである第２部分と
を含み、
前記複数のリードのうち隣り合うリード間で、前記第１部分と前記第２部分とは互いに対向するように位置している
ＴＣＰ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそのテスト方法に関する。特に、本発明は、ＴＣＰ（Tape Carrier
Package）型の半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
半導体装置のテストにおいて用いられるプローブカードが知られている。プローブカードは、テスト対象が有するテスト端子と接触するプローブ（探針）を多数備えている。そして、それぞれのプローブの先端を対応するテスト端子と接触させ、テスタからプローブカードを通してテスト対象にテスト信号を供給し、また、テスト対象から出力信号を取り出すことにより、テストが実施される。この時、ショート不良等が発生しないように、各プローブを対応するテスト端子に１対１で正確に接触させることが必要である。
【０００３】
その一方で、近年、半導体装置の微細化や端子数の増大により、テスト端子間のピッチが小さくなってきている。従って、プローブカードも、テスト端子の狭ピッチ化に対応する必要がある。例えば、テスト端子の狭ピッチ化に伴って、プローブカードの隣り合うプローブの先端間のピッチも小さくすることが考えられる。但し、隣り合うプローブ間で絶縁性を確保する必要があるため、プローブ先端間のピッチを小さくすることにも限界がある。そこで、プローブの先端位置を複数の列に分散させることが提案されている。これにより、プローブ間の絶縁性を確保しつつ、プローブ先端間の実質的なピッチを小さくすることが可能となり、テスト端子の狭ピッチ化に対応することができる。そのようなプローブパターンを有するプローブカードは、例えば、特許文献１、特許文献２、特許文献３に開示されている。
【０００４】
また、ＴＣＰ（Tape Carrier Package）型の半導体装置が知られている。ＴＣＰの場合、ＴＡＢ（Tape Automated Bonding）テープ等のベースフィルム上に半導体チップが搭載される。ＴＣＰ型半導体装置は、ＣＯＦ（Chip On Film）と一般的に呼ばれているものも含む。
【０００５】
図１は、特許文献４に開示されているＴＣＰ型半導体装置を概略的に示す平面図である。図１において、ベースフィルム（キャリアテープ）１１０上に半導体チップ１２０が搭載されている。また、ベースフィルム１１０上には、複数のリード１３０と複数のコンタクトパッド１４０が形成されている。複数のリード１３０のそれぞれは、複数のコンタクトパッド１４０のそれぞれと半導体チップ１２０とを電気的に接続している。
【０００６】
より詳細には、図１に示されるように、各リード１３０を部分的に覆うようにソルダーレジストＳＲが形成されている。ソルダーレジストＳＲは、リード１３０の上に塗布される樹脂であり、リード１３０を電気的に絶縁すると共に、腐食等の化学的ストレス及び外力によるリード１３０への物理的ストレスを緩和する役割を果たす。ソルダーレジストＳＲが形成されていない領域のリード１３０は、電気的に外部と接続可能な端子となり、その領域が端子領域となる。半導体チップ１２０は、ソルダーレジストＳＲが形成されていない中央の端子領域上に実装され、実装後に樹脂封止される。一方、ソルダーレジストＳＲが形成されていない外側の端子領域は、外部端子領域であり、コンタクトパッド１４０と電気的に接続されている。
【０００７】
そのコンタクトパッド１４０は、半導体装置のテスト時に用いられるテスト端子であり、ベースフィルム１１０上の所定の領域（パッド配置領域ＲＰ）中に配置されている。つまり、半導体装置のテスト時、プローブカードのプローブは、パッド配置領域ＲＰ中のコンタクトパッド１４０と接触する。そして、コンタクトパッド１４０及びリード１３０を通して、半導体チップ１２０にテスト信号が供給され、また、半導体チップ１２０から出力信号が取り出される。尚、ここで用いられるプローブカードも、プローブの先端位置が複数の列に分散したプローブパターンを有する。そのようなプローブパターンに対応して、コンタクトパッド１４０も、図１に示されるように複数の列に分散的に配置されている。
【０００８】
図１において、ベースフィルム１１０の幅方向及び延在方向は、それぞれｘ方向及びｙ方向である。図１で示された構造は、ｙ方向に沿って繰り返し形成されている。テスト終了後、半導体チップ１２０を１つずつ切り分ける際には、図１中の破線で示されるカットラインＣＬに沿って、ベースフィルム１１０及び複数のリード１３０が切断される。この時、パッド配置領域ＲＰ中のコンタクトパッド１４０は、ベースフィルム１１０上に残ったままである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−９４６６８号公報
【特許文献２】特開平８−２２２２９９号公報
【特許文献３】実開平４−５６４３号公報
【特許文献４】特開２００４−３５６３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
近年、半導体チップの端子数は増大しており、テスト時に半導体チップに供給されるテスト信号の数や半導体チップから取り出される出力信号の数も増加している。このことは、図１で示されたＴＣＰ型半導体装置におけるコンタクトパッド１４０の数の増加を意味する。コンタクトパッド１４０の数の増加は、パッド配置領域ＲＰの増大、すなわち、ベースフィルム１１０の幅及び長さの増大を招く。結果として、ＴＣＰ型半導体装置の製造コストが増大してしまう。従って、ＴＣＰ型半導体装置の製造コストを削減することができる技術が望まれる。
【課題を解決するための手段】
【００１１】
本発明の１つの観点において、ＴＣＰ型半導体装置が提供される。そのＴＣＰ型半導体装置は、ベースフィルムと、ベースフィルム上に搭載された半導体チップと、ベースフィルム上に形成され、半導体チップと電気的に接続された複数のリードと、を備える。複数のリードの各々は、外部に露出した外部端子部を有する。各リードの外部端子部は、厚さが第１厚さである第１部分と、厚さが第１厚さよりも小さい第２厚さである第２部分と、を含む。複数のリードのうち隣り合うリード間で、第１部分と第２部分とは互いに対向するように位置している。
【００１２】
本発明の他の観点において、ＴＣＰ型半導体装置は、ベースフィルムと複数の半導体装置とを備えている。ベースフィルムは、カットラインで囲まれる領域であるデバイス領域を複数有し、そのカットラインに沿って切断される。複数の半導体装置は、複数のデバイス領域のそれぞれの内側に配置される。複数の半導体装置の各々は、ベースフィルム上に搭載された半導体チップと、ベースフィルム上に形成され、半導体チップと電気的に接続された複数のリードと、を備える。複数のリードの各々は、外部に露出した外部端子部を有する。各リードの外部端子部は、厚さが第１厚さである第１部分と、厚さが第１厚さよりも小さい第２厚さである第２部分と、を含む。複数のリードのうち隣り合うリード間で、第１部分と第２部分とは互いに対向するように位置している。
【発明の効果】
【００１３】
本発明によれば、ＴＣＰ型半導体装置の製造コストが削減される。
【図面の簡単な説明】
【００１４】
【図１】図１は、典型的なＴＣＰ型半導体装置を概略的に示す平面図である。
【図２】図２は、本発明の実施の形態に係るＴＣＰ型半導体装置を概略的に示す平面図である。
【図３】図３は、本実施の形態に係る１単位のＴＣＰ型半導体装置を示す平面図である。
【図４】図４は、本実施の形態に係る外部端子部の構成例を示す斜視図である。
【図５】図５は、図４で示された構成例の平面図である。
【図６】図６は、図５中の線Ａ−Ａ'に沿った断面図である。
【図７】図７は、本実施の形態に係る外部端子部とプローブとの接続を示す斜視図である。
【図８】図８は、本実施の形態に係る外部端子部とプローブとの接続を示す側面図である。
【図９Ａ】図９Ａは、比較例の場合のコンタクトマージンを示している。
【図９Ｂ】図９Ｂは、本実施の形態の場合のコンタクトマージンを示している。
【図１０】図１０は、本実施の形態に係る外部端子部と基板側電極との接続を示す断面図である。
【図１１】図１１は、本実施の形態に係る外部端子部の第１の変形例を示す平面図である。
【図１２】図１２は、本実施の形態に係る外部端子部の第２の変形例を示す平面図である。
【図１３】図１３は、本実施の形態に係る外部端子部の第３の変形例を示す平面図である。
【図１４】図１４は、本実施の形態に係る外部端子部の第４の変形例を示す斜視図である。
【発明を実施するための形態】
【００１５】
添付図面を参照して、本発明の実施の形態を説明する。
【００１６】
１．構成
図２は、本実施の形態に係るＴＣＰ型半導体装置の構成を概略的に示している。ＴＣＰ型半導体装置では、ＴＡＢテープ等のベースフィルム（キャリアテープ）１０が用いられる。図２に示されるように、ベースフィルム１０の幅方向及び延在方向は、それぞれ、ｘ方向及びｙ方向である。ｘ方向とｙ方向は、互いに直交する平面方向である。
【００１７】
ベースフィルム１０上には、複数の半導体チップ２０が搭載される。より詳細には、ベースフィルム１０は、ｙ方向に沿って順番に配置された複数のデバイス領域ＲＤを有している。各デバイス領域ＲＤは、ベースフィルム１０上のカットラインＣＬで囲まれた領域である。そして、複数の半導体チップ２０は、それら複数のデバイス領域ＲＤのそれぞれの内側に配置される。１つの半導体装置１は、半導体チップ２０を含む１つのデバイス領域ＲＤの内側全てに対応している。すなわち、ベースフィルム１０上で、半導体装置１がｙ方向に沿って繰り返し配置されている。半導体装置を１つずつ切り分ける際には、カットラインＣＬに沿ってベースフィルム１０が切断される。尚、本実施の形態では、ベースフィルム１０上に、図１で示されたようなパッド配置領域ＲＰは設けられない。図２に示されるように、デバイス領域ＲＤのみが繰り返し現れる。
【００１８】
図３は、１単位のＴＣＰ型半導体装置を示している。図３に示されるように、１つの半導体装置１は、ベースフィルム１０上に搭載された半導体チップ２０、及びベースフィルム１０上に形成された複数のリード３０を備えている。複数のリード３０は、半導体チップ２０と電気的に接続されている。より詳細には、各リード３０は、第１端部３１と、その第１端部３１の逆側に位置する第２端部３２とを有している。このうち第１端部３１が半導体チップ２０と直接接続されており、他方の第２端部３２はオープンである。
【００１９】
また、リード３０を部分的に覆うようにソルダーレジストＳＲが形成されている。ソルダーレジストＳＲは、リード３０の上に塗布される樹脂であり、リード３０を電気的に絶縁すると共に、腐食等の化学的ストレス及び外力によるリード３０への物理的ストレスを緩和する役割を果たす。ソルダーレジストＳＲが形成されていない領域のリード３０は、電気的に外部と接続可能な端子となる。半導体チップ２０は、ソルダーレジストＳＲが形成されていない中央付近の領域に実装され、実装後に樹脂封止される。このようにソルダーレジストＳＲや半導体チップ２０で覆われた領域は、以下「被覆領域ＲＣ」と参照される。被覆領域ＲＣ中のリード３０は、基本的にはソルダーレジストＳＲや半導体チップ２０実装後の封止に使用する樹脂に覆われており、露出していない。
【００２０】
一方、被覆領域ＲＣの外側の領域において、リード３０は外部に露出している。そのリード３０の露出部分が、他のデバイスとの接続に用いられる外部端子部（外部接続端子）４０である。例えば、半導体チップ２０が液晶表示パネル駆動用のＩＣである場合、外部端子部４０は、液晶表示パネルの電極と接続される。それにより、液晶表示パネルとその駆動用の半導体チップ２０とが電気的に接続される。尚、その接続工程は、一般に、ＯＬＢ（Outer Lead Bonding）と呼ばれている。
【００２１】
リード３０の外部端子部４０が形成される領域は、以下「外部端子領域（ＯＬＢ領域）ＲＥ」と参照される。図３に示されるように、外部端子領域ＲＥにおいて、それぞれのリード３０の外部端子部４０はｙ方向に延在しており、互いに平行である。また、各外部端子部４０の先端部は、上述の第２端部３２である。尚、外部端子領域ＲＥの対向する２辺のうち、半導体チップ２０側の辺は被覆領域ＲＣの一辺と一致し、他方の辺はカットラインＣＬの一辺と一致している。つまり、外部端子領域ＲＥは、カットラインＣＬの外側にはみ出していない。
【００２２】
尚、図３に示されるように、外部端子領域ＲＥにおいて全てのリード３０は同じ長さを有していると好適である。言い換えれば、外部端子部４０の長さは、全てのリード３０で同じであると好適である。それぞれの外部端子部４０は、カットラインＣＬよりも内側の同じ位置まで延びてきており、それぞれの第２端部３２（先端部）の位置はｘ方向に沿って整列している。このように全リード３０の先端が揃っていると、その製造が簡易となり、好適である。
【００２３】
本実施の形態では、ベースフィルム１０上に、図１で示されたようなパッド配置領域ＲＰは設けられない。つまり、図１で示されたようなテスト専用のコンタクトパッド１４０は設けられておらず、パッド配置領域ＲＰはベースフィルム１０上から排除されている。図３に示されるように、各リード３０の第２端部３２は、テスト専用のコンタクトパッドとは接続されておらず、各リード３０の終端となっている。全てのリード３０は、カットラインＣＬよりも内側に形成されており、カットラインＣＬの外側にはみ出していない。
【００２４】
本実施の形態によれば、半導体装置１のテスト時、プローブとの接触のために専用のコンタクトパッドは用いられない。その代わり、外部端子領域ＲＥ内の外部端子部４０の一部分が、プローブとの接触に用いられる。プローブとの接触に用いられる当該部分は、以下「テストパッド部」と参照される。すなわち、各リード３０の外部端子部４０は、他のデバイスとの接続に用いられるだけでなく、半導体装置１のテスト時にプローブと接触するテストパッド部を有する。
【００２５】
図４は、本実施の形態に係る外部端子部４０の構成例を示す斜視図である。図５は、図４で示された構成例の平面図である。図６は、図５中の線Ａ−Ａ'に沿った断面図である。ｘ方向、ｙ方向、及びｚ方向は互いに直交している。ｘ方向及びｙ方向は、ベースフィルム１０と平行な平面方向であり、ｚ方向は、ベースフィルム１０と垂直な鉛直方向である。各リード３０の外部端子部４０の延在方向はｙ方向であり、その幅方向はｘ方向であり、その厚さ方向はｚ方向である。複数のリード３０の外部端子部４０は、ｙ方向に沿って略平行に形成されており、それらの幅は略同じである。
【００２６】
図４及び図６に示されるように、各リード３０の外部端子部４０は、比較的厚い第１部分４１と、比較的薄い第２部分４２を含んでいる。第１部分４１の厚さ（ｚ方向の高さ）は第１厚さｔ１であり、第２部分４２の厚さは第１厚さｔ１より小さい第２厚さｔ２（＜ｔ１）である。例えば、第１厚さｔ１は８μｍであり、第２厚さｔ２は４μｍである。このように、第１部分４１は第２部分４２よりも厚く、第２部分４２は第１部分４１よりも薄い。言い換えれば、ベースフィルム１０から見て、第１部分４１は第２部分４２よりも高く、第２部分４２は第１部分４１よりも低い。各リード３０の外部端子部４０において第１部分４１と第２部分４２とは隣接しており、その結果、第１部分４１と第２部分４２との境界に段差が形成されている。
【００２７】
また、隣り合うリード３０間で、第１部分４１と第２部分４２とは互いに対向するように位置している。例えば図５において、リード３０−１１とリード３０−２１は隣り合っており、リード３０−１１の第１部分４１はリード３０−２１の第２部分４２と対向しており、リード３０−２１の第１部分４１はリード３０−１１の第２部分４２と対向している。他の隣り合うリード３０の組み合わせに関しても同様である。結果として、あるリード３０の第１部分４１の横には、隣接リード３０の第２部分４２が必ず存在することになる。すなわち、高い第１部分４１は、低い第２部分４２で囲まれることになる。本実施の形態では、低い第２部分４２に囲まれたこの高い第１部分４１が、上述の「テストパッド部」として用いられる。この場合、後に詳しく説明されるように、コンタクトマージンが増加し、また、リード３０間のピッチを狭めることが可能となる。
【００２８】
外部端子領域ＲＥにおいて、第１部分４１及び第２部分４２は、規則的に配置されていることが好適である。例えば図５では、第２部分４２は、２段に分けて千鳥状に配置されている。より詳細には、複数のリード３０は、２つのグループＧ１、Ｇ２に区分けされている。第１グループＧ１はリード３０−１ｉを含んでおり、第２グループＧ２はリード３０−２ｉを含んでいる（ｉ＝１，２，３・・・）。第１グループＧ１に属するリード３０−１ｉに関して、第１部分４１はｘ方向に沿って整列しており、第２部分４２もｘ方向に沿って整列している。また、第２グループＧ２に属するリード３０−２ｉに関して、第１部分４１はｘ方向に沿って整列しており、第２部分４２もｘ方向に沿って整列している。そして、第１グループＧ１に属するリード３０−１ｉと第２グループＧ２に属するリード３０−２ｉとが交互に配置されている。このように、第１部分４１及び第２部分４２が規則的に配置されている場合、テスト時に、各プローブを対応するテストパッド部（４１）に１対１で正確に接触させやすくなる。
【００２９】
尚、図４〜図６で示される例では、厚い第１部分４１が外部端子部４０の大部分を占めており、薄い第２部分４２は小さな領域だけに形成されている。その意味で、第１部分４１を通常部分、第２部分４２をくぼみ部と呼ぶこともできる。くぼみ部４２は、外部端子部４０（通常部分）の所定の領域をウェットエッチング等することによって形成可能である。図４及び図５で示されるように、隣り合うリード３０間で、くぼみ部４２のｙ方向の位置は異なっている。つまり、隣り合うリード３０間で、くぼみ部４２の位置はｙ方向にずれている。結果として、テストパッド部４１の位置もｙ方向にずれることになる。尚、くぼみ部４２のｙ方向に沿った長さは、複数のリード３０間で均一であることが好ましい。
【００３０】
２．テスト及び実装
２−１．テスト
本実施の形態によれば、半導体装置１のテスト時、プローブとの接触のために専用のコンタクトパッドは用いられない。その代わり、外部端子領域ＲＥ内の外部端子部４０の一部（第１部分４１）が、プローブと接触するテストパッド部として用いられる。図７及び図８のそれぞれは、テスト時の外部端子部４０とプローブ５０との接続を示す斜視図及び側面図である。図７及び図８に示されるように、プローブ５０は、低い第２部分４２に囲まれた高い第１部分４１と接触する。すなわち、低い第２部分４２に囲まれた高い第１部分４１が、「テストパッド部」として機能する。
【００３１】
図１で示されたようなテスト用のコンタクトパッド１４０は設けられず、パッド配置領域ＲＰはベースフィルム１０上から排除される。その結果、１つの半導体チップ２０に対して要求されるベースフィルムの面積を、図１の場合と比べて大きく縮小することができる。従って、材料コストを削減し、また、ベースフィルム１０上の半導体チップ２０の配置効率を向上させることが可能となる。すなわち、半導体装置１の製造コストを削減することが可能となる。
【００３２】
また、隣り合うリード３０間で、テストパッド部４１の位置はｙ方向にずれている。従って、隣り合うリード３０のテストパッド部４１に接続するプローブ５０同士がショートすることが防止される。
【００３３】
更に、テストパッド部４１が低い第２部分４２で囲まれていることは、テストパッド部４１の周囲にスペースが確保されていることを意味する。従って、プローブ位置が多少ずれたとしても、１つのプローブ５０が隣り合うリード３０の両方に同時に接触することが防止される。逆に言えば、プローブ５０の位置ずれの許容量が大きくなり、コンタクトマージンが増加する。
【００３４】
比較例として、図９Ａで示されるように、同じ高さのリード３００にプローブ５０を接触させることを考える。プローブ５０の先端の直径がリード３００の幅以上である場合、プローブ５０の位置ずれの許容範囲（コンタクトマージンＭａ）は、原理的に、リード３００間のスペーシング（隣り合うリード間の対向する辺の間隔）未満である。プローブ５０の位置がそれ以上ずれると、１つのプローブ５０が隣り合う２本のリード３００に同時に接触し、ショートエラーが発生してしまう。このように、図９Ａの場合のコンタクトマージンＭａは小さい。コンタクトマージンＭａを増加させるには、リード３００間のピッチを拡げる必要がある。しかしながら、それは微細化の要求に逆行する。
【００３５】
図９Ｂは、本実施の形態の場合を示している。本実施の形態では、テストパッド部４１が低い第２部分４２で挟まれており、テストパッド部４１の周囲にスペースが確保されている。従って、プローブ５０の位置ずれの許容範囲（コンタクトマージンＭｂ）は、図９Ａの場合よりも明らかに拡がる。つまり、プローブ５０の位置ずれがリード３０間のスペーシング以上となっても、ショートエラーは発生しない。このことは、ショートエラーを懸念することなくリード３０間のピッチを小さくすることができることを意味する。リード間ピッチが小さくなると、リード３０の配置に必要なベースフィルム１０の面積が縮小される。このことは、近年の半導体装置の微細化や端子数の増大に起因するコストアップを防ぐ観点から好ましい。
【００３６】
２−２．切り分け
ＴＣＰ型半導体装置１を１つずつ切り分ける際には、カットラインＣＬに沿ってベースフィルム１０が切断される（図２、図３参照）。このとき、本実施の形態によれば、金属バリに起因するショート不良を軽減することができる。
【００３７】
比較例として、図１の場合を考える。比較例では、半導体チップ１２０がリード１３０を介してテスト用のコンタクトパッド１４０と接続されている。従って、半導体装置１を１つずつ切り分ける際には、カットラインＣＬに沿ってリード１３０を切断する必要がある。この時に発生する金属バリが、後にショート不良を引き起こす可能性がある。一方、本実施の形態によれば、テスト用のコンタクトパッド１４０は設けられていない。図３で示されたように、リード３０はカットラインＣＬで囲まれるデバイス領域ＲＤの内部にだけ形成されている。従って、半導体装置１を１つずつ切り分ける際には、リード３０の切断は行われない。その結果、金属バリに起因するショート不良が軽減される。その上、カットラインＣＬで半導体装置を打ち抜く治具が、金属であるリード３０をカットすることがなくなるため、その治具の寿命が延びるという効果も得られる。
【００３８】
２−３．実装
本実施の形態に係る半導体チップ２０は、液晶表示パネルやプラズマディスプレイパネル等の表示パネルを駆動するためのＩＣである。半導体チップ２０は、リード３０を介して、表示パネルの電極と電気的に接続される。より詳細には、表示パネルは、基板上にマトリックス状に形成された複数の画素、及びそれら画素を駆動するために基板上に形成された複数の電極（データ線等）を備えている。それら複数の電極が、本実施の形態に係るＴＣＰ型半導体装置１（パッケージ）の複数のリード３０のそれぞれに電気的に接続される。このようにリード３０と接続される電極は、以下「基板側電極７０」と参照される。
【００３９】
図１０は、外部端子部４０と基板側電極７０との接続を示す断面図である。基板側電極７０は、表示パネルのガラス基板６０上に形成されている。その基板側電極７０が、ＡＣＦ（Anisotropic Conductive Film）８０を介して、ＴＣＰ型半導体装置１の外部端子部４０と接続される。外部端子部４０側では、高い第１部分４１がＡＣＦ８０と接触する。接触面積の観点から言えば、低い第２部分４２（くぼみ部）はできるだけ小さいことが望ましい。また、第２部分４２（くぼみ部）のｙ方向に沿った長さは、複数のリード３０間で均一であることが好ましい。その場合、外部端子部４０とＡＣＦ８０の接触面積が一様となる。
【００４０】
３．変形例
３−１．第１の変形例
既出の図５で示された例では、第１グループＧ１に属するリード３０−ｉ１の先端（第２端部３２）が薄い第２部分４２に含まれており、第２グループＧ２に属するリード３０−ｉ２の先端（第２端部３２）が厚い第１部分４１に含まれていた。すなわち、基板側電極７０と接続される外部端子部４０の先端の厚さが、リード３０間でまちまちであった。
【００４１】
図１１は、外部端子部４０の第１の変形例を示す平面図である。本変形例において、全てのリード３０の先端（第２端部３２）が厚い第１部分４１に含まれている。すなわち、外部端子部４０の先端の厚さは、全リード３０で均一である。この場合、外部端子部４０を基板側電極７０に接続する際のバランスが良くなる。
【００４２】
３−２．第２の変形例
既出の図５で示された例ではテストパッド部４１は２段に分散されて配置されていたが、その段数は３段以上であってもよい。例えば図１２では、テストパッド部４１は、３段に分散されて配置されている。この場合、複数のリード３０は、３つのグループＧ１〜Ｇ３に区分けされる。第１グループＧ１はリード３０−１ｉを含んでおり、第２グループＧ２はリード３０−２ｉを含んでおり、第３グループＧ３はリード３０−３ｉを含んでいる（ｉ＝１，２・・・）。この場合であっても、上述と同じ効果が得られる。
【００４３】
３−３．第３の変形例
図１３は、外部端子部４０の第３の変形例を示す平面図である。第３の変形例は、第１の変形例と第２の変形例の組み合わせである。
【００４４】
３−４．第４の変形例
図１４は、外部端子部４０の第４の変形例を示す斜視図である。本変形例では、薄い第２部分４２が外部端子部４０の大部分を占めており、厚い第１部分４１は小さな領域だけに形成されている。その意味で、第２部分４２を通常部分、第１部分４１をバンプ部と呼ぶこともできる。本変形例では、このバンプ部４１がテストパッド部として用いられる。隣り合うリード３０間で、バンプ部４１（テストパッド部）の位置はｙ方向にずれている。基板側電極７０との接続には、第２部分４２が用いられるとよい。この場合であっても、上述と同じ効果が得られる。
【００４５】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００４６】
１    半導体装置
１０    ベースフィルム
２０    半導体チップ
３０    リード
３１    第１端部
３２    第２端部
４０    外部端子部
４１    第１部分（テストパッド部）
４２    第２部分（くぼみ部）
５０    プローブ
６０    ガラス基板
７０    基板側電極
８０    ＡＣＦ
ＲＤ    デバイス領域
ＲＣ    被覆領域
ＲＥ    外部端子領域
ＣＬ    カットライン
ＳＲ    ソルダーレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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