(57)【要約】【課題】高速ジッタに追従してクロック再生とデータ再生を可能とする。【解決手段】クロックデータリカバリ回路１のパルス幅整形回路１０２はハイとローの期間のデューティ比が略５：５の第１多相クロックＣＬＫ’０〜９に応答して、デューティ比が略５−α：５＋αの第２多相クロックＣＬＫ０〜９を生成する。サンプリング回路１０６は受信データ信号ＲＸＤＡＴＡを第２多相クロックでサンプリングして、複数のサンプリング信号を生成する。エッジ検出回路１０５は複数のエッジ検出信号を生成し、位相選択信号生成回路１０３は複数の位相選択信号を生成する。クロックデータ生成回路１０４は、複数のサンプリング信号Sample＿Φ０〜９と受信データ信号ＲＸＤＡＴＡの一方の信号と複数の位相選択信号と第２の多相クロックに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。【選択図】図２
2011199720.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅整形回路とサンプリング回路とエッジ検出回路と位相選択信号生成回路とクロックデータ生成回路とを具備するクロックデータリカバリ回路であって、
前記パルス幅整形回路は、各パルス信号のハイレベル期間とローレベル期間が略等しく設定されることでデューティ比が略５：５に設定された第１の多相クロックに応答して、各パルス信号のハイレベル期間がローレベル期間よりも短く設定されることでデューティ比が略５−α：５＋αに設定された第２の多相クロックを生成して、
前記サンプリング回路は受信データ信号を前記第２の多相クロックによってサンプリングすることで、複数のサンプリング信号を生成して、
前記エッジ検出回路は、前記複数のサンプリング信号と前記第２の多相クロックに応答して、複数のエッジ検出信号を生成して、
前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記第２の多相クロックに応答して、複数の位相選択信号を生成して、
前記クロックデータ生成回路は、前記複数のサンプリング信号と前記受信データ信号の少なくともいずれか一方の信号と前記複数の位相選択信号と前記第２の多相クロックとに応答して、再生クロックと再生データとを生成する
ことを特徴とするクロックデータリカバリ回路。
【請求項２】
請求項１において、
前記複数のエッジ検出信号の中から、前記エッジ検出回路は前記受信データ信号のローレベルからハイレベルの立ち上りのタイミングと略一致する立ち上りタイミングを持つ１つのエッジ位置検出信号を選択して、
前記位相選択信号生成回路は、前記１つのエッジ位置検出信号に応答して前記第２の多相クロックの中から、前記１つのエッジ位置検出信号の位相と所定の位相差を持つ選択クロックを選択するために前記複数の位相選択信号の中の選択された１つの位相選択信号をローレベルからハイレベルに設定して、
前記クロックデータ生成回路は、前記選択された１つの位相選択信号に応答して前記第２の多相クロックの中から、前記所定の位相差を持つ前記選択クロックを前記再生クロックとして選択することによって、選択された前記再生クロックの立ち上りタイミングと略一致する立ち上りタイミングを持つ前記再生データを生成する
ことを特徴とするクロックデータリカバリ回路。
【請求項３】
請求項２において、
前記位相選択信号生成回路は、前記選択された１つの位相選択信号によって選択される前記選択クロックとの位相差が前記所定の位相差よりも小さな他の選択クロックを選択するための他の位相選択信号の非選択を確認して前記１つの位相選択信号をローレベルからハイレベルに設定する
ことを特徴とするクロックデータリカバリ回路。
【請求項４】
請求項２において、
前記クロックデータ生成回路は、前記第２の多相クロックの中から前記選択クロックを前記再生クロックとして選択するための選択論理回路を含み、
前記クロックデータ生成回路は、前記再生データの生成以前に、前記選択論理回路の遅延時間に相当する遅延時間を前記再生データに付与するための遅延回路を含む
ことを特徴とするクロックデータリカバリ回路。
【請求項５】
請求項４において、
前記クロックデータリカバリ回路は、前記クロックデータリカバリ回路の外部から供給される外部クロック信号に応答して前記第１の多相クロックを生成する多相クロック生成回路を更に具備して、
前記クロックデータリカバリ回路の内部で前記多相クロック生成回路から生成される前記第１の多相クロックが前記パルス幅整形回路に供給されることによって、前記パルス幅整形回路は前記第２の多相クロックを生成する
ことを特徴とするクロックデータリカバリ回路。
【請求項６】
請求項５において、
前記多相クロック生成回路は、ディレイド・ロックド・ループによって構成される
ことを特徴とするクロックデータリカバリ回路。
【請求項７】
請求項５において、
前記クロックデータリカバリ回路の前記パルス幅整形回路に供給される前記第１の多相クロックは、前記クロックデータリカバリ回路の外部のスプレッドスペクトラムクロック発生器を構成するＰＬＬ回路から供給される
ことを特徴とするクロックデータリカバリ回路。
【請求項８】
請求項５において、
前記クロックデータリカバリ回路の前記多相クロック生成回路に供給される前記外部クロック信号は、前記クロックデータリカバリ回路の外部のスプレッドスペクトラムクロック発生器を構成するＰＬＬ回路から供給される
ことを特徴とするクロックデータリカバリ回路。
【請求項９】
クロックデータリカバリ回路と、デシリアライザと、シリアライザと、ＰＬＬ回路とを含むインターフェースユニットを有する送受信半導体集積回路であって、
パラレル・シリアル変換器としての前記シリアライザは、パラレル送信信号と前記ＰＬＬ回路から生成されるＰＬＬクロックとからシリアル送信信号を生成するものであり、
前記クロックデータリカバリ回路は、受信データ信号と前記ＰＬＬ回路から生成される前記ＰＬＬクロックとに応答して、再生クロックと再生データとを生成するものであり、
シリアル・パラレル変換器としての前記デシリアライザは、前記クロックデータリカバリ回路から生成される前記再生クロックと前記再生データとからパラレル受信データを生成するものであり、
前記クロックデータリカバリ回路は、パルス幅整形回路とサンプリング回路とエッジ検出回路と位相選択信号生成回路とクロックデータ生成回路とを含むものであり、
前記パルス幅整形回路は、各パルス信号のハイレベル期間とローレベル期間が略等しく設定されることでデューティ比が略５：５に設定された第１の多相クロックに応答して、各パルス信号のハイレベル期間がローレベル期間よりも短く設定されることでデューティ比が略５−α：５＋αに設定された第２の多相クロックを生成して、
前記サンプリング回路は前記受信データ信号を前記第２の多相クロックによってサンプリングすることで、複数のサンプリング信号を生成して、
前記エッジ検出回路は、前記複数のサンプリング信号と前記第２の多相クロックに応答して、複数のエッジ検出信号を生成して、
前記位相選択信号生成回路は、前記複数のエッジ検出信号と前記第２の多相クロックに応答して、複数の位相選択信号を生成して、
前記クロックデータ生成回路は、前記複数のサンプリング信号と前記受信データ信号の少なくともいずれか一方の信号と前記複数の位相選択信号と前記第２の多相クロックとに応答して、前記再生クロックと前記再生データとを生成する
ことを特徴とする送受信半導体集積回路。
【請求項１０】
請求項９において、
前記複数のエッジ検出信号の中から、前記エッジ検出回路は前記受信データ信号のローレベルからハイレベルの立ち上りのタイミングと略一致する立ち上りタイミングを持つ１つのエッジ位置検出信号を選択して、
前記位相選択信号生成回路は、前記１つのエッジ位置検出信号に応答して前記第２の多相クロックの中から、前記１つのエッジ位置検出信号の位相と所定の位相差を持つ選択クロックを選択するために前記複数の位相選択信号の中の選択された１つの位相選択信号をローレベルからハイレベルに設定して、
前記クロックデータ生成回路は、前記選択された１つの位相選択信号に応答して前記第２の多相クロックの中から、前記所定の位相差を持つ前記選択クロックを前記再生クロックとして選択することによって、選択された前記再生クロックの立ち上りタイミングと略一致する立ち上りタイミングを持つ前記再生データを生成する
ことを特徴とする送受信半導体集積回路。
【請求項１１】
請求項１０において、
前記位相選択信号生成回路は、前記選択された１つの位相選択信号によって選択される前記選択クロックとの位相差が前記所定の位相差よりも小さな他の選択クロックを選択するための他の位相選択信号の非選択を確認して前記１つの位相選択信号をローレベルからハイレベルに設定する
ことを特徴とする送受信半導体集積回路。
【請求項１２】
請求項１０において、
前記クロックデータ生成回路は、前記第２の多相クロックの中から前記選択クロックを前記再生クロックとして選択するための選択論理回路を含み、
前記クロックデータ生成回路は、前記再生データの生成以前に、前記選択論理回路の遅延時間に相当する遅延時間を前記再生データに付与するための遅延回路を含む
ことを特徴とする送受信半導体集積回路。
【請求項１３】
請求項１２において、
前記クロックデータリカバリ回路は、前記クロックデータリカバリ回路の外部から供給される外部クロック信号に応答して前記第１の多相クロックを生成する多相クロック生成回路を更に具備して、
前記クロックデータリカバリ回路の内部で前記多相クロック生成回路から生成される前記第１の多相クロックが前記パルス幅整形回路に供給されることによって、前記パルス幅整形回路は前記第２の多相クロックを生成する
ことを特徴とする送受信半導体集積回路。
【請求項１４】
請求項１３において、
前記多相クロック生成回路は、ディレイド・ロックド・ループによって構成される
ことを特徴とする送受信半導体集積回路。
【請求項１５】
請求項１３において、
前記クロックデータリカバリ回路の前記パルス幅整形回路に供給される前記第１の多相クロックは、前記クロックデータリカバリ回路の外部のスプレッドスペクトラムクロック発生器を構成する前記ＰＬＬ回路から供給される
ことを特徴とする送受信半導体集積回路。
【請求項１６】
請求項１３において、
前記クロックデータリカバリ回路の前記多相クロック生成回路に供給される前記外部クロック信号は、前記クロックデータリカバリ回路の外部のスプレッドスペクトラムクロック発生器を構成する前記ＰＬＬ回路から供給される
ことを特徴とする送受信半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックデータリカバリ回路および送受信半導体集積回路に関し、特に高速ジッタに追従してクロック再生とデータ再生とを可能とするのに有効な技術に関するものである。
【背景技術】
【０００２】
ホストとデバイスとの間における高速・大容量データの双方向通信を実現するために、ＵＳＢ、 シリアルＡＴＡ(Advanced Technology Attachment)、ＰＣＩ  Ｅｘｐｒｅｓｓ等の高速インターフェース規格が提唱され実用化されている。それらのインターフェース規格の多くはシリアル転送方式が採用されており、あらかじめ定められた周波数でデータが伝送される。データ受信部では受信したデータからクロックを再生し、再生したクロックに基づいて受信データを復元している。上述の復元動作を実現するのがクロックデータリカバリ回路である。一般に、送信部から転送されたデータは、ケーブルやＬＳＩ内配線などの伝送路に起因する信号歪み、データ信号パターンに依存する符号間干渉、送受信フロントエンド部の回路素子から発生する熱雑音、ＬＳＩ内部の電源ラインの電圧変動、ホストとデバイス間に存在するクロック周波数の偏差等の影響によりジッタの重畳された信号となる。ジッタとは信号位相の時間的な変動であり、ジッタが重畳したデータ信号のエッジ位置は、時間的な変動量を持つことになる。クロックデータリカバリ回路は、上述のようなジッタが重畳したデータ信号からもクロックおよびデータを復元する必要がある。
【０００３】
下記特許文献１には、ＰＬＬ(フェーズ・ロックド・ループ)回路のジッタ等を無くし位相誤差を低減するために、入力クロックから逓倍用インタポレータによって多相クロックを生成して、スイッチによって多相クロックから２つのクロックを選択して、スイッチの２つの出力を微調用インタポレータに供給して、制御回路によってスイッチと微調用インタポレータを制御することが記載されている。制御回路は微調用インタポレータの出力クロックと基準クロックとの位相差に従って微調用インタポレータのタイミング差を可変して、また微調用インタポレータでの設定が限界に達した場合はスイッチに選択制御信号を出力する。
【０００４】
下記特許文献２には、クロックアンドデータリカバリ回路で周波数範囲の変更を容易とするために、位相シフト回路から生成される多相クロックを利用して複数のラッチ回路で入力データをラッチして、複数のラッチ回路の出力データをカウンタでカウントして、カウンタ出力をフィルタにより時間平均して、フィルタ出力をデコーダでデコードして、デコーダ出力で位相シフト回路を制御することが記載されている。
【０００５】
下記特許文献３には、クロックアンドデータリカバリ回路でジッタを低減するため、位相シフト回路から生成される多相クロックを利用して複数のフリップフロップ(ＦＦ)で入力データをサンプルして、ＦＦの出力を位相比較して、位相比較出力をフィルタによって平均化して生成したアップダウン信号をアップダウンカウンタに供給して、カウンタからの位相制御信号を位相シフト回路に供給することが記載されている。
【０００６】
下記特許文献４には、ジッタを低減するために、データリカバリ回路を多相クロック生成部とオーバーサンプリング部とシンボルデータ復元部で構成することが記載されている。多相クロック生成部は、基準クロックから略等間隔の位相差を有する多相クロックを生成する。オーバーサンプリング部は、データ端子に入力された受信データを多相クロックのタイミングで取り込む複数のフリップフロップ(ＦＦ)と、複数のＦＦの出力からオーバーサンプルデータを出力する並列化部とを含む。シンボルデータ復元部は、選択信号生成部とデシリアライザとコンマ検出部とを含み、オーバーサンプルデータからシンボルデータを復元して位相調整されたシンボルクロックを生成する。選択信号生成部は、両エッジ検出部とエッジ補正部とエッジ補正データ生成部とデジタルＰＬＬとオフセット加算部を含み、デジタルＰＬＬは位相比較器とループフィルタとデジタルＶＣＯとを含んでいる。デジタルＰＬＬの位相比較器は位相差の絶対値が規定値を超える場合に位相差の絶対値が規定値にクリップするように位相データを補正するので、入力データのジッタが位相情報に及ぼす影響を低減させることが可能となる。
【０００７】
一方、下記非特許文献１には光通信システムで使用されるデータリカバリー回路が記載され、このデータリカバリー回路は位相比較器(ＰＣ)、アップダウン決定回路(ＤＣ)、サイクリッククロックフェーズポインタ(ＣＰＰ)、クロック補間器(ＣＩ)、クロックセレクタ(ＣＳ)によって構成されている。２相内部クロック信号はクロック補間器(ＣＩ)によって多相クロック信号に変換され、ポインタ(ＣＰＰ)の出力信号に応答してクロックセレクタ(ＣＳ)によって多相クロック信号から選択クロック信号が選択される。選択クロック信号と光通信システムの伝送入力信号は、位相比較器(ＰＣ)の３個のフリップフロップのトリガ入力端子とデータ入力端子とにそれぞれ供給され、３個のフリップフロップの出力信号は位相比較器(ＰＣ)の２個の排他的ＯＲ回路の入力端子に供給される。また、一方の排他的ＯＲ回路の出力信号と他方の排他的ＯＲ回路の出力信号はそれぞれアップリクエストとダウンリクエストとしてアップダウン決定回路(ＤＣ)の入力端子に供給され、アップダウン決定回路(ＤＣ)のインクリメント制御信号とディクリメント制御信号はサイクリッククロックフェーズポインタ(ＣＰＰ)に供給される。このデータリカバリー回路によって伝送入力信号のデータエッジのタイミングが選択クロック信号のタイミングの略中央に位置するように制御され、低ビットエラーレートでデータの回復(リカバリー)が可能とされるものである。
【０００８】
更に、下記非特許文献２には、シリアルＡＴＡに準拠するシステムで使用可能なクロックデータリカバリ回路(ＣＤＲ)が記載されている。３Ｇｂ／ｓで５倍のオーバーサンプリングを実現するために１．５ＧＨｚの１０位相を出力するＰＬＬは、電流制御インバータをベースとした差動５段リング発振器と分周器と位相比較器とローパスフィルタとを含む。差動受信信号は受信器の入力増幅器によって増幅され、入力増幅器の差動増幅信号は１０個のラッチ回路の差動入力端子に供給され、１０個のラッチ回路のサンプリング端子にＰＬＬから出力される１０位相のオーバーサンプリングクロックが供給される。１０個のラッチ回路の１０個の出力信号はシンボル境界検出器に供給され、シンボル境界検出器で同期とシンボル抽出とが実行される。ビット遷移を抽出する最も単純な方法は入力サンプルの排他的論理和(ＥＸＯＲ)での非ゼロ出力を観測するが、受信器のノイズ、ジッタまたはオフセットによって動作は不十分となる。従って、下記非特許文献２によればウィンドウアルゴリズムが採用され、２個のサンプルによって分離されたシンボルの相違を観測する単純なウィンドウ機能が使用される。尚、２個のサンプルは、８位相のクロックによってサンプルされた８個のシンボルである。ウィンドウ機能は、単純なＡＮＤ−ＯＲ回路によって実現されことができる。２００個のウィンドウエッジ検出の結果は重み付けされて、５つのグループに総和される前に２００個の重み付けされたＥＸＯＲ結果と結合される。
【０００９】
さらに、下記非特許文献３には、ΣΔ変調器の出力により分周器の２つの分周比の間をトグルするフラクショナルＰＬＬ回路によって、シリアルＡＴＡインターフェースのためのスプレッドスペトクラムクロック発生器(ＳＳＣＧ：Spread Spectrum Clock Generator)を構成することが記載されている。また下記非特許文献３では、ΣΔ変調器の出力により多重係数分周器(ＤＭＤ：Dual Modulus Divider)の２つの分周比(７３／７５)の間をトグルするものである。このように、スプレッドスペトクラムクロック発生器(ＳＳＣＧ)は、電子機器におけるＥＭＩのような不要輻射を軽減するため、クロック信号を周波数変調してクロックの基本波と高調波のピーク電力を低減するものである。トータルエネルギーは同一であるが、クロック信号の振幅と信号エッジの波形とを保ったままクロック信号が広周波数帯域にわたり拡散される(spread)ので、ピークエネルギーを低減することができる。分周比が整数のみの一般的なＰＬＬ回路ではロックド・ループの周波数解像度は基準周波数ｆREFとなるので、精密な周波数解像度は小さな基準周波数ｆREFを必要とし、従って小さなループ周波数帯域となる。狭ループ周波数帯域は長いスイッチング時間となるので望ましくなく、ＰＬＬ回路の電圧制御発振器(ＶＣＯ)の位相雑音の抑圧が不十分でＰＬＬ回路外部からの雑音の影響を受けやすい。それに対して、フラクショナルＰＬＬ回路を使用するフラクショナルシンセサイザは、基準周波数ｆREFよりも精密な周波数解像度を持つために開発され、フラクショナル−Ｎ分周器では分周比は周期的に整数Ｎから整数Ｎ＋１に変更されて、結果的に、平均分周比はＮよりも(Ｎ＋１)分周のデューティー比分増加する。尚、ＥＭＩはElectromagnetic Interferenceの略であり、ＡＴＡはAdvanced Technology Attachmentの略である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−２７３０４８号  公報
【特許文献２】特開２００２−１９０７２４号  公報
【特許文献３】特開２００７−０６７５７３号  公報
【特許文献４】特開２００９−０７７１３４号  公報
【非特許文献】
【００１１】
【非特許文献１】Ｙｏｓｈｉｏ  Ｍｉｋｉ  ｅｔ  ａｌ，  “Ａ  ５０−ｍＷ／ｃｈ  ２．５−Ｇｂ／ｓ／ｃｈ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ  Ｃｉｒｃｕｉｔ  ｆｏｒ  ｔｈｅ  ＳＦＩ−５  Ｉｎｔｅｒｆａｃｅ  Ｗｉｔｈ  Ｄｉｇｉｔａｌ  Ｅｙｅ−Ｔｒａｃｋｉｎｇ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．３９，  ＮＯ．４，  ＡＰＲＩＬ  ２００４，  ＰＰ．６１３−６２１．
【非特許文献２】Ｗ  Ｒｅｄｍａｎ−Ｗｈｉｔｅ  ｅｔ  ａｌ．  “Ａ  Ｒｏｂｕｓｔ  １．５Ｇｂ／ｓ  ＋  ３Ｇｂ／ｓ  Ｓｅｒｉａｌ  ＰＨＹ  ｗｉｔｈ  Ｆｅｅｄ−Ｆｏｒｗａｒｄ  Ｃｏｒｒｅｃｔｉｏｎ  Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ”，  ２００８  ＩＥＥＥ  Ｅｕｒｏｐｅａｎ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，１５−１９  Ｓｅｐｔ．  ２００８，  ＰＰ．１７０−１７３．
【非特許文献３】Ｗｅｉ−Ｔａ  Ｃｈｅｎ  ｅｔ  ａｌ．  “Ａ  Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ  ｆｏｒ  ＳＡＴＡ−ＩＩ”，  ２００５  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，２３−２６  Ｍａｙ  ２００５，  ＰＰ．２６４３−２６４６．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ＨＤＤ(Hard Disk Drive)／ＣＤ(Compact Disk)／ＤＶＤ(Digital Versatile Disk)／ＢＤ(Blu-ray Disc (“Blue-ray Disc”は、Blu-ray Disk Associationの商標である。)等の記録媒体を使用する半導体集積回路等のデバイスの開発では、汎用性が求められるので種々のホストとの接続可能性が要求される。また、このような汎用性が要求される半導体集積回路では、市場に安価に提供することが必須の課題となっている。このために、小さなチップ面積で、半導体集積回路を量産することが要求される。
【００１３】
本発明者等は本発明に先立って、種々のホストとの接続可能なＨＤＤ／ＣＤ／ＤＶＤ／ＢＤ等の記録媒体を使用する半導体集積回路等のデバイスの研究・開発に従事した。
【００１４】
このデバイスの研究・開発においては、ホストとの接続において不要輻射を軽減するためスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を利用するシリアルＡＴＡインターフェースが採用されることになった。
【００１５】
またこのデバイスの研究・開発では、スプレッドスペトクラムクロック発生器(ＳＳＣＧ)を利用するシリアルＡＴＡインターフェースによってホストからの受信信号のクロック信号周波数が拡散された状態で拡散クロックと送信信号とを高精度で再生するために、上記非特許文献１に記載のデータリカバリー回路の採用が検討された。
【００１６】
図1は、本発明に先立って本発明者等により検討された記録媒体を使用する半導体集積回路によって構成されるデバイスの構成を示す図である。
【００１７】
以下に、図１に示すデバイスを構成する送受信ＬＳＩ７を、詳細に説明する。
【００１８】
一般に、光ディスク装置やハードディスク装置等の記憶メディア(周辺装置)をパーソナルコンピュータ等のコンピュータに接続するためのインターフェースとして、例えば、標準規格のシリアルＡＴＡ型インターフェースユニットがある。シリアルＡＴＡを使用することにより、各種の記憶メディアが互換性を持つコマンドや制御ソフトウェアのもとで、コンピュータに接続されることができる。図１に示したデバイスでは、記憶メディアとして光ディスク装置が採用され、この周辺装置がホストコンピュータとシリアルＡＴＡＰＩで接続される。尚、ＡＴＡＰＩは、Advanced Technology Attachment Peripheral Interfaceの略である。
【００１９】
図１に示した光ディスク装置は、光ディスク５、光ピックアップ６、送受信ＬＳＩ７、水晶発振子３によって構成され、ホストコンピュータ(ＨＯＳＴ)２とシリアルＡＴＡＰＩ方式で接続されている。
【００２０】
光ピックアップ６は、光ディスク５に光ビームを照射してデータの読み出し、書き込みを行なう。送受信ＬＳＩ７は、光ピックアップ６のデータ書き込みおよびデータ読み出しの処理を行なう記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)８と、記録再生ユニット８のデータをホストコンピュータ(ＨＯＳＴ)２へ入出力するためのインターフェースユニット(ＡＴＡＰＩ)１１とを含んでいる。
【００２１】
インターフェースユニット(ＡＴＡＰＩ)１１は、シリアライザ(ＳＥＲ)１４、第１のＰＬＬ回路(ＰＬＬ１)１６、第２のＰＬＬ回路(ＰＬＬ２)１３、デシリアライザ(ＤＥＳ)１５、クロックデータリカバリ回路(ＣＤＲ)１から構成される。
【００２２】
周辺装置としての光ディスクからのデータ読み出しの処理では、パラレル・シリアル変換器としてのシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からのパラレル送信データを第２のＰＬＬ回路(ＰＬＬ２)１３から供給されるクロックに同期したシリアル送信信号に変換して、ホストコンピュータ２に出力する。すなわち、光ディスク５のデータ読み出しの処理では、インターフェースユニット(ＡＴＡＰＩ)１１のシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からパラレル送信データを第２のＰＬＬ回路(ＰＬＬ２)１３から供給されるクロックＣＬＫ０２に同期したシリアル送信信号ＴＸＤＡＴＡに変換してホストコンピュータ２に出力する。その際、第２のＰＬＬ回路(ＰＬＬ２)１３は上記非特許文献３に記載のようなΣΔ変調器を含むフラクショナルＰＬＬ回路によるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成しているので、シリアル送信信号ＴＸＤＡＴＡによる不要輻射を軽減することが可能となる。
【００２３】
一方、周辺装置としての光ディスクへのデータ書き込みの処理では、クロックデータリカバリ回路(ＣＤＲ)１は、ホストコンピュータ２から受信データ信号ＲＸＤＡＴＡを受信して第１のＰＬＬ回路(ＰＬＬ１)１６から供給されるクロックＣＬＫ０１に応答してシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に出力する。シリアル・パラレル変換器としてのデシリアライザ(ＤＥＳ)１５はシリアル再生データと再生クロックとからパラレル受信データを生成して、光ディスクへのデータ書き込みの処理が実行される。すなわち、光ディスク５へのデータ書き込みの処理では、インターフェースユニット(ＡＴＡＰＩ)１１のクロックデータリカバリ回路(ＣＤＲ)１は、ホストコンピュータ２から受信データ信号ＲＸＤＡＴＡを受信して第１のＰＬＬ回路(ＰＬＬ１)１６から供給されるクロックＣＬＫ０１に応答してシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に出力する。デシリアライザ(ＤＥＳ)１５はシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫとからパラレル受信データを生成して記録再生ユニット８に出力して、光ディスク５へのデータ書き込みの処理が実行される。クロックデータリカバリ回路(ＣＤＲ)１から再生される再生クロックＲＣＬＫは、基準周波数信号として第１のＰＬＬ回路(ＰＬＬ１)１６の入力端子に供給されている。その結果、スプレッドスペトクラムを利用するシリアルＡＴＡインターフェースによってホストコンピュータ２からの受信信号ＲＸＤＡＴＡのクロック信号周波数と再生クロックＲＣＬＫの周波数との変化に追従して、第１のＰＬＬ回路(ＰＬＬ１)１６から生成されるクロックＣＬＫ０１の周波数が変化することができる。従って、スプレッドスペトクラムを利用するシリアルＡＴＡインターフェースによってクロック周波数が変化するような状態でも、インターフェースユニット(ＡＴＡＰＩ)１１のクロックデータリカバリ回路(ＣＤＲ)１はシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫとを生成することが可能である。
【００２４】
しかし、本発明者等は図１に示す送受信ＬＳＩ７は第１のＰＬＬ回路(ＰＬＬ１)１６と第２のＰＬＬ回路(ＰＬＬ２)１３とを含むので、半導体チップ面積が大きくなると言う問題を明らかとした。特に、ＰＬＬ回路に含まれるループフィルタ(ＬＰ：Loop Filter)はチップ占有面積の大きな容量素子と抵抗素子とを含むものであり、ＰＬＬ回路に含まれる電圧制御発振器(ＶＣＯ：Voltage Controlled Oscillator)は多段のＣＭＯＳインバータ・チェインを含むものであるために、図１に示した送受信ＬＳＩ７はチップ占有面積が大きくなるものである。
【００２５】
従って、本発明者等は図１に示した本発明に先立って本発明者等によって検討された送受信ＬＳＩ７の半導体チップ面積を低減するために、第１のＰＬＬ回路(ＰＬＬ１)１６と第２のＰＬＬ回路(ＰＬＬ２)１３とを単一のＰＬＬ回路で共用化することを本発明に先立って検討した。
【００２６】
この共用化では、単一の共用化ＰＬＬ回路が発生するクロックに応答してシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からのパラレル送信データをシリアル送信データＴＸＤＡＴＡに変換してホストコンピュータ２に出力する。その際に、シリアル送信データＴＸＤＡＴＡと単一の共用化ＰＬＬ回路が発生するクロックの周波数の変化は、デバイス側のスプレッドスペクトラムによって決定される。
【００２７】
一方、この共用化では、単一の共用化ＰＬＬ回路が発生するクロックに応答してクロックデータリカバリ回路(ＣＤＲ)１はホストコンピュータ２から受信データ信号ＲＸＤＡＴＡを受信してシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に出力する。しかしその際に、受信データ信号ＲＸＤＡＴＡと再生クロックＲＣＬＫの周波数の変化は、ホスト側のスプレッドスペクトラムによって決定される。
【００２８】
一方、シリアルＡＴＡインターフェースでは、ホストとデバイスとの間ではホストからの受信データ信号ＲＸＤＡＴＡとデバイスからの送信信号ＴＸＤＡＴＡとのみが伝送され、その他の信号の伝送が不可能な規格となっている。従って、デバイスでのホストからの受信データ信号ＲＸＤＡＴＡの受信用の受信クロックとデバイスでのホストへの送信信号ＴＸＤＡＴＡの送信用の送信クロックとは、非同期の関係となるものである。その結果、上述のような共用化によって、デバイス側のスプレッドスペクトラムによって決定される周波数を有するシリアライザ(ＳＥＲ)１４のクロック周波数とホスト側のスプレッドスペクトラムによって決定される周波数を有するクロックデータリカバリ回路(ＣＤＲ)１のクロック周波数とが不一致となるものである。その際の周波数の差(以下、周波数偏差)は、クロックデータリカバリ回路(ＣＤＲ)１が受信する受信データ信号ＲＸＤＡＴＡに重畳する一種のジッタとみなすことができる。この周波数偏差に起因して起こるジッタは上述の周波数差に比例して増加して、その差が顕著となるとクロックデータリカバリ回路(ＣＤＲ)１でのホストコンピュータ２からの受信信号ＲＸＤＡＴＡの受信によるシリアル再生データＲＤＡＴＡと再生クロックＲＣＬＫの生成での正常な動作が困難となると言う問題が、本発明に先立った本発明者等による検討によって明らかとされた。
【００２９】
このように、図１に示した送受信ＬＳＩ７の第１のＰＬＬ回路(ＰＬＬ１)１６と第２のＰＬＬ回路１３とを単一のＰＬＬ回路で共用化する際のジッタ対策に、上記特許文献１、上記特許文献２、上記特許文献３、上記特許文献４や上記非特許文献１、上記非特許文献２に記載された技術を適用することも、本発明に先立って本発明者等によって検討された。
【００３０】
しかし、その検討の結果によれば、上記特許文献１乃至上記特許文献４や上記非特許文献１に記載の技術はフィードバック制御であるので、ホストからの受信データのスプレッドスペクトラム受信クロックとホストの送信データのスプレッドスペクトラム送信クロックとの非同期に起因する高速ジッタに追従できずに、クロック再生とデータ再生とが不可能であることが明らかとなった。また、上記非特許文献２に記載の技術はフィードフォワード制御であるが、２００個のウィンドウエッジ検出の結果と２００個の重み付けされたＥＸＯＲ結果と結合処理が必要であるので長時間の信号処理時間が必要となり、上述した非同期に起因する高速ジッタに追従できずに、クロック再生とデータ再生とが不可能であることが明らかとなった。
【００３１】
この検討結果に基づいて、本発明者等は本発明に先立ってオーバーサンプリング多相クロックを使用するクロックデータリカバリ回路(ＣＤＲ)を高速ジッタに追従させクロック再生とデータ再生を可能とするため、クロック再生とデータ再生に使用するクロック信号のオーバーサンプリング多相クロックからの選択動作を高速ジッタの発生に応答して高速で更新する方式を検討した。
【００３２】
図１３は、本発明に先立って本発明者等によって検討されたクロックデータリカバリ回路(ＣＤＲ)の使用クロック信号のオーバーサンプリング多相クロックからの選択動作を高速更新する方式を説明する図である。
【００３３】
図１３の一番上にはホストコンピュータ２からの受信信号ＲＸＤＡＴＡの波形が示され、図１３の中間にはオーバーサンプリング多相クロックとしての１０相クロック信号ＣＬＫ‘０〜ＣＬＫ‘９の波形が示され、図１３の一番下にはクロック選択動作によって１０相クロック信号ＣＬＫ‘０〜ＣＬＫ‘９から選択されたクロックデータリカバリ回路(ＣＤＲ)の使用クロック信号の波形が示されている。尚、１０相クロック信号ＣＬＫ‘０〜ＣＬＫ‘９のパルス信号のハイレベル期間とローレベル期間とは略等しく設定されているので、デューティ比は略５：５に設定されている。
【００３４】
図１３の一番上に示した受信信号ＲＸＤＡＴＡの波形で、実線の波形はジッタ発生前の波形を示し、破線の波形はジッタ発生後の波形を示している。
【００３５】
シリアルＡＴＡに準拠するデータ信号パターン及び送信ジッタ特性、ホスト側とデバイス側との基本クロック周波数の偏差を全て考慮すると、受信データ信号ＲＸＤＡＴＡのエッジ位置は、一度に０．４ＵＩ(Unit Interval)変化する可能性がある。
【００３６】
図１３で、ジッタ発生以前の受信データ信号ＲＸＤＡＴＡの波形を示す実線の波形の立ち上りエッジは時刻ｔ０に位置している。従って、時刻ｔ０の受信データ信号ＲＸＤＡＴＡの立ち上りをクロックデータリカバリ回路(ＣＤＲ)によって再生するために、クロックデータリカバリ回路(ＣＤＲ)の使用クロック信号として、時刻ｔ０に先行する立ち上りエッジを持つ第７位相クロック信号ＣＬＫ‘６が選択される。
【００３７】
図１３に示したように、ジッタ発生以降の受信データ信号ＲＸＤＡＴＡの波形を示す破線の波形の立ち上りエッジは時刻ｔ１に位置している。従って、ジッタ発生以降の時刻ｔ１の受信データ信号ＲＸＤＡＴＡの立ち上りをクロックデータリカバリ回路(ＣＤＲ)によって再生するためには、クロックデータリカバリ回路(ＣＤＲ)の使用クロック信号として、時刻ｔ１に先行する立ち上りエッジを持った第３位相クロック信号ＣＬＫ‘２が選択される必要がある。そのためには、クロックデータリカバリ回路(ＣＤＲ)の使用クロック信号の選択動作を、第７位相クロック信号ＣＬＫ‘６から第３位相クロック信号ＣＬＫ‘２へと選択を更新する必要がある。
【００３８】
図１３には、クロックデータリカバリ回路(ＣＤＲ)の使用クロック信号の選択更新動作に必要な演算処理時間が示され、この演算処理時間の終了後の時刻ｔ２の以降に第３位相クロック信号ＣＬＫ‘２の選択動作が開始される。一方、当然のこととして、演算処理時間の終了後の時刻ｔ２の以前では第７位相クロック信号ＣＬＫ‘６の選択動作が継続されている。
【００３９】
図１３から理解されるように、クロック選択更新時刻ｔ２の前後でクロックデータリカバリ回路(ＣＤＲ)の使用クロック信号ＲＣＬＫの波形は、第７位相クロック信号ＣＬＫ‘６の波形から第３位相クロック信号ＣＬＫ‘２の波形へ切り換えられる。この場合のクロック選択更新時刻ｔ２の前後での波形の切り換え時間は、０．１ＵＩ(６６ピコ秒)と極めて短時間である。この極めて短時間の波形の切り換え時間を持った使用クロック信号ＲＣＬＫは、クロックデータリカバリ回路(ＣＤＲ)の内部のクロックデータ生成回路等の後続ロジック回路に供給される。しかしながら、後続ロジック回路の動作速度マージンの不足が十分想定され、実際に動作速度マージン不足の場合には実効的にクロック選択更新時刻ｔ２の前後で波形変化が無いものと等価となる。すなわち、時刻ｔ２の以前の第７位相クロック信号ＣＬＫ‘６のハイレベル波形と時刻ｔ２の以後の第３位相クロック信号ＣＬＫ‘２のハイレベル波形とが連続することになる。その結果、クロック選択更新時刻ｔ２の前後でのクロックデータリカバリ回路(ＣＤＲ)の使用クロック信号の選択更新動作が実行されないことになり、クロックデータリカバリ回路(ＣＤＲ)はジッタ発生以降の時刻ｔ１の受信データ信号ＲＸＤＡＴＡの立ち上りを再生することに失敗するものとなる。
【００４０】
また更に、図１に示した送受信ＬＳＩ７では、クロックデータリカバリ回路(ＣＤＲ)の出力に接続されるデシリアライザ(ＤＥＳ)１５に供給される再生クロックＲＣＬＫのパルスが実効的に１個分消失するので、デシリアライザ(ＤＥＳ)１５から記録再生ユニット８に供給されるパラレル受信データも消失して、受信エラーも発生するものとなる。
【００４１】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００４２】
従って、本発明の目的とするところは、高速ジッタに追従してクロック再生とデータ再生とを可能とするクロックデータリカバリ回路(ＣＤＲ)を提供することにある。
【００４３】
また、本発明の他の目的とするところは、クロックデータリカバリ回路(ＣＤＲ)でクロック再生とデータ再生に使用されるクロック信号のオーバーサンプリング多相クロックからの選択をジッタに応答して高速に更新する際の誤動作の確率を低減することにある。
【００４４】
また、本発明の更に他の目的とするところは、ホストと接続可能なデバイスを構成する送受信ＬＳＩにおいて、ホストからの受信信号の受信に際して再生クロックと再生データの生成での誤動作の可能性を低減することにある。
【００４５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４６】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００４７】
すなわち、本発明の代表的な実施の形態によるクロックデータリカバリ回路(１)は、パルス幅整形回路(１０２)とサンプリング回路(１０６)とエッジ検出回路(１０５)と位相選択信号生成回路(１０３)とクロックデータ生成回路(１０４)とを具備する。
【００４８】
前記パルス幅整形回路(１０２)は、各パルス信号のハイレベル期間とローレベル期間とのデューティ比が略５：５に設定された第１の多相クロック(ＣＬＫ’０〜ＣＬＫ’９)に応答して、各パルス信号のハイレベル期間とローレベル期間とのデューティ比が略５−α：５＋αに設定された第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)を生成する。
【００４９】
前記サンプリング回路(１０６)は受信データ信号(ＲＸＤＡＴＡ)を前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)によってサンプリングして、複数のサンプリング信号(Sample＿Φ０〜Sample＿Φ９)を生成する。
【００５０】
前記エッジ検出回路(１０５)は、前記複数のサンプリング信号(Sample＿Φ０〜Sample＿Φ９)と前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)に応答して、複数のエッジ検出信号(Edge＿Φ０〜Edge＿Φ９)を生成する。
【００５１】
前記位相選択信号生成回路(１０３)は、前記複数のエッジ検出信号(Edge＿Φ０〜Edge＿Φ９)と前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)に応答して、複数の位相選択信号(PSEL＿Φ０〜PSEL＿Φ９)を生成する。
【００５２】
前記クロックデータ生成回路(１０４)は、前記複数のサンプリング信号(Sample＿Φ０〜Sample＿Φ９)と前記受信データ信号(ＲＸＤＡＴＡ)の少なくともいずれか一方の信号と前記複数の位相選択信号(PSEL＿Φ０〜PSEL＿Φ９)と前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)とに応答して、再生クロック(ＲＣＬＫ)と再生データ(ＲＤＡＴＡ)とを生成することを特徴とする(図２参照)。
【発明の効果】
【００５３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５４】
すなわち、本発明によれば、高速ジッタに追従してクロック再生とデータ再生とを可能とするクロックデータリカバリ回路(ＣＤＲ)を提供することができる。
【図面の簡単な説明】
【００５５】
【図１】図1は、本発明に先立って本発明者等により検討された記録媒体を使用する半導体集積回路によって構成されるデバイスの構成を示す図である。
【図２】図２は、本発明の実施の形態１によるクロックデータリカバリ回路１の構成を示す図である。
【図３】図３は、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１のサンプリング回路１０６の構成を示す図である。
【図４】図４は、図２に示したクロックデータリカバリ回路(ＣＤＲ)１中に含まれるエッジ検出回路１０５の構成を示す図である。
【図５Ａ】図５Ａは、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１でデューティ調整比α＝１を実現するためのパルス幅整形回路１０２の構成を示す図である。
【図５Ｂ】図５Ｂは、図５Ａに示したパルス幅整形回路１０２に供給されるデューティ比が５：５の第１の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９と、図５Ａに示したパルス幅整形回路１０２から生成されるデューティ比が４：６の第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９の波形を示す図である。
【図６Ａ】図６Ａは、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１でデューティ調整比α＝２を実現するためのパルス幅整形回路１０２の構成を示す図である。
【図６Ｂ】図６Ｂは、図６Ａに示したパルス幅整形回路１０２に供給されるデューティ比が５：５の第１の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９と、図６Ａに示したパルス幅整形回路１０２から生成されるデューティ比が３：７の第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９の波形を示す図である。
【図７】図７は、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１の位相選択信号生成回路１０３の構成を示す図である。
【図８】図８は、図７に示した本発明の実施の形態１によるクロックデータリカバリ回路１の位相選択信号生成回路１０３の１０個のΦM選択信号生成回路１０３１０〜１０３１９の各選択信号生成回路の構成を示す図である。
【図９】図９は、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１のクロックデータ生成回路１０４の構成を示す図である。
【図１０】図１０は、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１の内部動作を説明するための内部各部の波形を示す図である。
【図１１】図１１は、本発明の実施の形態２によるクロックデータリカバリ回路(ＣＤＲ)１の構成を示す図である。
【図１２】図１２は、図１１に示した本発明の実施の形態２によるクロックデータリカバリ回路１のクロックデータ生成回路１０４の構成を示す図である。
【図１３】図１３は、本発明に先立って本発明者等によって検討されたクロックデータリカバリ回路(ＣＤＲ)の使用クロック信号のオーバーサンプリング多相クロックからの選択動作を高速更新する方式を説明する図である。
【図１４】図１４は、図２等を参照して説明した本発明の実施の形態１によるクロックデータリカバリ回路１の内部動作を説明するための内部各部の波形を示す図である。
【図１５】図１５は、本発明の実施の形態３によるクロックデータリカバリ回路(ＣＤＲ)１の構成を示す図である。
【図１６】図１６は、図１５に示す本発明の実施の形態３によるクロックデータリカバリ回路１の多相クロック生成回路１０７の構成を示す図である。
【図１７】図１７は、図１６に示した多相クロック生成回路１０７の電圧制御遅延線路(ＶＣＤＬ)１０７０３の構成を示す図である。
【図１８】図１８は、本発明の実施の形態４によるクロックデータリカバリ回路(ＣＤＲ)１の構成を示す図である。
【図１９】図１９は、本発明の実施の形態５による送受信ＬＳＩ７のインターフェースユニット１１の構成を示す図である。
【図２０】図２０は、図７に示す本発明の実施の形態１によるクロックデータリカバリ回路１の位相選択信号生成回路１０３のＭ＝６の場合の第７位相選択信号PSEL＿Φ６を生成するためのΦ６選択信号生成回路１０３１１の構成を示す図である。
【図２１】図２１は、本発明の実施の形態４による送受信ＬＳＩならびに通信システムの構成を示す図である。
【発明を実施するための形態】
【００５６】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５７】
〔１〕本発明の代表的な実施の形態は、パルス幅整形回路(１０２)とサンプリング回路(１０６)とエッジ検出回路(１０５)と位相選択信号生成回路(１０３)とクロックデータ生成回路(１０４)とを具備するクロックデータリカバリ回路(１)である。
【００５８】
前記パルス幅整形回路(１０２)は、各パルス信号のハイレベル期間とローレベル期間が略等しく設定されることでデューティ比が略５：５に設定された第１の多相クロック(ＣＬＫ’０〜ＣＬＫ’９)に応答して、各パルス信号のハイレベル期間がローレベル期間よりも短く設定されることでデューティ比が略５−α：５＋αに設定された第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)を生成する。
【００５９】
前記サンプリング回路(１０６)は受信データ信号(ＲＸＤＡＴＡ)を前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)によってサンプリングすることで、複数のサンプリング信号(Sample＿Φ０〜Sample＿Φ９)を生成する。
【００６０】
前記エッジ検出回路(１０５)は、前記複数のサンプリング信号(Sample＿Φ０〜Sample＿Φ９)と前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)に応答して、複数のエッジ検出信号(Edge＿Φ０〜Edge＿Φ９)を生成する。
【００６１】
前記位相選択信号生成回路(１０３)は、前記複数のエッジ検出信号(Edge＿Φ０〜Edge＿Φ９)と前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)に応答して、複数の位相選択信号(PSEL＿Φ０〜PSEL＿Φ９)を生成する。
【００６２】
前記クロックデータ生成回路(１０４)は、前記複数のサンプリング信号(Sample＿Φ０〜Sample＿Φ９)と前記受信データ信号(ＲＸＤＡＴＡ)の少なくともいずれか一方の信号と前記複数の位相選択信号(PSEL＿Φ０〜PSEL＿Φ９)と前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)とに応答して、再生クロック(ＲＣＬＫ)と再生データ(ＲＤＡＴＡ)とを生成することを特徴とするものである(図２、図１１参照)。
【００６３】
前記実施の形態によれば、ジッタに追従した多相クロックからの使用クロックの選択更新を比較的小さな処理データ量のフィードフォワード制御によって実現可能となる。また第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)のデューティ比を５−α：５＋αに設定したことで、旧使用クロックから新使用クロックへの切り換え時間余裕が得られて、クロックデータリカバリ回路の後続ロジック回路の動作速度マージンが不足した場合でも受信データ信号再生の誤動作の確率を低減することが可能となる。
【００６４】
このようにして、前記実施の形態によれば、高速ジッタに追従してクロック再生とデータ再生とを可能とするクロックデータリカバリ回路(ＣＤＲ)を提供することができる。
【００６５】
好適な実施の形態によれば、前記複数のエッジ検出信号(Edge＿Φ０〜Edge＿Φ９)の中から、前記エッジ検出回路(１０５)は前記受信データ信号(ＲＸＤＡＴＡ)のローレベルからハイレベルの立ち上りのタイミングと略一致する立ち上りタイミングを持つ１つのエッジ位置検出信号(Edge＿Φ７)を選択する。
【００６６】
前記位相選択信号生成回路(１０３)は、前記１つのエッジ位置検出信号(Edge＿Φ７)に応答して前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)の中から、前記１つのエッジ位置検出信号(Edge＿Φ７)の位相(Φ７)と所定の位相差(０．５ＵＩ)を持つ選択クロック(ＣＬＫ２)を選択するために前記複数の位相選択信号(PSEL＿Φ０〜PSEL＿Φ９)の中の選択された１つの位相選択信号(PSEL＿Φ２)をローレベルからハイレベルに設定する(図７参照)。
【００６７】
前記クロックデータ生成回路(１０４)は、前記選択された１つの位相選択信号(PSEL＿Φ２)に応答して前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)の中から、前記所定の位相差(０．５ＵＩ)を持つ前記選択クロック(ＣＬＫ２)を前記再生クロック(ＲＣＬＫ)として選択することによって、選択された前記再生クロック(ＲＣＬＫ)の立ち上りタイミングと略一致する立ち上りタイミングを持つ前記再生データ(ＲＤＡＴＡ)を生成することを特徴とするものである(図９、図１２参照)。
【００６８】
他の好適な実施の形態によれば、前記位相選択信号生成回路(１０３)は、前記選択された１つの位相選択信号(PSEL＿Φ２)によって選択される前記選択クロック(ＣＬＫ２)との位相差(０．４ＵＩ)が前記所定の位相差(０．５ＵＩ)よりも小さな他の選択クロック(ＣＬＫ６)を選択するための他の位相選択信号(PSEL＿Φ６)の非選択(PSEL’ ’＿Φ６＝ローレベル)を確認して前記１つの位相選択信号(PSEL＿Φ２)をローレベルからハイレベルに設定することを特徴とするものである(図８参照)。
【００６９】
より好適な実施の形態によれば、前記クロックデータ生成回路(１０４)は、前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)の中から前記選択クロック(ＣＬＫ２)を前記再生クロック(ＲＣＬＫ)として選択するための選択論理回路(１０４０)を含む。
【００７０】
前記クロックデータ生成回路(１０４)は、前記再生データ(ＲＤＡＴＡ)の生成以前に、前記選択論理回路(１０４０)の遅延時間に相当する遅延時間を前記再生データ(ＲＤＡＴＡ)に付与するための遅延回路(１０４１、１０４４)を含むことを特徴とするものである(図９、図１２参照)。
【００７１】
他のより好適な実施の形態によれば、前記クロックデータリカバリ回路(１)は、前記クロックデータリカバリ回路(１)の外部から供給される外部クロック信号(ＣＬＫ＿ＩＮ)に応答して前記第１の多相クロック(ＣＬＫ’０〜ＣＬＫ’９)を生成する多相クロック生成回路(１０７)を更に具備する。
【００７２】
前記クロックデータリカバリ回路(１)の内部で前記多相クロック生成回路(１０７)から生成される前記第１の多相クロック(ＣＬＫ’０〜ＣＬＫ’９)が前記パルス幅整形回路(１０２)に供給されることによって、前記パルス幅整形回路(１０２)は前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)を生成することを特徴とするものである(図１５、図１８参照)。
【００７３】
具体的な実施の形態によれば、前記多相クロック生成回路(１０７)は、ディレイド・ロックド・ループ(ＤＬＬ)によって構成されたことを特徴とするものである(図１６参照)。
【００７４】
より具体的な実施の形態によれば、前記クロックデータリカバリ回路(１)の前記パルス幅整形回路(１０２)に供給される前記第１の多相クロック(ＣＬＫ’０〜ＣＬＫ’９)は、前記クロックデータリカバリ回路(１)の外部のスプレッドスペクトラムクロック発生器を構成するＰＬＬ回路(１３)から供給されることを特徴とするものである(図１９、図２１参照)。
【００７５】
他のより具体的な実施の形態によれば、前記クロックデータリカバリ回路(１)の前記多相クロック生成回路(１０７)に供給される前記外部クロック信号(ＣＬＫ＿ＩＮ)は、前記クロックデータリカバリ回路(１)の外部のスプレッドスペクトラムクロック発生器を構成するＰＬＬ回路(１３)から供給されることを特徴とするものである(図１９、図２１参照)。
【００７６】
〔２〕本発明の別の観点の代表的な実施の形態は、クロックデータリカバリ回路(１)と、デシリアライザ(１５)と、シリアライザ(１４)と、ＰＬＬ回路(１３)とを含むインターフェースユニット(１１)を有する送受信半導体集積回路(７)である。
【００７７】
パラレル・シリアル変換器としての前記シリアライザ(１４)は、パラレル送信信号(ＤＴ)と前記ＰＬＬ回路(１３)から生成されるＰＬＬクロックとからシリアル送信信号(ＴＸＤＡＴＡ)を生成するものである。
【００７８】
前記クロックデータリカバリ回路(１)は、受信データ信号(ＲＸＤＡＴＡ)と前記ＰＬＬ回路(１３)から生成される前記ＰＬＬクロックとに応答して、再生クロック(ＲＣＬＫ)と再生データ(ＲＤＡＴＡ)とを生成するものである。
【００７９】
シリアル・パラレル変換器としての前記デシリアライザ(１５)は、前記クロックデータリカバリ回路(１)から生成される前記再生クロック(ＲＣＬＫ)と前記再生データ(ＲＤＡＴＡ)とからパラレル受信データ(ＤＲ) を生成するものである(図１９参照)。
【００８０】
前記クロックデータリカバリ回路(１)は、パルス幅整形回路(１０２)とサンプリング回路(１０６)とエッジ検出回路(１０５)と位相選択信号生成回路(１０３)とクロックデータ生成回路(１０４)とを含むものである。
【００８１】
前記パルス幅整形回路(１０２)は、各パルス信号のハイレベル期間とローレベル期間が略等しく設定されることでデューティ比が略５：５に設定された第１の多相クロック(ＣＬＫ’０〜ＣＬＫ’９)に応答して、各パルス信号のハイレベル期間がローレベル期間よりも短く設定されることでデューティ比が略５−α：５＋αに設定された第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)を生成する。
【００８２】
前記サンプリング回路(１０６)は前記受信データ信号(ＲＸＤＡＴＡ)を前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)によってサンプリングすることで、複数のサンプリング信号(Sample＿Φ０〜Sample＿Φ９)を生成する。
【００８３】
前記エッジ検出回路(１０５)は、前記複数のサンプリング信号(Sample＿Φ０〜Sample＿Φ９)と前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)に応答して、複数のエッジ検出信号(Edge＿Φ０〜Edge＿Φ９)を生成する。
【００８４】
前記位相選択信号生成回路(１０３)は、前記複数のエッジ検出信号(Edge＿Φ０〜Edge＿Φ９)と前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)に応答して、複数の位相選択信号(PSEL＿Φ０〜PSEL＿Φ９)を生成する。
【００８５】
前記クロックデータ生成回路(１０４)は、前記複数のサンプリング信号(Sample＿Φ０〜Sample＿Φ９)と前記受信データ信号(ＲＸＤＡＴＡ)の少なくともいずれか一方の信号と前記複数の位相選択信号(PSEL＿Φ０〜PSEL＿Φ９)と前記第２の多相クロック(ＣＬＫ０〜ＣＬＫ９)とに応答して、再生クロック(ＲＣＬＫ)と再生データ(ＲＤＡＴＡ)とを生成することを特徴とするものである(図２、図１１参照)。
【００８６】
前記実施の形態によれば、ホストからの受信信号の受信に際して再生クロックと再生データの生成での誤動作の可能性を低減することができる。
【００８７】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００８８】
［実施の形態１］
《クロックデータリカバリ回路の構成》
図２は、本発明の実施の形態１によるクロックデータリカバリ回路１の構成を示す図である。
【００８９】
図２に示すクロックデータリカバリ回路１は、パルス幅整形回路１０２、サンプリング回路１０６、エッジ検出回路１０５、位相選択信号生成回路１０３、クロックデータ生成回路１０４から構成される。
【００９０】
パルス幅整形回路１０２は、クロックデータリカバリ回路１の外部に配置された図示されていないＰＬＬ１３から生成された第１の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９に応答して、ハイレベル期間とローレベル期間との比(デューティ比)が調整された第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９を生成する。すなわち、第１の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９のデューティ比が略５：５であるのに対して、第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９のデューティ比は４：６または３：７の値に設定される。
【００９１】
サンプリング回路１０６は、パルス幅整形回路１０２から生成される第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９を使用してホストからの受信データ信号ＲＸＤＡＴＡを１０倍オーバーサンプリングすることによってサンプリング信号Sample＿Φ０〜Sample＿Φ９を生成する。
【００９２】
エッジ検出回路１０５は、サンプリング信号Sample＿Φ０〜Sample＿Φ９と第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９とに応答することによって、受信データ信号ＲＸＤＡＴＡのエッジ位置検出信号Edge＿Φ０〜Edge＿Φ９を生成する。
【００９３】
位相選択信号生成回路１０３は、エッジ位置検出信号Edge＿Φ０〜Edge＿Φ９と第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９とに応答することによって、位相選択信号PSEL＿Φ０〜PSEL_Φ９を生成する。
【００９４】
クロックデータ生成回路１０４は、位相選択信号PSEL＿Φ０〜PSEL_Φ９と第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９とサンプリング信号Sample＿Φ０〜Sample＿Φ９とに応答することによって、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。
【００９５】
《デューティ調整比α＝１のパルス幅整形回路》
図５Ａは、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１でデューティ調整比α＝１を実現するためのパルス幅整形回路１０２の構成を示す図である。
【００９６】
デューティ調整比α＝１は、第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９のデューティ比が４：６であることを意味している。
【００９７】
図５Ａに示すパルス幅整形回路１０２は、多相クロック信号の位相の数と同一の数である１０個の２入力論理積回路１０２０〜１０２９から構成されている。１０個の２入力論理積回路１０２０〜１０２９の２入力端子に、それぞれ隣接するクロック位相のクロック信号が入力される。例えば、２入力論理積回路１０２１には、ＣＬＫ‘０とＣＬＫ’１が入力され、２入力論理積回路１０２０には、ＣＬＫ‘９とＣＬＫ’０が入力される。
【００９８】
図５Ｂは、図５Ａに示したパルス幅整形回路１０２に供給されるデューティ比が５：５の第１の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９と、図５Ａに示したパルス幅整形回路１０２から生成されるデューティ比が４：６の第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９の波形を示す図である。
【００９９】
デューティ比が５：５の第１の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９の隣接するクロック位相同士のハイレベル期間は連続した０．４UIの時間でオーバーラップするため、２入力論理積回路１０２０〜１０２９の出力の第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９はハイレベル期間が０．４UIでローレベル期間が０．６UIの波形となる。
【０１００】
以上のように、図５Ａに示したパルス幅整形回路を使用することによって、デューティ比４：６の第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９を生成することが可能となる。
【０１０１】
《デューティ調整比α＝２のパルス幅整形回路》
図６Ａは、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１でデューティ調整比α＝２を実現するためのパルス幅整形回路１０２の構成を示す図である。
【０１０２】
デューティ調整比α＝２は、第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９のデューティ比が３：７であることを意味している。
【０１０３】
図６Ａに示すパルス幅整形回路１０２は、多相クロック信号の位相の数と同一の数である１０個の２入力論理積回路１０２０〜１０２９から構成されている。１０個の２入力論理積回路１０２０〜１０２９の２入力端子には、それぞれ２位相離間したクロック位相のクロック信号が入力される。例えば、２入力論理積回路１０２１にはＣＬＫ‘９とＣＬＫ’１が入力され、２入力論理積回路１０２０にはＣＬＫ‘８とＣＬＫ’０が入力される。
【０１０４】
図６Ｂは、図６Ａに示したパルス幅整形回路１０２に供給されるデューティ比が５：５の第１の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９と、図６Ａに示したパルス幅整形回路１０２から生成されるデューティ比が３：７の第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９の波形を示す図である。
【０１０５】
デューティ比が５：５の第１の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９の２位相離間したクロック位相同士のハイレベル期間は連続した０．３UIの時間でオーバーラップするため、２入力論理積回路１０２０〜１０２９の出力の第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９はハイレベル期間が０．３UIでローレベル期間が０．７UIの波形となる。
【０１０６】
以上のように、図６Ａに示したパルス幅整形回路を使用することによって、デューティ比３：７の第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９を生成することが可能となる。
【０１０７】
《サンプリング回路》
図３は、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１のサンプリング回路１０６の構成を示す図である。
【０１０８】
図３に示すサンプリング回路１０６は、多相クロック信号の位相の数と同一の数である１０個のＤＦＦ(Ｄｅｌａｙ  Ｆｌｉｐ−Ｆｌｏｐ：遅延型フリップフロップ)１０６０〜１０６９から構成されている。
【０１０９】
１０個のＤＦＦ１０６０〜１０６９の共通の入力信号Ｄａｔａ＿ＩＮにはホストから受信した受信データ信号ＲＸＤＡＴＡが供給され、１０個のＤＦＦ１０６０〜１０６９に第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９がそれぞれ供給されることによって１０倍オーバーサンプリングが実行され、サンプリング信号Sample＿Φ０〜Sample＿Φ９が生成される。
【０１１０】
図１０は、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１の内部動作を説明するための内部各部の波形を示す図である。
【０１１１】
図１０に示すように、最初には位相選択信号ＰＳＥＬ＿Φ６のみがハイレベルとされて他の位相選択信号ＰＳＥＬ＿Φ０〜ＰＳＥＬ＿Φ５、ＰＳＥＬ＿Φ７〜ＰＳＥＬ＿Φ９はローレベルとされているので、第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９から第７の位相Φ６の第７クロック信号ＣＬＫ６がクロックデータリカバリ回路１の使用クロックとして選択されるので、再生クロックＲＣＬＫの位相は第７クロック信号ＣＬＫ６の位相によって決定されている。
【０１１２】
次に、図１０に示した波形図に示されるように、受信データ信号ＲＸＤＡＴＡ(ＤＡＴＡ＿ＩＮ)のエッジがＣＬＫ７とＣＬＫ８との間のｔ＝ｔeのタイミングでローレベルからハイレベルに切り換わる場合を想定する。図１０に示すように受信データ信号ＲＸＤＡＴＡ(ＤＡＴＡ＿ＩＮ)のエッジが略第８クロック信号ＣＬＫ７の立ち上りのタイミングであるので、このタイミングと０．５ＵＩ離間した第３の位相Φ２の第３クロック信号ＣＬＫ２がロックデータリカバリ回路１の使用クロックとして選択されるように使用クロックの選択の切り換え更新が行われる。
【０１１３】
この状況で、ｔ０(０)≦ｔ≦ｔ９(０)の期間におけるサンプリング信号Sample＿Φ０〜Sample＿Φ９は、次のようになる。すなわち、受信データ信号ＲＸＤＡＴＡのローレベル期間にＣＬＫ０〜ＣＬＫ６によってサンプリングされたサンプリング信号Sample＿Φ０〜Sample＿Φ６はローレベルとなる一方、受信データ信号ＲＸＤＡＴＡのハイレベル期間にＣＬＫ７〜ＣＬＫ９によってサンプリングされたサンプリング信号Sample＿Φ７〜Sample＿Φ９はハイレベルとなる。
【０１１４】
《エッジ検出回路》
図４は、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１のエッジ検出回路１０５の構成を示す図である。
【０１１５】
図４に示すエッジ検出回路１０５は、多相クロック信号の位相の数と同一の数である１０個の２入力排他的論理和回路ＥＸＯＲ１０５００〜１０５０９と１０個のＤＦＦ１０５１０〜１０５１９とから構成さていれる。１０個の２入力排他的論理和回路ＥＸＯＲ１０５００〜１０５０９の各２入力排他的論理和回路には、サンプリング回路１０６の生成信号であるサンプリング信号Sample＿Φ０〜Sample＿Φ９の隣接した２つのサンプリング信号がそれぞれ供給される。１０個の２入力排他的論理和回路ＥＸＯＲ１０５００〜１０５０９の演算結果は１０個のＤＦＦ１０５１０〜１０５１９のデータ入力端子に供給される一方、１０個のＤＦＦ１０５１０〜１０５１９のトリガ入力端子に第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９が供給され、１０個のＤＦＦ１０５１０〜１０５１９の出力端子から１０個のエッジ位置検出信号Edge＿Φ０〜Edge＿Φ９が生成される。
【０１１６】
図１０に示した波形図に示されるように、Sample＿Φ０〜Sample＿Φ６はローレベル、Sample＿Φ７〜Sample＿Φ９はハイレベルであり、第１の１０相クロック信号中のＣＬＫ７とＣＬＫ８との間に受信データ信号ＲＸＤＡＴＡ(ＤＡＴＡ＿ＩＮ)のエッジが存在するあるため、エッジ検出回路１０５の出力信号としてのエッジ位置検出信号Edge＿Φ０〜Edge＿Φ９のうち、エッジ検出信号Edge＿Φ７にのみｔ＝ｔ７(１)のタイミングでハイレベルが出力され、その他のエッジ検出信号Edge＿Φ０〜Edge＿Φ６、Edge＿Φ８、Edge＿Φ９にはローレベルが出力される。つまり、図４に示すエッジ検出回路１０５に使用することによって、受信データ信号ＲＸＤＡＴＡのエッジ位置が適切に検出できたか否かが確認されることが可能となる。また、受信データ信号ＲＸＤＡＴＡのパターンが“１１”または“００”等の同値の場合、もしくはデータエッジが存在しない期間では、エッジ位置検出信号Edge＿Φ０〜Edge＿Φ９は全てローレベルとなる。
【０１１７】
《位相選択信号生成回路》
図７は、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１の位相選択信号生成回路１０３の構成を示す図である。
【０１１８】
図７に示す位相選択信号生成回路１０３は、エッジ有無検出回路１０３０と位相選択制御回路１０３１とから構成される。
【０１１９】
エッジ有無検出回路１０３０は、所定の期間において受信データ信号ＲＸＤＡＴＡにエッジが存在するか否かを判定する回路であり、エッジ検出回路１０５から生成されるエッジ位置検出信号Edge＿Φ０〜Edge＿Φ９からエッジ有無検出信号ＥＸ＿Ｅｄｇｅを生成する。従って、受信データ信号ＲＸＤＡＴＡの所定の期間にエッジが存在する場合には、エッジ位置検出信号Edge＿Φ０〜Edge＿Φ９のいずれか１つの信号がハイレベルになるので、エッジ有無検出信号ＥＸ＿Ｅｄｇｅはハイレベルとなる。しかし、受信データ信号ＲＸＤＡＴＡの所定の期間にエッジが存在しない場合には、エッジ位置検出信号Edge＿Φ０〜Edge＿Φ９の全てがローレベルになるので、エッジ有無検出信号ＥＸ＿Ｅｄｇｅはローレベルとなる。
【０１２０】
位相選択制御回路１０３１は、多相クロック信号の位相の数と同一の数である１０個のΦM選択信号生成回路１０３１０〜１０３１９から構成される。尚、Mは、１０位相のいずれかの数値である。
【０１２１】
すなわち、第６位相選択信号PSEL＿Φ５を生成するためのΦ５選択信号生成回路１０３１０には、第６位相Φ５と０．５UI位相の異なる第１位相Φ０の第１エッジ位置検出信号Edge＿Φ０と第１位相Φ０の第１クロック信号ＣＬＫ０とが供給される。第７位相選択信号PSEL＿Φ６を生成するためのΦ６選択信号生成回路１０３１１には、第７位相Φ６と０．５UI位相の異なる第２位相Φ１の第２エッジ位置検出信号Edge＿Φ１と第２位相Φ１の第２クロック信号ＣＬＫ１とが供給される。第８位相選択信号PSEL＿Φ７を生成するためのΦ７選択信号生成回路１０３１２には、第８位相Φ７と０．５UI位相の異なる第３位相Φ２の第３エッジ位置検出信号Edge＿Φ２と第３位相Φ２の第３クロック信号ＣＬＫ２とが供給される。第９位相選択信号PSEL＿Φ８を生成するためのΦ８選択信号生成回路１０３１３には、第９位相Φ８と０．５UI位相の異なる第４位相Φ３の第４エッジ位置検出信号Edge＿Φ３と第４位相Φ３の第４クロック信号ＣＬＫ３とが供給される。第１０位相選択信号PSEL＿Φ９を生成するためのΦ９選択信号生成回路１０３１４には、第１０位相Φ９と０．５UI位相の異なる第５位相Φ４の第５エッジ位置検出信号Edge＿Φ４と第５位相Φ４の第５クロック信号ＣＬＫ４とが供給される。第１位相選択信号PSEL＿Φ０を生成するためのΦ０選択信号生成回路１０３１５には、第１位相Φ０と０．５UI位相の異なる第６位相Φ５の第６エッジ位置検出信号Edge＿Φ５と第６位相Φ５の第６クロック信号ＣＬＫ５とが供給される。第２位相選択信号PSEL＿Φ１を生成するためのΦ１選択信号生成回路１０３１６には、第２位相Φ１と０．５UI位相の異なる第７位相Φ６の第７エッジ位置検出信号Edge＿Φ６と第７位相Φ６の第７クロック信号ＣＬＫ６とが供給される。第３位相選択信号PSEL＿Φ２を生成するためのΦ２選択信号生成回路１０３１７には、第３位相Φ２と０．５UI位相の異なる第８位相Φ７の第８エッジ位置検出信号Edge＿Φ７と第８位相Φ７の第８クロック信号ＣＬＫ７とが供給される。第４位相選択信号PSEL＿Φ３を生成するためのΦ３選択信号生成回路１０３１８には、第４位相Φ３と０．５UI位相の異なる第９位相Φ８の第９エッジ位置検出信号Edge＿Φ８と第９位相Φ８の第９クロック信号ＣＬＫ８とが供給される。第５位相選択信号PSEL＿Φ４を生成するためのΦ４選択信号生成回路１０３１９には、第５位相Φ４と０．５UI位相の異なる第１０位相Φ９の第１０エッジ位置検出信号Edge＿Φ９と第１０位相Φ９の第１０クロック信号ＣＬＫ９とが供給される。
【０１２２】
以上説明したように、１０個のΦM選択信号生成回路１０３１０〜１０３１９のそれぞれの位相選択信号生成回路には、それぞれの位相から０．５UI離間した位相のエッジ位置検出信号Edge＿Φ０〜Edge＿Φ９と、それぞれの位相から０．５UI離間した位相の第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９と、エッジ有無判定回路１０３０からのエッジ有無検出信号ＥＸ＿Ｅｄｇｅが供給されることによって、１０個の位相選択信号PSEL＿Φ０〜PSEL_Φ９が生成される。
【０１２３】
その結果、図７に示す位相選択信号検出回路１０３は図４に示したエッジ検出回路１０５から生成される１０個のエッジ位置検出信号Edge＿Φ０〜Edge＿Φ９中の受信データ信号ＲＸＤＡＴＡ(ＤＡＴＡ＿ＩＮ)のエッジに対応する１個のエッジ位置検出信号(例えば、Edge＿Φ７)と０．５UI離間した位相を持った位相選択信号(例えば、PSEL＿Φ２)を選択する。従って、図２に示すクロックデータリカバリ回路１のクロックデータ生成回路は、図７に示した位相選択信号検出回路１０３から供給される位相選択信号PSEL＿Φ２に応答して、１０相クロック信号ＣＬＫ０〜ＣＬＫ９の中からクロック信号ＣＬＫ２を再生クロックＲＣＬＫとして選択するものである。
【０１２４】
図８は、図７に示した本発明の実施の形態１によるクロックデータリカバリ回路１の位相選択信号生成回路１０３の１０個のΦM選択信号生成回路１０３１０〜１０３１９の各位相選択信号生成回路の構成を示す図である。
【０１２５】
図８には、一例としてＭ＝２の場合の第３位相選択信号PSEL＿Φ２を生成するためのΦ２選択信号生成回路１０３１７の構成が示されている。
【０１２６】
図８に示すΦ２選択信号生成回路１０３１７は、セレクタ回路１０３１７１と、３個のＤＦＦ１０３１７２Ａ、１０３１７２B、１０３１７２Cと、２入力論理和回路１０３１７３と論理否定回路１０３１７４と２入力否定論理和回路１０３１７５から構成されている。Φ２選択信号生成回路１０３１７は、第８位相Φ７の第８エッジ位置検出信号Edge＿Φ７と第８位相Φ７の第８クロック信号ＣＬＫ７とエッジ有無検出信号ＥＸ＿Ｅｄｇｅから、第１の位相選択信号PSEL’’＿Φ２を生成する。更にΦ２選択信号生成回路１０３１７から正方向に４位相離間した第７位相選択信号PSEL＿Φ６を生成するためのΦ６選択信号生成回路１０３１１からは、他の第１の位相選択信号PSEL’’＿Φ６が生成される。
【０１２７】
図８のΦ２選択信号生成回路１０３１７は第１の位相選択信号PSEL’’＿Φ２と他の第１の位相選択信号PSEL’’＿Φ６とから、第２の位相選択信号PSEL’＿Φ２と、第３の位相選択信号PSEL＿Φ２とを生成する。
【０１２８】
セレクタ回路１０３１７１は、エッジ有無検出信号ＥＸ＿Ｅｄｇｅのローレベルとハイレベルとに応答して、セレクト出力信号SELOUT_Φ２を切り換える動作を実行する。すなわち、エッジ有無検出信号ＥＸ＿Ｅｄｇｅがローレベルの場合にはＤＦＦ１０３１７２Ａの出力信号であるSamp1_SEL_Φ２をセレクタ出力信号SELOUT_Φ２として選択する一方、エッジ有無検出信号ＥＸ＿Ｅｄｇｅがハイレベルの場合にはエッジ位置検出信号Edge＿Φ７をセレクト出力信号SELOUT_Φ２として選択する。セレクタ回路１０３１７１によるこの切り換え動作は、受信データ信号ＲＸＤＡＴＡの所定の期間にデータエッジが存在すれば、第１の位相選択信号PSEL’’＿Φ２を更新する一方、反対に受信データ信号ＲＸＤＡＴＡの所定の期間にデータエッジが存在しなければ、１つ以前の第１の位相選択信号PSEL’’＿Φ２の結果を保持することを意味している。第１の位相選択信号PSEL’’＿Φ２を生成するために、セレクタ出力信号SELOUT_Φ２を、２個のＤＦＦ１０３１７２Ａ、１０３１７２Ｂを使用した２回のサンプリング信号Samp１_SEL_Φ２とSamp２_SEL_Φ２との論理和を論理和回路１０３１７３で実行するのは、受信データ信号ＲＸＤＡＴＡのデータエッジが正負いずれの方向に遷移しても、エッジ位置を漏れなく検出するためである。
【０１２９】
第２の位相選択信号PSEL’＿Φ２と第３の位相選択信号PSEL＿Φ２を生成するために、Φ２選択信号生成回路１０３１７から正方向に４位相離間したΦ６選択信号生成回路１０３１１から生成された他の第１の位相選択信号PSEL’’＿Φ６を使用する理由を、以下に説明する。
【０１３０】
パルス幅整形回路１０２により生成される第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９のデューティ比は、略４：６である。そのため、第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９において、ある任意のクロック位相のハイレベルからローレベルへの立ち下りタイミングと、任意のクロック位相から正方向に４位相離間したクロック位相のローレベルからハイレベルへの立ち上りタイミングとが一致する。位相選択信号PSEL＿Φ０〜PSEL_Φ９が、一度の更新において４位相分遷移する場合を想定する。例えば、位相選択信号がPSEL＿Φ２からPSEL＿Φ６へ切り換る場合には、ＣＬＫ２の立ち下りエッジとＣＬＫ６の立ち上りエッジが一致する。もし、第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９のクロック間のスキューがある場合、スキューによってＣＬＫ２の立ち下りエッジとＣＬＫ６の立ち上りエッジの間に微小時間のローレベルが発生する。仮に、位相選択信号PSEL＿Φ６とPSEL＿Φ２との両者が同時にハイレベルとなるタイミングが存在する場合には、再生クロックＲＣＬＫにグリッチが発生する可能性がある。再生クロックＲＣＬＫにグリッチが発生した場合には、再生クロックＲＣＬＫのクロック数が実効的に実際のクロック数よりも１個増加したことと等価であるために、再生データＲＸＤＡＴＡにエラーが発生するという問題がある。
【０１３１】
この問題を生じさせないために、図８に示したΦ２選択信号生成回路１０３１７において第１の位相選択信号PSEL’’＿Φ２から第２の位相選択信号PSEL’＿Φ２と第３の位相選択信号PSEL＿Φ２とを生成する際、正方向に４位相離間したΦ６選択信号生成回路１０３１１から生成された他の第１の位相選択信号PSEL’’＿Φ６と第１の位相選択信号PSEL’’＿Φ２との否定論理和回路１０３１７５での否定論理和を実行することによって第２の位相選択信号PSEL’＿Φ２と他の第２の位相選択信号PSEL’＿Φ６とが同時にハイレベルとなることを防止している。
【０１３２】
言い換えれば、第２の位相選択信号PSEL’＿Φ２がハイレベルになるためには、Φ２選択信号生成回路１０３１７から生成された第１の位相選択信号PSEL’’＿Φ２がハイレベルであり、かつΦ６選択信号生成回路１０３１１から生成された他の第１の位相選択信号PSEL’’＿Φ６がローレベルである必要がある。また、パルス幅整形回路１０２によるデューティ比調整量が、図６Ａの例のように、３：７である場合には、グリッチが発生するタイミングは任意のクロック位相から正方向に３位相離間したクロック位相になるため、グリッチ対策のためには、Φ６選択信号生成回路１０３１１ではなくΦ５選択信号生成回路１０３１０から生成された他の第１の位相選択信号PSEL’’＿Φ５と第１の位相選択信号PSEL’’＿Φ２との否定論理和を否定論理和回路１０３１７５で実行すれば良いものである。
【０１３３】
図２０は、図７に示す本発明の実施の形態１によるクロックデータリカバリ回路１の位相選択信号生成回路１０３のＭ＝６の場合の第７位相選択信号PSEL＿Φ６を生成するためのΦ６選択信号生成回路１０３１１の構成を示す図である。
【０１３４】
図２０に示したＭ＝６の場合のΦ６選択信号生成回路１０３１１の構成は、図８に示したＭ＝２の場合のΦ２選択信号生成回路１０３１７の構成と同様である。
【０１３５】
図２０に示すΦ６選択信号生成回路１０３１１は、セレクタ回路１０３１１１と、３個のＤＦＦ１０３１１２Ａ、１０３１１２B、１０３１１２Cと、２入力論理和回路１０３１１３と論理否定回路１０３１１４と２入力否定論理和回路１０３１１５とから構成されている。Φ６選択信号生成回路１０３１１は、第２位相Φ１の第２エッジ位置検出信号Edge＿Φ１と第２位相Φ１の第２クロック信号ＣＬＫ１とエッジ有無検出信号ＥＸ＿Ｅｄｇｅから、第１の位相選択信号PSEL’’＿Φ６を生成する。更にΦ６選択信号生成回路１０３１１から正方向に４位相離間した第１位相選択信号PSEL＿Φ０を生成するためのΦ０選択信号生成回路１０３１５からは、他の第１の位相選択信号PSEL’’＿Φ０が生成される。
【０１３６】
図２０のΦ６選択信号生成回路１０３１１は第１の位相選択信号PSEL’’＿Φ６と他の第１の位相選択信号PSEL’’＿Φ０とから、第２の位相選択信号PSEL’＿Φ６と、第３の位相選択信号PSEL＿Φ６とを生成する。
【０１３７】
セレクタ回路１０３１１１は、エッジ有無検出信号ＥＸ＿Ｅｄｇｅのローレベルとハイレベルに応答して、セレクト出力信号SELOUT_Φ６を切り換える動作を実行する。すなわち、エッジ有無検出信号ＥＸ＿Ｅｄｇｅがローレベルの場合にはＤＦＦ１０３１１２Ａの出力信号であるSamp1_SEL_Φ６をセレクト出力信号SELOUT_Φ６として選択する一方、エッジ有無検出信号ＥＸ＿Ｅｄｇｅがハイレベルの場合にはエッジ位置検出信号Edge＿Φ１をセレクト出力信号SELOUT_Φ６として選択する。
【０１３８】
図示されていないが、図７に示した位相選択信号生成回路１０３の第６位相選択信号PSEL＿Φ５を生成するためのΦ５選択信号生成回路１０３１０において第１の位相選択信号PSEL’’＿Φ５から第２の位相選択信号PSEL’＿Φ５と第３の位相選択信号PSEL＿Φ５とを生成する際、正方向に４位相離間したΦ９選択信号生成回路１０３１４から生成された他の第１の位相選択信号PSEL’’＿Φ９と第１の位相選択信号PSEL’’＿Φ５との否定論理和回路１０３１７５での否定論理和を実行する。また、図７に示した位相選択信号生成回路１０３の第８位相選択信号PSEL＿Φ７を生成するためのΦ７選択信号生成回路１０３１２において第１の位相選択信号PSEL’’＿Φ７から第２の位相選択信号PSEL’＿Φ７と第３の位相選択信号PSEL＿Φ７とを生成する際、正方向に４位相離間したΦ１選択信号生成回路１０３１６から生成された他の第１の位相選択信号PSEL’’＿Φ１と第１の位相選択信号PSEL’’＿Φ７との否定論理和回路１０３１７５での否定論理和を実行する。また、図７に示した位相選択信号生成回路１０３の第９位相選択信号PSEL＿Φ８を生成するためのΦ８選択信号生成回路１０３１３において第１の位相選択信号PSEL’’＿Φ８から第２の位相選択信号PSEL’＿Φ８と第３の位相選択信号PSEL＿Φ８とを生成する際、正方向に４位相離間したΦ２選択信号生成回路１０３１７から生成された他の第１の位相選択信号PSEL’’＿Φ１と第１の位相選択信号PSEL’’＿Φ８の否定論理和回路１０３１７５での否定論理和を実行する。以下、同様に図７に示した位相選択信号生成回路１０３の第１０位相選択信号PSEL＿Φ９を生成するためのΦ９選択信号生成回路１０３１４と第１位相選択信号PSEL＿Φ０を生成するためのΦ０選択信号生成回路１０３１５と第２位相選択信号PSEL＿Φ１を生成するためのΦ１選択信号生成回路１０３１６と第４位相選択信号PSEL＿Φ３を生成するためのΦ３選択信号生成回路１０３１８と第５位相選択信号PSEL＿Φ４を生成するためのΦ４選択信号生成回路１０３１９とは、上述と同様な規則に従って構成されているので、その説明は省略する。
【０１３９】
図１０に示した波形図を参照して、図７に示す本発明の実施の形態１によるクロックデータリカバリ回路１の位相選択信号生成回路１０３と、位相選択信号生成回路１０３の構成要素である位相選択制御回路１０３１の動作について説明する。
【０１４０】
図１０に示したｔ＝ｔ７(１)のタイミングで、位相選択信号生成回路１０３にはエッジ位置検出信号Edge＿Φ７のハイレベルが供給されるので、ハイレベルのエッジ位置検出信号Edge＿Φ７は位相選択信号生成回路１０３を構成するエッジ有無判定回路１０３０と位相選択制御回路１０３１との両者に供給される。
【０１４１】
エッジ有無判定回路１０３０はエッジ位置検出信号Edge＿Φ７のハイレベルを検出して、ｔ＝ｔ７(１)のタイミングから有限のゲート遅延時間を経過した後に、ハイレベルのエッジ有無検出信号ＥＸ＿Ｅｄｇｅを出力する。位相選択制御回路１０３１の構成要素である図８に示すΦ２選択信号生成回路１０３１７では、ハイレベルのエッジ位置検出信号Edge＿Φ７とハイレベルのエッジ有無検出信号ＥＸ＿Ｅｄｇｅとに応答してセレクタ回路１０３１７１はハイレベルの出力信号SELOUT＿Φ２を生成する。一方、同様に位相選択制御回路１０３１の他の構成要素である図２０に示すΦ６選択信号生成回路１０３１１は、ローレベルのエッジ検出信号Edge＿Φ１とハイレベルのエッジ有無検出信号ＥＸ＿Ｅｄｇｅとに応答してセレクタ回路１０３１７１はローレベルの出力信号SELOUT＿Φ６を生成する。
【０１４２】
次にｔ＝ｔ１(２)のタイミングにおいて、図２０に示すΦ６選択信号生成回路１０３１１の第１のＤＦＦ１０３１１２Ａによってローレベルのセレクト出力信号SEL_OUT＿Φ６がサンプリングされ、出力信号Samp1_SEL_Φ６はローレベルとなる。
【０１４３】
次にｔ＝ｔ７(２)のタイミングにおいて、図８に示すΦ２選択信号生成回路１０３１７の第１のＤＦＦ１０３１７２Ａによってハイレベルのセレクト出力信号SEL_OUT＿Φ２がサンプリングされ、出力信号Samp1_SEL_Φ２はハイレベルとなる。また、出力信号Samp1_SEL_Φ２のローレベルからハイレベルへの遷移によって、出力信号Samp1_SEL_Φ２と出力信号Samp２_SEL_Φ２の両者を入力信号とする論理和回路１０３１７３の出力信号PSEL’’＿Φ２は、ローレベルからハイレベルへ遷移する。しかし、ｔ＝ｔ７(２)のタイミングにおいては、まだΦ６選択信号生成回路１０３１１の中の第１の位相選択信号PSEL’’＿Φ６はハイレベルのままであるので、図８に示すΦ２選択信号生成回路１０３１７の中の第２の位相選択信号PSEL’＿Φ２はローレベルのままである。
【０１４４】
次にｔ＝ｔ１(３)のタイミングにおいて、図２０に示すΦ６選択信号生成回路１０３１１の第２のＤＦＦ１０３１１２BによってローレベルのSamp1_SEL_Φ６がサンプリングされ、出力信号Samp２_SEL_Φ６はローレベルとなる。また、ｔ＝ｔ１(３)のタイミングにおいてもSamp1_SEL_Φ６はローレベルを維持しているため、Samp1_SEL_Φ６とSamp２_SEL_Φ６との両者を入力信号とする論理和回路１０３１１３の出力信号である第１の位相選択信号PSEL’’＿Φ６はハイレベルからローレベルに遷移する。また、論理和否定回路１０３１１５の出力信号の第２の位相選択信号PSEL’＿Φ６も、ハイレベルからローレベルに遷移する。その結果、図２０に示すΦ６選択信号生成回路１０３１１の第１の位相選択信号PSEL’’＿Φ６のローレベルへの遷移に応答して、図８に示すΦ２選択信号生成回路１０３１７の第２の位相選択信号PSEL’＿Φ２はｔ＝ｔ１(３)のタイミングで、ローレベルからハイレベルに遷移する。
【０１４５】
次にｔ＝ｔ７(３)のタイミングにおいて、図８に示すΦ２選択信号生成回路１０３１７の第３のＤＦＦ１０３１７２Cによって、第２の位相選択信号PSEL’＿Φ２のハイレベルがサンプリングされ、第３の位相選択信号PSEL＿Φ２はローレベルからハイレベルに遷移する。従って、ｔ＝ｔ７(３)のタイミングの第３の位相選択信号PSEL＿Φ２のローレベルからハイレベルへの遷移によって、第３クロック信号ＣＬＫ２のクロックデータリカバリ回路１の使用クロックとしての選択が開始される。
【０１４６】
次にｔ＝ｔ１(４)のタイミングにおいて、図２０に示すΦ６選択信号生成回路１０３１１の第３のＤＦＦ１０３１１２Cによって、第２の位相選択信号PSEL’＿Φ６のローレベルがサンプリングされ、第３の位相選択信号PSEL＿Φ６は、ハイレベルからローレベルに遷移する。従って、ｔ＝ｔ１(４)のタイミングの第３の位相選択信号PSEL＿Φ６のハイレベルからローレベルへの遷移によって、第７クロック信号ＣＬＫ６のクロックデータリカバリ回路１の使用クロックとしての選択が終了される。
【０１４７】
その結果、ｔ７(３)≦ｔ≦ｔ１(４)の期間では、図７の選択信号生成回路１０３の２つのクロック選択出力信号PSEL＿Φ２、PSEL＿Φ６が同時にハイレベルとなる期間が生じており、第３クロック信号ＣＬＫ２と第７クロック信号ＣＬＫ６がクロックデータリカバリ回路１の使用クロックとして２重選択される可能性が発生する。しかし、この期間では、第３クロック信号ＣＬＫ２はローレベルに維持される一方、第７クロック信号ＣＬＫ６のみがハイレベルからローレベルに遷移する。従って、このｔ７(３)≦ｔ≦ｔ１(４)の期間では、実効的に第７クロック信号ＣＬＫ６がクロックデータリカバリ回路１の使用クロックとして選択されている。このｔ７(３)≦ｔ≦ｔ１(４)の期間の後のｔ＝ｔ２(４)のタイミングで第３クロック信号ＣＬＫ２がローレベルからハイレベルに遷移してから、実効的な第３クロック信号ＣＬＫ２のクロックデータリカバリ回路１の使用クロックとしての選択が開始される。
【０１４８】
従って、ｔ７(３)≦ｔ≦ｔ１(４)の期間の第７クロック信号ＣＬＫ６のハイレベルからローレベルへの遷移のタイミングとその後のｔ＝ｔ２(４)のタイミングでの第３クロック信号ＣＬＫ２のローレベルからハイレベルへの遷移との時間差は０．２ＵＩ(１３２ピコ秒)となって、図１３の場合の波形切り換え時間の０．１ＵＩ(６６ピコ秒)の２倍となる。従って、上述した図２、図３、図４、図７、図８、図１０、図２０を参照して説明した本発明の実施の形態１によるクロックデータリカバリ回路１によれば、クロックデータリカバリ回路(ＣＤＲ)の後続ロジック回路の動作速度マージンが不足した場合でも受信データ信号ＲＸＤＡＴＡの再生での誤動作の確率を低減することが可能となる。
【０１４９】
《クロックデータ生成回路》
図９は、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１のクロックデータ生成回路１０４の構成を示す図である。
【０１５０】
図９に示すクロックデータ生成回路１０４は、クロック生成回路１０４０と、データ生成回路１０４１と、シフトレジスタ１０４２と、ＤＦＦ１０４３とから構成される。
【０１５１】
《クロックデータ生成回路のクロック生成回路》
クロック生成回路１０４０は図７に示した位相選択生成回路１０３から生成される１０個の位相選択信号PSEL＿Φ０〜PSEL_Φ９と図５Ａに示したパルス幅整形回路１０２から生成される第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９とに応答して、再生クロックＲＣＬＫを生成する。図１０で詳細に説明したように図７に示す位相選択信号生成回路１０３から生成される１０個の位相選択信号PSEL＿Φ０〜PSEL_Φ９は、再生クロックＲＣＬＫの選択クロック相の選択切り換え時期以外は、１０個の信号中のいずれか１個だけがハイレベルとなる。
【０１５２】
またクロック生成回路１０４０は、１段目の論理回路として１０個の位相選択信号PSEL＿Φ０〜PSEL_Φ９と１０個の１０相クロック信号ＣＬＫ０〜ＣＬＫ９とがそれぞれ供給される１０個の２入力否定論理積回路を含んでいる。１段目の１０個の２入力否定論理積回路の出力信号は、クロック生成回路１０４０の２段目の論理回路として５個の２入力否定論理積回路に供給される。２段目の論理回路として５個の２入力否定論理積回路の出力信号は、クロック生成回路１０４０の３段目の論理回路として３個の２入力否定論理和回路に供給される。３段目の論理回路として３個の２入力否定論理和回路の出力信号は、クロック生成回路１０４０の４段目の論理回路として２個の２入力否定論理積回路に供給される。４段目の論理回路として２個の２入力否定論理積回路の出力信号は、クロック生成回路１０４０の５段目の論理回路として１個の２入力否定論理和回路と否定論理回路との直列接続に供給される。否定論理回路の出力端子から、再生クロックＲＣＬＫが生成される。
【０１５３】
従って、１０個の位相選択信号PSEL＿Φ０〜PSEL_Φ９で例えば位相選択信号PSEL＿Φ６だけがハイレベルに選択される場合は、１段目の７個目の２入力否定論理積回路によって第７クロック信号ＣＬＫ６が再生クロックＲＣＬＫとして選択される。すなわち、選択された１段目の７個目の２入力否定論理積回路の出力クロック信号は、２段目の４個目の２入力否定論理積回路と３段目の２個目の２入力否定論理和回路と４段目の１個目の２入力否定論理積回路と５段目の２入力否定論理和回路と否定論理回路との直列接続とを介して再生クロックＲＣＬＫとして出力される。
【０１５４】
更に、１０個の位相選択信号PSEL＿Φ０〜PSEL_Φ９で、例えば位相選択信号PSEL＿Φ２だけがハイレベルに選択される場合は、１段目の３個目の２入力否定論理積回路によって第３クロック信号ＣＬＫ２が再生クロックＲＣＬＫとして選択される。すなわち、選択された１段目の３個目の２入力否定論理積回路の出力クロック信号は、２段目の２個目の２入力否定論理積回路と３段目の１個目の２入力否定論理和回路と４段目の１個目の２入力否定論理積回路と５段目の２入力否定論理和回路と否定論理回路との直列接続とを介して再生クロックＲＣＬＫとして出力される。
【０１５５】
以上、説明したように、位相選択信号PSEL＿Φ０〜PSEL_Φ９でハイレベルに選択された位相選択信号に対応する第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９の選択クロック信号が、５段の論理ゲート遅延を経由して再生クロックＲＣＬＫとして出力される。また１０個の１０相クロック信号ＣＬＫ０〜ＣＬＫ９のいずれが再生クロックＲＣＬＫとして選択される場合でも、常に同一の５段の論理ゲート遅延となるので、ゲート遅延時間の差に起因するグリッチは発生せず、安定した再生クロックＲＣＬＫを出力することが可能となる。
【０１５６】
《クロックデータ生成回路のシフトレジスタ》
図９に示すクロックデータ生成回路１０４のシフトレジスタ１０４２は、図３に示したサンプリング回路１０６から生成されるサンプリング信号Sample＿Φ０〜Sample＿Φ９と図５Ａに示したパルス幅整形回路１０２から生成される第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９とに応答して、１０個の遅延サンプリングデータ信号SDATA＿Φ０〜SDATA＿Φ９を生成する。シフトレジスタ１０４２の入力サンプリング信号Sample＿Φ０〜Sample＿Φ９と出力遅延サンプリングデータ信号SDATA＿Φ０〜SDATA＿Φ９との間の遅延時間は、第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９の略３サイクルに設定される。この略３サイクルのシフトレジスタ１０４２の遅延時間は、図１０に示したタイミングｔ＝ｔeでの受信データ信号ＲＸＤＡＴＡ(ＤＡＴＡ＿ＩＮ)の切り換えエッジからタイミングｔ＝ｔ２(４)での使用クロックの切り換え時点までの遅延時間を考慮したものである。
【０１５７】
《クロックデータ生成回路のデータ生成回路》
図９に示すクロックデータ生成回路１０４のデータ生成回路１０４１は、上述のクロック生成回路１０４０と同様の構成であるが、データ生成回路１０４１は図７に示す位相選択生成回路１０３から生成される位相選択信号PSEL＿Φ０〜PSEL_Φ９と上述のシフトレジスタ１０４２から生成される１０個の遅延サンプリングデータ信号SDATA＿Φ０〜SDATA＿Φ９とに応答して第１の再生データＲＤＡＴＡ’を生成する。
【０１５８】
データ生成回路１０４１が上述のクロック生成回路１０４０と同様の構成であるので、１０個の位相選択信号PSEL＿Φ０〜PSEL_Φ９で例えば位相選択信号PSEL＿Φ６だけがハイレベルに選択される場合には、１段目の７個目の２入力否定論理積回路によって第７出力遅延サンプリングデータ信号SDATA＿Φ６が第１の再生データＲＤＡＴＡ’として選択される。更に、１０個の位相選択信号PSEL＿Φ０〜PSEL_Φ９で、例えば位相選択信号PSEL＿Φ２だけがハイレベルに選択される場合には、１段目の３個目の２入力否定論理積回路によって第３出力遅延サンプリングデータ信号SDATA＿Φ２が第１の再生データＲＤＡＴＡ’として選択される。
【０１５９】
以上、説明したように、位相選択信号PSEL＿Φ０〜PSEL_Φ９でハイレベルに選択された位相選択信号に対応する１０個の遅延サンプリングデータ信号SDATA＿Φ０〜SDATA＿Φ９が、５段の論理ゲート遅延を経由して第１の再生データＲＤＡＴＡ’として出力される。また１０個の遅延サンプリングデータ信号SDATA＿Φ０〜SDATA＿Φ９のいずれが第１の再生データＲＤＡＴＡ’として選択される場合でも、常に同一の５段の論理ゲート遅延となるので、ゲート遅延時間の差に起因するグリッチは発生せず、安定した第１の再生データＲＤＡＴＡ’を出力することが可能となる。
【０１６０】
このようにして、データ生成回路１０４１の出力端子から生成される第１の再生データＲＤＡＴＡ’は、データ生成回路１０４１の出力端子に接続された遅延型フリップフロップＤＦＦ１０４３のデータ入力端子に供給される。また、遅延型フリップフロップＤＦＦ１０４３のトリガ入力端子には上述したクロック生成回路１０４０から生成された再生クロックＲＣＬＫが供給されるので、遅延型フリップフロップＤＦＦ１０４３の出力端子からはクロックデータリカバリ回路１の最終的な再生データＲＤＡＴＡが生成されることが可能となる。図１０の下部に示したように、再生データＲＤＡＴＡの立ち上がりエッジは、タイミングｔ＝ｔ２(４)での使用クロックの切り換え後の再生クロックＲＣＬＫの立ち上がりエッジのタイミングと略同期するものとなる。
【０１６１】
《クロックデータリカバリ回路の内部動作》  
図１４は、上述した図２、図３、図４、図７、図８、図９、図１０、図２０を参照して説明した本発明の実施の形態１によるクロックデータリカバリ回路１の内部動作を説明するための内部各部の波形を示す図である。
【０１６２】
図１４の一番上にはホストコンピュータ２からの受信信号ＲＸＤＡＴＡの波形が示され、図１４の中間にはオーバーサンプリング多相クロックとしての１０相クロック信号ＣＬＫ０〜ＣＬＫ９の波形が示されて、図１４の一番下にはクロック選択動作によって１０相クロック信号ＣＬＫ０〜ＣＬＫ９から選択されたクロックデータリカバリ回路(ＣＤＲ)の使用クロック信号の波形が示されている。尚、１０相クロック信号ＣＬＫ０〜ＣＬＫ９のパルス信号のハイレベル期間とローレベル期間は略４：６に設定されているので、デューティ比は略４：６に設定されている。
【０１６３】
図１４の一番上に示した受信信号ＲＸＤＡＴＡの波形で、実線の波形はジッタ発生前の波形を示し、破線の波形はジッタ発生後の波形を示している。
【０１６４】
図１４で、ジッタ発生以前の受信信号ＲＸＤＡＴＡの立ち上りエッジはクロック信号ＣＬＫ１の立ち上りエッジのタイミングとなっているので、エッジ位置検出信号Edge＿Φ１と０．５UI離間した位相を持ったクロック信号ＣＬＫ６が再生クロックＲＣＬＫとして選択されている。
【０１６５】
図１４に示したように、ジッタ発生以降の受信信号ＲＸＤＡＴＡの立ち上りエッジは、クロック信号ＣＬＫ７の立ち上りエッジのタイミングとなっている。その結果、エッジ位置検出信号Edge＿Φ７と０．５UI離間した位相を持ったクロック信号ＣＬＫ２が、再生クロックＲＣＬＫとして選択される必要がある。
【０１６６】
図１４には、クロックデータリカバリ回路(ＣＤＲ)の使用クロック信号の選択更新動作に必要な演算処理時間が示され、この演算処理時間の終了後の時刻ｔ２の以降には第３位相クロック信号ＣＬＫ２の選択動作が開始される。一方、演算処理時間の終了後の時刻ｔ２の以前では、第７位相クロック信号ＣＬＫ６の選択動作が継続されている。
【０１６７】
図１４から理解されるように、クロック選択更新時刻ｔ２の前後でクロックデータリカバリ回路(ＣＤＲ)の使用クロック信号ＲＣＬＫの波形は、第７位相クロック信号ＣＬＫ６の波形から第３位相クロック信号ＣＬＫ２の波形へ切り換えられる。この場合のクロック選択更新時刻ｔ２の前後での波形の切り換え時間は、０．２ＵＩ(１３２ピコ秒)となり、図１３の場合の波形切り換え時間の０．１ＵＩ(６６ピコ秒)の２倍となる。従って、上述した本発明の実施の形態１によるクロックデータリカバリ回路１によれば、クロックデータリカバリ回路(ＣＤＲ)の後続ロジック回路の動作速度マージンが不足した場合でも受信データ信号ＲＸＤＡＴＡの再生での誤動作の確率を低減することが可能となる。
【０１６８】
以上の説明した本発明の実施の形態１によるクロックデータリカバリ回路１によれば、高速ジッタに追従してクロック再生とデータ再生とを可能とすることが可能となる。また、クロックデータリカバリ回路１でクロック再生とデータ再生に使用されるクロック信号のオーバーサンプリング多相クロックからの選択をジッタに応答して高速に更新する際の誤動作の確率を、低減することが可能となる。更に、ホストと接続可能なデバイスを構成する送受信ＬＳＩにおいて、ホストからの受信信号の受信に際して、再生クロックと再生データの生成での誤動作の可能性を低減することが可能となる。
【０１６９】
［実施の形態２］
図１１は、本発明の実施の形態２によるクロックデータリカバリ回路１の構成を示す図である。
【０１７０】
図１１に示す本発明の実施の形態２によるクロックデータリカバリ回路１は、図２に示す本発明の実施の形態１によるクロックデータリカバリ回路１と同様に、パルス幅整形回路１０２、サンプリング回路１０６、エッジ検出回路１０５、位相選択信号生成回路１０３、クロックデータ生成回路１０４から構成される。
【０１７１】
しかし、図１１に示すクロックデータリカバリ回路１のクロックデータ生成回路１０４には、図２に示すクロックデータリカバリ回路１のようにサンプリング回路１０６から生成される１０個のサンプリング信号Sample＿Φ０〜Sample＿Φ９が供給されていない。その代わりに、図１１に示すクロックデータリカバリ回路１では、サンプリング回路１０６の入力端子に供給されるホストコンピュータ２からの受信データ信号ＲＸＤＡＴＡがクロックデータ生成回路１０４のデータ入力端子にも供給されている。
【０１７２】
従って、図１１に示す本発明の実施の形態２によるクロックデータリカバリ回路１のクロックデータ生成回路１０４は、サンプリング回路１０６から生成される１０個のサンプリング信号Sample＿Φ０〜Sample＿Φ９を遅延するための図９に示したシフトレジスタ１０４２と、シフトレジスタ１０４２から生成される１０個の遅延サンプリングデータ信号SDATA＿Φ０〜SDATA＿Φ９と位相選択生成回路１０３から生成される位相選択信号PSEL＿Φ０〜PSEL_Φ９とが供給されるデータ生成回路１０４１とを含んでいない。その代わりに、図１１に示すクロックデータリカバリ回路１のクロックデータ生成回路１０４は、ホストコンピュータ２からサンプリング回路１０６の入力端子に供給される受信データ信号ＲＸＤＡＴＡを遅延するための遅延回路を含んでいる。しかし、図１１に示す本発明の実施の形態２によるクロックデータリカバリ回路１のその他の構成は、図２に示した本発明の実施の形態１によるクロックデータリカバリ回路１の構成と同一である。
【０１７３】
図１２は、図１１に示した本発明の実施の形態２によるクロックデータリカバリ回路１のクロックデータ生成回路１０４の構成を示す図である。
【０１７４】
図９のクロックデータ生成回路１０４がクロック生成回路１０４０とデータ生成回路１０４１とシフトレジスタ１０４２とＤＦＦ１０４３とから構成されていたのに対して、図１２に示すクロックデータ生成回路１０４はクロック生成回路１０４０とＤＦＦ１０４３と遅延回路１０４４とから構成されている。従って、図１２に示すクロックデータ生成回路１０４では、図９のクロックデータ生成回路１０４の内部に含まれていたシフトレジスタ１０４２とデータ生成回路１０４１とが省略され、図９のクロックデータ生成回路１０４の内部に含まれていなかった遅延回路１０４４が追加されている。
【０１７５】
図１２に示すクロックデータ生成回路１０４のクロック生成回路１０４０は、図９に示すクロックデータ生成回路１０４のクロック生成回路１０４０と全く同様に構成されている。従って、図１２に示すクロック生成回路１０４０でも、位相選択信号PSEL＿Φ０〜PSEL_Φ９でハイレベルに選択された位相選択信号に対応する第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９の選択クロック信号が、５段論理ゲート遅延を経由して再生クロックＲＣＬＫとして出力される。また更に１０個の１０相クロック信号ＣＬＫ０〜ＣＬＫ９のいずれが再生クロックＲＣＬＫとして選択される場合でも、常に同一の５段の論理ゲート遅延となるので、ゲート遅延時間の差に起因するグリッチは発生せず、安定した再生クロックＲＣＬＫを出力することが可能となる。
【０１７６】
更に図１２に示すクロックデータ生成回路１０４に追加された遅延回路１０４４の５段のダミーゲート(１段目の２入力否定論理積回路と、２段目の２入力否定論理積回路と、３段目の２入力否定論理和回路と、４段目の２入力否定論理積回路と、５段目の２入力否定論理和回路と否定論理回路との直列接続)は、図１２に示すクロックデータ生成回路１０４のクロック生成回路１０４０５段論理ゲート遅延と同等の遅延時間を生成する。
【０１７７】
従って、図１２に示す本発明の実施の形態２によるクロックデータリカバリ回路１のクロックデータ生成回路１０４によれば、ホストからクロックデータ生成回路１０４のデータ入力端子に供給される受信データ信号ＲＸＤＡＴＡは遅延回路１０４４の５段のダミーゲートによって、クロックデータ生成回路１０４から生成される再生クロックＲＣＬＫの同等の遅延時間を持つように調整される。従って、遅延回路１０４４の出力端子に生成される遅延受信データ信号ＳＲＸＤＡＴＡがＤＦＦ１０４３のデータ入力端子に供給され、ＤＦＦ１０４３のトリガ入力端子にクロック生成回路１０４０から生成された再生クロックＲＣＬＫが供給されるので、ＤＦＦ１０４３の出力端子からはクロックデータリカバリ回路１の最終的な再生データＲＤＡＴＡが生成されることが可能となる。
【０１７８】
以上説明したように、図１１と図１２に示した本発明の実施の形態２によるクロックデータリカバリ回路１によれば、本発明の実施の形態１によるクロックデータリカバリ回路１と同様に、高速ジッタに追従してクロック再生とデータ再生とを可能とすることが可能となる。また、クロックデータリカバリ回路１でクロック再生とデータ再生に使用されるクロック信号のオーバーサンプリング多相クロックからの選択をジッタに応答して高速に更新する際の誤動作の確率を、低減することが可能となる。更に、ホストと接続可能なデバイスを構成する送受信ＬＳＩにおいて、ホストからの受信信号の受信に際して、再生クロックと再生データの生成での誤動作の可能性を低減することが可能となる。
【０１７９】
［実施の形態３］
図１５は、本発明の実施の形態３によるクロックデータリカバリ回路１の構成を示す図である。
【０１８０】
図１５に示す本発明の実施の形態３によるクロックデータリカバリ回路１は、図２に示す本発明の実施の形態１によるクロックデータリカバリ回路１と同様に、パルス幅整形回路１０２、サンプリング回路１０６、エッジ検出回路１０５、位相選択信号生成回路１０３、クロックデータ生成回路１０４から構成されているだけではなく、多相クロック生成回路１０７が追加されている。
【０１８１】
図１５に示す本発明の実施の形態３によるクロックデータリカバリ回路１の多相クロック生成回路１０７には、クロックデータリカバリ回路１の外部に配置された図示されていないＰＬＬ１３から生成された差動クロック信号ＣＬＫ＿ＩＮが供給される。多相クロック生成回路１０７は差動クロック信号ＣＬＫ＿ＩＮに応答して、デューティ比が略５：５に設定された１０相クロック信号ＣＬＫ‘０〜ＣＬＫ‘９を生成する。多相クロック生成回路１０７から生成されるデューティ比が略５：５の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ‘９はパルス幅整形回路１０２の入力端子に供給されることによって、デューティ比が略４：６の第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９がパルス幅整形回路１０２から生成される。
【０１８２】
《多相クロック生成回路》
図１６は、図１５に示す本発明の実施の形態３によるクロックデータリカバリ回路１の多相クロック生成回路１０７の構成を示す図である。
【０１８３】
図１６に示す多相クロック生成回路１０７は、位相比較器(ＰＤ)１０７０１と、チャージポンプ(ＣＰ)１０７０２と、ループフィルタ(ＬＰ)１０７０４と、電圧制御遅延線路(ＶＣＤＬ)１０７０３とを含むディレイド・ロックド・ループ(ＤＬＬ)によって構成されている。
【０１８４】
位相比較器１０７０１はクロックデータリカバリ回路１の外部に配置された図示されていないＰＬＬ１３から生成されたクロック信号ＣＬＫ＿ＩＮと電圧制御遅延線路１０７０１の出力信号の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ‘９の１個のクロック信号ＣＬＫ’０との位相差を比較して、位相差に対応する時間のパルス幅を有するアップ信号ＵＰもしくはダウン信号ＤＮを生成する。チャージポンプ１０７０２はアップ信号ＵＰもしくはダウン信号ＤＮに応答してループフィルタ１０７０４に位相差に比例した充電電流か放電電流を供給して、ループフィルタ１０７０４に制御電圧Ｖｃを生成する。電圧制御遅延線路１０７０３は、制御電圧Ｖｃに応答してクロック信号ＣＬＫ＿ＩＮを遅延して、１０相クロック信号ＣＬＫ‘０〜ＣＬＫ‘９を出力する。このフィードバックループによって、位相比較器１０７０１の入力クロック信号ＣＬＫ＿ＩＮとフィードバッククロック信号ＣＬＫ’０の位相は略一致する。
【０１８５】
図１７は、図１６に示した多相クロック生成回路１０７の電圧制御遅延線路(ＶＣＤＬ)１０７０３の構成を示す図である。
【０１８６】
図１７に示す電圧制御遅延線路１０７０３は、５段の縦続接続された差動電圧制御遅延線路１０７０３０〜１０７０３４によって構成されている。１段目の差動電圧制御遅延線路１０７０３０の差動入力端子にはＰＬＬ１３から生成された差動クロック信号ＣＬＫ＿ＩＮが供給され、１段目の差動電圧制御遅延線路１０７０３０の差動出力信号ＣＬＫ’１、ＣＬＫ’９は２段目の差動電圧制御遅延線路１０７０３１の差動入力端子に供給され、２段目の差動電圧制御遅延線路１０７０３１の差動出力信号ＣＬＫ’２、ＣＬＫ’７は３段目の差動電圧制御遅延線路１０７０３２の差動入力端子に供給され、３段目の差動電圧制御遅延線路１０７０３２の差動出力信号ＣＬＫ’３、ＣＬＫ’８は４段目の差動電圧制御遅延線路１０７０３３の差動入力端子に供給され、４段目の差動電圧制御遅延線路１０７０３３の差動出力信号ＣＬＫ’４、ＣＬＫ’５は５段目の差動電圧制御遅延線路１０７０３４の差動入力端子に供給され、５段目の差動電圧制御遅延線路１０７０３４から差動出力信号ＣＬＫ’０、ＣＬＫ’６が生成される。このようにして、図１７に示した電圧制御遅延線路１０７０３は、デューティ比が略５：５に設定された１０相クロック信号ＣＬＫ‘０〜ＣＬＫ‘９を生成するものである。
【０１８７】
図１６に示した多相クロック生成回路１０７では、ループフィルタ１０７０４の容量値を数ｐＦ程度の小さな値に設定することが可能である。従って、本発明に先立って本発明者等によって検討された図１に示す送受信ＬＳＩ７の受信用の第１のＰＬＬ回路(ＰＬＬ１)１６と送信用の第２のＰＬＬ回路(ＰＬＬ２)１３とを含むよりも、送受信ＬＳＩ７の半導体チップ占有面積を大幅に削減することが可能となる。
【０１８８】
また、図１５乃至図１７で説明した本発明の実施の形態３によるクロックデータリカバリ回路１により、高速ジッタに追従してクロック再生とデータ再生とを可能とすることが可能となったため、受信用の第１のＰＬＬ回路(ＰＬＬ１)１６と送信用の第２のＰＬＬ回路(ＰＬＬ２)１３とを単一のＰＬＬ回路で共用化することが可能となったので、送受信ＬＳＩ７の半導体チップ占有面積を大幅に削減することが可能となる。
【０１８９】
一方、上述した本発明の実施の形態１と本発明の実施の形態２とでは、クロックデータリカバリ回路１の外部に配置された図示されていないＰＬＬ１３から生成される１０相クロック信号ＣＬＫ‘０〜ＣＬＫ‘９をクロックデータリカバリ回路１に供給する必要がある。
【０１９０】
そのためには、外部のＰＬＬ１３からクロックデータリカバリ回路１まで、１０本の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９を送受信ＬＳＩ７の内部信号配線によって伝送する必要がある。この内部信号配線は、送受信ＬＳＩ７の半導体チップレイアウト設計のフロアプランにも依存するが、数百μｍ〜１ｍｍの比較的長い配線長となる。長距離内部配線では、１０本の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９の内部配線を、等長配線とする必要がある。しかし、１０本の１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９の内部配線を等長配線としても、１ＧＨｚを超過するクロック信号周波数では等長配線の相互容量および相互インダクタンスの差異によって内部配線を均等負荷とするのは極めて困難である。その結果、等長配線で、クロック間スキューが発生すると言う問題がある。１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９のクロック間にスキューが存在する場合、クロック間スキューは、クロックデータリカバリ回路１内部のパルス幅整形回路１０２でも改善できず、パルス幅整形回路１０２の出力信号である第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９でもクロック間スキューが残留する。第２の１０相クロック信号ＣＬＫ０〜ＣＬＫ９に存在するスキューはクロックデータリカバリ回路１のジッタマージンを縮小するので、クロックデータリカバリ回路１のジッタ耐性は悪化するものとなる。
【０１９１】
図１５乃至図１７で説明した本発明の実施の形態３によるクロックデータリカバリ回路１は、その内部に多相クロック生成回路１０７を含んでいる。従って、外部のＰＬＬ１３からクロックデータリカバリ回路１までは、差動クロック信号ＣＬＫ＿ＩＮを伝送する差動信号配線２本で十分なものとなる。また、クロックデータリカバリ回路１の内部の多相クロック生成回路１０７から生成される１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９は、比較的短い内部配線によってクロックデータリカバリ回路１の内部のパルス幅整形回路１０２に伝送されることが可能となる。その結果、送受信ＬＳＩ７の半導体チップのチップ占有面積の削減が可能となり、差動クロック信号ＣＬＫ＿ＩＮを伝送する差動信号配線２本が数百μｍ〜１ｍｍの比較的長い配線長としても、その差動信号間スキューの低減も比較的容易となる。更に、クロックデータリカバリ回路１の内部で１０相クロック信号ＣＬＫ‘０〜ＣＬＫ’９を伝送する短距離内部配線では、クロック間スキューの低減も極めて容易となる。
【０１９２】
［実施の形態４］
図１８は、本発明の実施の形態４によるクロックデータリカバリ回路(ＣＤＲ)１の構成を示す図である。
【０１９３】
図１８に示す本発明の実施の形態４によるクロックデータリカバリ回路１は、図１１に示した本発明の実施の形態２によるクロックデータリカバリ回路１に、図１５に示した発明の実施の形態３による多相クロック生成回路１０７を適用したものである。
【０１９４】
図１８に示す本発明の実施の形態４によるクロックデータリカバリ回路１に関するこれ以上の構成とその動作とは、自明であるので、その説明を省略する。
【０１９５】
［実施の形態５］
図１９は、本発明の実施の形態５による送受信ＬＳＩ７のインターフェースユニット１１の構成を示す図である。
【０１９６】
図１に示した本発明に先立って本発明者等によって検討された送受信ＬＳＩ７のインターフェースユニット(ＡＴＡＰＩ)１１は、シリアライザ(ＳＥＲ)１４、第１のＰＬＬ回路(ＰＬＬ１)１６、第２のＰＬＬ回路(ＰＬＬ２)１３、デシリアライザ(ＤＥＳ)１５、クロックデータリカバリ回路(ＣＤＲ)１から構成されていた。
【０１９７】
それに対して、図１９に示した本発明の実施の形態５による送受信ＬＳＩ７のインターフェースユニット１１では、受信用のＰＬＬ回路と送信用のＰＬＬ回路とに単一のＰＬＬ回路１３が共用化されることが可能となったので、送受信ＬＳＩ７の半導体チップ占有面積が大幅に削減されたものである。
【０１９８】
図１９に示したインターフェースユニット１１では、クロックデータリカバリ回路(ＣＤＲ)１はホスト２から受信した受信データ信号ＲＸＤＡＴＡと単一のＰＬＬ回路１３から生成されるデューティ比が略５：５に設定された１０相クロック信号ＣＬＫ‘０〜ＣＬＫ‘９または差動クロック信号ＣＬＫ＿ＩＮに応答して再生クロックＲＣＬＫと再生データＲＤＡＴＡとを再生するものである。シリアル・パラレル変換器としてのデシリアライザ(ＤＥＳ)１５は、クロックデータリカバリ回路(ＣＤＲ)１によって再生された再生クロックＲＣＬＫと再生データＲＤＡＴＡとから、パラレル受信データＤＲを生成するものである。
【０１９９】
また、パラレル・シリアル変換器としてのシリアライザ(ＳＥＲ)１４は、単一のＰＬＬ回路１３から生成されるデューティ比が略５：５に設定された１０相クロック信号ＣＬＫ‘０〜ＣＬＫ‘９または差動クロック信号ＣＬＫ＿ＩＮを使用して、パラレル送信データＤＴからシリアル送信データＴＸＤＡＴＡを生成してホスト２へ転送するものである。
【０２００】
上述のように単一の共用化ＰＬＬ回路１３は、ホスト２へのシリアル送信データＴＸＤＡＴＡの送信クロックをデバイス側のスプレッドスペクトラムで決定している。一方、単一の共用化ＰＬＬ回路１３から生成されるシリアル送信データＴＸＤＡＴＡの送信クロックが供給されるクロックデータリカバリ回路(ＣＤＲ)１には、ホスト２側のスプレッドスペクトラムで決定された周波数を有する受信データ信号ＲＸＤＡＴＡが供給される。その結果、クロックデータリカバリ回路(ＣＤＲ)１では、ホストからの受信データ信号ＲＸＤＡＴＡのホスト側スプレッドスペクトラム周波数とホストへの送信データＴＸＤＡＴＡのデバイス側スプレッドスペクトラム周波数の相違によるジッタが発生する。
【０２０１】
図１９に示した本発明の実施の形態５によるインターフェースユニット１１で受信用のＰＬＬ回路と送信用のＰＬＬ回路とに単一のＰＬＬ回路１３を共用化しても、クロックデータリカバリ回路(ＣＤＲ)１を高速ジッタに追従させて安定に再生クロックＲＣＬＫと再生データＲＤＡＴＡとを再生することが必要である。この目的を達成するために、図１９に示した本発明の実施の形態５によるインターフェースユニット１１のクロックデータリカバリ回路(ＣＤＲ)１に、上述した本発明の実施の形態１乃至実施の形態４のいずれか１つによるクロックデータリカバリ回路(ＣＤＲ)１が使用されている。
【０２０２】
図１９に示す本発明の実施の形態５によるインターフェースユニット１１に関するこれ以上の構成とその動作とは、自明であるので、その説明を省略する。
【０２０３】
［実施の形態６］
図２１は、本発明の実施の形態６による送受信ＬＳＩ７の構成を示す図である。
【０２０４】
図２１に示す送受信ＬＳＩ７は、図１９で説明した本発明の実施の形態５による送受信ＬＳＩ７のインターフェースユニット１１に、記録再生ユニット(ＲＥＡＤ／ＷＲＩＴＥ)８を接続したものである。記録再生ユニット(ＲＥＡＤ／ＷＲＩＴＥ)８は、光ディスク５に光ビームを照射してデータの読み出しと書き込みとを実行する光ピックアップ６と接続可能とされている。記録再生ユニット(ＲＥＡＤ／ＷＲＩＴＥ)８はインターフェースユニット１１を介してホスト２から供給される書き込み信号を信号処理して光ピックアップ６に供給することによって光ディスク５へのデータの書き込みを実行する一方、光ディスク５からのデータの読み出しでは光ピックアップ６から供給される読み出し信号を信号処理してンターフェースユニット１１に供給する。図２１に示す送受信ＬＳＩ７には水晶振動子３に接続され、この水晶振動子３によって記録再生ユニット(ＲＥＡＤ／ＷＲＩＴＥ)８に供給される動作クロックの周波数Ｆｒｅｆが決定される。また、この周波数Ｆｒｅｆは、インターフェースユニット１１内部の単一の共用化ＰＬＬ回路１３のデバイス側スプレッドスペクトラム周波数のベース周波数を決定する。スプレッドスペクトラムクロック発生器(ＳＳＣＧ)として構成される単一の共用化ＰＬＬ回路１３は、このベース周波数よりも低い周波数を持つクロック信号を生成する。スプレッドスペクトラムクロック信号の周波数は、例えば３角波形状に周期的に変化されることによって、クロック信号の不要輻射が軽減されることが可能となる。
【０２０５】
図２１に示す本発明の実施の形態６による送受信ＬＳＩ７に関するこれ以上の構成とその動作とは、自明であるので、その説明を省略する。
【０２０６】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２０７】
例えば、図２に示したインターフェースユニット１１のクロックデータリカバリ回路(ＣＤＲ)１において、外部ＰＬＬ１３からデューティ比が略５：５に設定された８相クロック信号ＣＬＫ’０〜ＣＬＫ’７を生成してパルス幅調整回路１０２に供給して、パルス幅調整回路１０２から生成されるデューティ比が略４：６に設定された８相クロック信号ＣＬＫ０〜ＣＬＫ７をサンプリング回路１０６とエッジ検出回路１０５と位相選択信号生成回路１０３とクロックデータ生成回路１０４に供給することができる。この場合には、サンプリング回路１０６からは８個のサンプリング信号Sample＿Φ０〜Sample＿Φ７が生成され、エッジ検出回路１０５からは８個のエッジ位置検出信号Edge＿Φ０〜Edge＿Φ７が生成され、位相選択信号生成回路１０３からは８個の位相選択信号PSEL＿Φ０〜PSEL_Φ７が生成される。更に、この場合には、受信信号ＲＸＤＡＴＡの立ち上りエッジが、例えばエッジ位置検出信号Edge＿Φ１であれば、エッジ位置検出信号Edge＿Φ１と０．４UI離間した位相のクロック信号ＣＬＫ５が再生クロックＲＣＬＫとして選択される。
【０２０８】
また更にデータ記録ための記録媒体５は、回転駆動されるＨＤＤ／ＣＤ／ＤＶＤ／ＢＤ等のディスク記録媒体に限定されるものではなく、大容量半導体不揮発性メモリファイルを使用することも可能である。
【符号の説明】
【０２０９】
１…クロックデータリカバリ回路
１０２…パルス幅整形回路
１０２０〜１０２９…論理積回路
１０３…位相選択信号生成回路
１０３０…エッジ有無判定回路
１０３１…位相選択制御回路
１０３１０〜１０３１９…ΦM選択信号生成回路
１０３１７１…セレクタ回路
１０３１７２Ａ〜１０３１７２Ｃ…ＤＦＦ
１０３１７３…論理和回路
１０３１７４…論理否定回路
１０３１７５…否定論理和回路
１０４…クロックデータ生成回路
１０４０…クロック生成回路
１０４１…データ生成回路
１０４２…シフトレジスタ
１０４３…ＤＦＦ
１０４４…遅延回路
１０５…エッジ検出回路
１０５００〜１０５０９…排他的論理和回路
１０５１０〜１０５１９…ＤＦＦ
１０６…サンプリング回路
１０６０〜１０６９…ＤＦＦ
１０７…多相クロック生成回路
１０７０１…位相比較器
１０７０２…チャージポンプ回路
１０７０３…電圧制御遅延線路
１０７０３０〜１０７０３４…差動電圧制御遅延線路
１０７０４…ループフィルタ
１１…インターフェースユニット
１３…ＰＬＬ回路
１４…シリアライザ
１５…デシリアライザ
１６…ＰＬＬ回路
２…ホスト
３…水晶発振回路
５…光ディスク
６…光ピックアップ
７…送受信ＬＳＩ
８…記録再生ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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