(57)【要約】      （修正有）【課題】新規な構造の入力装置を提供する。【解決手段】入力装置は、半導体基板と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された下部電極と、前記下部電極上に形成された圧電体と、前記圧電体上に形成された上部電極とを含み、前記下部電極および前記上部電極の少なくとも一方が複数設けられており、指またはペンなどの押圧による、電位が変動した下部電極または上部電極の位置に基づいて、入力装置の表面における押圧位置を検出する。【選択図】図３
2011028310.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された下部電極と、
前記下部電極上に形成された圧電体と、
前記圧電体上に形成された上部電極とを含み、
前記下部電極および前記上部電極の少なくとも一方が複数設けられている、入力装置。
【請求項２】
前記下部電極は、複数設けられ、隣り合う前記下部電極の間に等間隔を空けたマトリクス状に配置されている、請求項１に記載の入力装置。
【請求項３】
前記圧電体は、複数の前記下部電極を一括して覆うように形成されている、請求項２に記載の入力装置。
【請求項４】
前記半導体基板に形成された半導体素子と、
前記半導体素子に接続される配線とをさらに含む、請求項１〜３のいずれか一項に記載の入力装置。
【請求項５】
前記半導体素子は、平面視で前記圧電体の下方に配置されている、請求項４に記載の入力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タッチパッドなどの入力装置に関する。
【背景技術】
【０００２】
多くのノートパソコンには、入力装置の一種であるポインティングデバイスとして、タッチパッドが備えられている。近年では、ノートパソコンに限らず、モバイルオーディオプレーヤやモバイルフォンなどにも、タッチパッドを備えたものが提供されてきている。
タッチパッドの一種に、静電容量方式のタッチパッドがある。静電容量方式のタッチパッドは、たとえば、Ｘ方向に延びるストライプ状をなすＸ電極とＹ方向に延びるストライプ状をなすＹ電極とをそれらの間に絶縁層を挟んで配置した構造を有している。これにより、平面視におけるＸ電極およびＹ電極の各交点間にコンデンサが形成される。Ｘ電極とＹ電極との間に電圧が印加されると、各コンデンサの機能により、タッチパッドの表面に電荷が蓄積された状態になる。タッチパッドの表面に指が接触すると、その表面に蓄積されている電荷の一部が指を通して放電し、指が接触した部分の電荷量が減少する。したがって、その電荷量の変化に基づいて、タッチパッドの表面における指の接触位置を検出することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２０６１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明者は、タッチパッドなどの入力装置に関する研究を重ね、従来にはない新規な構造のものを創作した。
本発明は、このような背景の下になされたものであり、その目的は、新規な構造の入力装置を提供することである。
【課題を解決するための手段】
【０００５】
前記の目的を達成するため、本発明に係る入力装置は、半導体基板と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された下部電極と、前記下部電極上に形成された圧電体と、前記圧電体上に形成された上部電極とを備えている。上部電極および下部電極の少なくとも一方は、複数設けられている。
この入力装置では、表面が指またはペンなどで押圧されると、圧電体において、その押圧部分と対向する部分で圧電効果が生じる。この圧電効果が生じることにより、圧電効果を生じた部分を挟み込む下部電極と上部電極との間の電圧が変動する。したがって、電位が変動した下部電極または上部電極の位置に基づいて、入力装置の表面における押圧位置を検出することができる。
【０００６】
このように、本発明に係る入力装置は、センシング方式として、その表面が押圧されたときに生じる圧電効果に基づいてその押圧位置を検出する新方式を採用したものであり、従来の入力装置では採用されていない圧電体を備える新規な構造を有している。
押圧部分の位置を検出するために、上部電極および下部電極の少なくとも一方が複数設けられていればよい。下部電極が複数設けられる場合、下部電極は、隣り合う前記下部電極の間に等間隔を空けたマトリクス状に配置されていてもよい。この場合、圧電体は、複数の下部電極を一括して覆うように形成されていてもよいし、各下部電極ごとに切り分けられていてもよい。
【０００７】
半導体基板が用いられているので、その半導体基板を利用して、半導体素子を形成することができる。そして、半導体基板上に配線を形成し、配線を半導体素子に接続することにより、半導体素子および配線からなる回路を形成することができる。
半導体基板に半導体素子が形成される場合、半導体素子は、平面視で圧電体の下方に配置されていることが好ましい。すなわち、半導体素子および配線などからなる回路が備えられる場合、その回路の上方に、下部電極、圧電体および上部電極が形成されていることが好ましい。このレイアウトにより、回路と下部電極、圧電体および上部電極とを横並びに配置した構造と比較して、入力装置の平面サイズを縮小することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の一実施形態に係るタッチパッドの模式的な平面図である。
【図２】図２は、タッチパッドの基部の模式的な断面図である。
【図３】図３は、図１に示す切断線III−IIIにおけるタッチパッドの上部の模式的な断面図である。
【図４Ａ】図４Ａは、タッチパッドの製造工程を示す模式的な断面図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す模式的な断面図である。
【図４Ｇ】図４Ｇは、図４Ｆの次の工程を示す模式的な断面図である。
【図４Ｈ】図４Ｈは、図４Ｇの次の工程を示す模式的な断面図である。
【図４Ｉ】図４Ｉは、図４Ｈの次の工程を示す模式的な断面図である。
【図４Ｊ】図４Ｊは、図４Ｉの次の工程を示す模式的な断面図である。
【発明を実施するための形態】
【０００９】
以下では、本発明の実施の形態について、添付図面を参照しつつ詳細に説明する。
図１は、本発明の一実施形態に係るタッチパッドの模式的な平面図である。図２は、タッチパッドの基部の模式的な断面図である。図３は、図１に示す切断線III−IIIにおけるタッチパッドの上部の模式的な断面図である。なお、図２，３では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
【００１０】
入力装置の一例としてのタッチパッド１は、図２に示すように、平面視長方形状のシリコン基板２を備えている。
シリコン基板２上には、たとえば、ＮチャネルＭＯＳＦＥＴ（Negative-channel Metal Oxide Semiconductor Field Effect Transistor）３およびＰチャネルＭＯＳＦＥＴ（Positive-channel Metal Oxide Semiconductor Field Effect Transistor）４を含む集積回路が形成されている。集積回路としては、後述する下部電極４１と上部電極４５との間に生じる電圧変動の増幅およびノイズ成分の除去などの処理のための信号処理回路が例示される。
【００１１】
ＮチャネルＭＯＳＦＥＴ３が形成されるＮＭＯＳ領域５と、ＰチャネルＭＯＳＦＥＴ４が形成されるＰＭＯＳ領域６とは、素子分離部７により、それぞれ周囲から絶縁分離されている。素子分離部７は、シリコン基板２にその表面から比較的浅く掘り下がった溝（たとえば、深さ０．２〜０．５μｍのシャロートレンチ）８を形成し、その溝８の内面に熱酸化法により熱酸化膜９を形成した後、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により絶縁体１０（たとえば、酸化シリコン（ＳｉＯ２））を溝８内に堆積させることにより形成されている。
【００１２】
ＮＭＯＳ領域５には、Ｐ型ウェル１１が形成されている。Ｐ型ウェル１１の深さは、溝８の深さよりも大きい。Ｐ型ウェル１１の表層部には、チャネル領域１２を挟んで、Ｎ型のソース領域１３およびドレイン領域１４が形成されている。ソース領域１３およびドレイン領域１４のチャネル領域１２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＮチャネルＭＯＳＦＥＴ３では、ＬＤＤ（Lightly Doped Drain）構造が適用されている。
【００１３】
チャネル領域１２上には、ゲート絶縁膜１５が設けられている。
ゲート絶縁膜１５上には、ゲート電極１６が設けられている。ゲート電極１６は、Ｎ型多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなる。
ゲート絶縁膜１５およびゲート電極１６の周囲には、サイドウォール１７が形成されている。サイドウォール１７は、窒化シリコン（ＳｉＮ）からなる。
【００１４】
ソース領域１３、ドレイン領域１４およびゲート電極１６の表面には、それぞれシリサイド１８，１９，２０が形成されている。
ＰＭＯＳ領域６には、Ｎ型ウェル２１が形成されている。Ｎ型ウェル２１の深さは、溝８の深さよりも大きい。Ｎ型ウェル２１の表層部には、チャネル領域２２を挟んで、Ｐ型のソース領域２３およびドレイン領域２４が形成されている。ソース領域２３およびドレイン領域２４のチャネル領域２２側の端部は、その深さおよび不純物濃度が小さくされている。すなわち、ＰチャネルＭＯＳＦＥＴ４では、ＬＤＤ構造が適用されている。
【００１５】
チャネル領域２２上には、ゲート絶縁膜２５が形成されている。ゲート絶縁膜２５は、酸化シリコンからなる。
ゲート絶縁膜２５上には、ゲート電極２６が形成されている。ゲート電極２６は、Ｐ型多結晶シリコンからなる。
ゲート絶縁膜２５およびゲート電極２６の周囲には、サイドウォール２７が形成されている。サイドウォール２７は、ＳｉＮからなる。
【００１６】
ソース領域２３、ドレイン領域２４およびゲート電極２６の表面には、それぞれシリサイド２８，２９，３０が形成されている。
シリコン基板２上には、複数の層間絶縁膜３１，３２，３３が積層されている。層間絶縁膜３１〜３３は、たとえば、酸化シリコンからなる。
最下層の層間絶縁膜３１上には、配線３４，３５，３６が形成されている。配線３４，３５，３６は、アルミニウム（Ａｌ）を含む金属材料からなる。
【００１７】
配線３４は、ソース領域１３の上方に形成されている。配線３４とソース領域１３との間において、層間絶縁膜３１には、それらを電気的に接続するためのコンタクトプラグ３７が貫通して設けられている。
配線３５は、ドレイン領域１４およびドレイン領域２４の上方に、それらに跨るように形成されている。配線３５とドレイン領域１４との間において、層間絶縁膜３１には、それらを電気的に接続するためのコンタクトプラグ３８が貫通して設けられている。また、配線３５とドレイン領域２４との間において、層間絶縁膜３１には、それらを電気的に接続するためのコンタクトプラグ３９が貫通して設けられている。
【００１８】
配線３６は、ソース領域２３の上方に形成されている。配線３６とソース領域２３との間において、層間絶縁膜３１には、それらを電気的に接続するためのコンタクトプラグ４０が貫通して設けられている。
コンタクトプラグ３７〜４０は、タングステン（Ｗ）からなる。
図３に示すように、最上層の層間絶縁膜３３上には、複数の下部電極４１が設けられている。下部電極４１は、それぞれ平面視正方形状をなし、各間に等間隔を空けたマトリクス状に配置されている。下部電極４１は、チタン（Ｔｉ）層およびプラチナ（Ｐｔ）層をシリコン基板２側から順に積層した２層（Ｔｉ／Ｐｔ）構造を有している。
【００１９】
各下部電極４１には、層間絶縁膜３３を貫通して設けられたビア４２が接続されている。ビア４２は、層間絶縁膜３３に形成されたビアホール４３をタングステンで埋め尽くすことにより形成されている。各下部電極４１は、ビア４２および図示しない配線などを介して、ＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４を含む集積回路（図２参照）と電気的に接続されている。
【００２０】
層間絶縁膜３３上には、圧電体４４が形成されている。圧電体４４は、層間絶縁膜３３の上面の全域を覆い、すべての下部電極４１を一括して覆っている。圧電体４４は、ＰＺＴ（チタン酸ジルコン酸鉛：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）からなる。
圧電体４４上には、上部電極４５が形成されている。圧電体４４の上面は、平面視における長手方向の一端側の所定幅の略矩形状の部分を除き、上部電極４５により覆われている。上部電極４５は、酸化イリジウム（ＩｒＯ２）層およびイリジウム（Ｉｒ）層をシリコン基板２側から順に積層した２層（ＩｒＯ２／Ｉｒ）構造を有している。
【００２１】
圧電体４４の長手方向の一端側の略矩形状部分上には、上部電極用配線４６が形成されている。上部電極用配線４６は、アルミニウムを含む金属材料からなる。圧電体４４の当該略矩形状部分上には、上部電極４５の一部が凸状に迫り出している。上部電極用配線４６の一端部は、その上部電極４５の迫り出した部分上に載り上がっている。上部電極用配線４６は、図示しないビアなどを介して、ＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４を含む集積回路（図２参照）と電気的に接続されている。
【００２２】
タッチパッド１の最表面には、表面保護膜４７が形成されている。表面保護膜４７は、窒化シリコン（ＳｉＮ）からなる。
図４Ａ〜４Ｊは、タッチパッドの製造工程を順に示す模式的な断面図である。
タッチパッド１の製造工程では、まず、公知の集積回路形成技術により、図２に示す集積回路が形成される。すなわち、シリコン基板２の表層部に、素子分離部７が形成された後、ＮＭＯＳ領域５およびＰＭＯＳ領域６に、それぞれＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４が形成される。次いで、シリコン基板２上に、層間絶縁膜３１が形成される。その後、層間絶縁膜３１に、コンタクトプラグ３７〜４０が形成される。そして、層間絶縁膜３１上に、配線３４，３５，３６および層間絶縁膜３２が形成される。
【００２３】
その後、図４Ａに示すように、ＣＶＤ法により、層間絶縁膜３３が形成される。
次に、図４Ｂに示すように、フォトリソグラフィおよびエッチングにより、層間絶縁膜３３に、ビアホール４３が形成される。そして、ＣＶＤ法により、ビアホール４３内および層間絶縁膜３３上に、ビア４２の材料であるタングステンが堆積される。その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、タングステンの堆積層が層間絶縁膜３３の上面が露出するまで研磨される。これにより、ビアホール４３内に埋設されたビア４２が得られる。
【００２４】
ビア４２の形成後、図４Ｃに示すように、スパッタ法により、層間絶縁膜３３上に、下部電極４１と同じ積層構造の膜５１が形成される。
その後、図４Ｄに示すように、フォトリソグラフィにより、膜５１上に、レジストパターン５２が形成される。レジストパターン５２は、膜５１における下部電極４１になる部分のみを選択的に覆う。
【００２５】
そして、レジストパターン５２をマスクとするドライエッチングにより、膜５１におけるレジストパターン５２から露出する部分が除去され、図４Ｅに示すように、膜５１が下部電極４１に加工される。下部電極４１の形成後、レジストパターン５２は除去される。
その後、図４Ｆに示すように、スパッタ法またはゾルゲル法により、層間絶縁膜３３上に、圧電体４４が形成される。
【００２６】
つづいて、図４Ｇに示すように、スパッタ法により、圧電体４４上に、上部電極４５と同じ積層構造の膜５３が形成される。
その後、図４Ｈに示すように、膜５３上に、レジストパターン５４が形成される。レジストパターン５４は、膜５３における上部電極４５になる部分のみを選択的に覆う。
そして、レジストパターン５４をマスクとするエッチングにより、膜５３が選択的に除去され、図４Ｉに示すように、膜５３が上部電極４５に加工される。上部電極４５の形成後、レジストパターン５４は除去される。
【００２７】
その後、スパッタ法により、圧電体４４および上部電極４５上に、アルミニウムを含む金属からなるアルミニウム膜が形成される。そして、フォトリソグラフィおよびドライエッチングにより、図４Ｊに示すように、アルミニウム膜が上部電極用配線４６に加工される。
この後、プラズマＣＶＤ法により、表面保護膜４７が形成されると、図３に示す構造が得られ、タッチパッド１が完成する。
【００２８】
タッチパッド１の表面（表面保護膜４７の表面）が指またはペンなどで押圧されると、圧電体４４において、その押圧部分と対向する部分で圧電効果が生じる。この圧電効果が生じることにより、圧電効果を生じた部分を挟み込む下部電極４１と上部電極４５との間の電圧が変動する。したがって、電位が変動した下部電極４１の位置に基づいて、タッチパッド１の表面における押圧位置を検出することができる。
【００２９】
このように、タッチパッド１は、センシング方式として、その表面が押圧されたときに生じる圧電効果に基づいてその押圧位置を検出する新方式を採用したものであり、従来のタッチパッドでは採用されていない圧電体を備える新規な構造を有している。
タッチパッド１には、シリコン基板２が用いられているので、そのシリコン基板２を利用して、ＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４などの半導体素子が形成されている。そして、シリコン基板２上に配線３４，３５，３６が形成され、配線３４，３５，３６がコンタクトプラグ３７〜４０を介してＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４に接続されることにより、集積回路が形成されている。
【００３０】
下部電極４１、圧電体４４および上部電極４５などは、集積回路の上方に形成されている。このレイアウトにより、集積回路と下部電極４１、圧電体４４および上部電極４５とを横並びに配置した構造と比較して、タッチパッド１の平面サイズを縮小することができる。
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
【００３１】
タッチパッド１では、圧電体４４がすべての下部電極４１を一括して覆うように形成されているとしたが、圧電体４４が各下部電極４１を個別に覆うように切り分けられていてもよい。この場合、上部電極４５は、圧電体４４の各個片上に設けられる。
また、タッチパッド１では、複数の下部電極４１がマトリクス状に配置されているとしたが、１つの下部電極が層間絶縁膜３３の上面全域を覆うように設けられ、その下部電極の上面を覆うように圧電体４４が設けられ、圧電体４４上に、複数の平面視正方形状の上部電極４５が各間に等間隔を空けたマトリクス状に配置されてもよい。この構造によっても、タッチパッド１と同様に、その表面において押圧された部分を検出することができる。
【００３２】
また、タッチパッド１では、半導体基板の一例としてのシリコン基板２が用いられているが、シリコン基板２に代えて、ＳｉＣ（シリコンカーバイド）などのシリコン以外の半導体材料からなる基板が用いられてもよい。
また、入力装置の一例として、タッチパッド１を取り上げたが、本発明は、タッチパネルや手書き文字認識用パッドなど、タッチパッド以外の入力装置にも適用することができる。
【００３３】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００３４】
１    タッチパッド
２    シリコン基板（半導体基板）
３    ＮチャネルＭＯＳＦＥＴ（半導体素子）
４    ＰチャネルＭＯＳＦＥＴ（半導体素子）
３３  層間絶縁膜
３４  配線
３５  配線
３６  配線
４１  下部電極
４４  圧電体
４５  上部電極
【図１】
2011028310.tif 000003
【図２】
2011028310.tif 000004
【図３】
2011028310.tif 000005
【図４Ａ】
2011028310.tif 000006
【図４Ｂ】
2011028310.tif 000007
【図４Ｃ】
2011028310.tif 000008
【図４Ｄ】
2011028310.tif 000009
【図４Ｅ】
2011028310.tif 000010
【図４Ｆ】
2011028310.tif 000011
【図４Ｇ】
2011028310.tif 000012
【図４Ｈ】
2011028310.tif 000013
【図４Ｉ】
2011028310.tif 000014
【図４Ｊ】
2011028310.tif 000015