(57)【要約】【課題】キャパシタ素子の配置面積低減が可能な半導体記憶装置を提供する。【解決手段】メモリセル領域５及び周辺回路領域６を複数の素子形成領域に分離し、半導体基板１１表面より上に上面を有する素子分離絶縁膜１７と、メモリセル領域５の素子領域７上に、順に、トンネル絶縁膜１３ａ、第１下層電極層１５ａ、第１電極間絶縁膜１９ａ、及び第１上層電極層２５ａとを有するメモリセル及び選択ゲートトランジスタ４１、４３と、周辺回路領域６の素子形成領域上に、上端に凹部１８が加工された第２下層電極層１５ｂ、この凹凸面及び素子分離絶縁膜１７上に配設され、第１電極間絶縁膜１９ａと同じ膜厚の第２電極間絶縁膜１９ｂ、及び第２電極間絶縁膜１９ｂ上に第２下層電極層１５ｂに対応した凹凸の下面の第２上層電極層２５ｂを有し、凹部１８の底面が第１下層電極層１５ａの上面と同じ高さであるキャパシタ素子４５とを備える。【選択図】  図１
2011054700.tif 000002
【特許請求の範囲】
【請求項１】
下面に対向する表面に第１領域及び第２領域を有する半導体基板と、
前記第１及び第２領域をそれぞれ複数の素子形成領域に分離し、前記半導体基板表面より上方に離れた位置に上面を有する素子分離絶縁膜と、
前記第１領域の前記素子形成領域上に配設された第１の絶縁膜と、前記第１の絶縁膜上に配設された第１下層電極層と、前記第１下層電極層上に配設された第１電極間絶縁膜と、前記第１電極間絶縁膜上に配設された第１上層電極層とを有する回路素子と、
前記第２領域の素子形成領域上に配設され、上端に凹部が加工されて凹凸をなす第２下層電極層と、前記第２下層電極層の凹凸をなす表面及び前記素子分離絶縁膜上に配設され、前記第１電極間絶縁膜と同じ膜厚を有する第２電極間絶縁膜と、前記第２下層電極層と離間して前記第２電極間絶縁膜上に配設され、下面に前記第２下層電極層の凹凸に対応した凹凸をなす第２上層電極層とを有し、前記第２下層電極層の前記凹部の底面が前記第１下層電極層の上面と同じ高さであるキャパシタ素子と、
を備えていることを特徴とする半導体記憶装置。
【請求項２】
前記第２下層電極層の前記凹部の底面が、前記第２下層電極層の下面より高い位置にあることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２下層電極層の前記凹部を規定する側面及び底面のなす角は丸みを有し、前記凹部の周囲を構成する上面と前記側面のなす角は丸みを有していることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
半導体基板の第１領域に２層ゲート構造の回路素子を備え、第２領域にキャパシタ素子を備える半導体記憶装置の製造方法であって、
前記第１及び第２領域上に第１の絶縁膜を形成する工程と、
前記第１及び第２領域の前記第１の絶縁膜上に下層電極層を形成する工程と、
前記第１及び第２領域における前記下層電極層及び前記第１の絶縁膜を貫通して前記半導体基板内に達する素子分離溝をそれぞれ形成する工程と、
前記第１及び第２領域の前記素子分離溝にそれぞれ素子分離絶縁膜を埋め込む工程と、
前記素子分離絶縁膜の上面と、前記下層電極層の上面を面一にする工程と、
前記第１領域の前記素子分離絶縁膜を膜厚Ｔ１だけエッチングし、同時に、前記第２領域の第２キャパシタ電極層が形成される部分の前記下層電極層を膜厚Ｔ１より少ない膜厚Ｔ２だけエッチングする工程と、
前記素子分離絶縁膜上及び前記下層電極層上に電極間絶縁膜を形成する工程と、
前記第２領域の前記電極間絶縁膜の少なくとも一部を除去し、前記下層電極層の一部表面を露出させる貫通孔を形成する工程と、
前記第１及び第２領域の前記電極間絶縁膜上、前記第１及び第２領域の前記下層電極層の露出表面上に上層電極層を形成する工程と、
前記上層電極層、前記電極間絶縁膜、前記下層電極層、前記ゲート絶縁膜を選択的に除去し、前記貫通孔の有無による２種の前記回路素子のゲート電極部をそれぞれ形成する工程と、
前記第２領域の前記上層電極層に分離溝を形成し、前記上層電極層に前記貫通孔を通して電気的に接続される第１キャパシタ電極と、前記第１キャパシタ電極と電気的に分離される前記第２キャパシタ電極層とを形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記膜厚Ｔ１のエッチングにおいて、前記第１領域の前記下層電極層も前記膜厚Ｔ２だけエッチングされることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周辺回路領域にキャパシタ素子を有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性メモリは、半導体基板のメモリセル領域おいて複数個直列に形成されたメモリセルトランジスタと、その両側に選択ゲートトランジスタが配置され、周辺回路領域おいてメモリセルトランジスタ及び選択ゲートトランジスタを駆動するために必要な制御回路等を構成する周辺回路素子が配置されている。この周辺回路素子は、ＭＯＳトランジスタ及び電極間絶縁膜を電荷蓄積層としたキャパシタ素子等で構成される。
【０００３】
高集積化の観点から周辺回路領域に配置されるキャパシタ素子は、配置面積（平面図上で占める面積）の縮小を図ることが望まれている。しかし、製造工程を簡素化するために、電極間絶縁膜を共有する条件下でキャパシタ素子の配置面積を縮小すると、電極間絶縁膜とキャパシタ電極の接触部の面積にほぼ等しいキャパシタ電極の表面積が小さくなり、キャパシタ素子の容量が下がってしまう問題がある。
【０００４】
そこで、メモリセル領域に、ゲート絶縁膜の上の浮遊ゲート層、その上の電極間絶縁膜、及びその上の制御ゲート層が積層されたメモリセルトランジスタと、周辺回路領域に、浮遊ゲート層とその上に上面が凹凸構造をなすように配置された上部層とからなる２層構造の下層電極層、その上のほぼ一定の膜厚の電極間絶縁膜に相当するキャパシタ絶縁膜、及び、その上の制御ゲート層に相当し、下層電極層に対応した凹凸構造を下面に有する上層電極層からなるキャパシタ素子とを有する半導体記憶装置が開示されている（例えば、特許文献１参照。）。
【０００５】
開示された半導体記憶装置は、凹凸構造によりキャパシタ素子の電極の表面積が増えるため、配置面積を低減して、キャパシタ素子の容量を一定にすることが可能となる。しかしながら、凹凸構造を有する下層電極層は２層構造になっており、メモリセルの動作に悪影響を及ぼす可能性がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８‐２８３１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルの動作を安定させ、かつ、キャパシタ素子の配置面積低減が可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体記憶装置は、下面に対向する表面に第１領域及び第２領域を有する半導体基板と、前記第１及び第２領域をそれぞれ複数の素子形成領域に分離し、前記半導体基板表面より上方に離れた位置に上面を有する素子分離絶縁膜と、前記第１領域の前記素子形成領域上に配設された第１の絶縁膜と、前記第１の絶縁膜上に配設された第１下層電極層と、前記第１下層電極層上に配設された第１電極間絶縁膜と、前記第１電極間絶縁膜上に配設された第１上層電極層とを有する回路素子と、前記第２領域の素子形成領域上に配設され、上端に凹部が加工されて凹凸をなす第２下層電極層と、前記第２下層電極層の凹凸をなす表面及び前記素子分離絶縁膜上に配設され、前記第１電極間絶縁膜と同じ膜厚を有する第２電極間絶縁膜と、前記第２下層電極層と離間して前記第２電極間絶縁膜上に配設され、下面に前記第２下層電極層の凹凸に対応した凹凸をなす第２上層電極層とを有し、前記第２下層電極層の前記凹部の底面が前記第１下層電極層の上面と同じ高さであるキャパシタ素子とを備えていることを特徴とする。
【０００９】
また、本発明の別態様の半導体記憶装置の製造方法は、半導体基板の第１領域に２層ゲート構造の回路素子を備え、第２領域にキャパシタ素子を備える半導体記憶装置の製造方法であって、前記第１及び第２領域上に第１の絶縁膜を形成する工程と、前記第１及び第２領域の前記第１の絶縁膜上に下層電極層を形成する工程と、前記第１及び第２領域における前記下層電極層及び前記第１の絶縁膜を貫通して前記半導体基板内に達する素子分離溝をそれぞれ形成する工程と、前記第１及び第２領域の前記素子分離溝にそれぞれ素子分離絶縁膜を埋め込む工程と、前記素子分離絶縁膜の上面と、前記下層電極層の上面を面一にする工程と、前記第１領域の前記素子分離絶縁膜を膜厚Ｔ１だけエッチングし、同時に、前記第２領域の第２キャパシタ電極層が形成される部分の前記下層電極層を膜厚Ｔ１より少ない膜厚Ｔ２だけエッチングする工程と、前記素子分離絶縁膜上及び前記下層電極層上に電極間絶縁膜を形成する工程と、前記第２領域の前記電極間絶縁膜の少なくとも一部を除去し、前記下層電極層の一部表面を露出させる貫通孔を形成する工程と、前記第１及び第２領域の前記電極間絶縁膜上、前記第１及び第２領域の前記下層電極層の露出表面上に上層電極層を形成する工程と、前記上層電極層、前記電極間絶縁膜、前記下層電極層、前記ゲート絶縁膜を選択的に除去し、前記貫通孔の有無による２種の前記回路素子のゲート電極部をそれぞれ形成する工程と、前記第２領域の前記上層電極層に分離溝を形成し、前記上層電極層に前記貫通孔を通して電気的に接続される第１キャパシタ電極と、前記第１キャパシタ電極と電気的に分離される前記第２キャパシタ電極層とを形成する工程とを具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、メモリセルの動作を安定させ、かつ、キャパシタ素子の配置面積低減が可能な半導体記憶装置及びその製造方法を提供することが可能である。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体記憶装置の構造を模式的に示す図で、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿った断面図、図１（ｄ）は図１（ｃ）の領域ＣＣを拡大した断面図。
【図２】本発明の実施形態に係る半導体記憶装置の製造方法を模式的に示す断面図。
【図３】本発明の実施形態に係る半導体記憶装置の図２に続く製造方法を模式的に示す断面図。
【図４】本発明の実施形態に係る半導体記憶装置の図３に続く製造方法を模式的に示す断面図。
【図５】本発明の実施形態に係る半導体記憶装置の図４に続く製造方法を模式的に示す断面図。
【図６】本発明の実施形態に係る半導体記憶装置の図５に続く製造方法を模式的に示す断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。なお、半導体基板表面の下面に対する反対側を上とする。
【００１３】
（実施形態）
本発明の実施形態に係る半導体記憶装置及びその製造方法について、図１乃至図６を参照しながら説明する。
【００１４】
図１に示すように、半導体記憶装置１は、表面に第１領域であるメモリセル領域５及び第２領域である周辺回路領域６を有する半導体基板１１と、メモリセル領域５及び周辺回路領域６をそれぞれ複数の素子形成領域に分離し、半導体基板１１表面より上方に離れた位置に上面を有する素子分離絶縁膜１７と、メモリセル領域５の素子形成領域である素子領域７上に、回路素子であるメモリセルトランジスタ４１及び選択ゲートトランジスタ４３と、周辺回路領域６の素子形成領域上にキャパシタ素子４５とを備えている。
【００１５】
メモリセルトランジスタ４１及び選択ゲートトランジスタ４３は、メモリセル領域５の素子形成領域である素子領域７上に配設された第１の絶縁膜であるトンネル絶縁膜１３ａ、トンネル絶縁膜１３ａ上に配設された第１下層電極層１５ａ、第１下層電極層１５ａ上に配設された第１電極間絶縁膜１９ａ、及び、第１電極間絶縁膜１９ａ上に配設された第１上層電極層２５ａを有する。
【００１６】
キャパシタ素子４５は、周辺回路領域６の素子形成領域上に配設され、上端に凹部１８が加工されて凹凸をなす第２下層電極層１５ｂ、第２下層電極層１５ｂの凹凸をなす表面及び素子分離絶縁膜１７上に配設され、第１電極間絶縁膜１９ａと同じ膜厚を有する第２電極間絶縁膜１９ｂ、第２下層電極層１５ｂと離間して第２電極間絶縁膜１９ｂ上に形成され、及び下面に第２下層電極層１５ｂの凹凸に対応した凹凸をなす第２上層電極層２５ｂを有し、第２下層電極層１５ｂの凹部１８の底面が第１下層電極層１５ａの上面と同じ高さである。
【００１７】
半導体記憶装置１は、例えば、ＮＡＮＤ型不揮発性メモリである。メモリセル領域５において、図１（ａ）の紙面左右方向に素子分離絶縁膜１７からなる素子分離領域１７ａで分離された素子領域７が帯状に複数本並列して配設されている。この素子領域７上方には、ビット線（図示略）が左右方向に配設され、また図の紙面上下方向にワード線を構成するメタル層３１ａが帯状に複数本並列して配設されている。なお、図１（ａ）では、図１（ｂ）、（ｃ）に示される層間絶縁膜３７が省略されている。
【００１８】
素子領域７とメタル層３１ａの交差部にはそれぞれメモリセルトランジスタ４１が配置されている。メタル層３１ａの外側、例えば周辺回路領域６側には、選択ゲート線を構成するメタル層３１ｂがメタル層３１ａに並行に配設され、素子領域７とメタル層３１ｂの交差部には選択ゲートトランジスタ４３が配置されている。
【００１９】
図１（ａ）に示すように、メモリセル領域５は、メモリセルトランジスタ４１と選択ゲートトランジスタ４３とを有している。周辺回路領域６は、メモリセル領域５の外側にあり、キャパシタ素子４５を有している。
【００２０】
図１（ａ）、（ｂ）に示すように、キャパシタ素子４５は素子分離絶縁膜１７で区分される１つの素子形成領域に配設されている。キャパシタ素子４５は、第２下層電極層１５ｂと第２上層電極層２５ｂの対向配置された平面図上（平面視ともいう）で占める領域を配置面積４７とする。なお、キャパシタ素子４５は、平面視で配置面積４７の外側に、第２下層電極層１５ｂまたは第２上層電極層２５ｂから配線が引き出されるので、この配線部のために一定の面積が必要であることは言うまでもないが、配置面積４７の大小がキャパシタ素子４５の大小を左右する。
【００２１】
図１（ｂ）に示すように、半導体記憶装置１は、周辺回路領域６に、絶縁膜１３が半導体基板１１上に配設されており、トンネル絶縁膜１３ａ及び絶縁膜１３の上方の積層構造は、メモリセル及び選択ゲートトランジスタ４１、４３、並びにキャパシタ素子４５で、膜厚や表面（界面）形状等の違いを除くと、ほとんど同じである。なお、周辺回路領域６の絶縁膜１３は、必ずしもトンネル絶縁膜１３ａと同じ膜厚である必要はなく、トンネル絶縁膜１３ａよりも厚くても良い。例えば、より高電圧で動作するトランジスタの領域で用いられる絶縁膜と同じ材料、同じ膜厚であっても良い。
【００２２】
メモリセルトランジスタ４１は、半導体基板１１の素子領域７に所定間隔をもって複数配設され、拡散領域３３を介して互いに直列接続されている。
【００２３】
メモリセルトランジスタ４１におけるゲート電極部は、次のような構成になっている。トンネル絶縁膜１３ａ上に第１下層電極層１５ａを有する。第１下層電極層１５ａ上に、第１電極間絶縁膜１９ａを介して第１上層電極層２５ａが配設されている。第１上層電極層２５ａ上にはメタル層３１ａが配設されている。この構成により、メモリセルトランジスタ４１のゲート電極部は、第１下層電極層１５ａと第１上層電極層２５ａとが第１電極間絶縁膜１９ａで電気的に絶縁された２層ゲート構造を有し、第１下層電極層１５ａが浮遊ゲート電極として機能し、第１上層電極層２５ａが制御ゲート電極として機能する。メモリセルトランジスタ４１の第１上層電極層２５ａは、図１（ｃ）の紙面左右方向に共通接続されて、メタル層３１ａと共にワード線を構成する。
【００２４】
図１（ｃ）に示すように、メモリセルトランジスタ４１は、素子分離絶縁膜１７の上端部が半導体基板１１の表面から突出し、下端部が半導体基板１１の中に埋め込まれている。この素子分離絶縁膜１７の上面は、第１下層電極層１５ａの上面よりも低い。
【００２５】
図１（ｂ）に示すように、選択ゲートトランジスタ４３は、拡散領域３３を介して、メモリセルトランジスタ４１に直列接続されている。
【００２６】
選択ゲートトランジスタ４３におけるゲート電極部は、メモリセルトランジスタ４１の有するトンネル絶縁膜１３ａ、第１下層電極層１５ａ、第１電極間絶縁膜１９ａ、及び第１上層電極層２５ａ、及びメタル層３１ａを同様に有しているが、メモリセルとする必要がないために、第１電極間絶縁膜１９ａは貫通孔２３ａを有して、第１下層電極層１５ａと第１上層電極層２５ａを電気的に接続し、トンネル絶縁膜１３ａは、通常のゲート絶縁膜として機能する。なお、第１下層電極層１５ａと第１上層電極層２５ａとの間には、第１電極間絶縁膜１９ａが必要ないので、第１電極間絶縁膜１９ａが存在しない構成（従って、貫通孔２３ａがない構成）とすることは可能である。選択ゲートトランジスタ４３は、ゲート長がメモリセルトランジスタ４１より大きいことが多く、選択ゲートトランジスタ４３と類似の層構造をなして、メモリセルトランジスタ４１に並行に配列されている。
【００２７】
拡散領域３３は、素子領域７に沿って、隣接するメモリセルトランジスタ４１の間、及びメモリセルトランジスタ４１と選択ゲートトランジスタ４３との間等に配設されて、ソース／ドレイン領域として機能する。なお、拡散領域３３の上にトンネル絶縁膜１３ａが配設される例を示すが、トンネル絶縁膜１３ａは、第１下層電極層１５ａの下面にのみに配設されていても構わない。トンネル絶縁膜１３ａは、シリコン酸化膜、シリコン窒化膜等の複数層で構成されることは可能である。また、第１電極間絶縁膜１９ａは、シリコン酸化膜、シリコン窒化膜等の複数層で構成されることは可能である。
【００２８】
キャパシタ素子４５は、第２電極間絶縁膜１９ｂの下面を第２下層電極層１５ｂで、上面を第２上層電極層２５ｂで挟み込むような構造を有する。例えば、このキャパシタ素子４５は第２下層電極層１５ｂに高電位を与え、第２上層電極層２５ｂをグランド電位に接続することにより、第２電極間絶縁膜１９ｂの両面に電荷を蓄えることができる。
【００２９】
第２下層電極層１５ｂの上端の加工された凹部１８は、後述の深さ（層厚）Ｔ２に相当し、図１（ｂ）の紙面に垂直な方向に伸びた溝となっている。なお、凹部１８を構成する溝は、図１（ｂ）の紙面の左右方向に伸びた構造であっても、紙面に垂直な方向と左右方向とに伸びて交差する構造であってもよい。
【００３０】
第２電極間絶縁膜１９ｂは、上端に凹部１８を有する第２下層電極層１５ｂの上に、膜厚がほぼ一定に配設されている。第２下層電極層１５ｂは、第１下層電極層１５ａと同じ材料からなり、第２電極間絶縁膜１９ｂも第１電極間絶縁膜１９ａと同じ材料からなる。第２下層電極層１５ｂの凹凸をなす高い側の上面は、第１下層電極層１５ａの上面より高い位置にある。第２電極間絶縁膜１９ｂの上に、凹凸を埋め込むように第２上層電極層２５ｂ及び第３上層電極層２５ｃが配設されている。第２上層電極層２５ｂ及び第３上層電極層２５ｃは、第１上層電極層２５ａと同じ材料、同じ膜厚からなる。第２上層電極層２５ｂ及び第３上層電極層２５ｃの上に、それぞれ、メタル層３１ｃ、３１ｄが配設されている。
【００３１】
第２上層電極層２５ｂと第３上層電極層２５ｃとの間、及び、メタル層３１ｃとメタル層３１ｄとの間に、分離溝３５が配設されて、電気的に分離されている。分離溝３５は、半導体基板１１の表面にほぼ垂直に形成され、メタル層３１ｃ、３１ｄの反対側で、少なくとも、第２電極間絶縁膜１９ｂに達している。図１（ｂ）に示すように、分離溝３５は、第２電極間絶縁膜１９ｂを分離し、第２下層電極層１５ｂに達していることも可能である。
【００３２】
第２下層電極層１５ｂは、第２電極間絶縁膜１９ｂの貫通孔２３ｂを通して、第３上層電極層２５ｃと電気的に接続されている。なお、第２下層電極層１５ｂと第３上層電極層２５ｃとの間には、第２電極間絶縁膜１９ｂが必要ないので、第２電極間絶縁膜１９ｂが存在しない構成（従って、貫通孔２３ｂがない構成）とすることは可能である。
【００３３】
メタル層３１ｃ、３１ｄの上面に接続して、半導体基板１１の表面にほぼ垂直な方向に、それぞれビアプラグ３９が配設されている。キャパシタ素子４５の一方の電極（第１キャパシタ電極）の第２下層電極層１５ｂは、第３上層電極層２５ｃ、メタル層３１ｄ、及びビアプラグ３９が接続されて上方へ引き出されている。他方の電極（第２キャパシタ電極）の第２上層電極層２５ｂは、メタル層３１ｃ及びビアプラグ３９が接続されて上方へ引き出されている。メモリセル領域５及び周辺回路領域６は、ビアプラグ３９の上面を除いて、層間絶縁膜３７で被覆されている。分離溝３５も層間絶縁膜３７で埋め込まれている。
【００３４】
次に、半導体記憶装置１の製造方法について説明する。図２（ａ）に示すように、例えば、シリコンからなる半導体基板１１上に、シリコン酸化膜からなる絶縁膜１３を膜厚５ｎｍから１０ｎｍ程度形成する。絶縁膜１３上に、例えば多結晶シリコンからなる下層電極層１５を膜厚５０ｎｍから１００ｎｍ程度形成する。なお、多結晶シリコンに、例えばリンまたはヒ素またはボロンなどの不純物をドープすることも可能である。絶縁膜１３は、後に、メモリセル領域５のメモリセルトランジスタ４１においてはトンネル絶縁膜１３ａを構成する。この下層電極層１５は、後に、メモリセル領域５においては第１下層電極層１５ａ、周辺回路領域６においては第２下層電極層１５ｂを構成する。
【００３５】
図２（ｂ）に示すように、この下層電極層１５上に、例えばシリコン窒化膜からなるマスク膜５１を膜厚２０ｎｍ以上形成し、マスク膜５１上にフォトレジスト（図示せず）を塗布し、フォトリソグラフィ法によりマスク膜５１がパターンニングされている。
【００３６】
図２（ｃ）に示すように、パターニングされたマスク膜５１をマスクとして下層電極層１５、絶縁膜１３及び半導体基板１１をエッチングして、半導体基板１１内に達する素子分離溝５２を形成する。
【００３７】
図２（ｄ）に示すように、素子分離溝５２に、例えばシリコン酸化膜からなる素子分離絶縁膜１７を埋め込んだ後、マスク膜５１をストッパとしてＣＭＰ（Chemical Mechanical Polishing）により、素子分離絶縁膜１７とマスク膜５１とがほぼ面一に形成される。素子分離絶縁膜１７により区分された素子形成領域、例えば、周辺回路領域６の他にメモリセル領域５の素子領域７（図１（ａ）参照）等が自己整合的に形成される。なお、素子分離絶縁膜１７を形成してから絶縁膜１３を形成する、いわゆるゲート後作りプロセスにすることも可能である。
【００３８】
図３（ａ）に示すように、素子分離絶縁膜１７の上部をウエットエッチングまたはＲＩＥ（Reactive Ion Etching）を用いて除去し、素子分離絶縁膜１７の上面を下層電極層１５の上面の高さと同じにする。なお、前の工程で、下層電極層１５をストッパとしてＣＭＰにより、素子分離絶縁膜１７と下層電極層１５とがほぼ面一に形成されることは可能である。
【００３９】
図３（ｂ）に示すように、マスク膜５１を除去した後、下層電極層１５及び素子分離絶縁膜１７の上面にフォトレジストからなるマスク膜５３を塗布して、フォトリソグラフィ法により、メモリセル領域５の全域及び周辺回路領域６のキャパシタ素子４５の凹部１８を形成する領域に開口を有するパターニングを行う。
【００４０】
図３（ｃ）に示すように、マスク膜５３をマスクとして、ＲＩＥ法により、素子分離絶縁膜１７をなすシリコン酸化膜のエッチングレートが大きく、下層電極層１５をなす多結晶シリコンのエッチングレートが小さい条件、例えば、ＣＨＦ３を主成分とするガスを使用してエッチングを行い、メモリセル領域５の素子分離絶縁膜１７の上面を膜厚Ｔ１だけ落とし、凹部１８が所望の深さ（膜厚）Ｔ２（Ｔ１＞Ｔ２）となるように形成する。素子分離絶縁膜１７が膜厚Ｔ１だけエッチングされるが、エッチング後の素子分離絶縁膜１７の上面の高さは、半導体基板１１の上面よりは高い位置に設定される。ここで、深さ（膜厚）Ｔ２は、例えば、１０ｎｍ〜２０ｎｍである。
【００４１】
凹部１８が形成されることにより、下層電極層１５の上面は、凹凸形状となる。凹凸の高い部分は、エッチングされないで残る下層電極層１５の上面、低い部分は、エッチングされた凹部１８の底面、高い部分と低い部分の中間は、エッチングされた凹部１８の側壁（側面）で構成される。凹凸は、エッチングによって形成されるので、上面の隅の角が落ちて曲率を有する面となり、底面の隅の角も丸みを有する。
【００４２】
メモリセル領域５の素子分離絶縁膜１７のエッチング後の上面は、図１（ｃ）に示すように、エッチング前の上面から膜厚Ｔ１だけ下がった位置に来る。このとき、メモリセル領域５の下層電極層１５（第１下層電極層１５ａに相当）は、周辺回路領域６の下層電極層１５の凹部１８と同様な量だけエッチングされ、エッチング前の上面から膜厚Ｔ２だけ下がった位置に来る。また、周辺回路領域６のエッチングされた下層電極層１５の上面とメモリセル領域５の下層電極層１５の上面はほぼ一致している。
【００４３】
メモリセル領域５の素子分離絶縁膜１７をエッチングすることにより、図１（ｄ）に示すように、下層電極層１５（第１下層電極層１５ａに相当）は、上部が上に凸な滑らか曲線（曲面）を有する形状になる。また、素子分離絶縁膜１７は、上部、特に第１下層電極層１５ａに接する上部の領域、が下に凸な滑らか曲線（曲面）を有する形状になる。また、周辺回路領域６の下層電極層１５の凹部１８は、図示を省略するが、メモリセル領域５の素子分離絶縁膜１７の上部と同様に下に凸な滑らか曲線（曲面）を有する形状になる。
【００４４】
図３（ｄ）に示すように、マスク膜５３を除去した後、素子分離絶縁膜１７及び下層電極層１５上に、例えばＯＮＯ（Oxide-Nitride-Oxide）膜からなる電極間絶縁膜１９を膜厚１０ｎｍから２０ｎｍ程度形成する。この電極間絶縁膜１９は、後にメモリセル領域５においては第１電極間絶縁膜１９ａ、周辺回路領域６においては第２電極間絶縁膜１９ｂとなる。なお、電極間絶縁膜１９は、Ｏ−Ｎ−Ｏの３層構造に限定されるものではない。また、電極間絶縁膜１９の上に、例えば多結晶シリコンからなる保護膜を形成し、電気的な特性の一層の安定化を図ることは可能である。
【００４５】
図４（ａ）に示すように、電極間絶縁膜１９の上に、フォトリソグラフィ法により、パターニングされたマスク膜（図示略）を形成し、マスク膜をマスクとして電極間絶縁膜１９を貫通する貫通孔２３を、それぞれ、メモリセル領域５及び周辺回路領域６に形成する。貫通孔２３は、後述の選択ゲートトランジスタ４３が形成される領域、キャパシタ素子４５の一方の電極となる下層電極層１５を上方に引き出す領域、及び周辺回路領域６のトランジスタのある領域に形成される。貫通孔２３は、確実な開口とするために、下層電極層１５の中に達していることは差し支えない。
【００４６】
図４（ｂ）に示すように、貫通孔２３により露出された下層電極層１５の表面に形成された自然酸化膜（図示せず）を除去するため、例えばフッ化水素または希釈フッ酸などのフッ酸系の薬液を用いて洗浄を行なった後、貫通孔２３を埋めて、電極間絶縁膜１９を被うように、上層電極層２５を膜厚６０ｎｍから１００ｎｍ程度形成する。更に、上層電極層２５の上に、例えば、タングステンからなるメタル層３１を膜厚２０ｎｍから６０ｎｍ程度形成する。なお、メタル層３１を、シリサイド層で置き換えることは可能である。つまり、例えばタングステン、チタン、コバルトやニッケルを上層電極層２５上に堆積させ、高温で反応させるサリサイドプロセスによりシリサイド層を形成する。上層電極層２５は、メモリセルトランジスタ４１及び選択ゲートトランジスタ４３の第１上層電極層２５ａ、キャパシタ素子４５の第２及び第３上層電極層２５ｂ、２５ｃになる。メタル層３１は、メモリセルトランジスタ４１及び選択ゲートトランジスタ４３のメタル層３１ａ、３１ｂ、キャパシタ素子のメタル層３１ｃ、３１ｄになる。また、メタル層３１は、本工程では形成されず、後続の図６（ａ）に示す層間絶縁膜３７を形成した後、上層電極層２５の上面を露出させて、上層電極層２５の上面に形成されてもよい。
【００４７】
図４（ｃ）に示すように、メタル層３１の上に、例えばシリコン酸化膜からなるマスク膜５４を形成し、フォトリソグラフィ法により、パターニングを行う。マスク膜５４は、少なくとも、メモリセルトランジスタ４１及び選択ゲートトランジスタ４３のゲート電極部となる領域、並びにキャパシタ素子４５の電極等となる領域を残すようにパターニングされている。
【００４８】
図５（ａ）に示すように、マスク膜５４をマスクとして、ＲＩＥ法による異方性エッチングにて、メタル層３１、上層電極層２５、電極間絶縁膜１９、下層電極層１５を除去して、メモリセルトランジスタ４１及び選択ゲートトランジスタ４３のゲート電極部を形成し、メタル層３１、上層電極層２５、電極間絶縁膜１９を除去して、キャパシタ素子４５の電極等となる領域を形成する。ここで、マスク膜５４でマスクされていない素子分離絶縁膜１７の一部上面が削られる。なお、下層電極層１５の除去後、引き続き異方性エッチングすることにより絶縁膜１３を除去することは可能である。
【００４９】
その後、マスク膜５４が残っている場合、マスク膜５４を取り除く。マスク膜５４は、この異方性エッチング時に、全て除去されても差し支えない。
【００５０】
図５（ｂ）に示すように、半導体基板１１の全面に、例えばフォトレジストからなるマスク膜５５を形成し、メタル層３１及び上層電極層２５がキャパシタ素子４５の相異なる２つの電極に分離されるように、マスク膜５５をフォトリソグラフィ法によりパターニングする。
【００５１】
図５（ｃ）に示すように、マスク膜５５をマスクにして、異方性エッチングにてメタル層３１、上層電極層２５、電極間絶縁膜１９を除去して、分離溝３５を形成する。この工程により、キャパシタ素子４５の相異なる２つの電極が分離して形成される。ここで、下層電極層１５に貫通孔２３を通して接続された上層電極層２５が第１キャパシタ電極、他方の上層電極層２５が第２キャパシタ電極となる。なお、分離溝３５は、キャパシタ素子４５の相異なる２つの電極を分離できればよく、必ずしも電極間絶縁膜１９を全て除去する必要はなく、また、逆に、下層電極層１５に達していてもよい。
【００５２】
その後、マスク膜５５を取り除き、イオン注入法により、メモリセルトランジスタ４１及び選択ゲートトランジスタ４３のゲート電極部をマスクとして、半導体基板１１にソース／ドレインとしての拡散領域３３を形成する。なお、拡散領域３３は、キャパシタ素子４５の相異なる２つの電極を分離する工程の前に形成することも可能であり、また、絶縁膜１３を除去してからイオン注入法により形成することも可能である。
【００５３】
図６（ａ）に示すように、メモリセルトランジスタ４１及び選択ゲートトランジスタ４３のゲート電極部、及びキャパシタ素子４５を被うように、半導体基板２１の全面に層間絶縁膜３７が形成される。
【００５４】
図６（ｂ）に示すように、フォトリソグラフィ法により、例えば、フォトレジストからなるパターニングされたマスク膜５６を形成し、マスク膜５６をマスクとして、メタル層３１に達する貫通孔３８を、層間絶縁膜３７に形成する。なお、貫通孔３８はメタル層３１を貫通し、上層電極層２５に達してもよい。
【００５５】
その後、マスク膜５６を取り除き、貫通孔３８に、例えばタングステンを埋め込むことにより、キャパシタ素子４５の相異なる２つの電極のメタル層３１にそれぞれ電気的に接続されたビアプラグ３９が形成される（図１参照）。この後、それぞれのビアプラグ３９に接続される上層メタル配線等（図示せず）が形成される。
【００５６】
上述したように、半導体記憶装置１は、キャパシタ素子４５が、上面に凹部１８が加工された第２下層電極層１５ｂ、第２下層電極層１５ｂの凹凸をなす表面及び素子分離絶縁膜１７上に形成され、第１電極間絶縁膜１９ａと同じ膜厚を有する第２電極間絶縁膜１９ｂ、及び、第２下層電極層１５ｂと離間して第２電極間絶縁膜１９ｂ上に形成され、下面に第２下層電極層１５ｂの凹凸に対応した凹凸をなす第２上層電極層２５ｂを有し、メモリセル領域５の素子分離絶縁膜１７の上面のエッチングと同時に、第２下層電極層１５ｂの凹部１８の底面及び第１下層電極層１５ａの上面がエッチングして形成されている。
【００５７】
キャパシタ素子４５は、平面視での配置面積４７に対して、両電極をなす第２下層電極層１５ｂ及び第２上層電極層２５ｂの第２電極間絶縁膜１９ｂに接する側の表面積が、凹凸を形成する側面に相当する分だけ大きくなる。その結果、キャパシタ素子４５は、キャパシタの実効的な面積が、平面視における配置面積４７に比較して大きくなり、配置面積４７を一定とすると容量がより大きくなり、容量を一定とすると配置面積４７をより小さく形成することが可能となる。つまり、半導体記憶装置１は、高集積化、小型化が可能となる。
【００５８】
また、特許文献１に示した、メモリセルトランジスタ４１の下層電極層１５ａを積み増してエッチングするという工程がない。その結果、メモリセルトランジスタ４１の下層電極層１５ａの膜厚ばらつきを抑制することができる。その結果、キャパシタ素子４５の容量を増加させるとともに、メモリセルトランジスタ４１の特性バラツキを抑制することができる。
【００５９】
また、キャパシタ素子４５の容量の増加は、第２下層電極層１５ｂの凹凸の高低差を一定とすると、凹部１８が配設される密度、すなわち、凹凸を形成する側面の数を増やすことにより達成可能である。
【００６０】
また、キャパシタ素子４５の容量の増加は、凹部１８が配設される密度を一定とすると、第２下層電極層１５ｂの凹凸の高低差を大きくすることにより達成可能である。第２下層電極層１５ｂの凹凸の高低差を大きくすることは、深さ（膜厚）Ｔ２を大きくすることになり、同時にエッチング形成されるメモリセル領域５の素子分離絶縁膜１７の上面のエッチング前後の膜厚Ｔ１を大きくすることとなる。つまり、素子分離絶縁膜１７の上面が、エッチング後に、半導体基板１１の表面より高い位置となるように、予め、素子分離絶縁膜１７の膜厚を厚くなるように調整すれば可能となる。ここで、深さ（膜厚）Ｔ２を大きくしても凹部１８の底部が第２下層電極層１５ｂの中にあるように、第２下層電極層１５ｂの膜厚を厚くすることが必要な場合もある。
【００６１】
第２下層電極層１５ｂの凹凸を形成する工程は、従来から行われている素子分離絶縁膜１７の上面を落とす工程の中で実施可能である。よって、製造工程の増加は小さく、例えば、特許文献１の製造工程と比較して、下層電極層を積み増す工程を抑制することが可能である。
【００６２】
また、特許文献１と異なり、メモリセルトランジスタ４１の下層電極の上面と、選択ゲートトランジスタ４３の下層電極の上面の位置を合わせることができる。その結果、キャパシタ素子４５の容量を増加させるとともに、上層配線の加工、例えば、ビット線の加工が容易になる。
【００６３】
また、特許文献１と異なり、選択ゲートトランジスタ４３の下層電極の上面がメモリセルトランジスタ４１の下層電極の上面より高くならない。その結果、選択ゲートトランジスタ４３から発生する電界が、選択ゲートトランジスタ４３に隣接するメモリセルトランジスタ４１に与える影響が少なくなる。よって、キャパシタ素子４５の容量を増加させるとともに、メモリセルトランジスタ４１の誤書き込み、誤読み出しを防止することができる。
【００６４】
また、選択ゲートトランジスタ４３に隣接するメモリセルトランジスタ４１がダミーメモリセルトランジスタであったとしても、選択ゲートトランジスタ４３から発生する電界により、ダミーメモリセルトランジスタの閾値が上昇してしまう。そのため、セル電流が小さくなり誤読み出しが発生する可能性がある。本発明では、選択ゲートトランジスタ４３の下層電極の上面がダミーメモリセルトランジスタの下層電極の上面より高くならないため、セル電流が小さくなることによる誤読み出しは発生しにくい。
【００６５】
第２下層電極層１５ｂの凹凸はエッチングで加工されるので、上面から側面、側面から底面へかけて、丸みを有する角部が形成される。第２下層電極層１５ｂの上の第２電極間絶縁膜１９ｂ、及びその上の第２上層電極層２５ｂが、第２下層電極層１５ｂの凹凸形状をなぞるような丸みのある角部を有する結果、対向する第２下層電極層１５ｂと第２上層電極層２５ｂとの間で、局部的な電界の集中が抑制され、キャパシタ素子４５の耐圧を上げることが可能となる。
【００６６】
以上、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００６７】
例えば、実施の形態では、半導体記憶装置がＮＡＮＤ型不揮発性メモリである例を示したが、ＮＯＲ型不揮発性メモリ、ＡＮＤ型不揮発性メモリ、及びＤｉＮＯＲ（Divided bit line NOR）型不揮発性メモリ等に適用することが可能である。
【００６８】
また、実施の形態では、回路素子がメモリセルトランジスタ及び選択ゲートトランジスタである例を示したが、回路素子は、電気的特性の異なる他の種のＭＯＳトランジスタ、抵抗素子、キャパシタ素子等であってもよい。
【符号の説明】
【００６９】
１  半導体記憶装置
５  メモリセル領域
６  周辺回路領域
７  素子領域
１１  半導体基板
１３  絶縁膜
１３ａ  トンネル絶縁膜
１５  下層電極層
１５ａ  第１下層電極層
１５ｂ  第２下層電極層
１７  素子分離絶縁膜
１７ａ  素子分離領域
１８  凹部
１９  電極間絶縁膜
１９ａ  第１電極間絶縁膜
１９ｂ  第２電極間絶縁膜
２３、２３ａ、２３ｂ、３８  貫通孔
２５  上層電極層
２５ａ  第１上層電極層
２５ｂ  第２上層電極層
２５ｃ  第３上層電極層
３１、３１ａ、３１ｂ、３１ｃ、３１ｄ  メタル層
３３  拡散領域
３５  分離溝
３７  層間絶縁膜
３９  ビアプラグ
４１  メモリセルトランジスタ
４３  選択ゲートトランジスタ
４５  キャパシタ素子
４７  配置面積
５１、５３、５４、５５、５６  マスク膜
５２  素子分離溝
Ｔ１、Ｔ２  膜厚（深さ）
【図１】
2011054700.tif 000003
【図２】
2011054700.tif 000004
【図３】
2011054700.tif 000005
【図４】
2011054700.tif 000006
【図５】
2011054700.tif 000007
【図６】
2011054700.tif 000008