(57)【要約】【課題】ＥＯＴを小さく保ちつつ、より高い実効仕事関数を有する半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板１０１のｎ型活性領域１０３の上に形成された第１のゲート絶縁膜１０７と、第１のゲート絶縁膜１０７の上に形成された第１のゲート電極１１１とを有している。第１のゲート絶縁膜１０７は、ハフニウム及びアルミニウムを含み、且つ中央部において上部及び下部よりもアルミニウムの濃度が高い。第１のゲート電極１１１はチタンを含む。【選択図】図３
2011054843.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１のトランジスタを備え、
前記第１のトランジスタは、
前記半導体基板のｎ型活性領域の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、
前記第１のゲート絶縁膜は、ハフニウム及びアルミニウムを含み、且つ上部及び下部において中央部よりもアルミニウムの濃度が高く、
前記第１のゲート電極は、チタンを含むことを特徴とする半導体装置。
【請求項２】
前記第１のゲート絶縁膜は、順次積層された下層、中間層及び上層を含む積層膜であり、
前記上層及び下層はハフニウムを含む層であり、
前記中間層はアルミニウムを含む層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下層及び上層は、ハフニウム、シリコン及び酸素を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記上層の膜厚は、０．１５ｎｍ以上であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１のゲート電極は、窒化チタンからなることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体基板に形成された第２のトランジスタをさらに備え、
前記第２のトランジスタは、
前記半導体基板の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、
前記第２のゲート絶縁膜は、ハフニウム及び前記第２のゲート電極の実効仕事関数を低下させる元素を含み、
前記第１のゲート電極は、第１の金属膜と、該第１の金属膜の上に形成された第１のポリシリコン膜とを有し、
前記第２のゲート電極は、第２の金属膜と、該第２の金属膜の上に形成された第２のポリシリコン膜とを有し、
前記第１のトランジスタと前記第２のトランジスタとが接する境界領域においては、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とが連続して形成され、且つ前記第１の金属膜と前記第２の金属膜とが連続して形成され、
前記第２のゲート電極の実効仕事関数を低下させる元素は、マグネシウム、スカンジウム、イットリウム、ランタン又はジスプロシウムであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
ｎ型活性領域及びｐ型活性領域を有する基板の上に、ハフニウムと酸素とを含む第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜の上に、アルミニウムを含む絶縁膜である第１のキャップ膜を形成する工程（ｂ）と、
前記第１のキャップ膜の上にハードマスクを形成する工程（ｃ）と、
前記ハードマスク及び第２の絶縁膜における前記ｐ型活性領域の上に形成された部分を選択的に除去する工程（ｄ）と、
前記基板の上に第２のキャップ膜を形成した後、熱処理を行う工程（ｅ）と、
前記ハードマスクを除去した後、前記基板の上にハフニウム及び酸素を含む第２の絶縁膜を形成する工程（ｆ）と、
前記第２の絶縁膜の上に金属膜を形成する工程（ｇ）と、
前記金属膜、第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、前記ｎ型活性領域の上に第１のゲート絶縁膜及び第１のゲート電極を形成し、前記ｐ型活性領域の上に第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｈ）とを備え、
前記第２のキャップ膜は、マグネシウム、スカンジウム、イットリウム、ランタン又はジスプロシウムを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に高誘電率膜からなるゲート絶縁膜と金属膜からなるゲート電極とを有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現する方法として、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させ、駆動電流を増加させる方法が知られている。
【０００３】
ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極との間）の距離を短くする必要がある。現在、ＳｉＯＮ（シリコン酸窒化物）を用いてゲート絶縁膜を形成した場合におけるＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、２ｎｍ程度まで薄膜化されている。
【０００４】
ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が課題となってきている。ゲートリークを低減するために、現在使用されているシリコン酸化物（ＳｉＯ2）系の材料の代わりに、ハフニウム（Ｈｆ）を含む酸化物等の誘電率の高い材料をゲート絶縁膜として使用することも検討されている。
【０００５】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下することも問題になっている。ゲート容量の低下量は、例えば、シリコン酸化物（ＳｉＯ2）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は、必然的にゲートリークの増大を伴うが、空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ＳｉＯ2の場合には、膜厚を０．１ｎｍ薄くすると、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は、非常に大きい。
【０００６】
ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかし、多結晶シリコンは、不純物の注入により不純物準位を形成して、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極とを作り分けることができる。一方、金属では、このような作り分けを行うことができない。
【０００７】
現在の半導体装置は、より高速な動作が要求されるため、低閾値電圧（Ｖｔ）化が不可欠である。低Ｖｔ化のために、ｐ−ＭＩＳＦＥＴ用電極においては、シリコンの価電子帯の上部（トップエッジ）の仕事関数値（約５．２ｅＶ）に近い高ＷＦが必要となる。一方、ｎ−ＭＩＳＦＥＴ用電極においては、シリコンの伝導帯の底部（ボトムエッジ）の仕事関数値（約４．１ｅＶ）に近い低ＷＦが必要となる。このような条件を満たす理想的な材料の探索が行われているが、現在のところ最適な材料は確立されていない。
【０００８】
さらに、材料又は組成が互いに異なるゲート電極を有するｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとを同一の半導体基板に形成し、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）等の半導体装置を形成する場合には、複雑な工程を経る必要がある。例えば、ゲート絶縁膜上にｎ−ＭＩＳＦＥＴ用の金属を堆積させ、ｐ−ＭＩＳＦＥＴ領域部分に形成されたｎ−ＭＩＳＦＥＴ用の金属を選択的に除去し、ｐ−ＭＩＳＦＥＴ用の金属をｐ−ＭＩＳＦＥＴ領域部分に形成されたゲート絶縁膜上に堆積させる（例えば、非特許文献１を参照。）。
【０００９】
このような工程は、工程数が多くなるだけでなく、ｎ−ＭＩＳＦＥＴ領域に堆積されたｐ−ＭＩＳＦＥＴ用金属の除去及びｐ−ＭＩＳＦＥＴ領域に堆積されたｎ−ＭＩＳＦＥＴ用金属の除去のためにリソグラフィ工程を２回行う必要があるため、合わせずれの増大も無視できない。
【００１０】
ｐ−ＭＩＳＦＥＴ領域とｎ−ＭＩＳＦＥＴ領域との境界においてｐ−ＭＩＳＦＥＴ用金属とｎ−ＭＩＳＦＥＴ用金属とに重なりが生じると、ゲートエッチングの際にメタル残りが発生する。このため、ｐ−ＭＩＳＦＥＴ用金属とｎ−ＭＩＳＦＥＴ用金属とを連続して形成することができない。現在、素子分離領域（ＳＴＩ）の最小幅は１００ｎｍ以下とすることが要求されている。素子分離領域の最小幅が狭くなると、ｐ−ＭＩＳＦＥＴ用金属とｎ−ＭＩＳＦＥＴ用金属とが必ず接触せず、且つ金属の境界面が素子分離領域上から素子形成領域上へずれ込まないだけのあわせマージンを確保するのは実質上困難である。また、各々のエッチング時に発生する素子分離領域のほれ込みも深刻な課題である。
【００１１】
プロセス簡略化の方法として、ｐ−ＭＩＳＦＥＴのゲート電極とｎ−ＭＩＳＦＥＴのゲート電極とを同一の金属材料により形成することが試みられている。この場合、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴの一方においてゲート絶縁膜とゲート電極との間に厚さが１ｎｍ程度のキャップ膜を挟むことにより、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴのそれぞれに要求される最適に実効仕事関数（ｅＷＦ）が得られる。また、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴのそれぞれにおいて互いに異なるキャップ膜を用いることも検討されている（例えば、非特許文献２を参照。）。この構造の場合、ｐ−ＭＩＳＦＥＴのゲート電極とｎ−ＭＩＳＦＥＴのゲート電極とは同一の材料からなるため、ゲートエッチング等の加工は大幅に簡略化される。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】F. Ootsuka, et al.、"extended abstract of the 2006 international conference on solid state device and materials、Yokohama"、２００６年、ｐ．１１１６−１１１７
【非特許文献２】N.Mise et al IEDM 2007 pp. 527-530
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとにおいてゲート電極を同一の材料とし、且つキャップ膜を互いに異なる材料とする場合には以下のような問題があることが明らかとなった。
【００１４】
ゲート電極のｅＷＦは、キャップ膜の材質、キャップ膜の膜厚、金属材料の材質及び金属膜の膜厚によって変化する。これらの要素のうちキャップ膜の材質は最も寄与が大きい。ｎ−ＭＩＳＦＥＴにおいてｅＷＦを低くするためには、キャップ膜として酸化ランタン（Ｌａ2Ｏ3、酸素量変動の場合もあるため以下ではＬａＯと表記する。）等のランタノイド系の酸化物及び酸化マグネシウムを使用すればよい。一方、ｐ−ＭＩＳＦＥＴにおいてｅＷＦを高くするためには、キャップ膜として酸化アルミニウム（Ａｌ2Ｏ3、酸素量変動の場合もあるため以下ではＡｌＯと表記する。）及び酸化タンタル等を使用すればよい。
【００１５】
一般に、これらのキャップ膜の膜厚を厚くする程ｅＷＦの変調効果が大きくなることが知られている。しかし、キャップ膜はゲート絶縁膜の一部となるため、キャップ膜の膜厚を厚くするとデバイスの特性が低下してしまう。ＬａＯ等のｅＷＦを低くする効果を有するキャップ膜の場合、誘電率（ｋ値）が高いため、ある程度膜厚を厚くしても酸化膜換算膜厚（effective oxide thickness：ＥＯＴ）の増加は少ない。また、膜厚が１ｎｍ程度の場合におけるｅＷＦの変化量は５００ｍｅＶ〜８００ｍｅＶ程度である。一方、ｅＷＦを上昇させる効果を有するＡｌＯはｋ値が約８であり、ＳｉＯ2の約２倍で、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）の約半分しかない。また、膜厚が１ｎｍ程度の場合における、ｅＷＦの変化量は３００ｍｅＶ以下である。
【００１６】
従って、ｅＷＦの値を低くすることは比較的容易にできるが、ｅＷＦの値を大きく上昇させようとすると、ＥＯＴが厚くなりデバイスの特性が低下するおそれがある。このため、電極材料にｅＷＦの値が高い材料を用い、ｅＷＦを上昇させる効果を有するＡｌＯ等のキャップ膜の膜厚をできるだけ薄くすることが好ましい。高いｅＷＦの値が得られる材料として窒化チタン（ＴｉＮ）がある。ＴｉＮの場合には膜厚が厚いほどｅＷＦの値が高くなるということが知られている。このため、できるだけ膜厚が厚いＴｉＮからなる電極材料とできるだけ膜厚が薄いＡｌＯからなるキャップ膜とを組み合わせることにより、デバイスの特性の低下を生じることなくｅＷＦを高くすることが可能になると期待される。
【００１７】
しかし、本願発明者が検討した結果、単純にＡｌＯ膜とＴｉＮ膜とを組み合わせた場合には、ＴｉＮ膜の膜厚を厚くしてもｅＷＦを上昇させることができなかった。このため、ｐ−ＭＩＳＦＥＴにおいて、ＥＯＴの値を十分に小さくすることが困難であった。
【００１８】
本発明は、本願発明者が見出した知見に基づいて、ＥＯＴを小さく保ちつつ、より高いｅＷＦを有する半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１９】
前記の目的を達成するため、本発明は半導体装置を、ゲート絶縁膜とゲート電極との界面におけるアルミニウムの濃度が、ゲート絶縁膜の中央部よりも低い構成とする。
【００２０】
具体的に、本発明に係る半導体装置は、半導体基板に形成された第１のトランジスタを備え、第１のトランジスタは、半導体基板のｎ型活性領域の上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、第１のゲート絶縁膜は、ハフニウム及びアルミニウムを含み、且つ中央部において上部及び下部よりもアルミニウムの濃度が高く、第１のゲート電極はチタンを含む。
【００２１】
本発明の半導体装置は、第１のゲート絶縁膜の中央部において上部及び下部よりもアルミニウムの濃度が高い。このため、第１のゲート電極が高濃度のアルミニウムと接することがない。従って、ゲート電極の膜厚を厚くすることによりｅＷＦをさらに大きくすることができる。従って、キャップ膜の膜厚を厚くする必要がなく、ゲート絶縁膜のＥＯＴを小さく保ちつつよりｅＷＦを大きくすることが可能となる。
【００２２】
本発明の半導体装置において、第１のゲート絶縁膜は、順次積層された下層、中間層及び上層を含む積層膜であり、下層及び上層はハフニウムを含み、中間層はアルミニウムを含む構成としてもよい。
【００２３】
この場合において、下層及び上層はハフニウム、シリコン及び酸素を含む構成としてもよい。
【００２４】
本発明の半導体装置において、上層の膜厚は０．１５ｎｍ以上とすればよい。
【００２５】
本発明の半導体装置において、第１のゲート電極は窒化チタンとすればよい。
【００２６】
本発明の半導体装置は、半導体基板に形成された第２のトランジスタをさらに備え、第２のトランジスタは、半導体基板の上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、第２のゲート絶縁膜は、ハフニウム及びランタンを含み、第１のゲート電極はチタンを含む第１の電極膜と、該第１の電極膜の上に形成されたポリシリコン膜とを有し、第２のゲート電極は、第２の電極膜と、該第２の電極膜の上に形成されたポリシリコン膜とを有し、第１のトランジスタと第２のトランジスタとが接する境界領域においては、第１のゲート絶縁膜と第２のゲート絶縁膜とが連続して形成され、且つ第１の電極膜と第２の電極膜とが連続して形成されていてもよい。
【００２７】
本発明に係る半導体装置の製造方法は、ｎ型活性領域及びｐ型活性領域を有する基板の上に、ハフニウムと酸素とを含む第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜の上に、アルミニウムを含む絶縁膜である第１のキャップ膜を形成する工程（ｂ）と、第１のキャップ膜の上にハードマスクを形成する工程（ｃ）と、ハードマスク及び第２の絶縁膜におけるｐ型活性領域の上に形成された部分を選択的に除去する工程（ｄ）と、基板の上に実効仕事関数を低下させる効果を有する第２のキャップ膜を形成した後、熱処理を行う工程（ｅ）と、ハードマスクを除去した後、基板の上にハフニウム及び酸素を含む第２の絶縁膜を形成する工程（ｆ）と、第２の絶縁膜の上に金属膜を形成する工程（ｇ）と、金属膜、第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、ｎ型活性領域の上に第１のゲート絶縁膜及び第１のゲート電極を形成し、ｐ型活性領域の上に第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｈ）とを備えている。
【００２８】
本発明の半導体装置の製造方法によれば、ハードマスクを除去した後、基板の上にハフニウム及び酸素を含む第２の絶縁膜を形成する。このため、第１のゲート絶縁膜の上部におけるアルミニウムの濃度は中央部よりも低くなる。従って、第１のゲート電極が高濃度のアルミニウムと接することがなく、金属膜の膜厚を厚くするとさらにｅＷＦを上昇させることが可能となる。その結果、キャップ膜の膜厚を厚くする必要がなく、ゲート絶縁膜のＥＯＴを小さく保ちつつより高いｅＷＦを有する半導体装置を実現することが可能となる。
【発明の効果】
【００２９】
本発明に係る半導体装置及びその製造方法によれば、ＥＯＴを小さく保ちつつより高いｅＷＦを有する半導体装置を実現することができる。
【図面の簡単な説明】
【００３０】
【図１】キャップ膜の有無がｅＷＦに与える影響を示すグラフである。
【図２】キャップ膜の形成位置がｅＷＦに与える影響を示すグラフである。
【図３】第１の実施形態に係る半導体装置を示す断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】第２の実施形態に係る半導体装置を示す断面図である。
【図７】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００３１】
まず、ｅＷＦのＴｉＮ膜の膜厚依存性について説明する。図１はｅＷＦとゲート電極であるＴｉＮ膜の膜厚との関係を示している。図１において、ゲート絶縁膜には厚さが約１．５ｎｍのＨｆＳｉＯＮ膜を用い、キャップ膜の膜厚は約０．７ｎｍとした。
【００３２】
図１に示すようにキャップ膜を形成していない場合には、ＴｉＮ膜の膜厚が厚くなるに従い、ｅＷＦの値が大きくなっている。ＡｌＯからなるキャップ膜を形成した場合には、キャップ膜を形成していない場合と比べてｅＷＦの値が大きくなった。しかし、ＴｉＮ膜の膜厚を厚くしても、ｅＷｆの値をさらに大きくすることはできなかった。ＡｌＯからなるキャップ膜を形成するとＴｉＮ膜の膜厚を変化させてもｅＷＦが変化しなくなる理由は不明である。しかし、本願発明者は、ＴｉＮ膜とゲート絶縁膜との界面におけるＡｌ濃度が低い場合には、ＴｉＮ膜の膜厚に依存してｅＷＦが大きくなることを見出した。
【００３３】
図２は、キャップ膜の形成位置が異なる場合におけるｅＷＦとＴｉＮ膜の膜厚との関係を比較して示している。図２において、ゲート絶縁膜の上にキャップ膜を形成した場合を△により示し、ゲート絶縁膜の間に中間層としてキャップ膜を形成した場合を○及び●によりを示している。いずれの場合においてもキャップ膜は膜厚が０．７ｎｍのＡｌＯ膜とした。ゲート絶縁膜を下層と上層とに別け、下層と上層との間に中間層であるキャップ膜を形成した場合には、ＴｉＮ膜の膜厚が厚くなるとｅＷＦが大きくなった。
【００３４】
ゲート絶縁膜の上にキャップ膜を形成した場合には、ゲート絶縁膜とＴｉＮ膜との界面においてＡｌの濃度が高くなる。しかし、キャップ膜を中間層として下層と上層との間に形成した場合には、キャップ膜が形成されたゲート絶縁膜の中央部においてＡｌの濃度が高くなり、ゲート絶縁膜の上部及び下部におけるＡｌ濃度は低くなる。
【００３５】
図２には、下層の膜厚が１．５ｎｍで上層の膜厚が０．３ｎｍの場合と、下層の膜厚が１．６５ｎｍで上層の膜厚が０．１５ｎｍの場合とを示している。両者においてｅＷＦの差はほとんど認められなかった。上層の膜厚は、キャップ膜とＴｉＮ膜とが接しないようにすることができれば十分であると考えられる。
【００３６】
下層の膜厚と上層の膜厚との和が一定であれば、ＥＯＴの値はほぼ一定となる。従って、ＥＯＴの観点からは下層の膜厚と上層の膜厚との和が一定であれば、下層の膜厚と上層の膜厚とを任意に設定してよい。しかし、キャップ膜と基板との間隔が狭くなると、キャップ膜中のＡｌ等が拡散し、基板近くにおけるＡｌ等の濃度が高くなる。ｅＷＦを変調する効果を有する原子は、散乱因子となる電荷を有する可能性が高い。このため、これらの原子が基板近くに高濃度に存在すると、移動度の劣化が生じるおそれがある。従って、キャップ膜と基板との間隔は少なくとも１ｎｍ〜１．５ｎｍ程度とすることが好ましい。通常は、高誘電率のゲート絶縁膜は、ＳｉＯ2からなる界面層の上に形成する。このため、例えば界面層の膜厚が０．８ｎｍの場合には、下層の膜厚は０．７ｎｍ以上とすることが好ましい。一方、上層の膜厚は、キャップ膜とＴｉＮ膜とが接しないように１原子層以上の膜厚が必要である。酸化ハフニウム（ＨｆＯ2）の場合には１原子層は約０．１ｎｍである。このことから上層の膜厚は０．１５ｎｍ以上とすることが好ましい。また、ＥＯＴを一定とするためには上層の膜厚を厚くすると下層の膜厚を薄くしなければならなくなるため、上層の膜厚は０．５ｎｍ程度以下とすることが好ましい。
【００３７】
ゲート絶縁膜は、Ｈｆを含む高誘電率膜とすればよい。例えば、ＨｆＯ2、ＨｆＳｉＯ又はＨｆＳｉＯＮ等とすればよい。また、Ａｌ等のｅＷＦを上昇させる効果を有する元素以外の元素を含んでいてもよく、ジルコン（Ｚｒ）等との化合物となっていてもよい。また、下層と上層とは同一の材料からなる膜としても、同じＨｆ系の絶縁材料であれば異なる材料としてもよい。例えば、下層は窒化処理していないＨｆＳｉＯ膜とし、上層は窒化処理したＨｆＳｉＯＮ膜としてもよい。キャップ膜は、ＡｌＯにより形成すればよいが、Ａｌを含むバンドギャップが大きい絶縁材料であれば他の材料により形成してもよい。例えば窒化アルミニウム（ＡｌＮ）又はハフニウムアルミニウムオキサイト（ＨｆＡｌＯ）等により形成してもよい。電極となる金属膜は、膜厚に応じてｅＷＦが変化する材料であればどのような材料を用いて形成してもよい。例えば、ＴｉＮに代えてＴｉＳｉＮ等のＴｉを含む他の材料を用いて形成してもよい。また、Ｔｉ以外の元素を含む材料により形成してもよい。
【００３８】
（第１の実施形態）
以下に、第１の実施形態について図面を参照して説明する。図３は、本実施形態に係る半導体装置の断面構成を示している。図３に示すように、本実施形態の半導体装置はｐ−ＭＩＳＦＥＴである。シリコン基板等の基板１０１には、ｎ型活性領域１０３が素子分離領域１０２により他の領域と分離して形成されている。ｎ型活性領域１０３の上には、厚さが１ｎｍ程度のＳｉＯ2からなる界面層１０５を介して、高誘電率膜であるゲート絶縁膜１０６が形成されている。ゲート絶縁膜１０６は、順次形成された下層１０７、中間層１０８及び上層１０９を含む。下層１０７は厚さが１．５ｎｍのＨｆＳｉＯＮ膜からなり、中間層１０８は厚さが０．７ｎｍのＡｌＯ膜からなり、上層１０９は厚さが０．３ｎｍのＨｆＳｉＯＮ膜からなる。ゲート絶縁膜１０６の上には、ゲート電極１１１が形成されている。ゲート電極１１１は、ＭＩＰＳ（metal inserted poly-Si)構造であり、ＴｉＮからなる金属膜１１２とポリシリコン膜１１３とを含む。ゲート電極１１１の側壁上にはサイドウォール１１４が形成されている。ｎ型活性領域１０３のゲート電極１１１の両側方にはｐ型エクステンション領域１１６が形成され、ｐ型エクステンション領域１１６の外側方にはｐ型ソースドレイン領域１１７が形成されている。
【００３９】
図３において、ゲート絶縁膜１０６は明確に３層に別けて記載している。しかし、種々の熱処理工程を経て相互に拡散し、境界が不明確になっていたり、境界が消失していたりしてもよい。この場合においても、Ａｌの濃度は中央部において上部及び下部よりも高くなっている。
【００４０】
本実施形態の半導体装置は、金属膜１１２とＡｌＯからなる中間層１０８とが接していない。このため、金属膜１１２の膜厚を変えることによりｅＷＦを所望の値に調整することができる。
【００４１】
図４及び図５は、本実施形態に係る半導体装置の製造方法を示している。まず、図４（ａ）に示すように、Ｓｉ基板等の基板１０１に素子分離領域１０２により他の領域と分離されたｎ型活性領域１０３を形成する。続いて、基板１０１の上にＳｉＯ2等からなる厚さが１ｎｍ程度の界面層１０５を形成する。界面層１０５は、例えば酸化雰囲気における急速熱酸化（ＲＴＯ）法により形成すればよい。また、加熱炉を用いた熱処理を行ってもよい。熱酸化膜に代えてＳｉＯＮ膜又はケミカルオキサイド膜等としてもよい。
【００４２】
次に、図４（ｂ）に示すように、界面層１０５の上に厚さが１．５ｎｍのＨｆＳｉＯ膜を有機金属化学気相堆積法（ＭＯＣＶＤ法）又は原子層堆積法（ＡＬＤ法）等により形成する。続いてＨｆＳｉＯ膜に対して堆積後アニール処理（ＰＤＡ処理）、プラズマ窒化処理及びプラズマ処理後アニール処理（ＰＮＡ処理）等を行いＨｆＳｉＯＮ膜からなる下層１０７を形成する。なお、ＰＤＡ処理、プラズマ窒化処理及びＰＮＡ処理は必要に応じて行えばよい。窒化していないＨｆＳｉＯ膜を下層１０７に用いることも可能である。
【００４３】
次に、図４（ｃ）に示すように、下層１０７の上に、厚さが０．７ｎｍのＡｌＯからなる中間層１０８を、ＡＬＤ法又は物理気相堆積法（ＰＶＤ法）等により形成する。
【００４４】
次に、図４（ｄ）に示すように、中間層１０８の上に、厚さが０．３ｎｍのＨｆＳｉＯ膜をＭＯＣＶＤ法又はＡＬＤ法により形成する。この後、ＰＤＡ処理、プラズマ窒化処理及びＰＮＡ処理を行い、ＨｆＳｉＯＮ膜からなる上層１０９を形成する。なお、ＰＤＡ処理、プラズマ窒化処理、ＰＮＡ処理等は必要に応じて行えばよい。窒化していないＨｆＳｉＯ膜を上層１０９に用いることも可能である。
【００４５】
次に、図５（ａ）に示すように上層１０９の上に厚さが１５ｎｍのＴｉＮ膜からなる金属膜１１２を形成する。この後、金属膜１１２の上にポリシリコン膜１１３を形成する。
【００４６】
次に、図５（ｂ）に示すように、リソグラフィー法及び反応性イオンエッチング（ＲＩＥ法）を用いて、ポリシリコン膜１１３、金属膜１１２、上層１０９、中間層１０８、下層１０７及び界面層１０５を選択的にエッチングして、ゲート電極１１１及びゲート絶縁膜１０６を形成する。
【００４７】
次に、図５（ｃ）に示すように、常法に従い、ｐ型エクステンション領域１１６、サイドウォール１１４及びｐ型ソースドレイン領域１１７の形成を行う。
【００４８】
絶縁膜の上にＡｌを含むキャップ膜を形成し、絶縁膜中にＡｌを拡散させる場合には、絶縁膜の上部において他の部分よりもＡｌの濃度が高くなる。しかし、本実施形態の製造方法においては、上層と下層との間にＡｌを含むキャップ膜である中間層を形成する。このため、熱履歴により、Ａｌが上層及び下層中に拡散したとしても、絶縁膜の上部及び下部において中央部よりもＡｌの濃度が低くなる。従って、ｅＷＦが金属膜の膜厚に依存して変化するため、キャップ膜を薄くしてＥＯＴを小さく抑えた場合にも、ｅＷＦをより高くすることができる。
【００４９】
（第２の実施形態）
第２の実施形態について図面を参照して説明する。図６は第２の実施形態に係る半導体装置の断面構成を示している。図６に示すように本実施形態の半導体装置は、ｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとを有している。Ｓｉ基板等の基板２０１は、素子分離領域２０２によって互いに分離されたｎ型活性領域２０３とｐ型活性領域２０４とを有している。ｎ型活性領域２０３には、ｐ−ＭＩＳＦＥＴが形成されており、ｐ型活性領域２０４にはｎ−ＭＩＳＦＥＴが形成されている。
【００５０】
ｐ−ＭＩＳＦＥＴは、ｎ型活性領域２０３の上に厚さが１ｎｍ程度のＳｉＯ2からなる界面層２０５を介在させて形成された第１のゲート絶縁膜２０６Ａを有している。第１のゲート絶縁膜２０６Ａは、順次形成された第１の下層２０７Ａ、第１の中間層２０８Ａ及び第１の上層２０９Ａを含む。第１の下層２０７Ａは厚さが１．５ｎｍのＨｆＳｉＯＮ膜からなり、第１の中間層２０８Ａは厚さが０．７ｎｍのＡｌＯ膜からなり、第１の上層２０９Ａは厚さが０．３ｎｍのＨｆＳｉＯＮ膜からなる。第１のゲート絶縁膜２０６Ａの上には、第１のゲート電極２１１Ａが形成されている。第１のゲート電極２１１Ａは、ＭＩＰＳ構造であり、ＴｉＮからなる第１の金属膜２１２Ａと第１のポリシリコン膜２１３Ａとを含む。第１のゲート電極２１１Ａの側壁上にはサイドウォール２１４が形成されている。ｎ型活性領域２０３における第１のゲート電極２１１の両側方にはｐ型エクステンション領域２１６が形成され、ｐ型エクステンション領域２１６の外側方にはｐ型ソースドレイン領域２１７が形成されている。
【００５１】
ｎ−ＭＩＳＦＥＴは、ｐ型活性領域２０４の上に厚さが１ｎｍ程度のＳｉＯ2からなる界面層２０５を介在させて形成された第２のゲート絶縁膜２０６Ｂを有している。第２のゲート絶縁膜２０６Ｂは、順次形成された第２の下層２０７Ｂ及び第２の上層２０９Ｂを含む。第２の下層２０７Ｂは厚さが１．５ｎｍのＨｆＳｉＯＮ膜からなり、第２の上層２０９Ｂは厚さが０．３ｎｍのＨｆＳｉＯＮ膜からなる。第２の上層２０９Ｂの少なくとも一部にはＬａ等のｅＷＦを低下させる効果を有する元素が含まれている。第２のゲート絶縁膜２０６Ｂの上には、第２のゲート電極２１１Ｂが形成されている。第２のゲート電極２１１Ｂは、ＭＩＰＳ構造であり、ＴｉＮからなる第２の金属膜２１２Ｂと第２のポリシリコン膜２１３Ｂとを含む。第２のゲート電極２１１Ｂの側壁上にはサイドウォール２１４が形成されている。ｐ型活性領域２０４における第２のゲート電極２１１Ｂの両側方にはｎ型エクステンション領域２２６が形成され、ｎ型エクステンション領域２２６の外側方にはｎ型ソースドレイン領域２２７が形成されている。
【００５２】
図６において、第１のゲート絶縁膜２０６Ａ及び第２のゲート絶縁膜２０６Ｂは、明確に３層及び２層に別けて記載している。しかし、種々の熱処理工程を経て各層が相互に拡散し、境界が不明確になっていたり、境界が消失していたりしてもよい。この場合においても、第１のゲート絶縁膜２０６ＡにおいてＡｌの濃度は中央部において上部及び下部よりも高くなっている。
【００５３】
本実施形態の半導体装置は、ｐ−ＭＩＳＦＥＴにおいて第１のゲート絶縁膜２０６Ａは、Ａｌを含む第１の中間層２０８Ａを有している。さらに、第１の金属膜２１２ＡとＡｌＯからなる第１の中間層２０８Ａとが接していない。このため、第１の金属膜２１２Ａの膜厚を変えることによりｅＷＦを所望の値に調整することができる。また、ｎ−ＭＩＳＦＥＴにおいて第２のゲート絶縁膜２０６ＢはＬａ等を含んでいる。従って、ｎ−ＭＩＳＦＥＴにおいてはｅＷＦを小さくすることが可能である。
【００５４】
以下に、本実施形態の半導体装置の製造方法について説明する。まず、図７（ａ）に示すように、Ｓｉ基板等の基板２０１に素子分離領域２０２により互いに分離されたｎ型活性領域２０３及びｐ型活性領域２０４を形成する。続いて、基板２０１の上にＳｉＯ2等からなる厚さが１ｎｍ程度の界面層２０５を形成する。界面層２０５は、例えば酸化雰囲気における急速熱酸化（ＲＴＯ）法により形成すればよい。また、加熱炉を用いた熱処理を行ってもよい。熱酸化膜に代えてＳｉＯＮ膜又はケミカルオキサイド膜等としてもよい。
【００５５】
この後、界面層２０５の上に厚さが１．５ｎｍのＨｆＳｉＯ膜を形成する。ＨｆＳｉＯ膜の形成はＭＯＣＶＤ法、化学気相堆積（ＣＶＤ）法、ＰＶＤ法又は原子層堆積法（ＡＬＤ法）等により行えばよい。続いて、ＨｆＳｉＯ膜に対してＰＤＡ処理、プラズマ窒化処理及びＰＮＡ処理等を行いＨｆＳｉＯＮ膜からなる第１の絶縁膜２０７を形成する。なお、ＰＤＡ処理及びＰＮＡ処理は必要に応じて行えばよい。窒化していないＨｆＳｉＯ膜を第１の絶縁膜２０７に用いることも可能である。
【００５６】
続いて、第１の絶縁膜２０７の上に、厚さが０．７ｎｍのＡｌＯからなる第１のキャップ膜２０８を、ＡＬＤ法又はＰＶＤ法等により形成する。
【００５７】
次に、図７（ｂ）に示すように、第１のキャップ膜２０８の上に、厚さが１０ｎｍ程度のＴｉＮ等からなるハードマスク２３１を形成する。ハードマスク２３１は、第１のキャップ膜２０８に対して選択的に除去できればよく、ＳｉＮ膜又はＴａＮ膜等を用いてもよい。ハードマスクの形成は、ＡＬＤ法、ＣＶＤ法又はＰＶＤ法等により行えばよい。
【００５８】
次に、図７（ｃ）に示すように、ハードマスク２３１の上に、ｎ型活性領域２０３を覆い且つｐ型活性領域２０４を露出するレジストパターン２３３を、リソグラフィーにより形成する。続いて、レジストパターン２３３をマスクとしてエッチングを行い、ハードマスク２３１及び第１のキャップ膜２０８のｐ型活性領域２０４の上に形成された部分を除去する。
【００５９】
次に、図７（ｄ）に示すようにレジストパターン２３３をシンナー洗浄等により除去した後、厚さが２ｎｍ程度のＬａＯからなる第２のキャップ膜２３５を形成する。第２のキャップ膜２３５は、電極のｅＷＦを低下させる効果を有する絶縁膜であればよく、ＬａＯに代えて酸化ジスプロシウム（ＤｙＯ）等の他のランタノイド系元素の酸化物、酸化イットリウム（ＹＯ）酸化スカンジウム（ＳｃＯ）又は酸化マグネシウム（ＭｇＯ）等としてもよい。第２のキャップ膜２３５の膜厚は必要とするｅＷＦに応じて調整すればよく、ｅＷＦの低下量を大きくしたい場合には第２のキャップ膜２３５の膜厚を厚くし、ｅＷＦの低下量を小さくしたい場合には第２のキャップ膜２３５の膜厚を薄くすればよい。第２のキャップ膜２３５はＰＶＤ法、ＡＬＤ法又はＭＯＣＶＤ法等により形成すればよい。
【００６０】
次に、図８（ａ）に示すように、熱処理を行い第２のキャップ膜２３５に含まれるＬａ等のｅＷＦを低下させる効果を有する元素を第１の絶縁膜２０７におけるｐ型活性領域２０４の上に形成された部分に拡散させる。これにより、第１の絶縁膜２０７におけるｐ型活性領域２０４の上に形成された部分は、Ｌａ等を含む絶縁膜２０７ｂとなる。熱処理は、必要とするｅＷＦ及び第１の絶縁膜２０７の膜厚及び第２のキャップ膜２３５の材質等に応じて変化させる必要があるが、例えば６００℃で１０分間行えばよい。第２のキャップ膜２３５に含まれる元素は、ハードマスク２３１の上部にも拡散する。また、同時に第１のキャップ膜２０８に含まれるＡｌが第１の絶縁膜２０７におけるｎ型活性領域２０３の上に形成された部分に拡散する。この際に、第１のキャップ膜２０８が完全に拡散して第１の絶縁膜２０７の上に残存していない状態となっても問題ない。
【００６１】
次に、図８（ｂ）に示すように余剰の第２のキャップ膜２３５を除去する。余剰の第２のキャップ膜２３５の除去は、第２のキャップ膜２３５の材質等に応じて最適な方法により行えばよい。例えば、第２のキャップ膜２３５がＬａＯの場合には、１０００分の１に希釈した希塩酸（原液濃度３７質量％）により１０秒程度反応させればよい。溶液濃度及び反応時間は、第２のキャップ膜２３５の膜厚及び熱処理時間等に応じて適宜変化させればよい。また、第２のキャップ膜２３５の膜厚等によっては第２のキャップ膜２３５の除去を行わなくてもよい。
【００６２】
次に、図８（ｃ）に示すようにハードマスク２３１を除去する。ハードマスク２３１の除去には例えば、過酸化水素（Ｈ2Ｏ2）を用いればよい。この他、硫酸過酸化水素混合溶液（ＳＰＭ）又はアンモニア過酸化水素混合溶液（ＡＰＭ）等の第１の絶縁膜２０７を劣化させることなくハードマスク２３１を除去できる薬液を用いればよい。また、ハードマスク２３１及び第２のキャップ膜２３５の材質によっては、第２のキャップ膜２３５の除去とハードマスク２３１の除去とを同時に行うことも可能である。
【００６３】
次に、図８（ｄ）に示すように厚さが０．３ｎｍ程度のＨｆＳｉＯＮ膜である第２の絶縁膜２０９を形成する。第２の絶縁膜２０９は、まずＭＯＣＶＤ法等によりＨｆＳｉＯ膜を形成した後、ＰＤＡ処理、プラズマ窒化処理及びＰＮＡ処理を行いＨｆＳｉＯＮ膜とすればよい。ＰＤＡ処理及びＰＮＡ処理は必要に応じて適宜行えばよい。また、窒化処理は後の工程において行ってもよく、窒化していないＨｆＳｉＯ膜を第２の絶縁膜２０９に用いることも可能である。ＨｆＳｉＯ膜は、ＭＯＣＶＤ法に代えてＡＬＤ法、ＣＶＤ法又はＰＶＤ法等を用いて形成してもよい。
【００６４】
次に、図９（ａ）に示すように、ＴｉＮからなる金属膜２１２及びポリシリコン膜２１３を順次形成する。金属膜２１２の形成は、ＡＬＤ法、ＰＶＤ法又はＭＯＣＶＤ法等により行えばよい。金属膜２１２の膜厚は、必要とするｅＷＦの値に応じて適宜調整すればよい。また、ｅＷＦが膜厚によって変化する材料であればＴｉＮに代えて他の材料を用いてもよい。ポリシリコン膜２１３には、不純物注入を行うことが好ましい。また、不純物注入に代えてドープドポリシリコンを堆積してもよい。
【００６５】
次に、図９（ｂ）に示すように、リソグラフィー及びＲＩＥ法を用いて、ｎ型活性領域２０３においてポリシリコン膜２１３、金属膜２１２、第２の絶縁膜２０９、第１のキャップ膜２０８、第１の絶縁膜２０７及び界面層２０５を順次エッチングする。これにより、ｎ型活性領域２０３の上に界面層２０５を介在させて第１のゲート絶縁膜２０６Ａと第１のゲート電極２１１Ａが形成される。一方、ｐ型活性領域２０４においてポリシリコン膜２１３、金属膜２１２、第２の絶縁膜２０９、絶縁膜２０７ｂ及び界面層２０５が順次エッチングされる。これにより、ｐ型活性領域２０４の上に界面層２０５を介在させて第２のゲート絶縁膜２０６Ｂと第２のゲート電極２１１Ｂが形成される。第１のゲート絶縁膜２０６Ａは、順次形成された第１の下層２０７Ａ、第１の中間層２０８Ａ及び第１の上層２０９Ａを含む。第２のゲート絶縁膜２０６Ｂは、順次形成された第２の下層２０７Ｂ及び第２の上層２０９Ｂを含む。第２の下層２０７Ｂの少なくとも一部にはＬａ等のｅＷＦを低下させる効果を有する元素が含まれている。第１のゲート電極２１１Ａは、ＴｉＮからなる第１の金属膜２１２Ａと第１のポリシリコン膜２１３Ａとを含み、第２のゲート電極２１１Ｂは、ＴｉＮからなる第２の金属膜２１２Ｂと第２のポリシリコン膜２１３Ｂとを含む。
【００６６】
次に、図９（ｃ）に示すように、ｐ型エクステンション領域２１６及びｎ型エクステンション領域２２６の形成、サイドウォール２１４の形成、ｐ型ソースドレイン領域２１７及びｎ型ソースドレイン領域２２７の形成並びに不純物の活性化等を行う。
【００６７】
本実施形態の製造方法によれば、第１の絶縁膜ではＨｆＳｉＯ（Ｎ）等からなる上層と下層との間にＡｌを含むキャップ膜である中間層を形成する。このため、第１の絶縁膜において下層及び上層のＡｌ濃度が中央部よりも低くなる。また、熱履歴の状態によっては、下層、中間層及び上層が相互に拡散し１つの層となっていてもよい。この場合においても、第１の絶縁膜２０６Ａの上部及び下部において中央部よりもＡｌを低くできる。
【００６８】
また、本実施形態の製造方法は、第１の絶縁膜２０７、第２の絶縁膜２０９、金属膜２１２及びポリシリコン膜２１３の部分的な除去を行わない。スタティックラム（Ｓ−ＲＡＭ）等の場合には、ｎ−ＭＩＳＦＥＴとｐ−ＭＩＳＦＥＴとが接する境界部が素子分離領域の上に形成される。本実施形態の製造方法によれば、境界部において第１のゲート絶縁膜２０６Ａの第１の下層２０７Ａ及び第１の上層２０９Ａは、それぞれ第２のゲート絶縁膜２０６Ｂの第２の下層２０７Ｂ及び第２の上層２０９Ｂと切れ目なく連続した状態となる。また、第１のゲート電極２１１Ａの第１の金属膜２１２Ａ及び第１のポリシリコン膜２１３Ａは、それぞれ第２のゲート電極２１１Ｂの第２の金属膜２１２Ｂ及び第２のポリシリコン膜２１３Ｂと連続した状態となる。
【００６９】
第１及び第２の実施形態において各層の材質及び膜厚等は適宜変更してかまわない。例えば、界面層はＳｉＯ2に代えてＳｉＯＮ等であってもよい。下層及び上層は高誘電率の絶縁膜であればよく、ＨｆＯ、ＨｆＳｉＯ及びＨｆＳｉＯＮ等のいずれかとすればよい。また、下層と上層とを異なる材料としてもよい。所定のＥＯＴの値を実現できれば、下層及び上層の膜厚は任意に設定してよい。但し、下層の膜厚は０．７ｎｍ以上とすることが好ましい。上層の膜厚は０．１５ｎｍ〜０．５ｎｍとすることが好ましい。中間層となる第１のキャップ膜は、Ａｌを含むバンドギャップが大きい絶縁材料により形成すればよく、例えばＡｌＯ、ＡｌＮ又はＨｆＡｌＯ等により形成すればよい。第２のキャップ膜は電極のｅＷＦを低下させる効果のある絶縁膜であればよく、ＬａＯ又はＤｙＯ等のランタノイド系元素の酸化物を用いればよい。また、ＳｃＯ又はＭｇＯ等を用いてもよい。金属層は、膜厚に応じてｅＷＦが変化する材料であればどのような材料を用いて形成してもよい。例えば、ＴｉＮに代えてＴｉＳｉＮ等のＴｉを含む他の材料を用いて形成してもよい。また、Ｔｉ以外の元素を含む材料により形成してもよい。
【００７０】
各実施形態において、半導体基板１１にはシリコン基板を用いたが、他の材料からなる基板を用いてもよい。例えば、ＳＯＩ（Semiconductor Oxide Insulator）基板又はガリウム砒素（ＧａＡｓ）基板若しくはインジウムリン（ＩｎＰ）基板等の混晶材料からなる基板を用いてもよい。
【産業上の利用可能性】
【００７１】
本発明に係る半導体装置及びその製造方法は、ＥＯＴを小さく保ちつつ、より高いｅＷＦを有する半導体装置を実現することができ、半導体装置の消費電力の低減及び動作の高速化等の実現に有用である。
【符号の説明】
【００７２】
１０１      基板
１０２      素子分離領域
１０３      ｎ型活性領域
１０５      界面層
１０６      ゲート絶縁膜
１０７      下層
１０８      中間層
１０９      上層
１１１      ゲート電極
１１２      金属膜
１１３      ポリシリコン膜
１１４      サイドウォール
１１６      ｐ型エクステンション領域
１１７      ｐ型ソースドレイン領域
２０１      基板
２０２      素子分離領域
２０３      ｎ型活性領域
２０４      ｐ型活性領域
２０５      界面層
２０６Ａ    第１のゲート絶縁膜
２０６Ａ    第１の絶縁膜
２０６Ｂ    第２のゲート絶縁膜
２０７      第１の絶縁膜
２０７Ａ    第１の下層
２０７Ｂ    第２の下層
２０７ｂ    絶縁膜
２０８      第１のキャップ膜
２０８Ａ    第１の中間層
２０９      第２の絶縁膜
２０９Ａ    第１の上層
２０９Ｂ    第２の上層
２１１      第１のゲート電極
２１１Ａ    第１のゲート電極
２１１Ｂ    第２のゲート電極
２１２      金属膜
２１２Ａ    第１の金属膜
２１２Ｂ    第２の金属膜
２１３      ポリシリコン膜
２１３Ａ    第１のポリシリコン膜
２１３Ｂ    第２のポリシリコン膜
２１４      サイドウォール
２１６      ｐ型エクステンション領域
２１７      ｐ型ソースドレイン領域
２２６      ｎ型エクステンション領域
２２７      ｎ型ソースドレイン領域
２３１      ハードマスク
２３３      レジストパターン
２３５      第２のキャップ膜
【図１】
2011054843.tif 000003
【図２】
2011054843.tif 000004
【図３】
2011054843.tif 000005
【図４】
2011054843.tif 000006
【図５】
2011054843.tif 000007
【図６】
2011054843.tif 000008
【図７】
2011054843.tif 000009
【図８】
2011054843.tif 000010
【図９】
2011054843.tif 000011