(57)【要約】【課題】ＩＣに供給される電源電圧の安定化を図ったコンデンサ実装構造を提供する。【解決手段】ＩＣ１，３端子コンデンサ３を回路基板２の表面２ａ，裏面２ｂに実装した。回路基板２のビアホール２１〜２４を電源端子１１，１２，グランド端子１３，１４に接続させた状態で表面２ａから裏面２ｂに垂直に貫通させた。ビアホール２１，２２及び２３，２４を導体層５１，５２で接続し、３端子コンデンサ３の外部電極４−１〜４−２をビアホール２１〜２２に接続することにより、ビアホール２１の点Ｐ１と外部電極４−１の間の部分とビアホール２２の点Ｐ２と外部電極４−２の間の部分とを導体層５１と信号電極３１で並列に接続し、ビアホール２３の点Ｐ３と外部電極４−３の間の部分とビアホール２４の点Ｐ４と外部電極４−４の間の部分とを導体層５２とグランド電極３２とで並列に接続した。【選択図】図５
2011054864.tif 000002
【特許請求の範囲】
【請求項１】
複数の端子が正方形の格子状に配列されたＢＧＡ型端子を有し且つこのＢＧＡ型端子を構成する少なくとも１つ最小正方形において、一方の対角線上の頂点に１対の電源端子がそれぞれ配されると共に、他方の対角線上の頂点に１対のグランド端子がそれぞれ配されたＩＣと、
上記ＩＣの上記１対の電源端子を接続させるための第１及び第２のビアホールと上記１対のグランド端子を接続させるための第３及び第４のビアホールとが、表面側から裏面側に垂直に貫通する回路基板と、
平面視略正方形のチップ体内に平面視で直交し且つ厚さ方向で対向する同長の信号電極とグランド電極とを包含し、第１及び第２の外部電極が上記信号電極の両端部のそれぞれに電気的に接続し、第３及び第４の外部電極が上記グランド電極の両端部のそれぞれに電気的に接続した３端子コンデンサと
を備えるコンデンサ実装構造であって、
上記３端子コンデンサを、上記回路基板の裏面で且つ上記ＩＣのほぼ真裏の位置に実装し、上記第１及び第２の外部電極を、上記最小正方形の１対の電源端子に接続される第１及び第２のビアホールにそれぞれ電気的に接続すると共に、上記第３及び第４の外部電極を、上記最小正方形の１対のグランド端子に接続される第３及び第４のビアホールにそれぞれ電気的に接続し、
上記第１及び第２のビアホールを並列に接続するための第１の接続部を、上記回路基板の一の層上に設けた、
ことを特徴とするコンデンサ実装構造。
【請求項２】
請求項１に記載のコンデンサ実装構造において、
上記第３及び第４のビアホールを並列に接続するための第２の接続部を、上記回路基板の他の一の層上に設けた、
ことを特徴とするコンデンサ実装構造。
【請求項３】
請求項１又は請求項２に記載のコンデンサ実装構造において、
上記接続部は、回路基板の上記層に形成されたライン状の導体パターンである、
ことを特徴とするコンデンサ実装構造。
【請求項４】
請求項１又は請求項２に記載のコンデンサ実装構造において、
上記接続部は、回路基板の上記層のほぼ全面に設けられたベタの導体層である、
ことを特徴とするコンデンサ実装構造。
【請求項５】
請求項１に記載のコンデンサ実装構造において、
上記第１の接続部を、回路基板内の複数の層にそれぞれ設けて、上記第１及び第２のビアホールを複数箇所でそれぞれ電気的に接続した、
ことを特徴とするコンデンサ実装構造。
【請求項６】
請求項２に記載のコンデンサ実装構造において、
上記第２の接続部を、回路基板内の複数の層にそれぞれ設けて、上記第３及び第４のビアホールを複数箇所でそれぞれ電気的に接続した、
ことを特徴とするコンデンサ実装構造。
【請求項７】
請求項１ないし請求項６のいずれかに記載のコンデンサ実装構造において、
上記３端子コンデンサの信号電極の両端部は、上記チップ体の一方の対角線上で向き合う両角部にそれぞれ位置し、上記グランド電極の両端部は、他方の対角線上で向き合う両角部にそれぞれ位置する、
ことを特徴とするコンデンサ実装構造。
【請求項８】
請求項１ないし請求項７のいずれかに記載のコンデンサ実装構造において、
ノイズ除去用部品を、上記回路基板の裏面であって且つ上記ＩＣの真裏から外れた領域又は回路基板の表面であって且つ上記ＩＣから外れた領域に配すると共に、ＩＣの電源端子との接続部位から当該領域に至り当該ノイズ除去用部品の信号用の外部電極に接続された後、ノイズ除去用部品のグランド用の外部電極からＩＣのグランド端子に至る電気経路を形成した、
ことを特徴とするコンデンサ実装構造。
【請求項９】
請求項８に記載のコンデンサ実装構造において、
上記ノイズ除去用部品は、２端子コンデンサ又は３端子コンデンサのいずれかである、
ことを特徴とするコンデンサ実装構造。
【請求項１０】
請求項１ないし請求項７のいずれかに記載のコンデンサ実装構造において、
ノイズ除去用部品をフェライトビーズとし、このフェライトビーズを、上記回路基板の裏面であって且つ上記ＩＣの真裏から外れた領域又は回路基板の表面であって且つ上記ＩＣから外れた領域に配すると共に、ＩＣの電源端子との接続部位から当該領域に至り当該フェライトビーズの一方の端子に接続された後、他方の端子から外部電源に至る電気経路を形成した、
ことを特徴とするコンデンサ実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＢＧＡ(Ball Grid Array)タイプのＩＣ（Integrated Circuit）を搭載した回路基板にバイパスコンデンサを実装するためのコンデンサ実装構造に関するものである。
【背景技術】
【０００２】
従来、この種のコンデンサ実装構造としては、例えば特許文献１に開示の技術がある。
この技術は、図１８に示すように、ＢＧＡタイプのＩＣ１００を多層回路基板１１０上に実装し、バイパスコンデンサ１３０をＩＣ１００の実装面１１１と反対面１１２に取り付けた構造となっている。具体的には、ＩＣ１００から図示しない外部電源への経路を、ＩＣ１００の電源端子１０１とビアホール１１３とＩＣ電源端子用電源パターン１１４とビアホール１１５とバイパスコンデンサ用電源配線１１６とビアホール１１７と外部電源用電源パターン１１８とで構成し、バイパスコンデンサ１３０の一端をバイパスコンデンサ用電源配線１１６に接続した。そして、バイパスコンデンサ１３０の他端からＩＣ１００のグランド端子１０２への経路を、グランド配線１１９とビアホール１２０とグランド層１２１とビアホール１２２とで構成した。
これにより、ＩＣ１００の電源端子１０１からの高周波電流を必ずバイパスコンデンサ１３０を通過させて、ＩＣ１００のグランド端子１０２へとリターンさせ、不要輻射ノイズの低減化を図っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２９７９６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上記した従来のコンデンサ実装構造では、次のような問題がある。
従来のコンデンサ実装構造では、ＩＣ１００の電源端子１０１から外部電源への経路が、バイパスコンデンサ１３０を必ず通るように構成されているので、ノイズをバイパスコンデンサ１３０によって確実に除去することができる。
ところが、ＩＣ１００の電源端子１０１から外部電源への経路やバイパスコンデンサ１３０からＩＣ１００のグランド端子１０２への経路中において、直列に接続された長いビアホール１１３，１１５や同じく直列に接続された長いビアホール１２０，１２２が介在するため、これらの経路がこれらのビアホール群による大きなインダクタンスを有することとなる。
ノイズ除去効果には、バイパスコンデンサ用電源配線１１６とグランド配線１１９との間のバイパスコンデンサ１３０の部分のインダクタンスのみが関係し、ビアホール１１３，１１５やビアホール１２０，１２２によるインダクタンスは関係しないため、従来の構造で、十分なノイズ除去効果を得ることができる。
しかしながら、ＩＣ１に供給される電源電圧の変動には、これら電源経路及びグランド経路中のビアホール１１３，１１５やビアホール１２０，１２２のインダクタンス値が大きく関係する。このため、これらのビアホール群に大きなインダクタンスを有した従来の構造では、ＩＣ１に供給される電源電圧の変動が大きくなり、安定した電源供給を行うことができない。
すなわち、上記した従来のコンデンサ実装構造では、ノイズ除去効果においては、優れているものの、電源安定供給効果においては、著しく劣るという問題があった。
【０００５】
この発明は、上述した課題を解決するためになされたもので、ＩＣに供給される電源電圧の安定化を図ったコンデンサ実装構造を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明は、複数の端子が正方形の格子状に配列されたＢＧＡ型端子を有し且つこのＢＧＡ型端子を構成する少なくとも１つ最小正方形において、一方の対角線上の頂点に１対の電源端子がそれぞれ配されると共に、他方の対角線上の頂点に１対のグランド端子がそれぞれ配されたＩＣと、ＩＣの１対の電源端子を接続させるための第１及び第２のビアホールと１対のグランド端子を接続させるための第３及び第４のビアホールとが、表面側から裏面側に垂直に貫通する回路基板と、平面視略正方形のチップ体内に平面視で直交し且つ厚さ方向で対向する同長の信号電極とグランド電極とを包含し、第１及び第２の外部電極が信号電極の両端部のそれぞれに電気的に接続し、第３及び第４の外部電極がグランド電極の両端部のそれぞれに電気的に接続した３端子コンデンサとを備えるコンデンサ実装構造であって、３端子コンデンサを、回路基板の裏面で且つＩＣのほぼ真裏の位置に実装し、第１及び第２の外部電極を、最小正方形の１対の電源端子に接続される第１及び第２のビアホールにそれぞれ電気的に接続すると共に、第３及び第４の外部電極を、最小正方形の１対のグランド端子に接続される第３及び第４のビアホールにそれぞれ電気的に接続し、第１及び第２のビアホールを並列に接続するための第１の接続部を、回路基板の一の層上に設けた構成とする。
かかる構成により、３端子コンデンサの第１及び第２の外部電極が、ＩＣの１対の電源端子に接続された第１及び第２のビアホールに電気的に接続すると共に、第３及び第４の外部電極が、１対のグランド端子に接続された第３及び第４のビアホールに電気的に接続しているので、ＩＣのスイッチング動作等によって生じた間歇電流は、上記電源端子から第１及び第２のビアホールに流入し、第１及び第２の外部電極を通じて３端子コンデンサに流入する。しかる後、電流は、これら第１及び第２の外部電極を両端部に有する信号電極とグランド電極との間に電圧を発生させ、グランド電極の両端部の第３及び第４の外部電極から第３及び第４のビアホールを通じてＩＣのグランド端子に帰還される。
このとき、第１〜第４のビアホールのインダクタンスやコンデンサのインダクタンスが大きいと、間歇電流による逆起電力がこれらのインダクタンスの大きさに比例して大きくなり、ＩＣに供給される電源電圧に大きな変動が生じる。
しかしながら、この発明のコンデンサ実装構造では、ＩＣの電源端子を接続させる第１及び第２のビアホールとグランド端子を接続させる第３及び第４のビアホールとが表面側から裏面側に垂直に貫通する回路基板を用い、３端子コンデンサをＩＣの真裏に配してこれらの第１〜第４のビアホールに実装する構造にしたので、ＩＣから３端子コンデンサ迄のビアホールを介した経路の長さを最短にすることができ、その結果、ＩＣから３端子コンデンサ迄のインダクタンスを最小限に抑えることができる。また、バイパスコンデンサとして、残留インダクタンスが極めて少ないいわゆる貫通型の３端子コンデンサを用いているので、コンデンサ自身が持つインダクタンスも最小限にすることができる。
さらに、ＩＣのＢＧＡ型端子を構成する少なくとも１つ最小正方形において、一方の対角線上の頂点に１対の電源端子がそれぞれ配されると共に、他方の対角線上の頂点に１対のグランド端子がそれぞれ配され、回路基板の第１及び第２のビアホールがこの最小正方形の１対の電源端子に接続されると共に、第３及び第４のビアホールが最小正方形の１対のグランド端子に接続されている。そして、３端子コンデンサの第１及び第２の外部電極が第１及び第２のビアホールに接続されると共に、第３及び第４の外部電極が第３及び第４のビアホールに接続された構造になっている。このため、ＩＣの１対の電源端子からの電流は、第１及び第２のビアホールを流れて、第１及び第２の外部電極に至り、３端子コンデンサの第３及び第４の外部電極から第３及び第４のビアホールを通じてＩＣのグランド端子に帰還される。
具体的には、ＩＣの１つの電源端子から３端子コンデンサの第１の外部電極（又は第２の外部電極）に接続された第１のビアホール（又は第２のビアホール）に電流が流れると、これに対応した同じ大きさの電流が、第３及び第４の外部電極からグランド端子に接続された第３及び第４のビアホールを逆方向に流れることとなる。しかも、上記したように、３端子コンデンサの第１〜第４の外部電極に接続された第１〜第４のビアホールが、最小正方形に並んで近接しているので、これらのビアホール間に負の相互インダクタンスが発生する。
すなわち、第１〜第４のビアホールのインダクタンスをそれぞれＬ１，Ｌ２，Ｌ３及びＬ４とすると共に、第１及び第３のビアホール間、第１及び第４のビアホール間、第２及び第３のビアホール間、第２及び第４のビアホール間の電磁干渉によって生じる相互インダクタンスをそれぞれ、Ｍ１３，Ｍ１４，Ｍ２３及びＭ２４とすると、第１，第３及び第４の総ビアホールのインダクタンスはＬ１＋Ｌ３＋Ｌ４−２×（Ｍ１３＋Ｍ１４）で、第１，第３及び第４のビアホールの総インダクタンスは、Ｌ２＋Ｌ３＋Ｌ４−２×（Ｍ２３＋Ｍ２４）となる。
したがって、３端子コンデンサを通じて電流が流れる際の第１〜第４のビアホールの総インダクタンスは、Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４−２×（Ｍ１３＋Ｍ１４＋Ｍ２３＋Ｍ２４）であり、第１〜第４のビアホールを近接させずに、電流を流した場合に比べて、インダクタンスが、２×（Ｍ１３＋Ｍ１４＋Ｍ２３＋Ｍ２４）だけ低減される。
しかも、第１及び第２のビアホールを並列に接続するための第１の接続部が、回路基板の一の層上に設けられ、第１及び第２のビアホールが３端子コンデンサの信号電極の両端部に接続されているので、第１の接続部と３端子コンデンサとの間の第１及び第２のビアホールの部分が、これら第１の接続部と信号電極とによって並列に接続された状態になる。この結果、第１及び第２のビアホールのインダクタンスが低くなり、第１〜第４のビアホール全体のインダクタンスが低くなる。
このように、この発明のコンデンサ実装構造では、ＩＣから３端子コンデンサ迄のインダクタンスを可能な限り低くしているので、ＩＣからの間歇電流の時間的変化とインダクタンスとの積によって生じる逆起電力も小さくなり、この結果、ＩＣに供給される電源電圧の変動が抑えられる。
【０００７】
請求項２の発明は、請求項１に記載のコンデンサ実装構造において、第３及び第４のビアホールを並列に接続するための第２の接続部を、回路基板の他の一の層上に設けた構成とする。
かかる構成により、第３及び第４のビアホールを並列に接続するための第２の接続部が、回路基板の他の一の層上に設けられ、第３及び第４のビアホールが３端子コンデンサのグランド電極の両端部に接続されているので、第２の接続部と３端子コンデンサとの間の第３及び第４のビアホールの部分が、これら第２の接続部とグランド電極とによって並列に接続された状態になる。この結果、第３及び第４のビアホールのインダクタンスが低くなり、第１〜第４のビアホール全体のインダクタンスがさらに低くなる。
【０００８】
請求項３の発明は、請求項１又は請求項２に記載のコンデンサ実装構造において、接続部は、回路基板の層に形成されたライン状の導体パターンである構成とした。
【０００９】
請求項４の発明は、請求項１又は請求項２に記載のコンデンサ実装構造において、接続部は、回路基板の層のほぼ全面に設けられたベタの導体層である構成とした。
【００１０】
請求項５の発明は、請求項１に記載のコンデンサ実装構造において、第１の接続部を、回路基板内の複数の層にそれぞれ設けて、第１及び第２のビアホールを複数箇所でそれぞれ電気的に接続した構成とする。
かかる構成により、第１及び第２のビアホールに並列部分を複数箇所形成することができ、インダクタンスをより一層低減化させることができる。
【００１１】
請求項６の発明は、請求項２に記載のコンデンサ実装構造において、第２の接続部を、回路基板内の複数の層にそれぞれ設けて、第３及び第４のビアホールを複数箇所でそれぞれ電気的に接続した構成とする。
かかる構成により、第３及び第４のビアホールに並列部分を複数箇所形成することができ、インダクタンスのさらなる低減化を図ることができる。
【００１２】
請求項７の発明は、請求項１ないし請求項６のいずれかに記載のコンデンサ実装構造において、３端子コンデンサの信号電極の両端部は、チップ体の一方の対角線上で向き合う両角部にそれぞれ位置し、グランド電極の両端部は、他方の対角線上で向き合う両角部にそれぞれ位置する構成とした。
かかる構成により、ＩＣのＢＧＡ型端子配列の最小正方形とほぼ同形の３端子コンデンサを回路基板裏面の第１〜第４のビアホールに実装することとなるので、複数の３端子コンデンサを実装する場合において、容易且つ無駄のない実装設計が可能となる。
【００１３】
請求項８の発明は、請求項１ないし請求項７のいずれかに記載のコンデンサ実装構造において、ノイズ除去用部品を、回路基板の裏面であって且つＩＣの真裏から外れた領域又は回路基板の表面であって且つＩＣから外れた領域に配すると共に、ＩＣの電源端子との接続部位から当該領域に至りノイズ除去用部品の信号用の外部電極に接続された後、ノイズ除去用部品のグランド用の外部電極からＩＣのグランド端子に至る電気経路を形成した構成とする。
かかる構成により、ＩＣの電源端子から出力されたノイズは、電気経路を通じて、回路基板の裏面であって且つＩＣの真裏から外れた領域に配されたノイズ除去用部品に至り、ノイズ除去用部品の信号用の外部電極とグランド用の外部電極とを通じてＩＣのグランド端子側の電気経路に排出される。
【００１４】
請求項９の発明は、請求項８に記載のコンデンサ実装構造において、ノイズ除去用部品は、２端子コンデンサ又は３端子コンデンサのいずれかである構成とした。
【００１５】
請求項１０の発明は、請求項１ないし請求項７のいずれかに記載のコンデンサ実装構造において、ノイズ除去用部品をフェライトビーズとし、このフェライトビーズを、回路基板の裏面であって且つＩＣの真裏から外れた領域又は回路基板の表面であって且つＩＣから外れた領域に配すると共に、ＩＣの電源端子との接続部位から当該領域に至り当該フェライトビーズの一方の端子に接続された後、他方の端子から外部電源に至る電気経路を形成した構成とする。
かかる構成により、ＩＣの電源端子からのノイズが、フェライトビーズによって吸収又は反射される。
【発明の効果】
【００１６】
以上詳しく説明したように、この発明に係るコンデンサ実装構造によれば、ＩＣの電源端子から３端子コンデンサに至る第１及び第２のビアホール及びグランド端子から３端子コンデンサに至る第３及び第４のビアホールのインダクタンスとコンデンサ自身のインダクタンスとを、最小限に抑えることができ、この結果、ＩＣに供給される電源電圧の安定化を図ることができるという優れた効果がある。
また、ＩＣの電源端子を接続させる第１及び第２のビアホールとグランド端子を接続させる第３及び第４のビアホールとが表面側から裏面側に垂直に貫通する回路基板を用い、３端子コンデンサをＩＣの真裏に配し、この３端子コンデンサの第１〜第４の外部電極を、裏面側の第１〜第４のビアホールに接続するだけで、実装することができるので、余分なパターンを引き回すことなく、３端子コンデンサを容易に実装することができる。また、３端子コンデンサの除去の際には、第１〜第４の外部電極を、第１〜第４のビアホールから外すだけで済み、他の層に存在するパターン等との接続を断ったり、接続のし直しをする必要もないので、３端子コンデンサの除去及び追加を容易に行うことができる。
また、構造が単純であるので、設計も容易であり、その分設計コストの削減を図ることができる。
【００１７】
特に、請求項２，請求項５及び請求項６の発明によれば、第１〜第４のビアホールのインダクタンスのさらなる低減化を図ることができる。
【００１８】
また、請求項７の発明によれば、より容易で且つ無駄のない実装設計が可能となる。
【００１９】
さらに、請求項８〜請求項１０の発明によれば、電源電圧の安定化効果だけでなく、ノイズ除去効果をも向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】この発明の第１実施例に係るコンデンサ実装構造を示す分解斜視図である。
【図２】図１の３端子コンデンサ実装構造に適用されるＩＣの端子配列を示すＩＣ裏面図である。
【図３】コンデンサ実装構造を示す概略断面図である。
【図４】回路基板裏面のビアホールの配列を示す基板裏面図である。
【図５】ビアホールの接続部を説明するための斜視図である。
【図６】３端子コンデンサの分解斜視図である。
【図７】コンデンサ実装構造の作用及び効果を説明するための電気回路図である。
【図８】ビアホールの相互インダクタンスを説明するための概略斜視図である。
【図９】この発明の第２実施例に係るコンデンサ実装構造の概略断面図である。
【図１０】第２実施例の要部を示す斜視図である。
【図１１】シミュレーションの条件を示す表図である。
【図１２】シミュレーションの結果を示す線図である。
【図１３】この発明の第３実施例に係るコンデンサ実装構造を示す概略断面図である。
【図１４】第３実施例のコンデンサ実装構造を模式的に示す電気回路図である。
【図１５】３端子コンデンサとビアホールとの接続方法の変形例を示す平面図である。
【図１６】３端子コンデンサの変形例を内部を透過して示す平面図である。
【図１７】フェライトビーズをノイズ除去用部品として使用する例を示した概略断面図である。
【図１８】従来のコンデンサ実装構造の一例を示す示す概略図である。
【発明を実施するための形態】
【００２１】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００２２】
図１は、この発明の第１実施例に係るコンデンサ実装構造を示す分解斜視図であり、図２は、図１の３端子コンデンサ実装構造に適用されるＩＣの端子配列を示すＩＣ裏面図であり、図３は、コンデンサ実装構造を示す概略断面図である。
図１に示すように、この実施例のコンデンサ実装構造は、ＩＣ１を回路基板２の表面２ａに実装し、バイパスコンデンサである３端子コンデンサ３を回路基板２の裏面２ｂに実装した構造を成す。
なお、図１においては、破線囲みＤで示すように、理解を容易にするため、回路基板２の裏面２ｂを逆にして３端子コンデンサ３の実装状態を明示した部分図を並記した。
【００２３】
ＩＣ１は、ＢＧＡ型端子配列を有する集積回路であり、その裏面１ａには、電源端子，グランド端子及び信号端子等の複数の端子が正方形の格子状に配列されている。
具体的には、図２に示すように、ＢＧＡ端子配列は、４つの端子で最小正方形Ａを画成し、複数の最小正方形Ａを整列させた形状をしている。図２において、電源端子１１，１２を白丸で示し、グランド端子１３，１４を黒丸で示した。各最小正方形Ａにおいては、１対の電源端子１１，１２が、最小正方形Ａの一方の対角線上の頂点に配され、１対のグランド端子１３，１４が他方の対角線上の頂点に配されている。
また、図面中において、最小正方形Ａを実線で示しているが、実際にこの実線に該当する部材が存在するのではなく、最小正方形が端子１１〜１４で画成されているに過ぎないことを、ここで述べておく。
【００２４】
図１及び図３に示すように、回路基板２は、ＩＣ１の電源端子１１，１２に対応した第１，第２のビアホールとしてのビアホール２１，２２と、グランド端子１３，１４に対応した第３，第４のビアホールとしてのビアホール２３，２４とを有している。
図４は、回路基板裏面のビアホールの配列を示す基板裏面図である。
具体的には、図３及び図４に示すように、ビアホール２１〜２４は、ＢＧＡ端子配列と同配列の状態で、回路基板２の表面２ａから裏面２ｂに垂直に貫通している。そして、回路基板２の表面２ａに露出した部分が、ＩＣ１の電源端子１１，１２及びグランド端子１３，１４に接続されている。図中、白色で示すビアホール２１，２２は、電源端子１１，１２にそれぞれ接続され、黒色で示すビアホール２３，２４は、グランド端子１３，１４にそれぞれ接続されている。したがって、これらのビアホール２１〜２４も上記最小正方形Ａを画成する。
【００２５】
このようなビアホール２１，２２は、図３に示すように、第１の接続部としての導体層５１によって接続され、また、ビアホール２３，２４は、第２の接続部としての導体層５２によって接続されている。
図５は、ビアホールの接続部を説明するための斜視図である。
図５に示すように、導体層５１は、ビアホール２１，２２を並列に接続するための層である。この導体層５１は、回路基板２の一の層２ｃのほぼ全面に設けられたベタの層であり、ＩＣ１の電源端子１１，１２に接続された全てのビアホール２１，２２を電気的に接続している。
導体層５２は、ビアホール２３，２４を並列に接続するための層である。この導体層５２は、回路基板２の他の一の層２ｄのほぼ全面に設けられたベタの層であり、ＩＣ１のグランド端子１３，１４に接続された全てのビアホール２３，２４を電気的に接続している。
【００２６】
３端子コンデンサ３は、上記のような回路基板２の裏面２ｂで且つＩＣ１の真裏の位置に実装されている。
３端子コンデンサ３は貫通型のバイパスコンデンサであり、チップ体３０と第１〜第４の外部電極としての外部電極４−１〜４−４とで構成されている。
チップ体３０は、平面視で正方形をなし、４つの角部に丸めが施されている。そして、３端子コンデンサ３の大きさは、上記した最小正方形Ａの大きさとほぼ等しく設定されている。
図６は、３端子コンデンサの分解斜視図である。  
図６に示すように、上記のような外観の３端子コンデンサ３は、積層型のコンデンサであり、同長の信号電極３１とグランド電極３２とを絶縁層３３を介して積層した構造を成す。
信号電極３１は、絶縁層３３上の横対角線（図６の横方向の対角線）上に形成され、その両端部が絶縁層３３の両角部に位置している。一方、グランド電極３２は、絶縁層３３上の縦対角線（図６の縦方向の対角線）上に形成され、その両端部が絶縁層３３の両角部に位置している。
すなわち、信号電極３１，グランド電極３２は、平面視で直交し且つチップ体３０の厚さ方向で対向している。
【００２７】
そして、外部電極４−１，４−２が、信号電極３１の両端部に電気的に接続するように、絶縁層３３の両角部にそれぞれ形成され、外部電極４−３，４−４が、グランド電極３２の両端部に電気的に接続するように、絶縁層３３の両角部にそれぞれ形成されている。
【００２８】
かかる構成の３端子コンデンサ３は、図５に示すように、回路基板２の裏面２ｂに実装され、外部電極４−１，４−２が第１及び第２のビアホールであるビアホール２１，２２に接続されると共に、外部電極４−３，４−４が第３及び第４のビアホールであるビアホール２３，２４に接続されている。
【００２９】
３端子コンデンサ３が上記のように実装されることで、３端子コンデンサ３の外部電極４−１，４−２が、ビアホール２１，２２を通じて、ＩＣ１の電源端子１１，１２に電気的に接続され、外部電極４−３，４−４が、ビアホール２３，２４を通じて、ＩＣ１のグランド端子１３，１４に電気的に接続される。これにより、外部電極４−１，４−２に接続された信号電極３１がビアホール２１，２２を通じて、ＩＣ１の電源端子１１，１２に接続されると共に、外部電極４−３，４−４に接続されたグランド電極３２がビアホール２３，２４を通じて、グランド端子１３，１４に接続された状態になる。
この結果、ビアホール２１の点Ｐ１と３端子コンデンサ３の外部電極４−１との間の部分とビアホール２２の点Ｐ２と外部電極４−２との間の部分とが、導体層５１と３端子コンデンサ３の信号電極３１とによって並列に接続された状態になっている。また、ビアホール２３の点Ｐ３と３端子コンデンサ３の外部電極４−３との間の部分とビアホール２４の点Ｐ４と外部電極４−４との間の部分とが、導体層５２と３端子コンデンサ３のグランド電極３２とによって並列に接続された状態になっている
【００３０】
次に、この実施例のコンデンサ実装構造が示す作用及び効果について説明する。
図７は、コンデンサ実装構造の作用及び効果を説明するための電気回路図である。
図７に示すように、電源電圧を、外部電源２００からＩＣ１の電源端子１１，１２に供給することができる。このとき、電源電圧の変動は、３端子コンデンサ３によって吸収され、安定した電源電圧が、ＩＣ１に供給されるようになっている。なお、符号２１０は、シャーシグランドである。
ところで、ＩＣ１のスイッチング動作等によって間歇電流Ｉが生じると、この間歇電流Ｉは、電源端子１１，１２からビアホール２１，２２に流入し、外部電極４−１，４−２を通じて３端子コンデンサ３に流入する。しかる後、電流Ｉは、信号電極３１とグランド電極３２との間に電圧を発生させ、グランド電極３２の両端部の外部電極４−３，４−４からビアホール２３，２４を通じてＩＣ１のグランド端子１３，１４に帰還される。
このとき、ビアホール２１〜２４のインダクタンスやコンデンサ３のインダクタンスが大きいと、間歇電流Ｉによる逆起電力がこれらのインダクタンスの大きさに比例して大きくなり、ＩＣ１に供給する電源電圧に大きな変動が生じる。
【００３１】
しかしながら、この実施例のコンデンサ実装構造では、図３や図５に示したしたように、ＩＣ１の電源端子１１，１２に接続するビアホール２１，２２とグランド端子１３，１４に接続するビアホール２３，２４とを、表面２ａから裏面２ｂに垂直に貫通させ、しかも、３端子コンデンサ３をＩＣ１の真裏に配したので、ビアホール２１〜２４を介してＩＣ１の電源端子１１，１２やグランド端子１３，１４から３端子コンデンサ３に至るまで経路長が、最短なものとなり、当該経路のインダクタンスが最小限に抑えられている。
【００３２】
また、バイパスコンデンサとして、残留インダクタンスが極めて少ないいわゆる貫通型の３端子コンデンサ３を用いているので、コンデンサ自身が持つインダクタンスも最小限に抑えられている。
【００３３】
さらに、図５に示したように、ビアホール２１〜２４が最小正方形Ａ内に納まるように近接して配設されているので、ビアホール２１〜２４間に負の相互インダクタンスが発生し、ビアホール２１〜２４のインダクタンスがさらに小さくなっている。
図８は、ビアホールの相互インダクタンスを説明するための概略斜視図である。
図５に示したように、ビアホール２１〜２４は、最小正方形Ａの各頂点に位置し、互いに近接している。そして、ビアホール２１〜２４が３端子コンデンサ３の外部電極４−１〜４−４にそれぞれ接続している。このため、図８の実線の矢印で示すように、ビアホール２１内の電流Ｉ１は、３端子コンデンサ３を通じてビアホール２３とビアホール２４とに流出する。したがって、ビアホール２１とビアホール２３，２４との間では、同じ大きさの電流Ｉ１が逆方向に流れるので、ビアホール２１，２３間とビアホール２１，２４間には、負の相互インダクタンスＭ１３，Ｍ１４がそれぞれ生じる。このため，電流が流れている際のビアホール２１，２３，２４のインダクタンスは、Ｌ１＋Ｌ３＋Ｌ４−２×（Ｍ１３＋Ｍ１４）となる。一方、ビアホール２２内の電流Ｉ２も、二点鎖線の矢印で示すように、３端子コンデンサ３を通じてビアホール２３とビアホール２４とに流出する。したがって、ビアホール２２とビアホール２３，２４との間では、同じ大きさの電流Ｉ２が逆方向に流れるので、ビアホール２２，２３間とビアホール２２，２４間には、負の相互インダクタンスＭ２３，Ｍ２４がそれぞれ生じる。このため，電流が流れている際のビアホール２２，２３，２４のインダクタンスは、Ｌ２＋Ｌ３＋Ｌ４−２×（Ｍ２３＋Ｍ２４）となる。
以上から、３端子コンデンサ３を通じて電流が流れる際のビアホール２１〜２４のビアホールの総インダクタンスは、Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４−２×（Ｍ１３＋Ｍ１４＋Ｍ２３＋Ｍ２４）となり、ビアホール２１〜２４を近接させずに、電流を流した場合に比べて、２×（Ｍ１３＋Ｍ１４＋Ｍ２３＋Ｍ２４）だけ、少なくなっている。
【００３４】
また、図５及び図７に示したように、ビアホール２１の点Ｐ１と３端子コンデンサ３の外部電極４−１との間の部分とビアホール２２の点Ｐ２と外部電極４−２との間の部分とが、導体層５１と３端子コンデンサ３の信号電極３１とによって並列に接続された状態になっているので、点Ｐ１と３端子コンデンサ３の外部電極４−１との間の部分のインダクタンスと点Ｐ２と外部電極４−２との間の部分のインダクタンスの総和は、並列に接続していないときの各インダクタンスのほぼ半分になる。そして、ビアホール２３の点Ｐ３と３端子コンデンサ３の外部電極４−３との間の部分とビアホール２４の点Ｐ４と外部電極４−４との間の部分も、導体層５２と３端子コンデンサ３のグランド電極３２とによって並列に接続された状態になっているので、これらの部分のインダクタンスの総和も、並列に接続していないときの各インダクタンスのほぼ半分になる。
【００３５】
以上のように、この実施例のコンデンサ実装構造では、ビアホール２１〜２４の長さを最短にすると共に近接させて配設し、しかも、これらを並列に接続し、さらに、低残留インダクタンスの３端子コンデンサ３を使用することで、ＩＣ１から３端子コンデンサ３迄のインダクタンスを可能な限り低くしているので、これらのインダクタンスの大きさに起因する電源電圧の変動を、極めて低くも抑えることができ、この結果、ＩＣ１に供給される電源の安定化を図ることができる。
【００３６】
また、３端子コンデンサ３を、ＩＣ１の真裏に配し、その外部電極４−１〜４−４を、回路基板２の裏面２ｂ側のビアホール２１〜２４に接続するだけで、実装することができるので、余分なパターンを引き回すことなく、３端子コンデンサ３を容易に実装することができる。また、３端子コンデンサ３の除去の際には、外部電極４−１〜４−４を、ビアホール２１〜２４から外すだけで済み、他の層に存在するパターン等との接続を断ったり、接続のし直しをする必要もないので、３端子コンデンサ３の除去及び追加を容易に行うことができる。
また、構造が単純であるので、設計も容易であり、その分設計コストの削減を図ることができる。
【実施例２】
【００３７】
次に、この発明の第２実施例について説明する。
図９は、この発明の第２実施例に係るコンデンサ実装構造の概略断面図であり、図１０は、第２実施例の要部を示す斜視図である。
この実施例は、ビアホール２１，２２を接続する第１の接続部を増加させた点が、上記第１実施例と異なる。
具体的には、図９に示すように、第１の接続部としてのライン状の導体パターン５３を回路基板２の表面２ａに形成し、この導体パターン５３によって、ビアホール２１，２２の上端を電気的に接続した。
すなわち、図１０に示すように、ビアホール２１の点Ｐ１と点Ｐ５の間の部分とビアホール２２の点Ｐ２と点Ｐ６の間の部分とを、導体層５１と導体パターン５３とによって並列に接続した。
このように、ビアホール２１，２２にさらに並列部分を増やすことで、ビアホール２１，２２全体のインダクタンスがさらに減少し、電源電圧のさらなる安定化を図ることができる。
【００３８】
発明者は、接続部による効果を確認すべく、次のようなシミュレーションを行った。
図１１は、シミュレーションの条件を示す表図であり、図１２は、シミュレーションの結果を示す線図である。
図１１に示すように、まず、ケース１では、容量が１μＦで残留インダクタンスが５００ｐＨの２端子コンデンサを２つ用い、一方のコンデンサを図１０に示す電源端子１１，グランド端子１３に接続されたビアホール２１，２３に接続すると共に、他方のコンデンサを電源端子１２，グランド端子１４に接続されたビアホール２２，２４に接続した。そして、導体層５１，５２及び導体パターン５３を設けずに、電源端子１１とグランド端子１３間のインピーダンスを、周波数１ＭＨｚ〜１ＧＨｚの範囲で測定したところ、図１２の破線で示すインピーダンス曲線Ｓ１を得た。
次に、ケース２では、容量が１μＦで残留インダクタンスが１０ｐＨの３端子コンデンサ３を１つ用い、外部電極４−１〜４−４をビアホール２１〜２４に接続した。そして、導体層５１，５２及び導体パターン５３を設けずに、電源端子１１とグランド端子１３間のインピーダンスを、周波数１ＭＨｚ〜１ＧＨｚの範囲で測定したところ、図１２の一点鎖線で示すインピーダンス曲線Ｓ２を得た。
さらに、ケース３では、ケース２において、ビアホール２３，２４を接続する導体層５２を回路基板２の層２ｄに設けて、電源端子１１とグランド端子１３間のインピーダンスを測定したところ、図１２の二点鎖線で示すインピーダンス曲線Ｓ３を得た。
最後に、ケース４では、ケース３において、さらに、ビアホール２１，２２を接続する導体層５１及び導体パターン５３を回路基板２の層２ｃ，表面２ａにそれぞれ追設し、電源端子１１とグランド端子１３間のインピーダンスを測定したところ、図１２の実線で示すインピーダンス曲線Ｓ４を得た。
具体的には、ケース１の如く、２端子コンデンサを用いると、周波数１００ＭＨｚにおいて、そのインピーダンスが１．５２Ωであり、非常に高かった。
これに対して、ケース２の如く、残留インダクタンスの小さな３端子コンデンサ３を用いると、周波数１００ＭＨｚにおいて、そのインピーダンスが１．０６Ωになり、低減した。
さらに、ケース３の如く、３端子コンデンサ３を用いて、導体層５２でビアホール２３，２４間を並列接続すると、周波数１００ＭＨｚにおいて、インピーダンスが０．４８Ωに激減した。
最後に、ケース４の如く、３端子コンデンサ３を用いて、導体層５２でビアホール２３，２４間を接続すると共に、ビアホール２１，２２を導体層５１，導体パターン５３で並列接続すると、周波数１００ＭＨｚにおいて、インピーダンスが０．２５Ωに迄低減し、ケース１に比べると、インピーダンスが約８４パーセントも減少した。
すなわち、発明者は、２端子コンデンサを用いるよりも、３端子コンデンサ３を用いる方が、インピーダンス、つまりインダクタンスが小さくなり、導体層５１，５２及び導体パターン５３等の接続部を追設して、並列接続を増やすことで、インダクタンスをほぼ半減させていくことができることを確認した。
その他の構成、作用及び効果は、上記第１実施例と同様であるので、その記載は省略する。
【実施例３】
【００３９】
次に、この発明の第３実施例について説明する。
図１３は、この発明の第３実施例に係るコンデンサ実装構造を示す概略断面図であり、図１４は、第３実施例のコンデンサ実装構造を模式的に示す電気回路図である。
図１３に示すように、この実施例は、ノイズ除去用部品である２端子コンデンサ６を設けた点が、上記第１及び第２実施例と異なる。
具体的には、２端子コンデンサ６は、回路基板２の裏面２ｂに実装されている。３端子コンデンサ３の実装領域は、ＩＣ１の真裏の領域Ｓであり、２端子コンデンサ６は、この領域Ｓから外れた領域に配されている。
そして、ＩＣ１の電源端子１１，１２との接続部位から２端子コンデンサ６の実装領域に至る電気経路が、ビアホール２１，２２と導体層５１とビアホール２６とで形成され、ビアホール２６が、回路基板２の信号用の外部電極６１に接続されている。さらに、２端子コンデンサ６のグランド用の外部電極６２からＩＣ１のグランド端子１３，１４に至る電気経路が、ビアホール２７と導体層５２とグランド端子１３，１４とによって形成されている。
【００４０】
これにより、図１４に示すように、ＩＣ１の電源端子１１，１２から出力されたノイズＮ（高周波電流）は、ビアホール２１，２２と導体層５１とビアホール２６で形成される電気経路を通じて、２端子コンデンサ６に至り、２端子コンデンサ６を通じて、ＩＣ１のグランド端子１３，１４側に向かうビアホール２７と導体層５２に送られ、導体層５２を通じてシャーシグランド２１０に排出される。
その他の構成、作用及び効果は、上記第１及び第２実施例と同様であるので、その記載は省略する。
【００４１】
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記実施例では、図５等に示したように、導体層５１，導体層５２を用いて、ビアホール２１，２２やビアホール２３，２４を並列に接続した例を示したが、導体層５１，５２の代わりに、導体パターン５３のようなライン状の導体パターンで、ビアホール２１，２２やビアホール２３，２４を並列に接続することもできることは勿論である。
【００４２】
また、上記実施例では、正方形の３端子コンデンサ３の大きさが、電源端子１１，１２及びグランド端子１３，１４を頂点とする最小正方形Ａの大きさとほぼ等しく設定されているので、３端子コンデンサ３の外部電極４−１〜４−４を最小正方形Ａの頂点に位置するビアホール２１〜２４に一致させて実装した。しかし、図１５の（ａ）に示すように、３端子コンデンサ３の大きさが、最小正方形Ａよりも小さい場合には、内側を向くランド２１ｃ〜２４ｃをビアホール２１〜２４にそれぞれ形成することで、３端子コンデンサ３の外部電極４−１〜４−４をこれらのランド２１ｃ〜２４ｃに接続することができる。
また、３端子コンデンサ３の外部電極４−１〜４−４をビアホール２１〜２４からずらさなければならない場合には、図１５の（ｂ）に示すように、ずらす方向に向けたランド２１ｃ〜２４ｃをビアホール２１〜２４にそれぞれ形成することで、３端子コンデンサ３の外部電極４−１〜４−４をビアホール２１〜２２からずれた位置に実装することができる。
【００４３】
また、上記実施例では、信号電極３１とグランド電極３２とがチップ体３０の角部を通る３端子コンデンサ３を実装した例について説明したが、適用可能な３端子コンデンサはこれに限らない。例えば、図１６の（ａ）に示すように、外部電極４−１〜４−４をチップ体３０の側面の中央部に位置させ、信号電極３１，グランド電極３２の両端部をこれらの外部電極４−１〜４−４に接続した３端子コンデンサも適用することができる。また、図１６の（ｂ）に示すように、信号電極３１，グランド電極３２がチップ体３０の角部や中央部からずれた構成の３端子コンデンサも、適用することができる。
【００４４】
また、上記第３実施例では、ノイズ除去用部品として、２端子コンデンサ６を適用したが、これに限らず、３端子コンデンサ３ノイズ除去用部品として用いることができる。
さらに、上記第３実施例では、ノイズ除去用部品である２端子コンデンサ６を、回路基板２の裏面２ｂに実装し、ＩＣ１の真裏の領域Ｓから外れた領域に配したが、２端子コンデンサ６を、回路基板２の表面２ａであって、ＩＣ１の実装領域から外れた領域に配しても良い。
【００４５】
さらに、フェライトビーズもノイズ除去用部品として使用することができる。
かかる場合には、図１７に示すように、フェライトビーズ７を、３端子コンデンサ３の実装領域Ｓから外れた領域に配する。そして、ＩＣ１の電源端子１１，１２との接続部位からフェライトビーズ７の実装領域に至る電気経路を、ビアホール２１，２２と導体層５１とビアホール２７′とで形成し、ビアホール２７′を、フェライトビーズ７の一方の端子７１に接続する。さらに、フェライトビーズ７の他方の端子７２から図示しない外部電電源に至る電気経路を、ビアホール２６と導体層５１とによって形成する。
これにより、ＩＣ１の電源端子１１，１２から出力されビアホール２１，２２と導体層５１とビアホール２７′で形成される電気経路を通じて、フェライトビーズ７に至ったノイズを、フェライトビーズ７によって、吸収又は反射することができる。
さらに、この場合においても、フェライトビーズ７を、回路基板２の表面２ａであって、ＩＣ１の実装領域から外れた領域に配しても良い。
【符号の説明】
【００４６】
１…ＩＣ、  ２…回路基板、  ２ａ…表面、  ２ｂ…裏面、  ２ｃ，２ｄ…層、  ３…３端子コンデンサ、  ４−１〜４−４…外部電極、  ６…２端子コンデンサ、  ７…フェライトビーズ、  １１，１２…電源端子、  １３，１４…グランド端子、  ２１〜２４…ビアホール、  ２１ｃ〜…２４ｃランド、  ２１〜２４，２６，２７…ビアホール、  ３０…チップ体、  ３１…信号電極、  ３１ａ，３１ｂ，３２ａ，３２ｂ…両端部、  ３２…グランド電極、  ５１，５２…導体層、  ５３…導体パターン、  ６１，６２…外部電極、  Ａ…最小正方形。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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