(57)【要約】【課題】フローティングゲートとコントロールゲートとのオーバーラップ量のバラツキを抑制する。【解決手段】基板（１）と、ゲート絶縁膜（２）を介してその基板（１）の上に設けたれたフローティングゲート（２０）と、トンネル絶縁膜（３０）を介してそのフローティングゲート（２０）の隣に設けられたコントロールゲート（５０）と、そのフローティングゲート（２０）の上に設けられたスペーサー絶縁膜（９）と、そのスペーサー絶縁膜（９）とそのコントロールゲート（５０）との間に設けられた保護膜（７）とを具備する半導体記憶装置（ＭＣ）を構成する。そのような半導体記憶装置（ＭＣ）において、その保護膜（７）は、スペーサー絶縁膜（９）以外の部分をエッチングするときに、スペーサー絶縁膜（９）の側面のストッパーとして機能している。【選択図】図３
2011040626.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板の上に設けられたゲート絶縁膜の上に、ポリシリコン膜を形成した後、前記ポリシリコン膜の上に、第１開口部を有する第１窒化膜を形成するステップと、
（ｂ）前記第１開口部で露出している前記ポリシリコン膜の表面と、前記第１窒化膜の側面と、前記第１窒化膜の上面とを覆う第１酸化膜を形成した後、前記第１酸化膜の表面に第２窒化膜を形成するステップと、
（ｃ）前記第１開口部を埋める第２酸化膜を形成した後、前記第２酸化膜をエッチバックして、第２開口部を有するサイドウォール形状の第１スペーサー絶縁膜を形成するステップと、
（ｄ）前記第１スペーサー絶縁膜をマスクとして作用させて、前記第２窒化膜と前記第１酸化膜とを選択的に除去した後、前記第２開口部の前記ポリシリコン膜と前記ゲート絶縁膜とを選択的に除去し、前記第２開口部をポリシリコンで埋めるステップと、
（ｅ）前記第１窒化膜を除去して、前記第１スペーサー絶縁膜の側方の前記第１酸化膜と前記第１窒化膜で覆われていた前記ポリシリコン膜の表面とを露出し、前記第１酸化膜をマスクとして作用させて、前記ポリシリコン膜を選択的に除去するステップと、
（ｆ）前記第１スペーサー絶縁膜の側方の前記第１酸化膜と、露出している前記ゲート絶縁膜を除去するステップと、
（ｇ）トンネル絶縁膜を形成した後、コントロールゲートを形成するステップと
を具備する
半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の半導体記憶装置の製造方法において、
前記（ｂ）ステップは、
前記ゲート絶縁膜の膜厚よりも薄い膜厚で前記第１酸化膜を形成するステップを含む
半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体記憶装置の製造方法において、
前記（ｂ）ステップは、
前記第１開口部によって露出されている前記ポリシリコン膜に、傾斜部分を形成するステップと、
前記傾斜部分を覆うように、前記第１酸化膜を形成するステップと
を含む
半導体記憶装置の製造方法。
【請求項４】
請求項３に記載の半導体記憶措置の製造方法において、
前記（ｅ）ステップは、
前記第２開口部にサイドウォール絶縁膜を形成した後、前記サイドウォール絶縁膜をマスクとして作用させて、前記ゲート絶縁膜を選択的に除去するステップと、
第２開口部に不純物を注入するステップと
を含む
半導体記憶装置の製造方法。
【請求項５】
基板と、
ゲート絶縁膜を介して前記基板の上に設けられたフローティングゲートと、
トンネル絶縁膜を介して前記フローティングゲートの隣に設けられたコントロールゲートと、
前記フローティングゲートの上に設けられたスペーサー絶縁膜と、
前記スペーサー絶縁膜と前記コントロールゲートとの間に設けられた保護膜と
を具備する
半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記コントロールゲートは、
前記基板の主面の法線方向に平行投影されたときの写像が、前記フローティングゲートに重なる重なり領域を有するように配置され、
前記スペーサー絶縁膜は、
前記コントロールゲートの前記重なり領域の側面に対向するスペーサー側面を有し、
前記保護膜は、
前記スペーサー側面に接触して前記スペーサー絶縁膜を保護する
半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
前記フローティングゲートは、
断面が鋭角な縁を有し、
前記コントロールゲートの前記重なり領域は、
前記縁を含む前記フローティングゲートの端部を覆う
半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
前記トンネル絶縁膜は、
前記コントロールゲートと前記基板との間に配置される第１部分と、
前記フローティングゲートの側面と前記コントロールゲートの間に配置される第２部分と、
前記フローティングゲートの前記縁を覆い、前記コントロールゲートの前記重なり領域の前記側面に配置される第３部分と
を含み、
前記保護膜は、
前記第３部分と前記スペーサー側面との間に配置される
半導体記憶装置。
【請求項９】
請求項５から８の何れか１項に記載の半導体記憶装置において、
前記保護膜は、
前記スペーサー絶縁膜を形成する材料のエッチングレートと異なるエッチングレートの材料で形成されている
半導体記憶装置。
【請求項１０】
請求項５から９の何れか１項に記載の半導体記憶装置において、
前記保護膜は、窒化膜で形成され、
前記スペーサー絶縁膜は、酸化膜で形成されている
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、電気的に書き込み／消去が可能な不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に書き込み／消去が可能な不揮発性半導体記憶装置の一種として、スプリットゲート型の不揮発性メモリ（ｓｐｌｉｔ−ｇａｔｅ  ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）が知られている（例えば、特許文献１参照）。スプリットゲート型の不揮発性メモリにおいては、コントロールゲートの一部だけがフローティングゲートにオーバーラップしている。また、チャネル領域上にはフローティングゲートとコントロールゲートの一部が設けられており、フローティングゲートだけでなくその一部のコントロールゲートもスイッチングに利用される。そのため、スプリットゲート型の不揮発性メモリは、過剰消去エラーが防止されるという利点を有する。
【０００３】
不揮発性メモリセルトランジスタの閾値電圧は、フローティングゲートに保持されている電荷量に依存して変動する。例えばＮチャネル型メモリセルの場合、プログラム動作により、フローティングゲートに電子が注入され、閾値電圧が上昇する。一方、消去動作により、フローティングゲートから電子が引き抜かれ、閾値電圧が減少する。読み出し動作時、プログラムセルに読み出し電流は流れず、消去セルには読み出し電流が流れる。よって、読み出し電流の量と所定の基準電流Ｉｒｅｆとを比較することによって、メモリセルトランジスタに記憶されたデータをセンスすることが可能である。その基準電流Ｉｒｅｆを生成するためのリファレンストランジスタとして、従来、メモリセルトランジスタと同じトランジスタが用いられていた（例えば、特許文献２、３参照）。そのリファレンストランジスタは、消去状態に固定される。
【０００４】
図１は、特許文献２で開示された半導体記憶装置を示す断面図である。図１を参照すると、半導体基板１００は、フラッシュメモリセルが形成されるメモリセル領域と、ロジック装置が形成されるロジック領域に区分される。そして、その半導体基板は、アクティブ領域及びフィールド領域１０１にそれぞれ区分される。
【０００５】
そのメモリセル領域上には、スプリットゲート電極構造物１３０が形成される。そのスプリットゲート電極構造物１３０は、スプリットゲート酸化膜パターン１０２ａ、フローティングゲート１０４ａ、及びシリコン酸化膜パターン１１０が積層され、そのシリコン酸化膜パターン１１０の間のギャップの内部には、その半導体基板１００と接続するソースライン１２０が具備される。そのソースライン１２０が接続される基板の部位は不純物がドーピングされていてソース領域２０３が形成されている。
【０００６】
そのスプリットゲート酸化膜パターン１０２ａは、フラッシュメモリのフローティングゲート酸化膜パターンとして提供され、そのフローティングゲート１０４ａは、スプリットゲートパターンによって提供される。
【０００７】
そのスプリットゲート電極構造物１３０及び半導体基板１００の表面のプロファイルに沿ってシリコン酸化膜１３２が具備される。そのシリコン酸化膜１３２はロジック装置のゲート酸化膜、ワードライン酸化膜及びスプリットゲードパターンとワードラインとの間のトンネルゲートとして提供される。
【０００８】
そのシリコン酸化膜１３２が形成されているスプリットゲート電極構造物１３０の両側面にはコントロールゲート１５０が具備される。そのコントロールゲート１５０は下部外側面が上部外側面に比べて側方に突出された形状を有する。即ち、そのコントロールゲート１５０は、下部側面が側方に突出された長さだけそのコントロールゲート１５０のチャンネルの長さが更に拡張される。
【０００９】
そのフローティングゲート１０４ａでそのコントロールゲート１５０と対向する一側面の上部の角（ｔｉｐ）は先鋭な形状を有する。このため、データ消去時にそのフローティングゲート１０４ａに充電された電荷がその角の部分を通じてそのコントロールゲート１５０に容易に放出される。また、プログラムの時には、そのコントロールゲート１５０に印加された電圧が容易にそのフローティングゲート１０４ａにカップリングされる。
【００１０】
そのロジック領域には、そのコントロールゲート１５０のチャンネルの長さに比べて薄い厚さを有するロジックゲートパターン１５２が具備される。そのコントロールゲート１５０の下部側面が側方に突出された形状を有するようにすることで、そのロジックゲートパターン１５２の厚さとは関係なく、そのコントロールゲート１５０のチャンネルの長さを確保することができる。
【００１１】
図２Ａから図２Ｇは、特許文献２で開示された半導体装置の形成方法を説明するための断面図である。図２Ａを参照すると、半導体基板１００でメモリセルが形成されるメモリセル領域とロジック装置が形成されるロジック領域に区分する。その半導体基板１００上に通常の素子分離工程を遂行してアクティブ領域及びフィールド領域１０１を形成する。その素子分離工程は望ましくはシャロートレンチ素子分離（ＳＴＩ）工程を使用する。
【００１２】
続いて、その半導体基板１００上に第１シリコン酸化膜１０２、フローティングゲート用第１ポリシリコン膜１０４、及び第１窒化膜を順次形成する。続いて、通常のフォトリングラフィ工程でそのメモリセル領域に形成されている第１窒化膜の所定部位をエッチングしてフローティングゲート領域を定義するための第１窒化膜パターン１０６を形成する。
【００１３】
図２Ｂを参照すると、その第１窒化膜パターン１０６をマスクにしてそのフローティングゲート用第１ポリシリコン膜１０４を部分的に等方性エッチングする。その等方性エッチング工程を遂行すると、その第１窒化膜パターン１０６と接しているフローティングゲート用第１ポリシリコン膜１０４の際部位は相対的に膜のエッチング速度が遅いので、そのフローティングゲート用第１ポリシリコン膜１０４の際がラウンドされる。その等方性エッチングはプラズマエッチングまたは湿式エッチングを含む。
【００１４】
そのフローティングゲート用第１ポリシリコン膜１０４の際が湾曲された部位が後続工程を通じてスプリットゲートパターンの上部の角部位になる。従って、後続工程によって形成されるスプリットゲートパターンの上部の角部位は先鋭な形状を有するようになる。
【００１５】
図２Ｃを参照すると、その第１窒化膜パターン１０６の上部面、側面及びそのフローティングゲート用第１ポリシリコン膜１０４上部面に沿って第２シリコン酸化膜１０８を形成する。図２Ｄを参照すると、その第２シリコン酸化膜１０８を異方性エッチングしてその第１窒化膜パターン１０６の側面にシリコン酸化膜パターン１１０を形成する。この時、その異方性エッチングはそのフローティングゲート用第１ポリシリコン膜１０４が表面に露出され、その第１窒化膜パターン１０６の上部面にはその第２シリコン酸化膜１０８が全部除去されるように遂行する。
【００１６】
続いて、そのエッチング工程によって露出されたフローティングゲート用第１ポリシリコン膜１０４をエッチングして、順次にその第１シリコン酸化膜１０２をエッチングしてその半導体基板１００の表面を露出させる。その工程によってそのフローティングゲート用第１ポリシリコン膜１０４は互いに分離される。
【００１７】
続いて、その分離されたフローティングゲート用第１ポリシリコン膜１０４の側面にシリコン酸化物１１２を薄い厚さに形成してそのフローティングゲート用第１ポリシリコン膜１０４の側面が外部に露出されないようにする。
【００１８】
図２Ｅを参照すると、その露出された半導体基板１００の表面の下に不純物イオンを注入してソース領域２０３を形成する。続いて、そのシリコン酸化膜パターン１１０の間のギャップを埋め立てするように第２ポリシリコン膜を形成する。その第２ポリシリコン膜はそのソース領域２０３と電気的に接続する。続いて、その第２シリコン酸化膜パターンの間のギャップ内にその第２ポリシリコン膜が残っていて、その第１窒化膜パターン１０６の上部面は外部に露出されるように、その第２ポリシリコン膜を平坦化してソースライン１２０を形成する。その平坦化工程にはＣＭＰまたはエッチバック工程がある。
【００１９】
図２Ｆを参照すると、その第１窒化膜パターン１０６を除去し、その第１窒化膜パターン１０６の下部に具備されるフローティングゲート用第１ポリシリコン膜１０４及び第１シリコン酸化膜１０２を順次除去する。従って、半導体基板１００上には、スプリットゲート酸化膜パターン１０２ａ、スプリットゲートパタ−ン１０４ａ、及びシリコン酸化膜パターン１１０が積層され、そのシリコン酸化膜パターン１１０の間にはソースライン１２０が具備されるスプリットゲート電極構造物１３０が形成される。
【００２０】
そのスプリットゲート電極構造物１３０で、そのスプリットゲート酸化膜パターン１０２ａはフラッシュメモリのフローティングゲート酸化膜に提供され、フローティングゲート１０４ａはフラッシュメモリのフローティングゲートとして提供される。
【００２１】
そのエッチング工程は別途のフォトマスクパターンなしに進行される。従って、そのフローティングゲート用第１ポリシリコン膜１０４をエッチングするときに、そのソースライン１２０の上部面が一部エッチングされる。また、その第１シリコン酸化膜１０２をエッチングするときに、そのシリコン酸化膜パターン１１０の側面部位も一部エッチングされる。
【００２２】
図２Ｇを参照すると、そのスプリットゲート電極構造物１３０の表面及び半導体基板１００表面のプロファイルに沿ってシリコン酸化膜１３２を形成する。そのシリコン酸化膜１３２はロジック素子のゲート酸化膜、ワードライン酸化膜及び第１ポリシリコン膜パターンとワードラインの間のトンネルゲートとして提供される。
【００２３】
続いて、そのシリコン酸化膜１３２上にポリシリコン膜１３４を形成する。そのポリシリコン膜１３４は、そのスプリットゲート電極構造物１３０のプロファイルに沿って一定の厚さに形成される。従って、そのポリシリコン膜１３４は、そのスプリットゲート電極構造物１３０が形成された部位が周辺に比べて突出されて形成される。そのポリシリコン膜１３４はフラッシュメモリセルのワードライン及びロジック装置のゲート電極に形成するために成膜される。
【００２４】
ここで、図２Ｅから図２Ｆの製造工程をより詳しく説明する。図２Ｈは、図２Ｅにおけるメモリセル領域を示している。第１窒化膜パターン１０６をウェットエッチングで除去し、シリコン酸化膜パターン１１０の側面と、フローティングゲート用第１ポリシリコン膜１０４の上面とが露出する（図２Ｉ）。続いて、除去した第１窒化膜パターン１０６直下にあるフローティングゲート用第１ポリシリコン膜１０４をドライエッチングで除去する（図２Ｊ）。このとき、残ったフローティングゲート用第１ポリシリコン膜１０４は、フローティングゲート１０４ａとして形成される。続いて、第１シリコン酸化膜１０２をウェットエッチングで除去する（図２Ｋ）。このとき、シリコン酸化膜パターン１１０の側面が、ウェットエッチングにより後退する。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開平９−９２７３４号公報
【特許文献２】特開２００５−７２５７８号公報
【特許文献３】特開２００７−２７３５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
ウェットエッチングでは、液の温度や組成などのばらつきやシリコン酸化膜パターン１１０の膜質のばらつきなどにより、エッチングレートがわずかにばらついており、第１シリコン酸化膜１０２の除去では特にそのばらつきは問題にならないが、同時にエッチングされるシリコン酸化膜パターン１１０側面の後退量にばらつきが生じるという影響がある（図２Ｌ）。
【００２７】
シリコン酸化膜パターン１１０側面の後退量にばらつきがあると、フローティングゲート１０４ａとコントロールゲート１５０とのオーバーラップ量がばらつき（図２Ｍ）、容量比のばらつきとなり（図２Ｎ）、フラッシュ特性不良を引き起こすという問題があった。
【課題を解決するための手段】
【００２８】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２９】
上記の課題を解決するために、半導体記憶装置（ＭＣ（Ｍｅｍｏｒｙ  Ｃｅｌｌ））を以下の製造方法で製造する。まず、［ａ］基板（１）の上に設けられたゲート絶縁膜（２）の上に、ポリシリコン膜（３）を形成した後、そのポリシリコン膜（３）の上に、第１開口部（Ｒａ）を有する第１窒化膜（４）を形成する。そして、［ｂ］その第１開口部（Ｒａ）で露出しているそのポリシリコン膜（３）の表面と、その第１窒化膜（４）の側面と、その第１窒化膜（４）の上面とを覆う第１酸化膜（６）を形成した後、その第１酸化膜（６）の表面に第２窒化膜（７）を形成する。そして、［ｃ］その第１開口部（Ｒａ）を埋める第２酸化膜（８）を形成した後、その第２酸化膜（８）をエッチバックして、第２開口部を有するサイドウォール形状の第１スペーサー絶縁膜（９）を形成する。そして、［ｄ］その第１スペーサー絶縁膜（９）をマスクとして作用させて、その第２窒化膜（７）とその第１酸化膜（６）とを選択的に除去した後、その第２開口部のそのポリシリコン膜（３）とそのゲート絶縁膜（２）とを選択的に除去し、その第２開口部をポリシリコン（１２）で埋める。そして、［ｅ］その第１窒化膜（４）を除去して、その第１スペーサー絶縁膜（９）の側方のその第１酸化膜（６）とその第１窒化膜（４）で覆われていたそのポリシリコン膜（３）の表面とを露出し、その第１酸化膜（６）をマスクとして作用させて、そのポリシリコン膜（３）を選択的に除去する。そして、［ｆ］その第１スペーサー絶縁膜（９）の側方のその第１酸化膜（６）と、露出しているそのゲート絶縁膜（２）を除去する。そして、［ｇ］トンネル絶縁膜（３０）を形成した後、コントロールゲート（５０）を形成する。
【００３０】
また、上記の課題を解決するために、基板（１）と、ゲート絶縁膜（２）を介してその基板（１）の上に設けたれたフローティングゲート（２０）と、トンネル絶縁膜（３０）を介してそのフローティングゲート（２０）の隣に設けられたコントロールゲート（５０）と、そのフローティングゲート（２０）の上に設けられたスペーサー絶縁膜（９）と、そのスペーサー絶縁膜（９）とそのコントロールゲート（５０）との間に設けられた保護膜（７）とを具備する半導体記憶装置（ＭＣ（Ｍｅｍｏｒｙ  Ｃｅｌｌ））を構成する。そのような半導体記憶装置（ＭＣ）において、その保護膜（７）は、スペーサー絶縁膜（９）以外の部分をエッチングするときに、スペーサー絶縁膜（９）の側面のストッパーとして機能している。
【発明の効果】
【００３１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、フローティングゲートとコントロールゲートとのオーバーラップ量のバラツキを抑制する効果がある。
【００３２】
フローティングゲートとコントロールゲートとの、オーバーラップ量が、エッチングのバラツキに左右されずに一定になることにより、各ゲートの容量比が一定になり、フラッシュ特性不良を抑制することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】図１は、従来の半導体記憶装置を示す断面図である。
【図２Ａ】図２Ａは、従来の半導体装置の形成方法を示す断面図である。
【図２Ｂ】図２Ｂは、従来の半導体装置の形成方法を示す断面図である。
【図２Ｃ】図２Ｃは、従来の半導体装置の形成方法を示す断面図である。
【図２Ｄ】図２Ｄは、従来の半導体装置の形成方法を示す断面図である。
【図２Ｅ】図２Ｅは、従来の半導体装置の形成方法を示す断面図である。
【図２Ｆ】図２Ｆは、従来の半導体装置の形成方法を示す断面図である。
【図２Ｇ】図２Ｇは、従来の半導体装置の形成方法を示す断面図である。
【図２Ｈ】図２Ｈは、従来の半導体装置の詳細な製造方法を示す断面図である。
【図２Ｉ】図２Ｉは、従来の半導体装置の詳細な製造方法を示す断面図である。
【図２Ｊ】図２Ｊは、従来の半導体装置の詳細な製造方法を示す断面図である。
【図２Ｋ】図２Ｋは、従来の半導体装置の詳細な製造方法を示す断面図である。
【図２Ｌ】図２Ｌは、従来の半導体装置の構成を示す断面図である。
【図２Ｍ】図２Ｍは、従来の半導体装置の詳細な製造方法を示す断面図である。
【図２Ｎ】図２Ｎは、従来の半導体装置の詳細な製造方法を示す断面図である。
【図３】図３は、本実施形態のメモリセルトランジスタＭＣの構成を例示する断面図である。
【図４Ａ】図４Ａは、メモリセルトランジスタＭＣの製造における第１工程の半導体構造物を例示する断面図である。
【図４Ｂ】図４Ｂは、メモリセルトランジスタＭＣの製造における第２工程の半導体構造物を例示する断面図である。
【図４Ｃ】図４Ｃは、メモリセルトランジスタＭＣの製造における第３工程の半導体構造物を例示する断面図である。
【図４Ｄ】図４Ｄは、メモリセルトランジスタＭＣの製造における第４工程の半導体構造物を例示する断面図である。
【図４Ｅ】図４Ｅは、メモリセルトランジスタＭＣの製造における第５工程の半導体構造物を例示する断面図である。
【図４Ｆ】図４Ｆは、メモリセルトランジスタＭＣの製造における第６工程の半導体構造物を例示する断面図である。
【図４Ｇ】図４Ｇは、メモリセルトランジスタＭＣの製造における第７工程の半導体構造物を例示する断面図である。
【図４Ｈ】図４Ｈは、メモリセルトランジスタＭＣの製造における第８工程の半導体構造物を例示する断面図である。
【図４Ｉ】図４Ｉは、メモリセルトランジスタＭＣの製造における第９工程の半導体構造物を例示する断面図である。
【図４Ｊ】図４Ｊは、メモリセルトランジスタＭＣの製造における第１０工程の半導体構造物を例示する断面図である。
【図４Ｋ】図４Ｋは、メモリセルトランジスタＭＣの製造における第１１工程の半導体構造物を例示する断面図である。
【図４Ｌ】図４Ｌは、メモリセルトランジスタＭＣの製造における第１２工程の半導体構造物を例示する断面図である。
【図４Ｍ】図４Ｍは、メモリセルトランジスタＭＣの製造における第１３工程の半導体構造物を例示する断面図である。
【図４Ｎ】図４Ｎは、メモリセルトランジスタＭＣの製造における第１４工程の半導体構造物を例示する断面図である。
【図４Ｏ】図４Ｏは、メモリセルトランジスタＭＣの製造における第１５工程の半導体構造物を例示する断面図である。
【図４Ｐ】図４Ｐは、メモリセルトランジスタＭＣの製造における第１６工程の半導体構造物を例示する断面図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３５】
図３は、本実施形態による半導体記憶装置に搭載されるメモリセルトランジスタＭＣの構成を例示する断面図である。メモリセルトランジスタＭＣは、基板１、または基板１の中のウエル１ａに設けられている。より詳細には、ソースあるいはドレインとなる拡散層６０ａ、拡散層６０ｂが、基板１の中に形成されている。
【００３６】
例えば、ウエル１ａ（または基板１）が、ｐウエル（またはＰ型半導体基板）であるとき、拡散層６０ａ、拡散層６０ｂは、ｎ型不純物領域である。拡散層６０ａの上には、それにつながるコンタクト１２が形成されている。コンタクト１２の両側には、絶縁膜であるプラグ側スペーサー１１が接触している。
【００３７】
また、コンタクト１２の両側には、プラグ側スペーサー１１を介してフローティングゲート２０が形成されている。つまり、フローティングゲート２０とコンタクト１２との間に、それらを電気的に絶縁するためのプラグ側スペーサー１１が介在している。フローティングゲート２０と基板１との間には、ゲート絶縁膜２が形成されている。
【００３８】
フローティングゲート２０は、拡散層６０ａの一部とオーバーラップしており、このゲート絶縁膜２を通して、フローティングゲート２０と拡散層６０ａは容量結合している。また、フローティングゲート２０の上には、絶縁膜である第１スペーサー（シリコン酸化膜）９、第２スペーサー（シリコン窒化膜）７、及び、第３スペーサー（シリコン酸化膜）６、が形成されている。更に、フローティングゲート２０は、プラグ側スペーサー１１が配置される端部と反対側の端部が、トンネル酸化膜３０に接触している。このように、フローティングゲート２０は、絶縁膜で囲まれており、外部から電気的に絶縁されている。このフローティングゲート２０中に保持される電荷量に依存して、メモリセルトランジスタＭＣの閾値電圧が変化する。
【００３９】
更に、フローティングゲート２０の隣には、トンネル酸化膜３０を介してコントロールゲート５０が形成されている。つまり、コントロールゲート５０は、フローティングゲート２０の位置を基準にしたとき、コンタクト１２の反対側に設けられている。
【００４０】
図３に示されるように、コントロールゲート５０は、一部だけがフローティングゲート２０にオーバーラップするように形成されている。残りの部分は、フローティングゲート２０にオーバーラップすることなく基板１の上に設けられている。トンネル酸化膜３０は、コントロールゲート５０とフローティングゲート２０の間だけでなく、コントロールゲート５０と基板１の間にもゲート絶縁膜として介在している。
【００４１】
このように、拡散層６０ａにつながるコンタクト１２の両側には、一対のフローティングゲート２０と一対のコントロールゲート５０が設けられている。更に、コントロールゲート５０の外側の基板１中には、一対の拡散層６０ｂが形成されている。つまり、図３に示されたスプリットゲート型のメモリセルトランジスタＭＣには、２ビットのデータが記憶され得る。また、本実施の形態に係るメモリセルトランジスタＭＣは、スプリットゲート型である。チャネル領域上には、フローティングゲート２０とコントロールゲート５０の一部が設けられている。そのため、メモリセルトランジスタＭＣは、過剰消去エラーが防止されている。
【００４２】
なお、図３に示されるように、フローティングゲート２０は、トゲ状のチップ部２０ａを有している。具体的には、フローティングゲート２０は、コントロールゲート５０とオーバーラップする部分において、フローティングゲート２０からコントロールゲート５０方向にとがった形状を有している。コンタクト１２の両側のいずれのフローティングゲート２０においても、チップ部２０ａは、トンネル酸化膜３０側に形成されている。その結果、いずれのフローティングゲート２０においても、その上面はコンタクト１２の方向を向く凹面となる。
【００４３】
本実施形態のメモリセルトランジスタＭＣは、第２スペーサー（シリコン窒化膜）７を備えている。その第２スペーサー（シリコン窒化膜）７は、メモリセルトランジスタＭＣの製造工程において、第１スペーサー（シリコン酸化膜）９の側面を保護するストッパーとなる。それによって、第１スペーサー（シリコン酸化膜）９の側面が、過剰にエッチングされることがなくなる。そのため、エッチングのバラツキにより、第１スペーサー（シリコン酸化膜）９側面の後退は抑制される。従って、フローティングゲート２０と、コントロールゲート５０との、オーバーラップ量は、エッチングのバラツキに左右されずに一定にすることが可能になる。
【００４４】
次に、本実施形態の半導体記憶装置に搭載されるメモリセルトランジスタＭＣの製造方法について説明を行う。図４Ａは、メモリセルトランジスタＭＣの製造における第１工程の半導体構造物を例示する断面図である。まず、基板１としてシリコン基板が提供され、その基板１中にウエル１ａが形成される。そして、図４Ａに示されるように、基板１上に、ゲート絶縁膜２が成膜される。続いて、ゲート絶縁膜２上に、第１ゲートポリシリコン膜３が形成される（膜厚１０００Å）。後に示されるように、第１ゲートポリシリコン膜３は、フローティングゲート２０となる。
【００４５】
図４Ｂは、メモリセルトランジスタＭＣの製造における第２工程の半導体構造物を例示する断面図である。図４Ｂに示されるように、その第２工程では、シリコン窒化膜４（膜厚４０００Å）が、第１ゲートポリシリコン膜３上に堆積される。更に、全面にレジストが塗布された後、フォトリソグラフィ技術により、所定のパターンを有するレジストマスク５がシリコン窒化膜４上に設けられる。そのレジストマスク５は、領域Ｒａにおいて開口している。
【００４６】
図４Ｃは、メモリセルトランジスタＭＣの製造における第３工程の半導体構造物を例示する断面図である。その第３工程では、そのレジストマスク５を用いることにより、シリコン窒化膜４に対するエッチングと、第１ゲートポリシリコン膜３の一部に対する等方的エッチングが実施される。その結果、図４Ｃに示されるように、領域Ｒａにおけるシリコン窒化膜４の全てと第１ゲートポリシリコン膜３の一部が除去される。一部が除去された第１ゲートポリシリコン膜３の端部は、スロープ状になっており、フローティングゲート２０のチップ部２０ａになる。
【００４７】
図４Ｄは、メモリセルトランジスタＭＣの製造における第４工程の半導体構造物を例示する断面図である。図４Ｄに示されるように、その第４工程では、全面に第３スペーサー（シリコン酸化膜）６が堆積される（膜厚２００Å）。図４Ｅは、メモリセルトランジスタＭＣの製造における第５工程の半導体構造物を例示する断面図である。図４Ｅに示されるように、その第５工程では、その第３スペーサー（シリコン酸化膜）６上の全面に第２スペーサー（シリコン窒化膜）７が堆積される（膜厚１００Å）。
【００４８】
図４Ｆは、メモリセルトランジスタＭＣの製造における第６工程の半導体構造物を例示する断面図である。図４Ｆに示されるように、その第６工程では、その第２スペーサー（シリコン窒化膜）７上の全面に第１酸化膜８が堆積される。図４Ｇは、メモリセルトランジスタＭＣの製造における第７工程の半導体構造物を例示する断面図である。その第７工程では、その第１酸化膜８をエッチバックすることにより、図４Ｇに示されるように、第１スペーサー（シリコン酸化膜）９が自己整合的に形成される。具体的には、一対の第１スペーサー（シリコン酸化膜）９が、領域Ｒａ中の第１ゲートポリシリコン膜３の一部の上に形成されている。２つの第１スペーサー（シリコン酸化膜）９は、それぞれシリコン窒化膜４の端部に接触しており、互いに対向している。
【００４９】
図４Ｈは、メモリセルトランジスタＭＣの製造における第８工程の半導体構造物を例示する断面図である。その第８工程では、第１スペーサー（シリコン酸化膜）９を用いたエッチングが実施される。その結果、図４Ｈに示されるように、領域Ｒａにおいて露出している第１ゲートポリシリコン膜３が除去される。
【００５０】
図４Ｉは、メモリセルトランジスタＭＣの製造における第９工程の半導体構造物を例示する断面図である。その第９工程では、領域Ｒａの一部に対してイオン注入が実施される。図４Ｉに示されるように、ソースあるいはドレインとなる拡散層６０ａがＰウエル中に形成される。また、全面に第２酸化膜１０が堆積される。
【００５１】
図４Ｊは、メモリセルトランジスタＭＣの製造における第１０工程の半導体構造物を例示する断面図である。その第１０工程では、その第２酸化膜１０をエッチバックすることにより、図４Ｊに示されるように、プラグ側スペーサー１１が自己整合的に形成される。具体的には、一対のプラグ側スペーサー１１が、領域Ｒａにおいて互いに対向するように形成される。各々のプラグ側スペーサー１１は、第１スペーサー（シリコン酸化膜）９の側面及び第１ゲートポリシリコン膜３の側面に接触している。
【００５２】
図４Ｋは、メモリセルトランジスタＭＣの製造における第１１工程の半導体構造物を例示する断面図である。その第１１工程では、ポリシリコン膜が全面に堆積された後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）が行われる。その結果、図４Ｋに示されるように、プラグ側スペーサー１１に挟まれるようにコンタクト１２が形成される。
【００５３】
図４Ｌは、メモリセルトランジスタＭＣの製造における第１２工程の半導体構造物を例示する断面図である。その第１２工程では、図４Ｌに示されるように、領域Ｒａ外のシリコン窒化膜４がエッチングにより除去される。更に、第１スペーサー（シリコン酸化膜）９、第２スペーサー（シリコン窒化膜）７、及び、第３スペーサー（シリコン酸化膜）６をマスクとして用いるドライエッチングにより、領域Ｒａ外の第１ゲートポリシリコン膜３が除去される。その結果、第１スペーサー（シリコン酸化膜）９の下方に、一対のフローティングゲート２０が自己整合的に形成される。その一対のフローティングゲート２０は、コンタクト１２の両側に、プラグ側スペーサー１１を介して形成されている。また、フローティングゲート２０の端部にはチップ部２０ａが形成されており、フローティングゲート２０の上面は、コンタクト１２の方向を向く凹面となる。
【００５４】
図４Ｍは、メモリセルトランジスタＭＣの製造における第１３工程の半導体構造物を例示する断面図である。その第１３工程では、ゲート絶縁膜２、及び、第３スペーサー（シリコン酸化膜）６のシリコン窒化膜４と接触していた部分が、ウェットエッチングで除去される。このウェットエッチングに、例えば、ＢＨＦ液を用いた場合、第２スペーサー（シリコン窒化膜）７のエッチングレートは、第３スペーサー（シリコン酸化膜）６のシリコン窒化膜４と接触していた部分のエッチングレートに比較して、約１００分の１程度になる。エッチングレートが第３スペーサー（シリコン酸化膜）６より小さい第２スペーサー（シリコン窒化膜）７は、ウェットエッチングが行われたときに、エッチングストッパとして作用する。
【００５５】
図４Ｎは、メモリセルトランジスタＭＣの製造における第１４工程の半導体構造物を例示する断面図である。その第１４工程では、図４Ｎに示されるようにトンネル酸化膜３０が全面に成長される。図４Ｏは、メモリセルトランジスタＭＣの製造における第１５工程の半導体構造物を例示する断面図である。その第１５工程では、更に、図４Ｏに示されるように、全面に第２ゲートポリシリコン膜４０が形成される。続いて、その第２ゲートポリシリコン膜４０のエッチバックが行われる。
【００５６】
図４Ｐは、メモリセルトランジスタＭＣの製造における第１６工程の半導体構造物を例示する断面図である。その第１６工程では、図４Ｐに示されるように、コントロールゲート５０が自己整合的に形成される。一対のコントロールゲート５０は、一対のフローティングゲート２０の外側に、第２スペーサー（シリコン窒化膜）７、及び、トンネル酸化膜３０を介して形成されている。コントロールゲート５０の上面が凸面となるようにエッチングが行われる。次に、フローティングゲート２０及びコントロールゲート５０をマスクとして用いたイオン注入が実施される。その結果、図４Ｐに示されるように、ソースあるいはドレインとなる拡散層６０ｂがＰウエル中に形成される。
【００５７】
ゲート絶縁膜２、及び、第３スペーサー（シリコン酸化膜）６のシリコン窒化膜４と接触していた部分は、ウェットエッチングで除去されるが（図４Ｍ）、そのウェットエッチングに使用する薬液には、フッ酸を主成分として希釈化した薬液が用いられる。シリコン窒化膜は、その薬液に対しては耐性があり、エッチングされない。そのため、第３スペーサー（シリコン酸化膜）６のエッチング後に露出する、第２スペーサー（シリコン窒化膜）７はエッチングされない。このようにして、図３に示されたスプリットゲート型のメモリセルトランジスタＭＣが形成される。
【００５８】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【００５９】
ＭＣ…メモリセルトランジスタ
１…基板
１ａ…ウエル
２…ゲート絶縁膜
３…第１ゲートポリシリコン膜
４…シリコン窒化膜
５…レジストマスク
６…第３スペーサー（シリコン酸化膜）
７…第２スペーサー（シリコン窒化膜）
８…第１酸化膜
９…第１スペーサー（シリコン酸化膜）
１０…第２酸化膜
１１…プラグ側スペーサー
１２…コンタクト
２０…フローティングゲート
２０ａ…チップ部
３０…トンネル酸化膜
４０…第２ゲートポリシリコン膜
５０…コントロールゲート
６０ａ…拡散層
６０ｂ…拡散層
Ｒａ…領域
１００…半導体基板
１０１…フィールド領域
１０２…第１シリコン酸化膜
１０２ａ…スプリットゲート酸化膜パターン
１０４…フローティングゲート用第１ポリシリコン膜
１０４ａ…フローティングゲート
１０６…第１窒化膜パターン
１０８…第２シリコン酸化膜
１１０…シリコン酸化膜パターン
１１２…シリコン酸化物
１２０…ソースライン
１３０…スプリットゲート電極構造物
１３２…シリコン酸化膜
１３４…ポリシリコン膜
１５０…コントロールゲート
１５２…ロジックゲートパターン
２０３…ソース領域
【図１】
2011040626.tif 000003
【図２Ａ】
2011040626.tif 000004
【図２Ｂ】
2011040626.tif 000005
【図２Ｃ】
2011040626.tif 000006
【図２Ｄ】
2011040626.tif 000007
【図２Ｅ】
2011040626.tif 000008
【図２Ｆ】
2011040626.tif 000009
【図２Ｇ】
2011040626.tif 000010
【図２Ｈ】
2011040626.tif 000011
【図２Ｉ】
2011040626.tif 000012
【図２Ｊ】
2011040626.tif 000013
【図２Ｋ】
2011040626.tif 000014
【図２Ｌ】
2011040626.tif 000015
【図２Ｍ】
2011040626.tif 000016
【図２Ｎ】
2011040626.tif 000017
【図３】
2011040626.tif 000018
【図４Ａ】
2011040626.tif 000019
【図４Ｂ】
2011040626.tif 000020
【図４Ｃ】
2011040626.tif 000021
【図４Ｄ】
2011040626.tif 000022
【図４Ｅ】
2011040626.tif 000023
【図４Ｆ】
2011040626.tif 000024
【図４Ｇ】
2011040626.tif 000025
【図４Ｈ】
2011040626.tif 000026
【図４Ｉ】
2011040626.tif 000027
【図４Ｊ】
2011040626.tif 000028
【図４Ｋ】
2011040626.tif 000029
【図４Ｌ】
2011040626.tif 000030
【図４Ｍ】
2011040626.tif 000031
【図４Ｎ】
2011040626.tif 000032
【図４Ｏ】
2011040626.tif 000033
【図４Ｐ】
2011040626.tif 000034