(57)【要約】【課題】レベルシフタによる面積の増加や電力の増加がなく、高耐圧Ｐ型ＦＥＴの電流能力を分散させるレベルシフト出力回路を提供すること。【解決手段】レベルシフタ４０は、電源ＮＶＤＤ３と電源ＮＧＮＤ間に接続され、入力信号Ｓｉｎ１“Ｌ”に応じて出力信号“Ｌ”を出力し、入力信号Ｓｉｎ２“Ｈ”に応じて出力信号“Ｈ”を出力する。高圧インバータ５０−１〜５０−ｚは、電源ＮＶＤＤ３と電源ＮＧＮＤ間に接続され、制御信号Ｓｃｔｒ１“Ｌ”とレベルシフタ４０からの出力信号“Ｌ”とに応じて出力信号“Ｈ”を出力し、制御信号Ｓｃｔｒ２“Ｈ”とレベルシフタ４０からの出力信号“Ｈ”とに応じて出力信号“Ｌ”を出力する。高耐圧Ｐ型ＦＥＴ６０−１〜６０−ｚは、電源ＮＶＤＤ３と電源出力ノードＮＶＤＤ２間に接続され、それぞれ、高圧インバータ５０−１〜５０−ｚからの出力信号“Ｌ”に応じて電圧ＶＤＤ３を供給する。【選択図】図１０
2011040982.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧を供給する第１電源と前記第１電圧よりも低い第２電圧を供給する第２電源間に接続され、第１入力信号に応じて第１出力信号を出力し、前記第１入力信号の逆極性である第２入力信号に応じて前記第１出力信号の逆極性である第２出力信号を出力するレベルシフタと、
前記第１電源と前記第２電源間に接続され、第１制御信号と前記レベルシフタからの前記第１出力信号とに応じて第３出力信号を出力し、前記第１制御信号の逆極性である第２制御信号と前記レベルシフタからの前記第２出力信号とに応じて前記第３出力信号の逆極性である第４出力信号を出力する複数の高圧インバータと、
前記第１電源と電源出力ノード間に接続され、それぞれ、前記複数の高圧インバータからの前記第４出力信号に応じて前記第１電圧を前記電源出力ノードに供給する複数の高耐圧Ｐ型トランジスタと
を具備するレベルシフト出力回路。
【請求項２】
前記複数の高耐圧Ｐ型トランジスタのゲートには、それぞれ、前記複数の高圧インバータの出力が接続され、
前記第３出力信号の信号レベルは、ハイレベルであり、
前記第４出力信号の信号レベルは、ロウレベルであり、
前記複数の高耐圧Ｐ型トランジスタは、それぞれ、前記複数の高圧インバータからの前記第３出力信号に応じてオフし、前記複数の高圧インバータからの前記第４出力信号に応じてオンして前記第１電圧を前記電源出力ノードに供給する
請求項１に記載のレベルシフト出力回路。
【請求項３】
前記複数の高圧インバータの各々は、Ｐ型トランジスタとＮ型トランジスタとを備え、
前記複数の高圧インバータのＰ型トランジスタは、それぞれ、前記第１電源と前記複数の高耐圧Ｐ型トランジスタのゲート間に接続され、そのゲートに前記レベルシフタからの前記第１出力信号又は前記第２出力信号が供給され、
前記複数の高圧インバータのＮ型トランジスタは、それぞれ、前記複数の高耐圧Ｐ型トランジスタのゲートと前記第２電源間に接続され、そのゲートに前記第１制御信号又は前記第２制御信号が供給され、
前記第１出力信号の信号レベルと前記第１制御信号の信号レベルは、ロウレベルであり、
前記第２出力信号の信号レベルと前記第２制御信号の信号レベルは、ハイレベルである
請求項２に記載のレベルシフト出力回路。
【請求項４】
前記レベルシフタは、
前記第１電源に接続された第１のＰ型トランジスタと、
前記第１電源に接続された第２のＰ型トランジスタと、
前記第１のＰ型トランジスタと前記第２電源間に接続され、そのゲートに前記第１入力信号又は前記第２入力信号が供給される第１のＮ型トランジスタと、
前記第２のＰ型トランジスタと前記第２電源間に接続され、そのゲートに前記第２入力信号又は前記第１入力信号が供給される第２のＮ型トランジスタと
を具備し、
前記第１のＰ型トランジスタと前記第１のＮ型トランジスタとの接点には、前記第２のＰ型トランジスタのゲートが接続され、
前記第２のＰ型トランジスタと前記第２のＮ型トランジスタとの接点には、前記第１のＰ型トランジスタのゲートと前記複数の高圧インバータのＰ型トランジスタのゲートとが接続されている
請求項３に記載のレベルシフト出力回路。
【請求項５】
前記複数の高耐圧Ｐ型トランジスタと前記第２電源間に接続され、第３入力信号に応じてオンするバッファ用Ｎ型トランジスタ
を更に具備し、
前記複数の高耐圧Ｐ型トランジスタと前記バッファ用Ｎ型トランジスタは、高耐圧バッファとして使用され、
前記複数の高耐圧Ｐ型トランジスタは、前記Ｎ型トランジスタがオフしているときに、それぞれ前記複数の高圧インバータから前記第４出力信号が供給された場合、前記第１電圧を前記電源出力ノードに供給する
請求項１〜４のいずれかに記載のレベルシフト出力回路。
【請求項６】
請求項１〜５のいずれかに記載のレベルシフト出力回路と、
前記第１入力信号を前記レベルシフト出力回路内の前記レベルシフタに出力し、前記第１制御信号を前記レベルシフト出力回路内の前記複数の高圧インバータに出力する第１モードと、前記第２入力信号を前記レベルシフタに出力し、前記第２制御信号を前記複数の高圧インバータに出力する第２モードとを交互に実行する入力信号処理回路と
を具備する高耐圧トランジスタ制御回路。
【請求項７】
前記入力信号処理回路は、前記複数の高耐圧Ｐ型トランジスタの各々をテストするときに、前記第１モードを実行してからテストモードを実行し、
前記テストモードにおいて、前記入力信号処理回路は、前記第２入力信号を前記レベルシフタに出力し、前記複数の高圧インバータの各々に対して１番目から最終番目までこの順に前記第２制御信号を出力し、前記第２制御信号が供給される高圧インバータ以外の高圧インバータに前記第１制御信号を出力する
請求項６に記載の高耐圧トランジスタ制御回路。
【請求項８】
請求項１〜４のいずれかに記載のレベルシフト出力回路と、
第１ノードと前記第２電源間に接続された電力回収用容量素子と、
第２ノードと前記電源出力ノード間に接続されたインダクタンス素子と、
そのカソードに前記第２ノードが接続された第１ダイオードと、
そのアノードに前記第２ノードが接続された第２ダイオードと、
前記電源出力ノードと前記第２電源間に接続された第１スイッチと、
前記第１ノードと前記第１ダイオードのアノードとの間に接続された第２スイッチと、前記レベルシフト出力回路内の前記複数の高耐圧Ｐ型トランジスタである第３スイッチは、前記第１電源と前記電源出力ノード間に接続され、
前記第１ノードと前記第２ダイオードのカソードとの間に接続された第４スイッチと、
第１〜４スイッチに接続され、前記第１〜４スイッチをこの順にオンする入力信号処理回路と
を具備し、
前記電源出力ノードに供給される電圧は、高耐圧バッファの電源として使用され、前記高耐圧バッファの出力にはデータ電極を介して容量素子が接続され、
前記第１スイッチがオンしたとき、前記電力回収用容量素子には電荷が蓄積され、
前記第２スイッチがオンしたとき、前記電力回収用容量素子に蓄積された電荷が前記第２スイッチ、前記第１ダイオード、前記インダクタンス素子、前記電源出力ノード、前記高耐圧バッファを介して前記容量素子に供給され、
前記第３スイッチがオンしたとき、前記電源出力ノードに前記第１電圧が供給され、
前記第４スイッチがオンしたとき、前記容量素子に蓄積された電荷が前記高耐圧バッファ、前記電源出力ノード、前記インダクタンス素子、前記第２ダイオード、前記第４スイッチを介して前記電力回収用容量素子に蓄積される
電力回収回路。
【請求項９】
前記入力信号処理回路は、
前記第３スイッチをオフするとき、前記第１入力信号を前記レベルシフト出力回路内の前記レベルシフタに出力し、前記第１制御信号を前記レベルシフト出力回路内の前記複数の高圧インバータに出力する第１モードを実行し、
前記第３スイッチをオンするとき、前記第２入力信号を前記レベルシフタに出力し、前記第２制御信号を前記複数の高圧インバータに出力する第２モードを実行する
請求項８に記載の電力回収回路。
【請求項１０】
前記第１、２、４スイッチは、オン制御信号に応じてオンし、オフ制御信号に応じてオフし、
前記入力信号処理回路は、
第１期間において、前記オン制御信号を前記第１スイッチに出力し、前記オフ制御信号を前記第２、４スイッチに出力し、且つ、前記第３スイッチをオフするために前記第１モードを実行し、
前記第１期間の後の第２期間において、前記オン制御信号を前記第２スイッチに出力し、前記オフ制御信号を前記第１、４スイッチに出力し、且つ、前記第１モードを実行し、
前記第２期間の後の第３期間において、前記オフ制御信号を前記第１、２、４スイッチに出力し、且つ、前記第３スイッチをオンするために前記第２モードを実行し、
前記第３期間の後の第４期間において、前記オン制御信号を前記第４スイッチに出力し、前記オフ制御信号を前記第１、２スイッチに出力し、且つ、前記第１モードを実行する
請求項９に記載の電力回収回路。
【請求項１１】
前記第１、２、４のスイッチは、Ｎ型トランジスタである
請求項８〜１０のいずれかに記載の電力回収回路。
【請求項１２】
前記入力信号処理回路は、前記第３スイッチである前記複数の高耐圧Ｐ型トランジスタの各々をテストするときに、前記第１モードを実行してからテストモードを実行し、
前記テストモードにおいて、前記入力信号処理回路は、前記第２入力信号を前記レベルシフト出力回路内の前記レベルシフタに出力し、前記レベルシフト出力回路内の前記複数の高圧インバータの各々に対して１番目から最終番目までこの順に前記第２制御信号を出力し、前記第２制御信号が供給される高圧インバータ以外の高圧インバータに前記第１制御信号を出力する
請求項８〜１１のいずれかに記載の電力回収回路。
【請求項１３】
請求項８〜１２のいずれかに記載の電力回収回路と、
それぞれ、その一方の放電電極が複数の維持電極であり、その他方の放電電極が複数の走査電極である複数の放電電極対と、
前記複数の放電電極対に対向して設けられ、前記複数の放電電極対との交点に容量素子である表示セルが形成されるように設けられた複数のデータ電極と、
前記複数の走査電極を駆動するための走査ドライバと、
前記複数の維持電極を駆動するための維持ドライバと、
前記複数のデータ電極を駆動するためのデータドライバと、
を具備し、
前記データドライバは、アドレス期間において、
映像を表す映像データに応じたデータパルス電圧に変換する出力制御部と、
それぞれ前記複数のデータ電極に対応して設けられ、前記データパルス電圧のレベルを前記表示セルに書き込むためのレベルに変換する複数のレベルシフト回路と、
それぞれ前記複数のデータ電極に対応して設けられ、それぞれ前記複数のレベルシフト回路からの前記データパルス電圧を前記複数のデータ電極に出力する複数の高耐圧バッファと
を具備し、
前記電力回収回路の出力は、前記複数のレベルシフト回路及び前記複数の高耐圧バッファの電源として使用される
プラズマディスプレイ装置。
【請求項１４】
制御部
を更に具備し、
前記制御部は、
リセット期間において、維持放電が行われたときに蓄積された前記複数の維持電極と前記複数の走査電極間の電荷を調整するための電圧を前記複数の維持電極、前記複数の走査電極にそれぞれ供給するように前記維持ドライバ、前記走査ドライバを制御し、
前記リセット期間の後の前記アドレス期間において、前記複数の走査電極と前記複数のデータ電極間で書込放電を行って前記映像データを前記表示セルに書き込むための電圧を前記複数の維持電極、前記複数の走査電極、前記複数のデータ電極にそれぞれ供給するように前記維持ドライバ、前記走査ドライバ、前記データドライバを制御し、
前記アドレス期間の後の維持期間において、前記書込放電が行われた前記表示セルを発光する前記維持放電を前記複数の走査電極と前記複数の維持電極間で行うための電圧を前記複数の維持電極、前記複数の走査電極にそれぞれ供給するように前記維持ドライバ、前記走査ドライバを制御する
請求項１３に記載のプラズマディスプレイ装置。
【請求項１５】
前記制御部は、
前記アドレス期間において、
第１設定電圧を前記複数の維持電極に供給するように前記維持ドライバを制御し、
前記第２電圧よりも高い第２設定電圧を前記複数の走査電極に供給した後に、前記第２設定電圧から前記第２電圧に下がる走査パルス電圧を前記複数の走査電極に１番目から最終番目までこの順に供給するように前記走査ドライバを制御し、
前記映像データに応じた前記データパルス電圧を前記複数のデータ電極に供給するように前記データドライバを制御する
請求項１３又は１４に記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧Ｐ型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をオン／オフ制御するレベルシフト出力回路に関する。
【背景技術】
【０００２】
一般的なレベルシフト出力回路では、高耐圧Ｐ型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をオン／オフ制御するために、レベルシフタと高圧インバータとが用いられる。以下、ＦＥＴを単にトランジスタと称する。
【０００３】
レベルシフタは、第１、２のＰ型トランジスタと、第１、２のＮ型トランジスタとを具備している。高圧インバータは、Ｐ型トランジスタとＮ型トランジスタとを備えている。
【０００４】
レベルシフタにおいて、第１、２のＰ型トランジスタは、第１電源ＮＶＤＤ３に接続されている。第１のＮ型トランジスタは、第２のＰ型トランジスタのゲート及び第１のＰ型トランジスタと第２電源ＮＧＮＤ間に接続され、そのゲートに入力信号が供給される。第２のＮ型トランジスタは、第１のＰ型トランジスタのゲート、第２のＰ型トランジスタ及び高圧インバータのＰ型トランジスタのゲートと第２電源ＮＧＮＤ間に接続され、そのゲートに入力信号が供給される。
【０００５】
高圧インバータのＰ型トランジスタは、第１電源ＮＶＤＤ３と第３スイッチＳＷ３のゲート間に接続されている。高圧インバータのＮ型トランジスタは、スイッチの入力（高耐圧Ｐ型トランジスタのゲート）と第２電源ＮＧＮＤ間に接続されている。即ち、スイッチの入力には、高圧インバータの出力が接続されている。
【０００６】
高耐圧Ｐ型トランジスタは、用途によっては、耐圧が高く（６０Ｖ〜１００Ｖ程度）、電流能力も高い（数Ａ〜１０Ａ程度）必要がある。このため、スイッチの特性を検査する工程において、検査装置の制約によって充分な電流が流せない場合、不良検出率が低下してしまう。
【０００７】
上述のように、一般的なレベルシフト出力回路は、レベルシフタと高圧インバータとスイッチにより構成されている。これに対して、特開平６−２０４８４７号公報に記載された技術では、２つのレベルシフタと２つの高圧インバータと２つのスイッチ（高耐圧Ｐ型トランジスタ）により構成されている。
【０００８】
特開平６−２０４８４７号公報に記載された技術では、第１のレベルシフタ、第１の高圧インバータ、第１のスイッチを含む第１のグループと、第２のレベルシフタ、第２の高圧インバータ、第２のスイッチを含む第２のグループにより構成され、第１、２のスイッチの出力を共通にしている。これにより、特開平６−２０４８４７号公報に記載された技術では、第１、２グループをそれぞれ独立に制御し、２つの高耐圧Ｐ型トランジスタを並列に設けることにより、その電流能力を分散させている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平６−２０４８４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
一般的に、高耐圧のトランジスタは、素子寸法が大きく、低耐圧のトランジスタに比べ、チップ面積が大きい。特開平６−２０４８４７号公報に記載された技術では、レベルシフタと高圧インバータとを２つずつ設けることで、チップ面積は増大する。また、レベルシフタの数が多くなると、その分、消費電力が増大する。
【００１１】
このように、特開平６−２０４８４７号公報に記載された技術では、高耐圧Ｐ型トランジスタの電流能力を分散させても、チップ面積や消費電力が増大する。
【課題を解決するための手段】
【００１２】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１３】
本発明のレベルシフト出力回路は、レベルシフタ（４０）と、複数の高圧インバータ（５０−１〜５０−ｚ）（ｚは２以上の整数）と、複数の高耐圧Ｐ型トランジスタ（６０−１〜６０−ｚ）とを具備している。レベルシフタ（４０）は、第１電圧（ＶＤＤ３）を供給する第１電源（ＮＶＤＤ３）と第１電圧（ＶＤＤ３）よりも低い第２電圧（ＧＮＤ）を供給する第２電源（ＮＧＮＤ）間に接続され、第１入力信号（Ｓｉｎ１“Ｌ”）に応じて第１出力信号（“Ｌ”）を出力し、第１入力信号（Ｓｉｎ１“Ｌ”）の逆極性である第２入力信号（Ｓｉｎ２“Ｈ”）に応じて第１出力信号（“Ｌ”）の逆極性である第２出力信号（“Ｈ”）を出力する。複数の高圧インバータ（５０−１〜５０−ｚ）は、第１電源（ＮＶＤＤ３）と第２電源（ＮＧＮＤ）間に接続され、第１制御信号（Ｓｃｔｒ１“Ｌ”）とレベルシフタ（４０）からの第１出力信号（“Ｌ”）とに応じて第３出力信号（“Ｈ”）を出力し、第１制御信号（Ｓｃｔｒ１“Ｌ”）の逆極性である第２制御信号（Ｓｃｔｒ２“Ｈ”）とレベルシフタ（４０）からの第２出力信号（“Ｈ”）とに応じて第３出力信号（“Ｈ”）の逆極性である第４出力信号（“Ｌ”）を出力する。複数の高耐圧Ｐ型トランジスタ（６０−１〜６０−ｚ）は、第１電源（ＮＶＤＤ３）と電源出力ノード（ＮＶＤＤ２）間に接続され、それぞれ、複数の高圧インバータ（５０−１〜５０−ｚ）からの第４出力信号（“Ｌ”）に応じて第１電圧（ＶＤＤ３）を電源出力ノード（ＮＶＤＤ２）に供給する。
【発明の効果】
【００１４】
以上により、本発明のレベルシフト出力回路（３３）によれば、複数の高耐圧Ｐ型トランジスタ（６０−１〜６０−ｚ）を並列に設けることにより、その電流能力を分散させている。その場合、従来技術（特開平６−２０４８４７号公報に記載された技術）では、複数のレベルシフタと複数の高圧インバータと複数のスイッチ（高耐圧Ｐ型トランジスタ）により構成されているが、本発明では、１つのレベルシフタ（４０）と複数の高圧インバータ（５０−１〜５０−ｚ）と複数の高耐圧Ｐ型トランジスタ（６０−１〜６０−ｚ）により構成されている。このため、本発明では、従来技術に比べて、レベルシフタによる面積の増加がない。
【００１５】
また、本発明のレベルシフト出力回路（３３）によれば、レベルシフタによる面積の増加がないため、レベルシフタで消費される電力の増加もない。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の実施形態によるレベルシフト出力回路が適用されるプラズマディスプレイ装置の構成を示している。
【図２】図２は、図１のデータドライバ５の構成を示している。
【図３】図３は、図２のレベルシフト回路１０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）及び高耐圧バッファ２０−ｊの構成を示している。
【図４】図４は、プラズマディスプレイ装置の動作を示すタイミングチャートである。
【図５】図５は、図１の電力回収回路３０の構成を示している。
【図６】図６は、図５の電力回収回路３０の動作を示すタイミングチャートである。
【図７】図７は、図５の第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、第４スイッチＳＷ４の具体例を示している。
【図８】図８は、一般的なレベルシフト出力回路の構成を示している。
【図９Ａ】図９Ａは、図８の第３スイッチＳＷ３が１つの高耐圧Ｐ型トランジスタにより構成されている場合の不良検出率を表している。
【図９Ｂ】図９Ｂは、図８の第３スイッチＳＷ３が２つの高耐圧Ｐ型トランジスタにより並列に構成されている場合の不良検出率を表している。
【図１０】図１０は、本発明の実施形態によるレベルシフト出力回路として、図５の電力回収回路３０内のレベルシフト出力回路３３の構成を示している。
【図１１Ａ】図１１Ａは、本発明の実施形態によるレベルシフト出力回路３３の動作として、第１モードを示している。
【図１１Ｂ】図１１Ｂは、本発明の実施形態によるレベルシフト出力回路３３の動作として、第２モードを示している。
【図１１Ｃ】図１１Ｃは、本発明の実施形態によるレベルシフト出力回路３３の動作として、テストモードを示している。
【図１１Ｄ】図１１Ｄは、本発明の実施形態によるレベルシフト出力回路３３の動作として、テストモードを示している。
【図１２】図１２は、本発明の実施形態によるレベルシフト出力回路３３として、図５の電力回収回路３０内の高耐圧トランジスタ制御回路３４の構成を示している。
【図１３】図１３は、本発明の実施形態によるレベルシフト出力回路３３を高圧出力バッファ回路に適用した場合の例である。
【発明を実施するための形態】
【００１７】
以下に添付図面を参照して、本発明の実施形態によるレベルシフト出力回路について詳細に説明する。
【００１８】
本発明の実施形態によるレベルシフト出力回路は、例えば、プラズマディスプレイ装置の電力回収回路に適用される。
【００１９】
図１は、プラズマディスプレイ装置の構成を示している。
【００２０】
プラズマディスプレイ装置は、プラズマディスプレイパネル１と、複数の放電電極対と、複数のデータ電極Ｄ１〜Ｄｎ（ｎは２以上の整数）とを具備している。複数の放電電極対の一方の放電電極は、それぞれ、複数の維持電極Ｘであり、複数の放電電極対の他方の放電電極は、それぞれ、複数の走査電極Ｙ１〜Ｙｍ（ｍは２以上の整数）である。複数のデータ電極Ｄ１〜Ｄｎは、複数の放電電極対に対向して設けられ、複数の放電電極対との交点に容量素子である表示セル２が形成されるように設けられている。即ち、プラズマディスプレイパネル１は、ｍ行ｎ列の表示セル２を備えている。
【００２１】
プラズマディスプレイ装置は、更に、複数の走査電極Ｙ１〜Ｙｍを駆動するための走査ドライバ４と、複数の維持電極Ｘを駆動するための維持ドライバ３と、複数のデータ電極Ｄ１〜Ｄｎを駆動するためのデータドライバ５と、制御部７と、電力回収回路３０とを具備している。
【００２２】
図２は、図１のデータドライバ５の構成を示している。
【００２３】
データドライバ５は、出力制御部６と、レベルシフト部１０と、高耐圧バッファ部２０を具備している。レベルシフト部１０は、それぞれ複数のデータ電極Ｄ１〜Ｄｎに対応して設けられた複数のレベルシフト回路１０−１〜１０−ｎ（図３参照）を備えている。高耐圧バッファ部２０は、それぞれ、複数のデータ電極Ｄ１〜Ｄｎに対応して設けられ、複数のレベルシフト回路１０−１〜１０−ｎの出力に接続された複数の高耐圧バッファ２０−１〜２０−ｎ（図３参照）を備えている。複数の高耐圧バッファ２０−１〜２０−ｎの出力は、それぞれ複数のデータ電極Ｄ１〜Ｄｎに接続されたデータ出力ノードＯＵＴ１〜ＯＵＴｎに接続されている。後述するが、電力回収回路３０の出力には、電源出力ノードＮＶＤＤ２が接続されている。電源出力ノードＮＶＤＤ２に供給される電圧ＶＤＤ２は、複数のレベルシフト回路１０−１〜１０−ｎ及び複数の高耐圧バッファ２０−１〜２０−ｎの電源として使用される。
【００２４】
図３は、図２のレベルシフト回路１０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）及び高耐圧バッファ２０−ｊの構成を示している。
【００２５】
レベルシフト回路１０−ｊは、Ｐ型トランジスタ１１、１３と、Ｎ型トランジスタ１２、１４とを備えている。高耐圧バッファ２０−ｊは、Ｐ型トランジスタ２１と、Ｎ型トランジスタ２２とを備えている。上述のように、高耐圧バッファ２０−ｊの出力にはデータ出力ノードＯＵＴｊからデータ電極Ｄｊを介して容量素子２が接続されている。データドライバ５は、更に、インバータ１５、１６を備えている。
【００２６】
Ｐ型トランジスタ１１、１３は、電源出力ノードＮＶＤＤ２に接続されている。Ｎ型トランジスタ１２は、Ｐ型トランジスタ１３のゲート及びＰ型トランジスタ１１と接地電圧ＧＮＤを供給する電源ＮＧＮＤ間に接続され、そのゲートに出力制御部６からの出力が供給される。インバータ１５は、出力制御部６からの出力を反転する。インバータ１６は、インバータ１５の出力を反転する。Ｎ型トランジスタ１４は、Ｐ型トランジスタ１１のゲート、Ｐ型トランジスタ１３及びＰ型トランジスタ２１のゲートと電源ＮＧＮＤ間に接続され、そのゲートにインバータ１５の出力が供給される。Ｐ型トランジスタ２１は、電源出力ノードＮＶＤＤ２とデータ出力ノードＯＵＴｊ間に接続され、そのゲートにレベルシフト回路１０−ｊの出力が供給される。Ｐ型トランジスタ２１は、レベルシフト回路１０−ｊから出力される出力信号の信号レベルがロウレベルであるときにオンし、その出力信号の信号レベルがハイレベルであるときにオフする。Ｎ型トランジスタ２２は、データ出力ノードＯＵＴｊと電源ＮＧＮＤ間に接続され、そのゲートにインバータ１６の出力が供給される。Ｎ型トランジスタ２２は、インバータ１６から出力される出力信号の信号レベルがロウレベルであるときにオフし、その出力信号の信号レベルがハイレベルであるときにオンする。
【００２７】
図４は、プラズマディスプレイ装置の動作を示すタイミングチャートである。ここで、１フィールド又は１サブフィールドは、リセット期間と、リセット期間の後のアドレス期間と、アドレス期間の後の維持期間とを含んでいる。
【００２８】
制御部７は、リセット期間において、維持放電が行われたときに蓄積された複数の維持電極Ｘと複数の走査電極Ｙ１〜Ｙｍ間の電荷を調整するための電圧を複数の維持電極Ｘ、複数の走査電極Ｙ１〜Ｙｍにそれぞれ供給するように維持ドライバ３、走査ドライバ４を制御する。
【００２９】
制御部７は、アドレス期間において、複数の走査電極Ｙ１〜Ｙｍと複数のデータ電極Ｄ１〜Ｄｎ間で書込放電を行って映像データを表示セル２に書き込むための電圧を複数の維持電極Ｘ、複数の走査電極Ｙ１〜Ｙｍ、複数のデータ電極Ｄ１〜Ｄｎにそれぞれ供給するように維持ドライバ３、走査ドライバ４、データドライバ５を制御する。例えば、制御部７は、第１設定電圧Ｖｃを複数の維持電極Ｘに供給するように維持ドライバ３を制御する。制御部７は、接地電圧ＧＮＤよりも高い第２設定電圧Ｖｓを複数の走査電極Ｙ１〜Ｙｍに供給した後に、第２設定電圧Ｖｓから接地電圧ＧＮＤに下がる走査パルス電圧Ｖｓｐを複数の走査電極Ｙ１〜Ｙｍに１番目から最終番目までこの順に供給するように走査ドライバ４を制御する。制御部７は、映像を表す映像データに応じたデータパルス電圧Ｖｄｐを複数のデータ電極Ｄ１〜Ｄｎに供給するようにデータドライバ５を制御する。このとき、データドライバ５において、制御部７の制御により、まず、出力制御部６は、映像データに応じたデータパルス電圧Ｖｄｐに変換する。次に、複数のレベルシフト回路１０−１〜１０−ｎは、データパルス電圧のレベルを表示セル２に書き込むためのレベルに変換する。次に、複数の高耐圧バッファ２０−１〜２０−ｎは、それぞれ複数のレベルシフト回路１０−１〜１０−ｎからのデータパルス電圧Ｖｄｐを複数のデータ電極Ｄ１〜Ｄｎに出力する。
【００３０】
また、制御部７は、表示セル２が発光したときに蓄積された電荷（電力）を、表示セル２が発光していないときに回収して、次に表示セル２が発光するときにその電力を再利用する。そのために、制御部７は、アドレス期間において、表示セル２に蓄積された電荷を回収するように電力回収回路３０を制御する。
【００３１】
制御部７は、維持期間において、書込放電が行われた表示セル２を発光する維持放電を複数の走査電極Ｙ１〜Ｙｍと複数の維持電極Ｘ間で行うための電圧を複数の維持電極Ｘ、複数の走査電極Ｙ１〜Ｙｍにそれぞれ供給するように維持ドライバ３、走査ドライバ４を制御する。
【００３２】
図５は、図１の電力回収回路３０の構成を示している。
【００３３】
電力回収回路３０は、電力回収用容量素子ＭＣＯＮと、インダクタンス素子Ｌと、第１ダイオードＤｉ１と、第２ダイオードＤｉ２と、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第４スイッチＳＷ４と、高耐圧トランジスタ制御回路３４とを具備している。
【００３４】
高耐圧トランジスタ制御回路３４は、入力信号処理回路３１と、レベルシフト出力回路３３とを具備している。
【００３５】
レベルシフト出力回路３３は、レベルシフト制御回路３２と、第３スイッチＳＷ３とを具備している。
【００３６】
電力回収用容量素子ＭＣＯＮは、第１ノードＮ１と電源ＮＧＮＤ間に接続されている。インダクタンス素子Ｌは、第２ノードＮ２と電源出力ノードＮＶＤＤ２間に接続されている。第１ダイオードＤｉ１のカソードには、第２ノードＮ２が接続されている。第２ダイオードＤｉ２のアノードには、第２ノードＮ２が接続されている。第１スイッチＳＷ１は、電源出力ノードＮＶＤＤ２と電源ＮＧＮＤ間に接続されている。第２スイッチＳＷ２は、第１ノードＮ１と第１ダイオードＤｉ１のアノードとの間に接続されている。第３スイッチＳＷ３は、電源ＮＶＤＤ３と電源出力ノードＮＶＤＤ２間に接続されている。第４スイッチＳＷ４は、第１ノードＮ１と第２ダイオードＤｉ２のカソードとの間に接続されている。
【００３７】
電源ＮＶＤＤ３は、第１電圧ＶＤＤ３を供給する。電源ＮＧＮＤは、第１電圧ＶＤＤ３よりも低い第２電圧である上述の接地電圧ＧＮＤを供給する。ここで、電源ＮＶＤＤ３、電源ＮＧＮＤをそれぞれ第１電源ＮＶＤＤ３、第２電源ＮＧＮＤと称する。
【００３８】
入力信号処理回路３１は、第１〜４スイッチＳＷ１〜ＳＷ４に接続されている。入力信号処理回路３１は、アドレス期間において、制御部７の制御により、第１〜４スイッチＳＷ１〜ＳＷ４をこの順にオンする。
【００３９】
図６は、図５の電力回収回路３０の動作を示すタイミングチャートである。
【００４０】
入力信号処理回路３１は、アドレス期間において、第１期間Ｔ１〜第４期間Ｔ４における処理を実行する。第１、２、４スイッチＳＷ１、ＳＷ２、ＳＷ４は、第１オン制御信号“ＯＮ”に応じてオンし、第１オフ制御信号“ＯＦＦ”に応じてオフする。第３スイッチＳＷ３は、第２オン制御信号“ＯＮ”に応じてオンし、第２オフ制御信号“ＯＦＦ”に応じてオフする。
【００４１】
第１期間Ｔ１において、入力信号処理回路３１は、オン制御信号“ＯＮ”を第１スイッチＳＷ１に出力し、オフ制御信号“ＯＦＦ”を第２、４スイッチＳＷ２、ＳＷ４に出力し、且つ、第３スイッチＳＷ３をオフするために第１モードを実行する。第１モードでは、入力信号処理回路３１は、レベルシフト制御回路３２を介して、第２オフ制御信号“ＯＦＦ”を第３スイッチＳＷ３に出力する。この場合、第１スイッチＳＷ１は、第１オン制御信号“ＯＮ”に応じてオンし、第２、４スイッチＳＷ２、ＳＷ４は、第１オフ制御信号“ＯＦＦ”に応じてオフし、第３スイッチＳＷ３は、第２オフ制御信号“ＯＦＦ”に応じてオフする。第１スイッチＳＷ１がオンしたとき、電力回収用容量素子ＭＣＯＮには電荷が蓄積される。
【００４２】
第１期間Ｔ１の後の第２期間Ｔ２において、入力信号処理回路３１は、オン制御信号“ＯＮ”を第２スイッチＳＷ２に出力し、オフ制御信号“ＯＦＦ”を第１、４スイッチＳＷ１、ＳＷ４に出力し、且つ、第１モードの実行として、レベルシフト制御回路３２を介して、第２オフ制御信号“ＯＦＦ”を第３スイッチＳＷ３に出力する。この場合、第２スイッチＳＷ２は、第１オン制御信号“ＯＮ”に応じてオンし、第１、４スイッチＳＷ１、ＳＷ４は、第１オフ制御信号“ＯＦＦ”に応じてオフし、第３スイッチＳＷ３は、第２オフ制御信号“ＯＦＦ”に応じてオフする。第２スイッチＳＷ２がオンしたとき、電力回収用容量素子ＭＣＯＮに蓄積された電荷が第２スイッチＳＷ２、第１ダイオードＤｉ１、インダクタンス素子Ｌ、電源出力ノードＮＶＤＤ２、高耐圧バッファ２０−ｊを介して容量素子２に供給される。
【００４３】
第２期間Ｔ２の後の第３期間Ｔ３において、入力信号処理回路３１は、オフ制御信号“ＯＦＦ”を第１、２、４スイッチＳＷ１、ＳＷ２、ＳＷ４に出力し、且つ、第３スイッチＳＷ３をオンするために第２モードを実行する。第２モードでは、入力信号処理回路３１は、レベルシフト制御回路３２を介して、第２オン制御信号“ＯＮ”を第３スイッチＳＷ３に出力する。この場合、第１、２、４スイッチＳＷ１、ＳＷ２、ＳＷ４は、第１オフ制御信号“ＯＦＦ”に応じてオフし、第３スイッチＳＷ３は、第２オン制御信号“ＯＮ”に応じてオンする。第３スイッチＳＷ３がオンしたとき、電源出力ノードＮＶＤＤ２に第１電圧ＶＤＤ３が供給される。
【００４４】
第３期間Ｔ３の後の第４期間Ｔ４において、入力信号処理回路３１は、オン制御信号“ＯＮ”を第４スイッチＳＷ４に出力し、オフ制御信号“ＯＦＦ”を第１、２スイッチＳＷ１、ＳＷ２に出力し、且つ、第１モードの実行として、レベルシフト制御回路３２を介して、第２オフ制御信号“ＯＦＦ”を第３スイッチＳＷ３に出力する。この場合、第４スイッチＳＷ４は、第１オン制御信号“ＯＮ”に応じてオンし、第１、２スイッチＳＷ１、ＳＷ２は、第１オフ制御信号“ＯＦＦ”に応じてオフし、第３スイッチＳＷ３は、第２オフ制御信号“ＯＦＦ”に応じてオフする。第４スイッチＳＷ４がオンしたとき、容量素子２に蓄積された電荷が高耐圧バッファ２０−ｊ、電源出力ノードＮＶＤＤ２、インダクタンス素子Ｌ、第２ダイオードＤｉ２、第４スイッチＳＷ４を介して電力回収用容量素子ＭＣＯＮに蓄積される。
【００４５】
図７は、図５の第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、第４スイッチＳＷ４の具体例を示している。
【００４６】
第１、２、４のスイッチＳＷ１、ＳＷ２、ＳＷ４は、Ｎ型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。以下、ＦＥＴを単にトランジスタと称する。この場合、第１オン制御信号“ＯＮ”の信号レベルはハイレベルであり、第１オフ制御信号“ＯＦＦ”の信号レベルはロウレベルである。
【００４７】
第３スイッチＳＷ３は、高耐圧Ｐ型トランジスタである。この場合、第２オン制御信号“ＯＮ”の信号レベルはロウレベルであり、第２オフ制御信号“ＯＦＦ”の信号レベルはハイレベルである。
【００４８】
図８は、一般的なレベルシフト出力回路の構成を示している。
【００４９】
一般的なレベルシフト出力回路は、レベルシフタと、高圧インバータと、上述の第３スイッチＳＷ３（高耐圧Ｐ型トランジスタ）とを具備している。
【００５０】
レベルシフタは、第１、２のＰ型トランジスタと、第１、２のＮ型トランジスタとを具備している。高圧インバータは、Ｐ型トランジスタとＮ型トランジスタとを備えている。
【００５１】
レベルシフタにおいて、第１、２のＰ型トランジスタは、第１電源ＮＶＤＤ３に接続されている。第１のＮ型トランジスタは、第２のＰ型トランジスタのゲート及び第１のＰ型トランジスタと第２電源ＮＧＮＤ間に接続され、そのゲートに入力信号が供給される。第２のＮ型トランジスタは、第１のＰ型トランジスタのゲート、第２のＰ型トランジスタ及び高圧インバータのＰ型トランジスタのゲートと第２電源ＮＧＮＤ間に接続され、そのゲートに入力信号が供給される。
【００５２】
高圧インバータのＰ型トランジスタは、第１電源ＮＶＤＤ３と第３スイッチＳＷ３のゲート間に接続されている。高圧インバータのＮ型トランジスタは、第３スイッチＳＷ３の入力（高耐圧Ｐ型トランジスタのゲート）と第２電源ＮＧＮＤ間に接続されている。即ち、第３スイッチＳＷ３の入力には、高圧インバータの出力が接続されている。
【００５３】
第３スイッチＳＷ３の高耐圧Ｐ型トランジスタは、耐圧が高く（６０Ｖ〜１００Ｖ程度）、電流能力も高い（数Ａ〜１０Ａ程度）必要がある。例えば第３スイッチＳＷ３の特性を検査する工程において、検査装置の制約によって充分な電流が流せない場合、不良検出率が低下してしまう。
【００５４】
図９Ａは、図８の第３スイッチＳＷ３が１つの高耐圧Ｐ型トランジスタにより構成されている場合の不良検出率を表している。この場合、高耐圧Ｐ型トランジスタの電流が検査装置の制約によって定まる電流よりも大きく、不良検出率が低下してしまう。図９Ｂは、図８の第３スイッチＳＷ３が２つの高耐圧Ｐ型トランジスタにより並列に構成されている場合の不良検出率を表している。この場合、複数の高耐圧Ｐ型トランジスタを並列に設けることにより、その電流能力を分散させている。これにより、高耐圧Ｐ型トランジスタの電流が検査装置の制約によって定まる電流以内にあり、不良検出率が低下しない。
【００５５】
後述するが、本発明の実施形態によるレベルシフト出力回路では、第３スイッチＳＷ３として複数の高耐圧Ｐ型トランジスタを並列に設けることにより、その電流能力を分散させている。その場合、従来技術（特開平６−２０４８４７号公報に記載された技術）では、複数のレベルシフタと複数の高圧インバータと複数のスイッチ（高耐圧Ｐ型トランジスタ）により構成されているが、本発明では、１つのレベルシフタと複数の高圧インバータと複数のスイッチ（高耐圧Ｐ型トランジスタ）により構成される。このため、本発明では、従来技術に比べて、レベルシフタによる面積の増加がなく、レベルシフタで消費される電力の増加もない。以下、このような効果を実現するレベルシフト出力回路について詳細に説明する。
【００５６】
図１０、図１２は、本発明の実施形態によるレベルシフト出力回路として、図５の電力回収回路３０内のレベルシフト出力回路３３の構成を示している。
【００５７】
上述のように、レベルシフト出力回路３３は、入力信号処理回路３１に接続されている。入力信号処理回路３１は、基準電源ＮＶＤＤと第２電源ＮＧＮＤ間に接続されている。基準電源ＮＶＤＤは、第１電圧ＶＤＤ３よりも低く、第２電圧ＧＮＤよりも高い基準電圧ＶＤＤを供給する。入力信号処理回路３１は、基準電圧ＶＤＤを電源として使用する。
【００５８】
上述のように、レベルシフト出力回路３３は、レベルシフト制御回路３２、第３スイッチＳＷ３を具備している。
【００５９】
第３スイッチＳＷ３は、複数の高耐圧Ｐ型トランジスタ６０−１〜６０−ｚ（ｚは２以上の整数）により構成される。複数の高耐圧Ｐ型トランジスタ６０−１〜６０−ｚは、第１電源ＮＶＤＤ３と電源出力ノードＮＶＤＤ２間に接続されている。
【００６０】
レベルシフト制御回路３２は、レベルシフタ４０と、複数の高圧インバータ５０−１〜５０−ｚとを具備している。レベルシフタ４０及び複数の高圧インバータ５０−１〜５０−ｚは、第１電源ＮＶＤＤ３と第２電源ＮＧＮＤ間に接続されている。
【００６１】
レベルシフタ４０は、第１のＰ型トランジスタ４１と、第１のＮ型トランジスタ４２と、第２のＰ型トランジスタ４３と、第２のＮ型トランジスタ４４とを具備している。複数の高圧インバータ５０−１〜５０−ｚの各々は、Ｐ型トランジスタ５１とＮ型トランジスタ５２とを備えている。
【００６２】
第１のＰ型トランジスタ４１及び第２のＰ型トランジスタ４３は、第１電源ＮＶＤＤ３に接続されている。第１のＮ型トランジスタ４２は、第１のＰ型トランジスタ４１と第２電源ＮＧＮＤ間に接続され、そのゲートに入力信号処理回路３１が接続されている。第１のＰ型トランジスタ４１と第１のＮ型トランジスタ４２との接点には、第２のＰ型トランジスタ４３のゲートが接続されている。第２のＮ型トランジスタ４４は、第２のＰ型トランジスタ４３と第２電源ＮＧＮＤ間に接続され、そのゲートに入力信号処理回路３１が接続されている。第２のＰ型トランジスタ４３と第２のＮ型トランジスタ４４との接点には、第１のＰ型トランジスタ４１のゲートと複数の高圧インバータ５０−１〜５０−ｚのＰ型トランジスタ５１のゲートとが接続されている。
【００６３】
複数の高圧インバータ５０−１〜５０−ｚのＰ型トランジスタ５１は、それぞれ、第１電源ＮＶＤＤ３と複数の高耐圧Ｐ型トランジスタ６０−１〜６０−ｚのゲート間に接続されている。複数の高圧インバータ５０−１〜５０−ｚのＮ型トランジスタ５２は、それぞれ、複数の高耐圧Ｐ型トランジスタ６０−１〜６０−ｚのゲートと第２電源ＮＧＮＤ間に接続されている。即ち、複数の高耐圧Ｐ型トランジスタ６０−１〜６０−ｚのゲートには、それぞれ、複数の高圧インバータ５０−１〜５０−ｚの出力が接続されている。
【００６４】
図１０では、ｚが２の場合を表している。図１２では、ｚが３の場合を表している。以下、ｚが２である場合を例にして、高耐圧トランジスタ制御回路３４の動作について説明する。
【００６５】
図１１Ａは、本発明の実施形態によるレベルシフト出力回路３３の動作として、第１モードを示している。
【００６６】
第１期間Ｔ１、第２期間Ｔ２、第４期間Ｔ４において、入力信号処理回路３１は、第１モードの実行として、第１入力信号Ｓｉｎ１“Ｌ”をレベルシフタ４０内の第１のＮ型トランジスタ４２のゲートに出力し、第２入力信号Ｓｉｎ１“Ｈ”をレベルシフタ４０内の第２のＮ型トランジスタ４４のゲートに出力し、第１制御信号Ｓｃｔｒ１“Ｌ”を複数の高圧インバータ５０−１〜５０−２内のＮ型トランジスタ５２のゲートに出力する。
【００６７】
第１入力信号Ｓｉｎ１“Ｌ”の信号レベルはロウレベルである。第２入力信号Ｓｉｎ２“Ｈ”の信号レベルは、第１入力信号Ｓｉｎ１“Ｌ”の逆極性であり、ハイレベルである。第１制御信号Ｓｃｔｒ１“Ｌ”の信号レベルはロウレベルである。
【００６８】
この場合、レベルシフタ４０は、第１入力信号Ｓｉｎ１“Ｌ”に応じて、第１出力信号“Ｌ”を複数の高圧インバータ５０−１〜５０−２のＰ型トランジスタ５１のゲートに出力する。第１出力信号“Ｌ”の信号レベルはロウレベルである。
【００６９】
複数の高圧インバータ５０−１〜５０−２は、第１制御信号Ｓｃｔｒ１“Ｌ”とレベルシフタ４０からの第１出力信号“Ｌ”とに応じて、第３出力信号“Ｈ”を出力する。第３出力信号“Ｈ”の信号レベルはハイレベルである。第３出力信号“Ｈ”は、レベルシフト制御回路３２の出力信号として出力され、上述の第２オン制御信号“Ｈ”に対応する。
【００７０】
複数の高耐圧Ｐ型トランジスタ６０−１〜６０−２は、それぞれ、複数の高圧インバータ５０−１〜５０−２からの第３出力信号“Ｈ”に応じてオフする。
【００７１】
図１１Ｂは、本発明の実施形態によるレベルシフト出力回路３３の動作として、第２モードを示している。
【００７２】
第３期間Ｔ３において、入力信号処理回路３１は、第２モードの実行として、第２入力信号Ｓｉｎ２“Ｈ”をレベルシフタ４０内の第１のＮ型トランジスタ４２のゲートに出力し、第１入力信号Ｓｉｎ１“Ｌ”をレベルシフタ４０内の第２のＮ型トランジスタ４４のゲートに出力し、第２制御信号Ｓｃｔｒ２“Ｈ”を複数の高圧インバータ５０−１〜５０−２内のＮ型トランジスタ５２のゲートに出力する。
【００７３】
第２制御信号Ｓｃｔｒ２“Ｈ”の信号レベルは、第１制御信号Ｓｃｔｒ１“Ｌ”の逆極性であり、ハイレベルである。
【００７４】
この場合、レベルシフタ４０は、第２入力信号Ｓｉｎ２“Ｈ”に応じて、第２出力信号“Ｈ”を複数の高圧インバータ５０−１〜５０−２のＰ型トランジスタ５１のゲートに出力する。第２出力信号“Ｈ”の信号レベルは、第１出力信号“Ｌ”の逆極性であり、ハイレベルである。
【００７５】
複数の高圧インバータ５０−１〜５０−２は、第２制御信号Ｓｃｔｒ２“Ｈ”とレベルシフタ４０からの第２出力信号“Ｈ”とに応じて、第３出力信号“Ｈ”の逆極性である第４出力信号“Ｌ”を出力する。第４出力信号“Ｌ”の信号レベルは、ロウレベルである。第４出力信号“Ｌ”は、レベルシフト制御回路３２の出力信号として出力され、上述の第２オフ制御信号“Ｌ”に対応する。
【００７６】
複数の高耐圧Ｐ型トランジスタ６０−１〜６０−２は、それぞれ、複数の高圧インバータ５０−１〜５０−２からの第４出力信号“Ｌ”に応じてオンして第１電圧ＶＤＤ３を電源出力ノードＮＶＤＤ２に供給する。
【００７７】
ここで、高耐圧Ｐ型トランジスタ６０−１〜６０−２のゲートには寄生容量が発生する。高耐圧Ｐ型トランジスタ６０−１に発生する寄生容量Ｃｐ１と高耐圧Ｐ型トランジスタ６０−２に発生する寄生容量Ｃｐ２は、それぞれ、第１モードにおいて、寄生容量Ｃｐ１〜Ｃｐ２ともにゲート側に正の電荷が充電される。この状態で高圧インバータ５０−１〜５０−２がＨｉ−Ｚ（ハイインピーダンス）になると、それぞれ、寄生容量Ｃｐ１〜Ｃｐ２は、充電された電荷量とリーク電流とで決まる時間により、高耐圧Ｐ型トランジスタ６０−１〜６０−２をオフにしておくのに十分な正の電圧を保持する。もちろん、寄生容量Ｃｐ１〜Ｃｐ２であるので、ともに高圧インバータ５０−１〜５０−２の能力でそれぞれ寄生容量Ｃｐ１〜Ｃｐ２の電荷を抜けば、レベルシフト出力回路３３の動作には問題ない。
【００７８】
図１１Ｃ、図１１Ｄは、本発明の実施形態によるレベルシフト出力回路３３の動作として、テストモードを示している。
【００７９】
複数の高耐圧Ｐ型トランジスタ６０−１〜６０−２の各々をテストするために、入力信号処理回路３１は、制御部７の制御、又は、試験者の指示により、テストモードを実行する。
【００８０】
テストモードにおいて、入力信号処理回路３１は、第２入力信号Ｓｉｎ２“Ｈ”をレベルシフタ４０内の第１のＮ型トランジスタ４２のゲートに出力し、第１入力信号Ｓｉｎ１“Ｌ”をレベルシフタ４０内の第２のＮ型トランジスタ４４のゲートに出力する。このとき、入力信号処理回路３１は、複数の高圧インバータ５０−１〜５０−２の各々に対して１番目から最終番目までこの順に第２制御信号Ｓｃｔｒ２“Ｈ”を出力し、第２制御信号Ｓｃｔｒ２“Ｈ”が供給される高圧インバータ５０−ｋ（ｋは、１≦ｋ≦２を満たす整数）以外の高圧インバータに第１制御信号Ｓｃｔｒ１“Ｌ”を出力する。
【００８１】
具体的には、テストモードでは、第１モードを実行してから、図１１Ｃに示されるような第１のテストモードを実行し、再度、第１モードを実行してから、図１１Ｄに示されるような第２のテストモードを実行する。
【００８２】
第１のテストモードにおいて、入力信号処理回路３１は、第２入力信号Ｓｉｎ２“Ｈ”をレベルシフタ４０内の第１のＮ型トランジスタ４２のゲートに出力し、第１入力信号Ｓｉｎ１“Ｌ”をレベルシフタ４０内の第２のＮ型トランジスタ４４のゲートに出力する。このとき、入力信号処理回路３１は、高圧インバータ５０−１に第２制御信号Ｓｃｔｒ２“Ｈ”を出力し、高圧インバータ５０−２に第１制御信号Ｓｃｔｒ１“Ｌ”を出力する。
【００８３】
第２のテストモードにおいて、入力信号処理回路３１は、第２入力信号Ｓｉｎ２“Ｈ”をレベルシフタ４０内の第１のＮ型トランジスタ４２のゲートに出力し、第１入力信号Ｓｉｎ１“Ｌ”をレベルシフタ４０内の第２のＮ型トランジスタ４４のゲートに出力する。このとき、入力信号処理回路３１は、高圧インバータ５０−１に第１制御信号Ｓｃｔｒ１“Ｌ”を出力し、高圧インバータ５０−２に第２制御信号Ｓｃｔｒ２“Ｈ”を出力する。
【００８４】
ここで、第１のテストモード又は第２のテストモードにする直前に第１モードにすることで、高耐圧Ｐ型トランジスタ６０−１〜６０−２のゲートに供給される信号の信号レベルはハイレベルになり、寄生容量Ｃｐ１〜Ｃｐ２は充電される。その後、レベルシフト回路４０と、高圧インバータ５０−１〜５０−２内のＮ型トランジスタ５２に供給する制御信号を第１制御信号Ｓｃｔｒ１“Ｌ”から第２制御信号Ｓｃｔｒ２“Ｈ”に反転させることにより、第１のテストモード又は第２のテストモードとなる。このとき、高圧インバータ５０−１〜５０−２のうちの、Ｎ型トランジスタ５２に供給される制御信号が第１制御信号Ｓｃｔｒ１“Ｌ”のままである高圧インバータ（例えば高圧インバータ５０−２）の出力はハイ・インピーダンス（Ｈｉ−Ｚ）になる。しかし、高耐圧Ｐ型トランジスタ（この場合、高耐圧Ｐ型トランジスタ６０−２）のゲートに発生する寄生容量（この場合、寄生容量Ｃｐ２）に蓄えられた電荷のため、寄生のリーク抵抗との関係で決まる時間内では、高耐圧Ｐ型トランジスタ６０−２のゲートに供給される信号の信号レベルはハイレベルのまま維持され、高耐圧Ｐ型トランジスタ６０−２のオフ状態が維持される。
【００８５】
以上の説明により、本発明の実施形態によるレベルシフト出力回路３３によれば、第３スイッチＳＷ３として複数の高耐圧Ｐ型トランジスタ６０−１〜６０−ｚを並列に設けることにより、その電流能力を分散させている。その場合、従来技術（特開平６−２０４８４７号公報に記載された技術）では、複数のレベルシフタと複数の高圧インバータと複数のスイッチ（高耐圧Ｐ型トランジスタ）により構成されているが、本発明では、１つのレベルシフタ４０と複数の高圧インバータ５０−１〜５０−ｚと複数のスイッチ（高耐圧Ｐ型トランジスタ６０−１〜６０−ｚ）により構成されている。このため、本発明では、従来技術に比べて、レベルシフタによる面積の増加がない。
【００８６】
また、本発明の実施形態によるレベルシフト出力回路３３によれば、レベルシフタによる面積の増加がないため、レベルシフタで消費される電力の増加もない。従来技術では、高耐圧Ｐ型トランジスタの電流能力を分散させても、レベルシフタの数が多くなることによって消費電力が増加することは、電力を回収する上では致命的な問題である。本発明では、その問題を回避することができる。
【００８７】
また、本発明の実施形態によるレベルシフト出力回路３３によれば、入力信号処理回路３１でＮ型トランジスタを独立に制御することができるため、テストモードを実行するときに、高耐圧Ｐ型トランジスタ６０−１〜６０−ｚのテストを高い信頼性で実施することができる。
【００８８】
なお、本発明の実施形態によるレベルシフト出力回路３３は、高圧出力バッファ回路に適用することができる。ここで、上述と重複する説明については省略する。
【００８９】
この場合、図１３に示されるように、本発明の実施形態によるレベルシフト出力回路３３は、更に、バッファ用Ｎ型トランジスタ７０を具備している。バッファ用Ｎ型トランジスタ７０は、複数の高耐圧Ｐ型トランジスタ６０−１〜６０−ｚと第２電源ＮＧＮＤ間に接続されている。
【００９０】
第１電源は、上述の第１電源ＮＶＤＤ３に代えて、上述の電源出力ノードＮＶＤＤ２に対応する電源ＮＶＤＤ２であるものとする。第１電圧は、上述の第１電圧ＶＤＤ３に代えて、電圧ＮＶＤＤ２であるものとする。電源出力ノードは、上述の電源出力ノードＮＶＤＤ２に代えて、データ出力ノードＯＵＴであるものとする。この場合、レベルシフタ４０は、第１電源ＮＶＤＤ２と第２電源ＮＧＮＤ間に接続されている。第１電源ＮＶＤＤ２は、基準電圧ＶＤＤよりも高い電圧ＶＤＤ２を供給する。複数の高圧インバータ５０−１〜５０−ｚは、第１電源ＮＶＤＤ２と第２電源ＮＧＮＤ間に接続されている。複数の高耐圧Ｐ型トランジスタ６０−１〜６０−ｚは、第１電源ＮＶＤＤ２と電源出力ノードＯＵＴ間に接続されている。
【００９１】
第１モードにおいて、バッファ用Ｎ型トランジスタ７０は、入力信号処理回路３１からの第３入力信号“Ｈ”に応じてオンする。第３入力信号“Ｈ”の信号レベルはハイレベルである。それ以外は上述と同様である。
【００９２】
第２モードにおいて、複数の高耐圧Ｐ型トランジスタ６０−１〜６０−ｚは、Ｎ型トランジスタ７０がオフしているときに、それぞれ複数の高圧インバータ５０−１〜５０−ｚから第４出力信号“Ｌ”が供給された場合、第１電圧ＶＤＤ２を電源出力ノードＯＵＴに供給する。それ以外は上述と同様である。
【００９３】
また、テストモードにおいては、上述と同様である。
【００９４】
このように、複数の高耐圧Ｐ型トランジスタ６０−１〜６０−ｚとバッファ用Ｎ型トランジスタ７０は、高耐圧バッファ回路として使用することができる。
【符号の説明】
【００９５】
１    プラズマディスプレイパネル（ＰＤＰ）、
２    表示セル（容量素子）、
３    維持ドライバ、
４    走査ドライバ、
５    データドライバ、
６    出力制御回路、
７    制御部、
１０    レベルシフト部、
１０−１〜１０−ｎ（ｎは２以上の整数）、１０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）    レベルシフト回路、
１１    Ｐ型トランジスタ、
１２    Ｎ型トランジスタ、
１３    Ｐ型トランジスタ、
１４    Ｎ型トランジスタ、
１５    インバータ、
１６    インバータ、
２０    高耐圧バッファ部、
２０−１〜２０−ｎ（ｎは２以上の整数）、２０−ｊ（ｊは、１≦ｊ≦ｎを満たす整数）    高耐圧バッファ、
２１    Ｐ型トランジスタ、
２２    Ｎ型トランジスタ、
３０    電力回収回路、
３１    入力信号処理回路、
３２    レベルシフト制御回路、
３３    レベルシフト出力回路、
３４    高耐圧トランジスタ制御回路、
４０    レベルシフタ、
４１    第１のＰ型トランジスタ、
４２    第１のＮ型トランジスタ、
４３    第２のＰ型トランジスタ、
４４    第２のＮ型トランジスタ、
５０−１〜５０−ｚ    高圧インバータ、
５１    Ｐ型トランジスタ、
５２    Ｎ型トランジスタ、
６０−１〜６０−ｚ    高耐圧Ｐ型トランジスタ、
７０    バッファ用Ｎ型トランジスタ、
Ｄ１〜Ｄｎ    データ電極、
Ｄｉ１    第１ダイオード、
Ｄｉ２    第２ダイオード、
ＧＮＤ    第２電圧、
Ｌ    インダクタンス素子、
ＭＣＯＮ    電力回収用容量素子、
Ｎ１    第１ノード、
Ｎ２    第２ノード、
ＮＧＮＤ    第２電源、
ＮＶＤＤ    基準電源、
ＮＶＤＤ２    電源出力ノード、
ＮＶＤＤ３    第１電源、
Ｓｃｔｒ１“Ｌ”    第１制御信号、
Ｓｃｔｒ２“Ｈ”    第２制御信号、
Ｓｉｎ１“Ｌ”    第１入力信号、
Ｓｉｎ２“Ｈ”    第２入力信号、
ＳＷ１    第１スイッチ、
ＳＷ２    第２スイッチ、
ＳＷ３    第３スイッチ、
ＳＷ４    第４スイッチ、
Ｔ１    第１期間、
Ｔ２    第２期間、
Ｔ３    第３期間、
Ｔ４    第４期間、
Ｖｃ    第１設定電圧、
ＶＤＤ    基準電圧、
ＶＤＤ２    電圧、
ＶＤＤ３    第１電圧、
Ｖｄｐ    データパルス電圧、
Ｖｓ    第２設定電圧、
Ｖｓｐ    走査パルス電圧、
Ｘ    維持電極、
Ｙ１〜Ｙｍ（ｍは２以上の整数）    走査電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３】
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