(57)【要約】      （修正有）【課題】内部電源ノイズを正確に測定を行える半導体集積回路の提供。【解決手段】ＴＥＳＴ信号を出力するテスト制御回路１０１と、テストモード対応バッファ回路１１１と、通常出力バッファ回路１１３とを具備する。テストモード対応バッファ回路１１１は、ＴＥＳＴ信号としてテストモードを示す第１ＴＥＳＴ信号を受け取ると、第１ＴＥＳＴ信号を受けている間、第１端子１２１を介して内部の電源電圧又は接地電圧に固定された第１出力信号を出力し、ＴＥＳＴ信号として通常モードを示す第２ＴＥＳＴ信号を受け取ると、通常動作の入力バッファとして外部信号を受け取る、又は、通常動作の出力バッファとして第２出力信号を出力する。通常出力バッファ回路１１３は、テストモード対応バッファ回路１１１がＴＥＳＴ信号に基づいて動作する間、第２端子１２３を介して通常動作の出力バッファとして第３出力信号を出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
テストモード又は通常モードを示すＴＥＳＴ信号を出力するテスト制御回路と、
第１端子に接続され、前記ＴＥＳＴ信号を受け取るテストモード対応バッファ回路と、
出力端子である第２端子に接続される出力バッファ回路と
を具備し、
前記テストモード対応バッファ回路は、前記ＴＥＳＴ信号として前記テストモードを示す第１ＴＥＳＴ信号を受け取ると、前記第１ＴＥＳＴ信号を受けている間、前記第１端子を介して内部の電源電圧又は接地電圧に固定された第１出力信号を出力し、前記ＴＥＳＴ信号として前記通常モードを示す第２ＴＥＳＴ信号を受け取ると、通常動作の入力バッファとして外部信号を受け取る、又は、通常動作の出力バッファとして第２出力信号を出力し、
前記出力バッファ回路は、前記テストモード対応バッファ回路が前記ＴＥＳＴ信号に基づいて動作する間、前記第２端子を介して通常動作の出力バッファとして第３出力信号を出力する
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記第２ＴＥＳＴ信号に基づいて前記第２出力信号を出力する前記テストモード対応バッファ回路は、
前記第１ＴＥＳＴ信号を受け取ると、前記第１ＴＥＳＴ信号に対応する信号を出力し、前記第２ＴＥＳＴ信号を受け取ると、伝送されるデータを示すＤＡＴＡ信号に対応する信号を出力する判定部と、
前記第１ＴＥＳＴ信号に対応する信号を、前記内部の電源電圧又は接地電圧の前記第１出力信号で出力する制御部と
を備え、
前記判定部は、前記ＤＡＴＡ信号を制御するＯＥ信号に基づいて、前記ＤＡＴＡ信号に対応する信号を制御する制御信号を出力し、
前記制御部は、前記ＤＡＴＡ信号に対応する信号を、前記制御信号に基づいて前記内部の電源電圧又は接地電圧の前記第２出力信号で出力する
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路であって、
前記判定部は、
前記ＴＥＳＴ信号に基づいて、前記第１ＴＥＳＴ信号に対応する信号の出力を制御するインバータと、
前記ＴＥＳＴ信号に基づいて、前記ＤＡＴＡ信号に対応する信号の出力を制御するトランスファーゲートと、
前記ＴＥＳＴ信号と前記ＯＥ信号とに基づいて、前記制御信号を出力する第１ＮＯＲ回路と
を備える
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路であって、
前記インバータは、前記第１ＴＥＳＴ信号を受け取ると、前記第１ＴＥＳＴ信号に対応する信号を出力し、
前記トランスファーゲートは、前記第１ＴＥＳＴ信号を受け取ると、前記ＤＡＴＡ信号に対応する信号を出力しないように制御する
半導体集積回路。
【請求項５】
請求項３に記載の半導体集積回路であって、
前記インバータは、前記第２ＴＥＳＴ信号を受け取ると、前記第１ＴＥＳＴ信号に対応する信号を出力しないように制御し、
前記トランスファーゲートは、前記第２ＴＥＳＴ信号を受け取ると、前記ＤＡＴＡ信号に対応する信号を出力する
半導体集積回路。
【請求項６】
請求項２乃至５の何れか一項に記載の半導体集積回路であって、
前記制御部は、
前記第１ＴＥＳＴ信号に対応する信号又は前記ＤＡＴＡ信号に対応する信号と、前記制御信号が反転した信号とを受信するＮＡＮＤ回路と、
前記第１ＴＥＳＴ信号に対応する信号又は前記ＤＡＴＡ信号に対応する信号と、前記制御信号とを受信する第２ＮＯＲ回路と、
前記第２ＮＯＲ回路の出力端子が接続される第１ゲート端子と、前記内部の接地電圧を供給する接地に接続される第１ソース端子を有する第１Ｎｃｈトランジスタと、
前記ＮＡＮＤ回路の出力端子が接続される第２ゲート端子と、前記内部の電源電圧を供給する電源に接続される第２ソース端子と、前記第１Ｎｃｈトランジスタの第１ドレイン端子に接続される第２ドレイン端子とを有する第１Ｐｃｈトランジスタと
を備え、
前記第１Ｐｃｈトランジスタは、前記第１ＴＥＳＴ信号に対応した前記第１出力信号又は前記第２出力信号を前記内部の電源電圧で出力し、
前記第１Ｎｃｈトランジスタは、前記第１ＴＥＳＴ信号に対応した前記第１出力信号又は前記第２出力信号を前記内部の接地電圧で出力する
半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路であって、
前記ＴＥＳＴ信号を受信する第３ゲート端子と、前記内部の接地電圧を供給する接地に接続される第３ソース端子を有する第２Ｎｃｈトランジスタと、
前記ＴＥＳＴ信号を受信する第４ゲート端子と、前記内部の電源電圧を供給する電源に接続される第４ソース端子と、前記第２Ｎｃｈトランジスタの第３ドレイン端子に接続される第４ドレイン端子とを有する第２Ｐｃｈトランジスタと
を更に具備し、
前記第１ドレイン端子と、前記第２ドレイン端子と、前記第３ドレイン端子と、前記第４ドレインとは接続される
半導体集積回路。
【請求項８】
テスト期間を示すテストモード信号を出力するテスト制御回路と、
出力端子に結合し、第１入力データに応じて前記出力端子に第1出力データを出力する出力バッファ回路と、
所定の端子に結合するテストモード対応バッファ回路と
を備え、
前記出力バッファ回路は、前記テスト期間に前記テストモード信号に応答することなく前記出力端子に前記第１入力データに応じた前記第1出力データを出力し、
前記テストモード対応バッファ回路は、前記テスト期間に前記テストモード信号に応答し、前記所定の端子を電源電位または接地電位に固定すること
を特徴とする半導体集積回路。
【請求項９】
前記テストモード対応バッファ回路は、前記テスト期間以外は第２入力データに応じた第２出力データを所定の端子に出力する出力バッファ回路であって、
前記テストモード対応バッファ回路は、前記テスト期間には前記第２入力データに応じることなく前記テストモード信号に応答し、前記所定の端子を前記電源電位または前記接地電位に固定することを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
テストモード又は通常モードを示すＴＥＳＴ信号を出力するステップと、
第１端子に接続されるテストモード対応バッファ回路が、前記ＴＥＳＴ信号を受け取るステップと、
前記ＴＥＳＴ信号に基づいて、前記テストモード対応バッファ回路が動作するステップと、
出力端子である第２端子に接続される出力バッファ回路が、前記テストモード対応バッファ回路が前記ＴＥＳＴ信号に基づいて動作する間、前記第２端子を介して通常動作の出力バッファとして第３出力信号を出力するステップと
を具備し、
前記テストモード対応バッファ回路が動作するステップは、
前記ＴＥＳＴ信号として前記テストモードを示す第１ＴＥＳＴ信号を受け取る場合、前記第１ＴＥＳＴ信号を受けている間、前記第１端子を介して内部の電源電圧又は接地電圧に固定された第１出力信号を出力するステップと、
前記ＴＥＳＴ信号として前記通常モードを示す第２ＴＥＳＴ信号を受け取る場合、通常動作をするステップと
を備え、
前記通常動作をするステップは、
通常動作の入力バッファとして外部信号を受け取るステップ、又は、通常動作の出力バッファとして第２出力信号を出力するステップ
を含む
半導体集積回路のテスト方法。
【請求項１１】
請求項１０に記載の半導体集積回路のテスト方法であって、
前記テストモード対応バッファ回路が、通常動作の出力バッファとして前記第２出力信号を出力する場合、
前記ＴＥＳＴ信号を受信するステップは、
伝送されるデータを示すＤＡＴＡ信号と、前記ＤＡＴＡ信号を制御するＯＥ信号とを受信するステップ
を含み、
前記第１出力信号を出力するステップは、
前記第１ＴＥＳＴ信号に対応する信号を出力するステップと、
前記ＤＡＴＡ信号に対応する信号を出力しないように制御するステップと、
前記第１ＴＥＳＴ信号に対応する信号を、前記内部の電源電圧又は接地電圧の前記第１出力信号で出力するステップと
を含む
半導体集積回路のテスト方法。
【請求項１２】
請求項１０に記載の半導体集積回路のテスト方法であって、
前記テストモード対応バッファ回路が、通常動作の出力バッファとして前記第２出力信号を出力する場合、
前記ＴＥＳＴ信号を受信するステップは、
伝送されるデータを示すＤＡＴＡ信号と、前記ＤＡＴＡ信号を制御するＯＥ信号とを受信するステップ
を含み、
前記第２出力信号を出力するステップは、
前記ＤＡＴＡ信号に対応する信号を出力するステップと、
前記ＯＥ信号に基づいて、前記ＤＡＴＡ信号に対応する信号を制御する制御信号を出力するステップと、
前記ＤＡＴＡ信号に対応する信号を、前記制御信号に基づいて前記内部の電源電圧又は接地電圧の前記第２出力信号で出力するステップと
を含む
半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に半導体集積回路の内部に発生する電源電圧及び接地電圧のノイズを観測できる半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、益々高速動作が要求され、動作電流が増大する傾向にある。しかし、動作電流が増大した半導体集積回路は、信号の反転や回路内部の電流の変化等に伴う電源電圧及び接地電圧のノイズが増大する傾向にある。一方で、半導体集積回路は、素子の微細化が進み、電源電圧が低電圧になっている。電源電圧が低電圧である半導体集積回路は、ノイズに対する回路動作マージンが小さい。このような状況下において、半導体集積回路の内部の電源電圧及び接地電圧のノイズを観測することは大変重要である。しかし、製品として封止された半導体集積回路は、配線に直接探針させることができないため、ノイズを観測することが困難であった。
【０００３】
半導体集積回路のノイズを評価する技術として、特許文献１が開示されている。特許文献１の半導体装置は、データを出力する複数の外部端子と、通常の動作モードにおいて動作状態となり、テストモードにおいて所定の試験選択信号に基づいて選択的に動作状態となる複数の出力バッファとを具備することを特徴としている。特許文献１の半導体装置は、多ビット構成のデュアルポートメモリを例に、複数の外部端子を選択的に活性化し、選択されたビットの外部端子の論理レベルを任意に選択できるテストモードを設けている。このような半導体装置は、複数の出力バッファが動作状態となることで、電源ノイズの大きさと電源ノイズによる動作特性の変化とを、定量的に効率よく評価・解析できるため、多ビット構成のデュアルポートメモリの信頼性を高めることができるというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１７４５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
製品として封止された後の半導体集積回路（特に半導体記憶装置）の内部の電源電圧及び接地電圧を観測する方法として以下の方法が考えられる。多ビットの出力端子を有する半導体集積回路は、ある特定の１ビットに対して常に「１」又は「０」が書き込まれると、当該ビットの出力端子の出力信号を常にハイレベル又はローレベルに固定することができる。ここで得られるハイレベルは、出力トランジスタを介して、電気的に接続された半導体集積回路の内部の電源電圧である。ローレベルも同様に、出力トランジスタを介して接続された半導体集積回路の内部の接地電圧である。
【０００６】
図１は、半導体集積回路が出力する出力信号の電圧変動を示した図である。図１の（ａ）を参照すると、「１」に固定された出力端子から出力される出力信号には、内部の電源（Ｖｃｃ）電圧の変動が現れる。一方、図１の（ｂ）を参照すると、「０」に固定された出力端子から出力される出力信号には、内部の接地（Ｖｓｓ）電圧の変動が現れる。図１の（ｃ）は通常動作を表しており、通常動作を行う出力端子から出力される出力信号は、内部の電源電圧の影響を受けながら、適宜、反転を繰り返す。従って、ユーザは、半導体集積回路の特定の出力端子から出力される出力信号をハイレベル又はローレベルに固定することで、内部の電源電圧又は接地電圧のノイズを擬似的に観測することができる。
【０００７】
しかし、多ビットの出力端子を有する半導体集積回路（半導体記憶装置）において、特定の出力端子の入出力信号を固定し、内部の電源電圧及び接地電圧を観測する場合、当然、新たなテストパタンを作る必要がある。また、製品の仕様上、出力トランジスタのインピーダンスが大きい半導体集積回路は、出力信号に内部の電源電圧の変動を、正しく出力電圧の変動として反映させられない可能性がある。更に、Ｉ／Ｏコモンの半導体集積回路は、書込み時にデータ出力回路が非活性化されるため、ユーザが書込み時における内部の電圧を観測できない問題も生じる。従って、このような問題を考慮して、半導体集積回路の内部の電源電圧及び接地電圧のノイズを適切に観測できることが求められている。
【０００８】
特許文献１の半導体装置（ランダム入出力回路及びシリアル入出力回路）は、通常動作時には、全出力端子が共通に活性化制御される。一方、特許文献１の半導体装置は、テストモード時には、任意、且つ、複数の出力端子を選択的に活性化し、選択された出力端子の論理レベルを指定することができる。しかし、特許文献１の半導体装置は、テストモード時において、選択されない出力端子に接続された出力バッファ回路が動作しなくなるため、通常動作時よりも出力信号を反転させる電流が減り、ノイズ量も小さくなってしまう。また、特許文献１の半導体装置は、テストモード時に、仮に全ての出力端子を活性化するように選択したとしても、データの論理レベルを選択的に固定してしまうため、信号の反転が起こらなくなってしまう。特許文献１の半導体装置は、任意の出力端子の出力信号を選択的に固定レベルにすれば、内部の電源電圧を擬似的に観測することはできる。しかし、特許文献１の半導体装置は、テストモード時の動作が通常動作時とは大きく異なるため、通常動作時の電源ノイズを正しく反映させることができない問題がある。
【課題を解決するための手段】
【０００９】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の半導体集積回路（１００）は、テストモード又は通常モードを示すＴＥＳＴ信号を出力するテスト制御回路（１０１）と、第１端子（１２１）に接続され、ＴＥＳＴ信号を受け取るテストモード対応バッファ回路（１１１）と、出力端子である第２端子（１２３）に接続される出力バッファ回路（１１３）とを具備する。テストモード対応バッファ回路（１１１）は、ＴＥＳＴ信号としてテストモードを示す第１ＴＥＳＴ信号を受け取ると、第１ＴＥＳＴ信号を受けている間、第１端子（１２１）を介して内部の電源電圧又は接地電圧に固定された第１出力信号を出力し、ＴＥＳＴ信号として通常モードを示す第２ＴＥＳＴ信号を受け取ると、通常動作の入力バッファとして外部信号を受け取る、又は、通常動作の出力バッファとして第２出力信号を出力する。出力バッファ回路（１１３）は、テストモード対応バッファ回路（１１１）がＴＥＳＴ信号に基づいて動作する間、第２端子（１２３）を介して通常動作の出力バッファとして第３出力信号を出力する。
【００１１】
本発明の半導体集積回路（１００）のテスト方法は、テストモード又は通常モードを示すＴＥＳＴ信号を出力するステップと、第１端子（１２１）に接続されるテストモード対応バッファ回路（１１１）が、ＴＥＳＴ信号を受け取るステップと、ＴＥＳＴ信号に基づいて、テストモード対応バッファ回路（１１１）が動作するステップと、出力端子である第２端子（１２３）に接続される出力バッファ回路（１１３）が、テストモード対応バッファ回路（１１１）がＴＥＳＴ信号に基づいて動作する間、第２端子（１２３）を介して通常動作の出力バッファとして第３出力信号を出力するステップとを具備する。テストモード対応バッファ回路（１１１）が動作するステップは、ＴＥＳＴ信号としてテストモードを示す第１ＴＥＳＴ信号を受け取る場合、第１ＴＥＳＴ信号を受けている間、第１端子（１２１）を介して内部の電源電圧又は接地電圧に固定された第１出力信号を出力するステップと、ＴＥＳＴ信号として通常モードを示す第２ＴＥＳＴ信号を受け取る場合、通常動作をするステップとを備える。通常動作をするステップは、通常動作の入力バッファとして外部信号を受け取るステップ、又は、通常動作の出力バッファとして第２出力信号を出力するステップを含む。
【発明の効果】
【００１２】
本発明の半導体集積回路は、選択的に特定の出力端子の論理レベルを固定し、且つ、それ以外の出力端子は通常の動作を行うことができるため、実使用時の内部電源ノイズを正確に再現することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、半導体集積回路が出力する出力信号の電圧変動を示した図である。
【図２】図２は、本発明の第１の実施の形態の半導体集積回路１００を示すブロック図である。
【図３】図３は、通常出力バッファ回路１１３としてのデータ出力回路２００を示した図である。
【図４】図４は、データ出力回路１としてのテストモード対応バッファ回路１１１を示した図である。
【図５】図５は、データ出力回路１における、通常動作時の入力信号及び出力信号のタイミングチャートである。
【図６】図６は、データ出力回路１における、テストモード時の入力信号及び出力信号のタイミングチャートである。
【図７】図７は、テストモード対応バッファ回路１１１として、他の実施の形態によるデータ出力回路１０を示した図である。
【図８】図８は、入力端子として定義されている端子に、テストモード対応バッファ回路１１１であるデータ入力回路を適用する場合を示した図である。
【図９】図９は、本発明の半導体集積回路１００のレイアウトの具体例を示した図である。
【図１０】図１０は、図９におけるＡ点とＢ点との電圧の挙動を示したグラフである。
【図１１】図１１は、選択型のテスト制御回路１０３を具備する本発明の半導体集積回路１００を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照して本発明の実施の形態による半導体集積回路を説明する。
【００１５】
（第１の実施の形態）
図２は、本発明の第１の実施の形態による半導体集積回路１００を示すブロック図である。図２を参照すると、半導体集積回路１００は、テスト制御回路１０１と、複数のテストモード対応バッファ回路１１１、１１２と、通常出力バッファ回路１１３と、複数の端子１２１、１２２、１２３とを具備する。尚、テスト制御回路１０１は、半導体集積回路１００に複数含まれていてもよい。また、半導体集積回路１００に含まれる、テストモード対応バッファ回路及び通常出力バッファ回路及び端子の数は、図２に示した数に限定するものではない。
【００１６】
テスト制御回路１０１は、テストモード又は通常モードを示すＴＥＳＴ信号をテストモード対応バッファ回路１１１と、テストモード対応バッファ回路１１２とへ出力する。
【００１７】
テストモード対応バッファ回路１１１は、端子１２１に接続され、テスト制御回路１０１からＴＥＳＴ信号を受け取る。テストモード対応バッファ回路１１２も同様に、端子１２２に接続され、テスト制御回路１０１からＴＥＳＴ信号を受け取る。テストモード対応バッファ回路１１１及びテストモード対応バッファ回路１１２は、テストモードを示すＴＥＳＴ信号を受け取ると、そのＴＥＳＴ信号を受けている間（テスト期間）、各々接続されている端子１２１、１２２を介して、回路内部の電源電圧又は接地電圧に固定された出力信号を出力する。また、テストモード対応バッファ回路１１１及びテストモード対応バッファ回路１１２は、通常モードを示すＴＥＳＴ信号を受け取ると、各々通常動作を行う。テストモード対応バッファ回路１１１及びテストモード対応バッファ回路１１２は、入力バッファと、出力バッファと、入出力バッファとの何れでもよい。従って、テストモード対応バッファ回路１１１及びテストモード対応バッファ回路１１２は、入力バッファ（入出力バッファ）の場合、通常動作として図示されていない外部装置が出力した外部信号を受け取る。テストモード対応バッファ回路１１１及びテストモード対応バッファ回路１１２が出力バッファ（入出力バッファ）の場合、通常動作として伝送される信号を受け取り、出力信号を出力する。
【００１８】
通常出力バッファ回路１１３は、出力端子である端子１２３に接続される出力バッファである。通常出力バッファ回路１１３は、テストモード対応バッファ回路１１１及びテストモード対応バッファ回路１１２がＴＥＳＴ信号に基づいて動作する間、端子１２３を介して通常動作の出力バッファとして、伝送される信号を受け取り、出力信号を出力する。
【００１９】
本発明の半導体集積回路１００のテスト方法は、概略以下の動作を行う。まず、テスト制御回路１０１がテストモード又は通常モードを示すＴＥＳＴ信号を出力する。テストモード対応バッファ回路１１１、１１２はＴＥＳＴ信号を受信し、ＴＥＳＴ信号に基づいて動作する。出力端子である端子１２３に接続される通常出力バッファ回路１１３は、テストモード対応バッファ回路１１１、１１２がＴＥＳＴ信号に基づいて動作する間、端子１２３を介して通常動作の出力バッファとして出力信号を出力する。テストモード対応バッファ回路１１１、１１２の動作は、テストモードを示すＴＥＳＴ信号を受け取る場合、ＴＥＳＴ信号を受けている間、端子１２１、１２２を介して内部の電源電圧又は接地電圧に固定された出力信号を出力する。通常モードを示すＴＥＳＴ信号を受け取る場合、通常動作をする。通常動作は、通常動作の入力バッファとして外部信号を受け取る、又は、通常動作の出力バッファとして出力信号を出力する。言い換えると、テストモード対応バッファ回路１１１、１１２は、テスト期間としてテストモードを示すＴＥＳＴ信号に応答し、端子１２２、１２３を電源電圧又は接地電圧に固定する。そして、通常出力バッファ回路１１３は、テストモードを示すＴＥＳＴ信号に応答することなく、端子１２３に伝送される信号（入力データ）に応じた出力信号（出力データ）を出力する。
【００２０】
本発明の半導体集積回路１００におけるテストモード対応バッファ回路１１１、テストモード対応バッファ回路１１２及び通常出力バッファ回路１１３の詳細を説明する。まず、通常の出力バッファである通常出力バッファ回路１１３について説明する。図３は、通常出力バッファ回路１１３としてのデータ出力回路２００を示した図である。図３を参照すると、データ出力回路２００は、ＮＡＮＤ回路２０１と、インバータ回路２０２と、ＮＯＲ回路２０３と、Ｐｃｈトランジスタ２０４と、Ｎｃｈトランジスタ２０５とを備える。
【００２１】
ＮＡＮＤ回路２０１は、出力端子がＰｃｈトランジスタ２０４のゲート端子に接続される。ＮＯＲ回路２０３は、出力端子がＮｃｈトランジスタ２０５のゲート端子に接続される。Ｐｃｈトランジスタ２０４と、Ｎｃｈトランジスタ２０５とは、出力信号を制御する出力トランジスタであり、インバータを構成する。Ｐｃｈトランジスタ２０４は、ソース端子が回路内部の電源電圧を供給する電源（Ｖｃｃ）に接続され、ドレイン端子がＮｃｈトランジスタ２０５のドレイン端子に接続される。Ｎｃｈトランジスタ２０５は、ソース端子が回路内部の接地電圧を供給する接地（Ｖｓｓ）に接続される。
【００２２】
ＤＡＴＡ信号は、半導体集積回路１００のメモリセル（図示省略）から伝送されるデータであり、データバス信号を示す。ＤＡＴＡ信号に基づいて、入力アドレスに従って選択されたメモリセルの情報は伝達される。ＯＥ信号（制御信号）は、出力端子の活性化を制御する内部出力制御信号を示す。つまり、ＯＥ信号はＤＡＴＡ信号の出力を制御する。
【００２３】
ＮＡＮＤ回路２０１は、ＤＡＴＡ信号とＯＥ信号とを受信し、否定論理積の演算結果を示す信号をＰｃｈトランジスタ２０４へ出力する。ＮＯＲ回路２０３は、ＤＡＴＡ信号と、インバータ回路２０２がＯＥ信号を反転した信号とを受信し、否定論理和の演算結果を示す信号をＮｃｈトランジスタ２０５へ出力する。Ｐｃｈトランジスタ２０４及びＮｃｈトランジスタ２０５は、ＮＡＮＤ回路２０１から出力される信号と、ＮＯＲ回路２０３から出力される信号とに基づいて出力信号を出力する。
【００２４】
データ出力回路２００は、ＯＥ信号がハイレベルの時、出力トランジスタ（Ｐｃｈトランジスタ２０４、Ｎｃｈトランジスタ２０５）は活性化される。また、データ出力回路２００は、Ｉ／Ｏコモン仕様の製品の場合、書込み時においてＯＥ信号がローレベルとなり、出力トランジスタは非活性となる。そのとき、外部装置からの外部信号が、図示していない入力回路に伝達される。
【００２５】
次に、本発明の半導体集積回路１００における、テストモード対応バッファ回路１１１、及びテストモード対応バッファ回路１１２を説明する。尚、テストモード対応バッファ回路１１１と、テストモード対応バッファ回路１１２とは、同じ構成であるためテストモード対応バッファ１１１を用いて説明を行う。本発明の半導体集積回路１００が半導体記憶装置の場合、テストモード対応バッファ回路１１１は、半導体記憶装置に複数含まれるデータ出力回路及びデータ入力回路として用いることができる。図４は、データ出力回路１としてのテストモード対応バッファ回路１１１を示した図である。図４を参照すると、テストモード対応バッファ回路１１１であるデータ出力回路１は、判定部２と、制御部３とを具備する。判定部２は、出力端子が制御部３に接続される。
【００２６】
判定部２は、伝送されるデータを示すＤＡＴＡ信号と、ＤＡＴＡ信号を制御するＯＥ信号と、ＴＥＳＴ信号（／ＴＥＳＴ＿Ｖ信号、／ＴＥＳＴ＿Ｇ信号）とを受信する。本発明のデータ出力回路１が受信する入力信号のＤＡＴＡ信号とＯＥ信号とは、図３に示したデータ出力回路２００と同様である。また、ＴＥＳＴ信号は、データ出力回路１がテストモードとなるためのテストエントリ信号を示す。判定部２は、ＴＥＳＴ信号に基づいてＴＥＳＴ信号又はＤＡＴＡ信号の何れか一方に対応する第１信号を出力し、ＴＥＳＴ信号とＯＥ信号に基づいて第１信号を制御する制御信号を出力する。
【００２７】
制御部３は、第１信号と制御信号とを受信する。制御部３は、第１信号がＴＥＳＴ信号に対応する場合、回路内部の電源電圧又は接地電圧で、第１信号に対応する出力信号を出力する。また、制御部３は、第１信号がＤＡＴＡ信号に対応する場合、制御信号に基づいて回路内部の電源電圧又は接地電圧で第１信号に対応する出力信号を出力する。
【００２８】
判定部２と制御部３の構成の詳細を説明する。判定部２は、ＮＡＮＤ回路２１と、Ｐｃｈトランジスタ２２と、インバータ回路２３と、Ｎｃｈトランジスタ２４と、Ｐｃｈトランジスタ２５と、インバータ回路２６と、Ｎｃｈトランジスタ２７と、ＮＯＲ回路２８とを備える。
【００２９】
ＮＡＮＤ回路２１は、出力端子がノード５３、５４を介してＰｃｈトランジスタ２２のゲート端子及びインバータ回路２３に接続される。インバータ回路２３は、出力端子がＮｃｈトランジスタ２４のゲート端子に接続される。また、ＮＡＮＤ回路２１は、出力端子がノード５３を介してＮＯＲ回路２８に接続される。
【００３０】
Ｐｃｈトランジスタ２２と、Ｎｃｈトランジスタ２４とは、トランスファーゲートを構成する。Ｐｃｈトランジスタ２２及びＮｃｈトランジスタ２４は、出力端子がノード５５、５６を介して制御部３（後述するＮＡＮＤ回路３２、ＮＯＲ回路３３）へ接続される。
【００３１】
Ｐｃｈトランジスタ２５と、Ｎｃｈトランジスタ２７とは、インバータを構成する。Ｐｃｈトランジスタ２５は、ソース端子が電源に接続され、ドレイン端子がＮｃｈトランジスタ２７のドレイン端子に接続される。Ｎｃｈトランジスタ２７は、ソース端子が接地に接続される。Ｐｃｈトランジスタ２５及びＮｃｈトランジスタ２７のドレイン端子は、ノード５５、５６を介して制御部３（後述するＮＡＮＤ回路３２、ＮＯＲ回路３３）へ接続される。また、ＮＯＲ回路２８は、出力端子がノード５７を介して制御部３（後述するインバータ回路３１、ＮＯＲ回路３３）へ接続される。
【００３２】
制御部３は、インバータ回路３１と、ＮＡＮＤ回路３２と、ＮＯＲ回路３３と、Ｐｃｈトランジスタ３４と、Ｎｃｈトランジスタ３５とを備える。
【００３３】
インバータ回路３１は、出力端子がＮＡＮＤ回路３２に接続される。ＮＡＮＤ回路３２は、出力端子がＰｃｈトランジスタ３４のゲート端子に接続される。ＮＯＲ回路３３は、出力端子がＮｃｈトランジスタ３５のゲート端子に接続される。
【００３４】
Ｐｃｈトランジスタ３４と、Ｎｃｈトランジスタ３５とは、インバータを構成する。Ｐｃｈトランジスタ３４は、ソース端子が電源電圧を供給する電源に接続され、ドレイン端子がＮｃｈトランジスタ３５のドレイン端子に接続される。Ｎｃｈトランジスタ３５は、ソース端子が接地電圧を供給する接地に接続される。
【００３５】
本発明の半導体集積回路１００におけるデータ出力回路１の動作を説明する。ＮＡＮＤ回路２１は、ノード５１を介して／ＴＥＳＴ＿Ｖ信号を受信し、ノード５２を介して／ＴＥＳＴ＿Ｇ信号を受信する。ＮＡＮＤ回路２１は、／ＴＥＳＴ＿Ｖ信号と／ＴＥＳＴ＿Ｇ信号とに基づき、否定論理積の演算結果を示す信号を、ノード５３を介して出力する。
【００３６】
Ｐｃｈトランジスタ２２は、ＮＡＮＤ回路２１から出力される信号を、ノード５４を介して受信する。Ｎｃｈトランジスタ２４は、インバータ回路２３によって反転された信号を受信する。Ｐｃｈトランジスタ２２及びＮｃｈトランジスタ２４は、それら受信した信号に基づいて、ＤＡＴＡ信号に対応する第１信号を、ノード５５、５６を介して制御部３へ出力するか否かを制御する。詳細には、Ｐｃｈトランジスタ２２及びＮｃｈトランジスタ２４は、ＮＡＮＤ回路２１から出力される／ＴＥＳＴ＿Ｖ信号又は／ＴＥＳＴ＿Ｇ信号の一方がローレベルであり他方がハイレベルであることに対応する信号に基づいて、ＤＡＴＡ信号に対応する第１信号を出力しないように制御する。また、Ｐｃｈトランジスタ２２及びＮｃｈトランジスタ２４は、ＮＡＮＤ回路２１から出力される／ＴＥＳＴ＿Ｖ信号と／ＴＥＳＴ＿Ｇ信号とが共にハイレベルであることに対応する信号に基づいて、ＤＡＴＡ信号に対応する第１信号を出力する。
【００３７】
Ｐｃｈトランジスタ２５は、／ＴＥＳＴ＿Ｖ信号を、ノード５１を介して受信する。Ｎｃｈトランジスタ２７は、インバータ回路２６がノード５２を介して受信した／ＴＥＳＴ＿Ｇ信号を反転した信号を受信する。Ｐｃｈトランジスタ２５及びＮｃｈトランジスタ２７は、それら受信した信号に基づいて、／ＴＥＳＴ＿Ｖ信号及び／ＴＥＳＴ＿Ｇ信号に対応する第１信号を、ノード５５、５６を介して制御部３へ出力するか否かを制御する。詳細には、Ｐｃｈトランジスタ２５及びＮｃｈトランジスタ２７は、／ＴＥＳＴ＿Ｖ信号又は／ＴＥＳＴ＿Ｇ信号の一方がローレベルであり他方がハイレベルであるＴＥＳＴ信号に基づいて、ＴＥＳＴ信号に対応する第１信号を出力する。また、Ｐｃｈトランジスタ２５及びＮｃｈトランジスタ２７は、／ＴＥＳＴ＿Ｖ信号と／ＴＥＳＴ＿Ｇ信号とが共にハイレベルであるＴＥＳＴ信号に基づいて、ＴＥＳＴ信号に対応する第１信号を出力しないように制御する。
【００３８】
ＮＯＲ回路２８は、ＮＡＮＤ回路２１から出力される信号を、ノード５３を介して受信する。ＮＯＲ回路２８は、ＮＡＮＤ回路２１から出力される信号とＯＥ信号とを受信し、否定論理和の演算結果を示す信号を制御信号として制御部３へ出力する。
【００３９】
ＮＡＮＤ回路３２は、ＤＡＴＡ信号に対応する第１信号又は／ＴＥＳＴ＿Ｖ信号及び／ＴＥＳＴ＿Ｇ信号に対応する第１信号を、ノード５５を介して受信する。また、ＮＡＮＤ回路３２は、インバータ回路３１がノード５７を介して受信した制御信号を反転させた信号を受信する。ＮＡＮＤ回路３２は、第１信号と、制御信号が反転した信号とに基づき、否定論理積の演算結果を示す信号をＰｃｈトランジスタ３４へ出力する。
【００４０】
ＮＯＲ回路３３は、ＮＡＮＤ回路３２と同様のＤＡＴＡ信号に対応する第１信号又は／ＴＥＳＴ＿Ｖ信号及び／ＴＥＳＴ＿Ｇ信号に対応する第１信号を、ノード５６を介して受信する。また、ＮＯＲ回路３３は、ＮＯＲ回路２８が出力する制御信号を、ノード５７を介して受信する。ＮＯＲ回路３３は、第１信号と制御信号とを受信し、否定論理和の演算結果を示す信号をＮｃｈトランジスタ３５へ出力する。
【００４１】
Ｐｃｈトランジスタ３４は、ＮＡＮＤ回路３２から出力される信号を受信する。Ｎｃｈトランジスタ３５は、ＮＯＲ回路３３から出力される信号を受信する。Ｐｃｈトランジスタ３４及びＮｃｈトランジスタ３５は、それら受信した信号に基づいて、第１信号、即ち、ＤＡＴＡ信号又は／ＴＥＳＴ＿Ｖ信号及び／ＴＥＳＴ＿Ｇ信号に対応する出力信号を、ノード５８を介して出力する。詳細には、Ｐｃｈトランジスタ３４は、ＴＥＳＴ信号に対応した出力信号を電源電圧で出力し、Ｎｃｈトランジスタ３５は、ＴＥＳＴ信号に対応した第１出力信号を接地電圧で出力する。
【００４２】
本発明の半導体集積回路１００におけるデータ出力回路１は、テストエントリ信号である／ＴＥＳＴ＿Ｖ信号がローレベルであり、／ＴＥＳＴ＿Ｇ信号がハイレベルの場合、テストモードとなる。そのとき、データ出力回路１は、ノード５８を介して出力端子から、電源電位の出力信号を出力する。また、データ出力回路１は、／ＴＥＳＴ＿Ｖ信号がハイレベルであり、／ＴＥＳＴ＿Ｇ信号がローレベルの場合も、テストモードとなる。そのとき、データ出力回路１は、ノード５８を介して出力端子から、接地電位の出力信号を出力する。／ＴＥＳＴ＿Ｖ信号と／ＴＥＳＴ＿Ｇ信号とが共にハイレベルの場合は、通常動作モードである。従って、データ出力回路１はテストモードでない通常動作として、ノード５８を介して出力端子から、ＤＡＴＡ信号に対応した出力信号を出力する。尚、／ＴＥＳＴ＿Ｖ信号と／ＴＥＳＴ＿Ｇ信号とが共にローレベルとなる組合せは存在しない。
【００４３】
図５は、データ出力回路１における、通常動作時の入力信号及び出力信号のタイミングチャートである。図５を参照すると、／ＴＥＳＴ＿Ｖ信号と／ＴＥＳＴ＿Ｇ信号とは、期間Ａ１からＡ４において、共にハイレベルに設定されている。
【００４４】
期間Ａ１：
データ出力回路１は、ハイレベルの／ＴＥＳＴ＿Ｖ信号と、ハイレベルの／ＴＥＳＴ＿Ｇ信号とを受信する。更に、データ出力回路１は、ハイレベルのＯＥ信号と、ハイレベルのＤＡＴＡ信号とを受信する。この場合、データ出力回路１は、出力信号として、ＤＡＴＡ信号のハイレベルに対応するハイレベルの出力信号を出力する。
【００４５】
期間Ａ２：
データ出力回路１は、期間Ａ１と同様に、ハイレベルの／ＴＥＳＴ＿Ｖ信号と、ハイレベルの／ＴＥＳＴ＿Ｇ信号と、ハイレベルのＯＥ信号とを受信する。また、データ出力回路１は、ローレベルのＤＡＴＡ信号を受信する。この場合、データ出力回路１は、出力信号として、ＤＡＴＡ信号のローレベルに対応するローレベルの出力信号を出力する。
【００４６】
期間Ａ３：
データ出力回路１は、ハイレベルの／ＴＥＳＴ＿Ｖ信号と、ハイレベルの／ＴＥＳＴ＿Ｇ信号とを受信する。更に、データ出力回路１は、ローレベルのＯＥ信号と、ハイレベルのＤＡＴＡ信号とを受信する。この場合、データ出力回路１は、出力端子がハイインピーダンスとなる。
【００４７】
期間Ａ４：
データ出力回路１は、ハイレベルの／ＴＥＳＴ＿Ｖ信号と、ハイレベルの／ＴＥＳＴ＿Ｇ信号とを受信する。更に、データ出力回路１は、ローレベルのＯＥ信号と、ローレベルのＤＡＴＡ信号とを受信する。この場合、データ出力回路１は、出力端子がハイインピーダンスとなる。
【００４８】
以上のように、データ出力回路１は、／ＴＥＳＴ＿Ｖ信号と／ＴＥＳＴ＿Ｇ信号とが共にハイレベルの場合、通常動作を行う。データ出力回路１は、通常動作時において、ＯＥ信号がハイレベルである場合、ＤＡＴＡ信号に対応する出力信号を出力する。
【００４９】
図６は、データ出力回路１における、テストモード時の入力信号及び出力信号のタイミングチャートである。図６を参照すると、／ＴＥＳＴ＿Ｖ信号は期間Ｂ１からＢ４においてローレベルに設定され、／ＴＥＳＴ＿Ｇ信号は期間Ｂ５からＢ８においてローレベルに設定されている。
【００５０】
期間Ｂ１：
データ出力回路１は、ローレベルの／ＴＥＳＴ＿Ｖ信号と、ハイレベルの／ＴＥＳＴ＿Ｇ信号とを受信する。更に、データ出力回路１は、ハイレベルのＯＥ信号と、ハイレベルのＤＡＴＡ信号とを受信する。この場合、データ出力回路１は、出力信号として／ＴＥＳＴ＿Ｖ信号のローレベルに対応する、電源電圧を反映したハイレベルの出力信号を出力する。
【００５１】
期間Ｂ２：
データ出力回路１は、期間Ｂ１と同様に、ローレベルの／ＴＥＳＴ＿Ｖ信号と、ハイレベルの／ＴＥＳＴ＿Ｇ信号と、ハイレベルのＯＥ信号とを受信する。また、データ出力回路１は、ローレベルのＤＡＴＡ信号を受信する。この場合も、データ出力回路１は、出力信号として／ＴＥＳＴ＿Ｖ信号のローレベルに対応する、電源電圧を反映したハイレベルの出力信号を出力する。
【００５２】
期間Ｂ３：
データ出力回路１は、ローレベルの／ＴＥＳＴ＿Ｖ信号と、ハイレベルの／ＴＥＳＴ＿Ｇ信号とを受信する。更に、データ出力回路１は、ローレベルのＯＥ信号と、ハイレベルのＤＡＴＡ信号とを受信する。この場合も、データ出力回路１は、出力信号として／ＴＥＳＴ＿Ｖ信号のローレベルに対応する、電源電圧を反映したハイレベルの出力信号を出力する。
【００５３】
期間Ｂ４：
データ出力回路１は、ローレベルの／ＴＥＳＴ＿Ｖ信号と、ハイレベルの／ＴＥＳＴ＿Ｇ信号とを受信する。更に、データ出力回路１は、ローレベルのＯＥ信号と、ローレベルのＤＡＴＡ信号とを受信する。この場合も、データ出力回路１は、出力信号として／ＴＥＳＴ＿Ｖ信号のローレベルに対応する、電源電圧を反映したハイレベルの出力信号を出力する。
【００５４】
以上のように、データ出力回路１は、／ＴＥＳＴ＿Ｖ信号がローレベルであり、／ＴＥＳＴ＿Ｇ信号がハイレベルの場合、テストモードとなり、ＯＥ信号に基づくＤＡＴＡ信号に対応する出力信号を出力せずに、／ＴＥＳＴ＿Ｖ信号のローレベルに対応した出力信号を出力する。このとき出力信号は電源電圧を反映するため、ユーザは半導体集積回路１００の内部の電源電圧の変動を観測することで、電源電圧に対するノイズの影響を適切に観測することができる。
【００５５】
期間Ｂ５からＢ８は、前述した期間Ｂ１から期間Ｂ４と同様である。つまり、データ出力回路１は、／ＴＥＳＴ＿Ｖ信号がハイレベルであり、／ＴＥＳＴ＿Ｇ信号がローレベルの場合テストモードとなり、ＤＡＴＡ信号に対応する出力信号を出力せずに、／ＴＥＳＴ＿Ｇ信号のローレベルに対応した出力信号を出力する。そして、出力信号は接地電圧を反映するため、ユーザは半導体集積回路１００の内部の接地電圧の変動を観測することで、接地電圧に対するノイズの影響を適切に観測することができる。
【００５６】
即ち、本発明の半導体集積回路１００のデータ出力回路１は、／ＴＥＳＴ＿Ｖ信号及び／ＴＥＳＴ＿Ｇ信号の一方がローレベルになると、ＯＥ信号の論理レベルに関わらず、出力端子が活性化される。つまり、データ出力回路１は、ＤＡＴＡ信号に接続されたスイッチ回路が遮断され、／ＴＥＳＴ＿Ｖ信号がローレベルの場合、データ「１」が、／ＴＥＳＴ＿Ｇ信号がローレベルの場合、データ「０」が、強制的に出力トランジスタ（Ｐｃｈトランジスタ３４、Ｎｃｈトランジスタ３５）に伝達される。また、データ出力回路１は、／ＴＥＳＴ＿Ｖ信号と／ＴＥＳＴ＿Ｇ信号とが共にハイレベルの場合、図３に示すデータ出力回路２００と同様な論理動作を行うことができる。
【００５７】
本発明の半導体集積回路１００が多ビット構成の半導体記憶装置である場合、各データ出力回路１は、ＴＥＳＴ信号に基づいて選択的に出力をハイレベル又はローレベルに固定することができる。従って、本発明の半導体集積回路１００は、回路内部の電源電位や接地電位をユーザに観測しやすくする効果を奏する。特に、本発明の半導体集積回路１００は、特殊なテストパタンを作成する必要がなく、選択されたデータ出力回路１の出力端子から内部の電源電位を観測できる。また、選択されたデータ出力回路１の出力端子は書込み時も内部の電源電位を出力するため、ユーザはＩ／Ｏコモン仕様の製品でも常に内部の電源電位の変動を観測できる。更に、テストエントリしない出力端子は通常動作を行うため、データ出力回路１のスイッチング電流による電源ノイズもほぼ正確に観測することができる。また、テストエントリするビットを変化させながら、それぞれの出力端子から観測する電源ノイズの大きさを比較することで、半導体集積回路１００内にあるノイズ源の場所をある程度推定することも可能となる。
【００５８】
図７は、テストモード対応バッファ回路１１１として、他の実施の形態によるデータ出力回路１０を示した図である。図７を参照すると、データ出力回路１０は、判定部２と、制御部３と、インバータ４とを具備する。制御部３は、出力端子がインバータ４に接続される。図７のデータ出力回路１０は、図４に示したデータ出力回路１にインバータ４を追加したものである。データ出力回路１０は、データ出力回路１と同じ構成には同じ符号を用いて説明する。
【００５９】
判定部２及び制御部３は、データ出力回路１と同様である。インバータ４は、テストエントリ時の出力インピーダンスを下げる役割を担っている。インバータ４は、Ｐｃｈトランジスタ４１と、Ｎｃｈトランジスタ４２とを備える。
【００６０】
Ｐｃｈトランジスタ４１は、ソース端子がノード６２を介して電源電位を供給する電源に接続され、ドレイン端子がＮｃｈトランジスタ４２のドレイン端子に接続される。Ｎｃｈトランジスタ４２は、ソース端子がノード６３を介して接地電位を供給する接地に接続される。尚、Ｐｃｈトランジスタ３４のソース端子も、ノード６２を介して電源に接続され、Ｎｃｈトランジスタ３５のソース端子も、ノード６３を介して接地に接続される。Ｐｃｈトランジスタ３４のドレイン端子と、Ｎｃｈトランジスタ３５のドレイン端子と、Ｐｃｈトランジスタ４１のドレイン端子と、Ｎｃｈトランジスタ４２のドレイン端子とは接続される。
【００６１】
本発明の半導体集積回路１００におけるデータ出力回路１０の動作を説明する。尚、判定部２と制御部３の動作はデータ出力回路１と同様であるため説明を省略する。Ｐｃｈトランジスタ４１は、ゲート端子がノード６０を介して／ＴＥＳＴ＿Ｖ信号を受信する。Ｎｃｈトランジスタ４２は、ゲート端子がノード６１を介して、インバータ回路２６が／ＴＥＳＴ＿Ｇ信号を反転した信号を受信する。Ｐｃｈトランジスタ４１及びＮｃｈトランジスタ４２は、それら受信した信号に基づいて、／ＴＥＳＴ＿Ｖ信号及び／ＴＥＳＴ＿Ｇ信号に対応する信号を、ノード６４を介して出力する。尚、データ出力回路１０のタイミングチャートは、図５及び図６と同様である。
【００６２】
製品の仕様によっては、出力端子の出力インピーダンスが必ずしも十分に小さくない場合がある。データ出力回路１０は、テストエントリ時の出力インピーダンスを下げることによって、より正確に内部の電源電位の変動を出力端子に伝達するできる効果を奏する。
【００６３】
ここまで、特定の出力端子を選択して、内部電源の変動を観測するテストモードを前提に説明をしたが、テストモード対応バッファ回路１１１は、前述したようにその他の入出力端子にも適用できる。半導体記憶装置１００においてメモリの読み書き動作に直接かかわらない端子、例えば、バウンダリスキャン用の出力端子（ＴＤＯ）やデータストローブ用のクロック出力端子などが挙げられる。このような端子にテストモード対応バッファ回路１１１を適用した場合は、データ出力端子にテストエントリすることなく、内部の電源電位変動を観測することができる。この場合、通常のメモリテストを実施しながら、内部電源変動をモニタすることができるので、より実使用時に近い状態を再現できると共に、不具合が発生する瞬間の内部電源ノイズを確実に抽出できるというメリットがある。図８は、入力端子として定義されている端子に、テストモード対応バッファ回路１１１であるデータ入力回路を適用する場合を示した図である。図８に示すように、トランジスタ（インバータ４）を入力端子に接続することで簡単に実現することができる。尚、図８では、外部装置が出力する外部信号を受信する入力回路は省略されている。
【００６４】
図９は、本発明の半導体集積回路１００のレイアウトの具体例を示した図である。図９を参照すると、半導体集積回路１００は、電源端子１３０からの電源配線１３１の配置に応じた、テストモード対応バッファ回路１１１と、テストモード対応回路１１２と、通常出力バッファ回路１１３とを具備する。このような半導体集積回路１００によって、ユーザは電源端子１３０からの位置が異なるＡ点とＢ点での電源の挙動を観測することができる。尚、図９では、テスト制御回路１０１は省略されている。図１０は、図９におけるＡ点とＢ点との電圧の挙動を示したグラフである。横軸は時間を示し、縦軸は電圧を示す。
【００６５】
（第２の実施の形態）
図２に示した第１の実施の形態による半導体集積回路１００は、テスト制御回路１０１がテストモード対応バッファ回路１１１及びテストモード対応バッファ回路１１２に同じＴＥＳＴ信号を出力している。しかし、テスト制御回路１０１は、複数のテストモード対応バッファに対してＴＥＳＴ信号を選択的に出力してもよい。図１１は、選択型のテスト制御回路１０３を具備する本発明の半導体集積回路１００を示すブロック図である。図１１を参照すると、半導体集積回路１００は、テスト制御回路１０３と、複数のテストモード対応バッファ回路１１１、１１２と、通常出力バッファ回路１１３と、複数の端子１２１、１２２、１２３とを具備する。尚、半導体集積回路１００に含まれる、テスト制御回路、バッファ回路及び端子の数は、図１１に示した数に限定するものではない。
【００６６】
テスト制御回路１０３は、テストモード対応バッファ回路１１１とテストモード対応バッファ回路１１２とのそれぞれに異なるＴＥＳＴ信号（ＴＥＳＴ１、ＴＥＳＴ２）を選択的に出力することができる。つまり、テスト制御回路１０３は、テストモードを示すＴＥＳＴ信号（／ＴＥＳＴ＿Ｖと、／ＴＥＳＴ＿Ｇとの何れか一方がローレベルである信号）を、テストモード対応バッファ回路１１１と、テストモード対応バッファ回路１１２とのそれぞれに出力する。
【００６７】
テストモード対応バッファ回路１１１、１１２の詳細は、第１の実施の形態と同様である。詳細には、テストモード対応バッファ回路１１１、１１２は、テストモードを示すＴＥＳＴ信号を受け取ると、そのＴＥＳＴ信号を受けている間、各々接続されている端子１２１、１２２を介して、回路内部の電源電圧又は接地電圧に固定された出力信号を出力する。尚、テスト制御回路１０３がＴＥＳＴ信号を出力するテストモード対応バッファ回路の数は、図１１に示した数に限定するものではない。即ち、第２の実施の形態の半導体集積回路１００は、固定になるバッファ回路群と、通常動作をするバッファ回路群とを区別することができ、固定になるバッファ回路群は、テストモードを示すＴＥＳＴ信号（／ＴＥＳＴ＿Ｖと、／ＴＥＳＴ＿Ｇとの何れか一方がローレベルである信号）を受信し、通常動作をするバッファ回路群は、ＴＥＳＴ信号（／ＴＥＳＴ＿Ｖと、／ＴＥＳＴ＿Ｇとが共にハイレベルである信号）を受信する。本発明の第２の実施の形態による半導体集積回路１００は、選択的にＴＥＳＴ信号を出力することができるテスト制御回路１０３を具備することによって、よりフレキシブルに内部回路の電源ノイズを観測することができる効果を奏する。尚、第２の実施の形態による半導体集積回路１００は、バッファ回路側の入力部でＡＩマスタスライスやＦｕｓｅなどで入力信号（ＴＥＳＴ信号）を固定する方法が例示される。
【００６８】
以上説明したように、本発明の半導体集積回路１００は、選択的にテストエントリした端子から、半導体集積回路１００の内部で発生する電源ノイズを観測することができる。また、本発明の半導体集積回路１００は、テストエントリ時も内部の動作が通常動作とほぼ同様な動きをするため、より実使用に近い環境で、評価解析を特殊なテストパタンを作成することなく簡単に実施することができる。尚、本発明で説明した実施の形態は、矛盾のない範囲で組み合わせることが可能である。
【符号の説明】
【００６９】
１      データ出力回路
２      判定部
３      制御部
４      インバータ
１０    データ出力回路
２１    ＮＡＮＤ回路
２２    Ｐｃｈトランジスタ
２３    インバータ回路
２４    Ｎｃｈトランジスタ
２５    Ｐｃｈトランジスタ
２６    インバータ回路
２７    Ｎｃｈトランジスタ
２８    ＮＯＲ回路
３１    インバータ回路
３２    ＮＡＮＤ回路
３３    ＮＯＲ回路
３４    Ｐｃｈトランジスタ
３５    Ｎｃｈトランジスタ
４１    Ｐｃｈトランジスタ
４２    Ｎｃｈトランジスタ
５１〜５８  ノード
６０〜６４  ノード
１００  半導体集積回路
１０１  テスト制御回路
１１１  テストモード対応バッファ回路
１１２  テストモード対応バッファ回路
１１３  通常出力バッファ回路
１２１  端子
１２２  端子
１２３  端子
１３０  電源端子
１３１  電源配線
２００  データ出力回路
２０１  ＮＡＮＤ回路
２０２  インバータ回路
２０３  ＮＯＲ回路
２０４  Ｐｃｈトランジスタ
２０５  Ｎｃｈトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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