(57)【要約】【課題】自動切り替え機構の制御をプローブカード内で行ってテスタから独立させ、テスタからの制御信号数に制限されることがなく、検査対象を増やす。【解決手段】検査対象物の電極に接触させる複数のプローブと、当該プローブとテスタとを電気的に接続する電源チャネルとを備えたプローブカード及び検査装置である。各電源チャネルをそれぞれ複数の電源配線部に分岐させて前記各プローブにそれぞれ接続させると共に、過電流等の電気的変動に基づいて前記電源配線部を遮断する自動切り替え機構と、前記検査対象物の中に不良品が存在することによって前記電気的変動が生じた場合に、その電気的変動を検出する電気的変動検出機構と、当該電気的変動検出機構で電気的変動を検出した時、当該電気的変動が生じた電源配線部を前記自動切り替え機構で遮断させる制御機構と、を備えた。【選択図】  図３
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【特許請求の範囲】
【請求項１】
１又は複数の検査対象物の複数の電極にそれぞれ接触させる複数のプローブと、当該複数のプローブとテスタとを電気的にそれぞれ接続して、前記テスタからのテスト電源を前記検査対象物の複数の電極へそれぞれ供給する電源チャネルとを備えたプローブカードにおいて、
前記各電源チャネルにそれぞれ設けられ、当該各電源チャネルをそれぞれ複数の電源配線部に分岐させて前記各プローブにそれぞれ接続させると共に、過電流等の電気的変動に基づいて前記電源配線部を遮断する自動切り替え機構と、
当該自動切り替え機構による分岐後の各電源配線部にそれぞれ設けられ、前記１又は複数の検査対象物の中に不良品が存在することによって前記電気的変動が生じた場合に、その電気的変動を検出する電気的変動検出機構と、
当該電気的変動検出機構で前記電気的変動を検出した時、当該電気的変動が生じた電源配線部を前記自動切り替え機構で遮断させる制御機構と、
を備えたことを特徴とするプローブカード。
【請求項２】
請求項１に記載のプローブカードにおいて、
前記電気的変動検出機構が、前記電源配線部での電流又は電圧の変動を検出することを特徴とするプローブカード。
【請求項３】
請求項１又は２に記載のプローブカードにおいて、
前記自動切り替え機構が、前記各電源配線部にそれぞれ設けられ、前記電気的変動に基づいて当該電源配線部を開閉するリレースイッチで構成されたことを特徴とするプローブカード。
【請求項４】
請求項１乃至３のいずれか１項に記載のプローブカードにおいて、
前記電気的変動検出機構が、前記各電源配線部にそれぞれ接続されて前記制御機構によって順次切り替えられる複数のリレースイッチと、当該各リレースイッチにそれぞれ接続され前記電源配線部に接続されたリレースイッチの出力電圧と基準電圧とを比較し当該出力電圧が変化した場合に信号を出力する差動アンプと、当該差動アンプの出力電圧と基準電圧とを比較し当該出力電圧が大きく変化したとき当該電源配線部を遮断するための信号を出力するコンパレータとから構成されたことを特徴とするプローブカード。
【請求項５】
請求項１に記載のプローブカードにおいて、
前記各電源配線部にそれぞれ設けられ、各電源配線部の前記電気的変動に基づいて当該電源配線部を遮断するためのシャットダウン端子を備えると共に、前記各電源配線部に前記電気的変動が生じた場合に、当該電気的変動を検出して前記シャットダウン端子を制御するための信号を出力するオペアンプによって、前記自動切り替え機構及び電気的変動検出機構を実現することを特徴とするプローブカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検査用の複数の電源チャネルをそれぞれ分岐して、この電源チャネルよりも多くした電源配線部にそれぞれ接続されたプローブを用いて検査を行うプローブカード及び、当該プローブカードを用いた検査装置に関する。
【背景技術】
【０００２】
半導体ウエハ上のICチップ等の検査対象物を検査する検査装置は一般に知られている。この検査は、この検査装置のプローブを前記検査対象物の各電極にそれぞれ接触させることにより行う。
【０００３】
このような検査装置では、図１に示すように、テスタ１からの検査用の電源チャネル２を、検査対象となる半導体ウエハ３の各ICチップ４の数と同数としている。しかし、電源チャネル２が各ICチップ４の数と同数になっている場合、ICチップ４の数が増え、それに合わせてプローブ６を増やしても、全てのICチップ４を同時に測定することはできない。即ち、プローブカード５側で半導体ウエハ３上の全てのICチップ４に接触できるだけの数のプローブ６を用意したとしても、テスタ１側が全ICチップ４に対応していなければ、同時測定はできない。
【０００４】
これを解消するために、図２に示すように、プローブカード５上でテスタ１の電源チャネル２を複数に分岐し、電源チャネル２の数以上のICチップ４を同時に測定する検査装置がある。このような検査装置の例としては特許文献１がある。
【０００５】
この検査装置では、不良ICチップが含まれている場合は、その不良ICチップと同じ電源チャネル２に接続された他の正常なICチップに対して、正常な電源印加ができなくなる。このため、切り替え機構７を設け、不良と判定したICチップを測定対象外とするために、前記切り替え機構７で前記不良ICチップを電源から切り離し、電位の変動や電流供給量不足を抑え、他の素子の検査を行う。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１２２６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の従来技術では、例えば同じ電源チャネル２に第１ICチップ４ａと第２ICチップ４ｂとがそれぞれ接続され、測定時に第１ICチップ４ａで過電流等の電気的変動が生じた場合、テスタ１側ではどちらのICチップ４が不良になったか判別できない。このため、該当する電源チャネル２を遮断して、第１ICチップ４ａと第２ICチップ４ｂの両方を不良品として判断してしまい、良品率が低下する。
【０００８】
また、不良になったICチップ４を切り離すために前記切り替え機構７を設ける場合、当該切り替え機構７を制御するための制御信号をテスタ１側で準備する必要があるが、テスタ１側に設けられているリレー制御チャネル数には制限があるため、同時に測定できるICチップの数を増やすことができない。
【０００９】
本発明はこのような問題点に鑑みてなされたもので、限られた電源チャネル数で同時に測定できる数を最大限に増やすことができると共に、不良ICチップを確実に遮断できるプローブカード及び検査装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るプローブカードは、１又は複数の検査対象物の複数の電極にそれぞれ接触させる複数のプローブと、当該複数のプローブとテスタとを電気的にそれぞれ接続して、前記テスタからのテスト電源を前記検査対象物の複数の電極へそれぞれ供給する電源チャネルとを備えたプローブカードにおいて、前記各電源チャネルにそれぞれ設けられ、当該各電源チャネルをそれぞれ複数の電源配線部に分岐させて前記各プローブにそれぞれ接続させると共に、過電流等の電気的変動に基づいて前記電源配線部を遮断する自動切り替え機構と、当該自動切り替え機構による分岐後の各電源配線部にそれぞれ設けられ、前記１又は複数の検査対象物の中に不良品が存在することによって前記電気的変動が生じた場合に、当該電気的変動を検出する電気的変動検出機構と、当該電気的変動検出機構で電気的変動を検出したとき、当該電気的変動が生じた電源配線部を前記自動切り替え機構で遮断させる制御機構と、を備えたことを特徴とする。
【発明の効果】
【００１１】
本発明においては、自動切り替え機構の制御をプローブカード内で行い、テスタから独立させたため、テスタからの制御信号数に制限されることがなく、検査対象を増やすことができる。
【図面の簡単な説明】
【００１２】
【図１】従来の検査装置を示す概略構成図である。
【図２】切り替え機構を備えた従来の検査装置を示す概略構成図である。
【図３】本発明の実施形態に係る検査装置のプローブカード上の回路の基本例１を示す概略構成図である。
【図４】本発明の実施形態に係る検査装置のプローブカード上の回路の実施例１を示す概略構成図である。
【図５】本発明の実施形態に係る検査装置のプローブカード上の回路の基本例２を示す概略構成図である。
【図６】本発明の実施形態に係る検査装置のプローブカード上の回路の実施例２を示す概略構成図である。
【図７】本発明の実施形態に係る検査装置のプローブカード上の回路の実施例３を示す概略構成図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態に係るプローブカード及び検査装置について、添付図面を参照しながら説明する。
【００１４】
本実施形態のプローブカード及び検査装置は、半導体ウエハ上のICチップ等の検査対象物のテスト時の効率化を図ったものである。測定の効率化を目的として、多数の検査対象物を同時に測定する際に、テスタの電源チャネル数の不足をカバーするための改良を加えた。具体的には、プローブカード上に搭載される回路部分の改良に関するものである。このため、本発明は、プローブカード全般に適用することができると共に、当該プローブカードが用いられる検査装置全てに適用することができる。このように、本発明は、種々のプローブカード及び検査装置に適用することができるため、以下では、プローブカードに搭載される回路構成部分を中心に説明する。また、検査対象物として、半導体ウエハ上に多数形成されるICチップを例に説明する。
【００１５】
本発明に係るプローブカード及び検査装置は、検査対象の複数のICチップ中に不良チップが含まれている場合に、その不良チップを自動的に電源チャネルから切り離する自動切り替え機構を備えたものである。この自動切り替え機構によって、テスタから独立して自動的に不良チップを電源チャネルから切り離するようにした。自動切り替え機構によって自動的に不良チップを電源チャネルから切り離し、その不良チップを含む複数のICチップが接続されていた電源チャネルに、正常なチップだけを接続させて測定するようにした。従来例では、上述したように、切り替え機構７を制御するための制御信号をテスタ１で作成する必要があるが、テスタ側に備えたリレー制御チャネル数には制限があるため、切り替え機構７の制御信号用のチャネルを新たに設ける余裕はなく、同時に測定できる数を増やせなかった。
【００１６】
これに対して本発明では、電源チャネルの切り替え制御をテスタ側と切り離して独立させた。具体的には、独自に判断して電源チャネルを切り替える自動切り替え機構をプローブカード側に備えて、切り替え用の制御チャネル数を増やさずに、同時に検査できるICチップ数を増やすと共に、歩留まり率を向上させたものである。以下に、本実施形態のプローブカード及び検査装置を、そのプローブカードに搭載される制御回路を中心に説明する。
【００１７】
［基本例１］
本実施形態の検査装置は、各電源チャネルをプローブカード上でそれぞれ複数に分岐して、複数のICチップに接続させてテスト電源を供給することで、複数のICチップを同時に測定する装置であって、検査中のICチップの異常を検出して、異常が検出されたICチップへのテスト電源を遮断する検出機能をプローブカード上に備えものである。この検査装置のプローブカード上の回路には、後述する自動切り替え機構、電気的変動検出機構及び制御機構として機能する素子が組み込まれている。これにより、不良チップが有る場合、その不良チップに印加されたテスト電源を遮断して、不良チップと共通の電源チャネルから分岐した他のチップへのノイズ等の影響を遮断するものである。なお、テスト電源とは、検査対象のICチップを検査のために駆動する駆動電源や検査信号等の、プローブを介してICチップの電極に印加される種々の電源をいう。
【００１８】
本実施形態のプローブカード１０上の基本的な回路構成は、図３に示すように主に、電源チャネル１１を複数（本実施形態では４つ）に分岐する分岐部１２と、この分岐部１２で分岐された４本の電源配線部１３−１〜１３−４と、各電源配線部１３−１〜１３−４にそれぞれ設けられた電源リレー１４−１〜１４−４と、各電源配線部１３−１〜１３−４に前記電源リレー１４−１〜１４−４と直列にそれぞれ設けられた電流検出機構１５−１〜１５−４と、全体を制御する制御機構１６とから構成されている。電源リレー１４−１〜１４−４は、制御機構１６によって開閉制御されるリレースイッチである。電流検出機構１５−１〜１５−４は、検出した電流値を制御機構１６に送信する。４本の電源配線部１３−１〜１３−４は、プローブ１９にそれぞれ接続されている。そして、各プローブ１９によって複数のICチップ２０の電源端子にそれぞれ接続される。プローブ１９は、検査するICチップ２０の電源端子数に応じた数だけ設置される。分岐部１２は、プローブ１９の数に対する電源チャネル１１の数に応じて分岐数が設定される。
【００１９】
前記自動切り替え機構は、外部のテスタ１８の電源が供給される複数本（本実施形態では便宜的に１本のみ記載している）の電源チャネル１１にそれぞれ設けられており、当該各電源チャネル１１をそれぞれ複数の電源配線部１３に分岐させて各プローブ１９にそれぞれ接続させると共に、電気的変動（過電流が流れたり電流が僅かしか又は全く流れなかったりする状態）に基づいて前記電源配線部１３を遮断する機能を備えている。この自動切り替え機構は、本実施形態では、分岐部１２と、電源リレー１４−１〜１４−４とで構成されている。
【００２０】
前記電気的変動検出機構は、前記自動切り替え機構としての分岐部１２と電源リレー１４−１〜１４−４による分岐後の各電源配線部１３−１〜１３−４にそれぞれ設けられ複数のICチップ２０の中に不良品が存在することによって前記電気的変動が生じた場合に、その電気的変動を検出する機能を備えている。この電気的変動検出機構は、本実施形態では、電気的変動として電流の変動を検出する電流検出機構１５−１〜１５−４で構成されている。
【００２１】
制御機構１６は、電流検出機構１５−１〜１５−４の内、少なくともどれか一つで過電流等の電流の変動を検出した時、この電流の変動が生じた電源配線部１３を前記電源リレー１４−１〜１４−４で遮断して、共通の電源チャネル１１から分岐している他の電源配線部１３（本実施形態では４本の電源配線部１３が電源チャネル１１から分岐している。）に接続される正常なICチップ２０への電気的変動の影響を減少させる機能を備えている。さらに、制御機構１６は、テスタ１８との間で信号Ａの送受信を行って、電流の変動が生じたICチップ２０の情報をテスタ１８に送信する。
【００２２】
これにより、限られた電源チャネル１１の数で同時に測定できるICチップ２０の数を大幅に増やすことができる。ここでは、電源チャネル１１の数の４倍のICチップ２０を検査することができる。さらに、正常なICチップ２０への影響を与えずに不良チップを確実に遮断することができるようになる。
【００２３】
本実施形態においては、電源リレー１４−１〜１４−４の制御をプローブカード１０内で行い、テスタ１８から独立させたため、テスタ１８からの制御信号数に制限されることがなく、検査するICチップ２０を増やすことができる。
【００２４】
また、電源リレー１４−１〜１４−４の制御機能を簡単な回路部品で構成したため、プローブカード１０上の少ない搭載エリアでも回路機構の配置が可能になり、既存のプローブカード１０をそのまま使用することができる。このため、従来のように電源リレー１４−１〜１４−４を制御するための電源コード等も不要となり、同じ機能を持つ従来の検査装置に比べて小型化を図ることができる。
【００２５】
［実施例１］
次に、前記基本例１に基づく具体的な実施例１を図４に基づいて説明する。本実施例１のプローブカード１０上の全体的な回路構成は、上述した基本例１とほぼ同様であるため、同一部材には同一符号を付してその説明を省略する。本実施例1では、電源リレー１４−１〜１４−４のテスタ１８側に、直列に抵抗体２２−１〜２２−４で設けられている。さらに、電源リレー１４−１〜１４−４のプローブ１９側に検出リレー２３−１〜２３−４の一方が接続されている。検出リレー２３−１〜２３−４の他方は、テスタ１８の電源センス線２５と、制御機構１６の差動アンプ２６の一方に接続されている。差動アンプ２６の他方は、テスタ１８の電源フォース線２７に接続され、各電源配線部１３−１〜１３−４での電圧の変化を監視する。差動アンプ２６は、FAIL DA２８と共にFAILコンパレータ２９に接続されている。FAILコンパレータ２９は、差動アンプ２６の出力電位がFAIL DA２８の設定電位よりも高くなると、FPGA３０に信号を出力する。FPGA３０は、FAILコンパレータ２９の信号出力に基づいて電源リレー１４−１〜１４−４を制御する。
【００２６】
FPGA３０は、分岐された各電源配線部１３−１〜１３−４の電流をスキャンする。過電流量は、電源配線部１３−１〜１３−４の検出点の電圧降下で検出する。抵抗体２２−１〜２２−４と電源リレー１４−１〜１４−４の接続は、どちらがテスト電源側でも同様である。
【００２７】
各電源配線部１３−１〜１３−４に対する電流スキャンは、検出リレー２３−１〜２３−４を順番に切り替えて分岐後の電位検出を行うものである。
【００２８】
半導体ウエハＷに形成されたICチップ２０の内の不良チップにより過電流を検出した場合、電源配線部１３−１〜１３−４の検出点の電圧が降下し、制御機構１６内の回路によりその電圧降下を検知し、該当する電源配線部１３−１〜１３−４の電源リレー１４−１〜１４−４をオフにし、他の正常なチップの電圧や電流の異常な変動量を低減し、防止する。
【００２９】
次に、前記検査装置の動作について説明する。
【００３０】
図示しないテスタは、電源フォース線２７より電源配線部１３−１〜１３−４を通してICチップ２０に電流を供給している。この状態で、FPGA３０により、検出リレー２３−１〜２３−４を順番にスキャン切り替え制御する。
【００３１】
それぞれの電源配線部１３−１〜１３−４の電位は、スキャンにより順番に制御機構１６の差動アンプ２６に入力され、差動アンプ２６で電位の変化を検出する。
【００３２】
電源フォース線２７を流れる電流は、抵抗体２２−１〜２２−４を通過すると、ΔV＝I×Rの電位がテスタ電源の電位より低下する。例えばテスタ１８の電源の最大電流が８００mAの時、４分岐した場合、検査チップ１つあたりの最大電は２００mAとなる。ここで、R＝０．１Ωで、I＝２００mAの過電流の場合、ΔVは２０mVの電位が低下する。
【００３３】
差動アンプ２６で差動電位を検出し、FAILコンパレータ２９に増幅出力される。このとき、電源配線部１３−１〜１３−４に過電流が生じた場合、差動アンプ２６の出力電圧が、予め設定されたFAIL DA２８の設定電位よりも高くなり、FAILコンパレータ２９の出力信号が論理値“０”から“１”に変化し、電源配線部１３−１〜１３−４の過電流が検出されて、FPGA３０に信号が出力される。
【００３４】
FPGA３０に上記出力信号が入力されると、このFPGA３０の制御により、過電流が生じた電源配線部１３−１〜１３−４の電源リレー１４−１〜１４−４をオンからオフに制御して、電源配線部１３−１〜１３−４を遮断すると共にテスタ１８に通知する。
【００３５】
[基本例２]
次に、基本例２について説明する。基本例２の全体構成は、上述した基本例１とほぼ同様であるため、同一部材には同一符号を付してその説明を省略する。
【００３６】
本基本例２は、図５に示すように、基本例1の電源リレー１４−１〜１４−４の変わりにオペアンプ３２−１〜３２−４を用い、電流検出機構１５−１〜１５−４の変わりに電圧検出機構３３−１〜３３−４を用いた。さらに、テスタ１８の電源と別に、基準電源１８Ａを設けた。
【００３７】
テスタ１８の電源は、オペアンプ３２−１〜３２−４のVcc入力端子に印加され、テスト電源として用いられる。オペアンプ３２−１〜３２−４の入力には基準電源１８Ａの電圧が印加されている。各オペアンプ３２−１〜３２−４は、制御機構１６に接続され、制御機構１６の制御で電源配線部１３−１〜１３−４が遮断されるようになっている。ここでは、オペアンプ３２−１〜３２−４を用いるため、電源配線部１３−１〜１３−４には、電圧検出機構３３−１〜３３−４を用いる。
【００３８】
これにより、電源配線部１３−１〜１３−４の内の少なくともどれか一つに過電流が流れると、それに伴う電圧の変化を電圧検出機構３３−１〜３３−４で検出して、その検出値を制御機構１６に出力する。それによって、制御機構１６は不良ICチップが存在していると判断し、電源配線部１３−１〜１３−４にそれぞれ設けられているオペアンプ３２−１〜３２−４の内、不良ICチップと接続している、過電流が流れたものをオフにすることにより電源配線部１３−１〜１３−４を遮断して、他の正常なICチップ２０に電圧や電流の異常な変位が生じるのを防止する。
【００３９】
電圧検出機構３３−１〜３３−４によって過電流を間接的に検出した制御機構１６は、テスタ１８にその過電流が発生したICチップ２０の情報を送信する。
【００４０】
これにより、プローブカード１０上で電源配線部１３−１〜１３−４の過電流を電圧降下により検知し、制御機構１６により、過電流の発生した電源配線部１３−１〜１３−４の電流を制御するため、過電流が発生した場合テスト電源が遮断され、同じ電源チャネル１１から分岐する他の検査対象ICを不良にするのを防止する。
【００４１】
オペアンプ３２−１〜３２−４の制御は、プローブカード内の制御機構１６で行うため、テスタ１８からの制御信号数に制限されることがなく、また、これに依存することもない。
【００４２】
簡単な回路部品の構成のため、プローブカード上の限られた狭い搭載エリアでも回路機構の配置が可能になり、従来と同じ機能を備えた検査装置の小型化を図ることができる。
【００４３】
[実施例２]
次に、実施例２について説明する。本実施例２は、図６に示すように、オペアンプ３２−１〜３２−４の、非反転増幅回路としての機能を利用したものである。テスタ１８の電源は、オベアンプのVcc端子に接続される。オペアンプ３２−１の出力側の電源配線部１６−１は、抵抗２２−１を通して電源配線部１７−１に接続され、この電源配線部１７−１は、オペアンプ３２−１の“−端子”に接続される。またオペアンプ３２−１の“＋端子”には、電源配線部１３−１が接続され、基準電源１８Ａの電圧が供給されている。そのため、オペアンプの非反転増幅回路の特性より、オペアンプ３２−１のVccからの電力供給をもとに、電源配線部１７−１へ電力が出力され、且つ電源配線部１７−１の電圧は、オペアンプ３２−１に入力される基準電源１８Ａの電圧と等しい値の電圧が出力される。このとき、前記基本例２の電圧検出機構３３−１〜３３−４は、本実施例図６の１６−１〜１６−４に相当する。
【００４４】
本実施例２の全体構成は、図４の実施例１の全体構成とほぼ同様である。図４の実施例１と同様の制御機構１６に、各オペアンプ３２−１〜３２−４のイネイブル（Enable）端子が接続され、制御機構１６によって各オペアンプ３２−１〜３２−４がオン／オフ制御される。
【００４５】
各オペアンプ３２−１〜３２−４の出力側には、電源リレー３５−１〜３５−４がそれぞれ接続されて、制御機構１６の差動アンプ２６の一方に接続されている。さらに、各オペアンプ３２−１〜３２−４の出力側は、自己の一方の入力に接続され、基準電圧と比較されている。
【００４６】
これにより、電源配線部１6−１〜１6−４の内の少なくともどれか一つに過電流が流れると、それに伴って上昇した電圧が、制御機構１６の差動アンプ２６に出力される。そして、差動アンプ２６とFAILコンパレータ２９で閾値を超えていれば、FPGA３０が、FAILコンパレータ２９の出力に基づいてオペアンプ３２−１〜３２−４を制御し、電源配線部１6−１〜１6−４の内、過電流が流れたものを遮断する。
【００４７】
例えば、テスタ１８の電源の最大電流が８００mAのとき、４分岐した場合、検査チップ１つあたりの最大電は２００mAとなる。
【００４８】
制御機構１６は、分岐された電源配線部１６−１〜１６−４それぞれの電圧をスキャン検出する。過電流量は、電源配線部１６−１〜１６−４の電圧上昇で検出する。
【００４９】
各電源配線部１６−１〜１６−４に対する電流スキャンは、前述した実施例１と同様、電源リレー３５−１〜３５−４を切り替えて、順番に分岐後の電位を比較して行う。
【００５０】
検査ICの不良チップにより、電気的変動による異常な電流を検出した場合、その異常電流を検出した電源配線部１６−１〜１６−４の内、過電流の流れている電源配線部の電圧が上昇する。これを差動アンプ２６とFAILコンパレータ２９で判断して、電源配線部１６−１〜１６−４の電圧変動が設定値を超えていれば、オペアンプの遮断機能を利用して通電をオフにする。
【００５１】
具体的には、次のように動作する。
【００５２】
電源配線部１７−１〜１７−４には、オペアンプ３２−１〜３２−４により基準電源１８Ａの電位と等しい電位が出力される。
【００５３】
制御機構１６により、電源リレー３５−１〜３５−４を順番にスキャン制御する。電源リレー３５−１〜３５−４により、各オペアンプの出力電位を上記スキャン制御により、制御機構１６の中の差動アンプ２６等で順番に電位検出する。
【００５４】
具体的には、電源配線部１６−１〜１６−４に流れる電流により、抵抗体２２−１〜２２−４の両端にΔV＝I×Rの電位変化が生じる。例えば電源配線部１６-１に２００mAの電流が流れ、抵抗体２２−１が０．１Ωの場合は、電源配線部１６−１の電位は、電源配線部１７−１の電位より、電圧が２０mV上昇する。この時、電源配線部１７−１の電位は、オペアンプ３２−１により、基準電源１８Ａの電圧と同一電圧を保つ。このため、基準電源１８Ａと電源配線部１７−１の電圧が等しい場合、電源配線部１６−１の電圧は基準電源１８Ａよりも２０mV上昇する。そして、電位が上昇した電源配線部１６−１の当該電位が制御機構１６の差動アンプ２６に入力され、差動アンプ２６では、電源配線部１６−１と基準電源１８Ａの電位が比較増幅出力される。そして、差動アンプ２６の出力が、予め設定されたFAIL DA２８の設定電位よりも大きくなる。これにより、FAILコンパレータ２９で電圧上昇が検出され、その出力信号が論理値“０”から“１”に変化し、論理値“１”の電源配線部１６−１〜１６−４の過電流が検出されて、FPGA３０に出力される。
【００５５】
FPGA３０に上記出力信号が入力されると、このFPGA３０の制御により、イネイブルをオフする信号がオペアンプ３２−１〜３２−４のイネイブル端子に入力され、オペアンプ３２−１〜３２−４をオンからオフに制御して、電源配線部１６−１〜１６−４を遮断される。
【００５６】
これにより、前記基本例等と同様の作用、効果を奏する。
【００５７】
[実施例３]
次に、実施例３について説明する。本実施例３は、前記実施例２のオペアンプ３２−１〜３２−４の代わりに、図７に示すように、電流検出機能付きのオペアンプ４１−１〜４１−４を用いた。これにより、差動アンプ２６等は不要となり、制御機構１６はFPGA３０のみで構成した。
【００５８】
オペアンプ４１−１〜４１−４は以下の機能を有する。なお、以下の機能は、公知のオペアンプが通常有する機能であり、本実施例３の発明はこのオペアンプの機能を利用したものである。
【００５９】
オペアンプ４１−１〜４１−４に入力されるENA1〜4信号は、オペアンプ４１−１〜４１−４のEnablePinに接続され、High入力でイネイブルとなって、このオペアンプ４１−１〜４１−４が本来のオペアンプとして動作して、テスタ１８の電源の電流が電源配線部１7−１〜１7−４に流れる。ENA信号がLoｗ入力の場合は、オペアンプ４１−１〜４１−４はシャットダウンされて、電源配線部１７−１〜１７−４に電流は流れず、不良チップが切り離される。
【００６０】
OVER CURR STATUS信号は、オペアンプ４１−１〜４１−４のIFLAGに接続されている。このIFLAGは、電源配線へのVo出力が電流リミット値以下の場合は、Low信号を出力し、Vo出力が電流リミット値以上の電流が流れた場合は、High信号を出力する。
【００６１】
オペアンプ４１−１〜４１−４の電流リミット値の設定は、オペアンプ４１−１〜４１−４に一般的に設けられているV-端子とISET端子の間に抵抗Rsetを挿入することで行う。
【００６２】
オペアンプ４１−１〜４１−４においては例えば、0.5Aの電流リミット検出値を設定する場合は、抵抗Rsetの値を23.2kΩにする。各オペアンプによって値が異なるため、それぞれのオペアンプに応じて設定する。そして、この抵抗Rsetの値を、23.2kΩやそれ以外の値に設定して、電流リミット検出値を任意に設定する。
【００６３】
以上のようなオペアンプが持つ機能を、本発明の自動切り替え機構と電気的変動検出機構として利用した。
【００６４】
オペアンプ４１−１〜４１−４の基本的な動作は次のようになる。
【００６５】
テスタ１８の電源は、オペアンプ４１−１〜４１−４のV+端子入力で、オペアンプ４１−１〜４１−４の電源電圧である。電源配線部１７−１〜１７−４はオペアンプ４１−１〜４１−４のVo出力である。
【００６６】
テスタ１８の電源の電圧は、使用する電源配線部１７−１〜１７−４の電圧より高い電圧とする。基準電源１８Ａをオペアンプ４１−１〜４１−４の+INへ接続し、電源配線部１３−１〜１３−４をオペアンプ４１−１〜４１−４の-INに接続することで、オペアンプ４１−１〜４１−４のVo出力である電源配線部１７−１〜１７−４の電位は、基準電圧の1.00倍に電圧増幅される。つまり、オペアンプ４１−１〜４１−４により、電源配線部１７−１〜１７−４は、基準電源１８Ａの入力電圧と等しい電位に制御される。
【００６７】
オペアンプ４１−１〜４１−４の電源配線部１７−１〜１７−４の電源は、テスタ１８の電源より供給される。基準電源１８Ａは、電圧の入力のみであって電流は消費されず、この基準電源１８Ａと同一電位を電源配線部１７−１〜１７−４に発生させる。また、電源配線部１７−１〜１７−４で消費される電流は、テスタ１８の電源より供給される。
【００６８】
このとき、電源配線部１７−１〜１７−４の電圧は基準電圧と同一電圧となり、テスタ１８の電源の電位は、電源配線部１７−１〜１７−４より高い電圧になっている。このとき、テスタ１８の電源の電圧が変動しても、オペアンプ４１−１〜４１−４の機能により、電源配線部１７−１〜１７−４の電位は、基準電圧と等しい電圧を保持することができる。
【００６９】
このオペアンプ４１−１〜４１−４において、正常時の動作は次のようになる。
【００７０】
オペアンプ４１−１〜４１−４の電流リミット値の設定が0.5Aの場合、ENA信号がHighで、電源配線部１７−１〜１７−４の電流が0.5A以下の場合は、オペアンプ４１−１〜４１−４はイネイブル状態になり、電源配線部１７−１〜１７−４の電圧は基準電源１８Ａと同一電圧となる。
【００７１】
電源配線部１３−１〜１３−４に過電流が発生した時の動作は次のようになる。
【００７２】
オペアンプ４１−１〜４１−４の電流リミット値の設定が0.5Aの場合、不良チップに起因して電源配線部１３−１〜１３−４に0.5A以上の電流が流れると、オペアンプのIFLAG端子がLowからHighになる。
【００７３】
このIFLAG端子のHigh信号をFPGA３０が入力とすると、オペアンプ４１−１〜４１−４のEnable端子への出力信号であるENA１〜４信号がHighからLowに変化する。このENA信号を入力したオペアンプ４１−１〜４１−４はシャットダウンし、出力の電源配線部１７−１〜１７−４をHi-インピーダンスにして遮断する。これにより、電源配線部１７−１〜１７−４に過電流が流れた場合、オペアンプ４１−１〜４１−４のシャットダウン機能が働いて、電流を遮断する。
【００７４】
なお、電源配線部１７−１〜１７−４での過電流の発生により、オペアンプ４１−１〜４１−４がシャットダウンした時、その出力VoがHi-インピーダンスになり、電源配線部１７−１〜１７−４の電荷を０Vにすることができない可能性があるため、電源配線部１７−１〜１７−４とGNDの間に抵抗を付加する。数ｋΩ〜数百ｋΩの抵抗R0を電源配線部１７−１〜１７−４とGNDの間に付加することで、電源配線部１７−１〜１７−４の電位を０V（GND電位）に落とすことが可能となる。
【００７５】
これにより、上述した各基本例及び実施例と同様の作用、効果を奏することができる。
【００７６】
さらに、オペアンプ４１−１〜４１−４が、不良チップに伴う電流の変化を感知してシャットダウンして電気的変動を検出する機能を果たすため、オペアンプ４１−１〜４１−４が、自動切り替え機構と電気的変動検出機構の両方の機能を発揮することができる。これにより、電流検出機構１５−１〜１５−４を省略することができるため、回路部品の構成をさらに簡単にすることができる。この結果、プローブカード１０上の少ない搭載エリアでも回路機構の配置が可能になり、既存のプローブカード１０をそのまま使用することができ、同じ機能を持つ従来の検査装置に比べて小型化を図ることができる。
【００７７】
[変形例]
検査対象物としては、１つのウエハ中の複数のチップに限らず、分割された複数のチップ等の種々の態様のものあるが、これらすべてに本願発明を適用することができる。
【００７８】
電気的変動検出機構で検出する電気的変動として、過電流を対象としたが、逆に電流が流れない状態を検出しても良い。不良チップにより生じる電流状態に合わせて、電気的変動検出機構を設定する。
【００７９】
前記実施例２，３のテスタ電源１８は、一部、または全てをテスタ以外の電源回路より電力を供給しても、同等の機能を実現することが可能である。
【００８０】
前記基本例１等では、電源チャネル１１を分岐部１２で４つに分岐して４本の電源配線部１３−１〜１３−４にしたが、２本または３本、あるいは５本以上の電源配線部としてもよい。分岐の数は、電源チャネル１１とICチップ２０の数に応じて設定される。
【産業上の利用可能性】
【００８１】
本発明のプローブカード及び検査装置は、電源チャネル１１よりも検査対象のICチップ２０の数の方が多い全てのプローブカードに適用することができると共に、そのプローブカードが用いられる検査装置全てに適用することができる。
【符号の説明】
【００８２】
１０：プローブカード、１１：電源チャネル、１２：分岐部、１３−１〜１３−４：電源配線部、１４−１〜１４−４：電源リレー、１５−１〜１５−４：電流検出機構、１６：制御機構、１９：プローブ、２０：ICチップ、２２−１〜２２−４：抵抗体、２３−１〜２３−４：検出リレー、２５：電源センス線、２６：差動アンプ、２７：電源フォース線、２８：FAIL DA、２９：FAILコンパレータ、３０：FPGA、３２−１〜３２−４：オペアンプ、３３−１〜３３−４：電圧検出機構、３３−１〜３３−４：電圧検出機構、４１−１〜４１−４：オペアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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