(57)【要約】【課題】チップ面積の増大を抑制しつつ、安定的に動作するスプリットゲート型不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体メモリのベリファイステップを以下の手順で実行する。（ａ）通常読み出し動作のワードゲート電圧よりも低いベリファイ電圧を、ワードゲートに供給する。（ｂ）通常読み出し動作のコントロールゲート電圧を、コントロールゲートに供給する。（ｃ）そのベリファイ電圧とそのコントロールゲート電圧とに応じて流れる電流が、通常読み出し動作のときの参照電流に一致するか否かを判定する。ＴｗｉｎＭＯＮＯＳセルの消去ベリファイ時に、ワードゲートの電圧を低くすることで、コントロールゲートの負電圧を利用せずに消去ベリファイを可能にする。【選択図】図９
2011216144.tif 000002
【特許請求の範囲】
【請求項１】
書き込み状態から消去状態に移行するための消去パルスを印加する消去ステップと、
前記消去状態に適切に移行したか否かを判定するベリファイステップと、
を具備し、
前記ベリファイステップは、
（ａ）通常読み出し動作のワードゲート電圧よりも低いベリファイ電圧を、ワードゲートに供給するステップと、
（ｂ）通常読み出し動作のコントロールゲート電圧を、コントロールゲートに供給するステップと、
（ｃ）前記ベリファイ電圧と前記コントロールゲート電圧とに応じて流れる電流が、通常読み出し動作のときの参照電流に一致するか否かを判定するステップと
を備える
不揮発性半導体メモリの動作方法。
【請求項２】
請求項１に記載の不揮発性半導体メモリの動作方法において、
前記（ａ）ステップは、
通常読み出し動作のワードゲート電圧よりも低く、かつ、前記ワードゲートの閾値電圧よりも高いいベリファイ電圧を供給するステップを含む
不揮発性半導体メモリの動作方法。
【請求項３】
ゲート絶縁膜と、
電荷蓄積層と、
前記ゲート絶縁膜を介して基板の上に配置されたワードゲートと、
前記ワードゲートの隣に配置され、かつ、前記電荷蓄積層を介して前記基板の上に配置されたコントロールゲートと
を具備し、
前記ワードゲートは、
消去ベリファイ時に、通常読み出し動作のワードゲート電圧よりも低いベリファイ電圧を受け、
前記コントロールゲートは、
前記消去ベリファイ時に、通常読み出し動作のコントロールゲート電圧を受ける
不揮発性半導体メモリ。
【請求項４】
請求項３に記載の不揮発性半導体メモリにおいて、
前記基板は、
第１ビットラインに接続される第１拡散層と、
第２ビットラインに接続される第２拡散層と、
前記第１拡散層と前記第２拡散層との間に設けられるチャネル領域と
を備え、
前記ワードゲートは、
前記第１拡散層側に、ゲート絶縁膜を介して前記チャネル領域の上に配置され、
前記コントロールゲートは、
前記第２拡散層側に、前記電荷蓄積膜を介して前記チャネル領域の上に配置され、
前記第１拡散層は、
前記消去ベリファイ時に、通常読み出し動作のときと同じ第１読み出し電圧を受け、
前記第２拡散層は、
前記消去ベリファイ時に、通常読み出し動作のときと同じ第２読み出し電圧を受ける
不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に不揮発性半導体記憶装置の消去ベリファイに技術に関する。
【背景技術】
【０００２】
半導体集積回路によって構成される記憶装置の一つに、不揮発性半導体記憶装置がある。不揮発性半導体記憶装置は、電源の供給が断たれても記憶情報が残る素子を備えている。従来の不揮発性半導体記憶装置の一例として、フローティングゲート（ＦＧ）を備えた記憶装置（以下、ＦＧ型記憶装置と記載する）が知られている。ＦＧ型記憶装置は、そのフローティングゲートに蓄積された電荷に基づいて、読み出し電流の閾値電圧がシフトする。ＦＧ型記憶装置は、その閾値電圧に対応して情報を記憶している。
【０００３】
不揮発性半導体記憶装置に対する微細化の要求に伴って、ＦＧ型記憶装置よりも微細化が容易な不揮発性半導体記憶装置が要求されるようになってきた。そのような不揮発性半導体記憶装置として、絶縁膜中に備えられた電荷蓄積層のトラップを利用する不揮発性半導体記憶装置（以下、電荷蓄積層型記憶装置と記載する）が知られている（例えば、特許文献１参照）。
【０００４】
電荷蓄積層型記憶装置の一例として、ＴｗｉｎＭＯＮＯＳ（Ｔｗｉｎ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）セルを用いたＴｗｉｎＭＯＮＯＳ型不揮発性半導体記憶装置が知られている。ＴｗｉｎＭＯＮＯＳセルは、二つのソース／ドレイン拡散層（Ｓｏｕｒｃｅ／Ｄｒａｉｎ  Ｉｍｐｌａｎｔ）と、その二つのソース／ドレイン拡散層に挟まれたチャネル領域上に、ワードゲート酸化膜（Ｗｏｒｄ
Ｇａｔｅ  Ｏｘｉｄｅ）を介して設けられたワードゲート電極（Ｗｏｒｄ  Ｇａｔｅ）を備えている。また、そのワードゲート電極の両側面には、コントロールゲート電極（Ｃｏｎｔｒｏｌ  Ｇａｔｅ）が設けられている。
【０００５】
そして、ＴｗｉｎＭＯＮＯＳセルは、ワードゲート電極とコントロールゲート電極との間、及びコントロールゲート電極とチャネル領域との間に設けられたＯＮＯ積層膜（ＯＮＯ  Ｓｔａｃｋ）と、コントロールゲート電極の側面に設けられたサイドウォール（Ｓｉｄｅ  Ｗａｌｌ）を備えている。ワードゲート電極の上部はＣｏシリサイド層（Ｃｏ  Ｓｉｌｉｃｉｄｅ）がオプションで形成される。
【０００６】
上述のようなＴｗｉｎＭＯＮＯＳ型不揮発性半導体記憶装置の基本的な動作として、（１）書きこみ、（２）消去、（３）保持、（４）読み出し、の４つの状態が考えられる。ただし、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。
【０００７】
ＴｗｉｎＭＯＮＯＳ型不揮発性半導体記憶装置においては、書き込み、消去動作を安定に行うため、いわゆる“ベリファイ動作”が、広く用いられている。ベリファイ動作は、書き込みや消去をする時に、その書き込みや消去の動作を実行した後、閾値のレベルを確認し、設定電圧に達するように、書き込み消去動作を繰り返し行えるようにするものである。正孔注入を行うセルにおいても、十分な消去状態を作り出すため、消去パルスを印加した後、消去状態の確認をするための消去ベリファイ動作が、広く用いられている。
【０００８】
ＯＮＯ膜のような電荷トラップ層を有するＴｗｉｎＭＯＮＯＳ型不揮発性半導体記憶装置においては、正孔の脱離、または、電子が入ることで相殺されることにより、閾値が変わる現象が存在することが知られている。正孔の脱離、または、電子が入ることで相殺されることにより正電荷が減少することで、正孔注入後、時間の経過とともに、閾値は高い方向にシフトしてゆく。換言すると、消去状態のＴｗｉｎＭＯＮＯＳ型不揮発性半導体記憶装置を一定時間保持した場合に、ＴｗｉｎＭＯＮＯＳセルの閾値電圧は、その保持時間の経過と共に徐々に増加する。
【０００９】
ＴｗｉｎＭＯＮＯＳ型不揮発性半導体記憶装置では、読み出し電流が流れるために必要な閾値電圧が、書込み状態と消去状態とで相違する。書込み状態と消去状態とで相違する閾値電圧により、ＴｗｉｎＭＯＮＯＳセルに保持されている情報（論理）が、“１”か“０”を判断している。したがって、この正孔脱離による閾値の変化は、情報保持能力に大きな影響を与える。例えば、消去直後の閾値に対応した電圧を印加してベリファイを行っても、時間経過に伴う脱離によって、電流が減少してしまい、必要な読み出し電流を確保することができなくなることがある。
【００１０】
ＴｗｉｎＭＯＮＯＳセルの閾値電圧が、時間の経過に伴って増加するという現象に対応させるために、あらかじめ消去レベルを深い位置に作りこみ、時間の経過に伴って変動する閾値に対応させる技術が知られている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開  ＷＯ  ０３／０１２８７８  Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
あらかじめ消去レベルを深い位置に設定したとき、消去ベリファイ時の電流ＩＲｅは、読み出し時の電流ＩＲよりも大きな電流となる。つまり、消去動作を行った後、通常の読み出し動作時の電圧をワードゲートとコントロールゲートに印加すると、その時の電流（＝消去ベリファイ時の電流ＩＲｅ）が非常に大きくなる。そのため、時間の経過を考慮して設定した読み出し時の電流ＩＲ（参照電流）との比較に基づいた読み出し（ベリファイ）が困難になる。
【００１３】
消去動作を行った後の電流（＝消去ベリファイ時の電流ＩＲｅ）を抑えるために、必要に応じてコントロールゲートの負電圧を利用する技術が知られている。図１は、コントロールゲートの負電圧を利用して消去ベリファイを行う動作を示すグラフである。コントロールゲートの負電圧を利用して消去ベリファイを行う場合、その負電圧を生成する負電圧チャージポンプなどの回路が必要になる。そのため、チップ面積が増大してしまうことになる。また、負電圧利用による読み出し系回路の複雑化につながることとなる。
【００１４】
図２は、読み出し時の電流ＩＲよりも大きな参照電流Ｉｒｅｆを予め設定し、その大きな参照電流Ｉｒｅｆを利用して消去ベリファイを行う動作を示すグラフである。Ｉｒｅｆを上昇させたベリファイ読み出しでは、通常読み出しよりも大きな電流が流れる。そのため、周辺のドライバなどを大きくする必要がある。それによって、チップ面積が増大してしまうことになる。
【００１５】
本発明が解決しようとする課題は、チップ面積の増大を抑制しつつ、安定的に動作するスプリットゲート型不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１６】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
上記の課題を解決するために、書き込み状態から消去状態に移行するための消去パルスを印加する消去ステップと、その消去状態に適切に移行したか否かを判定するベリファイステップとを具備する不揮発性半導体メモリの動作方法を以下の手順で実行する。そのベリファイステップは、
（ａ）通常読み出し動作のワードゲート電圧よりも低いベリファイ電圧を、ワードゲートに供給するステップと、
（ｂ）通常読み出し動作のコントロールゲート電圧を、コントロールゲートに供給するステップと、
（ｃ）そのベリファイ電圧とそのコントロールゲート電圧とに応じて流れる電流が、通常読み出し動作のときの参照電流に一致するか否かを判定するステップと
を備え、ＴｗｉｎＭＯＮＯＳセルの消去ベリファイ時に、ワードゲートの電圧を低くすることで、コントロールゲートの負電圧を利用せずに消去ベリファイを可能にする。
【００１８】
また、アレイ状に配置された複数のメモリセルを備えるメモリセルアレイと、その複数のメモリセルの少なくとも１つに印加する電圧を制御する制御回路とを具備する不揮発性半導体記憶装置を構成する。その複数のメモリセルの少なくとも１つは、ゲート絶縁膜と、電荷蓄積層と、そのゲート絶縁膜を介して基板の上に配置されたワードゲートと、そのワードゲートの隣に配置され、かつ、その電荷蓄積層を介してその基板の上に配置されたコントロールゲートとを備えるものとする。そして、その制御回路は、消去ベリファイ時に、通常読み出し動作のワードゲート電圧よりも低いベリファイ電圧をそのワードゲートの供給し、その消去ベリファイ時に、通常読み出し動作のコントロールゲート電圧をそのコントロールゲートに供給する。
【００１９】
上記の不揮発性半導体記憶装置において、その基板は、第１ビットラインに接続される第１拡散層と、第２ビットラインに接続される第２拡散層と、その第１拡散層とその第２拡散層との間に設けられるチャネル領域とを備えることが好ましい。ここで、そのワードゲートは、その第１拡散層側に、ゲート絶縁膜を介してそのチャネル領域の上に配置され、そのコントロールゲートは、その第２拡散層側に、その電荷蓄積膜を介してそのチャネル領域の上に配置されることが好ましい。そして、その制御回路は、その消去ベリファイ時に、通常読み出し動作のときと同じ第１読み出し電圧をその第１拡散層に供給し、その消去ベリファイ時に、通常読み出し動作のときと同じ第２読み出し電圧をその第２拡散層に供給する。
【発明の効果】
【００２０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、チップ面積の増大を抑制しつつ、安定的に動作するスプリットゲート型不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】図１は、コントロールゲートの負電圧を利用して消去ベリファイを行う動作を示すグラフである。
【図２】図２は、読み出し時の電流ＩＲよりも大きな参照電流Ｉｒｅｆを予め設定し、その大きな参照電流Ｉｒｅｆを利用して消去ベリファイを行う動作を示すグラフである。
【図３】図３は、本実施形態の不揮発性半導体記憶装置１の構成を例示するブロック図である。
【図４】図４は、本実施形態のＴｗｉｎＭＯＮＯＳメモリセル１１の構成を例示する断面図である。
【図５Ａ】図５Ａは、本実施形態の動作を概念的に例示する断面図である。
【図５Ｂ】図５Ｂは、本実施形態の動作を概念的に例示する断面図である。
【図５Ｃ】図５Ｃは、本実施形態の動作を概念的に例示する断面図である。
【図６】図６は、本実施形態の不揮発性半導体記憶装置１の消去ベリファイ動作を例示するフローチャートである。
【図７】図７は、本実施形態の不揮発性半導体記憶装置１における消去ベリファイでの電圧配置を例示するテーブルである。
【図８】図８は、本実施形態の不揮発性半導体記憶装置１において、ＴｗｉｎＭＯＮＯＳメモリセル１１の消去ベリファイを実行しているときの各電極の電圧配置を例示する断面図である。
【図９】図９は、本実施形態のＴｗｉｎＭＯＮＯＳメモリセル１１におけるＶＣＧ−ＩＤ特性を例示するグラフである。
【図１０】図１０は、本実施形態の不揮発性半導体記憶装置１において、保持変動後のＴｗｉｎＭＯＮＯＳメモリセル１１からデータを読み出すときの各電極の電圧配置を例示する断面図である。
【図１１】図１１は、本実施形態のＴｗｉｎＭＯＮＯＳメモリセル１１における、ワードゲート１６に印加する電圧を変化させたときのＶＣＧ−ＩＤ特性を例示するグラフである。
【図１２】図１２は、第２実施形態のＭＯＮＯＳメモリセル４３の構成を例示する断面図である。
【発明を実施するための形態】
【００２２】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
図３は、本実施形態の不揮発性半導体記憶装置１の構成を例示するブロック図である。不揮発性半導体記憶装置１は、メモリセルアレイ２と、行デコーダ３と、列デコーダ４と、読み出し／書き込み回路５と、アドレスバッファ６と、データバッファ７と、制御回路８とを備えている。メモリセルアレイ２は、アレイ状に配置された複数のＴｗｉｎＭＯＮＯＳメモリセル１１を備えている。その複数のＴｗｉｎＭＯＮＯＳメモリセル１１の各々は、ワード線とビット線とに接続されている。本実施形態の制御回路８は、不揮発性半導体記憶装置１の書き込み、読み出し、保持、消去の各動作を制御する。
【００２４】
図４は、本実施形態のＴｗｉｎＭＯＮＯＳメモリセル１１の構成を例示する断面図である。ＴｗｉｎＭＯＮＯＳメモリセル１１は、基板１２の上に形成されている。また、ＴｗｉｎＭＯＮＯＳメモリセル１１は、第１拡散層領域１３と、第２拡散層領域１４と、第１コントロールゲート１５と、ワードゲート１６と、第２コントロールゲート１７とを含んでいる。第１コントロールゲート１５と基板１２との間には、第１電荷蓄積膜（ＯＮＯ膜）１９が設けられている。その第１電荷蓄積膜（ＯＮＯ膜）１９は、ワードゲート１６と第１コントロールゲート１５との間にも形成され、ワードゲート１６と第１コントロールゲート１５とを電気的に絶縁している。第２コントロールゲート１７と基板１２との間には、第２電荷蓄積膜（ＯＮＯ膜）２０が設けられている。その第２電荷蓄積膜（ＯＮＯ膜）２０は、ワードゲート１６と第２コントロールゲート１７との間にも形成され、ワードゲート１６と第２コントロールゲート１７とを電気的に絶縁している。ワードゲート１６と、基板１２との間には、ゲート絶縁膜１８が設けられている。
【００２５】
図５Ａ〜図５Ｃは、本実施形態の動作を概念的に例示する断面図である。図５Ａは、ＴｗｉｎＭＯＮＯＳメモリセル１１の書き込み動作を例示している。図５Ｂは、ＴｗｉｎＭＯＮＯＳメモリセル１１の読み出し動作を例示している。図５Ｃは、ＴｗｉｎＭＯＮＯＳメモリセル１１の消去動作を例示している。
［書きこみ］
図５Ａを参照すると、まず、メモリセルへの情報の書き込み動作について説明する。ワードゲート１６に約１Ｖの正電圧を印加する。そして、書き込みを行う側（以下『選択側』という）のコントロールゲート電極（第１コントロールゲート１５）に、例えば約６Ｖの正電圧を印加する。この第１コントロールゲート１５と対をなす書き込みを行わない側（以下『非選択側』という）のコントロールゲート電極（第２コントロールゲート１７）に、例えば約３Ｖの正電圧を印加する。また、選択側のソース／ドレイン拡散層（第２拡散層領域１４）に、例えば約５Ｖの正電圧を印加する。そして、非選択側のソース／ドレイン拡散層（第１拡散層領域１３）に、例えば約０Ｖを印加する。これにより、チャネル領域において発生したホットエレクトロンが、選択側のＯＮＯ積層膜（第１電荷蓄積膜（ＯＮＯ膜）１９）の室化膜中に注入される。これをＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：チャネル熱電子）注入という。これにより、メモリセルにデータが書き込まれる。
【００２６】
［保持］
書き込まれた情報の保持が行われている間、電荷は第１電荷蓄積膜（ＯＮＯ膜）１９中に注入されたキャリアの電荷として保持される。その間の第１電荷蓄積膜（ＯＮＯ膜）１９中でのキャリア移動は極めて少なく遅いため、電極に電圧がかけられていなくても、良好に保持することができる。
【００２７】
［読み出し］
次に、書き込んだ情報の読み出し動作について説明する。図５Ｂを参照すると、ワードゲート１６に、例えば約２Ｖの正電圧を印加する。そして、第１コントロールゲート１５に、例えば約２Ｖの正電圧を印加し、第２コントロールゲート１７に、例えば約３Ｖの正電圧を印加する。また、第２拡散層領域１４に約０Ｖを印加し、第１拡散層領域１３に、例えば約１．５Ｖを印加する。この状態で、ＴｗｉｎＭＯＮＯＳメモリセル１１のしきい値を検出する。第１電荷蓄積膜（ＯＮＯ膜）１９に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりも、しきい値が増加するため、しきい値を検出することにより、第１電荷蓄積膜（ＯＮＯ膜）１９に書き込まれた情報を読み出すことができる。ＴｗｉｎＭＯＮＯＳメモリセル１１は、ワードゲート１６の両側に１ビットずつの２ビットの情報を記録することができる。
【００２８】
［消去］
次に、書き込んだ情報の消去動作について説明する。図５Ｃを参照すると、ワードゲート１６に、例えば約０Ｖを印加する。そして、第１コントロールゲート１５に消去電圧を印加し、第２コントロールゲート１７に、例えば約２Ｖの正電圧を印加する。また、第２拡散層領域１４に、例えば約５Ｖの正電圧を印加する。これにより、バンド間トンネルによりホール・エレクトロンペアが発生し、このホール又はこのホールに衝突されて発生したホールが加速きれてホットホールとなり、第１電荷蓄積膜（ＯＮＯ膜）１９の窒化膜中に注入される。これにより、第１電荷蓄積膜（ＯＮＯ膜）１９の窒化膜中に蓄積きれていた負電荷が打ち消され、データが消去される。
【００２９】
以下に、本実施形態の不揮発性半導体記憶装置１における消去ベリファイの動作について説明を行う。図６は、本実施形態の不揮発性半導体記憶装置１の消去ベリファイ動作を例示するフローチャートである。ステップＳ１０１において、上述した消去動作を実行する。ステップＳ１０２において、消去ベリファイ動作を実行する。このとき、ＴｗｉｎＭＯＮＯＳメモリセル１１のワードゲート１６に、通常読み出しワードゲート電圧よりも低い電圧（ベリファイ電圧）を供給する。
【００３０】
図７は、本実施形態の不揮発性半導体記憶装置１における消去ベリファイでの電圧配置を例示するテーブルである。電圧配置テーブル２１を参照すると、レコード２２には、消去ベリファイ時の電圧配置が記載されている。レコード２３には、保持変動後の通常読み出し時の電圧配置が記載されている。電圧配置テーブル２１に示されているように、ステップＳ１０２において、ワードゲート１６に、通常読み出しワードゲート電圧よりも低い電圧（ベリファイ電圧）を供給し、それ以外の電極に、通常読み出しと同様の電圧を供給する。
【００３１】
図６に戻り、ステップＳ１０３において、メモリセルから読み出した電流が参照電流と同じか否かを判定する。このとき、読み出した電流が参照電流に達していないメモリセルがある場合には、処理はステップＳ１０１に戻る。全てのメモリセルに対し、読み出した電流が参照電流と同じであると判定されたとき、処理は終了する。
【００３２】
図８は、本実施形態の不揮発性半導体記憶装置１において、ＴｗｉｎＭＯＮＯＳメモリセル１１の消去ベリファイを実行しているときの各電極の電圧配置を例示する断面図である。図８に示されているように、通常読み出しのワードゲート電圧よりも低い電圧をワードゲート１６に印加する。このとき、ワードゲート１６の隣に設けられている第１コントロールゲート１５（または第２コントロールゲート１７）には、保持変動後の読み出し時と同じコントロールゲート電圧を印加する。本実施形態のＴｗｉｎＭＯＮＯＳメモリセル１１は、ワードゲート１６と第１コントロールゲート１５とが隣り合い、また、ワードゲート１６と第２コントロールゲート１７とが隣り合っている。そのため、図８に示されるような電圧配置にすることで、消去時のベリファイの電流を、保持変動後の電流ＩＲと同じにすることができる。
【００３３】
図９は、本実施形態のＴｗｉｎＭＯＮＯＳメモリセル１１におけるＶＣＧ−ＩＤ特性を例示するグラフである。曲線２４は、上述の通常読み出しのワードゲート電圧よりも低い電圧における、ＶＣＧ−ＩＤ特性を示している。曲線２５は、保持変動後におけるＶＣＧ−ＩＤ特性を例示している。また、点線の曲線２６は、消去時のＶＣＧ−ＩＤ特性を例示している。
【００３４】
図９に示されているように、第１コントロールゲート１５または第２コントロールゲート１７に印加するコントロールゲート電圧ＶＣＧを変更することなく、通常読み出しのワードゲート電圧よりも低い正電圧をワードゲート１６に印加することで、消去時のベリファイの電流を、保持変動後の電流ＩＲと同じにすることができる。
【００３５】
図１０は、本実施形態の不揮発性半導体記憶装置１において、保持変動後のＴｗｉｎＭＯＮＯＳメモリセル１１からデータを読み出すときの各電極の電圧配置を例示する断面図である。図１０に示されているように、通常読み出しのワードゲート電圧をワードゲート１６に印加する。このとき、ワードゲート１６の隣に設けられている第１コントロールゲート１５（または第２コントロールゲート１７）には、通常コントロールゲート電圧を印加する。図１０に示されるような電圧配置にすることで、読み出し電流ＩＲを適切に流すことができる。
【００３６】
図１１は、本実施形態のＴｗｉｎＭＯＮＯＳメモリセル１１における、ワードゲート１６に印加する電圧を変化させたときのＶＣＧ−ＩＤ特性を例示するグラフである。複数の曲線（曲線３１〜曲線４２）は、異なるワードゲート電圧に対応したＴｗｉｎＭＯＮＯＳメモリセル１１のＶＣＧ−ＩＤ特性を例示している。曲線３１は、ワードゲート電圧を、０．６Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。曲線３２は、ワードゲート電圧を、０．８Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。曲線３３は、ワードゲート電圧を、１．０Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。曲線３４は、ワードゲート電圧を、１．２Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。曲線３５は、ワードゲート電圧を、１．４Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。曲線３６は、ワードゲート電圧を、１．６Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。曲線３７は、ワードゲート電圧を、１．８Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。曲線３８は、ワードゲート電圧を、２．０Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。曲線３９は、ワードゲート電圧を、２．２Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。曲線４０は、ワードゲート電圧を、２．４Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。曲線４１は、ワードゲート電圧を、２．５Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。曲線４２は、ワードゲート電圧を、２．６Ｖに設定したときの、ＶＣＧ−ＩＤ特性を例示している。図１１に示されているように、コントロールゲート電圧ＶＣＧを一定にしたとき、特定の読み出し電流ＩＲを得るために、曲線３７に対応するワードゲート電圧を供給すればよい。読み出し電流ＩＲが異なる場合であっても、供給するワードゲート電圧を変化させることで、コントロールゲート電圧ＶＣＧを一定に保つことができる。
【００３７】
［第２実施形態］
以下に、本願発明の不揮発性半導体記憶装置１の第２実施形態について説明を行う。図１２は、第２実施形態のＭＯＮＯＳメモリセル４３の構成を例示する断面図である。ＭＯＮＯＳメモリセル４３は、第１コントロールゲート１５とワードゲート１６とが１つずつのメモリセルとして構成されている。図１２は、そのＭＯＮＯＳメモリセル４３の消去ベリファイを実行しているときの各電極の電圧配置を例示する断面図である。第１実施形態と同様に、通常読み出しのワードゲート電圧よりも低い電圧をワードゲート１６に印加する。このとき、ワードゲート１６の隣に設けられている第１コントロールゲート１５には、保持変動後の読み出し時と同じコントロールゲート電圧を印加する。本実施形態のＴｗｉｎＭＯＮＯＳメモリセル１１は、ワードゲート１６と第１コントロールゲート１５とが隣り合っている。そのため、図１２に示されるような電圧配置にすることで、消去時のベリファイの電流を、保持変動後の電流ＩＲと同じにすることができる。
【００３８】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の複数の実施形態は、その構成・動作に矛盾が生じない範囲において組み合わせて実施することが可能である。
【符号の説明】
【００３９】
１…不揮発性半導体記憶装置
２…メモリセルアレイ
３…行デコーダ
４…列デコーダ
５…読み出し／書き込み回路
６…アドレスバッファ
７…データバッファ
８…制御回路
１１…ＴｗｉｎＭＯＮＯＳメモリセル
１２…基板
１３…第１拡散層領域
１４…第２拡散層領域
１５…第１コントロールゲート
１６…ワードゲート
１７…第２コントロールゲート
１８…ゲート絶縁膜
１９…第１電荷蓄積膜（ＯＮＯ膜）
２０…第２電荷蓄積膜（ＯＮＯ膜）
２１…電圧配置テーブル
２２…レコード
２３…レコード
２４…曲線
２５…曲線
２６…曲線
３１〜４２…曲線
４３…ＭＯＮＯＳメモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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