(57)【要約】【課題】  渦電流や寄生容量の発生を抑制することができ、優れた高周波特性を示す小型の高周波デバイスを提供する。【解決手段】  開口１４を有する基板１１上の誘電体層１３にバンドパスフィルタＢＰＦを備える。ＢＰＦは例えば第１誘導性素子Ｌ１および第１容量性素子Ｃ１の組と、第２誘導性素子Ｌ２および第２容量性素子Ｃ２の組と、第３誘導性素子Ｌ３および第３容量性素子Ｃ３の組とにより構成されている。開口１４は第１誘導性素子Ｌ１に対向する位置に設けられている。基板１１に対して開口１４を設けることにより第１誘導性素子Ｌ１の直下での寄生容量および渦電流の発生が抑制され、これにより信号損失が低減されてフィルタ回路の特性が向上する。【選択図】図２
2011040882.tif 000002
【特許請求の範囲】
【請求項１】
開口を有する基板と、
前記基板上の誘電体層と、
前記誘電体層の内部または前記誘電体層上に設けられると共に、少なくとも１つが前記開口に対向する複数の電子素子と
を備えた高周波デバイス。
【請求項２】
前記基板は半導体基板または誘電体基板である、請求項１記載の高周波デバイス。
【請求項３】
前記基板はシリコン基板である、請求項２記載の高周波デバイス。
【請求項４】
前記電子素子は少なくとも誘導性素子と容量性素子とを含み、前記開口に対向する電子素子は誘導性素子である、請求項１乃至３のいずれか１つに記載の高周波デバイス。
【請求項５】
前記電子素子は更に抵抗性素子を含む、請求項４に記載の高周波デバイス。
【請求項６】
前記複数の電子素子はフィルタ回路を構成する、請求項４に記載の高周波デバイス。
【請求項７】
前記複数の電子素子はインピーダンスマッチング回路を構成する、請求項５に記載の高周波デバイス。
【請求項８】
前記基板と誘電体層との間に絶縁層を有する、請求項１に記載の高周波デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＥＭＳ（Micro Electro Mechanical Systems；マイクロマシン）に用いられる高周波デバイスに係り、特にフィルタ回路などの高周波信号用のアナログ回路を含む高周波デバイスに関する。
【背景技術】
【０００２】
テレビやラジオ放送、あるいは無線ＬＡＮの電波を送受信する回路の要素として、バンドパスフィルタやローパスフィルタは必須の要素で、伝送信号の品質に多大な影響を与える重要な電子部品である。この市場で代表的な製品としてはセラミックフィルタがある（例えば特許文献１）。セラミックフィルタとしては周波数帯ごとに種々の製品が提供されている。例えばテレビジョンやラジオの送受信回路のＭＨｚ帯域ではＳＡＷ（Surface Acoustic Wave ）フィルタが、無線ＬＡＮや携帯の送受信回路のＧＨｚ帯域では積層セラミックフィルタが提供されている。
【０００３】
セラミックフィルタは高いフィルタ特性を提供する優れたデバイスであるが、サイズが大きいという課題を有している。近年では携帯電話、携帯プレイヤーおよびネットＰＣ（Personal Computer ）といった携帯機器にも、テレビ、ラジオおよび無線ＬＡＮの機能が備わるようになってきたことから、これまでの特性を保ちつつ、格段に小さいフィルタ素子が望まれている。セラミックフィルタも技術革新が進み、０６０８サイズのチップ型積層セラミックフィルタも商品化されてはいるが、セット機器の設計においては、さらに一桁小さい素子が必要とされている。
【０００４】
セラミックフィルタ以外にも、高性能かつ小型のフィルタ素子の開発が進められている。その一例として、シリコン基板上に形成するフィルタ素子があり、近年のＣＭＯＳ(Complementary metal oxide semiconductor) 回路の高周波特性の向上に伴って特に注目度が高い。シリコン基板上にＣＭＯＳプロセスによって所望のフィルタ回路を形成できれば、他のＣＭＯＳ回路との混載回路も可能になり、セラミックフィルタより一桁以上小さな回路を実現することができる。
【０００５】
このようなフィルタ素子として高周波フィルタ回路が開発されている（例えば特許文献２）。この高周波フィルタ回路は、シリコン基板の表面に設けられた高周波伝送線路の一部として設けられるものであり、信号線路と、この信号線路の下に形成された誘電薄膜と、シリコン基板とにより、平面パターンによる容量性素子、誘導性素子および抵抗性素子を構成している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２２０８７４号公報
【特許文献２】特開２００３−２９７９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記に例示したシリコン基板上のフィルタ素子では、同一周波数帯のセラミックフィルタと比較すると性能面でやや劣るという問題があった。これはシリコンはセラミック材料と比較して比抵抗値が小さいため、基板内で生じる渦電流や信号線―基板間、あるいは信号線間の不要な寄生容量により、信号損失が発生することが原因である。このような渦電流や寄生容量に対する対策としては、絶縁膜を厚く積層した上に配線パターンをレイアウトしてシリコン基板との干渉を低減したり、それぞれの配線を広く離すといった方法が考えられる。しかしながら、このような改善方法は素子サイズを大きくする方向に作用し、シリコンフィルタの特質を損なうものである。なお、この問題はフィルタ回路に限らず、誘導性素子や容量性素子を含む高周波アナログ回路に共通する。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、渦電流や寄生容量の発生を抑制することができ、優れた高周波特性を示す小型の高周波デバイスを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の高周波デバイスは、開口を有する基板と、基板上の誘電体層と、誘電体層の内部または誘電体層上に設けられると共に、少なくとも１つが開口に対向する複数の電子素子とを備えたものである。ここに、「開口」とは基板を選択的に除去することにより形成されたものであり、基板の表面から裏面まで貫通したもの（貫通構造）、基板の厚み方向の一部（特に素子側の部分）を除去したもの（中空構造）、更にはメッシュ状等一定のパターンによって除去したものを含むものである。「開口」の数は１つに限らず、複数としてもよく、また１の開口に対向する素子の数も１つに限らず、複数としてもよい。
【００１０】
この高周波デバイスでは、基板の特定の電子素子（特に誘導性素子）に対向する位置には開口が存在し、基板部分が存在しないあるいは中空構造が設けられていることから、基板部分と素子との間での寄生容量の発生や渦電流の発生が抑制される。
【発明の効果】
【００１１】
本発明の高周波デバイスによれば、基板の特定の電子素子（特に誘導性素子）に対向する位置に開口を設けるようにしたので、基板部分と素子との間での寄生容量や渦電流の発生を抑制することができ、よって、電子回路、特にフィルタ回路の特性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図２】高周波デバイスの断面構成図である。
【図３】高周波デバイスの等価回路図である。
【図４】図１に示した高周波デバイスの製造方法の一例を示す断面図である。
【図５】図４に続く工程を表す断面図である。
【図６】高周波デバイスの効果を説明するための模式図である。
【図７】図１に示した高周波デバイスおよび比較例の等価回路図である。
【図８】図１に示した高周波デバイスおよび比較例の周波数特性を表す図である。
【図９】第２の実施の形態に係る高周波デバイスの断面構成図である。
【図１０】第３の実施の形態に係る高周波デバイスの断面構成図である。
【図１１】図１０に示した高周波デバイスの製造方法の一例を示す平面図および断面図である。
【図１２】第４の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図１３】高周波デバイスの断面構成図である。
【図１４】高周波デバイスの等価回路図である。
【図１５】第５の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図１６】高周波デバイスの断面構成図である。
【図１７】高周波デバイスの等価回路図である。
【図１８】第６の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図１９】高周波デバイスの断面構成図である。
【図２０】高周波デバイスの等価回路図である。
【図２１】開口パターンの変形例を表す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、以下の順に図面を参照しつつ説明する。
［第１の実施の形態］
（１）全体構成
（２）製造方法
［第２の実施の形態］
複数の開口を有する高周波デバイス
［第３の実施の形態］
開口に基板の一部を残した高周波デバイス
［第４の実施の形態］
アナログ回路としてハイパスフィルタを有する高周波デバイス
［第５の実施の形態］
アナログ回路としてローパスフィルタを有する高周波デバイス
［第６の実施の形態］
アナログ回路としてインピーダンスマッチング回路を有する高周波デバイス
【００１４】
［第１の実施の形態］
（１）全体構成
図１は本発明の第１の実施の形態に係る高周波デバイス１の素子本体を取り出したものであり、図２はこの高周波デバイス１の全体の断面構造を表したものである。この高周波デバイス１は、基板１１上の誘電体層１３にアナログ回路としてバンドパスフィルタＢＰＦを備えている。
【００１５】
バンドパスフィルタＢＰＦは例えば６個のＬＣ素子から構成されている。すなわちこのＢＰＦは図３の等価回路に示したように、信号線路に対して直列に接続された第１誘導性素子Ｌ１および第１容量性素子Ｃ１と、この直列回路の入力端からグラウンドレベルに接続された第２誘導性素子Ｌ２および第２容量性素子Ｃ２と、同直列回路の出力端からグラウンドレベルに接続された第３誘導性素子Ｌ３および第３容量性素子Ｃ３とにより構成されたものである。
【００１６】
基板１１としては例えば厚みが５０〜４００μｍのシリコン基板を用いる。なお、基板１１としてはこれに限るものではなく、他の半導体材料や誘電体材料を用いるようにしてもよい。他の半導体材料としては例えば、ＳｉＧｅ，ＧａＡｓ等が、誘電体材料としては例えば、セラミック、ガラス（例えばＰｙｒｅｘ，ＳＤ２，石英）、樹脂（ＦＲ４，ＢＴレンジ）等が挙げられる。また、実装基板として用いられる一般名ＦＲ−４（ガラスエポキシ）等を用いるようにしてもよい。
【００１７】
本実施の形態においては、基板１１の第１誘導性素子Ｌ１に対向する位置には基板１１を貫通してなる開口１４が設けられている。ここでは、この開口１４は絶縁膜１２および誘電体層１３の一部まで拡大されているが、少なくとも基板１１に設けられていればよい。開口１４の平面パターンは例えば円形状または矩形状であるが，これに限定されるものではなく、対向配置される素子（第１誘導性素子Ｌ１）の形状および大きさとの関係で決定される。
【００１８】
基板１１と誘電体層１３との間には絶縁層１２が設けられている。この絶縁膜１２は例えば厚みが０．０１〜４μｍのシリコン酸化膜（ＳｉＯ2）上に厚みが０．０１〜０．３μｍのシリコン窒化膜（ＳｉＮ）を形成したものである。この絶縁膜１２は後述のように基板１１に開口１４を設ける際のエッチングストッパ層となるものであるが、メンブレン素子の性能達成のための構造としては、必須のものではない。なお、ここでは第１誘電性素子Ｌ１が開口１４に対向する位置に形成されているが、他の素子（第２誘電性素子Ｌ２，第３誘電体素子Ｌ３，第１容量性素子Ｃ１，第２容量性素子Ｃ２または第３容量性素子Ｃ３）のいずれか１つあるいは複数がこの位置に形成されていてもよい。但し、開口１４は後述の信号損失の抑制効果との関係から少なくとも誘電性素子に対向する位置にあることが望ましい。
【００１９】
誘電体層１３は高周波信号に対して損失の少ない低誘電体率材料、例えばベンゾシクロブテン（ＢＣＢ）により形成されている。この誘電体層１３の厚みは電気的特性と機械強度の両面から決定され、例えば１〜２０μｍである。誘電体層１３としては、一般に利用される誘電体材料のうち高周波信号に対して損失が少なく、かつ上記のように基板１１に開口１４を設けても架橋構造を保持できる程度の強度を有するものであれば、他の材料を用いることもできる。具体的にはポリイミド（ＰＩ）、パリレンおよびダイヤモンドライクカーボン（ＤＬＣ）などの有機材料の他に、ＳｉＯ2などの無機材料を用いることも可能である。（※ご確認お願いします。）
【００２０】
誘電体層１３内およびその上には多層構造の配線層が設けられている。バンドパスフィルタＢＰＦを構成する各素子は、これら誘電体層１３上に形成された配線層、あるいは誘電体層１３内に埋設された多層配線層と層間貫通配線層（ビアコンタクト）との組み合わせにより構成されている。これら配線層は導電性材料，例えばＡｌ（アルミニウム），ＡｌＣｕ（アルミニウム銅）などの金属材料により形成されている。
【００２１】
具体的に入力側から説明すると、第２誘導性素子Ｌ２は、誘電体層１３内の第１〜３配線層１５ａ〜１５ｃ、誘電体層１３上の配線層１５ｄおよびこれら配線層間を接続するビアコンタクト１６ａ〜１６ｃにより構成されている。第２容量性素子Ｃ２は、誘電体層１３を間にした第２配線層１５ｂと第３配線層１５ｃとにより構成されており、第２配線層１５ｂにはビアコンタクト１６ａを介して第１配線層１５ａが、第３配線層１５ｃにはビアコンタクト１６ｃを介して配線層１５ｄが接続されている。第１誘導性素子Ｌ１は誘電体層１３上のコイルパターンを有する配線層１５ａにより構成されている。第１容量性素子Ｃ１および第３容量性素子Ｃ３は、誘電体層１３を間にした第３配線層１５ｃと第４配線層１５ｄとにより構成されている。第３誘導性素子Ｌ３は、誘電体層１３内の第１〜３配線層１５ａ〜１５ｃ、誘電体層１３上の配線層１５ｄおよびこれら配線層間を接続するビアコンタクト１６ａ〜１６ｃにより構成されている。
【００２２】
この高周波デバイス１は例えば図４（Ａ）〜（Ｃ）および図５（Ａ），（Ｂ）に示した方法により製造することができる。
【００２３】
（２）製造方法
まず、図４（Ａ）に示したように、シリコン基板（基板１１）上に絶縁層１２を形成する。ここでは、基板１１の材料がシリコンであるので、絶縁層１２としてシリコンとのエッチング選択性を有するシリコン酸化膜（ＳｉＯ2）およびシリコン窒化膜（ＳｉＮ）の積層膜を形成する。具体的には、例えば厚さ０．６ｍｍのシリコン基板を１０００℃で加熱し、水蒸気雰囲気下における熱酸化によって厚さ３μｍのＳｉＯ2膜を形成する。次に、基板１１の一方の側（裏面）のＳｉＯ2膜を研磨除去して基板１１の厚さを例えば０．５ｍｍとする。次いで、この基板１１の表面のＳｉＯ2 膜上に例えばＣＶＤ（Chemical Vapor Deposition;化学的気相成長）法により厚さ０．１〜０．３μｍのＳｉＮ膜を形成する。
【００２４】
続いて、図４（Ｂ）に示したように絶縁層１２上に配線材料となる例えばＡｌを成膜し、例えばドライエッチングにより所定の形状に加工することにより１層目の配線層１５ａ（第１配線）を形成する。続いて、図４（Ｃ）に示したように絶縁層１２および配線層１５ａ上に誘電体膜１３を形成し、この誘電体膜１３にビアコンタクト１６ａを形成する。具体的には、低誘電体率材料であるＢＣＢを用いてスピンコート法により誘電体層１３を形成し、この誘電体層１３に対して下層の配線層１５ａに達する貫通孔（ビアホール）１７を形成したのち、この貫通孔１７にＡｌを充填してビアコンタクト１６ａを形成する。
【００２５】
次に、同様の方法を用いて、図５（Ａ）に示したように２層目の配線層１５ｂ（第２配線層）、誘電体層１３、ビアコンタクト１６ｂおよび３層目の配線層１５ｃ（第３配線層）を形成し、更に、誘電体層１３，ビアコンタクト１６ｃおよび４層目の配線層１５ｄ（第４配線層）を形成する。
【００２６】
最後に、図５（Ｂ）に示したように、基板１１の裏面側から選択的に除去することにより開口１４を形成する。具体的には例えば基板１１の裏面上にハードマスクを形成したのち、例えばＤＲＩＥ（Deep Reactive Ion Etching ）によって基板１１をエッチングして開口１４を形成し、所望のメンブレン構造を得る。エッチング条件としては、ボッシュプロセスとして知られているＳＦ６／Ｃ４Ｈ８による垂直加工や、ＸｅＦ２によるドライプロセスが用いられる。また、水酸化テトラメチルアンモニウム（ＴＭＡＨ）や水酸化カリウム（ＫＯＨ）を用いたウエットプロセスを用いてもよい。このとき基板１１と誘電体層１３との間に設けた絶縁層１２がエッチングストッパ層として働くので、絶縁層１２においてエッチングが停止する。なお、中空素子である誘電性素子Ｌ１以外の配線設計によって決定される絶縁層１２の厚さが薄い場合には、図５（Ｂ）に示したようにオーバーエッチングが発生する場合もある。
【００２７】
本実施の形態の高周波デバイス１では、基板１１の、バンドパスフィルタＢＰＦを構成するＬＣ素子のうち、特に第１誘導性素子Ｌ１に対向する位置に開口１４が設けられているため、第１誘導性素子Ｌ１の直下での基板１１部分による信号損失を抑制することができ、素子特性が向上する。
【００２８】
図６（Ａ）〜（Ｃ）はこの開口１４を設けたことによる素子特性への影響を説明するものである。第１誘導性素子Ｌ１（インダクタ）には高周波信号の伝送により磁束Ｂが発生する（図６（Ａ））。このとき基板１１部分が磁束Ｂの通り道に存在する（従来のように基板１１に開口１４が存在しない）と、基板１１中に渦電流が生じて磁束Ｂに損失が生ずる（図６（Ｂ））。これによりインダクタのＱ値が低下するという問題が生ずる。これに対して本実施の形態では、第１誘導性素子Ｌ１に対向する位置の基板１１に開口１４を有し、その分だけ基板１１中の渦電流による磁束の損失が軽減されるので、より高いＱ値を得ることができる（図６（Ｃ））。なお、図６（Ｂ），（Ｃ）では磁束Ｂの損失分を矢印の長さの違いにより示している。
【００２９】
図７はＦＭチューナ用ＢＰＳを有する本実施の形態の高周波デバイス１と従来のデバイス（比較例）との特性を比較したものである。図７（Ａ）は比較例の等価回路、同図（Ｂ）は本実施の形態の等価回路である（図３参照）。比較例のデバイス１００の第１誘導性素子Ｌ１はシリコン基板との間に寄生容量Ｃ０を有する。この寄生容量Ｃ０の発生は構造上避けようがなく、レイアウトの工夫によってできる限り小さくするほかはない。ＭＨｚ帯のバンドパスフィルタ用に設計されたμＨ以下のインダクタでも、０．１ｐＦ程度の寄生容量を見込む必要がある。
【００３０】
これに対して本実施の形態の高周波デバイス１では、３つのインダクタ素子のうち、特に第１誘電性素子Ｌ１に対向する位置に開口１４を有するため寄生容量の発生を抑制することができる。このように寄生容量の発生要因となる基板１１を選択的に除去することによって、寄生容量の大きさを等価回路としては無視できるレベルに小さくすることが可能になる。
【００３１】
図８は、本実施の形態の高周波デバイス１と比較例のデバイス１１１とをＳＰＩＣＥモデルを用いて比較計算した周波数特性を表したものである。横軸は周波数（ＦＭ放送帯を含む６０〜１００ＭＨｚ）、縦軸は挿入損失および位相をそれぞれ表している。挿入損失は縦軸左にｄＢ単位、位相は縦軸右にdegree単位で表示した。比較例（デバイス１１１）の計測結果（挿入損失Ｃ，位相Ｄ）は、挿入損失Ｃおよび位相Ｄともに歪んだ形状をしている。従来技術を用いて理想的な形状を実現するには、フィルタを高次にする他、構成素子のチューニング試作と計算のカットアンドトライの繰り返しが必要になる。従って、理想的な形状を実現するには、素子サイズを大きくしたりコストをかけて設計するほかはない。これに対して本実施の形態の高周波デバイス１（挿入損失Ａ，位相Ｂ）は、挿入損失Ａおよび位相Ｂともに滑らかな形状を有している。よって素子サイズを変えることも回路設計を変えることもなく理想的な特性を容易に得ることができる。
【００３２】
このように本実施の形態では、バンドパスフィルタＢＰＦを構成する６個のＬＣ素子のうち第１誘電性素子Ｌ１に対向する位置の基板１１に開口１４を設けるようにしたので、寄生容量と渦電流による信号損失を同時に低減することができる。よってフィルタ特性を向上させることができ、また、低次すなわち小型で、且つ短い設計期間で所望のフィルタ特性を実現することが可能となる。
【００３３】
また、本実施の形態では、誘導性素子Ｌ２，Ｌ３および容量性素子Ｃ１〜Ｃ３の各素子を多層配線とビアコンタクトとを組み合わせた立体構造としているので、これによっても回路サイズの縮小が可能になる。
【００３４】
以下、他の実施の形態を説明するが、第１の実施の形態と同一の構成要素については同一符号を付してその説明は省略すると共に、対応する構成要素の参照符号を実施の形態毎に第１の実施の形態の参照符号に適宜，１０，２０，３０，４０，５０を追加したものとする。
【００３５】
［第２の実施の形態］
図９は本発明の第２の実施の形態に係る高周波デバイス２の断面構成を表したものである。この高周波デバイス２も上記実施の形態と同様に素子としてバンドパスフィルタＢＰＦを備えている。
【００３６】
この高周波デバイス２は基板１１に複数の開口２４（２４Ａ〜２４Ｃ）を有するものである。すなわち第１誘電性素子Ｌ１に加え、第２誘電性素子Ｌ２および第３誘電性素子Ｌ３に対向する位置にそれぞれ開口２４Ａ，２４Ｂ，２４Ｃが設けられている。勿論、開口２５のレイアウトはこれに限るものではなく、基板１１のエッチング工程において任意の位置に任意の個数、任意の大きさのものを形成することができる。
【００３７】
このような構成により本実施の形態では、第１誘電性素子Ｌ１に加え、第２誘電性素子Ｌ２および第３誘電性素子Ｌ３の信号損失をも抑制することが可能になり、より効果的である。
【００３８】
［第３の実施の形態］
図１０は本発明の第３の実施の形態に係る高周波デバイス３の断面構成を表したもので、この高周波デバイス３もバンドパスフィルタＢＰＦを備えている。
【００３９】
この高周波デバイス３は、基板１１の第１誘電性素子Ｌ１、第２誘電性素子Ｌ２および第３誘電性素子Ｌ３にそれぞれ対向する位置に開口３４（３４Ａ，３４Ｂ，３４Ｃ）を有するものである。開口３４Ａ，３４Ｂ，３４Ｃは上記実施の形態の開口１４，２４とは異なり、基板１１を貫通することなく、絶縁膜１２との間に中空構造を有するものとなっている。
【００４０】
図６において説明した開口１４による信号損失低減の効果は、基板１１部分と素子の最下層の配線層１５ａとの間の空隙が大きいほど効果が高まるが、無限に改善されるわけではなく、所定の大きさで特性は頭打ちとなる。頭打ちになる大きさは開口１４に対応する位置に構成した素子１４の投影面積や金属層の厚みなどによって決まる。従って、開口１４を構成する際に必要な基板１１の加工は必ずしも完全な除去（貫通構造）を必要とせず、図１０に示したように第１誘電性素子Ｌ１、第２誘電性素子Ｌ２および第３誘電性素子Ｌ３を構成する配線層から一定の距離の中空構造があればよい。
【００４１】
このような中空構造の形成方法について図１１を参照して説明する。まず、図１１（Ａ）に示したように熱酸化してシリコン基板（基板１１）上に絶縁層１２を形成する。この絶縁層１２上に配線材料となる、例えばＡｌを所定の形状に成膜し、１層目の配線層１５ａを形成する。次に、図１１（Ｂ）に示したように、絶縁層１２および配線層１５ａを覆うように誘電体膜１３ａを成膜し、この誘電体膜１３ａに貫通孔１７ａを形成したのち、この貫通孔１７ａにＡｌを充填してビアコンタクト１６ａを形成する。続いて誘電体膜１３ａ上に同様の配線プロセスを行い、２層目の配線層１５ｂ、誘電体膜１３ｂ、ビアコンタクト１６ｂを形成する。次に、図１１（Ｃ）に示したように、誘電層１３ｂ上に３層目の配線層１５ｃを形成したのち、保護膜としての誘電体膜１３ｃにより配線全体を覆う。続いて、図１１（Ｄ）に示したように、例えばドライエッチングにより誘電体膜１３ａ，１３ｂ，１３ｃに、シリコン基板１１の加工に用いるエッチャントを通すためのエッチングホール３４ａを形成する。最後に、このエッチングホール３４ａを通して、ゼノンエッチャーによってシリコン基板をエッチングすることにより開口３４を形成する。
【００４２】
［第４の実施の形態］
図１２は本発明の第４の実施の形態に係る高周波デバイス４の本体部分の構造を表すものである。図１３はこの高周波デバイス４全体の断面構成、図１４はその等価回路をそれぞれ表している。この高周波デバイス４は素子としてハイパスフィルタＨＰＦを備えたものである。このハイパスフィルタＨＰＦは、信号線路からクラウンドレベルに接続された第１誘電性素子Ｌ１および第２誘導性素子Ｌ２と、これら第１誘電性素子Ｌ１と第２誘導性素子Ｌ２との間において信号線路に直列に接続された容量性素子Ｃとにより構成されている。第１誘電性素子Ｌ１および第２誘導性素子Ｌ２の具体的構造は第１の実施の形態と同様である。容量性素子Ｃ１は誘電体層１３を間にした配線層１５ｃ，１５ｄにより構成されている。
【００４３】
この高周波デバイス４では、第１誘電性素子Ｌ１および第２誘導性素子Ｌ２に対向する位置に開口４４Ａ，４４Ｂが設けられている。その作用効果は上記実施の形態と同様である。なお、ここでは最小限の構成である３次のＨＰＦであるが、その次数を制限するものではない。フィルタ特性として、例えば抑圧線の肩やリップル形状のニーズに合わせ、必要な次数とＨＰＦを構成する各素子の大きさは任意に選択できるものである。
【００４４】
［第５の実施の形態］
図１５は本発明の第５の実施の形態に係る高周波デバイス５の素子本体を取り出して表したものであり、図１６はこの高周波デバイス１の全体の断面構成、図１７はその等価回路を表したものである。この高周波デバイス５は素子としてローパスフィルタＬＰＦを備えている。このローパスフィルタＬＰＦは、信号線路に直列に接続された第１誘導性素子Ｌ１と、信号線路からクラウンドレベルに接続された第１容量性素子Ｃ１および第２容量性素子Ｃ２とにより構成されている。第１容量性素子Ｃ１および第２容量性素子Ｃ２はともに、配線層１５ｂ，１５ｃにより構成されている。
【００４５】
本実施の形態では、第１誘導性素子Ｌ１に対向する位置に開口５５が形成されているが、この開口５５による効果も上記実施の形態と同様である。なお、このローパスフィルタＬＰＦの次数も制限されるものではないことは上記ハイパスフィルタＨＰＦの場合と同様である。
【００４６】
［第６の実施の形態］
図１８は本発明の第６の実施の形態に係る高周波デバイス５の素子本体を取り出して表したものであり、図１９はこの高周波デバイス１の全体の断面構成、図２０はその等価回路を表したものである。この高周波デバイス６はインピーダンスマッチング回路ＩＭを備えている。このインピーダンスマッチング回路ＩＭは、信号線路に直列に接続された第１誘導性素子Ｌ１、信号線路からクラウンドレベルに接続された第２誘導性素子Ｌ２、およびこの第２誘導性素子Ｌ２に並列に接続された容量性素子Ｃと抵抗性素子Ｒとの直列回路により構成されている。容量性素子Ｃ１は配線層１５ｂ，１５ｃにより構成されている。抵抗性素子Ｒは、配線層１５ａにより構成されている。配線層１５ａは所望の比抵抗を有するようにリンドープ量が制御されたポリシリコン配線である。因みに、配線層１５ａの抵抗値はその比抵抗と配線層１５ａの長さによって決定され、高い抵抗値を得る際には、配線を細くしてミアンダ状にし、フットプリントが小さくなるようにする。
【００４７】
本実施の形態では、第１誘電性素子Ｌ１および第２誘導性素子Ｌ２に対向する位置に共通の開口６４が設けられている。その作用効果も上記実施の形態と同様である。
【００４８】
このように本発明の高周波デバイスはフィルタ回路の他に、種々の回路への応用が可能である。
【００４９】
以上、第１〜第６の実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、基板１１に設ける開口は全体が空隙である必要はなく、例えば図２1に示した開口７４のようにメッシュ形状等一定のパターンを有するものとしてもよい。基板１１を除去する領域や大きさは、素子の電気的特性に関わる要件、特に対地容量や誘電損失に削減目標を定め、十分に効果が得られる面積、深さとすれはよい。
【符号の説明】
【００５０】
１，２，３，４，５，６…高周波デバイス、１１…基板、１２…絶縁層、１３…誘電体層、ＢＰＳ…バンドパスフィルタ、１４，２４，３４，４４，５４，６４，７４…開口、１５ａ〜１５ｄ…配線層、１６ａ，１６ｂ…層間貫通配線層（ビアコンタクト）、３４ａ…エッチングホール、ＨＰＦ…ハイパスフィルタ、ＬＰＦ…ローパスフィルタ、ＩＭ…インピーダンスマッチング回路。
【図１】
2011040882.tif 000003
【図２】
2011040882.tif 000004
【図３】
2011040882.tif 000005
【図４】
2011040882.tif 000006
【図５】
2011040882.tif 000007
【図６】
2011040882.tif 000008
【図７】
2011040882.tif 000009
【図８】
2011040882.tif 000010
【図９】
2011040882.tif 000011
【図１０】
2011040882.tif 000012
【図１１】
2011040882.tif 000013
【図１２】
2011040882.tif 000014
【図１３】
2011040882.tif 000015
【図１４】
2011040882.tif 000016
【図１５】
2011040882.tif 000017
【図１６】
2011040882.tif 000018
【図１７】
2011040882.tif 000019
【図１８】
2011040882.tif 000020
【図１９】
2011040882.tif 000021
【図２０】
2011040882.tif 000022
【図２１】
2011040882.tif 000023