(57)【要約】【課題】リーク電流を抑制することが可能な埋め込みヘテロ構造の半導体レーザ等を提供する。【解決手段】半導体レーザ１Ａは、ｎ型半導体領域３ａとｐ型半導体領域７ａと半導体メサ５Ａと深部埋め込み層２０Ａを有する半導体埋め込み領域１９Ａとを備える。深部埋め込み層２０Ａは、第１高抵抗深部埋め込み層２１Ａを有し、ｐ型半導体領域７ａ及び半導体埋め込み領域１９Ａにはトレンチ３１ａ、３１ｂが形成されている。第１高抵抗深部埋め込み層２１Ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２１は、ｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも低い、又は、エネルギーレベルＥｃ３及びエネルギーレベルＥｃ２３よりも高い。【選択図】図２
2011216680.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体領域と、
ｐ型半導体領域と、
前記ｎ型半導体領域と前記ｐ型半導体領域との間に設けられ、活性層を有する半導体メサと、
前記ｎ型半導体領域と前記ｐ型半導体領域との間に位置しており、前記半導体メサの側面上に設けられた半導体埋め込み領域と、
を備え、
前記半導体埋め込み領域は、
深部埋め込み層と、
半絶縁性半導体埋め込み層と、
ｎ型半導体埋め込み層と、
を有し、
前記半絶縁性半導体埋め込み層は、前記深部埋め込み層と前記ｎ型半導体埋め込み層との間に設けられており、
前記深部埋め込み層は、前記ｎ型半導体領域と前記半絶縁性半導体埋め込み層との間に設けられており、
前記深部埋め込み層は、ノンドープ半導体又は半絶縁性半導体であって、前記半絶縁性半導体埋め込み層とは異なる半導体からなる第１高抵抗深部埋め込み層を有し、
前記ｐ型半導体領域及び前記半導体埋め込み領域には、前記ｐ型半導体領域を貫通して前記深部埋め込み層に至るトレンチが形成されており、
前記第１高抵抗深部埋め込み層の伝導帯の下端のエネルギーレベルは、前記ｎ型半導体領域の伝導帯の下端のエネルギーレベル及び前記半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも低い、又は、前記ｎ型半導体領域の伝導帯の下端のエネルギーレベル及び前記半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも高いことを特徴とする半導体レーザ。
【請求項２】
前記深部埋め込み層は、前記第１高抵抗深部埋め込み層よりも前記ｐ型半導体領域側に設けられた第２高抵抗深部埋め込み層をさらに有し、
前記第２高抵抗深部埋め込み層は、ノンドープ半導体又は半絶縁性半導体であって、前記半絶縁性半導体埋め込み層及び前記第１高抵抗深部埋め込み層とは異なる半導体からなり、
前記第１高抵抗深部埋め込み層の伝導帯の下端のエネルギーレベルは、前記ｎ型半導体領域の伝導帯の下端のエネルギーレベル及び前記半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも低く、
前記第２高抵抗深部埋め込み層の伝導帯の下端のエネルギーレベルは、前記ｎ型半導体領域の伝導帯の下端のエネルギーレベル及び前記半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも高いことを特徴とする請求項１に記載の半導体レーザ。
【請求項３】
前記ｎ型半導体領域は、ｎ型不純物がドープされたＩｎＰからなり、
前記半絶縁性半導体埋め込み層は、Ｆｅ又はＲｕがドープされたＩｎＰからなり、
前記第１高抵抗深部埋め込み層は、ノンドープのＧａＩｎＡｓＰ、又は、Ｆｅ又はＲｕがドープされた半絶縁性のＧａＩｎＡｓＰからなることを特徴とする請求項１又は２に記載の半導体レーザ。
【請求項４】
前記ｎ型半導体領域は、ｎ型不純物がドープされたＩｎＰからなり、
前記半絶縁性半導体埋め込み層は、Ｆｅ又はＲｕがドープされたＩｎＰからなり、
前記第１高抵抗深部埋め込み層は、ノンドープのＧａＩｎＡｓＰ、又は、Ｆｅ又はＲｕがドープされた半絶縁性のＧａＩｎＡｓＰからなり、
前記第２高抵抗深部埋め込み層は、ノンドープのＡｌＩｎＡｓ、ノンドープのＡｌＧａＩｎＡｓ、Ｆｅ又はＲｕがドープされた半絶縁性のＡｌＩｎＡｓ、及び、Ｆｅ又はＲｕがドープされた半絶縁性のＡｌＧａＩｎＡｓのいずれかからなることを特徴とする請求項２に記載の半導体レーザ。
【請求項５】
ｐ型半導体領域と、
ｎ型半導体領域と、
前記ｐ型半導体領域と前記ｎ型半導体領域との間に設けられ、活性層を有する半導体メサと、
前記ｐ型半導体領域と前記ｎ型半導体領域との間に位置しており、前記半導体メサの側面上に設けられた半導体埋め込み領域と、
を備え、
前記半導体埋め込み領域は、
深部埋め込み層と、
ｎ型半導体埋め込み層と、
半絶縁性半導体埋め込み層と、
を有し、
前記ｎ型半導体埋め込み層は、前記深部埋め込み層と前記半絶縁性半導体埋め込み層との間に設けられており、
前記深部埋め込み層は、前記ｐ型半導体領域と前記ｎ型半導体埋め込み層との間に設けられており、
前記深部埋め込み層は、ノンドープ半導体又は半絶縁性半導体であって、前記ｎ型半導体埋め込み層とは異なる半導体からなる第１高抵抗深部埋め込み層を有し、
前記ｎ型半導体領域及び前記半導体埋め込み領域には、前記ｎ型半導体領域を貫通して前記深部埋め込み層に至るトレンチが形成されており、
前記第１高抵抗深部埋め込み層の価電子帯の上端のエネルギーレベルは、前記ｐ型半導体領域の価電子帯の上端のエネルギーレベル及び前記ｎ型半導体埋め込み層の価電子帯の上端のエネルギーレベルよりも高いことを特徴とする半導体レーザ。
【請求項６】
前記ｐ型半導体領域は、ｐ型不純物がドープされたＩｎＰからなり、
前記ｎ型半導体埋め込み層は、ｎ型不純物がドープされたＩｎＰからなり、
前記第１高抵抗深部埋め込み層は、ノンドープのＧａＩｎＡｓＰ、又は、Ｔｉ又はＣｏがドープされた半絶縁性のＧａＩｎＡｓＰからなることを特徴とする請求項５に記載の半導体レーザ。
【請求項７】
活性層を有する半導体メサをｎ型半導体領域上に形成する工程と、
前記ｎ型半導体領域上であって前記半導体メサの側面上に、半導体埋め込み領域を形成する半導体埋め込み領域形成工程と、
前記半導体メサ及び前記半導体埋め込み領域上にｐ型半導体領域を形成する工程と、
前記ｐ型半導体領域及び前記半導体埋め込み領域をエッチングすることにより、トレンチを形成するトレンチ形成工程と、
を備え、
前記半導体埋め込み領域形成工程は、
ノンドープ半導体又は半絶縁性半導体からなる第１高抵抗深部埋め込み層を含む深部埋め込み層を形成する工程と、
前記深部埋め込み層上に、半絶縁性半導体埋め込み層を形成する工程と、
前記半絶縁性半導体埋め込み層上に、ｎ型半導体埋め込み層を形成する工程と、
を有し、
前記第１高抵抗深部埋め込み層は、前記半絶縁性半導体埋め込み層とは異なる材料からなり、
前記トレンチ形成工程では、前記第１高抵抗深部埋め込み層に対するエッチングレートが前記半絶縁性半導体埋め込み層に対するエッチングレートよりも小さいエッチング方法を用い、前記ｐ型半導体領域を貫通して前記深部埋め込み層に至る前記トレンチを形成することを特徴とする半導体レーザの製造方法。
【請求項８】
前記深部埋め込み層は、前記第１高抵抗深部埋め込み層上に設けられた第２高抵抗埋め込み層をさらに含み、
前記第２高抵抗埋め込み層は、ノンドープ半導体又は半絶縁性半導体であって、前記半絶縁性半導体埋め込み層及び前記第１高抵抗深部埋め込み層とは異なる半導体からなり、
前記トレンチ形成工程では、前記第１高抵抗深部埋め込み層に対するエッチングレートが前記半絶縁性半導体埋め込み層に対するエッチングレートよりも小さいと共に、前記第２高抵抗深部埋め込み層に対するエッチングレートが前記半絶縁性半導体埋め込み層に対するエッチングレートよりも小さいエッチング方法を用い、前記ｎ型半導体領域を貫通して前記深部埋め込み層に至る前記トレンチを形成することを特徴とする請求項７に記載の半導体レーザの製造方法。
【請求項９】
活性層を有する半導体メサをｐ型半導体領域上に形成する工程と、
前記ｐ型半導体領域上であって前記半導体メサの側面上に、半導体埋め込み領域を形成する半導体埋め込み領域形成工程と、
前記半導体メサ及び前記半導体埋め込み領域上にｎ型半導体領域を形成する工程と、
前記ｎ型半導体領域及び前記半導体埋め込み領域をエッチングすることにより、トレンチを形成するトレンチ形成工程と、
を備え、
前記半導体埋め込み領域形成工程は、
ノンドープ半導体又は半絶縁性半導体からなる第１高抵抗深部埋め込み層を含む深部埋め込み層を形成する工程と、
前記深部埋め込み層上に、ｎ型半導体埋め込み層を形成する工程と、
前記ｎ型半導体埋め込み層上に半絶縁性半導体埋め込み層を形成する工程と、
を有し、
前記第１高抵抗深部埋め込み層は、前記ｎ型半導体埋め込み層とは異なる材料からなり、
前記トレンチ形成工程では、前記第１高抵抗深部埋め込み層に対するエッチングレートが前記ｎ型半導体埋め込み層に対するエッチングレートよりも小さいエッチング方法を用い、前記ｐ型半導体領域を貫通して前記深部埋め込み層に至る前記トレンチを形成することを特徴とする半導体レーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ及び半導体レーザの製造方法に関する。
【背景技術】
【０００２】
光情報通信分野で用いられる半導体レーザの構造の一つとして、埋め込みヘテロ構造が知られている。埋め込みヘテロ構造の半導体レーザは、活性層を含みメサストライプ状に加工された半導体メサ部と、半導体メサ部の側面上に設けられ、半導体メサ部を埋め込む半導体埋め込み層とを有している。埋め込みヘテロ構造の半導体レーザにおいては、半導体埋め込み層によって光及び電流を活性層近傍に強く閉じ込めることが可能であるので、誘導放出が効率よく生じる。特に、半絶縁性半導体材料からなる半導体埋め込み層を有する埋め込みヘテロ構造の半導体レーザは、寄生容量が小さく、高速応答性に優れるため、光通信用レーザとして好適に用いられている。
【０００３】
図１は、このような従来の埋め込みヘテロ構造を有する半導体レーザの一例を示す断面図である。この半導体レーザ９００は、主基板部９０１ａと、主基板部９０１ａ上に設けられた半導体メサ９０２と、半導体メサ９０２を埋め込む半導体埋め込み領域９０３と、半導体メサ９０２及び９０３上に設けられた主ｐ型クラッド層９０４ａを備えている。半導体メサ９０２は、メサ基板部９０２ｂ、ｎ型クラッド層９０５、下部光閉じ込め層９０６、活性層９０７、上部光閉じ込め層９０８、及び、メサｐ型クラッド層９０４ｂがこの順に積層された積層体である。主基板部９０１ａとメサ基板部９０１ｂとでｎ型半導体基板９０１となり、主ｐ型クラッド層９０４ａとメサｐ型クラッド層９０４ｂとでｐ型クラッド層９０４となる。
【０００４】
半導体埋め込み領域９０３は、主基板部９０１ａ及び主ｐ型クラッド層９０４ａ間に流れる電流を半導体メサ９０２に集中させる電流狭窄機能を有する。半導体埋め込み領域９０３は、主基板部９０１ａ上の半絶縁性埋め込み層９０３ａと、半絶縁性埋め込み層９０３ａ上のｎ型ホールブロック層９０３ｂとからなる。半絶縁性埋め込み層９０３ａには、Ｆｅ等の電子を捕獲する作用を発揮する元素がドープされているため、半絶縁性埋め込み層９０３ａを通過しようとする電子は、半絶縁性埋め込み層９０３ａにおいて捕獲される。また、ｎ型ホールブロック層９０３ｂは、ｎ型ホールブロック層９０３ｂを通過しようとする正孔をブロックする。また、ｐ型クラッド層９０４上には、コンタクト層９０９が設けられている。コンタクト層９０９上には、アノード電極９１０が設けられている。また、ｎ型半導体基板９０１の裏面には、カソード電極９１１が設けられている。
【０００５】
この半導体レーザ９００においては、ｐ型クラッド層９０４とｎ型ホールブロック層９０３ｂとがｐｎ接合を構成する。このｐｎ接合には寄生容量が生じるため、半導体レーザ９００を高速に駆動する際に信号波形が歪むなどの影響が生じる。この寄生容量を低減するために、半導体レーザ９００には一対のトレンチ溝９１２ａ、９１２ｂが形成されている。一対のトレンチ溝９１２ａ、９１２ｂは、それぞれ、ｐ型クラッド層９０４及びｎ型ホールブロック層９０３ｂを貫通して半絶縁性埋め込み層９０３ａに達している。一対のトレンチ溝９１２ａ、９１２ｂによってｐ型クラッド層９０４とｎ型ホールブロック層９０３ｂとの接合部分が減るため、寄生容量が低減される。一対のトレンチ溝９１２ａ、９１２ｂの表面には、絶縁膜９１３が設けられている。
【０００６】
上述の構成と類似の構成を有する半導体レーザとしては、下記特許文献１に開示されたものがある。また、トレンチ溝を備えないが、その他の点において類似の構成を有する半導体レーザとしては、下記特許文献２に開示されたものがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−１６２７０１号公報
【特許文献２】特開平２−２０６１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
発明者らの知見によると、上述のような構成を有する従来の埋め込みヘテロ構造の半導体レーザにおいては、以下のような理由により、ｐ型クラッド層９０４から半導体埋め込み領域９０３を経由してｎ型半導体基板９０１まで流れるリーク電流が発生してしまうという課題がある。
【０００９】
即ち、半導体埋め込み領域９０３による電流狭窄機能は必ずしも完全とは限らない。具体的には、一部の電子は、ｎ型半導体基板９０１から半絶縁性埋め込み層９０３ａ内に移動し、リーク電流の原因となってしまう場合がある。また、一対のトレンチ溝９１２ａ、９１２ｂの底がｎ型半導体基板９０１に達してしまうと、一対のトレンチ溝９１２ａ、９１２ｂの表面においてｐ型クラッド層９０４からｎ型半導体基板９０１に至る電流経路が形成されてしまう。一対のトレンチ溝９１２ａ、９１２ｂの底がｎ型半導体基板９０１に達しないようにすれば、このような電流経路は形成されない。しかし、そのためには、エッチング等で一対のトレンチ溝９１２ａ、９１２ｂを形成する際、一対のトレンチ溝９１２ａ、９１２ｂの底が半絶縁性埋め込み層９０３ａ内に位置するように制御する必要がある。半絶縁性埋め込み層９０３ａの厚さは、通常１μｍ程度であるため、上述のような制御は困難な場合がある。そのため、一対のトレンチ溝９１２ａ、９１２ｂの底がｎ型半導体基板９０１に達してしまい、リーク電流が発生してしまうことがある。このようなリーク電流が発生すると、駆動電流を効率よく半導体メサに流すことができなくなってしまう。
【００１０】
本発明はこのような課題に鑑みてなされたものであり、リーク電流を抑制することが可能な埋め込みヘテロ構造の半導体レーザ、及び、リーク電流を抑制することが可能な埋め込みヘテロ構造の半導体レーザの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述の課題を解決するため、本発明に係る半導体レーザは、ｎ型半導体領域と、ｐ型半導体領域と、ｎ型半導体領域とｐ型半導体領域との間に設けられ、活性層を有する半導体メサと、ｎ型半導体領域とｐ型半導体領域との間に位置しており、半導体メサの側面上に設けられた半導体埋め込み領域と、を備え、半導体埋め込み領域は、深部埋め込み層と、半絶縁性半導体埋め込み層と、ｎ型半導体埋め込み層と、を有し、半絶縁性半導体埋め込み層は、深部埋め込み層とｎ型半導体埋め込み層との間に設けられており、深部埋め込み層は、ｎ型半導体領域と半絶縁性半導体埋め込み層との間に設けられており、深部埋め込み層は、ノンドープ半導体又は半絶縁性半導体であって、半絶縁性半導体埋め込み層とは異なる半導体からなる第１高抵抗深部埋め込み層を有し、ｐ型半導体領域及び半導体埋め込み領域には、ｐ型半導体領域を貫通して深部埋め込み層に至るトレンチが形成されており、第１高抵抗深部埋め込み層の伝導帯の下端のエネルギーレベルは、ｎ型半導体領域の伝導帯の下端のエネルギーレベル及び半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも低い、又は、ｎ型半導体領域の伝導帯の下端のエネルギーレベル及び半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも高いことを特徴とする。
【００１２】
本発明に係る半導体レーザによれば、トレンチの底部とｎ型半導体領域との間には、第１高抵抗深部埋め込み層が介在する。この第１高抵抗深部埋め込み層は、ノンドープ半導体又は半絶縁性半導体からなるため、トレンチの表面においてｐ型半導体領域からｎ型半導体領域に至る電流経路は形成されない。
【００１３】
さらに、本発明に係る半導体レーザによれば、第１高抵抗深部埋め込み層の伝導帯の下端のエネルギーレベルがｎ型半導体領域の伝導帯の下端のエネルギーレベル及び半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも低い場合、第１高抵抗深部埋め込み層は、ｎ型半導体領域と半絶縁性半導体埋め込み層との間において伝導帯の谷を形成する。また、第１高抵抗深部埋め込み層の伝導帯の下端のエネルギーレベルがｎ型半導体領域の伝導帯の下端のエネルギーレベル及び半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも高い場合、第１高抵抗深部埋め込み層は、ｎ型半導体領域と半絶縁性半導体埋め込み層との間において伝導帯の山を形成する。このような伝導帯の谷又は山は、ｎ型半導体領域から半導体埋め込み領域内への電子の移動を阻害する。
【００１４】
以上の理由により、本発明に係る半導体レーザによれば、ｐ型半導体領域から半導体埋め込み領域を経由してｎ型半導体領域まで流れるリーク電流を抑制することが可能である。
【００１５】
さらに、本発明に係る半導体レーザにおいて、深部埋め込み層は、第１高抵抗深部埋め込み層よりもｐ型半導体領域側に設けられた第２高抵抗深部埋め込み層をさらに有し、第２高抵抗深部埋め込み層は、ノンドープ半導体又は半絶縁性半導体であって、半絶縁性半導体埋め込み層及び第１高抵抗深部埋め込み層とは異なる半導体からなり、第１高抵抗深部埋め込み層の伝導帯の下端のエネルギーレベルは、ｎ型半導体領域の伝導帯の下端のエネルギーレベル及び半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも低く、第２高抵抗深部埋め込み層の伝導帯の下端のエネルギーレベルは、ｎ型半導体領域の伝導帯の下端のエネルギーレベル及び半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも高いことが好ましい。
【００１６】
これにより、トレンチの底部とｎ型半導体領域との間には、ノンドープ半導体又は半絶縁性半導体からなる第２高抵抗深部埋め込み層がさらに介在する。この場合も、トレンチの表面においてｐ型半導体領域からｎ型半導体領域に至る電流経路は形成されない。さらに、第１高抵抗深部埋め込み層の伝導帯の下端のエネルギーレベルがｎ型半導体領域の伝導帯の下端のエネルギーレベル及び半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも低いため、第１高抵抗深部埋め込み層は、ｎ型半導体領域と半絶縁性半導体埋め込み層との間において伝導帯の谷を形成する。また、第２高抵抗深部埋め込み層の伝導帯の下端のエネルギーレベルは、ｎ型半導体領域の伝導帯の下端のエネルギーレベル及び半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベルよりも高いため、第２高抵抗深部埋め込み層は、ｎ型半導体領域と半絶縁性半導体埋め込み層との間において伝導帯の山を形成する。これらの伝導帯の山と谷は、いずれもｎ型半導体領域から半絶縁性半導体埋め込み層への電子の移動を阻害するため、リーク電流はさらに抑制される。
【００１７】
さらに、本発明に係る半導体レーザにおいて、ｎ型半導体領域は、ｎ型不純物がドープされたＩｎＰからなり、半絶縁性半導体埋め込み層は、Ｆｅ又はＲｕがドープされたＩｎＰからなり、第１高抵抗深部埋め込み層は、ノンドープのＧａＩｎＡｓＰ、又は、Ｆｅ又はＲｕがドープされた半絶縁性のＧａＩｎＡｓＰからなることができる。
【００１８】
また、本発明に係る半導体レーザにおいて、ｎ型半導体領域は、ｎ型不純物がドープされたＩｎＰからなり、半絶縁性半導体埋め込み層は、Ｆｅ又はＲｕがドープされたＩｎＰからなり、第１高抵抗深部埋め込み層は、ノンドープのＧａＩｎＡｓＰ、又は、Ｆｅ又はＲｕがドープされた半絶縁性のＧａＩｎＡｓＰからなり、第２高抵抗深部埋め込み層は、ノンドープのＡｌＩｎＡｓ、ノンドープのＡｌＧａＩｎＡｓ、Ｆｅ又はＲｕがドープされた半絶縁性のＡｌＩｎＡｓ、及び、Ｆｅ又はＲｕがドープされた半絶縁性のＡｌＧａＩｎＡｓのいずれかからなることができる。
【００１９】
本発明に係る他の態様の半導体レーザは、ｐ型半導体領域と、ｎ型半導体領域と、ｐ型半導体領域とｎ型半導体領域との間に設けられ、活性層を有する半導体メサと、ｐ型半導体領域とｎ型半導体領域との間に位置しており、半導体メサの側面上に設けられた半導体埋め込み領域と、を備え、半導体埋め込み領域は、深部埋め込み層と、ｎ型半導体埋め込み層と、半絶縁性半導体埋め込み層と、を有し、ｎ型半導体埋め込み層は、深部埋め込み層と半絶縁性半導体埋め込み層との間に設けられており、深部埋め込み層は、ｐ型半導体領域とｎ型半導体埋め込み層との間に設けられており、深部埋め込み層は、ノンドープ半導体又は半絶縁性半導体であって、ｎ型半導体埋め込み層とは異なる半導体からなる第１高抵抗深部埋め込み層を有し、ｎ型半導体領域及び半導体埋め込み領域には、ｎ型半導体領域を貫通して深部埋め込み層に至るトレンチが形成されており、第１高抵抗深部埋め込み層の価電子帯の上端のエネルギーレベルは、ｐ型半導体領域の価電子帯の上端のエネルギーレベル及びｎ型半導体埋め込み層の価電子帯の上端のエネルギーレベルよりも高いことを特徴とする。
【００２０】
本発明に係る上記態様の半導体レーザによれば、トレンチの底部とｐ型半導体領域との間には、第１高抵抗深部埋め込み層が介在する。この第１高抵抗深部埋め込み層は、ノンドープ半導体又は半絶縁性半導体からなるため、トレンチの表面においてｐ型半導体領域からｎ型半導体領域に至る電流経路は形成されない。
【００２１】
さらに、本発明に係る上記態様の半導体レーザによれば、第１高抵抗深部埋め込み層の価電子帯の上端のエネルギーレベルがｐ型半導体領域の価電子帯の上端のエネルギーレベル及びｎ型半導体埋め込み層の価電子帯の上端のエネルギーレベルよりも高いため、第１高抵抗深部埋め込み層は、ｐ型半導体領域とｎ型半導体埋め込み層との間において価電子帯の山を形成する。このような価電子帯の山は、ｐ型半導体領域から半導体埋め込み領域内への正孔の移動を阻害する。
【００２２】
以上の理由により、本発明に係る上記態様の半導体レーザによれば、ｐ型半導体領域から半導体埋め込み領域を経由してｎ型半導体領域まで流れるリーク電流を抑制することが可能である。
【００２３】
さらに、本発明に係る上記態様の半導体レーザにおいて、ｐ型半導体領域は、ｐ型不純物がドープされたＩｎＰからなり、ｎ型半導体埋め込み層は、ｎ型不純物がドープされたＩｎＰからなり、第１高抵抗深部埋め込み層は、ノンドープのＧａＩｎＡｓＰ、又は、Ｔｉ又はＣｏがドープされた半絶縁性のＧａＩｎＡｓＰからなることができる。
【００２４】
また、上述の課題を解決するため、本発明に係る半導体レーザの製造方法は、活性層を有する半導体メサをｎ型半導体領域上に形成する工程と、ｎ型半導体領域上であって半導体メサの側面上に、半導体埋め込み領域を形成する半導体埋め込み領域形成工程と、半導体メサ及び半導体埋め込み領域上にｐ型半導体領域を形成する工程と、ｐ型半導体領域及び半導体埋め込み領域をエッチングすることにより、トレンチを形成するトレンチ形成工程と、を備え、半導体埋め込み領域形成工程は、ノンドープ半導体又は半絶縁性半導体からなる第１高抵抗深部埋め込み層を含む深部埋め込み層を形成する工程と、深部埋め込み層上に、半絶縁性半導体埋め込み層を形成する工程と、半絶縁性半導体埋め込み層上に、ｎ型半導体埋め込み層を形成する工程と、を有し、第１高抵抗深部埋め込み層は、半絶縁性半導体埋め込み層とは異なる材料からなり、トレンチ形成工程では、第１高抵抗深部埋め込み層に対するエッチングレートが半絶縁性半導体埋め込み層に対するエッチングレートよりも小さいエッチング方法を用い、ｐ型半導体領域を貫通して深部埋め込み層に至るトレンチを形成することを特徴とする。
【００２５】
本発明に係る半導体レーザの製造方法によれば、エッチングによってトレンチを形成する際、第１高抵抗深部埋め込み層に対するエッチングレートが半絶縁性半導体埋め込み層に対するエッチングレートよりも小さいエッチング方法を用いている。これにより、トレンチの形成時において、第１高抵抗深部埋め込み層はエッチングストッパーとして機能するため、トレンチの深さを精密に制御可能であり、トレンチの形成時にトレンチの底部がｎ型半導体領域に達することが抑制される。そのため、トレンチの底部とｎ型半導体領域との間には、ノンドープ半導体又は半絶縁性半導体からなる第１高抵抗深部埋め込み層が介在することになり、トレンチの表面においてｐ型半導体領域からｎ型半導体領域に至る電流経路が形成されることは抑制される。その結果、ｐ型半導体領域から半導体埋め込み領域を経由してｎ型半導体領域まで流れるリーク電流を抑制することが可能な半導体レーザが得られる。
【００２６】
さらに、本発明に係る半導体レーザの製造方法において、深部埋め込み層は、第１高抵抗深部埋め込み層上に設けられた第２高抵抗埋め込み層をさらに含み、第２高抵抗埋め込み層は、ノンドープ半導体又は半絶縁性半導体であって、半絶縁性半導体埋め込み層及び第１高抵抗深部埋め込み層とは異なる半導体からなり、トレンチ形成工程では、第１高抵抗深部埋め込み層に対するエッチングレートが半絶縁性半導体埋め込み層に対するエッチングレートよりも小さいと共に、第２高抵抗深部埋め込み層に対するエッチングレートが半絶縁性半導体埋め込み層に対するエッチングレートよりも小さいエッチング方法を用い、ｎ型半導体領域を貫通して深部埋め込み層に至るトレンチを形成することが好ましい。
【００２７】
これにより、トレンチの底部とｎ型半導体領域との間には、ノンドープ半導体又は半絶縁性半導体からなる第２高抵抗深部埋め込み層がさらに介在する。この場合も、トレンチの表面においてｐ型半導体領域からｎ型半導体領域に至る電流経路が形成されることは抑制される。さらに、エッチングによってトレンチを形成する際、第１高抵抗深部埋め込み層だけでなく、第２高抵抗深部埋め込み層もエッチングストッパーとして機能する。そのため、トレンチの形成時にトレンチの底部がｎ型半導体領域に達することがさらに抑制される。
【００２８】
本発明に係る他の態様の半導体レーザの製造方法は、活性層を有する半導体メサをｐ型半導体領域上に形成する工程と、ｐ型半導体領域上であって半導体メサの側面上に、半導体埋め込み領域を形成する半導体埋め込み領域形成工程と、半導体メサ及び半導体埋め込み領域上にｎ型半導体領域を形成する工程と、ｎ型半導体領域及び半導体埋め込み領域をエッチングすることにより、トレンチを形成するトレンチ形成工程と、を備え、半導体埋め込み領域形成工程は、ノンドープ半導体又は半絶縁性半導体からなる第１高抵抗深部埋め込み層を含む深部埋め込み層を形成する工程と、深部埋め込み層上に、ｎ型半導体埋め込み層を形成する工程と、ｎ型半導体埋め込み層上に半絶縁性半導体埋め込み層を形成する工程と、を有し、第１高抵抗深部埋め込み層は、ｎ型半導体埋め込み層とは異なる材料からなり、トレンチ形成工程では、第１高抵抗深部埋め込み層に対するエッチングレートがｎ型半導体埋め込み層に対するエッチングレートよりも小さいエッチング方法を用い、ｐ型半導体領域を貫通して深部埋め込み層に至るトレンチを形成することを特徴とする。
【００２９】
本発明に係る上記態様の半導体レーザの製造方法によれば、エッチングによってトレンチを形成する際、第１高抵抗深部埋め込み層に対するエッチングレートがｎ型半導体埋め込み層に対するエッチングレートよりも小さいエッチング方法を用いている。これにより、トレンチの形成時において、第１高抵抗深部埋め込み層はエッチングストッパーとして機能するため、トレンチの形成時にトレンチの底部がｎ型半導体領域に達することが抑制される。そのため、トレンチの底部とｐ型半導体領域との間には、ノンドープ半導体又は半絶縁性半導体からなる第１高抵抗深部埋め込み層が介在することになり、トレンチの表面においてｐ型半導体領域からｎ型半導体領域に至る電流経路が形成されることは抑制される。その結果、ｐ型半導体領域から半導体埋め込み領域を経由してｎ型半導体領域まで流れるリーク電流を抑制することが可能な半導体レーザが得られる。
【発明の効果】
【００３０】
本発明によれば、リーク電流を抑制することが可能な埋め込みヘテロ構造の半導体レーザ、及び、リーク電流を抑制することが可能な埋め込みヘテロ構造の半導体レーザの製造方法が提供される。
【図面の簡単な説明】
【００３１】
【図１】従来の埋め込みヘテロ構造を有する半導体レーザの一例を示す断面図である。
【図２】第１実施形態に係る半導体レーザの構成を示す断面図である。
【図３】第１実施形態における第１高抵抗深部埋め込み層近傍のエネルギーバンド図である。
【図４】第１実施形態の変形例における第１高抵抗深部埋め込み層近傍のエネルギーバンド図である。
【図５】第２実施形態に係る半導体レーザの構成を示す断面図である。
【図６】第２実施形態における第１高抵抗深部埋め込み層及び第２高抵抗深部埋め込み層近傍のエネルギーバンド図である。
【図７】第３実施形態に係る半導体レーザの構成を示す断面図である。
【図８】第３実施形態における第１高抵抗深部埋め込み層近傍のエネルギーバンド図である。
【図９】第４実施形態の製造方法を説明するための断面図である。
【図１０】第４実施形態の製造方法を説明するための断面図である。
【図１１】第４実施形態の製造方法を説明するための断面図である。
【図１２】第４実施形態の製造方法を説明するための断面図である。
【図１３】第４実施形態の製造方法を説明するための断面図である。
【図１４】第５実施形態の製造方法を説明するための断面図である。
【図１５】第５実施形態の製造方法を説明するための断面図である。
【図１６】第６実施形態の製造方法を説明するための断面図である。
【図１７】第６実施形態の製造方法を説明するための断面図である。
【図１８】第６実施形態の製造方法を説明するための断面図である。
【図１９】第６実施形態の製造方法を説明するための断面図である。
【図２０】第６実施形態の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００３２】
以下、実施の形態に係る半導体レーザについて、添付図面を参照しながら詳細に説明する。なお、各図面において、可能な場合には同一要素には同一符号を用いる。また、図面中の構成要素内及び構成要素間の寸法比は、図面の見易さのため、それぞれ任意となっている。
【００３３】
（第１実施形態）
まず、本発明の第１実施形態に係る半導体レーザについて説明する。図２は、第１実施形態に係る半導体レーザの構成を示す断面図である。なお、図２は、半導体レーザ１Ａの光導波方向と直交する断面を示している。
【００３４】
図２に示すように、本実施形態の半導体レーザ１Ａは、埋め込みヘテロ構造を有しており、主として、ｎ型半導体領域３ａ、半導体メサ５Ａ、ｐ型半導体領域７ａ、及び、半導体埋め込み領域１９Ａ、を備えている。
【００３５】
ｎ型半導体領域３ａは、本実施形態においては、ｎ型の半導体基板３の一部である。半導体基板３は、平板状のｎ型半導体領域３ａと、半導体メサ５Ａの一部である後述のメサ基板部３ｂとからなる。ｎ型半導体領域３ａは、例えば、ｎ型ドーパントを含むＩｎＰ等のIII−V族化合物半導体からなる。
【００３６】
半導体メサ５Ａは、ｎ型半導体領域３ａ上に設けられている。半導体メサ５Ａは、ｎ型半導体領域３ａとｐ型半導体領域７ａとの間に設けられており、半導体レーザ１Ａの光導波方向に沿って延びるメサストライプ形状をなしている。半導体メサ５Ａは、少なくとも活性層１３を有する。本実施形態においては、半導体メサ５Ａは、メサ基板部３ｂと、メサ基板部３ｂ上に設けられたｎ型クラッド層９と、ｎ型クラッド層９上に設けられた第１光閉じ込め層１１と、第１光閉じ込め層１１上に設けられた活性層１３と、活性層１３上に設けられた第２光閉じ込め層１５と、活性層１３上に設けられたメサクラッド層部７ｂと、を有している。半導体メサ５Ａの高さは、例えば０．８μｍ以上、２．５μｍ以下とすることができ、半導体メサ５Ａの幅（半導体レーザ１Ａの光導波方向と直交する方向の長さ）は、例えば０．８μｍ以上、２．０μｍ以下とすることができる。
【００３７】
メサ基板部３ｂは、半導体基板３の一部であり、例えば、ｎ型ドーパントを含むＩｎＰ等のIII−V族化合物半導体からなる。本実施形態では、ｎ型半導体領域３ａとメサ基板部３ｂは、同一の材料によって一体形成されている。
【００３８】
ｎ型クラッド層９は、ｎ型半導体からなる。ｎ型クラッド層９は、例えば、シリコン（Ｓｉ）等のｎ型ドーパントを含むIII−V族化合物半導体からなる。この場合のIII−V族化合物半導体としては、例えば、ＩｎＰを挙げることができる。ｎ型クラッド層９は、活性層１３にキャリアである電子を供給する。ｎ型クラッド層９は、活性層１３よりも屈折率の小さい材料からなり、活性層１３で発生した光を活性層１３近傍に閉じ込める。
【００３９】
第１光閉じ込め層１１と第２光閉じ込め層１５は、それらの間に活性層１３を挟むように設けられている。本実施形態においては、第１光閉じ込め層１１、活性層１３、及び、第２光閉じ込め層１５は、分離閉じ込めヘテロ構造（Separate Confinement Heterostructure：ＳＣＨ）を構成している。分離閉じ込めヘテロ構造においては、第１光閉じ込め層１１と第２光閉じ込め層１５とは、キャリア（電子および正孔）を活性層１３中に閉じ込める機能を有する。
【００４０】
第１光閉じ込め層１１及び第２光閉じ込め層１５は、通常アンドープとすることで光の吸収損失を抑えるが、必要に応じて、第１光閉じ込め層１１及び第２光閉じ込め層１５は、ｎ型ドーパントやｐ型ドーパントを含んでいてもよい。第１光閉じ込め層１１及び第２光閉じ込め層１５は、例えば、ＡｌＧａＩｎＡｓ等のIII−V族化合物半導体からなる。
【００４１】
メサクラッド層部７ｂは、本実施形態においては、ｐ型クラッド層７の一部である。メサクラッド層部７ｂは、例えば、亜鉛（Ｚｎ）等のｐ型ドーパントを含むIII−V族化合物半導体からなる。この場合のIII−V族化合物半導体としては、例えば、ＩｎＰを挙げることができる。本実施形態では、ｐ型半導体領域７ａとメサクラッド層部７ｂは、同一の材料によって一体形成されている。
【００４２】
ｐ型半導体領域７ａは、本実施形態では、ｐ型クラッド層７の一部である。ｐ型半導体領域７ａとメサクラッド層部７ｂとで、ｐ型クラッド層７となる。ｐ型半導体領域７ａは、例えば、亜鉛（Ｚｎ）等のｐ型ドーパントを含むIII−V族化合物半導体からなる。この場合のIII−V族化合物半導体としては、例えば、ＩｎＰを挙げることができる。ｐ型クラッド層７は、活性層１３にキャリアである正孔を供給する。ｐ型クラッド層７は、活性層１３よりも屈折率の小さい材料からなり、活性層１３で発生した光を活性層１３近傍に閉じ込める。
【００４３】
活性層１３は、例えば、量子井戸層とバリア層とが交互に積層された量子井戸構造を有する。活性層１３の量子井戸構造は、単一量子井戸（ＳＱＷ）構造又は多重量子井戸（ＭＱＷ）構造とすることができる。活性層１３を構成する量子井戸層とバリア層は、例えば、共にノンドープのIII−V族化合物半導体からなる。この場合のIII−V族化合物半導体としては、例えば、ＡｌＧａＩｎＡｓを挙げることができる。活性層１３には、第１光閉じ込め層１１を介してｎ型クラッド層９から電子が注入され、第２光閉じ込め層１５を介してｐ型クラッド層７から正孔が注入される。活性層１３では、これらの電子と正孔が再結合し、光が発生する。なお、活性層１３は、ＡｌＧａＩｎＡｓ等のIII−V族化合物半導体からなる単一の半導体層であってもよい。
【００４４】
第１光閉じ込め層１１のバンドギャップは、ｎ型クラッド層９のバンドギャップよりも小さく、活性層１３のバンドギャップよりも大きいことが好ましい。また、第２光閉じ込め層１５のバンドギャップは、ｐ型クラッド層７のバンドギャップよりも小さく、活性層１３のバンドギャップよりも大きいことが好ましい。これにより、ｎ型クラッド層９から注入されたキャリア（電子）は、第１光閉じ込め層１１によって阻止されること無く、活性層１３へ効率よく注入される。一方、ｐ型クラッド層７から注入されたキャリア（正孔）は、第２光閉じ込め層１５によって阻止されること無く、活性層１３へ効率よく注入される。
【００４５】
上記のようなｎ型クラッド層９、第１光閉じ込め層１１、活性層１３、第２光閉じ込め層１５、及び、ｐ型クラッド層７におけるバンドギャップの大小関係が満たされる場合、第１光閉じ込め層１１の屈折率は、ｎ型クラッド層９の屈折率よりも大きく、活性層１３の屈折率よりも小さくなる。また、第２光閉じ込め層１５の屈折率は、ｐ型クラッド層７の屈折率よりも大きく、活性層１３の屈折率よりも小さくなる。これにより、ｎ型クラッド層９及びｐ型クラッド層７は、活性層１３において発生した光を、第１光閉じ込め層１１、活性層１３、第２光閉じ込め層１５にさらに効率よく閉じ込めるように働き、その結果、活性層１３への光の閉じ込めがさらに強められる。
【００４６】
半導体埋め込み領域１９Ａは、ｎ型半導体領域３ａとｐ型半導体領域７ａとの間に位置しており、半導体メサ５Ａの側面５ＡＳ上に設けられている。そのため、半導体埋め込み領域１９Ａは、半導体メサ５Ａを埋め込んでいる。半導体埋め込み領域１９Ａは、ｐ型半導体領域７ａからｎ型半導体領域３ａまで流れる電流を半導体メサ５Ａに集中させる電流狭窄機能を有する。
【００４７】
本実施形態においては、半導体埋め込み領域１９Ａは、ｎ型半導体領域３ａの表面の一部上に設けられた深部埋め込み層２０Ａと、深部埋め込み層２０Ａを覆うようにｎ型半導体領域３ａの他の一部上及び深部埋め込み層２０Ａ上に設けられた半絶縁性半導体埋め込み層２３と、半絶縁性半導体埋め込み層２３上に設けられたｎ型半導体埋め込み層２５と、を有する。そのため、半絶縁性半導体埋め込み層２３は、深部埋め込み層２０Ａとｎ型半導体埋め込み層２５との間に設けられており、深部埋め込み層２０Ａは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間に設けられている。
【００４８】
本実施形態においては、深部埋め込み層２０Ａは、第１高抵抗深部埋め込み層２１Ａからなる。第１高抵抗深部埋め込み層２１Ａは、ノンドープ半導体又は半絶縁性半導体からなる。第１高抵抗深部埋め込み層２１Ａに含まれるキャリア濃度が１．０×１０17  ｃｍ−３以下であれば、第１高抵抗深部埋め込み層２１Ａはノンドープ半導体からなるとみなすことができる。また、第１高抵抗深部埋め込み層２１Ａは、半絶縁性半導体埋め込み層２３とは異なる半導体からなる。第１高抵抗深部埋め込み層２１Ａがノンドープ半導体からなる場合、第１高抵抗深部埋め込み層２１Ａは、例えば、ノンドープのＧａＩｎＡｓＰ等のIII−V族化合物半導体からなる。第１高抵抗深部埋め込み層２１Ａが半絶縁性半導体からなる場合、第１高抵抗深部埋め込み層２１Ａは、例えば、半絶縁性のＧａＩｎＡｓＰ等のIII−V族化合物半導体からなる。この場合、第１高抵抗深部埋め込み層２１Ａには、第１高抵抗深部埋め込み層２１Ａのエネルギーギャップ内に電子捕獲準位を形成する元素がドープされている。即ち、この場合、第１高抵抗深部埋め込み層２１Ａには、第１高抵抗深部埋め込み層２１Ａのエネルギーギャップ内に深いアクセプタレベルを形成することにより電子捕獲作用を発揮する元素（以下、「電子捕獲元素」という。）がドープされている。このような電子捕獲元素は、例えば、鉄（Ｆｅ）、及び、ルテニウム（Ｒｕ）のうちのいずれか、又は、双方とすることができる。
【００４９】
半絶縁性半導体埋め込み層２３は、例えば、ＩｎＰ等のIII−V族化合物半導体からなる。また、半絶縁性半導体埋め込み層２３には、電子捕獲元素がドープされている。このような電子捕獲元素は、例えば、鉄（Ｆｅ）、及び、ルテニウム（Ｒｕ）のうちのいずれか、又は、双方とすることができる。半絶縁性半導体埋め込み層２３は、ｎ型半導体領域３ａから半絶縁性半導体埋め込み層２３を経由してｐ型半導体領域７ａまで電子が移動することを阻害し、また、ｐ型半導体領域７ａから半絶縁性半導体埋め込み層２３を経由してｎ型半導体領域３ａまで正孔が移動することを阻害する。
【００５０】
ｎ型半導体埋め込み層２５は、例えば、シリコン（Ｓｉ）等のｎ型ドーパントを含むIII−V族化合物半導体からなる。この場合のIII−V族化合物半導体としては、例えば、ＩｎＰを挙げることができる。ｎ型半導体埋め込み層２５は、ホールブロック層として機能する。即ち、ｎ型半導体埋め込み層２５は、ｐ型半導体領域７ａからｎ型半導体埋め込み層２５を経由してｎ型半導体領域３ａまで正孔が移動することを阻害する。
【００５１】
また、ｎ型半導体領域３ａ、第１高抵抗深部埋め込み層２１Ａ、及び、半絶縁性半導体埋め込み層２３は、以下に説明するような所定の態様のエネルギーバンド構造を形成する。
【００５２】
図３は、本実施形態における第１高抵抗深部埋め込み層近傍のエネルギーバンド図である。図３のエネルギーバンド図においては、縦軸は電子のエネルギーを示し、横軸は座標を示している。
【００５３】
図３に示すように、第１高抵抗深部埋め込み層２１Ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２１は、ｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３よりも低く、かつ、半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも低くなっている。このようなエネルギーレベル間の関係は、本実施形態においては、第１高抵抗深部埋め込み層２１ＡのエネルギーギャップＧ２１をｎ型半導体領域３ａのエネルギーギャップＧ３よりも小さく、かつ、半絶縁性半導体埋め込み層２３のエネルギーギャップＧ２３よりも小さくすることによって実現している。このようなエネルギーレベル間の関係に基づき、第１高抵抗深部埋め込み層２１Ａは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの谷Ｅｃ２１Ｖを形成する。
【００５４】
本実施形態においては、エネルギーギャップＧ２１の大きさは、例えば、第１高抵抗深部埋め込み層２１Ａを構成する半導体材料としてノンドープ又は半絶縁性のＧａＩｎＡｓＰを用いた場合、１．００ｅＶ以上、１．２０eＶ以下とすることができる。また、エネルギーギャップＧ３とエネルギーギャップＧ２３が略等しい値となるようにｎ型半導体領域３ａ及び半絶縁性半導体埋め込み層２３を構成する材料を選択してもよい。例えば、ｎ型半導体領域３ａおよび半絶縁性半導体埋め込み層２３が、それぞれＩｎＰ半導体から成るとき、エネルギーギャップＧ３とエネルギーギャップＧ２３の大きさは、それぞれ約１．３５ｅＶとなる。ここで、１ｅＶは、１．６０２２×１０−１９Ｊに相当する。
【００５５】
なお、本実施形態においては、エネルギーギャップＧ３とエネルギーギャップＧ２３とが略等しくなるように、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３を構成する材料が選択されている。これは、例えば、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３を同一の半導体材料（例えば、ＩｎＰ）で構成することにより実現される。ただし、エネルギーギャップＧ３とエネルギーギャップＧ２３とが異なるようにｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３を構成する材料が選択されていてもよい。
【００５６】
また、本実施形態の変形例においては、ｎ型半導体領域３ａ、第１高抵抗深部埋め込み層２１Ａ、及び半絶縁性半導体埋め込み層２３は、以下に説明するような別の態様のエネルギーバンド構造を形成する。
【００５７】
図４は、本実施形態の変形例における第１高抵抗深部埋め込み層近傍のエネルギーバンド図である。図４のエネルギーバンド図においては、縦軸は電子のエネルギーを示し、横軸は座標を示している。
【００５８】
図４に示すように、第１高抵抗深部埋め込み層２１Ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２１は、ｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３よりも高く、かつ、半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも高くなっている。このようなエネルギーレベル間の関係は、本実施形態においては、第１高抵抗深部埋め込み層２１Ａ、ｎ型半導体領域３ａ、及び、半絶縁性半導体埋め込み層２３を構成する半導体材料の組み合わせを適宜選択することにより実現している。例えば、第１高抵抗深部埋め込み層２１Ａを構成する材料として、ＡｌＩｎＡｓ又はＡｌＧａＩｎＡｓ半導体を選択し、ｎ型半導体領域３ａ、半絶縁性半導体埋め込み層２３を構成する半導体材料としてＩｎＰ半導体を選択することにより、上述のようなエネルギーレベル間の関係を実現することができる。このようなエネルギーレベル間の関係に基づき、第１高抵抗深部埋め込み層２１Ａは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの山Ｅｃ２１Ｍを形成する。
【００５９】
本実施形態の変形例においては、エネルギーギャップＧ２１の大きさは、第１高抵抗深部埋め込み層２１Ａを構成する材料として、ノンドープ又は半絶縁性のＡｌＩｎＡｓ又はＡｌＧａＩｎＡｓ半導体を選択したとき、１．１２ｅＶ以上、１．４９ｅＶ以下とすることができる。また、本実施形態の変形例においては、エネルギーギャップＧ３とエネルギーギャップＧ２３が略等しい値となるようにｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３を構成する材料を選択してもよい。例えば、ｎ型半導体領域３ａおよび半絶縁性半導体埋め込み層２３が、それぞれＩｎＰ半導体から成るとき、エネルギーギャップＧ３とエネルギーギャップＧ２３の大きさは、それぞれ約１．３５ｅＶとなる。
【００６０】
なお、本実施形態の変形例においては、エネルギーギャップＧ３とエネルギーギャップＧ２３とが略等しくなるように、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３を構成する材料が選択されている。これは、例えば、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３を同一の半導体材料（例えば、ＩｎＰ）で構成することにより実現される。ただし、エネルギーギャップＧ３とエネルギーギャップＧ２３とが異なるようにｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３を構成する材料が選択されていてもよい。
【００６１】
再び図２を参照しながら、半導体レーザ１Ａが備える他の構成要素について説明する。
【００６２】
ｐ型半導体領域７ａは、半導体メサ５Ａ及び半導体埋め込み領域１９Ａ上に設けられている。そして、ｐ型半導体領域７ａ上には、ｐ＋コンタクト層２７が設けられている。ｐ＋コンタクト層２７は、例えば、ＧａＩｎＡｓ等のIII−V族化合物半導体からなり、ｐ型電極３５とのオーミックコンタクトのために設けられている。
【００６３】
ｐ型半導体領域７ａ及び半導体埋め込み領域１９Ａには、一対のトレンチ３１ａ、３１ｂが形成されている。一対のトレンチ３１ａ、３１ｂは、半導体メサ５Ａの高さ方向（積層方向）に沿った方向を深さ方向とする溝部である。一対のトレンチ３１ａ、３１ｂは、半導体メサ５Ａの延び方向（半導体レーザ１Ａの光導波方向）に沿って延びており、半導体メサ５Ａの延び方向と直交かつ半導体メサ５Ａの高さ方向と直交する方向に半導体メサ５Ａと離間している。一対のトレンチ３１ａ、３１ｂは、ｐ型半導体領域７ａを貫通して、半導体埋め込み領域１９Ａの深部埋め込み層２０Ａに至っている。本実施形態では、一対のトレンチ３１ａ、３１ｂは、ｐ＋コンタクト層２７の表面から深部埋め込み層２０Ａの表面まで至っている。一対のトレンチ３１ａ、３１ｂは、深部埋め込み層２０Ａの内部にまで至っていてもよい。
【００６４】
ｐ＋コンタクト層２７及び一対のトレンチ３１ａ、３１ｂ上には、絶縁層３３が設けられている。絶縁層３３は、例えば、酸化シリコン（ＳｉＯ２）からなる。絶縁層３３には、半導体メサ５Ａ上において半導体メサ５Ａの延び方向に沿って延びる開口３３ａが形成されている。ｐ＋コンタクト層２７及び絶縁層３３上の一部には、ｐ型電極３５が設けられている。ｐ型電極３５は、例えば、Ｔｉ／Ｐｔ／Ａｕによって構成され、絶縁層３３の開口３３ａを介してｐ＋コンタクト層２７とオーミック接触をなすことにより、半導体メサ５Ａに電気的に接続されている。ｐ型電極３５は、一方のトレンチ３１ａ上の絶縁層３３を覆うように延びている。半導体基板３の裏面には、ｎ型電極３７が設けられている。ｎ型電極３７は、例えば、ＡｕＧｅ／Ａｕからなり、半導体基板３とオーミック接触をなすことにより、半導体メサ５Ａに電気的に接続されている。
【００６５】
上述のような本実施形態に係る半導体レーザ１Ａによれば、以下のような理由により、ｐ型半導体領域７ａから半導体埋め込み領域１９Ａを経由してｎ型半導体領域３ａまで流れるリーク電流を抑制することが可能である。
【００６６】
即ち、本実施形態に係る半導体レーザ１Ａによれば、一対のトレンチ３１ａ、３１ｂとｎ型半導体領域３ａとの間には、第１高抵抗深部埋め込み層２１Ａが介在する（図２参照）。この第１高抵抗深部埋め込み層２１Ａは、ノンドープ半導体又は半絶縁性半導体からなるため、一対のトレンチ３１ａ、３１ｂの表面においてｐ型半導体領域７ａからｎ型半導体領域３ａに至る電流経路は形成されない。
【００６７】
さらに、本実施形態に係る半導体レーザ１Ａによれば、第１高抵抗深部埋め込み層２１Ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２１がｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも低い場合（図３参照）、第１高抵抗深部埋め込み層２１Ａは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの谷Ｅｃ２１Ｖを形成する。このような谷Ｅｃ２１Ｖは、ｎ型半導体領域３ａから半絶縁性半導体埋め込み層２３への電子の移動を阻害する。
【００６８】
具体的には、ｎ型半導体領域３ａから第１高抵抗深部埋め込み層２１Ａへ移動した電子は、谷Ｅｃ２１Ｖ内に落ち込む。そのため、電子が第１高抵抗深部埋め込み層２１Ａから半絶縁性半導体埋め込み層２３へ移動するためには、電子は谷Ｅｃ２１Ｖによって形成されるポテンシャルＰ２３を超える必要がある。このポテンシャルＰ２３は、エネルギーレベルＥｃ２３とエネルギーレベルＥｃ２１とのバンドオフセットに対応する。仮に半導体埋め込み領域１９Ａが第１高抵抗深部埋め込み層２１Ａを有していない場合、ｎ型半導体領域３ａから半絶縁性半導体埋め込み層２３へ移動する電子は、エネルギーレベルＥｃ２３とエネルギーレベルＥｃ３のバンドオフセットに対応する仮想ポテンシャルＰ２３ｉを超える必要があるが、ポテンシャルＰ２３は、仮想ポテンシャルＰ２３ｉよりも大きい。そのため、谷Ｅｃ２１Ｖは、ｎ型半導体領域３ａから半絶縁性半導体埋め込み層２３内（半導体埋め込み領域１９Ａ内）への電子の移動を阻害する。
【００６９】
また、第１高抵抗深部埋め込み層２１Ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２１がｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも高い場合（図４参照）、第１高抵抗深部埋め込み層２１Ａは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの山Ｅｃ２１Ｍを形成する。このような山Ｅｃ２１Ｍは、ｎ型半導体領域３ａから半絶縁性半導体埋め込み層２３への電子の移動を阻害する。
【００７０】
具体的には、電子がｎ型半導体領域３ａ内の第１高抵抗深部埋め込み層２１Ａへ移動するためには、電子は山Ｅｃ２１Ｍによって形成されるポテンシャルＰ２１を超える必要がある。このポテンシャルＰ２１は、エネルギーレベルＥｃ２１とエネルギーレベルＥｃ３とのバンドオフセットに対応する。仮に半導体埋め込み領域１９Ａが第１高抵抗深部埋め込み層２１Ａを有していない場合、ｎ型半導体領域３ａから半絶縁性半導体埋め込み層２３へ移動する電子は、エネルギーレベルＥｃ２３とエネルギーレベルＥｃ３のバンドオフセットに対応する仮想ポテンシャルＰ２３ｉを超える必要があるが、ポテンシャルＰ２３は、仮想ポテンシャルＰ２３ｉよりも大きい。そのため、山Ｅｃ２１Ｍは、ｎ型半導体領域３ａから半絶縁性半導体埋め込み層２３内（半導体埋め込み領域１９Ａ内）への電子の移動を阻害する。
【００７１】
以上の理由により、半導体レーザ１Ａによれば、ｐ型半導体領域７ａから半導体埋め込み領域１９Ａを経由してｎ型半導体領域３ａまで流れるリーク電流を抑制することが可能である。
【００７２】
また、本実施形態の半導体レーザ１Ａにおいて、半導体埋め込み領域１９Ａの厚さは、例えば、０．６μｍ以上、２．５μｍ以下とすることができる。そして、第１高抵抗深部埋め込み層２１Ａの厚さは、１００ｎｍ以上、５００ｎｍ以下であることが好ましい。何故なら、第１高抵抗深部埋め込み層２１Ａの厚さが５００ｎｍを超えると、一対のトレンチ３１ａ、３１ｂの電流狭窄機能が低下する傾向があるためであり、第１高抵抗深部埋め込み層２１Ａの厚さが１００ｎｍ未満であると、ポテンシャル障壁による第１高抵抗深部埋め込み層２１Ａのリーク電流阻止能力が低下するためである。
【００７３】
（第２実施形態）
次に、本発明の第２実施形態に係る半導体レーザについて説明する。図５は、第２実施形態に係る半導体レーザの構成を示す断面図である。なお、図５は、半導体レーザ１Ｂの光導波方向と直交する断面を示している。
【００７４】
図５に示すように、本実施形態の半導体レーザ１Ｂは、半導体埋め込み領域の構成の点において、第１実施形態の半導体レーザ１Ａ（図２参照）と相違する。具体的には、半導体レーザ１Ｂの半導体埋め込み層１９Ｂの深部埋め込み層２０Ｂは、第１高抵抗深部埋め込み層２１Ｂだけでなく、第２高抵抗深部埋め込み層２２Ｂを有する。第２高抵抗深部埋め込み層２２Ｂは、ノンドープ半導体又は半絶縁性半導体からなる。第２高抵抗深部埋め込み層２２Ｂに含まれるキャリア濃度が１×１０17  ｃｍ−３以下であれば、第２高抵抗深部埋め込み層２２Ｂはノンドープ半導体からなるとみなすことができる。また、第２高抵抗深部埋め込み層２２Ｂは、第１高抵抗深部埋め込み層２１Ｂ及び半絶縁性半導体埋め込み層２３とは異なる半導体からなる。このような構成を有する半導体埋め込み層１９Ｂは、第１実施形態の半導体レーザ１Ａ（図２参照）における場合と同様に、ｎ型半導体領域３ａとｐ型半導体領域７ａとの間に位置しており、半導体メサ５Ｂの側面５ＢＳ上に設けられている。
【００７５】
第２高抵抗深部埋め込み層２２Ｂがノンドープ半導体からなる場合、第２高抵抗深部埋め込み層２２Ｂは、例えば、ノンドープのＡｌＩｎＡｓやＡｌＧａＩｎＡｓ等のIII−V族化合物半導体からなる。第２高抵抗深部埋め込み層２２Ｂが半絶縁性半導体からなる場合、第２高抵抗深部埋め込み層２２Ｂは、例えば、半絶縁性のＡｌＩｎＡｓやＡｌＧａＩｎＡｓ等のIII−V族化合物半導体からなる。この場合、第２高抵抗深部埋め込み層２２Ｂには、電子捕獲元素がドープされている。このような電子捕獲元素は、例えば、鉄（Ｆｅ）、及び、ルテニウム（Ｒｕ）のうちのいずれか、又は、双方とすることができる。
【００７６】
ｎ型半導体領域３ａ、第１高抵抗深部埋め込み層２１Ｂ、第２高抵抗深部埋め込み層２２Ｂ、及び、半絶縁性半導体埋め込み層２３は、以下に説明するような所定の態様のエネルギーバンド構造を形成する。
図６は、本実施形態における第１高抵抗深部埋め込み層及び第２高抵抗深部埋め込み層近傍のエネルギーバンド図である。図６のエネルギーバンド図においては、縦軸は電子のエネルギーを示し、横軸は座標を示している。
【００７７】
図６に示すように、第１高抵抗深部埋め込み層２１Ｂの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２１は、ｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３よりも低く、かつ、半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも低くなっている。また、第２高抵抗深部埋め込み層２２Ｂの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２２は、ｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも高くなっている。
【００７８】
このようなエネルギーレベル間の関係は、本実施形態においては、第１高抵抗深部埋め込み層２１Ｂ、第２高抵抗深部埋め込み層２２Ｂ、ｎ型半導体領域３ａ、及び、半絶縁性半導体埋め込み層２３を構成する半導体材料の組み合わせを適宜選択することによって実現している。このようなエネルギーレベル間の関係に基づき、第１高抵抗深部埋め込み層２１Ｂは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの谷Ｅｃ２１Ｖを形成すると共に、第２高抵抗深部埋め込み層２２Ｂは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの山Ｅｃ２２Ｍを形成する。
【００７９】
本実施形態においては、エネルギーギャップＧ２１の大きさは、例えば、第１高抵抗深部埋め込み層２１Ｂを構成する半導体材料としてノンドープ又は半絶縁性のＧａＩｎＡｓＰを用いた場合、１．００ｅＶ以上、１．２０eＶ以下とすることができる。また、エネルギーギャップＧ２２の大きさは、例えば、第２高抵抗深部埋め込み層２２Ｂを構成する半導体材料としてノンドープ又は半絶縁性のＡｌＩｎＡｓやＡｌＧａＩｎＡｓを用いた場合、１．１２ｅＶ以上、１．４９ｅＶ以下とすることができる。また、エネルギーギャップＧ３とエネルギーギャップＧ２３が略等しい値となるようにｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３を構成する材料を選択してもよい。例えば、ｎ型半導体領域３ａ及び半絶縁性半導体埋め込み層２３が、それぞれＩｎＰ半導体から成るとき、エネルギーギャップＧ３とエネルギーギャップＧ２３の大きさは、それぞれ約１．３５ｅＶとなる。
【００８０】
なお、本実施形態においては、エネルギーギャップＧ３とエネルギーギャップＧ２３とが略等しくなるように、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３を構成する材料が選択されている。これは、例えば、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３を同一の半導体材料（例えば、ＩｎＰ）で構成することにより実現される。ただし、エネルギーギャップＧ３とエネルギーギャップＧ２３とが異なるようにｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３を構成する材料が選択されていてもよい。
【００８１】
上述のような本実施形態の半導体レーザ１Ｂによれば、一対のトレンチ３１ａ、３１ｂの底部とｎ型半導体領域３ａとの間には、ノンドープ半導体又は半絶縁性半導体からなる第２高抵抗深部埋め込み層２２Ｂがさらに介在する。この場合も、一対のトレンチ３１ａ、３１ｂの表面においてｐ型半導体領域７ａからｎ型半導体領域３ａに至る電流経路は形成されない。
【００８２】
さらに、上述のように第１高抵抗深部埋め込み層２１Ｂの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２１がｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも低いため、第１高抵抗深部埋め込み層２１Ｂは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの谷Ｅｃ２１Ｖを形成する。また、第２高抵抗深部埋め込み層２２Ｂの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２２は、ｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも高いため、第２高抵抗深部埋め込み層２２Ｂは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの山Ｅｃ２２Ｍを形成する。これらの伝導帯Ｅｃの谷Ｅｃ２１Ｖと山Ｅｃ２２Ｍは、いずれもｎ型半導体領域３ａから半絶縁性半導体埋め込み層２３への電子の移動を阻害する。
【００８３】
具体的には、ｎ型半導体領域３ａから第１高抵抗深部埋め込み層２１Ｂへ移動した電子は、谷Ｅｃ２１Ｖ内に落ち込む。そのため、電子が第１高抵抗深部埋め込み層２１Ｂから半絶縁性半導体埋め込み層２３へ移動するためには、電子は谷Ｅｃ２１Ｖ及び山Ｅｃ２２Ｍによって形成されるポテンシャルＰ２２を超える必要がある。このポテンシャルＰ２２は、エネルギーレベルＥｃ２２とエネルギーレベルＥｃ２１とのバンドオフセットに対応する。仮に半導体埋め込み領域１９Ａが第１高抵抗深部埋め込み層２１Ｂ及び第２高抵抗深部埋め込み層２２Ｂを有していない場合、ｎ型半導体領域３ａから半絶縁性半導体埋め込み層２３へ移動する電子は、エネルギーレベルＥｃ２３とエネルギーレベルＥｃ３のバンドオフセットに対応する仮想ポテンシャルＰ２３ｉを超える必要があるが、ポテンシャルＰ２２は、仮想ポテンシャルＰ２３ｉよりも大きい。そのため、谷Ｅｃ２１Ｖ及び山Ｅｃ２２Ｍは、ｎ型半導体領域３ａから半絶縁性半導体埋め込み層２３内（半導体埋め込み領域１９Ａ内）への電子の移動を阻害する。
【００８４】
さらに、ポテンシャルＰ２２は、第１実施形態の半導体レーザ１Ａにおける場合のように半導体埋め込み領域１９Ａが第２高抵抗深部埋め込み層２２Ｂを有していない場合においてｎ型半導体領域３ａから半絶縁性半導体埋め込み層２３へ移動する電子が超えなければならないポテンシャルＰ２３（図３参照）よりも大きくなる。
【００８５】
そのため、本実施形態の半導体レーザ１Ｂによれば、ｐ型半導体領域７ａから半導体埋め込み領域１９Ａを経由してｎ型半導体領域３ａまで流れるリーク電流をさらに抑制することが可能である。
【００８６】
（第３実施形態）
次に、本発明の第３実施形態に係る半導体レーザについて説明する。図７は、第３実施形態に係る半導体レーザの構成を示す断面図である。なお、図７は、半導体レーザ１Ｃの光導波方向と直交する断面を示している。
【００８７】
図７に示すように、本実施形態の半導体レーザ１Ｃは、埋め込みヘテロ構造を有しており、主として、ｐ型半導体領域５３ａ、半導体メサ５Ｃ、ｎ型半導体領域５７ａ、及び、半導体埋め込み領域１９Ｃ、を備えている。
【００８８】
ｐ型半導体領域５３ａは、本実施形態においては、ｐ型の半導体基板５３の一部である。半導体基板５３は、平板状のｐ型半導体領域５３ａと、半導体メサ５Ｃの一部である後述のメサ基板部５３ｂとからなる。ｐ型半導体領域５３ａは、例えば、ｐ型ドーパントを含むＩｎＰ等のIII−V族化合物半導体からなる。
【００８９】
半導体メサ５Ｃは、ｐ型半導体領域５３ａ上に設けられている。半導体メサ５Ｃは、ｐ型半導体領域５３ａとｎ型半導体領域５７ａとの間に設けられており、半導体レーザ１Ｃの光導波方向に沿って延びるメサストライプ形状をなしている。半導体メサ５Ｃは、少なくとも活性層１３を有する。本実施形態においては、半導体メサ５Ｃは、メサ基板部５３ｂと、メサ基板部５３ｂ上に設けられたｐ型クラッド層５９と、ｐ型クラッド層５９上に設けられた第１光閉じ込め層１１と、第１光閉じ込め層１１上に設けられた活性層１３と、活性層１３上に設けられた第２光閉じ込め層１５と、活性層１３上に設けられたメサクラッド層部５７ｂと、を有している。半導体メサ５Ｃの高さは、例えば０．８μｍ以上、２．５μｍ以下とすることができ、半導体メサ５Ｃの幅（半導体レーザ１Ａの光導波方向と直交する方向の長さ）は、例えば０．８μｍ以上、２．０μｍ以下とすることができる。
【００９０】
メサ基板部５３ｂは、半導体基板５３の一部であり、例えば、ｐ型ドーパントを含むＩｎＰ等のIII−V族化合物半導体からなる。本実施形態では、ｐ型半導体領域５３ａとメサ基板部５３ｂは、同一の材料によって一体形成されている。
【００９１】
ｐ型クラッド層５９は、ｐ型半導体からなる。ｐ型クラッド層５９は、例えば、亜鉛（Ｚｎ）等のｐ型ドーパントを含むIII−V族化合物半導体からなる。この場合のIII−V族化合物半導体としては、例えば、ＩｎＰを挙げることができる。ｐ型クラッド層５９は、活性層１３にキャリアである正孔を供給する。ｐ型クラッド層５９は、活性層１３よりも屈折率の小さい材料からなり、活性層１３で発生した光を活性層１３近傍に閉じ込める。
【００９２】
第１光閉じ込め層１１、活性層１３、及び、第２光閉じ込め層１５は、第１実施形態及び第２実施形態における場合と同様の構成を有している（図２及び図５参照）。
【００９３】
メサクラッド層部５７ｂは、本実施形態においては、ｎ型クラッド層５７の一部である。メサクラッド層部５７ｂは、例えば、シリコン（Ｓｉ）等のｎ型ドーパントを含むIII−V族化合物半導体からなる。この場合のIII−V族化合物半導体としては、例えば、ＩｎＰを挙げることができる。本実施形態では、ｎ型半導体領域５７ａとメサクラッド層部５７ｂは、同一の材料によって一体形成されている。
【００９４】
ｎ型半導体領域５７ａは、本実施形態では、ｎ型クラッド層５７の一部である。ｎ型半導体領域５７ａとメサクラッド層部５７ｂとで、ｎ型クラッド層５７となる。ｎ型半導体領域５７ａは、例えば、シリコン（Ｓｉ）等のｎ型ドーパントを含むIII−V族化合物半導体からなる。この場合のIII−V族化合物半導体としては、例えば、ＩｎＰを挙げることができる。ｎ型クラッド層５７は、活性層１３にキャリアである電子を供給する。ｎ型クラッド層５７は、活性層１３よりも屈折率の小さい材料からなり、活性層１３で発生した光を活性層１３近傍に閉じ込める。
【００９５】
半導体埋め込み領域１９Ｃは、ｐ型半導体領域５３ａとｎ型半導体領域５７ａとの間に位置しており、半導体メサ５Ｃの側面５ＣＳ上に設けられている。そのため、半導体埋め込み領域１９Ｃは、半導体メサ５Ｃを埋め込んでいる。半導体埋め込み領域１９Ｃは、ｐ型半導体領域５３ａからｎ型半導体領域５７ａまで流れる電流を半導体メサ５Ｃに集中させる電流狭窄機能を有する。
【００９６】
本実施形態においては、半導体埋め込み領域１９Ｃは、ｐ型半導体領域５３ａの表面の一部上に設けられた深部埋め込み層２０Ｃと、深部埋め込み層２０Ｃを覆うようにｐ型半導体領域５３ａの他の一部上及び深部埋め込み層２０Ｃ上に設けられたｎ型半導体埋め込み層２５と、ｎ型半導体埋め込み層２５上に設けられた半絶縁性半導体埋め込み層２３と、を有する。そのため、ｎ型半導体埋め込み層２５は、深部埋め込み層２０Ｃと半絶縁性半導体埋め込み層２３との間に設けられており、深部埋め込み層２０Ｃは、ｐ型半導体領域５３ａとｎ型半導体埋め込み層２５との間に設けられている。
【００９７】
本実施形態においては、深部埋め込み層２０Ｃは、第１高抵抗深部埋め込み層２１Ｃからなる。第１高抵抗深部埋め込み層２１Ｃは、ノンドープ半導体又は半絶縁性半導体からなる。第１高抵抗深部埋め込み層２１Ｃに含まれるキャリア濃度が１．０×１０17  ｃｍ−３以下であれば、第１高抵抗深部埋め込み層２１Ｃはノンドープ半導体からなるとみなすことができる。また、第１高抵抗深部埋め込み層２１Ｃは、ｎ型半導体埋め込み層２５とは異なる半導体からなる。第１高抵抗深部埋め込み層２１Ｃがノンドープ半導体からなる場合、第１高抵抗深部埋め込み層２１Ｃは、例えば、ノンドープのＧａＩｎＡｓＰ等のIII−V族化合物半導体からなる。第１高抵抗深部埋め込み層２１Ｃが半絶縁性半導体からなる場合、第１高抵抗深部埋め込み層２１Ｃは、例えば、半絶縁性のＧａＩｎＡｓＰ等のIII−V族化合物半導体からなる。この場合、第１高抵抗深部埋め込み層２１Ｃには、第１高抵抗深部埋め込み層２１Ａのエネルギーギャップ内に電子捕獲準位を形成する元素がドープされている。即ち、この場合、第１高抵抗深部埋め込み層２１Ａには、電子捕獲元素がドープされている。このような電子捕獲元素は、例えば、鉄（Ｆｅ）、及び、ルテニウム（Ｒｕ）のうちのいずれか、又は、双方とすることができる。
【００９８】
半絶縁性半導体埋め込み層２３は、ｎ型半導体領域５７ａから半絶縁性半導体埋め込み層２３を経由してｐ型半導体領域５３ａまで電子が移動することを阻害し、また、ｐ型半導体領域５３ａから半絶縁性半導体埋め込み層２３を経由してｎ型半導体領域５７ａまで正孔が移動することを阻害する。ｎ型半導体埋め込み層２５は、ホールブロック層として機能する。即ち、ｎ型半導体埋め込み層２５は、ｐ型半導体領域５３ａからｎ型半導体埋め込み層２５を経由してｐ型半導体領域５３ａまで正孔が移動することを阻害する。
【００９９】
また、ｐ型半導体領域５３ａ、第１高抵抗深部埋め込み層２１Ｃ、及び、ｎ型半導体埋め込み層２５は、以下に説明するような所定の態様のエネルギーバンド構造を形成する。
【０１００】
図８は、本実施形態における第１高抵抗深部埋め込み層近傍のエネルギーバンド図である。図８のエネルギーバンド図においては、縦軸は電子のエネルギーを示し、横軸は座標を示している。
【０１０１】
図８に示すように、第１高抵抗深部埋め込み層２１Ｃの価電子帯Ｅｖの上端のエネルギーレベルＥｖ２１は、ｐ型半導体領域５３ａの価電子帯Ｅｖの上端のエネルギーレベルＥｖ５３及びｎ型半導体埋め込み層２５の価電子帯Ｅｖの上端のエネルギーレベルＥｖ２５よりも高くなっている。このようなエネルギーレベル間の関係は、本実施形態においては、第１高抵抗深部埋め込み層２１ＣのエネルギーギャップＧ２１をｐ型半導体領域５３ａのエネルギーギャップＧ５３よりも小さく、かつ、ｎ型半導体埋め込み層２５のエネルギーギャップＧ２５よりも小さくすることによって実現している。このようなエネルギーレベル間の関係に基づき、第１高抵抗深部埋め込み層２１Ｃは、ｐ型半導体領域５３ａとｎ型半導体埋め込み層２５との間において価電子帯Ｅｖの山Ｅｖ２１Ｍを形成する。
【０１０２】
本実施形態においては、エネルギーギャップＧ２１の大きさは、例えば、第１高抵抗深部埋め込み層２１Ｃを構成する半導体材料としてノンドープ又は半絶縁性のＧａＩｎＡｓＰを用いた場合、１．００ｅＶ以上、１．２０ｅＶ以下とすることができる。また、エネルギーギャップＧ５３とエネルギーギャップＧ２５が略等しい値となるようにｐ型半導体領域５３ａとｎ型半導体埋め込み層２５を構成する材料を選択してもよい。例えば、ｐ型半導体領域５３ａおよびｎ型半導体埋め込み層２５が、それぞれＩｎＰ半導体から成るとき、エネルギーギャップＧ５３とエネルギーギャップＧ２５の大きさは、それぞれ約１．３５ｅＶとなる。
【０１０３】
なお、本実施形態においては、エネルギーギャップＧ５３とエネルギーギャップＧ２５とが略等しくなるように、ｐ型半導体領域５３ａとｎ型半導体埋め込み層２５を構成する材料が選択されている。これは、例えば、ｐ型半導体領域５３ａとｎ型半導体埋め込み層２５を同一の半導体材料（例えば、ＩｎＰ）で構成することにより実現される。ただし、エネルギーギャップＧ５３とエネルギーギャップＧ２５とが異なるようにｐ型半導体領域５３ａとｎ型半導体埋め込み層２５を構成する材料が選択されていてもよい。
【０１０４】
再び図７を参照しながら、半導体レーザ１Ｃが備える他の構成要素について説明する。
【０１０５】
ｎ型半導体領域５７ａは、半導体メサ５Ｃ及び半導体埋め込み領域１９Ｃ上に設けられている。そして、ｎ型半導体領域５７ａ上には、ｎ＋コンタクト層６１が設けられている。ｎ＋コンタクト層６１は、例えば、ＧａＩｎＡｓ等のIII−V族化合物半導体からなり、ｎ型電極６３とのオーミックコンタクトのために設けられている。
【０１０６】
ｎ型半導体領域５７ａ及び半導体埋め込み領域１９Ｃには、一対のトレンチ３１ａ、３１ｂが形成されている。一対のトレンチ３１ａ、３１ｂは、半導体メサ５Ｃの高さ方向（積層方向）に沿った方向を深さ方向とする溝部である。一対のトレンチ３１ａ、３１ｂは、半導体メサ５Ｃの延び方向（半導体レーザ１Ｃの光導波方向）に沿って延びており、半導体メサ５Ｃの延び方向と直交かつ半導体メサ５Ｃの高さ方向と直交する方向に半導体メサ５Ｃと離間している。一対のトレンチ３１ａ、３１ｂは、ｎ型半導体領域５７ａを貫通して、半導体埋め込み領域１９Ｃの深部埋め込み層２０Ｃに至っている。本実施形態では、一対のトレンチ３１ａ、３１ｂは、ｎ＋コンタクト層６１の表面から深部埋め込み層２０Ｃの表面まで至っている。一対のトレンチ３１ａ、３１ｂは、深部埋め込み層２０Ｃの内部にまで至っていてもよい。
【０１０７】
ｎ＋コンタクト層６１及び一対のトレンチ３１ａ、３１ｂ上には、絶縁層３３が設けられている。絶縁層３３は、例えば、酸化シリコン（ＳｉＯ２）からなる。絶縁層３３には、半導体メサ５Ｃ上において半導体メサ５Ｃの延び方向に沿って延びる開口３３ａが形成されている。ｎ＋コンタクト層６１及び絶縁層３３上の一部には、ｎ型電極６３が設けられている。ｎ型電極６３は、例えば、Ｔｉ／Ｐｔ／Ａｕによって構成され、絶縁層３３の開口３３ａを介してｎ＋コンタクト層６１とオーミック接触をなすことにより、半導体メサ５Ｃに電気的に接続されている。ｎ型電極６３は、一方のトレンチ３１ａ上の絶縁層３３を覆うように延びている。半導体基板５３の裏面には、ｐ型電極６５が設けられている。ｐ型電極６５は、例えば、ＡｕＧｅ／Ａｕからなり、半導体基板３とオーミック接触をなすことにより、半導体メサ５Ｃに電気的に接続されている。
【０１０８】
上述のような本実施形態に係る半導体レーザ１Ｃによれば、以下のような理由により、ｎ型半導体領域５７ａから半導体埋め込み領域１９Ｃを経由してｐ型半導体領域５３ａまで流れるリーク電流を抑制することが可能である。
【０１０９】
即ち、本実施形態に係る半導体レーザ１Ｃによれば、一対のトレンチ３１ａ、３１ｂとｐ型半導体領域５３ａとの間には、第１高抵抗深部埋め込み層２１Ｃが介在する（図７参照）。この第１高抵抗深部埋め込み層２１Ｃは、ノンドープ半導体又は半絶縁性半導体からなるため、一対のトレンチ３１ａ、３１ｂの表面においてｎ型半導体領域５７ａからｐ型半導体領域５３ａに至る電流経路は形成されない。
【０１１０】
さらに、本実施形態に係る半導体レーザ１Ｃによれば、第１高抵抗深部埋め込み層２１Ｃの価電子帯Ｅｖの上端のエネルギーレベルＥｖ２１がｐ型半導体領域５３ａの価電子帯Ｅｖの上端のエネルギーレベルＥｖ５３及びｎ型半導体埋め込み層２５の価電子帯Ｅｖの上端のエネルギーレベルＥｖ２５よりも高い場合（図８参照）、第１高抵抗深部埋め込み層２１Ｃは、ｐ型半導体領域５３ａとｎ型半導体埋め込み層２５との間において価電子帯Ｅｖの山Ｅｖ２１Ｍを形成する。このような山Ｅｖ２１Ｍは、ｐ型半導体領域５３ａからｎ型半導体埋め込み層２５への電子の移動を阻害する。
【０１１１】
具体的には、ｐ型半導体領域５３ａから第１高抵抗深部埋め込み層２１Ｃへ移動した正孔は、山Ｅｖ２１Ｍ内に落ち込む。そのため、正孔が第１高抵抗深部埋め込み層２１Ｃからｎ型半導体埋め込み層２５へ移動するためには、正孔は山Ｅｖ２１Ｍによって形成されるポテンシャルＰ２５を超える必要がある。このポテンシャルＰ２５は、エネルギーレベルＥｖ２５とエネルギーレベルＥｖ２１とのバンドオフセットに対応する。仮に半導体埋め込み領域１９Ｃが第１高抵抗深部埋め込み層２１Ｃを有していない場合、ｐ型半導体領域５３ａからｎ型半導体埋め込み層２５へ移動する正孔は、エネルギーレベルＥｖ２５とエネルギーレベルＥｖ５３のバンドオフセットに対応する仮想ポテンシャルＰ２５ｉを超える必要があるが、ポテンシャルＰ２５は、仮想ポテンシャルＰ２５ｉよりも大きい。そのため、山Ｅｖ２１Ｍは、ｐ型半導体領域５３ａからｎ型半導体埋め込み層２５内（半導体埋め込み領域１９Ｃ内）への正孔の移動を阻害する。
【０１１２】
以上の理由により、半導体レーザ１Ｃによれば、ｐ型半導体領域５３ａから半導体埋め込み領域１９Ｃを経由してｎ型半導体領域５７ａまで流れるリーク電流を抑制することが可能である。
【０１１３】
また、本実施形態の半導体レーザ１Ｃにおいて、半導体埋め込み領域１９Ｃの厚さは、例えば、０．６μｍ以上、２．５μｍ以下とすることができる。そして、第１高抵抗深部埋め込み層２１Ｃの厚さは、１００ｎｍ以上、５００ｎｍ以下であることが好ましい。何故なら、第１高抵抗深部埋め込み層２１Ｃの厚さが５００ｎｍを超えると、一対のトレンチ３１ａ、３１ｂの電流狭窄機能が低下する傾向があるためであり、第１高抵抗深部埋め込み層２１Ｃの厚さが１００ｎｍ未満であると、ポテンシャル障壁による第１高抵抗深部埋め込み層２１Ｃのリーク電流阻止能力が低下するためである。
【０１１４】
（第４実施形態）
次に、本発明の第４実施形態に係る半導体レーザの製造方法について説明する。本実施形態の半導体レーザの製造方法は、第１実施形態の半導体レーザ１Ａ（図２参照）の製造方法に対応する。
【０１１５】
図９〜図１３は、本実施形態の製造方法を説明するための断面図である。なお、これらの図は、半導体レーザの光導波方向となるべき方向と直交する断面を示している。
【０１１６】
（半導体メサ形成工程）
本実施形態に係る半導体レーザの製造方法においては、まず図９（Ａ）に示すように、例えば有機金属気相成長法によって、ｎ型の半導体基板３ｘの主面上に、ｎ型クラッド層９ｘ、第１光閉じ込め層１１ｘ、活性層１３ｘ、第２光閉じ込め層１５ｘ、及び、ｐ型クラッド層部７ｂｘをエピタキシャル成長させる。また、半導体基板３ｘの裏面に、例えば真空蒸着法等によって、ｎ型電極３７を形成する。その後、第２光閉じ込め層１５ｘ上に、パターニングされたマスク層７１を形成する。マスク層７１は、半導体基板３ｘ、ｎ型クラッド層９ｘ、第１光閉じ込め層１１ｘ、活性層１３ｘ、第２光閉じ込め層１５ｘ、及びｐ型クラッド層部７ｂｘのうち後の工程で半導体メサ５Ａ（図９（Ｂ）参照）が形成されるべき領域を覆っている。このようなマスク層７１は、例えばプラズマ気相成長法によって、例えば酸化シリコン（ＳｉＯ２）等の酸化物からなる酸化物層をｐ型クラッド層部７ｂｘ上の全面に形成した後、この酸化物層を選択的にエッチングするエッチング法を用いたフォトリソグラフィーによって形成することができる。
【０１１７】
次に、図９（Ｂ）に示すように、マスク層７１をマスクとして、ｐ型クラッド層部７ｂｘ、第２光閉じ込め層１５ｘ、活性層１３ｘ、第１光閉じ込め層１１ｘ、ｎ型クラッド層９ｘ、及び半導体基板３ｘの一部をエッチングする。このエッチングは、例えばエッチングガスとしてＣＨ４とＨ2の混合ガスを用いた反応性イオンエッチング法等のドライエッチング法によって行うことができる。エッチングされたｎ型クラッド層９ｘ、第１光閉じ込め層１１ｘ、活性層１３ｘ、第２光閉じ込め層１５ｘ、ｐ型クラッド層部７ｂｘは、それぞれｎ型クラッド層９、第１光閉じ込め層１１、活性層１３、第２光閉じ込め層１５、及び、メサクラッド層部７ｂとなる。エッチングされた半導体基板３ｘは、ｎ型半導体領域３ａとメサ基板部３ｂとからなる半導体基板３となる。このようにして、メサ基板部３ｂ、ｎ型クラッド層９、第１光閉じ込め層１１、活性層１３、第２光閉じ込め層１５、及び、メサクラッド層部７ｂからなる半導体メサ５Ａが形成される。
【０１１８】
（半導体埋め込み領域形成工程）
次に、図１０（Ａ）に示すように、例えばＨＦ（フッ化水素）をエッチング液として用いたウェットエッチングにより、マスク層７１を除去する。その後、半導体メサ５Ａの上面と側面５ＡＳ、及び、ｎ型半導体領域３ａの表面のうち後の工程で深部埋め込み層２０Ａ（図１０（Ｂ）参照）が形成されるべき領域以外の領域を覆うマスク層７３を形成する。このようなマスク層７３は、例えばスパッタ法によって、例えば酸化シリコン（ＳｉＯ２）等の酸化物からなる酸化物層をｎ型半導体領域３ａの露出表面全体と半導体メサ５Ａの上面と側面５ＡＳに形成した後、この酸化物層を選択的にエッチングするエッチング法を用いたフォトリソグラフィーによって形成することができる。
【０１１９】
続いて、図１０（Ｂ）に示すように、例えば有機金属気相成長法によって、マスク層７３をマスクとして用いてｎ型半導体領域３ａ上に深部埋め込み層２０Ａ（第１高抵抗深部埋め込み層２１Ａ）をエピタキシャル成長させる。第１高抵抗深部埋め込み層２１Ａは、ノンドープ半導体又は半絶縁性半導体からなる。その後、マスク層７３を除去する。
【０１２０】
次に、図１１（Ａ）に示すように、半導体メサ５Ａ上にマスク層７５を形成する。このようなマスク層７５は、例えばスパッタ法によって、例えば窒化シリコン（ＳｉＮ）等からなるシリコン化合物層を、ｎ型半導体領域３ａ、第１高抵抗深部埋め込み層２１Ａ、及び、半導体メサ５Ａの露出表面全体に形成した後、このシリコン化合物層を選択的にエッチングするエッチング法（例えば、ＨＦ（フッ化水素）をエッチング液として用いたウェットエッチング）を用いたフォトリソグラフィーによって形成することができる。
【０１２１】
続いて、図１１（Ｂ）に示すように、例えば有機金属気相成長法によって、マスク層７５をマスクとして用いて第１高抵抗深部埋め込み層２１Ａとｎ型半導体領域３ａの露出表面上に、半絶縁性半導体埋め込み層２３及びｎ型半導体埋め込み層２５をこの順にエピタキシャル成長させる。半絶縁性半導体埋め込み層２３は、第１高抵抗深部埋め込み層２１Ａとは異なる材料からなる。その後、マスク層７５を除去する。このようにして、半導体メサ５Ａを埋め込む半導体埋め込み領域１９Ａが形成される。
【０１２２】
（ｐ型半導体領域形成工程）
次に、図１２（Ａ）に示すように、例えば有機金属気相成長法によって、半導体メサ５Ａ及び半導体埋め込み領域１９Ａ上に、ｐ型半導体領域７ａとｐ＋コンタクト層２７をこの順にエピタキシャル成長させる。ｐ型半導体領域７ａとメサクラッド層部７ｂとで、ｐ型クラッド層７となる。このようにして、ｐ型半導体領域７ａが形成される。
【０１２３】
（トレンチ形成工程）
次に、図１２（Ｂ）に示すように、一対のトレンチ３１ａ、３１ｂ（図１３（Ａ）参照）が形成されるべき領域に開口７９ａを有するマスク層７９を、ｐ＋コンタクト層２７上に形成する。このようなマスク層７９は、例えばスパッタ法によって、例えば窒化シリコン（ＳｉＮ）等からなるシリコン化合物層を、ｐ＋コンタクト層２７の表面全体に形成した後、このシリコン化合物層を選択的にエッチングするエッチング法（例えば、ＨＦ（フッ化水素）をエッチング液として用いたウェットエッチング法）を用いたフォトリソグラフィーによって形成することができる。
【０１２４】
続いて、図１３（Ａ）に示すように、マスク層７９をマスクとして用いて、ｐ＋コンタクト層２７、ｐ型半導体領域７ａ、及び、半導体埋め込み領域１９Ａをエッチングすることにより、ｐ型半導体領域７ａを貫通して深部埋め込み層２０Ａ（第１高抵抗深部埋め込み層２１Ａ）に至る一対のトレンチ３１ａ、３１ｂを形成する。このエッチングは、第１高抵抗深部埋め込み層２１Ａに対するエッチングレートが半絶縁性半導体埋め込み層２３に対するエッチングレートよりも小さいエッチング方法によって行う。第１高抵抗深部埋め込み層２１Ａと半絶縁性半導体埋め込み層２３とは、互いに異なる材料からなるため、エッチング法の種類や条件を適切に決定することにより、上述のように第１高抵抗深部埋め込み層２１Ａに対するエッチングレートを半絶縁性半導体埋め込み層２３に対するエッチングレートよりも小さくすることが可能である。
【０１２５】
このようなエッチング方法としては、ウェットエッチング法とドライエッチング法のいずれも用いることが可能である。ウェットエッチング法としては、例えば塩酸をエッチング液として用いたウェットエッチング法を用いることができる。また、ドライエッチング法としては、例えばＣＨ４（メタン）ガスとＨ２（水素）ガスの混合ガスをエッチングガスとして用いた反応性イオンエッチング法を用いることができる。このようにして、一対のトレンチ３１ａ、３１ｂが形成される。なお、本実施形態では、一対のトレンチ３１ａ、３１ｂは、第１高抵抗深部埋め込み層２１Ａの表面にまで至っているが、第１高抵抗深部埋め込み層２１Ａの内部にまで至っていてもよい。
【０１２６】
その後、図１３（Ｂ）に示すように、マスク層７９を除去し、例えばスパッタ法によって、ｐ＋コンタクト層２７及び一対のトレンチ３１ａ、３１ｂ上に、半導体メサ５Ａの延び方向に沿って延びる開口３３ａを有する絶縁層３３を形成する。そして、例えばスパッタ法によって、ｐ＋コンタクト層２７及び絶縁層３３上の一部に開口３３ａを介してｐ＋コンタクト層２７とオーミック接触をするｐ型電極３５を形成する。このような工程を経ることにより、半導体レーザ１Ａが得られる。
【０１２７】
上述のような本実施形態に係る半導体レーザ１Ａの製造方法によれば、エッチングによって一対のトレンチ３１ａ、３１ｂを形成する際、第１高抵抗深部埋め込み層２１Ａに対するエッチングレートが半絶縁性半導体埋め込み層２３に対するエッチングレートよりも小さいエッチング方法を用いている（図１３（Ａ）参照）。これにより、一対のトレンチ３１ａ、３１ｂの形成時において、第１高抵抗深部埋め込み層２１Ａはエッチングストッパーとして機能するため、一対のトレンチ３１ａ、３１ｂの深さを精密に制御可能であり、一対のトレンチ３１ａ、３１ｂの形成時に一対のトレンチ３１ａ、３１ｂの底部がｎ型半導体領域３ａに達することが抑制される。そのため、一対のトレンチ３１ａ、３１ｂの底部とｎ型半導体領域３ａとの間には、ノンドープ半導体又は半絶縁性半導体からなる第１高抵抗深部埋め込み層２１Ａが介在することになり、一対のトレンチ３１ａ、３１ｂの表面においてｐ型半導体領域７ａからｎ型半導体領域３ａに至る電流経路が形成されることは抑制される。その結果、ｐ型半導体領域７ａから半導体埋め込み領域１９Ａを経由してｎ型半導体領域３ａまで流れるリーク電流を抑制することが可能な半導体レーザ１Ａが得られる。
【０１２８】
また、一対のトレンチ３１ａ、３１ｂの深さを精密に制御する観点から、一対のトレンチ３１ａ、３１ｂを形成する際に用いるエッチング法による半絶縁性半導体埋め込み層２３のエッチングレートと第１高抵抗深部埋め込み層２１Ａのエッチングレートの比（半絶縁性半導体埋め込み層２３のエッチングレートを第１高抵抗深部埋め込み層２１Ａのエッチングレートで除した値）は、３以上、５以下であることが好ましい。
【０１２９】
さらに、本実施形態に係る半導体レーザ１Ａの製造方法において、第１高抵抗深部埋め込み層２１Ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２１は、ｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも低い（図３参照）、又は、ｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも高い（図４参照）ことが好ましい。
【０１３０】
これにより、上述のように第１高抵抗深部埋め込み層２１Ａは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの谷Ｅｃ２１Ｖ（図３参照）を形成するか、又は、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの山Ｅｃ２１Ｍ（図４参照）を形成する。このような伝導帯Ｅｃの谷Ｅｃ２１Ｖ又は山Ｅｃ２１Ｍは、ｎ型半導体領域３ａから半導体埋め込み領域１９Ａ内への電子の移動を阻害する。そのため、ｐ型半導体領域７ａから半導体埋め込み領域１９Ａを経由してｎ型半導体領域３ａまで流れるリーク電流をさらに抑制することが可能な半導体レーザ１Ａが得られる。
【０１３１】
（第５実施形態）
次に、本発明の第５実施形態に係る半導体レーザの製造方法について説明する。本実施形態の半導体レーザの製造方法は、第２実施形態の半導体レーザ１Ｂ（図５参照）の製造方法に対応する。
【０１３２】
図１４及び図１５は、本実施形態の製造方法を説明するための断面図である。本実施形態の半導体レーザの製造方法においては、深部埋め込み層を形成する工程が第４実施形態の半導体レーザの製造方法と異なる。本実施形態においては、マスク層７３（図１０参照）を形成後、図１４（Ａ）に示すように、例えば有機金属気相成長法によって、マスク層７３をマスクとして用いてｎ型半導体領域３ａ上に、第１高抵抗深部埋め込み層２１Ｂと第２高抵抗深部埋め込み層２２Ｂをこの順にエピタキシャル成長させる。第１高抵抗深部埋め込み層２１Ｂと第２高抵抗深部埋め込み層２２Ｂとで、深部埋め込み層２０Ｂとなる。第２高抵抗深部埋め込み層２２Ｂは、ノンドープ半導体又は半絶縁性半導体からなる。また、第２高抵抗深部埋め込み層２２Ｂは、第１高抵抗深部埋め込み層２１Ａ及び半絶縁性半導体埋め込み層２３とは異なる半導体からなる。
【０１３３】
また、本実施形態においては、第１高抵抗深部埋め込み層２１Ｂの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２１は、ｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも低く、第２高抵抗深部埋め込み層２２Ｂの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２２は、ｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも高くなっている（図６参照）。
【０１３４】
そして、本実施形態のトレンチ形成工程においては、図１４（Ｂ）に示すように、マスク層７９をマスクとして用いて、ｐ＋コンタクト層２７、ｐ型半導体領域７ａ、及び、半導体埋め込み領域１９Ａをエッチングすることにより、ｐ型半導体領域７ａを貫通して第２高抵抗深部埋め込み層２２Ｂに至る一対のトレンチ３１ａ、３１ｂを形成する。本実施形態においては、一対のトレンチ３１ａ、３１ｂは、第２高抵抗深部埋め込み層２２Ｂの表面にまで至っているが、第２高抵抗深部埋め込み層２２Ｂの内部又は第１高抵抗深部埋め込み層２１Ｂの表面又は内部にまで至っていてもよい。その後、第４実施形態の場合と同様の工程を経ることにより、図１５に示すような半導体レーザ１Ｂが得られる。
【０１３５】
上述のような本実施形態の半導体レーザ１Ｂの製造方法によれば、一対のトレンチ３１ａ、３１ｂの底部とｎ型半導体領域３ａとの間には、ノンドープ半導体又は半絶縁性半導体からなる第２高抵抗深部埋め込み層２２Ｂがさらに介在する（図１５参照）。そのため、一対のトレンチ３１ａ、３１ｂの表面においてｐ型半導体領域７ａからｎ型半導体領域３ａに至る電流経路が形成されることは抑制される。
【０１３６】
さらに上述のような本実施形態の半導体レーザ１Ｂの製造方法によれば、第１高抵抗深部埋め込み層２１Ｂの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２１がｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも低いため、第１高抵抗深部埋め込み層２１Ｂは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの谷Ｅｃ２１Ｖを形成する（図６参照）。また、第２高抵抗深部埋め込み層２２Ｂの伝導帯Ｅｃの下端のエネルギーレベルＥｃ２２は、ｎ型半導体領域３ａの伝導帯Ｅｃの下端のエネルギーレベルＥｃ３及び半絶縁性半導体埋め込み層２３の伝導帯Ｅｃの下端のエネルギーレベルＥｃ２３よりも高いため、第２高抵抗深部埋め込み層２２Ｂは、ｎ型半導体領域３ａと半絶縁性半導体埋め込み層２３との間において伝導帯Ｅｃの山Ｅｃ２２Ｍを形成する（図６参照）。上述のように、これらの伝導帯Ｅｃの山Ｅｃ２２Ｍと谷Ｅｃ２１Ｖは、いずれもｎ型半導体領域３ａから半導体埋め込み層１９Ｂ内への電子の移動を阻害するため、リーク電流をさらに抑制することが可能な半導体レーザ１Ｂが得られる。
【０１３７】
さらに、本実施形態に係る半導体レーザ１Ｂの製造方法において、トレンチ形成工程では、第１高抵抗深部埋め込み層２１Ｂに対するエッチングレートが半絶縁性半導体埋め込み層２３に対するエッチングレートよりも小さいと共に、第２高抵抗深部埋め込み層２２Ｂに対するエッチングレートが半絶縁性半導体埋め込み層２３に対するエッチングレートよりも小さいエッチング方法を用い、ｎ型半導体領域３ａを貫通して深部埋め込み層２０Ｂに至る一対のトレンチ３１ａ、３１ｂを形成することが好ましい。
【０１３８】
上述のように、第１高抵抗深部埋め込み層２１Ｂと半絶縁性半導体埋め込み層２３とは互いに異なる材料からなり、第２高抵抗深部埋め込み層２２Ｂと半絶縁性半導体埋め込み層２３とは互いに異なる材料からなるため、エッチング法の種類や条件を適切に決定することにより、上述のように第１高抵抗深部埋め込み層２１Ｂに対するエッチングレートを半絶縁性半導体埋め込み層２３に対するエッチングレートよりも小さくすると共に、第２高抵抗深部埋め込み層２２Ｂに対するエッチングレートを半絶縁性半導体埋め込み層２３に対するエッチングレートよりも小さくすることが可能である。
【０１３９】
これにより、エッチングによってトレンチを形成する際、第１高抵抗深部埋め込み層２１Ｂだけでなく、第２高抵抗深部埋め込み層２２Ｂもエッチングストッパーとして機能する。そのため、一対のトレンチ３１ａ、３１ｂの形成時に一対のトレンチ３１ａ、３１ｂの底部がｎ型半導体領域３ａに達することがさらに抑制される。
【０１４０】
また、一対のトレンチ３１ａ、３１ｂの深さを精密に制御する観点から、一対のトレンチ３１ａ、３１ｂを形成する際に用いるエッチング法による半絶縁性半導体埋め込み層２３のエッチングレートと第１高抵抗深部埋め込み層２１Ｂのエッチングレートの比（半絶縁性半導体埋め込み層２３のエッチングレートを第１高抵抗深部埋め込み層２１Ｂのエッチングレートで除した値）は、３以上、５以下であることが好ましい。また、一対のトレンチ３１ａ、３１ｂを形成する際に用いるエッチング法による半絶縁性半導体埋め込み層２３のエッチングレートと第２高抵抗深部埋め込み層２２Ｂのエッチングレートの比（半絶縁性半導体埋め込み層２３のエッチングレートを第２高抵抗深部埋め込み層２２Ｂのエッチングレートで除した値）は、３以上、５以下であることがより好ましい。
【０１４１】
（第６実施形態）
次に、本発明の第６実施形態に係る半導体レーザの製造方法について説明する。本実施形態の半導体レーザの製造方法は、第３実施形態の半導体レーザ１Ｃ（図７参照）の製造方法に対応する。
【０１４２】
図１６〜図２０は、本実施形態の製造方法を説明するための断面図である。なお、これらの図は、半導体レーザの光導波方向となるべき方向と直交する断面を示している。
【０１４３】
（半導体メサ形成工程）
本実施形態に係る半導体レーザの製造方法においては、まず図１６（Ａ）に示すように、例えば有機金属気相成長法によって、ｐ型の半導体基板５３ｘの主面上に、ｐ型クラッド層５９ｘ、第１光閉じ込め層１１ｘ、活性層１３ｘ、第２光閉じ込め層１５ｘ、及び、ｎ型クラッド層部５７ｂｘをエピタキシャル成長させる。また、半導体基板５３ｘの裏面に、例えば真空蒸着法等によって、ｐ型電極６５を形成する。その後、第２光閉じ込め層１５ｘ上に、パターニングされたマスク層７１を形成する。マスク層７１は、半導体基板５３ｘ、ｐ型クラッド層５９ｘ、第１光閉じ込め層１１ｘ、活性層１３ｘ、第２光閉じ込め層１５ｘ、及びｎ型クラッド層部５７ｂｘのうち後の工程で半導体メサ５Ｃ（図１６（Ｂ）参照）が形成されるべき領域を覆っている。このようなマスク層７１は、例えばプラズマ気相成長法によって、例えば酸化シリコン（ＳｉＯ２）等の酸化物からなる酸化物層をｎ型クラッド層部５７ｂｘ上の全面に形成した後、この酸化物層を選択的にエッチングするエッチング法を用いたフォトリソグラフィーによって形成することができる。
【０１４４】
次に、図１６（Ｂ）に示すように、マスク層７１をマスクとして、ｎ型クラッド層部５７ｂｘ、第２光閉じ込め層１５ｘ、活性層１３ｘ、第１光閉じ込め層１１ｘ、ｐ型クラッド層５９ｘ、及び半導体基板５３ｘの一部をエッチングする。このエッチングは、例えばエッチングガスとしてＣＨ４とＨ2の混合ガスを用いた反応性イオンエッチング法等のドライエッチング法によって行うことができる。エッチングされたｐ型クラッド層５９ｘ、第１光閉じ込め層１１ｘ、活性層１３ｘ、第２光閉じ込め層１５ｘ、ｎ型クラッド層部５７ｂｘは、それぞれｐ型クラッド層５９、第１光閉じ込め層１１、活性層１３、第２光閉じ込め層１５、及び、メサクラッド層部５７ｂとなる。エッチングされた半導体基板５３ｘは、ｐ型半導体領域５３ａとメサ基板部５３ｂとからなる半導体基板３となる。このようにして、メサ基板部５３ｂ、ｐ型クラッド層５９、第１光閉じ込め層１１、活性層１３、第２光閉じ込め層１５、及び、メサクラッド層部５７ｂからなる半導体メサ５Ｃが形成される。
【０１４５】
（半導体埋め込み領域形成工程）
次に、図１７（Ａ）に示すように、例えばＨＦ（フッ化水素）をエッチング液として用いたウェットエッチングにより、マスク層７１を除去する。その後、半導体メサ５Ｃの上面と側面５ＣＳ、及び、ｐ型半導体領域５３ａの表面のうち後の工程で深部埋め込み層２０Ｃ（図１７（Ｂ）参照）が形成されるべき領域以外の領域を覆うマスク層７３を形成する。このようなマスク層７３は、例えばスパッタ法によって、例えば酸化シリコン（ＳｉＯ２）等の酸化物からなる酸化物層をｎ型半導体領域３ａの露出表面全体と半導体メサ５Ｃの上面と側面５ＣＳに形成した後、この酸化物層を選択的にエッチングするエッチング法を用いたフォトリソグラフィーによって形成することができる。
【０１４６】
続いて、図１７（Ｂ）に示すように、例えば有機金属気相成長法によって、マスク層７３をマスクとして用いてｐ型半導体領域５３ａ上に深部埋め込み層２０Ｃ（第１高抵抗深部埋め込み層２１Ｃ）をエピタキシャル成長させる。第１高抵抗深部埋め込み層２１Ｃは、ノンドープ半導体又は半絶縁性半導体からなる。その後、マスク層７３を除去する。
【０１４７】
次に、図１８（Ａ）に示すように、半導体メサ５Ｃ上にマスク層７５を形成する。このようなマスク層７５は、例えばスパッタ法によって、例えば窒化シリコン（ＳｉＮ）等からなるシリコン化合物層を、ｐ型半導体領域５３ａ、第１高抵抗深部埋め込み層２１Ｃ、及び、半導体メサ５Ｃの露出表面全体に形成した後、このシリコン化合物層を選択的にエッチングするエッチング法（例えば、ＨＦ（フッ化水素）をエッチング液として用いたウェットエッチング）を用いたフォトリソグラフィーによって形成することができる。
【０１４８】
続いて、図１８（Ｂ）に示すように、例えば有機金属気相成長法によって、マスク層７５をマスクとして用いて第１高抵抗深部埋め込み層２１Ｃとｐ型半導体領域５３ａの露出表面上に、ｎ型半導体埋め込み層２５及び半絶縁性半導体埋め込み層２３をこの順にエピタキシャル成長させる。ｎ型半導体埋め込み層２５は、第１高抵抗深部埋め込み層２１Ｃとは異なる材料からなる。その後、マスク層７５を除去する。このようにして、半導体メサ５Ｃを埋め込む半導体埋め込み領域１９Ｃが形成される。
【０１４９】
（ｎ型半導体領域形成工程）
次に、図１９（Ａ）に示すように、例えば有機金属気相成長法によって、半導体メサ５Ｃ及び半導体埋め込み領域１９Ｃ上に、ｎ型半導体領域５７ａとｎ＋コンタクト層６１をこの順にエピタキシャル成長させる。ｎ型半導体領域５７ａとメサクラッド層部５７ｂとで、ｎ型クラッド層５７となる。このようにして、ｎ型半導体領域５７ａが形成される。
【０１５０】
（トレンチ形成工程）
次に、図１９（Ｂ）に示すように、一対のトレンチ３１ａ、３１ｂ（図２０（Ａ）参照）が形成されるべき領域に開口７９ａを有するマスク層７９を、ｎ＋コンタクト層６１上に形成する。このようなマスク層７９は、例えばスパッタ法によって、例えば窒化シリコン（ＳｉＮ）等からなるシリコン化合物層を、ｎ＋コンタクト層６１の表面全体に形成した後、このシリコン化合物層を選択的にエッチングするエッチング法（例えば、ＨＦ（フッ化水素）をエッチング液として用いたウェットエッチング）を用いたフォトリソグラフィーによって形成することができる。
【０１５１】
続いて、図２０（Ａ）に示すように、マスク層７９をマスクとして用いて、ｎ＋コンタクト層６１、ｎ型半導体領域５７ａ、及び、半導体埋め込み領域１９Ｃをエッチングすることにより、ｎ型半導体領域５７ａを貫通して深部埋め込み層２０Ｃ（第１高抵抗深部埋め込み層２１Ｃ）に至る一対のトレンチ３１ａ、３１ｂを形成する。このエッチングは、第１高抵抗深部埋め込み層２１Ｃに対するエッチングレートがｎ型半導体埋め込み層２５に対するエッチングレートよりも小さいエッチング方法によって行う。第１高抵抗深部埋め込み層２１Ｃとｎ型半導体埋め込み層２５とは、互いに異なる材料からなるため、エッチング法の種類や条件を適切に決定することにより、上述のように第１高抵抗深部埋め込み層２１Ｃに対するエッチングレートをｎ型半導体埋め込み層２５に対するエッチングレートよりも小さくすることが可能である。
【０１５２】
このようなエッチング方法としては、ウェットエッチング法とドライエッチング法のいずれも用いることが可能である。ウェットエッチング法としては、例えば塩酸をエッチング液として用いたウェットエッチング法を用いることができる。また、ドライエッチング法としては、例えばＣＨ４（メタン）ガスとＨ２（水素）ガスの混合ガスをエッチングガスとして用いた反応性イオンエッチング法を用いることができる。このようにして、一対のトレンチ３１ａ、３１ｂが形成される。なお、本実施形態では、一対のトレンチ３１ａ、３１ｂは、第１高抵抗深部埋め込み層２１Ｃの表面にまで至っているが、第１高抵抗深部埋め込み層２１Ｃの内部にまで至っていてもよい。
【０１５３】
その後、図２０（Ｂ）に示すように、マスク層７９を除去し、例えばスパッタ法によって、ｎ＋コンタクト層６１及び一対のトレンチ３１ａ、３１ｂ上に、半導体メサ５Ｃの延び方向に沿って延びる開口３３ａを有する絶縁層３３を形成する。そして、例えばスパッタ法によって、ｎ＋コンタクト層６１及び絶縁層３３上の一部に開口３３ａを介してｎ＋コンタクト層６１とオーミック接触をするｎ型電極６３を形成する。このような工程を経ることにより、半導体レーザ１Ｃが得られる。
【０１５４】
上述のような本実施形態に係る半導体レーザ１Ｃの製造方法によれば、エッチングによって一対のトレンチ３１ａ、３１ｂを形成する際、第１高抵抗深部埋め込み層２１Ｃに対するエッチングレートがｎ型半導体埋め込み層２５に対するエッチングレートよりも小さいエッチング方法を用いている（図２０（Ａ）参照）。これにより、一対のトレンチ３１ａ、３１ｂの形成時において、第１高抵抗深部埋め込み層２１Ｃはエッチングストッパーとして機能するため、一対のトレンチ３１ａ、３１ｂの深さを精密に制御可能であり、一対のトレンチ３１ａ、３１ｂの形成時に一対のトレンチ３１ａ、３１ｂの底部がｐ型半導体領域５３ａに達することが抑制される。そのため、一対のトレンチ３１ａ、３１ｂの底部とｐ型半導体領域５３ａとの間には、ノンドープ半導体又は半絶縁性半導体からなる第１高抵抗深部埋め込み層２１Ｃが介在することになり、一対のトレンチ３１ａ、３１ｂの表面においてｐ型半導体領域５３ａからｎ型半導体領域５７ａに至る電流経路が形成されることは抑制される。その結果、ｐ型半導体領域５３ａから半導体埋め込み領域１９Ｃを経由してｎ型半導体領域５７ａまで流れるリーク電流を抑制することが可能な半導体レーザ１Ｃが得られる。
【０１５５】
また、一対のトレンチ３１ａ、３１ｂの深さを精密に制御する観点から、一対のトレンチ３１ａ、３１ｂを形成する際に用いるエッチング法によるｎ型半導体埋め込み層２５のエッチングレートと第１高抵抗深部埋め込み層２１Ｃのエッチングレートの比（ｎ型半導体埋め込み層２５のエッチングレートを第１高抵抗深部埋め込み層２１Ｃのエッチングレートで除した値）は、３以上、５以下であることが好ましい。
【０１５６】
さらに、本実施形態に係る半導体レーザ１Ｃの製造方法において、第１高抵抗深部埋め込み層２１Ｃの価電子帯Ｅｖの上端のエネルギーレベルＥｖ２１は、ｐ型半導体領域５３ａの価電子帯Ｅｖの上端のエネルギーレベルＥｖ５３及びｎ型半導体埋め込み層２５の価電子帯Ｅｖの上端のエネルギーレベルＥｖ２５よりも高い（図８参照）、又は、ｐ型半導体領域５３ａの価電子帯Ｅｖの上端のエネルギーレベルＥｖ５３及びｎ型半導体埋め込み層２５の価電子帯Ｅｖの上端のエネルギーレベルＥｖ２５よりも低い（図９参照）ことが好ましい。
【０１５７】
これにより、上述のように第１高抵抗深部埋め込み層２１Ｃは、ｐ型半導体領域５３ａとｎ型半導体埋め込み層２５との間において価電子帯Ｅｖの山Ｅｖ２１Ｍ（図８参照）を形成するか、又は、ｐ型半導体領域５３ａとｎ型半導体埋め込み層２５との間において価電子帯Ｅｖの谷Ｅｖ２１Ｖ（図９参照）を形成する。このような価電子帯Ｅｖの山Ｅｖ２１Ｍ又は谷Ｅｖ２１Ｖは、ｐ型半導体領域５３ａから半導体埋め込み領域１９Ｃ内への正孔の移動を阻害する。そのため、ｐ型半導体領域５３ａから半導体埋め込み領域１９Ｃを経由してｎ型半導体領域５７ａまで流れるリーク電流をさらに抑制することが可能な半導体レーザ１Ｃが得られる。
【０１５８】
本発明は上述の実施形態に限定されず、様々な変形態様が可能である。
【０１５９】
例えば、上述の第１実施形態〜第６実施形態においては、深部埋め込み層２０Ａ、２０Ｂ、２０Ｃは、それぞれ半導体メサ５Ａ、５Ｂ、５Ｃの側面５ＡＳ、５ＢＳ、５ＣＳと離間しているが、深部埋め込み層２０Ａ、２０Ｂ、２０Ｃは、それぞれ半導体メサ５Ａ、５Ｂ、５Ｃの側面５ＡＳ、５ＢＳ、５ＣＳと接していてもよい（図２、図５、及び、図７参照）。
【０１６０】
また、第１実施形態及び第２実施形態の半導体レーザ１Ａ、１Ｂにおいて、ｎ型半導体領域３ａと深部埋め込み層２０Ａ、２０Ｂとの間に、ｎ型半導体層が設けられていてもよい（図２及び図５参照）。また、第４実施形態及び第５実施形態の半導体レーザの製造方法において、ｎ型半導体領域３ａと深部埋め込み層２０Ａ、２０Ｂとの間に、ｎ型半導体層を形成する工程をさらに行ってもよい（図２、図５、図１０、及び、図１４参照）。このようなｎ型半導体層は、例えば、シリコン（Ｓｉ）等のｎ型ドーパントを含むIII−V族化合物半導体で構成することができる。また、このようなｎ型半導体層は、第１高抵抗深部埋め込み層２１Ａを構成する半導体材料と同じ半導体材料（例えば、ＧａＩｎＡｓＰ）に、シリコン（Ｓｉ）等のｎ型ドーパントをドープした半導体材料で構成することができる。このようなｎ型半導体層の厚さは、例えば、１００  ｎｍ以上  ５００ｎｍ以下であることが好ましい。
【０１６１】
また、第３実施形態の半導体レーザ１Ｃにおいて、ｐ型半導体領域５３ａと深部埋め込み層２０Ｃとの間に、ｐ型半導体層が設けられていてもよい（図７参照）。また、第６実施形態の半導体レーザの製造方法において、ｐ型半導体領域５３ａと深部埋め込み層２０Ｃとの間に、ｐ型半導体層を形成する工程をさらに行ってもよい（図７、及び図１７参照）。このようなｐ型半導体層は、例えば、亜鉛（Ｚｎ）等のｐ型ドーパントを含むIII−V族化合物半導体で構成することができる。また、このようなｐ型半導体層は、第１高抵抗深部埋め込み層２１Ｃを構成する半導体材料と同じ半導体材料（例えば、ＧａＩｎＡｓＰ）に、亜鉛（Ｚｎ）等のｐ型ドーパントをドープした半導体材料で構成することができる。このようなｐ型半導体層の厚さは、例えば、１００ｎｍ以上、５００ｎｍ以下であることが好ましい。
【符号の説明】
【０１６２】
１Ａ、１Ｂ、１Ｃ・・・半導体レーザ、３ａ、５７ａ・・・ｎ型半導体領域、７ａ、５７ａ・・・ｐ型半導体領域、５Ａ、５Ｂ、５Ｃ・・・半導体メサ、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ・・・深部埋め込み層、２１Ａ、２１Ｂ、２１Ｃ・・・第１高抵抗深部埋め込み層、３１ａ、３１ｂ・・・トレンチ、Ｅｃ・・・伝導帯、Ｅｃ２１・・・第１高抵抗深部埋め込み層の伝導帯の下端のエネルギーレベル、Ｅｃ３・・・ｎ型半導体領域の伝導帯の下端のエネルギーレベル、Ｅｃ２３・・・半絶縁性半導体埋め込み層の伝導帯の下端のエネルギーレベル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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