(57)【要約】【課題】  厚さが異なるゲート電極を含む、互いにチャネルタイプの異なるＭＩＳＦＥＴの対を形成する際におけるリソグラフィのプロセスマージンの低下を抑制できる半導体装置を提供すること。【解決手段】  半導体装置は、第１の主面を有する半導体領域を含む第１の領域Ｐと、第２の主面を有する半導体領域を含む第２の領域Ｎとを備え、前記第１の主面が前記第２の主面よりも低い、半導体基板１００と、第１の領域Ｐ内に設けられ、第１のゲート電極１０８，１０９を含む第１導電型ＭＩＳＦＥＴと、第２の領域Ｎ内に設けられ、第２のゲート電極１０９を含む第２導電型ＭＩＳＦＥＴであって、第２のゲート電極１０９の上面と第１のゲート電極１０８，１０９の上面とが同じ高さになるように、第２のゲート電極１０９の厚さは第１のゲート電極１０８，１０９の厚さよりも薄くなっている前記第２導電型ＭＩＳＦＥＴとを具備してなることを特徴とする。【選択図】      図１２
2011040578.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面を有する半導体領域を含む第１の領域と、第２の主面を有する半導体領域を含む第２の領域とを備え、前記第１の主面が前記第２の主面よりも低い、半導体基板と、
前記第１の領域内に設けられ、第１のゲート電極を含む第１導電型ＭＩＳＦＥＴと、
前記第２の領域内に設けられ、第２のゲート電極を含む第２導電型ＭＩＳＦＥＴであって、前記第２のゲート電極の上面と前記第１のゲート電極の上面とが同じ高さになるように、前記第２のゲート電極の厚さは前記第１のゲート電極の厚さよりも薄くなっている前記第２導電型ＭＩＳＦＥＴと
を具備してなることを特徴とする半導体装置。
【請求項２】
前記第１および第２のゲート電極の少なくとも一方は、多層膜で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１および第２のゲート電極はそれぞれ多層膜で構成され、かつ、前記第１のゲート電極を構成する多層膜の数と、前記第２のゲート電極を構成する多層膜の数とが異なることを特徴する請求項１に記載の半導体装置。
【請求項４】
前記第１および第２のゲート電極はそれぞれ単層膜で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のゲート電極と前記第２のゲート電極とは材料が異なることを特徴する請求項１ないし４のいずれ１項に記載の半導体装置。
【請求項６】
前記第１および第２のゲート電極下に設けられたゲート絶縁膜をさらに具備し、かつ、前記第１および第２のゲート電極の少なくとも一方は、前記ゲート絶縁膜と接する、金属で構成された導電膜を含むことを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１および第２のゲート電極下に設けられたゲート絶縁膜をさらに具備し、かつ、前記ゲート絶縁膜はシリコン窒化膜よりも誘電率が高いことを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１のゲート電極下に設けられたゲート絶縁膜と、
前記ゲート絶縁膜と前記第１の主面との間に設けられ、前記半導体基板を構成する半導体と異なる半導体で構成された半導体層と
をさらに具備することを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体基板は、前記第１および第２の主面よりも高さが低い第３の主面を有する第３の領域をさらに含むことを特徴とする請求項１ないし８のいずれか１項に記載の半導体装置。
【請求項１０】
第１の主面を有する半導体領域を含む第１の領域と、第２の主面を有する半導体領域を含む第２の領域とを備え、前記第１の主面が前記第２の主面よりも低い、半導体基板と、
前記第１の領域内に設けられ、第１のゲート電極を含む第１導電型ＭＩＳＦＥＴと、
前記第２の領域内に設けられ、第２のゲート電極を含む第２導電型ＭＩＳＦＥＴであって、前記第２のゲート電極の上面と前記第１のゲート電極の上面とが同じ高さになるように、前記第２のゲート電極の厚さは前記第１のゲート電極の厚さよりも薄くなっている前記第２導電型ＭＩＳＦＥＴとを具備してなる半導体装置の製造方法であって、
前記第１の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第２の主面よりも高さ低い前記第１の主面を形成する工程と、
前記第１の領域内に、第１のゲート電極膜を選択的に形成することにより、前記第１および第２の領域の表面を平坦化する工程と、
前記第１および第２の領域内に、第２のゲート電極膜を形成する工程と、
前記第１および第２のゲート電極膜を加工することにより、前記第１の領域内には前記第１および第２のゲート電極膜で構成された前記第１のゲート電極を形成し、前記第２の領域内には前記第２のゲート電極膜で構成された前記第２のゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
第１の主面を有する半導体領域を含む第１の領域と、第２の主面を有する半導体領域を含む第２の領域とを備え、前記第１の主面が前記第２の主面よりも低い、半導体基板と、
前記第１の領域内に設けられ、第１のゲート電極を含む第１導電型ＭＩＳＦＥＴと、
前記第２の領域内に設けられ、第２のゲート電極を含む第２導電型ＭＩＳＦＥＴであって、前記第２のゲート電極の上面と前記第１のゲート電極の上面とが同じ高さになるように、前記第２のゲート電極の厚さは前記第１のゲート電極の厚さよりも薄くなっている前記第２導電型ＭＩＳＦＥＴとを具備してなる半導体装置の製造方法であって、
前記第１の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第２の主面よりも高さ低い前記第１の主面を形成する工程と、
前記第１の領域内に第１のゲート電極膜を選択的に形成することにより、前記第１の領域の表面を前記２の領域の表面よりも高くする工程と、
前記第２の領域内に第２のゲート電極膜を選択的に形成することにより、前記第１および第２の領域の表面を平坦化する工程と、
前記第１および第２のゲート電極膜を加工することにより、前記第１の領域内には前記第１のゲート電極膜で構成された前記第１のゲート電極を形成し、前記第２の領域内には前記第２のゲート電極膜で構成された前記第２のゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第２の主面よりも高さ低い前記第１の主面を形成する工程の後、かつ、前記第１および第２のゲート電極膜を形成する前に、前記第１の領域内に半導体層を形成する工程をさらに含み、前記半導体層を構成する半導体が前記第１の領域の前記半導体領域を構成する半導体と異なることを特徴とする請求項１０または１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係わり、特に、ゲート電極の厚さが異なるＮチャネルおよびＰチャネルのＭＩＳＦＥＴを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Transistor）構造を有する半導体装置において、特に、高誘電率ゲート絶縁膜／メタルゲートのゲートスタック構造を採用する場合には、ＮチャネルおよびＰチャネルのＭＩＳＦＥＴのそれぞれにおいて最適な電気特性を得るために、ＮチャネルおよびＰチャネルのＭＩＳＦＥＴで異なるゲート電極構造が用いられる。
【０００３】
このようなゲート電極構造を形成するためのプロセスの一つとして、ゲートファーストプロセスが知られている（特許文献１）。しかしながら、従来のゲートファーストプロセスには、以下の問題がある。
【０００４】
ゲートファーストプロセスでは、例えば、Ｐチャネル領域内には積層構造のゲート電極膜（第１のゲート電極膜）が形成され、Ｎチャネル領域内には単層構造のゲート電極膜（第２のゲート電極膜）が形成される。そのため、第１のゲート電極膜の上面と第２のゲート電極膜の上面との間には高低差が生じる。例えば、第１のゲート電極膜の上面は、第２のゲート電極膜の上面よりも、２０−３０ｎｍ程度高くなる。
【０００５】
第１および第２のゲート電極膜を加工（ゲート加工）することで、Ｐチャネル領域内には積層構造のゲート電極が形成され、Ｎチャネル領域内には単層構造のゲート電極が形成される。
【０００６】
しかしながら、このようなゲート電極膜の高低差は、ゲート加工時におけるリソグラフィプロセスのマージンを減少させる。特に、膜厚の異なるゲート酸化膜をマルチオキサイドプロセスにより形成する場合、より一層、リソグラフィプロセスのマージンは減少する。以下、この点についてさらに説明する。
【０００７】
上記のマルチオキサイドプロセスは、以下の工程（１）−（３）を含む。
【０００８】
（１）熱酸化によって、第１の領域内のシリコン基板の表面（第１の主面）、および、第２の領域内のシリコン基板の表面（第２の主面）の上にゲート酸化膜を形成する。この工程では、同じ厚さのゲート酸化膜が第１および第２の主面上に形成される。
【０００９】
ここでは、第１の領域の電源電圧は、第２の領域の電源電圧よりも高いとする。したがって、第１の領域上に形成するべきゲート酸化膜は、第２の領域上に形成するべきゲート酸化膜よりも高い耐圧が要求される。そのため、第１の領域上に形成するべきゲート酸化膜は、第２の領域上に形成するべきゲート酸化膜よりも厚い必要がある。
【００１０】
（２）フォトリソグラフィおよびウエットエッチングによって、第２の領域内のゲート酸化膜を選択的に除去する。この時のウエットエッチングによって、第２の領域内のシリコン基板の表面（第２の主面）もエッチングされる。その結果、第２の領域内のシリコン基板の表面は、ＳＴＩ（Shallow Trench Isolation）のための素子分離絶縁膜の表面よりも、例えば、５０−６０ｎｍ程度低くなる。すなわち、第１の主面と第２の主面との間に、５０−６０ｎｍ程度の高低差が生じる。
【００１１】
（３）熱酸化（追加酸化）によって、第１の領域内のシリコン基板の表面上に形成したゲート酸化膜の厚さを増加させるとともに、第２の領域内のシリコン基板の表面にゲート酸化膜を形成する。このようにすることで、第１の領域内には厚いゲート酸化膜を形成し、第２の領域内には薄いゲート酸化膜を形成することが可能となる。
【００１２】
ここで、第１の領域内に、ゲート高さの異なるＣＭＩＳＦＥＴ構造を形成する場合、露光の対象となる基板面内には、ゲート電極の高低差（例えば２０−３０ｎｍ程度）に、主面の高低差（例えば５０−６０ｎｍ程度）を加えた、高低差（７０−９０ｎｍ程度）が生じることになる。したがって、マルチオキサイドプロセスを用いると、許容される焦点深度（例えば１００ｎｍ程度）に近い高低差（７０−９０ｎｍ程度）が基板上に生じ、より一層、リソグラフィプロセスのマージンは減少する。
【００１３】
以上述べたようなリソグラフィプロセスのマージンの減少によって、所望通りの寸法（厚さ）を有するゲート電極を形成することは困難となり、ＮチャネルおよびＰチャネルのＭＩＳＦＥＴのそれぞれにおいて最適な電気特性を得ることは困難になる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００７−２０８２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、厚さが異なるゲート電極を含む第１導電型および第２導電型のＭＩＳＦＥＴを形成する際におけるリソグラフィのプロセスマージンの低下を抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の一態様による半導体装置は、第１の主面を有する半導体領域を含む第１の領域と、第２の主面を有する半導体領域を含む第２の領域とを備え、前記第１の主面が前記第２の主面よりも低い、半導体基板と、前記第１の領域内に設けられ、第１のゲート電極を含む第１導電型ＭＩＳＦＥＴと、前記第２の領域内に設けられ、第２のゲート電極を含む第２導電型ＭＩＳＦＥＴであって、前記第２のゲート電極の上面と前記第１のゲート電極の上面とが同じ高さになるように、前記第２のゲート電極の厚さは前記第１のゲート電極の厚さよりも薄くなっている前記第２導電型ＭＩＳＦＥＴとを具備してなることを特徴とする。
【００１７】
本発明の一態様による半導体装置の製造方法は、第１の主面を有する半導体領域を含む第１の領域と、第２の主面を有する半導体領域を含む第２の領域とを備え、前記第１の主面が前記第２の主面よりも低い、半導体基板と、前記第１の領域内に設けられ、第１のゲート電極を含む第１導電型ＭＩＳＦＥＴと、前記第２の領域内に設けられ、第２のゲート電極を含む第２導電型ＭＩＳＦＥＴであって、前記第２のゲート電極の上面と前記第１のゲート電極の上面とが同じ高さになるように、前記第２のゲート電極の厚さは前記第１のゲート電極の厚さよりも薄くなっている前記第２導電型ＭＩＳＦＥＴとを具備してなる半導体装置の製造方法であって、前記第１の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第２の主面よりも高さ低い前記第１の主面を形成する工程と、前記第１の領域内に、第１のゲート電極膜を選択的に形成することにより、前記第１および第２の領域の表面を平坦化する工程と、前記第１および第２の領域内に、第２のゲート電極膜を形成する工程と、前記第１および第２のゲート電極膜を加工することにより、前記第１の領域内には前記第１および第２のゲート電極膜で構成された前記第１のゲート電極を形成し、前記第２の領域内には前記第２のゲート電極膜で構成された前記第２のゲート電極を形成する工程とを含むことを特徴とする。
【００１８】
本発明の他の態様による半導体装置の製造方法は、第１の主面を有する半導体領域を含む第１の領域と、第２の主面を有する半導体領域を含む第２の領域とを備え、前記第１の主面が前記第２の主面よりも低い、半導体基板と、前記第１の領域内に設けられ、第１のゲート電極を含む第１導電型ＭＩＳＦＥＴと、前記第２の領域内に設けられ、第２のゲート電極を含む第２導電型ＭＩＳＦＥＴであって、前記第２のゲート電極の上面と前記第１のゲート電極の上面とが同じ高さになるように、前記第２のゲート電極の厚さは前記第１のゲート電極の厚さよりも薄くなっている前記第２導電型ＭＩＳＦＥＴとを具備してなる半導体装置の製造方法であって、前記第１の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第２の主面よりも高さ低い前記第１の主面を形成する工程と、前記第１の領域内に第１のゲート電極膜を選択的に形成することにより、前記第１の領域の表面を前記２の領域の表面よりも高くする工程と、前記第２の領域内に第２のゲート電極膜を選択的に形成することにより、前記第１および第２の領域の表面を平坦化する工程と、前記第１および第２のゲート電極膜を加工することにより、前記第１の領域内には前記第１のゲート電極膜で構成された前記第１のゲート電極を形成し、前記第２の領域内には前記第２のゲート電極膜で構成された前記第２のゲート電極を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、厚さが異なるゲート電極を含む第１導電型および第２導電型のＭＩＳＦＥＴを形成する際におけるリソグラフィのプロセスマージンの低下を抑制できる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】図１に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図３】図２に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】図３に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図５】図４に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図６】図５に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図７】図６に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図８】図７に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図９】図８に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１０】図９に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１１】図１０に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１２】図１１に続く第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１３】第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１４】図１３に続く第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１５】第３の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１６】図１５に続く第３の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１７】第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１８】図１７に続く第３の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１９】第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２０】図１９に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２１】図２０に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２２】図２１に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２３】図２２に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２４】図２３に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２５】図２４に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２６】図２５に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２７】図２６に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２８】図２７に続く第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【発明を実施するための形態】
【００２１】
以下、図面を参照しながら実施形態を説明する。
【００２２】
（第１の実施形態）
図１−図１２は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【００２３】
［図１］
シリコン基板（半導体基板）１００にはＰチャネルＭＩＳＦＥＴが形成される領域Ｐ（第１の領域）と、ＮチャネルＭＩＳＦＥＴが形成される領域Ｎ（第２の領域）とが設けられている。シリコン基板１００上に形成されたハードマスク１０１をマスクにして、ＲＩＥ（Reactive Ion Etching）プロセスによりシリコン基板１００をエッチングし、素子分離溝１０２を形成する。
【００２４】
ハードマスク１０１は、例えば、以下のようにして形成される。
【００２５】
シリコン基板１００上にハードマスク１０１となる絶縁膜（例えば、シリコン窒化膜）を堆積し、この絶縁膜上に図示しないレジストを塗布し、リソグラフィプロセスにより上記レジストをパターニングしてレジストパターンを形成する。このレジストパターンをマスクにしてＲＩＥプロセスにより上記絶縁膜をエッチングして、レジストパターンのパターンを上記絶縁膜に転写することで、ハードマスク１０１は形成される。
【００２６】
ハードマスク１０１が形成された後も、上記ＲＩＥプロセスによるエッチングが続けられ、初めのうちはレジストパターン／ハードマスク１０１をマスクにしてシリコン基板１００がエッチングされ、途中でレジストパターンが消滅してハードマスク１０１だけをマスクにしてシリコン基板１００がエッチングされて、素子分離溝１０２は形成される。
【００２７】
なお、エッチング条件によっては、エッチングの途中でレジストパターンが消滅せず、素子分離溝１０２の形成の後も残る場合がある。この場合、アッシング等の適切な方法により残ったレジストパターンを除去する。
【００２８】
［図２］
ハードマスク１０１の開口部および素子分離溝１０２を埋め込むように、全面に素子分離絶縁膜１０３となる絶縁膜（例えばシリコン酸化膜）を堆積し、ハードマスク１０１をストッパーに用いてＣＭＰ（Chemical Mechanical Polishing）プロセスにより上記絶縁膜を研磨して表面を平坦化し、その後、フッ酸などの薬液を用いたウエットエッチング法により、ハードマスク１０１の開口部内の上記絶縁膜を除去する。このようにして素子分離溝１０２を素子分離絶縁膜１０３で埋め込んでなる素子分離（ＳＴＩ：Shallow Trench Isolation）構造が形成される。
【００２９】
［図３］
ハードマスク１０１を除去し、ウェル領域（不図示）を形成した後、シリコン基板１００上にシリコン窒化膜１０４を形成する。シリコン窒化膜１０４上にレジストパターン１０５を形成する。ハードマスク１０１の除去は、例えば、ウエットエッチング法を用いて行う。上記ウェルの形成は、イオン注入法を用いて行う。
【００３０】
［図４］
レジストパターン１０５をマスクに用いて、ＲＩＥプロセスによりシリコン窒化膜１０４をエッチングして、領域Ｐ上のシリコン窒化膜１０４を選択的に除去し、さらに、ＲＩＥプロセスを続けて、シリコン窒化膜１０４を除去して露出したシリコン基板１００の表面を所定の厚さＣだけ選択的に除去する。
【００３１】
［図５］
レジストパターン１０５を除去した後、酸化プロセスにより、領域Ｐのシリコン基板１００の露出表面にシリコン酸化膜１０６を選択的に形成する。
【００３２】
上記酸化プロセスは、例えば、ドライ酸化である。
【００３３】
ここで、上記酸化プロセスで消費されるシリコン基板１００の厚さがＤとなるように酸化量を調節し、シリコン酸化膜１０６を厚さがＥとなるように形成する。図４のＲＩＥプロセス（エッチング工程）で除去されるシリコン基板の厚さＣは、以下の関係式（式１）を満たすように調整する。
【００３４】
Ｃ＝Ｅ−Ｄ                            ・・・（１）
［図６］
領域Ｐのシリコン酸化膜１０６および素子分離絶縁膜（シリコン酸化膜）１０３を厚さＥだけ除去する。これにより、領域Ｐのシリコン基板１００の主面（第１の主面）の高さが、領域Ｎのシリコン基板１００の主面（第２の主面）の高さよりもＥだけ低くなる。以下、このＥだけ高さが低くなった部分を領域Ｐの凹部という。上記のシリコン酸化膜１０６および素子分離絶縁膜１０３の除去は、例えば、フッ酸によるウエットエッチングにより行う。
【００３５】
［図７］
ウエットエッチングにより、領域Ｎに形成されているハードマスク１０４を除去し、その後、ＣＶＤ（Chemical Vapor Deposition）プロセスにより、シリコン基板１００上に高誘電率のゲート絶縁膜１０７を形成する。ここでは、ＣＶＤプロセスによりゲート絶縁膜１０７を形成しているので、ゲート絶縁膜１０７は素子分離絶縁膜１０３上にも形成される。この素子分離絶縁膜１０３上のゲート絶縁膜１０７は必須ではない。また、高誘電率のゲート絶縁膜１０７は、例えば、ハフニウムを含むゲート絶縁膜である。高誘電率のゲート絶縁膜１０７とは、シリコン窒化膜（Ｓｉ3 Ｎ4 ）の誘電率よりも高い絶縁膜を意味している。なお、ゲート絶縁膜１０７は必ずしも高誘電率の絶縁膜である必要はなく、対象となるデバイスによって変わる。例えば、シリコン酸化膜の場合もある。
【００３６】
［図８］
領域ＮおよびＰ上のゲート絶縁膜１０７上に、厚さＥの第１の導電膜１０８を形成する。その結果、領域Ｐの凹部は第１の導電膜１０８で埋め込まれる。ここでは、第１の導電膜１０８は、タングステンナイトライド（ＷＮ）膜とする。ＷＮ膜は、シリコンの価電子帯に近い仕事関数を有する。
【００３７】
［図９］
領域ＮおよびＰの表面が平坦化されるように、領域Ｎ上の第１の導電膜１０８を選択的に除去する。領域Ｐの凹部のみ第１の導電膜１０８で埋め込まれる。領域Ｎ上の第１の導電膜１０８を選択的に除去するには、例えば、リソグラフィプロセスとウエットプロセスを用いて行う。このウエットプロセスは、例えば、過酸化水素水を用いたウエットエッチングである。
【００３８】
［図１０］
表面が平坦化された領域ＮおよびＰ（全面）上に第２の導電膜１０９を形成する。第２の導電膜１０９の下地は平坦化されているので、第２の導電膜１０９の表面は平坦となる。すなわち、従来の技術では、領域Ｎと領域Ｐとでは第２の導電膜１０９の高さは異なってしまうが、本実施形態では、領域Ｎと領域Ｐとは第２の導電膜１０９の高さは揃う。ここでは、第２の導電膜１０９は、タングステンシリコンナイトライド（ＷＳｉＮ）膜とする。ＷＳｉＮ膜は、シリコンの伝導帯に近い仕事関数を有する。
【００３９】
［図１１］
レジストパターン（不図示）を形成し、このレジストパターンをマスクに用い、例えば、ＲＩＥプロセスにより、第１の導電膜１０８および第２の導電膜１０９を加工することで、領域Ｎには第１の導電膜１０８からなる単層構造のゲート電極を形成し、領域Ｐには第１の導電膜１０８と第２の導電膜１０９とからなる積層構造のゲート電極を形成する。
【００４０】
［図１２］
周知のイオン注入およびアニールを用いてソース／ドレイン領域１１０を形成し、ＰチャネルＭＩＳＦＥＴ（第１導電型ＭＩＳＦＥＴ）およびＮチャネルＭＩＳＦＥＴ（第２導電型ＭＩＳＦＥＴ）を完成させる。
【００４１】
この後は、全面を覆うようにシリコン酸化膜などの層間絶縁膜をＣＶＤプロセスにより形成する工程、配線を形成する工程などの、周知の方法による周知の工程を経て、半導体装置が完成する。
【００４２】
以上述べた本実施形態の製造方法によれば、第１の主面を有する半導体領域を含む領域Ｐ（第１の領域）と、第２の主面を有する半導体領域を含む領域Ｎ（第２の領域）とを備え、前記第１の主面が前記第２の主面よりも低い、シリコン基板１００（半導体基板）と、領域Ｐ内に設けられ、第１のゲート電極１０８，１０９を含むＰチャネルＭＩＳＦＥＴ（第１導電型ＭＩＳＦＥＴ）と、領域Ｎ内に設けられ、第２のゲート電極１０９を含むＮチャネルＭＩＳＦＥＴ（第２導電型ＭＩＳＦＥＴ）であって、第２のゲート電極１０９の上面と第１のゲート電極１０８，１０９の上面とが同じ高さになるように、第２のゲート電極１０９の厚さは第１のゲート電極１０８，１０９の厚さよりも薄くなっているＮチャネルＭＩＳＦＥＴとを具備してなることを特徴とする半導体装置を実現できる。
【００４３】
そして、本実施形態の製造方法によれば、ゲート電極膜１０８，１０９のゲート加工時には、ゲート電極膜１０８，１０９の上面が平坦化されている。そのため、ＰチャネルとＮチャネルとでゲート電極の厚さが異なるＣＭＩＳＦＥＴ構造を形成するに際して、ゲート加工時（図１１）のリソグラフィのプロセスマージンの低下を抑制できる。これにより、ＰチャネルおよびＮチャネルのＭＩＳＦＥＴのそれぞれの素子特性を最適化するために、領域Ｐおよび領域Ｎにそれぞれ所望通りの寸法（厚さ）を有するゲート電極１０８，１０９およびゲート電極１０９を形成することが可能となる。
【００４４】
特に、シリコン基板１００が第１および第２の主面よりも高さが低い第３の主面を有する第３の領域をさらに含む場合、つまり、背景技術で述べたように、膜厚の異なるゲート酸化膜をマルチオキサイドプロセスにより形成し、ゲート電極の高低差に主面の高低差を加えた高低差が基板面内に生じる場合には、リソグラフィプロセスのマージンがより一層小さくなるので、本実施形態の効果はより顕著となる。マルチオキサイドプロセスを用いた場合、例えば、第１および第２の領域のゲート絶縁膜１０７は追加酸化により形成された厚いゲート酸化膜となり、第３の領域のゲート酸化膜は薄いゲート酸化膜となる。
【００４５】
（第２の実施形態）
図１３および図１４は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付し、詳細な説明は省略する。
【００４６】
第１の実施形態では、領域Ｎが単層ゲート電極構造、Ｐ領域が２層ゲート電極構造の場合について説明したが、本実施形態では、領域Ｎが２層ゲート電極構造、Ｐ領域が３層ゲート電極構造の場合について説明する。
【００４７】
まず、第１の実施形態の図１−図１０の工程を行う。
【００４８】
［図１３］
第２の導電膜１０９上に第３の導電膜２１０を形成する。
【００４９】
第３の導電膜２１０は、第１および第２の導電膜１０８，１０９とは異なる金属を主成分とする導電膜であり、例えば、タングステン膜（Ｗ膜）である。
【００５０】
［図１４］
第１−第３の導電膜１０８，１０９，２１０をゲート加工し、領域Ｎには第２および第３の導電膜１０９，２１０からなる２層構造のゲート電極を形成し、領域Ｐには第１−第３の導電膜１０８，１０９，２１０からなる３層構造のゲート電極を形成する。
【００５１】
本実施形態でも第１の実施形態と同様の効果が得られる。また、本実施形態によれば以下の効果もさらに得られる。すなわち、第３の導電膜２１０として、第１の導電膜１０８（例えば、ＷＮ膜）および第２の導電膜１０９（例えばＷＳｉＮ膜）よりも低抵抗の導電膜（例えば、Ｗ膜）を用いることで、ゲート配線抵抗の低減化を図れる。
【００５２】
（第３の実施形態）
図１５および図１６は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【００５３】
本実施形態が第３の実施形態と異なる点は、最上層のゲート電極膜として半導体膜を用いたことにある。
【００５４】
まず、第１の実施形態の図１−図１０の工程を行う。
【００５５】
［図１５］
第２の導電膜１０９上に半導体膜２１１を形成する。ここでは、半導体膜２１１は非晶質のシリコン膜である。
【００５６】
［図１６］
第１の導電膜１０８、第２の導電膜１０９およびシリコン膜２１１をゲート加工し、領域Ｎには第２の導電膜１０９とシリコン膜２１１とからなる２層構造のゲート電極を形成し、領域Ｐには第１の導電膜１０８と第２の導電膜１０９とシリコン膜２１１とからなる３層構造のゲート電極を形成することにある。非晶質のシリコン膜２１１はしかる後に多結晶化される。例えば、非晶質のシリコン膜２１１は、ソース／ドレイン領域を形成する時のアニールにより結晶化される。また、ゲート加工後に、非晶質のシリコン膜２１１の結晶化を目的とするアニールを行っても構わない。
【００５７】
本実施形態でも第１の実施形態と同様の効果が得られる。
【００５８】
また、本実施形態によれば以下の効果もさらに得られる。すなわち、図１６の工程後にサリサイドプロセスを行い、領域Ｎおよび領域Ｐのシリコン膜２１１を金属シリサイド膜に変えることにより、ゲート配線抵抗の低減化を図れるようになる。
【００５９】
上記サリサイドプロセスは、ゲート側壁となる絶縁膜（例えば、シリコン窒化膜）を全面に堆積する工程と、異方性エッチング（例えば、ＲＩＥ）により上記絶縁膜をエッチバックし、領域Ｎのゲート電極１０９，２１１および領域Ｐのゲート電極１０８，１０９，２１１の側壁に上記ゲート側壁を選択的に形成する工程と、上記ゲート側壁およびゲート電極２１１をマスクにしてソース／ドレイン領域を形成するための不純物のイオン注入を行う工程と、全面に高融点金属膜（例えば、モリブデン膜、コバルト膜またはタングステン膜）を形成する工程、加熱処理により、シリコン膜２１１と上記高融点金属膜とを反応させ、シリコン膜２１１を金属シリサイド膜に変える工程とを含む。
【００６０】
（第４の実施形態）
図１７および図１８は、第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【００６１】
第１の実施形態では、領域Ｎが単層ゲート電極構造、領域Ｐが２層ゲート電極構造の場合について説明したが、本実施形態では、領域ＮおよびＰ領域がともに単層ゲート電極構造の場合について説明する。
【００６２】
まず、第１の実施形態の図１−図７の工程を行う。
【００６３】
［図１７］
リソグラフィプロセスとエッチングプロセスを用いて、領域Ｐ内に第１の導電膜１０８を選択的に形成する。その後、リソグラフィプロセスとエッチングプロセスを用いて、領域Ｎ内に第２の導電膜１０９を選択的に形成する。この時、第１の導電膜１０８と第２の導電膜１０９との高さが揃うように、第２の導電膜１０９をエッチングする。
【００６４】
［図１８］
図示しないレジストをマスクに用いて第１および第２の導電膜１０８，１０９をエッチングし（ゲート加工）、領域Ｎには第２の導電膜１０９からなる単層のゲート電極を形成し、領域Ｐには第１の導電膜１０８からなる単層のゲート電極を形成する。
【００６５】
本実施形態でも第１の実施形態と同様の効果が得られる。
【００６６】
（第５の実施形態）
図１９−図２８は、第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態が第１−第４の実施形態と異なる点は、領域Ｐのチャネル領域がシリコンゲルマニウム（ＳｉＧｅ）で構成されていることにある。領域Ｎのチャネル領域は、第１−第４の実施形態と同様に、シリコンで構成されている。
【００６７】
［図１９］
第１の実施形態で説明した図１−図３の工程を行い、その後、図４の工程で説明したように、レジストパターン１０５をマスクに用いてシリコン窒化膜１０４をエッチングし、領域Ｐ上のシリコン窒化膜１０４を選択的に除去する。
【００６８】
［図２０］
レジストパターン１０５をマスクに用いてＲＩＥプロセスによりシリコン基板１００をエッチングし、領域Ｐの露出したシリコン基板１００の表面を所定の厚さＨだけ選択的に除去する。
【００６９】
［図２１］
レジストパターン１０５を除去した後、酸化プロセスにより、領域Ｐのシリコン基板１００の露出表面にシリコン酸化膜１０６ａを選択的に形成する。
【００７０】
上記酸化プロセスは、例えば、ドライ酸化である。
【００７１】
ここで、上記酸化プロセスで消費されるシリコン基板１００の厚さがＩとなるように酸化量を調節し、シリコン酸化膜１０６ａを厚さがＪとなるように形成する。
【００７２】
［図２２］
領域Ｐのシリコン酸化膜１０６ａおよび素子分離絶縁膜（シリコン酸化膜）１０３を厚さＪだけ除去する。これにより、領域Ｐのシリコン基板１００の主面の高さが、領域Ｎのシリコン基板１００の主面の高さよりもＨ＋Ｉだけ低くなる。以下、このＨ＋Ｉだけ高さが低くなった部分を領域Ｐの凹部という。上記のシリコン酸化膜１０６および素子分離絶縁膜１０３の除去は、例えば、フッ酸によるウエットエッチング法を用いて行う。
【００７３】
［図２３］
選択エピタキシャル成長法により、露出している領域Ｐのシリコン基板１００上に選択的にＳｉＧｅ層３００を厚さＨ＋Ｉ−Ｊだけ成長させる。
【００７４】
［図２４］
ウエットエッチングにより領域Ｎに形成されているハードマスク１０４を除去し、その後、ＣＶＤ（Chemical Vapor Deposition）プロセスにより、シリコン基板１００およびＳｉＧｅ層３００の上にゲート絶縁膜１０７を形成する。
【００７５】
［図２５］
領域ＮおよびＰ上のゲート絶縁膜１０７上に、厚さＪの第１の導電膜１０８を形成する。その結果、領域Ｐの凹部は第１の導電膜１０８で埋め込まれる。ここでは、第１の導電膜１０８は、ＷＮ膜とする。
【００７６】
［図２６］
領域Ｎ上の第１の導電膜１０８を選択的に除去する。領域Ｐの凹部は第１の導電膜１０８で埋め込まれているので、領域ＮおよびＰの表面は平坦化される。
【００７７】
［図２７］
表面が平坦化された領域ＮおよびＰ（全面）上に第２の導電膜１０９を形成する。第２の導電膜１０９の下地は平坦化されているので、第２の導電膜１０９の表面は平坦となる。すなわち、従来の技術では、領域Ｎと領域Ｐとでは第２の導電膜１０９の高さは異なってしまうが、本実施形態では、領域Ｎと領域Ｐとでは第２の導電膜１０９の高さは揃う。ここでは、第２の導電膜１０９は、ＷＳｉＮ膜とする。
【００７８】
［図２８］
レジストパターン（不図示）を形成し、このレジストパターンをマスクに用い用いてＲＩＥプロセスにより、第１の導電膜１０８および第２の導電膜１０９をエッチングし（ゲート加工）、領域Ｎには第１の導電膜１０８からなる単層構造のゲート電極を形成し、領域Ｐには第１の導電膜１０８と第２の導電膜１０９とからなる積層構造のゲート電極を形成する。
【００７９】
この後は、第１の実施形態と同様に、周知のイオン注入およびアニールを用いてソース／ドレイン領域を形成し、全面を覆うようにシリコン酸化膜などの層間絶縁膜をＣＶＤプロセスにより形成する工程、配線を形成する工程などの、周知の方法による周知の工程を経て、半導体装置が完成する。
【００８０】
以上述べたように本実施形態によれば、Ｎチャネル領域およびＰチャネル領域の片方のみにＳｉＧｅ層のような半導体層をゲート絶縁膜とシリコン基板との間に挿入する場合にも、挿入する半導体層の厚さに合わせてシリコン基板を掘り込む厚さを調整することにより、Ｎチャネル領域およびＰチャネル領域のゲート電極の上面の高さを揃えることが可能となる。
【００８１】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、第１導電型ＭＩＳＦＥＴおよび第２導電型ＭＩＳＦＥＴを含む半導体装置として、ＣＭＩＳＦＥＴ構造を備えた半導体装置の場合について説明したが、本発明は、ゲート電極の厚さが異なるＮチャネルおよびＰチャネルのＭＩＳＦＥＴを備えた他の半導体装置にも適用可能である。
【００８２】
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００８３】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【符号の説明】
【００８４】
１００…シリコン基板、１０１…ハードマスク、１０２…素子分離溝、１０３…素子分離絶縁膜、１０４…シリコン窒化膜、１０５…レジストパターン、１０６，１０６ａ…シリコン酸化膜、１０７…ゲート絶縁膜、１０８…第１の導電膜、１０９…第２の導電膜、１１０…ソース／ドレイン領域、２１０…第３の導電膜、２１１…半導体膜、３００…ＳｉＧｅ層、Ｐ…第１の領域、Ｎ…第２の領域。
【図１】
2011040578.tif 000003
【図２】
2011040578.tif 000004
【図３】
2011040578.tif 000005
【図４】
2011040578.tif 000006
【図５】
2011040578.tif 000007
【図６】
2011040578.tif 000008
【図７】
2011040578.tif 000009
【図８】
2011040578.tif 000010
【図９】
2011040578.tif 000011
【図１０】
2011040578.tif 000012
【図１１】
2011040578.tif 000013
【図１２】
2011040578.tif 000014
【図１３】
2011040578.tif 000015
【図１４】
2011040578.tif 000016
【図１５】
2011040578.tif 000017
【図１６】
2011040578.tif 000018
【図１７】
2011040578.tif 000019
【図１８】
2011040578.tif 000020
【図１９】
2011040578.tif 000021
【図２０】
2011040578.tif 000022
【図２１】
2011040578.tif 000023
【図２２】
2011040578.tif 000024
【図２３】
2011040578.tif 000025
【図２４】
2011040578.tif 000026
【図２５】
2011040578.tif 000027
【図２６】
2011040578.tif 000028
【図２７】
2011040578.tif 000029
【図２８】
2011040578.tif 000030