(57)【要約】【課題】フラッシュメモリと、精度が低くても高耐圧性が要求されるキャパシタと、耐圧性が低くても高精度が要求されるキャパシタとを備えた半導体装置を比較的少ない工程で製造できる半導体装置の製造方法を提供する。【解決手段】半導体基板１０上に形成されたシリコン膜１３により、フラッシュメモリのフローティングゲートと高耐圧キャパシタの下部電極１３ｂとを形成する。この場合、シリコン膜１３中の不純物濃度を、フラッシュメモリに適した濃度とする。その後、半導体基板１０に不純物をイオン注入して高精度キャパシタの下部電極となる高濃度不純物領域１５を形成する際に、高耐圧キャパシタの下部電極１３ｂに不純物を追加注入し、下部電極１３ｂの不純物濃度を向上させる。次いで、高精度キャパシタの誘電体膜１２を、増速酸化により形成する。【選択図】図３
2011040689.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリと、第１のキャパシタと、前記第１のキャパシタよりも耐圧が高い第２のキャパシタとを有する半導体装置の製造方法において、
半導体基板に素子分離膜を形成し、フラッシュメモリ形成領域、第１のキャパシタ形成領域及び第２のキャパシタ形成領域を画定する第１の工程と、
前記第２のキャパシタ形成領域上に第１の絶縁膜を形成する第２の工程と、
前記フラッシュメモリ形成領域及び前記第１のキャパシタ形成領域上に第２の絶縁膜を形成する第３の工程と、
前記フラッシュメモリ形成領域、前記第１のキャパシタ形成領域及び前記第２のキャパシタ形成領域上に第１のシリコン膜を形成する第４の工程と、
前記第２のキャパシタ形成領域上の前記第１のシリコン膜をパターニングして下部電極を形成するとともに、前記第１のキャパシタ形成領域上の前記第１のシリコン膜を除去し、前記フラッシュメモリ形成領域上には前記第１のシリコン膜を残す第５の工程と、
前記第１のキャパシタ形成領域の前記半導体基板に前記第２の絶縁膜を介して不純物を導入し第１の不純物領域を形成するとともに、前記第２のキャパシタ形成領域上の前記下部電極に前記不純物を導入する第６の工程と、
前記フラッシュメモリ形成領域、前記第１のキャパシタ形成領域及び前記第２のキャパシタ形成領域上に第３の絶縁膜を形成する第７の工程と、
前記第１のキャパシタ形成領域上の前記第３の絶縁膜及び第２の絶縁膜を除去して前記半導体基板表面を露出させる第８の工程と、
前記第１のキャパシタ形成領域の前記半導体基板表面を熱酸化させて第４の絶縁膜を形成する第９の工程と、
前記フラッシュメモリ形成領域、前記第１のキャパシタ形成領域及び前記第２のキャパシタ形成領域上に第２のシリコン膜を形成する第１０の工程と、
前記フラッシュメモリ形成領域上の前記第１のシリコン膜、前記第３の絶縁膜及び前記第２のシリコン膜をパターニングしてスタックゲートを形成する第１１の工程と、
前記第１のキャパシタ形成領域上の前記第２のシリコン膜をパターニングして第１の上部電極を形成するとともに、前記第２のキャパシタ形成領域上の前記第２のシリコン膜をパターニングして第２の上部電極を形成する第１２の工程と、
前記フラッシュメモリ形成領域の前記スタックゲートの両側の前記半導体基板に不純物を導入して不純物領域を形成する第１３の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３の絶縁膜は、窒化シリコン膜と、該窒化シリコン膜を挟んで形成された第１の酸化シリコン膜及び第２の酸化シリコン膜とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第６の工程において前記半導体基板及び前記下部電極に導入する元素が、ヒ素であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程において前記半導体基板にＭＯＳトランジスタ形成領域を画定し、
前記第３の工程において前記ＭＯＳトランジスタ形成領域の半導体基板上に前記第２の絶縁膜を形成し、
前記第５の工程において前記ＭＯＳトランジスタ形成領域の前記第１のシリコン膜を除去し、
前記第８の工程において前記ＭＯＳトランジスタ形成領域の前記第３の絶縁膜及び前記第２の絶縁膜を除去して前記半導体基板表面を露出させ、
前記第９の工程において前記ＭＯＳトランジスタ形成領域の前記半導体基板表面を熱酸化させて第５の絶縁膜を形成し、
前記第１２の工程において前記ＭＯＳトランジスタ形成領域の前記第２のシリコン膜をパターニングしてゲート電極を形成し、
前記第１３の工程において前記ＭＯＳトランジスタ形成領域の前記ゲート電極の両側の前記半導体基板に前記不純物を導入する
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリとキャパシタとを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、電子機器のより一層の小型化及び高性能化が促進されている。これにともない、電子機器に搭載される半導体装置（ＬＳＩ）にも高性能化及び高集積化が要求されており、フラッシュメモリとロジック回路とＡ／Ｄ（アナログ／デジタル）コンバータとを同一半導体基板上に形成した半導体装置が開発されている。
【０００３】
この種の半導体装置において、ロジック回路やＡ／Ｄコンバータの駆動及びフラッシュメモリからのデータ読み出しには例えば１．２Ｖ又は３．３Ｖの電圧が必要であるが、フラッシュメモリのデータ書き換えにはより高い電圧（例えば１０Ｖ）が必要である。
【０００４】
従来は、半導体装置の外に設けられた昇圧回路において低電圧（例えば１．２Ｖ又は３．３Ｖ）から高電圧（例えば１０Ｖ）を生成し、この高電圧を電源回路で生成した低電圧とともに半導体装置に供給している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−２７４２５７号公報
【特許文献２】特開２０００−２９４７５３号公報
【特許文献３】特開２００３−２０３９７９号公報
【特許文献４】特開２００９−１０４２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来は、上述したように半導体装置の外に設けられた昇圧回路により低電圧から高電圧を生成している。しかし、電子機器の小型化及び低コスト化の要求にともない、半導体装置内に昇圧回路を組み込むことが要望されるようになった。
【０００７】
半導体装置に組み込み可能な昇圧回路として、例えばキャパシタとスイッチとにより構成されるチャージポンプ回路がある。チャージポンプ回路等の昇圧回路に使用されるキャパシタには、耐圧性が高いことが要求される。
【０００８】
一方、Ａ／Ｄコンバータ等の回路では高精度のキャパシタ、すなわち容量ばらつき及び電圧依存性が少なく相対精度が高いキャパシタが要求される。しかしながら、高耐圧性が要求されるキャパシタと、高精度が要求されるキャパシタとを同時に形成することは困難であり、工程数が増加してしまう。
【０００９】
以上から、フラッシュメモリと、高耐圧性が要求されるキャパシタと、高精度が要求されるキャパシタとを備えた半導体装置を比較的少ない工程で製造できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
一観点によれば、フラッシュメモリと、第１のキャパシタと、前記第１のキャパシタよりも耐圧が高い第２のキャパシタとを有する半導体装置の製造方法において、半導体基板に素子分離膜を形成し、フラッシュメモリ形成領域、第１のキャパシタ形成領域及び第２のキャパシタ形成領域を画定する第１の工程と、前記第２のキャパシタ形成領域上に第１の絶縁膜を形成する第２の工程と、前記フラッシュメモリ形成領域及び前記第１のキャパシタ形成領域上に第２の絶縁膜を形成する第３の工程と、前記フラッシュメモリ形成領域、前記第１のキャパシタ形成領域及び前記第2のキャパシタ形成領域上に第１のシリコン膜を形成する第４の工程と、前記第２のキャパシタ形成領域上の前記第１のシリコン膜をパターニングして下部電極を形成するとともに、前記第１のキャパシタ形成領域上の前記第１のシリコン膜を除去し、前記フラッシュメモリ形成領域上には前記第１のシリコン膜を残す第５の工程と、前記第１のキャパシタ形成領域の前記半導体基板に前記第２の絶縁膜を介して不純物を導入し第１の不純物領域を形成するとともに、前記第２のキャパシタ形成領域上の前記下部電極に前記不純物を導入する第６の工程と、前記フラッシュメモリ形成領域、前記第１のキャパシタ形成領域及び前記第２のキャパシタ形成領域上に第３の絶縁膜を形成する第７の工程と、前記第１のキャパシタ形成領域上の前記第３の絶縁膜及び第２の絶縁膜を除去して前記半導体基板表面を露出させる第８の工程と、前記第１のキャパシタ形成領域の前記半導体基板表面を熱酸化させて第４の絶縁膜を形成する第９の工程と、前記フラッシュメモリ形成領域、前記第１のキャパシタ形成領域及び前記第２のキャパシタ形成領域上に第２のシリコン膜を形成する第１０の工程と、前記フラッシュメモリ形成領域上の前記第１のシリコン膜、前記第３の絶縁膜及び前記第２のシリコン膜をパターニングしてスタックゲートを形成する第１１の工程と、前記第１のキャパシタ形成領域上の前記第２のシリコン膜をパターニングして第１の上部電極を形成するとともに、前記第２のキャパシタ形成領域上の前記第２のシリコン膜をパターニングして第２の上部電極を形成する第１２の工程と、前記フラッシュメモリ形成領域の前記スタックゲートの両側の前記半導体基板に不純物を導入して不純物領域を形成する第１３の工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
上記一観点によれば、高耐圧性が要求されるキャパシタと、高精度が要求されるキャパシタと、フラッシュメモリとを少ない工程で製造することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施形態に係る半導体装置を示すブロック図である。
【図２】図２は、実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図３】図３は、実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図４】図４は、実施形態に係る半導体装置の製造方法を示す断面図（その３）である。
【図５】図５は、実施形態に係る半導体装置の製造方法を示す断面図（その４）である。
【図６】図６は、実施形態に係る半導体装置の製造方法を示す断面図（その５）である。
【図７】図７は、実施形態に係る半導体装置の製造方法を示す断面図（その６）である。
【図８】図８は、実施形態に係る半導体装置の製造方法を示す断面図（その７）である。
【発明を実施するための形態】
【００１３】
以下、実施形態について、添付の図面を参照して説明する。
【００１４】
図１は、実施形態に係る半導体装置の構成を示すブロック図である。この図１に示すように、本実施形態に係る半導体装置６０は、論理回路６１と、フラッシュメモリ６２と、Ａ／Ｄコンバータ６３と、昇圧回路６４とを有し、これらの回路が同一半導体基板上に形成されている。
【００１５】
論理回路６１は３．３Ｖの電圧で駆動するＭＯＳトランジスタを含んで形成されている。また、Ａ／Ｄコンバータ６３は、３．３Ｖの電圧で駆動するＭＯＳトランジスタと、最大３．３Ｖの電圧が印加される高精度キャパシタとを有している。
【００１６】
昇圧回路６４はＭＯＳトランジスタ（スイッチング素子）と高耐圧キャパシタとを有し、３．３Ｖ（低電圧）の電圧から１０Ｖ（高電圧）の電圧を生成する。高耐圧キャパシタには１０Ｖ又はそれ以上の電圧が印加されても破壊されない耐圧性が要求される。フラッシュメモリ６２は、トンネル絶縁膜とフローティングゲート及びコントロールゲートとを有し、データ書き込み時には昇圧回路６４から１０Ｖの電圧が供給される。
【００１７】
なお、本実施形態では低電圧の電圧値が３．３Ｖ、高電圧の電圧値が１０Ｖとしているが、これらは低電圧及び高電圧の一例であり、低電圧及び高電圧の電圧値はこれ以外であってもよいことは勿論である。
【００１８】
図２〜図８は、本実施形態に係る半導体装置６０の製造方法を工程順に示す断面図である。なお、これらの図２〜図８において、Ａはフラッシュメモリ形成領域、ＢはＭＯＳトランジスタ形成領域、Ｃは高精度キャパシタ形成領域、Ｄは高耐圧キャパシタ形成領域を示している。また、本実施形態の半導体装置６０はｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを有しているが、図２〜図８のＢはｎチャネルＭＯＳトランジスタ形成領域を示している。
【００１９】
最初に、図２（ａ）に示す構造を形成するまでの工程について説明する。まず、微量のｐ型不純物、例えばホウ素（Ｂ）がドープされたシリコン半導体基板（ウエハ）１０を用意する。そして、この半導体基板１０に、公知のＳＴＩ（Shallow Trench Isolation）法により素子分離絶縁膜１１を形成する。素子分離絶縁膜１１は、フラッシュメモリ形成領域Ａ、ＭＯＳトランジスタ形成領域Ｂ及び高精度キャパシタ形成領域Ｃを囲むように形成する。また、高耐圧キャパシタ形成領域Ｄの半導体基板１０の上にも、素子分離絶縁膜１１を形成する。なお、素子分離絶縁膜１１は、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成してもよい。
【００２０】
次に、フラッシュメモリ形成領域Ａ、ＭＯＳトランジスタ形成領域Ｂ及び高精度キャパシタ形成領域Ｃの半導体基板１０にそれぞれ所定導電型の不純物を注入して、ウェル（図示せず）を形成する。本実施形態では、フラッシュメモリ形成領域Ａにはｎ型不純物及びｐ型不純物を順次注入して、ｎ型不純物領域に囲まれたｐ型ウェルを形成する。また、ＭＯＳトランジスタ形成領域Ｂには、ＭＯＳトランジスタの導電型に応じたウェルを形成する。すなわち、ｎチャネルＭＯＳトランジスタ形成領域にはＢ（ホウ素）等のｐ型不純物を注入してｐ型ウェルを形成し、ｐチャネルＭＯＳトランジスタ形成領域にはＰ（リン）又はＡｓ（ヒ素）等のｎ型不純物を注入してｎ型ウェルを形成する。更に、高精度キャパシタ形成領域Ｃにもｎ型不純物を注入してｎ型ウェルを形成する。
【００２１】
次いで、フラッシュメモリ形成領域Ａ、ＭＯＳトランジスタ形成領域Ｂ及び高精度キャパシタ形成領域Ｃの基板表面を熱酸化させて、トンネル絶縁膜１２を形成する。トンネル絶縁膜１２の厚さは、例えば１０ｎｍとする。
【００２２】
次に、図２（ｂ）に示す構造を形成するまでの工程について説明する。上記の工程が終了した後、例えばＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法を使用して、半導体基板１０の上側全面にｎ型不純物をドープしたアモルファスシリコンからなるシリコン膜１３を９０ｎｍの厚さに形成する。アモルファスシリコン中のｎ型不純物濃度は、例えば１×１０20ｃｍ-3とする。
【００２３】
なお、このシリコン膜１３は、後述する工程を経てフラッシュメモリのフローティングゲート及び高耐圧キャパシタの下部電極となる。高耐圧キャパシタの下部電極として使用するためにはシリコン膜１３中の不純物濃度をより高くすることが好ましいが、シリコン膜１３のｎ型不純物濃度が上記の値よりも高すぎると、フラッシュメモリのデータ保持特性が劣化する。そのため、本実施形態では、シリコン膜１３中のｎ型不純物濃度を上記の値とし、後述の工程（図３（ａ）参照）において高耐圧キャパシタの下部電極にｎ型不純物を追加注入し、下部電極の不純物濃度を上昇させている。
【００２４】
次に、フォトリソグラフィ法を使用してシリコン膜１３をパターニングする。すなわち、フラッシュメモリ形成領域Ａの素子分離領域の一部を含む基板上と、高耐圧キャパシタ形成領域Ｄの一部とを覆うフォトレジスト膜（図示せず）を形成する。その後、このフォトレジスト膜をマスクとしてシリコン膜１３をエッチングし、フラッシュメモリ形成領域の素子分離領域上の一部と共に、高耐圧キャパシタ形成領域Ｄにシリコンからなる下部電極１３ｄを形成する。このエッチング時にＭＯＳトランジスタ形成領域Ｂ及び高精度キャパシタ形成領域Ｃではシリコン膜１３が除去され、トンネル絶縁膜１２が露出する。また、フラッシュメモリ形成領域Ａのシリコン膜１３は、フォトレジスト膜により保護されて残る。エッチング終了後、フォトレジスト膜を除去する。
【００２５】
次に、図３（ａ）に示す構造を形成するまでの工程について説明する。上記の工程が終了した後、半導体基板１０の上側全面にフォトレジスト膜１４を形成する。そして、このフォトレジスト膜１４に対し露光及び現像処理を施し、高精度キャパシタ形成領域Ｂのトンネル絶縁膜１２が露出する開口部１４ａ及び高耐圧キャパシタ形成領域Ｄの下部電極１３ｄが露出する開口部１４ｂを形成する。
【００２６】
その後、例えば加速電圧が３０ｋｅＶ、ドーズ量が３×１０15ｃｍ-2の条件でＡｓ（ヒ素）のイオン注入を行い、高精度キャパシタ形成領域Ｃのトンネル絶縁膜１２の下にｎ型不純物領域１５を形成する。このイオン注入工程では、同時に高耐圧キャパシタ形成領域Ｄの下部電極１３ｄにもｎ型不純物が注入され、下部電極１３ｄの不純物濃度が上昇する。なお、Ａｓに替えて他のｎ型不純物をイオン注入してもよいが、Ａｓを使用したほうが他のｎ型不純物を使用した場合に比べて後述の熱酸化工程において厚い酸化膜を形成することができる。
【００２７】
次に、図３（ｂ）に示す構造を形成するまでの工程について説明する。上記の工程が終了した後、フォトレジスト膜１４を除去する。その後、半導体基板１０の上側全面に絶縁膜１６を形成する。本実施形態では、絶縁膜１６として、厚さが５〜１０ｎｍのＳｉＯ2膜、厚さが５〜１０ｎｍのＳｉＮ膜及び厚さが３〜１０ｎｍのＳｉＯ2膜の３層構造を有するいわゆるＯＮＯ膜を使用する。ＯＮＯ膜は、キャパシタの誘電体膜として使用すると優れた耐圧性及び耐リーク特性を示すことが知られている。例えば、下層のＳｉＯ2膜とＳｉＮ膜とはＣＶＤ法により形成し、上層のＳｉＯ2膜は熱酸化法により形成する。なお、ＯＮＯ膜形成工程における加熱によって、シリコン膜１３及び下部電極１３ｄ中のアモルファスシリコンが結晶化してポリシリコンとなる。
【００２８】
次いで、トランジスタのしきい値を制御するために、イオン注入法により、ＭＯＳトランジスタ形成領域Ｂの半導体基板１０に絶縁膜１６を介して所定導電型の不純物を導入する。
【００２９】
次に、図４（ａ）に示す構造を形成するまでの工程について説明する。上記の工程が終了した後、半導体基板１０の上側全面にフォトレジスト膜１７を形成する。そして、このフォトレジスト膜１７に対し露光及び現像処理を実施して、ＭＯＳトランジスタ形成領域Ｂ及び高精度キャパシタ形成領域Ｃの絶縁膜１６を露出させる。
【００３０】
その後、エッチング法を使用して、ＭＯＳトランジスタ形成領域Ｂ及び高精度キャパシタ形成領域Ｃの絶縁膜１６を除去し、基板表面を露出させる。絶縁膜１６としてＯＮＯ膜を使用した場合、例えば上層のＳｉＯ2膜とＳｉＮ膜とをドライエッチング法により除去し、下層のＳｉＯ2膜をフッ化水素水溶液で除去する。
【００３１】
次に、図４（ｂ）に示す構造を形成するまでの工程について説明する。上記の工程が終了した後、フォトレジスト膜１７を除去する。そして、露出した基板表面を熱酸化法により酸化させ、ＭＯＳトランジスタ形成領域Ｂに厚さが例えば７ｎｍのゲート絶縁膜（シリコン酸化膜）１８ｂを形成するとともに、高精度キャパシタ形成領域Ｃに厚さが例えば１１ｎｍのキャパシタ誘電体膜（シリコン酸化膜）１８ｃを形成する。
【００３２】
この熱酸化工程では、ＭＯＳトランジスタ形成領域Ｂよりも高精度キャパシタ形成領域Ｃのほうが基板表面の不純物濃度が高いので、いわゆる増速酸化により、高精度キャパシタ形成領域ＣにＭＯＳトランジスタ形成領域Ｂよりも厚い酸化膜（誘電体膜）が形成される。以下、高精度キャパシタ形成領域Ｃのキャパシタ誘電体膜１８ｃの下に残ったｎ型不純物領域１５を、下部電極１５ａという。
【００３３】
次に、図５（ａ），（ｂ）に示す構造を形成するまでの工程について説明する。上記の工程が終了した後、ＣＶＤ法により半導体基板１０の上側全面にポリシリコンからなるシリコン膜１９を例えば１００ｎｍの厚さに形成する（図５（ａ）参照）。その後、フォトリソグラフィ法を使用して、フラッシュメモリ形成領域Ａのシリコン膜１９、絶縁膜１６及びシリコン膜１３を順次パターニングする。これにより、シリコン膜１３（フローティングゲート）、絶縁膜１６及びシリコン膜１９（コントロールゲート）を積層してなるスタックゲート３０が形成される（図５（ｂ）参照）。
【００３４】
次に、例えば加速エネルギーが３０ｋｅＶ、ドーズ量が１×１０14ｃｍ-2〜５×１０14ｃｍ-2の条件でｎ型不純物（例えばＡｓ等）のイオン注入を行う。これにより、フラッシュメモリ形成領域Ａのスタックゲート３０の両側の基板表面（トンネル絶縁膜１２の下）に、エクステンション層となる低濃度不純物領域２０が形成される。また、必要に応じて、スタックゲート３０の側壁を熱酸化させて、厚さが１０〜２０ｎｍの絶縁膜（図示せず）を形成する。
【００３５】
次に、図６（ａ）に示す構造を形成するまでの工程について説明する。上記の工程が終了した後、半導体基板１０の上側全面に、ＣＶＤ法によりシリコン窒化膜（ＳｉＮ膜）を例えば８０ｎｍの厚さに形成する。その後、このシリコン窒化膜に対し異方性エッチングを施して、スタックゲート３０の両側にサイドウォールスペーサ２１を形成するとともに、他の領域のシリコン窒化膜を除去する。この異方性エッチング工程では、フラッシュメモリ形成領域Ａにおいてスタックゲート３０及びサイドウォールスペーサ２１で覆われていない部分のトンネル絶縁膜１２が除去されて、基板表面が露出する。
【００３６】
次に、図６（ｂ）に示す構造を形成するまでの工程について説明する。上記の工程が終了した後、フォトリソグラフィ法を使用して、ＭＯＳトランジスタ形成領域Ｂ、高精度キャパシタ形成領域Ｃ及び高耐圧キャパシタ形成領域Ｄのシリコン膜１９をそれぞれ所定の形状にパターニングする。これにより、ＭＯＳトランジスタ形成領域Ｂにはポリシリコンからなるゲート電極１９ｂが形成され、高精度キャパシタ形成領域Ｃ及び高耐圧キャパシタ形成領域Ｄにはポリシリコンからなる上部電極１９ｃ，１９ｄが形成される。なお、高精度キャパシタ形成領域Ｃ及び高耐圧キャパシタ形成領域Ｄにおいて、下部電極１５ａ，１３ｄからの配線の引き出しスペースを考慮して上部電極１９ｃ，１９ｄの大きさ及び配置を決めている。
【００３７】
その後、ＭＯＳトランジスタ形成領域Ｂのゲート電極１９ｂの両側の基板表面（ゲート絶縁膜１８ｂの下）に不純物をイオン注入して、エクステンション層となる低濃度不純物領域２２を形成する。例えばｎチャネルＭＯＳトランジスタを形成する場合には、Ｐ（リン）等のｎ型不純物を、加速エネルギーが３０ｋｅＶ、ドーズ量が１×１０13ｃｍ-2の条件でイオン注入して低濃度不純物領域２２を形成する。また、ｐチャネルトランジスタを形成する場合には、Ｂ（ホウ素）等のｐ型不純物を、加速エネルギーが３０ｋｅＶ、ドーズ量が１×１０13ｃｍ-2の条件でイオン注入して低濃度不純物領域を形成する。
【００３８】
次に、図７（ａ）に示す構造を形成するまでの工程について説明する。上記の工程が終了した後、ＣＶＤ法により半導体基板１０の上側全面にシリコン酸化（ＳｉＯ2）膜を例えば１００ｎｍの厚さに形成する。その後、このシリコン酸化膜を異方性エッチングして、ＭＯＳトランジスタ形成領域Ｂのゲート電極１９ｂの両側にシリコン酸化膜からなるサイドウォールスペーサ２３を形成する。このとき同時に、高精度キャパシタ形成領域Ｃの上部電極１９の側部、並びに高耐圧キャパシタ形成領域Ｄの下部電極１３ｄ及び上部電極１９ｄの側部にもサイドウォールスペーサ２３が形成される。
【００３９】
また、この異方性エッチングにより、ＭＯＳトランジスタ形成領域Ｂではゲート電極１９ｂ及びサイドウォールスペーサ２３に覆われていない部分のゲート絶縁膜１８ｂが除去されて基板表面が露出する。更に、高精度キャパシタ形成領域Ｃでは、ゲート電極１９ｂ及びサイドウォールスペーサ２３に覆われていない部分のキャパシタ誘電体膜１８ｃが除去されて、下部電極１５ａの一部が露出する開口部が形成される。これと同様に、高耐圧キャパシタ形成領域Ｄでは、上部電極１９ｃ及びサイドウォールスペーサ２３に覆われていない部分の絶縁膜１６が除去されて、下部電極１３ｄの一部が露出する開口部が形成される。
【００４０】
次に、図７（ｂ）に示す構造を形成するまでの工程について説明する。上記の工程が終了した後、ｐチャネルＭＯＳトランジスタ形成領域をフォトレジスト（図示せず）で覆う。そして、例えば加速エネルギーが５ｋｅＶ、ドーズ量が１×１０15ｃｍ-2の条件でｎ型不純物（例えばＡｓ等）のイオン注入を行う。
【００４１】
このイオン注入により、フラッシュメモリ形成領域Ａのスタックゲート３０の両側及びＭＯＳトランジスタ形成領域Ｂのゲート電極１９ｂの両側にそれぞれソース・ドレインとなる高濃度不純物領域２４が形成される。また、高精度キャパシタ形成領域Ｃでは、上部電極１９ｃにｎ型不純物が注入されて上部電極１９ｃの不純物濃度が上昇するとともに、開口部を介して下部電極１５ａにｎ型不純物が注入され、コンタクト層となる高濃度不純物領域２４が形成される。更にまた、高耐圧キャパシタ形成領域Ｄにおいても、上部電極１９ｄにｎ型不純物が注入されて上部電極１９ｄの不純物濃度が上昇するとともに、開口部を介して下部電極１３ｄにもｎ型不純物が注入され、コンタクト層となる高濃度不純物領域２４が形成される。
【００４２】
次いで、ｐチャネルＭＯＳトランジスタ形成領域を覆うフォトレジスト膜を除去した後、ｐチャネルＭＯＳトランジスタ形成領域以外の領域をフォトレジスト膜で覆う。そして、ｐチャネルＭＯＳトランジスタ形成領域にＢＦ2（フッ化ホウ素）等のｐ型不純物をイオン注入して、ソース・ドレインを形成する。ｐ型不純物注入時の条件は、例えば加速電圧が１５ｋｅＶ、ドーズ量が４×１０15ｃｍ-2とする。
【００４３】
このようにして、フラッシュメモリ形成領域Ａには、トンネル絶縁膜１２と、スタックゲート３０と、高濃度不純物領域２０とを有するフラッシュメモリが完成する。また、ＭＯＳトランジスタ形成領域Ｂには、ゲート絶縁膜１８ｂと、ゲート電極１９ｂと、高濃度不純物領域２４とを有するＭＯＳトランジスタが完成する。更に、高精度キャパシタ形成領域Ｃには、下部電極１５ａと、キャパシタ誘電体膜１８ｃと、上部電極１９ｃとを有する高精度キャパシタが完成する。更にまた、高耐圧キャパシタ形成領域Ｄには、下部電極１３ｄと、絶縁膜（ＯＮＯ膜）１６と、上部電極１９ｄとを有する高耐圧キャパシタが完成する。
【００４４】
次に、図８に示す構造を形成するまでの工程について説明する。上記の工程が終了した後、基板１０の上側全面に、例えばスパッタ法により厚さが１０ｎｍのＣｏ（コバルト）膜を形成する。その後、ＲＴＡ（Rapid Thermal Anneal）法により、例えば温度が１０００℃、時間が１０秒間の条件で熱処理してＣｏ膜とシリコンとを反応させ、シリサイド膜２５を形成する。
【００４５】
このシリサイド膜形成工程において、フラッシュメモリ形成領域Ａでは、スタックゲート３０の上及び高濃度不純物領域２４の上にシリサイド膜２５が形成される。また、ＭＯＳトランジスタ形成領域Ｂでは、ゲート電極１９ｂの上及び高濃度不純物領域２４の上にシリサイド膜２５が形成される。更に、高精度キャパシタ形成領域Ｃでは、上部電極１９ｃ及び高濃度不純物領域２４の上にシリサイド膜２５が形成される。更にまた、高耐圧キャパシタ形成領域Ｄでは、上部電極１９ｄ及び高濃度不純物領域２４の上にシリサイド膜２５が形成される。シリサイド膜２５を形成した後、未反応のＣｏ膜をエッチングにより除去する。
【００４６】
次に、ＣＶＤ法により、半導体基板１０の上側全面に例えばＳｉＯ2からなる層間絶縁膜２６を１０００ｎｍの厚さに形成する。そして、フォトリソグラフィ法及びエッチング法を使用して、層間絶縁膜２６の表面からメモリセル形成領域Ａ及びＭＯＳトランジスタ形成領域Ｂの高濃度不純物領域２４上のシリサイド膜２５に到達するビアホール及び高精度キャパシタ形成領域Ｃ及び高耐圧キャパシタ形成領域Ｄの上部電極１９ｃ，１９ｄ及び下部電極１５ａ，１３ｄ上のシリサイド膜２５に到達するビアホールを形成する。
【００４７】
次いで、例えばスパッタ法により半導体基板１０の上側全面にＣｕ（銅）等の導電体を堆積させてビアホール内に導電体を埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）法により層間絶縁膜２６上の導電体膜を除去してコンタクトビア２７を形成する。その後、公知の方法により層間絶縁膜２６上に多層配線構造（図示せず）を形成する。このようにして、フラッシュメモリ、ＭＯＳトランジスタ、高精度キャパシタ及び高耐圧キャパシタが同一半導体基板上に形成された半導体装置が完成する。
【００４８】
容量ばらつき及び電圧依存性が少なく相対精度が高いキャパシタを得るためには、上部電極及び下部電極の不純物濃度が高いことに加えて、電極間の絶縁膜（誘電体膜）の厚さが厚く且つ均一であることが必要である。本実施形態では、高精度キャパシタの誘電体膜１８ｃを、平坦な基板（ウエハ）の表面を酸化させて形成している。これにより、例えばＣＶＤ法により誘電体膜を形成する場合に比べて、厚さのばらつきが少ない誘電体膜が得られる。また、本実施形態では、誘電体膜１８ｃを増速酸化により形成している。これにより、例えば前述したように誘電体膜１８ｃを１１ｎｍ程度の厚さに形成することができる。従って、本実施形態によれば、容量ばらつき及び電圧依存性が少なく、相対精度が高い高精度キャパシタが得られる。
【００４９】
また、本実施形態では、高耐圧キャパシタの誘電体膜として、耐圧性が高くリーク電流が少ないＯＮＯ膜を使用している。このため、耐圧性が高いキャパシタを得ることができる。なお、本実施形態では高耐圧キャパシタの誘電体膜としてＯＮＯ膜を使用しているが、ＯＮＯに替えてアルミナ等の絶縁膜を使用しても、同様の効果を得ることができる。
【００５０】
更に、本実施形態では、フラッシュメモリのフローティングゲートと、高耐圧キャパシタの下部電極とを、同一のシリコン膜から形成している。この場合、前述したようにシリコン膜の不純物濃度が高すぎるとフラッシュメモリのデータ保持特性が劣化するが、本実施形態では高精度キャパシタの下部電極となる高濃度不純物領域１５の形成と同時に高耐圧キャパシタの下部電極１３ｄに不純物を追加注入している。また、本実施形態では、フラッシュメモリのフローティングゲートとコントロールゲートとの間の絶縁膜と高耐圧キャパシタの誘電体膜とを同一の絶縁膜から形成し、フラッシュメモリのコントロールゲートと高耐圧キャパシタの上部電極とを同一のシリコン膜から形成している。つまり、本実施形態では、高耐圧キャパシタの製造に必要な工程を、フラッシュメモリ及び高精度キャパシタの製造工程と共通化している。これにより、製造工程数を少なくすることができ、半導体装置の製造コストを低減することができる。
【符号の説明】
【００５１】
１０…半導体基板、１１…素子分離絶縁膜、１２…トンネル絶縁膜、１３…シリコン膜、１３ｄ…下部電極、１４…フォトレジスト膜、１５…ｎ型不純物領域、１５ａ…下部電極、１６…絶縁膜（ＯＮＯ膜）１７…フォトレジスト膜、１８ｂ…ゲート絶縁膜、１８ｃ…キャパシタ誘電体膜、１９…シリコン膜、１９ｂ…ゲート電極、１９ｃ，１９ｄ…上部電極、２０…低濃度不純物領域、２１…サイドウォールスペーサ、２２…低濃度不純物領域、２３…サイドウォールスペーサ、２４…高濃度不純物領域、２５…シリサイド膜、２６…層間絶縁膜、２７…コンタクトビア、３０…スタックゲート、６０…半導体装置、６１…論理回路、６２…フラッシュメモリ、６３…Ａ／Ｄコンバータ、６４…昇圧回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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