(57)【要約】【課題】同一の測定信号をそれぞれ異なる特性を持つ複数のＡ／Ｄ変換器によってデジタルデータに変換し、出力する測定データ収集装置において、デジタルデータの出力タイミングを適正に補正する。【解決手段】第１Ａ／Ｄ変換器と第２Ａ／Ｄ変換器とのサンプリングタイミングの差が、Ｔｆｓ×ｍ＋αで表わされる場合に、第２Ａ／Ｄ変換器が出力するデジタルデータの外部へ出力を、Ｔｆｓ時間単位で遅らせる遅延バッファ回路と、サンプリングクロックの位相をα時間に相当する量だけずらして出力する位相調整回路とを備えた測定データ収集装置。【選択図】図１
2011215110.tif 000002
【特許請求の範囲】
【請求項１】
測定信号を入力し、第１サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する第１Ａ／Ｄ変換器と、
前記第１Ａ／Ｄ変換器が出力するデジタルデータを、トリガ信号を契機として格納する第１メモリと、
前記測定信号を入力し、前記第１サンプリングクロックと同じ周期の第２サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する、前記第１Ａ／Ｄ変換器と異なる特性で、前記第１Ａ／Ｄ変換器より遅延量の少ない第２Ａ／Ｄ変換器と、
前記第２Ａ／Ｄ変換器が出力するデジタルデータを、前記トリガ信号を契機として格納する第２メモリと、
前記第１サンプリングクロックの周期をＴｆｓとし、ｍを非負整数とし、｜α｜をＴｆｓ未満の時間としたときに、前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器とで、前記測定信号をサンプリングしてからデジタルデータを出力するまでの時間差が、Ｔｆｓ×ｍ＋αで表わされる場合に、
前記第２Ａ／Ｄ変換器が出力したデジタルデータを、Ｔｆｓ時間単位で遅らせて前記第２メモリに入力する遅延バッファ回路と、
前記第１サンプリングクロックまたは前記第２サンプリングクロックの位相をα時間に相当する量だけずらして、前記第１Ａ／Ｄ変換器または前記第２Ａ／Ｄ変換器に出力する位相調整回路と、を備えたことを特徴とする測定データ収集装置。
【請求項２】
測定信号を入力し、第１サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する第１Ａ／Ｄ変換器と、
前記第１Ａ／Ｄ変換器が出力するデジタルデータを、第１トリガ信号を契機として格納する第１メモリと、
前記測定信号を入力し、前記第１サンプリングクロックと同じ周期の第２サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する、前記第１Ａ／Ｄ変換器と異なる特性で、前記第１Ａ／Ｄ変換器より遅延量の少ない第２Ａ／Ｄ変換器と、
前記第２Ａ／Ｄ変換器が出力するデジタルデータを、第２トリガ信号を契機として格納する第２メモリと、
前記第１サンプリングクロックの周期をＴｆｓとし、ｍを非負整数とし、｜α｜をＴｆｓ未満の時間としたときに、前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器とで、前記測定信号をサンプリングしてからデジタルデータを出力するまでの時間差が、Ｔｆｓ×ｍ＋αで表わされる場合に、
前記第１トリガ信号を前記第２トリガ信号よりも、Ｔｆｓ時間単位で遅らせるトリガ遅延回路と、
前記第１サンプリングクロックまたは前記第２サンプリングクロックの位相をα時間に相当する量だけずらして、前記第１Ａ／Ｄ変換器または前記第２Ａ／Ｄ変換器に出力する位相調整回路と、を備えたことを特徴とする測定データ収集装置。
【請求項３】
測定信号を入力し、第１サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する第１Ａ／Ｄ変換器と、
前記第１Ａ／Ｄ変換器が出力するデジタルデータを、トリガ信号を契機として格納する第１メモリと、
前記測定信号を入力し、前記第１サンプリングクロックと同じ周期の第２サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する、前記第１Ａ／Ｄ変換器と異なる特性で、前記第１Ａ／Ｄ変換器より遅延量の少ない第２Ａ／Ｄ変換器と、
前記第２Ａ／Ｄ変換器が出力するデジタルデータを、前記トリガ信号を契機として格納する第２メモリと、
前記第１サンプリングクロックの周期をＴｆｓとし、ｍを非負整数とし、｜α｜をＴｆｓ未満の時間としたときに、前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器とで、前記測定信号をサンプリングしてからデジタルデータを出力するまでの時間差が、Ｔｆｓ×ｍ＋αで表わされる場合に、
前記第１サンプリングクロックまたは前記第２サンプリングクロックの位相をα時間に相当する量だけずらして、前記第１Ａ／Ｄ変換器または前記第２Ａ／Ｄ変換器に出力する位相調整回路と、
前記第１メモリへの格納アドレスおよび前記第１メモリからの読み出しアドレスを制御する第１制御回路と、
前記第２メモリへの格納アドレスおよび前記第２メモリからの読み出しアドレスを制御する第２制御回路とを備え、
第１制御回路または第２制御回路は、前記格納アドレスまたは前記読み出しアドレスを、前記Ｔｆｓ時間単位の時間差に相当するアドレス分ずらすことを特徴とする測定データ収集装置。
【請求項４】
測定データ収集装置と、前記測定データ収集装置からデータを入力する情報処理装置とを備えた測定データ収集システムであって、
前記測定データ収集装置は、
測定信号を入力し、第１サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する第１Ａ／Ｄ変換器と、
前記第１Ａ／Ｄ変換器が出力するデジタルデータを、トリガ信号を契機として格納する第１メモリと、
前記測定信号を入力し、前記第１サンプリングクロックと同じ周期の第２サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する、前記第１Ａ／Ｄ変換器と異なる特性で、前記第１Ａ／Ｄ変換器より遅延量の少ない第２Ａ／Ｄ変換器と、
前記第２Ａ／Ｄ変換器が出力するデジタルデータを、前記トリガ信号を契機として格納する第２メモリと、
前記第１サンプリングクロックの周期をＴｆｓとし、ｍを非負整数とし、｜α｜をＴｆｓ未満の時間としたときに、前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器とで、前記測定信号をサンプリングしてからデジタルデータを出力するまでの時間差が、Ｔｆｓ×ｍ＋αで表わされる場合に、
前記第１サンプリングクロックまたは前記第２サンプリングクロックの位相をα時間に相当する量だけずらして、前記第１Ａ／Ｄ変換器または前記第２Ａ／Ｄ変換器に出力する位相調整回路とを備え、
前記情報処理装置は、
前記第１メモリおよび前記第２メモリからデジタルデータを取得し、
前記第１メモリから取得したデジタルデータと、前記第２メモリから取得したデジタルデータとで、処理対象とするデータの開始位置をＴｆｓ時間単位の時間差に相当する分ずらすことを特徴とする測定データ収集システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被測定デバイスの性能を評価するために、同一の測定信号をそれぞれ異なる特性を持つ複数のＡ／Ｄ変換器によってデジタルデータに変換し、出力する測定データ収集装置およびこのような測定データ収集装置を有する測定データ収集システムに関する。
【背景技術】
【０００２】
被測定デバイス（ＤＵＴ：Device Under Test）の特性を測定する際に、ＤＵＴが出力する測定信号を複数のＡ／Ｄ変換器に入力し、それぞれのＡ／Ｄ変換器の出力を合成したデータを、ＤＵＴ特性判定用のデータとして用いる手法が知られている。例えば、特許文献１には、ＡＣ／ＤＣ特性が同一のＡ／Ｄ変換器を複数個使用し、それぞれのＡ／Ｄ変換器に入力するクロックの位相を多相にすることで、等価的にサンプリングレートを高くするインターリーブＡ／Ｄ変換方法が記載されている。
【０００３】
また、特許文献２には、ＤＵＴが出力するアナログ測定信号を、それぞれ特性が異なる複数個のＡ／Ｄ変換器に並列に入力し、各Ａ／Ｄ変換器の出力データをそれぞれの特性および測定項目等に応じて合成することにより、測定項目等に適した精度の高い特性判定用データを取得できることが記載されている。ここで、それぞれのＡ／Ｄ変換器の特性は、例えば、高域特性に優れる、歪み性能に優れる、ノイズ性能に優れる等とすることができる。
【０００４】
図５は、それぞれ特性が異なる複数個のＡ／Ｄ変換器を用いた従来の測定データ収集装置の構成を示すブロック図である。本図に示すように、測定データ収集装置１００は、それぞれ特性の異なるＡ／Ｄ変換器１２０ａと、Ａ／Ｄ変換器１２０ｂとを備えており、ＤＵＴ１１０が出力するアナログ測定データをＡ／Ｄ変換器１２０ａと、Ａ／Ｄ変換器１２０ｂとで並列にデジタル変換し、情報処理装置１４０に出力する。情報処理装置１４０では、それぞれのデジタルデータを合成することでＤＵＴ１１０の特性判定用のデータを作成して、ＤＵＴ１１０の特性測定を行なう。
【０００５】
Ａ／Ｄ変換器１２０ａが出力するデジタルデータは、データ出力回路１３０ａに入力され、データ処理回路１３１ａを経てメモリ１３２ａに制御回路１３３ａの制御信号に従って一時的に保存される。そして、制御回路１３３ａに入力されるトリガ信号を契機としてメモリ１３２ａに保存されたデジタルデータを情報処理装置１４０に出力する。
【０００６】
Ａ／Ｄ変換器１２０ｂが出力するデジタルデータは、データ出力回路１３０ｂに入力され、データ処理回路１３１ｂを経てメモリ１３２ｂに制御回路１３３ｂの制御信号に従って一時的に保存される。そして、制御回路１３３ｂに入力されるトリガ信号を契機としてメモリ１３２ｂに保存されたデジタルデータを情報処理装置１４０に出力する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−３４６９１３号公報
【特許文献２】特開２００８−１２２０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
Ａ／Ｄ変換器１２０ａとＡ／Ｄ変換器１２０ｂとは特性が異なるため、それぞれの遅延時間やサンプリングポイントも異なることが多い。例えば、Ａ／Ｄ変換器１２０ａを、ノイズ性能が良好なデルタ・シグマ型のＡ／Ｄ変換器とし、Ａ／Ｄ変換器１２０ｂを、歪み性能が良好な逐次比較型のＡ／Ｄ変換器とした場合、デルタ・シグマ型のＡ／Ｄ変換器１２０ａは、内部での信号処理に相当の遅延時間を持ち、例えば、サンプリング周期の数十倍の時間を要する場合もあるのに対し、逐次比較型のＡ／Ｄ変換器１２０ｂは、サンプリングされると直ちにデジタルデータが読み出し可能となる。また、同じサンプリングクロックを入力しても、内部処理が相違するため、同じポイントで測定データのサンプリングが行なわれるとは限られない。
【０００９】
このため、同一の測定データを同じサンプリングクロックでＡ／Ｄ変換し、同じトリガ信号でメモリに取り込んだ場合でも、メモリ１３２ａに格納されるデジタルデータは、メモリ１３２ｂに格納されるデジタルデータよりもクロック単位の遅れとサンプリングポイントのずれを含んで、情報処理装置１４０に出力されることになる。しかしながら、情報処理装置１４０では、Ａ／Ｄ変換器１２０ａとＡ／Ｄ変換器１２０ｂとから出力されたデジタルデータを合成して用いることから、出力するデジタルデータの対応関係を整える必要がある。これに関して、従来技術では、異なる特性のＡ／Ｄ変換器を複数個用いた場合における出力するデジタルデータの対応関係の補正については考慮されていない。
【００１０】
そこで、本発明は、同一の測定信号をそれぞれ異なる特性を持つ複数のＡ／Ｄ変換器によってデジタルデータに変換し、出力する測定データ収集装置において、出力するデジタルデータの対応関係を適正に補正することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の第１の態様である測定データ収集装置は、測定信号を入力し、第１サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する第１Ａ／Ｄ変換器と、前記第１Ａ／Ｄ変換器が出力するデジタルデータを、トリガ信号を契機として格納する第１メモリと、前記測定信号を入力し、前記第１サンプリングクロックと同じ周期の第２サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する、前記第１Ａ／Ｄ変換器と異なる特性で、前記第１Ａ／Ｄ変換器より遅延量の少ない第２Ａ／Ｄ変換器と、前記第２Ａ／Ｄ変換器が出力するデジタルデータを、前記トリガ信号を契機として格納する第２メモリと、前記第１サンプリングクロックの周期をＴｆｓとし、ｍを非負整数とし、｜α｜をＴｆｓ未満の時間としたときに、前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器とで、前記測定信号をサンプリングしてからデジタルデータを出力するまでの時間差が、Ｔｆｓ×ｍ＋αで表わされる場合に、前記第２Ａ／Ｄ変換器が出力したデジタルデータを、Ｔｆｓ時間単位で遅らせて前記第２メモリに入力する遅延バッファ回路と、前記第１サンプリングクロックまたは前記第２サンプリングクロックの位相をα時間に相当する量だけずらして、前記第１Ａ／Ｄ変換器または前記第２Ａ／Ｄ変換器に出力する位相調整回路と、を備えたことを特徴とする。
【００１２】
本発明の態様では、第２Ａ／Ｄ変換器から出力されたデジタルデータは、遅延バッファ回路で、Ｔｆｓ×ｍ分の遅延が与えられる。さらに、第１Ａ／Ｄ変換器あるいは第２Ａ／Ｄ変換器に入力されるクロックは、位相がα時間分だけずれたクロックとなる。
【００１３】
この結果、測定データ収集装置は、同じタイミングでサンプリングしたデジタルデータを出力することができるようになる。なお、第１Ａ／Ｄ変換器は、例えば、第１実施例におけるデルタ・シグマ型のＡ／Ｄ変換器に相当し、第２Ａ／Ｄ変換器は、例えば、第１実施例における逐次比較型のＡ／Ｄ変換器に相当する。
【００１４】
上記課題を解決するため、本発明の第２の態様である測定データ収集装置は、測定信号を入力し、第１サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する第１Ａ／Ｄ変換器と、前記第１Ａ／Ｄ変換器が出力するデジタルデータを、第１トリガ信号を契機として格納する第１メモリと、前記測定信号を入力し、前記第１サンプリングクロックと同じ周期の第２サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する、前記第１Ａ／Ｄ変換器と異なる特性で、前記第１Ａ／Ｄ変換器より遅延量の少ない第２Ａ／Ｄ変換器と、前記第２Ａ／Ｄ変換器が出力するデジタルデータを、第２トリガ信号を契機として格納する第２メモリと、前記第１サンプリングクロックの周期をＴｆｓとし、ｍを非負整数とし、｜α｜をＴｆｓ未満の時間としたときに、前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器とで、前記測定信号をサンプリングしてからデジタルデータを出力するまでの時間差が、Ｔｆｓ×ｍ＋αで表わされる場合に、前記第１トリガ信号を前記第２トリガ信号よりも、Ｔｆｓ時間単位で遅らせるトリガ遅延回路と、前記第１サンプリングクロックまたは前記第２サンプリングクロックの位相をα時間に相当する量だけずらして、前記第１Ａ／Ｄ変換器または前記第２Ａ／Ｄ変換器に出力する位相調整回路と、備えたことを特徴とする。
【００１５】
本発明の態様では、第１Ａ／Ｄ変換器から出力されたデジタルデータは、トリガ遅延回路により、外部への出力がＴｆｓ×ｍ時間分遅れることになる。さらに、第１Ａ／Ｄ変換器あるいは第２Ａ／Ｄ変換器に入力されるクロックは、位相がα時間分だけずれたクロックとなる。
【００１６】
この結果、測定データ収集装置は、同じタイミングでサンプリングしたデジタルデータを出力することができるようになる。なお、第１Ａ／Ｄ変換器は、例えば、第２実施例におけるデルタ・シグマ型のＡ／Ｄ変換器に相当し、第２Ａ／Ｄ変換器は、例えば、第２実施例における逐次比較型のＡ／Ｄ変換器に相当する。
【００１７】
上記課題を解決するため、本発明の第３の態様である測定データ収集装置は、測定信号を入力し、第１サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する第１Ａ／Ｄ変換器と、前記第１Ａ／Ｄ変換器が出力するデジタルデータを、トリガ信号を契機として格納する第１メモリと、前記測定信号を入力し、前記第１サンプリングクロックと同じ周期の第２サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する、前記第１Ａ／Ｄ変換器と異なる特性で、前記第１Ａ／Ｄ変換器より遅延量の少ない第２Ａ／Ｄ変換器と、前記第２Ａ／Ｄ変換器が出力するデジタルデータを、前記トリガ信号を契機として格納する第２メモリと、前記第１サンプリングクロックの周期をＴｆｓとし、ｍを非負整数とし、｜α｜をＴｆｓ未満の時間としたときに、前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器とで、前記測定信号をサンプリングしてからデジタルデータを出力するまでの時間差が、Ｔｆｓ×ｍ＋αで表わされる場合に、前記第１サンプリングクロックまたは前記第２サンプリングクロックの位相をα時間に相当する量だけずらして、前記第１Ａ／Ｄ変換器または前記第２Ａ／Ｄ変換器に出力する位相調整回路と、前記第１メモリへの格納アドレスおよび前記第１メモリからの読み出しアドレスを制御する第１制御回路と、前記第２メモリへの格納アドレスおよび前記第２メモリからの読み出しアドレスを制御する第２制御回路とを備え、第１制御回路または第２制御回路は、前記格納アドレスまたは前記読み出しアドレスを、前記Ｔｆｓ時間単位の時間差に相当するアドレス分ずらすことを特徴とする。
【００１８】
上記課題を解決するため、本発明の第４の態様である測定データ収集システムは、測定データ収集装置と、前記測定データ収集装置からデータを入力する情報処理装置とを備えた測定データ収集システムであって、前記測定データ収集装置は、測定信号を入力し、第１サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する第１Ａ／Ｄ変換器と、前記第１Ａ／Ｄ変換器が出力するデジタルデータを、トリガ信号を契機として格納する第１メモリと、前記測定信号を入力し、前記第１サンプリングクロックと同じ周期の第２サンプリングクロックに従って、前記測定信号をデジタルデータに変換して出力する、前記第１Ａ／Ｄ変換器と異なる特性で、前記第１Ａ／Ｄ変換器より遅延量の少ない第２Ａ／Ｄ変換器と、前記第２Ａ／Ｄ変換器が出力するデジタルデータを、前記トリガ信号を契機として格納する第２メモリと、前記第１サンプリングクロックの周期をＴｆｓとし、ｍを非負整数とし、｜α｜をＴｆｓ未満の時間としたときに、前記第１Ａ／Ｄ変換器と前記第２Ａ／Ｄ変換器とで、前記測定信号をサンプリングしてからデジタルデータを出力するまでの時間差が、Ｔｆｓ×ｍ＋αで表わされる場合に、前記第１サンプリングクロックまたは前記第２サンプリングクロックの位相をα時間に相当する量だけずらして、前記第１Ａ／Ｄ変換器または前記第２Ａ／Ｄ変換器に出力する位相調整回路とを備え、前記情報処理装置は、前記第１メモリおよび前記第２メモリからデジタルデータを取得し、前記第１メモリから取得したデジタルデータと、前記第２メモリから取得したデジタルデータとで、処理対象とするデータの開始位置をＴｆｓ時間単位の時間差に相当する分ずらすことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、同一の測定信号をそれぞれ異なる特性を持つ複数のＡ／Ｄ変換器によってデジタルデータに変換し、出力する測定データ収集装置において、出力するデジタルデータの対応関係を適正に補正することができる。
【図面の簡単な説明】
【００２０】
【図１】本実施形態に係るデータ収集装置の第１実施例の構成を示すブロック図である。
【図２】第１実施例において、遅延バッファ回路と位相調整回路とが遅延量の調整を行なうことで、デルタ・シグマ型のＡ／Ｄ変換器が出力するデジタルデータと逐次比較型のＡ／Ｄ変換器が出力するデジタルデータのタイミングが揃う様子を示すタイミング図である。
【図３】データ収集装置の第２実施例の構成を示すブロック図である。
【図４】第２実施例において、位相調整回路と、トリガ遅延回路とが調整を行なうことで、デルタ・シグマ型のＡ／Ｄ変換器が出力するデジタルデータと逐次比較型のＡ／Ｄ変換器２０ｂが出力するデジタルデータのタイミングが揃う様子を示すタイミング図である。
【図５】それぞれ特性が異なる複数個のＡ／Ｄ変換器を用いた従来の測定データ収集装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２１】
本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係るデータ収集装置の第１実施例の構成を示すブロック図である。本図に示すように、測定データ収集装置１は、それぞれ特性の異なるＡ／Ｄ変換器２０ａと、Ａ／Ｄ変換器２０ｂとを備えており、ＤＵＴ１０が出力するアナログ測定データをＡ／Ｄ変換器２０ａと、Ａ／Ｄ変換器２０ｂとで、同じサンプリング周波数Ｆｓで並列にデジタルデータに変換し、情報処理装置４０に出力する。情報処理装置４０では、それぞれのデジタルデータを合成することでＤＵＴ１０の特性判定用のデータを作成して、ＤＵＴ１０の特性測定を行なう。
【００２２】
本図の例では、Ａ／Ｄ変換器２０ａは、デルタ・シグマ型のＡ／Ｄ変換器とし、Ａ／Ｄ変換器２０ｂは、逐次比較型のＡ／Ｄ変換器としているが、これらには限られない。また、Ａ／Ｄ変換器２０の数は３つ以上であってもよい。
【００２３】
デルタ・シグマ型のＡ／Ｄ変換器２０ａは、一般に、ノイズ性能が極めて良好であるが、歪みが大きく、また、逐次比較型に比べて遅延量が大きいという特徴がある。また、逐次比較型のＡ／Ｄ変換器２０ｂは、一般に、歪み性能は良好であるが、ノイズが大きいという特徴がある。
【００２４】
このため、情報処理装置４０は、ＤＵＴ１０のノイズ性能、歪み性能等の測定目的に応じて、Ａ／Ｄ変換器２０ａ、Ａ／Ｄ変換器２０ｂが出力するデジタルデータの合成内容を変化させることができる。
【００２５】
デルタ・シグマ型のＡ／Ｄ変換器２０ａが出力するデジタルデータは、データ出力回路３０ａに入力される。データ出力回路３０ａは、データ処理回路３１ａ、メモリ３２ａ、制御回路３３ａ、クロック制御回路３４ａを備えている。
【００２６】
Ａ／Ｄ変換器２０ａが出力したデジタルデータは、データ処理回路３１ａを経てメモリ３２ａに、制御回路３３ａに入力されるトリガ信号を契機として一時的に保存される。そして、情報処理装置４０からの要求により、メモリ３２ａに保存されたデジタルデータを情報処理装置４０に出力する。
【００２７】
デルタ・シグマ型のＡ／Ｄ変換器２０ａは、出力サンプリング周波数よりも高い周波数で測定データを高速サンプリングするため、クロック発生器６０が生成するクロックを、分周器５０で１／Ｌに分周したクロックをマスタクロックとして入力する。例えば、マスタクロックは、サンプリング周波数の６４〜２５６倍に設定される。
【００２８】
そして、クロック制御回路３４ａが、クロック発生器６０が生成するクロックに基づいて生成する出力サンプリング周波数Ｆｓａ（＝Ｆｓ）のクロックに従って、デジタルデータをデータ出力回路３０ａに出力する。ただし、Ａ／Ｄ変換器２０ａがマスタクロックを用いて出力サンプリング周波数Ｆｓａを生成して、データ出力回路３０ａに供給するようにしてもよい。
【００２９】
逐次比較型のＡ／Ｄ変換器２０ｂが出力するデジタルデータは、データ出力回路３０ｂに入力される。データ出力回路３０ｂは、データ処理回路３１ｂ、メモリ３２ｂ、制御回路３３ｂ、クロック制御回路３４ｂ、遅延バッファ回路３５ｂ、位相調整回路３６ｂを備えている。
【００３０】
Ａ／Ｄ変換器２０ｂが出力したデジタルデータは、遅延バッファ回路３５ｂ、データ処理回路３１ｂを経てメモリ３２ｂに、制御回路３３ｂに入力される制御回路３３ａと共通のトリガ信号を契機として一時的に保存される。そして、情報処理装置４０からの要求により、メモリ３２ｂに保存されたデジタルデータを情報処理装置４０に出力する。
【００３１】
デルタ・シグマ型のＡ／Ｄ変換器２０ａは、信号処理の過程でフィルタリング処理等が必要となるため、測定データを入力してから、デジタルデータが出力されるまで、逐次比較型のＡ／Ｄ変換器２０ｂと比べて時間がかかる。また、デルタ・シグマ型のＡ／Ｄ変換器２０ａは、逐次比較型のＡ／Ｄ変換器２０ｂと比較したサンプリングポイントのずれも生じる。
【００３２】
このため、デルタ・シグマ型のＡ／Ｄ変換器２０ａにおける、測定データがサンプリングされてからデータが出力されるまでの時間を、Ｔｆｓ×ｍ＋α時間と表わすことができる。ここで、Ｔｆｓは、サンプリング周波数Ｆｓのクロック周期であり、ｍは、非負整数である。したがって、Ｔｆｓ×ｍは、クロック単位の遅れ時間に相当する。αは、サンプリングポイントのずれに相当するＴｆｓ未満の時間であり、正負の値を取り得る。
【００３３】
このため、デルタ・シグマ型のＡ／Ｄ変換器２０ａが出力する測定信号のデジタルデータは、逐次比較型のＡ／Ｄ変換器２０ｂが出力するデジタルデータよりもＴｆｓ×ｍ＋α時間前の測定データをサンプリングしたデータとなっている。
【００３４】
このクロック単位の遅れ量とサンプリングポイントのずれは、例えば、あらかじめ実験的、理論的に取得しておき、情報処理装置４０からの指示や、測定データ収集装置１に対する操作等により、データ出力回路３０ｂに設定するものとする。もちろん、情報処理装置４０あるいは測定データ収集装置１が自動的に遅延量を計測して設定するようにしてもよい。
【００３５】
情報処理装置４０では、デルタ・シグマ型のＡ／Ｄ変換器２０ａが出力するデジタルデータと、逐次比較型のＡ／Ｄ変換器２０ｂが出力するデジタルデータとを合成することにより、ＤＵＴ１０の特性測定を行なうため、同じタイミングでサンプリングしたデータを取り込む必要がある。
【００３６】
そこで、第１実施例では、遅延が少ない方のデータ出力回路３０ｂのデジタルデータ格納タイミングを、データ出力回路３０ａのデジタルデータ格納タイミングに合わせることで、同じタイミングでサンプリングしたデジタルデータを、同じトリガ信号でメモリ３２ａ、メモリ３２ｂに格納するようにする。なお、３種類以上のＡ／Ｄ変換器２０を用いた場合には、最も遅延の大きいＡ／Ｄ変換器２０のデータ出力回路３０のデジタルデータ格納タイミングに、他のデータ出力回路３０のデジタルデータ格納タイミングを合わせるようにする。
【００３７】
このため、逐次比較型のＡ／Ｄ変換器２０ｂから出力されたデジタルデータは、遅延バッファ回路３５ｂで、Ｔｆｓ×ｍ分の遅延が与えられる。これは、サンプリングクロックｍ個分の遅延である。
【００３８】
さらに、サンプリングクロック未満の遅延量であるαは、クロック制御回路３４ｂが出力する周波数Ｆｓのクロックを、位相調整回路３６ｂで−αに対応する位相差θｂ分だけずらした周波数Ｆｓｂのクロックを逐次比較型のＡ／Ｄ変換器２０ｂに入力することで調整する。つまり、逐次比較型のＡ／Ｄ変換器２０ｂに入力されるクロックは、デルタ・シグマ型のＡ／Ｄ変換器２０ａにおけるクロックと周期が等しく、位相がθｂだけずれたクロックとなる。ここで、Ｔｆｓ×ｍ＋α時間におけるαが正の場合、位相をθｂだけ進ませることになる。
【００３９】
この結果、逐次比較型のＡ／Ｄ変換器２０ｂから出力されるデジタルデータは、−α時間ずれてサンプリングされ、Ｔｆｓ×ｍ時間分遅れてメモリ３２ｂに書き込まれることになる。したがって、メモリ３２ａおよびメモリ３２ｂに同一のタイミングでサンプリングされたデジタルデータが、トリガ信号を契機として取り込まれ、情報処理装置４０は、対応関係が整ったデジタルデータを取得することができるようになる。
【００４０】
図２は、第１実施例において、データ出力回路３０ｂの遅延バッファ回路３５ｂと位相調整回路３６ｂとが遅延量の調整を行なうことで、デルタ・シグマ型のＡ／Ｄ変換器２０ａが出力するデジタルデータと逐次比較型のＡ／Ｄ変換器２０ｂが出力するデジタルデータのタイミングが揃う様子を示すタイミング図である。
【００４１】
本図において、図２（ａ）は、デルタ・シグマ型のＡ／Ｄ変換器２０ａが出力するデジタルデータを示し、図２（ｂ）は、逐次比較型のＡ／Ｄ変換器２０ｂから出力されるデジタルデータを示し、図２（ｃ）は、Ａ／Ｄ変換器２０ａのサンプリングタイミングを示し、図２（ｄ）は、Ａ／Ｄ変換器２０ｂのサンプリングタイミングを示すものとする。
【００４２】
デルタ・シグマ型Ａ／Ｄ変換器２０ａのサンプリング位相が、逐次比較型Ａ／Ｄ変換器２０ｂのサンプリング位相よりもα時間進んでおり、またデルタ・シグマ型Ａ／Ｄ変換器２０ａの出力データは、逐次比較型Ａ／Ｄ変換器２０ｂの出力データよりも３クロック分遅れて出力されている。この結果、デルタ・シグマ型Ａ／Ｄ変換器２０ａの出力データは、逐次比較型Ａ／Ｄ変換器２０ｂの出力データと比べて、３クロック＋α時間前のデータを出力していることになる。
【００４３】
このような場合には、図２（ｅ）に示すように、逐次比較型のＡ／Ｄ変換器２０ｂに入力するクロックの位相をαに対応する位相θｂだけ進ませ、さらに、遅延バッファ回路でｎクロック分の遅延を与える。
【００４４】
この結果、逐次比較型のＡ／Ｄ変換器２０ｂから出力されるデジタルデータは、図２（ｆ）に示すように、ｎクロック時間と位相θｂに相当するα時間分遅れることになり、図２（ａ）に示したデルタ・シグマ型のＡ／Ｄ変換器２０ａが出力するデジタルデータと同一のタイミングでサンプリングしたデジタルデータを取得することが可能となる。
【００４５】
なお、第１実施例では、逐次比較型のＡ／Ｄ変換器２０ｂに入力するクロックの位相を−αに対応する位相θｂだけずらすようにしていたが、デルタ・シグマ型のＡ／Ｄ変換器２０ａに入力するクロックの位相をαに対応する位相θａだけずらすようにしてもよい。
【００４６】
次に、本実施形態に係るデータ収集装置の第２実施例について説明する。図３は、データ収集装置の第２実施例の構成を示すブロック図である。第１実施例では、遅延バッファ回路３５ｂを用いて、クロックのｍ倍の遅れ量を調整するようにしていたが、第２実施例では、逐次比較型のＡ／Ｄ変換器２０ａから出力されるデジタルデータをメモリ３２ａに格納するトリガを遅らせることで、クロックのｍ倍の遅れ量を調整する。なお、図３において、第１実施例と同じブロックについては同じ符号を付し、説明を簡略化する。
【００４７】
本図に示すように、測定データ収集装置２は、それぞれ特性の異なるＡ／Ｄ変換器２０ａと、Ａ／Ｄ変換器２０ｂとを備えており、ＤＵＴ１０が出力するアナログ測定データをＡ／Ｄ変換器２０ａと、Ａ／Ｄ変換器２０ｂとで、同じサンプリング周波数Ｆｓで並列にデジタル変換し、情報処理装置４０に出力する。情報処理装置４０では、それぞれのデジタルデータを合成することでＤＵＴ１０の特性判定用のデータを作成して、ＤＵＴ１０の特性測定を行なう。
【００４８】
第２実施例においても、Ａ／Ｄ変換器２０ａは、デルタ・シグマ型のＡ／Ｄ変換器とし、Ａ／Ｄ変換器２０ｂは、逐次比較型のＡ／Ｄ変換器としているが、これらには限られない。また、Ａ／Ｄ変換器２０の数は３つ以上であってもよい。
【００４９】
デルタ・シグマ型のＡ／Ｄ変換器２０ａが出力するデジタルデータは、データ出力回路３０ａに入力される。データ出力回路３０ａは、データ処理回路３１ａ、メモリ３２ａ、制御回路３３ａ、クロック制御回路３４ａを備えている。
【００５０】
Ａ／Ｄ変換器２０ａが出力したデジタルデータは、データ処理回路３１ａを経てメモリ３２ａに、制御回路３３ａに入力されるトリガ信号を契機として一時的に保存される。そして、情報処理装置４０からの要求により、メモリ３２ａに保存されたデジタルデータを情報処理装置４０に出力する。
【００５１】
逐次比較型のＡ／Ｄ変換器２０ｂが出力するデジタルデータは、データ出力回路３８ｂに入力される。データ出力回路３８ｂは、データ処理回路３１ｂ、メモリ３２ｂ、制御回路３３ｂ、クロック制御回路３４ｂ、位相調整回路３６ｂを備えている。すなわち、第１実施例で用いた遅延バッファ回路３５ｂを省いた構成となっている。
【００５２】
Ａ／Ｄ変換器２０ｂが出力したデジタルデータは、データ処理回路３１ｂを経てメモリ３２ｂに、制御回路３３ｂに入力されるトリガ信号を契機として一時的に保存される。そして、情報処理装置４０からの要求により、メモリ３２ｂに保存されたデジタルデータを情報処理装置４０に出力する。第２実施例では、制御回路３３ａに入力されるトリガ信号を、制御回路３３ｂに入力するトリガ信号より遅らせることにより、メモリ３２ａ、メモリ３２ｂに格納されるデジタルデータの対応関係を調整する。
【００５３】
すなわち、デルタ・シグマ型のＡ／Ｄ変換器２０ａが出力する測定信号のデジタルデータが、逐次比較型のＡ／Ｄ変換器２０ｂが出力するデジタルデータよりもＴｆｓ×ｍ時間分前の測定データをサンプリングしたデータであるすると、トリガ遅延回路７０を用いて、制御回路３３ａに入力するトリガを、制御回路３３ｂに入力するトリガに比べてサンプリングクロックｍ個分遅延させる。
【００５４】
サンプリングクロック未満のずれ量であるαは、第１実施例と同様に、クロック制御回路３４ｂが出力する周波数Ｆｓのクロックを、位相調整回路３６ｂで−αに対応する位相θｂ分だけずらしたサンプリングクロックＦｓｂを逐次比較型のＡ／Ｄ変換器２０ｂに入力することで調整する。
【００５５】
この結果、逐次比較型のＡ／Ｄ変換器２０ａから出力されるデジタルデータは、Ｔｆｓ×ｍ＋α時間分遅れてメモリ３２ａに取り込まれることになる。したがって、情報処理装置４０は、同じタイミングでサンプリングしたデジタルデータを取得することができるようになる。
【００５６】
図４は、第２実施例において、データ出力回路３８ｂの位相調整回路３６ｂと、トリガ遅延回路７０とが調整を行なうことで、デルタ・シグマ型のＡ／Ｄ変換器２０ａが出力するデジタルデータと逐次比較型のＡ／Ｄ変換器２０ｂが出力するデジタルデータのタイミングが揃う様子を示すタイミング図である。
【００５７】
本図において、図４（ａ）は、デルタ・シグマ型のＡ／Ｄ変換器２０ａが出力するデジタルデータを示し、図４（ｂ）は、逐次比較型のＡ／Ｄ変換器２０ｂから出力されるデジタルデータを示すものとし、図４（ｃ）は、Ａ／Ｄ変換器２０ａのサンプリングタイミングを示し、図４（ｄ）は、Ａ／Ｄ変換器２０ｂのサンプリングタイミングを示すものとする。
【００５８】
デルタ・シグマ型Ａ／Ｄ変換器２０ａのサンプリング位相が、逐次比較型Ａ／Ｄ変換器２０ｂのサンプリング位相よりもα時間進んでおり、またデルタ・シグマ型Ａ／Ｄ変換器２０ａの出力データは、逐次比較型Ａ／Ｄ変換器２０ｂの出力データよりも３クロック分遅れて出力されている。この結果、デルタ・シグマ型Ａ／Ｄ変換器２０ａの出力データは、逐次比較型Ａ／Ｄ変換器２０ｂの出力データと比べて、３クロック＋α時間前のデータを出力していることになる。
【００５９】
このような場合には、図４（ｅ）に示すように、逐次比較型のＡ／Ｄ変換器２０ｂに入力するクロックの位相をαに対応する位相θｂだけ進ませ、さらに、制御回路３３ａに入力するトリガを、図４（ｆ）に示すように制御回路３３ｂに入力するトリガよりも３クロック分遅延させる。
【００６０】
この結果、デルタ・シグマ型Ａ／Ｄ変換器２０ａから出力されるデータは、タイミングＡ３からメモリ３２ａに取り込まれ、逐次比較型Ａ／Ｄ変換器２０ｂから出力されるデータは、タイミングＢ３からメモリ３２ｂに取り込まれることになり、同一のタイミングでサンプリングしたデータを取り込むことが可能となる。
【００６１】
なお、本発明は、上記の実施例に限られず、種々の変形が可能である。例えば、図１において、遅延バッファ回路３５ｂを設けずに、制御回路３３ａまたは制御回路３３ｂが、メモリ３２ａまたはメモリ３２ｂへのデータ格納アドレスまたはデータ読み出しアドレスを、Ｔｆｓ時間単位の時間差に相当するアドレス分ずらすことによって、Ｔｆｓ時間単位の遅れ量を調整するようにしてもよい。
【００６２】
例えば、デルタ・シグマ型Ａ／Ｄ変換器２０ａから出力されたデジタルデータは、メモリ３２ａの０番地から保存開始し、逐次比較型Ａ／Ｄ変換器２０ｂから出力されたデジタルデータはメモリ３２ｂの３番地から保存開始し、情報処理装置４０に出力する場合には、ともに３番地のデータから読み出すという具合である。
【００６３】
また、図１において、遅延バッファ回路３５ｂを設けずに、情報処理装置４０側で、処理対象とするデジタルデータの開始位置をＴｆｓ時間単位の時間差に相当する分ずらすことによって、Ｔｆｓ時間単位の遅れ量を調整するようにしてもよい。
【００６４】
例えば、デルタ・シグマ型Ａ／Ｄ変換器２０ａおよび逐次比較型Ａ／Ｄ変換器２０ｂから出力されたデジタルデータとも０番地から保存開始して、０番地から読み出して情報処理装置４０に出力し、情報処理装置４０において、デルタ・シグマ型Ａ／Ｄ変換器２０ａから出力されたデジタルデータは、３番地のデータから使用するという具合である。
【符号の説明】
【００６５】
１…測定データ収集装置、２…測定データ収集装置、２０ａ…Ａ／Ｄ変換器、２０ｂ…Ａ／Ｄ変換器、３０ａ…データ出力回路、３０ｂ…データ出力回路、３１ａ…データ処理回路、３１ｂ…データ処理回路、３２ａ…メモリ、３２ｂ…メモリ、３３ａ…制御回路、３３ｂ…制御回路、３４ａ…クロック制御回路、３４ｂ…クロック制御回路、３５ｂ…遅延バッファ回路、３６ｂ…位相調整回路、３８ｂ…データ出力回路、４０…情報処理装置、５０…分周器、６０…クロック発生器、７０…トリガ遅延回路、１００…測定データ収集装置、１２０ａ…Ａ／Ｄ変換器、１２０ｂ…Ａ／Ｄ変換器、１３０ａ…データ出力回路、１３０ｂ…データ出力回路、１３１ａ…データ処理回路、１３１ｂ…データ処理回路、１３２ａ…メモリ、１３２ｂ…メモリ、１３３ａ…制御回路、１３３ｂ…制御回路、１４０…情報処理装置、１５０…分周器、１６０…クロック発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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