(57)【要約】      （修正有）【課題】印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる増幅回路を提供する。【解決手段】オペアンプ１００は、差動増幅回路１１０、バイアス回路１２０、電圧レベルをシフトするレベルシフト回路ユニット１５０と増幅回路ユニット１６０からなるソース接地増幅回路１４０を具備し、すべてのトランジスタを同一プロセスにて簡易に製造できるディプレッション型のトランジスタにて構成する。【選択図】図１
2011040889.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタおよび拡散抵抗器から構成され、入力された２つの入力電圧の電圧レベルの差を増幅して出力する差動増幅回路と、
前記差動増幅回路から出力された電圧の電圧レベルを増幅して外部に出力する出力増幅回路と、
を備え、
前記差動増幅回路および出力増幅回路に設けられた前記トランジスタのすべてがディプレッション型であるとともに、
前記出力増幅回路が、
一以上のトランジスタから構成され、前記差動増幅回路から出力された電圧の電圧レベルをシフトするレベルシフト回路ユニットと、
一以上のトランジスタから構成され、前記レベルシフトされた電圧の電圧レベルを反転増幅する増幅回路ユニットと、を有し、
前記差動増幅されて、かつ、レベルシフトされた電圧が前記増幅回路ユニットの少なくとも一の前記トランジスタのゲートに入力されることを特徴とする増幅回路装置。
【請求項２】
請求項１に記載の増幅回路装置において、
前記差動増幅回路および出力増幅回路に設けられた前記トランジスタのすべてがディプレッション型でかつｎ型であるとともに、前記拡散抵抗器がｎ型であることを特徴とする増幅回路装置。
【請求項３】
請求項１または２に記載の増幅回路装置において、
レベルシフト回路ユニットにおける前記トランジスタのソースに印加される電源電圧を変化させることによって前記出力増幅回路から出力される出力電圧の電圧レベルを調整することを特徴とする増幅回路装置。
【請求項４】
複数のトランジスタおよび拡散抵抗器から構成され、入力された２つの入力電圧の電圧レベルの差を増幅して出力する差動増幅回路と、
前記差動増幅回路から出力された電圧の電圧レベルを増幅して外部に出力する出力増幅回路と、
一以上のトランジスタから構成され、出力増幅回路から出力された電圧を用いて論理出力を反転させる論理演算を実行するインバータ回路と、
を備え、
前記差動増幅回路、出力増幅回路およびインバータ回路に設けられた前記トランジスタのすべてがディプレッション型であるとともに、
前記出力増幅回路が、
一以上のトランジスタから構成され、前記差動増幅回路から出力された電圧の電圧レベルをシフトするレベルシフト回路ユニットと、
一以上のトランジスタから構成され、前記レベルシフトされた電圧の電圧レベルを反転増幅する増幅回路ユニットと、を有し、
前記差動増幅されて、かつ、レベルシフトされた電圧が前記増幅回路ユニットの少なくとも一の前記トランジスタのゲートに入力されることを特徴とする比較回路装置。
【請求項５】
電圧増幅器を有し、入力された入力電圧を定電圧に変換して外部に出力する定電圧出力装置であって、
前記電圧増幅器が、
複数のトランジスタおよび拡散抵抗器から構成され、入力された２つの入力電圧の電圧レベルの差を増幅して出力する差動増幅回路と、
前記差動増幅回路から出力された電圧の電圧レベルを増幅して出力する出力増幅回路と、
を備え、
前記差動増幅回路および出力増幅回路に設けられた前記トランジスタのすべてがディプレッション型であるとともに、
前記出力増幅回路が、
一以上のトランジスタから構成され、前記差動増幅回路から出力された電圧の電圧レベルをシフトするレベルシフト回路ユニットと、
一以上のトランジスタから構成され、前記レベルシフトされた電圧の電圧レベルを反転増幅する増幅回路ユニットと、を有し、
前記差動増幅されて、かつ、レベルシフトされた電圧が前記増幅回路ユニットの少なくとも一の前記トランジスタのゲートに入力されることを特徴とする定電圧出力装置。
【請求項６】
請求項５に記載の定電圧出力装置において、
当該定電圧出力装置を構成するトランジスタのすべてがディプレッション型であることを特徴とする定電圧出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディプレッション型電解効果ＦＥＴを用いた比較回路装置および定電圧出力装置に関する。
【背景技術】
【０００２】
近年、半導体素子に関する技術の進歩に伴って、家電製品、通信システムまたはコンピュータなど多くの電子機器においては、アナログまたはデジタル問わず、その用途に合わせて種々の半導体電子回路が用いられている。
【０００３】
また、最近では、上記の各電子機器は、小型化、高度化および各種の処理の高速化が求められているとともに、その低価格化も要求されており、これらの要求は、その電子機器を構成する半導体電子回路にも求められている。
【０００４】
特に、このような半導体電子回路においては、簡易に製造できるとともに優良な出力特性を有するものが望まれており、例えば、ポリシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）や酸化膜ＴＦＴによって構成されるものが多くなってきている。
【０００５】
しかしながら、これらのＴＦＴにおいては、ヒステリシスやバイヤスストレスの影響によって、外部電圧が印可されるゲートのしきい値電圧がマイナスになる場合がある。
【０００６】
通常、半導体電子回路に用いられるＴＦＴは、０Ｖから電源電圧ＶＤＤの最大電圧の間の電圧がそのゲートに印加されることによって駆動するために、ゲートのしきい値電圧がマイナスになると、最小電圧である０Ｖが印加された場合であってもＴＦＴが駆動することとなり、すなわち、常にＴＦＴがオン状態となり、正常な出力特性を得ることができない。
【０００７】
このため、最近の半導体電子回路では、ゲートに印可する入力電圧をマイナス側にレベルシフトさせてＴＦＴを的確に駆動させ、正常な回路特性を出力させるようになっている。
【０００８】
従来、このような入力電圧をマイナス側にレベルシフトさせて電界効果トランジスタ（以下、「ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）」という。）を的確に駆動させる半導体電子回路の一つであるカレントミラー回路が知られている（例えば、特許文献１）。
【０００９】
このカレントミラー回路は、ＦＥＴのゲート電圧のしきい値がマイナスとなる場合に、すなわち、ディプレッション型のＦＥＴ（以下、「ディプレッション型ＦＥＴ」という。）を有する場合に、当該ディプレッション型ＦＥＴの前段に、ＦＥＴとダイオードを用いて外部から入力される入力電圧をマイナス側にレベルシフトさせ、ゲートに印可する入力電圧をマイナス側にレベルシフトさせるようになっている。
【００１０】
一方、半導体電子回路の一つである増幅回路においては、電流源にディプレッション型の電界効果トランジスタ（以下、「ディプレッション型ＦＥＴ」という。）を用いて電源電圧の依存性を減少させるものも知られている（例えば、特許文献２）。
【００１１】
具体的には、この特許文献２に記載の増幅回路は、電源電圧ＶＳＳとカレントミラー回路の間にディプレッション型ＴＦＴを設けており、そのゲートとソースが短絡されるとともに、ドレインにカレントミラー回路が接続されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特公平６−３８５１号公報
【特許文献２】特開昭６０−２０３０１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述の特許文献１におけるカレントミラー回路にあっては、ゲートに印可する入力電圧をマイナス側にレベルシフトさせてＴＦＴを動作させることはできるものの、レベルシフトを行うＦＥＴにエンハンス型を用いているため、トランジスタ製造技術においては同一プロセスにて生成することができず、当該半導体電子回路を簡易に作成することができない。
【００１４】
また、特許文献２における増幅回路にあっても、カレントミラー回路ユニットにおけるＦＥＴまたはレベルシフトに用いられているＦＥＴにエンハンス型を用いているため、半導体製造技術においては同一プロセスにて生成することができず、当該増幅回路を簡易に作成することができない。
【００１５】
すなわち、このような各半導体電子回路は、エンハンス型ＦＥＴとディプレション型ＦＥＴと混在させているため、それぞれを異なるプロセスによって製造させる必要があるので、当該半導体電子回路を簡易にかつ低価格にて作成することが難しい。
【００１６】
さらに、上述の各半導体電子回路において、熱酸化膜ＴＦＴなどのエンハンス型のＦＥＴにおけるゲート絶縁膜がスパッタなどによって低温にて生成されている場合に、このゲート絶縁膜の膜質の電圧特性が低下する。
【００１７】
特に、印刷などによってさらに低温によってドライ酸化膜ＴＦＴを生成する場合には、正電圧における良好な出力特性を得ることはさらに難しい。
【００１８】
本発明は、上記課題を解決するためになされたものであり、その目的は、同一のディプレッション型トランジスタから構成することによって同一プロセスにて簡易に製造できるとともに、低温で生成された場合であっても良好な出力特性を得ることができるＦＥＴを有する増幅回路並びにそれを用いた比較回路装置および定電圧出力装置を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、請求項１に記載の発明は、複数のトランジスタおよび拡散抵抗器から構成され、入力された２つの入力電圧の電圧レベルの差を増幅して出力する差動増幅回路と、前記差動増幅回路から出力された電圧の電圧レベルを増幅して外部に出力する出力増幅回路と、を備え、前記差動増幅回路および出力増幅回路に設けられた前記トランジスタのすべてがディプレッション型であるとともに、前記出力増幅回路が、一以上のトランジスタから構成され、前記差動増幅回路から出力された電圧の電圧レベルをシフトするレベルシフト回路ユニットと、一以上のトランジスタから構成され、前記レベルシフトされた電圧の電圧レベルを反転増幅する増幅回路ユニットと、を有し、前記差動増幅されて、かつ、レベルシフトされた電圧が前記増幅回路ユニットの少なくとも一の前記トランジスタのゲートに入力される構成を有している。
【００２０】
この構成により、請求項１に記載の発明は、出力増幅回路における増幅回路ユニットのトランジスタのゲートにレベルシフトされた電圧を印加することができるので、増幅回路ユニットにおけるトランジスタをディプレッション型で構成することが可能となる。
【００２１】
したがって、請求項１に記載の発明は、差動増幅回路を含めてすべてのトランジスタをディプレッション型のトランジスタにて構成することができるので、増幅回路全体のトランジスタを同一プロセスにて簡易に製造可能であるとともに、印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる。
【００２２】
また、請求項２に記載の発明は、請求項１に記載の増幅回路装置において、前記差動増幅回路および出力増幅回路に設けられた前記トランジスタのすべてがディプレッション型でかつｎ型であるとともに、前記拡散抵抗器がｎ型である構成を有している。
【００２３】
この構成により、請求項２に記載の発明は、すべてのトランジスタがディプレッション型でかつｎ型であり、拡散抵抗器においてもｎ型となるので、同一プロセスにて簡易に製造可能であるとともに、液晶ディスプレイや有機ＥＬディスプレイなどｎ型のトランジスタによって構成される電子機器の周辺回路として用いることができる。
【００２４】
また、請求項３に記載の発明は、請求項１または２に記載の増幅回路において、レベルシフト回路ユニットにおける前記トランジスタのソースに印加される電源電圧を変化させることによって前記出力増幅回路から出力される出力電圧の電圧レベルを調整する構成を有している。
【００２５】
この構成により、請求項３に記載の発明は、レベルシフト回路ユニットにおけるトランジスタのゲート電圧に製造上のばらつきがあったとしても、電源電圧の電圧レベルの変化に伴って入力電圧のレベルのシフト量を容易に変化させることができるので、増幅回路ユニットにおけるトランジスタのゲートに適切にレベルシフトされた電圧を印加することができる。
【００２６】
また、上記課題を解決するため、請求項４に記載の発明は、複数のトランジスタおよび拡散抵抗器から構成され、入力された２つの入力電圧の電圧レベルの差を増幅して出力する差動増幅回路と、前記差動増幅回路から出力された電圧の電圧レベルを増幅して外部に出力する出力増幅回路と、一以上のトランジスタから構成され、出力増幅回路から出力された電圧を用いて論理出力を反転させる論理演算を実行するインバータ回路と、を備え、前記差動増幅回路、出力増幅回路およびインバータ回路に設けられた前記トランジスタのすべてがディプレッション型であるとともに、前記出力増幅回路が、一以上のトランジスタから構成され、前記差動増幅回路から出力された電圧の電圧レベルをシフトするレベルシフト回路ユニットと、一以上のトランジスタから構成され、前記レベルシフトされた電圧の電圧レベルを反転増幅する増幅回路ユニットと、を有し、前記差動増幅されて、かつ、レベルシフトされた電圧が前記増幅回路ユニットの少なくとも一の前記トランジスタのゲートに入力される構成を有している。
【００２７】
この構成により、請求項４に記載の発明は、出力増幅回路における増幅回路ユニットのトランジスタのゲートにレベルシフトされた電圧を印加することができるので、増幅回路ユニットおよびインバータ回路におけるトランジスタをディプレッション型で構成することが可能となる。
【００２８】
したがって、請求項４に記載の発明は、出力増幅回路およびインバータ回路を含めてすべてのトランジスタをディプレッション型のトランジスタにて構成することができるので、比較回路装置全体のトランジスタを同一プロセスにて簡易に製造可能であるとともに、印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる。
【００２９】
また、上記課題を解決するため、請求項５に記載の発明は、電圧増幅器を有し、入力された入力電圧を定電圧に変換して外部に出力する定電圧出力装置であって、前記電圧増幅器が、複数のトランジスタおよび拡散抵抗器から構成され、入力された２つの入力電圧の電圧レベルの差を増幅して出力する差動増幅回路と、前記差動増幅回路から出力された電圧の電圧レベルを増幅して出力する出力増幅回路と、を備え、前記差動増幅回路および出力増幅回路に設けられた前記トランジスタのすべてがディプレッション型であるとともに、前記出力増幅回路が、一以上のトランジスタから構成され、前記差動増幅回路から出力された電圧の電圧レベルをシフトするレベルシフト回路ユニットと、一以上のトランジスタから構成され、前記レベルシフトされた電圧の電圧レベルを反転増幅する増幅回路ユニットと、を有し、前記差動増幅されて、かつ、レベルシフトされた電圧が前記増幅回路ユニットの少なくとも一の前記トランジスタのゲートに入力される構成を有している。
【００３０】
この構成により、請求項５に記載の発明は、出力増幅回路における増幅回路ユニットのトランジスタのゲートにレベルシフトされた電圧を印加することができるので、増幅回路ユニットにおけるトランジスタをディプレッション型で構成することが可能となる。
【００３１】
したがって、請求項５に記載の発明は、出力増幅回路を含めて電圧増幅器内全てのトランジスタをディプレッション型のトランジスタにて構成することができるので、定電圧出力装置内の他のトランジスタもディプレッション型にし、当該定電圧出力装置内の全てのトランジスタを同一プロセスにて簡易に製造可能であるとともに、印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる。
【００３２】
また、請求項６に記載の発明は、請求項５に記載の定電圧出力装置において、当該定電圧出力装置を構成するトランジスタのすべてがディプレッション型である構成を有している。
【００３３】
この構成により、請求項６に記載の発明は、すべてのトランジスタをディプレッション型で構成できるので、同一プロセスにて簡易に製造可能であるとともに、低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができるトランジスタに基づいて当該定電圧出力装置を構成することができる。
【発明の効果】
【００３４】
本発明は、差動増幅回路を含めてすべてのトランジスタをディプレッション型のトランジスタにて構成することができるので、増幅回路全体のトランジスタを同一プロセスにて簡易に製造可能であるとともに、各トランジスタがディプレッション型のトランジスタであるため、印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係るオペアンプの第１実施形態の構成を示すブロック図である。
【図２】一般的なインバータ回路の構成を示すブロック図である。
【図３】一般的なインバータ回路について説明するための図であり、（ａ）は、一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、一般的なインバータ回路における電圧の出力特性を示すグラフである。
【図４】本発明の課題を説明するための図であり、（ａ）は、ゲート電圧のしきい値シフトした場合の一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、そのときの一般的なインバータ回路における電圧の出力特性を示すグラフである。
【図５】第１実施形態のオペアンプにおける電圧の入出力特性を示すグラフである。
【図６】第１実施形態におけるオペアンプのその他の例（Ｉ）のブロック図である。
【図７】図６に記載のオペアンプの差動増幅回路、レベルシフト回路ユニットおよび増幅回路ユニットの各出力における電圧特性を示すグラフである。
【図８】第１実施形態におけるオペアンプのその他の例（ＩＩ）のブロック図である。
【図９】図８に記載のオペアンプの差動増幅回路、レベルシフト回路ユニットおよび増幅回路ユニットの各出力における電圧特性を示すグラフである。
【図１０】第１実施形態におけるオペアンプのその他の例（ＩＩＩ）のブロック図である。
【図１１】図１０に記載のオペアンプの差動増幅回路、レベルシフト回路ユニットおよび増幅回路ユニットの各出力における電圧特性を示すグラフである。
【図１２】本発明に係るコンパレータの第２実施形態の構成を示すブロック図である。
【図１３】本発明に係るレギュレータの第３実施形態の構成を示すブロック図である。
【図１４】第３実施形態におけるレギュレータの出力電流−電圧特性を示すグラフである。
【発明を実施するための形態】
【００３６】
以下、本願の実施形態について、図面を参照しながら説明する。
【００３７】
なお、以下に説明する実施形態は、オペアンプ、コンパレータおよびレギュレータに本発明の増幅回路装置、比較回路装置および定電圧出力装置を適用した場合の実施形態である。
【００３８】
［第１実施形態］
はじめに、図１〜図１１の各図を用いて本発明に係るオペアンプの第１実施形態について説明する。
【００３９】
まず、図１〜図４の各図を用いて本実施形態のオペアンプの概略構成とその特徴点について説明する。
【００４０】
なお、図１は、本実施形態におけるオペアンプの構成を示すブロック図であり、図２は、一般的なインバータ回路の構成を示すブロック図である。
【００４１】
また、図３は、一般的なインバータ回路について説明するための図であり、（ａ）は、一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、一般的なインバータ回路における電圧の出力特性を示すグラフである。
【００４２】
さらに、図４は、本発明の課題を説明するための図であり、（ａ）は、ゲート電圧のしきい値シフトした場合の一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、そのときの一般的なインバータ回路における電圧の出力特性を示すグラフである。
【００４３】
本実施形態のオペアンプ１００は、図１に示すように、複数のディプレッション型ＦＥＴおよび拡散抵抗器から構成され、入力された２つの入力電圧の差を増幅する差動増幅回路１１０と、当該オペアンプ１００にバイアス電源供給を行うバイアス回路１２０と、位相補償用コンデンサ１３０と、差動増幅回路１１０によって差動増幅された入力電圧の電圧レベルをさらに増幅して外部に出力するソース接地増幅回路１４０と、から構成される。
【００４４】
特に、本実施形態のオペアンプ１００は、差動増幅回路１１０とともにソース接地増幅回路１４０も複数のディプレッション型ＦＥＴによって構成するようになっている。
【００４５】
そして、本実施形態のソース接地増幅回路１４０は、差動増幅回路１１０から出力された電圧の電圧レベルをマイナス側にシフトするレベルシフト回路ユニット１５０と、レベルシフトされた電圧の電圧レベルを反転増幅する増幅回路ユニット１６０とを有している。
【００４６】
なお、例えば、本実施形態の差動増幅回路１１０は、本発明の差動増幅回路を構成し、ソース接地増幅回路１４０は、本発明の出力増幅回路を構成する。また、例えば、本実施形態のレベルシフト回路ユニット１５０は、本発明のレベルシフト回路ユニットを構成し、増幅回路ユニット１６０は、本発明の増幅回路ユニットを構成する。
【００４７】
通常、エンハンス型ＦＥＴは、低温にて作製された場合にゲート絶縁膜の膜質が低下するとともに、印加される電圧にあっては、良好な出力特性を得ることができない。
【００４８】
このため、このような場合であっても、高速に駆動可能で、かつ、良好な出力特性を備えるディプレッション型ＦＥＴをインバータ回路などのデジタル回路に用いることが望まれている。
【００４９】
しかしながら、ディプレッション型ＦＥＴは、ゲート電圧のしきい値がマイナスになるので、たとえ、ゲートに的確に入力電圧が印加されたとしても電圧のかけ方によっては、当該ＦＥＴにおいて良好な出力特性を得ることができない。
【００５０】
例えば、図２に示すインバータ回路において、図３（ａ）に示すように、ＦＥＴのゲートにプラスの入力電圧が印加され、当該ＦＥＴのゲートのしきい値電圧がプラス側に存在する場合には、このインバータ回路は、図３（ｂ）に示すような出力特性を有することになる。
【００５１】
しかしながら、ディプレッション型トランジスタにて構成されるなど、図４（ａ）に示すように、このインバータ回路において、入力電圧が印加されるトランジスタのゲートのしきい値電圧がマイナス側にシフトされると、プラスの入力電圧が入力されたとしても、ＦＥＴのゲートにおけるスイッチング動作が適切に可動しなくなるので、このインバータ回路は、図４（ｂ）に示すような出力特性を有することになり、的確に駆動しているとは言えない。
【００５２】
そこで、本実施形態においては、増幅回路ユニット１６０を的確に駆動させるために、当該増幅回路ユニット１６０への入力電圧をゲートのしきい値電圧に合わせてマイナス側にシフトさせるレベルシフト回路ユニット１５０を備え、当該増幅回路ユニット１６０をディプレッション型ＦＥＴにて構成して高速に駆動可能で、かつ、良好な出力特性を有するオペアンプ１００を提供するようになっている。
【００５３】
次に、図１および図５の各図を用いて本実施形態の差動増幅回路１１０、バイアス回路１２０、位相補償用コンデンサ１３０およびソース接地増幅回路１４０の具体的な構成およびその動作について説明する。
【００５４】
なお、図５は、本実施形態のオペアンプ１００の差動増幅回路１１０、レベルシフト回路ユニット１５０および増幅回路ユニット１６０の各出力における電圧特性を示すグラフである。
【００５５】
本実施形態の差動増幅回路１１０は、２つのディプレッション型の入力用ｎ型ＦＥＴ１１１、１１２と、出力調整用の第１拡散抵抗器１１３と、電流源として機能する電流源用ｎ型ＦＥＴ１１４と、から構成される。
【００５６】
第１ｎ型ＦＥＴ１１１は、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【００５７】
また、この第１ｎ型ＦＥＴ１１１は、第１の入力電圧が印加される第１入力端子１０−１に接続されるゲートと、電源電圧ＶＤＤに接続されるドレインと、第２ｎ型ＦＥＴ１１２のソースとともに電流源用ｎ型ＦＥＴ１１４にされるソースと、とから構成される。
【００５８】
第２ｎ型ＦＥＴ１１２は、第１ｎ型ＦＥＴ１１１と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、第１ｎ型ＦＥＴ１１１とカレントミラーを構成するようになっている。
【００５９】
また、この第２ｎ型ＦＥＴ１１２は、第２の入力電圧が印加される第１入力端子１０−２に接続されるゲートと、電源電圧ＶＤＤに接続されるドレインと、第１ｎ型ＦＥＴ１１１のソースとともに電流源用ｎ型ＦＥＴ１１４にされるソースと、とから構成される。
【００６０】
第１拡散抵抗器１１３は、ｎ型の拡散抵抗器であって、各ｎ型ＦＥＴと同一プロセスにて作製可能になっている。また、この第１拡散抵抗器１１３は、電源電圧ＶＤＤと第２ｎ型ＦＥＴ１１２のドレインと接続されている。
【００６１】
なお、差動増幅回路１１０の出力端は、第１拡散抵抗器１１３と第２ｎ型ＦＥＴ１１２のドレインの間に構成されている。
【００６２】
電流源用ｎ型ＦＥＴ１１４は、第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、バイアス用ｎ型ＦＥＴ１２１とカレントミラーを構成するようになっている。
【００６３】
また、この電流源用ｎ型ＦＥＴ１１４は、電源電圧ＶＤＤに後述する第２拡散抵抗器１２２を介して接続されるゲートと、第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２のソースに接続されるドレインと、グラウンドに接地されるソースと、とから構成される。
【００６４】
本実施形態のバイアス回路１２０は、差動増幅回路１１０とカレントミラーに構成されており、第２拡散抵抗器１２２と、バイアス用ｎ型ＦＥＴ１２１と、から構成される。
【００６５】
なお、本実施形態のバイアス回路１２０は、電流源用ｎ型ＦＥＴ１１４と連動してリファレンス電圧を（電源電圧ＶＤＤ／２）の中間電位より差動増幅回路１１０における第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２のしきい値電圧値分だけ差し引いた値を用いるようになっている。
【００６６】
これにより、ディプレッション型の第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２を飽和領域にて動作させることができるので、各ＦＥＴの能力を最大限に生かすことができるようになっている。
【００６７】
第２拡散抵抗器１２２は、第１拡散抵抗器１１３と同様に、ｎ型の拡散抵抗器であって、各ｎ型ＦＥＴと同一プロセスにて作製可能になっている。また、この第１拡散抵抗器１１３は、電源電圧ＶＤＤとバイアス用ｎ型ＦＥＴ１２１のドレインと接続されている。
【００６８】
バイアス用ｎ型ＦＥＴ１２１は、第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【００６９】
このバイアス用ｎ型ＦＥＴ１２１は、第２拡散抵抗器１２２および電流源用ｎ型ＦＥＴ１１４に接続されるゲートと、ゲート短絡接続するとともに第２拡散抵抗器１２２とに接続されるドレインと、グラウンドに接地されるソースと、とから構成される。
【００７０】
本実施形態の位相補償用コンデンサ１３０は、差動増幅回路１１０ユニットの出力端とグランド間に接続され、当該オペアンプ１００の発信を抑制するために用いられている。
【００７１】
本実施形態のソース接地増幅回路１４０は、２つのディプレッション型ＦＥＴから構成され、入力電圧の電圧レベルをマイナス方向にシフトするレベルシフト回路ユニット１５０と、２つのディプレッション型ＦＥＴから構成され、レベルシフトされた電圧の電圧レベルを反転増幅させる増幅回路ユニット１６０と、から構成される。
【００７２】
レベルシフト回路ユニット１５０は、図１に示すように、差動増幅回路１１０から出力された電圧のレベルをマイナス方向にシフトさせて、増幅回路ユニット１６０に出力するようになっている。
【００７３】
また、このレベルシフト回路ユニット１５０は、差動増幅回路１１０およびバイアス回路１２０を構成する各ディプレッション型ＦＥＴと同一プロセスにて作製可能な第３ｎ型ＦＥＴ１５１および第４ｎ型ＦＥＴ１５２の２つのｎ型ＦＥＴと、マイナスの電源電圧ＶＳＳを調整するための複数の印加電圧調整用拡散抵抗器Ｒ１、Ｒ２と、から構成される。
【００７４】
第３ｎ型ＦＥＴ１５１は、差動増幅回路１１０およびバイアス回路１２０を構成する各ディプレッション型ＦＥＴと同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【００７５】
また、この第３ｎ型ＦＥＴ１５１は、差動増幅回路１１０の出力端に接続され、当該差同族回路から出力された電圧が印加されるゲートと、電源電圧ＶＤＤに接続されるドレインと、第２ｎ型ＦＥＴ１１２のゲートおよびドレインに接続されるとともに、レベルシフト回路ユニット１５０の出力端に接続されるソースと、とから構成される。
【００７６】
第４ｎ型ＦＥＴ１５２は、差動増幅回路１１０およびバイアス回路１２０を構成する各ディプレッション型ＦＥＴと同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【００７７】
また、この第４ｎ型ＦＥＴ１５２は、電源電圧ＶＤＤに第２拡散抵抗器１２２を介して接続されるゲートと、第３ｎ型ＦＥＴ１５１のソースおよびレベルシフト回路ユニット１５０における出力端に接続されるドレインと、電源電圧ＶＳＳに接続されるソースと、から構成される。
【００７８】
複数の印加電圧調整用拡散抵抗器Ｒは、第１拡散抵抗器１１３および第２拡散抵抗器１２２と同様に、ｎ型の拡散抵抗器であって、各ｎ型ＦＥＴと同一プロセスにて作製可能になっている。
【００７９】
例えば、本実施形態の印加電圧調整用拡散抵抗器Ｒは、２つの拡散抵抗器Ｒ１、Ｒ２が直列に電源電圧ＶＳＳと第４ｎ型ＦＥＴ１５２のソースと接続されている。また、一の拡散抵抗器Ｒ１の第１端点と他の拡散抵抗器Ｒ２の第２端点が接続されるとともに、一の拡散抵抗器Ｒ１の第２端点と他の拡散抵抗器Ｒ２の第１端点が接続されており、一の拡散抵抗器Ｒ１の第２端点と他の拡散抵抗器Ｒ２の第１端点には電源電圧ＶＳＳが接続されている。
【００８０】
そして、オペアンプ１００の生成後に、レベルシフト回路ユニット１５０の特性に基づいて、拡散抵抗器Ｒ１、Ｒ２の接続を変更して電源電圧ＶＳＳを調整、すなわち、抵抗器を間引くことによって電源電圧ＶＳＳを調整するようになっている。
【００８１】
なお、例えば、本実施形態では、増幅回路ユニット１６０にマイナス方向にシフトされた電圧を供給するために、電源電圧ＶＳＳに−１５Ｖ〜０Ｖ程度の電圧を用いるようになっている。
【００８２】
そして、本実施形態では、第３ｎ型ＦＥＴ１５１または第４ｎ型ＦＥＴ１５２などの特性に基づいて、上述の拡散抵抗器Ｒ１、Ｒ２によってこの電圧値を調整するようになっている。
【００８３】
本実施形態の増幅回路ユニット１６０は、レベルシフト回路ユニット１５０から出力された電圧の電圧レベルを反転増幅させて出力端子２０に出力するようになっている。
【００８４】
そして、この増幅回路ユニット１６０は、差動増幅回路１１０およびバイアス回路１２０を構成する各ディプレッション型ＦＥＴと同一プロセスにて作製可能な第５ｎ型ＦＥＴ１６１および第３拡散抵抗器１６２から構成される。
【００８５】
第５ｎ型ＦＥＴ１６１は、差動増幅回路１１０およびバイアス回路１２０を構成する各ディプレッション型ＦＥＴと同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【００８６】
また、この第５ｎ型ＦＥＴ１６１は、レベルシフト回路ユニット１５０から出力された電圧が印加されるゲートと、増幅回路ユニット１６０における出力端子２０に接続されるドレインと、グランドに接地されるソースから構成される。
【００８７】
第３拡散抵抗器１６２は、第１拡散抵抗器１１３および第２拡散抵抗器１２２と同様に、ｎ型の拡散抵抗器であって、各ｎ型ＦＥＴと同一プロセスにて作製可能になっている。
【００８８】
また、この第３拡散抵抗器１６２は、電源電圧ＶＤＤと第５ｎ型ＦＥＴ１６１のドレインと接続され、増幅回路ユニット１６０の出力を調整するようになっている。
【００８９】
このように、本実施形態では、差動増幅された電圧の電圧レベルをシフトさせて増幅回路ユニット１６０への入力電圧のレベルを下げるとともに、増幅回路ユニット１６０におけるディプレッション型の各ｎ型ＦＥＴを適切に駆動するようになっている。
【００９０】
なお、図５に示すグラフは、図に示された差動増幅された電圧（Ａ）がソース接地増幅回路１４０に入力された場合のレベルシフト回路ユニット１５０の電圧出力（Ｂ）と増幅回路ユニット１６０の出力（Ｃ）を示している。
【００９１】
このグラフにおいて、レベルシフト回路ユニット１５０の電圧出力（Ｂ）がマイナス側にレベルシフトされており、増幅回路ユニット１６０の出力（Ｃ）、すなわち、オペアンプ１００の出力がインバータ出力になっているので、当該オペアンプ１００が適切に駆動していることを示している。
【００９２】
以上のように、本実施形態のオペアンプ１００は、増幅回路ユニット１６０におけるＦＥＴ（具体的には、第５ｎ型ＦＥＴ１６１）が適切に駆動する範囲に入力電圧のレベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型ＦＥＴを増幅回路ユニット１６０に用いたとしても、差動増幅回路１１０から出力される電圧の変化に基づいて的確な増幅出力を得ることができる。
【００９３】
したがって、本実施形態のオペアンプ１００は、差動増幅回路１１０を含めてすべてのトランジスタをディプレッション型のトランジスタにて構成することができるとともに、印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる。
【００９４】
なお、本実施形態のオペアンプ１００は、各ディプレション型ＦＥＴにｎ型を用いるようになっているが、勿論、各ディプレッション型ＦＥＴに、ｐ型を用いるようにしてもよい。
【００９５】
次に、図６〜図１１の各図を用いて本実施形態のオペアンプ１００の変形例について説明する。
【００９６】
なお、図６は、第１実施形態におけるオペアンプ１００のその他の例（Ｉ）のブロック図であり、図７は、この変形例（Ｉ）のオペアンプ１００の差動増幅回路１１０、レベルシフト回路ユニット１５０および増幅回路ユニット１６０の各出力における電圧特性を示すグラフである。
【００９７】
また、図８は、第１実施形態におけるオペアンプ１００のその他の例（ＩＩ）のブロック図であり、図９は、この変形例（ＩＩ）のオペアンプ１００の差動増幅回路１１０、レベルシフト回路ユニット１５０および増幅回路ユニット１６０の各出力における電圧特性を示すグラフである。
【００９８】
さらに、図１０は、第１実施形態におけるオペアンプ１００のその他の例（ＩＩＩ）のブロック図であり、図１１は、この変形例（ＩＩＩ）のオペアンプ１００の差動増幅回路１１０、レベルシフト回路ユニット１５０および増幅回路ユニット１６０の各出力における電圧特性を示すグラフである。
【００９９】
本実施形態のオペアンプ１００において、第４ｎ型ＦＥＴ１５２のゲート（すなわち、レベルシフト回路ユニット１５０の電源電圧ＶＳＳに接続されているＦＥＴのゲート）が、差動増幅回路１１０における第２拡散抵抗器１２２を介して電源電圧ＶＤＤと接続されている点に代えて、図６に示すように、当該第４ｎ型ＦＥＴ１５２のゲートをこの第４ｎ型ＦＥＴ１５２のドレインと短絡接続し、かつ、増幅回路ユニット１６０における入力端に接続するようにしてもよい。
【０１００】
この変形例（Ｉ）においては、第１実施形態と同様に、差動増幅された電圧の電圧レベルをシフトさせて増幅回路ユニット１６０への入力電圧のレベルを下げることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型ＦＥＴを増幅回路ユニット１６０に用いたとしても、差動増幅回路１１０から出力される電圧の変化に基づいて的確な増幅出力を得ることができる。
【０１０１】
なお、図７に示すグラフは、本変形例における図に示された差動増幅された電圧（Ａ）がソース接地増幅回路１４０に入力された場合のレベルシフト回路ユニット１５０の電圧出力（Ｂ）と増幅回路ユニット１６０の出力（Ｃ）を示している。
【０１０２】
このグラフにおいて、第１実施形態と同様に、レベルシフト回路ユニット１５０の電圧出力（Ｂ）がマイナス側にレベルシフトされており、増幅回路ユニット１６０の出力（Ｃ）、すなわち、オペアンプ１００の出力がインバータ出力になっているので、当該オペアンプ１００が適切に駆動していることを示している。
【０１０３】
また、本実施形態のオペアンプ１００において、増幅回路ユニット１６０における第２拡散抵抗器１６２に代えて、図８に示すように、ディプレッション型で、かつ、ｎ型のＦＥＴ１６３を電源電圧ＶＤＤと第５ｎ型ＦＥＴ１６１のドレインに直列に接続するようにしてもよい。
【０１０４】
この変形例（ＩＩ）においては、第１実施形態と同様に、差動増幅された電圧の電圧レベルをシフトさせて増幅回路ユニット１６０への入力電圧のレベルを下げることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型ＦＥＴを増幅回路ユニット１６０に用いたとしても、差動増幅回路１１０から出力される電圧の変化に基づいて的確な増幅出力を得ることができる。
【０１０５】
なお、図９に示すグラフは、本変形例における図に示された差動増幅された電圧（Ａ）がソース接地増幅回路１４０に入力された場合のレベルシフト回路ユニット１５０の電圧出力（Ｂ）と増幅回路ユニット１６０の出力（Ｃ）を示している。
【０１０６】
このグラフにおいて、第１実施形態と同様に、レベルシフト回路ユニット１５０の電圧出力（Ｂ）がマイナス側にレベルシフトされており、増幅回路ユニット１６０の出力（Ｃ）、すなわち、オペアンプ１００の出力がインバータ出力になっているので、当該オペアンプ１００が適切に駆動していることを示している。
【０１０７】
また、本実施形態のオペアンプ１００において、上述の図６および図８の接続を組み合わせてもよい。すなわち、この場合においては、図８に示すように、第６ｎ型ＦＥＴ１６３のゲートをこの第６ｎ型ＦＥＴ１６３のドレインと短絡接続し、かつ、出力端子２０に接続するとともに、第４ｎ型ＦＥＴ１５２のゲートをこの第４ｎ型ＦＥＴ１５２のドレインと短絡接続し、かつ、増幅回路ユニット１６０における入力端に接続するようにしてもよい。
【０１０８】
この変形例（ＩＩＩ）においては、第１実施形態と同様に、差動増幅された電圧の電圧レベルをシフトさせて増幅回路ユニット１６０への入力電圧のレベルを下げることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型ＦＥＴを増幅回路ユニット１６０に用いたとしても、差動増幅回路１１０から出力される電圧の変化に基づいて的確な増幅出力を得ることができる。
【０１０９】
なお、図１１に示すグラフは、本変形例における図に示された差動増幅された電圧（Ａ）がソース接地増幅回路１４０に入力された場合のレベルシフト回路ユニット１５０の電圧出力（Ｂ）と増幅回路ユニット１６０の出力（Ｃ）を示している。
【０１１０】
このグラフにおいて、第１実施形態と同様に、レベルシフト回路ユニット１５０の電圧出力（Ｂ）がマイナス側にレベルシフトされており、増幅回路ユニット１６０の出力（Ｃ）、すなわち、オペアンプ１００の出力がインバータ出力になっているので、当該オペアンプ１００が適切に駆動していることを示している。
【０１１１】
また、本実施形態の第１拡散抵抗器１１３に代えて、ディプレッションタイプのｎ型ＦＥＴを電源電圧ＶＤＤと第２ｎ型ＦＥＴ１１２の間に設けてもよい。この場合には、第１ｎ型ＦＥＴ１１と電源電圧ＶＤＤの間にもディプレッションタイプのｎ型ＦＥＴを設けるようになっている。
【０１１２】
［第２実施形態］
次に、図１２を用いて本発明に係るコンパレータの第２実施形態について説明する。
【０１１３】
本実施形態のコンパレータは、第１実施形態のオペアンプを用いている点に特徴があり、したがって、オペアンプの構成については第１実施形態と同一の構成を有している。
【０１１４】
なお、本実施形態においては、第１実施形態と同一の部材については、同一の番号を付してその説明を省略する。
【０１１５】
次に、図１２を用いて本実施形態のコンパレータの構成について説明する。なお、図１２は、本実施形態におけるコンパレータの構成を示すブロック図である。
【０１１６】
本実施形態のコンパレータ２００は、図１２に示すように、複数のディプレッション型ＦＥＴおよび拡散抵抗器から構成され、入力された２つの入力電圧の差を増幅する差動増幅回路１１０と、当該比較回路装置にバイアス電源供給を行うバイアス回路１２０と、差動増幅回路１１０によって差動増幅された入力電圧の電圧レベルをさらに増幅して出力するソース接地増幅回路１４０と、２つのディプレッション型ＦＥＴから構成され、ソース接地増幅回路１４０からの出力を用いて論理出力を反転させるインバータ回路ユニット２１０と、から構成される。
【０１１７】
本実施形態のインバータ回路ユニット２１０は、ソース接地増幅回路１４０から出力された電圧に基づいてこの電圧における論理出力を反転させて出力端子２０に出力するようになっている。
【０１１８】
そして、このインバータ回路ユニット２１０は、差動増幅回路１１０およびバイアス回路１２０を構成する各ディプレッション型ＦＥＴと同一プロセスにて作製可能な第７ｎ型ＦＥＴ２１１および第８ｎ型ＦＥＴ２１２の２つのｎ型ＦＥＴから構成される。
【０１１９】
第７ｎ型ＦＥＴ２１１は、差動増幅回路１１０およびバイアス回路１２０を構成する各ディプレッション型ＦＥＴと同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【０１２０】
また、この第７ｎ型ＦＥＴ２１１は、増幅回路から出力された電圧が印加されるゲートと、出力端子２０に接続されるドレインと、グランドに接地されるソースと、から構成される。
【０１２１】
第８ｎ型ＦＥＴ２１２は、差動増幅回路１１０およびバイアス回路１２０を構成する各ディプレッション型ＦＥＴと同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【０１２２】
また、この第８ｎ型ＦＥＴ２１２は、出力端子２０に接続されるゲートと、電源電圧ＶＤＤに接続されるドレインと、ゲートに短絡接続され、当該ゲートとともに出力端子２０に接続されるソースと、から構成される。
【０１２３】
以上のように、本実施形態のコンパレータ２００は、増幅回路ユニット１６０とともにインバータ回路ユニット２１０におけるＦＥＴ（具体的には、第５ｎ型ＦＥＴ１６１および第７ｎ型ＦＥＴ２１１）が適切に駆動する範囲に入力電圧のレベルをシフトすることができるので、ゲートにおけるしきい値電圧がマイナスとなるディプレッション型ＦＥＴを増幅回路ユニット１６０およびインバータ回路ユニット２１０を用いたとしても、差動増幅回路１１０から出力される電圧の変化に基づいて的確な増幅出力を得ることができる。
【０１２４】
したがって、本実施形態のコンパレータ２００は、差動増幅回路１１０およびインバータ回路ユニット２１０を含めてすべてのＦＥＴをディプレッション型のＦＥＴにて構成することができるので、印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる。
【０１２５】
［第３実施形態］
次に、図１３および図１４の各図を用いて本発明に係るレギュレータの第３実施形態について説明する。
【０１２６】
本実施形態のレギュレータは、第１実施形態のオペアンプを用いている点に特徴があり、したがって、オペアンプの構成については第１実施形態と同一の構成を有している。
【０１２７】
なお、本実施形態においては、第１実施形態と同一の部材については、同一の番号を付してその説明を省略する。
【０１２８】
次に、図１３および図１４を用いて本実施形態のレギュレータの構成について説明する。なお、図１３は、本実施形態におけるレギュレータの構成を示すブロック図であり、図１４は、本実施形態におけるレギュレータの出力電流−電圧特性を示すグラフである。
【０１２９】
本実施形態のレギュレータ３００は、図１３に示すように、オペアンプ１００と、定電圧出力を行うために入力された電圧の出力を制御するための出力制御用ｎ型ＦＥＴ３１０と、オペアンプ１００へ入力するための電圧を調整する入力電圧調整用ｎ型ＦＥＴ３２０と、オペアンプ１００へ入力するための電圧を調整する入力電圧調整用抵抗器３３０と、出力する電圧の調整を行う出力調整用コンデンサ３４０と、から構成される。
【０１３０】
オペアンプ１００は、第１の入力電圧（例えば、基準電圧）が入力される第１入力端子１０−１と、第２入力電圧（例えば、出力変動のモニタリング電圧）が入力される第２入力端子１０−２と、電源電圧ＶＤＤ（例えば、後述するようなプラスの電圧）が入力されるＶＤＤ端子と、電源電圧ＶＳＳ（例えば、上述のようなマイナスの電圧）が入力されるＶＳＳ端子と、グランドに接地されるグランド端子と、増幅した電圧を出力する出力端子２０と、の５端子を有している。
【０１３１】
なお、本実施形態の外部入力端子ＴＩには、例えば、＋１２Ｖの直流電圧が印加されるようになっている。
【０１３２】
第１入力端子１０−１は、入力電圧調整用第１抵抗器を介して外部入力端子ＴＩに接続されるようになっており、第２入力端子１０−２は、入力電圧調整用第２抵抗器を介して外部出力端子ＴＯに接続されるようになっている。
【０１３３】
また、ＶＤＤ端子には、外部入力端子ＴＩが接続されるとともに、ＶＳＳ端子には、外部からのマイナスの電源電圧ＶＳＳが印加されるようになっている。
【０１３４】
出力制御用ｎ型ＦＥＴ３１０は、オペアンプ１００を構成する各ディプレッション型ＦＥＴと同一プロセスにて作製可能なディプレッションタイプのｎ型のＦＥＴであって、オペアンプ１００の出力電圧が印加されるゲートと、外部入力端子ＴＩに接続されるドレインと、外部出力端子ＴＯに接続されるソースと、とから構成される。
【０１３５】
例えば、本実施形態の入力電圧調整用ｎ型ＦＥＴ３２０は、オペアンプ１００を構成する各ディプレッション型ＦＥＴと同一プロセスにて作製可能なディプレッションタイプのｎ型のＦＥＴであって、３０ｍｍの幅と、７．１μｍの長さを有するチャンネルを備えている。
【０１３６】
入力電圧調整用ｎ型ＦＥＴ３２０は、外部入力端子ＴＩと接続されるゲートと、入力電圧調整用第１抵抗器を介して外部入力端子ＴＩおよびゲートに接続されるドレインと、グランドに接地されるソースと、から構成される。
【０１３７】
例えば、本実施形態の入力電圧調整用ｎ型ＦＥＴ３２０は、ディプレッションタイプのｎ型のＦＥＴであって、５０μｍの幅と、２０μｍの長さを有するチャンネルを備えている。
【０１３８】
入力電圧調整用第１抵抗器３３０−１は、オペアンプ１００を構成する各拡散抵抗器と同一プロセスにて作製可能なｎ型拡散抵抗器であって、外部入力端子ＴＩと入力電圧調整用ｎ型ＦＥＴ３２０の間に直列に接続されており、例えば、２００ｋΩの抵抗値を有している。
【０１３９】
入力電圧調整用第２抵抗器３３０−２および入力電圧調整用第３抵抗器３３０−３は、オペアンプ１００を構成する各拡散抵抗器と同一プロセスにて作製可能なｎ型拡散抵抗器であって、出力制御用ｎ型ＦＥＴ３１０のドレインとグランド端子との間に直列に接続され、入力電圧調整用第２抵抗器３３０−２と入力電圧調整用第３抵抗器３３０−３とが接続された接続点がオペアンプ１００の第１入力端子１０−２に接続されるようになっている。
【０１４０】
例えば、本実施形態の入力電圧調整用第２抵抗器３３０−２は、３００ｋΩの抵抗値を有するとともに、入力電圧調整用第３抵抗器３３０−３は、５００ｋΩの抵抗値を有している。
【０１４１】
出力調整用コンデンサ３４０は、例えば、１００ｐＦの容量を有し、外部出力端子ＴＯとグランドとの間に直列に接続されており、外部出力端子ＴＯから出力される電圧を調整するための平滑コンデンサとして用いられるようになっている。
【０１４２】
このように、本実施形態においては、差動増幅された電圧の電圧レベルをシフトさせて増幅回路ユニット１６０への入力電圧のレベルを下げるとともに、適切に駆動された増幅回路ユニット１６０におけるディプレッション型の各ｎ型ＦＥＴによってオペアンプ１００を構成し、かつ、当該オペアンプ１００を用いてレギュレータ３００を構成するようになっている。
【０１４３】
なお、図１４に示すグラフは、所定の電流レベルまで出力される電圧が一定となっており、本実施形態のレギュレータ３００が適切に駆動していることを示している。
【０１４４】
以上のように、本実施形態のレギュレータ３００は、オペアンプ１００を含めてすべてのＦＥＴにディプレッション型でかつｎ型のＦＥＴを用いるとともに、すべての抵抗器にｎ型拡散抵抗器を用いるので、レギュレータの全てのＦＥＴを同一プロセスにて簡易に製造可能である。
【０１４５】
したがって、本実施形態のレギュレータ３００は、印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる。
【０１４６】
なお、本実施形態のレギュレータ３００において、オペアンプ１００の前段に当該オペアンプ１００の入力電圧の電圧レベルをシフトするシフトレベル回路を設けるようにしてもよい。例えば、第１実施形態におけるレベルシフト回路ユニット１５０をオペアンプ１００の前段に設けるようにしてもよい。
【符号の説明】
【０１４７】
Ｒ１、Ｒ２  …  印加電圧調整用拡散抵抗器
ＴＩ  …  外部入力端子
ＴＯ  …  外部出力端子
１０  …  入力端子
２０  …  出力端子
１００  …  オペアンプ
１１０  …  差動増幅回路
１１１  …  第１ｎ型ＦＥＴ
１１２  …  第２ｎ型ＦＥＴ
１１３  …  第１拡散抵抗器
１１４  …  電流源用ｎ型ＦＥＴ
１２０  …  バイアス回路
１２１  …  バイアス用ｎ型ＦＥＴ
１２２  …  第２拡散抵抗器
１３０  …  位相補償用コンデンサ
１４０  …  ソース接地増幅回路
１５０  …  レベルシフト回路ユニット
１５１  …  第３ｎ型ＦＥＴ
１５２  …  第４ｎ型ＦＥＴ
１６０  …  増幅回路ユニット
１６１  …  第５ｎ型ＦＥＴ
１６２  …  第３拡散抵抗器
１６３  …  第６ｎ型ＦＥＴ
２００  …  コンパレータ
２１０  …  インバータ回路ユニット
２１１  …  第７ｎ型ＦＥＴ
２１２  …  第８ｎ型ＦＥＴ
３００  …  レギュレータ
３１０  …  出力制御用ｎ型ＦＥＴ
３２０  …  入力電圧調整用ｎ型ＦＥＴ
３３０  …  入力電圧調整用抵抗器
３４０  …  出力調整用コンデンサ
【図１】
2011040889.tif 000003
【図２】
2011040889.tif 000004
【図３】
2011040889.tif 000005
【図４】
2011040889.tif 000006
【図５】
2011040889.tif 000007
【図６】
2011040889.tif 000008
【図７】
2011040889.tif 000009
【図８】
2011040889.tif 000010
【図９】
2011040889.tif 000011
【図１０】
2011040889.tif 000012
【図１１】
2011040889.tif 000013
【図１２】
2011040889.tif 000014
【図１３】
2011040889.tif 000015
【図１４】
2011040889.tif 000016