(57)【要約】【課題】不揮発性メモリを構成する不揮発性記憶素子のフォーミング時やセット時の不揮発性記憶素子の破壊を防止し、またセット時に設定された抵抗が低くなりすぎた場合のリセット時の駆動回路素子や保護回路素子の破壊を防止することができる不揮発性記憶素子を提供する。【解決手段】第１の方向に延在するワード線ＷＬと、ワード線ＷＬとは異なる高さに形成され、第２の方向に延在するビット線ＢＬと、ワード線ＷＬとビット線ＢＬとが交差する位置にワード線ＷＬとビット線ＢＬの間に挟持されるように配置される不揮発性メモリセルＭＣと、を備え、不揮発性メモリセルＭＣは、抵抗変化素子ＶＲと、抵抗変化素子ＶＲに直列に接続され、１ｋΩ〜１ＭΩの抵抗値を有する制限抵抗素子Ｒと、を備える。【選択図】図１
2011040613.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の配線とは異なる高さに形成され、第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線とが交差する位置に前記第１の配線と前記第２の配線の間に挟持されるように配置される不揮発性メモリセルと、
を備え、
前記不揮発性メモリセルは、不揮発性記憶層と、前記不揮発性記憶層に直列に接続され、１ｋΩ〜１ＭΩの抵抗値を有する制限抵抗層と、を備えることを特徴とする不揮発性記憶装置。
【請求項２】
前記不揮発性メモリセルは、一対の導電層間に前記不揮発性記憶層が挟まれた構造を有し、前記一対の導電層のうちの一方、または前記一対の導電層の両方が前記制限抵抗層として機能することを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項３】
前記不揮発性記憶層は、金属酸化物によって構成され、
前記制限抵抗層として機能する前記導電層は、前記不揮発性記憶層の構成元素のギブスの酸化物生成自由エネルギの絶対値よりも小さい値を有する金属元素の酸化物からなるとともに、前記不揮発性記憶層に接して形成されることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記制限抵抗層として機能する前記導電層は、前記不揮発性記憶層と接する部分が他の部分より低い抵抗値を有するように構成されたことを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項５】
前記不揮発性メモリセルは、整流層および前記不揮発性記憶層の積層体と、前記積層体と前記第２の配線との間に形成され、導電性材料からなるキャップ膜と、が積層された構造を有し、
前記制限抵抗層は、前記キャップ膜であることを特徴とする請求項１に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリ（ＲｅＲＡＭ：Resistive  Random  Access  Memory）は、微細化の影響を受け難く、大容量化も可能なため、次世代の不揮発性記憶装置として注目されている。抵抗変化型メモリは、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するものである。このような抵抗変化型メモリは、たとえば、抵抗変化素子における記憶層と、記憶層の上下に設けられるＰｔ（白金）やＴｉＮ（窒化チタン）などの電極層と、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のビット線と、第１の方向に垂直な第２の方向に並行して延在する複数のワード線との各交差位置にアレイ状に配列して構成される（たとえば、特許文献１参照）。
【０００３】
ここでの記憶層としては、たとえば、電圧値と印加時間の制御によって、高抵抗状態と低抵抗状態とを切り換えることができるＮｉＯ，Ｖ2Ｏ5，ＺｎＯ，Ｎｂ2Ｏ5，ＴｉＯ2，ＷＯ3，ＣｏＯ，ＺｒＯ2またはＨｆＯ2などの金属酸化物を挙げることができる。通常、抵抗変化素子は初期状態では高抵抗であるので、電圧を調整しながら電流を流し、抵抗変化素子中にナノメートルオーダのフィラメント（電流パス）を形成して低抵抗化するフォーミングと呼ばれる処理を最初に行う。また、その後、低抵抗化した抵抗変化素子に電圧を印加して電流を流して高抵抗化するリセット処理や、高抵抗化した抵抗変化素子に電圧を印加して電流を流して低抵抗化するセット処理を行って、高抵抗と低抵抗の２つの状態を作り出し、抵抗値情報を記憶することでメモリとして機能させる（たとえば、特許文献２参照）。
【０００４】
しかし、フォーミング時やセット時においては、抵抗変化素子に電圧を印加すると、ある電圧で急激に抵抗が小さくなるので、抵抗変化素子には大きな電流が流れてしまい、抵抗変化素子を破壊してしまうという虞があった。また、セット時に設定された抵抗変化素子の抵抗が低くなりすぎてしまうと、リセット時に抵抗変化素子には大きなリセット電流が流れ、その電流によって駆動回路素子や保護回路素子を破壊してしまうという問題点もあった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１５７９８２号公報
【特許文献２】特開２００８−２２７２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、不揮発性メモリを構成する不揮発性記憶素子のフォーミング時やセット時の不揮発性記憶素子の破壊を防止し、またセット時に設定された抵抗が低くなりすぎた場合のリセット時の駆動回路素子や保護回路素子の破壊を防止することができる不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１の方向に延在する第１の配線と、前記第１の配線とは異なる高さに形成され、第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線とが交差する位置に前記第１の配線と前記第２の配線の間に挟持されるように配置される不揮発性メモリセルと、を備え、前記不揮発性メモリセルは、不揮発性記憶層と、前記不揮発性記憶層に直列に接続され、１ｋΩ〜１ＭΩの抵抗値を有する制限抵抗層と、を備えることを特徴とする不揮発性記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、不揮発性メモリを構成する不揮発性記憶素子のフォーミング時やセット時の不揮発性記憶素子の破壊を防止し、またセット時に設定された抵抗が低くなりすぎた場合のリセット時の駆動回路素子や保護回路素子の破壊を防止することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す等価回路図である。
【図２】図２は、第１の実施の形態による不揮発性記憶装置の構造の一例を模式的に示す断面図である。
【図３】図３は、一般的な抵抗変化型メモリのメモリセルアレイ構成の一例を示す等価回路図である。
【図４】図４は、一般的な抵抗変化型メモリにおけるフィラメント形成の様子を模式的に示す図である。
【図５】図５は、抵抗変化型メモリに外部抵抗を挿入してフォーミング処理を行った様子を模式的に示す図である。
【図６】図６は、抵抗変化型メモリに外部抵抗を挿入してフォーミング処理を行った様子を模式的に示す図である。
【図７】図７は、抵抗変化型メモリに外部抵抗を挿入してフォーミング処理を行った様子を模式的に示す図である。
【図８】図８は、抵抗変化層の抵抗と電極層の抵抗との間の関係を模式的に示す図である。
【図９】図９は、金属酸化物の比抵抗の酸素組成依存性の一例を示す図である。
【図１０−１】図１０−１は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１０−２】図１０−２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１１】図１１は、第２の実施の形態による抵抗変化型メモリの他の構成例を模式的に示す断面図である。
【図１２】図１２は、第３の実施の形態による抵抗変化型メモリの構成の一例を模式的に示す断面図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１１】
（第１の実施の形態）
図１は、第１の実施の形態による不揮発性記憶装置のメモリセルアレイ構成の一例を示す等価回路図である。この図において、紙面の左右方向をＸ方向とし、紙面内のＸ方向に垂直な方向をＹ方向とする。Ｘ方向（行方向）に並行して延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さにＹ方向（列方向）に並行して延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差部に不揮発性記憶素子としての抵抗変化素子ＶＲと整流素子Ｄとが直列に接続された抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置される。また、抵抗変化素子ＶＲには、抵抗変化素子ＶＲよりも抵抗が低いが通常の配線よりも抵抗の高い制限抵抗素子Ｒが、抵抗変化素子ＶＲを挟むように直列に接続されている。この例では、抵抗変化素子ＶＲは、一端が制限抵抗素子Ｒを介してワード線ＷＬに接続され、他端が制限抵抗素子Ｒと整流素子Ｄを介してビット線ＢＬに接続されている。
【００１２】
図２は、第１の実施の形態による不揮発性記憶装置の構造の一例を模式的に示す断面図である。この図は、たとえば図１のＸ方向に沿ったあるワード線ＷＬ上の断面の一部の様子を示している。また、以下では、ビット線ＢＬは、第１の配線１１に対応し、ワード線ＷＬは、第２の配線３１に対応している。第１の層間絶縁膜１０にはＹ方向に延在する第１の配線１１（ビット線ＢＬ）が所定の間隔で複数並行して形成され、第１の層間絶縁膜１０上に第２の層間絶縁膜２０を介して形成される図示しない第３の層間絶縁膜には、第１の配線１１とは直交するＸ方向に延在する第２の配線３１（ワード線ＷＬ）が形成されている。そして、第２の層間絶縁膜２０内の各第１の配線１１と第２の配線３１とが交差する領域には、整流素子Ｄである整流層２１、制限抵抗素子Ｒである第１の抵抗層２２、抵抗変化素子ＶＲにおける不揮発性記憶層としての抵抗変化層２３、制限抵抗素子Ｒである第２の抵抗層２４およびキャップ膜２５が順に積層したメモリセルＭＣが挟持されて形成される。
【００１３】
整流層２１は、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流作用を有する材料からなり、第１の配線１１上に形成される。ここでは、整流層２１は、第１の配線１１側から厚さ約２０ｎｍのＮ型ポリシリコン膜２１Ｎ、厚さ約１１０ｎｍのＩ型ポリシリコン膜２１Ｉ、厚さ約２０ｎｍのＰ型ポリシリコン膜２１Ｐを順に積層させたＰＩＮ構造を有するシリコン層によって構成される場合を例示している。
【００１４】
抵抗変化層２３は、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物の薄膜によって構成される。抵抗変化層２３として、たとえばＳｉ，Ｔｉ，Ｔａ，Ｎｂ，Ｈｆ，Ｚｒ，Ｗ，Ａｌ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｃｕ，Ｍｏなどの元素を少なくとも１種以上含む金属酸化膜などを例示することができる。この金属酸化物には、酸素欠損が導入されており、電気的な伝導経路であるフィラメントが局所的に形成されている。なお、リセット動作をしやすくするためには、フィラメント体積を小さくすることが望ましいので、抵抗変化層２３は５ｎｍ以下の薄膜とすることが望ましい。
【００１５】
第１と第２の抵抗層２２，２４は、フォーミング時やセット時に抵抗変化層２３に流れる電流を制限してフィラメントサイズが大きくなりすぎることを防ぎ、リセット時には大きなリセット電流が流れないようにするために、所定の抵抗値を有する導電性の膜によって構成される。また、これらの第１と第２の抵抗層２２，２４のいずれかの抵抗値、または第１と第２の抵抗層２２，２４の抵抗値の和は１ｋΩ以上１ＭΩ以下となるように調整される。そして、この第１と第２の抵抗層２２，２４の厚さは、上記の抵抗値となるように、５ｎｍ程度の厚さに設定される。なお、以下では、第１と第２の抵抗層２２，２４が、図１における制限抵抗素子Ｒの役割を有し、第１と第２の抵抗層２２，２４の両者の抵抗値の和が１ｋΩ〜１ＭΩとなる場合を例示する。
【００１６】
キャップ膜２５は、メモリセルＭＣと上層の第２の配線３１とを接続するために、プロセス上導入される導電性材料からなる膜である。キャップ膜２５は、たとえばタングステン膜によって構成される。
【００１７】
つぎに、第１と第２の抵抗層２２，２４を設けることの利点について一般的な抵抗変化型メモリの構造と対比しながら説明し、また第１と第２の抵抗層２２，２４が有する抵抗値の望ましい範囲と材料について説明する。図３は、一般的な抵抗変化型メモリのメモリセルアレイ構成の一例を示す等価回路図である。一般的な抵抗変化型メモリセルＭＣは、図１に示される本実施の形態の構成とは異なり、各メモリセルＭＣの抵抗変化素子ＶＲには制限抵抗素子Ｒが直列に接続されていない。つまり、メモリセルＭＣは、抵抗変化素子ＶＲと整流素子Ｄとが直列に接続された構成を有する。なお、特許文献１に示されるように、一般的に抵抗変化素子ＶＲの上下には、バリアメタル層や上下の層の密着性を高めるための接着層としての機能を有する、ＰｔやＴｉＮなどの電極層が形成される。これらの電極層は、抵抗変化素子ＶＲに比べて非常に抵抗値が小さく、電圧降下を無視することができるので、図３の回路上表記されていない。
【００１８】
図４は、一般的な抵抗変化型メモリにおけるフィラメント形成の様子を模式的に示す図である。ここでは、抵抗変化素子ＶＲの上下が、電圧降下を防ぐために抵抗の低いＰｔなどの金属、またはＴｉＮなどの金属化合物からなる電極層Ｅからなる構造を有する場合を例に挙げている。たとえば、一辺２０ｎｍの正方形で厚さ５ｎｍの形状を有する電極層Ｅにおいて、比抵抗が１０．５μΩｃｍのＰｔを構成材料として用いた場合の上下の電極層の抵抗の和は約２．６Ωであり、また比抵抗が２００μΩｃｍ前後のＴｉＮを構成材料として用いた場合の電極層の抵抗の和は５０Ω程度である。この電極層Ｅは、いずれかの抵抗値または両者の抵抗値の和が１ｋΩ以上１ＭΩ以下となるように形成された本実施の形態で使用される第１と第２の抵抗層２２，２４と比較して、極めて抵抗の小さいものとなっている。
【００１９】
図４（ａ）は、一般的な抵抗変化素子ＶＲの形成直後の様子を模式的に示している。金属酸化物から構成される抵抗変化素子ＶＲの形成直後の状態では、一般的に抵抗変化素子ＶＲ内には酸素欠損などの欠陥部ＤＦが存在している。
【００２０】
図４の（ｂ）〜（ｅ）は、図４(ａ)の抵抗変化素子ＶＲの上下の電極層Ｅ間に電圧を印加して電流Ｉを流してフォーミング処理を行っている状態を示している。抵抗変化素子ＶＲの上下に抵抗の低い電極層Ｅを配置した構造では、フォーミング時に抵抗変化素子ＶＲに電圧を印加して電流を流すと、酸素欠損部などの欠陥部ＤＦに電流Ｉが集中して流れ始め（図４（ｂ））、ジュール発熱による構造変化を起こして低抵抗化する（図４（ｃ））。この低抵抗化した部分をフィラメントという。抵抗変化型メモリとして使用する場合には、このフィラメントのサイズ（フィラメント抵抗の値）に適切な範囲があり、フィラメントがその範囲となるようにフォーミングを行うことが望ましい。
【００２１】
しかし、図４（ｃ）と（ｄ）に示されるように、集中する電流値を制御しないと、フィラメントの大きさなどにばらつきが発生してしまう場合がある。このようにフィラメントサイズにバラツキが生じると、抵抗値の変動が大きくなり、セット／リセット時の電圧や電流が変動する。その結果、たとえばセット時の電圧とリセット時の電圧とが近接してしまい、リードする電圧閾値を設定できなくなってしまうという問題点がある。また、場合によっては図４（ｅ）に示されるように、大きな電流が流れてしまうことによって抵抗変化素子ＶＲを破壊してしまう場合もある。
【００２２】
このような問題に対処するために、フォーミング時に外部抵抗を挿入して抵抗変化素子ＶＲに流れる電流を制限することが検討されている。図５〜図７は、抵抗変化型メモリに外部抵抗を挿入してフォーミング処理を行った様子を模式的に示す図である。抵抗変化型メモリでは、図１や図２に示されるように、抵抗変化素子ＶＲを高密度に配置するため、メモリセルＭＣの寸法に対して十分に長いビット線ＢＬやワード線ＷＬに抵抗変化素子ＶＲと整流素子Ｄとを有する単一のメモリセルＭＣが多数接続されている。したがって、抵抗変化素子ＶＲの両端には、隣接する配線との間で形成される寄生容量が存在する。すなわち、ビット線ＢＬ側にはビット線寄生容量ＣBLが存在し、ワード線ＷＬ側にはワード線寄生容量ＣWLが存在する。
【００２３】
図５（ａ）は、フォーミング処理を行うために、外部抵抗ＲEを電流の流れる方向の下流側に挿入した場合を示している。このような構成でフォーミング時に電圧を印加すると、図５（ｂ）に示されるように、抵抗変化素子ＶＲの抵抗が低くなった瞬間（フィラメントが形成された瞬間）の電流は、ワード線寄生容量ＣWLに流れ込む。つまり、挿入した外部抵抗ＲEには電流が流れないので、外部抵抗ＲEでは電流値を制限できない。
【００２４】
図６（ａ）は、フォーミング処理を行うために、外部抵抗ＲEを電流の流れる方向の上流側に挿入した場合を示している。このような構成でフォーミング時に電圧を印加すると、抵抗変化素子ＶＲの抵抗が高い状態のときには、ビット線寄生容量ＣBLに電荷が蓄積する。そして、図６（ｂ）に示されるように、抵抗変化素子ＶＲの抵抗が低くなった瞬間にビット線寄生容量ＣBLに蓄電した電荷が、アースに流れ込む。その結果、この場合にも挿入した外部抵抗ＲEには電流が流れないので、外部抵抗ＲEでは電流値を制限できない。
【００２５】
図７（ａ）は、フォーミング処理を行うために、外部抵抗ＲEを電流の流れる方向の下流側と上流側の両方に挿入した場合を示している。このような構成でフォーミング時に電圧を印加すると、抵抗変化素子ＶＲの抵抗が高い状態のときには、ビット線寄生容量ＣBLに電荷が蓄積する。そして、図７（ｂ）に示されるように、抵抗変化素子ＶＲの抵抗が低くなった瞬間にビット線寄生容量ＣBLに蓄電した電荷が、ワード線寄生容量ＣWLに流れ込む。その結果、この場合にも挿入した上流側と下流側の外部抵抗ＲEには電流が流れないので、下流側および上流側に挿入された外部抵抗ＲEで電流値を制限できない。以上のように、抵抗変化型メモリに外部抵抗ＲEを挿入する方法では、寄生容量の存在によって、各抵抗変化素子ＶＲには、制御できない電流が流れてしまい、上記した問題点を解決することは困難であった。
【００２６】
これに対して、本実施の形態では、図１に示されるように、各メモリセルＭＣに制限抵抗素子Ｒを抵抗変化素子ＶＲに直列に配置するようにしたので、フォーミング時などに各抵抗変化素子ＶＲに流れる電流を制御することが可能となる。つまり、抵抗変化素子ＶＲの抵抗が急激に変化しても、抵抗変化素子ＶＲに直列に接続される制限抵抗素子Ｒの抵抗によって流れる電流をほぼ一様に制御、制限することができる。その結果、各メモリセルＭＣにおけるフィラメントサイズの変動が抑制され、抵抗変化素子ＶＲの破壊も抑制される。
【００２７】
ここで、第１と第２の抵抗層２２，２４が有する望ましい抵抗値の範囲について説明する。図８は、抵抗変化層の抵抗値と電極層の抵抗値との間の関係を模式的に示す図である。この図において、横軸は、抵抗変化層２３の上下に設けられる電極層（第１と第２の抵抗層２２，２４）の抵抗値の和（Ω）を示しており、縦軸は、抵抗変化層２３のフィラメント抵抗（Ω）を示している。
【００２８】
トランジスタ駆動電圧およびダイオード許容電流などを考慮すると、抵抗変化層２３の低抵抗状態における抵抗値（フィラメント抵抗）は１０ｋΩ〜１０ＭΩの範囲にあることが望ましい。この図８を参照すると、フィラメント抵抗が１０ｋΩ〜１０ＭΩの範囲となるようにするためには、上下の電極層（第１と第２の抵抗層２２，２４）の抵抗値の和を１ｋΩ〜１ＭΩの範囲とすることが望ましい。さらに、上下の電極層の抵抗の和は、所望のフィラメント抵抗に対して、１／１０以下の抵抗値とすることが望ましい。
【００２９】
図５で説明したように、抵抗が高い初期状態の抵抗変化層にフォーミング処理を行うと、酸素欠損などが存在する電流の流れやすい所定箇所に電流が集中し、そのジュール熱で構造変化を起こしてフィラメントが形成され、抵抗変化層２３は低抵抗化すると考えられている。そのため、電極層（第１と第２の抵抗層２２，２４）の抵抗値が、抵抗変化層２３の抵抗値以上である場合には、電極層中の電流が分散されてしまい、抵抗変化層２３の一箇所に電流を集中させることができなくなる。そのため、このような観点からも、電極層（第１と第２の抵抗層２２，２４）の抵抗は、抵抗変化層２３よりも低い方が望ましい。特に、形成されるフィラメント抵抗よりも１／１０以下の抵抗値を有する電極層（第１と第２の抵抗層２２，２４）を形成することで、抵抗変化層２３のフィラメント形成箇所に電流を集中させることができるとともに、電極層（第１と第２の抵抗層２２，２４）で発生する電圧降下を１０％以下に抑えることができ、デバイス動作電圧への影響も許容範囲になる。
【００３０】
さらに、図８に示されるように、上下の電極層（第１と第２の抵抗層２２，２４）の抵抗の和を１ｋΩよりも小さくすると、抵抗変化層２３に流れる電流を制限することができず、電流が大きくなりすぎる。これによって、ジュール発熱量が大きくなり、図４（ｄ）、（ｅ）に示されるように形成されるフィラメントサイズが著しく大きくなってしまう。その結果、フィラメント抵抗がデバイスに適用できないほど小さくなったり、フォーミング時に抵抗変化層２３や整流層２１が破壊されたりしてしまう問題が発生する。
【００３１】
一方、上下の電極層（第１と第２の抵抗層２２，２４）の抵抗値の和を１ＭΩよりも大きくすると、抵抗変化層２３に流れる電流が小さくなりすぎてしまい、ジュール発熱量も小さくなり、形成されるフィラメントサイズが著しく小さくなる。その結果、フィラメント抵抗がデバイスに適用できないほど大きくなったり、フォーミング自身ができなくなったりしてしまう問題が発生する。以上のことからも、第１と第２の抵抗層２２，２４の抵抗値の和は、１ｋΩ〜１ＭΩであり、かつリセット処理前の抵抗変化層２３のフィラメント抵抗の１／１０以下であることが望ましい。
【００３２】
このように第１と第２の抵抗層２２，２４をメモリセルＭＣ内で抵抗変化層２３に直列に設けることで、第１と第２の抵抗層２２，２４の部分で電圧降下が生じてしまうが、抵抗変化層２３の膜厚などを調整して、形成されるフィラメント抵抗を第１と第２の抵抗層２２，２４の抵抗値の和に比して高くすることで、抵抗変化層２３に印加される電圧を許容電圧範囲内とすることが可能である。
【００３３】
なお、ここでは、第１と第２の抵抗層２２，２４の抵抗値の和が１ｋΩ〜１ＭΩである場合について説明したが、第１と第２の抵抗層２２，２４のいずれかの抵抗値が１ｋΩ〜１ＭΩであり、リセット処理前のフィラメント抵抗の値の１／１０以下であってもよい。たとえば、第１の抵抗層２２は、抵抗値が１ｋΩ〜１ＭΩの抵抗層とし、第２の抵抗層２４に代えて、抵抗値が５０Ω程度のＴｉＮなどからなる低抵抗の導電層としてもよい。この場合には、第１の抵抗層２２が制限抵抗素子として機能する。また、低抵抗の導電層に置き換えられる第１と第２の抵抗層２２，２４を入れ替えてもよい。
【００３４】
このような抵抗値を有する第１と第２の抵抗層２２，２４を構成する材料としては、金属酸化物や金属窒化物を用いることができる。図９は、金属酸化物の比抵抗の酸素組成依存性の一例を示す図である。この図において、横軸は、金属酸化物の金属元素に対する酸素の原子比（以下、酸素組成比という）（任意単位）を示しており、縦軸は金属酸化物の比抵抗（Ωｃｍ）を示している。図９の（ａ）はタンタル酸化物の場合であり、（ｂ）はチタン酸化物の場合である。金属酸化物の種類によって酸素組成比に対する比抵抗の細かい挙動は異なるが、概略的にはともに酸素組成比によって比抵抗は大きく変化している。これらは一例であるが、金属酸化物は一般的に酸素組成比によってその比抵抗が大きく変化する。
【００３５】
そのため、このような金属酸化物を用いて第１と第２の抵抗層２２，２４を構成する場合には、所望の抵抗値となるように、酸素組成比を制御すればよい。たとえば、第１と第２の抵抗層２２，２４が、１辺２０ｎｍの正方形で、５ｎｍの膜厚で構成され、かつ第１と第２の抵抗層２２，２４が同じ材料で構成される場合には、第１と第２の抵抗層２２，２４の抵抗値の総和を１ｋΩ〜１ＭΩとするには、０．００４〜４Ωｃｍの比抵抗になるように金属酸化物の酸素組成比を調整すればよい。このように酸素組成比を特定の領域に調整することによって、抵抗変化層２３に流れる電流を制限して微細フィラメントを形成することができる。ここでは金属酸化物について説明したが、金属窒化物についても同様の傾向がある。
【００３６】
なお、第１と第２の抵抗層２２，２４としては、いずれか一方の抵抗値、または両者の抵抗値の和が１ｋΩ〜１ＭΩで、抵抗変化層２３のリセット前のフィラメント抵抗よりも低ければ、金属酸化物でも金属窒化物でもよいが、抵抗変化層２３が一般に金属酸化物で構成されること、また抵抗変化層２３の高抵抗状態と低抵抗状態との間の遷移が抵抗変化層２３内のフィラメントの酸素濃度（酸素欠損の度合い）に因ると考えられることなどから、金属酸化物を用いることが望ましい。
【００３７】
特に、第１と第２の抵抗層２２，２４は、抵抗変化層２３の構成元素のギブスの酸化物生成自由エネルギの絶対値よりもその絶対値が小さい元素を含む金属酸化物で構成されることが望ましい。たとえば、抵抗変化層２３にＨｆＯを用いた場合には、第１と第２の抵抗層２２，２４として、チタン酸化物、タンタル酸化物、タングステン酸化物、モリブデン酸化物を用いればよく、また、抵抗変化層２３にＴｉＯを用いた場合には、第１と第２の抵抗層２２，２４として、タンタル酸化物、タングステン酸化物、モリブデン酸化物を用いればよい。
【００３８】
このような条件を満たす各金属元素を選択するとともに、抵抗が１ｋΩ以上１ＭΩ以下になるようにその酸素組成比を調整した金属酸化膜からなる第１と第２の抵抗層２２，２４を形成した場合には、抵抗変化層２３に形成されたフィラメントに通電してジュール発熱した際に、抵抗変化層２３に接触する第１と第２の抵抗層２２，２４から抵抗変化層２３に酸素が移動してフィラメント部分が再酸化される。これによって、抵抗変化層２３の抵抗を高くするリセット動作を容易にすることが可能になる。
【００３９】
つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。図１０−１〜図１０−２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。まず、図示しないＳｉ基板などの基板上に第１の層間絶縁膜１０を形成し、この第１の層間絶縁膜１０にＹ方向に延在する第１の配線１１（ビット線ＢＬ）を、ダマシン法などの方法によって形成する。なお、この第１の層間絶縁膜１０の下層の基板には、ＣＭＯＳ（Complementary  Metal-Oxide  Semiconductor）トランジスタなどの素子が形成されている。
【００４０】
ついで、第１の配線１１が形成された第１の層間絶縁膜１０上に、ＣＶＤ（Chemical  Vapor  Deposition）法などの成膜法によって、厚さ約２０ｎｍのＮ型ポリシリコン膜２１Ｎ、厚さ約１１０ｎｍのＩ型ポリシリコン膜２１Ｉおよび厚さ約２０ｎｍのＰ型ポリシリコン膜２１Ｐを順に堆積させて、整流層２１を形成する（図１０−１（ａ））。Ｎ型ポリシリコン膜２１Ｎは、Ｐ（リン）などのＮ型不純物を導入しながらシリコン膜を堆積することによって得られ、Ｉ型ポリシリコン膜２１Ｉは、不純物を導入しない環境でシリコン膜を堆積することによって得られ、Ｐ型ポリシリコン膜２１Ｐは、Ｂ（ホウ素）などのＰ型不純物を導入しながらシリコン膜を堆積することによって得られる。
【００４１】
ついで、スパッタ法やＣＶＤ法などの方法によって、５ｎｍの厚さのタンタル酸化膜からなる第１の抵抗層２２を形成する。続けて、スパッタ法やＣＶＤ法などの方法によって、５ｎｍ程度の厚さのたとえばＨｆＯ膜からなる抵抗変化層２３を第１の抵抗層２２上に形成する。さらに、抵抗変化層２３上にスパッタ法やＣＶＤ法などの成膜法によって、５ｎｍの厚さの第２の抵抗層２４を形成する。第１と第２の抵抗層２２，２４の形成時において、たとえば、形成後のメモリセルＭＣの基板面に平行な方向の形状が２０ｎｍ四方の正方形の場合には、０．００４〜４Ωｃｍの比抵抗になるようにタンタル酸化膜の酸素組成比を調整する。その後、スパッタ法などの成膜法によって、第２の抵抗層２４上に、キャップ膜２５を形成する（図１０−１（ｂ））。このキャップ膜２５として、ここではＷ膜を用いるものとする。
【００４２】
その後、キャップ膜２５上にレジストを塗布し、リソグラフィ技術によって所望のパターンとなるようにパターニングして、マスクを形成する。そして、ＲＩＥ（Reactive  Ion  Etching）法などの異方性エッチングによって、キャップ膜２５、第２の抵抗層２４、抵抗変化層２３、第１の抵抗層２２および整流層２１を加工して、柱状のメモリセルパターンが二次元的に配置されたメモリセルアレイパターンを形成する（図１０−２（ａ））。このとき、柱状の各メモリセルパターンは、第１の配線１１上に整流層２１、第１の抵抗層２２、抵抗変化層２３、第２の抵抗層２４およびキャップ膜２５が順に積層された構造となる。
【００４３】
その後、柱状に加工されたメモリセルパターン間を埋め、キャップ膜２５の上面よりも高くなるように第２の層間絶縁膜２０を堆積する。ここでは、たとえばプラズマＣＶＤ法によって形成されるＨＤＰ−ＵＳＧ（High  density  Plasma−Undoped  Silicate  Glasses）膜を第２の層間絶縁膜２０として堆積する。そして、ＣＭＰ（Chemical  Mechanical  Polishing）法などの方法によって、キャップ膜２５の上面が露出するまで第２の層間絶縁膜２０の上面を平坦化する（図１０−２（ｂ））。ここで、キャップ膜２５を形成せずに平坦化を行った場合には、第２の層間絶縁膜２０の上面の後退とともに、第２の抵抗層２４や抵抗変化層２３をＣＭＰ処理してしまう可能性がある。第２の抵抗層２４や抵抗変化層２３をＣＭＰ処理してしまうと、特性が変化してしまう可能性があり、好ましくない。そこで、第２の抵抗層２４上にキャップ膜２５を形成することによって、第２の抵抗層２４がＣＭＰ処理されてしまうことを防ぎ、特性の劣化を防止している。
【００４４】
ついで、キャップ膜２５と第２の層間絶縁膜２０上に、図示しない第３の層間絶縁膜を形成し、上面を平坦化させた後、レジスト材料を第３の層間絶縁膜上に塗布し、リソグラフィ技術によって、メモリセルパターンの形成位置上で第２の配線３１（ワード線ＷＬ）と対応した開口形状となるようにマスクを形成する。その後、このマスクを用いてキャップ膜２５が露出するまで第３の層間絶縁膜をＲＩＥ法などでエッチングして、第２の配線形成用の溝を形成し、Ｗなどのメタル材料を埋め込んで、第２の配線３１を形成する。なお、この後、上記の工程を必要回数だけ繰り返し行って、互いに直交する上下の配線間にメモリセルＭＣが挟持された構造を多層化してもよい。
【００４５】
そして、抵抗変化層２３に電圧パルスを印加して、抵抗変化層２３に所望の抵抗値を有するフィラメントを形成するフォーミング処理を行う。以上によって、図２に示される不揮発性記憶装置が得られる。
【００４６】
このように、従来のメモリセルＭＣにおける抵抗変化層２３の上下に設けられる電極層を、抵抗を高めた第１と第２の抵抗層２２，２４に置き換えて、従来と同様の工程で処理することで、第１の実施の形態のメモリセルの構造を得ることができる。つまり、第１と第２の抵抗層２２，２４となる新たな膜を、従来のメモリセルＭＣの構造に追加して形成する必要がないので、従来に比して工程を増加させることなく、かつＲＩＥなどのセル加工工程も増加させることなく、メモリセルＭＣを製造することができる。
【００４７】
また、上述した説明では、第１の配線１１上に、整流層２１と抵抗変化層２３がこの順で積層される場合を示したが、第１の配線１１上に抵抗変化層２３と整流層２１の順に積層されるようにしてもよい。さらに、整流層としてＰＩＮ接合構造の半導体層を用いる場合を示したが、ＰＮ接合構造の半導体層を用いてもよいし、ショットキー接合を用いてもよい。
【００４８】
さらにまた、上述した説明では、金属酸化物で構成される抵抗層の抵抗を１ｋΩ以上１ＭΩ以下となるように、酸素量を調整する場合を例に挙げたが、金属酸化物で構成される抵抗層に不純物を添加して所望の抵抗に調整してもよい。
【００４９】
また、上記した説明では、抵抗変化層２３の上下に形成される第１と第２の抵抗層２２，２４の抵抗値の和が１ｋΩ以上１ＭΩ以下となるように、第１と第２の抵抗層２２，２４の酸素組成比を調整した。しかし、第１と第２の抵抗層２２，２４のいずれかの抵抗層のみが１ｋΩ以上１ＭΩ以下となる抵抗値を有するような構造とする場合には、他方をバリアメタル層や接着層としての機能も有するＴｉＮの電極層など、抵抗層に比して非常に抵抗の小さな導電層で構成すればよい。
【００５０】
第１の実施の形態によれば、メモリセルＭＣにおいて、抵抗変化層２３に直列に制限抵抗素子（第１抵抗層２２および／または第２の抵抗層２４）を形成し、制限抵抗素子の抵抗値を１ｋΩ〜１ＭΩとしたので、フォーミング時などに抵抗変化層２３の抵抗が急激に変化しても、抵抗変化層２３に流れる電流をほぼ一様に制御、制限することができる。その結果、各メモリセルＭＣにおけるフィラメントサイズの変動が抑制され、抵抗変化層２３の破壊も抑制され、素子の破壊やフィラメントの抵抗やサイズの変動によるスイッチ特性の変動を抑制できるという効果を有する。
【００５１】
また、セット処理によって設定される抵抗変化層２３の抵抗が低くなりすぎて、リセット時に大きなリセット電流が流れることによる駆動回路素子や保護回路素子の破壊を防ぐこともできるという効果を有する。
【００５２】
さらに、スイッチ特性の変動を抑制できるので、セット時やリセット時の電圧と電流値が大きく変動することがない。そのため、セット電圧とリセット電圧の差が小さくなることがないので、リードの電圧閾値を設定できないという不具合が発生することもない。
【００５３】
また、抵抗変化層２３に接して形成される第１の抵抗層２２および／または第２の抵抗層２４に、抵抗変化層２３の構成元素のギブスの酸化物生成自由エネルギの絶対値よりもその絶対値が小さい元素を含む金属酸化物を用いたので、抵抗変化層２３に形成されたフィラメントに通電してジュール発熱した際に、接触する抵抗層２２，２４から移動した酸素でフィラメント部分が効率的に再酸化され、抵抗変化層２３の抵抗を高くするリセット動作を容易にすることが可能になる。
【００５４】
さらに、第１と第２の抵抗層２２，２４の抵抗値を、リセット処理前の抵抗変化層２３のフィラメント抵抗の値の１／１０以下とすることで、フォーミング時に流れる電流を抵抗変化層２３内のフィラメント部分に集中させることができるとともに、第１と第２の抵抗層２２，２４での電圧降下をデバイス動作電圧にほとんど影響を与えない１０％以下にすることができるという効果も有する。
【００５５】
なお、比抵抗が１０．５μΩｃｍのＰｔや比抵抗が２００μΩｃｍ前後のＴｉＮなどの材料で抵抗変化層２３の上下に接するように電極層を構成した場合には、電極層の抵抗値は上記したように本実施の形態の制限抵抗素子の抵抗値に比して十分に小さいので、上記した効果を得ることができない。
【００５６】
また、従来の抵抗変化型メモリにおいて、抵抗変化層２３の上下に設けられる電極層を、上記した抵抗値を有する第１と第２の抵抗層２２，２４に置き換えて製造することができるので、従来の抵抗変化型メモリの製造工程に新たな工程を追加することがなく、製造コストを削減できるという効果も有する。
【００５７】
（第２の実施の形態）
図１１は、第２の実施の形態による抵抗変化型メモリの他の構成例を模式的に示す断面図である。第２の実施の形態による抵抗変化型メモリでは、第１と第２の抵抗層２２，２４が、抵抗変化層２３と接する部分では他の部分より低い抵抗値を有するように抵抗値の互いに異なる複数の層で構成されている。ここでは、第１の抵抗層２２が、抵抗の高い高抵抗層２２１と、抵抗の低い低抵抗層２２２とから構成され、低抵抗層２２２が抵抗変化層２３と接している。また、第２の抵抗層２４が、抵抗の低い低抵抗層２４１と、抵抗の高い高抵抗層２４２とから構成され、低抵抗層２４１が抵抗変化層２３と接している。高抵抗層２２１，２４２としては、たとえば第１の実施の形態で説明した抵抗層と同じ抵抗値を有する金属酸化膜や金属窒化膜などを用いることができる。また、低抵抗層２２２，２４１としては、高抵抗層２２１，２４２よりも低い抵抗値を有する材料からなる膜であればよく、たとえば、従来使用されているＴｉなどの金属、ＴｉＮなどの金属化合物といった抵抗の低い導電性材料や、高抵抗層２２１，２４２で用いられる金属酸化膜や金属窒化膜の組成やドーパント濃度を変化させて低抵抗化させたものなどを用いることができる。
【００５８】
なお、抵抗層を２層構成ではなく、抵抗値の異なる３層以上の導電層から構成してもよいし、抵抗変化層２３に接する側から徐々に抵抗が高くなるように、たとえば金属酸化物の酸素組成比を傾斜的に変化させた構造の１層の導電層で構成してもよい。
【００５９】
このような構成とすることで、高抵抗層２２１，２４２は、第１の実施の形態で説明したように、フォーミング時やセット時の急激な抵抗変化層２３の抵抗の低下による電流Ｉを制限する機能を有し、低抵抗層２２２，２４１は、電流ＩをフィラメントＦが存在する領域に向かって集中させる機能を有する。
【００６０】
第２の実施の形態によれば、抵抗変化層２３と高抵抗層２２１，２４２との間に高抵抗層２２１，２４２よりも抵抗が低い低抵抗層２２２，２４１を設けたので、抵抗変化層２３内のフィラメントＦに向かって電流を集中させやすくすることができるという効果を、第１の実施の形態の効果に加えて得ることができる。
【００６１】
（第３の実施の形態）
第１の実施の形態では、抵抗変化層の上下に接するように第１と第２の抵抗層、または第１と第２の抵抗層のいずれかが設けられる場合を示した。電流を制限する第１と第２の抵抗層は、抵抗変化層に直列に設けられるものであればよく、必ずしも抵抗変化層に接して形成されていなければならないわけではない。
【００６２】
図１２は、第３の実施の形態による抵抗変化型メモリの構成の一例を模式的に示す断面図である。ここでは、第１の配線１１上にＮ型ポリシリコン膜２１Ｎ、Ｉ型ポリシリコン膜２１ＩおよびＰ型ポリシリコン膜２１Ｐの積層膜からなる整流層２１、バリアメタル層および接着層としても機能する第１の導電層２２Ａ、抵抗変化層２３、バリアメタル層および接着層としても機能する第２の導電層２４Ａ、およびキャップ膜２５Ａが順に形成され、さらにその上部に第２の配線３１が形成される構造を有するが、第１と第２の導電層２２Ａ，２４Ａは、従来同様、ＴｉＮなどの抵抗の低い材料からなり、キャップ膜２５Ａが１ｋΩ〜１ＭΩの抵抗を有するとともに、リセット処理前の抵抗変化層２３のフィラメント抵抗よりも低い抵抗を有する導電性材料からなる。つまり、第３の実施の形態では、キャップ膜２５Ａが抵抗層の機能を有している。
【００６３】
このように、メモリセルＭＣ内で抵抗変化層２３に直列に接続される導電層であれば、抵抗層として用いることが可能である。また、ここでは、キャップ膜２５Ａを制限抵抗素子Ｒとして用いる場合を例に挙げて説明したが、メモリセルＭＣ内で抵抗変化層２３に直列に接続される導電層のうちいずれか１つの導電層の抵抗値、またはすべての導電層の抵抗値の和が１ｋΩ〜１ＭΩとなるようにしてもよい。たとえば、図１２の場合には、第１と第２の導電層２２Ａ，２４Ａとキャップ膜２５Ａのうちいずれかの抵抗値、またはこれらの抵抗値の和が１ｋΩ〜１ＭΩとなるようにしてもよい。なお、このような抵抗変化型メモリの製造方法は、第１の実施の形態で説明したのと同様であるので、その説明を省略する。
【００６４】
第３の実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。
【符号の説明】
【００６５】
１０…第１の層間絶縁膜、１１…第１の配線、２０…第２の層間絶縁膜、２１Ｎ…Ｎ型ポリシリコン膜、２１Ｉ…Ｉ型ポリシリコン膜、２１Ｐ…Ｐ型ポリシリコン膜、２１…整流層、２２…第１の抵抗層、２２Ａ…第１の導電層、２３…抵抗変化層、２４…第２の抵抗層、２４Ａ…第２の導電層、２５，２５Ａ…キャップ膜、３１…第２の配線、２２１，２４２…高抵抗層、２２２，２４１…低抵抗層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０−１】
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【図１０−２】
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【図１１】
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【図１２】
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