(57)【要約】【課題】トランジスタの特性と配線系における配線負荷の特性とを高精度で分離でき、配線負荷に大きな影響を及ぼす層間絶縁膜等の特性を評価できる技術を提供することである。【解決手段】（２ｋ＋１：ｋは１以上の整数）個のインバータを具備したリング発振回路を有してなり、隣接するインバータの間に、各々、同一インピーダンス値の負荷回路が設けられてなる半導体集積回路用テスト回路。【選択図】図２
2011216536.tif 000002
【特許請求の範囲】
【請求項１】
（２ｋ＋１：ｋは１以上の整数）個のインバータを具備したリング発振回路を有してなり、
隣接するインバータの間に、各々、同一インピーダンス値の負荷回路が設けられてなる
ことを特徴とする半導体集積回路用テスト回路。
【請求項２】
請求項１の半導体集積回路用テスト回路が同一基板上に複数個設けられてなり、
前記複数個の半導体集積回路用テスト回路の中の或る半導体集積回路用テスト回路Ａにおける負荷回路のインピーダンス値と、前記複数個の半導体集積回路用テスト回路の中の他の或る半導体集積回路用テスト回路Ｂにおける負荷回路のインピーダンス値とが異なっている
ことを特徴とする半導体集積回路用テスト回路。
【請求項３】
請求項１の半導体集積回路用テスト回路が同一基板上に複数個設けられてなり、
前記複数個の半導体集積回路用テスト回路の中の或る半導体集積回路用テスト回路Ａにおける負荷回路のインピーダンス値と、前記複数個の半導体集積回路用テスト回路の中の他の或る半導体集積回路用テスト回路Ｂにおける負荷回路のインピーダンス値とが異なっており、
前記基板には、前記半導体集積回路用テスト回路における負荷回路の配線パターンの規模以上の規模の配線パターンが、前記半導体集積回路用テスト回路に対応して、設けられてなる
ことを特徴とする半導体集積回路用テスト回路。
【請求項４】
請求項１の半導体集積回路用テスト回路が同一基板上に複数個設けられてなり、
前記複数個の半導体集積回路用テスト回路の中の或る半導体集積回路用テスト回路Ａにおける負荷回路のインピーダンス値と、前記複数個の半導体集積回路用テスト回路の中の他の或る半導体集積回路用テスト回路Ｂにおける負荷回路のインピーダンス値とが異なっており、
前記基板には、前記半導体集積回路用テスト回路における負荷回路の配線パターンの規模の３倍以上の規模の配線パターンが、前記半導体集積回路用テスト回路に対応して、設けられてなる
ことを特徴とする半導体集積回路用テスト回路。
【請求項５】
負荷回路は櫛状配線パターンを具備する回路である
ことを特徴とする請求項１〜請求項４いずれかの半導体集積回路用テスト回路。
【請求項６】
負荷回路は九十九状配線パターンを具備する回路である
ことを特徴とする請求項１〜請求項５いずれかの半導体集積回路用テスト回路。
【請求項７】
半導体集積回路に用いられる材料の特性を評価する為に用いられる
ことを特徴とする請求項１〜請求項６いずれかの半導体集積回路用テスト回路。
【請求項８】
請求項１〜請求項７いずれかの半導体集積回路用テスト回路を用いて伝播遅延時間を求めるステップと、
前記半導体集積回路用テスト回路における負荷回路のインピーダンス値を求めるステップと、
前記ステップで得られた伝播遅延時間とインピーダンス値とから対象膜の誘電特性を求めるステップ
とを具備することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体集積回路構成材料の評価に際して用いられる半導体集積回路用テスト回路に関する。
【背景技術】
【０００２】
半導体装置の革新的な高性能化を推進する為には、新しい材料の開発が不可欠である。新規に開発された材料は、それが優れたものであるか否かの評価が不可欠である。このような評価は電気的特性を調べることでなされる。評価手法として、トランジスタを組合せてリング発振器を構成し、このリング発振器の発振周波数を測定して伝播遅延時間を求め、伝播遅延時間を比較することにより、トランジスタの性能と配線の寄生容量の影響を評価する方法が知られている。
【０００３】
しかしながら、従来の手法では、トランジスタの性能を評価、或いは論理ゲートを構成するトランジスタと配線系からなる回路の性能を評価することを目的としていた為、トランジスタの性能評価は高精度に行なうことが出来たものの、配線系材料の影響を評価するには十分でなかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００７−５２００５５号公報
【非特許文献】
【０００５】
【非特許文献１】IEEEProc. Int. Conf. on Microelectronic Test Structures, 2003,pp79-84
【非特許文献２】IEEEProc. Int. Conf. on Microelectronic Test Structures, 2006,pp87-92
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１には、「集積回路（ＩＣ）を分析するための方法であって、ＩＣの第１の埋込型テスト回路からの第１の遅延値を測定するステップを含み、第１の埋込型テスト回路は、第１のテスト負荷に結合された第１のリング発振器を含んでおり、第１のテスト負荷は、ＩＣの第１の配線層に少なくとも部分的に形成されており、前記方法はさらにＩＣの第２の埋込型テスト回路からの第２の遅延値を測定するステップを含み、第２の埋込型テスト回路は負荷のないテスト回路であり、第２の埋込型テスト回路は第２のリング発振器を含んでおり、第２のリング発振器は第１のリング発振器と実質的に同様であり、前記方法はさらに、第１の遅延値を第２の遅延値と比較するステップを含む方法。」「基板上に形成された集積回路（ＩＣ）を含むＩＣチップであって、第１の配線層と、第１のテスト負荷に結合された第１のリング発振器を含む第１の埋込型テスト回路とを含み、第１のテスト負荷は、第１の配線層に形成された配線構造を含んでおり、前記ＩＣチップはさらに第２のリング発振器を含む第２の埋込型テスト回路を含み、第２のリング発振器は負荷のないリング発振器を含んでおり、第２のリング発振器は第１のリング発振器と実質的に同様であるＩＣチップ。」「集積回路（ＩＣ）を分析するためのシステムであって、ＩＣの第１の埋込型テスト回路からの第１の遅延値を測定するための手段を含み、第１の埋込型テスト回路は、第１のテスト負荷に結合された第１のリング発振器を含んでおり、第１のテスト負荷は、ＩＣにおける配線経路を表わしており、前記システムはさらにＩＣの第２の埋込型テスト回路からの第２の遅延値を測定するための手段を含み、第２の埋込型テスト回路は負荷のないテスト回路であり、第２の埋込型テスト回路は第２のリング発振器を含んでおり、前記システムはさらに第１の遅延値を第２の遅延値と比較するための手段を含むシステム。」が提案されている。そして、この提案の技術によれば、リング発信器を用いて遅延時間を長くしているので、論理回路の遅延時間を精度良く評価するのに一応の効果を奏している。
【０００７】
しかしながら、この特許文献１の技術は、論理回路の遅延時間の評価を目的としたに過ぎず、配線系材料の評価を行う配慮は何も行われていない。
【０００８】
上記非特許文献１，２には、ＣＭＯＳトランジスタで構成したリング発振器を用いて、トランジスタ反転回路の性能を評価する方法が記載されている。そして、この提案の技術は、トランジスタの反転回路特性を測定しているので、トランジスタの性能に付随する配線の寄生容量を含んだ特性が高精度に測定できるとされている。
【０００９】
しかしながら、この非特許文献１，２の技術では、トランジスタの性能を配線の寄生容量と分離して測定することが難しい為、配線の寄生容量、例えば層間絶縁膜材料の特性の評価が困難である。
【００１０】
従って、本発明が解決しようとする課題は、トランジスタの特性と配線系における配線負荷の特性とを高精度で分離でき、配線負荷に大きな影響を及ぼす層間絶縁膜等の特性を評価できる技術を提供することである。
【課題を解決するための手段】
【００１１】
前記の課題は、
（２ｋ＋１：ｋは１以上の整数）個のインバータを具備したリング発振回路を有してなり、
隣接するインバータの間に、各々、同一インピーダンス値の負荷回路が設けられてなる
ことを特徴とする半導体集積回路用テスト回路によって解決される。
【００１２】
前記の課題は、
（２ｋ＋１：ｋは１以上の整数）個のインバータを具備したリング発振回路を有し、前記インバータにおける隣接するインバータの間に、各々、同一インピーダンス値の負荷回路が設けられてなる半導体集積回路用テスト回路が、同一基板上に、複数個、設けられてなり、
前記複数個の半導体集積回路用テスト回路の中の或る半導体集積回路用テスト回路Ａにおける負荷回路のインピーダンス値と、前記複数個の半導体集積回路用テスト回路の中の他の或る半導体集積回路用テスト回路Ｂにおける負荷回路のインピーダンス値とが異なっている
ことを特徴とする半導体集積回路用テスト回路によって解決される。
【００１３】
前記の課題は、
（２ｋ＋１：ｋは１以上の整数）個のインバータを具備したリング発振回路を有し、前記インバータにおける隣接するインバータの間に、各々、同一インピーダンス値の負荷回路が設けられてなる半導体集積回路用テスト回路が、同一基板上に、複数個、設けられてなり、
前記複数個の半導体集積回路用テスト回路の中の或る半導体集積回路用テスト回路Ａにおける負荷回路のインピーダンス値と、前記複数個の半導体集積回路用テスト回路の中の他の或る半導体集積回路用テスト回路Ｂにおける負荷回路のインピーダンス値とが異なっており、
前記基板には、前記半導体集積回路用テスト回路における負荷回路の配線パターンの規模以上の規模の配線パターンが、前記半導体集積回路用テスト回路に対応して、設けられてなる
ことを特徴とする半導体集積回路用テスト回路によって解決される。
【００１４】
前記の課題は、
（２ｋ＋１：ｋは１以上の整数）個のインバータを具備したリング発振回路を有し、前記インバータにおける隣接するインバータの間に、各々、同一インピーダンス値の負荷回路が設けられてなる半導体集積回路用テスト回路が、同一基板上に、複数個、設けられてなり、
前記複数個の半導体集積回路用テスト回路の中の或る半導体集積回路用テスト回路Ａにおける負荷回路のインピーダンス値と、前記複数個の半導体集積回路用テスト回路の中の他の或る半導体集積回路用テスト回路Ｂにおける負荷回路のインピーダンス値とが異なっており、
前記基板には、前記半導体集積回路用テスト回路における負荷回路の配線パターンの規模の３倍以上の規模の配線パターンが、前記半導体集積回路用テスト回路に対応して、設けられてなる
ことを特徴とする半導体集積回路用テスト回路によって解決される。
【００１５】
又、上記の半導体集積回路用テスト回路であって、負荷回路は、例えば櫛状配線パターン及び／又は九十九状配線パターンを具備する回路であることを特徴とする半導体集積回路用テスト回路によって解決される。
【００１６】
又、半導体集積回路に用いられる材料の特性を評価する為に用いられることを特徴とする上記半導体集積回路用テスト回路によって解決される。
【００１７】
前記の課題は、
上記の半導体集積回路用テスト回路を用いて伝播遅延時間を求めるステップと、
前記半導体集積回路用テスト回路における負荷回路のインピーダンス値を求めるステップと、
前記ステップで得られた伝播遅延時間とインピーダンス値とから対象膜の誘電特性を求めるステップ
とを具備することを特徴とする方法によって解決される。
【発明の効果】
【００１８】
配線材料などの半導体集積回路構成材料の特性（効果、影響）を、手軽に、かつ、高精度に評価できる。
【図面の簡単な説明】
【００１９】
【図１】ＮＭＯＳを用いたインバータの５段連結リングオシレータの回路図
【図２】本発明の第１実施形態になるＮＭＯＳを用いた半導体集積回路用テスト回路の回路図
【図３】図１対応のリングオシレータのレイアウト図（配線一層構成）
【図４】図２対応のリングオシレータのレイアウト図（配線一層構成）
【図５】本発明の第２実施形態になる半導体集積回路用テスト回路の配置図
【図６】ＴＥＧ例
【図７】ＴＥＧ例
【図８】ＴＥＧ例
【図９】ＴＥＧ例
【図１０】ＴＥＧ例
【図１１】実効容量を求めるグラフ
【図１２】ＣＭＯＳを用いたインバータの５段連結リングオシレータの回路図
【図１３】本発明の第３実施形態になるＣＭＯＳを用いた半導体集積回路用テスト回路の回路図
【図１４】図１２対応のリングオシレータのレイアウト図
【図１５】ＮＭＯＳを用いたインバータの９段連結リングオシレータのレイアウト図（配線二層折り返し配置）
【図１６】５段リングオシレータのレイアウト図（配線二層折り返し配置）
【図１７】ＮＭＯＳを用いた半導体集積回路用テスト回路の回路図
【図１８】図１７対応のリングオシレータのレイアウト図（配線一層構成）
【発明を実施するための形態】
【００２０】
第１の本発明は半導体集積回路用テスト回路である。特に、半導体集積回路に用いられる材料の特性を評価する為に用いられる半導体集積回路用テスト回路である。或は、半導体集積回路製造条件を評価する為に用いられる半導体集積回路用テスト回路である。本テスト回路は、（２ｋ＋１：ｋは１以上の整数）個のインバータを具備したリング発振回路を有する。隣接するインバータの間には、各々、同一インピーダンス値の負荷回路が設けられている。ここで、同一インピーダンス値とは、同一インピーダンス値を持つように設計されていることを意味する。従って、製造時のバラツキにより多少の差異が認められる場合も有る。つまり、ここでは、インピーダンス値に多少の差異が有る場合も含まれる。
【００２１】
本発明の半導体集積回路用テスト回路は、好ましくは、上記半導体集積回路用テスト回路が同一基板上に、複数個、設けられている。すなわち、好ましくは、（２ｋ＋１）個のインバータを具備したリング発振回路を有し、前記インバータにおける隣接するインバータの間に、各々、同一インピーダンス値の負荷回路が設けられてなる半導体集積回路用テスト回路が、同一基板上に、複数個、設けられている。ここで、各々の半導体集積回路用テスト回路は、トランジスタ特性や配線構造などの製造時におけるバラツキによる差を出来るだけ少なくする為、好ましくは、近接配置されている。そして、前記複数個の半導体集積回路用テスト回路の中の或る半導体集積回路用テスト回路Ａにおける負荷回路のインピーダンス値と、前記複数個の半導体集積回路用テスト回路の中の他の或る半導体集積回路用テスト回路Ｂにおける負荷回路のインピーダンス値とが異なっている。より好ましくは、全ての半導体集積回路用テスト回路における負荷回路のインピーダンス値が異なっている。そして、好ましくは、前記基板には、前記半導体集積回路用テスト回路における負荷回路の配線パターンの規模以上の規模（特に好ましくは、３倍以上の規模。好ましい上限値は１０倍）の配線パターンが、前記半導体集積回路用テスト回路に対応して、設けられている。
【００２２】
前記負荷回路は、例えば櫛状配線パターンを具備する回路である。負荷回路が櫛状配線パターン回路の場合には、特に、半導体集積回路に用いられる材料（例えば、絶縁膜材料）の特性（例えば、誘電特性）評価が出来る。前記負荷回路は、例えば九十九状配線パターンを具備する回路である。負荷回路が九十九状配線パターン回路の場合には、特に、得られた抵抗値から、半導体集積回路製造条件（例えば、ＣＭＰ条件）の評価が出来る。前記負荷回路は、例えば櫛状配線パターン及び九十九状配線パターンを具備する回路である。
【００２３】
第２の本発明は、上記半導体集積回路用テスト回路を用いて伝播遅延時間を求めるステップを具備する。特に、リング発振器の発振周波数と段数とから１段当たりの伝播遅延時間を求めるステップを具備する。又、前記半導体集積回路用テスト回路における負荷回路のインピーダンス値を求めるステップを具備する。又、前記ステップで得られた伝播遅延時間とインピーダンス値とから対象膜（例えば、層間絶縁膜）の誘電特性を求めるステップとを具備する。
【００２４】
以下、更に詳しく説明する。
【００２５】
図１は、標準的なリング発振回路（リングオシレータ：ＲＯ）の回路図である。
【００２６】
図１に示される回路は、トランジスタ（ＮＭＯＳ）と抵抗（Ｒ）とからなるインバータ回路を具備する。本例の回路は、インバータ回路が５個（５段）連結されたものである。本例の回路は、発振を安定化する為の出力バッファ回路を具備している。尚、この出力バッファ回路の段数は２段以上であることが好ましい。
【００２７】
図２は、本発明の第１実施形態になる半導体集積回路用テスト回路の回路図である。
【００２８】
図１と図２との対比から判る通り、本実施形態の半導体集積回路用テスト回路は、図１のＲＯを具備している。更に、ＴＥＧ（Test Element Group：ＬＳＩに発生する設計上・製造上の問題を見つけ出す為の評価用素子（装置））を具備する。このＴＥＧは負荷回路（例えば、櫛状配線パターン回路）を具備している。この負荷回路は容量Ｃを有する。前記ＴＥＧは、前段のインバータの出力と次段のインバータの入力との間で接続されている。前記ＴＥＧの挿入位置は、図２から判る通り、ＮＭＯＳのドレインとソースとの間である。或は、抵抗Ｒの端子間に入れることも出来る。但し、配線系に使用する層間絶縁膜材料の影響（誘電特性）を評価することを目的とする場合、図２に示される如く、ＴＥＧはＮＭＯＳのドレインとソースとの間に挿入されることが好ましい。本実施形態のインバータ回路は５段であることから、本実施形態にあっては、インバータ回路間に接続されたＴＥＧも５個である。そして、前記５個のＴＥＧは、そのインピーダンス値（容量値）が全て同一値である。尚、負荷回路が回路パターンで構成されると、同一インピーダンス値（容量値）のものが得られ易い。
【００２９】
上記の如く、容量性ＴＥＧが挿入されると、配線負荷容量が大きくなることにより、インバータの遅延時間が遅くなる。その結果、ＲＯの発振周波数が低下する。負荷容量が大きい程、遅延時間は大きくなり、発振周波数は反比例して低下する。従って、ＲＯの発振周波数を測定することによって、負荷容量（配線容量）の大小を比較できる。配線容量は、配線系に使用する絶縁膜の誘電特性を反映しているので、絶縁膜の誘電特性の比較・評価が出来る。しかも、観測されるＲＯの発振周波数は高精度に測定できるから、精度の高い評価が可能となる。
【００３０】
九十九状配線パターン回路を有するＴＥＧが用いられた場合には、ＴＥＧの配線負荷としての抵抗分も遅延時間を遅らせる要因となる。従って、配線材料やその加工処理（例えば、ＣＭＰ）等による導電特性の比較・評価が可能である。
【００３１】
以上の説明から判る通り、上記ＴＥＧをＲＯに組み込んだテスト回路が用いられると、配線系に使用する各種材料（層間絶縁膜、加工用犠牲膜、配線材料、バリア膜など）の誘電率や配線金属の抵抗率の比較・評価が可能になる。更には、前記材料の加工による特性変化の比較・評価が可能になる。
【００３２】
図３は図１のＲＯ回路のレイアウト、図４は図２のＲＯ回路のレイアウトである。ここでは、一層配線で測定が出来るようにクロスアンダー(立体交差)が使用されている。出力バッファ回路に付いているクロスアンダーはインバータへの供給電圧を揃える為に挿入されている。この回路では、前段のインバータの出力と次段のインバータの入力との間にＴＥＧの配線負荷として配線第１層（Ｍ１層）で形成された櫛状パターンが挿入されている。段間に挿入される櫛状パターンは各段で同じものであり、ＮＭＯＳのドレインとソースとの間に入れられている。ＴＥＧの占有面積は、縦０．５〜１ｍｍ、横１〜２ｍｍ、測定パッドは約１００μｍ角である。測定は、通常の周波数測定系でよく、ウエハないし個片にしたチップにプローブ針を当て、５Ｖの電源を供給し、その出力波形をスペクトラムアナライザで発振周波数のピーク値を測定することで、発振周波数の変化が測定される。
【００３３】
図５は、図２に示された半導体集積回路用テスト回路が、複数個、同一半導体基板上に設けられた場合の半導体集積回路用テスト回路の配置例を示す図である。
【００３４】
本実施形態にあっては、ＲＯに組み込まれたＴＥＧ（例えば、図６〜図１０の櫛状配線パターン回路を有する）のインピーダンス値が異なるテスト回路が、合計、３個、近接して並列配置されたものである。図５中、一番左側に位置する半導体集積回路用テスト回路は、ＴＥＧ（櫛状配線パターン回路）のインピーダンス値が最小となる形態のもの（櫛状配線パターンである場合には、図６，８の如く、櫛歯が無く、櫛の根元のみの回路パターン：図５中、（無負荷）リングオッシレータと表記）である。（無負荷）リングオッシレータの右隣に位置する半導体集積回路用テスト回路（図５中、負荷１付きリングオッシレータと表記）は、前記（無負荷）リングオッシレータのＴＥＧ（櫛状配線パターン回路）のインピーダンス値よりも大きなインピーダンス値を持つＴＥＧ（図７，９の如きのパターンの櫛状配線パターン回路）がＲＯに組み込まれたものである。負荷１付きリングオッシレータの右隣に位置する半導体集積回路用テスト回路（図５中、負荷２付きリングオッシレータと表記）は、前記負荷１付きリングオッシレータのＴＥＧのインピーダンス値よりも大きなインピーダンス値を持つＴＥＧ（図７，９の如きのパターンの櫛状配線パターン回路）がＲＯに組み込まれたものである。
【００３５】
上記の如くに構成させた図５の半導体集積回路用テスト回路、即ち、図２に示される半導体集積回路用テスト回路（但し、これ等の導体集積回路用テスト回路に組み込まれている負荷回路（ＴＥＧ）のインピーダンスは異なる）が複数個（２個以上）同一の半導体基板上に設けられた半導体集積回路用テスト回路を用いて、発振周波数（ｆ）を測定すると、該ｆとＲＯの段数（ｎ）とを基にして、ｔｐｄ＝（１／ｆ）・（１／２ｎ）の式から、ゲート遅延時間（ｔｐｄ）が得られる。そして、ｔｐｄをＹ軸に取り、負荷容量（設計値）をＸ軸に取って、両者の関係をプロットすると、図１１に示される如きの直線が得られる。図１１のプロットは、図５の一番左側に位置する半導体集積回路用テスト回路（図５中、（無負荷）リングオッシレータと表記の半導体集積回路用テスト回路）を用いて発振周波数（ｆ）を測定した場合のｔｐｄと、その右隣に位置する半導体集積回路用テスト回路（図５中、負荷１付きリングオッシレータと表記の半導体集積回路用テスト回路）を用いて発振周波数（ｆ）を測定した場合のｔｐｄと、その右隣に位置する半導体集積回路用テスト回路（図５中、負荷２付きリングオッシレータと表記の半導体集積回路用テスト回路）を用いて発振周波数（ｆ）を測定した場合のｔｐｄとによるものである。この三点のプロットで得られた直線の傾きは、（寄生容量＋負荷容量）からなる実効容量を表している。従って、少なくとも２つ以上の異なる負荷容量を持つＲＯのテスト回路を組み合わせて用いることで、トランジスタの特性によらない実効的な負荷容量を求めることが出来る。尚、図１１においては、負荷容量の設計値に比例する配線パターンの面積でＸ軸は代用されている。
【００３６】
そして、上記のようにして得られた実効容量の大小の比較から、配線に用いられた絶縁材料（例えば、低誘電率を有するLow-k材料）の誘電率の大小の知見を手にすることが出来る。尚、配線形成における加工に起因したダメージで誘電率が変化することも有るが、加工の有無による誘電率の微少な変化も十分な精度をもって測定し、比較できる。
【００３７】
上記図２に示される半導体集積回路用テスト回路が複数個設けられておれば、実効容量の大小から誘電率の大小の知見を手にすることが出来る。すなわち、図１１のグラフから得られた傾きが、既知材料Ａでは２．０３１、新規材料Ｂでは２．１１４、新規材料Ｃでは２．１８７であったとすると、新規材料Ｂの誘電率は既知材料Ａの誘電率の１．０４倍であることが、新規材料Ｃの誘電率は既知材料Ａの誘電率の１．０８倍であることを知ることが出来る。しかしながら、誘電率の値そのものの知見を手にすることが出来ない。そこで、図５に示される如く、半導体集積回路用テスト回路に組み込まれたＴＥＧに相当する校正用の配線パターン回路をも同一半導体基板に設けておくことによって、誘電率そのものの値を手にすることが出来る。但し、この配線パターン回路は、半導体集積回路用テスト回路に組み込まれたＴＥＧの配線パターンの規模以上の規模の配線パターンのものであることが好ましい。好ましくは２倍以上の規模の配線パターンのものである。特に、３倍以上の大きさの規模の配線パターンのものである。それは、ＲＯ発振周波数測定の方が配線パターンの容量測定よりも測定感度が高く、測定精度が良いからである。ここで、規模が２倍とは、例えば配線ルールが同じ場合で、櫛状パターンの場合には、櫛の本数を２倍に増やすこと、或は櫛の長さを２倍に長くすることであり、九十九パターンの場合には、九十九の折り返し数を２倍に増やすこと、或は九十九の長さを２倍に長くすることを意味する。
【００３８】
以上の構成で、配線系に使用している各種材料（層間絶縁膜、加工用犠牲膜、配線材料、バリア膜など）の比較・評価が可能であり、かつ、図５の右側の三つの配線パターン（（無負荷）配線くしパターン、負荷１配線くしパターン、負荷２配線くしパターン、）の回路が同一基板上に設けられていると、左側の半導体集積回路用テスト回路も用いられることによって、層間絶縁膜の誘電率や配線金属の抵抗率そのものの評価が出来る。
【００３９】
上記図１，２に示されるＲＯはＮＭＯＳが用いられた場合のものである。しかしながら、ＲＯはＣＭＯＳが用いられても構成される。この場合の例が図１２，１３に示される。図１２は図１におけるＲとＮＭＯＳとがＣＭＯＳに置き換えられた場合のものに相当し、図１３は図２におけるＲとＮＭＯＳとがＣＭＯＳに置き換えられた場合のものに相当する。図１４は図１２のＲＯ回路のレイアウトである。図１，２と図１２，１３とは、基本的には同等であるから、詳細は省略される。すなわち、段間の配線容量の大きさに応じてＲＯの発振周波数が変化するメカニズムは同じである。但し、図１，２における抵抗ＲがＰＭＯＳに置き換えられたことによって、動作速度や負荷駆動力が強化される。この結果、ＣＭＯＳを用いることによって、製造プロセスは複雑になるものの、回路の負荷駆動力が大きくなるので、発振し易くなる。尚、ＮＭＯＳとＰＭＯＳとの駆動力を等しくして動作を安定化させる為、ＰＭＯＳのゲート幅をＮＭＯＳのゲート幅の約２倍程度に設定しておくことは好ましい。
【００４０】
図１５は、９段リングオシレータのレイアウト図である。本図の例は、配線を２層用いてＮＭＯＳインバータを折り返して上下２段に配置した負荷無し９段ＲＯのレイアウト図である。最終段から１段目に戻す信号線の長さを短くすることが出来るので、ＲＯの段数が増えた場合でも、信号線の長さが長くなって段間の負荷が不均一になるのを避けることが出来る。
【００４１】
図１６は、図１５と同様に、２層配線を用いてＮＭＯＳインバータを折り返し配置したＭ１負荷付き５段ＲＯのレイアウト図である。
【００４２】
図１７，１８は、ＲＯの抵抗負荷として配線の九十九パターンが用いられた場合である。図１７は回路図、図１８はレイアウト図である。ＲＯの各段間に配線の九十九パターンが挿入されたものである。そして、抵抗変化が発振周波数の変化として測定される。これによれば、ＣＭＰの平坦化特性などが、精度良く測定・評価される。
【００４３】
尚、本発明は上記実施形態のものに限定されず、本発明の技術思想の範囲内において、適宜、変更され得ることは明らかである。
【図１】
2011216536.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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