(57)【要約】【課題】本発明は、誤書き込みの危険性を増すことなく、データ消去特性のばらつきを抑えた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、複数の第１の配線、前記複数の第１の配線に交差する複数の第２の配線、並びに前記複数の第１及び第２の配線の各交差部に配置された可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、所定の前記メモリセルを選択し、この選択メモリセルへのアクセス経路長に応じて指数関数的にパルス幅を増減させたデータ消去のための消去パルスを生成し、この選択メモリセルに供給する制御手段とを備えることを特徴とする。【選択図】図８
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【特許請求の範囲】
【請求項１】
複数の第１の配線、前記複数の第１の配線に交差する複数の第２の配線、並びに前記複数の第１及び第２の配線の各交差部に配置された可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、
所定の前記メモリセルを選択し、この選択メモリセルへのアクセス経路長に応じて指数関数的にパルス幅を増減させたデータ消去のための消去パルスを生成し、この選択メモリセルに供給する制御手段と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御手段は、前記消去パルスのパルス幅を階段状に増減させる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記消去パルスのパルス幅は、このパルス幅の消去パルスが供給される前記メモリセルのうち、前記制御手段からのアクセス経路長が最も大きい所定の前記メモリセルのデータ消去に必要なパルス幅と同じである
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルの可変抵抗素子は遷移金属酸化物系の材料からなり、前記メモリセルは、この可変抵抗素子に直列接続されたダイオードを有し、
前記制御手段は、ステップ数Ｓ（Ｓは２以上の整数）のパルス幅の前記消去パルスを生成し、前記消去パルスのパルス幅の最大値Ｔｐｍａｘ及び最小値Ｔｐｍｉｎの関係は、
Log(Tpmax)≧0.8×(S-1)/S+Log(Tpmin)
となる
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、ステップ数２（Ｓ＝２）のパルス幅の前記消去パルスを生成する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルの可変抵抗素子の遷移金属酸化物は、ハフニウムからなる
ことを特徴とする請求項４又は５記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗値をデータとして記憶する可変抵抗素子を用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている（特許文献１）。
【０００４】
この抵抗変化型メモリはトランジスタに替えてショットキダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
【０００５】
しかし、抵抗変化型メモリの場合も、他の不揮発性メモリと同様、アクセスするメモリセル毎に、そのメモリセルまでのアクセス経路の配線抵抗が異なる。したがって、メモリセル毎にデータの書き込み、消去、及び読み出し特性がばらつくことになる。このばらつきを補償する技術として、アクセス経路の配線抵抗によって生じる電圧降下の分だけメモリセルに印加するパルスの高さを増大させる方法がある。しかし、この方法でも、抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるデータ消去動作の場合、メモリセルに対してパルスを長く印加すると、一旦、低抵抗状態から高抵抗状態に遷移した後、さらに低抵抗状態になる誤書き込みが生じる点が問題となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３４４３４９号、段落００２１
【特許文献２】特開２００５−５２２０４５号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、誤書き込みの危険性を増すことなく、データ消去特性のばらつきを抑えた不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、複数の第１の配線、前記複数の第１の配線に交差する複数の第２の配線、並びに前記複数の第１及び第２の配線の各交差部に配置された可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイと、所定の前記メモリセルを選択し、この選択メモリセルへのアクセス経路長に応じて指数関数的にパルス幅を増減させたデータ消去のための消去パルスを生成し、この選択メモリセルに供給する制御手段とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、誤書き込みの危険性を増すことなく、データ消去特性のばらつきを抑えた不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る不揮発性メモリのブロック図である。
【図２】同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。
【図３】図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】同実施形態における可変抵抗素子の一例を示す模式的な断面図である。
【図５】同実施形態に係る不揮発性メモリのメモリセルアレイの等価回路図である。
【図６】同実施形態における各メモリセルのデータ消去時に制御回路が生成する消去パルスの波形である。
【図７】メモリセルのデータ消去に必要な電圧の高さと印加時間の関係を示すグラフである。
【図８】同実施形態における選択メモリセルの位置と、制御回路が生成する消去パルスのパルス幅の関係を示すグラフである。
【図９】第２の実施形態における選択メモリセルの位置と、制御回路が生成する消去パルスのパルス幅の関係を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る不揮発性メモリのブロック図である。
【００１３】
この不揮発性メモリは、後述するＲｅＲＡＭ（可変抵抗素子）を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う制御手段の一部であるカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する制御手段の一部であるロウ制御回路３が設けられている。
【００１４】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号として制御手段の一部であるステートマシン７に転送する。ステートマシン７は、この半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。このステータス情報は書き込み、消去の制御にも利用される。
【００１５】
また、ステートマシン７によって制御手段の一部であるパルスジェネレータ８が制御される。この制御により、パルスジェネレータ８は任意の電圧、任意のタイミングのパルスを出力することが可能となる。具体的には、ステートマシン７が、外部から与えられたアドレスをアドレスレジスタ５を介して入力し、メモリセル１のどの位置のメモリセルへのアクセスかを判定し、このメモリセルへのアクセス経路の配線抵抗の大小によって、パルスジェネレータ８からのパルスの幅を制御する。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１６】
なお、メモリセルアレイ１以外の周辺回路素子はメモリセルアレイ１の直下のシリコン基板に形成可能であり、これにより、この半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１７】
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１８】
複数の第１の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これと交差して複数の第２の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ビット線ＢＬ及びワード線ＷＬは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
【００１９】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００２０】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ２、ＥＬ１が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。さらに、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２１】
可変抵抗素子ＶＲは、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
【００２２】
図４は、この可変抵抗素子ＶＲの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層９、１１の間に記録層１０を配置してなる。記録層１０は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。
【００２３】
図４の例は、記録層１０にZnMnO を用いた場合である。記録層１０内の小さな白丸は拡散イオン（Zn）、大きな白丸は陰イオン（O）、小さな黒丸は遷移元素イオン（Mn）をそれぞれ表している。記録層１０の初期状態は高抵抗状態であるが、電極層９を固定電位、電極層１１側に負の電圧を印加すると、記録層１０中の拡散イオンの一部が電極層１１側に移動し、記録層１０内の拡散イオンが陰イオンに対して相対的に減少する。電極層１１側に移動した拡散イオンは、電極層１１から電子を受け取り、メタルとして析出するため、メタル層１２を形成する。記録層１０の内部では、陰イオンが過剰となり、結果的に記録層１０内の遷移元素イオンの価数を上昇させる。これにより、記録層１０はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１０を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１０に大電流を充分な時間流してジュール加熱して、記録層１０の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。以下において、リセットを「データ消去」と呼ぶ。
【００２４】
その他、可変抵抗素子ＶＲとして、遷移金属化合物であるHfOx、HfSiOx、MnOx、MnAlxOy、ZnMnOx、NiOx、TiOx、WOx等を用いることもできる。
【００２５】
図５は、図４に示す可変抵抗素子ＶＲを用いた本実施形態に係る不揮発性メモリのメモリセルアレイ１のＭ×Ｎ（Ｍ及びＮは、２以上の整数）の等価回路図である。この不揮発性メモリは、Ｍ本のワード線ＷＬ０〜ＷＬＭ−１、これらワード線ＷＬに交差するＮ本のビット線ＢＬ０〜ＢＬＮ−１、これらワード線ＷＬ及びビット線ＢＬの各交差部に設けられたメモリセルＭＣ（０，０）〜ＭＣ（Ｍ−１，Ｎ−１）からなるセルアレイ１を有する。また、ビット線ＢＬのワード線ＷＬ０側の一端に接続されたカラム制御回路２と、ワード線ＷＬのビット線ＢＬ０側の一端に接続されたロウ制御回路３とを有する。
【００２６】
続いて、このメモリセルアレイ１に対するデータ消去動作について説明する。ここでは、ワード線ＷＬ１及びビット線ＢＬ１の交差部に接続されたメモリセルＭＣ（１，１）に対するデータ消去動作について説明する。
【００２７】
この場合、例えば、メモリセルＭＣ（１，１）に接続されたワード線ＷＬ１にデータ消去に必要な高さＶｐの消去パルスが供給されるとともに、ビット線ＢＬ１に、高さＶｐよりも低い接地電圧（０Ｖ）が供給される。その結果、メモリセルＭＣ（１，１）のダイオードには、順方向バイアスがかかるため、可変抵抗素子の抵抗状態が低抵抗状態から高抵抗状態に遷移し、データ消去が完了する。
【００２８】
一方、メモリセルＭＣ（１，１）以外のメモリセルＭＣに接続されたワード線ＷＬには、接地電圧（０Ｖ）が印加されるとともに、ビット線ＢＬには、高さＶｐの電圧パルスが印加される。その結果、メモリセルＭＣのダイオードには、逆方向バイアスがかかり、可変抵抗素子には電流が流れないため、抵抗状態は遷移しない。
【００２９】
但し、ワード線ＷＬ及びビット線ＢＬには、当然ながら配線抵抗が存在するため、全てのメモリセルＭＣに均一な消去パルスを印加した場合、配線抵抗によって生じる電圧降下の影響で、データ消去実行後のメモリセルＭＣの抵抗状態にばらつきが生じる。このばらつきが大きくなると、例えば、カラム制御回路２及びロウ制御回路３から最も近く、配線抵抗による電圧降下が最も小さいメモリセルＭＣ（０，０）の場合、消去パルスの供給が過剰になりやすく、データ消去後に再びデータ書き込みが生じる可能性が高くなる。一方、カラム制御回路２及びロウ制御回路３から最も遠く、配線抵抗による電圧降下が最も大きいメモリセルＭＣ（Ｍ−１，Ｎ−１）の場合、消去パルスが十分に供給されないことによってデータ消去が完了しない可能性が高くなる。
【００３０】
以下の説明において、ロウ制御回路３からワード線ＷＬｍ（ｍ＝０〜Ｍ−１）、メモリセルＭＣ（ｍ，ｎ）（ｎ＝０〜Ｎ−１）、及びビット線ＢＬｎを介してカラム制御回路２に至る経路を「アクセス経路」と呼ぶこともある。また、隣接するワード線ＷＬ間の距離及び隣接するビット線ＢＬ間の距離を単位とするアクセス経路の長さを「アクセス経路長」と呼ぶこともある。この場合、メモリセルＭＣ（ｍ，ｎ）のアクセス経路長は、ｍ＋ｎとなる。
【００３１】
そこで、本実施形態では、カラム制御回路２及びロウ制御回路３からの距離に応じて、パルス幅が異なる消去パルスを供給する。図６が、本実施形態におけるデータ消去時のメモリセルＭＣ毎の消去パルスの例を示す図である。
【００３２】
図６に示すように、生成される消去パルスは、高さＶｐが、選択メモリセルＭＣの位置に関わらず一定である一方、パルス幅Ｔｐについては、メモリセルＭＣの位置によって異なっている。具体的には、アクセス経路長が最も短いメモリセルＭＣ（０，０）のデータ消去時には、最も小さいパルス幅Ｔｐ（０，０）の消去パルスが生成される。また、アクセス経路長が長くなるにつれ、生成される消去パルスのパルス幅Ｔｐは徐々に大きくなる。したがって、図６に示したメモリセルＭＣの中では、アクセス経路長が最も長いメモリセルＭＣ（１，１）のデータ消去時に、最も長いパルス幅Ｔｐ（１，１）の消去パルスが生成される。この消去パルスのパルス幅Ｔｐは、アクセス経路に存する配線抵抗によって決まるため、異なる位置にあっても、アクセス経路長が同じで配線抵抗が同じになるメモリセルＭＣ（０，１）及びメモリセルＭＣ（１，０）のデータ消去時には、同程度のパルス幅Ｔｐ（０，１）及びＴｐ（１，０）の消去パルスが生成される。
【００３３】
次に、メモリセルＭＣのアクセス経路長と、このメモリセルＭＣのデータ消去時に生成する消去パルスのパルス幅Ｔｐの関係について、詳述する。
【００３４】
図７は、メモリセルＭＣのデータ消去に必要な消去電圧Ｖｅと印加時間Ｔｅの関係を示すグラフである。ここでは、可変抵抗素子の記録層１０にハフニウム酸化物、電極９及び１１にチタン窒化物をそれぞれ用いている。
【００３５】
図７から、消去電圧Ｖｅが小さくなるほど、データ消去に要する時間Ｔｅが増大することが解り、その関係は一般的に（１）式で表すことができる。
【００３６】
［数１］
Log(Te)=B1-k1×Ve  （１）
ここで、Ｂ１及びｋ１は、可変抵抗素子の材料によって決まる定数である。
【００３７】
なお、図７から、可変抵抗素子のデータ消去（リセット動作）は、（２）式に示すアレニウスモデルに従うものと考えられる。
【００３８】
［数２］
K=A×e-E/kT  （２）
ここで、Ｋは反応速度定数、ｋはボルツマン定数、Ｔは温度（ケルビン）、Ｅは活性化エネルギ、Ａは定数を示す。
【００３９】
ところで、配線抵抗は、アクセス経路長が長いほど大きくなり、それに伴いアクセス経路における電圧降下も大きくなる。したがって、ワード線ＷＬｍ及びビット線ＢＬｎの交差部に接続されたメモリセルＭＣ（ｍ，ｎ）のアクセス経路に存する配線抵抗と、メモリセルＭＣ（０，０）のアクセス経路に存する配線抵抗との差は、Ｒ（ｍ＋ｎ）で表すことができる。Ｒは、ワード線ＷＬ及びビット線ＢＬのシート抵抗、隣接するメモリセルＭＣ間の配線の長さの積によって決まる定数である。ここで、可変抵抗素子のリセット（データ消去）に必要な電流値をＩｅ、所定の消去電圧を与えた時にメモリセルＭＣ（０、０）にかかる電圧をＶ０とすると、メモリセルＭＣ（ｍ，ｎ）にかかる電圧Ｖｍｎは、（３）式で表すことができる。
【００４０】
［数３］
Vmn=V0-Ie×R(m+n)=V0-k2(m+n)  （３）
ここで、ｋ２は、定数（Ｉｅ×Ｒ）である。
【００４１】
したがって、メモリセルＭＣ（ｍ，ｎ）のデータ消去に係る時間Ｔｅは、（１）式及び（３）式から、（４）式のように表すことができる。
【００４２】
［数４］
Log(Te)=B1-k1(V0-k2(m+n))=B2+k3(m+n)  （４）
ここでＢ２は定数（Ｂ−ｋ１×Ｖ０）であり、ｋ３は定数（ｋ１×ｋ２）である。
【００４３】
以上から、メモリセルＭＣ（ｍ，ｎ）に対する消去パルスのパルス幅Ｔｐ（ｍ，ｎ）は、（５）式のように設定するのが望ましいと言える。
【００４４】
［数５］
Log(Tp(m,n))=B+k'(m+n)  （５）
この（５）式を図示すると、図８のようになる。
【００４５】
以上、本実施形態によれば、（５）式を満たすように、メモリセルＭＣ（ｍ，ｎ）の場所に応じて消去パルスのパルス幅Ｔｐ（ｍ，ｎ）を変化させることで、配線抵抗によって生じる電圧降下を補償することができる。これにより、データの誤書き込みの危険性を増すことなく、メモリセルＭＣ毎のデータ消去特性のばらつきを抑えた不揮発性半導体記憶装置を提供することができる。
【００４６】
［第２の実施形態］
本発明の第２の実施形態に係る不揮発性メモリは、消去パルスのパルス幅を階段状に増減させるものである。
【００４７】
図９は、本実施形態におけるメモリセルＭＣ（ｍ，ｎ）のアクセス経路長と、このメモリセルＭＣ（ｍ，ｎ）に対して供給される消去パルスのパルス幅Ｔｐとの関係を示すグラフである。ここで、図９中の点線は、Ｌｏｇ（Ｔｐ（ｍ，ｎ））＝Ｂ＋ｋ´（ｍ＋ｎ）を示したもので、メモリセルＭＣ（ｍ，ｎ）のデータ消去に最低限必要な消去パルスのパルス幅Ｔｐを示している。
【００４８】
本実施形態の場合、消去パルスのパルス幅Ｔｐを、アクセス経路長の増加に伴い階段状に増加させる。したがって、所定の範囲のアクセス経路長を有する複数のメモリセルＭＣのグループ（以下、「メモリセルグループ」と呼ぶ）に対して、同じパルス幅Ｔｐの消去パルスが供給されることになる。このように消去パルスのパルス幅Ｔｐを階段状に増減させることで、第１の実施形態に比べて、制御手段における処理を簡便にすることができる。
【００４９】
ここで、消去パルスのパルス幅Ｔｐは、メモリセルグループのうち、アクセス経路長が最長となるメモリセルＭＣのデータ消去が十分に可能な値とする必要がある。これによって、消去パルスの供給不足を原因とするデータ消去の失敗を回避することができる。しかし、この消去パルスのパルス幅Ｔｐを大きくし過ぎた場合、メモリセルグループのうち、アクセス経路長が比較的短いメモリセルＭＣについては、誤書き込みが生じやすくなる。
【００５０】
以上の点から、消去パルスのパルス幅Ｔｐをメモリセルグループのうち最もアクセス経路長が長いメモリセルＭＣのデータ消去が可能な最小値とすること、及び、このパルス幅Ｔｐの消去パルスを与えた場合にでも、メモリセルグループのうち最もアクセス経路長が短いメモリセルＭＣに誤書き込みが生じない程度にパルス幅Ｔｐのステップ数を設定することが望ましい。
【００５１】
次に、具体的なメモリセルアレイを例に、望ましいパルス幅Ｔｐについて説明する。ここでは、図７の場合のように可変抵抗素子の記録層１０にハフニウム酸化物を用いた２２ｎｍ世代の２Ｋ×８Ｋサイズのメモリセルアレイを想定する。
【００５２】
この場合、最もアクセス経路長が長いメモリセルＭＣ（Ｍ−１，Ｎ−１）と最もアクセス経路長が短いメモリセルＭＣ（０，０）とのアクセス経路によって生じる電圧降下の差は、およそ０．１４Ｖとなる。ここで、メモリセルＭＣは、可変抵抗素子とダイオードとの直列接続からなるため、可変抵抗素子にかかる電圧は、メモリセルＭＣ全体にかかる電圧のおよそ半分程度となる。したがって、メモリセルＭＣ（Ｍ−１，Ｎ−１）の可変抵抗素子にかかる電圧と、メモリセルＭＣ（０，０）の可変抵抗素子にかかる電圧との差は最大で０．０７Ｖ程度となる。
【００５３】
また、図７から、消去電圧Ｖｅと印加時間Ｔｅとの関係は、式（６）のように表すことができる。
【００５４】
［数６］
Log(Te)=B-11.68×Ve  （６）
すなわち、メモリセルＭＣ（Ｍ−１，Ｎ−１）及びＭＣ（０，０）のデータ消去に最低限必要な消去電圧の印加時間ＴeをそれぞれＴｅｍａｘ及びＴｅｍｉｎとすると、式（７）のように表すことができる。
【００５５】
［数７］
Log(Temax)-Log(Temin)=11.68×0.07≒0.8  （７）
ここで、消去パルスの生成の容易性から、パルス幅Ｔｐの種類を小さいパルス幅Ｔｐ１と大きいパルス幅Ｔｐ２の２種類のみとした場合を考える。この場合、メモリセルアレイのうち最長のアクセス経路長の半分以下のアクセス経路長を有するメモリセルＭＣのメモリセルグループに対してパルス幅Ｔｐ１の消去パルスを供給し、半分以上のアクセス経路長を有するメモリセルＭＣのメモリセルグループに対してパルス幅Ｔｐ２の消去パルスを供給すれば良い。ここで、全てのメモリセルＭＣのデータ消去が完了するためには、消去パルスのパルス幅Ｔｐ１は、このパルス幅Ｔｐ１の消去パルスが供給されるメモリセルグループのうち、最もアクセス経路長が長いメモリセルＭＣのデータ消去に最低限必要な消去電圧の印加時間Ｔｅとする必要がある。また、消去パルスのパルス幅Ｔｐ２は、このパルス幅Ｔｐ２の消去パルスが供給されるメモリセルグループのうち、最もアクセス経路長が長いメモリセルＭＣ（Ｍ−１，Ｎ−１）のデータ消去に最低限必要な消去電圧の印加時間Ｔｅとする必要がある。ここで、これらの２つのメモリセルＭＣの電圧降下の差は、０．７Ｖの半分の０．０３５Ｖ程度となるため、式（６）から、消去パルスのパルス幅Ｔｐ１及びＴｐ２の関係は、（８）式のような表すことができる。
【００５６】
［数８］
Log(Tp2)-Log(Tp1)=11.68×0.035≒0.4  （８）
以上から、メモリセルＭＣ（０，０）に対する消去パルスのパルス幅Ｔｐ（０，０）とメモリセルＭＣ（Ｍ−１，Ｎ−１）に対する消去パルスのパルス幅Ｔｐ（Ｍ−１，Ｎ−１）との関係は、（９）式を具備することが望ましいと言える。
【００５７】
［数９］
Log(Tp(M-1,N-1))≧0.4＋Log(Tp(0,0))  （９）
なお、消去パルスのパルス幅Ｔｐのステップ数をＳとした場合、生成される消去パルスの最大及び最小のパルス幅Ｔｐｍａｘ及びＴｐｍｉｎは、（１０）式のように表すことができる。
【００５８】
［数１０］
Log(Tpmax)≧0.8×(S-1)/S+Log(Tpmin)  （１０）
以上、本実施形態によれば、第１の実施形態の場合と比べ、消去パルスのパルス幅の制御を簡便にすることができる。この場合であっても、全メモリセルに対して均一の消去パルスを供給する従来の不揮発性メモリの場合に比べ、配線抵抗によって生じる電圧降下を原因とするデータ消去特性のばらつきを低減させることができる。
【００５９】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【符号の説明】
【００６０】
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、９・・・パルスジェネレータ、１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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