(57)【要約】  【課題】  被保護素子であるＭＯＳＦＥＴと、静電保護用のＭＯＳＦＥＴを同一基板上に搭載する半導体装置において、高い保護能力を備えながらも少ない工程数で製造することができる半導体装置を提供する。  【解決手段】    低濃度領域６，１５，１６、ゲート電極１１，１２，１３を形成した後、全面に絶縁膜を成膜する。そして、レジストパターンをマスクにエッチングを行って、領域Ａ１及びＡ３内においては、ゲート電極の一部上方から低濃度領域の一部上方にかけてオーバーラップするように残存させ（２１ａ，２１ｃ）、領域Ａ２内においてはゲート電極の側壁に残存させる（２１ｂ）。その後、ゲート電極１１〜１３及び絶縁膜２１ａ〜２１ｃをマスクとして高濃度イオン注入を行った後、シリサイド化の工程を行う。【選択図】  図１
2011040665.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧の第１ＭＯＳＦＥＴ、低耐圧の第２ＭＯＳＦＥＴ、及び静電保護用の第３ＭＯＳＦＥＴを同一半導体基板上に搭載した半導体装置の製造方法であって、
半導体基板上に素子分離領域を形成することで、前記第１ＭＯＳＦＥＴを形成する第１領域、前記第２ＭＯＳＦＥＴを形成する第２領域、及び前記第３ＭＯＳＦＥＴを形成する第３領域をそれぞれ画定し、
前記第１領域内において、前記第１ＭＯＳＦＥＴを構成するウェル領域、当該ウェル領域の所定の表面位置に第１低濃度拡散領域、及び前記半導体基板上に高耐圧用のゲート酸化膜を介して第１ゲート電極をそれぞれ形成し、
前記第２領域内において、前記第２ＭＯＳＦＥＴを構成するウェル領域、当該ウェル領域の所定の表面位置に第２低濃度拡散領域、及び前記半導体基板上に低耐圧用のゲート酸化膜を介して第２ゲート電極をそれぞれ形成し、
前記第３領域内において、前記第３ＭＯＳＦＥＴを構成するウェル領域、当該ウェル領域の所定の表面位置に第３低濃度拡散領域、及び前記半導体基板上にゲート酸化膜を介して第３ゲート電極をそれぞれ形成し、
前記第１〜第３ゲート電極、前記第１〜第３低濃度拡散領域が形成された状態の下で、全面にマスク絶縁膜を成膜し、
その後に、前記第１領域内において、前記第１ゲート電極の一部上方から前記第１低濃度拡散領域の一部上方にかけてオーバーラップし、且つ、前記第３領域内において、前記第３ゲート電極の一部上方から前記第３低濃度拡散領域の一部上方にかけてオーバーラップするレジストパターンを形成し、
その後に、前記レジストパターンをマスクとして前記マスク絶縁膜に対して異方性エッチングを行い、前記第１領域及び前記第３領域内における前記レジストパターンに覆われた箇所、並びに前記第２領域内における前記第２ゲート電極の側壁部分に前記マスク絶縁膜を残存させ、
その後に、残存した前記マスク絶縁膜並びに前記第１〜第３ゲート電極をマスクとして高濃度イオン注入を行って、前記マスク絶縁膜で覆われていない前記第１〜第３低濃度拡散領域の表面領域にそれぞれ第１〜第３高濃度拡散領域を形成すると共に、前記第１〜第３ゲート電極をドープし、
その後に、全面に高融点金属膜を成膜後、熱処理を行って、前記第１〜第３高濃度拡散領域の上面、前記マスク絶縁膜で覆われていない箇所の前記第１及び第３ゲート電極の上面、及び前記第２ゲート電極の上面にシリサイド層を形成し、
その後に、前記マスク絶縁膜上及び前記素子分離領域上に残存する未反応の前記高融点金属膜を選択的に除去することを特徴とする半導体装置の製造方法。
【請求項２】
前記レジストパターンを形成する際、前記第１領域内において、左右いずれか一方のみ、前記第１ゲート電極の一部上方から前記第１低濃度拡散領域の一部上方にかけてオーバーラップさせることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスク絶縁膜に対して異方性エッチングを行う際、上方に前記マスク絶縁膜が形成されていない位置における前記第１〜第３低濃度拡散領域の上層に形成されていたゲート酸化膜を併せてエッチング除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
高耐圧の第１ＭＯＳＦＥＴ、低耐圧の第２ＭＯＳＦＥＴ、及び静電保護用の第３ＭＯＳＦＥＴを同一半導体基板上に搭載した半導体装置であって、
素子分離領域によって画定された第１〜第３領域内に、それぞれ前記第１〜第３ＭＯＳＦＥＴが形成されており、
前記第１領域内には、ウェル領域と、その表面箇所に離間して形成された第１低濃度拡散領域と、前記半導体基板上に高耐圧のゲート酸化膜を介して前記第１低濃度拡散領域の離間領域の上方に位置するよう形成された第１ゲート電極と、前記第１ゲート電極の一部上方から前記第１低濃度拡散領域の一部上方にかけてオーバーラップする第１絶縁膜と、上方に前記第１絶縁膜が形成されていない前記第１低濃度拡散領域の表面位置に形成された第１高濃度拡散領域と、上方に前記第１絶縁膜が形成されていない箇所における前記第１ゲート電極の上層及び前記第１高濃度拡散領域の上層に形成された第１シリサイド層とを有し、
前記第２領域内には、ウェル領域と、その表面箇所に離間して形成された第２低濃度拡散領域と、前記半導体基板上に低耐圧のゲート酸化膜を介して前記第２低濃度拡散領域の離間領域の上方に位置するよう形成された第２ゲート電極と、前記第２ゲート電極の側壁に形成された第２絶縁膜と、上方に前記第２絶縁膜が形成されていない前記第２低濃度拡散領域の表面位置に形成された第２高濃度拡散領域と、前記第２ゲート電極の上層及び前記第２高濃度拡散領域の上層に形成された第２シリサイド層とを有し、
前記第３領域内には、ウェル領域と、その表面箇所に離間して形成された第３低濃度拡散領域と、前記半導体基板上にゲート酸化膜を介して前記第３低濃度拡散領域の離間領域の上方に位置するよう形成された第３ゲート電極と、前記第３ゲート電極の一部上方から前記第３低濃度拡散領域の一部上方にかけてオーバーラップする第３絶縁膜と、上方に前記第３絶縁膜が形成されていない前記第３低濃度拡散領域の表面位置に形成された第３高濃度拡散領域と、上方に前記第３絶縁膜が形成されていない箇所における前記第３ゲート電極の上層及び前記第３高濃度拡散領域の上層に形成された第３シリサイド層とを有することを特徴とする半導体装置。
【請求項５】
前記第１〜第３絶縁膜が、いずれも同一工程下で形成されたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１〜第３シリサイド層が、いずれも同一工程下で形成されたことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第１〜第３高濃度拡散領域が、前記第１〜第３絶縁膜をマスクとしたイオン注入により形成されたことを特徴とする請求項４〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１絶縁膜が、左右いずれか一方のみ、前記第１ゲート電極の一部上方から前記第１低濃度拡散領域の一部上方にかけてオーバーラップされていることを特徴とする請求項４〜７のいずれか１項に記載の半導体装置。
【請求項９】
高耐圧の第１ＭＯＳＦＥＴ、低耐圧の第２ＭＯＳＦＥＴ、及び静電保護用の第３ＭＯＳＦＥＴを同一半導体基板上に搭載した半導体装置であって、
素子分離領域によって画定された第１〜第３領域内に、それぞれ前記第１〜第３ＭＯＳＦＥＴが形成されており、
前記第１〜第３ＭＯＳＦＥＴは、それぞれ、ウェル領域と、その表面箇所に離間して形成された低濃度拡散領域と、前記半導体基板上にゲート酸化膜を介して前記低濃度拡散領域の離間領域の上方に位置するよう形成されたゲート電極と、前記ゲート電極の側壁に形成されたマスク絶縁膜と、上方に前記マスク絶縁膜が形成されていない前記低濃度拡散領域の表面位置に形成された高濃度拡散領域と、前記ゲート電極の上層及び前記高濃度拡散領域の上層に形成されたシリサイド層とを有し、
前記第１及び第３領域内においては、前記マスク絶縁膜が、前記ゲート電極の一部上方から前記低濃度拡散領域の一部上方にかけてオーバーラップするように形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に高耐圧ＭＯＳＦＥＴ、低耐圧ＭＯＳＦＥＴ、静電保護用ＭＯＳＦＥＴを混載した半導体装置に関する。また、本発明は、このような半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体集積回路（ＩＣ： Integrated Circuit）は、静電放電（ＥＳＤ：Electrostatic Discharge）によって生じるサージ電圧に弱く、破壊されやすい。従って、通常、サージ電圧からＩＣを保護するための静電保護用の回路がＩＣ内に設けられている。
【０００３】
静電保護用の回路の一例として、ＭＯＳＦＥＴを用いるものが提案されている。例えば、図６に示す回路例では、静電保護回路としてＮ型ＭＯＳＦＥＴ９１を備え、被保護回路である内部回路９２と並列に接続する構成である。このＮ型ＭＯＳＦＥＴ９１は、ソースとゲートを短絡させており、通常時、信号線路ＳＥに通常の信号電圧Ｖｉｎが印加された状態下ではオフ状態を示す。ところが、この信号線路ＳＥに、Ｖｉｎよりはるかに大きい過電圧Ｖｓｕｒが印加されると、Ｎ型ＭＯＳＦＥＴ９１のドレインと基板間のｐｎ接合が逆バイアスされ、ブレークダウンが生じる。このとき、ドレイン直下で衝突電離が起こり、多数のホールが発生することで、基板の電位が上昇する。それと共に、多数の電子がソースから基板に拡散することで拡散電流が発生する。この拡散電流により、ドレインをコレクタとし、ソースをエミッタとし、半導体基板をベースとする寄生バイポーラトランジスタが動作状態となる（スナップバック動作）。この動作により、ドレインに印加された過電圧Ｖｓｕｒを、寄生バイポーラトランジスタを介して、ソースが接続された接地線ＶＳＳへと放電させることができる。従って、過電圧Ｖｓｕｒ由来の高電流が内部回路９２内に流れることがなく、内部回路９２を保護することができる。
【０００４】
加工技術微細化による、寄生抵抗（コンタクト抵抗）の増大は、ICの高速化の妨げになって来る。この対策として、サリサイド（SelfAligned Silicide）技術による、寄生抵抗の低減は、必須となっている。
【０００５】
サリサイド技術は、ＭＯＳＦＥＴのソース／ドレイン領域並びにゲート電極に対し、自己整合的に金属とシリコンの熱的な反応層（シリサイド）を形成する技術である。金属とシリコンを反応させることで、通常のシリコン層或いはポリシリコン層と比べて抵抗値を低下させることができる。
【０００６】
ところが、このサリサイド技術は、上記スナップバック動作後のＭＯＳＦＥＴを利用して静電保護を行う静電保護回路にとっては、その機能発揮に対して悪影響を及ぼすおそれがある。
【０００７】
図７は、ブレークダウン後の、Ｎ型ＭＯＳＦＥＴにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄの関係を示す概念図である。ドレイン電圧Ｖｄが増加していくと、ブレークダウン電圧ＶａにおいてＭＯＳＦＥＴのブレークダウンが生じ、寄生バイポーラトランジスタが動作を開始する、スナップバック現象が生じる。このとき、ドレイン電圧Ｖｄとドレイン電流Ｉｄが負の相関を持つ、負性抵抗領域が現れる（図内＜I＞参照）。そして、スナップバック現象が生じた後は、ドレイン電圧Ｖｄとドレイン電流Ｉｄが正の相関を持つ、抵抗領域（図内＜II＞参照）が形成される。
【０００８】
ソース／ドレイン領域にシリサイド層が形成されていない場合、図７の（ａ）に示す実線のように、正抵抗領域におけるＩｄ−Ｖｄ曲線の傾きは小さい。これはソース／ドレイン領域内の抵抗成分に由来するものである。しかし、ソース／ドレイン領域にシリサイド層が形成されている場合、当該領域内の抵抗値が大きく低下する。このため、（ｂ）に示す破線のように、正抵抗領域におけるＩｄ−Ｖｄ曲線の傾きが（ａ）と比べて大きくなる。
【０００９】
このため、静電保護用のＭＯＳＦＥＴ９１のソース／ドレイン領域にシリサイド層が形成されている場合、信号線路ＳＥに過電圧Ｖｓｕｒが印加され、スナップバック動作が実行すると、シリサイド層が形成されていない場合と比べて、その抵抗値が小さいためＭＯＳＦＥＴ９１に非常に高い電流が流れる。これにより、非常に大きなジュール熱が発生し、ＭＯＳＦＥＴ９１が破壊されやすくなる。ＭＯＳＦＥＴ９１がひとたび破壊されてしまうと、もはや内部回路９２を保護する機能を有しなくなる。つまり、ＭＯＳＦＥＴ９１が破壊されやすくなる結果、内部回路９２の保護機能が低下してしまうという問題を有している。
【００１０】
また、高耐圧ＭＯＳＦＥＴにおいて、ゲート電極の外側にドリフト領域を設ける構造の場合、ドリフト領域がシリサイド層によって低抵抗化されることで、電界緩和の役目を果たさなくなる。このため、サリサイド技術と高耐圧ＭＯＳＦＥＴを組み合わせる場合には、ドリフト領域をゲート電極下に形成する構造、いわゆる「ゲートオーバーラップ構造」が従来用いられている。
【００１１】
しかしながら、この構造は、ゲート−ドレイン間容量、或いはゲート−ソース間容量が大きくなり、高速動作に不利となるという問題や、ゲート電極エッジがシリサイド領域或いは高濃度のソース／ドレイン領域に近接することで、ＧＩＤＬ（Gate Induced Leakage）と呼ばれる、ドレインから基板へ流れるリーク電流が増大してしまうという問題をはらんでいる。
【００１２】
これらの問題を解消すべく、ゲート電極の外側にドリフト領域を設ける構成としながらも、所定の領域に対してのみシリサイド層を形成しないようにした高耐圧ＭＯＳＦＥＴが提案されている（例えば特許文献１，２参照）。
【００１３】
図８は、特許文献１に開示された半導体装置の概略断面図であり、説明の都合上、製造途上の、ある工程の時点における断面図を示している。半導体基板１００上には、素子分離領域１０１によって、領域Ｂ１とＢ２が形成されており、領域Ｂ１内に被保護素子であるＭＯＳＦＥＴ１２１，領域Ｂ２内に静電保護用のＭＯＳＦＥＴ１２２が形成されている。
【００１４】
図８（ａ）に示すように、ＭＯＳＦＥＴ１２１においては、低濃度の拡散領域１０３の上面、及びゲート電極１０５の上面に、それぞれシリサイド層１０７，１０８が形成されている。なお、ゲート電極１０５及びシリサイド層１０８の側壁にはサイドウォール絶縁膜１０６が形成されている。１０４はゲート酸化膜である。
【００１５】
静電保護用のＭＯＳＦＥＴ１２２においても、低濃度の拡散領域１１３の上面、及びゲート電極１１５の上面に、それぞれシリサイド層１１７，１１８が形成されている。しかし、拡散領域１１３の上面を完全にシリサイド層１１７で覆うのではなく、ゲート電極１１５側の一部領域にはシリサイド層１１７を形成しない部分を設ける。すなわち、シリサイド層１１７とゲート電極１１５に水平方向の離間領域（Ｘ１）を設ける。なお、ＭＯＳＦＥＴ１２２において、１１４はゲート酸化膜、１１６はサイドウォール絶縁膜である。
【００１６】
このような構成とすべく、シリサイド層１１７を形成する工程の前段階において、予めシリサイド層１１７を形成したくない領域に絶縁膜（シリサイドブロック）１２０を成膜しておき、この状態でシリサイド化を行う。これにより、拡散領域１１３の一部のみをシリサイド化することができる。
【００１７】
なお、実際の工程としては、シリサイド層１０８とシリサイド層１１８を同時に形成し、その後、絶縁膜１２０を形成した後、シリサイド層１０７とシリサイド層１１７を同時に形成する。一例としては、シリサイド層１０８とシリサイド層１１８をタングステンシリサイドで形成し、シリサイド層１０７とシリサイド層１１７をチタンシリサイドで形成する。
【００１８】
その後、図８（ｂ）に示すように、絶縁膜１２０を除去した後、高濃度の不純物イオンを注入することで、高濃度拡散領域（ソース／ドレイン領域）１０２，１１２をそれぞれ形成すると共に、ゲート電極１０５，１１５に対して不純物ドープを行う。これにより、ＭＯＳＦＥＴ１２１においては、ソース／ドレイン領域１０２が完全にシリサイド層１０７で覆われるが、保護素子としてのＭＯＳＦＥＴ１２２においては、ソース／ドレイン領域１１２は、一部シリサイド層１１７が覆われていない領域（Ｘ１）が形成される。これにより、スナップバック動作後の抵抗値が大幅に低下するのを抑制することができる。
【００１９】
図９は、特許文献２に開示された構成の概略断面図であり、説明の都合上、製造途上の、ある工程の時点における断面図を示している。なお、図９では、静電保護用のＭＯＳＦＥＴのみを図示している。
【００２０】
半導体基板２００上に素子分離領域２０１、ゲート酸化膜２０４，ゲート電極２０５を形成した後、まず低濃度イオン注入を行う。このイオン注入により、ソース側の低濃度領域２０２、及びドレイン側においてＬＤＤ領域となる低濃度領域２０３が形成される。次に、サイドウォール絶縁膜２０８を形成した後、図９（ａ）に示すようにレジストパターン２２０を用いて高濃度イオン注入を行う。このイオン注入により、低濃度領域２０３側にはゲート電極２０５のエッジから水平方向にＸ２だけ離間した位置にドレイン２０６が形成される。このとき、同時にソース２０７が形成され、ゲート電極２０５に対して不純物ドープがされる。
【００２１】
その後、レジストパターン２２０を除去した後、図９（ｂ）に示すように、ドレイン２０６の上面、ソース２０７の上面、並びにゲート電極２０５の上面の一部が露出するようなパターニング形状で、シリサイドブロックとしての絶縁膜２１２を形成し、シリサイド化を行う。これにより、ドレイン２０６の上層、ソース２０７の上層、及びゲート電極２０５の上層に、それぞれシリサイド層２０９，２１０，２１１が形成される。
【００２２】
この場合も、図８と同様、シリサイド層が覆われていない拡散領域２０３が離間領域Ｘ２内に形成されるため、スナップバック動作後の抵抗値が大幅に低下するのを抑制することができる。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開平５−３１７３号公報
【特許文献２】特開２００４−４７７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかし、特許文献１に記載した方法による場合、シリサイド化を２回に分けて実行する必要がある上、シリサイドブロック用の絶縁膜１２０を別途成膜する必要があり、工程数及び製造費用が大きく増加する。
【００２５】
また、特許文献２に記載した方法による場合においても、シリサイドブロック用の絶縁膜２１２を別途成膜する必要があり、工程数及び製造費用が大きく増加する。加えて、この絶縁膜２１２は、既に形成されているドレイン領域２０６を覆わないように位置合わせをする必要があり、自己整合的に形成されるのではない。このため、位置合わせのためのアライメントマージンを確保する必要があり、トランジスタサイズの拡大を招いてしまう。
【００２６】
本発明は、このような問題点を踏まえ、被保護素子であるＭＯＳＦＥＴと、静電保護用のＭＯＳＦＥＴを同一基板上に搭載する半導体装置において、高い保護能力を備えながらも少ない工程数で製造することができる半導体装置を提供することを目的とする。特に、半導体基板上に高耐圧のＭＯＳＦＥＴと静電保護用のＭＯＳＦＥＴを搭載する半導体装置を実現する際に有用である。
【課題を解決するための手段】
【００２７】
上記目的を達成するため、本発明の半導体装置は、高耐圧の第１ＭＯＳＦＥＴ、低耐圧の第２ＭＯＳＦＥＴ、及び静電保護用の第３ＭＯＳＦＥＴを同一半導体基板上に搭載した半導体装置であって、素子分離領域によって画定された第１〜第３領域内に、それぞれ前記第１〜第３ＭＯＳＦＥＴが形成されており、
前記第１領域内には、ウェル領域と、その表面箇所に離間して形成された第１低濃度拡散領域と、前記半導体基板上に高耐圧のゲート酸化膜を介して前記第１低濃度拡散領域の離間領域の上方に位置するよう形成された第１ゲート電極と、前記第１ゲート電極の一部上方から前記第１低濃度拡散領域の一部上方にかけてオーバーラップする第１絶縁膜と、上方に前記第１絶縁膜が形成されていない前記第１低濃度拡散領域の表面位置に形成された第１高濃度拡散領域と、上方に前記第１絶縁膜が形成されていない箇所における前記第１ゲート電極の上層及び前記第１高濃度拡散領域の上層に形成された第１シリサイド層とを有し、
前記第２領域内には、ウェル領域と、その表面箇所に離間して形成された第２低濃度拡散領域と、前記半導体基板上に低耐圧のゲート酸化膜を介して前記第２低濃度拡散領域の離間領域の上方に位置するよう形成された第２ゲート電極と、前記第２ゲート電極の側壁に形成された第２絶縁膜と、上方に前記第２絶縁膜が形成されていない前記第２低濃度拡散領域の表面位置に形成された第２高濃度拡散領域と、前記第２ゲート電極の上層及び前記第２高濃度拡散領域の上層に形成された第２シリサイド層とを有し、
前記第３領域内には、ウェル領域と、その表面箇所に離間して形成された第３低濃度拡散領域と、前記半導体基板上にゲート酸化膜を介して前記第３低濃度拡散領域の離間領域の上方に位置するよう形成された第３ゲート電極と、前記第３ゲート電極の一部上方から前記第３低濃度拡散領域の一部上方にかけてオーバーラップする第３絶縁膜と、上方に前記第３絶縁膜が形成されていない前記第３低濃度拡散領域の表面位置に形成された第３高濃度拡散領域と、上方に前記第３絶縁膜が形成されていない箇所における前記第３ゲート電極の上層及び前記第３高濃度拡散領域の上層に形成された第３シリサイド層とを有することを特徴とする。
【００２８】
このように構成することで、第１〜第３絶縁膜を同一工程で形成でき、これらは通常のサイドウォール絶縁膜の形成工程によってり実現できる。そして、この第１〜第３絶縁膜を形成後に、シリサイド化を行うことで、当該絶縁膜がシリサイドブロックとしての機能を果たす。
【００２９】
つまり、本発明の半導体装置によれば、サイドウォール絶縁膜にシリサイドブロックの機能を追加することができるため、シリサイドブロックのための絶縁膜を別途形成する必要がない。これにより、製造時の工程数を従来より削減することが可能である。
【００３０】
更に、この第１〜第３絶縁膜をマスクとして高濃度イオン注入を行うことで、第１〜第３高濃度拡散領域を形成できる。つまり、第１〜第３絶縁膜の形成時に位置合わせを行っておけば、ソース／ドレイン領域を構成する第１〜第３高濃度拡散領域は自己整合的に形成される。よって、従来よりも、プロセス時のバラツキを考慮する必要がある因子が経るため、確保すべきアライメントマージンを減らすことができる。
【００３１】
このとき、第１及び第３ゲート電極は、その上方が一部開口しているため、第１〜第３高濃度拡散領域を形成するためのイオン注入と同時に、ゲート電極への不純物ドープを行うことが可能となる。
【００３２】
なお、第１絶縁膜を、左右いずれか一方のみ、前記第１ゲート電極の一部上方から前記第１低濃度拡散領域の一部上方にかけてオーバーラップする構成としても良い。このようにすることで、第１ＭＯＳＦＥＴの電圧印加方向が一方向に固定されている場合においても、対応することができる。
【００３３】
また、第１〜第３低濃度拡散領域を、第１〜第３高濃度拡散領域より十分低い（例えば１桁以上低い）不純物濃度とするのが好適である。このようにすることで、特に第３低濃度拡散領域内の抵抗率が上昇するため、第３低濃度拡散領域にオーバーラップさせる第３絶縁膜の幅を縮小してもある程度の抵抗値を確保することができる。つまり、スナップバック動作時に大電流が流れるという事態を招くことなく、第３低濃度拡散領域の水平方向の幅を縮小化することができ、装置サイズの縮小化が図られる。
【発明の効果】
【００３４】
本発明によれば、被保護素子であるＭＯＳＦＥＴと、静電保護用のＭＯＳＦＥＴを同一基板上に搭載する半導体装置において、スナップバック動作後に著しく高い電流が発生するという事態を招くことがなく、高い保護能力を備えながらも少ない工程数で製造可能な半導体装置が実現される。
【図面の簡単な説明】
【００３５】
【図１】本発明の半導体装置の概略断面図
【図２】本発明の半導体装置の製造工程を示す工程断面図
【図３】本発明の半導体装置の製造工程を示す工程断面図
【図４】本発明の半導体装置の製造工程を示す工程断面図
【図５】本発明の半導体装置の別の概略断面図
【図６】静電保護回路を含む回路例
【図７】ブレークダウン後のＮ型ＭＯＳＦＥＴにおけるドレイン電圧Ｖｄとドレイン電流Ｉｄの関係を示す概念図
【図８】従来の半導体装置の概略断面図
【図９】従来の半導体装置の別の概略断面図
【発明を実施するための形態】
【００３６】
（構造）
図１に本発明の半導体装置の概略断面図を示す。本半導体装置は、同一半導体基板１上に３領域Ａ１〜Ａ３を有し、各領域内にそれぞれ異なるＭＯＳＦＥＴが形成される。領域Ａ１が第１領域に、領域Ａ２が第２領域に、領域Ａ３が第３領域にそれぞれ対応する。
【００３７】
そして、領域Ａ１内には高耐圧ＭＯＳＦＥＴ６１が、領域Ａ２内には低耐圧ＭＯＳＦＥＴ６２が、領域Ａ３内には、静電保護素子としてのＭＯＳＦＥＴ６３がそれぞれ形成される。以下において、静電保護素子としてのＭＯＳＦＥＴを、「静電保護ＭＯＳＦＥＴ」と呼ぶ。高耐圧ＭＯＳＦＥＴ６１が第１ＭＯＳＦＥＴに、低耐圧ＭＯＳＦＥＴ６２が第２ＭＯＳＦＥＴに、静電保護ＭＯＳＦＥＴ６３が第３ＭＯＳＦＥＴにそれぞれ対応する。なお、ここでは各ＭＯＳＦＥＴがＮ型のＭＯＳＦＥＴであるとする。
【００３８】
本実施形態では、静電保護ＭＯＳＦＥＴ６３を、低耐圧ＭＯＳＦＥＴ６２の保護用素子であるとする。つまり、ここでは、静電保護ＭＯＳＦＥＴ６３は、低耐圧ＭＯＳＦＥＴ６２と同様、低耐圧のＰ型ウェル４上に形成される。
【００３９】
高耐圧ＭＯＳＦＥＴ６１は、高耐圧のＰ型ウェル３上に形成される。Ｐ型ウェル３の表面領域には、一部離間を有して低濃度Ｎ型のドリフト領域６が形成される。ドリフト領域６が第１低濃度拡散領域に対応する。
【００４０】
また、高耐圧ＭＯＳＦＥＴ６１は、Ｐ型ウェル３の上面に高耐圧用のゲート酸化膜５を介してゲート電極１１を有する。このゲート電極１１は、離間したドリフト領域６に挟まれる領域、並びにドリフト領域６の一部上方にオーバーラップするように形成されている。ゲート電極１１が第１ゲート電極に対応する。
【００４１】
ドリフト領域６の表面領域のうち、ゲート電極１１とは反対側の素子分離領域２側の一部領域に、高濃度Ｎ型のソース／ドレイン領域３１が形成されている。このソース／ドレイン領域３１の上面には、シリサイド層４１が形成されている。ソース／ドレイン領域３１が第１高濃度拡散領域に対応する。
【００４２】
高耐圧ＭＯＳＦＥＴ６１は、ゲート電極１１の一部上面、並びに表面にソース／ドレイン領域３１が形成されていないドリフト領域６の上方にオーバーラップするように、絶縁膜２１ａを有する。この絶縁膜２１ａは、単にゲート電極１１の側壁部分に垂直方向に形成されているのみならず、半導体基板１と平行な水平方向にもある程度伸びるように形成されている。この絶縁膜２１ａによって、ゲート電極１１と、ソース／ドレイン領域３１上のシリサイド層４１の水平方向の離間ｄ１が確保されている。
【００４３】
そして、この絶縁膜２１ａは、ゲート電極１１の上面を完全に覆うのではなく、エッジから一定の幅を有した領域にのみ形成され、その中央部には形成されていない。この絶縁膜２１ａが形成されていないゲート電極１１の上面には、シリサイド層４２が形成され、接触抵抗の低減に寄与している。なお、シリサイド層４１及び４２が第１シリサイド層に対応し、絶縁膜２１ａが第１絶縁膜に対応する。
【００４４】
高濃度ＭＯＳＦＥＴ６１内に形成されるドリフト領域６は、電界緩和効果を発揮させるべく形成されるものであるが、この効果が発揮するためには、ゲート電極１１下方とソース／ドレイン領域３１との間に、ある程度の水平方向の離間を必要とする。図１の構成では、離間領域（ｄ１）に形成されたドリフト領域６の存在によって、ソース／ドレイン領域３１とゲート電極１１の間に高電界が発生するのを緩和することができる。
【００４５】
しかしながら、この離間を確保しても、この離間位置におけるドリフト領域６の上面にシリサイド層４１が形成されてしまうと、ソース／ドレイン領域３１がドリフト領域６が共に同一のシリサイド層４１の下層に形成されることとなり、この位置において両者の電位にほとんど差がなくなってしまう。つまりこのとき、ゲート電極１１間の電界を緩和するというドリフト領域６の機能を十分に発揮できなくなる。
【００４６】
そのため、本発明の半導体装置においては、図１に示すように、ソース／ドレイン領域３１が形成されていないドリフト領域６の上面にはシリサイド層４１が形成されておらず、その代わりに絶縁膜２１ａが形成されている。
【００４７】
そして、ゲート電極１１、絶縁膜２１ａ、シリサイド層４１，４２を覆うように層間絶縁膜５１が形成されており、この層間絶縁膜５１内には、ソース／ドレイン領域３１上のシリサイド層４１と電気的に接続するためのコンタクト電極５２が形成されている。そして、層間絶縁膜５１の上層には、コンタクト電極５２と電気的に接続された配線層５５が形成される。なお、図示していないが、ゲート電極１１上のシリサイド層４２と電気的に接続するためのコンタクト電極も、他の位置において形成されている。
【００４８】
低耐圧ＭＯＳＦＥＴ６２は、領域Ａ２内における低耐圧のＰ型ウェル４上に形成される。Ｐ型ウェル４の表面領域には、一部離間を有して低濃度Ｎ型のＬＤＤ領域１５が形成される。ＬＤＤ領域１５が第２低濃度拡散領域に対応する。
【００４９】
低耐圧ＭＯＳＦＥＴ６２は、Ｐ型ウェル４の上面に低耐圧用のゲート酸化膜８を介してゲート電極１２を有する。このゲート電極１２は、離間した低濃度ＬＤＤ領域１５に挟まれる領域、並びに低濃度ＬＤＤ領域１５の一部上方にオーバーラップするように形成されている。ゲート電極１２が第２ゲート電極に対応する。
【００５０】
低濃度ＬＤＤ領域１５の表面領域のうち、ゲート電極１２とは反対側の素子分離領域２側の一部領域に、高濃度Ｎ型のソース／ドレイン領域３２が形成されている。このソース／ドレイン領域３２の上面には、シリサイド層４３が形成されている。また、ゲート電極１２の上面にもシリサイド層４４が形成されている。ソース／ドレイン領域３２が第２高濃度拡散領域に対応し、シリサイド層４３及び４４が第２シリサイド層に対応する。
【００５１】
低耐圧ＭＯＳＦＥＴ６２は、ゲート電極１２の側壁部分に絶縁膜２１ｂを有する。この絶縁膜２１ｂは、表面にソース／ドレイン領域３２が形成されていない低濃度ＬＤＤ領域１５の上方にオーバーラップするように形成されている。ただし、この絶縁膜２１ｂは、高耐圧ＭＯＳＦＥＴ６１が備える絶縁膜２１ａと比較して、水平方向の拡がりは少ない。すなわち、ゲート電極１２の上面にはほとんど若しくは完全に形成されておらず、絶縁膜２１ｂがゲート酸化膜に接触する高さ位置においても、絶縁膜２１ａと比べて水平方向の伸びは小さい。絶縁膜２１ｂが第２絶縁膜に対応する。
【００５２】
低耐圧ＭＯＳＦＥＴ６２内に形成されるＬＤＤ領域１５も、高濃度ＭＯＳＦＥＴ６１内に形成されるドリフト領域６と同様、ゲート電極１２とソース／ドレイン領域３２の間に高電界が発生するのを緩和する目的で設けられるものである。しかし、低耐圧ＭＯＳＦＥＴ６２は、高耐圧ＭＯＳＦＥＴ６１と比べて要求される耐圧が低い。このため、占有面積の縮小化を図るべく、低耐圧ＭＯＳＦＥＴ６２においては、高耐圧ＭＯＳＦＥＴ６１と比較して、ゲート電極とソース／ドレイン領域の水平方向の離間距離が短くなっている。そして、低耐圧ＭＯＳＦＥＴ６１の場合、その離間の確保を、ゲート電極１２の側壁に形成される絶縁膜２１ｂによって実現している。
【００５３】
前記の層間絶縁膜５１は、ゲート電極１２、絶縁膜２１ｂ、シリサイド層４３，４４を覆うように形成されており、この層間絶縁膜５１内には、ソース／ドレイン領域３２上のシリサイド層４３と電気的に接続するためのコンタクト電極５３が形成されている。そして、層間絶縁膜５１の上層には、コンタクト電極５３と電気的に接続された配線層５６が形成される。なお、図示していないが、ゲート電極１２上のシリサイド層４４と電気的に接続するためのコンタクト電極も、他の位置において形成されている。
【００５４】
低耐圧の静電保護ＭＯＳＦＥＴ６３は、領域Ａ３内における低耐圧のＰ型ウェル４上に形成される。Ｐ型ウェル４の表面領域には、一部離間を有して低濃度Ｎ型のＬＤＤ領域１６が形成される。ＬＤＤ領域１６が第３低濃度拡散領域に対応する。
【００５５】
静電保護ＭＯＳＦＥＴ６３は、Ｐ型ウェル４の上面に低耐圧用のゲート酸化膜９を介してゲート電極１３を有する。このゲート電極１３は、離間した低濃度ＬＤＤ領域１６に挟まれる領域、並びに低濃度ＬＤＤ領域１６の一部上方にオーバーラップするように形成されている。ゲート電極１３が第３ゲート電極に対応する。
【００５６】
低濃度ＬＤＤ領域１６の表面領域のうち、ゲート電極１３とは反対側の素子分離領域２側の一部領域に、高濃度Ｎ型のソース／ドレイン領域３３が形成されている。このソース／ドレイン領域３３の上面には、シリサイド層４５が形成されている。ソース／ドレイン領域３３が第３高濃度拡散領域に対応する。
【００５７】
静電保護ＭＯＳＦＥＴ６３は、ゲート電極１３の一部上面、並びに表面にソース／ドレイン領域３３が形成されていない低濃度ＬＤＤ領域１６の上方にオーバーラップするように、絶縁膜２１ｃを有する。この絶縁膜２１ｃは、単にゲート電極１３の側壁部分に垂直方向に形成されているのみならず、半導体基板１と平行な水平方向にもある程度伸びるように形成されている。この絶縁膜２１ｃによって、ゲート電極１３と、ソース／ドレイン領域３３上のシリサイド層４５の水平方向の離間ｄ３が確保されている。
【００５８】
上述したように、静電保護用のＭＯＳＦＥＴにおいては、拡散領域にシリサイド層が形成されると、スナップバック動作後の寄生トランジスタの抵抗値が著しく低下するため、過電圧が印加されると高電流が流れて容易に破壊してしまう。このため、本発明における半導体装置では、領域Ａ３内において、拡散領域である低濃度ＬＤＤ領域１６に対してはシリサイド層４５を形成しないようにすることで、ソース／ドレイン３３とゲート電極１３の間、すなわち離間領域ｄ３の位置に、シリサイド層４５が形成されていない低濃度ＬＤＤ領域１６を設けている。これにより、スナップバック動作後の抵抗値が大幅に低下するのを抑制することができる。
【００５９】
そして、この絶縁膜２１ｃは、ゲート電極１３の上面を完全に覆うのではなく、エッジから一定の幅を有した領域にのみ形成され、その中央部には形成されていない。この絶縁膜２１ｃが形成されていないゲート電極１３の上面には、シリサイド層４６が形成されている。なお、シリサイド層４５及び４６が第３シリサイド層に対応し、絶縁膜２１ｃが第３絶縁膜に対応する。
【００６０】
前記の層間絶縁膜５１は、ゲート電極１３、絶縁膜２１ｃ、シリサイド層４５，４６
を覆うように形成されており、この層間絶縁膜５１内には、ソース／ドレイン領域３３上のシリサイド層４５と電気的に接続するためのコンタクト電極５４が形成されている。そして、層間絶縁膜５１の上層には、コンタクト電極５４と電気的に接続された配線層５７が形成される。なお、図示していないが、ゲート電極１３上のシリサイド層４６と電気的に接続するためのコンタクト電極も、他の位置において形成されている。また、静電保護ＭＯＳＦＥＴ６３は、通常時にはオフ状態とすべく、ゲート電極１３と、ソース／ドレイン３３の内の一方の拡散領域（ソース）とを電気的に接続している。
【００６１】
図１の構成によれば、高耐圧ＭＯＳＦＥＴ６１は低耐圧ＭＯＳＦＥＴ６２よりも高耐圧を実現することができ、静電保護ＭＯＳＦＥＴ６３は、容易に破壊されることなく低耐圧ＭＯＳＦＥＴ６２を過電圧から保護することができる。そして、以下に説明するように、絶縁膜２１ａ，２１ｂ，２１ｃは全て同一の工程で形成することができるため、シリサイドブロックとしての絶縁膜を形成するための工程を別途追加する必要がない。また、シリサイド層４１〜４６も同一の工程で形成されるため、ゲート電極の上層に形成するシリサイド層とソース／ドレイン領域の上層に形成するシリサイド層を、別工程で形成する必要がない。このため、従来技術と比べて大幅に少ない工程数で製造することが可能となる。
【００６２】
更に、絶縁膜２１ａ，２１ｂ，２１ｃは、それぞれソース／ドレイン領域３１，３２，３３を形成するためのマスクとして機能する。よって、絶縁膜２１ａ，２１ｃを形成する時点においてレジストパターンを形成する際に位置合わせを行っておけば、ソース／ドレイン領域は自己整合的に形成される。よって、従来技術よりも、プロセス時のバラツキを考慮する必要がある因子が経るため、確保すべきアライメントマージンを減らすことができる。以下では、絶縁膜２１ａ，２１ｂ，２１ｃを適宜「マスク絶縁膜」と総称することがある。
【００６３】
なお、図１では、Ｐ型半導体基板１上にＮ型ＭＯＳＦＥＴが形成される場合につき説明をしたが、各不純物イオンの導電型を反転させることで、Ｐ型ＭＯＳＦＥＴが形成される場合においても同様に説明することができる。
【００６４】
（製法）
本半導体装置の製造方法につき、図２〜図４に模式的に示す工程断面図を参照して説明する。なお、紙面の都合上、工程断面図を３図面に分けている。また、説明の便宜上、各工程に＃１〜＃１５のステップ番号を付記している。
【００６５】
まず、図２（ａ）に示すように、Ｐ型半導体基板１上に、公知のＳＴＩ（Shallow Trench Isolation）技術を用いて、深さ０．３〜１．０μｍ程度の素子分離領域２を形成する（ステップ＃１）。これにより、素子分離領域２により区画された活性領域が形成される。
【００６６】
本発明の半導体装置は、高耐圧ＭＯＳＦＥＴ，低耐圧ＭＯＳＦＥＴ，及び静電保護素子としてのＭＯＳＦＥＴ（以下、静電保護ＭＯＳＦＥＴという）の３素子を同一基板上に混載する構成である。このため、ステップ＃１においては、少なくとも３領域以上の活性領域を形成する。図２（ａ）では、３の活性領域を形成する場合を図示しており、それぞれが、領域Ａ１，Ａ２，Ａ３内に形成されているものとする。
【００６７】
なお、本実施形態では、領域Ａ１が高耐圧ＭＯＳＦＥＴを形成するための領域、領域Ａ２が低耐圧ＭＯＳＦＥＴを形成するための領域、領域Ａ３が静電保護ＭＯＳＦＥＴを形成するための領域である。すなわち、各領域Ａ１〜Ａ３内に形成された活性領域は、それぞれの領域に形成されるＭＯＳＦＥＴの活性領域として利用される。
【００６８】
次に、図２（ｂ）に示すように、領域Ａ１内に高耐圧用のＰ型ウェル３を、領域Ａ２及びＡ３内に低耐圧用のＰ型ウェル４をそれぞれ形成する（ステップ＃２）。具体的には、それぞれのウェル形成において、Ｐ型不純物イオン（例えばＢイオン）を注入後、熱処理を行うことで行う。領域Ａ２及びＡ３に対して同時にイオン注入を行うことで、低耐圧ＭＯＳＦＥＴと静電保護ＭＯＳＦＥＴがＰ型ウェル４を共用する。その後、全面に高耐圧用ゲート酸化膜５を、熱酸化法或いはＣＶＤ法により膜厚３０〜６０ｎｍ程度成膜する（ステップ＃３）。
【００６９】
次に、図２（ｃ）に示すように、高耐圧用ウェル３の一部表面にイオン注入を行うことで、高耐圧ＭＯＳＦＥＴ用のドリフト領域６を形成する（ステップ＃４）。具体的には、イオン注入を行わない領域、すなわち、領域Ａ２及びＡ３内の全面と領域Ａ１内の一部にレジストパターン７を形成した状態で、Ｎ型不純物イオン（例えばＰイオン）をドーズ量５×１０１２ｉｏｎｓ／ｃｍ２，注入エネルギ１００ｋｅＶで注入する。その後、レジストパターン７を除去する。
【００７０】
次に、図２（ｄ）に示すように、低耐圧用ウェル４上に形成されていた高耐圧用ゲート酸化膜５を除去した後（ステップ＃５）、当該領域に、低耐圧用ゲート酸化膜を熱酸化法により膜厚７ｎｍ程度成長させる（ステップ＃６）。具体的には、領域Ａ２内に低耐圧用ゲート酸化膜８を、領域Ａ３内にゲート酸化膜９を形成する。
【００７１】
次に、図３（ａ）に示すように、領域Ａ１内のゲート酸化膜５上の所定領域、領域Ａ２内のゲート酸化膜８上の所定領域、領域Ａ３内のゲート酸化膜９上の所定領域に、それぞれポリシリコンで構成されたゲート電極１１，１２，１３を形成する（ステップ＃７）。具体的には、ポリシリコン膜を全面に成膜後、エッチング処理を施して形成する。
【００７２】
次に、図３（ｂ）に示すように、低耐圧用ウェル４の一部表面にイオン注入を行うことで、低耐圧ＭＯＳＦＥＴ用の低濃度ＬＤＤ領域１５，並びに静電保護ＭＯＳＦＥＴ用の
ＬＤＤ領域１６を形成する（ステップ＃８）。具体的には、イオン注入を行わない領域、すなわち領域Ａ１全面にレジストパターン１７を形成した状態で、Ｎ型不純物イオン（例えばＰイオン）をドーズ量２×１０１３ｉｏｎｓ／ｃｍ２，注入エネルギ２０ｋｅＶで注入する。低耐圧用ウェル４上には、ゲート電極１２，１３が形成されているため、このゲート電極がマスクとなって当該ゲート電極の下方にはイオン注入がされず、その外側に注入される。
【００７３】
次に、図３（ｃ）に示すように、絶縁膜２１を全面に成膜する（ステップ＃９）。具体的には、例えばＳｉＮ或いはＳｉＯ２で構成される絶縁膜を、ＣＶＤ法により１００ｎｍ程度成長させる。この絶縁膜２１がマスク絶縁膜に対応するものであり、後の工程によってこの絶縁膜２１が成形されることで、ＭＯＳＦＥＴ６１の第１絶縁膜２１ａ、ＭＯＳＦＥＴ６２の絶縁膜２１ｂ、ＭＯＳＦＥＴ６３の絶縁膜２１ｃを構成する。
【００７４】
次に、図３（ｄ）に示すように、領域Ａ１内及びＡ３内の所定領域にレジストパターン２２，２３を形成する（ステップ＃１０）。このとき、領域Ａ１内においては、ゲート電極１１の一部上方から、ドリフト領域６の一部上方にかけてオーバーラップするようにレジストパターン２２を形成する。同様に、領域Ａ３内においては、ゲート電極１３の一部上方から低濃度ＬＤＤ領域１６の一部上方にかけてオーバーラップするようにレジストパターン２３を形成する。
【００７５】
すなわち、ステップ＃１０によって、領域Ａ１内においては、ゲート電極１１の中央部の上方、並びに、ドリフト領域６の上方のうち、ゲート電極１１側とは反対の素子分離領域２側に形成された絶縁膜２１上には、レジストパターン２２が形成されていない。また、領域Ａ３内においては、ゲート電極１３の中央部の上方、並びに、低濃度ＬＤＤ領域１６の上方のうち、ゲート電極１３側とは反対の素子分離領域２側に形成された絶縁膜２１上には、レジストパターン２３が形成されていない。
【００７６】
このような状態の下で、異方性のドライエッチング（例えば、ＲＩＥ：Reactive Ion Etching）により、絶縁膜２１のエッチングを行う（ステップ＃１１）。これにより、図４（ａ）に示すように、領域Ａ１においては、レジストパターン２２に覆われた領域の絶縁膜２１ａが残存し、他の部分は除去される。領域Ａ２においては、ゲート電極１２の側壁部分に絶縁膜２１ｂが残存し、他の部分は除去される。また、領域Ａ３においては、レジストパターン２３に覆われた領域の絶縁膜２１ｃが残存し、他の部分は除去される。なお、素子分離領域２上に形成されていた絶縁膜２１も除去される。
【００７７】
本ステップにより、領域Ａ１内では、ドリフト領域６のうち、上方に絶縁膜２１ａが形成されている部分の区域が水平方向にｄ１の幅で形成される。同様に、領域Ａ３内では、ＬＤＤ領域１６のうち、上方に絶縁膜２１ｃが形成されている部分の区域が水平方向にｄ３の幅で形成される。この絶縁膜２１ａ及び２１ｃは、後述するシリサイド化の工程（ステップ＃１３〜＃１４）において、これらの絶縁膜にオーバーラップされた位置におけるドリフト領域６或いはＬＤＤ領域１６のシリサイド化をブロックする機能を果たす。更には、後述する高濃度不純物イオンの注入工程（ステップ＃１２）において、領域Ａ１及びＡ３内にソース／ドレイン領域を形成するためのマスクとしての機能も果たす。
【００７８】
一方で、領域Ａ２内では、ＬＤＤ領域１５のうち、上方に絶縁膜２１ｂが形成されている部分の区域は、高々ゲート電極１２の側壁にサイドウォール絶縁膜として残存する絶縁膜２１ｂの膜厚相当の幅であり、ｄ１及びｄ３に比べて十分短い。このため、後述するシリサイド化の工程においては、ほとんどのＬＤＤ領域１５がシリサイド化されることとなる。なお、絶縁膜２１ｂは、絶縁膜２１ａ及び２１ｃと同様、ソース／ドレイン領域形成のための高濃度不純物イオンの注入工程におけるマスク機能を果たす。
【００７９】
また、領域Ａ１内並びにＡ３内においては、絶縁膜２１ａ及び２１ｃは、ゲート電極の上方を一部開口して成膜されている。このため、後述するステップ＃１２において、ソース／ドレイン領域を形成する際、これらのゲート電極１１及び１３に対する不純物ドープも併せて行うことができる。ゲート電極上面に絶縁膜２１ｂが形成されていない領域Ａ２内においては、当然にゲート電極１２への不純物ドープを行うことができる。
【００８０】
なお、この絶縁膜２１をエッチングするステップ＃１１においては、併せてゲート酸化膜５，８，９についてもエッチングが行われる。これにより、図４（ａ）に示すように、ステップ＃１１終了時において、ゲート酸化膜は、絶縁膜（２１ａ，２１ｂ，２１ｃ）又はゲート電極（１１，１２，１３）の下層にのみ残存する。つまり、上方に絶縁膜２１が形成されていない位置における各拡散領域（６，１５，１６）の上層に成膜されていたゲート酸化膜（５，８，９）は、本ステップによって除去されている。
【００８１】
次に、図４（ｂ）に示すように、領域Ａ１，Ａ２，Ａ３内の表面にイオン注入を行うことで、それぞれのＭＯＳＦＥＴのソース／ドレイン領域３１，３２，３３を形成する（ステップ＃１２）。具体的には、Ｎ型不純物イオン（例えばＡｓイオン）を、ドーズ量５×１０１５ｉｏｎｓ／ｃｍ２，注入エネルギ４０ｋｅＶで注入する。
【００８２】
このとき、領域Ａ１内においては、ゲート電極１１と絶縁膜２１ａがマスクとして機能し、ゲート電極１１及び絶縁膜２１ａの外側に位置するドリフト領域６の表面領域に、ソース／ドレイン領域３１が形成される。領域Ａ２内においては、ゲート電極１２とその側壁に形成された絶縁膜２１ｂがマスクとして機能し、ゲート電極１２及び絶縁膜２１ｂの外側に位置する低濃度ＬＤＤ領域１５の表面領域に、ソース／ドレイン領域３２が形成される。領域Ａ３内においては、ゲート電極１３と絶縁膜２１ｃがマスクとして機能し、ゲート電極１３及び絶縁膜２１ｃの外側に位置する低濃度ＬＤＤ領域１６の表面領域に、ソース／ドレイン領域３３が形成される。
【００８３】
また、上述したように、本ステップ＃１２によって、各ゲート電極１１，１２，１３に対する不純物ドープが併せてなされる。
【００８４】
次に、露出されているゲート電極１１，１２，１３の上面、並びにソース／ドレイン領域３１，３２，３３の上面に、それぞれシリサイド層を形成する。具体的には、まず、全面にＴｉ，Ｃｏ等の高誘電金属膜をスパッタ法若しくはＣＶＤ法により成膜する（ステップ＃１３）。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行う（ステップ＃１４）。
【００８５】
前述したように、ステップ＃１１のエッチング工程において、上方に絶縁膜２１が形成されていない位置における各拡散領域（６，１５，１６）の上層に成膜されていたゲート酸化膜（５，８，９）が除去されている。このため、当該領域のシリコン基板（活性領域）は露出しており、この基板面をステップ＃１３で成膜した金属膜と接触させることができる。また、露出したゲート電極の上面も、この金属膜と接触する。そして、ステップ＃１４の熱処理により、金属膜とシリコン基板の接触領域、並びに金属膜とポリシリコン膜（ゲート電極）の接触領域において、シリサイド化が行われる。
【００８６】
一方、絶縁膜上に形成された金属膜は、熱処理によっても反応することなく残存する。この未反応の金属膜を、Ｈ２ＳＯ４，Ｈ２Ｏ２等を用いた薬液処理によって、選択的に除去する（ステップ＃１５）。これにより、図４（ｃ）に示すように、領域Ａ１内にはシリサイド層４１，４２が、領域Ａ２内にはシリサイド層４３，４４が、領域Ａ３内にはシリサイド層４５，４６がそれぞれ形成される。
【００８７】
より具体的にいえば、以下の通りである。領域Ａ１では、上方に絶縁膜２１ａが形成されていない、ソース／ドレイン領域３１の上面にシリサイド層４１が形成され、ゲート電極１１の上面のうち、絶縁膜２１ａが形成されていない領域にシリサイド層４２が形成される。一方、上方に絶縁膜２１ａが形成されている領域ｄ１におけるドリフト領域６については、当該絶縁膜２１ａがシリサイドブロックとして機能するため、当該表面にシリサイド層が形成されない。
【００８８】
領域Ａ２では、上方に絶縁膜２１ｂが形成されていない、ソース／ドレイン領域３２の上面にシリサイド層４３が形成され、ゲート電極１２の上面にシリサイド層４４が形成される。領域Ａ２内では、ＬＤＤ領域１５のうち、上方に絶縁膜２１ｂが形成されている部分の区域は、高々ゲート電極１２の側壁にサイドウォール絶縁膜として残存する絶縁膜２１ｂの膜厚相当の幅であり、絶縁膜２１ａよりも短い。つまり、領域Ａ２内においては、ほとんどの活性領域上にシリサイド層４３が形成される。また、ゲート電極１２の上面にも絶縁膜２１ｂはほとんど残存していないため、当該ゲート電極１２の上面のほとんどがシリサイド化される。
【００８９】
領域Ａ３では、ソース／ドレイン領域３３の上面のうち、絶縁膜２１ｃが形成されていない領域にシリサイド層４５が形成され、ゲート電極１３の上面のうち、絶縁膜２１ｃが形成されていない領域にシリサイド層４６が形成される。一方、上方に絶縁膜２１ｃが形成されている領域ｄ３におけるＬＤＤ領域１６については、当該絶縁膜２１ｃがシリサイドブロックとして機能するため、当該表面にシリサイド層が形成されない。
【００９０】
その後は、公知の方法により、層間絶縁膜５１を成膜後、例えばＷ等の高誘電金属によってコンタクトプラグ５２，５３，５４、及び配線層５５，５６，５７を形成する。以上の各工程を経て、図１に示す半導体装置が形成される。
【００９１】
以下に別実施形態につき説明する。
【００９２】
〈１〉  上述の実施形態では、高耐圧ＭＯＳＦＥＴ及び低耐圧ＭＯＳＦＥＴと、低耐圧ＭＯＳＦＥＴを保護するための静電保護ＭＯＳＦＥＴを同一基板上に搭載する場合につき説明したが、高耐圧ＭＯＳＦＥＴを保護するための静電保護ＭＯＳＦＥＴを搭載する場合においても、同様の方法によって実現することができる。
【００９３】
〈２〉  上述の実施形態では、高耐圧ＭＯＳＦＥＴ６１は、電圧印加方向に限定がない場合を想定していた。これに対し、電圧印加方向が一方向に限定される場合であっても、同様の工程によって実現することが可能である。
【００９４】
図５は、このような半導体装置の構成例である。図１と比較して、絶縁膜２１ａの形状が異なる。絶縁膜２１ａは、ドレイン３１ｄ側においては、図１の場合と同様、ゲート電極１１の一部上面、並びに表面にドレイン領域３１ｄが形成されていないドリフト領域６ｄの上方にオーバーラップするよう、形成されている。一方で、ソース３１ｓ側においては、領域Ａ２と同様、ゲート電極１１の側壁部分にサイドウォール絶縁膜として形成されている。
【００９５】
図５の構成は、上述したステップ＃１０において、レジストパターン２２をドレイン３１ｄ側にだけ覆うように形成する以外は、上述した実施形態と同様の方法で実現することができる。
【００９６】
この場合、ドレインとして機能する拡散領域と、ソースとして機能する拡散領域がそれぞれ確定する構成である。耐圧性で問題となるのはドレイン側であるため、ソース側については、高電界緩和のためのドリフト領域の幅を、ドレイン側ほど確保する必要がない。このため、図１よりも装置サイズを縮小化することができるという効果がある。
【符号の説明】
【００９７】
１  ：半導体基板
２  ：素子分離領域
３  ：高耐圧用Ｐ型ウェル
４  ：低耐圧用Ｐ型ウェル
５  ：ゲート酸化膜
６  ：ドリフト領域
８，９  ：ゲート酸化膜
１１，１２，１３  ：ゲート電極
１５，１６  ：ＬＤＤ領域
１７  ：レジストパターン
２１  ：絶縁膜（マスク絶縁膜）
２１ａ，２１ｂ，２１ｃ  ：絶縁膜（マスク絶縁膜）
２２，２３  ：レジストパターン
３１，３２，３３  ：ソース／ドレイン領域
３１ｄ  ：ドレイン
３１ｓ  ：ソース
４１，４２，４３，４４，４５，４６  ：シリサイド層
５１  ：層間絶縁膜
５２，５３，５４  ：コンタクト電極
５５，５６，５７  ：配線層
６１  ：高耐圧ＭＯＳＦＥＴ
６２  ：低耐圧ＭＯＳＦＥＴ
６３  ：静電保護用ＭＯＳＦＥＴ
９１  ：ＭＯＳＦＥＴ
９２  ：内部回路
１００  ：半導体基板
１０１  ：素子分離領域
１０２  ：高濃度拡散領域
１０３  ：低濃度拡散領域
１０４  ：ゲート酸化膜
１０５  ：ゲート電極
１０６  ：サイドウォール絶縁膜
１０７，１０８  ：シリサイド層
１１２  ：高濃度拡散領域
１１３  ：低濃度拡散領域
１１４  ：ゲート酸化膜
１１５  ：ゲート電極
１１６  ：サイドウォール絶縁膜
１１７，１１８  ：シリサイド層
１２０  ：シリサイドブロック用絶縁膜
１２１  ：ＭＯＳＦＥＴ
１２２  ：静電保護用ＭＯＳＦＥＴ
２００  ：半導体基板
２０１  ：素子分離領域
２０２  ：低濃度拡散領域
２０３  ：低濃度拡散領域
２０４  ：ゲート酸化膜
２０５  ：ゲート電極
２０６  ：ドレイン
２０７  ：ソース
２０８  ：サイドウォール絶縁膜
２０９，２１０，２１１  ：  シリサイド層
２１２  ：シリサイドブロック用絶縁膜
２２０  ：レジストパターン
Ａ１，Ａ２，Ａ３  ：領域
Ｂ１，Ｂ２  ：領域
Ｂ２  ：領域
ｄ１，ｄ３  ：離間、領域
Ｉｄ    ：ドレイン電流
ＳＥ    ：信号線路
Ｖａ    ：ブレークダウン電圧
Ｖｄ    ：ドレイン電圧
ＶＳＳ  ：接地線
Ｘ１，Ｘ２  ：離間、領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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