(57)【要約】【課題】入力データの取り込みを誤りなくできるデータ取込保持装置を提供する。【解決手段】パルス発生手段２０からのラッチ用パルスＰＬＳのパルス幅区間で入力データを取り込んで保持する第１のデータ取込記憶部を備える保持手段を備える。パルス発生手段２０は、第１のデータ取込記憶部と同じあるいは同等の構成の第２のデータ取込記憶部２３１を備え、クロック信号ＣＬＫから、第２のデータ取込記憶部２３１における入力データの取込時間分のパルス幅区間のパルス信号ＰＬＳを生成し、ラッチ用パルスとして、第１のデータ取込記憶部に供給する。【選択図】図３
2011040977.tif 000002
【特許請求の範囲】
【請求項１】
ラッチ用パルスのパルス幅区間で入力データを取り込んで保持する第１のデータ取込記憶部を備える保持手段と、
前記第１のデータ取込記憶部と同じあるいは同等の構成の第２のデータ取込記憶部を備え、クロック信号から、前記第２のデータ取込記憶部における入力データの取込時間分のパルス幅区間のパルス信号を生成し、前記ラッチ用パルスとして、前記第１のデータ取込記憶部に供給するパルス発生手段と、
を備えるデータ取込保持装置。
【請求項２】
請求項１に記載のデータ取込保持装置において、
前記パルス発生手段は、
前記クロック信号の立ち上がりまたは立ち下がりをパルス幅区間の前縁とすると共に、前記第２のデータ取込記憶部で取込保持された出力に基づいて前記パルス幅区間の後縁を決定して前記パルス信号を生成するパルス生成部と、
前記第２のデータ取込記憶部を備え、前記パルス生成部で生成した前記パルス信号により、前記第２のデータ取込記憶部に所定のプリセット値を取込保持し、当該取込保持した出力を前記パルス生成部に供給する後縁タイミング生成手段と、
を備えるデータ取込保持装置。
【請求項３】
請求項１に記載のデータ取込保持装置において、
イネーブル信号を、前記クロック信号でラッチするラッチ手段と、
前記ラッチ手段でラッチされた前記イネーブル信号により、前記パルス発生手段からの前記パルス信号の発生を制御する
データ取込保持装置。
【請求項４】
請求項２に記載のデータ取込保持装置において、
イネーブル信号を、前記クロック信号でラッチするラッチ手段と、
前記ラッチ手段でラッチされた前記イネーブル信号により、前記後縁タイミング生成手段からの前記取込保持された出力の前記パルス生成部への供給を制御し、前記パルス発生手段の前記パルス信号の発生を制御する手段と、
を備えるデータ取込保持装置。
【請求項５】
請求項１〜４のいずれかに記載のデータ取込保持装置において、
前記保持手段は、前記入力データのビット数分の複数個の前記第１のデータ取込記憶部を備え、
前記パルス発生手段からのパルス信号が、前記複数個の前記第１のデータ取込記憶部に前記ラッチ用パルスとして同期して供給される
データ取込保持装置。
【請求項６】
ラッチ用パルスのパルス幅区間で入力データを取り込んで保持する第１のデータ取込記憶部を備える保持手段と、
前記第１のデータ取込記憶部と同じあるいは同等の構成の第２のデータ取込記憶部を備え、クロック信号の立ち上がりから、前記第２のデータ取込記憶部における入力データの取込時間分のパルス幅区間の第１のパルス信号を生成し、前記ラッチ用パルスとして、前記第１のデータ取込記憶部に供給すると共に、
前記第１のデータ取込記憶部と同じあるいは同等の構成の第３のデータ取込記憶部を備え、前記クロック信号の立ち下がりから、前記第３のデータ取込記憶部における入力データの取込時間分のパルス幅区間の第２のパルス信号を生成し、前記ラッチ用パルスとして、前記第１のデータ取込記憶部に供給するパルス発生手段と、
を備えるデータ取込保持装置。
【請求項７】
請求項６に記載のデータ取込保持装置において、
前記パルス発生手段は、
前記クロック信号の立ち上がりをパルス幅区間の前縁とすると共に、前記第２のデータ取込記憶部で取込保持された出力に基づいて前記パルス幅区間の後縁を決定して前記第１のパルス信号を生成する第１のパルス生成部と、
前記第２のデータ取込記憶部を備え、前記第１のパルス生成部で生成した前記第１のパルス信号により、前記第２のデータ取込記憶部に所定のプリセット値を取込保持し、当該取込保持した出力を前記第１のパルス生成部に供給する第１の後縁タイミング生成手段と、
前記クロック信号の立ち下がりをパルス幅区間の前縁とすると共に、前記第３のデータ取込記憶部で取込保持された出力に基づいて前記パルス幅区間の後縁を決定して前記第２のパルス信号を生成する第２のパルス生成部と、
前記第３のデータ取込記憶部を備え、前記第２のパルス生成部で生成した前記第２のパルス信号により、前記第３のデータ取込記憶部に所定のプリセット値を取込保持し、当該取込保持した出力を前記第２のパルス生成部に供給する第２の後縁タイミング生成手段と、
を備えるデータ取込保持装置。
【請求項８】
請求項６に記載のデータ取込保持装置において、
第１のイネーブル信号を、前記クロック信号でラッチする第１のラッチ手段と、
第２のイネーブル信号を、前記クロック信号でラッチする第２のラッチ手段と、
前記第１のラッチ手段でラッチされた前記第１のイネーブル信号により、前記パルス発生手段の前記第１のパルス信号の発生を制御する手段と、
前記第２のラッチ手段でラッチされた前記第２のイネーブル信号により、前記パルス発生手段の前記第２のパルス信号の発生を制御する手段と、
を備えるデータ取込保持装置。
【請求項９】
請求項７に記載のデータ取込保持装置において、
第１のイネーブル信号を、前記クロック信号でラッチする第１のラッチ手段と、
第２のイネーブル信号を、前記クロック信号でラッチする第２のラッチ手段と、
前記第１のラッチ手段でラッチされた前記第１のイネーブル信号により、前記第１の後縁タイミング生成手段からの前記取込保持された出力の前記第１のパルス生成部への供給を制御し、前記パルス発生手段の前記第１のパルス信号の発生を制御する手段と、
前記第２のラッチ手段でラッチされた前記第２のイネーブル信号により、前記第２の後縁タイミング生成手段からの前記取込保持された出力の前記第２のパルス生成部への供給を制御し、前記パルス発生手段の前記第２のパルス信号の発生を制御する手段と、
を備えるデータ取込保持装置。
【請求項１０】
請求項６〜９のいずれかに記載のデータ取込保持装置において、
前記保持手段は、前記入力データのビット数分の複数個の前記第１のデータ取込記憶部を備え、
前記パルス発生手段からのパルス信号が、前記複数個の前記第１のデータ取込記憶部に前記ラッチ用パルスが同期して供給される
データ取込保持装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば１ビットまたは複数ビットからなる入力データをラッチして取り込むデータ取込保持装置に関する。
【背景技術】
【０００２】
クロック信号に同期して入力デジタルデータを取り込んで保持するデータ取込保持装置としては、データ取込記憶部として、図１７に示すような、いわゆるＤラッチ（スルーラッチ）を用いるものが知られている（例えば特許文献１（特開平11-259274号公報）参照）。
【０００３】
この図１７は、１ビット当たりのデータ取込保持装置を示すものである。入力データＤｉｎ（図１８（Ａ）参照）がデータ取込記憶部としてのＤラッチ回路１のＤ入力端子に供給される。
【０００４】
そして、クロック信号ＣＬＫ（図１８（Ｂ）参照）がパルス発生器２に供給される。パルス発生器２は、この例では、クロック信号ＣＬＫの立ち上がり時点から所定パルス幅のパルス信号Ｐｓ（図１８（Ｃ）参照）を生成する。
【０００５】
このパルス発生器２からのパルス信号Ｐｓは、インバータ３により反転された位相およびさらにインバータ４により反転された位相との２つの位相の信号とされ、Ｄラッチ回路１に、そのラッチ用パルスとして供給される。
【０００６】
この結果、Ｄラッチ回路１では、パルス信号Ｐｓのパルス幅期間で、入力データＤｉｎが取り込まれ、パルス信号Ｐｓのパルス幅期間以降では、パルス幅期間で取り込まれた入力データＤｉｎが保持された出力信号Ｄｏｕｔ（図１８（Ｄ）参照）が得られる。
【０００７】
すなわち、Ｄラッチ回路１は、パルス信号Ｐｓのパルス幅期間の入力データＤｉｎを取り込み、それを保持する出力信号Ｄｏｕｔを生成して、出力する。
【０００８】
ところで、パルス発生器２からのパルス信号Ｐｓのパルス幅は、データ取込記憶部（Ｄラッチ回路１）が要求する入力データの取り込み（書き込み）時間に等しい、あるいはそれ以上の時間幅を有する必要がある。パルス信号Ｐｓのパルス幅が、Ｄラッチ回路１が要求する入力データの取り込み（書き込み）時間よりも短い場合には、入力データの取り込み（書き込み）の失敗になり、誤動作を招くからである。
【０００９】
図１９は、従来のパルス発生器２の一例の構成図を示すものである。この例のパルス発生器２は、遅延差型と呼ばれるもので、ナンドゲート３と、インバータ４と、複数個のインバータが直列接続されたインバータチェーン５とからなる。
【００１０】
そして、クロック信号ＣＬＫ（図２０（Ａ）参照）が、そのままナンドゲート３の一方の入力端に供給されると共に、インバータチェーン５に供給されて、インバータ数分遅延され、遅延クロック信号ＤＣＬＫ（図２０（Ｂ）参照）とされる。遅延クロック信号ＤＣＬＫは、ナンドゲート３の他方の入力端に供給される。
【００１１】
したがって、図１９の例では、インバータチェーン５のインバータ数分に応じたパルス幅期間を備えるパルス信号Ｐｓが生成される。つまり、この図１９の例の構成の場合には、インバータチェーン５のインバータ数が調整されることにより、Ｄラッチ回路１が要求する入力データの取り込み（書き込み）時間を保証するようにしている。
【００１２】
また、図２１は、スキュードインバータ型と呼ばれるパルス発生器で、デューティ比変調によってパルス信号を生成するものである。
【００１３】
この例では、クロック信号ＣＬＫ（図２２（Ａ）参照）は、直列に接続された複数個、この例では４個のインバータ６ａ，６ｂ，６ｃ，６ｄのインバータチェーン６に供給される。デューティ比変調の変調率は、このインバータチェーン６内の各インバータのｐｎ比の偏り具合で決まる。ここで、ｐｎ比とは、各インバータにおけるｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴのサイズ比である。
【００１４】
この例では、インバータチェーン６内のインバータ６ａ，６ｃにおけるｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとのサイズ比が３：１とされ、インバータ６ｂ，６ｄにおけるｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの比が１：１とされている。
【００１５】
この図２１の例の場合においては、パルス発生器２では、図２２（Ａ）に示すように、デューティ比が５０：５０であるクロック信号ＣＬＫから、デューティ比が２０：８０のパルス信号Ｐｓが生成される。
【００１６】
この図２１の例の場合、クロック信号ＣＬＫの周期が固定であるならば、パルス信号Ｐｓのパルス幅は、予め作り込まれたインバータチェーン６で決定されることになる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平１１−２５９２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
以上のようにして、従来のパルス発生器は、予め作り込まれたインバータチェーンによる遅延時間で決定されるようにされている。
【００１９】
ところで、回路を構成する素子として低速素子、高速素子などをどのように組み合わせるかのプロセスばらつきや、回路の動作時温度、動作時電圧などによって、回路の動作速度が変動することは一般に良く知られている。このような変動要因が発生すると、上述したデータ取込保持装置（Ｄラッチ回路１）が要求するデータ書き込み時間（取り込み時間）と、パルス発生器２からのパルス信号Ｐｓのパルス幅とがそれぞれ変動する。
【００２０】
そして、データ取り込み保持装置と、パルス発生器とは、回路が異なるので、変動の仕方、変動の割合が同じになる保証は全くない。
【００２１】
このため、上記のような変動要因が生じたときに、パルス信号Ｐｓのパルス幅が、データ取り込み保持装置（Ｄラッチ回路１）が要求する入力データの取り込み（書き込み）時間に等しい、あるいはそれ以上の時間幅を有する関係が保持できなくなる場合がある。すなわち、パルス信号Ｐｓのパルス幅が、Ｄラッチ回路１が要求する入力データの取り込み（書き込み）時間よりも短くなり、入力データの取り込み（書き込み）を失敗し、誤動作を招くおそれが生じる。
【００２２】
この発明は、上記のような変動要因が発生した場合においても、上記の問題点を回避できるようにしたデータ取込保持装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記の課題を解決するために、この発明によるデータ取込保持装置は、
ラッチ用パルスのパルス幅区間で入力データを取り込んで保持する第１のデータ取込記憶部を備える保持手段と、
前記第１のデータ取込記憶部と同じあるいは同等の構成の第２のデータ取込記憶部を備え、クロック信号から、前記第２のデータ取込記憶部における入力データの取込時間分のパルス幅区間のパルス信号を生成し、前記ラッチ用パルスとして、前記第１のデータ取込記憶部に供給するパルス発生手段と、
を備えることを特徴とする。
【００２４】
上記の構成のデータ取込保持装置においては、パルス発生手段は、第１のデータ取込記憶部と同じあるいは同等の構成の第１のデータ取込記憶部を備え、第２のデータ取込記憶部における入力データの取込時間分のパルス幅区間のパルス信号を生成する。そして、生成したパルス信号を、第１のデータ取込記憶部に、入力データのラッチ用パルスとして供給する。
【００２５】
もしも、上述したような変動要因によって、回路の動作速度が変動した場合、第１のデータ取込記憶部と、パルス発生手段とでは、同じあるいは同等の構成のデータ取込記憶部を備えているので、それらにおける動作速度変動はほぼ同一となる。
【００２６】
このため、第１のデータ取込記憶部におけるデータ取込時間が変動しても、パルス発生手段からのパルス信号のパルス幅も同様に変動し、パルス信号のパルス幅が、第１のデータ取込記憶部が要求する入力データの取込時間よりも短くなることが防止される。これにより、第１のデータ取込記憶部への入力データの取り込みの失敗による誤動作を防止することができる。
【発明の効果】
【００２７】
この発明によれば、第１のデータ取込記憶部におけるデータ取込時間が変動しても、パルス発生手段からのパルス信号のパルス幅も同様に変動するので、第１のデータ取込記憶部への入力データの取り込みの失敗による誤動作を防止することができる。
【図面の簡単な説明】
【００２８】
【図１】この発明によるデータ取込保持装置の実施形態の全体構成を示すブロック図である。
【図２】この発明によるデータ取込保持装置の実施形態の一部を構成するデータ取込記憶部としてのビットラッチ部の構成例を示す図である。
【図３】この発明によるデータ取込保持装置の実施形態の一部を構成するパルス発生部の構成例を示す図である。
【図４】図３の例のパルス発生部の動作を説明するために用いるタイミングチャートを示す図である。
【図５】この発明によるデータ取込保持装置の実施形態の効果を説明するために用いる図である。
【図６】この発明によるデータ取込保持装置の実施形態の一部を構成するパルス発生部の他の構成例を示す図である。
【図７】図６の例のパルス発生部の動作を説明するために用いるタイミングチャートを示す図である。
【図８】この発明によるデータ取込保持装置の実施形態の効果を説明するために用いる図である。
【図９】ダブルエッジトリガ型のデータ取込保持装置の従来例を示すブロック図である。
【図１０】この発明によるデータ取込保持装置のダブルエッジトリガ型の場合の実施形態の一部を構成するパルス発生部の構成例を示す図である。
【図１１】図１０の例のパルス発生部の動作を説明するために用いるタイミングチャートを示す図である。
【図１２】図１０の例のパルス発生部の一部回路の構成例のブロック図である。
【図１３】図１０の例のパルス発生部の一部回路の構成例のブロック図である。
【図１４】図１０の例のパルス発生部の一部回路の構成例のブロック図である。
【図１５】この発明によるデータ取込保持装置のダブルエッジトリガ型の場合の実施形態の効果を説明するために用いる図である。
【図１６】この発明によるデータ取込保持装置のダブルエッジトリガ型の場合の実施形態の効果を説明するために用いる図である。
【図１７】従来のデータ取込保持装置の一例を説明するためのブロック図である。
【図１８】図１７の従来例を説明するために用いるタイミングチャートを示す図である。
【図１９】従来のデータ取込保持装置におけるパルス発生部の構成例を示すブロック図である。
【図２０】図１９の従来例のパルス発生部を説明するために用いるタイミングチャートを示す図である。
【図２１】従来のデータ取込保持装置におけるパルス発生部の他の構成例を示すブロック図である。
【図２２】図２０の従来例のパルス発生部を説明するために用いる図である。
【発明を実施するための形態】
【００２９】
以下、この発明によるデータ取込保持装置の実施形態を、図を参照しながら説明する。
【００３０】
［第１の実施形態］
図１は、この発明によるデータ取込保持装置の実施形態の全体の構成例を示すブロック図である。この図１の例は、８ビットの入力データＤｉｎ０〜Ｄｉｎ７を、パルス信号ＰＬＳにより取り込んで保持する場合である。
【００３１】
図１に示すように、この実施形態では、データ取込保持装置は、入力データの各ビットデータＤｉｎ０，Ｄｉｎ１，Ｄｉｎ２，・・・，Ｄｉｎ７のそれぞれを取り込んで保持するビットラッチ部１０，１１，１２，・・・，１７と、パルス発生部２０とを備える。
【００３２】
ビットラッチ部１０，１１，１２，・・・，１７のそれぞれは、各ビットデータの保持手段に相当するもので、同じ構成を備える。そして、ビットラッチ部１０，１１，１２，・・・，１７のそれぞれは、データ入力端子と、ラッチ用パルス入力端子と、データ出力端子とを備える。これらビットラッチ部１０，１１，１２，・・・，１７の内部構成例については後述する。
【００３３】
入力データの各ビットデータＤｉｎ０，Ｄｉｎ１，Ｄｉｎ２，・・・，Ｄｉｎ７のそれぞれは、これらビットラッチ部１０，１１，１２，・・・，１７のデータ入力端子に入力される。
【００３４】
パルス発生部２０は、これに入力されるクロック信号ＣＬＫの立ち上がりまたは立ち下がりの一方、この例では立ち上がり時点から所定のパルス幅を有するパルス信号ＰＬＳを生成する。このパルス発生部２０の構成例については後述する。
【００３５】
このパルス発生部２０で生成されたパルス信号ＰＬＳは、ビットラッチ部１０，１１，１２，・・・，１７のラッチ用パルス入力端子に共通に供給される。
【００３６】
ビットラッチ部１０〜１７のそれぞれは、パルス信号ＰＬＳのパルス幅期間において、入力される各ビットデータＤｉｎ０〜Ｄｉｎ７をスルーラッチする。そして、ビットラッチ部１０〜１７のそれぞれは、パルス幅期間以降は、ラッチした値を保持することで、データ出力端子から出力データＤｏｕｔ０〜Ｄｏｕｔ７を出力する。
【００３７】
＜ビットラッチ部１０〜１７の例＞
前述したように、ビットラッチ部１０〜１７は、全く同一の構成を有するものであるので、以下の説明では、ビットラッチ部１０を例にとって、その構成例を説明する。
【００３８】
図２は、ビットラッチ部１０の内部構成例を示す図である。このビットラッチ部１０は、１ビット記憶部１０１と、インバータ１０２，１０３，１０４とを備えて構成されている。１ビット記憶部１０１は、第１のデータ取込記憶部に対応する。
【００３９】
１ビット記憶部１０１は、この例では、スリーステートバッファ型の１ビット記憶セルの構成とされている。すなわち、図２に示すように、この例の１ビット記憶部１０１は、入力ビットデータＤｉｎ０を受けるスリーステートバッファ１１０と、このスリーステートバッファ１１０の出力側に設けられているキーパー（保持部）１１１とからなる。
【００４０】
このキーパー１１１は、スリーステートバッファ１１２と、インバータ１１３とからなる。そして、スリーステートバッファ１１０の出力信号がインバータ１１３で極性反転されて、スリーステートバッファ１１２に供給される。スリーステートバッファ１１２の出力は、スリーステートバッファ１１０の出力側、つまり、１ビット記憶部１０１の出力端に供給される。
【００４１】
図２の例では、この１ビット記憶部１０１の出力は、入力ビットデータＤｉｎ０を極性反転したものとなっているので、インバータ１０２により極性反転させて、ビットラッチ部１０の出力Ｄｏｕｔ０とする。
【００４２】
パルス発生部２０からのパルス信号ＰＬＳは、インバータ１０３により極性反転されて１ビット記憶部１０１に供給されると共に、さらにインバータ１０４により元の極性に戻されて、１ビット記憶部１０１に供給される。１ビット記憶部１０１では、このパルス信号ＰＬＳの２つの位相信号φ、φ！（この明細書では、φ！は、φのオーバーバーと同じ意味を持つもので、！は反転位相を意味するものとする）は、スリーステートバッファ１１０および１１２のゲート制御信号となる。
【００４３】
この例では、２つの位相信号φ、φ！が、［φ、φ！］＝［１，０］のときには、スリーステートバッファ１１０がゲート開、スリーステートバッファ１１２がゲート閉（ハイインピーダンスの状態）となるように制御される。また、パルス信号ＰＬＳの２つの位相信号φ、φ！が、［φ、φ！］＝［０，１］のときには、スリーステートバッファ１１２がゲート開、スリーステートバッファ１１０がゲート閉（ハイインピーダンスの状態）となるように制御される。
【００４４】
なお、この明細書において、信号状態が「１」とはハイレベル状態を意味しており、また、信号状態が「０」とはローレベル状態を意味しているものである。
【００４５】
すなわち、パルス信号ＰＬＳのパルス幅区間では、スリーステートバッファ１１０はゲート開、スリーステートバッファ１１２はゲート閉、の状態になり、パルス幅区間以降の区間では、その逆の状態になる。
【００４６】
したがって、ビットラッチ部１０では、次のような動作をする。
【００４７】
ビット記憶部１０に供給されるパルス信号ＰＬＳが「１」の状態となるパルス幅区間になると、１ビット記憶部１０１のスリーステートバッファ１１０は、ゲート開の状態となる。したがって、このパルス信号ＰＬＳのパルス幅区間で入力ビットデータＤｉｎ０はスルーされ、そのまま出力データＤｏｕｔ０とされる。
【００４８】
そして、パルス信号ＰＬＳのパルス幅区間以降の区間（パルス信号ＰＬＳは「０」の状態）になると、スリーステートバッファ１１０は、ゲート閉の状態となるが、スリーステートバッファ１１２がゲート開の状態になるため、スリーステートバッファ１１０の出力がキーパー１１１において保持される。
【００４９】
こうして１ビット記憶部１０１にパルス信号ＰＬＳのパルス幅区間で取り込まれて保持されたデータは、インバータ１０２により極性反転された後、出力データＤｏｕｔ０とされる。
【００５０】
＜パルス発生部２０の例＞
図３に、この実施形態におけるパルス発生部２０の構成例のブロック図を示す。この実施形態のパルス発生部２０は、パルス信号ＰＬＳを生成するパルス生成部を構成するナンドゲート２１およびインバータ２２と、チョッパ回路２３とからなる。チョッパ回路２３は、パルス信号ＰＬＳのパルス幅区間の後縁タイミングを生成する後縁タイミング生成手段を構成する。
【００５１】
ナンドゲート２１の一方の入力端にはクロック信号ＣＬＫが供給され、他方の入力端には、チョッパ回路２３からの出力信号ＣＨＰが供給される。そして、チョッパ回路３３からの出力信号ＣＨＰが「１」であるときに、クロック信号ＣＬＫの立ち上がりが到来すると、ナンドゲート２１の出力がインバータ２２により極性反転されることにより、「１」に立ち上がるパルス信号ＰＬＳが生成される。
【００５２】
チョッパ回路２３は、パルス信号ＰＬＳのパルス幅期間を生成する機能を有するもので、この例では、ビットラッチ部１０〜１７のそれぞれの１ビット記憶部１０１と同じ構成の１ビット記憶部２３１を具備する。ただし、この１ビット記憶部２３１の場合には、入力ビットデータの代わりに、この例では、ローレベル（接地レベル）が入力されている。
【００５３】
さらに、チョッパ回路２３は、１ビット記憶部２３１のみならず、前述したビットラッチ部１０と同様に、インバータ２３２と、インバータ２３３，２３４を備える。すなわち、チョッパ回路２３の出力は、インバータ２３２により極性反転されて出力信号ＣＨＰとされる。
【００５４】
そして、インバータ２３３には、インバータ２２の出力であるパルス信号ＰＬＳが供給され、インバータ２３３および２３４からのパルス信号ＰＬＳの２つの位相信号φ！、φが、１ビット記憶部２３１に供給される。
【００５５】
すなわち、この例のパルス発生部２０においては、チョッパ回路２３におけるこれら１ビット記憶部２３１、インバータ２３２，２３３，２３４からなる回路部分は、ビットラッチ部１０と全く同じである。
【００５６】
しかし、このパルス発生部２０のチョッパ回路２３は、ビットラッチ部１０と全く同じではない。すなわち、図３に示すように、１ビット記憶部２３１の出力端とインバータ２３２との接続点は、この例は、ｎ型ＭＯＳＦＥＴからなるスイッチ２３５を介して接地されている。
【００５７】
そして、このスイッチ２３５を構成するｎ型ＭＯＳＦＥＴのゲートには、クロック信号ＣＬＫがインバータ２３６により極性反転されて供給される。したがって、クロック信号ＣＬＫが「０」（ローレベル）である区間では、インバータ２３２の入力側は、スイッチ２３５がオンとなるので常に接地電位となり、出力信号ＣＨＰは、「１」の状態となる。
【００５８】
また、クロック信号ＣＬＫが「１」（ハイレベル）となる区間では、スイッチ２３５がオフとなるので、インバータ２３２の入力側には、１ビット記憶部２３１の出力が供給される状態となり、出力信号ＣＨＰは、１ビット記憶部２３１の出力に応じたものとなる。
【００５９】
つまり、この図３の例では、クロック信号ＣＬＫの「１」の区間で、１ビット記憶部２３１の出力を有効とすることで、クロック信号ＣＬＫの立ち上がりをパルス幅区間の前縁とするパルス信号ＰＬＳを生成するようにするものである。
【００６０】
次に、この例のパルス発生部２０のパルス生成動作を、図４のタイミングチャートを参照しながら説明する。
【００６１】
クロック信号ＣＬＫ（図４（Ａ）参照）の立ち上がり以前の、クロック信号ＣＬＫが「０」であるときには、スイッチ２３５には、クロック信号ＣＬＫの極性反転信号（図４（Ｂ）参照）が供給されるため、このスイッチ２３５がオンである。このため、インバータ２３２の入力側は接地電位であり、出力信号ＣＨＰ（図４（Ｃ）参照）は「１」の状態となっている。
【００６２】
そして、クロック信号ＣＬＫが「０」であるときには、ナンドゲート２１の一方の入力が「０」であることから、パルス信号ＰＬＳ（図４（Ｄ）参照）は、「０」の状態となっている。
【００６３】
クロック信号ＣＬＫが立ち上がって「１」の状態になると、ナンドゲート２１およびインバータ２２からなるパルス生成部を経て、パルス信号ＰＬＳが「１」になり、パルス幅の前縁（パルスの立ち上がり）が形成される。
【００６４】
このパルス信号ＰＬＳが「１」になったことを受けて、ビットラッチ部１０〜１７において、入力データＤｉｎ０〜Ｄｉｎ１７の取り込み（書き込み）が開始される。これと同時に、チョッパ回路２３では、パルス信号ＰＬＳがインバータ２３３，２３４を通じて供給されている１ビット記憶部２３１において、入力データ（接地電位＝「０」）の取り込み（書き込み）が開始される。
【００６５】
このとき、パルス信号ＰＬＳが「１」のときには、クロックＣＬＫが［１］であって、スイッチ２３５がオフであるので、１ビット記憶部２３１の出力がインバータ２３２を通じて極性反転されて出力信号ＣＨＰとして出力される状態となっている。
【００６６】
そして、パルス信号ＰＬＳが「１」により、チョッパ回路２３の１ビット記憶部２３１で取り込んだ入力データ（接地電位）の電位が論理電位として十分なレベルに達する時点になると、１ビット記憶部２３１の出力は「１」になる。
【００６７】
すると、チョッパ回路２３の出力信号ＣＨＰが「０」になり、パルス信号ＰＬＳも「０」になる。すなわち、パルス信号ＰＬＳのパルス幅期間の後縁（パルスの立ち下がり）となる。この場合、パルス信号ＰＬＳのパルス幅には、１ビット記憶部２３１での書き込み時間マージンが付されている。
【００６８】
以上のようにして、このパルス発生部２０からは、チョッパ回路２３の１ビット記憶部２３１により、ビットラッチ部１０〜１７のそれぞれが備える１ビット記憶部１０１での入力データ取込時間に等しいパルス幅のパルス信号ＰＬＳが得られる。
【００６９】
そして、この実施形態では、チョッパ回路２３の１ビット記憶部２３１は、ビットラッチ部１０〜１７のそれぞれが備える１ビット記憶部１０１と同じ構成を備える。したがって、プロセスばらつきや、回路の動作時温度、動作時電圧などによって、１ビット記憶部１０１の動作速度が変動したとしても、それに追従するように、パルス信号ＰＬＳのパルス幅が変動するので、入力データの取り込み（書き込み）の失敗を回避できる。
【００７０】
図５は、以上説明した実施形態のパルス発生部２０における動作波形と、プロセスばらつきに対する比較を示すものである。
【００７１】
図５（Ａ）〜（Ｄ）は、１ビット記憶部の回路全体を構成するｎ型ＭＯＳＦＥＴと、ｐ型ＭＯＳＦＥＴとのタイプの組み合わせにおけるパルス発生部２０における動作波形を示している。例えば「ＳｌｏｗＳｌｏｗ」は、ｎ型ＭＯＳＦＥＴと、ｐ型ＭＯＳＦＥＴとが共に低速タイプの素子で、１ビット記憶部の回路全体を構成した場合を意味している。また、例えば「ＳｌｏｗＦａｓｔ」は、ｎ型ＭＯＳＦＥＴが低速タイプ、ｐ型ＭＯＳＦＥＴが高速タイプの素子で、１ビット記憶部の回路全体を構成した場合を意味している。
【００７２】
そして、図５（Ａ）〜（Ｄ）において、実線は、クロック信号ＣＬＫを示している。また、細かい破線は、パルス信号ＰＬＳの動作波形を示している。粗い破線は、チョッパ回路２３の１ビット記憶部２３１の出力端に得られる信号の動作波形を示している。また、一点鎖線は、ビットラッチ部の１ビット記憶部１０１の出力端に得られる信号の動作波形を示している。
【００７３】
この図５から判るように、クロック信号ＣＬＫの立ち上がりエッジに同期して、パルス信号ＰＬＳが生成されている。
【００７４】
そして、チョッパ回路２３の１ビット記憶部２３１の保持ノード電位波形（粗い破線）と、データラッチ用の１ビット記憶部１０１の保持ノード電位波形（一点鎖線）とが、データの書き込み動作時において極めて酷似していることがわかる。しかも、プロセスばらつき条件を、図５（Ａ）〜（Ｄ）のように、様々に変えた場合であっても、酷似していることがわかる。
【００７５】
そして、パルス信号ＰＬＳ（細かい破線）のパルス幅期間において、データラッチ用の１ビット記憶部１０１の保持ノード電位波形（一点鎖線）は、取り込んだデータの電位は、十分に安定した電位にまで達していることが判る。
【００７６】
なお、上述の実施形態では、チョッパ回路２３の１ビット記憶部２３１では、データ入力の２値のうちの一方、この例では、ローレベルのみを取り込むようにしている。したがって、ビットラッチ部の１ビット記憶部１０１で取り込む入力が、１ビット記憶部２３１で取り込む入力データレベルと異なる場合には、パルス信号ＰＬＳのパルス幅期間は、それを１ビット記憶部１０１で取り込みときの時間とは正確には一致しない。
【００７７】
そこで、実際的には、パルス発生部２３においてもチューニングが必要になる。しかし、従来の場合には、様々な条件下での検証作業が必要であるのに比べて、この実施形態では、検証しなければならないのは、上記の１ビット記憶部２３１で取り込む所定のプリセット値と、入力データレベルとが異なる場合のみとなる。このため、従来に比べて検証作業が非常に容易になる。
【００７８】
なお、ビットラッチ部の１ビット記憶部１０１で取り込む２値のそれぞれをプリセット値とする１ビット記憶部を備える２個のチョッパ回路を設け、この２個のチョッパ回路の出力を合成して得られるチョップ信号を用いるように構成しても良い。
【００７９】
また、この実施形態のデータ取込保持装置によれば、高速動作となると言う効果もある。すなわち、従来の一般的なこの種のデータ取込保持装置は、ラッチ回路としてマスタースレーブ式フリップフロップを用いたものとなっている。
【００８０】
データ取込保持装置の高速動作のためには、ラッチ回路（フリップフロップ回路）の動作速度、とりわけインサーションディレー（Insertion  Delay）が小さいことが重要である。ここで、インサーションディレーとは、クロック信号ＣＬＫの１周期のうち、ラッチ回路（フリップフロップ回路）で消費してしまう時間であり、これが短いほど高速動作になる。
【００８１】
一般的に、インサーションディレーは、セットアップタイム（Setup  Time）と、バリッドディレー（Valid  Delay）との和として定義される。従来のマスタースレーブ式フリップフロップでは、クロック信号ＣＬＫの立ち上がり直前にマスター側ラッチへの書き込み時間を要し、それがセットアップタイムである。
【００８２】
これに対して、上述した実施形態のデータ取込保持装置におけるビットラッチ部１０〜１７のそれぞれは、クロック信号ＣＬＫの立ち上がり直前の書き込み動作は存在しない。このため、セットアップタイムはゼロである。
【００８３】
バリッドディレーは、従来のマスタースレーブ式フリップフロップの場合には、マスター側ラッチからスレーブ側ラッチへのデータの書き込み時間にほぼ等しい。これに対して、この実施形態の場合には、バリッドディレーは、１ビット記憶部１０１への書き込み時間にほぼ等しい。したがって、従来の場合と、この実施形態の場合とで、バリッドディレーは、ほぼ同等であると考えられる。
【００８４】
以上のことから、上述の実施形態のデータ取込保持装置は、従来のマスタースレーブフリップフロップを用いたデータ取込保持装置に比較して、セットアップタイムが存在しない分、インサーションディレーが小さくなり、高速動作が可能となる。
【００８５】
なお、図１の実施形態では、入力データＤｉｎが８ビットであったので、８個のビットラッチ回路１０〜１７を設けるようにしたが、ビットラッチ回路の数は、入力データＤｉｎのビット数に応じた数を設けるようにするものであることは言うまでもない。
【００８６】
［第２の実施形態（パルス発生部の他の例）］
図１に示したデータ取込保持装置における実際の用途においては、イネーブル信号によって、データラッチ機能の動作実行／停止を制御することが必須である。第２の実施形態は、このイネーブル機能を備えたデータ取込保持装置である。
【００８７】
この第２の実施形態のデータ取込保持装置の基本的な全体構成は、第１の実施形態と全く同様に図１に示したものである。そして、ビットラッチ部１０〜１７のそれぞれの構成も、第１の実施形態と全く同様に、図２に示した構成を備えるものである。
【００８８】
この第２の実施形態では、パルス発生部２０の構成が第１の実施形態とは一部異なる。図６は、この第２の実施形態におけるパルス発生部２０の構成例を示す図で、図３の例の各部と同一部分には同一参照符号を付与してある。
【００８９】
この第２の実施形態のパルス発生部２０は、第１の実施形態のパルス発生部２０のチョッパ回路２３に代えて、チョッパ回路２４が設けられる点が異なる。すなわち、図６に示すように、この第２の実施形態のパルス発生部２０のチョッパ回路２４におけるパルス信号ＰＬＳを生成する部分の構成は、第１の実施形態のパルス発生部２０と同様である。
【００９０】
すなわち、チョッパ回路２４は、１ビット記憶部２３１、インバータ２３３，２３４，スイッチ２３５，インバータ２３６を備え、第１の実施形態と同様にしてパルス信号ＰＬＳを発生する。
【００９１】
この第２の実施形態のパルス発生部２０のチョッパ回路２４には、さらに、いわゆるクロックイネーブラ２４１が追加されて設けられる点が第１の実施形態とは異なる。
【００９２】
このクロックイネーブラ２４１は、１ビット記憶部１０１や１ビット記憶部２３１と同じ構成の１ビット記憶部２４２と、インバータ２４３とからなる。
【００９３】
そして、１ビット記憶部２４２の入力データとして、イネーブル信号ＥＮが供給される。また、クロック信号ＣＬＫが、インバータ２３６を通じて、この１ビット記憶部２４２に供給されると共に、インバータ２３６からのクロック信号ＣＬＫの極性反転信号が、さらにインバータ２４３を通じて１ビット記憶部２４２に供給される。
【００９４】
つまり、１ビット記憶部２４２には、クロック信号ＣＬＫの２つの位相信号φ、φ！が、この１ビット記憶部２４２に内蔵されるスリーステートバッファのゲート制御信号として供給される。
【００９５】
これにより、クロック信号ＣＬＫによって、イネーブル信号ＥＮがラッチされて保持される。この例では、パルス信号ＰＬＳは、クロック信号ＣＬＫの立ち上がりを前縁とするパルスとされるが、１ビット記憶部２４２では、パルス信号ＰＬＳの発生前であるクロック信号ＣＬＫの立ち下がりにより、イネーブル信号ＥＮがラッチされて保持される。
【００９６】
そして、この第２の実施形態のパルス発生部２０のチョッパ回路２４においては、インバータ２３２に代わって、ノアゲート２４４が設けられる。このノアゲート２４４の一方の入力端は、１ビット記憶部２３１の出力端とスイッチ２３５との接続点に接続される。そして、このノアゲート２４４の他方の入力として、クロックイネーブラ２４１の１ビット記憶部２４２からの、クロック信号ＣＬＫによるイネーブル信号ＥＮのラッチ出力ＣＥＮが供給される。
【００９７】
そして、このノアゲート２４４の出力信号が、チョッパ回路２４の出力信号ＣＨＰとされる。
【００９８】
以上の構成の第２の実施形態におけるパルス発生部２０の動作について、図７のタイミングチャートを参照しながら説明する。
【００９９】
図７（Ａ）に示すように、この例では、データラッチ機能の動作実行／停止を制御するイネーブル信号ＥＮは、データラッチ機能の動作を実行させるイネーブル状態とすべきときには「１」とされる。また、イネーブル信号ＥＮは、データラッチ機能の動作を停止させるディスエーブル状態とすべきときには「０」とされる。
【０１００】
クロックイネーブラ２４１の１ビット記憶部２４２では、このイネーブル信号ＥＮがクロック信号ＣＬＫ（図７（Ｂ）参照）の立ち下がりでラッチされて保持されるので、この１ビット記憶部２４２の出力信号ＣＥＮは、図７（Ｃ）に示すようなものとなる。すなわち、イネーブル信号ＥＮにより、ディスエーブル状態と指定されるクロック信号ＣＬＫの１または複数周期区間（図７では１周期区間）のみで、１ビット記憶部２４２の出力信号ＣＥＮは、「１」とされる。
【０１０１】
一方、ノアゲート２４４の一方の入力側、すなわち、１ビット記憶部２３１の出力端と、スイッチ２３５との接続点に得られる信号ＤＳは、第１の実施形態で説明したように、図７（Ｄ）に示すようなものとなる。すなわち、信号ＤＳは、クロック信号ＣＬＫのローレベル区間では「０」になると共に、クロック信号ＣＬＫのハイレベル区間では、その立ち上がりから、１ビット記憶部２３１での入力データの書き込み完了までの時間は、「０」、その後は、「１」となる。
【０１０２】
したがって、信号ＤＳとクロックイネーブラ２４１の出力信号ＣＥＮとのノアゲート出力である信号ＣＨＰは、図７（Ｅ）に示すように、ディスエーブル状態と指定されるクロック信号ＣＬＫの１または複数周期区間（図７では１周期区間）では「０」となる。
【０１０３】
このため、パルス生成部を構成するナンドゲート２１では、このディスエーブル状態と指定されるクロック信号ＣＬＫの１または複数周期区間（図６では１周期区間）ではパルス信号ＰＬＳの発生が停止される（図７（Ｆ）参照）。
【０１０４】
以上のようにして、この第２の実施形態のパルス発生部２０では、上述した第１の実施形態と同様の効果を備えると共に、クロック信号ＣＬＫの１周期単位で、パルス信号ＰＬＳの発生実行と発生停止とを制御することができるという効果を奏する。そして、この第２の実施形態によれば、イネーブル信号ＥＮによる、このパルス信号ＰＬＳの発生制御により、データラッチ機能の動作実行／停止を、クロック信号ＣＬＫの１周期単位で制御することができる。
【０１０５】
また、この第２の実施形態においては、クロック信号ＣＬＫを、イネーブル信号ＥＮによりゲート制御するのではないので、クロック信号ＣＬＫは、パルス生成部に常に供給されている状態となっている。このため、イネーブル状態になったときには、速やかにパルス信号ＰＬＳを発生させることができる。
【０１０６】
また、この第２の実施形態では、クロックイネーブラ２４１の出力信号ＣＥＮは、パルス信号ＰＬＳが発生している間（イネーブル状態の区間）では、「０」に固定されるので、パルス出力にグリッチが発生しないという効果もある。
【０１０７】
また、この第２の実施形態のクロックイネーブラ付きのパルス発生部２０を備えるデータ取込保持装置は、従来のマスタースレーブ式フリップフロップをデータラッチ回路として用い、クロックイネーブラ付きである従来のデータ取込保持装置よりも、回路規模を小さくすることができるという効果もある。
【０１０８】
図８は、従来のデータ取込保持装置の場合と、この第２の実施形態のデータ取込保持装置の場合とにおける使用デバイス数（トランジスタ数の概算値）を比較する表を示すものである。
【０１０９】
すなわち、従来の装置におけるビット記憶部に相当するマスタースレーブ式フリップフロップの場合には、１ビット当たりのデバイス数は２６であるのに対して、第２の実施形態の装置の場合のビット記憶部は、１ビット当たりのデバイス数が１８である。
【０１１０】
一方、クロックイネーブラ付きのパルス発生部は、従来装置の場合には、デバイス数が２４であるのに対して、第２の実施形態の装置の場合には、デバイス数が５５となる。
【０１１１】
したがって、第２の実施形態の装置の場合には、クロックイネーブラ付きのパルス発生部のデバイス数が従来の場合よりも多くなるが、１ビット当たりのビット記憶部に使用するデバイス数が少ないので、複数ビットの入力データを取り込む場合には、回路規模が小さくなる。
【０１１２】
そして、図８に示すように、取り込む入力データが４ビット以上になると、第２の実施形態の装置の場合の方が、使用デバイス数が少なくなって、回路規模が小さくなることが判る。
【０１１３】
［第３の実施形態（ダブルエッジトリガ型のデータ取込保持装置）］
上述した第１および第２の実施形態は、クロック信号ＣＬＫの立ち上がりでのみ入力データの取り込みを行うシングルエッジトリガ型のデータ取込保持装置である。これに対して、第３の実施形態は、クロック信号ＣＬＫの立ち上がりおよび立ち下がりの両エッジにおいて、入力データの取り込み保持を行うダブルエッジトリガ型（以下、ＤＥＴ型という）のデータ取込保持装置の場合である。
【０１１４】
＜従来のＤＥＴ型のデータ取込保持装置＞
図９は、従来のＤＥＴ型のデータ取込保持装置の一般的な構成例を示すものである。この図９は、１ビットの入力データのデータ取込保持装置の構成であり、入力データが複数ビットの場合には、図９の回路がその複数ビット分、並列に設けられるものである。
【０１１５】
すなわち、この図９の例のデータ取込保持装置３０は、立ち上がりエッジラッチ部３１と、立ち下がりエッジラッチ部３２と、インバータ３３と、セレクタ３４とからなる。
【０１１６】
入力データＤｉｎは、立ち上がりエッジラッチ回路３１および立ち下がりエッジラッチ回路３２のデータ入力端に供給される。そして、クロック信号ＣＬＫがそのままの極性で立ち上がりエッジラッチ回路３１のクロック入力端に供給されると共に、インバータ３３により極性反転されて立ち下がりエッジラッチ回路３２のクロック入力端に供給される。
【０１１７】
立ち上がりエッジラッチ回路３１では、クロック信号ＣＬＫの立ち上がり区間で、入力データＤｉｎの取り込みが行われ（スルー状態）、クロック信号ＣＬＫの立ち下がりから保持状態（ホールド状態）に切り替わる。そして、立ち上がりエッジラッチ回路３１は、取り込み保持した信号Ｄ＿ＰＯＳをセレクタ３４の一方の入力端Ａに供給する。
【０１１８】
また、立ち下がりエッジラッチ回路３２では、クロック信号ＣＬＫの立ち下がり区間で、入力データＤｉｎの取り込みが行われ（スルー状態）、クロック信号ＣＬＫの立ち上がりから保持状態（ホールド状態）に切り替わる。そして、立ち下がりエッジラッチ回路３２は、取り込み保持した信号Ｄ＿ＮＥＧをセレクタ３４の他方の入力端Ｂに供給する。
【０１１９】
セレクタ３４には、クロック信号ＣＬＫがセレクト信号として供給される。そして、セレクタ３４は、クロック信号ＣＬＫが「０」のときには、立ち上がりエッジラッチ回路３１の出力Ｄ＿ＰＯＳを選択し、クロック信号ＣＬＫが「１」のときには、立ち下がりエッジラッチ回路３１の出力Ｄ＿ＮＥＧを選択して、出力信号Ｄｏｕｔとする。
【０１２０】
すなわち、セレクタ３４で出力として選択されていない側のラッチ部で入力データの取り込みが行われ、クロック信号ＣＬＫの変化点で、保持状態（ホールド状態）に切り替わり、その保持状態になっているラッチ回路の出力が、出力Ｄｏｕｔとして導出される。
【０１２１】
こうして、セレクタ３４からは、クロック信号ＣＬＫの立ち上がりおよび立ち下がりの両方で、入力データＤｉｎがラッチされた出力信号Ｄｏｕｔが出力される。
【０１２２】
＜第３の実施形態のＤＥＴ型データ取込保持装置＞
この第３の実施形態のＤＥＴ型データ取込保持装置も、全体の構成は、第１の実施形態と全く同様に図１に示したものである。そして、ビットラッチ部１０〜１７のそれぞれの構成は、第１の実施形態と全く同様に、図２に示した構成を備えるものである。
【０１２３】
すなわち、第３の実施形態のＤＥＴ型データ取込保持装置は、上述した従来のＤＥＴ型データ取込保持装置のように、クロック信号ＣＬＫの立ち上がりエッジラッチ回路３１と、立ち下がりエッジラッチ回路３２との２個のラッチ回路を有するのではない。第３の実施形態のＤＥＴ型データ取込保持装置においては、１ビットデータについて、クロック信号ＣＬＫの立ち上がりおよび立ち下がりのエッジ時点でのラッチを、図２に示した１個の１ビット記憶部１０１のみで行うようにするものである。
【０１２４】
したがって、第３の実施形態の場合、従来のＤＥＴ型データ取込保持装置におけるビットラッチ部に比べて、ハードウエア規模が１／２になる。
【０１２５】
そして、この第３の実施形態のＤＥＴ型データ取込保持装置のパルス発生部は、クロック信号ＣＬＫの立ち上がりおよび立ち下がりの両方のエッジ時点から、所定のパルス幅を備えるパルス信号ＰＬＳｕｄを発生する。
【０１２６】
第３の実施形態のＤＥＴ型データ取込保持装置では、このパルス信号ＰＬＳｕｄが、図１のビットラッチ部１０〜１７のラッチ用パルス入力端子に供給される。したがって、ビットラッチ部１０〜１７のそれぞれからは、入力データＤｉｎの各ビットデータＤＩＮ０，Ｄ１，Ｄ２，・・・，Ｄ７のそれぞれを、クロック信号ＣＬＫの立ち上がり時点のみではなく、立ち下がり時点においてもラッチした出力信号が出力される。
【０１２７】
＜第３の実施形態のパルス発生部＞
図１０に、この第３の実施形態のＤＥＴ型用のパルス発生部２０ｕｄの構成例を示す。また、図１１に、この第３の実施形態のＤＥＴ型用のパルス発生部２０ｕｄの各部の信号波形からなるタイミングチャートを示す。
【０１２８】
図１０に示すように、第３の実施形態のパルス発生部２０ｕｄは、立ち上がりエッジ用チョッパ回路４０と、立ち下がりエッジ用チョッパ回路５０と、ＤＥＴ用クロックイネーブラ６０とを備える。
【０１２９】
そして、立ち上がりエッジ用チョッパ回路４０の出力側には、スイッチングゲート７１を構成するｐ型ＭＯＳＦＥＴ７１ｐおよびｎ型ＭＯＳＦＥＴ７１ｎが設けられる。また、立ち下がりエッジ用チョッパ回路５０の出力側には、スイッチングゲート７２を構成するｐ型ＭＯＳＦＥＴ７２ｐおよびｎ型ＭＯＳＦＥＴ７２ｎが設けられる。
【０１３０】
さらに、この第３の実施形態のＤＥＴ型用のパルス発生部２０ｕｄは、インバータ７３，７４，７５を備える。
【０１３１】
そして、クロック信号ＣＬＫが立ち上がりエッジ用チョッパ回路４０、立ち下がりエッジ用チョッパ回路５０およびＤＥＴ用クロックイネーブラ６０のそれぞれに供給される。
【０１３２】
また、立ち上がりエッジ用チョッパ回路４０および立ち下がりエッジ用チョッパ回路５０には、前述の例と同様に、このパルス発生部２０ｕｄの出力であるパルス信号ＰＬＳｕｄが供給される。
【０１３３】
そして、立ち上がりエッジ用チョッパ回路４０では、前述の実施形態のチョッパ回路の動作と同様の動作を行うことにより、この例では、クロック信号ＣＬＫ（図１１（Ａ）参照）の立ち上がりから所定の期間は、「１」の状態となる信号ＣＨＰｕ（図１１（Ｂ）参照）を生成する。この立ち上がりエッジ用チョッパ回路４０の構成および動作については、後で詳述する。
【０１３４】
また、立ち上がりエッジ用チョッパ回路５０では、同様に、前述の実施形態のチョッパ回路の動作と同様の動作を行うことにより、この例では、クロック信号ＣＬＫ（図１１（Ａ）参照）の立ち下がりから所定の期間は、「１」の状態となる信号ＣＨＰｄ（図１１（Ｄ）参照）を生成する。この立ち下がりエッジ用チョッパ回路５０の構成および動作についても、後で詳述する。
【０１３５】
立ち上がりエッジ用チョッパ回路４０の出力信号ＣＨＰｕは、スイッチングゲート７１に供給され、立ち下がりエッジ用チョッパ回路５０の出力信号ＣＨＰｄは、スイッチングゲート７２に供給される。
【０１３６】
そして、クロック信号ＣＬＫがそのままの極性で、スイッチングゲート７１のｎ型ＭＯＳＦＥＴ７１ｎのゲートに供給されると共に、スイッチングゲート７２のｐ型ＭＯＳＦＥＴ７２ｐのゲートに供給される。また、クロック信号ＣＬＫがインバータ７３で極性反転されて、スイッチングゲート７１のｐ型ＭＯＳＦＥＴ７１ｐのゲートに供給されると共に、スイッチングゲート７２のｎ型ＭＯＳＦＥＴ７２ｎのゲートに供給される。
【０１３７】
したがって、スイッチングゲート７１では、クロック信号ＣＬＫの「１」の期間で、ｐ型ＭＯＳＦＥＴ７１ｐおよびｎ型ＭＯＳＦＥＴ７１ｎがオンとなって、導通の状態となり、立ち上がりエッジ用チョッパ回路４０の出力信号ＣＨＰｕを通過させる。その結果、スイッチングゲート７１からは、クロック信号ＣＬＫの立ち上がりから、チョッパ回路４０の１ビット記憶部での書き込み時間分のパルス幅を有するパルス信号Ｇｕ（図１１（Ｃ）参照）が得られる。
【０１３８】
また、スイッチングゲート７２では、クロック信号ＣＬＫの「０」の期間で、ｐ型ＭＯＳＦＥＴ７２ｐおよびｎ型ＭＯＳＦＥＴ７２ｎがオンとなって、導通の状態となり、立ち下がりエッジ用チョッパ回路５０の出力信号ＣＨＰｄを通過させる。その結果、スイッチングゲート７２からは、クロック信号ＣＬＫの立ち下がりから、チョッパ回路５０の１ビット記憶部での書き込み時間分のパルス幅を有するパルス信号Ｇｄ（図１１（Ｅ）参照）が得られる。
【０１３９】
そして、パルス発生部２０ｕｄでは、スイッチングゲート７１および７２の出力側が互いに接続されて、ワイヤードオアの接続されている。そして、そのワイヤードオアの出力がインバータ７４および７５を通じてパルス発生部２０ｕｄの出力ＰＬＳｕｄ（図１１（Ｆ）参照）として出力される。
【０１４０】
以上は、クロックイネーブラ６０が存在しない場合、あるいは、クロックイネーブラ６０で、クロック信号ＣＬＫの立ち上がりおよび立ち下がりのエッジパルスを有効（イネーブル状態）とした場合の説明である。
【０１４１】
この第３の実施形態のパルス発生部２０ｕｄでは、クロックイネーブラ６０により、上述の第２の実施形態と同様にして、立ち上がりのパルス信号Ｇｕおよび／または立ち下がりのパルス信号Ｇｄの発生が、クロック信号ＣＬＫに同期して、制御される。
【０１４２】
これにより、ビットラッチ部１０〜１７のそれぞれにおいて、入力データＤｉｎの取り込み保持動作が、クロック信号ＣＬＫの立ち上がり、立ち下がりの一方、あるいは双方について、実行状態または停止状態に制御される。
【０１４３】
すなわち、この第３の実施形態では、立ち上がりエッジ用のクロックイネーブル信号ＥＮ＿Ｐと、立ち下がりエッジ用のクロックイネーブル信号ＥＮ＿Ｎとが、ＤＥＴ用クロックイネーブラ６０に供給される。
【０１４４】
このクロックイネーブラ６０では、前述の第２の実施形態と同様にして、クロック信号ＣＬＫの立ち下がりにより、立ち上がりエッジ用のクロックイネーブル信号ＥＮ＿Ｐがラッチされて、立ち上がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｐが生成出力される。そして、生成された立ち上がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｐが、立ち上がりエッジ用チョッパ回路４０に供給される。
【０１４５】
立ち上がりエッジ用チョッパ回路４０では、この立ち上がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｐによりイネーブル状態とされるクロック周期期間のみ、パルスＧｕを発生するような出力信号ＣＨＰｕを生成するように制御される。
【０１４６】
また、クロックイネーブラ６０では、同様にして、クロック信号ＣＬＫの立ち上がりにより、立ち下がりエッジ用のクロックイネーブル信号ＥＮ＿Ｎがラッチされて、立ち下がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｎが生成出力される。そして、生成された立ち上がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｎが、立ち下がりエッジ用チョッパ回路５０に供給される。
【０１４７】
立ち下がりエッジ用チョッパ回路５０では、この立ち下がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｎによりイネーブル状態とされるクロック周期期間のみ、パルスＧｄを発生するような出力信号ＣＨＰｄを生成するように制御される。
【０１４８】
このＤＥＴ用クロックイネーブラ６０の構成例についても、後で詳述する。
【０１４９】
＜立ち上がりエッジ用チョッパ回路４０の構成例＞
図１２は、立ち上がりエッジ用チョッパ回路４０の構成例を示すブロック図である。
【０１５０】
立ち上がりエッジ用チョッパ回路４０は、パルス信号ＰＬＳｕｄのうちのパルスＧｕのパルス幅期間を生成する機能を有するもので、この例では、ビットラッチ部１０〜１７のそれぞれの１ビット記憶部１０１と同じ構成の１ビット記憶部４０１を具備する。この１ビット記憶部４０１のデータ入力端子には、ローレベル（接地レベル）が入力されている。
【０１５１】
また、立ち上がりエッジ用チョッパ回路４０は、第２の実施形態のパルス発生部２０のチョッパ回路２４のノアゲート２４４，インバータ２３３，２３４，２３６，スイッチ２３５に対応する、ノアゲート４０２，インバータ４０３，４０４，４０６、スイッチ４０５を備える。
【０１５２】
なお、第２の実施形態のパルス発生部２０のチョッパ回路２４におけるクロックイネーブラ２４１は、この第３の実施形態では、パルス発生部２０とは別個に設けられる構成である。このため、ここでは、ノアゲート４０２の他方の入力端には、外部のＤＥＴ用クロックイネーブラ６０からの立ち上がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｐが供給されて、クロック信号ＣＬＫの周期単位でのイネーブル制御がなされる。ノアゲート４０２からは、この立ち上がりエッジ用チョッパ回路４０の出力信号ＣＨＰｕが出力される。
【０１５３】
そして、インバータ４０３には、パルス信号ＰＬＳｕｄが供給されるが、この第３の実施形態では、このインバータ４０３の出力側には、スイッチングゲート４０７が設けられる。
【０１５４】
そして、このスイッチングゲート４０７の出力端に得られる出力は、そのまま１ビット記憶部４０１に供給されると共に、インバータ４０４により極性反転されて、１ビット記憶部４０１に供給される。
【０１５５】
また、この第３の実施形態では、インバータ４０４の入力側には、その入力信号として、ハイレベル（「１」）電位が供給されているスイッチングゲート４０８が設けられる。このスイッチングゲート４０８が導通状態であるときには、このハイレベルの電位の信号が、そのまま１ビット記憶部４０１に供給されると共に、インバータ４０４により極性反転されて、１ビット記憶部４０１に供給される。
【０１５６】
スイッチングゲート４０７は、ｐ型ＭＯＳＦＥＴ４０７ｐおよびｎ型ＭＯＳＦＥＴ４０７ｎで構成される。また、スイッチングゲート４０８は、ｐ型ＭＯＳＦＥＴ４０８ｐおよびｎ型ＭＯＳＦＥＴ４０８ｎで構成される。
【０１５７】
そして、クロック信号ＣＬＫがそのままの極性で、スイッチングゲート４０７のｎ型ＭＯＳＦＥＴ４０７ｎのゲートに供給されると共に、スイッチングゲート４０８のｐ型ＭＯＳＦＥＴ４０８ｐのゲートに供給される。また、クロック信号ＣＬＫがインバータ４０６で極性反転されて、スイッチングゲート４０７のｐ型ＭＯＳＦＥＴ４０７ｐのゲートに供給されると共に、スイッチングゲート４０８のｎ型ＭＯＳＦＥＴ４０８ｎのゲートに供給される。
【０１５８】
したがって、スイッチングゲート４０７は、クロック信号ＣＬＫの「１」の区間のみ、導通状態となり、スイッチングゲート４０８は、クロック信号ＣＬＫの「０」の区間のみ、導通状態になる。
【０１５９】
このため、クロック信号の「１」の区間では、スイッチングゲート４０７が導通状態で、スイッチングゲート４０８が非導通状態であるので、スイッチングゲート４０７を通じてインバータ４０３で極性反転されたパルス信号ＰＬＳｕｄが得られる。この極性反転されたパルス信号ＰＬＳｕｄは、そのままの極性で１ビット記憶部４０１にゲート制御信号として供給されると共に、インバータ４０４でさらに極性反転されて１ビット記憶部４０１にゲート制御信号として供給される。すなわち、２つの位相信号φ！、φが、１ビット記憶部４０１にゲート制御信号として供給される。
【０１６０】
一方、クロック信号の「０」の区間では、スイッチングゲート４０７が非導通状態で、スイッチングゲート４０８が導通状態であるので、スイッチングゲート４０８を通じてハイレベルの信号が得られる。このハイレベルの信号は、そのままの極性で１ビット記憶部４０１にゲート制御信号として供給されると共に、インバータ４０４でさらに極性反転されて１ビット記憶部４０１にゲート制御信号として供給される。すなわち、この場合、２つの位相信号φ！、φは、クロック信号「１」のときとは、逆極性で、１ビット記憶部４０１にゲート制御信号として供給される。
【０１６１】
前述したように、２つの位相信号φ、φ！が、［φ、φ！］＝［１，０］のときには、１ビット記憶部４０１では、その入力データを取込保持する動作をする。したがって、この立ち上がりエッジ用チョッパ回路４０の１ビット記憶部４０１では、クロック信号ＣＬＫが「１」のときにのみ、パルス信号ＰＬＳｕｄのパルス期間（「１」）で入力データである接地電位を取り込むようにする。
【０１６２】
そこで、この立ち上がりエッジ用チョッパ回路４０からは、図１１（Ｂ）に示したような出力信号ＣＨＰｕが出力される。そして、前述したように、この出力信号ＣＨＰｕが用いられて、クロック信号ＣＬＫの立ち上がりエッジを前縁とし、１ビット記憶部４０１の入力データ取込時間分のパルス幅を有するパルスＧｕが生成される。
【０１６３】
＜立ち下がりエッジ用チョッパ回路５０の構成例＞
図１３は、立ち下がりエッジ用チョッパ回路５０の構成例を示すブロック図である。
【０１６４】
立ち下がりエッジ用チョッパ回路５０は、パルス信号ＰＬＳｕｄのうちのパルスＧｄのパルス幅期間を生成する機能を有するもので、立ち上がりエッジ用チョッパ回路４０とほぼ同様の構成を有する。
【０１６５】
すなわち、この例では、ビットラッチ部１０〜１７のそれぞれの１ビット記憶部１０１と同じ構成の１ビット記憶部５０１を具備する。
【０１６６】
また、立ち下がりエッジ用チョッパ回路５０は、立ち上がりエッジ用チョッパ回路４０のノアゲート４０２，インバータ４０３，４０４，４０６、スイッチ４０５と同様にして、ノアゲート５０２，インバータ５０３，５０４，５０６、スイッチ５０５を備える。
【０１６７】
そして、ノアゲート５０２の他方の入力端には、外部のＤＥＴ用クロックイネーブラ６０からの立ち下がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｎが供給されて、クロック信号ＣＬＫの周期単位でのイネーブル制御がなされる。ノアゲート５０２からは、この立ち下がりエッジ用チョッパ回路５０の出力信号ＣＨＰｄが出力される。
【０１６８】
また、立ち下がりエッジ用チョッパ回路５０は、立ち上がりエッジ用チョッパ回路４０のスイッチングゲート４０７，４０８に対応するスイッチングゲート５０７，５０８が設けられる。スイッチングゲート５０７は、ｐ型ＭＯＳＦＥＴ５０７ｐおよびｎ型ＭＯＳＦＥＴ５０７ｎで構成される。また、スイッチングゲート５０８は、ｐ型ＭＯＳＦＥＴ５０８ｐおよびｎ型ＭＯＳＦＥＴ５０８ｎで構成される。
【０１６９】
立ち下がりエッジ用チョッパ回路５０では、クロック信号ＣＬＫの「１」、「０」についてのスイッチングゲート５０７および５０８の導通非導通状態が、立ち上がりエッジ用チョッパ回路４０のスイッチングゲート４０７および４０８の導通非導通状態の場合とは逆になる。立ち下がりエッジ用チョッパ回路５０と立ち上がりエッジ用チョッパ回路４０とで、構成的に異なるのは、この点のみである。
【０１７０】
すなわち、クロック信号ＣＬＫがそのままの極性で、スイッチングゲート５０７のｐ型ＭＯＳＦＥＴ５０７ｐのゲートに供給されると共に、スイッチングゲート５０８のｎ型ＭＯＳＦＥＴ５０８ｎのゲートに供給される。また、クロック信号ＣＬＫがインバータ５０６で極性反転されて、スイッチングゲート５０７のｎ型ＭＯＳＦＥＴ５０７ｎのゲートに供給されると共に、スイッチングゲート５０８のｐ型ＭＯＳＦＥＴ５０８ｐのゲートに供給される。
【０１７１】
したがって、スイッチングゲート５０７は、クロック信号ＣＬＫの「０」の区間のみ、導通状態となり、スイッチングゲート５０８は、クロック信号ＣＬＫの「１」の区間のみ、導通状態になる。
【０１７２】
このため、クロック信号の「０」の区間では、スイッチングゲート５０７が導通状態で、スイッチングゲート５０８が非導通状態であるので、スイッチングゲート５０７を通じてインバータ５０３で極性反転されたパルス信号ＰＬＳｕｄが得られる。この極性反転されたパルス信号ＰＬＳｕｄは、そのままの極性で１ビット記憶部５０１にゲート制御信号として供給されると共に、インバータ５０４でさらに極性反転されて１ビット記憶部５０１にゲート制御信号として供給される。すなわち、２つの位相信号φ！、φが、１ビット記憶部５０１にゲート制御信号として供給される。
【０１７３】
一方、クロック信号の「１」の区間では、スイッチングゲート５０７が非導通状態で、スイッチングゲート５０８が導通状態であるので、スイッチングゲート５０８を通じてハイレベルの信号が得られる。このハイレベルの信号は、そのままの極性で１ビット記憶部５０１にゲート制御信号として供給されると共に、インバータ５０４でさらに極性反転されて１ビット記憶部５０１にゲート制御信号として供給される。すなわち、この場合、２つの位相信号φ！、φは、クロック信号「０」のときとは、逆極性で、１ビット記憶部５０１にゲート制御信号として供給される。
【０１７４】
前述したように、２つの位相信号φ、φ！が、［φ、φ！］＝［１，０］のときには、１ビット記憶部５０１では、その入力データを取込保持する動作をする。したがって、この立ち下がりエッジ用チョッパ回路５０の１ビット記憶部５０１では、クロック信号ＣＬＫが「０」のときにのみ、パルス信号ＰＬＳｕｄのパルス期間（「１」）で入力データである接地電位を取り込むようにする。
【０１７５】
そこで、この立ち下がりエッジ用チョッパ回路５０からは、図１１（Ｄ）に示したような出力信号ＣＨＰｄが出力される。そして、前述したように、この出力信号ＣＨＰｄが用いられて、クロック信号ＣＬＫの立ち下がりエッジを前縁とし、１ビット記憶部５０１の入力データ取込時間分のパルス幅を有するパルスＧｄが生成される。
【０１７６】
＜ＤＥＴ用クロックイネーブラ６０の構成例＞
図１４は、この第３の実施形態のＤＥＴ用クロックイネーブラ６０の構成例を示すブロック図である。
【０１７７】
この第３の実施形態のＤＥＴ用クロックイネーブラ６０は、立ち上がりエッジ用１ビット記憶部６０１および立ち下がりエッジ用１ビット記憶部６０２と、インバータ６０３，６０４とからなる。この例では、立ち上がりエッジ用１ビット記憶部６０１および立ち下がりエッジ用１ビット記憶部６０２は、ビットラッチ部１０〜１７のそれぞれの１ビット記憶部１０１と同じ構成のものである。
【０１７８】
そして、立ち上がりエッジ用１ビット記憶部６０２の入力データとして、立ち上がりエッジ用イネーブル信号ＥＮ＿Ｐが供給される。また、立ち下がりエッジ用１ビット記憶部６０２の入力データとして、立ち下がりエッジ用イネーブル信号ＥＮ＿Ｎが供給される。
【０１７９】
また、クロック信号ＣＬＫが、インバータ６０３を通じて、立ち上がりエッジ用１ビット記憶部６０１に、正相のゲート制御信号φとして供給されると共に、立ち下がりエッジ用１ビット記憶部６０２に、逆相のゲート制御信号φ！として供給される。
【０１８０】
また、インバータ６０３からのクロック信号ＣＬＫの極性反転信号は、さらにインバータ６０４により極性反転されて、クロック信号ＣＬＫの元の極性とされる。このインバータ６０４からの元の極性のクロック信号ＣＬＫは、立ち上がりエッジ用１ビット記憶部６０１に、逆相のゲート制御信号φ！として供給されると共に、立ち下がりエッジ用１ビット記憶部６０２に、正相のゲート制御信号φとして供給される。
【０１８１】
すなわち、立ち上がりエッジ用１ビット記憶部６０１と、立ち下がりエッジ用１ビット記憶部６０２とでは、クロック信号ＣＬＫは、互いに逆相の関係の２つの位相信号φ、φ！として供給される。
【０１８２】
これにより、立ち上がりエッジ用１ビット記憶部６０１では、クロック信号ＣＬＫの立ち下がりによって、立ち上がりエッジ用イネーブル信号ＥＮ＿Ｐがラッチされて保持され、立ち上がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｐとして出力される。
【０１８３】
また、立ち下がりエッジ用１ビット記憶部６０２では、クロック信号ＣＬＫの立ち上がりによって、立ち下がりエッジ用イネーブル信号ＥＮ＿Ｎがラッチされて保持され、立ち下がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｎとして出力される。
【０１８４】
そして、前述したように、立ち上がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｐは、立ち上がりエッジ用チョッパ回路４０のノアゲート４０２に供給され、立ち下がりラッチイネーブル信号ＥＮ＿ＬＡＴ＿Ｎは、立ち下がりエッジ用チョッパ回路５０のノアゲート５０２に供給され、それぞれのラッチイネーブル制御がなされる。
【０１８５】
図１５は、以上説明した第３の実施形態のＤＥＴ用のパルス発生部２０ｕｄにおける動作波形と、プロセスばらつきに対する比較を示すものである。
【０１８６】
図１５（Ａ）〜（Ｄ）は、１ビット記憶部の回路全体を構成するｎ型ＭＯＳＦＥＴと、ｐ型ＭＯＳＦＥＴとのタイプの組み合わせにおけるパルス発生部２０ｕｄにおける動作波形を示している。例えば「ＳｌｏｗＳｌｏｗ」は、ｎ型ＭＯＳＦＥＴと、ｐ型ＭＯＳＦＥＴとが共に低速タイプの素子で、１ビット記憶部の回路全体を構成した場合を意味している。また、例えば「ＳｌｏｗＦａｓｔ」は、ｎ型ＭＯＳＦＥＴが低速タイプ、ｐ型ＭＯＳＦＥＴが高速タイプの素子で、１ビット記憶部の回路全体を構成した場合を意味している。
【０１８７】
そして、図１５（Ａ）〜（Ｄ）において、実線は、クロック信号ＣＬＫを示している。また、細かい破線は、パルス信号ＰＬＳの動作波形を示している。粗い破線は、チョッパ回路４０，５０の１ビット記憶部の出力端に得られる信号の動作波形を示している。また、一点鎖線は、ビットラッチ部の１ビット記憶部１０１の出力端に得られる信号の動作波形を示している。
【０１８８】
この図１５から判るように、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジに同期して、パルス信号ＰＬＳが生成されている。
【０１８９】
図１５（Ａ）〜（Ｄ）示されるように、パルス信号ＰＬＳ（細かい破線）のパルス幅期間において、データラッチ用の１ビット記憶部１０１の保持ノード電位波形（一点鎖線）は、取り込んだデータの電位は、十分に安定した電位にまで達していることが判る。しかも、プロセスばらつき条件を、図１５（Ａ）〜（Ｄ）のように、様々に変えた場合であっても、その関係が維持されていることが判る。
【０１９０】
この第３の実施形態の場合にも、上述した第１の実施形態および第２の実施形態と同様の効果を備えることは言うまでもない。さらに、この第３の実施形態のＤＥＴ型データ取込保持装置の場合には、ビットラッチ部の構成が、従来のＤＥＴ型装置よりも簡単になっているので、回路規模を小さくすることができるという効果がある。
【０１９１】
図１６は、従来のＤＥＴ型のデータ取込保持装置の場合と、この第３の実施形態のデータ取込保持装置の場合とにおける使用デバイス数（トランジスタ数の概算値）を比較する表を示すものである。
【０１９２】
すなわち、従来のＤＥＴ型の装置におけるビット記憶部に相当するマスタースレーブ式フリップフロップの場合には、１ビット当たりのデバイス数は４０であるのに対して、第３の実施形態の装置の場合のビット記憶部は、１ビット当たりのデバイス数が１８である。
【０１９３】
一方、クロックイネーブラ付きのパルス発生部は、従来装置の場合には、デバイス数が２４であるのに対して、第３の実施形態の装置の場合には、デバイス数が８４となる。
【０１９４】
したがって、第３の実施形態の装置の場合には、クロックイネーブラ付きのパルス発生部のデバイス数が従来の場合よりも多くなるが、１ビット当たりのビット記憶部に使用するデバイス数が少ないので、複数ビットの入力データを取り込む場合には、回路規模が小さくなる。
【０１９５】
そして、図１６に示すように、取り込む入力データが４ビット以上になると、第３の実施形態の装置の場合の方が、使用デバイス数が少なくなって、回路規模が小さくなることが判る。
【０１９６】
［他の実施形態およびその他の変形例］
なお、上述した第１および第２の実施形態は、クロック信号の立ち上がりエッジをパルス信号ＰＬＳのパルス幅区間の前縁としたが、クロック信号の立ち下がりエッジをパルス信号ＰＬＳのパルス幅区間の前縁とする構成とすることもできることはいうまでもない。
【０１９７】
すなわち、その場合のパルス発生部２０は、上述した第３の実施形態のダブルエッジトリガ型のデータ取込保持装置におけるクロック信号ＣＬＫの立ち下がりエッジ用回路部分を用いればよい。
【０１９８】
なお、チョッパ回路２３の１ビット記憶部２３１は、１ビット記憶部１０１と全く同じ構成とするようにしたが、全く同じ構成とするのではなく、同等の構成を備えるものであれば良い。すなわち、要は、入力されるパルス信号によって、入力データが取り込み保持されるまでの時間として、１ビット記憶部１０１と同じ時間を要するように構成されたものであれば、全く同じ構成でなくても良い。
【０１９９】
また、ビットラッチ部１０〜１７の構成は、上述の実施形態のようなスリーステートバッファを用いたものに限られるものではないことはいうまでもない。
【符号の説明】
【０２００】
１０〜１７…ビットラッチ部、２０、２０ｕｄ…パルス発生部、１０１，２３１，４０，５０１…１ビット記憶部、２３，２４，４０，５０…チョッパ回路、２４１，６０…クロックイネーブラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011040977.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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