(57)【要約】      （修正有）【課題】正確な読み出しを実行可能な不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、メモリトランジスタＭＴｒ１〜８が直列に接続された複数のメモリストリングＭＳと、メモリストリングＭＳの一端に一端を接続されたドレイン選択トランジスタＳＤＴｒと、複数のドレイン側選択トランジスタＳＤＴｒの他端に共通接続されたローカルビット線ＬＢＬと、ローカルビット線ＬＢＬに一端を接続されたスイッチ回路ＳＷと、複数のスイッチ回路ＳＷの他端に共通接続されたグローバルビット線ＧＢＬとを備える。メモリストリングＭＳは、柱状部を含むＵ字状半導体層と、柱状部の側面を取り囲むように形成された電荷蓄積層と、電荷蓄積層を取り囲むように形成されたワード線導電層とを備える。【選択図】図２
2011040706.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数の第１メモリトランジスタが直列に接続された複数の第１メモリストリングと、
前記第１メモリストリングの一端に一端を接続された第１選択トランジスタと、
複数の前記第１選択トランジスタの他端に共通接続された第１配線と、
前記第１配線に一端を接続されたスイッチ回路と、
複数の前記スイッチ回路の他端に共通接続された第２配線と
を備え、
前記第１メモリストリングは、
基板に対して垂直方向に延びる第１柱状部を含み、前記第１メモリトランジスタのボディとして機能する第１半導体層と、
前記第１柱状部の側面を取り囲むように形成された第１電荷蓄積層と、
前記第１電荷蓄積層を取り囲むように形成され、前記第１メモリトランジスタのゲートとして機能する第１導電層とを備え、
前記スイッチ回路は、前記第２配線と前記第１配線との間の電気的接続を制御する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記スイッチ回路は、前記基板上に形成されたトランジスタを備えた
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記スイッチ回路は、前記第１選択トランジスタと同一構造を有する第２選択トランジスタを少なくとも備え、
前記第１配線及び前記第２配線は、前記第２選択トランジスタの導通により互いに接続される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記スイッチ回路は、
前記基板に対して垂直方向に延び且つ水平方向において楕円形状の断面を有する第２柱状部を含み、前記楕円形状の長軸方向の長さが前記第１半導体層を複数包含する長さとされた第２半導体層と、
前記第２半導体層の上面の端部から前記基板に対して垂直方向に延びると共に前記第２半導体層よりも前記長軸方向の幅が小さい第３柱状部を含み、前記第２選択トランジスタのボディとして機能する第３半導体層と、
前記第３半導体層の周囲に絶縁膜を介して設けられ前記第２選択トランジスタの制御電極として機能する第２導電層と、
前記第２半導体層の周囲に絶縁膜を介して設けられ前記第１導電層と同層に設けられた第３導電層と
を備えたことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記第３導電層は、
その長手方向に沿って所定のピッチで設けられた溝を備え、前記溝の周囲がシリサイド化されている
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記第１メモリトランジスタは、複数の第１ブロック内に複数配置され、
前記第１ブロック毎に設けられ、複数の前記第１メモリトランジスタのゲートに共通接続された複数の第３配線と、
各々の前記第３配線に各々接続された複数の第１転送回路と、
複数の前記第１転送回路に共通接続された第４配線とをさらに備え、
前記第１転送回路は、第１駆動信号を供給され、前記第４配線から供給される第１制御信号に基づき、前記第１駆動信号を前記第３配線に転送する
ことを特徴とする請求項１乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記第１メモリトランジスタは、複数の第１ブロック内に複数配置され、
前記第１ブロック毎に設けられ、複数の前記第１メモリトランジスタのゲートに各々共通接続された複数の第３配線と、
複数の前記第３配線に共通接続された第４配線と、
前記第４配線に接続された第１転送回路とをさらに備え、
前記第１転送回路は、第１駆動信号を供給され、選択的に前記第１駆動信号を前記第４配線を介して前記第３配線に転送する
ことを特徴とする請求項１乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
前記第３配線は、ポリシリコンにて構成され、
前記第４配線は、金属にて構成されている
ことを特徴とする請求項６又は請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記スイッチ回路は、前記第１メモリトランジスタと同一構造を有し且つ複数の第２ブロック内に複数配置された第２メモリトランジスタを備え、
前記第２ブロック毎に設けられ、複数の前記第２メモリトランジスタのゲートに各々共通接続された複数の第５配線と、
各々の前記第５配線に各々接続された複数の第２転送回路と、
複数の前記第２転送回路に共通接続された第６配線とをさらに備え、
前記第２転送回路は、第２駆動信号を供給され、前記第６配線から供給される第２制御信号に基づき、前記第２駆動信号を前記第５配線に転送する
ことを特徴とする請求項１乃至請求項８のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１０】
前記スイッチ回路は、前記第１メモリトランジスタと同一構造を有し且つ複数の第２ブロック内に複数配置された第２メモリトランジスタを備え、
前記前記第２ブロック毎に設けられ、複数の前記第２メモリトランジスタのゲートに各々共通接続された複数の第５配線と、
複数の前記第５配線に共通接続された第６配線と、
前記第６配線に接続された第２転送回路とをさらに備え、
前記第２転送回路は、第２駆動信号を供給され、選択的に前記第２駆動信号を前記第６配線を介して前記第５配線に転送する
ことを特徴とする請求項１乃至請求項８のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１１】
前記第５配線は、ポリシリコンにて構成され、
前記第６配線は、金属にて構成されている
ことを特徴とする請求項９又は請求項１０記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体層が設けられる。柱状半導体層は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体層の周りには、ＭＯＮＯＳ層（Metal-Oxide-Nitride-Oxide-Semiconductor）が設けられる。これら積層導電層、柱状半導体層、ＭＯＮＯＳ層を含む構成は、メモリストリングと呼ばれる。
【０００５】
上記複数のメモリストリングは、選択トランジスタを介して共通のビット線に接続される。よって、１本のビット線に接続されるメモリストリングの数が増加すればするほど、非選択メモリストリングに流れる電流の総和は増加する。そして、これにより、正確に読み出しを行うことは困難となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６６１４３号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、正確な読み出しを実行可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的に書き換え可能な複数の第１メモリトランジスタが直列に接続された複数の第１メモリストリングと、前記第１メモリストリングの一端に一端を接続された第１選択トランジスタと、複数の前記第１選択トランジスタの他端に共通接続された第１配線と、前記第１配線に一端を接続されたスイッチ回路と、複数の前記スイッチ回路の他端に共通接続された第２配線とを備え、前記メモリストリングは、基板に対して垂直方向に延びる第１柱状部を含み、前記第１メモリトランジスタのボディとして機能する第１半導体層と、前記第１柱状部の側面を取り囲むように形成された第１電荷蓄積層と、前記第１電荷蓄積層を取り囲むように形成され、前記第１メモリトランジスタのゲートとして機能する第１導電層とを備え、前記スイッチ回路は、前記第２配線と前記第１配線との間の電気的接続を制御することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、正確な読み出しを実行可能な不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００のブロック図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置１００の等価回路図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置１００の断面図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置１００の拡大斜視図である。
【図５】第１の実施の形態に係る不揮発性半導体記憶装置１００の拡大断面図である。
【図６】第２の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図７】第３の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図８】第４の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図９】第４の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図１０】第５の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図１１】第５の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図１２】第６の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図１３】第６の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図１４】第７の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図１５】第７の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図１６Ａ】第８の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図１６Ｂ】第８の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図１７】第８の実施の形態に係る不揮発性半導体記憶装置の拡大斜視図である。
【図１８】第８の実施の形態に係る不揮発性半導体記憶装置の上面図である。
【図１９】第９の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図２０】第９の実施の形態に係る不揮発性半導体記憶装置の上面図である。
【図２１】第１０の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図２２】第１０の実施の形態に係る不揮発性半導体記憶装置の上面図である。
【図２３Ａ】第１１の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図２３Ｂ】第１１の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図２４Ａ】第１２の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図２４Ｂ】第１２の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図２５】第１２実施の形態に係る不揮発性半導体記憶装置の上面図である。
【図２６】第１３実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図２７】第１３の実施の形態係る不揮発性半導体記憶装置の上面図である。
【図２８】第１４の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図２９】第１４の実施の形態に係る不揮発性半導体記憶装置の上面図である。
【図３０】第１５の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図３１】第１５の実施の形態に係る不揮発性半導体記憶装置の上面図である。
【図３２】第１６の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図３３】第１６の実施の形態に係る不揮発性半導体記憶装置の上面図である。
【図３４】第１７の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図３５】第１７の実施の形態に係る不揮発性半導体記憶装置の上面図である。
【図３６】第１８の実施の形態に係る不揮発性半導体記憶装置の上面図である。
【図３７】第１９の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図３８】第１９の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図３９】第１９の実施の形態に係る不揮発性半導体記憶装置の拡大断面図である。
【図４０】第２０の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図４１】第２０の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図４２】図４０及び図４１のアドレスデコーダ１２ａＡを示す回路図である。
【図４３】図４０及び図４１のレベルシフタ１２ａＢを示す回路図である。
【図４４】第２０の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図４５】第２０の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図４６】第２０の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図４７】第２１の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図４８】第２１の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図４９】第２２の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図５０】第２２の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図５１】第２３の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図５２】第２３の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。
【図５３】第２３の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図５４】第２３の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図５５】第２３の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一の実施の形態について説明する。
【００１２】
［第１の実施の形態］
［第１の実施の形態に係る不揮発性半導体記憶装置１００の構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置１００の構成について説明する。図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００のブロック図である。
【００１３】
第１の実施の形態に係る不揮発性半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び制御信号生成部（高電圧生成部）１６を備える。
【００１４】
メモリセルアレイ１１は、後述するように、データを電気的に記憶するメモリトランジスタＭＴｒを３次元マトリクス状に配列して構成される。すなわち、メモリトランジスタＭＴｒは、水平方向にマトリクス状に配列されるとともに、積層方向にも配列される。積層方向に並ぶ複数個のメモリトランジスタＭＴｒは直列接続され、メモリストリングＭＳを構成する。メモリストリングＭＳの両端には選択時に導通状態とされる選択トランジスタＳＤＴｒ、ＳＳＴｒが接続される。このメモリストリングＭＳは、積層方向を長手方向として配列される。このメモリストリングＭＳは、ＮＡＮＤセルユニットから構成されている。
【００１５】
ロウデコーダ１２、１３は、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１１を制御する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードし、センスアンプ１４を制御する。制御信号生成部１６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに、制御信号を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５を制御する。
【００１６】
次に、図２を参照して、メモリセルアレイ１１の回路構成について説明する。図２は、メモリセルアレイ１１のカラム方向の断面に沿って形成されるメモリトランジスタＭＴｒ、選択トランジスタＳＤＴｒ、ＳＳＴｒ、及びその周辺回路の等価回路図である。
【００１７】
メモリセルアレイ１１は、図２に示すように、グローバルビット線ＧＢＬ、スイッチ回路ＳＷ、ローカルビット線ＬＢＬ、及びメモリブロックＭＢを有する。図２に示す、グローバルビット線ＧＢＬ、スイッチ回路ＳＷ、ローカルビット線ＬＢＬ、及びメモリブロックＭＢは、所定ピッチをもってロウ方向（紙面に直交する方向）に繰り返し設けられている。
【００１８】
グローバルビット線ＧＢＬの一端は、図２に示すように、トランジスタＴｒ１を介してセンスアンプＳＡに接続されている。スイッチ回路ＳＷは、トランジスタＴｒ２にて構成されている。トランジスタＴｒ２の一端はグローバルビット線ＧＢＬに接続され、その他端はローカルビット線ＬＢＬに接続されている。すなわち、トランジスタＴｒ２（スイッチ回路ＳＷ）は、そのゲートに受け付けたアドレス信号に基づき、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の電気的接続を制御する。各メモリブロックＭＢは、各ローカルビット線ＬＢＬに接続されている。
【００１９】
メモリブロックＭＢは、図２に示すように、ローカルビット線ＬＢＬに共通接続された複数のメモリユニットＭＵを有する。メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。カラム方向に隣接するメモリユニットＭＵは、その構成がカラム方向に互いに対称となるように形成されている。図２では、カラム方向の１断面に沿ったメモリユニットＭＵのみが図示されており、このようなメモリユニットＭＵが、紙面垂直方向にも複数個設けられている。
【００２０】
メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒにて構成されている。メモリトランジスタＭＴｒ１〜４は、積層方向に直列に接続されている。メモリトランジスタＭＴｒ５〜８も、同様に積層方向に直列に接続されている。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、電荷蓄積層に電荷を捕獲させることで、情報を記憶する。バックゲートトランジスタＢＴｒは、最下層のメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続されている。従って、メモリトランジスタＭＴｒ１〜８、及びバックゲートトランジスタＢＴｒは、カラム方向に沿った断面においてＵ字形状に接続されている。ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳの一端（メモリトランジスタＭＴｒ１のドレイン）に接続されている。ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳの他端（メモリトランジスタＭＴｒ８のソース）に接続されている。
【００２１】
メモリユニットＭＵにおいて、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ１のゲートは、ロウ方向に延びるワード線ＷＬ１に共通接続されている。同様に、ロウ方向に一列に配列されたメモリトランジスタＭＴｒ２〜ＭＴｒ８のゲートは、ロウ方向に延びるワード線ＷＬ２〜ＷＬ８に共通接続されている。なお、カラム方向において隣接する２つのメモリストリングＭＳも、ワード線ＷＬ１〜ＷＬ８を共有している。また、ロウ方向及びカラム方向にマトリクス状に配列されたバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続されている。
【００２２】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのドレインは、ローカルビット線ＬＢＬに共通に接続されている。
【００２３】
メモリユニットＭＵにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続されている。また、カラム方向に隣接する一対のメモリユニットＭＵにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのソースは、ロウ方向に延びるソース線ＳＬに共通に接続されている。
【００２４】
次に、図３を参照して、図２に示した回路構成を実現する第１の実施の形態に係る不揮発性半導体装置１００の積層構造について説明する。図３は、第１の実施の形態に係る不揮発性半導体記憶装置１００の断面図である。なお、図３は、ワード線ＷＬや選択ゲート線ＳＧＤ、ＳＧＳの間に形成される層間絶縁層等を省略した図である。
【００２５】
メモリセルアレイ１１は、図３に示すように、複数の第１領域ＡＲ１、複数の第２領域ＡＲ２を有する。第１領域ＡＲ１は、スイッチ回路ＳＷが設けられる領域である。第２領域ＡＲ２は、メモリブロックＭＢが設けられる領域である。
【００２６】
メモリセルアレイ１１は、図３に示すように、基板２０、スイッチ回路ＳＷとして機能するスイッチ回路領域３０、メモリブロックＭＢとして機能するメモリ層４０、及びローカルビット線ＬＢＬ、グローバルビット線ＧＢＬ、及びその他の接続配線として機能する配線層５０を有する。
【００２７】
基板２０は、図３に示すように、基板本体２１、及び複数の拡散層２２を有する。基板本体２１は、板状に形成され、例えば、シリコン（Ｓｉ）にて構成されている。複数の拡散層２２は、第１領域ＡＲ１における基板本体２１の上面にカラム方向に所定ピッチをもって形成されている。拡散層２２は、例えば、シリコン（Ｓｉ）に不純物を注入したものであり、トランジスタＴｒ２のソース・ドレインとして機能する。
【００２８】
スイッチ回路領域３０は、図３に示すように、基板２０上の第１領域ＡＲ１に形成されている。スイッチ回路領域３０は、トランジスタＴｒ２のゲートとして機能する導電層３１を有する。導電層３１は、基板本体２１上に形成された絶縁層（図示略）を介して、２つの拡散層２２を跨ぐように形成されている。導電層３１は、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００２９】
メモリ層４０は、図３に示すように、基板２０上の第２領域ＡＲ２に形成されている。メモリ層４０は、下層から順に、バックゲート層４１、メモリトランジスタ層４２、及び選択トランジスタ層４３を有する。バックゲート層４１は、バックゲートトランジスタＢＴｒとして機能する。メモリトランジスタ層４２は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層４３は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。なお、上記メモリ層４０の詳細な構成は、後ほど図４及び図５を参照して説明する。
【００３０】
配線層５０は、図３に示すように、メモリ層４０の上層に形成されている。配線層５０は、下層から順に、第１配線層５１、第２配線層５２、及び第３配線層５３を有する。第１配線層５１は、ソース線ＳＬとして機能する。第２配線層５２は、ローカルビット線ＬＢＬとして機能する。第３配線層５３は、グローバルビット線ＧＢＬとして機能する。
【００３１】
第１配線層５１は、第２領域ＡＲ２内に形成されている。第１配線層５１は、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。第２配線層５２は、第２領域ＡＲ２内であって、第１配線層５１の上層に形成されている。第２配線層５２は、ロウ方向に所定ピッチをもってカラム方向に延びるようにストライプ状に形成されている。第３配線層５３は、複数の第１領域ＡＲ１、第２領域ＡＲ２を跨るように、第２配線層５２の上層に形成されている。第３配線層５３は、ロウ方向に所定ピッチをもってカラム方向に延びるストライプ状に形成されている。第１配線層５１、第２配線層５２、及び第３配線層５３は、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。
【００３２】
また、これら配線層５０（配線層５１〜５３）、スイッチ回路領域３０（トランジスタＴｒ２）、及びメモリ層４０（メモリストリングＭＳ）を互いに接続するための構成として、配線層５４、及びプラグ層５５が形成されている。配線層５４及びプラグ層５５は、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。
なお、図３の点線ＭＳｐの部分は、メモリ領域として機能していないダミー領域であるので、省略することも可能である。
【００３３】
次に、図４及び図５を参照して、上述したメモリ層４０の各層（バックゲート層４１、メモリトランジスタ層４２、及び選択トランジスタ層４３）について詳細に説明する。図４は、第１の実施の形態に係る不揮発性半導体記憶装置１００の拡大斜視図である。図５は、第１の実施の形態に係る不揮発性半導体記憶装置１００の拡大断面図である。なお、図４、図５でも、配線間の層間絶縁膜は、図示を省略されている。
【００３４】
バックゲート層４１は、図４、及び図５に示すように、基板２０の上に絶縁層（図示略）を介して形成されたバックゲート導電層６１を有する。バックゲート導電層６１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層６１は、ロウ方向及びカラム方向に広がる板状に形成されている。バックゲート導電層６１は、後述するＵ字状半導体層７４の連結部７４Ｂの下面及び側面を覆い且つ連結部７４Ｂの上面と同じ高さまで形成されている。バックゲート導電層６１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３５】
また、バックゲート層４１は、図５に示すように、バックゲート導電層６１を堀込むように形成されたバックゲートホール６２を有する。バックゲートホール６２は、ロウ方向に短手方向、カラム方向に長手方向を有する開口にて構成されている。バックゲートホール６２は、ロウ方向及びカラム方向に所定間隔毎にマトリクス状に形成されている。
【００３６】
メモリトランジスタ層４２は、図４及び図５に示すように、積層方向に所定ピッチを設けて形成されたワード線導電層７１ａ〜７１ｄを有する。ワード線導電層７１ａ〜７１ｄは、ワード線ＷＬ１〜ＷＬ８、及びメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートとして機能する。ワード線導電層７１ａ〜７１ｄは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ワード線導電層７１ａ〜７１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００３７】
また、メモリトランジスタ層４２は、図５に示すように、ワード線導電層７１ａ〜７１ｄを貫通するように形成されたメモリホール７２を有する。メモリホール７２は、各バックゲートホール６２のカラム方向の両端近傍の位置に整合するように形成されている。
【００３８】
また、上記バックゲートトランジスタ層４１及びメモリトランジスタ層４２は、図５に示すように、メモリゲート絶縁層７３、及びメモリトランジスタＭＴｒ１〜ＭＴｒ８のボディとして機能するＵ字状半導体層７４を有する。メモリゲート絶縁層７３は、図５に示すように、メモリホール７２、及びバックゲートホール６２に面する側面に形成されている。メモリゲート絶縁層７３は、ブロック絶縁層７３ａ、電荷蓄積層７３ｂ、及びトンネル絶縁層７３ｃにて構成されている。ブロック絶縁層７３ａは、メモリホール７２、及びバックゲートホール６２に面する側面に亘ってワード線導電層７１ａ〜７１ｄと接するように形成されている。ブロック絶縁層７３ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層７３ｂは、ブロック絶縁層７３ａの側面に形成されている。電荷絶縁層７３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層７３ｃは、電荷蓄積層７３ｂの側面に亘ってＵ字状半導体層７４と接するように形成されている。トンネル絶縁層７３ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【００３９】
Ｕ字状半導体層７４は、図５に示すように、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体層７４は、トンネル絶縁層７３ｃに接し且つバックゲートホール６２及びメモリホール７２を埋めるように形成されている。Ｕ字状半導体層７４は、ロウ方向からみて基板２０に対して垂直方向に延びる一対の柱状部７４Ａ、及び一対の柱状部７４Ａの下端を連結させるように形成された連結部７４Ｂを有する。Ｕ字状半導体層７４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。前述のバックゲート導電層６１は、連結部７４Ｂの上面と同じ高さまで形成されている。
【００４０】
上記メモリトランジスタ層４２の構成を換言すると、トンネル絶縁層７３ｃは、柱状部７４Ａの側面を取り囲むように形成されている。電荷蓄積層７３ｂは、トンネル絶縁層７３ｃの側面を取り囲むように形成されている。ブロック絶縁層７３ａは、電荷蓄積層７３ｂの側面を取り囲むように形成されている。ワード線導電層７１ａ〜７１ｄは、ブロック絶縁層７３ａの側面を取り囲むように形成されている。
【００４１】
選択トランジスタ層４３は、図４に示すように、ドレイン側導電層８１、及びそのドレイン側導電層８１と同層に形成されたソース側導電層８２を有する。ドレイン側導電層８１は、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ソース側導電層８２は、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。
【００４２】
ドレイン側導電層８１、及びソース側導電層８２は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層８１、及びソース側導電層８２は、カラム方向に２つずつ交互に設けられている。ドレイン側導電層８１、及びソース側導電層８２は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４３】
また、選択トランジスタ層４３は、図５に示すように、ドレイン側ホール８３、及びソース側ホール８４を有する。ドレイン側ホール８３は、ドレイン側導電層８１を貫通するように形成されている。ソース側ホール８４は、ソース側導電層８２を貫通するように形成されている。ドレイン側ホール８３及びソース側ホール８４は、メモリホール７２に整合する位置に形成されている。
【００４４】
また、選択トランジスタ層４３は、ドレイン側ゲート絶縁層８５、ソース側ゲート絶縁層８６、ドレイン側選択トランジスタＳＤＴｒのボディとして機能するドレイン側柱状半導体層８７、ソース側選択トランジスタＳＳＴｒのボディと機能するソース側柱状半導体層８８を有する。
【００４５】
ドレイン側ゲート絶縁層８５は、ドレイン側ホール８３に面する側面に形成されている。ソース側ゲート絶縁層８６は、ソース側ホール８４に面する側面に形成されている。ドレイン側ゲート絶縁層８５、及びソース側ゲート絶縁層８６は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層８７は、ドレイン側ホール８３を埋めるように、ドレイン側ゲート絶縁層８５と接して積層方向に延びる柱状に形成されている。ドレイン側柱状半導体層８７の上面は、プラグ層５５の下面に接するように形成されている。ソース側柱状半導体層８８は、ソース側ホール８３を埋めるように、ソース側ゲート絶縁層８６と接して積層方向に延びる柱状に形成されている。ソース側柱状半導体層８８の上面は、第１配線層５１の下面に接するように形成されている。ドレイン側柱状半導体層８７、及びソース側柱状半導体層８８は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００４６】
上記選択トランジスタ層４３の構成を換言すると、ドレイン側ゲート絶縁層８５は、ドレイン側柱状半導体層８７の側面を取り囲むように形成されている。ドレイン側導電層８１は、ドレイン側ゲート絶縁層８５の側面を取り囲むように形成されている。ソース側ゲート絶縁層８６は、ソース側柱状半導体層８８の側面を取り囲むように形成されている。ソース側導電層８２は、ソース側ゲート絶縁層８６の側面を取り囲むように形成されている。
【００４７】
［第１の実施の形態に係る不揮発性半導体記憶装置１００の効果]
第１の実施の形態に係る不揮発性半導体記憶装置１００は、複数のメモリユニットＭＵが接続されたローカルビット線ＬＢＬ、複数のスイッチ回路ＳＷ（トランジスタＴｒ２）、及び複数のグローバルビット線ＧＢＬを有する。そして、１つのグローバルビット線ＧＢＬは、複数のスイッチ回路ＳＷを介して、複数のローカルビット線ＬＢＬに接続されている。したがって、指定された各種動作実行時、スイッチ回路ＳＷを制御して、選択メモリストリングに接続されたローカルビット線ＬＢＬのみをグローバルビット線ＧＢＬに接続させることができる。これにより、非選択メモリストリングに流れる電流を削減可能となり、第１の実施の形態に係る不揮発性半導体記憶装置は、正確な読み出しを実行可能となる。
【００４８】
［第２の実施の形態］
［第２の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図６を参照して、第２の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図６は、第２の実施の形態に係る不揮発性半導体記憶装置の断面図である。なお、第２の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４９】
第２の実施の形態に係る不揮発性半導体記憶装置においては、図６に示すように、配線層５０は、メモリ層４０の上層に形成される一方（配線層５０ｂ）、メモリ層４０の下層にも形成されており（配線層５０ａ）、スイッチ回路領域３０は、このメモリ層４０の下層の配線層５０ａ内に設けられている。この点、第１の実施の形態ではスイッチ回路領域３０がメモリ層４０内に形成されるとともに、配線層５０がメモリ層４０の上層にのみ形成されているのと異なっている。
【００５０】
スイッチ回路領域３０は、図６に示すように、メモリ層４０の下層の配線層５０ａに形成されている。
【００５１】
［第２の実施の形態に係る不揮発性半導体記憶装置の効果］
第２の実施の形態に係る不揮発性半導体記憶装置は、メモリ層４０の下層にスイッチ回路領域３０を有している。したがって、メモリ層４０の間にスイッチ回路領域３０を有する第１の実施の形態と比較して、第２の実施の形態に係る不揮発性半導体記憶装置は、その占有面積を縮小化することができる。
【００５２】
［第３の実施の形態］
［第３の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図７を参照して、第３の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図７は、第３の実施の形態に係る不揮発性半導体記憶装置の断面図である。なお、第３の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００５３】
第３の実施の形態に係る不揮発性半導体記憶装置においては、図７に示すように、メモリ層４０は、第１の実施の形態の積層構造の上下を反転させた構成を有する。すなわち、第３の実施の形態のメモリ層４０は、図７に示すように、下層から上層に、選択トランジスタ層４３、メモリトランジスタ層４２、及びバックゲート層４１を有しており、前述の実施の形態とは積層順序が逆である。
【００５４】
メモリ層４０よりも下層の配線層５０ａには、ソース線ＳＬとして機能する第１配線層５１、ローカルビット線ＬＢＬとして機能する第２配線層５２が形成される。一方、上層の配線層５０ｂには、グローバルビット線ＧＢＬとして機能する第３配線層５３が形成される。
【００５５】
［第３の実施の形態に係る不揮発性半導体記憶装置の効果］
第３の実施の形態に係る不揮発性半導体記憶装置は、第２の実施の形態と同様の効果を奏する。また、第３の実施の形態に係る不揮発性半導体記憶装置において、第２配線層５２（ローカルビット線ＬＢＬ）は、第２の実施の形態よりも、導電層３１（スイッチ回路ＳＷを構成するトランジスタＴｒ２）の近傍に形成されている。したがって、第３の実施の形態に係る不揮発性半導体記憶装置は、第２の実施の形態よりも、ローカルビット線ＬＢＬとスイッチ回路ＳＷとの間の配線抵抗を低減させることができる。
【００５６】
［第４の実施の形態］
次に、図８を参照して、第４の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図８は、第４の実施の形態に係る不揮発性半導体記憶装置の回路図である。なお、第４の実施の形態において、第１〜第３の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００５７】
第４の実施の形態に係る不揮発性半導体記憶装置は、スイッチ回路ＳＷに代えて、スイッチ回路ＳＷａを有している。このスイッチ回路ＳＷａは、図８に示すように、メモリユニットＭＵと略同様の構造を有している。スイッチ回路ＳＷａは、第１〜第３の実施の形態のスイッチ回路ＳＷと同様に、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の電気的接続を制御する。スイッチ回路ＳＷａは、メモリストリングＭＳａ、ドレイン選択トランジスタＳＤＴｒａ、及びソース側選択トランジスタＳＳＴｒａを有する。
【００５８】
メモリストリングＭＳａは、直列に接続されたメモリトランジスタＭＴｒａ１〜ＭＴｒａ８、及びバックゲートトランジスタＢＴｒａを有する。メモリトランジスタＭＴｒａ１〜ＭＴｒａ８、及びバックゲートトランジスタＢＴｒａは、メモリブロックＭＢ中のメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びバックゲートトランジスタＢＴｒと同一の構造を有する。
【００５９】
メモリトランジスタＭＴｒａ４、ＭＴｒａ５のゲートは、ワード線ＷＬａ１にて共通に接続されている。メモリトランジスタＭＴｒａ３、ＭＴｒａ６のゲートは、ワード線ＷＬａ２にて共通に接続されている。メモリトランジスタＭＴｒａ２、ＭＴｒａ７のゲートは、ワード線ＷＬａ３にて共通に接続されている。メモリトランジスタＭＴｒａ１、ＭＴｒａ８のゲートは、ワード線ＷＬａ４にて共通に接続されている。バックゲートトランジスタＢＴｒａは、メモリトランジスタＭＴｒａ４とメモリトランジスタＭＴｒａ５の間に設けられている。バックゲートトランジスタＢＴｒａのゲートは、バックゲート線ＢＧａに接続されている。
【００６０】
ドレイン側選択トランジスタＳＤＴｒａのソースは、メモリトランジスタＭＴｒａ１のドレインに接続され、ドレイン側選択トランジスタＳＤＴｒａのドレインは、グローバルビット線ＧＢＬに接続されている。また、ドレイン側選択トランジスタＳＤＴｒａのゲートは、ドレイン側選択ゲート線ＳＧＤａに接続されている。
【００６１】
ソース側選択トランジスタＳＳＴｒａのドレインは、メモリトランジスタＭＴｒａ８のソースに接続され、ソース側選択トランジスタＳＳＴｒａのソースは、ローカルビット線ＬＢＬの一端に接続されている。また、ソース側選択トランジスタＳＳＴｒａのゲートは、ソース側選択ゲート線ＳＧＳａに接続されている。
【００６２】
上記構成を有するスイッチ回路ＳＷａは、指定された各種動作実行時、メモリトランジスタＭＴｒａ１〜ＭＴｒａ８、バックゲートトランジスタＢＴｒａ、ドレイン側選択トランジスタＳＤＴｒａ、及びソース側選択トランジスタＳＳＴｒａを全てオン状態とする。これにより、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとは、電気的に接続される。
【００６３】
次に、図９を参照して、第４の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図９は、第４の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【００６４】
スイッチ回路領域３０ｂは、図９に示すように、カラム方向に隣接するメモリ層４０の間に形成されている。スイッチ回路領域３０ｂは、スイッチ回路ＳＷａとして機能する。
【００６５】
スイッチ回路領域３０ｂには、バックゲート導電層６１ｂ、ワード線導電層７１ｂａ〜７１ｂｄ、Ｕ字状半導体層７４ｂが形成されている。これらは、それぞれバックゲート導電層６１、ワード線導電層７１ａ〜７１ｄ、Ｕ字状半導体層７４と同一の高さに形成され、同一の形状、材料から構成することができ、また同一の工程により形成することができる。
【００６６】
バックゲート導電層６１ｂは、バックゲート線ＢＧａ、及びバックゲートトランジスタＢＴｒａのゲートとして機能する。
【００６７】
ワード線導電層７１ｂａ〜７１ｂｄは、ワード線ＷＬａ１〜ＷＬａ４、及びメモリトランジスタＭＴｒａ１〜ＭＴｒａ８のゲートとして機能する。また、ワード線導電層７１ｂａ〜７１ｂｄは、ワード線導電層７１ａ〜７１ｄと同層に形成される。
【００６８】
Ｕ字状半導体層７４ｂは、メモリトランジスタＭＴｒａ１〜ＭＴｒａ８のボディ、及びバックゲートトランジスタＢＴｒａのボディとして機能する。Ｕ字状半導体層７４ｂは、一対の柱状部７４ｂＡ、及び一対の柱状部７４ｂＡの下端を連結する連結部７４ｂＢを有する。一対の柱状部７４ｂＡは、メモリゲート絶縁層を介して、ワード線導電層７１ａ〜７１ｄにて取り囲まれるように形成されている。連結部７４ｂＢは、メモリゲート絶縁層を介して、バックゲート導電層６１ｂにて取り囲まれるように形成されている。Ｕ字状半導体層７４ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００６９】
なお、第４の実施の形態のメモリゲート絶縁層は、第１の実施の形態のメモリゲート絶縁層７３と同様の積層構造を有する。
【００７０】
また、スイッチ回路領域３０ｂには、ドレイン導電層８１ｂ、ソース側導電層８２ｂ、ドレイン柱状半導体層８７ｂ、及びソース柱状半導体層８８ｂが形成されている。ドレイン側導電層８１ｂ、ソース側導電層８２ｂ、ドレイン柱状半導体層８７ｂ、ソース柱状半導体層８８ｂは、ドレイン側導電層８１、ソース側導電層８２、ドレイン柱状半導体層８７、及びソース柱状半導体層８８と同層に、同一の製造工程にて同一の形状、材料を有するように製造され得る。
【００７１】
ドレイン導電層８１ｂは、ドレイン側選択ゲート線ＳＧＤａ、及びドレイン側選択トランジスタＳＤＴｒａのゲートとして機能する。ソース側導電層８２ｂは、ソース側選択ゲート線ＳＧＳａ、及びソース側選択トランジスタＳＳＴｒａのゲートとして機能する。ドレイン側導電層８１ｂ及びソース側導電層８２ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。
【００７２】
ドレイン柱状半導体層８７ｂ、ソース柱状半導体層８８ｂは、ドレイン側導電層８１ｂ、ソース側導電層８２ｂを貫通するように形成される。ドレイン柱状半導体層８７ｂは、ドレイン側選択トランジスタＳＤＴｒａのボディとして機能する。ソース柱状半導体層８８ｂは、ソース側選択トランジスタＳＳＴｒａのボディとして機能する。
【００７３】
ドレイン柱状半導体層８７ｂは、Ｕ字状半導体層７４ｂの一方の柱状部７４ｂＡの上端から上方に延びる柱状に形成されている。ドレイン側柱状半導体層８７ｂは、配線層５４及びプラグ層５５を介して、第３配線層５３に電気的に接続されている。ドレイン柱状半導体層８７ｂは、ドレイン側ゲート絶縁層（ＳｉＯ２）を介して、ドレイン側導電層８１ｂにて取り囲まれるように形成されている。
【００７４】
ソース柱状半導体層８８ｂは、Ｕ字状半導体層７４ｂの他方の柱状部７４ｂＡの上端から上方に延びる柱状に形成されている。ソース側柱状半導体層８８ｂは、プラグ層５５を介して、第２配線層５２に電気的に接続されている。ソース側柱状半導体層８８ｂは、ソース側ゲート絶縁層（ＳｉＯ２）を介して、ソース側導電層８２ｂにて取り囲まれるように形成されている。
【００７５】
［第４の実施の形態に係る不揮発性半導体記憶装置の効果］
第４の実施の形態に係る不揮発性半導体記憶装置は、メモリ層４０に形成されるメモリストリングＭＳと略同様の構成をもつスイッチ回路ＳＷａを有するスイッチ回路領域３０ｂを有する。また、スイッチ回路領域３０ｂは、メモリ層４０と略同様の製造工程にて製造可能である。すなわち、第４の実施の形態に係る不揮発性半導体記憶装置は、第１〜第３の実施の形態よりも製造工程数を削減し、安価に製造することができる。
【００７６】
［第５の実施の形態］
［第５の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図１０を参照して、第５の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図１０は、第５の実施の形態に係る不揮発性半導体記憶装置の回路図である。なお、第５の実施の形態において、第１〜第４の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７７】
第５の実施の形態に係る不揮発性半導体記憶装置において、スイッチ回路ＳＷｂは、第１〜第４の実施の形態と同様に、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の電気的接続を制御する。スイッチ回路ＳＷｂは、第４の実施の形態からメモリストリングＭＳａを省略した構成を有する。すなわち、スイッチ回路ＳＷｂは、直列に接続された第１選択トランジスタＳＤＴｒａ、及び第２選択トランジスタＳＳＴｒａにて構成されている。この第１選択トランジスタＳＤＴｒａ、及び第２選択トランジスタＳＳＴｒａは、メモリ層中の選択トランジスタＳＤＴｒ、ＳＳＴｒと同一の構成を有し、同一の製造工程にて製造される。
【００７８】
上記構成を有するスイッチ回路ＳＷｂは、指定された各種動作実行時、ドレイン側選択トランジスタＳＤＴｒａ、及びソース側選択トランジスタＳＳＴｒａを全てオン状態とする。これにより、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとは、電気的に接続される。
【００７９】
次に、図１１を参照して、第５の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図１１は、第５の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【００８０】
スイッチ回路領域３０ｂは、連結層４２ｃを有する。連結層４２ｃは、ドレイン側柱状半導体層８７ｂの下端、及びソース側柱状半導体層８８ｂの下端を連結するように形成されている。連結層４２ｃは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００８１】
［第５の実施の形態に係る不揮発性半導体記憶装置の効果］
第５の実施の形態に係る不揮発性半導体記憶装置は、第４の実施の形態と同様の効果を奏する。また、スイッチ回路ＳＷｂは、メモリストリングＭＳａを省略した構成であるので、第５の実施の形態に係る不揮発性半導体記憶装置は、スイッチ回路ＳＷｂの電気抵抗を削減することができる。
【００８２】
［第６の実施の形態］
［第６の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図１２を参照して、第６の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図１２は、第６の実施の形態に係る不揮発性半導体記憶装置の回路図である。なお、第６の実施の形態において、第１〜第５の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８３】
第６の実施の形態に係る不揮発性半導体記憶装置は、前述のスイッチ回路ＳＷとは異なるスイッチ回路ＳＷｃを有している。このスイッチ回路ＳＷｃは、図１２に示すように、第１〜第５の実施の形態と同様に、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の電気的接続を制御する。ただし、このスイッチ回路ＳＷｃは、第４の実施の形態からメモリトランジスタＭＴｒａ１〜ＭＴｒａ８を省略した構成を有する。すなわち、スイッチ回路ＳＷｃは、直列に接続されたドレイン側選択トランジスタＳＤＴｒａ、バックゲートトランジスタＢＴｒａ、及びソース側選択トランジスタＳＳＴｒａにて構成されている。第５の実施の形態との相違点は、連結層４２ｃに代えて、バックゲートトランジスタＢＴｒａによりドレイン側選択トランジスタＳＤＴｒａとソース側選択トランジスタＳＳＴｒａを接続している。
【００８４】
次に、図１３を参照して、第６の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図１３は、第６の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【００８５】
スイッチ回路領域３０ｂは、図１３に示すように、第４の実施の形態のワード線導電層７１ｂａ〜７１ｂｄを省略した構成を有する。なお、第６の実施の形態において、Ｕ字状半導体層７４は、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。
【００８６】
［第６の実施の形態に係る不揮発性半導体記憶装置の効果］
第６の実施の形態に係る不揮発性半導体記憶装置は、第４の実施の形態と同様の効果を奏する。ここで、第５の実施の形態と比較して、第６の実施の形態の効果を説明する。第５の実施の形態においては、メモリトランジスタ層４２と選択トランジスタ層４３との間の積層位置に、接続層４２ｃが設けられている。したがって、第５の実施の形態に係る不揮発性半導体記憶装置は、その製造時、接続層４２ｃを製造する工程を必要とする。一方、第６の実施の形態においては、メモリトランジスタ層４２と選択トランジスタ層４３との間の積層位置に、接続層４２ｃを設ける必要はない。したがって、第６の実施の形態に係る不揮発性半導体記憶装置は、その製造時、第５の実施の形態よりも接続層４２ｃを製造する工程を省略することができる。
【００８７】
［第７の実施の形態］
［第７の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図１４を参照して、第７の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図１４は、第７の実施の形態に係る不揮発性半導体記憶装置の回路図である。なお、第７の実施の形態において、第１〜第６の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００８８】
第７の実施の形態に係る不揮発性半導体記憶装置は、前述のスイッチ回路ＳＷとは異なるスイッチ回路ＳＷｄを有している。このスイッチ回路ＳＷｄは、第１〜第６の実施の形態と同様に、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の電気的接続を制御する。第４の実施の形態のスイッチ回路ＳＷａは、メモリユニットＭＵと略同一の構造を有するものであり、その点、第７の実施の形態のスイッチ回路ＳＷｄも同様である。
【００８９】
ただし、このスイッチ回路ＳＷｄは、複数の第１メモリストリングＭＳ１ｂを並列接続すると共に、複数の第２メモリストリングＭＳ２ｂを並列接続して構成される。更に、これら並列接続されたメモリストリングＭＳ１ｂ、ＭＳ２ｂを複数のバックゲートトランジスタＢＴｒｂにより接続している。また、スイッチ回路ＳＷｄは、それら複数のメモリストリングＭＳ１ｂ、ＭＳ２ｂの一端に、複数のドレイン選択トランジスタＳＤＴｒｂ、及び複数のソース側選択トランジスタＳＳＴｒｂを有する。
【００９０】
第１メモリストリングＭＳ１ｂの一端（メモリトランジスタＭＴｒｂ４のソース）、及び第２メモリストリングＭＳ２ｂの一端（メモリトランジスタＭＴｒｂ５のドレイン）は、バックゲートトランジスタＢＴｒｂに共通接続されている。第１メモリストリングＭＳ１ｂの他端（メモリトランジスタＭＴｒｂ１のドレイン）は、それぞれドレイン選択トランジスタＳＤＴｒｂを介してグローバルビット線ＧＢＬに接続されている。第２メモリストリングＭＳ２ｂの他端（メモリトランジスタＭＴｒｂ８のソース）は、それぞれソース側選択トランジスタＳＳＴｒｂを介してローカルビット線ＬＢＬに接続されている。
【００９１】
第１メモリストリングＭＳ１ｂは、メモリブロック中のメモリストリングＭＳと同様に、４つのメモリトランジスタＭＴｒｂ１〜ＭＴｒｂ４を有する。第２メモリストリングＭＳ２ｂも、メモリブロック中のメモリストリングＭＳと同様に、４つのメモリトランジスタＭＴｒｂ５〜ＭＴｒｂ８を有する。各メモリトランジスタＭＴｒｂ１〜ＭＴｒｂ４のゲート、及び各メモリトランジスタＭＴｒｂ８〜ＭＴｒｂ５のゲートは、ワード線ＷＬｂ１〜ＷＬｂ４にて共通接続されている。バックゲートトランジスタＢＴｒｂのゲートは、バックゲート線ＢＧｂに接続されている。ドレイン選択トランジスタＳＤＴｒｂのゲート、及びソース側選択トランジスタＳＳＴｒｂのゲートは、選択ゲート線ＳＧｂにて共通接続されている。
【００９２】
上記構成を有するスイッチ回路ＳＷｄは、指定された各種動作実行時、メモリトランジスタＭＴｒｂ１〜ＭＴｒｂ８、バックゲートトランジスタＢＴｒｂ、ドレイン側選択トランジスタＳＤＴｒｂ、及びソース側選択トランジスタＳＳＴｒｂの全てをオン状態とする。これにより、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとは、電気的に接続される。すなわち、第７の実施の形態に係るスイッチ回路ＳＷｄは、複数の並列接続された第１、第２メモリストリングＭＳ１ｂ、ＭＳ２ｂにて、グローバルビットＧＢＬとローカルビット線ＬＢＬとを電気的に接続する。この点、第７の実施の形態のスイッチ回路ＳＷｄは、第４の実施の形態のように１本のメモリストリングＭＳのみを有するスイッチ回路ＳＷａと異なる。
【００９３】
次に、図１５を参照して、第７の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図１５は、第７の実施の形態に係る不揮発性半導体記憶装置の断面図である。
【００９４】
スイッチ回路領域３０ｅ（スイッチ回路ＳＷｄ）は、図１５に示すように、カラム方向に隣接するメモリ層４０の間に形成されている。スイッチ回路領域３０ｅは、スイッチ回路ＳＷｄとして機能する。
【００９５】
スイッチ回路領域３０ｅには、バックゲート層６１ｃ、ワード線導電層７１ｃａ〜７１ｃｄ、櫛状の半導体層７４ｃを有する。これらは、それぞれバックゲート導電層６１、ワード線導電層７１ａ〜７１ｄ、Ｕ字状半導体層７４と同一の高さに形成され、同一の形状、材料から構成することができ、また同一の工程により形成することができる。
【００９６】
バックゲート導電層６１ｃは、バックゲート線ＢＧｂ、及びバックゲートトランジスタＢＴｒｂのゲートとして機能する。バックゲート導電層６１ｃは、第４の実施の形態のバックゲート導電層６１ｂよりもカラム方向に長く形成されている。
【００９７】
ワード線導電層７１ｃａ〜７１ｃｄは、ワード線ＷＬｂ１〜ＷＬｂ４、及びメモリトランジスタＭＴｒｂ１〜ＭＴｒｂ８のゲートとして機能する。ワード線導電層７１ｃａ〜７１ｃｄは、第４の実施の形態のワード線導電層７１ｂａ〜７１ｂｄよりもカラム方向に長く形成されている。
【００９８】
半導体層７４ｃは、メモリトランジスタＭＴｒｂ１〜ＭＴｒｂ８のボディとして機能する。半導体層７４ｃは、カラム方向に並ぶ複数本の第１柱状部７４ｃＡ、複数本の第２柱状部７４ｃＢ、及びそれら複数本の第１、第２柱状部７４ｃＡ、７４ｃＢの下端を連結する１つの連結部７４ｃＣを有する。第１、第２柱状部７４ｃＡ、７４ｃＢは、メモリゲート絶縁層（ＳｉＯ２−ＳｉＮ−ＳｉＯ２）を介してワード線導電層７１ｃａ〜７１ｃｄにて取り囲まれるように形成されている。連結部７４ｃＣは、メモリゲート絶縁層（ＳｉＯ２−ＳｉＮ−ＳｉＯ２）を介してバックゲート導電層６１ｃにて取り囲まれるように形成されている。半導体層７４ｃは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【００９９】
また、スイッチ回路領域３０ｂには、導電層８１ｃ、ドレイン柱状半導体層８７ｃ、ソース柱状半導体層８８ｃが形成されている。導電層８１ｃは、ドレイン側導電層８１、ソース側導電層８２と同層に、同一の製造工程にて同一の材料を有するように形成される。ドレイン柱状半導体層８７ｃ、ソース柱状半導体層８８ｃは、ドレイン柱状半導体層８７、ソース柱状半導体層８８と同層に、同一の製造工程にて同一の材料を有するように形成される。
【０１００】
導電層８１ｃは、選択ゲート線ＳＧｂ、ドレイン側選択トランジスタＳＤＴｒｂのゲート、及びソース側選択トランジスタＳＳＴｒｂのゲートとして機能する。導電層８１ｃは、第４の実施の形態のドレイン側導電層８１ｂ、ソース側導電層８２ｂよりもカラム方向に長く形成されている。
【０１０１】
ドレイン側柱状半導体層８７ｃ、及びソース側柱状半導体層８８ｃは、導電層８１ｃを貫通するように形成されている。ドレイン側柱状半導体層８７ｃは、ドレイン側選択トランジスタＳＤＴｒｂのボディとして機能する。ソース側柱状半導体層８８ｃは、ソース側選択トランジスタＳＳＴｒｂのボディとして機能する。
【０１０２】
ドレイン側柱状半導体層８７ｃは、第１柱状部７４ｃＡの上面に接するように形成されている。ドレイン側柱状半導体層８７ｃは、ドレイン側ゲート絶縁層（ＳｉＯ２）を介して導電層８１ｃにて取り囲まれるように形成されている。ソース側柱状半導体層８８ｃは、第２柱状部７４ｃＢの上面に接するように形成されている。ソース側柱状半導体層８８ｃは、ソース側ゲート絶縁層（ＳｉＯ２）を介して導電層８１ｃにて取り囲まれるように形成されている。
【０１０３】
［第７の実施の形態に係る不揮発性半導体記憶装置の効果］
第７の実施の形態に係る不揮発性半導体記憶装置は、スイッチ回路ＳＷｄに含まれる複数のメモリストリングＭＳ１ｂ、ＭＳ２ｂを介して、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬを接続する。したがって、第４の実施の形態（図８、図９）と比較して、第７の実施の形態に係る不揮発性半導体記憶装置は、スイッチ回路ＳＷｄによる電気抵抗を低減させることができる。
【０１０４】
［第８の実施の形態］
［第８の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図１６Ａ〜図１８を参照して、第８の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。なお、第８の実施の形態において、第１〜第７の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１０５】
図１６Ａは、第８の実施の形態に係る不揮発性半導体記憶装置の等価回路図である。図１６Ｂは、第８の実施の形態に係る不揮発性半導体記憶装置の断面図である。図１７は、第８の実施の形態の不揮発性半導体記憶装置の拡大斜視図である。図１８は、第８の実施の形態に係る不揮発性半導体記憶装置の上面図である。
【０１０６】
図１６Ａに示すように、この第８の実施の形態のスイッチ回路ＳＷｅは、選択トランジスタＳＳＴｒａ、ＳＤＴｒａに加え、トランジスタＭＴｒｇを備えている。トランジスタＭＴｒｇについては後述する。このスイッチ回路ＳＷｅは、図１６Ｂに示すように、スイッチ回路領域３０ｆに形成される。スイッチ回路領域３０ｆは、図１６Ｂ及び図１７に示すように、カラム方向に隣接するメモリ層４０の間に形成されている。
【０１０７】
スイッチ回路領域３０ｆには、バックゲート導電層６１ｂ、ワード線導電層７１ｂａ〜７１ｂｄ、柱状半導体層７４ｄ（第２柱状部）が形成されている。この柱状半導体層７４ｄは、図１７、図１８に示すように、平面方向において、カラム方向を長軸方向とする楕円形状の断面を有している。この楕円は、本実施の形態では、その長軸方向（カラム方向）において、メモリ層４０中の複数（本例では２本）の柱状部７４Ａを包含するような大きさであり、従って、柱状半導体層７４ｄは、カラム方向において（すなわち、楕円の長軸方向において）柱状部７４Ａの約３倍の幅を有している。柱状半導体層７４ｄは、Ｕ字状半導体層７４と同一の高さに形成され、同一の材料から構成することができ、また同一の工程により形成することができる。また、ワード線導電層７１ｂａ〜７１ｂｄも、ワード線導電層７１ａ〜７１ｄと同一の工程により、同一層中に、同一の材料から構成することができる。ワード線導電層７１ｂａ〜７１ｂｄと柱状半導体層７４ｄとの間には、メモリ層４０と同一のメモリゲート絶縁層７３が形成されている。この柱状半導体層７４ｄ、ワード線導電層７１ｂａ〜７１ｂｄ、バックゲート導電層６１ｂ及び、これらに挟まれるメモリゲート絶縁層７３により、前述のトランジスタＭＴｒｇが形成される。バックゲート導電層６１ｂ及びワード線導電層７１ｂａ〜７１ｂｄには、トランジスタＭＴｒｇをオンとさせる場合に、同時に所定値以上の電圧が印加される。
【０１０８】
また、スイッチ回路領域３０ｆには、導電層８１ｄ、ドレイン側柱状半導体層８７ｄ、及びソース側柱状半導体層８８ｄが形成されている。導電層８１ｄは、ドレイン側導電層８１、ソース側導電層８２と同層に、同一の製造工程にて、同一の材料を有するように製造され得る。ドレイン側柱状半導体層８７ｄ、及びソース側柱状半導体層８８ｄは、ドレイン側柱状半導体層８７、及びソース側柱状半導体層８８と同層に、同一の製造工程にて、同一の材料を有するように製造され得る。
【０１０９】
導電層８１ｄは、選択ゲート線ＳＧａ、ドレイン側選択トランジスタＳＤＴｒａ、及びソース側選択トランジスタＳＳＴｒａとして機能する。
【０１１０】
ドレイン側柱状半導体層８７ｄ、及びソース側柱状半導体層８８ｄは、導電層８１ｄを貫通するように形成され、且つその柱状半導体層７４ｄの上面の端部から垂直方向に延びるように構成されている。ドレイン側柱状半導体層８７ｄは、ドレイン側選択トランジスタＳＤＴｒａのボディとして機能する。ソース側柱状半導体層８８ｄは、ソース側選択トランジスタＳＳＴｒａのボディとして機能する。
【０１１１】
ドレイン側柱状半導体層８７ｄ及びソース側柱状半導体層８８ｄは、柱状半導体層７４ｄの上端から上方に延びる柱状に形成されている。その柱状部の幅は、柱状半導体層７４ｄの長軸方向の幅よりも小さく、この例では１／３程度である。ドレイン側柱状半導体層８７ｄは、プラグ層５５を介して第３配線層５３（グローバルビット線ＧＢＬ）に電気的に接続されている。ソース側柱状半導体層８８ｄは、プラグ層５５を介して第２配線層５２（ローカルビット線ＬＢＬ）に電気的に接続されている。ドレイン側柱状半導体層８７ｄ及びソース側柱状半導体層８８ｄは、ドレイン側ゲート絶縁層（ＳｉＯ２）を介して、導電層８１ｄにて取り囲まれるように形成されている。
【０１１２】
なお、本実施の形態では、メモリ層４０の端部のワード線導電層７１ａ’〜７１ｄ’は、その他のワード線導電層７１ａ〜７１ｄとは異なり、半分のカラム方向の長さを有している。
【０１１３】
［第８の実施の形態に係る不揮発性半導体記憶装置の効果］
第８の実施の形態に係るスイッチ回路領域３０ｆにおいて、電流は、ドレイン側柱状半導体層８７ｄから、柱状半導体層７４ｄの上部を通って、ソース側柱状半導体層８８ｄに流れる。一方、第７の実施の形態のスイッチ回路領域３０ｅにおいて、電流は、ドレイン側柱状半導体層８７ｃから、Ｕ字状半導体層７４ｃの全体を通って、ソース側柱状半導体層８８ｃに流れる。よって、第８の実施の形態に係るスイッチ回路領域３０ｆは、柱状半導体層７４ｄを通る電流の経路が短いために、第７の実施の形態と比較して、電気抵抗を抑えることができる。
【０１１４】
［第９の実施の形態］
［第９の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図１９、及び図２０を参照して、第９の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図１９は、第９の実施の形態に係る不揮発性半導体記憶装置の断面図である。図２０は、第９の実施の形態に係る不揮発性半導体記憶装置の上面図である。なお、第９の実施の形態において、第１〜第８の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１１５】
第９の実施の形態に係る不揮発性半導体記憶装置は、図１９及び図２０に示すように、メモリ層４０の端部のワード線導電層７１ａ〜７１ｄも、他のワード線導電層７１ａ〜７１ｄと同じカラム方向の幅を有しており、この点、第８の実施の形態と異なっている。
【０１１６】
［第９の実施の形態に係る不揮発性半導体記憶装置の効果］
第９の実施の形態に係る不揮発性半導体記憶装置は、第８の実施の形態と同様の効果を奏する。さらに、第９の実施の形態に係る不揮発性半導体記憶装置は、第２領域ＡＲ２の全体（端部も含む）に亘って、一定周期のパターン（カラム方向の幅）で形成されたワード線導電層７１ａ〜７１ｄを有するので、製造時のリソグラフィーは容易に実行可能となる。また、第９の実施の形態に係る不揮発性半導体記憶装置は、露光後にパターンが崩れる恐れはない。
【０１１７】
［第１０の実施の形態］
［第１０の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図２１、及び図２２を参照して、第１０の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図２１は、第１０の実施の形態に係る不揮発性半導体記憶装置の断面図である。図２２は、第１０の実施の形態に係る不揮発性半導体記憶装置の上面図である。なお、第１０の実施の形態において、第１〜第９の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１１８】
第１０の実施の形態に係る不揮発性半導体記憶装置は、図２１及び図２２に示すように、メモリ層４０は、第１領域ＡＲ１の近傍のワード線導電層７１ａ〜７１ｄにて取り囲まれるように形成されたダミー柱状半導体層７４’を有する。ダミー柱状半導体層７４’は、Ｕ字状半導体層７４の柱状部７４Ａに隣接して設けられている。
【０１１９】
さらに、メモリ層４０は、ダミー導電層８１’、及びダミー柱状半導体層８７’を有する。ダミー導電層８１’は、ドレイン側導電層８１、及びソース側導電層８２と同層に設けられている。ダミー柱状半導体層８７’は、ダミー導電層８１ｅ’にて取り囲まれるように、且つダミー柱状半導体層７４’の上面から上方に延びるように形成されている。
【０１２０】
［第１０の実施の形態に係る不揮発性半導体記憶装置の効果］
第１０の実施の形態に係る不揮発性半導体記憶装置は、第２領域ＡＲ２に亘って、一定周期のパターンで形成されたワード線導電層７１ａ〜７１ｄ、及び柱状部７４Ａ、ダミー柱状半導体層７４’を有する。したがって、第１０の実施の形態に係る不揮発性半導体記憶装置においては、その製造時のリソグラフィーは、第９の実施の形態よりもさらに容易に実行可能となる。
【０１２１】
［第１１の実施の形態］
［第１１の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図２３Ａ及び図２３Ｂを参照して、第１１の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図２３Ａは、第１１の実施の形態に係る不揮発性半導体記憶装置の等価回路図であり、図２３Ｂは、第１１の実施の形態に係る不揮発性半導体記憶装置の断面図である。なお、第１１の実施の形態において、第１〜第１０の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１２２】
第１１の実施の形態に係る不揮発性半導体記憶装置は、図２３Ｂに示すように、１つの第１領域ＡＲ１に、カラム方向に２つの柱状半導体層７４ｄが配列され、カラム方向に２つのスイッチ回路ＳＷｅが配列されている（図２３Ａ参照）。すなわち、この２つの柱状半導体層７４ｄのそれぞれが１つのスイッチ回路ＳＷｅを形成しており、ドレイン側柱状半導体層８７ｄ、プラグ層５５を介して別々の第２配線層５２に接続される。
【０１２３】
［第１１の実施の形態に係る不揮発性半導体記憶装置の効果］
第１１の実施の形態に係る不揮発性半導体記憶装置は、第２配線層５２の両端にスイッチ回路ＳＷｅが接続される。したがって、第１１の実施の形態に係る不揮発性半導体記憶装置は、第８〜第１０の実施の形態と比較して、第２配線層５２（ローカルビット線ＬＢＬ）の抵抗を低減させることができる。
【０１２４】
［第１２の実施の形態］
［第１２の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図２４Ａ、図２４Ｂ及び図２５を参照して、第１２の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図２４Ａは、第１２の実施の形態に係る不揮発性半導体記憶装置の等価回路図であり、図２４Ｂは、第１２の実施の形態に係る不揮発性半導体記憶装置の断面図である。図２５は、第１２の実施の形態に係る不揮発性半導体記憶装置の上面図である。なお、第１２の実施の形態において、第１〜第１１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１２５】
図２４Ａに示すように、この実施の形態の不揮発性半導体記憶装置では、第１領域ＡＲ１において、２つのスイッチ回路ＳＷｅがカラム方向に対称に配置される。この２つのスイッチ回路ＳＷｅは、図２４Ｂのような断面形状を有している。
【０１２６】
スイッチ回路領域３０ｇが、図２４Ｂに示すように、カラム方向に隣接するメモリ層４０の間に形成されている。スイッチ回路領域３０ｇには、カラム方向に２つのスイッチ回路ＳＷｅが配列される。スイッチ回路領域３０ｇは、カラム方向に隣接する２つのメモリ層４０にて共有され、第２配線層５２を介してそれら２つのメモリ層４０に第３配線層５３を電気的に接続可能に構成されている。
【０１２７】
スイッチ回路領域３０ｇには、バックゲート導電層６１ｅ、ワード線導電層７１ｅａ〜７１ｅｄ、柱状半導体層７４ｅが形成されている。バックゲート導電層６１ｅ、ワード線導電層７１ｅａ〜７１ｅｄ、柱状半導体層７４ｅは、第９の実施の形態のバックゲート導電層６１ｄ、ワード線導電層７１ｄａ〜７１ｄｄ、柱状半導体層７４ｄよりもカラム方向に長く形成され、その他の構成は、第９の実施の形態と同様である。具体的には、柱状半導体層７４ｅのカラム方向の幅は、メモリ層４０の３本の柱状部７４Ａを包含するような幅となっている。１つの柱状半導体層７４ｅにより、前述の２つのスイッチ回路ＳＷｅが形成される。
【０１２８】
また、スイッチ回路領域３０ｇには、ドレイン側導電層８１ｅ、ソース側導電層８２ｅ、ドレイン側柱状半導体層８７ｅ、及びソース側柱状半導体層８８ｅが形成されている。ドレイン側導電層８１ｅ、ソース側導電層８２ｅ、ドレイン側柱状半導体層８７ｅ、及びソース側柱状半導体層８８ｅは、ドレイン側導電層８１、ソース側導電層８２、ドレイン側柱状半導体層８７、及びソース側柱状半導体層８８と同層に、同一の製造工程にて同一の形状、材料を有するように製造され得る。
【０１２９】
ドレイン側導電層８１ｅは、ワード線導電層７１ｅｄの上層にて、ロウ方向に延びるように形成されている。ソース側導電層８２ｅは、カラム方向にドレイン側導電層８１ｅを挟むように、２つ配置され、ロウ方向に延びるように形成されている。ドレイン側柱状半導体層８７ｅは、ドレイン側導電層８１ｅを貫通するように形成されている。ドレイン柱状半導体層８７ｅは、ドレイン側ゲート絶縁層（ＳｉＯ２）を介してドレイン側導電層８１ｅにて取り囲まれるように形成されている。ソース側柱状半導体層８８ｅは、ソース側導電層８２ｅを貫通するように形成されている。ソース柱状半導体層８８ｅは、ソース側ゲート絶縁層（ＳｉＯ２）を介してソース側導電層８２ｅにて取り囲まれるように形成されている。
【０１３０】
［第１２の実施の形態に係る不揮発性半導体記憶装置の効果］
第１２の実施の形態に係る不揮発性半導体記憶装置は、第８の実施の形態と同様の効果を奏する。さらに第１２の実施の形態に係る不揮発性半導体記憶装置は、そのカラム方向の占有面積を第８の実施の形態よりも縮小化することができる。
【０１３１】
［第１３の実施の形態］
［第１３の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図２６及び図２７を参照して、第１３の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図２６は、第１３の実施の形態に係る不揮発性半導体記憶装置の断面図である。図２７は、第１３の実施の形態に係る不揮発性半導体記憶装置の上面図である。なお、第１３の実施の形態において、第１〜第１２の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１３２】
第１３の実施の形態に係る不揮発性半導体記憶装置は、図２６及び図２７に示すように、第１０の実施の形態と同様に、ワード線導電層７１ａ〜７１ｄは、メモリ層４０の端部においても同じカラム方向の幅を有するよう形成されている。
【０１３３】
［第１３の実施の形態に係る不揮発性半導体記憶装置の効果］
第１３の実施の形態に係る不揮発性半導体記憶装置は、第１２の実施の形態と同様の効果を奏する。さらに、第１３の実施の形態に係る不揮発性半導体記憶装置は、第９の実施の形態と同様に、製造時のリソグラフィーを容易に実行可能となる。また、これにより、露光後にパターンが崩れる恐れはない。
【０１３４】
［第１４の実施の形態］
［第１４の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図２８、及び図２９を参照して、第１４の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図２８は、第１４の実施の形態に係る不揮発性半導体記憶装置の断面図である。図２９は、第１４の実施の形態に係る不揮発性半導体記憶装置の上面図である。なお、第１４の実施の形態において、第１〜第１３の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１３５】
第１４の実施の形態に係る不揮発性半導体記憶装置は、図２８及び図２９に示すように、メモリ層４０は、第１１の実施の形態と同様に、ダミー柱状半導体層７４’、ダミー導電層８１’、及びダミー柱状半導体層８７’を有する。
【０１３６】
［第１４の実施の形態に係る不揮発性半導体記憶装置の効果］
第１４の実施の形態に係る不揮発性半導体記憶装置は、第２領域ＡＲ２に亘って、一定周期のパターンで形成されたワード線導電層７１ａ〜７１ｄ、及び柱状部７４Ａ、ダミー柱状半導体層７４’を有する。したがって、第１４の実施の形態に係る不揮発性半導体記憶装置においては、その製造時のリソグラフィーは、第１３の実施の形態よりもさらに容易に実行可能となる。
【０１３７】
［第１５の実施の形態］
［第１５の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図３０及び図３１を参照して、第１５の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図３０は、第１５の実施の形態に係る不揮発性半導体記憶装置の断面図である。図３１は、図１５の実施の形態に係る不揮発性半導体記憶装置の上面図である。なお、第１５の実施の形態において、第１〜第１４の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１３８】
第１５の実施の形態に係るスイッチ回路領域３０ｇは、図３０及び図３１に示すように、第１４の実施の形態よりもカラム方向に長く（例えば、２倍）形成されたバックゲート導電層６１ｆ、ワード線導電層７１ｆａ〜７１ｆｄを有する。
【０１３９】
［第１５の実施の形態に係る不揮発性半導体記憶装置の効果］
第１５の実施の形態に係る不揮発性半導体記憶装置は、第１４の実施の形態よりもカラム方向に長く形成されたバックゲート導電層６１ｆ、及びワード線導電層７１ｆａ〜７１ｆｄを有する。したがって、バックゲート導電層６１ｆ、及びワード線導電層７１ｆａ〜７１ｆｄの配線抵抗は、第１４の実施の形態よりも抑えることができる。
【０１４０】
［第１６の実施の形態］
［第１６の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図３２及び図３３を参照して、第１６の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図３２は、第１６の実施の形態に係る不揮発性半導体記憶装置の断面図である。図３３は、図１６の実施の形態に係る不揮発性半導体記憶装置の上面図である。なお、第１６の実施の形態において、第１〜第１５の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１４１】
第１６の実施の形態に係るスイッチ回路領域３０ｇは、図３２及び図３３に示すように、ワード線導電層７１ｆａ〜７１ｆｄを貫通するように、積層方向に延びるダミー柱状半導体層７４”を有する。ダミー柱状半導体層７４”は、柱状半導体層７４ｅを挟むようにワード線導電層７１ｆａ〜７１ｆｄのカラム方向の両端近傍に設けられている。ダミー柱状半導体層７４”は、バックゲート導電層６１ｆに達するように形成されている。
【０１４２】
また、スイッチ回路領域３０ｇは、図３２及び図３３に示すように、ダミー導電層８１ｅ”、及びダミー柱状半導体層８３ｅ”を有する。ダミー導電層８１ｅ”は、ドレイン側導電層８１ｅ、及びソース側導電層８２ｅと同層に形成されている。ダミー柱状半導体層８３ｅ”は、ダミー導電層８１ｅ”を貫通するように、ダミー柱状半導体層７４”の上面から上方に延びる柱状に形成されている。
【０１４３】
［第１６の実施の形態に係る不揮発性半導体記憶装置の効果］
第１６の実施の形態に係る不揮発性半導体記憶装置は、第１５の実施の形態と同様の効果を奏する。さらに、第１６の実施の形態に係る不揮発性半導体記憶装置は、一定のパターンで周期的に形成されたダミー柱状半導体層７４’、７４”、及びＵ字状半導体層７４の柱状部７４Ａを有するので、第１５の実施の形態よりも、製造時のリソグラフィーは容易に実行可能となる。
【０１４４】
［第１７の実施の形態］
［第１７の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図３４及び図３５を参照して、第１７の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図３４は、第１７の実施の形態に係る不揮発性半導体記憶装置の断面図である。図３５は、図１７の実施の形態に係る不揮発性半導体記憶装置の上面図である。なお、第１７の実施の形態において、第１〜第１６の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１４５】
この第１７の実施の形態の不揮発性半導体記憶装置は、メモリ層４０のワード線導電層７１ａ〜７１ｄ、及びスイッチ回路領域３０ｇのワード線導電層７１ｆａ〜７１ｆｄがシリサイド化され、配線の低抵抗化が図られている。図３４及び図３５において、ハッチをかけて示した部分が、シリサイド化された部分である。
【０１４６】
第１７の実施の形態に係る不揮発性半導体記憶装置において、図３４及び図３５に示すように、ワード線導電層７１ｆａ〜７１ｆｄは、ロウ方向に所定ピッチをもって、ロウ方向に延びる溝７５ｆを有する。この溝７５ｆを介して、シリサイド化のため、チタン、ニッケル等がＣＶＤ等で溝７５ｆの内部に成膜され、これにより、少なくともこの溝７５ｆの周囲のワード線導電層７１ｆａ〜７１ｆｄがシリサイド化されている。溝７５ｆは柱状半導体層７４ｅの近傍に設けられていて、これにより、ワード線導電層７１ｆａ〜７１ｆｄが、柱状半導体層７４ｅの近傍においてもシリサイド化される。
【０１４７】
一方で、溝７５ｆは、前述のように、ロウ方向に所定ピッチをもって形成されているので、ワード線導電層７１ｆａ〜７１ｆｄのカラム方向の幅は、第１６の実施の形態のそれと略同一である。なお、メモリ層４０のワード線導電層７１ａ〜７１ｄのシリサイド化は、ワード線導電層７１ａ〜７１ｄのＲＩＥによる形成時に設けられた溝７５ｇを介して行われる。
【０１４８】
［第１７の実施の形態に係る不揮発性半導体記憶装置の効果］
第１７の実施の形態に係る不揮発性半導体記憶装置において、ワード線導電層７１ｆａ〜７１ｆｄは、シリサイド化された層を有する。また、シリサイド化された層は、溝７５ｆがあることによって、外周部（溝７５ｇの近く）だけでなく、柱状半導体層７４ｅの近傍においても形成されている。したがって、第１７の実施の形態に係る不揮発性半導体記憶装置は、第１６の実施の形態と比較して、さらにワード線導電層７１ｆａ〜７１ｆｄの配線抵抗を抑えることができる。
【０１４９】
［第１８の実施の形態］
［第１８の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図３６を参照して、第１８の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図３６は、第１８の実施の形態に係る不揮発性半導体記憶装置の上面図である。なお、第１８の実施の形態において、第１〜第１７の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１５０】
第１８の実施の形態に係る不揮発性半導体記憶装置は、図３６に示すように、第１７の実施の形態の構成に加え、第１６の実施の形態と同様に、ダミー柱状半導体層７４”を有する。
【０１５１】
［第１８の実施の形態に係る不揮発性半導体記憶装置の効果］
第１８の実施の形態に係る不揮発性半導体記憶装置は、第１７の実施の形態と同様の効果を奏する。さらに、第１８の実施の形態に係る不揮発性半導体記憶装置は、一定のパターンで周期的に形成されたダミー柱状半導体層７４’７４”、及びＵ字状半導体層７４の柱状部７４Ａを有するので、第１７の実施の形態よりも、製造時のリソグラフィーは容易に実行可能となる。
【０１５２】
［第１９の実施の形態］
［第１９の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図３７を参照して、第１９の実施の形態に係る不揮発性半導体記憶装置の回路構成について説明する。図３７は、第１９の実施の形態に係る不揮発性半導体記憶装置の回路図である。なお、第１９の実施の形態において、第１〜第１８の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１５３】
第１９の実施の形態に係る不揮発性半導体記憶装置は、図３７に示すように、第１〜第１８の実施の形態と異なるメモリブロックＭＢａ（メモリユニットＭＵａ）を有する。メモリユニットＭＵａは、メモリストリングＭＳｅ、ドレイン側選択トランジスタＳＤＴｒｅ、及びソース側選択トランジスタＳＳＴｒｅを有する。
【０１５４】
メモリストリングＭＳｅは、直列に接続されたメモリトランジスタＭＴｒｅ１〜ＭＴｒｅ４を有する。メモリブロックＭＢａにおいて、メモリトランジスタＭＴｒｅ１〜ＭＴｒｅ４のゲートは、それぞれワード線ＷＬｅ１〜ＷＬｅ４に共通接続されている。ドレイン側選択トランジスタＳＤＴｒｅのソースは、メモリトランジスタＭＴｒｅ４のドレインに接続され、ドレイン側選択トランジスタＳＤＴｒｅのドレインは、ローカルビット線ＬＢＬに接続されている。ロウ方向に一列に並ぶドレイン側選択トランジスタＳＤＴｒｅのゲートは、ドレイン側選択ゲート線ＳＧＤｅに共通接続されている。ソース側選択トランジスタＳＳＴｒｅのソースは、ソース線ＳＬａに接続され、ソース側選択トランジスタＳＳＴｒｅのドレインは、メモリトランジスタＭＴｒｅ１のソースに接続されている。ロウ方向に一列に並ぶソース側選択トランジスタＳＳＴｒｅのゲートは、ソース側選択ゲート線ＳＧＳｅに共通接続されている。
【０１５５】
次に、図３８及び図３９を参照して、上記回路構成を実現する第１９の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図３８は、第１９の実施の形態に係る不揮発性半導体記憶装置の断面図である。図３９は、図３８の拡大図である。
【０１５６】
第１９の実施の形態に係る不揮発性半導体記憶装置は、図３８及び図３９に示すように、基板２０上に、下層から上層へと、ソース側選択トランジスタ層１１０、メモリトランジスタ層１２０、ドレイン側選択トランジスタ層１３０、及び配線層５０を有する。基板２０は、ソース線ＳＬａとして機能する。ソース側選択トランジスタ層１１０は、ソース側選択トランジスタＳＳＴｒｅとして機能する。メモリトランジスタ層１２０は、メモリトランジスタＭＴｒｅ１〜ＭＴｒｅ４として機能する。ドレイン側選択トランジスタ層１３０は、ドレイン側選択トランジスタＳＤＴｒｅとして機能する。
【０１５７】
基板２０は、図３８に示すように、第１の実施の形態の構成に加え、導電層２５を有する。導電層２５は、ソース線ＳＬａとして機能する。導電層２５は、第２領域ＡＲ２の基板本体２１の上面に形成されている。
【０１５８】
ソース側選択トランジスタ層１１０は、図３８に示すように、スイッチ回路領域３０の導電層３１と同層に、ソース側導電層１１１を有する。ソース側導電層１１１は、ソース側選択ゲート線ＳＧＳｅ、及びソース側選択トランジスタＳＳＴｒｅのゲートとして機能する。ソース側導電層１１１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層１１１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【０１５９】
ソース側選択トランジスタ層１１０は、図３９に示すように、ソース側導電層１１１を貫通するようにソース側ホール１１２を有する。ソース側ホール１１２は、カラム方向及びロウ方向にマトリクス状に形成されている。
【０１６０】
ソース側選択トランジスタ層１１０は、図３９に示すように、ソース側ホール１１２内に、ソース側ゲート絶縁層１１３、ソース側柱状半導体層１１４を有する。ソース側柱状半導体層１１４は、ソース側選択トランジスタＳＳＴｒｅのボディとして機能する。
【０１６１】
ソース側ゲート絶縁層１１３は、ソース側ホール１１２に面する側面に所定の厚みをもって形成されている。ソース側ゲート絶縁層１１３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層１１４は、ソース側ホール１１２を埋め、且つソース側ゲート絶縁層１１３に接して積層方向に柱状に延びるように形成されている。ソース側柱状半導体層１１４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【０１６２】
なお、上記構成を換言すると、ソース側柱状半導体層１１４は、ソース側ゲート絶縁層１１３にて取り囲まれるように形成され、ソース側ゲート絶縁層１１３は、ソース側導電層１１１にて取り込まれるように形成されている。
【０１６３】
メモリトランジスタ層１２０は、図３８及び図３９に示すように、積層方向に所定ピッチをもって、ワード線導電層１２１ａ〜１２１ｄを有する。ワード線導電層１２１ａ〜１２１ｄは、ワード線ＷＬｅ１〜ＷＬｅ４、及びメモリトランジスタＭＴｒｅ１〜ＭＴｒｅ４のゲートとして機能する。ワード線導電層１２１ａ〜１２１ｄは、第２領域ＡＲ２内にてロウ方向及びカラム方向に広がる板状に形成されている。ワード線導電層１２１ａ〜１２１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【０１６４】
メモリトランジスタ層１２０は、図３９に示すように、ワード線導電層１２１ａ〜１２１ｄを貫通するようにメモリホール１２２を有する。メモリホール１２２は、ロウ方向及びカラム方向にマトリクス状に配置され、ソース側ホール１１２と整合する位置に形成されている。
【０１６５】
メモリトランジスタ層１２０は、図３９に示すように、メモリホール１２２内に、メモリゲート絶縁層１２３、及びメモリ柱状半導体層１２４を有する。メモリ柱状半導体層１２４は、メモリトランジスタＭＴｒｅ１〜ＭＴｒｅ４のボディとして機能する。
【０１６６】
メモリゲート絶縁層１２３は、図３９に示すように、ブロック絶縁層１２３ａ、電荷蓄積層１２３ｂ、及びトンネル絶縁層１２３ｃを有する。ブロック絶縁層１２３ａは、メモリホール１２２に面する側面に所定の厚みをもって形成されている。ブロック絶縁層１２３ａは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層１２３ｂは、ブロック絶縁層１２３ａに接して所定の厚みをもって形成されている。電荷蓄積層１２３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。トンネル絶縁層１２３ｃは、電荷蓄積層１２３ｂに接して所定の厚みをもって形成されている。トンネル絶縁層１２３ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。
【０１６７】
メモリ柱状半導体層１２４は、メモリホール１２２を埋め、且つトンネル絶縁層１２３ｃに接して積層方向に柱状に延びるように形成されている。メモリ柱状半導体層１２４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【０１６８】
なお、上記構成を換言すると、メモリ柱状半導体層１２４は、メモリゲート絶縁層１２３に取り囲まれるように形成され、メモリゲート絶縁層１２３は、ワード線導電層１２１ａ〜１２１ｄにて取り囲まれるように形成されている。
【０１６９】
ドレイン側選択トランジスタ層１３０は、図３８及び図３９に示すように、ドレイン側導電層１３１を有する。ドレイン側導電層１３１は、ドレイン側選択ゲート線ＳＧＤｅ、及びドレイン側選択トランジスタＳＤＴｒｅのゲートとして機能する。ドレイン側導電層１３１は、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層１３１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【０１７０】
ドレイン側選択トランジスタ層１３０は、図３９に示すように、ドレイン側導電層１３１を貫通するように形成されたドレイン側ホール１３２を有する。ドレイン側ホール１３２は、ロウ方向及びカラム方向にマトリクス状に配置され、メモリホール１２２と整合する位置に形成されている。
【０１７１】
ドレイン側選択トランジスタ層３０は、図３９に示すように、ドレイン側ホール１３２内に、ドレイン側ゲート絶縁層１３３、及びドレイン側柱状半導体層１３４を有する。ドレイン側柱状半導体層１３４は、ドレイン側選択トランジスタＳＤＴｒｅのボディとして機能する。
【０１７２】
ドレイン側ゲート絶縁層１３３は、ドレイン側ホール１３２に面する側面に所定の厚みをもって形成されている。ドレイン側ゲート絶縁層１３３は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層１３４は、ドレイン側ホール１３２を埋めるように、且つドレイン側ゲート絶縁層１３３に接して積層方向に柱状に延びるように形成されている。ドレイン側柱状半導体層１３４の上面は、第２配線層５２の下面に接するように形成されている。ドレイン側柱状半導体層１３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
【０１７３】
なお、上記構成を換言すると、ドレイン側柱状半導体層１３４は、ドレイン側ゲート絶縁層１３３にて取り囲まれるように形成され、ドレイン側ゲート絶縁層１３３は、ドレイン側導電層１３１にて取り囲まれるように形成されている。
【０１７４】
［第１９の実施の形態に係る不揮発性半導体記憶装置の効果］
第１９の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態と同様の効果を奏する。
【０１７５】
［第２０の実施の形態］
［第２０の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図４０及び図４１を参照して、第２０の実施の形態に係る不揮発性半導体記憶装置の回路構成について説明する。第２０の実施の形態は、メモリブロックＭＢ及びスイッチ回路ＳＷａの周辺回路（後述する転送回路１８ａ、１８ｂ）に特徴を有する。上記第１〜第１９の実施の形態においては、１つのメモリブロックＭＢ内で、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳは分断されることなく一続きに構成されている。一方、第２０の実施の形態においては、１つのメモリブロックＭＢ内で、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳは、所定領域（ブロック）毎に複数に分割されている。
【０１７６】
図４０及び図４１は、第２０の実施の形態に係る不揮発性半導体記憶装置の回路図である。図４０は、メモリブロックＭＢとその周辺回路との関係を示し、図４１は、スイッチ回路ＳＷａとその周辺回路との関係を示している。なお、第２０の実施の形態において、第１〜第１９の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０１７７】
先ず、図４０を参照して、メモリブロックＭＢとその周辺回路との関係を説明する。第２０の実施の形態に係る不揮発性半導体記憶装置は、図４０に示すように、メモリブロックＭＢ、グローバルワード線ＧＷＬａ、ＧＷＬｂ、ロウデコーダ１２ａ、ドライバ１７、及び転送回路１８ａを有する。
【０１７８】
メモリブロックＭＢは、第４の実施の形態等と略同一の構成を有し、マトリクス状に複数のメモリストリングＭＳを有する。ただし、第２０の実施の形態において、メモリブロックＭＢは、複数のブロックＢに分割されている。メモリストリングＭＳは、ブロックＢ内に複数配置されている。ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳは、各々、ブロックＢ毎に分割されている。よって、分割されたワード線ＷＬ１〜ＷＬ８は、ブロックＢ毎に設けられ、複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートに各々共通接続されている。同様に、分割されたバックゲート線ＢＧは、ブロックＢ毎に設けられ、複数のバックゲートトランジスタＢＴｒのゲートに共通接続されている。分割されたドレイン側選択ゲート線ＳＧＤは、ブロックＢ毎に設けられ、複数のドレイン側選択トランジスタＳＤＴｒのゲートに共通接続されている。分割されたソース側選択ゲート線ＳＧＳは、ブロックＢ毎に設けられ、複数のソース側選択トランジスタＳＳＴｒのゲートに共通接続されている。なお、図４０においては、図８（第４の実施の形態）等と異なり、メモリユニットＭＵを直線状に展開して表しているが、そのメモリユニットＭＵの構成は、第４の実施の形態等と変わりない。
【０１７９】
グローバルワード線ＧＷＬａ、ＧＷＬｂは、図４０に示すように、複数のブロックＢ、及び転送回路１８ａを跨るように延びる。グローバルワード線ＧＷＬａ、ＧＷＬｂは、複数の転送回路１８ａに共通接続されている。具体的に、グローバルワード線ＧＷＬａには、複数の転送回路１８ａ内の転送トランジスタＴｒａ１〜Ｔｒａ１１のゲートに接続される。グローバルワード線ＧＷＬｂには、複数の転送回路１８ａ内の転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに接続される。
【０１８０】
ロウデコーダ１２ａは、複数の転送回路１８ａに共通の制御信号を入力する。ロウデコーダ１２ａは、アドレスデコーダ１２ａＡ、及びレベルシフタ１２ａＢを有する。アドレスデコーダ１２ａＡは、外部よりアドレス信号を受け付け、そのアドレス信号を変換してレベルシフタ１２ａＢに出力する。レベルシフタ１２ａＢは、電圧レベルをシフトさせた信号及びその反転信号をグローバルワード線ＧＷＬａ、ＧＷＬｂに出力する。
【０１８１】
ドライバ１７は、複数のメモリブロックＭＢに共通に用いられる。ドライバ１７は、複数の転送回路１８ａにそれぞれ駆動信号を入力する。
【０１８２】
転送回路１８ａは、基板と平行な方向に複数設けられている。転送回路１８ａは、各ブロックＢ毎に設けられている。転送回路１８ａは、それぞれ、各ブロックＢのワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳに接続されている。転送回路１８ａは、ドライバ１７から駆動信号を供給され、グローバルワード線ＧＷＬａ、ＧＷＬｂ（ロウデコーダ１２ａ）から供給される制御信号に基づき、ドライバ１７からの駆動信号をワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ソース側選択ゲート線ＳＧＳ、及びドレイン側選択ゲート線ＳＧＤに転送する。
【０１８３】
転送回路１８ａは、転送トランジスタＴｒａ１〜Ｔｒａ１１、Ｔｒｂ１、Ｔｒｂ２を有する。転送トランジスタＴｒａ１〜Ｔｒａ１１は、その転送回路１８ａの制御対象となるブロックＢが選択された場合に、導通状態となる。一方、転送トランジスタＴｒｂ１、Ｔｒｂ２は、その転送回路１８ａの制御対象となるブロックＢが非選択とされた場合に、導通状態となる。
【０１８４】
転送トランジスタＴｒａ１〜Ｔｒａ１１、Ｔｒｂ１、Ｔｒｂ２のドレインは、各々、配線Ｌａ１〜Ｌａ１３を介して、ドライバ１７の出力端子に接続されている。
【０１８５】
転送トランジスタＴｒａ１〜Ｔｒａ１１のゲートは、１本のグローバルワード線ＧＷＬａに共通接続されている。転送トランジスタＴｒａ１〜Ｔｒａ８のソースは、各々、配線Ｌｂ１〜Ｌｂ８を介してワード線ＷＬ１〜ＷＬ８に接続されている。転送トランジスタＴｒａ９のドレインは、配線Ｌｂ９を介してバックゲート線ＢＧに接続されている。転送トランジスタＴｒａ１０、Ｔｒａ１１のソースは、各々、配線Ｌｂ１０、Ｌｂ１１を介してドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳに接続されている。
【０１８６】
転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートは、１本のグローバルワード線ＧＷＬｂに共通接続されている。第２転送トランジスタＴｒｂ１、Ｔｒｂ２のソースは、各々、配線Ｌｂ１２、Ｌｂ１３を介してドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳに接続されている。
【０１８７】
次に、図４１を参照して、スイッチ回路ＳＷａとその周辺回路との関係を説明する。第２０の実施の形態に係る不揮発性半導体記憶装置は、図４１に示すように、スイッチブロックＳＢ、グローバルワード線ＧＷＬｃ、ＧＷＬｄ、ロウデコーダ１２ａ、ドライバ１７、及び転送回路１８ｂを有する。
【０１８８】
スイッチブロックＳＢは、基板と平行な方向に複数設けられている。スイッチブロックＳＢは、複数のスイッチ回路ＳＷａを有する。スイッチ回路ＳＷａは、第４の実施の形態等と略同様の構成を有する。ワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、ドレイン側選択ゲート線ＳＧＤａ、及びソース側選択ゲート線ＳＧＳａは、各々、スイッチブロックＳＢ毎に分割されている。分割されたワード線ＷＬａ１〜ＷＬａ８は、スイッチブロックＳＢ毎に設けられ、複数のメモリトランジスタＭＴｒａ１〜ＭＴｒａ８のゲートに共通接続されている。同様に、分割されたバックゲート線ＢＧａは、スイッチブロックＳＢ毎に設けられ、複数のバックゲートトランジスタＢＴｒａのゲートに共通接続されている。分割されたドレイン側選択ゲート線ＳＧＤａは、スイッチブロックＳＢ毎に設けられ、複数のドレイン側選択トランジスタＳＤＴｒａのゲートに共通接続されている。分割されたソース側選択ゲート線ＳＧＳａは、スイッチブロックＳＢ毎に設けられ、複数のソース側選択トランジスタＳＳＴｒａのゲートに共通接続されている。なお、図４１においては、図８等と異なり、スイッチ回路ＳＷａを直線状に展開して表しているが、そのスイッチ回路ＳＷａの構成は、第４の実施の形態等と変わりない。
【０１８９】
グローバルワード線ＧＷＬｃ、ＧＷＬｄは、複数のスイッチブロックＳＢ、及び転送回路１８ｂを跨るように延びる。グローバルワード線ＧＷＬｃ、ＧＷＬｄは、複数の転送回路１８ｂに共通接続されている。具体的に、グローバルワード線ＧＷＬｃには、複数の転送回路１８ｂ内の転送トランジスタＴｒｃのゲートが接続される。グローバルワード線ＧＷＬｄには、複数の転送回路１８ｂ内の転送トランジスタＴｒｄのゲートが接続される。
【０１９０】
ロウデコーダ１２ａは、上述した転送回路１８ａの制御と共に、複数の転送回路１８ｂに共通の制御信号を入力する。
【０１９１】
ドライバ１７は、複数のスイッチブロックＳＢに共通に用いられる。ドライバ１７は、上述した転送回路１８ａへの駆動信号の入力と共に、複数の転送回路１８ｂにそれぞれ駆動信号を入力する。
【０１９２】
転送回路１８ｂは、基板と平行な方向に複数設けられている。転送回路１８ｂは、各スイッチブロックＳＢ毎に設けられている。転送回路１８ｂは、それぞれ、各スイッチブロックＳＢのワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、ドレイン側選択ゲート線ＳＧＤａ、及びソース側選択ゲート線ＳＧＳａに接続されている。転送回路１８ｂは、ドライバ１７から駆動信号を供給され、グローバルワード線ＧＷＬｃ、ＧＷＬｄ（ロウデコーダ１２ａ）からの制御信号に基づき、ドライバ１７からの駆動信号をワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、ソース側選択ゲート線ＳＧＳａ、及びドレイン側選択ゲート線ＳＧＤａに転送する。
【０１９３】
転送回路１８ｂは、転送トランジスタＴｒｃ、Ｔｒｄを有する。転送トランジスタＴｒｃは、その転送回路１８ｂの制御対象となるスイッチブロックＳＢが選択された場合に、導通状態となる。一方、転送トランジスタＴｒｄは、その転送回路１８ｂの制御対象となるスイッチブロックＳＢが非選択とされた場合に、導通状態となる。
【０１９４】
転送トランジスタＴｒｃ、Ｔｒｄのドレインは、各々、配線Ｌｃ１、Ｌｃ２を介してドライバ１７の出力端子に接続されている。転送トランジスタＴｒｃのゲートは、グローバルワード線ＧＷＬｃに接続されている。転送トランジスタＴｒｃのソースは、配線Ｌｄ１を介してワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、及び選択ゲート線ＳＧＤａ、ＳＧＳａに接続されている。転送トランジスタＴｒｄのゲートは、グローバルワード線ＧＷＬｄに接続されている。転送トランジスタＴｒｄのソースは、配線Ｌｄ２を介してワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、及び選択ゲート線ＳＧＤａ、ＳＧＳａに接続されている。
【０１９５】
次に、図４２を参照して、ロウデコーダ１２ａに含まれるアドレスデコーダ１２ａＡの具体的構成について説明する。アドレスデコーダ１２ａＡは、図４２に示すように、ＡＮＤ回路１２１ａＡ、及びＮＯＴ回路１２２ａＡを有する。ＡＮＤ回路１２１ａＡの２つの入力端子は、外部より信号ＲＡ（ＲＡ＜１＞、ｂＲＡ＜１＞、ＲＡ＜２＞、ｂＲＡ＜２＞）を受け付け、信号ＩＮを出力する。ＮＯＴ回路１２２ａＡは、信号ＩＮを受け付け、信号ＩＮの反転信号ｂＩＮを出力する。
【０１９６】
１つ目のＡＮＤ回路１２１ａＡは、一方の入力端子にて信号ＲＡ＜１＞を受け付け、その他方の入力端子にて信号ＲＡ＜２＞を受け付ける。２つ目のＡＮＤ回路１２１ａＡは、一方の入力端子にて信号ｂＲＡ＜１＞（信号ＲＡ＜１＞の反転信号）を受け付け、その他方の入力端子にて信号ＲＡ＜２＞を受け付ける。３つ目のＡＮＤ回路１２１ａＡは、一方の入力端子にて信号ＲＡ＜１＞を受け付け、その他方の入力端子にて信号ｂＲＡ＜２＞（信号ＲＡ＜２＞の反転信号）を受け付ける。４つ目のＡＮＤ回路１２１ａＡは、一方の入力端子にて信号ｂＲＡ＜１＞を受け付け、その他方の入力端子にて信号ｂＲＡ＜２＞を受け付ける。
【０１９７】
次に、図４３を参照して、レベルシフタ１２ａＢの具体的構成について説明する。レベルシフタ１２ａＢは、図４３に示すように、入力端子ＩＮ１、ＩＮ２にてアドレスデコーダ１２ａＡから信号ＩＮ、ｂＩＮの入力を受け付け、出力端子ＯＵＴ１、ＯＵＴ２から信号ｂＯＵＴ、信号ＨＯＵＴを出力する。信号ＩＮ＝“１”、信号ｂＩＮ＝“０”の場合、信号ｂＯＵＴは電圧ＶＮＮを有し、信号ＨＯＵＴは電圧ＶＰＰを有する。また、信号ＩＮ＝“０”、信号ｂＩＮ＝“１”の場合、信号ｂＯＵＴは電圧Ｖｄｄを有し、信号ＨＯＵＴは電圧ＶＮＮを有する。ここで、電圧Ｖｄｄは、電源電圧であり、電圧ＶＮＮは、電圧Ｖｄｄよりも低い電圧（例えば、負の電圧）であり、電圧ＶＰＰは、電圧Ｖｄｄよりも高い電圧である。
【０１９８】
レベルシフタ１２ａＢは、図４３に示すように、ＰＭＯＳトランジスタｐＴｒ１〜ｐＴｒ５、及びＮＭＯＳトランジスタｎＴｒ１〜ｎＴｒ６を有する。
【０１９９】
ｐＭＯＳトランジスタｐＴｒ１、ｐＴｒ２、及びｎＭＯＳトランジスタｎＴｒ１は直列接続され、ｐＭＯＳトランジスタｐＴｒ１のソースは、電源電圧Ｖｄｄを印加され、ｎＭＯＳトランジスタｎＴｒ１のソースは、電圧ＶＮＮを印加されている。同様に、ｐＭＯＳトランジスタｐＴｒ３、ｐＴｒ４、及びｎＭＯＳトランジスタｎＴｒ２は直列接続され、ｐＭＯＳトランジスタｐＴｒ３のソースは、電源電圧Ｖｄｄを印加され、ｎＭＯＳトランジスタｎＴｒ２のソースは、電圧ＶＮＮを印加されている。
【０２００】
また、ｐＭＯＳトランジスタｐＴｒ１のゲートは信号ＩＮを受け付け、ｐＭＯＳトランジスタＰＴｒ３のゲートは信号ｂＩＮを受け付ける。ｐＭＯＳトランジスタｐＴｒ２のゲート及びｐＭＯトランジスタｐＴｒ４のゲートは、接地されている。ｎＭＯＳトランジスタｎＴｒ１のゲートはｐＭＯＳトランジスタｐＴｒ４とｎＭＯＳトランジスタｎＴｒ２の間のノードＮ１に接続され、ｎＭＯＳトランジスタｎＴｒ２のゲートはｐＭＯＳトランジスタｐＴｒ２とｎＭＯＳトランジスタｎＴｒ１の間のノードＮ２に接続されている。なお、ノードＮ２は、出力端子ＯＵＴ１に接続されている。
【０２０１】
ｎＭＯＳトランジスタｎＴｒ３のドレインは、電源電圧Ｖｄｄに接続され、そのソースは、出力端子ＯＵＴ２に接続されている。また、ｎＭＯＳトランジスタｎＴｒ３のゲートは、ｎＭＯＴトランジスタｎＴｒ１のゲート（ノードＮ１）に接続されている。
【０２０２】
ｎＭＯＳトランジスタｎＴｒ４、ｐＭＯＳトランジスタｐＴｒ５、及びｎＭＯＳトランジスタｎＴｒ５、ｎＴｒ６は、直列接続され、ｎＭＯＳトランジスタｎＴｒ４のドレインは、電圧ＶＰＰを印加され、ｎＭＯＳトランジスタｎＴｒ６のソースは、電圧ＶＮＮを印加されている。
【０２０３】
また、ｎＭＯＳトランジスタｎＴｒ４のゲート、及びｐＭＯＳトランジスタｐＴｒ５とｎＭＯＳトランジスタｎＴｒ５との間のノードＮ３は、出力端子ＯＵＴ２に接続されている。ｐＭＯＳトランジスタｐＴｒ５のゲート、及びｎＭＯＳトランジスタｎＴｒ６のゲートは、ノードＮ２に接続されている。ｎＭＯＳトランジスタｎＴｒ５のゲートは、電源電圧Ｖｄｄを印加されている。
【０２０４】
次に、図４４〜図４６を参照して、第２０の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図４４は、第２０の実施の形態に係る不揮発性半導体記憶装置のカラム方向の断面図である。図４５は、第２０の実施の形態に係る不揮発性半導体記憶装置のロウ方向の断面図であり、第２領域ＡＲ２のロウ方向の終端部を示す。図４６は、第２０の実施の形態に係る不揮発性半導体記憶装置のロウ方向の断面図であり、第１領域ＡＲ１のロウ方向の終端部を示す。
【０２０５】
図４４に示すように、第２０の実施の形態に係る不揮発性半導体記憶装置の積層構造は、第４の実施の形態（図９）と略同様の構成を有する。第２０の実施の形態においては、さらに、配線層５６ａ、５６ｂが設けられ、この点、第４の実施の形態と異なる。配線層５６ａは、グローバルワード線ＧＷＬａ、ＧＷＬｂとして機能する。配線層５６ｂは、グローバルワード線ＧＷＬｃ、ＧＷＬｄとして機能する。配線層５６ａ、５６ｂは、第３配線層５３の上層に、カラム方向に所定ピッチをもって設けられている。配線層５６ａ、５６ｂは、例えば、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。
【０２０６】
次に、図４５を参照して説明する。図４５に示すように、配線層５６ａ（グローバルワード線ＧＷＬａ、ＧＷＬｂ）は、複数の第２領域ＡＲ２を跨ぐようにロウ方向に延びる。
【０２０７】
また、図４５に示すように、各第２領域ＡＲ２のロウ方向の終端部に隣接して第３領域ＡＲ３が設けられている。第３領域ＡＲ３は、転送回路１８ａが設けられる領域である。
【０２０８】
第３領域ＡＲ３において、基板本体２１には、複数の拡散層２３ａが設けられている。また、第３領域ＡＲ３において、基板２０の上に、転送回路領域９０ａが設けられている。転送回路領域９０ａは、転送回路１８ａとして機能する。
【０２０９】
拡散層２３ａは、基板本体２１の上面にカラム方向に所定ピッチをもって形成されている。拡散層２３ａは、例えば、シリコン（Ｓｉ）に不純物を注入したものである。一対の拡散層２３ａは、転送トランジスタＴｒａ１〜Ｔｒａ１１、Ｔｒｂ１、Ｔｒｂ２のソース・ドレインとして機能する。一対の拡散層２３ａの一方は、配線層５４、及びプラグ層５５を介してドライバ１７（図示略）に接続されている。すなわち、拡散層２３ａとドライバ１７とを接続する配線層５４、及びプラグ層５５は、配線Ｌａ１〜Ｌａ１３として機能する。また、一対の拡散層２３ａの他方は、配線層５４及びプラグ層５５を介して、各々、バックゲート導電層６１、ワード線導電層７１ａ〜７１ｄ、ドレイン側導電層８１、及びソース側導電層８２（ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳ）のいずれか１つに電気的に接続されている（一部図示略）。すなわち、拡散層２３ａと各層６１、７１ａ〜７１ｄ、８１、８２とを接続する配線層５４及びプラグ層５５は、配線Ｌｂ１〜Ｌｂ１３として機能する。
【０２１０】
転送回路領域９０ａは、転送トランジスタＴｒａ１〜Ｔｒａ１１、Ｔｒｂ１、Ｔｒｂ２のゲートとして機能する導電層９１ａを有する。導電層９１ａは、基板本体２１上に形成された絶縁層（図示略）を介して、一対の拡散層２３ａを跨ぐように形成されている。導電層９１ａは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。導電層９１ａは、配線層５４及びプラグ層５５を介して、配線層５６ａ（グローバルワード線ＧＷＬａ、ＧＷＬｂ）に接続されている。
【０２１１】
図４６に示すように、配線層５６ｂ（グローバルワード線ＧＷＬｃ、ＧＷＬｄ）は、複数の第１領域ＡＲ１を跨ぐようにロウ方向に延びる。
【０２１２】
また、図４６に示すように、各第１領域ＡＲ１のロウ方向の終端部に隣接して第４領域ＡＲ４が設けられている。第４領域ＡＲ４は、転送回路１８ｂが設けられる領域である。
【０２１３】
第４領域ＡＲ４において、基板本体２１には、複数の拡散層２３ｂが設けられている。また、第４領域ＡＲ４において、基板２０の上に、転送回路領域９０ｂが設けられている。転送回路領域９０ｂは、転送回路１８ｂとして機能する。
【０２１４】
拡散層２３ｂは、基板本体２１の上面にカラム方向に所定ピッチをもって形成されている。拡散層２３ｂは、例えば、シリコン（Ｓｉ）に不純物を注入したものであり、一対の拡散層２３ｂは、転送トランジスタＴｒｃ、Ｔｒｄのソース・ドレインとして機能する。一対の拡散層２３ｂの一方は、配線層５４、及びプラグ層５５を介してドライバ１７（図示略）に接続されている。すなわち、拡散層２３ｂとドライバ１７とを接続する配線層５４、及びプラグ層５５は、配線Ｌｃ１、Ｌｃ２として機能する。また、一対の拡散層２３ｂの他方は、各々、配線層５４及びプラグ層５５を介して、バックゲート導電層６１ｂ、ワード線導電層７１ｂａ〜７１ｂｄ、ドレイン側導電層８１ｂ、及びソース側導電層８２ｂ（ワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、ドレイン側選択ゲート線ＳＧＤａ、及びソース側選択ゲート線ＳＧＳａ）に電気的に共通接続されている（一部図示略）。すなわち、拡散層２３ｂと各層６１ｂ、７１ｂａ〜７１ｂｄ、８１ｂ、８２ｂとを接続する配線層５４及びプラグ層５５は、配線Ｌｄ１、Ｌｄ２として機能する。
【０２１５】
転送回路領域９０ｂは、転送トランジスタＴｒｃ、Ｔｒｄのゲートとして機能する導電層９１ｂを有する。導電層９１ｂは、基板本体２１上に形成された絶縁層（図示略）を介して、一対の拡散層２３ｂを跨ぐように形成されている。導電層９１ｂは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。導電層９１ｂは、配線層５４及びプラグ層５５を介して、配線層５６ｂ（グローバルワード線ＧＷＬｃ、ＧＷＬｄ）に接続されている。
【０２１６】
［第２０の実施の形態に係る不揮発性半導体記憶装置の効果］
第２０の実施の形態に係る不揮発性半導体記憶装置は、第１の実施の形態と同様の効果を奏する。
【０２１７】
また、第２０の実施の形態において、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳは、各々、ブロックＢ毎に分割されている。そして、複数の転送回路１８ａ（転送トランジスタＴｒａ１〜Ｔｒａ１１、Ｔｒｂ１、Ｔｒｂ２）により、選択的にワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳは、ドライバ１７に接続される。また、複数の転送回路１８ａは、共通のロウデコーダ１２ａによってグローバルワード線ＧＷＬａ、ＧＷＬｂを介して制御される。したがって、第１〜第１９の実施の形態と比較して、ワード線ＷＬ１〜ＷＬ８等の配線長は短く、それらの配線抵抗を低減することができる。すなわち、第２０の実施の形態は、メモリブロックＭＢの各種動作の遅延を抑制することができる。
【０２１８】
さらに、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳは、その製造工程によりポリシリコンにて構成され、高抵抗となる。一方、グローバルワード線ＧＷＬａ、ＧＷＬｂ、及び転送回路１８ａに用いられる配線Ｌａ１〜Ｌａ１３、Ｌｂ１〜Ｌｂ１３は、金属等により構成することができ、低抵抗とすることができる。したがって、第２０の実施の形態は、転送回路１８ａによって、ドライバ１７から、メモリトランジスタＭＴｒ１〜ＭＴｒ８のゲート、バックゲートトランジスタＢＴｒのゲート、ドレイン側選択トランジスタＳＤＴｒのゲート、及びソース側選択トランジスタＳＳＴｒのゲートまでの配線抵抗を低減させることができる。
【０２１９】
また、第２０の実施の形態において、ワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、ドレイン側選択ゲート線ＳＧＤａ、及びソース側選択ゲート線ＳＧＳａは、各々、スイッチブロックＳＢ毎に分割されている。そして、複数の転送回路１８ｂ（転送トランジスタＴｒｃ、Ｔｒｄ）により、選択的にワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、ドレイン側選択ゲート線ＳＧＤａ、及びソース側選択ゲート線ＳＧＳａは、ドライバ１７に接続される。また、複数の転送回路１８ｂは、共通のロウデコーダ１２ａによってグローバルワード線ＧＷＬｃ、ＧＷＬｄを介して制御される。したがって、ワード線ＷＬ１〜ＷＬ８等と同様に、ワード線ＷＬａ１〜ＷＬａ８等の配線長は短く、それらの配線抵抗を低減することができる。すなわち、第２０の実施の形態は、スイッチブロックＳＢの各種動作の遅延を抑制することができる。
【０２２０】
さらに、ワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、ドレイン側選択ゲート線ＳＧＤａ、及びソース側選択ゲート線ＳＧＳａは、その製造工程によりポリシリコンにて構成され、高抵抗となる。一方、グローバルワード線ＧＷＬｃ、ＧＷＬｄ、及び転送回路１８ｂに用いられる配線Ｌｃ１、Ｌｃ２、Ｌｄ１、Ｌｄ２は、金属等により構成することができ、低抵抗とすることができる。したがって、第２０の実施の形態は、転送回路１８ｂによって、ドライバ１７から、メモリトランジスタＭＴｒ１ａ〜ＭＴｒ８ａのゲート、バックゲートトランジスタＢＴｒａのゲート、ドレイン側選択トランジスタＳＤＴｒａのゲート、及びソース側選択トランジスタＳＳＴｒａのゲートまでの配線抵抗を低減させることができる。
【０２２１】
［第２１の実施の形態］
［第２１の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図４７及び図４８を参照して、第２１の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。第２１の実施の形態は、複数の転送回路１８ｃ、１８ｄを各々独立に制御する点で、第２０の実施形態と異なる。図４７及び図４８は、第２１の実施の形態に係る不揮発性半導体記憶装置の回路図である。図４７は、メモリブロックＭＢとその周辺回路との関係を示し、図４８は、スイッチ回路ＳＷａとその周辺回路との関係を示している。なお、第２１の実施の形態において、第１〜第２０の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０２２２】
先ず、図４７を参照して、メモリブロックＭＢとその周辺回路との関係を説明する。第２１の実施の形態に係る不揮発性半導体記憶装置は、図４７に示すように、第２０の実施の形態と異なるロウデコーダ１２ｃ、及び転送回路１８ｃを有する。
【０２２３】
ロウデコーダ１２ｃは、複数の転送回路１８ｃに各々独立した制御信号を入力する。ロウデコーダ１２ｃは、第２０の実施の形態の構成に加え、複数のアドレスデコーダ１２ｃＡ、及び複数のレベルシフタ１２ｃＢを有する。アドレスデコーダ１２ｃＡ及びレベルシフタ１２ｃＢは、各々、１つの転送回路１８ｃに対して、１つ設けられている。アドレスデコーダ１２ｃＡは、外部よりアドレス信号を受け付け、そのアドレス信号を変換してレベルシフタ１２ｃＢに出力する。レベルシフタ１２ｃＢは、電圧レベルをシフトさせた信号を１つの転送回路１８ｃに対して出力する。
【０２２４】
転送回路１８ｃは、第２０の実施の形態の構成に加え、ＡＮＤ回路１８ｃＡ、及びＮＡＮＤ回路１８ｃＢを有する。ＡＮＤ回路１８ｃＡは、一方の入力端子にてグローバルワード線ＧＷＬａからの信号を受け付け、他方の入力端子にてレベルシフタ１２ｃＢからの信号を受け付ける。ＡＮＤ回路１８ｃＡの出力端子は、転送トランジスタＴｒａ１〜Ｔｒａ１１のゲートに接続されている。ＮＡＮＤ回路１８ｃＢは、一方の入力端子にてグローバルワード線ＧＷＬｂからの信号の反転信号を受け付け、他方の入力端子にてレベルシフタ１２ｃＢからの信号を受け付ける。ＮＡＮＤ回路１８ｃＢの出力端子は、転送トランジスタＴｒｂ１、Ｔｒｂ２のゲートに接続されている。
【０２２５】
次に、図４８を参照して、スイッチ回路ＳＷａとその周辺回路との関係を説明する。第２１の実施の形態に係る不揮発性半導体記憶装置は、図４８に示すように、第２０の実施の形態と異なるロウデコーダ１２ｃ、及び転送回路１８ｄを有する。
【０２２６】
ロウデコーダ１２ｃは、上述した転送回路１８ｃの制御と共に、複数の転送回路１８ｄに各々独立した制御信号を入力する。アドレスデコーダ１２ｃＡ及びレベルシフタ１２ｃＢは、各々、１つの転送回路１８ｄに対して、１つ設けられている。レベルシフタ１２ｃＢは、電圧レベルをシフトさせた信号を１つの転送回路１８ｄに対して出力する。
【０２２７】
転送回路１８ｄは、第２０の実施の形態の構成に加え、ＡＮＤ回路１８ｄＡ、及びＮＡＮＤ回路１８ｄＢを有する。ＡＮＤ回路１８ｄＡは、一方の入力端子にてグローバルワード線ＧＷＬｃからの信号を受け付け、他方の入力端子にてレベルシフタ１２ｃＢからの信号を受け付ける。ＡＮＤ回路１８ｄＡの出力端子は、転送トランジスタＴｒｃのゲートに接続されている。ＮＡＮＤ回路１８ｄＢは、一方の入力端子にてグローバルワード線ＧＷＬｄからの信号の反転信号を受け付け、他方の入力端子にてレベルシフタ１２ｃＢからの信号を受け付ける。ＮＡＮＤ回路１８ｄＢの出力端子は、転送トランジスタＴｒｄのゲートに接続されている。
【０２２８】
［第２１の実施の形態に係る不揮発性半導体記憶装置の効果］
第２１の実施の形態に係る不揮発性半導体記憶装置は、ロウデコーダ１２ｃ、１２ｄ、及び転送回路１８ｃ、１８ｄによって、特定のブロックＢ、スイッチブロックＳＢに含まれる各種配線のみに選択的に、ドライバ１７を接続することができる。したがって、第２１の実施の形態は、第２０の実施の形態に必要とされる書き戻しに要する時間を削減することができる。
【０２２９】
［第２２の実施の形態］
［第２２の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図４９及び図５０を参照して、第２２の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。第２２の実施の形態は、複数の転送回路１８ｃ、１８ｄを各々独立に制御し、この点で第２１の実施の形態と同様である。しかしながら、第２２の実施の形態は、第２０の実施の形態と同様のロウデコーダ１２ａ、及び転送回路１８ａ、１８ｂに、選択回路１９ａ、１９ｂを加えることで、上記制御を実現しており、この点で第２１の実施の形態と異なる。図４９及び図５０は、第２２の実施の形態に係る不揮発性半導体記憶装置の回路図である。図４９は、メモリブロックＭＢとその周辺回路との関係を示し、図５０は、スイッチ回路ＳＷａとその周辺回路との関係を示している。なお、第２２の実施の形態において、第１〜第２１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０２３０】
先ず、図４９を参照して、メモリブロックＭＢとその周辺回路との関係を説明する。第２２の実施の形態に係る不揮発性半導体記憶装置は、図４９に示すように、第２０の実施の形態の構成に加えて、複数の選択回路１９ａを有する。選択回路１９ａは、メモリブロックＭＢから離れて、ドライバ１７の近傍に位置する。
【０２３１】
選択回路１９ａは、１つの転送回路１８ａに対して１つ設けられている。すなわち、選択回路１９ａは、一対のグローバルワード線ＧＷＬａ、ＧＷＬｂにより制御されるメモリブロックＭＢの数だけ必要とされる。選択回路１９ａは、ドライバ１７からの駆動信号を選択的に転送回路１８ａに入力する。選択回路１９ａは、アドレスデコーダ１９ａＡ、レベルシフタ１９ａＢ、及び転送トランジスタＴｒｅ１〜Ｔｒｅ１１、Ｔｒｆ１、Ｔｒｆ２を有する。
【０２３２】
アドレスデコーダ１９ａＡは、外部より信号を受け付け、その信号を変換してレベルシフタ１９ａＢに出力する。レベルシフタ１９ａＢは、電圧レベルをシフトさせた信号及び反転信号を転送トランジスタＴｒｅ１〜Ｔｒｅ１１、及びＴｒｆ１、Ｔｒｆ２のゲートに出力する。
【０２３３】
転送トランジスタＴｒｅ１〜Ｔｒｅ１１は、その転送回路１８ａの制御対象となるブロックＢが選択された場合に、導通状態となる。一方、転送トランジスタＴｒｆ１、Ｔｒｆ２は、その転送回路１８ａの制御対象となるブロックＢが非選択とされた場合に、導通状態となる。
【０２３４】
転送トランジスタＴｒｅ１〜Ｔｒｅ１１、Ｔｒｆ１、Ｔｒｆ２のドレインは、ドライバ１７の出力端子に接続され、それらのソースは、各々、配線Ｌａ１〜Ｌａ１３を介して転送トランジスタＴｒａ１〜Ｔｒａ１１、Ｔｒｂ１、Ｔｒｂ２のドレインに接続されている。転送トランジスタＴｒｅ１〜Ｔｒｅ１１のゲートは、レベルシフタ１９ａＢから信号を受け付ける。転送トランジスタＴｒｆ１、Ｔｒｆ２のゲートは、レベルシフタ１９ａＢから反転信号を受け付ける。
【０２３５】
次に、図５０を参照して、スイッチ回路ＳＷａとその周辺回路との関係を説明する。第２２の実施の形態に係る不揮発性半導体記憶装置は、図５０に示すように、第２０の実施の形態の構成に加えて、複数の選択回路１９ｂを有する。選択回路１９ｂは、スイッチブロックＳＢと離れて、ドライバ１７の近傍に位置する。
【０２３６】
選択回路１９ｂは、１つの転送回路１８ｂに対して１つ設けられている。すなわち、選択回路１９ｂは、一対のグローバルワード線ＧＷＬｃ、ＧＷＬｄにより制御されるスイッチブロックＳＢの数だけ必要とされる。選択回路１９ｂは、ドライバ１７からの駆動信号を選択的に転送回路１８ｂに入力する。選択回路１９ｂは、アドレスデコーダ１９ｂＡ、及びレベルシフタ１９ｂＢ、及び転送トランジスタＴｒｇ、Ｔｒｈを有する。
【０２３７】
アドレスデコーダ１９ｂＡは、外部より信号を受け付け、その信号を変換してレベルシフタ１９ｂＢに出力する。レベルシフタ１９ｂＢは、電圧レベルをシフトさせた信号及び反転信号を転送トランジスタＴｒｇ、及びＴｒｈのゲートに出力する。
【０２３８】
転送トランジスタＴｒｇは、その転送回路１８ａの制御対象となるスイッチブロックＳＢが選択された場合に、導通状態となる。一方、転送トランジスタＴｒｈは、その転送回路１８ａの制御対象となるスイッチブロックＳＢが非選択とされた場合に、導通状態となる。
【０２３９】
転送トランジスタＴｒｇ、Ｔｒｈのドレインは、ドライバ１７の出力端子に接続され、それらのソースは、各々、配線Ｌｃ１、Ｌｃ２を介して転送トランジスタＴｒｃ、Ｔｒｄのドレインに接続されている。転送トランジスタＴｒｇのゲートは、レベルシフタ１９ｂＢから信号を受け付ける。転送トランジスタＴｒｈのゲートは、レベルシフタ１９ｂＢから反転信号を受け付ける。
【０２４０】
［第２２の実施の形態に係る不揮発性半導体記憶装置の効果］
第２２の実施の形態に係る不揮発性半導体記憶装置は、ロウデコーダ１２ａ、転送回路１８ａ、１８ｂ、及び選択回路１９ａ、１９ｂを有し、これにより、第２１の実施の形態と同様の効果を奏する。
【０２４１】
［第２３の実施の形態］
［第２３の実施の形態に係る不揮発性半導体記憶装置の構成］
次に、図５１及び図５２を参照して、第２３の実施の形態に係る不揮発性半導体記憶装置の回路構成について説明する。第２３の実施の形態は、転送回路１８ａ、１８ｂからの出力信号をグローバルワード線ＧＷＬｅ１〜ＧＷＬｅ１１、ＧＷＬｆにより、複数のブロックＢ、及びスイッチブロックＳＢに転送する点で、上記実施の形態と異なる。図５１及び図５２は、第２３の実施の形態に係る不揮発性半導体記憶装置の回路図である。図５１は、メモリブロックＭＢとその周辺回路との関係を示し、図５２は、スイッチ回路ＳＷａとその周辺回路との関係を示している。なお、第２３の実施の形態において、第１〜第２２の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【０２４２】
先ず、図５１を参照して、メモリブロックＭＢとその周辺回路との関係を説明する。第２３の実施の形態に係る不揮発性半導体記憶装置は、図５１に示すように、第２０の実施の形態と略同様の構成を有する。ただし、第２３実施の形態において、転送回路１８ａは、複数のブロックＢに対して共通に１つしか設けられていない。また、第２３の実施の形態に係る不揮発性半導体記憶装置は、グローバルワード線ＧＷＬｅ１〜ＧＷＬｅ１１を有する。
【０２４３】
転送回路１８ａは、ドライバ１７から駆動信号を供給され、グローバルワード線ＧＷＬｅ１〜ＧＷＬｅ１１を介して、ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳに選択的に駆動信号を転送する。
【０２４４】
グローバルワード線ＧＷＬｅ１〜ＧＷＬｅ１１は、基板と平行な方向に並ぶ複数のブロックＢを跨ぐように形成されている。グローバルワード線ＧＷＬｅ１〜ＧＷＬｅ１１は、転送回路１８ａに接続されている。具体的に、グローバルワード線ＧＷＬｅ１〜ＧＷＬｅ１１は、各々、配線Ｌｂ１〜Ｌｂ１１を介して転送トランジスタＴｒａ１〜Ｔｒａ１１のソースに接続されている。また、グローバルワード線ＧＷＬｅ１０、ＧＷＬｅ１１は、各々、配線Ｌｂ１２、Ｌｂ１３を介して転送トランジスタＴｒｂ１、Ｔｒｂ２のソースに接続されている。
【０２４５】
グローバルワード線ＧＷＬｅ１〜ＧＷＬｅ８は、複数のブロックＢに設けられた複数のワード線ＷＬ１〜ＷＬ８に共通接続されている。グローバルワード線ＧＷＬｅ９は、複数のブロックＢに設けられた複数のバックゲート線ＢＧに共通接続されている。グローバルワード線ＧＷＬｅ１０は、複数のブロックＢに設けられた複数のドレイン側選択ゲート線ＳＧＤに共通接続されている。グローバルワード線ＧＷＬｅ１１は、複数のブロックＢに設けられた複数のソース側選択ゲート線ＳＧＳに共通接続されている。
【０２４６】
次に、図５２を参照して、スイッチ回路ＳＷａとその周辺回路との関係を説明する。第２３の実施の形態に係る不揮発性半導体記憶装置は、図５２に示すように、第２０の実施の形態と略同様の構成を有する。ただし、第２３実施の形態において、転送回路１８ｂは、複数のスイッチブロックＳＢに対して共通に１つしか設けられていない。また、第２３の実施の形態に係る不揮発性半導体記憶装置は、グローバルワード線ＧＷＬｆを有する。
【０２４７】
転送回路１８ｂは、ドライバ１７から駆動信号を供給され、グローバルワード線ＧＷＬｆを介して、ワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、ドレイン側選択ゲート線ＳＧＤａ、及びソース側選択ゲート線ＳＧＳａに選択的に駆動信号を転送する。
【０２４８】
グローバルワード線ＧＷＬｆは、基板と平行な方向に並ぶ複数のスイッチブロックＳＢを跨ぐように形成されている。グローバルワード線ＧＷＬｆは、転送回路１８ｂに接続されている。具体的に、グローバルワード線ＧＷＬｆは、配線Ｌｄ１、Ｌｄ２を介して転送トランジスタＴｒｃ、Ｔｒｄのソースに接続されている。
【０２４９】
グローバルワード線ＧＷＬｆは、複数のスイッチブロックＳＢに設けられた複数のワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、ドレイン側選択ゲート線ＳＧＤａ、及びソース側選択ゲート線ＳＧＳａに共通接続されている。
【０２５０】
次に、図５３〜図５５を参照して、第２３の実施の形態に係る不揮発性半導体記憶装置の積層構造について説明する。図５３は、第２３の実施の形態に係る不揮発性半導体記憶装置のカラム方向の断面図である。図５４は、第２３の実施の形態に係る不揮発性半導体記憶装置のロウ方向及の断面図であり、第２領域ＡＲ２のロウ方向の終端部を示す。図５５は、第２３の実施の形態に係る不揮発性半導体記憶装置のロウ方向の断面図であり、第１領域ＡＲ１のロウ方向の終端部を示す。
【０２５１】
図５３に示すように、第２３の実施の形態に係る不揮発性半導体記憶装置の積層構造は、第２０の実施の形態（図４４）と略同様の構成を有する。第２３の実施の形態においては、さらに、配線層５６ｃ、５６ｄが設けられ、この点で第２０の実施の形態と異なる。配線層５６ｃは、グローバルワード線ＧＷＬｅ１〜ＧＷＬｅ１１として機能する。配線層５６ｄは、グローバルワード線ＧＷＬｆとして機能する。配線層５６ｃ、５６ｄは、例えば、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造にて構成されている。配線層５６ｃ、５６ｄは、配線層５６ａ、５６ｂと同層に、カラム方向に所定ピッチをもって設けられている。
【０２５２】
図５４に示すように、第２３の実施の形態に係る不揮発性半導体記憶装置は、第２０の実施の形態(図４５)と略同様の構成を有する。ただし、第２３の実施の形態においては、配線層５６ｃ、及び第３領域ＡＲ３の形成位置が、第２０の実施の形態と異なる。
【０２５３】
図５４に示すように、配線層５６ｃ（グローバルワード線ＧＷＬｅ１〜ＧＷＬｅ１１）は、複数の第２領域ＡＲ２を跨ぐようにロウ方向に延びる。配線層５６ｃは、配線層５４及びプラグ層５５を介して、各第２領域ＡＲ２に設けられたバックゲート導電層６１、ワード線導電層７１ａ〜７１ｄ、ドレイン側導電層８１、及びソース側導電層８２（ワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳ）のいずれか１つに電気的に接続されている（一部図示略）。
【０２５４】
また、図５４に示すように、第２３の実施の形態においては、第３領域ＡＲ３は、各第２領域ＡＲ２のロウ方向の終端部に隣接して設けられておらず、特定の第２領域ＡＲ２のロウ方向の終端部のみに隣接して設けられている。一対の拡散層２３ａ一方は、配線層５４及びプラグ層５５を介して、配線層５６ｃ（グローバルワード線ＧＷＬｅ１〜ＧＷＬｅ１１）に接続されている。
【０２５５】
図５５に示すように、第２３の実施の形態に係る不揮発性半導体記憶装置は、第２０の実施の形態(図４６)と略同様の構成を有する。ただし、第２３の実施の形態においては、配線層５６ｄ、及び第４領域ＡＲ４の形成位置が、第２０の実施の形態と異なる。
【０２５６】
図５５に示すように、配線層５６ｄ（グローバルワード線ＧＷＬｆ）は、複数の第１領域ＡＲ１を跨ぐようにロウ方向に延びる。配線層５６ｄは、配線層５４及びプラグ層５５を介して、各第２領域ＡＲ２に設けられたバックゲート導電層６１ｂ、ワード線導電層７１ｂａ〜７１ｂｄ、ドレイン側導電層８１ｂ、及びソース側導電層８２ｂ（ワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、ドレイン側選択ゲート線ＳＧＤａ、及びソース側選択ゲート線ＳＧＳａ）に電気的に共通接続されている（一部図示略）。
【０２５７】
また、図５５に示すように、第２３の実施の形態においては、第４領域ＡＲ４は、各第１領域ＡＲ１のロウ方向の終端部に隣接して設けられておらず、特定の第１領域ＡＲ１のみのロウ方向の終端部に隣接して設けられている。一対の拡散層２３ｂの一方は、配線層５４及びプラグ層５５を介して、配線層５６ｄ（グローバルワード線ＧＷＬｆ）に接続されている。
【０２５８】
［第２３の実施の形態に係る不揮発性半導体記憶装置の効果］
第２３の実施の形態に係る不揮発性半導体記憶装置において、グローバルワード線ＧＷＬｅ１〜ＧＷＬｅ１１は、転送トランジスタＴｒａ１〜Ｔｒａ１１のソースから、複数のメモリブロックＭＢ内のワード線ＷＬ１〜ＷＬ８、バックゲート線ＢＧ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳに駆動信号を転送する。よって、転送回路１８ａは、複数のブロックＢに対して１つだけ設ければよいので、その占有面積の増大を抑制することができる。
【０２５９】
また、第２３の実施の形態に係る不揮発性半導体記憶装置において、グローバルワード線ＧＷＬｆは、転送トランジスタＴｒｃ、Ｔｒｄのソースから、複数のスイッチブロックＳＢ内のワード線ＷＬａ１〜ＷＬａ８、バックゲート線ＢＧａ、ドレイン側選択ゲート線ＳＧＤａ、及びソース側選択ゲート線ＳＧＳａに駆動信号を転送する。よって、転送回路１８ｂは、複数のスイッチブロックＳＢに対して１つだけ設ければよいので、その占有面積の増大を抑制することができる。
【０２６０】
［その他の実施の形態］
以上、不揮発性半導体記憶装置の一の実施の形態を説明してきたが、本発明は、上記の実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【符号の説明】
【０２６１】
ＳＷ、ＳＷａ〜ＳＷｅ…スイッチ回路、  ＭＴｒ１〜ＭＴｒ８、ＭＴｒａ１〜ＭＴｒａ８、ＭＴｒｂ１〜ＭＴｒｂ８…メモリトランジスタ、  ＳＤＴｒ、ＳＤＴｒａ、ＳＤＴｒｂ…ドレイン側選択トランジスタ、  ＳＳＴｒ、ＳＳＴｒａ、ＳＳＴｒｂ…ソース側選択トランジスタ、  Ｔｒ１、Ｔｒ２…トランジスタ、  ＢＴｒ、ＢＴｒａ、ＢＴｒｂ…バックゲートトランジスタ、  １００…不揮発性半導体記憶装置、  ２０…基板、  ３０、３０ａ〜３０ｇ…スイッチ回路領域、  ４０…メモリ層、  ４１…バックゲート層  ４２…メモリトランジスタ層、  ４３…選択トランジスタ層、  ５０…配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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