(57)【要約】【課題】高速クロック信号に対しても正確に分周精度の分周信号を生成することのできる分周回路を提供する。【解決手段】連続する２つの整数ＰおよびＰ＋１でそれぞれ分周動作が可能な可変整数分周器（１Ａ，１Ｂ）を並列に設け、これらの分周器を、半クロックの位相差で分周動作をさせる。経路選択信号（ＭＸＣＮＴ）に従ってこれらの可変整数分周器の出力信号（ＤＯ１，ＤＯ２）のいずれかを選択して最終分周信号（ＤＯ）を生成する。【選択図】図１
2011040934.tif 000002
【特許請求の範囲】
【請求項１】
互いに並列に設けられ、各々が分周数設定信号に従って与えられたクロック信号を少なくとも連続する２つの整数ＰおよびＰ＋１のいずれかの分周数で分周して出力するＮ＋１個の分周器を備え、前記Ｎ＋１個の分周器は、それぞれ０からＮまでの番号が順に付され、前記Ｎ＋１個の分周器におけるＪ番目の分周器は、前記０番目の分周器に与えられるクロック信号に対してＪ／（Ｎ＋１）クロックサイクル位相がずれたクロック信号が与えられ、前記Ｎは、１以上の整数であり、
経路選択信号に従って前記Ｎ＋１個の分周器の出力信号のいずれか１つを選択して最終分周信号として出力する経路切換回路を備える、分周回路。
【請求項２】
前記選択信号は、Ｋ番目の分周器の出力信号が選択された状態で前記最終分周信号のＰ分周からＰ＋Ａ／（Ｎ＋１）分周に変更する際には、ＭＯＤ（Ａ＋Ｊ，Ｎ＋１）番目の分周器の出力信号を選択し、前記分周数設定信号は、前記ＭＯＤ（Ａ＋Ｊ、Ｎ＋１）番目の分周器の分周数を前記Ｐに設定し、前記ＭＯＤ（Ａ＋Ｊ、Ｎ＋１）番目の分周器よりも早いタイミングで分周動作を開始する分周器に対しては分周数を前記Ｐ＋１に設定し、残りの分周器に対しては分周数を前記Ｐに設定し、ここで、Ａは、０以上Ｎ以下の整数であり、前記ＭＯＤ（Ａ＋Ｊ、Ｎ＋１）は、Ａ＋Ｊに対するモジュローＮ＋１の演算を示し、
前記Ｊ番目の分周器の出力信号が選択された状態で前記最終分周信号の分周数をＰ＋１分周に変更する場合には、前記分周器の分周数をすべて前記Ｐ＋１に設定するように前記分周数選択信号が選択され、前記経路選択信号は、継続して前記Ｊ番目の分周器の出力信号を選択する状態に維持される、請求項１記載の分周回路。
【請求項３】
各前記分周器は、前記経路選択信号が他の分周器を指定しているときには、分周パワーセーブ信号に従って動作電流を低減する手段を備える、請求項１または２記載の分周回路。
【請求項４】
前記Ｎは１であり、前記Ｎ＋１個の分周器は、第１および第２の分周器を備え、
各前記分周器は、
相互に自身の分周状態を示す信号を送信する手段と、
前記送信手段から送信された相手方の分周状態と自身の分周状態と外部からの最終分周信号の分周数を指定する信号とに従って自身の分周数を設定するとともに、該設定された分周数を示す分周数伝達信号を生成する分周数設定手段とを含み、
前記分周回路は、さらに、
前記第１および第２の分周器に共通に設けられ、前記第１および第２の分周器の分周数設定手段から伝達された分周数伝達信号に従って前記経路切換回路に対する前記経路選択信号を生成する経路選択信号生成回路を備える、請求項１から３のいずれかに記載の分周回路。
【請求項５】
前記クロック信号はシングルエンドのデューティ５０％のクロック信号である、請求項１から４のいずれかに記載の分周回路。
【請求項６】
シングルエンドの外部から与えられるデューティ５０％のクロック信号からデューティ５０％の差動クロック信号を生成して前記Ｎ＋１個の分周器に対するクロック信号を生成する回路をさらに備える、請求項１から４のいずれかに記載の分周回路。
【請求項７】
外部から与えられた入力クロック信号に従って、前記Ｎ＋１個の分周器に対するクロック信号を生成するクロック遅延生成回路をさらに備え、前記クロック遅延生成回路は、第ｊ番目の分周器に対しては、前記入力クロック信号に対してｊ／（Ｎ＋１）クロックサイクル遅延したクロック信号を生成して前記ｊ番目の分周器に与え、ここで、ｊは、０からＮのいずれかの整数である、請求項１から４のいずれかに記載の分周回路。
【請求項８】
各前記分周器は、リセット制御信号が前記分周器の出力信号の位相差が所定値よりも大きいことを示すとき、分周動作をリセットする、請求項１から４のいずれかに記載の分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、分周回路に関し、特にＰＬＬ周波数シンセサイザなどに用いられる整数分周と分数分周の切換を行なうことのできる可変分数分周回路の構成に関する。
【背景技術】
【０００２】
移動体通信などの無線通信においては、搬送波にデータを乗せて電波を発生し、その電波を送受信することにより通信を行なう。この搬送波の発生のためには、一般に、ＰＬＬ（位相同期ループ）周波数シンセサイザが用いられる。一般に、ＰＬＬ周波数シンセサイザのＰＬＬにおいて、電圧制御発振器と位相比較器との間に分周数Ｎの分周器が配置される。電圧制御発振器によりＰＬＬの出力信号が生成される。位相比較器は、ＰＬＬ入力基準信号と出力信号との位相差を検出する。この構成の場合、出力信号の周波数は、入力基準信号の周波数のＮ倍となる。
【０００３】
このようなＰＬＬ周波数シンセサイザの分周器の構成は、一例として、非特許文献１（小沢利行著作、「ＰＬＬ周波数シンセサイザ・回路設計法」，pp111-119，綜合電子出版社，1994）に示されている。この非特許文献１においては、分周器の構成として、パルススワロー方式の構成が示される。このような方式の分周器においては、整数分周数が用いられる。
【０００４】
一方、分数分周数を用いて、チャネル間隔をより小さくする分数分周器（フラクショナル−Ｎ分周回路）の構成が、非特許文献２（Yu-Che Yang et. al.,“A Quantization Noise Suppression Technique for ΔΣ Fractional-N Frequency Synthesizers”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.41, No.11, Nov. 2006）に示されている。この非特許文献２に示される構成においては、分周数が１および１．５で切換え可能なプリスケーラロジックと、このプリスケーラロジックの分周数を制御信号に従って調整するエンドオブサイクルロジックとが設けられる。プリスケーラロジックおよびエンドオブサイクルロジックは、各々、２つの相補的に動作するＤラッチ（フリップフロップ）と、これら２つのフリップフロップの出力信号を選択するマルチプレクサとで構成される。プリスケーラロジックの出力信号が、エンドオブサイクルロジックにフィードバックされる。エンドオブサイクルロジックにおいて分周数制御信号（ＭＯＤ，ＦＢ＿ＣＴＲＬ）に従ってプリスケーラロジックの分周数を、１または１．５に設定する。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】小沢利行著作、「ＰＬＬ周波数シンセサイザ・回路設計法」，pp111-119，綜合電子出版社，1994
【非特許文献２】Yu-Che Yang et. al.,“A Quantization Noise Suppression Technique for ΔΣ Fractional-N Frequency Synthesizers”, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol.41, No.11, Nov. 2006
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述の非特許文献１においては、分周数が分数の分周器として、２係数プリスケーラ方式ＰＬＬが開示される。この２係数プリスケーラは、分周数が２つの連続する整数分周数ＰおよびＰ＋１で分周動作が可能である。２係数プリスケーラは、スワローカウンタの出力信号に従って分周数Ｐおよび（Ｐ＋１）で所定サイクルずつ分周動作を実行する。この出力信号の平均信号により、分周比を分数に設定することができる。
【０００７】
しかしながら、この２係数プリスケーラの場合、整数分周数の分周信号が生成され、平均として、分数分周数の信号が生成される。直接、分数分周数の出力信号は、生成されていないし、また、分数精度の分周信号を直接生成する分数分周器の構成については、何ら考慮されていない。
【０００８】
上述の非特許文献２に示される構成においては、分周数を１と１．５の間で制御信号に従って切換える。ステップ（チャネル間隔）０．５で分周数を構成するためには、分周数１および分周数１．５での分周動作を、分周数に応じて実行する必要がある。しかしながら、分周数を１．５と1の間で切換える場合、分周数制御信号は、入力信号（入力クロック信号）の１．５サイクルの間に、分周数１を指定する状態と分周数１．５を指定する状態の間で切換える必要がある。
【０００９】
具体的に、非特許文献２の構成においては、入力信号に従って相補的にラッチ／保持を行なうラッチ回路を用いて入力信号に従って、出力信号をラッチして、マルチプレクサにより出力信号を切換えて、分周数を１．０と１．５の間で切換えている。ラッチされる出力信号を分周数制御信号に従って固定値または出力信号に設定する。
【００１０】
分周数制御信号が、入力クロック信号の１．５クロックサイクルと２クロックサイクルの間に分周数１．５を指定する状態に設定されているときには、１．５クロックが出力されるだけであり、分周数を１から１．５に切換えることができる。しかしながら、分周数制御信号が、１．５クロックを指定する状態に２クロックサイクルよりも長く設定され、その後に分周数１．０を指定する状態に設定される場合、１．５クロックパルスが２回出力され、１クロックサイクル（＝０．５×２）長い周期のパルス信号が生成される。従って、この場合、分周数が１と２の間で切換えられることになり、ステップ０．５クロックで分周を行なうことができなくなる。ここで、「クロック」は、クロック信号の１つのパルスを示す。
【００１１】
従って、分周数を１．０、１．５、１．０と切換える場合、１．５クロックの間に２回分周数制御信号の論理値を切換える必要がある。入力クロック信号が高速の信号の場合、分周数制御信号の切換のタイミングマージンが小さくなり、高速入力信号に対して分数精度の分周信号を生成するのが困難となる。最もタイミングマージンが大きく取れるのは、入力クロック信号に同期して分周数制御信号を切換える場合である。この場合においても、入力クロック信号の３クロックサイクル内において分周数制御信号の状態を２回切換える必要があり、同様の問題が生じる。
【００１２】
分周数制御信号は、通常はロジック回路で構成される制御信号生成回路から出力される。したがって、その動作周波数に制限があり、入力クロック信号が高速クロック信号の場合、高い時間精度で分周数制御信号を生成するのが困難となり、高速の可変分数分周動作を実現することができなくなる。
【００１３】
それゆえ、この発明の目的は、高速入力クロック信号に対しても、正確に分数分周動作を正確に行なうことのできる分周回路を提供することである。
【課題を解決するための手段】
【００１４】
この発明に係る分周回路は、互いに並列に設けられ、各々が、分周数設定信号に従って与えられたクロック信号を少なくとも連続する２つの整数ＰおよびＰ＋１のいずれかの分周数で分周して出力するＮ＋１個の分周器と、経路選択信号に従ってこれらのＮ＋１個の分周器の出力信号のいずれか１つを選択して出力する経路切換回路を備える。
【００１５】
Ｎ＋１個の分周器は、それぞれ０からＮまでの番号が順次付され、このＮ＋１個の分周器におけるＪ番目の分周器は、０番目の分周器に与えられるクロック信号に対してＪ／（Ｎ＋１）サイクルの遅延を有するクロック信号が与えられる。
【００１６】
好ましくは、分周設定信号は、Ｋ番目の分周器の出力信号が選択された状態で最終分周信号をＰ分周からＰ＋（Ａ／Ｎ＋１）分周に変更する際には、ＭＯＤ（Ａ＋Ｋ、Ｎ＋１）番目の分周器の出力信号を選択する。ここで、ＭＯＤ（Ａ＋Ｋ、Ｎ＋１）は、（Ａ＋Ｋ）を（Ｎ＋１）で除算したときの剰余であり、モジュロＭの演算を示す。分周数設定信号は、このＭＯＤ（Ａ＋Ｋ、Ｎ＋１）番目の分周器の分周比をＰに設定し、このＭＯＤ（Ａ＋Ｊ、Ｎ＋１）番目の分周器よりも早いタイミングで分周動作を実行する分周器に対しては分周数をＰ＋１に設定し、残りの分周器に対して分周数をＰに設定する。ここで、Ａは０以上Ｎ未満の整数である。
【００１７】
Ｊ番目の分周器の出力信号が選択された状態でＰ＋１分周に変更する場合には、Ｎ＋１個の分周器の分周数をすべてＰ＋１に設定するように分周数設定信号が設定され、経路選択信号は、継続してＪ番目の分周器の出力信号を選択する。
【発明の効果】
【００１８】
分周数制御信号は、１つの分周サイクルにおいて一回その状態が変更される。したがって、最終分周信号の分周数の１／２倍程度の入力クロック信号のサイクル期間の間にその状態を変更することが要求されるだけであり、十分に余裕を持って分周数を更新することができ、また、分周数変更間隔も大きくすることができ、高速入力クロック信号に対しても正確に分周精度の分周数を変更することができる。
【図面の簡単な説明】
【００１９】
【図１】この発明の実施の形態１に従う可変分数分周回路の構成を概略的に示す図である。
【図２】図１に示す可変分数分周回路の動作を示すタイミング図である。
【図３】この発明の実施の形態１に従う可変分数分周回路の具体的動作を示すタイミング図である。
【図４】図１に示す可変分数分周回路の具体的分周動作を示すタイミング図である。
【図５】図１に示す可変分数分周回路の分周数制御信号の設定のタイミングマージンを示す図である。
【図６】図１に示す可変分数分周回路の分周数制御信号の設定のタイミングマージンを示す図である。
【図７】従来の分数分周回路の構成を概略的に示す図である。
【図８】図７に示す従来の分数分周回路の具体的動作を示すタイミング図である。
【図９】図７に示す従来の分数分周回路の具体的動作を示すタイミング図である。
【図１０】図１および図７に示す分数分周回路の分周数制御信号の設定タイミングマージンを示す図である。
【図１１】この発明の実施の形態１に従う分周回路に対する分周数制御信号発生部の構成の一例を概略的に示す図である。
【図１２】この発明の実施の形態２に従う可変分数分周回路の具体的動作シーケンスおよび分周数制御信号設定タイミングマージンを示す図である。
【図１３】この発明の実施の形態３に従う分数分周回路の具体的動作シーケンスおよび分周数制御信号のタイミングマージンを示す図である。
【図１４】この発明の実施の形態３に従う分数分周回路の他の分周動作シーケンスを示す図である。
【図１５】この発明の実施の形態３に従うさらに他の分数分周動作シーケンスを示すタイミング図である。
【図１６】この発明の実施の形態４に従う分数分周回路の構成を概略的に示す図である。
【図１７】この発明の実施の形態５に従う分数分周回路の構成を概略的に示す図である。
【図１８】この発明の実施の形態６に従う分数分周回路の構成を概略的に示す図である。
【図１９】この発明の実施の形態７に従う分数分周回路の構成を概略的に示す図である。
【図２０】図１９に示す可変整数分周器の構成を概略的に示す図である。
【図２１】この発明の実施の形態７に従う可変分数分周回路の分数数制御信号発生部の構成の一例を概略的に示す図である。
【図２２】この発明の実施の形態８に従う可変分数分周回路の構成を概略的に示す図である。
【図２３】図２２に示す可変整数分周器の構成を概略的に示す図である。
【図２４】図２２に示す経路選択信号生成回路の構成を概略的に示す図である。
【図２５】図２２に示す分周数選択信号を発生する部分の構成の一例を概略的に示す図である。
【図２６】この発明の実施の形態９に従う可変分数分周回路の構成を概略的に示す図である。
【図２７】図２６に示す分数分周回路に対する分周数制御信号生成部の構成の一例を概略的に示す図である。
【図２８】この発明の実施の形態１０に従う可変分数分周回路の構成を概略的に示す図である。
【図２９】図２８に与えられるクロック信号のタイミング関係を示す図である。
【図３０】図２８に示す分数分周回路の動作時のマスタおよびスレーブの出力する分周信号および最終分周信号の位相関係を示す図である。
【図３１】図２８に示す分数分周回路の動作シーケンスを示すタイミング図である。
【図３２】図２８に示す分数分周回路の動作切換態様を示す図である。
【図３３】図２８に示す分数分周回路に対する分数数制御信号生成部の構成の一例を概略的に示す図である。
【図３４】図３３に示す分周数制御信号発生部の動作を示すフロー図である。
【図３５】この発明の実施の形態１０の変更例の分数分周回路の構成を概略的に示す図である。
【発明を実施するための形態】
【００２０】
［実施の形態１］
図１は、この発明の実施の形態１に従う分周回路（可変分数分周回路）の構成を概略的に示す図である。図１において、分周回路は、並列に設けられる可変整数分周器（ＤＩＶ）１Ａおよび１Ｂと、経路選択信号ＭＸＣＮＴに従って可変整数分周器１Ａおよび１Ｂの出力信号（サブ分周信号）ＤＯ１およびＤＯ２を選択的に通過させて出力信号（最終分周信号）ＤＯを生成する経路切換回路（ＭＵＸ）２とを含む。
【００２１】
可変整数分周器（ＤＩＶ１）１Ａは、デューティ５０％の差動クロック信号ＣＬＫ１およびＣＬＫ１Ｂをそれぞれ正相入力（＋）および逆相入力（−）に受け、分周数設定信号ＤＶＣＮＴ１に従って分周数が、連続する整数分周数ＰおよびＰ＋１のいずれかに設定されて、サブ分周信号ＤＯ１を生成する。ここで、Ｐは、１以上の正の整数である。
【００２２】
可変整数分周器（ＤＩＶ２）１Ｂは、差動クロック信号ＣＬＫ１ＢおよびＣＬＫ１をそれぞれ、正相入力および逆相入力に受け、分周数設定信号ＤＶＣＮＴ２に従って、分周数が整数分周数ＰおよびＰ＋１のいずれかに設定されて分周動作を行なってサブ分周信号ＤＯ２を生成する。したがって、可変整数分周器１Ａおよび１Ｂは、差動クロック信号ＣＬＫ１およびＣＬＫ１Ｂが互いに相補な態様で与えられており、サブ分周信号ＤＯ１およびＤＯ２は、互いに入力クロック信号ＣＬＫ１の半サイクル（０．５クロック）ずれた信号となる。
【００２３】
経路切換回路（ＭＵＸ）２は、経路選択信号ＭＸＣＮＴを選択入力Ｓに受け、経路選択信号ＭＸＣＮＴがＨレベル（“１”）のときには、可変整数分周器１Ａの出力信号ＤＯ１を選択し、経路選択信号ＭＸＣＮＴがＬレベル（“０”）のときには、可変整数分周器１Ｂの出力信号ＤＯ２を選択する。
【００２４】
可変整数分周器１Ａおよび１Ｂは、その内部構成は同じであり、与えられる入力差動クロック信号ＣＬＫ１およびＣＬＫ１Ｂの極性（位相）が異なるだけである。分周数が、整数分周数ＰおよびＰ＋１で切換え可能な可変整数分周器１Ａおよび１Ｂは、特に限定されないが、たとえば２係数プリスケーラを用いて構成される。このような２係数プリスケーラの構成の一例としては、以下の構成を利用することができる。すなわち、複数の２分周回路を縦列接続し、初段に、分周数を２および３に切換可能に設定できる可変分周器（２／３分周器）を設ける。ゲート回路（ＮＡＮＤゲート）で、縦続接続される２分周器の正の出力Ｑおよび補の出力／Ｑを交互に受けるとともに、分周数設定信号を受ける。このゲート回路の出力信号で、２／３分周器の分周数を設定する。２分周回路および２／３分周回路の構成は周知である。可変整数分周器１Ａおよび１Ｂの内部構成は、上述の構成に限定されず、分周数設定信号に従って、連続する整数ＰおよびＰ＋１のうちの指定された分周数で分周することができる構成であればよい。
【００２５】
図２は、図１に示す可変分数分周回路の動作を示すタイミング図である。図２において、可変整数分周器１Ａは、入力クロック信号ＣＬＫ１の立上がりエッジをカウントし、分周数がＰに設定された場合、そのカウント値がＰ／２の間、出力サブ分周信号ＤＯ１をＨレベルに設定し、次のＰ／２クロックサイクルの間、出力サブ分周信号ＤＯ１をＬレベルに設定し、デューティ５０％の信号を生成する。一方、分周数がＰ＋１に設定された場合、可変整数分周器１Ａは、入力クロック信号ＣＬＫ１の立上がりエッジの数がＰ／２の間、出力サブ分周信号ＤＯ１をＨレベルに設定し、次のＰ／２＋１サイクルの間その出力分周信号ＤＯ１をＬレベルに設定する。
【００２６】
可変整数分周器１Ｂは、可変整数分周器１Ａと相補な態様で差動クロック信号ＣＬＫ１およびＣＬＫ１Ｂが与えられており、入力クロック信号ＣＬＫ１の立下がりエッジに同期して、その出力信号ＤＯ２を立上げ、カウント値がＰ／２の間そのサブ分周信号ＤＯ２をＨレベルに設定し、次のＰ／２サイクルの間、その出力分周信号ＤＯ２をＬレベルに設定する（Ｐ分周動作の場合）。一方、可変整数分周器１Ｂは、Ｐ＋１分周動作の場合には、入力クロック信号ＣＬＫ１の立下がりに同期して、この立下がりをＰ／２カウントする間出力サブ分周信号をＨレベルに設定し、次のカウント値が（Ｐ／２）＋１の期間、出力サブ分周信号ＤＯ２をＬレベルに設定する。
【００２７】
この発明に従う分周回路（以下、可変分数分周回路と称す）は、Ｐ分周、Ｐ＋１分周、またはＰ＋０．５分周動作を実行する。以下の説明において、分周動作開始時において経路切換回路２により選択されている可変整数分周器を「マスタ」として定義し、非選択の可変整数分周器を「スレーブ」と定義する。また、この可変分数分周回路の初期状態において、入力される差動クロック信号ＣＬＫ１およびＣＬＫ１Ｂに対し先に立上がりエッジを捉えて分周動作を開始する可変整数分周器を、マスタとする。従って、マスタは、スレーブに対して入力クロック信号ＣＬＫ１の０．５クロックサイクル速く（位相の進んだ）サブ分周信号を出力する。
【００２８】
分周数設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２は、可変整数分周器１Ａおよび１Ｂの出力サブ分周信号ＤＯ１およびＤＯ２がともにＨレベルの期間に変更される。したがって、分周数変更期間として、（Ｐ／２）−０．５クロックサイクルの期間を利用することができる。次に、図１に示す可変分数分周回路の具体的動作について説明する。
【００２９】
図３は、図１に示す可変分数分周回路の分周動作を示すタイミング図である。図３においては、可変分数分周回路における分周数Ｐが、一例として８に設定され、分周数８および９の間で切換えて、全体として、連続的に８分周、８．５分周および８分周動作を実行する場合の動作を一例として示す。
【００３０】
可変整数分周器１Ａは、分周数設定信号ＤＶＣＮＴ１がＨレベルのときには、分周数が９に設定され、分周数設定信号ＤＶＣＮＴ１がＬレベルのときには８分周動作に設定される。また、可変整数分周器１Ｂも、同様、分周数設定信号ＤＶＣＮＴ２がＨレベルのときに９分周動作が設定され、分周数設定信号ＤＶＣＮＴ２がＬレベルのときには、８分周動作に設定される。以下の説明においても、同様である。
【００３１】
また、図３および以下のタイミング図において、太線で示す波形は、経路切換回路２により選択されて出力される信号波形を示す。
【００３２】
図３において、可変整数分周器１Ａがマスタとして選択され、時刻Ｔ０からの入力クロック信号ＣＬＫ１の立上がりエッジに同期して、その出力するサブ分周信号ＤＯ１がＨレベルとなり、半クロックサイクル遅れて、可変整数分周器１Ｂの出力分周信号ＤＯ２がＨレベルに立上がる。８分周動作においては、クロック信号ＣＬＫ１の４クロックサイクル期間、サブ分周信号ＤＯ１およびＤＯ２がＨレベルとなり、４クロックサイクル期間、サブ分周信号ＤＯ１およびＤＯ２は、Ｌレベルとなる。
【００３３】
ここで、以下の説明において、便宜上、分周数設定信号ＤＶＣＮＴ１、ＤＶＣＮＴ２および経路選択信号ＭＸＣＮＴを併せて、分周数制御信号と称する。これらの分周数制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１およびＤＶＣＮＴ２は、本実施の形態においては、同じタイミングで並行して、それらの状態（論理値）が制御される。
【００３４】
時刻Ｔ０において、経路選択信号ＭＸＣＮＴはＨレベルであり、経路切換回路２は、可変整数分周器１Ａの出力するサブ分周信号ＤＯ１を選択する。分周数設定信号ＤＶＣＮＴ１は、Ｌレベルに設定されており、可変整数分周器が、８分周動作を実行する。一方、分周数設定信号ＤＶＣＮＴ２は、Ｈレベルであり、可変分数分周器は、９分周動作を実行する。
【００３５】
時刻Ｔ１ａにおいて、分周数設定信号ＤＶＣＮＴ２がＬレベルに設定され、可変整数分周器１Ｂが８分周動作を実行する。時刻Ｔ０から時刻Ｔ１においては、経路選択信号ＭＸＣＮＴはＬレベルであり、可変整数分周器１Ａがマスタであり、経路選択回路２からの最終分周信号ＤＯは、４クロックサイクルの間Ｈレベル、４クロックサイクルの間Ｌレベルのデューティ５０％の８分周信号となる。
【００３６】
時刻Ｔ１が経過した後、時刻Ｔ２ａにおいて、経路選択信号ＭＸＣＮＴがＬレベルに設定され、また分周数設定信号ＤＶＣＮＴ１がＨレベルに設定される。この状態においては、可変整数分周器１Ｂの出力信号ＤＯ２が経路選択回路２により選択される。可変整数分周器１Ｂの出力信号ＤＯ２は、可変整数分周器１Ａの出力信号ＤＯ１に対して半クロックサイクル位相が遅れている。したがって、経路切換回路２からの分周信号ＤＯは、４．５クロックサイクル期間Ｈレベルとなり、次の４クロックサイクル期間は、可変整数分周器１Ｂは８分周動作を行なっており、４クロックサイクル期間Ｌレベルとなる。したがって、時刻Ｔ１から時刻Ｔ２の間の期間において、８．５分周された信号が生成される。
【００３７】
時刻Ｔ２ａにおいては、経路選択信号ＭＸＣＮＴの切換と並行して分周数設定信号ＤＶＣＮＴ１が、Ｈレベルに設定され、可変整数分周器１Ａが、９分周動作を実行する。この９分周動作においては、Ｌレベル期間が８分周動作時に較べて１クロック分長くされる。従って、時刻Ｔ２において、マスタの可変整数分周器１Ｂの出力信号ＤＯ２がＨレベルに立上り、これより０．５クロックサイクル遅れて、スレーブの可変整数分周器１Ａの出力信号ＤＯ１がＨレベルに立ち上がる。すなわち、スレーブの可変整数分周器１Ａの出力信号ＤＯ１の位相が、マスタの出力信号ＤＯ２に対して０．５クロック遅くなる。これにより、マスタの出力するサブ分周信号は、スレーブの出力するサブ分周信号より、位相が０．５クロック遅れるという時間関係が維持される。
【００３８】
時刻Ｔ３ａにおいて、再び、分周数設定信号ＤＶＣＮＴ１をＬレベルに設定し、可変整数分周器１Ａの分周数を８に設定する。分数数設定信号ＤＶＣＮＴ２および経路選択信号ＭＸＣＮＴの状態は、変更されない。これにより、時刻Ｔ２からＴ３において、経路選択回路２により選択される分周器の出力信号、すなわちマスタの可変整数分周器１Ｂの出力信号ＤＯ２は、スレーブの可変分数分周器１Ａの出力信号ＤＯ１よりも半クロックサイクル位相が進んでいるという関係が維持される。
【００３９】
従って、８分周実行時において、サブ分周信号ＤＯ１およびＤＯ２がともにＨレベルの期間において、そのときのマスタの分周数設定信号を８から９に設定し、並行して経路選択回路２の選択経路を変更することにより、８分周信号に続いて８．５分周信号を継続して生成することができる。また、当然、分周数設定信号および選択経路を維持した場合、８分周信号を継続して生成することができる。
【００４０】
図４は、８．５分周動作を継続して実行する場合の動作を示すタイミング図である。この図４において、時刻Ｔ０から時刻Ｔ２までの間の動作は、図３に示すタイミング図と同じである。すなわち、時刻Ｔ０から時刻Ｔ２ａまでの期間、可変整数分周器１Ａがマスタ、可変整数分周器１Ｂがスレーブとして動作し、最終分周信号ＤＯは、可変整数分周器１Ａの出力分周信号ＤＯ１に従って変化する。
【００４１】
時刻Ｔ２ａにおいて、経路選択信号ＭＸＣＮＴがＬレベルに設定され、また並行して、分周数設定信号ＤＶＣＮＴ１がＨレベルに設定され、可変整数分周器１Ａに対して９分周動作が指定される。このとき、最終分周信号ＤＯが、可変整数分周器１Ｂの出力するサブ分周信号ＤＯ２に従って変化する。
【００４２】
時刻Ｔ２において、可変整数分周器１Ｂの出力分周信号ＤＯ２がＨレベルに立上がっても、このとき、まだ可変整数分周器１Ａは、９分周動作を実行しており、出力されるサブ分周信号ＤＯ１はＬレベルであり、時刻Ｔ２から半クロックサイクル遅れてサブ分周信号ＤＯ１がＨレベルに立上がる。これにより、図３に示す動作と同様、マスタ可変整数分周器とスレーブ整数分周器の出力するサブ分周信号の位相関係において、常にマスタが半クロックサイクル速く分周動作を実行する関係が維持される。
【００４３】
時刻Ｔ３ｄにおいて、経路選択信号ＭＸＣＮＴをＨレベルに設定し、分周数選択信号ＤＶＣＮＴ１をＬレベルに設定し、また、分周数設定信号ＤＶＣＮＴ２をＨレベルに設定する。これにより、可変整数分周器１Ａが８分周動作を実行し、可変整数分周器１Ｂが９分周動作を実行する。サブ分周信号ＤＯ１は、時刻Ｔ３ｄまで選択されていたサブ分周信号ＤＯ２よりも半クロックサイクル遅れているため、最終分周信号ＤＯは、４．５クロックサイクル期間Ｈレベルとなる。その後、４クロックサイクル期間、最終分周信号ＤＯは、サブ分周信号ＤＯ１に従ってＬレベルとなり、８．５クロックサイクルの周期を有する信号が出力される。
【００４４】
すなわち、８．５分周動作を繰返し実行する場合には、各分周クロックサイクルにおいて、サブ分周信号ＤＯ１およびＤＯ２がともにＨレベルの期間に、マスタおよびスレーブを交互に切換えるとともに分周数を切換える。
【００４５】
図３および図４に示すように、分周クロックサイクルにおいて１回、分周制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１およびＤＶＣＮＴ２の状態を変更するだけであり、各分周クロックサイクル期間内に２回分周制御信号の状態を変化させる必要はない。すなわち、分周制御信号に対するタイミングマージンを十分大きく取ることができ、高速クロック信号に対しても、正確に分周数を変更して、分数分周信号を生成することができる。
【００４６】
図５は、図３に示す動作条件における分周制御信号の設定タイミングマージン（時間的余裕）を示す図である。分周制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１、およびＤＶＣＮＴ２の設定は、サブ分周信号ＤＯ１およびＤＯ２がともにＨレベルのときに実行する必要がある。８分周動作の場合には、サブ分周信号ＤＯ１およびＤＯ２の両方がＨレベルとなるのは、時刻Ｔ１ｂからＴ１ｃまでの期間、および時刻Ｔ３ｂから時刻Ｔ３ｃまでの期間であり、ともに３．５クロックサイクルである。一方、８．５分周動作の場合、サブ分周信号ＤＯ１およびＤＯ２がともにＨレベルとなる期間は、時刻Ｔ２ｂから時刻Ｔ２ｃまでの３．５クロックサイクル期間である。
【００４７】
また、８分周動作に続いて８．５分周動作を実行する場合には、分周数制御信号を一旦設定した後、次に分周数制御信号を設定するまでには、時刻Ｔ１ｃから時刻Ｔ２ｂまでの最低４．５クロックサイクルの期間が存在する。また、８．５分周動作に続いて８分周動作を実行する場合、分周数制御信号を一旦設定した後に次いで再度設定する場合には、時刻Ｔ２ｃから時刻Ｔ３ｂまでの最低５クロックサイクルの期間が存在する。
【００４８】
したがって、８分周動作後に８．５分周動作を実行する場合には、８分周動作を実行するための分周数制御信号は、時刻Ｔ１ｂから時刻Ｔ１ｃまでの３．５クロックサイクル期間内の任意の時間に設定することができる。次の８．５分周動作を実行するための分周数制御信号の設定については、時刻Ｔ１ｃから時刻Ｔ２ｂまでの４．５クロックサイクルと時刻Ｔ２ｂから時刻Ｔ２ｃまでの３．５クロックサイクルを合計した８クロックサイクルの時間的余裕がある。
【００４９】
また、８．５分周動作後に８分周動作を実行する場合においては、８．５分周動作を実行するための分周数制御信号の設定は、時刻Ｔ２ｂから時刻Ｔ２ｃまでの３．５クロックサイクル期間内の任意の時間に実行することができる。また、次の８分周動作を実行するための分周数制御信号の設定までには、時刻Ｔ２ｃから時刻Ｔ３ｂまでの５クロックサイクルと時刻Ｔ３ｂから時刻Ｔ３ｃまでの４クロックサイクルの合計８．５クロックサイクルの時間的余裕がある。
【００５０】
したがって、いずれの場合においても、分周数制御信号の設定間隔は広く、分周数制御信号を低速で制御することができ、高速入力クロック信号に対しても、正確に分周数を設定することができる。
【００５１】
図６は、図４に示す８．５分周を継続して実施した場合の分周制御信号の時間的余裕を示す図である。図６において、可変整数分周器１Ａおよび１Ｂの出力するサブ分周信号ＤＯ１およびＤＯ２の両者がＨレベルとなるのは、１回目の８．５分周動作における時刻Ｔ１から時刻Ｔ２においては、時刻Ｔ２ｄから時刻Ｔ２ｅまでの間の３．５クロックサイクルの期間であり、また、二回目の８．５分周動作に行なわれる時刻Ｔ２から時刻Ｔ４においては、時刻Ｔ３ｅから時刻Ｔ３ｆまでの３．５クロックサイクルの期間である。分周数制御信号を一旦設定した後、次いで再設定する場合には、時刻Ｔ２ｅから時刻Ｔ３ｅまで最低５クロックサイクルの時間が存在する。
【００５２】
上述のように、継続して８．５分周動作を実行する場合において１回目の８．５分周動作を実行するための分周数制御信号の設定は、時刻Ｔ２ｄから時刻Ｔ２ｅまでの３．５クロックサイクルまでの任意の時間において実行することができる。また、次の８．５分周動作を実行するための分周数制御信号の設定までには、時刻Ｔ２ｅから時刻Ｔ３ｅまでの５クロックサイクルと時刻Ｔ３ｅから時刻Ｔ３ｆまでの３．５クロックサイクルの合計８．５クロックサイクルの時間的余裕がある。したがって、この８．５分周動作を継続して実行する場合においても、分周数制御信号の設定間隔は長く、分周数制御信号を低速で制御することができる。
【００５３】
いま、比較のために、１／１．５分周セルを用いた分周回路を考える。この１／１．５分周セルを用いた分周回路は、図７に示すように、１／１．５分周器１１と、１／１．５分周器１１の出力信号をＰ分周する整数分周器１２を含む。１／１．５分周器１１は、デューティ５０％の差動クロック信号ＣＬＫ１およびＣＬＫ１Ｂをそれぞれ正相入力および逆相入力に受け、分周数１および１．５のいずれかで分周動作を実行する。この１／１．５分周器１１の分周数は、分周数設定信号ＤＶＣＮＴにより設定される。
【００５４】
整数分周器１２は、１／１．５分周器１１の相補出力信号ＤＯａおよびＤＯｂをそれぞれ正相および逆相入力に受け、整数分周数Ｐで分周動作を行なって最終分周信号ＤＯを生成する。
【００５５】
１／１．５分周器１１が、分周数１に設定された場合、入力クロック信号ＣＬＫ１およびＣＬＫ１Ｂを、出力信号ＤＯａおよびＤＯｂとして出力する。分周数が１．５に設定された場合、１／１．５分周器１１は、入力信号ＣＬＫ１に対しＬレベル期間を半クロックサイクル長くしてサブ分周信号ＤＯａおよびＤＯｂを生成する。
【００５６】
整数分周器１２は、１／１．５分周器１１の出力信号ＤＯａの立上がりエッジをカウントし、そのカウント値がＰ／２となるごとに出力信号ＤＯの論理レベルを切換える。
【００５７】
図８は、図７に示す分周回路の動作を示すタイミング図である。図８においては、整数分周器１２の分周数Ｐが８の場合の動作を、この発明の実施の形態１との比較のために示す。
【００５８】
分周数設定信号ＤＶＣＮＴが、入力クロック信号ＣＬＫ１の１．５サイクルと２サイクルの間のＬレベルに設定される。図８においては、１．５分周動作を指定する場合において、分周数選択信号ＤＶＣＮＴが、入力クロック信号ＣＬＫ１の立ち上がりに同期してＨレベルに設定され、このＨレベルが１．７５クロックサイクルの間維持される場合を一例として示す。この場合、１／１．５分周器１１は、分周数設定信号ＤＶＣＮＴがＨレベルの期間、出力信号ＤＯａのＬレベル期間を、入力クロック信号ＣＬＫ１の半クロックサイクル（０．５クロック）長くする。したがって、図８に示す場合、１／１．５分周器１１の出力信号ＤＯａにおいては、１．５クロックサイクルの信号が１つ出力されるだけである。
【００５９】
整数分周器１２においては、入力信号ＤＯａにおいて、１．５クロックパルスが１つ挿入されるだけであり、入力信号ＤＯａのＨレベルへの立上がりを４カウントする期間、最終分周信号ＤＯをＨレベルに設定し、次いで、入力信号ＤＯａのＨレベルへの立上りを４つカウントする間その最終分周信号ＤＯをＬレベルに設定する。したがって、図８に示す様に、分周数選択信号ＤＶＣＮＴが１．７５クロックサイクルの間Ｈレベルに設定された場合、出力分周信号ＤＯがＨレベル期間が０．５クロックサイクル長くなり、したがって、８．５クロックサイクルの周期の分周信号を得ることができ、８．５分周を実現することができる。
【００６０】
一方、図９に示すように、分周数設定信号ＤＶＣＮＴが２クロックサイクル以上、入力クロック信号ＣＬＫ１と非同期でＨレベルに設定された場合、この１／１．５分周器１１は、１．５クロックサイクルのパルスを２つ出力する。図９においては、分周数設定信号ＤＶＣＮＴが、２．２５クロックサイクル期間Ｈレベルに設定される動作が、一例として示される。この場合、１．５クロックサイクルのパルスが２つ連続して整数分周器１２へ与えられるため、整数分周器１２の出力する最終分周信号ＤＯのＨレベル期間が５クロックサイクルとなり、また、Ｌレベル期間が４クロックサイクルとなり、周期９クロックサイクルの信号が生成され、９分周動作が行われる。
【００６１】
分周数設定信号ＤＶＣＮＴの発生タイミングを最適化し、入力クロック信号ＣＬＫ１の立下がりに同期して分周数設定信号ＤＶＣＮＴがＨレベルに設定された場合を考える。この場合においても、３クロックを超えた期間、分周数設定信号ＤＶＣＮＴがＨレベルの１．５分周動作を指定する状態に設定された場合、１．５クロックサイクルのパルスが２つ生成され、周期９クロックサイクルの分周信号が得られる。
【００６２】
したがって、８分周動作に続いて８．５分周信号を生成するためには、分周数設定信号ＤＶＣＮＴの切換は、分周数１から分周数１．５への切換と分周数１．５から分周数１への切換を、極めて限られた最大３クロックサイクル期間内に実行する必要がある。従って、入力クロック信号ＣＬＫ１が高速のクロック信号の場合、分周数設定のタイミングマージンが極めて小さくなり、正確に分数分周信号を生成するのが困難となる。
【００６３】
整数分周数Ｐは、８に限定されず、２以上の整数であれば分数分周動作は実行することができる。したがって、明らかに、本実施の形態１における分周数の切換え間隔は、最低Ｐ／２＋０．５クロックの期間を確保することができ、従来の１／１．５分周器を利用する構成に比べて十分余裕を持って分数分周数の設定および切換えを行うことができる。
【００６４】
図１０は、この発明の実施の形態１に従う分周回路と図７に示す従来の分周回路の分周数設定のタイミングマージンを概略的に示す図である。
【００６５】
図１０において、横軸には分周数Ｐを示し、縦軸に、１回目の分周数設定から２回目の分周数設定までの設定時間の余裕をクロックサイクル数で示す。図において四角の黒印が、図７に示す従来の分周回路の設定時間余裕を示し、三角印で示す直線は、この発明の実施の形態１に従う分周回路の分周数設定信号のタイミングマージンを示す。
【００６６】
図７に示す従来の分周回路の場合、分周数１および１．５の間で切換える必要がある。従って、分周数Ｐが１および２の場合には、従来の分周回路における分周数設定信号の設定時間余裕は、それぞれ、１．５クロックサイクルと２クロックサイクルの間、２．５クロックサイクルと３クロックサイクルの間である。分周数Ｐが３の場合に、設定時間の余裕が３クロックサイクル（最適化タイミングでの分周数設定信号の切換）となり、以降、分周数Ｐが増大しても、時間的余裕は変化せず３クロックサイクルで一定である。
【００６７】
一方、この発明の実施の形態１に従う分周回路においては、分周数制御信号の設定の時間余裕は、２つの分周器１Ａおよび１Ｂ両者の出力信号がＨレベルの期間であるため、設定タイミングの時間的余裕は（Ｐ／２−０．５）クロックである。次の設定タイミングについては、Ｐ分周動作からＰ＋０．５分周動作に切換える場合が最低条件であり、Ｐ／２＋０．５クロックとなり、合計すると、その間隔は、Ｐであり、設定時間間隔は、分周数Ｐに直線的に比例する。したがって、分周数Ｐが３を超えると、この発明の実施の形態１に従う分周回路における分周数設定信号の時間的余裕は、従来回路に較べて大きくなり、低速動作で分周数制御信号を制御することができる。
【００６８】
図１１は、この発明の実施の形態１における分周回路に対する分周制御信号を発生する部分の構成の一例を概略的に示す図である。図１１において、分周制御信号発生部は、分周制御信号を発生するタイミングを規定するタイミング発生器１５と、マスタおよびスレーブを識別するデータを格納するマスタ／スレーブレジスタ１６と、分周数を設定する分周数設定回路１７と、これらのタイミング発生器１５、マスタ／スレーブレジスタ１６および分周数設定回路１７の出力信号／データに従って分周数制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１およびＤＶＣＮＴ２を生成する分周シーケンス制御回路１８を含む。
【００６９】
タイミング発生器１５は、図１に示す整数分周器１Ａおよび１Ｂの出力するサブ分周信号ＤＯ１およびＤＯ２がともにＨレベルのときに切換イネーブル信号ＥＮをアサートする。マスタ／スレーブレジスタ１６は、現サイクルにおけるマスタおよびスレーブの可変整数分周器を識別するデータを格納する。分周数設定回路１７は、最終分周信号ＤＯの分周数が、たとえば８、８．５、および９のいずれであるかを指定する情報を格納する。
【００７０】
分周シーケンス制御回路１８は、分周数設定回路１７に設定された分周数情報に従って、最終分周出力信号ＤＯの分周シーケンスを識別し、タイミング発生器１５からの切換イネーブル信号ＥＮのアサート時に、マスタ／スレーブレジスタ１６に格納されるマスタおよびスレーブ情報を参照して、分周数制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１およびＤＶＣＮＴ２を生成する。次に、この図１１に示す分周数制御信号発生部の動作について説明する。
【００７１】
（ｉ）現サイクルが分周数Ｐであり、次サイクルが分周数Ｐの場合：
いま、マスタ／スレーブレジスタ１６には、現サイクルにおいて、先に分周動作を開始する（サブ分周信号が先にＨレベルに立ち上がる）可変整数分周器１Ａがマスタとして設定される。分周数設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２はともに分周数Ｐに設定され、経路選択信号ＭＸＣＮＴはマスタを選択する状態に設定される。現サイクルおよび次サイクルにおいて分周数Ｐであるため、タイミング発生器１５からの切換イネーブル信号ＥＮがアサートされても、分周シーケンス制御回路１８は、分周数制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１およびＤＶＣＮＴ２の状態を維持する。
【００７２】
（ii）現サイクルが分周数Ｐであり、次サイクルにおける最終分周信号ＤＯの分周数がＰ＋０．５の場合：
現サイクルにおいて、可変整数分周器１Ａがマスタとして動作している状態を考える。分周シーケンス制御回路１８は、経路選択信号ＭＸＣＮＴをマスタの可変整数分周器１Ａの出力するサブ分周信号ＤＯ１を選択する状態に設定し、また、分周数設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２を、ともに分周数Ｐを指定する状態に設定している。
【００７３】
タイミング発生器１５が、切換イネーブル信号ＥＮをアサートすると、分周シーケンス制御回路１８は、マスタの可変整数分周器１Ａに対する分数設定信号ＤＶＣＮＴ１を、分周数Ｐを指定する状態に設定し、また、スレーブの可変整数分周器１Ｂに対する分周数設定信号ＤＶＣＮＴ２を分周数Ｐを指定する状態に設定する。経路選択信号ＭＸＣＮＴおよび分周数設定信号ＤＶＣＮＴ１は、現サイクルにおいては変更されない。
【００７４】
現サイクルが完了し、次サイクルに入り、タイミング発生器１５が、再び、出力分周信号ＤＯ１およびＤＯ２に従って切換タイミング信号ＥＮをアサートすると、分周シーケンス制御回路１８は、経路選択信号ＭＸＣＮＴを可変整数分周器１Ｂの出力信号を選択する状態に設定するとともに、マスタ／スレーブレジスタ１６の格納データを、可変整数分周器１Ｂがマスタであることを示す状態に設定する。また、このとき、可変整数分周器１Ａに対する分周数設定信号ＤＶＣＮＴ１が、分周数Ｐ＋１を示す状態に設定される。これにより、Ｐ＋０．５分周信号に対するマスタおよびスレーブの出力する分周信号の時間差関係を常にマスタの分周信号が速く変化する状態に設定する。また、可変整数分周器１Ｂの出力するサブ分周信号ＤＯ２が、選択されると、Ｈレベル期間がＰ＋０．５クロック、Ｌレベル期間がＰ／２クロックとなる最終分周信号ＤＯが生成され、Ｐ＋０．５分周が実行される。
【００７５】
（iii）現サイクルが分周数Ｐ＋０．５であり、次サイクルが分周数Ｐの場合：
現サイクルにおいてマスタが、可変整数分周器１Ａであるとする。この場合、現サイクルにおいて、経路選択信号ＭＸＣＮＴは、マスタの可変整数分周器１Ａの出力分周信号ＤＯ１を選択する状態に設定され、また、可変分周数選択信号ＤＶＣＮＴ１およびＤＶＣＮＴ２は、分周数Ｐに設定されている。
【００７６】
現サイクルにおいて、タイミング発生器１５からの切換イネーブル信号ＥＮがアサートされると、分周シーケンス制御回路１８は、経路選択信号ＭＸＣＮＴを現在スレーブの可変整数分周器１Ｂの出力分周信号ＤＯ２を選択する状態に設定するとともに、分周数設定信号ＤＶＣＮＴ１を分周数Ｐ＋１を指定する状態に設定する。分周数設定信号ＤＶＣＮＴ２は、分周数Ｐを指定する状態に維持される。また、マスタ／スレーブレジスタ１６の格納データを、可変整数分周器１Ｂをマスタとして指定する状態に設定する。これにより、可変整数分周器１Ｂの出力信号ＤＯ２が選択されて最終分周信号ＤＯが生成される。このとき、最終分周信号ＤＯのＨレベル期間が、サブ分周信号ＤＯ２により０．５クロック長くされ、Ｐ＋０．５分周信号が生成される。
【００７７】
現サイクルが完了すると、次のサイクルにおいて、タイミング発生器１５の出力する切換イネーブル信号ＥＮがアサートされると、分周シーケンス制御回路１８は、分周数設定信号ＤＶＣＮＴ１を、分周数Ｐを指定する状態に設定する。分周数設定信号ＤＶＣＮＴ２は、分周数Ｐを指定する状態に維持され、また、経路選択信号ＭＸＣＮＴも、マスタの可変整数分周器１Ｂの出力信号ＤＯ２を選択する状態に維持される。これにより、分周数Ｐ＋０．５から分周数Ｐに更新された場合においても、次サイクルにおいてマスタおよびスレーブの出力信号の位相関係を維持することができる。次サイクルにおいては、マスタの可変整数分周器１Ｂの出力信号ＤＯ２に従って、Ｐ分周された最終分周信号ＤＯが生成される。
【００７８】
（iv）現サイクルが分周数Ｐ＋０．５であり次サイクルが分周数Ｐ＋０．５の場合：
今、現サイクルにおいてマスタが、可変整数分周器１Ａである状態を考える。現サイクル開始時においては、経路選択信号ＭＸＣＮＴは、マスタの可変整数分周器１Ａの出力分周信号ＤＯ１を選択する状態に設定されている。分周数設定信号ＤＶＣＮＴ１は、分周数Ｐを指定する状態であり、また、分周数設定信号ＤＶＣＮＴ２も、分周数Ｐを指定する状態である。
【００７９】
現サイクルにおいて、タイミング発生器１５の出力する切換イネーブル信号ＥＮがアサートされると、分周シーケンス制御回路１８は、経路選択信号ＭＸＣＮＴをスレーブの可変整数分周器１Ｂの出力分周信号ＤＯ２を選択する状態に設定するとともに、マスタ／スレーブレジスタ１６の格納データを、可変整数分周器１Ｂがマスタであることを示す状態に設定する。このときまた、可変整数分周器１Ａに対する分周数設定信号ＤＶＣＮＴ１が、分周数Ｐ＋１を指定する状態に設定される。現サイクルにおいて、可変整数分周器１Ｂの出力信号ＤＯ２に従って、最終分周信号ＤＯのＨレベル期間がＰ／２＋０．５となり、Ｐ＋０．５分周された最終分周信号ＤＯが生成される。
【００８０】
次サイクルにおいて、再び、タイミング発生器１５からの切換イネーブル信号ＥＮがアサートされると、分周シーケンス制御回路１８は、経路選択信号ＭＸＣＮＴを可変整数分周器１Ａの出力分周信号ＤＯ１を選択する状態に設定するとともに、マスタ／スレーブレジスタ１６の記憶データを、可変整数分周器１Ａがマスタであることを示す状態に設定する。また、このとき、分周シーケンス制御回路１８は、分周数設定信号ＤＶＣＮＴ１を分周数Ｐを指定する状態に設定するとともに、分周数設定信号ＤＶＣＮＴ２を分周数Ｐ＋０．５を指定する状態に設定する。可変整数分周器１Ａの出力信号ＤＯ１に従って、Ｐ＋０．５分周された最終分周信号ＤＯが生成される。
【００８１】
Ｐ＋０．５分周動作が継続して実行される場合、各分周クロックサイクルにおいて、毛色選択信号ＭＸＣＮＴ、および分周数設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２の論理状態を反転させる。
【００８２】
なお、上述の説明においては、可変整数分周器１Ａおよび１Ｂおよび経路切換回路２の出力信号ＤＯ１、ＤＯ２およびＤＯは、シングルエンドの信号であるように示す。しかしながら、これらの分周信号ＤＯ１、ＤＯ２およびＤＯは、相補信号で構成される差動信号であってもよい。
【００８３】
また、分周数制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１およびＤＶＣＮＴ２は、同一タイミングで、それらの論理状態が設定される必要はなく、分周数制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１およびＤＶＣＮＴ２の設定に対する時間的余裕の範囲内で個々に制御されてもよい。
【００８４】
また、ＰおよびＰ＋１分周時における可変整数分周器１Ａおよび１Ｂの出力分周信号ＤＯ１およびＤＯ２のＨレベル期間およびＬレベル期間の時間関係は、図３および図４に示す関係に限定されない。分周動作途中における分周数設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２による分周数切換が反映可能な時間範囲内において、サブ分周信号ＤＯ１およびＤＯ２の論理レベルが同じとなる時間長さが長くされてもよい。この長い同一論理レベル期間内において分周制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１およびＤＶＣＮＴ２を制御することにより、分周切換タイミングに対する許容時間範囲は、図５および図６に示す許容範囲よりも長くすることができる場合がある。一例として、分周数が８の場合、５クロックサイクル期間Ｈレベルとなり、３クロック期間Ｌレベルとなり、分周数が９の場合、５クロックサイクル期間Ｈレベルとなり、４クロックサイクル期間Ｌレベルとなる分周信号をプログラマブルカウンタを用いて生成する。マスタおよびスレーブの可変整数分周器の出力信号の位相は、０．５クロックサイクルあるものとする。この場合、分周数制御信号の制御タイミングとして、４クロックサイクル期間確保することが可能となり、連続する２つの制御タイミング切換として、最低８クロックサイクル期間確保することができる。
【００８５】
以上のように、この発明の実施の形態１に従えば、ＰおよびＰ＋１の分周数で分周可能な可変整数分周器を２つ並列に設け、この分周出力信号の位相を半クロックサイクルずらせ、これらの分周器の出力信号を経路選択回路により選択して最終分周信号を生成している。したがって、分周数切換のタイミングの時間的余裕を大きくすることができ、高速の入力クロック信号に対しても正確に、分周数を変更することができる。
【００８６】
［実施の形態２］
図１２は、この発明の実施の形態２に従う分周回路の動作を示すタイミング図である。この実施の形態２における分周回路の構成は、図１に示す実施の形態１に従う分周回路の構成と同じである。従って、入力クロック信号および分周数制御信号としては、実施の形態１と同様の信号が用いられ、図１２においては、これらの信号を同一の符号で示す。
【００８７】
この図１２に示す動作シーケンスにおいては、Ｐ＋０．５分周とＰ＋１分周の切換を行なう。図１２においては、分周数Ｐが８の場合を一例として示す。以下、図１２を参照して、９分周と８．５分周の切換動作について説明する。
【００８８】
図１２において、時刻Ｔ０から時刻Ｔ５の間が、９分周動作が行なわれる期間である。この期間においては、経路選択信号ＭＸＣＮＴはＨレベルであり、可変整数分周器１Ａの出力するサブ分周信号ＤＯ１が最終分周信号ＤＯとして選択されて出力される。分周数ッ設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２はともにＨレベルであり、可変整数分周器１Ａおよび１Ｂに対して９分周動作が指定される。従って、この期間においては、マスタの可変整数分周器１Ａの出力信号に従って、９分周信号が出力される。
【００８９】
時刻Ｔ５から時刻Ｔ６の間の期間が、８．５分周動作の期間である。この期間においては、サブ分周信号ＤＯ１およびＤＯ２がともにＨレベルの期間の間の時刻Ｔ６ａにおいて、経路選択信号ＭＸＣＮＴをＬレベルに切換え、そのときのスレーブの可変整数分周器１Ｂが出力するサブ分周信号ＤＯ２を選択する。また、分周数設定信号ＤＶＣＮＴ２をＬレベルに設定し、可変整数分周器１Ｂの分周数Ｐを８分周に指定する。分周数設定信号ＤＶＣＮＴ１は、Ｈレベルに維持される。
【００９０】
したがって、期間Ｔ５からＴ６においては、最終分周信号ＤＯは、Ｈレベル期間が４．５クロックサイクル、Ｌレベル期間が、４クロックサイクル期間となり、８．５クロックサイクルの周期の最終分周信号ＤＯが生成される。
【００９１】
次いで、８．５分周動作から９分周動作に切換えられ、時刻Ｔ６から時刻Ｔ７の期間において再び９分周動作が実行される。時刻Ｔ６において、可変整数分周器１Ｂの出力するサブ分周信号ＤＯ２がＨレベルに立上がったとき、スレーブの可変整数分周器１Ａの出力するサブ分周信号ＤＯ１は、まだＬレベルであり、半クロックサイクル経過後にＨレベルに立上がる。
【００９２】
これらのサブ分周信号ＤＯ１およびＤＯ２がともにＨレベルの期間の、たとえば時刻Ｔ７ａにおいて、再び分周数設定信号ＤＶＣＮＴ２をＨレベルに立上げ、可変整数分周器１Ｂに対して９分周動作を指定する。経路選択信号ＭＸＣＮＴはＬレベルに維持され、また、分周数設定信号ＤＶＣＮＴ１はＨレベルに維持される。したがって、最終分周信号ＤＯとして、サブ分周信号ＤＯ２が選択され、可変整数分周器１Ｂの９分周動作に従って９分周された最終分周信号ＤＯが生成される。
【００９３】
９分周信号を継続して得る場合には、可変整数分周器１Ａおよび１Ｂ両者を９分周動作に設定し、マスタの出力するサブ分周信号を選択する。８．５分周信号を継続して得る場合には、経路選択信号を各クロックサイクルごとに切換えるとともに、分周数設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２を、９分周動作および８分周動作で交互に切換え、マスタの可変整数分周器の分周数を８分周動作に設定し、また、スレーブの可変整数分周器の分周数を９分周動作に設定する。
【００９４】
９分周動作から８．５分周動作に切換える場合の分周制御信号の時間的余裕は、図１２に示すように、時刻Ｔ６ｂから時刻Ｔ６ｃまでの３．５クロックサイクル期間存在し、また、９分周動作切換時においても、時刻Ｔ７ｂから時刻Ｔ７ｃまでの３．５クロックサイクル期間、分周制御信号の設定に対する時間的余裕が存在する。
【００９５】
また、分周数制御信号を一旦設定した後次いで設定するまでには、時刻Ｔ６ｃから時刻Ｔ７ｂまでの最低でも５．０クロックサイクル期間存在する。したがって、８．５分周動作を実行するための分周制御信号の設定は、３．５クロックサイクルの間の任意の時刻に行うことができる。また、次いで９分周動作を実行するための分周数制御信号の設定までには、８．５クロックサイクルの時間的余裕が存在する。
【００９６】
一方、９分周動作から８．５分周動作への切換における分周数制御信号の時間的余裕は、同様、３．５クロックサイクル存在し、また、分周数制御信号を一旦設定した後に次に、８．５分周動作を設定するまでには、最低でも５．５クロックサイクル期間の時間が存在する。したがって９分周動作から８．５分周動作への切換に対しては、９クロックサイクルの時間的余裕が存在する。
【００９７】
以上のように、分周数をＰ＋１とＰ＋０．５の間で切換える場合においても、分周数制御信号設定の時間的余裕は、Ｐ／２−０．５クロックサイクル存在し、また、分周数制御信号の状態切換の間隔は、最低でも、（Ｐ＋１）／２＋０．５クロックサイクル期間存在する。したがって、分周数制御信号の設定間隔を長くすることができ、分周数制御信号を低速で制御することができる。
【００９８】
なお、この図１２に示す動作タイミングを実現するための制御回路の構成としては、実施の形態１において図１１を参照して説明した制御信号発生部の構成を利用することができる。分周数選択回路１７における分周数に従って、分周シーケンス制御回路１８が、所定のシーケンスで、分周数制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１およびＤＶＣＮＴ２の状態（論理値）を設定する。
【００９９】
［実施の形態３］
図１３から図１５は、この発明の実施の形態３に従う分周回路の動作を示すタイミング図である。この実施の形態３においては、分周数Ｐ、Ｐ＋０．５およびＰ＋１の３種類の分周数で分周動作を行なう。図１３から図１５においては、一例として、分周数Ｐが８の場合の動作シーケンスを示す。
【０１００】
この発明の実施の形態３において用いられる分周回路の全体の構成は、図１に示す分周回路の構成と同じであり、分周制御信号および入力クロック信号としては、実施の形態１と同様の信号が用いられる。したがって、これらの入力クロック信号および分周数制御信号に対しては、実施の形態１と同様の符号を用いる。以下、図１３から図１５を順次参照して、この発明の実施の形態３における分周動作について分周数Ｐが８の場合を一例として説明する。
【０１０１】
先ず、図１３を参照して、分周数Ｐが、８、８．５および９と順次切換えられる場合の動作について説明する。
【０１０２】
図１３において、時刻Ｔ０から時刻Ｔ８の間の期間が８分周動作期間である。この場合、このサイクルの初期状態においては、経路選択信号ＭＸＣＮＴはＨレベルに設定され、また、分周数設定信号ＤＶＣＮＴ１がＬレベルである。時刻Ｔ８ａにおいて、分周選択信号ＤＶＣＮＴ２をＬレベルに立下げ、可変整数分周器１Ｂの分周数を８に設定する。経路選択信号ＭＸＣＮＴおよび分周数設定信号ＤＶＣＮＴ１は、その状態は維持される。
【０１０３】
この状態においては、可変整数分周器１Ａの出力信号ＤＯ１が最終分周信号ＤＯとして選択される。したがって、期間Ｔ０−Ｔ８においては、可変整数分周器１Ａがマスタとして動作し、分周数８の分周信号が生成される。
【０１０４】
時刻Ｔ８から始まるサイクルにおいては、可変整数分周器１Ａがマスタ、可変整数分周器がスレーブである。これらの可変整数分周器１Ａおよび１Ｂの分周数は、時刻Ｔ８においては、８である。このサイクルにおいて、８．５分周動作を実現するため、時刻Ｔ９ａにおいて、経路選択信号ＭＸＣＮＴがＬレベルに設定され、可変整数分周器１Ｂの出力信号ＤＯ２が最終分周信号ＤＯとして選択される。このとき、また分周数選択信号ＤＶＣＮＴ１がＨレベルに設定され、可変整数分周器１Ａの分周数が９に設定される。可変分周数選択信号ＤＶＣＮＴ２はＬレベルに維持される。
【０１０５】
したがって、時刻Ｔ８から時刻Ｔ９の間のサイクルにおいては、Ｈレベル期間が４．５クロックサイクル、Ｌレベル期間が４クロックサイクルの８．５分周された信号が生成される。
【０１０６】
時刻Ｔ９から時刻Ｔ１０の間の期間において、９分周動作が実行される。先の時刻Ｔ９ａにおいて分周数選択信号ＤＶＣＮＴ１がＨレベルに設定されており、このサイクル開始時の時刻Ｔ９においては、可変整数分周器１Ａの出力分周信号ＤＯ１の位相は、可変整数分周器１Ｂの出力する分周信号ＤＯ２よりも半クロックサイクル遅れており、マスタおよびスレーブの出力する分周信号の位相関係は維持されている。
【０１０７】
時刻Ｔ１０ａにおいて、分周数設定信号ＤＶＣＮＴ２をＬレベルからＨレベルに設定し、可変整数分周器１Ｂの分周数を９に設定する。可変整数分周器１Ａの分周数設定信号ＤＶＣＮＴ１はＨレベルに維持され、可変整数分周器１Ａは９分周動作を持続する。経路選択信号ＭＸＣＮＴは、Ｌレベルであり、マスタの可変整数分周器１Ｂの出力信号を選択する。したがって、この場合、マスタとして動作する可変整数分周器１Ｂの出力する分周信号ＤＯ２が９分周信号であり、最終分周信号ＤＯとして、サブ分周信号ＤＯ２に従って９分周された信号が得られる。
【０１０８】
図１３に示す分周シーケンスにおいて、分周数制御信号設定の時間的余裕は、３．５クロックサイクルである。分周数制御信号の切換の間の時間的余裕は、時刻Ｔ８ｃから時刻Ｔ９ｂまでが４．５クロックサイクルであり、この場合、合計８．０クロックサイクルの余裕がある。一方、８．５クロック分周から９分周を行なう場合には、時刻Ｔ９ｃから時刻Ｔ１０ｂまでの期間が５クロックサイクルとなるため、時刻Ｔ９ｃから時刻Ｔ１０ｃまでの８．５クロックサイクルの時間的余裕が存在する。
【０１０９】
図１４においては、分周数Ｐが８の場合において、９分周動作、８．５分周動作および８分周動作が続いて実行される場合の分周動作を示す。
【０１１０】
時刻Ｔ０から時刻Ｔ１１においては、可変整数分周器１Ａがマスタとして動作し、その出力信号ＤＯ１に従って最終分周信号ＤＯが生成される。この場合、分周数選択信号ＤＶＣＮＴ１およびＤＶＣＮＴ２はともにＨレベルに設定されており、可変整数分周器１Ａおよび１Ｂがともに９分周動作を実行している。従って、この期間Ｔ０からＴ１１においては、９分周された信号が最終分周信号ＤＯとして生成される。
【０１１１】
時刻Ｔ１１から時刻Ｔ１２の期間において、８．５分周動作が実行される。時刻Ｔ１１においては、可変整数分周器１Ａがマスタとして動作し、サブ分周信号ＤＯ１が、最終分周信号ＤＯとして選択されて出力される。
【０１１２】
サブ分周信号ＤＯ１およびＤＯ２がともにＨレベルの時刻Ｔ１２ａにおいて、経路選択信号ＭＸＣＮＴをＨレベルからＬレベルに立下げ、また、可変整数分周器１Ｂの分周数設定信号ＤＶＣＮＴ２をＬレベルに設定し、可変整数分周器に８分周動作を実行させる。可変整数分周器１Ａに対する分周数設定信号ＤＶＣＮＴ１はＨレベルであり、可変整数分周器１Ａは９分周動作を実行する。
【０１１３】
したがって、最終分周信号ＤＯは、時刻Ｔ１２ａ以降、可変整数分周器１Ｂの出力するサブ分周信号ＤＯ２に従って生成され、Ｈレベル期間が４．５クロックサイクル、Ｌレベル期間が４．０クロックサイクル期間となり、８．５分周された信号が生成される。
【０１１４】
次の時刻Ｔ１２から時刻Ｔ１３の期間において８分周動作が実行される。時刻Ｔ１２においては、可変整数分周器１Ａの出力する分周信号ＤＯ１は、可変整数分周器１Ｂの出力する分周信号ＤＯ２よりも位相が半クロックサイクル遅れており、マスタおよびスレーブの分周器の出力信号の位相関係は維持される。
【０１１５】
時刻Ｔ１３ａにおいて、分周数選択信号ＤＶＣＮＴ１をＨレベルからＬレベルに設定し、可変整数分周器１Ａの分周数を８に設定する。経路選択信号ＭＸＣＮＴは、Ｌレベルに維持され、可変整数分周器１Ｂがマスタとして動作する。可変整数分周器１Ｂは、８分周動作を実行している。したがって、時刻Ｔ１２から時刻Ｔ１３のサイクルにおいては、可変整数分周器１Ｂの生成する信号ＤＯ２に従って８分周された信号が最終分周信号ＤＯとして生成される。
【０１１６】
時刻Ｔ１３ａにおいてスレーブの可変整数分周器１Ａの分周数を８に設定することにより、この時刻Ｔ１３においても、依然マスタおよびスレーブの出力信号の位相関係を維持することができる。
【０１１７】
図１４に示す分周シーケンスにおいても、分周数制御信号の切換タイミングの時間的余裕は、時刻Ｔ１２ｂから時刻Ｔ１２ｃの間および時刻Ｔ１３ｂから時刻Ｔ１３ｃの間のそれぞれ、３．５クロックサイクルである。また、分周数制御の間隔は、時刻Ｔ１２ｃから時刻Ｔ１３ｂにおいて４．５クロックサイクルであり、この場合、時刻Ｔ１２ｃから時刻Ｔ１３ｃまで、８クロックサイクルの時間的余裕が存在する。一方、時刻Ｔ０から時刻Ｔ１１の間で、分周数制御信号の状態を変更する場合、５．５クロックサイクルと３．５クロックサイクル、合計９クロックサイクルの時間的余裕が存在する。
【０１１８】
したがって、この場合においても、分周数制御信号の切換タイミング余裕および切換間隔の時間的余裕は、分周数Ｐに比例して十分大きく設定することができ、低速動作で分周数を切換えることができる。
【０１１９】
図１５は、分周数Ｐを８として、８分周、９分周、および８分周が継続して実行される場合の動作を示すタイミング図である。
【０１２０】
時刻Ｔ０から時刻Ｔ１４の間の期間において８分周動作が実行される。このサイクル開始時においては、経路選択信号ＭＸＣＮＴがＨレベルに設定され、可変整数分周器１Ａがマスタとして動作し、その出力するサブ分周信号ＤＯ１が最終分周信号ＤＯとして選択されて出力される。このとき、分周数設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２はともにＬレベルであり、可変整数分周器１Ａおよび１Ｂは、ともに、８分周動作を実行している。
【０１２１】
時刻Ｔ１４から時刻Ｔ１５の間の期間において９分周動作が実行される。時刻Ｔ１４においては、可変整数分周器１Ａがマスタとして選択され、サブ分周信号ＤＯ１が最終分周信号ＤＯとして選択されて出力される。このときは、先のサイクルにおいて設定されたように、可変整数分周器１Ａおよび１Ｂは、ともに、８分周動作を行っている。
【０１２２】
サブ分周信号ＤＯ１およびＤＯ２がともにＨレベルの時刻Ｔ１５ａにおいて、分周数設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２を、ともにＨレベルに設定し、可変整数分周器１Ａおよび１Ｂに９分周動作を実行させる。経路選択信号ＭＸＣＮＴはＨレベルに維持され、可変整数分周器１Ａがマスタとして動作する。したがって、可変整数分周器１Ａの出力信号ＤＯ１に従って、９分周された信号が最終分周信号ＤＯとして出力される。
【０１２３】
次に再び、時刻Ｔ１５から時刻Ｔ１６の間の期間において８分周動作が行なわれる。時刻Ｔ１５においては、可変整数分周器１Ａおよび１Ｂは、ともに、９分周動作を実行している。サブ分周信号ＤＯ１およびＤＯ２がともにＨレベルの時刻Ｔ１６ａにおいて、分周数設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２をともにＬレベルに設定し、可変整数分周器１Ａおよび１Ｂにともに８分周動作を実行させる。経路選択信号ＭＸＣＮＴは、Ｈレベルであり、可変整数分周器１Ａがマスタとして動作し、したがって、最終分周信号ＤＯとして、サブ分周信号ＤＯ１に従って、８分周された信号が生成される。可変整数分周器１Ａおよび１Ｂの分周数をともに８に変更することにより、次サイクル開始時においてマスタおよびスレーブの出力信号の位相関係が維持される。
【０１２４】
この図１５において、８分周動作および９分周動作を交互に実行する場合、分周数選択信号ＤＶＣＮＴ１およびＤＶＣＮＴ２はともに変更される。いずれのサイクルにおいても、マスタおよびスレーブの出力信号の位相関係を維持するためである。
【０１２５】
図１５に示す動作シーケンスにおいて、分周数制御信号の設定時間的余裕は、時刻Ｔ１５ｂから時刻Ｔ１５ｃおよび時刻Ｔ１６ｂから時刻Ｔ１６ｃにおいて３．５クロックサイクル存在する。一方、分周数制御信号の切換間隔の時間的余裕は、最低でも、時刻Ｔ１５ｃから時刻Ｔ１６ｂまでの５．５クロックサイクル期間存在し、また、時刻Ｔ１６ｂから次の分周制御信号の切換タイミングまでの間隔は、最低でも４．５クロックサイクル存在する。したがって、十分余裕を持って分周数制御信号の状態を切換えることができる。
【０１２６】
以上のように、８分周、８．５分周および９分周のいずれかの分周数から別の分周数に変更する場合、すなわち、Ｐ分周、Ｐ＋０．５分周およびＰ＋１分周の間での最終分周信号の分周数の切換においてもでも、分周数制御信号の時間的余裕は、実施の形態１および２と同様、３．５（＝Ｐ／２−０．５）クロックサイクル以上存在する。また分周数制御信号を一旦設定した後に次に続いて設定するまでには、最低でも４．５クロックサイクル（＝Ｐ／２＋０．５クロックサイクル）の時間的余裕が存在する。これにより、分周数制御信号の設定間隔が広く、分周数制御信号を低速で制御することができる。
【０１２７】
なおこの実施の形態３においても、分周数制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１およびＤＶＣＮＴ２を生成する部分の構成としては、先の実施の形態１において図１１を参照して説明した構成を利用することができる。分周シーケンス制御回路（図９）において、設定された分周数に応じてその分周シーケンスに対応して、分周数制御信号を生成する。
【０１２８】
［実施の形態４］
図１６は、この発明の実施の形態４に従う可変分数分周器回路の構成を概略的に示す図である。図１６において、可変分数分周回路は、実施の形態１と同様、２つの可変整数分周器２１Ａおよび２１Ｂと、これらの可変整数分周器２１Ａおよび２１Ｂの出力するサブ分周信号ＤＯ１およびＤＯ２を、経路選択信号ＭＸＣＮＴに従って選択する経路切換回路２を含む。
【０１２９】
可変整数分周器２１Ａおよび２１Ｂは、ともに、連続する２つの整数ＰおよびＰ＋１を分周数として分数動作を実行することができる。可変整数分周器２１Ａには、デューティ５０％のクロック信号ＣＬＫ１が与えられ、可変整数分周器２１Ｂには、クロック信号ＣＬＫ１と相補なデューティ５０％のクロック信号ＣＬＫ１Ｂが与えられる。可変整数分周器２１Ａおよび２１Ｂの分周数は、それぞれ分周数設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２により設定される。
【０１３０】
この図１６に示す可変分数分周回路の構成においては、可変整数分周器２１Ａおよび２１Ｂの正相入力に、シングルエンドのクロック信号ＣＬＫ１およびＣＬＫ１Ｂがそれぞれ与えられる。クロック信号ＣＬＫ１およびＣＬＫ１Ｂは互いに相補なクロック信号であり、したがって、可変整数分周器２１Ａおよび２１Ｂの分周開始時点（Ｈレベルのサブ分周信号を生成する時点）においては、入力クロック信号ＣＬＫ１の半クロックサイクル期間の位相差が存在する。
【０１３１】
可変整数分周器２１Ａおよび２１Ｂは内部構成は同じであり、単に与えられるクロック信号ＣＬＫ１およびＣＬＫ１Ｂの位相が異なるだけである。したがって、経路切換回路２も、これまでの実施の形態１から３において説明したものと同じ態様で、経路選択信号ＭＸＣＮＴに従って可変整数分周器２１Ａおよび２１Ｂの出力信号ＤＯ１およびＤＯ２を選択する。したがって、図１６に示す可変分数分周回路の動作においても、これまでの実施の形態１から３において説明した動作と同様の動作を実現することができる。
【０１３２】
この実施の形態４において、可変整数分周器２１Ａおよび２１Ｂとして、差動クロック信号でなく、シングルエンドのクロック信号に従って動作する回路がライブラリのマクロとして準備されている場合においても、十分に高速動作時においても余裕を持って分数数を切換えることのできる可変分数分周回路を実現することができる。
【０１３３】
［実施の形態５］
図１７は、この発明の実施の形態５に従う分数分周回路の構成を概略的に示す図である。この図１７に示す可変分数分周回路においても、２つの可変整数分周器２２および２３と、経路切換回路２とが設けられる。可変整数分周器２２は、デューティ５０％のクロック信号ＣＬＫ２の立上がりに同期してサブ分周信号ＤＯ１を生成し、分周動作中においては、分周数設定信号ＤＶＣＬＴ１に従って、連続する２つの整数ＰおよびＰ＋１のいずれかで分周動作を実行する。
【０１３４】
可変整数分周器２３は、デューティ５０％のクロック信号ＣＬＫ２の立下がりに同期してサブ分周信号ＤＯ２を生成し、分周数設定信号ＤＶＣＮＴ２に従って分周数ＰおよびＰ＋１のいずれかで分周動作を実行する。
【０１３５】
経路切換回路２は、経路選択信号ＭＸＣＮＴに従って可変整数分周器２２および２３の出力信号ＤＯ１およびＤＯ２の一方を選択して最終分周信号ＤＯを生成する。
【０１３６】
図１７に示す可変分数分周回路の構成において、１つのクロック信号ＣＬＫ２が利用されるだけであり、分周器２２および２３が分周動作を開始する入力クロック信号のトリガエッジが、互いに異なる。したがって、この可変整数分周器２２および２３の出力信号ＤＯ１およびＤＯ２の分周動作開始タイミングは、入力クロック信号ＣＬＫ２の半クロックサイクル期間ずれており、これまでの実施の形態１から４に示す分周回路と同様の動作を実現することができる。
【０１３７】
なお、分周数制御信号を生成する回路の構成としては、図１１に示す構成を利用することができる。
【０１３８】
この発明の実施の形態５に従う分数分周回路の構成において、シングルエンドの入力クロック信号を共通に、可変整数分周器に与えても、その分周動作のトリガエッジが入力クロック信号の半サイクルずれており、正確に、設定された分数精度の分周数で分周動作を行なうことができ、これまでの実施の形態１から４と同様の効果を得ることができる。
【０１３９】
［実施の形態６］
図１８は、この発明の実施の形態６に従う可変分数分周回路の構成を概略的に示す図である。この図１８に示す可変分数分周回路の構成は、以下の点で、図１に示す可変分数分周回路の構成と異なる。すなわち、可変整数分周器１Ａおよび１Ｂの前段に、デューティ５０％の入力クロック信号ＣＬＫ２を受け、デューティ５０％の差動クロック信号ＣＬＫ３およびＣＬＫ３Ｂを生成する差動変換回路（ＳＤ）２５が設けられる。差動変換回路２５からの差動クロック信号ＣＬＫ３およびＣＬＫ３Ｂが、それぞれ、可変整数分周器１Ａの正相入力および逆相入力に与えられ、また、可変整数分周器１Ｂの逆相入力および整相入力に与えられる。
【０１４０】
図１８に示す可変分数分周回路の他の構成は、図１に示す可変分数分周回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４１】
差動変換回路２５は、たとえば、一例として、基準電圧と入力クロック信号ＣＬＫ２とを差動増幅する差動増幅回路で構成され、シングルエンドの信号を、差動信号に変換する。差動変換回路２５は、シングルエンドの信号を差動信号に変換する機能を有していればよく、その内部構成は特に限定されない。
【０１４２】
図１８に示す可変分数分周回路の構成の場合、１つのシングルエンドの入力クロック信号ＣＬＫに従って分周動作を行なうことができ、またこの差動変換回路２５から、差動クロック信号ＣＬＫ３およびＣＬＫ３Ｂが生成されるため、正確に、半クロックサイクル位相のずれた差動クロック信号ＣＬＫ３およびＣＬＫ３Ｂを、それぞれ可変整数分周器１Ａおよび１Ｂに与えることができる。また、先の実施の形態１から５の分周回路と同様の効果をも得ることができる。
【０１４３】
［実施の形態７］
図１９は、この発明の実施の形態７に従う可変分数分周回路の構成を概略的に示す図である。この図１９に示す可変分数分周回路においては、２つの可変整数分周器２６Ａおよび２６Ｂが並列に設けられる。可変整数分周器２６Ａおよび２６Ｂは、以下の点で、図１に示す可変整数分周器１Ａおよび１Ｂとその構成が異なる。すなわち、可変整数分周器２６Ａおよび２６Ｂは、分周パワーセーブ信号ＤＩＶＰＳ１およびＤＩＶＰＳ２に従って、それぞれの消費電流が低減される。分周動作時において、動作電流が低減されると、その動作速度が低下し、分周数が設定された分周数よりも増大する。したがって、分周パワーセーブ信号ＤＩＶＰＳ１およびＤＩＶＰＳ２に従って、可変整数分周器２６Ａおよび２６Ｂの動作電流を低減する場合には、その分周動作に悪影響を及ぼさない程度に動作電流を削減する。
【０１４４】
可変整数分周器２６Ａおよび２６Ｂは、それぞれに与えられる入力クロック信号および分周数設定信号は、実施の形態１の構成と同じであり、それぞれの分周動作自体は、実施の形態１に示す可変整数分周器１Ａおよび１Ｂそれぞれの分周動作と同じであり、それらの信号および分周動作の詳細説明は省略する。
【０１４５】
可変整数分周器２６Ａおよび２６Ｂの出力するサブ分周信号ＤＯ１およびＤＯ２が、経路切換回路２により、経路選択信号ＭＸＣＮＴに従って選択され、最終分周信号ＤＯが生成される。Ｐ分周動作を連続して実施する場合、可変整数分周器２６Ａおよび２６Ｂにおいて、マスタとして動作する可変整数分周器の出力信号が最終分周信号として利用され、スレーブとして動作する可変整数分周器の出力信号は利用されない。このスレーブとして動作する可変整数分周器の動作電流を低減して、分周信号に対する影響を及ぼすことなく、消費電流を低減する。
【０１４６】
図２０は、この発明の実施の形態７に従う可変整数分周器２６Ａの構成を概略的に示す図である。可変整数分周器２６Ｂも同様の構成を有する。
【０１４７】
図２０において、可変整数分周器２６Ａは、入力クロック信号ＣＬＫ１およびＣＬＫ１Ｂをそれぞれ正相入力および逆相入力に受けて分周する分周器本体３０と、分周器本体３０に対し動作電流を供給する電流源３１ａおよび３１ｂを含む。
【０１４８】
分周器本体３０は、プログラムカウンタまたはフリップフロップ列で構成され、分周数ＰまたはＰ＋１で分周動作を行なってサブ分周信号ＤＯ１を生成する。上側電流源３１ａは、分周パワーセーブ信号ＤＩＶＰＳ１に従って電源ノードＶＣＣから電流を分周器本体３０へ供給する。下側電流源３１ｂは、分周パワーセーブ信号ＤＩＶＰＳ１に従って分周器本体３０からの動作電流を接地ノードへ放電する。これらの電流源３１ａおよび３１ｂの供給電流量が、分周パワーセーブ制御信号ＤＩＶＰＳ１に従って調整される。電流源３１ａおよび３１ｂは、一例として、２つの並列ＭＯＳ電流源トランジスタで構成され、一方が常時オン状態で電流を充放電し、他方が分周パワーセーブ信号ＤＩＶＰＳ１に従って選択的にオン／オフ状態に設定される。これにより、分周器本体３０の動作電流量が、２つのＭＯＳ電流源トランジスタによる電流駆動および１つの電流源トランジスタによる電流駆動の間で調整される。
【０１４９】
また、これに代えて、分周パワーセーブ信号ＤＩＶＰＳ１およびＤＩＶＰＳ２の電圧レベルを電源電圧ＶＣＣと接地電圧との間の中間電圧レベルに設定されて、電流源３１ａおよび３１ｂが流す電流量が低減されてもよい。
【０１５０】
図２１は、この発明の実施の形態７に従う分周回路に従う分周数制御信号を発生する部分の構成を概略的に示す図である。この図２１に示す分周数制御信号発生部の構成は、図１１に示す分周数制御信号発生部の構成と以下の点でその構成が異なる。すなわち、分周シーケンス制御回路３５は、分周数制御信号ＭＸＣＮＴ、ＤＶＣＮＴ１、およびＤＶＣＮＴ２に加えてさらに、分周パワーセーブ信号ＤＩＶＰＳ１およびＤＩＶＰＳ２を生成する。
【０１５１】
分周シーケンス制御回路３５は、分周数設定回路１７に設定される最終分周信号ＤＯの分周数に応じて、継続してＰ分周またはＰ＋１分周を実行するかおよびどの時点でＰ分周からＰ＋０．５分周またはＰ＋１分周からＰ＋０．５分周へ移行するかの識別はできる。
【０１５２】
また、マスタ／スレーブレジスタ１６に格納されるマスタ／スレーブ識別データ（フラグ）に従って分周シーケンス制御回路３５は、可変整数分周器２６Ａおよび２６Ｂのいずれがマスタであり、いずれがスレーブであるかを識別できる。したがって、スレーブの可変整数分周器に対する分周パワーセーブ信号ＤＩＶＰＳ１またはＤＩＶＰＳ２をアサートし、そのスレーブの可変整数分周器の動作電流を低減する。
【０１５３】
マスタおよびスレーブの切換は、Ｐ＋０．５分周動作実行時である。したがって、Ｐ＋０．５分周開始前に、そのときのスレーブの可変整数分周器に対する分周パワーセーブ信号ＤＩＶＰＳ１またはＤＩＶＰＳ２をネゲートし、このスレーブの可変整数分周器の動作電流を元の状態に復帰させ、正確に、スレーブからマスタに変更された可変整数分周器にＰ分周またはＰ＋１分周動作を実行させる。
【０１５４】
なお、スレーブの可変整数分周器の動作電流の元の状態への復帰のタイミングおよび低減電流量は、可変整数分周器２６Ａおよび２６Ｂの分周器本体３０が、入力クロック信号ＣＬＫ１およびＣＬＫ１Ｂに従って正確にＰまたはＰ＋１分周を実行するまでの引込時間を考慮して定められればよい。
【０１５５】
また、上述の説明においては、スレーブの可変整数分周器の動作電流を低減している。しかしながら、このスレーブの可変整数分周器の動作電流を完全に停止させ、Ｐ＋０．５分周開始前に、スレーブの可変整数分周器の消費電流を元の動作状態に戻すようにこれらの分周パワーセーブ信号ＤＩＶＰＳ１およびＤＩＶＰＳ２の状態が設定されてもよい。この場合、図２０に示す構成において電流源３１ａおよび３１ｂを完全に、スレーブの可変整数分周器において遮断状態に設定するだけでよい。
【０１５６】
また、この分周パワーセーブ信号ＤＩＶＰＳ１およびＤＩＶＰＳ２により、分周器本体３０へ供給される電源電圧（ＶＣＣ）の電圧レベルが変更されてもよい。この場合、スレーブの可変整数分周器の動作電源電圧を低くする。
【０１５７】
以上のように、この発明の実施の形態７においては、スレーブの整数分周器の消費電流を低減しており、分周回路全体の消費電流を低減することができる。
【０１５８】
なお、この発明の実施の形態７においても、入力クロック信号としては、シングルエンドのクロック信号が用いられてもよい。
【０１５９】
［実施の形態８］
図２２は、この発明の実施の形態８に従う可変分数分周回路の構成を概略的に示す図である。図２２において、可変分数分周回路は、２つの可変整数分周器３７Ａおよび３７Ｂと、経路切換回路２と、２つの可変整数分周器３７Ａおよび３７Ｂからの分周数伝達信号ＣＮＴＤ１およびＣＮＴＤ２に従って経路選択信号ＭＸＣＬＴ２を生成する経路選択信号生成回路３８とを含む。
【０１６０】
可変整数分周器３７Ａは、デューティ５０％のクロック信号ＣＬＫ１およびＣＬＫ１Ｂを、それぞれ、正相入力および逆相入力に受け、分周数設定信号ＤＶＣＮＴ３に従って、分周数ＰおよびＰ＋１のいずれかで分周動作を行なってサブ分周信号ＤＯ１を生成するとともに、分周状態を示す分周状態報知信号Ｄ１２を可変整数分周器３７Ｂへ与える。この可変整数分周器３７Ａは、さらに、分周数設定状況を示す分周数伝達信号ＣＮＴＤ１を生成して経路選択信号生成回路３８へ与える。分周状態報知信号Ｄ１２は、サブ分周信号ＤＯ１の位相を示す信号であり、サブ分周信号ＤＯ１に従って生成される。
【０１６１】
可変整数分周器３７Ｂは、入力クロック信号ＣＬＫ１およびＣＬＫ１Ｂをそれぞれ逆相入力および正相入力に受け、分周数設定信号ＤＶＣＮＴ３に従って分周数ＰおよびＰ＋１のいずれかで分周動作を行いサブ分周信号ＤＯ２を生成するとともに分周数設定状況を示す分周数伝達信号ＣＮＴＤ２を生成して経路選択信号生成回路３８へ伝達し、かつさらに分周状態報知信号Ｄ２１を生成して可変整数分周器３７Ａへ与える。
【０１６２】
この分周状態報知信号Ｄ１２およびＤ２１は、それぞれのサブ分周信号ＤＯ１およびＤＯ２の状態と対応しており、可変整数分周器３７Ａおよび３７Ｂは、これらの分周状態報知信号Ｄ１２およびＤ２１に従って、自身がマスタとして動作しているかスレーブとして動作しているかを判定する。
【０１６３】
経路選択信号生成回路３８は、これらの可変整数分周器３７Ａおよび３７Ｂからの分周数伝達信号ＣＮＴＤ１およびＣＮＴＤ２が、同じ分周数を示しているときには、経路選択信号ＭＸＣＮＴ１を不変としてその状態を維持し、これらの分周数伝達信号ＣＮＴＤ１およびＣＮＴＤ２が異なる分周数を示している場合には、経路選択信号生成回路３８は、経路選択信号ＭＸＣＮＴ２の状態を変更して、マスタおよびスレーブを交換する。
【０１６４】
経路切換回路２は、この経路選択信号ＭＸＣＮＴ２を選択入力Ｓに受け、可変整数分周器３７Ａおよび３７Ｂの出力信号ＤＯ１およびＤＯ２の一方を選択して最終分周信号ＤＯを生成する。次に、この図２２に示す実施の形態８に従う可変分数分周回路の動作原理について説明する。
【０１６５】
可変整数分周器３７Ａおよび３７Ｂは、それぞれ分周動作開始タイミング（サブ分周信号の立上りタイミング）を示す分周状態報知信号Ｄ１２およびＤ２１を生成して相手方の可変整数分周器３７Ｂおよび３７Ａへそれぞれ伝達する。可変整数分周器３７Ａおよび３７Ｂは、それぞれ、これらの分周状態報知信号Ｄ１２およびＤ２１により、いずれの分周状態が０．５クロックサイクル速いかを識別し、速いほうの可変整数分周器がマスタであると判定する。
【０１６６】
外部からの図示しない制御部からの分周数設定信号ＤＶＣＮＴ３により、Ｐ＋０．５分周動作が指示された場合、可変整数分周器３７Ａおよび３７Ｂの出力信号ＤＯ１およびＤＯ２の両者がＨレベルの期間内において、マスタの可変整数分周器が分周数をＰ＋１に設定し、スレーブの可変整数分周器はＰ分周に設定する。また、この設定後、マスタおよびスレーブの可変整数分周器から、分周数を示す分周数伝達信号ＣＮＴＤ１およびＣＮＴＤ２が生成され、経路選択信号生成回路３８へ与えられる。
【０１６７】
今、分周数設定信号ＤＶＣＮＴ３により、Ｐ＋０．５分周が指示された場合、このサイクル初期におけるマスタの可変整数分周器の分周数はＰ＋１に設定され、スレーブの可変整数分周器はＰ分周に設定され、分周数伝達信号ＣＮＴＤ１およびＣＮＴＤ２が指示する分周数が異なる。このとき、経路選択信号生成回路３８は、経路選択信号ＭＸＣＮＴ２の論理状態を切換え、経路切換回路２における選択経路を切換える。この状態において、スレーブの可変整数分周器がＰ分周動作し、マスタの可変整数分周器がＰ＋１分周動作する。従って、実施の形態１において説明した動作と同様の動作が実行され、Ｈレベル期間が０．５クロック長くされた最終分周信号ＤＯが生成され、Ｐ＋０．５分周信号が生成される。
【０１６８】
一方、分周数設定信号ＤＶＣＮＴ３よりＰ分周が指示された場合、サイクル初期におけるマスタの可変整数分周器は分周数がＰに設定され、スレーブの可変整数分周器も分周数をＰに設定する。従って、分周数伝達信号ＣＮＴＤ１およびＣＮＴＤ２は、ともにＰ分周動作を指示する状態に設定され、その論理レベルは同じであり、経路選択信号生成回路３８は、経路選択信号ＭＸＣＮＴ２の論理状態を維持し、経路切換回路２の選択経路は切換えられず維持される。これにより、実施の形態１において説明した動作と同様の動作が実現され、マスタの可変整数分周器の出力信号に従って最終分周信号ＤＯとしてＰ分周信号が生成される。
【０１６９】
分周数設定信号ＤＶＣＮＴ３が、Ｐ＋１分周動作を指示した場合、そのサイクル初期のマスタの可変整数分周器は、その分周数をＰ＋１に設定し、また、スレーブの可変整数分周器も分周数をＰ＋１に設定する。したがって、マスタおよびスレーブの可変整数分周器からの分周数伝達信号ＣＮＴＤ１およびＣＮＴＤ２は、その論理状態が同じであり、経路選択信号生成回路３８は、経路切換回路２に対する経路選択信号ＭＸＣＮＴ２の論理状態を維持する。これにより、実施の形態２において説明した動作と同様の動作が実現され、マスタからのＰ＋１分周信号が、最終分周信号ＤＯとして選択されて出力される。
【０１７０】
図２３は、図２２に示す可変整数分周器３７Ａの構成の一例を概略的に示す図である。可変整数分周器３７Ｂも同様の構成を備え、内部での信号が異なるだけである。
【０１７１】
図２３において、可変整数分周器３７Ａは、連続する２つの整数ＰおよびＰ＋１のいずれかで分周を行なうＰ／Ｐ＋１分周回路４０と、この可変整数分周器３７Ａがマスタであるかスレーブであるかを判定するマスタ／スレーブ判定回路４２と、分周数切換タイミングを発生する切換タイミング発生回路４４と、マスタ／スレーブ判定回路４２からのマスタ／スレーブ指示フラグＭＳＦと外部の制御回路からの分周数設定信号ＤＶＣＮＴ３とに従って分周数伝達信号ＣＮＴＤ１を生成する分周数設定部４６を含む。
【０１７２】
Ｐ／Ｐ＋１分周回路４０は、先の実施の形態１における可変整数分周器１Ａに相当し、デューティ５０％の差動クロック信号ＣＬＫ１およびＣＬＫ１Ｂに従って分周動作を実行する。
【０１７３】
マスタ／スレーブ判定回路４２は、Ｐ／Ｐ＋１分周回路４０の出力信号ＤＯ１と図２２に示す相手方の可変整数分周器３７Ｂの出力信号ＤＯ２を、それぞれ、分周状態報知信号Ｄ１２およびＤ２１として受け、分周状態報知信号Ｄ１２のＨレベルへの立上がりが分周状態報知信号Ｄ２１の立上がりよりも早いときに、可変整数分周器３７Ａがマスタであるとしてマスタ／スレーブ指示フラグＭＳＦをマスタを指示する状態に設定する。一方、この分周状態報知信号Ｄ１２の立上がりよりも早いタイミングで分周状態報知信号Ｄ２１が立上がった場合、マスタ／スレーブ判定回路４２は、マスタ／スレーブ指示フラグＭＳＦをスレーブを指定する状態に設定する。マスタ／スレーブ判定回路４２の構成としては、たとえばＰＬＬにおける入力クロック信号と出力クロック信号の位相差を検出する位相検出回路の構成を利用することができる。
【０１７４】
分周状態報知信号Ｄ１２およびＤ２１が、それぞれ、サブ分周信号ＤＯ１およびＤＯ２に対応しており、切換タイミング発生回路４４は、これらがともにＨレベルのときに切換イネーブル信号ＥＮＡ１をアサートする。
【０１７５】
分周数設定部４６は、切換イネーブル信号ＥＮＡ１がアサートされると、マスタ／スレーブ判定回路４２からのマスタ／スレーブ指示フラグＭＳＦと分周数設定信号ＤＶＣＮＴ３とに従って、分周数設定信号ＤＶＣＮＴ１を分周数ＰおよびＰ＋１のいずれかを示す状態に設定する。次に切換イネーブル信号ＥＮＡがアサートされるまで、分周数設定信号ＤＶＣＮＴ１の状態が保持される。
【０１７６】
分周数設定部４６は、分周数設定信号ＤＶＣＮＴ３がＰ＋０．５分周を指示する場合、マスタ／スレーブ指示フラグＭＳＦがマスタを示す場合には、分周数選設定信号ＤＶＣＮＴ１を分周数Ｐ＋１を指定する状態に設定し、一方、マスタ／スレーブ指示フラグＭＳＦがスレーブを指示する場合には分周設定信号ＤＶＣＮＴ１を分周数Ｐを指定する状態に設定する。
【０１７７】
一方、分周数設定信号ＤＶＣＮＴ３がＰ分周を指示する場合には、マスタ／スレーブ指示フラグＭＳＦがマスタを指示する場合およびスレーブを指示する場合、いずれにおいても、分周数設定部４６は、Ｐ分周動作を行なうように分周数設定信号ＤＶＣＮＴ１を設定する。分周数設定信号ＤＶＣＮＴ３がＰ＋１分周を指定する場合には、マスタ／スレーブ指示フラグＭＳＦがマスタおよびスレーブのいずれを指定する状態においても分周数Ｐ＋１を選択する状態に分周数設定信号ＤＶＣＮＴ１を設定する。
【０１７８】
図２２に示す可変整数分周器３７Ｂも、この図２３に示す可変整数分周器３７Ａの構成と同じであり、生成される信号が異なるだけである。これにより、可変整数分周器３７Ａおよび３７Ｂそれぞれにおいて自身の状態を判定して、指定された最終分周信号の分周数に応じて分周数を設定することができる。
【０１７９】
図２４は、図２２に示す経路選択信号生成回路３８の構成の一例を概略的に示す図である。図２４において、経路選択信号生成回路３８は、分周数伝達信号ＣＮＴＤ１およびＣＮＴＤ２の一致／不一致を判定する一致判定回路５０と、一致判定回路５０の出力信号に従って経路選択信号ＭＸＣＮＴ２を生成する経路切換制御回路５２を含む。
【０１８０】
一致判定回路５０は、可変整数分周器３７Ａおよび３７Ｂからの切換イネーブル信号ＥＮＡ１およびＥＮＡ２がともにアサートされるときに、分周数伝達信号ＣＮＴＤ１およびＣＮＴＤ２の論理レベルの一致／不一致を判定する。
【０１８１】
経路切換制御回路５２は、切換イネーブル信号ＥＮＡ１およびＥＮＡ２がともにアサート状態のときに一致判定回路５０の出力信号の論理レベルを判定し、その判定結果に従って経路選択信号ＭＸＣＮＴ２の状態を設定する。経路切換制御回路５２は、切換イネーブル信号ＥＮＡ１およびＥＮＡ２がともにネゲートされると、ラッチ状態となる。一例として、一致判定回路５０は、たとえばＥＸＯＲ回路で構成し、このＥＸＯＲ回路の出力信号がＨレベルであり不一致を示すときに、経路切換制御回路５２の出力信号の論理状態を変更して経路選択信号ＭＸＣＮＴ２を変更してマスタ／スレーブを切換える。この場合、経路切換制御回路５２を、Ｔフリップフロップで構成し、そのクロック入力にＥＸＯＲ回路の出力信号を与えればよい。
【０１８２】
図２５は、分周数設定信号ＤＶＣＮＴ３を生成する部分の構成の一例を概略的に示す図である。図２５において、分周数設定信号生成部は、最終分周信号（ＤＯ）の分周数を設定する分周数設定回路６２と、この分周数設定回路６２の設定された分周数に従って分周シーケンスを決定する分周シーケンス決定部６４を含む。
【０１８３】
分周数設定回路６２においては、たとえばＰＬＬ周波数シンセサイザにおいて生成される最終分周信号ＤＯの分周数が設定される。分周シーケンス決定部６４は、この設定された分周数に従ってＰ分周、Ｐ＋０．５分周およびＰ＋１分周のシーケンスを決定し、その決定されたシーケンスに従って入力クロック信号ＣＬＫ１に同期して分周数設定信号ＤＶＣＮＴ３を生成する。このとき、分周シーケンス決定部６４は、次サイクルにおける分周数が予め内部でわかっており、この入力クロック信号ＣＬＫ１をカウントして、各分周サイクルの開始時に、分周数設定信号ＤＶＣＮＴ３の状態を設定する。または、これに代えて、分周シーケンス決定部６４は、最終分周信号ＤＯがＬレベルの期間において分周数設定信号ＤＶＣＮＴ３を次サイクルにおける分周数を示すように設定してもよい。この場合、次サイクル開始時においては、次サイクルの最終分周信号に分周数を示す状態に維持され、この状態が、最終分周信号ＤＯがＬレベルとなるまで維持される。
【０１８４】
以上のように、この発明の実施の形態８に従えば、可変整数分周器において、分周数選択信号を生成する回路を設け、また、その分周数伝達信号に従ってマスタの可変整数分周器を設定してサブ分周信号の伝達経路を切換えている。したがって、外部から、各分周サイクルにおける分周数を指定する分周数設定信号（ＤＶＣＮＴ３）のみを与えるだけでよく、制御信号の数を低減することができ、配線面積および消費電力を低減することができる。
【０１８５】
［実施の形態９］
図２６は、この発明の実施の形態９に従う可変分数分周回路の構成を概略的に示す図である。図２６において、可変整数分周器７０Ａおよび７０Ｂが並列に設けられ、また、これらの可変整数分周器７０Ａおよび７０Ｂの出力信号ＤＯ１およびＤＯ２を経路選択信号ＭＸＣＮＴに従って選択する経路切換回路２が設けられる。
【０１８６】
可変整数分周器７０Ａおよび７０Ｂは、以下の点で、図１に示す可変整数分周器１Ａおよび１Ｂとその構成が異なる。すなわち、これらの可変整数分周器７０Ａおよび７０Ｂは、分周リセット信号ＤＶＲＳＴに従ってその分周動作がリセットされ、再度分周動作を初期値から開始する。この可変整数分周器７０Ａおよび７０Ｂは、たとえばプログラマブルカウンタで構成される場合には、分周リセット信号ＤＶＲＳＴに従ってそのカウント動作がリセットされ、カウント値が初期値に復帰して、再度カウント動作を行なって分周動作を実行する。一方、この可変整数分周器７０Ａおよび７０Ｂが、フリップフロップ列で構成される場合、各フリップフロップ列の信号のリセット入力に分周リセット信号ＤＶＲＳＴが与えられてそれぞれ初期状態に設定される。
【０１８７】
可変整数分周器７０Ａおよび７０Ｂの他の構成は図１に示す実施の形態１に従う分周回路の可変整数分周器１Ａおよび１Ｂの構成と同じであり、分周数設定信号ＤＶＣＮＴ１およびＤＶＣＮＴ２にそれぞれ従ってデューティ５０％の差動クロック信号ＣＬＫ１およびＣＬＫ１Ｂを分周数ＰまたはＰ＋１で分周してサブ分周信号ＤＯ１およびＤＯ２をそれぞれ生成する。
【０１８８】
経路切換回路２は、実施の形態１の場合と同様、経路選択信号ＭＸＣＮＴに従って可変整数分周器７０Ａおよび７０Ｂの出力信号の一方を選択して最終分周信号ＤＯを生成する。従って、この図２６に示す分数分周回路のリセット動作を除く分周動作自体は実施の形態１から３の分周回路の分周動作と同じである。
【０１８９】
分周リセット信号ＤＶＲＳＴは、可変整数分周器７０Ａおよび７０Ｂの出力信号ＤＯ１およびＤＯ２の位相差が、入力クロック信号ＣＬＫ１の半クロックサイクル以上存在する場合にアサートされる。すなわち、電源投入時などにおいて、回路起動時間誤差などにより、可変整相分周器７０Ａおよび７０Ｂの有する分周信号ＤＯ１およびＤＯ２が、入力クロック信号ＣＬＫ１の半クロックサイクル以上ずれる場合が存在し、このような差が生じた場合、正確に、ステップサイズ０．５で分周を行なうことができなくなる。この分周リセット信号ＤＶＲＳＴを利用することにより、正確に０．５クロックサイクルの位相差を有する分周信号ＤＯ１およびＤＯ２を生成して、分数精度の分周動作を実行することができる。
【０１９０】
図２７は、分周リセット信号ＤＶＲＳＴを発生する部分の構成の一例を概略的に示す図である。図２７において、分周リセット信号生成部は、可変整数分周器７０Ａおよび７０Ｂの出力信号ＤＯ１およびＤＯ２の位相差を検出する位相差検出回路７６と、位相差検出回路７６の出力信号に従ってリセット信号ＤＶＲＳＴを生成するリセット信号発生回路７７とを含む。
【０１９１】
位相差検出回路７６は、たとえばサブ分周信号ＤＯ１およびＤＯ２の論理レベルが異なる期間に応じた信号を生成する不一致検出回路と、この不一致検出回路の出力信号に従って容量素子を充電する回路と、容量素子の充電電位検出回路とで構成される。この容量素子は、サブ分周信号ＤＯ１およびＤＯ２の位相差が０．５クロックと一致すると放電される。容量素子の充電電位が所定レベル以上となると位相差が半クロック以上あると判定されて、分周リセット信号ＤＶＲＳＴがアサートされる。
【０１９２】
これに代えて、位相差検出回路７６は、サブ分周信号ＤＯ１およびＤＯ２の論理状態が０．５クロックに対して異なる期間をカウントするカウンタで構成されてもよい。カウンタのカウント値が所定値を越えると位相差が半クロック以上あると判定されて分周リセット信号ＤＶＲＳＴがアサートされる。
【０１９３】
この分周リセット信号ＤＶＲＳＴがアサートされる場合の位相差の臨界値は、半クロックサイクルでなくてもよく、可変分数分周回路が利用されるたとえばＰＬＬ周波数シンセサイザの同期引込期間等に応じて適宜定められればよい。
【０１９４】
以上のように、この発明の実施の形態９に従えば、２つの可変整数分周器の出力信号の位相差が例えば０．５クロックサイクルの所定値以上のときに、可変整数分周器の分周動作をリセットするように構成している。したがって、実施の形態１の効果に加えて、正確に、０．５クロックサイクルの位相差を有する分周信号を生成して、分周動作を実行することができる。
【０１９５】
なお、実施の形態１から９の分数分周回路の構成が適宜組合わせて用いられてもよい。
［実施の形態１０］
図２８は、この発明の実施の形態１０に従う可変分数分周回路の構成を概略的に示す図である。図２８において、同一構成の可変整数分周器８０がＮ＋１個並列に設けられる。以下の説明においては、これらの可変整数分周器を互いに識別するために、符号ＤＩＶ０−ＤＩＶＮで示す。可変整数分周器ＤＩＶｋ（ｋ＝０−Ｎのいずれか）は、デューティ５０％の差動クロック信号ＣＬＫ４ｋおよびＣＬＫ４ｋＢをそれぞれ正相入力および逆相入力に受け、分周数ＰまたはＰ＋１で分周動作を行なってサブ分周信号ＤＯｋを生成する。これらの可変整数分周器ＤＩＶ０−ＤＩＶＮは、それぞれの分周数が、分周数設定信号ＤＶＣＮＴ４０−ＤＶＣＮＴ４Ｎに従って設定される。
【０１９６】
可変整数分周器ＤＩＶ０−ＤＩＶＮの出力信号ＤＯ０−ＤＯＮを選択するために、経路切換回路８２が設けられる。経路切換回路８２は、経路選択信号ＭＸＣＮＴ３に従って、可変整数分周器ＤＩＶ０−ＤＩＶＮの出力信号ＤＯ０−ＤＯＮのいずれかを選択して最終分周信号ＤＯを生成する。
【０１９７】
図２９は、この図２８に示す可変整数分周器ＤＩＶ０−ＤＩＶＮに与えられるクロック信号ＣＬＫ４０、ＣＬＫ４０Ｂ−ＣＬＫ４Ｎ、ＣＬＫ４ＮＢの位相関係の一例を示す図である。図２９において、可変整数分周器ＤＩＶｋおよびＤＩＶ（ｋ＋１）へ与えられるクロック信号ＣＬＫ４ｋおよびＣＬＫ４（ｋ＋１）は、位相がΔＴずれている。ここで、ΔＴは、Ｔ／（Ｎ＋１）であり、Ｔは、入力クロック信号ＣＬＫ４０−ＣＬＫ４Ｎの１クロックサイクル期間である。ここで、０≦Ｊ＜Ｎ、かつ、Ｎ≧１を満たす整数である。
【０１９８】
したがって、可変整数分周器ＤＩＶＪに与えられる入力クロック信号ＣＬＫ４Ｊは、入力クロック信号ＣＬＫ４０に対し、期間Ｊ・ΔＴだけ位相が遅れている。一方、可変整数分周器ＤＩＶＮに与えられる入力クロック信号ＣＬＫ４Ｎは、入力クロック信号ＣＬＫ４０に対し、期間Ｎ・ΔＴだけ遅れている。次に、図２８に示す可変分数分周回路の動作について説明する。図３０から図３２は、この図２８に示す可変分数分周回路の動作を示すタイミング図である。以下、図３０から図３２を参照して、図２８に示す可変分数分周回路の分周動作切換について説明する。
【０１９９】
まず、図３０を参照して、Ｊ番目の可変整数分周器ＤＩＶＪがマスタとなって分周動作を実施している状態から、次に、Ｐ＋Ａ／（Ｎ＋１）分周を実施する場合について説明する。Ａは、０＜Ａ＜Ｎ＋１の整数である。マスタの可変整数分周器ＤＩＶＪの出力信号ＤＯＪに対し、スレーブの可変整数分周器は、その番号が１ずつ増分するにつれてその出力信号がΔＴだけ遅延し、この遅延量は、分周信号ＤＯＮからさらにＤＯ０のもとにサイクリックに変化して増分される。
【０２００】
Ｐ＋Ａ／（Ｎ＋１）分周を実施する場合、可変整数分周器ＤＩＶ０−ＤＩＶＮの出力信号ＤＯ０−ＤＯＮがすべてＨレベルの期間の時刻ｔａにおいて、経路選択信号ＭＸＣＮＴ３により、ＭＯＤ（Ａ＋Ｊ，Ｎ＋１）番目すなわち（Ａ＋Ｊ）のモジュロ（Ｎ＋１）の演算結果、すなわち（Ａ＋Ｊ）／（Ｎ＋１）の剰余の番号に対応する可変整数分周器（ＤＩＶｋ）の分周数をＰに設定して、その分周数がＰに設定された可変整数分周器（ＤＩＶｋ）の出力信号（ＤＯｋ）を選択して最終分周信号ＤＯを生成する。
【０２０１】
このとき、マスタおよびスレーブの出力信号の位相関係を維持するため、図３０におけるサブ分周信号ＤＯｋよりも先に分周動作が実行されて、サブ分周信号が先にＨレベルに立上がる信号、すなわちサブ分周信号ＤＯＪからＤＯ（ｋ−１）までを出力する可変整数分周器の分周数をＰ＋１に設定し、残りの可変整数分周器の分周数をＰに設定する。この操作により、最終分周信号ＤＯは、Ｈレベル期間がＡ／（Ｎ＋１）クロックサイクル長くされており、Ｐ＋Ａ／（Ｎ＋１）分周が実現される。スレーブの可変整数分周器の出力信号は、順次ΔＴだけ隣接する番号の可変整数分周器の出力信号に対して位相が遅れている。
【０２０２】
経路選択信号ＭＸＣＮＴおよび分周数設定信号ＤＶＣＮＴ４０−ＤＶＣＮＴ４Ｎの状態の設定は、サブ分周信号ＤＯ０−ＤＯＮがすべてＨレベルの期間に行なわれる。このＨレベル期間は、最低でも、Ｐ／２−Ｎ／（Ｎ＋１）クロックサイクル期間存在する。したがって、先の実施の形態９において説明したように、分周数Ｐが４であれば、１．５クロックサイクル以上のタイミング余裕があり、十分に余裕を持って分周数の切換を行なうことができる。
【０２０３】
次に、可変整数分周器ＤＩＶＪがマスタとして分周動作を実施した状態で、次にＰ＋１分周動作を実施する場合の動作を図３１を参照して説明する。
【０２０４】
この場合、図３１に示すように、時刻ｔｂにおいて、可変整数分周器ＤＩＶ０−ＤＩＶＮの出力信号ＤＯ−ＤＯＮがすべてＨレベルの期間において、可変整数分周器ＤＩＶ０−ＤＩＶＮの分周数をすべてＰ＋１に設定する。経路選択信号ＭＸＣＮＴ３は、Ｊ番目の可変整数分周器ＤＩＶＪの出力信号ＤＯＪを継続して選択する。これにより、マスタおよびスレーブの出力信号の位相関係を維持した状態で、Ｐ＋１分周を実行することができる。
【０２０５】
次に、図３２を参照して、Ｊ番目の可変整数分周器ＤＩＶＪがマスタとして分周動作を実施している状態から次にＰ分周を実施する場合の動作について説明する。この場合、前述のＰ＋Ａ／（Ｎ＋１）分周における係数Ａが０の場合に相当し、サブ分周信号ＤＯ０−ＤＯＮが全てＨレベルの時刻ｔｃにおいて、経路選択信号ＭＸＣＮＴ３によりＭＯＤ（０＋Ｊ，Ａ＋１）、すなわちＪ番目の可変整数分周器ＤＩＶＪの出力信号ＤＯＪを継続して選択する。このとき、可変整数分周器ＤＩＶＪがマスタであり、このマスタの可変整数分周器ＤＩＶＪよりも先に分周動作を実行する可変整数分周器は存在しないため、すべての可変整数分周器ＤＩＶ０−ＤＩＶＮの分周数をＰに設定する。これにより、最終分周信号ＤＯとして、Ｐ分周された信号が生成される。また、マスタおよびスレーブの出力信号の位相関係は維持される。
【０２０６】
上述のように、Ｎ＋１個の可変整数分周器を並列に設け、各可変整数分周器をＰまたはＰ＋１分周動作を実行可能とすることにより、１／（Ｎ＋１）クロック単位での細かい精度で分数分周数を設定することができる。
【０２０７】
図３３は、図２８に示す分周数制御信号ＭＸＣＮＴ３およびＤＶＣＮＴ４０−ＤＶＣＮＴ４Ｎを発生する部分の構成を概略的に示す図である。図３３において、分周制御信号発生回路１００は、分周数切換タイミングを生成する切換タイミング発生回路１０２と、最終分周信号ＤＯの分周数を設定するＤＯ分周数設定回路１０４と、ＤＯ分周数設定回路１０４で設定された分周数に従って分周シーケンスを設定する分周シーケンス設定回路１０６と、マスタの可変整数分周器を示す情報を格納するマスタレジスタ１０８と、分周数制御信号ＭＸＣＮＴ３およびＤＶＣＮＴ４０−ＤＶＣＮＴ４Ｎを生成する分周制御信号生成回路１１０とを含む。
【０２０８】
分周制御信号発生回路１１０は、切換タイミング発生回路１０２からの切換イネーブル信号ＥＮＣの活性化時、分周シーケンス設定回路１０６からの最終分周数指示信号ＦＤＲとマスタレジスタレジスタ１０８に格納されたマスタ指示データＭＭとに従って分周数制御信号ＭＸＣＮＴ３およびＤＶＣＮＴ４０−ＤＶＣＮＴ４Ｎを生成する。
【０２０９】
切換タイミング発生回路１０２は、可変整数分周器ＤＩＶ０−ＤＩＶＮの出力信号ＤＯ０−ＤＯＮがすべてＨレベルのときに切換イネーブル信号ＥＮＣをアサートする。
【０２１０】
ＤＯ分周数設定回路１０４は、最終分周信号ＤＯに要求される分周数を示す情報を格納する。ＤＯ分周数設定回路１０４に格納される分周数情報は、予め固定的にＲＯＭなどにより格納されてもよく、また、アプリケーションなどに応じて使用者が適宜設定してもよい。
【０２１１】
分周シーケンス設定回路１０６は、たとえば最終分周数と各分周数のシーケンスを示す情報とを対応して格納するテーブルメモリを含み、入力クロック信号たとえばＣＬＫ４０に従って各分周サイクルに対し、分周数指示信号ＦＤＲを生成する。この分周シーケンス設定回路１０６は、また、最終分周信号ＤＯがＬレベルのときに、その最終分周数指示信号ＦＤＲを更新するように構成されてもよい。
【０２１２】
分周制御信号発生回路１１０は、切換イネーブル信号ＥＮＣのアサート時、すなわち分周信号ＤＯ０−ＤＯＮがすべてＨレベルのときに、分周数指示信号ＦＤＲとマスタレジスタ１０８に格納されるマスタ指示信号データＭＭとに従って、必要な演算を実行して分周数制御信号ＭＸＣＮＴ３およびＤＶＣＮＴ４０−ＤＶＣＮＴ４Ｎの状態を設定して出力する。
【０２１３】
図３４は、図３３に示す分周制御信号生成回路１１０の動作を示すフロー図である。以下、図３４を参照して、図３３に示す分周数制御信号発生部の分周制御信号発生動作について説明する。
【０２１４】
図３４において、まず、マスタの可変整数分周器が初期状態に設定され（ＭＭ＝Ｋ）（ステップＳＰ１）、次いで、最終分周信号ＤＯの分周数が分周数設定回路１０４に設定される（ステップＳＰ２）。ここで、Ｋは、０≦Ｋ≦Ｎを満たす整数である。
【０２１５】
この設定された最終分周信号の分周数に従って、最終分周信号の分周数指示信号ＦＤＲが初期値Ｐ＋Ｂ／（Ｎ＋１）に設定される（ステップＳＰ３）。ここで、Ｂは、０≦Ｂ≦Ｎ＋１を満たす整数である。
【０２１６】
次いで、分周動作が開始され、初期設定されたマスタおよびスレーブが、デフォルト状態の分周数設定信号により決定される分周数（デフォルト値;例えば分周数Ｐ）に従って分周動作を実行する（ステップＳＰ４）。このとき、各可変整数分周器ＤＩＶ０−ＤＩＶＮは、それぞれ与えられたクロック信号に従って分周動作を開始する。
【０２１７】
分周サイクルが始まり、サブ分周信号ＤＯ０−ＤＯＮがすべてＨレベルとなると、分周信号生成回路１１０において、分周シーケンス設定回路１０６から与えられた最終分周数指示信号ＦＤＲを受け、現サイクルにおける最終分周信号の分周数を識別する（ステップＳＰ５）。最終分周数指示信号ＦＤＲが分周数ＰまたはＰ＋１を指定しているとき（Ｂ＝０またはＮ＋１のとき）、分周制御信号生成回路１１０は、初期設定されたマスタを維持し、すべての可変整数分周器ＤＩＶ０−ＤＩＶＮに対し、対応の可変分周数設定信号ＤＶＣＮＴ０−ＤＶＣＮＴＮを分周数Ｐ＋Ｂ／（Ｎ＋１）を示す状態に設定する。これにより、可変整数分周器の分周数がＰまたはＰ＋１に設定される（ステップＳＰ６）。
【０２１８】
一方、最終分周数指示信号ＦＤＲが分数分周数を示しているとき（Ｂが、１からＮのいずれかの整数のとき）、分周制御信号生成回路１１０は、以下の動作を実行する。すなわち、現在マスタの可変整数分周器の番号Ｋを、ＭＯＤ（Ｋ＋Ｂ，Ｎ＋１）の番号に設定する。また、番号ＫからＭＯＤ（Ｋ＋Ｂ，Ｎ＋１）−１の可変整数分周器の分周数設定信号ＤＶＣＮＴを、分周数Ｐ＋１を指定する状態に設定し、残りの可変整数分周器に対する分周数設定信号ＤＶＣＮＴを分周数Ｐを指定する状態に設定する（ステップＳＰ７）。
【０２１９】
サブ分周信号に対する分周数が指定されて、切換タイミング発生回路１０２からの切換イネーブル信号ＥＮＣがアサートされると、分周制御信号生成回路１１０が、確定状態の経路選択信号ＭＸＣＮＴ３、および分周数選択信号ＤＶＣＮＴ０−ＤＶＣＮＴＮを出力する。また、マスタレジスタ１０８のマスタ指示データＭＭを、次の分周サイクルにおけるマスタの可変整数分周器の番号ＭＯＤ（Ｋ＋Ｂ，Ｎ＋１）を示す値に設定する（ステップＳＰ８）。これにより、現サイクルにおいて、最終分周数指示信号ＦＤＲが指定する分周動作が実行される。
【０２２０】
分周動作終了指示が与えられるかの判別がステップＳＰ９において行なわれ、この分周動作終了指示が与えられていない場合には、再びステップＳＰ２に戻り、一連の分周動作を実行する。この分周終了指示は、たとえば電源遮断または動作モード終了（たとえば携帯端末などのＰＬＬ周波数シンセサイザにおいて利用される場合の送受信停止指示などにより生成される。このステップＳＰ９において分周終了が指示されると、分周動作が終了する。
【０２２１】
以上のように、各々が連続する２つの整数ＰおよびＰ＋１で分周動作が可能な可変整数分周器を複数個並列に設け、それぞれ分周動作を１／（Ｎ＋１）クロックサイクルずれて分周動作を実行するように構成しており、より細かい分数精度で分周動作を行なうことができる。
【０２２２】
［変更例］
図３５は、この発明の実施の形態１０に従う可変分数分周回路の変更例の構成を概略的に示す図である。この図３５に示す可変分周分周回路は、以下の点で、図２８に示す可変分数分周回路の構成とその構成が異なる。すなわち、可変整数分周器ＤＩＶ０−ＤＩＶＮに対し、クロック遅延生成回路１２０が設けられる。
【０２２３】
クロック遅延生成回路１２０は、デューティ５０％の差動クロック信号ＣＬＫ１およびＣＬＫ１Ｂをそれぞれ受けるバッファ１２２ａおよび１２２ｂと、バッファ１２２ａの出力クロック信号をそれぞれ時間ΔＴだけ遅延する遅延回路ＤＬＫ１−ＤＬＫＮと、バッファ１２２ｂの出力クロック信号をそれぞれ時間ΔＴだけ遅延する遅延回路ＤＬＫＢ１−ＤＬＫＢＮ含む。ここで、遅延時間ΔＴは、正確に、ΔＴ＝Ｔ／（Ｎ＋１）である。
【０２２４】
バッファ１２２ａおよび１２２ｂからのクロック信号は、それぞれクロック信号ＣＬＫ４０およびＣＬＫ４０Ｂとして可変整数分周器ＤＩＶ０へ与えられる。遅延回路ＤＬＫ１，ＤＬＫＢ１、…、ＤＬＫＪ，ＤＬＫＢＪ、…、ＤＬＫＮ，ＤＬＫＢＮは、それぞれ、可変整数分周器ＤＩＶ１、…、ＤＩＶＪ、…、ＤＩＶＮに対応して設けられる。遅延回路ＤＬＫ１およびＤＬＫＢ１から、デューティ５０％の差動クロック信号ＣＬＫ４１およびＣＬＫ４１Ｂがそれぞれ生成され、可変整数分周器ＤＩＶ１へ与えられる。
【０２２５】
遅延回路ＤＬＫＪおよびＤＬＫＢＪから、入力クロック信号ＣＬＫ１およびＣＬＫ１Ｂに対しＪ・ΔＴだけ遅延したデューティ５０％の差動クロック信号ＣＬＫ４ＪおよびＣＬＫ４ＪＢが生成され、可変整数分周器ＤＩＶＪへ与えられる。遅延回路ＤＬＫＮおよびＤＬＫＢＮからは、入力クロック信号ＣＬＫ１およびＣＬＫ１Ｂに対しＮ・ΔＴだけ遅延したデューティ５０％の差動クロック信号ＣＬＫ４ＮおよびＣＬＫ４ＮＢがそれぞれ生成され、可変整数分周器ＤＩＶＮへ与えられる。
【０２２６】
すなわち、ｉを１からＮの整数として、遅延回路ＤＬＫｉ，ＤＬＫＢｉから、入力クロック信号ＣＬＫ１およびＣＬＫＢ１に対して遅延時間ｉ・ΔＴを有するデューティ５０％の差動クロック信号ＣＬＫｉおよびＣＬＫＢｉが生成されて、可変整数分周器ＤＩＶｉへ与えられる。
【０２２７】
この図３５に示す可変分数分周回路の他の構成は、図２８に示す可変分数分周回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２２８】
図３５に示す構成の場合、入力クロック信号として、外部から１対の差動クロック信号ＣＬＫ１およびＣＬＫ１Ｂが与えられるだけであり、可変整数分周器ＤＩＶ１−ＤＩＶＮそれぞれに対して、外部からクロック信号ＣＬＫ４１およびＣＬＫ４１Ｂ−ＣＬＫ４Ｎ，ＣＬＫＮＢを個々に生成して与える必要はなく、配線レイアウト面積を低減することができる。
【０２２９】
なお、この発明の実施の形態１０に従う可変分数分周回路においても、実施の形態１から９の構成のいずれかと組合せて用いられてもよい。
【０２３０】
以上のように、この発明の実施の形態１０に従えば、複数の互いに位相がΔＴ（＝Ｔ／（Ｎ＋１））だけずれた分周クロック信号に従って分周数ＰおよびＰ＋１で分周動作が可能な可変整数分周回路を並列に設けている。これにより、実施の形態１から９の効果に加えて、より細かい分数精度で分周信号を生成することができる。
【産業上の利用可能性】
【０２３１】
この発明は、分数精度で分周を行なう分周回路に適用することにより、高速の入力クロック信号に対しても正確に分数分周数で分周を行う分周回路を実現することができる。特に、ＰＬＬ周波数シンセサイザなどに適用することにより、高速の入力クロック信号に対しても所望の分周比の分周信号を正確に生成することができる。
【符号の説明】
【０２３２】
１Ａ，１Ｂ  可変整数分周器、２  経路切換回路、２１Ａ，２１Ｂ，２２，２３  可変整数分周器、２５  差動クロック生成回路、２６Ａ，２６Ｂ  可変整数分周器、３０  分周器本体、３１ａ，３１ｂ  電流源、３７Ａ，３７Ｂ  可変整数分周器、３８  経路選択信号生成回路、７０Ａ，７０Ｂ  可変整数分周器、ＤＩＶ０−ＤＩＶＮ  可変整数分周器、８２  経路切換回路、１２０  クロック遅延生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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