(57)【要約】【課題】耐圧が安定するとともにオン抵抗を低減することが可能な半導体装置を提供する。【解決手段】半導体装置であるＭＯＳＦＥＴは、導電型がｎ型であるＳｉＣウェハと、ＳｉＣウェハの第１の主表面２０Ａを含むように形成された導電型がｐ型の複数のｐボディ２１と、平面的に見て複数のｐボディ２１のそれぞれに取り囲まれる領域内に形成された導電型がｎ型のｎ＋ソース領域２２とを備えている。ｐボディ２１は、平面的に見て円形形状を有しており、ｎ＋ソース領域２２は、平面的に見てｐボディ２１と同心に配置された円形形状を有している。そして、複数のｐボディ２１は、平面的に見て正六角形の各頂点に位置するように配置されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体ウェハと、
前記半導体ウェハの一方の主表面である第１の主表面を含むように形成された第２導電型の複数のボディ領域と、
平面的に見て前記複数のボディ領域のそれぞれに取り囲まれる領域内に形成された第１導電型のキャリア供給領域とを備え、
前記ボディ領域は、平面的に見て円形形状を有しており、
前記キャリア供給領域は、平面的に見て前記ボディ領域と同心に配置された円形形状を有しており、
前記複数のボディ領域は、平面的に見て正六角形の各頂点に位置するように配置されている、半導体装置。
【請求項２】
第１導電型の半導体ウェハと、
前記半導体ウェハの一方の主表面である第１の主表面を含むように形成された第２導電型の複数のボディ領域と、
平面的に見て前記複数のボディ領域のそれぞれに取り囲まれる領域内に形成された第１導電型のキャリア供給領域とを備え、
前記ボディ領域は、平面的に見て頂点数が７以上の正多角形形状を有しており、
前記キャリア供給領域は、平面的に見て、前記ボディ領域と重心が一致するように配置されるとともに前記ボディ領域と相似形状を有しており、
前記複数のボディ領域は、平面的に見て正六角形の各頂点に位置するように配置されている、半導体装置。
【請求項３】
前記半導体ウェハはワイドバンドギャップ半導体からなっている、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より特定的には、耐圧が安定するとともにオン抵抗を低減することが可能な半導体装置に関するものである。
【背景技術】
【０００２】
近年、パワーデバイスなどの半導体装置が使用される装置においては、ますます信頼性の向上や損失の低減などが求められている。これに伴い、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）などのパワーデバイスに対しては、高耐圧化やオン抵抗の低減などが要求されている。
【０００３】
これに対し、セルの平面形状（すなわちボディ領域や、平面的に見て当該ボディ領域に囲まれるキャリア供給領域などの平面形状）を六角形にするとともに、各セルを六角形の頂点に位置するように配置したＡＣＣＵＦＥＴ（Ａｃｃｕｍｕｌａｔｉｏｎ  Ｍｏｄｅ  ＦＥＴ）が提案されている。これにより、耐圧の向上を達成することができる（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第０２／４３１５７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、平面形状が六角形のセルを採用した場合、半導体装置の製造プロセスにおいてセルの形状を設計どおりに維持することは難しい。特に、六角形の頂点付近においては、製造プロセスの進行とともに、設計形状からの差が大きくなる。その結果、平面形状が六角形のセルを採用した場合、設計上の耐圧と実際の耐圧との間に差が生じ、安定した耐圧が得られないという問題が発生し得る。
【０００６】
また、平面的に見てキャリア供給領域を取り囲むボディ領域は、チャネル領域として機能する。六角形のセルを採用した場合、このチャネル領域の厚みが、キャリア供給領域から見てボディ領域の辺に向かう方向と頂点に向かう方向とで異なっており、頂点に向かう方向において大きくなっている。その結果、当該方向においてはチャネル長が大きくなって抵抗が大きくなるため、実効的には無効なチャネル領域が形成されることとなり、オン抵抗上昇の原因となる。
【０００７】
本発明はこのような問題を解決するためになされたものであり、その目的は、耐圧が安定するとともにオン抵抗を低減することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一の局面に従った半導体装置は、第１導電型の半導体ウェハと、半導体ウェハの一方の主表面である第１の主表面を含むように形成された第２導電型の複数のボディ領域と、平面的に見て上記複数のボディ領域のそれぞれに取り囲まれる領域内に形成された第１導電型のキャリア供給領域とを備えている。上記ボディ領域は、平面的に見て円形形状を有している。また、上記キャリア供給領域は、平面的に見てボディ領域と同心に配置された円形形状を有している。そして、上記複数のボディ領域は、平面的に見て正六角形の各頂点に位置するように配置されている。
【０００９】
本発明の一の局面に従った半導体装置においては、ボディ領域およびキャリア供給領域の平面形状が、同心の円形形状を有している。すなわち、上記一の局面における半導体装置は、セルの平面形状として円形形状を採用している。そのため、従来の六角形のセルを採用した場合のように、製造プロセスの進行に伴って設計形状からの差が大きくなることが抑制され、耐圧を安定させることができる。
【００１０】
また、セルの平面形状として円形形状を採用することにより、全ての方向においてチャネル長が実質的に統一される。そのため、従来の六角形のセルを採用した場合のような実効的に無効なチャネル領域の形成が抑制され、チャネル幅を実質的に大きくすることができる。ここで、上記一の局面における半導体装置のようにセルの平面形状として円形形状を採用するとともに、セルを正六角形の各頂点に位置するように配置すると、隣り合うボディ領域に挟まれる領域（ボディ間領域）の幅が場所によって異なる。そのため、従来の正六角形形状のセルを採用した場合と同じ耐圧で設計し、逆バイアス時にボディ間領域全体に空乏層を広げるためには、チャネル領域をより広くする必要がある。その結果、順バイアス時におけるボディ間領域の抵抗が大きくなる。しかし、上述のようにチャネル幅を実質的に大きくすることができるため、順バイアス時における単位面積あたりの抵抗、すなわちオン抵抗を全体として低減することが可能である。
【００１１】
以上のように、本発明の一の局面に従った半導体装置によれば、耐圧が安定するとともにオン抵抗を低減することが可能な半導体装置を提供することができる。
【００１２】
ここで、上述のように、上記一の局面における半導体装置においては、ボディ領域およびキャリア供給領域が「円形形状」を有している必要がある。この「円形形状」は、真円形状であることが上記作用効果を得る観点から最も好ましいが、実質的に円形であれば、十分に上記作用効果を得ることができる。より具体的には、平面的に見てボディ領域（またはキャリア供給領域）を内部に含む最小半径の円の半径をＲ、ボディ領域（またはキャリア供給領域）の内部に描き得る最大半径の円の半径をｒとした場合、ｒ／Ｒが０．９以上であれば、十分に上記作用効果を得ることができる。本願では、上記ボディ領域およびキャリア供給領域の平面形状について「円形形状」とは、上記ｒ／Ｒが０．９以上であることをいう。そして、当該ｒ／Ｒは０．９２以上あることが好ましく、０．９８以上であることがより好ましく、１であることが最も好ましい。
【００１３】
本発明の他の局面に従った半導体装置は、第１導電型の半導体ウェハと、半導体ウェハの一方の主表面である第１の主表面を含むように形成された第２導電型の複数のボディ領域と、平面的に見て上記複数のボディ領域のそれぞれに取り囲まれる領域内に形成された第１導電型のキャリア供給領域とを備えている。上記ボディ領域は、平面的に見て頂点数が７以上の正多角形形状を有している。また、キャリア供給領域は、平面的に見て、ボディ領域と重心が一致するように配置されるとともにボディ領域と相似形状を有している。そして、複数のボディ領域は、平面的に見て正六角形の各頂点に位置するように配置されている。
【００１４】
本発明の他の局面に従った半導体装置においては、ボディ領域およびキャリア供給領域の平面形状が、重心が一致する頂点数が７以上の正多角形形状を有している。すなわち、上記他の局面における半導体装置は、セルの平面形状として頂点数が７以上の正多角形形状を採用している。そのため、従来の六角形のセルを採用した場合に比べて各辺がなす角が大きいため、製造プロセスの進行に伴って設計形状からの差が大きくなることが抑制され、耐圧を安定させることができる。
【００１５】
また、セルの平面形状として頂点数が７以上の正多角形形状、つまり従来よりも円形に近い形状を採用することにより、方向によるチャネル長のばらつきが小さくなる。そのため、従来の六角形のセルを採用した場合のような実効的に無効なチャネル領域の形成が抑制され、チャネル幅を実質的に大きくすることができる。なお、セルの平面形状として頂点数が７以上の正多角形形状を採用した場合、上記一の局面における半導体装置のように円形形状を採用した場合と同様にチャネル領域をより広くする必要があるが、チャネル幅を実質的に大きくすることができるため、順バイアス時における単位面積あたりの抵抗、すなわちオン抵抗を全体として低減することが可能である。
【００１６】
以上のように、本発明の他の局面に従った半導体装置によれば、耐圧が安定するとともにオン抵抗を低減することが可能な半導体装置を提供することができる。
【００１７】
上記他の局面における半導体装置においては、上記「正多角形」は頂点数が８以上であることが好ましく、２０以上であることがより好ましい。このように、セルの平面形状を円形に近づけることにより、一層耐圧が安定するとともにオン抵抗を低減することができる。
【００１８】
ここで、上述のように、上記他の局面における半導体装置においては、ボディ領域およびキャリア供給領域が「正多角形形状」を有している必要がある。この「正多角形形状」とは、各辺が端部まで完全に直線であることまでは必要なく、各頂点付近において丸みを有していてもよい。より具体的には、各辺の長さに対して当該辺の両端である頂点から５％以内の領域は、重心から離れる側に凸形状を有する曲線であってもよい。
【００１９】
上記半導体装置においては、上記半導体ウェハはワイドバンドギャップ半導体からなっていてもよい。たとえば半導体装置であるＭＯＳＦＥＴを構成する半導体ウェハの素材としてＳｉＣ（炭化珪素）などのワイドバンドギャップ半導体を採用した場合、ＭＯＳＦＥＴの全抵抗に占めるチャネル抵抗の割合が大きく、上記ボディ間領域の抵抗の割合は小さくなる。そのため、チャネル抵抗の低減が可能な本発明の半導体装置においては、半導体ウェハの素材としてワイドバンドギャップ半導体を採用することが好ましい。ここで、ワイドバンドギャップ半導体とは、Ｓｉ（珪素）よりもバンドギャップが大きい半導体をいい、たとえばＳｉＣ、ＧａＮ（窒化ガリウム）などが挙げられる。
【発明の効果】
【００２０】
以上の説明から明らかなように、本発明の半導体装置によれば、耐圧が安定するとともにオン抵抗を低減することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】ＭＯＳＦＥＴの構造を示す概略断面図である。
【図２】ＭＯＳＦＥＴのセル構造を示す概略平面図である。
【図３】ＭＯＳＦＥＴの製造工程を説明するための概略断面図である。
【図４】ＭＯＳＦＥＴの製造工程を説明するための概略断面図である。
【図５】ＭＯＳＦＥＴの製造工程を説明するための概略平面図である。
【図６】ＭＯＳＦＥＴの製造工程を説明するための概略断面図である。
【図７】ＭＯＳＦＥＴの製造工程を説明するための概略平面図である。
【図８】ＭＯＳＦＥＴの製造工程を説明するための概略断面図である。
【図９】ＭＯＳＦＥＴの製造工程を説明するための概略断面図である。
【図１０】ＭＯＳＦＥＴの製造工程を説明するための概略断面図である。
【図１１】ＭＯＳＦＥＴの製造工程を説明するための概略断面図である。
【図１２】ＭＯＳＦＥＴの製造工程を説明するための概略断面図である。
【図１３】ＭＯＳＦＥＴの製造工程を説明するための概略断面図である。
【図１４】ＭＯＳＦＥＴの製造工程を説明するための概略断面図である。
【図１５】実施の形態２におけるＭＯＳＦＥＴのセル構造を示す概略平面図である。
【図１６】ＪＦＥＴの構造を示す概略断面図である。
【図１７】ＪＦＥＴのセル構造を示す概略断面図である。
【図１８】ＪＦＥＴの製造工程を説明するための概略断面図である。
【図１９】ＪＦＥＴの製造工程を説明するための概略断面図である。
【図２０】ＪＦＥＴの製造工程を説明するための概略断面図である。
【図２１】ＪＦＥＴの製造工程を説明するための概略断面図である。
【図２２】ＪＦＥＴの製造工程を説明するための概略断面図である。
【図２３】ＪＦＥＴの製造工程を説明するための概略断面図である。
【図２４】ＪＦＥＴの製造工程を説明するための概略断面図である。
【図２５】ＪＦＥＴの製造工程を説明するための概略断面図である。
【図２６】ＪＦＥＴの製造工程を説明するための概略断面図である。
【図２７】ＪＦＥＴの製造工程を説明するための概略断面図である。
【図２８】ＪＦＥＴの製造工程を説明するための概略断面図である。
【発明を実施するための形態】
【００２２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００２３】
（実施の形態１）
以下、図１および図２を参照して、本発明の一実施の形態である実施の形態１について説明する。なお、図１は、図２の線分Ａ−Ａ’に沿う断面図に相当する。また、図２は、図１の第１の主表面２０Ａを上方側から見た平面図に相当する。
【００２４】
図１を参照して、実施の形態１における半導体装置であるＭＯＳＦＥＴ１は、ワイドバンドギャップ半導体であるＳｉＣからなり、導電型がｎ型（第１導電型）の基板であるｎ＋ＳｉＣ基板１０と、導電型がｎ型（第１導電型）の半導体層としてのｎ−ＳｉＣ層２０と、導電型がｐ型（第２導電型）のボディ領域としてのｐボディ２１と、導電型がｎ型（第１導電型）のキャリア供給領域としてのｎ＋ソース領域２２と、導電型がｐ型（第２導電型）の高濃度第２導電型領域としてのｐ＋領域２３とを備えている。ｎ＋ＳｉＣ基板１０とｎ−ＳｉＣ層２０とは、導電型がｎ型の半導体ウェハであるＳｉＣウェハ１５を構成する。
【００２５】
ｎ＋ＳｉＣ基板１０は、たとえば六方晶ＳｉＣからなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｎ−ＳｉＣ層２０は、ｎ＋ＳｉＣ基板１０の一方の主表面上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ−ＳｉＣ層２０に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度で含まれている。
【００２６】
ｐボディ２１は、ｎ−ＳｉＣ層２０において、ｎ＋ＳｉＣ基板１０側の主表面とは反対側の主表面である第１の主表面２０Ａを含むように形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐボディ２１に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などであり、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度で含まれている。また、図２を参照して、ｐボディ２１は複数個形成されており、当該ｐボディ２１のそれぞれは、平面的に見て円形形状を有している。そして、ｐボディ２１は、平面的に見て正六角形の各頂点に位置するように配置されている。
【００２７】
ｎ＋ソース領域２２は、第１の主表面２０Ａを含み、かつｐボディ２１に取り囲まれるようにｐボディ２１の内部に形成されている。また、ｎ＋ソース領域２２は、ｎ型不純物、たとえばＰ、Ａｓなどをｎ−ＳｉＣ層２０に含まれるｎ型不純物よりも高い濃度で含んでいる。そして、ｎ＋ソース領域２２は、平面的に見てｐボディ２１と同心に配置された円形形状を有しており、ｐボディ２１と同様に正六角形の各頂点に位置するように配置されている。
【００２８】
ｐ＋領域２３は、ｎ＋ソース領域２２の内部に、第１の主表面２０Ａを含むように形成されている。このｐ＋領域２３は、ｐ型不純物、たとえばＡｌ、Ｂなどをｐボディ２１に含まれるｐ型不純物よりも高い濃度で含んでいる。そして、ｐ＋領域２３は、平面的に見てｎ＋ソース領域２２と同心に配置された円形形状を有しており、ｐボディ２１およびｎ＋ソース領域２２と同様に正六角形の各頂点に位置するように配置されている。
【００２９】
さらに、図１を参照して、ＭＯＳＦＥＴ１は、絶縁膜としてのゲート酸化膜３０と、ゲート電極４０と、層間絶縁膜５０と、ソースオーミック電極６０と、ソース配線７０と、ドレインオーミック電極８０とを備えている。
【００３０】
ゲート酸化膜３０は、第１の主表面２０Ａに接触し、ｎ＋ソース領域２２上を覆う領域から、ｐボディ２１上を覆う領域（ｎ＋ソース領域２２が形成されていない領域）およびｎ−ＳｉＣ層２０上を覆う領域（ｐボディ２１が形成されていない領域）にまで延在するように形成されている。ゲート酸化膜３０は、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００３１】
ゲート電極４０は、ゲート酸化膜３０に接触し、ｎ＋ソース領域２２上を覆う領域から、ｐボディ２１上を覆う領域（ｎ＋ソース領域２２が形成されていない領域）およびｎ−ＳｉＣ層２０上を覆う領域（ｐボディ２１が形成されていない領域）にまで延在するように形成されている。また、ゲート電極４０は、ポリシリコン、Ａｌなどの導電体からなっている。
【００３２】
ソースオーミック電極６０は、第１の主表面２０Ａにおいて、ｎ＋ソース領域２２およびｐ＋領域２３に接触するように形成されている。ソースオーミック電極６０は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ＋ソース領域２２およびｐ＋領域２３とオーミックコンタクト可能な材料からなっている。
【００３３】
ソース配線７０は、第１の主表面２０Ａ上において、ソースオーミック電極６０の上に、ソースオーミック電極６０と接触するように形成されている。ソース配線７０は、Ａｌなどの導電体からなっている。
【００３４】
ドレインオーミック電極８０は、ｎ＋ＳｉＣ基板１０においてｎ−ＳｉＣ層２０が形成される側とは反対側の主表面に接触して形成されている。このドレインオーミック電極８０は、たとえばＮｉＳｉなど、ｎ＋ＳｉＣ基板１０とオーミックコンタクト可能な材料からなっており、ｎ＋ＳｉＣ基板１０と電気的に接続されている。
【００３５】
層間絶縁膜５０は、ゲート酸化膜３０上において、ゲート電極４０を取り囲むように配置されている。また、層間絶縁膜５０は、ＳｉＯ２などの絶縁体からなっている。これにより、ゲート電極４０とソース配線７０とは絶縁されている。
【００３６】
すなわち、実施の形態１における半導体装置としてのＭＯＳＦＥＴ１は、導電型がｎ型であるＳｉＣウェハ１５と、ＳｉＣウェハ１５の第１の主表面２０Ａを含むように形成された導電型がｐ型の複数のｐボディ２１と、平面的に見て複数のｐボディ２１のそれぞれに取り囲まれる領域内に形成された導電型がｎ型のｎ＋ソース領域２２とを備えている。ｐボディ２１は、平面的に見て円形形状を有しており、ｎ＋ソース領域２２は、平面的に見てｐボディ２１と同心に配置された円形形状を有している。そして、複数のｐボディ２１は、平面的に見て正六角形の各頂点に位置するように配置されている。
【００３７】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極４０の電圧が閾値以下の状態、すなわちオフ状態では、ゲート酸化膜３０の直下に位置するｐボディ２１とｎ−ＳｉＣ層２０との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極４０に正の電圧を印加していくと、ｐボディ２１のゲート酸化膜３０と接触する付近であるチャネル領域２１Ａにおいて、反転層が形成される。その結果、ｎ＋ソース領域２２とｎ−ＳｉＣ層２０とが電気的に接続され、ソース配線７０とドレインオーミック電極８０との間に電流が流れる。
【００３８】
次に、図１〜図１４を参照して、実施の形態１におけるＭＯＳＦＥＴ１の製造方法について説明する。ここで、図３、図４、図６および図８〜図１４は、図１と同一の断面に対応する断面図である。また、図５および図７は、図２と同様に第１の主表面２０Ａを上方側から見た平面図に相当する。
【００３９】
本実施の形態におけるＭＯＳＦＥＴ１の製造方法では、まず基板を準備する工程が実施される。具体的には、図３を参照して、たとえば六方晶ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ＋ＳｉＣ基板１０が準備される。
【００４０】
次に、ｎ−ＳｉＣ層２０を形成する工程が実施される。具体的には、図３を参照して、エピタキシャル成長によりｎ＋ＳｉＣ基板１０上にｎ−ＳｉＣ層２０が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえば窒素を導入する。これにより、ｎ＋ＳｉＣ基板１０に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ−ＳｉＣ層２０を形成することができる。
【００４１】
次に、ｎ＋ソース領域２２を形成する工程が実施される。具体的には、図３〜図５を参照して、第１の主表面２０Ａ上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）によりＳｉＯ２からなる酸化膜が、まず形成される。そして、酸化膜上にレジストが塗布された後、露光および現像が行なわれ、所望のｎ＋ソース領域２２の配置および形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることにより、ｎ−ＳｉＣ層２０上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いてｎ−ＳｉＣ層２０にイオン注入を行なうことにより、平面的に見て正六角形の各頂点に位置するように（図５参照）、円形形状を有するｎ＋ソース領域２２がｎ−ＳｉＣ層２０に形成される。ここで、イオン注入においては、たとえばｎ型不純物としてＰを採用することができる。
【００４２】
次に、ｐボディ２１を形成する工程が実施される。このｐボディ２１の形成は、以下のようにセルフアラインプロセスにより実施することができる。具体的には、まず、上記ｎ＋ソース領域２２の形成に用いられた酸化膜からなるマスク層に対して等方エッチングを実施することにより、マスク層が有する開口部を等方的に拡大する。その後、当該マスク層をマスクとして用いてｎ−ＳｉＣ層２０にイオン注入を行なうことにより、図６および図７に示すように、ｎ＋ソース領域２２を取り囲むｐボディ２１が形成される。ここで、イオン注入においては、たとえばｐ型不純物としてＡｌを採用することができる。
【００４３】
次に、ｐ＋領域２３を形成する工程が実施される。この工程では、まず上記ｐボディ２１の形成に用いられたマスク層が除去される。その後、上記ｎ＋ソース領域２２の形成の場合と同様に、ｐ＋領域２３の配置および形状に対応した開口パターンを有する酸化膜からなるマスク層が形成され、当該マスク層をマスクとして用いてｎ−ＳｉＣ層２０にイオン注入を行なう。これにより、ｎ＋ソース領域２２に取り囲まれる領域に、平面的に見て円形形状を有するｐ＋領域２３が形成される。ここで、イオン注入においては、たとえばｐ型不純物としてＡｌを採用することができる。
【００４４】
次に、活性化アニール工程が実施される。具体的には、上記プロセスにおいてイオン注入が実施されたｎ−ＳｉＣ層２０を加熱することにより、導入された不純物を活性化させる。
【００４５】
次に、ゲート酸化膜３０を形成する工程が実施される。この工程では、図８および図９を参照して、上記工程によりイオン注入領域が形成されたｎ−ＳｉＣ層２０が熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなるゲート酸化膜３０が、第１の主表面２０Ａを覆うように形成される。
【００４６】
次に、ゲート電極４０を形成する工程が実施される。この工程では、図９および図１０を参照して、まず第１の主表面２０Ａ上に、所望のゲート電極４０の形状に対応した開口を有するレジスト膜が形成される。次に、たとえばＣＶＤにより、上記レジスト膜が形成された第１の主表面２０Ａ上にポリシリコン膜が形成される。そして、レジスト膜上のポリシリコン膜がレジスト膜とともに除去されることにより（リフトオフ）、ゲート電極４０が形成される。
【００４７】
次に、層間絶縁膜５０を形成する工程が実施される。この工程では、まず図１１に示すように第１の主表面２０Ａ上を覆うように、たとえばＣＶＤによりＳｉＯ２膜からなる層間絶縁膜５０が形成される。次に、たとえば所望の領域に開口を有するレジスト膜が形成された後、当該レジスト膜をマスクとしてＲＩＥを実施することにより、層間絶縁膜５０に貫通孔が形成される。これにより、図１２に示すように、層間絶縁膜５０を厚み方向に貫通し、ｐ＋領域２３およびｎ＋ソース領域２２を露出させるコンタクトホール５０Ａが形成される。以上の手順により、ゲート電極４０を取り囲む層間絶縁膜５０が完成する。
【００４８】
次に、ソースオーミック電極６０およびドレインオーミック電極８０を形成する工程が実施される。具体的には、まず上記コンタクトホール５０Ａの形成に用いられたレジスト膜を残存させた状態で、第１の主表面２０Ａ上にＮｉ膜を形成する。その後、レジスト膜上のＮｉ膜をレジスト膜とともに除去することにより、層間絶縁膜５０に形成されたコンタクトホール５０Ａから露出するｐ＋領域２３およびｎ＋ソース領域２２に接触するように、Ｎｉ膜が残存する。そして、当該Ｎｉ膜が加熱されてシリサイド化されることにより、ＮｉＳｉからなるソースオーミック電極６０が完成する（図１３参照）。さらに、ｎ＋ＳｉＣ基板１０においてｎ−ＳｉＣ層２０が形成される側とは反対側の主表面上にＮｉ膜が形成された後、当該Ｎｉ膜がシリサイド化されることにより、ＮｉＳｉからなるドレインオーミック電極８０が形成される（図１４参照）。このソースオーミック電極６０の形成とドレインオーミック電極８０の形成は、製造工程簡略化のため、同時に実施されてもよい。
【００４９】
次に、ソース配線７０を形成する工程が実施される。この工程では、図１４および図１を参照して、たとえばソースオーミック電極６０上に接触するようにＡｌ膜を形成することにより、ソース配線７０が形成される。以上のプロセスにより、実施の形態１におけるＭＯＳＦＥＴ１が完成する。
【００５０】
ここで、上述のようにｐボディ２１の形成に用いるマスク層を、ｎ＋ソース領域２２の形成に用いたマスク層に対して等方エッチングを実施することにより作製した場合、ｐボディ２１およびｎ＋ソース領域２２の形状が従来の六角形形状であれば、ｐボディ２１の形成に用いられるマスクの開口部は、頂点付近において丸みを帯びた形状となり、実際に形成されるｐボディ２１の形状とｎ＋ソース領域２２に対して相似形状とすべきｐボディ２１の設計形状との差が大きくなる。その結果、得られるＭＯＳＦＥＴの耐圧を安定させることが難しくなる。
【００５１】
これに対し、上記ＭＯＳＦＥＴ１においては、セルの平面形状として円形形状を採用することにより、ｐボディ２１およびｎ＋ソース領域２２の平面形状が同心の円形形状を有している。そのため、たとえば上述のようにｐボディ２１の形成においてセルフアラインプロセスを採用した場合でも、ｐボディ２１形成時におけるマスクの開口部の形状とｎ＋ソース領域２２形成時におけるマスクの開口部の形状とを、相似形状に近い状態に維持することが容易となる。したがって、実際に形成されるｐボディ２１の形状と、ｎ＋ソース領域２２に対して相似形状とすべきｐボディ２１の設計形状との差を小さくすることができる。その結果、上記ＭＯＳＦＥＴ１は、耐圧の安定したＭＯＳＦＥＴとなっている。
【００５２】
また、上記ＭＯＳＦＥＴ１においては、セルの平面形状として円形形状が採用されているため、全ての方向においてチャネル長（図２においてｎ＋ソース領域２２を取り囲むｐボディ２１の厚み）が実質的に統一されている。そのため、従来の六角形のセルを採用した場合のような実効的に無効なチャネル領域の形成が抑制され、チャネル幅が実質的に大きくなっている。その結果、順バイアス時における単位面積あたりの抵抗、すなわちオン抵抗が低減されている。
【００５３】
以上のように、ＭＯＳＦＥＴ１は、耐圧が安定するとともにオン抵抗が低減された半導体装置となっている。
【００５４】
（実施の形態２）
次に、図１５を参照して、本発明の他の実施の形態である実施の形態２について説明する。なお、図１５は、図１の第１の主表面２０Ａを上方側から見た平面図であり、実施の形態１において説明した図２に相当する。
【００５５】
実施の形態２における半導体装置としてのＭＯＳＦＥＴ１は、基本的には上記実施の形態１におけるＭＯＳＦＥＴ１と同様の構成を有し、同様に製造可能であるとともに同様の効果を奏する。しかし、実施の形態２におけるＭＯＳＦＥＴ１は、ｐボディ２１、ｎ＋ソース領域２２およびｐ＋領域２３の平面形状、すなわちセルの平面形状において実施の形態１とは異なっている。
【００５６】
すなわち、図１５を参照して、実施の形態２におけるＭＯＳＦＥＴ１においては、ｐボディ２１は、平面的に見て正八角形形状を有している。また、ｎ＋ソース領域２２およびｐ＋領域２３は、平面的に見て、ｐボディ２１と重心が一致するように配置されるとともにｐボディ２１と相似形状を有している。
【００５７】
実施の形態２におけるＭＯＳＦＥＴ１では、セルの平面形状として正八角形形状を採用することにより、ｐボディ２１およびｎ＋ソース領域２２の平面形状が共通の重心を有する正八角形形状となっている。そのため、従来の六角形のセルを採用した場合に比べて各辺がなす角が大きくなっており、たとえば実施の形態１の場合と同様にｐボディ２１の形成においてセルフアラインプロセスを採用した場合でも、ｐボディ２１形成時におけるマスクの開口部の形状とｎ＋ソース領域２２形成時におけるマスクの開口部の形状とを、相似形状に近い状態に維持することが容易となる。したがって、実際に形成されるｐボディ２１の形状と、ｎ＋ソース領域２２に対して相似形状とすべきｐボディ２１の設計形状との差を小さくすることができる。その結果、実施の形態２におけるＭＯＳＦＥＴ１は、耐圧の安定したＭＯＳＦＥＴとなっている。
【００５８】
また、上記ＭＯＳＦＥＴ１においては、セルの平面形状として正八角形形状、つまり従来よりも円形に近い形状が採用されているため、方向によるチャネル長のばらつきが小さくなっている。そのため、従来の六角形のセルを採用した場合のような実効的に無効なチャネル領域の形成が抑制され、チャネル幅が実質的に大きくなっている。その結果、順バイアス時における単位面積あたりの抵抗、すなわちオン抵抗が低減されている。
【００５９】
以上のように、実施の形態２におけるＭＯＳＦＥＴ１は、耐圧が安定するとともにオン抵抗が低減された半導体装置となっている。
【００６０】
（実施の形態３）
次に、図１６および図１７を参照して、本発明のさらに他の実施の形態である実施の形態３について説明する。なお、図１６は、図１７の線分Ｂ−Ｂ’に沿う断面図に相当する。また、図１７は、図１６の第１の主表面１２０Ａを含む平面においてＪＦＥＴ２を切断した状態を上方側から見た断面図に相当する。
【００６１】
実施の形態３における半導体装置としてのＪＦＥＴ２は、セルの平面形状および配置において実施の形態１と同様の構成を有しており、同様の効果を奏する。また、各領域に導入される不純物や電極等についても、実施の形態１の場合と同様の元素を採用することができる。
【００６２】
具体的には、実施の形態３におけるＪＦＥＴ２は、ＳｉＣからなり、導電型がｎ型の基板であるｎ＋ＳｉＣ基板１１０と、導電型がｎ型の半導体層としてのｎ−ＳｉＣ層１２０と、導電型がｐ型のボディ領域としてのｐボディ１２１と、導電型がｎ型であるチャネル層１９０と、導電型がｐ型であるゲート領域２００と、導電型がｎ型であるのキャリア供給領域としてのｎ＋ソース領域１２２と、導電型がｐ型の高濃度第２導電型領域としてのｐ＋領域１２３とを備えている。ｎ＋ＳｉＣ基板１１０とｎ−ＳｉＣ層１２０とは、導電型がｎ型の半導体ウェハであるＳｉＣウェハ１１５を構成する。ｎ＋ＳｉＣ基板１１０、ｎ−ＳｉＣ層１２０およびｐボディ１２１は、実施の形態１におけるｎ＋ＳｉＣ基板１０、ｎ−ＳｉＣ層２０およびｐボディ２１に対応し、同様の構成を有している。また、図１７を参照して、ｐボディ１２１は複数個形成されており、当該ｐボディ１２１のそれぞれは、平面的に見て円形形状を有している。そして、ｐボディ１２１は、平面的に見て正六角形の各頂点に位置するように配置されている。
【００６３】
チャネル層１９０は、ｎ−ＳｉＣ層１２０の、ｎ＋ＳｉＣ基板１１０とは反対側の主表面である第１の主表面１２０Ａ上に形成され、ｐボディ１２１が形成されている領域上からｐボディ１２１が形成されていない領域上にまで延在している。また、ゲート領域２００は、チャネル層１９０に接触するようにチャネル層１９０上に延在するように配置されている。
【００６４】
ｎ＋ソース領域１２２は、外周面においてｐボディ１２１、チャネル層１９０およびゲート領域２００に接触する厚みを有するとともに、平面的に見て、ｐボディ１２１と同心に配置された円形形状を有しており、ｐボディ１２１と同様に正六角形の各頂点に位置するように配置されている。
【００６５】
ｐ＋領域１２３は、ｎ＋ソース領域１２２に取り囲まれるように形成されているとともに、平面的に見てｎ＋ソース領域１２２と同心に配置された円形形状を有しており、ｐボディ１２１およびｎ＋ソース領域１２２と同様に正六角形の各頂点に位置するように配置されている。
【００６６】
さらに、図１６を参照して、ＪＦＥＴ２は、ゲート電極１４０と、層間絶縁膜１５０と、ソースオーミック電極１６０と、ソース配線１７０と、ドレインオーミック電極１８０とを備えている。
【００６７】
ゲート電極１４０は、ゲート領域２００に接触し、ゲート領域２００およびチャネル層１９０を挟んでｐボディ１２１に対向する領域から、ｐボディ１２１に対向しない領域に至るように形成されている。
【００６８】
ソースオーミック電極１６０は、ｎ＋ソース領域１２２およびｐ＋領域１２３に接触するように形成されている。また、ソース配線１７０は、ソースオーミック電極１６０の上に、ソースオーミック電極１６０と接触するように形成されている。さらに、ドレインオーミック電極１８０は、ｎ＋ＳｉＣ基板１１０においてｎ−ＳｉＣ層１２０が形成される側とは反対側の主表面に接触して形成されている。
【００６９】
そして、層間絶縁膜１５０は、ゲート電極１４０を取り囲むようにソースオーミック電極１６０およびソース配線１７０とゲート電極１４０との間に配置されている。これにより、ゲート電極１４０とソース配線１７０およびソースオーミック電極１６０とは絶縁されている。
【００７０】
すなわち、実施の形態３における半導体装置としてのＪＦＥＴ２は、導電型がｎ型であるＳｉＣウェハ１１５と、ＳｉＣウェハ１１５の第１の主表面１２０Ａを含むように形成された導電型がｐ型の複数のｐボディ１２１と、平面的に見て複数のｐボディ１２１のそれぞれに取り囲まれる領域内に形成された導電型がｎ型のｎ＋ソース領域１２２とを備えている。ｐボディ１２１は、平面的に見て円形形状を有しており、ｎ＋ソース領域１２２は、平面的に見てｐボディ１２１と同心に配置された円形形状を有している。そして、複数のｐボディ１２１は、平面的に見て正六角形の各頂点に位置するように配置されている。
【００７１】
次に、ＪＦＥＴ２の動作について説明する。ＪＦＥＴの動作の型にはノーマリーオフ型とノーマリーオン型があり、チャネル層１９０の厚みや不純物濃度を調整することにより、いずれかを選択することができる。ここでは、ＪＦＥＴ２がノーマリーオン型である場合について説明する。
【００７２】
図１６を参照して、ゲート電極１４０の電位がソース配線１７０と同電位の状態では、チャネル層１９０においてゲート電極１４０とｐボディ１２１とで挟まれた領域は完全には空乏化されておらず、ソース配線１７０とドレインオーミック電極１８０とは、ソースオーミック電極１６０、ｎ＋ソース領域１２２、チャネル層１９０、ｎ−ＳｉＣ層１２０およびｎ＋ＳｉＣ基板１１０を介して電気的に接続された状態となっている。そのため、ソース配線１７０とドレインオーミック電極１８０との間に電圧が印加されることにより、ソース配線１７０とドレインオーミック電極１８０との間に電流が流れる。
【００７３】
一方、ソース配線１７０に対してゲート電極１４０の電位を低くしていくと、チャネル層１９０においてゲート電極１４０とｐボディ１２１とで挟まれた領域の空乏化が進行し、ｎ＋ソース領域１２２とｎ−ＳｉＣ層１２０との間が電気的に遮断された状態となる。そのため、ソース配線１７０とドレインオーミック電極１８０との間に電圧が印加されても電流が流れない状態となる。
【００７４】
次に、図１６〜図２８を参照して、実施の形態３におけるＪＦＥＴ２の製造方法について説明する。なお、図１８〜図２８は、図１６と同一の断面に対応する断面図である。
【００７５】
本実施の形態におけるＪＦＥＴ２の製造方法では、まずｎ＋ＳｉＣ基板１１０を準備する工程とｎ−ＳｉＣ層１２０を形成する工程とが実施される。これらの工程は、実施の形態１の場合と同様に実施することができる。これにより、図１８に示すようにｎ＋ＳｉＣ基板１１０上にｎ−ＳｉＣ層１２０が形成されたＳｉＣウェハ１１５が完成する。
【００７６】
次に、ｐボディ１２１を形成する工程が実施される。この工程では、まず所望のｐボディ１２１の形状に対応する開口を有する酸化膜からなるマスク層が形成される。そして、当該マスク層をマスクとして用いてイオン注入が実施されることにより、図１９に示すように円形の平面形状を有するｐボディ１２１が形成される。
【００７７】
次に、チャネル層１９０を形成する工程が実施される。具体的には、図２０を参照して、ｎ型不純物を含むチャネル層１９０が、たとえばエピタキシャル成長により第１の主表面１２０Ａ上に形成される。
【００７８】
次に、ｎ＋ソース領域１２２を形成する工程およびｐ＋領域１２３を形成する工程が実施される。具体的には、図２０および図２１を参照して、まず、チャネル層１９０の一部がエッチングにより除去される。これにより、円形形状を有するｐボディ１２１の中央部がチャネル層１９０から露出する。次に、図２１および図２２を参照して、上記ｐボディ１２１の場合と同様に、ｎ＋ソース領域１２２およびｐ＋領域１２３のそれぞれに応じた開口を有するマスク層の形成と、イオン注入とが順次実施されることにより、ｎ＋ソース領域１２２およびｐ＋領域１２３が形成される。
【００７９】
次に、ゲート領域２００を形成する工程が実施される。この工程では、図２３を参照して、上記ｎ＋ソース領域１２２を形成する工程およびｐ＋領域１２３においてイオン注入が実施されることなく残存したチャネル層１９０に応じた開口を有するマスク層が形成され、これをマスクとして用いてイオン注入が実施される。これにより、ｐ型不純物が導入された領域であるゲート領域２００が形成される。
【００８０】
次に、活性化アニール工程が実施される。この工程では、上記プロセスにおいてイオン注入が実施された領域が加熱されることにより、導入された不純物が活性化する。
【００８１】
次に、ゲート電極４０を形成する工程が実施される。この工程では、図２３および図２４を参照して、まず所望のゲート電極１４０の形状に対応した開口を有するレジスト膜が形成された後、たとえばＣＶＤによりポリシリコン膜が形成される。その後、レジスト膜上のポリシリコン膜がレジスト膜とともに除去されることにより、ゲート電極１４０が形成される。
【００８２】
次に、層間絶縁膜１５０を形成する工程が実施される。この工程では、まず図２５に示すように第１の主表面１２０Ａ上の領域全体を覆うように、たとえばＳｉＯ２膜からなる層間絶縁膜１５０が形成される。次に、所望の領域に開口を有するレジスト膜が形成された後、当該レジスト膜をマスクとしてＲＩＥを実施することにより、層間絶縁膜１５０に貫通孔が形成される。これにより、図２６に示すように、層間絶縁膜１５０を厚み方向に貫通し、ｐ＋領域１２３およびｎ＋ソース領域１２２を露出させるコンタクトホール１５０Ａが形成される。以上の手順により、ゲート電極１４０を取り囲む層間絶縁膜１５０が完成する。
【００８３】
次に、ソースオーミック電極１６０およびドレインオーミック電極１８０を形成する工程が実施される。具体的には、まず上記コンタクトホール１５０Ａの形成に用いられたレジスト膜を残存させた状態で、第１の主表面１２０Ａ上にＮｉ膜を形成する。その後、レジスト膜上のＮｉ膜をレジスト膜とともに除去することにより、層間絶縁膜１５０に形成されたコンタクトホール１５０Ａから露出するｐ＋領域１２３およびｎ＋ソース領域１２２に接触するように、Ｎｉ膜が残存する。そして、当該Ｎｉ膜が加熱されてシリサイド化されることにより、図２７に示すようにＮｉＳｉからなるソースオーミック電極１６０が完成する。さらに、ｎ＋ＳｉＣ基板１１０においてｎ−ＳｉＣ層１２０が形成される側とは反対側の主表面上にＮｉ膜が形成された後、当該Ｎｉ膜がシリサイド化されることにより、図２８に示すようにＮｉＳｉからなるドレインオーミック電極１８０が形成される。このソースオーミック電極１６０の形成とドレインオーミック電極１８０の形成は、製造工程簡略化のため、同時に実施されてもよい。
【００８４】
次に、ソース配線１７０を形成する工程が実施される。この工程では、図２８および図１６を参照して、ソースオーミック電極１６０上に接触するように、たとえばＡｌ膜を形成することにより、ソース配線１７０が形成される。以上のプロセスにより、実施の形態３におけるＪＦＥＴ２が完成する。
【００８５】
本実施の形態におけるＪＦＥＴ２においては、実施の形態１におけるＭＯＳＦＥＴ１の場合と同様に、セルの平面形状として円形形状が採用されている。そのため、ＪＦＥＴ２は、耐圧が安定するとともにオン抵抗が低減された半導体装置となっている。
【００８６】
なお、上記実施の形態３においては、セルの平面形状として円形形状が採用される場合について説明したが、円形形状に代えて頂点数が７以上の正多角形形状、たとえば実施の形態２と同様の正八角形形状が採用されてもよいし、さらに頂点数の多い多角形形状、たとえば頂点数が２０以上の正多角形形状が採用されてもよい。
【００８７】
また、上記実施の形態においては、本発明の半導体装置の一例として、ＭＯＳＦＥＴおよびＪＦＥＴについて説明したが、本発明の半導体装置はこれに限られず、たとえばＩＧＢＴであってもよい。さらに、上記実施の形態においては、本発明の半導体装置として基板および半導体層がＳｉＣからなる場合について説明したが、本発明の半導体装置はこれに限られない。本発明の半導体装置における基板および半導体層の素材としては、Ｓｉを採用してもよいし、ＧａＮ（窒化ガリウム）などのワイドバンドギャップ半導体を採用してもよい。
【００８８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８９】
本発明の半導体装置は、耐圧の安定やオン抵抗の低減が求められる半導体装置に、特に有利に適用され得る。
【符号の説明】
【００９０】
１  ＭＯＳＦＥＴ、２  ＪＦＥＴ、１０，１１０  ｎ＋ＳｉＣ基板、１５，１１５  ＳｉＣウェハ、２０，１２０  ｎ−ＳｉＣ層、２０Ａ，１２０Ａ  第１の主表面、２１，１２１  ｐボディ、２１Ａ  チャネル領域、２２，１２２  ｎ＋ソース領域、２３，１２３  ｐ＋領域、３０  ゲート酸化膜、４０，１４０  ゲート電極、５０，１５０  層間絶縁膜、５０Ａ，１５０Ａ  コンタクトホール、６０，１６０  ソースオーミック電極、７０，１７０  ソース配線、８０，１８０  ドレインオーミック電極、１９０  チャネル層、２００  ゲート領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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