(57)【要約】【課題】固体撮像装置の光学特性を低下させずに、光電変換部で発生した電荷を保持する電荷保持部の最大蓄積電荷量を大きくする。【解決手段】ＣＭＯＳイメージセンサは、フォトダイオードと、メモリ部と、浮遊拡散領域と、ＴＲＸバリアの電位およびメモリ部の電位を制御して、フォトダイオードからメモリ部に電荷を転送する第１転送ゲートと、メモリ部から浮遊拡散領域に電荷を転送する第２転送ゲートを備える複数の単位電荷を有する。フォトダイオードからメモリ部への電荷の転送を終了するとき、転送ゲートＴＲＸをオフし、ＴＲＸバリアの高さがＰＤ空乏電位より高くなった後、電源ＶＤＡの電位をＶＤＡ（Ｌ）に設定し、フォトダイオードの電位を、ＴＲＸバリアの電位とＰＤ空乏電位との間の電位に設定する。本発明は、例えば、グローバルシャッタに対応したＣＭＯＳイメージセンサに適用できる。【選択図】図１５
2011216961.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と、
電荷保持部と、
電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、
前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段と、
前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段と
を備える複数の単位画素を
有する固体撮像装置。
【請求項２】
前記電位制御手段は、
電源と、
前記光電変換部と前記電源との間の第２の電位障壁の電位を制御する障壁制御手段と
を備え、
前記電位制御手段は、前記第１の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第１の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第２の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第２の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項１に記載の固体撮像装置。
【請求項３】
前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第２の電位障壁の高さが前記空乏電位よりも高くなるように前記第２の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、
前記電位制御手段は、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第２の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御する
請求項２に記載の固体撮像装置。
【請求項４】
前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、
前記電位制御手段は、前記第１の電位障壁の高さが前記電源の電位より高くなった後、前記第２の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第２の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項２に記載の固体撮像装置。
【請求項５】
前記単位画素は、
前記障壁制御手段が前記第２の電位障壁の電位を制御することにより、前記光電変換部から電荷が転送される電荷排出部を
さらに備え、
前記電源は前記電荷排出部に接続されている
請求項２に記載の固体撮像装置。
【請求項６】
前記光電変換部と前記電荷排出部との間の転送パスは、埋め込みチャネルにより形成される
請求項５に記載の固体撮像装置。
【請求項７】
前記電位制御手段は、
電圧が可変の電源を
備え、
前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第２の電位障壁が設けられており、
前記電位制御手段は、前記第１の電位障壁の高さが前記第２の電位障壁の高さより高くなった後、前記第１の電位障壁の電位と前記第２の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項１に記載の固体撮像装置。
【請求項８】
複数行の前記単位画素が同時に、前記光電変換部から前記電荷保持部への電荷の転送を開始し、前記光電変換部から前記電荷保持部への電荷の転送を終了する
請求項１に記載の固体撮像装置。
【請求項９】
光電変換部と、
電荷保持部と、
電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、
前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段と
を備える複数の単位画素を有する固体撮像装置が、
前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
固体撮像装置の駆動方法。
【請求項１０】
前記単位画素は、
電源と、
前記光電変換部と前記電源との間の第２の電位障壁の電位を制御する障壁制御手段と
をさらに備え、
前記固体撮像装置は、前記第１の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第１の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第２の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第２の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項９に記載の固体撮像装置の駆動方法。
【請求項１１】
前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第２の電位障壁の高さが前記空乏電位よりも高くなるように前記第２の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、
前記固体撮像装置は、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第２の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御する
請求項１０に記載の固体撮像装置の駆動方法。
【請求項１２】
前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、
前記固体撮像装置は、前記第１の電位障壁の高さが前記電源の電位より高くなった後、前記第２の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第２の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項１０に記載の固体撮像装置の駆動方法。
【請求項１３】
前記単位画素は、
電圧が可変の電源を
さらに備え、
前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第２の電位障壁が設けられており、
前記固体撮像装置は、前記第１の電位障壁の高さが前記第２の電位障壁の高さより高くなった後、前記第１の電位障壁の電位と前記第２の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する
請求項９に記載の固体撮像装置の駆動方法。
【請求項１４】
複数行の前記単位画素が同時に、前記光電変換部から前記電荷保持部への電荷の転送を開始し、前記光電変換部から前記電荷保持部への電荷の転送を終了する
請求項９に記載の固体撮像装置の駆動方法。
【請求項１５】
光電変換部と、
電荷保持部と、
電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、
前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段と、
前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段と
を備える複数の単位画素を
有する固体撮像装置を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法、および、電子機器に関し、特に、グローバルシャッタに対応した固体撮像装置、固体撮像装置の駆動方法、および、電子機器に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳイメージセンサの電子シャッタの方式として、ローリングシャッタ（フォーカルプレインシャッタ）方式が普及している。ローリングシャッタ方式では、２次元配列された多数の画素を画素行毎に順次走査して信号のリセットを行うため、画素行ごとに露光期間にズレが生じる。その結果、被写体が動いている場合などに撮影した画像に歪みが生じる。例えば、上下方向にまっすぐな物が横方向に動いているのを撮影した場合に、それが傾いているように写る。
【０００３】
そこで、ＣＭＯＳ高速度イメージセンサ用の全画素同時電子シャッタが開発されている。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ（グローバル露光）とも呼ばれる。
【０００４】
図１は、特許文献１に提案されている、全画素同時電子シャッタ動作が可能な固体撮像装置（ＣＭＯＳイメージセンサ）の単位画素の構成の一例を示している。単位画素１１Ａは、浮遊拡散領域（容量）とは別に、光電変換素子から転送される光電荷を保持（蓄積）する電荷保持領域（以下、「メモリ部」と記述する）を有している。
【０００５】
単位画素１１Ａは、光電変換素子として、例えばフォトダイオード（ＰＤ）２１を有している。フォトダイオード２１は、例えば、Ｎ型基板３２上に形成されたＰ型ウェル層３３に対して、Ｐ型層３４を基板表面側に形成してＮ型埋め込み層３５を埋め込むことによって形成される埋め込み型フォトダイオードである。フォトダイオード２１は、光電変換により、入射光量に応じた電荷量の光電荷（以下、単に「電荷」と称する）を発生し、内部に蓄積する。
【０００６】
第１転送ゲート（ＴＲＸ）２２は、ゲート電極２２Ａに転送パルスＴＲＸが印加されることにより、フォトダイオード２１に蓄積されている電荷をメモリ部（ＭＥＭ）２３に転送する。メモリ部２３は、ゲート電極２２Ａの下に形成されたＮ型の埋め込みチャネル３６によって形成され、第１転送ゲート２２によってフォトダイオード２１から転送された電荷を蓄積する。なお、ゲート電極２２と基板の間には絶縁膜２２Ｂが形成されている。
【０００７】
第２転送ゲート（ＴＲＧ）２４は、ゲート電極２４Ａに転送パルスＴＲＧが印加されることにより、メモリ部２３に蓄積されている電荷を浮遊拡散領域（ＦＤ：Floating Diffusion）２５に転送する。浮遊拡散領域２５は、Ｎ型層からなる電荷電圧変換部であり、第２転送ゲート２４によってメモリ部２３から転送された電荷を電圧に変換する。なお、ゲート電極２４Ａと基板の間には絶縁膜２４Ｂが形成されている。
【０００８】
リセットトランジスタ２６は、電源ＶＤＢと浮遊拡散領域２５との間に接続されている。リセットトランジスタ２６のゲート電極にリセットパルスＲＳＴが印加され、リセットトランジスタ２６がオンされることにより、浮遊拡散領域２５がリセットされ、浮遊拡散領域２５から電荷が排出される。
【０００９】
増幅トランジスタ２７のドレイン電極は電源ＶＤＯに接続され、ゲート電極は浮遊拡散領域２５に接続されている。選択トランジスタ２８のドレイン電極は増幅トランジスタ２７のソース電極に接続され、ソース電極は垂直信号線１２に接続されている。そして、選択トランジスタ２８のゲート電極に選択パルスＳＥＬが印加され、選択トランジスタ２８がオンされることにより、画素信号を読み出す対象となる単位画素１１Ａが選択される。すなわち、増幅トランジスタ２７は、選択トランジスタ２８がオンされているとき、浮遊拡散領域２５の電圧を示す信号を、垂直信号線１２に出力する。
【００１０】
単位画素１１Ａはさらに、電荷排出ゲート（ＡＢＧ）２９および電荷排出部（ＡＢＤ）３０を有している。電荷排出ゲート２９は、ゲート電極２９Ａに制御パルスＡＢＧが印加されることにより、フォトダイオード２１に蓄積されている電荷を転送する。なお、ゲート電極２９Ａと基板の間には絶縁膜２９Ｂが形成されている。
【００１１】
電荷排出部３０は、Ｎ型層により構成され、電源ＶＤＡに接続されている。そして、電荷排出ゲート２９によってフォトダイオード２１から電荷排出部３０に転送された電荷は、電源ＶＤＡへと排出される。また、電荷排出ゲート２９および電荷排出部３０は、露光終了後の読み出し期間中にフォトダイオード２１が飽和して電荷が溢れるのを防ぐ作用をなす。
【００１２】
次に、図２を参照して、単位画素１１Ａの駆動方法について説明する。なお、図２は、時刻ｔ１乃至時刻ｔ７における単位画素１１Ａのポテンシャル図を示している。また、図内のＴＲＸ、ＴＲＧ、ＲＳＴの文字の下に記載されている四角は、転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴの状態を示している。黒塗りの四角は、そのパルスがオンされていることを示し、白抜きの四角は、そのパルスがオフされていることを示している。
【００１３】
時刻ｔ１から時刻ｔ３までの期間は、入射光量に応じた電荷を全画素同時に蓄積する蓄積期間である。
【００１４】
具体的には、時刻ｔ１において、全画素同時に転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオンされ、フォトダイオード２１、メモリ部２３、浮遊拡散領域２５の電荷が排出される。その後、転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオフされ、全画素同時に露光が開始され、時刻ｔ２に示されるように、入射光量に応じた量の電荷がフォトダイオード２１に蓄積される。
【００１５】
時刻ｔ３において、全画素同時に転送パルスＴＲＸがオンされ、フォトダイオード２１に蓄積されている電荷がメモリ部２３に転送された後、転送パルスＴＲＸがオフされる。
【００１６】
時刻ｔ４から時刻ｔ７までの期間は、蓄積した電荷を行単位で順に読み出す読み出し期間である。
【００１７】
具体的には、時刻ｔ４において、リセットパルスＲＳＴがオンされ、浮遊拡散領域２５がリセットされ、浮遊拡散領域２５から電荷が排出された後、リセットパルスＲＳＴがオフされる。
【００１８】
時刻ｔ５において、電荷が排出された浮遊拡散領域２５の電圧（以下、リセットレベルと称する）を示す画素信号が読み出される。
【００１９】
時刻ｔ６において、転送パルスＴＲＧがオンされ、メモリ部２３に蓄積されている電荷が浮遊拡散領域２５に転送された後、転送パルスＴＲＧがオフされる。
【００２０】
時刻ｔ７において、浮遊拡散領域２５に蓄積されている電荷に基づく電圧（以下、信号レベルと称する）を示す画素信号が読み出される。その後、必要に応じて、時刻ｔ１の処理に戻り、次のフレームの蓄積期間が開始される。
【００２１】
ここで、信号レベルに含まれるリセットノイズは、時刻ｔ５において読み出されるリセットレベルに含まれるリセットノイズと同等である。従って、信号レベルとリセットレベルの差分をとることにより、ｋＴＣノイズ等のリセットノイズを除去した信号レベルを得ることができる。また、単位画素１１Ａでは、フォトダイオード２１に蓄積された電荷を、読み出しを行う直前までメモリ部２３に保持し、暗電流が発生しやすい浮遊拡散領域２５に保持する期間を短縮することができ、ノイズを低減することができる。
【００２２】
しかし、単位画素１１Ａでは、画素内にメモリ部２３を設けることにより、フォトダイオード２１の領域が小さくなり、１画素当たりに蓄積可能な最大電荷量（以下、最大蓄積電荷量と称する）が減少する。
【００２３】
そこで、特許文献１には、この課題を解決するために、図３の単位画素１１Ｂも提案されている。
【００２４】
図３の単位画素１１Ｂは、図１の単位画素１１Ａと比較して、ゲート電極２２Ａの下の、フォトダイオード２１とメモリ部２３との境界部分に、Ｎ−の不純物拡散領域３７を設けることにより、オーバーフローパス３１が形成されている点が異なる。
【００２５】
図４は、単位電荷１１Ｂのポテンシャル図を示している。フォトダイオード２１とメモリ部２３との境界部分に、Ｎ−の不純物拡散領域３７を設けることで、図４に示されるように、境界部分のポテンシャルバリア（電位障壁）が下がる。このポテンシャルバリアが下がった部分がオーバーフローパス３１となる。そして、フォトダイオード２１に蓄積された電荷のポテンシャルが、フォトダイオード２１とメモリ部２３との間のポテンシャルバリアを超えた場合、ポテンシャルバリアを超えた電荷が、自動的にメモリ部２３に漏れて、蓄積される。一方、ポテンシャルバリアを超えないポテンシャルの電荷は、フォトダイオード２１に蓄積される。なお、以下、フォトダイオード２１とメモリ部２３との間のポテンシャルバリアをＴＲＸバリアと称する。
【００２６】
次に、図５および図６を参照して、単位画素１１Ｂの蓄積期間の駆動方法について説明する。なお、図５は、入射光が明るく、フォトダイオード２１に蓄積される電荷のポテンシャルがＴＲＸバリアを超える場合の例を示している。一方、図６は、入射光が暗く、フォトダイオード２１に蓄積される電荷のポテンシャルがＴＲＸバリアを超えない場合の例を示している。なお、図５および図６は、主に電荷の遷移を示すためのものであり、電荷量について一部整合性が取れていない部分がある。
【００２７】
時刻ｔ１において、全画素同時に制御パルスＡＢＧがオンされ、フォトダイオード２１に蓄積されていた不要電荷が電荷排出部３０に排出される。その後、制御パルスＡＢＧがオフされ、全画素同時に露光が開始される。
【００２８】
そして、フォトダイオード２１に蓄積された電荷のポテンシャルが、ＴＲＸバリアを超えた場合、図５の時刻ｔ２の状態のように、ポテンシャルがＴＲＸバリアを超えた電荷が、メモリ部２３に遷移し、メモリ部２３に蓄積される。すなわち、フォトダイオード２１で発生した電荷は、フォトダイオード２１とメモリ部２３の両方に蓄積される。
【００２９】
一方、フォトダイオード２１に蓄積された電荷のポテンシャルが、ＴＲＸバリアを超えない場合、図６の時刻ｔ２の状態のように、フォトダイオード２１で発生した電荷は、フォトダイオード２１のみに蓄積される。
【００３０】
時刻ｔ３において、全画素同時にリセットパルスＲＳＴがオンされ、浮遊拡散領域２５がリセットされ、浮遊拡散領域２５から電荷が排出された後、リセットパルスＲＳＴがオフされる。
【００３１】
なお、図５の時刻ｔ３の状態のように、メモリ部２３に蓄積された電荷のポテンシャルもＴＲＸバリアを超えた場合、ポテンシャルがＴＲＸバリアを超えた電荷は、ＴＲＸバリアを超えて、フォトダイオード２１からメモリ部２３に渡る領域に蓄積される。なお、以下、メモリ部２３に電荷を溢れさせずにフォトダイオード２１に蓄積可能な最大蓄積電荷量を、フォトダイオード２１単独の最大蓄積電荷量と称する。また、以下、フォトダイオード２１に電荷を溢れさせずにメモリ部２３に蓄積可能な最大蓄積電荷量を、メモリ部２３単独の最大蓄積電荷量と称する。
【００３２】
時刻ｔ４において、全画素同時に転送パルスＴＲＧがオンされ、メモリ部２３に蓄積されている電荷が、浮遊拡散領域２５に転送された後、転送パルスＴＲＧがオフされる。なお、図６の時刻ｔ４のように、メモリ部２３に電荷が蓄積されていない場合、浮遊拡散領域２５に電荷は転送されない。
【００３３】
時刻ｔ５において、転送パルスＴＲＸがオンされ、フォトダイオード２１に蓄積されている電荷が、メモリ部２３に転送された後、転送パルスＴＲＸがオフされる。これで蓄積期間は終了する。
【００３４】
このように、単位画素１１Ｂでは、露光期間中にフォトダイオード２１で発生した電荷をフォトダイオード２１とメモリ部２３の両方で蓄積することができる。従って、１画素当たりの最大蓄積電荷量を、メモリ部２３を設けない場合と同等にすることができる。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開２００９−２６８０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
ところで、単位画素１１Ｂでは、メモリ部２３単独の最大蓄積電荷量を、フォトダイオード２１単独の最大蓄積電荷量より大きくする必要がある。この理由について、図７乃至図９を参照して説明する。
【００３７】
なお、以下、露光期間中にフォトダイオード２１で発生し、フォトダイオード２１およびメモリ部２３に蓄積される信号電荷をＱｓｉｇとする。また、信号電荷Ｑｓｉｇのうち、メモリ部２３に蓄積され、図５の時刻ｔ４において、メモリ部２３から浮遊拡散領域２５に転送される電荷を電荷Ｑｈとする。さらに、信号電荷Ｑｓｉｇのうち、フォトダイオード２１に蓄積され、上述した図５および図６の時刻ｔ５において、フォトダイオード２１からメモリ部２３に転送される電荷を電荷Ｑｌとする。従って、Ｑｓｉｇ＝Ｑｈ＋Ｑｌとなる。また、ＴＲＸバリアの電位によって決まる電荷Ｑｌの最大値をＱｌｍａｘとすると、Ｑｓｉｇ＞Ｑｌｍａｘの場合、Ｑｈ＝Ｑｓｉｇ−Ｑｌｍａｘとなる。なお、Ｑｓｉｇ≦Ｑｌｍａｘの場合、Ｑｈ＝０となる。
【００３８】
図７は、露光時間に対する信号電荷Ｑｓｉｇ、電荷Ｑｈ、電荷Ｑｌの変化を表している。なお、横軸は露光時間を示し、縦軸は蓄積電荷量を示している。
【００３９】
露光を開始してから、フォトダイオード２１からメモリ部２３に電荷が溢れ出す前までの期間Ｔ１においては、信号電荷Ｑｓｉｇが全てフォトダイオード２１に蓄積されるため、ΔＱｓｉｇ＝ΔＱｌとなる。
【００４０】
また、フォトダイオード２１からメモリ部２３に電荷が溢れ出した後の期間Ｔ２において、フォトダイオード２１から溢れ出た電荷が全てメモリ部２３に流入するとともに、電荷Ｑｌの増加が継続する。従って、ΔＱｓｉｇ＝ΔＱｌ＋ΔＱｈが成り立つ。
【００４１】
ここで、期間Ｔ２において電荷Ｑｌが増加する理由を説明する。オーバーフローパス３１を形成する不純物拡散領域３７は、フォトダイオード２１に電荷が蓄積されていないときに空乏状態となるように設計されている。そして、フォトダイオード２１に電荷が蓄積されることにより不純物拡散領域３７が変調され、ＴＲＸバリアが高くなる（ＴＲＸバリアの電位が低くなる）。すなわち、フォトダイオード２１に電荷が蓄積されるにつれて、フォトダイオード２１の電位が低くなり、この変調を受けてＴＲＸバリアが高くなり、フォトダイオード２１単独の最大蓄積電荷量が増加するのである。
【００４２】
このＴＲＸバリアの変調について、図８を参照して、さらに詳しく説明する。図８は、フォトダイオード２１−浮遊拡散領域２５間、および、フォトダイオード２１からＰ型ウェル層３３間のポテンシャル図を示している。
【００４３】
以下、簡単のため、フォトダイオード２１とＴＲＸバリアとの間の容量をＣ１、フォトダイオード２１の容量Ｃ１以外の容量をＣｇ、ＴＲＸバリアとメモリ部２３との間の容量をＣ２とし、フォトダイオード２１に電荷が蓄積される容量Ｃｐを、以下の式（１）で表す。
【００４４】
Ｃｐ＝Ｃｇ＋Ｃ１×Ｃ２／（Ｃ１＋Ｃ２）  …（１）
【００４５】
そして、フォトダイオード２１にΔＱｓｉｇの電荷が蓄積されると、フォトダイオード２１の電位φｐは、Δφｐ（＝ΔＱｓｉｇ／Ｃｐ）だけ変動する。これに伴い、ＴＲＸバリアの電位φｍは、Δφｍ（＝（Ｃ１／（Ｃ１＋Ｃ２））×Δφｐ）だけ変調する。
【００４６】
なお、ＴＲＸバリアは、メモリ部２３に蓄積された電荷によっても変調を受けて高くなり、その結果、フォトダイオード２１に蓄積される電荷が増加する。しかし、メモリ部２３から浮遊拡散領域２５に電荷を転送する際に、メモリ部２３が空乏化され、ＴＲＸバリアが低くなるため、この電荷の増加分は、フォトダイオード２１からメモリ部２３に溢れ出し、同時に浮遊拡散領域２５に転送される。すなわち、メモリ部２３に電荷が蓄積されて、ＴＲＸバリアが変調しても、フォトダイオード２１単独の最大蓄積電荷量は実質的に増加しない。
【００４７】
図７に戻り、期間Ｔ３は、フォトダイオード２１の電荷蓄積によるＴＲＸバリアの変調が収束した後の期間であり、電荷Ｑｌは増加せず、フォトダイオード２１から溢れ出た電荷は、全てメモリ部２３に流入する。従って、ΔＱｓｉｇ＝ΔＱｈが成り立つ。
【００４８】
期間Ｔ４は、フォトダイオード２１およびメモリ部２３が飽和した後の期間であり、フォトダイオード２１で発生した電荷は、例えば、電荷排出部３０に溢れ出し、ΔＱｓｉｇ＝０となる。
【００４９】
ここで、メモリ部２３単独の最大蓄積電荷量をＱｍとした場合、Ｑｍ＜Ｑｌｍａｘとなるとき、以下の問題が発生する。
【００５０】
フォトダイオード２１に蓄積された電荷Ｑｌが、メモリ部２３単独の最大蓄積電荷量Ｑｍを超えた場合、フォトダイオード２１からメモリ部２３に電荷を転送するときに、Ｑｌ−Ｑｍの量の電荷が、メモリ部２３に転送されずに捨てられてしまう。従って、図９に示されるように、電荷Ｑｌが最大蓄積電荷量Ｑｍを超えた時点から、フォトダイオード２１およびメモリ部２３に蓄積される信号電荷Ｑｓｉｇと、実際に得られる信号電荷Ｑｓｉｇ’とに差が生じてしまう。また、図９に示されるように、実際に得られる信号電荷Ｑｓｉｇ’が、露光時間に対して線形性を示さなくなる。
【００５１】
以上の理由により、単位画素１１Ｂでは、メモリ部２３単独の最大蓄積電荷量を、フォトダイオード２１単独の最大蓄積電荷量より大きくする必要がある。
【００５２】
また、遮光されているメモリ部２３においては、電荷の保持を開始した時点から、飽和減りと呼ばれる現象により、保持している電荷が減少する。これは、例えば、フォトダイオード２１とメモリ部２３との間のＴＲＸバリアを介して、電荷が拡散することにより発生する。また、この飽和減りにより、保持時間の対数に比例して電荷が減少することが知られている。例えば、グローバルシャッタを行う場合に、最大で６０分の１秒間メモリ部２３に電荷を保持すると仮定し、この保持時間を考慮すると、メモリ部２３の最大蓄積電荷量は、飽和減りにより２〜３割減少する。
【００５３】
この飽和減りを減少させるためには、メモリ部２３に蓄積される電荷のポテンシャルと、ＴＲＸバリアの電位との差ができるだけ大きくなるように、メモリ部２３単独の最大蓄積電荷量を大きくすることが望ましい。
【００５４】
しかしながら、メモリ部２３単独の最大蓄積電荷量を大きくするために、メモリ部２３の領域を大きくした場合、以下の問題が発生する。
【００５５】
単位画素２１Ｂでは、メモリ部２３を備えない単位画素よりフォトダイオード２１の領域が小さくなる。また、メモリ部２３に光が直接入射しないように遮光膜を設ける必要があり、フォトダイオード２１の開口はさらに小さくなる。そして、メモリ部２３の領域が大きくなり、フォトダイオード２１の開口が小さくなるほど、入射角度が厳しい画角の端部の画素において撮影感度やＦ値感度が低下する。
【００５６】
また、メモリ部２３の領域が大きくなるほど、フォトダイオード２１で発生する電荷以外の電荷がメモリ部２３に漏れ込む量が増大する。ここでいう電荷の漏れ込みとは、いわゆるＣＣＤイメージセンサのスミアと同じ原理で発生する現象である。例えば、フォトダイオード２１の開口から光が直接メモリ部２３に入射し、光電変換により電荷が発生する現象や、Ｐ型ウェル層３３などで光電変換により発生した電荷が拡散してメモリ部２３に流入する現象などを含む。
【００５７】
このように、メモリ部２３の領域を大きくすることにより、単位画素１１Ｂを用いた固体撮像装置の光学特性が悪化してしまう。
【００５８】
本発明は、このような状況を鑑みてなされたものであり、固体撮像装置の光学特性を低下させずに、メモリ部の最大蓄積電荷量を大きくできるようにするものである。
【課題を解決するための手段】
【００５９】
本発明の一側面の固体撮像装置は、光電変換部と、電荷保持部と、電荷電圧変換部と、
前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段と、前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段とを備える複数の単位画素を有する。
【００６０】
前記電位制御手段に、電源と、前記光電変換部と前記電源との間の第２の電位障壁の電位を制御する障壁制御手段とを設け、前記電位制御手段には、前記第１の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第１の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第２の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第２の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。
【００６１】
前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第２の電位障壁の高さが前記空乏電位よりも高くなるように前記第２の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、前記電位制御手段には、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第２の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御させることができる。
【００６２】
前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、前記電位制御手段には、前記第１の電位障壁の高さが前記電源の電位より高くなった後、前記第２の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第２の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。
【００６３】
前記単位画素に、前記障壁制御手段が前記第２の電位障壁の電位を制御することにより、前記光電変換部から電荷が転送される電荷排出部をさらに設け、前記電源は前記電荷排出部に接続されるようにすることができる。
【００６４】
前記電位制御手段に、電圧が可変の電源を設け、前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第２の電位障壁が設けられており、前記電位制御手段には、前記第１の電位障壁の高さが前記第２の電位障壁の高さより高くなった後、前記第１の電位障壁の電位と前記第２の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。
【００６５】
複数行の前記単位画素に同時に、前記光電変換部から前記電荷保持部への電荷の転送を開始させ、前記光電変換部から前記電荷保持部への電荷の転送を終了させることができる。
【００６６】
本発明の一側面の固体撮像装置の駆動方法は、光電変換部と、電荷保持部と、電荷電圧変換部と、前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段とを備える複数の単位画素を有する固体撮像装置が、前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する。
【００６７】
前記単位画素に、電源と、前記光電変換部と前記電源との間の第２の電位障壁の電位を制御する障壁制御手段とをさらに設け、前記固体撮像装置には、前記第１の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第１の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第２の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第２の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。
【００６８】
前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第２の電位障壁の高さが前記空乏電位よりも高くなるように前記第２の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、前記固体撮像装置には、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第２の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御させることができる。
【００６９】
前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、前記固体撮像装置には、前記第１の電位障壁の高さが前記電源の電位より高くなった後、前記第２の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第２の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。
【００７０】
前記単位画素に、電源と、前記光電変換部と前記電源との間の第２の電位障壁の電位を制御する障壁制御手段とをさらに設け、前記固体撮像装置には、前記第１の電位障壁の高さが前記空乏電位より高くなった後、前記電源の電位が前記第１の電位障壁の電位と前記空乏電位との間の電位となり、かつ、前記第２の電位障壁の高さが前記電源の電位より低くなるように前記電源の電位および前記第２の電位障壁の電位のうち少なくとも一方を制御して、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。
【００７１】
前記光電変換部から前記電荷保持部への電荷の転送を終了する前、前記第２の電位障壁の高さが前記空乏電位よりも高くなるように前記第２の電位障壁の電位が設定され、前記空乏電位から前記電源に電荷が移動する方向に前記電源の電位が設定されており、前記固体撮像装置には、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定した後、前記第２の電位障壁の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻してから、前記電源の電位を、前記光電変換部から前記電荷保持部への電荷の転送を終了する前の状態に戻すように制御させることができる。
【００７２】
前記電源から前記空乏電位に電荷が移動する方向に前記電源の電位が設定されており、前記固体撮像装置には、前記第１の電位障壁の高さが前記電源の電位より高くなった後、前記第２の電位障壁の高さが前記電源の電位より高い状態から低い状態になるように前記第２の電位障壁の電位を制御することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。
【００７３】
前記単位画素に、電圧が可変の電源をさらに設け、前記光電変換素子と前記電源との間に、電位障壁の高さが前記空乏電位よりも高い第２の電位障壁が設けられており、前記固体撮像装置には、前記第１の電位障壁の高さが前記第２の電位障壁の高さより高くなった後、前記第１の電位障壁の電位と前記第２の障壁の電位の間の電位に前記電源の電位を設定することにより、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定させることができる。
【００７４】
複数行の前記単位画素に同時に、前記光電変換部から前記電荷保持部への電荷の転送を開始させ、前記光電変換部から前記電荷保持部への電荷の転送を終了させることができる。
【００７５】
本発明の一側面の電子機器は、光電変換部と、電荷保持部と、電荷電圧変換部と、前記光電変換部と前記電荷保持部との間の第１の電位障壁の電位および前記電荷保持部の電位を制御して、前記光電変換部から前記電荷保持部に電荷を転送する第１の転送手段と、前記電荷保持部から前記電荷電圧変換部に電荷を転送する第２の転送手段と、前記光電変換部から前記電荷保持部への電荷の転送を終了するとき、前記第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位を、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定する電位制御手段とを備える複数の単位画素を搭載する。
【００７６】
本発明の一側面においては、光電変換部から電荷保持部への電荷の転送を終了するとき、第１の電位障壁の高さが空乏状態の前記光電変換部の電位である空乏電位より高くなった後、前記光電変換部の電位が、前記第１の電位障壁の電位と前記空乏電位との間の電位に設定される。
【発明の効果】
【００７７】
本発明の一側面によれば、光電変換部で発生した電荷を保持する電荷保持部の最大蓄積電荷量を大きくすることができる。特に、本発明の一側面によれば、固体撮像装置の光学特性を低下させずに、光電変換部で発生した電荷を保持する電荷保持部の最大蓄積電荷量を大きくすることができる。
【図面の簡単な説明】
【００７８】
【図１】単位画素の構造例を示す図である。
【図２】図１の単位画素の駆動方法を説明するためのポテンシャル図である。
【図３】単位画素の他の構造例を示す図である。
【図４】図３の単位画素のポテンシャル図である。
【図５】図３の単位画素の駆動方法を説明するためのポテンシャル図である。
【図６】図３の単位画素の駆動方法を説明するためのポテンシャル図である。
【図７】図３の単位画素の蓄積電荷量の推移の一例を示すグラフである。
【図８】ＴＲＸバリアの変調について説明するための図である。
【図９】図３の単位画素の蓄積電荷量の推移の他の例を示すグラフである。
【図１０】本発明を適用した固体撮像装置の一実施の形態の構成例を示すブロック図である。
【図１１】単位画素の第１の実施の形態の構造例を示す図である。
【図１２】単位画素の第１の実施の形態を模式的に示す平面図である。
【図１３】単位画素の駆動方法の第１の実施の形態を説明するためのタイミングチャートである。
【図１４】単位画素の駆動方法の第１の実施の形態を説明するためのポテンシャル図である。
【図１５】単位画素の駆動方法の第１の実施の形態を説明するためのポテンシャル図である。
【図１６】単位画素の駆動方法の第２の実施の形態を説明するためのタイミングチャートである。
【図１７】単位画素の駆動方法の第２の実施の形態を説明するためのポテンシャル図である。
【図１８】単位画素の駆動方法の第３の実施の形態を説明するためのタイミングチャートである。
【図１９】単位画素の駆動方法の第３の実施の形態を説明するためのポテンシャル図である。
【図２０】単位画素の駆動方法の第３の実施の形態を説明するためのポテンシャル図である。
【図２１】単位画素の駆動方法の第４の実施の形態を説明するためのタイミングチャートである。
【図２２】単位画素の駆動方法の第４の実施の形態を説明するためのポテンシャル図である。
【図２３】単位画素の駆動方法の第４の実施の形態を説明するためのポテンシャル図である。
【図２４】単位画素の第２の実施の形態の構造例を示す図である。
【図２５】単位画素の第２の実施の形態を模式的に示す平面図である。
【図２６】単位画素の駆動方法の第５の実施の形態を説明するためのタイミングチャートである。
【図２７】単位画素の駆動方法の第５の実施の形態を説明するためのポテンシャル図である。
【図２８】単位画素の駆動方法の第５の実施の形態を説明するためのポテンシャル図である。
【図２９】単位画素の第３の実施の形態の構造例を示す図である。
【図３０】本発明を適用した電子機器の一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【００７９】
以下、本発明を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（基本構成）
２．第２の実施の形態（制御パルスＡＢＧをオフするようにした例）
３．第３の実施の形態（ＴＲＸバリアの電位と電源ＶＤＡの電位の制御を改良した例）
４．第４の実施の形態（電源ＶＤＡの電位を固定するようにした例）
５．第５の実施の形態（電荷排出ゲートを省略した例）
６．変形例
【００８０】
＜１．第１の実施の形態＞
図１０乃至図１５を参照して、本発明の第１の実施の形態について説明する。
【００８１】
［固体撮像装置の構成例］
図１０は、本発明が適用される固体撮像装置としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。
【００８２】
ＣＭＯＳイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５を含むように構成される。画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５は、図示せぬ半導体基板（チップ）上に形成されている。
【００８３】
画素アレイ部１１１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図１１の単位画素１３１Ａ）が、行列状に２次元配置されている。なお、以下、入射光量に応じた電荷量の光電荷を、単に「電荷」と称し、単位画素を、単に「画素」と称する場合がある。
【００８４】
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１０では、各行の画素駆動線１１６を１本ずつ示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
【００８５】
ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９は、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理により実現するようにしてもよいし、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載するようにしてもよい。
【００８６】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００８７】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００８８】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００８９】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【００９０】
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００９１】
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００９２】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に信号処理部１１８に出力される。
【００９３】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。
【００９４】
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００９５】
［単位画素の構造］
次に、図１１および図１２を参照して、図１０の画素アレイ部１１１に行列状に配置されている単位画素１３１Ａの具体的な構造について説明する。単位画素１３１Ａの構造は、基本的に図３の単位画素１１Ｂと同様であるが、ここではさらに詳細に説明する。
【００９６】
図１１の上の図は、図１２に示されるＡ−Ａ’方向の単位画素１３１Ａの断面の構成例を示し、図１１の下の図は、単位画素１３１ＡのＡ−Ａ’方向のポテンシャル図を示している。なお、このポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。また、図１２は、単位画素１３１Ａを模式的に示した平面図である。
【００９７】
単位画素１３１Ａは、光電変換素子として、例えばフォトダイオード（ＰＤ）１４１を有している。フォトダイオード１４１は、例えば、Ｎ型基板１５２上に形成されたＰ型ウェル層１５３に対して、Ｐ型層１５４を基板表面側に形成してＮ型埋め込み層１５５を埋め込むことによって形成される埋め込み型フォトダイオードである。Ｐ型層１５４およびＮ型埋め込み層１５５は、電荷排出時に空乏状態となる不純物濃度とされる。
【００９８】
単位画素１３１Ａは、フォトダイオード１４１に加えて、第１転送ゲート１４２、メモリ部（ＭＥＭ）１４３、第２転送ゲート１４４および浮遊拡散領域（ＦＤ：Floating Diffusion）１４５を有する。また、図示はしていないが、メモリ部１４３と浮遊拡散領域１４５の表面は、タングステンなどによる遮光膜が形成され、遮光されている。
【００９９】
第１転送ゲート（ＴＲＸ）１４２は、ゲート電極１４２Ａに転送パルスＴＲＸが印加されることにより、フォトダイオード１４１に蓄積されている電荷を転送する。なお、以下、ゲート電極１４２Ａに転送パルスＴＲＸが印加された状態を、転送パルスＴＲＸがオンされた状態、あるいは、第１転送ゲート１４２がオンされた状態とも称する。また、以下、ゲート電極１４２Ａに転送パルスＴＲＸが印加されていない状態を、転送パルスＴＲＸがオフされた状態、あるいは、第１転送ゲート１４２がオフされた状態とも称する。なお、ゲート電極１４２Ａと基板の間には絶縁膜１４２Ｂが形成されている。
【０１００】
メモリ部（ＭＥＭ）１４３は、ゲート電極１４２Ａの下に形成された、電荷排出時に空乏状態となる不純物濃度のＮ型の埋め込みチャネル１５６によって形成され、第１転送ゲート１４２によってフォトダイオード１４１から転送された電荷を蓄積する。なお、メモリ部１４３が、埋め込みチャネル１５６によって形成されているため、Ｓｉ−ＳｉＯ２界面での暗電流の発生を抑えることができ、画質の向上に寄与できる。
【０１０１】
また、メモリ部１４３の上部にゲート電極１４２Ａを配置し、そのゲート電極１４２Ａに転送パルスＴＲＸを印加することにより、メモリ部１４３に変調をかけることができる。すなわち、ゲート電極１４２Ａに転送パルスＴＲＸが印加されることにより、メモリ部１４３のポテンシャルが深くなる。これにより、メモリ部１４３の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
【０１０２】
なお、図１１の下の図は、転送パルスＴＲＸのオフ時とオン時のポテンシャル図を示している。この図に示されるように、転送パルスＴＲＸがオンされた場合、ゲート電極１４２Ａに印加された電圧により、フォトダイオード１４１とメモリ部１４３との間のＴＲＸバリアおよびメモリ部１４３が変調を受けて、電位が上昇する。これにより、フォトダイオード１４１からメモリ部１４３に電荷が流れ込み、電荷の転送が行われる。ここで、転送パルスＴＲＸがオフされると、ＴＲＸバリアとメモリ部１４３の電位が下がり、転送された電荷がメモリ部１４３に保持される。
【０１０３】
ここで、メモリ部１４３から見たＴＲＸバリアの高さ、ＴＲＸバリアとメモリ部１４３との間の電位差（以下、ＴＲＸ−ＭＥＭ電位差と称する）は転送パルスＴＲＸのオフ時とオン時とで異なる。具体的には、フォトダイオード１４１が空乏状態の場合の、転送パルスＴＲＸがオフ時のＴＲＸ−ＭＥＭ電位差をΔφ１とし、オン時のＴＲＸ−ＭＥＭ電位差をΔφ２とすると、Δφ１＜Δφ２となる。これは、ＴＲＸバリアよりメモリ部１４３の方が、ゲート電極１４２Ａに印加された電圧による変調を受けやすいためである。
【０１０４】
第２転送ゲート（ＴＲＧ）１４４は、ゲート電極１４４Ａに転送パルスＴＲＧが印加されることにより、メモリ部１４３に蓄積された電荷を転送する。なお、以下、ゲート電極１４４Ａに転送パルスＴＲＧが印加された状態を、転送パルスＴＲＧがオンされた状態、あるいは、第２転送ゲート１４４がオンされた状態とも称する。また、以下、ゲート電極１４４Ａに転送パルスＴＲＧが印加されていない状態を、転送パルスＴＲＧがオフされた状態、あるいは、第２転送ゲート１４４がオフされた状態とも称する。なお、ゲート電極１４４Ａと基板の間には絶縁膜１４４Ｂが形成されている。
【０１０５】
浮遊拡散領域１４５は、配線用のコンタクトを接続できる不純物濃度のＮ型層からなる電荷電圧変換部であり、第２転送ゲート１４４によってメモリ部１４３から転送された電荷を電圧に変換する。
【０１０６】
単位画素１３１Ａはさらに、リセットトランジスタ１４６、増幅トランジスタ１４７および選択トランジスタ１４８を有している。なお、図１１では、リセットトランジスタ１４６、増幅トランジスタ１４７および選択トランジスタ１４８に、ＮチャネルのＭＯＳトランジスタを用いた例を示している。しかし、リセットトランジスタ１４６、増幅トランジスタ１４７および選択トランジスタ１４８の導電型の組み合わせは、これらの組み合わせに限られるものではない。
【０１０７】
リセットトランジスタ１４６のドレイン電極は電源ＶＤＢに接続され、ソース電極は浮遊拡散領域１４５に接続されている。そして、リセットトランジスタ１４６のゲート電極にリセットパルスＲＳＴが印加され、リセットトランジスタ１４６がオンされることにより、浮遊拡散領域１４５がリセットされ、浮遊拡散領域１４５から電荷が排出される。
【０１０８】
増幅トランジスタ１４７のドレイン電極は電源ＶＤＯに接続され、ゲート電極は浮遊拡散領域１４５に接続されている。選択トランジスタ１４８のドレイン電極は増幅トランジスタ１４７のソース電極に接続され、ソース電極は垂直信号線１１７に接続されている。そして、選択トランジスタ１４８のゲート電極に選択パルスＳＥＬが印加され、選択トランジスタ１４８がオンされることにより、画素信号を読み出す対象となる単位画素１３１Ａが選択される。すなわち、増幅トランジスタ１４７は、選択トランジスタ１４８がオンされているとき、浮遊拡散領域１４５の電圧を示す信号を、垂直信号線１１７を介してカラム処理部１１３に供給する。
【０１０９】
なお、選択トランジスタ１４８を、電源ＶＤＯと増幅トランジスタ１４７のドレイン電極との間に接続するようにすることも可能である。また、リセットトランジスタ１４６、増幅トランジスタ１４７および選択トランジスタ１４８については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
【０１１０】
単位画素１３１Ａはさらに、電荷排出ゲート（ＡＢＧ）１４９および電荷排出部（ＡＢＤ）１５０を有している。
【０１１１】
電荷排出ゲート１４９は、ゲート電極１４９Ａに制御パルスＡＢＧが印加されることにより、フォトダイオード１４１に蓄積されている電荷を転送する。なお、以下、ゲート電極１４９Ａに制御パルスＡＢＧが印加された状態を、制御パルスＡＢＧがオンされた状態、あるいは、電荷排出ゲート１４９がオンされた状態とも称する。また、以下、ゲート電極１４９Ａに制御パルスＡＢＧが印加されていない状態を、制御パルスＡＢＧがオフされた状態、あるいは、電荷排出ゲート１４９がオフされた状態とも称する。さらに、以下、フォトダイオード１４１と電荷排出部１５０との間のポテンシャルバリア（電位障壁）を、ＡＢＧバリアと称する。なお、ゲート電極１４９Ａと基板の間には絶縁膜１４９Ｂが形成されている。
【０１１２】
電荷排出部１５０は、配線用のコンタクトを接続できる不純物濃度のＮ型層により構成され、電源ＶＤＡに接続されている。従って、電荷排出部１５０の電位は、電源ＶＤＡの電位とほぼ等しくなる。そして、電荷排出ゲート１４９によってフォトダイオード１４１から電荷排出部１５０に転送された電荷は、電源ＶＤＡへと排出される。また、電荷排出ゲート１４９および電荷排出部１５０は、露光終了後の読み出し期間中にフォトダイオード１４１が飽和して電荷が溢れるのを防ぐ作用をなす。
【０１１３】
電源ＶＤＡは、供給電圧を可変することができる。
【０１１４】
また、単位画素１３１Ａには、ゲート電極１４２Ａ（絶縁膜１４２Ｂ）の下の、フォトダイオード１４１とメモリ部１４３との境界部分に、Ｎ−の不純物拡散領域１５７を設けることにより、オーバーフローパス１５１が形成されている。単位画素１３１Ａでは、低照度での発生電荷を優先的にフォトダイオード１４１で蓄積する手段として、このオーバーフローパス１５１が用いられる。
【０１１５】
具体的には、フォトダイオード１４１とメモリ部１４３との境界部分にＮ−の不純物拡散領域１５７を設けることで、図１１の下の図に示されるように、転送パルスＴＲＸがオフされているときのＴＲＸバリアの電位が上がる。このＴＲＸバリアの電位が上がった部分がオーバーフローパス１５１となる。そして、フォトダイオード１４１で発生し、オーバーフローパス１５１のポテンシャルを超えた電荷は、自動的にメモリ部１４３に漏れて、蓄積される。換言すれば、オーバーフローパス１５１のポテンシャル以下の発生電荷はフォトダイオード１４１に蓄積される。
【０１１６】
オーバーフローパス１５１は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス１５１は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード１４１での光電変換によって発生し、オーバーフローパス１５１のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部１４３へ転送する。
【０１１７】
なお、図１１の例では、Ｎ−の不純物拡散領域１５７を設けることによりオーバーフローパス１５１を形成した構造が採用されている。しかし、Ｎ−の不純物拡散領域１５７を設ける代わりに、Ｐ−の不純物拡散領域１５７を設けることによりオーバーフローパス１５１を形成した構造をとることも可能である。
【０１１８】
［メモリ部１４３のゲート電極の電位］
ここで、電荷保持領域としてのメモリ部１４３のゲート電極、即ち、第１転送ゲート１４２のゲート電極１４２Ａの電位について説明する。
【０１１９】
本実施形態においては、電荷保持領域としてのメモリ部１４３のゲート電極の電位が、第１転送ゲート１４２および第２転送ゲート１４４のうち少なくともいずれか、たとえば第１転送ゲート１４２を非導通状態とする期間に、ピニング状態とする電位に設定される。
より具体的には、第１転送ゲート１４２若しくは第２転送ゲート１４４のいずれか一方、または両方を非導通状態とする際に、ゲート電極１４２Ａ，１４４Ａに印加する電圧が、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるように設定される。
【０１２０】
本実施形態のように、転送ゲートを形成するトランジスタがＮ型の場合、第１転送ゲート１４２を非導通状態とする際に、ゲート電極１４２Ａに印加する電圧がＰ型ウェル層１５３に対しグランドＧＮＤよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがＰ型である場合、Ｐ型ウェル層がＮ型ウェル層となり、このＮ型ウェル層に対して電源電圧ＶＤＤよりも高い電圧に設定される。
【０１２１】
第１転送ゲート１４２を非導通状態とする際に、ゲート電極１４２Ａに印加する電圧を、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。
【０１２２】
第１転送ゲート１４２のゲート電極１４２Ａの電位を、Ｐ型ウェル層１５３に対して同電位（例えば０Ｖ）とすると、Ｓｉ表面の結晶欠陥から発生するキャリアがメモリ部１４３に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、本実施形態においては、メモリ部１４３上に形成されるゲート電極１４２Ａのオフ（ＯＦＦ）電位を、Ｐ型ウェル層１５３に対して負電位、例えば−２．０Ｖとする。これにより、本実施形態においては、電荷保持期間中はメモリ部１４３のＳｉ表面に正孔（ホール：Hole）を発生させ、Ｓｉ表面で発生した電子（エレクトロン：Electron）を再結合させることが可能で、その結果、暗電流を低減することが可能である。
【０１２３】
なお、図１１の構成においては、メモリ部１４３の端部に、第２転送ゲート１４４のゲート電極１４４Ａが存在することから、このゲート電極１４４Ａも負電位とすることで、メモリ部１４３の端部で発生する暗電流も同様に抑えることが可能である。
【０１２４】
ＣＭＯＳイメージセンサ１００は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード１４１に蓄積された電荷を、遮光されたメモリ部１４３および浮遊拡散領域１４５へ転送することで、グローバル露光を実現する。このグローバル露光により、全画素一致した露光期間による歪みのない撮像が可能となる。
【０１２５】
［単位画素１３１Ａの駆動方法］
次に、図１３乃至図１５を参照して、ＣＭＯＳイメージセンサ１００の単位画素１３１Ａの駆動方法について説明する。なお、図１３は、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素１３１Ａの選択パルスＳＥＬ、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、電源ＶＤＡの電位（≒電荷排出部１５０の電位）の、１フレーム期間におけるタイミングチャートを示している。また、図１４および図１５は、図１３の時刻ｔ１乃至ｔ５における、図１２のＡ−Ａ’方向の単位画素１３１Ａのポテンシャル図を示している。なお、このポテンシャル図において、縦方向が電位を示し、上方向は、電位が低くなる方向であり、ＴＲＸバリアおよびＡＢＧバリアの高さが高くなる方向である。逆に、下方向は、電位が高くなる方向であり、ＴＲＸバリアおよびＡＢＧバリアの高さが低くなる方向である。
【０１２６】
なお、以下、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧがオンされているときの各パルスの電圧をＯＮ電圧と称し、オフされているときの各パルスの電圧をＯＦＦ電圧と称する。
【０１２７】
まず、全画素同時に転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオンされ、第１転送ゲート１４２および第２転送ゲート１４４がオンするとともに、浮遊拡散領域１４５がリセットされる。その結果、フォトダイオード１４１、メモリ部１４３、浮遊拡散領域１４５の電荷が排出される。その後、まず転送パルスＴＲＸがオフされ、第１転送ゲートがオフされた後、転送パルスＴＲＧおよびリセットパルスＲＳＴがオフされ、第２転送ゲート１４４がオフされる。そして、全画素同時に露光が開始され、フォトダイオード１４１への電荷の蓄積が開始される。すなわち、信号電荷の蓄積期間が開始される。
【０１２８】
次に、全画素同時に、リセットパルスＲＳＴがオンされ、浮遊拡散領域１４５がリセットされ、浮遊拡散領域１４５から電荷が排出され、リセットパルスＲＳＴがオフされる。
【０１２９】
次に、全画素同時に、転送パルスＴＲＧがオンされ、第２転送ゲート１４４がオンされ、メモリ部１４３に蓄積されている電荷が浮遊拡散領域１４５に転送された後、転送パルスＴＲＧがオフされ、第２転送ゲート１４４がオフされる。
【０１３０】
次に、全画素同時に、転送パルスＴＲＸがオンされ、第１転送ゲート１４２がオンされ、フォトダイオード１４１に蓄積されている電荷がメモリ部１４３に転送される。さらに、全画素同時に、制御パルスＡＢＧがオンされ、電源ＶＤＢの電位がＶＤＡ（Ｈ）からＶＤＡ（Ｌ）に変更される。その後、全画素同時に転送パルスＴＲＸがオフされ、第１転送ゲート１４２がオフされ、全画素同時に露光が終了し、信号電荷の蓄積期間が終了する。その後、全画素同時に電源ＶＤＢの電位がＶＤＡ（Ｌ）からＶＤＡ（Ｈ）に戻される。
【０１３１】
蓄積期間が終了した後、各画素１３１に蓄積した電荷に基づく画素信号を読み出す読み出し期間となる。なお、画素信号の読み出しは、画素ごとあるいは複数の画素単位で実行される。なお、以下、行ごとに実行する例を示す。
【０１３２】
例えば、ｉ行目の単位画素１３１Ａの画素信号を読み出す場合、ｉ行目の選択トランジスタ１４８に対する選択パルスＳＥＬがオンされ、ｉ行目の単位画素１３１Ａが画素信号を読み出す対象に選択される。
【０１３３】
そして、まず、浮遊拡散領域１４５に蓄積されている電荷、すなわち、蓄積期間中にメモリ部１４３に蓄積され、浮遊拡散領域１４５に転送された電荷に基づく信号レベルを示す画素信号（以下、画素信号ＳＨと称する）が読み出される。なお、以下、画素信号ＳＨを読み出す期間をＤＨ期間と称する。
【０１３４】
次に、リセットパルスＲＳＴがオンされ、浮遊拡散領域１４５がリセットされた後、リセットパルスＲＳＴがオフされる。そして、リセットレベルを示すリセット信号が読み出される。なお、以下、リセット信号を読み出す期間をＰ期間と称する。
【０１３５】
さらに、転送パルスＴＲＧがオンされ、第２転送ゲート１４４がオンされ、メモリ部１４３に蓄積されている電荷、すなわち、蓄積期間中にフォトダイオード１４１に蓄積され、メモリ部１４３に転送された電荷が、浮遊拡散領域１４５に転送される。そして、浮遊拡散領域１４５に転送された電荷に基づく信号レベルを示す画素信号（以下、画素信号ＳＬと称する）が読み出される。なお、以下、画素信号ＳＬを読み出す期間をＤＬ期間と称する。
【０１３６】
その後、選択パルスＳＥＬがオフされ、ｉ行目の単位画素１３１Ａの読み出し期間が終了し、ｉ＋１行目の単位画素１３１Ａの読み出し期間に遷移する。そして、全ての行の画素信号の読み出しが終了した後、必要に応じて、図１３のタイミングチャートの先頭に遷移し、次のフレームの蓄積期間が開始される。
【０１３７】
ここで、図１４および図１５を参照して、図１３のタイミングチャートの時刻ｔ１乃至ｔ５における単位画素１３１Ａの各部のポテンシャルの詳細について説明する。
【０１３８】
時刻ｔ１は、露光期間中であり、転送パルスＴＲＸ、転送パルスＴＲＧ、制御パルスＡＢＧがオフされ、電源ＶＤＡの電位がＶＤＡ（Ｈ）に設定されている。この時のＴＲＸ−ＭＥＭ電位差は、上述したようにΔφ１となる。また、ＡＢＧバリアの電位は空乏状態のフォトダイオード１４１の電位（以下、ＰＤ空乏電位と称する）より低く、電源ＶＤＡの電位ＶＤＡ（Ｈ）はＰＤ空乏状態より高くなっている。
【０１３９】
時刻ｔ２は、フォトダイオード１４１からメモリ部１４３に電荷を転送している期間であり、時刻ｔ１の状態から、転送パルスＴＲＸがオンされている。この時、ＴＲＸバリアの電位は、ＰＤ空乏電位より高くなっている。すなわち、ＴＲＸバリアの高さは空乏電位より低くなっている。また、この時のＴＲＸ−ＭＥＭ電位差は、上述したようにΔφ２（＞Δφ１）となる。
【０１４０】
時刻ｔ３において、時刻ｔ２の状態から、制御パルスＡＢＧがオンされ、ＡＢＧバリアの電位が上がっている。なお、このときのＡＢＧバリアの電位は、ＰＤ空乏電位より低くなるように設定される。すなわち、ＡＢＧバリアの高さは、ＰＤ空乏電位より低くなる。
【０１４１】
時刻ｔ４において、時刻ｔ３の状態から、転送パルスＴＲＸがオフされ、電源ＶＤＡの電位がＶＤＡ（Ｈ）からＶＤＡ（Ｌ）に下げられている。なお、ＶＤＡ（Ｌ）は、ＴＲＸバリアの電位＜ＶＤＡ（Ｌ）＜ＡＢＧバリアの電位となるように設定される。また、転送パルスＴＲＸをオンからオフに切替えた直後は、まだＴＲＸバリアおよびメモリ部１４３の電位に変調がかかっており、先に示した理由により、ＴＲＸ−ＭＥＭ電位差は、Δφ１より大きくなる。
【０１４２】
ここで、ＴＲＸバリアの電位が、時刻ｔ１のＴＲＸバリアの電位より高く、時刻ｔ３のＡＢＧバリアの電位より低くなったときに、電源ＶＤＡの電位をＶＤＡ（Ｌ）に設定することにより、電源ＶＤＡから電荷排出ゲート１４９を介してフォトダイオード１４１に電荷が移動する。これにより、フォトダイオード１４１の電位が、ＰＤ空乏電位より低いＶＤＡ（Ｌ）に設定される。このフォトダイオード１４１の電位の変調を受けて、ＴＲＸバリアの電位はフォトダイオード１４１が空乏状態のときの電位より低くなる。換言すれば、ＴＲＸバリアの高さは、フォトダイオード１４１が空乏状態のときより高くなる。そして、最終的に、ＴＲＸ−ＭＥＭ電位差は、Δφ３（＞Δφ１）となる。すなわち、転送パルスＴＲＸをオフし、ＴＲＸバリアの高さがＰＤ空乏電位より高くなった後、フォトダイオード１４１の電位が、ＴＲＸバリアの電位とＰＤ空乏電位の間の電位Δφ３に設定される。
【０１４３】
従って、フォトダイオード１４１からメモリ部１４３に電荷を転送した後、ＴＲＸ−ＭＥＭ電位差は、フォトダイオード１４１が空乏状態のときのΔφ１よりも大きくなる。また、ＴＲＸ−ＭＥＭ電位差がΔφ１より大きい状態は、露光を開始する前に、転送パルスＴＲＸをオンし、ＴＲＸバリアの電位を上げるまで継続する。従って、フォトダイオード１４１から転送される電荷を蓄積する間、ＴＲＸバリアを高くし、メモリ部１４３単独の最大蓄積電荷量を大きくすることができる。
【０１４４】
なお、この時、電源ＶＤＡの電位をＶＤＡ（Ｌ）に切り替えるタイミングと、転送パルスＴＲＸをオフするタイミングには、注意が必要である。具体的には、ＴＲＸバリアの電位がＶＤＡ（Ｌ）より高いときに、電源ＶＤＡの電位がＶＤＡ（Ｌ）に切り替わってしまうと、メモリ部１４３の電位までＶＤＡ（Ｌ）に設定されてしまう。従って、ＴＲＸバリアの電位がＶＤＡ（Ｌ）より低くなってから、電源ＶＤＡの電位をＶＤＡ（Ｌ）に切り替えるようにタイミングを調整する必要がある。
【０１４５】
時刻ｔ５において、時刻ｔ４の状態から、電源ＶＤＡの電位がＶＤＡ（Ｈ）に戻されている。これにより、電源ＶＤＡの電位の切替えを、フォトダイオード１４１からメモリ部１４３への電荷の転送時に限定することができ、全画素同時に行うことができる。従って、電源ＶＤＡを全ての画素で共通化することができる。
【０１４６】
以上のようにして、メモリ部１４３の領域を拡大せずに、フォトダイオード１４１に蓄積された電荷をメモリ部１４３で保持している間、ＴＲＸバリアを高くし、メモリ部１４３単独の最大蓄積電荷量を大きくすることができる。従って、メモリ部１４３単独の最大蓄積電荷量が大きくするのに、フォトダイオード１４１の領域を縮小する必要がないため、ＣＭＯＳイメージセンサ１００の光学特性は低下しない。また、メモリ部１４３で電荷を保持している期間中にＴＲＸバリアが高くなるので、メモリ部１４３からの電荷の飽和減りを減少させることができる。
【０１４７】
＜２．第２の実施の形態＞
次に、図１６および図１７を参照して、本発明の第２の実施の形態について説明する。なお、第２の実施の形態は、第１の実施の形態と比較して、単位画素１３１Ａの駆動方法のみが異なり、ＣＭＯＳイメージセンサ１００および単位画素１３１Ａの構成は、第１の実施の形態と同様である。
【０１４８】
［単位画素１３１Ａの駆動方法］
図１６は、図１３と同様に、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素１３１Ａの選択パルスＳＥＬ、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、電源ＶＤＡの電位の、１フレーム期間におけるタイミングチャートを示している。また、図１７は、図１４および図１５と同様に、図１６の時刻ｔ４乃至ｔ１２における、図１２のＡ−Ａ’方向の単位画素１３１Ａのポテンシャル図を示している。
【０１４９】
第１の実施の形態では、時刻ｔ４において、電源ＶＤＡの電位をＶＤＡ（Ｌ）に設定した後、時刻ｔ５において、電源ＶＤＡの電圧をＶＤＡ（Ｈ）に戻していた。そのため、フォトダイオード１４１の電位は、時刻ｔ４においてＶＤＡ（Ｌ）に設定された後、時刻ｔ５において、ＡＢＧバリアの電位まで上がっていた。これにより、ＴＲＸバリアの変調量が小さくなり、ＴＲＸバリアが低くなり、メモリ部１４３単独の最大蓄積電荷量が小さくなっていた。第２の実施の形態は、この問題を解決するためのものである。
【０１５０】
なお、第１の実施の形態と共通する部分については、その説明は繰返しになるので省略する。
【０１５１】
図１３と図１６のタイミングチャートを比較すると、時刻ｔ４までの動作は同じで、時刻ｔ１１と時刻ｔ１２における動作が異なっている。この点について、図１７を参照して説明する。
【０１５２】
上述したように、時刻ｔ４では、電源ＶＤＡの電位がＶＤＡ（Ｌ）に設定され、フォトダイオード１４１の電位がＶＤＡ（Ｌ）に設定されている。
【０１５３】
時刻ｔ１１において、時刻ｔ４の状態から、電源ＶＤＡの電位がＶＤＡ（Ｌ）に維持されたまま、制御パルスＡＢＧがオフされ、ＡＢＧバリアの電位が、ＶＤＡ（Ｌ）より低くなっている。
【０１５４】
時刻ｔ１２において、時刻ｔ１１の状態から、電源ＶＤＡの電位がＶＤＡ（Ｈ）に戻されている。しかし、ＡＢＧバリアの電位がＶＤＡ（Ｌ）より低い電位に設定されているため、フォトダイオード１４１の電位は、電源ＶＤＡの電位が上がっても、ＶＤＡ（Ｌ）のまま維持される。
【０１５５】
このように、電源ＶＤＡの電位をＶＤＡ（Ｈ）に戻しても、フォトダイオード１４１の電位がＶＤＡ（Ｌ）に保たれるため、メモリ部１４３単独の最大蓄積電荷量の減少が防止される。また、フォトダイオード１４１の電位が、ＡＢＧバリアの電位ではなく、ＶＤＡ（Ｌ）により規定されるので、画素間のバラツキを小さくすることができる。
【０１５６】
さらに、第２の実施の形態においては、時刻ｔ３（図８）において、ＡＢＧバリアの電位を、ＰＤ空乏電位より高く設定するようにしても構わない。これにより、ＶＤＡ（Ｌ）は、ＰＤ空乏電位より低い電位であればよくなり、電源ＶＤＡの設計条件の自由度が増す。
【０１５７】
さらに、制御パルスＡＢＧをオンした後、すぐにオフするため、例えば、選択パルスＳＥＬと制御パルスＡＢＧが同時にオンされることがない。これにより、選択パルスＳＥＬ用の配線と制御パルスＡＢＧ用の配線との間の容量カップリングの影響を考慮する必要がなくなる。従って、選択パルスＳＥＬ用の配線と制御パルスＡＢＧ用の配線を遠ざける等の対策を施す必要がなく、単位画素１３１Ａ内のレイアウトの自由度が増す。
【０１５８】
＜３．第３の実施の形態＞
次に、図１８乃至図２０を参照して、本発明の第３の実施の形態について説明する。なお、第３の実施の形態は、第１および第２の実施の形態と比較して、単位画素１３１Ａの駆動方法のみが異なり、ＣＭＯＳイメージセンサ１００および単位画素１３１Ａの構成は、第１および第２の実施の形態と同様である。
【０１５９】
［単位画素１３１Ａの駆動方法］
図１８は、図１３と同様に、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素１３１Ａの選択パルスＳＥＬ、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、電源ＶＤＡの電位の、１フレーム期間におけるタイミングチャートを示している。また、図１９および図２０は、図１４および図１５と同様に、図１８の時刻ｔ２１乃至ｔ２６における、図１２のＡ−Ａ’方向の単位画素１３１Ａのポテンシャル図を示している。
【０１６０】
第１および第２の実施の形態では、上述したように、電源ＶＤＡの電位をＶＤＡ（Ｌ）に切替えるタイミングと、転送パルスＴＲＸをオフするタイミングに注意する必要があった。具体的には、メモリ部１４３の電位がＶＤＡ（Ｌ）に設定されてしまわないように、ＴＲＸバリアの電位がＶＤＡ（Ｌ）より低くなってから、電源ＶＤＡの電位をＶＤＡ（Ｌ）に切り替えるようにタイミングを調整する必要があった。第３の実施の形態は、このタイミングの調整を確実に行うようにするものである。
【０１６１】
なお、第１および第２の実施の形態と共通する部分については、その説明は繰返しになるので省略する。
【０１６２】
図１３と図１８のタイミングチャートを比較すると、時刻ｔ２までの動作は同じで、時刻ｔ２１乃至時刻ｔ２６の動作が異なっている。
【０１６３】
時刻ｔ２１において、時刻ｔ２の状態から、転送パルスＴＲＸの電圧がＯＮ電圧からｍｉｄ−ＯＮ電圧(ＯＦＦ電圧＜ｍｉｄ−ＯＮ電圧＜ＯＮ電圧)に下げられ、転送パルスＡＢＧがオフされている。この時のＴＲＸ−ＭＥＭ電位差は、Δφ２１（Δφ１＜Δφ２１≦Δφ２）となる。なお、第３の実施の形態では、これまでの実施の形態と異なり、図を分かりやすくするために、制御パルスＡＢＧがオフされているときのＡＢＧバリアの電位が、ＰＤ空乏電位より高く設定される例を示している。
【０１６４】
時刻ｔ２２において、時刻ｔ２１の状態から、電源ＶＤＡの電位がＶＤＡ（Ｈ）からＶＤＡ（Ｍ）に下げられている。ＶＤＡ（Ｍ）は、時刻ｔ２１のＡＢＧバリアの電位およびＰＤ空乏電位より低く、時刻ｔ２１のＴＲＸバリアの電位およびＶＤＡ（Ｌ）より高い電位に設定される。これにより、フォトダイオード１４１の電位がＶＤＡ（Ｍ）に設定される。また、フォトダイオード１４１の電位の変調を受けて、ＴＲＸバリアの電位が下がり、ＴＲＸ−ＭＥＭ電位差は、Δφ２２（＞Δφ２１）となる。
【０１６５】
時刻ｔ２３において、時刻ｔ２２の状態から、転送パルスＴＲＸの電圧がｍｉｄ−ＯＮ電圧からＯＦＦ電圧に下げられている。これにより、ＴＲＸ−ＭＥＭ電位差は、Δφ２３（Δφ１＜Δφ２３≦Δφ２２）となる。
【０１６６】
時刻ｔ２４において、時刻ｔ２３の状態から、電源ＶＤＡの電位がＶＤＡ（Ｍ）からＶＤＡ（Ｌ）に下げられている。これにより、フォトダイオード１４１の電位がＶＤＡ（Ｌ）に設定される。また、フォトダイオード１４１の電位の変調を受けて、ＴＲＸバリアの電位が下がり、ＴＲＸ−ＭＥＭ電位差は、Δφ２４（＞Δφ２３）となる。ここで、ＴＲＸ−ＭＥＭ電位差を、時刻ｔ２３のΔφ２３よりさらに大きい電位差にすることで、メモリ部１４３単独の最大蓄積電荷量を大きくするとともに、メモリ部１４３からの電荷の飽和減りを減少させることができる。
【０１６７】
時刻ｔ２５において、時刻ｔ２４の状態から、図１７の時刻ｔ１１と同様に、電源ＶＤＡの電位がＶＤＡ（Ｌ）に維持されたまま、制御パルスＡＢＧがオフされ、ＡＢＧバリアの電位が、ＶＤＡ（Ｌ）より低くなっている。
【０１６８】
時刻ｔ２６において、時刻ｔ２５の状態から、図１７の時刻ｔ１２の場合と同様に、電源ＶＤＡの電圧がＶＤＡ（Ｈ）に戻されている。
【０１６９】
このようにして、電源ＶＤＡの電位がＴＲＸバリアの電位より低く設定され、メモリ部１４３の電位が電源ＶＤＡの電位に設定されてしまうことを確実に防止することができる。
【０１７０】
＜４．第４の実施の形態＞
次に、図２１乃至図２３を参照して、本発明の第４の実施の形態について説明する。なお、第４の実施の形態は、第１乃至第３の実施の形態と比較して、単位画素１３１Ａの駆動方法のみが異なり、ＣＭＯＳイメージセンサ１００および単位画素１３１Ａの構成は、第１乃至第３の実施の形態と同様である。
【０１７１】
［単位画素１３１Ａの駆動方法］
図２１は、図１３と同様に、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素１３１Ａの選択パルスＳＥＬ、制御パルスＡＢＧ、転送パルスＴＲＸ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、電源ＶＤＡの電位の、１フレーム期間におけるタイミングチャートを示している。また、図２２および図２３は、図１４および図１５と同様に、図２１の時刻ｔ３１乃至ｔ３６における、図１２のＡ−Ａ’方向の単位画素１３１Ａのポテンシャル図を示している。
【０１７２】
第４の実施の形態は、電源ＶＤＡの電位をＶＤＡ（Ｆ）に固定したものである。なお、ＶＤＡ（Ｆ）は、ＰＤ空乏電位より低く設定される。すなわち、ＶＤＡ（Ｆ）は、電源ＶＤＡからＰＤ空乏電位へ電荷が移動する方向の電位に設定される。また、ＶＤＡ（Ｆ）は、フォトダイオード１４１が空乏状態の場合の転送パルスＴＲＸがオフ時のＴＲＸバリアより高い電位に設定される。
【０１７３】
なお、第１乃至第３の実施の形態と共通する部分については、その説明は繰返しになるので省略する。
【０１７４】
時刻ｔ３１は、露光期間中であり、転送パルスＴＲＸ、転送パルスＴＲＧ、制御パルスＡＢＧがオフされ、電源ＶＤＡの電位がＶＤＡ（Ｆ）に設定されている。以下、この時のＴＲＸ−ＭＥＭ電位差をΔφ３１とする。
【０１７５】
時刻ｔ３２は、フォトダイオード１４１からメモリ部１４３に電荷を転送している期間であり、時刻ｔ３１の状態から、転送パルスＴＲＸがオンされている。この時のＴＲＸ−ＭＥＭ電位差は、Δφ３２(＞Δφ３１)となる。
【０１７６】
時刻ｔ３３において、時刻ｔ３２の状態から、転送パルスＴＲＸの電圧がＯＮ電圧からｍｉｄ−ＯＮ電圧(ＯＦＦ電圧＜ｍｉｄ−ＯＮ電圧＜ＯＮ電圧)に下げられ、転送パルスＴＲＸがオフされている。この時のＴＲＸ−ＭＥＭ電位差は、Δφ３３（Δφ３１＜Δφ３３≦Δφ３２）となる。なお、この時、ＴＲＸバリアの電位は、ＶＤＡ（Ｆ）より低く設定され、ＴＲＸバリアの高さがＶＤＡ（Ｆ）より高くなる。
【０１７７】
時刻ｔ３４において、時刻ｔ３３の状態から、転送パルスＡＢＧがオフされ、ＡＢＧバリアの電位が上がっている。この時、ＡＢＧバリアの電位は、ＶＤＡ（Ｆ）より高い電位に設定される。すなわち、ＡＢＧバリアの高さが、ＶＤＡ（Ｆ）より高い状態から低い状態になる。これにより、フォトダイオード１４１の電位が、ＶＤＡ（Ｆ）に設定される。また、フォトダイオード１４１の電位の変調を受けて、ＴＲＸバリアの電位が下がり、ＴＲＸ−ＭＥＭ電位差は、Δφ３４(＞Δφ３３)となる。
【０１７８】
時刻ｔ３５において、時刻ｔ３４の状態から、転送パルスＡＢＧの電圧がｍｉｄ−ＯＮ電圧からＯＦＦ電圧に下げられている。これにより、ＴＲＸ−ＭＥＭ電位差は、Δφ３５（Δφ３１＜Δφ３５≦Δφ３４）となる。
【０１７９】
時刻ｔ３６において、時刻ｔ３５の状態から、制御パルスＡＢＧがオフされ、ＡＢＧバリアの電位が、ＶＤＡ（Ｆ）より低くなっている。
【０１８０】
第４の実施の形態では、他の画素内の電源と電源ＶＤＡを共通化することができなくなるが、リセットトランジスタ１４６の動作範囲を小さく設計することが可能となる。具体的には、他の画素内の電源と電源ＶＤＡを共通化する場合、リセットトランジスタ１４６がオフ時のリセットバリアの電位を、ＶＤＡ（Ｌ）より低く設計する必要があった。そうしないと、リセットトランジスタ１４６のオフ時に、浮遊拡散領域１４５の電位がＶＤＡ（Ｌ）に設定されてしまうためである。これを防ぐように、リセットトランジスタ１４６を設計すると、リセットトランジスタ１４６の動作範囲が大きくなり、リセットトランジスタ１４６のオン時の設計が難しくなる。これに対して、第４の実施の形態により電源ＶＤＡと他の画素内の電源を分けることで、リセットトランジスタの動作範囲は前述のような制約を受けることなく、通常のＣＭＯＳイメージセンサと同様の動作範囲で設計することができるようになる。
【０１８１】
＜５．第５の実施の形態＞
次に、図２４乃至図２８を参照して、本発明の第５の実施の形態を説明する。
【０１８２】
なお、第５の実施の形態は、第１の実施の形態と比較して、ＣＭＯＳイメージセンサ１００の構成は同様であり、単位画素の構成、および、単位画素の駆動方法が異なる。
【０１８３】
［単位画素の構造］
ここで、図２４および図２５を参照して、図１０の画素アレイ部１１１に行列状に配置される単位画素１３１Ｂの具体的な構造について説明する。
【０１８４】
図２４の上の図は、図２５に示されるＢ−Ｂ’方向の単位画素１３１Ｂの断面の構成例を示し、図２４の下の図は、単位画素１３１ＢのＢ−Ｂ’方向のポテンシャル図を示している。なお、このポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。また、図２５は、単位画素１３１Ｂを模式的に示した平面図である。
【０１８５】
なお、図２４および図２５において、図１１および図１２と対応する部分には、同じ符合を付してあり、その説明は繰返しになるので適宜省略する。
【０１８６】
単位画素１３１Ｂは、単位画素１３１Ａと比較して、電荷排出ゲート１４９が設けられておらず、代わりに、フォトダイオード１４１と電荷排出部１５０の境界部分にＰ−の不純物拡散領域２０１が設けられている。これにより、図１１の下のポテンシャル図と図２４の下のポテンシャル図とを比較して明らかなように、フォトダイオード１４１と電荷排出部１５０の境界部分の電位が上がっている。
【０１８７】
なお、以下、単位画素１３１Ｂには、電荷排出ゲート（ＡＢＧ）１４９が設けられていないが、便宜上、フォトダイオード１４１と電荷排出部１５０との間のポテンシャルバリアをＡＢＧバリアと称する。
【０１８８】
また、以下、フォトダイオード１４１が空乏状態の場合の、転送パルスＴＲＸがオフ時のＴＲＸ−ＭＥＭ電位差をΔφ４１とし、転送パルスＴＲＸがオン時のＴＲＸ−ＭＥＭ電位差をΔφ４２とする。上述したように、ＴＲＸバリアよりメモリ部１４３の方が、ゲート電極１４２Ａに印加された電圧による変調を受けやすいため、Δφ４２＞Δφ４１となる。
【０１８９】
［単位画素１３１Ｂの駆動方法］
次に、図２６乃至図２８を参照して、単位画素１３１Ｂの駆動方法について説明する。なお、図２６は、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素１３１Ａの選択パルスＳＥＬ、転送パルスＴＲＸ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、電源ＶＤＡの電位の、１フレーム期間におけるタイミングチャートを示している。また、図２７および図２８は、図１４および図１５と同様に、図２６の時刻ｔ４１乃至ｔ４６における、図２５のＢ−Ｂ’方向の単位画素１３１Ｂのポテンシャル図を示している。
【０１９０】
なお、第１乃至第４の実施の形態と共通する部分については、その説明は繰返しになるので省略する。
【０１９１】
図１８と図２６のタイミングチャートを比較すると、制御パルスＡＢＧのタイミングチャートがない点、および、電源ＶＤＡのタイミングチャートが異なっている。
【０１９２】
時刻ｔ４１は、露光期間中であり、転送パルスＴＲＸ、転送パルスＴＲＧがオフされ、電源ＶＤＡの電位がＶＤＡ（Ｈ）に設定されている。この時のＴＲＸ−ＭＥＭ電位差は、上述したようにΔφ４１となる。また、ＡＢＧバリアの電位は、この時点のＴＲＸバリアの電位より高く、ＰＤ空乏電位より低く設定されている。すなわち、ＡＢＧバリアの高さは、この時点のＴＲＸバリアより低く、ＰＤ空乏電位より高く設定されている。
【０１９３】
時刻ｔ４２は、フォトダイオード１４１からメモリ部１４３に電荷を転送している期間であり、時刻ｔ４１の状態から、転送パルスＴＲＸがオンされている。この時、ＴＲＸバリアの電位は、ＰＤ空乏電位より高くなっている。また、この時のＴＲＸ−ＭＥＭ電位差は、上述したようにΔφ４２（＞Δφ４１）となる。
【０１９４】
時刻ｔ４３において、時刻ｔ４２の状態から、転送パルスＴＲＸの電圧がＯＮ電圧からｍｉｄ−ＯＮ電圧(ＯＦＦ電圧＜ｍｉｄ−ＯＮ電圧＜ＯＮ電圧)に下げられている。この時のＴＲＸバリアの電位は、ＡＢＧバリアの電位より低く設定され、ＴＲＸバリアの高さが、ＡＢＧバリアより高くなっている。また、この時のＴＲＸ−ＭＥＭ電位差は、Δφ４３(Δφ４１＜Δφ４３≦Δφ４２)となる。
【０１９５】
時刻ｔ４４において、時刻ｔ４３の状態から、電源ＶＤＡの電位がＶＤＡ（Ｈ）からＶＤＡ（Ｌ）に下げられている。なお、ＶＤＡ（Ｌ）は、ＡＢＧバリアの電位＞ＶＤＡ（Ｌ）＞時刻ｔ４３のＴＲＸバリアの電位（転送パルスＴＲＸがｍｉｄ−ＯＮ電圧時）の関係を満たすように設定される。すなわち、電源ＶＤＡの電位が、ＡＢＧバリアの電位とＴＲＸバリの電位の間の電位に設定される。これにより、フォトダイオード１４１の電位がＶＤＡ（Ｌ）に設定される。このフォトダイオード１４１の電位の変調を受けて、ＴＲＸ−ＭＥＭ電位差は、Δφ４４(＞Δφ４３)となる。
【０１９６】
時刻ｔ４５において、時刻ｔ４４の状態から、転送パルスＴＲＸの電圧がｍｉｄ−ＯＮ電圧からＯＦＦ電圧に下げられている。これにより、ＴＲＸ−ＭＥＭ電位差は、Δφ４５(Δφ４１＜Δφ４５≦Δφ４４)となる。
【０１９７】
時刻ｔ４６において、時刻ｔ４５の状態から、電源ＶＤＡの電位がＶＤＡ（Ｌ）からＶＤＡ（Ｈ）に戻されている
【０１９８】
以上のようにして、電荷排出ゲート１４９を削除した構成においても、メモリ部１４３の領域を拡大せずに、フォトダイオード１４１に蓄積された電荷をメモリ部１４３で保持している間、ＴＲＸバリアを高くし、メモリ部１４３単独の最大蓄積電荷量を大きくすることができる。
【０１９９】
また、電荷排出ゲート１４９を削除することにより、単位画素１３１Ｂの各部のレイアウトの自由度が増す。具体的には、電荷排出ゲート１４９を設ける場合、電荷排出ゲート１４９と他のゲートとの間隔や、電荷排出ゲート１４９と隣接画素のアクティブ領域との間隔などを考慮する必要がある。一方、電荷排出ゲート１４９を削除することで、この設計上の制約がなくなるとともに、電荷排出ゲート１４９を設ける領域が不要となり、フォトダイオード１４１やメモリ部１４３など、他の領域を拡大することが可能になる。
【０２００】
＜６．変形例＞
本発明は、上述した実施の形態で説明した単位画素以外の構造にも採用することができる。以下、本発明が適用可能なその他の単位画素の構造の例について説明する。なお、以下の図において、図１１および図２４と対応する部分には同一符号を付してあり、その説明は適宜省略する。
【０２０１】
［単位画素のその他の構成例］
図２９は、単位画素のその他の構成例である単位画素１３１Ｃの構造を示す図である。
【０２０２】
図２９の単位画素１３１Ｃは、図１１の単位画素Ａと比較して、フォトダイオード１４１とメモリ部１４３との境界部分に、Ｎ−の不純物拡散領域１５７が設けられていない点が異なる。すなわち、単位画素Ｃは、図１の単位画素１１Ａと同様の構造を有し、フォトダイオード１４１とメモリ部１４３との間にオーバーフローパス１５１が形成されていない。
【０２０３】
なお、図２４の単位画素１３１Ｂから、Ｎ−の不純物拡散領域１５７を設けないようにすることも可能である。
【０２０４】
さらに、本発明の実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、本発明の実施の形態においては、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行（例えば、数十行）ずつ高速に走査するようにすることも可能である。さらに、本発明の実施の形態においては、画像に現れる全画素に限らず、所定の複数行に対してグローバルシャッタ動作を適用するようにすることも可能である。
【０２０５】
また、以上に示した単位画素１３１におけるデバイス構造の導電型は一例に過ぎず、Ｎ型、Ｐ型が逆でも構わないし、また、基板１５２の導電型についてもＮ型、Ｐ型のどちらでも構わない。なお、単位電荷中を移動する多数キャリアが正孔であるか電子であるかによって、上述した各部の電位またはポテンシャルの大小関係が逆になる場合がある。
【０２０６】
また、電荷排出ゲート１４９のゲート電極１４９Ａの下のフォトダイオード１４１と電荷排出部１５０との間の転送パスは、埋め込みチャネルにより形成することが望ましい。もし、転送パスが表面チャネルにより形成される場合、電源ＶＤＡの電位を低くしたときに、電荷が他にリークする恐れがあり、そのために、素子分離をより強固なものにする必要がある。素子分離を強くしようとすると、平面的なレイアウトの自由度が低下し、あまり好ましくない。従って、埋め込みチャネルにより形成することが望ましい。
【０２０７】
さらに、本発明は、固体撮像装置への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０２０８】
［本発明を適用した電子機器の構成例］
図３０は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０２０９】
図３０の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１３１の各構成が採用される固体撮像素子（撮像デバイス）３０２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。
【０２１０】
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【０２１１】
表示部３０５は、例えば、液晶パネルや有機ＥＬ(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０２１２】
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０２１３】
上述したように、固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００を用いることで、画素トランジスタの閾値バラツキに起因するノイズを低減し、高いＳ／Ｎを確保することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
【０２１４】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０２１５】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０２１６】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０２１７】
１００  ＣＭＯＳイメージセンサ，  １１１  画素アレイ部，  １１２  垂直駆動部，  １１３  カラム処理部，  １１４  水平駆動部，  １１５  システム制御部，  １１８  信号処理部，  １３１Ａ乃至１３１Ｃ  単位画素，  １４１  フォトダイオード，  １４２  第１転送ゲート，  １４２Ａ  ゲート電極，  １４３  メモリ部，  １４４  第２転送ゲート，  １４４Ａ  ゲート電極，  １４５  浮遊拡散領域，  １４６  リセットトランジスタ，  １４７  増幅トランジスタ，  １４８  選択トランジスタ，  １４９  電荷排出ゲート，  １４９Ａ  ゲート電極，  １５０  電荷排出部，  ３００  撮像装置，  ３０２  固体撮像素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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