(57)【要約】【課題】ＭＯＳトランジスタのしきい値電圧のばらつきに係らず、低電源電圧下においても安定かつ高速なデータ読出、スタンバイ電流の低減およびリテンション特性の向上を可能とする半導体装置を提供する。【解決手段】半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むＳＲＡＭブロックと、ＦＧＴブロックと、ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するための接続ブロックとから構成される。ＦＧＴブロックは、ＦＧＴ（フローティングゲートトランジスタ）５０と、ＳＲＡＭセルを構成するＭＯＳトランジスタのしきい値電圧のばらつきに応じて、ＦＧＴ５０のしきい値電圧をチューニングするためのプログラム回路とを有する。ＦＧＴ５０は、ＳＲＡＭブロックのスタンバイ時、ダイオード接続され、ＳＲＡＭ＿ＶＳＳ線と電気的に接続される。【選択図】図３
2011216172.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列される複数のスタティック型メモリセルを備え、前記複数のメモリセルの各々は、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記複数のメモリセルに電圧を印加するための周辺回路と、
前記周辺回路に接続され、自己のしきい値電圧を不揮発的に記憶するプログラム素子と、
前記絶縁ゲート型電界効果トランジスタのしきい値電圧に応じて、前記プログラム素子にプログラムするしきい値電圧をチューニングするためのプログラム回路とをさらに備える、半導体装置。
【請求項２】
前記プログラム回路は、前記複数のメモリセルに印加される電圧が所定の目標電圧となるように、前記絶縁ゲート型電界効果トランジスタのしきい値電圧に応じて前記プログラム素子にプログラムするしきい値電圧をチューニングする、請求項１に記載の半導体装置。
【請求項３】
前記周辺回路は、
前記絶縁ゲート型電界効果トランジスタのソースに接続されたソース線と、
前記複数のメモリセルのスタンバイ時、前記プログラム素子のしきい値電圧を用いて前記ソース線の電圧を設定するためのソース電圧制御回路とを含む、請求項２に記載の半導体装置。
【請求項４】
前記プログラム回路は、前記絶縁ゲート型電界効果トランジスタのしきい値電圧に応じてスタンバイ時の前記ソース線の目標電圧を設定し、その設定した前記目標電圧に従って前記プログラム素子のしきい値電圧をプログラムする、請求項３に記載の半導体装置。
【請求項５】
前記周辺回路は、
各メモリセル行に対応して設けられる複数のワード線と、
前記複数のワード線のうちアドレス指定されたワード線を選択状態へ駆動するワード線選択回路と、
読出動作時、電源電圧を前記プログラム素子のしきい値電圧を用いて降圧して前記ワード線選択回路の電源ノードへ供給するための電源回路とを含む、請求項２に記載の半導体装置。
【請求項６】
前記プログラム回路は、前記絶縁ゲート型電界効果トランジスタのしきい値電圧に応じて前記選択状態へ駆動されるワード線の目標電圧を設定し、その設定した前記目標電圧に従って前記プログラム素子のしきい値電圧をプログラムする、請求項５に記載の半導体装置。
【請求項７】
前記周辺回路は、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対と、
前記複数のビット線対のうちの選択されたビット線対の電位差を増幅するセンスアンプと、
各々が前記複数のメモリセルと同一構造を有し、メモリセル列方向に沿って配列される複数のレプリカセルと、
前記複数のビット線対の各ビット線と等しい容量を有し、前記複数のレプリカセルが共通に接続されるレプリカビット線と、
読出動作時、前記プログラム素子を前記レプリカビット線に接続することにより、前記プログラム素子を通じて前記レプリカビット線の電荷を引抜くための電荷引抜回路と、
読出動作時、前記レプリカビット線の電圧に基づいて前記センスアンプを活性化させるタイミングを制御するレベルセンス回路とを含む、請求項２に記載の半導体装置。
【請求項８】
前記プログラム回路は、前記絶縁ゲート型電界効果トランジスタのしきい値電圧に応じて前記電荷引抜回路における引抜電流の目標値を設定し、その設定した前記目標値に従って前記プログラム素子のしきい値電圧をプログラムする、請求項７に記載の半導体装置。
【請求項９】
前記周辺回路は、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対と、
前記複数のビット線対のうちの選択されたビット線対の電位差を増幅するセンスアンプと、
各々が前記複数のメモリセルと同一構造を有し、メモリセル列方向に沿って配列される複数のレプリカセルと、
前記複数のビット線対の各ビット線と等しい容量を有し、前記複数のレプリカセルが共通に接続されるレプリカビット線と、
読出動作時、前記レプリカビット線の電荷を引抜くための電荷引抜回路と、
読出動作時、前記レプリカビット線の電圧に基づいて前記センスアンプを活性化させるタイミングを制御するレベルセンス回路とを含み、
前記レベルセンス回路は、前記プログラム素子のしきい値電圧によって設定される論理しきい値によって、前記レプリカビット線の電圧を判定する論理回路を含む、請求項２に記載の半導体装置。
【請求項１０】
前記プログラム回路は、前記絶縁ゲート型電界効果トランジスタのしきい値電圧に応じて前記論理回路の論理しきい値の目標値を設定し、その設定した前記目標値に従って前記プログラム素子のしきい値電圧をプログラムする、請求項９に記載の半導体装置。
【請求項１１】
前記論理回路は、インバータ回路である、請求項９または１０に記載の半導体装置。
【請求項１２】
前記周辺回路は、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対と、
読出動作時、前記複数のビット線対のうちの少なくとも１つのビット線対を所定のプリチャージ電圧にプリチャージするビット線プリチャージ回路と、
電源電圧を前記プログラム素子のしきい値電圧を用いて降圧して前記プリチャージ電圧を発生するためのプリチャージ電圧発生回路とを含む、請求項２に記載の半導体装置。
【請求項１３】
前記プログラム回路は、前記絶縁ゲート型電界効果トランジスタのしきい値電圧に応じて前記プリチャージ電圧の目標値を設定し、その設定した前記目標値に従って前記プログラム素子のしきい値電圧をプログラムする、請求項１２に記載の半導体装置。
【請求項１４】
前記周辺回路は、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続される複数のビット線対と、
前記複数のビット線対のうちの選択されたビット線対の電位差を増幅するセンスアンプとを含み、
前記センスアンプは、
前記選択されたビット線対の電位差を増幅する差動増幅回路と、
前記差動増幅回路のバイアス電流を定めるための前記プログラム素子とを含む、請求項２に記載の半導体装置。
【請求項１５】
前記差動増幅器は、それぞれがＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなり、互いの入出力ノードが交差接続された２個のＣＭＯＳインバータ回路を含み、
前記プログラム素子は、前記２個のＣＭＯＳインバータ回路にそれぞれ含まれる２個のＮチャネルＭＯＳトランジスタのソースと接地電圧との間に接続される、請求項１３に記載の半導体装置。
【請求項１６】
前記プログラム回路は、前記絶縁ゲート型電界効果トランジスタのしきい値電圧に応じて前記差動増幅回路のバイアス電流の目標値を設定し、その設定した前記目標値に従って前記プログラム素子のしきい値電圧をプログラムする、請求項１４または１５に記載の半導体装置。
【請求項１７】
前記プログラム素子は、コントロールゲートおよびフローティングゲートを有し、しきい値電圧の変化によって情報を記憶するフローティングゲートトランジスタを含む、請求項１から１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記複数のメモリセルは、複数のメモリブロックに分割して配置され、
前記ソース線は、各前記複数のメモリブロックに対応して設けられ、
前記プログラム回路は、前記絶縁ゲート型電界効果トランジスタのしきい値電圧および前記メモリブロックの容量に応じて、スタンバイ時の前記ソース線の目標電圧を設定し、その設定した前記目標電圧に従って前記プログラム素子のしきい値電圧をプログラムする、請求項３に記載の半導体装置。
【請求項１９】
前記半導体装置は、所望の性能を実現するために、前記絶縁ゲート型電界効果トランジスタのしきい値電圧の理想値が予め設定されており、
前記プログラム回路は、前記絶縁ゲート型電界効果トランジスタのしきい値電圧および前記理想値に応じて、スタンバイ時の前記ソース線の目標電圧を設定し、その設定した前記目標電圧に従って前記プログラム素子のしきい値電圧をプログラムする、請求項３に記載の半導体装置。
【請求項２０】
前記複数のメモリセルは、複数のメモリブロックに分割して配置され、
前記ソース線は、各前記複数のメモリブロックに対応して設けられ、
前記プログラム回路は、前記絶縁ゲート型電界効果トランジスタのしきい値電圧、前記理想値および前記メモリブロックの容量に応じてスタンバイ時の前記ソース線の目標電圧を設定し、その設定した前記目標電圧に従って前記プログラム素子のしきい値電圧をプログラムする、請求項１９に記載の半導体装置。
【請求項２１】
前記所望の性能とは、前記半導体装置の消費電力および動作速度に関する性能である、請求項１９または２０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、低電源電圧下においても安定かつ高速なデータの読出を可能とし、かつ、スタンバイ電流を低減することができる半導体装置の構成に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated Circuit：大規模集積回路）の低消費電力化およびＬＳＩ中のトランジスタの微細化により、ＬＳＩの電源電圧が低下している。ＬＳＩの電源電圧を下げる場合には、回路性能（回路の動作速度）を低下させないために、トランジスタのしきい値電圧を下げてトランジスタの電流を増加させている。
【０００３】
しかしながら、トランジスタのしきい値電圧を下げると、ソース−ドレイン間のリーク電流（スタンバイ電流）の増加が問題となる。このようなスタンバイ電流を低減するため、あるＳＲＡＭ（Static Random Access Memory）では、スタンバイ時に、メモリセルのドライバトランジスタのソース電圧を接地電圧よりも少しだけ高い電圧（たとえば０．３Ｖ）に上げることにより、記憶データを保持しつつ、メモリセルのサブスレッショルドリーク電流の低減化を図っている（たとえば非特許文献１および３参照）。
【０００４】
また、トランジスタのしきい値電圧を下げると、ＳＲＡＭメモリセルのデータ読出時の動作マージンであるスタティックノイズマージン（ＳＮＭ）が低下し、回路動作が難しくなる。さらに電源電圧が下がると読出時のみならず書込時の動作マージンが低下してしまう。このため、低電源電圧のもとにおいてもＳＲＡＭメモリセルのデータ読出および書込時の動作マージンを改善することが必要となる。
【０００５】
特許文献１（特開２００８−６５９６８号公報）は、対応のワード線がアドレス指定されたときに該対応のワード線を選択状態へ駆動するワード線ドライバと、主電源ノードの電圧を降圧してワード線ドライバのドライバ電源ノードへ供給するドライバ電源回路とを備える半導体装置を開示する。この特許文献１は、ワード線ドライバの電源ノードの電圧を、受動素子の抵抗素子とプルダウン素子とで設定している。したがって、読出時の選択ワード線電位を低くすることにより、読出時のＳＮＭを改善している。
【０００６】
また、低電源電圧下においても高速な読出を行なうためには、読出時に対応のワード線を立上げてからセンスアンプを活性化させるまでの時間（以下、メモリディスチャージ時間）を短くすることが有効である。一方、メモリディスチャージ時間を短くすると、ビット線振幅が微小となるため、センスアンプが誤センスを起こす可能性がある。このようなメモリディスチャージ時間を最適化するために、メインアレイに含まれるＳＲＡＭメモリセルと同一構造のレプリカセルを用いてセンスアンプの動作タイミングを制御する構成が提案されている（たとえば非特許文献３参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−６５９６８号公報
【非特許文献】
【０００８】
【非特許文献１】Masanao Yamaoka et al., ”A 300MHz 25μA/Mb Leakage On-Chip SRAM Module Featuring Process-Variation Immunity and Low-Leakage-Active Mode for Mobile-Phone Application Processor”, ISSCC 2004/SESSION 27/SRAM/27.2.
【非特許文献２】Andei Pavlov et al., “CMOS SRAM Circuit Design and Parametric Test in Nano-Scaled Technologies”, pp.13-38, 2008.
【非特許文献３】Siva G. Narendra et al., “LEAKAGE IN NANOMETER CMOS TECHNOLOGIES”, pp.163-195 and pp.235-255, 2006.
【非特許文献４】Yasuhiro Morita et al., “A Vth-Variation-Tolerant SRAM with 0.3-V Minimum Operation Voltage for Memory-Rich SoC under DVS Environment”, 2006 Symposium on VLSI Circuits Digest of Technical Papers.
【非特許文献５】B Witch et al., ”Current Sense Amplifiers for Embedded SRAM in High-Performance System-on-a-Chip Designs”, pp.15-37 and pp.101-108.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＬＳＩ中のトランジスタの微細化に伴って、製造パラメータの変動が大きくなるため、メモリセルを構成するトランジスタ（絶縁ゲート型電界効果トランジスタ、以下ＭＯＳトランジスタと称す）のしきい値電圧のばらつきが大きくなる。そのため、上述したようなメモリセルのスタンバイ電流の低減化や安定かつ高速な読出動作のための電圧スケーリングを行なっても、メモリセルトランジスタのしきい値電圧が製造パラメータの変動によりばらついた場合には、これらの実効を図ることが困難となる。
【００１０】
それゆえ、この発明は、かかる課題を解決するためになされたものであり、その目的は、ＭＯＳトランジスタのしきい値電圧のばらつきに係らず、低電源電圧下においても安定かつ高速にデータの読出を行なうことができる半導体装置を提供することである。
【００１１】
この発明の他の目的は、ＭＯＳトランジスタのしきい値電圧のばらつきに係らず、低減電源電圧下においてスタンバイ電流の低減およびリテンション特性の向上を可能とする半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る半導体装置は、行列状に配列される複数のスタティック型メモリセルを備え、複数のメモリセルの各々は、絶縁ゲート型電界効果トランジスタを構成要素として含む。半導体装置は、複数のメモリセルに電圧を印加するための周辺回路と、周辺回路に接続され、自己のしきい値電圧を不揮発的に記憶するプログラム素子と、絶縁ゲート型電界効果トランジスタのしきい値電圧に応じて、プログラム素子にプログラムするしきい値電圧をチューニングするためのプログラム回路をさらに備える。
【発明の効果】
【００１３】
この発明によれば、ＭＯＳトランジスタのしきい値電圧のばらつきに係らず、低電源電圧下においても安定かつ高速にデータの読出を行なうことができる。
【００１４】
また、この発明によれば、ＭＯＳトランジスタのしきい値電圧のばらつきに係らず、低減電源電圧下においてスタンバイ電流の低減およびリテンション特性の向上を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】一般的な半導体装置の全体の構成を概略的に説明する図である。
【図２】図１におけるメモリセルの構成の一例を説明する図である。
【図３】この発明の実施の形態１に係る半導体装置の要部の構成を概略的に説明する図である。
【図４】図３におけるプログラムセルの構成の一例を説明する図である。
【図５】図４におけるＦＧＴの構成を説明する図である。
【図６】ＦＧＴの動作状態を説明する図である。
【図７】ＦＧＴブロックの動作モードを説明する図である。
【図８】ＦＧＴにおける動作電圧の一例を示す図である。
【図９】ＦＧＴ用センス・書込回路の構成を示す図である。
【図１０】ＦＧＴのデータの消去動作および消去ベリファイ動作を説明するフローチャートである。
【図１１】ＦＧＴへのデータの書込動作および書込ベリファイ動作を説明するフローチャートである。
【図１２】ＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきとＳＲＡＭ＿ＶＳＳ線の電圧との関係を説明する図である。
【図１３】この発明の実施の形態１に係る目標しきい値電圧設定用のルックアップテーブルの一例を説明する図である。
【図１４】ＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきとＳＲＡＭ＿ＶＳＳ線の電圧との関係を説明する図である。
【図１５】この発明の実施の形態１の変更例１に係る目標しきい値電圧設定用のルックアップテーブルの一例を説明する図である。
【図１６】図１５のルックアップテーブルを用いて目標しきい値電圧の設定動作の概要を説明する図である。
【図１７】本変更例１に係るＦＧＴへの目標しきい値電圧の書込動作を説明するフローチャートである。
【図１８】ＳＲＡＭにおけるＭＯＳトランジスタのしきい値電圧の製造ばらつきの一例を示す図である。
【図１９】ＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきとＳＲＡＭ＿ＶＳＳ線の電圧との関係を説明する図である。
【図２０】この発明の実施の形態１の変更例２に係る目標しきい値電圧設定用のルックアップテーブルの一例を説明する図である。
【図２１】図２０のルックアップテーブルを用いて目標しきい値電圧の設定動作の概要を説明する図である。
【図２２】本変更例２に係るＦＧＴへの目標しきい値電圧の書込動作を説明するフローチャートである。
【図２３】この発明の実施の形態２に係る半導体装置の要部の構成を概略的に説明する図である。
【図２４】図２３におけるリードアシスト回路の構成の一例を説明する図である。
【図２５】ＳＲＡＭのメモリセルのミルキーウェイプロットを示す図である。
【図２６】図２５における四辺形の４つのコーナーとＭＯＳトランジスタのしきい値電圧の製造ばらつきとの関係を示す図である。
【図２７】図２５のミルキーウェイプロットのうちのコーナーＦＳにおける読出時のＳＮＭ特性とＩｃｅｌｌ特性との関係を説明する図である。
【図２８】図２５のミルキーウェイプロットのうちの点ＦＳ’における読出時のＳＮＭ特性とＩｃｅｌｌ特性との関係を説明する図である。
【図２９】この発明の実施の形態２に係る目標しきい値電圧設定用のルックアップテーブルの一例を説明する図である。
【図３０】図１におけるレプリカ引抜回路およびレベルセンス回路の構成を説明する図である。
【図３１】この発明の実施の形態３に係る半導体装置の要部の構成を概略的に説明する図である。
【図３２】図３１におけるレプリカ引抜回路およびレベルセンス回路の構成の一例を説明する図である。
【図３３】ＦＧＴの等価回路を示す図である。
【図３４】この発明の実施の形態３に係る目標しきい値電圧設定用のルックアップテーブルの一例を説明する図である。
【図３５】この発明の実施の形態４に係る半導体装置の要部の構成を概略的に説明する図である。
【図３６】図３５におけるレプリカ引抜回路およびレベルセンス回路の構成の一例を説明する図である。
【図３７】この発明の実施の形態４に係る目標しきい値電圧設定用のルックアップテーブルの一例を説明する図である。
【図３８】この発明の実施の形態５に係る半導体装置の要部の構成を概略的に説明する図である。
【図３９】図３８におけるビット線プリチャージ電圧発生回路の構成の一例を説明する図である。
【図４０】この発明の実施の形態５に係る目標しきい値電圧設定用のルックアップテーブルの一例を説明する図である。
【図４１】この発明の実施の形態６に係る半導体装置の要部の構成を概略的に説明する図である。
【図４２】図４１におけるセンスアンプの構成一例を説明する図である。
【図４３】この発明の実施の形態６に係る目標しきい値電圧設定用のルックアップテーブルの一例を説明する図である。
【図４４】この発明の実施の形態７に係る半導体装置の要部の構成を概略的に説明する図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当する部分には同一符号を付してその説明は繰返さない。
【００１７】
［実施の形態１］
この発明の実施の形態１に係る半導体装置を説明するにあたり、最初に、一般的な半導体装置における課題について説明する。次に、当該課題を解決する観点から構築された本実施の形態１に係る半導体装置を主要部分について説明する。
【００１８】
（半導体装置の構成）
図１は、一般的な半導体装置の全体の構成を概略的に説明する図である。
【００１９】
図１を参照して、半導体装置は、メモリセルＭＣが行列状に配列されるメモリセルブロックＢＬＫを含む。メモリセルブロックＢＬＫ（ＢＬＫ０〜ＢＬＫｍを総称的に示す）は、ワード線方向に（ｍ＋１）個形成され、メモリセルアレイ１を構成している。
【００２０】
メモリセルＭＣの各行に対応してワード線ＳＷＬが配設され、メモリセルＭＣが、それぞれ対応の行のワード線に接続される。また、メモリセルＭＣの各列に対応してビット線ＳＢＬ，／ＳＢＬが配設される。ビット線ＳＢＬ，／ＳＢＬは、図示しないビット線ＳＢＬ０，／ＳＢＬ０〜ＳＢＬｋ，／ＳＢＬｋを総称的に示す。メモリセルＭＣは、図２に説明するように、スタティック型メモリセル（以下、ＳＲＡＭセルとも称す）であり、ビット線対ＳＢＬ，／ＳＢＬに相補データが伝達される。
【００２１】
図２は、図１におけるメモリセルＭＣの構成の一例を説明する図である。図２において、メモリセルＭＣは、フルＣＭＯＳシングルポートＳＲＡＭセルの構成を有する。
【００２２】
図２を参照して、メモリセルＭＣは、負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）４１，４２、ドライバトランジスタ（ＮチャネルＭＯＳトランジスタ）４３，４４、およびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）４５，４６を含む。負荷トランジスタ４１，４２のソースはともに内部電源電圧ＶＤＤのライン（以下、ＳＲＡＭ＿ＶＤＤ線とも記す）に接続され、それらのドレインはそれぞれ記憶ノードＮ１，Ｎ２に接続され、それらのゲートはそれぞれ記憶ノードＮ２，Ｎ１に接続される。ドライバトランジスタ４５，４６のソースはともに対応のソース線（以下、ＳＲＡＭ＿ＶＳＳ線とも記す）に接続され、それらのドレインはそれぞれ記憶ノードＮ１，Ｎ２に接続され、それらのゲートはそれぞれ記憶ノードＮ２，Ｎ１に接続される。アクセストランジスタ４５，４６のソースはそれぞれ記憶ノードＮ１，Ｎ２に接続され、それらのドレインはそれぞれ対応のビット線ＳＢＬ，／ＳＢＬに接続され、それらのゲートはともに対応のワード線ＳＷＬに接続される。
【００２３】
トランジスタ４１，４３は、インバータを構成し、記憶ノードＮ２に書込まれた信号の反転信号を記憶ノードＮ１に出力する。トランジスタ４２，４４は、インバータを構成し、記憶ノードＮ１に書込まれた信号の反転信号を記憶ノードＮ２に出力する。したがって、トランジスタ４１〜４４は、記憶ノードＮ１，Ｎ２に書込まれたデータ信号をラッチするラッチ回路を構成する。
【００２４】
書込動作時は、ワード線ＳＷＬが選択レベルの「Ｈ」レベル（内部電源電圧ＶＤＤ）にされてアクセストランジスタ４５，４６が導通状態にされ、ビット線ＳＢＬと記憶ノードＮ１が接続されるとともに、ビット線／ＳＢＬと記憶ノードＮ２が接続される。この状態で、書込データに応じて、ビット線ＳＢＬ，／ＳＢＬのうちのいずれか一方のビット線が「Ｈ」レベル（内部電源電圧ＶＤＤ）にされるとともに他方のビット線が「Ｌ」レベル（接地電圧ＶＳＳ）にされ、書込データが記憶ノードＮ１，Ｎ２に書き込まれる。
【００２５】
たとえば、書込データが“１”の場合は記憶ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされ、書込データが“０”の場合は記憶ノードＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。ワード線ＳＷＬが非選択レベルの「Ｌ」レベル（接地電圧ＶＳＳ）にされてアクセストランジスタ４５，４６が非導通状態にされると、記憶ノードＮ１，Ｎ２に書き込まれたデータ信号がトランジスタ４１〜４４によってラッチされる。
【００２６】
読出動作時は、ビット線ＳＢＬ，／ＳＢＬがともに内部電源電圧ＶＤＤにプリチャージされた後、ワード線ＳＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタ４５，４６が導通状態にされる。記憶ノードＮ１，Ｎ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされている場合は、トランジスタ４１，４４が導通しているので、ビット線／ＳＢＬからトランジスタ４６，４４を介してＳＲＡＭ＿ＶＳＳ線に電流が流出し、ビット線／ＳＢＬの電圧が低下する。逆に、記憶ノードＮ１，Ｎ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされている場合は、トランジスタ４２，４３が導通しているので、ビット線ＳＢＬからトランジスタ４５，４３を介してＳＲＡＭ＿ＶＳＳ線に電流が流出し、ビット線ＳＢＬの電圧が低下する。したがって、ビット線ＳＢＬ，／ＳＢＬ間の電圧を増幅して検出することにより、メモリセルＭＣの記憶データを読み出すことができる。
【００２７】
図１に戻って、半導体装置は、さらに、アドレスピンＡ［］を介して取り込まれたアドレス信号を保持可能なアドレスラッチ４と、アドレスラッチ４に保持されているアドレス信号のうちのロウアドレス信号ＲＡに従ってロウ選択信号を生成するロウデコーダ３とを含む。
【００２８】
ロウデコーダ３は、リードアシスト回路５から動作電源電圧を受けて動作し、読出動作時または書込動作時に、ロウアドレス信号ＲＡをデコードしてロウ選択信号を生成する。ロウデコーダ３は、その生成したロウ選択信号に従って対応するワード線ＳＷＬを選択レベルの「Ｈ」レベルに駆動する。これにより、選択したワード線ＳＷＬに対応する各メモリセルＭＣを活性化させる。
【００２９】
半導体装置は、さらに、アドレスラッチ４に保持されているアドレス信号のうちのカラムアドレス信号ＣＡに従って選択列に対応するビット線対を選択するカラムデコーダ７と、各ビット線対に対応して設けられるビット線プリチャージ回路８と、ライトアシスト回路６と、半導体装置の内部動作を制御する制御回路１２とをさらに含む。
【００３０】
カラムデコーダ７は、データ読出時またはデータ書込時に、カラムアドレス信号ＣＡをデコードし、Ｙ信号（カラム選択信号：Ｙ［０］〜Ｙ［ｋ］）のうち、カラムアドレス信号ＣＡに対応するＹ信号（たとえば、Ｙ［ｊ］とする）を出力する。
【００３１】
ビット線プリチャージ回路８は、制御回路１２から入力されるビット線プリチャージ信号ＢＬＰＲが活性化レベルの「Ｈ」レベルであるときに、ビット線ＳＢＬ，／ＳＢＬを「Ｈ」レベル（内部電源電圧ＶＤＤ）にプリチャージする。
【００３２】
ライトアシスト回路６は、メモリセル列のそれぞれに対応して設けられたＳＲＡＭ＿ＶＤＤ線の電圧レベルを各列単位で調整する。具体的には、ライトアシスト回路６は、内部電源電圧ＶＤＤとＳＲＡＭ＿ＶＤＤ線との間にＰチャネルＭＯＳトランジスタＷＡＰ（ＷＡＰ０〜ＷＡＰｋを総称的に示す）を接続する。ＰチャネルＭＯＳトランジスタＷＡＰは、データ書込信号ＷｒｉｔｅとＹ信号とに従って導通または非導通される。データ書込時には「Ｈ」レベルのデータ書込信号ＷｒｉｔｅおよびＹ信号に従って、ＰチャネルＭＯＳトランジスタＷＡＰを非導通することにより、選択列のＳＲＡＭ＿ＶＤＤ線の電圧レベルを低下させ、応じて、書込時の動作マージンを拡大する。
【００３３】
半導体装置は、さらに、データレジスタ１１と、ライトドライバ／センスアンプ１０と、Ｙゲート９とを含む。
【００３４】
Ｙゲート９は、Ｙ信号（たとえば、Ｙ［ｊ］とする）に基づき、ビット線ＳＢＬ０，／ＳＢＬ０〜ＳＢＬｋ，／ＳＢＬｋのうち対応するビット線（たとえば、ＳＢＬｊ，／ＳＢＬｊ）を選択してライトドライバ／センスアンプ１０に電気的に接続する。
【００３５】
ライトドライバ／センスアンプ１０のうち、ライトドライバは、データ書込時、外部からの書込データに従って内部書込データを生成する。センスアンプは、データ読出時、すなわち、センスアンプ活性化信号ＳＡが活性化レベルの「Ｈ」レベルのときに、Ｙゲート９により選択されたビット線ＳＢＬ，／ＳＢＬに現れるデータを検知・増幅するセンスアンプ動作を実行し、取得したデータをデータレジスタ１１に出力する。
【００３６】
データレジスタ１１は、センスアンプからの読出データ、またはライトドライバへの書込データを保持する。
【００３７】
半導体装置は、さらに、レプリカアレイ２と、レプリカ引抜回路１４と、レベルセンス回路１３とを含む。
【００３８】
レプリカアレイ２は、正規のワード線ＳＷＬに対応して列方向に整列して配置される複数のレプリカセルＲＰＣを含む。レプリカセルＲＰＣは、メモリセルアレイ１に含まれるメモリセルＭＣ（図２）と同一の構成を有する。レプリカセルＲＰＣの列に対応してレプリカビット線ＲＢＬが設けられる。
【００３９】
レプリカビット線ＲＢＬは、正規のビット線ＳＢＬ，／ＳＢＬと同一の構造および形状を有する。レプリカビット線ＲＢＬには、レプリカ引抜回路１４が設けられる。レプリカ引抜回路１４は、データ読出時、後述する方法によって、レプリカビット線ＲＢＬに蓄えられた電荷を引抜く。
【００４０】
レベルセンス回路１３は、レプリカビット線ＲＢＬの電圧を判定し、レプリカビット線ＲＢＬの電位が所定のレベル以下になったときには、その情報を制御回路１２に伝える。制御回路１２は、レベルセンス回路１３からの上記情報を受けて、センスアンプ活性化信号ＳＡを活性化レベルの「Ｈ」レベルにする。
【００４１】
また、半導体装置は、ＳＲＡＭ＿ＶＳＳ線と接地電圧ＶＳＳのラインとの間に接続されたＮチャネルＭＯＳトランジスタＤＮ，ＳＷＮを含む。ＮチャネルＭＯＳトランジスタＤＮ（ＤＮ０〜ＤＮｍを総称的に示す）およびＳＷＮ（ＳＷＮ０〜ＳＷＮｍを総称的に示す）は、（ｍ＋１）個のメモリセルブロックＢＬＫ０〜ＢＬＫｍに対応して設けられる。
【００４２】
ＮチャネルＭＯＳトランジスタＤＮは、そのゲートがＳＲＡＭ＿ＶＳＳ線に接続され、ＭＯＳダイオードを構成する。ＮチャネルＭＯＳトランジスタＳＷＮは、ＳＲＡＭ＿ＶＳＳ線の電圧を０Ｖ（接地電圧ＶＳＳ）および０．３Ｖ（ＮチャネルＭＯＳトランジスタＤＮのしきい値電圧）のうちのいずれかの電圧に切換えるためのスイッチング素子を構成する。ＮチャネルＭＯＳトランジスタＳＷＮは、ゲートに制御回路１２からの制御信号Ａｃｔｉｖｅを受ける。
【００４３】
次に、図１に示す半導体装置の動作を簡単に説明する。
スタンバイ時には、データ読出信号Ｒｅａｄ、データ書込信号Ｗｒｉｔｅおよび制御信号Ａｃｔｉｖｅが、非活性化レベルの「Ｌ」レベルにされる。これにより、ライトアシスト回路６のＰチャネルＭＯＳトランジスタＷＡＰが導通し、ＳＲＡＭ＿ＶＤＤ線の電圧が「Ｈ」レベル（内部電源電圧ＶＤＤ）となる。また、ＮチャネルＭＯＳトランジスタＳＮＭは非導通にされることにより、ＳＲＡＭ＿ＶＳＳ線の電圧ＶＳＳＭが０．３Ｖ（ＮチャネルＭＯＳトランジスタＤＮのしきい値電圧）にされる。
【００４４】
また、ビット線プリチャージ信号ＢＬＰＲが非活性化レベルの「Ｈ」レベルにされる。これにより、ビット線ＳＢＬ，／ＳＢＬはフローティング状態となる。ワード線ＳＷＬは、非選択レベルの「Ｌ」レベルに固定され、ＳＲＡＭ＿ＶＤＤ線の電圧は内部電源電圧ＶＤＤにされる。
【００４５】
ＳＲＡＭ＿ＶＳＳ線の電圧ＶＳＳＭがＮチャネルＭＯＳトランジスタＤＮのしきい値電圧０．３Ｖにクランプされていることから、メモリセルＭＣの駆動電圧がＶＤＤ−ＶＳＳＭ＝１．２Ｖになることに加え、メモリセルＭＣのトランジスタ４３〜４６のしきい値電圧が基板効果によって上昇することによりスタンバイ電流が低減される。これにより、消費電力が小さくなる。
【００４６】
データ読出時には、制御回路１２は、まず、ビット線プリチャージ信号ＢＬＰＲを活性化レベルの「Ｌ」レベルにする。これにより、ビット線ＳＢＬ，／ＳＢＬが「Ｈ」レベルにプリチャージされる。そして、制御回路１２は、制御信号Ａｃｔｉｖｅを活性化レベルの「Ｈ」レベルにすることにより、ＮチャネルＭＯＳトランジスタＳＷＮをオンし、ＳＲＡＭ＿ＶＳＳ線の電圧を０Ｖ（接地電圧ＶＳＳ）にプルダウンさせる。
【００４７】
次に、制御回路１２は、ビット線プリチャージ信号ＢＬＰＲを非活性化レベルの「Ｌ」レベルにし、ビット線ＳＢＬ，／ＳＢＬのプリチャージを解除する。データ読出信号Ｒｅａｄが「Ｈ」レベルにされると、リードアシスト回路５は、内部電源電圧ＶＤＤを所定電圧ΔＶだけ降下させた電圧をロウデコーダ３に供給する。ロウデコーダ３は、ロウアドレス信号ＲＡによって指定されたワード線ＳＷＬを選択レベルの「Ｈ」レベル（内部電源電圧ＶＤＤを所定電圧ΔＶだけ降下させた電圧）にし、そのワード線ＳＷＬに対応する各メモリセルＭＣを活性化させる。これにより、各ビット線対ＳＢＬ，／ＳＢＬの電圧が、活性化されたメモリセルＭＣの記憶データに応じて変化する。
【００４８】
制御回路１２は、カラムアドレス信号ＣＡによって指定された列のビット線対ＳＢＬ，／ＳＢＬを、Ｙゲート９を介してセンスアンプに接続し、その列のビット線対ＳＢＬ，／ＳＢＬの電圧をセンスアンプに伝達させる。また、制御回路１２は、センスアンプ活性化信号ＳＡを活性化レベルの「Ｈ」レベルにしてセンスアンプを活性化させる。これにより、ビット線対ＳＢＬ，／ＳＢＬ間の電圧がセンスアンプによって増幅され、ビット線ＳＢＬの電圧が読出データとして出力ピンＱ［］に出力される。
【００４９】
データ書込時には、制御回路１２は、まず、ビット線プリチャージ信号ＢＬＰＲを活性化レベルの「Ｌ」レベルにする。これにより、ビット線ＳＢＬ，／ＳＢＬが「Ｈ」レベルにプリチャージされる。そして、制御回路１２は、制御信号Ａｃｔｉｖｅを活性化レベルの「Ｈ」レベルにすることにより、ＮチャネルＭＯＳトランジスタＳＷＮを導通し、ＳＲＡＭ＿ＶＳＳ線の電圧を０Ｖ（接地電圧ＶＳＳ）にプルダウンさせる。このとき、データ読出信号Ｒｅａｄおよびデータ書込信号Ｗｒｉｔｅは、非活性化レベルの「Ｌ」レベルである。
【００５０】
次に、制御回路１２は、ビット線プリチャージ信号ＢＬＰＲを非活性化レベルの「Ｈ」レベルにすることにより、ビット線ＳＢＬ，／ＳＢＬのプリチャージを解除する。ロウデコーダ３は、ロウアドレス信号ＲＡによって指定されたワード線ＳＷＬを「Ｈ」レベルにし、そのワード線ＳＷＬに対応する各メモリセルＭＣを活性化させる。
【００５１】
データ書込信号Ｗｒｉｔｅが「Ｈ」レベルにされると、制御回路１２は、カラムアドレス信号ＣＡによって指定された列のビット線対ＳＢＬ，／ＳＢＬを、Ｙゲート９を介してライトドライバに接続する。入力ピンＤ［］により入力された外部書込データがデータレジスタ１１に取り込まれると、ライトドライバは、内部書込データに従ってビット線対ＳＢＬ，／ＳＢＬを駆動する。これにより、アドレス信号ＲＡ，ＣＡによって指定されたメモリセルＭＣにデータが書込まれる。
【００５２】
このとき、ライトアシスト回路６では、カラムアドレス信号ＣＡに対応するＰチャネルＭＯＳトランジスタＷＡＰが非導通にされることにより、選択列のメモリセルＭＣに対応して配置されるＳＲＡＭ＿ＶＤＤ線の電圧レベルが低下し、応じて、書込時の動作マージンが拡大する。
【００５３】
（スタンバイ電流の低減化）
ＳＲＡＭのスタンバイ電流の低減には、上記の非特許文献３に開示される、Switched Source Impedance（以下、ＳＳＩとも記す）と呼ばれる手法が有効である。たとえば、図１に示す半導体装置において、スタンバイ時には、メモリセルブロック単位で設けられるＮチャネルＭＯＳトランジスタＳＮＭ（ＳＮＭ０〜ＳＮＭｍ）をすべて非導通にすると、メモリセルＭＣのリーク電流によって、ＳＲＡＭ＿ＶＳＳ線の電圧ＶＳＳＭが接地電圧ＶＳＳから浮き上がる。そして、ＳＲＡＭ＿ＶＳＳ線の電圧ＶＳＳＭが、ＭＯＳダイオードを構成するＮチャネルＭＯＳトランジスタＤＮのしきい値電圧０．３Ｖ以上に浮き上がると、ＮチャネルＭＯＳトランジスタＤＮが導通される。これにより、メモリセルＭＣのリーク電流が接地電圧ＶＳＳに向かって流れるため、ＳＲＡＭ＿ＶＳＳ線に蓄積された電荷が接地電圧ＶＳＳに引抜かれる。その結果、ＳＲＡＭ＿ＶＳＳ線の電圧ＶＳＳＭは、ＮチャネルＭＯＳトランジスタＤＮのしきい値電圧０．３Ｖにクランプされる。
【００５４】
このとき、メモリセルＭＣ（図２）のトランジスタ４３〜４６は、Ｐウェルが接地電圧ＶＳＳにバイアスされ、ソースが正の電圧にバイアスされることから、基板効果によってしきい値電圧が上昇する。この結果、メモリセルＭＣのリーク電流、すなわち、スタンバイ電流が低減する。
【００５５】
（ＳＳＩにおける課題）
上述したＳＳＩによるスタンバイ電流の低減化における課題は、ＭＯＳダイオードを構成するＮチャネルＭＯＳトランジスタＤＮ（ＤＮ０〜ＤＮｍ）のしきい値電圧がばらつくことにある。この「しきい値電圧のばらつき」に関しては、メモリセルアレイ１の周辺回路を構成するＮチャネルＭＯＳトランジスタと、メモリセルＭＣを構成するドライバトランジスタ４３，４４およびアクセストランジスタ４５，４６とが同じ相関をもつことが、一般的である。同様に、周辺回路を構成するＰチャネルＭＯＳトランジスタと、メモリセルＭＣを構成するロードトランジスタ４１，４２とが同じ相関をもつことが、一般的である。
【００５６】
ここで、ＮチャネルＭＯＳトランジスタのしきい値電圧が高い方向にばらついた場合を想定する。上述したように、スタンバイ時は、メモリセルＭＣのリーク電流によってＳＲＡＭ＿ＶＳＳ線の電圧ＶＳＳＭが接地電圧ＶＳＳから上昇する。この上昇を抑制するために、ＳＲＡＭ＿ＶＳＳ線には、ダイオード接続されたＮチャネルＭＯＳトランジスタＤＮが接続されている。ＮチャネルＭＯＳトランジスタＤＮのしきい値電圧以上に上昇すると、ＮチャネルＭＯＳトランジスタが導通することによって、ＳＲＡＭ＿ＶＳＳ線の電圧ＶＳＳＭをしきい値電圧レベルにクランプする。
【００５７】
しかしながら、ＮチャネルＭＯＳトランジスタのしきい値電圧が高い状態では、ＳＲＡＭ＿ＶＳＳ線のクランプレベルも高くなる。さらに、このような状態では、上述した相関に従ってメモリセルＭＣのドライバトランジスタ４３，４４およびアクセストランジスタ４５，４６のしきい値電圧も高くなっているため、メモリセルＭＣのデータ保持能力（リテンション）が低い状態となってしまい、メモリセルＭＣがデータを正常に保持できない可能性がある。
【００５８】
一方、ＮチャネルＭＯＳトランジスタのしきい値電圧が低い方向にばらついた場合には、メモリセルＭＣのリーク電流が増えるにもかかわらず、ＳＲＡＭ＿ＶＳＳ線のクランプレベルが低くなるため、ＳＳＩによるスタンバイ電流低減の効果を十分に享受することができない。
【００５９】
（本願発明によるスタンバイ電流の低減化）
この発明の実施の形態１に係る半導体装置は、このようなＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきに影響されず、スタンバイ電流低減化の実効を図るものである。以下、図面を参照して、この発明の実施の形態１に係る半導体装置を説明する。
【００６０】
図３は、この発明の実施の形態１に係る半導体装置の要部の構成を概略的に説明する図である。
【００６１】
図３を参照して、この発明の実施の形態１に係る半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むブロック（以下、「ＳＲＡＭブロック」とも称す）と、複数個のフローティングゲートトランジスタ（以下、ＦＧＴとも称す）を含むブロック（以下、「ＦＧＴブロック」とも称す）と、上記ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するためのブロック（以下、「接続ブロック」とも称す）とから構成される。
【００６２】
ＳＲＡＭブロックは、一般的なＳＲＡＭの構成を有する。ＳＲＡＭブロックは、メモリセルＭＣが行列状に配列されるＳＲＡＭメモリセルブロックＢＬＫと、ロウデコーダ３と、アドレスラッチ４と、カラムデコーダ７と、Ｙゲート９と、ライドドライバ／センスアンプ１０と、データレジスタ１１とを含む。これらの回路の構成および動作については、図１に示す半導体装置において説明したものと同じであるため、詳細な説明は省略する。
【００６３】
ＳＲＡＭメモリセルブロックＢＬＫは、ワード線方向に（ｍ＋１）個形成され、メモリセルアレイを構成している。メモリセルＭＣの各行に対応してワード線ＳＷＬが配設され、メモリセルＭＣがそれぞれ対応の行のワード線に接続される。また、メモリセルＭＣの各列に対応してビット線ＳＢＬ，／ＳＢＬが配設される。
【００６４】
ＳＲＡＭブロックは、ＳＲＡＭの内部動作を制御するための制御回路１２Ａをさらに含む。制御回路１２Ａは、外部からのＳＲＡＭ用制御信号の入力を受けて、データ読出信号Ｒｅａｄおよびデータ書込信号Ｗｒｉｔｅを生成し、その生成した信号をライトドライバ／センスアンプ１０へ出力する。また、制御回路１２Ａは、ＦＧＴブロック内の制御回路２７と接続されている。
【００６５】
ＦＧＴブロックは、ＳＲＡＭブロック内の各ＳＲＡＭメモリセルブロックＢＬＫに対応して設けられる（ｍ＋１）個のプログラムセルＰＣ（ＰＣ１〜ＰＣｍを総称的に示す）を含む。このプログラムセルＰＣ（図４）は、後に説明するように、自己のしきい値電圧を不揮発的に記憶する「プログラム素子」として、ＦＧＴ５０を含んでいる。本発明の実施の形態１に係る半導体装置において、ＦＧＴ５０は、ダイオード接続されたＮチャネルＭＯＳトランジスタＤＮ（図１）に代えて、ＳＲＡＭメモリセルブロックＢＬＫのＳＲＡＭ＿ＶＳＳ線と電気的に接続される。なお、図３では、プログラムセルＰＣを１ロウ分しか表記していないが、複数のロウで構成してもよい。
【００６６】
図４は、図３におけるプログラムセルＰＣの構成の一例を説明する図である。
図４を参照して、プログラムセルＰＣは、ＦＧＴ５０と、選択用のＮチャネルＭＯＳトランジスタ５１〜５６とを含む。ＮチャネルＭＯＳトランジスタ５１〜５６には、たとえば高耐圧ＭＯＳトランジスタが適用される。
【００６７】
プログラムセルＰＣに対しては、ビット線ＦＢＬ、ワード線ＦＷＬ，ＦＷＬＰ、ソース線ＦＳＬ，ＦＳＬＰおよび選択ゲート線ＦＳＧ，ＳＳＧが設けられる。なお、ビット線ＦＢＬは、（ｍ＋１）本のビット線ＦＢＬ０〜ＦＢＬｍを総称的に示す。
【００６８】
ＦＧＴ５０のドレインＦＤは、ＮチャネルＭＯＳトランジスタ５４を介してＳＲＡＭ＿ＶＳＳ線に接続されるとともに、ＮチャネルＭＯＳトランジスタ５１を介してビット線ＦＢＬに接続される。
【００６９】
ＦＧＴ５０のソースＦＳは、ソース線ＦＳＬに接続されるとともに、ＮチャネルＭＯＳトランジスタ５２を介してソース線ＦＳＬＰに接続される。ソース線ＦＳＬと接地電圧との間には、ＮチャネルＭＯＳトランジスタ５６が接続される。
【００７０】
ＦＧＴ５０のゲートは、ワード線ＦＷＬに接続される。ワード線ＦＷＬは、ＮチャネルＭＯＳトランジスタ５３を介してワード線ＦＷＬＰに接続される。また、ワード線ＦＷＬは、ＮチャネルＭＯＳトランジスタ５５を介してＳＲＡＭ＿ＶＳＳ線に接続される。
【００７１】
ＮチャネルＭＯＳトランジスタ５４，５５，５６のゲートは、選択ゲート線ＳＳＧに接続される。選択ゲート線ＳＳＧは、ＳＲＡＭブロックの動作時に選択レベルの「Ｈ」レベルに駆動される。これにより、ＳＲＡＭブロックの動作時には、ＦＧＴ５０がダイオード接続されるとともに、ＳＲＡＭ＿ＶＳＳ線と接地電圧との間に接続される。
【００７２】
ＮチャネルＭＯＳトランジスタ５０，５１，５３のゲートは、選択ゲート線ＦＳＧに接続される。選択ゲート線ＦＳＧは、ＦＧＴブロックの動作時に選択レベルの「Ｈ」レベルに駆動される。これにより、ＦＧＴブロックの動作時には、ＦＧＴ５０がビット線ＦＢＬ、ワード線ＦＷＬＰおよびソース線ＦＳＬＰに接続され、ＦＧＴ５０に対するデータの書込および消去が可能となる。
【００７３】
図５は、図４におけるＦＧＴ５０の構成を説明する図である。
図５を参照して、ＦＧＴ５０は、Ｐ型ウェルの表面上に絶縁層（図示せず）介してフローティングゲートＦＧを形成し、さらにその上に絶縁層（図示せず）を介してコントロールゲートＣＧを形成し、ゲートＦＧおよびＣＧの両側にＮ型の不純物を注入してソースＦＳおよびドレインＦＤを形成したものである。コントロールゲートＣＧはワード線ＦＷＬに接続され、ドレインＦＤはビット線ＦＢＬに接続される。
【００７４】
ＦＧＴ５０は、フローティングゲートＦＧに電子が蓄積されているか否かによって、データ“０”または“１”を記憶する。ここでは、図５に示すように、フローティングゲートＦＧに電子が蓄積された状態を消去状態（あるいは、高しきい値状態）と呼び、フローティングゲートＦＧに電子が蓄積されていない状態を書込状態（あるいは、低しきい値状態）と呼ぶものとする。また、以下の説明においては、図６に示すように、ＦＧＴ５０に対してデータ“１”を書込むことは、ＦＧＴ５０を消去状態に設定することに対応し、データ“０”を書込むことは、ＦＧＴ５０を書込状態に設定することに対応する。なお、図６において、横軸Ｖｃｇｓはコントロールゲートおよびソース間の電位差であり、縦軸はＦＧＴ５０のソース・ドレイン間に流れる電流である。
【００７５】
本発明の実施の形態１に係る半導体装置において、ＦＧＴブロックの動作モードは、ＦＧＴブロック中のＦＧＴ５０に対するデータ消去および消去ベリファイと、ＦＧＴ５０に対するデータ書込および書込ベリファイとに分類される。図７は、ＦＧＴブロックの動作モードを説明する図である。
【００７６】
図７を参照して、データ消去時には、ＦＧＴブロックのすべてのＦＧＴ５０に一括して消去パルスを印加する。これにより、しきい値電圧が大きくなるほうにしきい値電圧の分布が移動する。ＦＧＴブロック中のすべてのＦＧＴ５０のしきい値電圧が３．０Ｖ以上に変化するまで消去パルスの印加を一括して行なう。
【００７７】
また、消去状態でＦＧＴブロックのＦＧＴ５０に一括して書込を行なうと、しきい値電圧が小さくなるほうにＦＧＴのしきい値電圧の分布が移動する。ＦＧＴブロックのすべてのＦＧＴ５０が、しきい値電圧の目標値（以下、「目標しきい値電圧」とも称す）Ｖｆｔｇ以下にしきい値電圧が変化するまで書込を一括して行なう。
【００７８】
このように、ＦＧＴ５０は、しきい値電圧のプログラム機能を有している。本発明の実施の形態１では、このＦＧＴ５０のしきい値電圧を、ＳＲＡＭブロックのＭＯＳトランジスタのしきい値電圧のばらつきに応じて、スタンバイ電流の低減化を実現するのに適正な値にプログラミングする。
【００７９】
これにより、たとえば、ＭＯＳトランジスタのしきい値電圧が高い方向にばらついた状態では、ＳＲＡＭブロックのメモリセルＭＣのリテンション特性が低下するとともに、リーク電流も多くないため、スタンバイ時にはＳＲＡＭ＿ＶＳＳ線の電圧をあまり上げたくない。しかしながら、図１で示したような、ＳＲＡＭ＿ＶＳＳ線にＭＯＳダイオード（ＮチャネルＭＯＳトランジスタＤＮ）を接続する構成では、ＮチャネルＭＯＳトランジスタＤＮのしきい値電圧も高くなっているため（たとえば、０．６Ｖ程度）、ＳＲＡＭ＿ＶＳＳ線の電圧が０．６Ｖにまで上がってしまい、リテンション不良が生じる可能性がある。このような場合には、ＳＲＡＭ＿ＶＳＳ線に接続されるＦＧＴのしきい値電圧を、リテンションの確保に適正な値（たとえば、０．５Ｖ）にプログラムすることによって、リテンション特性の低下を防止することができる。
【００８０】
以下、ＦＧＴブロックの各動作およびＦＧＴのしきい値電圧のプログラミング方法について、図面を参照して、説明する。
【００８１】
図３に戻って、ＦＧＴブロックは、ベリファイ電位発生回路２０と、ＦＳＧドライバ２１と、ＦＷＬドライバ２２と、電圧ディスタリビュータ２３と、ＦＧＴ用Ｙゲートドライバ２４と、高電圧発生回路２５と、基準電位発生回路２６と、制御回路２７とをさらに含む。
【００８２】
ベリファイ電位発生回路２０は、外部から目標しきい値電圧制御信号（以下、目標Ｖｔｈ制御信号とも記す）を受ける。この目標Ｖｔｈ制御信号は、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇを示す信号である。なお、目標しきい値電圧Ｖｆｔｇは、後述するように、ＭＯＳトランジスタのしきい値電圧の測定結果に基づいて予め設定されるものである。
【００８３】
ベリファイ電位発生回路２０は、書込ベリファイ時には、制御回路２７からの指令に従って、目標Ｖｔｈ制御信号に基づいて書込ベリファイ電位を生成し、その生成した書込ベリファイ電位を電圧ディスタリビュータ２３に出力する。
【００８４】
基準電位発生回路２６は、制御回路２７からの指令を受けて基準電圧を発生し、その発生した基準電圧を高電圧発生回路２５へ供給する。高電圧発生回路２５は、基準電位発生回路２６から供給された基準電圧を所定の高電圧に変換し、変換後の高電圧を電圧ディスタリビュータ２３へ出力する。
【００８５】
電圧ディスタリビュータ２３は、高電圧発生回路２５から入力された高電圧を、ＦＳＧドライバ２１、ＦＷＬドライバ２２、ＦＧＴ用Ｙゲートドライバ２４、ソース電位制御回路２８、ウェル電位制御回路２９およびＦＧＴ用センス・書込回路３１へ分配する。これにより、ＦＧＴ５０には、各動作を行なうための動作電圧が印加される。図８に、ＦＧＴ５０における動作電圧をまとめて示す。
【００８６】
ＦＳＧドライバ２１は、電圧ディスタリビュータ２３から電圧を受けて、選択ゲート線ＳＳＧへ与える選択ゲート電圧ＶＳＳＧおよび選択ゲート線ＦＳＧへ与える選択ゲート電圧ＶＦＳＧを生成する。
【００８７】
具体的には、ＦＳＧドライバ２１は、図８に示すように、ＳＲＡＭブロックの動作時には、選択ゲート電圧ＶＳＳＧを３．０Ｖ程度とし、選択ゲート電圧ＶＦＳＧを０Ｖとする。これにより、ＮチャネルＭＯＳトランジスタ５４〜５６が導通され、ＮチャネルＭＯＳトランジスタ５１〜５３が非導通にされる。その結果、ＦＧＴ５０がダイオード接続されるとともに、ＳＲＡＭ＿ＶＳＳ線と接地電圧との間に接続される。
【００８８】
一方、ＦＧＴブロックの動作時には、ＦＳＧドライバ２１は、選択ゲート電圧ＶＳＳＧを０Ｖとし、選択ゲート電圧ＶＦＳＧを動作内容に応じた電圧とする。これにより、ＮチャネルＭＯＳトランジスタ５４〜５６が非導通にされ、ＮチャネルＭＯＳトランジスタ５１〜５３が導通される。その結果、ＦＧＴ５０はＳＲＡＭ＿ＶＳＳ線から電気的に切り離されるとともに、ビット線ＦＢＬ、ワード線ＦＷＬＰおよびソース線ＦＳＬＰに接続され、データの書込および消去が可能となる。
【００８９】
ＦＷＬドライバ２２は、電圧ディスタリビュータ２３から電圧を受けて、ワード線ＦＷＬＰへ与えるワード線電圧ＶＦＷＬＰを生成する。生成されたワード線電圧ＶＦＷＬＰは、ＮチャネルＭＯＳトランジスタ５３を介してワード線ＦＷＬに印加される。
【００９０】
ＦＧＴ用Ｙゲートドライバ２４は、電圧ディスタリビュータ２３から電圧を受け、制御回路２７からＹゲート選択信号を受ける。ＦＧＴ用Ｙゲートドライバ２４は、これらの入力信号に基づいて、ＦＢＬプリチャージ信号、書込ゲート選択信号およびセンスゲート選択信号を生成し、その生成した信号をＦＧＴ用Ｙゲート３０へ出力する。
【００９１】
ＦＧＴ用Ｙゲート３０は、書込ゲート選択信号およびセンスゲート選択信号に基づき、ＦＢＬ０〜ＦＢＬｍのうち対応するビット線を選択してＦＧＴ用センス・書込回路３１に電気的に接続する。
【００９２】
また、ＦＧＴ用Ｙゲート３０は、ＦＢＬプリチャージ信号が活性化レベルの「Ｌ」レベルのときに、ビット線ＦＢＬ０〜ＦＢＬｍを「Ｈ」レベル（プリチャージ電圧ＶＦＢＬＰ）にプリチャージする。
【００９３】
ソース電位制御回路２８は、電圧ディスタリビュータ２３から電圧を受けて、ソース線ＦＳＬへ与えるソース線電圧ＶＦＳＬＰを生成する。
【００９４】
ウェル電位制御回路２９は、電圧ディスタリビュータ２３から電圧を受けて、ＦＧＴ５０のＰウェル領域に形成されるバックゲートへ与えるバックゲート電圧ＶＦＢＧを生成する。
【００９５】
ＦＧＴ用センス・書込回路３１は、書込動作時、すなわち、書込ゲート選択信号が活性化レベルの「Ｈ」レベルのときに、ビット線ＦＢＬ０〜ＦＢＬｍに所定の電圧を与える。また、ＦＧＴ用センス・書込回路３１は、消去／書込ベリファイ動作時、すなわち、センスゲート選択信号が活性化レベルの「Ｈ」レベルのときに、ビット線ＦＢＬ０〜ＦＢＬｍに現れるデータを検知・増幅するセンスアンプ動作を実行し、取得したデータを内部のデータレジスタに格納する。
【００９６】
図９は、ＦＧＴ用センス・書込回路３１の構成を示す図である。
図９を参照して、ＦＧＴ用センス・書込回路３１は、レベル変換回路３４＿０〜３４＿ｍと、センスアンプＳＡ０〜ＳＡｍと、データレジスタ３５＿０〜３５＿ｍと、データレジスタ判定回路３６とを含む。
【００９７】
ＦＧＴ用センス・書込回路３１は、ビット線ＦＢＬ０〜ＦＢＬｍと内部電源電圧ＶＦＬＰとの間に接続されるＰチャネルＭＯＳトランジスタ３３＿０〜３３＿ｍをさらに含む。
【００９８】
ＦＧＴ用Ｙゲート３０は、レベル変換回路３４＿０〜３４＿ｍとビット線ＦＢＬ０〜ＦＢＬｍとの間にそれぞれ接続されるＮチャネルＭＯＳトランジスタ３１＿０〜３１＿ｍと、ビット線ＦＢＬ０〜ＦＢＬｍとセンスアンプＳＡ０〜ＳＡｍとの間にそれぞれ接続されるＮチャネルＭＯＳトランジスタ３２＿０〜３２＿ｍとを含む。ＮチャネルＭＯＳトランジスタ３１＿０〜３１＿ｍおよび３２＿０〜３２＿ｍには、たとえば高耐圧トランジスタが適用される。
【００９９】
データレジスタ３５＿０〜３５＿ｍは、ビット線ＦＢＬ０〜ＦＢＬｍに対応して設けられる。データレジスタ３５＿０〜３５＿ｍは、対応するビット線ＦＢＬ０〜ＦＢＬｍへの書込データを保持するとともに、対応するセンスアンプＳＡ０〜ＳＡｍの出力データを保持する。なお、初期状態において、データレジスタ３５＿０〜３５＿ｍのすべてに「Ｈ」レベルのデータが保持されている。
【０１００】
レベル変換回路３４＿０〜３４＿ｍは、書込動作時、データレジスタ３５＿０〜３５＿ｍに保持されたデータをそれぞれレベル変換する。レベル変換回路３４＿０〜３４＿ｍの出力信号は、書込ゲート選択信号が「Ｈ」レベルのときに、ＮチャネルＭＯＳトランジスタ３１＿０〜３１＿ｍを介してビット線ＦＢＬ０〜ＦＢＬｍへ与えられる。
【０１０１】
センスアンプＳＡ０〜ＳＡｍは、ビット線ＦＢＬ０〜ＦＢＬｍに対応して設けられる。センスアンプＳＡ０〜ＳＡｍは、消去／書込ベリファイ動作時、センスゲート選択信号が「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ３２＿０〜３２＿ｍを介してビット線ＦＢＬ０〜ＦＢＬｍに接続される。センスアンプＳＡ０〜ＳＡｍは、対応するビット線ＦＢＬ０〜ＦＢＬｍに現れるデータを検知・増幅するセンスアンプ動作を実行し、取得したデータを読出データとして、対応するデータレジスタ３５＿０〜３５＿ｍに格納する。
【０１０２】
データレジスタ判定回路３６は、データレジスタ３５＿０〜３５＿ｍに格納された読出データに基づいて、すべてのＦＧＴ５０が、図６に示す消去状態または書込状態に設定されたか否かを判定する。データレジスタ判定回路３６は、その判定結果を示す信号を制御回路２７へ出力する。制御回路２７は、データレジスタ判定回路３６からの判定結果信号に従ってさらに書込または消去を実行するための制御信号を生成する。
【０１０３】
次に、図１０および図１１を参照して、図３に示すＦＧＴ５０のデータの消去動作および消去ベリファイ動作、およびＦＧＴ５０へのデータの書込動作および書込ベリファイ動作について説明する。以下の説明では、ＦＧＴ５０に対するデータ“１”を書込むことは、ＦＧＴ５０を消去状態に設定することに対応し、データ“０”を書込むことは、ＦＧＴ５０を書込状態に設定することに対応する。また、データ“１”または“０”の書込を行なうとき、しきい値電圧を高くする動作を消去動作と称し、またしきい値電圧を低くする動作を書込動作と称する。
【０１０４】
（消去動作）
図１０は、ＦＧＴ５０のデータの消去動作を説明するフローチャートである。
【０１０５】
図１０を参照して、消去動作時においては、まず、ＦＧＴ５０に消去パルスが印加される。この消去パルスの印加時においては、電圧ディスタリビュータ２３は、高電圧発生回路２５から入力される所定の高電圧のうち、ＦＳＧドライバ２１にたとえば１２Ｖを分配し、ＦＷＬドライバ２２にたとえば１０Ｖを分配し、ＦＧＴ用Ｙゲートドライバ２４にたとえば０Ｖを分配し、ソース電位制御回路２８にたとえば−８Ｖを分配し、ウェル電位制御回路２９にたとえば−８Ｖを分配する。
【０１０６】
ＦＧＴ用Ｙゲートドライバ２４は、書込ゲート選択信号およびセンスゲート選択信号をともに非選択レベルの「Ｌ」レベル（０Ｖ）に設定する。これにより、ビット線ＦＢＬはハイインピーダンス状態（ＨｉＺ）となる（ステップＳ０１）。
【０１０７】
ＦＷＬドライバ２２は、電圧ディスタリビュータ２３からの電圧に基づきワード線電圧ＶＦＷＬＰ（１０Ｖ）を生成してワード線ＦＷＬＰに印加する。ＦＳＧドライバ２１は、電圧ディスタリビュータ２３からの電圧に基づき選択ゲート電圧ＶＳＳＧ（０Ｖ）および選択ゲート電圧ＶＦＳＧ（１２Ｖ）を生成する。生成された選択ゲート電圧ＶＳＳＧおよびＶＦＳＧは、選択ゲート線ＳＳＧおよびＦＳＧにそれぞれ印加される（ステップＳ０２）。このとき、電圧ＶＦＳＧ（１２Ｖ）は、電圧ＶＦＷＬＰ（１０Ｖ）よりも十分に大きいため、しきい値落ちすることなく、ＦＷＬに１０Ｖがそのまま伝達される。
【０１０８】
ソース電位制御回路２８は、電圧ディスタリビュータ２３からの電圧に基づきソース線電圧ＶＦＳＬＰ（−８Ｖ）を生成してソース線ＦＳＬＰに印加する。ソース線電圧ＶＦＳＬＰは、さらにＮチャネルＭＯＳトランジスタ５０を介してソース線ＦＳＬに印加される。ウェル電位制御回路２９は、電圧ディスタリビュータ２３からの電圧に基づきバックゲート電圧ＶＦＢＧ（−８Ｖ）を生成してバックゲートに印加する（ステップＳ０３）。
【０１０９】
ステップＳ０１〜Ｓ０３により電圧を印加した状態が所定の時間維持される（ステップＳ０４）。当該所定の時間において、Fauler-Nordheimトンネリングによってチャネル全面よりフローティングゲートＦＧに電子が注入されて、ＦＧＴ５０が消去状態に設定される。この消去状態は、しきい値電圧が高い状態であり、上述のように、データ“１”が書込まれた状態に対応する。
【０１１０】
消去パルスの印加後、ソース電位制御回路２８によりソース線電圧ＶＦＳＬＰが０Ｖにリセットされ、ウェル電位制御回路２９によりバックゲート電圧ＶＦＢＧが０Ｖにリセットされる（ステップＳ０５）。また、ＦＷＬドライバ２２によりワード線電圧ＶＦＷＬＰが０Ｖにリセットされ、ＦＳＧドライバ２１により選択ゲート電圧ＶＦＳＧが０Ｖにリセットされる（ステップＳ０６）これにより、消去パルスがリセットされる。
【０１１１】
次いで、消去ベリファイが実行される。この消去ベリファイ時には、ＦＧＴ５０が消去状態にあるかを判定するための消去ベリファイ電圧が生成される。具体的には、電圧ディスタリビュータ２３は、高電圧発生回路２５から入力される所定の高電圧のうち、ＦＳＧドライバ２１にたとえば５Ｖを分配し、ＦＷＬドライバ２２にたとえば３Ｖを分配し、ＦＧＴ用Ｙゲートドライバ２４のプリチャージ電圧ＶＦＢＬＰにたとえば０．５Ｖを分配し、ソース電位制御回路２８にたとえば０Ｖを分配し、ウェル電位制御回路２９にたとえば０Ｖを分配する。
【０１１２】
ＦＳＧドライバ２１は、電圧ディスタリビュータ２３からの電圧に基づき選択ゲート電圧ＶＳＳＧ（０Ｖ）および選択ゲート電圧ＶＦＳＧ（５Ｖ）を生成する。生成された選択ゲート電圧ＶＳＳＧおよびＶＦＳＧは選択ゲート線ＳＳＧおよびＦＳＧにそれぞれ印加される（ステップＳ０７）。
【０１１３】
ＦＧＴ用Ｙゲートドライバ２４は、ＦＢＬプリチャージ信号を活性化レベルの「Ｌ」レベル（０Ｖ）とする。これにより、ビット線ＦＢＬ０〜ＦＢＬｍがプリチャージ電圧ＶＦＢＬＰ（０．５Ｖ）にプリチャージされる（ステップＳ０８）。プリチャージの完了後、ＦＢＬプリチャージ信号は非活性化レベルの「Ｈ」レベルとなる。
【０１１４】
ＦＷＬドライバ２２は、電圧ディスタリビュータ２３からの電圧に基づき、ワード線ＦＷＬＰに対し、ワード線電圧ＶＦＷＬＰとして、消去状態のしきい値電圧と同じ電圧レベルの消去ベリファイ電圧（３Ｖ）を印加する（ステップＳ０９）。このとき、電圧ＶＦＳＧ（５Ｖ）は、電圧ＶＦＷＬＰ（３Ｖ）よりも十分に大きいため、しきい値落ちすることなく、ＦＷＬに３Ｖがそのまま印加される。また、所定の時間の経過後、ＦＧＴ用Ｙゲートドライバ２４は、センスゲート選択信号を活性化レベルの「Ｈ」レベルにすることにより、センスアンプＳＡ０〜ＳＡｍを活性化させる。
【０１１５】
この状態でデータの読出を実行する。ＦＧＴ５０が消去状態にあり、そのしきい値電圧が消去ベリファイ電圧（３．０Ｖ）以上である場合には、ＦＧＴ５０は導通せず、対応するビット線ＦＢＬはプリチャージ電圧である０．５Ｖのままである。
【０１１６】
一方、ＦＧＴ５０が消去状態になく、消去ベリファイ電圧よりもしきい値電圧が低い場合には、ＦＧＴ５０が導通し、対応するビット線ＦＢＬを介して電流が流れる。すなわち、対応するビット線ＦＢＬは、ＦＧＴ５０によりディスチャージされる。
【０１１７】
センスアンプＳＡ０〜ＳＡｍは、対応するビット線ＦＢＬの電圧レベルを判定する（ステップＳ１０）。対応するビット線ＦＢＬの電圧レベルが０．５Ｖのとき、すなわち、対応するＦＧＴ５０のしきい値電圧が消去ベリファイ電圧以上（消去状態）のときには、センスアンプＳＡ（ＳＡ０〜ＳＡｍを総称的に示す）は「Ｈ」レベルのデータを出力する。
【０１１８】
これに対して、対応するビット線ＦＢＬの電圧レベルが０．５Ｖを下回るとき、すなわち、対応するＦＧＴ５０のしきい値電圧が消去ベリファイ電圧よりも低い（消去状態でない）ときには、センスアンプＳＡは「Ｌ」レベルのデータを出力する。なお、上述したセンスアンプを活性化させるまでの「所定の時間」は、ビット線ＦＢＬの電圧レベルが０．５Ｖを下回ったか否かをセンスアンプが判定するためには、ビット線ＦＢＬの電圧レベルが０．５Ｖよりもある程度以上、下がっている必要があることを考慮して、当該程度までビット線ＦＢＬの電圧レベルが下がるまでの待ち時間に相当するものである。
【０１１９】
センスアンプＳＡ０〜ＳＡｍが出力するデータは、データレジスタ３５＿０〜３５＿ｍにそれぞれ保持される（ステップＳ１１）。
【０１２０】
データレジスタ判定回路３６は、データレジスタ３５＿０〜３５＿ｍに保持されたデータに従って、ＦＧＴブロックに含まれるＦＧＴ５０がすべて消去状態にあるか否かを判定する。データレジスタ判定回路３６は、データレジスタ３５＿０〜３５＿ｍに保持されるデータがすべて「Ｈ」レベルであるか否かを判定する（ステップＳ１２）。
【０１２１】
データレジスタ３５＿０〜３５＿ｍに保持されるデータがすべて「Ｈ」レベルでない（ステップＳ１２のＮＯ判定時）には、再びステップＳ０１に戻り、消去パルス印加、消去パルスリセット、および消去ベリファイが実行される。
【０１２２】
一方、データレジスタ３５＿０〜３５＿ｍに保持されるデータがすべて「Ｈ」レベルであるとき（ステップＳ１２のＹＥＳ判定時）には、消去動作を終了する。
【０１２３】
（書込動作）
図１１は、プログラムセルＰＣへのデータの書込動作を説明するフローチャートである。
【０１２４】
図１１を参照して、書込動作時においては、最初に、書込データ“０”に対応するしきい値電圧の目標値（目標しきい値電圧）Ｖｆｔｇ（たとえば０．５Ｖ）が設定される（ステップＳ２０）。この目標しきい値電圧Ｖｆｔｇの設定方法については後に詳述する。
【０１２５】
目標しきい値電圧Ｖｆｔｇを示す目標Ｖｔｈ制御信号は、ベリファイ電位発生回路２０に入力される。ベリファイ電位発生回路２０は、入力された目標Ｖｔｈ制御信号に従って、目標しきい値電圧Ｖｆｔｇと同じ電圧レベルを有する書込ベリファイ電圧（０．５Ｖ）を生成する。ベリファイ電位発生回路２０は、その生成した書込ベリファイ電圧を、書込ベリファイ時に電圧ディスタリビュータ２３に与える。
【０１２６】
次に、ＦＧＴ５０に書込パルスが印加される。この書込パルスの印加時においては、電圧ディスタリビュータ２３は、高電圧発生回路２５から入力される所定の高電圧のうち、ＦＳＧドライバ２１にたとえば８Ｖを分配し、ＦＷＬドライバ２２にたとえば−８Ｖを分配し、ＦＧＴ用Ｙゲートドライバ２４にたとえば８Ｖを分配し、ウェル電位制御回路２９にたとえば０Ｖを分配し、ＦＧＴ用センス・書込回路３１にたとえば６Ｖを分配する。
【０１２７】
ソース電位制御回路２８は、ソース線ＦＳＬＰおよびソース線ＦＳＬをハイインピーダンス状態（ＨｉＺ）とする。ウェル電位制御回路２９は、電圧ディスタリビュータ２３〜の電圧に基づきバックゲート電圧（０Ｖ）を生成してバックゲートに印加する（ステップＳ２１）。
【０１２８】
データレジスタ３５＿０〜３５＿ｍには、初期状態として「Ｈ」レベルのデータがセットされている。ＦＧＴ用Ｙゲートドライバ２４は、書込ゲート選択信号を選択レベルの「Ｈ」レベル（８Ｖ）に設定し、センスゲート選択信号を非選択レベルの「Ｌ」レベル（０Ｖ）に設定する。
【０１２９】
ＦＷＬドライバ２２は、電圧ディスタリビュータ２３からの電圧に基づきワード線電圧ＶＦＷＬＰ（−８Ｖ）を生成してワード線ＦＷＬＰに印加する。ＦＳＧドライバ２１は、電圧ディスタリビュータ２３からの電圧に基づき選択ゲート電圧ＶＳＳＧ（０Ｖ）および選択ゲート電圧ＶＦＳＧ（８Ｖ）を生成する。生成された選択ゲート電圧ＶＳＳＧおよびＶＦＳＧは選択ゲート線ＳＳＧおよびＦＳＧにそれぞれ印加される（ステップＳ２２）。
【０１３０】
ＦＧＴ用センス・書込回路３１においては、電圧ディスタリビュータ２３からの電圧（６Ｖ）がレベル変換回路３４＿０〜３４＿ｍに与えられる。レベル変換回路３４＿０〜３４＿ｍは、データレジスタ３５＿０〜３５＿ｍに保持されているデータをそれぞれレベル変換する。このとき、対応するデータレジスタに保持されているデータが「Ｈ」レベルであるときには、レベル変換回路は当該データを６Ｖに変換する。このとき、書込ゲート選択信号の電圧（８Ｖ）は６Ｖよりも十分に大きいので、しきい値落ちすることなく、対応するビット線ＦＢＬには６Ｖが印加される。同様に、電圧ＶＦＳＧ（８Ｖ）は、６Ｖよりも十分に大きいので、しきい値落ちすることなく、ＦＧＴ５０のドレインＦＤに６Ｖがそのまま伝達される。
【０１３１】
一方、対応するデータレジスタに保持されているデータが「Ｌ」レベルであるときには、レベル変換回路は０Ｖを出力する。これにより対応するビット線ＦＢＬに０Ｖが印加される（ステップＳ２３）。なお、初期状態として、データレジスタ３５＿０〜３５＿ｍには「Ｈ」レベルのデータがセットされているため、すべてのビット線ＦＢＬ０〜ＦＢＬｍは６Ｖに設定される。すなわち、すべてのＦＧＴ５０のドレインＦＤには６Ｖが印加される。
【０１３２】
ステップＳ２１〜Ｓ２３により電圧を印加した状態が所定の時間維持される（ステップＳ２４）。当該所定の時間において、Fauler-NordheimトンネリングによってフローティングゲートＦＧの電子がドレインＦＤに引抜かれ、ＦＧＴ５０が書込状態に設定される。この書込状態は、しきい値電圧が低い状態であり、上述のように、データ“０”が書込まれた状態に対応する。
【０１３３】
書込パルスの印加後、ビット線ＦＢＬが０Ｖにリセットされる（ステップＳ２５）。また、ＦＷＬドライバ２２によりワード線電圧ＶＦＷＬＰが０Ｖにリセットされ、ＦＳＧドライバ２１により選択ゲート電圧ＶＦＳＧが０Ｖにリセットされる（ステップＳ２６）。さらに、ソース電位制御回路２８によりソース線電圧ＶＦＳＬＰが０Ｖにリセットされ、ウェル電位制御回路２９によりバックゲート電圧ＶＦＢＧが０Ｖにリセットされる（ステップＳ２７）。これにより、書込パルスがリセットされる。
【０１３４】
次いで、この書込動作の完了後、書込ベリファイが実行される。この書込ベリファイ時には、電圧ディスタリビュータ２３は、ベリファイ電位発生回路２０により生成された書込ベリファイ電圧を、ＦＧＴ用Ｙゲートドライバ２４のプリチャージ電圧ＶＦＢＬＰに分配する。また、電圧ディスタリビュータ２３は、高電圧発生回路２５から入力される所定の高電圧のうち、ＦＳＧドライバ２１にたとえば３Ｖを分配し、ソース電位制御回路２８にたとえば０Ｖを分配し、ウェル電位制御回路２９にたとえば０Ｖを分配する。
【０１３５】
ＦＳＧドライバ２１は、電圧ディスタリビュータ２３からの電圧に基づき選択ゲート電圧ＶＳＳＧ（０Ｖ）および選択ゲート電圧ＶＦＳＧ（３Ｖ）を生成する。生成された選択ゲート電圧ＶＳＳＧおよびＶＦＳＧは選択ゲート線ＳＳＧおよびＦＳＧにそれぞれ印加される（ステップＳ２８）。
【０１３６】
ＦＧＴ用Ｙゲートドライバ２４は、ＦＢＬプリチャージ信号を活性化レベルの「Ｌ」レベル（０Ｖ）とする。これにより、ビット線ＦＢＬ０〜ＦＢＬｍがプリチャージ電圧ＶＦＢＬＰ（０．５Ｖ）にプリチャージされる（ステップＳ２９）。プリチャージの完了後、ＦＢＬプリチャージ信号は非活性化レベルの「Ｈ」レベルとなる。
【０１３７】
ＦＷＬドライバ２２は、電圧ディスタリビュータ２３からの電圧に基づき、ワード線ＦＷＬＰに対し、ワード線電圧ＶＦＷＬＰとして、書込ベリファイ電圧、すなわち、目標しきい値電圧Ｖｆｔｇ（０．５Ｖ）を印加する（ステップＳ３０）。また、ＦＧＴ用Ｙゲートドライバ２４は、所定の時間の経過後、センスゲート選択信号を活性化レベルの「Ｈ」レベルにすることにより、センスアンプＳＡ０〜ＳＡｍを活性化させる。なお、この所定の時間を設ける理由は、上記の消去ベリファイにおいて説明した理由と同様である。
【０１３８】
この状態でデータの読出を実行する。ＦＧＴ５０が書込状態にあり、そのしきい値電圧が書込ベリファイ電圧（０．５Ｖ）以下である場合には、ＦＧＴ５０がオンし、対応するビット線ＦＢＬを介して電流が流れる。すなわち、対応するビット線ＦＢＬは、ＦＧＴ５０によりディスチャージされる。
【０１３９】
一方、ＦＧＴ５０が書込状態になく、書込ベリファイ電圧よりもしきい値電圧が高い場合には、ＦＧＴ５０はオンせず、対応するビット線ＦＢＬはプリチャージ電圧である０．５Ｖのままである。
【０１４０】
センスアンプＳＡ０〜ＳＡｍは、対応するビット線ＦＢＬの電圧レベルを判定する（ステップＳ３１）。対応するビット線ＦＢＬの電圧レベルが０．５Ｖのとき、すなわち、対応するＦＧＴ５０のしきい値電圧が書込ベリファイ電圧を上回る（書込状態でない）ときには、センスアンプＳＡは「Ｈ」レベルのデータを出力する。
【０１４１】
一方、対応するビット線ＦＢＬの電圧レベルが０．５Ｖを下回るとき、すなわち、対応するＦＧＴ５０のしきい値電圧が書込ベリファイ電圧以下である（書込状態）ときには、センスアンプＳＡは「Ｌ」レベルのデータを出力する。
【０１４２】
センスアンプＳＡ０〜ＳＡｍが出力するデータは、データレジスタ３５＿０〜３５＿ｍにそれぞれ保持される（ステップＳ３２）。
【０１４３】
データレジスタ判定回路３６は、データレジスタ３５＿０〜３５＿ｍに保持されたデータに従って、ＦＧＴブロックに含まれるＦＧＴ５０がすべて書込状態にあるか否かを判定する。データレジスタ判定回路３６は、データレジスタ３５＿０〜３５＿ｍに保持されるデータがすべて「Ｌ」レベルであるか否かを判定する（ステップＳ３３）。
【０１４４】
データレジスタ３５＿０〜３５＿ｍに保持されるデータがすべて「Ｌ」レベルであるとき（ステップＳ３３のＹＥＳ判定時）には、書込動作を終了する。
【０１４５】
一方、データレジスタ３５＿０〜３５＿ｍに保持されるデータがすべて「Ｌ」レベルでない（ステップＳ３３のＮＯ判定時）には、再びステップＳ２１に戻り、書込パルス印加、書込パルスリセット、および書込ベリファイが実行される。
【０１４６】
なお、すでにデータが「Ｌ」レベルになっているデータレジスタに対応するレベル変換回路からは０Ｖが出力されるため、対応するビット線ＦＢＬには書込電圧（６Ｖ）が印加されない。すなわち、データが「Ｈ」レベルになっているデータレジスタに対応するビット線ＦＢＬに対してのみ書込電圧（６Ｖ）が印加される。そのため、書込が完了しておらず、書込パルスを印加する必要のあるビット線ＦＢＬに対してのみ書込電圧が印加されることとなる。なお、書込対象のビット数自体が多くないため、書込完了後のしきい値の分布幅はタイトになり（図７参照）、しきい値電圧は目標しきい値電圧Ｖｆｔｇ近傍に分布する。このようにして、ＦＧＴブロックのすべてのＦＧＴが目標しきい値電圧Ｖｆｔｇにプログラミングされる。
【０１４７】
（ＳＲＡＭブロックの動作）
上述した方法によって、ＦＧＴブロックのすべてのＦＧＴのしきい値電圧をプログラミングした後に、ＳＲＡＭブロックを動作させる。このＳＲＡＭ動作は、図８に示す動作電圧を印加することにより実行される。具体的には、選択ゲート電圧ＶＦＳＧを０Ｖとするとともに、ワード線電圧ＶＦＷＬＰを０Ｖとする。これにより、ＦＧＴ５０がＦＧＴ用の回路から切り離されるため、当該回路とＳＲＡＭブロックとの干渉が避けられる。また、ＦＧＴ５０の消去および書込動作の一連のシーケンスで使用された回路は、すべて非活性化される。
【０１４８】
この状態で選択ゲート電圧ＶＳＳＧを３．０Ｖとすることにより、ＮチャネルＭＯＳトランジスタ５４〜５６がオンされる。これにより、目標しきい値電圧ＶｆｔｇにプログラムされたＦＧＴ５０はダイオード接続されるとともに、接続ブロックを介してＳＲＡＭ＿ＶＳＳ線に電気的に接続される。
【０１４９】
本発明の実施の形態１では、ＦＧＴ５０のしきい値電圧が、目標しきい値電圧Ｖｆｔｇである０．５Ｖにプログラムされているため、ＳＲＡＭのスタンバイ時には、ＳＲＡＭ＿ＶＳＳ線の電圧が０．５Ｖにクランプされる。すなわち、ＳＲＡＭ＿ＶＳＳ線は、ＳＲＡＭブロックのＭＯＳトランジスタのしきい値電圧とは無関係に、予めプログラムされたＦＧＴ５０の目標しきい値電圧Ｖｆｔｇにクランプされることになる。
【０１５０】
そのため、たとえば、ＭＯＳトランジスタのしきい値電圧が高い方向にばらつくことによって、ＳＲＡＭブロックのメモリセルＭＣのリテンション特性が低下している場合には、ＳＲＡＭ＿ＶＳＳ線の電圧を低下させるように目標しきい値電圧Ｖｆｔｇを設定することによって、リテンション不良を生じることなく、ＳＳＩによるスタンバイ電流を低減することができる。このように、目標しきい値電圧Ｖｆｔｇを、ＭＯＳトランジスタのしきい値電圧のばらつきに応じて適正な値に設定することによって、ＳＲＡＭブロックのメモリセルＭＣのリテンション特性とＳＳＩによるスタンバイ電流低減効果とのバランスをとることができる。
【０１５１】
（目標しきい値電圧の設定）
以下に、図１２および図１３を参照して、ＦＧＴ５０にプログラムする目標しきい値電圧Ｖｆｔｇの設定方法について説明する。
【０１５２】
ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇは、上述したように、ＳＲＡＭブロックのメモリセルＭＣのリテンション特性とスタンバイ電流との関係に従って設定することができる。なお、リテンション特性とスタンバイ電流との間には、ＳＲＡＭ＿ＶＳＳ線の電圧が高くなると、スタンバイ電流が低減する一方で、メモリセルＭＣに記憶されているデータのリテンション特性が低下するという関係がある。
【０１５３】
ここで、製造ばらつき等に起因してＭＯＳトランジスタのしきい値電圧がばらついた場合を考える。
【０１５４】
まず、しきい値電圧が高い方向にばらついた場合には、メモリセルＭＣのリテンションを確保するために必要なＳＲＡＭ＿ＶＤＤ線およびＳＲＡＭ＿ＶＳＳ線間の電位差は、ＭＯＳトランジスタのしきい値電圧に比例して、多く必要となる。その一方で、メモリセルＭＣのリーク電流は、ＭＯＳトランジスタのしきい値電圧が高くなるほど小さくなる。したがって、この場合、スタンバイ電流低減の観点からＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げる必要がない。また、リテンションの観点からもＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げない方がよい。つまり、ＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げる必要がない。
【０１５５】
これに対して、しきい値電圧が低い方向にばらついた場合には、メモリセルＭＣのリテンション特性にマージンがあるため、ＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げてもリテンションに影響が及ばない。その一方で、メモリセルＭＣのリーク電流が増えるため、スタンバイ電流低減のためにはＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げる必要がある。つまり、ＳＲＡＭ＿ＶＳＳ線を上げる必要がある。
【０１５６】
このように、ＭＯＳトランジスタのしきい値電圧のばらつきによって、リテンションの確保およびスタンバイ電流低減の実現に最適なＳＲＡＭ＿ＶＳＳ線の電圧レベルが異なってくる。すなわち、ＦＧＴ５０のしきい値電圧の最適値（目標しきい値電圧Ｖｆｔｇ）は、ＭＯＳトランジスタのしきい値電圧のばらつきに応じて異なってくる。
【０１５７】
ここで、ＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきとＳＲＡＭ＿ＶＳＳ線の電圧との関係については、たとえば非特許文献３に、図１２に示す関係が記載されている。
【０１５８】
図１２（ａ）には、適用されるＳＲＡＭのモデルとして、メモリセルアレイＡｒｒａｙと、メモリセルのソース線（図３のＳＲＡＭ＿ＶＳＳ線に対応）に接続され、当該ソース線の電圧Ｖｓｓｍを調整するための３つのＮチャネルＭＯＳトランジスタＭＳ１，ＭＤ１，ＭＲ１とが開示される。ＮチャネルＭＯＳトランジスタＭＳ１は、ソース線の電圧Ｖｓｓｍおよび接地電圧Ｖｓｓの間の電力スイッチを構成する。ＮチャネルＭＯＳトランジスタＭＤ１は、ダイオードを構成する。ＮチャネルＭＯＳトランジスタＭＲ１は、ノーマリオン状態であり、抵抗素子を構成する。
【０１５９】
図１２（ｂ）は、図１２（ａ）のＳＲＡＭにおけるＭＯＳトランジスタのしきい値電圧Ｖｔｈと電圧Ｖｓｓｍとの関係を示す。図１２（ｂ）の縦軸はソース線の電圧Ｖｓｓｍを表わし、横軸はＭＯＳトランジスタのしきい値電圧の理想値（設計値）と製造されたＭＯＳトランジスタのしきい値電圧（実測値）との差を表わす。このしきい値電圧の差は、製造プロセスによって変動するものである。なお。図中の「ＴＹＰ」は理想値と実測値との差が０であることを示し、「ＭＡＸ」は実測値が理想値よりも高いことを示し、「ＭＩＮ」は実測値が理想値よりも低いことを示している。
【０１６０】
図１２（ｂ）を参照して、曲線ｋ３は、リテンションおよび低スタンバイ電流を実現するための電圧Ｖｓｓｍの理想特性を示す。曲線ｋ３を参照して、しきい値電圧Ｖｔｈの実測値が理想値よりも低くなるに従って、電圧Ｖｓｓｍの理想値は高くなっている。
【０１６１】
一方、図中の曲線ｋ１は、図１２（ａ）に示すＭＳ１，ＭＤ１およびＭＲ１のうちの電力スイッチＭＳ１およびＭＯＳダイオードＭＤ１のみを使用したときのしきい値電圧Ｖｔｈと電圧Ｖｓｓｍとの関係を示す。ＭＯＳダイオードＭＤ１によってソース線の電圧Ｖｓｓｍをクランプした場合には、ＭＯＳトランジスタのしきい値電圧の実測値が理想値よりも低くなるに従って、電圧Ｖｓｓｍが低くなっており、理想特性（曲線ｋ３）とは逆の特性となってしまう。
【０１６２】
非特許文献３では、この対策として抵抗素子ＭＲ１をさらに使用することで、曲線ｋ２に示すように、電圧Ｖｓｓｍをより理想特性（曲線ｋ３）に近づけている。しかしながら、この曲線ｋ２によっても、依然として理想特性との間には乖離が生じている。
【０１６３】
本発明の実施の形態１では、上述したように、ＳＲＡＭ＿ＶＳＳ線に接続されるＦＧＴを任意のしきい値電圧にプログラムすることが可能である。したがって、図１２（ｂ）の曲線ｋ３に示す関係に従って、ＭＯＳトランジスタのしきい値電圧ごとに、ＳＲＡＭ＿ＶＳＳ線の電圧が理想特性に一致するように、ＦＧＴのしきい値電圧をプログラムすることができる。これにより、ＳＲＡＭ＿ＶＳＳ線の電圧を理想特性そのものとすることが可能となる。
【０１６４】
特に、ＭＯＳトランジスタのしきい値電圧の実測値が理想値よりも高い場合には、ＭＯＳダイオードを用いたときの電圧Ｖｓｓｍが理想特性よりも高くなるため、リテンション特性を低下させる懸念がある。このような場合でも、本発明の実施の形態１によれば、理想特性に合わせてＦＧＴのしきい値電圧をプログラムすることによって、リテンション特性への影響を最小限に抑えることができる。
【０１６５】
なお、実際のＦＧＴの目標しきい値電圧Ｖｆｔｇの設定は、図１２（ｂ）の曲線ｋ３に示す関係を予めシミュレーション等により取得し、図１３に示すようなルックアップテーブルを用意しておく構成とすることができる。この場合、製造されたＭＯＳトランジスタのしきい値電圧を測定した結果に基づき、図１３のルックアップテーブルを参照して目標しきい値電圧Ｖｆｔｇを設定する。そして、設定された目標しきい値電圧Ｖｆｔｇが、目標Ｖｔｈ制御信号としてＦＧＴブロック内のベリファイ電位発生回路２０（図３）に与えられることによって、ＦＧＴのしきい値電圧のプログラムが実行される。
【０１６６】
（変更例１）
上述した本発明の実施の形態１によれば、ＳＲＡＭにおけるＭＯＳトランジスタのしきい値電圧ごとに、ＳＲＡＭ＿ＶＳＳ線の電圧が理想特性に一致するように、ＦＧＴのしきい値電圧をプログラムすることにより、ＳＲＡＭ＿ＶＳＳ線を理想特性そのものとすることができる。
【０１６７】
しかしながら、その一方で、ＳＲＡＭを構成するメモリブロックＢＬＫ（図３）は、モジュールの用途に応じて様々な容量（メモリセル数に相当）を採用するため、メモリブロックＢＬＫの容量の大小によっては、スタンバイ電流低減の効果に違いが生じる可能性がある。メモリブロックごとのスタンバイ電流の大きさは、１メモリセル当たりのリーク電流と、メモリ容量（メモリセル数）との積に比例するためである。
【０１６８】
本変更例１では、このようなスタンバイ電流低減の効果の違いを解消する観点から、ＭＯＳトランジスタのしきい値電圧のみならず、メモリブロックの容量をも考慮して、ＳＲＡＭ＿ＶＳＳ線の最適な電圧レベルを設定する。そして、ＳＲＡＭ＿ＶＳＳ線の電圧がこの最適な電圧レベルとなるように、ＦＧＴのしきい値電圧をプログラムする。
【０１６９】
以下に、本変更例１に係る目標しきい値電圧Ｖｆｔｇの設定方法について、図面を参照して説明する。なお、本変更例１に係る目標しきい値電圧の設定方法は、先の実施の形態１に係る半導体装置（図３）に適用され得るものである。
【０１７０】
図１４は、ＳＲＡＭにおけるＭＯＳトランジスタのしきい値電圧ＶｔｈとＳＲＡＭ＿ＶＳＳ線の電圧ＶＳＳＭとの関係を示す図である。図１４の縦軸は電圧ＶＳＳＭを表わし、横軸はＭＯＳトランジスタのしきい値電圧の理想値（設計値）と製造されたＭＯＳトランジスタのしきい値電圧（実測値）との差を表わす。このしきい値電圧の差は、製造プロセスによって変動するものである。なお、図中の「ＴＹＰ」は理想値と実測値との差が０であることを示し、「ＭＡＸ」は実測値が理想値よりも高いことを示し、「ＭＩＮ」は実測値が理想値よりも低いことを示している。
【０１７１】
図１４を参照して、曲線ｋ４，ｋ５は、リテンションおよび低スタンバイ電流を実現するための電圧ＶＳＳＭの理想特性を示す。このうちの曲線ｋ４は、メモリブロックＢＬＫ（図３）の容量（メモリセル数）が相対的に大きい場合における電圧ＶＳＳＭの理想特性（理想特性ｌ１〜ｌｎ）を示し、曲線ｋ５は、メモリブロックＢＬＫの容量が相対的に小さい場合における電圧ＶＳＳＭの理想特性（理想特性ｓ１〜ｓｎ）を示している。
【０１７２】
曲線ｋ４およびｋ５のいずれにおいても、電圧ＶＳＳＭの理想値は、しきい値電圧Ｖｔｈの実測値が理想値よりも低くなるに従って高くなっている。その一方で、電圧ＶＳＳＭの理想値は、メモリブロックの容量が大きくなるほど高い値を示している。
【０１７３】
特に、ＭＯＳトランジスタのしきい値電圧の理想値と実測値との差が「ＭＩＮ」であるとき、すなわち、ＭＯＳトランジスタのしきい値電圧が理想値よりも低い方向にばらつきたときには、メモリ容量の違いによる電圧ＶＳＳＭの差は顕著となっている。これは、ＭＯＳトランジスタのしきい値電圧が低いためにリテンション特性にマージンがある一方で、メモリセルＭＣのリーク電流が増えるため、スタンバイ電流低減のためにはＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げる必要があるところ、メモリ容量が大きくなるほどメモリブロックあたりのスタンバイ電流が増大するため、積極的に電圧レベルを上げる必要が生じるためである。
【０１７４】
これに対して、メモリ容量が小さい場合には、メモリブロックあたりのスタンバイ電流も小さくなるため、ＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げる必要性が低い。よって、電圧ＶＳＳＭを低めに設定することでリテンション特性のマージンを稼ぐことができる。
【０１７５】
ＭＯＳトランジスタのしきい値電圧の理想値と実測値との差が「ＭＡＸ」であるとき、すなわち、ＭＯＳトランジスタのしきい値電圧が理想値よりも高い方向にばらついたときには、メモリ容量の違いによる電圧ＶＳＳＭの差は小さくなっている。これは、ＭＯＳトランジスタのしきい値電圧が高いためにメモリセルＭＣのリーク電流が小さくなるため、スタンバイ電流低減の観点からＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げる必要がないこと、および、リテンションの観点からもＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げない方がよいためである。
【０１７６】
このように、リテンションの確保およびスタンバイ電流低減の実現に最適なＳＲＡＭ＿ＶＳＳ線の電圧レベルは、ＭＯＳトランジスタのしきい値電圧のばらつき具合と、メモリブロックの容量とによって異なってくる。そこで、本変更例１では、図１４の曲線ｋ４，ｋ５に示す関係に従って、ＭＯＳトランジスタのしきい値電圧およびメモリブロックの容量ごとに、ＳＲＡＭ＿ＶＳＳ線の電圧が理想特性に一致するように、ＦＧＴのしきい値電圧をプログラムする。これにより、製造ばらつきおよびメモリブロックの容量にかかわらず、ＳＲＡＭ＿ＶＳＳ線の電圧を理想特性そのものとすることができる。この結果、リテンション特性とスタンバイ電流低減効果とのバランスを安定してとることができる。
【０１７７】
ここで、実際のＦＧＴの目標しきい値電圧Ｖｆｔｇの設定は、図１４の曲線ｋ４，ｋ５に示す関係を予めシミュレーション等により取得し、図１５（ａ），（ｂ）に示すようなルックアップテーブルをメモリブロックの容量ごとに用意しておく構成とすることができる。
【０１７８】
図１６は、図１５のルックアップテーブルを用いて目標しきい値電圧Ｖｆｔｇの設定動作の概要を説明する図である。
【０１７９】
図１６を参照して、テスタ内部のメモリには、メモリブロックの容量に対応したルックアップテーブル（図１５参照）が、メモリブロックの容量ごとに格納されている。テスタには、対象となるモジュールにおけるＭＯＳトランジスタのしきい値電圧の製造ばらつきに関する情報、およびメモリブロックの容量に関する情報が、外部から与えられる。テスタは、これらの入力情報に基づいて、メモリに格納された複数のルックアップテーブルの中から、対象となるモジュールの容量に対応するルックアップテーブルを選択する。そして、テスタは、その選択したルックアップテーブルを参照して、ＭＯＳトランジスタのしきい値電圧を測定した結果に基づき目標しきい値電圧Ｖｆｔｇを設定する。
【０１８０】
テスタは、対象となるモジュールに対して、設定した目標しきい値電圧Ｖｆｔｇを示す目標Ｖｔｈ制御信号を発生させる。これにより、モジュール内部では、ベリファイ電位発生回路２０（図３）が、入力された目標Ｖｔｈ制御信号に従って、目標しきい値電圧Ｖｆｔｇと同じ電圧レベルを有する書込ベリファイ電圧を生成する。ベリファイ電位発生回路２０は、書込ベリファイ時に、その生成した書込ベリファイ電圧を電圧ディスタリビュータ２３（図３）に与える。また、テスタは、ＳＲＡＭ用制御信号およびＦＧＴ用制御信号を生成して、ＳＲＡＭブロック内の制御回路１２ＡおよびＦＧＴブロック内の制御回路２７にそれぞれ出力する。
【０１８１】
ＦＧＴ用制御信号に応答して、ＦＧＴブロックにおいて、ＦＧＴのデータの消去動作およびＦＧＴへのデータの書込動作が実行されることにより、ＦＧＴブロックのすべてのＦＧＴが目標しきい値電圧Ｖｆｔｇにプログラミングされる。
【０１８２】
図１７は、本変更例１に係るＦＧＴへの目標しきい値電圧Ｖｆｔｇの書込動作を説明するフローチャートである。
【０１８３】
図１７を参照して、ＦＧＴへのデータの書込動作時においては、最初に、目標しきい値電圧Ｖｆｔｇが設定される。具体的には、テスタ（図１６）は、外部から、対象となるモジュールにおけるＭＯＳトランジスタのしきい値電圧の製造ばらつきに関する情報を受ける（ステップＳ０１）。製造ばらつきに関する情報には、ＭＯＳトランジスタのしきい値電圧の実測値Ｖｉが含まれる。また、テスタは、当該モジュールのメモリブロックの容量に関する情報を受ける（ステップＳ０２）。テスタは、これらの入力情報に基づいて、メモリに格納された複数のルックアップテーブルの中から、対象となるモジュールの容量に対応するルックアップテーブルを選択する。そして、テスタは、その選択したルックアップテーブルを参照して、ＭＯＳトランジスタのしきい値電圧の実測値Ｖｉに基づき目標しきい値電圧Ｖｆｔｇ（＝Ｖｆｔｇｉ）を設定する（ステップＳ０３）。テスタは、対象となるモジュールに対して、設定した目標しきい値電圧Ｖｆｔｇｉを示す目標Ｖｔｈ制御信号を発生させる。また、テスタは、ＳＲＡＭ用制御信号およびＦＧＴ用制御信号を生成して、ＳＲＡＭブロック内の制御回路１２ＡおよびＦＧＴブロック内の制御回路２７にそれぞれ出力する。
【０１８４】
次に、対象となるモジュールの内部では、ＦＧＴ用制御信号に応答して、ＦＧＴブロックにおいてＦＧＴのデータの消去動作（ステップＳ０４）およびＦＧＴへのデータの書込動作（ステップＳ０５）が実行される。ステップＳ０４のデータの消去動作は、図１０の処理フローに従って行なわれる。また、ステップＳ０５のデータの書込動作は、図１１の処理フローに従って行なわれる。この書込動作において、書込ベリファイ電圧は、ステップＳ０３で設定した目標しきい値電圧Ｖｆｔｇｉと同じ電圧レベルとなるように設定される。
【０１８５】
ステップＳ０５のデータの書込動作が完了することによって、ＦＧＴブロックのすべてのＦＧＴが目標しきい値電圧Ｖｆｔｇｉにプログラミングされる。ＦＧＴのプログラミングが完了すると、先の実施の形態１で述べたのと同様に、ＳＲＡＭ用制御信号に従ってＳＲＡＭブロックを動作させる。
【０１８６】
（変更例２）
ここで、ＬＳＩの設計方法としては、従来より、所望の性能を実現する複数種類のセルを含むライブラリから、その用途に応じてこれらのセルを組合せることによって回路設計が行なわれている。このライブラリには、たとえば、高速性を実現するセルを含むライブラリ種（以下、高速ライブラリともいう）と、低消費電力を実現するセルを含むライブラリ種（以下、低消費ライブラリともいう）とが含まれており、これらのライブラリ種に含まれるセルを併用することによって、高速性と低消費電力とを両立させることができる。
【０１８７】
上記のライブラリ種に含まれるセルにおいては、求められる性能に応じて、当該セルを構成するＭＯＳトランジスタのしきい値電圧の理想値（設計値）が設定される。たとえば、高速ライブラリに含まれるセルにおいては、ＭＯＳトランジスタのしきい値電圧の理想値は、高速性を考慮して比較的低い電圧に設定される。一方、低消費ライブラリに含まれるセルにおいては、ＭＯＳトランジスタのしきい値電圧の理想値は、低消費電力を考慮して比較的高い電圧に設定される。
【０１８８】
このように、要求される性能に応じてセルを構成するＭＯＳトランジスタのしきい値電圧の理想値を設定し、その理想値に従ってＭＯＳトランジスタを製造することにより、製造されたＭＯＳトランジスタのしきい値電圧およびそのばらつき具合は、図１８に示すように、ライブラリ種によって異なることとなる。
【０１８９】
図１８は、ＳＲＡＭにおけるＭＯＳトランジスタのしきい値電圧の製造ばらつきの一例を示す図である。
【０１９０】
図１８を参照して、低消費ライブラリでは、しきい値電圧の理想値が高いため、製造されたＭＯＳトランジスタのしきい値電圧（実測値）は、この理想値を中心にして高い電圧レベルでばらついている。一方、高速ライブラリでは、しきい値電圧の理想値が低いため、製造されたＭＯＳトランジスタのしきい値電圧（実測値）が、この理想値を中心にして低い電圧レベルでばらついている。
【０１９１】
ここで、上述したように、メモリブロックごとのスタンバイ電流の大きさは、１メモリセル当たりのリーク電流と、メモリ容量（メモリセル数）との積に比例する。このうちの１メモリセル当たりのリーク電流は、ＭＯＳトランジスタのしきい値電圧に依存することから、同じメモリ容量であっても、高速ライブラリではスタンバイ電流が相対的に大きくなり、低消費ライブラリではスタンバイ電流が相対的に小さくなる。特に、高速ライブラリに含まれるＭＯＳトランジスタのしきい値電圧が理想値よりも高い方向にばらついた場合と、低消費ライブラリに含まれるＭＯＳトランジスタのしきい値電圧が理想値よりも低い方向にばらついた場合とでは、スタンバイ電流に大きな差が生じることが予想される。
【０１９２】
以上のように、スタンバイ電流の大きさは、メモリセルを構成するＭＯＳトランジスタのしきい値電圧の製造ばらつきだけでなく、当該メモリセルが属するライブラリ種、すなわち、しきい値電圧の理想値によっても変化する。したがって、単にＭＯＳトランジスタのしきい値電圧のばらつきに応じてＳＲＡＭ＿ＶＳＳ線の最適な電圧レベルを設定した場合には、ライブラリ種によってはスタンバイ電流低減の効果を十分に得られない可能性がある。
【０１９３】
本変更例２では、このようなスタンバイ電流低減の効果の違いを解消する観点から、ＭＯＳトランジスタのしきい値電圧のみならず、メモリセルの属するライブラリ種、すなわち、当該ＭＯＳトランジスタのしきい値電圧の理想値をも考慮して、ＳＲＡＭ＿ＶＳＳ線の最適な電圧レベルを設定する。また、本変更例２では、ＳＲＡＭ＿ＶＳＳ線の電圧レベルの設定に、上記の変更例１で説明したメモリブロックの容量についても考慮する。そして、ＳＲＡＭ＿ＶＳＳ線の電圧がこの最適な電圧レベルとなるように、ＦＧＴのしきい値電圧をプログラムする。
【０１９４】
以下に、本変更例２に係る目標しきい値電圧Ｖｆｔｇの設定方法について、図面を参照して説明する。なお、本変更例２に係る目標しきい値電圧の設定方法は、先の実施の形態１に係る半導体装置（図３）に適用され得るものである。
【０１９５】
図１９は、ＳＲＡＭにおけるＭＯＳトランジスタのしきい値電圧ＶｔｈとＳＲＡＭ＿ＶＳＳ線の電圧ＶＳＳＭとの関係を示す図である。図１９（ａ）は、高速ライブラリにおけるしきい値電圧Ｖｔｈと電圧ＶＳＳＭとの関係を示し、図１９（ｂ）は、低消費ライブラリにおけるしきい値電圧Ｖｔｈと電圧ＶＳＳＭとの関係を示す。
【０１９６】
図１９（ａ），（ｂ）において、縦軸は電圧ＶＳＳＭを表わし、横軸はＭＯＳトランジスタのしきい値電圧の理想値（設計値）と製造されたＭＯＳトランジスタのしきい値電圧（実測値）との差を表わす。このしきい値電圧の差は、製造プロセスによって変動するものである。なお、図中の「ＴＹＰ」は理想値と実測値との差が０であることを示し、「ＭＡＸ」は実測値が理想値よりも高いことを示し、「ＭＩＮ」は実測値が理想値よりも低いことを示している。
【０１９７】
図１９（ａ）を参照して、曲線ｋ６，ｋ７は、高速ライブラリにおいてリテンションおよび低スタンバイ電流を実現するための電圧ＶＳＳＭの理想特性を示す。このうちの曲線ｋ６は、メモリブロックＢＬＫ（図３）の容量（メモリセル数）が相対的に大きい場合における電圧ＶＳＳＭの理想特性（理想特性ｈｌ１〜ｈｌｎ）を示し、曲線ｋ７は、メモリブロックＢＬＫの容量が相対的に小さい場合における電圧ＶＳＳＭの理想特性（理想特性ｈｓ１〜ｈｓｎ）を示している。
【０１９８】
高速ライブラリでは、ＭＯＳトランジスタのしきい値電圧の理想値が低めに設定されているため、当該理想値と実測値との差が「ＭＡＸ」であるとき、すなわち、しきい値電圧が理想値よりも高い方向にばらついたときであっても、しきい値電圧自体は比較的低い電圧となっている（図１８参照）。そのため、リテンション特性のマージンが比較的高くなるが、その一方でスタンバイ電流が増大する。よって、この場合には、ＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げることによってスタンバイ電流の低減を図っている。なお、メモリ容量が大きくなるほどスタンバイ電流が増大するため、メモリブロックの容量が大きくなるほどＳＲＡＭ＿ＶＳＳ線の電圧レベルは高い値を示している。
【０１９９】
これに対して、ＭＯＳトランジスタのしきい値電圧の理想値と実測値との差が「ＭＩＮ」であるとき、すなわち、しきい値電圧が理想値よりも低い方向にばらついたときには、しきい値電圧自体がさらに低い電圧となるため（図１８参照）、スタンバイ電流がより一層増大することとなる。したがって、ＳＲＡＭ＿ＶＳＳ線の電圧レベルをさらに上げる必要がある。特に、メモリ容量が大きくなるほどスタンバイ電流が増大することから、メモリブロックＢＬＫの容量が大きいときには、ＳＲＡＭ＿ＶＳＳ線の電圧レベルを積極的に上げている。一方、メモリブロックの容量が小さいときには、スタンバイ電流も小さいため、メモリブロックの容量が大きいときと比較して電圧レベルの上げ幅は小さい。
【０２００】
図１９（ｂ）を参照して、曲線ｋ８，ｋ９は、低消費ライブラリにおいてリテンションおよび低スタンバイ電流を実現するための電圧ＶＳＳＭの理想特性を示す。このうちの曲線ｋ８は、メモリブロックＢＬＫの容量が相対的に大きい場合における電圧ＶＳＳＭの理想特性（理想特性ｌｌ１〜ｌｌｎ）を示し、曲線ｋ９は、メモリブロックＢＬＫの容量が相対的に小さい場合における電圧ＶＳＳＭの理想特性（理想特性ｌｓ１〜ｌｓｎ）を示している。
【０２０１】
低消費ライブラリでは、ＭＯＳトランジスタのしきい値電圧の理想値が高めに設定されているため、当該理想値と実測値との差が「ＭＡＸ」であるとき、すなわち、しきい値電圧が理想値よりも高い方向にばらついたときには、しきい値電圧自体が比較的高い電圧となる（図１８参照）。よって、リテンション特性を確保するためには、ＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げることは望ましくないことから、電圧ＶＳＳＭは、高速ライブラリと比較してより低い値を示している。なお、メモリブロックＢＬＫの容量が大きい場合であってもスタンバイ電流が小さくなるため、電圧ＶＳＳＭは低く抑えられている。
【０２０２】
これに対して、ＭＯＳトランジスタのしきい値電圧の理想値と実測値との差が「ＭＩＮ」であるとき、すなわち、しきい値電圧が理想値よりも低い方向にばらついたときであっても、しきい値電圧自体は比較的高い電圧となるため（図１８参照）、スタンバイ電流は高速ライブラリと比較してより小さくなる。したがって、メモリブロックＢＬＫの容量が大きい場合であっても、高速ライブラリのようにＳＲＡＭ＿ＶＳＳ線の電圧レベルを上げる必要性が低い。よって、電圧ＶＳＳＭを低めに設定することでリテンション特性のマージンを稼ぐことができる。なお、メモリブロックＢＬＫの容量が小さい場合には、さらにスタンバイ電流が小さいことから、電圧ＶＳＳＭはより低い値に設定される。
【０２０３】
このように、リテンションの確保およびスタンバイ電流低減の実現に最適なＳＲＡＭ＿ＶＳＳ線の電圧レベルは、ＭＯＳトランジスタのしきい値電圧のばらつき具合と、メモリセルの属するライブラリ種、すなわち、当該ＭＯＳトランジスタのしきい値電圧の理想値と、メモリブロックの容量とによって異なってくる。そこで、本変更例２では、図１９の曲線ｋ６〜ｋ９に示す関係に従って、ＭＯＳトランジスタのしきい値電圧、しきい値電圧の理想値およびメモリブロックの容量ごとに、ＳＲＡＭ＿ＶＳＳ線の電圧が理想特性に一致するように、ＦＧＴのしきい値電圧をプログラムする。これにより、製造ばらつき、ライブラリ種およびメモリブロックの容量にかかわらず、ＳＲＡＭ＿ＶＳＳ線の電圧を理想特性そのものとすることができる。この結果、リテンション特性とスタンバイ電流低減効果とのバランスを安定してとることができる。
【０２０４】
ここで、実際のＦＧＴの目標しきい値電圧Ｖｆｔｇの設定は、図１９の曲線ｋ６〜ｋ９に示す関係を予めシミュレーション等により取得し、図２０（ａ）〜（ｄ）に示すようなルックアップテーブルをライブラリ種およびメモリブロックの容量ごとに用意しておく構成とすることができる。
【０２０５】
図２１は、図２０のルックアップテーブルを用いて目標しきい値電圧Ｖｆｔｇの設定動作の概要を説明する図である。
【０２０６】
図２１を参照して、テスタ内部のメモリには、ライブラリ種およびメモリブロックの容量に対応したルックアップテーブル（図２０参照）が、ライブラリ種ごとに区分されて格納されている。テスタには、対象となるモジュールにおけるＭＯＳトランジスタのしきい値電圧の製造ばらつきに関する情報、ライブラリ種およびメモリブロックの容量に関する情報が、外部から与えられる。テスタは、これらの入力情報に基づいて、メモリに格納された複数のルックアップテーブルの中から、対象となるモジュールのライブラリ種および容量に対応するルックアップテーブルを選択する。そして、テスタは、その選択したルックアップテーブルを参照して、ＭＯＳトランジスタのしきい値電圧を測定した結果に基づき目標しきい値電圧Ｖｆｔｇを設定する。
【０２０７】
テスタは、対象となるモジュールに対して、設定した目標しきい値電圧Ｖｆｔｇを示す目標Ｖｔｈ制御信号を発生させる。また、テスタは、ＳＲＡＭ用制御信号およびＦＧＴ用制御信号を生成して、ＳＲＡＭブロック内の制御回路１２ＡおよびＦＧＴブロック内の制御回路２７にそれぞれ出力する。
【０２０８】
ＦＧＴ用制御信号に応答して、ＦＧＴブロックにおいて、ＦＧＴのデータの消去動作およびＦＧＴへのデータの書込動作が実行されることにより、ＦＧＴブロックのすべてのＦＧＴが目標しきい値電圧Ｖｆｔｇにプログラミングされる。
【０２０９】
図２２は、本変更例２に係るＦＧＴへの目標しきい値電圧Ｖｆｔｇの書込動作を説明するフローチャートである。
【０２１０】
図２２を参照して、ＦＧＴへのデータの書込動作時においては、最初に、目標しきい値電圧Ｖｆｔｇが設定される。具体的には、テスタ（図２１）は、外部から、対象となるモジュールにおけるＭＯＳトランジスタのしきい値電圧の製造ばらつきに関する情報を受けるとともに（ステップＳ１１）、当該モジュールのメモリブロックの容量に関する情報（ステップＳ１２）および当該モジュールのライブラリ種に関する情報（ステップＳ１３）を受ける。テスタは、これらの入力情報に基づいて、メモリに格納された複数のルックアップテーブルの中から、対象となるモジュールのライブラリ種および容量に対応するルックアップテーブルを選択する。そして、テスタは、その選択したルックアップテーブルを参照して、ＭＯＳトランジスタのしきい値電圧を測定した結果に基づき目標しきい値電圧Ｖｆｔｇを設定する（ステップＳ１４）。テスタは、対象となるモジュールに対して、設定した目標しきい値電圧Ｖｆｔｇを示す目標Ｖｔｈ制御信号を発生させる。また、テスタは、ＳＲＡＭ用制御信号およびＦＧＴ用制御信号を生成して、ＳＲＡＭブロック内の制御回路１２ＡおよびＦＧＴブロック内の制御回路２７にそれぞれ出力する。
【０２１１】
次に、対象となるモジュールの内部では、ＦＧＴ用制御信号に応答して、ＦＧＴブロックにおいてＦＧＴのデータの消去動作（ステップＳ１５）およびＦＧＴへのデータの書込動作（ステップＳ１６）が実行される。ステップＳ１５のデータの消去動作は、図１０の処理フローに従って行なわれる。また、ステップＳ１６のデータの書込動作は、図１１の処理フローに従って行なわれる。この書込動作において、書込ベリファイ電圧は、ステップＳ０３で設定した目標しきい値電圧Ｖｆｔｇと同じ電圧レベルとなるように設定される。
【０２１２】
ステップＳ１６のデータの書込動作が完了することによって、ＦＧＴブロックのすべてのＦＧＴが目標しきい値電圧Ｖｆｔｇにプログラミングされる。ＦＧＴのプログラミングが完了すると、先の実施の形態１に述べたのと同様に、ＳＲＡＭ用制御信号に従ってＳＲＡＭブロックを動作させる。
【０２１３】
［実施の形態２］
（読出マージンの向上）
図１に示す一般的な半導体装置では、素子の微細化に伴なう製造プロセスの変動の影響によって、メモリセルを構成するＭＯＳトランジスタのしきい値電圧のばらつきが大きくなり、その動作マージンが低下する。この結果、半導体装置において低電源電圧下においても安定にデータの書込および読出を行なうことが困難となる。
【０２１４】
このような低電源電圧下においても、データの書込／読出を安定に行なうことを目的としてさまざまな構成が提案されている。たとえば、図１の半導体装置において、リードアシスト回路５が内部電源電圧ＶＤＤを所定電圧ΔＶだけ降下させた電圧をロウデコーダ３に供給する。ロウデコーダ３は、ロウアドレス信号ＲＡによって指定されたワード線ＳＷＬの電圧を内部電源電圧ＶＤＤよりも所定電圧ΔＶ降下させた電圧とする。
【０２１５】
また、動作マージンを向上させる手法として、たとえば特許文献１は、読出動作時にワード線ＳＷＬの電圧を内部電源電圧ＶＤＤよりもわずかに低くすることにより、読出時のスタティック・ノイズ・マージン（ＳＮＭ）を向上させる構成を提案している。この特許文献１に記載される半導体装置では、主電源ノードの電源電圧を降圧してワード線ドライバのドライバ電源ノードへ供給するドライバ電源回路が設けられる。このドライバ電源回路は、主電源ノードとドライバ電源ノードとの間に接続される抵抗素子と、ドライバ電源ノードの電圧をプルダウンするプルダウン回路とを含んでいる。
【０２１６】
（リードアシスト回路の課題）
上述したように、読出時に選択ワード線の電圧レベルを下げることによって読出マージンを改善できるが、その一方で、選択ワード線ＳＷＬの電圧を下げすぎると、読出時にメモリセルがビット線容量に蓄えられた電荷を引抜くときの電流（以下、「セル電流」とも称す）が減少し、アクセスタイムの悪化を招くおそれがある。また、センスマージンが低下するために、正常なデータ読出が困難となってしまう。
【０２１７】
なお、特許文献１に記載の半導体装置は、電源電圧を抵抗素子およびプルダウン回路によって分圧して選択ワード線に供給するものであるが、抵抗素子の抵抗値のばらつきやプルダウン回路を構成するＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきによっては選択ワード線の電圧レベルが変動してしまう可能性がある。
【０２１８】
（本願発明による読出マージンの向上）
この発明の実施の形態２に係る半導体装置は、このような素子特性のばらつきに影響されず、読出マージンの向上を図るものである。以下、図面を参照して、この発明の実施の形態２に係る半導体装置を説明する。
【０２１９】
図２３は、この発明の実施の形態２に係る半導体装置の要部の構成を概略的に説明する図である。
【０２２０】
図２３を参照して、この発明の実施の形態２に係る半導体装置は、ＳＲＡＭブロックと、ＦＧＴブロックと、接続ブロックとから構成される。
【０２２１】
ＳＲＡＭブロックは、一般的なＳＲＡＭの構成を有する。ＳＲＡＭブロックは、メモリセルＭＣが行列状に配列されるＳＲＡＭメモリセルブロックＢＬＫと、ロウデコーダ３と、アドレスラッチ４と、リードアシスト回路５と、カラムデコーダ７と、Ｙゲート９と、ライドドライバ／センスアンプ１０と、データレジスタ１１とを含む。これらの回路の構成および動作については、図１に示す半導体装置において説明したものと同じであるため、詳細な説明は省略する。
【０２２２】
ＳＲＡＭメモリセルブロックＢＬＫは、ワード線方向に（ｍ＋１）個形成され、メモリセルアレイを構成している。メモリセルＭＣの各行に対応してワード線ＳＷＬが配設され、メモリセルＭＣがそれぞれ対応の行のワード線に接続される。また、メモリセルＭＣの各列に対応してビット線ＳＢＬ，／ＳＢＬが配設される。
【０２２３】
ＳＲＡＭブロックは、ＳＲＡＭの内部動作を制御するための制御回路１２Ｂをさらに含む。制御回路１２Ｂは、外部からのＳＲＡＭ用制御信号の入力を受けて、データ読出信号Ｒｅａｄおよびデータ書込信号Ｗｒｉｔｅを生成し、生成した信号をライトドライバ／センスアンプ１０へ出力する。
【０２２４】
ＦＧＴブロックは、図３に示す実施の形態１に係るＦＧＴブロックと比較して、基本的な構成を同じとするが、プログラムセルＰＣ（図４）が接続ブロックを介してＳＲＡＭブロック内のリードアシスト回路５と電気的に接続される点で異なる。
【０２２５】
具体的には、ソース線ＦＳＬは、ＮチャネルＭＯＳトランジスタ５６を介してリードアシスト回路５に接続される。また、ＦＧＴ５０のドレインＦＤおよびワード線ＦＷＬは、ＮチャネルＭＯＳトランジスタ５４を介して内部電源電圧ＶＤＤの電源ノードに接続される。
【０２２６】
本発明の実施の形態２に係る半導体装置において、リードアシスト回路は、ＳＲＡＭブロック内に形成されるＳＲＡＭ部５と、ＦＧＴブロック内に形成されるＦＧＴ部とから構成される。このうちのＦＧＴ部は、ＦＧＴブロックのプログラムセルＰＣからなる。
【０２２７】
図２４は、図２３におけるリードアシスト回路の構成の一例を説明する図である。
図２４を参照して、リードアシスト回路は、ＳＲＡＭ部５と、ＦＧＴ部５Ｆとを含む。
【０２２８】
ＳＲＡＭ部５は、ＰチャネルＭＯＳトランジスタ５０１と、差動増幅器５０２と、ＮチャネルＭＯＳトランジスタ５０３とを含む。
【０２２９】
差動増幅器５０２は、負入力と出力とが結合されてボルテージフォロワを構成する。差動増幅器５０２の出力は、ロウデコーダ３の電源線ＨＷＬに接続される。
【０２３０】
ＰチャネルＭＯＳトランジスタ５０１は、内部電源電圧ＶＤＤの電源ノードと電源線ＨＷＬとの間に接続され、そのゲートにデータ読出信号Ｒｅａｄを受ける。ＮチャネルＭＯＳトランジスタ５０３は、差動増幅器５０２の接地端子と接地電圧との間に接続され、そのゲートにデータ読出信号Ｒｅａｄを受ける。
【０２３１】
差動増幅器５０２の正入力は、ＮチャネルＭＯＳトランジスタ５６を介してＦＧＴ部５Ｆのソース線ＦＳＬに接続される。先の実施の形態１で述べたように、ＳＲＡＭブロックの動作時には、選択ゲート線ＳＳＧが「Ｈ」レベルに駆動されてＮチャネルＭＯＳトランジスタ５６が導通される。これにより、ソース線ＦＳＬと差動増幅器５０２の正入力とが電気的に接続される。差動増幅器５０２は、正入力に与えられるソース線ＦＳＬの電圧ＶＦＳＬを利得１で増幅して、ロウデコーダ３の動作電源電圧を生成する。
【０２３２】
ＳＲＡＭブロックの動作時、ＦＧＴ５０は、導通状態にされたＮチャネルＭＯＳトランジスタ５４，５５を介してゲートおよびドレインが相互に接続されて、ダイオードを構成する。これにより、ＦＧＴ５０は、内部電源電圧ＶＤＤをそのしきい値電圧分低下させてソース線ＦＳＬに与える。すなわち、ＳＲＡＭブロックの動作時には、リードアシスト回路のＦＧＴ部５Ｆが、内部電源電圧ＶＤＤをＦＧＴ５０のしきい値電圧分低下させた電圧を発生し、ＳＲＡＭ部５がこの発生した電圧を受けて、ロウデコーダ３の動作電源電圧を生成する。
【０２３３】
ＳＲＡＭ部５では、スタンバイ時および書込時、データ読出信号Ｒｅａｄが「Ｌ」レベルとなるため、ＰチャネルＭＯＳトランジスタ５０１が導通され、ＮチャネルＭＯＳトランジスタ５０３が非導通にされる。したがって、電源線ＨＷＬには電源ノードからの内部電源電圧ＶＤＤが供給される。
【０２３４】
一方、読出時には、データ読出信号Ｒｅａｄが「Ｈ」レベルとなるため、ＰチャネルＭＯＳトランジスタ５０１が非導通にされ、ＮチャネルＭＯＳトランジスタ５０３が導通される。したがって、電源線ＨＷＬには、差動増幅器５０２が生成した動作電源電圧が供給される。この動作電源電圧は、上述したように、内部電源電圧ＶＤＤをＦＧＴ５０のしきい値電圧分低下させた電圧に等しい。
【０２３５】
ロウデコーダ３は、電源線ＨＷＬに供給された動作電源電圧を受けて動作し、アドレスラッチ４から入力されるロウアドレス信号ＲＡをデコードしてロウ選択信号を生成する。そして、ロウデコーダ３は、生成したロウ選択信号に従って、対応のワード線ＳＷＬを選択状態へ駆動する。このとき、ロウデコーダ３は、動作電源電圧を対応のワード線ＳＷＬ上に伝達する。
【０２３６】
具体的には、アドレスラッチ４＿０〜４＿ｎ−１は、アドレスピンＡ［０］〜Ａ［ｎ−１］を介して取り込まれたロウアドレス信号ＲＡをそれぞれ保持する。
【０２３７】
ロウデコーダ３は、アドレスデコード部３００と、ドライバ部とを含む。
アドレスデコーダ部３００は、ロウアドレス信号ＲＡ［０］〜ＲＡ［ｎ−１］を受け、２ｎ個のロウ選択信号（ロウ選択信号０〜ロウ選択信号２ｎ−１）を生成する。ロウｃｅｎｔ買う信号は、Ｌｏｗアクティブの信号であり、選択されるロウに対応するロウ選択信号は「Ｌ」レベルとなる。
【０２３８】
アドレスデコーダ部３００により生成されたロウ選択信号は、ドライバ部に入力される。ドライバ部は、２ｎ個のＣＭＯＳインバータで構成される。
【０２３９】
ＣＭＯＳインバータは、電源線ＨＷＬおよび接地電圧との間に直列に接続されたＰチャネルＭＯＳトランジスタ３３０およびＮチャネルＭＯＳトランジスタ３３１を含む。ＣＭＯＳインバータは、対応するロウ選択信号を反転して対応するワード線ＳＷＬを駆動する。対応するロウ選択信号が「Ｌ」レベルのとき、ＣＭＯＳインバータは対応するワード線ＳＷＬを「Ｈ」レベルに駆動する。つまり、対応のワード線は、選択状態として、電源線ＨＷＬに供給される動作電源電圧に駆動される。なお、読出時の動作電源電圧は、内部電源電圧ＶＤＤをＦＧＴ５０のしきい値電圧分低下させた電圧に等しいことから、選択ワード線ＳＷＬは内部電源電圧ＶＤＤをＦＧＴ５０のしきい値電圧分低下させた電圧となる。
【０２４０】
以上のように、本実施の形態２に係る半導体装置によれば、読出時には、選択ワード線ＳＷＬに、内部電源電圧ＶＤＤをＦＧＴ５０のしきい値電圧分だけを低下させた電圧が伝達される。ここで、ＦＧＴ５０は、上述したように任意のしきい値電圧にプログラムできる。したがって、選択ワード線が読出マージンの確保に最適な電圧となるようにＦＧＴ５０のしきい値電圧をプログラムしておくことによって、ＭＯＳトランジスタのしきい値電圧とは無関係に、データ読出を安定して行なうことが可能となる。
【０２４１】
（目標しきい値電圧の設定）
以下に、図２５から図２９を参照して、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇの設定方法について説明する。
【０２４２】
図２５は、ＳＲＡＭのメモリセルのミルキーウェイプロットを示す図である。このミルキーウェイプロットは、たとえば非特許文献４に示されるように、メモリセルを構成するＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧のばらつきとＳＲＡＭの動作マージンとの関係を表わすものである。
【０２４３】
図２５を参照して、四辺形で囲まれた領域は、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧の製造ばらつきを示している。図２６に、図２５における四辺形の４つのコーナーとＭＯＳトランジスタのしきい値電圧の製造ばらつきとの関係を示す。
【０２４４】
図２５に示す４つのコーナーのうちの「ＦＦ」は、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧の最小値（ＭＩＮ値）である。「ＳＳ」は、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧の最大値（ＭＡＸ値）である。「ＦＳ」は、ＮチャネルＭＯＳトランジスタのしきい値電圧の最小値およびＰチャネルＭＯＳトランジスタのしきい値電圧の最大値であり、「ＳＦ」は、ＮチャネルＭＯＳトランジスタのしきい値電圧の最大値およびＰチャネルＭＯＳトランジスタのしきい値電圧の最小値である。また、四辺形で囲まれた領域内にある点「ＴＴ」は、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧の代表値（ＴＹＰ値）である。
【０２４５】
図２５では、ＭＯＳトランジスタのしきい値電圧のばらつきに重ねて、メモリセルの読出限界（リードリミット特性）が示される。図中の曲線ｋ１２は、リードアシストの適用前、すなわち、読出時の選択ワード線の電圧を内部電源電圧ＶＤＤとしたときのリードリミット特性である。この曲線ｋ１２よりも上側の領域は、十分なＳＮＭを確保できないために読出時にメモリセルのデータが反転するおそれのある領域である。以下では、この領域を「ＳＮＭフェイル領域」とも称する。これに対し、リードリミット特性よりも下側の領域、すなわち、ＳＮＭを確保できる領域を「ＳＮＭパス領域」とも称する。
【０２４６】
メモリセルの読出動作を安定に行なうためには、４つのコーナーＦＦ，ＦＳ，ＳＳ，ＳＦがいずれもリードリミット特性よりも下側の領域に位置する必要がある。しかしながら、リードアシスト適用前は、コーナーＦＳがＳＮＭフェイル領域に位置しているため、安定したデータ読出の実現が困難となる。
【０２４７】
これに対して、図中の曲線ｋ１１は、リードアシストの適用後、すなわち、読出時の選択ワード線の電圧を内部電源電圧ＶＤＤからＦＧＴのしきい値電圧分低下させたときのリードリミット特性である。リードアシストの適用後は、４つのコーナーＦＦ，ＦＳ，ＳＳ，ＳＦがいずれも曲線ｋ１１よりも下側の領域（ＳＮＭパス領域）に位置している。よって、十分なＳＮＭを確保することができ、読出動作を安定に行なうことが可能となる。
【０２４８】
しかしながら、選択ワード線の電圧を低下させると、ＳＮＭを確保できる一方で、メモリセルがビット線容量に蓄えられた電荷を引抜くときの電流であるセル電流Ｉｃｅｌｌが低下してしまうという問題が生じる。このセル電流Ｉｃｅｌｌが低下すると、ビット線振幅が低下するため、センスアンプがビット線に現れたメモリセルのデータを正常にセンス・増幅することが困難となる。その結果、誤った読出をしてしまう可能性がある。以下では、セル電流が低下することにより誤読出が生じる領域を「Ｉｃｅｌｌフェイル領域」とも称する。
【０２４９】
なお、このような誤読出を防ぐためには、十分なビット線振幅が得られるまでセンス開始を待つ必要があるが、アクセスタイムが長くなり、性能の低下を招いてしまう。
【０２５０】
このように、選択ワード線には、ＳＮＭの確保と誤読出の防止とを実現させるのに最適な電圧レベルがある。換言すれば、当該最適な電圧レベルに選択ワード線を駆動できれば、安定かつ正確な読出を行なうことができる。
【０２５１】
図２７は、図２５のミルキーウェイプロットのうちのコーナーＦＳにおける読出時のＳＮＭ特性とＩｃｅｌｌ特性との関係を説明する図である。図２７の横軸は読出時の選択ワード線の電圧を示し、縦軸はＳＮＭまたはＩｃｅｌｌを示す。
【０２５２】
図２７に示すように、ＳＮＭは、選択ワード線の電圧が内部電源電圧ＶＤＤから低下するに従って増加する。一方、Ｉｃｅｌｌは選択ワード線の電圧が内部電源電圧ＶＤＤから低下するに従って減少する。図２７では、選択ワード線の電圧が内部電源電圧ＶＤＤ近傍では、Ｉｃｅｌｌを確保できるが、ＳＮＭが低下する（図中のＳＮＭフェイル領域に相当）。一方、選択ワード線の電圧を内部電源電圧ＶＤＤから低下させると、ＳＮＭが大きくなるがＩｃｅｌｌを確保できない（図中のＩｃｅｌｌフェイル領域に相当）。したがって、ＳＮＭフェイル領域およびＩｃｅｌｌフェイル領域の間の領域（図中のパス領域に相当）に選択ワード線の電圧を設定することが、ＳＮＭおよびＩｃｅｌｌの両方を確保するのに好適である。図１８の例では、選択ワード線の電圧の最適値Ｐは、内部電源電圧ＶＤＤから０．１Ｖ低下させた電圧（ＶＤＤ−０．１Ｖ）となる。
【０２５３】
図２８は、図２５のミルキーウェイプロットのうちの点ＦＳ’における読出時のＳＮＭ特性とＩｃｅｌｌ特性との関係を説明する図である。この点ＦＳ’は、コーナーＦＳよりもＮチャネルＭＯＳトランジスタのしきい値電圧が若干高く、かつ、ＰチャネルＭＯＳトランジスタのしきい値電圧が若干低くなったことを示す点である。
【０２５４】
ここで、図２８に示す点ＦＳ’における関係と、図２７に示すコーナーＦＳにおける関係とを比較すると、点ＦＳ’の方がＩｃｅｌｌ特性が低い。これは、ＮチャネルＭＯＳトランジスタのしきい値電圧が高くなったことによる。そのため、Ｉｃｅｌｌフェイル領域は点ＦＳ’の方が広くなっている。その一方で、ＳＮＭ特性は、点ＦＳ’の方が大きく、ＳＮＭフェイル領域が狭くなっている。これは、ＮチャネルＭＯＳトランジスタのしきい値電圧が高く、ＰチャネルＭＯＳトランジスタのしきい値電圧が低くなったことによる。
【０２５５】
この結果、点ＦＳ’では、ＳＮＭフェイル領域およびＩｃｅｌｌフェイル領域の間の領域（パス領域）が、コーナーＦＳと比較して高電圧側にシフトしている。すなわち、選択ワード線の電圧レベルを内部電源電圧ＶＤＤからあまり下げなくても、ＳＮＭおよびＩｃｅｌｌの両方を確保することができる。逆に、選択ワード線をコーナーＦＳのときと同じ電圧レベル（＝ＶＤＤ−０．１Ｖ）とすると、Ｉｃｅｌｌが減少し、誤読出を起こす可能性がある。
【０２５６】
以上に述べたように、選択ワード線の電圧の最適値は、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧のばらつきによって異なってくる。したがって、選択ワード線の電圧を、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧のばらつきに応じた最適値に設定することにより、安定かつ正確な読出を実現することができる。
【０２５７】
本発明の実施の形態２では、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧のばらつきに応じた選択ワード線電圧の最適値に基づいて、ＦＧＴ部５ＦのＦＧＴ５０の目標しきい値電圧Ｖｆｔｇを決定する。そして、ＦＧＴ５０をその決定した目標しきい値電圧Ｖｆｔｇにプログラムする。
【０２５８】
なお、実際のＦＧＴ５０の目標しきい値電圧Ｖｆｔｇの設定では、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧と選択ワード線の電圧最適値との関係を予めシミュレーション等により取得し、図２９に示すようなルックアップテーブルを用意しておく構成とすることができる。この場合、製造されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧を測定した結果に基づき、図２９のルックアップテーブルを参照して目標しきい値電圧Ｖｆｔｇが設定される。設定された目標しきい値電圧Ｖｆｔｇが、目標Ｖｔｈ制御信号としてＦＧＴブロック内のベリファイ電位発生回路２０（図３）に与えられることによって、ＦＧＴ５０のしきい値電圧のプログラムが実行される。
【０２５９】
なお、図１８および図１９に示すＳＮＭ特性およびＩｃｅｌｌ特性は、内部電源電圧ＶＤＤに対してもセンシティブであり、どちらもＶＤＤの下限値でワーストとなる。したがって、ＶＤＤの下限値で求めたルックアップテーブルに従って、目標しきい値電圧Ｖｆｔｇを設定することが望ましい。
【０２６０】
［実施の形態３］
（レプリカによるセンスタイミング制御）
ＳＯＣやマイコン向けのｅ（embedded）ＳＲＡＭは、Ｃｏｍｐｉｌｅｄ  ＲＡＭとして開発され、必要とされるメモリ構成ごとに回路およびタイミング回路の最適化が行なわれるわけではない。そのため、ビット線長（すなわち、ロウ数）は、動作にクリティカルな影響を与える。たとえば、データ読出時には、アクセスされたメモリセルＭＣがビット線容量に蓄えられた電荷を引抜く（以下、メモリディスチャージとも称す）ことによって得られたビット線振幅を、センスアンプが増幅する。そして、ビット線ＳＢＬの電圧がデータレジスタ１１に取り込まれ、読出データとして出力ピンＱ［］に出力される。
【０２６１】
このときのビット線振幅は微小であるため、高速かつ正確な読出を行なう上でのクリティカルポイントとなる。すなわち、高速読出のために、メモリディスチャージ時間（選択されたワード線ＳＷＬを「Ｈ」レベルに立上げてからセンスアンプを活性化させるまでの時間に相当）を短くすると、センスアンプが誤センスしてしまう可能性がある。一方、メモリディスチャージ時間を長くすると、その分だけアクセスタイムが長くなってしまう。したがって、センスアンプが正確にセンス・増幅動作を行なうための所定のビット線振幅を確保できるまで、メモリディスチャージを実行し、その後直ちにセンスアンプを活性化するように、センスアンプタイミングにしている。
【０２６２】
メモリディスチャージ時間は、次の式（１）で表わされる。
【０２６３】
【数１】
2011216172.tif 000003
【０２６４】
ここで、ＶＢＬ＿ｓｗｉｎｇはセンスアンプが正確にセンス・増幅動作を行なうための所定のビット線振幅、ＣＢＬはビット線容量、Ｉｃｅｌｌはセル電流である。
【０２６５】
上記式（１）において、ビット線長が固定の場合にはＣＢＬは固定値となる。このＣＢＬ（固定値）に対してセル電流およびセンスアンプのセンスマージン等を考慮して、メモリディスチャージ時間を最適化することができる。
【０２６６】
しかしながら、Ｃｏｍｐｉｌｅｄ  ＲＡＭの場合には、様々なビット線長からなるメモリ構成に対応させる必要がある。これに対処するためには、後述するような、レプリカセルを用いたセルフ・タイミング手法が採用される。
【０２６７】
図１を参照して、レプリカビット線ＲＢＬは、正規のビット線ＳＢＬを模写するように（同一構造および同一形状となるように）形成される。したがって、レプリカビット線ＲＢＬのビット線容量はＣＢＬとなる。
【０２６８】
読出時には、予め「Ｈ」レベル（内部電源電圧ＶＤＤ）にプリチャージされたレプリカビット線ＲＢＬから、レプリカ引抜回路１４が電荷の引抜きを開始する。これにより、レプリカビット線ＲＢＬの電圧が徐々に低下する。レベルセンス回路１３は、レプリカビット線ＲＢＬの電圧を判定し、レプリカビット線ＲＢＬの電位が所定のレベル以下になったときには、その情報を制御回路１２に伝える。制御回路１２は、レベルセンス回路１３からの上記情報を受けて、センスアンプ活性化信号ＳＡを活性化レベルの「Ｈ」レベルにする。
【０２６９】
ここで、レプリカ引抜回路１４がレプリカビット線ＲＢＬの電荷の引抜きを開始してからセンスアンプ活性化信号ＳＡが「Ｈ」レベルになるまでの時間（以下、レプリカディスチャージ時間とも記す）は、次式（２）で表わされる。
【０２７０】
【数２】
2011216172.tif 000004
【０２７１】
ここで、Ｖｌｔｈはレベルセンス回路１３における判定レベルであり、ＣＢＬはレプリカビット線容量であり、Ｉｄｉｓはレプリカ引抜回路１４の引抜電流である。
【０２７２】
レプリカセルを用いたセンスタイミング制御では、メモリディスチャージ時間がレプリカディスチャージ時間に一致するように、判定レベルＶｌｔｈおよび引抜電流Ｉｄｉｓを最適化する（たとえば非特許文献２参照）。
【０２７３】
詳細には、上記の式（１），（２）により、所定のビット線振幅ＶＢＬ＿ｓｗｉｎｇと判定レベルＶｌｔｈとの間には、式（３）の関係が成立する。
【０２７４】
【数３】
2011216172.tif 000005
【０２７５】
レベルセンス回路１６は、通常、インバータで構成され、その判定レベルＶｌｔｈが内部電源電圧ＶＤＤの１／２に設定される（Ｖｌｔｈ＝０．５×ＶＤＤ）。仮に、所定のビット線振幅をＶＢＬ＿ｓｗｉｎｇ＝０．１×ＶＤＤが狙いとすると、上記の式（３）により、引抜電流Ｉｄｉｓ＝５×Ｉｃｅｌｌとなる。
【０２７６】
つまり、引抜電流Ｉｄｉｓ＝５×Ｉｃｅｌｌに設定することによって、所定のビット線振幅ＶＢＬ＿ｓｗｉｎｇ＝０．１×ＶＤＤとなり、結果として、メモリディスチャージ時間＝レプリカディスチャージ時間となる。
【０２７７】
上記のように、レベルセンス回路１３の判定レベルＶｌｔｈ、引抜電流Ｉｄｉｓ／セル電流Ｉｃｅｌｌを適切な値に設定することによって、所定のビット線振幅ＶＢＬ＿ｓｗｉｎｇを略一定値にすることができため、ビット線容量ＣＢＬのばらつきの影響をなくすことができる。
【０２７８】
なお、図１に示す半導体装置においては、レプリカ調整信号ＲＰＣにより、引抜電流Ｉｄｉｓを調整することができる。たとえば図３０に示すように、外部から制御回路１２に制御信号を与えてレプリカ調整信号ＲＰＣの状態を変化させる。そして、レプリカ引抜回路１４がレプリカ調整信号ＲＰＣに従って、レプリカビット線ＲＢＬから電荷を引抜くためのＮＭＯＳトランジスタのサイズを変化させることにより、引抜電流Ｉｄｉｓが調整される。
【０２７９】
図３０は、図１におけるレプリカ引抜回路１４およびレベルセンス回路１６の構成を説明する図である。
【０２８０】
図３０を参照して、レプリカビット線ＲＢＬは、ＰチャネルＭＯＳトランジスタ２００を介して内部電源電圧ＶＤＤの電源ノードに接続されるとともに、レプリカ引抜回路１４に接続される。
【０２８１】
ＰチャネルＭＯＳトランジスタ２００は、そのゲートにレプリカ線プリチャージ信号ＲＰＰＲを受ける。スタンバイ時、制御回路１２によりレプリカ線プリチャージ信号ＲＰＰＲが活性化レベルの「Ｌ」レベルにされてＰチャネルＭＯＳトランジスタ２００が導通されると、レプリカビット線ＲＢＬは「Ｈ」レベル（内部電源電圧ＶＤＤ）にプリチャージされる。
【０２８２】
レプリカ引抜回路１４は、ＮチャネルＭＯＳ１４０ａ〜１４０ｃと、ＮチャネルＭＯＳトランジスタ１４１とを含む。
【０２８３】
ＮチャネルＭＯＳトランジスタ１４０ａ〜１４０ｃは、そのドレインがレプリカビット線ＲＢＬに共通に接続され、そのソースがＮチャネルＭＯＳトランジスタ１４１のドレインに共通に接続される。ＮチャネルＭＯＳトランジスタ１４１は、そのソースが接地電圧に接続される。
【０２８４】
ＮチャネルＭＯＳトランジスタ１４０ａ〜１４０ｃは、そのチャネル幅が互いに異なる。具体的には、ＮチャネルＭＯＳトランジスタ１４０ａ，１４０ｂ，１４０ｃのチャネル幅をそれぞれＷ０，Ｗ１，Ｗ２とすると、Ｗ０＜Ｗ１＜Ｗ２の関係を満たすようにチャネル幅が設定される。
【０２８５】
ＮチャネルＭＯＳトランジスタ１４０ａ，１４０ｂ，１４０ｃは、そのゲートにレプリカ調整信号ＲＰＣ０，ＲＰＣ１，ＲＰＣ２をそれぞれ受ける。ＮチャネルＭＯＳトランジスタ１４１は、そのゲートにレプリカ活性信号ＲＰＡを受ける。
【０２８６】
読出時、レプリカ線プリチャージ信号ＲＰＰＲが非活性化レベルの「Ｈ」レベルにされてレプリカビット線ＲＢＬのプリチャージが終了する。プリチャージの終了後レプリカ活性信号ＲＰＡが活性化レベルの「Ｈ」レベルにされ、ＮチャネルＭＯＳトランジスタ１４１が導通状態にされる。この状態でレプリカ調整信号ＲＰＣ０〜ＰＲＣ２のいずれか１つが活性化レベルの「Ｈ」レベルにされると、対応するＮチャネルＭＯＳトランジスタ１４０ａ〜１４０ｃが導通状態にされ、該ＮチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ１４１がレプリカビット線ＲＢＬと接地電圧との間に直列に接続される。このとき、導通させるＮチャネルＭＯＳトランジスタ１４０ａ〜１４０ｃを切替えることにより、レプリカ引抜回路１４の引抜電流Ｉｄｉｓを調整することができる。
【０２８７】
（レプリカによるセンスタイミング制御の課題）
図３０に示すレプリカ引抜回路１４は、複数のＮチャネルＭＯＳトランジスタ１４０ａ〜１４０ｃのうちレプリカビット線ＲＢＬに接続させるＮチャネルＭＯＳトランジスタを切替えることによって、引抜電流Ｉｄｉｓを調整するものであるため、引抜電流Ｉｄｉｓを離散的にしか調整できないという問題がある。
【０２８８】
また、引抜電流Ｉｄｉｓを最適な状態に調整できたとしても、複数あるレプリカ調整信号ＲＰＣ０〜ＲＰＣ２を生成するための制御信号を外部から制御回路１２に供給し続けなければならない。
【０２８９】
なお、制御回路１２の内部にラッチ回路を設け、初期的にレプリカ調整信号を生成するための制御信号を外部から与え、製造プロセスばらつきに応じたレプリカ調整信号を該ラッチ回路に記憶させる構成としても、電源遮断時には、その記憶内容がすべて失われてしまう。電源遮断時には、スタンバイ電流低減の観点から周辺回路部の電源が切断されるためである。
【０２９０】
（本願発明によるレプリカによるセンスタイミング制御）
この発明の実施の形態３に係る半導体装置は、このような引抜電流Ｉｄｉｓの調整における不具合を解消し、レプリカによるセンスタイミング制御の実効を図るものである。以下、図面を参照して、この発明の実施の形態３に係る半導体装置を説明する。
【０２９１】
図３１は、この発明の実施の形態３に係る半導体装置の要部の構成を概略的に説明する図である。
【０２９２】
図３１を参照して、この発明の実施の形態３に係る半導体装置は、ＳＲＡＭブロックと、ＦＧＴブロックと、接続ブロックとから構成される。
【０２９３】
ＳＲＡＭブロックは、一般的なＳＲＡＭの構成を有する。ＳＲＡＭブロックは、メモリセルＭＣが行列状に配列されるＳＲＡＭメモリセルブロックＢＬＫと、レプリカアレイ２と、ロウデコーダ３と、アドレスラッチ４と、カラムデコーダ７と、Ｙゲート９と、ライドドライバ／センスアンプ１０と、データレジスタ１１と、レベルセンス回路１３とを含む。これらの回路の構成および動作については、図１に示す半導体装置において説明したものと同じであるため、詳細な説明は省略する。
【０２９４】
ＳＲＡＭメモリセルブロックＢＬＫは、ワード線方向に（ｍ＋１）個形成され、メモリセルアレイを構成している。メモリセルＭＣの各行に対応してワード線ＳＷＬが配設され、メモリセルＭＣがそれぞれ対応の行のワード線に接続される。また、メモリセルＭＣの各列に対応してビット線ＳＢＬ，／ＳＢＬが配設される。
【０２９５】
ＳＲＡＭブロックは、ＳＲＡＭの内部動作を制御するための制御回路１２Ｃをさらに含む。制御回路１２Ｃは、外部からのＳＲＡＭ用制御信号の入力を受けて、データ読出信号Ｒｅａｄおよびデータ書込信号Ｗｒｉｔｅを生成し、生成した信号をライトドライバ／センスアンプ１０へ出力する。また、制御回路１２Ｃは、レプリカ活性信号ＲＰＡを生成してＦＧＴブロック内のプログラムセルＰＣへ出力する。
【０２９６】
ＦＧＴブロックは、図３に示す実施の形態１に係るＦＧＴブロックと比較して、基本的な構成を同じとするが、プログラムセルＰＣ（図４）が接続ブロックを介してＳＲＡＭブロック内のレプリカビット線ＲＢＬと電気的に接続される点で異なる。
【０２９７】
具体的には、ＦＧＴ５０のドレインＦＤは、ＮチャネルＭＯＳトランジスタ５４を介してレプリカビット線ＲＢＬに接続される。また、ワード線ＦＷＬは、ＮチャネルＭＯＳトランジスタ５５を介して制御回路１２Ｃに接続される。
【０２９８】
本発明の実施の形態３に係る半導体装置は、図１に示す半導体装置と比較して、レプリカ引抜回路１４に代えて、ＦＧＴ５０がレプリカビット線ＲＢＬに接続される点で異なる。ＦＧＴ５０は、以下に説明するように、レプリカ引抜回路として機能する。
【０２９９】
図３２は、図３１におけるレプリカ引抜回路およびレベルセンス回路１６の構成の一例を説明する図である。
【０３００】
図３２を参照して、レプリカビット線ＲＢＬは、ＰチャネルＭＯＳトランジスタ２００を介して内部電源電圧ＶＤＤの電源ノードに接続されるとともに、プログラムセルＰＣに接続される。
【０３０１】
ＰチャネルＭＯＳトランジスタ２００は、そのゲートにレプリカ線プリチャージ信号ＲＰＰＲを受ける。制御回路１２によりレプリカ線プリチャージ信号ＲＰＰＲが活性化レベルの「Ｈ」レベルにされてＰチャネルＭＯＳトランジスタ２００が導通されると、レプリカビット線ＲＢＬは「Ｈ」レベル（内部電源電圧ＶＤＤ）にプリチャージされる。
【０３０２】
プログラムセルＰＣは、図４に示すプログラムセルＰＣと基本的な構成が同じであるが、ＦＧＴ５０のドレインＦＤがレプリカビット線ＲＢＬに接続される点、およびＦＧＴ５０のゲートにワード線ＦＷＬを介して制御回路１２Ｃからのレプリカ活性信号ＲＰＡが入力される点で異なる。
【０３０３】
ＳＲＡＭブロックの読出時、ＦＳＧドライバ２１は、電圧ディスタリビュータ２３により分配された電圧に基づき、選択ゲート線ＳＳＧを選択レベルの「Ｈ」レベルに駆動するとともに、選択ゲート線ＦＳＧを非選択レベルの「Ｌ」レベルに駆動する。これにより、ＮチャネルＭＯＳトランジスタ５４〜５６が導通され、ＦＧＴ５０がレプリカビット線ＲＢＬおよび接地電圧との間に接続される。
【０３０４】
さらに、制御回路１２Ｃから「Ｈ」レベルのレプリカ活性信号ＲＰＡを受けてＦＧＴ５０が導通状態にされると、ＦＧＴ５０がレプリカビット線ＲＢＬから電荷の引抜きを開始する。これにより、レプリカビット線ＲＢＬの電圧が徐々に低下する。レベルセンス回路１３は、レプリカビット線ＲＢＬの電圧を判定し、レプリカビット線ＲＢＬの電位が判定レベルＶｌｔｈ（＝０．５×ＶＤＤ）以下になったときには、その情報を制御回路１２Ｃに伝える。制御回路１２Ｃは、レベルセンス回路１３からの上記情報を受けて、センスアンプ活性化信号ＳＡを「Ｈ」レベルに活性化する。
【０３０５】
以上のように、本発明の実施の形態３に係る半導体装置によれば、レプリカビット線ＲＢＬの引抜電流Ｉｄｉｓは、ＦＧＴ５０のしきい値電圧で決まる。そのため、図３０に示すレプリカ引抜回路１４とは異なり、引抜電流Ｉｄｉｓのシームレスな調整が可能となる。また、ＦＧＴ５０のしきい値電圧は不揮発的に保持されるため、製造ばらつき等に応じて一旦調整しておけば、外部からの制御信号の供給が不要となる。
【０３０６】
（目標しきい値電圧の設定）
以下に、図３３および図３４を参照して、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇの設定方法について説明する。
【０３０７】
上記の式（３）で説明したように、所定のビット線振幅をＶＢＬ＿ｓｗｉｎｇ＝０．１×ＶＤＤが狙いとしたときには、引抜電流Ｉｄｉｓ＝５×Ｉｃｅｌｌに設定することによって、メモリディスチャージ時間＝レプリカディスチャージ時間とすることができる。
【０３０８】
しかしながら、メモリセルＭＣを構成するＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきが大きくなると、セル電流Ｉｃｅｌｌの変動が大きくなるため、引抜電流Ｉｄｉｓの調整が困難となる。
【０３０９】
ここで、ＦＧＴ５０を流れる引抜電流Ｉｄｉｓは、図３３に示すＦＧＴの等価回路を用いて、式（４）のように表わされる。図３３に示すように、フローティングゲートは、コントロールゲート、ソースＳ、基板ＰｓｕｂおよびドレインＤと容量結合している。これらのキャパシタンスをそれぞれＣｇ，Ｃｇｓ，Ｃｇｂ，Ｃｇｄと記す。なお、式（４）は、従来のＭＯＳトランジスタのドレイン電流の式を修正して得られる。
【０３１０】
【数４】
2011216172.tif 000006
【０３１１】
ここで、Ｃｏｘは単位面積あたりのゲート酸化膜容量であり、μは電子移動度であり、ＷはＦＧＴのチャネル幅であり、ＬはＦＧＴのチャネル長である。
【０３１２】
また、ＶＤＤ＿ｍｉｎはコントロールゲート−ソース間電圧であり、制御回路１２Ｃから入力されるレプリカ活性信号ＲＰＡの電圧に相当する。なお、ＶＤＤ＿ｍｉｎは、内部電源電圧ＶＤＤの下限値に設定されている。ＶｆｔｇはＦＧＴのしきい値電圧である。ＶＲＢＬはドレイン−ソース間電圧であり、レプリカビット線ＲＢＬの電圧に相当する。ＣＴはフローティングゲートの全キャパシタンスである。
【０３１３】
【数５】
2011216172.tif 000007
【０３１４】
式（４）に示すように、ＦＧＴ５０のしきい値電圧Ｖｆｔｇを調整することによって、引抜電流Ｉｄｉｓを調整することができる。すなわち、ＮチャネルＭＯＳトランジスタのしきい値電圧に応じて、引抜電流Ｉｄｉｓ＝５×ＩｃｅｌｌとなるようにＦＧＴの目標しきい値電圧Ｖｆｔｇを設定することによって、所定のビット線振幅ＶＢＬ＿ｓｗｉｎｇ＝０．１×ＶＤＤとなり、結果としてメモリディスチャージ時間をレプリカディスチャージ時間に一致させることができる。
【０３１５】
本発明の実施の形態３では、ＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきに応じたセル電流Ｉｃｅｌｌの特性値に基づいて、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇを決定する。そして、ＦＧＴ５０をその決定した目標しきい値電圧Ｖｆｔｇにプログラムする。
【０３１６】
なお、実際のＦＧＴ５０の目標しきい値電圧Ｖｆｔｇの設定では、レプリカビット線ＲＢＬの電圧ＶＲＢＬが、レプリカビット線ＲＢＬのディスチャージの進行と共に低下するため、ＦＧＴ５０のしきい値電圧の最適値を解析的に求めることが難しい。そのため、回路シミュレーション等によってセル電流Ｉｃｅｌｌのばらつきに応じた目標しきい値電圧を算出し、図３４に示すようなルックアップテーブルを用意しておく構成とすることができる。この場合、製造されたＮチャネルＭＯＳトランジスタのしきい値電圧を測定した結果に基づき、図３４のルックアップテーブルを参照して目標しきい値電圧Ｖｆｔｇが設定される。設定された目標しきい値電圧Ｖｆｔｇが、目標Ｖｔｈ制御信号としてＦＧＴブロック内のベリファイ電位発生回路２０（図２２）に与えられることによって、ＦＧＴのしきい値電圧のプログラムが実行される。
【０３１７】
［実施の形態４］
（本願発明によるレプリカによるセンスタイミング制御の変更例）
この発明の実施の形態４に係る半導体装置では、レプリカによるセンスタイミング制御の実効を図るためのその他の構成について、図面を参照して説明する。
【０３１８】
図３５は、この発明の実施の形態４に係る半導体装置の要部の構成を概略的に説明する図である。
【０３１９】
図３５を参照して、この発明の実施の形態４に係る半導体装置は、ＳＲＡＭブロックと、ＦＧＴブロックと、接続ブロックとから構成される。
【０３２０】
ＳＲＡＭブロックは、一般的なＳＲＡＭの構成を有する。ＳＲＡＭブロックは、メモリセルＭＣが行列状に配列されるＳＲＡＭメモリセルブロックＢＬＫと、レプリカアレイ２と、ロウデコーダ３と、アドレスラッチ４と、カラムデコーダ７と、Ｙゲート９と、ライドドライバ／センスアンプ１０と、データレジスタ１１と、レベルセンス回路１６と、レプリカ引抜回路１７とを含む。図３５に示すＳＲＡＭブロックは、図３１に示す実施の形態３に係るＳＲＡＭブロックと比較して、レベルセンス回路１３を含まず、レプリカ引抜回路１７を含む点で異なる。なお、これらの回路の構成および動作については、図１に示す半導体装置において説明したものと同じであるため、詳細な説明は省略する。
【０３２１】
ＳＲＡＭメモリセルブロックＢＬＫは、ワード線方向に（ｍ＋１）個形成され、メモリセルアレイを構成している。メモリセルＭＣの各行に対応してワード線ＳＷＬが配設され、メモリセルＭＣがそれぞれ対応の行のワード線に接続される。また、メモリセルＭＣの各列に対応してビット線ＳＢＬ，／ＳＢＬが配設される。
【０３２２】
ＳＲＡＭブロックは、ＳＲＡＭの内部動作を制御するための制御回路１２Ｄをさらに含む。制御回路１２Ｄは、外部からのＳＲＡＭ用制御信号の入力を受けて、データ読出信号Ｒｅａｄ、データ書込信号Ｗｒｉｔｅおよびセンスアンプ活性化信号ＳＡを生成し、生成した信号をライトドライバ／センスアンプ１０へ出力する。また、制御回路１２Ｄは、レプリカ活性信号ＲＰＡおよびレプリカ調整信号ＲＰＣを生成してレプリカ引抜回路１７へ出力する。
【０３２３】
ＦＧＴブロックは、図３１に示す実施の形態３に係るＦＧＴブロックと比較して、基本的な構成を同じとするが、ＦＧＴ５０のドレインＦＤがＮチャネルＭＯＳトランジスタ５４を介して制御回路１２Ｄに接続され、かつ、ワード線ＦＷＬがＮチャネルＭＯＳトランジスタ５５を介してレプリカビット線ＲＢＬに接続される点で異なる。
【０３２４】
本発明の実施の形態４に係る半導体装置は、図１に示す半導体装置と比較して、レベルセンス回路１３に代えて、ＦＧＴ５０がレプリカビット線ＲＢＬに接続される点で異なる。ＦＧＴ５０は、以下に説明するように、レベルセンス回路として機能する。
【０３２５】
図３６は、図３５におけるレプリカ引抜回路１７およびレベルセンス回路の構成の一例を説明する図である。
【０３２６】
図３５を参照して、レプリカビット線ＲＢＬは、ＰチャネルＭＯＳトランジスタ２００を介して内部電源電圧ＶＤＤの電源ノードに接続されるとともに、プログラムセルＰＣに接続される。
【０３２７】
ＰチャネルＭＯＳトランジスタ２００は、そのゲートにレプリカ線プリチャージ信号ＲＰＰＲを受ける。スタンバイ時、制御回路１２Ｄによりレプリカ線プリチャージ信号ＲＰＰＲが活性化レベルの「Ｌ」レベルにされてＰチャネルＭＯＳトランジスタ２００が導通されると、レプリカビット線ＲＢＬは「Ｈ」レベル（内部電源電圧ＶＤＤ）にプリチャージされる。
【０３２８】
プログラムセルＰＣは、図３１に示すプログラムセルＰＣと基本的な構成が同じであるが、ＦＧＴ５０のドレインＦＤがＮチャネルＭＯＳトランジスタ５４を介して制御回路１２Ｄに接続され、かつ、ワード線ＦＷＬがＮチャネルＭＯＳトランジスタ５５を介してレプリカビット線ＲＢＬに接続される点で異なる。
【０３２９】
ＦＧＴ５０のドレインＦＤおよび制御回路１２Ｄを結ぶ信号線（図中のレベルセンス信号線ＬＳＬ）と内部電源電圧ＶＤＤの電源ノードとの間には、ＰチャネルＭＯＳトランジスタＬＳＰが接続される。ＰチャネルＭＯＳトランジスタＬＳＰは、そのゲートがレプリカビット線ＲＢＬに接続される。
【０３３０】
レプリカ引抜回路１７は、レプリカビット線ＲＢＬおよび接地電圧の間に直列に接続されたＮチャネルＭＯＳトランジスタ１７０，１７１を含む。ＮチャネルＭＯＳトランジスタ１７０は、そのゲートにレプリカ調整信号ＲＰＣを受ける。ＮチャネルＭＯＳトランジスタ１７１は、そのゲートにレプリカ活性信号ＲＰＡを受ける。
【０３３１】
ＳＲＡＭブロックの読出時、レプリカビット線ＲＢＬのプリチャージが終了すると、レプリカ活性信号ＲＰＡが「Ｈ」レベルにされ、ＮチャネルＭＯＳトランジスタ１７１が導通される。この状態でレプリカ調整信号ＲＰＣが「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ１７０が導通され、レプリカ引抜回路１７がレプリカビット線ＲＢＬから電荷の引抜きを開始する。これにより、レプリカビット線ＲＢＬの電圧が徐々に低下する。
【０３３２】
ＦＳＧドライバ２１は、電圧ディスタリビュータ２３により分配された電圧に基づき、選択ゲート線ＳＳＧを選択レベルの「Ｈ」レベルに駆動するとともに、選択ゲート線ＦＳＧを非選択レベルの「Ｌ」レベルに駆動する。これにより、ＮチャネルＭＯＳトランジスタ５４〜５６が導通される。これにより、ＦＧＴ５０は、そのコントロールゲートＣＧがレプリカビット線ＲＢＬに接続され、そのドレインＦＤがレベルセンス信号線ＬＳＬに接続され、そのソースが接地電圧に接続される。
【０３３３】
この結果、ＰチャネルＭＯＳトランジスタＬＳＰとＦＧＴ５０とは、電源電圧ＶＤＤの電源ノードと接地電圧との間に直列に接続されることになり、インバータを構成する。このインバータにおいて、レプリカビット線ＲＢＬの電圧が低下して論理しきい値よりも低くなった場合には、ＦＧＴ５０が非導通になるとともにＰチャネルＭＯＳトランジスタＬＳＰが導通し、レベルセンス信号線ＬＳＬに出力される信号が「Ｈ」レベルになる。すなわち、ＰチャネルＭＯＳトランジスタＬＳＰおよびＦＧＴ５０からなるインバータは、レプリカビット線ＲＢＬのレベルセンス回路１６を構成する。このレベルセンス回路１６は、インバータの論理しきい値を判定レベルＶｌｔｈとしてレプリカビット線ＲＢＬの電圧を判定し、その判定結果を制御回路１２Ｄに伝える。制御回路１２Ｄは、レベルセンス回路１６からの判定結果を受けて、センスアンプ活性化信号ＳＡを「Ｈ」レベルに活性化させる。
【０３３４】
本発明の実施の形態４に係る半導体装置は、レベルセンス回路１６の判定レベルである論理しきい値ＶｌｔｈをＦＧＴ５０にプログラムできるようにしたものである。この点において、レプリカ引抜回路の引抜電流ＩｄｉｓをＦＧＴ５０にプログラムする本発明の実施の形態３に係る半導体装置とは異なっている。
【０３３５】
本発明の実施の形態４に係る半導体装置によれば、ＦＧＴ５０にプログラムする目標しきい値電圧Ｖｆｔｇを調整することによって、上記の式（３）の判定レベルＶｌｔｈを調整することができる。具体的には、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇを高い値にプログラムすれば、論理しきい値Ｖｌｔｈは低くなり、目標しきい値電圧Ｖｆｔｇを低い値にプログラムすれば、論理しきい値Ｖｌｔｈは高くなる。
【０３３６】
また、レベルセンス回路１６をＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなるインバータで構成した場合、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとでしきい値電圧のばらつきが異なるときには、論理しきい値Ｖｌｔｈが変動してしまう。本発明の実施の形態４では、このような場合でも、ＭＯＳトランジスタのしきい値電圧のばらつきに応じて、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇを調整できるため、論理しきい値Ｖｌｔｈを一定値に保つことができる。
【０３３７】
また、図１および図３０に示す半導体装置では、センスアンプを活性するタイミングを調整するためには外部から制御回路１２に制御信号を供給し続けなければならず、かつ、引抜電流Ｉｄｉｓのシームレスな調整が困難であった。これに対して、本発明の実施の形態４に係る半導体装置によれば、レベルセンス回路１６の論理しきい値ＶｌｔｈはＦＧＴ５０のしきい値電圧で決まるため、引抜電流Ｉｄｉｓのシームレスな調整が可能となる。また、ＦＧＴ５０のしきい値電圧は不揮発的に保持されるため、製造ばらつき等に応じて一旦調整しておけば、外部からの制御信号の供給が不要となる。
【０３３８】
（目標しきい値電圧の設定）
以下に、図３７を参照して、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇの設定方法について説明する。
【０３３９】
上記の式（３）で説明したように、ビット線振幅ＶＢＬ＿ｓｗｉｎｇ＝０．１×ＶＤＤを最適値としたときには、判定レベルＶｌｔｈは、式（６）のように表わされる。
【０３４０】
【数６】
2011216172.tif 000008
【０３４１】
式（６）において、Ｉｄｉｓ／Ｉｃｅｌｌは、メモリセルＭＣを構成するＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきによってセル電流Ｉｃｅｌｌが変動することにより、変動する。したがって、Ｉｄｉｓ／Ｉｃｅｌｌに変動が生じた場合であっても、式（６）を満たすように判定レベルＶｌｔｈの値を調整することによって、ビット線振幅ＶＢＬ＿ｓｗｉｎｇ＝０．１×ＶＤＤを保つことができる。
【０３４２】
本発明の実施の形態４に係る半導体装置において、レベルセンス回路１６は、ＰチャネルＭＯＳトランジスタＬＰＳおよびＦＧＴ５０からなるインバータである。このインバータの論理しきい値Ｖｌｔｈは、ＰチャネルＭＯＳトランジスタＬＰＳのしきい値電圧ＶｐおよびＦＧＴ５０のしきい値電圧Ｖｆｔｇにより、式（７）のように表わされる。
【０３４３】
【数７】
2011216172.tif 000009
【０３４４】
ここで、
【０３４５】
【数８】
2011216172.tif 000010
【０３４６】
である。βｆｇｔはレベルセンス回路１６を構成するＦＧＴ５０の実効利得係数であり、βｐはレベルセンス回路１６を構成するＰチャネルＭＯＳトランジスタＬＰＳの利得係数である。
【０３４７】
式（７）より、ＦＧＴのしきい値電圧Ｖｆｔｇを調整することによって、論理しきい値Ｖｌｔｈを調整することができる。
【０３４８】
なお、式（７）では、ＰチャネルＭＯＳトランジスタＬＰＳのしきい値電圧Ｖｔｈｐのばらつきによっても論理しきい値Ｖｌｔｈが変動する。そのため、ＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきだけでなく、ＰチャネルＭＯＳトランジスタのしきい値電圧のばらつきも考慮して、式（６）を満たすようにＦＧＴ５０の目標しきい値電圧Ｖｆｔｇを調整する必要がある。
【０３４９】
本発明の実施の形態４では、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧のばらつきに応じた論理しきい値Ｖｌｔｈの最適電圧値に基づいて、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇを決定する。そして、ＦＧＴをその決定した目標しきい値電圧Ｖｆｔｇにプログラムする。
【０３５０】
なお、実際のＦＧＴ５０の目標しきい値電圧Ｖｆｔｇの設定では、回路シミュレーション等によってＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧に基づく論理しきい値Ｖｌｔｈの最適電圧値に応じた目標しきい値電圧を算出し、図３７に示すようなルックアップテーブルを用意しておく構成とすることができる。この場合、製造されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧を測定した結果に基づき、図３７のルックアップテーブルを参照して目標しきい値電圧Ｖｆｔｇが設定される。設定された目標しきい値電圧Ｖｆｔｇが、目標Ｖｔｈ制御信号としてＦＧＴブロック内のベリファイ電位発生回路２０（図３５）に与えられることによって、ＦＧＴ５０のしきい値電圧のプログラムが実行される。
【０３５１】
［実施の形態５］
（ビット線プリチャージ電圧の最適化）
ＳＲＡＭに用いられるセンスアンプの特性については、たとえば非特許文献５に記載されるように、センス速度はビット線のプリチャージ電圧に依存しており、ビット線のプリチャージ電圧を下げると、センス速度が低下することが知られている。その一方で、センスアンプのイールド（＝データの正判定の比率）は、ビット線のプリチャージ電圧を下げるに従って向上するため、センス速度およびイールドの双方を考慮して、ビット線のプリチャージ電圧を最適化することが必要であるとされている。
【０３５２】
このビット線のプリチャージ電圧の最適化については、非特許文献５はさらに、ビット線のプリチャージ電圧が、下記の式（９）で表されるビット線クリティカル電圧以下になると、ＳＲＡＭのメモリセルの動作の安定性が確保できないことが示されている。
【０３５３】
【数９】
2011216172.tif 000011
【０３５４】
ここで、ＶｔｈｎおよびβｎはメモリセルＭＣを構成するＮチャネルＭＯＳトランジスタ（ドライバトランジスタ４３，４４およびアクセストランジスタ４５，４６）のしきい値電圧および利得係数であり、ＶｔｈｐおよびはβｐはメモリセルＭＣを構成するＰチャネルＭＯＳトランジスタ（負荷トランジスタ４１，４２）のしきい値電圧および利得係数である。
【０３５５】
（ビット線プリチャージ電圧の最適化の課題）
上記の式（９）において、ビット線クリティカル電圧は、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧のばらつきにより変動する。そして、ビット線クリティカル電圧が変動することによって、ビット線のプリチャージ電圧の最適値も影響を受けることとなる。
【０３５６】
このように、センスアンプのセンス速度およびイールドは、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧の製造ばらつきの影響を強く受ける。そのため、ＭＯＳトランジスタのしきい値電圧のばらつきに合わせて、ビット線のプリチャージ電圧を最適化する必要がある。
【０３５７】
しかしながら、通常、ＭＯＳトランジスタのしきい値電圧は、製造ばらつきによって設計上では意図されていない形で変動することから、ビット線のプリチャージ電圧を最適化することが困難であるという課題がある。
【０３５８】
（本願発明によるビット線プリチャージ電圧の最適化）
この発明の実施の形態５に係る半導体装置は、このようなＭＯＳトランジスタのしきい値電圧のばらつきに影響されず、ビット線プリチャージ電圧の最適化を図るものである。以下、図面を参照して、この発明の実施の形態５に係る半導体装置を説明する。
【０３５９】
図３８は、この発明の実施の形態５に係る半導体装置の要部の構成を概略的に説明する図である。
【０３６０】
図３８を参照して、この発明の実施の形態５に係る半導体装置は、ＳＲＡＭブロックと、ＦＧＴブロックと、接続ブロックとから構成される。
【０３６１】
ＳＲＡＭブロックは、一般的なＳＲＡＭの構成を有する。ＳＲＡＭブロックは、メモリセルＭＣが行列状に配列されるＳＲＡＭメモリセルブロックＢＬＫと、ロウデコーダ３と、アドレスラッチ４と、カラムデコーダ７と、ビット線プリチャージ回路８と、Ｙゲート９と、ライドドライバ／センスアンプ１０と、データレジスタ１１とを含む。これらの回路の構成および動作については、図１に示す半導体装置において説明したものと同じであるため、詳細な説明は省略する。
【０３６２】
ＳＲＡＭメモリセルブロックＢＬＫは、ワード線方向に（ｍ＋１）個形成され、メモリセルアレイを構成している。メモリセルＭＣの各行に対応してワード線ＳＷＬが配設され、メモリセルＭＣがそれぞれ対応の行のワード線に接続される。また、メモリセルＭＣの各列に対応してビット線ＳＢＬ，／ＳＢＬが配設される。
【０３６３】
ＳＲＡＭブロックは、ＳＲＡＭの内部動作を制御するための制御回路１２Ｅをさらに含む。制御回路１ＥＢは、外部からのＳＲＡＭ用制御信号の入力を受けて、データ読出信号Ｒｅａｄおよびデータ書込信号Ｗｒｉｔｅを生成し、生成した信号をライトドライバ／センスアンプ１０へ出力する。
【０３６４】
ＳＲＡＭブロックは、ビット線プリチャージ電圧発生回路１９をさらに含む。ビット線プリチャージ電圧発生回路１９は、後述する方法によって、電源電圧ＶＤＤを受けてビット線プリチャージ電圧を生成する。
【０３６５】
ＦＧＴブロックは、図３に示す実施の形態１に係るＦＧＴブロックと比較して、基本的な構成を同じとするが、ＦＧＴ５０が接続ブロックを介してＳＲＡＭブロック内のビット線プリチャージ電圧発生回路１９と電気的に接続される点で異なる。
【０３６６】
具体的には、ソース線ＦＳＬは、ＮチャネルＭＯＳトランジスタ５６を介してビット線プリチャージ電圧発生回路１９に接続される。また、ＦＧＴ５０のドレインＦＤおよびワード線ＦＷＬは、ＮチャネルＭＯＳトランジスタ５４および５５を介して電源電圧ＶＤＤの電源ノードにそれぞれ接続される。
【０３６７】
本発明の実施の形態５に係る半導体装置において、ビット線プリチャージ電圧発生回路は、ＳＲＡＭブロック内に形成されるＳＲＡＭ部１９と、ＦＧＴブロック内に形成されるＦＧＴ部とから構成される。このうちのＦＧＴ部は、ＦＧＴブロックのプログラムセルＰＣからなる。
【０３６８】
図３９は、図３８におけるビット線プリチャージ電圧発生回路の構成の一例を説明する図である。
【０３６９】
図３９を参照して、ビット線プリチャージ電圧発生回路は、ＳＲＡＭ部１９と、ＦＧＴ部１９Ｆとを含む。
【０３７０】
ＳＲＡＭ部１９は、ＰチャネルＭＯＳトランジスタ１９０と、差動増幅器１９１と、ＮチャネルＭＯＳトランジスタ１９２とを含む。
【０３７１】
差動増幅器１９１は、負入力と出力とが結合されてボルテージフォロワを構成する。差動増幅器１９１の出力は、ビット線プリチャージ電圧伝達線８４に接続される。
【０３７２】
ＰチャネルＭＯＳトランジスタ１９０は、電源電圧ＶＤＤの電源ノードとビット線プリチャージ電圧伝達線８４との間に接続され、そのゲートにビット線プリチャージ信号の反転信号／ＢＬＰＲを受ける。ＮチャネルＭＯＳトランジスタ５０３は、差動増幅器５０２の接地端子と接地電圧ＶＳＳとの間に接続され、そのゲートに信号／ＢＬＰＲを受ける。
【０３７３】
差動増幅器５０２の正入力は、ＮチャネルＭＯＳトランジスタ５６を介してＦＧＴ部５Ｆのソース線ＦＳＬに接続される。先の実施の形態１で述べたように、ＳＲＡＭブロックの動作時には、選択ゲート線ＳＳＧが「Ｈ」レベルに駆動されてＮチャネルＭＯＳトランジスタ５６が導通される。これにより、ソース線ＦＳＬと差動増幅器５０２の正入力とが電気的に接続される。差動増幅器１９１は、正入力に与えられるソース線ＦＳＬの電圧ＶＦＳＬを利得１で増幅して、ビット線プリチャージ電圧を生成する。
【０３７４】
ＳＲＡＭブロックの動作時、ＦＧＴ５０は、導通状態にされたＮチャネルＭＯＳトランジスタ５４，５５を介してゲートおよびドレインが相互に接続されて、ダイオードを構成する。これにより、ＦＧＴ５０は、電源電圧ＶＤＤをそのしきい値電圧分低下させてソース線ＦＳＬに与える。すなわち、ＳＲＡＭブロックの動作時には、ビット線プリチャージ電圧発生回路のＦＧＴ部１９Ｆが、電源電圧ＶＤＤをＦＧＴ５０のしきい値電圧分低下させた電圧を発生し、ＳＲＡＭ部１９がこの発生した電圧を受けて、ビット線プリチャージ電圧を生成する。
【０３７５】
ＳＲＡＭ部１９では、信号／ＢＬＰＲが「Ｌ」レベルのとき、すなわち、ビット線プリチャージ信号ＢＬＰＲが「Ｈ」レベルのとき、ＰチャネルＭＯＳトランジスタ１９０が導通され、ＮチャネルＭＯＳトランジスタ１９２が非導通される。したがって、ビット線プリチャージ電圧伝達線８４には電源ノードからの電源電圧ＶＤＤが供給される。
【０３７６】
一方、信号／ＢＬＰＲが「Ｈ」レベルのとき、すなわち、ビット線プリチャージ信号ＢＬＰＲが「Ｌ」レベルのときには、ＰチャネルＭＯＳトランジスタ１９０が非導通にされ、ＮチャネルＭＯＳトランジスタ１９２が導通される。したがって、ビット線プリチャージ電圧伝達線８４には、差動増幅器１９１が生成したビット線プリチャージ電圧が供給される。このビット線プリチャージ電圧は、上述したように、電源電圧ＶＤＤをＦＧＴ５０のしきい値電圧分低下させた電圧に等しい。
【０３７７】
ビット線プリチャージ回路８は、ＰチャネルＭＯＳトランジスタ８０〜８２を含む。ＰチャネルＭＯＳトランジスタ８０は、ビット線／ＳＢＬとビット線プリチャージ電圧伝達線８４との間に接続され、ビット線プリチャージ信号ＢＬＰＲをゲートに受ける。ＰチャネルＭＯＳトランジスタ８１は、ビット線ＳＢＬとビット線プリチャージ電圧伝達線８４との間に接続され、ビット線プリチャージ信号ＢＬＰＲをゲートに受ける。ＰチャネルＭＯＳトランジスタ８２は、ビット線／ＳＢＬ，ＳＢＬの間に接続され、ビット線プリチャージ信号ＢＬＰＲをゲートに受ける。
【０３７８】
ビット線プリチャージ回路８は、ビット線プリチャージ信号ＢＬＰＲが「Ｌ」レベルの間、ビット線ＳＢＬ，／ＳＢＬをビット線プリチャージ電圧にプリチャージする。これにより、ビット線ＳＢＬ，／ＳＢＬは、電源電圧ＶＤＤをＦＧＴ５０のしきい値電圧分低下させた電圧にプリチャージされる。
【０３７９】
以上のように、本実施の形態５に係る半導体装置によれば、ビット線プリチャージ時には、ビット線ＳＢＬ，／ＳＢＬは、電源電圧ＶＤＤをＦＧＴ５０のしきい値電圧分だけを低下させた電圧が伝達される。ここで、ＦＧＴ５０は、上述したように任意のしきい値電圧にプリチャージされる。したがって、ビット線クリティカル電圧よりも高く、かつ、センスアンプのセンス・増幅速度およびイールドを向上するのに最適な電圧となるようにＦＧＴ５０のしきい値電圧をプログラムしておくことによって、メモリセルＭＣを構成するＭＯＳトランジスタのしきい値電圧とは無関係に、センス速度およびイールドのバランスがとれたセンスアンプ動作を行なうことが可能となる。
【０３８０】
（目標しきい値電圧の設定）
以下に、図４０を参照して、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇの設定方法について説明する。
【０３８１】
上述したように、ビット線プリチャージ電圧は、センスアンプのセンス速度およびイールドの双方を考慮して最適化する必要があるところ、その限界値を決めるビット線クリティカル電圧は、メモリセルＭＣを構成するＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのばらつきによって変動する。
【０３８２】
本発明の実施の形態５では、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧のばらつきに応じたビット線プリチャージ電圧の最適電圧値に基づいて、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇを決定する。そして、ＦＧＴ５０をその決定した目標しきい値電圧Ｖｆｔｇにプログラムする。
【０３８３】
なお、実際のＦＧＴ５０の目標しきい値電圧Ｖｆｔｇの設定では、回路シミュレーション等によって、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧に基づくビット線プリチャージ電圧の最適電圧値に応じて目標しきい値電圧を算出し、図４０（ａ），（ｂ）に示すようなルックアップテーブルを用意しておく構成とすることができる。この場合、製造されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧を測定した結果に基づき、図４０のルックアップテーブルを参照して目標しきい値電圧Ｖｆｔｇが設定される。設定された目標しきい値電圧Ｖｆｔｇが、目標Ｖｔｈ制御信号としてＦＧＴブロック内のベリファイ電位発生回路２０（図２９）に与えられることによって、ＦＧＴ５０のしきい値電圧のプログラムが実行される。
【０３８４】
［実施の形態６］
（センスアンプのバイアス電流の最適化）
センスアンプのセンス速度は、上述したビット線プリチャージ電圧の他に、センスアンプのバイアス電流（動作電流）にも依存しており、バイアス電流を増やすことによってセンス速度が増加することが知られている（たとえば非特許文献５参照）。バイアス電流を増やすことによって、センスアンプを構成するアクティブ素子（ＭＯＳトランジスタ）の相互コンダクタンスが増加するためである。その一方で、バイアス電流を増やすと、センスアンプのイールドが低下する。バイアス電流の増加によって、センスアンプを構成するクロスカップルされた２つのインバータの出力端子間のオフセット電圧が大きくなるためである。
【０３８５】
これに対して、センスアンプのバイアス電流を減らすと、アクティブ素子の相互コンダクタンスが減少するためセンス速度が低下するが、オフセット電圧が減少することによってイールドが向上する。
【０３８６】
なお、このようなバイアス電流とセンス速度およびイールドとの関係について、非特許文献５はさらに、バイアス電流を流すＭＯＳトランジスタのサイズ（チャネル幅Ｗとチャネル長Ｌとの比，Ｗ／Ｌ）とセンス速度およびイールドとの関係を示している。なお、ＭＯＳトランジスタのＷ／Ｌは、バイアス電流の大きさを決めるものである。
【０３８７】
これによれば、Ｗ／Ｌを増加させることにより、イールドが減少する一方で、センス速度が増加する。一方、Ｗ／Ｌを減少させることにより、センス速度が低下する一方で、イールドが向上する。すなわち、センス速度およびイールドの双方を考慮してバイアス電流を最適化するとともに、最適なバイアス電流が得られるようにＭＯＳトランジスタのＷ／Ｌを設定することが求められる。
【０３８８】
（センスアンプのバイアス電流の最適化の課題）
しかしながら、バイアス電流はセンスアンプのセンス速度およびイールドを左右する重要なファクタであるにもかかわらず、ＭＯＳトランジスタのしきい値電圧等の製造ばらつきによって、最適な電流値からずれてしまう可能性がある。その結果、センス速度およびイールドのバランスがとれたセンスアンプ動作を行なうことが困難となってしまう。
【０３８９】
（本願発明によるセンスアンプのバイアス電流の最適化）
この発明の実施の形態６に係る半導体装置は、このようなＭＯＳトランジスタの製造ばらつきに影響されず、センスアンプのバイアス電流の最適化を図るものである。以下、図面を参照して、この発明の実施の形態６に係る半導体装置を説明する。
【０３９０】
図４１は、この発明の実施の形態６に係る半導体装置の要部の構成を概略的に説明する図である。
【０３９１】
図４１を参照して、この発明の実施の形態６に係る半導体装置は、ＳＲＡＭブロックと、ＦＧＴブロックと、接続ブロックとから構成される。
【０３９２】
ＳＲＡＭブロックは、一般的なＳＲＡＭの構成を有する。ＳＲＡＭブロックは、メモリセルＭＣが行列状に配列されるＳＲＡＭメモリセルブロックＢＬＫと、ロウデコーダ３と、アドレスラッチ４と、カラムデコーダ７と、Ｙゲート９と、ライドドライバ／センスアンプ１０と、データレジスタ１１とを含む。これらの回路の構成および動作については、図１に示す半導体装置において説明したものと同じであるため、詳細な説明は省略する。
【０３９３】
ＳＲＡＭメモリセルブロックＢＬＫは、ワード線方向に（ｍ＋１）個形成され、メモリセルアレイを構成している。メモリセルＭＣの各行に対応してワード線ＳＷＬが配設され、メモリセルＭＣがそれぞれ対応の行のワード線に接続される。また、メモリセルＭＣの各列に対応してビット線ＳＢＬ，／ＳＢＬが配設される。
【０３９４】
ＳＲＡＭブロックは、ＳＲＡＭの内部動作を制御するための制御回路１２Ｆをさらに含む。制御回路１２Ｆは、外部からのＳＲＡＭ用制御信号の入力を受けて、データ読出信号Ｒｅａｄおよびデータ書込信号Ｗｒｉｔｅを生成し、生成した信号をライトドライバ／センスアンプ１０へ出力する。また、制御回路１２Ｆは、センスアンプ活性化信号ＳＡを生成してＦＧＴブロック内のＦＧＴ５０へ出力する。
【０３９５】
ＦＧＴブロックは、図３に示す実施の形態１に係るＦＧＴブロックと比較して、基本的な構成を同じとするが、ＦＧＴ５０が接続ブロックを介してライトドライバ／センスアンプ１０のうちのセンスアンプ１０２と電気的に接続される点で異なる。
【０３９６】
具体的には、ＦＧＴ５０のドレインＦＤは、ＮチャネルＭＯＳトランジスタ５４を介してセンスアンプ１０２に接続される。また、ワード線ＦＷＬは、ＮチャネルＭＯＳトランジスタ５５を介して制御回路１２Ｆに接続される。
【０３９７】
本発明の実施の形態６に係る半導体装置において、センスアンプは、ＳＲＡＭブロック内に形成されるＳＲＡＭ部１０２と、ＦＧＴブロック内に形成されるＦＧＴ部とから構成される。このうちのＦＧＴ部は、ＦＧＴブロックのプログラムセルＰＣからなる。
【０３９８】
図４２は、図４１におけるセンスアンプの構成一例を説明する図である。
図４２を参照して、センスアンプは、各メモリセルブロックに対応して配置される。図４２では、代表的にメモリセルブロックＢＬＫ０に対応して配置されるセンスアンプを示す。
【０３９９】
センスアンプは、ＳＲＡＭ部１０２と、ＦＧＴ部１０２Ｆとを含む。ＳＲＡＭ部１０２およびＦＧＴ部１０２Ｆは、クロスカップル型センスアンプを構成する。
【０４００】
ＳＲＡＭ部１０２は、各メモリセルブロックに対応して配されるデータ入出力線ＩＯおよび／ＩＯの間に接続される。例えば、メモリセルブロックＢＬＫ０に対応して配されるＳＲＡＭ部１０２は、データ入出力線ＩＯ［０］および／ＩＯ［０］の間に接続される。
【０４０１】
データ入出力線ＩＯ［０］，／ＩＯ［０］は、一端がデータレジスタ１１に接続され、他端がＹゲート９を介してビット線ＳＢＬ，／ＳＢＬに接続される。
【０４０２】
データレジスタ１１は、リード用フリップフロップ回路（以下、リード用ＦＦとも称す）１１１と、ライト用フリップフロップ回路（以下、ライト用ＦＦとも称す）１１２とを含む。リード用ＦＦ１１１は、センスアンプのＳＲＡＭ部１０２からの読出データを保持する。ライト用ＦＦ１１２は、ライトドライバ１０１への書込データを保持する。
【０４０３】
Ｙゲート９は、データ入出力線ＩＯ［０］，／ＩＯ［０］とビット線ＳＢＬ［００］〜ＳＢＬ［０ｋ］，／ＳＢＬ［００］〜／ＳＢＫ［０ｋ］との間に接続される。Ｙゲート９は、それぞれトランジスタ対を構成するｋ組のＮチャネルＭＯＳトランジスタ９１＿１〜９１＿ｋ，９２＿１〜９２＿ｋを含む。ｋ組のＮチャネルＭＯＳトランジスタ９１＿１〜９１＿ｋ，９２＿１〜９２＿ｋは、そのゲートにＹ信号Ｙ［０］〜Ｙ［ｋ］をそれぞれ受ける。
【０４０４】
データ読出時または書込時、Ｙ信号Ｙ［０］〜Ｙ［ｋ］に基づき、ｋ組のＮチャネルＭＯＳトランジスタ９１＿１〜９１＿ｋ，９２＿１〜９２＿ｋのうち対応する１組のＮチャネルＭＯＳトランジスタ（たとえば９１＿１，９２＿１）が選択的に導通状態にされる。これにより、対応するビット線ＳＢＬ，／ＳＢＬ（たとえばＳＢＬ［００］，／ＳＢＬ［００］）がデータ入出力線ＩＯ［０］，／ＩＯ［０］にそれぞれ接続される。
【０４０５】
センスアンプのＳＲＡＭ部１０２は、それぞれがＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタからなり、互いの入出力ノードが交差接続された２個のＣＭＯＳインバータを含む。
【０４０６】
一方のＣＭＯＳインバータは、内部電源電圧ＶＤＤの電源ノードにソースが接続されたＰチャネルＭＯＳトランジスタ１０２１と、ＦＧＴ５０のドレインＦＤにＮチャネルＭＯＳトランジスタ５４を介してソースが接続されたＮチャネルＭＯＳトランジスタ１０２２とからなる。ＭＯＳトランジスタ１０２１，１０２２のゲートは共通に接続されており、このゲート共通接続ノードは、データ入出力線ＩＯに接続される。
【０４０７】
他方のＣＭＯＳインバータは、内部電源電圧ＶＤＤの電源ノードにソースが接続されたＰチャネルＭＯＳトランジスタ１０２３と、ＦＧＴ５０のドレインＦＤにＮチャネルＭＯＳトランジスタ５４を介してソースが接続されたＮチャネルＭＯＳトランジスタ１０２４とからなる。ＭＯＳトランジスタ１０２３，１０２４のゲートは共通に接続されており、このゲート共通接続ノードは、データ入出力線／ＩＯに接続される。
【０４０８】
ＳＲＡＭブロックの読出時、ＦＳＧドライバ２１（図示せず）は、電圧ディスタリビュータ２３（図示せず）により分配された電圧に基づき、選択ゲート線ＳＳＧを選択レベルの「Ｈ」レベルに駆動するとともに、選択ゲート線ＦＳＧを非選択レベルの「Ｌ」レベルに駆動する。これにより、ＮチャネルＭＯＳトランジスタ５４〜５６が導通され、ＦＧＴ５０が、ＮチャネルＭＯＳトランジスタ１０２２，１０２４のソースと接地電圧との間に接続される。これにより、ＳＲＡＭ部１０２およびＦＧＴ部１０２Ｆは、クロスカップル型センスアンプを構成する。
【０４０９】
制御回路１２Ｆからの「Ｈ」レベルのセンスアンプ活性化信号ＳＡをそのゲートに受けてＦＧＴ５０が導通状態にされると、クロスカップル型センスアンプが活性化される。センスアンプは、データ入出力線ＩＯ，／ＩＯに現れるデータを検知・増幅するセンスアンプ動作を実行し、取得したデータをリード用ＦＦ１１１に出力する。
【０４１０】
このセンスアンプ動作時、ＦＧＴ５０にはバイアス電流が流れる。このバイアス電流は、上述したように、センスアンプのセンス速度およびイールドの双方を考慮して最適化する必要がある。本発明の実施の形態６に係るセンスアンプにおいて、バイアス電流は、ＦＧＴ５０のしきい値電圧によって決まるものである。したがって、最適なバイアス電流が得られるように、ＦＧＴ５０のしきい値電圧をプログラムしておくことによって、センス速度およびイールドのバランスがとれたセンスアンプ動作を行なうことが可能となる。
【０４１１】
（目標しきい値電圧の設定）
以下に、図４３を参照して、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇの設定方法について説明する。
【０４１２】
センスアンプのバイアス電流は、電源電圧ＶＤＤからＦＧＴのしきい値電圧をＶｆｔｇ差し引いた電圧（＝ＶＤＤ−Ｖｆｔｇ）に比例することから、ＦＧＴのしきい値電圧Ｖｆｔｇに応じて変化する。また、センスアンプの特性は、ＣＭＯＳインバータを構成するＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのばらつきによって変動する。
【０４１３】
本発明の実施の形態６では、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧のばらつきに応じたバイアス電流の最適電流値に基づいて、ＦＧＴ５０の目標しきい値電圧Ｖｆｔｇを決定する。そして、ＦＧＴ５０をその決定した目標しきい値電圧Ｖｆｔｇにプログラムする。
【０４１４】
なお、実際のＦＧＴ５０の目標しきい値電圧Ｖｆｔｇの設定では、回路シミュレーション等によって、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧に基づくバイアス電流の最適電流値に応じて目標しきい値電圧を算出し、図４３（ａ），（ｂ）に示すようなルックアップテーブルを用意しておく構成とすることができる。この場合、製造されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧を測定した結果に基づき、図４３のルックアップテーブルを参照して目標しきい値電圧Ｖｆｔｇが設定される。設定された目標しきい値電圧Ｖｆｔｇが、目標Ｖｔｈ制御信号としてＦＧＴブロック内のベリファイ電位発生回路２０（図４１）に与えられることによって、ＦＧＴ５０のしきい値電圧のプログラムが実行される。
【０４１５】
上述した実施の形態１〜６では、ルックアップテーブルを参照して目標しきい値電圧Ｖｆｔｇを設定する方法について説明したが、ルックアップテーブルに代えて、ＭＯＳトランジスタのしきい値電圧に対する目標しきい値電圧Ｖｆｔｇを表す関数を予め求めておき、この関数に基づいて目標しきい値電圧Ｖｆｔｇを決定することも可能である。
【０４１６】
［実施の形態７］
図４４は、この発明の実施の形態７に係る半導体装置の要部の構成を概略的に説明する図である。
【０４１７】
図４４を参照して、この発明の実施の形態７に係る半導体装置は、図１に示す半導体装置と比較して、ＭＯＳダイオードを構成するＮチャネルＭＯＳトランジスタＤＮに代えて、ＰＮＰバイポーラトランジスタＢＰを含む点でのみ異なる。
【０４１８】
ＰＮＰバイポーラトランジスタＢＰ（ＢＰ０〜ＢＰｍを総称的に示す）は、ＳＲＡＭ＿ＶＳＳ線と接地電圧ＶＳＳのラインとの間に接続される。ＰＮＰバイポーラトランジスタＢＰは、（ｍ＋１）個のメモリセルブロックＢＬＫ０〜ＢＬＫｍに対応して設けられる。
【０４１９】
ＰＮＰバイポーラトランジスタＢＰは、そのベースがＳＲＡＭ＿ＶＳＳ線に接続され、ダイオードを構成する。このＰＮＰバイポーラトランジスタＢＰは、寄生トランジスタ（ＭＯＳトランジスタに構造上寄生するトランジスタ）であるため、通常のＣＭＯＳプロセスでは、追加プロセスなしに形成することができる。また、バイポーラトランジスタＢＰのベース−エミッタ間電圧Ｖｂｅは、ＭＯＳトランジスタのしきい値電圧に比べて、製造プロセスによるばらつきが非常に少ないことが知られている。
【０４２０】
本発明の実施の形態７では、このＰＮＰバイポーラトランジスタＢＰを、ＳＲＡＭ＿ＶＳＳ線をクランプするための素子として使用する。このような構成とすることにより、当該素子としてＭＯＳダイオードを使用する場合と比較して、ＳＲＡＭ＿ＶＳＳ線のクランプレベルの変動を抑えることができる。
【０４２１】
以上に説明した本願発明の実施の形態１〜７は、理解容易化のために、従来の半導体装置において実行されている対策ごとにその課題および当該課題の解決手段としての半導体装置の構成について説明したが、ＦＧＴはアレイ状に配置することができるため、２以上の実施の形態に係るＦＧＴの構成を組合せて半導体装置を構築することができる。
【０４２２】
また、上述した本願発明の実施の形態１〜６では、しきい値電圧を不揮発的にプログラム可能な「プログラム素子」としてＦＧＴを適用した例につて説明したが、しきい値電圧を不揮発的に記憶可能な素子であれば、たとえばＳｉｎｇｌｅ  Ｐｏｌｙ  ＥＥＰＲＯＭや、Ｓｐｌｉｔ  Ｇａｔｅ構造またはＭＯＮＯＳ構造の素子であっても適用することが可能である。
【０４２３】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０４２４】
１  メモリセルアレイ、２  レプリカアレイ、３  ロウデコーダ、４，４＿０〜４＿ｎ  アドレスラッチ、５  リードアシスト回路（ＳＲＡＭ部）、５Ｆ  リードアシスト回路（ＦＧＴ部）、６  ライトアシスト回路、７  カラムデコーダ、８  ビット線プリチャージ回路、９  Ｙゲート、１０  センスアンプ、１１  データレジスタ、１２，１２Ａ〜１２Ｆ  制御回路、１３，１６  レベルセンス回路、１４，１７  レプリカ引抜回路、１９  ビット線プリチャージ電圧発生回路（ＳＲＡＭ部）、１９Ｆ  ビット線プリチャージ電圧発生回路（ＦＧＴ部）、２０  ベリファイ電位発生回路、２１  ＦＳＧドライバ、２２  ＦＷＬドライバ、２３  電圧ディスタリビュータ、２４  ＦＧＴ用Ｙゲートドライバ、２５  高電圧発生回路、２６  基準電位発生回路、２７  制御回路、２８  ソース電位制御回路、２９  ウェル電位制御回路、３０  ＦＧＴ用Ｙゲート、３１＿０〜３１＿ｍ，３２＿０〜３２＿ｍ，４３〜４６，５１〜５６，９１＿０〜９１＿ｋ，９２＿０〜９２＿ｋ，１４０ａ〜１４０ｃ，１４１，１７０，１７１，１９２，３３１，１０２２，１０２４，ＤＮ，ＳＷＮ  ＮチャネルＭＯＳトランジスタ、３１  ＦＧＴ用センス・書込回路、３３＿０〜３３＿ｍ，４１，４２，８０〜８２，１９０，２００，３３０，５０１，１０２１，１０２３，ＬＳＰ  ＰチャネルＭＯＳトランジスタ、３４＿０〜３４＿ｍ  レベル変換回路、３５＿０〜３５＿ｍ  データレジスタ、３６  データレジスタ判定回路、５０  ＦＧＴ、８４  ビット線プリチャージ電圧伝達線、１０１  ライトドライバ、１０２  センスアンプ（ＳＲＡＭ部）、１０２Ｆ  センスアンプ（ＦＧＴ部）、１１１  リード用ＦＦ、１１２  ライト用ＦＦ、１９１，５０２  差動増幅器、３００  デコーダユニット、３０１，３０２，３２１〜３２４  インバータ、３１１〜３１４  ＮＡＮＤ回路、ＩＯ，／ＩＯ  データ入出力線、ＳＢＬ，／ＳＢＬ  ビット線、ＢＰ  バイポーラトランジスタ、ＦＢＬ  ビット線、ＲＢＬ  レプリカビット線、ＦＳＧ，ＳＳＧ  選択ゲート線、ＦＷＬ，ＦＷＬＰ  ワード線、ＨＷＬ  電源線、ＬＳＬ  レベルセンス信号線、ＭＣ  メモリセル、ＰＣ  プログラムセル、ＳＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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