(57)【要約】【課題】例えば電気泳動表示装置等の電気光学装置において、長期信頼性を確保し高品位な表示を行う。【解決手段】ダブルゲート型トランジスター（２４、２５ａ１、２５ｂ１、２５ａ２或いは２５ｂ２）を含むデータ保持回路（２８）と、該データ保持回路（２８）を駆動するために、データ書込み時に第１の電源電圧（例えば５Ｖ）を供給すると共に、電気光学素子（２３）の駆動時に電気光学素子（２３）の駆動電圧に応じた第２の電源電圧（例えば１５Ｖ）を供給する電位制御部（２１０）とを備え、電位制御部（２１０）は、第１の電源電圧（例えば５Ｖ）と第２の電源電圧（例えば１５Ｖ）との間の中間電圧（例えば７．５Ｖ）をダブルゲート型トランジスター（２４、２５ａ１、２５ｂ１、２５ａ２或いは２５ｂ２）のソース側及びドレイン側の一方のゲートに印加する。【選択図】図６
2011215497.tif 000002
【特許請求の範囲】
【請求項１】
走査線及びデータ線の交差に対応して配列された画素毎に電気光学素子を備える電気光学装置であって、
前記画素毎に設けられると共に前記データ線よりデータ信号が供給されることによりデータ書込みが行われ、ダブルゲート型トランジスターを含むデータ保持回路と、
該データ保持回路を駆動するために、前記データ書込み時に第１の電源電圧を供給すると共に、前記電気光学素子の駆動時に、前記電気光学素子の駆動電圧に応じた第２の電源電圧を供給する電位制御部と
を備え、
前記電位制御部は、前記第１の電源電圧と前記第２の電源電圧との間の中間電圧を前記ダブルゲート型トランジスターのソース側及びドレイン側の一方のゲートに印加する
ことを特徴とする電気光学装置。
【請求項２】
前記データ保持回路は、前記ダブルゲート型トランジスターとして、Ｎチャネル型トランジスターにより形成される第１のダブルゲート型トランジスター、及びＰチャネル型トランジスターにより形成される第２のダブルゲート型トランジスターを含み、
前記第１のダブルゲート型トランジスターに前記中間電圧を供給する第１の供給線と、
前記第２のダブルゲート型トランジスターに前記中間電圧を供給する第２の供給線と
を備えることを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記データ保持回路は、前記走査線より供給される走査信号に応じて前記データ信号を供給する画素スイッチング素子を有しており、該画素スイッチング素子は前記ダブルゲート型トランジスターを含むことを特徴とする請求項１又は２に記載の電気光学装置。
【請求項４】
前記データ保持回路は、前記データ信号を保持するメモリー回路を有しており、該メモリー回路は前記ダブルゲート型トランジスターを含むことを特徴とする請求項１から３のいずれか一項に記載の電気光学装置。
【請求項５】
請求項１から４のいずれか一項に記載の電気光学装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電気泳動表示装置等の電気光学装置、及び該電気光学装置を備えた例えば電子ペーパー等の電子機器の技術分野に関する。
【背景技術】
【０００２】
この種の電気光学装置の一例である電気泳動表示装置として、電気光学素子の一例である電気泳動素子に加えて、画素スイッチング素子及びメモリー回路（例えばＳＲＡＭ；Static Random Access Memory）を含むデータ保持回路が各画素に設けられるものがある。このような電気泳動表示装置では、各画素において、低電圧（例えば５Ｖ）により駆動してデータ保持回路にデータ書込みを行った後、電気泳動素子に最適な高電圧（即ち、低電圧（例えば５Ｖ）に対して相対的に高い電圧、例えば１５Ｖ）を印加して、該素子を駆動して表示を行う。データ保持回路における画素スイッチング素子及びメモリー回路の各々は、典型的には、薄膜トランジスター（ＴＦＴ；Thin Film Transistor）を含んで構成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２６８８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述したような電気泳動素子の駆動時、データ保持回路に対しても高電圧（例えば１５Ｖ）が印加されるため、該回路内でオフ状態のＴＦＴには比較的高いドレインバイアスが印加される。これによりＴＦＴのリーク電流の増大、長期的には素子の特性劣化等の不具合が生じ、表示品質を劣化させるおそれがある。
【０００５】
このような問題を解決するために、ＴＦＴをダブルゲート構造（或いはデュアルゲート構造）とすることが考えられる。しかしながら、単にダブルゲート構造を適用するのみでは、ドレインバイアスの殆どがドレイン側ゲートに印加される不具合が生じることもあり、効果的な耐圧改善が期待できない。
【０００６】
本発明は、例えば上述した問題点に鑑みなされたものであり、画素のデータ保持回路を高耐圧化することにより、例えば長期信頼性を確保し高品位な表示を行うことが可能な電気光学装置及び該電気光学装置を備える電子機器を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明に係る電気光学装置は上記課題を解決するために、走査線及びデータ線の交差に対応して配列された画素毎に電気光学素子を備える電気光学装置であって、前記画素毎に設けられると共に前記データ線よりデータ信号が供給されることによりデータ書込みが行われ、ダブルゲート型トランジスターを含むデータ保持回路と、該データ保持回路を駆動するために、前記データ書込み時に第１の電源電圧を供給すると共に、前記電気光学素子の駆動時に、前記電気光学素子の駆動電圧に応じた第２の電源電圧を供給する電位制御部とを備え、前記電位制御部は、前記第１の電源電圧と前記第２の電源電圧との間の中間電圧を前記ダブルゲート型トランジスターのソース側及びドレイン側の一方のゲートに印加する。
【０００８】
本発明に係る電気光学装置によれば、各画素において例えば電気泳動素子等の電気光学素子の駆動に先立ってデータ書込みが行われ、データ線よりデータ保持回路にデータ信号が供給される。電気光学素子は、データ保持回路に保持されたデータ信号に基づいて所定の駆動電圧（例えば１５Ｖ）が印加されることにより駆動される。電位制御部はデータ保持回路に対して、データ書込み時に第１の電源電圧（例えば５Ｖ）を印加し、その後、電気光学素子の駆動時には所定の駆動電圧（例えば１５Ｖ）に応じて第２の電源電圧（例えば１５Ｖ）を印加する。
【０００９】
本発明によれば、データ保持回路は、２つのゲートを有するダブルゲート型（デュアルゲート型）トランジスターを含んで構成される。ダブルゲート型トランジスターに対して、電位制御部は第１の電源電圧（例えば５Ｖ）と第２の電源電圧（例えば１５Ｖ）との間の中間電圧（例えば７．５Ｖ）をダブルゲート型トランジスターのソース側及びドレイン側の一方のゲートに印加する。典型的には電気光学素子の駆動時に、例えばデータ保持回路に対して第１の電源電圧（例えば５Ｖ）より高い第２の電源電圧（例えば１５Ｖ）が印加される。この際、オフ状態のダブルゲート型トランジスターのソース側及びドレイン側のうち、既に説明したように例えばドレイン側のゲートにドレインバイアスの殆どが印加され、過大な電圧ストレスが付加される場合には、ドレイン側のゲートに好ましくは中間電圧（例えば７．５Ｖ）を印加する。これにより、ダブルゲート型トランジスターのソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができ、ダブルゲート型トランジスターを高耐圧化することが可能となる。他方、オフ状態のダブルゲート型トランジスターにおいて、ソース側のゲートに過大な電圧ストレスが付加される場合にソース側のゲートに好ましくは中間電圧を印加することで、ダブルゲート型トランジスターを高耐圧化することが可能となる。
【００１０】
従って、本発明に係る電気光学装置では、画素のデータ保持回路を高耐圧化させることが可能となり、例えば長期信頼性を確保し高品位な表示を行うことができる。
【００１１】
本発明に係る電気光学装置の一態様では、前記データ保持回路は、前記ダブルゲート型トランジスターとして、Ｎチャネル型トランジスターにより形成される第１のダブルゲート型トランジスター、及びＰチャネル型トランジスターにより形成される第２のダブルゲート型トランジスターを含み、前記第１のダブルゲート型トランジスターに前記中間電圧を供給する第１の供給線と、前記第２のダブルゲート型トランジスターに前記中間電圧を供給する第２の供給線とを備える。
【００１２】
この態様によれば、データ保持回路には第１のダブルゲート型トランジスター及び第２のダブルゲート型トランジスターが設けられ、第１のダブルゲート型トランジスターには第１の供給線を介して中間電圧が供給され、第２のダブルゲート型トランジスターには第２の供給線を介して中間電圧が供給される。従って、第１のダブルゲート型トランジスターと、第２のダブルゲート型トランジスターとに夫々異なるタイミングで中間電圧を容易に供給することが可能となる。また、第１のダブルゲート型トランジスター或いは第２のダブルゲート型トランジスターが複数設けられる場合に、これら複数のダブルゲート型トランジスターに共通に第１或いは第２の供給線より中間電圧を供給することができるため、画素の構成が煩雑化するのを防止することができる。
【００１３】
本発明に係る電気光学装置の他の態様では、前記データ保持回路は、前記走査線より供給される走査信号に応じて前記データ信号を供給する画素スイッチング素子を有しており、該画素スイッチング素子は前記ダブルゲート型トランジスターを含む。
【００１４】
この態様によれば、画素スイッチング素子を構成するダブルゲート型トランジスターに対して、第１の電源電圧と第２の電源電圧との間の中間電圧をソース側及びドレイン側の一方のゲートに印加することにより、画素スイッチング素子を高耐圧化させることが可能となる。
【００１５】
本発明に係る電気光学装置の他の態様では、前記データ保持回路は、前記データ信号を保持するメモリー回路を有しており、該メモリー回路は前記ダブルゲート型トランジスターを含む。
【００１６】
この態様によれば、メモリー回路を構成するダブルゲート型トランジスターに対して、第１の電源電圧と第２の電源電圧との間の中間電圧をソース側及びドレイン側の一方のゲートに印加することにより、メモリー回路を高耐圧化させることが可能となる。
【００１７】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置（但し、その各種態様も含む）を備える。
【００１８】
本発明の電子機器によれば、上述した本発明の電気光学装置を具備してなるので、例えば長期信頼性を確保し高品位な表示を行うことが可能な、例えば、腕時計、電子ペーパー、電子ノート、携帯電話、携帯用オーディオ機器などの各種電子機器を実現できる。
【００１９】
本発明の作用及び他の利得は次に説明する発明を実施するための形態から明らかにされる。
【図面の簡単な説明】
【００２０】
【図１】本実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。
【図２】画素の電気的な構成を示す等価回路図である。
【図３】本実施形態に係る電気泳動表示装置の表示部の部分断面図である。
【図４】マイクロカプセルの構成を示す模式図である。
【図５】データ書込み時におけるデータ保持回路の動作を説明するための説明図である。
【図６】電気泳動素子の駆動時におけるデータ保持回路の動作を説明するための説明図である。
【図７】比較例におけるデータ保持回路の一の構成及び動作を説明するための概略図である。
【図８】比較例におけるデータ保持回路の他の構成を説明するための概略図である。
【図９】図８に示すデータ保持回路の構成について、一の動作を説明するための説明図である。
【図１０】図８に示すデータ保持回路の構成について、他の動作を説明するための説明図である。
【図１１】比較例について、オフ状態のシングルゲート型トランジスター（Ｎチャネル型トランジスター）における表面ポテンシャル分布を説明する説明図である。
【図１２】比較例について、オフ状態の第１のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【図１３】本実施形態について、オフ状態の第１のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【図１４】比較例のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。
【図１５】本実施形態のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。
【図１６】電気泳動表示装置を適用した電子機器の一例たる電子ペーパーの構成を示す斜視図である。
【図１７】電気泳動表示装置を適用した電子機器の一例たる電子ノートの構成を示す斜視図である。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施形態について図を参照しつつ説明する。尚、以下の実施形態では、本発明に係る電気光学装置の一例である、例えば電子ペーパー等に用いられる電気泳動表示装置を例にとる。
【００２２】
先ず、本実施形態に係る電気泳動表示装置の全体構成について、図１及び図２を参照して説明する。
【００２３】
図１は、本実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。
【００２４】
図１において、本実施形態に係る電気泳動表示装置１は、その主要な構成要素として表示部３、走査線駆動回路６０及びデータ線駆動回路７０を備えている。
【００２５】
表示部３には、ｍ行×ｎ列分の画素２０がマトリクス状（二次元平面的）に配列されている。また、表示部３には、ｍ本の走査線４０と、ｎ本のデータ線５０とが互いに交差するように設けられている。具体的には、ｍ本の走査線４０は、行方向（即ち、Ｘ方向）に延在し、ｎ本のデータ線５０は、列方向（即ち、Ｙ方向）に延在している。ｍ本の走査線４０とｎ本のデータ線５０との交差に対応して画素２０が配置されている。
【００２６】
走査線駆動回路６０は、タイミング信号に基づいて、各走査線４０に走査信号Ｙ１、Ｙ２、…、Ｙｍをパルス的に順次供給する。データ線駆動回路７０は、タイミング信号に基づいて、各データ線５０にデータ信号Ｘ１、Ｘ２、…、Ｘｎを供給する。データ信号は、高電位レベル（以下「ハイレベル」という。例えば５Ｖ）又は低電位レベル（以下「ローレベル」という。例えば０Ｖ）の２値的なレベルをとる。
【００２７】
ここに、各画素２０は、高電位電源線９１、低電位電源線９２、共通電位線９３、第１及び第２の制御線９４及び９５に電気的に接続されている。高電位電源線９１、低電位電源線９２、共通電位線９３、第１及び第２の制御線９４及び９５は夫々、典型的には図１中に示すように行方向（Ｘ方向）に沿って配列する画素２０からなる画素列毎に、画素列に属する画素２０に共通に配線される。更には、各画素２０は、典型的には図１中に示すように行方向（Ｘ方向）に沿って配列する画素２０からなる画素列毎に共通に、第１の供給線９８及び第２の供給線９９の各々に電気的に接続される。
【００２８】
図２は、画素の電気的な構成を示す等価回路図である。
【００２９】
図２において、画素２０は、本発明に係る「画素スイッチング素子」の一例である画素スイッチング用トランジスター２４と、メモリー回路２５とを含むデータ保持回路２８と、スイッチ回路１１０と、画素電極２１と、共通電極２２と、本発明に係る「電気光学素子」の一例である電気泳動素子２３とを備えている。
【００３０】
データ保持回路２８において、画素スイッチング用トランジスター２４は、一例としてＮチャネル型トランジスターで形成される第１のダブルゲート型トランジスターにより構成される。画素スイッチング用トランジスター２４は、データ線駆動回路７０（図１参照）からデータ線５０を介して供給されるデータ信号Ｘｉ（ｉ＝１、２、…、ｎ）を、走査線駆動回路６０（図１参照）から走査線４０を介してパルス的に供給される走査信号Ｙｊ（ｊ＝１、２、…、ｍ）に応じたタイミングで、メモリー回路２５の入力端子Ｎ１に出力する。
【００３１】
データ保持回路２８におけるメモリー回路２５は、一例としてインバーター回路２５ａ及び２５ｂを有しており、ＳＲＡＭ（Static Random Access Memory）として構成されている。
【００３２】
インバーター回路２５ａ及び２５ｂは、互いの入力端子に他方の出力端子が電気的に接続されたループ構造を有している。即ち、インバーター回路２５ａの入力端子とインバーター回路２５ｂの出力端子とが互いに電気的に接続され、インバーター回路２５ｂの入力端子とインバーター回路２５ａの出力端子とが互いに電気的に接続されている。インバーター回路２５ａの入力端子が、メモリー回路２５の入力端子Ｎ１として構成されており、インバーター回路２５ａの出力端子が、メモリー回路２５の出力端子Ｎ２として構成されている。
【００３３】
インバーター回路２５ａは、Ｎチャネル型トランジスターで形成される第１のダブルゲート型トランジスター２５ａ１、及びＰチャネル型トランジスターで形成される第２のダブルゲート型トランジスター２５ａ２を有している。
【００３４】
インバーター回路２５ｂは、Ｎチャネル型トランジスターで形成される第１のダブルゲート型トランジスター２５ｂ１、及びＰチャネル型トランジスターで形成される第２のダブルゲート型トランジスター２５ｂ２を有している。
【００３５】
メモリー回路２５は、その入力端子Ｎ１にハイレベルのデータ信号Ｘｉが入力されると、その出力端子Ｎ２から低電位電源電位ＶＳＳを出力し、その入力端子Ｎ１にローレベルのデータ信号Ｘｉが入力されると、その出力端子Ｎ２から高電位電源電位ＶＤＤを出力する。即ち、メモリー回路２５は、入力されたデータ信号Ｘｉがハイレベルであるかローレベルであるかに応じて、低電位電源電位ＶＳＳ又は高電位電源電位ＶＤＤを出力する。言い換えれば、メモリー回路２５は、入力されたデータ信号Ｘｉを、低電位電源電位ＶＳＳ又は高電位電源電位ＶＤＤとして記憶可能に構成されている。
【００３６】
スイッチ回路１１０は、第１のトランスミッションゲート１１１及び第２のトランスミッションゲート１１２を備えている。
【００３７】
第１のトランスミッションゲート１１１は、Ｐ型トランジスター１１１ｐ及びＮ型トランジスター１１１ｎを備えている。Ｐ型トランジスター１１１ｐ及びＮ型トランジスター１１１ｎのソースは、第１の制御線９４に電気的に接続されている。Ｐ型トランジスター１１１ｐ及びＮ型トランジスター１１１ｎのドレインは、画素電極２１に電気的に接続されている。Ｐ型トランジスター１１１ｐのゲートは、メモリー回路２５の入力端子Ｎ１に電気的に接続されており、Ｎ型トランジスター１１１ｎのゲートは、メモリー回路２５の出力端子Ｎ２に電気的に接続されている。
【００３８】
第２のトランスミッションゲート１１２は、Ｐ型トランジスター１１２ｐ及びＮ型トランジスター１１２ｎを備えている。Ｐ型トランジスター１１２ｐ及びＮ型トランジスター１１２ｎのソースは、第２の制御線９５に電気的に接続されている。Ｐ型トランジスター１１２ｐ及びＮ型トランジスター１１２ｎのドレインは、画素電極２１に電気的に接続されている。Ｐ型トランジスター１１２ｐのゲートは、メモリー回路２５の出力端子Ｎ２に電気的に接続されており、Ｎ型トランジスター１１２ｎのゲートは、メモリー回路２５の入力端子Ｎ１に電気的に接続されている。
【００３９】
スイッチ回路１１０は、メモリー回路２５に入力されるデータ信号に応じて、第１の制御線９４及び第２の制御線９５のいずれか一方の制御線を択一的に選択して、その一方の制御線を画素電極２１に電気的に接続する。
【００４０】
具体的には、メモリー回路２５の入力端子Ｎ１にハイレベルのデータ信号が入力されると、メモリー回路２５からＮ型トランジスター１１１ｎ及びＰ型トランジスター１１２ｐのゲートに低電位電源電位ＶＳＳが出力されると共に、Ｐ型トランジスター１１１ｐ及びＮ型トランジスター１１２ｎのゲートに高電位電源電位ＶＤＤが出力されることにより、第２のトランスミッションゲート１１２を構成するＰ型トランジスター１１２ｐ及びＮ型トランジスター１１２ｎのみがオン状態となり、第１のトランスミッションゲート１１１を構成するＰ型トランジスター１１１ｐ及びＮ型トランジスター１１１ｎはオフ状態となる。一方、メモリー回路２５の入力端子Ｎ１にローレベルのデータ信号が入力されると、メモリー回路２５からＮ型トランジスター１１１ｎ及びＰ型トランジスター１１２ｐのゲートに高電位電源電位ＶＤＤが出力されると共に、Ｐ型トランジスター１１１ｐ及びＮ型トランジスター１１２ｎのゲートに低電位電源電位ＶＳＳが出力されることにより、第１のトランスミッションゲート１１１を構成するＰ型トランジスター１１１ｐ及びＮ型トランジスター１１１ｎのみがオン状態となり、第２のトランスミッションゲート１１２を構成するＰ型トランジスター１１２ｐ及びＮ型トランジスター１１２ｎはオフ状態となる。つまり、メモリー回路２５の入力端子Ｎ１にハイレベルのデータ信号が入力された場合には、第２のトランスミッションゲート１１２のみがオン状態となり、一方、メモリー回路２５の入力端子Ｎ１にローレベルのデータ信号が入力された場合には、第１のトランスミッションゲート１１１のみがオン状態となる。
【００４１】
複数の画素２０の各々の画素電極２１は、スイッチ回路１１０によってデータ信号に応じて択一的に選択された第１又は第２の制御線９４又は９５に電気的に接続される。その際、複数の画素２０の各々の画素電極２１は、第１の電位Ｓ１又は第２の電位Ｓ２が供給される、或いはハイインピーダンス状態とされる。
【００４２】
より具体的には、ローレベルのデータ信号が供給される画素２０については、第１のトランスミッションゲート１１１のみがオン状態となり、その画素２０の画素電極２１は、第１の制御線９４に電気的に接続され、電位制御部２１０から第１の電位Ｓ１が供給され、又は、ハイインピーダンス状態とされる。一方、ハイレベルのデータ信号が供給される画素２０については、第２のトランスミッションゲート１１２のみがオン状態となり、その画素２０の画素電極２１は、第２の制御線９５に電気的に接続され、電位制御部２１０から第２の電位Ｓ２が供給され、又は、ハイインピーダンス状態とされる。
【００４３】
画素電極２１は、電気泳動素子２３を介して共通電極２２と互いに対向するように配置されている。共通電極２２は、共通電位Ｖｃｏｍが供給される共通電位線９３に電気的に接続されている。
【００４４】
ここに、電位制御部２１０は、上述のように第１の制御線９４及び第２の制御線９５を介して第１の電位Ｓ１及び第２の電位Ｓ２を供給すると共に、高電位電源線９１を介して高電位電源電位ＶＤＤを供給し、低電位電源線９２を介して低電位電源電位ＶＳＳを供給し、共通電位線９３を介して共通電位Ｖｃｏｍを供給する。
【００４５】
電気泳動素子２３は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセルから構成されている。
【００４６】
次に、本実施形態に係る電気泳動表示装置の表示部の具体的な構成について、図３及び図４を参照して説明する。
【００４７】
図３は、本実施形態に係る電気泳動表示装置の表示部の部分断面図である。
【００４８】
図３において、表示部３は、素子基板２８と対向基板２９との間に電気泳動素子２３が挟持される構成となっている。尚、本実施形態では、対向基板２９側に画像を表示することを前提として説明する。
【００４９】
素子基板２８は、例えばガラスやプラスチック等からなる基板である。素子基板２８上には、ここでは図示を省略するが、図２を参照して上述した画素スイッチング用トランジスター２４、メモリー回路２５、スイッチ回路１１０、走査線４０、データ線５０、高電位電源線９１、低電位電源線９２、共通電位線９３、第１の制御線９４、第２の制御線９５等が作り込まれた積層構造が形成されている。この積層構造の上層側に複数の画素電極２１がマトリクス状に設けられている。
【００５０】
対向基板２９は、例えばガラスやプラスチック等からなる透明な基板である。対向基板２９における素子基板２８との対向面上には、共通電極２２が複数の画素電極２１と対向してベタ状に形成されている。共通電極２２は、例えばマグネシウム銀（ＭｇＡｇ）、インジウム・スズ酸化物（ＩＴＯ）、インジウム・亜鉛酸化物（ＩＺＯ）等の透明導電材料から形成されている。
【００５１】
電気泳動素子２３は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセル８０から構成されており、例えば樹脂等からなるバインダー３０及び接着層３１によって素子基板２８及び対向基板２９間で固定されている。尚、本実施形態に係る電気泳動表示装置１は、製造プロセスにおいて、電気泳動素子２３が予め対向基板２９側にバインダー３０によって固定されてなる電気泳動シートが、別途製造された、画素電極２１等が形成された素子基板２８側に接着層３１によって接着されている。
【００５２】
マイクロカプセル８０は、画素電極２１及び共通電極２２間に挟持され、１つの画素２０内に（言い換えれば、１つの画素電極２１に対して）１つ又は複数配置されている。
【００５３】
図４は、マイクロカプセルの構成を示す模式図である。尚、図４では、マイクロカプセルの断面を模式的に示している。
【００５４】
図４において、マイクロカプセル８０は、被膜８５の内部に分散媒８１と、複数の白色粒子８２と、複数の黒色粒子８３とが封入されてなる。マイクロカプセル８０は、例えば、５０ｕｍ程度の粒径を有する球状に形成されている。
【００５５】
被膜８５は、マイクロカプセル８０の外殻として機能し、ポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂から形成されている。
【００５６】
分散媒８１は、白色粒子８２及び黒色粒子８３をマイクロカプセル８０内（言い換えれば、被膜８５内）に分散させる媒質である。分散媒８１としては、水や、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ペンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロヘキサン、メチルシクロヘキサン等の脂環式炭化水素、ベンゼン、トルエンや、キシレン、ヘキシルベンゼン、へブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、１、２−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩やその他の油類を単独で又は混合して用いることができる。また、分散媒８１には、界面活性剤が配合されてもよい。
【００５７】
白色粒子８２は、例えば、二酸化チタン、亜鉛華（酸化亜鉛）、三酸化アンチモン等の白色顔料からなる粒子（高分子或いはコロイド）であり、例えば負に帯電されている。
【００５８】
黒色粒子８３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子或いはコロイド）であり、例えば正に帯電されている。
【００５９】
このため、白色粒子８２及び黒色粒子８３は、画素電極２１と共通電極２２との間の電位差によって発生する電場によって、分散媒８１中を移動することができる。
【００６０】
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。
【００６１】
図３及び図４において、画素電極２１と共通電極２２との間に、相対的に共通電極２２の電位が高くなるように電圧が印加された場合には、正に帯電された黒色粒子８３はクーロン力によってマイクロカプセル８０内で画素電極２１側に引き寄せられると共に、負に帯電された白色粒子８２はクーロン力によってマイクロカプセル８０内で共通電極２２側に引き寄せられる。この結果、マイクロカプセル８０内の表示面側（即ち、共通電極２２側）に白色粒子８２が集まることで、表示部３の表示面にこの白色粒子８２の色（即ち、白色）を表示することができる。逆に、画素電極２１と共通電極２２との間に、相対的に画素電極２１の電位が高くなるように電圧が印加された場合には、負に帯電された白色粒子８２がクーロン力によって画素電極２１側に引き寄せられると共に、正に帯電された黒色粒子８３はクーロン力によって共通電極２２側に引き寄せられる。この結果、マイクロカプセル８０の表示面側に黒色粒子８３が集まることで、表示部３の表示面にこの黒色粒子８３の色（即ち、黒色）を表示することができる。
【００６２】
尚、画素電極２１及び共通電極２２間における白色粒子８２及び黒色粒子８３の分布状態によって、白色と黒色との中間階調である、ライトグレー、グレー、ダークグレー等の灰色を表示することも可能である。また、白色粒子８２、黒色粒子８３に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることによって、赤色、緑色、青色等を表示することができる。
【００６３】
次に、図５及び図６を参照して画素２０におけるデータ保持回路２８に着目して、より詳細に説明する。図５は、データ書込み時におけるデータ保持回路の動作を説明するための説明図であり、図６は、電気泳動素子の駆動時におけるデータ保持回路の動作を説明するための説明図である。以下では、図２を参照して説明した画素２０の構成のうちデータ保持回路２８にのみ着目して詳細に説明し、それ以外については、図５及び図６において部分的に図示を省略し、且つ部分的に説明を省略或いは簡略化することもある。この点については、後述する図７から図１０についても同様である。
【００６４】
本実施形態では、図２を参照して説明したように、データ保持回路２８において、画素スイッチング用トランジスター２４並びにメモリー回路２５は夫々ダブルゲート型トランジスターを有する。
【００６５】
図２において、画素スイッチング用トランジスター２４は、一例として第１のダブルゲート型トランジスターにより構成される。第１のダブルゲート型トランジスター２４は、図５及び図６に示すようにソース側のＮチャネル型トランジスターＮＴ１１及びドレイン側のＮチャネル型トランジスターＮＴ１２により形成される。ソース側のＮチャネル型トランジスターＮＴ１１のゲートが走査線４０に電気的に接続されており、そのソースがデータ線５０に電気的に接続されると共に、ドレイン側のＮチャネル型トランジスターＮＴ１２のゲートが第１の供給線９８に電気的に接続されており、そのドレインがメモリー回路２５の入力端子Ｎ１に電気的に接続される。
【００６６】
図２において、メモリー回路２５のインバーター回路２５ａは、好ましくは第１のダブルゲート型トランジスター２５ａ１、及び第２のダブルゲート型トランジスター２５ａ２を有している。図５及び図６に示すように、第１のダブルゲート型トランジスター２５ａ１は、ソース側のＮチャネル型トランジスターＮＴ３１及びドレイン側のＮチャネル型トランジスターＮＴ３２により形成され、第２のダブルゲート型トランジスター２５ａ２は、ソース側のＰチャネル型トランジスターＰＴ３２及びドレイン側のＰチャネル型トランジスターＰＴ３１により形成される。
【００６７】
第１のダブルゲート型トランジスター２５ａ１において、ソース側のＮチャネル型トランジスターＮＴ３１のゲートはメモリー回路２５の入力端子Ｎ１に電気的に接続され、ドレイン側のＮチャネル型トランジスターＮＴ３２のゲートは、他方のインバーター回路２５ｂにおけるドレイン側のＮチャネル型トランジスターＮＴ２２のゲートと共に第１の供給線９８に電気的に接続される。ソース側のＮチャネル型トランジスターＮＴ３１のソースは低電位電源電位ＶＳＳが供給される低電位電源線９２に電気的に接続され、ドレイン側のＮチャネル型トランジスターＮＴ３２のドレインはメモリー回路２５の出力端子Ｎ２に電気的に接続されている。
【００６８】
第２のダブルゲート型トランジスター２５ａ２において、ソース側のＰチャネル型トランジスターＰＴ３２のゲートはメモリー回路２５の入力端子Ｎ１に電気的に接続され、ドレイン側のＰチャネル型トランジスターＰＴ３１のゲートは、他方のインバーター回路２５ｂにおけるドレイン側のＰチャネル型トランジスターＰＴ２１のゲートと共に第２の供給線９９に電気的に接続される。ソース側のＰチャネル型トランジスターＰＴ３２のソースは高電位電源電位ＶＤＤが供給される高電位電源線９１に電気的に接続され、ドレイン側のＰチャネル型トランジスターＰＴ３１のドレインはメモリー回路２５の出力端子Ｎ２に電気的に接続されている。
【００６９】
図２において、メモリー回路２５の他方のインバーター回路２５ｂは、好ましくは第１のダブルゲート型トランジスター２５ｂ１、及び第２のダブルゲート型トランジスター２５ｂ２を有している。図５及び図６に示すように、第１のダブルゲート型トランジスター２５ｂ１は、ソース側のＮチャネル型トランジスターＮＴ２１及びドレイン側のＮチャネル型トランジスターＮＴ２２により形成され、第２のダブルゲート型トランジスター２５ｂ２は、ソース側のＰチャネル型トランジスターＰＴ２２及びドレイン側のＰチャネル型トランジスターＰＴ２１により形成される。
【００７０】
第１のダブルゲート型トランジスター２５ｂ１において、ソース側のＮチャネル型トランジスターＮＴ２１のゲートはメモリー回路２５の出力端子Ｎ２に電気的に接続され、ドレイン側のＮチャネル型トランジスターＮＴ２２のゲートは第１の供給線９８に電気的に接続される。ソース側のＮチャネル型トランジスターＮＴ２１のソースは低電位電源電位ＶＳＳが供給される低電位電源線９２に電気的に接続され、ドレイン側のＮチャネル型トランジスターＮＴ２２のドレインはメモリー回路２５の入力端子Ｎ１に電気的に接続されている。
【００７１】
第２のダブルゲート型トランジスター２５ｂ２において、ソース側のＰチャネル型トランジスターＰＴ２２のゲートはメモリー回路２５の出力端子Ｎ２に電気的に接続され、ドレイン側のＰチャネル型トランジスターＰＴ２１のゲートは第２の供給線９９に電気的に接続される。ソース側のＰチャネル型トランジスターＰＴ２２のソースは高電位電源電位ＶＤＤが供給される高電位電源線９１に電気的に接続され、ドレイン側のＰチャネル型トランジスターＰＴ２１のドレインはメモリー回路２５の入力端子Ｎ１に電気的に接続されている。
【００７２】
図５及び図６を参照して、データ書込み時及び電気泳動素子の駆動時の各々における、データ保持回路２８の動作について説明する。
【００７３】
先ず、図５を参照してデータ書込みについて説明する。データ保持回路２８において、画素スイッチング用トランジスター２４を構成する第１のダブルゲート型トランジスターは、走査信号Ｙｊ（例えば５Ｖ）がソース側のゲート（Ｎチャネル型トランジスターＮＴ１１のゲート）に供給されることによりオン状態となり、データ線５０を介して供給されるハイレベルのデータ信号Ｘｉ（例えば５Ｖ）を、メモリー回路２５の入力端子Ｎ１に出力する。
【００７４】
また、メモリー回路２５は、電位制御部２１０から供給される高電位電源電位ＶＤＤ（例えば５Ｖ）及び低電位電源電位ＶＳＳ（例えば０Ｖ）の電位差に基づいて、第１の電源電圧（例えば５Ｖ）が印加され駆動される。一方のインバーター回路２５ａにおいて、第１のダブルゲート型トランジスター２５ａ１のソース側のゲート（ソース側のＮチャネル型トランジスターＮＴ３１のゲート）、及び第２のダブルゲート型トランジスター２５ａ２のソース側のゲート（ソース側のＰチャネル型トランジスターＰＴ３２のゲート）に対して、第１のダブルゲート型トランジスター２４から入力端子Ｎ１を介してデータ信号Ｘｉ（例えば５Ｖ）が出力されることにより、第１のダブルゲート型トランジスター２５ａ１はオン状態、第２のダブルゲート型トランジスター２５ａ２はオフ状態となる。従って、第１のダブルゲート型トランジスター２５ａ１を介して、出力端子Ｎ２から低電位電源電位ＶＳＳ（例えば０Ｖ）が出力される。
【００７５】
他方のインバーター回路２５ｂにおいて、第１のダブルゲート型トランジスター２５ｂ１のソース側のゲート（ソース側のＮチャネル型トランジスターＮＴ２１のゲート）、及び第２のダブルゲート型トランジスター２５ｂ２のソース側のゲート（ソース側のＰチャネル型トランジスターＰＴ２２のゲート）に対して、第１のダブルゲート型トランジスター２５ａ１から出力端子Ｎ２を介して低電位電源電位ＶＳＳ（例えば０Ｖ）が出力されることにより、第１のダブルゲート型トランジスター２５ｂ１はオフ状態、第２のダブルゲート型トランジスター２５ｂ２はオン状態となる。従って、第２のダブルゲート型トランジスター２５ｂ２を介して高電位電源電位ＶＤＤ（例えば５Ｖ）が出力される。
【００７６】
次に、図６を参照して電気泳動素子の駆動について説明する。データ保持回路２８において、画素スイッチング用トランジスター２４を構成する第１のダブルゲート型トランジスターはオフ状態となる。
【００７７】
メモリー回路２５は、電位制御部２１０から供給される高電位電源電位ＶＤＤ（例えば１５Ｖ）及び低電位電源電位ＶＳＳ（例えば０Ｖ）の電位差に基づいて、第２の電源電圧（例えば１５Ｖ）が印加され駆動される。図２において、電気泳動素子２３は、画素電極２１及び共通電極２２の電位差に基づく所定の駆動電圧により駆動される。即ち、電位制御部２１０は、電気泳動素子２３に所定の駆動電圧（例えば１５Ｖ）が印加されるように、第１の電位Ｓ１、第２の電位Ｓ２、及び共通電位Ｖｃｏｍを供給し、更には、第２の電源電圧（例えば１５Ｖ）を所定の駆動電圧（例えば１５Ｖ）に応じて供給する。
【００７８】
メモリー回路２５のインバーター回路２５ａ及び２５ｂの各々における、第１のダブルゲート型トランジスター２５ａ１及び２５ｂ１、並びに第２のダブルゲート型トランジスター２５ａ２及び２５ｂ２について夫々、オン状態及びオフ状態の各々は図５を参照して説明したデータ書込み時と同様に維持される。
【００７９】
従って、一方のインバーター回路２５ａにおいて、第１のダブルゲート型トランジスター２５ａ１を介して出力端子Ｎ２から低電位電源電位ＶＳＳ（例えば０Ｖ）が出力され、他方のインバーター回路２５ｂにおいて、第２のダブルゲート型トランジスター２５ｂ２を介して入力端子Ｎ１に高電位電源電位ＶＤＤ（例えば１５Ｖ）が出力される。
【００８０】
次に、比較例について図７から図１０を参照して説明する。図７は、比較例におけるデータ保持回路の一の構成及び動作を説明するための概略図であり、図８は、比較例におけるデータ保持回路の他の構成を説明するための概略図であり、図９は、図８に示すデータ保持回路の構成について、一の動作を説明するための説明図であり、図１０は、図８に示すデータ保持回路の構成について、他の動作を説明するための説明図である。尚、以下では比較例について、本実施形態と異なる構成及び動作についてより詳細に説明し、同様の部分については重複する説明を省略或いは簡略化する。
【００８１】
先ず、図７を参照して、データ保持回路２８をシングルゲート型トランジスターで構成する場合について説明する。図７では、画素スイッチング用トランジスター２４はＮチャネル型トランジスターＮＴ１により構成され、メモリー回路２５のインバーター回路２５ａは、Ｎチャネル型トランジスターＮＴ３及びＰチャネル型トランジスターＰＴ３を有し、メモリー回路２５のインバーター回路２５ｂは、Ｎチャネル型トランジスターＮＴ２及びＰチャネル型トランジスターＰＴ２を有している。
【００８２】
ここに、図７においてデータ書込み時に、図５と同様に、データ線５０よりハイレベルのデータ信号Ｘｉ（例えば５Ｖ）がデータ保持回路２８に供給された場合、メモリー回路２５において、一方のインバーター回路２５ａでは、Ｎチャネル型トランジスターＮＴ３はオン状態、Ｐチャネル型トランジスターＰＴ３はオフ状態となる。また、他方のインバーター回路２５ｂでは、Ｎチャネル型トランジスターＮＴ２はオフ状態、Ｐチャネル型トランジスターＰＴ２はオン状態となる。
【００８３】
よって電気泳動素子の駆動時、図６と同様に第２の電源電圧（例えば１５Ｖ）がメモリー回路２５に供給されると、入力端子Ｎ１には高電位電源電位ＶＤＤ（例えば１５Ｖ）が出力され、出力端子Ｎ２には低電位電源電位ＶＳＳ（例えば０Ｖ）が出力される。この際、図７においてオフ状態のＮチャネル型トランジスターＮＴ１及びＮＴ２に着目すると、高電位電源電位ＶＤＤ（例えば１５Ｖ）に応じたドレイン電圧が印加される。
【００８４】
ここに、図１１は、比較例について、オフ状態のシングルゲート型トランジスター（Ｎチャネル型トランジスター）における表面ポテンシャル分布を説明する説明図である。図１１におけるグラフはシュミレーションに基づくものであり、図中のＡ−Ａ’線に沿う表面部分における位置（ｘ［ｕｍ］）に対する、ポテンシャルの値（［Ｖ］）を表してある。尚、この点については、後述する図１２及び図１３に示されるグラフについて同様である。
【００８５】
図１１には、ＬＤＤ（Lightly Doped Drain）構造のシングルゲート型トランジスター（Ｎチャネル型トランジスター）の断面部分の構成を簡略化して示してあり、ゲート電圧及びソース電圧は夫々０［Ｖ］でオフ状態となっており、ドレイン電圧は仮に１０［Ｖ］として印加されている。この場合、図１１のグラフによれば、ゲートとドレインとの境界で急激にポテンシャルが増加し、比較的高いドレインバイアスが印加される。
【００８６】
即ち、図７では、オフ状態のＮチャネル型トランジスターＮＴ１及びＮＴ２では図１１と同様に比較的高いドレインバイアスが印加される状態にあり、リーク電流の増大、長期的には素子の特性劣化等の不具合が生じるおそれがある。
【００８７】
次に、図８を参照して、データ保持回路２８をダブルゲート型トランジスターで構成する場合の比較例について説明する。図８に示す比較例の構成は、概ね図２、或いは図５及び図６を参照して説明した本実施形態と同様であり、画素スイッチング用トランジスター２４において、ソース側のＮチャネル型トランジスターＮＴ１１及びドレイン側のＮチャネル型トランジスターＮＴ１２の各々のゲートが走査線４０に電気的に接続される構成が異なっている。加えてメモリー回路２５について、一方のインバーター回路２５ａにおいて、第１のダブルゲート型トランジスター２５ａ１のドレイン側のゲート（ドレイン側のＮチャネル型トランジスターＮＴ３２のゲート）、並びに第２のダブルゲート型トランジスター２５ａ２のドレイン側のゲート（ドレイン側のＰチャネル型トランジスターＰＴ３１のゲート）も夫々メモリー回路２５の入力端子Ｎ１に電気的に接続され、他方のインバーター回路２５ｂにおいて、第１のダブルゲート型トランジスター２５ｂ１のドレイン側のゲート（ドレイン側のＮチャネル型トランジスターＮＴ２２のゲート）、並びに第２のダブルゲート型トランジスター２５ｂ２のドレイン側のゲート（ドレイン側のＰチャネル型トランジスターＰＴ２１のゲート）も夫々メモリー回路２５の出力端子Ｎ２に電気的に接続される点が異なる。
【００８８】
図９において、図８に示すデータ保持回路２８について、データ書込み時に図５と同様に、データ線５０よりハイレベルのデータ信号Ｘｉ（例えば５Ｖ）が供給された場合、メモリー回路２５のインバーター回路２５ａ及び２５ｂの各々における、第１のダブルゲート型トランジスター２５ａ１及び２５ｂ１、並びに第２のダブルゲート型トランジスター２５ａ２及び２５ｂ２について夫々、オン状態及びオフ状態の各々は図６と同様である。
【００８９】
この際、図９において電気泳動素子の駆動時、図６と同様に第２の電源電圧（例えば１５Ｖ）がメモリー回路２５に供給されると、図中点線で囲まれたオフ状態のＮチャネル型トランジスターＮＴ１２及びＮＴ２２には、高電位電源電位ＶＤＤ（例えば１５Ｖ）に応じたドレイン電圧が印加される。
【００９０】
ここに、図１２は、比較例について、オフ状態の第１のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【００９１】
図１２には、ＬＤＤ構造のＮチャネル型トランジスターにより形成される第１のダブルゲート型トランジスターの断面部分の構成を簡略化して示してあり、ソース側及びドレイン側の各々でゲート電圧は０［Ｖ］、並びにソース電圧は０［Ｖ］でオフ状態となっており、ドレイン電圧は仮に１０［Ｖ］として印加されている。この場合、図１２のグラフによれば、ドレイン側のゲートとドレインとの境界で急激にポテンシャルが増加し、ドレインバイアスの殆どがドレイン側のゲートに印加される。
【００９２】
即ち、データ保持回路２８を、図７を参照して説明したようにシングルゲート型トランジスターで構成する場合と比較して、図９に示すように単にダブルゲート型トランジスターで構成するようにしても、効果的な耐圧改善は期待できないといえる。
【００９３】
図１０において、図８に示すデータ保持回路２８について、データ書込み時にデータ線５０よりローレベルのデータ信号Ｘｉ（例えば０Ｖ）が供給された場合、メモリー回路２５の一方のインバーター回路２５ａにおいて、第１のダブルゲート型トランジスター２５ａ１はオフ状態、第２のダブルゲート型トランジスター２５ａ２はオン状態となり、他方のインバーター回路２５ｂにおいて、第１のダブルゲート型トランジスター２５ｂ１はオン状態、第２のダブルゲート型トランジスター２５ｂ２はオフ状態となる。
【００９４】
従って、電気泳動素子の駆動時に第２の電源電圧（例えば１５Ｖ）がメモリー回路２５に供給されると、一方のインバーター回路２５ａにおいて、第２のダブルゲート型トランジスター２５ａ２を介して出力端子Ｎ２から高電位電源電位ＶＤＤ（例えば１５Ｖ）が出力され、他方のインバーター回路２５ｂにおいて、第１のダブルゲート型トランジスター２５ｂ１を介して入力端子Ｎ１に低電位電源電位ＶＳＳ（例えば０Ｖ）が出力される。
【００９５】
仮に、データ保持回路２８に対してデータ書込み時に、図９を参照して説明したようにハイレベルのデータ信号Ｘｉ（例えば５Ｖ）が供給された状態から、図１０を参照して説明したようにローレベルのデータ信号Ｘｉ（例えば０Ｖ）が供給されたとする。この場合、図１０のメモリー回路２５において、一方のインバーター回路２５ａにおいて、第１のダブルゲート型トランジスター２５ａ１に着目すると、ソース側及びドレイン側のＮチャネルトランジスターＮＴ３１及びＮＴ３２の間の電位は、図９を参照して説明したようにデータ書込み時にハイレベルのデータ信号Ｘｉ（例えば５Ｖ）が供給された際の低電位電源電位ＶＳＳ（例えば０Ｖ）と同程度の値を維持する。他方のインバーター回路２５ｂについては、第２のダブルゲート型トランジスター２５ｂ２に着目すると、ソース側及びドレイン側のＰチャネルトランジスターＰＴ２２及びＰＴ２１の間の電位は、図９を参照して説明したようにデータ書込み時にハイレベルのデータ信号Ｘｉ（例えば５Ｖ）が供給された際の高電位電源電位ＶＤＤ（例えば１５Ｖ）と同程度の値を維持する。
【００９６】
図９に戻り、仮に、データ保持回路２８に対してデータ書込み時に、図１０を参照して説明したようにローレベルのデータ信号Ｘｉ（例えば０Ｖ）が供給された状態から、ハイレベルのデータ信号Ｘｉ（例えば５Ｖ）が供給されたとする。この場合、メモリー回路２５において、一方のインバーター回路２５ａにおいて、第２のダブルゲート型トランジスター２５ａ２に着目すると、ソース側及びドレイン側のＰチャネルトランジスターＰＴ３２及びＰＴ３１の間の電位は、データ書込み時にローレベルのデータ信号Ｘｉ（例えば０Ｖ）が供給された際の高電位電源電位ＶＤＤ（例えば１５Ｖ）と同程度の値を維持する。
【００９７】
ここに、図１４は、比較例のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。図１４では、図８を参照して説明したメモリー回路２５を構成するインバーター回路にのみ着目してその構成を示してあり、図中のグラフは、インバーター回路における各電位ＶＩＮ、ＶＯＵＴ、ＶＤＮ１、及びＶＤＰ１について、電位ＶＩＮに対する他の電位ＶＯＵＴ、ＶＤＮ１、及びＶＤＰ１の各々の値の変化を表してある。また、図中のグラフは、インバーター回路を構成する各ダブルゲート型トランジスターのソース側及びドレイン側の各々のゲートについて、チャネル長（Ｌ）が１０［ｕｍ］、チャネル幅（Ｗ）が２０［ｕｍ］とし、更には高電位電源電位ＶＤＤは１０Ｖであることを前提とする。尚、図１４についての以上の説明については、後述する図１５について同様である。
【００９８】
図９及び図１０を参照して説明したようにデータ保持回路２８においては、データ書込み時にデータ信号Ｘｉがハイレベル及びローレベルの各々で供給されることにより、メモリー回路２５の各インバーター回路２５ａ或いは２５ｂを構成する第１のダブルゲート型トランジスター２５ａ１或いは２５ｂ１、及び第２のダブルゲート型トランジスター２５ａ２或いは２５ｂ２の各々のオン状態、オフ状態は変化する。
【００９９】
図１４に示すグラフにおいて、インバーター回路における入力電位ＶＩＮが０〜４Ｖのとき、第１のダブルゲート型トランジスターはオフ状態となり、第２のダブルゲート型トランジスターはオン状態となり、特性１によればインバーター回路の出力電位ＶＯＵＴは１０Ｖ程度となる。この際、第１のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のＮチャネルトランジスターの間の電位ＶＤＮ１は特性２によれば０Ｖ程度を維持し（例えば図１０参照）、第２のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のＰチャネルトランジスターの間の電位ＶＤＰ１は特性３によれば１０Ｖ程度を維持する。従って、第１のダブルゲート型トランジスターにおいて、ドレインバイアスの殆どがドレイン側のゲートに印加され、過大な電圧ストレスが付加される。
【０１００】
即ち、図９中点線で囲まれたオフ状態のＮチャネル型トランジスターＮＴ１２及びＮＴ２２、図１０中点線で囲まれたオフ状態のＮチャネル型トランジスターＮＴ１２及びＮＴ３２には夫々ゲートに過大な電圧ストレスが付加され、効果的な耐圧改善は期待できないといえる。
【０１０１】
他方、図１４に示すグラフにおいて、インバーター回路における入力電位ＶＩＮが４Ｖ以上のとき、第１のダブルゲート型トランジスターはオン状態となり、第２のダブルゲート型トランジスターはオフ状態となり、特性１によればインバーター回路の出力電位ＶＯＵＴは０Ｖ程度となる。この際、第１のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のＮチャネルトランジスターの間の電位ＶＤＮ１は特性２によれば０Ｖ程度を維持し、第２のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のＰチャネルトランジスターの間の電位ＶＤＰ１は特性３によれば１０Ｖ程度を維持する（例えば図９或いは図１０参照）。従って、第２のダブルゲート型トランジスターにおいてドレイン側のゲートに過大な電圧ストレスが付加される。
【０１０２】
即ち、図９中点線で囲まれたオフ状態のＰチャネル型トランジスターＰＴ３１、並びに図１０中点線で囲まれたオフ状態のＰチャネル型トランジスターＰＴ２１には夫々ゲートに過大な電圧ストレスが付加され、効果的な耐圧改善は期待できないといえる。
【０１０３】
図１又は図２に戻り、本実施形態では電位制御部２１０は、第１の供給線９８及び第２の供給線９９の各々を介して、第１の電源電圧（例えば５Ｖ）と第２の電源電圧（例えば１０Ｖ）との間の中間電圧（例えば７．５Ｖ）を供給する。これにより、図５及び図６において、データ保持回路２８では、第１のダブルゲート型トランジスター２４のドレイン側のゲート、並びにメモリー回路２５における第１のダブルゲート型トランジスター２５ａ１及び２５ｂ１の各々のドレイン側のゲートに対して、第１の供給線９８より供給電圧Ｖｉ１として中間電圧（例えば７．５Ｖ）が印加される。
【０１０４】
他方、メモリー回路２５における第２のダブルゲート型トランジスター２５ａ２及び２５ｂ２に対して各々のドレイン側のゲートには、図５におけるデータ書込み時に、第２の供給線９９より供給電圧Ｖｉ２として例えば０Ｖが印加され、図６における電気泳動素子の駆動時に、第２の供給線９９より供給電圧Ｖｉ２として中間電圧（例えば７．５Ｖ）が印加される。
【０１０５】
ここに、図１３は、本実施形態について、オフ状態の第１のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【０１０６】
図１３において、第１のダブルゲート型トランジスターのソース側のゲート電圧は０［Ｖ］並びにソース電圧は０［Ｖ］でオフ状態となっており、ドレイン電圧は仮に１０［Ｖ］として印加される一方、ドレイン側のゲート電圧はドレイン電圧（１０［Ｖ］）の半分程度の値（５［Ｖ］）として印加される。図１３のグラフによれば、例えば図１２のグラフと比較すれば、第１のダブルゲート型トランジスターのソース側及びドレイン側のトランジスターの間の電位はドレイン電圧（１０Ｖ）の半分程度の値（５Ｖ）となっている。
【０１０７】
図６では、データ保持回路２８について、第１のダブルゲート型トランジスター２４におけるソース側及びドレイン側のＮチャネルトランジスターＮＴ１１及びＮＴ１２の間の電位、メモリー回路２５の第１のダブルゲート型トランジスター２５ｂ１におけるソース側及びドレイン側のＮチャネルトランジスターＮＴ２１及びＮＴ２２の間の電位を夫々、ドレイン電圧（例えば１５Ｖ）の半分程度の値（例えば７．５Ｖ）とすることができる。加えて、メモリー回路２５の第１のダブルゲート型トランジスター２５ａ１がオフ状態の場合（例えば図１０と同様にローレベルのデータ信号Ｘｉが供給される場合）に、ソース側及びドレイン側のＮチャネルトランジスターＮＴ３１及びＮＴ３２の間の電位も、ドレイン電圧（例えば１５Ｖ）の半分程度の値（例えば７．５Ｖ）とすることができる。従って、第１のダブルゲート型トランジスター２４、２５ａ１及び２５ｂ１では夫々、ソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができるため、高耐圧化させることが可能となる。
【０１０８】
ここに、図１５は、本実施形態のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。図１５では、本実施形態に係るメモリー回路２５を構成するインバーター回路にのみ着目してその構成を示してある。インバーター回路を構成する各ダブルゲート型トランジスターのドレイン側のゲートには、ドレイン電圧（出力電位ＶＯＵＴに基づく１０Ｖ）の半分程度のゲート電圧ＶＭ１（５Ｖ）が印加された状態にある。尚、図１５について、図１４と重複する説明は省略或いは簡略化する。
【０１０９】
図５及び図６ではデータ保持回路２８について、データ書込み時にハイレベルのデータ信号Ｘｉ（例えば５Ｖ）が供給された場合について説明したが、他方、データ書込み時にデータ線５０よりローレベルのデータ信号Ｘｉ（例えば０Ｖ）が供給された場合、メモリー回路２５のインバーター回路２５ａ及び２５ｂの各々における、第１のダブルゲート型トランジスター２５ａ１及び２５ｂ１、並びに第２のダブルゲート型トランジスター２５ａ２及び２５ｂ２について夫々、オン状態及びオフ状態の各々は図１０と同様である。即ち、図６を参照して説明したように、データ書込み時にハイレベルのデータ信号Ｘｉ（例えば５Ｖ）が供給された場合と比較して、第１のダブルゲート型トランジスター２５ａ１及び２５ｂ１、並びに第２のダブルゲート型トランジスター２５ａ２及び２５ｂ２について夫々、オン状態及びオフ状態は逆の状態（オン状態はオフ状態となり、オフ状態はオン状態）となる。
【０１１０】
図１５に示すグラフにおいて、インバーター回路における入力電位ＶＩＮが０〜４Ｖのとき、オフ状態の第１のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のＮチャネルトランジスターの間の電位ＶＤＮ１は特性２によれば５Ｖ程度から１Ｖ程度へと変化する。
【０１１１】
即ち図６において、第１のダブルゲート型トランジスター２４及び２５ｂ１では夫々、ソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができるため、高耐圧化させることが可能となる。
【０１１２】
他方、図１５に示すグラフにおいて、インバーター回路における入力電位ＶＩＮが４Ｖ以上のとき、オフ状態の第２のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のＰチャネルトランジスターの間の電位ＶＤＰ１は特性３によれば１０Ｖ程度から６Ｖ程度へと変化する。
【０１１３】
図６では、データ保持回路２８について、メモリー回路２５における第２のダブルゲート型トランジスター２５ａ２におけるソース側及びドレイン側のＰチャネルトランジスターＰＴ３２及びＰＴ３１の間の電位を、ドレイン電圧（例えば１５Ｖ）の半分程度の値（例えば７．５Ｖ）とすることができる。
【０１１４】
他方、データ書込み時にローレベルのデータ信号Ｘｉ（例えば０Ｖ）が供給された場合について、メモリー回路２５における第２のダブルゲート型トランジスター２５ｂ２におけるソース側及びドレイン側のＰチャネルトランジスターＰＴ２２及びＰＴ２１の間の電位を、ドレイン電圧（例えば１５Ｖ）の半分程度の値（例えば７．５Ｖ）とすることができる（例えば図１０参照）。従って、第２のダブルゲート型トランジスター２５ａ２及び２５ｂ２では夫々、ソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができるため、高耐圧化させることが可能となる。
【０１１５】
従って、本実施形態では、データ保持回路２８において、画素スイッチング用トランジスター２４及びメモリー回路２５を夫々高耐圧化させることが可能となり、電気泳動表示装置において例えば長期信頼性を確保し高品位な表示を行うことができる。
【０１１６】
また、図５及び図６を参照して説明したように、データ保持回路２８では、第１のダブルゲート型トランジスター２４、２５ａ１及び２５ｂ１の各々には第１の供給線９８を介して、第２のダブルゲート型トランジスター２５ａ２及び２５ｂ２の各々には第２の供給線９９を介して、互いに異なるタイミングで中間電圧（例えば７．５Ｖ）を容易に供給することができ、且つ画素２０の構成が煩雑化するのを防止することができる。
【０１１７】
上記実施形態では、画素スイッチング用トランジスター２４、メモリー回路２５に含まれるダブルゲート型トランジスターの全てについて、ドレイン側のゲートに中間電圧を印加しているが、これに代えて、画素スイッチング用トランジスター２４、メモリー回路２５に含まれるＮ型トランジスターについてのみ、ドレイン側のゲートに中間電圧を印加するようにしてもよい。同様に、画素スイッチング用トランジスター２４、メモリー回路２５に含まれるＰ型トランジスターについてのみ、ドレイン側のゲートに中間電圧を印加するようにしてもよい。製造プロセス上、必ずしもＮ型トランジスターとＰ型トランジスターのドレイン耐圧が等しくならない場合があり、Ｎ型又はＰ型トランジスターのうち、耐圧が劣っている側のトランジスターにのみドレイン側のゲートに中間電圧を印加すれば足りる場合があるためである。
【０１１８】
次に、上述した電気泳動表示装置を適用した電子機器について、図１６及び図１７を参照して説明する。以下では、上述した電気泳動表示装置を電子ペーパー及び電子ノートに適用した場合を例にとる。
【０１１９】
図１６は、電子ペーパー４００の構成を示す斜視図である。
【０１２０】
図１６に示すように、電子ペーパー４００は、上述した実施形態に係る電気泳動表示装置を表示部４０１として備えている。電子ペーパー４００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体４０２を備えて構成されている。
【０１２１】
図１７は、電子ノート５００の構成を示す斜視図である。
【０１２２】
図１７に示すように、電子ノート５００は、図１６で示した電子ペーパー４００が複数枚束ねられ、カバー５０１に挟まれているものである。カバー５０１は、例えば外部の装置から送られる表示データを入力するための表示データ入力手段（図示せず）を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【０１２３】
上述した電子ペーパー４００及び電子ノート５００は、上述した実施形態に係る電気泳動表示装置を備えるので、高品質な画像表示を行うことが可能である。
【０１２４】
尚、これらの他に、腕時計、携帯電話、携帯用オーディオ機器などの電子機器の表示部に、上述した本実施形態に係る電気泳動表示装置を適用することができる。
【０１２５】
本発明は、上述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学表示装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【符号の説明】
【０１２６】
１…電気泳動表示装置、２０…画素、２４…画素スイッチング用トランジスター、２５…メモリー回路、２５ａ、２５ｂ…インバーター回路、２４、２５ａ１、２５ｂ１…第１のダブルゲート型トランジスター、２５ａ２、２５ｂ２…第２のダブルゲート型トランジスター、２８…データ保持回路、４０…走査線、５０…データ線、２３…電気泳動素子、２１０…電位制御部、９８…第１の供給線、９９…第２の供給線、ＮＴ１１、ＮＴ１２、ＮＴ２１、ＮＴ２２、ＮＴ３１、ＮＴ３２…Ｎチャネル型トランジスター、ＰＴ２１、ＰＴ２２、ＰＴ３１、ＰＴ３２…Ｐチャネル型トランジスター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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