(57)【要約】【課題】ＣＭＯＳ固体撮像装置において、フローティングディフージョン領域のリーク電流を少なく、かつ画素間のリーク電流量ばらつきを少なくする。【解決手段】第１導電型の第１の半導体領域２３と、第１の半導体領域の素子分離領域２８で分離された領域内に形成された第２導電型の第２の半導体領域２５を有する光電変換部ＰＤと、第１の半導体領域に形成された画素トランジスタ（Ｔｒ１〜）Ｔｒ４）を有する。第１の半導体領域の素子分離領域２８で分離された領域内に形成された第２導電型のフローティングディフージョン領域ＦＤを有する。さらに、フローティングディフージョン領域ＦＤと素子分離領域２８の間に存在する第1の半導体領域２３上に形成され、所要のバイアス電圧が印加される電極５３とを有する。【選択図】図２
2011216639.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域と、
前記第１の半導体領域の素子分離領域で分離された領域内に形成された第２導電型の第２の半導体領域を有する光電変換部と、
前記第１の半導体領域に形成された画素トランジスタと、
前記第１の半導体領域の素子分離領域で分離された前記領域内に形成された第２導電型のフローティングディフージョン領域と、
前記フローティングディフージョン領域と前記素子分離領域の間に存在する前記第1の半導体領域上に形成され、所要のバイアス電圧が印加される電極と
を有する固体撮像装置。
【請求項２】
前記素子分離領域が絶縁膜で形成され、
前記絶縁膜を囲うように前記第１の半導体領域より不純物濃度が高い第１導電型の第２の半導体領域が形成され、
前記フローティングディフージョン領域は、前記第１及び第２の半導体領域より不純物濃度が高く、前記第２の半導体領域から離れている
請求項１記載の固体撮像装置。
【請求項３】
前記電極に印加されるバイアス電圧は、前記第１の半導体領域の絶縁膜との界面における多数ギャリア濃度を高める電圧である
請求項１又は２記載の固体撮像装置。
【請求項４】
前記第１の半導体領域がｐ型であり、
前記電極に印加されるバイアス電圧が０Ｖまたは負電圧である
請求項１乃至３のいずれかに記載の固体撮像装置。
【請求項５】
前記フローティングディフージョン領域がｎ型であり、
前記フローティングディフージョン領域の不純物がＡｓを有している
請求項１乃至４のいずれかに記載の固体撮像装置。
【請求項６】
前記電極が遮光性を有する
請求項１乃至５のいずれかに記載の固体撮像装置。
【請求項７】
前記光電変換部と前記画素トランジスタからなる複数の画素が規則的な２次元アレイ状に配列された撮像領域を有する
請求項１乃至６のいずれかに記載の固体撮像装置。
【請求項８】
前記フローティングディフージョン領域のｐｎ接合を挟んで形成され一部が前記電極直下の半導体表面に存在し、前記素子分離領域に接触しない空乏層を有する
請求項１乃至７のいずれかに記載の固体撮像装置。
【請求項９】
半導体基板に、第１導電型の第１の半導体領域、素子分離領域及び前記素子分離領域を囲う前記第１の半導体領域より不純物濃度が高い第１導電型の第２の半導体領域を形成する工程と、
前記素子分離領域で分離された領域内の第２導電型の第２の半導体領域を有する光電変換部、及び前記領域内の第２導電型のフローティングディフージョン領域を形成する工程と、
前記第１の半導体領域にゲート電極を有する画素トランジスタを形成する工程と、
前記フローティングディフージョン領域と前記素子分離領域の間に存在する前記第１の半導体領域上に、所要のバイアス電圧が印加される電極を形成する工程と
を有する固体撮像装置の製造方法。
【請求項１０】
第１導電型の第１の半導体領域と、
前記第１の半導体領域の素子分離領域で分離された領域内に形成された第２導電型の第２の半導体領域を有する光電変換部と、
前記第１の半導体領域に形成された画素トランジスタと、
前記第１の半導体領域の素子分離領域で分離された領域内に形成された第２導電型のフローティングディフージョン領域と、
前記フローティングディフージョン領域と前記素子分離領域の間に存在する前記第１の半導体領域上に形成された負の固定電荷を有する絶縁膜と
を有する固体撮像装置。
【請求項１１】
前記素子分離領域が絶縁膜で形成され、
前記絶縁膜を囲うように前記第１の半導体領域より不純物濃度が高い第１導電型の第２の半導体領域が形成され、
前記フローティングディフージョン領域は、前記第１及び第２の半導体領域より不純物濃度が高く、前記第２の半導体領域から離れている
請求項１０記載の固体撮像装置。
【請求項１２】
前記フローティングディフージョン領域がｎ型であり、
前記フローティングディフージョン領域の不純物がＡｓを有している
請求項１０又は１１記載の固体撮像装置。
【請求項１３】
前記光電変換部と前記画素トランジスタからなる複数の画素が規則的な２次元アレイ状に配列された撮像領域を有する
請求項１０乃至１２のいずれかに記載の固体撮像装置。
【請求項１４】
前記フローティングディフージョン領域のｐｎ接合を挟んで形成され一部が前記不の固定電荷を有する絶縁膜直下の半導体表面に存在し、前記素子分離領域に接触しない空乏層を有する
請求項１０乃至１３のいずれかに記載の固体撮像装置。
【請求項１５】
半導体基板に、第１導電型の第１の半導体領域及び素子分離領域、前記素子分離領域を囲う前記第１の半導体領域より不純物濃度が高い第１導電型の第２の半導体領域を形成する工程と、
前記素子分離領域で分離された領域内の第２導電型の第２の半導体領域を有する光電変換部、及び前記領域内の第２導電型のフローティングディフージョン領域を形成する工程と、
前記第１の半導体領域にゲート電極を有する画素トランジスタを形成する工程と、
前記フローティングディフージョン領域と前記素子分離領域の間に存在する前記第１の半導体領域上に、負の固定電荷を有する絶縁膜を形成する工程
を有する固体撮像装置の製造方法。
【請求項１６】
固体撮像装置と、
前記固体撮像装置のフォトダイオードに入射光を導く光学系と、
前記固体撮像装置の出力信号を処理する信号処理回路とを備え、
前記固体撮像装置は、請求項１乃至８、請求項１０乃至１４のいずれかに記載の固体撮像装置で構成される
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、及びこの固体撮像装置を備えたカメラ等の電子機器に関する。
【背景技術】
【０００２】
固体撮像装置（イメージセンサ）として、ＣＣＤ固体撮像装置、ＣＭＯＳ固体撮像装置等が知られている。このＣＣＤ固体撮像装置、ＣＭＯＳ固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラ、さらにカメラ付き携帯電話などの各種携帯端末機器等に用いられている。
【０００３】
一般的に知られているＣＣＤ固体撮像装置では、光電変換素子（フォトダイオード）列の間に、光電変換された電荷を読み出すＣＣＤ構造の垂直転送部を有している。されにこの垂直転送部から信号電荷を転送するＣＣＤ構造の水平転送部と、水平転送部からの信号電荷を電荷―電圧変換して出力する出力部とを有する。このようなＣＣＤ固体撮像装置では、垂直転送部、水平転送部及び出力部は、タングステン等の金属材料からなる遮光膜によって被覆されており、この遮光膜には各光電変換素子上に開口部が形成されている。
【０００４】
ＣＭＯＳ固体撮像装置には、光電変換素子（フォトダイオード）で光電変換させた信号電荷を一斉に電荷保持部へ電荷転送するグローバルシャッタ機能を有する固体撮像装置が知られている。このグローバルシャッタ機能を有する固体撮像装置においても、ＣＣＤ固体撮像装置と同様に、フォトダイオード、コンタクト開口部以外をタンタル、タングステン等の遮光性の高い膜を被覆させることによって、電荷保持部を遮光している。
【０００５】
この遮光膜を電極として暗電流を低減させる固体撮像装置も盛んに開発されている。図１７に、ＣＣＤ固体撮像装置の一例（特許文献１参照）を示す。このＣＣＤ固体撮像装置は、ｎ型半導体基板３０１にｐ型ウェル領域３０２が形成れ、ｐ型ウェル領域３０２にｎ型半導体領域による光電変換領域（フォトダイオード）３０３が形成されて成る。光電変換領域３０３の表面には高濃度のｐ型蓄積領域３２９が形成される。ｐ型ウェル領域３０２内には、ｐ型読み出し領域３０５、ｎ型転送チャネル領域３０４及びｐ型チャネルストップ領域３０６が形成される。ｎ型転送チャネル領域３０４の直下には、ｐ型ウェル領域３０８が形成される。
【０００６】
ｎ型転送チャネル領域３０４、ｐ型読み出し領域３０５及びｐ型チャネルストップ領域３０６上には、ゲート絶縁膜を介して転送電極３１１が形成される。層間絶縁膜３１４を介して導電性遮光膜３１５が形成され、さらに透明導電膜３２１が形成される。そして、平坦化膜３１８を介してカラーフィルタ層３１９及びオンチップマイクロレズ３２０が形成される。
【０００７】
特許文献１のＣＣＤ固体撮像装置では、図１７に示すように、光電変換領域３０３上に、層間絶縁膜３１４を介して、導電性遮光膜３１５及び透明導電膜３２１が形成されることにより、ＭＯＳキャパシタ構造が形成されている。このような構造では、導電性遮光膜３１５及び透明導電膜３２１にマイナス電圧を印加することによって、光電変換領域３０３の表面部に高濃度のｐ型蓄積領域３２９を形成することができる。この電圧印加により形成されるｐ型蓄積領域３２９は、光電変換領域３０３の基板表面で発生する暗電流をトラップする作用を果す。電圧印加手段から導電性遮光膜３１５に一の極性の電圧を印加し、信号電荷を垂直転送部のｎ型転送チャネル領域３０４に読み出すステップにおいては、電圧印加手段から導電性遮光膜３１５に０Ｖ又は一の極性とは逆極性の電圧を印加するようにしている。
【０００８】
一方、ＣＭＯＳ固体撮像装置におけるローティングディフージョン部（ＦＤ部という）に関しては、保持時間として通常駆動では数μｓｅｃ、グローバルシャッタ動作を実現させるためには少なくともフレームレイト以上の保持特性が求められる。このため、ＦＤ部でも、フォトダイオード同様に、暗電流低減が大きな課題となる。しかし、ＦＤ部における暗電流低減について、上記の固体撮像装置の構造を適用しても暗電流低減効果は期待できない。
【０００９】
図１８に、ＣＭＯＳ固体撮像装置の一例（特許文献２参照）を示す。このＣＭＯＳ固体撮像装置は、ｎ型半導体基板２２０１にｐ型ウェル領域２２０２が形成され、ｐ型ウェル領域２２０２にＬＯＣＯＳ酸化膜による素子分離領域２２０４が形成される。素子分離領域２２０２の下面に接してｐ型チャネルストップ層２２０３が形成される。ｐ型ウェル領域２２０２には、ｎ型拡散層によるフローティングディフージョン領域（ＦＤ領域という）２２０５が形成され、図示しないがフォトダイオードが形成される。さらにゲート絶縁膜２２０７を介して形成されたゲート電極２２０６を有する画素トランジスタが形成される。
【００１０】
図１８のＣＭＯＳ固体撮像装置では、ＬＯＣＯＳ酸化膜による素子分離領域２２０４下に形成される空乏層２２０８の直上にゲート電極２２０６が存在すると、暗電流が発生し易くなることを示している。すなわち、高濃度のｎ＋層であるＦＤ領域２２０５とｐ＋層であるチャネルストップ層２２０３が近接している部分では、信号読み出しを行っている間は動作上、ＦＤ領域２２０５の電圧はｐ型ウェル領域２２０２に対して正の電位が印加される。このため、ｐｎ接合に対して逆方向電圧が印加される。
【００１１】
また、図１８に示す領域ｂでは、素子分離領域２２０４を挟んでｎ＋ポリシリコンからなるゲート電極２２０６が形成される。このゲート電極２２０６とｐ型チャネルストップ層２２０３とは仕事関数差が存在するので、ゲート電極２２０６がｐ型ウェル領域２２０２と同電位であっても仕事関数差分だけチャネルストップ層２２０３は実効的に多数キャリアが高濃度化されｐ＋化する。これによりＦＤ領域２２０５とｐ型ウェル領域２２０２との間に形成される空乏層２２０８のうち、領域ｂではゲート電極２２０６のない領域ｃに比べ空乏層幅が短くなる（ｄ１＜ｄ２）。同時にｎ＋のＦＤ２２０５とｐ＋のチャネルストップ層２２０３との間に高電界が印加され、リーク電流が発生し易くなる。すなわち、ＦＤ領域と接合を成して空乏層を形成する反対導電型の半導体領域の多数キャリア濃度を実効的に高濃度化する材料（電極）が、その空乏層の近傍にレイアウトされるとリーク電流が発生し易くなる。
【００１２】
例えば、ＦＤ領域がｎ型シリコンの場合、ホール領域の多数キャリア濃度を実効的に高くするような仕事関数を持つ例えばｎ型ポリシリコン、アルミニウムなどの材料を用いた場合、リーク電流が発生し易くなる。逆にＦＤ領域がｐ型シリコンの場合、ｎ領域の多数キャリアの濃度実効的に高くするような仕事関数を持つ例えばｐ型ポリシリコンなどの材料を用いた場合、リーク電流が発生し易くなる。従って、このような場合は、図２ｂに示すように、ＦＤ領域の空乏層がｐ＋チャネルストップ層と最も接することのないレイアウトがより好ましい。
【００１３】
図１９に、ＣＭＯＳ固体撮像装置の他の例を示す（特許文献３参照）。図１９Ａでは、ｎ型半導体基板４１１にｐ型ウェル領域４１２が形成され、このｐ型ウェル領域４１２にＬＯＣＯＳ酸化膜による素子分離領域４１３、ｎ型半導体領域からなるフォトダイオード４１４及び読み出しトランジスタ４２１が形成される。読み出しトランジスタ４２１は、フォトダイオード４１４信号電荷を垂直信号線との間に接続される．読み出しトランジスタ４２１は、フォトダイオード４１４とｎ型半導体領域４１５を一対のソース／ドレインとし、ゲート絶縁膜４１６を介して形成されたゲート電極４１７を有して形成される。ｐ型ウェル領域４１２には、素子分離領域４１３を囲むようにｐ型半導体領域４２２が形成される。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許第４２４７２３５号
【特許文献２】特開２００５−１４２５０３号公報
【特許文献３】特開２００１−２８４３３号公報
【非特許文献】
【００１５】
【非特許文献１】Hurkx et al., “A New Recombination Model for Device Simulation Including Tunneling“, IEEE TED. Vol. 39, no.2pp.331-338,1992.
【非特許文献２】G. Enemanet al., “Analysis of junction leakage in advanced germanium p+/n jundtions“、in proc. European Solid-State Device Research Conf.2007,pp.454-457
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ＦＤ領域において欠陥が集中する領域は、応力が集中するフィールドエッジ部であり、空乏層が重ね合わされると、ＦＤ領域の暗電流が増加する。特許文献１（図１７参照）と同様に、ＬＯＣＯＳ酸化膜上に遮光膜を配置し、ＦＤ領域に負バイアスをかけても特許文献２（図１８参照）で述べられているように、ｐウェル領域側のキャリアが高濃度化して空乏層幅が小さくなり電界強度も高くなる。さらに、この空乏層領域は欠陥層が存在するフィールドエッジ部である。このため、暗電流を増加させ、測定温度を上昇させると加速度的に暗電流が増加する。
【００１７】
非特許文献１、２によれば、一般に、半導体装置において、結晶欠陥部にｐｎ接合の逆バイアスによる電界集中が生じると、ＴＡＴ（Trap−Assisted−Tunneling−model）
と呼ばれる機構により、結晶欠陥を介したリーク電流が発生することが説明されている。従って、上述の問題は、同機構によって発生していることが広く知られている。
【００１８】
特許文献２では、空乏層が酸化膜を介した電極によるバイアスの影響を最小限にするレイアウトを提案しているが、空乏層自身の位置が欠陥層の存在するフィールドエッジ部であり、大幅なＦＤ部でのリーク電流改善が望めない。
【００１９】
これを回避するためには、特許文献３（図１９Ａ参照）に示すように、素子分離領域４１３の端部（いわゆるフィールドエッジ部）にｐ型半導体領域４２を形成して、欠陥層であるフィールドエッジ部をホールピニングしている。これにより、空乏層が表面部分に露出してしまうが、フィールドエッジ部よりの欠陥数が比較的に少ないため暗電流は改善する。しかし、図１９Ｂに示すように、フィールドエッジ部をホールピニングするｐ型半導体領域４２２は、レジストマスク４２３にてパターニングするため、素子分離領域４１３に対してセルフアラインで形成できない。ｎ型半導体領域４１５で形成される空乏層は、ｐ半導体領域４２２とｎ半導体領域４１５の線幅の重ね合わせばらつきによって、空乏層面積が変動してしまい、暗電流ばらつきが非常に大きくなってしまう懸念がある。
【００２０】
本発明は、上述の点に鑑み、フローティングディフージョン領域のリーク電流が少なく、かつ画素間のリーク電流量ばらつきが少ない固体撮像装置、及びこの固体撮像装置を備えたカメラなどの電子機器を提供するものである。
【課題を解決するための手段】
【００２１】
本発明に係る固体撮像装置は、第１導電型の第１の半導体領域と、第１の半導体領域の素子分離領域で分離された領域内に形成された第２導電型の第２の半導体領域を有する光電変換部と、第１の半導体領域に形成された画素トランジスタを有する。第１の半導体領域の素子分離領域で分離された領域内に形成された第２導電型のフローティングディフージョン領域と、フローティングディフージョン領域と素子分離領域の間に存在する第１の半導体領域上に形成され所要のバイアス電圧が印加される電極を有する。
【００２２】
本発明の固体撮像装置では、フローティングディフージョン領域と素子分離領域の間に存在する第１の半導体領域上に電極が形成され、この電極に所要のバイアス電圧が印加される。この構成により、フローティングディフージョン領域で形成される空乏層の広がり幅が抑制される。従って、半導体表面に存在する空乏層の面積が小さくなり、リーク電流が低減する。
【００２３】
本発明に係る固体撮像装置の製造方法は、半導体基板に、第１導電型の第１の半導体領域、素子分離領域及び素子分離領域を囲う第１の半導体領域より不純物濃度が高い第１導電型の第２の半導体領域を形成する工程を有する。素子分離領域で区画された領域内の第２導電型の第２の半導体領域を有する光電変換部、及び前記領域内の第２導電型のフローティングディフージョン領域を形成する工程を有する。第１の半導体領域にゲート電極を有する画素トランジスタを形成する工程を有する。さらに、フローティングディフージョン領域と素子分離領域の間に存在する第１の半導体領域上に、所要のバイアス電圧が印加される電極を形成する工程を有する。
【００２４】
本発明の固体撮像装置の製造方法では、フローティングディフージョン領域と素子分離領域の間に存在する第１の半導体領域上に、所要のバイアス電圧が印加される電極を形成する工程を有する。これにより、フローティングディフージョン領域で形成される空乏層の広がり幅が抑制され、半導体表面に存在する空乏層の面積が小さくなり、リーク電流が低減する固体撮像装置の製造がされる。
【００２５】
本発明に係る固体撮像装置は、第１導電型の第１の半導体領域と、第１の半導体領域の素子分離領域で分離された領域内に形成された第２導電型の第２の半導体領域を有する光電変換部と、第１の半導体領域に形成された画素トランジスタを有する。第１の半導体領域の素子分離領域で分離された領域内に形成された第２導電型のフローティングディフージョン領域と、フローティングディフージョン領域と素子分離領域の間に存在する第１の半導体領域上に形成され、負の固定電荷を有する絶縁膜を有する。
【００２６】
本発明の固体撮像装置では、フローティングディフージョン領域と素子分離領域の間に存在する第１の半導体領域上に負の固定電荷を有する絶縁膜が形成されることにより、フローティングディフージョン領域で形成される空乏層の広がり幅が抑制される。従って、半導体表面に存在する空乏層の面積が小さくなる。
【００２７】
本発明に係る固体撮像装置の製造方法は、半導体基板に、第１導電型の第１の半導体領域、素子分離領域及び素子分離領域を囲う第１の半導体領域より不純物濃度が高い第１導電型の第２の半導体領域を形成する工程を有する。素子分離領域で区画された領域内の第２導電型の第２の半導体領域を有する光電変換部、及び前記領域内の第２導電型のフローティングディフージョン領域を形成する工程を有する。第１の半導体領域にゲート電極を有する画素トランジスタを形成する工程を有する。さらに、フローティングディフージョン領域と素子分離領域の間に存在する第１の半導体領域上に、負の固定電荷を有する絶縁膜を形成する工程を有する。
【００２８】
本発明の固体撮像装置の製造方法では、フローティングディフージョン領域と素子分離領域の間に存在する第１の半導体領域上に、負の固定電荷を有する絶縁膜を形成する工程を有する。これにより、フローティングディフージョン領域で形成される空乏層の広がり幅が抑制され、半導体表面に存在する空乏層の面積が小さくなり、リーク電流が低減する固体撮像装置の製造がされる。
【００２９】
本発明に係る電子機器は、固体撮像装置と、固体撮像装置のフォトダイオードに入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路とを備える。固体撮像装置は、上述の固体撮像装置で構成される。
すなわち、固体撮像装置は、第１導電型の第１の半導体領域と、第１の半導体領域の素子分離領域で分離された領域内に形成された第２導電型の第２の半導体領域を有する光電変換部と、第１の半導体領域に形成された画素トランジスタを有する。第１の半導体領域の素子分離領域で分離された領域内に形成された第２導電型のフローティングディフージョン領域を有する。さらに、フローティングディフージョン領域と素子分離領域の間に存在する第１の半導体領域上に形成され所要のバイアス電圧が印加される電極を有して構成される。
あるいは、固体撮像装置は、第１導電型の第１の半導体領域と、第１の半導体領域の素子分離領域で分離された領域内に形成された第２導電型の第２の半導体領域を有する光電変換部と、第１の半導体領域に形成された画素トランジスタを有する。第１の半導体領域の素子分離領域で分離された領域内に形成された第２導電型のフローティングディフージョン領域を有する。さらに、フローティングディフージョン領域と素子分離領域の間に存在する第１の半導体領域上に形成され、負の固定電荷を有する絶縁膜を有して構成される。
【００３０】
本発明の電子機器では、固体撮像装置において、フローティングディフージョン領域と素子分離領域の間に存在する第１の半導体領域上に、所要のバイアス電圧が印加される電極、あるいは負の固定電荷を有する絶縁膜が形成される。これにより、フローティングディフージョン領域で形成される空乏層の広がり幅が抑制され、半導体表面に存在する空乏層の面積が小さくなる。
【発明の効果】
【００３１】
本発明に係る固体撮像装置によれば、所要のバイアス電圧が印加される電極を有するので、フローティングディフージョン領域での空乏層において、半導体表面に存在する空乏層の面積が小さくなる。これによって、フローティングディフージョン領域のリーク電流を少なくし、画素間のリーク電流量のばらつきを少なくすることができる。
【００３２】
本発明に係る固体撮像装置の製造方法によれば、所要のバイアス電圧が印加される電極を形成する工程を有するので、フローティングディフージョン領域のリーク電流が少なく、画素間のリーク電流量のばらつきが少ない固体撮像装置を製造することができる。
【００３３】
本発明に係る固体撮像装置によれば、負の固定電荷を有する絶縁膜を有するので、フローティングディフージョン領域での空乏層において、半導体表面に存在する空乏層の面積が小さくなる。これによって、フローティングディフージョン領域のリーク電流を少なくし、画素間のリーク電流量のばらつきを少なくすることができる。
【００３４】
本発明に係る固体撮像装置の製造方法によれば、負の固定電荷を有する絶縁膜を形成する工程を有するので、フローティングディフージョン領域のリーク電流が少なく、画素間のリーク電流量のばらつきが少ない固体撮像装置を製造することができる。
【００３５】
本発明に係る電子機器によれば、固体撮像装置として上記本発明の固体撮像装置を備えることにより、フローティングディフージョン領域のリーク電流を少なくし、画素間のリーク電流量のばらつきを少なくすることができる。従って、高画質の画像が得られ、高品質のカメラなどの電子機器を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の各実施の形態に適用される固体撮像装置の一例を示す概略構成図である。
【図２】本発明に係る固体撮像装置の第１実施の形態を示す要部の概略平面図である。
【図３】図２のＡ−Ａ線上の概略断面図である。
【図４】第１実施の形態の説明に供する断面図である。
【図５】第１実施の形態の説明に供する比較の断面図である。
【図６】第１実施の形態の説明に供する直流のバイアス電圧とフローティングディフージョン領域ＦＤのリーク電流との関係を示すグラフである。
【図７】Ａ、Ｂ  キャリア濃度分布のバイアス電圧依存性を示すグラフ及び試料断面図である。
【図８】Ａ〜Ｃ  第１実施の形態の固体撮像装置の製造方法例１を示す製造工程図（その１）である。
【図９】Ｄ〜Ｆ  第１実施の形態の固体撮像装置の製造方法例１を示す製造工程図（その１）である。
【図１０】Ａ〜Ｂ  第１実施の形態の固体撮像装置の製造方法例２を示す製造工程図である。
【図１１】本発明に係る固体撮像装置の第２実施の形態を示す要部の概略断面図である。
【図１２】第２実施の形態に係る固体撮像装置の駆動のタイミングチャートである。
【図１３】本発明に係る固体撮像装置の第３実施の形態を示す要部の概略断面図である。
【図１４】本発明に係る固体撮像装置の第４実施の形態を示す要部の概略断面図である。
【図１５】本発明に係る固体撮像装置の第５実施の形態を示す要部の概略断面図である。
【図１６】本発明の第６実施の形態に係る電子機器の概略構成図である。
【図１７】従来のＣＣＤ固体撮像装置の一例を示す要部の断面図である。
【図１８】従来のＣＭＯＳ固体撮像装置の一例を示す要部の断面図である。
【図１９】Ａ、Ｂ  従来のＣＭＯＳ固体撮像装置の他の例を示す要部の断面図である。
【発明を実施するための形態】
【００３７】
以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．ＭＯＳ固体撮像装置の概略構成例
２．第１実施の形態（固体撮像装置の構成例と製造方法例）
３．第２実施の形態（固体撮像装置の構成例）
４．第３実施の形態（固体撮像装置の構成例）
５．第４実施の形態（固体撮像装置の構成例）
６．第５実施の形態（固体撮像装置の構成例）
７．第６実施の形態（電子機器の構成例）
【００３８】
＜１．ＣＭＯＳ固体撮像装置の概略構成例＞
図１に、本発明の各実施の形態に適用されるＭＯＳ固体撮像装置の一例の概略構成を示す。本例の固体撮像装置１は、図１に示すように、半導体基板１１例えばシリコン基板に光電変換部を含む複数の画素２が規則的に２次元アレイ状に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。画素２としては、１つの光電変換部と複数の画素トランジスタからなる単位画素を適用することができる。また、画素２としては、複数の光電変換部が転送トランジスタを除く他の画素トランジスタを共有したいわゆる画素共有の構造を適用することができる。複数の画素トランジスタは、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４トランジスタ、あるいは選択トランジスタを省略した３トランジスタで構成することができる。
【００３９】
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８など、いわゆるロジック回路を有して構成される。
【００４０】
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
【００４１】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走する。そして、垂直信号線９を通して各画素２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。
【００４２】
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００４３】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００４４】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
【００４５】
＜２．第１実施の形態＞
［固体撮像装置の構成例］
図２〜図３に、本発明に係る固体撮像装置、すなわちＣＭＯＳ固体撮像装置の第１実施の形態を示す。図２は複数の画素が２次元アレイ状（いわゆるマトリックス状）に配列された撮像領域の単位画素に相当する領域の概略平面図（レイアウト）、図３は図２のＡ−Ａ線上の概略断面構造をそれぞれ示す。
【００４６】
第１実施の形態に係る固体撮像装置２１は、第２導電型のシリコン半導体基板２２に第１導電型の半導体ウェル領域２３が形成され、半導体ウェル領域２３に光電変換部となるフォトダイオードＰＤと複数の画素トランジスタからなる画素２４を有して構成される。複数の画素２４が規則的に２次元アレイ状、例えばマトリックス状に配列されて撮像領域が形成される。本例では、ｎ型の半導体基板２２にｐ型の半導体ウェル領域２３が形成され、この半導体ウェル２３に複数の画素２４が形成されて撮像領域が形成される。
【００４７】
フォトダイオードＰＤは、光電変換及び電荷蓄積を行うｎ型半導体領域２４と、その表面側にｎ型半導体領域より高不純物濃度（高ドーズ量）の暗電流抑制用のｐ型半導体領域２５とを有して形成される。複数の画素トランジスタは、本例では転送トランジスタＴｒ１と、リセットトランジスタＴｒ２と、増幅トランジスタＴｒ３と、選択トランジスタＴｒ４の４トランジスタで構成される。
【００４８】
ｐ型半導体ウェル２３には、画素間分離及び画素内分離をするための素子分離領域２８が形成される。素子分離領域２８としては、本例ではＳＴＩ構造あるいはＬＯＣＯ酸化膜等による絶縁膜にて形成される。本例では素子分離素子２８がＬＯＣＯ酸化膜で形成される。この素子分離領域２８を囲むようにｐ型半導体ウェル領域２３内にｐ型半導体領域２３より高不純物濃度（つまり高ドーズ量）のｐ型半導体領域２９が形成される。
【００４９】
フォトダイオードＰＤ及び転送トランジスタＴｒ１は、素子分離領域２８で分離された領域内に形成される。他の画素トランジスタであるリセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４は、纏められてフォトダイオードＰＤから離れて素子分離領域２８で分離された領域に形成される。
【００５０】
転送トランジスタＴｒ１は、フォトダイオードＰＤをソースとし、ｎ型半導体領域で形成されたフローティングディフージョン領域ＦＤをドレインとし、ゲート絶縁膜（例えばシリコン酸化膜）３１を介して形成された転送ゲート電極３２を有して形成される。フローティングディフージョン領域ＦＤは、素子分離領域２８を囲むｐ型半導体領域２９とｐ型半導体ウェル領域２３より高不純物濃度（つまり高ドーズ量）で形成される。フローティングディフージョンＦＤは、ｎ型不純物のイオン注入で形成され、好ましくはＡｓのイオン注入で形成される。
【００５１】
リセットトランジスタＴｒ２は、ｎ型半導体領域３４をソースとし、共有のｎ型半導体領域３５をドレインとし、ゲート絶縁膜３１を介して形成されたリセットゲート電極３８を有して形成される。増幅トランジスタＴｒ３は、共有のｎ型半導体領域３５をドレインとし、共有のｎ型半導体領域３６をソースとし、ゲート絶縁膜３１を介して形成された増幅ゲート電極３９を有して形成される。選択トランジスタＴｒ４は、共有のｎ型半導体領域３６をドレインとし、ｎ型半導体領域３７をソースとし、ゲート絶縁膜３１を介して形成された選択ゲート電極４１を有して形成される。各ｎ型半導体領域３４〜３７は、フローティングディフージョン領域と同じ工程で形成される。各ゲート電極３２、３８、３９及び４１は、例えば不純物ドープのポリシリコン膜で形成される。
【００５２】
後述するように、フローティングディフージョン領域ＦＤは、リセットトランジスタＴｒ２のソースとなるｎ型半導体領域３４と増幅ゲート電極３９に、コンタクト部４２、４３及び４４を介して電気的に接続される。リセットトランジスタＴｒ２及び増幅トランジスタＴｒ３のドレインとなる共有のｎ型半導体領域３５は、コンタクト部４５を介して電源ＶＤＤに接続される。選択トランジスタＴｒ４のソースとなるｎ型半導体領域３７は、コンタクト部４６を介して垂直信号線に接続される。
【００５３】
転送トランジスタＴｒ１の転送ゲート電極３２は、コンタクト部４７を介して転送ゲートパルスが印加される転送配線に接続される。転送トランジスタＴｒ１がオンすることにより、フォトダイオードＦＤの信号電荷がフローティングディフージョン領域ＦＤに転送されて保持される。リセットトランジスタＴｒ２のリセットゲート電極３８は、コンタクト部４８を介してリセットゲートパルスが印加されるリセット配線に接続される。リセットトランジスタＴｒ２がオンすることにより、フローティングディフージョン領域ＦＤに保持されていた信号電荷はリセットされる。選択トランジスタＴｒ４の選択ゲート電極４１は、コンタクト部４９を介して選択ゲートパルスが印加される選択配線に接続される。選択トランジスタＴｒ４がオンすることにより列選択され、増幅トランジスタＴｒ３で電荷電圧変換して得られた画素信号が直信号線に出力される。
【００５４】
そして、本実施の形態では、フローティングディフージョン領域ＦＤが素子分離領域２８及びこれを囲うｐ型半導体領域２９から離れて形成される。また、フローティングディフージョン領域ＦＤのｐｎ接合ｊを挟んで形成される空乏層５１が素子分離領域２８に重ならないように、かつ空乏層５１の一部が半導体表面に存在するように構成される。図３では、空乏層５１が素子分離領域２８及びこれを囲うｐ型半導体領域２９に重ならず、ｐ型半導体ウェル領域２３側に広がる空乏層５１及びフローティングディフージョンＦＤ側に広がる空乏層５１の一部が半導体表面に露出している。
【００５５】
ゲート電極３２、３８、３９及び４２、素子分離領域２８上を含む半導体基板表面上には、シリコン酸化膜５０、シリコン窒化膜３０、シリコン酸化膜４０が形成される。ゲート電極を除く他部全面には、前述のゲート絶縁膜（例えばシリコン酸化膜）３１と、シリコン窒化膜３０と、シリコン酸化膜４０とによる積層絶縁膜が形成される。さらに、半導体基板上に、従ってこの積層された絶縁膜上の少なくともフローティングディフージョン領域ＦＤと素子分離領域２８との間に存在するように、所要の直流のバイアス電圧を印加する電極５３が形成される。換言すれば、空乏層５１の一部が半導体表面に露出する領域に、所要の直流のバイアス電圧を印加する電極５３が形成される。この所要のバイアス電圧は、半導体ウェル領域２３の絶縁膜との界面における多数キャリア濃度が高くなる電圧に設定される。本例では半導体ウェル領域２３がｐ型であるので、好ましくは前記界面に多数キャリアであるホールを誘起する負の電圧が電極５３に印加される。なお、後述するように、電極５３に０Ｖを印加しても効果がある。電極５３としては、例えばタングステン（Ｗ）等の金属膜で形成され、遮光膜を兼ねることができる。本例では、フォトダイオードＰＤ及びコンタクト部の開口５４を除いて、全面に形成される。
【００５６】
フォトダイオードＦＤ及び複数の画素トランジスタＴｒ１〜Ｔｒ４が形成された半導体基板２３の表面側の上方に、層間絶縁膜５５を介して複数層の配線５６が配置された多層配線層５７が形成される。図２では１層目の配線５６のみ示す。各コンタクト部は導電プラグ５８を介して所要の配線５６に接続される。フローティングディフージョン領域ＦＤは、電極５３の開口５４を貫通して所要の配線５６に接続される。また電極５３は導電プラグ５８を介して所要の配線５６に接続される（図３参照）。導電プラグ５８は、例えばバリアメタル５９を介してタングステンプラグで形成することができる。配線５６は、上下にバリアメタル５９を介してアルミニウム配線で形成することができる。
【００５７】
さらに、図示しないが、多層配線層５７上にカラーフィルタ及びオンチップレンズを形成して目的の表面照射型の固体撮像装置２１が構成される。
【００５８】
第１実施の形態に係る固体撮像装置２１によれば、フローティングディフージョン領域のｐｎ接合ｊを挟んで形成される空乏層５１の一部が半導体表面に露出する領域上に絶縁膜を介して負のバイアス電圧を印加する電極５３が形成されている。これによって、ｐ型半導体ウェル領域２３の絶縁膜との界面にホールが誘起され、該界面がホールピニングされるので、図４に示すように、ｐ型半導体ウェル領域２３側の半導体表面に露出する空乏層の広がり幅が小さくなる。一方、フローティングディフージョン領域ＦＤとなるｎ型半導体領域側では電子濃度が減少する傾向になるが、フローティングディフージョン領域ＦＤであるｎ型半導体領域の不純物濃度がｐ型半導体ウェル領域２３より高濃度であるので、半導体表面に露出する空乏層の広がりが抑制される。すなわち、ｎ型のフローティングディフージョン領域ＦＤで生成される電子数が多いので、負バイアスの条件下でも空乏化が低減される。このため、図４に示す、半導体表面に露出する空乏層５１の幅ｔ１は、図５に示す、電極５３をグランド電位（０Ｖ）とした時の空乏層５１の広がり幅ｔ２より小さくなり、半導体表面に露出する空乏層５１の面積が小さくなる。従って、フローティングディフージョン領域ＦＤにおけるリーク電流、いわゆる暗電流が少なくなり、また画素間のリーク電流量のばらつきも少なくなる。リーク電流は、半導体表面に露出する空乏層５１の面積が小さい程、少なくなる。
【００５９】
ここで、負バイアスをかけたときの懸念される点は、上記空乏層面積が小さくなると必然的にフローティングディフージョン領域ＦＤのｐｎ接合部の電界強度が高くなることである。しかし、フローティングディフージョン領域ＦＤの半導体表面では、素子分離領域２８の端部（いわゆるフィールドエッジ）に比べて、素子分離領域形成時の応力がかからない。しかも素子分離領域２８による段差もなく上層の膜応力の影響が半導体表面に対して小さいため、製造プロセスにて誘発する結晶欠陥も発生し難い。よって、ＴＡＴによる結晶欠陥を介したリーク電流は、欠陥発生頻度が少ないため電界強度は増加するにもかかわらず、抑制することができる。また、半導体表面に露出している空乏層面積は、電極５３に印加するバイアス電圧によって制御されるため、画素間での半導体表面に露出している空乏層面積は一定になり、画素間のリーク電流量のばらつきも制御される。
【００６０】
図６に、電極５３に印加するバイアス電圧をプラス（正）から０Ｖさらにマイナス（負）の方向に振ったときの、フローティングディフージョン領域FDでの接合リーク電流の変化を示す。直線Ｉで示すように、負バイアスになる程、接合リーク電流が低減するのが認められる。また、０Ｖでもフローティングディフージョン領域ＦＤでの接合リーク電流が低減するのが認められる。特に、電極５３が無い場合には、例えば絶縁膜中にプラスイオンが内在していると、図６から明らかなように、接合リーク電流が増加する。
【００６１】
図７Ａに、電極５３下のフローティングディフージョン領域ＦＤ及びｐ型ウェル領域２３の最表面でのキャリア濃度分布の電極５３に印加するバイアス電圧依存性を示す。試料は、図７Ｂに示し、図３と対応する部分は同一符号を付して重複説明を省略する。図７Ａにおいて、左側の曲線はＬＯＣＳ酸化膜による素子分離領域２９を囲うｐ型半導体領域２９のホール濃度（キャリア濃度）を示し、右側の曲線はフローティングディフージョン領域ＦＤの電子濃度（キャリア濃度）を示す。ホール濃度と電子濃度の曲線間が空乏層に相当する。
【００６２】
そして、図７Ａにおいて、曲線ＩＩは電極５３にグランド電圧（０Ｖ）を印加したときの分布を示す。曲線ＩＩＩは電極５３に−２Ｖの負バイアス電圧を印加したときの分布を示す。曲線ＩＶは電極５３に−４Ｖの負バイアス電圧を印加したときの分布を示す。
【００６３】
負バイアス電圧を印加したときには、例えば曲線ＩＶで示すように、グランド電圧を印加したとき（曲線ＩＩ）に比べて、ｐ型半導体ウェル領域２３側ではアキューミュレーション状態になり、表面空乏層部のホール濃度が上昇する。一方、ｎ型のフローティングディフージョン領域ＦＤ側では不純物ドーズ量（不純物濃度）が高く設定されているので、表面空乏層部での電子濃度の減少は極めて少なく無視できる程度である。従って、負バイアス電圧を印加したときには、図７Ａ示す空乏層の幅ｔ１が、グランド電圧を印加したときの空乏層の幅ｔ２に比べて小さくなっており、半導体表面に露出する空乏層５１の面積が小さくなるのが認められる。よって、本実施の形態において、フローティングディフージョン領域ＦＤにおけるリーク電流の低減効果が実証される。
【００６４】
一方、ｐ型半導体ウェル領域２３の絶縁膜との界面がホールピニングされるので、この界面での暗電流を抑制することができる。不純物濃度が高いｎ型のフローティングディフージョン領域ＦＤが素子分離領域２８を囲う高不純物濃度のｐ型半導体領域２９から離れているので、フローティングディフージョン領域ＦＤのｐｎ接合の電界強度が高くならず、ここでのリーク電流も抑制される。空乏層５１が欠陥層が存在する素子分離領域２８に重なり合うことがないので、リーク電流増加が回避される。
【００６５】
フォトダイオードＰＤ上にシリコン酸化膜３１、シリコン窒化膜３０、シリコン酸化膜４０の積層絶縁膜が形成されるので、積層絶縁膜には反射防止作用があり、フォトダイオードＰＤへの光入射効率を向上させることができる。電極５３が遮光膜を兼ねるときは、別途遮光膜を配置する必要がなく、構造的に簡素化される。
【００６６】
［製造方法例１］
図８〜図９に、第１実施の形態に係る固体撮像装置の製造方法例１を示す。先ず、図８Ａに示すように、ｎ型のシリコン半導体基板２２を用意する。このｎ型半導体基板２２の表面に酸化処理してシリコン酸化膜を形成し、その上にＣＶＤ法によりシリコン窒化膜を堆積する。その後、シリコン窒化膜の素子分離領域を形成すべき領域部分を、リソグラフィ技術及びドライエッチング技術を用いて選択的に除去し、次いでフィールド酸化処理して、ＬＯＣＯＳ酸化膜による素子分離領域２８を形成する。次に、ｎ型半導体基板２２の表面に、犠牲酸化処理を行って犠牲酸化膜５９を形成する。その後、ｐ型不純物、例えばボロン（Ｂ）イオン注入し、８５０℃の熱処理を行ってｐ型半導体ウェル領域２３を形成する。素子分離領域２８の形成前、あるいは形成後に素子分離領域２８を囲むｐ型半導体領域２９を形成する。
【００６７】
次に、図８Ｂに示すように、犠牲酸化膜５９を除去し、改めてート絶縁膜３１を形成する。ゲート絶縁膜３１は、例えば熱酸化によるシリコン酸化膜で形成することができる。画素トランジスタを形成すべき領域のゲート絶縁膜３１上にｐ型不純物がドープされたポリシリコン膜を堆積し、リソグラフィ技術及びドライエッチング技術を用いてパターニンし、ｐ型ドープドポリシリコン膜による画素トランジスタのゲート電極を形成する。このとき、活性領域上のゲート電極３１は残す。すなわち、転送ゲート電極３２、リセットゲート電極３８、増幅ゲート電極３９及び選択ゲート電極４１を形成する。
【００６８】
次いで、レジストマスク６１を用いて、ｎ型半導体領域２５及びその表面のｐ型半導体領域２６をイオン注入法により形成して、フォトダイオードＰＤを形成する。ｎ型半導体領域２５は、ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入して形成する。ｐ型半導体領域２６は、表面付近にｐ型不純物、例えばボロン（Ｂ）をイオン注入して形成する。
【００６９】
次に、図８Ｃに示すように、レジストマスク６２」を介して、フローティングディフージョン領域ＦＤを含む画素トランジスタのソース、ドレインとなるｎ型半導体領域３４，３５、３６及び３７を形成する。フローティングディフージョン領域ＦＤ及び各ｎ型半導体領域３４〜３７は、好ましくはヒ素（Ａｓ）のイオン注入で形成する。ヒ素（Ａｓ）は拡散係数が小さいので、ｎ型半導体領域とｐ型半導体ウェル領域との境界の不純物濃度が急峻になり、好ましい。
【００７０】
フローティングディフージョン領域ＦＤは、そのｐｎ接合から広がる空乏層が素子分離領域２８の他部に重ならないようにレイアウトされる。すなわち、素子分離領域３８及びこれを囲むｐ型半導体領域２９から所要の距離を離して形成する。
【００７１】
素子分離領域２８を囲むｐ型半導体領域２９は、ｐ型半導体ウェル領域よりも高い不純物濃度で形成する。フローティングディフージョンＦＤは、ｐ型半導体領域２９及びｐ型半導ウェル領域２３の不純物濃度よりも高い不純物濃度で形成する。フローティングディフージョン領域ＦＤの不純物濃度は次の条件を満たすことが望ましい。前述の電流５３に負バイアス電圧が印加されたときにも、表面に誘起されるホール濃度に影響されず、空乏層の広がり幅が抑制される濃度であること。フローティングディフージョン領域におけるｐｎ接合にかかる電界強度が抑制され、接合リーク電流が抑制される濃度であること。フローティングディフージョン領域ＦＤのコンタクが十分に取れる濃度であること。
【００７２】
ｐ型半導体ウェル領域２３の不純物濃度（ドーズ量換算）としては、１×１０１２〜１×１０１３／ｃｍ２程度とすることができる。素子分離領域を囲うｐ型半導体領域２９の不純物濃度（ドーズ量換算）としては、１×１０１３〜１掛け１０１４／ｃｍ２程度とすることができる。
【００７３】
図示しないが、撮像領域、周辺回路でのｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタのソース、ドレインとなる、ｎ型半導体領域及びｐ型半導体領域としては、ＬＤＤ構造の高濃度領域及び低濃度領域を形成する。
【００７４】
次に、図９Ｄに示すように、ゲート電極３２及びゲート電極３８，３９、４１（図示せず）上を含む全面に、シリコン酸化膜５０、シリコン窒化膜３０及びシリコン酸化膜５０の積層絶縁膜を成膜する。シリコン酸化膜５０、４０としては、例えばＴＥＯＳ膜を用いることができる。さらに、その上に電極５３となる例えばタングステン（Ｗ）等の高融点金属、その他の金属などによる金属膜５３Ａを堆積する。遮光性を求める固体撮像装置では、この金属膜５３Ａが遮光膜としての機能を持つ。シリコン酸化膜５０、シリコン窒化膜３０及びシリコン酸化膜４０の積層絶縁膜は、反射防止膜として機能する。この積層絶縁膜のトータルの膜厚は、１０ｎｍ〜２５０ｎｍ程度とすることができる。
【００７５】
次に、図９Ｅに示すように、金属膜５３Ａをパターニング加工する。フォトダイオードＰＤ、ゲート電極のコンタクト部、ソース、ドレインとなるｎ型半導体領域のコンタクト部に対応する領域に開口を形成するようにパターニング加工する。金属膜５３Ａは、特に、フローティングディフージョン領域ＦＤとｐ型半導体ウェル領域２３に跨り、半導体表面に露出する空乏層が完全に被覆されるようにパターニングし、電極５３を形成する。
【００７６】
次に、図９Ｆに示すように、層間絶縁膜５５を堆積し、ＣＭＰ（化学機械研磨）法で層間絶縁膜５を平坦化処理する。その後、コンタクト用の開口を形成する。そして、開口内面にチタン（Ｔｉ）等の高融点金属やＴｉＮなどのバリアメタル５９スパッタし、タングステン（Ｗ）を上記開口内に埋め込むようにＣＶＤ法により堆積する。次に、タングステン（Ｗ）をエッチバクもしくはＣＭＰ研磨してコンタクト用の導電プラグ５８を形成する。
【００７７】
次に、層間絶縁膜５５上にＴｉＮなどのバリアメタル５９、アルミニウム、バリアメタル５９を順次堆積し、パターニングしてアルミニウムによる配線５６を形成する。この工程を繰り返して複数層の配線５６を形成し、多層配線層を形成する。
【００７８】
次に、図示しないが、多層配線層上に平坦化膜を介してカラーフィルタ及びオンチップレンズを順次形成して目的の固体撮像装置２１を得る。
【００７９】
［製造方法例２］
図１０に、第１実施の形態に係る固体撮像装置の製造方法例２を示す。本実施の形態は、素子分離領域２８としてＳＴＩ構造の素子分離領域を用いた場合である。
図１０Ａに示すように、ｎ型シリコン半導体基板２２にｐ型半導体ウェル領域２３を形成し、次いで、素子分離領域を形成すべき領域に所要の深さの溝６１を形成する。溝６１の内壁面にシリコン酸化膜６２を形成した後、溝６１内を通してｐ型半導体ウェル領域２３に選択的にｐ型不純物、例えばボロン（Ｂ）をイオン注入して溝６１を囲むように溝６１の界面にｐ型半導体領域２９を形成する。ｐ型半導体ウェルウェル領域２３の表面には、犠牲酸化膜５９が形成されている。
【００８０】
次に、図１０Ｂに示すように、溝６１内にシリコン酸化膜６３を埋め込み、ＳＴＩ構造の素子分離領域２８を形成する。その後は、前述の図８Ｂ〜図９Ｆで示すと同様の工程を経る。フローティングディフージョン領域ＦＤは、ｐ型半導体領域２９と重ならないように離れて形成する。ｐ型半導体領域２８は、ＳＴＩ構造の素子分離領域２８を形成した後に形成するようにしてもよい。その他の工程及び各工程での形成条件は、前述の製造方法例１と同様であるので、詳細説明を省略する。
【００８１】
本実施の形態に係る製造方法例１、２によれば、フローティングディフージョン領域のリーク電流が少なく、かつ画素間のリーク電流量ばらつきが少ない第１実施の形態に係る固体撮像装置２１を製造することができる。
【００８２】
＜３．第２実施の形態＞
［固体撮像装置の構成例］
図１１に、本発明に係る固体撮像装置、すなわちＣＭＯＳ固体撮像装置の第２実施の形態を示す。本実施の形態は、グローバルシャッタ動作を行う固体撮像装置に適用した場合である。第２実施の形態に係る固体撮像装置７１は、基本構成は、前述の第１実施の形態に係る固体撮像装置２１と同様である。よって、図１１において、図３と対応する部分に同一符号を付して重複説明を省略する。
【００８３】
本実施の形態に係る固体撮像装置７１は、特に各画素のフローティングディフージョン領域ＦＤへフォトダイオードＰＤからの信号電荷を、全画素同時に転送し、フローティングディフージョン領域ＦＤに信号電荷を所要の期間保持するように構成れる。すなわち、固体撮像装置７１では、全画素のフォトダイオードＰＤに蓄積された信号電荷を同時に対応するフローティングディフージョン領域ＦＤに転送して、ここに保持し、その後、一ライン毎の画素の信号電荷を順次電荷電圧変換して出力するように構成される。つまり、フローティングディフージョン領域ＦＤは、メモリ機能を有する電荷保持部として構成される。
【００８４】
図１２に、固体撮像装置７１の駆動タイミングチャートを示す。まず、フォトダイオードＰＤをリセットするため、全画素の転送トランジスタＴｒ１及びリセットトランジスタＴｒ２をオンし、フォトダイオードＰＤの電荷をリセットする。すなわち、図１２に示す転送ゲートパルスＴＧｉ、ＴＧｉ＋１を転送ゲート電極に供給し、リセットゲートパルスＲＳＴｉ、ＲＳＴｉ＋１をリセットゲート電極に供給する。その後、露光を開始してフォトダイオードＰＤに電荷を蓄積する。
【００８５】
次に、フォトダイオードＰＤからフローティングディフージョン領域ＦＤへ信号電荷を転送させるが、その前に全画素のフローティングディフージョン領域ＦＤをリセットさせる。すなわち、リセットゲートパルスＲＳＴｉ、ＲＳＴｉ＋を供給してリセットトランジスタＴｒ２をオンしてフローティングディフージョン領域ＦＤをリセットする。期間Ａが全画素共通の露光期間となる。
【００８６】
電極５３は、常時、負バイアス電圧が印加された状態である。ただし、電極５３は、フォトダイオードＰＤからフローティングディフージョン領域ＦＤへ信号電荷を転送させるときのみ、電荷転送を確実に実効するために、グランド電圧もしくは正のバイアス電圧Ｖwが印加される。信号電荷の転送完了後、転送ゲート電圧ＴＧｉ、ＴＧｉ＋１と同時に、電極５３の電圧Ｖｗも負バイアスの状態に戻し、フローティングディフージョン領域ＦＤの電荷保持状態では電極５３を負バイアス状態にする。すなわち、転送ゲート電極ＴＧｉ、ＴＧｉ＋１も負バイアス状態になる。期間Ｂｉがｉ行目の電荷保持期間であり、期間Ｂｉ＋１がｉ＋１行目の電荷保持期間である。
【００８７】
フローティングディフージョン領域ＦＤに保持させた信号電荷は、選択ゲート電極に選択ゲートパルスＳＥＬｉ、ＳＥＬｉ＋１を印加し、選択トランジスタＴｒ４をオンさせて、画素一行ずつ読み出しを行う。この場合、フローティングディフージョン領域ＦＤの電荷保持期間はｉ行目よりｉ＋１行目の方が１行目読み出し期間保持する分長くなり、従って、後段の行の読み出しになる程、電荷保持期間が長くなる。電荷保持期間でのフローティングディフージョン領域ＦＤの電位ＶＦＤは、理想的には変化しないことが望ましいが、実際は、破線で示すように、保持期間が経つほどリーク電流の増加で電位が低下してくる。
【００８８】
なお、図１２において、Ｄ期間は電荷がフローティングディフージョン領域ＦＤに蓄積された状態の期間であり、Ｐ期間は電荷がフローティングディフージョン領域ＦＤに無い状態の期間である。
【００８９】
第２実施の形態に係る固体撮像装置７１によれば、このフローティングディフージョン領域ＦＤでの保持期間中のリーク電流を少なくし、画素間のリーク電流量のばらつきを少なくすることができる。その他、第１実施の形態で説明したと同様の効果を奏する。
【００９０】
＜４．第３実施の形態＞
［固体撮像装置の構成例］
図１３に、本発明に係る固体撮像装置、すなわちＣＭＯＳ固体撮像装置の第３実施の形態を示す。本実施の形態は、グローバルシャッタ動作を行う固体撮像装置の他の例に適用した場合である。第３実施の形態に係る固体撮像装置７１は、フォトダイオードＰＤとフローティングディフージョン領域ＦＤとの間に、フォトダイオードＰＤの信号電荷を一旦保持する電荷保持部（いわゆるメモリ部）７４を設けて構成される。電荷保持部７４は、フォトダイオードＰＤに隣り合うように、ｐ型半導体ウェル領域２３に形成したｎ型半導体領域７５と、その上にゲート絶縁膜３１を介して形成されたゲート電極７６とを有して形成される。ｎ型半導体領域７４は、例えばフローティングディフージョン領域ＦＤとなるｎ型半導体領域と同じ工程で形成することができる。電荷保持部７５とフローティングディフージョン領域ＦＤとの間のｐ型半導体ウェル領域２３の表面上に、ゲート絶縁膜３１を介して転送ゲート電極３２が形成される。電極５３は、電荷保持部のゲート電極７６及び転送ゲート電極３２上をも被覆するように形成される。
【００９１】
その他の構成は、前述の第１実施の形態に係る固体撮像装置２１と同様であるので、図１３において、図３と対応する部分に同一符号を付して重複説明を省略する。
【００９２】
第３実施の形態に係る固体撮像装置７３の製造方法は、前述の第１実施の形態の製造方法例１、２と同様の工程で製造することができる。このとき、電荷保持部７４のｎ型半導体領域７５は、フローティングディフージョン領域ＦＤ及び他のソース、ドレインとなるｎ半導体領域と同じ工程で形成し、電荷保持部７４のゲート電極７６は、画素トランジスタのゲート電極と同じ工程で形成する。
【００９３】
第３実施の形態の固体撮像装置７３では、全画素一様の露光期間を経た後、電荷保持部７４のゲート電極７６に読み出しゲートパルスが印加され、全画素のフォトダイオードＰＤの信号電荷が一旦電荷保持部７４のｎ型半導体領域７５に読み出され保持される。その後、通常のように、転送ゲート電極に転送ゲートパルスが印加され、画素一行ずつ電荷保持部７４に保持された信号電荷がフローティングディフージョン領域ＦＤへ転送され、選択トランジスタがオンして画素信号の読み出しが行われる。タイミングチャートは、転送ゲートパルスのタイミングを除き、また電荷保持部７４のゲート電極７６に印加する読み出しゲートパルスを図１２の転送ゲートパルスに置き換えることを除き、図１２のタイミングチャートと同じである。
【００９４】
第３実施の形態に係る固体撮像装置７３によれば、電極５３に負のバイアス電圧が印加されることにより、フローティングディフージョン領域ＦＤでのリーク電流を少なくし、また画素間のリーク電流量を少なくすることができる。電荷保持部７４のリーク電流は、ゲート電極７３のバイアス電圧でコントロールされる。その他、第１実施の形態で説明したと同様の効果を奏する。
【００９５】
＜５．第４実施の形態＞
［固体撮像装置の構成例］
図１４に、本発明に係る固体撮像装置、すなわちＣＭＯＳ固体撮像装置の第４実施の形態を示す。本実施の形態に係る固体撮像装置７８は、前記の負のバイアス電圧を印加する電極５３を省略し、代わりにフォトダイオードＰＤ、フローティングディフージョン領域ＦＤを被覆するように、全面に負の固定電荷を有する絶縁膜７９を形成して構成される。この絶縁膜上７９上にシリコン窒化膜３０及びシリコン酸化膜４０が順次形成される。負の固定電荷を有する絶縁膜７９は、ｐ型半導体ウェル領域２３の表面に前述したホール濃度が上昇するホールアキューミュレーション状態が形成されるような膜厚であればよく、例えば３ｎｍ〜１００ｎｍ程度の膜厚に形成される。
【００９６】
負の固定電荷を有する絶縁膜７９は、例えば、二酸化ハフニウム（ＨｆＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）、三酸化二ランタン（Ｌａ２Ｏ３）もしくは三酸化二イットリウム（Ｙ２Ｏ３）等の膜を用いることができる。上記絶縁膜７９は、その他、Ｚｎ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｔｉ等の酸化膜を用いることもできる。負の固定電荷を有する絶縁膜７９の成膜方法は、例えば電子層蒸着（ＡＬＤ：Atomic Layer Deposition）法、ＭＯＣＶＤ法を用いることができる。
【００９７】
その他の構成は、前述の第１実施の形態に係る固体撮像装置２１と同様であるので、図１４において、図３と対応する部分に同一符号を付して重複説明を省略する。
【００９８】
第４実施の形態に係る固体撮像装置７８の製造方法は、図８Ａ〜図８Ｃの工程までは同じである。次いで、全面に負の固定電荷を有する絶縁膜７９、シリコン窒化膜３０及びシリコン酸化膜４０を積層する。その後、層間絶縁膜、導電プラグ、配線を形成し、この繰り返しにより多層配線層を形成し、平坦化膜を介してカラーフィルタ及びオンチップレンズを形成して固体撮像装置７８を得る。
【００９９】
第４実施の形態に係る固体撮像装置７９によれば、負の固定電荷を有する絶縁膜７９によりｐ型半導体ウェル領域２３の表面のホール濃度が上昇し、この表面がホールピニング状態となる。フローティングディフージョン領域ＦＤのｎ型半導体領域表面は電子濃度が低下するも、該ｎ型半導体領域の不純物濃度がｐ型半導体ウェル領域２３より高濃度であるため、ｎ型半導体領域側での空乏化が抑制される。結果として、前述の電極５３に負バイアス電圧を与える条件下と同じ状態が実現でき、フローティングディフージョン領域ＦＤでのリーク電流（暗電流）を少なくすることができる。また、画素間のリーク電流量のばらつきを少なくすることができる。
【０１００】
第４実施の形態における負の固定電荷を有する絶縁膜７８を形成する構成は、前述したグローバルシャッタ動作を可能にした図１１、図１３の構成にも適用できる。
【０１０１】
＜６．第５実施の形態＞
［固体撮像装置の構成例］
図１５に、本発明に係る固体撮像装置、すなわちＣＭＯＳ固体撮像装置の第５実施の形態を示す。本実施の形態に係る固体撮像装置８１は、負の固定電荷を有する絶縁膜７９を、シリコン酸化膜５０、シリコン窒化膜３０及びシリコン酸化膜４０による積層絶縁膜上に層間絶縁膜８２を介して一様に形成して構成される。その他の構成は、第４実施の形態と同様であるので、図１５において、図１４と対応する部分には同一符号を付して重複説明を省略する。
【０１０２】
第５実施の形態に係る固体撮像装置８１の製造方法は、負の固定電荷を有する絶縁膜７９の形成工程が第４実施の形態での形成工程より後になるだけで、第４実施の形態の固体撮像装置７８の製造方法と実質的に変わらない。
【０１０３】
第５実施の形態に係る固体撮像装置８１によれば、負バイアス電圧を与える電極５３に置き換えて、負の固定電荷を有する絶縁膜７９が形成されるので、第４実施の形態で説明したと同様の作用を有し、フローティングディフージョン領域ＦＤでのリーク電流（暗電流）を少なくすることができる。また、画素間のリーク電流量のばらつきを少なくすることができる。
【０１０４】
第５実施の形態における負の固定電荷を有する絶縁膜７８を形成する構成は、前述したグローバルシャッタ動作を可能にした図１１、図１３の構成にも適用できる。
【０１０５】
上述の実施の形態に係る固体撮像装置の画素は、１つのフォトダイオードと複数の画素トランジスタ、例えば４トランジスタ、３トランジスタからなる単位画素（非共有タイプ）を適用できる。あるいは複数のフォトダイオードに１つのフローティングディフージョンＦＤ、１つの画素トランジスタ部を共有させた共有画素（共有タイプ）を適用できる。
【０１０６】
上述の実施の形態に係る固体撮像装置では、信号電荷を電子とし、第１導電型をｐ型、第２導電型をｎ型として構成したが、信号電荷を正（ホール）とする固体撮像装置にも適用できる。この２導電型，ｎ型が第１導電型となる。
【０１０７】
＜７．第６実施の形態＞
［電子機器の構成例］
上述の本発明に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
【０１０８】
図１６に、本発明に係る電子機器の一例としてカメラに適用した第６実施の形態を示す。本実施の形態に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施も形態のカメラ９１は、固体撮像装置９２と、固体撮像装置９２のフォトダイオードＰＤに入射光を導く光学系９３と、シャッタ装置９４を有する。さらに、カメラ９１は、固体撮像装置９２を駆動する駆動回路９５と、固体撮像装置９１の出力信号を処理する信号処理回路９６とを有する。
【０１０９】
固体撮像装置９１は、上述した各実施の形態の固体撮像装置のいずれかが適用される。光学系（光学レンズ）９３は、被写体からの像光（入射光）を固体撮像装置９１の撮像面上に結像させる。これにより、固体撮像装置９２内に、一定期間信号電荷が蓄積される。光学系９３は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置９４は、固体撮像装置９２への光照射期間及び遮光期間を制御する。駆動回路９５は、固体撮像装置９２の転送動作及びシャッタ装置９４のシャッタ動作を制御する駆動信号を供給する。駆動回路９５から供給される駆動信号（タイミング信号）により、固体撮像装置９２の信号転送を行う。信号処理回路９６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。
【０１１０】
第６実施の形態に係るカメラなどの電子機器によれば、固体撮像装置９２において、フローティングディフージョン領域におけるリーク電流（暗電流）が少なくなり、画素間のリーク電流量のばらつきも少なくなり、高画質の画像が得られる。従って、高品質のカメラなどの電子機器を提供することができる。
【符号の説明】
【０１１１】
２１・・固体撮像装置、２２・・半導体基板、２３・・半導体ウェル領域、ＰＤ・・フォトダイオード、ＦＤ・・フローティングディフージョン領域、２５・・ｎ型半導体領域、２６・・ｐ型半導体領域、２８・・素子分離領域、２９・・ｐ型半導体領域、３０、４９、５０・・絶縁膜、３１・・ゲート絶縁膜、３２、３８，３９、４１・・ゲート電極、５１・・空乏層、５３・・電極、５５・・層間絶縁膜、５６・・配線、５８・・導電プラグ
【図１】
2011216639.tif 000003
【図２】
2011216639.tif 000004
【図３】
2011216639.tif 000005
【図４】
2011216639.tif 000006
【図５】
2011216639.tif 000007
【図６】
2011216639.tif 000008
【図７】
2011216639.tif 000009
【図８】
2011216639.tif 000010
【図９】
2011216639.tif 000011
【図１０】
2011216639.tif 000012
【図１１】
2011216639.tif 000013
【図１２】
2011216639.tif 000014
【図１３】
2011216639.tif 000015
【図１４】
2011216639.tif 000016
【図１５】
2011216639.tif 000017
【図１６】
2011216639.tif 000018
【図１７】
2011216639.tif 000019
【図１８】
2011216639.tif 000020
【図１９】
2011216639.tif 000021