(57)【要約】【課題】パターンデータのロード時間を短縮することが可能な半導体試験装置を実現する。【解決手段】所定チャンネル数のパターンデータとパターンのジャンプを制御するビットをパターンメモリの異なるアドレスに記憶させてＤＵＴの試験をする半導体試験装置において、所定チャンネル数のパターンデータのみを使用してパターンのジャンプを行わない場合に、パターンメモリから読み出されたジャンプを制御するビットをマスクするマスク制御部を設ける。【選択図】  図１
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【特許請求の範囲】
【請求項１】
所定チャンネル数のパターンデータとパターンのジャンプを制御するビットをパターンメモリの異なるアドレスに記憶させてＤＵＴの試験をする半導体試験装置において、
前記所定チャンネル数のパターンデータのみを使用してパターンのジャンプを行わない場合に、前記パターンメモリから読み出されたジャンプを制御するビットをマスクするマスク制御部
を設けたことを特徴とする半導体試験装置。
【請求項２】
前記マスク制御部は、
前記ジャンプを制御するビットをマスクするか否かの選択をするマスク信号を出力するレジスタと、
前記ジャンプを制御するビットとマスク信号との論理積をとるＡＮＤ回路と
を有し、
前記ＡＮＤ回路は、前記マスク信号により前記ジャンプを制御するビットの通過を制御することを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記マスク制御部は、
前記パターンデータおよび前記ジャンプを制御するビットのパリティを計算してパリティビットを出力するパリティ再計算回路を有することを特徴とする請求項１または２記載の半導体試験装置。
【請求項４】
前記パリティ再計算回路は、
前記ジャンプを制御するビットをパリティ計算の対象に含めるか否かの選択ができることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記ジャンプを制御するビットは、
ジャンプの開始であることを示すマークビットとジャンプの終了を示すジャンプビットを少なくとも有することを特徴とする請求項１〜４のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定チャンネル数のパターンデータとパターンのジャンプを制御するビットをパターンメモリの異なるアドレスに記憶させてＤＵＴの試験をする半導体試験装置に関し、詳しくは、パターンデータのロード時間を短縮するための改善を施した半導体試験装置に関するものである。
【背景技術】
【０００２】
近年、半導体デバイスは大規模化が進んでおり、これに伴って、半導体デバイスの試験に使用するパターンデータの長さ（容量）も大きくなってきている。このため、半導体試験装置において、パターンメモリへパターンデータをロードする時間が長くなる傾向にある。
【０００３】
図３は従来の半導体試験装置の構成例を示した図である。この図では、パターンデータを制御する部分の構成例を示す。
図３において、パターンメモリ１は、パターンデータを記憶するメモリであり、一般に複数のＤＲＡＭ（Dynamic Random Access Memory）で構成される。アドレスコントローラ２は、ＤＲＡＭコントローラ２１、ジャンプ処理部２２を有し、ジャンプ処理部２２は、ジャンプ検出回路２３、アドレス保持回路２４を有している。
【０００４】
ＤＲＡＭコントローラ２１は、パターンメモリ１へのパターンデータの書き込み、または、パターンメモリ１からのパターンデータの読み出しを制御する。ジャンプ検出回路２３は、パターンメモリ１から読み出されるパターンデータに付加されるマークビットまたはジャンプビットが有効であるか否かをチェックする。
【０００５】
ここで、マークビットとはジャンプの開始であることを示すビットであり、ジャンプビットとはジャンプの終了であることを示すビットである。また、ジャンプとは、パターンを制御する命令の１つであり、パターンデータが記憶されたパターンメモリ１のアドレスを連続的に変化させるのではなく、指定された不連続なアドレスへ飛ぶことをいう。
【０００６】
アドレス保持回路２４は、ジャンプ検出回路２３においてマークビットが有効であることを検出した時に、そのマークビットが記憶されていたパターンメモリ１のアドレスを保持する。
【０００７】
データ変換部３は、アドレスコントローラ２で生成されたパターンデータや制御信号をパターンメモリ１で受信できるようにデータレートを変換する。リングメモリ４は、パターンメモリ１からのパターンデータを一時的に記憶するメモリであり、ＳＲＡＭ（Static Random Access Memory）で構成されたデュアルポートメモリである。
【０００８】
リングメモリコントローラ５は、ＤＲＡＭコントローラ１を制御すると共にリングメモリ４へのパターンデータの書き込み、リングメモリ４からのパターンデータの読み出しを制御する。
【０００９】
エラー検出回路６は、リングメモリ４から読み出されたパターンデータのパリティエラーの有無をチェックする。波形生成回路７は、リングメモリ４から読み出されたパターンデータに基づいて、ＤＵＴへ印加する信号波形を生成する。
【００１０】
このような半導体試験装置のパターンデータ制御の動作を図４を用いて説明する。図４はパターンメモリ１に記憶されるパターンデータのビット配列例の説明図である。
【００１１】
まず、半導体試験装置を統括的に制御しているテスタコントローラ（図示せず）が、バスアクセスにより、パターンメモリ１への書き込み要求をＤＲＡＭコントローラ２１へ送信する。ＤＲＡＭコントローラ２１は、この書き込み要求を受信すると、データ変換部３を介して、パターンデータと制御信号をパターンメモリ１へ送信する。ここで、バスアクセスにより、パターンメモリ１へパターンデータを書き込むことをパターンロードという。
【００１２】
図４に示すように、パターンメモリ１に書き込まれるパターンデータは、例えば、１６チャンネル分あり、１チャンネルあたり３ビットで構成される。このため、パターンメモリ１に書き込まれるパターンデータの総ビット数は、１６チャンネル×３ビット＝４８ビットとなる。さらに、マークビット、ジャンプビットおよびパリティビットを書き込む必要がある。
【００１３】
前述したように、パターンメモリ１は、ＤＲＡＭで構成されており、一般的なＤＲＡＭのビット幅として、８ビット、１６ビットが主流であり、大きくても３２ビット幅となる。そのため、図４に示すように、３２ビット幅のＤＲＡＭを使用したとしても、４８ビットのパターンデータを書き込むには、２つのアドレスに分割して書き込まなければならない。
【００１４】
例えば、あるアドレスにチャンネル１〜８分のパターンデータ、マークビット、ジャンプビットおよびパリティビットを書き込み、別のアドレスにチャンネル９〜１６分のパターンデータおよびパリティビットを書き込むことになる。
【００１５】
ＤＵＴの試験が始まると、リングメモリコントローラ５は、リングメモリ４への書き込みアドレスを示すライトポインタとリングメモリ４からの読み出しアドレスを示すリードポインタの値からリングメモリ４に記憶されているパターンデータの個数を計算し、その個数の情報をＤＲＡＭコントローラ２１へ送信する。
【００１６】
ＤＲＡＭコントローラ２１は、リングメモリコントローラ５から受信した情報に基づいて、リングメモリ４に予め設定されている以上の空き領域があることを検出した場合、パターンメモリ１からパターンデータの読み出しを行う。パターンメモリ１は、ＤＲＡＭコントローラ２１からの指示に基づいて、パターンデータ、マークビット、ジャンプビットおよびパリティビットを出力する。
【００１７】
リングメモリコントローラ５は、データ変換部３を経由したパターンメモリ１からのパターンデータ、マークビット、ジャンプビットおよびパリティビットをクロック信号（図示せず）に同期してリングメモリ４へ書き込む。この時、リングメモリコントローラ５は、リングメモリ４に対して、ライトイネーブル信号ＷＥとライトアドレス信号ＷＡをそれぞれ出力する。予め設定されているデータ数までリングメモリ４にパターンデータが記憶されると、リングメモリコントローラ５は、リングメモリ４へのパターンデータの書き込みを停止する。
【００１８】
一方、ジャンプ検出回路２３は、パターンメモリ１から読み出されるマークビットまたはジャンプビットが有効であるか否かをチェックする。ジャンプ検出回路２３は、有効であるマークビットを検出した時、そのマークビットが記憶されていたパターンメモリ１のアドレスをＤＲＡＭコントローラ２１から受信し、アドレス保持回路２４に保持させる。
【００１９】
そして、ジャンプ検出回路２３は、有効であるジャンプビットを検出した時、アドレス保持回路２４から保持されているアドレスを読み出してＤＲＡＭコントローラ２１へ送信する。ＤＲＡＭコントローラ２１は、ジャンプ検出回路２３から受信したアドレスをパターンメモリ１へ送信する。このようにして、ジャンプ時のパターンメモリ１へのアドレス制御を行う。
【００２０】
リングメモリコントローラ５は、レート信号（図示せず）に同期してリングメモリ４からパターンデータを順次読み出す。ここで、レート信号とは、半導体試験装置の動作周期を示す信号で、クロック信号より周波数が低い。
【００２１】
リングメモリ４から読み出されたパターンデータは、エラー検出回路６と波形生成回路７へ入力される。エラー検出回路６は、入力されたパターンデータにパリティエラーが無いか否かをチェックする。
【００２２】
このように、マークビットとジャンプビットによりパターンメモリ１へのアドレスを制御することにより、ジャンプを含んだ試験を行うことができる。
特許文献１には、リングメモリの容量を超えるループ動作ができるインストラクション実行装置が記載されている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００３−１２２５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかし、図３および図４に示す従来例では、チャンネル９〜１６のパターンデータのみを使用してジャンプを行わない場合には、マークビットおよびジャンプビットに０を書き込む必要があり、パターンメモリ１の２つのアドレスにアクセスしなければならず、パターンデータのロードに時間がかかるという問題があった。
【００２５】
そこで本発明の目的は、パターンデータのロード時間を短縮することが可能な半導体試験装置を実現することにある。
【課題を解決するための手段】
【００２６】
請求項１記載の発明は、
所定チャンネル数のパターンデータとパターンのジャンプを制御するビットをパターンメモリの異なるアドレスに記憶させてＤＵＴの試験をする半導体試験装置において、
前記所定チャンネル数のパターンデータのみを使用してパターンのジャンプを行わない場合に、前記パターンメモリから読み出されたジャンプを制御するビットをマスクするマスク制御部
を設けたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記マスク制御部は、
前記ジャンプを制御するビットをマスクするか否かの選択をするマスク信号を出力するレジスタと、
前記ジャンプを制御するビットとマスク信号との論理積をとるＡＮＤ回路と
を有し、
前記ＡＮＤ回路は、前記マスク信号により前記ジャンプを制御するビットの通過を制御することを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明において、
前記マスク制御部は、
前記パターンデータおよび前記ジャンプを制御するビットのパリティを計算してパリティビットを出力するパリティ再計算回路を有することを特徴とするものである。
請求項４記載の発明は、請求項３記載の発明において、
前記パリティ再計算回路は、
前記ジャンプを制御するビットをパリティ計算の対象に含めるか否かの選択ができることを特徴とするものである。
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明において、
前記ジャンプを制御するビットは、
ジャンプの開始であることを示すマークビットとジャンプの終了を示すジャンプビットを少なくとも有することを特徴とするものである。
【発明の効果】
【００２７】
本発明によれば、以下のような効果がある。
所定チャンネルのパターンデータのみを使用してジャンプを行わない場合に、マスク制御部がパターンメモリから読み出されたマークビットおよびジャンプビットをマスクすることにより、パターンメモリにマークビットおよびジャンプビットを書き込む必要が無くなるので、パターンデータのロード時間を短縮することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の半導体試験装置の一実施例の構成図である。
【図２】マスク制御部の一例を説明する説明図である。
【図３】従来の半導体試験装置の構成例を示した図である。
【図４】パターンメモリに記憶されるパターンデータのビット配列例の説明図である。
【発明を実施するための形態】
【００２９】
以下、図面を用いて本発明の実施の形態を説明する。
図１は、本発明の半導体試験装置の一実施例の構成図である。この図では、パターンデータを制御する部分の構成例を示す。ここで、図３と同一のものは同一符号を付し、説明を省略する。また、図２は、マスク制御部１０の一例を説明する説明図である。マスク制御部１０は、マスク設定回路１１とパリティ再計算回路１６を有している。さらに、マスク設定回路１１は、ＡＮＤ回路１２、マークビット用マスクレジスタ１３、ＡＮＤ回路１４およびジャンプビット用マスクレジスタ１５を有している。
【００３０】
図１において、従来例の図３に示す構成と異なる点は、マスク制御部１０が追加されたことである。マスク制御部１０は、所定チャンネル数のパターンデータのみを使用してパターンのジャンプを行わない場合に、パターンメモリ１から読み出されたジャンプを制御するビット、すなわち、マークビットおよびジャンプビットをマスクすると共にパリティを再計算してパリティビットを書き替える。
【００３１】
マスク設定回路１１は、マークビットおよびジャンプビットをマスクする。ＡＮＤ回路１２は、マークビットとマークビット用マスク信号との論理積をとって出力する。マークビット用マスクレジスタ１３は、マークビットをマスクするか否かの制御をするマークビット用マスク信号を出力する。ＡＮＤ回路１４は、ジャンプビットとジャンプビット用マスク信号との論理積をとって出力する。ジャンプビット用マスクレジスタ１５は、ジャンプビットをマスクするか否かの制御をするジャンプビット用マスク信号を出力する。
【００３２】
マークビット用マスクレジスタ１３とジャンプビット用マスクレジスタ１５は、テスタコントローラ（図示せず）により、バスを経由してそれぞれ設定される。なお、マークビット用マスク信号とジャンプビット用マスク信号は、特許請求の範囲のマスク信号に相当し、マークビット用マスクレジスタ１３とジャンプビット用マスクレジスタ１５は、特許請求の範囲のレジスタに相当する。
【００３３】
このような半導体試験装置のパターンデータ制御の動作を図１および図２を用いて説明する。まず、半導体試験装置を統括的に制御しているテスタコントローラ（図示せず）が、バスアクセスにより、パターンメモリ１への書き込み要求をＤＲＡＭコントローラ２１へ送信する。ＤＲＡＭコントローラ２１は、この書き込み要求を受信すると、データ変換部３を介して、パターンデータと制御信号をパターンメモリ１へ送信する。
【００３４】
例えば、パターンメモリ１に書き込まれるパターンデータは、１６チャンネル分あり、１チャンネルあたり３ビットで構成される。このため、パターンメモリ１に書き込まれるパターンデータの総ビット数は、１６チャンネル×３ビット＝４８ビットとなる。さらに、マークビット、ジャンプビットおよびパリティビットを書き込む必要がある。ここで、マークビットとはジャンプの開始であることを示すビットであり、ジャンプビットとはジャンプの終了であることを示すビットである。
【００３５】
前述したように、パターンメモリ１は、ＤＲＡＭで構成されており、一般的なＤＲＡＭのビット幅として、８ビット、１６ビットが主流であり、大きくても３２ビット幅となる。そのため、図４に示すように、３２ビット幅のＤＲＡＭを使用したとしても、４８ビットのパターンデータを書き込むには、２つのアドレスに分割して書き込まなければならない。
【００３６】
例えば、あるアドレスにチャンネル１〜８分のパターンデータ（上位チャンネル側パターンデータ）、マークビット、ジャンプビットおよびパリティビットを書き込み、別のアドレスにチャンネル９〜１６分のパターンデータ（下位チャンネル側パターンデータ）およびパリティビットを書き込むことになる。
【００３７】
ＤＵＴの試験が始まると、テスタコントローラ（図示せず）は、マークビット用マスクレジスタ１３とジャンプビット用マスクレジスタ１５の設定を行う。チャンネル９〜１６のパターンデータのみを使用してジャンプを行わない場合は、マークビット用マスクレジスタ１３とジャンプビット用マスクレジスタ１５の設定を有効、すなわち、マスクをする設定にする。図２に示す実施例では、マスクをする設定にすると、マークビット用マスクレジスタ１３とジャンプビット用マスクレジスタ１５にはそれぞれ１（ハイレベル）が設定され、ＡＮＤ回路１２とＡＮＤ回路１４の出力、すなわち、マークビットとジャンプビットはそれぞれ０（ローレベル）となる。
【００３８】
一方、チャンネル１〜８またはチャンネル９〜１６のパターンデータとマークビット、ジャンプビットを使用してジャンプを行う場合は、マークビット用マスクレジスタ１３とジャンプビット用マスクレジスタ１５の設定を無効、すなわち、マスクをしない設定にする。図２に示す実施例では、マスクをする設定にすると、マークビット用マスクレジスタ１３とジャンプビット用マスクレジスタ１５にはそれぞれ０（ローレベル）が設定され、ＡＮＤ回路１２とＡＮＤ回路１４の出力、すなわち、マークビットとジャンプビットはそれぞれパターンメモリ１からのマークビットとパターンメモリ１からのジャンプビットがそのまま出力される。
【００３９】
チャンネル９〜１６のパターンデータのみを使用してジャンプを行うか否かは、パターンデータをパターンメモリ１にロードする際に、ソフトウェアにより、予めテスタコントローラ（図示せず）に通知される。具体的には、ロードするパターンデータのチャンネル、付加されるマークビットおよびジャンプビットをソフトウェアが監視する。そして、マークビットまたはジャンプビットが有効であれば、ジャンプが含まれていると判断し、さらに、ロードするパターンデータがチャンネル９〜１６のみであれば、ソフトウェアがテスタコントローラ（図示せず）に通知する。
【００４０】
リングメモリコントローラ５は、リングメモリ４への書き込みアドレスを示すライトポインタとリングメモリ４からの読み出しアドレスを示すリードポインタの値からリングメモリ４に記憶されているパターンデータの個数を計算し、その個数の情報をＤＲＡＭコントローラ２１へ送信する。
【００４１】
ＤＲＡＭコントローラ２１は、リングメモリコントローラ５から受信した情報に基づいて、リングメモリ４に予め設定されている以上の空き領域があることを検出した場合、パターンメモリ１からパターンデータの読み出しを行う。パターンメモリ１は、ＤＲＡＭコントローラ２１からの指示に基づいて、パターンデータ、マークビット、ジャンプビットおよびパリティビットを出力する。
【００４２】
マスク制御部１０には、データ変換部３を経由したパターンデータ、マークビット、ジャンプビットおよびパリティビットが入力される。パリティ再計算回路１６は、入力されたパターンデータ、マークビットおよびジャンプビットからパリティビットを計算して出力する。
【００４３】
リングメモリコントローラ５は、マスク制御部１０から出力されたパターンデータ、マークビット、ジャンプビットおよびパリティビットをクロック信号（図示せず）に同期してリングメモリ４へ書き込む。この時、リングメモリコントローラ５は、リングメモリ４に対して、ライトイネーブル信号ＷＥとライトアドレス信号ＷＡをそれぞれ出力する。予め設定されているデータ数までリングメモリ４にパターンデータが記憶されると、リングメモリコントローラ５は、リングメモリ４へのパターンデータの書き込みを停止する。
【００４４】
一方、ジャンプ検出回路２３は、マスク制御部１０から出力されたマークビットまたはジャンプビットが有効であるか否かをチェックする。ジャンプ検出回路２３は、有効であるマークビットを検出した時、そのマークビットが記憶されていたパターンメモリ１のアドレスをＤＲＡＭコントローラ２１から受信し、アドレス保持回路２４に保持させる。
【００４５】
そして、ジャンプ検出回路２３は、有効であるジャンプビットを検出した時、アドレス保持回路２４から保持されているアドレスを読み出してＤＲＡＭコントローラ２１へ送信する。ＤＲＡＭコントローラ２１は、ジャンプ検出回路２３から受信したアドレスをパターンメモリ１へ送信する。このようにして、ジャンプ時のパターンメモリ１へのアドレス制御を行う。
【００４６】
リングメモリコントローラ５は、レート信号（図示せず）に同期してリングメモリ４からパターンデータを順次読み出す。ここで、レート信号とは、半導体試験装置の動作周期を示す信号で、クロック信号より周波数が低い。
【００４７】
リングメモリ４から読み出されたパターンデータは、エラー検出回路６と波形生成回路７へ入力される。エラー検出回路６は、入力されたパターンデータにパリティエラーが無いか否かをチェックする。
【００４８】
このように、チャンネル９〜１６のパターンデータのみを使用してジャンプを行わない場合に、マスク制御部１０がパターンメモリ１から読み出されたマークビットおよびジャンプビットをマスクすると共にパリティビットを再計算することにより、パターンメモリ１にマークビットおよびジャンプビットを書き込む必要が無くなるので、パターンデータのロード時間を短縮することができる。
【００４９】
なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）マスク制御部１０は、マスク設定回路１１とパリティ再計算回路１６を有している構成を示したが、パターンデータ、マークビットおよびジャンプビットのパリティチェックをする必要が無いのであれば、マスク制御部１０からパリティ再計算回路１６を削除し、マスク設定回路１１のみとしてもよい。
【００５０】
（２）パリティ再計算回路１６は、パターンデータ、マークビットおよびジャンプビットからパリティビットを計算して出力する構成を示したが、マークビットおよびジャンプビットをパリティ計算の対象に含めるか否かの選択ができるようにしてもよい。
【００５１】
（３）チャンネル９〜１６のパターンデータのみを使用してジャンプを行わない場合は、マークビット用マスクレジスタ１３とジャンプビット用マスクレジスタ１５の設定を有効、すなわち、マスクをする設定にする構成を示した。一方、チャンネル１〜８のパターンデータのみを使用してジャンプを行わない場合は、以下のどちらの方法でもよい。
チャンネル１〜８のパターンデータをパターンメモリ１に書き込む際にマークビットとジャンプビットに０を書き込み、マークビット用マスクレジスタ１３とジャンプビット用マスクレジスタ１５の設定を無効、すなわち、マスクをしない設定にする。
または、チャンネル１〜８のパターンデータをパターンメモリ１に書き込む際にマークビットとジャンプビットに０を書き込まず、マークビット用マスクレジスタ１３とジャンプビット用マスクレジスタ１５の設定を有効、すなわち、マスクをする設定にする。
【００５２】
（４）ジャンプを制御するビットは、ジャンプの開始であることを示すマークビットとジャンプの終了を示すジャンプビットの２つのビットから構成されることを示したが、２つ以上のビットから構成されていてもよい。
【符号の説明】
【００５３】
１０  マスク制御部
１１  マスク設定回路
１２，１４  ＡＮＤ回路
１３  マークビット用マスクレジスタ
１５  ジャンプビット用マスクレジスタ
１６  パリティ再計算回路
【図１】
2011094990.tif 000003
【図２】
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【図３】
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【図４】
2011094990.tif 000006