(57)【要約】【課題】ウェーハの裏面研削やダイシングの際に生じる、水分の浸入による汚れ、あるいは割れ、クラック、チッピング、層間剥離等の物理的損傷を抑制することを目的とする。【解決手段】基板１１上のチップ領域１２の周縁部にその内側の部分を連続して取り囲むよう有機保護膜２３’を形成する。また、パッシベーション膜２２および有機保護膜２３がキャップ層４７上に閉環状開口部を形成する。【選択図】図１
2011216753.tif 000002
【特許請求の範囲】
【請求項１】
チップ領域と、
前記チップ領域に形成される積層絶縁膜と、
前記積層絶縁膜上に形成される電極パッドと、
前記積層絶縁膜全層を貫通して互いに接続される配線及びビアから成り前記電極パッドと前記チップ領域の外周との間に前記チップ領域の外周全周と平行に閉環状に形成されるシールリングと、
前記シールリング上に前記シールリングに接続して形成されるキャップ層と、
少なくとも前記電極パッド及び前記キャップ層を露出して形成されるパッシベーション膜と、
少なくとも前記電極パッド上及び前記キャップ層の一部上を開口して前記チップ領域上全面に形成される保護膜と
を有することを特徴とする半導体装置。
【請求項２】
前記パッシベーション膜の前記キャップ層より前記チップ領域の外周側に前記チップ領域の外周全周と平行に閉環状に形成される第１の溝を更に有し、前記保護膜が前記第１の溝の中にも形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記パッシベーション膜の前記キャップ層より前記チップ領域の外周側に前記チップ領域の外周と平行に互いに間隔を空けて形成される複数の開口部を更に有し、前記保護膜が前記開口部の中にも形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記シールリングの平面形状が、前記チップ領域の４つのコーナー部それぞれに１辺が形成される八角形であることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
【請求項５】
前記パッシベーション膜の前記キャップ層より前記チップ領域の外周側に前記チップ領域の外周全周と平行に閉環状に形成される第１の溝と、前記チップ領域の４つのコーナー部で前記シールリングと平行で両端が前記第１の溝と接続される第２の溝とを更に有し、前記保護膜が前記第１の溝及び前記第２の溝の中にも形成されると共に、前記第１の溝と前記第２の溝とで形成される三角形を覆うことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記パッシベーション膜の前記キャップ層より前記チップ領域の外周側に前記チップ領域の外周全周と平行に互いに間隔を空けて形成される複数の第１の開口部と、前記チップ領域の４つのコーナー部で前記シールリングと平行でその集合体の両端が前記第１の開口部と接続されて互いに間隔を空けて形成される複数の第２の開口部とを更に有し、前記保護膜が前記第１の開口部及び前記第２の開口部の中にも形成されると共に、前記第１の開口部と前記第２の開口部とで形成される三角形を覆うことを特徴とする請求項４記載の半導体装置。
【請求項７】
ウェーハに形成された複数のチップ領域をスクライブ領域で個辺化する半導体装置の製造方法であって、
前記チップ領域を形成する際に、
基板に素子を形成するのと同時に前記チップ領域の周縁部に導電層を形成する導電層形成工程と、
前記基板上に層間絶縁膜を形成すると共に、前記層間絶縁膜中に前記素子と電気的に接続される配線層及びビアを含む配線構造を形成し、同時に前記層間絶縁膜中に前記導電層に電気的に接続されるシール配線及びシールビアを含み且つ前記配線構造及び前記素子を連続して取り囲むシールリングを前記チップ領域の外周全周と平行に形成するシールリング形成工程と、
前記層間絶縁膜上に、前記配線構造の少なくとも一部の上方に電極パッド用開口部を備え、前記シールリングの少なくとも一部の上方に前記チップ領域の外周全周と平行に形成される閉環状のキャップ層用開口部を備える第１のパッシベーション膜を形成する第１のパッシベーション膜形成工程と、
前記電極パッド用開口部に前記配線構造と接続される電極パッドを形成するのと同時に前記キャップ層用開口部に閉環状のキャップ層を形成するキャップ層形成工程と、
前記第１のパッシベーション膜上に、前記電極パッドの少なくとも一部及び前記キャップ層の少なくとも一部を露出させる第２のパッシベーション膜を形成する第２のパッシベーション膜形成工程と、
前記チップ領域内の前記第２のパッシベーション膜上に少なくとも前記電極パッドとその近傍及び前記キャップ層上方を露出する保護膜を形成する保護膜形成工程と
を有し、前記保護膜が前記キャップ層上に前記チップ領域の外周全周と平行に形成される閉環状の開口部を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１のパッシベーション膜形成工程において、更に、前記シールリングよりも前記スクライブ領域側に、閉環状の第１の溝を前記チップ領域の外周全周と平行に形成し、
前記第２のパッシベーション膜形成工程において、更に、前記閉環状の溝の上部に閉環状の第２の溝を前記チップ領域の外周全周と平行に形成し、
前記保護膜形成工程において、前記第１の溝及び前記第２の溝の中にも前記保護膜を形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１のパッシベーション膜形成工程において、更に、前記シールリングよりも前記スクライブ領域側に、互いに間隔を空けて形成される複数の第１の開口部を前記チップ領域の外周全周と平行に形成し、
前記第２のパッシベーション膜形成工程において、前記第１の開口部の上部に、複数の第２の開口部を前記チップ領域の外周全周と平行に形成し、
前記保護膜形成工程において、前記第１の開口部及び前記第２の開口部の中にも前記保護膜を形成する
ことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記保護膜形成工程の後に、前記基板の前記保護膜が形成された主面側に保護シートを貼り付け、前記基板の前記主面に対する裏面から前記基板を研削して所定の厚さとする研削工程と、
前記研削工程の後に、前記スクライブ領域内をダイシングすることにより個々の前記半導体装置に個辺化するダイシング工程と
を更に有することを特徴とする請求項７〜請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記保護膜形成工程の後に、前記保護膜が形成された主面側から前記基板の前記スクライブ領域内に所定の深さの第３の溝を形成する溝入れ工程と、
前記溝入れ工程の後に、前記基板の主面側に保護シートを貼り付け、前記基板の前記主面に対する裏面から前記第３の溝に達するまで研削することにより個々の半導体装置に個辺化する個辺化工程と
を更に有することを特徴とする請求項７〜請求項９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェーハに複数の半導体チップを形成し、スクライブ領域をダイシングすることにより形成する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
一般的に、半導体装置は、例えばシリコンなどの半導体ウェーハ上に、複数の素子から構成され且つ所定の機能を有する多数のＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）回路をマトリクス状に配置して作られる。
【０００３】
また、ウェーハ上において多数個配置されたチップ領域同士の間は、格子状に設けられたスクライブ領域（スクライブライン）によって隔てられている。半導体製造工程を経て１枚のウェーハ上に複数のチップ領域を形成した後、該ウェーハは、所定の厚みになるように裏面から研削する工程と、スクライブ領域に沿って個々のチップにダイシングする工程と、その後の実装工程とを経て、個々の半導体装置とされる。
【０００４】
しかし、ウェーハをダイシングして個々のチップに分割すると、チップの端面には透水性、吸湿性の高い層間絶縁膜が露出することになる。このため、チップの端面から層間絶縁膜中に浸入した水分、可動イオン等がチップ内部にまで浸入して配線を腐食したり、絶縁膜の耐性劣化、素子の特性悪化等を起こしたりする場合がある。また、ダイシングによって個々のチップに分割する際に、スクライブライン周辺のチップ領域が機械的衝撃を受けることにより、分離されたチップのダイシング断面にクラックや欠けを生じる場合もある。
【０００５】
このような水分、可動イオン等の浸入及び機械的衝撃に対して防御するために、従来の半導体装置では、チップ領域の周囲にシールリングと呼ばれるリング状の防御壁を設ける場合があった。
【０００６】
図２４は従来のシールリングを有する半導体装置の構成を説明する要部拡大図である。図２５は従来のシールリングを有する半導体装置の構成を説明する断面図であり、図２４のＡ−Ａ’線で切り取った断面構造を示す図である。また、図２６は従来の半導体装置が複数形成されるウェーハの構成を説明する図であり、シールリングを有する半導体装置がウェーハからなる基板上に複数形成されている状態を示している。
【０００７】
図２４及び図２５に示すように、ウェーハからなる基板１１１上には、スクライブ領域１１３によって区画されたチップ領域１１２が複数形成されている。基板１１１上には、複数の層間絶縁膜１１５〜１２０からなる積層絶縁膜１７０が形成されている。
【０００８】
チップ領域１１２において、基板１１１上に、素子を構成するための活性層１３０が形成されている。積層絶縁膜１７０中に、活性層１３０と接続する配線構造１７１が形成されている。より詳しくは、層間絶縁膜１１５には活性層１３０と接続するビア１３１が形成され、層間絶縁膜１１６にはビア１３１と接続する配線１３２が、層間絶縁膜１１７には配線１３２と接続するビア１３３が、層間絶縁膜１１８にはビア１３３と接続する配線１３４が、層間絶縁膜１１９には配線１３４と接続するビア１３５が、層間絶縁膜１２０にはビア１３５と接続する配線１３６が、それぞれ形成されており、配線構造１７１を構成している。
【０００９】
また、チップ領域１１２の周縁部における複数の層間絶縁膜１１５〜１２０の積層構造には、該積層構造を貫通し且つチップ領域１１２を連続的に取り囲むシールリング１１４が形成されている。シールリング１１４は配線形成用マスクによって形成されるシール配線とビア形成用マスクによって形成されるシールビアとを交互に積み重ねて形成される。具体的には、シールリング１１４は、基板１１１に形成された導電層１４０と、層間絶縁膜１１５に形成され且つ導電層１４０に接続するシールビア１４１と、層間絶縁膜１１６に形成され且つシールビア１４１と接続するシール配線１４２と、層間絶縁膜１１７に形成され且つシール配線１４２と接続するシールビア１４３と、層間絶縁膜１１８に形成され且つシールビア１４３と接続するシール配線１４４と、層間絶縁膜１１９に形成され且つシール配線１４４と接続するシールビア１４５と、層間絶縁膜１２０に形成され且つシールビア１４５に接続するシール配線１４６とから構成されている。
【００１０】
更に、配線（１３２，１３４，１３６）とビア（１３１，１３３，１３５）とシールリング１０４とが設けられた積層絶縁膜１７０上には、パッシベーション膜１２１が設けられている。パッシベーション膜１２１は、配線１３６上及びシール配線１４６上にそれぞれ開口部を有する。また、該開口部には、配線１３６と接続するパッド１３７と、シール配線１４６と接続するキャップ層１４７とが形成されている。
【００１１】
また、パッシベーション膜１２１の上部には、シールリング１１４の上方と、パッド１３７上とに開口部を有する他のパッシベーション膜１２２が形成されている。そして、チップ領域１１２の保護のために、パッド１３７及びその周辺上と、シールリング１１４上とに開口部を有する保護膜１２３が形成されている。
【００１２】
図２４及び図２５に示すような構造にすることにより、ダイシング時の機械的衝撃を防御する壁が存在するため、チップ領域１１２にまでクラックが伝播することを防ぐことができる。また、パッシベーション膜１２１がシールリング１１４上に開口部を有することにより、ダイシング時の衝撃によってチップ領域１１２上のパッシベーション膜まで剥れてしまうのを避けることができる。また、シールリング１１４上のパッシベーション膜１２１の開口部にキャップ層１４７が形成されているため、キャップ層１４７が設けられていない場合と比較して、ダイシングの際にスクライブ領域から浸入した水分や不純物がチップ領域１１２に浸入するのを防ぐことができる。
【００１３】
しかし、このような構造の半導体装置に関して、以下のことが知られている。
一般的に、半導体製造工程にて、ウェーハからなる基板１１１上に図２４及び図２５に示すような構造のチップ領域１１２を形成した後、該ウェーハは、所定の厚みになるように裏面から研削された後、スクライブ領域１１３内で個々のチップにダイシングされる。
【００１４】
このような裏面研削の際には、ウェーハ表面、つまりパターン形成面に保護シートを貼り付け、ウェーハ裏面に高速回転する砥石を押し当てて研削する。研削中には、発生する切削屑を洗い流すために、また、研削で発生する摩擦熱を冷却するために、水を吹きつけている。
【００１５】
ここで、図２６に示すように、ウェーハ上にはスクライブ領域１１３が最外周まで形成されている。また、チップ領域１１２上には保護膜１２３が形成されている。該保護膜１２３はチップ領域１１２をキズや汚染から保護する目的で設けられており、ある程度（５μｍ前後）の厚みを有する。このため、スクライブ領域１１３と保護膜１２３との段差が存在することになる。裏面研削のために保護テープを貼り付けた際、該段差を埋めることができず、保護テープとスクライブ領域１１３との間に隙間が発生しうる。
【００１６】
裏面研削の際、ウェーハの外周部においてこのような隙間から切削屑を含んだ切削水が浸入し、スクライブラインに沿ってウェーハの内側に進み、各チップ表面を汚染することがある。
【００１７】
そこで、特許文献１では、チップ領域を保護するための保護膜（ポリイミド膜）をパターニングする際に、縦横に格子状に走るスクライブラインの交叉点近傍に堤防を形成し、スクライブラインを分断する技術が開示されている。この方法によれば、スクライブラインと保護テープの隙間から切削屑を含んだ切削水が浸入しても、スクライブライン上に堤防が設けられているため、切削水はこの堤防より先に進むことができない。これにより、堤防よりも先のチップ領域における電極パッドやチップ表面が汚染されるのを防ぐことができるとされている。
【００１８】
一方、裏面研削に続くダイシングの際には、スクライブ領域１１３に沿って円盤状のダイシングブレードを押し当てて個々のチップに分割するが、この、スクライブ領域１１３には、半導体素子の特性あるいは半導体製造プロセス途中の種々のプロセス値を確認するためのモニター素子を形成し、そのモニター素子につながる電極パッドを用いて特性検査を行うことにより、半導体チップの良否を推定したり、半導体製造プロセスの異常の有無を確認したりする場合が多い。アクセサリパターンと呼ばれる、このようなモニター素子や、特性検査用電極パッドが存在すると、ダイシングの際にチッピングやパターン剥離が発生する可能性が高くなり、歩留まりの低下の原因となっている。
【００１９】
そこで、特許文献２では、保護膜（ポリイミド膜）でスクライブ領域上のアクセサリパターンの一部を覆うことにより、アクセサリパターンが保護膜によって押さえつけられ、ダイシング時のアクセサリパターンの剥れ等が発生しにくくなると開示されている。また、ポリイミドなどの保護膜がスクライブ領域を覆っているような場合には、ダイシングの際にダイシングブレードに保護膜が付着し、ダイシングブレードに目詰まりが発生してその寿命が損なわれるが、アクセサリパターンの一部のみを覆う構造とすることにより、ダイシングブレードに対する保護膜の影響もないとされている。
【００２０】
さらに、近年の微細化、高集積化の進行に伴って、配線材料として比較的抵抗の小さい銅配線が用いられたり、層間絶縁膜として比誘電率の低い、いわゆるＬｏｗ−ｋ材料が用いられたりするケースが多くなってきている。ところが、Ｌｏｗ−ｋ材料などの低誘電率膜は、機械強度が弱く、ダイシングの際にチッピングや膜剥離を起こす場合が多くなり、歩留まりの低下や品質の低下の原因になっている。
【００２１】
この課題に対して、特許文献３では、平面視したときにシールリングの外側に形成された凹み部を備えることにより、シールリングにまで剥離が進行することを防止する技術が開示されている。この方法によれば、ダイシングの際に発生したシリコン基板の欠けが、回路形成領域に向かって進行する場合に、凹み部の存在によりその部分に応力が集中し、剥離が横方向に進行することを抑制するというものである。
【００２２】
ところで、近年、携帯機器への適用のために、半導体装置の薄型化が進んでおり、これに伴って、チップの薄型化への要求が強くなっている。例えば、チップの厚みを１００μｍ以下にする場合も多くなってきた。
【００２３】
しかしながら、従来の製造方法、つまり、１枚のウェーハ上に複数のチップ領域を形成した後に裏面研削及びダイシングを行なうという製造方法の場合、裏面研削加工後のウェーハに反りが発生し、装置内の搬送過程で割れやクラックが発生することがある。また、研削済みウェーハの取り扱いにおいて、ハンドリングミスによるウェーハ割れが発生することもあった。更に、１００μｍを下回るような厚みにまで研削加工した後にダイシングしようとすると、ダイシング時の衝撃によりチップにクラックが入ることがあった。これらのことは、いずれも製造の歩留まりの低下、品質の低下の原因となっていた。
【００２４】
これに対し、特許文献４では、先に溝入れ工程を行なって、ウェーハの表面側にスクライブラインに沿って溝を設けておき、その後、裏面研削工程を実施し、ウェーハの裏面研削と同時に先に形成した溝を裏面に連通させることによって各チップに分離させる技術が開示されている。この方法によれば、ウェーハの状態で取り扱う場合には十分な厚みを有しているため割れが発生することがなく、溝入れ工程においてもウェーハの厚み方向の一部に表面側から切り込みを入れるので、クラックの発生を抑制できるとされている。
【００２５】
この方法は、先ダイシング法又はＤＢＧ（Ｄｉｃｉｎｇ  Ｂｅｆｏｒｅ  Ｇｒｉｎｄｉｎｇ）工法と呼ばれ、ウェーハが大口径の場合や、裏面研削での仕上げ厚みが薄い場合に特に有効な製造方法である。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２００１−２７４１２９号公報
【特許文献２】特開２００５−１８３８６６号公報
【特許文献３】特開２００６−１４０４０４号公報
【特許文献４】特開平５−３３５４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
しかしながら、以上に説明した技術には次のような問題がある。
特許文献１の技術の場合、スクライブライン上に切削水の浸入に対する堤防を設けることにより、切削水の浸入は抑制できる。しかし、その後に続くダイシングの際には、スクライブライン上に保護膜が存在するために、ダイシングブレードが目詰まりを起こす要因となる。この結果、チッピングが増加して品質低下を招いたり、歩留まりが低下したりする場合があった。
【００２８】
また、チップの薄型化の要求に応えるために、特許文献４の技術を用いた場合、スクライブラインの交叉点（各チップ領域の角の近傍）に保護膜が形成されていたとしても、堤防としての機能を果たすことができない。つまり、裏面研磨の際にはスクライブラインに既に溝が形成されているため、該溝を通って切削水が浸入し、各チップ領域を汚染する場合がある。
【００２９】
特許文献２の技術の場合には、表層のアクセサリパターンの剥離に対しては、その一部を保護膜が覆っていることにより一定の抑制効果があるが、先述したように、微細化、高集積化のために層間絶縁材料としてＬｏｗ−ｋ材料などの低誘電率膜が用いられるような場合には、層間絶縁膜の剥離が発生しやすくなっているため十分な抑制効果が発揮できなくなってきている。
【００３０】
また、特許文献３の技術のように、低誘電率膜の剥離への対策として、予めシールリングの外側に凹み部を形成することにより、該凹み部に応力を集中させ、シールリングにまで達する剥離を抑制している場合においても、生産性に繋がる凹みの深さと、剥離抑制効果はトレードオフの関係にあり、車載用途などの安全性を最重要視する場合には、チップ領域の保護という観点からは十分とはいえない。さらに、万一該凹み部でチッピングや剥離が抑制できず、シールリングにまで伝播してしまった場合には、表面保護膜（パッシベーション膜）はシールリング上でチップ領域内に繋がっているため、剥離はチップ内部にまで進展してしまう可能性があり、信頼性に問題を生じる場合があった。
【００３１】
これらの点について、解決が課題となっている。
本発明の半導体装置及びその製造方法は、以上の課題を解決するために、ウェーハの裏面研削やダイシングの際に生じる、水分の浸入による汚れ、あるいは割れ、クラック、チッピング、層間剥離等の物理的損傷を抑制することを目的とする。
【課題を解決するための手段】
【００３２】
前記の目的を達成するために、本発明に係る半導体装置は、チップ領域と、前記チップ領域に形成される積層絶縁膜と、前記積層絶縁膜上に形成される電極パッドと、前記積層絶縁膜全層を貫通して互いに接続される配線及びビアから成り前記電極パッドと前記チップ領域の外周との間に前記チップ領域の外周全周と平行に閉環状に形成されるシールリングと、前記シールリング上に前記シールリングに接続して形成されるキャップ層と、少なくとも前記電極パッド及び前記キャップ層を露出して形成されるパッシベーション膜と、少なくとも前記電極パッド上及び前記キャップ層の一部上を開口して前記チップ領域上全面に形成される保護膜とを有することを特徴とする。
【００３３】
また、前記パッシベーション膜の前記キャップ層より前記チップ領域の外周側に前記チップ領域の外周全周と平行に閉環状に形成される第１の溝を更に有し、前記保護膜が前記第１の溝の中にも形成されることが好ましい。
【００３４】
また、前記パッシベーション膜の前記キャップ層より前記チップ領域の外周側に前記チップ領域の外周と平行に互いに間隔を空けて形成される複数の開口部を更に有し、前記保護膜が前記開口部の中にも形成されることが好ましい。
【００３５】
また、前記シールリングの平面形状が、前記チップ領域の４つのコーナー部それぞれに１辺が形成される八角形であることが好ましい。
また、前記パッシベーション膜の前記キャップ層より前記チップ領域の外周側に前記チップ領域の外周全周と平行に閉環状に形成される第１の溝と、前記チップ領域の４つのコーナー部で前記シールリングと平行で両端が前記第１の溝と接続される第２の溝とを更に有し、前記保護膜が前記第１の溝及び前記第２の溝の中にも形成されると共に、前記第１の溝と前記第２の溝とで形成される三角形を覆うことが好ましい。
【００３６】
また、前記パッシベーション膜の前記キャップ層より前記チップ領域の外周側に前記チップ領域の外周全周と平行に互いに間隔を空けて形成される複数の第１の開口部と、前記チップ領域の４つのコーナー部で前記シールリングと平行でその集合体の両端が前記第１の開口部と接続されて互いに間隔を空けて形成される複数の第２の開口部とを更に有し、前記保護膜が前記第１の開口部及び前記第２の開口部の中にも形成されると共に、前記第１の開口部と前記第２の開口部とで形成される三角形を覆うことが好ましい。
【００３７】
さらに、本発明の半導体装置の製造方法は、ウェーハに形成された複数のチップ領域をスクライブ領域で個辺化する半導体装置の製造方法であって、前記チップ領域を形成する際に、基板に素子を形成するのと同時に前記チップ領域の周縁部に導電層を形成する導電層形成工程と、前記基板上に層間絶縁膜を形成すると共に、前記層間絶縁膜中に前記素子と電気的に接続される配線層及びビアを含む配線構造を形成し、同時に前記層間絶縁膜中に前記導電層に電気的に接続されるシール配線及びシールビアを含み且つ前記配線構造及び前記素子を連続して取り囲むシールリングを前記チップ領域の外周全周と平行に形成するシールリング形成工程と、前記層間絶縁膜上に、前記配線構造の少なくとも一部の上方に電極パッド用開口部を備え、前記シールリングの少なくとも一部の上方に前記チップ領域の外周全周と平行に形成される閉環状のキャップ層用開口部を備える第１のパッシベーション膜を形成する第１のパッシベーション膜形成工程と、前記電極パッド用開口部に前記配線構造と接続される電極パッドを形成するのと同時に前記キャップ層用開口部に閉環状のキャップ層を形成するキャップ層形成工程と、前記第１のパッシベーション膜上に、前記電極パッドの少なくとも一部及び前記キャップ層の少なくとも一部を露出させる第２のパッシベーション膜を形成する第２のパッシベーション膜形成工程と、前記チップ領域内の前記第２のパッシベーション膜上に少なくとも前記電極パッドとその近傍及び前記キャップ層上方を露出する保護膜を形成する保護膜形成工程とを有し、前記保護膜が前記キャップ層上に前記チップ領域の外周全周と平行に形成される閉環状の開口部を備えることを特徴とする。
【００３８】
また、前記第１のパッシベーション膜形成工程において、更に、前記シールリングよりも前記スクライブ領域側の前記第１のパッシベーション膜に、閉環状の第１の溝を前記チップ領域の外周全周と平行に形成し、前記第２のパッシベーション膜形成工程において、更に、前記閉環状の溝の上部に閉環状の第２の溝を前記チップ領域の外周全周と平行に形成し、前記保護膜形成工程において、前記第１の溝及び前記第２の溝の中にも前記保護膜を形成することが好ましい。
【００３９】
また、前記第１のパッシベーション膜形成工程において、更に、前記シールリングよりも前記スクライブ領域側の前記第１のパッシベーション膜に、互いに間隔を空けて形成される複数の第１の開口部を前記チップ領域の外周全周と平行に形成し、前記第２のパッシベーション膜形成工程において、前記第１の開口部の上部に、複数の第２の開口部を前記チップ領域の外周全周と平行に形成し、前記保護膜形成工程において、前記第１の開口部及び前記第２の開口部の中にも前記保護膜を形成することが好ましい。
【００４０】
また、前記保護膜形成工程の後に、前記基板の前記保護膜が形成された主面側に保護シートを貼り付け、前記基板の前記主面に対する裏面から前記基板を研削して所定の厚さとする研削工程と、前記研削工程の後に、前記スクライブ領域内をダイシングすることにより個々の前記半導体装置に個辺化するダイシング工程とを更に有することが好ましい。
【００４１】
また、前記保護膜形成工程の後に、前記保護膜が形成された主面側から前記基板の前記スクライブ領域内に所定の深さの第３の溝を形成する溝入れ工程と、前記溝入れ工程の後に、前記基板の主面側に保護シートを貼り付け、前記基板の前記主面に対する裏面から前記第３の溝に達するまで研削することにより個々の半導体装置に個辺化する個辺化工程とを更に有することが好ましい。
【発明の効果】
【００４２】
以上により、ウェーハの裏面研削やダイシングの際に生じる、水分の浸入による汚れ、あるいは割れ、クラック、チッピング、層間剥離等の物理的損傷を抑制することができる。
【図面の簡単な説明】
【００４３】
【図１】第１の実施形態における半導体装置の構成を例示する要部平面図
【図２】第１の実施形態における半導体装置の構成を例示する要部断面図
【図３】第１の実施形態における半導体装置の製造方法を示す工程断面図
【図４】第１の実施形態における半導体装置の製造方法を示す工程断面図
【図５】第１の実施形態における半導体装置の製造方法を示す工程断面図
【図６】第１の実施形態における半導体装置の製造方法を示す工程断面図
【図７】第１の実施形態における半導体装置の製造方法を示す工程断面図
【図８】第１の実施形態における半導体装置の製造方法を示す工程断面図
【図９】第２の実施形態における半導体装置の構成を例示する要部平面図
【図１０】第２の実施形態における半導体装置の構成を例示する要部断面図
【図１１】第２の実施形態における半導体装置の製造方法を示す工程断面図
【図１２】第３の実施形態における半導体装置の構成を例示する要部平面図
【図１３】第３の実施形態における半導体装置の構成を例示する要部断面図
【図１４】第３の実施形態における半導体装置の製造方法を示す工程断面図
【図１５】第４の実施形態における半導体装置の構成を例示する要部平面図
【図１６】第４の実施形態における半導体装置の構成を例示する要部断面図
【図１７】第４の実施形態における半導体装置の製造方法を示す工程断面図
【図１８】第４の実施形態における半導体装置の製造方法を示す工程断面図
【図１９】第４の実施形態における半導体装置の製造方法を示す工程断面図
【図２０】第５の実施形態における半導体装置の構成を例示する要部平面図
【図２１】第５の実施形態における半導体装置の構成を例示する要部断面図
【図２２】第５の実施形態における半導体装置の製造方法を示す工程断面図
【図２３】第５の実施形態における半導体装置の製造方法を示す工程断面図
【図２４】従来のシールリングを有する半導体装置の構成を説明する要部拡大図
【図２５】従来のシールリングを有する半導体装置の構成を説明する断面図
【図２６】従来の半導体装置が複数形成されるウェーハの構成を説明する図
【発明を実施するための形態】
【００４４】
以下、本発明の実施形態について、図面を参照しながら説明する。尚、異なる実施形態においても、共通の構成については図面中に同じ符号を用いることによって詳しい説明を省略することがある。
【００４５】
（第１の実施形態）
第１の実施形態について以下に図１〜図８を用いて説明する。図１は第１の実施形態における半導体装置の構成を例示する要部平面図である。図２は第１の実施形態における半導体装置の構成を例示する要部断面図であり、図２（ａ）、（ｂ）は、それぞれ図１のＡ−Ａ’線、Ｂ−Ｂ’線における断面構造を示す図である。ここでは、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【００４６】
半導体装置は、基板１１を用いて形成されている。基板１１上には、複数の層間絶縁膜１５、１６、１７、１８、１９及び２０が下から順に積層された構造の積層絶縁膜７０が形成されている。
【００４７】
チップ領域１２において、基板１１上部に素子を構成する活性層３０（素子については図示省略）が形成されると共に、積層絶縁膜７０中に、活性層３０と接続された配線構造７１が形成されている。配線構造７１は、層間絶縁膜１５中に形成され且つ活性層３０に接続するビア３１と、層間絶縁膜１６中に形成され且つビア３１に接続する配線３２と、層間絶縁膜１７中に形成され且つ配線３２に接続するビア３３と、層間絶縁膜１８中に形成され且つビア３３に接続する配線３４と、層間絶縁膜１９中に形成され且つ配線３４に接続するビア３５と、層間絶縁膜２０中に形成され且つビア３５に接続する配線３６とを含む。
【００４８】
また、チップ領域１２の周縁部において、基板１１上部に導電層４０が形成されると共に、積層絶縁膜７０を貫通するシールリング１４が形成されている。導電層４０及びシールリング１４は、活性層３０、配線構造７１等を連続的に取り囲むように、チップ領域１２の周縁部に沿って形成されている。シールリング１４は、配線形成用マスクを利用して形成されるシール配線と、ビア形成用マスクを利用して形成されるシールビアとを交互に積み重ねた構造を有する。具体的には、層間絶縁膜１５中に形成され且つ導電層４０に接続されたシールビア４１と、層間絶縁膜１６中に形成され且つシールビア４１に接続されたシール配線４２と、層間絶縁膜１７中に形成され且つシール配線４２に接続されたシールビア４３と、層間絶縁膜１８中に形成され且つシールビア４３に接続されたシール配線４４と、層間絶縁膜１９中に形成され且つシール配線４４に接続されたシールビア４５と、層間絶縁膜２０中に形成され且つシールビア４５に接続されたシール配線４６とを含む。
【００４９】
更に、配線構造７１及びシールリング１４が設けられた積層絶縁膜７０上を覆うように、パッシベーション膜２１が設けられている。パッシベーション膜２１は、配線構造７１（配線３６）上とシールリング１４（シール配線４６）上とに開口部を有する。該開口部には、配線３６と接続するパッド電極３７およびシール配線４６と接続するキャップ層４７が形成されている。
【００５０】
また、パッシベーション膜２１上には、パッド電極３７の上部と、キャップ層４７の上部とを除いて、パッシベーション膜２２が形成されている。さらに、パッシベーション膜２２上に、チップ領域１２の保護のために、パッド電極３７及びその近傍と、シールリング１４の上部とに開口部を有するように有機保護膜２３が形成されており、チップ領域１２内でシールリング１４よりもスクライブ領域１３側にチップ領域１２の内側を取り囲むように閉環状の保護膜２３’も形成されている。
【００５１】
つまり、有機保護膜は、素子形成領域を保護する部分である保護膜２３と、チップ領域１２の内側を取り囲むように、シールリング１４よりもスクライブ領域１３側にも閉環状となるように形成された保護膜２３’とで構成されており、パッシベーション膜２２及び有機保護膜２３、２３’はキャップ層４７上の一部が露出するように形成される閉環状開口部４８によって、チップ領域１２側に形成される保護膜２３と、スクライブ領域１３側に形成される保護膜２３’とが不連続となって独立している。
【００５２】
図１及び図２（ａ）、（ｂ）に示すように、チップ領域１２のパッド電極より外側を含んで保護膜２３を形成すると共に、開口部４８によって保護膜２３と接触しない保護膜２３’をチップ領域１２の外周部の全周にわたりにスクライブ領域１３に沿って形成することにより、裏面研削の際に、チップ領域１２の表面の切削水による汚染を避けることができる。つまり、裏面研削の際に保護テープを貼り付けると、貼り付けローラーはパッシベーション膜２２の閉環状開口部よりもスクライブ領域１２側に形成された有機保護膜２３’の環状部分を押圧することになり、チップ領域１２の内側を取り囲む有機保護膜２３’と、保護テープとを密着させることができる。このため、保護テープとスクライブ領域１３との間に隙間が存在し、その隙間から裏面研削の切削水が浸入したとしても、チップ領域１２内にまで浸入することは抑制される。よって、チップ領域１２の汚染は抑制されている。
【００５３】
また、閉環状開口部４８を有するため、ダイシングの際に、チッピングや膜剥離が発生したとしても、パッシベーション膜２２の閉環状開口部の存在および有機保護膜２３、２３’のシールリング上方の開口部の存在によって、シールリング１４より内側の素子形成領域への膜剥離やダメージの伝播を防止できる。
【００５４】
次に、図１及び図２（ａ）、（ｂ）に示した構造を形成するための製造方法と、ダイシングにより個々のチップ領域１２をそれぞれ半導体装置として個片化する方法について図３〜図８を用いて説明する。
【００５５】
図３（ａ）〜（ｅ）、図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、図６（ａ）〜（ｂ）、図７（ａ）〜（ｂ）及び図８（ａ）〜（ｃ）は第１の実施形態における半導体装置の製造方法を示す工程断面図であり、図１におけるＡ−Ａ’線による断面の構造を形成する工程を順に示す図である。特に、図８（ａ）〜（ｃ）は、裏面研削とダイシングについて説明する図である。
【００５６】
まず、図３（ａ）に示すように、ウェーハ（基板１１）のチップ領域１２に、トランジスタ等の素子を構成する活性層３０を形成すると共に、活性層３０よりも周縁部側に、周縁部全周にわたって連続的に構成されたチップ領域１２の内部を囲む環状の導電層４０を形成する。
【００５７】
次に、図３（ｂ）に示すように、基板１１上に層間絶縁膜１５を堆積する。更に、該層間絶縁膜１５に対し、ビア３１を形成するためのビアホール１５ａを活性層３０上に形成すると共に、シールビア４１を形成するための溝状凹部１５ｂを導電層４０上に形成する。このためには、リソグラフィ法及びドライエッチング法を用いればよい。
【００５８】
ここで、シールビア４１は、シールリング１４を構成する部材であって、溝状凹部１５ｂに導電材料を埋め込むことによって形成される。つまり、シールビア４１は、ビアと同程度の幅を有するライン状構造を有している。また、シールリング１４がチップ領域１２の素子等を連続して取り囲む構造であることから、シールビア４１も、連続した環状となっている。
【００５９】
尚、ここでは、層間絶縁膜１５にビアホール１５ａを形成する際に、溝状凹部１５ｂを同時に形成する例を説明した。しかし、これには限らず、ビアホール１５ａと溝状凹部１５ｂとを別々に形成しても良い。
【００６０】
次に、図３（ｃ）に示す工程を行なう。まず、層間絶縁膜１５に設けられたビアホール１５ａ及び溝状凹部１５ｂに対し、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法を用いてＷからなる導電膜を埋め込む。次に、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用い、ビアホール１５ａ及び溝状凹部１５ｂからはみ出した余分な導電膜を除去する。これにより、活性層３０に接続するビア３１と、導電層４０に接続するシールビア４１とを形成する。
【００６１】
次に、図３（ｄ）に示す工程を行なう。まず、層間絶縁膜１５上に層間絶縁膜１６を堆積する。更に、該層間絶縁膜１６に対し、配線３２を形成するための配線溝１６ａをビア３１上に形成すると共に、シール配線４２を形成するためのシール配線溝１６ｂをシールビア４１上に形成する。このためには、リソグラフィ法及びドライエッチング法を用いればよい。
【００６２】
次に、図３（ｅ）に示す工程を行なう。まず、層間絶縁膜１６に設けられた配線溝１６ａ及びシール配線溝１６ｂに対し、例えば、電気めっき法によってＣｕからなる導電膜を埋め込む。次に、例えばＣＭＰ法を用い、配線溝１６ａ及びシール配線溝１６ｂからはみ出した余分な導電膜を除去する。これにより、ビア３１に接続する配線３２と、シールビア４１に接続するシール配線４２とを形成する。
【００６３】
次に、図４（ａ）に示す工程を行なう。まず、層間絶縁膜１６上に層間絶縁膜１７を形成する。続いて、該層間絶縁膜１７に対し、ビア３３を形成するためのビアホール１７ａを配線３２上に形成すると共に、シールビア４３を形成するための溝状凹部１７ｂをシール配線４２上に形成する。いずれも、図３（ｂ）の工程と同様の方法及び材料を用いることができる。
【００６４】
次に、図４（ｂ）に示す工程を行なう。つまり、ビアホール１７ａを埋め込んで配線３２に接続するビア３３と、溝状凹部１７ｂを埋め込んでシール配線４２に接続するシールビア４３とを形成する。いずれも、図３（ｃ）の工程と同様の方法及び材料を用いることができる。
【００６５】
次に、図４（ｃ）に示す工程を行なう。まず、層間絶縁膜１７上に層間絶縁膜１８を形成する。続いて、層間絶縁膜１８に対し、配線３４を形成するための配線溝１８ａをビア３３上に形成すると共に、シール配線４４を形成するためのシール配線溝１８ｂをシールビア４３上に形成する。いずれも、図３（ｄ）の工程と同様の方法及び材料を用いることができる。
【００６６】
次に、図４（ｄ）に示す工程を行なう。つまり、配線溝１８ａを埋め込んでビア３３に接続する配線３４と、シール配線溝１８ｂを埋め込んでシールビア４３に接続するシール配線４４と形成する。いずれも、図３（ｅ）の工程と同様の方法及び材料を用いることができる。
【００６７】
次に、図５（ａ）〜（ｄ）の工程を行なう。これらは、層間絶縁膜１８上に積層された層間絶縁膜１９とこれに埋め込まれたビア３５及びシールビア４５を形成し、更に、層間絶縁膜１９上に積層された層間絶縁膜２０とこれに埋め込まれた配線３６及びシール配線４６を形成する工程である。
【００６８】
それぞれ、図４（ａ）〜（ｄ）の工程と同様に、ビアホール１９ａ及び溝状凹部１９ｂを有する層間絶縁膜１９と、配線溝２０ａ及びシール配線溝２０ｂを有する層間絶縁膜２０とを形成し、導電膜を埋め込むことにより形成すればよい。
【００６９】
これにより、配線３２、３４及び３６とビア３１、３３及び３５とからなる配線構造７１が形成されると共に、シール配線４２、４４及び４６とシールビア４１、４３及び４５とからなるシールリング１４が形成される。
【００７０】
続いて、図６（ａ）に示す工程を行なう。まず、最上層の配線層である配線３６及び最上層シール配線４６及び層間絶縁膜２０上に、配線３６およびシール配線４６の保護膜となるパッシベーション膜２１を堆積する。その後、リソグラフィ法及びドライエッチング法を用いて、配線３６上およびシール配線４６上のパッシベーション膜２１を部分的に開口し、開口部２１ａ及び２１ｂを形成する。
【００７１】
次に、図６（ｂ）に示すように、配線３６に接続するように、パッシベーション膜２１の開口部２１ａにパッド電極３７を形成するのと同時に、シール配線４６に接続するように、パッシベーション膜２１の開口部２１ｂにキャップ層４７を形成する。このためには、まず、開口部２１ａおよび２１ｂ上を含むパッシベーション膜２１上の全面に亘って、例えば、スパッタ法によりＡｌ膜を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、該Ａｌ膜を配線３６およびシール配線４６上にパターニングしてパッド電極３７およびキャップ層４７とする。
【００７２】
次に、図７（ａ）に示す工程を行なう。まず、パッド電極３７上及びキャップ層４７上を含むパッシベーション膜２１上に、他のパッシベーション膜２２を堆積する。続いて、リソグラフィ法及びドライエッチング法を用いて、パッド電極３７上及びキャップ層４７上を開口する。これにより、配線構造７１上にパッド電極３７によりボンディングパッドが形成され、シーリング１４上のキャップ層４７上には閉環状の開口部４８ａが形成される。
【００７３】
次に、図７（ｂ）に示すように、チップ領域１２上に、有機保護膜を形成する。これには、まず、パッド電極３７上及びシールリング１４上方を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像し、チップ領域１２のパッド電極３７及びその近傍と、シールリング１４の上部とに開口部を有する有機保護膜２３及び、チップ領域１２内でシールリング１４よりもスクライブ領域１３側にチップ領域１２の内側を取り囲むように有機保護膜２３’を形成する（図１を参照）。このとき、キャップ層４７上方には有機保護膜２３と２３’とを隔てる閉環状の開口部４８ｂが形成されているので、パッシベーション膜の開口部４８ａとあわせて閉環状の開口部４８によってキャップ層４７の一部が露出した構造となっている。
【００７４】
続いて、裏面研削及びダイシングを行なう。このためには、まず、図８（ａ）に示すように、基板１１の主面側（活性層３０、有機保護膜２３、２３’等の形成されている側）の全面に亘って、保護テープ６１を貼り付ける。これは、裏面研削の際に表面を保護するためのものであり、貼り付けローラーを用いて押し付けることによりウェーハ表面に保護テープ６１を密着させる。このとき、シールリング１４よりもスクライブ領域１２側にも有機保護膜２３’が閉環状に存在することによりチップ領域１２の周縁部にある有機保護膜２３’と保護テープ６１とが密着する。従って、有機保護膜２３’による段差が原因となって保護テープ６１とウェーハ表面との間に部分的に隙間が生じた場合にも、スクライブ領域１３と配線構造７１等が形成されるチップ領域１２とは、保護テープ６１及び有機保護膜２３’の密着部分によって完全に分離されている。
【００７５】
次に、図８（ｂ）に示すように、基板１１が所定の厚さになるように、基板１１を裏面側から研削する。この際、ウェーハの外周部のスクライブ領域１３から切削水が侵入することがある。しかし、図８（ａ）のように有機保護膜２３’の存在によってスクライブ領域１３とチップ領域１２とは有機保護膜２３’と保護テープ６１の密着部によって分離されているので、切削水による汚染がチップ領域１２に及ぶことは無い。その後、保護テープ６１を剥がす。
【００７６】
次に、図８（ｃ）に示すように、スクライブ領域１３に対してダイシングを実施し、チップ領域１２を個々のチップに分離すると、半導体装置が得られる。このダイシングの際に、チッピングや膜剥離が発生したとしてもパッシベーション膜２２及び有機保護膜２３、２３’のシールリング１４上方の閉環状開口部４８の存在によって、シールリング１４より内側の素子形成領域への膜剥離やチッピング、クラック等のダメージの伝播を防止できる。
【００７７】
以上に説明したように、本実施形態の半導体装置の製造方法によると、各チップ領域１２の内側の部分を連続して取り囲むように設けられた有機保護膜２３’と、保護テープ６１とが密着した状態において裏面研削を行なう。このため、保護テープ６１とスクライブ領域１３との間に隙間が存在し、その隙間に裏面研削時の切削水が浸入したとしても、チップ領域１２内にまで浸入することはない。よって、有機保護膜２３、２３’が形成されていることによってチップ領域１２とスクライブ領域１３との段差が存在するが、これに起因してチップ領域１２が汚染されたり、水分の進入によって内部回路に破壊等の影響が出ることはない。
【００７８】
更に、シールリング１４上方に閉環状開口部４８を形成しているので、ダイシングの際にチッピングや膜剥離が発生したとしても、素子形成領域への膜剥離やダメージの伝播が防止できる。
【００７９】
尚、以上の工程では配線、ビア、シール配線、シールビアの形成のために、平坦化を行なう方法（いわゆるダマシン法）を用いたが、これには限らず、平坦化を伴わない積層方法を用いても良い。
【００８０】
また、３層積層構造の配線構造及びシーリングを例に説明したが、積層数は任意である。
（第２の実施形態）
次に、第２の実施形態について図９〜図１１を用いて説明する。
【００８１】
図９は第２の実施形態における半導体装置の構成を例示する要部平面図、本実施形態の例示的半導体装置について示す平面図である。図１０は第２の実施形態における半導体装置の構成を例示する要部断面図であり、図１０（ａ）、（ｂ）は、それぞれ図９のＡ−Ａ’線及びＢ−Ｂ’線における断面構造を示す図である。第１の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【００８２】
以下には、図９及び図１０（ａ）、（ｂ）に示す半導体装置の構造について、図１及び図２（ａ）、（ｂ）に示す第１の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【００８３】
本実施形態の場合、図９及び図１０（ａ）、（ｂ）に示す通り、パッド電極３７上の一部と、キャップ層４７上及びキャップ層４７よりもスクライブ領域１３側の部分である開口部４９とを除いたチップ領域上、およびスクライブ領域１３上にパッシベーション膜２２が形成されている。また、有機保護膜は、パッド電極３７とその近傍からシールリング１４の上方に開口部を有するようにパッシベーション膜２２上に形成された保護膜２３、及び、キャップ層４７よりもスクライブ領域１３側のパッシベーション膜２１上に閉環状となるように形成された保護膜２３’で構成されている。つまり、第１の実施形態に対して、キャップ層４７からスクライブ領域１３に至る領域にパッシベーション膜２２を設けず、パッド電極３７からキャップ層４７の間に保護層２３を形成しない構成である。
【００８４】
このような有機保護膜２３、２３’が形成されている場合にも、第１の実施形態の場合と同様に、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。更に、パッシベーション膜２２はキャップ層４７近傍の開口部４９でスクライブ領域１３と不連続となっており、有機保護膜２３、２３’もシールリング１４上で分離されているので、ダイシングの際にチッピングや膜剥離が発生したとしても、ダメージや膜剥離等がシールリング１４を超えて素子形成領域にまで達することはない。
【００８５】
次に、このような構造を形成するための製造方法について図１１を用いて説明する。図１１（ａ）及び（ｂ）は第２の実施形態における半導体装置の製造方法を示す工程断面図であり、図９におけるＡ−Ａ’線における断面の構造を形成する工程を示す図である。
【００８６】
まず、第１の実施形態において説明した図３（ａ）〜図６（ｂ）までの工程に従って、図６（ｂ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、配線層１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４と、パッシベーション膜２１と、パッド電極３７及びキャップ層４７とを形成する。
【００８７】
次に、図１１（ａ）の工程を行なう。まず、パッド電極３７上及びキャップ層４７上を含むパッシベーション膜２１上に、他のパッシベーション膜２２を堆積する。続いて、リソグラフィ法及びドライエッチング法を用いて、パッド電極３７上の一部と、キャップ層４７上及びキャップ層４７よりもスクライブ領域１３側の部分である開口部４９を開口する。これにより、配線構造７１上にパッド電極３７によりボンディングパッドが形成され、シーリング１４上のキャップ層４７の一部が開口部４９によって露出した状態となる。
【００８８】
次に、図１１（ｂ）に示すように、パッド電極３７及びキャップ層４７上を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像を行ない、チップ領域１２におけるパッド電極３７の近傍からシールリング１４上部に開口部を有する有機保護膜２３を形成し、同時にキャップ層４７よりもスクライブ領域１３側の、パッシベーション膜２１上にも、チップ領域１２の内側を取り囲むように閉環状の有機保護膜２３’を形成する。
【００８９】
この後は、第１の実施形態において図８（ａ）〜（ｃ）に説明したのと同様に、保護テープを貼り付けて裏面研削した後、ダイシングを実施して個々のチップに分離する。
以上に説明した通り、本実施形態においても、各チップ領域１２の周縁部にその内側の部分を連続して取り囲むように有機保護膜２３’を設けている。これにより、裏面研削時のチップ領域１２の汚染を防ぐことができる。
【００９０】
更に、開口部４９によってキャップ層４７が露出した構造となっており、有機保護膜２３’及びパッシベーション膜２２がキャップ層４７上で不連続となっているので、ダイシングの際のダメージや膜剥離が素子形成領域内に伝播するのを防ぐことができる。
【００９１】
本実施形態では、配線、ビア、シール配線、シールビアの形成のために、平坦化を行なう方法（いわゆるダマシン法）を用いたが、これには限らず、平坦化を伴わない積層方法を用いても良い。
【００９２】
（第３の実施形態）
次に、第３の実施形態について図１２〜図１４を用いて説明する。図１２は第３の実施形態における半導体装置の構成を例示する要部平面図である。図１３は第３の実施形態における半導体装置の構成を例示する要部断面であり、図１３（ａ）、（ｂ）は、それぞれ図１２のＡ−Ａ’線及びＢ−Ｂ’線における断面構造を示す図である。第１の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【００９３】
以下には、図１２及び図１３（ａ）、（ｂ）に示す半導体装置の構造について、図１及び図２（ａ）、（ｂ）に示す第１の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【００９４】
本実施形態の場合、図１３に示す通り、パッシベーション膜２２は、パッド電極３７上に開口部を有し、キャップ層４７上にも開口部４８ａを有している。さらに、パッシベーション膜２１及び２２には、チップ領域１２における、キャップ層４７よりもスクライブ領域１３側の領域にパッシベーション膜２１および２２を貫通する溝５０がチップ領域の内側を取り囲むように閉環状に形成されている。なお、図１２の平面図では、実際は溝５０を視認することができないが、説明のため、図面上溝５０を表現している。
【００９５】
また、チップ領域１２において、パッド電極３７とその近傍からシールリング１４上方に開口部を有するように有機保護膜２３が形成されており、チップ領域１２における、キャップ層４７よりも外側の領域にも有機保護膜２３’が形成されている。このとき、パッシベーション膜２１及び２２を貫通する溝５０は有機保護膜２３’によって埋め込まれた状態となっている。
【００９６】
このような有機保護膜２３、２３’が形成されている場合も、第１の実施形態の場合と同様に、キャップ層４７よりも外側の領域に有機保護膜２３’が形成されているため、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。また、パッシベーション膜２２がキャップ層４７上に閉環状開口部４８ａを有するため、ダイシングの際にチッピングや膜剥離が発生したとしてもそのダメージや膜の剥離等が素子形成領域１２にまで達することはない。更に、キャップ層４７よりもスクライブ領域１３側の領域に形成された有機保護膜２３’はパッシベーション膜２１及び２２に形成された閉環状の溝５０を覆っているため、層間絶縁膜として、剥離が発生し易いＬｏｗ−ｋ材料等の低誘電率膜を用いた場合であっても、そのアンカー効果によって有機保護膜２３’そのものの剥離が発生しにくい構造となっており、より信頼性を向上させることができる。
【００９７】
次に、このような構造を形成するための製造方法について説明する。図１４（ａ）〜（ｄ）は第３の実施形態における半導体装置の製造方法を示す工程断面図であり、図１２におけるＡ−Ａ’線による断面の構造を形成する工程を示す図である。
【００９８】
まず、第１の実施形態において説明した図３（ａ）〜図５（ｄ）までの工程に従って、図５（ｄ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、配線層１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４とを形成する。
【００９９】
次に、図１４（ａ）の工程を行なう。まず、最上層の配線層である配線３６上及びシール配線４６上を含む層間絶縁膜２０上に、配線３６の保護膜となるパッシベーション膜２１を堆積する。その後、リソグラフィ法及びドライエッチング法を用いて、パッシベーション膜２１に対し、配線３６上及びシール配線４６上をそれぞれ部分的に開口して、開口部２１ａ及び開口部２１ｂを形成する。また、それと同時に、チップ領域１２内における、シールリング１４よりもスクライブ領域１３側に、チップ領域１２の内側を取り囲み、層間絶縁膜２０に達する閉環状溝５０ａを形成する。
【０１００】
次に、図１４（ｂ）に示すように、パッシベーション膜２１の開口部２１ａに配線３６と接続するパッド電極３７を形成すると共に、開口部２１ｂにシール配線４６と接続するキャップ層４７を形成する。このためには、まず、開口部２１ａ上及び開口部２１ｂ上を含むパッシベーション膜２１上の全面に亘って、例えば、スパッタ法によりＡｌ膜を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、該Ａｌ膜を配線３６上及びシール配線４６上にパターニングし、それぞれパッド電極３７及びキャップ層４７とする。
【０１０１】
次に、図１４（ｃ）に示す工程を行なう。まず、チップ領域１２のパッド電極３７上及びキャップ層４７上を含むパッシベーション膜２１上に、他のパッシベーション膜２２を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、パッシベーション膜２２に対し、パッド電極３７上及びキャップ層４７上にそれぞれ開口部を形成するのと同時に、パッシベーション膜２１に閉環状に形成した閉環状溝５０ａ上に閉環状溝５０ｂを形成する。これにより、配線構造７１上にパッド電極３７によりボンディングパッドが形成され、キャップ層上に開口部４８ａが形成され、チップ領域１２の内側を取り囲むパッシベーション膜２１及び２２を貫通する閉環状溝５０が形成される。
【０１０２】
次に、図１４（ｄ）の工程を行なう。まず、パッド電極３７上及びキャップ層４７上及び閉環状溝５０を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像を行ない、チップ領域１２におけるパッド電極３７の近傍からシールリング上部に開口部を有する有機保護膜２３を形成すると共に、チップ領域１２内でシールリング１４よりもスクライブ領域１３側に、チップ領域１２の内側を取り囲み、閉環状溝５０を覆う有機保護膜２３’を形成する。
【０１０３】
この後は、第１の実施形態において図８（ａ）〜（ｃ）に説明したのと同様に、保護テープを貼り付けて裏面研削した後、ダイシングを実施して個々のチップに分離する。
以上に説明した通り、本実施形態においても、各チップ領域１２の周縁部にその内側の部分を連続して取り囲むようにチップ領域１２の外周全周に沿って有機保護膜２３’を設けている。これにより、裏面研削時のチップ領域１２の汚染を防ぐことができる。
【０１０４】
また、パッシベーション膜２２がキャップ層４７上に閉環状開口部４８ａを有するため、ダイシングの際にチッピングや膜剥離が発生したとしてもそのダメージや膜の剥離等が素子形成領域にまで達することはない。
【０１０５】
更に、キャップ層４７よりもスクライブ領域１３側の領域に形成された有機保護膜２３’はパッシベーション膜２１及び２２に形成された閉環状溝５０を覆っているため、そのアンカー効果によって有機保護膜２３’そのものの剥離の発生を抑制することができるので、本実施形態で説明したような、裏面研削の後にダイシングを実施する場合だけでなく、ＤＢＧ工法を用いて、スクライブ領域１３に先に溝入れを行った後に裏面研削を実施する場合にも、ダイシング時に有機保護膜２３’が剥離してしまうのを抑制できるため、その後に続く裏面研削の場合に切削水の浸入によるチップ領域１２の汚染を抑制することができ、製造歩留まりを向上することができる。
本実施形態では、配線、ビア、シール配線、シールビアの形成のために、平坦化を行なう方法（いわゆるダマシン法）を用いたが、これには限らず、平坦化を伴わない積層方法を用いても良い。
【０１０６】
（第４の実施形態）
次に、第４の実施形態について説明する。図１５は第４の実施形態における半導体装置の構成を例示する要部平面図である。図１６（ａ）、（ｂ）は第４の実施形態における半導体装置の構成を例示する要部断面図であり、それぞれ図１５のＡ−Ａ’線及びＢ−Ｂ’線における断面構造を示す図である。第１〜第３の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１０７】
以下には、図１５及び図１６に示す本実施形態の構造について、図１２及び図１３に示す第３の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１０８】
図１２及び図１３（ａ）、（ｂ）に示した第３の実施形態では、シールリング１４よりもスクライブ領域１３側にチップ領域１２の内側を取り囲むようにパッシベーション膜２１、２２に閉環状の溝５０が形成されているが、本実施形態の場合には、図１５及び図１６（ａ）、（ｂ）に示すように、閉環状ではなく、その集合体によって前記チップ領域１２の内側を取り囲む略方形状となり、パッシベーション膜２１，２２を貫通し、互いに接続されない複数の開口部５１が形成されている。ここで、実際は図１５に示す平面図では開口部５１は視認できないが、説明のため、図面上に開口部５１を表現している。
【０１０９】
また、チップ領域１２において、パッド電極３７とその近傍、及びシールリング１４上方に開口部を有するように有機保護膜２３が形成されており、チップ領域１２における、キャップ層４７よりも外側の領域にも有機保護膜２３’が形成されている。このとき、パッシベーション膜２１及び２２を貫通する複数の開口部５１は有機保護膜２３’によって埋め込まれた状態となっている。ここで、有機保護膜２３はパッド電極３７とシールリング１４との間の領域にも形成されており、有機保護膜２３及び２３’がキャップ層４７上に閉環状開口部４８を形成した構造となっている点で、第３の実施形態と異なっている。
【０１１０】
このように、有機保護膜２３’が形成された構造を有する場合にも、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができ、閉環状開口部４８の存在によってダイシングの際のダメージや膜剥離等の素子形成領域内への伝播を抑制することができる。また、パッシベーション膜２１，２２を貫通する複数の開口部５１を有機保護膜２３’が覆うことにより、有機保護膜２３’の剥離も抑制できる。また、溝５０が不連続となっていることにより、有機保護膜２３’が万一剥離した場合においても、チップ外周に沿った剥離の進行を抑制することができる。
【０１１１】
次に、このような構造を形成するための製造方法について説明する。図１７（ａ）〜（ｄ）、図１８（ａ）〜（ｄ）及び図１９（ａ）〜（ｃ）は第４の実施形態における半導体装置の製造方法を示す工程断面図であり、それぞれ図１５におけるＡ−Ａ’線、Ｂ−Ｂ’線による断面構造を形成する工程を示す図である。特に、図１９（ａ）〜（ｃ）は、裏面研削とダイシングについて説明する図である。
【０１１２】
まず、第１の実施形態において説明した図３（ａ）〜図５（ｄ）までの工程に従って、図５（ｄ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、層間絶縁膜１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４とを形成する。
【０１１３】
次に、図１７（ａ）及び図１８（ａ）の工程を行なう。まず、最上層の配線層である配線３６上及びシール配線４６上を含む層間絶縁膜２０上に、配線３６の保護膜となるパッシベーション膜２１を堆積する。その後、リソグラフィ法及びドライエッチング法を用いて、パッシベーション膜２１に対し、配線３６上及びシール配線４６上をそれぞれ部分的に開口して、開口部２１ａ及び開口部２１ｂを形成する。それと同時に、チップ領域１２内における、シールリング１４よりもスクライブ領域１３側に、その集合体によってチップ領域の内側を取り囲み、層間絶縁膜２０に達する開口部５１ａを一定の間隔で形成する。図１７（ａ）は開口部５１ａが形成された部分の断面を、図１８（ａ）は開口していない部分の断面を表している。
【０１１４】
次に、図１７（ｂ）及び図１８（ｂ）に示すように、パッシベーション膜２１の開口部２１ａに配線３６と接続するパッド電極３７を形成すると共に、開口部２１ｂにシール配線４６と接続するキャップ層４７を形成する。このためには、まず、開口部２１ａ上及び開口部２１ｂ上を含むパッシベーション膜２１上の全面に亘って、例えば、スパッタ法によりＡｌ膜を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、該Ａｌ膜を配線３６上及びシール配線４６上にパターニングし、それぞれパッド電極３７及びキャップ層４７とする。
【０１１５】
次に、図１７（ｃ）及び図１８（ｃ）に示す工程を行なう。まず、チップ領域１２のパッド電極３７上及びキャップ層４７上を含むパッシベーション膜２１上に、他のパッシベーション膜２２を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、パッシベーション膜２２に対し、パッド電極３７上及びキャップ層４７上にそれぞれ開口部を形成するのと同時に、パッシベーション膜２１に形成した複数の開口部５１ａ上に開口部５１ｂを形成する。図１７（ｃ）は開口部５１ｂが形成された部分の断面を、図１８（ｃ）は開口していない部分の断面を表している。これにより、配線構造７１上にパッド電極３７によりボンディングパッドが形成され、キャップ層４７上に開口部４８ａが形成され、さらに、その集合体でチップ領域１２の内側を取り囲む略方形状をなし、パッシベーション膜２１及び２２を貫通し、互いに接続されない複数の開口部５１が形成される。
【０１１６】
次に、図１７（ｄ）及び図１８（ｄ）の工程を行なう。まず、パッド電極３７上及びキャップ層４７上及び複数の開口部５１を含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像を行ない、チップ領域１２におけるパッド電極３７の近傍及びシールリング上部に開口部を有する有機保護膜２３を形成すると共に、チップ領域１２内でシールリング１４よりもスクライブ領域１３側に、チップ領域１２の内側を取り囲み、その集合体で略方形状をなす複数の開口部５１を覆う有機保護膜２３’を形成する。
【０１１７】
以上のようにしてウェーハに形成された各チップ領域１２について、図１９（ａ）〜（ｃ）に示すようにして、個々の半導体装置として分割する。これは、ＤＢＧ（Ｄｉｃｉｎｇ  Ｂｅｆｏｒｅ  Ｇｒｉｎｄｉｎｇ）工法（又は先ダイシング法）と呼ばれる方法である。図１９（ａ）〜（ｃ）は図１５におけるＡ−Ａ’線による断面構造を表している。
【０１１８】
まず、図１９（ａ）に示すように、スクライブ領域１３に沿って基板１１の主面側から途中まで切り込みを入れ、溝６２を形成する。
次に、図１９（ｂ）に示すように、基板１１の主面側に保護テープ６１を貼り付ける。
【０１１９】
次に、図１９（ｃ）に示すように、基板１１に対して裏面側から溝６２に達するまで研削を行なう。これにより、各チップ領域１２は個々の半導体装置として個片化される。この後、保護テープ６１を剥がして半導体装置を得る。
【０１２０】
以上に説明した通り、本実施形態においての半導体装置及びその製造方法の場合にも、各チップ領域１２の周縁部にその内側の部分を連続して取り囲むように有機保護膜２３’を設けている。また、有機保護膜２３’は、パッシベーション膜２１，２２を貫通する複数の開口部５１を埋め込んでいる。これにより、スクライブ領域１３に沿って切り込みを入れる場合にも複数の開口部５１のアンカー効果により有機保護膜２３’の剥離が抑制され、その後に続く裏面研削時には有機保護膜２３’が切削水の素子形成領域への浸入を確実に抑制するので、チップ領域１２の汚染を防ぐことができる。尚、これは、裏面研削を行なった後にダイシングを行なう際にも適用できる。
【０１２１】
本実施形態では、配線、ビア、シール配線、シールビアの形成のために、平坦化を行なう方法（いわゆるダマシン法）を用いたが、これには限らず、平坦化を伴わない積層方法を用いても良い。
【０１２２】
（第５の実施形態）
次に、第５の実施形態について説明する。図２０は第５の実施形態における半導体装置の構成を例示する要部平面図である。図２１（ａ）、（ｂ）は第５の実施形態における半導体装置の構成を例示する要部断面図であり、それぞれ図２０のＡ−Ａ’線及びＢ−Ｂ’線における断面構造を示す図である。第１〜第４の実施形態の場合と同様に、ウェーハに、複数のチップ領域１２と、各チップ領域１２をダイシングにより分離するためのスクライブ領域１３とが形成された様子を示している。
【０１２３】
以下には、図２０及び図２１（ａ）、（ｂ）に示す半導体装置の構造について、図１２及び図１３（ａ）、（ｂ）に示す第３の実施形態における構造との相違点を主に説明する。尚、同じ構成要素については、同じ符号を付している。
【０１２４】
図２０に示すように、本実施形態の場合、シールリング１４は、平面形状が、第３の実施形態のような方形状ではなく、チップコーナーにおいて面取りされたような、八角形となっている。つまり、チップ領域１２の４辺の中央部分についてはスクライブ領域１３と平行なシーリング１４が形成され、チップ領域１２の４つのコーナー部分では、コーナー部分を形成する２辺に形成されたシーリング１４の端部をつなぐシーリング１４を形成することにより、八角形のシーリング１４を形成する。また、第３の実施形態の場合には、パッシベーション膜２１及び２２を貫通する溝５０が、チップ領域１２におけるシールリング１４よりもスクライブ領域１３側に、チップ領域１２の内側を取り囲むように方形の閉環状に形成されているが、本実施形態の場合には、パッシベーション膜２１、２２を貫通する溝５２は、チップコーナー部において、シールリングに平行な領域５２ｘと、スクライブ領域１３に平行な領域５２ｙとに分離しており、チップ領域１２の内側を取り囲む閉環状を形成しているだけでなく、チップ領域１２のコーナー部分において、溝５２ｘと、溝５２ｙとで、三角形の環状開口部を形成している。更に、第３の実施形態の場合には、有機保護膜２３’はパッシベーション膜２１、２２を貫通する溝５０を埋め込むように、等幅の方形閉環状となっているが、本実施形態の場合には、チップコーナー部ではスクライブ領域１４に平行な溝５２ｘとスクライブ領域１３に平行な溝５２ｙとの両方を埋め込むように略三角形状に形成されている。つまり、閉環状溝５２の上部を含む、チップ領域１２内のシールリング１４よりもスクライブ領域１３側のほぼ全域を覆った構造となっている。
【０１２５】
このような構成の場合も、有機保護膜２３’をチップコーナー部で略三角形状に形成することにより、裏面研削時における保護テープの密着性をより高くすることができ、裏面研削時に切削水によってチップ領域１２が汚染されるのを防ぐことができる。また、ダイシングの際にチッピングやカケが生じやすいチップコーナー部においても、キャップ層４７上に開口部４８を有し、閉環状溝５２を有機保護膜２３’が覆っているため、ダイシングの際のチッピングや膜剥離等によって素子形成領域にダメージが及ぶことはない。さらに、ダイシングのダメージを受けやすく、膜剥離が発生しやすいチップコーナー部においても、有機保護膜２３’が、溝５２ｘ及び溝５２ｙを覆っているため、コーナー剥離や捲れの抑制効果が高く、歩留まりが向上し、製品の信頼性も向上する。
【０１２６】
次に、このような構造を形成するための製造方法について説明する。図２２（ａ）〜（ｄ）及び図２３（ａ）〜（ｄ）は第５の実施形態における半導体装置の製造方法を示す工程断面図であり、それぞれ図２０のＡ−Ａ’線及びＢ−Ｂ’線における断面構造を形成する工程を示す図である。
【０１２７】
まず、第１の実施形態において説明した図３（ａ）〜図５（ｄ）までの工程に従って、図５（ｄ）の構造を形成する。つまり、基板１１を用い、活性層３０及び導電層４０と、配線層１５〜２０からなる積層絶縁膜７０と、これに埋め込まれた配線構造７１及びシールリング１４とを形成する。ここで、本実施形態の場合には、チップコーナー部におけるシールリングの位置は図３（ａ）〜図５（ｄ）に示したものと異なるが、製造の過程は同様である。
【０１２８】
次に、図２２（ａ）及び図２３（ａ）の工程を行なう。まず、最上層の配線層である配線３６上及びシール配線４６上を含む層間絶縁膜２０上に、配線３６の保護膜となるパッシベーション膜２１を堆積する。その後、リソグラフィ法及びドライエッチング法を用いて、パッシベーション膜２１に対し、配線３６上及びシール配線４６上をそれぞれ部分的に開口して、開口部２１ａ及び開口部２１ｂを形成する。それと同時に、チップ領域１２内における、シールリング１４よりもスクライブ領域１３側に、チップ領域の内側を取り囲み、層間絶縁膜２０に達する閉環状の溝５２ａ、５２ａｘ、５２ａｙを形成する。このとき、溝５２ａと溝５２ａｙによって、略方形の閉環状溝が形成され、溝５２ａと溝５２ａｘによって略八角形の閉環状溝が形成されている。
【０１２９】
次に、図２２（ｂ）及び図２３（ｂ）に示すように、パッシベーション膜２１の開口部２１ａに配線３６と接続するパッド電極３７を形成すると共に、開口部２１ｂにシール配線４６と接続するキャップ層４７を形成する。このためには、まず、開口部２１ａ上及び開口部２１ｂ上を含むパッシベーション膜２１上の全面に亘って、例えば、スパッタ法によりＡｌ膜を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、該Ａｌ膜を配線３６上及びシール配線４６上にパターニングし、それぞれパッド電極３７及びキャップ層４７とする。
【０１３０】
次に、図２２（ｃ）及び図２３（ｃ）に示す工程を行なう。まず、チップ領域１２のパッド電極３７上及びキャップ層４７上を含むパッシベーション膜２１上に、他のパッシベーション膜２２を堆積する。続いて、リソグラフィ法及びドライエッチング法を用い、パッシベーション膜２２に対し、パッド電極３７上及びキャップ層４７上にそれぞれ開口部を形成するのと同時に、パッシベーション膜２１に閉環状に形成した溝５２ａ、５２ａｘ、５２ａｙ上に溝５２ｂ、５２ｂｘ、５２ｂｙを形成する。これにより、配線構造７１上にパッド電極３７によりボンディングパッドが形成され、キャップ層４７上に開口部４８が形成され、チップ領域１２の内側を取り囲むパッシベーション膜２１及び２２を貫通する閉環状の溝５２、５２ｘ、５２ｙが形成される。このとき、溝５２と溝５２ｙによって、略方形の閉環状溝が形成され、溝５２と溝５２ｘによって略八角形の閉環状溝が形成されている。
【０１３１】
次に、図２２（ｄ）及び図２３（ｄ）の工程を行なう。まず、パッド電極３７上及びキャップ層４７上及び閉環状溝５２、５２ｘ、５２ｙを含む基板１１上の全面に亘って、例えば、ポリイミドからなる液状樹脂をスピンコート法により塗布する。その後、リソグラフィ法によって露光及び現像を行ない、チップ領域１２におけるパッド電極３７の近傍からシールリング上部に開口部を有する有機保護膜２３を形成すると共に、チップ領域１２内でシールリング１４よりもスクライブ領域１３側に、チップ領域の内側を取り囲み、閉環状溝５２、５２ｘ、５２ｙを覆う有機保護膜２３’を形成する。このとき、有機保護膜２３’は、チップコーナー部において、溝５２ｘと溝５２ｙによって形成される三角形を覆っており、図２０に示すように略三角形状となっている。
【０１３２】
この後は、第１の実施形態において図８（ａ）〜（ｃ）に説明したのと同様に、保護テープ６１を貼り付けて裏面研削した後、ダイシングを実施して個々の半導体装置に分離する。
【０１３３】
以上のような製造方法によると、工程数を増加することなく、チップコーナー部の剥離を抑制する有機保護膜２３’を形成することができる。このため、裏面研削時に切削水の浸入によるチップ領域の汚染が抑制でき、ダイシング時のダメージや膜剥離等が素子形成領域に達するのを抑制でき、チップコーナー部が補強された半導体装置が製造できる。
【０１３４】
以上、本発明の技術について５つの具体例を挙げて説明したが、以上に限定するものではなく、構成の趣旨を外れない範囲で各種の変更が可能である。
例えば、上述の実施形態においては、有機保護膜としてはポリイミドを使用したが、これに限定されず、ポリベンゾオキサゾール（ＰＢＯ）等を使用しても良い。
【０１３５】
また、第４の実施形態において先ダイシング工法を説明したが、他の実施形態において先ダイシング工法を用いても良い。更に、第４の実施形態において、裏面研削時の後にダイシングを行なう方法を取ることも可能である。
【０１３６】
また、上記説明において、保護膜２３’をパッシベーション膜２１及び２２の開口部に形成しない例で説明した実施形態に対しても、保護膜２３’をパッシベーション膜２１及び２２の開口部に形成することができる。また、いずれの実施形態においても保護膜２３’下部の溝を不連続に形成することもできる。また、パッド電極３７とキャップ層４７の間に保護膜２３を形成する場合と形成しない場合について説明したが、いずれの実施形態においても、形成しても良いし、形成しなくても良い。
【産業上の利用可能性】
【０１３７】
本発明は、ウェーハの裏面研削やダイシングの際に生じる、水分の浸入による汚れ、あるいは割れ、クラック、チッピング、層間剥離等の物理的損傷を抑制することができ、半導体ウェーハに複数の半導体チップを形成し、スクライブ領域をダイシングすることにより形成する半導体装置及びその製造方法等に有用である。
【符号の説明】
【０１３８】
１１、１１１                          基板
１２、１１２                          チップ領域
１３、１１３                          スクライブ領域
１４、１１４                          シールリング
１５、１６、１７、１８、１９、２０    層間絶縁膜
１１５、１１６、１１７、１１８、１１９、１２０    層間絶縁膜
１５ａ、１７ａ、１９ａ                ビアホール
１５ｂ、１７ｂ、１９ｂ                溝状凹部
１６ａ、１８ａ、２０ａ                配線溝
１６ｂ、１８ｂ、２０ｂ                シール配線溝
２１、２２、１２１、１２２            パッシベーション膜
２１ａ、２１ｂ                        開口部
２３、２３’、１２３                  保護膜
３０、１３０                          活性層
３１、３３、３５                      ビア
１３１、１３３、１３５                ビア
３２、３４、３６                      配線
１３２、１３４、１３６                配線
３７、１３７                          パッド電極
４０、１４０                          導電層
４１、４３、４５                      シールビア
１４１、１４３、１４５                シールビア
４２、４４、４６                      シール配線
１４２、１４４、１４６                シール配線
４７、１４７                          キャップ層
４８、４８ａ、４８ｂ                  開口部
４９                                  開口部
５０、５０ａ、５０ｂ                  閉環状溝
５１、５１ａ、５１ｂ                  開口部
５２、５２ａ、５２ｂ                  溝
５２ｘ、５２ａｘ、５２ｂｘ            溝
５２ｙ、５２ａｙ、５２ｂｙ            溝
６１                                  保護テープ
６２                                  溝
７０、１７０                          積層絶縁膜
７１、１７１                          配線構造
【図１】
2011216753.tif 000003
【図２】
2011216753.tif 000004
【図３】
2011216753.tif 000005
【図４】
2011216753.tif 000006
【図５】
2011216753.tif 000007
【図６】
2011216753.tif 000008
【図７】
2011216753.tif 000009
【図８】
2011216753.tif 000010
【図９】
2011216753.tif 000011
【図１０】
2011216753.tif 000012
【図１１】
2011216753.tif 000013
【図１２】
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【図１３】
2011216753.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2011216753.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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