(57)【要約】【課題】トレンチゲートを含むトランジスタにおいて、ゲート側方におけるソース・ドレイン間の短絡を防ぎ、トランジスタの動作を良好に制御する。【解決手段】半導体装置１００は、ドレイン領域１０６およびソース領域１０８の間に形成され、素子分離領域１０４を貫通して基板１０２にまで達するトレンチ内に形成されたトレンチゲート１１８を含む。また、平面視において、トレンチゲート１１８の外縁には素子分離領域１０４が形成されている。ここで、トレンチゲート１１８は、ソース領域１０８からトレンチゲート１１８の下方を介してドレイン領域１０６に到る第１の経路Ｐ１が、ソース領域１０８からトレンチゲート１１８の側方を介してドレイン領域１０６に到る第２の経路Ｐ２または第３の経路Ｐ３よりも短くなるように形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の一面に形成された素子分離領域と、
前記基板の一面に形成されるとともに、前記素子分離領域により分離されたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の間に形成され、前記素子分離領域を貫通して前記基板にまで達するトレンチ内に形成されたゲート酸化膜およびゲート電極を含むトレンチゲートと、
を含み、
平面視において、前記トレンチゲートの外縁には前記素子分離領域が形成されており、
前記トレンチゲートは、前記ソース領域から前記トレンチゲートの下方を介して前記ドレイン領域に到る第１の経路が、前記ソース領域から前記トレンチゲートの側方を介して前記ドレイン領域に到る第２の経路よりも短くなるように形成された半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ソース領域および前記ドレイン領域は、それぞれ、一方向に延在して形成され、
前記トレンチゲートは、前記ソース領域および前記ドレイン領域の間において、前記一方向に前記ソース領域および前記ドレイン領域よりも長く延在して形成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記ソース領域および前記ドレイン領域は、それぞれ、一方向に延在して形成され、
前記トレンチゲートは、前記ソース領域および前記ドレイン領域の間において前記一方向に延在して形成されるとともに、前記ソース領域または前記ドレイン領域の方向に屈曲して、当該ソース領域または当該ドレイン領域の前記一方向における両端にそれぞれ延在する屈曲部を有する半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記ソース領域および前記ドレイン領域は、それぞれ、一方向に延在して形成され、
前記トレンチゲートは、前記ソース領域および前記ドレイン領域の間において前記一方向に延在して形成されるとともに、前記ソース領域または前記ドレイン領域の周囲を取り囲む環状に形成された半導体装置。
【請求項５】
請求項１から４いずれかに記載の半導体装置において、
前記ソース領域から前記トレンチゲートの側方を介して前記ドレイン領域に到る前記第２の経路には、前記ソース領域および前記ドレイン領域と反対導電型の不純物イオンを含む反対導電型領域が形成された半導体装置。
【請求項６】
トレンチゲートを含む半導体装置の製造方法であって、
素子分離領域が一面に形成された基板の前記素子分離領域と重なる領域内にトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜およびゲート電極から構成されるトレンチゲートを形成する工程と、
前記トレンチゲートおよび前記素子分離領域とを間に挟んで互いに分離されたソース領域およびドレイン領域を形成する工程と、
を含み、
前記トレンチゲートは、前記ソース領域から前記トレンチゲートの下方を介して前記ドレイン領域に到る第１の経路が、前記ソース領域から前記トレンチゲートの側方を介して前記ドレイン領域に到る第２の経路よりも短くなるように形成された半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記トレンチを形成する工程において、前記トレンチが形成される領域において、前記素子分離領域の膜厚が等しい半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくに、トレンチゲートを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン基板等の基板の一面にトレンチを形成し、当該トレンチ内にゲート絶縁膜およびゲート電極を形成したトレンチゲートが知られている。このようなトレンチゲートを用いると、配置面積が縮小されるという利点がある。
【０００３】
特許文献１および２（ＵＳ２００４／００８９８９２Ａ１、および特開２００２−３４３９６３号公報）には、半導体基板にソース又はドレインとなる不純物導入層を形成し、該半導体基板に第１の溝を穿ち、第１の溝の側壁に絶縁材料からなるサイドウォールを形成し、サイドウォールをマスクとして第１の溝の底面に第２の溝を穿ち、第２の溝の底面にゲート絶縁膜を形成し、第２の溝及び第１の溝を埋めるようにゲートを形成することを特徴とする溝ゲート型電界効果トランジスタの製造方法が記載されている。
【０００４】
特許文献３（特開平０５−０１３４３７号公報）には、チャネルとソース，ドレインとの間に、フィールド酸化膜下部に形成された電界緩和領域を有する高耐圧ＭＯＳトランジスタに於いて、前記フィールド酸化膜から、該フィールド酸化膜下部に形成された電界緩和領域を貫通し、半導体基板の所望の深さまで設けられた孔の内面にゲート酸化膜が形成され、且つ前記孔にポリシリコンが埋設されたゲート領域を有することを特徴とする高耐圧ＭＯＳトランジスタが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＵＳ２００４／００８９８９２Ａ１
【特許文献２】特開２００２−３４３９６３号公報
【特許文献３】特開平０５−０１３４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、基板の一面には、ドレイン領域やソース領域等の不純物拡散領域を分離する素子分離領域が形成されている。素子分離領域は、絶縁膜により構成される。そのため、基板の一面側の表面には、基板を構成する半導体材料が形成された領域と素子分離領域を構成する絶縁膜が形成された領域とが存在する。基板にトレンチを形成する際に、トレンチをこのような異なる領域にまたがって形成すると、異なる材料のエッチング選択比の違いから、トレンチが良好に形成されないことがある。たとえば、半導体材料の方が絶縁膜よりもエッチングされやすい条件でエッチングすると、半導体材料が形成された領域の方が深くエッチングされてしまう。一方、絶縁膜の方が半導体材料よりもエッチングされやすい条件でエッチングすると、絶縁膜が形成された領域の方が深くエッチングされてしまう。そのため、トレンチ底部に段差が生じたりする。これにより、ゲート電極の埋め込みが困難になるといった問題があった。
【０００７】
特許文献１および２に記載の技術において、ゲート長方向に沿った断面では、トレンチを形成する際に基板を構成する半導体材料をエッチングするようになっている。同様に、特許文献３に記載の技術においても、ゲート長方向に沿った断面では、トレンチを形成する際にフィールド酸化膜をエッチングした後半導体材料をエッチングするようになっている。
【０００８】
しかし、いずれの文献においても、ゲートの長軸方向の端部の構成については考慮されていない。トレンチゲートを含むトランジスタは、動作時には、ソース領域からトレンチゲートの下方を介してドレイン領域に到る経路が電流経路となる。これにより、トランジスタが設計通りに動作する。しかし、ソース領域およびドレイン領域の長軸方向の端部で、ソース領域とドレイン領域との短絡が生じて予期しない電流経路が形成されてしまうことがある。このような電流経路が形成されてしまうと、トランジスタの動作を制御することができなくなってしまう。
【課題を解決するための手段】
【０００９】
本発明によれば、
基板と、
前記基板の一面に形成された素子分離領域と、
前記基板の一面に形成されるとともに、前記素子分離領域により分離されたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の間に形成され、前記素子分離領域を貫通して前記基板にまで達するトレンチ内に形成されたゲート酸化膜およびゲート電極を含むトレンチゲートと、
を含み、
平面視において、前記トレンチゲートの外縁には前記素子分離領域が形成されており、
前記トレンチゲートは、前記ソース領域から前記トレンチゲートの下方を介して前記ドレイン領域に到る第１の経路が、前記ソース領域から前記トレンチゲートの側方を介して前記ドレイン領域に到る第２の経路よりも短くなるように形成された半導体装置が提供される。
【００１０】
本発明によれば、
トレンチゲートを含む半導体装置の製造方法であって、
素子分離領域が一面に形成された基板の前記素子分離領域と重なる領域内にトレンチを形成する工程と、
前記トレンチ内にゲート絶縁膜およびゲート電極から構成されるトレンチゲートを形成する工程と、
前記トレンチゲートおよび前記素子分離領域とを間に挟んで互いに分離されたソース領域およびドレイン領域を形成する工程と、
を含み、
前記トレンチゲートは、前記ソース領域から前記トレンチゲートの下方を介して前記ドレイン領域に到る第１の経路が、前記ソース領域から前記トレンチゲートの側方を介して前記ドレイン領域に到る第２の経路よりも短くなるように形成された半導体装置の製造方法が提供される。
【００１１】
この構成によれば、トレンチゲートは、外縁が素子分離領域で囲まれた構成となっており、つまりその全体が素子分離領域と重なる領域内に形成される。そのため、ゲートの長軸方向の端部においてもトレンチが段差等含まず良好に形成される。これにより、ゲート電極の埋め込みを良好にすることができる。また、トレンチゲートは、ソース領域からトレンチゲートの下方を介してドレイン領域に到る第１の経路が、ソース領域からトレンチゲートの側方を介してドレイン領域に到る第２の経路よりも短くなるように形成されるので、ゲート側方におけるソース・ドレイン間の短絡を防ぎ、トランジスタの動作を良好に制御することができる。
【００１２】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１３】
本発明によれば、トレンチゲートを含むトランジスタにおいて、ゲート側方におけるソース・ドレイン間の短絡を防ぎ、トランジスタの動作を良好に制御することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す平面図である。
【図２】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造途中の段階の構成を示す平面図である。
【図８】本発明の実施の形態における半導体装置の製造途中の段階の構成を示す平面図である。
【図９】本発明の実施の形態における半導体装置の製造途中の段階の構成を示す断面図である。
【図１０】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図１１】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図１２】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図１３】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【図１４】図１３に示した半導体装置のＣ−Ｃ’断面を示す図である。
【図１５】従来の半導体装置の問題点を説明するための図である。
【図１６】従来の半導体装置の問題点を説明するための図である。
【図１７】従来の半導体装置の問題点を説明するための図である。
【図１８】従来の半導体装置の問題点を説明するための図である。
【図１９】従来の半導体装置の問題点を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１は、本実施の形態における半導体装置の構成の一例を示す平面図である。図２（ａ）は、図１のＡ−Ａ’断面図である。図２（ｂ）は、図１のＢ−Ｂ’断面図である。
半導体装置１００は、基板１０２と、基板１０２の一面に形成された素子分離領域１０４と、基板１０２の一面に形成されるとともに、素子分離領域１０４により分離されたドレイン領域１０６およびソース領域１０８と、基板１０２の一面において、ドレイン領域１０６とソース領域１０８との間に設けられたトレンチゲート１１８とを含む。本実施の形態において、半導体装置１００は、トレンチゲート１１８を含む高耐圧ＭＯＳトランジスタを含む。基板１０２は、たとえばシリコン基板等の半導体基板である。ドレイン領域１０６は、低濃度ドレイン領域１１０と、低濃度ドレイン領域１１０上の基板１０２表面に形成された高濃度ドレイン領域１１４とを含む。ソース領域１０８は、低濃度ソース領域１１２と、低濃度ソース領域１１２上の基板１０２表面に形成された高濃度ソース領域１１６とを含む。トレンチゲート１１８は、ゲート絶縁膜１２２およびゲート電極１２０を含む。
【００１７】
半導体装置１００は、さらに、基板１０２上に形成された層間絶縁膜１６０と、層間絶縁膜１６０内に形成されたコンタクト１３０、コンタクト１３２、およびコンタクト１３４とを含む。コンタクト１３０は、高濃度ドレイン領域１１４に接続されている。コンタクト１３２は、高濃度ソース領域１１６に接続されている。コンタクト１３４は、ゲート電極１２０に接続されている。
【００１８】
次に、本実施の形態におけるトレンチゲート１１８の構成を説明する。
本実施の形態において、平面視において、トレンチゲート１１８の外縁には全体にわたって素子分離領域１０４が形成されている。すなわち、後述するように、本実施の形態においてトレンチゲート１１８のトレンチは、平面視で素子分離領域１０４と重なる領域内に形成される。また、トレンチゲート１１８は、素子分離領域１０４を貫通して基板１０２にまで達するトレンチ内に形成されている。また、本実施の形態において、トレンチゲート１１８は、ソース領域１０８からトレンチゲート１１８の下方を介してドレイン領域１０６に到る第１の経路Ｐ１（図２（ａ））が、ソース領域１０８からトレンチゲート１１８の側方を介してドレイン領域１０６に到る第２の経路Ｐ２または第３の経路Ｐ３（図１）よりも短くなるように形成される。本実施の形態において、図２に示すように、トレンチゲート１１８は、素子分離領域１０４よりも深く形成される。これにより、第１の経路Ｐ１の長さを長くすることができる。
【００１９】
ドレイン領域１０６およびソース領域１０８は、それぞれ、一方向（図１の上下方向）に延在して形成される。本実施の形態において、トレンチゲート１１８は、ドレイン領域１０６およびソース領域１０８の間において、一方向にドレイン領域１０６およびソース領域１０８よりも長く延在して形成されている。
【００２０】
ここで、図２（ａ）に示すように、第１の経路Ｐ１は、ソース領域１０８の下端からトレンチゲート１１８の下端までの距離Ｌ１、トレンチゲート１１８の幅Ｌ２、トレンチゲート１１８の下端からドレイン領域１０６の下端までの距離Ｌ３の合計とすることができる。また、第２の経路Ｐ２は、図１に示すように、一方向におけるソース領域１０８（低濃度ソース領域１１２）の一端からトレンチゲート１１８の一端までの距離Ｌ４、トレンチゲート１１８の幅Ｌ２、さらに距離Ｌ４の合計とすることができる。また、第３の経路Ｐ３は、一方向におけるソース領域１０８（低濃度ソース領域１１２）の他端からトレンチゲート１１８の一端までの距離Ｌ５、トレンチゲート１１８の幅Ｌ２、さらに距離Ｌ５の合計とすることができる。
【００２１】
この場合、本実施の形態において、トレンチゲート１１８は、第１の経路Ｐ１＝（距離Ｌ１＋幅Ｌ２＋距離Ｌ３）が、第２の経路Ｐ２＝（幅Ｌ２＋２×距離Ｌ４）、および第３の経路Ｐ３＝（幅Ｌ２＋２×距離Ｌ５）よりも短くなるように形成することができる。ここで、ゲート側方におけるソース・ドレイン間の短絡を安定的に防ぐために、第２の経路Ｐ２および第３の経路Ｐ３は、第１の経路Ｐ１の２倍以上とすることができる。このような構成により、ドレイン領域１０６およびソース領域１０８の長軸方向の端部で、ドレイン領域１０６とソース領域１０８との短絡が生じて予期しない電流経路が形成されてしまうのを防ぐことができる。なお、本実施の形態において、第２の経路Ｐ２と第３の経路Ｐ３とは、等しいものとすることができる。
【００２２】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図３から図６は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。図３から図６は、図１のＡ−Ａ’断面に対応する。図７および図８は、平面図である。なお、以下では、一方の導電型のトランジスタを形成する手順のみを説明する。基板１０２上に他の導電型のトランジスタも形成する場合は、不純物イオンの注入時等に、他の導電型のトランジスタを形成する領域を適宜レジスト膜等で保護するが、そのような処理についての説明は省略する。
【００２３】
まず、基板１０２の一面に、素子分離領域１０４を形成するための凹部を形成する。次いで、凹部内にたとえば化学気相成長法（ＣＶＤ：chemical vapor deposition）により絶縁膜を形成する。ここで、絶縁膜は、たとえばシリコン酸化膜や、シリコン窒化膜のライナー膜とシリコン酸化膜との積層膜等とすることができる。この後、化学機械研磨法（ＣＭＰ：chemical mechanical polish）により、凹部の外部に露出した絶縁膜を除去する。これにより、素子分離領域１０４が形成される（図３（ａ））。図７に示すように、後にドレイン領域１０６（高濃度ドレイン領域１１４）およびソース領域１０８（高濃度ソース領域１１６）となる領域の基板１０２の一面が、素子分離領域１０４で分離される。
【００２４】
つづいて、基板１０２上にレジスト膜１５０を形成する。レジスト膜１５０には、トレンチゲート１１８が形成されるトレンチ１０３を形成するための開口部１５２が形成されている（図３（ｂ））。本実施の形態において、図８に示すように、レジスト膜１５０の開口部１５２は、平面視で素子分離領域１０４と重なる領域内に形成される。なお、ここで素子分離領域１０４と重なる領域とは、表面にのみ素子分離領域１０４が形成された領域ではなく、深さ方向の全体にわたって、素子分離領域１０４が他の領域と同じ厚さに形成された領域とすることができる。言い換えると、平面視でレジスト膜１５０の開口部１５２が形成された領域にわたって、素子分離領域１０４の膜厚が略等しい構成とすることができる。
【００２５】
この状態を図９を参照して説明する。図９は、図１のＢ−Ｂ’断面に対応する。
たとえば、素子分離領域１０４をＳＴＩ(Shallow Trench Isolation)またはＬＯＣＯＳ(local oxidation of silicon)のいずれで形成する場合でも、エッチングの特性や酸化の特性により、素子分離領域１０４は、下方に行くに従って幅が狭くなり、縮むように形成される。そのため、図２、図３から図６、および図９に示すように、断面で見ると、素子分離領域１０４は下方に行くにつれて幅が狭くなるテーパー形状に形成される。本実施の形態において、レジスト膜１５０の開口部１５２は、このようなテーパー部分とは重ならず、端部からある程度距離を隔てた膜厚が一定となっている内周部分に形成される。
【００２６】
次いで、レジスト膜１５０をマスクとして、素子分離領域１０４およびその下方の基板１０２をエッチングしてトレンチ１０３を形成する（図４（ａ））。本実施の形態において、上述したように、レジスト膜１５０の開口部１５２が、平面視で素子分離領域１０４と重なる領域内に形成されている。また、この領域において、素子分離領域１０４の膜厚は略等しい。そのため、トレンチ１０３を形成する際に、全面にわたって、単一の材料をエッチングするようにできるので、トレンチ１０３に段差等が形成されるのを防ぐことができる。
【００２７】
この後、レジスト膜１５０をたとえばアッシング等により除去する。つづいて、トレンチ１０３内に、ゲート絶縁膜１２２およびゲート電極１２０を形成する。この手順は、たとえば以下のように行うことができる。まず、たとえば、シリコン基板である基板１０２の表面に熱処理によりシリコン酸化膜を形成する。これによりゲート絶縁膜１２２が形成される。次いで、そのシリコン酸化膜上に、たとえばＣＶＤ法によりポリシリコン膜等の導電膜を形成する。これによりゲート電極１２０が形成される。この後、トレンチ１０３外部に露出したゲート電極１２０およびゲート絶縁膜１２２をＣＭＰ等で除去することにより、トレンチゲート１１８が形成される（図４（ｂ））。
【００２８】
つづいて、基板１０２上の全面に、低濃度ドレイン領域１１０および低濃度ソース領域１１２を形成するための開口部が形成されたレジスト膜(不図示)を形成し、比較的低濃度の不純物イオンをイオン注入し、低濃度ドレイン領域１１０および低濃度ソース領域１１２を形成する（図５（ａ））。次いで、低濃度ドレイン領域１１０および低濃度ソース領域１１２の表面の素子分離領域１０４から露出した箇所に比較的高濃度の不純物イオンをイオン注入し、高濃度ドレイン領域１１４および高濃度ソース領域１１６を形成する。（図５（ｂ））。ここで、高濃度ドレイン領域１１４および高濃度ソース領域１１６は、素子分離領域１０４やトレンチゲート１１８が形成された領域以外の領域に、自己整合的に形成される。
【００２９】
この後、基板１０２上に層間絶縁膜１６０を形成する（図６（ａ））。つづいて、層間絶縁膜１６０にコンタクトホールを形成し、各コンタクトホール内を導電性材料で埋め込み、コンタクト１３０、コンタクト１３２、およびコンタクト１３４を形成する（図６（ｂ）、図１）。以上により、図１および図２に示した半導体装置１００が形成される。
【００３０】
次に、本実施の形態における半導体装置１００の効果を説明する。
図１５から図１７を参照して、トレンチゲートが素子分離領域と重ならない領域にもわたって形成される場合の問題点を説明する。図１５から図１７は、トレンチゲートの長軸方向に沿った断面図である。ここで、半導体装置１０は、基板１２と、基板１２に形成された素子分離領域１４と、基板１２上に形成されたレジスト膜５０とを含む。レジスト膜５０には、トレンチ１３を形成するための開口部５２が形成されている。ここで、開口部５２は、素子分離領域１４が形成された領域だけでなく、素子分離領域１４が形成されておらず表面に基板１２が露出した領域にまでわたって形成されている。このような場合、トレンチ１３を形成する際に、基板１２は第１のエッチングレートＥ１でエッチングされ、素子分離領域１４は、第１のエッチングレートＥ１とは異なる第２のエッチングレートＥ２でエッチングされる。ここで、第１のエッチングレートＥ１の方が第２のエッチングレートＥ２よりもレートが高いとすると、表面に素子分離領域１４が形成されていない領域の方が速くエッチングされ、図１６に示したような段差が形成される。一方、第２のエッチングレートＥ２の方が第１のエッチングレートＥ１よりもレートが高いとすると、表面に素子分離領域１４が形成された領域の方が速くエッチングされ、図１７に示したような段差が形成される。このように、いずれの場合でも、トレンチ１３底部に段差が生じたりする。これにより、ゲート電極の埋め込みが困難になる。
【００３１】
さらに、たとえば特許文献１や特許文献２に記載されたように、基板を構成する半導体材料が露出した領域のみをエッチングする場合にも問題がある。図１８および図１９を参照して説明する。図１８も、トレンチゲートの長軸方向に沿った断面図である。ここで、トレンチ１３は、素子分離領域１４で囲まれた基板１２に形成される。この場合、たとえば、図１８に示したように、トレンチ１３の端部横に基板１２が残ったままだと、この領域が、ゲート側方におけるソース・ドレイン間の短絡を生じさせる電流経路となってしまう。また、図１９に示したように、素子分離領域１４との境界に沿ってトレンチ１３を形成する場合でも、上述したように、素子分離領域１４は、下方に行くにつれて幅が狭くなるテーパー形状に形成されてしまうため、このテーパー部分で基板１２のエッチング残りが生じ、この領域が、ゲート側方におけるソース・ドレイン間の短絡を生じさせる電流経路となってしまう。
【００３２】
一方、本実施の形態における半導体装置１００の構成によれば、トレンチゲート１１８のトレンチ１０３は、その全体が平面視で素子分離領域１０４と重なる領域に形成されるので、トレンチゲート１１８の長軸方向の端部においても、トレンチが段差等含まず良好に形成される。とくに、本実施の形態における半導体装置１００によれば、図９を参照して説明したように、トレンチ１０３を形成するためのレジスト膜１５０の開口部１５２が、素子分離領域１０４の端部からある程度距離を隔てた膜厚が一定となっている内周部分に形成されるので、トレンチ１０３に段差等が生じるのを防ぐことができる。これにより、ゲート電極１２０の埋め込みを良好にすることができる。また、これにより、高歩留まりで、トレンチゲート本来の素子面積縮小効果を得ることができる。
【００３３】
また、トレンチゲート１１８は、ソース領域１０８からトレンチゲート１１８の下方を介してドレイン領域１０６に到る第１の経路が、ソース領域１０８からトレンチゲート１１８の側方を介してドレイン領域１０６に到る第２の経路よりも短くなるように形成されるので、ゲート側方におけるソース・ドレイン間の短絡を防ぎ、トランジスタの動作を良好に制御することができる。
【００３４】
次に、本実施の形態における半導体装置１００の構成の他の例を説明する。
図１０から図１２は、本実施の形態における半導体装置１００の構成の他の例を示す平面図である。
図１０および図１１に示した例では、ドレイン領域１０６およびソース領域１０８は、それぞれ一方向(図中上下方向)に延在して形成される。また、トレンチゲート１１８は、ドレイン領域１０６およびソース領域１０８の間において一方向に延在して形成されるとともに、ドレイン領域１０６またはソース領域１０８の方向に屈曲して、当該ドレイン領域１０６またはソース領域１０８の一方向における両端にそれぞれ延在する屈曲部を有する。
【００３５】
図１０に示した例では、トレンチゲート１１８は、ドレイン領域１０６の方向に屈曲した構成を示す。このような構成とすることにより、第２の経路Ｐ２および第３の経路Ｐ３を長くすることができる。たとえば、ここで示した例では、第２の経路Ｐ２および第３の経路Ｐ３を(幅Ｌ７＋２×距離Ｌ６）とすることができる。ここで、幅Ｌ７は、トレンチゲート１１８が屈曲した分だけ、図１に示した幅Ｌ２よりも長くすることができる。そのため、図２に示した第１の経路Ｐ１＝（距離Ｌ１＋幅Ｌ２＋距離Ｌ３）を第２の経路Ｐ２や第３の経路Ｐ３よりも充分短くすることができる。なお、ここでは、トレンチゲート１１８がドレイン領域１０６の方向に屈曲した構成を示したが、トレンチゲート１１８がソース領域１０８の方向に屈曲した構成としても、同様の効果が得られる。
【００３６】
図１１に示した例では、トレンチゲート１１８が、ドレイン領域１０６およびソース領域１０８の両方にそれぞれ屈曲した構成を示す。このような構成とすることにより、第２の経路Ｐ２および第３の経路Ｐ３をさらに長くすることができる。たとえば、ここで示した例では、第２の経路Ｐ２および第３の経路Ｐ３を(幅Ｌ９＋２×距離Ｌ８）とすることができる。ここで、幅Ｌ９は、トレンチゲート１１８がドレイン領域１０６とソース領域１０８の双方の方向に屈曲した分だけ、図１１に示した幅Ｌ７よりも長くすることができる。そのため、図２に示した第１の経路Ｐ１＝（距離Ｌ１＋幅Ｌ２＋距離Ｌ３）を第２の経路Ｐ２や第３の経路Ｐ３よりもさらに充分短くすることができる。
【００３７】
図１２に示した例でも、ドレイン領域１０６およびソース領域１０８は、それぞれ一方向(図中上下方向)に延在して形成される。また、トレンチゲート１１８は、ドレイン領域１０６およびソース領域１０８の間において一方向に延在して形成されるとともに、ドレイン領域１０６またはソース領域１０８の周囲を取り囲む環状に形成される。ここでは、ドレイン領域１０６の周囲にトレンチゲート１１８が環状に形成された例を示すが、トレンチゲート１１８は、ソース領域１０８の周囲に環状に形成された構成とすることもできる。このような構成とすることにより、ゲート側方におけるソース・ドレイン間の短絡を防ぐことができる。
【００３８】
さらに、図１３および図１４は、本実施の形態における半導体装置１００の構成の他の例を示す図である。ここでは、第２の経路Ｐ２や第３の経路Ｐ３に、ドレイン領域１０６およびソース領域１０８と反対導電型の不純物イオンを含む反対導電型領域１７０が設けられている。図１３は、半導体装置１００のトレンチゲート１１８の長軸方向に沿った断面図、図１４は、図１３のＣ−Ｃ’断面に該当する平面断面図である。
【００３９】
たとえば、半導体装置１００が、ドレイン領域１０６およびソース領域１０８がｎ型不純物イオンを含むｎＭＯＳの場合、反対導電型領域１７０は、ボロン等のｐ型不純物イオンを含むことができる。これにより、トレンチゲート１１８の側方を介した第２の経路Ｐ２や第３の経路Ｐ３において、ドレイン領域１０６とソース領域１０８との間の導通が生じるための閾値電圧が高くなり、電流経路が形成されにくくなる。これにより、ゲート側方におけるソース・ドレイン間の短絡を防ぐことができる。
【００４０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４１】
１０  半導体装置
１２  基板
１３  トレンチ
１４  素子分離領域
５０  レジスト膜
５２  開口部
１００ 半導体装置
１０２ 基板
１０３ トレンチ
１０４ 素子分離領域
１０６ ドレイン領域
１０８ ソース領域
１１０ 低濃度ドレイン領域
１１２ 低濃度ソース領域
１１４ 高濃度ドレイン領域
１１６ 高濃度ソース領域
１１８ トレンチゲート
１２０ ゲート電極
１２２ ゲート絶縁膜
１３０ コンタクト
１３２ コンタクト
１３４ コンタクト
１５０ レジスト膜
１５２ 開口部
１６０ 層間絶縁膜
１７０ 反対導電型領域
Ｐ１ 第１の経路
Ｐ２ 第２の経路
Ｐ３ 第３の経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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