(57)【要約】【課題】自律型インピーダンス調整回路の消費電力を低減する。【解決手段】本発明による半導体集積回路（１００）は、レプリカドライバ（Ｐ４０、Ｎ４０）及び出力ドライバ（２０）の駆動能力を変更するために逐次出力されるコンパレータ（Ｐ１０、Ｎ１０）の出力（カウントデータ）に応じて、ドライバの駆動能力の変更を一時的に停止する。【選択図】図３
2011040983.tif 000002
【特許請求の範囲】
【請求項１】
出力が伝送路に接続され、インピーダンス調整コードに応じて電流駆動能力が変更される出力ドライバと、
出力が前記伝送路のインピーダンスのＫ倍（Ｋは自然数）の抵抗値に設定されたレプリカ抵抗に結合され、前記インピーダンス調整コードに応じて電流駆動能力が変更されるレプリカドライバと、
前記レプリカドライバの出力電圧と参照電圧との比較結果をカウントデータとして出力するコンパレータと、
前記カウントデータに応じたカウント動作によって前記インピーダンス調整コードを生成するカウンタと、
前記カウントデータを逐次的に取り込み、取り込んだ複数のカウントデータに応じて、前記カウンタにおけるカウント動作を所定の期間停止させるカウンタ制御回路と、
を具備する
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記カウンタ制御回路は、
前記カウントデータを逐次的に格納するラッチ回路と、
前記ラッチ回路に格納された複数のカウントデータの値を比較し、比較結果に基づいて前記カウンタのカウント動作を制御する比較判定回路と
を備え、
前記比較判定回路は、前記ラッチ回路が保持する複数のカウントデータに異なる値のカウントデータが含まれる場合、前記カウンタのカウント動作を停止させる
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記カウンタは、前記比較判定回路を介して入力されるクロック信号に同期して、前記インピーダンス調整コードを変更し、
前記比較判定回路は、前記ラッチ回路が保持する全てのカウントデータの値が一致する場合、前記クロック信号を前記カウンタに出力し、前記ラッチ回路に異なる値のカウントデータが含まれる場合、前記クロック信号の前記カウンタへの入力を遮断する
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記ラッチ回路は、内部クロック信号に同期して前記コンパレータから前記カウントデータを取り込むシフトレジスタを備え、
前記比較判定回路は、前記シフトレジスタが保持する複数のカウントデータを所定のタイミングで取り出して一致判定を行なう
半導体集積回路。
【請求項５】
請求項３又は４に記載の半導体集積回路において、
前記クロック信号は、内部クロック信号に同期して前記比較判定回路に入力される
半導体集積回路。
【請求項６】
請求項４又は５に記載の半導体集積回路において、
前記内部クロック信号を生成する内部クロック生成回路を更に具備する
半導体集積回路。
【請求項７】
請求項１から６のいずれか１項に記載の半導体集積回路において、
前記出力ドライバは、それぞれのソース及びドレインが第１電源と出力端子との間に並列接続されたｎ個の第１トランジスタと、それぞれのソース及びドレインが第２電源と前記出力端子との間に接続されたｎ個の第２トランジスタとを備え、
前記ｎ個の第１トランジスタと第２トランジスタは、ゲートに入力されるｎビットの前記インピーダンス調整コードに応じて、それぞれのソースとドレイン間の電気的接続が制御される
半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路において、
前記レプリカドライバは、それぞれのソース及びドレインが前記第１電源と前記レプリカ抵抗との間に並列接続されたｎ個の第３トランジスタを備え、
前記ｎ個の第３トランジスタは、ゲートに入力されるｎビットの前記インピーダンス調整コードに応じて、それぞれのソースとドレイン間の電気的接続が制御される
半導体集積回路。
【請求項９】
請求項１から８のいずれか１項に記載の半導体集積回路と、
メモリセルアレイと、
を具備し、
前記メモリセルアレイから読み出されたデータは、前記半導体集積回路における出力ドライバを介してデータバスに出力される
半導体記憶装置。
【請求項１０】
伝送路のインピーダンスのＫ倍（Ｋは自然数）の抵抗値に設定されたレプリカ抵抗に接続され、出力インピーダンスの調整を自律的に行なう半導体集積回路であって、
前記伝送路に結合され、インピーダンス調整コードに応じて電流駆動能力が変更される出力ドライバと、
前記レプリカ抵抗に結合され、前記インピーダンス調整コードに応じて電流駆動能力が変更されるレプリカドライバと、
前記レプリカドライバの出力電圧と参照電圧との比較結果を出力するコンパレータと、
第１のクロック信号に応じて前記比較結果をカウントして前記インピーダンス調整コードを生成するカウンタと、
第２のクロック信号に応じて前記比較結果を取得し、直近の比較結果を所定の回数分記憶するカウンタ制御回路とを有し、
前記カウンタ制御回路は、前記記憶した比較結果が全て一致した場合以外は、前記カウンタへの前記第１のクロックの供給を停止することを特徴とする半導体集積回路。
【請求項１１】
請求項１０に記載の半導体集積回路において、
前記カウンタ制御回路は、前記記憶した比較結果が全て一致した場合には、前記カウンタに前記第１クロックを供給することを特徴とする半導体集積回路。
【請求項１２】
請求項１０又は１１に記載の半導体集積回路において、
前記カウンタ制御回路は、前記カウンタ制御回路が記憶する前記比較結果の数に応じた期間、前記第１クロックの供給を停止することを特徴とする半導体集積回路。
【請求項１３】
請求項１０から１２のいずれか１項に記載の半導体集積回路において、
前記第１のクロックと前記第２のクロックは、同一のクロック源より生成されたクロック信号であることを特徴とする半導体集積回路。
【請求項１４】
伝送路のインピーダンスのｎ倍（ｎは自然数）の抵抗値に設定されたレプリカ抵抗に接続され、出力インピーダンスの調整を自律的に行なう半導体集積回路であって、
前記伝送路に結合され、インピーダンス調整コードに応じて電流駆動能力が変更される出力ドライバと、
前記レプリカ抵抗に結合され、前記インピーダンス調整コードに応じて電流駆動能力が変更されるレプリカドライバと、
前記レプリカドライバの出力電圧と参照電圧との比較結果を出力するコンパレータと、
第１のクロック信号に応じて前記比較結果をカウントして前記インピーダンス調整コードを生成するカウンタと、
前記出力インピーダンスの調整が完了し、安定状態にある期間における所定の期間、前記カウンタの動作を停止させる前記カウンタ制御回路と
を具備する半導体集積回路。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における出力ドライバのインピーダンス制御に関し、特に、出力インピーダンス調整を自律的に行うインピーダンス整合回路を備えた半導体集積回路、及びインピーダンス制御方法に関する。
【背景技術】
【０００２】
半導体装置間のデータ転送における高いデータ転送レート化と、半導体集積回路を搭載するシステム全体の低消費電力化に伴い、出力ドライバのインピーダンスと伝送線路のインピーダンスの整合特性の向上と低消費電力化とを両立したデバイスの要求、必要性が高まっている。
【０００３】
半導体装置間のデータ転送では、半導体集積回路が有する出力ドライバの出力インピーダンスと伝送線路のインピーダンスの整合がとられていないと出力ドライバから出力されたデータ信号の反射が発生する。インピーダンス整合を行なう際、伝送線路のインピーダンスに見立てたレプリカ抵抗を使用するため、伝送線路のインピーダンスは、外的要因である温度などによって変化しやすくなる。又、半導体集積回路の出力インピーダンスは、回路内の動作電圧や温度変化により変化しやすい。ゆえに、インピーダンスの変化を検知し、インピーダンスの補正を自律的に行うインピーダンス整合回路が、考案されている。
【０００４】
インピーダンスを自律的に調整可能なインピーダンス整合回路は、高速で動作するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体集積回路において利用されているが、低消費電力動作が要求されるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や擬似ＳＲＡＭ等の半導体集積回路における利用は少なかった。よって、インピーダンス整合回路自体の低消費電力化が求められることはほとんどなかった。しかし、近年のデータ転送速度の高速化等に伴い、ＤＲＡＭや擬似ＳＲＡＭにおいても、出力されるデータ信号の反射に起因する誤送信を防止するために、インピーダンス整合が不可欠となりつつある。又、高速で動作するＳＲＡＭ等の半導体集積回路においては、低消費電力化が求められつつある。
【０００５】
図１は、従来技術による自律型インピーダンス調整回路を備えるＤＲＡＭの主要部分の構成を示す図である。
【０００６】
図１を参照して、従来技術によるＤＲＡＭは、メモリセルアレイからの出力データをプロセッサに出力する半導体集積回路２００を備える。半導体集積回路２００は、出力インピーダンスの調整を自律的に行えるよう構成されており、電流駆動能力を変更可能な出力ドライバ５０と、電流駆動能力を変更可能なレプリカドライバＰ８０、Ｎ８０を含むインピーダンス整合回路６０とを具備する。レプリカドライバＰ８０、Ｎ８０の出力は、対応するレプリカ抵抗Ｐ７１、Ｎ７１に接続される。インピーダンス整合回路６０は、レプリカドライバＰ８０、Ｎ８０の出力電圧と基準電圧とに基づいて出力ドライバ５０及びレプリカドライバＰ８０、Ｎ８０の電流駆動能力を調整する。尚、半導体集積回路２００は、１つの半導体パッケージ内に実装されている。
【０００７】
インピーダンス整合回路６０は、レプリカドライバＰ８０、Ｎ８０、コンパレータＰ６０、Ｎ６０、アップ／ダウン（Ｕ／Ｄ）カウンタＰ７０、Ｎ７０を備える。レプリカドライバＰ８０は、出力ドライバ５０のプルアップ側トランジスタ群を含むプルアップ側回路と同様な構成であり、当該プルアップ側回路と同じ出力インピーダンスを有する。レプリカドライバＰ８０の出力は、出力ドライバ５０に接続される伝送線路（データバス５１）の特性インピーダンスと同じインピーダンスを有するレプリカ抵抗Ｒ７１に接続されている。コンパレータＰ６０は、レプリカドライバＰ８０の出力電圧レベルを予め設定された電圧レベル（図１ではＶＤＤＱ／２）と比較する。Ｕ／ＤカウンタＰ７０は、コンパレータＰ８０による比較結果に応じてカウントアップ又はカウントダウンされるカウンタである。又、レプリカドライバＰ８０及び出力ドライバ５０のプルアップ側回路の電流駆動能力は、Ｕ／ＤカウンタＰ７０の値に応じて変化するよう構成されている。以上のような構成により、Ｕ／ＤカウンタＰ７０の保持値の収束によって、レプリカドライバＰ８０の出力インピーダンスとレプリカ抵抗Ｒ７１のインピーダンスとの整合が達成される。
【０００８】
一方、インピーダンス整合６０において、出力ドライバ５０のプルダウン側回路の出力インピーダンスを調整するための構造は、上述したプルアップ側と対称的な構成要素が設けられている。レプリカドライバＮ８０は、出力ドライバ５０のプルダウン側トランジスタ群を含むプルダウン側回路と同様な構成であり、当該プルダウン側回路と同じ出力インピーダンスを有する。レプリカドライバＮ８０の出力は、出力ドライバ５０に接続される伝送線路（データバス５１）の特性インピーダンスと同じインピーダンスを有するレプリカ抵抗Ｒ７２に接続されている。コンパレータＮ６０は、レプリカドライバＮ８０の出力電圧レベルを予め設定された電圧レベル（図１ではＶＤＤＱ／２）と比較する。Ｕ／ＤカウンタＮ７０は、コンパレータＮ８０による比較結果に応じてカウントアップ又はカウントダウンされるカウンタである。又、レプリカドライバＮ８０及び出力ドライバ５０のプルダウン側回路の電流駆動能力は、Ｕ／ＤカウンタＮ７０の値に応じて変化するよう構成されている。以上のような構成により、Ｕ／ＤカウンタＮ７０の保持値の収束によって、レプリカドライバＮ８０の出力インピーダンスとレプリカ抵抗Ｒ７２のインピーダンスとの整合が達成される。
【０００９】
以上のように、レプリカドライバＰ８０、Ｎ８０とレプリカ抵抗Ｒ７１、Ｒ７２とのインピーダンスが整合されるように、出力ドライバ５０、及びレプリカドライバＰ８０、Ｎ８０の電流駆動能力が変更され、出力ドライバ５０の出力インピーダンスと伝送線路（データバス５１）とのインピーダンスが整合（自動調整）される。
【００１０】
又、従来技術による自律型出力インピーダンス調整回路の一例として、特開２００８−１１８３８２に記載の半導体集積回路が知られている（特許文献１参照）。特許文献１に記載の半導体集積回路では、セルフリフレッシュ・タイマ等の半導体装置内で生成されるクロック信号に同期して出力インピーダンス調整を行うことにより、外部クロックの供給が停止した場合などにも、出力インピーダンスの調整動作を安定的に継続することが可能としている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−１１８３８２
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図１に示す半導体集積回路において一般的なインピーダンス整合動作が行なわれた場合、コンパレータＰ６０、Ｎ６０の比較結果に応じて出力ドライバ５０、レプリカドライバＰ８０、Ｎ８０内で駆動するトランジスタサイズが常時変更される。すなわち、出力ドライバ５０の出力インピーダンスと伝送線路（データバス５１）とが整合した後も、Ｕ／ＰカウンタＰ７０、Ｎ７０の更新、及び出力ドライバ５０、レプリカドライバＰ８０、Ｎ８０内で駆動するトランジスタサイズの変更が行なわれる。
【００１３】
図２は、従来技術によるインピーダンス整合処理動作の一例を示すタイミングチャートである。図２を参照して、レプリカドライバＰ８０の出力電圧が基準電圧（ＶＤＤＱ／２）より低い状態から動作させた場合、レプリカドライバＰ８０の出力電圧が基準電圧（ＶＤＤＱ／２）を超えるまでコンパレータＰ６０は、カウントアップさせる比較結果を出力する（インピーダンス整合中）。
【００１４】
出力インピーダンスと伝送路のインピーダンスが整合した後、レプリカドライバＰ８０の出力電圧が基準電圧（ＶＤＤＱ／２）を超えると、コンパレータＰ６０は、カウントダウンさせる比較結果を出力し、これに応じてＵ／ＤカウンタＰ７０はＵ／Ｄカウント設定値をカウンタカウントダウンする。これにより、出力ドライバ５０及びレプリカドライバＰ８０内で駆動するトランジスタのサイズが変更され、出力電圧は、１つ前の状態、すなわち基準電圧（ＶＤＤＱ／２）より低い値となる。この結果、次のクロック信号ＣＬＫに応じてコンパレータＰ６０は、再度カウントアップさせる比較結果を出力し、出力ドライバ５０及びレプリカドライバＰ８０内で駆動するトランジスタのサイズが変更される。以上のように、インピーダンスの整合がとれた後も、内部クロックＣＬＫに同期したタイミングで、出力ドライバ５０及びレプリカドライバＰ８０内で駆動するトランジスタのサイズが変更される。この際、出力ドライバ５０及びレプリカドライバＰ８０内において並列接続された複数のトランジスタのオン又はオフの切り換えが繰り返し行なわれる。
【００１５】
このような、出力ドライバの駆動力を変更するため（インピーダンス調整のため）に行なわれるトランジスタのオンオフの切り換えは、半導体装置全体における消費電力を増加させる一因となっている。
【課題を解決するための手段】
【００１６】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１７】
本発明による半導体集積回路（１００）は、出力ドライバ（２０）、レプリカドライバ（Ｐ４０、Ｎ４０）、コンパレータ（Ｐ１０、Ｎ１０）、カウンタ（Ｐ３０、Ｎ３０）、及びカウンタ制御回路（Ｐ２０、Ｎ２０）を具備する。出力ドライバ（２０）は、その出力が伝送路（４）に接続され、インピーダンス調整コード（ＣＰ、ＣＮ）に応じて電流駆動能力が変更される。レプリカドライバ（Ｐ４０、Ｎ４０）は、その出力が伝送路（４）のインピーダンスのＫ倍（Ｋは自然数）の抵抗値に設定されたレプリカ抵抗（Ｒ３１、Ｒ３２）に接続され、インピーダンス調整コード（ＣＰ、ＣＮ）に応じて電流駆動能力が変更される。コンパレータ（Ｐ１０、Ｎ１０）は、レプリカドライバ（Ｐ４０、Ｎ４０）の出力電圧（Ｐ５０、Ｎ５０）と参照電圧との比較結果をカウントデータとして出力する。カウンタ（Ｐ３０、Ｎ３０）は、コンパレータ（Ｐ１０、Ｎ１０）からのカウントデータに応じたカウント動作によってインピーダンス調整コード（ＣＰ、ＣＮ）を生成する。カウンタ制御回路（Ｐ２０、Ｎ２０）は、前記カウントデータを逐次的に取り込み、取り込んだ複数のカウントデータに応じて、カウンタ（Ｐ３０、Ｎ３０）におけるカウント動作を所定の期間停止させる。
【００１８】
本発明による半導体集積回路は、伝送路（４）のインピーダンスのＫ倍（Ｋは自然数）の抵抗値に設定されたレプリカ抵抗（Ｒ３１、Ｒ３２）に接続され、出力インピーダンスの調整を自律的に行なう半導体集積回路である。本発明による半導体集積回路は、出力ドライバ（２０）、レプリカドライバ（Ｐ４０、Ｎ４０）、コンパレータ（Ｐ１０、Ｎ１０）、カウンタ（Ｐ３０、Ｎ３０）、及びカウンタ制御回路（Ｐ２０、Ｎ２０）を具備する。出力ドライバ（２０）は、伝送路（４）に結合され、インピーダンス調整コード（ＣＰ、ＣＮ）に応じて電流駆動能力が変更される。レプリカドライバ（Ｐ４０、Ｎ４０）は、レプリカ抵抗（Ｒ３１、Ｒ３２）に結合され、インピーダンス調整コード（ＣＰ、ＣＮ）に応じて電流駆動能力が変更される。コンパレータ（Ｐ１０、Ｎ１０）は、レプリカドライバ（Ｐ４０、Ｎ４０）の出力電圧（Ｐ５０、Ｎ５０）と参照電圧との比較結果を出力する。カウンタ（Ｐ３０、Ｎ３０）は、第１のクロック信号（Ｃ３）に応じて比較結果をカウントしてインピーダンス調整コード（ＣＰ）を生成する。カウンタ制御回路（Ｐ２０、Ｎ２０）は、第２のクロック信号（Ｃ１）に応じて比較結果を取得し、直近の比較結果を所定の回数分記憶する。又、カウンタ制御回路（Ｐ２０、Ｎ２０）は、記憶した比較結果が全て一致した場合以外は、カウンタ（Ｐ３０、Ｎ３０）への第１のクロック（Ｃ３）の供給を停止する。
【００１９】
本発明による半導体集積回路（１００）は、半導体記憶装置におけるメモリセルアレイからの読み出しデータをプロセッサに出力するための出力回路として好適に利用される。
【００２０】
以上のように、本発明によれば、レプリカドライバ（Ｐ４０、Ｎ４０）及び出力ドライバ（２０）の駆動能力を変更するためのカウントデータに応じて、駆動能力の変更を一時的に停止することができる。これにより、インピーダンス調整に係る電力消費を抑制することができる。
【００２１】
又、逐次的に取り込まれるカウントデータに応じて駆動能力の変更を制御しているため、外部環境に起因して出力インピーダンスが変動しても、これに追随してインピーダンスの調整を自動的に行なうことができる。
【発明の効果】
【００２２】
以上のことから、本発明によれば、自律型インピーダンス調整回路の消費電力を低減することができる。
【００２３】
又、自律型インピーダンス調整回路のインピーダンス調整能力を劣化させずに、消費電力を低減することができる。
【００２４】
更に、伝送路のインピーダンス又は出力インピーダンスの変動に対する追随性を劣化させずに自律型インピーダンス調整回路の消費電力を抑制することができる。
【図面の簡単な説明】
【００２５】
【図１】図１は、従来技術による自律型インピーダンス調整回路を備えるＤＲＡＭの主要部分の構成を示す図である。
【図２】図２は、従来技術によるインピーダンス整合処理動作の一例を示すタイミングチャートである。
【図３】図３は、本発明による自律型インピーダンス調整回路を備える半導体集積回路の構成の一例を示す図である。
【図４】図４は、本発明による自律型インピーダンス調整回路を備える半導体集積回路の構成の一例を示す図である。
【図５Ａ】図５Ａは、本発明による半導体集積回路におけるインピーダンス調整動作の一例を示すタイミングチャートである。
【図５Ｂ】図５Ｂは、図５Ｂに示すインピーダンス調整動作の一部の詳細を示すタイミングチャートである。
【図６】図６は、本発明によるインピーダンス調整動作におけるインピーダンス整合中と整合後のタイミングの一例（バッファ段数２）を示すタイミングチャートである。
【図７】図７は、ｎ＋１段のレジスタを備えるカウンタ制御回路の構成を示す図である。
【図８】図８は、本発明によるインピーダンス調整動作におけるインピーダンス整合中と整合後のタイミングの他の一例（バッファ段数３）を示すタイミングチャートである。
【図９】図９は、本発明による記憶装置の主要部分の構成を示す図である。
【発明を実施するための形態】
【００２６】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２７】
（構成）
図３を参照して、本発明による半導体集積回路１００の構成を説明する。図３は、本発明による自律型インピーダンス調整回路を備える半導体集積回路１００の構成の一例を示す図である。
【００２８】
本発明による半導体集積回路１００は、出力ドライバ２０と自律型インピーダンス調整回路３０とを具備する。自律型インピーダンス調整回路３０は、コンパレータＰ１０、Ｎ１０、カウンタ制御回路Ｐ２０、Ｎ２０、アップ／ダウン（Ｕ／Ｄ）カウンタＰ３０、Ｎ３０、レプリカドライバＰ４０、Ｎ４０を備える。
【００２９】
出力ドライバ２０は、図示しない回路（例えばメモリセルアレイ）からの出力データ１０を、出力端子４０を介して伝送路４（例えばデータバス）に出力する。詳細な構成は後述するが、出力ドライバ２０は複数のトランジスタを備え、それぞれのゲートに入力する信号（インピーダンス調整コード）によって駆動するトランジスタを選択することで電流駆動能力が変更される。これにより、出力ドライバ２０のインピーダンスを伝送路４のインピーダンスに整合させることができる。
【００３０】
レプリカドライバＰ４０は、出力ドライバ２０のプルアップ側トランジスタ群を含むプルアップ側回路と同様な構成であり、当該プルアップ側回路と同じ出力インピーダンスを有する。レプリカドライバＰ４０の出力は、他端が接地されたレプリカ抵抗Ｒ３１の一端に接続される。レプリカ抵抗Ｒ３１は、出力ドライバ２０に接続される伝送路４の特性インピーダンスと同じインピーダンスを有する。
【００３１】
コンパレータＰ１０は、レプリカドライバＰ４０の出力電圧レベルと予め設定された参照電圧レベル（ＶＣＣ／２）とを比較する。比較結果は、Ｕ／ＤカウンタＰ３０のカウントアップ又はカウントダウンするための信号（以下、カウントデータと称す）としてＵ／ＤカウンタＰ３０に入力される。例えば、レプリカドライバＰ４０の出力電圧レベルが、参照電圧レベル（ＶＣＣ／２）より低い場合、カウントアップさせるためのカウントデータ（ハイレベル）が出力され、出力電圧レベルが、参照電圧レベル（ＶＣＣ／２）より高い場合、カウントダウンさせるためのカウントデータ（ローレベル）が出力される。又、このカウントデータは、カウンタ制御回路Ｐ２０に入力される。
【００３２】
カウンタ制御回路Ｐ２０は、コンパレータＰ１０における比較結果（カウントデータ）に応じてＵ／ＤカウンタＰ３０に入力する動作クロック（クロック信号Ｃ３）を制御する。詳細には、カウンタ制御回路Ｐ２０は、ラッチ回路Ｐ２１と比較判定回路Ｐ２２を備える。ラッチ回路Ｐ２１は、クロック信号Ｃ１に同期してコンパレータＰ１０の出力をラッチする。詳細は後述するが、ラッチ回路Ｐ２１は複数のレジスタ（シフトレジスタ）を備え、クロック信号Ｃ１に同期して逐次的にカウントデータをラッチし、レジスタの数に応じた期間に出力されたカウントデータを保持する。例えば、ｎ段のレジスタが用意されている場合、連続するｎサイクル期間中にコンパレータＰ１０から出力されたｎ個のカウントデータがラッチされる。比較判定回路Ｐ２２は、ラッチ回路Ｐ２１でラッチされたカウントデータをクロック信号Ｃ２に同期して比較し、その比較結果に応じたクロック信号Ｃ３をＵ／ＤカウンタＰ３０に出力する。
【００３３】
レプリカドライバＰ４０の出力インピーダンスがレプリカ抵抗Ｒ３１に整合しているとき、レプリカドライバＰ４０の出力は、基準電圧（ＶＣＣ／２）に対して上下に変動する。このため、コンパレータＰ１０から出力されるカウントデータの値が、前回出力された値に対して反転するとき、当該出力インピーダンスが整合していると考えられる。比較判定回路Ｐ２２は、ラッチ回路Ｐ２１でラッチされたＮ個のカウントデータをクロック信号Ｃ２に同期して取り込み、そのデータ値（論理値）を比較し、全てのデータ値が一致しているか否かを判定する。この際、比較判定回路Ｐ２２は、取り込んだＮ個のカウントデータ内に、データ値（論理値）が異なる反転データが含まれている場合、Ｕ／ＤカウンタＰ３０に対するクロック信号Ｃ３を停止する（クロック信号Ｃ２のＵ／ＤカウンタＰ３０への入力を遮断する）。この間、Ｕ／ＤカウンタＰ３０はカウント動作を停止する。一方、取り込んだＮ個のカウントデータの値が全て一致する場合、比較判定回路Ｐ２２は、当該クロック信号Ｃ２をスルーしてＵ／ＤカウンタＰ３０へのクロック信号Ｃ３として出力する。この間、Ｕ／ＤカウンタＰ３０は、クロック信号Ｃ３（クロック信号Ｃ２）に同期してカウント動作を実行する。
【００３４】
Ｕ／ＤカウンタＰ３０は、コンパレータＰ１０から出力されたカウントデータに応じてインピーダンス調整コードＣＰを生成する。詳細には、Ｕ／ＤカウンタＰ３０は、カウンタ制御回路Ｐ２０から入力されるクロック信号Ｃ３に同期してコンパレータＰ１０からカウントデータを取り込み、当該カウントデータに応じたカウント動作により、所定のビット数のインピーダンス調整コードをカウントアップ又はカウントダウンする。を行なう。Ｕ／ＤカウンタＰ３０によるカウント値は、インピーダンス調整コードＣＰとしてレプリカドライバＰ４０及び出力ドライバ２０に入力される。
【００３５】
レプリカドライバＰ４０及び出力ドライバ２０におけるプルアップ回路側の電流駆動能力は、Ｕ／ＤカウンタＰ３０から入力されるインピーダンス調整コードＣＰに応じて変化する。すなわち、レプリカドライバＰ４０からの出力電圧が、インピーダンス調整コードＣＰにフィードバックされることで、レプリカドライバＰ４０及び出力ドライバ２０の出力インピーダンスが調整される。そして、インピーダンス調整コードＣＰの収束によって、レプリカドライバＰ４０の出力インピーダンスとレプリカ抵抗Ｒ３１のインピーダンスとの整合が達成される。これにより、出力ドライバ２０のプルアップ側回路の電流駆動力が調整される。
【００３６】
一方、出力ドライバ２０のプルダウン側回路の電流駆動力を調整するため、半導体集積回路１００のプルダウン側には上述したプルアップ側と対称的な構成要素（コンパレータＮ１０、カウンタ制御回路Ｎ２０、アップ／ダウン（Ｕ／Ｄ）カウンタＮ３０、レプリカドライバＮ４０）が設けられている。
【００３７】
レプリカドライバＮ４０は、出力ドライバ２０のプルダウン側トランジスタ群を含むプルダウン側回路と同様な構成であり、当該プルダウン側回路と同じ出力インピーダンスを有する。レプリカドライバＮ４０の出力は、他端が電源ＶＣＣに接続されたレプリカ抵抗Ｒ３２の一端（端子４２）に接続される。レプリカ抵抗Ｒ３２は、出力ドライバ２０に接続される伝送路４の特性インピーダンスと同じインピーダンスを有する。
【００３８】
コンパレータＮ１０は、レプリカドライバＮ４０の出力電圧レベルと予め設定された参照電圧レベル（ＶＣＣ／２）とを比較する。比較結果は、Ｕ／ＤカウンタＮ３０のカウントアップ又はカウントダウンするためのカウントデータとしてＵ／ＤカウンタＮ３０に入力される。例えば、レプリカドライバＮ４０の出力電圧レベルが、参照電圧レベル（ＶＣＣ／２）より低い場合、カウントアップさせるためのカウントデータ（ハイレベル）が出力され、出力電圧レベルが、参照電圧レベル（ＶＣＣ／２）より高い場合、カウントダウンさせるためのカウントデータ（ローレベル）が出力される。又、このカウントデータは、カウンタ制御回路Ｎ２０に入力される。
【００３９】
カウンタ制御回路Ｎ２０は、コンパレータＮ１０における比較結果（カウントデータ）に応じてＵ／ＤカウンタＮ３０に入力する動作クロック（クロック信号Ｃ３）を制御する。詳細には、カウンタ制御回路Ｎ２０は、ラッチ回路Ｎ２１と比較判定回路Ｎ２２を備える。ラッチ回路Ｎ２１は、クロック信号Ｃ１に同期してコンパレータＮ１０の出力をラッチする。この際、ラッチ回路Ｎ２１に搭載されるレジスタの数に応じてラッチするデータ数が決まる。例えば、ｎ段のレジスタが用意されている場合、連続するＮサイクル期間中にコンパレータＮ１０から出力されたＮ個のカウントデータがラッチされる。比較判定回路Ｎ２２は、ラッチ回路Ｎ２１でラッチされたデータをクロック信号Ｃ２に同期して比較し、その比較結果に応じたクロック信号Ｃ３をＵ／ＤカウンタＮ３０に出力する。
【００４０】
レプリカドライバＮ４０の出力インピーダンスがレプリカ抵抗Ｒ３２に整合しているとき、レプリカドライバＮ４０の出力は、基準電圧（ＶＣＣ／２）に対して上下に変動する。このため、コンパレータＮ１０から出力されるカウントデータの値が、前回出力された値に対して反転するとき、当該出力インピーダンスが整合していると考えられる。比較判定回路Ｎ２２は、ラッチ回路Ｎ２１でラッチされたＮ個のカウントデータをクロック信号Ｃ２に同期して取り込み、そのデータ値を比較し、全てのデータ値が一致しているか否かを判定する。この際、比較判定回路Ｎ２２は、取り込んだＮ個のカウンタデータ内に、データ値が異なる反転データが含まれている場合、Ｕ／ＤカウンタＮ３０に対するクロック信号Ｃ３を停止する（クロック信号Ｃ２のＵ／ＤカウンタＮ３０への入力を遮断する）。この間、Ｕ／ＤカウンタＰ３０はカウント動作を停止する。一方、取り込んだＮ個のカウントデータの値が全て一致する場合、比較判定回路Ｐ２２は、当該クロック信号Ｃ２をスルーしてＵ／ＤカウンタＰ３０へのクロック信号Ｃ３として出力する。この間、Ｕ／ＤカウンタＰ３０は、クロック信号Ｃ３（クロック信号Ｃ２）に同期してカウント動作を実行する。
【００４１】
Ｕ／ＤカウンタＮ３０は、コンパレータＮ１０からの出力されたカウントデータに応じてインピーダンス調整コードＣＮをカウントアップ又はカウントダウンする。詳細には、Ｕ／ＤカウンタＮ３０は、カウンタ制御回路Ｎ２０から入力されるクロック信号Ｃ３に同期してコンパレータＮ１０からカウントデータを取り込み、当該カウントデータに応じたカウント動作を行なう。Ｕ／ＤカウンタＮ３０によるカウント値は、インピーダンス調整コードＣＮとしてレプリカドライバＮ４０及び出力ドライバ２０に入力される。
【００４２】
レプリカドライバＮ４０及び出力ドライバ２０におけるプルアップ側回路の電流駆動能力は、Ｕ／ＤカウンタＮ３０から入力されるインピーダンス調整コードＣＮに応じて変化する。すなわち、レプリカドライバＮ４０からの出力電圧が、インピーダンス調整コードＣＮにフィードバックされることで、レプリカドライバＮ４０及び出力ドライバ２０の出力インピーダンスが調整される。そして、インピーダンス調整コードＣＮの収束によって、レプリカドライバＮ４０の出力インピーダンスとレプリカ抵抗Ｒ３１のインピーダンスとの整合が達成される。これにより、出力ドライバ２０のプルダウン側回路の電流駆動力が調整される。
【００４３】
以上のように、レプリカ抵抗Ｒ３１、Ｒ３２に基づいてレプリカドライバＰ４０、Ｎ４０の電流駆動力を調整することで、出力ドライバ２０のプルアップ側回路及びプルダウン側回路の駆動力を調整し、出力ドライバ２０の出力インピーダンスを調整し、伝送路４のインピーダンスに整合させることができる。
【００４４】
本発明では、カウンタ制御回路Ｐ２０、Ｎ２０によってＵ／ＤカウンタＰ３０、Ｎ３０の動作が制御されることで、レプリカドライバＰ４０、Ｎ４０、及び出力ドライバ２０において駆動するトランジスタ（駆動能力）の変更回数を少なくすることができる。特に、出力インピーダンスが伝送路４のインピーダンスと整合している期間のみ、Ｕ／ＤカウンタＰ３０、Ｎ３０のカウント動作間隔を長くすることで、整合時における消費電力を低減することができる。又、インピーダンス整合していないときや、外部環境（温度、電圧）によって出力インピーダンスが変動した場合、自動的に通常のタイミングでインピーダンス調整を行なうため、出力インピーダンスの変動に追随した調整が可能となる。
【００４５】
図４は、本発明による自律型インピーダンス調整回路を備える半導体集積回路１００の構成の一例を示す図である。図４を参照して、本発明による半導体集積回路１００の構成の詳細を説明する。本一例では、ラッチ回路Ｐ２１、Ｎ２１は２段のレジスタを有し、１つ前の期間におけるコンパレータ出力（カウントデータ）と現在のコンパレータ出力（カウントデータ）とが異なる値（論理値）を示す場合、クロック信号Ｃ３の入力を停止する。又、プルアップ側のレプリカドライバＰ４０とプルダウン側のレプリカドライバＮ４０は非対称な構成である。このため、図４に示す一例では、図３に示すプルダウン側のレプリカドライバＮ４０に換えて、出力ドライバ２０と同様な構成のトランジスタ群を備えるレプリカドライバＮ４１を備える。
【００４６】
図４に示す半導体集積回路１００は、出力ドライバ２０と自律型インピーダンス調整回路３０とを具備する。自律型インピーダンス調整回路３０は、コンパレータＰ１０、Ｎ１０、カウンタ制御回路Ｐ２０、Ｎ２０、アップ／ダウン（Ｕ／Ｄ）カウンタＰ３０、Ｎ３０、カウント値保持回路Ｐ３５、Ｎ３５（以下、レジスタ群Ｐ３５、Ｎ３５と称す）、レプリカドライバＰ４０、Ｎ４１を備える。
【００４７】
出力ドライバ２０は、図示しない回路（例えばメモリセルアレイ）からの出力データ１０を、出力端子４０を介して伝送路４（例えばＣＰＵに接続するデータバス）に出力する。出力ドライバ２０はプルアップ側のトランジスタ群（ＰＭＯＳトランジスタＰ３００〜Ｐ３０３）とプルダウン側のトランジスタ群（ＮＭＯＳトランジスタＮ３００〜３０３）を備える。出力ドライバ２０の電流駆動能力は、駆動するトランジスタが変更されることにより、変更される。詳細には、ＰＭＯＳトランジスタＰ３００〜Ｐ３０３は、ソースドレイン間が電源ＶＣＣ（第１電源）と出力端子４０（伝送路４）との間に並列接続される。ＰＭＯＳトランジスタＰ３００〜Ｐ３０３は、ゲートに入力されるインピーダンス調整コードＣＰ０〜ＣＰ３に応じて電源ＶＣＣと出力端子４０との間の電気的接続を制御する。同様に、ＮＭＯＳトランジスタＮ３００〜Ｎ３０３は、ソースドレイン間がＧＮＤ（第２電源）と出力端子４０（伝送路４）との間に並列接続される。ＮＭＯＳトランジスタＮ３００〜Ｎ３０３は、ゲートに入力されるインピーダンス調整コードＣＮ０〜ＣＮ３に応じてＧＮＤと出力端子４０との間の電気的接続を制御する。ここでは、４ビットデータ（インピーダンス調整コードＣＰ）によって、駆動するトランジスタが選択される出力ドライバを一例としているため、プルアップ側回路及びプルダウン側回路のトランジスタの数をそれぞれ４つとしているが、トランジスタ数はこれに限らない。
【００４８】
出力ドライバ２０は、出力データ１０と、Ｕ／ＤカウンタＰ３０からのカウント値ＣＰ０〜ＣＰ３（以下、インピーダンス調整コードＣＰ０〜ＣＰ３と称す）の否定論理積を、対応するＰＭＯＳトランジスタＰ３００〜Ｐ３０３のゲートに出力する複数のＮＡＮＤ素子Ｐ５００を備える。又、出力ドライバ２０は、出力データ１０と、Ｕ／ＤカウンタＮ３０からのカウント値ＣＮ０〜ＣＮ３（以下、インピーダンス調整コードＣＮ０〜ＣＮ３と称す）の否定論理和を、対応するＮＭＯＳトランジスタＮ３００〜Ｎ３０３のゲートに出力する複数のＮＯＲ回路Ｎ５００を備える。
【００４９】
先ず、コンパレータＰ１０、カウンタ制御回路Ｐ２０、アップ／ダウン（Ｕ／Ｄ）カウンタＰ３０、レジスタ群Ｐ３５、レプリカドライバＰ４０の構成の一例を説明する。
【００５０】
レプリカドライバＰ４０は、出力ドライバ２０のプルアップ側トランジスタ群（ＰＭＯＳトランジスタＰ３００〜Ｐ３０３）と同様なサイズ及び特性を有するＰＭＯＳトランジスタＰ４００〜Ｐ４０３を備える。レプリカドライバＰ４０の出力は、他端が接地されたレプリカ抵抗Ｒ３１の一端（外部端子４１）と、コンパレータＰ１０の入力に接続される。詳細には、ＰＭＯＳトランジスタＰ４００〜Ｐ４０３は、ソースドレイン間が電源ＶＣＣと外部端子４１（レプリカ抵抗Ｒ３１）及びコンパレータＰ１０の入力Ｐ５０との間に並列接続される。ＰＭＯＳトランジスタＰ４００〜Ｐ４０３は、ゲートに入力されるインピーダンス調整コードＣＰ０〜ＣＰ３に応じて電源ＶＣＣと、レプリカ抵抗Ｒ３１及びコンパレータの入力Ｐ５０との間の電気的接続を制御する。
【００５１】
ここでは、コンパレータＰ１０の反転入力端子にレプリカドライバＰ４０の出力が入力され、非反転入力端子に参照電圧（ＶＣＣ／２）が入力される。コンパレータＰ１０は、レプリカドライバＰ４０の出力電圧レベルと、予め設定された参照電圧レベル（ＶＣＣ／２）とを比較し、比較結果をカウントデータとしてラッチ回路Ｐ２１及びＵ／ＤカウンタＰ３０に出力する。
【００５２】
図４に示すラッチ回路Ｐ２１は、２つのレジスタＰ１００、Ｐ１０１を備え、クロック信号Ｃ１に同期してコンパレータＰ１０による比較結果（カウントデータ）をラッチする。詳細には、レジスタＰ１００は、クロック信号Ｃ１に同期してコンパレータＰ１０からのカウントデータをラッチするとともに、保持しているカウントデータをレジスタＰ１０１及び比較判定回路Ｐ２２に出力する。レジスタＰ１０１は、クロック信号Ｃ１に同期してレジスタＰ１００から入力されたカウントデータをラッチするとともに、保持しているカウントデータを比較判定回路Ｐ２２に出力する。これにより、比較判定回路Ｐ２２には、コンパレータＰ１０から出力される現在のカウントデータと、１クロック前に出力されたカウントデータとが入力されることとなる。
【００５３】
図４に示す比較判定回路Ｐ２２は、ＥＸＮＯＲ回路Ｐ１０２及びＡＮＤ回路Ｐ１０３を備える一致検出回路である。ＥＸＮＯＲ回路Ｐ１０２は、レジスタＰ１００、Ｐ１０１から出力されたカウントデータの排他的否定論理和をＡＮＤ回路Ｐ１０３に出力する。ＡＮＤ回路Ｐ１０３は、クロック信号Ｃ２とＥＸＮＯＲ回路Ｐ１０２からの出力との論理積をクロック信号Ｃ３としてＵ／ＤカウンタＰ３０に出力する。すなわち、ＡＮＤ回路Ｐ１０３は、クロック信号Ｃ２に同期して、ＥＸＮＯＲ回路Ｐ１０２による一致検出結果をクロック信号Ｃ３として出力する。
【００５４】
本一例では、Ｕ／ＤカウンタＰ３０を４ビット・カウンタとしている。Ｕ／ＤカウンタＰ３０は、クロック信号Ｃ３に同期してコンパレータＰ１０からの出力（カウントデータ）を取り込み、これに応じてインピーダンス調整コードの増減が制御される。例えば、Ｕ／ＤカウンタＰ３０は、ハイレベルのカウントデータに応じてカウント値（インピーダンス調整コードＣＰ０〜ＣＰ３）をカウントアップし、ローレベルのカウントデータに応じてカウントダウンする。ここで、インピーダンス調整コードＣＰ０はＬＳＢ、インピーダンス調整コードＣＰ３はＭＳＢとする。
【００５５】
インピーダンス調整コードＣＰ０〜ＣＰ３は、複数のレジスタＰ２００を有するレジスタ群Ｐ３５に入力される。レジスタ群Ｐ３５は、Ｕ／ＤカウンタＰ３０のビット数に対応した数（ここでは４つ）のレジスタＰ２００を有し、クロック信号Ｃ４に同期してそれぞれに入力されるインピーダンス調整コードＣＰ０〜ＣＰ３を保持する。レジスタ群Ｐ３５によって保持されたインピーダンス調整コードＣＰ０〜ＣＰ３は、出力ドライバ２０のＮＡＮＤ回路Ｐ５００に入力される。これにより、出力ドライバ２０に入力されるインピーダンス調整コードＣＰ〜ＣＰ３はクロック信号Ｃ４に同期したタイミングで更新される。
【００５６】
次に、コンパレータＮ１０、カウンタ制御回路Ｎ２０、アップ／ダウン（Ｕ／Ｄ）カウンタＮ３０、レジスタ群Ｎ３５、レプリカドライバＮ４１の構成の一例を説明する。
【００５７】
本一例におけるレプリカドライバＮ４１は、出力ドライバ２０におけるプルアップ側トランジスタ群（ＰＭＯＳトランジスタＰ３００〜Ｐ３０３）及びプルダウントランジスタ群（ＮＭＯＳトランジスタＮ３００〜Ｎ３０３）と同様なサイズ及び特性を有するＰＭＯＳトランジスタＮ４１０〜Ｎ４２３）及びＮＭＯＳトランジスタＮ４００〜４０３を備える。ＰＭＯＳトランジスタＮ４１０〜Ｎ４１３は、ソースドレイン間が電源ＶＣＣとコンパレータＮ１０の入力Ｎ５０との間に並列接続される。ＰＭＯＳトランジスタＰ４１０〜Ｐ４１３は、ゲートに入力されるインピーダンス調整コードＣＰ０〜ＣＰ３に応じて電源ＶＣＣとコンパレータＮ１０の入力Ｎ５０との間の電気的接続を制御する。ＮＭＯＳトランジスタＮ４００〜Ｎ４０３は、ソースドレイン間が接地電圧ＧＮＤとコンパレータＮ１０の入力Ｎ５０との間に並列接続される。ＮＭＯＳトランジスタＮ４００〜Ｎ４０３は、ゲートに入力されるインピーダンス調整コードＣＮ０〜ＣＮ３に応じてＧＮＤとコンパレータＮ１０の入力Ｎ５０との間の電気的接続を制御する。
【００５８】
ここでは、コンパレータＮ１０の非反転入力端子にレプリカドライバＮ４１の出力が入力され、反転入力端子に参照電圧（ＶＣＣ／２）が入力される。コンパレータＮ１０は、レプリカドライバＮ４０の出力電圧レベルと、予め設定された参照電圧レベル（ＶＣＣ／２）とを比較し、比較結果をカウントデータとしてラッチ回路Ｎ２１及びＵ／ＤカウンタＮ３０に出力する。
【００５９】
図４に示すラッチ回路Ｎ２１は、２つのレジスタＮ１００、Ｎ１０１を備え、クロック信号Ｃ１に同期してコンパレータＮ１０による比較結果（カウントデータ）をラッチする。詳細には、レジスタＮ１００は、クロック信号Ｃ１に同期してコンパレータＮ１０からのカウントデータをラッチするとともに、保持しているカウントデータをレジスタＮ１０１及び比較判定回路Ｎ２２に出力する。レジスタＮ１０１は、クロック信号Ｃ１に同期してレジスタＮ１００から入力されたカウントデータをラッチするとともに、保持しているカウントデータを比較判定回路Ｎ２２に出力する。これにより、比較判定回路Ｎ２２には、コンパレータＮ１０から出力される現在のカウントデータと、１サイクル前に出力されたカウントデータとが入力されることとなる。
【００６０】
図４に示す比較判定回路Ｎ２２は、ＥＸＮＯＲ回路Ｎ１０２及びＡＮＤ回路Ｎ１０３を備える一致検出回路である。ＥＸＮＯＲ回路Ｎ１０２は、レジスタＮ１００、Ｎ１０１から出力されたカウントデータの排他的否定論理和をＡＮＤ回路Ｎ１０３に出力する。ＡＮＤ回路Ｎ１０３は、クロック信号Ｃ２とＥＸＮＯＲ回路Ｎ１０２からの出力との論理積をクロック信号Ｃ３としてＵ／ＤカウンタＮ３０に出力する。すなわち、ＡＮＤ回路Ｎ１０３は、クロック信号Ｃ２に同期して、ＥＸＮＯＲ回路Ｎ１０２による一致検出結果をクロック信号Ｃ３として出力する。
【００６１】
本一例では、Ｕ／ＤカウンタＮ３０を４ビット・カウンタとしている。Ｕ／ＤカウンタＮ３０は、クロック信号Ｃ３に同期してコンパレータＮ１０からの出力（カウントデータ）を取り込み、これに応じてインピーダンス調整コードの増減が制御される。例えば、Ｕ／ＤカウンタＮ３０は、ハイレベルのカウントデータに応じてカウント値（インピーダンス調整コードＣＮ０〜ＣＮ３）をカウントアップし、ローレベルのカウントデータに応じてカウントダウンする。ここで、インピーダンス調整コードＣＮ０はＬＳＢ、インピーダンス調整コードＣＮ３はＭＳＢとする。
【００６２】
インピーダンス調整コードＣＮ０〜ＣＮ３は、複数のレジスタＮ２００を有するレジスタ群Ｎ３５に入力される。レジスタ群Ｎ３５は、Ｕ／ＤカウンタＮ３０のビット数に対応した数（ここでは４つ）のレジスタＮ２００を有し、クロック信号Ｃ４に同期してそれぞれに入力されるインピーダンス調整コードＣＮ０〜ＣＮ３を保持する。レジスタ群Ｎ３５によって保持されたインピーダンス調整コードＣＮ０〜ＣＮ３は、出力ドライバ２０のＮＯＲ回路Ｎ５００に入力される。これにより、出力ドライバ２０に入力されるインピーダンス調整コードＣＮ〜ＣＮ３はクロック信号Ｃ４に同期したタイミングで更新される。
【００６３】
本一例では、出力ドライバ２０、レプリカドライバＰ４０、Ｎ４１のそれぞれにおけるプルアップ側回路のＰＭＯＳトランジスタの数を４つとしている。又、それぞれに設けられる４つのトランジスタのゲート幅を、基本サイズ（Ｗｐ）、基本サイズの２倍（２Ｗｐ）、基本サイズの４倍（４Ｗｐ）、基本サイズの８倍（８Ｗｐ）となるよう設計する。ここでは、ＰＭＯＳトランジスタＰ３００、Ｐ４００、Ｎ４１０のゲート幅を基本サイズ（Ｗｐ）、ＰＭＯＳトランジスタＰ３０１、Ｐ４０１、Ｎ４１１のゲート幅を基本サイズの２倍（２Ｗｐ）、ＰＭＯＳトランジスタＰ３０２、Ｐ４０２、Ｎ４１２のゲート幅を基本サイズの４倍（４Ｗｐ）、ＰＭＯＳトランジスタＰ３０３、Ｐ４０３、Ｎ４１３のゲート幅を基本サイズの８倍（８Ｗｐ）とする。
【００６４】
この場合、４ビットのインピーダンス調整コードＣＰ０〜ＣＰ３において、ＭＳＢをＣＰ３、ＬＳＢをＣＰ０とすると、インピーダンス調整コードＣＰ０は、ＰＭＯＳトランジスタＰ４００、Ｎ４１０に入力され、インピーダンス調整コードＣＰ１は、ＰＭＯＳトランジスタＰ４０１、Ｎ４１１に入力され、インピーダンス調整コードＣＰ２は、ＰＭＯＳトランジスタＰ４０２、Ｎ４１２に入力され、インピーダンス調整コードＣＰ３は、ＰＭＯＳトランジスタＰ４０３、Ｎ４１３に入力される。又、ＰＭＯＳトランジスタＰ３００には、インピーダンス調整コードＣＰ０が入力されるＮＡＮＤ回路Ｐ５００の演算結果が入力され、ＰＭＯＳトランジスタＰ３０１には、インピーダンス調整コードＣＰ１が入力されるＮＡＮＤ回路Ｐ５００の演算結果が入力され、ＰＭＯＳトランジスタＰ３０２には、インピーダンス調整コードＣＰ２が入力されるＮＡＮＤ回路Ｐ５００の演算結果が入力され、ＰＭＯＳトランジスタＰ３０３には、インピーダンス調整コードＣＰ３が入力されるＮＡＮＤ回路Ｐ５００の演算結果が入力される。
【００６５】
又、４ビットのインピーダンス調整コードＣＮ０〜ＣＮ３において、ＭＳＢをＣＮ３、ＬＳＢをＣＮ０とすると、インピーダンス調整コードＣＮ０は、ＮＭＯＳトランジスタＮ４００、Ｎ４１０に入力され、インピーダンス調整コードＣＮ１は、ＮＭＯＳトランジスタＮ４０１、Ｎ４１１に入力され、インピーダンス調整コードＣＮ２は、ＮＭＯＳトランジスタＮ４０２、Ｎ４１２に入力され、インピーダンス調整コードＣＮ３は、ＮＭＯＳトランジスタＮ４０３、Ｎ４１３に入力される。又、ＮＭＯＳトランジスタＮ３００には、インピーダンス調整コードＣＮ０が入力されるＮＯＲ回路Ｎ５００の演算結果が入力され、ＮＭＯＳトランジスタＮ３０１には、インピーダンス調整コードＣＮ１が入力されるＮＯＲ回路Ｎ５００の演算結果が入力され、ＮＭＯＳトランジスタＮ３０２には、インピーダンス調整コードＣＮ２が入力されるＮＯＲ回路Ｎ５００の演算結果が入力され、ＮＭＯＳトランジスタＮ３０３には、インピーダンス調整コードＣＮ３が入力されるＮＯＲ回路Ｎ５００の演算結果が入力される。
【００６６】
以上のような構成により、レプリカ抵抗Ｒ３１と、レプリカドライバＰ４０の出力インピーダンスが整合するように、インピーダンス調整コードＣＰ０〜ＣＰ３、ＣＮ０〜ＣＮ３が書き換えられることで、駆動する（オンとなる）トランジスタが選択され、出力ドライバ２０の電流駆動能力が変更される。これにより、出力ドライバ２０の出力インピーダンスと伝送路４のインピーダンスを整合することができる。
【００６７】
尚、レプリカ抵抗Ｒ３１の抵抗値は、データ出力端子４０に接続される伝送路４のインピーダンスのＫ倍（Ｋは自然数）に設定し、レプリカドライバＰ４０及びＮ４０のそれぞれの電流駆動能力を、出力ドライバ２０の１／Ｋに設定しても良い。この場合、レプリカドライバＰ４０、Ｎ４０を構成するトランジスタのゲートサイズを、出力ドライバ２０の対応するトランジスタのゲートサイズの１／Ｋとすれば良い。以上の構成によればレプリカ抵抗の電流値の削減が可能である。
【００６８】
本発明による半導体集積回路１００では、駆動力の変動に伴って変更されるレプリカドライバＰ４０の出力が参照電圧（ＶＣＣ／２）を超える、又は下回るとき、インピーダンスが整合したと判定される。すなわち、コンパレータＰ１０の出力（カウントデータ）が、前回の値に対して反転したとき、出力インピーダンスが整合したと判定される。インピーダンス整合後、レプリカドライバＰ４０の出力レベルは、参照電圧（ＶＣＣ／２）を境に上下するように制御されるため、Ｕ／ＤカウンタＰ３０は、カウントアップとカウントダウンを繰り返す。しかし、本発明では、カウントアップ動作とカウントダウン動作の間にカウント動作を停止する休止期間が設けられている。
【００６９】
ラッチ回路Ｐ２１、Ｎ２１には、コンパレータＰ１０、Ｎ１０の出力（カウントデータ）を逐次格納する複数のレジスタが設けられている。Ｕ／ＤカウンタＰ３０、Ｎ３０は、用意された全てのレジスタに格納されたカウントデータが一致する場合、カウント動作を実行し、異なるカウントデータを保持するレジスタが存在する場合、カウント動作を停止する。このため、カウント動作を停止する休止期間の長さは、ラッチ回路Ｐ２１に設けられたレジスタの段数によって変更できる。
【００７０】
この休止期間、カウント動作及びレプリカドライバＰ４０、Ｎ４０、出力ドライバ２０の駆動力の変更が行なわれないため、インピーダンス整合時における消費電力を削減することができる。
【００７１】
（動作）
次に、図５Ａ及び図５Ｂを参照して、図４に示す半導体集積回路１００の動作の詳細を説明する。図５Ａ及び図５Ｂは、本発明による半導体集積回路１００におけるインピーダンス調整動作の一例を示すタイミングチャートである。以下では、インピーダンス調整コードＣＰ０〜ＣＰ３がｂ’０１１１とｂ’１０００の状態の間でインピーダンス整合がとれると仮定して説明する。又、プルダウン側回路の駆動力を調整するインピーダンス調整コードＣＮ０〜ＣＮ３に関する動作は、プルアップ回路側の動作と同様であるため、その説明は省略する。
【００７２】
先ず、動作の概要を説明する。レプリカドライバＰ４０の出力に基づいて設定されたインピーダンス調整コードＣＰ０〜ＣＰ３によって、レプリカドライバＰ４０、Ｎ４０、出力ドライバ２０のプルアップ回路側の駆動能力が変更される。一方、レプリカドライバＮ４０のプルアップ側トランジスタ（ＰＭＯＳトランジスタＮ４１０〜Ｎ４１３）の駆動能力は、レプリカドライバＰ４０によって設定されたインピーダンス調整コードＣＰ０〜ＣＰ３に応じて決まるため、レプリカドライバＮ４０の出力に基づいて設定されるインピーダンス調整コードＣＮ０〜ＣＮ３は、レプリカドライバＮ４０及び出力ドライバ２０のプルダウン側回路の駆動能力を変更する。レプリカドライバＰ４０の出力は、インピーダンス調整コードＣＰに応じて変更された駆動能力に応じて設定されるとともに、インピーダンス調整コードＣＰの設定にフィードバックされる。又、レプリカドライバＮ４０の出力は、インピーダンス調整コードＣＮに応じて変更された駆動能力に応じて設定されるとともに、インピーダンス調整コードＣＮの設定にフィードバックされる。このような動作を繰り返すことで、出力ドライバ２０の電流駆動能力が変更され、出力インピーダンスを伝送路４のインピーダンスに整合させることができる。
【００７３】
又、本発明では、レプリカドライバＰ４０の出力と閾値との差の正負が反転した場合、インピーダンス調整コードＣＰを維持する（変更しない）ように制御される。これにより、カウンタＰ３０の動作を省略するとともに、レプリカドライバＰ４０、Ｎ４０及び出力ドライバ２０の駆動力の変更動作を省略し、これらの動作に伴う電力消費を削減できる。
【００７４】
図５Ａ及び図５Ｂを参照して、Ｕ／ＤカウンタＰ３０は、内部制御クロックＣＬＫの８サイクル中に１サイクルだけハイレベルとなるクロック信号Ｃ２に同期しカウント動作をおこなう。内部制御クロックＣＬＫは、半導体集積回路１００を制御する８サイクルのクロック信号とする。ここでは、内部制御クロックＣＬＫは、時刻Ｔ０〜Ｔ７のそれぞれにおいてハイレベルのパルスを形成するクロック信号とする。
【００７５】
ここで、コンパレータＰ１０の出力を確定するタイミング（サイクルＡ０〜Ａ１９）を制御するクロック信号をクロック信号Ｃ０とする。クロック信号Ｃ０〜Ｃ２、Ｃ４は、内部制御クロックＣＬＫに同期して生成される。本一例では、クロック信号Ｃ０〜Ｃ２、Ｃ４はそれぞれ、時刻Ｔ０〜Ｔ２、Ｔ３においてハイレベルのパルスを形成する。
【００７６】
図５Ａ及び図５Ｂに示す一例では、サイクルＡ７におけるインピーダンス調整によって、出力ドライバ２０の出力インピーダンスが整合されるものとする。以下、サイクルＡ７〜Ａ１１に注目して、半導体集積回路１００におけるインピーダンス調整動作の詳細を説明する。サイクルＡ０〜Ａ６までの間の動作は、サイクルＡ７と同様にインピーダンス調整が行なわれるため、その説明は省略する。
【００７７】
サイクルＡ７に注目して、コンパレータＰ１０は、クロック信号Ｃ０に同期してカウントアップさせる制御信号（カウントデータ）を発生する（サイクルＡ７、時刻Ｔ０）。レジスタＰ１００は、クロック信号Ｃ１に同期してカウントアップするカウントデータ（ハイレベル）をコンパレータＰ１０から取り込む（サイクルＡ７、時刻Ｔ１）。この際、レジスタＰ１０１は、前の時刻（サイクルＡ６）においてレジスタＰ１００が保持していたカウントデータ（ハイレベル）を取り込む。
【００７８】
レジスタＰ１００とレジスタＰ１０１はともにカウントアップさせるカウントデータ（ハイレベル）を取り込んでいるため、ＸＮＯＲ回路Ｐ１０２の出力はハイレベルとなり、ＡＮＤ回路Ｐ１０３は活性化する。これにより、比較判定回路Ｐ２２は、クロック信号Ｃ２をスルーしてクロック信号Ｃ３としてＵ／ＤカウンタＰ３０に出力する（サイクルＡ７、時刻Ｔ２）。
【００７９】
Ｕ／ＤカウンタＰ３０は、クロック信号Ｃ３に同期してカウントアップし、カウンタ値はｂ’０１１０からｂ’０１１１となり、インピーダンス調整コードＣＰ０〜ＣＰ３が変更される（サイクルＡ７、時刻Ｔ３）。
【００８０】
変更されたインピーダンス調整コードＣＰ０〜ＣＰ３は、クロック信号Ｃ４に同期してレジスタ群Ｐ３５に取り込まれ、これによって、出力ドライバ２０のプルアップ回路側の駆動能力が変更される（サイクルＡ７、時刻Ｔ４）。インピーダンス調整コードＣＰ０〜ＣＰ３がｂ’０１１１の場合、出力ドライバ２０のプルアップ駆動用のトランジスタは、基本サイズ（Ｗｐ）のＰチャネルＭＯＳトランジスタＰ３００、基本サイズの２倍（２Ｗｐ）のＰチャネルＭＯＳトランジスタＰ３０１、基本サイズの４倍（４Ｗｐ）のＰチャネルＭＯＳトランジスタＰ３０２が選択されることになり、基本サイズ（Ｗｐ）の７倍の状態になる（サイクルＡ７、時刻Ｔ４〜Ｔ７）。
【００８１】
一方、時刻Ｔ３において、インピーダンス調整コードＣＰ０〜ＣＰ３が変更されるとレプリカドライバＰ４０の駆動能力は変更される。インピーダンス調整コードＣＰ０〜ＣＰ３がｂ’０１１１の場合、レプリカドライバＰ４０では、基本サイズ（Ｗｐ）のＰチャネルＭＯＳトランジスタＰ４００、基本サイズの２倍（２Ｗｐ）のＰチャネルＭＯＳトランジスタＰ４０１、基本サイズの４倍（４Ｗｐ）のＰチャネルＭＯＳトランジスタＰ４０２が選択されることになり、基本サイズ（Ｗｐ）の７倍の状態になる。これに応じて、コンパレータＰ１０に対するレプリカドライバＰ４０の出力電圧レベルが変更される（サイクルＡ７、時刻Ｔ４〜時刻Ｔ７）。
【００８２】
コンパレータＰ１０は、変更されたレプリカドライバＰ４０の出力電圧レベルと、参照電圧（ＶＣＣ／２）とを比較する（サイクルＡ７、時刻Ｔ４〜Ｔ７）。本一例では、インピーダンス調整コードＣＰ０〜ＣＰ３がｂ’０１１１である場合（レプリカドライバＰ４０における駆動トランジスタサイズが基本サイズの７倍である場合）、レプリカドライバＰ４０の出力電圧レベルは、参照電圧（ＶＣＣ／２）よりも低い状態となる。この場合、コンパレータＰ１０の比較結果（カウントデータ）はハイレベルとなる。
【００８３】
以上のように、時刻Ｔ４〜時刻Ｔ７の間において、レプリカドライバＰ４０、及び出力ドライバ２０とレプリカドライバＮ４０のプルアップ回路の駆動力が更新されるとともに、コンパレータＰ１０が活性化され、カウントデータの更新が行なわれる。尚、コンパレータＰ１０の活性時間は決まったものではなく、時刻Ｔ４〜時刻Ｔ７の間において、コンパレータＰ１０の性能に応じた任意な時間である。
【００８４】
サイクルＡ８に移行し、コンパレータＰ１０は、クロック信号Ｃ０に同期してカウントアップさせるカウントデータ（ハイレベル）を発生する（サイクルＡ８、時刻Ｔ０）。レジスタＰ１００は、クロック信号Ｃ１に同期してカウントアップするカウントデータ（ハイレベル）をコンパレータＰ１０から取り込む（サイクルＡ８、時刻Ｔ１）。この際、レジスタＰ１０１は、前の時刻（サイクルＡ７）においてレジスタＰ１００が保持していたカウントデータ（ハイレベル）を取り込む。
【００８５】
レジスタＰ１００とレジスタＰ１０１はともにカウントアップさせるカウントデータ（ハイレベル）を取り込んでいるため、ＸＮＯＲ回路Ｐ１０２の出力はハイレベルとなり、ＡＮＤ回路Ｐ１０３は活性化する。これにより、比較判定回路Ｐ２２は、クロック信号Ｃ２をスルーしてクロック信号Ｃ３としてＵ／ＤカウンタＰ３０に出力する（サイクルＡ８、時刻Ｔ２）。
【００８６】
Ｕ／ＤカウンタＰ３０は、クロック信号Ｃ３に同期してカウントアップし、カウンタ値はｂ’０１１１からｂ’１０００となり、インピーダンス調整コードＣＰ０〜ＣＰ３が変更される（サイクルＡ８、時刻Ｔ３）。
【００８７】
変更されたインピーダンス調整コードＣＰ０〜ＣＰ３は、クロック信号Ｃ４に同期してレジスタ群Ｐ３５に取り込まれ、これによって、出力ドライバ２０のプルアップ回路側の駆動能力が変更される（サイクルＡ８、時刻Ｔ４）。インピーダンス調整コードＣＰ０〜ＣＰ３がｂ’１０００の場合、出力ドライバ２０のプルアップ駆動用のトランジスタは、基本サイズの８倍（８Ｗｐ）のＰチャネルＭＯＳトランジスタＰ３０３のみが選択されることになり、基本サイズ（Ｗｐ）の８倍の状態になる（サイクルＡ８、時刻Ｔ４〜Ｔ７）。
【００８８】
一方、時刻Ｔ３において、インピーダンス調整コードＣＰ０〜ＣＰ３が変更されるとレプリカドライバＰ４０の駆動能力は変更される。インピーダンス調整コードＣＰ０〜ＣＰ３がｂ’１０００の場合、レプリカドライバＰ４０では、基本サイズの８倍（８Ｗｐ）のＰチャネルＭＯＳトランジスタＰ４０３のみが選択されることになり、基本サイズ（Ｗｐ）の８倍の状態になる。これに応じて、コンパレータＰ１０に対するレプリカドライバＰ４０の出力電圧レベルが変更される（サイクルＡ８、時刻Ｔ４〜時刻Ｔ７）。
【００８９】
コンパレータＰ１０は、変更されたレプリカドライバＰ４０の出力電圧レベルと、参照電圧（ＶＣＣ／２）とを比較する（サイクルＡ８、時刻Ｔ４〜Ｔ７）。本一例では、インピーダンス調整コードＣＰ０〜ＣＰ３がｂ’１０００である場合（レプリカドライバＰ４０における駆動トランジスタサイズが基本サイズの８倍である場合）、レプリカドライバＰ４０の出力電圧レベルは、参照電圧（ＶＣＣ／２）よりも高い状態となる。この場合、コンパレータＰ１０の比較結果（カウントデータ）はローレベルとなる。
【００９０】
次に、サイクルＡ９に移行し、コンパレータＰ１０は、クロック信号Ｃ０に同期してカウントダウンさせるカウントデータ（ローレベル）を発生する（サイクルＡ９、時刻Ｔ０）。レジスタＰ１００は、クロック信号Ｃ１に同期してカウントダウンさせるカウントデータ（ローレベル）をコンパレータＰ１０から取り込む（サイクルＡ９、時刻Ｔ１）。この際、レジスタＰ１０１は、前の時刻（サイクルＡ８）においてレジスタＰ１００が保持していたカウントデータ（ハイレベル）を取り込む。
【００９１】
レジスタＰ１００とレジスタＰ１０１が保持するカウントデータのレベル（論理値）は反転している（不一致である）ため、ＸＮＯＲ回路Ｐ１０２の出力はローレベルとなり、ＡＮＤ回路Ｐ１０３は非活性化する。これにより、比較判定回路Ｐ２２は、クロック信号Ｃ２を遮断し、クロック信号Ｃ３はローレベルを維持する（サイクルＡ９、時刻Ｔ２）。
【００９２】
Ｕ／ＤカウンタＰ３０は、クロック信号Ｃ３の入力がないため、カウント動作を行なわずインピーダンス調整コードＣＰ０〜ＣＰ３を更新しない（サイクルＡ９、時刻Ｔ３）。
【００９３】
インピーダンス調整コードＣＰ０〜ＣＰ３は、クロック信号Ｃ４に同期してレジスタ群Ｐ３５に取り込まれるが、インピーダンス調整コードＣＰ０〜ＣＰ３は、前時刻（サイクルＡ８）から変化していないため、出力ドライバ２０のプルアップ回路側の駆動能力は変更されない（サイクルＡ９、時刻Ｔ４）。すなわち、出力ドライバ２０のプルアップ駆動用のトランジスタのサイズは基本サイズ（Ｗｐ）の８倍の状態を維持する（サイクルＡ９、時刻Ｔ４〜Ｔ７）。
【００９４】
一方、時刻Ｔ３において、インピーダンス調整コードＣＰ０〜ＣＰ３が変更されないため、レプリカドライバＰ４０の駆動能力も変更されない。すなわち、レプリカドライバＰ４０の駆動トランジスタのサイズは、基本サイズ（Ｗｐ）の８倍の状態を維持し、コンパレータＰ１０に対するレプリカドライバＰ４０の出力電圧レベルも前時刻（サイクルＡ８）と同じ値を維持する（サイクルＡ９、時刻Ｔ４〜時刻Ｔ７）。
【００９５】
コンパレータＰ１０は、レプリカドライバＰ４０の出力電圧レベルと、参照電圧（ＶＣＣ／２）とを比較する（サイクルＡ９、時刻Ｔ４〜Ｔ７）。ここでは、レプリカドライバＰ４０の出力電圧レベルは、前サイクルＡ８から変化していないため、参照電圧（ＶＣＣ／２）よりも高い状態となる。この場合、コンパレータＰ１０の比較結果（カウントデータ）はサイクルＡ８と同じローレベルとなる。
【００９６】
サイクルＡ１０に移行し、コンパレータＰ１０は、クロック信号Ｃ０に同期してカウントダウンさせるカウントデータ（ローレベル）を発生する（サイクルＡ１０、時刻Ｔ０）。レジスタＰ１００は、クロック信号Ｃ１に同期してカウントダウンさせるカウントデータ（ローレベル）をコンパレータＰ１０から取り込む（サイクルＡ１０、時刻Ｔ１）。この際、レジスタＰ１０１は、前の時刻（サイクルＡ９）においてレジスタＰ１００が保持していたカウントデータ（ローレベル）を取り込む。
【００９７】
レジスタＰ１００とレジスタＰ１０１はともにカウントダウンさせるカウントデータ（ローレベル）を取り込んでいるため、ＸＮＯＲ回路Ｐ１０２の出力はハイレベルとなり、ＡＮＤ回路Ｐ１０３は活性化する。これにより、比較判定回路Ｐ２２は、クロック信号Ｃ２をスルーしてクロック信号Ｃ３としてＵ／ＤカウンタＰ３０に出力する（サイクルＡ１０、時刻Ｔ２）。
【００９８】
Ｕ／ＤカウンタＰ３０は、クロック信号Ｃ３に同期してカウントダウンし、カウンタ値はｂ’１０００からｂ’０１１１となり、インピーダンス調整コードＣＰ０〜ＣＰ３が変更される（サイクルＡ１０、時刻Ｔ３）。
【００９９】
変更されたインピーダンス調整コードＣＰ０〜ＣＰ３は、クロック信号Ｃ４に同期してレジスタ群Ｐ３５に取り込まれ、これによって、出力ドライバ２０のプルアップ回路側の駆動能力が変更される（サイクルＡ１０、時刻Ｔ４）。インピーダンス調整コードＣＰ０〜ＣＰ３がｂ’０１１１の場合、出力ドライバ２０のプルアップ駆動用のトランジスタは、基本サイズ（Ｗｐ）の７倍の状態になる（サイクルＡ１０、時刻Ｔ４〜Ｔ７）。
【０１００】
一方、時刻Ｔ３において、インピーダンス調整コードＣＰ０〜ＣＰ３が変更されるとレプリカドライバＰ４０の駆動能力は変更される。インピーダンス調整コードＣＰ０〜ＣＰ３がｂ’０１１１の場合、レプリカドライバＰ４０は、基本サイズの７倍（７Ｗｐ）の状態になる。これに応じて、コンパレータＰ１０に対するレプリカドライバＰ４０の出力電圧レベルが変更される（サイクルＡ１０、時刻Ｔ４〜時刻Ｔ７）。
【０１０１】
コンパレータＰ１０は、変更されたレプリカドライバＰ４０の出力電圧レベルと、参照電圧（ＶＣＣ／２）とを比較する（サイクルＡ１０、時刻Ｔ４〜Ｔ７）。インピーダンス調整コードＣＰ０〜ＣＰ３がｂ’０１１１である場合（レプリカドライバＰ４０における駆動トランジスタサイズが基本サイズの７倍である場合）、レプリカドライバＰ４０の出力電圧レベルは、参照電圧（ＶＣＣ／２）よりも低い状態となる。この場合、コンパレータＰ１０の比較結果（カウントデータ）はハイレベルとなる。
【０１０２】
次に、サイクルＡ１１に移行し、コンパレータＰ１０は、クロック信号Ｃ０に同期してカウントアップさせるカウントデータ（ハイレベル）を発生する（サイクルＡ１１、時刻Ｔ０）。レジスタＰ１００は、クロック信号Ｃ１に同期してカウントアップさせるカウントデータ（ハイレベル）をコンパレータＰ１０から取り込む（サイクルＡ１１、時刻Ｔ１）。この際、レジスタＰ１０１は、前の時刻（サイクルＡ１０）においてレジスタＰ１００が保持していたカウントデータ（ローレベル）を取り込む。
【０１０３】
レジスタＰ１００とレジスタＰ１０１が保持するカウントデータのレベル（論理値）は反転している（不一致である）ため、ＸＮＯＲ回路Ｐ１０２の出力はローレベルとなり、ＡＮＤ回路Ｐ１０３は非活性化する。これにより、比較判定回路Ｐ２２は、クロック信号Ｃ２を遮断し、クロック信号Ｃ３はローレベルを維持する（サイクルＡ１１、時刻Ｔ２）。
【０１０４】
Ｕ／ＤカウンタＰ３０は、クロック信号Ｃ３の入力がないため、カウント動作を行なわずインピーダンス調整コードＣＰ０〜ＣＰ３を更新しない（サイクルＡ１１、時刻Ｔ３）。
【０１０５】
インピーダンス調整コードＣＰ０〜ＣＰ３は、クロック信号Ｃ４に同期してレジスタ群Ｐ３５に取り込まれるが、インピーダンス調整コードＣＰ０〜ＣＰ３は、前時刻（サイクルＡ１０）から変化していないため、出力ドライバ２０のプルアップ回路側の駆動能力は変更されない（サイクルＡ１１、時刻Ｔ４）。すなわち、出力ドライバ２０のプルアップ駆動用のトランジスタのサイズは基本サイズ（Ｗｐ）の７倍の状態を維持する（サイクルＡ１１、時刻Ｔ４〜Ｔ７）。
【０１０６】
一方、時刻Ｔ３において、インピーダンス調整コードＣＰ０〜ＣＰ３が変更されないため、レプリカドライバＰ４０の駆動能力も変更されない。すなわち、レプリカドライバＰ４０の駆動トランジスタのサイズは、基本サイズ（Ｗｐ）の７倍の状態を維持し、コンパレータＰ１０に対するレプリカドライバＰ４０の出力電圧レベルも前時刻（サイクルＡ１０）と同じ値を維持する（サイクルＡ１１、時刻Ｔ４〜時刻Ｔ７）。
【０１０７】
コンパレータＰ１０は、レプリカドライバＰ４０の出力電圧レベルと、参照電圧（ＶＣＣ／２）とを比較する（サイクルＡ１１、時刻Ｔ４〜Ｔ７）。ここでは、レプリカドライバＰ４０の出力電圧レベルは、前サイクルＡ１０から変化していないため、参照電圧（ＶＣＣ／２）よりも低い状態となる。この場合、コンパレータＰ１０の比較結果（カウントデータ）はサイクルＡ１０と同じハイレベルとなる。
【０１０８】
上述の一例では、レプリカドライバＰ４０の出力電圧Ｐ５０が参照電圧（ＶＣＣ／２）を超えるまで、Ｕ／ＤカウンタＰ３０は、インピーダンス調整コードをカウントアップし（サイクルＡ０〜Ａ８）、出力電圧Ｐ５０が参照電圧（ＶＣＣ／２）を超えると、次のサイクルＡ９においてカウント動作を停止する。ラッチ回路Ｐ２１には２段のレジスタＰ１００、Ｐ１０１が設けられているため、インピーダンス整合時におけるカウント動作の休止期間は１サイクルとなる（サイクルＡ９）。休止期間の次のサイクルＡ１０において、コンパレータＰ１０の出力（カウントデータ）は、前サイクルＡ９において出力されたカウントデータと一致するため、再度インピーダンス調整が行なわれる。しかし、再びカウントデータが反転するため、次のサイクルＴ１１ではカウント動作を停止し、インピーダンス調整は行なわれない。このように、本発明では、インピーダンスの整合後は、インピーダンス調整（サイクルＡ８、Ａ１０）と、カウント停止（インピーダンス調整停止：サイクルＡ９、Ａ１１）を繰り返す安定期（安定状態）となる。以降（サイクルＡ１２〜Ａ１９）、サイクルＡ８〜Ａ１１と同様な動作を繰り返し、安定状態を維持する。
【０１０９】
図６は、本発明によるインピーダンス調整動作におけるインピーダンス整合中と整合後のタイミングの一例（バッファ段数２）を示すタイミングチャートである。図６に示すように、インピーダンス整合までは、カウント動作によりドライバの駆動力が変動し、整合後は、安定期（安定状態）となる。このとき、ラッチ回路Ｐ２１、Ｎ２１に２段のレジスタが設けられている場合、カウンタ動作（駆動力変更動作）の休止期間Ｔａは１サイクルとなる。
【０１１０】
安定期において、外部環境や動作環境に応じて出力インピーダンスが変動することがあるが、この場合も、サイクルＡ８に例示されるカウントアップ（駆動能力強化）によるインピーダンス調整、又はサイクルＡ１０に例示されるカウントダウンによるインピーダンス調整（駆動能力弱化）によって、整合状態に復帰し、自動的に安定期（安定状態）に移行する。
【０１１１】
尚、出力ドライバ２０のプルダウン側回路（ＮＭＯＳトランジスタＮ３００〜Ｎ３０３）の駆動力を調整する構成要素（コンパレータＮ１０、カウンタ制御回路Ｎ２０、アップ／ダウン（Ｕ／Ｄ）カウンタＮ３０、レプリカドライバＮ４０又はＮ４１）も同様な動作となる。
【０１１２】
以上のように、本発明では、インピーダンス整合後における出力インピーダンスの調整回数が従来に比べて低減される。これにより、インピーダンス調整コードが固定されている間、カウンタ動作が停止するため消費電力が削減される。又、Ｕ／ＤカウンタＰ３０、Ｎ３０にクロック信号Ｃ３が入力されるか否かは、１サイクル前に出力されたコンパレータＰ１０、Ｎ１０の比較結果（カウントデータ）に応じて決定する。このため、安定期において、レプリカ抵抗Ｒ３１が外部要因にて変化し、レプリカドライバＰ４０の出力Ｐ５０が変動した場合、その次のサイクルには、出力Ｐ５０の変動に応じたカウント動作が行なわれる。すなわち、本発明によれば、外部要因によって変動する出力インピーダンスの調整の追随性が向上する。
【０１１３】
図５Ａ及び図５Ｂに示す一例では、安定状態において、２サイクル毎にカウント動作が行なわれるが、これに限らない。安定期間における休止期間Ｔａは、ラッチ回路Ｐ２１に設けられるレジスタの数（段数）に応じて変更される。
【０１１４】
図７は、ｎ＋１段のレジスタを備えるカウンタ制御回路Ｐ２０の構成を示す図である。図７に示すラッチ回路Ｐ２１は、ｎ個のレジスタＰ１１１〜Ｐ１１ｎを備え、クロック信号Ｃ１に同期してコンパレータＰ１０による比較結果（カウントデータ）をラッチする。詳細には、レジスタＰ１１１は、クロック信号Ｃ１に同期してコンパレータＰ１０からのカウントデータをラッチするとともに、保持しているカウントデータをレジスタＰ１１２及び比較判定回路Ｐ２２（ＥＸＮＯＲ回路Ｐ１０２）に出力する。レジスタＰ１１２〜１１ｎ−１は、クロック信号Ｃ１に同期して、それぞれ、前段のレジスタから入力されたカウントデータをラッチするとともに、保持しているカウントデータを次段のレジスタ及び比較判定回路Ｐ２２（ＥＸＮＯＲ回路Ｐ１０２）に出力する。レジスタＰ１１ｎは、クロック信号Ｃ１に同期してレジスタＰ１１ｎ−１から入力されたカウントデータをラッチするとともに、保持しているカウントデータを比較判定回路Ｐ２２（ＥＸＮＯＲ回路Ｐ１２２）に出力する。これにより、比較判定回路Ｐ２２には、コンパレータＰ１０から出力されるｎクロック分のカウントデータが入力されることとなる。
【０１１５】
図７を参照して、ＥＸＮＯＲ回路Ｐ１０２は、レジスタＰ１１０〜１１ｎから出力されたカウントデータの排他的否定論理和をＡＮＤ回路Ｐ１０３に出力する。ＡＮＤ回路Ｐ１０３は、クロック信号Ｃ２とＥＸＮＯＲ回路Ｐ１０２からの出力との論理積をクロック信号Ｃ３としてＵ／ＤカウンタＰ３０に出力する。すなわち、ＡＮＤ回路Ｐ１０３は、クロック信号Ｃ２に同期して、ＥＸＮＯＲ回路Ｐ１０２による一致検出結果をクロック信号Ｃ３として出力する。
【０１１６】
以上のような構成の場合、ラッチ回路Ｐ２１は、連続するｎサイクル期間中にコンパレータＰ１０から出力されたｎ個のカウントデータをラッチする。比較判定回路Ｐ２２は、ラッチ回路Ｐ２１でラッチされたカウントデータをクロック信号Ｃ２に同期して比較し、その比較結果に応じたクロック信号Ｃ３をＵ／ＤカウンタＰ３０に出力する。カウンタ制御回路Ｎ２０も同様な構成及び動作である。この場合、安定状態における休止期間Ｔａはｎ−１サイクルとなり、安定期間中ｎサイクル毎にカウント動作（インピーダンス調整）が行なわれる。例えば、図７に示すラッチ回路Ｐ２１に設けられるレジスタ数ｎが３段である場合、図８に示すように、安定状態における休止期間Ｔａは、２サイクルとなり、３サイクル毎にカウント動作が行なわれる。
【０１１７】
以上のように、ラッチ回路Ｐ２１に設けられるレジスタの段数を変更することで、安定状態における休止期間Ｔａを任意に変更できるため、出力インピーダンスの変動に対する追随性を考慮して消費電力の低減量を設定することができる。
【０１１８】
上述した半導体集積回路１００は、半導体装置における出力回路として適用できる。例えば、本発明による半導体集積回路１００は、図９に示すような記憶装置６（例えばＤＲＡＭ）からの読み出しデータをプロセッサ５出力するための出力回路１００として適用できる。図９に示す記憶装置６は、メモリセルアレイ１、センスアンプ２、アドレスデコーダ３、出力回路１００を具備し、伝送路４を介してプロセッサ５に接続される。アドレスデコーダ３によってメモリセルアレイ１内から選択された出力データ１０は、センスアンプ２を介して出力回路１００に出力される。出力回路１００は、上述のように設定された電流駆動能力で、出力データ１０を伝送路４（データバス）を介して、プロセッサ５に出力する。この際、上述のように、出力インピーダンスは伝送路４のインピーダンスと整合されている。
【０１１９】
本発明による出力回路１００は、インピーダンス整合のための調整及び整合時（安定状態）における消費電力が低減されるため、これを搭載した半導体装置（例えばＤＲＡＭ）の消費電力も低減することができる。
【０１２０】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。クロック信号Ｃ０〜Ｃ４のタイミングを制御する内部制御クロックＣＬＫは、半導体集積回路１００内に設けられたクロック生成回路によって生成されても良いし、半導体集積回路１００外部から入力されても良い。又、上述の実施の形態では、カウンタ制御回路Ｐ２０、Ｎ２０の構成をレジスタとＥＸＮＯＲ回路の組み合わせとして説明したが、任意のメモリとプロセッサ等、他の組み合わせであっても良いことは言うまでもない。
【符号の説明】
【０１２１】
１：メモリセルアレイ
２：センスアンプ
３：アドレスデコーダ
４：伝送路
５：プロセッサ
６：記憶装置
１００：半導体集積回路（出力回路）
Ｐ１０、Ｎ１０：コンパレータ
Ｐ２０、Ｎ２０：カウンタ制御回路
Ｐ２１、Ｎ２１：ラッチ回路
Ｐ２２、Ｎ２２：比較判定回路
Ｐ３０、Ｎ３０：アップ／ダウンカウンタ
Ｐ３５、Ｎ３５：レジスタ群
Ｐ４０、Ｎ４０、Ｎ４１：レプリカドライバ
１０：出力データ
２０：出力ドライバ
Ｒ３１、Ｒ３２：レプリカ抵抗
Ｐ１００、Ｐ１０１、Ｐ１１１〜Ｐ１１ｎ、Ｎ１００、Ｎ１０１：レジスタ
Ｐ１０２、Ｎ１０２：ＥＸＯＲ回路
Ｐ１０３、Ｎ１０３：ＡＮＤ回路
Ｐ２００、Ｎ２００：レジスタ
Ｐ５００：ＮＡＮＤ回路
Ｎ５００：ＮＯＲ回路
Ｐ３００〜Ｐ３０３、Ｐ４００〜Ｐ４０３、Ｎ４１０〜Ｎ４１３：ＰＭＯＳトランジスタ
Ｎ３００〜Ｎ３０３、Ｎ４００〜Ｎ４０３：ＮＭＯＳトランジスタ
ＣＰ、ＣＮ、ＣＰ０〜ＣＰ３、ＣＮ０〜ＣＮ３：インピーダンス調整コード
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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