(57)【要約】【課題】  高速で振幅の大きい電圧変動を抑制するために、負荷素子の種類、又は、負荷素子に供給される電力等に応じて、負荷素子への安定した電力供給を可能にする電力制御装置及びこれを用いた情報通信装置を提供すること。【解決手段】  電源装置から負荷素子に電力を供給するための線路に接続され、前記線路における電力供給を安定化させる電力制御装置であって、前記負荷素子に並列に接続される可変容量素子と、前記線路の寄生インダクタンスによる電圧変動度合が所定度合以下になるように、前記可変容量素子の静電容量を制御する制御部とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
電源装置から負荷素子に電力を供給するための線路に接続され、前記線路における電力供給を安定化させる電力制御装置であって、
前記負荷素子と並列に接続される可変容量素子と、
前記線路の寄生インダクタンスによる電圧変動度合が所定度合以下になるように、前記可変容量素子の静電容量を制御する制御部と
を含む、電力制御装置。
【請求項２】
前記可変容量素子は、容量素子と、前記容量素子に直列接続される可変抵抗素子とを有し、前記制御部によって前記可変抵抗素子の抵抗値が変更されることにより、前記可変容量素子の静電容量が制御される、請求項１に記載の電力制御装置。
【請求項３】
前記可変抵抗素子は、互いに並列接続される複数の抵抗素子と、前記複数の抵抗素子の各々への電流の供給／遮断を切り替える切替部とを有し、前記制御部によって前記切替部が切り替えられることにより、前記可変抵抗素子の抵抗値が変更される、請求項２に記載の電力制御装置。
【請求項４】
前記可変抵抗素子は、電流入力端、電流出力端、及び電流制御端を有する半導体素子と、前記電流入力端及び前記電流出力端の間に並列に接続される抵抗素子とを有し、前記制御部によって前記電流制御端への入力電流が制御されて前記電流入力端及び前記電流出力端の間の抵抗値が変更されることにより、前記可変抵抗素子の抵抗値が変更される、請求項２に記載の電力制御装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の電力制御装置と、
前記電源装置と、
前記負荷素子と
を含む、情報通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
サーバ機器又はネットワーク機器等のような情報通信装置に電力を供給する電力制御装置及びこれを用いた情報通信装置に関する。
【背景技術】
【０００２】
サーバ機器又はネットワーク機器等の情報通信装置には、ＬＳＩ（Large Scale Integration）、ＣＰＵ（Central Processing Unit）、ＦＰＧＡ（Field Programmable Gate Array）といった半導体デバイス等の負荷素子が用いられている。近年のサーバ機器又はネットワーク機器等の高速化により、負荷素子の動作電圧の低電圧化、動作電流の大電流化、処理速度の超高速化が急激に進行している。
【０００３】
このため、これらの負荷素子に電源供給を行う電源装置には、負荷素子に応じた高速応答特性が強く求められており、安定した電力供給を行うために、電源装置に対して要求される性能は非常に厳しくなってきている。
【０００４】
ここで、電源装置の特性改善手法の一例として、スイッチング周波数の高周波数化が挙げられるが、電力変換効率や発熱等の問題があるため、限界に近付いているのが現状である。
【０００５】
一般に、半導体デバイス等の負荷素子に電力を供給する方式では、プリント配線板上に配置された電源装置から、プリント配線板上にパターニングされた配線を通じて、負荷素子に電力が供給される。このように電力供給を行う際に、電流の変化に伴う電圧の変化を抑制するために、電源装置を負荷素子の近傍に配置しても、電源装置から負荷素子までの配線の寄生インダクタンスが存在するため、電圧変動を無くすことはできない。
【０００６】
特に、近年の半導体デバイス等の負荷素子の高性能化に伴い、上述のような傾向は益々顕著になっている。一例では、低電圧化、大電流化は、従来およそ３．３〜５．０Ｖ、数Ａ程度であったものが、近年ではおよそ１．０〜１．８Ｖ、数１０〜数１００Ａのオーダとなっている。また、処理速度の超高速化により、電流変化率は、従来のミリ秒のオーダから、近年ではマイクロ秒のオーダに高速化している。このため、従来の電流供給方式では対応できなくなっている。
【０００７】
そこで、上述のような寄生インダクタンスによる電圧変動を抑制して負荷素子を安定に動作させるために、例えば図１に示すように、電源装置１に配線２を介して接続された負荷素子３の近傍に大容量のコンデンサ４を並列に接続することが行われている。なお、説明の便宜上、図１には、配線２に存在する寄生インダクタンスをインダクタンスＬＳとして表す。
【０００８】
電源装置１は、典型的には、ＰＯＬ（Point of Load）電源として用いられる電源装置であり、負荷素子３の近くに配設され、負荷素子３の専用の電源装置として用いられる。ＰＯＬ電源としての電源装置１は、例えば、ＤＣ−ＤＣコンバータによって実現される。コンデンサ４は、所謂パスコン（バイパスコンデンサ）として用いられるものであり、配線２における高速で振幅の大きい電圧変動を抑制すべく、大容量にするために多数を並列に接続する場合もあった。このような場合、一例では、静電容量は数千μＦ〜数万μＦになる場合があった。
【０００９】
また、図１に示すようなコンデンサ４は大容量でスペース的な制約の問題が生じるため、コンデンサ４を小型化し、例えば、増幅器のミラー効果を利用して、小さな静電容量を大きく変換することによって大きな電圧変動を抑えることが行われていた。具体的には、ＬＳＩの内部の半導体チップに対して、増幅器のゲインＡとコンデンサの静電容量Ｃを与え、増幅器のミラー効果で静電容量Ｃを大きく見せることにより、小さな静電容量Ｃのコンデンサで高速で振幅の大きい電圧変動を抑制することが行われていた。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−１１７６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述のように、半導体デバイス等の負荷素子に安定した電力供給を行うために、配線の寄生インダクタンスによる電圧変動を抑制することが行われている。
【００１２】
ところで、配線の寄生インダクタンスは、配線の長さ、配線の幅、及び負荷素子と電源装置の位置関係等によって決まる。このため、負荷素子に安定した電力供給を行うために必要となるコンデンサの静電容量値は、負荷素子の種類、又は、負荷素子に供給される電力等によって異なる。
【００１３】
しかしながら、従来はコンデンサの静電容量値が固定であったため、負荷素子の種類又は電源装置からの供給電力等に応じて静電容量値を設定したコンデンサを作製しなければならないという課題があった。例えば、サーバ機器又はネットワーク機器等の情報通信装置には多数の電源装置が用いられるため、すべての電源装置と負荷素子の間の寄生インダクタンスに対応した静電容量値のコンデンサを作製し、実装するのは膨大な作業を必要としていた。
【００１４】
そこで、高速で振幅の大きい電圧変動を抑制するために、負荷素子の種類、又は、負荷素子に供給される電力等に応じて、負荷素子への安定した電力供給を可能にする電力制御装置及びこれを用いた情報通信装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の実施の形態の一観点の電力制御装置は、電源装置から負荷素子に電力を供給するための線路に接続され、前記線路における電力供給を安定化させる電力制御装置であって、前記負荷素子と並列に接続される可変容量素子と、前記線路の寄生インダクタンスによる電圧変動度合が所定度合以下になるように、前記可変容量素子の静電容量を制御する制御部とを含む。
【発明の効果】
【００１６】
高速で振幅の大きい電圧変動を抑制するために、負荷素子の種類、又は、負荷素子に供給される電力等に応じて、負荷素子への安定した電力供給を可能にする電力制御装置及びこれを用いた情報通信装置を提供できる。
【図面の簡単な説明】
【００１７】
【図１】従来の電力制御装置の一例を示す図である。
【図２】実施の形態１の電力制御装置を用いた情報通信装置の一例を示す図である。
【図３】実施の形態１の電力制御装置に電源装置及びＣＰＵが接続された回路構成を示す図である。
【図４】実施の形態１の電力制御装置１００の可変容量素子１０１の回路構成の一例を示す図である。
【図５】実施の形態１の電力制御装置１００の制御部１０４による可変容量素子１０１の静電容量Ｃｖの制御処理を示すフローチャートである。
【図６】（Ａ）は、実施の形態１の電力制御装置１００によって電力供給が制御された場合のＣＰＵ１４の端子間電圧ＶＬの波形を示す図であり、（Ｂ）は、比較用にＣＰＵ１４の端子間電圧ＶＬが変動した場合の波形を示す図である。
【図７】実施の形態２の電力制御装置の可変容量素子２０１を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の電力制御装置及びこれを用いた情報通信装置を適用した実施の形態について説明する。
【００１９】
［実施の形態１］
図２は、実施の形態１の電力制御装置を用いた情報通信装置の一例を示す図である。図２（Ａ）に示す情報通信装置は、サーバ１０であり、サーバ１０の内部には、図２（Ｂ）に示すようなプリント基板１１が多数配設されている。
【００２０】
プリント基板１１は、例えば、ＦＲ４（Flame Retardant Type 4：ガラスエポキシ基板）であり、一般に、複数の絶縁層が積層されており、各絶縁層の間（層間）、積層構造の最上面、及び積層構造の最上面にパターニングされた銅箔を有する。図２（Ｂ）にはプリント基板１１の最上面の銅箔がパターニングされた配線１２を示すが、配線１２は層間及び最上面にもパターニングされており、電源電圧を供給する配線、信号を伝送する配線、グランド電位等の基準電位に保持される配線が存在する。
【００２１】
また、プリント基板１１には、ＰＯＬ電源としての電源装置１３と、負荷素子の一例としてのＣＰＵ１４が実装されており、電源装置１３からＣＰＵ１４には、配線１２を通じて電力が供給される。なお、説明の便宜上、図２（Ｂ）には電源装置１３とＣＰＵ１４だけを示すが、プリント基板１１には、他の電子部品装置も実装される。
【００２２】
図３は、実施の形態１の電力制御装置に電源装置及びＣＰＵが接続された回路構成を示す図である。
【００２３】
実施の形態１の電力制御装置１００は、電源装置１３とＣＰＵ１４を接続する配線１２に接続されており、負荷素子としてのＣＰＵ１４に並列に接続される可変容量素子１０１、及び、ＣＰＵ１４の電源端子（１４Ａ、１４Ｂ）間の電圧を検出して可変容量素子１０１の静電容量値を制御する負帰還回路１０２を含む。
【００２４】
ここで、説明の便宜上、配線１２の寄生インダクタンスをＬＳとし、コイルの記号で示す。また、配線１２を通流する電流をＩＬとし、寄生インダクタンスに通流する電流の時間的変化によって生じる電圧変動分をＶＬＳ（＝ＬＳ・ｄＩＬ／ｄｔ）とする。電源装置１３の端子間電圧はＶｉ、ＣＰＵ１４の端子間電圧はＶＬで表す。
【００２５】
可変容量素子１０１は、静電容量Ｃｖを変更可能な容量素子であり、静電容量Ｃｖは負帰還回路１０２によってフィードバック制御される。可変容量素子１０１の具体的な回路構成については、図４を用いて後述する。
【００２６】
負帰還回路１０２は、ＣＰＵ１４の電源端子（１４Ａ，１４Ｂ）間の電圧が反転入力端子に入力され、基準電圧（Ｖｒｅｆ）と比較するオペアンプ１０３と、オペアンプ１０３の出力に応じて可変容量素子１０１の静電容量Ｃｖを制御する制御部１０４を含む。オペアンプ１０３の反転入力端子と出力端子との間には抵抗器Ｒａ、Ｒｂ、及びコンデンサＣａが接続されるとともに、オペアンプ１０３には入力抵抗器Ｒｃが接続される。
【００２７】
オペアンプ１０３は、反転入力端子に入力されるＣＰＵ１４の電源端子（１４Ａ，１４Ｂ）間の電圧と、基準電圧（Ｖｒｅｆ）と比較し、ＣＰＵ１４の端子間電圧ＶＬが基準電圧（Ｖｒｅｆ）を上回ると負の電圧を出力し、ＣＰＵ１４の端子間電圧ＶＬが基準電圧（Ｖｒｅｆ）を下回ると正の電圧を出力する。
【００２８】
制御部１０４は、オペアンプ１０３の出力電圧を受けて、ＣＰＵ１４の端子間電圧ＶＬが基準電圧（Ｖｒｅｆ）を上回ることによって出力される負電圧値が所定電圧値以下になると、可変容量素子１０１の静電容量Ｃｖを増大させ、ＣＰＵ１４の端子間電圧ＶＬが所定の許容範囲内に収まるようにフィードバック制御を行う。制御部１０４は、例えば、ＣＰＵを用いたデジタル回路、又はオペアンプ等を用いたアナログ回路で実現することができるが、ここではＣＰＵを用いたデジタル回路を用いる形態について説明する。なお、制御部１０４による処理内容については後述する。
【００２９】
次に、図４を用いて可変容量素子１０１の回路構成について説明する。
【００３０】
図４は、実施の形態１の電力制御装置１００の可変容量素子１０１の回路構成の一例を示す図である。可変容量素子１０１は、図４に示すように、端子Ａ、Ｂ間に、容量素子としてのコンデンサ１１０、抵抗器Ｒ０〜ＲＮ、及びスイッチＳ１〜ＳＮとＳＸを含む。ここで、スイッチの数を表すＮは２以上の任意の整数である。抵抗器Ｒ０及びＲ１は、コンデンサ１１０と直列に接続されている。抵抗器Ｒ１にはスイッチＳ１が並列に接続されている。抵抗器Ｒ０には、抵抗器Ｒ２〜ＲＮとスイッチＳ２〜ＳＮとをそれぞれ直列接続した（Ｎ−１）個の回路と、スイッチＳＸとが並列に接続されている。抵抗器Ｒ０〜ＲＮとしては、例えば、所定の抵抗値を有するチップ抵抗を用いることができ、スイッチＳ１〜ＳＮ及びＳＸとしては、小型のリレー又はフォトカプラ等を用いることができる。なお、ここでは、抵抗器Ｒ０〜ＲＮの抵抗値はすべて等しいものとする。また、コンデンサ１１０は、ＥＳＲ（Equivalent Series Resistance：等価直列抵抗）を含む。
【００３１】
すなわち、可変容量素子１０１としての静電容量Ｃｖは、コンデンサ１１０の静電容量Ｃと、スイッチＳ１〜ＳＮ及びＳＸの開閉状態によって端子Ａ、Ｂ間に接続される抵抗器Ｒ０〜ＲＮの合成抵抗値とによって決定される。
【００３２】
実施の形態１では、スイッチＳ１〜ＳＮ、ＳＸは、制御部１０４によって開閉が制御される。初期状態では、スイッチＳ１〜ＳＮ、ＳＸはすべて開放されており、合成抵抗値は（Ｒ１＋Ｒ２）の最大値であるため、可変容量素子１０１としての静電容量Ｃｖは最小値となる。各スイッチは、制御部１０４によってスイッチＳ２〜ＳＮ、ＳＸ、Ｓ１の順に閉成され、スイッチが１つずつ閉成される度に合成抵抗値は小さくなる。すなわち、初期状態からスイッチが１つずつ閉成される度に、可変容量素子１０１としての静電容量Ｃｖは、徐々に大きくなる。スイッチＳ１〜ＳＮ、ＳＸがすべて閉成されると、合成抵抗値は零（０）となり、可変容量素子１０１としての静電容量Ｃｖは、最大値となる。
【００３３】
次に、図５を用いて制御部１０４による可変容量素子１０１の静電容量Ｃｖの制御について説明する。
【００３４】
図５は、実施の形態１の電力制御装置１００の制御部１０４による可変容量素子１０１の静電容量Ｃｖの制御処理を示すフローチャートである。この制御処理は、例えば、サーバ１０に電力制御装置１００が実装された際に可変容量素子１０１の静電容量Ｃｖを配線１２の寄生インダクタンスに応じた値に設定するための初期設定時、又は、ＣＰＵ１４の性能評価を行う性能評価時等に実行される処理である。
【００３５】
制御部１０４は、処理を開始すると、オペアンプ１０３の出力電圧を監視し、ＣＰＵ１４の端子間電圧ＶＬの変動が大きいか否かを判定するために、オペアンプ１０３から出力される電圧値が判定基準値Ｖ１以下であるか否かを判定する（ステップＳ１）。
【００３６】
ここで、ＣＰＵ１４の端子間電圧ＶＬがオペアンプ１０３の基準電圧（Ｖｒｅｆ）を上回ると、オペアンプ１０３から負電圧が出力される。このため、ステップＳ１で用いる判定基準値Ｖ１は、負電圧に設定される。また、判定基準値Ｖ１は、ＣＰＵ１４の端子間電圧ＶＬの変動がある程度（例えば、ＣＰＵ１４の動作に影響を来す程度）大きくなったことを検出するために用いられるため、ＣＰＵ１４の端子間電圧ＶＬの所定の変動分に相当する所定の負電圧に設定すればよい。なお、ここで用いる判定基準値Ｖ１は、ＣＰＵ１４の性能等によって予め決定しておけばよい。
【００３７】
制御部１０４は、ステップＳ１でオペアンプ１０３から出力される電圧値が判定基準値Ｖ１以下であると判定した場合は、可変容量素子１０１の静電容量Ｃｖを増大させる処理を実行する（ステップＳ２）。ステップＳ２では、制御部１０４によってスイッチＳ２〜ＳＮ、ＳＸ、Ｓ１の順に、１つずつ閉成される。
【００３８】
制御部１０４は、ステップＳ２の処理が終了すると、オペアンプ１０３の出力電圧を監視し、ＣＰＵ１４の端子間電圧ＶＬの変動分が許容範囲を表す所定の範囲内にあるか否かを判定する（ステップＳ３）。ステップＳ３の判定に用いられる所定の範囲は、ＣＰＵ１４の端子間電圧ＶＬの変動分が可変容量素子１０１の静電容量Ｃｖの増大を必要としない許容範囲内にあることを表す範囲である。
【００３９】
ここで、上述のように、ＣＰＵ１４の端子間電圧ＶＬがオペアンプ１０３の基準電圧（Ｖｒｅｆ）を上回ると、オペアンプ１０３から負電圧が出力される。このため、ステップＳ３の判定に用いる所定の範囲は、オペアンプ１０３の出力電圧が所定の負電圧値Ｖ２以上であることを表す範囲に設定すればよい。
【００４０】
また、ステップＳ３は、ＣＰＵ１４の端子間電圧ＶＬの変動分が許容範囲にあるか否かを判定する処理であるため、端子間電圧ＶＬの変動分がＣＰＵ１４の動作に影響を来す程大きいか否かを判定するステップＳ１よりも小さい変動分を判定する処理である。このため、ステップＳ３の判定で用いる所定の範囲の下限となる負電圧値Ｖ２は、ステップＳ１の判定基準値Ｖ１よりも高い値でよい。
【００４１】
制御部１０４によって、ＣＰＵ１４の端子間電圧ＶＬの許容範囲を表す所定の範囲内ではないと判定された場合は、フローはステップＳ２にリターンされる。これにより、制御部１０４によってスイッチがさらに１つ閉成され、可変容量素子１０１の静電容量Ｃｖが増大される。
【００４２】
制御部１０４は、ＣＰＵ１４の端子間電圧ＶＬの許容範囲を表す所定の範囲内であると判定した場合は、一連の処理を終了する。これにより、可変容量素子１０１の静電容量Ｃｖは、ＣＰＵ１４の端子間電圧ＶＬを許容範囲内に収めることのできる値に設定される。なお、図５に示すフローチャートにより、可変容量素子１０１の静電容量Ｃｖは、ＣＰＵ１４の端子間電圧ＶＬの電圧変動が最小になるような値に設定されることが望ましい。
【００４３】
なお、ステップＳ１でオペアンプ１０３から出力される電圧値が判定基準値Ｖ１より高いと判定した場合は、制御部１０４は、フローをステップＳ３に進行させる。これは、ステップＳ１において端子間電圧ＶＬの変動分がＣＰＵ１４の動作に影響を来す程大きくないと判定された場合でも、ＣＰＵ１４の端子間電圧ＶＬの変動分が許容範囲にあるか否かを判定するためである。
【００４４】
次に、図６を用いて実施の形態１の電力制御装置１００によってＣＰＵ１４の端子間電圧ＶＬの変動が抑制される場合の電圧波形について説明する。
【００４５】
図６（Ａ）は、実施の形態１の電力制御装置１００によって電力供給が制御された場合のＣＰＵ１４の端子間電圧ＶＬの波形を示す図であり、図６（Ｂ）は、比較用にＣＰＵ１４の端子間電圧ＶＬが変動した場合の波形を示す図である。なお、図６（Ａ）、（Ｂ）における横軸（時間軸）はマイクロ秒オーダであり、例えば、５μｓ／ｄｉｖ程度である。
【００４６】
図６（Ａ）に示すように、時刻ｔ１で電流ＩＬが投入されて配線１２に流れる電流が増大すると、寄生インダクタンスによって電圧変動（ＬＳ・ｄＩＬ／ｄｔ）が生じるが、予め図５に示す処理で可変容量素子１０１の静電容量が設定されているため、ＣＰＵ１４の端子間電圧ＶＬの変動は微小である。同様に、時刻ｔ２で電流ＩＬが低減されると、寄生インダクタンスによって電圧変動（ＬＳ・ｄＩＬ／ｄｔ）が生じるが、可変容量素子１０１の静電容量が設定されているため、ＣＰＵ１４の端子間電圧ＶＬの変動は微小である。また、電源電圧Ｖｉも安定している。
【００４７】
これに対して、可変容量素子１０１の静電容量が十分に大きくない場合は、図６（Ｂ）に示すように、時刻ｔ１で電流ＩＬが増大すると、寄生インダクタンスによって生じる電圧変動（ＬＳ・ｄＩＬ／ｄｔ）を抑制しきれず、ＣＰＵ１４の端子間電圧ＶＬは大きく低下してしまう。また、時刻ｔ２で電流ＩＬが低減されると、寄生インダクタンスによって生じる電圧変動（ＬＳ・ｄＩＬ／ｄｔ）を抑制しきれず、ＣＰＵ１４の端子間電圧ＶＬは大きく上昇してしまう。なお、電源電圧Ｖｉも影響を受けており、図６（Ａ）に比べると変動している。
【００４８】
このように、可変容量素子１０１の静電容量が十分に大きくない場合は、配線１２を通流する電流の増減による電圧変動（ＬＳ・ｄＩＬ／ｄｔ）を抑制しきれず、ＣＰＵ１４の端子間電圧ＶＬは大きく変動してしまう。これでは、ＣＰＵ１４のような負荷素子による高速で振幅の大きい電圧変動に対応することはできない。
【００４９】
これに対して、実施の形態１の電力制御装置１００によれば、上述のように、ＣＰＵ１４の負荷素子の性能又は種類等に合わせて可変容量素子１０１の静電容量を制御することにより、配線１２での電流の変動（負荷変動）によって寄生インダクタンスで生じる電圧変動（ＬＳ・ｄＩＬ／ｄｔ）を抑制することができる。そして、これにより、ＣＰＵ１４の端子間電圧ＶＬを安定的に保つことができる。このように配線１２による電力供給を安定化させることができるので、ＣＰＵ１４のような負荷素子による高速で振幅の大きい電圧変動に対応することができ、ＣＰＵ１４の負荷素子の性能又は種類等に合わせて、高速動作に追従した安定した電力供給が行われるようにすることができる。
【００５０】
なお、上述のように、ＣＰＵ１４のような負荷素子の端子電圧の変動に応じた静電容量値に可変容量素子１０１を設定できるため、従来のように固定値の大容量のパスコンを実装していた場合に比べて、サーバ機器又はネットワーク機器等の情報通信装置内におけるトータルの静電容量を減らすことができる。このため、サーバ機器又はネットワーク機器等の情報通信装置内における負荷変動による電圧変化を抑制することができる。また、これにより、情報通信装置の小型化・コストダウンを図ることもできる。
【００５１】
なお、以上では、制御部１０４がＣＰＵである場合について説明したが、上述のように、制御部１０４は、オペアンプ等を用いたアナログ回路によって実現されてもよい。制御部１０４がアナログ回路である場合は、図５のフローチャートを用いて説明した静電容量値の設定は、アナログ回路によるフィードバック制御によって実現される。
【００５２】
また、以上では、負荷素子としてのＣＰＵ１４に電力を供給する形態について説明したが、実施の形態１の電力制御装置によって電力供給の安定化が図られる負荷素子は、ＬＳＩ、ＣＰＵ、ＦＰＧＡといった半導体デバイス等であってもよい。
【００５３】
また、以上では、可変容量素子１０１が図４に示すような抵抗器及びスイッチを多数含む回路で実現される形態について説明したが、可変容量素子１０１は、静電容量を変更できる素子であればよく、図４に示す回路構成に限定されるものではない。
【００５４】
また、以上では、可変容量素子１０１の静電容量値を設定する初期段階で、静電容量値を最小にしておく形態について説明したが、静電容量値の初期段階における値は最小値に限定されるものではなく、任意の初期値からスタートさせることができる。また、静電容量値は、段階的に増大される場合に限られない。
【００５５】
［実施の形態２］
実施の形態２の電力制御装置は、可変容量素子の構成が実施の形態１と異なる。実施の形態２における可変容量素子２０１は、トランジスタを用いている点が実施の形態１の可変容量素子１０１と異なる。また、これにより、制御部１０４による可変容量素子２０１の静電容量Ｃｖを増大させる処理が実施の形態１と異なる。その他は、実施の形態１の電力制御装置１００と同一であるため、同一の構成要素には同一符号を付し、その説明を省略する。以下、相違点を中心に説明する。
【００５６】
図７は、実施の形態２の電力制御装置の可変容量素子２０１を示す図である。可変容量素子２０１は、コンデンサ１１０、ｐｎｐ型のバイポーラ型のトランジスタＱ１、ｎｐｎ型のバイポーラ型のトランジスタＱ２、及び抵抗器Ｒ１１〜Ｒ１４を含む。このような可変容量素子２０１は、図２に示す可変容量素子１０１の代わりに端子Ａ、Ｂ間に接続される。
【００５７】
ｐｎｐ型のトランジスタＱ１のエミッタは、端子Ａに接続されており、コレクタはコンデンサ１１０（の端子Ａ側の電極）に接続されている。トランジスタＱ１のベースは、図２に示す制御部１０４に接続されており、制御部１０４によってトランジスタＱ１のベース電流が制御される。抵抗器Ｒ１１は、トランジスタＱ１のベース−エミッタ間に接続されるベース抵抗であり、抵抗器Ｒ１２は、トランジスタＱ１のエミッタ−コレクタ間に接続されている。
【００５８】
トランジスタＱ２のコレクタは、抵抗器Ｒ１３を介して端子Ａに接続されており、トランジスタＱ２のエミッタは、端子Ｂに接続されている。トランジスタＱ２のベースは、コンデンサ１１０（の端子Ｂ側の電極）に接続されている。トランジスタＱ２のベースと端子Ｂの間には抵抗器Ｒ１４がベース抵抗として接続されている。
【００５９】
実施の形態２の可変容量素子２０１では、ｐｎｐ型のトランジスタＱ１と、Ｑ１のエミッタ（電流入力端）−コレクタ（電流出力端）間に並列接続される抵抗器Ｒ２とが静電容量の制御用に用いられ、トランジスタＱ２は増幅用に用いられる。以下、可変容量素子２０１の動作原理について説明する。
【００６０】
実施の形態１の可変容量素子１０１は、ステップＳ２の処理において制御部１０４によってスイッチＳ２〜ＳＮ、ＳＸ、Ｓ１の順に、１つずつ閉成されるが、実施の形態２の可変容量素子２０１は、トランジスタＱ１のベース電流が段階的に増大するように制御される。
【００６１】
トランジスタＱ１は、エミッタ−ベース間が抵抗器Ｒ１２と並列に接続されているため、トランジスタＱ１のベース電流を制御することにより、トランジスタＱ１と抵抗器Ｒ１２の合成抵抗値は変化する。
【００６２】
このため、トランジスタＱ１、抵抗器Ｒ１２、及びコンデンサ１１０を静電容量がＣｔの一つのコンデンサとして考えると、トランジスタＱ１のベース電流を制御することにより、静電容量Ｃｔを制御することができる。トランジスタＱ１のベース電流が小さい場合は、トランジスタＱ１のエミッタ−コレクタ間の抵抗値が大きいため、合成抵抗値が大きくなり、静電容量Ｃｔは小さくなる。一方、トランジスタＱ１のベース電流が増大すると、トランジスタＱ１のエミッタ−コレクタ間の抵抗値が小さくなるため、合成抵抗値が小さくなり、静電容量Ｃｔは大きくなる。このように、静電容量Ｃｔは、トランジスタＱ１のベース電流を制御することによって変更することができる。
【００６３】
また、図７に示すように、トランジスタＱ２のベースには、トランジスタＱ１、抵抗器Ｒ１２、及びコンデンサ１１０を通じて電流が供給されるため、このベース電流はトランジスタＱ２で増幅される。
【００６４】
このため、端子Ａ、Ｂ間で見ると、静電容量ＣｔはトランジスタＱ２の増幅率ｈｆｅ倍になるため、可変容量素子２０１の静電容量はｈｆｅ・Ｃｔと表すことができる。
【００６５】
このような可変容量素子２０１を含む実施の形態２の電力制御装置において、初期状態においてトランジスタＱ１のベース電流を零（０）とし、実施の形態１のステップＳ１〜Ｓ４と同様の処理を繰り返しながら、ステップＳ２で段階的にベース電流を増大させれば、可変容量素子２０１の静電容量を段階的に増大させることができる。
【００６６】
このため、実施の形態２の電力制御装置によれば、制御部１０４でトランジスタＱ１のベース電流を制御することにより、ＣＰＵ１４のような負荷素子の性能又は種類等に合わせて可変容量素子２０１の静電容量を制御することができる。そして、これにより、配線１２での電流の変動（負荷変動）によって寄生インダクタンスで生じる電圧変動（ＬＳ・ｄＩＬ／ｄｔ）を抑制することができるので、ＣＰＵ１４の端子間電圧ＶＬを安定的に保つことができる。
【００６７】
このように配線１２による電力供給を安定化させることができるので、ＣＰＵ１４のような負荷素子による高速で振幅の大きい電圧変動に対応することができ、ＣＰＵ１４の負荷素子の性能又は種類等に合わせて、高速動作に追従した安定した電力供給が行われるようにすることができる。
【００６８】
なお、以上では、可変容量素子２０１がコンデンサ１１０、ｐｎｐ型のバイポーラ型のトランジスタＱ１、ｎｐｎ型のバイポーラ型のトランジスタＱ２、及び抵抗器Ｒ１１〜Ｒ１４を含む形態について説明したが、可変容量素子２０１の構成は、図７に示す構成に限定されるものではない。
【００６９】
また、図７に示す可変容量素子２０１が静電容量を大きく見せるための増幅回路としてトランジスタＱ２を含む形態について説明したが、静電容量を大きく見せるための増幅回路は、このような回路に限定されるものではない。例えば、ミラー回路等を用いてもよい。また、実施の形態１の可変容量素子１０１に静電容量を大きく見せるための増幅回路を付加してもよい。
【００７０】
以上、本発明の例示的な実施の形態の電力制御装置及びこれを用いた情報通信装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態１、２に関し、さらに以下の付記を開示する。
（付記１）
電源装置から負荷素子に電力を供給するための線路に接続され、前記線路における電力供給を安定化させる電力制御装置であって、
前記負荷素子と並列に接続される可変容量素子と、
前記線路の寄生インダクタンスによる電圧変動度合が所定度合以下になるように、前記可変容量素子の静電容量を制御する制御部と
を含む、電力制御装置。
（付記２）
前記可変容量素子は、容量素子と、前記容量素子に直列接続される可変抵抗素子とを有し、前記制御部によって前記可変抵抗素子の抵抗値が変更されることにより、前記可変容量素子の静電容量が制御される、付記１に記載の電力制御装置。
（付記３）
前記可変抵抗素子は、互いに並列接続される複数の抵抗素子と、前記複数の抵抗素子の各々への電流の供給／遮断を切り替える切替部とを有し、前記制御部によって前記切替部が切り替えられることにより、前記可変抵抗素子の抵抗値が変更される、付記２に記載の電力制御装置。
（付記４）
前記可変抵抗素子は、電流入力端、電流出力端、及び電流制御端を有する半導体素子と、前記電流入力端及び前記電流出力端の間に並列に接続される抵抗素子とを有し、前記制御部によって前記電流制御端への入力電流が制御されて前記電流入力端及び前記電流出力端の間の抵抗値が変更されることにより、前記可変抵抗素子の抵抗値が変更される、付記２に記載の電力制御装置。
（付記５）
前記可変容量素子の静電容量を大きく見せるための増幅回路をさらに含む、付記１乃至４のいずれか一項に記載の電力制御装置。
（付記６）
付記１乃至５のいずれか一項に記載の電力制御装置と、
前記電源装置と、
前記負荷素子と
を含む、情報通信装置。
【符号の説明】
【００７１】
１０  サーバ
１１  プリント基板
１２  配線
１３  電源装置
１４  ＣＰＵ
１００  電力制御装置
１０１、２０１  可変容量素子
１０２  負帰還回路
１０３  オペアンプ
１０４  制御部
１１０  コンデンサ
Ｒ０〜ＲＮ  抵抗器
Ｓ１〜ＳＮ、ＳＸ  スイッチ
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図２】
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