(57)【要約】【課題】半導体デバイスの宇宙線中性子に起因する故障に対する耐性を短期間で確保するための宇宙線中性子ソフトエラーの解析する半導体デバイスのソフトエラー率の検証方法を提供する。【解決手段】ユニーク番号を設定した各セルに対して、セル毎（ごと）にセル個別パラメータを登録し、乱数に基づき中性子による核破砕反応発生座標の計算を行い、生成する２次イオンの核種・エネルギー・進行方向を計算し、セル内のセル種類毎パラメータに含まれる敏感領域情報と計算した２次イオンの核種・エネルギー・飛行方向から、２次イオンの飛跡計算に基づきセル単位での記憶ノード反転エラー発生とＳＥＴパルス発生を計算し、計算したセル単位での記憶ノード反転またはＳＥＴパルスが、半導体デバイス上のロジック回路全体でソフトエラーとして顕在化するかの判定を行い、ソフトエラーとして顕在化した場合に、エラー数としてカウントし、ソフトエラー率を計算する。【選択図】図１
2011040649.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスのソフトエラー率を情報処理装置の処理により検証する半導体デバイスのソフトエラー率の検証方法であって、
前記半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、セル種類毎にセル種類毎パラメータを登録するステップと、
被検証対象である前記半導体デバイスに含まれる各セルのうちソフトエラー考慮対象となるセルに個別のユニーク番号を設定するステップと、
前記ユニーク番号を設定した各セルに対して、前記セル毎にセル個別パラメータを登録するステップと、
乱数に基づき中性子による核破砕反応発生座標の計算を行い、生成する２次イオンの核種・エネルギー・進行方向を計算するステップと、
前記セル内の前記セル種類毎パラメータに含まれる敏感領域情報と前記計算した２次イオンの核種・エネルギー・飛行方向から、前記２次イオンの飛跡計算に基づきセル単位での記憶ノード反転エラー発生とＳＥＴパルス発生を計算するステップと、
前記計算したセル単位での前記記憶ノード反転または前記ＳＥＴパルスが、前記半導体デバイス上のロジック回路全体でソフトエラーとして顕在化するかの判定を行うステップと、
前記ソフトエラーとして顕在化した場合に、エラー数としてカウントするステップと、
前記半導体デバイスの基板材料、入射中性子エネルギーとから定まる反応断面積、入射中性子のエネルギースペクトル、および前記エラー数からソフトエラー率を計算するステップとを有することを特徴とする半導体デバイスのソフトエラー率の検証方法。
【請求項２】
半導体デバイスのソフトエラー率を情報処理装置の処理により検証する半導体デバイスのソフトエラー率の検証方法であって、
前記半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリにセル種類毎にセル種類毎パラメータを登録するステップと、
被検証対象である前記半導体デバイスに含まれる各セルのうちソフトエラー考慮対象となるセルに個別のユニーク番号を設定するステップと、
前記ユニーク番号を設定した各セルに対して、前記セル毎にセル個別パラメータを登録するステップと、
乱数に基づき中性子による核破砕反応発生座標の計算を行い、生成する２次イオンの核種・エネルギー・進行方向を計算するステップと、
前記セル内の前記セル種類毎パラメータに含まれる敏感領域情報と前記計算した２次イオンの核種・エネルギー・飛行方向から、前記２次イオンの飛跡計算に基づき１回の核反応で発生するすべての記憶ノード反転とＳＥＴパルス発生を計算し、内部記憶に一時記憶するステップと、
前記内部記憶からエラーを読み出し、冗長回路を考慮しつつ前記エラーが、前記半導体デバイス上のロジック回路全体でソフトエラーとして顕在化するかの判定を行うステップと、
前記ソフトエラーとして顕在化した場合に、エラー数としてカウントするステップと、
前記ソフトエラーの顕在化判定後に、前記ソフトエラーの顕在化判定を行った前記エラーを前記内部記憶から削除または無効化するステップと、
前記半導体デバイスの基板材料と入射中性子エネルギーとから定まる反応断面積、入射中性子のエネルギースペクトル、および前記エラー数からソフトエラー率を計算するステップとを有することを特徴とする半導体デバイスのソフトエラー率の検証方法。
【請求項３】
半導体デバイスのソフトエラー率を情報処理装置の処理により検証する半導体デバイスのソフトエラー率の検証方法であって、
前記半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリにセル種類毎にセル種類毎パラメータを登録するステップと、
被検証対象である前記半導体デバイスに含まれる各セルのうちソフトエラー考慮対象となるセルに個別のユニーク番号を設定するステップと、
前記ユニーク番号を設定した各セルに対して、前記セル毎にセル個別パラメータを登録するステップと、
乱数に基づき中性子入射座標の計算を行うステップと、
前記ソフトエラー考慮対象となるセルのうち、入射中性子に対して計算対象となるセルか確認するステップと、
確認した前記セル毎に記憶ノード反転確率とＳＥＴパルス発生確率を計算するステップと、
計算した前記記憶ノード反転確率と前記ＳＥＴパルス発生確率から、前記半導体デバイス上のロジック回路全体でソフトエラーとして顕在化するかの判定を行うステップと、
前記ソフトエラーとして顕在化した場合に、エラー数としてカウントするステップと、
前記半導体デバイスの基板材料と入射中性子エネルギーとから定まる反応断面積、入射中性子のエネルギースペクトル、および前記エラー数からソフトエラー率を計算するステップとを有することを特徴とする半導体デバイスのソフトエラー率の検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスのソフトエラーを解析するため、集積回路のスタンダードセル配置情報・スタンダードセル接続情報・冗長回路情報・スタンダードセル内冗長ノード情報を持ち、中性子入射による核破砕反応による２次イオンやα粒子の飛跡追跡と拡散層への電荷収集計算等を行い、冗長回路・ノードの効果を考慮しつつ、各種の条件でのエラー耐性の解析を行う半導体デバイスのソフトエラー率の検証方法に関し、特に宇宙線中性子によるソフトエラーの解析に関するものである。
【背景技術】
【０００２】
半導体デバイスの高集積化・微細化に伴い、α粒子や宇宙線中性子によるソフトエラーが急増している。特に、１回の中性子入射により同時に複数の２次イオンが生成し、近接する複数のメモリが反転するＭＣＵ（Ｍｕｌｔｉ−Ｃｅｌｌ  Ｕｐｓｅｔ）や、ロジック回路のＳＥＴ（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｔｒａｎｓｉｅｎｔ）パルス起因の誤動作などの冗長化回路を無効とするエラーが急増している。
【０００３】
従来、半導体デバイスレベルでソフトエラー率を検証する際に、メモリデバイスの場合、デバイス自体を用いてフィールド試験や粒子加速器・α線源などを用いる加速評価を行っていた。一方、ロジック回路の場合では、メモリ部についてのみソフトエラー率を検証し、ロジック回路部のソフトエラーは各種冗長回路等により対策を行ってきた。
【０００４】
近年、半導体デバイスの高集積化が著しく進展している。高集積化に伴い、臨界電荷量は縮小傾向にあり、アルファ線や中性子線等が原因で生じるソフトエラーに対する耐性の確保が一層困難になると見られている。ソフトエラーはメモリセルやラッチ回路に記憶された情報が反転する現象である。
【０００５】
メモリセルの場合、アルファ線や中性子線等により半導体装置内に発生した電荷がｐｎ接合に本質的に付随する電場の影響により蓄積ノードに収集され、蓄積ノードに書き込まれた“１”情報が“０”情報に書き換えられるという問題であり、公知である（非特許文献１〜６参照）。
【０００６】
また、ロジック回路の場合、ロジック回路に含まれるラッチ回路がメモリセルと同様の原因で反転するＳＥＵ（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｕｐｓｅｔ）と、ラッチ以外の部分で発生したＳＥＴパルスが、ラッチ回路に捕らえられラッチ回路がメモリセルと同様の原因で反転するＳＥＴ（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｔｒａｎｓｉｅｎｔ）パルス起因の誤動作等があり、その原理は、公知である（非特許文献７、８参照）。
【０００７】
なお、以下の説明では、ラッチ回路に捕らえられる可能性のあるパルス持続時間・ピーク電圧を有するＳＥＴ（Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｔｒａｎｓｉｅｎｔ）パルスをＳＥＴパルスと呼称する。
【０００８】
従来、ソフトエラーの評価方法としては、実デバイスによるフィールド試験・加速試験の他、例えば、特許文献１〜４に示すような、デバイスシミュレーションによるものやモンテカルロシミュレーションによるものがあった。
【０００９】
ロジック回路のソフトエラーに関する発表は増えているが、評価方法自体が確立していないため、各社ともデバイスやシステムレベルでのベンチマークができていなかった。
【００１０】
また、ＩＯＬＴＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｏｎ−Ｌｉｎｅ  Ｔｅｓｔｉｎｇ  Ｓｙｍｐｏｓｉｕｍ）２００８において、ｉＲＯＣ社がロジック回路のソフトウエアーによるＳＥＲシミュレーション手法の標準化を提案している。今後も同様の動きが予想され、シミュレーションの精度の確認・向上のための標準的な手法の確立が必要である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−２１５２５５号公報
【特許文献２】特開２００４−１２５６３３号公報
【特許文献３】特開２００５−２７６３６０号公報
【特許文献４】特開２００６−１３４９３８号公報
【非特許文献】
【００１２】
【非特許文献１】Ｊ．Ｆ．Ｚｉｅｇｌｅｒ，ＩＢＭ  Ｊ．Ｒｅｓ．Ｄｅｖｅｌｏｐ．，Ｖｏｌ．４０，Ｎｏ．１，ｐｐ１９−３９
【非特許文献２】Ｓ．Ｈｕａｎｇ，ＩＥＥＥ  Ｔｒａｎｓ．Ｏｎ  Ｎｕｃｌｅａｒ  Ｓｃｉｅｎｃｅ，Ｖｏｌ．４７，Ｎｏ．６，ｐｐ．２６４０−２６４７
【非特許文献３】Ｋ．Ｊｏｈａｎｓｓｏｎｅｔａｌ．，ＩＥＥＥ  Ｔｒａｎｓ．Ｎｕｃｌｅａｒ  Ｓｃｉｅｎｃｅ，Ｖｏｌ．４５，Ｎｏ．６，ｐｐ２５１９−２５２６（１９９８）
【非特許文献４】Ｈ．Ｈ．Ｋ．Ｔａｎｇ  ｅｔ  ａｌ．，Ｐｈｙｓ．Ｒｅｖ．Ｃ，Ｖｏｌ．４２，Ｎｏ．４，ｐｐ１５９８−１６２２（１９９０）
【非特許文献５】Ｙ．Ｔｏｓａｋａ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｔｒａｎｓ．ｏｎ  Ｎｕｃｌｅａｒ  Ｓｃｉｅｎｃｅ，Ｖｏｌ．４５，Ｎｏ．７，ｐｐ１４５３−１４６０（１９９８）
【非特許文献６】伊部他、応用物理、Ｖｏｌ．７０，Ｎｏ．１１，ｐｐ．１３０８−１３１２  （２００１）
【非特許文献７】Ｓｅｉｆｅｒｔ，Ｎ．（Ｉｎｔｅｌ），Ｚｈｕ，Ｘ．，Ｍａｓｓｅｎｇｉｌｌ，Ｌ．Ｗ．，“Ｉｍｐａｃｔ  ｏｆ  Ｓｃａｌｉｎｇ  ｏｎ  Ｓｏｆｔ−Ｅｒｒｏｒ  Ｒａｔｅｓ  ｉｎ  Ｃｏｍｍｅｒｃｉａｌ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ”，ＴＮＳ，Ｈｏｎｏｌｕｌｕ，Ｈａｗａｉｉ，Ｊｕｌｙ  ２３−２７，Ｖｏｌ．４９，Ｎｏ．６，ｐｐ．３１００−３１０６  （２００２）
【非特許文献８】Ｔ．Ｋａｒｎｉｋ，Ｐ．Ｈａｚｕｃｈａ  ａｎｄ  Ｊ．Ｐａｔｅｌ，“Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  ｓｏｆｔ  ｅｒｒｏｒｓ  ｃａｕｓｅｄ  ｂｙ  ｓｉｎｇｌｅ  ｅｖｅｎｔ  ｕｐｓｅｔｓ  ｉｎ  ＣＭＯＳ  ｐｒｏｃｅｓｓｅｓ”，ＩＥＥＥ  Ｔｒａｎｓｍ  Ｄｅｐｅｎｄａｂｌｅ  ＆  Ｓｅｃｕｒｅ  Ｃｏｍｐｕｔｅ．，ｖｏｌ．１，Ｎｏ．２，ｐｐ１２８−１４３，２００４
【非特許文献９】Ｊ．Ａ．Ｒｉｖｅｒｓ，Ｐ．Ｂｏｓｅ，Ｐ．Ｋｕｄｖａ，Ｊ．−Ｄ．Ｗｅｌｌｍａｎ，Ｐ．Ｎ．Ｓａｎｄａ，Ｅ．Ｈ．Ｃａｎｎｏｎ，Ｌ．Ｃ．Ａｌｖｅｓ，ＩＢＭ  Ｊ．Ｒｅｓ．  ＆  Ｄｅｖ．，Ｖｏｌ．５２，Ｎｏ．３，ｐｐ．２９３−３０６（２００８）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
プロセス微細化や動作電圧低下により、ロジック回路、例えばラッチやフリップフロツプ回路等のソフトエラーが無視できなくなってきた。ロジック回路には、様々種類の記憶素子や記憶素子に接続されているゲートが含まれているため、ＳＥＵだけでなくＳＥＴパルスもソフトエラー率に影響する。
【００１４】
さらに、冗長回路等が存在するため、シミュレーションによるソフトエラー率の検証が困難である。この為、作成したデバイスによるフィールド試験や加速器による加速試験など時間と手間のかかる方法を用いてきた。
【００１５】
ロジック回路のソフトエラー率を高速・簡単に検証することができる検証方法については、非特許文献９や特許文献４に記載のものなどが、提案されている。
【００１６】
しかし、これらの方法は、１回の中性子入射により同時に複数の２次イオンが生成し、近接する複数のノードが反転（ＭＮＵ：Ｍｕｌｔｉ−Ｎｏｄｅ  Ｕｐｓｅｔ）し、冗長化回路を無効とするエラーの効果を、冗長回路の配置・接続情報を元に検証することができない。
【００１７】
そこで、本発明の目的は、半導体デバイスの宇宙線中性子に起因する故障に対する耐性を短期間で確保するための宇宙線中性子ソフトエラーの解析する半導体デバイスのソフトエラー率の検証方法を提供することにある。
【００１８】
すなわち、冗長回路の配置・接続情報を元にロジック回路がメインとなる半導体デバイス、ロジック回路の設計用モンテカルロシミュレーション手法を提供する。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００２１】
すなわち、代表的なものの概要は、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、セル種類毎にセル種類毎パラメータを登録するステップと、被検証対象である半導体デバイスに含まれる各セルのうちソフトエラー考慮対象となるセルに個別のユニーク番号を設定するステップと、ユニーク番号を設定した各セルに対して、セル毎にセル個別パラメータを登録するステップと、乱数に基づき中性子による核破砕反応発生座標の計算を行い、生成する２次イオンの核種・エネルギー・進行方向を計算するステップと、セル内のセル種類毎パラメータに含まれる敏感領域情報と計算した２次イオンの核種・エネルギー・飛行方向から、２次イオンの飛跡計算に基づきセル単位での記憶ノード反転エラー発生とＳＥＴパルス発生を計算するステップと、計算したセル単位での記憶ノード反転またはＳＥＴパルスが、半導体デバイス上のロジック回路全体でソフトエラーとして顕在化するかの判定を行うステップと、ソフトエラーとして顕在化した場合に、エラー数としてカウントするステップと、半導体デバイスの基板材料、入射中性子エネルギーとから定まる反応断面積、入射中性子のエネルギースペクトル、およびエラー数からソフトエラー率を計算するステップとを有するものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２３】
すなわち、代表的なものによって得られる効果は、ロジック回路の配置・接続・動作率および冗長回路の配置・接続を考慮して、半導体デバイスのソフトエラー率を高速・簡単に検証することができる。特に、ロジック回路を含むロジックデバイス全体についてソフトエラー率を高速・簡単に検証することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法による動作を示すフローチャートである。
【図２】本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスのセル種類毎パラメータの一例を示す図である。
【図３】本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスの個別セル情報の一例を示す図である。
【図４】図１のフローチャートのステップＳ１０５における記憶ノード反転発生・ＳＥＴパルス発生計算法の一例を示すフローチャートである。
【図５】図１のフローチャートのステップＳ１０６におけるエラー顕在化判定法の一例を示すフローチャートである。
【図６】本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法を適用した半導体デバイスの設計方法を示すフローチャートである。
【図７】本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスのセルの配置がエラー率に影響を与えることを定性的に説明した図である。
【図８】本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法による動作を示すフローチャートである。
【図９】本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスのセル種類毎パラメータの一例を示す図である。
【図１０】本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスの個別セル情報の一例を示す図である。
【図１１】図８のフローチャートのステップＳ８０５における記憶ノード反転発生・ＳＥＴパルス発生計算法の一例を示すフローチャートである。
【図１２】本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法のエラーリストの一例を説明する図である。
【図１３】図８のフローチャートのステップＳ８０９におけるＳＥＴパルスエラー顕在化判定法の一例を示すフローチャートである。
【図１４】図８のフローチャートのステップＳ８１０における記憶ノード反転エラー顕在化判定法の一例を示すフローチャートである。
【図１５】図１４のフローチャートのステップＳ１４０４における冗長セル同時エラー判定法の一例を示すフローチャートである。
【図１６】本発明の実施の形態３に係る半導体デバイスのソフトエラー率の検証方法による動作を示すフローチャートである。
【図１７】本発明の実施の形態３に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスのセル種類毎パラメータの一例を示す図である。
【図１８】本発明の実施の形態３に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスの個別セル情報の一例を示す図である。
【図１９】図１６のフローチャートのステップＳ１６０６とＳ１６０７の計算法の一例を示すフローチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
図１〜図７により、本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法による動作について説明する。図１は本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法による動作を示すフローチャート、図２は本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスのセル種類毎パラメータの一例を示す図、図３は本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスの個別セル情報の一例を示す図、図４は図１のフローチャートのステップＳ１０５における記憶ノード反転発生・ＳＥＴパルス発生計算法の一例を示すフローチャートであり、一部の処理を示している。図５は図１のフローチャートのステップＳ１０６におけるエラー顕在化判定法の一例を示すフローチャート、図６は本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法を適用した半導体デバイスの設計方法を示すフローチャート、図７は本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスのセルの配置がエラー率に影響を与えることを定性的に説明した図である。
【００２７】
図１において、フローチャートの各処理は、例えば、表示部や入力部などを有する情報処理装置上でプログラムなどを動作させることにより実施されている。また、半導体デバイスの製造システムや、半導体デバイスの検査装置などに、半導体デバイスのソフトエラー率の検証方法の機能を持たせてもよい。以下の説明における各フローチャートにおいても同様である。
【００２８】
図１に示すように、まず、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、セル種類毎に、セル種類毎パラメータを登録する（ステップＳ１０１）。被検証対象である半導体デバイスまたは回路に含まれる各セルのうち、ソフトエラー考慮対象となるセルに個別のユニーク番号を設定し、ユニーク番号を設定した各セルに対してセル毎にセル個別パラメータを登録する（ステップＳ１０２）。
【００２９】
計算の進行状態から終了判定をする（ステップＳ１０３）。判定方法としては、入射中性子数、エラー数、計算時間、ユーザー指示などが使用できる。ステップＳ１０３で終了しない場合、乱数に基づき中性子による核破砕反応発生座標の計算を行い、生成する２次イオンの核種・エネルギー・進行方向等を計算する（ステップＳ１０４）。
【００３０】
１回の中性子入射で複数の２次イオンが生じることがあるので、生成した２次イオンをすべて一時記憶するか、１個ずつ逐次計算する。本実施の形態では、一時記憶する例を示す。計算方法としては、非特許文献１〜６や特許文献１〜３に開示されいる各種手法が使用できる。
【００３１】
セル内のセル種類毎パラメータに含まれる敏感領域情報とステップＳ１０４で計算した２次イオンの核種・エネルギー・飛行方向から２次イオンの飛跡計算に基づき、セル単位での記憶ノード反転エラー発生とＳＥＴパルス発生を計算する（ステップＳ１０５）。
【００３２】
１個の２次イオンで複数の記憶ノード反転エラーおよびＳＥＴパルスが生じることがあるので、すべて一時記憶するか、１個ずつ逐次計算する。本実施の形態では、ステップＳ１０５〜Ｓ１０７を繰り返し逐次計算する例を示す。ステップＳ１０５で計算したセル単位での記憶ノード反転またはＳＥＴパルスが、ロジック回路全体でソフトエラーとして顕在化するかの判定を行う（ステップＳ１０６）。
【００３３】
ステップＳ１０６でソフトエラーとして顕在化した場合、エラーとしてカウントする（ステップＳ１０７）。
【００３４】
ステップＳ１０６、ステップＳ１０７の後、１イベントでの粒子飛跡追跡計算の終了判定をする（ステップＳ１０８）。ステップＳ１０８で１イベントでの粒子飛跡追跡計算が終了していればステップＳ１０３に戻り、ステップＳ１０８で１イベントでの粒子飛跡追跡計算が終了していなければステップＳ１０５に戻る。
【００３５】
ステップＳ１０３〜Ｓ１０８を繰り返して、発生したソフトエラーを積算する。
【００３６】
ステップＳ１０３での終了判定時に、基板材料と入射中性子エネルギーとから定まる反応断面積と入射中性子のエネルギースペクトルからソフトエラー率を計算する（ステップＳ１０９）。計算方法としては、特許文献１〜３に開示されいる各種手法が使用できる。
【００３７】
以上説明した検証方法により、半導体デバイスのソフトエラー率を高速・簡単に検証することができる。
【００３８】
図２において、本実施の形態での半導体デバイスのセル種類毎パラメータの一例では、セルの大きさ・セル内の敏感領域の相対座標・敏感領域の深さ・臨界電荷量・種類・冗長ノードの有無・冗長記憶ノード同時エラー率等を登録している。
【００３９】
それ以外に登録する情報としては、特許文献１〜４に記載の様々なパラメータが使用できる。臨界電荷量は、記憶ノード反転またはソフトエラーを起こすレベルのＳＥＴパルスを発生させる電荷量である。
【００４０】
冗長記憶ノード同時エラー率は、種類がラッチで冗長記憶ノードがある場合に、冗長記憶ノードが同時に記憶ノード反転を起こす確率である。これらのパラメータは、事前に回路シミュレータ・論理シミュレータ・実測等により決定しておく。特許文献１〜４に開示されている各種手法も使用できる。
【００４１】
図３において、本実施の形態での半導体デバイスの個別セル情報の一例では、セルの座標・種類・ＳＥＴパルスエラー化率・記憶ノード反転エラー化率・冗長セル有無・冗長セル同時エラー率を登録している。
【００４２】
セルの種類は、セル種類毎パラメータと連結するためのパラメータであり、セルの種類から、個別セル情報のパラメータにアクセスできるようにしておく。
【００４３】
ＳＥＴパルスエラー化率は、該当セルにＳＥＴパルスが発生した場合、半導体デバイスにソフトエラーが顕在化する確率である。記憶ノード反転エラー化率は、該当セルにラッチが含まれる場合（冗長セルが存在する場合、冗長セルの記憶ノードも同時に反転すると見なした場合）、該当セルの記憶ノード反転により、半導体デバイスにソフトエラーが顕在化する確率である。
【００４４】
冗長セル同時エラー率は、該当セルと冗長回路を構成する冗長セルがある場合に、冗長セルが同時に記憶ノード反転を起こす確率である。上記パラメータは、事前に回路シミュレータ・論理シミュレータ・実験等により決定しておく。特許文献１〜３に開示されいる各種手法も使用できる。
【００４５】
図４において、図１のフローチャートのステップＳ１０５における記憶ノード反転発生・ＳＥＴパルス発生計算法の一例は、まず、２次イオンの核種・エネルギー・飛行方向から飛跡計算を行い、各敏感領域の収集電荷量を計算する（図示せず）。収集電荷量の計算方法は、非特許文献１〜６や特許文献１〜４に開示されいる各種手法が使用できる。
【００４６】
計算した各敏感領域の収集電荷量と各敏感領域の臨界電荷量を比較し（ステップＳ４０１）、収集電荷量＜臨界電荷量の場合、ソフトエラー発生無とする（ステップＳ４０７）。ステップＳ４０１で収集電荷量＞臨界電荷量であり、該当敏感領域の種類がラッチで無い場合、該当セルにおいてＳＥＴパルス発生とする（ステップＳ４０２、ステップＳ４０３）。
【００４７】
ステップＳ４０１で収集電荷量＞臨界電荷量であり、該当敏感領域の種類がラッチで冗長ノード無の場合、記憶ノード反転とする（ステップＳ４０４、ステップＳ４０５）。
【００４８】
ステップＳ４０１で収集電荷量＞臨界電荷量であり、該当敏感領域の種類がラッチで冗長ノード有の場合、乱数と冗長ノード同時エラー率を比較して記憶ノード反転が生じるか判定する（ステップＳ４０４、ステップＳ４０６）。
【００４９】
各敏感領域ごとにステップＳ４０１〜Ｓ４０６を行いＳＥＴパルス発生と記憶ノード反転発生を積算することにより該当セルにおけるをＳＥＴパルス発生数・記憶ノード反転発生数を計算する（図示せず）。
【００５０】
図５において、図１のフローチャートのステップＳ１０６におけるエラー顕在化判定法の一例は、まず、ステップＳ１０５で計算したＳＥＴパルス発生数にステップＳ１０２で設定したＳＥＴパルスエラー化率をかけてＳＥＴパルス起因ソフトエラー率を計算する（ステップＳ５０１）。
【００５１】
冗長回路を構成するセルが存在しない場合、ステップＳ１０５で計算した記憶ノード反転数にステップＳ１０２で設定した記憶ノード反転エラー化率をかけて記憶ノード反転起因ソフトエラー率を計算する（ステップＳ５０２、ステップＳ５０３）。
【００５２】
冗長回路を構成するセルが存在する場合、ステップＳ１０５で計算した記憶ノード反転数にステップＳ１０２で設定した記憶ノード反転エラー化率と冗長セル同時エラー率をかけて記憶ノード反転起因ソフトエラー率を計算する（ステップＳ５０２、ステップＳ５０４）。
【００５３】
ステップＳ５０１で計算したＳＥＴパルス起因ソフトエラー率とステップＳ５０３またはステップＳ５０４で計算した記憶ノード反転起因ソフトエラー率を合計してソフトエラー発生率を計算し、乱数と比較して、ソフトエラー発生判定を行う（ステップＳ５０５）。
【００５４】
ステップＳ５０５でソフトエラー発生率＞乱数であれば、ソフトエラー顕在化とし（ステップＳ５０６）、ソフトエラー発生率＞乱数でなければソフトエラー非顕在化とする（ステップＳ５０７）。
【００５５】
図６において、本発明の実施の形態１に係る半導体デバイスのソフトエラー率の検証方法を適用した半導体デバイスの設計方法は、まず、半導体デバイスの設計に用いる複数のセルが登録されたセル種類毎パラメータを作成する（ステップＳ６０１）。
【００５６】
次に、半導体デバイスのレイアウト・冗長回路・接続情報を作成する（ステップＳ６０２）。図１の検証方法により半導体デバイスのソフトエラー率を検証し（ステップＳ６０３）、ソフトエラー率が所定値以下かを判断する（ステップＳ６０４）。
【００５７】
ステップＳ６０４でソフトエラー率が所定値以下である場合は設計を終了し、ステップＳ６０４で所定値より大きい場合は、回路・レイアウトパターンを修正し（ステップＳ６０５）、ステップＳ６０２に戻る。
【００５８】
ステップＳ６０２〜Ｓ６０４を繰り返すことにより、ソフトエラー率が所定値以下となる回路・レイアウトパターンを得ることができる。その後、このレイアウトパターンに基づいてマスクパターンを設計し、フォトリソグラフィ等の手法を用いて半導体デバイスを製造する。
【００５９】
図７において、レイアウトＡは、３個の記憶回路（ＦＦ）が隣り合って存在しているため、１回の核反応で生成した複数の２次イオンにより２個以上の記憶回路（ＦＦ）に同時にエラーが出て、３重冗長系であるが出力が正しくないエラーとなりやすい。
【００６０】
これに対してレイアウトＢは、３個の記憶回路（ＦＦ）が互い違いに配置されているため、同様の核反応が生じた場合でも２個以上の記憶回路（ＦＦ）に同時にエラーが出にくくなり、レイアウトＡよりソフトエラー耐性が高くなる。このように同一の回路でもセルの配置により冗長回路の効果が異なり、ソフトエラー率も異なる。
【００６１】
（実施の形態２）
実施の形態１では、セルの配置により冗長回路の効果が異なる効果を、冗長セル同時エラー率・冗長記憶ノード同時エラー率等のパラメータとして別途計算して入力する必要がある。パラメータの計算が困難であることや、レイアウト変更毎にパラメータを再計算する必要があり、図６に示すサイクルをまわすのに時間がかかる場合があるが、実施の形態２では、これを改善したものである。
【００６２】
図８〜図１５により、本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法による動作について説明する。図８は本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法による動作を示すフローチャート、図９は本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスのセル種類毎パラメータの一例を示す図、図１０は本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスの個別セル情報の一例を示す図、図１１は図８のフローチャートのステップＳ８０５における記憶ノード反転発生・ＳＥＴパルス発生計算法の一例を示すフローチャート、図１２は本発明の実施の形態２に係る半導体デバイスのソフトエラー率の検証方法のエラーリストの一例を説明する図、図１３は図８のフローチャートのステップＳ８０９におけるＳＥＴパルスエラー顕在化判定法の一例を示すフローチャート、図１４は図８のフローチャートのステップＳ８１０における記憶ノード反転エラー顕在化判定法の一例を示すフローチャート、図１５は図１４のフローチャートのステップＳ１４０４における冗長セル同時エラー判定法の一例を示すフローチャートである。
【００６３】
図８において、まず、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、セル種類毎に、セル種類毎パラメータを登録する（ステップＳ８０１）。被検証対象である半導体デバイスまたは回路に含まれる各セルのうち、ソフトエラー考慮対象となるセルに個別のユニーク番号を設定し、ユニーク番号を設定した各セルに対してセル毎にセル個別パラメータを登録する（ステップＳ８０２）。
【００６４】
計算の進行状態から終了判定をする（ステップＳ８０３）。判定方法としては、入射中性子数、エラー数、計算時間、ユーザー指示などが使用できる。ステップＳ８０３で終了しない場合、乱数に基づき中性子による核破砕反応発生座標の計算を行い、生成する２次イオンの核種・エネルギー・進行方向等を計算する（ステップＳ８０４）。
【００６５】
１回の中性子入射で複数の２次イオンが生じることがあるので、生成した２次イオンをすべて一時記憶するか、１個ずつ逐次計算する。本実施の形態では、一時記憶する例を示す。計算方法としては、実施の形態１の各種手法が使用できる。
【００６６】
セル内のセル種類毎パラメータに含まれる敏感領域情報とステップＳ８０４で計算した２次イオンの核種・エネルギー・飛行方向から２次イオンの飛跡計算に基づき、１回の核反応で発生するすべてのセル内の冗長回路を考慮した記憶ノード反転とＳＥＴパルス発生を計算し、内部記憶（エラーリスト）に一時記憶する（ステップＳ８０５）。
【００６７】
エラーリストにエラーがあるかを判断し（ステップＳ８０６）、ステップＳ８０６でエラーがない場合、ステップＳ８０３に戻る。
【００６８】
ステップＳ８０６でエラーがある場合、エラーリストからエラーを１個読み出す（ステップＳ８０７）。ステップＳ８０７で読み出したエラーがＳＥＴパルスの場合、ロジック回路全体としてＳＥＴパルス起因ソフトエラーとして顕在化するかの判定を行う（ステップＳ８０８、ステップＳ８０９）。
【００６９】
ステップＳ８０７で読み出したエラーが記憶ノード反転エラーの場合、ロジック回路全体として記憶ノード反転エラー起因ソフトエラーとして顕在化するかの判定を行う（ステップＳ８０８、ステップＳ８１０）。ソフトエラーとして顕在化した場合、エラーとしてカウントする（ステップＳ８１１、ステップＳ８１２）。
【００７０】
エラー顕在化判定後に、エラー顕在化判定を行ったエラーをエラーリストから削除する（ステップＳ８１３）。ステップＳ８０３〜Ｓ８１３を繰り返して、発生したソフトエラーを積算する。終了判定時に、基板材料と入射中性子エネルギーとから定まる反応断面積と入射中性子のエネルギースペクトルからソフトエラー率を計算する（ステップＳ８１４）。計算方法としては、実施の形態１の各種手法が使用できる。
【００７１】
以上説明した検証方法により、半導体デバイスのソフトエラー率を高速・簡単に検証することができる。
【００７２】
図９において、本実施の形態での半導体デバイスのセル種類毎パラメータの一例では、セルの大きさ・セル内の敏感領域の相対座標・敏感領域の深さ・臨界電荷量・種類・冗長ノードの有無・冗長ノード番号等を登録している。
【００７３】
それ以外に登録する情報としては、特許文献１〜４に記載の様々なパラメータが使用できる。臨界電荷量は、記憶ノード反転または（ソフトエラーを起こすレベルの）ＳＥＴパルスを発生させる電荷量である。冗長ノード番号は、種類がラッチで冗長記憶ノードがある場合に、冗長記憶ノードを構成する敏感領域の番号である。これらのパラメータは、事前に実施の形態１と同様に計算しておく。
【００７４】
図１０において、本実施の形態での半導体デバイスの個別セル情報の一例では、セルの座標・種類・ＳＥＴパルスエラー化率・記憶ノード反転エラー化率・冗長セル有無・冗長セル番号を登録している。
【００７５】
セルの種類は、セル種類毎パラメータと連結するためのパラメータであり、セルの種類から、個別セル情報のパラメータにアクセスできるようにしておく。ＳＥＴパルスエラー化率は、該当セルにＳＥＴパルスが発生した場合、半導体デバイスにソフトエラーが顕在化する確率である。
【００７６】
記憶ノード反転エラー化率は、該当セルにラッチが含まれる場合（冗長セルが存在する場合、冗長セルの記憶ノードも同時に反転すると見なした場合）、該当セルの記憶ノード反転により、半導体デバイスにソフトエラーが顕在化する確率である。
【００７７】
冗長セル番号は、該当セルと冗長回路を構成する冗長セルがある場合に、そのセルのユニーク番号である。これらのパラメータは、事前に実施の形態１と同様に計算しておく。
【００７８】
図１１において、図８のフローチャートのステップＳ８０５における記憶ノード反転発生・ＳＥＴパルス発生計算法の一例は、まず、２次イオンの核種・エネルギー・飛行方向から飛跡計算を行い、各敏感領域の収集電荷量を計算する（図示せず）。
【００７９】
計算した各敏感領域の収集電荷量と各敏感領域の臨界電荷量を比較し、収集電荷量＜臨界電荷量の場合、ソフトエラー発生無とする（ステップＳ１１０１、ステップＳ１１０２）。収集電荷量＞臨界電荷量であり、該当敏感領域の種類がラッチで無い場合、該当セルにおいてＳＥＴパルス発生とする（ステップＳ１１０３、ステップＳ１１０４）。
【００８０】
収集電荷量＞臨界電荷量であり、該当敏感領域の種類がラッチの場合、記憶ノード反転とする（ステップＳ１１０３、ステップＳ１１０５）。各敏感領域ごとにステップＳ１１０１〜Ｓ１１０５を行いＳＥＴパルス発生と記憶ノード反転発生を各セルの各敏感領域ごとに行うことにより、１個の中性子入射により生じた１回の核反応で生じた、該当半導体デバイスのおけるＳＥＴパルス発生または記憶ノード反転発生場所を、抽出したエラーリストを作成できる（図示せず）。
【００８１】
図１２において、エラーリストは、エラー番号、エラーが発生したセルのユニーク番号、エラーが発生した敏感領域の番号、エラーの種類等を記憶している。
【００８２】
図１３において、図８のフローチャートのステップＳ８０９におけるＳＥＴパルスエラー顕在化判定法の一例は、まず、ユニークセル番号から該当セルのＳＥＴパルスエラー化率を読み出して、ＳＥＴパルスエラー化率を計算する（ステップＳ１３０１）。
【００８３】
生成した乱数とＳＥＴパルスエラー化率を比較し（ステップＳ１３０２）、ステップＳ１３０２でＳＥＴパルスエラー化率＞乱数であれば、ソフトエラー顕在化とし（ステップＳ１３０３）、ＳＥＴパルスエラー化率＞乱数でなければソフトエラー非顕在化とする（ステップＳ１３０４）。
【００８４】
図１４において、図８のフローチャートのステップＳ８１０における記憶ノード反転エラー顕在化判定法の一例は、まず、記憶ノード反転エラーが生じた敏感領域に冗長敏感領域が存在するか確認する（ステップＳ１４０１）。
【００８５】
ステップＳ１４０１で冗長敏感領域が存在する場合、同時に記憶ノード反転エラーが生じているか確認する（ステップＳ１４０２）。ステップＳ１４０２で生じていない場合、記憶ノード反転エラーは、ソフトエラーとして顕在化しない（ステップＳ１４０７）。
【００８６】
記憶ノード反転エラーが生じた敏感領域に冗長敏感領域が存在しない場合と冗長敏感領域が存在していても同時にエラーになっている場合、該当セルはエラーとなるので、該当セルに冗長セルが存在するか確認する（ステップＳ１４０３）。
【００８７】
ステップＳ１４０３で冗長セルが存在する場合、冗長セルが同時にエラーとなるか確認する（ステップＳ１４０４）。ステップＳ１４０４で冗長セルが同時にエラーとならない場合、記憶ノード反転エラーは、ソフトエラーとして顕在化しない（ステップＳ１４０７）。
【００８８】
ステップＳ１４０４で冗長セルが同時にエラーとなる場合、記憶ノード反転起因ソフトエラー発生率を該当セルの記憶ノード反転エラー化率とする（ステップＳ１４０５）。
【００８９】
記憶ノード反転エラー化率と乱数を比較して（ステップＳ１４０６）、記憶ノード反転エラー化率＞乱数であれば、ソフトエラー顕在化とし（ステップＳ１４０８）、記憶ノード反転エラー化率＞乱数でなければソフトエラー非顕在化とする（ステップＳ１４０７）。
【００９０】
図１５において、図１４のフローチャートのステップＳ１４０４における冗長セル同時エラー判定法の一例は、まず、冗長セルを構成する記憶ノードに対して、記憶ノード反転エラーが生じているか確認する（ステップＳ１５０１）。
【００９１】
ステップＳ１５０１で記憶ノード反転エラーが生じていない場合、冗長セルは、非エラーである（ステップＳ１５０４）。ステップＳ１５０１で記憶ノード反転エラーが生じている場合、生じた敏感領域に冗長敏感領域が存在するか確認する（ステップＳ１５０２）。
【００９２】
ステップＳ１５０２で冗長敏感領域が存在しない場合、冗長セルは、エラーである（ステップＳ１５０５）。ステップＳ１５０２で冗長敏感領域が存在する場合、同時にエラーが生じているか確認する（ステップＳ１５０３）。ステップＳ１５０３で生じている場合、冗長セルは、エラーである（ステップＳ１５０５）。ステップＳ１５０３で生じていない場合、冗長セルは、非エラーである（ステップＳ１５０４）。
【００９３】
本実施の形態では、実施の形態１と比較して、冗長セル同時エラー率や冗長ノード同時エラー率のパラメータを必要としない。これは、冗長ノードや冗長セルの配置効果を、ステップＳ８０５〜Ｓ８１３で計算可能であるためである。
【００９４】
レイアウト変更によりソフトエラー率を改善する場合、回路の変更を伴わないため、ＳＥＴパルスエラー化率・記憶ノード反転エラー化率を再計算する必要がない。この為、本実施の形態は、図６に示すステップＳ６０３を図８の検証方法により半導体デバイスのソフトエラー率を検証することにより、実施の形態１より早く図６に示すサイクルをまわすことができる。
【００９５】
（実施の形態３）
実施の形態３は、実施の形態１、２と比べて、比較的計算量が少なくなるようにしたものである。
【００９６】
図１６〜図１９により、本発明の実施の形態３に係る半導体デバイスのソフトエラー率の検証方法による動作について説明する。図１６は本発明の実施の形態３に係る半導体デバイスのソフトエラー率の検証方法による動作を示すフローチャート、図１７は本発明の実施の形態３に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスのセル種類毎パラメータの一例を示す図、図１８は本発明の実施の形態３に係る半導体デバイスのソフトエラー率の検証方法が適用される半導体デバイスの個別セル情報の一例を示す図、図１９は図１６のフローチャートのステップＳ１６０６とステップＳ１６０７の計算法の一例を示すフローチャートである。
【００９７】
図１６において、まず、半導体デバイスの設計に用いる複数のセルが登録されたセルライブラリに、セル種類毎に、セル種類毎パラメータを登録する（ステップＳ１６０１）。被検証対象である半導体デバイスまたは回路に含まれる各セルのうち、ソフトエラー考慮対象となるセルに個別のユニーク番号を設定し、ユニーク番号を設定した各セルに対してセル毎にセル個別パラメータを登録する（ステップＳ１６０２）。
【００９８】
計算の進行状態から終了判定をする（ステップＳ１６０３）。判定方法としては、入射中性子数、エラー数、計算時間、ユーザー指示などが使用できる。ステップＳ１６０３で終了しない場合、乱数に基づき中性子入射座標の計算を行う（ステップＳ１６０４）。ソフトエラー考慮対象となるセルのうち、入射中性子に対して計算対象となるセルか確認する（ステップＳ１６０５）。ソフトエラー考慮対象となるセルすべてを計算対象としても良いが、計算に時間がかかるので中性子入射座標から一定距離以下のセルのみを計算対象としても良い。
【００９９】
ステップＳ１６０５で対象セルであれば、セル毎に記憶ノード反転確率とＳＥＴパルス発生確率を計算する（ステップＳ１６０６）。ステップＳ１６０６で計算した記憶ノード反転確率とＳＥＴパルス発生確率から、ロジック回路全体でソフトエラーとして顕在化するかの判定を行う（ステップＳ１６０７）。
【０１００】
ステップＳ１６０７でソフトエラーとして顕在化した場合、エラーとしてカウントする（ステップＳ１６０８）。ステップＳ１６０３〜Ｓ１６０８を繰り返して、発生したソフトエラーを積算する。
【０１０１】
ステップＳ１６０３での終了判定時に、基板材料と入射中性子エネルギーとから定まる反応断面積と入射中性子のエネルギースペクトルからソフトエラー率を計算する（ステップＳ１６０９）。
【０１０２】
以上説明した検証方法により、半導体デバイスのソフトエラー率を高速・簡単に検証することができる。
【０１０３】
図１７において、本実施の形態での半導体デバイスのセル種類毎パラメータの一例では、記憶ノード反転エラー確率・ＳＥＴパルス発生確率を登録している。それ以外に登録する情報としては、特許文献１〜４に記載の様々なパラメータが使用できる。
【０１０４】
記憶ノード反転エラー確率は、セルから単位距離離れた場所に中性子が当たった場合にノード反転エラーが発生する確率である。ＳＥＴパルス発生確率は、セルから単位距離離れた場所に中性子が当たった場合にソフトエラーを起こしうるレベルのＳＥＴパルスが発生する確率である。
【０１０５】
これらのパラメータは、事前に中性子エラーシミュレータ・回路シミュレータ・論理シミュレータ・実測等により決定しておく。特許文献１〜３に開示されいるＣＯＲＩＭＳによる計算が有効な手法である。セル内の冗長ノードの効果もこの時点で考慮しておく。非特許文献１〜６や特許文献１〜４に開示されている各種手法も利用できる。
【０１０６】
図１８において、本実施の形態での半導体デバイスの個別セル情報の一例では、セルの座標・種類・ＳＥＴパルスエラー化率・記憶ノード反転エラー化率・冗長セル有無・冗長セル番号を登録している。
【０１０７】
セルの種類は、セル種類毎パラメータと連結するためのパラメータであり、セルの種類から、個別セル情報のパラメータにアクセスできるようにしておく。ＳＥＴパルスエラー化率は、該当セルにＳＥＴパルスが発生した場合、半導体デバイスにソフトエラーが顕在化する確率である。
【０１０８】
記憶ノード反転エラー化率は、該当セルに記憶ノードが含まれる場合（冗長セルが存在する場合、冗長セルの記憶ノードも同時に反転すると見なす）、該当セルの記憶ノード反転により、半導体デバイスにソフトエラーが顕在化する確率である。上記パラメータは、事前に回路シミュレータ・論理シミュレータ・実験等により決定しておく。非特許文献１〜６や特許文献１〜４に開示されいる各種手法や様々なパラメータが使用できる。
【０１０９】
図１９において、図１６のフローチャートのステップＳ１６０６とステップＳ１６０７の計算法の一例は、まず、ＳＥＴパルス起因ソフトエラー発生確率を計算する（ステップＳ１９０１）。計算方法の一例としては、ＳＥＴパルス起因ソフトエラー発生確率＝ＳＥＴパルスエラー化係数×ＳＥＴパルス発生確率×ｆ（Ｌ）等が利用できる。
【０１１０】
ｆ（Ｌ）としては、デバイスシミュレータ等から計算した値を関数で近似するのが望ましいが、簡易的にｆ（Ｌ）＝（１／Ｌ）＾３としても良い。Ｌは、中性子入射座標とセルの距離である。冗長回路を構成するセルの有無を確認する（ステップＳ１９０２）。
【０１１１】
ステップＳ１９０２で冗長回路を構成するセルが存在しない場合、記憶ノード反転起因ソフトエラー発生率を計算する（ステップＳ１９０４）。計算方法の一例としては、記憶ノード反転起因ソフトエラー発生率＝記憶ノード反転エラー化率×記憶ノード反転確率×ｆ（Ｌ）等が利用できる。
【０１１２】
ｆ（Ｌ）としては、デバイスシミュレータ等から計算した値を関数で近似するのが望ましいが、簡易的にｆ（Ｌ）＝（１／Ｌ）＾３としても良い。
【０１１３】
ステップＳ１９０２で冗長回路を構成するセルが存在する場合、冗長回路を考慮した記憶ノード反転起因ソフトエラー発生率を計算する（ステップＳ１９０３）。冗長回路を考慮した計算方法の一例としては、計算対象セルと冗長回路を組んでいるすべての冗長セル（計算対象セルも含む）に対して冗長回路を組まない場合の記憶ノード反転起因ソフトエラー発生率を計算する。
【０１１４】
この確率をＲ（ｎ）とする（ｎ＝０：計算対象セルｎ＝１，…）。冗長回路を考慮した記憶ノード反転起因ソフトエラー発生率＝Ｒ（０）×…×Ｒ（ｎ）／ｎとする。該当セルのソフトエラー発生率を計算し、乱数と比較し（ステップＳ１９０５）、ステップＳ１９０５でソフトエラー発生率＞乱数であれば、ソフトエラー顕在化とし（ステップＳ１９０６）、ソフトエラー発生率＞乱数でなければソフトエラー非顕在化とする（ステップＳ１９０７）。
【０１１５】
各セル毎にステップＳ１９０１〜Ｓ１９０７の計算を行いソフトエラー発生をシミュレーションし結果を積算する。
【０１１６】
実施の形態１と実施の形態２は、核反応計算により生成する２次イオンを計算し各敏感領域の収集電化量を求めるなど計算量が膨大となる問題があるが、本実施の形態では、比較的計算量が少なくなる利点がある。この為、精度より時間が優先される初期段階の設計に適している。
【０１１７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１８】
本発明は、半導体デバイスのソフトエラーを解析するソフトエラー率の検証方法に関し、宇宙線中性子によるソフトエラーの解析を行う検証方法に広く適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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