(57)【要約】【課題】抵抗変化膜のスイッチ特性が劣化するのを防ぐとともに、特性ばらつきを低減する。【解決手段】抵抗変化メモリは、下部電極１４、絶縁膜１５、及び上部電極１６が積層された積層構造と、この積層構造の側面に設けられ、かつ電気抵抗の変化に応じて情報を記憶する抵抗変化膜１７とを含む。【選択図】      図２
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【特許請求の範囲】
【請求項１】
下部電極、絶縁膜、及び上部電極が積層された積層構造と、
前記積層構造の側面に設けられ、かつ電気抵抗の変化に応じて情報を記憶する抵抗変化膜と
を具備することを特徴とする抵抗変化メモリ。
【請求項２】
前記抵抗変化膜は、前記絶縁膜より絶縁破壊電圧が低いことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記抵抗変化膜の膜厚は、隣接する積層構造間の距離の半分未満であることを特徴とする請求項１又は２に記載の抵抗変化メモリ。
【請求項４】
前記下部電極及び前記上部電極のうち少なくとも一方は、結晶化していることを特徴とする請求項１乃至３のいずれか１項に記載の抵抗変化メモリ。
【請求項５】
前記上部電極の面積は、前記下部電極のそれより小さいことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化メモリ。
【請求項６】
交差する第１の配線及び第２の配線をさらに具備し、
前記積層構造は、前記第１の配線及び前記第２の配線の交差領域に配置され、かつ前記第１の配線及び前記第２の配線に電気的に接続されることを特徴とする請求項１乃至５のいずれか１項に記載の抵抗変化メモリ。
【請求項７】
前記積層構造と前記第１の配線又は前記第２の配線との間に接続された選択素子をさらに具備することを特徴とする請求項６に記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化メモリに係り、例えば記憶素子として可変抵抗素子を備えた抵抗変化メモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリは、ＰＣ（パーソナルコンピュータ）、携帯電話、デジタルカメラ、ＰＤＡ（Personal Digital Assistant）などの電子機器の記憶装置として幅広く利用されている。この不揮発性半導体メモリとして、可変抵抗素子をメモリセルに用いたＰＣＲＡＭ（Phase-Change Random Access Memory）、ＲｅＲＡＭ（Resistive RAM）、或いはＭＲＡＭ（Magnetic RAM）などが開発されている。
【０００３】
ＲｅＲＡＭでは、電圧または電流を印加することで変化する可変抵抗素子の抵抗値をメモリ情報として利用する。２値動作をさせる場合、例えば、低抵抗状態を“１”、高抵抗状態を“０”に対応付ける。高抵抗状態から低抵抗状態へと変化させることをセット、逆をリセットと呼ぶ。この場合、メモリ情報の誤読み出しを避けるため、可変抵抗素子の一端に、例えば整流作用を有するダイオードが接続される。
【０００４】
可変抵抗素子とダイオードとの積層構造は、これを構成するのに必要な膜を積層した後、ＲＩＥ（Reactive Ion Etching）法などを用いて一括して加工するのが一般的である。加工の際、抵抗変化膜は、ＲＩＥ法によりエッチングされ、また他の膜のエッチング中に加工端面がＲＩＥ雰囲気に晒される。このため、抵抗変化膜の加工端面には、ＲＩＥ工程に起因したダメージが発生する。また、ＲＩＥ工程時には、積層構造の側面に、反応生成物が付着する。そのため、加工後にアッシング処理やウェットエッチング処理などによりこの反応生成物を除去する必要があるが、その際、抵抗変化膜の端面が変質することが懸念される。
【０００５】
また、ＲＩＥ法によって積層構造を加工する場合、素子面積は、加工時に使用するマスク層の面積と概略同じになる。すなわち、抵抗変化膜の面積は加工寸法に依存して決定されるため、微細化には限界がある。抵抗変化膜の面積が大きくなると、スイッチ可能な領域が大きくなり、スイッチ特性がばらつく要因となる。
【０００６】
一般的に、このような加工ダメージや膜の変質は、抵抗変化膜のスイッチ特性を劣化させる可能性が高く、また、リーク電流が増加してしまう。このような抵抗変化膜を用いてメモリセルアレイを構成した場合、メモリセルの特性ばらつきが増加し、また、スイッチ動作を示さない不良ビットが増大してしまう。
【０００７】
この種の関連技術としては、抵抗変化メモリの書き込み方式が開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】国際公開ＷＯ  ２００９／０３４６８７号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、抵抗変化膜のスイッチ特性が劣化するのを防ぐとともに、特性ばらつきを低減することが可能な抵抗変化メモリを提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る抵抗変化メモリは、下部電極、絶縁膜、及び上部電極が積層された積層構造と、前記積層構造の側面に設けられ、かつ電気抵抗の変化に応じて情報を記憶する抵抗変化膜とを具備する。
【発明の効果】
【００１１】
本発明によれば、抵抗変化膜のスイッチ特性が劣化するのを防ぐとともに、特性ばらつきを低減することが可能な抵抗変化メモリを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る抵抗変化メモリの構成を示す平面図。
【図２】図１に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図。
【図３】抵抗変化メモリの回路図。
【図４】第１の実施形態に係る抵抗変化メモリの製造工程を示す断面図。
【図５】図４に続く抵抗変化メモリの製造工程を示す平面図。
【図６】図５に示したＡ−Ａ´線に沿った抵抗変化メモリの製造工程を示す断面図。
【図７】図６に続く抵抗変化メモリの製造工程を示す断面図。
【図８】図７に続く抵抗変化メモリの製造工程を示す断面図。
【図９】図８に続く抵抗変化メモリの製造工程を示す断面図。
【図１０】図９に続く抵抗変化メモリの製造工程を示す断面図。
【図１１】第２の実施形態に係る抵抗変化メモリの構成を示す平面図。
【図１２】図１１に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図。
【図１３】図１１に示したＢ−Ｂ´線に沿った抵抗変化メモリの断面図。
【図１４】第２の実施形態に係る抵抗変化メモリの製造工程を示す平面図。
【図１５】図１４に示したＡ−Ａ´線に沿った抵抗変化メモリの製造工程を示す断面図。
【図１６】図１５に続く抵抗変化メモリの製造工程を示す断面図。
【図１７】図１６に続く抵抗変化メモリの製造工程を示す断面図。
【図１８】図１７に続く抵抗変化メモリの製造工程を示す平面図。
【図１９】図１８に示したＢ−Ｂ´線に沿った抵抗変化メモリの製造工程を示す断面図。
【図２０】図１９に続く抵抗変化メモリの製造工程を示す断面図。
【図２１】図２０に続く抵抗変化メモリの製造工程を示す断面図。
【図２２】図２１に続く抵抗変化メモリの製造工程を示す断面図。
【図２３】第３の実施形態に係る抵抗変化メモリの構成を示す平面図。
【図２４】図２３に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図。
【図２５】第４の実施形態に係る抵抗変化メモリの製造工程を示す断面図。
【図２６】図２５に続く抵抗変化メモリの製造工程を示す断面図。
【図２７】図２６に続く抵抗変化メモリの製造工程を示す断面図。
【図２８】図２７に続く抵抗変化メモリの製造工程を示す断面図。
【図２９】第５の実施形態に係る抵抗変化メモリの製造工程を示す断面図。
【図３０】図２９に続く抵抗変化メモリの製造工程を示す断面図。
【図３１】図３０に続く抵抗変化メモリの製造工程を示す断面図。
【図３２】図３１に続く抵抗変化メモリの製造工程を示す断面図。
【図３３】第６の実施形態に係る抵抗変化メモリの製造工程を示す断面図。
【図３４】図３３に続く抵抗変化メモリの製造工程を示す断面図。
【図３５】図３４に続く抵抗変化メモリの製造工程を示す断面図。
【図３６】図３５に続く抵抗変化メモリの製造工程を示す断面図。
【図３７】図３６に続く抵抗変化メモリの製造工程を示す断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る抵抗変化メモリの構成を示す平面図である。図２は、図１に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図である。本実施形態の抵抗変化メモリは、可変抵抗素子をメモリセルに利用した半導体記憶装置である。
【００１５】
例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えばシリコン酸化物（ＳｉＯ２）からなる層間絶縁層１１が設けられている。層間絶縁層１１内には、Ｘ方向にそれぞれが延在するように、複数の下部配線層が設けられている。下部配線層は、ワード線ＷＬに対応する。図１には、簡略化のために、３本のワード線ＷＬ１〜ＷＬ３を示している。
【００１６】
ワード線ＷＬの上方には、Ｘ方向と交差するＹ方向にそれぞれが延在するように、複数の上部配線層が設けられている。上部配線層は、ビット線ＢＬに対応する。図１には、簡略化のために、３本のビット線ＢＬ１〜ＢＬ３を示している。
【００１７】
複数のワード線ＷＬと複数のビット線ＢＬとの交差領域にはそれぞれ、複数のメモリセルＭＣが設けられている。すなわち、本実施形態の抵抗変化メモリは、クロスポイント型抵抗変化メモリである。
【００１８】
メモリセルＭＣの平面形状は、特に制限されない。本実施形態では、メモリセルＭＣの平面形状は、例えば、円である。メモリセルＭＣは、ワード線ＷＬ上にピラー状に形成されており、記憶素子としての可変抵抗素子ＶＲと、この可変抵抗素子ＶＲに直列に接続された選択素子としてのダイオード１３とから構成されている。
【００１９】
具体的には、ワード線ＷＬ上には、ワード線ＷＬの金属がダイオード１３のシリコン（Ｓｉ）と反応するのを防ぐために、バリア膜１２が設けられている。ワード線ＷＬとしては、例えば、タングステン（Ｗ）、又はアルミニウム（Ａｌ）が挙げられる。バリア膜１２としては、例えば、窒化チタン（ＴｉＮ）や、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜が挙げられる。バリア膜１２上には、ダイオード１３が設けられている。ダイオード１３としては、例えば、Ｎ型半導体層、Ｐ型半導体層、及びこれらに挟まれた真性（intrinsic）半導体層（Ｉ層）からなるＰＩＮダイオードが用いられる。
【００２０】
ダイオード１３上には、下部電極１４、絶縁膜１５、上部電極１６が順に積層されている。絶縁膜１５は、これに電圧を印加又は電流を供給することにより、安定して抵抗状態がスイッチしない材料から構成される。上部電極１６上には、ＣＭＰ（chemical mechanical polishing）工程時のストッパーとして機能する導電性のストッパー層１８が設けられている。ストッパー層１８としては、例えば、タングステン（Ｗ）が挙げられる。
【００２１】
ここで、本実施形態の抵抗変化膜１７は、下部電極１４及び上部電極１６間に挟まれるようにして形成されておらず、少なくとも下部電極１４、絶縁膜１５、及び上部電極１６からなる積層膜の側面に設けられている。具体的には、バリア膜１２、ダイオード１３、下部電極１４、絶縁膜１５、上部電極１６、及びストッパー層１８からなるピラー状の積層構造の側面には、これに接しかつ囲むように、抵抗変化膜１７が設けられている。すなわち、抵抗変化膜１７は、積層構造の側面を覆う側壁として構成される。この抵抗変化膜１７の存在により、下部電極１４、抵抗変化膜１７、及び上部電極１６を経由する電流パスが形成される。そして、下部電極１４、抵抗変化膜１７、及び上部電極１６から可変抵抗素子ＶＲが構成される。
【００２２】
抵抗変化膜１７の膜厚は、隣接する積層膜（特に、下部電極１４、絶縁膜１５、及び上部電極１６からなる）間の距離の半分未満に設定される。本実施形態では、ワード線ＷＬ及びビット線ＢＬの各々は最小加工寸法（Ｆ：minimum feature size）で加工されており、よって、ワード線ＷＬ及びビット線ＢＬの各々は、その幅がＦであり、また配線間の距離もＦである。この場合、積層膜の径もＦで加工されるため、隣接する積層膜間の距離もＦに設定される。従って、抵抗変化膜１７の膜厚はＦ／２未満に設定される。このような条件を満たすことにより、隣接するメモリセルＭＣ間で抵抗変化膜１７の側面が接触するのを防ぐことが可能となる。
【００２３】
抵抗変化膜１７は、電圧が印加又は電流が供給されることにより、少なくとも２値の抵抗値を、室温にて双安定状態として取り得る。この２つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現できる。２値のメモリ動作をさせる場合、例えば、抵抗変化膜１７の低抵抗状態を“１”、高抵抗状態を“０”に対応付ける。高抵抗状態から低抵抗状態へと変化させることをセット、逆をリセットと呼ぶ。
【００２４】
抵抗変化膜１７の抵抗状態が安定してスイッチするためには、下部電極１４及び上部電極１６間に設けられた絶縁膜１５よりも抵抗変化膜１７の方が、絶縁破壊耐性（絶縁破壊電圧）が低い必要がある。一般的に、バンドギャップが広い材料の方が絶縁破壊耐性も高いため、絶縁膜１５の材料としては、シリコン酸化物（ＳｉＯ２）、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、又は酸化タンタル（ＴａＯｘ）などが望ましい。組成比を表す“ｘ”は、１以上の自然数である。
【００２５】
抵抗変化膜１７の材料は、絶縁膜１５の材料の応じて望ましい材料が決まる。  
（１）絶縁膜１５がＳｉＯ２の場合、抵抗変化膜１７の材料は、ＡｌＯｘ、ＨｆＯｘ、ＮｉＯｘ、ＣｏＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＴａＯｘ、ＺｒＯｘ、ＭｎＯｘ、ＣｒＯｘ、ＦｅＯｘ、又はＣｕＯｘなどが望ましい。
【００２６】
（２）絶縁膜１５がＡｌＯｘの場合、抵抗変化膜１７の材料は、ＨｆＯｘ、ＮｉＯｘ、ＣｏＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＴａＯｘ、ＺｒＯｘ、ＭｎＯｘ、ＣｒＯｘ、ＦｅＯｘ、又はＣｕＯｘなどが望ましい。
【００２７】
（３）絶縁膜１５がＨｆＯｘ又はＺｒＯｘの場合、抵抗変化膜１７の材料は、ＮｉＯｘ、ＣｏＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＴａＯｘ、ＭｎＯｘ、ＣｒＯｘ、ＦｅＯｘ、又はＣｕＯｘなどが望ましい。
【００２８】
（４）絶縁膜１５がＴａＯｘの場合、抵抗変化膜１７の材料は、ＮｉＯｘ、ＣｏＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＭｎＯｘ、ＣｒＯｘ、ＦｅＯｘ、又はＣｕＯｘなどが望ましい。
【００２９】
上記のように絶縁膜１５及び抵抗変化膜１７の材料を選択することで、絶縁膜１５が絶縁破壊を起こすことなく、抵抗変化膜１７に電流路（フィラメント）が形成される。そして、可変抵抗素子ＶＲが低抵抗状態時に、このフィラメントを介して下部電極１４と上部電極１６との間に電流が流れる。
【００３０】
下部電極１４及び上部電極１６の材料としては、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、又は窒化ニオブ（ＮｂＮ）が挙げられる。
【００３１】
ストッパー層１８上には、Ｙ方向に延在するビット線ＢＬが設けられている。ビット線ＢＬとしては、例えば、タングステン（Ｗ）、又はアルミニウム（Ａｌ）が挙げられる。メモリセルＭＣ間には、例えば、シリコン酸化物（ＳｉＯ２）からなる層間絶縁層１９が設けられている。このようにして、第１の実施形態に係る抵抗変化メモリが構成される。
【００３２】
図３は、抵抗変化メモリの回路図である。複数のワード線ＷＬと複数のビット線ＢＬとの交差領域の各々には、メモリセルＭＣが配置されている。メモリセルＭＣは、可変抵抗素子ＶＲとダイオード１３とが直列に接続されて構成されている。可変抵抗素子ＶＲの一端は、ビット線ＢＬに接続されている。可変抵抗素子ＶＲの他端は、ダイオード１３のアノードに接続されている。ダイオード１３のカソードは、ワード線ＷＬに接続されている。なお、ダイオード１３の接続関係は、抵抗変化メモリの周辺回路構成や、抵抗変化膜１７の構成に応じて適宜設定される。
【００３３】
（製造方法）
次に、第１の実施形態に係る抵抗変化メモリの製造方法の一例について、図面を参照しながら説明する。なお、以下の説明で用いる製造工程の断面図は、図１のＡ−Ａ´の位置での断面図である。
【００３４】
図４に示すように、例えばダマシン法によって、層間絶縁層１１内に、複数の下部配線層（ワード線ＷＬ）を形成する。すなわち、層間絶縁層１１内に、ワード線ＷＬと同じ形状を有する複数の溝を形成する。続いて、これらの溝内に配線材料を堆積した後、この配線材料を溝部分だけ残すように層間絶縁層１１の上面を平坦化する。これにより、層間絶縁層１１内に、それぞれがＸ方向に延在するライン状の複数のワード線ＷＬが形成される。
【００３５】
続いて、ワード線ＷＬ及び層間絶縁層１１上に、バリア膜１２、ＰＩＮダイオード１３の材料（Ｐ型半導体層、真性半導体層、Ｎ型半導体層）、下部電極１４、絶縁膜１５、上部電極１６、ストッパー層１８を順に堆積する。ダイオード１３は、シリコン層を成膜中にリン（Ｐ）やホウ素（Ｂ）を含むソースガスを選択的に流すことで、Ｎ型半導体層、Ｐ型半導体層、不純物を含まない（又は不純物濃度が十分低い）真性半導体層を形成する。或いは、シリコン層を成膜後に、イオン注入によってＰＩＮダイオード１３を形成してもよい。
【００３６】
下部電極１４としては、例えば、チタンシリサイドと窒化チタン（ＴｉＮ）との積層膜が用いられる。すなわち、窒化チタン（ＴｉＮ）とシリコン（Ｓｉ）との間にチタン（Ｔｉ）を挟み、このチタン（Ｔｉ）をシリサイド化することで、ダイオード１３と窒化チタン（ＴｉＮ）との界面に、チタンシリサイドを形成する。ダイオード１３と窒化チタン（ＴｉＮ）との界面にチタンシリサイドを設けることで、界面抵抗を下げることができる。上部電極１６としては、例えば、窒化チタン（ＴｉＮ）が用いられる。
【００３７】
続いて、図５（平面図）及び図６（断面図）に示すように、リソグラフィ及びＲＩＥ法を用いて、ストッパー層１８上かつメモリセルＭＣの形成予定領域に、メモリセルＭＣの数に対応するハードマスク層２１を形成する。各ハードマスク層２１の平面形状は、上部電極１６のそれと同じである。ハードマスク層２１としては、例えば、酸化シリコン、酸窒化シリコン、又は窒化シリコンが挙げられる。
【００３８】
続いて、図７に示すように、例えばＲＩＥ法を用いて、ハードマスク層２１をマスクとして、バリア膜１２、ダイオード１３、下部電極１４、絶縁膜１５、上部電極１６、及びストッパー層１８からなる積層構造をピラー状に加工する。このとき、積層構造の側面には、ＲＩＥ工程に起因する反応生成物が付着する。よって、アッシング処理、又はウェットエッチング処理を用いて、積層構造の側面に付着した反応生成物を除去する。
【００３９】
続いて、図８に示すように、例えばＡＬＤ（Atomic Layer Deposition）法、又はＣＶＤ（Chemical Vapor Deposition）法を用いて、装置全面に抵抗変化膜１７を堆積する。これにより、ピラー状の積層構造の側面に、これに接しかつ囲むように抵抗変化膜１７が形成される。この工程によって、可変抵抗素子ＶＲ及びダイオード１３からなるピラー状のメモリセルＭＣが形成される。なお、本実施形態では、層間絶縁層１１上にも抵抗変化膜１７が形成され、従って、隣接する積層構造間で抵抗変化膜１７が繋がっている。
【００４０】
続いて、図９に示すように、例えばＣＶＤ法を用いて、メモリセルＭＣ間を埋め込むように、装置全面に、層間絶縁層１９を堆積する。続いて、図１０に示すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、ストッパー層１８をＣＭＰストッパーとして、ハードマスク層２１を削り、ストッパー層１８の上面を露出させる。これにより、メモリセルＭＣの上面及び層間絶縁層１９の上面が平坦化される。この際、ハードマスク層２１上に形成されていた抵抗変化膜１７も除去される。その後、メモリセルアレイの外側で周辺回路部のコンタクトを形成するが、その際に、メモリセルアレイの周辺で残った抵抗変化膜１７は、ＲＩＥ工程時のエッチングストッパーとして使用することもできる。
【００４１】
続いて、図２に示すように、メモリセルＭＣ及び層間絶縁層１９上に、上部配線層（ビット線ＢＬ）の材料を堆積する。続いて、リソグラフィ及びＲＩＥ法を用いて、ビット線ＢＬをライン状に加工する。このようにして、第１の実施形態に係る抵抗変化メモリが製造される。
【００４２】
以上詳述したように第１の実施形態では、ワード線ＷＬとビット線ＢＬとの交差領域にメモリセルＭＣが配置されたクロスポイント型の抵抗変化メモリにおいて、メモリセルＭＣに含まれる選択素子（例えばダイオード）１３上に可変抵抗素子ＶＲを設ける。この可変抵抗素子ＶＲは、下部電極１４、絶縁膜１５、及び上部電極１６からなる積層膜と、この積層膜の側面に形成された抵抗変化膜１７とから構成される。
【００４３】
従って第１の実施形態によれば、抵抗変化膜１７は、下部電極１４、絶縁膜１５、及び上部電極１６からなる積層膜やダイオード１３をピラー状に加工する際のエッチング工程に晒されない。これにより、抵抗変化膜１７への加工ダメージを低減することができる。また、抵抗変化膜１７は、積層膜やダイオード１３の側面に形成された反応生成物の除去工程にも晒されない。これにより、抵抗変化膜１７が変質するのを低減することができる。この結果、抵抗変化膜１７が高抵抗状態から低抵抗状態へ、又は低抵抗状態から高抵抗状態へ変化する際のスイッチ特性が劣化するのを低減することができ、また抵抗変化膜１７のリーク電流を低減することができる。
【００４４】
また、低抵抗状態に変化する際に抵抗変化膜１７内に形成されるフィラメントは、縦方向に延在するように形成される。よって、フィラメントが形成される領域、すなわちスイッチ可能な領域は、抵抗変化膜１７の膜厚によって規定される。抵抗変化膜１７の膜厚は、上部電極１６やダイオード１３を加工する際の加工寸法に依存しない。従って、抵抗変化膜１７の膜厚を薄くすることで、抵抗変化膜１７のスイッチ可能な領域を小さくすることができる。結果として、抵抗変化膜１７のスイッチ特性のばらつきを低減することが可能となる。
【００４５】
（第２の実施形態）
第２の実施形態は、第１の実施形態と異なる製造方法を用いて抵抗変化メモリを製造するようにしている。この製造方法の違いに起因して、第２の実施形態の抵抗変化メモリは、その構造も第１の実施形態とは異なっている。
【００４６】
図１１は、本発明の第２の実施形態に係る抵抗変化メモリの構成を示す平面図である。図１２は、図１１に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図である。図１３は、図１１に示したＢ−Ｂ´線に沿った抵抗変化メモリの断面図である。
【００４７】
第２の実施形態のメモリセルＭＣは、後述する製造方法に起因して、その平面形状が四角形である。抵抗変化膜１７は、少なくとも下部電極１４、絶縁膜１５、及び上部電極１６からなる積層膜のＸ方向両側面に設けられている。具体的には、バリア膜１２、ダイオード１３、下部電極１４、絶縁膜１５、上部電極１６、及びストッパー層１８からなるピラー状の積層構造のＸ方向両側面には、これらに接するように抵抗変化膜１７が設けられている。なお、積層構造のＹ方向両側面には、抵抗変化膜１７は設けられていない。これら以外の構成は、第１の実施形態と同じである。
【００４８】
抵抗変化膜１７の膜厚は、Ｘ方向に隣接する積層膜（下部電極１４、絶縁膜１５、及び上部電極１６からなる）間の距離の半分未満に設定される。本実施形態では、ワード線ＷＬ及びビット線ＢＬの各々は最小加工寸法Ｆで加工されており、よって、ワード線ＷＬ及びビット線ＢＬの各々は、その幅がＦであり、また配線間の距離もＦである。この場合、積層膜のＸ方向の長さはビット線ＢＬと同じ幅を有しており、積層膜のＹ方向の長さはワード線ＷＬと同じ幅を有している。また、Ｘ方向に隣接する積層膜間の距離、及びＹ方向に隣接する積層膜間の距離はそれぞれＦに設定される。従って、抵抗変化膜１７の膜厚はＦ／２未満に設定される。このような条件を満たすことにより、隣接するメモリセルＭＣ間で抵抗変化膜１７の側面が接触するのを防ぐことが可能となる。
【００４９】
（製造方法）
次に、第２の実施形態に係る抵抗変化メモリの製造方法の一例について、図面を参照しながら説明する。
【００５０】
図１４（平面図）及び図１５（断面図）に示すように、層間絶縁層１１上に、ワード線ＷＬの材料、バリア膜１２、ＰＩＮダイオード１３の材料（Ｐ型半導体層、真性半導体層、Ｎ型半導体層）、下部電極１４、絶縁膜１５、上部電極１６、ストッパー層１８を順に堆積する。続いて、リソグラフィ及びＲＩＥ法を用いて、ストッパー層１８上に、ワード線ＷＬと同じ平面形状を有するライン状のハードマスク層２１を形成する。
【００５１】
続いて、図１６に示すように、例えばＲＩＥ法を用いて、ハードマスク層２１をマスクとして、ワード線ＷＬ、バリア膜１２、ダイオード１３、下部電極１４、絶縁膜１５、上部電極１６、ストッパー層１８からなる積層構造をライン状に加工する。この工程により、ワード線ＷＬの加工が完了する。このとき、積層構造の側面には、ＲＩＥ工程に起因する反応生成物が付着する。よって、アッシング処理、又はウェットエッチング処理を用いて、積層構造の側面に付着した反応生成物を除去する。
【００５２】
続いて、図１７に示すように、例えばＣＶＤ法を用いて、ライン状の積層構造間を埋め込むように、装置全面に、層間絶縁層１９を堆積する。続いて、ＣＭＰ法を用いて、ストッパー層１８をＣＭＰストッパーとして、ハードマスク層２１を削り、ストッパー層１８の上面を露出させる。これにより、層間絶縁層１９の上面が平坦化される。
【００５３】
続いて、図１８（平面図）及び図１９（断面図）に示すように、装置全面にビット線ＢＬの材料を堆積する。続いて、ビット線ＢＬの材料上に、ビット線ＢＬと同じ平面形状を有するライン状のハードマスク層２２を形成する。ハードマスク層２２としては、例えば、酸化シリコン、酸窒化シリコン、又は窒化シリコンが挙げられる。
【００５４】
続いて、図２０に示すように、例えばＲＩＥ法を用いて、ハードマスク層２２をマスクとして、ビット線ＢＬ、ストッパー層１８、上部電極１６、絶縁膜１５、下部電極１４、ダイオード１３、及びバリア膜１２をエッチングし、ワード線ＷＬの上面を部分的に露出させる。この工程により、ビット線ＢＬがライン状に加工され、また、バリア膜１２、ダイオード１３、下部電極１４、絶縁膜１５、上部電極１６、及びストッパー層１８からなる積層構造がピラー状かつその平面形状が四角形に加工される。このとき、積層構造の側面には、ＲＩＥ工程に起因する反応生成物が付着する。よって、アッシング処理、又はウェットエッチング処理を用いて、積層構造の側面に付着した反応生成物を除去する。
【００５５】
続いて、図２１に示すように、例えばＡＬＤ法、又はＣＶＤ法を用いて、装置全面に抵抗変化膜１７を堆積する。これにより、ピラー状の積層構造のＸ方向両側面に、これに接する抵抗変化膜１７が形成される。この工程によって、可変抵抗素子ＶＲ及びダイオード１３からなるピラー状のメモリセルＭＣが形成される。なお、本実施形態では、層間絶縁層１１上にも抵抗変化膜１７が形成され、従って、Ｘ方向に隣接する積層構造間で抵抗変化膜１７が繋がっている。
【００５６】
続いて、図２２に示すように、例えばＣＶＤ法を用いて、メモリセルＭＣ間を埋め込むように、装置全面に、層間絶縁層１９を堆積する。続いて、図１３に示すように、ＣＭＰ法を用いて、ビット線ＢＬをＣＭＰストッパーとして、ハードマスク層２２を削り、ビット線ＢＬの上面を露出させる。これにより、層間絶縁層１９の上面が平坦化される。この際、ハードマスク層２２上に形成されていた抵抗変化膜１７も除去される。その後、メモリセルアレイの外側で周辺回路部のコンタクトを形成するが、その際に、メモリセルアレイの周辺で残った抵抗変化膜１７は、ＲＩＥ工程時のエッチングストッパーとして使用することもできる。このようにして、第２の実施形態に係る抵抗変化メモリが製造される。
【００５７】
以上詳述したように第２の実施形態でも、下部電極１４、絶縁膜１５、及び上部電極１６からなる積層膜と、この積層膜のＸ方向両側面に設けられた抵抗変化膜１７とからなるメモリセルＭＣを形成することができる。従って、第２の実施形態によれば、第１の実施形態と同じ効果を有する抵抗変化メモリを得ることができる。
【００５８】
（第３の実施形態）
第３の実施形態は、抵抗変化膜１７の結晶性を向上し、さらに抵抗変化膜１７の結晶配向を制御することで、抵抗変化膜１７の特性、特にスイッチ特性を向上させるようにしている。図２３は、本発明の第３の実施形態に係る抵抗変化メモリの構成を示す平面図である。図２４は、図２３に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図である。
【００５９】
第３の実施形態の下部電極１４、及び上部電極１６のうち少なくとも一方、望ましくは両方は、結晶化している、若しくは結晶性が高い導電材料が用いられる。このような導電材料としては、例えば、タングステン（Ｗ）や、窒化チタン（ＴｉＮ）が挙げられる。これらの材料は、熱処理を施すことで結晶化できる。
【００６０】
さらに、抵抗変化膜１７の側面には、これに接しかつ囲むように、結晶化している、若しくは結晶性が高い結晶膜３０が設けられている。結晶膜３０としては、例えば、窒化チタン（ＴｉＮ）が挙げられる。
【００６１】
このように構成された抵抗変化メモリでは、結晶性が高い下部電極１４及び上部電極１６に接する抵抗変化膜１７は、下部電極１４及び上部電極１６と同じ結晶配向を有する。同様に、抵抗変化膜１７は、結晶性が高い結晶膜３０にも接しているため、結晶膜３０と同じ結晶配向を有する。このように、抵抗変化膜１７が結晶配向する、若しくは抵抗変化膜１７の結晶性が向上することで、抵抗変化膜１７のスイッチ特性のばらつきが低減できる。
【００６２】
なお、抵抗変化膜１７は、縦方向、すなわち膜面内方向に配向していることが望ましい。これは、下部電極１４、上部電極１６、又は結晶膜３０の結晶配向を制御することで実現可能である。このような条件を満たすことで、縦方向にフィラメントが揃うため、抵抗変化膜１７のスイッチ特性がより向上する。
【００６３】
下部電極１４及び上部電極１６の製造方法としては、下部電極１４及び上部電極１６を成膜後に、これらを結晶化させるために熱処理を施す工程を追加する。また、結晶膜３０の製造方法としては、抵抗変化膜１７を成膜後に、続いて、結晶膜３０を成膜する。そして、結晶膜３０を結晶化させるために熱処理を施す工程を追加する。
【００６４】
なお、上記説明では、抵抗変化膜１７を結晶配向させるために、結晶性が高い下部電極１４及び上部電極１６を用いる方法と、結晶性が高い結晶膜３０を用いる方法との２つの方法を利用しているが、いずれか一方の方法のみを用いてもよい。
【００６５】
（第４の実施形態）
抵抗変化膜１７は、それに使用される材料によってはＣＭＰ工程で削りにくい場合も考えられる。そこで、第４の実施形態では、抵抗変化膜１７を成膜後に、抵抗変化膜１７を例えばＲＩＥ法によって部分的にエッチング、すなわち抵抗変化膜１７を側壁加工することで、ハードマスク層２１上に形成された抵抗変化膜１７を除去するようにしている。これにより、ＣＭＰ工程において、ハードマスク層２１の除去を容易に行うことが可能となる。
【００６６】
以下に、第４の実施形態に係る抵抗変化メモリの製造方法の一例について、図面を参照しながら説明する。なお、抵抗変化膜１７を成膜するまでの製造工程は、第１の実施形態と同じである。
【００６７】
続いて、図２５に示すように、例えばＲＩＥ法を用いて、抵抗変化膜１７を部分的にエッチングし、ハードマスク層２１上に形成された抵抗変化膜１７を除去する。この際、層間絶縁層１１上に形成された抵抗変化膜１７も除去される。
【００６８】
続いて、図２６に示すように、例えばＣＶＤ法を用いて、メモリセルＭＣ間を埋め込むように、装置全面に、層間絶縁層１９を堆積する。続いて、図２７に示すように、ＣＭＰ法を用いて、ストッパー層１８をＣＭＰストッパーとして、ハードマスク層２１を削り、ストッパー層１８の上面を露出させる。この際、ハードマスク層２１上には抵抗変化膜１７が形成されていないので、ＣＭＰ法による平坦化工程を容易に行うことができる。これにより、メモリセルＭＣの上面及び層間絶縁層１９の上面が平坦化される。
【００６９】
続いて、図２８に示すように、メモリセルＭＣ及び層間絶縁層１９上に、上部配線層（ビット線ＢＬ）の材料を堆積する。続いて、リソグラフィ及びＲＩＥ法を用いて、ビット線ＢＬをライン状に加工する。このようにして、第４の実施形態に係る抵抗変化メモリが製造される。
【００７０】
以上詳述したように第４の実施形態によれば、下部電極１４、絶縁膜１５、及び上部電極１６からなる積層膜の側面に抵抗変化膜１７を設けた場合でも、メモリセルＭＣ及び層間絶縁層１９の平坦性を維持することができる。これにより、縦方向にメモリセルアレイを複数層積層することが可能となる。
【００７１】
（第５の実施形態）
第５の実施形態は、メモリセルＭＣを構成するピラーの上部から中間部までを覆うようにして、ピラーの側面に部分的に抵抗変化膜１７を設けるようにしている。さらに、メモリセルＭＣ間にボイドを形成して、メモリセルＭＣ間の熱的、電気的干渉を抑制するようにしている。
【００７２】
以下に、第５の実施形態に係る抵抗変化メモリの製造方法の一例について、図面を参照しながら説明する。なお、積層構造をピラー状に加工するまでの製造工程は、第１の実施形態と同じである。
【００７３】
続いて、図２９に示すように、カバレッジの悪い製造工程を用いて、抵抗変化膜１７を成膜する。これにより、ピラーの上部から中間部までを覆う抵抗変化膜１７が形成される。すなわち、ピラーの下部には抵抗変化膜１７が形成されていないため、ピラーの上部間の距離がピラーの下部間の距離に比べて狭くなっている。
【００７４】
続いて、図３０に示すように、例えばＣＶＤ法を用いて、ピラー間を埋め込むように、装置全面に、層間絶縁層１９を堆積する。この時、上部と下部とのピラー間の距離が異なることに起因して、ピラーの下部間の層間絶縁層１９内にはボイド３１が形成される。
【００７５】
続いて、図３１に示すように、ＣＭＰ法を用いて、ストッパー層１８をＣＭＰストッパーとして、ハードマスク層２１を削り、ストッパー層１８の上面を露出させる。これにより、メモリセルＭＣの上面及び層間絶縁層１９の上面が平坦化される。
【００７６】
続いて、図３２に示すように、メモリセルＭＣ及び層間絶縁層１９上に、上部配線層（ビット線ＢＬ）の材料を堆積する。続いて、リソグラフィ及びＲＩＥ法を用いて、ビット線ＢＬをライン状に加工する。このようにして、第５の実施形態に係る抵抗変化メモリが製造される。
【００７７】
一般的に、抵抗変化膜１７は、高い誘電率を持つものが多い。しかし、高誘電膜がメモリセルＭＣ間に存在すると、電界のカップリングが強くなり、ひいてはメモリセルＭＣ間の容量が大きくなる。このカップリング容量によって、隣接セルが誤動作を起こす可能性がある。ところが、本実施形態では、高誘電膜が途中で切れている、すなわち高誘電膜が連続膜として形成されていないことで、電界のカップリングを抑制することができる。これにより、メモリセルＭＣの誤動作を抑制することができる。
【００７８】
また、メモリセルＭＣ間には、ボイド３１形成される。このボイド３１は絶縁性が高いため、メモリセルＭＣ間の熱的、電気的干渉を抑制できる。この結果、メモリセル密度を高くした場合でも、不良及び誤動作の少ない抵抗変化メモリを構成することができる。
【００７９】
（第６の実施形態）
第６の実施形態は、下部電極１４、絶縁膜１５、及び上部電極１６からなる積層膜がテーパー形状を有している。このため、カバレッジの悪い製造工程、例えばスパッタ法を用いて抵抗変化膜１７を成膜した場合でも、積層膜の側面に抵抗変化膜１７を確実に形成できるようにしている。
【００８０】
以下に、第６の実施形態に係る抵抗変化メモリの製造方法の一例について、図面を参照しながら説明する。ハードマスク層２１を形成するまでの製造工程は、第１の実施形態と同じである。なお、ハードマスク層２１は、第１の実施形態と比べて、その面積が小さく形成される。
【００８１】
続いて、図３３に示すように、例えばＲＩＥ法を用いて、ハードマスク層２１をマスクとして、バリア膜１２、ダイオード１３、下部電極１４、絶縁膜１５、上部電極１６、及びストッパー層１８からなる積層構造をピラー状に加工する。このとき、下部電極１４、絶縁膜１５、上部電極１６、及びストッパー層１８からなる積層膜は、テーパー形状に加工される。すなわち、この積層膜は、テーパーエッチングされる。よって、上部電極１６の面積は、下部電極１４のそれより小さい。一方、バリア膜１２、及びダイオード１３からなる積層膜は、その側面がほぼ垂直になるように加工される。このような形状は、ＲＩＥの反応生成物やエッチングバイアスを制御することで実現する。
【００８２】
続いて、図３４に示すように、スパッタ法を用いて、抵抗変化膜１７を成膜する。抵抗変化膜１７をスパッタ法を用いて形成する場合、一般的にカバレッジが悪く、ピラーの側面には膜が形成されにくい。しかし、本実施形態では、下部電極１４、絶縁膜１５、及び上部電極１６からなる積層膜はテーパー形状を有しているため、少なくともこの積層膜の側面には抵抗変化膜１７が形成される。すなわち、抵抗変化膜１７は、ピラーの上部から中間部までを覆うように形成される。一方、ピラーの下部には、抵抗変化膜１７が形成されない。
【００８３】
続いて、図３５に示すように、例えばＣＶＤ法を用いて、ピラー間を埋め込むように、装置全面に、層間絶縁層１９を堆積する。この時、上部と下部とのピラー間の距離が異なることに起因して、ピラーの下部間の層間絶縁層１９内にはボイド３１が形成される。また、ピラーの上部がテーパー形状を有しており、ピラー上部への層間絶縁層１９の埋め込みが容易になるため、層間絶縁層１９内でのボイド３１形成が促進される。
【００８４】
続いて、図３６に示すように、ＣＭＰ法を用いて、ストッパー層１８をＣＭＰストッパーとして、ハードマスク層２１を削り、ストッパー層１８の上面を露出させる。これにより、メモリセルＭＣの上面及び層間絶縁層１９の上面が平坦化される。
【００８５】
続いて、図３７に示すように、メモリセルＭＣ及び層間絶縁層１９上に、上部配線層（ビット線ＢＬ）の材料を堆積する。続いて、リソグラフィ及びＲＩＥ法を用いて、ビット線ＢＬをライン状に加工する。このようにして、第６の実施形態に係る抵抗変化メモリが製造される。
【００８６】
以上詳述したように第６の実施形態によれば、抵抗変化膜１７をスパッタ法を用いて形成することができる。この際、下部電極１４、絶縁膜１５、及び上部電極１６からなる積層膜がテーパー形状を有しているため、この積層膜の側面には確実に抵抗変化膜１７を形成することができる。
【００８７】
また、メモリセルＭＣ間には、ボイド３１形成される。このボイド３１は絶縁性が高いため、メモリセルＭＣ間の熱的、電気的干渉を抑制できる。この結果、メモリセル密度を高くした場合でも、不良及び誤動作の少ない抵抗変化メモリを構成することができる。
【００８８】
なお、第３乃至第６の実施形態に第２の実施形態の構成及び製造方法を適用することも可能である。
【００８９】
また、第１乃至第６の実施形態において、メモリセルＭＣは、ダイオード１３と可変抵抗素子ＶＲが順に積層されて構成されているが、この積層順序は逆であっても構わない。この場合は、ワード線ＷＬ、下部電極１４、絶縁膜１５、上部電極１６、ダイオード１３、バリア膜１２、ストッパー層１８、ビット線ＢＬという積層順になる。なお、この構成では、ストッパー層１８を省略し、バリア膜１２がストッパー層を兼ねるようにしてもよい。
【００９０】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００９１】
ＷＬ…ワード線、ＢＬ…ビット線、ＭＣ…メモリセル、ＶＲ…可変抵抗素子、１１…層間絶縁層、１２…バリア膜、１３…ダイオード、１４…下部電極、１５…絶縁膜、１６…上部電極、１７…抵抗変化膜、１８…ストッパー層、１９…層間絶縁層、２１，２２…ハードマスク層、３０…結晶膜、３１…ボイド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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