(57)【要約】【課題】高い電流増幅率を有し、高周波特性および素子寿命に優れたヘテロ接合バイポーラトランジスタおよびその製法を提供すること。【解決手段】半絶縁性基板１上に、ｎ型半導体より成る真性エミッタ層１６と、ｐ型ドーパントを高濃度でドーピングされ、真性エミッタ層１６よりも狭いバンドギャップを有する半導体より成るベース層９と、ベース層９と同じ半導体より成るコレクタ層１０とを、この順序で積層して成るへテロ接合バイポーラトランジスタにおいて、真性エミッタ層１６の周囲に、高抵抗領域１５が設けられ、高抵抗領域１５と真性エミッタ層１６との間に、真性エミッタ層１６の半導体と同じ半導体から成るガードリング領域１７が設けられ、真性エミッタ層１６とベース層９との接合面が、ガードリング領域１７の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタを構成する。【選択図】図１
2011040623.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、第１導電型ドーパントをドーピングされた半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度でドーピングされ、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、
前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じかまたは広いバンドギャップを有する半導体から成るガードリング領域が設けられ、
前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
前記コレクタ層上に、第１導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が設けられていることを特徴とする請求項１に記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
前記真性エミッタ層下に、該真性エミッタ層に電気的に接続する、第１導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が設けられていることを特徴とする請求項１または２に記載のヘテロ接合バイポーラトランジスタ。
【請求項４】
半絶縁性基板上に、第１導電型ドーパントをドーピングされた半導体より成るサブエミッタ層が形成され、該サブエミッタ層上に、第１導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が形成され、該エミッタコンタクト層上に、第１導電型ドーパントをドーピングされ、前記エミッタコンタクト層よりも広いバンドギャップを有する半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成され、該コレクタ層上に、第１導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、
前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じ半導体から成るガードリング領域が設けられ、
前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項５】
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、
基板上に、第１導電型ドーパントを高濃度でドーピングされた半導体より成るエミッタコンタクト層を形成する工程と、
前記エミッタコンタクト層上に、第１導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第１導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、
前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、
前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、
前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、
露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と
前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、
前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、
前記再成長外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、
前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成する工程とを有することを特徴とするヘテロ接合バイポーラトランジスタの製法。
【請求項６】
前記コレクタ層上に、第１導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層を形成する工程を有することを特徴とする請求項５に記載のヘテロ接合バイポーラトランジスタの製法。
【請求項７】
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、
半絶縁性基板上に、前期第１導電型ドーパントをドーピングされたサブエミッタ層を形成する工程と、
前記サブエミッタ層上に、第１導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層を形成する工程と、
前記エミッタコンタクト層上に、第１導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第１導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、
前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、
前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、
前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、
露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と、
前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、
前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、
前記外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、
前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成し、該コレクタ層上に、第１導電型ドーパントを高濃度でドーピングされたコレクタコンタクト層を形成する工程と、
前記コレクタコンタクト層上に少なくとも前記真性エミッタ層を含み、かつ前記イオン注入を行った領域を含まない面上にフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記コレクタキャップ層およびコレクタ層をエッチングして、前記ベース層を露出させる工程と、
前記コレクタコンタクト層およびベース層上に、それぞれ、コレクタ電極およびベース電極を形成する工程と、
少なくとも前記ベース電極よりも外側にフォトレジストパタンを形成した後、該フォトレジストパタンをマスクとして、前記ベース層、および、イオン注入領域を含む外部エミッタ層をエッチングして、前記エミッタコンタクト層を露出させ、露出部にエミッタ電極を形成する工程とを含むことを特徴とするヘテロ接合バイポーラトランジスタの製法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヘテロ接合バイポーラトランジスタおよびその製法に関する。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）はエミッタにベースよりも広いバンドギャップを有する半導体材料を用いることにより、ホモ接合バイポーラトランジスタに較べて、エミッタよりもベースの不純物濃度を高めても高い電流増幅率を維持でき、ベース層の薄層化とベース抵抗低減を同時に実現できるため、超高速動作が可能になる。
【０００３】
更に、III-Ｖ族化合物半導体を用いると、材料の選択によりヘテロ接合の組合せ自由度が広がること、また、電子デバイスのみならず光デバイスとの融合も可能になること等利点が増す。III-Ｖ族化合物半導体ＨＢＴでは、特にエミッタ材料にＩｎＰ、ベース材料にＩｎＧａＡｓを用いたn-p-n型ＩｎＰ/ＩｎＧａＡｓ ＨＢＴにおいて、ＩｎＧａＡｓの優れた電子輸送特性により、高速性能の指標である電流利得遮断周波数ｆTが 700ＧＨｚを越え、トランジスタの中での最高性能が得られている。加えて、ＩｎＰ/ＩｎＧａＡｓ ＨＢＴはエミッタ／ベース接合のターンオン電圧が低いため集積回路の低消費電力化に有利である。
【０００４】
また、プロセス上では、特にエッチング加工において、ＩｎＧａＡｓとＩｎＰに対して各々完全な選択ウェットエッチング溶液を用いることができるため，エッチングのウェハー面内均一性に優れる。閾値に相当するエミッタ／ベース接合間ターンオン電圧のウェハー面内均一性が優れていることと合わせて、ＩｎＰ/ＩｎＧａＡｓ ＨＢＴは大規模集積回路を構成するデバイスとして有利である。
【０００５】
これらのＨＢＴは、通常エピタキシャル成長による積層構造のためメサ型を有する縦型トランジスタであり、エミッタが積層構造の最上位となるエミッタアップ構造とコレクタが最上位となるコレクタアップ構造の二つに大別される。製作上の容易さからエミッタアップ構造が主流であるが、コレクタアップ構造の特徴はコレクタ面積、特にベース・コレクタ接合容量CBCがエミッタアップ構造に比べて低減できることである。エミッタアップ構造では素子寸法が微細になるほどベース・エミッタ接合面積に占める外部ベース領域の割合が増加するため、CBCを低下させるにはコレクタアップ構造が有利である（下記非特許文献１のp.124〜133参照）。
【０００６】
コレクタアップ構造の課題は、エミッタ・ベース接合面積がコレクタ・ベース接合面積よりも大きくなってしまうため、エミッタから外部ベース領域へのキャリア注入を抑制する必要があることである。例えば、n-p-n型ＨＢＴでは、アクセプタ不純物を外部ベース上からイオン注入し活性化アニールを施すことでワイドバンドギャップ半導体エミッタ中にp-n接合を形成し、真性トランジスタ部のヘテロ接合との障壁電位の差により外部エミッタ・ベース接合へのキャリア注入を抑制することができる。
【０００７】
しかしながら、ワイドバンド半導体中にイオン注入で形成されたp-n接合は、エピタキシャル成長法により形成されたp-n接合に比べてｎ値が高く、再結合電流成分が多い。特に、高電流密度領域ではリーク電流が増大し電流利得が著しく低下する。エミッタ・ベース接合部が順方向バイアス状態下にあっても、電流利得を維持するには、電気的に絶縁された高抵抗バリア層を外部エミッタ・ベース接合中に設けることが有効な方策である。
【０００８】
ワイドバンドギャップ半導体の高抵抗層は、電子、正孔いずれのキャリアに対しても高いヘテロ障壁が生じており、キャリア注入の抑制には効果的である。ＩｎＰ/ＩｎＧａＡｓ ＨＢＴの場合では、下記特許文献１「ヘテロ接合バイポーラトランジスタの製法」に示されるように、Ｆｅイオン注入によりＩｎＰ層中に安定な高抵抗層が形成できる。しかし、このＦｅイオン注入をp+-ＩｎＧａＡｓベース層上から行うとp+-ＩｎＧａＡｓベース層も高抵抗化されベース抵抗が著しく増大するため、ＩｎＰエミッタ層までエピタキシャル成長させた積層構造にＦｅイオン注入で外部エミッタ領域を高抵抗化し、その後エピタキシャル再成長法でp+-ＩｎＧａＡｓベース層、アンドープのＩｎＧａＡｓコレクタ層、n+-ＩｎＧａＡｓコレクタコンタクト層を順次成長させて、コレクタアップ型ＨＢＴ構造を形成する。
【０００９】
図１３に、コレクタアップ型ＨＢＴの従来例の断面図を示す。図に示すように、半縁性基板１上に、第１導電型（この場合ｎ型）のドーパントをドーピングされた半導体より成るサブエミッタ層３が形成され、サブエミッタ層３の上に、第１導電型ドーパントを高濃度でドーピングされ、サブエミッタ層３よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層４が形成され、エミッタコンタクト層４の上に、第１導電型ドーパントをドーピングされ、エミッタコンタクト層４よりも広いバンドギャップを有する半導体より成る真性エミッタ層１６が形成され、真性エミッタ層１６の上に、第１導電型とは反対の導電性（ｐ型導電性）を示す第２導電型ドーパントを高濃度でドーピングされ、エミッタ層５よりも狭いバンドギャップを有する半導体より成るベース層９が形成され、ベース層９の上に、ベース層９と同じ半導体より成るコレクタ層１０が形成されてなるコレクタアップ型ＨＢＴにおいて、真性エミッタ層１６の周囲に、高抵抗領域１５（高抵抗バリア層）が設けられている。
【００１０】
更に、このようなＨＢＴについて、エッチングによる素子間分離を行い、ポリイミド、ＢＣＢ等のスピンコーティング有機絶縁膜で半導体表面をパシベーションする工程が一般的である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平０７−１２２５７３号公報
【特許文献２】特開平０８−２８８２９７号公報
【非特許文献】
【００１２】
【非特許文献１】Jiann  S.  Yuan,  “SiGe,  GaAs,  and  InP  Heterojunction  Bipolar  Transistors”  (John  Wiley  &  Sons,  Inc.  1999)
【発明の概要】
【発明が解決しようとする課題】
【００１３】
エミッタアップ型ＨＢＴでは、エミッタメサ平面寸法の縮小に伴いエミッタメサの周辺部と外部ベース領域の間に表面再結合ベース電流が発生し電流増幅率が著しく低下する。これはエミッタ真性領域に対する周辺長の比率が増すに伴い顕著になる。この表面再結合リーク電流を抑制するために外部ベース層表面のエミッタメサ周辺にガードリング構造と称する（リッジ構造と同義）再結合ベース電流抑制領域を設けることが有効である。ＩｎＰ/ＩｎＧａＡｓ ＨＢＴでは、例えば、上記特許文献２において示されるように、ＩｎＰエミッタ層をドライエッチングで薄層化しベース層上の迫り出し領域をガードリング領域として機能させている。このベース層上の薄いＩｎＰ層は十分に空乏化しており表面再結合リーク電流を抑制するのに効果的である。
【００１４】
一方、コレクタアップ型ＨＢＴにおいては、上記のようなエミッタ・ベース接合周辺およびエミッタ層側面の表面再結合リーク電流を抑制するための十分な対策はなされておらず、素子サイズの微細化に伴い電流増幅率の著しい低下が懸念される。また、素子の長期信頼性の面でも不十分である。特に、ワイドバンドギャップ半導体である外部エミッタ中にイオン注入により高抵抗領域を形成する場合には、イオン注入時の損傷がエミッタ・ベース接合周辺およびエミッタ層側面の表面再結合リーク電流を助長し、電流増幅率の更なる低下が引き起こされる可能性がある。
【００１５】
本発明は、上記の問題点に鑑みてなされたものであり、本発明が解決しようとする課題は、高い電流増幅率を有し、高周波特性および素子寿命に優れたヘテロ接合バイポーラトランジスタおよびその製法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明においては、上記課題を解決するために、請求項１に記載のように、
基板上に、第１導電型ドーパントをドーピングされた半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度でドーピングされ、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じかまたは広いバンドギャップを有する半導体から成るガードリング領域が設けられ、前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【００１７】
また、本発明においては、請求項２に記載のように、
前記コレクタ層上に、第１導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が設けられていることを特徴とする請求項１に記載のヘテロ接合バイポーラトランジスタを構成する。
【００１８】
また、本発明においては、請求項３に記載のように、
前記真性エミッタ層下に、該真性エミッタ層に電気的に接続する、第１導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が設けられていることを特徴とする請求項１または２に記載のヘテロ接合バイポーラトランジスタを構成する。
【００１９】
また、本発明においては、請求項４に記載のように、
半絶縁性基板上に、第１導電型ドーパントをドーピングされた半導体より成るサブエミッタ層が形成され、該サブエミッタ層上に、第１導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層が形成され、該エミッタコンタクト層上に、第１導電型ドーパントをドーピングされ、前記エミッタコンタクト層よりも広いバンドギャップを有する半導体より成る真性エミッタ層が形成され、該真性エミッタ層上に、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度でドーピングされ、前記真性エミッタ層よりも狭いバンドギャップを有する半導体より成るベース層が形成され、該ベース層上に、該ベース層と同じ半導体より成るコレクタ層が形成され、該コレクタ層上に、第１導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層が形成されているコレクタアップ型のへテロ接合バイポーラトランジスタにおいて、前記真性エミッタ層の周囲に、高抵抗領域を含む外部エミッタ領域が設けられ、前記高抵抗領域と前記真性エミッタ層との間に、前記真性エミッタ層の半導体と同じ半導体から成るガードリング領域が設けられ、前記真性エミッタ層と前記ベース層との接合面が、前記ガードリング領域の上面よりも下に位置することを特徴とするヘテロ接合バイポーラトランジスタを構成する。
【００２０】
また、本発明においては、請求項５に記載のように、
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、基板上に、第１導電型ドーパントを高濃度でドーピングされた半導体より成るエミッタコンタクト層を形成する工程と、前記エミッタコンタクト層上に、第１導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第１導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、前記再成長外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成する工程とを有することを特徴とするヘテロ接合バイポーラトランジスタの製法を構成する。
【００２１】
また、本発明においては、請求項６に記載のように、
前記コレクタ層上に、第１導電型ドーパントを高濃度でドーピングされた半導体より成るコレクタコンタクト層を形成する工程を有することを特徴とする請求項５に記載のヘテロ接合バイポーラトランジスタの製法を構成する。
【００２２】
また、本発明においては、請求項７に記載のように、
真性エミッタ層の周辺にガードリング領域を有するコレクタアップ型のヘテロ接合バイポーラトランジスタを製造するヘテロ接合バイポーラトランジスタの製法であって、半絶縁性基板上に、前期第１導電型ドーパントをドーピングされたサブエミッタ層を形成する工程と、前記サブエミッタ層上に、第１導電型ドーパントを高濃度でドーピングされ、前記サブエミッタ層よりも狭いバンドギャップを有する半導体より成るエミッタコンタクト層を形成する工程と、前記エミッタコンタクト層上に、第１導電型ドーパントを高濃度でドーピングされ、該エミッタコンタクト層よりも広いバンドギャップを有する半導体より成るエミッタ下層を形成し、該エミッタ下層上に、第１導電型ドーパントをドーピングされた、該下層コンタクト層と同じ半導体より成る真性エミッタ層を形成する工程と、前記真性エミッタ層上に、該真性エミッタ層よりも狭いバンドギャップを有する半導体より成るキャップ層を形成する工程と、前記キャップ層上に絶縁膜を堆積し、該絶縁膜上にフォトレジストパタニングを行い、フォトレジストパタンをマスクとする反応性イオンエッチングを用いて絶縁膜残しパタンを形成する工程と、前記絶縁膜残しパタンをマスクとして、前記キャップ層、真性エミッタ層およびエミッタ下層をエッチングして、前記エミッタコンタクト層を露出させる工程と、露出した前記エミッタコンタクト層上に少なくとも前記エミッタ層と同じかまたは広いバンドギャップを有する半導体で構成される外部エミッタ層を少なくとも絶縁膜残しパタンの下側の高さまでエピタキシャル再成長させる工程と、前記絶縁膜残しパタン表面を覆うフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記外部エミッタ層全面にイオン注入を行う工程と、前記フォトレジストパタンおよび絶縁膜残しパタンを除去し、更に前記キャップ層を選択エッチングにより除去する工程と、前記外部エミッタ層上、および、前記キャップ層の除去により露出した前記真性エミッタ層上に、第１導電型とは反対の導電性を示す第２導電型ドーパントを高濃度でドーピングされたベース層を形成する工程と、前記ベース層上に、該ベース層と同じ半導体より成るコレクタ層を形成し、該コレクタ層上に、第１導電型ドーパントを高濃度でドーピングされたコレクタコンタクト層を形成する工程と、前記コレクタコンタクト層上に少なくとも前記真性エミッタ層を含み、かつ前記イオン注入を行った領域を含まない面上にフォトレジストパタンを形成し、該フォトレジストパタンをマスクとして、前記コレクタキャップ層およびコレクタ層をエッチングして、前記ベース層を露出させる工程と、前記コレクタコンタクト層およびベース層上に、それぞれ、コレクタ電極およびベース電極を形成する工程と、少なくとも前記ベース電極よりも外側にフォトレジストパタンを形成した後、該フォトレジストパタンをマスクとして、前記ベース層、および、イオン注入領域を含む外部エミッタ層をエッチングして、前記エミッタコンタクト層を露出させ、露出部にエミッタ電極を形成する工程とを含むことを特徴とするヘテロ接合バイポーラトランジスタの製法を構成する。
【発明の効果】
【００２３】
本発明では、従来のコレクタアップＨＢＴ構造では設けられていなかったガードリング領域を真性エミッタ層の周辺に設け、さらに、真性エミッタ層とベース層との接合面が、ガードリング領域の上面よりも下に位置するようにすることにより、エミッタ・ベース接合表面再結合リーク電流を効果的に抑え、素子の微細化に伴う電流増幅率の低下（サイズ効果）を緩和することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明によるガードリング領域を有するコレクタアップ型ＩｎＰ/ＩｎＧａＡｓ ＨＢＴの断面構造図である。
【図２】実施の形態例に示したコレクタアップ型ＩｎＰ/ＩｎＧａＡｓ ＨＢＴの製法を示す工程フロー図である。
【図３】図２に続く工程フロー図である。
【図４】図３に続く工程フロー図である。
【図５】図４に続く工程フロー図である。
【図６】図５に続く工程フロー図である。
【図７】図６に続く工程フロー図である。
【図８】図７に続く工程フロー図である。
【図９】図８に続く工程フロー図である。
【図１０】図９に続く工程フロー図である。
【図１１】図１０に続く工程フロー図である。
【図１２】図１１に続く工程フロー図である。
【図１３】従来コレクタアップＩｎＰ/ＩｎＧａＡｓ ＨＢＴの断面構造図である。
【発明を実施するための形態】
【００２５】
［実施の形態例］
本発明に係るヘテロ接合バイポーラトランジスタの一例を、その断面図として図１に示す。図に示すように、半絶縁性ＩｎＰより成る半絶縁性基板１上に、第１導電型（この場合ｎ型）のドーパントをドーピングされた半導体（ｎ型不純物を高濃度でドーピングされたＩｎＰ）より成るサブエミッタ層３が形成され、サブエミッタ層３の上に、第１導電型ドーパントを高濃度でドーピングされ、サブエミッタ層３よりも狭いバンドギャップを有する半導体（高濃度ｎ型ドーピングＩｎＧａＡｓ）より成るエミッタコンタクト層４が形成され、エミッタコンタクト層４の上に、第１導電型ドーパントをドーピングされ、エミッタコンタクト層４よりも広いバンドギャップを有する半導体（ｎ型ドーピングＩｎＰ）より成る真性エミッタ層１６が形成され、真性エミッタ層１６の上に、第１導電型とは反対の導電性（ｐ型導電性）を示す第２導電型ドーパントを高濃度でドーピングされ、エミッタ層５よりも狭いバンドギャップを有する半導体（高濃度ｐ型ＩｎＧａＡｓ）より成るベース層９が形成され、ベース層９の上に、ベース層９と同じ半導体（アンドープＩｎＧａＡｓ）より成るコレクタ層１０が形成され、コレクタ層１０の上に、第１導電型ドーパントを高濃度でドーピングされた半導体（高濃度ｎ型ＩｎＧａＡｓ）より成るコレクタコンタクト層１１が形成され、これによって、コレクタアップ型のへテロ接合バイポーラトランジスタが構成されている。
【００２６】
上記の実施の形態例では、従来のコレクタアップＨＢＴ構造では設けられていなかったガードリング領域１７を真性エミッタ層１６の周辺に設け、さらに、真性エミッタ層１６とベース層９との接合面が、ガードリング領域１７の上面よりも下に位置するようにすることにより、エミッタ・ベース接合表面再結合リーク電流を効果的に抑え、素子の微細化に伴う電流増幅率の低下（サイズ効果）を緩和することが可能となる。
【００２７】
これにより高い電流増幅率を有し、高周波特性および素子寿命に優れたＨＢＴを提供することが可能となり、かかるＨＢＴから構成される低消費電力大規模集積回路を提供することができる。
【００２８】
次に、本発明に係るコレクタアップ型ＨＢＴの製法を図２〜１２のＨＢＴ断面構造図を用いて説明する。
【００２９】
まず、図２に示すように、半絶縁性ＩｎＰより成る半絶縁性基板１上にＭＢＥ、ＭＯＣＶＤ等のエピタキシャル成長法によって、ＩｎＰおよびＩｎＧａＡｓから成るバッファー層２を形成し、バッファー層２の上に高濃度の第１導電型ドーパントであるｎ型不純物をドーピングされたＩｎＰから成るサブエミッタ層３を形成し、サブエミッタ層３の上に、エミッタにオーミック性電極を形成するための高濃度ｎ型ドーピングＩｎＧａＡｓから成るエミッタコンタクト層４を形成し、エミッタコンタクト層４の上に、高濃度ｎ型ドーピングＩｎＰ層（エミッタ下層）およびｎ型ドーピングＩｎＰ層（真性エミッタ層１６）から成るエミッタ層５を形成し、エミッタ層５の上に、故意にドーピングしていない（アンドープ）ＩｎＧａＡｓから成る薄膜のキャップ層６を順次エピタキシャル成長させてエピタキシャル積層構造を形成する。
【００３０】
つぎに、図３に示すように、上記薄膜ＩｎＧａＡｓ層（キャップ層６）上にシリコン窒化膜（絶縁膜７）をプラズマＣＶＤ法で堆積する。
【００３１】
つぎに、図４に示すように、フォトリソグラフィ技術によりパタニングしたフォトレジストをマスクとして上記シリコン窒化膜（絶縁膜７）をＣ2Ｆ6ガスおよびＳＦ6ガスを用いた反応性イオンエッチングで除去し、薄膜ＩｎＧａＡｓキャップ層６を露出させ、その後、マスクのフォトレジストを除去しシリコン窒化膜残しパタンを形成する。
【００３２】
つぎに、図５に示すように、上記シリコン窒化膜残しパタン（絶縁膜７）をマスクとして、薄膜ＩｎＧａＡｓキャップ層６、エミッタ層５（ｎ型ＩｎＰエミッタ層と高濃度ｎ型ＩｎＰエミッタ層とから成る）を選択ウェットエッチングでエッチングし、ｎ型ＩｎＧａＡｓエミッタコンタクト層４を露出させる。このとき、エッチングされずに残ったエミッタ層５中のｎ型ドーピングＩｎＰ層が真性エミッタ層１６となる。
【００３３】
つぎに、図６に示すように、ｎ型ＩｎＧａＡｓエミッタコンタクト層４上に外部エミッタ領域となるアンドープＩｎＰ層（再成長エミッタ層８）をエピタキシャル再成長させる。シリコン窒化膜残しパタンマスク（絶縁膜７）上にはＩｎＰは成長されないのでアンドープＩｎＰは、真性エミッタ層１６とキャップ層６の側面全体を取り囲む形状で成長される。ＩｎＰ層（再成長エミッタ層８）は、少なくとも絶縁膜残しパタン（絶縁膜７）の下側の高さまでエピタキシャル再成長させる。
【００３４】
つぎに、図７に示すように、上記シリコン窒化膜パタン（絶縁膜７）の外側にフォトレジストパタンを形成し、このフォトレジストパタンをマスクとして、再成長エミッタ層８上にＦｅイオンを注入する。このとき、フォトレジストパタンにマスクされて、イオン注入を受けなかった再成長エミッタ層８の部分がガードリング領域１７となる。
【００３５】
つぎに、図８に示すように、フォトレジストパタン、シリコン窒化膜パタン（絶縁膜７）を除去し、再成長エミッタ層８およびＩｎＧａＡｓキャップ層６を露出させる。
【００３６】
つぎに、図９に示すように、再成長ＩｎＰエミッタ層８の表面を洗浄し、更に薄膜ＩｎＧａＡｓキャップ層６を選択ウェットエッチングで除去し、ｎ型ＩｎＰ真性エミッタ層１６を露出させた後、高濃度ｐ型ＩｎＧａＡｓから成るベース層９、アンドープＩｎＧａＡｓから成るコレクタ層１０、高濃度ｎ型ＩｎＧａＡｓから成るコレクタコンタクト層１１を順次エピタキシャル再成長させる。このエピタキシャル再成長時の成長温度によりＦｅイオンを注入した再成長ＩｎＰエミッタ中に安定な高抵抗領域１５が形成される。
【００３７】
つぎに、図１０に示すように、前記Ｆｅイオン注入に使用したフォトレジストパタンと同一サイズのフォトレジストパタンを形成した後、高濃度ｎ型ＩｎＧａＡｓコレクタコンタクト層１１、アンドープＩｎＧａＡｓコレクタ層１０をドライエッチングおよびウェットエッチングでエッチングし、高濃度ｐ型ＩｎＧａＡｓベース層９を露出させる。
【００３８】
つぎに、図１１に示すように、フォトレジストパタンを除去した後、高濃度ｎ型ＩｎＧａＡｓコレクタコンタクト層１１上にコレクタ電極１２を、高濃度ｐ型ＩｎＧａＡｓベース層９上にベース電極１３を蒸着リフトオフ法で形成する。コレクタ電極１２としてＴｉ/Ｐｔ/Ａｕ/Ｐｔ/Ｔｉ、ベース電極１３としてＰｔ/Ｔｉ/Ｐｔ/Ａｕ/Ｐｔ/Ｔｉを用いた。
【００３９】
つぎに、図１２に示すように、Ｆｅイオン注入した再成長エミッタ層８を部分的にエッチングし、高濃度ｎ型ドーピングＩｎＧａＡｓエミッタコンタクト層４を露出しエミッタ電極１４を蒸着リフトオフ法で形成する。エミッタ電極１４としてＴｉ/Ｐｔ/Ａｕ/Ｐｔ/Ｔｉを用いた。
【００４０】
このようにして、図１に示した、本発明に係るコレクタアップ型ＨＢＴが完成する。本発明に係るコレクタアップ型ＨＢＴの製法の特徴は、キャップ層６で上面を覆われた真性エミッタ層１６の周囲に、真性エミッタ層１６と同じかまたは広いバンドギャップを有する半導体を、少なくとも真性エミッタ層１６の上面の高さにまでエピタキシャル再成長させて、ガードリング領域１７を形成することにある。
【００４１】
その後、ウェットエッチングにより素子間分離を行い、トランジスタ全面にパシベーション膜を被膜する。各半導体層のエッチングにはクエン酸水溶液／過酸化水素水および塩酸／リン酸／酢酸溶液による選択ウェットエッチングを使用している。パシベーション膜はＢＣＢ、ポリイミド等の有機絶縁膜およびシリコン酸化膜、シリコン窒化膜等の無機絶縁膜が適用可能である。
【００４２】
なお、本実施の形態例においては、特にＩｎＰ/ＩｎＧａＡｓ ＨＢＴの典型的な構造について説明したが、本発明はこれらに限定されるものではなく、エミッタにＩｎＡｌＡｓ層を用いたＩｎＡｌＡｓ/ＩｎＧａＡｓ
ＨＢＴあるいはコレクタにＩｎＧａＡｓＰ層およびＩｎＰ層を導入し高耐圧化を図ったダブルへテロ接合バイポーラトランジスタ構造にも適用可能であることは云うまでもない。
【符号の説明】
【００４３】
１：半絶縁性基板、２：バッファー層、３：サブエミッタ層、４：エミッタコンタクト層、５：エミッタ層、６：キャップ層、７：絶縁層、８：再成長エミッタ層、９：ベース層、１０：コレクタ層、１１：コレクタコンタクト層、１２：コレクタ電極、１３：ベース電極、１４：エミッタ電極、１５：高抵抗領域、１６：真性エミッタ層、１７：ガードリング領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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