(57)【要約】【課題】アンテナを介して受信した電磁波に基づいて負電源電圧を発生させて当該搭載されたディプレション型ＦＥＴを的確に駆動させることができる非接触式情報端末装置を提供すること。【解決手段】無線タグ装置Ｔａｇは、内部回路をディプレッション型ＴＦＴによって構成しているため、リーダ・ライタにて発生された磁界のエネルギーから正電圧とともに負電圧も抽出するようになっており、抽出された正負の電圧に基づいて各ディプレッション型ＴＦＴを的確に駆動させている。【選択図】図１
2011040890.tif 000002
【特許請求の範囲】
【請求項１】
磁界を用いて読み書き装置とのデータの送受信を非接触にて行う非接触式情報端末装置であって、
前記読み書き装置によって発生された磁界に応じて誘起電圧を発生するアンテナ回路と、
前記発生された誘起電圧に基づいて直流電源電圧を抽出する整流回路と、
所定の情報が記憶される記憶手段であって、前記整流回路から出力された直流電源電圧に基づいて動作する記憶手段と、
を備え、
前記整流回路が、
前記発生された誘起電圧に基づいて正電源として直流正電圧を抽出するための半波整流を行うディプレッション型の第１トランジスタと、
前記発生された誘起電圧に基づいて負電源として直流負電圧を抽出するための半波整流を行うディプレッション型の第２トランジスタと、
第１トランジスタとグランドの間に接続され、平滑化用に用いられる第１平滑コンデンサと、
第２トランジスタとグランドの間に接続され、平滑化用に用いられる第２平滑コンデンサと、
を備えることを特徴とする非接触式情報端末装置。
【請求項２】
請求項１に記載の非接触式情報端末装置において、
前記第１トランジスタおよび前記第２トランジスタを含め当該非接触式情報端末装置に用いられる全てのトランジスタがｎ型のトランジスタにて構成されていることを特徴とする非接触式情報端末装置。
【請求項３】
請求項１または２に記載の非接触式情報端末装置において、
電圧増幅回路を有し、前記整流回路にて生成された直流正電圧を定電圧に変換する第１定電圧出力回路と、
電圧増幅回路を有し、前記整流回路にて生成された直流負電圧を定電圧に変換する第２定電圧出力回路と、
を備えることを特徴とする非接触式情報端末装置。
【請求項４】
請求項３に記載の非接触式情報端末装置において、
前記各電圧増幅回路が、
複数の第３トランジスタおよび拡散抵抗器から構成され、前記整流回路から出力された直流正電圧および直流負電圧の電圧レベルの差を増幅して出力する差動増幅回路と、
前記差動増幅回路から出力された電圧の電圧レベルを増幅して出力する出力増幅回路と、
を備え、
前記差動増幅回路および出力増幅回路に設けられた前記トランジスタのすべてがディプレッション型であるとともに、
前記出力増幅回路が、
一以上の第４トランジスタから構成され、前記差動増幅回路から出力された電圧の電圧レベルをシフトするレベルシフト回路ユニットと、
一以上の第５トランジスタから構成され、前記レベルシフトされた電圧の電圧レベルを反転増幅する増幅回路ユニットと、を有し、
前記差動増幅されて、かつ、レベルシフトされた電圧が前記増幅回路ユニットの少なくとも一の前記第５トランジスタのゲートに入力されることを特徴とする非接触式情報端末装置。
【請求項５】
請求項１乃至３の何れか一項に記載の非接触式情報端末装置において、
前記整流回路から出力された直流電源電圧に基づいて動作する記憶手段を制御する制御手段を更に備え、
前記制御手段が、
一以上の第６トランジスタから構成され、前記整流回路から出力された電圧レベルをシフトするレベルシフト回路ユニットと、
一以上の第７トランジスタから構成され、レベルシフトされた電圧を用いて所定の論理演算を実行する電子回路ユニットと、
を備え、
前記レベルシフト回路ユニットおよび前記電子回路ユニットに設けられた前記トランジスタのすべてがディプレッション型であるとともに、前記レベルシフトされた電圧が前記電子回路ユニットの少なくとも一の前記第７トランジスタのゲートに入力されることを特徴とする非接触式情報端末装置。
【請求項６】
請求項１乃至４の何れか一項に記載の非接触式情報端末装置において、
前記アンテナ回路が、
前記誘起電圧を発生させるアンテナコイルと、
前記アンテナコイルと共振回路を構成する共振用コンデンサと、
前記アンテナコイルおよび前記共振用コンデンサによって形成される共振回路に並列に接続され、前記読み書き装置を基準とした当該非接触式情報端末装置の負荷の値を変化させる負荷変調に用いられる負荷変調用コンデンサおよびスイッチングトランジスタと、
前記スイッチングトランジスタを制御するための電圧レベルをシフトさせるレベルシフト回路ユニットと、
を有し、
前記スイッチングトランジスタがディプレッション型であることを特徴とする非接触式情報端末装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディプレッション型電解効果ＦＥＴを用いた非接触式情報端末装置に関する。
【背景技術】
【０００２】
近年、工場における部品の自動搬送システム、小売店での物品管理、あるいは図書館での蔵書管理等に、部品や本など他の物品との識別を行うための情報を有し、かつ、非接触式のインタフェースを持つタグ、いわゆる、無線タグ装置（以下、「ＲＦＩＤ(Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ)」タグ装置ともいう。）が一般的に普及され始めている。
【０００３】
また、会社や研究所の入り口や駅の改札口などにおいては、個人情報を記録した非接触式のインタフェースを持つＩＤカード、いわゆる、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）カード（以下、「非接触型ＩＣカード」という。）を用いて人の出入りを管理するシステムもその利便性から導入が進んでいる。
【０００４】
そして、これらの無線タグおよび非接触型ＩＣカードは、無線通信を利用して読み書き装置（以下、「リーダ・ライタ」という。）と通信可能になっており、ネットワーク社会の進展に伴い、あらゆる分野にて今後ますます発展していくものと考えられている。
【０００５】
このような、非接触型ＩＣカードや無線タグなどの磁界を用いてリーダ・ライタとのデータの送受信を非接触にて行う情報端末装置（以下、「非接触式情報端末装置」という。）は，装置自体に電源を有していない。
【０００６】
このため、リーダ・ライタが備える送受信アンテナの送信コイルに電流を流すことによって磁界を発生させ、当該磁界が非接触型ＩＣカードやＲＦＩＤタグ装置が備える送受信アンテナとしての受信コイルを通過するときに、磁束に応じて発生される誘起電圧を電源として駆動するようになっている。
【０００７】
すなわち，非接触型ＩＣカードやＲＦＩＤタグは、リーダ・ライタの送信コイルから送られる磁界のエネルギーを受信コイルで受けて、駆動に必要な電力を得るようになっている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３９４００１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このような非接触式情報端末装置は、利便性や拡張性の観点から、小型化、高度化および各種の処理の高速化が求められているとともに、その低価格化も要求されており、これらの要求は、この非接触式情報端末装置を構成する各種の電子回路にも求められている。
【００１０】
特に、非接触式情報端末装置に用いられる半導体電子回路としては、簡易に製造できるとともに優良な出力特性を有するものが望まれており、例えば、ポリシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）や酸化膜ＴＦＴによって構成されたものが望まれている。
【００１１】
しかしながら、これらのＴＦＴは、０Ｖから電源電圧ＶＤＤの最大電圧の間の電圧がそのゲートに印加されることによって駆動するために、ヒステリシスやバイヤスストレスの影響によって、外部電圧が印可されるゲートのしきい値電圧がマイナスになる場合がある。
【００１２】
そして、これらのＴＦＴは、ゲートのしきい値電圧がマイナスになると、最小電圧である０Ｖが印加された場合であってもＴＦＴが駆動することとなり、すなわち、常にＴＦＴがオン状態となり、正常な出力特性を得ることができなくなる。
【００１３】
また、エンハンス型のＦＥＴにおけるゲート絶縁膜がスパッタなどによって低温にて生成されている場合に、このゲート絶縁膜の膜質の電圧特性が低下するとともに、印刷などによってさらに低温によって酸化膜ＴＦＴを生成する場合には、正電圧における良好な出力特性を得ることはさらに難しい。
【００１４】
このようなＴＦＴを的確に駆動させる方法としては、ゲートに印可する入力電圧をマイナス側にレベルシフトさせてＴＦＴを的確に駆動させる必要があるが、このためには、マイナスの電源（負電源）をこれらのＴＦＴを有する半導体電子回路に供給する必要がある。
【００１５】
すなわち、このようなＴＦＴを用いた半導体電子回路を搭載した非接触式情報端末装置においては、正常に動作させるために、各半導体電子回路に供給するためのマイナスの電源（負電源）を取得する必要がある。
【００１６】
本発明は、上記課題を解決するためになされたものであり、その目的は、ディプレッション型ＦＥＴを用いた電子回路を用いることによって簡易に製造することができるとともに、アンテナを介して受信した電磁波に基づいて負電源電圧を発生させて当該搭載されたディプレション型ＦＥＴを的確に駆動させることができる非接触式情報端末装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、請求項１に記載の発明は、磁界を用いて読み書き装置とのデータの送受信を非接触にて行う非接触式情報端末装置であって、前記読み書き装置によって発生された磁界に応じて誘起電圧を発生するアンテナ回路と、前記発生された誘起電圧に基づいて直流電源電圧を抽出する整流回路と、所定の情報が記憶される記憶手段であって、前記整流回路から出力された直流電源電圧に基づいて動作する記憶手段と、を備え、前記整流回路が、前記発生された誘起電圧に基づいて正電源として直流正電圧を抽出するための半波整流を行うディプレッション型の第１トランジスタと、前記発生された誘起電圧に基づいて負電源として直流負電圧を抽出するための半波整流を行うディプレッション型の第２トランジスタと、第１トランジスタとグランドの間に接続され、平滑化用に用いられる第１平滑コンデンサと、第２トランジスタとグランドの間に接続され、平滑化用に用いられる第２平滑コンデンサと、を備える構成を有している。
【００１８】
この構成により、請求項１に記載の発明は、直流正電圧とともに直流負電圧を共振回路に生じた誘起電圧から生成することができるので、当該直流負電圧によって装置全体を駆動することができる。
【００１９】
したがって、請求項１に記載の発明は、各内部回路にディプレッション型トランジスタを用いることができるので、各内部回路が印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができるとともに、装置内の全てのトランジスタをディプレッション型トランジスタによって構成させれば装置自体を簡易に製造することができる。
【００２０】
また、請求項１に記載の発明は、トランジスタがディプレッション型であり、その駆動可能電圧が広くなるので、誘起電圧から読み書き装置から送信された信号を効率的に得ることができるとともに、直流正電圧および直流負電圧を効率的に生成することができる。
【００２１】
また、請求項２に記載の発明は、請求項１に記載の非接触式情報端末装置において、前記第１トランジスタおよび前記第２トランジスタを含め当該非接触式情報端末装置に用いられる全てのトランジスタがｎ型のトランジスタにて構成されている。
【００２２】
この構成により、請求項２に記載の発明は、製造時に単一のプロセスによってトランジスタを生成することができるので、さらに装置自体を簡易に製造することができる。
【００２３】
また、請求項３に記載の発明は、請求項１または２に記載の非接触式情報端末装置において、電圧増幅回路を有し、前記整流回路にて生成された直流正電圧を定電圧に変換する第１定電圧出力回路と、電圧増幅回路を有し、前記整流回路にて生成された直流負電圧を定電圧に変換する第２定電圧出力回路と、を備える構成を有している。
【００２４】
この構成により、請求項３に記載の発明は、直流正電圧とともに直流負電圧においても安定した電圧を内部回路に提供することができるので、トランジスタなどの内部回路の各素子における耐圧を超過させることをなくそれらの破損を防止することができるとともに、安定化される直流正電圧および直流負電圧に合わせて各回路を生成することができる。
【００２５】
また、請求項４に記載の発明は、請求項１乃至３の何れか一項に記載の非接触式情報端末装置において、前記各電圧増幅回路が、複数の第３トランジスタおよび拡散抵抗器から構成され、前記整流回路から出力された直流正電圧および直流負電圧の電圧レベルの差を増幅して出力する差動増幅回路と、前記差動増幅回路から出力された電圧の電圧レベルを増幅して出力する出力増幅回路と、を備え、前記差動増幅回路および出力増幅回路に設けられた前記トランジスタのすべてがディプレッション型であるとともに、前記出力増幅回路が、一以上の第４トランジスタから構成され、前記差動増幅回路から出力された電圧の電圧レベルをシフトするレベルシフト回路ユニットと、一以上の第５トランジスタから構成され、前記レベルシフトされた電圧の電圧レベルを反転増幅する増幅回路ユニットと、を有し、前記差動増幅されて、かつ、レベルシフトされた電圧が前記増幅回路ユニットの少なくとも一の前記第５トランジスタのゲートに入力される構成を有している。
【００２６】
この構成により、請求項４に記載の発明は、出力増幅回路における増幅回路ユニットのトランジスタのゲートにレベルシフトされた電圧を印加することができるので、増幅回路ユニットにおけるトランジスタをディプレッション型で構成することが可能となり、第１定電圧出力回路および第２定電圧出力回路をディプレッション型トランジスタにて構成することができる。
【００２７】
したがって、請求項４に記載の発明は、第１定電圧出力回路および第２定電圧出力回路にディプレッション型トランジスタを用いることができるので、装置内の全てのトランジスタをディプレッション型トランジスタによって構成させることが可能となる。
【００２８】
また、請求項５に記載の発明は、請求項１乃至４の何れか一項に記載の非接触式情報端末装置において、前記整流回路から出力された電圧を用いて前記記憶手段の制御する制御手段を更に備え、前記制御手段が、一以上の第６トランジスタから構成され、前記整流回路から出力された電圧レベルをシフトするレベルシフト回路ユニットと、一以上の第７トランジスタから構成され、レベルシフトされた電圧を用いて所定の論理演算を実行する電子回路ユニットと、を備え、前記レベルシフト回路ユニットおよび前記電子回路ユニットに設けられた前記トランジスタのすべてがディプレッション型であるとともに、前記レベルシフトされた電圧が前記電子回路ユニットの少なくとも一の前記第７トランジスタのゲートに入力される構成を有している。
【００２９】
この構成により、請求項５に記載の発明は、ディプレッション型のトランジスタを有する制御回路においても直流正電圧とともに直流負電圧によって駆動することができるので、印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができる。
【００３０】
また、請求項６に記載の発明は、請求項１乃至４の何れか一項に記載の非接触式情報端末装置において、前記アンテナ回路が、前記誘起電圧を発生させるアンテナコイルと、前記アンテナコイルと共振回路を構成する共振用コンデンサと、前記アンテナコイルおよび前記共振用コンデンサによって形成される共振回路に並列に接続され、前記読み書き装置を基準とした当該非接触式情報端末装置の負荷の値を変化させる負荷変調に用いられる負荷変調用コンデンサおよびスイッチングトランジスタと、前記スイッチングトランジスタを制御するための電圧レベルをシフトさせるレベルシフト回路ユニットと、を有し、前記スイッチングトランジスタがディプレッション型である構成を有している。
【００３１】
この構成により、請求項６に記載の発明は、アンテナ回路におけるディプレッション型のスイッチングトランジスタに、当該トランジスタが適切に駆動する範囲にある制御するための電圧を入力することができるので、当該ディプレッション型のスイッチングトランジスタを的確に駆動することができる。
【００３２】
したがって、請求項６に記載の発明は、当該スイッチングトランジスタにおける負荷変調用コンデンサの共振用コンデンサとの並列接続の切り換えを行うことができるので、読み書き装置を基準としたアンテナ回路の負荷（インピーダンス）を的確に変化させることができる。
【００３３】
この結果、請求項６に記載の発明は、アンテナ回路のインピーダンスの変化に伴って負荷変調における変調度を大きくすることができるので、的確に所定のデータを読み書き装置に送信することができる。
【発明の効果】
【００３４】
本発明は、各内部回路にディプレッション型トランジスタを用いた電子回路を用いることができるので、各内部回路が印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができるとともに、装置自体を簡易に製造することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る無線タグ装置の一実施形態の構成を示すブロック図である。
【図２】一般的なインバータ回路の構成を示すブロック図である。
【図３】一般的なインバータ回路について説明するための図であり、（ａ）は、一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、一般的なインバータ回路における電圧の出力特性を示すグラフである。
【図４】本発明の課題を説明するための図であり、（ａ）は、ゲート電圧のしきい値シフトした場合の一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、そのときの一般的なインバータ回路における電圧の出力特性を示すグラフである。
【図５】一実施形態における第１レギュレータ（第２レギュレータ）の構成を示すブロック図である。
【図６】一実施形態におけるオペアンプの構成を示すブロック図である。
【図７】一実施形態における制御回路（インバータ回路）の構成を示すブロック図である。
【図８】一実施形態における制御回路（ＮＡＮＤ回路）の構成を示すブロック図である。
【図９】一実施形態における制御回路（ＮＯＲ回路）の構成を示すブロック図である。
【発明を実施するための形態】
【００３６】
以下、本願の実施形態について、図面を参照しながら説明する。
【００３７】
なお、以下に説明する実施形態は、無線通信を利用してリーダ・ライタと通信をし、当該リーダ・ライタによって所定の情報の読み書きが行われる無線タグ装置に本発明の非接触式情報端末装置を適用した場合の実施形態である。
【００３８】
まず、図１〜図４の各図を用いて本実施形態の無線タグ装置の概略構成とその原理について説明する。
【００３９】
なお、図１は、本実施形態における無線タグ装置の構成を示すブロック図であり、一般的なインバータ回路の構成を示すブロック図である。
【００４０】
また、図３は、一般的なインバータ回路について説明するための図であり、（ａ）は、一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、一般的なインバータ回路における電圧の出力特性を示すグラフである。
【００４１】
またさらに、図４は、本発明の課題を説明するための図であり、（ａ）は、ゲート電圧のしきい値シフトした場合の一般的なインバータ回路の入力電圧ＶＩＮ−ドレイン電流ＩＤの特性を示すグラフ、および、（ｂ）は、そのときの一般的なインバータ回路における電圧の出力特性を示すグラフである。
【００４２】
図１に示す本実施形態の無線タグ装置Ｔａｇは、近距離無線通信（Ｎｅａｒ  Ｆｉｅｌｄ  Ｃｏｍｕｎｉｃａｔｉｏｎ）を行う端末装置であって、当該無線タグ装置Ｔａｇに記憶された識別情報その他の情報の読み書きを行うリーダ・ライタ（図示しない）と通信を行うようになっている。
【００４３】
また、この無線タグ装置Ｔａｇは、リーダ・ライタにて発生された磁界を介して信号（情報）の授受を行うとともに、装置自体に電源を有していないため、このリーダ・ライタにて発生された磁界のエネルギーを電力に変換して電源として用いるようになっている。
【００４４】
特に、本実施形態の無線タグ装置Ｔａｇは、後述するように、内部回路をディプレッション型ＴＦＴによって構成しているため、リーダ・ライタにて発生された磁界のエネルギーから正電圧とともに負電圧も抽出するようになっており、抽出された正負の電圧に基づいて各ディプレッション型ＴＦＴを的確に駆動させている。
【００４５】
具体的には、本実施形態の無線タグ装置Ｔａｇは、図１に示すように、リーダ・ライタにて発生された磁界に基づいて誘起電圧を発生させるアンテナ回路（受信回路を含む）Ａｎｔと、発生された誘起電圧を整流し、正電圧とともに負電圧を抽出する整流回路Ｒｅｃと、整流された正電圧を安定化する第１レギュレータＲｅｇ１と、整流された負電圧を安定化する第２レギュレータＲｅｇ２と、を有している。
【００４６】
また、本実施形態の無線タグ装置Ｔａｇは、負荷変調によって所定のデータをリーダ・ライタに送信する送信回路ＳＣと、所定のデータが記憶されるメモリ回路Ｍｅｍと、受信した磁界に基づいてリーダ・ライタが送信した信号を取り出す検波回路Ｄｔｃと、取り出された信号に基づいて各部を制御する制御回路Ｃｎｔと、を有している。
【００４７】
なお、例えば、本実施形態のアンテナ回路Ａｎｔおよび送信回路ＳＣは、本発明のアンテナ回路を構成し、整流回路Ｒｅｃは、本発明の整流回路を構成する。
【００４８】
また、例えば、本実施形態のメモリ回路Ｍｅｍは、本発明の記憶手段を構成し、第１レギュレータＲｅｇ１および第２レギュレータＲｅｇ２は、本発明の第１定電圧出力回路および第２定電圧出力回路を構成する。
【００４９】
本実施形態の無線タグ装置Ｔａｇは、上述したように、第１レギュレータＲｅｇ１、第２レギュレータＲｅｇ２、送信回路ＳＣおよび制御回路Ｃｎｔなどの各内部回路を構成するＴＦＴに、エンハンス型より簡易に製造可能で、かつ、良好な駆動特性を有し、低温にて作製された場合であってもその特性が低下しないディプレション型のＴＦＴを用いるようになっている。
【００５０】
しかしながら、ディプレッション型ＦＥＴは、ゲート電圧のしきい値がマイナスになるので、たとえ、ゲートに的確に入力電圧が印加されたとしても電圧のかけ方によっては、当該ＦＥＴにおいて良好な出力特性を得ることができない。
【００５１】
通常、図２に示すインバータ回路において、図３（ａ）に示すように、ＦＥＴのゲートにプラスの入力電圧が印加され、当該ＦＥＴのゲートのしきい値電圧がプラス側に存在する場合には（すなわち、エンハンス型ＦＥＴの場合には）、このインバータ回路は、図３（ｂ）に示すような出力特性を有することになる。
【００５２】
しかしながら、このようなインバータ回路において、入力電圧が印加されるトランジスタのゲートのしきい値電圧がマイナス側にシフトされるディプレッション型トランジスタにて構成された場合には、図４（ａ）に示すように、プラスの入力電圧が入力されたとしても、ＦＥＴのゲートにおけるスイッチング動作が適切に可動しなくなるので、このインバータ回路は、図４（ｂ）に示すような出力特性を有することになり、的確に駆動しているとは言えない。
【００５３】
そこで、本実施形態の無線タグ装置Ｔａｇは、各内部回路において、ディプレッション型ＦＥＴを用いるために、当該ディプレッション型ＦＥＴが配設される前段に、当該ディプレッション型ＦＥＴのゲートのしきい値電圧に合わせてマイナス側にシフトさせるレベルシフト回路ユニットを備えるようになっている。
【００５４】
そして、本実施形態の無線タグ装置Ｔａｇは、各レベルシフト回路ユニットを的確に駆動させるために、当該各レベルシフト回路ユニットの駆動に必要な正電圧および負電圧を第１レギュレータＲｅｇ１および第２レギュレータＲｅｇ２によって生成するようになっている。
【００５５】
このような構成を有することによって、本実施形態の無線タグ装置Ｔａｇは、各ＦＥＴが印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができるとともに、装置内のＦＥＴをディプレッション型ＦＥＴによって構成し、装置自体を簡易に製造することができるようになっている。
【００５６】
次に、上述した図１を用いて本実施形態の無線タグ装置Ｔａｇの具体的な構成とその動作について説明する。
【００５７】
アンテナ回路（本実施形態においては受信回路を含む）Ａｎｔは、リーダ・ライタから発生された磁界、すなわち、リーダ・ライタから送信された搬送波を受信するようになっており、電磁誘導により交流の誘起電圧を発生させ、当該発生された誘起電圧を整流回路Ｒｅｃおよび検波回路Ｄｔｃにそれぞれ出力するようになっている。
【００５８】
特に、このアンテナ回路Ａｎｔは、アンテナコイルＡ１０と、当該アンテナコイルＡ１０と並列に接続された共振用コンデンサＣ１０と、を有し、予め設定された特定の周波数（例えば、１３．５６ＭＨｚ）に発生される誘起電圧の出力が最大となる、すなわち、共振するようになっている。
【００５９】
整流回路Ｒｅｃは、アンテナ回路Ａｎｔの後段に接続されており、アンテナ回路Ａｎｔにて発生された誘起電圧に基づいてプラスおよびマイナスの半波整流を行うことによって直流正電圧および直流負電圧を抽出し、当該抽出した直流正電圧および直流負電圧をメモリ回路Ｍｅｍおよび制御回路Ｃｎｔに出力するようになっている。
【００６０】
具体的には、本実施形態の整流回路Ｒｅｃは、同一プロセスにて作製可能な２つのディプレッションタイプのｎ型ＴＦＴと、２つの平滑コンデンサによって構成されている。
【００６１】
例えば、本実施形態の整流回路Ｒｅｃは、直流正電圧を抽出するための整流回路用第１ｎ型ＦＥＴ５１と、直流正電圧を抽出する際に用いられる平滑化用の整流回路用第１平滑コンデンサＣ２０と、直流負電圧を抽出するための整流回路用第２ｎ型ＦＥＴ５２と、直流正電圧を抽出する際に用いられる平滑化用の整流回路用第２平滑コンデンサＣ３０と、有している。
【００６２】
整流回路用第１ｎ型ＦＥＴ５１は、ディプレッションタイプのｎ型ＦＥＴであって、例えば、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【００６３】
また、この整流回路用第１ｎ型ＦＥＴ５１は、アンテナ回路Ａｎｔの一端に接続され、電圧が印加されるゲートと、当該ゲートと短絡接続されてこのゲートとともにアンテナ回路Ａｎｔの一端に接続されるドレインと、整流回路用第１平滑コンデンサＣ２０の一端に接続されるとともに正電圧を第１レギュレータＲｅｇ１に出力する端子に接続されるソースと、とから構成される。
【００６４】
整流回路用第１平滑コンデンサＣ２０は、整流回路用第１ｎ型ＦＥＴ５１のソースとグランドの間に接続され、第１レギュレータＲｅｇ１に出力される整流された正電圧を平滑化するようになっている。
【００６５】
整流回路用第２ｎ型ＦＥＴ５２は、整流回路用第１ｎ型ＦＥＴ５１と同様に、ディプレッションタイプのｎ型ＦＥＴであって、例えば、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【００６６】
また、この整流回路用第２ｎ型ＦＥＴ５２は、整流回路用第２平滑コンデンサＣ３０の一端に接続されるとともに負電圧を整流回路用第２レギュレータＲｅｇ２に出力する端子に接続されるゲートと、整流回路用第１ｎ型ＦＥＴ５１のドレインとともにアンテナ回路Ａｎｔの一端に接続されるドレインと、当該ゲートと短絡接続されてこのゲートとともに整流回路用第２平滑コンデンサＣ３０の一端と第２レギュレータＲｅｇ２に出力する端子に接続されるソースと、とから構成される。
【００６７】
整流回路用第２平滑コンデンサＣ３０は、整流回路用第２ｎ型ＦＥＴ５２のソースとグランドの間に接続され、第２レギュレータＲｅｇ２に出力される整流された負電圧を平滑化するようになっている。
【００６８】
第１レギュレータＲｅｇ１は、整流回路Ｒｅｃにて整流された正電圧が入力される外部入力端子ＴＩと、当該整流回路Ｒｅｃにて整流された負電圧が入力されるＶＳＳ端子と、を有している。
【００６９】
また、この第１レギュレータＲｅｇ１は、電源電圧ＶＳＳとしての負電圧を利用しつつ、入力された正電圧を安定化させてメモリ回路Ｍｅｍおよび制御回路Ｃｎｔに出力するようになっている。
【００７０】
なお、本実施形態における第１レギュレータＲｅｇ１の詳細については、第２レギュレータＲｅｇ２の詳細とともに後述する。
【００７１】
第２レギュレータＲｅｇ２は、整流回路Ｒｅｃにて整流された負電圧が入力される外部入力端子ＴＩと、当該整流回路Ｒｅｃにて整流された正電圧が入力されるＶＳＳ端子と、を有している。
【００７２】
また、この第２レギュレータＲｅｇ２は、電源電圧ＶＳＳとしての正電圧を利用しつつ、入力された負電圧を安定化させてメモリ回路Ｍｅｍおよび制御回路Ｃｎｔに出力するようになっている。
【００７３】
なお、本実施形態における第２レギュレータＲｅｇ２の詳細については、上述したように、第１レギュレータＲｅｇ１の詳細とともに後述する。
【００７４】
検波回路Ｄｔｃには、アンテナ回路Ａｎｔから出力された誘起電圧が入力されるようになっており、この検波回路Ｄｔｃは、入力された誘起電圧からリーダ・ライタによって送信された送信データを抽出するようになっている。また、この検波回路Ｄｔｃは、抽出された送信データを制御回路Ｃｎｔに出力するようになっている。
【００７５】
送信回路ＳＣは、制御回路Ｃｎｔの制御に基づいて、アンテナ回路Ａｎｔのインピーダンスを変化させて当該アンテナ回路Ａｎｔにおける反磁界を発生させることによってリーダ・ライタに情報を伝達する負荷変調を制御するようになっている。
【００７６】
具体的には、本実施形態の送信回路ＳＣは、インピーダンスを変化させるための負荷変調用コンデンサＣ４０と、インピーダンスの変化を切り換えるスイッチングＦＥＴと、制御回路Ｃｎｔからの制御の下、スイッチングＦＥＴ５３のゲートに印加される電圧のレベルシフトを行う送信回路用レベルシフト回路ユニット５４から構成される。
【００７７】
なお、本実施形態における送信回路ＳＣの構成とその動作の詳細については、後述する。
【００７８】
メモリ回路Ｍｅｍには、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの他の無線タグ装置Ｔａｇと識別される識別情報その他の読み取り専用の情報が予め記憶されているとともに、ＥＥＰＥＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのリーダ・ライタとの通信に基づいて読み書きされる所定の情報が記憶されるようになっている。
【００７９】
また、このメモリ回路Ｍｅｍは、記制御回路Ｃｎｔの制御の下、所定の情報が読み出しまたは書き込みされるように構成される。
【００８０】
なお、本実施形態のメモリ回路Ｍｅｍには、読み取り専用の情報と読み書きされる所定の情報とが記憶されるようになっているが、いずれかの情報のみ記憶されるようにしてもよい。
【００８１】
制御回路Ｃｎｔは、メモリ回路ＭｅｍとバスＢによって接続され、検波回路Ｄｔｃによって取得された情報に基づいてメモリ回路Ｍｅｍおよび送信回路ＳＣを制御するようになっており、例えば、メモリ回路Ｍｅｍへの情報の書き込みまたはメモリ回路Ｍｅｍからの情報の読み出し、送信回路ＳＣを介してメモリ回路Ｍｅｍから読み出した情報の送信、および、それらに伴う種々の制御を行うようになっている。
【００８２】
また、この制御回路Ｃｎｔは、例えば、インバータ回路、ＮＡＮＤ回路またはＮＯＲ回路などの種々の論理回路によって構成されるとともに、無線タグ装置Ｔａｇの機能に沿った回路を構成するようになっている。
【００８３】
そして、この制御回路Ｃｎｔは、第１レギュレータＲｅｇ１および第２レギュレータＲｅｇ２から出力された正電圧および負電圧を用いてインバータ回路、ＮＡＮＤ回路またはＮＯＲ回路などの種々の論理回路を駆動するようになっている。
【００８４】
なお、本実施形態における制御回路Ｃｎｔを構成する種々の論理回路の詳細について後述する。
【００８５】
次に、図５を用いて本実施形態における第１レギュレータＲｅｇ１と第２レギュレータＲｅｇ２の詳細について説明する。
【００８６】
なお、図５は、本実施形態における第１レギュレータＲｅｇ１と第２レギュレータＲｅｇ２の構成を示すブロック図である。
【００８７】
本実施形態の第１レギュレータＲｅｇ１は、図５に示すように、オペアンプＯＰと、定電圧出力を行うために入力された直流正電圧の出力を制御するための出力制御用ｎ型ＦＥＴ３１０と、オペアンプＯＰへ入力するため電圧を調整するための入力電圧調整用ｎ型ＦＥＴ３２０と、オペアンプＯＰへ入力するため電圧を調整するための入力電圧調整用抵抗器３３０と、出力する電圧の調整を行う出力調整用コンデンサ３４０と、から構成される。
【００８８】
オペアンプＯＰは、第１の入力電圧（例えば、基準電圧）が入力される第１入力端子Ｔ１０−１と、第２の入力電圧（例えば、出力変動のモニタリング電圧）が入力される第２入力端子Ｔ１０−２と、プラスの電源電圧ＶＤＤが入力されるＶＤＤ端子と、マイナスの電源電圧ＶＳＳが入力されるＶＳＳ端子と、グランドに接地されるグランド端子と、増幅した電圧を出力する出力端子Ｔ２０と、の５端子を有している。
【００８９】
第１入力端子Ｔ１０−１には、入力電圧調整用第１抵抗器を介して外部入力端子ＴＩに接続されるようになっており、第１入力端子Ｔ１０−１は、入力電圧調整用第２抵抗器を介して外部出力端子ＴＯに接続されるようになっている。
【００９０】
また、ＶＤＤ端子には、外部入力端子ＴＩが接続されるとともに、このＶＳＳ端子には、外部からの電源電圧ＶＳＳが印加されるようになっている。
【００９１】
なお、本実施形態における第１レギュレータＲｅｇ１に用いられるオペアンプの詳細については後述する。
【００９２】
出力制御用ｎ型ＦＥＴ３１０は、オペアンプＯＰを構成する各ディプレッション型ＦＥＴと同一プロセスにて作製可能なディプレッションタイプのｎ型のＦＥＴであって、オペアンプＯＰの出力電圧が印加されるゲートと、外部入力端子ＴＩに接続されるドレインと、外部出力端子ＴＯに接続されるソースと、とから構成される。
【００９３】
例えば、本実施形態の入力電圧調整用ｎ型ＦＥＴ３２０は、オペアンプＯＰを構成する各ディプレッション型ＦＥＴと同一プロセスにて作製可能なディプレッションタイプのｎ型のＦＥＴであって、３０ｍｍの幅と、７．１μｍの長さを有するチャンネルを備えている。
【００９４】
入力電圧調整用ｎ型ＦＥＴ３２０は、外部入力端子ＴＩと接続されるゲートと、入力電圧調整用第１抵抗器を介して外部入力端子ＴＩおよびゲートに接続されるドレインと、グランドに接地されるソースと、から構成される。
【００９５】
例えば、本実施形態の入力電圧調整用ｎ型ＦＥＴ３２０は、ディプレッションタイプのｎ型のＦＥＴであって、５０μｍの幅と、２０μｍの長さを有するチャンネルを備えている。
【００９６】
入力電圧調整用第１抵抗器３３０−１は、オペアンプＯＰを構成する各拡散抵抗器と同一プロセスにて作製可能なｎ型拡散抵抗器であって、外部入力端子ＴＩと入力電圧調整用ｎ型ＦＥＴ３２０の間に直列に接続されており、例えば、２００ｋΩの抵抗値を有している。
【００９７】
入力電圧調整用第２抵抗器３３０−２および入力電圧調整用第３抵抗器３３０−３は、オペアンプＯＰを構成する各拡散抵抗器と同一プロセスにて作製可能なｎ型拡散抵抗器であって、出力制御用ｎ型ＦＥＴ３１０のドレインとグランド端子との間に直列に接続され、入力電圧調整用第２抵抗器３３０−２と入力電圧調整用第３抵抗器３３０−３とが接続された接続点がオペアンプＯＰの第２入力端子Ｔ１０−２に接続されるようになっている。
【００９８】
例えば、本実施形態の入力電圧調整用第２抵抗器３３０−２は、３００ｋΩの抵抗値を有するとともに、入力電圧調整用第３抵抗器３３０−３は、５００ｋΩの抵抗値を有している。
【００９９】
出力調整用コンデンサ３４０は、例えば、１００ｐＦの容量を有し、外部出力端子ＴＯとグランドとの間に直列に接続されており、外部出力端子ＴＯから出力される電圧を調整するための平滑コンデンサとして用いられるようになっている。
【０１００】
本実施形態の第２レギュレータＲｅｇ２は、入力電圧として負電圧を用いるとともに、電源電圧ＶＳＳに正電圧を用いる点を除きその他の構成は、第１レギュレータＲｅｇ１と同様の構成を有している。
【０１０１】
すなわち、第２レギュレータＲｅｇ２のオペアンプＯＰは、第１の電圧が入力される第１入力端子Ｔ１０−１と、第２の電圧が入力される第２入力端子Ｔ１０−２と、マイナスの電源電圧ＶＤＤが入力されるＶＤＤ端子と、プラスの電源電圧ＶＳＳが入力されるＶＳＳ端子と、グランドに接地されるグランド端子と、増幅した電圧を出力する出力端子Ｔ２０と、の５端子を有している。
【０１０２】
なお、本実施形態における第２レギュレータＲｅｇ２の他の構成は、第１レギュレータＲｅｇ１と同一なので、その説明を省略する。
【０１０３】
次に、図６を用いて本実施形態の第１レギュレータＲｅｇ１および第２レギュレータＲｅｇ２に用いられるオペアンプの詳細について説明する。
【０１０４】
なお、図６は、本実施形態におけるオペアンプＯＰの構成を示すブロック図である。
【０１０５】
本実施形態のオペアンプＯＰは、図６に示すように、複数のディプレッション型ＦＥＴおよび拡散抵抗器から構成され、入力された２つの入力電圧の差を増幅する差動増幅回路２１０と、当該オペアンプＯＰにバイアス電源供給を行うバイアス回路２２０と、位相補償用コンデンサ２３０と、差動増幅回路２１０によって差動増幅された入力電圧の電圧レベルをさらに増幅して外部に出力するソース接地増幅回路２４０と、から構成される。
【０１０６】
特に、本実施形態のオペアンプＯＰは、差動増幅回路２１０とともにソース接地増幅回路２４０も複数のディプレッション型ＦＥＴによって構成するようになっている。
【０１０７】
そして、本実施形態のソース接地増幅回路２４０は、差動増幅回路２１０から出力された電圧の電圧レベルをシフトするオペアンプ用レベルシフト回路ユニット２５０と、レベルシフトされた電圧の電圧レベルを反転増幅する増幅回路ユニット２６０とを有している。
【０１０８】
すなわち、本実施形態のオペアンプＯＰは、上述したように、ディプレッション型ＦＥＴを用いるために、当該増幅回路ユニット２６０への入力電圧をゲートのしきい値電圧に合わせてマイナス側にシフトさせるオペアンプ用レベルシフト回路ユニット２５０を備え、当該増幅回路ユニット２６０をディプレッション型ＦＥＴにて構成して高速に駆動可能で、かつ、良好な出力特性を有するオペアンプＯＰを提供するようになっている。
【０１０９】
具体的には、差動増幅回路２１０は、２つのディプレッション型の入力用ｎ型ＦＥＴ、２１２と、出力調整用の第１拡散抵抗器２１３と、電流源として機能する電流源用ｎ型ＦＥＴと、から構成される。
【０１１０】
第１ｎ型ＦＥＴ２１１は、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【０１１１】
また、この第１ｎ型ＦＥＴ２１１は、第１の入力電圧が印加される第１入力端子Ｔ１０−１に接続されるゲートと、電源電圧ＶＤＤに接続されるドレインと、第２ｎ型ＦＥＴ２１２のソースとともに電流源用ｎ型ＦＥＴ２１４にされるソースと、とから構成される。
【０１１２】
第２ｎ型ＦＥＴ２１２は、第１ｎ型ＦＥＴ２１１と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、第１ｎ型ＦＥＴ２１１とカレントミラーを構成するようになっている。
【０１１３】
また、この第２ｎ型ＦＥＴ２１２は、第２の入力電圧が印加される第２入力端子Ｔ１０−２に接続されるゲートと、電源電圧ＶＤＤに接続されるドレインと、第１ｎ型ＦＥＴ２１１のソースとともに電流源用ｎ型ＦＥＴ２１４にされるソースと、とから構成される。
【０１１４】
第１拡散抵抗器２１３は、ｎ型の拡散抵抗器であって、各ｎ型ＦＥＴと同一プロセスにて作製可能になっている。また、この第１拡散抵抗器２１３は、電源電圧ＶＤＤと第２ｎ型ＦＥＴ２１２のドレインと接続されている。
【０１１５】
なお、差動増幅回路２１０の出力端は、第１拡散抵抗器２１３と第２ｎ型ＦＥＴ２１２のドレインの間に構成されている。
【０１１６】
電流源用ｎ型ＦＥＴ２１４は、第１ｎ型ＦＥＴ２１１および第２ｎ型ＦＥＴ２１２と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、バイアス用ｎ型ＦＥＴ１２１とカレントミラーを構成するようになっている。
【０１１７】
また、この電流源用ｎ型ＦＥＴ２１４は、電源電圧ＶＤＤに後述する第２拡散抵抗器２２２を介して接続されるゲートと、第１ｎ型ＦＥＴ２１１および第２ｎ型ＦＥＴ２１２のソースに接続されるドレインと、グラウンドに接地されるソースと、とから構成される。
【０１１８】
本実施形態のバイアス回路２２０は、差動増幅回路２１０とカレントミラーに構成されており、第２拡散抵抗器２２２と、バイアス用ｎ型ＦＥＴ１２１と、から構成される。
【０１１９】
なお、本実施形態のバイアス回路２２０は、電流源用ｎ型ＦＥＴ２１４と連動してリファレンス電圧を（電源電圧ＶＤＤ／２）の中間電位より差動増幅回路２１０における第１ｎ型ＦＥＴ２１１および第２ｎ型ＦＥＴ２１２のしきい値電圧値分だけ差し引いた値を用いるようになっている。
【０１２０】
これにより、ディプレッション型の第１ｎ型ＦＥＴ２１１および第２ｎ型ＦＥＴ２１２を飽和領域にて動作させることができるので、各ＦＥＴの能力を最大限に生かすことができるようになっている。
【０１２１】
第２拡散抵抗器２２２は、第１拡散抵抗器２１３と同様に、ｎ型の拡散抵抗器であって、各ｎ型ＦＥＴと同一プロセスにて作製可能になっている。また、この第１拡散抵抗器２１３は、電源電圧ＶＤＤとバイアス用ｎ型ＦＥＴ１２１のドレインと接続されている。
【０１２２】
バイアス用ｎ型ＦＥＴ１２１は、第１ｎ型ＦＥＴ２１１および第２ｎ型ＦＥＴ２１２と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【０１２３】
このバイアス用ｎ型ＦＥＴ２２１は、第２拡散抵抗器２２２および電流源用ｎ型ＦＥＴ２１４接続されるゲートと、ゲート短絡接続するとともに第２拡散抵抗器２２２とに接続されるドレインと、グラウンドに接地されるソースと、とから構成される。
【０１２４】
本実施形態の位相補償用コンデンサ２３０は、差動増幅回路２１０ユニットの出力端とグランド間に接続され、当該オペアンプＯＰの発振を抑制するために用いられている。
【０１２５】
本実施形態のソース接地増幅回路２４０は、２つのディプレッション型ＦＥＴから構成され、入力電圧の電圧レベルをマイナス方向にシフトするオペアンプ用レベルシフト回路ユニット２５０と、２つのディプレッション型ＦＥＴから構成され、レベルシフトされた電圧の電圧レベルを反転増幅させる増幅回路ユニット２６０と、から構成される。
【０１２６】
オペアンプ用レベルシフト回路ユニット２５０は、図１に示すように、差動増幅回路２１０から出力された電圧のレベルをマイナス方向にシフトさせて、増幅回路ユニット２６０に出力するようになっている。
【０１２７】
また、このオペアンプ用レベルシフト回路ユニット２５０は、差動増幅回路２１０およびバイアス回路２２０を構成する各ディプレッション型ＦＥＴと同一プロセスにて作製可能な第３ｎ型ＦＥＴ２５１および第４ｎ型ＦＥＴ２５２の２つのｎ型ＦＥＴと、電源電圧ＶＤＤを調整するための複数の印加電圧調整用拡散抵抗器Ｒ１、Ｒ２と、から構成される。
【０１２８】
第３ｎ型ＦＥＴ２５１は、差動増幅回路２１０およびバイアス回路２２０を構成する各ディプレッション型ＦＥＴと同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【０１２９】
また、この第３ｎ型ＦＥＴ２５１は、差動増幅回路２１０の出力端に接続され、当該差同族回路から出力された電圧が印加されるゲートと、電源電圧ＶＤＤに接続されるドレインと、第２ｎ型ＦＥＴ２１２のゲートおよびドレインに接続されるとともに、オペアンプ用レベルシフト回路ユニット２５０の出力端に接続されるソースと、とから構成される。
【０１３０】
第４ｎ型ＦＥＴ２５２は、差動増幅回路２１０およびバイアス回路２２０を構成する各ディプレッション型ＦＥＴと同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【０１３１】
また、この第４ｎ型ＦＥＴ２５２は、電源電圧ＶＤＤに第２拡散抵抗器２２２を介して接続されるゲートと、第３ｎ型ＦＥＴ２５１のソースおよびオペアンプ用レベルシフト回路ユニット２５０における出力端に接続されるドレインと、電源電圧ＶＳＳに接続されるソースと、から構成される。
【０１３２】
複数の印加電圧調整用拡散抵抗器Ｒは、第１拡散抵抗器２１３および第２拡散抵抗器２２２と同様に、ｎ型の拡散抵抗器であって、各ｎ型ＦＥＴと同一プロセスにて作製可能になっている。
【０１３３】
例えば、本実施形態の印加電圧調整用拡散抵抗器Ｒは、２つの拡散抵抗器Ｒ１、Ｒ２であって、これらの拡散抵抗器Ｒ１、Ｒ２は、直列に電源電圧ＶＳＳと第４ｎ型ＦＥＴ２５２のソースと接続されている。また、一の拡散抵抗器Ｒ１の第１端点と他の拡散抵抗器Ｒ２の第２端点が接続されるとともに、一の拡散抵抗器Ｒ１の第２端点と他の拡散抵抗器Ｒ２の第１端点が接続されており、一の拡散抵抗器Ｒ１の第２端点と他の拡散抵抗器Ｒ２の第１端点には電源電圧ＶＳＳが接続されている。
【０１３４】
そして、オペアンプＯＰの生成後に、オペアンプ用レベルシフト回路ユニット２５０の特性に基づいて、拡散抵抗器Ｒ１、Ｒ２の接続を変更して電源電圧ＶＳＳを調整、すなわち、抵抗器を間引くことによって電源電圧ＶＳＳを調整するようになっている。
【０１３５】
本実施形態の増幅回路ユニット２６０は、オペアンプ用レベルシフト回路ユニット２５０から出力された電圧の電圧レベルを反転増幅させて出力端子Ｔ２０に出力するようになっている。
【０１３６】
そして、この増幅回路ユニット２６０は、差動増幅回路２１０およびバイアス回路２２０を構成する各ディプレッション型ＦＥＴと同一プロセスにて作製可能な第５ｎ型ＦＥＴ２６１および第３拡散抵抗器２６２から構成される。
【０１３７】
第５ｎ型ＦＥＴ２６１は、差動増幅回路２１０およびバイアス回路２２０を構成する各ディプレッション型ＦＥＴと同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【０１３８】
また、この第５ｎ型ＦＥＴ２６１は、オペアンプ用レベルシフト回路ユニット２５０から出力された電圧が印加されるゲートと、増幅回路ユニット２６０における出力端子Ｔ２０に接続されるドレインと、グランドに接地されるソースから構成される。
【０１３９】
第３拡散抵抗器２６２は、第１拡散抵抗器２１３および第２拡散抵抗器２２２と同様に、ｎ型の拡散抵抗器であって、各ｎ型ＦＥＴと同一プロセスにて作製可能になっている。
【０１４０】
また、この第３拡散抵抗器２６２は、電源電圧ＶＤＤと第５ｎ型ＦＥＴ２６１のドレインと接続され、増幅回路ユニット２６０の出力を調整するようになっている。
【０１４１】
次に、上述の図１を用いて本実施形態における送信回路ＳＣの構成とその動作の詳細について説明する。
【０１４２】
本実施形態の送信回路ＳＣは、上述したように、インピーダンスを変化させるための負荷変調用コンデンサＣ４０と、インピーダンスの変化を切り換えるスイッチングＦＥＴ５３と、制御回路Ｃｎｔからの制御の下、スイッチングＦＥＴ５３のゲートに印加される電圧のレベルシフトを行う送信回路用レベルシフト回路ユニット５４から構成される。
【０１４３】
この送信回路ＳＣは、スイッチングＦＥＴ５３にディプレッション型のＦＥＴを用いている。したがって、上述したように、このスイッチングＦＥＴ５３を的確に駆動させるために、送信回路用レベルシフト回路ユニット５４をその前段に設けている。
【０１４４】
負荷変調用コンデンサＣ４０は、スイッチングＦＥＴ５３とともにアンテナ回路ＡｎｔのアンテナコイルＡ１０および共振用コンデンサＣ１０と並列に接続されており、アンテナ回路Ａｎｔの一端に接続された第１端子と、スイッチングＦＥＴ５３のドレインに接続される第２端子とを有している。
【０１４５】
そして、この負荷変調用コンデンサＣ４０は、スイッチングＦＥＴ５３の駆動に伴ってアンテナ回路Ａｎｔのインピーダンスを変化させるために用いられている。
【０１４６】
スイッチングＦＥＴ５３は、他の内部回路におけるディプレッション型ＦＥＴと同一プロセスにて作製可能に、ディプレッションタイプのｎ型のＦＥＴによって構成されており、各ディプレッション型ＦＥＴと同様に、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【０１４７】
また、このスイッチングＦＥＴ５３は、送信回路用レベルシフト回路ユニット５４から出力された電圧が印加されるゲートと、負荷変調用コンデンサＣ４０の第１端子に接続されるドレインと、アンテナ回路Ａｎｔの他端とともにグランドに接地されるソースから構成される。
【０１４８】
送信回路用レベルシフト回路ユニット５４は、制御回路Ｃｎｔから出力された電圧の電圧レベルをマイナス側にレベルシフトするようになっており、上述のオペアンプ用レベルシフト回路ユニット２５０と同様に、他のディプレッション型ＦＥＴと同一プロセスにて作製可能な２つのｎ型ＦＥＴと、電源電圧ＶＳＳを調整するための複数の印加電圧調整用拡散抵抗器Ｒ１、Ｒ２と、から構成される。
【０１４９】
なお、本実施形態の送信回路用レベルシフト回路ユニット５４は、オペアンプ用レベルシフト回路ユニット２５０と同一であるため、その詳細の説明は省略する。
【０１５０】
次に、図７〜図９の各図を用いて本実施形態における制御回路Ｃｎｔを構成する種々の論理回路の詳細について説明する。
【０１５１】
なお、図７は、本実施形態におけるインバータ回路の構成を示すブロック図であり、図８は、本実施形態におけるＮＡＮＤ回路の構成を示すブロック図である。また、図９は、本実施形態におけるＮＯＲの構成を示すブロック図である。
【０１５２】
本実施形態の制御回路Ｃｎｔは、上述のように、インバータ回路、ＮＡＮＤ回路またはＮＯＲ回路などの種々の論理回路によって構成するとともに、無線タグ装置Ｔａｇの機能に沿った回路を構成するようになっている。
【０１５３】
ここでは、例示としてインバータ回路、ＮＡＮＤ回路またはＮＯＲ回路について説明するが、制御回路Ｃｎｔの構成する回路はこれらに限らない。
【０１５４】
（インバータ回路）
まず、図７を用いて本実施形態のレベルシフト回路ユニット１１０とインバータ回路ユニット１２０からなるインバータ回路１００−１について説明する。
【０１５５】
本実施形態のインバータ回路１００−１は、図７に示すように、２つのディプレッション型ＦＥＴから構成され、入力電圧の電圧レベルをマイナス方向にシフトするレベルシフト回路ユニット１１０と、２つのディプレッション型ＦＥＴから構成され、レベルシフトされた入力電圧を用いて論理出力を反転させるインバータ回路ユニット１２０と、を備えている。
【０１５６】
レベルシフト回路ユニット１１０は、図７に示すように、入力端子１０を介して入力された入力電圧の電圧レベルをマイナス方向にシフトさせて、インバータ回路ユニット１２０に出力するようになっている。
【０１５７】
また、このレベルシフト回路ユニット１１０は、同一プロセスにて作製可能な第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２の２つのｎ型ＦＥＴから構成される。
【０１５８】
第１ｎ型ＦＥＴ１１１は、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、例えば、１００μｍの幅と、１０μｍの長さを有するチャンネルを備えている。
【０１５９】
また、この第１ｎ型ＦＥＴ１１１は、入力端子１０に接続され、入力電圧が印加されるゲートと、電源電圧ＶＤＤに接続されるドレインと、第２ｎ型ＦＥＴ１１２のゲートおよびドレインに接続されるとともに、レベルシフト回路ユニット１１０における出力端（すなわち、インバータ回路ユニット１２０の入力端）に接続されるソースと、とから構成される。
【０１６０】
なお、本実施形態においては、この電源電圧ＶＤＤは、予め定められた所定の電圧値を有し、例えば、第１ｎ型ＦＥＴ１１１のドレインには＋１０Ｖの電圧が印加されるようになっている。
【０１６１】
また、第２ｎ型ＦＥＴ１１２は、第１ｎ型ＦＥＴ１１１と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、例えば、１００μｍの幅と、１０μｍの長さを有するチャンネルを備えている。
【０１６２】
そして、この第２ｎ型ＦＥＴ１１２は、第１ｎ型ＦＥＴのソースに接続され、レベルシフト回路ユニット１１０における出力端に接続されるゲートと、当該ゲートおよび第１ｎ型ＦＥＴ１１１のソースと短絡接続されるドレインと、マイナスの電源電圧ＶＳＳに接続されるソースと、から構成される。
【０１６３】
本実施形態のインバータ回路ユニット１２０は、レベルシフト回路ユニット１１０から出力された電圧に基づいて入力端子１０から入力された入力電圧に基づく論理出力を反転させて出力端子２０に出力するようになっている。
【０１６４】
また、このインバータ回路ユニット１２０は、レベル回路ユニットにおける第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２と同一プロセスにて作製可能な第３ｎ型ＦＥＴ１２１および第４ｎ型ＦＥＴ１２２の２つのｎ型ＦＥＴから構成される。
【０１６５】
第３ｎ型ＦＥＴ１２１は、第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、例えば、１００μｍの幅と、１０μｍの長さを有するチャンネルを備えている。
【０１６６】
また、この第３ｎ型ＦＥＴ１２１は、レベルシフト回路ユニット１１０から出力された電圧が印加されるゲートと、出力端子２０に接続されるドレインと、グランドに接地されるソースと、から構成される。
【０１６７】
第４ｎ型ＦＥＴ１２２は、第１ｎ型ＦＥＴ１１１、第２ｎ型ＦＥＴ１１２および第３ｎ型ＦＥＴ１２１と同様に、ディプレッションタイプのＦＥＴであって、ポリシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、例えば、１００μｍの幅と、１０μｍの長さを有するチャンネルを備えている。
【０１６８】
また、この第４ｎ型ＦＥＴ１２２は、出力端子２０に接続されるゲートと、電源電圧ＶＤＤに接続されるドレインと、ゲートに短絡接続され、当該ゲートとともに出力端子２０に接続されるソースと、から構成される。
【０１６９】
（ＮＡＮＤ回路）
次に、図８を用いて本実施形態のＮＡＮＤ回路１００−２について説明する。
【０１７０】
本実施形態のＮＡＮＤ回路１００−２は、図８に示すように、例えば３入力１出力の否定論理積出力を行うデジタル回路であって、各入力に設けられた第１レベルシフト回路ユニット１１０−１、第２レベルシフト回路ユニット１１０−２および第３レベルシフト回路ユニット１１０−３と、レベルがシフトされた各入力電圧に基づいて否定論理積出力の演算を行うＮＡＮＤ回路ユニット１３０と、から構成される。
【０１７１】
各第１、第２および第３レベルシフト回路ユニット１１０は、上記インバータ回路１００−１と同様に、第１入力端子１０−１、第２入力端子１０−２および第３入力端子１０−３のそれぞれを介して入力された各入力電圧の入力レベルをマイナス側にシフトさせてＮＡＮＤ回路ユニット１３０に出力するようになっている。
【０１７２】
また、各第１、第２および第３レベルシフト回路ユニット１１０は、上記インバータ回路１００−１と同様に、それぞれ、同一プロセスにて作製可能な第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２の２つのｎ型ＦＥＴから構成される。
【０１７３】
ＮＡＮＤ回路ユニット１３０は、第１、第２および第３レベルシフト回路ユニット１１０から出力された各電圧に基づいて３入力の入力電圧に基づく否定論理和の演算結果を出力端子２０に出力するようになっている。
【０１７４】
また、ＮＡＮＤ回路ユニット１３０は、各入力に対応した３個の第３ｎ型ＦＥＴ１２１と、電源電圧ＶＤＤの負荷を調整するための単一の第４ｎ型ＦＥＴ１２２と、を有している。
【０１７５】
各第３ｎ型ＦＥＴ１２１は、第４ｎ型ＦＥＴ１２２のソースとグラウンド基準電位との間に直列に配設されている。
【０１７６】
また、この各第３ｎ型ＦＥＴ１２１は、各レベルシフト回路ユニット１１０の出力にそれぞれ接続されるゲートを有し、各レベルシフト回路ユニット１１０から出力された出力電圧に基づいて対応するドレイン−ソース間を通電するようになっている。
【０１７７】
第４ｎ型ＦＥＴ１２２は、ゲートと、当該ゲートと短絡接続されるとともに出力端子２０および一の第３ｎ型ＦＥＴ１２１のドレインに接続されるソースと、電源電圧ＶＤＤが基準電圧として印加されるドレインと、を有し、この電源電圧ＶＤＤの電圧の負荷を調整するために用いられている。
【０１７８】
（ＮＯＲ回路）
次に、図９を用いて本実施形態のＮＯＲ回路１００−３について説明する。
【０１７９】
本実施形態のＮＯＲ回路１００−３は、図９に示すように、例えば３入力１出力の否定論理和出力を行うデジタル回路であって、各入力に設けられた第１レベルシフト回路ユニット１１０−１、第２レベルシフト回路ユニット１１０−２および第３レベルシフト回路ユニット１１０−３と、レベルがシフトされた入力電圧に基づいて否定論理積出力の演算を行うＮＯＲ回路ユニット１４０と、から構成される。
【０１８０】
各第１、第２および第３レベルシフト回路ユニット１１０は、上記インバータ回路１００−１と同様に、第１入力端子１０−１、第２入力端子１０−２および第３入力端子１０−３のそれぞれを介して入力された各入力電圧の入力レベルをマイナス側にシフトさせてＮＯＲ回路ユニット１４０に出力するようになっている。
【０１８１】
また、各第１、第２および第３レベルシフト回路ユニット１１０は、上記インバータ回路１００−１と同様に、それぞれ、同一プロセスにて作製可能な第１ｎ型ＦＥＴ１１１および第２ｎ型ＦＥＴ１１２の２つのｎ型ＦＥＴから構成される。
【０１８２】
ＮＯＲ回路ユニット１４０は、第１、第２および第３レベルシフト回路ユニット１１０から出力された各電圧に基づいて３入力の入力電圧に基づく否定論理積の演算結果を出力端子２０に出力するようになっている。
【０１８３】
また、このＮＯＲ回路ユニット１４０は、各入力に対応した３個の第３ｎ型ＦＥＴ１２１と、電源電圧ＶＤＤの負荷を調整するための単一の第４ｎ型ＦＥＴ１２２と、を有している。
【０１８４】
各第３ｎ型ＦＥＴ１２１は、第４ｎ型ＦＥＴ１２２のソースとグラウンド基準電位との間に並列に配設されている。
【０１８５】
また、この各第３ｎ型ＦＥＴ１２１は、各レベルシフト回路ユニット１１０の出力にそれぞれ接続されるゲートを有し、各レベルシフト回路ユニット１１０から出力された出力電圧に基づいて出力端子２０とグラインド接地間を短絡するようになっている。
【０１８６】
また、第４ｎ型ＦＥＴ１２２は、ゲートと、当該ゲートと短絡接続されるとともに出力端子２０および各第３ｎ型ＦＥＴ１２１のドレインに接続されるソースと、電源電圧ＶＤＤが基準電圧として印加されるドレインと、を有し、この電源電圧ＶＤＤの電圧の負荷を調整するために用いられている。
【０１８７】
以上のように、本実施形態の無線タグ装置Ｔａｇは、直流正電圧とともに直流負電圧をアンテナコイルＡ１０に生じた誘起電圧から生成することができるので、当該直流負電圧によって装置全体を駆動することができる。
【０１８８】
したがって、本実施形態の無線タグ装置Ｔａｇは、各内部回路にディプレッション型ＦＥＴを用いることにより、印刷などによって低温で生成された場合であっても高速駆動が可能でかつ良好な出力特性を得ることができるとともに、装置自体を簡易に製造することができる。
【０１８９】
特に、本実施形態の無線タグ装置Ｔａｇは、各内部回路におけるＦＥＴをディプレッションタイプのｎ型にて構成することができるので、製造時に単一のプロセスによってＦＥＴを生成することができる。
【０１９０】
また、本実施形態の無線タグ装置Ｔａｇは、直流正電圧とともに直流負電圧においても安定した電圧を各内部回路に提供することができるので、ＦＥＴなどの内部回路の各素子における耐圧を超過させることをなくそれらの破損を防止することができるとともに、安定化される直流正電圧および直流負電圧に合わせて各回路を生成することができるので、装置の製造プロセスも簡単になる。
【０１９１】
さらに、本実施形態の無線タグ装置Ｔａｇは、送信回路ＳＣにおけるディプレッション型のスイッチングＦＥＴ５３に、当該トランジスタが適切に駆動する範囲にある制御するための電圧を入力することができるので、当該ディプレッション型のスイッチングＦＥＴ５３を的確に駆動することができる。
【０１９２】
そして、本実施形態の当該スイッチングトランジスタにおける負荷変調用コンデンサＣ４０の共振用コンデンサＣ１０との並列接続の切り換えを行うことができるので、リーダ・ライタを基準としたデータ送受信回路の負荷（インピーダンス）を的確に変化させることができる。
【０１９３】
したがって、本実施形態の無線タグ装置Ｔａｇは、送信回路ＳＣのインピーダンスの変化に伴って負荷変調における変調度を大きくすることができるので、的確に所定のデータをリーダ・ライタに送信することができるとともに、ディプレッション型のスイッチングＦＥＴ５３によってその駆動可能電圧が広くなるので、誘起電圧からリーダ・ライタリーダ・ライタから送信された信号を効率的に得ることができるとともに、直流正電圧および直流負電圧を効率的に生成することができる。
【符号の説明】
【０１９４】
Ｔａｇ  …  無線タグ装置
Ａｎｔ  …  アンテナ回路
Ｒｅｃ  …  整流回路
Ｒｅｇ１  …  第１レギュレータ
Ｒｅｇ２  …  第２レギュレータ
Ｍｅｍ  …  メモリ回路  
Ｃｎｔ  …  制御回路
Ｂ  …  バス
Ａ１０  …  アンテナコイル
Ｃ１０  …  共振用コンデンサ
Ｃ２０  …  （整流回路用）第１平滑コンデンサ
Ｃ３０  …  （整流回路用）第２平滑コンデンサ
Ｃ４０  …  負荷変調用コンデンサ
Ｒ１、Ｒ２  …  印加電圧調整用拡散抵抗器
ＴＩ  …  外部入力端子
ＴＯ  …  外部出力端子
Ｔ１０  …  入力端子
Ｔ２０  …  出力端子
ＯＰ  …  オペアンプ
１０  …  入力端子
２０  …  出力端子
５１  …  （整流回路用）第１ｎ型ＦＥＴ
５２  …  （整流回路用）第２ｎ型ＦＥＴ
５３  …  スイッチングＦＥＴ
５４  …  （送信回路用）レベルシフト回路ユニット
１００−１  …  インバータ回路
１００−２  …  ＮＡＮＤ回路
１００−３  …  ＮＯＲ回路
１１０  …  レベルシフト回路ユニット
１１１  …  第１ｎ型ＦＥＴ
１１２  …  第２ｎ型ＦＥＴ
１２０  …  インバータ回路
１２１  …  第３ｎ型ＦＥＴ
１２２  …  第４ｎ型ＦＥＴ
１３０  …  ＮＡＮＤ回路ユニット
１４０  …  ＮＯＲ回路ユニット
２１０  …  差動増幅回路
２１１  …  第１ｎ型ＦＥＴ
２１２  …  第２ｎ型ＦＥＴ
２１３  …  第１拡散抵抗器
２１４  …  電流源用ｎ型ＦＥＴ
２２０  …  バイアス回路
２２１  …  バイアス用ｎ型ＦＥＴ
２２２  …  第２拡散抵抗器
２３０  …  位相補償用コンデンサ
２４０  …  ソース接地増幅回路
２５０  …  オペアンプ用レベルシフト回路ユニット
２５１  …  第３ｎ型ＦＥＴ
２５２  …  第４ｎ型ＦＥＴ
２６０  …  増幅回路ユニット
２６１  …  第５ｎ型ＦＥＴ
２６２  …  第３拡散抵抗器
３００  …  レギュレータ
３１０  …  出力制御用ｎ型ＦＥＴ
３２０  …  入力電圧調整用ｎ型ＦＥＴ
３３０  …  入力電圧調整用抵抗器
３４０  …  出力調整用コンデン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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