(57)【要約】      （修正有）【課題】シリコンをエピタキシャル成長させて得られた単結晶シリコン層の結晶欠陥の部分にメモリセルを形成することなくメモリセルの積層を実現する不揮発性半導体記憶装置を提供する。【解決手段】層間絶縁膜１６上にシリコンをエピタキシャル成長させて得られた単結晶シリコン層２００、２０４の結晶欠陥２６ｂの部分にソース線コンタクトホールを形成する。これによって、結晶欠陥２６ｂの部分に、接合リークにより特性の劣化したメモリセルを形成することなく、メモリセルを二層以上積層することができる。【選択図】図７
2011040616.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に所定方向に延出し形成された第1の素子領域と、
前記第1の素子領域上部にそれぞれ離間して設けられた複数の拡散層と前記複数の拡散層間にゲート絶縁膜を介して配置されたゲート電極とを有する第１メモリセルトランジスタと、
前記第１の素子領域上に前記所定方向に複数個配置されたメモリセルユニットであって、それぞれが複数の前記第１メモリセルトランジスタを有する第１メモリセルユニットと、
前記複数の第１メモリセルユニット上に配置された第1の層間絶縁膜と、
前記第1の層間絶縁膜中で前記複数の第1メモリセルユニット間に設けられ、前記第1の層間絶縁膜の上面から前記第1の素子領域に達する複数の第1のコンタクトホールと、
前記第1の層間絶縁膜の上面に形成されるとともに、前記複数の第１のコンタクトホール中に形成され前記第1の素子領域に接続された単結晶シリコン層と、
前記単結晶シリコン層上に前記所定方向に延出し形成された第２の素子領域と、
前記第２の素子領域上部にそれぞれ離間して設けられた複数の拡散層と前記複数の拡散層間にゲート絶縁膜を介して配置されたゲート電極とを有する第２メモリセルトランジスタと、
前記第２の素子領域上に前記所定方向に複数個配置されたメモリセルユニットであって、それぞれが複数の前記第２メモリセルトランジスタを有する第２メモリセルユニットと、
前記複数の第２メモリセルユニット上に形成された第２の層間絶縁膜と、
前記複数の第１のコンタクトホールのうち前記所定方向に沿って隣り合う二つの第1のコンタクトホールの中点に配置され、前記第1および第2の層間絶縁膜中および前記単結晶シリコン層中に形成され前記第１メモリセルトランジスタの拡散層に到達する第2のコンタクトホールと、
前記第2のコンタクトホール中に形成され前記半導体基板上の第１メモリセルトランジスタの拡散層に接続された第１のコンタクトプラグと、
前記第2のコンタクトホール中に形成され、前記第1のコンタクトプラグと前記単結晶シリコン層とを絶縁する側壁絶縁膜と、
前記第2のコンタクトホール中の前記第1のコンタクトプラグ上に形成され、前記第1のコンタクトプラグと前記単結晶シリコン層上の第２メモリセルトランジスタの拡散層とを接続する第2のコンタクトプラグと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２のコンタクトプラグと前記第２メモリセルトランジスタの拡散層とは、前記単結晶シリコン層の主面上で接続されることを特徴とした請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２のコンタクトプラグと前記第２メモリセルトランジスタの拡散層とは、前記第２のコンタクトホール内で前記単結晶シリコン層の主面より下部の位置で接続されることを特徴とした請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に所定方向に延出する第1の素子領域を形成する工程と、
前記第１の素子領域上に前記所定方向に複数個配置されたメモリセルユニットを形成する工程であって、前記第1の素子領域上部にそれぞれ離間して設けられた複数の拡散層と前記複数の拡散層間にゲート絶縁膜を介して配置されたゲート電極とを有する第１メモリセルトランジスタが前記所定方向に複数個配置された第１メモリセルユニットを形成する工程と、
前記複数の第１メモリセルユニット上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の上面から前記第1の素子領域に達する複数の第１のコンタクトホールを前記第１の層間絶縁膜に設ける工程と、
前記第１の素子領域から単結晶シリコン層を成長させ、前記複数の第１のコンタクトホールを充填して前記第１の層間絶縁膜上に単結晶シリコン層を形成する工程と、
前記単結晶シリコン層上に前記所定方向に延出する第２の素子領域を形成する工程と、
前記第２の素子領域上に前記所定方向に複数個配置されたメモリセルユニットを形成する工程であって、
前記第2の素子領域上部にそれぞれ離間して設けられた複数の拡散層と前記複数の拡散層間にゲート絶縁膜を介して配置されたゲート電極とを有する第２メモリセルトランジスタが前記所定方向に複数個配置された第２メモリセルユニットを形成する工程と、
前記複数の第２メモリセルユニット上に第２の層間絶縁膜を形成する工程と、
前記複数の第１のコンタクトホールのうち前記所定方向に沿って隣り合う二つの第１のコンタクトホールの中点において、前記第１と第２の層間絶縁膜中および前記単結晶シリコン層中に前記第１メモリセルトランジスタの拡散層に到達する第２のコンタクトホールを設ける工程と、
前記第２のコンタクトホール中に側壁絶縁膜を形成する工程と、
前記第２のコンタクトホール中に前記第１メモリセルトランジスタの拡散層と接続される第１のコンタクトプラグを形成する工程と、
前記第２のコンタクトホール中の前記第1のコンタクトプラグ上に前記第１のコンタクトプラグと前記第２メモリセルトランジスタの拡散層とを接続する第２のコンタクトプラグを形成する工程と、
を備えることを特徴とした不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第1のコンタクトプラグの上端の高さを前記単結晶シリコン層の主面の高さと前記第2メモリセルトランジスタの拡散層の下端との間に設定する工程と、
前記第1のコンタクトプラグをマスクとして前記側壁絶縁膜を剥離する工程と、
を備えることを特徴とした請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のうち、特に、メモリセルトランジスタを形成する半導体基板（単結晶シリコン層）が積層された構造を有する不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリは、大容量の記憶媒体として広く使用されている。メモリセルの微細化の難易度が大きくなっているため、微細化を行わずに集積度を上げる方法として、半導体基板を積層する構造が提案されている（例えば、特許文献１参照）。これは、ＮＡＮＤ型フラッシュメモリのビット線およびソース線コンタクトのコンタクトホールから単結晶シリコンをエピタキシャル成長させてメモリセル上の層間絶縁膜の上に半導体基板（単結晶シリコン層）を形成する方法である。新たに形成された半導体基板（単結晶シリコン層）上にメモリセルトランジスタを形成することで、メモリセルが積層される。これを繰り返すことで、最小配線寸法が同じであっても、メモリセルの集積度を2倍以上に上げることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−９８６４１号公報（第１６頁、図２（ａ））
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述の特許文献１に記載されている半導体記憶装置に関しては、単結晶シリコンをエピタキシャル成長させて形成された上層の単結晶シリコン層において、単結晶シリコンのエピタキシャル成長の合わせ目で結晶欠陥が発生することがあるために、その結晶欠陥の上に形成したメモリセルトランジスタは接合リークによって特性が劣化するという問題点があった。そこで、本発明は、上記のような問題点を考慮し、単結晶シリコンをエピタキシャル成長させて得られた単結晶シリコン層の結晶欠陥の部分にメモリセルトランジスタを形成することなくメモリセルの積層を実現することを目的としている。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明は、半導体基板と、前記半導体基板上に所定方向に延出し形成された第1の素子領域と、前記第1の素子領域上部にそれぞれ離間して設けられた複数の拡散層と前記複数の拡散層間にゲート絶縁膜を介して配置されたゲート電極とを有する第１メモリセルトランジスタと、前記第１の素子領域上に前記所定方向に複数個配置されたメモリセルユニットであって、それぞれが複数の前記第１メモリセルトランジスタを有する第１メモリセルユニットと、前記複数の第１メモリセルユニット上に配置された第1の層間絶縁膜と、前記第1の層間絶縁膜中で前記複数の第1メモリセルユニット間に設けられ、前記第1の層間絶縁膜の上面から前記第1の素子領域に達する複数の第1のコンタクトホールと、前記第1の層間絶縁膜の上面に形成されるとともに、前記複数の第１のコンタクトホール中に形成され前記第1の素子領域に接続された単結晶シリコン層と、前記単結晶シリコン層上に前記所定方向に延出し形成された第２の素子領域と、前記第２の素子領域上部にそれぞれ離間して設けられた複数の拡散層と前記複数の拡散層間にゲート絶縁膜を介して配置されたゲート電極とを有する第２メモリセルトランジスタと、前記第２の素子領域上に前記所定方向に複数個配置されたメモリセルユニットであって、それぞれが複数の前記第２メモリセルトランジスタを有する第２メモリセルユニットと、前記複数の第２メモリセルユニット上に形成された第２の層間絶縁膜と、前記複数の第１のコンタクトホールのうち前記所定方向に沿って隣り合う二つの第1のコンタクトホールの中点に配置され、前記第1および第2の層間絶縁膜中および前記単結晶シリコン層中に形成され前記第１メモリセルトランジスタの拡散層に到達する第2のコンタクトホールと、前記第2のコンタクトホール中に形成され前記半導体基板上の第１メモリセルトランジスタの拡散層に接続された第１のコンタクトプラグと、前記第2のコンタクトホール中に形成され、前記第1のコンタクトプラグと前記単結晶シリコン層とを絶縁する側壁絶縁膜と、前記第2のコンタクトホール中の前記第1のコンタクトプラグ上に形成され、前記第1のコンタクトプラグと前記単結晶シリコン層上の第２メモリセルトランジスタの拡散層とを接続する第2のコンタクトプラグと、を有することを特徴としている。
【発明の効果】
【０００６】
単結晶シリコンをエピタキシャル成長させて得られた単結晶シリコン層の結晶欠陥の部分にコンタクトホールを形成することにより、結晶欠陥に起因して特性の劣化したメモリセルトランジスタを形成することなくメモリセルを積層することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの平面図である。
【図２】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの断面図で、図１のＡ−Ａに沿って切断し、矢印方向に眺めた断面図である。
【図３】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す断面図（その１）で、図４のＡ−Ａに沿って切断し、矢印方向に眺めた断面図である。
【図４】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す平面図（その１）である。
【図５】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す平面図（その２）である。
【図６】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す断面図（その２）で、図５のＡ−Ａに沿って切断し、矢印方向に眺めた断面図である。
【図７】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す断面図（その３）である。
【図８】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造方法を示す断面図（その４）である。
【図９】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの製造方法を示す断面図（その１）である。
【図１０】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの製造方法を示す断面図（その２）である。
【図１１】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリを三層構造にした断面図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
【実施例１】
【０００９】
図１は、本発明の実施例１に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイ部の平面図（半導体基板１００上の層）である。
【００１０】
図１に示すように、メモリセルトランジスタが形成されるメモリセルアレイ領域においては、半導体基板１００の主面に複数の素子領域４が設けられている。これらの素子領域４は、互いに離間して、それぞれ所定方向、すなわち図１中の横方向に沿って帯状に形成されている。
【００１１】
これらの素子領域４は、素子分離溝に埋め込まれた素子分離絶縁膜からなる素子分離領域６によって絶縁分離されている。素子領域４には、メモリセルトランジスタのソース／ドレインとなるｎ型半導体領域１０２が複数個、互いに離間して形成されている。隣接するｎ型半導体領域１０２を共有することにより複数のメモリセルトランジスタが直列に接続されている。
【００１２】
素子領域４および素子分離領域６上には、複数のメモリセルトランジスタＣのワード線ＷＬが、離間したソース／ドレインの間に、上記所定方向と直交する方向、すなわち図１の中の上下方向に沿って配置され、選択ゲートトランジスタＳの選択ゲート線ＳＬがワード線ＷＬと並行して配置されている。
【００１３】
そして、各素子領域４と交差するワード線ＷＬ下には、メモリセルトランジスタＣのチャネルがそれぞれ形成され、また各素子領域４と交差する選択ゲート線ＳＬ下には、選択ゲートトランジスタＳのチャネルがそれぞれ形成されている。ワード線ＷＬと選択ゲート線ＳＬ上には、層間絶縁膜１６が堆積されているが、図１では省略してある。選択ゲートトランジスタＳのメモリセルトランジスタと逆側のｎ型半導体領域１０２は、ビット線コンタクト２２またはソース線コンタクト２３にそれぞれ接続されている。図１に示すように、これらのメモリセルトランジスタはアレイ状に配置され、メモリセルアレイ領域を構成している。
【００１４】
また、層間絶縁膜１６上に形成された単結晶シリコン層（不図示）上には、半導体基板１００上と同様にメモリセルアレイが形成されている。
【００１５】
図2は、図１のＡ−Ａに沿ったＮＡＮＤ型フラッシュメモリの断面図である。
【００１６】
図２に示すように、ｐ型半導体基板１００の主面の素子領域４にはソース／ドレインとなる複数個のｎ型半導体領域１０２が互いに離間して形成されている。
【００１７】
そして、隣接するｎ型半導体領域１０２の間の素子領域４上面には、ゲート絶縁膜１が形成されている。メモリセルトランジスタＣのゲート絶縁膜１上には多結晶シリコン膜２からなる浮遊ゲート１１が形成されている。選択トランジスタＳのゲート絶縁膜１上には、多結晶シリコン膜２からなる下部ゲート電極１２が形成されている。
【００１８】
浮遊ゲート１１および下部ゲート電極１２の上面には、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜やＡｌ２Ｏ３、ＨｆＯ等の金属酸化膜またはこれらの積層膜から構成されるゲート間絶縁膜７が形成されている。メモリセルトランジスタＣのゲート間絶縁膜７上には、多結晶シリコン膜８とシリサイド層（ＣｏＳｉ）１３からなる制御ゲート１７が形成されている。すなわち、浮遊ゲート１１と制御ゲート１７とがゲート間絶縁膜７で電気的に絶縁されたゲート電極Ｇ１が構成される。ゲート電極Ｇ１の上面には、ゲート電極Ｇ１加工のためのキャップ窒化膜１４が設けられている。なお、このキャップ窒化膜１４はＧ１の加工方法によっては必要とされない場合もある。
【００１９】
一方、選択ゲートトランジスタＳのゲート間絶縁膜７上には、制御ゲート１７と同様の多結晶シリコン膜８とシリサイド層１３からなる上部ゲート電極１８が形成されている。そして、選択ゲートトランジスタＳにおいては、ゲート間絶縁膜７に形成された開口７ａを通して、下部ゲート電極１２と上部ゲート電極１８とが電気的に接続されている。すなわち、下部ゲート電極１２と上部ゲート電極１８とが電気的に接続されたゲート電極Ｇ２が構成される。ゲート電極Ｇ２の上面には、ゲート電極Ｇ２加工のためのキャップ窒化膜１４が設けられている。なお、このキャップ窒化膜１４はＧ２の加工方法によっては必要とされない場合もある。また、ワード線ＷＬおよび選択ゲート線ＳＬの側壁にはシリコン酸化膜１０が設けられている。
【００２０】
ワード線ＷＬと選択ゲート線ＳＬの上には、層間絶縁膜２０としてＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）やＴＥＯＳ（Ｔｅｔｒａｅｈｏｘｙｓｉｌａｎｅ）等のシリコン酸化膜が堆積される。層間絶縁膜２０にはビット線コンタクトホール２２が形成される。ビット線コンタクトホール２２の内部には、ｎ型半導体領域１０２と接続して層間絶縁膜２０上まで一体化した単結晶シリコン層１０４が埋め込まれている。以下、素子領域４の延長方向に沿って隣り合う2つのビット線コンタクトホールの間の複数のメモリセルトランジスタおよび選択ゲートトランジスタをメモリセルユニットと称する。
【００２１】
単結晶シリコン層２００においては半導体基板１００上の素子領域４と同じ方向に素子領域２０４が形成され、素子領域２０４の間には素子分離絶縁膜（不図示）が埋め込まれている。素子領域２０４上には、半導体基板１００上の素子領域４上と同様に、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタが形成されている。
【００２２】
なお、層間絶縁膜２０上の単結晶シリコン層２００はｐ型半導体であるが、上部の一部分はｎ型半導体領域２０２となっている。また、ビット線コンタクトホール２２の中および上部の単結晶シリコン層は、ｎ型半導体２７である。
【００２３】
素子領域４の延長方向（長辺方向）に隣接するビット線コンタクトホール２２の中点には、ソース線コンタクトホール２３が形成されている。ソース線コンタクトホール２３は単結晶シリコン層２００の表面から半導体基板１００上のｎ型半導体領域１０２に向かって形成され、コンタクトホールの側壁にはシリコン窒化膜等からなる側壁絶縁膜２４が形成されてソース線コンタクトプラグ２５と単結晶シリコン層２００とを絶縁している。
【００２４】
単結晶シリコン層２００上のメモリセルアレイの上には、半導体基板上１００上のメモリセルアレイと同様にＢＰＳＧやＴＥＯＳ等のシリコン酸化膜からなる層間絶縁膜３０が堆積される。層間絶縁膜３０においては、ビット線コンタクトホール２２の上にビット線コンタクトホール３２が形成され、ソース線コンタクトホール２３の上にソース線コンタクトホール３３が形成される。ソース線コンタクトプラグ３５は、側壁絶縁膜２４によって絶縁されているソース線コンタクトプラグ２５と単結晶シリコン層２００の上部に形成されたｎ型半導体領域２０２との間を電気的に接続する。
【００２５】
ビット線コンタクトプラグ３７およびソース線コンタクトプラグ３５は、図示しないビット線およびソース線へそれぞれ接続される。
【００２６】
次に、本発明の第1の実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法について、図３から図８を参照して説明する。
【００２７】
まず、図３に示すように、半導体基板１００上に通常の工程によりＮＡＮＤ型フラッシュメモリのメモリセルトランジスタが形成される。次に、前記メモリセルトランジスタ上にＢＰＳＧやＴＥＯＳ等のシリコン酸化膜からなる層間絶縁膜２０を堆積させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化する。
【００２８】
次に、層間絶縁膜２０上にフォトレジスト（不図示）を塗布し、フォトリソグラフィ法により、フォトレジストにビット線コンタクトホール２２を開口する。このフォトレジストをマスクにして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によって層間絶縁膜２０にビット線コンタクトホール２２を形成する。
【００２９】
次に、ビット線コンタクトホール２２の開口部分の半導体基板１００から、単結晶シリコンをエピタキシャル成長させる。このエピタキシャル成長の際には、不純物を添加しない単結晶シリコンを形成しても良いし、半導体基板１００と同程度のｐ型不純物濃度を有する単結晶シリコンを形成しても良い。
【００３０】
上記の単結晶シリコンは複数のビット線コンタクトホールから成長し、ビット線コンタクトホールの中を充填して層間絶縁膜２０上まで成長し、層間絶縁膜２０上に単結晶シリコン層２００が形成される。このとき、各ビット線コンタクトホール２２から成長した単結晶シリコンの合わせ目の部分には結晶欠陥２６が発生する。これを上面から見た概念図が図４である。結晶欠陥２６は隣接するビット線コンタクトホール２２のから等距離の位置に図3の横方向（２６ａ）、縦方向（２６ｂ）ともに発生する。
【００３１】
次に、必要ならばＣＭＰ法等を用いて、単結晶シリコン層２００の表面を平坦化する。また、エピタキシャル成長の際に単結晶シリコン層２００に不純物が添加されていなければ、半導体基板１００の不純物濃度と同程度の不純物濃度のｐ型不純物をイオン注入によりドーピングする。
【００３２】
次に、単結晶シリコン層２００上にフォトレジスト（不図示）を塗布し、フォトリソグラフィ法により、ビット線コンタクトホール２２の上のフォトレジストを開口する。このフォトレジストをマスクにして、イオン注入法を用いてビット線コンタクトホール２２の中の単結晶シリコン層２００にｎ型不純物をドーピングする。ビット線コンタクトホール２２の深さ方向にドーピングするために、加速電圧を変更して複数回のイオン注入を行うとよい。
【００３３】
次に、単結晶シリコン層２００上にゲート絶縁膜１を形成する。ゲート絶縁膜１上に多結晶シリコン膜２およびパッド窒化膜３を堆積し、通常の素子分離形成工程を行う。このとき、単結晶シリコン層２００の結晶欠陥２６ａにおけるリーク電流の影響を排除するために、素子分離領域となる部分の単結晶シリコン層２００は全て除去し、素子分離絶縁膜で埋め込むことが望ましい。
【００３４】
素子分離形成工程が終了した後の上面図が図５、図５のＡＡに沿った断面図が図６である。
【００３５】
図５においては、単結晶シリコン層２００に素子領域２０４が形成され、素子領域２０４の間の素子分離領域が素子分離絶縁膜２０６によって埋め込まれている。結晶欠陥２６ａの部分の単結晶シリコン層２００は全て除去されて素子分離絶縁膜２０６で埋め込まれているので、単結晶シリコン層２００の結晶欠陥は、図５の縦方向の２６ｂのみが残されている。
【００３６】
図６においては、素子領域方向に隣接する二つのビット線コンタクトホール２２中点の単結晶シリコン層２００に結晶欠陥２６ｂが存在する。また、ビット線コンタクトホール２２の中およびその上部の単結晶シリコン層２００は上記のｎ型不純物のドーピングによりｎ型半導体２７となっている。
【００３７】
次に、図７に示すように、単結晶シリコン層２００上に通常の工程によりＮＡＮＤ型フラッシュメモリのメモリセルアレイが形成される。単結晶シリコン層２００の主面の素子領域２０４にはソース／ドレインとなる複数個のｎ型半導体領域２０２が互いに離間して形成される。
【００３８】
次に、図８に示すように、単結晶シリコン層２００の上に形成されたメモリセルトランジスタ上にＢＰＳＧやＴＥＯＳ等のシリコン酸化膜からなる層間絶縁膜３０を堆積させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いて層間絶縁膜３０が平坦化される。
【００３９】
次に、層間絶縁膜３０上にフォトレジスト（不図示）を塗布し、フォトリソグラフィ法により、フォトレジストにソース線コンタクトホール２３が開口される。このフォトレジストをマスクにして、ＲＩＥ法を用いてソース線コンタクトホール２３が層間絶縁膜３０、単結晶シリコン層１０４、層間絶縁膜２０に形成される。ソース線コンタクトホール２３は、半導体基板１００上のｎ型半導体領域１０２に到達する。
【００４０】
次に、シリコン窒化膜からなる側壁絶縁膜２４をソース線コンタクトホール２３内および層間絶縁膜３０上に堆積させ、ＲＩＥによってソース線コンタクトホール２３内に側壁絶縁膜が形成される。
【００４１】
次に、不純物が添加された多結晶シリコンまたはタングステン等からなるソース線コンタクトプラグ２５がソース線コンタクトホール２３の中に埋め込まれる。ＲＩＥ法またはＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法を用いて、ソース線コンタクトプラグ２５が単結晶シリコン層２００の表面付近までエッチバックされる。
【００４２】
次に、図２に示すように、層間絶縁膜３０上に再度層間絶縁膜が堆積される（再度堆積した層間絶縁膜も合わせて３０とする）。層間絶縁膜上３０上にフォトレジスト（不図示）を塗布し、フォトリソグラフィ法によってソース線コンタクトホール２３上のフォトレジストにソース線コンタクトホール２３の上部の径よりも大きいソース線コンタクトホール３３が開口される。
【００４３】
上記のフォトレジストをマスクとして、ＲＩＥ法によって層間絶縁膜３０および側壁絶縁膜２４がエッチングされ、単結晶シリコン層２００の表面までソース線コンタクトホール３３が形成される。
【００４４】
ソース線コンタクトホール３３には、不純物が添加された多結晶シリコンまたはタングステン等からなるソース線コンタクトプラグ３５が埋め込まれ、ＣＭＰ法などにより埋め込み材の表面が層間絶縁膜３０の表面と同一の面になるように平坦化される。ソース線コンタクトプラグ３５は、その底部でソース線コンタクトプラグ２５と、単結晶シリコン層２００の主面上でｎ型半導体領域２０２と、それぞれ電気的に接続される。すなわち、ソース線コンタクトプラグ２５とｎ型半導体領域２０２とは、ソース線コンタクトプラグ３５によって接続される。
【００４５】
次に、層間絶縁膜３０上にフォトレジスト（不図示）を塗布し、フォトリソグラフィ法によってビット線コンタクトホール２２上のフォトレジストにビット線コンタクトホール３２が開口される。上記のフォトレジストをマスクとして、ＲＩＥ法によって層間絶縁膜３０がエッチングされ、単結晶シリコン層２００の表面までビット線コンタクトホール３２が形成される。
【００４６】
ビット線コンタクトホール３２には、不純物が添加された多結晶シリコンまたはタングステン等からなるビット線コンタクトプラグ３７が埋め込まれ、ＣＭＰ法などにより埋め込み材の表面が層間絶縁膜３０の表面と同一の面になるように平坦化される。
【００４７】
この後、通常の工程により配線層が形成され、ビット線コンタクトプラグ３７およびソース線コンタクトプラグ３５を、それぞれ異なる配線層（ビット線およびソース線）へと接続させて、ＮＡＮＤ型フラッシュメモリが作成される。
【００４８】
なお、ビット線コンタクトホール３２の開口部分の単結晶シリコン層２００から単結晶シリコンをエピタキシャル成長させて、層間絶縁膜３０上に単結晶シリコン層を形成し、図３以下の工程を繰り返すことにより、メモリセルアレイを３層以上に積層することも可能である。
【００４９】
以上説明したように、上記実施例１によれば、シリコンをエピタキシャル成長させて得られた単結晶シリコン層２００の結晶欠陥２６ｂの部分にソース線コンタクトホール３３が形成される。したがって、結晶欠陥の部分に特性の劣化したメモリセルが形成されることなくメモリセルを積層することができる。
【００５０】
なお、上記第1の実施形態においては、電荷蓄積層として浮遊ゲート（導電体）を用いるＦＧ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）型のメモリセルを例としたが、電荷蓄積層として窒化シリコンを用いるＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型のメモリセルに対しても、本発明は有効である。
【００５１】
また、メモリセルユニットに含まれるトランジスタの数は最小でもメモリセルトランジスタが２個あればよい。この場合は、ソース線とビット線の間にメモリセルが１個含まれるＮＯＲ型フラッシュメモリとなる。
【実施例２】
【００５２】
本発明の実施例２は、実施例１と基本的な構成は同一であるが、ソース線コンタクトプラグ３５と単結晶シリコン層２００の上部のｎ型半導体領域２０２とが、ｎ型半導体領域２０２の表面ではなく側面で電気的に接続されている。これにより、単結晶シリコン層２００を2層以上積層した場合でもソース線コンタクトホールが１回のエッチング工程で形成され、各単結晶シリコン層とソース線コンタクトプラグを電気的に接続させることができる。
【００５３】
図９および図１０は、本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの製造方法を示す工程断面図である。これらを参照して本発明の第２の実施形態を説明する。
【００５４】
単結晶シリコン層２００上にメモリセルアレイが形成される工程までは第１の実施形態と同様である。次に、図９に示すように、単結晶シリコン層２００の上に形成されたメモリセルトランジスタ上にＢＰＳＧやＴＥＯＳ等のシリコン酸化膜からなる層間絶縁膜３０を堆積させ、ＣＭＰ法等を用いて層間絶縁膜３０が平坦化される。
【００５５】
次に、層間絶縁膜３０上にフォトレジスト（不図示）を塗布し、フォトリソグラフィ法により、フォトレジストにソース線コンタクトホール２３が開口される。このフォトレジストをマスクにして、ＲＩＥ法を用いてソース線コンタクトホール２３が層間絶縁膜３０、単結晶シリコン層２００、層間絶縁膜１６に形成される。ソース線コンタクトホール２３は、半導体基板１００上のｎ型半導体領域１０２に到達する。
【００５６】
次に、シリコン窒化膜からなる側壁絶縁膜がソース線コンタクトホール２３内および層間絶縁膜３０上に堆積され、ＲＩＥによってソース線コンタクトホール２３内に側壁絶縁膜２４が形成される。
【００５７】
次に、不純物が添加された多結晶シリコンまたはタングステン等からなるソース線コンタクトプラグ２５がソース線コンタクトホールの中に埋め込まれる。ＲＩＥ法またはＣＤＥ法を用いて、ソース線コンタクトプラグ２５は、その上端が、単結晶シリコン層２００に形成されたｎ型半導体領域２０２の下端より上となる範囲でエッチバックされる。このとき、ソース線コンタクトプラグ２５の上端が単結晶シリコン層２００の表面に近すぎると後述のソース線コンタクトプラグ３５とｎ型半導体領域２０２との間の接触面積が小さいために抵抗が高くなり好ましくない。また、ソース線コンタクトプラグ２５の上端がｎ型半導体領域２０２の下端より下になると、ソース線コンタクトプラグ２５とｎ型半導体領域２０２以外の単結晶シリコン層２００とがショートしてしまう。ソース線コンタクトプラグ２５の上端は、ｎ型半導体領域２０２の下端よりわずかに上となるようにエッチバックされることが望ましい。
【００５８】
次に、側壁絶縁膜２４がウェットエッチング等により剥離される。ソース線コンタクトプラグ２５がマスクとなるので、ソース線コンタクトプラグ２５の上面よりも下にある側壁絶縁膜２４は剥離されない。
【００５９】
次に、図１０に示すように、ソース線コンタクトホール２３に、不純物が添加された多結晶シリコンまたはタングステン等からなるソース線コンタクトプラグ３５が埋め込まれ、ＣＭＰ法などによりソース線コンタクトプラグ３５の表面が層間絶縁膜３０の表面と同一の面になるように平坦化される。このとき、ソース線コンタクトプラグ３５はその底面でソース線コンタクトプラグ２５と接続され、その側面で（単結晶シリコン層２００の主面より下で）ｎ型半導体領域２０２と、それぞれ電気的に接続される。
【００６０】
次に、層間絶縁膜３０上にフォトレジスト（不図示）を塗布し、フォトリソグラフィ法によってビット線コンタクトホール２２上のフォトレジストにビット線コンタクトホール３２が開口される。上記のフォトレジストをマスクとして、ＲＩＥ法によって層間絶縁膜３０がエッチングされ、単結晶シリコン層１０４の表面までビット線コンタクトホール３２が形成される。
【００６１】
ビット線コンタクトホール３２には、不純物が添加された多結晶シリコンまたはタングステン等からなるビット線コンタクトプラグ３７が埋め込まれ、ＣＭＰ法などによりビット線コンタクトプラグ３７の表面が層間絶縁膜３０の表面と同一の面に平坦化される。
【００６２】
この後、通常の工程により配線層が形成され、ビット線コンタクトプラグ３７およびソース線コンタクトプラグ３５が、それぞれ異なる配線層（ビット線およびソース線）へと接続されて、ＮＡＮＤ型フラッシュメモリが作成される。
【００６３】
なお、上記のビット線コンタクトプラグの開口部分の単結晶シリコン層２００から単結晶シリコンをエピタキシャル成長させた場合、層間絶縁膜３０上に単結晶シリコン層が形成される。この繰り返しで単結晶シリコン層を２層以上積層させることができる。その場合には、ソース線コンタクトホール２３にソース線コンタクトプラグ３５が埋め込まれた後、ＲＩＥ法またはＣＤＥ法を用いて、ソース線コンタクトプラグ３５の上面を単結晶シリコン層２００の表面付近までエッチバックする。その後に、側壁絶縁膜２４を再度堆積し、ＲＩＥ法で側壁残しを行うことにより側壁絶縁膜２４を再形成し、以下次の（上層の）単結晶シリコン層に対して同様の工程を行えばよい。
【００６４】
一例として、単結晶シリコン層が２層積層されている場合の断面図を図１１に示す。下層の単結晶シリコン層２００および上層の単結晶シリコン層３００は、それぞれ側壁絶縁膜２４によってソース線コンタクトプラグ２５および３５と絶縁されている。上層の単結晶シリコン層３００上にはメモリセルアレイが形成され、メモリセルトランジスタ上にＢＰＳＧやＴＥＯＳ等のシリコン酸化膜からなる層間絶縁膜４０が堆積されている。
【００６５】
以上説明したように、本発明の実施例２によれば、シリコンをエピタキシャル成長させて得られた単結晶シリコン層２００の結晶欠陥２６ｂの部分にソース線コンタクトホール２３を形成することにより、結晶欠陥の部分で特性の劣化したメモリセルを形成することなくメモリセルを積層することができる。また、単結晶シリコン層を2層以上積層した場合でもソース線コンタクトホールを１回のエッチング工程で形成し、各単結晶シリコン層とソース線コンタクトホールのプラグを電気的に接続させることができる。
【符号の説明】
【００６６】
１  ゲート絶縁膜
２、８  多結晶シリコン膜
３  パッド窒化膜
４  素子領域
５  分離溝
６  素子分離絶縁膜
７  ゲート間絶縁膜
７ａ  開口
１０  ゲート側壁酸化膜
１１  浮遊ゲート
１２  下部ゲート電極
１３  シリサイド層
１４  キャップ窒化膜
１７  制御ゲート
１８  上部ゲート電極
２０、３０、４０  層間絶縁膜
２２、３２  ビット線コンタクトホール
２３、３３  ソース線コンタクトホール
２４  側壁絶縁膜
２５、３５  ソース線コンタクトプラグ
２６ａ、２６ｂ  単結晶シリコン層の結晶欠陥
２７  ビット線コンタクトホール中とその上部のｎ型半導体（ビット線コンタクトプラグ）
３７  ビット線コンタクトプラグ
１００  半導体基板（ｐ型）
１０２、２０２  ｎ型半導体領域
２００、３００  単結晶シリコン層（ｐ型）
Ｃ  メモリセルトランジスタ
Ｓ  選択ゲートトランジスタ
Ｇ１  メモリセルトランジスタのゲート電極
Ｇ２  選択ゲートトランジスタのゲート電極
ＷＬ  ワード線
ＳＬ  選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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