(57)【要約】【課題】補正後のオフセット電圧の上限値を補正回路の補正分解能Δよりも小さくすることができる高精度のアナログ／デジタル変換回路を提供すること。【解決手段】入力されたアナログ信号をデジタル信号に変換する通常モードと、比較器のオフセット電圧を補正する補正モードと、を備えたアナログ／デジタル変換回路であって、通常モードにおいて、アナログ信号が入力される第１のアナログ信号入力端子と、第１の基準信号が入力される第１の基準信号入力端子とを有する第１の比較器と、第１の比較器が有するオフセット電圧を補正する第１の補正回路と、を備え、補正モードにおいて、第１のアナログ信号入力端子と第１の基準信号入力端子とに入力される基準信号の電位差が、第１の補正回路の補正分解能をΔ１とした場合、ｎ１Δ１＋Δ１／２（ｎ１：整数）であるアナログ／デジタル変換回路。【選択図】図１
2011040911.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号をデジタル信号に変換する通常モードと、
比較器のオフセット電圧を補正する補正モードと、を備えたアナログ／デジタル変換回路であって、
前記通常モードにおいて、アナログ信号が入力される第１のアナログ信号入力端子と、第１の基準信号が入力される第１の基準信号入力端子とを有する第１の比較器と、
前記第１の比較器が有するオフセット電圧を補正する第１の補正回路と、を備え、
前記補正モードにおいて、前記第１のアナログ信号入力端子と前記第１の基準信号入力端子とに入力される基準信号の電位差が、前記第１の補正回路の補正分解能をΔ１とした場合、ｎ１Δ１＋Δ１／２（ｎ１：整数）であるアナログ／デジタル変換回路。
【請求項２】
前記第１の補正回路が、デジタル／アナログ変換回路を含む請求項１に記載のアナログ／デジタル変換回路。
【請求項３】
前記通常モードにおいて、前記アナログ信号が入力される第２のアナログ信号入力端子と、前記第１の基準信号とは異なる第２の基準信号が入力される第２の基準信号入力端子とを有する第２の比較器と、
前記第２の比較器が有するオフセット電圧を補正する第２の補正回路と、を更に備え、
前記補正モードにおいて、前記第２のアナログ信号入力端子と前記第２の基準信号入力端子とに入力される基準信号の電位差が、前記第２の補正回路の補正分解能をΔ２とした場合、ｎ２Δ２＋Δ２／２（ｎ２：整数）である請求項１又は２に記載のアナログ／デジタル変換回路。
【請求項４】
前記第２の補正回路が、デジタル／アナログ変換回路を含む請求項３に記載のアナログ／デジタル変換回路。
【請求項５】
前記補正モードにおいて、前記第１及び第２の基準信号が補正されることにより、前記第１及び第２の比較器が有するオフセット電圧が補正される請求項３又は４に記載のアナログ／デジタル変換回路。
【請求項６】
前記第１のアナログ信号入力端子に接続された第１のモード切換スイッチと、
前記第２のアナログ信号入力端子に接続された第２のモード切換スイッチと、を更に備える請求項３〜５のいずれか一項に記載のアナログ／デジタル変換回路。
【請求項７】
前記第１のモード切換スイッチと、前記第２のモード切換スイッチとが同一のスイッチにより兼ねられた請求項６に記載のアナログ／デジタル変換回路。
【請求項８】
入力されたアナログ信号をデジタル信号に変換する通常モードと、
比較器のオフセット電圧を補正する補正モードと、を備えたアナログ／デジタル変換回路であって、
前記通常モードにおいて、アナログ信号が入力される第１のアナログ信号入力端子と、第１の基準信号が入力される第１の基準信号入力端子とを有する第１の比較器と、
前記第１の比較器が有するオフセット電圧を補正する第１の補正回路と、を備え、
前記第１の補正回路は、
補正後のオフセット電圧が、０からΔ１（Δ１：当該第１の補正回路の補正分解能）の間の値となるようにオフセット調整量を調整する第１の主補正部と、
前記オフセット調整量をΔ１／２だけシフトする第１の微調整部と、を備えるアナログ／デジタル変換回路。
【請求項９】
前記第１の補正回路がデジタル／アナログ変換回路を含む請求項８に記載のアナログ／デジタル変換回路。
【請求項１０】
前記補正モードにおいて、
前記第１のアナログ信号入力端子と前記第１の基準信号入力端子とが短絡される請求項８又は９に記載のアナログ／デジタル変換回路。
【請求項１１】
前記通常モードにおいて、アナログ信号が入力される第２のアナログ信号入力端子と、前記第１の基準信号とは異なる第２の基準信号が入力される第２の基準信号入力端子とを有する第２の比較器と、
前記第２の比較器が有するオフセット電圧を補正する第２の補正回路と、を更に備え、
前記第２の補正回路は、
補正後のオフセット電圧が、０からΔ２（Δ２：当該第２の補正回路の補正分解能）の間の値となるようにオフセット調整量を調整する第２の主補正部と、
前記オフセット調整量をΔ２／２だけシフトする第２の微調整部と、を備える請求項８〜１０のいずれか一項に記載のアナログ／デジタル変換回路。
【請求項１２】
前記第２の補正回路がデジタル／アナログ変換回路を含む請求項１１に記載のアナログ／デジタル変換回路。
【請求項１３】
前記補正モードにおいて、
前記第２のアナログ信号入力端子と前記第２の基準信号入力端子とが短絡される請求項１１又は１２に記載のアナログ／デジタル変換回路。
【請求項１４】
比較器のオフセット電圧を、補正分解能Δを有する補正回路により補正する補正方法であって、
前記比較器の２つの入力端子に与える電位差を、ｎΔ＋Δ／２（ｎ：整数）に固定し、
前記補正回路から前記比較器に与える補正信号を変化させ、
前記比較器から出力される出力信号に基づいてオフセット調整量を決定する補正方法。
【請求項１５】
比較器のオフセット電圧を、補正分解能Δを有する補正回路により補正する補正方法であって、
前記比較器の２つの入力端子を短絡し、
前記補正回路から前記比較器に与える補正信号を変化させ、
前記比較器から出力される出力信号に基づいてオフセット調整量を決定し、
決定された前記オフセット調整量をΔ／２だけシフトする補正方法。
【請求項１６】
リニアサーチにより前記補正信号を生成する請求項１４又は１５に記載の補正方法。
【請求項１７】
前記比較器の出力信号が第１のレベルから第２のレベルに切り換わった場合、前記補正信号の値を所定の期間保持して、前記第２のレベルを有する信号の出力回数をカウントし、
前記出力回数に基づいて前記オフセット調整量を決定する請求項１４〜１６のいずれか一項に記載の補正方法。
【請求項１８】
バイナリサーチにより前記補正信号を生成する請求項１４又は１５に記載の補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ／デジタル変換回路及び補正方法に関し、特に比較器のオフセット電圧を補正する補正回路を備えるアナログ／デジタル変換回路及び比較器のオフセット電圧の補正方法に関する。
【背景技術】
【０００２】
アナログ／デジタル（Ａ／Ｄ）変換回路は、アナログ信号をデジタル信号に変換するための比較器（コンパレータ）を備えている。ここで、比較器は、製造ばらつきに起因したオフセット電圧を有する。このオフセット電圧が大きい程、Ａ／Ｄ変換器の精度が低下する。特許文献１〜４には、比較器のオフセット電圧を補正する補正回路を備えるアナログ／デジタル変換回路が開示されている。
【０００３】
上記特許文献１〜４に開示されたアナログ／デジタル変換回路では、比較器のオフセット電圧を補正するための補正回路の補正分解能をΔとすると、補正後のオフセット電圧を０〜Δの範囲とすることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７０７５４６５明細書
【特許文献２】特開２００２−３１９８６３号公報
【特許文献３】特開平１０−６５５４２号公報
【特許文献４】特開平８−２７９７５２号公報（米国特許第５６９６５０８明細書）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１〜４に開示されたアナログ／デジタル変換回路では、補正後のオフセット電圧の上限値を補正回路の補正分解能Δよりも小さくすることはできなかった。
【課題を解決するための手段】
【０００６】
本発明に係るアナログ／デジタル変換回路は、
入力されたアナログ信号をデジタル信号に変換する通常モードと、
比較器のオフセット電圧を補正する補正モードと、を備えたアナログ／デジタル変換回路であって、
前記通常モードにおいて、アナログ信号が入力される第１のアナログ信号入力端子と、第１の基準信号が入力される第１の基準信号入力端子とを有する第１の比較器と、
前記第１の比較器が有するオフセット電圧を補正する第１の補正回路と、を備え、
前記補正モードにおいて、前記第１のアナログ信号入力端子と前記第１の基準信号入力端子とに入力される基準信号の電位差が、前記第１の補正回路の補正分解能をΔ１とした場合、ｎ１Δ１＋Δ１／２（ｎ１：整数）であるものである。
【０００７】
本発明に係るアナログ／デジタル変換回路は、
入力されたアナログ信号をデジタル信号に変換する通常モードと、
比較器のオフセット電圧を補正する補正モードと、を備えたアナログ／デジタル変換回路であって、
前記通常モードにおいて、アナログ信号が入力される第１のアナログ信号入力端子と、第１の基準信号が入力される第１の基準信号入力端子とを有する第１の比較器と、
前記第１の比較器が有するオフセット電圧を補正する第１の補正回路と、を備え、
前記第１の補正回路は、
補正後のオフセット電圧が、０からΔ１（Δ１：当該第１の補正回路の補正分解能）の間の値となるようにオフセット調整量を調整する第１の主補正部と、
前記オフセット調整量をΔ１／２だけシフトする第１の微調整部と、を備えるものである。
【０００８】
本発明に係る補正方法は、
比較器のオフセット電圧を、補正分解能Δを有する補正回路により補正する補正方法であって、
前記比較器の２つの入力端子に与える電位差を、ｎΔ＋Δ／２（ｎ：整数）に固定し、
前記補正回路から前記比較器に与える補正信号を変化させ、
前記比較器から出力される出力信号に基づいてオフセット調整量を決定するものである。
【０００９】
本発明に係る補正方法は、
比較器のオフセット電圧を、補正分解能Δを有する補正回路により補正する補正方法であって、
前記比較器の２つの入力端子を短絡し、
前記補正回路から前記比較器に与える補正信号を変化させ、
前記比較器から出力される出力信号に基づいてオフセット調整量を決定し、
決定された前記オフセット調整量をΔ／２だけシフトするものである。
【００１０】
本発明では、比較器の入力端子間電位をｎΔ＋Δ／２（ｎ：整数）としてオフセット調整量を決定するか、あるいは、オフセット調整量を決定した後に決定されたオフセット調整量をΔ／２だけシフトことにより、高精度のアナログ／デジタル変換回路を提供することができる。
【発明の効果】
【００１１】
本発明によれば、補正後のオフセット電圧の上限値を補正回路の補正分解能Δよりも小さくすることができ、高精度のアナログ／デジタル変換回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係るＡ／Ｄ変換器の回路図である。
【図２Ａ】スイッチＳＷの一例を示す回路図である。
【図２Ｂ】通常モードにおけるスイッチＳＷの接続状態の一例を示す図である。
【図２Ｃ】補正モードにおけるスイッチＳＷの接続状態の一例を示す図である。
【図３】図１に示した比較器ＣＭＰの機能モデルを示す図である。
【図４】実施の形態１に係る比較器ＣＭＰ及びデジタル／アナログ変換器ＤＡＣの具体例を示す回路図である。
【図５】実施の形態１に係る補正方法のフローチャートである。
【図６】実施の形態１に係る補正方法の説明するためのグラフである。
【図７】実施の形態１に係る比較器ＣＭＰのオフセット電圧ＯＦＦ、最終補正電圧Ｖｃａｌｆ及び最終調整後オフセット電圧ＯＦＦａｄｊｆの一覧表である。
【図８】実施の形態１に係る比較器ＣＭＰのオフセット電圧ＯＦＦに対する最終調整後オフセット電圧ＯＦＦａｄｊｆ及び最終補正用入力信号Ａ１ｆの変化を示すグラフである。
【図９】実施の形態１の比較例に係る比較器ＣＭＰの機能モデルを示す図である。
【図１０】実施の形態１の比較例に係る補正方法のフローチャートである。
【図１１】実施の形態１の比較例に係る補正方法の説明するためのグラフである。
【図１２】実施の形態１の比較例に係る比較器ＣＭＰのオフセット電圧ＯＦＦ、最終補正電圧Ｖｃａｌｆ及び最終調整後オフセット電圧ＯＦＦａｄｊｆの一覧表である。
【図１３】実施の形態１の比較例に係る比較器ＣＭＰのオフセット電圧ＯＦＦに対する最終調整後オフセット電圧ＯＦＦａｄｊｆ及び最終補正用入力信号Ａ１ｆの変化を示すグラフである。
【図１４】比較器ＣＭＰの入力にオフセット電圧がない場合とある場合とについて、比較器ＣＭＰの出力を模式的に示した図である。
【図１５】実施の形態２に係るＡ／Ｄ変換器の回路図である。
【図１６】実施の形態２の比較例に係るＡ／Ｄ変換器の回路図である。
【図１７】４ｂｉｔのバイナリサーチの概念図である。
【図１８】実施の形態３に係る４ｂｉｔのバイナリサーチ手順について説明するためのグラフである。
【図１９】実施の形態３の比較例に係る４ｂｉｔのバイナリサーチ手順について説明するためのグラフである。
【図２０】実施の形態４に係る補正方法のフローチャートである。
【図２１Ａ】図２０におけるステップＳＴ１２Ａに対応するグラフである。
【図２１Ｂ】図２０におけるステップＳＴ１２Ｂに対応するグラフである。
【図２１Ｃ】図２０におけるステップＳＴ１２Ｃに対応するグラフである。
【図２２】実施の形態５に係る比較器ＣＭＰ及びデジタル／アナログ変換器ＤＡＣの具体例を示す回路図である。
【図２３】実施の形態６に係る並列型Ａ／Ｄ変換器の回路図である。
【図２４】実施の形態７に係る並列型Ａ／Ｄ変換器の回路図である。
【図２５Ａ】実施の形態７の通常モードでの接続状態を模式的に示す図である。
【図２５Ｂ】実施の形態６の通常モードでの接続状態を模式的に示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１４】
（実施の形態１）
図１〜１４を参照して本発明の第１の実施の形態について説明する。まず、図１は、実施の形態１に係るＡ／Ｄ変換器の回路図である。このＡ／Ｄ変換器は、比較器（コンパレータ）ＣＭＰ、デジタル／アナログ変換器ＤＡＣ、スイッチＳＷを備えている。
【００１５】
比較器（コンパレータ）ＣＭＰは、通常の動作を行う通常モードでは、一方の入力端子にアナログ入力信号ＡＩＮが入力され、他方の入力端子に基準電圧ＲＥＦが入力される。例えば基準電圧はグランド電位０Ｖである。そして、比較器ＣＭＰは、アナログ入力信号ＡＩＮを「１（Ｈ：Ｈｉｇｈ）」又は「０（Ｌ：Ｌｏｗ）」に２値化して、出力信号ＯＵＴｃｍｐを出力する。ここで、比較器ＣＭＰは、製造ばらつきに起因したオフセット電圧を有する。
【００１６】
デジタル／アナログ変換器ＤＡＣは、比較器ＣＭＰのオフセット電圧を補正するための補正回路の一態様である。デジタル／アナログ変換器ＤＡＣは、デジタル制御信号に基づいて補正電圧Ｖｃａｌを生成する。ここで、本実施の形態に係るデジタル／アナログ変換器ＤＡＣの分解能をΔとする。
【００１７】
スイッチＳＷは通常モードと、比較器ＣＭＰのオフセット電圧の補正を行う補正モードとを切り替えるスイッチである。通常モードでは、スイッチＳＷを介して比較器ＣＭＰの一方の入力端子にアナログ入力信号ＡＩＮが入力される。一方、補正モードでは、スイッチＳＷを介して比較器ＣＭＰの一方の入力端子に補正用基準電圧ＲＥＦｃａｌ＝ＲＥＦ＋Δ／２が入力される。
【００１８】
図２ＡはスイッチＳＷの一例を示す回路図である。図２Ａでは、スイッチＳＷは２つのＭＯＳトランジスタＴ１、Ｔ２から構成されている。ＭＯＳトランジスタＴ１のソース及びドレインの一方は、補正用基準電圧ＲＥＦ＋Δ／２に接続されている。ＭＯＳトランジスタＴ２のソース及びドレインの一方は、アナログ入力信号ＡＩＮに接続されている。ＭＯＳトランジスタＴ１、Ｔ２のソース及びドレインの他方は、いずれも比較器ＣＭＰの一方の入力端子に接続されている。ＭＯＳトランジスタＴ１、Ｔ２のゲート端子に入力される制御信号により、それぞれのオンオフが制御される。なお、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとのいずれを用いるかについては特に限定されない。
【００１９】
図２Ｂは、通常モードにおけるスイッチＳＷの接続状態の一例を示す図である。クロック信号ＣＬＫがＭＯＳトランジスタＴ２のゲートに入力されている。一方、通常モードでは、ＭＯＳトランジスタＴ１は常時オフとなる。ここで、例えばＭＯＳトランジスタＴ２がＮＭＯＳトランジスタであれば、図２Ｂに示すように、クロック信号ＣＬＫ＝Ｈの場合、ＭＯＳトランジスタＴ２がオンとなり、アナログ入力信号ＡＩＮがサンプリングされる。一方、クロック信号ＣＬＫ＝Ｌの場合、ＭＯＳトランジスタＴ２がオフとなり、サンプリングされたアナログ入力信号ＡＩＮがホールドされる。このような構成では、ＭＯＳトランジスタＴ２が、単にスイッチとして機能しているのみならず、サンプルアンドホールド回路としても機能している。
【００２０】
図２Ｃは、補正モードにおけるスイッチＳＷの接続状態の一例を示す図である。例えば、補正モードのイネーブル信号（不図示）がＭＯＳトランジスタＴ１のゲート端子に入力される。これにより、補正モードでは、ＭＯＳトランジスタＴ１がオンとなる。一方、補正モードでは、ＭＯＳトランジスタＴ２は常時オフとなる。
【００２１】
図３は、図１に示した比較器ＣＭＰの機能モデルを示す図である。図３に示すように、この機能モデルでは、比較器ＣＭＰが理想比較器ＩＣＭＰを備え、内部にオフセット電圧ＯＦＦを有する。補正モードにおいて、オフセット電圧ＯＦＦとデジタル／アナログ変換器ＤＡＣから出力される補正電圧Ｖｃａｌとが加算されることにより、調整後オフセット電圧ＯＦＦａｄｊが生成される。
【００２２】
さらに、調整後オフセット電圧ＯＦＦａｄｊと補正用基準電圧ＲＥＦｃａｌ＝ＲＥＦ＋Δ／２とが加算されることにより、補正用入力信号Ａ１が生成される。この補正用入力信号Ａ１が理想比較器ＩＣＭＰの一方の入力端子に入力される。また、理想比較器ＩＣＭＰの他方の入力端子には、基準電圧ＲＥＦが入力される。そして、理想比較器ＩＣＭＰからの出力信号ＯＵＴｃｍｐに基づいて、オフセット電圧ＯＦＦを相殺するための、すなわち、調整後オフセット電圧ＯＦＦａｄｊをできる限り０Ｖに近づけるための補正電圧Ｖｃａｌを決定することができる。
【００２３】
図４は、本実施の形態に係る比較器ＣＭＰ及びデジタル／アナログ変換器ＤＡＣの具体例を示す回路図である。比較器ＣＭＰは、負荷抵抗Ｒ１、Ｒ２、ＮＭＯＳトランジスタＮ１、Ｎ２、電流源ＣＳを備えている。負荷抵抗Ｒ１、Ｒ２の一端は、いずれも電源に接続されている。負荷抵抗Ｒ１の他端はＮＭＯＳトランジスタＮ１のドレインに接続されている。負荷抵抗Ｒ２の他端はＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ１、Ｎ２のソースは、いずれも電流源ＣＳの一端に接続されている。電流源ＣＳの他端は接地されている。ＮＭＯＳトランジスタＮ１、Ｎ２のゲートにはそれぞれアナログ入力信号ＡＩＮと基準電圧ＲＥＦとが入力されている。そして、負荷抵抗Ｒ２とＮＭＯＳトランジスタＮ２との間のノードから出力信号ＯＵＴｃｍｐが出力される。
【００２４】
デジタル／アナログ変換器ＤＡＣは、４つの電流源ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３を備えている。電流源ＣＳ０が生成する電流量を１とすると、電流源ＣＳ１、ＣＳ２、ＣＳ３が生成する電流量は、それぞれ、２、４、８となる。４つの電流源ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３の一端は、いずれも接地されている。３つの電流源ＣＳ０、ＣＳ１、ＣＳ２の他端は、それぞれスイッチを介して、負荷抵抗Ｒ１とＮＭＯＳトランジスタＮ１との間のノードに共通に接続されている。電流源ＣＳ３の他端は、スイッチを介して、負荷抵抗Ｒ２とＮＭＯＳトランジスタＮ２との間のノード（出力ノード）に接続されている。
【００２５】
図４に示すように、４つの電流源ＣＳ０、ＣＳ１、ＣＳ２、ＣＳ３に接続された各スイッチのオンオフが４ｂｉｔのデジタル制御信号ＤＶｃａｌ[０]〜ＤＶｃａｌ[３]により制御される。デジタル制御信号ＤＶｃａｌ[０]〜ＤＶｃａｌ[３]は、２の補数表示のバイナリ信号である。このデジタル／アナログ変換器ＤＡＣの分解能をΔとすると、ＤＶｃａｌ[３]＝１すなわちＨの場合、補正電圧Ｖｃａｌは−８Δ〜−Δとなり、ＤＶｃａｌ[３]＝０すなわちＬの場合、補正電圧Ｖｃａｌは０〜７Δとなる。このように、デジタル制御信号ＤＶｃａｌに応じて、−８Δ〜７Δの１６段階の補正電圧Ｖｃａｌを生成することができる。
【００２６】
次に、図５を用いて、補正方法について説明する。図５は本実施の形態に係る補正方法のフローチャートである。まず、比較器ＣＭＰのアナログ入力信号ＡＩＮ用入力端子を補正用基準電圧ＲＥＦｃａｌ＝ＲＥＦ＋Δ／２に接続する（ＳＴ１）。次に、デジタル／アナログ変換器ＤＡＣから出力される補正電圧Ｖｃａｌを最も低いスタート電位からΔ分増やす（ＳＴ２）。次に、比較器ＣＭＰの出力がＬ（Ｌｏｗ）であれば、ステップＳＴ２に戻り、補正電圧ＶｃａｌをさらにΔ分増やす（ＳＴ３Ｌｏｗ）。すなわち、比較器ＣＭＰの出力がＨ（Ｈｉｇｈ）になるまで、これを繰り返す。そして、比較器ＣＭＰの出力がＨ（Ｈｉｇｈ）となったら、最終補正電圧Ｖｃａｌｆが決定され、補正が完了する（ＳＴ４）。
【００２７】
次に、図６を用いて、具体例について説明する。基準電圧ＲＥＦ＝０Ｖとしても一般性を失わないので、基準電圧ＲＥＦ＝０Ｖとしている。図６の横軸は、デジタル／アナログ変換器ＤＡＣから出力される補正電圧Ｖｃａｌを示し、単位はデジタル／アナログ変換器ＤＡＣの分解能Δである。上側の縦軸は、調整後オフセット電圧ＯＦＦａｄｊ及び補正用入力信号Ａ１を示し、単位はデジタル／アナログ変換器ＤＡＣの分解能Δである。ここで、ＯＦＦａｄｊ＝ＯＦＦ＋Ｖｃａｌ、また、Ａ１＝ＯＦＦａｄｊ＋Δ／２である。下側の縦軸は、比較器ＣＭＰの出力である。ここで、比較器ＣＭＰは、上述の通り、補正用入力信号Ａ１と基準電圧ＲＥＦ＝０Ｖとを比較する。
【００２８】
図６では、具体例として比較器ＣＭＰのオフセット電圧ＯＦＦが異なる３つの条件について示している。条件１はＯＦＦ＝２．９Δ、条件２はＯＦＦ＝２．１Δ、条件１はＯＦＦ＝−０．２Δである。
【００２９】
条件１（ＯＦＦ＝２．９Δ）について詳細に説明する。補正電圧Ｖｃａｌが−４Δの場合、ＯＦＦａｄｊ＝２．９Δ−４Δ＝−１．１Δ、よって、Ａ１＝−１．１Δ＋Δ／２＝−０．６Δとなる。従って、補正電圧Ｖｃａｌ≦−４Δでは、比較器ＣＭＰの出力はＬである。次に、補正電圧Ｖｃａｌが−３Δの場合、ＯＦＦａｄｊ＝２．９Δ−３Δ＝−０．１Δ、よって、Ａ１＝−０．１Δ＋Δ／２＝０．４Δとなる。従って、比較器ＣＭＰの出力はＨへ切り替わり、補正が完了する。条件１の場合、最終補正電圧Ｖｃａｌｆ＝−３Δとなり、最終調整後オフセット電圧ＯＦＦａｄｊｆ＝２．９Δ−３Δ＝−０．１Δとなる。すなわち、−Δ／２＜ＯＦＦａｄｊｆ≦Δ／２となる。
【００３０】
条件２（ＯＦＦ＝２．１Δ）について詳細に説明する。補正電圧Ｖｃａｌが−３Δの場合、ＯＦＦａｄｊ＝２．１Δ−３Δ＝−０．９Δ、よって、Ａ１＝−０．９Δ＋Δ／２＝−０．４Δとなる。従って、補正電圧Ｖｃａｌ≦−３Δでは、比較器ＣＭＰの出力はＬである。補正電圧Ｖｃａｌが−２Δの場合、ＯＦＦａｄｊ＝２．１Δ−２Δ＝０．１Δ、よって、Ａ１＝０．１Δ＋Δ／２＝０．６Δとなる。従って、比較器ＣＭＰの出力はＨへ切り替わり、補正が完了する。従って、条件２の場合、最終補正電圧Ｖｃａｌｆ＝−２Δとなり、最終調整後オフセット電圧ＯＦＦａｄｊｆ＝２．１Δ−２Δ＝０．１Δとなる。すなわち、−Δ／２＜ＯＦＦａｄｊｆ≦Δ／２となる。
【００３１】
条件３（ＯＦＦ＝−０．２Δ）について詳細に説明する。補正電圧Ｖｃａｌが−Δの場合、ＯＦＦａｄｊ＝−０．２Δ−１Δ＝−１．２Δ、よって、Ａ１＝−１．２Δ＋Δ／２＝−０．７Δとなる。従って、補正電圧Ｖｃａｌ≦−Δでは、比較器ＣＭＰの出力はＬである。補正電圧Ｖｃａｌが０Δの場合、ＯＦＦａｄｊ＝−０．２Δ＋０Δ＝−０．２Δ、よって、Ａ１＝−０．２Δ＋Δ／２＝０．３Δとなる。従って、比較器ＣＭＰの出力はＨへ切り替わり、補正が完了する。従って、条件３の場合、最終補正電圧Ｖｃａｌｆ＝０Δとなり、最終調整後オフセット電圧ＯＦＦａｄｊｆ＝−０．２Δ＋０Δ＝−０．２Δとなる。すなわち、−Δ／２＜ＯＦＦａｄｊｆ≦Δ／２となる。
【００３２】
図７には、比較器ＣＭＰのオフセット電圧ＯＦＦが−１．０≦ΔＯＦＦ≦１．０の場合の最終補正電圧Ｖｃａｌｆ及び最終調整後オフセット電圧ＯＦＦａｄｊｆの一覧表を示す。また、図８には、横軸を比較器ＣＭＰのオフセット電圧ＯＦＦ（単位：Δ）、縦軸を最終調整後オフセット電圧ＯＦＦａｄｊｆ及び最終補正用入力信号Ａ１ｆとするグラフを示す。図７及び図８に示すように、最終調整後オフセット電圧ＯＦＦａｄｊｆが、−Δ／２＜ＯＦＦａｄｊｆ≦Δ／２となっている。これは、図８に示すように、補正モードにおいて比較器ＣＭＰの比較対象となる補正用入力信号Ａ１と、調整後オフセット電圧ＯＦＦａｄｊとをΔ／２ずらすことにより実現される。
【００３３】
図９は、本実施の形態の比較例に係る比較器ＣＭＰの機能モデルを示す図である。図３に示した本実施の形態に係る比較器ＣＭＰの機能モデルとの相違点は、補正モードにおいて、比較器ＣＭＰの入力端子が短絡され、いずれにも基準電圧ＲＥＦが入力されている点である。その他の構成は同様であるため、説明を省略する。
【００３４】
次に、図１０を用いて、比較例に係る補正方法について説明する。図１０は本実施の形態の比較例に係る補正方法のフローチャートである。まず、比較器ＣＭＰの２つの入力端子を短絡する（ＳＴ１１）。次に、デジタル／アナログ変換器ＤＡＣから出力される補正電圧Ｖｃａｌを最も低い電位からΔ分増やす（ＳＴ２）。次に、比較器ＣＭＰの出力がＬ（Ｌｏｗ）であれば、ステップＳＴ２に戻り、補正電圧ＶｃａｌをさらにΔ分増やす（ＳＴ３Ｌｏｗ）。すなわち、比較器ＣＭＰの出力がＨ（Ｈｉｇｈ）になるまで、これを繰り返す。そして、比較器ＣＭＰの出力がＨ（Ｈｉｇｈ）となったら、最終補正電圧Ｖｃａｌｆが決定され、補正が完了する（ＳＴ４）。すなわち、ステップＳＴ２〜ＳＴ４については、図５の本実施の形態に係る補正方法のフローと同様である。
【００３５】
次に、図１１を用いて、具体例について説明する。図６において説明したとおり、基準電圧ＲＥＦ＝０Ｖとしても一般性を失わないので、基準電圧ＲＥＦ＝０Ｖとしている。図６と同様に、図１１の横軸は、デジタル／アナログ変換器ＤＡＣから出力される補正電圧Ｖｃａｌを示し、単位はデジタル／アナログ変換器ＤＡＣの分解能Δである。上側の縦軸は、補正用入力信号Ａ１を示し、単位はデジタル／アナログ変換器ＤＡＣの分解能Δである。ここで、Ａ１＝ＯＦＦａｄｊ（調整後オフセット電圧）＝ＯＦＦ＋Ｖｃａｌである。下側の縦軸は、比較器ＣＭＰの出力である。ここで、比較器ＣＭＰは、上述の通り、補正用入力信号Ａ１と基準電圧ＲＥＦ＝０Ｖとを比較する。
【００３６】
図１１では、具体例として比較器ＣＭＰのオフセット電圧ＯＦＦが異なる３つの条件について示している。３つの条件は、図６と同じであって、条件１はＯＦＦ＝２．９Δ、条件２はＯＦＦ＝２．１Δ、条件１はＯＦＦ＝−０．２Δである。
【００３７】
条件１（ＯＦＦ＝２．９Δ）について詳細に説明する。補正電圧Ｖｃａｌが−３Δの場合、Ａ１＝２．９Δ−３Δ＝−０．１Δとなり、比較器ＣＭＰの出力はＬである。次に、補正電圧Ｖｃａｌが−２Δの場合、Ａ１＝２．９Δ−２Δ＝０．９Δとなり、比較器ＣＭＰの出力はＨへ切り替わり、補正が完了する。条件１の場合、最終補正電圧Ｖｃａｌｆ＝−２Δとなり、最終調整後オフセット電圧ＯＦＦａｄｊｆ＝２．９Δ−２Δ＝０．９Δとなる。すなわち、０＜ＯＦＦａｄｊｆ≦Δとなる。
【００３８】
条件２（ＯＦＦ＝２．１Δ）について詳細に説明する。補正電圧Ｖｃａｌが−３Δの場合、Ａ１＝２．１Δ−３Δ＝−０．９Δとなり、比較器ＣＭＰの出力はＬである。補正電圧Ｖｃａｌが−２Δの場合、Ａ１＝２．１Δ−２Δ＝０．１Δとなり、比較器ＣＭＰの出力はＨへ切り替わり、補正が完了する。従って、条件２の場合、最終補正電圧Ｖｃａｌｆ＝−２Δとなり、最終調整後オフセット電圧ＯＦＦａｄｊｆ＝２．１Δ−２Δ＝０．１Δとなる。すなわち、０＜ＯＦＦａｄｊｆ≦Δとなる。
【００３９】
条件３（ＯＦＦ＝−０．２Δ）について詳細に説明する。補正電圧Ｖｃａｌが０Δの場合、Ａ１＝−０．２Δ＋０Δ＝−０．２Δとなり、比較器ＣＭＰの出力はＬである。補正電圧Ｖｃａｌが１Δの場合、Ａ１＝−０．２Δ＋１Δ＝０．８Δとなり、比較器ＣＭＰの出力はＨへ切り替わり、補正が完了する。従って、条件３の場合、最終補正電圧Ｖｃａｌｆ＝１Δとなり、最終調整後オフセット電圧ＯＦＦａｄｊｆ＝−０．２Δ＋１Δ＝０．８Δとなる。すなわち、０＜ＯＦＦａｄｊｆ≦Δとなる。
【００４０】
図１２には、比較器ＣＭＰのオフセット電圧ＯＦＦが−１．０≦ΔＯＦＦ≦１．０の場合の最終補正電圧Ｖｃａｌｆ及び最終調整後オフセット電圧ＯＦＦａｄｊｆの一覧表を示す。また、図１３には、横軸を比較器ＣＭＰのオフセット電圧ＯＦＦ（単位：Δ）、縦軸を最終調整後オフセット電圧ＯＦＦａｄｊｆ（すなわち最終補正用入力信号Ａ１ｆ）とするグラフを示す。図１２及び図１３に示すように、比較例では最終調整後オフセット電圧ＯＦＦａｄｊｆが、０＜ＯＦＦａｄｊｆ≦Δとなっている。
【００４１】
以上説明したように、比較例では、最終調整後オフセット電圧ＯＦＦａｄｊｆが、０＜ＯＦＦａｄｊｆ≦Δ（Δ：デジタル／アナログ変換器ＤＡＣの分解能）となっている。また、アナログ／デジタル変換回路が複数の比較器を備える場合、アナログ／デジタル変換回路の入出力特性のオフセットの平均成分（システマティックオフセット）が、装置の性能低下の要因となることが知られている。従って、システマティックオフセットを無くすため、比較器の補正後のオフセット電圧の平均値を０に近づけることが好ましい。ここで、比較例では、オフセット電圧の平均値は理論的にΔ／２である。
【００４２】
これに対し、本実施の形態では、補正モードにおける比較器ＣＭＰの入力電位差をΔ／２とすることにより、最終調整後オフセット電圧ＯＦＦａｄｊｆについて、−Δ／２＜ＯＦＦａｄｊｆ≦Δ／２とすることができる。すなわち、デジタル／アナログ変換器ＤＡＣの分解能Δを変更することなく、最終調整後オフセット電圧ＯＦＦａｄｊｆの絶対値を半分にすることができる。これにより、より高精度のＡ／Ｄ変換器を提供することができる。なお、補正モードにおける比較器ＣＭＰの入力電位差はΔ／２とするのが最適であるが、ｎΔ＋Δ／２（ｎ：整数）としても同様の効果を得ることができる。この場合、ｎΔについては、補正動作後に論理で戻せばよいからである。
【００４３】
また、本実施の形態に係る比較器ＣＭＰ及びデジタル／アナログ変換器ＤＡＣの組み合わせを複数備える並列型Ａ／Ｄ変換器では、各比較器ＣＭＰについて−Δ／２＜ＯＦＦａｄｊｆ≦Δ／２とすることができる。さらに、オフセット電圧の平均値を理論的に０とすることができ、システマティックオフセットの無い高精度のＡ／Ｄ変換器を提供することができる。
【００４４】
図１４は、比較器ＣＭＰの入力にオフセット電圧がない場合（理想比較器）と、ある場合とについて、比較器ＣＭＰの出力を模式的に示した図である。上の図は比較器ＣＭＰの模式図である。入力端子に入力電位Ａ、Ｂが与えられている。
【００４５】
下の２つのグラフは、左が比較器ＣＭＰの入力にオフセット電圧がない場合（理想比較器）、右が比較器ＣＭＰの入力にオフセット電圧がある場合である。各グラフの横軸は比較器ＣＭＰの入力電位差（Ａ−Ｂ）、縦軸は比較器ＣＭＰの出力である。比較器としては、ＨからＬへあるいはＬからＨへ切り換わる入力電位差（Ａ−Ｂ）での出力電位の傾きが大きい（ゲインが高い）と高精度となり好ましい。
【００４６】
比較器ＣＭＰの入力にオフセット電圧がない場合、比較器ＣＭＰの出力信号が切り換わる入力電位差（Ａ−Ｂ）＝０において、ゲインが高くなり高精度となる。一方、比較器ＣＭＰの入力にオフセット電圧がある場合、比較器ＣＭＰの出力信号が切り換わる入力電位差（Ａ−Ｂ）が０からずれるため、ゲインが低くなり、比較器としての精度が低下する。
【００４７】
（実施の形態２）
次に、図１５及び１６を参照して本発明の第２の実施の形態について説明する。図１５は実施の形態２に係るＡ／Ｄ変換器の回路図である。本実施の形態では、デジタル／アナログ変換器ＤＡＣにより、基準電圧ＲＥＦを調整し、実施の形態１と同様に、比較器ＣＭＰのオフセット電圧ＯＦＦを調整する。図１５では、便宜的に比較器ＣＭＰのオフセット電圧ＯＦＦを比較器ＣＭＰの外側に描写している。
【００４８】
図１５に示すＡ／Ｄ変換器では、高電位電源ＶＲＴと低電位電源ＶＲＢとの間において、デフォルト基準電圧ＲＥＦ０からマイナス電位側に基準電圧ＲＥＦ−１、ＲＥＦ−２、ＲＥＦ−３が、プラス電位側に基準電圧ＲＥＦ１、ＲＥＦ２、ＲＥＦ３がΔ間隔で抵抗ラダーにより生成されている。基準電圧ＲＥＦ−３〜ＲＥＦ３が生成されるノードは、それぞれスイッチＳＷ−３〜ＳＷ３を介して比較器ＣＭＰの基準電圧入力端子に接続されている。そして、補正モードにおいて、このスイッチＳＷ−３〜ＳＷ３のオンオフがデジタル制御信号ＤＶｃａｌにより制御されている。
【００４９】
補正モードでは、比較器ＣＭＰのアナログ入力信号ＡＩＮ用入力端子には、常時、デフォルト基準電圧ＲＥＦ０からΔ／２だけプラス側にずれたＲＥＦ０＋Δ／２が入力されている。他方、比較器ＣＭＰの基準電圧入力端子には、デジタル制御信号ＤＶｃａｌにより選択されたスイッチＳＷ−３〜ＳＷ３を介して基準電圧ＲＥＦ−３〜ＲＥＦ３のいずれか１つの基準電圧が入力される。
【００５０】
例えば、デジタル制御信号ＤＶｃａｌ＝３の場合には基準電圧ＲＥＦ−３が、デジタル制御信号ＤＶｃａｌ＝０の場合には基準電圧ＲＥＦ０が、デジタル制御信号ＤＶｃａｌ＝−３の場合には基準電圧ＲＥＦ３が、比較器ＣＭＰの基準電圧入力端子に入力される。
【００５１】
すなわち、補正モードにおける比較器ＣＭＰの入力電位差をｎΔ＋Δ／２（ｎ：整数）とすることにより、実施の形態１と同様に最終調整後オフセット電圧ＯＦＦａｄｊｆについて、−Δ／２＜ＯＦＦａｄｊｆ≦Δ／２とすることができる。従って、実施の形態１と同様の効果を得ることができる。
【００５２】
図１６は、実施の形態２の比較例に係るＡ／Ｄ変換器の回路図である。図１５との相違点は、補正モードにおいて、アナログ入力信号ＡＩＮ側端子にデフォルト基準電圧ＲＥＦ０が入力される点である。その他の構成は同様であるため、説明を省略する。図１６のような構成では、実施の形態１の比較例と同様に、最終調整後オフセット電圧ＯＦＦａｄｊｆが、０＜ＯＦＦａｄｊｆ≦Δとなる。
【００５３】
（実施の形態３）
次に、図１７〜１９を参照して本発明の第３の実施の形態について説明する。Ａ／Ｄ変換器の構成は、実施の形態１と同一である。実施の形態１では、最終補正電圧Ｖｃａｌｆをリニアタイプのデジタル制御信号を用いて探索したが、本実施の形態では、バイナリサーチ（２分探索）タイプのデジタル制御信号を用いて探索する。
【００５４】
図１７は４ｂｉｔのバイナリサーチの概念図である。横軸は時間、縦軸は信号を示している。また、点線が探索対象信号、実線がサーチ信号を示している。図１７に示すように、サーチ信号と探索対象信号との大小関係を比較し、探索対象範囲をサーチ回数毎に半分に狭めていく。Ｎｂｉｔ（Ｎ：自然数）のサーチであればＮ回のサーチで、すなわち、４ｂｉｔのバイナリサーチであれば４回のサーチで完了する。一方、リニアタイプの場合、Ｎｂｉｔのサーチであれば最大２Ｎ回のサーチを要する。すなわち、バイナリサーチは、一定時間かつ短時間で比較器ＣＭＰのオフセット電圧ＯＦＦを補正することができる。
【００５５】
図１８を用いて、４ｂｉｔでの最終補正電圧Ｖｃａｌｆのバイナリサーチ手順について説明する。最初のｂｉｔ（ＭＳＢ）では、入力電位差すなわち補正用入力信号Ａ１が正の場合に「１」（Ｈ：Ｈｉｇｈ）、負の場合に「０」（Ｌ：Ｌｏｗ）とする。それ以降の３つのｂｉｔでは、入力電位差すなわち補正用入力信号Ａ１が負の場合に「１」（Ｈ：Ｈｉｇｈ）、正の場合に「０」（Ｌ：Ｌｏｗ）とする。最終ｂｉｔまで判定した後、得られたｂｉｔ列に１を加算した値から最終補正電圧Ｖｃａｌｆが生成される。
【００５６】
図１８の左のグラフは、比較器ＣＭＰのオフセット電圧ＯＦＦ＝０．８Δ（Δ：デジタル／アナログ変換器ＤＡＣの分解能）の場合のバイナリサーチ結果である。図中●は補正用入力信号Ａ１、○は調整後オフセット電圧ＯＦＦａｄｊ、━は補正電圧Ｖｃａｌを示している。
【００５７】
最初のｂｉｔ（ＭＳＢ）では、補正電圧Ｖｃａｌ＝０Δであり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＋Δ／２＝０．８Δ＋Δ／２＝１．３Δとなり、比較器ＣＭＰの出力は１となる。次のｂｉｔでは、補正電圧Ｖｃａｌ＝−４Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＋Δ／２＝０．８Δ−４Δ＋Δ／２＝−２．７Δとなり、比較器ＣＭＰの出力は１となる。次のｂｉｔでは、補正電圧Ｖｃａｌ＝−２Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＋Δ／２＝０．８Δ−２Δ＋Δ／２＝−０．７Δとなり、比較器ＣＭＰの出力は１となる。最後のｂｉｔでは、補正電圧Ｖｃａｌ＝−Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＋Δ／２＝０．８Δ−Δ＋Δ／２＝０．３Δとなり、比較器ＣＭＰの出力は０となる。
【００５８】
すなわち、補正電圧Ｖｃａｌ探索結果は１１１０となる。これに１を加算して、１１１１から最終補正電圧Ｖｃａｌｆ＝−Δが設定される。これにより、最終調整後オフセット電圧ＯＦＦａｄｊｆ＝ＯＦＦ＋Ｖｃａｌｆ＝０．８Δ−Δ＝−０．２Δとなる。
【００５９】
図１８の右のグラフは、比較器ＣＭＰのオフセット電圧ＯＦＦ＝−３．８Δの場合である。最初のｂｉｔ（ＭＳＢ）では、補正電圧Ｖｃａｌ＝０Δであり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＋Δ／２＝−３．８Δ＋Δ／２＝−３．３Δとなり、比較器ＣＭＰの出力は０となる。次のｂｉｔでは、補正電圧Ｖｃａｌ＝４Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＋Δ／２＝−３．８Δ＋４Δ＋Δ／２＝０．７Δとなり、比較器ＣＭＰの出力は０となる。次のｂｉｔでは、補正電圧Ｖｃａｌ＝２Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＋Δ／２＝−３．８Δ＋２Δ＋Δ／２＝−１．３Δとなり、比較器ＣＭＰの出力は１となる。最後のｂｉｔでは、補正電圧Ｖｃａｌ＝３Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＋Δ／２＝−３．８Δ＋３Δ＋Δ／２＝−０．３Δとなり、比較器ＣＭＰの出力は１となる。
【００６０】
すなわち、補正電圧Ｖｃａｌ探索結果は００１１となる。これに１を加算して、０１００から最終補正電圧Ｖｃａｌｆ＝４Δが設定される。これにより、最終調整後オフセット電圧ＯＦＦａｄｊｆ＝ＯＦＦ＋Ｖｃａｌｆ＝−３．８Δ＋４Δ＝０．２Δとなる。
【００６１】
図１９の左のグラフは、比較器ＣＭＰのオフセット電圧ＯＦＦ＝０．８Δの場合のバイナリサーチ結果の比較例である。Ａ／Ｄ変換器の構成は、実施の形態１の比較例と同一である。図中●は補正用入力信号Ａ１、○は調整後オフセット電圧ＯＦＦａｄｊ、━は補正電圧Ｖｃａｌを示している。比較例では、Ａ１＝ＯＦＦａｄｊである。
【００６２】
最初のｂｉｔ（ＭＳＢ）では、補正電圧Ｖｃａｌ＝０Δであり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＝０．８Δとなり、比較器ＣＭＰの出力は１となる。次のｂｉｔでは、補正電圧Ｖｃａｌ＝−４Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＝０．８Δ−４Δ＝−３．２Δとなり、比較器ＣＭＰの出力は１となる。次のｂｉｔでは、補正電圧Ｖｃａｌ＝−２Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＝０．８Δ−２Δ＝−１．２Δとなり、比較器ＣＭＰの出力は１となる。最後のｂｉｔでは、補正電圧Ｖｃａｌ＝−Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＝０．８Δ−Δ＝−０．２Δとなり、比較器ＣＭＰの出力は１となる。
【００６３】
すなわち、補正電圧Ｖｃａｌ探索結果は１１１１となる。これに１を加算して、００００から最終補正電圧Ｖｃａｌｆ＝０Δが設定される。これにより、最終調整後オフセット電圧ＯＦＦａｄｊｆ＝ＯＦＦ＋Ｖｃａｌｆ＝０．８Δとなる。
【００６４】
図１９の右のグラフは、比較器ＣＭＰのオフセット電圧ＯＦＦ＝−３．８Δの場合である。最初のｂｉｔ（ＭＳＢ）では、補正電圧Ｖｃａｌ＝０Δであり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＝−３．８Δとなり、比較器ＣＭＰの出力は０となる。次のｂｉｔでは、補正電圧Ｖｃａｌ＝４Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＝−３．８Δ＋４Δ＝０．２Δとなり、比較器ＣＭＰの出力は０となる。次のｂｉｔでは、補正電圧Ｖｃａｌ＝２Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＋Δ／２＝−３．８Δ＋２Δ＝−１．８Δとなり、比較器ＣＭＰの出力は１となる。最後のｂｉｔでは、補正電圧Ｖｃａｌ＝３Δとなり、Ａ１＝ＯＦＦ＋Ｖｃａｌ＋Δ／２＝−３．８Δ＋３Δ＝−０．８Δとなり、比較器ＣＭＰの出力は１となる。
【００６５】
すなわち、補正電圧Ｖｃａｌ探索結果は００１１となる。これに１を加算して、０１００から最終補正電圧Ｖｃａｌｆ＝４Δが設定される。これにより、最終調整後オフセット電圧ＯＦＦａｄｊｆ＝ＯＦＦ＋Ｖｃａｌｆ＝−３．８Δ＋４Δ＝０．２Δとなる。
【００６６】
上記比較例では、実施の形態１の比較例と同様に、最終調整後オフセット電圧ＯＦＦａｄｊｆが、０＜ＯＦＦａｄｊｆ≦Δとなる。これに対し、本実施の形態では、実施の形態１と同様に最終調整後オフセット電圧ＯＦＦａｄｊｆについて、−Δ／２＜ＯＦＦａｄｊｆ≦Δ／２とすることができる。従って、実施の形態１と同様の効果を得ることができる。
【００６７】
なお、リニアタイプのサーチとバイナリサーチを組み合わせてもよい。特に、前段にバイナリサーチを行った後、後段でリニアタイプのサーチを行うことが好ましい。
【００６８】
（実施の形態４）
次に、図２０を参照して本発明の第４の実施の形態について説明する。図２０は本実施の形態に係る補正方法のフローチャートである。図５に示した実施の形態１に係る補正方法のフローチャートとステップＳＴ１〜ＳＴ３までは同じであるため、説明を省略する。図５の補正方法では、比較器ＣＭＰの出力がＨ（Ｈｉｇｈ）となったら、最終補正電圧Ｖｃａｌｆが決定され、補正が完了する。これに対し、本実施の形態に係る補正方法では、比較器ＣＭＰの出力がＨとなったら、Ｎ（Ｎ：自然数）クロックの間、補正電圧Ｖｃａｌを保持し、Ｈの回数をカウントする（ＳＴ１１）。
【００６９】
比較器ＣＭＰの出力のうちＨの回数がＬ回〜Ｍ回（Ｌ、Ｍ：自然数）の場合（ＳＴ１２Ａ）、最終補正電圧Ｖｃａｌｆが決定され、補正が完了する（ＳＴ４）。ただし、０＜Ｌ＜Ｍ＜Ｎである。比較器ＣＭＰの出力のうちＨの回数がＬ回未満の場合（ＳＴ１２Ｂ）、補正電圧Ｖｃａｌをさらにデジタル／アナログ変換器ＤＡＣの分解能Δ分増やして、ステップＳＴ１１に戻る（ＳＴ１３）。比較器ＣＭＰの出力のうちＨの回数がＭ回を超える場合（ＳＴ１２Ｃ）、補正電圧ＶｃａｌをΔ分減らして、ステップＳＴ１１に戻る（ＳＴ１４）。
【００７０】
図２１Ａ、２１Ｂ、２１Ｃは、それぞれステップＳＴ１２Ａ、ＳＴ１２Ｂ、ＳＴ１２Ｃに対応するグラフである。横軸は時間、縦軸は補正電圧Ｖｃａｌである。図２１Ａ、２１Ｂ、２１Ｃに示すいずれの場合も、比較器ＣＭＰの出力がＨになるまで、１クロック毎にΔずつ補正電圧Ｖｃａｌを増やす。比較器ＣＭＰの出力がＨとなったら、Ｎクロックの間、補正電圧Ｖｃａｌを保持し、Ｈの回数をカウントする。図２１Ａに示すステップＳＴ１２Ａの場合、ここで最終補正電圧Ｖｃａｌｆが決定され、補正が完了する。図２１Ｂに示すステップＳＴ１２Ｂの場合、補正電圧ＶｃａｌをΔ増やして、再度Ｎクロックの間、補正電圧Ｖｃａｌを保持し、Ｈの回数をカウントする。図２１Ｃに示すステップＳＴ１２Ｃの場合、補正電圧ＶｃａｌをΔ減らして、再度Ｎクロックの間、補正電圧Ｖｃａｌを保持し、Ｈの回数をカウントする。
【００７１】
本実施の形態に係る補正方法は、ノイズが多い環境下で使用する場合、特に効果的である。一方、ノイズが少ない場合、ステップＳＴ１２Ｃを省略し、比較器ＣＭＰの出力のＨの回数がＬ回数以上となったら、最終補正電圧Ｖｃａｌｆを決定し、補正が完了するようにすればよい。
【００７２】
（実施の形態５）
次に、図２２を参照して本発明の第５の実施の形態について説明する。図２２は、本実施の形態に係る比較器ＣＭＰ及びデジタル／アナログ変換器ＤＡＣの具体例を示す回路図である。図４の構成に加え、比較器ＣＭＰの出力ノードにデジタル／アナログ変換器ＤＡＣの分解能Δの半分すなわちΔ／２を生成する電流源ＣＳ５が接続されている。具体的には、電流源ＣＳ０が生成する電流量を１とすると、電流源ＣＳ５が生成する電流量は１／２となる。電流源ＣＳ５の一端は接地されている。他端は、スイッチを介して、負荷抵抗Ｒ２とＮＭＯＳトランジスタＮ２との間のノード（出力ノード）に接続されている。
【００７３】
また、本実施の形態では、補正モードにおいて比較器ＣＭＰの２つの入力端子を短絡する。補正モードでは電流源ＣＳ５のスイッチを常時オフし、最終補正電圧Ｖｃａｌｆを決定する。その後、電流源ＣＳ５のスイッチをオンする。あるいは、補正モードでは電流源ＣＳ５のスイッチを常時オンし、最終補正電圧Ｖｃａｌｆを決定する。その後、通常モードにおいて電流源ＣＳ５のスイッチをオフしてもよい。これにより、実施の形態１と同様に、最終調整後オフセット電圧ＯＦＦａｄｊｆについて、−Δ／２＜ＯＦＦａｄｊｆ≦Δ／２とすることができる。従って、実施の形態１と同様の効果を得ることができる。
【００７４】
（実施の形態６）
次に、図２３を参照して本発明の第６の実施の形態について説明する。図２３は、本実施の形態に係る並列型Ａ／Ｄ変換器の回路図である。本実施の形態に係る並列型Ａ／Ｄ変換器は、８組の比較器ＣＭＰ０〜ＣＭＰ７及びデジタル／アナログ変換器ＤＡＣ０〜ＤＡＣ７を備えている。なお、図２３では、便宜的に各比較器ＣＭＰ０〜ＣＭＰ７のオフセット電圧ＯＦＦを比較器ＣＭＰ０〜ＣＭＰ７の外側に描写している。また、比較器及びデジタル／アナログ変換器の個数も８個に限定されるものではない。
【００７５】
高電位電源ＶＲＴと低電位電源ＶＲＢとの間において、基準電圧ＲＥＦ０からプラス電位側に基準電圧ＲＥＦ１〜ＲＥＦ７が、所定の間隔で抵抗ラダーにより順に生成されている。基準電圧ＲＥＦ０〜ＲＥＦ７が生成されるノードは、各比較器ＣＭＰ０〜ＣＭＰ７の基準電圧入力端子に接続されている。一方、各比較器ＣＭＰ０〜ＣＭＰ７のアナログ入力信号ＡＩＮ用入力端子には、補正モードにおいて、スイッチＳＷ０〜ＳＷ７が切り換わることにより、各基準電圧ＲＥＦ０〜ＲＥＦ７にΔ／２（Δ：デジタル／アナログ変換器ＤＡＣ０〜ＤＡＣ７の分解能）が加算された補正用基準電圧ＲＥＦ０２〜ＲＥＦ７２が入力される。
【００７６】
本実施の形態では、実施の形態１と同様に、補正モードにおける各比較器ＣＭＰ０〜ＣＭＰ７の入力電位差をΔ／２とすることにより、最終調整後オフセット電圧ＯＦＦａｄｊｆについて、−Δ／２＜ＯＦＦａｄｊｆ≦Δ／２とすることができる。すなわち、デジタル／アナログ変換器ＤＡＣ０〜ＤＡＣ７の分解能Δを変更することなく、最終調整後オフセット電圧ＯＦＦａｄｊｆの絶対値を半分にすることができる。これにより、より高精度のＡ／Ｄ変換器を提供することができる。また、本実施の形態に係る並列型Ａ／Ｄ変換器では、オフセット電圧の平均値を理論的に０とすることができ、システマティックオフセットの無い高精度のＡ／Ｄ変換器を提供することができる。
【００７７】
（実施の形態７）
次に、図２４、２５Ａ、２５Ｂを参照して本発明の第７の実施の形態について説明する。図２４は、本実施の形態に係る並列型Ａ／Ｄ変換器の回路図である。本実施の形態に係る並列型Ａ／Ｄ変換器は、図２３に示した実施の形態６に係る並列型Ａ／Ｄ変換器と同様、８組の比較器ＣＭＰ０〜ＣＭＰ７及びデジタル／アナログ変換器ＤＡＣ０〜ＤＡＣ７を備えている。なお、図２４でも、便宜的に各比較器ＣＭＰ０〜ＣＭＰ７のオフセット電圧ＯＦＦを比較器ＣＭＰ０〜ＣＭＰ７の外側に描写している。また、比較器及びデジタル／アナログ変換器の個数も８個に限定されるものではない。
【００７８】
実施の形態６では、各比較器ＣＭＰ０〜ＣＭＰ７のアナログ入力信号ＡＩＮ用入力端子にそれぞれスイッチＳＷ０〜ＳＷ７が接続されていたのに対し、本実施の形態では、全比較器ＣＭＰ０〜ＣＭＰ７のアナログ入力信号ＡＩＮ用入力端子が共通にスイッチＳＷに接続されている。すなわち、実施の形態６におけるスイッチＳＷ０〜ＳＷ７が同一のスイッチＳＷにより兼ねられた構成である。また、抵抗ラダーの両端にスイッチＳＷ１１、ＳＷ１２が設けられている。具体的には、スイッチＳＷ１１の一端が高電位電源ＶＲＴに接続され、他端が抵抗ラダーに接続されている。また、スイッチＳＷ１２の一端が低電位電源ＶＲＢに接続され、他端が抵抗ラダーに接続されている。それ以外の構成は実施の形態６と同様であるため、説明を省略する。なお、スイッチＳＷ１１、ＳＷ１２のうちいずれか一方のみを設けることでも同様の効果が得られる。
【００７９】
スイッチＳＷ１１、ＳＷ１２は通常モードでは高電位電源ＶＲＴと低電位電源ＶＲＢとにそれぞれ接続されている。一方、補正モードにおいて、スイッチＳＷ１１、ＳＷ１２がともに基準電位ＲＥＦに接続されることにより、各比較器ＣＭＰ０〜ＣＭＰ７の基準電圧入力端子には共通に基準電圧ＲＥＦが入力される。また、各比較器ＣＭＰ０〜ＣＭＰ７のアナログ入力信号ＡＩＮ側の入力端子には、スイッチＳＷが切り換わることにより、基準電圧ＲＥＦにΔ／２（Δ：デジタル／アナログ変換器ＤＡＣ０〜ＤＡＣ７の分解能）が加算された補正用基準電圧ＲＥＦ＋Δ／２が共通に入力される。
【００８０】
本実施の形態では、実施の形態１と同様に、補正モードにおける各比較器ＣＭＰ０〜ＣＭＰ７の入力電位差をΔ／２とすることにより、最終調整後オフセット電圧ＯＦＦａｄｊｆについて、−Δ／２＜ＯＦＦａｄｊｆ≦Δ／２とすることができる。すなわち、デジタル／アナログ変換器ＤＡＣ０〜ＤＡＣ７の分解能Δを変更することなく、最終調整後オフセット電圧ＯＦＦａｄｊｆの絶対値を半分にすることができる。これにより、より高精度のＡ／Ｄ変換器を提供することができる。また、本実施の形態に係る並列型Ａ／Ｄ変換器では、オフセット電圧の平均値を理論的に０とすることができ、システマティックオフセットの無い高精度のＡ／Ｄ変換器を提供することができる。
【００８１】
図２５Ａは本実施の形態の通常モードでの接続状態を、図２５Ｂは実施の形態６の通常モードでの接続状態を模式的に示す図である。図２５Ａ、２５Ｂを比較すると明らかなように、本実施の形態では、アナログ入力信号ＡＩＮに接続される容量（図中の破線丸印）の数が少ない。そのため、比較器のオフセット電圧補正用スイッチ挿入による入力容量、寄生容量の増加による精度劣化を防止することができる。
【符号の説明】
【００８２】
ＣＭＰ、ＣＭＰ０−ＣＭＰ７  比較器
ＣＳ、ＣＳ０−ＣＳ５  電流源
ＤＡＣ、ＤＡＣ０−ＤＡＣ７  デジタル／アナログ変換器
ＩＣＭＰ  理想比較器
Ｎ１、Ｎ２  ＮＭＯＳトランジスタ
Ｒ１、Ｒ２  負荷抵抗
ＳＷ、ＳＷ０−ＳＷ７、ＳＷ１１、ＳＷ１２  スイッチ
Ｔ１、Ｔ２  トランジスタ
ＶＲＢ  低電位電源
ＶＲＴ  高電位電源
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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