(57)【要約】【課題】クロックや電源の制御を効率よく、且つ、確実に実行可能にして、消費電力を削減する。【解決手段】本発明の半導体装置は、複数の回路ブロック２、１２と、複数の回路ブロック２、１２と電源９との間に設けられたスイッチ１０と、複数の回路ブロック２、１２に各別にクロック信号を出力する複数のクロック出力回路と、複数の回路ブロック２、１２の中の少なくとも１個の回路ブロックへクロック信号が出力された時点で、スイッチ１０をオンして有う複数の回路ブロック２、１２の電源をすべてオンし、複数の回路ブロック２、１２へのクロック信号がすべて停止された時点で、スイッチ１０をオフして複数の回路ブロック２、１２の電源をすべて遮断するように制御するブロック電源制御回路とを備えたものである。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の回路ブロックと、
前記複数の回路ブロックと電源との間に設けられたスイッチと、
前記複数の回路ブロックに各別にクロック信号を出力する複数のクロック出力回路と、
前記複数の回路ブロックの中の少なくとも１個の回路ブロックへクロック信号が出力された時点で、前記スイッチをオンして前記複数の回路ブロックの電源をすべてオンし、前記複数の回路ブロックへのクロック信号がすべて停止された時点で、前記スイッチをオフして前記複数の回路ブロックの電源をすべて遮断するように制御するブロック電源制御回路とを備えたことを特徴とする半導体装置。
【請求項２】
前記複数の回路ブロックの電源がオンされた時点から所定の遅延時間経過後に、前記複数の回路ブロックの出力を有効化する出力遅延回路を備えたことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、消費電力を削減するための回路構成を備えた半導体装置に関する。
【背景技術】
【０００２】
近年の高集積ＩＣでは、回路の大規模化とプロセスの微細化に伴い、消費電力を削減することが非常に重要になっている。消費電力を削減するために、クロックを固定させることにより回路ブロックの動的電力を削減したり、電源を遮断することにより回路ブロックの静的電力を削減したりしている。
【０００３】
従来より用いられているクロック遮断の方法では、ＣＰＵからクロック制御用のレジスタをアクセスし、クロックマスク制御回路のゲート入力論理を制御することにより、回路ブロックへの入力クロックをトグル可能にしたり、固定したりするようにしている。また、従来より用いられている電源遮断の方法では、ＣＰＵから電源制御用のレジスタをアクセスすることにより、電源のスイッチをＯＮ、ＯＦＦして、回路ブロックへの電源を通じさせたり、遮断させたりしている。
【０００４】
上記したクロック制御および電源制御は、個別に行われており、このような制御の一例として特許文献１に記載された構成が知られている。この構成の場合、回路規模の違いによる電源投入からの回路動作の安定時間の違いを、ＣＰＵからレジスタ制御を実行することで対応する、即ち、プログラムで対応するようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−８６５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記従来構成の場合、回路の高集積化が更に進むと、ＣＰＵにより制御されるクロックの個数や個別の電源回路ブロックの個数が多くなると共に、消費電力を少しでも削減するために、回路ブロックが細分化される複雑な構成となるので、プログラム（ソフトウエア）だけでクロックや電源の制御を効率よく、且つ、確実に実行することがかなり困難になってきており、電源の遮断制御を忘れるおそれもあった。
【０００７】
そこで、本発明の目的は、回路を高集積化した場合でも、クロックや電源の制御を効率よく、且つ、確実に実行して、消費電力を削減することができる半導体装置を提供するにことにある。
【課題を解決するための手段】
【０００８】
請求項１の発明によれば、複数の回路ブロックと、前記複数の回路ブロックと電源との間に設けられたスイッチと、前記複数の回路ブロックに各別にクロック信号を出力する複数のクロック出力回路と、前記複数の回路ブロックの中の少なくとも１個の回路ブロックへクロック信号が出力された時点で、前記スイッチをオンして有う複数の回路ブロックの電源をすべてオンし、前記複数の回路ブロックへのクロック信号がすべて停止された時点で、前記スイッチをオフして前記複数の回路ブロックの電源をすべて遮断するように制御するブロック電源制御回路とを備えたので、クロックや電源の制御を効率よく、且つ、確実に実行して、消費電力を削減することができる。
【０００９】
上記構成の場合、請求項２の発明のように、前記複数の回路ブロックの電源がオンされた時点から所定の遅延時間経過後に、前記複数の回路ブロックの出力を有効化する出力遅延回路を備えることが好ましい。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態を示すもので、１個の回路ブロック用のシステム構成のブロック図
【図２】複数個の回路ブロック用のシステム構成のブロック図
【図３】１個の回路ブロック用の電源投入制御のフロチャート
【図４】１個の回路ブロック用の電源投入制御のタイムチャート
【図５】１個の回路ブロック用の電源遮断制御のフロチャート
【図６】１個の回路ブロック用の電源遮断制御のタイムチャート
【図７】複数個の回路ブロック用の電源投入制御のフロチャート
【図８】複数個の回路ブロック用の電源投入制御のタイムチャート
【図９】複数個の回路ブロック用の電源遮断制御のフロチャート
【図１０】複数個の回路ブロック用の電源遮断制御のタイムチャート
【発明を実施するための形態】
【００１１】
以下、本発明の一実施形態について、図１ないし図１０を参照して説明する。まず、図１は、１個の回路ブロックについてのクロック制御と電源制御を実行するための単一ブロック用のシステム構成１を示すブロック図である。このシステム構成１は、図１に示すように、回路ブロックＡ２と、クロック制御レジスタＡ３と、遅延時間設定レジスタ４と、回路ブロックＡ電源等制御回路５と、クロック発生器Ａ６と、クロックゲートＡ７と、出力マスクＡ８とを備えて構成されている。
【００１２】
クロック制御レジスタＡ３は、ＣＰＵ（図示しない）によりアクセスされ、その出力端子３ａは、回路ブロックＡ電源等制御回路５の第１の入力端子５ａとクロックゲートＡ７の第１の入力端子７ａとに接続されている。遅延時間設定レジスタ４は、ＣＰＵによりアクセスされ、その出力端子４ａは、回路ブロックＡ電源等制御回路５の第２の入力端子５ｂに接続されている。クロック発生器Ａ６の出力端子６ａは、クロックゲートＡ７の第２の入力端子７ｂに接続されている。
【００１３】
回路ブロックＡ電源等制御回路５の第１の出力端子５ｃは、電源端子９と回路ブロックＡ２の電源入力端子２ａとを接続する接続線に設けられたスイッチ１０の制御端子に接続されている。回路ブロックＡ電源等制御回路５の第２の出力端子５ｄは、回路ブロックＡ２のリセット端子２ｂに接続されている。回路ブロックＡ電源等制御回路５の第３の出力端子５ｅは、出力マスクＡ８の第３の入力端子８ｃに接続されている。
【００１４】
また、クロックゲートＡ７の出力端子７ｃは、回路ブロックＡ２のクロック端子２ｃに接続されている。回路ブロックＡ２の第１の出力端子２ｄおよび第２の出力端子２ｅは、出力マスクＡ８の第１の入力端子８ａおよび第２の入力端子８ｂに接続されている。出力マスクＡ８の第１の出力端子８ｄおよび第２の出力端子８ｅは、別の回路ブロック（図示しない）に接続されている。
【００１５】
次に、図２は、複数例えば３個の回路ブロックについてのクロック制御と電源制御を実行するための複数ブロック用のシステム構成１１を示すブロック図である。このシステム構成１１においては、回路ブロックＡ２と回路ブロックＢ１２とが電源を共有し、回路ブロックＣ１３は電源が独立している。
【００１６】
上記システム構成１１は、図２に示すように、回路ブロックＡ２と、回路ブロックＢ１２と、回路ブロックＣ１３と、クロック制御レジスタＡ３と、クロック制御レジスタＢ１４と、クロック制御レジスタＣ１５と、遅延時間設定レジスタ４と、回路ブロックＡＢ電源等制御回路１６と、クロック発生器Ａ６と、クロック発生器Ｂ１７と、回路ブロックＣ電源等制御回路１８と、クロック発生器Ｃ１９と、クロックゲートＡ７と、クロックゲートＢ２０と、クロックゲートＣ２１と、出力マスクＡ８と、出力マスクＢ２２と、出力マスクＣ２３とを備えて構成されている。この場合、クロック制御レジスタＡ３、クロック制御レジスタＢ１４、クロック発生器Ａ６、クロック発生器Ｂ１７、クロックゲートＡ７およびクロックゲートＢ２０は、クロック出力回路を構成している。回路ブロックＡＢ電源等制御回路１６はブロック電源制御回路を構成している。遅延時間設定レジスタ４および回路ブロックＡＢ電源等制御回路１６は出力遅延回路を構成している。
【００１７】
クロック制御レジスタＡ３は、ＣＰＵによりアクセスされ、その出力端子３ａは、回路ブロックＡＢ電源等制御回路１６の第１の入力端子１６ａとクロックゲートＡ７の第１の入力端子７ａとに接続されている。クロック制御レジスタＢ１４は、ＣＰＵによりアクセスされ、その出力端子１４ａは、回路ブロックＡＢ電源等制御回路１６の第２の入力端子１６ｂとクロックゲートＢ２０の第１の入力端子２０ａとに接続されている。クロック制御レジスタＣ１５は、ＣＰＵによりアクセスされ、その出力端子１５ａは、回路ブロックＣ電源等制御回路１８の第１の入力端子１８ａとクロックゲートＣ２１の第１の入力端子２１ａとに接続されている。
【００１８】
遅延時間設定レジスタ４は、ＣＰＵによりアクセスされ、その出力端子４ａは、回路ブロックＡＢ電源等制御回路１６の第３の入力端子１６ｃと、回路ブロックＣ電源等制御回路１８の第２の入力端子１８ｂとに接続されている。クロック発生器Ａ６の出力端子６ａは、クロックゲートＡ７の第２の入力端子７ｂに接続されている。クロック発生器Ｂ１７の出力端子１７ａは、クロックゲートＢ２０の第２の入力端子２０ｂに接続されている。クロック発生器Ｃ１９の出力端子１９ａは、クロックゲートＣ２１の第２の入力端子２１ｂに接続されている。
【００１９】
回路ブロックＡＢ電源等制御回路１６の第１の出力端子１６ｄは、電源端子９と、回路ブロックＡ２の電源入力端子２ａおよび回路ブロックＢ１２の電源入力端子１２ａとを接続する接続線に設けられたスイッチ１０の制御端子に接続されている。回路ブロックＡＢ電源等制御回路１６の第２の出力端子１６ｅは、回路ブロックＡ２のリセット端子２ｂに接続されている。回路ブロックＡＢ電源等制御回路１６の第３の出力端子１６ｆは、回路ブロックＢ１２のリセット端子１２ｂに接続されている。回路ブロックＡＢ電源等制御回路１６の第４の出力端子１６ｇは、出力マスクＡ８の第３の入力端子８ｃと出力マスクＢ２２の第３の入力端子２２ｃとに接続されている。
【００２０】
回路ブロックＣ電源等制御回路１８の第１の出力端子１８ｃは、電源端子２４と回路ブロックＣ１３の電源入力端子１３ａとを接続する接続線に設けられたスイッチ２５の制御端子に接続されている。回路ブロックＣ電源等制御回路１８の第２の出力端子１８ｄは、回路ブロックＣ１３のリセット端子１３ｂに接続されている。回路ブロックＣ電源等制御回路１８の第３の出力端子１８ｅは、出力マスクＣ２３の第３の入力端子２３ｃに接続されている。
【００２１】
また、クロックゲートＡ７の出力端子７ｃは、回路ブロックＡ２のクロック端子２ｃに接続されている。回路ブロックＡ２の第１の出力端子２ｄおよび第２の出力端子２ｅは、出力マスクＡ８の第１の入力端子８ａおよび第２の入力端子８ｂに接続されている。出力マスクＡ８の第１の出力端子８ｄおよび第２の出力端子８ｅは、別の回路ブロック（図示しない）に接続されている。
【００２２】
クロックゲートＢ２０の出力端子２０ｃは、回路ブロックＢ１２のクロック端子１２ｃに接続されている。回路ブロックＢ１２の第１の出力端子１２ｄおよび第２の出力端子１２ｅは、出力マスクＢ２２の第１の入力端子２２ａおよび第２の入力端子２２ｂに接続されている。出力マスクＢ２２の第１の出力端子２２ｄおよび第２の出力端子２２ｅは、別の回路ブロック（図示しない）に接続されている。クロックゲートＣ２１の出力端子２１ｃは、回路ブロックＣ１３のクロック端子１３ｃに接続されている。回路ブロックＣ１３の第１の出力端子１３ｄおよび第２の出力端子１３ｅは、出力マスクＣ２３の第１の入力端子２３ａおよび第２の入力端子２３ｂに接続されている。出力マスクＣ２３の第１の出力端子２３ｃおよび第２の出力端子２３ｄは、別の回路ブロック（図示しない）に接続されている。
【００２３】
次に、上記したシステム構成１（図１参照）の動作について、図３ないし図６を参照して説明する。まず、電源を投入する制御について、図３および図４に従って説明する。図３のステップＳ１０において、ＣＰＵにより遅延時間の設定処理、即ち、遅延時間設定レジスタ４に遅延時間を設定する処理が実行される。続いて、ステップＳ２０へ進み、ＣＰＵによりクロック信号のマスクを解除する、具体的には、図４（ａ）に示すように、時刻ｔ１でクロック制御レジスタＡ３から出力されるクロックマスクをハイからロウへ切り替え、クロックゲートＡ７のマスクを解除する。
【００２４】
これにより、ステップＳ３０へ進み、クロック発生器Ａ６からのクロック信号がクロックゲートＡ７を通って出力され（図４（ｃ）参照）、回路ブロックＡ２へ与えられる。これと共に、ステップＳ４０へ進み、回路ブロックＡ電源等制御回路５がスイッチ１０をオンして、回路ブロックＡ２の電源がオンされる（図４（ｂ）参照）。
【００２５】
そして、ステップＳ５０へ進み、回路ブロックＡ電源等制御回路５において、時刻ｔ１から予め設定された遅延時間だけ遅延させた時刻ｔ２でリセット＃をロウからハイへ切り替える（図４（ｄ）参照）。尚、＃は負論理を示す。これにより、ステップＳ６０へ進み、時刻ｔ２で、回路ブロックＡ２がリセットされると共に、出力マスクＡ８のマスクが解除され、即ち、ハイからロウへ切り替えられ（図４（ｅ）参照）、電源投入制御が完了する。
【００２６】
次に、電源を遮断する制御について、図５および図６に従って説明する。まず、図５のステップＳ１１０において、ＣＰＵによりクロック信号をマスクする、具体的には、図６（ａ）に示すように、時刻ｔ３でクロック制御レジスタＡ３から出力されるクロックマスクをロウからハイへ切り替え、クロックゲートＡ７のマスク機能をオンする。
【００２７】
これにより、ステップＳ１２０へ進み、時刻ｔ３から少し遅れた時刻ｔ４で、クロック発生器Ａ６からのクロック信号がクロックゲートＡ７によりマスクされ（図６（ｃ）参照）、回路ブロックＡ２へ与えられなくなる。これと共に、回路ブロックＡ電源等制御回路５において、上記時刻ｔ４でリセット＃をハイからロウへ切り替えることにより、回路ブロックＡ２がリセットされる（図６（ｄ）参照）。続いて、ステップＳ１３０へ進み、時刻ｔ３から設定時間経過した時刻ｔ５で、出力マスクＡ８のマスク機能をオンし、即ち、ロウからハイへ切り替え（図６（ｅ）参照）、回路ブロックＡ２の出力をマスクする。これとともに、ステップＳ１４０へ進み、上記時刻ｔ５で、回路ブロックＡ電源等制御回路５がスイッチ１０をオフして、回路ブロックＡ２の電源を遮断する（図６（ｂ）参照）。これにより、電源遮断制御が完了する。
【００２８】
次に、図２に示す複数の回路ブロックを制御するシステム構成１１の動作について、図７ないし図１０を参照して説明する。まず、電源を投入する制御について、図７および図８に従って説明する。図７のステップＳ２１０において、ＣＰＵにより遅延時間の設定処理、即ち、遅延時間設定レジスタ４に遅延時間を設定する処理が実行される。続いて、ステップＳ２２０へ進み、ＣＰＵによりクロック信号Ａのマスクを解除する、具体的には、図８（ａ）に示すように、時刻ｔ１１でクロック制御レジスタＡ３から出力されるクロックマスクをハイからロウへ切り替え、クロックゲートＡ７のマスクを解除する。
【００２９】
これにより、ステップＳ２３０へ進み、クロック発生器Ａ６からのクロック信号がクロックゲートＡ７を通って出力され（図８（ｄ）参照）、回路ブロックＡ２へ与えられる。これと共に、ステップＳ２４０へ進み、回路ブロックＡＢ電源等制御回路１６がスイッチ１０をオンして、回路ブロックＡ２および回路ブロックＢ１２の電源がオンされる（図８（ｃ）参照）。
【００３０】
そして、ステップＳ２５０へ進み、回路ブロックＡＢ電源等制御回路１６において、時刻ｔ１１から予め設定された遅延時間だけ遅延させた時刻ｔ１２でリセットＡ＃およびリセットＢ＃をロウからハイへ切り替える（図８（ｆ）、図８（ｇ）参照）。尚、＃は負論理を示す。これにより、ステップＳ２６０へ進み、時刻ｔ１２で、回路ブロックＡ２および回路ブロックＢ１２がリセットされると共に、出力マスクＡ８および出力マスクＢ２２のマスクが解除（ハイからロウへ切り替え）される（図８（ｈ）参照）。続いて、ステップＳ２７０へ進み、ＣＰＵによりクロック信号Ｂのマスクを解除する、具体的には、図８（ｂ）に示すように、時刻ｔ１３でクロック制御レジスタＢ１４から出力されるクロックマスクをハイからロウへ切り替え、クロックゲートＢ２０のマスクを解除する。
【００３１】
これにより、ステップＳ２８０へ進み、クロック発生器Ｂ１７からのクロック信号ＢがクロックゲートＢ２０を通って出力され（図８（ｅ）参照）、回路ブロックＢ１２へ与えられ、電源投入制御が完了する。尚、上記した制御では、回路ブロックＡ２へのクロックを先に起動させた後、回路ブロックＢ１２へのクロックを起動させるように制御したが、回路ブロックＢ１２へのクロックを先に起動させた後、回路ブロックＡ２へのクロックを起動させるように制御する場合も、ほぼ同様に制御することができる。
【００３２】
次に、電源を遮断する制御について、図９および図１０に従って説明する。まず、図９のステップＳ３１０において、ＣＰＵによりクロック信号Ａをマスクする、具体的には、図１０（ａ）に示すように、時刻ｔ１４でクロック制御レジスタＡ３から出力されるクロックマスクをロウからハイへ切り替え、クロックゲートＡ７のマスク機能をオンする。
【００３３】
これにより、ステップＳ３２０へ進み、時刻ｔ１４から少し遅れた時刻ｔ１５でクロック発生器Ａ６からのクロック信号ＡがクロックゲートＡ７によりマスクされ（図１０（ｄ）参照）、回路ブロックＡ２へ与えられなくなる。これと共に、回路ブロックＡＢ電源等制御回路１６において、上記時刻ｔ１５でリセットＡ＃をハイからロウへ切り替えることにより、回路ブロックＡ２がリセットされる（図１０（ｆ）参照）。
【００３４】
この後、ステップＳ３３０へ進み、時刻ｔ１６で、ＣＰＵによりクロック信号Ｂをマスクする、具体的には、図１０（ｂ）に示すように、時刻ｔ１６でクロック制御レジスタＢ１４から出力されるクロックマスクをロウからハイへ切り替え、クロックゲートＢ２０のマスク機能をオンする。
【００３５】
これにより、ステップＳ３４０へ進み、時刻ｔ１６から少し遅れた時刻ｔ１７で、クロック発生器Ｂ１７からのクロック信号ＢがクロックゲートＢ２０によりマスクされ（図１０（ｅ）参照）、回路ブロックＢ１２へ与えられなくなる。これと共に、回路ブロックＡＢ電源等制御回路１６において、上記時刻ｔ１７でリセットＢ＃をハイからロウへ切り替えることにより、回路ブロックＢ１２がリセットされる（図１０（ｇ）参照）。
【００３６】
次いで、ステップＳ３５０へ進み、上記時刻１７で出力マスクＡ８および出力マスクＢ２２の各マスク機能をオンし（ロウからハイへ切り替え）、回路ブロックＡ２および回路ブロックＢ１２の各出力をマスクする（図１０（ｈ）参照）。これと共に、ステップＳ３６０へ進み、上記時刻ｔ１７で、回路ブロックＡＢ電源等制御回路１６がスイッチ１０をオフして、回路ブロックＡ２および回路ブロックＢ１２の電源を遮断する（図１０（ｃ）参照）。これにより、回路ブロックＡ２および回路ブロックＢ１２の電源遮断制御が完了する。尚、上記した制御では、回路ブロックＡ２へのクロックを停止させた後、回路ブロックＢ１２へのクロックを停止させるように制御したが、回路ブロックＢ１２へのクロックを停止させた後、回路ブロックＡ２へのクロックを停止させるように制御する場合も、ほぼ同様に制御することができる。
【００３７】
また、システム構成１１（図２参照）の回路ブロックＣ１３については、クロックおよび電源が独立しているので、クロックを起動した時点で電源をオンし、クロックを停止した時点で電源を遮断するように制御する。即ち、上記回路ブロックＣ１３のクロック制御および電源制御としては、前述した１個の回路ブロック用のシステム構成１の制御（図１、図３ないし図６）と同じ制御を実行すればよい。
【００３８】
このような構成の本実施形態においては、２個の回路ブロックＡ２および回路ブロックＢ１２について、回路ブロックＡ２へのクロックを停止させた時点ｔ１４（ｔ１５）では、回路ブロックＡ２へのクロックをマスク（固定）すると共に、回路ブロックＡ２をリセット状態にし、その後、回路ブロックＡ２に加えて回路ブロックＢ１２へのクロックを停止させた時点ｔ１６（ｔ１７）で、回路ブロックＢ１２へのクロックをマスク（固定）すると共に、回路ブロックＢ１２をリセット状態にし、且つ、回路ブロックＡ２および回路ブロックＢ１２の電源を遮断するように制御した。即ち、２個の回路ブロックＡ２および回路ブロックＢ１２へのクロックを停止させた時点で、回路ブロックＡ２および回路ブロックＢ１２の電源を遮断した。
【００３９】
また、反対に、回路ブロックＡ２へのクロックを起動させた時点ｔ１１で、回路ブロックＡ２へのクロックのマスクを解除し、且つ、回路ブロックＡ２および回路ブロックＢ１２の電源をオンし、その後、回路ブロックＡ２に加えて回路ブロックＢ１２へのクロックを起動させた時点ｔ１２で、回路ブロックＢ１２へのクロックのマスクを解除するように制御した。即ち、２個の回路ブロックＡ２または回路ブロックＢ１２の少なくとも一方へのクロックを起動させた時点で、回路ブロックＡ２および回路ブロックＢ１２の電源をオンした。
【００４０】
上記構成によれば、２個の回路ブロックＡ２および回路ブロックＢ１２へのクロックを停止させた時点で、自動的に回路ブロックＡ２および回路ブロックＢ１２の電源が遮断されるので、電源の遮断を忘れるような事態を防止することができ、電源遮断を確実に実行することができ、電力消費を削減できる。
【００４１】
尚、上記実施形態では、２個の回路ブロックＡ２および回路ブロックＢ１２のクロック制御および電源制御を行うシステム構成１１に適用したが、これに限られるものではなく、３個以上（例えば数十個程度）の回路ブロックのクロック制御および電源制御を行うシステム構成に適用しても良い。この構成の場合、３個以上の回路ブロックへのクロックをすべて停止させた時点で、３個以上の回路ブロックの電源をすべて遮断するように制御する。そして、３個以上の回路ブロックの中の少なくとも１個の回路ブロックへのクロックを起動させた時点で、３個以上の回路ブロックの電源をすべてオンするように制御すれば良い。また、いわゆるワンチップの高集積ＩＣの中には、上記した複数の回路ブロックのクロック制御および電源制御を行うシステム構成が多数組み込まれる構成となっている。
【符号の説明】
【００４２】
図面中、１はシステム構成、２は回路ブロックＡ、３はクロック制御レジスタＡ、４は遅延時間設定レジスタ、５は回路ブロックＡ電源等制御回路、６はクロック発生器Ａ、７はクロックゲートＡ、１０はスイッチ、１１はシステム構成、１２は回路ブロックＢ、１３は回路ブロックＣ、１４はクロック制御レジスタＢ、１５はクロック制御レジスタＣ、１６は回路ブロックＡＢ電源等制御回路、１７はクロック発生器Ｂ、１８は回路ブロックＣ電源等制御回路、１９はクロック発生器Ｃ、２０はクロックゲートＢ、２１はクロックゲートＣ、２２は出力マスクＢ、２３は出力マスクＣ、２５はスイッチを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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