(57)【要約】【課題】半導体装置内の半導体チップと、この半導体装置を実装する回路基板とを、半導体チップを搭載するプレーン状導体パターンを介して低インピーダンスで接続すると、半導体チップ由来の高周波電磁ノイズが回路基板に漏洩しやすく、また、外来高周波ノイズが半導体チップに入り込みやすい。【解決手段】本発明の半導体装置では、プレーン状導体パターンにスリットを設けることで所定の長さ及び幅を有する導体配線を形成する。プレーン状導体パターンと、半導体チップとは、この導体配線を介して接続される。その結果、プレーン状導体パターンと、半導体チップとの間の接続を長くすることが出来、インピーダンスも多少高まる。言い換えれば、この導体配線は、所定の長さ及び幅に対応するインダクタンス素子として動作するので、半導体チップの高周波ノイズの入出力が低減する。【選択図】図１２
2011216522.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、
第１の導体層を有し、前記半導体チップを搭載する半導体パッケージ基板と
を具備し、
前記半導体パッケージ基板は、
前記第１の導体層に形成されて、第１の電圧が印加される第１の面状導体と、
前記第１の導体層に形成されて、所定のインダクタンスを有するインダクタンス素子と、
前記第１の導体層において、前記インダクタンス素子および他の導体の間に設けられた導体欠損部と
を具備し、
前記インダクタンス素子は、
一方の端部が前記第１の面状導体に接続されて、他方の端部が前記半導体チップに接続されて、前記所定のインダクタンスに対応する所定の長さおよび幅を有する導体配線
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体パッケージ基板は、
前記第１の面状導体に積層されて、前記第１の電圧が印加される第２の面状導体
をさらに具備する
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記半導体チップは、前記第１の面状導体に搭載されている
半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記半導体チップは、前記第２の面状導体に搭載されており、
前記第１の面状導体は、前記第２の面状導体の下層に積層されており、
前記半導体パッケージ基板は、
前記第１の電圧とは異なる所定の第２の電圧が印加される第３の面状導体
をさらに具備する
半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、
前記第１の電圧は、グラウンドの基準電圧であり、
前記第２の電圧は、電源電圧である
半導体装置。
【請求項６】
請求項１〜４のいずれかに記載の半導体装置において、
前記第１の電圧は、電源電圧であり、
前記第２の電圧は、グラウンドの基準電圧である
半導体装置。
【請求項７】
請求項１〜６のいずれかに記載の半導体装置において、
前記導体配線は、渦巻状である
半導体装置。
【請求項８】
請求項１〜７のいずれかに記載の半導体装置において、
前記半導体パッケージ基板は、
ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）用インターポーザ
を具備する
半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記半導体パッケージ基板は、
リードフレーム
を具備する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体チップを搭載するプレーン状導体パターンを有する半導体装置に係る。
【背景技術】
【０００２】
電磁環境の観点において、無線装置の放射電磁波や、各種電子装置の不要な電磁ノイズが、年々増加している。ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）などの半導体装置は、これらの高周波電磁ノイズにさらされている。このような高周波電磁ノイズなどに対するＬＳＩのイミュニティ性能を向上させる必要性がますます高まっている。
【０００３】
図１は、従来技術による半導体装置の積層構成例を示す部分断面図である。図１は、後述する図２のＢ−Ｂ’による断面図である。
【０００４】
図１の半導体装置は、半導体チップ１と、ボンディングワイヤ２と、グラウンドパターン１２と、グラウンドヴィア５１と、絶縁体５０と、グラウンドプレーン１１と、電源パターン１７と、配線１９と、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）用のボール４とを具備している。
【０００５】
配線１９と、電源パターン１７と、グラウンドプレーン１１と、グラウンドパターン１２とは、下からこの順番に積層されており、各層の間には絶縁体５０が配置されている。ボール４は、配線１９に接続されている。半導体チップ１は、グラウンドパターン１２に搭載されている。
【０００６】
グラウンドヴィア５１は、絶縁体５０を貫通しつつ、配線１９と、グラウンドプレーン１１と、グラウンドパターン１２とに接続されている。ボンディングワイヤ２の両端は、グラウンドパターン１２と、半導体チップ１とにそれぞれ接続されている。
【０００７】
図２は、従来技術による半導体装置の半導体チップを搭載する側の表面導体層の一例を示す平面図である。図２は、上述した図１のＡ−Ａ’による断面図である。
【０００８】
図２の表面導体層は、グラウンドパターン１２と、グラウンドヴィア５１と、グラウンド配線１４と、スリット１５と、電源ヴィア５２と、電源配線１６とを具備している。半導体チップ外形イメージ１ａは、図２の表面導体層に搭載される半導体チップ１のサイズを示している。
【０００９】
電源配線１６は、グラウンドパターン１２と同じ層に配置されている。電源配線１６は、一方では、電源ヴィア５２を介して、電源パターン１７およびボール４に接続されている。または、電源配線１６は、他方では、ボンディングワイヤ２を介して、半導体チップ１に接続される。
【００１０】
スリット１５は、電源配線１６と、グラウンドパターン１２との間に配置されている。スリット１５は、言い換えれば、グラウンドパターン１２における導体の欠落部である。図２の表面導体層において、スリット１５は、電源配線１６と、グラウンドパターン１２とを絶縁するために設けられている。
【００１１】
従来技術の半導体装置では、表面導体層の、半導体チップを搭載する領域のほとんどが、プレーン状なグラウンドパターン１２であることが多い。グラウンドパターン１２と、半導体チップ１のグラウンド端子とを接続するグラウンド配線１４およびボンディングワイヤ２は、その合計の長さが出来るだけ短く設計されるのが一般的である。これは、グラウンド配線１４およびボンディングワイヤ２において、その長さを短くすることで、その等価的なインダクタンスが小さくなるからである。一般的に、配線のインダクタンスを低く抑えることが好ましいことは言うまでもない。
【００１２】
しかし、グラウンドパターン１２には、周辺の回路の影響により、電磁ノイズが乗る場合がある。図３は、半導体装置に悪影響をもたらす高周波成分を含む外来の電磁ノイズ１００ａ、１００ｂについて説明するための概略図である。空間から伝播するこの高周波電磁ノイズ１００ｂは、配線のインダクタンスが低過ぎる場合、半導体装置が実装されたマザーボードなどの回路基板にも伝播しやすい。また、反対に、マザーボードなどの回路基板から発生する高周波電磁ノイズ１００ａは、その上に実装された半導体装置へも伝播しやすい。したがって、このような場合は、ＥＭＣ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ：電磁的不干渉）特性が良好な半導体装置を提供することが難しい。
【００１３】
上記に関連して、特許文献１（特開２００７−０８１３６４号公報）には、プリント基板及び半導体集積回路に係る記載が開示されている。特許文献１のプリント基板は、ＩＣを搭載する。このＩＣは、少なくとも第１の回路と、第１種のペア端子と、第２の回路と、第２種のペア回路とを備える。第１種のペア端子は、第１の回路に接続される第１の電源端子と、第１種のＧＮＤ端子とから成る。第２種のペア端子は、第２の回路に接続される第２の電源端子と、第２種のＧＮＤ端子とから成る。このＩＣにおいて、第１種のペア端子と、第２種のペア端子とは、内部的に分離されている。このプリント基板は、第１の抑制手段が設けられていることを特徴としている。この第１の抑制手段は、第１種のＧＮＤ端子からの配線が第２種のＧＮＤ端子及びプリント基板のＧＮＤパターンへと導かれる経路に、第１の回路の動作によって発生した高周波の電位変動を抑制するためのものである。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００７−０８１３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
半導体パッケージ基板の表面導体層には、半導体チップを搭載するためのプレーン状導体パターンが設けられているのが一般的である。このプレーン状導体パターンは、基準電圧を印加されるグラウンドとして用いられることがある。このように、プレーン状導体パターンを用い、半導体チップと、半導体装置を実装するマザーボードなどの回路基板とを、低インピーダンスで接続する設計が一般的であった。このようにすることで、マザーボードなどの回路基板に設けられたキャパシタから、半導体チップへの電荷供給が、低インピーダンスで行われ、基準電圧が安定に保てるとされていた。しかし、半導体チップ内の高周波電磁ノイズが、マザーボードなどの回路基板に漏洩しやすく、また、外来の高周波電磁ノイズが半導体チップ内に入り込みやすい、という問題点もあった。
【課題を解決するための手段】
【００１６】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
本発明の半導体装置は、半導体チップ（１）と、半導体パッケージ基板（３ａ、３ｂ、６０）とを具備する。ここで、半導体パッケージ基板（３ａ、３ｂ、６０）は、第１の導体層（１０、６０）を有し、半導体チップ（１）を搭載する。前記半導体パッケージ基板（３ａ、３ｂ、６０）は、第１の面状導体（１２、６２）と、インダクタンス素子（１４、６４）と、導体欠損部（１５、６５）とを具備する。ここで、第１の面状導体（１２、６２）は、第１の導体層（１０、６０）に形成されて、第１の電圧が印加される。インダクタンス素子（１４、６４）は、第１の導体層（１０、６０）に形成されて、所定のインダクタンスを有する。導体欠損部（１５、６５）は、第１の導体層（１０、６０）において、インダクタンス素子（１４、６４）および他の導体（１２、１４、６２、６４）の間に設けられている。インダクタンス素子（１４、６４）は、導体配線（１４、６４）を具備する。ここで、導体配線（１４、６４）は、一方の端部が第１の面状導体（１２、６２）に接続されて、他方の端部が半導体チップ（１）に接続されて、所定のインダクタンスに対応する所定の長さおよび幅を有する。
【発明の効果】
【００１８】
本発明の半導体装置では、プレーン状導体パターンにスリットを設けることで所定の長さ及び幅を有する導体配線を形成する。プレーン状導体パターンと、半導体チップとは、この導体配線を介して接続される。その結果、プレーン状導体パターンと、半導体チップとの間の接続を長くすることが出来、インピーダンスも多少高まる。言い換えれば、この導体配線は、所定の長さ及び幅に対応するインダクタンス素子として動作するので、半導体チップの高周波電磁ノイズの入出力が低減する。
【図面の簡単な説明】
【００１９】
【図１】図１は、従来技術による半導体装置の積層構成例を示す部分断面図である。
【図２】図２は、従来技術による半導体装置の半導体チップを搭載する側の表面導体層の一例を示す平面図である。
【図３】図３は、半導体装置に悪影響をもたらす高周波成分を含む外来電磁ノイズについて説明するための概略図である。
【図４Ａ】図４Ａは、本発明の第１の実施形態の半導体装置の全体的な構成を概略的に示す断面図である。
【図４Ｂ】図４Ｂは、本発明の第１の実施形態の半導体装置の積層構成を示す断面図である。
【図５Ａ】図５Ａは、本発明の第１の実施形態の半導体装置の全体的な構成を概略的に示す平面図である。
【図５Ｂ】図５Ｂは、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の構成例を示す平面図である。
【図６】図６は、本実施形態の半導体装置をマザーボードなどの回路基板に実装した場合の概略的な等価回路を示す回路図である。
【図７】図７は、グラウンド配線１４の長さと、幅と、等価的インダクタンスとの関係を概略的に示すグラフである。
【図８】図８は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。
【図９】図９は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。
【図１０】図１０は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。
【図１１】図１１は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。
【図１２】図１２は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。
【図１３】図１３は、本発明の第２の実施形態の半導体装置の積層構成を示す断面図である。
【図１４】図１４は、本発明の第３の実施形態の半導体装置の積層構成を示す断面図である。
【図１５】図１５は、本発明の第４の実施形態の半導体装置の積層構成を示す断面図である。
【図１６】図１６は、本発明の第５の実施形態の半導体装置に用いるリードフレーム６０の構成を示す平面図である。
【図１７】図１７は、本発明の第５の実施形態の半導体装置に用いるリードフレーム６０の別の構成を示す平面図である。
【発明を実施するための形態】
【００２０】
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
【００２１】
（第１の実施形態）
図４Ａは、本発明の第１の実施形態の半導体装置の全体的な構成を概略的に示す断面図である。図４Ａの半導体装置は、半導体チップ１と、チップマウント材８と、半導体パッケージ基板３と、ボンディングワイヤ２と、ソルダーレジスト６と、封止樹脂７と、ボール４とを具備している。半導体パッケージ基板３は、その詳細な構成については後述するが、積層された複数の導体層と、これらの導体層の間に挟まれた絶縁体５０と、導体層を積層方向に接続するグラウンドヴィア５１、電源ヴィア５２、信号ヴィア５３とを具備している。なお、ソルダーレジスト６には、ソルダーレジスト開口６Ａが設けられており、ここを介してボンディングワイヤ２は半導体パッケージ基板３に接続される。
【００２２】
本発明では、後述するように、半導体パッケージ基板３に設けられたスリット１５などの導体欠落部が重要な意味を持つ。一般的には、導電性を持つＡｇ（銀）ペーストがチップマウント材として用いられる場合が多いが、本発明では、半導体チップ１の底面が、これらの導体欠落部を跨いで、導体層の２点を導通してはならない。そこで、半導体チップを搭載する場所にソルダーレジストを残したり、チップマウント材としてＤＡＦ（Ｄｉｅ  Ａｔｔａｃｈ  Ｆｉｌｍ）を用いたりして、半導体チップ１および導体層との間に絶縁体を配置することが必要となる。以降、封止樹脂、チップマウント材およびソルダーレジストについては、図示を省略する。
図４Ｂは、本発明の第１の実施形態の半導体装置の積層構成を示す断面図である。図４Ｂの半導体装置は、半導体チップ１と、ボンディングワイヤ２と、半導体パッケージ基板としての４層パッケージ基板３ｂと、ボール４とを具備している。
【００２３】
図４Ｂの半導体装置は、第１導体層１０と、第２導体層２０と、第３導体層３０と、第４導体層４０と、絶縁体５０と、グラウンドヴィア５１と、図示しない電源ヴィア５２とを具備している。第１導体層１０は、グラウンドパターン１２と、スリット１５と、グラウンド配線１４とを具備している。第２導体層２０は、グラウンドプレーン１１を具備している。第３導体層３０は、電源パターン１７と、図示しない電源配線１６とを具備している。第４導体層４０は、図示しない信号配線１６などの配線１９を具備している。
【００２４】
図５Ａは、本発明の第１の実施形態の半導体装置の全体的な構成を概略的に示す平面図である。図５Ａの半導体装置は、半導体チップ１と、半導体パッケージ基板３と、ボンディングワイヤ２とを具備している。半導体チップ１は、ボンディングパッド１ｂを具備している。半導体パッケージ基板３は、ボンディングパッド１０ａと、ヴィア５１、５２、５３と、配線１４、１６、１８とを具備している。ボンディングワイヤ２の両端は、半導体チップ１のボンディングパッド１ｂおよび半導体パッケージ基板３のボンディングパッド１０ａに、それぞれ接続されている。配線１４、１６、１８の両端は、半導体パッケージ基板３のボンディングパッド１０ａおよびヴィア５１、５２、５３に、それぞれ接続されている。後述するように、ヴィア５１、５２、５３の一部は半導体チップ１の下部に配置されており、このようなヴィア５１、５２、５３に接続された配線１４、１６、１８は、半導体パッケージ３のボンディングパッド１０ａから、半導体チップ１の下部に向かって伸びている。なお、図５Ａではソルダーレジスト６の図示を省略しているので、ソルダーレジスト開口６Ａの範囲を破線で図示している。ソルダーレジスト開口６Ａは、図５Ａでは半導体チップの辺毎に設けられているが、これはあくまでも一例に過ぎず、この形状に限定されない。例えば、ボンディングパッド毎にそれぞれソルダーレジスト開口６Ａを設けても構わない。
【００２５】
図５Ｂは、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の構成例を示す平面図である。すなわち、図５Ｂは、図４Ｂにおける第１導体層１０の平面図の一例である。
【００２６】
図５Ｂの第１導体層１０は、グラウンドパターン１２と、グラウンドヴィア５１と、グラウンド配線１４と、スリット１５とを具備している。半導体チップ外形イメージ１ａは、図５Ｂの表面導体層に搭載される半導体チップ１のサイズを示している。
【００２７】
図４Ｂおよび図５Ｂを参照して、本実施形態の半導体装置の構成要素同士の接続関係を説明する。
【００２８】
４層パッケージ基板３ｂにおいて、第１導体層１０と、第２導体層２０と、第３導体層３０と、第４導体層４０とは、上からこの順番に積層されている。これら４つの導体層１０、２０、３０、４０は、絶縁体５０によって絶縁されている。すなわち、絶縁体５０は、第１導体層１０および第２導体層２０の間と、第２導体層２０および第３導体層３０の間と、第３導体層３０および第４導体層４０の間とに設けられている。
【００２９】
半導体チップ１は、表面導体層としての第１導体層１０に、ソルダーレジストまたはＤＡＦなどの、図示しない絶縁層を介して搭載されている。半導体チップ１は、ボンディングワイヤ２を介して、グラウンド配線１４の一方の端部に接続されている。グラウンド配線１４の他方の端部は、グラウンドパターン１２に接続されている。グラウンドパターン１２は、グラウンドヴィア５１の一方の端部に接続されている。
【００３０】
グラウンドヴィア５１の他方の端部は、配線１９に接続されている。グラウンドヴィア５１は、絶縁体５０を、４層パッケージ基板３ｂの積層方向に貫通している。また、グラウンドヴィア５１は、グラウンドプレーン１１にも接続されている。
【００３１】
配線１９は、ボール４に接続されている。グラウンドヴィアに接続されたボール４は、半導体装置がマザーボードなどの回路基板に実装される際に、接地される必要がある。
【００３２】
スリット１５は、グラウンド配線１４およびグラウンドパターン１２の間に設けられている。言い換えれば、スリット１５は、表面導体層における導体欠損部である。スリット１５の領域には、ソルダーレジストなどの絶縁体があっても良い。
【００３３】
本実施形態の半導体装置では、グラウンドパターン１２にスリット１５を設けたことで、グラウンド配線１４の長さが従来よりも長くなっている。このとき、グラウンド配線１４はインダクタンスを有するので、グラウンド配線１４を意図的に長くすることは、等価的にインダクタンス素子を挿入することに相当する。
【００３４】
図６は、本実施形態の半導体装置をマザーボードなどの回路基板に実装した場合の概略的な等価回路を示す回路図である。図６の等価回路は、半導体チップ１と、パッケージ基板３と、マザーボード５とを具備している。パッケージ基板３は、ボンディングワイヤ２と、グラウンド配線１４と、電源配線１６と、信号配線１８とを具備している。ボンディングワイヤ２は、ボンディングワイヤのインピーダンス２Ｌを具備している。グラウンド配線１４は、グラウンド配線のインピーダンス１４Ｌを具備している。
【００３５】
半導体チップ１は、ボンディングワイヤ２の一方の端部に接続されている。ボンディングワイヤ２の他方の端部は、グラウンド配線１４の一方の端部に接続されている。グラウンド配線１４の他方の端部は、マザーボード５に接続されている。
【００３６】
ここで、半導体チップ１からマザーボード５へ向かう電磁ノイズ１００ｂと、マザーボード５から半導体チップへ向かう電磁ノイズ１００ａについて説明する。半導体チップのグラウンドに乗っている電磁ノイズ１００ｂは、インダクタンス素子としてのボンディングワイヤ２およびグラウンド配線１４のインピーダンス２Ｌ、１４Ｌによって、マザーボード５への伝播量が制御される。また、マザーボード５のグラウンドに乗っている電磁ノイズ１００ａも、インダクタンス素子としてのボンディングワイヤ２およびグラウンド配線１４のインピーダンス２Ｌ、１４Ｌによって、半導体チップ１への伝播量が制御される。
【００３７】
グラウンド配線１４の等価的インダクタンスは、グラウンド配線１４の長さおよび幅に応じて変化する。図７は、グラウンド配線１４の長さと、幅と、等価的インダクタンスとの関係を概略的に示すグラフである。図７のグラフにおいて、横軸はグラウンド配線１４の長さを示し、縦軸はグラウンド配線１４の等価的インダクタンスを示す。また、３本のグラフはグラウンド配線１４の幅の違いによる違いを示す。ここで、一点破線のグラフは大きい幅の場合を、実線のグラフは小さい幅の場合を、破線のグラフは中間的な幅の場合を、それぞれ示している。図７のグラフに示すように、グラウンド配線１４の等価的インダクタンスは、グラウンド配線１４の長さにほぼ比例し、グラウンド配線１４の幅が狭ければ狭いほどその比例係数は大きい。
【００３８】
ただし、グラウンド配線１４の等価的インダクタンスは、実際にはグラウンド配線１４の長さおよび幅以外の、すなわち半導体装置全体の、特にグラウンドパターン１２の構成にも、当然ながら左右される。
【００３９】
本実施形態の半導体装置で副次的に得られるシールド効果について説明する。本実施形態の半導体装置では、第１導体層１０のグラウンド配線１４が、半導体チップ１と、第２導体層２０のグラウンドプレーン１１とに挟まれている。このサンドイッチ構造により、本実施形態のグラウンド配線１４は、外来の高周波電磁ノイズ１００ａ、１００ｂに対するシールド効果を受けている。
【００４０】
図８は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。すなわち、図８は、図４Ｂにおける第１導体層１０の平面図の別の一例である。
【００４１】
図８の第１導体層１０は、２つのグラウンドパターン１２ａ、１２ｂを具備している。図８の第１導体層１０のその他の構成要素は、図５Ｂの場合と同じであるので、さらなる説明を省略する。
【００４２】
第１導体層１０において、２つのグラウンドパターン１２ａ、１２ｂは、スリット１５によって互いに絶縁されている。また、２つのグラウンドパターン１２ａ、１２ｂは、それぞれ別のグラウンドヴィア５１を介して、第２導体層２０のグラウンドプレーン１１やボール４に接続されている。図８の半導体装置の構成要素同士のその他の接続関係は、図５Ｂの場合と同じであるので、さらなる説明を省略する。
【００４３】
本実施形態の半導体装置は、図５Ｂの例では１つのグラウンドパターン１２を具備しているが、図８の例では２つの２つのグラウンドパターン１２ａ、１２ｂは、を具備している。このように、本実施形態の半導体装置では、第１導体層１０のグラウンドパターン１２の総数は、２つであっても構わない。ただし、第２導体層２０のグラウンドプレーン１１は単独であることが望ましい。また、２つのグラウンドパターン１２ａ、１２ｂは、複数のグラウンドヴィア５１をそれぞれ介して接地する必要がある。
【００４４】
図８のグラウンド配線１４の、インダクタンス素子としての動作は、図５Ｂの場合と同じであるので、さらなる説明を省略する。
【００４５】
図９は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。すなわち、図９は、図４Ｂにおける第１導体層１０の平面図の別の一例である。
【００４６】
図９の第１導体層１０は、３つのグラウンドパターン１２ａ、１２ｂ、１２ｃを具備している。図９の第１導体層１０のその他の構成要素は、図５Ｂの場合と同じであるので、さらなる説明を省略する。
【００４７】
第１導体層１０において、３つのグラウンドパターン１２ａ、１２ｂ、１２ｃは、スリット１５によって互いに絶縁されている。また、３つのグラウンドパターン１２ａ、１２ｂ、１２ｃは、それぞれ別のグラウンドヴィア５１を介して、第２導体層２０のグラウンドプレーン１１やボール４に接続されている。図９の半導体装置の構成要素同士のその他の接続関係は、図５Ｂの場合と同じであるので、さらなる説明を省略する。
【００４８】
本実施形態の半導体装置は、図５Ｂの例では１つのグラウンドパターン１２を具備しているが、図９の例では３つのグラウンドパターン１２ａ、１２ｂ、１２ｃを具備している。このように、本実施形態の半導体装置では、第１導体層１０のグラウンドパターン１２が３つであっても構わないし、さらにそれ以上であっても構わない。ただし、第２導体層２０のグラウンドプレーン１１は単独であることが望ましい。また、複数のグラウンドパターン１２は、複数のグラウンドヴィア５１をそれぞれ介して接地する必要がある。
【００４９】
図９のグラウンド配線１４の、インダクタンス素子としての動作は、図５Ｂの場合と同じであるので、さらなる説明を省略する。
【００５０】
図１０は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。すなわち、図１０は、図４Ｂにおける第１導体層１０の平面図の別の一例である。
【００５１】
図１０の第導体層１０は、渦巻状のグラウンド配線１４を具備している。図１０の第１導体層１０のその他の構成要素は、図５Ｂの場合と同じであるので、さらなる説明を省略する。
【００５２】
図１０の場合、グラウンド配線１４の一方の端部は、ボンディングワイヤ２を介して半導体装置１に接続されるので、他方の端部を接続すべきグラウンドパターン１２の面積が小さくなる場合がある。しかし、グラウンド配線１４の渦巻きの中心に、グラウンドパターン１２としてグラウンドヴィア５１を接続可能な面積があれば十分である。図１０の半導体装置の構成要素同士のその他の接続関係は、図５Ｂの場合と同じであるので、さらなる説明を省略する。
【００５３】
図１０のグラウンド配線１４の、インダクタンス素子としての動作は、図５Ｂの場合と同じである。ただし、図１０の場合は、グラウンド配線１４の形状が渦巻状になったことで、グラウンド配線１４の等価的インダクタンスは図５Ｂの場合より大きくなっており、電磁ノイズ１００ａ、１００ｂのさらにダイナミックな制御が可能となる。
【００５４】
図１１は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。すなわち、図１１は、図４Ｂにおける第１導体層１０の平面図の別の一例である。
【００５５】
図１１の第導体層１０は、グラウンドパターン１２の端に配置されたグラウンド配線１４を具備している。図１１の第１導体層１０のその他の構成要素は、図５Ｂの場合と同じであるので、さらなる説明を省略する。
【００５６】
図１１の場合、グラウンド配線１４の一方の長辺はスリット１５によってグラウンドパターン１２から離されているが、他方の長辺はそのまま第１導体層１０の端部である。つまり、図５Ｂの場合ではラウンド配線の両側がスリット１５によってグラウンドパターン１２から分離されていたのに対して、図１１の場合に同じ状態になっているのは片方だけであるが、特段の問題は無い。図１１の半導体装置の構成要素同士のその他の接続関係は、図５Ｂの場合と同じであるので、さらなる説明を省略する。
【００５７】
図１１のグラウンド配線１４の、インダクタンス素子としての動作は、図５Ｂの場合と同じであるので、さらなる説明を省略する。
【００５８】
図１２は、本発明の第１の実施形態の半導体装置で半導体チップを搭載する側の表面導体層の別の構成例を示す平面図である。すなわち、図１２は、図４Ｂにおける第１導体層１０の平面図の別の一例である。
【００５９】
図１２の第１導体層１０は、図５Ｂ、図８、図９、図１０、図１１に示したグラウンド配線１４の複数の構成を同時に有している。このように、本発明の半導体装置の第１導体層１０は、これらの構成を、技術的に矛盾しない範囲において自由に組み合わせて具備していても構わない。
【００６０】
（第２の実施形態）
図１３は、本発明の第２の実施形態の半導体装置の積層構成を示す断面図である。図１３に示す本実施形態の半導体装置は、図４Ｂに示す本発明の第１の実施形態の半導体装置の、第１導体層１０および第２導体層２０を入れ替えたものに等しい。すなわち、本実施形態では、第１導体層１０がグラウンドプレーン１１を具備し、第２導体層２０がグラウンド配線１４と、グラウンドパターン１２と、スリット１５とを具備している。本実施形態の半導体装置の、その他の構成要素は、第１の実施形態に順ずるので、さらなる説明を省略する。
【００６１】
なお、本実施形態の半導体装置でも、グラウンド配線１４の一方の端部がグラウンドパターンに接続されることは、本発明の第１の実施形態と同じである。しかし、グラウンド配線１４の他方の端部は、別のグラウンドパターン１２と、図示しないグラウンドヴィア５１と、第１導体層１０のグラウンドプレーン１１と、ボンディングワイヤ２とを経由して、半導体チップ１に接続される。
【００６２】
本実施形態の半導体装置の構成要素同士の他の接続関係および動作は、第１の実施形態に順ずるので、さらなる説明を省略する。
【００６３】
（第３の実施形態）
図１４は、本発明の第３の実施形態の半導体装置の積層構成を示す断面図である。本実施形態では、スリット１５を設ける導体層に、グラウンドの基準電圧ではなく、電源電圧を印加する。
【００６４】
すなわち、図４Ｂまたは図１３に示す本発明の第１または第２の実施形態では、グラウンドの基準電圧を印加した第１導体層１０または第２導体層２０にスリット１５を設けてグラウンド配線１４の長さおよび幅を調節していた。しかし、図１４に示す本実施形態では、電源電圧を印加した第３導体層３０にスリット１５を設けて電源配線１６の長さおよび幅を調節している。
【００６５】
このとき、第３導体層３０の構成は、第１の実施形態の第１導体層の構成において、グラウンドパターン１２を電源パターン１７に、グラウンド配線１４を電源配線１６に、グラウンドヴィア５１を電源ヴィア５２に、それぞれ読み替えたものに等しいので、さらなる説明を省略する。
【００６６】
その結果、本実施形態では、グラウンド配線１４の代わりに、電源配線１６を介する電磁ノイズ１００ａ、１００ｂを制御することが出来る。
【００６７】
なお、電源電圧を印加する導体層は、第３導体層３０以外の、第１導体層１０や第２導体層２０であっても構わない。例えば、第１導体層１０に電源電圧を印加して、かつ、スリット１５を設けても良い。
【００６８】
（第４の実施形態）
図１５は、本発明の第４の実施形態の半導体装置の積層構成を示す断面図である。本実施形態の半導体パッケージ基板３は、２層パッケージ基板３ａである。本実施形態の２層パッケージ基板３ａは、第１導体層１０および第２導体層を具備している。本実施形態の第１導体層１０および第２導体層は、それぞれ、本発明の第１の実施形態の第１導体層１０および第４導体層４０にそれぞれ対応する。
【００６９】
言い換えれば、本実施形態の半導体装置は、本発明の第１の実施形態の半導体装置から第２導体層２０および第３導体層３０を取り除いたものに等しい。本実施形態の半導体装置の他の構成および動作については、本発明の第１の実施形態の場合に順ずるので、さらなる説明を省略する。
【００７０】
本発明の第１〜第４の実施形態の半導体パッケージは、ＢＧＡパッケージとして用いることが出来る。これらの実施形態で用いる構成は、技術的な矛盾の無い範囲において、自由に組み合わせることが可能である。
【００７１】
（第５の実施形態）
図１６は、本発明の第５の実施形態の半導体装置に用いるリードフレーム６０の構成を示す平面図である。図１６のリードフレーム６０は、グラウンドパターン６２と、スリット６５と、グラウンド配線６４と、ダミー端子６３と、グラウンド端子６６とを具備している。半導体チップ外形イメージ６１は、図１６のグラウンドパターン６２に搭載される半導体チップ１のサイズを示している。
【００７２】
スリット６５は、導体欠落部であって、グラウンドパターン６２からグラウンド配線６４を分離している。なお、半導体チップ１の底面がこれらのスリット６５を跨いで導通しないように、グラウンドパターン６２上に半導体チップ１を搭載する際には、間に絶縁体の層を挟む必要がある。例えば、半導体チップ１をグラウンドパターン６２上に固定する手段として図示しないＤＡＦを使用し、このＤＡＦがこの絶縁体を兼ねても良い。
【００７３】
グラウンド端子６６は、グラウンドパターン６２と、グラウンド配線６４とをこの順番に介して、ダミー端子６３に接続されている。
【００７４】
本実施形態の半導体装置では、半導体チップ１をグラウンドパターン６２に搭載し、半導体チップ１の各端部をリードフレーム６０の各端子に、ボンディングワイヤを介して接続する。このとき、半導体チップ１のグラウンド端子をダミー端子６３に接続し、グラウンド端子６６は半導体チップ１に接続しない。
【００７５】
また、本実施形態の半導体装置を、マザーボードなどの回路基板に実装する際に、グラウンド端子６６を接地し、ダミー端子６３には何も接続しないことが望ましい。
【００７６】
本実施形態のリードフレームを用いることで、本発明の第１〜第４の実施形態に順ずる効果を、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）パッケージでも実現することが可能である。
【００７７】
図１７は、本発明の第５の実施形態の半導体装置に用いるリードフレーム６０の別の構成を示す平面図である。図１７のリードフレーム６０は、図１６のリードフレームに以下の変更を加えたものに等しい。すなわち、図１６におけるダミー端子６３を、グラウンド配線の端部と、有効端子６７とに分ける。図１７のリードフレーム６０の、その他の構成は、図１６の場合と同じであるので、さらなる詳細な説明を省略する。
【００７８】
図１７のように変更することで、図１６では無駄であったダミー端子の代わりに、信号用または電源用に使用可能な端子を１つ増やすことができる。同時に、半導体チップのグラウンド接続も可能であることは言うまでも無い。
【符号の説明】
【００７９】
１  半導体チップ
１ａ  半導体チップ外形イメージ
１ｂ  ボンディングパッド
２  ボンディングワイヤ
２Ｌ  ボンディングワイヤのインピーダンス
３  半導体パッケージ基板
３ａ  ２層パッケージ基板
３ｂ  ４層パッケージ基板
４  ボール
５  マザーボード
６  ソルダーレジスト
６Ａ  ソルダーレジスト開口
７  封止樹脂
８  チップマウント材
１０  第１導体層
１０ａ  ボンディングパッド
１１  グラウンドプレーン
１２、１２ａ、１２ｂ、１２ｃ  グラウンドパターン
１４  グラウンド配線
１４Ｌ  グラウンド配線のインピーダンス
１５  スリット
１６  電源配線
１７  電源パターン
１８  信号配線
１９  配線
２０  第２導体層
３０  第３導体層
４０  第４導体層
５０  絶縁体
５１  グラウンドヴィア
５２  電源ヴィア
５３  信号ヴィア
６０  リードフレーム
６１  半導体チップ外形イメージ
６２  グラウンドパターン
６３  ダミー端子
６４  グラウンド配線
６５  スリット
６６  グラウンド端子
６７  有効端子
１００ａ、１００ｂ  高周波電磁ノイズ
【図１】
2011216522.tif 000003
【図２】
2011216522.tif 000004
【図３】
2011216522.tif 000005
【図４Ａ】
2011216522.tif 000006
【図４Ｂ】
2011216522.tif 000007
【図５Ａ】
2011216522.tif 000008
【図５Ｂ】
2011216522.tif 000009
【図６】
2011216522.tif 000010
【図７】
2011216522.tif 000011
【図８】
2011216522.tif 000012
【図９】
2011216522.tif 000013
【図１０】
2011216522.tif 000014
【図１１】
2011216522.tif 000015
【図１２】
2011216522.tif 000016
【図１３】
2011216522.tif 000017
【図１４】
2011216522.tif 000018
【図１５】
2011216522.tif 000019
【図１６】
2011216522.tif 000020
【図１７】
2011216522.tif 000021