(57)【要約】【課題】構成が単純化され、かつ歩留まりが向上する半導体装置を提供する【解決手段】Ｆｕｓｅ１２２、１３２はＣＰＵ１２０、ＣＰＵ１３０が正常か否かの情報を記憶する。ＣＰＵ１２０は、Ｆｕｓｅ１２２が異常にかかる情報を保持している場合に起動しない。ＣＰＵ１２０は、Ｆｕｓｅ１２２が正常にかかる情報を保持している場合に起動し、起動した後にＣＰＵ１３０を起動させないように制御する。ＣＰＵ１３０は、Ｆｕｓｅ１３２が異常にかかる情報を保持している場合に起動しない。ＣＰＵ１３０は、Ｆｕｓｅ１３２が正常にかかる情報を保持している場合に起動し、起動した後にＦｕｓｅ１２２を参照し、Ｆｕｓｅ１２２が正常にかかる情報を保持する場合にはＣＰＵ１３０を起動しないように制御し、異常にかかる情報を保持する場合にはＣＰＵ１３０の処理を継続すると共にＣＰＵ１２０を起動させないように制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の優先順位を有する第１のプロセッサと、
前記第１のプロセッサが正常か否かを示す第１の故障情報を記憶する第１の記憶部と、
電源投入時に前記第１の故障情報が正常である事を示す値である場合には前記第１のプロセッサを起動させ、前記第１の故障情報が正常でないことを示す値である場合には前記第１のプロセッサを起動させない第１の制御部と、
前記第１の優先順位より低い第２の優先順位を有する第２のプロセッサと、
前記第２のプロセッサが正常か否かを示す第２の故障情報を記憶する第２の記憶部と、
電源投入時に前記第２の故障情報が正常である事を示す値である場合には前記第２のプロセッサを起動させ、前記第２の故障情報が正常でないことを示す値である場合には前記第２のプロセッサを起動させない第２の制御部と、
を有し、
前記第１のプロセッサは、起動時に前記第２のプロセッサの動作を停止させた後に前記第１プロセッサで処理を継続すると共に、前記第２プロセッサは、起動時に前記第１の故障情報を参照し、前記第１の故障情報が正常でないことを示す値である場合には、前記第２のプロセッサで前記処理を継続することを特徴とする半導体装置。
【請求項２】
前記第１のプロセッサは、前記第２のプロセッサの動作を停止させる場合に、前記第２のプロセッサをＷＦＩ（Wait For Interrupt）状態に設定することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の制御部は、電源投入時に前記第１の故障情報が正常ではないことを示す値である場合には、前記前記第１のプロセッサのリセット信号を活性化させた状態に固定することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１のプロセッサへの電源の供給を制御する第１の電源スイッチをさらに有し、
前記第１の制御部は電源投入時に、前記第１の故障情報が正常でないことを示す値である場合には、前記第１のプロセッサへの電源の供給を停止することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
第１の記憶部及び第２の記憶部はヒューズにより構成されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
第１の優先順位を有する第１のプロセッサと、前記第１のプロセッサが正常か否かを示す第１の故障情報を記憶する第１の記憶部と、前記第１の優先順位より低い第２の優先順位を有する第２のプロセッサと、前記第２のプロセッサが正常か否かを示す第２の故障情報を記憶する第２の記憶部と、を備える半導体装置の制御方法であって、
電源投入時に前記第１の故障情報が正常である事を示す値である場合には前記第１のプロセッサを起動させ、前記第１の故障情報が正常でないことを示す値である場合には前記第１のプロセッサを起動させないように制御し、
電源投入時に前記第２の故障情報が正常である事を示す値である場合には前記第２のプロセッサを起動させ、前記第２の故障情報が正常でないことを示す値である場合には前記第２のプロセッサを起動させないように制御し、
前記第１のプロセッサの起動時に前記第２のプロセッサの動作を停止させた後に前記第１プロセッサで処理を継続し、前記第２のプロセッサの起動時に前記第１の故障情報を参照し、前記第１の故障情報が正常でないことを示す値である場合には、前記第２のプロセッサで前記処理を継続することを特徴とする半導体装置の制御方法。
【請求項７】
前記第１のプロセッサの起動時に前記第２のプロセッサの動作を停止させる場合に、前記第２のプロセッサをＷＦＩ（Wait For Interrupt）状態に設定することを特徴とする請求項６に記載の半導体装置の制御方法。
【請求項８】
電源投入時に前記第１の故障情報が正常ではないことを示す値である場合には、前記前記第１のプロセッサのリセット信号を活性化させた状態に固定することを特徴とする請求項６または請求項７に記載の半導体装置の制御方法。
【請求項９】
電源投入時に、前記第１の故障情報が正常でないことを示す値である場合には、前記第１のプロセッサへの電源の供給を停止することを特徴とする請求項６または請求項７に記載の半導体装置の制御方法。
【請求項１０】
第１の記憶部及び第２の記憶部はヒューズにより構成されていることを特徴とする請求項６乃至請求項９のいずれか１項に記載の半導体装置。
【請求項１１】
起動に関する優先順位を有する複数のプロセッサと、
前記複数のプロセッサの各々に対応づけられ、対応づけられたプロセッサが正常か否かを示す故障情報を記憶する複数の記憶部と、を有する半導体装置の制御方法であって、
電源投入時に前記故障情報が正常であることを示す値を保持する前記記憶部と対応するプロセッサを起動させ、前記故障情報が正常ではないことを示す値を保持する前記記憶部と対応するプロセッサを起動させないように制御し、
前記複数のプロセッサの一は、起動時に前記優先順位が最も高い場合には当該プロセッサで処理を継続し、他のプロセッサの前記優先順位が当該プロセッサの前記優先順位よりも高い場合に当該プロセッサでの処理を継続しないことを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその制御方法に関し、特にマルチプロセッサコア型のＣＰＵ（Central Processing Unit）を搭載した半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
現在、プロセッサコアを複数搭載したマルチプロセッサコア型の半導体装置が広く普及している。当該半導体装置においては、複数のプロセッサコアを搭載するためにダイサイズが増大する。ダイサイズの増大により、半導体装置の製造時における歩留まりの低下が問題となっている。
【０００３】
しかしマルチプロセッサコア型の半導体装置であっても、その使用用途によっては搭載されたプロセッサコアの全てを使用しない場合がある。このように一部のプロセッサコアのみを使用すればよい場合、製造工程においていくつかのプロセッサコアに故障があっても、故障していないプロセッサコアのみを使うように制御をする機構を持つことにより良品の半導体装置として出荷することが可能である。
【０００４】
特許文献１には、半導体製造時の部分コア良品チップの救済による歩留まりの向上を可能とする技術が開示されている。図７は、特許文献１に記載のマルチコアプロセッサの構成を示すブロック図である。
【０００５】
特許文献１に記載のマルチコアプロセッサでは、半導体製造時のウェハーテストにて各コアプロセッサの良否状態をヒューズに反映する。あるコアプロセッサが不良状態である場合、当該コアプロセッサに対応するヒューズが切断される。一方、あるコアプロセッサが不良状態ではない場合、当該コアプロセッサに対応するヒューズは切断されない。
【０００６】
ヒューズが切断されている場合、論理ゲート９１ｎ（ｎは１以上の整数）が遮断される。これにより、ＪＴＡＧ（Joint Test Action Group）インターフェイスを介して入力されたロードデータ等は、設定用レジスタ（９１１または９１２）に対して書き込まれない。ロードデータ等が書き込まれないことにより、正常稼働可能なコアプロセッサのみが動作する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−００３９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載のマルチコアプロセッサには、以下の問題がある。特許文献１に記載のマルチコアプロセッサでは、ＪＴＡＧインターフェイスを介して入力される制御信号が全てのコアブロック（Core-n Block）に対する共通の制御信号となってしまう。そのため、各コアブロックに対する個別の制御を行うためには、制御を行いたい回路に対応する専用回路が必要となる。これにより、回路の制御方法が複雑になる。
【０００９】
また、特許文献１に記載の技術では、各コアブロックを制御するための専用の内部論理（図中の９００）が必要となる。当該内部論理の作りこみが必要となるため、半導体装置の設計が複雑になってしまう。さらにまた、既存のコアブロックから異なる種別のコアブロックを用いた半導体装置を設計する場合、新たな制御回路（図７中の９００相当部分）を新たに設計開発する必要性が生じる。
【課題を解決するための手段】
【００１０】
本発明にかかる半導体装置の一態様は、第１の優先順位を有する第１のプロセッサと、前記第１のプロセッサが正常か否かを示す第１の故障情報を記憶する第１の記憶部と、電源投入時に前記第１の故障情報が正常である事を示す値である場合には前記第１のプロセッサを起動させ、前記第１の故障情報が正常でないことを示す値である場合には前記第１のプロセッサを起動させない第１の制御部と、前記第１の優先順位より低い第２の優先順位を有する第２のプロセッサと、前記第２のプロセッサが正常か否かを示す第２の故障情報を記憶する第２の記憶部と、電源投入時に前記第２の故障情報が正常である事を示す値である場合には前記第２のプロセッサを起動させ、前記第２の故障情報が正常でないことを示す値である場合には前記第２のプロセッサを起動させない第２の制御部と、を有し、前記第１のプロセッサは、起動時に前記第２のプロセッサの動作を停止させた後に前記第１プロセッサで処理を継続すると共に、前記第２プロセッサは、起動時に前記第１の故障情報を参照し、前記第１の故障情報が正常でないことを示す値である場合には、前記第２のプロセッサで前記処理を継続することを特徴とするものである。
【００１１】
本発明においては、第１の記憶部及び第２の記憶部が、プロセッサが正常か否かを示す故障情報を記憶し、当該情報を用いてプロセッサの起動処理の制御及び処理の継続の制御を行う。この記憶部に記憶された情報を用いることにより正常なプロセッサのみが動作するように制御されるため、半導体装置の歩留まりの向上が実現される。また、本発明にかかる半導体装置は上述の記憶部を備えることのみにより、正常なプロセッサが動作するように制御可能である。よって回路構成の単純化が図れる。
【発明の効果】
【００１２】
本発明によれば、回路構成が単純化され、かつ、歩留まり向上が可能となる半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる半導体装置の構成を示す図である。
【図２】実施の形態１にかかる半導体装置の選別処理を示す図である。
【図３】実施の形態１にかかるＣＰＵ１、２がともに故障していない場合の半導体装置の動作を示すフローチャートである。
【図４】実施の形態１にかかるＣＰＵ２のみが故障している場合の半導体装置の動作を示すフローチャートである。
【図５】実施の形態１にかかるＣＰＵ１のみが故障している場合の半導体装置の動作を示すフローチャートである。
【図６】実施の形態２にかかる半導体装置の構成を示す図である。
【図７】特許文献１に記載のマルチコアプロセッサの図である。
【発明を実施するための形態】
【００１４】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。以下の例では、ＣＰＵを二つ搭載したマルチプロセッサコア型の半導体装置を想定して説明する。図１は、本実施の形態にかかる半導体装置の構成を示す図である。図１には、半導体装置のハードウェア構成と、ソフトウェア処理と、が記載されている。
【００１５】
半導体装置１００は、Ｒｅｓｅｔ制御回路１１０と、ＣＰＵ１（１２０）と、ＣＰＵＩＤレジスタ１２１と、Ｆｕｓｅ１（１２２）と、論理ゲート１２３と、ＣＰＵ２（１３０）と、ＣＰＵＩＤレジスタ１３１と、Ｆｕｓｅ２（１３２）と、論理ゲート１３３と、を備える。
【００１６】
Ｒｅｓｅｔ制御回路１１０は、ＣＰＵ１（１２０）及びＣＰＵ２（１３０）に対してＲｅｓｅｔ信号を供給するための制御回路である。ＣＰＵ１（１２０）及びＣＰＵ２（１３０）は、プロセッサコアである。
【００１７】
ＣＰＵＩＤレジスタ１２１は、ＣＰＵ１（１２０）のプロセッサＩＤ（プロセッサを識別する識別子）を記憶するためのレジスタである。本例においてＣＰＵＩＤレジスタ１２１には、ＣＰＵ１（１２０）の識別子である"１"が記憶されている。同様に、ＣＰＵＩＤレジスタ１３１は、ＣＰＵ２（１３０）のプロセッサＩＤを記憶するためのレジスタである。本例においてＣＰＵＩＤレジスタ１３１には、ＣＰＵ２（１３０）の識別子である"２"が記憶されている。ＣＰＵＩＤレジスタ１２１及びＣＰＵＩＤレジスタ１３１の値は半導体装置１００の製造時に設定され、書き換えられることが無い値である。
【００１８】
Ｆｕｓｅ１（１２２）は、ＣＰＵ１（１２０）が正常か否かを示す故障情報を記憶する記憶部として動作する。Ｆｕｓｅ１（１２２）の情報は、半導体装置１００の製造時点において設定される。同様に、Ｆｕｓｅ２（１３２）は、ＣＰＵ２（１３０）が正常か否かを示す故障情報を記憶する記憶部として動作する。Ｆｕｓｅ２（１３２）の情報は、半導体装置１００の製造時点において設定される。Ｆｕｓｅ１（１２２）及びＦｕｓｅ２（１３２）は、対応するＣＰＵが正常ではない場合に切断される。
【００１９】
論理ゲート１２３は、ＣＰＵ１（１２０）に対してＲｅｓｅｔ信号を供給する論理ゲートである。論理ゲート１２３は、Ｆｕｓｅ１（１２２）が切断されている場合、すなわちＣＰＵ１（１２０）が正常ではない場合にＲｅｓｅｔ信号をＣＰＵ１（１２０）に出力し続ける。Ｒｅｓｅｔ信号が入力されたＣＰＵ１（１２０）は、起動しない。
【００２０】
論理ゲート１３３は、ＣＰＵ２（１３０）に対してＲｅｓｅｔ信号を供給する論理ゲートである。論理ゲート１３３は、Ｆｕｓｅ２（１３２）が切断されている場合、すなわちＣＰＵ２（１３０）が正常ではない場合にＲｅｓｅｔ信号をＣＰＵ２（１３０）に出力し続ける。Ｒｅｓｅｔ信号が入力されたＣＰＵ２（１３０）は、起動しない。
【００２１】
次に、各ＣＰＵの起動時に実行されるソフトウェアの制御について図１（Ｂ）を用いて説明する。各ＣＰＵは、対応するＦｕｓｅが切断されていない場合に起動する（Ｓ１）。対応するＦｕｓｅが切断されている場合、各ＣＰＵにはＲｅｓｅｔ信号が供給されるため、当該ＣＰＵは起動することが出来ない。各ＣＰＵは、起動が成功した場合にリセットベクタに書き込まれている命令を実行する。
【００２２】
起動（Ｓ１）の後に、各ＣＰＵは対応するＣＰＵＩＤレジスタからＣＰＵＩＤを読み出す（Ｓ２）。各ＣＰＵは、読み出したＣＰＵＩＤから自身がＣＰＵ１（１２０）であるか否かを判定する（Ｓ３）。
【００２３】
起動したＣＰＵがＣＰＵ１（１２０）である場合（Ｓ３：Ｙｅｓ）、当該ＣＰＵは、ＣＰＵ２（１３０）をＷＦＩ（Wait For Interrupt）の状態に設定する（Ｓ４）。その後に、ＣＰＵ１である当該ＣＰＵは通常処理に移行する。
【００２４】
一方、起動したＣＰＵがＣＰＵ１（１２０）ではない場合（Ｓ３：Ｎｏ）、当該ＣＰＵはＦｕｓｅ１（１２２）を読み出す（Ｓ６）。起動した当該ＣＰＵは、読み出したＦｕｓｅ１（１２２）の状態からＣＰＵ１（１２０）が故障している（Ｆａｉｌ状態）か否かを判定する（Ｓ７）。
【００２５】
ＣＰＵ１（１２０）が故障している場合（Ｓ７：Ｙｅｓ）、起動したＣＰＵはＣＰＵ１（１２０）をＷＦＩ状態に設定し（Ｓ８）、通常処理に移行する。一方、ＣＰＵ１（１２０）が故障していない場合（Ｓ７：Ｎｏ）、当該ＣＰＵは自身をＷＦＩ状態に設定する（Ｓ１０）。
【００２６】
続いて、本実施の形態にかかる半導体装置の選別処理について図２を用いて説明する。本例では、選別対象となる半導体装置の各ＣＰＵに対応するＦｕｓｅには、製造時の故障情報が反映されている。すなわち、製造時に故障しているＣＰＵに対応するＦｕｓｅは切断されている。なお、各ＣＰＵが故障しているか否かは例えばウェハーテストの結果により判断される。
【００２７】
選別時には、選別対象の半導体装置のＦｕｓｅ１及びＦｕｓｅ２の状態を調べる。Ｆｕｓｅ１及びＦｕｓｅ２が共にＦａｉｌ状態（切断されている状態）ではない場合、当該半導体装置はマルチコア対応製品としても、シングルコア対応製品としても出荷することが可能である。
【００２８】
Ｆｕｓｅ１またはＦｕｓｅ２のいずれか一方がＦａｉｌ状態（切断されている状態）である場合、当該半導体装置はシングルコア対応製品として出荷が可能である。この場合、Ｆａｉｌ状態ではないＦｕｓｅに対応づけられたＣＰＵが動作する。
【００２９】
Ｆｕｓｅ１及びＦｕｓｅ２がＦａｉｌ状態（切断されている状態）である場合、当該半導体装置はシングルコア対応製品としても、マルチコア対応製品としても動作することが出来ない。そのため、当該半導体装置は出荷することが出来ない。
【００３０】
次に、本実施の形態にかかる半導体装置において、ＣＰＵ１、２がともに故障していなかった場合、すなわちＦｕｓｅ１及びＦｕｓｅ２が切断されていない場合の処理フローについて図３を用いて説明する。
【００３１】
ＣＰＵ１は、Ｆｕｓｅ１が切断されていないため、起動する（Ｓ１）。起動したＣＰＵ１は、リセットベクタに格納されている処理内容をプログラムカウンタにセットし、実行する。続いてＣＰＵ１は、ＣＰＵＩＤを読み込む（Ｓ２）。ここで、ＣＰＵ１が読み込んだＣＰＵＩＤは"ＣＰＵ１"にかかるものであるため（Ｓ３：Ｙｅｓ）、ＣＰＵ１はＣＰＵ２をＷＦＩの状態に設定する（Ｓ４）。そして、ＣＰＵ１は通常処理に移行する（Ｓ５）。
【００３２】
ＣＰＵ２は、Ｆｕｓｅ２が切断されていないため、起動する（Ｓ１）。起動したＣＰＵ２はリセットベクタに格納されている処理に内容をプログラムカウンタにセットし、実行する。続いてＣＰＵ１は、ＣＰＵＩＤを読み込む（Ｓ２）。ここで、ＣＰＵ１が読み込んだＣＰＵＩＤは"ＣＰＵ１"にかかるものではないため（Ｓ３：Ｎｏ）、ＣＰＵ１に対応するＦｕｓｅを読み込む（Ｓ６）。Ｆｕｓｅは切断されていないため、ＣＰＵ２はＣＰＵ１が正常であると判定し（Ｓ７：Ｎｏ）、ＣＰＵ２はＣＰＵ２自身をＷＦＩ状態に設定する（Ｓ１０）。
【００３３】
次に、本実施の形態にかかる半導体装置において、ＣＰＵ２のみが故障していた場合、すなわちＦｕｓｅ２のみが切断されていた場合の処理フローについて図４を用いて説明する。
【００３４】
ＣＰＵ１は、Ｆｕｓｅ１が切断されていないため、起動し（Ｓ１）、ＣＰＵＩＤを読み込む（Ｓ２）。ここで、ＣＰＵ１が読み込んだＣＰＵＩＤは"ＣＰＵ１"にかかるものであるため（Ｓ３：Ｙｅｓ）、ＣＰＵ１はＣＰＵ２をＷＦＩの状態に設定する（Ｓ４）。そして、ＣＰＵ１は通常処理に移行する（Ｓ５）。
【００３５】
次にＣＰＵ２にかかる動作ついて説明する。Ｆｕｓｅ２が切断されているため、ＣＰＵ２は常にＲｅｓｅｔ状態、すなわち起動しないように制御される。ＣＰＵ２は起動しないため、ＣＰＵＩＤの読み込み等の処理は実行されない。これにより、ＣＰＵ２のみが製造時点において故障していた場合、ＣＰＵ１のみが正常動作するように制御される。
【００３６】
次に、本実施の形態にかかる半導体装置において、ＣＰＵ１のみが故障していた場合、すなわちＦｕｓｅ１のみが切断されていた場合の処理フローについて図５を用いて説明する。
【００３７】
まず、ＣＰＵ１にかかる動作ついて説明する。Ｆｕｓｅ１が切断されているため、ＣＰＵ１は常にＲｅｓｅｔ状態、すなわち起動しないように制御される。このため、ＣＰＵＩＤの読み込み等の処理は実行されない。
【００３８】
次にＣＰＵ２にかかる動作について説明する。ＣＰＵ２は、Ｆｕｓｅ２が切断されていないため、起動する（Ｓ１）。起動したＣＰＵ２は、自身のＣＰＵＩＤを読み込む（Ｓ２）。ここで、ＣＰＵ２が読み込んだＣＰＵＩＤは"ＣＰＵ２"にかかるものであるため（Ｓ３：Ｎｏ）、ＣＰＵ１に対応するＦｕｓｅ１の状態を読み込む（Ｓ６）。ＣＰＵ１は前述のように故障しているため、Ｆｕｓｅ１は切断されている。そのため、ＣＰＵ２はＣＰＵ１が正常ではないと判断する（Ｓ７：Ｙｅｓ）。ＣＰＵ１が正常ではないため、ＣＰＵ２はＣＰＵ１をＷＦＩの状態に設定する（Ｓ８）。その後、ＣＰＵ２は通常処理に移行する（Ｓ９）。
【００３９】
上述のように、ＣＰＵ１のみが正常ではない場合、通常は動作しないＣＰＵ２が動作することになる。これにより、ＣＰＵ１のみが故障状態であっても、シングルコアプロセッサとして正常動作することが出来る。
【００４０】
続いて本実施の形態にかかる半導体装置の効果について説明する。上述のように本実施の形態にかかる半導体装置は、各ＣＰＵに対してＦｕｓｅ等の記憶部のみを備え、当該記憶部に記憶された故障情報を用いて各ＣＰＵを起動する。起動した後の各ＣＰＵは、他のＣＰＵの故障情報に応じて制御が行われる。
【００４１】
また上述のＣＰＵの制御は、ソフトウェアを用いることにより実現される。そのため、ハードウェアによる複雑な制御を行う必要が無くなる。また、制御を行うためのハードウェア構成が不要となるため、回路構成が単純化する。回路構成が単純化することにより、回路規模が縮小するという効果も奏する。
【００４２】
さらにまた、半導体装置の設計変更により、異なるＩＰコア（半導体装置を構成するための部分的な回路情報）、すなわち異なる種類のＣＰＵを使う場合であっても、上述の制御を行うソフトウェアを適用することが可能である。これにより、上述の制御処理の開発工数を削減することが可能となる。
【００４３】
実施の形態２
本発明の実施の形態２にかかる半導体装置は、正常ではないＣＰＵに対して電源供給を行わないことを特徴とする。図６を参照して、本実施の形態にかかる半導体装置の構成を説明する。なお、図６において、同一名及び同一符号を付した処理部は実施の形態１と基本的に同じ処理を行う。
【００４４】
図６は、本実施の形態にかかる半導体装置の構成を示す図である。本実施の形態にかかる半導体装置は、Ｒｅｓｅｔ制御回路１１０にかわり電源制御回路１４０を備える。電源制御回路１４０は、各ＣＰＵに対して電源を供給するために動作する制御回路である。また、各ＣＰＵに対応する電源スイッチ（１５１、１５２）を備える。
【００４５】
電源スイッチ１５１は、ＣＰＵ１（１２０）に対する電源の供給を制御する電源スイッチである。電源スイッチ１５２は、ＣＰＵ２（１３０）に対する電源の供給を制御する電源スイッチである。電源スイッチ１５１、１５２は、対応するＦｕｓｅが切断されている場合にＯＦＦの状態となる。すなわち、各電源スイッチに対して、正常ではないＣＰＵに対しての電源が遮断されるように制御する制御信号が入力される。一方、対応するＦｕｓｅが切断されていない場合、電源スイッチはＯＮの状態となる。すなわち、各電源スイッチに対して、正常なＣＰＵに対しては電源を供給するように制御する制御信号が入力される。
【００４６】
続いて、本実施の形態にかかる半導体装置の効果について説明する。上述のように本実施の形態にかかる半導体装置は、正常ではないＣＰＵに対しては電源供給を行わないように制御を行う。これにより、必要な電源の供給のみが行われることとなり、消費電力の削減が図れる。
【００４７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。たとえば、半導体装置が備えるＣＰＵの個数は、２つに限られず、任意の数のＣＰＵを備えることが出来る。３つ以上のＣＰＵを備える半導体装置の制御例の概略について以下に説明する。
【００４８】
ＣＰＵ１が正常である場合、ＣＰＵ１は起動するとともに他のＣＰＵを全てＷＦＩ状態に設定する。一方、ＣＰＵ１が正常ではない場合、例えばＣＰＵ１に続いて優先順位の高いＣＰＵ２が正常であれば起動し、かつ他のＣＰＵを全てＷＦＩ状態に設定する。ＣＰＵ１及びＣＰＵ２が正常ではない場合、次に優先順位の高いＣＰＵが起動する。すなわち、優先順位の高い順に起動し、起動したＣＰＵよりも優先順位が低いＣＰＵをＷＦＩ状態に設定する。優先順位が低いプロセッサが起動した場合には、自身よりも優先順位が高いプロセッサがある場合には自らをＷＦＩ状態に設定する。以上の処理により所望の制御が可能となる。なお、優先順位は予め定められているものとする。
【符号の説明】
【００４９】
１００  半導体装置
１１０  Ｒｅｓｅｔ制御回路
１２０、１３０  ＣＰＵ
１２１、１３１  ＣＰＵＩＤレジスタ
１２２、１３２  Ｆｕｓｅ
１２３、１３３  論理ゲート
１４０  電源制御回路
１５１、１５２  電源スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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