(57)【要約】【課題】組み合わせ回路と順序回路から構成される回路部の特性評価を容易化する。【解決手段】半導体集積回路装置８０には、同期回路部１、信号処理部２、テスト回路部３、テスト端子Ｐａｄｔ１、テスト端子Ｐａｄｔ２、及びテスト端子Ｐａｄｔ３が設けられる。同期回路部１には、フリップフロップＦＦ１１、フリップフロップＦＦ１２、及び組み合わせ回路部１１が設けられる。同期回路部１のテスト対象のパス以外のパスは、信号処理部２により適宜設定される。テスト回路部３は同期回路部１と同一回路構成を有し、且つテスト対象のパス以外のパスが所定の値に設定される。テスト回路部３はテスト端子Ｐａｄｔ１から出力される入力信号Ｓｉｎａとテスト端子Ｐａｄｔ２から出力されるクロック信号Ｓｃｌｋａが入力され、テスト対象のパスのテスト結果がテスト端子Ｐａｄｔ３を介して出力される。【選択図】  図１
2011007674.tif 000002
【特許請求の範囲】
【請求項１】
入力信号及びクロック信号が入力され、前記クロック信号に基づいて前記入力信号のデータをラッチする第１のラッチ手段と、複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路が前記第１のラッチ手段の出力側に接続される第１の組み合わせ回路部と、前記第１の組み合わせ回路部の出力側に接続され、前記第１の組み合わせ回路部の出力信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記第１の組み合わせ回路部の出力信号のデータをラッチする第２のラッチ手段とを有し、前記第１のラッチ手段、前記第１の組み合わせ回路部、及び前記第２のラッチ手段から動作パスが形成され、前記第１の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの内少なくとも１つの値は外部から設定される同期回路部と、
テスト信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記テスト信号のデータをラッチする第３のラッチ手段と、複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路が前記第３のラッチ手段の出力側に接続される第２の組み合わせ回路部と、前記第２の組み合わせ回路部の出力側に接続され、前記第２の組み合わせ回路部の出力信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記第２の組み合わせ回路部の出力信号のデータをラッチする第４のラッチ手段とを有し、前記第３のラッチ手段、前記第２の組み合わせ回路部、及び前記第４のラッチ手段から動作パスが形成され、前記第２の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの値が所定の値に設定され、前記同期回路部と同じ回路構成からなるテスト回路部と、
を具備することを特徴とする半導体集積回路装置。
【請求項２】
入力信号及びクロック信号が入力され、前記クロック信号に基づいて前記入力信号のデータをラッチする第１のラッチ手段と、複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路が前記第１のラッチ手段の出力側に接続される第１の組み合わせ回路部とを有し、前記第１のラッチ手段及び前記第１の組み合わせ回路部から動作パスが形成され、前記第１の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの内少なくとも１つの値は外部から設定される第１の回路部と、
テスト信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記テスト信号のデータをラッチする第２のラッチ手段と、複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路が前記第２のラッチ手段の出力側に接続される第２の組み合わせ回路部とを有し、前記第２のラッチ手段及び前記第２の組み合わせ回路部から動作パスが形成され、前記第２の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの値が所定の値に設定され、前記第１の回路部と同じ回路構成からなるテスト回路部と、
を具備することを特徴とする半導体集積回路装置。
【請求項３】
複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路に入力信号が入力される第１の組み合わせ回路部と、前記第１の組み合わせ回路部の出力側に接続され、前記第１の組み合わせ回路部の出力信号及びクロック信号が入力され、前記クロック信号に基づいて前記第１の組み合わせ回路部の出力信号のデータをラッチする第１のラッチ手段とを有し、前記第１の組み合わせ回路部及び前記第１のラッチ手段から動作パスが形成され、前記第１の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの内少なくとも１つの値は外部から設定される第１の回路部と、
複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路にテスト信号が入力される第２の組み合わせ回路部と、前記第２の組み合わせ回路部の出力側に接続され、前記第２の組み合わせ回路部の出力信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記第２の組み合わせ回路部の出力信号のデータをラッチする第２のラッチ手段とを有し、前記第２の組み合わせ回路部及び前記第２のラッチ手段から動作パスが形成され、前記第２の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの値が所定の値に設定され、前記第１の回路部と同じ回路構成からなるテスト回路部と、
を具備することを特徴とする半導体集積回路装置。
【請求項４】
前記テスト回路部は、ダイシングライン領域或いはＴＥＧチップ領域に設けられることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
テスト信号及びクロック信号が入力され、前記クロック信号に基づいて前記テスト信号のデータをラッチする第１のラッチ手段と、複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路が前記第１のラッチ手段の出力側に接続される第１の組み合わせ回路部と、前記第１の組み合わせ回路部の出力側に接続され、前記第１の組み合わせ回路部の出力信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記第１の組み合わせ回路部の出力信号のデータをラッチする第２のラッチ手段とを有し、前記第１のラッチ手段、前記第１の組み合わせ回路部、及び前記第２のラッチ手段から動作パスが形成され、前記第１の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの値が所定の値に設定される第１のテスト回路部と、
前記テスト信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記テスト信号のデータをラッチする第３のラッチ手段と、複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路が前記第３のラッチ手段の出力側に接続される第２の組み合わせ回路部と、前記第２の組み合わせ回路部の出力側に接続され、前記第２の組み合わせ回路部の出力信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記第２の組み合わせ回路部の出力信号のデータをラッチする第４のラッチ手段とを有し、前記第３のラッチ手段、前記第２の組み合わせ回路部、及び前記第４のラッチ手段から動作パスが形成され、前記第２の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの値が所定の値に設定され、第１のテスト回路部とは離間して配置され、前記第１のテスト回路部と同じ回路構成からなる第２のテスト回路部と、
前記第１のテスト回路部から出力される第１の出力信号、及び前記第２のテスト回路部から出力される第２の出力信号が入力され、前記第１の出力信号の特性と及び前記第２の出力信号の特性を比較する比較器と、
を具備することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置では、スキャン手法を用いたパステストによる特性評価が多用される。スキャン手法を用いたパステストは、第１のレジスタと、第２のレジスタと、第１及び第２のレジスタ間に設けられる論理ゲートなどの組み合わせ回路とから構成される同期回路で実行される。具体的には、ある特定の信号のパスを故障検出の対象とし、そのパスの始点における信号変化から終点の信号変化までの時間差が、設計上の遅延内に入るかを比較検討する（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるスキャン手法を用いたパステストでは、テスト対象外のパスが制御できない場合、対象のパスのテストが困難となるという問題点がある。また、スキャン手法によるパターン自動生成のために、生成されたパターンを用いて実行される周波数特性評価が妥当であるか、或いは対象のパスが正確にテストされているかの確認が困難となるという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３０８５００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、組み合わせ回路と順序回路から構成される回路部の特性を容易に評価することができる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体集積回路装置は、入力信号及びクロック信号が入力され、前記クロック信号に基づいて前記入力信号のデータをラッチする第１のラッチ手段と、複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路が前記第１のラッチ手段の出力側に接続される第１の組み合わせ回路部と、前記第１の組み合わせ回路部の出力側に接続され、前記第１の組み合わせ回路部の出力信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記第１の組み合わせ回路部の出力信号のデータをラッチする第２のラッチ手段とを有し、前記第１のラッチ手段、前記第１の組み合わせ回路部、及び前記第２のラッチ手段から動作パスが形成され、前記第１の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの内少なくとも１つの値は外部から設定される同期回路部と、テスト信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記テスト信号のデータをラッチする第３のラッチ手段と、複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路が前記第３のラッチ手段の出力側に接続される第２の組み合わせ回路部と、前記第２の組み合わせ回路部の出力側に接続され、前記第２の組み合わせ回路部の出力信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記第２の組み合わせ回路部の出力信号のデータをラッチする第４のラッチ手段とを有し、前記第３のラッチ手段、前記第２の組み合わせ回路部、及び前記第４のラッチ手段から動作パスが形成され、前記第２の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの値が所定の値に設定され、前記同期回路部と同じ回路構成からなるテスト回路部とを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体集積回路装置は、入力信号及びクロック信号が入力され、前記クロック信号に基づいて前記入力信号のデータをラッチする第１のラッチ手段と、複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路が前記第１のラッチ手段の出力側に接続される第１の組み合わせ回路部とを有し、前記第１のラッチ手段及び前記第１の組み合わせ回路部から動作パスが形成され、前記第１の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの内少なくとも１つの値は外部から設定される第１の回路部と、テスト信号及び前記クロック信号が入力され、前記クロック信号に基づいて前記テスト信号のデータをラッチする第２のラッチ手段と、複数の組み合わせ回路が縦続接続され、最初の組み合わせ回路が前記第２のラッチ手段の出力側に接続される第２の組み合わせ回路部とを有し、前記第２のラッチ手段及び前記第２の組み合わせ回路部から動作パスが形成され、前記第２の組み合わせ回路部の組み合わせ回路の動作パス以外の入力ノードの値が所定の値に設定され、前記第１の回路部と同じ回路構成からなるテスト回路部とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、組み合わせ回路と順序回路から構成される回路部の特性を容易に評価することができる半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体集積回路装置の構成を示す回路図。
【図２】本発明の実施例１に係るテスト回路部の動作を示すタイミングチャート。
【図３】本発明の実施例２に係る半導体集積回路装置の構成を示す回路図。
【図４】本発明の実施例３に係る半導体集積回路装置の構成を示す回路図。
【図５】本発明の実施例３に係るテスト回路部の動作を示すタイミングチャート。
【図６】本発明の実施例４に係る半導体集積回路装置の構成を示す回路図。
【図７】本発明の実施例４に係るテスト回路部の動作を示すタイミングチャート。
【図８】本発明の実施例５に係る半導体集積回路装置の構成を示す回路図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体集積回路装置について、図面を参照して説明する。図１は半導体集積回路装置の構成を示す回路図である。本実施例では、順序回路と組み合わせ回路から構成された回路部を、動作パスに関与しない組み合わせ回路の入力ノードを所定の値に固定することによりテスト可能としている。
【００１２】
図１に示すように、半導体集積回路装置８０には、同期回路部１、信号処理部２、テスト回路部３、テスト端子Ｐａｄｔ１、テスト端子Ｐａｄｔ２、及びテスト端子Ｐａｄｔ３が設けられる。半導体集積回路装置８０は、ＳｏＣ（System  on  a  Chip）に適用される。なお、半導体集積回路装置８０は、ＳｏＣの代わりに、ＭＣＰ、ＳｉＰ、或いはウェハスケールＬＳＩなどに適用される。
【００１３】
半導体集積回路装置８０では、テスト対象のパスでの特性評価が困難な同期回路部１の代わりに、同期回路部１と同一回路構成（レプリカ回路）を有し、且つテスト対象以外のパスが所定の値に固定されたテスト回路部３を用いて特性評価が実行される。
【００１４】
同期回路部１の前後には、回路部４と回路部５が設けられる。回路部４は、入力信号Ｓｉｎ１が入力され、信号処理された信号を出力側のノードＮ２１に出力する。回路部５は、同期回路部１から出力される信号（ノードＮ２７の信号）が入力され、信号処理された信号を出力信号Ｓｏｕｔ１として出力する。同期回路部１では、ＳＴＡ（Static  Timing  Analysis  静的タイミング解析）で検出されたテスト対象のパス（ノードＮ２１乃至Ｎ２７）を有する。
【００１５】
信号処理部２は、同期回路部１と並行に配置され、入力信号Ｓｉｎ２が入力され、信号処理した信号を出力信号Ｓｏｕｔ２として出力する。信号処理部２は、半導体集積回路装置８０の動作に応じて同期回路部１のテスト対象外のパスの値を適宜設定する（例えば、ハイレベル、ローレベル、或いはＨｚ（ハイインピーダンス））。
【００１６】
同期回路部１には、フリップフロップＦＦ１１、フリップフロップＦＦ１２、及び組み合わせ回路部１１が設けられる。組み合わせ回路部１１には、２入力ＡＮＤ回路ＡＮＤ１１、２入力ＮＡＮＤ回路ＮＡＮＤ１１、２入力ＯＲ回路ＯＲ１１、及びインバータＩＮＶ２が設けられる。組み合わせ回路部１１は、縦続接続される論理ゲートで構成される。
【００１７】
なお、組み合わせ回路には、論理ゲート、エンコーダ、デコーダ、ＭＵＸ／ＤｅＭＵＸ、加算器、乗算器、デジタル比較器などが含まれる。論理ゲートには、ＡＮＤ回路、ＯＲ回路、インバータ（クロックドインバータを含む）、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、ＸＮＯＲ回路などが含まれる。
【００１８】
フリップフロップＦＦ１１（第１のラッチ手段）は、回路部４と２入力ＡＮＤ回路ＡＮＤ１１の間に設けられ、ＤポートにノードＮ２１の信号が入力され、クロック信号Ｓｃｌｋの立ち上がりエッジでノードＮ２１のデータをラッチし、ラッチされたデータをＱポートから出力する（ノードＮ２２から出力）。
【００１９】
２入力ＡＮＤ回路ＡＮＤ１１は、フリップフロップＦＦ１１と２入力ＮＡＮＤ回路ＮＡＮＤ１１の間に設けられ、ノードＮ２２の信号と信号処理部２に接続されるノードＮ３１の信号が入力され、論理演算処理された信号を出力側のノードＮ２３から出力する。ノードＮ３１（２入力ＡＮＤ回路ＡＮＤ１１の入力ノード）の値は、信号処理部２により適宜設定される。
【００２０】
２入力ＮＡＮＤ回路ＮＡＮＤ１１は、２入力ＡＮＤ回路ＡＮＤ１１と２入力ＯＲ回路ＯＲ１１の間に設けられ、ノードＮ２３の信号と信号処理部２に接続されるノードＮ３２の信号が入力され、論理演算処理された信号を出力側のノードＮ２４から出力する。ノードＮ３２（２入力ＮＡＮＤ回路ＮＡＮＤ１１の入力ノード）の値は、信号処理部２により適宜設定される。
【００２１】
２入力ＯＲ回路ＯＲ１１は、２入力ＮＡＮＤ回路ＮＡＮＤ１１とインバータＩＮＶ２の間に設けられ、ノードＮ２４の信号と信号処理部２に接続されるノードＮ３３の信号が入力され、論理演算処理された信号を出力側のノードＮ２５から出力する。ノードＮ３３（２入力ＯＲ回路ＯＲ１１の入力ノード）の値は、信号処理部２により適宜設定される。
【００２２】
インバータＩＮＶ２は、２入力ＯＲ回路ＯＲ１１とフリップフロップＦＦ１２の間に設けられ、ノードＮ２５の信号が入力され、信号反転した信号を出力側のノードＮ２６から出力する。
【００２３】
フリップフロップＦＦ１２（第２のラッチ手段）は、インバータＩＮＶ２と回路部５の間に設けられ、ＤポートにノードＮ２６の信号が入力され、クロック信号Ｓｃｌｋの立ち上がりエッジでノードＮ２６のデータをラッチし、ラッチされたデータをＱポートから出力する（ノードＮ２７から出力）。
【００２４】
テスト回路部３には、フリップフロップＦＦ１、フリップフロップＦＦ２、及び組み合わせ回路部１２が設けられる。組み合わせ回路部１２には、２入力ＡＮＤ回路ＡＮＤ１、２入力ＮＡＮＤ回路ＮＡＮＤ１、２入力ＯＲ回路ＯＲ１、及びインバータＩＮＶ１が設けられる。テスト回路部３は、同期回路部１と同一回路構成を有し、ＳＴＡ（Static  Timing  Analysis  静的タイミング解析）で検出されたテスト対象のパス（ノードＮ１乃至Ｎ７）を有する。
【００２５】
フリップフロップＦＦ１（第３のラッチ手段）は、Ｄポートにテスト端子Ｐａｄｔ１から出力されるテスト信号としての入力信号Ｓｉｎａが入力され（ノードＮ１の信号が入力）、クロック信号Ｓｃｌｋａの立ち上がりエッジでノードＮ１のデータをラッチし、ラッチされたデータをＱポートから出力する（ノードＮ２から出力）。
【００２６】
なお、入力信号Ｓｉｎａが発生する地点の時刻とフロップフロップＦＦ１に到達する時刻の時刻差Δｔ１と、クロック信号Ｓｃｌｋａが発生する地点の時刻とフロップフロップＦＦ１に到達する時刻の時刻差Δｔ２との差異は、テスト対象のパスでの特性評価（遅延、周波数特性などのＡＣ特性評価）に影響を与えないレベル内に設定するのが好ましい。ここでは、クロック信号Ｓｃｌｋはテスト端子Ｐａｄｔ２を介して入力されているが、半導体集積回路装置８０内部で生成されるクロック信号Ｓｃｌｋを用いてもよい。
【００２７】
２入力ＡＮＤ回路ＡＮＤ１は、フリップフロップＦＦ１と２入力ＮＡＮＤ回路ＮＡＮＤ１の間に設けられ、ノードＮ２の信号とハイレベル（高電位側電源ＶＤＤレベル）のノードＮ１１の信号が入力され、論理演算処理された信号を出力側のノードＮ３から出力する。ノードＮ３の値は、固定されたノードＮ１１の値とノードＮ２の信号レベルにより決定される。
【００２８】
２入力ＮＡＮＤ回路ＮＡＮＤ１は、２入力ＡＮＤ回路ＡＮＤ１と２入力ＯＲ回路ＯＲ１の間に設けられ、ノードＮ３の信号とハイレベル（高電位側電源ＶＤＤレベル）のノードＮ１２の信号が入力され、論理演算処理された信号を出力側のノードＮ４から出力する。ノードＮ４の値は、固定されたノードＮ１２の値とノードＮ３の信号レベルにより決定される。
【００２９】
２入力ＯＲ回路ＯＲ１は、２入力ＮＡＮＤ回路ＮＡＮＤ１とインバータＩＮＶ１の間に設けられ、ノードＮ４の信号とローレベル（低電位側電源ＶＳＳレベル）のノードＮ１３の信号が入力され、論理演算処理された信号を出力側のノードＮ５から出力する。ノードＮ５の値は、固定されたノードＮ１３の値とノードＮ４の信号レベルにより決定される。
【００３０】
インバータＩＮＶ１は、２入力ＯＲ回路ＯＲ１とフリップフロップＦＦ２の間に設けられ、ノードＮ５の信号が入力され、信号反転した信号を出力側のノードＮ６から出力する。
【００３１】
フリップフロップＦＦ２（第４のラッチ手段）は、ＤポートにノードＮ６の信号が入力され、クロック信号Ｓｃｌｋａの立ち上がりエッジでノードＮ６のデータをラッチし、ラッチされたデータをＱポートから出力する（ノードＮ７から出力）。ノードＮ７の信号は、テスト端子Ｐａｄｔ３を介して外部に出力される。
【００３２】
次に、テスト回路部の動作について図２を参照して説明する。図２はテスト回路部の動作を示すタイミングチャートである。テスト回路３には、ハイレベル期間が一定な入力信号Ｓｉｎａが入力され、サイクルタイムが可変されるクロック信号Ｓｃｌｋａが入力され、テスト対象のパスでの特性（遅延、周波数特性などのＡＣ特性）が評価される。
【００３３】
クロック信号ＳｃｌｋａのサイクルタイムＴ１と、ノードＮ６のノードＮ１に対する信号遅延である入力信号Ｓｉｎａの信号遅延ｔｄとの関係が、
td＜＜T1・・・・・・・・・・・・・・・・・・・式（１）
で設定される領域では、図２（ａ）に示すように、出力信号Ｓｏｕｔａのローレベルローレベル期間である観測時間ＴＡがサイクルタイムＴ１として観測される。
【００３４】
クロック信号ＳｃｌｋａのサイクルタイムがサイクルタイムＴ１よりも短くなり、クロック信号ＳｃｌｋａのサイクルタイムＴ２と、ノードＮ６のノードＮ１に対する信号遅延である入力信号Ｓｉｎａの信号遅延ｔｄとの関係が、
td≦T2・・・・・・・・・・・・・・・・・・・・式（２）
で設定される領域では、図２（ｂ）に示すように、出力信号Ｓｏｕｔａのローレベル期間である観測時間ＴＢがサイクルタイムＴ２として観測される。ここで、観察されるサイクルタイムＴ２がテスト対象のパス（ノードＮ１乃至Ｎ７、即ち同期回路部１のノードＮ２１乃至Ｎ２７）の遅延時間ｔｄ、即ちテスト対象のパスの周波数特性（最大動作周波数）として観測されることになる。
【００３５】
クロック信号ＳｃｌｋａのサイクルタイムがサイクルタイムＴ２よりも短くなり、クロック信号ＳｃｌｋａのサイクルタイムＴ３と、ノードＮ６のノードＮ１に対する信号遅延である入力信号Ｓｉｎａの信号遅延ｔｄとの関係が、
td＞T3・・・・・・・・・・・・・・・・・・・・式（３）
で設定される領域では、フリップフロップＦＦ２においてクロックの立ち上がりエッジで新たなデータがラッチされなくなる。このため、図２（ｃ）に示すように、出力信号Ｓｏｕｔａのローレベル期間が観測されない。
【００３６】
上述したように、本実施例の半導体集積回路装置では、同期回路部１、信号処理部２、テスト回路部３、テスト端子Ｐａｄｔ１、テスト端子Ｐａｄｔ２、及びテスト端子Ｐａｄｔ３が設けられる。同期回路部１には、フリップフロップＦＦ１１、フリップフロップＦＦ１２、及び組み合わせ回路部１１が設けられる。組み合わせ回路部１１には、２入力ＡＮＤ回路ＡＮＤ１１、２入力ＮＡＮＤ回路ＮＡＮＤ１１、２入力ＯＲ回路ＯＲ１１、及びインバータＩＮＶ２が設けられる。同期回路部１のテスト対象のパス（ノードＮ２１乃至Ｎ２７）以外のパスであるノードＮ３１乃至Ｎ３３は、信号処理部２により適宜設定される。テスト回路部３は同期回路部１と同一回路構成を有し、且つテスト対象のパス以外のパスが所定の値に設定される。テスト回路部３はテスト端子Ｐａｄｔ１から出力される入力信号Ｓｉｎａとテスト端子Ｐａｄｔ２から出力されるクロック信号Ｓｃｌｋａが入力され、テスト対象のパスのテスト結果である出力信号Ｓｏｕｔａがテスト端子Ｐａｄｔ３を介して出力される。
【００３７】
このため、テスト対象外のパスが制御できない場合でも、テスト回路部３を用いて対象のパスのテストを高精度に実行することができる。また、テスト端子を介して入力信号Ｓｉｎａとクロック信号Ｓｃｌｋを直接対象パスに入力しているので正確にテストされているかの確認を容易に行える。
【００３８】
なお、本実施例では、同期回路部１及びテスト回路部２の入力側と出力側に同期型のフリップフロップを設けているが、同期型のフリップフロップの代わりにレジスタやラッチ回路を用いてもよい。また、組み合わせ回路１１及び１２を論理ゲートで構成しているが、必ずしもこれに限定されるものではない。組み合わせ回路１１及び１２を論理ゲートと論理ゲート以外の組み合わせ回路（例えば、論理ゲートとＭＵＸなど）から構成してもよい。
【実施例２】
【００３９】
次に、本発明の実施例２に係る半導体集積回路装置について、図面を参照して説明する。図３は半導体集積回路装置の構成を示す回路図である。本実施例では、テスト回路部の配置場所を変更している。
【００４０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４１】
図３に示すように、半導体集積回路装置８１では、ダイシングライン領域にテスト回路部３、テスト端子Ｐａｄｔ１乃至３が設けられ、同期回路部１及び信号処理部２が半導体チップの活性領域に設けられる。テスト対象のパスの周波数特性が評価され、半導体チップの良否が判定され、半導体チップが個変化された後、テスト回路部３、テスト端子Ｐａｄｔ１乃至３が半導体チップから取り除かれる。具体的には、ダイシング或いはスクライブによりテスト回路部３、テスト端子Ｐａｄｔ１乃至３が切断或いは削除され、もとの状態が判別できない状況となり、パステストが不可能となる。
【００４２】
テスト回路部３、テスト端子Ｐａｄｔ１乃至３をダイシングライン領域に設けた場合、半導体チップのチップ面積を削減することができる。
【００４３】
上述したように、本実施例の半導体集積回路装置では、同期回路部１、信号処理部２、テスト回路部３、テスト端子Ｐａｄｔ１、テスト端子Ｐａｄｔ２、及びテスト端子Ｐａｄｔ３が設けられる。同期回路部１には、フリップフロップＦＦ１１、フリップフロップＦＦ１２、及び組み合わせ回路部１１が設けられる。同期回路部１のテスト対象のパス（ノードＮ２１乃至Ｎ２７）以外のパスであるノードＮ３１乃至Ｎ３３は、信号処理部２により適宜設定される。テスト回路部３は、ダイシングライン領域に配置され、同期回路部１と同一回路構成を有し、且つテスト対象のパス以外のパスが所定の値に設定される。テスト回路部３はテスト端子Ｐａｄｔ１から出力される入力信号Ｓｉｎａとテスト端子Ｐａｄｔ２から出力されるクロック信号Ｓｃｌｋａが入力され、テスト対象のパスのテスト結果である出力信号Ｓｏｕｔａがテスト端子Ｐａｄｔ３を介して出力される。
【００４４】
このため、実施例１の効果の他に、チップ面積を削減することができ、半導体集積回路装置８１のコストを低減化することができる。
【００４５】
なお、本実施例では、テスト回路部３をダイシングライン領域に設けているが、代わりにテスト回路部３をＴＥＧチップ領域に設けてもよい。また、同期回路部１が設けられるチップの全数にテスト回路部３を設けるのではなく、適宜設けてもよい。
【実施例３】
【００４６】
次に、本発明の実施例３に係る半導体集積回路装置について、図面を参照して説明する。図４は半導体集積回路装置の構成を示す回路図である。本実施例では、テスト回路部の構成を変更している。
【００４７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４８】
図４に示すように、半導体集積回路装置８２には、信号処理部２、回路部６、テスト回路部７、回路部８、回路部９、テスト端子Ｐａｄｔ１、テスト端子Ｐａｄｔ２、及びテスト端子Ｐａｄｔ３が設けられる。半導体集積回路装置８２は、ＳｏＣ（System  on  a  Chip）に適用される。
【００４９】
半導体集積回路装置８２では、テスト対象のパスでの特性評価が困難な回路部の代わりに、回路部６と同一回路構成（レプリカ回路）を有し、且つテスト対象以外のパスが所定の値に固定されたテスト回路部７を用いて特性評価が実行される。
【００５０】
回路部６の前後には、回路部８と回路部９が設けられる。回路部８は、入力信号Ｓｉｎ１が入力され、信号処理された信号を出力側のノードＮ２１に出力する。回路部９は、回路部６から出力される信号（ノードＮ２６の信号）が入力され、信号処理された信号を出力信号Ｓｏｕｔ１として出力する。回路部６では、ＳＴＡ（Static  Timing  Analysis  静的タイミング解析）で検出されたテスト対象のパス（ノードＮ２１乃至Ｎ２６）を有する。
【００５１】
回路部６には、フリップフロップＦＦ１１（第１のラッチ手段）、及び組み合わせ回路部１１が設けられる。組み合わせ回路部１１には、２入力ＡＮＤ回路ＡＮＤ１１、２入力ＮＡＮＤ回路ＮＡＮＤ１１、２入力ＯＲ回路ＯＲ１１、及びインバータＩＮＶ２が設けられる。
【００５２】
インバータＩＮＶ２は、ノードＮ２５の信号が入力され、信号反転した信号を出力側のノードＮ２６から回路部９へ出力する。
【００５３】
テスト回路部７には、フリップフロップＦＦ１（第２のラッチ手段）、及び組み合わせ回路部１２が設けられる。組み合わせ回路部１２には、２入力ＡＮＤ回路ＡＮＤ１、２入力ＮＡＮＤ回路ＮＡＮＤ１、２入力ＯＲ回路ＯＲ１、及びインバータＩＮＶ１が設けられる。テスト回路部７は、回路部６と同一回路構成（レプリカ回路）を有し、ＳＴＡ（Static  Timing  Analysis  静的タイミング解析）で検出されたテスト対象のパス（ノードＮ１乃至Ｎ６）を有する。
【００５４】
インバータＩＮＶ１は、ノードＮ５の信号が入力され、信号反転した出力信号Ｓｏｕｔａを出力側のノードＮ６からテスト端子Ｐａｄｔ３へ出力する。
【００５５】
次に、テスト回路部の動作について図５を参照して説明する。図５はテスト回路部の動作を示すタイミングチャートである。テスト回路７には、入力信号Ｓｉｎａとクロック信号Ｓｃｌｋａが入力され、テスト対象のパスでの遅延特性が評価される。
【００５６】
図５に示すように、テスト信号としての入力信号Ｓｉｎは、ノードＮ２からノードＮ６まで信号遅延され、テスト端子Ｐａｄｔ３で信号遅延ｔｄ１が出力遅延時間Ｔ１１として観察される。ここでは、インバータＩＮＶ１とテスト端子Ｐａｄｔ３の間の伝送線路長、及びテスト端子Ｐａｄｔ３と測定器の間の伝送線路長による遅延量が信号遅延の観察に影響を与えないレベルに抑制することが重要となる。つまり伝送線路長をできるだけ短くする必要がある。
【００５７】
上述したように、本実施例の半導体集積回路装置では、信号処理部２、回路部６、テスト回路部７、回路部８、回路部９、テスト端子Ｐａｄｔ１、テスト端子Ｐａｄｔ２、及びテスト端子Ｐａｄｔ３が設けられる。回路部６には、フリップフロップＦＦ１１及び組み合わせ回路部１１設けられる。組み合わせ回路部１１には、２入力ＡＮＤ回路ＡＮＤ１１、２入力ＮＡＮＤ回路ＮＡＮＤ１１、２入力ＯＲ回路ＯＲ１１、及びインバータＩＮＶ２が設けられる。回路部６のテスト対象のパス（ノードＮ２１乃至Ｎ２６）以外のパスであるノードＮ３１乃至Ｎ３３は、信号処理部２により適宜設定される。テスト回路部７は回路部６と同一回路構成を有し、且つテスト対象のパス以外のパスが所定の値に設定される。テスト回路部７はテスト端子Ｐａｄｔ１から出力される入力信号Ｓｉｎａとテスト端子Ｐａｄｔ２から出力されるクロック信号Ｓｃｌｋａが入力され、テスト対象のパスのテスト結果である出力信号Ｓｏｕｔａがテスト端子Ｐａｄｔ３を介して出力される。
【００５８】
このため、テスト対象外のパスが制御できない場合でも、テスト回路部７を用いて対象のパスのテストを高精度に実行することができる。また、テスト端子を介して入力信号Ｓｉｎａとクロック信号Ｓｃｌｋを直接対象パスに入力しているので正確にテストされているかの確認を容易に行える。
【実施例４】
【００５９】
次に、本発明の実施例４に係る半導体集積回路装置について、図面を参照して説明する。図６は半導体集積回路装置の構成を示す回路図である。本実施例では、テスト回路部の構成を変更している。
【００６０】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６１】
図６に示すように、半導体集積回路装置８３には、信号処理部２、回路部２１、テスト回路部２２、回路部２３、回路部２４、テスト端子Ｐａｄｔ１、テスト端子Ｐａｄｔ２、及びテスト端子Ｐａｄｔ３が設けられる。半導体集積回路装置８３は、ＳｏＣ（System  on  a  Chip）に適用される。
【００６２】
半導体集積回路装置８３では、テスト対象のパスでの特性評価が困難な回路部２１の代わりに、回路部２１と同一回路構成（レプリカ回路）を有し、且つテスト対象以外のパスが所定の値に固定されたテスト回路部２２を用いて特性評価が実行される。
【００６３】
回路部２１の前後には、回路部２３と回路部２４が設けられる。回路部２３は、入力信号Ｓｉｎ１が入力され、信号処理された信号を出力側のノードＮ２２に出力する。回路部２４は、回路部２１から出力される信号（ノードＮ２７の信号）が入力され、信号処理された信号を出力信号Ｓｏｕｔ１として出力する。回路部２１では、ＳＴＡ（Static  Timing  Analysis  静的タイミング解析）で検出されたテスト対象のパス（ノードＮ２２乃至Ｎ２７）を有する。
【００６４】
回路部２１には、フリップフロップＦＦ１２（第１のフリップフロップ）、及び組み合わせ回路部１１が設けられる。組み合わせ回路部１１には、２入力ＡＮＤ回路ＡＮＤ１１、２入力ＮＡＮＤ回路ＮＡＮＤ１１、２入力ＯＲ回路ＯＲ１１、及びインバータＩＮＶ２が設けられる。
【００６５】
２入力ＡＮＤ回路ＡＮＤ１１は、回路部２３と２入力ＮＡＮＤ回路ＮＡＮＤ１１の間に設けられ、ノードＮ２２の信号と信号処理部２に接続されるノードＮ３１の信号が入力され、論理演算処理された信号を出力側のノードＮ２３から出力する。ノードＮ３１の値は、信号処理部２により適宜設定される。
【００６６】
次に、テスト回路部の動作について図７を参照して説明する。図７はテスト回路部の動作を示すタイミングチャートである。テスト回路２２には、入力信号Ｓｉｎａとクロック信号Ｓｃｌｋａが入力され、テスト対象のパスでの特性（セットアップタイムとホールドタイム）が評価される。
【００６７】
図７に示すように、データ信号としての入力信号Ｓｉｎａは、ノードＮ２からノードＮ６まで信号遅延され、フリップフロップＦＦ２の立ち上がりエッジで信号遅延された入力信号Ｓｉｎａのデータがラッチされる。フリップフロップＦＦ２でラッチされたデータ（出力信号Ｓｏｕｔａ）は、テスト端子Ｐａｄｔ３を介して観察される。クロック信号Ｓｃｌｋａの前にデータが確定している最小時間がセットアップタイムＴ２１として観察される。クロック信号Ｓｃｌｋａの立ち上がり後、データが一定期間保持されている最大時間がホールドタイムＴ２２として観察される。
【００６８】
上述したように、本実施例の半導体集積回路装置では、信号処理部２、回路部２１、テスト回路部２２、回路部２３、回路部２４、テスト端子Ｐａｄｔ１、テスト端子Ｐａｄｔ２、及びテスト端子Ｐａｄｔ３が設けられる。回路部２１には、フリップフロップＦＦ１２及び組み合わせ回路部１１が設けられる。組み合わせ回路部１１には、２入力ＡＮＤ回路ＡＮＤ１１、２入力ＮＡＮＤ回路ＮＡＮＤ１１、２入力ＯＲ回路ＯＲ１１、及びインバータＩＮＶ２が設けられる。回路部２１のテスト対象のパス（ノードＮ２２乃至Ｎ２７）以外のパスであるノードＮ３１乃至Ｎ３３は、信号処理部２により適宜設定される。テスト回路部２２は回路部２１と同一回路構成を有し、且つテスト対象のパス以外のパスが所定の値に設定される。テスト回路部２２はテスト端子Ｐａｄｔ１から出力される入力信号Ｓｉｎａとテスト端子Ｐａｄｔ２から出力されるクロック信号Ｓｃｌｋａが入力され、テスト対象のパスのテスト結果である出力信号Ｓｏｕｔａがテスト端子Ｐａｄｔ３を介して出力される。
【００６９】
このため、テスト対象外のパスが制御できない場合でも、テスト回路部２２を用いて対象のパスのテストを高精度に実行することができる。また、テスト端子を介して入力信号Ｓｉｎａとクロック信号Ｓｃｌｋを直接対象パスに入力しているので正確にテストされているかの確認を容易に行える。
【実施例５】
【００７０】
次に、本発明の実施例５に係る半導体集積回路装置について、図面を参照して説明する。図８は半導体集積回路装置の構成を示す回路図である。本実施例では、同一回路構成のテスト回路部を複数設けている。
【００７１】
図８に示すように、半導体集積回路装置８４には、テスト回路部３ａ、テスト回路部３ｂ、テスト回路部３ｃ、テスト回路部３ｄ、及び比較器３１が設けられる。半導体集積回路装置８４は、ＳｏＣ（System  on  a  Chip）に適用される。テスト回路部３ａ乃至３ｄは、実施例１のテスト回路部３と同一回路構成を有し、且つ実施例１のテスト回路部３と同様にテスト対象以外のパスが所定の値に固定される。
【００７２】
半導体集積回路装置８４では、テスト回路部３ａ乃至３ｄを用いた信号遅延、周波数特性などのＡＣ特性評価により、半導体集積回路装置８４内の電源電圧マージンの確認（電圧降下の分布確認などを含む）が行われる。また、半導体集積回路装置８４では、テスト回路部３ａ乃至３ｄに使用されるフリップフロップ、レジスタ、或いは組み合わせ回路のセルライブラリーを適宜入れ替えることにより、製造プロセスのバラツキや変動を含め、製造プロセスの完成度を確認することができる。
【００７３】
テスト回路部３ａは、半導体集積回路装置８４の左上端部に配置され、テスト信号としての入力信号Ｓｉｎａとクロック信号Ｓｃｌkが入力され、例えば電源電圧が変化され、ＳＴＡで検証されたパスのＡＣ特性（信号遅延、周波数特性など）評価が行われ、その結果が出力信号Ｓｏｕtａ１として比較器３１へ出力される。
【００７４】
テスト回路部３ｂは、半導体集積回路装置８４の左下端部に配置され、入力信号Ｓｉｎａとクロック信号Ｓｃｌkが入力され、例えば電源電圧が変化され、ＳＴＡで検証されたパスのＡＣ特性（信号遅延、周波数特性など）評価が行われ、その結果が出力信号Ｓｏｕtａ２として比較器３１へ出力される。
【００７５】
テスト回路部３ｃは、半導体集積回路装置８４の右上端部に配置され、入力信号Ｓｉｎａとクロック信号Ｓｃｌkが入力され、例えば電源電圧が変化され、ＳＴＡで検証されたパスのＡＣ特性（信号遅延、周波数特性など）評価が行われ、その結果が出力信号Ｓｏｕtａ３として比較器３１へ出力される。
【００７６】
テスト回路部３ｄは、半導体集積回路装置８４の右下端部に配置され、入力信号Ｓｉｎａとクロック信号Ｓｃｌkが入力され、例えば電源電圧が変化され、ＳＴＡで検証されたパスのＡＣ特性（信号遅延、周波数特性など）評価が行われ、その結果が出力信号Ｓｏｕtａ４として比較器３１へ出力される。
【００７７】
ここで、テスト回路部３ａの入力端での入力信号Ｓｉｎａとクロック信号Ｓｃｌkの位相差Δｔ１１、テスト回路部３ｂの入力端での入力信号Ｓｉｎａとクロック信号Ｓｃｌkの位相差Δｔ１２、テスト回路部３ｃの入力端での入力信号Ｓｉｎａとクロック信号Ｓｃｌkの位相差Δｔ１３、テスト回路部３ｄの入力端での入力信号Ｓｉｎａとクロック信号Ｓｃｌkの位相差Δ１ｔ４、入力信号Ｓｉｎａのテスト回路部での信号遅延ｔｄの関係を、
Δt11＝Δt12＝Δt13＝Δt14＜＜td・・・・・・・式（４）
に設定するのが好ましい。
【００７８】
例えば、式（４）の関係を維持できない場合、ＣＤＲ回路などを用いてテスト回路部の入力端での入力信号Ｓｉｎａとクロック信号Ｓｃｌkの位相差を補正するのが好ましい。
【００７９】
比較器３１は、出力信号Ｓｏｕtａ１乃至４が入力され、出力信号Ｓｏｕtａ１乃至４のＡＣ特性の比較を行う。比較器３１では、例えば半導体集積回路装置８４内の電源電圧マージンの確認（電圧降下の分布確認などを含む）が行われる。
【００８０】
上述したように、本実施例の半導体集積回路装置では、テスト回路部３ａ、テスト回路部３ｂ、テスト回路部３ｃ、テスト回路部３ｄ、及び比較器３１が設けられる。テスト回路部３ａ乃至３ｄは、半導体集積回路装置８４の四隅に配置され、同一回路構成を有し、且つテスト対象以外のパスが所定の値に固定される。テスト回路部３ａは、テスト端子Ｐａｄｔ１から出力される入力信号Ｓｉｎａとテスト端子Ｐａｄｔ２から出力されるクロック信号Ｓｃｌｋａが入力され、テスト対象のパスのテスト結果である出力信号Ｓｏｕｔａ１を出力する。テスト回路部３ｂは、入力信号Ｓｉｎａとクロック信号Ｓｃｌｋａが入力され、出力信号Ｓｏｕｔａ２を出力する。テスト回路部３ｃは、入力信号Ｓｉｎａとクロック信号Ｓｃｌｋａが入力され、出力信号Ｓｏｕｔａ３を出力する。テスト回路部３ｄは、入力信号Ｓｉｎａとクロック信号Ｓｃｌｋａが入力され、出力信号Ｓｏｕｔａ４を出力する。比較器３１は、出力信号Ｓｏｕtａ１乃至４が入力され、出力信号Ｓｏｕtａ１乃至４のＡＣ特性の比較を行う。
【００８１】
このため、半導体集積回路装置８４でのテスト対象パスの電源電圧マージンの確認を迅速に高精度に算出することができる。
【００８２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８３】
実施例５では、テスト回路部を半導体集積回路装置の四隅に配置しているが、必ずしもこれに限定されるものではない。テスト回路部を２、３、或いは５以上配置してもよい。また、ＭＣＰ、ＳｉＰ、モジュール、或いはウェハスケールＬＳＩなどに適宜複数個配置してもよい。
【符号の説明】
【００８４】
１  同期回路部
２  信号処理部
３、３ａ〜３ｄ、７、２２  テスト回路部
４、５、６、８、９、２１、２３、２４  回路部
１１、１２  組み合わせ回路部
８０〜８４  半導体集積回路装置
ＡＮＤ１、ＡＮＤ１１  ２入力ＡＮＤ回路
ＦＦ１、ＦＦ２、ＦＦ１１、ＦＦ１２  フリップフロップ
ＩＮＶ１、ＩＮＶ２  インバータ
Ｎ１〜Ｎ７、Ｎ１１〜Ｎ１３、Ｎ２１〜Ｎ２７、Ｎ３１〜Ｎ３３  ノード
ＮＡＮＤ１、ＮＡＮＤ１１  ２入力ＮＡＮＤ回路
ＯＲ１、ＯＲ１１  ２入力ＯＲ回路
Ｐａｄｔ１〜Ｐａｄｔ３  テスト端子
Ｓｃｌｋ、Ｓｃｌｋａ  クロック信号
Ｓｉｎ１、Ｓｉｎ２、Ｓｉｎａ  入力信号
Ｓｏｕｔ１、Ｓｏｕｔ２、Ｓｏｕｔａ、Ｓｏｕｔａ１〜Ｓｏｕｔａ４  出力信号
Ｔ１〜Ｔ３  クロックのサイクルタイム
Ｔ１１  出力遅延時間
Ｔ２１  セットアップタイム
Ｔ２２  ホールドタイム
ＴＡ、ＴＢ  観測時間
ＶＤＤ  高電位側電源
ＶＳＳ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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