(57)【要約】【課題】リテンション時間を高めて消費電力を削減するとともに、回路面積の増大も抑制する。【解決手段】ワード線とビット線の交点に配列されたメモリセルから読み出された信号をセンスアンプ回路にて検知増幅する。書き込み回路は、複数のメモリセルのうちの第１のメモリセルに保持された第１データを読み出して第１のメモリセルとは別の第２のメモリセルに第１データに対応する第２データを書き込む。データラッチ回路は、第１のメモリセルから読み出されたデータを保持する。論理演算回路は、第２のメモリセルから読み出されたデータとデータラッチ回路に保持されたデータとを入力値とした論理演算を実行して第３データを演算値として出力する。書き戻し回路は、第３データを第１のメモリセルに対し書き戻す。【選択図】図１
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【特許請求の範囲】
【請求項１】
ワード線とビット線の交点に複数のメモリセルを配列してなるメモリセルアレイと、
前記メモリセルから読み出された信号を検知増幅するセンスアンプ回路と、
前記複数のメモリセルのうちの第１のメモリセルに保持された第１データを前記第１のメモリセルとは別の第２のメモリセルに前記第１データに対応する第２データを書き込む書き込み回路と、
前記第１のメモリセルから読み出されたデータを保持するデータラッチ回路と、
前記第２のメモリセルから読み出されたデータと前記データラッチ回路に保持されたデータとを入力値とした論理演算を実行して第３データを演算値として出力する論理演算回路と、
前記第３データを前記第１のメモリセルに対し書き戻す書き戻し回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記データラッチ回路は、前記メモリセルに対しデータを書き込む場合に書き込みデータを一時保持するための書き込み用データラッチ回路である請求項１記載の半導体記憶装置。
【請求項３】
前記論理演算回路は、前記メモリセルアレイにおいてスクランブル書き込み方式の対象となる前記メモリセルが読み出される場合と、スクランブル書き込み方式の対象とならない前記メモリセルが読み出される場合とで、異なる論理演算を実行するように構成された請求項１記載の半導体記憶装置。
【請求項４】
前記書き込み回路は、前記第１のメモリセルが接続される第１のビット線の電圧を、前記第２のメモリセルが接続される第２のビット線に転送するよう構成されている請求項１記載の半導体記憶装置。
【請求項５】
前記データラッチ回路が保持するデータをイネーブル信号に従って前記論理演算回路に供給するゲート回路を更に備えた請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にリフレッシュ動作が必要な揮発性の半導体記憶装置に関する。
【背景技術】
【０００２】
近年の携帯端末の普及により、低消費電力の混載ＤＲＡＭの重要性が高まっている。消費電力を削減するための手段として、さまざまな混載ＤＲＡＭが開発されている。例えば、ツインセル方式のＤＲＡＭは、同一ワード線に接続する２個のメモリセルに相補データ等を保持させることでリテンション時間を改善させ、これにより消費電力を削減することができる。また、特許文献１では、２個のメモリセルに同一データを保持させ、その論理和を演算するなどして、リテンション時間を改善させ、これにより消費電力を削減するツインセル方式のＤＲＡＭが提案されている。
しかし、このツインセル方式のＤＲＡＭでは、シングルセル方式とツインセル方式との間で切り替えを実行する場合に、データ圧縮及び解凍が必要であり、切り替えに時間がかかり動作時間が長くなるだけでなく、データ圧縮及び解凍のための専用回路が必要となり、回路面積が増大するという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１７１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、リテンション時間を高めて消費電力を削減するとともに、回路面積の増大も抑制することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体記憶装置は、ワード線とビット線の交点に複数のメモリセルを配列してなるメモリセルアレイと、前記メモリセルから読み出された信号を検知増幅するセンスアンプ回路と、前記複数のメモリセルのうちの第１のメモリセルに保持された第１データを前記第１のメモリセルとは別の第２のメモリセルに前記第１データに対応する第２データを書き込む書き込み回路と、前記第１のメモリセルから読み出されたデータを保持するデータラッチ回路と、前記第２のメモリセルから読み出されたデータと前記データラッチ回路に保持されたデータとを入力値とした論理演算を実行して第３データを演算値として出力する論理演算回路と、前記第３データを前記第１のメモリセルに対し書き戻す書き戻し回路とを備えたことを特徴とする。
【発明の効果】
【０００６】
この発明によれば、リテンション時間を高めて消費電力を削減するとともに、回路面積の増大も抑制することができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施の形態に係るＤＲＡＭの全体構成を示す。
【図２】第１の実施の形態においてツインセル方式のデータ読み出しを実行する場合の手順を説明する。
【図３】第１の実施の形態においてツインセル方式のデータ読み出しを実行する場合の手順を説明する。
【図４】第１の実施の形態においてツインセル方式のデータ読み出しを実行する場合の手順を説明する。
【図５】本発明の第２の実施の形態に係るＤＲＡＭの構成を示す。
【図６】第２の実施の形態においてツインセル方式のデータ読み出しを実行する場合の手順を説明する。
【図７】本発明の第３の実施の形態に係るＤＲＡＭの構成を示す。
【図８】第３の実施の形態においてツインセル方式のデータ読み出しを実行する場合の手順を説明する。
【図９】第３の実施の形態においてツインセル方式のデータ読み出しを実行する場合の手順を説明する。
【発明を実施するための形態】
【０００８】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００９】
[第１の実施の形態]
まず、図１を参照して、本発明の第１の実施の形態に係るＤＲＡＭを説明する。
このＤＲＡＭは、メモリセルアレイ１１と、カラムゲート１２を備えている。
【００１０】
メモリセルアレイ１１は、ワード線ＷＬとビット線ＢＬとの交点にメモリセルＭＣをマトリクス状に配列して構成されている。メモリセルＭＣは、一例として１個のセルキャパシタと１個のセルトランジスタとを直列接続してなる（図示略）。
ビット線ＢＬは、ビット線ＢＬｔ＜ｋ＞とビット線ＢＬｃ＜ｋ＞とが相補ビット線対を構成しており、この相補ビット線対ごとにセンスアンプ回路ＳＡが形成されている。この図１のＤＲＡＭはいわゆるフォールデッドビット線構造を採用しており、相補ビット線対を構成するビット線ＢＬｔ＜ｋ＞とビット線ＢＬｔ＜ｋ＞は同一のメモリセルアレイ１１中に配設されている。また、ビット線ＢＬｔ＜ｋ＞とビット線ＢＬｔ＜ｋ＞は、所定の領域ごとに交差（ツイスト）するツイストビット線構造とされており、これにより、ビット線間のノイズの影響が軽減されている。
センスアンプ回路ＳＡは、図１では図示を省略するが、一般的な差動増幅回路から構成され、相補ビット線対の間に生じた電位差を検知・増幅するように構成されている。なお、この図１のＤＲＡＭでは、一例として、奇数番目の相補ビット線対はメモリセルアレイ１１の下側に引き出されてセンスアンプ回路ＳＡと接続される一方、偶数番目の相補ビット線対はメモリセルアレイ１１の上側に引き出されセンスアンプ回路ＳＡと接続される。
【００１１】
カラムゲート１２は、１本のビット線ＢＬごとに設けられた選択トランジスタ１２１の集合からなる。この選択トランジスタ１２１のゲートには、相補ビット線対ごとに異なるカラム選択信号ＣＳＬ＜ｊ＞が供給され、任意の相補ビット線対が選択的にデータ線対ＤＱｔ、ＤＱｃを介して読み出し用アンプ１３及び書き込み用バッファ２１に接続される。選択トランジスタ１２１がオンすることにより、相補ビット線対に接続されたメモリセルＭＣからのデータの読み出し、及び書き込みが実行される。
【００１２】
読み出し用アンプ１３は、読み出しイネーブル信号ＲＥにより活性化され、カラムゲート１２を介してセンスアンプ回路ＳＡと接続される。センスアンプ回路ＳＡにより増幅された相補ビット線対の電圧は、読み出し用アンプ１３により更に増幅され、増幅信号（読み出しデータ）ＲＤとして出力される。この増幅信号ＲＤは、ＯＲゲート１４及びＡＮＤゲート１５に供給される。ＯＲゲート１４及びＡＮＤゲート１５のもう１つの入力端子には、後述するＡＮＤゲート２２の出力信号ＲＤＥＸが供給される。
【００１３】
通常の読み出しモードでは、ＡＮＤゲート２２の出力信号ＲＤＥＸは”Ｌ”であり、ＯＲゲート１４の出力信号ＲＤＯＲは、増幅信号ＲＤと同期して変化する。この出力信号ＲＤＯＲは、マルチプレクサ１６、読み出し用ラッチ１７を介して出力信号ＤＯＵＴとして外部に出力される。読み出し用ラッチ１７には、クロック信号ＣＬＫＲが供給され、このクロック信号ＣＬＫＲの立ち上がりのタイミングに従って、出力信号ＤＯＵＴが外部に出力される。
【００１４】
本実施の形態のＤＲＡＭは、所望の場合において、ツインセル方式のＤＲＡＭとして機能させることもできる。すなわち、本実施の形態のＤＲＡＭは、通常は１ビットのデータを１個のメモリセルＭＣが保持する形式を採用しており、特定の動作モードを実行する場合にのみ、一時的にツインセル方式を採用する形式をとる事ができる。
【００１５】
ここで、特定の動作モードについて説明する。具体的には、特定の動作モードにおいては、読み出し対象のメモリセルＭＣｏ（コピー元のメモリセル（第１のメモリセル））のデータが、別のメモリセルＭＣｃ（コピー先のメモリセル（第２のメモリセル））に書き込まれる（コピーされる）。マルチプレクサ１９、書き込み用ラッチ２０、書き込み用バッファ２１が、このコピー動作を実行するための書き込み回路として機能する。図示は省略するが、コピー元のメモリセルＭＣｏ、ＭＣｃは、従来のツインセル方式の場合と同様にリフレッシュ制御の対象とされる。この場合、２つのメモリセルで１ビットのデータを保持しているので、リフレッシュ動作の周期も通常の動作モードの場合に比べ長くすることができ、消費電力の低減を図ることができる。
【００１６】
まず、コピー元のメモリセルＭＣｏのデータを読み出して、一時書き込み用ラッチ２０に保持させる（書き込み用ラッチ２０が、コピー元のメモリセルＭＣｏから読み出されたデータを保持するデータラッチ回路として機能する）。
そして、コピー先のメモリセルＭＣｃのデータを読み出し、この読み出しデータと、書き込み用ラッチ２０に保持されたデータ（コピー元のメモリセルＭＣｏからの読み出しデータ）の論理演算をＯＲゲート１４又はＡＮＤゲート１５にて行う。
【００１７】
スクランブル制御回路１８は、ロウアドレスＲＡに従い、コピー元のメモリセルＭＣｏにおけるスクランブル書き込み方式（外部から供給される書き込みデータとは異なるデータを、特定のルールに従って書き込む方式）の有無を判断し、その判断に従って制御信号ＳＣＲの論理を変化する。マルチプレクサ１６は、スクランブル制御回路１８の制御信号ＳＣＲに基づき、ＯＲゲート１４の出力信号ＲＤＯＲ又はＡＮＤゲート１５の出力信号ＲＤＡＤのいずれかを選択的に信号ＲＤＯＵＴとして出力する。スクランブル書き込みがされていない場合、マルチプレクサ１６はＯＲゲート１４の出力信号ＲＤＯＲを選択し、スクランブル書き込みがされている場合にはＡＮＤゲート１５の出力信号ＲＤＡＤを選択する。信号ＲＤＯＵＴは読み出し用ラッチ１７に一時保持され、クロック信号ＣＬＫＲに従って出力信号ＤＯＵＴとして外部に出力される。
【００１８】
論理演算の結果は、読み出しデータ（出力信号ＤＯＵＴ）として外部に出力される一方、その論理演算の結果に従い、コピー元のメモリセルＭＣｏへのデータの書き戻しが、マルチプレクサ１６、１９、書き込み用ラッチ２１、及び書き込み用バッファ２１により行われる。このように、特定のモードの実行中は、ツインセル方式に従ったリフレッシュ制御、読み出し動作が行われる一方、通常の動作モードでは１つのメモリセルに１ビットのデータが格納される。このため、低消費電力を得る一方で回路面積の増大も抑制することができる。
【００１９】
信号ＲＤＯＵＴは、マルチプレクサ１９にも供給される。マルチプレクサ１９には、通常のデータ書き込み時において外部から書き込みデータとして供給される入力信号ＤＩＮも供給される。マルチプレクサ１９は、制御信号ＳＴＤＢＹに従い、入力信号ＤＩＮ及び信号ＲＤＯＵＴを選択的に書き込み用ラッチ２０に書き込み入力信号ＷＤＩＮとして入力させる。信号ＳＴＤＢＹは、上述のツインセル方式に移行する場合、”Ｌ”から”Ｈ”に切り替わる。制御信号ＳＴＤＢＹが”Ｈ”の場合には、信号ＤＩＮのマルチプレクサ１９への入力は禁止され、信号ＲＤＯＵＴのみの入力が可能になる。
【００２０】
マルチプレクサ１９に入力される信号ＲＤＯＵＴは、書き込み入力信号ＷＤＩＮとしてマルチプレクサ１９から出力され、書き込み用ラッチ２０に保持される。書き込み用ラッチ２０は、クロック信号ＣＬＫＷに従い、ラッチされた信号を信号ＷＤとして出力する。出力された信号ＷＤは、コピー先のメモリセルＭＣｃへのコピー動作を行う場合には、書き込み用バッファ２１及びカラムゲート１２を介してメモリセルＭＣｃが接続されるビット線対に供給される。また、信号ＷＤはＡＮＤゲート２２を介して信号ＲＤＥＸとしてＯＲゲート１４及びＡＮＤゲート１５に供給される。
ＡＮＤゲート２２は、この信号ＷＤと、イネーブル信号ＯＲＥＮＢを入力とし、この２つの信号の論理積である信号ＲＤＥＸを出力する。換言すれば、ＡＮＤゲート２２は、信号ＷＤを、イネーブル信号ＯＲＥＮＢに従って出力するゲート回路として機能する。この信号ＲＤＥＸがＯＲゲート１４又はＮＡＮＤゲート１５に出力されることにより、コピー元のメモリセルＭＣｏのデータとコピー先のメモリセルＭＣｃのデータとの論理演算が行われる。
【００２１】
次に、図２及び図３を参照して、本実施の形態においてツインセル方式のデータ読み出しを実行する場合の手順を説明する。本実施の形態のＤＲＡＭは、通常の動作モードにおいては１つのメモリセルに１ビットのデータを格納する一方、ツインセル方式のデータ読み出しを実行する動作モードにおいては、次の動作を実行する。
（１）コピー元のメモリセルＭＣｏのデータを読み出し、この読み出されたデータをコピー先のメモリセルＭＣｃに書き込む（コピーする）。なお、以下の実施の形態の説明では、コピー元のメモリセルＭＣｏとコピー先のメモリセルＭＣｃとは同じワード線ＷＬに沿って配置されるものとして説明するが、本発明はこれに限定されるものではなく、コピー元のメモリセルＭＣｏとは異なるワード線に沿ったメモリセルＭＣをコピー先のメモリセルＭＣｃとすることも可能である。
（２）コピー元のメモリセルＭＣｏのデータを読み出して、一時ラッチ回路に保持する一方、コピー先のメモリセルＭＣｃのデータを読み出し、両者の読み出しデータの論理演算を実行する。その論理演算の結果を読み出しデータとして外部に出力する一方、その論理演算の結果に従い、コピー元のメモリセルＭＣｏへのデータの書き戻しを実行する。
【００２２】
図２は、上記の（１）の手順を実行する場合のタイミングチャートである。
【００２３】
まず、上記の（１）の手順を図２を参照しながら詳細に説明する。
まず、時刻ｔ０において、制御信号ＳＴＤＢＹが”Ｌ”から”Ｈ”に切り替わる。これにより、ツインセル方式のデータ読み出しモードが開始される。
これに続いて、読み出し対象（コピー元）のメモリセルＭＣｏに接続されたワード線ＷＬ＜ｎ＞が”Ｌ”から”Ｈ”に立ち上がり、このメモリセルＭＣｏに接続された相補ビット線対ＢＬｔ＜ｋ＞、ＢＬｃ＜ｋ＞に、メモリセルＭＣｏが保持しているデータに対応した電圧が発生する。この電圧は、センスアンプ回路ＳＡにより増幅される。
【００２４】
その後、時刻ｔ１において、このメモリセルＭＣｏに対応するカラム選択信号ＣＳＬ＜０＞が”Ｌ”から”Ｈ”に立ち上がり、相補ビット線対ＢＬｔ＜ｋ＞、ＢＬｃ＜ｋ＞の電圧がデータ線ＤＱｔ、ＤＱｃに現れる。
同じく時刻ｔ１において信号ＲＥが”Ｌ”から”Ｈ”に立ち上がることで、読み出し用アンプ１３においてこのデータ線ＤＱｔ、ＤＱｃの電圧が更に増幅され、増幅信号ＲＤとして出力される。増幅信号ＲＤは、ＯＲゲート１４に入力され、信号ＲＤＯＲとして出力され、更にマルチプレクサ１６においてこの信号ＲＤＯＲが選択され、信号ＲＤＯＵＴとして出力される。
【００２５】
信号ＲＤＯＵＴは、マルチプレクサ１９に供給され、書き込み入力信号ＷＤＩＮとして出力される。この信号ＷＤＩＮは書き込み用ラッチ２０に入力され、コピー元のメモリセルＭＣｏからの読み出しデータとして保持される。書き込み用ラッチ２０は、通常時のデータ書き込み時においては、書き込みデータとしての入力データＤＩＮをラッチするが、このツインセル方式が実行される場合には、コピー元のメモリセルＭＣｏのデータを一時保持するための回路として機能する。このように、書き込み用ラッチ２０は、通常のデータ書き込み時の書き込みデータを一時保持する役割と、ツインセル方式におけるデータ読み出し時のコピー元のメモリセルＭＣｏのデータを一時保持する役割とを兼用する。
【００２６】
また、次のタイミングにおいてクロック信号ＣＬＫＷが立ち上がると、書き込み用ラッチ２０は信号（書き込みデータ）ＷＤを出力する。書き込み用バッファ２１は、この信号ＷＤをバッファリングし、その後時刻ｔ２において立ち上がるカラム選択信号ＣＳＬ＜１＞により、この信号ＷＤに基づくデータを、コピー先のメモリセルＭＣｃに書き込む。すなわち、コピー先のメモリセルＭＣｃが接続されるビット線ＢＬｔ＜ｋ＋２＞、ＢＬｃ＜ｋ＋２＞に、この信号ＷＤ、すなわちコピー元のメモリセルＭＣｏの保持データに対応する電圧が発生する。以上の動作により、上記（１）の動作が完了する。
【００２７】
次に、図３を参照して、上記（２）の動作を詳細に説明する。図３は、上記の（２）の手順を実行する場合のタイミングチャートである。ＤＲＡＭにおいては、いわゆるフォールデッドビット線構造（相補ビット線対が同一のメモリマット中に存在する構造）とツイストビット線構造（相補ビット線が、所定領域毎に交差（ツイスト）している構造）の両方が採用される場合において、スクランブル書き込み方式が採用されることがある。この図３の例では、読み出し対象となるメモリセルＭＣｏは、スクランブル書き込み方式によらずデータの書き込みが行われているものと想定して説明する。
【００２８】
時刻ｔ５において、制御信号ＳＴＤＢＹは”Ｈ”から”Ｌ”になる。続いて、コピー元のメモリセルＭＣｏ及びコピー先のメモリセルＭＣｃが接続されるワード線ＷＬ＜ｎ＞が”Ｌ”から”Ｈ”に立ち上がる。これにより、コピー元のメモリセルＭＣｏが接続される相補ビット線対ＢＬｔ＜ｋ＞、ＢＬｃ＜ｋ＞に、メモリセルＭＣｏが保持するデータに対応する電圧が現れる。また、コピー先のメモリセルＭＣｃが接続される相補ビット線対ＢＬｔ＜ｋ＋２＞、ＢＬｃ＜ｋ＋２＞に、メモリセルＭＣｃが保持するデータに対応する電圧が現れる。なお、同時に、スクランブル制御回路１８が出力する制御信号ＳＣＲは”Ｌ”となる。
【００２９】
続いて、時刻ｔ６において、カラム選択信号ＣＳＬ＜０＞が”Ｌ”から”Ｈ”となり、これにより、コピー元のメモリセルＭＣｏに接続される相補ビット線対ＢＬｔ＜ｋ＞、ＢＬｃ＜ｋ＞の電圧がデータ線ＤＱｔ、ＤＱｃに反映される。読み出しイネーブル信号ＲＥが”Ｈ”となることにより、信号ＲＤは、データ線ＤＱｔ、ＤＱｃの電圧に応じた電圧値となる。信号ＲＤＯＵＴも、これに従って変化し、マルチプレクサ１９に供給される。信号ＷＤＩＮも、この信号ＲＤＯＵＴに従って変化し、この信号ＷＤＩＮに従って書き込み用ラッチ２０にコピー元のメモリセルＭＣｏから読み出されたデータがラッチされる。
【００３０】
続いて、時刻ｔ７において、カラム選択信号ＣＳＬ＜１＞が”Ｌ”から”Ｈ”となり、これにより、コピー先のメモリセルＭＣｃに接続される相補ビット線対ＢＬｔ＜ｋ＋２＞、ＢＬｃ＜ｋ＋２＞の電圧がデータ線ＤＱｔ、ＤＱｃに反映される。また、イネーブル信号ＯＲＥＮＢが”Ｌ”から”Ｈ”となり、これにより、ＡＮＤゲート２２を介して、書き込み用ラッチ２０の保持データ（メモリセルＭＣｏから読み出したデータ）が、信号ＲＤＥＸとしてＯＲゲート１４の一方の入力端子に供給される。ＯＲゲート１４の他方の入力端子には、メモリセルＭＣｃの保持データに対応する信号ＲＤが入力され、信号ＲＤＥＸと信号ＲＤの論理和演算がなされ、その演算結果が信号ＲＤＯＲとして出力される。この信号ＲＤＯＲは、マルチプレクサ１６に入力され、外部に信号ＤＯＵＴ（読み出しデータ）として出力される一方、マルチプレクサ１９及び書き込みラッチ２０にも供給される。その後、時刻ｔ８において、カラム選択信号ＣＳＬ＜０＞が再び"Ｌ"から”Ｈ”に所定期間立ち上がると共に、イネーブル信号ＷＥが”Ｈ”に立ち上がることにより、書き込み用ラッチ２０の保持データに基づき、コピー元のメモリセルＭＣｏへの書き込みが行われる。すなわち、ＯＲゲート１４における論理和演算の結果にしたがって、メモリセルＭＣｏへのデータの書き戻しが行われる。以上により、上記の（２）の動作が終了し、ツインセル方式の読み出し動作が完了する。
【００３１】
図４は、読み出し対象のメモリセルＭＣｏがスクランブル書き込み方式に従ってデータ書き込みをされている場合において、上記（２）の動作を行う場合のタイミングチャートを示している。スクランブル書き込み方式による書き込みが行われている分、ＯＲゲート１４でなくＡＮＤゲート１５の出力信号が選択され、相補配線のデータが反転されるが、それ以外の点は図３と同様の動作である。
【００３２】
[第２の実施の形態]
次に、本発明の第２の実施の形態に係るＤＲＡＭの構成を、図５を参照して説明する。この実施の形態の全体構成は、図１に示すＤＲＡＭと略同様である。ただし、コピー元のメモリセルＭＣｏのデータを、コピー先のメモリセルＭＣｃにコピーするための構成として、コピー用トランスファゲート回路２３を更に追加的に有している点で、第１の実施の形態と異なっている。このコピー用トランスファゲート回路２３は、ビット線ＢＬｔ＜ｋ＞と、ビット線ＢＬｔ＜ｋ＋２＞との間に電流経路を形成するように接続された１つのｎＭＯＳトランジスタから構成される。このｎＭＯＳトランジスタは、制御信号ＭＵＸＣＰが”Ｈ”になることにより導通される。コピー元のメモリセルＭＣｏから読み出された信号がセンスアンプ回路ＳＡにより増幅されビット線ＢＬｔ＜ｋ＞に現れている状態において、このコピー用トランスファゲート回路２３を導通させると、メモリセルＭＣｏの保持データに対応する電圧が、ビット線ＢＬｔ＜ｋ＋２＞に転送される。その後、コピー先のメモリセルＭＣｃのワード線ＷＬを活性化させることにより、メモリセルＭＣｃにコピー元のメモリセルＭＣｏの保持データを書き込むことができる。
【００３３】
第２の実施の形態のＤＲＡＭにおいてツインセル方式の読み出し動作を行う場合におけるタイミングチャートを、図６に示す。
時刻ｔ１０において、制御信号ＳＴＤＢＹが”Ｈ”となり、時刻ｔ１２において、ワード線ＷＬ＜ｎ＞が立ち上がり、コピー元のメモリセルＭＣｏからのデータの読み出しが行われる。続いて、時刻ｔ１３において、信号ＳＥＰＳ、ＳＥＮＳがそれぞれ”Ｌ”、”Ｈ”となり、これにより、相補ビット線対ＢＬｔ＜ｋ＞、ＢＬｃ＜ｋ＞に接続されるセンスアンプ回路ＳＮｋが活性化され、相補ビット線ＢＬｔ＜ｋ＞、ＢＬｃ＜ｋ＞の電圧が差動増幅される。
【００３４】
その後、時刻ｔ１４において、制御信号ＭＵＸＣＰが”Ｈ”に切り替わることにより、ビット線ＢＬｔ＜ｋ＞の電圧がビット線ＢＬｔ＜ｋ＋２＞に転送される。その後、信号ＳＥＰＤ、ＳＥＮＤがそれぞれ”Ｌ”、”Ｈ”となり、相補ビット線対ＢＬｔ＜ｋ＋２＞、ＢＬｃ＜ｋ＋２＞に接続されるセンスアンプ回路ＳＮｋ＋２が活性化され、相補ビット線ＢＬｔ＜ｋ＋２＞、ＢＬｃ＜ｋ＋２＞の電圧が差動増幅される。このようにして、コピー元のメモリセルＭＣｏのデータがコピー先のメモリセルＭＣｃにコピーされる。第１の実施の形態では、コピー動作のために書き込み用ラッチ２０にデータを書き込む必要があったが、この実施の形態では、コピー動作をメモリセルアレイ内で完結することができるので、動作の高速化を図ることができる。なお、ツインセル方式を実行する場合における上記（２）の動作は、図３、図４で説明したのと同様であるので、説明は省略する。
【００３５】
[第３の実施の形態]
次に、本発明の第３の実施の形態を、図７を参照して説明する。図７において、第１の実施の形態のＤＲＡＭと同一の構成要素に対しては、図１と同一の符号を付し、以下ではその詳細な説明は省略する。本実施の形態のＤＲＡＭは、メモリセルアレイ１１での書き込みにおいてスクランブル書き込み方式を実行せず、従って、スクランブル制御回路１８も省略されている点で、第１の実施の形態と異なっている。スクランブル制御が行われないため、ＡＮＤゲート１５も省略され、コピー元のメモリセルＭＣｏのデータとコピー先のメモリセルＭＣｃのデータとの論理演算は、ＯＲゲート１４によってのみ実行される。この他は、第１の実施の形態と同様である。
【００３６】
図８、図９は、本実施の形態において、ツインセル方式の読み出しを実行する場合におけるタイミングチャートである。スクランブル制御信号ＳＣＲがない点を除き、図３〜図５と同様であるので、詳細な説明は省略する。
【００３７】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【符号の説明】
【００３８】
１１・・・メモリセルアレイ、  １２・・・カラムゲート、  １３・・・読み出し用アンプ、  １４・・・ＯＲゲート、  １５・・・ＡＮＤゲート、  １６、１９・・・マルチプレクサ、  １７・・・読み出し用ラッチ、  １８・・・スクランブル制御回路、  ２０・・・書き込み用ラッチ、  ２１・・・書き込み用バッファ、  ２３・・・コピー用トランスファゲート回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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