(57)【要約】【課題】半導体装置が備えるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの形成面積を縮小する。【解決手段】半導体装置の製造方法は、基板上に環状の突起部を形成する工程と、環状の突起部に第１のｎ型チャネル領域を形成する工程と、環状の突起部に第１のｐ型チャネル領域を形成する工程と、環状の突起部に形成された第１のｎ型チャネル領域及び第１のｐ型チャネル領域を跨ぐ第１のゲート電極を形成することにより、第１のｎＭＯＳトランジスタ及び第１のｐＭＯＳトランジスタを形成する工程と、を備える。【選択図】図１３
2011040524.tif 000002
【特許請求の範囲】
【請求項１】
基板上に環状の突起部を形成する工程と、
前記環状の突起部に第１のｎ型チャネル領域を形成する工程と、
前記環状の突起部に第１のｐ型チャネル領域を形成する工程と、
前記環状の突起部に形成された前記第１のｎ型チャネル領域及び前記第１のｐ型チャネル領域を跨ぐ第１のゲート電極を形成することにより、第１のｎＭＯＳトランジスタ及び第１のｐＭＯＳトランジスタを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記環状の突起部に第２のｎ型チャネル領域を形成する工程と、
前記環状の突起部に第２のｐ型チャネル領域を形成する工程と、
前記環状の突起部に形成された前記第２のｎ型チャネル領域及び前記第２のｐ型チャネル領域を跨ぐ第２のゲート電極を形成することにより、第２のｎＭＯＳトランジスタ及び第２のｐＭＯＳトランジスタを形成する工程と、
を更に備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記環状の突起部に前記第１のｎ型チャネル領域を形成する工程は、ｐ型の不純物を前記環状の突起部に対して第１の斜め方向からイオン注入することを含み、
前記環状の突起部に前記第１のｐ型チャネル領域を形成する工程は、ｎ型の不純物を前記環状の突起部に対して第２の斜め方向からイオン注入することを含み、
前記第１の斜め方向と前記第２の斜め方向とは異なる方向であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記環状の突起部に前記第２のｎ型チャネル領域を形成する工程は、ｐ型の不純物を前記環状の突起部に対して前記第１の斜め方向からイオン注入することを含み、
前記環状の突起部に前記第２のｐ型チャネル領域を形成する工程は、ｎ型の不純物を前記環状の突起部に対して前記第２の斜め方向からイオン注入することを含む、ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
第１のｐＭＯＳトランジスタと、
第１のｎＭＯＳトランジスタと、
環状の突起部と、を備え、
前記第１のｎＭＯＳトランジスタのｎ型チャネル領域及び前記第１のｐＭＯＳトランジスタのｐ型チャネル領域が前記環状の突起部に形成されていることを特徴とする半導体装置。
【請求項６】
第２のｎＭＯＳトランジスタと、
第２のｐＭＯＳトランジスタと、を更に備え、
前記第２のｎＭＯＳトランジスタのｎ型チャネル領域及び前記第２のｐＭＯＳトランジスタのｐ型チャネル領域が前記環状の突起部に形成されていることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
露光技術の進歩により、幅が数十ナノメートル、あるいはそれ以下のパターンを有する微細化された半導体装置の製造が可能になっている。このような微細化のトレンドをさらに進めて、より微細化された半導体装置を量産しようとすると、ステッパやレチクルなどに多額の投資が必要となり、半導体装置の製造費用が増加する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２３５０３７号公報
【特許文献２】特開２００８−２０５１６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本件は、半導体装置が備えるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの形成面積を縮小する技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本件の一観点によれば、半導体装置の製造方法は、基板上に環状の突起部を形成する工程と、環状の突起部に第１のｎ型チャネル領域を形成する工程と、環状の突起部に第１のｐ型チャネル領域を形成する工程と、環状の突起部に形成された第１のｎ型チャネル領域及び第１のｐ型チャネル領域を跨ぐ第１のゲート電極を形成することにより、第１のｎＭＯＳトランジスタ及び第１のｐＭＯＳトランジスタを形成する工程と、を備える。
【発明の効果】
【０００６】
本件によれば、半導体装置が備えるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの形成面積を縮小することができる。
【図面の簡単な説明】
【０００７】
【図１】半導体基板１上に環状の突起部２を形成した場合の半導体装置の部分上面図及び部分断面図である。
【図２】半導体基板１上に環状の突起部２を形成する工程の第一の例における半導体装置の部分上面図及び部分断面図である。
【図３】半導体基板１上に環状の突起部２を形成する工程の第一の例における半導体装置の部分断面図である。
【図４】半導体基板１上に環状の突起部２を形成する工程の第二の例における半導体装置の部分断面図である。
【図５】半導体基板１上に環状の突起部２を形成する工程の第三の例における半導体装置の部分断面図である。
【図６】異なる型の不純物をそれぞれ異なる方向から半導体基板１上に形成された環状の突起部２に添加する場合の半導体装置の部分上面図及び部分断面図である。
【図７】左斜め上方向からｐ型の不純物のイオン注入が行われる場合及び右斜め上方向からｎ型の不純物のイオン注入が行われる場合の半導体装置の部分断面図である。
【図８】イオン注入により異なる型の不純物をそれぞれ異なる方向から環状の突起部２に添加する場合の半導体装置の部分断面図である。
【図９】環状の突起部２の特定の箇所の上にレジストパターン３０を形成した場合の半導体装置の部分上面図である。
【図１０】環状の突起部２の一部を除去した場合の半導体装置の部分上面図である。
【図１１】ゲート電極５０を半導体基板１上に形成した場合の半導体装置の部分上面図である。
【図１２】接続配線４０を半導体基板１上に形成した場合の半導体装置の部分上面図である。
【図１３】半導体基板１上に層間絶縁膜を形成し、層間絶縁膜にコンタクトを形成した場合の半導体装置の部分上面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して発明を実施するための形態（以下、実施形態という）に係る半導体装置の製造方法及び半導体装置について具体例を挙げて説明する。以下では、本実施形態に係る半導体装置の製造方法を適用してＳＲＡＭ（Static Random Access Memory）素
子を有する半導体装置を製造する方法について説明する。
【０００９】
本実施形態に係る半導体装置の製造方法においては、図１の（Ａ）及び（Ｂ）に示すように、半導体基板１上に環状の突起部２を形成する。半導体基板１は、例えば、シリコン（Ｓｉ）基板である。本実施形態における環状は、楕円形でもよいし、四角形等の多角形でもよい。図１の（Ａ）は、半導体基板１上に環状の突起部２を形成した場合の半導体装置の部分上面図である。図１の（Ｂ）は、図１の（Ａ）の点線Ａ１で示した位置を矢印方向Ａ２から見た半導体装置の部分断面図である。
【００１０】
半導体基板１上に環状の突起部２を形成する工程の具体例を図２から図５を参照して説明する。半導体基板１上に環状の突起部２を形成する工程の第一の例について、図２及び図３を参照して説明する。
【００１１】
半導体基板１上に環状の突起部２を形成する工程の第一の例においては、まず、半導体基板１上に半導体基板１とは異なる材料の薄膜３を形成する。薄膜３は、半導体基板１及び環状の突起部２を構成する材料とは異なり、半導体基板１及び環状の突起部２に対して選択的に除去される材料であればよく、例えば、少なくとも窒素を含んだ金属窒化物である窒化ケイ素（ＳｉＮ）又は窒化チタン（ＴｉＮ）である。薄膜３の形成は、例えば、Chemical Vapor Deposition（ＣＶＤ、化学気相成長）法又はPhysical Vapor Deposition（ＰＶＤ、スパッタ製膜）法により行われる。薄膜３の膜厚は、例えば、６０ｎｍである。
【００１２】
次に、薄膜３上にレジストパターンを形成する。レジストパターンの形成は、例えば、スピンコート法により薄膜３上にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングすることにより行われる。
【００１３】
そして、前記レジストパターンをマスクにして薄膜３に対して異方性エッチングを行い、薄膜３を部分的に除去することによりパターン転写を行う。薄膜３を部分的に除去することにより、半導体基板１上にダミーパターンとして機能する薄膜３が形成される。なお、ダミーパターンとして機能する薄膜３のパターン形状は楕円形であってもよいし、四角形等の多角形であってもよい。次に、薄膜３上に残ったレジストを除去する。図２の（Ａ）は、薄膜３を部分的に除去した場合の半導体装置の部分上面図である。図２の（Ｂ）は、図２の（Ａ）の点線Ｂ１で示した位置を矢印方向Ｂ２から見た半導体装置の部分断面図である。
【００１４】
ダミーパターンとして機能する薄膜３の最小幅は３０ｎｍであり、本実施形態で用いられるフォトリソグラフィの解像度限界である。すなわち、ダミーパターンとして機能する
薄膜３の最小幅３０ｎｍは、本実施形態で用いられるフォトリソグラフィ技術によって形成可能な最小加工寸法である。但し、ダミーパターンとして機能する薄膜３の最小幅３０ｎｍは例示であり、本実施形態で用いられるフォトリソグラフィ技術における露光波長の長短に応じて、ダミーパターンとして機能する薄膜３の最小幅は変動する。図２の（Ａ）においては、薄膜３の最小幅を符号Ｘで示している。
【００１５】
そして、半導体基板１及び薄膜３を覆うように半導体膜４を形成する。半導体膜４は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）又はアモルファスシリコン（ａ−Ｓｉ）である。半導体膜４の形成は、例えば、ＣＶＤ法により行われる。図３の（Ａ）は、半導体基板１及び薄膜３を覆うように半導体膜４を形成した場合の半導体装置の部分断面図である。図３の（Ａ）に示す半導体装置の断面の位置については、図２の（Ｂ）に示す半導体装置の断面の位置と同じである。
【００１６】
次に、半導体膜４に対して異方性エッチングを行い、半導体膜４を部分的に除去することにより薄膜３の側面に堆積された半導体膜４からなる環状の突起部２を形成する。すなわち、半導体基板１及び薄膜３の上面に形成されている半導体膜４を除去し、薄膜３の側面に半導体膜４を残存させることで薄膜３の側面に環状の突起部２を形成する。例えば、異方性エッチングは、塩素ガス（Ｃｌ）、フッ素ガス（Ｆ）及び臭素ガス（Ｂｒ）のうちの少なくとも一種類のガスを含む気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法により行われる。図３の（Ｂ）は、薄膜３の側面に環状の突起部２を形成した場合の半導体装置の部分断面図である。
【００１７】
環状の突起部２の幅は１０ｎｍであり、本実施形態で用いられるフォトリソグラフィの解像度よりも狭い幅である。すなわち、環状の突起部２の幅１０ｎｍは、本実施形態で用いられるフォトリソグラフィ技術によって形成可能な最小加工寸法よりも狭くなっている。
【００１８】
そして、環状の突起部２の内側に存在する薄膜３を選択的に除去する。環状の突起部２の内側に存在する薄膜３の除去は、例えば、高温リン酸（Ｈ3ＰＯ4）溶液又はフッ酸（ＨＦ）溶液を用いて薄膜３をエッチングすることにより行われる。図３の（Ｃ）は、環状の突起部２の内側に存在する薄膜３を除去した場合の半導体装置の部分断面図である。
【００１９】
ここでは、環状の突起部２の内側に存在する薄膜３を除去する場合の例を示している。しかし、半導体基板１上に環状の突起部２を形成する工程の第一の例において環状の突起部２の内側に存在する薄膜３を除去せずに、後述するイオン注入の工程の後に環状の突起部２の内側に存在する薄膜３を除去してもよい。
【００２０】
半導体基板１上に環状の突起部２を形成する工程の第一の例において、半導体基板１上にシリコン酸化膜（ＳｉＯ2膜）５を形成し、シリコン酸化膜５上に薄膜３を形成しても
よい。すなわち、Silicon On Insulator（ＳＯＩ）基板に形成されているシリコン酸化膜５上に環状の突起部２を形成してもよい。シリコン酸化膜５の形成は、例えば、シランガス（ＳｉＨ4）と亜酸化窒素（Ｎ2Ｏ）ガスを用いたＣＶＤ法により行われる。図３の（Ｄ）は、シリコン酸化膜５上に環状の突起部２を形成した場合の半導体装置の部分断面図である。図３の（Ｃ）に示す半導体装置と図３の（Ｄ）に示す半導体装置との間で異なる点は、図３の（Ｃ）に示す半導体装置では半導体基板１上に環状の突起部２が形成されているのに対して、図３の（Ｄ）に示す半導体装置ではシリコン酸化膜５上に環状の突起部２が形成されていることである。
【００２１】
半導体基板１上に環状の突起部２を形成する工程の第二の例について、図４を参照して説明する。半導体基板１上に環状の突起部２を形成する工程の第二の例においては、まず
、半導体基板１上に半導体膜１０を形成する。半導体膜１０は、例えば、シリコン（Ｓｉ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）又はアモルファスシリコン（ａ−Ｓｉ）である。
【００２２】
そして、半導体膜１０とは異なる材料からなる薄膜１１を半導体膜１０上に形成する。薄膜１１は、例えば、二酸化ケイ素（ＳｉＯ2）、窒化ケイ素（ＳｉＮ）又は窒化チタン
（ＴｉＮ）である。薄膜１１の形成は、例えば、ＣＶＤ法又はＰＶＤ法により行われる。より具体的には、薄膜１１が二酸化ケイ素（ＳｉＯ2）又は窒化ケイ素（ＳｉＮ）である
場合、ＣＶＤ法を用いて薄膜１１が形成される。薄膜１１が窒化チタン（ＴｉＮ）である場合、ＣＶＤ法又はＰＶＤ法を用いて薄膜１１が形成される。
【００２３】
次に、薄膜１１上にレジストパターンを形成する。レジストパターンの形成は、例えば、スピンコート法により薄膜１１上にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングすることにより行われる。
【００２４】
そして、レジストパターンをマスクにして薄膜１１に対して異方性エッチングを行い、薄膜１１を部分的に除去することによりパターン転写を行う。薄膜１１を部分的に除去することにより、半導体膜１０上にダミーパターンとして機能する薄膜１１が形成される。なお、ダミーパターンとして機能する薄膜１１のパターン形状は楕円形であってもよいし、四角形等の多角形であってもよい。例えば、異方性エッチングは、フルオロカーボンガス（ＣｘＦｙ）の気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法により行われる。次に、薄膜１１上に残ったレジストを除去する。例えば、レジスト除去は、酸素ガス（Ｏ2）又は水素ガス（Ｈ2）を含む気体に高周波を印加して生成するプラズマを生成して活性種を作用させるアッシング（灰化）法、又はレジストの剥離作用を有する有機溶剤を用いたウェットエッチング法のいずれかもしくは両方により行われる。図４の（Ａ）は、薄膜１１を部分的に除去した場合の半導体装置の部分断面図である。図４の（Ａ）に示す半導体装置の断面の位置については、図２の（Ｂ）に示す半導体装置の断面の位置と同じである。
【００２５】
ダミーパターンとして機能する薄膜１１の最小幅は３０ｎｍであり、本実施形態で用いられるフォトリソグラフィの解像度限界である。すなわち、ダミーパターンとして機能する薄膜１１の最小幅３０ｎｍは、本実施形態で用いられるフォトリソグラフィ技術によって形成可能な最小加工寸法である。但し、ダミーパターンとして機能する薄膜１１の最小幅３０ｎｍは例示であり、本実施形態で用いられるフォトリソグラフィ技術における露光波長の長短に応じて、ダミーパターンとして機能する薄膜１１の最小幅は変動する。図４の（Ａ）においては、薄膜１１の最小幅を符号Ｘで示している。
【００２６】
次に、半導体膜１０及び薄膜１１を覆うように、半導体膜１０及び薄膜１１とは異なる材料からなる薄膜１２を形成する。薄膜１２は、例えば、二酸化ケイ素（ＳｉＯ2）、窒
化ケイ素（ＳｉＮ）又は窒化チタン（ＴｉＮ）である。この場合、薄膜１１に用いる材料と薄膜１２に用いる材料とは異なる材料とする。すなわち、薄膜１１が二酸化ケイ素（ＳｉＯ2）である場合、薄膜１２は窒化ケイ素（ＳｉＮ）又は窒化チタン（ＴｉＮ）である
。薄膜１１が窒化ケイ素（ＳｉＮ）である場合、薄膜１２は二酸化ケイ素（ＳｉＯ2）又
は窒化チタン（ＴｉＮ）である。薄膜１１が窒化チタン（ＴｉＮ）である場合、薄膜１２は二酸化ケイ素（ＳｉＯ2）又は窒化ケイ素（ＳｉＮ）である。
【００２７】
薄膜１２の形成は、例えば、ＣＶＤ法又はＰＶＤ法により行われる。より具体的には、薄膜１２が二酸化ケイ素（ＳｉＯ2）又は窒化ケイ素（ＳｉＮ）である場合、ＣＶＤ法を
用いて薄膜１２が形成される。薄膜１２が窒化チタン（ＴｉＮ）である場合、ＣＶＤ法又はＰＶＤ法を用いて薄膜１２が形成される。図４の（Ｂ）は、半導体膜１０及び薄膜１１
を覆うように薄膜１２を形成した場合の半導体装置の部分断面図である。
【００２８】
次に、薄膜１２に対して異方性エッチングを行い、薄膜１２を部分的に除去することにより薄膜１１の側面に環状の薄膜１２を形成する。すなわち、半導体膜１０及び薄膜１１の上面に形成されている薄膜１２を除去し、薄膜１１の側面に堆積した薄膜１２を残存させることで薄膜１１の側面に環状の薄膜１２を形成する。例えば、異方性エッチングは、フルオロカーボンガス（ＣｘＦｙ）の気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法により行われる。薄膜１２に窒化チタン（ＴｉＮ）を用いた場合の異方性エッチングは、フッ素ガス（Ｆ）及び塩素ガス（Ｃｌ）のうちの少なくとも一種類のガスを含む気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法により行われる。図４の（Ｃ）は、薄膜１１の側面に環状の薄膜１２を形成した場合の半導体装置の部分断面図である。
【００２９】
次に、環状の薄膜１２の内側に存在する薄膜１１を選択的に除去する。環状の薄膜１２の内側に存在する薄膜１１の選択除去は、薄膜１１に窒化ケイ素（ＳｉＮ）を用いた場合には高温リン酸（Ｈ3ＰＯ4）溶液を使用できる。又は薄膜１１に窒化チタン（ＴｉＮ）を用いた場合にはアルカリ薬液と過酸化水素水（Ｈ2Ｏ2）との混合液を使用できる。又は薄膜１１に二酸化ケイ素（ＳｉＯ2）を用いた場合にはフッ酸（ＨＦ）溶液、フッ化水素（
ＨＦ）ガスを用いてドライエッチングにより行われる。すなわち、薄膜１１が二酸化ケイ素（ＳｉＯ2）である場合、フッ酸（ＨＦ）溶液もしくはフッ化水素（ＨＦ）ガスを用い
る。薄膜１１が窒化ケイ素（ＳｉＮ）である場合、高温リン酸（Ｈ3ＰＯ4）溶液を用いる。薄膜１１が窒化チタン（ＴｉＮ）である場合、例えばアンモニア（ＮＨ3）などのアル
カリ薬液と過酸化水素水（Ｈ2Ｏ2）との混合液を用いる。上述したように、薄膜１１に用いる材料と薄膜１２に用いる材料とは異なる材料であるため、環状の薄膜１２の内側に存在する薄膜１１のみを除去することが可能である。
【００３０】
次に、環状の薄膜１２をマスクにして半導体膜１０に対して異方性エッチングを行い、半導体膜１０を部分的に除去することにより、半導体基板１上に環状の突起部２を形成する。例えば、異方性エッチングは、塩素ガス（Ｃｌ）、フッ素ガス（Ｆ）及び臭素ガス（Ｂｒ）のうちの少なくとも一種類のガスを含む気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法により行われる。図４の（Ｄ）は、半導体膜１０を部分的に除去することにより、半導体基板１上に環状の突起部２を形成した場合の半導体装置の部分断面図である。
【００３１】
環状の突起部２の幅は１０ｎｍであり、本実施形態で用いられるフォトリソグラフィの解像度よりも狭い幅である。すなわち、環状の突起部２の幅１０ｎｍは、本実施形態で用いられるフォトリソグラフィ技術によって形成可能な最小加工寸法よりも狭くなっている。
【００３２】
半導体基板１上に環状の突起部２を形成する工程の第二の例において、半導体基板１上にシリコン酸化膜（ＳｉＯ2膜）１３を形成し、シリコン酸化膜１３上に半導体膜１０を
形成してもよい。すなわち、ＳＯＩ基板に形成されているシリコン酸化膜１３上に環状の突起部２を形成してもよい。図４の（Ｅ）は、シリコン酸化膜１３上に環状の突起部２を形成した場合の半導体装置の部分断面図である。図４の（Ｄ）に示す半導体装置と図４の（Ｅ）に示す半導体装置との間で異なる点は、図４の（Ｄ）に示す半導体装置では半導体基板１上に環状の突起部２が形成されているのに対して、図４の（Ｅ）に示す半導体装置ではシリコン酸化膜１３上に環状の突起部２が形成されていることである。
【００３３】
半導体基板１上に環状の突起部２を形成する工程の第二の例において、後述するイオン注入の工程の後に環状の突起部２上に形成されている環状の薄膜１２を除去してもよい。
【００３４】
半導体基板１上に環状の突起部２を形成する工程の第三の例について、図５を参照して説明する。半導体基板１上に環状の突起部２を形成する工程の第三の例においては、まず、半導体基板１上に半導体膜２０を形成する。半導体膜２０は、例えば、シリコン（Ｓｉ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）又はアモルファスシリコン（ａ−Ｓｉ）である。半導体膜２０の形成は、例えば、ＣＶＤ法により行われる。
【００３５】
次に、半導体膜２０上にレジストパターンを形成する。レジストパターンの形成は、例えば、スピンコート法により半導体膜２０上にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングすることにより行われる。
【００３６】
そして、レジストパターンをマスクにして半導体膜２０に対して異方性エッチングを行い、半導体膜２０を部分的に除去することによりパターン転写を行う。半導体膜２０を部分的に除去することにより、半導体基板１上にダミーパターンとして機能する半導体膜２０が形成される。なお、ダミーパターンとして機能する半導体膜２０のパターン形状は楕円形であってもよいし、四角形等の多角形であってもよい。次に、半導体膜２０上のレジストパターンを除去する。例えば、異方性エッチングは、塩素ガス（Ｃｌ）、フッ素ガス（Ｆ）及び臭素ガス（Ｂｒ）のうちの少なくとも一種類のガスを含む気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法により行われる。図５の（Ａ）は、半導体膜２０を部分的に除去した場合の半導体装置の部分断面図である。図５の（Ａ）に示す半導体装置の断面の位置については、図２の（Ｂ）に示す半導体装置の断面の位置と同じである。
【００３７】
ダミーパターンとして機能する半導体膜２０の最小幅は３０ｎｍであり、本実施形態で用いられるフォトリソグラフィの解像度限界である。すなわち、ダミーパターンとして機能する半導体膜２０の最小幅３０ｎｍは、本実施形態で用いられるフォトリソグラフィ技術によって形成可能な最小加工寸法である。但し、ダミーパターンとして機能する半導体膜２０の最小幅３０ｎｍは例示であり、本実施形態で用いられるフォトリソグラフィ技術における露光波長の長短に応じて、ダミーパターンとして機能する半導体膜２０の最小幅は変動する。図５の（Ａ）においては、半導体膜２０の最小幅を符号Ｘで示している。
【００３８】
そして、半導体基板１及び半導体膜２０を覆うように、半導体基板１及び半導体膜２０とは異なる材料からなる薄膜２１を形成する。薄膜２１は、例えば、シリコン酸化膜（ＳｉＯ2膜）である。薄膜２１の形成は、例えば、ＣＶＤ法により行われる。図５の（Ｂ）
は、半導体基板１及び半導体膜２０を覆うように薄膜２１を形成した場合の半導体装置の部分断面図である。
【００３９】
次に、薄膜２１に対して異方性エッチングを行い、薄膜２１を部分的に除去することにより半導体膜２０の側面に環状の薄膜２１を形成する。すなわち、半導体膜２０の上面に形成されている薄膜２１を除去し、半導体膜２０の側面に薄膜２１を残存させることで半導体膜２０の側面に環状の薄膜２１を形成する。例えば、異方性エッチングは、フルオロカーボンガス（ＣｘＦｙ）の気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法により行われる。図５の（Ｃ）は、半導体膜２０の側面に環状の薄膜２１を形成した場合の半導体装置の部分断面図である。
【００４０】
そして、環状の薄膜２１の内側に存在する半導体膜２０を除去する。環状の薄膜２１の内側に存在する半導体膜２０の除去は、例えば、アンモニア（ＮＨ3）又はトリメチルア
ンモニウム（ＴＭＡ）などのアルカリ薬液のウェット処理により行われる。このとき、半導体基板１が結晶であり、半導体膜２０が多結晶又はアモルファスである場合、多結晶又
はアモルファスに対するエッチング速度が高い条件でエッチングが施されることで、半導体膜２０の選択除去が行われる。図５の（Ｄ）は、環状の薄膜２１の内側に存在する半導体膜２０を除去した場合の半導体装置の部分断面図である。
【００４１】
他にも、半導体膜２０の製膜前に下地となる半導体基板１上に自然酸化膜などの酸化膜（図示せず）が形成されていれば、半導体基板１上に形成されている酸化膜が半導体膜２０のエッチングの工程において保護膜として機能することにより、半導体基板１上の半導体膜２０のみを選択的に除去することが可能である。この場合、塩素ガス（Ｃｌ）又はフッ素ガス（Ｆ）を少なくとも含むガスを用いたエッチングにより半導体膜２０の選択除去が行われる。このことは、半導体膜２０が多結晶シリコン（ｐｏｌｙ−Ｓｉ）又はアモルファスシリコン（ａ−Ｓｉ）である場合、半導体基板１と半導体膜２０とは、塩素ガス（Ｃｌ）又はフッ素ガス（Ｆ）のエッチングレートが異なるため、半導体基板１上の半導体膜２０のみを選択的に除去することが可能である。
【００４２】
次に、環状の薄膜２１をマスクにして半導体基板１に対して異方性エッチングを行い、半導体基板１を部分的に除去することにより、半導体基板１上に環状の突起部２を形成する。例えば、異方性エッチングは、塩素ガス（Ｃｌ）、フッ素ガス（Ｆ）及び臭素ガス（Ｂｒ）のうちの少なくとも一種類のガスを含む気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法により行われる。図５の（Ｅ）は、半導体基板１を部分的に除去することにより、半導体基板１上に環状の突起部２を形成した場合の半導体装置の部分断面図である。
【００４３】
環状の突起部２の幅は１０ｎｍであり、本実施形態で用いられるフォトリソグラフィの解像度よりも狭い幅である。すなわち、環状の突起部２の幅１０ｎｍは、本実施形態で用いられるフォトリソグラフィ技術によって形成可能な最小加工寸法よりも狭くなっている。
【００４４】
半導体基板１上に環状の突起部２を形成する工程の第三の例では、後述するイオン注入の工程の後に、環状の突起部２上に形成されている環状の薄膜２１を除去してもよい。
【００４５】
半導体基板１上に環状の突起部２を形成する工程の後、イオン注入により異なる型の不純物をそれぞれ異なる方向から環状の突起部２に添加（ドーピング）する。イオン注入により異なる型の不純物をそれぞれ異なる方向から環状の突起部２に添加する場合の例を図６に示す。
【００４６】
図６の（Ａ）は、異なる型の不純物をそれぞれ異なる方向から半導体基板１上に形成された環状の突起部２に添加する場合の半導体装置の部分上面図である。図６の（Ｂ）は、図６の（Ａ）の点線Ｃ１で示した位置を矢印方向Ｃ２から見た半導体装置の部分断面図である。図６の（Ａ）及び（Ｂ）では、イオン注入の方向を矢印で示している。なお、図６の（Ａ）は、半導体装置の部分上面図であるため、イオン注入の方向が縦方向の矢印で示されているが、実際上は半導体基板１に対してイオン注入は左斜め上方向又は右斜め上方向から行われる。
【００４７】
図６の（Ｂ）に示すように、イオン注入により左斜め上方向からｐ型の不純物を環状の突起部２に添加し、イオン注入により右斜め上方向からｎ型の不純物を環状の突起部２に添加する。ｐ型の不純物は、例えば、ボロン（Ｂ）やボロンの化合物（ＢＦ2、ＢｘＨｙ
）である。ｎ型の不純物は、例えば、リン（Ｐ）や砒素（Ａｓ）、又はリンや砒素の化合物である。イオン注入の傾斜注入角度は、環状の突起部２の形状や不純物のドーズ量によって決定される。ただし、図６に示すイオン注入の方向は例示であって、本実施形態はこれに限定されない。例えば、イオン注入により右斜め上方向からｐ型の不純物を環状の突
起部２に添加してもよいし、イオン注入により左斜め上方向からｎ型の不純物を環状の突起部２に添加してもよい。
【００４８】
イオン注入により異なる型の不純物をそれぞれ異なる方向から環状の突起部２に添加することにより、環状の突起部２には異なる型のチャネル領域が形成される。例えば、図６の（Ｂ）に示すように、イオン注入により左斜め上方向からｐ型の不純物が環状の突起部２に添加されることにより、環状の突起部２の一部にｎ型チャネル領域が形成される。ここでは、後述するゲート電極に電圧を印加し、ゲート電界により突起部２のｐ型半導体部分の表面を反転状態にしてｎ型チャネルを形成する。また、図６の（Ｂ）に示すように、イオン注入により右斜め上方向からｎ型の不純物が環状の突起部２に添加されることにより、環状の突起部２の一部にｐ型チャネル領域が形成される。ここでは、後述するゲート電極に電圧を印加し、ゲート電界により突起部２のｎ型半導体部分の表面を反転状態にしてｐ型チャネルを形成する。
【００４９】
図７の（Ａ）は、左斜め上方向からｐ型の不純物のイオン注入が行われる場合の半導体装置の部分断面図である。図７の（Ａ）に示す半導体装置の断面の位置については、図６の（Ｂ）に示す半導体装置の断面の位置と同じである。図７の（Ａ）に示すように、左斜め上方向からｐ型の不純物のイオン注入が行われる場合、環状の突起部２の左部分については、左側面の全体及び上面の全体にｐ型の不純物が添加される。一方、環状の突起部２の右部分については、環状の突起部２の左部分によって遮蔽されることにより、左側面の一部及び上面の全体にｐ型の不純物が添加される。
【００５０】
図７の（Ｂ）は、右斜め上方向からｎ型の不純物のイオン注入が行われる場合の半導体装置の部分断面図である。図７の（Ｂ）に示す半導体装置の断面の位置については、図６の（Ｂ）に示す半導体装置の断面の位置と同じである。図７の（Ｂ）に示すように、右斜め上方向からｎ型の不純物のイオン注入が行われる場合、環状の突起部２の右部分については、右側面の全体及び上面の全体にｎ型の不純物が添加される。一方、環状の突起部２の左部分については、環状の突起部２の右部分によって遮蔽されることにより、右側面の一部及び上面の全体にｎ型の不純物が添加される。
【００５１】
図７の（Ａ）及び（Ｂ）に示すように、環状の突起部２の左部分と右部分とでは、ｐ型の不純物が添加されるドーズ量が異なるとともに、ｎ型の不純物が添加されるドーズ量が異なる。環状の突起部２の左部分についてはｐ型の不純物のドーズ量がｎ型の不純物のドーズ量よりも多いため、環状の突起部２の左部分にｎ型チャネル領域が形成される。一方、環状の突起部２の右部分についてはｎ型の不純物のドーズ量がｐ型の不純物のドーズ量よりも多いため、環状の突起部２の右部分にｐ型チャネル領域が形成される。
【００５２】
上述したように、半導体基板１上に環状の突起部２を形成する工程の第一の例において環状の突起部２の内側に存在する薄膜３を除去しない場合がある。環状の突起部２の内側に存在する薄膜３を除去しない状態で、イオン注入により異なる型の不純物をそれぞれ異なる方向から環状の突起部２に添加する場合の例を図８の（Ａ）に示す。図８の（Ａ）は、半導体基板１上に形成された環状の突起部２の内側に存在する薄膜３を除去しない状態で、異なる型の不純物をそれぞれ異なる方向から環状の突起部２に添加する場合の半導体装置の部分断面図である。図８の（Ａ）に示す半導体装置の断面の位置については、図６の（Ｂ）に示す半導体装置の断面の位置と同じである。
【００５３】
図８の（Ａ）に示すように、イオン注入により左斜め上方向からｐ型の不純物を環状の突起部２に添加し、イオン注入により右斜め上方向からｎ型の不純物を環状の突起部２に添加する。ｐ型の不純物は、例えば、ボロン（Ｂ）やボロンの化合物（ＢＦ2、ＢｘＨｙ
）である。ｎ型の不純物は、例えば、リン（Ｐ）や砒素（Ａｓ）、又はリンや砒素の化合
物である。イオン注入の傾斜注入角度は、環状の突起部２の形状や不純物のドーズ量によって決定される。
【００５４】
図８の（Ａ）に示すように、左斜め上方向からｐ型の不純物のイオン注入が行われる場合、環状の突起部２の左部分については、左側面の全体及び上面の全体にｐ型の不純物が添加される。一方、環状の突起部２の右部分については、環状の突起部２の内側に存在する薄膜３によって遮蔽されることにより、上面の全体にｐ型の不純物が添加される。
【００５５】
図８の（Ａ）に示すように、右斜め上方向からｎ型の不純物のイオン注入が行われる場合、環状の突起部２の右部分については、右側面の全体及び上面の全体にｎ型の不純物が添加される。一方、環状の突起部２の左部分については、環状の突起部２の内側に存在する薄膜３によって遮蔽されることにより、上面の全体にｎ型の不純物が添加される。
【００５６】
図８の（Ａ）に示すように、環状の突起部２の左部分と右部分とでは、ｐ型の不純物が添加されるドーズ量が異なるとともに、ｎ型の不純物が添加されるドーズ量が異なる。環状の突起部２の左部分についてはｐ型の不純物のドーズ量がｎ型の不純物のドーズ量よりも多いため、環状の突起部２の左部分にｎ型チャネル領域が形成される。一方、環状の突起部２の右部分についてはｎ型の不純物のドーズ量がｐ型の不純物のドーズ量よりも多いため、環状の突起部２の右部分にｐ型チャネル領域が形成される。
【００５７】
図８の（Ａ）に示すように、左斜め上方向からｐ型の不純物のイオン注入が行われる場合、環状の突起部２の右部分については上面にのみｐ型の不純物が添加される。そのため、環状の突起部２の内側に薄膜３が存在しない場合と比較して、環状の突起部２の右部分に添加されるｐ型の不純物の量が少ない。また、図８の（Ａ）に示すように、右斜め上方向からｎ型の不純物のイオン注入が行われる場合、環状の突起部２の左部分については上面にのみｎ型の不純物が添加される。そのため、環状の突起部２の内側に薄膜３が存在しない場合と比較して、環状の突起部２の左部分に添加されるｎ型の不純物のドーズ量が少ない。
【００５８】
また、上述したように、半導体基板１上に環状の突起部２を形成する工程の第二の例において環状の突起部２上に形成されている環状の薄膜１２を除去しない場合がある。更に、上述したように、半導体基板１上に環状の突起部２を形成する工程の第三の例において環状の突起部２上に形成されている環状の薄膜２１を除去しない場合がある。環状の突起部２上に形成されている環状の薄膜１２を除去しない状態で、イオン注入により異なる型の不純物をそれぞれ異なる方向から環状の突起部２に添加する場合の例を図８の（Ｂ）に示す。図８の（Ｂ）は、半導体基板１上に形成された環状の突起部２上に形成されている環状の薄膜１２を除去しない状態で、異なる型の不純物をそれぞれ異なる方向から環状の突起部２に添加する場合の半導体装置の部分断面図である。図８の（Ｂ）に示す半導体装置の断面の位置については、図６の（Ｂ）に示す半導体装置の断面の位置と同じである。
【００５９】
以下では、環状の突起部２上に形成されている環状の薄膜１２を除去しない状態でイオン注入を行う例を説明するが、環状の突起部２上に形成されている環状の薄膜２１を除去しない状態でイオン注入を行う場合も図８の（Ｂ）に示す例と同様である。すなわち、環状の突起部２上に形成されている環状の薄膜２１を除去しない状態で、イオン注入により異なる型の不純物をそれぞれ異なる方向から環状の突起部２に添加する場合については、図８の（Ｂ）における薄膜１２を薄膜２１に変更すればよい。
【００６０】
図８の（Ｂ）に示すように、イオン注入により左斜め上方向からｐ型の不純物を環状の突起部２に添加し、イオン注入により右斜め上方向からｎ型の不純物を環状の突起部２に添加する。ｐ型の不純物は、例えば、ボロン（Ｂ）やボロンの化合物（ＢＦ2、ＢｘＨｙ
）である。ｎ型の不純物は、例えば、リン（Ｐ）や砒素（Ａｓ）、又はリンや砒素の化合物である。イオン注入の傾斜注入角度は、環状の突起部２の形状や不純物のドーズ量によって決定される。
【００６１】
図８の（Ｂ）に示すように、左斜め上方向からｐ型の不純物のイオン注入が行われる場合、環状の突起部２の左部分については、環状の突起部２上に形成されている環状の薄膜１２によって遮蔽されることにより、左側面にのみｐ型の不純物が添加される。一方、環状の突起部２の右部分については、環状の突起部の左部分及び環状の薄膜１２によって遮蔽されることにより、ｐ型の不純物が添加されない。
【００６２】
図８の（Ｂ）に示すように、右斜め上方向からｎ型の不純物のイオン注入が行われる場合、環状の突起部２の右部分については、環状の突起部２上に形成されている環状の薄膜１２によって遮蔽されることにより、右側面にのみｎ型の不純物が添加される。一方、環状の突起部２の左部分については、環状の突起部２の右部分及び環状の薄膜１２によって遮蔽されることにより、ｎ型の不純物が添加されない。
【００６３】
図８の（Ｂ）に示すように、左斜め上方向からｐ型の不純物のイオン注入が行われる場合、環状の突起部２の左部分についてはｐ型の不純物のみが添加されるため、環状の突起部２の左部分にｎ型チャネル領域が形成される。一方、図８の（Ｂ）に示すように、右斜め上方向からｎ型の不純物のイオン注入が行われる場合、環状の突起部２の右部分についてはｎ型の不純物のみが添加されるため、環状の突起部２の右部分にｐ型チャネル領域が形成される。
【００６４】
なお、ｎ型の不純物のイオン注入が行われる場合、環状の突起部２の特定の箇所の上にレジストパターン３０を形成することにより、ｎ型の不純物を環状の突起部２に添加しないようにしてもよい。図９は、環状の突起部２の特定の箇所の上にレジストパターン３０を形成した場合の半導体装置の部分上面図である。図９に示すように、環状の突起部２の特定の箇所の上にレジストパターン３０を形成して、ｎ型の不純物のイオン注入を行った場合、レジストパターン３０が形成されている部分の下に存在する環状の突起部２はｐ型の不純物のみの添加されることになる。したがって、レジストパターン３０が形成されている部分の下に存在する環状の突起部２には、ｎ型チャネル領域が形成される。また、ｐ型の不純物のイオン注入が行われる場合において、環状の突起部２の特定の箇所の上にレジストパターン３０を形成することにより、ｐ型の不純物を環状の突起部２に添加しないようにしてもよい。そして、ｎ型の不純物のイオン注入が行われる場合、環状の突起部の上にはレジストパターン３０を形成しないようにする。この場合、レジストパターン３０が形成されている部分の下に存在する環状の突起部２には、ｐ型チャネル領域が形成される。
【００６５】
半導体基板１上に形成された環状の突起部２に対するイオン注入の工程の後、環状の突起部２を熱酸化することにより、環状の突起部２の表面にゲート酸化膜を形成する。例えば、９００℃に設定した熱処理炉に環状の突起部２が形成された半導体基板１を入れ、酸化性雰囲気中で環状の突起部２に対して熱酸化を行う。熱酸化により、環状の突起部２の表面にゲート酸化膜が形成される。
【００６６】
なお、酸化性雰囲気は、乾燥酸素、水素・酸素燃焼炎（パイロジェニック）による水蒸気、酸素含有のガスをプラズマによって解離生成した酸素原子、を含む雰囲気であってもよい。また、酸化性雰囲気は、窒素含有の化合物を含む雰囲気であってよい。更に、酸化性雰囲気は、一酸化窒素（ＮＯ）、亜酸化窒素（Ｎ2Ｏ）、窒素（Ｎ2）、アンモニア（ＮＨ3）等を含有したガスやプラズマを含む雰囲気であってもよい。
【００６７】
環状の突起部２がアモルファスシリコン（ａ−Ｓｉ）の場合、環状の突起部２を熱酸化することにより、環状の突起部２の表面にシリコン酸化膜（ＳｉＯ2膜）が形成されてい
くことで、環状の突起部２に応力が印加される。そのため、環状の突起部２の中心部分のシリコンには結晶化したナノワイヤ状のシリコンチャネルが形成される。例えば、９００℃に設定した熱処理炉に、環状の突起部２が形成された半導体基板１を入れ、環状の突起部２に対して熱酸化を行う。熱酸化により、環状の突起部２の表面にシリコン酸化膜（ＳｉＯ2膜）が成長して、環状の突起部２の中心部分にシリコンが集中して直径断面１０ｎ
ｍのシリコンチャネルが形成される。また、表面にシリコン酸化膜（ＳｉＯ2膜）、中心
部分にシリコンチャネルを備える環状の突起部２に対して、再度熱酸化を行ってもよい。
【００６８】
又は、シリコン酸化する他に、ＣＶＤ法により高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ）を堆積して、例えばハフニウム酸窒化（ＨｆＳｉＯＮ）を環状の突起部２の表面に形成してもよい。
【００６９】
環状の突起部２の表面にゲート酸化膜を形成する工程の後、環状の突起部２の一部を除去するためのレジストパターンを半導体基板１上に形成する。そして、エッチングを行うことにより、環状の突起部２の一部を除去する。レジストパターンの形成は、例えば、スピンコート法により半導体基板１上にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングすることにより行われる。
【００７０】
表面にシリコン酸化膜（ＳｉＯ2膜）、中心部分にシリコンチャネルを備える環状の突
起部２の一部を除去する例を以下に示す。例えば、フルオロカーボンガス（ＣｘＦｙ）の気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法により、環状の突起部２の表面に形成されたシリコン酸化膜（ＳｉＯ2膜）をエッチングすることにより
ゲート酸化膜を除去する。そして、塩素ガス（Ｃｌ）、フッ素ガス（Ｆ）及び臭素ガス（Ｂｒ）のうちの少なくとも一種類のガスを含む気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法によりシリコンを除去して、シリコンチャネルを除去する。ゲート絶縁膜をＨｉｇｈ−ｋ膜とする場合には、三塩化ホウ素（ＢＣｌ3）又は塩素（
Ｃｌ）を少なくとも含む気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法を使用して行われる。図１０は、環状の突起部２の一部を除去した場合の半導体装置の部分上面図である。図１０に示すように、幅広のパターンに形成されている環状の突起部２の一部が除去され、一部の突起部２が２本の細線に分割されている。
【００７１】
そして、ゲート電極５０を半導体基板１上に形成する。この場合、半導体基板１上には２種類のゲート電極５０が形成される。図１１は、ゲート電極５０を半導体基板１上に形成した場合の半導体装置の部分上面図である。図１１においては、２種類のゲート電極５０の一方をゲート電極５０Ａと表記する。図１１に示すように、ゲート電極５０Ａは、環状の突起部２を跨ぐように半導体基板１上に形成される。図１１においては、２種類のゲート電極５０の他方をゲート電極５０Ｂと表記する。ゲート電極５０Ｂは、２本の細線に分割された突起部２の一方を跨ぐように半導体基板１上に形成される。
【００７２】
例えば、不純物が添加されたシリコンをＣＶＤ法により半導体基板１上に膜厚５０ｎｍ堆積し、次に、レジストパターンをシリコン上に形成し、レジストパターンをマスクにして異方性エッチングを行うことにより、半導体基板１上にゲート電極５０を形成してもよい。なお、シリコンを半導体基板１上に形成した後に不純物をシリコンに添加してもよい。
【００７３】
ゲート電極５０の材料として、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、金（Ａｕ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）又はケイ素（Ｓｉ）のいずれかを採用
してもよい。
【００７４】
ゲート電極５０の材料として、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）又はモリブデン（Ｍｏ）のいずれかの窒化物を採用してもよい。
【００７５】
ゲート電極５０の材料として、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タングステン（Ｗ）、モリブデン（Ｍｏ）又はタンタル（Ｔａ）のシリサイドを採用してもよい。
【００７６】
ゲート電極５０の材料として、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タングステン（Ｗ）、モリブデン（Ｍｏ）又はタンタル（Ｔａ）のシリサイドに窒素を含有したものを採用してもよい。更に、ゲート電極５０は、これらの金属、金属窒化物及び窒素含有金属のいずれかとシリサイドとの積層構造であってもよい。
【００７７】
例えば、シリサイドを形成する場合、半導体基板１の全面にニッケル（Ｎｉ）の薄膜を１０ｎｍ堆積し、酸化防止のための窒化チタン（ＴｉＮ）を３０ｎｍ被覆する。そして、４００℃、１２０秒の条件で熱処理を行うことにより、ニッケル（Ｎｉ）の下にシリコンが存在する部分のみに自己整合的に低抵抗のニッケルシリサイドが形成される。この場合、ニッケルの製膜厚さは下地のシリコンの量に合わせて調整される。シリサイドが形成された後、例えば硫酸などの酸薬液処理を行うことにより、未反応のニッケル（Ｎｉ）及び窒化チタン（ＴｉＮ）を取り除く。ここでは、ニッケルシリサイドを形成する例を示したが、これに限らず、チタン（Ｔｉ）、コバルト（Ｃｏ）、モリブデン（Ｍｏ）、白金（Ｐｔ）等のシリサイドを形成してもよい。
【００７８】
次に、イオン注入により、ゲート電極５０をマスクとして環状の突起部２に不純物を添加することで、環状の突起部２にソース領域及びドレイン領域を形成する。この場合、イオン注入により異なる型の不純物をそれぞれ異なる方向から環状の突起部２に添加することにより、環状の突起部２に対して、異なる型のソース領域及びドレイン領域をそれぞれ形成する。
【００７９】
ｐ型チャネル領域が形成されている側の環状の突起部２に対してはｐ型の不純物を斜め方向から注入することにより、環状の突起部２にｐ型ソース領域及びｐ型ドレイン領域を形成する。ｐ型の不純物は、例えば、ボロン（Ｂ）やボロンの化合物（ＢＦ2、ＢｘＨｙ
）である。環状の突起部２にｐ型ソース領域及びｐ型ドレイン領域を形成することにより、半導体基板１にｐＭＯＳトランジスタが形成される。
【００８０】
また、ｎ型チャネル領域が形成されている側の環状の突起部２に対してはｎ型の不純物を斜め方向から注入することにより、環状の突起部２にｎ型ソース領域及びｎ型ドレイン領域を形成する。ｎ型の不純物は、例えば、リン（Ｐ）や砒素（Ａｓ）、又はリンや砒素の化合物である。環状の突起部２にｎ型ソース領域及びｎ型ドレイン領域を形成することにより、半導体基板１にｎＭＯＳトランジスタが形成される。
【００８１】
なお、ｐ型チャネル領域のみを形成した環状の突起部２に対しては、レジストパターンを形成してｎ型の不純物の添加を行わないようにすることにより、環状の突起部２にｐ型ソース領域及びｐ型ドレイン領域を形成する。また、ｎ型チャネル領域のみを形成した環状の突起部２に対しては、レジストパターンを形成してｐ型の不純物の添加を行わないようにすることにより、環状の突起部２にｎ型ソース領域及びｎ型ドレイン領域を形成する。
【００８２】
ｐ型及びｎ型の不純物を環状の突起部２に添加した後、低バジェットな熱処理（レーザ
ーアニールなど）でｐ型及びｎ型の不純物を活性化する。
【００８３】
次に、環状の突起部２の半導体チャネル、２本の細線に分割された突起部２の一方の半導体チャネル、ソース・ドレイン領域などを接続するために、環状の突起部２の所定箇所に形成されているゲート絶縁膜を剥離する。例えば、フルオロカーボンガス（ＣｘＦｙ）の気体に高周波を印加して生成するプラズマを用いるプラズマエッチング法で、ゲート酸化膜をエッチングしてゲート酸化膜を除去し、半導体チャネルを露出させる。
【００８４】
そして、図１２に示すように、環状の突起部２の半導体チャネル及び２本の細線に分割された突起部２の一方の半導体チャネルを電気的に接続する接続配線４０を形成する。図１２は、接続配線４０を半導体基板１上に形成した場合の半導体装置の部分上面図である。例えば、ＰＶＤ法又はＣＶＤ法によって接続配線４０を形成する。接続配線４０は、低抵抗の材料を用いる。例えば、接続配線４０は、高濃度の不純物が添加されたシリコン、金属であってもよい。接続配線４０のパターニングは、スピンコート法により半導体基板１上にフォトレジスト膜を形成し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングし、パターニングされたフォトレジスト膜をマスクに接続配線４０をエッチングすることにより行われる。ここで、前記露出した半導体チャネルにはシリサイドを形成してコンタクト抵抗を下げるようにしてもよい。
【００８５】
次に、半導体基板１上に層間絶縁膜を形成する。層間絶縁膜は、例えば、シリコン酸化膜（ＳｉＯ2膜）であり、シリコン酸化膜の形成は、例えば、シランガスと亜酸化窒素（
Ｎ2Ｏ）ガスを用いたＣＶＤ法により行われる。そして、異方性エッチングを行うことに
より、層間絶縁膜にコンタクトホールを形成する。次に、層間絶縁膜に形成されたコンタクトホールにタングステン（Ｗ）や銅（Ｃｕ）などの金属を埋設することにより、層間絶縁膜にコンタクトを形成する。
【００８６】
図１３は、半導体基板１上に層間絶縁膜を形成し、層間絶縁膜にコンタクトを形成した場合の半導体装置の部分上面図である。なお、図１３では、層間絶縁膜については図示を省略している。図１３は、４セル分のＳＲＡＭ素子が示されており、図１３に示す点線で囲まれた領域に１セル分のＳＲＡＭ素子が示されている。図１３に示す点線で囲まれた領域には、ｎＭＯＳトランジスタとｐＭＯＳトランジスタを相補型とするＣＭＯＳインバータが２組形成されている。
【００８７】
ｎＭＯＳトランジスタＴｒ１のｎ型ソース領域Ｓ１の上には、電源電圧ライン（Ｖｄｄ）に接続するためのコンタクトＣ１が形成されている。また、ｐＭＯＳトランジスタＴｒ２のｐ型ソース領域Ｓ２の上には、接地電圧ライン（Ｖｓｓ）に接続するためのコンタクトＣ２が形成されている。ｎＭＯＳトランジスタＴｒ１及びｐＭＯＳトランジスタＴｒ２は、ゲート電極５０Ａが共通となっている。
【００８８】
トランジスタＴｒ３のゲート電極５０Ｂの上には、ワードライン（ＷＬ）と接続するためのコンタクトＣ３が形成されている。トランジスタＴｒ３のソース領域Ｓ３の上には、ビットライン（ＢＬ）と接続するためのコンタクトＣ４が形成されている。
【００８９】
ｎＭＯＳトランジスタＴｒ４のｎ型ソース領域Ｓ４の上には、電源電圧ライン（Ｖｄｄ）に接続するためのコンタクトＣ５が形成されている。また、ｐＭＯＳトランジスタＴｒ５のｐ型ソース領域Ｓ５の上には、接地電圧ライン（Ｖｓｓ）に接続するためのコンタクトＣ６が形成されている。ｎＭＯＳトランジスタＴｒ４及びｐＭＯＳトランジスタＴｒ５は、ゲート電極５０Ａが共通となっている。
【００９０】
トランジスタＴｒ６のゲート電極５０Ｂの上には、ワードライン（ＷＬ）と接続するた
めのコンタクトＣ７が形成されている。トランジスタＴｒ６のソース領域Ｓ６の上には、反転ビットライン（／ＢＬ）と接続するためのコンタクトＣ８が形成されている。
【００９１】
そして、層間絶縁膜に形成されたコンタクトと導通するワードライン（ＷＬ）やビットライン（ＢＬ）や反転ビットライン（／ＢＬ）等の配線を形成することにより、ＳＲＡＭを有する半導体装置が形成される。なお、図１３に示す点線で囲まれた領域以外のセルにおける各素子の符号を省略しているが、図１３に示す点線で囲まれた領域のセルと同様である。
【００９２】
本実施形態では、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのチャネル領域、ソース領域及びドレイン領域が共通の環状の突起部２に形成されている。例えば、図１３に示すように、ｎＭＯＳトランジスタＴｒ１のｎ型チャネル領域、ｎ型ソース領域Ｓ１及びｎ型ドレイン領域Ｄ１と、ｐＭＯＳトランジスタＴｒ２のｐ型チャネル領域、ｐ型ソース領域Ｓ２及びｐ型ドレイン領域Ｄ２とが共通の環状の突起部２に形成されている。すなわち、共通の環状の突起部２にｎＭＯＳトランジスタＴｒ１及びｐＭＯＳトランジスタＴｒ２が形成されている。本実施形態に係る半導体装置の製造方法によれば、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタが共通の環状の突起部２に形成されていない場合と比較して、半導体装置におけるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの形成面積を縮小することができる。その結果、本実施形態に係る半導体装置の製造方法によれば、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタが共通の環状の突起部２に形成されていない場合と比較して、半導体装置における１セル分のＳＲＡＭ素子の形成面積を縮小することができる。
【００９３】
本実施形態では、隣接する２つのセルにおけるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタが共通の環状の突起部２に形成されている。例えば、図１３に示すように、点線で囲まれた領域のセルにおけるｎＭＯＳトランジスタＴｒ１及びｐＭＯＳトランジスタＴｒ２と、点線で囲まれた領域のセルと隣接するセルにおけるｎＭＯＳトランジスタＴｒ７及びｐＭＯＳトランジスタＴｒ８とが共通の突起部２に形成されている。本実施形態によれば、隣接する２つのセルにおけるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタが共通の突起部２に形成されていない場合に比較して、半導体装置におけるＳＲＡＭ素子の形成面積を縮小することができる。
【００９４】
フォトリソグラフィに用いられる露光装置の光源波長を短波長化することにより、半導体装置におけるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの形成面積を縮小する場合、レジストパターンにラフネス（凹凸）が発生しやすくなる。本実施形態に係る半導体装置の製造方法によれば、フォトリソグラフィに用いられる露光装置の光源波長を短波長化せずに、半導体装置におけるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの形成面積を縮小することができる。したがって、本実施形態に係る半導体装置の製造方法によれば、レジストパターンにおけるラフネス（凹凸）の発生を抑制しつつ、半導体装置におけるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの形成面積を縮小することができる。
【００９５】
本実施形態に係る半導体装置の製造方法を適用してＳＲＡＭ素子を有する半導体装置を製造する方法について説明したが、本実施形態はこれに限定されない。例えば、本実施形態に係る半導体装置の製造方法を、ＣＭＯＳトランジスタを有する半導体装置を製造する場合に適用してもよい。また、例えば、本実施形態に係る半導体装置の製造方法を、ＣＭＯＳインバータが襷がけて形成されるラッチ回路を有する半導体装置を製造する場合に適用してもよい。
【符号の説明】
【００９６】
１  半導体基板
２  突起部
３、１１、１２、２１  薄膜
４、１０、２０  半導体膜
５、１３  シリコン酸化膜
３０  レジストパターン
４０  接続配線
５０、５０Ａ、５０Ｂ  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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