(57)【要約】【課題】半導体層の界面に生じるダングリングボンドをフッ素で終端することで、界面準位を低減することができ、また、低熱履歴のプロセスでも活性領域のみへ効率よくフッ素を導入することができる半導体基板を提供する。【解決手段】フッ素拡散防止膜６と該フッ素拡散防止膜６上に形成されたフッ素を含有するシリコン酸化膜７からなる絶縁層９と、前記絶縁層９上に形成された半導体層８と、を含み、前記半導体層８とフッ素を含有する前記シリコン酸化膜７とが接触していることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
フッ素拡散防止膜と該フッ素拡散防止膜上に形成されたフッ素を含有するシリコン酸化膜からなる絶縁層と、
前記絶縁層上に形成された半導体層と、を含み、
前記半導体層とフッ素を含有する前記シリコン酸化膜とが接触していることを特徴とする半導体基板。
【請求項２】
フッ素拡散防止膜と該フッ素拡散防止膜上に形成されたフッ素を含有するシリコン酸化膜からなる絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、を備え、
前記半導体層とフッ素を含有する前記シリコン酸化膜とが接触していることを特徴とする半導体装置。
【請求項３】
前記絶縁層上に形成された前記半導体層にゲートトレンチが設けられ、該ゲートトレンチ内に前記ゲート絶縁膜が設けられ、前記ゲート絶縁膜上に前記ゲート電極が設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
フッ素拡散防止膜上にフッ素を含有するシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体層上に前記ゲート絶縁膜を形成する際に、ＩＳＳＧ酸化法を用いることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記シリコン酸化膜上に形成された前記半導体層にゲートトレンチを設け、該ゲートトレンチ内に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極を形成することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前記フッ素拡散防止膜として、シリコン窒化膜またはシリコン酸窒化膜を形成することを特徴とする請求項４ないし請求項６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
第１の半導体層上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜が形成された前記半導体層を酸化窒素雰囲気中で熱処理を行い、前記半導体層と前記シリコン酸化膜との界面にフッ素拡散防止膜を形成する工程と、
前記シリコン酸化膜上に第２の半導体層を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記第２の半導体層上に前記ゲート絶縁膜を形成する際に、ＩＳＳＧ酸化法を用いることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記シリコン酸化膜上に形成された前記第２の半導体層にゲートトレンチを設け、該ゲートトレンチ内に前記ゲート絶縁膜を形成し、前記ゲート絶縁膜上に前記ゲート電極を形成することを特徴とする請求項８または請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、ＭＯＳ−ＦＥＴ型半導体装置においては、シリコン半導体層とゲート絶縁膜の界面に存在するシリコンのダングリングボンドがトラップとして働くため、リーク電流が増加したり、ＦＥＴのしきい値電圧が変動したりすることが知られている。そして、これを抑制するために、ダングリングボンドを水素（Ｈ）やフッ素（Ｆ）で終端し、トラップを不活性化することが広く行われている。
【０００３】
水素を用いる場合は、水素雰囲気中でシリコンウェハを４００℃程度で熱処理を行うことで、水素をシリコンとゲート絶縁膜の界面に導入する方法が採られている。
しかしながら、Ｓｉ−Ｈの結合エネルギーは比較的低いため、トランジスタ動作中のホットキャリア及び熱などのストレスによって、経時的に水素が脱離し、再びダングリングボンドが発生する問題がある。
【０００４】
そこで、Ｓｉ−Ｈ結合よりもＳｉ−Ｆ結合の方が結合力が強いことから、水素に代わる物質としてフッ素に、界面準位を低減させる手段としての注目が集まっており、その導入方法が検討されている（特許文献１〜特許文献４）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−３１６４６５号公報
【特許文献２】特開平７−１４７３９８号公報
【特許文献３】特開平３−１４９８２１号公報
【特許文献４】特開２００５−１１６６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１、２に記載されている方法は、シリコン基板中にフッ素イオンを注入する方法である。したがって、微細化が進み低熱履歴となったプロセスにおいては、フッ素イオンによるダメージを十分に回復することができず、シリコン基板中に欠陥が生じ、ＤＲＡＭのような低リーク電流が求められるデバイスには適さないという不都合があった。
【０００７】
また、特許文献３には、シリコン基板中に埋め込まれた酸化膜にフッ素を含ませておく方法が記載されているが、フッ素がシリコン基板の裏面側へも拡散するため、低熱履歴となったプロセスにおいてはフッ素の導入効率が悪いという問題があった。
【０００８】
また、特許文献４には、あらかじめＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板の半導体層にフッ素をイオン注入した後に、酸素雰囲気のアニール処理で結晶性を回復させる方法が開示されている。
しかしながら、酸素雰囲気のアニール処理を行うことで、半導体層の表面には酸化膜が形成されるため、ゲート絶縁膜の形成前に酸化膜を除去して半導体層の表面を露出させる必要がある。この際、半導体層の表面部分にアニール処理で終端しているフッ素が損なわれて、効果が減少するという問題があった。
【課題を解決するための手段】
【０００９】
そこで、本発明は、以下の構成を採用した。
本発明の半導体基板は、フッ素拡散防止膜と該フッ素拡散防止膜上に形成されたフッ素を含有するシリコン酸化膜からなる絶縁層と、前記絶縁層上に形成された半導体層と、を含み、前記半導体層とフッ素を含有する前記シリコン酸化膜とが接触していることを特徴とする。
【発明の効果】
【００１０】
本発明では、半導体層の下層にフッ素が含有されたシリコン酸化膜が設けられている。これにより、シリコン酸化膜に含有されるフッ素が、半導体層に導入され、ゲート絶縁膜との界面に生じるダングリングボンドの終端となり、界面準位を低減することができる。
また、シリコン酸化膜の下層に、フッ素拡散防止膜が設けられているため、フッ素がシリコン酸化膜から下層側（半導体層の反対側）に拡散するのを抑制することができる。これにより、低熱履歴のプロセスでも活性領域のみへ効率よくフッ素を導入することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施形態である半導体装置の一例の一部を示す平面図である。
【図２】図２は、本発明の実施形態である半導体基板を示す断面図である。
【図３】図３は、本発明の実施形態である半導体装置の製造方法を示す断面工程図である。
【図４】図４は、本発明の実施形態である半導体装置の製造方法を示す断面工程図である。
【図５】図５は、本発明の実施形態である半導体装置の製造方法を示す断面工程図である。
【図６】図６は、本発明の実施形態である半導体装置の製造方法を示す断面工程図である。
【図７】図７は、本発明の実施形態である半導体装置の製造方法を示す断面工程図である。
【図８】図８は、本発明の実施形態である半導体装置の製造方法を示す断面工程図である。
【図９】図９は、本発明の実施形態である半導体装置の製造方法を示す断面工程図である。
【図１０】図１０は、本発明の実施形態である半導体装置の製造方法を示す断面工程図である。
【図１１】図１１は、本発明の実施形態である半導体装置を示す断面図である。
【図１２】図１２は、本発明の実施形態である半導体装置を示す断面図である。
【発明を実施するための形態】
【００１２】
［第１の実施形態］
以下、本発明の第１の実施形態である半導体基板、半導体装置および半導体装置の製造方法について、図面を参照して説明する。
まず、本実施形態の半導体装置を用いて作製したＤＲＡＭのメモリセルについて説明する。なお、図１は、ＤＲＡＭのメモリセル領域におけるＭＯＳ−ＦＥＴ（メモリセルトランジスタ）のレイアウトを模式的に示した平面図である。
【００１３】
図１に示すように、本実施形態のＤＲＡＭ素子のメモリセル１は、細長い短冊状の活性領域２が複数、個々に所定間隔をあけて右斜め上向きに整列して配置されている。この活性領域２は、半導体基板の表面に形成されており、素子分離領域によって絶縁分離されて形成されている。
【００１４】
また、ワード線として機能するゲート電極３が、図１の縦（Ｙ）方向に形成されており、ゲート電極３と活性領域２の交差部分には、プレーナ型のＭＯＳ−ＦＥＴが形成されている。
なお、図１においては、ビット線やキャパシタ素子は省略して記載してある。
【００１５】
＜半導体基板＞
次に、本実施形態の半導体基板について、図２を参照して説明する。なお、図２は、図１のＡ−Ａ’間断面図である。
半導体基板４は、図２に示すように、半導体層５と、半導体層５上に形成されたフッ素拡散防止膜６と、フッ素拡散防止膜６上に形成されたシリコン酸化膜７（ＳｉＯ２）と、シリコン酸化膜７上に形成された半導体層８とから概略構成されている。すなわち、半導体基板４は、半導体層５と半導体層８との間にフッ素拡散防止膜６及びシリコン酸化膜７が挿入された構造の基板である。
【００１６】
半導体層５としては、例えばシリコン基板を用いることができ、フッ素拡散防止膜６が形成される側の表面５ａに、例えば３〜１０ｎｍ程度の薄い図示略のシリコン酸化膜が形成されていても構わない。
【００１７】
フッ素拡散防止膜６としては、フッ素の拡散を防止する機能を有するものであればどのようなものでも用いることができるが、例えばシリコン窒化膜またはシリコン酸窒化膜を用いるのが好ましい。また、フッ素拡散防止膜６の膜厚は、２０ｎｍ程度であることが好ましい。
【００１８】
シリコン酸化膜７は、フッ素が含有されたＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜であり、１×１０２０／ｃｍ３以上のフッ素がドープされたものを用いるのが好ましい。また、シリコン酸化膜７の膜厚は、１００ｎｍ程度であることが好ましい。
なお、フッ素拡散防止膜６とフッ素が含有されたシリコン酸化膜７とで絶縁層９を形成している。
【００１９】
半導体層８としては、例えばシリコン基板を用いることができ、シリコン酸化膜７と接触して形成されている。
なお、半導体層８は、シリコン酸化膜７と接する側の表面８ｂに、例えば３〜１０ｎｍ程度の薄い図示略のシリコン酸化膜が形成されていても構わない。
【００２０】
以上の構成をした本実施形態の半導体基板４は、半導体層８の下層にフッ素が含有されたシリコン酸化膜７が設けられた構成となっている。これにより、シリコン酸化膜７に含有されるフッ素が、半導体層８に導入され、半導体層８の界面８ａに生じるダングリングボンドの終端となるので、界面準位を低減することができる。また、シリコン酸化膜７の下層に、フッ素拡散防止膜６が設けられているため、フッ素がシリコン酸化膜７から下層側（半導体層８の反対側）に拡散するのを抑制することができる。これにより、低熱履歴のプロセスでも活性領域のみへ効率よくフッ素を導入することができる。
【００２１】
＜半導体装置＞
次に、本実施形態の半導体基板を用いた半導体装置について説明する。
図１１に示すように、本実施形態の半導体装置１１は、半導体基板４と、半導体基板４に設けられた素子分離領域１２と、半導体基板４上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に設けられたゲート電極１４と、半導体基板４の半導体層８において、ゲート電極１４に対して自己整合となる位置に設けられたソース領域及びドレイン領域とを備えた構成となっている。
【００２２】
また、各ソース領域１５及びドレイン領域１５上には、コンタクトプラグ１６が形成されており、コンタクトプラグ１６と接続するように、ビット配線１７、キャパシタ素子１８、上層の金属配線層１９、表面保護膜２０が形成されている。
【００２３】
本実施形態の半導体装置１１は、上述した半導体基板４を用いて形成しているので、半導体層８の界面準位を低減することができ、また、低熱履歴のプロセスでも活性領域のみへ効率よくフッ素を導入することができる。
【００２４】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について説明する。
まず、図２に示すように、半導体層５上に、フッ素拡散防止膜６を形成し、フッ素拡散防止膜６上にフッ素を含有するシリコン酸化膜７を形成する。半導体層５としては、例えばＰ型のシリコン基板を用いることができ、表面５ａには、図示略の例えば厚さ３〜１０ｎｍ程度のシリコン酸化膜が、熱酸化法によって形成されていても構わない。
【００２５】
フッ素拡散防止膜６としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）を用いることができ、１０〜５０ｎｍの膜厚とすることが好ましい。なお、フッ素拡散防止膜６の膜厚は、デバイス形成工程において加えられる熱履歴に応じて、フッ素の拡散抑制効果が得られる範囲で設定すればよく、１０ｎｍより薄い膜厚であっても構わない。
また、半導体層５にフッ素拡散防止膜６としてシリコン窒化膜を成膜する方法としては、ＬＰ−ＣＶＤ法を用いるのが好ましい。
【００２６】
シリコン酸化膜７は、例えばＣＶＤ法によって厚さ１００ｎｍ程度に成膜するのが好ましい。また、シリコン酸化膜７としては、例えば１×１０２０／ｃｍ３以上のフッ素がドープされたＦＳＧ膜（Ｆｌｕｏｒｉｎａｔｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ膜）を用いるのが好ましい。なお、フッ素のドープは、ＣＶＤ法によって成膜する際に、材料ガスであるＳｉＨ４、Ｏ２に、例えばＳｉＦ４を添加すればよい。また、堆積したシリコン酸化膜７にFイオンを、例えばエネルギー３０ｋｅＶ、ドーズ量５×１０１６／ｃｍ２程度でイオン注入してもよい。
また、このフッ素拡散防止膜６とシリコン酸化膜７とによって、絶縁層９が形成されている。
【００２７】
その後、別の半導体層８を準備し、その表面８ｂと、シリコン酸化膜７の表面７ａとを周知のウェハ貼り合わせ技術を用いて貼り合わせ、１枚のウェハを形成する。なお、半導体層８は、表面８ｂに、例えば図示略の熱酸化法によって薄いシリコン酸化膜を形成していても構わない。
張り合わせた後は、半導体層８の界面８ａの研磨を行い、デバイス形成に適した膜厚となるように膜厚を調整して、半導体基板４を形成する。このようにして形成された半導体基板４は、デバイス形成領域として使用される。
【００２８】
次に、図3に示すように、例えば熱酸化法を用いて、厚さ１０ｎｍ程度のシリコン酸化膜２１を形成する。その後、例えばＬＰ−ＣＶＤ法を用いて、厚さ１５０ｎｍ程度のシリコン窒化膜２２を堆積し、周知のリソグラフィ技術及びドライエッチング技術を用いて、シリコン窒化膜２２及びシリコン酸化膜２１をパターニングする。
【００２９】
次に、図4に示すように、シリコン窒化膜２２をマスクとして、半導体層８を例えば２００ｎｍ程度エッチングして、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を用いた素子分離のためのトレンチ２３を形成する。
【００３０】
次に、図5に示すように、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により、半導体層８上に、例えば４００ｎｍ程度のシリコン酸化膜２４を堆積する。その後、堆積したシリコン酸化膜２４を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、シリコン窒化膜２２をストッパとして研磨除去することにより、ＳＴＩ埋め込み酸化膜１２を形成する。
【００３１】
その後、例えば熱リン酸等の薬液を用いたウェットエッチングによって、シリコン窒化膜２２を除去し、例えばフッ酸等の薬液を用いたウェットエッチングによって、シリコン酸化膜２１を除去して、半導体基板４の半導体層８の界面８ａを露出させる。
【００３２】
次に、図６に示すように、半導体層８上に例えば６ｎｍ程度の膜厚のゲート絶縁膜１３を形成する。ゲート絶縁膜１３としては、シリコン酸化膜を用いるのが好ましい。
また、ゲート絶縁膜１３を成膜する際には、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法を用いるのが好ましい。ＩＳＳＧ酸化法を用いることによって、通常の加熱炉を用いた熱酸化に比べて、酸化種の拡散による応力の発生を抑制することが可能であるため、ＳＴＩ埋め込み酸化膜１２の端部等におけるリーク電流の低減効果が得られる。
【００３３】
その後、ゲート絶縁膜１３上に、例えばリンを１×１０２０／ｃｍ３程度の濃度でドープした厚さ８０ｎｍ程度のポリシリコン膜３１を形成する。次いで、ポリシリコン膜３１上に、例えば厚さ５ｎｍ程度の窒化タングステン（ＷＮ）上に厚さ７０ｎｍ程度のタングステン（Ｗ）膜が積層された金属膜３２を形成する。
【００３４】
その後、例えばＬＰ−ＣＶＤ法により、厚さ１４０ｎｍ程度のシリコン窒化膜３３を堆積する。そして、周知のリソグラフィ技術及びドライエッチング技術を用いて、シリコン窒化膜３３をパターニングする。
【００３５】
次に、図７に示すように、シリコン窒化膜３３をマスクとして、例えば異方性ドライエッチングを行うことで、金属膜３２およびポリシリコン膜３１からなるゲート電極１４を形成する。
【００３６】
次に、図８に示すように、例えば１×１０１３／ｃｍ２程度のドーズ量のリンをエネルギー３０ｋｅＶでイオン注入し、窒素等の不活性ガス中で、９００℃で１０秒の熱処理を行うことによりソース領域１５及びドレイン領域１５を形成する。その後、例えばＬＰ―ＣＶＤ法によって堆積した厚さ１０ｎｍ程度のシリコン窒化膜３４を、通常の異方性ドライエッチングによって、エッチバックすることで、ゲート電極１４の側壁を覆うサイドウォールシリコン窒化膜３５を形成する。
【００３７】
次に、図９に示すように、上層に形成する配線層との層間絶縁膜３６として、例えばＣＶＤ法によりＢＰＳＧ膜を４００ｎｍ程度の膜厚で堆積し、その後、７５０℃で３０分のリフロー処理を行う。なお、リフロー処理後に、さらにＣＭＰ法で層間絶縁膜３６の表面３６ａを平坦化しても構わない。
【００３８】
次に、図１０に示すように、例えば周知のリソグラフィ技術及びドライエッチング技術を用いて、コンタクトホール４１を形成する。その後、コンタクトホール４１内を充填するような膜厚でポリシリコン４２を堆積し、層間絶縁膜３６上に堆積したポリシリコンをＣＭＰ法により研磨除去することで、コンタクトプラグ４３を形成する。なお、ポリシリコン４２としては、例えばリンが１×１０２０／ｃｍ３程度の濃度でドープされたものを用いればよく、ＬＰ―ＣＶＤ法によってコンタクトホール４１内に堆積すればよい。
【００３９】
次に、図１１に示すように、コンタクトプラグ１６と接続するように、ビット配線１７、キャパシタ素子１８、上層の金属配線層１９、表面保護膜２０等を形成する。以上の工程により、ＤＲＡＭのメモリセルに用いられる半導体装置１１が完成する。
【００４０】
本実施形態では、製造工程中に加えられる熱処理によって、フッ素を含有するシリコン酸化膜７からフッ素（Ｆ）が拡散し、ゲート絶縁膜１３との半導体層８の界面８ａに存在するダングリングボンドが終端される。このため、ＭＯＳ−ＦＥＴのリーク電流や、トラップに起因した特性変動を抑制することが可能となる。
また、本実施形態では、フッ素拡散防止膜６が設けられているため、シリコン酸化膜７から下層側（半導体層８の反対側）にフッ素が拡散するのを防ぐため、低熱履歴のプロセスにおいても 効率よくフッ素を導入することができる。
【００４１】
［第２の実施形態］
次に、第２の実施形態の半導体装置の製造方法について説明する。本実施形態は、第１の実施形態の変形例であり、第１の実施形態とは、半導体基板４の製造方法が異なるのみであり、以下、同様の部分については説明を省略する。
【００４２】
第１の実施形態では、半導体層５上にフッ素拡散防止膜６とシリコン酸化膜７とを順次成膜したが、本実施形態では、半導体層５上にシリコン酸化膜７を成膜し、Ｎ２Ｏ雰囲気中で熱処理を行うことで、半導体層５とシリコン酸化膜７との界面にフッ素拡散防止膜６を形成する。
【００４３】
具体的には、まず、半導体層５上に、例えばＣＶＤ法によってフッ素が１×１０２０／ｃｍ３以上ドープされたシリコン酸化膜７を成膜する。
その後、Ｎ２Ｏ雰囲気中で９５０℃で２０分の熱処理を行う。この工程により、半導体層５とシリコン酸化膜７との界面に、フッ素拡散防止膜６として機能するシリコン酸窒化膜が形成される。
以上の工程により、半導体層５上に、フッ素拡散防止膜６とシリコン酸化膜７が積層され、この後の工程は、第１の実施形態と同様である。
【００４４】
本実施形態でも、第１の実施形態と同様に、フッ素拡散防止膜６とシリコン酸化膜７と半導体層８が積層されているので、半導体層８の界面準位を低減することができ、また、低熱履歴のプロセスでも活性領域のみへ効率よくフッ素を導入することができる。また、フッ素拡散防止膜を成膜する工程を省略できるので、歩留まりが高まるという効果も得られる。
【００４５】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施形態では、プレーナ型ＭＯＳ−ＦＥＴについて説明したが、図１２に示すように、溝型ゲート電極を備えたＭＯＳ−ＦＥＴとしてもよい。
【００４６】
その場合は、図５に示す素子分離の形成までは上記実施形態と同様に行った後、シリコン窒化膜とシリコン酸化膜を除去する。その後、図１２に示すように、溝ゲート電極を形成する領域のシリコン基板をエッチングで除去し、ゲート電極用の溝パターン（ゲートトレンチ）５１を形成する。次いで、ゲート絶縁膜５２を介して、溝パターン５１内を埋め込むように、リン等の不純物をドープしたポリシリコン膜５３、タングステン等の金属膜５４を堆積し、パターニングを行って溝型のゲート電極５５を形成する。
【００４７】
その後、リン等の不純物をイオン注入法で導入し、窒素等の不活性ガス中でアニールを行ってソース領域５６及びドレイン領域５６を形成する。その後は、上記実施形態と同様にして、層間絶縁膜、ソース領域、ドレイン領域５６及びゲート電極５６と、それぞれ接続するコンタクトプラグ、配線層等を形成することで、溝型ゲート電極を備えたＭＯＳ−ＦＥＴが完成する。
【００４８】
このように、溝型ゲート電極５５を備えたＭＯＳ−ＦＥＴを形成する場合においても、製造工程中に加えられる熱処理によって、フッ素を含有するシリコン酸化膜７からフッ素（Ｆ）が拡散し、ゲート絶縁膜５２との半導体層８の界面８ａに存在するダングリングボンドが終端される。このため、ＭＯＳ−ＦＥＴのリーク電流や、トラップに起因した特性変動を抑制することが可能となる。また、フッ素拡散防止膜６が設けられているため、シリコン酸化膜７から下層側（半導体層８反対側）にフッ素が拡散するのを防ぐため、低熱履歴のプロセスにおいても 効率よくフッ素を導入することができる。
【００４９】
また、上記実施形態では、ＤＲＡＭ素子への適用について説明したが、これは一例であり、ＤＲＡＭ素子への適用には限定されない。ＭＯＳ−ＦＥＴを備えた半導体素子であれば、本発明を適用することが可能である。また、シリコン酸化膜７上に設ける半導体層８（貼り合わせる半導体基板）の材料は、純粋なＳｉ以外にも、ＳｉＧｅ、ＳｉＣ等でも適用可能である。また、フッ素拡散防止膜６としては、シリコン窒化膜の他に、シリコン酸窒化膜（ＳｉＯＮ）を使用しても構わない。
【産業上の利用可能性】
【００５０】
本発明は、半導体装置の製造方法に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【００５１】
４・・・半導体基板、５，８・・・半導体層、６・・・フッ素拡散防止膜、７・・・シリコン酸化膜、９・・・絶縁層、１３，５２・・・ゲート絶縁膜、１４，５５・・・ゲート電極、１５，５６・・・ソース領域及びドレイン領域、５１・・・ゲートトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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