(57)【要約】【課題】ＳＯＩ基板に形成されたＭＯＳトランジスタの高耐圧化、低消費電流、かつ高速動作を実現する。【解決手段】シリコン層１ｃに、埋め込み酸化膜１ｂに達する深さで、Ｎ型の低濃度ドレイン領域３、ソース領域５、ドレインオーミック領域７、及びＰ型のチャンネル領域９、オーミックチャンネル領域１１が形成されている。低濃度ドレイン領域３は表面側に配置されているものほど濃いＮ型不純物濃度をもつ２層の低濃度ドレイン層３ａ，３ｂで形成されている。チャンネル領域９は表面側に配置されているものほど薄いＰ型不純物濃度をもつ２層のチャンネル層９ａ，９ｂで形成されている。ゲート電極１５は、チャンネル領域９上と低濃度ドレイン領域３の一部分の上に、上方から見てオーミックドレイン領域７とは間隔をもって配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
支持基板上に設けられた埋め込み酸化膜と、その埋め込み酸化膜上に設けられたシリコン層とをもつＳＯＩ基板と、ＳＯＩ基板のシリコン層の素子分離絶縁膜で分離された領域に配置されたＭＯＳトランジスタを備えた半導体装置において、
前記ＭＯＳトランジスタは、前記シリコン層の表面から前記埋め込み酸化膜に達する深さで前記シリコン層に形成された第１導電型の低濃度ドレイン領域、ソース領域、ドレインオーミック領域、及び第２導電型のチャンネル領域、オーミックチャンネル領域、ならびに、前記チャンネル領域上から前記低濃度ドレイン領域上にまたがって前記シリコン層上にゲート絶縁膜を介して形成されたゲート電極を備え、
前記低濃度ドレイン領域は、比較的低濃度の第１導電型不純物濃度をもち、
前記チャンネル領域は、比較的低濃度の第２導電型不純物濃度をもち、前記低濃度ドレイン領域に隣接して配置されており、
前記ソース領域は、前記低濃度ドレイン領域よりも濃い第１導電型不純物濃度をもち、前記チャンネル領域から見て前記低濃度ドレイン領域とは反対側の位置で前記チャンネル領域に隣接して配置されており、
前記オーミックドレイン領域は、前記低濃度ドレイン領域よりも濃い第１導電型不純物濃度をもち、前記低濃度ドレイン領域から見て前記チャンネル領域とは反対側の位置で前記低濃度ドレイン領域に隣接して配置されており、
前記オーミックチャンネル領域は、前記チャンネル領域よりも濃い第２導電型不純物濃度をもち、前記チャンネル領域に隣接して配置されており、
前記ゲート電極は、前記チャンネル領域上と、前記チャンネル領域に隣接する前記低濃度ドレイン領域の一部分の上に、上方から見て前記オーミックドレイン領域とは間隔をもって配置されており、
前記チャンネル領域は、第２導電型不純物濃度が互いに異なる複数のチャンネル層をもち、それらのチャンネル層は前記シリコン層の表面側に配置されているものほど薄い第２導電型不純物濃度をもち、
前記低濃度ドレイン領域は、第１導電型不純物濃度が互いに異なる複数の低濃度ドレイン層をもち、それらの低濃度ドレイン層は前記シリコン層の表面側に配置されているものほど濃い第１導電型不純物濃度をもっている、ことを特徴とする半導体装置。
【請求項２】
前記チャンネル領域において、最上層の前記チャンネル層と最下層の前記チャンネル層は１桁以上の第２導電型不純物濃度差をもっている請求項１に記載の半導体装置。
【請求項３】
上方から見て、前記ゲート電極が前記低濃度ドレイン領域上を覆っているオーバーラップ領域の寸法は０.５μｍ以上であり、かつ、前記ゲート電極と前記オーミックドレイン領域の間隔は０.５μｍ以上である請求項１又は２に記載の半導体装置。
【請求項４】
前記ソース領域は、前記低濃度ドレイン領域と同一の構造であって低濃度ソース領域及びオーミックソース領域を備えており、
前記低濃度ソース領域は、前記チャンネル領域に隣接して配置され、前記低濃度ドレイン領域と同一の第１導電型不純物濃度構成で複数の低濃度ソース層をもち、
前記オーミックソース領域は、前記低濃度ソース領域から見て前記チャンネル領域とは反対側の位置で前記低濃度ソース領域に隣接して配置され、前記オーミックドレイン領域と同一の第１導電型不純物濃度構成をもっている請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記オーミックチャンネル領域は、前記ＭＯＳトランジスタのチャンネル幅方向で前記チャンネル領域に隣接して配置されている請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
上方から見て、前記オーミックチャンネル領域は前記ゲート電極とは間隔をもって配置されている請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いた部分空乏型高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタの構造に関する。
【背景技術】
【０００２】
コンピュータや携帯機器などの技術の発展にともない、機能の集約化としてマルチ電源での動作ＩＣ（Integrated Circuit）が多くなり、１チップに低耐圧から高耐圧までのＭＯＳトランジスタを集積させる技術が重要となっている。また、同時に省電力化も達成できる技術が必要とされる。
また、素子間を絶縁分離して形成できるＳＯＩ基板を用いた半導体装置がある。ＳＯＩ基板には、ラッチアップフリーや省電力対応などの利点がある。
【０００３】
ＳＯＩ基板を用いて数十Ｖ程度の高耐圧トランジスタを製造する従来技術としては、例えば特許文献１，２に開示されたものがある。
特許文献１に記載の半導体装置は、ＳＯＩ基板の埋め込み酸化膜に接するチャンネル領域の不純物濃度を従来技術よりも高くし、支持基板に所定のバイアス電圧が印加された場合であって、埋め込み酸化膜とチャンネル領域の境界面に発生する反転層及び空乏層の延びを抑制するようにしている。この結果、埋め込み酸化膜とチャンネル領域の境界面に流れるリーク電流を防止することができる。特許文献２に記載の半導体装置は、ソース領域の下に、チャンネル領域と同じ導電型でチャンネル領域よりも不純物濃度が高い領域を配置することによって同様の効果を得ている。
【０００４】
また、特許文献１では、ＭＯＳトランジスタのしきい値電圧が高くなるのを防ぐために、チャンネルドープ工程を追加してチャンネル領域の不純物濃度を調整することによって、しきい値電圧の値を適切に設定できるようにしている。特許文献２ではこの工程は必要なしとしている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の特許文献１及び特許文献２に記載の半導体装置の構造は、埋め込み酸化膜上に形成される寄生トランジスタのしきい値を増加させることができ、高耐圧化に有効である。
また、特許文献１では、チャンネル拡散濃度を濃くするために、本来のＭＯＳトランジスタのしきい値が高くなる弊害を表面側のチャンネル濃度を下げるための注入工程を追加することで対策している。
また、特許文献２には、ソース領域下部のチャンネル拡散層と同じ導電型の拡散層の濃度を濃くすることで、寄生トランジスタが動作してもソースへの電流が流れないため、リーク電流を抑えることができることが記載されている。
【０００６】
しかし、特許文献１及び特許文献２に記載の半導体装置の構造では、ドレイン拡散とチャンネル拡散との濃度比を議論していないので、ＳＯＩ基板においてある程度のシリコン層の厚みが必要となり、ソース領域が埋め込み酸化膜に達する構造とはなっていない。
【０００７】
近年、環境問題等に配慮して半導体装置の低電力化が要求されており、アナログ回路において低消費電流で高速応答ができる回路が必要になっている。
一般的に、ＭＯＳトランジスタの動作は微小な定電流源での動作となるため、ＭＯＳトランジスタを高速動作させるためには入力容量と出力容量の低減が必要となる。ここで、薄膜ＳＯＩ基板を用いて接合容量を大幅に低減することで、低消費・高速動作回路を実現させた時計用ＩＣなどがある。
【０００８】
しかし、例えば車載用ＩＣとして用いられる６０Ｖ以上の高耐圧ＭＯＳトランジスタを、ソース領域及びドレイン領域が埋め込み酸化膜まで到達できる薄いシリコン層をもつＳＯＩ基板に作り込む技術はない。
【０００９】
本発明は、ＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置において、ＭＯＳトランジスタの高耐圧化、低消費電流、かつ高速動作を実現できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、支持基板上に設けられた埋め込み酸化膜と、その埋め込み酸化膜上に設けられたシリコン層とをもつＳＯＩ基板と、ＳＯＩ基板のシリコン層の素子分離絶縁膜で分離された領域に配置されたＭＯＳトランジスタを備えた半導体装置である。
上記ＭＯＳトランジスタは、上記シリコン層の表面から上記埋め込み酸化膜に達する深さで上記シリコン層に形成された第１導電型の低濃度ドレイン領域、ソース領域、ドレインオーミック領域、及び第２導電型のチャンネル領域、オーミックチャンネル領域、ならびに、上記チャンネル領域上から上記低濃度ドレイン領域上にまたがって上記シリコン層上にゲート絶縁膜を介して形成されたゲート電極を備えている。
上記低濃度ドレイン領域は、比較的低濃度の第１導電型不純物濃度をもつ。
上記チャンネル領域は、比較的低濃度の第２導電型不純物濃度をもち、上記低濃度ドレイン領域に隣接して配置されている。
上記ソース領域は、上記低濃度ドレイン領域よりも濃い第１導電型不純物濃度をもち、上記チャンネル領域から見て上記低濃度ドレイン領域とは反対側の位置で上記チャンネル領域に隣接して配置されている。
上記オーミックドレイン領域は、上記低濃度ドレイン領域よりも濃い第１導電型不純物濃度をもち、上記低濃度ドレイン領域から見て上記チャンネル領域とは反対側の位置で上記低濃度ドレイン領域に隣接して配置されている。
上記オーミックチャンネル領域は、上記チャンネル領域よりも濃い第２導電型不純物濃度をもち、上記チャンネル領域に隣接して配置されている。
上記ゲート電極は、上記チャンネル領域上と、上記チャンネル領域に隣接する上記低濃度ドレイン領域の一部分の上に、上方から見て上記オーミックドレイン領域とは間隔をもって配置されている。
上記チャンネル領域は、第２導電型不純物濃度が互いに異なる複数のチャンネル層をもち、それらのチャンネル層は上記シリコン層の表面側に配置されているものほど薄い第２導電型不純物濃度をもつ。
上記低濃度ドレイン領域は、第１導電型不純物濃度が互いに異なる複数の低濃度ドレイン層をもち、それらの低濃度ドレイン層は上記シリコン層の表面側に配置されているものほど濃い第１導電型不純物濃度をもっている。
ここで不純物濃度は、同じ領域に反対導電型の不純物が導入されている場合には、その反対導電型の不純物濃度を差し引いた実質的な不純物濃度を意味する。
【００１１】
本発明の半導体装置において、上記チャンネル領域で、最上層の上記チャンネル層と最下層の上記チャンネル層は１桁以上の第２導電型不純物濃度差をもっている例を挙げることができる。
【００１２】
本発明の半導体装置において、上方から見て、上記ゲート電極が上記低濃度ドレイン領域上を覆っているオーバーラップ領域の寸法は０.５μｍ以上であり、かつ、上記ゲート電極と上記オーミックドレイン領域の間隔は０.５μｍ以上である例を挙げることができる。
【００１３】
また、上記ソース領域は、ソース領域は、上記低濃度ドレイン領域と同一の構造であって低濃度ソース領域及びオーミックソース領域を備えており、上記低濃度ソース領域は、上記チャンネル領域に隣接して配置され、上記低濃度ドレイン領域と同一の第１導電型不純物濃度構成で複数の低濃度ソース層をもち、上記オーミックソース領域は、上記低濃度ソース領域から見て上記チャンネル領域とは反対側の位置で上記低濃度ソース領域に隣接して配置され、上記オーミックドレイン領域と同一の第１導電型不純物濃度構成をもっているようにしてもよい。
【００１４】
また、上記オーミックチャンネル領域は、上記ＭＯＳトランジスタのチャンネル幅方向で上記チャンネル領域に隣接して配置されているようにしてもよい。
この場合、上方から見て、上記オーミックチャンネル領域は上記ゲート電極とは間隔をもって配置されている例を挙げることができる。
【発明の効果】
【００１５】
本発明の半導体装置では、ＭＯＳトランジスタについて、チャンネル領域の電位をとるためのチャンネルオーミック領域を備えている。さらに、チャンネル領域は、第２導電型不純物濃度が互いに異なる複数のチャンネル層をもち、それらのチャンネル層はシリコン層の表面側に配置されているものほど薄い第２導電型不純物濃度をもつ、すなわち、埋め込み酸化膜と接するチャンネル層の第２導電型不純物濃度を濃くすることができる。これにより、支持基板と埋め込み酸化膜とチャンネル領域とで形成される寄生ＭＯＳトランジスタのしきい値電圧を高くできるので、この部分でのリーク電流を抑制でき、ＭＯＳトランジスタの高耐圧化を図ることができる。
【００１６】
さらに、ソース領域、低濃度ドレイン領域、チャンネル領域及びオーミックドレイン領域を埋め込み酸化膜まで到達させているので、薄いシリコン層内にＭＯＳトランジスタを作ることができる。これにより、チャンネル領域−低濃度ドレイン領域間の接合容量、及びチャンネル領域−ソース領域間の接合容量を大幅に軽減できるので、ＭＯＳトランジスタを高速動作させることができる。
【００１７】
また、ＮチャンネルＭＯＳトランジスタの場合、ＭＯＳトランジスタをオフしているときにはゲート電極とチャンネル領域は接地され、低濃度ドレイン領域は逆方向電圧を印加される。この状態でのチャンネル領域と低濃度ドレイン領域とで形成されるＰＮ接合に関し、従来技術のＭＯＳトランジスタでは、図３（Ａ）の従来例に示すように、ゲート電極１５の下では垂直方向の電界が生じるので低濃度ドレイン領域１０１（Ｎ−）の不純物濃度を薄くしすぎると、チャンネル領域１０３（Ｐ−）側に対して低濃度ドレイン領域１０１側の空乏層１９の伸びが大きくなる（破線参照）。ゲート電極１５下の当該ＰＮ接合は、ゲート電極１５の下に配置されていないＰＮ接合の場合と比較して、ゲート絶縁膜１３直下の低濃度ドレイン領域１０１とチャンネル領域１０３とのＰＮ接合の空乏層１９の伸びに対する曲率が変化し、一般的に電界集中によって当該ＰＮ接合の耐圧が下がる。
【００１８】
これに対し、本発明の半導体装置では、チャンネル領域は、第２導電型不純物濃度が互いに異なる複数のチャンネル層をもち、それらのチャンネル層はシリコン層の表面側に配置されているものほど薄い第２導電型不純物濃度をもっているようにした。さらに、低濃度ドレイン領域は、第１導電型不純物濃度が互いに異なる複数の低濃度ドレイン層をもち、それらの低濃度ドレイン層はシリコン層の表面側に配置されているものほど濃い第１導電型不純物濃度をもっているようにした。これにより、ゲート酸化膜直下において、低濃度ドレイン領域とチャンネル領域の濃度差又は濃度比（低濃度ドレイン領域／チャンネル領域）を大きくして、低濃度ドレイン領域−チャンネル領域間のＰＮ接合の空乏層の曲率変化を低減することができる。
【００１９】
例えば図３（Ｂ）に示すように、Ｐ型のチャンネル領域９において上層側のチャンネル層９ａ（Ｐ−−）のＰ型不純物濃度を下層側のチャンネル層９ｂ（Ｐ−）のＰ型不純物濃度に比べて薄くする。さらに、Ｎ型の低濃度ドレイン領域３において上層側の低濃度ドレイン層３ａ（Ｎ＋−）のＮ型不純物濃度を下層側の低濃度ドレイン層３ｂ（Ｎ−）のＮ型不純物濃度に比べて濃くする。これにより、ゲート絶縁膜１３直下において、上層側の低濃度ドレイン層３ａとチャンネル層９ｂの濃度差又は濃度比を下層側の低濃度ドレイン層３ｂとチャンネル層９ｂの濃度差又は濃度比に比べて大きくすることができる。
【００２０】
これにより、上層側の低濃度ドレイン層３ａとチャンネル層９ａにおいて空乏層１９がチャンネル領域９側に広がりやすくなり、上層側の低濃度ドレイン層３ａとチャンネル層９ａにおける空乏層１９の伸びを、濃度差又は濃度比が比較的小さい下層側の低濃度ドレイン層３ｂとチャンネル層９ｂでの空乏層１９の伸びと合わせることができ、低濃度ドレイン領域３とチャンネル領域９の間のＰＮ接合の空乏層１９の曲率の変化を低減させてオフ時の当該ＰＮ接合の耐圧の改善を図ることができる。
【００２１】
また、本発明の半導体装置では、ゲート電極のドレイン側の端部は、低濃度ドレイン領域の上に配置されているので、ＭＯＳトランジスタがオンするときに、上方から見てゲート電極と低濃度ドレイン領域がオーバーラップする部分で横方向ドレイン電界が緩和されるので基板電流を抑えることができ、ＭＯＳトランジスタの動作時の耐圧を改善できる。
また、上方から見てゲート電極とオーミックドレイン領域は互いに間隔をもって配置されているので、ＭＯＳトランジスタがオフ時の横方向ドレイン電界を緩和することができる。
【００２２】
以上のように、本発明の半導体装置のＭＯＳトランジスタは、オフ耐圧とオン耐圧の両面を改善できる。さらに、チャンネル領域、ソース及びドレインを埋め込み酸化膜層に到達させて形成することにより、接合容量を大幅に低減可能なシリコン層の薄いＳＯＩ基板に作り込むことが可能となる。
【００２３】
例えば、第２導電型のチャンネル領域の最上層のチャンネル層と最下層のチャンネル層に、１桁以上の第２導電型不純物濃度の差をもたせるようにすれば、埋め込み酸化膜に接する最下層のチャンネル層の第２導電型不純物濃度を濃くしたときの上記効果、及び、ゲート酸化膜直下の最上層のチャンネル層の第２導電型不純物濃度を薄くしたときの上記効果を際出させることができるので、シリコン層の厚みが薄いＳＯＩ基板に本発明の半導体装置を形成する場合に特に有効である。
【００２４】
また、ソース領域は、低濃度ドレイン領域と同一の構造であって、複数層の低濃度ソース層からなる低濃度ソース領域と、オーミックドレイン領域を備えているようにすれば、ＭＯＳトランジスタをソース、ドレインに関して区別することなく使用できる。
【００２５】
また、オーミックチャンネル領域は、ＭＯＳトランジスタのチャンネル幅方向で上記チャンネル領域に隣接して配置されているようにすれば、チャンネル領域の電位をソース及びドレインとは別途制御することができる。この構成は特にアナログ回路に有効である。
さらに、上方から見て、オーミックチャンネル領域はゲート電極とは間隔をもって配置されているようにすれば、ＭＯＳトランジスタのオフ時に低濃度ドレイン領域からの空乏層がオーミックチャンネル領域に到達するのを防止することができ、さらに高耐圧化が可能となる。
【図面の簡単な説明】
【００２６】
【図１】一実施例のＭＯＳトランジスタ周辺を概略的に示す断面図である。図２のＡ−Ａ位置の断面に対応している。
【図２】同実施例の概略的な平面図である。
【図３】（Ａ）は従来例のＭＯＳトランジスタでの空乏層の伸びを説明するための断面図である。（Ｂ）は本発明でのＭＯＳトランジスタの空乏層の伸びを説明するための断面図である。
【図４】図１及び図２の実施例の製造工程例の最初の工程を説明するための工程断面図である。
【図５】図４の続きの工程を説明するための工程断面図である。
【図６】図５の続きの工程を説明するための工程断面図である。
【図７】他の実施例のＭＯＳトランジスタ周辺を概略的に示す断面図である。図８のＢ−Ｂ位置の断面に対応している。
【図８】同実施例の概略的な平面図である。
【図９】さらに他の実施例のＭＯＳトランジスタ周辺を概略的に示す断面図である。図１０のＣ−Ｃ位置の断面に対応している。
【図１０】同実施例の概略的な平面図である。
【図１１】さらに他の実施例のＭＯＳトランジスタ周辺を概略的に示す断面図である。図１２のＤ−Ｄ位置の断面に対応している。
【図１２】同実施例の概略的な平面図である。
【図１３】さらに他の実施例の概略的な平面図である。
【図１４】さらに他の実施例のＭＯＳトランジスタ周辺を概略的に示す断面図である。図１５のＥ−Ｅ位置の断面に対応している。
【図１５】同実施例の概略的な平面図である。
【図１６】同実施例の製造工程例を説明するための工程断面図である。
【発明を実施するための形態】
【００２７】
図１、図２は、一実施例のＭＯＳトランジスタ周辺を概略的に示す図である。図１は断面図、図２は平面図である。図１は図２のＡ−Ａ位置の断面に対応している。
【００２８】
ＳＯＩ基板１は、下層側から順にＰ型半導体基板１ａ（支持基板、Ｐｓｕｂ）、埋め込み酸化膜１ｂ、シリコン層１ｃが積層されて形成されている。埋め込み酸化膜１ｂの膜厚は例えば１μｍ（マイクロメートル）である。シリコン層１ｃは、例えば厚みが約４００ｎｍ（ナノメートル）で、Ｐ型不純物濃度が１×１０15個／ｃｍ3以下の低濃度のＰ型シリコン層からなる。
【００２９】
シリコン層１ｃに素子分離絶縁膜１７が形成されてＭＯＳトランジスタの形成領域が画定されている。素子分離絶縁膜１７は、例えばＬＯＣＯＳ（local oxidation of silicon）酸化膜からなる。ＭＯＳトランジスタの形成領域は埋め込み酸化膜１ｂ及び素子分離絶縁膜１７によって他のＭＯＳトランジスタ形成領域とは分離されている。
【００３０】
ＭＯＳトランジスタは、シリコン層１ｃの表面から埋め込み酸化膜１ｂに達する深さでシリコン層１ｃに形成されたＮ型の低濃度ドレイン領域３、ソース領域５（Ｎ＋）及びドレインオーミック領域７（Ｎ＋）、ならびに、Ｐ型のチャンネル領域９及びオーミックチャンネル領域１１（Ｐ＋）を備えている。
【００３１】
ＭＯＳトランジスタは、さらに、チャンネル領域９上から低濃度ドレイン領域３上にまたがってシリコン層１ｃ上にゲート絶縁膜１３を介して形成されたゲート電極１５を備えている。ゲート絶縁膜１３は、例えば膜厚が１２０ｎｍのシリコン酸化膜からなる。ゲート電極１５は、例えば膜厚が３５０ｎｍのポリシリコン膜からなる。
【００３２】
低濃度ドレイン領域３は、比較的低濃度のＮ型不純物濃度をもつ２層の低濃度ドレイン層３ａ，３ｂによって形成されている。上層側の低濃度ドレイン層３ａ（Ｎ＋−）は下層側の低濃度ドレイン層３ｂ（Ｎ−）よりも濃いＮ型不純物濃度をもっている。例えば、低濃度ドレイン層３ａの実質的なＮ型不純物濃度は２.５×１０17個／ｃｍ3程度、低濃度ドレイン層３ｂの実質的なＮ型不純物濃度は１.５×１０17個／ｃｍ3程度である。
【００３３】
チャンネル領域は、比較的低濃度のＰ型不純物濃度をもち、低濃度ドレイン領域に隣接して配置されている２つのチャンネル層９ａ，９ｂによって形成されている。上層側のチャンネル層９ａ（Ｐ−−）は下層側のチャンネル層９ｂ（Ｐ−）よりも薄いＰ型不純物濃度をもっている。例えば、チャンネル層９ａ，９ｂは１桁以上のＰ型不純物濃度差をもっており、チャンネル層９ａの実質的なＰ型不純物濃度は６×１０15個／ｃｍ3程度、チャンネル層９ｂの実質的なＰ型不純物濃度は１×１０17個／ｃｍ3程度である。
【００３４】
ソース領域５は低濃度ドレイン領域３よりも濃いＮ型不純物濃度をもつ。ソース領域５は、チャンネル領域９から見て低濃度ドレイン領域３とは反対側の位置でチャンネル領域９に隣接して配置されている。例えば、ソース領域５の実質的なＮ型不純物濃度は２×１０20個／ｃｍ3程度である。
【００３５】
オーミックドレイン領域７は低濃度ドレイン領域３よりも濃いＮ型不純物濃度をもつ。オーミックドレイン領域７は、低濃度ドレイン領域３から見てチャンネル領域９とは反対側の位置で低濃度ドレイン領域３に隣接して配置されている。オーミックドレイン領域７の実質的なＮ型不純物濃度はソース領域５と同じであり、例えば２×１０20個／ｃｍ3程度である。
【００３６】
オーミックチャンネル領域１１はチャンネル領域９よりも濃いＰ型不純物濃度をもつ。オーミックチャンネル領域１１は、チャンネル領域９から見て低濃度ドレイン領域３とは反対側の位置でチャンネル領域９に隣接して配置されている。この実施例では、オーミックチャンネル領域１１は２つ設けられている。それらのオーミックチャンネル領域１１，１１はソース領域９に隣接し、かつソース領域９を挟んで配置されている。例えば、オーミックチャンネル領域１１の実質的なＰ型不純物濃度は１×１０20個／ｃｍ3程度である。
【００３７】
ゲート電極１５は、チャンネル領域９上と、チャンネル領域９に隣接する低濃度ドレイン領域３の一部分の上に配置されている。チャンネル長方向でのゲート電極１５のドレイン側の端部は、上方から見てオーミックドレイン領域７とは間隔をもって、低濃度ドレイン領域３上に配置されている。ゲート電極１５のチャンネル幅方向の端部は素子分離絶縁膜１７上に配置されている。
【００３８】
例えば、上方から見て、ゲート電極１５が低濃度ドレイン領域３上を覆っているオーバーラップ領域のチャンネル長方向での寸法は０.５μｍ以上である。また、ゲート電極１５とオーミックドレイン領域７のチャンネル長方向での間隔は０.５μｍ以上である。ただし、上記オーバーラップ領域のチャンネル長方向での寸法は０.５μｍ未満であってもよいし、ゲート電極１５とオーミックドレイン領域７のチャンネル長方向での間隔は０.５μｍ未満であってもよい。
【００３９】
この実施例のＭＯＳトランジスタは、チャンネル領域９の電位をとるためのチャンネルオーミック領域１１を備えている。さらに、チャンネル領域９は、Ｐ型不純物濃度が互いに異なる２つのチャンネル層９ａ，９ｂをもち、それらのチャンネル層９ａ，９ｂはシリコン層１ｃの表面側に配置されているものほど薄いＰ型不純物濃度をもっている。すなわち、埋め込み酸化膜１ｂと接するチャンネル層９ｂのＰ型不純物濃度をチャンネル層９ａのＰ型不純物濃度に比べて濃くすることができる。これにより、半導体基板１ａと埋め込み酸化膜１ｂとチャンネル領域９とで形成される寄生ＭＯＳトランジスタのしきい値電圧を高くできるので、この部分でのリーク電流を抑制でき、ＭＯＳトランジスタの高耐圧化を図ることができる。
【００４０】
さらに、低濃度ドレイン領域３、ソース領域５、オーミックドレイン領域７及びチャンネル領域９を埋め込み酸化膜１ｂまで到達させているので、薄いシリコン層１ｃ内にＭＯＳトランジスタを作ることができる。これにより、チャンネル領域９−低濃度ドレイン領域３間の接合容量、及びチャンネル領域９−ソース領域５間の接合容量を大幅に軽減できるので、当該ＭＯＳトランジスタを高速動作させることができる。
【００４１】
さらに、チャンネル領域９において上層側のチャンネル層９ａのＰ型不純物濃度を下層側のチャンネル層９ｂのＰ型不純物濃度に比べて薄くしている。また、低濃度ドレイン領域３において上層側の低濃度ドレイン層３ａのＮ型不純物濃度を下層側の低濃度ドレイン層３ｂのＮ型不純物濃度に比べて濃くしている。これにより、ゲート絶縁膜１３直下において、上層側の低濃度ドレイン層３ａとチャンネル層９ａの濃度差又は濃度比を、下層側の低濃度ドレイン層３ｂとチャンネル層９ｂの濃度差又は濃度比に比べて大きくすることができる。
【００４２】
これにより、図３（Ｂ）に示すように、上層側の低濃度ドレイン層３ａとチャンネル層９ａにおいて空乏層１９がチャンネル領域９側に広がりやすくなり、上層側の低濃度ドレイン層３ａとチャンネル層９ａにおける空乏層１９の伸びを、濃度差又は濃度比が比較的小さい下層側の低濃度ドレイン層３ｂとチャンネル層９ｂでの空乏層１９の伸びと合わせることができ、低濃度ドレイン領域３とチャンネル領域９の間のＰＮ接合の空乏層１９の曲率の変化を低減させてオフ時の当該ＰＮ接合の耐圧の改善を図ることができる。
【００４３】
また、ゲート電極１５のドレイン側の端部は、低濃度ドレイン領域３の上に配置されているので、ＭＯＳトランジスタがオンするときに、上方から見てゲート電極１５と低濃度ドレイン領域３がオーバーラップする部分で横方向ドレイン電界が緩和されるので基板電流を抑えることができ、ＭＯＳトランジスタの動作時の耐圧を改善できる。
また、上方から見てゲート電極１５とオーミックドレイン領域７は互いに間隔をもって配置されているので、ＭＯＳトランジスタがオフ時の横方向ドレイン電界を緩和することができる。
【００４４】
以上のように、この実施例のＭＯＳトランジスタは、オフ耐圧とオン耐圧の両面を改善できる。さらに、低濃度ドレイン領域３、ソース領域５及びチャンネル領域９を埋め込み酸化膜層１ｃに到達させて形成することにより、これらの領域間のＰＮ接合の接合容量を大幅に低減可能なシリコン層１ｃの薄いＳＯＩ基板１に作り込むことが可能となる。
【００４５】
さらに、チャンネル領域９で、チャンネル層９ａとチャンネル層９ｂに、１桁以上のＰ型不純物濃度の差をもたせているので、埋め込み酸化膜１ｂに接するチャンネル層９ｂのＰ型不純物濃度を濃くしたときの上記効果、及び、ゲート絶縁膜１３直下の最チャンネル層９ａのＰ型不純物濃度を薄くしたときの上記効果を際出させることができる。
【００４６】
さらに、上方から見て、ソース側のゲート電極１５端部と素子分離絶縁膜１７が交差する部分にはオーミックチャンネル領域１１，１１が配置されている。これにより、ソース側のゲート電極１５端部直下の素子分離絶縁膜１７端部でのリーク電流を防止できる。
【００４７】
図４、図５、図６は、この実施例の製造工程の一例を説明するための工程断面図である。図４、図５、図６の断面は、図２のＡ−Ａ位置に対応している。図４、図５、図６中のかっこ数字は以下に説明する工程（１）〜（９）に対応している。
【００４８】
（１）Ｐ型半導体基板１ａの上に埋め込み酸化膜１ｂが形成されている。埋め込み酸化膜１ｂ上にシリコン層１ｃが貼り合わされて、ＳＯＩ基板１が形成されている。写真製版技術により、ＮチャンネルＭＯＳトランジスタの形成位置に開口をもつフォトレジスト２１をシリコン層１ｃ上にバッファ酸化膜（図示は省略）を介して形成する。イオン注入技術により、フォトレジスト２１をマスクにして、ボロン不純物（＋印）を注入エネルギーは５０ｋｅＶ、ドーズ量は４×１０12個／ｃｍ2の条件でシリコン層１ｃに注入する。
【００４９】
（２）フォトレジスト２１を除去する。写真製版技術により、ＭＯＳトランジスタのドレイン領域（低濃度ドレイン領域及びオーミックドレイン領域）の形成位置に開口をもつフォトレジスト２３をシリコン層１ｃ上にバッファ酸化膜（図示は省略）を介して形成する。イオン注入技術により、フォトレジスト２３をマスクにして、リン不純物（−印）を注入エネルギーは１５０ｋｅＶ、ドーズ量は６×１０12個／ｃｍ2の条件でシリコン層１ｃに注入する。ここで、リン不純物注入のドーズ量は、上記工程（１）でのボロン不純物注入のドーズ量とはあまり差をつけずに行なうことが好ましい。
【００５０】
（３）フォトレジスト２３を除去する。１０００℃、１２０分の条件で熱処理を施して、シリコン層１ｃに低濃度ドレイン層３ｂ（Ｎ−）及びチャンネル層９ｂ（Ｐ−）を形成する。低濃度ドレイン層３ｂ及びチャンネル層９ｂは、シリコン層１ｃの表面から埋め込み酸化膜１ｂに到達する深さで形成される。
【００５１】
（４）ＬＯＣＯＳ法によって素子分離絶縁膜を形成するために、シリコン層１ｃ表面にバッファ酸化膜２５を形成する。バッファ酸化膜２５上に、ＭＯＳトランジスタの形成位置を覆い、素子分離絶縁膜の形成位置に開口をもつシリコン窒化膜２７を形成する。
【００５２】
（５）熱処理を施してＬＯＣＯＳ酸化を行なって、ＭＯＳトランジスタの形成位置の周囲にＬＯＣＯＳ酸化膜からなる素子分離膜１７を埋め込み酸化膜１ｂに到達する深さで形成する。素子分離膜１７により、各ＭＯＳトランジスタの形成位置を分離する。シリコン窒化膜２７及びバッファ酸化膜２５を除去する。熱処理を施して、シリコン層１ｃ表面にプリゲート酸化膜２９を４０ｎｍ程度の膜厚で形成する。
【００５３】
（６）写真製版技術により、素子分離絶縁膜１７上に、ＭＯＳトランジスタの形成位置に開口をもつフォトレジスト３１を形成する。イオン注入技術により、フォトレジスト３１をマスクにして、リン不純物（−印）を注入エネルギーは１００ｋｅＶ、ドーズ量は２×１０12個／ｃｍ2の条件でシリコン層１ｃ（低濃度ドレイン層３ｂ及びチャンネル層９ｂ）に注入する。
【００５４】
（７）フォトレジスト３１を除去する。プリゲート酸化膜２９を除去する。熱処理を施して、シリコン層１ｃ（低濃度ドレイン層３ｂ及びチャンネル層９ｂ）の表面に、ゲート絶縁膜１３となるシリコン酸化膜を１２０ｎｍ程度の膜厚で形成する。ゲート絶縁膜１３上及び素子分離絶縁膜１７上にポリシリコン膜を形成し、そのポリシリコン膜をパターニングしてゲート電極１５を形成する。
【００５５】
（８）写真製版技術により、ソース領域の形成位置及びオーミックドレイン領域の形成位置に開口をもつフォトレジスト３３を形成する。イオン注入技術により、フォトレジスト３３をマスクにして、リン不純物（−印）を注入エネルギーは５０ｋｅＶ、ドーズ量は６×１０15個／ｃｍ2の条件でシリコン層１ｃ（低濃度ドレイン層３ｂ及びチャンネル層９ｂ）に注入する。
【００５６】
（９）フォトレジスト３３を除去する。写真製版技術及びイオン注入技術により、オーミックチャンネル領域１１（図２参照）を形成するために、チャンネル層９ｂにボロン不純物注入を行なう。層間絶縁膜３５を形成する。９２０℃、２０分程度の条件で熱処理を施して、先の工程で注入された不純物を活性化させる。これにより、低濃度ドレイン層３ｂの表面側に低濃度ドレイン層３ａが形成され、低濃度ドレイン層３ａ，３ｂからなる低濃度ドレイン領域３が形成される。また、チャンネル層９ｂの表面側にチャンネル層９ａが形成され、チャンネル層９ａ，９ｂからなるチャンネル領域９が形成される。また、ソース領域５、オーミックドレイン領域７及びオーミックチャンネル領域１１（図２参照）が形成される。その後、配線工程フローは図示していないが一般的な配線工程を経て半導体装置の製造工程が完成する。
【００５７】
図７、図８は、他の実施例のＭＯＳトランジスタ周辺を概略的に示す図である。図７は断面図、図８は平面図である。図７は図８のＢ−Ｂ位置の断面に対応している。図１、図２と同じ部分には同じ符号を付す。
【００５８】
この実施例では、オーミックドレイン領域７が素子分離絶縁膜１７とは間隔をもって配置されている点で、図１、図２に示した実施例とは異なる。上方から見て、オーミックドレイン領域７の周囲は低濃度ドレイン領域３で囲まれている。
この実施例は、オーミックドレイン領域７と素子分離絶縁膜１７との間でリーク電流が発生しやすい場合に特に有効である。
【００５９】
図９、図１０は、さらに他の実施例のＭＯＳトランジスタ周辺を概略的に示す図である。図９は断面図、図１０は平面図である。図９は図１０のＣ−Ｃ位置の断面に対応している。図１、図２と同じ部分には同じ符号を付す。
【００６０】
この実施例では、図１、図２に示した実施例と比較して、ソースはドレインと同じ構造をもち、オーミックチャンネル領域１１は、ＭＯＳトランジスタのチャンネル幅方向でチャンネル領域９に隣接して配置されている点で異なる。
ソースは、低濃度ドレイン領域３に対応する低濃度ソース領域３７と、オーミックドレイン領域７に対応するオーミックソース領域３９を備えている。低濃度ソース領域３７は、低濃度ドレイン層３ａに対応する低濃度ソース層３７ａと、低濃度ドレイン層３ｂに対応する低濃度ソース層３７ｂを備えている。
【００６１】
オーミックチャンネル領域１１は、チャンネルとなる低濃度ドレイン領域３、低濃度ソース領域３７間の位置からチャンネル幅方向へ引き出されたチャンネル領域３部分で、チャンネル領域３に隣接している。
【００６２】
この実施例では、ソースはドレインと同じ構造を備えているので、ＭＯＳトランジスタをソース、ドレインに関して区別することなく使用できる。
また、オーミックチャンネル領域１１は、ＭＯＳトランジスタのチャンネル幅方向でチャンネル領域９に隣接して配置されているので、チャンネル領域９の電位をソース及びドレインとは別途制御することができる。この構成は特にアナログ回路に有効である。
【００６３】
図９、図１０に示した実施例では、オーミックドレイン領域７及びオーミックソース領域３９は素子分離絶縁膜１７に接している。これに対し、図１１、図１２に示すように、図７、図８に示した実施例と同様に、オーミックドレイン領域７及びオーミックソース領域３９は素子分離絶縁膜１７とは間隔をもって配置されているようにしてもよい。
【００６４】
また、図１３の平面図に示すように、図９、図１０に示した実施例に対して、オーミックチャンネル領域１１を上方から見てゲート電極１５とは間隔をもって配置してもよい。チャンネル拡散９への印加電圧は、オーミックチャンネル領域１１と、低濃度ドレイン領域３及び低濃度ソース領域３７との間の距離に支配されるので、上方から見てオーミックチャンネル領域１１とゲート電極１５の間に、チャンネル領域９を配置することにより、チャンネル領域９への電圧を大きくすることが可能となる。
【００６５】
図１３に示した実施例において、図１１、図１２に示した実施例と同様に、オーミックドレイン領域７及びオーミックソース領域３９は素子分離絶縁膜１７とは間隔をもって配置されているようにしてもよい。
また、オーミックチャンネル領域１１がＭＯＳトランジスタのチャンネル幅方向でチャンネル領域９に隣接して配置されている構造は、図１、図２に示した実施例や、図７、図８に示した実施例にも適用可能である。
また、図７から図１３に示した各実施例は、図４から図６を参照して説明した製造工程でフォトレジストを形成するためのレチクルの開口レイアウトを変更すれば、同様にして形成できる。
【００６６】
図１４、図１５は、さらに他の実施例のＭＯＳトランジスタ周辺を概略的に示す図である。図９は断面図、図１０は平面図である。図９は図１０のＥ−Ｅ位置の断面に対応している。図１、図２と同じ部分には同じ符号を付す。
【００６７】
この実施例では、低濃度ドレイン領域３は３つの低濃度ドレイン層３ａ，３ｂ，３ｃで形成され、チャンネル領域９は３つのチャンネル層９ａ，９ｂ，９ｃで形成されている。
低濃度ドレイン層３ｃ（Ｎ＋−）は、低濃度ドレイン層３ａの上層に配置され、低濃度ドレイン領域３で最上層に配置されている。低濃度ドレイン層３ｃは低濃度ドレイン層３ａよりも濃いＮ型不純物濃度をもつ。この実施例では、低濃度ドレイン層３ｃのＮ型不純物濃度は、低濃度ドレイン層３ａのＮ型不純物濃度よりもわずかに濃いが、低濃度ドレイン層３ａのＮ型不純物濃度とほぼ同じであり、例えば、２.５×１０17個／ｃｍ3程度である。
【００６８】
チャンネル層９ｃ（Ｐ−−−）は、チャンネル層９ａの上層に配置され、チャンネル領域９で最上層に配置されている。チャンネル層９ｃはチャンネル層９ａよりも薄いＰ型不純物濃度をもつ。チャンネル層９ｃのＰ型不純物濃度は、例えば４×１０15個／ｃｍ3程度である。
この実施例は、図１、２に示した実施例と同様の作用及び効果が得られる。
【００６９】
図１６は、この実施例の製造工程の一例を説明するための工程断面図である。図１６の断面は、図１５のＥ−Ｅ位置に対応している。図１６中のかっこ数字は以下に説明する工程（６’）〜（９’）に対応している。
工程（６’）までの工程は、図４及び図５を参照して説明した上記工程（１）〜（６）と同じである。
【００７０】
（６’）図５を参照して説明した上記工程（６）の後、フォトレジスト３１を除去する。９００℃、２０分の条件で熱処理を施す。これにより、低濃度ドレイン層３ｂの表面側に低濃度ドレイン層３ａが形成され、チャンネル層９ｂの表面側にチャンネル層９ａが形成される。写真製版技術により、素子分離絶縁膜１７上に、ＭＯＳトランジスタの形成位置に開口をもつフォトレジスト４１を形成する。イオン注入技術により、フォトレジスト４１をマスクにして、リン不純物（−印）を注入エネルギーは５０ｋｅＶ、ドーズ量は５×１０11個／ｃｍ2の条件でシリコン層１ｃ（低濃度ドレイン層３ａ及びチャンネル層９ａ）に注入する。このリン不純物注入は、シリコン層１ｃのなるべく表面側に注入する。
【００７１】
（７’）フォトレジスト４１を除去する。図６を参照して説明した上記工程（７）と同様にして、シリコン層１ｃ（低濃度ドレイン層３ａ及びチャンネル層９ａ）の表面に、膜厚が１２０ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜１３と、ゲート電極１５を形成する。
【００７２】
（８’）図６を参照して説明した上記工程（８）と同様にして、イオン注入技術により、フォトレジスト３３をマスクにして、リン不純物（−印）を注入エネルギーは５０ｋｅＶ、ドーズ量は６×１０15個／ｃｍ2の条件でシリコン層１ｃ（低濃度ドレイン層３ａ又は３ｂ、及びチャンネル層９ａ又は９ｂ）に注入する。
【００７３】
（９’）図６を参照して説明した上記工程（９）と同様にして、オーミックチャンネル領域１１（図１５参照）を形成するためのボロン不純物注入、層間絶縁膜３５の形成を行なう。９２０℃、２０分程度の条件での熱処理を施して、先の工程で注入された不純物を活性化させる。これにより、低濃度ドレイン層３ａの表面側に低濃度ドレイン層３ｃが形成され、低濃度ドレイン層３ａ，３ｂ，３ｃからなる低濃度ドレイン領域３が形成される。また、チャンネル層９ａの表面側にチャンネル層９ｃが形成され、チャンネル層９ａ，９ｂ，９ｃからなるチャンネル領域９が形成される。また、ソース領域５、オーミックドレイン領域７及びオーミックチャンネル領域１１（図１５参照）が形成される。その後、配線工程フローは図示していないが一般的な配線工程を経て半導体装置の製造工程が完成する。
【００７４】
このように、図１４、図１５に示した実施例は、上記工程（６’）でのイオン注入工程を追加することにより、図４〜図６を参照して説明した製造工程と同様にして形成できる。
この実施例は、所望した耐圧が確保できても、所望するＭＯＳトランジスタのしきい値が得られない場合に、上述の効果を得つつ、かつ、所望のＭＯＳトランジスタのしきい値を得ることができる。
【００７５】
しきい値制御用のイオン注入は、低濃度ドレイン領域３及びチャンネル領域９の表面側の濃度変化を最小限にするために、図１６を参照して説明した製造工程のように、耐圧確保のための低濃度ドレイン層３ａ及びチャンネル層９ａを残すために熱処理をして低濃度ドレイン層３ａ及びチャンネル層９ａを形成した後、低濃度ドレイン層３ｃ、チャンネル層９ｃが低濃度ドレイン層３ａ、チャンネル層９ａよりも上層側に形成されるように、低濃度ドレイン層３ｃ、チャンネル層９ｃを形成するためのイオン注入において加速電圧をさげて注入することが好ましい。
【００７６】
以上、本発明の実施例を説明したが、寸法、配置、数値、材料等は一例であり、本発明は、これらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００７７】
例えば、上記実施例では、ＳＯＩ基板のシリコン層としてＰ型のシリコン層１ｃを用いているが、シリコン層はＮ型又はノンドープであってもよい。
また、上記実施例では、ＮチャンネルＭＯＳトランジスタを例に説明しているが、導電型を反対導電型にすれば、ＰチャンネルＭＯＳトランジスタを備えた半導体装置にも本発明を適用できる。
【００７８】
また、ソースが低濃度ソース領域及びオーミックソース領域を備えた態様において、ゲート電極と低濃度ソース領域のオーバーラップ寸法や、ゲート電極とオーミックソース領域の間隔の寸法は、ドレイン側と同じ寸法でなくてもよい。これらの寸法は、ドレイン側も含め、使用する電圧などにより、随時選択が可能である。
【００７９】
低濃度ドレイン層３ｃ、チャンネル層９ｃをさらに備えた構造は、上記で説明したいずれの実施例にも適用できる。
また、低濃度ドレイン領域、チャンネル領域は４層以上の低濃度ドレイン層、チャンネル層で形成されていてもよい。
【００８０】
また、上記の製造工程において、ソース領域５又はオーミックソース領域３９とオーミックドレイン領域７を形成するためのイオン注入工程と、オーミックチャンネル領域１１を形成するためのイオン注入工程の順序はどちらが先でもよい。
【産業上の利用可能性】
【００８１】
本発明は、ＳＯＩ基板にＭＯＳトランジスタを備えた半導体装置に適用できる。この応用製品としては、例えば、車載用の高耐圧の電圧監視ＩＣや、多セルのＬｉ保護ＩＣなどを挙げることができる。
【符号の説明】
【００８２】
１  ＳＯＩ基板
１ａ  半導体基板（支持基板）
１ｂ  埋め込み酸化膜
１ｃ  シリコン層
３  低濃度ドレイン領域
３ａ，３ｂ，３ｃ  低濃度ドレイン層
５  ソース領域
７  オーミックドレイン領域
９  チャンネル領域
９ａ，９ｂ，９ｃ  チャンネル層
１１  オーミックチャンネル層
１３  ゲート絶縁膜
１５  ゲート電極
１７  素子分離絶縁膜
３７  低濃度ソース領域
３７ａ，３７ｂ  低濃度ソース層
３９  オーミックソース領域
【先行技術文献】
【特許文献】
【００８３】
【特許文献１】特開２００２−１３４７５２号公報
【特許文献２】特開２００１−１１９０３１号広報
【図１】
2011040690.tif 000003
【図２】
2011040690.tif 000004
【図３】
2011040690.tif 000005
【図４】
2011040690.tif 000006
【図５】
2011040690.tif 000007
【図６】
2011040690.tif 000008
【図７】
2011040690.tif 000009
【図８】
2011040690.tif 000010
【図９】
2011040690.tif 000011
【図１０】
2011040690.tif 000012
【図１１】
2011040690.tif 000013
【図１２】
2011040690.tif 000014
【図１３】
2011040690.tif 000015
【図１４】
2011040690.tif 000016
【図１５】
2011040690.tif 000017
【図１６】
2011040690.tif 000018