(57)【要約】【課題】複数のメモリチップからなる半導体メモリのアクセス効率を改善する。【解決手段】ロウコマンドに同期して受信した層アドレスＥＸＡ０〜ＥＸＡ２、バンクアドレスＢＡ０〜ＢＡ２及びロウアドレスＲＡと、カラムコマンドに同期して受信した層アドレスＥＸＡ０〜ＥＸＡ２、バンクアドレスＢＡ０〜ＢＡ２及びカラムアドレスＣＡに基づいて、チップアドレスにより選択されたコアチップに含まれる、バンクアドレスにより選択されたバンク内の、ロウアドレス及びカラムアドレスにより選択されるメモリセルにアクセスする。これにより、複数のメモリチップから構成される半導体装置において、コントローラから認識されるバンク数が増加することから、メモリアクセス効率を向上させることができる。【選択図】図６
2011180848.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数のバンクを有する複数のチップからなる半導体装置を制御するコントローラであって、
前記複数のチップのいずれかを選択するチップアドレス、前記複数のバンクのいずれかを選択するバンクアドレス、バンク内のメモリセルを選択するロウアドレス及びカラムアドレスを出力するアドレス制御回路と、
ロウコマンド及びカラムコマンドを出力するコマンド制御回路と、を備え、
前記アドレス制御回路は、
前記コマンド制御回路が前記ロウコマンドを出力する際には前記チップアドレス、前記バンクアドレス及び前記ロウアドレスを出力し、
前記コマンド制御回路が前記カラムコマンドを出力する際には前記チップアドレス、前記バンクアドレス及び前記カラムアドレスを出力することを特徴とするコントローラ。
【請求項２】
前記アドレス制御回路は、前記ロウコマンドに応答して出力する前記チップアドレス及び前記バンクアドレスを保持するアドレス保持回路を含み、前記アドレス保持回路に保持された前記チップアドレス及び前記バンクアドレスを前記カラムコマンドに応答して出力することを特徴とする請求項１に記載のコントローラ。
【請求項３】
前記アドレス制御回路に接続された第１乃至第３の端子群をさらに備え、
前記ロウアドレス及び前記カラムアドレスは前記第１の端子群を介して外部に出力され、
前記チップアドレスは前記第２の端子群を介して外部に出力され、
前記バンクアドレスは前記第３の端子群を介して外部に出力されることを特徴とする請求項１又は２に記載のコントローラ。
【請求項４】
動作モードが設定されるモードレジスタをさらに備え、
前記アドレス制御回路は、
前記モードレジスタに第１の動作モードが設定されている場合には、前記カラムコマンドの出力に応答して前記チップアドレス、前記バンクアドレス及び前記カラムアドレスを出力し、
前記モードレジスタに第２の動作モードが設定されている場合には、前記カラムコマンドの出力に応答して前記チップアドレスを出力することなく、前記バンクアドレス及び前記カラムアドレスを出力することを特徴とする請求項１乃至３のいずれか一項に記載のコントローラ。
【請求項５】
それぞれ複数のバンクを有する複数のコアチップと、
前記複数のコアチップのいずれかを選択するチップアドレスを受けるチップアドレス端子と、
前記複数のバンクのいずれかを選択するバンクアドレスを受けるバンクアドレス端子と、
バンク内のメモリセルを選択するロウアドレス及びカラムアドレスを受けるロウ／カラムアドレス端子と、
コマンド情報を受けるコマンド端子と、
前記ロウコマンドに同期して受信した前記チップアドレス、前記バンクアドレス及び前記ロウアドレスと、前記カラムコマンドに同期して受信した前記チップアドレス、前記バンクアドレス及び前記カラムアドレスに基づいて、前記チップアドレスにより選択されたコアチップに含まれる、前記バンクアドレスにより選択されたバンク内の、前記ロウアドレス及びカラムアドレスにより選択されるメモリセルにアクセスするアクセス制御回路と、を備えることを特徴とする半導体装置。
【請求項６】
前記アクセス制御回路は、前記ロウコマンドに同期して受信した前記チップアドレス及び前記バンクアドレスと、前記カラムコマンドに同期して受信した前記チップアドレス及び前記バンクアドレスとがそれぞれ一致する場合に、一致した前記チップアドレス及び前記バンクアドレスに基づいて、複数のコアチップのいずれかに含まれる複数のバンクのいずれかを選択することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数のコアチップは、動作モードが設定されるモードレジスタと、自己のチップアドレスが保持されたチップアドレス保持回路と、前記ロウコマンドに同期して受信したチップアドレスと前記チップアドレス保持回路に保持されたチップアドレスとが一致した場合に一致信号を活性化させるチップアドレス比較回路と、前記一致信号を保持する一致信号保持回路と、をそれぞれ備え、
前記アクセス制御回路は、
前記モードレジスタに第１の動作モードが設定されている場合には、前記ロウコマンドに同期して受信した前記チップアドレス及び前記バンクアドレスと、前記カラムコマンドに同期して受信した前記チップアドレス及び前記バンクアドレスとがそれぞれ一致する場合に、一致した前記チップアドレス及び前記バンクアドレスに基づいて、複数のコアチップのいずれかに含まれる複数のバンクのいずれかを選択し、
前記モードレジスタに第２の動作モードが設定されている場合には、前記ロウコマンドに同期して受信した前記バンクアドレスと、前記カラムコマンドに同期して受信した前記バンクアドレスとがそれぞれ一致する場合に、一致した前記バンクアドレスに基づいて、前記一致信号保持回路に保持された前記一致信号が活性化しているコアチップ内に含まれる複数のバンクのいずれかを選択することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数のコアチップを制御するインターフェースチップをさらに備え、
前記インターフェースチップと外部との間で同時に入出力する単位外部データのビット数よりも、前記複数のコアチップと前記インターフェースチップとの間で同時に入出力する単位内部データのビット数の方が多いことを特徴とする請求項５乃至７のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記インターフェースチップは、シリアルな前記単位外部データをパラレルな前記単位内部データに変換し、パラレルな前記単位内部データをシリアルな前記単位外部データに変換するデータラッチ回路を含むことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記複数のコアチップが積層されていることを特徴とする請求項５乃至９のいずれか一項に記載の半導体記憶装置。
【請求項１１】
前記複数のコアチップには基板を貫通する複数の貫通電極が設けられており、積層方向に隣接するコアチップに設けられた前記複数の貫通電極の少なくとも一部は短絡されていることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記複数のコアチップと前記インターフェースチップが積層されていることを特徴とする請求項１０又は１１に記載の半導体記憶装置。
【請求項１３】
請求項１乃至４のいずれか一項に記載のコントローラと、
請求項５乃至１２のいずれか一項に記載の半導体装置と、
前記コントローラから出力される前記チップアドレスを前記半導体装置の前記チップアドレス端子に供給する第１の配線と、
前記コントローラから出力される前記バンクアドレスを前記半導体装置の前記バンクアドレス端子に供給する第２の配線と、
前記コントローラから出力される前記ロウアドレス及び前記カラムアドレスを前記半導体装置の前記ロウ／カラムアドレス端子に供給する第３の配線と、
前記コントローラから出力される前記ロウコマンド及び前記カラムコマンドを前記半導体装置の前記コマンド端子に供給する第４の配線と、を備えることを特徴とする情報処理システム。
【請求項１４】
前記コントローラが前記第１の動作モードに設定される場合には前記半導体装置は前記第１の動作モードに設定され、
前記コントローラが前記第２の動作モードに設定される場合には前記半導体装置は前記第２の動作モードに設定されることを特徴とする請求項１３に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える情報処理システムに関し、特に、複数のコアチップとこれを制御するインターフェースチップからなる半導体装置及びこれを備える情報処理システムに関する。
【背景技術】
【０００２】
代表的な半導体記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）は、通常、複数のチップがモジュール基板に搭載されたメモリモジュールの状態で使用される。図１８は、メモリモジュールとコントローラとの接続関係を説明するための模式図であり、本例では２つのランク９０４ａ，９０４ｂで構成されたメモリモジュールがコントローラ９０２に接続された状態を示している。２つのランク９０４ａ，９０４ｂはそれぞれランク１，ランク２に属しており、それぞれ対応するチップ選択信号ＣＳ１，ＣＳ２によって排他的に活性化される。
【０００３】
各ランクには２ギガビットのＤＲＡＭチップ９００（９００Ａ〜９００Ｈ）がそれぞれ８個搭載されている。したがって、１ランク当たりの記憶容量は１６ギガビットであり、システム全体の記憶装置は３２ギガビットである。各ＤＲＡＭチップ９００には８個のデータ入出力端子ＤＱが設けられており、したがっていずれかのランク９０４ａ，９０４ｂとコントローラ９０２との間で一度に６４ビットのデータが入出力される。これら６４ビットのデータが送受信されるデータ配線は、ランク１（９０４ａ）とランク２（９０４ｂ）とで共通接続される。
【０００４】
同様に、コントローラ９０２から２つのランク９０４ａ，９０４ｂにアドレスＡＤＤ、コマンドＣＭＤ及びバンクアドレスＢＡを供給するためのコマンド・アドレス配線についても、ランク１（９０４ａ）とランク２（９０４ｂ）に共通接続される。このため、コントローラ９０２から２つのランク９０４ａ，９０４ｂには、同じアドレス、コマンド及びバンクアドレスが与えられる。これらがいずれのランクに対して有効であるかは、チップ選択信号ＣＳ１，ＣＳ２によって識別される。
【０００５】
図１９は、チップ選択信号ＣＳ１によって活性化されるランク１（９０４ａ）のバンク構成を説明するための模式図である。
【０００６】
図１９に示すように、ランク１（９０４ａ）を構成する８つのＤＲＡＭチップ９００Ａ〜９００Ｈは、それぞれバンク０〜バンク７からなる８つのバンクを有している。バンクとは独立してコマンドを受け付け可能な単位であり、あるバンクが所定のコマンドを実行している途中で、別のバンクに対して新たなコマンドを発行可能である。バンクの指定は上述したバンクアドレスによって行う。
【０００７】
ＤＲＡＭチップ９００Ａ〜９００Ｈには、アドレスＡＤＤ、コマンドＣＭＤ及びバンクアドレスＢＡ（ＢＡ２〜ＢＡ０）が共通に供給される。これにより、例えばリード動作時においては、同じバンクアドレスが割り当てられたバンク内の、同じアドレスが割り当てられたメモリセルから８ビットのリードデータがそれぞれ読み出される。これにより合計で６４ビットのリードデータがコントローラ９０２に出力されることになる。したがって、ランク１（９０４ａ）全体のアドレス空間は、１個のＤＲＡＭチップのアドレス空間と同じである。
【０００８】
一方、ＤＲＡＭに要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。通常、メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。メモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限される。
【０００９】
そこで、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献１参照）。この方法によれば、それぞれバックエンド部が集積された複数のメモリチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのメモリチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のメモリチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のメモリチップ（コアチップ）を割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
【００１０】
たとえば、図１９に示した８つのＤＲＡＭチップ９００Ａ〜９００Ｈの代わりに、８つのコアチップと１つのインターフェースチップが積層された半導体装置を用いれば、１パッケージでランク１（９０４ａ）と同じ記憶容量を得ることが可能となる。この場合、ランク１（９０４ａ）のように各ＤＲＡＭチップから読み出されたリードデータがコントローラ９０２に並列に出力されるのではなく、いずれか１つのコアチップが選択され、選択されたコアチップから読み出されたリードデータがインターフェースチップを介してコントローラ９０２に出力される構成となる。このため、１個のＤＲＡＭチップに比べてアドレス空間が８倍に拡大されることになる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１５７２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、アドレス空間が８倍に拡大されても、コントローラ９０２からみたバンク数はあくまで８バンクであることから、１パッケージ当たりの記憶容量は増大するもののメモリアクセス効率はほとんど改善されない。
【課題を解決するための手段】
【００１３】
本発明に係るコントローラは、それぞれ複数のバンクを有する複数のチップからなる半導体装置を制御するための装置である。このコントローラは、複数のチップのいずれかを選択するチップアドレス、複数のバンクのいずれかを選択するバンクアドレス、バンク内のメモリセルを選択するロウアドレス及びカラムアドレスを出力するアドレス制御回路と、ロウコマンド及びカラムコマンドを出力するコマンド制御回路と、を備える。アドレス制御回路は、コマンド制御回路がロウコマンドを出力する際にはチップアドレス、バンクアドレス及びロウアドレスを出力し、コマンド制御回路がカラムコマンドを出力する際にはチップアドレス、バンクアドレス及びカラムアドレスを出力する。
【００１４】
本発明に係る半導体装置は、それぞれ複数のバンクを有する複数のコアチップと、複数のコアチップのいずれかを選択するチップアドレスを受けるチップアドレス端子と、複数のバンクのいずれかを選択するバンクアドレスを受けるバンクアドレス端子と、バンク内のメモリセルを選択するロウアドレス及びカラムアドレスを受けるロウ／カラムアドレス端子と、コマンド情報を受けるコマンド端子と、ロウコマンドに同期して受信したチップアドレス、バンクアドレス及びロウアドレスと、カラムコマンドに同期して受信したチップアドレス、バンクアドレス及びカラムアドレスに基づいて、チップアドレスにより選択されたコアチップに含まれる、バンクアドレスにより選択されたバンク内の、ロウアドレス及びカラムアドレスにより選択されるメモリセルにアクセスするアクセス制御回路を備える。
【００１５】
本発明にかかる情報処理システムは、上記のコントローラ及び半導体装置と、前記コントローラから出力される前記チップアドレスを前記半導体装置の前記チップアドレス端子に供給する第１の配線と、前記コントローラから出力される前記バンクアドレスを前記半導体装置の前記バンクアドレス端子に供給する第２の配線と、前記コントローラから出力される前記ロウアドレス及び前記カラムアドレスを前記半導体装置の前記ロウ／カラムアドレス端子に供給する第３の配線と、前記コントローラから出力される前記ロウコマンド及び前記カラムコマンドを前記半導体装置の前記コマンド端子に供給する第４の配線と、を備えることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、複数のメモリチップから構成される半導体装置において、コントローラから認識されるバンク数が増加することから、メモリアクセス効率を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の好ましい実施形態による半導体記憶装置の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられたＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【図４】半導体装置１０の回路構成を示すブロック図である。
【図５】コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。
【図６】アドレス割り付けを説明するための模式図であり、（ａ）は第１の動作モード時におけるアドレス割り付けを示し、（ｂ）は第２の動作モード時におけるアドレス割り付けを示している。
【図７】第１の動作モードにおけるバンク構成の概念図である。
【図８】第２の動作モードにおけるバンク構成の概念図である。
【図９】半導体記憶装置１０を用いた情報処理システム１０４構成図である。
【図１０】チップ選択信号ＣＳ１によって活性化される一つのメモリパッケージＭＰのバンク構成を説明するための模式図である。
【図１１】コントローラ１０２とメモリパッケージＭＰとの接続関係を模式的に示す図である。
【図１２】コントローラ１０２の一部の機能構成図である。
【図１３】メモリパッケージＭＰが第１の動作モードにエントリーしている場合のバンク選択に関連する回路（アクセス制御回路）を抜き出して示す模式的なブロック図である。
【図１４】第１動作モードにおいてコマンドが連続発行されたときのタイミング図である。
【図１５】メモリパッケージＭＰが第２の動作モードにエントリーしている場合のバンク選択に関連する回路を抜き出して示す模式的なブロック図である。
【図１６】メモリコアＭＣの積層数とアドレス構成の関係を示す図である。
【図１７】オプション選択に関連する部分を抜き出して示すブロック図である。
【図１８】一般的なメモリモジュールとコントローラとの接続関係を説明するための模式図である。
【図１９】チップ選択信号ＣＳ１によって活性化されるメモリモジュール９０４ａのバンク構成を説明するための模式図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１９】
図１は、本発明の好ましい実施形態による半導体記憶装置１０の構造を説明するための模式的な断面図である。
【００２０】
図１に示すように、本実施形態による半導体記憶装置１０は、互いに同一の機能、構造を持ち、それぞれ同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００２１】
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂＢのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
【００２２】
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００２３】
インターポーザＩＰは、半導体記憶装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００２４】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００２５】
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２６】
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００２７】
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
【００２８】
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２９】
図３は、図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【００３０】
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによってＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００３１】
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００３２】
図４は、半導体記憶装置１０の回路構成を示すブロック図である。
【００３３】
図４に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００３４】
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００３５】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３６】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００３７】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００３８】
アドレス端子１３は、アドレス信号Ａ０〜Ａｎ及びバンクアドレスＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａｎ及びバンクアドレスＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。詳細については後述するが、アドレス信号Ａ０〜Ａｎのうち、アドレス信号Ａ０〜Ａｎ−３はロウアドレス又はカラムアドレスとして用いられ、アドレス信号Ａｎ−２〜ＡｎはコアチップＣＣ０〜ＣＣ７を識別する層アドレス（チップアドレス）ＥＸＡ０〜ＥＸＡ２として用いられる。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａｎの少なくとも一部はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、バンクアドレスＢＡ０〜ＢＡ２及び層アドレスＥＸＡ０〜ＥＸＡ２については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００３９】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００４０】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００４１】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００４２】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
【００４３】
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００４４】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００４５】
層アドレスコントロール回路４５は、本実施形態による半導体記憶装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体記憶装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００４６】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００４７】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００４８】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００４９】
図４に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、それぞれのバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立にそれぞれのバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００５０】
このように、コアチップＣＣ０〜ＣＣ７にはそれぞれ８つのバンクが含まれているため、半導体記憶装置１０には合計で６４個のバンクが含まれることになる。本実施形態による半導体記憶装置１０は、これら６４個のバンクをそれぞれ別個のバンクとして識別する第１の動作モードと、各コアチップＣＣ０〜ＣＣ７内の対応するバンクを同一バンクとして識別する第２の動作モードを有している。これらの動作モードは、モードレジスタ４２，６４に対して設定される。また、コアチップＣＣ０〜ＣＣ７に含まれる各種回路のうち、メモリセルアレイ５０以外の部分はアクセス制御回路を構成する。
【００５１】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００５２】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００５３】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
【００５４】
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップアドレス比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＥＸＡ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
【００５５】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。したがって、層アドレス発生回路４６はチップアドレス保持回路を構成する。層アドレスの設定方法は次の通りである。まず、半導体記憶装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【００５６】
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【００５７】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００５８】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【００５９】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【００６０】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【００６１】
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
【００６２】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【００６３】
以上が本実施形態による半導体記憶装置１０の全体構成である。このように、本実施形態による半導体記憶装置１０は、１ギガバイト（Ｇｂ）のコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
【００６４】
図５は、コアチップＣＣ０〜ＣＣ７の選択に関連する回路を抜き出して示す図である。
【００６５】
図５に示すように、各コアチップＣＣ０〜ＣＣ７には層アドレス発生回路４６が設けられており、これらが図２（ｂ）に示すタイプのＴＳＶ２を介して従属接続されている。層アドレス発生回路４６には、層アドレスレジスタ４６ａ、インクリメント回路４６ｂ、転送回路４６ｃが含まれている。
【００６６】
層アドレスレジスタ４６ａは、３ビットの層アドレス（チップ識別情報）ＬＩＤを保持するレジスタであり、図４に示すパワーオン検出回路７１によって電源の投入が検出されると、その値が最小値（０，０，０）に初期化される。そして、最上層のコアチップＣＣ０においては、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，０）をインクリメント回路４６ｂによってインクリメントした値（０，０，１）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ１に転送される。転送された層アドレスＬＩＤ（０，０，１）は、コアチップＣＣ１の層アドレスレジスタ４６ａに設定される。
【００６７】
コアチップＣＣ１においても、層アドレスレジスタ４６ａに設定された層アドレスＬＩＤ（０，０，１）をインクリメント回路４６ｂによってインクリメントした値（０，１，０）が生成され、これが転送回路４６ｃによって下層のコアチップＣＣ２に転送される。
【００６８】
以下同様にして、インクリメントされた層アドレスＬＩＤが順次下層のコアチップに転送される。最終的に、最下層のコアチップＣＣ７の層アドレスレジスタ４６ａには、層アドレスＬＩＤとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスＬＩＤが設定される。
【００６９】
また、層アドレス発生回路４６には、図２（ｃ）に示すタイプのＴＳＶ３を介して、インターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは８ビットの信号であり、各ビットがそれぞれ対応するコアチップＣＣ０〜ＣＣ７に供給される。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップは不良チップである。不良チップ信号ＤＥＦの対応するビットが活性化しているコアチップにおいては、転送回路４６ｃはインクリメントされた層アドレスＬＩＤではなく、インクリメントされていない層アドレスＬＩＤを下層のコアチップに転送する。これにより、層アドレスＬＩＤの割り付けにおいて不良チップはスキップされる。つまり、各コアチップＣＣ０〜ＣＣ７に割り当てられる層アドレスＬＩＤは固定的ではなく、不良チップ信号ＤＥＦに応じて可変である。尚、不良チップには下層のコアチップと同じ層アドレスＬＩＤが割り当てられることになるが、不良チップにおいてはコントロールロジック回路６３の活性化が禁止されるため、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、実際にリード動作やライト動作を行うことはない。
【００７０】
このようにして設定された層アドレスＬＩＤは、同じコアチップＣＣ０〜ＣＣ７内の層アドレス比較回路（チップ情報比較回路）４７に供給される。層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤ（チップ識別情報）と、ＴＳＶ１を介してインターフェースチップＩＦより供給されるアドレス信号の一部（チップ選択情報）ＥＸＡとを比較する回路である。アドレス信号については、図２（ａ）に示すタイプのＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に共通に供給されるため、層アドレス比較回路４７によって一致が検出されるコアチップは１つだけとなる。
【００７１】
インターフェースチップＩＦより供給されるアドレス信号には、ロウアドレス、カラムアドレス、バンクアドレス及び層アドレス（チップアドレス）が含まれている。具体的に説明すると、コマンド端子１２ａ〜１２ｅにアクティブコマンドが入力される際には、これに同期してアドレス端子１３にロウアドレス、バンクアドレス及び層アドレスが入力され、これがインターフェースチップＩＦを介して各コアチップＣＣ０〜ＣＣ７に共通に供給される。アクティブコマンドのように、ロウアドレスと同期して発行されるコマンドを「ロウコマンド」と呼ぶ。一方、コマンド端子１２ａ〜１２ｅにリードコマンド又はライトコマンドが入力される際には、これに同期してアドレス端子１３にカラムアドレス、バンクアドレス及び層アドレスが入力され、これがインターフェースチップＩＦを介して各コアチップＣＣ０〜ＣＣ７に共通に供給される。リードコマンドやライトコマンドのように、カラムアドレスと同期して発行されるコマンドを「カラムコマンド」と呼ぶ。このように、本実施形態による半導体記憶装置１０においては、ロウコマンド及びカラムコマンドの両方に同期して層アドレスを示すチップ選択信号ＥＸＡが含まれる。このため、層アドレス比較回路４７の比較動作はロウコマンドの発行時とカラムコマンドの発行時にそれぞれ実行される。
【００７２】
上記のアドレス入力方式は、モードレジスタ４２，６４に第１の動作モードが設定されている場合に使用されるアドレス入力方式である。上述の通り、第１の動作モードとは、コアチップＣＣ０〜ＣＣ７に含まれる合計で６４個のバンクをそれぞれ別個のバンクとして識別する動作モードである。これに対し、モードレジスタ４２，６４に第２の動作モードが設定されている場合には、ロウコマンドに同期してロウアドレス、バンクアドレス及び層アドレスが入力され、カラムコマンドに同期してカラムアドレス及びバンクアドレスが入力される。つまり、モードレジスタ４２，６４に第２の動作モードが設定されている場合には、カラムコマンド発行時に層アドレスは入力されない。上述の通り、第２の動作モードとは、各コアチップＣＣ０〜ＣＣ７内の対応するバンクを同一バンクとして識別する動作モードである。
【００７３】
図６はアドレス割り付けを説明するための模式図であり、（ａ）は第１の動作モード時におけるアドレス割り付けを示し、（ｂ）は第２の動作モード時におけるアドレス割り付けを示している。
【００７４】
図６（ａ）に示すように、第１の動作モードにエントリーしている場合、ロウコマンド発行時及びカラムコマンド発行時とも、アドレス信号Ａｎ−２〜Ａｎが層アドレスＥＸＡ０〜ＥＸＡ２として用いられる。ロウコマンド発行時に入力される層アドレスＥＸＡ０〜ＥＸＡ２の値と、カラムコマンド発行時に入力される層アドレスＥＸＡ０〜ＥＸＡ２の値は同一である。残りのアドレス信号Ａ０〜Ａｎ−３は、ロウコマンド発行時にはロウアドレスＲＡとして用いられ、カラムコマンド発行時にはカラムアドレスＣＡとして用いられる。バンクアドレスＢＡ０〜ＢＡ２については、ロウコマンド発行時及びカラムコマンド発行時とも同じ値が入力される。
【００７５】
これに対し、第２の動作モードにエントリーしている場合、図６（ｂ）に示すように、ロウコマンド発行時にはアドレス信号Ａ０〜ＡｎがロウアドレスＲＡとして用いられ、カラムコマンド発行時にはアドレス信号Ａ０〜Ａｎ−３がカラムアドレスＣＡとして用いられる。ロウアドレスＲＡのうち、アドレス信号Ａｎ−２〜Ａｎからなる部分は、層アドレスＥＸＡ０〜ＥＸＡ２に相当するが、バンクアドレスＢＡ０〜ＢＡ２とは異なり、ロウコマンド発行時及びカラムコマンド発行時に同じ値が入力されるものではなく、ロウコマンド発行時にのみ入力されるアドレスであるため、ロウアドレスＲＡの一部として取り扱われる。カラムコマンド発行時においてアドレス信号Ａｎ−２〜Ａｎからなる部分は使用されない。
【００７６】
アドレス信号のどの部分をチップ選択情報ＥＸＡとして用いるかは、Ｉ／Ｏ構成によって異なる。つまり、チップ選択情報ＥＸＡは固定的に決まるのではなく、Ｉ／Ｏ構成に応じて可変である。ここで、Ｉ／Ｏ構成とは、外部との間で同時に入出力する単位外部データのビット数の構成を指す。Ｉ／Ｏ構成は、ヒューズ切断やボンディングオプションによって設定できる。
【００７７】
層アドレスコントロール回路４５は選択されたＩ／Ｏ構成に応じ、アドレス信号のどの部分をチップ選択情報ＥＸＡとして用いるか、指定信号ＳＥＴによって指定する。指定信号ＳＥＴは、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７の層アドレス比較回路４７に共通に供給される。そして、層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤとインターフェースチップＩＦより供給されるチップ選択情報ＳＥＬとを比較し、これらが一致した場合に一致信号ＨＩＴを活性化させる。一致信号ＨＩＴは当該コアチップ内のコントロールロジック回路６３に供給される。コントロールロジック回路６３は一致信号ＨＩＴによって活性化され、ＴＳＶを介してインターフェースチップＩＦより供給される内部コマンドＩＣＭＤを有効とする。有効とされた内部コマンドのうち、内部ロウコマンドＩＲＣＭＤは図１に示したロウ制御回路６１に供給され、内部カラムコマンドＩＣＣＭＤは図１に示したカラム制御回路６２に供給される。これに対し、一致信号ＨＩＴが活性化していない場合、コントロールロジック回路６３は内部コマンドＩＣＭＤを無効とする。したがって、各コアチップＣＣ０〜ＣＣ７に共通に供給される内部コマンドＩＣＭＤは、コアチップＣＣ０〜ＣＣ７のいずれか一つにおいて有効とされる。
【００７８】
図７は第１の動作モードにおけるバンク構成の概念図であり、図８は第２の動作モードにおけるバンク構成の概念図である。
【００７９】
図７に示すように、第１の動作モードにエントリーしている場合には、コアチップＣＣ０〜ＣＣ７に含まれる合計６４個のバンクがそれぞれ別個のバンクとして識別される。このため、外部からはバンク０〜バンク６３からなる６４バンク構成のメモリとして認識される。これに対し、第２の動作モードにエントリーしている場合には、図８に示すように各コアチップＣＣ０〜ＣＣ７内の対応するバンクが同一バンクとして識別される。図８においては、コアチップＣＣ０〜ＣＣ７にそれぞれ含まれるバンク０がまとめて一つのバンクとして認識される様子を示している。このため、外部からはあくまでバンク０〜バンク７からなる８バンク構成のメモリとして認識される。
【００８０】
以上が本実施形態による半導体記憶装置１０の概要である。次に、本実施形態による半導体記憶装置１０を用いた情報処理システムについて説明する。
【００８１】
図９は、半導体記憶装置１０を用いた情報処理システム１０４構成図である。
【００８２】
図９に示す情報処理システム１０４は、コントローラ１０２に対して、２つのランク１０４ａ、１０４ｂからなるメモリモジュールが接続された構成を有する。ランク１０４ａには８つのメモリパッケージＭＰ０〜ＭＰ７が搭載されており、ランク１０４ｂには８つのメモリパッケージＭＰ８〜ＭＰ１５が搭載されている。メモリパッケージＭＰ０〜ＭＰ１５は、それぞれ上述した半導体記憶装置１０の一つに相当する。したがって、一つのメモリパッケージＭＰに８つのコアチップＣＣ０〜ＣＣ７と１つのインターフェースチップＩＦが実装されている。
【００８３】
ランク１０４ａ，１０４ｂはそれぞれランク１，ランク２に属しており、それぞれ対応するチップ選択信号ＣＳ１，ＣＳ２によって排他的に活性化される。チップ選択信号ＣＳ１，ＣＳ２とは、図４に示すコマンド端子１２ｄに入力されるチップセレクト信号に相当する。本例では各メモリパッケージＭＰには８個のデータ入出力端子ＤＱが設けられており、したがってランク１０４ａ，１０４ｂとコントローラ１０２との間で一度に６４ビットのデータが入出力される。これら６４ビットのデータが送受信されるデータ配線は、ランク１０４ａとランク１０４ｂとで共通接続される。
【００８４】
同様に、コントローラ１０２からランク１０４ａ，１０４ｂにアドレス信号ＡＤＤ、コマンドＣＭＤ、バンクアドレスＢＡ及び層アドレスＥＸＡを供給するためのコマンド・アドレス配線１０３についても、ランク１０４ａとランク１０４ｂに共通接続される。このため、コントローラ１０２からランク１０４ａ，１０４ｂには同じアドレス信号Ａ０〜Ａｎ−３、コマンドＣＭＤ、バンクアドレスＢＡ及び層アドレスＥＸＡが与えられ、これらがいずれのランクに対して有効であるかは、チップ選択信号ＣＳ１，ＣＳ２によって識別される。
【００８５】
図１０は、チップ選択信号ＣＳ１によって活性化される一つのメモリパッケージＭＰ（半導体記憶装置１０）のバンク構成を説明するための模式図である。
【００８６】
図１０に示すように、メモリパッケージＭＰに含まれる８つのコアチップＣＣ０〜ＣＣ７は、それぞれバンク０〜バンク７からなる８つのバンクを有している。コアチップＣＣ０〜ＣＣ７には、アドレス信号Ａ０〜Ａｎ−３、コマンドＣＭＤ、バンクアドレスＢＡ０〜ＢＡ２及び層アドレスＥＸＡ０〜ＥＸＡ２が共通に供給される。そして上述の通り、ロウコマンドが入力される際には、これに同期してロウアドレスＲＡ、バンクアドレスＢＡ０〜ＢＡ２及び層アドレスＥＸＡ０〜ＥＸＡ２が各コアチップＣＣ０〜ＣＣ７に共通に供給される。また、カラムコマンドが入力される際には、これに同期してカラムアドレスＣＡ、バンクアドレスＢＡ０〜ＢＡ２及び層アドレスＥＸＡ０〜ＥＸＡ２が各コアチップＣＣ０〜ＣＣ７に共通に供給される。このように、ロウコマンド発行時及びカラムコマンド発行時の両方においてバンクアドレスＢＡ０〜ＢＡ２及び層アドレスＥＸＡ０〜ＥＸＡ２が供給されることから、ロウコマンド発行時及びカラムコマンド発行時のいずれにおいても、１つのコアチップ内の１つのバンクが特定されることになる。このことは、一つのメモリパッケージＭＰに含まれる合計６４個のバンクがそれぞれ個別のバンクとして取り扱われることを意味する。この点が図１９に示したメモリモジュールとの基本的な相違点である。
【００８７】
図１１は、コントローラ１０２とメモリパッケージＭＰ（半導体記憶装置１０）との接続関係を模式的に示す図である。
【００８８】
図１１に示すように、コントローラ１０２とメモリパッケージＭＰとの間には、コントローラ１０２から出力される層アドレスＥＸＡ０〜ＥＸＡ２をメモリパッケージＭＰのチップアドレス端子１３ａに供給するアドレス配線１０５と、コントローラ１０２から出力されるバンクアドレスＢＡ０〜ＢＡ２をメモリパッケージＭＰのバンクアドレス端子１３ｂに供給するアドレス配線１０６と、コントローラ１０２から出力されるロウアドレスＲＡ又はカラムアドレスＣＡをメモリパッケージＭＰのロウ／カラムアドレス端子１３ｃに供給するアドレス配線１０７と、コントローラ１０２から出力される各種コマンドをメモリパッケージＭＰのコマンド端子１２に供給するコマンド配線１０８が設けられている。その他、コントローラ１０２とメモリパッケージＭＰとの間でリードデータ及びライトデータの送受信を行うデータ配線１０９も設けられている。
【００８９】
また、コントローラ１０２にもモードレジスタ１１６が設けられており、メモリパッケージＭＰ側に設けられたモードレジスタ４２，６４の設定値は、コントローラ１０２に設けられたモードレジスタ１１６の設定値と連動する。したがって、コントローラ１０２側のモードレジスタ１１６に第１の動作モードが設定される場合には、メモリパッケージＭＰ側のモードレジスタ４２，６４にも第１の動作モードに設定される。同様に、コントローラ１０２側のモードレジスタ１１６に第２の動作モードが設定される場合には、メモリパッケージＭＰ側のモードレジスタ４２，６４にも第２の動作モードに設定される。これによりコントローラ１０２は、メモリパッケージＭＰを第１の動作モードにエントリーさせることによって６４バンク構成のメモリとして取り扱うことが可能となり、メモリパッケージＭＰを第２の動作モードにエントリーさせることによって８バンク構成のメモリとして取り扱うことが可能となる。
【００９０】
そして第１の動作モードにおいては、上述の通り、アドレス配線１０５を介してチップアドレス端子１３ａに層アドレスＥＸＡ０〜ＥＸＡ２が供給される。一方、第２動作モードにおいては、アドレス配線１０５を介してチップアドレス端子１３ａにロウアドレスＲＡの一部Ａｎ−２〜Ａｎが供給される。
【００９１】
図１２は、コントローラ１０２の一部の機能構成図である。
【００９２】
図１２に示すように、コントローラ１０２内の内部コマンドＰ＿ＣＭＤは、コマンド制御回路１１０を経由して、ＣＭＤ端子から送出される。ＣＭＤ端子から送出されたコマンドは、コマンド配線１０８を介してメモリパッケージＭＰに供給される。コマンド制御回路１１０から出力されるコマンドには、ロウコマンド及びカラムコマンドが含まれる。また、コマンド制御回路１１０は、内部コマンドＰ＿ＣＭＤがモードレジスタセットを示している場合には、モードレジスタ１１６の設定値が内部アドレスＰ＿ＡＤＤによって上書きされる。すなわち、コマンド制御回路１１０は、内部コマンドＰ＿ＣＭＤと内部アドレスＰ＿ＡＤＤによって書き換え可能である。
【００９３】
内部アドレスＰ＿ＡＤＤは、アドレス制御回路１１２に入力される。アドレス制御回路１１２に入力された内部アドレスＰ＿ＡＤＤのうち、アドレス信号Ａ０〜Ａｎ−３からなる部分は、アドレス端子１０２ａ及びアドレス配線１０７を介してメモリパッケージＭＰに供給され、アドレス信号Ａｎ−２〜Ａｎからなる部分（層アドレスＥＸＡ０〜ＥＸＡ２）は、アドレス端子１０２ｂ及びアドレス配線１０５を介してメモリパッケージＭＰに供給され、バンクアドレスＢＡ０〜ＢＡ２は、アドレス端子１０２ｃ及びアドレス配線１０６を介してメモリパッケージＭＰに供給される。
【００９４】
アドレス制御回路１１２は、モードレジスタ１１６に第１の動作モードが設定されている場合、コマンド制御回路１１０がロウコマンドを出力する際には層アドレスＥＸＡ０〜ＥＸＡ２（＝Ａｎ−２〜Ａｎ）、バンクアドレスＢＡ０〜ＢＡ２及びロウアドレスＲＡ（＝Ａ０〜Ａｎ−３）を出力し、コマンド制御回路１１０がカラムコマンドを出力する際には層アドレスＥＸＡ０〜ＥＸＡ２（＝Ａｎ−２〜Ａｎ）、バンクアドレスＢＡ０〜ＢＡ２及びカラムアドレスＣＡ（＝Ａ０〜Ａｎ−３）を出力する。
【００９５】
これに対し、モードレジスタ１１６に第２の動作モードが設定されている場合、アドレス制御回路１１２は、コマンド制御回路１１０がロウコマンドを出力する際にはバンクアドレスＢＡ０〜ＢＡ２及びロウアドレスＲＡ（＝Ａ０〜Ａｎ）を出力し、コマンド制御回路１１０がカラムコマンドを出力する際にはバンクアドレスＢＡ０〜ＢＡ２及びカラムアドレスＣＡ（＝Ａ０〜Ａｎ−３）を出力する。この点は、図６を用いて説明したとおりである。
【００９６】
また、アドレス制御回路１１２には、アドレス保持回路１１４が含まれている。アドレス保持回路１１４は、ロウコマンドに応答して出力する層アドレスＥＸＡ０〜ＥＸＡ２及び前記バンクアドレスＢＡ０〜ＢＡ２を保持する回路である。
【００９７】
そして、モードレジスタ１１６に第１の動作モードが設定されている場合、アドレス保持回路１１４に保持された層アドレスＥＸＡ０〜ＥＸＡ２及びバンクアドレスＢＡ０〜ＢＡ２がカラムコマンドに応答して出力される。これにより、ロウコマンド発行時とカラムコマンド発行時とで同じ層アドレスＥＸＡ０〜ＥＸＡ２及びバンクアドレスＢＡ０〜ＢＡ２をメモリパッケージＭＰに供給することが可能となる。一方、モードレジスタ１１６に第２の動作モードが設定されている場合、アドレス保持回路１１４に保持されたバンクアドレスＢＡ０〜ＢＡ２がカラムコマンドに応答して出力される。これにより、ロウコマンド発行時とカラムコマンド発行時とで同じバンクアドレスＢＡ０〜ＢＡ２をメモリパッケージＭＰに供給することが可能となる。
【００９８】
コマンド制御回路１１０の出力は、データ入出力制御回路１１８にも供給される。データ入出力制御回路１１８は、コマンド制御回路１１０から出力されるコマンドに応じてデータ出力回路１２０及びデータ入力回路１２２を制御する。データ出力回路１２０は、コマンド制御回路１１０から出力されるコマンドがライトコマンドを示している場合に内部ライトデータＰ＿ＯＵＴをＤＱ端子を介してデータ配線１０９に出力する。また、データ入力回路１２２は、コマンド制御回路１１０から出力されるコマンドがリードコマンドを示している場合に、データ配線１０９及びＤＱ端子を介して入力されるリードデータを内部リードデータＰ＿ＩＮとして図示しない内部回路に出力する。
【００９９】
図１３は、メモリパッケージＭＰが第１の動作モードにエントリーしている場合のバンク選択に関連する回路（アクセス制御回路）を抜き出して示す模式的なブロック図である。
【０１００】
メモリパッケージＭＰが第１の動作モードにエントリーしている場合、ロウコマンド及びカラムコマンド発行時に供給される層アドレスＥＸＡ０〜ＥＸＡ２は、いずれも層アドレス比較回路４７に入力される。層アドレス比較回路４７は、図５を用いて説明したように、層アドレス発生回路４６に設定されたコアチップＣＣ０〜ＣＣ７に固有の層アドレスＬＩＤと層アドレスＥＸＡとを比較し、両者が一致すれば後段のコントロールロジック回路６３を活性化させる。これにより、コントロールロジック回路６３は、コマンドデコーダ６５を介して供給されるコマンドに応じて所定の動作を行う。
【０１０１】
既に説明したとおり、第１の動作モードにエントリーしている場合、コントローラ１０２からはロウコマンド発行時とカラムコマンド発行時とで同じ層アドレスＥＸＡ０〜ＥＸＡ２が供給されることから、層アドレス比較回路４７は、ロウコマンド発行時及びカラムコマンド発行時の両方において比較動作を行う。また、バンクアドレスＢＡ０〜ＢＡ２についてもロウコマンド発行時とカラムコマンド発行時とで同じアドレスが供給される。このため、ロウコマンド発行時に供給される層アドレスＥＸＡ０〜ＥＸＡ２及びバンクアドレスＢＡ０〜ＢＡ２に基づいて、所定のコアチップＣＣ０〜ＣＣ７内の所定のバンクに対してロウアクセスが行われ、カラムコマンド発行時に供給される層アドレスＥＸＡ０〜ＥＸＡ２及びバンクアドレスＢＡ０〜ＢＡ２に基づいて、所定のコアチップＣＣ０〜ＣＣ７内の所定のバンクに対してカラムアクセスが行われる。このことは、ロウコマンド発行時に層アドレスの一致が検出された場合に一致信号などを記憶しておき、記憶された一致信号を用いてカラムアクセスを行う必要がないことを意味する。要するに、層アドレスＥＸＡ０〜ＥＸＡ２は、いわゆるバンクアドレスの一部と考えることが可能である。
【０１０２】
また、図１３に示すように、メモリパッケージＭＰに含まれるコアチップＣＣ０〜ＣＣ７には、それぞれ独自の内部電源１２４が設けられている。このため一定期間、例えば３０ｎｓ内において１つのコアチップが受け付け可能なアクティブコマンド数は、内部電源１２４の能力によって例えば４回に制限されるが、かかる制限は異なるコアチップ間においては生じない。また、コアチップＣＣ０〜ＣＣ７にはそれぞれ独自のアンプ１２６が設けられているため、異なるコアチップに属する同じバンク（例えばバンク０）間においてデータの衝突は生じない。
【０１０３】
したがって、例えばコアチップＣＣ０のバンク０にアクセスしている途中で、コアチップＣＣ１のバンク０（＝バンク８）にアクセスする場合であっても、特定の内部電源１２４に負荷が集中したり、データが衝突したりすることなく、正しくアクセスすることが可能となる。
【０１０４】
図１４は、第１動作モードにおいてコマンドが連続発行されたときのタイミング図である。
【０１０５】
図１４に示す例では、まず、アクティブコマンドＡＣＴ０１に同期して層アドレスＥＸＡ＝００１（コアチップＣＣ１）、バンクアドレスＢＡ＝０００（バンク０）を指定するロウアドレスが入力される。これをＡアドレスとよぶことにする。Ａアドレスは行アドレスである。
【０１０６】
次に、アクティブコマンドＡＣＴ０２に同期して層アドレスＥＸＡ＝１１１（コアチップＣＣ７）、バンクアドレスＢＡ＝１１１（バンク７）を指定するロウアドレスが入力される。これをＢアドレスとよぶことにする。Ｂアドレスは行アドレスである。
【０１０７】
更に、アクティブコマンドＡＣＴ０３に同期して層アドレスＥＸＡ＝０１１（コアチップＣＣ３）、バンクアドレスＢＡ＝０１１（バンク３）を指定するロウアドレスが入力される。これをＣアドレスとよぶことにする。Ｃアドレスは行アドレスである。
【０１０８】
図１４に示す例では、Ｃアドレス（ロウアドレス）が指定されたあと、アクティブコマンドＡＣＴ０１に対応するリードコマンドＲＥＡＤ０１信号が発行される。このときにも、層アドレスＥＸＡ＝００１（コアチップＣＣ１）、バンクアドレスＢＡ＝０００（バンク０）がカラムアドレスと共に入力される。このカラムアドレスはＡ'アドレスであり、ＡアドレスとＡ'アドレスによって指定されるメモリセルからデータが出力される。
【０１０９】
さらに、アクティブコマンドＡＣＴ０３に対応するリードコマンドＲＥＡＤ０３信号が発行される。このときにも、層アドレスＥＸＡ＝０１１（コアチップＣＣ３）、バンクアドレスＢＡ＝０１１（バンク３）がカラムアドレスと共に入力される。このカラムアドレスはＣ'アドレスであり、ＣアドレスとＣ'アドレスによって指定されるメモリセルからデータが出力される。
【０１１０】
このように、第１の動作モードにエントリーしている場合には、ロウコマンド発行時及びカラムコマンド発行時のいずれにおいても、コアチップとバンクの指定が行われることから、コントローラ１０２はメモリパッケージＭＰを６４バンク構成のメモリとして取り扱うことが可能となり、アクセス効率が向上する。
【０１１１】
図１５は、メモリパッケージＭＰが第２の動作モードにエントリーしている場合のバンク選択に関連する回路（アクセス制御回路）を抜き出して示す模式的なブロック図である。
【０１１２】
メモリパッケージＭＰが第２の動作モードにエントリーしている場合、カラムコマンド発行時にはコントローラ１０２からは層アドレスＥＸＡ０〜ＥＸＡ２が供給されない。このため、ロウコマンド発行時に層アドレスの一致が検出された場合、一致信号などを記憶しておき、記憶された一致信号を用いてカラムアクセスを行う必要がある。かかる目的のために、保持回路（一致信号保持回路）１２８が設けられている。
【０１１３】
より具体的に説明すると、ロウコマンドの発行時において層アドレス比較回路４７が層アドレスＬＩＤと層アドレスＥＸＡとの一致を検出した場合、一致信号ＨＩＴによって回路１３２が活性化され、対応するバンクにロウコマンドが供給される。この時、第１の動作モードにエントリーしている場合には一致信号ＨＩＴは保持回路１２８に保持されないが、第２の動作モードにエントリーしている場合には一致信号ＨＩＴが保持回路１２８に保持される。次に、カラムコマンドが発行時されると、第１の動作モードにおいては層アドレスＥＸＡが供給されることから、既に説明した動作が行われる。これに対し、第２の動作モードにエントリーしている場合には、カラムコマンドの発行時に層アドレスＥＸＡが供給されないことから、いずれのコアチップＣＣ０〜ＣＣ７に対するアクセスであるのか、アドレス信号のみからは不明となる。しかしながら、第２の動作モードにエントリーしている場合、一致信号ＨＩＴが保持回路１２８に保持されていることから、発行されたカラムコマンドは、回路１３４，１３６を介して正しく供給される。
【０１１４】
図１６は、２ＧビットのメモリコアＭＣの積層数とアドレス構成の関係を示す図である。
【０１１５】
本実施形態による半導体記憶装置１０は、既に説明したように積層された８枚のコアチップＣＣ０〜ＣＣ７を含んでいるが、これら８枚のコアチップＣＣ０〜ＣＣ７の全てを使用する必要はなく、例えば１枚のコアチップが不良であれば、不良のない３枚のコアチップを非活性状態に固定することにより、４枚のコアチップのみを使用することができる。同様に、５枚のコアチップが不良であれば、不良のない１枚のコアチップを非活性状態に固定することにより２枚のコアチップのみを使用することができる。コアチップの非活性化は、不良チップ情報保持回路３３より供給される不良チップ信号ＤＥＦによって行う。そして、２枚のコアチップを使用する場合はオプション１が選択され、４枚のコアチップを使用する場合はオプション２，３が選択され、８枚のコアチップを使用する場合はオプション４が選択される。図１６に示すように、選択するオプションによって層アドレスとして使用されるアドレス信号のビットが変化する。
【０１１６】
また、使用するコアチップ数によってアドレスの割り付けが固定的である必要はなく、例えばオプション２，３のように、使用するコアチップ数が同じであっても、アドレス割り付けを変更することによってページサイズを切り替えることも可能である。この場合も、ページサイズによって層アドレスとして使用されるアドレス信号のビットが変化する。
【０１１７】
図１７は、オプション選択に関連する部分を抜き出して示すブロック図である。
【０１１８】
図１７に示す例では、モード切り替え回路１４２によってオプションの選択を行う。モード切り替え回路１４２は、ヒューズ等のＲＯＭであっても構わないし、モードレジスタ６４の一部を利用しても構わない。モード切り替え回路１４２の出力は切替スイッチ１４４及び層アドレス比較回路４７に供給される。これにより、切替スイッチ１４４は、選択されたオプションに応じてアドレス信号の各ビットをアドレス比較回路４７又はアドレスバッファＢ１に供給し、アドレス比較回路４７は選択されたオプションに応じたビットを比較対象とする。
【０１１９】
例えば、オプション３が選択されている場合、切替スイッチ１４４はアドレス信号のビットＡ１５，Ａ１４（層アドレス）をアドレス比較回路４７に供給し、ビットＡ１３〜Ａ０（ロウアドレスＲＡ／カラムアドレスＣＡ）をアドレスバッファＢ１に供給する。オプション３は、アクティブコマンド発行時に入力されるロウアドレスＲＡが他のモードよりも１ビット少ないため、他のモードのページサイズが１ｋバイトであるのに対して、オプション３では２ｋバイトとなる。
【０１２０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１２１】
例えば、上記実施形態においては、コアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリなど）であっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
【符号の説明】
【０１２２】
１〜３    ＴＳＶ
４〜６    内部回路
１０      半導体記憶装置（メモリパッケージ）
１１ａ，１１ｂ    クロック端子
１１ｃ    クロックイネーブル端子
１２ａ〜１２ｅ    コマンド端子
１３      アドレス端子
１３ａ    チップアドレス端子
１３ｂ    バンクアドレス端子
１３ｃ    ロウ／カラムアドレス端子
１４      データ入出力端子
１５ａ，１５ｂ    データストローブ端子
１６      キャリブレーション端子
１７ａ，１７ｂ    電源端子
２１      クロック発生回路
２２      ＤＬＬ回路
２３      入出力バッファ回路
２４      キャリブレーション回路
２５      データラッチ回路
３１      コマンド入力バッファ
３２      コマンドデコーダ
３３      不良チップ情報保持回路
４１      アドレス入力バッファ
４２      モードレジスタ
４３      パワーオン検出回路
４４      層アドレス設定回路
４５      層アドレスコントロール回路
４６      層アドレス発生回路
４６ａ    層アドレスレジスタ
４６ｂ    インクリメント回路
４６ｃ    転送回路
４７      層アドレス比較回路
４７ａ    層アドレス選択回路
４７ｘ    ロウアドレス比較回路
４７ｙ    カラムアドレス比較回路
５０      メモリセルアレイ
５１      ロウデコーダ
５２      カラムデコーダ
５３      センス回路
５４      データコントロール回路
５５      入出力回路
６１      ロウ制御回路
６２      カラム制御回路
６３      コントロールロジック回路
６３ａ    ラッチ回路
６３ｂ，６３ｃ    制御回路
６３ｘ    ロウコマンド制御回路
６３ｙ    カラムコマンド制御回路
６４      モードレジスタ
６５      コマンドデコーダ
７０      内部電圧発生回路
７１      パワーオン検出回路
８０      シリコン基板
８１      層間絶縁膜
８２      絶縁リング
８３，８６    ＴＳＶの端部
８４      裏面バンプ
８５      表面バンプ
９１      電極
９２      スルーホール電極
９３      再配線層
９４      ＮＣＦ
９５      リードフレーム
９６      アンダーフィル
９７      封止樹脂
１００    メモリモジュール
１０２    コントローラ
１０３    コマンド・アドレス配線
１０４ａ，１０４ｂ    メモリモジュール
１０５〜１０７    アドレス配線
１０８    コマンド配線
１０９    データ配線
１１０    コマンド制御回路
１１２    アドレス制御回路
１１４    アドレス保持回路
１１６    モードレジスタ
１１８    データ入出力制御回路
１２０    データ出力回路
１２２    データ入力回路
１２４    内部電源
１２６    アンプ
１２８    保持回路
１４２    モード切り替え回路
１４４    切替スイッチ
ＣＣ０〜ＣＣ７    コアチップ
ＩＣＣＭＤ    内部カラムコマンド
ＩＣＭＤ      内部コマンド
ＩＦ      インターフェースチップ
ＩＰ      インターポーザ
ＩＲＣＭＤ    内部ロウコマンド
ＬＩＤ    層アドレス（チップ識別情報）
ＲＣＭＤ      ロウコマンド
ＳＢ      外部端子
ＳＥＬ        チップ選択情報
ＴＳＶ        貫通電極
【図１】
2011180848.tif 000003
【図２】
2011180848.tif 000004
【図３】
2011180848.tif 000005
【図４】
2011180848.tif 000006
【図５】
2011180848.tif 000007
【図６】
2011180848.tif 000008
【図７】
2011180848.tif 000009
【図８】
2011180848.tif 000010
【図９】
2011180848.tif 000011
【図１０】
2011180848.tif 000012
【図１１】
2011180848.tif 000013
【図１２】
2011180848.tif 000014
【図１３】
2011180848.tif 000015
【図１４】
2011180848.tif 000016
【図１５】
2011180848.tif 000017
【図１６】
2011180848.tif 000018
【図１７】
2011180848.tif 000019
【図１８】
2011180848.tif 000020
【図１９】
2011180848.tif 000021
【手続補正書】
【提出日】平成23年4月8日(2011.4.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
層アドレスコントロール回路４５は選択されたＩ／Ｏ構成に応じ、アドレス信号のどの部分をチップ選択情報ＥＸＡとして用いるか、指定信号ＳＥＴによって指定する。指定信号ＳＥＴは、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７の層アドレス比較回路４７に共通に供給される。そして、層アドレス比較回路４７は、層アドレス発生回路４６より供給される層アドレスＬＩＤとインターフェースチップＩＦより供給されるチップ選択情報ＳＥＬとを比較し、これらが一致した場合に一致信号ＨＩＴを活性化させる。一致信号ＨＩＴは当該コアチップ内のコントロールロジック回路６３に供給される。コントロールロジック回路６３は一致信号ＨＩＴによって活性化され、ＴＳＶを介してインターフェースチップＩＦより供給される内部コマンドＩＣＭＤを有効とする。有効とされた内部コマンドのうち、内部ロウコマンドＩＲＣは図４に示したロウ制御回路６１に供給され、内部カラムコマンドＩＣＣは図４に示したカラム制御回路６２に供給される。これに対し、一致信号ＨＩＴが活性化していない場合、コントロールロジック回路６３は内部コマンドＩＣＭＤを無効とする。したがって、各コアチップＣＣ０〜ＣＣ７に共通に供給される内部コマンドＩＣＭＤは、コアチップＣＣ０〜ＣＣ７のいずれか一つにおいて有効とされる。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれ複数のバンクを有し、互いに積層された複数のコアチップと、
前記複数のコアチップのいずれかを選択するチップアドレスを受けるチップアドレス端子と、
前記複数のバンクのいずれかを選択するバンクアドレスを受けるバンクアドレス端子と、
バンク内のメモリセルを選択するロウアドレス及びカラムアドレスを受けるロウ／カラムアドレス端子と、
コマンド情報を受けるコマンド端子と、
前記ロウコマンドに同期して受信した前記チップアドレス、前記バンクアドレス及び前記ロウアドレスと、前記カラムコマンドに同期して受信した前記チップアドレス、前記バンクアドレス及び前記カラムアドレスに基づいて、前記チップアドレスにより選択されたコアチップに含まれる、前記バンクアドレスにより選択されたバンク内の、前記ロウアドレス及びカラムアドレスにより選択されるメモリセルにアクセスするアクセス制御回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記アクセス制御回路は、前記ロウコマンドに同期して受信した前記チップアドレス及び前記バンクアドレスと、前記カラムコマンドに同期して受信した前記チップアドレス及び前記バンクアドレスとがそれぞれ一致する場合に、一致した前記チップアドレス及び前記バンクアドレスに基づいて、複数のコアチップのいずれかに含まれる複数のバンクのいずれかを選択することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のコアチップは、動作モードが設定されるモードレジスタと、自己のチップアドレスが保持されたチップアドレス保持回路と、前記ロウコマンドに同期して受信したチップアドレスと前記チップアドレス保持回路に保持されたチップアドレスとが一致した場合に一致信号を活性化させるチップアドレス比較回路と、前記一致信号を保持する一致信号保持回路と、をそれぞれ備え、
前記アクセス制御回路は、
前記モードレジスタに第１の動作モードが設定されている場合には、前記ロウコマンドに同期して受信した前記チップアドレス及び前記バンクアドレスと、前記カラムコマンドに同期して受信した前記チップアドレス及び前記バンクアドレスとがそれぞれ一致する場合に、一致した前記チップアドレス及び前記バンクアドレスに基づいて、複数のコアチップのいずれかに含まれる複数のバンクのいずれかを選択し、
前記モードレジスタに第２の動作モードが設定されている場合には、前記ロウコマンドに同期して受信した前記バンクアドレスと、前記カラムコマンドに同期して受信した前記バンクアドレスとがそれぞれ一致する場合に、一致した前記バンクアドレスに基づいて、前記一致信号保持回路に保持された前記一致信号が活性化しているコアチップ内に含まれる複数のバンクのいずれかを選択することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のコアチップを制御するインターフェースチップをさらに備え、
前記インターフェースチップと外部との間で同時に入出力する単位外部データのビット数よりも、前記複数のコアチップと前記インターフェースチップとの間で同時に入出力する単位内部データのビット数の方が多いことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記インターフェースチップは、シリアルな前記単位外部データをパラレルな前記単位内部データに変換し、パラレルな前記単位内部データをシリアルな前記単位外部データに変換するデータラッチ回路を含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数のコアチップには基板を貫通する複数の貫通電極が設けられており、積層方向に隣接するコアチップに設けられた前記複数の貫通電極の少なくとも一部は短絡されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数のコアチップと前記インターフェースチップが積層されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
ロウコマンド及びカラムコマンドを出力するコマンド制御回路と、チップアドレス、バンクアドレス、ロウアドレスを前記コマンド制御回路が前記ロウコマンドを出力するときに出力し、且つ、前記チップアドレス、前記バンクアドレス、カラムアドレスを前記コマンド制御回路が前記カラムコマンドを出力するときに出力するアドレス制御回路と、を備えるコントローラと、
前記コントローラに積層され、前記コントローラから、前記チップアドレス、前記バンクアドレス、前記ロウアドレス、前記カラムアドレス、前記ロウコマンド及び前記カラムコマンドを受ける半導体装置と、を備える半導体システムであって、
前記半導体装置は、前記チップアドレスにより其々選択される互いに積層された複数のコアチップを備え、前記複数のコアチップは各々前記バンクアドレスにより其々選択される複数のバンクを備え、前記複数のバンクは各々前記ロウアドレス及びカラムアドレスにより其々選択される複数のメモリセルを備えることを特徴とする情報処理システム。
【請求項９】
前記コントローラは第１の基板と前記第１の基板を貫通する複数の第１の貫通電極を備えており、前記チップアドレス、前記バンクアドレス、前記ロウアドレス、前記カラムアドレス、前記ロウコマンド及び前記カラムコマンドは其々に対応する前記第１の貫通電極を介して前記半導体装置へ伝送されることを特徴とする請求項８に記載の情報処理システム。
【請求項１０】
前記半導体装置の前記複数のコアチップは其々第２の基板及び前記第２の基板を貫通する複数の第２の貫通電極を備えており、前記複数のコアチップの各々に含まれる前記複数の第２の貫通電極は其々に対応する前記コントローラの前記複数の第１の貫通電極と電気的に接続されていることを特徴とする請求項９に記載の情報処理システム。
【請求項１１】
前記コントローラの第１の貫通電極と、該電極に電気的に接続される前記複数のコアチップの各々に含まれる第２の貫通電極とは、前記コントローラの前記第１の基板に垂直な第１の線上に並んで配置されることを特徴とする請求項１０に記載の情報処理システム。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
2011180848.tif 000022
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正の内容】
【図１５】
2011180848.tif 000023