(57)【要約】【課題】高さの異なる複数の素子形成面に形成された半導体素子の電気特性を均一化する。【解決手段】半導体装置Ｓは、高さの異なる複数の素子形成面５０が段差状に形成された半導体層１と、素子形成面５０を含む各領域にそれぞれ形成された半導体素子５１，５２と、半導体層１に対し、半導体素子５１，５２を覆うと共に素子形成面５０に沿った段差状の表面を有する段差補償絶縁膜２８とを備えている。そして、各素子形成面５０における半導体層１は、互いに同じ厚みに形成されている。【選択図】図１
2011216897.tif 000002
【特許請求の範囲】
【請求項１】
高さの異なる複数の素子形成面が段差状に形成された半導体層と、
上記素子形成面を含む各領域にそれぞれ形成された半導体素子と、
上記半導体層に対し、上記半導体素子を覆うと共に上記素子形成面に沿った段差状の表面を有する段差補償絶縁膜とを備え、
各上記素子形成面における上記半導体層は、互いに同じ厚みに形成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
上記段差補償絶縁膜を覆う平坦化膜と、
上記平坦化膜の表面に貼り付けられた基板とを備えている
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
上記基板は、ガラス基板である
ことを特徴とする半導体装置。
【請求項４】
請求項１において、
上記半導体層は、シリコン層である
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
上記半導体素子は、ＭＯＳトランジスタである
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板であるＳＯＩ（Silicon On Insulator）基板が知られている。ＳＯＩ基板にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高性能化を図ることができる。上記絶縁層は、例えばシリコン酸化膜（ＳｉＯ２）により形成されている。
【０００３】
上記ＳＯＩ基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減するために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シリコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分離除去することにより、ＳＯＩ基板を作製する方法が知られている（例えば、非特許文献１参照）。
【０００４】
ここで、上記貼り合わせによるＳＯＩ基板の作製方法について、図２４〜図２７を参照して説明する。なお、ＳＯＩ層の薄膜化の方法は、機械研磨や化学ポリッシングやポーラスシリコンを利用した手法など種々あるが、ここでは、水素注入による方法について示す。まず、図２４に示すように、第１の基板であるシリコン基板２０１の表面を酸化処理することにより、絶縁層である酸化シリコン（ＳｉＯ２）層２０２を形成する。次に、図２５に示すように、酸化シリコン（ＳｉＯ２）層２０２を介してシリコン基板２０１中に、剥離用物質である水素をイオン注入する。このことにより、シリコン基板２０１の所定の深さ位置に剥離層である水素注入層２０４を形成する。続いて、ＲＣＡ洗浄等の基板表面洗浄処理を行った後、図２６に示すように、上記酸化シリコン層２０２の表面に第２の基板である例えばシリコン基板２０３を貼り付ける。その後、熱処理を行うことにより、水素イオン注入深さ部分にマイクロクラックが形成されるため、図２７に示すように、シリコン基板２０１の一部を上記水素注入層２０４に沿って分離する。こうして、シリコン基板２０１を薄膜化してシリコン層２０１を形成する。なお、分離後、必要に応じて研磨、エッチング等の種々の手法によって所望の膜厚に薄膜化し、また、熱処理等により水素注入によって生成される結晶欠陥修復やシリコン表面の平滑化等を行う。
【０００５】
以上のようにして、シリコン基板（第２の基板）２０３の表面にＳｉＯ２層（絶縁層）２０２が形成されると共に、ＳｉＯ２層２０２の表面にシリコン層２０１が薄く形成されたＳＯＩ基板が作製される。
【０００６】
また、基板上に複数の素子を形成する場合に、各素子間を絶縁して分離するために、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法により選択酸化膜（以下、ＬＯＣＯＳ酸化膜と称する）を形成することが、一般に知られている。一般的なＬＯＣＯＳ酸化膜は、シリコン基板上に酸化膜を介してパターニングされたシリコン窒化膜を形成した後に、酸化を行いシリコン窒化膜で覆われていないシリコン基板表面に選択的に酸化膜を形成することにより作製される。ＬＯＣＯＳ酸化膜形成時には、ＬＯＣＯＳ酸化膜の膜厚の約４５％に相当するシリコンが消費される。したがって、ＬＯＣＯＳ酸化膜の表面は、ＬＯＣＯＳ酸化膜の膜厚の約半分の厚みだけ、酸化されないシリコン基板表面よりも高くなり、段差が形成される。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Michel Bruel ,"Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys.,Vol.36(1997),pp.1636-1641
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者らは、ＭＯＳトランジスタ等の半導体素子を有する半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に薄膜化して製造できることを見出した。
【０００９】
ところで、一般に、ＭＯＳトランジスタ等の半導体装置の製造方法においては、製造期間を短縮し製造コスト抑える目的で、使用マスクの枚数を減らして工程数を少なくすることが望ましい。典型的には、１回のフォト工程によってＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのウェル形成を行うことが知られている。
【００１０】
そこで、一回のフォト工程により、本発明者らが見出した上記製造方法を行うことが考えられる。以下に、図２８〜図３４を参照して、その製造工程を説明する。
【００１１】
まず、図２８に示すように、シリコン基板１０１の上に熱酸化膜１０２を形成し、その熱酸化膜１０２の上に窒化珪素膜１０３を形成する。続いて、フォト工程を行う。すなわち、レジスト１０４をマスクとして窒化珪素膜１０３をパターニングする。その後、図２９に示すように、レジスト１０４が開口された領域であるＮウェル形成領域に対し、イオン注入によりＮ型不純物元素１０５（例えばリン）を注入する。
【００１２】
その後、レジスト１０４を除去し、図３０に示すように、上記窒化珪素膜１０３をマスクとしてシリコン基板１０１を熱酸化することにより、Ｎウェル形成領域上に酸化膜１０６を形成する。続いて、図３１に示すように、上記窒化珪素膜１０３を除去した後に、酸化膜１０６をマスクとしてシリコン基板１０１にＰ型不純物元素１０７（例えばホウ素）をイオン注入する。その結果、シリコン基板１０１上の酸化膜１０６が形成されていないＰウェル形成領域にＰ型不純物元素１０７が注入される。
【００１３】
次に、熱酸化膜１０２及び酸化膜１０６を除去した後に、上記シリコン基板１０１を酸化雰囲気中で熱処理する。このことにより、図３２に示すように、熱酸化膜１０８が基板表面に形成されると共に、Ｎウェル形成領域及びＰウェル形成領域に注入された不純物元素１０５，１０７が拡散し、Ｎウェル領域１０９及びＰウェル領域１１０が形成される。このとき、基板表面は段差状に形成されており、酸化膜１０６が形成されていたＮウェル領域１０９の表面は、Ｐウェル領域１１０の表面よりも低くなっている。
【００１４】
その後、詳細な説明を省略するが、図３３に示すように、Ｎウェル領域１０９及びＰウェル領域１１０にＮＭＯＳトランジスタ１１１及びＰＭＯＳトランジスタ１１２をそれぞれ形成する。
【００１５】
ＮＭＯＳトランジスタ１１１及びＰＭＯＳトランジスタ１１２は、ゲート酸化膜１１３、ＬＯＣＯＳ酸化膜１１４、ゲート電極１１５、サイドウォール１１６を有している。さらに、ＮＭＯＳトランジスタ１１１は、Ｎ型高濃度不純物領域１１９及びＮ型低濃度不純物領域１２０を有する一方、ＰＭＯＳトランジスタ１１２は、Ｐ型高濃度不純物領域１１７及びＰ型低濃度不純物領域１１８を有している。
【００１６】
続いて、図３４に示すように、半導体素子を他の基板上に薄膜化して形成するために、ＳｉＯ２等の絶縁膜を形成した後に、ＣＭＰ法（Chemical Mechanical Polshing）等により平坦化膜１２１を形成する。その後、シリコン基板１０１に水素をイオン注入して水素注入層１２２を形成する。
【００１７】
ここで、水素をイオン注入する前に平坦化膜１２１を形成する理由について説明する。図３３に示されるように、基板表面にゲート電極１１５等が突出して設けられていると、その基板表面には、急峻な段差形成を有することとなる。このように、水素をイオン注入する基板の表面に急峻な段差が形成されていると、シリコン基板１０１内に形成される水素注入層も上記段差に応じて急峻な段差状に形成される。本発明者らの実験では、水素注入層が急峻な段差状に形成されていると、熱処理時に水素注入層に沿ってうまく分離させることができないことを確認している。特に、水素注入層における急峻な段差部分において、分離させるべき領域の一部がシリコン基板１０１側に残ってしまい、その結果、半導体素子を他の基板上に薄膜化して形成することが困難になる。
【００１８】
以上の理由により、水素をイオン注入する前に平坦化膜１２１を形成して基板表面を平坦化することは、水素注入層においてシリコン基板１０１を確実に分離させるためには必須である。しかしながら、図３４に示すように、水素注入層１２２は平坦化膜１２１の表面から一定の深さ位置に形成される一方、上記ＮＭＯＳトランジスタ１１１及びＰＭＯＳトランジスタ１１２は、段違いに形成されているため、水素注入層１２２で分離して半導体素子を他の基板上に薄膜化して形成したときにおける、ＰＭＯＳトランジスタ１１２のシリコン層厚さａと、ＮＭＯＳトランジスタ１１１のシリコン層厚さｂとが異なってしまうという問題がある。
【００１９】
シリコン層の膜厚は、寄生容量、スイッチング電圧のしきい値及びサブスレッシュ特性等トランジスタの電気特性に大きな影響を与える。したがって、上述のようにＮＭＯＳトランジスタ１１１及びＰＭＯＳトランジスタ１１２におけるシリコン層の厚さが異なると、それらの電気特性もアンバランスになると共に、シリコン膜厚の制御も難しくなってしまう。
【００２０】
また、完全空乏型のＳＯＩトランジスタでは、シリコン層の膜厚を５０〜１００ｎｍ以下に規定することが必要になる。ところが、上述のようにＮＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１１２とにおいてシリコン層の厚さに違いがあると、一方のシリコン層の厚みを５０〜１００ｎｍに合わせようとすると、他方のシリコン層が厚くなったり、あるいは逆に薄くなったりしてしまい、ＮＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１１２との双方のシリコン層を適正な厚みに形成できないという問題も生じる。
【００２１】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、高さの異なる複数の素子形成面に形成された半導体素子の電気特性を均一化することにある。
【課題を解決するための手段】
【００２２】
上記の目的を達成するために、この発明では、高さの異なる複数の素子形成面が段差状に形成された半導体層と、上記素子形成面を含む各領域にそれぞれ形成された半導体素子と、上記半導体層に対し、上記半導体素子を覆うと共に上記素子形成面に沿った段差状の表面を有する段差補償絶縁膜とを備え、各上記素子形成面における上記半導体層は、互いに同じ厚みに形成されている。
【００２３】
上記段差補償絶縁膜を覆う平坦化膜と、上記平坦化膜の表面に貼り付けられた基板とを備えていてもよい。
【００２４】
上記基板は、ガラス基板であることが好ましい。
【００２５】
上記半導体層は、シリコン層であることが好ましい。
【００２６】
上記半導体素子は、ＭＯＳトランジスタであってもよい。
【発明の効果】
【００２７】
本発明によれば、高さの異なる複数の素子形成面に形成された半導体素子の電気特性を均一化することができる。
【図面の簡単な説明】
【００２８】
【図１】図１は、実施形態１の半導体装置を示す断面図である。
【図２】図２は、素子形成面形成工程で形成された熱酸化膜及び窒化珪素膜を示す断面図である。
【図３】図３は、素子形成面形成工程においてＮ型不純物元素がイオン注入される状態を示す断面図である。
【図４】図４は、素子形成面形成工程で形成された選択酸化膜を示す断面図である。
【図５】図５は、素子形成面形成工程においてＰ型不純物元素がイオン注入される状態を示す断面図である。
【図６】図６は、素子形成面形成工程で形成された素子形成面を示す断面図である。
【図７】図７は、半導体素子形成工程でパターニングされた窒化珪素膜及び熱酸化膜を示す断面図である。
【図８】図８は、半導体素子形成工程で形成されたＬＯＣＯＳ酸化膜を示す断面図である。
【図９】図９は、半導体素子形成工程で形成されたゲート電極を示す断面図である。
【図１０】図１０は、半導体素子形成工程で形成されたゲート酸化膜を示す断面図である。
【図１１】図１１は、半導体素子形成工程で形成されたＮ型低濃度不純物領域を示す断面図である。
【図１２】図１２は、半導体素子形成工程で形成されたＰ型低濃度不純物領域を示す断面図である。
【図１３】図１３は、半導体素子形成工程で形成されたサイドウォールを示す断面図である。
【図１４】図１４は、半導体素子形成工程で形成されたＮ型高濃度不純物領域を示す断面図である。
【図１５】図１５は、半導体素子形成工程で形成されたＰ型高濃度不純物領域を示す断面図である。
【図１６】図１６は、絶縁膜積層工程で形成された絶縁膜を示す断面図である。
【図１７】図１７は、成形工程で形成された段差補償絶縁膜を示す断面図である。
【図１８】図１８は、剥離層形成工程で形成された剥離層を示す断面図である。
【図１９】図１９は、電極形成工程で形成された層間絶縁膜を示す断面図である。
【図２０】図２０は、電極形成工程で形成されたを電極示す断面図である。
【図２１】図２１は、平坦化膜形成工程で形成された平坦化膜と、貼付工程で貼り付けられたガラス基板とを示す断面図である。
【図２２】図２２は、分離工程で一部が剥離層に沿って分離された半導体層を示す断面図である。
【図２３】図２３は、実施形態２の半導体装置を示す断面図である。
【図２４】図２４は、従来のＳＯＩ基板の作製工程において、酸化シリコン層を形成した状態を示す図である。
【図２５】図２５は、従来のＳＯＩ基板の作製工程において、水素注入層を形成した状態を示す図である。
【図２６】図２６は、従来のＳＯＩ基板の作製工程において、ガラス基板に貼り付けた状態を示す図である。
【図２７】図２７は、従来のＳＯＩ基板の作製工程において、シリコン層の一部を分離した状態を示す図である。
【図２８】図２８は、シリコン基板の上に形成された熱酸化膜及び窒化珪素膜を示す断面図である。
【図２９】図２９は、Ｎ型不純物元素が注入されるシリコン基板を示す断面図である。
【図３０】図３０は、シリコン基板に形成された酸化膜を示す断面図である。
【図３１】図３１は、Ｐ型不純物元素が注入されるシリコン基板を示す断面図である。
【図３２】図３２は、段差状に形成された基板表面を示す断面図である。
【図３３】図３３は、基板表面に形成されたトランジスタを示す断面図である。
【図３４】図３４は、シリコン基板に形成された剥離層を示す断面図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００３０】
《発明の実施形態１》
図１〜図２２は、本発明に係る半導体装置Ｓ及びその製造方法の実施形態１を示している。
【００３１】
図１は、半導体装置Ｓの構成を示す断面図である。図１に示すように、半導体装置Ｓは、ガラス基板３６と、このガラス基板３６の上にそれぞれ積層された平坦化膜３５、層間絶縁膜３２、段差補償絶縁膜２８、ゲート酸化膜１３、半導体層１、保護膜３７、及び複数の半導体素子５１，５２とを備えている。
【００３２】
上記半導体層１は、例えばシリコン層により構成され、高さの異なる複数の素子形成面５０が、図１で下側の表面に、段差状に形成されている。半導体層１は、素子分離膜であるＬＯＣＯＳ酸化膜１２により互いに分離されたＮウェル領域９及びＰウェル領域１０を有している。Ｎウェル領域９及びＰウェル領域１０には、上記素子形成面５０がそれぞれ形成されている。図１に示すように、Ｎウェル領域９の素子形成面５０は、Ｐウェル領域１０の素子形成面５０よりも上方に形成されている。
【００３３】
また、半導体層１のＮウェル領域９には、例えばホウ素等のＰ型不純物元素がドープされたＰ型低濃度不純物領域２０及びＰ型高濃度不純物領域２７とを有する活性領域５３が形成されている。一方、半導体層１のＰウェル領域１０には、例えばリン等のＮ型不純物元素がドープされたＮ型低濃度不純物領域１７及びＮ型高濃度不純物領域２４を有する活性領域５４が形成されている。
【００３４】
一方、半導体層１における素子形成面５０とは反対側の表面（つまり、図１で上側の表面）も、上記素子形成面５０に沿った段差状に形成されている。すなわち、半導体層１は、一定の厚みに形成されている。この半導体層１の上側表面は、後述するように、半導体層１の一部が、剥離用物質３０がイオン注入されることにより形成された剥離層３１に沿って分離されることにより形成されている。そして、上記保護膜３７は、絶縁層により構成され、上記半導体層１の上側の表面を保護するように設けられている。
【００３５】
上記半導体素子５１，５２は、ＭＯＳトランジスタであって、上記素子形成面５０を含むＮウェル領域９に形成されたＰＭＯＳトランジスタ５１と、上記素子形成面５０を含むＰウェル領域１０に形成されたＮＭＯＳトランジスタ５２とにより構成されている。すなわち、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２は、ガラス基板３６上の異なる高さ位置に形成されている。
【００３６】
ＰＭＯＳトランジスタ５１は、上記活性領域５３と、素子形成面５０を覆うゲート酸化膜１３と、ゲート酸化膜１３を介して素子形成面５０に形成されたゲート電極１４とを備えている。ゲート電極１４の左右側部には、サイドウォール２１がそれぞれ形成されている。そして、ゲート電極１４の上方の活性領域５３にはチャネル部が形成される一方、サイドウォール２１の上方の活性領域５３には、上記Ｐ型低濃度不純物領域２０がそれぞれ形成されている。また、Ｐ型高濃度不純物領域２７は、各Ｐ型低濃度不純物領域２０の外側にそれぞれ形成されている。
【００３７】
ＮＭＯＳトランジスタ５２は、上記活性領域５４と、素子形成面５０を覆うゲート酸化膜１３と、ゲート酸化膜１３を介して素子形成面５０に形成されたゲート電極１４とを備えている。ゲート電極１４の左右側部には、サイドウォール２１がそれぞれ形成されている。そして、ゲート電極１４の上方の活性領域５４にはチャネル部が形成される一方、サイドウォール２１の上方の活性領域５４には、上記Ｎ型低濃度不純物領域１７がそれぞれ形成されている。また、Ｎ型高濃度不純物領域２４は、各Ｎ型低濃度不純物領域１７の外側にそれぞれ形成されている。
【００３８】
上記段差補償絶縁膜２８は、上記半導体層１に対し、上記ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２を覆うと共に上記素子形成面５０に沿った段差状の表面を有している。このことにより、段差補償絶縁膜２８は、ゲート電極１４やサイドウォール２１により形成されている急峻な段差を補償し、比較的なだらかな表面に形成されている。また、
上記層間絶縁膜３２は、段差補償絶縁膜２８を均一な厚みで覆うように形成されている。さらに、上記平坦化膜３５は、絶縁膜により構成され、層間絶縁膜３２を介して上記段差補償絶縁膜２８を覆うように設けられている。平坦化膜３５の下側の表面は、平坦な平面に形成されている。
【００３９】
また、上記ゲート酸化膜１３、段差補償絶縁膜２８及び層間絶縁膜３２には、コンタクトホール３３が貫通して形成されている。各コンタクトホール３３には、電極３４が上記Ｎ型高濃度不純物領域２４又はＰ型高濃度不純物領域２７に接続されるように形成されている。
【００４０】
そして、上記ガラス基板３６は、上記平坦化膜３５の平坦な表面に貼り付けられている。このように、本実施形態の半導体装置Ｓは、ガラス基板３６の上に段差補償絶縁膜２８等の複数の絶縁膜を介して設けられ、ＬＯＣＯＳ酸化膜１２により互いに分離された複数のＭＯＳトランジスタ５１，５２を備えている。
【００４１】
−半導体装置の製造方法−
次に、図１〜図２２を参照し、本発明に係る半導体装置の製造方法について説明する。
【００４２】
本実施形態の製造方法は、素子形成面形成工程と、半導体素子形成工程と、段差補償絶縁膜形成工程と、剥離層形成工程と、電極形成工程と、平坦化膜形成工程と、貼付工程と、分離工程とを備えている。
【００４３】
まず、素子形成面形成工程において、半導体層１である半導体基板１に、高さの異なる複数の素子形成面５０を段差状に形成する。この素子形成面形成工程では、上記半導体基板１に対し、フォトリソグラフィ法により形成したマスク層（レジスト４）を用いて選択酸化膜を形成することにより、素子形成面を段差状に形成する。
【００４４】
すなわち、図２に示すように、半導体基板１の上に熱酸化膜２を形成し、その熱酸化膜２の上に窒化珪素膜３を形成する。続いて、フォト工程を行う。すなわち、レジスト４をマスクとして窒化珪素膜３をパターニングする。その後、図３に示すように、レジスト４が開口された領域であるＮウェル形成領域に対し、イオン注入によりＮ型不純物元素５（例えばリン）を注入する。
【００４５】
その後、レジスト４を除去し、図４に示すように、上記窒化珪素膜３をマスクとして半導体基板１を熱酸化することにより、Ｎウェル形成領域上に選択酸化膜６を形成する。続いて、図５に示すように、上記窒化珪素膜３を除去した後に、選択酸化膜６をマスクとして半導体基板１にＰ型不純物元素７（例えばボロン）をイオン注入する。その結果、半導体基板１上の選択酸化膜６が形成されていないＰウェル形成領域にＰ型不純物元素７が注入される。
【００４６】
次に、熱酸化膜２及び選択酸化膜６を除去した後に、上記半導体基板１を酸化雰囲気中で熱処理する。このことにより、図６に示すように、熱酸化膜８が基板表面に形成されると共に、Ｎウェル形成領域及びＰウェル形成領域に注入された不純物元素５，７が拡散し、Ｎウェル領域９及びＰウェル領域１０が形成される。このことにより、高さの異なる素子形成面５０が半導体基板１の表面に段差状に形成される。選択酸化膜６が形成されていたＮウェル領域９の表面は、Ｐウェル領域１０の表面よりも低くなっている。
【００４７】
続いて、半導体素子形成工程を行う。この半導体素子形成工程では、上記素子形成面５０を含む領域であるＮウェル領域９及びＰウェル領域１０に対し、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２の少なくとも活性領域５３，５４及びゲート電極１４をそれぞれ形成する。
【００４８】
まず、Ｎウェル領域９とＰウェル領域１０との境界領域にＬＯＣＯＳ酸化膜１２を形成する。すなわち、図７に示すように、上記熱酸化膜８の上に窒化珪素膜１１を形成した後、窒化珪素膜１１及び熱酸化膜８のパターニングを行う。このことにより、Ｎウェル領域９とＰウェル領域１０との境界領域に開口部を形成する。次に、図８に示すように、ＬＯＣＯＳ酸化を行い、上記開口部にＬＯＣＯＳ酸化膜１２を形成する。その後、図９に示すように、窒化珪素膜１１及び熱酸化膜８を一旦除去した後に、ゲート酸化膜１３を形成する。
【００４９】
続いて、図１０に示すように、Ｎウェル領域９及びＰウェル領域１０におけるゲート酸化膜１３の上にゲート電極１４をそれぞれパターン形成する。その後、図１１に示すように、Ｐウェル領域１０が開口するようにレジスト１５を形成し、ゲート電極１４をマスクとして、リン等のＮ型不純物元素１６をＰウェル領域１０にイオン注入する。このことにより、Ｎ型低濃度不純物領域１７を形成する。
【００５０】
次に、図１２に示すように、Ｎウェル領域９が開口するようにレジスト１８を形成し、ゲート電極１４をマスクとして、ホウ素等のＰ型不純物元素１９をＮウェル領域９にイオン注入する。このことにより、Ｐ型低濃度不純物領域２０を形成する。
【００５１】
その後、ＣＶＤ法等によりＳｉＯ２膜を形成した後に、図１３に示すように、異方性ドライエッチングを行うことにより、上記各ゲート電極１４の両側壁にＳｉＯ２によって構成されたサイドウォール２１をそれぞれ形成する。続いて、図１４に示すように、Ｐウェル領域１０が開口するようにレジスト２２を形成し、ゲート電極１４及びサイドウォール２１をマスクとして、リン等のＮ型不純物元素２３をＰウェル領域１０にイオン注入する。このことにより、Ｎ型低濃度不純物領域１７の外側にＮ型高濃度不純物領域２４を形成する。
【００５２】
次に、図１５に示すように、Ｎウェル領域９が開口するようにレジスト２５を形成し、ゲート電極１４及びサイドウォール２１をマスクとして、ホウ素等のＰ型不純物元素２６をＮウェル領域９にイオン注入する。このことにより、Ｐ型低濃度不純物領域２０の外側にＰ型高濃度不純物領域２７を形成する。その後、熱処理を行うことにより、イオン注入した上記各不純物元素を活性化させる。
【００５３】
こうして、Ｎウェル領域９には、ＰＭＯＳトランジスタ５１の活性領域５３と、ゲート電極１４及びサイドウォール２１とが形成される一方、Ｐウェル領域１０には、ＮＭＯＳトランジスタ５２の活性領域５４と、ゲート電極１４及びサイドウォール２１とが形成される。このとき、半導体基板１の表面は、素子形成面５０の上にゲート酸化膜１３を介して上記ゲート電極１４及びサイドウォール２１が突出して形成されるため、比較的急峻な凹凸形状になっている。
【００５４】
次に行う段差補償絶縁膜形成工程では、上記半導体基板１に対し、上記ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２の各ゲート電極１４等を覆うと共に素子形成面５０に沿った段差状の表面を有する段差補償絶縁膜２８を形成する。この段差補償絶縁膜形成工程は、絶縁膜積層工程と、成形工程とにより行う。
【００５５】
すなわち、まず、絶縁膜積層工程では、図１６に示すように、半導体基板１に対し、上記ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２の各ゲート電極１４等を覆うようにＳｉＯ２等の絶縁膜２８を積層し、ＣＭＰ法等により平坦化する。言い換えれば、平坦な表面を有する絶縁膜２８を、上記半導体基板１に積層して形成する。続いて、成形工程では、図１７に示すように、Ｐウェル領域１０にパターン形成したレジスト２９をマスクにして、Ｎウェル領域９及びＰウェル領域１０におけるゲート酸化膜１３の表面の高さの差（すなわち、素子形成面５０の高さの差）だけ上記絶縁膜２８をエッチングして薄膜化する。このことにより、段差補償絶縁膜２８を形成する。
【００５６】
このとき、薄膜化する領域と薄膜化しない領域との境界は、なるべくなだらかな段差形状とすることが望ましい。エッチング方法としては、例えば等方性ドライエッチングやウェットエッチングが適している。こうして、半導体基板１の表面は、比較的なだらかな表面を有する段差補償絶縁膜２８により覆われることとなる。
【００５７】
次に、剥離層形成工程を行う。剥離層形成工程では、図１８に示すように、レジスト２９を除去した後に、上記半導体基板１に対し、段差補償絶縁膜２８を介して剥離用物質３０である例えば水素やＨｅ、Ｎｅ等の不活性ガスをイオン注入する。このことにより、半導体基板１に剥離層３１を形成する。尚、上記剥離用物質３０は、水素及び不活性ガスの少なくとも一方により構成することができる。このとき、剥離層３１は、段差補償絶縁膜２８の表面から一定の深さ位置に形成されるため、段差補償絶縁膜２８及び素子形成面５０に沿って段差状に形成される。すなわち、剥離層３１は、素子形成面５０から一定の深さ位置に形成される。
【００５８】
次に行う電極形成工程では、図１９に示すように、上記段差補償絶縁膜２８の上にＳｉＯ２膜を所定の厚みで積層することにより、層間絶縁膜３２を形成する。層間絶縁膜３２の表面は、段差補償絶縁膜２８の表面に沿った段差状に形成されている。
【００５９】
その後、図２０に示すように、上記ゲート酸化膜１３、段差補償絶縁膜２８及び層間絶縁膜３２に対し、複数のコンタクトホール３３を貫通形成する。このとき、コンタクトホール３３を、Ｎウェル領域９におけるＰ型高濃度不純物領域２７の上方位置と、Ｐウェル領域１０におけるＮ型高濃度不純物領域２４の上方位置とのそれぞれにおいて形成する。その後に、導電性材料を上記各コンタクトホール３３に充填させることにより、電極３４を形成する。各電極３４は、層間絶縁膜３２の表面から突出して形成されている。こうして、電極３４は、Ｎ型高濃度不純物領域２４又はＰ型高濃度不純物領域２７に接続される。
【００６０】
次に、平坦化膜形成工程では、図２１に示すように、上記段差補償絶縁膜２８を覆う平坦化膜３５を形成する。すなわち、上記層間絶縁膜３２の上にＳｉＯ２等の絶縁膜を形成した後に、ＣＭＰ法等により平坦化する。続いて、貼付工程では、上記平坦化膜３５の表面を洗浄した後に、その表面にガラス基板３６を貼り付ける。貼付工程は、分離工程の前に行われる。
【００６１】
次に行う分離工程では、図２２に上下を逆にして示すように、４００〜６００℃程度の熱処理を行うことにより、半導体基板１の一部を剥離層３１に沿って分離する。その結果、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２は、薄型化されて半導体基板１上からガラス基板３６上に移されることとなる。そして、剥離層３１が素子形成面５０に沿って段差状に形成されているため、残された半導体層１（つまり、半導体基板１の一部）は一定の厚みに形成される。
【００６２】
その後、剥離層３１をエッチング等により取り除いた後、露出した半導体層１の表面を保護し、電気絶縁性を確保するために、保護膜３７を形成する。この場合、剥離層３１のエッチングに引き続いて、ＬＯＣＯＳ酸化膜１２が露出するまで半導体層１をエッチングして、素子分離を行うようにしてもよい。以上のようにして、半導体装置Ｓは製造される。
【００６３】
−実施形態１の効果−
したがって、この実施形態１によると、まず、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２を、半導体基板１とは別の基板であるガラス基板３６に薄膜化して製造できる。さらに、１回のフォト工程によって上記ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２のウェル形成を行うことができるため、製造期間を短縮し製造コスト抑えることができる。また、ゲート電極１４等を段差補償絶縁膜２８により覆うことにより、イオン注入される基板表面を比較的なだらかな形状にしたので、剥離層３１が急峻な段差状に形成されてしまうのを防止することができる。
【００６４】
そのことに加え、上記段差補償絶縁膜２８の表面を素子形成面５０に沿った段差状に形成するようにしたので、剥離層３１を段差補償絶縁膜２８の表面及び素子形成面５０から一定の深さ位置にイオン注入して形成することができる。すなわち、図１に示すように、分離後に残された半導体層１を一定の厚みｃに形成することができる。その結果、形成されたＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２の電気特性を均一化できると共に、各ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２における半導体層１の厚みを適切に制御することができる。
【００６５】
《発明の実施形態２》
図２３は、本発明に係る半導体装置及びその製造方法の実施形態２を示している。尚、以下の実施形態では、図１〜図２２と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００６６】
本実施形態の半導体装置Ｓは、平坦化膜３５が絶縁膜４０を介してガラス基板３６に設けられている。また、ガラス基板３６には、能動素子又は受動素子等の電気素子４１が、貼付工程の前に予め形成されている。電気素子４１は、半導体層１を覆う保護膜３７と同じ膜によって覆われている。電気素子４１の上方の保護膜３７には、コンタクトホール３８が形成されている。一方、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２における電極３４の一方の上方には、層間絶縁膜３２、段差補償絶縁膜２８及び保護膜３７等を貫通するコンタクトホール３８が形成されている。そして、電気素子４１及び上記電極３４は、上記各コンタクトホール３８に充填されたメタル配線３９を介して接続されている。尚、本実施形態では、ＬＯＣＯＳ酸化膜１２が、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２の左右両側にそれぞれ形成されている。
【００６７】
上記半導体装置Ｓを製造する場合には、ガラス基板３６に絶縁膜４０を積層すると共に、電気素子４１を形成しておく。そして、上記実施形態１における貼付工程において、平坦化膜形成工程で形成された平坦化膜３５の表面を、上記ガラス基板３６に積層された絶縁膜４０に貼り付ける。
【００６８】
続いて、上記実施形態１と同様に、分離工程を行う。このことにより、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５２は、ガラス基板３６側に移される。その後、保護膜３７を、半導体層１や電気素子４１を覆うように形成する。このとき、平坦化膜３５、層間絶縁膜３２及び段差補償絶縁膜２８等の側面も、上記保護膜３７によって覆う。
【００６９】
次に行う配線形成工程では、コンタクトホール３８を、電気素子４１及び電極３４の上方にそれぞれ形成し、各コンタクトホール３８に導電材料を充填してパターニングすることにより、電気素子４１と電極３４とを接続するメタル配線３９を形成する。以上の工程により、半導体装置Ｓを製造する。
【００７０】
《その他の実施形態》
上記実施形態では、段差補償絶縁膜２８、層間絶縁膜３２及び平坦化膜３５をこの順に積層するようにしたが、本発明はこれに限らず、段差補償絶縁膜２８を厚めに形成し、その段差補償絶縁膜２８に直接に平坦化膜３５を積層するようにしてもよい。このことにより、製造工程を簡略化して製造コストの低減を図ることができる。
【産業上の利用可能性】
【００７１】
以上説明したように、本発明は、半導体装置の製造方法、及び半導体装置について有用であり、特に、剥離層が形成される半導体層に対し、高さの異なる複数の素子形成面を形成すると共に各素子形成面に半導体素子を形成し、各半導体素子の半導体層を同じ厚みに形成する場合に適している。
【符号の説明】
【００７２】
Ｓ      半導体装置
１      半導体層（シリコン層）、半導体基板 
６      選択酸化膜 
２８      段差補償絶縁膜（絶縁膜） 
２９      レジスト 
３０      剥離用物質
３１      剥離層 
３５      平坦化膜 
３６      ガラス基板（基板）
５０      素子形成面 
５１      ＰＭＯＳトランジスタ（半導体素子） 
５２      ＮＭＯＳトランジスタ（半導体素子）
【図１】
2011216897.tif 000003
【図２】
2011216897.tif 000004
【図３】
2011216897.tif 000005
【図４】
2011216897.tif 000006
【図５】
2011216897.tif 000007
【図６】
2011216897.tif 000008
【図７】
2011216897.tif 000009
【図８】
2011216897.tif 000010
【図９】
2011216897.tif 000011
【図１０】
2011216897.tif 000012
【図１１】
2011216897.tif 000013
【図１２】
2011216897.tif 000014
【図１３】
2011216897.tif 000015
【図１４】
2011216897.tif 000016
【図１５】
2011216897.tif 000017
【図１６】
2011216897.tif 000018
【図１７】
2011216897.tif 000019
【図１８】
2011216897.tif 000020
【図１９】
2011216897.tif 000021
【図２０】
2011216897.tif 000022
【図２１】
2011216897.tif 000023
【図２２】
2011216897.tif 000024
【図２３】
2011216897.tif 000025
【図２４】
2011216897.tif 000026
【図２５】
2011216897.tif 000027
【図２６】
2011216897.tif 000028
【図２７】
2011216897.tif 000029
【図２８】
2011216897.tif 000030
【図２９】
2011216897.tif 000031
【図３０】
2011216897.tif 000032
【図３１】
2011216897.tif 000033
【図３２】
2011216897.tif 000034
【図３３】
2011216897.tif 000035
【図３４】
2011216897.tif 000036