(57)【要約】【課題】マルチドットフラッシュメモリの書き込み／消去の低消費電力化を図る。【解決手段】本発明の例に係わるマルチドットフラッシュメモリは、書き込み／消去の対象となる選択されたフローティングゲートの左側に存在するビット線ＢＬ１３，ＢＬ１２，ＢＬ１１，…の電位V2(1), V2(2), V2(3),…を、V2(1)>V2(2)>V2(3)>…とし、選択されたフローティングゲートの右側に存在するビット線ＢＬ１４，ＢＬ１５，ＢＬ１６，…の電位V1(1), V1(2), V1(3),…を、V1(1)<V1(2)<V1(3)<…とする。但し、V2(1)は、プラス電位、V1(1)は、マイナス電位である。また、ビット線の電位は、選択されたフローティングゲートから離れるに従い、０Ｖに収束する。【選択図】図１４
2011040138.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを具備し、
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートから前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶｎ（＞０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数１】
2011040138.tif 000028
の範囲内の値に設定する
但し、前記ｎ番目に存在するビット線をＢＬｎとし、前記ｎ＋１番目に存在するビット線をＢＬｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、
Ｃｎは、ＢＬｎとＦＧとの間の電気容量、Ｃｎ＋１は、ＢＬｎ＋１とＦＧとの間の電気容量、Ｃｐｇは、ＣＧとＦＧとの間の電気容量、ＣＡＡは、ＡＡとＦＧとの間の電気容量、Ｖｐｇは、ＣＧの電位、ＶＡＡは、ＡＡの電位である。
また、Ｑｍｉｎは、ＦＧ内の最小電荷量、Ｑｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈｎは、ＢＬｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎは、ＢＬｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈｎ＋１は、ＢＬｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎ＋１は、ＢＬｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、ＥｔｈＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
ことを特徴とするマルチドットフラッシュメモリ。
【請求項２】
半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを具備し、
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートから前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶｎ（＜０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数２】
2011040138.tif 000029
の範囲内の値に設定する
但し、前記ｎ番目に存在するビット線をＢＬｎとし、前記ｎ＋１番目に存在するビット線をＢＬｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、
Ｃｎは、ＢＬｎとＦＧとの間の電気容量、Ｃｎ＋１は、ＢＬｎ＋１とＦＧとの間の電気容量、Ｃｐｇは、ＣＧとＦＧとの間の電気容量、ＣＡＡは、ＡＡとＦＧとの間の電気容量、Ｖｐｇは、ＣＧの電位、ＶＡＡは、ＡＡの電位である。
また、Ｑｍｉｎは、ＦＧ内の最小電荷量、Ｑｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈｎは、ＢＬｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎは、ＢＬｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈｎ＋１は、ＢＬｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎ＋１は、ＢＬｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、ＥｔｈＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
ことを特徴とするマルチドットフラッシュメモリ。
【請求項３】
半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを具備し、
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートの一端側から前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶｎ（＞０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数３】
2011040138.tif 000030
とし、
前記制御回路は、前記選択されたフローティングゲートの他端側から前記第一方向に向かってｎ番目に存在するビット線の電位をＶｎ（＜０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数４】
2011040138.tif 000031
とし、
前記制御回路は、前記選択されたフローティングゲートの一端側及び他端側に存在する複数のビット線の電位を、前記選択されたフローティングゲートに最も近いビット線から逐次的に決定する
但し、前記ｎ番目に存在するビット線をＢＬｎとし、前記ｎ＋１番目に存在するビット線をＢＬｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、Ｃｎは、ＢＬｎとＦＧとの間の電気容量、Ｃｎ＋１は、ＢＬｎ＋１とＦＧとの間の電気容量、Ｃｐｇは、ＣＧとＦＧとの間の電気容量、ＣＡＡは、ＡＡとＦＧとの間の電気容量、Ｖｐｇは、ＣＧの電位、ＶＡＡは、ＡＡの電位である。
また、Ｑｍｉｎは、ＦＧ内の最小電荷量、Ｑｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈｎは、ＢＬｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎは、ＢＬｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈｎ＋１は、ＢＬｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎ＋１は、ＢＬｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、ＥｔｈＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
さらに、Δは、前記複数のビット線に与える電位Vbitを、
Vbit = ｋ×Vmin（ｋは自然数）
とするための調整値であり、０≦Δ＜Vminの範囲内の値とする。
ことを特徴とするマルチドットフラッシュメモリ。
【請求項４】
半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御し、かつ、前記書き込み／消去後のペリファイ時に前記複数のビット線の電位をＶｐａｓｓにする制御回路とを具備し、
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートの一端側から前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶｎ（＞Ｖｐａｓｓ）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数５】
2011040138.tif 000032
とし、
前記制御回路は、前記選択されたフローティングゲートの他端側から前記第一方向に向かってｎ番目に存在するビット線の電位をＶｎ（＜Ｖｐａｓｓ）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数６】
2011040138.tif 000033
とし、
前記制御回路は、前記選択されたフローティングゲートの一端側及び他端側に存在する複数のビット線の電位を、前記選択されたフローティングゲートに最も近いビット線から逐次的に決定する
但し、前記ｎ番目に存在するビット線をＢＬｎとし、前記ｎ＋１番目に存在するビット線をＢＬｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、Ｃｎは、ＢＬｎとＦＧとの間の電気容量、Ｃｎ＋１は、ＢＬｎ＋１とＦＧとの間の電気容量、Ｃｐｇは、ＣＧとＦＧとの間の電気容量、ＣＡＡは、ＡＡとＦＧとの間の電気容量、Ｖｐｇは、ＣＧの電位、ＶＡＡは、ＡＡの電位である。
また、Ｑｍｉｎは、ＦＧ内の最小電荷量、Ｑｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈｎは、ＢＬｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎは、ＢＬｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈｎ＋１は、ＢＬｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎ＋１は、ＢＬｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、ＥｔｈＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
さらに、Δは、前記複数のビット線に与える電位Vbitを、
Vbit = ｋ×Vmin（ｋは自然数）
とするための調整値であり、０≦Δ＜Vminの範囲内の値とする。
ことを特徴とするマルチドットフラッシュメモリ。
【請求項５】
半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御し、かつ、前記書き込み／消去後のペリファイ時に前記複数のビット線の電位をＶｐａｓｓにする制御回路とを具備し、
前記制御回路は、前記書き込み／消去の対象となる選択された第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第一フローティングゲート側の半分に対して、前記第一フローティングゲートから前記第二フローティングゲートに向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶｎ（＞Ｖｐａｓｓ）とし、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第二フローティングゲート側の半分に対して、前記第二フローティングゲートから前記第一フローティングゲートに向かってｎ番目に存在するビット線の電位をＶｎ（＞Ｖｐａｓｓ）としたとき、前記第一又は第二フローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数７】
2011040138.tif 000034
とし、
前記制御回路は、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第一フローティングゲート側の半分に対して、前記第一フローティングゲートから前記第二フローティングゲートに向かってｎ番目に存在するビット線の電位をＶｎ（＜Ｖｐａｓｓ）とし、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第二フローティングゲート側の半分に対して、前記第二フローティングゲートから前記第一フローティングゲートに向かってｎ番目に存在するビット線の電位をＶｎ（＜Ｖｐａｓｓ）としたとき、前記第一又は第二フローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数８】
2011040138.tif 000035
とし、
前記制御回路は、前記第一及び第二フローティングゲートの間に存在する複数のビット線の電位を、前記第一又は第二フローティングゲートに最も近いビット線から逐次的に決定し、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうちその中央に位置するビット線の電位をＶｃｅｎｔｅｒとしたとき、前記第一及び第二フローティングゲートの間に存在する各々のビット線の電位からＶｐａｓｓを引いた値の絶対値のうち、｜Ｖｃｅｎｔｅｒ−Ｖｐａｓｓ｜を最小値にする
但し、前記ｎ番目に存在するビット線をＢＬｎとし、前記ｎ＋１番目に存在するビット線をＢＬｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、Ｃｎは、ＢＬｎとＦＧとの間の電気容量、Ｃｎ＋１は、ＢＬｎ＋１とＦＧとの間の電気容量、Ｃｐｇは、ＣＧとＦＧとの間の電気容量、ＣＡＡは、ＡＡとＦＧとの間の電気容量、Ｖｐｇは、ＣＧの電位、ＶＡＡは、ＡＡの電位である。
また、Ｑｍｉｎは、ＦＧ内の最小電荷量、Ｑｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈｎは、ＢＬｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎは、ＢＬｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈｎ＋１は、ＢＬｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎ＋１は、ＢＬｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、ＥｔｈＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
さらに、Δは、前記複数のビット線に与える電位Vbitを、
Vbit = ｋ×Vmin（ｋは自然数）
とするための調整値であり、０≦Δ＜Vminの範囲内の値とする。
ことを特徴とするマルチドットフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチドットフラッシュメモリ(MDF: Multi-dot flash memory)の書き込み／消去制御技術に関する。
【背景技術】
【０００２】
ファイルメモリ市場を席巻しているＮＡＮＤフラッシュメモリは、書き込み／消去を行うトンネル絶縁膜がセルのトランジスタ特性を決定するゲート絶縁膜を兼ねており、書き込み／消去を繰り返すことによる性能劣化が大きな問題となっている。このようなトンネル絶縁膜の信頼性の問題については、例えば、非特許文献１に開示される。
【０００３】
また、ＮＡＮＤフラッシュメモリは、ランダム書き込みできないため、高速大容量のデータ記録には向いていない。そのため、動画をリアルタイムで記録するには、大容量のバッファメモリが必要である。
【０００４】
ＮＡＮＤフラッシュメモリのメモリセル構造としては、主に、電荷保持にフローティングゲートを利用するフローティングゲート型と、窒化膜等に多く含まれる局所トラップからなる電荷蓄積層を利用する局所トラップ型とが知られているが、どちらも30nm以降の世代での微細化に対応できるかどうか、次の点で疑問が残る。
【０００５】
まず、現在、商業的に広く用いられているフローティングゲート型では、微細化を妨げる重大な問題として、互いに隣接する２つのフローティングゲート間の干渉効果（セル間干渉）がある。
【０００６】
このセル間干渉については、例えば、非特許文献２に開示される。
【０００７】
この問題を解決する最も手っ取り早い方法は、チャネル及びフローティングゲート間を埋めるトンネル絶縁膜と、フローティングゲート及びコントロールゲート間を生める電極間絶縁膜（例えば、IPD(Inter-Polysilicon Dielectric)との両方を薄膜化し、横方向のシュリンクと同時に縦方向のシュリンクも実施することである。
【０００８】
これは、スケーリング則（例えば、非特許文献３を参照）に則ったやり方で、もっとも有効な方法ではあるが、トンネル絶縁膜を通じて書き込み／消去を行わなければならないため、書き込み時にはフローティングゲート側で電荷トラップが発生し、消去時には基板側で電荷トラップが発生する。
【０００９】
このため、メモリセルに関して、書き込み／消去回数の増加と共に、書き込み状態のときの閾値と消去状態のときの閾値との差（閾値ウィンドウ）が狭くなる。
【００１０】
このように、不揮発性メモリ特有のトンネル絶縁膜の信頼性の問題に対処するため、トンネル絶縁膜の薄膜化は難しい。従って、フローティングゲート型のＮＡＮＤフラッシュメモリの微細化は、横方向のシュリンクのみ行う歪んだスケーリングとなっている。これが、セル間干渉効果による問題を顕在化させている。
【００１１】
一方、局所トラップ型では、構造上、セル間干渉が少なく、その上、トンネル絶縁膜のリーク現象がトンネル絶縁膜中に発生したリークパスに関わる局所トラップに限定されるため、リーク耐性にも優れている（例えば、非特許文献４を参照）。
【００１２】
これらの点から、フローティングゲート型メモリセルの微細化が終焉を迎えた後の本命として、局所トラップ型メモリセルが期待されている。
【００１３】
局所トラップ型では、トンネル絶縁膜が薄いため、フローティングゲート型に比べてトンネル電子のエネルギーが低く、トンネル絶縁膜中での電荷トラップが発生し難いという利点もある。
【００１４】
しかし、局所トラップ型においても、書き込み／消去を繰り返せば、フローティングゲート型と同様に、トンネル絶縁膜中の電荷トラップが発生する。このトラップは、当然にトンネル絶縁膜の信頼性の問題を顕在化する。
【００１５】
また、局所トラップ型で微細化を進めると、電荷蓄積層の局所トラップ数が減少し、蓄積できる電荷量も減少するという本質的な欠点を有する。このため、微細化されたメモリセルでは、電荷蓄積層の局所トラップからほんの僅かの電荷が抜けても、それがメモリセルの閾値に与える影響は甚大となる。
【００１６】
例えば、電荷蓄積層のトラップ密度を1x1012cm-2とすると、平面サイズが20nmx20nmのコントロールゲートの場合の電荷蓄積層のトラップ数は僅か4個となる。そのうちたった１個のトラップがリークパスに連なってしまえば、全体の25％の電荷を失うことになる。
【００１７】
このような局所トラップ数のばらつきは、メモリセルの動作を不安定にする。
【００１８】
即ち、電荷蓄積層の局所トラップ数（保持電子数）が少なくなり、メモリセルの書き込み状態と消去状態との間の閾値スウィングが小さくなる状況のもと、さらに、このような局所トラップ数のばらつきを考慮すると、閾値ウィンドウが確保できなくなったり、極端に狭くなったりして、読み出しを行うことができなくなる。
【００１９】
このような状況のもと、量子ドットメモリという次世代メモリが提案されている。
【００２０】
これには、大きく分けて二つの種類がある。
【００２１】
一つは、単独の量子ドットの位置制御及び品質維持が困難なことを考慮し、バラツキのある多数の量子ドットを１つの集合体として利用する技術である。
【００２２】
例えば、書き込み特性を改善するためにトンネル絶縁膜中に複数の量子ドットを埋め込む。この技術については、例えば、非特許文献５に開示される。また、量子ドットそのものを局所トラップの代わりに用いることも可能である。
【００２３】
これらの技術は、従来のメモリセルの特性を部分的に改善できるが、１つのフローティングゲートに対応して複数の量子ドットを埋め込むため、フローティングゲート自体は量子ドット的性質が見られるほど微細化できないし、本質的な進歩も望めない。その上、量子ドット層を含むトンネル絶縁膜の信頼性は、量子ドットが存在するためにフローティングゲート型のトンネル絶縁膜の信頼性より悪くなるため、製造コストも増大する。
【００２４】
もう一つは、量子ドットをフローティングゲートとして使う技術である。
【００２５】
GaAs基板に正四面体の溝を掘り込んだ縦構造を基本とし、位置ばらつき無しに溝の谷部に10nmのフローティングゲートを自己整合的に形成する（例えば、非特許文献６を参照）。
【００２６】
例えば、電子１個の有無でデータを記憶するため、テラビット級のスケーリングに対応できる。しかし、実際には溝の開口部が数ミクロンのサイズになるため、セル占有面積はシリコン基板を用いたファイルメモリに比べて遥かに大きくなる。
【００２７】
つまり、セルの微細化の鍵は、この開口部の微細化にある。また、溝の開口部の微細化については、ソース／ドレインが縦に設置されていることから、GaAs基板の薄膜化の限界にも制限される。また、GaAs基板は、ビットコストを上昇させるので、そもそもファイルメモリには適していない。
【００２８】
ところで、量子ドット又はシリコンナノドットを利用したメモリ原理については、既に多くの提案がなされている（例えば、特許文献１〜７及び非特許文献７，８を参照）。
【００２９】
しかし、これらはあくまでメモリ原理について提案するものであり、これをＮＡＮＤフラッシュメモリのようなフラッシュメモリとして完成させるには、様々な問題を解決しなければならない。
【００３０】
そのような問題の一つにメモリセルアレイアーキティチャーがある。
【００３１】
メモリセルアレイアーキテクチャーを完成させて、はじめて、フローティングゲート内に蓄積される電荷（電子又は正孔）の量を１個又はそれ以上の単位で制御し、１つのメモリセルに２ビット以上のデータを記憶する次世代多値メモリ(next generation multi-level memory)、即ち、微細化及び信頼性の問題を解消したランダム書き込み可能なマルチドットフラッシュメモリを確立できることになるからである。
【００３２】
このように、シリコンテクノロジーを用い、ゲート絶縁膜とトンネル絶縁膜とを別々にすることで信頼性の問題を解消し、フローティングゲートが量子ドット的な振る舞いを見せるサイズでも動作し、さらにランダム書き込みが可能な新しいメモリセルアレイアーキティチャーの開発が望まれている。
【００３３】
また、次世代ファイルメモリとしてのマルチドットフラッシュメモリの新しいメモリセルアレイアーキテクチャーを用いた書き込み／消去制御技術の開発も重要である。具体的には、次世代ファイルメモリを実現するには、書き込み／消去の低消費電力化が必須となる。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開２００３−２４３６１５号公報
【特許文献２】特開２００４−２４１７８１号公報
【特許文献３】特開２００５−１７５２２４号公報
【特許文献４】特開２００５−２５２２６６号公報
【特許文献５】特開２００６−１４０４８２号公報
【特許文献６】特開２００６−２６９６６０号公報
【特許文献７】特開２００６−３２９７０号公報
【非特許文献】
【００３５】
【非特許文献１】舛岡不二雄監修、“フラッシュメモリ技術ハンドブック”、オンデマンド出版、1993年8月発刊
【非特許文献２】Andrea Ghetti, Luca Bortesi and Loris Vendrame, “3D Simulation study of gate coupling and gate cross-interference in advanced floating gate non-volatile memories”, Solid-State Electronics, vol. 49, Issue 11, Nov. 2005, Pages 1805-1812.
【非特許文献３】R. H. Dennard et al., “Design of ion-implanted MOSFET's with very small physical dimensions”, IEEE J. of SSC, vol. 9, no. 5, pp. 256-268, 1974.
【非特許文献４】SONY CX-PAL52号、宇宙を旅したデバイス 低コスト混載用不揮発性メモリデバイス技術“MONOS”
【非特許文献５】R. Ohba, N. Sugiyama, J. Koga, and S. Fujita, “Silicon nitride memory with double tunnel junction”, 2003 Symposium on VLSI Technology Dig. Tech. Paper.
【非特許文献６】M. Shima, Y. Sakuma, T. Futatsugi, Y. Awano, and N. Yokoyama, "Tetrahedral shaped recess channel HEMT with a floating quantum dot gate," IEDM Tech. Dig., pp. 437 - 440, December 1998.
【非特許文献７】k. Nishiguchi, H. Inokawa, Y. Ono, A. Fujiwara, and Y. Takahashi, “Multilevel memory using an electrically formed single-electron box”, APPLIED PHYSICS LETTERS, VOLUME 85, NUMBER 7, pp. 1277 - 1279, 16 August, 2004.
【非特許文献８】T. Goto et al., “Molecular-Mediated Single-Electron Devices Operating at Room Temperature”, Japanese Journal of Applied Physics, Vol.45, No. 5A, 2006, pp. 4285 - 4289
【発明の概要】
【発明が解決しようとする課題】
【００３６】
本発明は、マルチドットフラッシュメモリの新しいメモリセルアレイアーキテクチャーにおいて、書き込み／消去の低消費電力化を実現する制御技術を提案する。
【課題を解決するための手段】
【００３７】
(1)   本発明の第一例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを備える。
【００３８】
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートから前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶｎ（＞０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数１】
2011040138.tif 000003
【００３９】
の範囲内の値に設定する。
【００４０】
但し、前記ｎ番目に存在するビット線をＢＬｎとし、前記ｎ＋１番目に存在するビット線をＢＬｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、
Ｃｎは、ＢＬｎとＦＧとの間の電気容量、Ｃｎ＋１は、ＢＬｎ＋１とＦＧとの間の電気容量、Ｃｐｇは、ＣＧとＦＧとの間の電気容量、ＣＡＡは、ＡＡとＦＧとの間の電気容量、Ｖｐｇは、ＣＧの電位、ＶＡＡは、ＡＡの電位である。
【００４１】
また、Ｑｍｉｎは、ＦＧ内の最小電荷量、Ｑｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈｎは、ＢＬｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎは、ＢＬｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈｎ＋１は、ＢＬｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎ＋１は、ＢＬｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、ＥｔｈＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
【００４２】
(2)   本発明の第二例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを備える。
【００４３】
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートから前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶｎ（＜０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数２】
2011040138.tif 000004
【００４４】
の範囲内の値に設定する。
【００４５】
但し、前記ｎ番目に存在するビット線をＢＬｎとし、前記ｎ＋１番目に存在するビット線をＢＬｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、
Ｃｎは、ＢＬｎとＦＧとの間の電気容量、Ｃｎ＋１は、ＢＬｎ＋１とＦＧとの間の電気容量、Ｃｐｇは、ＣＧとＦＧとの間の電気容量、ＣＡＡは、ＡＡとＦＧとの間の電気容量、Ｖｐｇは、ＣＧの電位、ＶＡＡは、ＡＡの電位である。
【００４６】
また、Ｑｍｉｎは、ＦＧ内の最小電荷量、Ｑｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈｎは、ＢＬｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎは、ＢＬｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈｎ＋１は、ＢＬｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎ＋１は、ＢＬｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、ＥｔｈＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
【００４７】
(3)   本発明の第三例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御する制御回路とを備える。
【００４８】
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートの一端側から前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶｎ（＞０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数３】
2011040138.tif 000005
【００４９】
とし、
前記制御回路は、前記選択されたフローティングゲートの他端側から前記第一方向に向かってｎ番目に存在するビット線の電位をＶｎ（＜０）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数４】
2011040138.tif 000006
【００５０】
とし、
前記制御回路は、前記選択されたフローティングゲートの一端側及び他端側に存在する複数のビット線の電位を、前記選択されたフローティングゲートに最も近いビット線から逐次的に決定する。
【００５１】
但し、前記ｎ番目に存在するビット線をＢＬｎとし、前記ｎ＋１番目に存在するビット線をＢＬｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、Ｃｎは、ＢＬｎとＦＧとの間の電気容量、Ｃｎ＋１は、ＢＬｎ＋１とＦＧとの間の電気容量、Ｃｐｇは、ＣＧとＦＧとの間の電気容量、ＣＡＡは、ＡＡとＦＧとの間の電気容量、Ｖｐｇは、ＣＧの電位、ＶＡＡは、ＡＡの電位である。
【００５２】
また、Ｑｍｉｎは、ＦＧ内の最小電荷量、Ｑｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈｎは、ＢＬｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎは、ＢＬｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈｎ＋１は、ＢＬｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎ＋１は、ＢＬｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、ＥｔｈＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
【００５３】
さらに、Δは、前記複数のビット線に与える電位Vbitを、
Vbit = ｋ×Vmin（ｋは自然数）
とするための調整値であり、０＜Δ＜Vminの範囲内の値とする。
【００５４】
(4)   本発明の第四例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御し、かつ、前記書き込み／消去後のペリファイ時に前記複数のビット線の電位をＶｐａｓｓにする制御回路とを備える。
【００５５】
前記制御回路は、前記書き込み／消去の対象となる選択されたフローティングゲートの一端側から前記第一方向に向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶｎ（＞Ｖｐａｓｓ）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数５】
2011040138.tif 000007
【００５６】
とし、
前記制御回路は、前記選択されたフローティングゲートの他端側から前記第一方向に向かってｎ番目に存在するビット線の電位をＶｎ（＜Ｖｐａｓｓ）としたとき、前記選択されたフローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数６】
2011040138.tif 000008
【００５７】
とし、
前記制御回路は、前記選択されたフローティングゲートの一端側及び他端側に存在する複数のビット線の電位を、前記選択されたフローティングゲートに最も近いビット線から逐次的に決定する。
【００５８】
但し、前記ｎ番目に存在するビット線をＢＬｎとし、前記ｎ＋１番目に存在するビット線をＢＬｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、Ｃｎは、ＢＬｎとＦＧとの間の電気容量、Ｃｎ＋１は、ＢＬｎ＋１とＦＧとの間の電気容量、Ｃｐｇは、ＣＧとＦＧとの間の電気容量、ＣＡＡは、ＡＡとＦＧとの間の電気容量、Ｖｐｇは、ＣＧの電位、ＶＡＡは、ＡＡの電位である。
【００５９】
また、Ｑｍｉｎは、ＦＧ内の最小電荷量、Ｑｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈｎは、ＢＬｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎは、ＢＬｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈｎ＋１は、ＢＬｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎ＋１は、ＢＬｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、ＥｔｈＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
【００６０】
さらに、Δは、前記複数のビット線に与える電位Vbitを、
Vbit = ｋ×Vmin（ｋは自然数）
とするための調整値であり、０＜Δ＜Vminの範囲内の値とする。
【００６１】
(5)   本発明の第五例に係わるマルチドットフラッシュメモリは、半導体基板に平行な第一方向に並んで配置され、前記第一方向に交差する前記半導体基板に平行な第二方向に延びる複数のアクティブエリアと、前記複数のアクティブエリア上に配置され、前記第一方向に並んで配置される複数のフローティングゲートと、前記複数のフローティングゲート上に配置され、前記第一方向に延びるワード線と、前記複数のフローティングゲート間に配置され、前記第二方向に延びる複数のビット線と、書き込み／消去時に前記複数のビット線の電位を制御し、かつ、前記書き込み／消去後のペリファイ時に前記複数のビット線の電位をＶｐａｓｓにする制御回路とを備える。
【００６２】
前記制御回路は、前記書き込み／消去の対象となる選択された第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第一フローティングゲート側の半分に対して、前記第一フローティングゲートから前記第二フローティングゲートに向かってｎ（ｎは、自然数）番目に存在するビット線の電位をＶｎ（＞Ｖｐａｓｓ）とし、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第二フローティングゲート側の半分に対して、前記第二フローティングゲートから前記第一フローティングゲートに向かってｎ番目に存在するビット線の電位をＶｎ（＞Ｖｐａｓｓ）としたとき、前記第一又は第二フローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数７】
2011040138.tif 000009
【００６３】
とし、
前記制御回路は、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第一フローティングゲート側の半分に対して、前記第一フローティングゲートから前記第二フローティングゲートに向かってｎ番目に存在するビット線の電位をＶｎ（＜Ｖｐａｓｓ）とし、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうち前記第二フローティングゲート側の半分に対して、前記第二フローティングゲートから前記第一フローティングゲートに向かってｎ番目に存在するビット線の電位をＶｎ（＜Ｖｐａｓｓ）としたとき、前記第一又は第二フローティングゲートからｎ＋１番目に存在するビット線の電位Ｖｎ＋１を、
【数８】
2011040138.tif 000010
【００６４】
とし、
前記制御回路は、前記第一及び第二フローティングゲートの間に存在する複数のビット線の電位を、前記第一又は第二フローティングゲートに最も近いビット線から逐次的に決定し、前記第一及び第二フローティングゲートの間に存在する複数のビット線のうちその中央に位置するビット線の電位をＶｃｅｎｔｅｒとしたとき、前記第一及び第二フローティングゲートの間に存在する各々のビット線の電位からＶｐａｓｓを引いた値の絶対値のうち、｜Ｖｃｅｎｔｅｒ−Ｖｐａｓｓ｜を最小値にする。
【００６５】
但し、前記ｎ番目に存在するビット線をＢＬｎとし、前記ｎ＋１番目に存在するビット線をＢＬｎ＋１とし、これらの間のフローティングゲートをＦＧとし、ＦＧ上のコントロールゲートをＣＧとし、ＦＧ下のアクティブエリアをＡＡとしたとき、Ｃｎは、ＢＬｎとＦＧとの間の電気容量、Ｃｎ＋１は、ＢＬｎ＋１とＦＧとの間の電気容量、Ｃｐｇは、ＣＧとＦＧとの間の電気容量、ＣＡＡは、ＡＡとＦＧとの間の電気容量、Ｖｐｇは、ＣＧの電位、ＶＡＡは、ＡＡの電位である。
【００６６】
また、Ｑｍｉｎは、ＦＧ内の最小電荷量、Ｑｍａｘは、ＦＧ内の最大電荷量、Ｅｔｈｎは、ＢＬｎとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎは、ＢＬｎとＦＧとの間の絶縁膜の厚さ、Ｅｔｈｎ＋１は、ＢＬｎ＋１とＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｎ＋１は、ＢＬｎ＋１とＦＧとの間の絶縁膜の厚さ、Ｅｔｈｐｇは、ＣＧとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄｐｇは、ＣＧとＦＧとの間の絶縁膜の厚さ、ＥｔｈＡＡは、ＡＡとＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値、ｄＡＡは、ＡＡとＦＧとの間の絶縁膜の厚さである。
【００６７】
さらに、Δは、前記複数のビット線に与える電位Vbitを、
Vbit = ｋ×Vmin（ｋは自然数）
とするための調整値であり、０＜Δ＜Vminの範囲内の値とする。
【発明の効果】
【００６８】
本発明によれば、マルチドットフラッシュメモリの新しいメモリセルアレイアーキテクチャーにおいて、書き込み／消去の低消費電力化を実現できる。
【図面の簡単な説明】
【００６９】
【図１】メモリセルアレイを示す図である。
【図２】電荷の移動を示す図である。
【図３】偶奇ばらつきを示す図である。
【図４】メモリセルアレイを示す図である。
【図５】電荷の移動を示す図である。
【図６】電荷の移動を示す図である。
【図７】書き込み動作を示す図である。
【図８】消去動作を示す図である。
【図９】ビット線の電位を示す図である。
【図１０】ペリファイ動作を示す図である。
【図１１】ビット線の電位を示す図である。
【図１２】書き込み動作を示す図である。
【図１３】消去動作を示す図である。
【図１４】ビット線の電位を示す図である。
【図１５】ペリファイ動作を示す図である。
【図１６】ビット線の電位を示す図である。
【図１７】メモリセルを示す図である。
【図１８】メモリセルの等価回路を示す図である。
【図１９】メモリセルに生じる容量を示す図である。
【図２０】周辺回路を示す図である。
【図２１】メモリセルアレイを示す図である。
【図２２】ビット線の電位を逐次的に決める動作を示す図である。
【図２３】ビット線の電位を逐次的に決める動作を示す図である。
【図２４】書き込み動作を示す図である。
【図２５】消去動作を示す図である。
【図２６】書き込み動作を示す図である。
【図２７】消去動作を示す図である。
【図２８】書き込み動作を示す図である。
【図２９】消去動作を示す図である。
【図３０】ビット線の電位を示す図である。
【図３１】書き込み動作を示す図である。
【図３２】消去動作を示す図である。
【図３３】書き込み動作を示す図である。
【図３４】消去動作を示す図である。
【図３５】ビット線の電位を示す図である。
【図３６】Δによる調整前後のビット線の電位を示す図である。
【図３７】偶奇ばらつきを示す図である。
【図３８】ゲート電位を与えるタイミングを示す図である。
【図３９】フローティングゲート内の電荷量の増加を示す図である。
【図４０】電荷保持特性を示す図である。
【図４１】書き込み時の電荷トラップを示す図である。
【図４２】消去時の電荷トラップを示す図である。
【図４３】読み出し動作の例を示す図である。
【図４４】メモリセルアレイの構成例を示す図である。
【図４５】メモリセルアレイの構成例を示す図である。
【図４６】読み出し時の様子を示す図である。
【図４７】読み出し時の様子を示す図である。
【図４８】読み出し時の様子を示す図である。
【図４９】読み出し時の様子を示す図である。
【図５０】三次元化されたマルチドットフラッシュメモリを示す図である。
【図５１】三次元化されたマルチドットフラッシュメモリを示す図である。
【図５２】メモリセルアレイ及び周辺回路を示す図である。
【図５３】メモリセルアレイの切り替え方法を示す図である。
【図５４】メモリセルアレイの切り替え方法を示す図である。
【図５５】メモリセルアレイの切り替え方法を示す図である。
【図５６】メモリセルアレイの切り替え方法を示す図である。
【図５７】二重ＳＯＩ基板の製造方法を示す図である。
【図５８】本発明のデバイスの製造方法を示す図である。
【図５９】本発明のデバイスの製造方法を示す図である。
【図６０】本発明の製造方法によるデバイス構造を示す図である。
【図６１】本発明の製造方法によるデバイス構造を示す図である。
【発明を実施するための最良の形態】
【００７０】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００７１】
１．  マルチドットフラッシュメモリのメモリセルアレイアーキテクチャー  
(1)   第一例  
メモリセルアレイアーキテクチャーの第一例については、国際特許出願（ＰＣＴ／ＪＰ２００８／０５３６８８）に開示されている。
【００７２】
本明細書では、マルチドットフラッシュメモリを、フローティングゲート内に蓄積される電荷（電子又は正孔）の量を１個又はそれ以上の単位で制御し、１つのメモリセルに２ビット以上のデータを記憶する次世代多値メモリと定義する。
【００７３】
図１は、メモリセルアレイアーキテクチャーの第一例を示す鳥瞰図である。また、図２は、図１のメモリセルアレイの第一方向の断面図である。
【００７４】
アクティブエリア（例えば、半導体基板、半導体層など）ＡＡ，・・・は、第一方向にライン＆スペースで配置され、アクティブエリアＡＡ，・・・のラインは、第二方向に延びる。ビット線ＢＬ，・・・は、アクティブエリアＡＡ，・・・の間のスペース上に配置され、第二方向に延びる。アクティブエリアＡＡ，・・・間のスペースは、素子分離エリア（例えば、STI: shallow trench isolation）となる。
【００７５】
アクティブエリアＡＡ，・・・上であってビット線ＢＬ，・・・の間のスペースには、フローティングゲートＦＧ，・・・がアレイ状に配置される。フローティングゲートＦＧ，・・・は、左右２本のビット線ＢＬ（Ｌ），ＢＬ（Ｒ）によって挟み込まれる。
【００７６】
アクティブエリアＡＡ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、ゲート絶縁膜が配置される。また、ビット線ＢＬ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、トンネル絶縁膜が配置される。このように、ゲート絶縁膜とトンネル絶縁膜とを別々にすることで信頼性の問題を解消する。
【００７７】
フローティングゲートＦＧ，・・・上には、コントロールゲートＣＧ，・・・が配置される。フローティングゲートＦＧ，・・・とコントロールゲートＣＧ，・・・との間のスペースには、電極間絶縁膜（例えば、IPD）が配置される。コントロールゲートＣＧ，・・・上には、ワード線ＷＬ，・・・が配置される。ワード線ＷＬ，・・・は、第一方向に延び、第一方向に並んで配置されるコントロールゲートＣＧ，・・・に共通に接続される。
【００７８】
このような構造を有するマルチドットフラッシュメモリにおいては、図２に示すように、ワード線ＷＬに印加するゲート電位VGと、左側ビット線ＢＬ（Ｌ）に印加する電位V1と、右側ビット線ＢＬ（Ｒ）に印加する電位V2とを制御することにより、フローティングゲートＦＧに対する電荷の注入／放出を行うことができる。
【００７９】
このように、フローティングゲートＦＧの左右に存在する２つのトンネル絶縁膜のうちの１つを書き込み時の電荷注入に使用し、かつ、他の１つを消去時の電荷放出に使用する、という点が、マルチドットフラッシュメモリの特徴の一つである。
【００８０】
このようにすることで、トンネル絶縁膜に流れるトンネル電流（電子の流れ）の向きは常に一定になるため、トンネル絶縁膜の信頼性を向上させることができる。
【００８１】
また、トンネル絶縁膜とゲート絶縁膜とを別々にすることにより、書き込み／消去時に発生する電荷トラップの影響がゲート絶縁膜に及ぶことがなく、読み出し時の閾値電圧Vthのシフトを抑えることができる。
【００８２】
(2)   第二例  
メモリセルアレイアーキテクチャーの第二例については、特願２００９−４２５４８号に開示されている。
【００８３】
マルチドットフラッシュメモリは、その原理上、フローティングゲート内の電荷量を１個単位、又は、２個以上ながら少数の電荷単位で制御するため、フローティングゲートのサイズを十分に小さくすることが、量子ドット効果による多値化に有効である。
【００８４】
しかし、図１及び図２のメモリセルアレイアーキテクチャーにおいて、フローティングゲートのサイズを十分に小さくすることは、フォトリソグラフィによる加工サイズの技術的限界や製造コストの面から、非常に難しい。
【００８５】
例えば、EUV(extreme ultraviolet)を用いる技術は、原理的には、線幅20 nmを実現できるが、実用化には至っていない。仮に、実用化されても、製造コストが非常に高くなることが予想される。また、当然に、EUVを用いる技術でも、加工サイズの技術的限界があることに間違いない。
【００８６】
このような状況の下、プロセス上の工夫により微細加工を実現する技術が提案されている。この技術は、側壁絶縁膜(side-wall insulating film)を利用して微細マスクパターンを形成する点に特徴を有し、側壁スペーサ転写プロセス(side-wall spacer lithography process)又は自己整合ダブルパターニングプロセス(self-aligned double patterning process)と称されている。
【００８７】
従って、マルチドットフラッシュメモリのフローティングゲートの加工にこのプロセスを用いることは非常に有効である。
【００８８】
しかし、側壁スペーサ転写プロセスを用いると、複数のフローティングゲートの側面形状やフローティング間のビット線の幅などにばらつきが発生する。
【００８９】
具体的には、微細ライン＆スペースマスクパターンの一端側から奇数番目のパターンにより加工されたフローティングゲートの側面形状と、その一端側から偶数番目のパターンにより加工されたフローティングゲートの側面形状とが、交互に異なり、また、これに起因し、ビット線の幅が周期的に異なる。
【００９０】
このようなばらつきは、「偶奇ばらつき」と称される。
【００９１】
この偶奇ばらつきは、１つのフローティングゲートについてみると、同一方向に存在する二つの側面の形状が異なる、ということになり、また、同一方向に隣接する二つのフローティングゲートについてみると、互いに対向する二つの側面の形状が対称的、即ち、概ね線対称又は概ね同じである、ということになる。
【００９２】
図３は、偶奇ばらつきを模式的に示している。
【００９３】
エリアＡ内の隣接する二つのフローティングゲートＦＧは、同一のコア層の二つの側面上に形成された二つの側壁絶縁膜を利用して加工されたものであり、その形状が対称的である。即ち、コア層側（内側）の二つの側面が斜めになっている。
【００９４】
この側面の傾斜の度合いをテーパー角θで表すと、エリアＡ内の隣接する二つのフローティングゲートＦＧのコア層側の二つの側面のテーパー角θ（＝θmin）は、コア層側とは反対側（外側）の二つの側面のテーパー角θ（＝θmax）よりも小さい。
【００９５】
但し、テーパー角は、フローティングゲート（ＦＧ）の底面と側面とのなす角度として定義される。
【００９６】
同様に、エリアＢ内の隣接する二つのフローティングゲートＦＧは、同一のコア層の二つの側面上に形成された二つの側壁絶縁膜を利用して加工されたものであり、その形状が対称的である。
【００９７】
即ち、エリアＢ内の隣接する二つのフローティングゲートＦＧのコア層側の二つの側面のテーパー角θ（＝θmin）は、コア層側とは反対側（外側）の二つの側面のテーパー角θ（＝θmax）よりも小さい。
【００９８】
θmaxは、概ね９０°であり、θminは、９０°よりも小さい角度である。
【００９９】
この偶奇ばらつきの一因は、同一のコア層を元に形成される二つの側壁絶縁膜の形状の対称性にあると考えられる。
【０１００】
また、フローティングゲートＦＧの偶奇ばらつきに起因し、フローティングゲートＦＧの間隔Ｌmin/Ｌmaxも周期的に変化する。このフローティングゲートＦＧの間隔Ｌmin/Ｌmaxの周期的変化は、フローティングゲートＦＧの間に配置されるビット線の幅の周期的変化をもたらす。
【０１０１】
このようなビット線の幅の変化は、「偶奇差」と称される。
【０１０２】
ここで、ビット線の幅とは、（ビット線の下面の幅＋ビット線の上面の幅）／２で定義されるものとする。
【０１０３】
メモリセルアレイアーキテクチャーの第二例は、偶奇ばらつき及び偶奇差を積極的に利用するものである。具体的には、偶奇ばらつき及び偶奇差の周期性を利用し、この周期性に対応させて、フローティングゲート内へ電荷を供給するビット線としての電荷供給専用線と、フローティングゲート内からの電荷を受け入れるビット線としての電荷受入専用線とを、周期的に配置する。
【０１０４】
また、フローティングゲートを挟み込む二つのビット線のうち、どちらを電荷供給専用線とし、どちらを電荷受入線とするか、については、そのフローティングゲートの二つの側面の形状の相違を考慮する。
【０１０５】
即ち、一つの方法は、フローティングゲートの二つの側面のうち、大きなテーパー角θmaxを持つ側面側に電荷供給専用線を配置し、小さなテーパー角θminを持つ側面側に電荷受入専用線を配置する。小さなテーパー角θminを持つ側面側に電荷受入専用線を配置するのは、フローティングゲートの底面と側面とのなす角度が鋭角となり、フローティングゲートから電荷受入専用線に電荷を移動し易くなるためである。
【０１０６】
もう一つの方法は、例えば太くなったビット線側を電荷供給専用線に、細くなったビット線を電荷受入専用線に配置する。こうすることで、小さなテーパー角θminを持つ側面側に電荷受入専用線を配置するのは、フローティングゲートの底面と側面とのなす角度が鋭角となり、フローティングゲートから電荷受入専用線に電荷を移動し易くなるためである。
【０１０７】
このようなメモリセルアレイアーキテクチャーを採用することで、側壁スペーサ転写プロセスの採用が可能になり、マルチドットフラッシュメモリが実現可能になる。
【０１０８】
図４は、メモリセルアレイアーキテクチャーの第二例を示す鳥瞰図である。また、図５及び図６は、図４のメモリセルアレイの第一方向の断面図である。
【０１０９】
アクティブエリア（例えば、半導体基板、半導体層など）ＡＡ，・・・は、第一方向にライン＆スペースで配置され、アクティブエリアＡＡ，・・・のラインは、第二方向に延びる。ビット線ＢＬｓ，ＢＬｒ，・・・は、アクティブエリアＡＡ，・・・の間のスペース上に配置され、第二方向に延びる。アクティブエリアＡＡ，・・・間のスペースは、素子分離エリア（例えば、STI: shallow trench isolation）となる。
【０１１０】
アクティブエリアＡＡ，・・・上であってビット線ＢＬｓ，ＢＬｒ，・・・の間のスペースには、フローティングゲートＦＧ，・・・がアレイ状に配置される。フローティングゲートＦＧ，・・・は、２本のビット線ＢＬｓ，ＢＬｒによって挟み込まれる。
【０１１１】
アクティブエリアＡＡ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、ゲート絶縁膜が配置される。また、ビット線ＢＬｓ，ＢＬｒ，・・・とフローティングゲートＦＧ，・・・との間のスペースには、トンネル絶縁膜が配置される。このように、ゲート絶縁膜とトンネル絶縁膜とを別々にすることで信頼性の問題を解消する。
【０１１２】
ここで、フローティングゲートＦＧ，・・・の各々は、第一方向の二つの側面の形状が異なり、かつ、第一方向に隣接する二つのフローティングゲートＦＧ，・・・は、互いに対向する二つの側面の形状が対称的である。
【０１１３】
例えば、図４乃至図６において、左側から１番目のフローティングゲートＦＧの右側側面と、左側から２番目のフローティングゲートＦＧの左側側面とは、対称的であり、左側から２番目のフローティングゲートＦＧの右側側面と、左側から３番目のフローティングゲートＦＧの左側側面とは、対称的である。
【０１１４】
また、左側から奇数番目のフローティングゲートＦＧ，・・・、例えば、左側から１番目と３番目のフローティングゲートＦＧは、同じ形状を有している。具体的には、左側側面が斜めであり、右側側面がほぼ垂直である。即ち、左側側面のテーパー角θminは、右側側面のテーパー角θmaxよりも小さい。
【０１１５】
同様に、左側から偶数番目のフローティングゲートＦＧ，・・・、例えば、左側から２番目と４番目のフローティングゲートＦＧは、同じ形状を有している。具体的には、右側側面が斜めであり、左側側面がほぼ垂直である。即ち、右側側面のテーパー角θminは、左側側面のテーパー角θmaxよりも小さい。
【０１１６】
このようなフローティングゲートＦＧ，・・・の偶奇ばらつきの周期性を利用し、フローティングゲートＦＧ，・・・内へ電荷を供給するビット線（電荷供給専用線）ＢＬｓと、フローティングゲートＦＧ，・・・内からの電荷を受け入れるビット線（電荷受入専用線）ＢＬｒとを、交互に配置する。
【０１１７】
即ち、フローティングゲートＦＧ，・・・の二つの側面のうち、大きなテーパー角θmaxを持つ側面側にビット線（電荷供給専用線）ＢＬｓを配置し、小さなテーパー角minを持つ側面側にビット線（電荷受入専用線）ＢＬｒを配置する。
【０１１８】
小さなテーパー角minを持つ側面側にビット線（電荷受入専用線）ＢＬｒを配置するのは、フローティングゲートＦＧ，・・・の底面と側面とのなす角度が鋭角となり、フローティングゲートＦＧ，・・・からビット線（電荷受入専用線）ＢＬｒに電荷を移動し易くなるためである。
【０１１９】
ビット線（電荷受入専用線）ＢＬｒは、小さなテーパー角minを持つ二つの側面の間に配置されるため、ビット線（電荷受入専用線）ＢＬｒの第一方向の二つの側面は、オーバーハング形状となる。従って、ビット線（電荷受入専用線）ＢＬｒの上面の第一方向の幅は、その下面の第一方向の幅よりも大きくなる。
【０１２０】
また、第一方向に並ぶフローティングゲートＦＧ，・・・の間隔が一定であるとすると、ビット線（電荷受入専用線）ＢＬｒの第一方向の断面積は、ビット線（電荷供給専用線）ＢＬｓの第一方向の断面積よりも小さくなる。即ち、ビット線（電荷受入専用線）ＢＬｒの抵抗値は、ビット線（電荷供給専用線）ＢＬｓの抵抗値よりも高い。
【０１２１】
フローティングゲートＦＧ，・・・上には、コントロールゲートＣＧ，・・・が配置される。フローティングゲートＦＧ，・・・とコントロールゲートＣＧ，・・・との間のスペースには、電極間絶縁膜（例えば、IPD）が配置される。コントロールゲートＣＧ，・・・上には、ワード線ＷＬ，・・・が配置される。ワード線ＷＬ，・・・は、第一方向に延び、第一方向に並んで配置されるコントロールゲートＣＧ，・・・に共通に接続される。
【０１２２】
このような構造を有するマルチドットフラッシュメモリにおいては、ワード線ＷＬに印加するゲート電位VGと、ビット線（電荷供給専用線）ＢＬｓに印加する電位V1と、ビット線（電荷受入専用線）ＢＬｒに印加する電位V2とを制御することにより、フローティングゲートＦＧ，・・・に対する電荷の注入／放出を行うことができる。
【０１２３】
例えば、電荷が電子である場合、  
これら電位の大小関係は、V2 > V1、VG > 0Vとなる。V2は、例えば、正電位であり、V1は、例えば、負電位である。
【０１２４】
具体的には、書き込み時には、図５に示すように、VG = VDD/2、V1 = -VDD、V2 = VDDに設定する。但し、VDDは、電源電位とする。ここで、書き込みとは、フローティングゲートＦＧ内に電子を注入する動作のことをいうものとする。以下、同じ。
【０１２５】
この場合、電子は、ビット線（電荷供給専用線）ＢＬｓからフローティングゲートＦＧ，・・・に注入される。
【０１２６】
また、消去時には、図６に示すように、VG = -VDD、V1 = -VDD、V2 = VDDに設定する。但し、VDDは、電源電位とする。ここで、消去とは、フローティングゲートＦＧ内から電子を放出する動作のことをいうものとする。以下、同じ。
【０１２７】
この場合、電子は、フローティングゲートＦＧ，・・・からビット線（電荷受入専用線）ＢＬｒに放出される。
【０１２８】
以上のように、フローティングゲートＦＧの左右に存在する２つのトンネル絶縁膜のうちの１つを書き込み（電荷注入）に使用し、他の１つを消去（電荷放出）に使用する。
【０１２９】
このようにすることで、トンネル絶縁膜に流れるトンネル電流（電子の流れ）の向きは常に一定になるため、トンネル絶縁膜の信頼性を向上させることができる。
【０１３０】
また、トンネル絶縁膜とゲート絶縁膜とを別々にすることにより、書き込み／消去時に発生する電荷トラップの影響がゲート絶縁膜に及ぶことがなく、読み出し時の閾値電圧Vthのシフトを抑えることができる。
【０１３１】
２．  本発明の原理  
本発明は、書き込み／消去制御技術に関する。
【０１３２】
そこで、まず、図１及び図２のメモリセルアレイアーキテクチャー、又は、図４乃至図６のメモリセルアレイアーキテクチャーを用いたときの書き込み／消去動作の例について説明する。
【０１３３】
(1)   書き込み動作  
図７は、書き込み動作の例を示している。  
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのフローティングゲートＦＧ(Select)内に、その右側に存在するビット線ＢＬ１４から電子を注入する例である。
【０１３４】
この場合、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬ１４をV1（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…の全てをV1にする。また、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬ１３をV2（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，ＢＬ１１，…の全てをV2にする。
【０１３５】
選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)をVG（例えば、V2/2）にし、それ以外のワード線ＷＬを0Vにする。
【０１３６】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬ１４から選択されたフローティングゲートＦＧ(Select)内に注入される。
【０１３７】
(2)   消去動作  
図８は、消去動作の例を示している。  
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのフローティングゲートＦＧ(Select)内から、その左側に存在するビット線ＢＬ１３に、電子を放出する例である。
【０１３８】
この場合、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬ１４をV1（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…の全てをV1にする。また、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬ１３をV2（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，ＢＬ１１，…の全てをV2にする。
【０１３９】
選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)をVG（例えば、V1）にし、それ以外のワード線ＷＬを0Vにする。
【０１４０】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)内から選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬ１３に放出される。
【０１４１】
(3)   課題  
上述の書き込み動作と消去動作は、複数のビット線の電位関係が同じで、選択されたワード線ＷＬ(Select)に印加する電位が異なる。
【０１４２】
例えば、複数のビット線についてみると、図９に示すように、選択されたフローティングゲートＦＧ(Select)よりも右側にあるビット線ＢＬ１４，ＢＬ１５，…の全ては、V1であり、選択されたフローティングゲートＦＧ(Select)よりも左側に存在するビット線ＢＬ１３，ＢＬ１２，ＢＬ１１，…の全ては、V2である。
【０１４３】
しかし、このような電位関係では、書き込み／消去時に、全てのビット線をV1又はV2に設定しなければならないため、消費電力が増大する。また、これに起因し、書き込み／消去のための待ち時間の増大や、昇圧回路のスペックアップによる設計マージンの減少など、といった問題が発生する。
【０１４４】
また、書き込み／消去後には、書き込み／消去が完了したか否かを検証(verify)するペリファイが行われる。そして、書き込み／消去NG（書き込み／消去不足）と判断されると、再び、書き込み／消去を行い、書き込み／消去OK（書き込み／消去完了）と判断されると、書き込み／消去を終了する。
【０１４５】
しかし、ペリファイ時に複数のビット線に印加する電位Vpassは、書き込み／消去時に複数のビット線に印加する電位V1,V2とは大きく異なる。
【０１４６】
従って、書き込み／消去とペリファイとを繰り返し行うと、複数のビット線の電位変化（V1,V2→Vpass→V1,V2）が激しくなり、消費電力の増大や、書き込み／消去のための待ち時間の増大などがさらに顕著となる。
【０１４７】
図１０は、ペリファイ動作の例を示している。  
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのメモリセル（フローティングゲート）ＦＧ(Select)の閾値（電荷量）を検証する例である。
【０１４８】
この場合、選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)をVv-readにし、それ以外のワード線ＷＬをVpassにする。
【０１４９】
ここで、Vv-readは、書き込み／消去により設定する閾値の最小値又は最大値を意味する。また、Vpassは、メモリセルＦＧ(Select)を除くメモリセル（フローティングゲート）ＦＧをその閾値によらずオンにする電位を意味する。
【０１５０】
このため、フローティングゲートＦＧ(Select)の閾値がVv-readよりも大きいか又は小さいかを判断することにより、書き込み／消去が完了しているか否かを検証することができる。
【０１５１】
この時、全てのビット線は、Vpassに設定される。
【０１５２】
そして、例えば、図１１に示すように、書き込み／消去とペリファイとを繰り返し行うと、複数のビット線の電位変化（V1,V2→Vpass→V1,V2）が激しくなり、消費電力の増大や、書き込み／消去のための待ち時間の増大などが発生する。
【０１５３】
(4)   着眼点  
本発明は、書き込み／消去時に、非選択フローティングゲート（非選択メモリセル）の両端にある二つのビット線の電位を同じにする（電位差を零にする）のではなく、その二つのビット線に電位差を設け、その電位差をトンネリング現象による電荷の移動が発生しない値にして低消費電力化を図ろうとする点に着眼したものである。
【０１５４】
即ち、本発明では、書き込み／消去時に、選択されたフローティングゲートＦＧ(Select)よりも左側／右側に存在する複数のビット線の電位の絶対値を、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくしていくことにより、低消費電力化を図る。
【０１５５】
図１２は、書き込み動作の例を示している。  
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのフローティングゲートＦＧ(Select)内に、その右側に存在するビット線ＢＬ１４から電子を注入する例である。
【０１５６】
この場合、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。
【０１５７】
また、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬ１３をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，ＢＬ１１，…をV2(2),V2(3),…にする。
【０１５８】
但し、V1(1)＜V2(1)である。
【０１５９】
また、V1(1)＜０のとき、V1(1)＜V1(2)＜…  であり、V1(1)＞０のとき、V1(1)＞V1(2)＞…  である。
【０１６０】
また、V2(1)＞０のとき、V2(1)＞V2(2)＞V2(3)＞…  であり、V2(1)＜０のとき、V2(1)＜V2(2)＜V2(3)＜…  である。
【０１６１】
選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)をVG（例えば、V2(1)/2）にし、それ以外のワード線ＷＬを0Vにする。
【０１６２】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬ１４から選択されたフローティングゲートＦＧ(Select)内に注入される。
【０１６３】
また、選択されたフローティングゲートＦＧ(Select)よりも左側／右側に存在する複数のビット線の電位の絶対値は、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０１６４】
図１３は、消去動作の例を示している。  
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのフローティングゲートＦＧ(Select)内から、その左側に存在するビット線ＢＬ１３に、電子を放出する例である。
【０１６５】
この場合、選択されたフローティングゲートＦＧ(Select)の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。
【０１６６】
また、選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬ１３をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，ＢＬ１１，…をV2(2),V2(3),…にする。
【０１６７】
但し、V1(1)＜V2(1)である。
【０１６８】
また、V1(1)＜０のとき、V1(1)＜V1(2)＜…  であり、V1(1)＞０のとき、V1(1)＞V1(2)＞…  である。
【０１６９】
また、V2(1)＞０のとき、V2(1)＞V2(2)＞V2(3)＞…  であり、V2(1)＜０のとき、V2(1)＜V2(2)＜V2(3)＜…  である。
【０１７０】
選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)をVG（例えば、V1(1)）にし、それ以外のワード線ＷＬを0Vにする。
【０１７１】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)内から選択されたフローティングゲートＦＧ(Select)の左側のビット線ＢＬ１３に放出される。
【０１７２】
また、選択されたフローティングゲートＦＧ(Select)よりも左側／右側に存在する複数のビット線の電位の絶対値は、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０１７３】
(5)   効果  
本発明の原理によれば、例えば、図１４に示すように、選択されたフローティングゲートＦＧ(Select)よりも右側にあるビット線ＢＬ１４，ＢＬ１５，…の電位V1(1),V1(2)…は、マイナス電位であり、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に大きくなる。
【０１７４】
言い換えると、ビット線ＢＬ１４，ＢＬ１５，…の電位V1(1),V1(2)…の絶対値は、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくなる。
【０１７５】
また、選択されたフローティングゲートＦＧ(Select)よりも左側に存在するビット線ＢＬ１３，ＢＬ１２，ＢＬ１１，…の電位V2(1),V2(2),V2(3),…は、プラス電位であり、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくなる。
【０１７６】
言い換えると、ビット線ＢＬ１３，ＢＬ１２，ＢＬ１１，…の電位V2(1),V2(2),V2(3),…の絶対値は、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくなる。
【０１７７】
従って、図９と図１４の比較から明らかなように、本発明によれば、書き込み／消去時に、複数のビット線の電位を逐次的に変えているため、選択されたフローティングゲートＦＧ(Select)から離れるほどビット線の電位変化が小さくなり、低消費電力化に貢献できる。また、これに伴い、書き込み／消去のための待ち時間の増大や、昇圧回路のスペックアップによる設計マージンの減少など、といった問題も解消される。
【０１７８】
また、書き込み／消去後には、書き込み／消去が完了したか否かを検証するペリファイが行われる。そして、書き込み／消去NG（書き込み／消去不足）と判断されると、再び、書き込み／消去を行い、書き込み／消去OK（書き込み／消去完了）と判断されると、書き込み／消去を終了する。
【０１７９】
ここで、本発明の原理を用いると、書き込み／消去時に、選択されたフローティングゲートＦＧ(Select)よりも左側／右側に存在する複数のビット線の電位を、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第にVpassに近付け、最終的にVpassにすることも可能である。
【０１８０】
尚、Vpassとは、ペリファイ時に複数のビット線に印加する電位のことである。
【０１８１】
この場合、書き込み／消去とペリファイとを繰り返し行っても、選択されたフローティングゲートＦＧ(Select)から十分に離れたビット線では、その電位変化がなくなる（常にVpass）。このため、消費電力をさらに低減でき、かつ、書き込み／消去のための待ち時間もさらに短縮される。
【０１８２】
図１５は、ペリファイ動作の例を示している。  
同図は、ロウアドレスＲｉ、カラムアドレスＣｊにある選択された一つのメモリセル（フローティングゲート）ＦＧ(Select)の閾値（電荷量）を検証する例である。
【０１８３】
この場合、選択されたフローティングゲートＦＧ(Select)上に存在するワード線ＷＬ(Select)をVv-readにし、それ以外のワード線ＷＬをVpassにする。
【０１８４】
このため、フローティングゲートＦＧ(Select)の閾値がVv-readよりも大きいか又は小さいかを判断することにより、書き込み／消去が完了しているか否かを検証することができる。
【０１８５】
この時、全てのビット線は、Vpassに設定される。
【０１８６】
そして、例えば、図１６に示すように、書き込み／消去とペリファイとを繰り返し行うとき、ビット線ＢＬ１０〜ＢＬ１２，ＢＬ１５〜ＢＬ１９では、その電位変化が緩やかになり、ビット線ＢＬ０〜ＢＬ９，ＢＬ２０〜ＢＬ２８では、その電位変化がなくなる。
【０１８７】
従って、消費電力の低減や、書き込み／消去のための待ち時間の短縮などの効果を得ることができる。
【０１８８】
３．  ビット線の電位の変化量について  
選択されたフローティングゲートから離れるに従い、ビット線の電位を逐次的に変化させるに当っては、ビット線の電位の変化量を、誤書き込み及び誤消去が発生しない範囲内に設定しなければならない。
【０１８９】
ここでは、その変化量の範囲について検討する。
【０１９０】
まず、以下の説明を分かり易くするために、本発明のメモリセル構造を模式化する。
【０１９１】
図１７は、本発明のメモリセル構造を模式化したものである。
【０１９２】
同図（ａ）は、ワード線が延びる第一方向に沿う断面図、同図（ｂ）は、ビット線が延びる第二方向に沿う断面図である。この模式図から本発明のマルチドットフラッシュメモリのメモリセルの等価回路を作り出すと、図１８に示すようになる。
【０１９３】
また、メモリセルに発生する電気容量の等価回路は、図１９に示すようになる。
【０１９４】
図１７乃至図１９において、ＷＬは、ワード線、ＣＧは、コントロールゲート、ＦＧは、フローティングゲート、ＡＡは、アクティブエリア、ＢＬｎは、書き込み／消去の対象となる選択されたフローティングゲートからｎ（ｎは、自然数）番目に存在するビット線、ＢＬｎ＋１は、書き込み／消去の対象となる選択されたフローティングゲートからｎ＋１番目に存在するビット線である。
【０１９５】
Ｃｎは、ｎ番目のビット線ＢＬｎとフローティングゲートＦＧとの間の電気容量、Ｃｎ＋１は、ｎ＋１番目のビット線ＢＬｎ＋１とフローティングゲートＦＧとの間の電気容量、Ｃｐｇは、コントロールゲートＣＧとフローティングゲートＦＧとの間の電気容量、ＣＡＡは、アクティブエリアＡＡとフローティングゲートＦＧとの間の電気容量である。
【０１９６】
Ｖｎは、ｎ番目のビット線ＢＬｎの電位、Ｖｎ＋１は、ｎ＋１番目のビット線ＢＬｎ＋１の電位、Ｖｐｇは、コントロールゲートＣＧの電位、ＶＡＡは、アクティブエリアＡＡの電位、ＶＲは、フローティングゲートＦＧの電位である。
【０１９７】
このような模式化されたメモリセル構造において、書き込み／消去の対象とならない非選択メモリセルの誤書き込み及び誤消去が発生しない条件を求める。
【０１９８】
この条件は、非選択メモリセルのフローティングゲートに対して、トンネリング現象による電荷の注入／放出を発生させないこと、により満たされる。
【０１９９】
まず、電荷量の基本式から、式（１）が導かれる。
【数９】
2011040138.tif 000011
【０２００】
但し、Ｑは、フローティングゲートＦＧに蓄積されている電荷量、Ｖ１は、ｎ番目のビット線ＢＬｎとフローティングゲートＦＧとの間の電圧、Ｖ２は、ｎ＋１番目のビット線ＢＬｎ＋１とフローティングゲートＦＧとの間の電圧、Ｖ３は、コントロールゲートＣＧとフローティングゲートＦＧとの間の電圧、Ｖ４は、アクティブエリアＡＡとフローティングゲートＦＧとの間の電圧である。
【０２０１】
また、Ｖ１＝ＶＲ−Ｖｎ 
Ｖ２＝Ｖｎ＋１−ＶＲ  
Ｖ３＝Ｖｐｇ−ＶＲ  
Ｖ４＝ＶＡＡ−ＶＲ  
を用いて、式（１）からＶ２、Ｖ３、ＶＲを消去すると、数（２）が導かれる。
【数１０】
2011040138.tif 000012
【０２０２】
また、ｎ番目のビット線ＢＬｎとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値をＥｔｈｎとし、ｎ番目のビット線ＢＬｎとフローティングゲートＦＧとの間の絶縁膜の厚さをｄｎとする。
【０２０３】
この時、ｎ番目のビット線ＢＬｎとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生しない条件は、式（３）に示される。
【数１１】
2011040138.tif 000013
【０２０４】
式（３）をＶｎの条件として表すと、式（４）となる。
【数１２】
2011040138.tif 000014
【０２０５】
また、式（３）をＶｎ＋１の条件として表すと、式（５）となる。
【数１３】
2011040138.tif 000015
【０２０６】
ここで、ｎ番目のビット線ＢＬｎとｎ＋１番目のビット線ＢＬｎ＋１とがそれらの間のフローティングゲートＦＧに対して対称とし、フローティングゲートＦＧ内の最小電荷量をＱｍｉｎとし、最大電荷量をＱｍａｘとすると、以下の式（６）〜式（９）を導くことができる。
【０２０７】
・  ｎ＋１番目のビット線ＢＬｎ＋１とフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生しない条件
【数１４】
2011040138.tif 000016
【０２０８】
但し、ｎ＋１番目のビット線ＢＬｎ＋１とフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値をＥｔｈｎ＋１とし、ｎ＋１番目のビット線ＢＬｎ＋１とフローティングゲートＦＧとの間の絶縁膜の厚さをｄｎ＋１とする。
【０２０９】
・  ｎ番目のビット線ＢＬｎとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生しない条件
【数１５】
2011040138.tif 000017
【０２１０】
但し、ｎ番目のビット線ＢＬｎとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値をＥｔｈｎとし、ｎ番目のビット線ＢＬｎとフローティングゲートＦＧとの間の絶縁膜の厚さをｄｎとする。
【０２１１】
・  コントロールゲートＣＧとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生しない条件
【数１６】
2011040138.tif 000018
【０２１２】
但し、コントロールゲートＣＧとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値をＥｔｈｐｇとし、コントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁膜の厚さをｄｐｇとする。
【０２１３】
・  アクティブエリアＡＡとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生しない条件
【数１７】
2011040138.tif 000019
【０２１４】
但し、アクティブエリアＡＡとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値をＥｔｈＡＡとし、アクティブエリアＡＡとフローティングゲートＦＧとの間の絶縁膜の厚さをｄＡＡとする。
【０２１５】
以上より、非選択メモリセルのフローティングゲートＦＧに対して、トンネリング現象による電荷の注入／放出を発生させない条件は、式（１０）及び式（１１）で表される。
【数１８】
2011040138.tif 000020
【０２１６】
【数１９】
2011040138.tif 000021
【０２１７】
ここで、Ｑｍｉｎ及びＱｍａｘは、メモリとして機能させる際に仕様として事前に定められる値である。仕様は、例えば、書き込みが行われたフローティングゲート（メモリセル）が非選択状態のときに誤書き込み及び誤消去が発生しないこと、又は、書き込みが行われたフローティングゲート（メモリセル）が非選択状態のときにフローティングゲート内から電子が漏れ出ないこと、を条件に決める。
【０２１８】
また、誤書き込み及び誤消去を起こさないために、非選択のビット線において常に式（１０）及び式（１１）を満たすように、仕様を決定することもできる。
【０２１９】
４．  書き込み／消去のためのシステム  
図２０は、書き込み／消去のためのシステムを示している。  
メモリセルアレイＭＡは、図１及び図２の構造、又は、図４乃至図６の構造を有する。
【０２２０】
（Ｎ＋１）本のワード線ＷＬ０，ＷＬ１，・・・ＷＬＮは、ワード線デコーダ２１に接続され、（Ｎ＋１）本のビット線ＢＬ０，ＢＬ１，・・・ＢＬＮは、ビット線デコーダ２２に接続される。Ｎ本のデータ線ＤＬ１，ＤＬ２，・・・ＤＬＮは、センスアンプS/Aに接続される。
【０２２１】
ＲＯＭ１１は、本発明の書き込み／消去動作を実行するためのプログラムを記憶する。
【０２２２】
制御回路１２は、ＲＯＭ１１に記憶されたプログラムに基づいて、ワード線デコーダ２１、ビット線デコーダ２２及びセンスアンプS/Aを制御する。
【０２２３】
図２１は、図２０のメモリセルアレイＭＡを示している。  
同図において、メモリセルは、図１８の等価回路を用いて表している。
【０２２４】
本例では、メモリセルアレイ上に、（Ｎ＋１）本のワード線ＷＬ０，ＷＬ１，・・・ＷＬＮと、（Ｎ＋１）本のビット線ＢＬ０，ＢＬ１，・・・ＢＬＮとを配置する。Ｎ本のデータ線ＤＬ１，ＤＬ２，・・・ＤＬＮは、Ｎ個のＮＡＮＤ列の一端のドレイン領域とセンスアンプ(S/A)とを電気的に接続する。
【０２２５】
本発明のマルチドットフラッシュメモリでは、書き込み／消去は、ランダムアクセスで行う。また、読み出しは、１本のワード線ＷＬｉに接続される複数のメモリセルに対して同時に行い、ＮＡＮＤ列内の複数のメモリセルに対して１つずつ順番に行う。
【０２２６】
図２２は、書き込み／消去動作の第１例を示している。  
この動作は、図２０の制御回路１２により制御される。
【０２２７】
まず、ｎを１に設定し（ステップＳＴ１）、アドレス信号に基づいて、選択されたメモリセル（フローティングゲート）から左側／右側にｎ（＝１）番目に存在するビット線の電位を決定する（ステップＳＴ２）。
【０２２８】
選択されたメモリセルから左側／右側にｎ（＝１）番目のビット線の電位は、選択されたフローティングゲートに対して、トンネリング現象による電荷の移動が発生するのに十分な大きさに設定される。
【０２２９】
例えば、選択されたフローティングゲートの左側にｎ（＝１）番目に存在するビット線の電位をプラス電位とし、その右側にｎ（＝１）番目に存在するビット線の電位をマイナス電位にする。
【０２３０】
次に、ｎ（＝１）番目のビット線の電位が０Ｖか否かを判断する（ステップＳＴ３）。
【０２３１】
ｎ（＝１）番目のビット線の電位が０Ｖでないときは、ｎを（ｎ＋１）に設定し（ステップＳＴ４）、選択されたメモリセル（フローティングゲート）から左側／右側にｎ＋１番目に存在するビット線の電位を決定する（ステップＳＴ２）。
【０２３２】
選択されたメモリセルから左側／右側にｎ＋１番目のビット線の電位は、ｎ番目のビット線とｎ＋１番目のビット線との間にある非選択フローティングゲートに対して、トンネリング現象による電荷の移動が発生しない範囲の値に設定される。
【０２３３】
具体的には、ｎ＋１番目のビット線の電位は、式（１０）に基づいて決定する。
【０２３４】
次に、ｎ＋１番目のビット線の電位が０Ｖか否かを判断する（ステップＳＴ３）。
【０２３５】
ｎ＋１番目のビット線の電位が０Ｖであるときは、ｎ＋１番目以降のビット線の電位を０Ｖに決定する（ステップＳＴ５）。
【０２３６】
そして、ビット線に、ステップＳＴ２及びステップＳＴ５で決定された電位を与えて、書き込み／消去を実行する（ステップＳＴ６）。
【０２３７】
以上のように、第１例では、選択されたフローティングゲートに左側／右側に存在する複数のビット線の電位を、選択されたフローティングゲートに最も近いビット線から逐次的に決定する。
【０２３８】
このような手法を採用することにより、書き込み／消去がランダムアクセスに行われても、複雑なプログラムを必要とせず、式（１０）に示す条件を満たす複数のビット線の電位を決定できる。
【０２３９】
図２３は、書き込み／消去動作の第２例を示している。  
第１例では、ビット線の電位を０Ｖに向かって下降／上昇させるが、第２例では、ビット線の電位をVpassに向かって下降／上昇させる。
【０２４０】
この動作は、図２０の制御回路１２により制御される。
【０２４１】
まず、ｎを１に設定し（ステップＳＴ１）、アドレス信号に基づいて、選択されたメモリセル（フローティングゲート）から左側／右側にｎ（＝１）番目に存在するビット線の電位を決定する（ステップＳＴ２）。
【０２４２】
選択されたメモリセルから左側／右側にｎ（＝１）番目のビット線の電位は、第１例と同様に、選択されたフローティングゲートに対して、トンネリング現象による電荷の移動が発生するのに十分な大きさに設定される。
【０２４３】
次に、ｎ（＝１）番目のビット線の電位がVpassか否かを判断する（ステップＳＴ３）。
【０２４４】
ｎ（＝１）番目のビット線の電位がVpassでないときは、ｎを（ｎ＋１）に設定し（ステップＳＴ４）、選択されたメモリセル（フローティングゲート）から左側／右側にｎ＋１番目に存在するビット線の電位を決定する（ステップＳＴ２）。
【０２４５】
選択されたメモリセルから左側／右側にｎ＋１番目のビット線の電位は、第１例と同様に、ｎ番目のビット線とｎ＋１番目のビット線との間にある非選択フローティングゲートに対して、トンネリング現象による電荷の移動が発生しない範囲の値に設定される。
【０２４６】
具体的には、ｎ＋１番目のビット線の電位は、式（１０）に基づいて決定する。
【０２４７】
次に、ｎ＋１番目のビット線の電位がVpassか否かを判断する（ステップＳＴ３）。
【０２４８】
ｎ＋１番目のビット線の電位がVpassであるときは、ｎ＋１番目以降のビット線の電位をVpassに決定する（ステップＳＴ５）。
【０２４９】
そして、ビット線に、ステップＳＴ２及びステップＳＴ５で決定された電位を与えて、書き込み／消去を実行する（ステップＳＴ６）。
【０２５０】
この後、全てのビット線をVpassにしてペリファイを実行する（ステップＳＴ７）。
【０２５１】
このペリファイにより、書き込み／消去が完了していると判断されれば、書き込み／消去動作を終了する。また、書き込み／消去が完了していないと判断されれば、再び、ビット線に、ステップＳＴ２及びステップＳＴ５で決定された電位を与えて、書き込み／消去を実行する（ステップＳＴ８）。
【０２５２】
以上のように、第２例では、書き込み／消去時のビット線の電位を、ペリファイ時に用いるVpassに収束させるため、書き込み／消去とペリファイとを繰り返し行う場合でも消費電力が増大することはない。
【０２５３】
また、選択されたフローティングゲートに左側／右側に存在する複数のビット線の電位を、選択されたフローティングゲートに最も近いビット線から逐次的に決定するため、複雑なプログラムを必要とせず、式（１０）に示す条件を満たす複数のビット線の電位を決定できる。
【０２５４】
５．  実施例  
書き込み／消去動作の実施例を説明する。
【０２５５】
図１２乃至図１６の例は、選択されたフローティングゲートの数を１つとする基本動作を示すものなので、以下では、その他のパターンを説明する。
【０２５６】
(1)   第１実施例  
図２４は、書き込み動作の例を示している。
【０２５７】
同図は、ロウアドレスＲｉ，Ｒｉ＋２、カラムアドレスＣｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に、その右側に存在するビット線ＢＬ１４から電子を注入する例である。
【０２５８】
この場合、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２は、同一カラムＣｊに存在する。
【０２５９】
従って、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。
【０２６０】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の左側のビット線ＢＬ１３をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，ＢＬ１１，…をV2(2),V2(3),…にする。
【０２６１】
但し、V1(1)＜V2(1)である。
【０２６２】
また、V1(1)＜０のとき、V1(1)＜V1(2)＜…  であり、V1(1)＞０のとき、V1(1)＞V1(2)＞…  である。
【０２６３】
また、V2(1)＞０のとき、V2(1)＞V2(2)＞V2(3)＞…  であり、V2(1)＜０のとき、V2(1)＜V2(2)＜V2(3)＜…  である。
【０２６４】
選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V2(1)/2）にし、それ以外のワード線ＷＬを0Vにする。
【０２６５】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の右側のビット線ＢＬ１４から選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に注入される。
【０２６６】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０２６７】
図２５は、消去動作の例を示している。  
同図は、ロウアドレスＲｉ，Ｒｉ＋２、カラムアドレスＣｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、その左側に存在するビット線ＢＬ１３に、電子を放出する例である。
【０２６８】
この場合、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。
【０２６９】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の左側のビット線ＢＬ１３をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，ＢＬ１１，…をV2(2),V2(3),…にする。
【０２７０】
但し、V1(1)＜V2(1)である。
【０２７１】
また、V1(1)＜０のとき、V1(1)＜V1(2)＜…  であり、V1(1)＞０のとき、V1(1)＞V1(2)＞…  である。
【０２７２】
また、V2(1)＞０のとき、V2(1)＞V2(2)＞V2(3)＞…  であり、V2(1)＜０のとき、V2(1)＜V2(2)＜V2(3)＜…  である。
【０２７３】
選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V1(1)）にし、それ以外のワード線ＷＬを0Vにする。
【０２７４】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の左側のビット線ＢＬ１３に放出される。
【０２７５】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０２７６】
(2)   第２実施例  
図２６は、書き込み動作の例を示している。
【０２７７】
同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−１，Ｃｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に、その左側／右側に存在するビット線ＢＬ１２，ＢＬ１４から電子を注入する例である。
【０２７８】
この場合、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。
【０２７９】
また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ１２をV1(1)（例えば、マイナス電位）にし、それよりも更に左側に存在するビット線ＢＬ１１，…をV1(2),…にする。
【０２８０】
さらに、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１３をV2(1)（例えば、プラス電位）にする。
【０２８１】
但し、V1(1)＜V2(1)である。
【０２８２】
また、V1(1)＜０のとき、V1(1)＜V1(2)＜…  であり、V1(1)＞０のとき、V1(1)＞V1(2)＞…  である。
【０２８３】
選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V2(1)/2）にし、それ以外のワード線ＷＬを0Vにする。
【０２８４】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の左側／右側のビット線ＢＬ１２，ＢＬ１４から選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に注入される。
【０２８５】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０２８６】
図２７は、消去動作の例を示している。  
同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−１，Ｃｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、それらの間にあるビット線ＢＬ１３に、電子を放出する例である。
【０２８７】
この場合、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。
【０２８８】
また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ１２をV1(1)（例えば、マイナス電位）にし、それよりも更に左側に存在するビット線ＢＬ１１，…をV1(2),…にする。
【０２８９】
さらに、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１３をV2(1)（例えば、プラス電位）にする。
【０２９０】
但し、V1(1)＜V2(1)である。
【０２９１】
また、V1(1)＜０のとき、V1(1)＜V1(2)＜…  であり、V1(1)＞０のとき、V1(1)＞V1(2)＞…  である。
【０２９２】
選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V1(1)）にし、それ以外のワード線ＷＬを0Vにする。
【０２９３】
この状態において、電子は、矢印で示すように、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、これらの間にあるビット線ＢＬ１３に放出される。
【０２９４】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０２９５】
(3)   第３実施例  
図２８は、書き込み動作の例を示している。
【０２９６】
同図は、ロウアドレスＲｉ、カラムアドレスＣｏｌ．１，Ｃｏｌ．２にある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に、その左側／右側に存在するビット線ＢＬ４，ＢＬ１４から電子を注入する例である。
【０２９７】
この場合、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。
【０２９８】
また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ４をV1(1)（例えば、マイナス電位）にし、それよりも更に左側に存在するビット線ＢＬ３，…をV1(2),…にする。
【０２９９】
さらに、選択されたフローティングゲートＦＧ(Select)１の右側に隣接するビット線ＢＬ５及び選択されたフローティングゲートＦＧ(Select)２の左側に隣接するビット線ＢＬ１３をV2(1)（例えば、プラス電位）にする。
【０３００】
また、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ５，…ＢＬ１３の電位の絶対値については、選択されたフローティングゲートＦＧ(Select)から離れるに従い、次第に小さくしていく。
【０３０１】
そして、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ５，…ＢＬ１３のうち、その中央に位置するビット線ＢＬ９の電位Ｖcenterの絶対値を最小にする。
【０３０２】
また、ビット線の電位をVpassに収束させる場合には、各々のビット線ＢＬ５，…ＢＬ１３の電位からVpassを引いた値の絶対値のうち、｜Ｖcenter−Ｖpass｜が最小値になるようにする。
【０３０３】
但し、V1(1)＜V2(1)である。
【０３０４】
また、V1(1)＜０のとき、V1(1)＜V1(2)＜…  であり、V1(1)＞０のとき、V1(1)＞V1(2)＞…  である。
【０３０５】
また、V2(1)＞０のとき、V2(1)＞V2(2)＞V2(3)＞…  であり、V2(1)＜０のとき、V2(1)＜V2(2)＜V2(3)＜…  である。
【０３０６】
選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V2(1)/2）にし、それ以外のワード線ＷＬを0Vにする。
【０３０７】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ４から選択されたフローティングゲートＦＧ(Select)１内に注入され、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ１４から選択されたフローティングゲートＦＧ(Select)２内に注入される。
【０３０８】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、それぞれ、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０３０９】
図２９は、消去動作の例を示している。  
同図は、ロウアドレスＲｉ、カラムアドレスＣｏｌ．１，Ｃｏｌ．２にある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、その左側／右側に存在するビット線ＢＬ５，ＢＬ１３に、電子を放出する例である。
【０３１０】
この場合、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。
【０３１１】
また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ４をV1(1)（例えば、マイナス電位）にし、それよりも更に左側に存在するビット線ＢＬ３，…をV1(2),…にする。
【０３１２】
さらに、選択されたフローティングゲートＦＧ(Select)１の右側に隣接するビット線ＢＬ５及び選択されたフローティングゲートＦＧ(Select)２の左側に隣接するビット線ＢＬ１３をV2(1)（例えば、プラス電位）にする。
【０３１３】
また、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ５，…ＢＬ１３の電位の絶対値については、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくしていく。
【０３１４】
そして、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ５，…ＢＬ１３のうち、その中央に位置するビット線ＢＬ９の電位Ｖcenterの絶対値を最小にする。
【０３１５】
また、ビット線の電位をVpassに収束させる場合には、各々のビット線ＢＬ５，…ＢＬ１３の電位からVpassを引いた値の絶対値のうち、｜Ｖcenter−Ｖpass｜が最小値になるようにする。
【０３１６】
但し、V1(1)＜V2(1)である。
【０３１７】
また、V1(1)＜０のとき、V1(1)＜V1(2)＜…  であり、V1(1)＞０のとき、V1(1)＞V1(2)＞…  である。
【０３１８】
また、V2(1)＞０のとき、V2(1)＞V2(2)＞V2(3)＞…  であり、V2(1)＜０のとき、V2(1)＜V2(2)＜V2(3)＜…  である。
【０３１９】
選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V1(1)）にし、それ以外のワード線ＷＬを0Vにする。
【０３２０】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２からその左側／右側に存在するビット線ＢＬ５，ＢＬ１３に放出される。
【０３２１】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、それぞれ、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０３２２】
図３０は、第３実施例のビット線の電位関係を示している。
【０３２３】
選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ５，…ＢＬ１３のうち、その中央に位置するビット線ＢＬ９の電位Ｖcenterの絶対値を最小値に設定される。
【０３２４】
ビット線ＢＬ５，…ＢＬ１３の電位を逐次的に求めるに当っては、ビット線ＢＬ５側とビット線ＢＬ１３側の双方から求めるのが好ましい。
【０３２５】
(4)   第４実施例  
図３１は、書き込み動作の例を示している。
【０３２６】
同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−１，Ｃｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に、それらの間にあるビット線ＢＬ１３から電子を注入する例である。
【０３２７】
この場合、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ１４をV2(1)（例えば、プラス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV2(2),…にする。
【０３２８】
また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ１２をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１１，…をV2(2),…にする。
【０３２９】
さらに、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１３をV1(1)（例えば、マイナス電位）にする。
【０３３０】
但し、V1(1)＜V2(1)である。
【０３３１】
また、V2(1)＞０のとき、V2(1)＞V2(2)＞…  であり、V2(1)＜０のとき、V2(1)＜V2(2)＜…  である。
【０３３２】
選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V2(1)/2）にし、それ以外のワード線ＷＬを0Vにする。
【０３３３】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１３から選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に注入される。
【０３３４】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０３３５】
図３２は、消去動作の例を示している。  
同図は、ロウアドレスＲｉ、カラムアドレスＣｊ−１，Ｃｊにある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、その左側／右側に存在するビット線ＢＬ１２，ＢＬ１４に、電子を放出する例である。
【０３３６】
この場合、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ１４をV2(1)（例えば、プラス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV2(2),…にする。
【０３３７】
また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ１２をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１１，…をV2(2),…にする。
【０３３８】
さらに、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１３をV1(1)（例えば、マイナス電位）にする。
【０３３９】
但し、V1(1)＜V2(1)である。
【０３４０】
また、V2(1)＞０のとき、V2(1)＞V2(2)＞…  であり、V2(1)＜０のとき、V2(1)＜V2(2)＜…  である。
【０３４１】
選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V1(1)）にし、それ以外のワード線ＷＬを0Vにする。
【０３４２】
この状態において、電子は、矢印で示すように、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、その左側／右側に存在するビット線ＢＬ１２，ＢＬ１４に放出される。
【０３４３】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０３４４】
(5)   第５実施例  
図３３は、書き込み動作の例を示している。
【０３４５】
同図は、ロウアドレスＲｉ、カラムアドレスＣｏｌ．１，Ｃｏｌ．２にある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に、その左側／右側に存在するビット線ＢＬ１４，ＢＬ２４から電子を注入する例である。
【０３４６】
この場合、選択されたフローティングゲートＦＧ(Select)１の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。
【０３４７】
また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ１３をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，…をV2(2),…にする。
【０３４８】
さらに、選択されたフローティングゲートＦＧ(Select)２の左側のビット線ＢＬ２４をV1(1)（例えば、マイナス電位）にし、それよりも更に左側に存在するビット線ＢＬ２３，…をV1(2),…にする。
【０３４９】
また、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ２５をV2(1)（例えば、プラス電位）にし、それよりも更に右側に存在するビット線ＢＬ２６，…をV2(2),…にする。
【０３５０】
ところで、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１４，…ＢＬ２４の電位の絶対値については、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくしていく。
【０３５１】
そして、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１４，…ＢＬ２４のうち、その中央に位置するビット線ＢＬ１９の電位Ｖcenterの絶対値を最小にする。
【０３５２】
また、ビット線の電位をVpassに収束させる場合には、各々のビット線ＢＬ１４，…ＢＬ２４の電位からVpassを引いた値の絶対値のうち、｜Ｖcenter−Ｖpass｜が最小値になるようにする。
【０３５３】
但し、V1(1)＜V2(1)である。
【０３５４】
また、V1(1)＜０のとき、V1(1)＜V1(2)＜…  であり、V1(1)＞０のとき、V1(1)＞V1(2)＞…  である。
【０３５５】
また、V2(1)＞０のとき、V2(1)＞V2(2)＞V2(3)＞…  であり、V2(1)＜０のとき、V2(1)＜V2(2)＜V2(3)＜…  である。
【０３５６】
選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V2(1)/2）にし、それ以外のワード線ＷＬを0Vにする。
【０３５７】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の左側／右側のビット線ＢＬ１４，ＢＬ２４から選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内に注入される。
【０３５８】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、それぞれ、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０３５９】
図３４は、消去動作の例を示している。  
同図は、ロウアドレスＲｉ、カラムアドレスＣｏｌ．１，Ｃｏｌ．２にある選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２内から、その左側／右側に存在するビット線ＢＬ１３，ＢＬ２５に、電子を放出する例である。
【０３６０】
この場合、選択されたフローティングゲートＦＧ(Select)１の右側のビット線ＢＬ１４をV1(1)（例えば、マイナス電位）にし、それよりも更に右側に存在するビット線ＢＬ１５，…をV1(2),…にする。
【０３６１】
また、選択されたフローティングゲートＦＧ(Select)１の左側のビット線ＢＬ１３をV2(1)（例えば、プラス電位）にし、それよりも更に左側に存在するビット線ＢＬ１２，…をV2(2),…にする。
【０３６２】
さらに、選択されたフローティングゲートＦＧ(Select)２の左側のビット線ＢＬ２４をV1(1)（例えば、マイナス電位）にし、それよりも更に左側に存在するビット線ＢＬ２３，…をV1(2),…にする。
【０３６３】
また、選択されたフローティングゲートＦＧ(Select)２の右側のビット線ＢＬ２５をV2(1)（例えば、プラス電位）にし、それよりも更に右側に存在するビット線ＢＬ２６，…をV2(2),…にする。
【０３６４】
ところで、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１４，…ＢＬ２４の電位の絶対値については、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくしていく。
【０３６５】
そして、選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１４，…ＢＬ２４のうち、その中央に位置するビット線ＢＬ１９の電位Ｖcenterの絶対値を最小にする。
【０３６６】
また、ビット線の電位をVpassに収束させる場合には、各々のビット線ＢＬ１４，…ＢＬ２４の電位からVpassを引いた値の絶対値のうち、｜Ｖcenter−Ｖpass｜が最小値になるようにする。
【０３６７】
但し、V1(1)＜V2(1)である。
【０３６８】
また、V1(1)＜０のとき、V1(1)＜V1(2)＜…  であり、V1(1)＞０のとき、V1(1)＞V1(2)＞…  である。
【０３６９】
また、V2(1)＞０のとき、V2(1)＞V2(2)＞V2(3)＞…  であり、V2(1)＜０のとき、V2(1)＜V2(2)＜V2(3)＜…  である。
【０３７０】
選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２上に存在するワード線ＷＬ(Select)をVG（例えば、V1(1)）にし、それ以外のワード線ＷＬを0Vにする。
【０３７１】
この状態において、電子は、矢印で示すように、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から、それらの左側／右側のビット線ＢＬ１３，ＢＬ２５に放出される。
【０３７２】
また、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２よりも左側／右側に存在する複数のビット線の電位の絶対値は、それぞれ、選択されたフローティングゲートＦＧ(Select)１，ＦＧ(Select)２から離れるに従い、次第に小さくなるため、低消費電力化を図ることができる。
【０３７３】
図３５は、第５実施例のビット線の電位関係を示している。
【０３７４】
選択された二つのフローティングゲートＦＧ(Select)１，ＦＧ(Select)２の間にあるビット線ＢＬ１４，…ＢＬ２４のうち、その中央に位置するビット線ＢＬ１９の電位Ｖcenterの絶対値を最小値に設定される。
【０３７５】
ビット線ＢＬ１４，…ＢＬ２４の電位を逐次的に求めるに当っては、ビット線ＢＬ１４側とビット線ＢＬ２４側の双方から求めるのが好ましい。
【０３７６】
(6)   第６実施例  
本発明は、ビット線の電位の絶対値を、選択されたフローティングゲートから離れるに従い、次第に小さくすることに特徴を有する。但し、ビット線の電位を0Vではなく、Vpassに収束させる場合は、最終的にビット線の電位をVpassにする。
【０３７７】
ここで、回路設計の観点から、ビット線に与えることができる電位に制限がかかることがある。例えば、ビット線に与えることができる電位の値Vbitは、以下のように、Vminのｋ倍となり、不連続となる。
【０３７８】
Vbit = ｋ×Vmin（ｋは自然数）
このため、選択されたフローティングゲートからｎ＋１番目のビット線の電位Ｖｎ＋１を、最適値、例えば、式（１０）及び式（１１）で規定される範囲内の最大値又は最小値に規定できないことがある。
【０３７９】
この場合、0＜Δ＜Vmin  で表されるΔを用い、  
式（１２）及び式（１３）に示されるように、選択されたフローティングゲートからｎ＋１番目のビット線の電位Ｖｎ＋１を調整する必要がある。
【数２０】
2011040138.tif 000022
【０３８０】
【数２１】
2011040138.tif 000023
【０３８１】
但し、ビット線の電位は、０Ｖに収束させるものとする。
【０３８２】
尚、Δの値は、より小さいほうが効率がよいため、予めΔの値が小さくなるように、回路設計時にVminを決定しておくのが好ましい。
【０３８３】
また、ビット線の電位を連続的に変化させることができる場合や、連続的に変化する電位を生成することができる場合などにおいては、式（１２）及び式（１３）によらず、例えば、式（１０）及び式（１１）で規定される範囲内の最大値又は最小値を直接ビット線に与えればよい。
【０３８４】
ところで、ビット線の電位を0Vではなく、Vpassに収束させる場合は、選択されたフローティングゲートからｎ＋１番目のビット線の電位Ｖｎ＋１は、式（１４）及び式（１５）に示すようになる。
【数２２】
2011040138.tif 000024
【０３８５】
【数２３】
2011040138.tif 000025
【０３８６】
また、ビット線の電位をVpassに収束させる場合であって、かつ、第３及び第５実施例に示すように、選択された二つのフローティングゲートの間のビット線に対して第６実施例を適用する場合には、選択されたフローティングゲートからｎ＋１番目のビット線の電位Ｖｎ＋１は、式（１６）及び式（１７）に示すようになる。
【数２４】
2011040138.tif 000026
【０３８７】
【数２５】
2011040138.tif 000027
【０３８８】
図３６は、Δによる調整前後の電位を示している。  
前提として、ビット線ＢＬ１２とビット線ＢＬ１３との間のメモリセル（フローティングゲート）に対して、電荷の注入／放出を行うものとする。
【０３８９】
この場合、まず、ビット線ＢＬ１２の電位をV2(1)にし、ビット線ＢＬ１３の電位をV1(1)にする。但し、V2(1)＞V1(1)であり、かつ、V2(1)及びV1(1)は、集積回路により生成できる値、即ち、Vmin又は-Vminのｋ倍であるとする。
【０３９０】
ビット線ＢＬ１２及びそれ以降のビット線ＢＬ１１，ＢＬ１０，ＢＬ９，ＢＬ８，ＢＬ７の電位を、式（１０）の範囲内の最小値として求めると、V2(2)’, V2(3)’, V2(4)’, V2(5)’, V2(6)’ を得ることができる。
【０３９１】
しかし、これらの値は、Vminのｋ倍ではない。
【０３９２】
そこで、ビット線ＢＬ１２及びそれ以降のビット線ＢＬ１１，ＢＬ１０，ＢＬ９，ＢＬ８，ＢＬ７の電位を、式（１２）のΔ(Δ1, Δ2, Δ3, Δ4, Δ5)により調整すると、V2(2), V2(3), V2(4), V2(5), V2(6),…を得ることができる。
【０３９３】
これらの値は、Vminのｋ倍である。
【０３９４】
同様に、ビット線ＢＬ１４の電位を、式（１１）の範囲内の最大値として求めると、V1(2)’ を得ることができる。しかし、この値は、-Vminのｋ倍ではない。そこで、ビット線ＢＬ１４の電位を、式（１３）のΔ(Δ0)により調整すると、V1(2)を得ることができる。この値は、-Vminのｋ倍である。
【０３９５】
以上のように、マルチドットフラッシュメモリ内の集積回路により生成できる電位に応じて、Δにより、ビット線の電位を調整することにより、書き込み／消去動作を現実的に行うことができる。
【０３９６】
尚、本例は、ビット線の電位を０Ｖに収束させる場合であるが、Vpassに収束させる場合も同様に、Δを用いて、ビット線の電位を調整する。
【０３９７】
(7)   第７実施例  
第７実施例は、数値例に関する。
【０３９８】
電気容量Ｃｎは、ビット線ＢＬｎとフローティングゲートＦＧとの間の距離をｄｎとし、ビット線ＢＬｎとフローティングゲートＦＧとの間の絶縁膜の誘電率をεとし、フローティングゲートＦＧのビット線ＢＬｎ側の側面の面積をＡｎとすると、  
Ｃｎ  ＝  （ε×Ａｎ）／ｄｎ 
となる。
【０３９９】
ε＝3.54×10-11 [F/m]とすると、Ｃｎは、約2.5297×10-19 [F]となる。
【０４００】
電気容量Ｃｎ＋１は、ビット線ＢＬｎ＋１とフローティングゲートＦＧとの間の距離をｄｎ＋１とし、ビット線ＢＬｎ＋１とフローティングゲートＦＧとの間の絶縁膜の誘電率をεとし、フローティングゲートＦＧのビット線ＢＬｎ＋１側の側面の面積をＡｎ＋１とすると、  
Ｃｎ＋１  ＝  （ε×Ａｎ＋１）／ｄｎ＋１ 
となる。
【０４０１】
ε＝3.54×10-11 [F/m]とすると、Ｃｎ＋１は、約2.5297×10-19 [F]となる。
【０４０２】
電気容量Ｃｐｇは、コントロールゲートＣＧとフローティングゲートＦＧとの間の距離をｄｐｇとし、コントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁膜の誘電率をεとし、フローティングゲートＦＧの上面の面積をＡｐｇとすると、  
Ｃｐｇ  ＝  （ε×Ａｐｇ）／ｄｐｇ 
となる。
【０４０３】
ε＝3.54×10-11 [F/m]とすると、Ｃｐｇは、約1.4757×10-19 [F]となる。
【０４０４】
電気容量ＣＡＡは、アクティブエリアＡＡとフローティングゲートＦＧとの間の距離をｄＡＡとし、アクティブエリアＡＡとフローティングゲートＦＧとの間の絶縁膜の誘電率をεとし、フローティングゲートＦＧの下面の面積をＡＡＡとすると、  
ＣＡＡ  ＝  （ε×ＡＡＡ）／ｄＡＡ 
となる。
【０４０５】
ε＝3.54×10-11 [F/m]とすると、ＣＡＡは、約8.8540×10-20 [F]となる。
【０４０６】
コントロールゲートＣＧの電位Ｖｐｇ及びアクティブエリアＡＡの電位ＶＡＡは、例えば、6[V]である。Vpassは、例えば、0.5[V]である。
【０４０７】
フローティングゲートＦＧ内の最小電荷量Ｑｍｉｎは、所定の電荷量を有するフローティングゲートＦＧから６個の電子を抜いたときの電荷量、例えば、9.61×10-19[C]であり、フローティングゲートＦＧ内の最大電荷量Ｑｍａｘは、フローティングゲートＦＧに６個の電子を注入して所定の電荷量としたときの電荷量、例えば、-9.61×10-19[C]である。
【０４０８】
ｎ番目のビット線ＢＬｎとフローティングゲートＦＧとの間の絶縁膜の厚さｄｎは、例えば、3.5 nm、ｎ＋１番目のビット線ＢＬｎ＋１とフローティングゲートＦＧとの間の絶縁膜の厚さｄｎ＋１は、例えば、3.5 nmである。
【０４０９】
コントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁膜の厚さｄｐｇは、例えば、6 nm、アクティブエリアＡＡとフローティングゲートＦＧとの間の絶縁膜の厚さｄＡＡは、例えば、10 nmである。
【０４１０】
ｎ番目のビット線ＢＬｎとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値Ｅｔｈｎは、例えば、Si/SiO2/Si構造のとき、10[MV/cm]である。この値は、絶縁膜(SiO2)の膜質や、ビット線ＢＬｎ及びフローティングゲートＦＧに対する不純物のドープ量などにより変化する。
【０４１１】
ｎ＋１番目のビット線ＢＬｎ＋１とフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値Ｅｔｈｎ＋１は、例えば、Si/SiO2/Si構造のとき、9[MV/cm]である。この値は、絶縁膜(SiO2)の膜質や、ビット線ＢＬｎ＋１及びフローティングゲートＦＧに対する不純物のドープ量などにより変化する。
【０４１２】
Ｅｔｈｎの値とＥｔｈｎ＋１の値とが相違しているのは、例えば、図３７に示すように、偶奇ばらつきを考慮したためである。この偶奇ばらつきは、主に、図４乃至図６のデバイス構造に生じる。
【０４１３】
図３７において、Ｔは、ビット線ＢＬｎ，ＢＬｎ＋１，ＢＬｎ＋２の高さである。
【０４１４】
ビット線ＢＬｎ，ＢＬｎ＋１，ＢＬｎ＋２の幅を、上面の幅と下面の幅との平均値として定義すると、ビット線ＢＬｎ，ＢＬｎ＋２の幅（＝(Hub+Hdb)/2）は、ビット線ＢＬｎ＋１の幅（＝(Hua+Hda)/2）よりも大きくなる。
【０４１５】
また、フローティングゲートＦＧの下面のビット線ＢＬｎ＋１側のエッジの角度θminは、フローティングゲートＦＧの下面のＢＬｎ，ＢＬｎ＋２側のエッジの角度θmaxよりも小さい。即ち、フローティングゲートＦＧの下面のビット線ＢＬｎ＋１側のエッジは、鋭角となっている。
【０４１６】
従って、この例では、Ｅｔｈｎ＋１の値は、Ｅｔｈｎの値よりも小さくなる。
【０４１７】
アクティブエリアＡＡとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値ＥｔｈＡＡは、例えば、Si/SiO2/Si構造のとき、10[MV/cm]である。この値は、絶縁膜(SiO2)の膜質や、アクティブエリアＡＡ及びフローティングゲートＦＧに対する不純物のドープ量などにより変化する。
【０４１８】
コントロールゲートＣＧとフローティングゲートＦＧとの間でトンネリング現象による電荷の移動が発生する電界の閾値Ｅｔｈｐｇは、例えば、12[MV/cm]である。Ｅｔｈｐｇは、例えば、コントロールゲートＣＧとフローティングゲートＦＧとの間の絶縁膜の構造をSi/SiO2/Si構造とは異ならせ、Ｅｔｈｎ，Ｅｔｈｎ＋１及びＥｔｈＡＡよりも大きくする。
【０４１９】
６．  書き込み／消去時のバイアス条件  
図３８は、書き込み／消去時のバイアス条件の例を示している。
【０４２０】
同図において、VGは、ゲート電位であり、V2(1)-V1(1)は、書き込み／消去の対象となる選択されたフローティングゲートを挟み込む二つのビット線間の電圧である。
【０４２１】
その特徴は、二つのビット線に電位を与えた後に、選択されたフローティングゲート上のワード線にゲート電位VGを与える点にある。
【０４２２】
例えば、書き込みの場合には、V2(1)-V1(1)を0Vから3Vに上昇させ、この後、VGを0Vから5Vに上昇させる。この状態で書き込みを実行する。また、VGを5Vから0Vに低下させた後に、V2(1)-V1(1)を3Vから0Vに低下させる。
【０４２３】
図３９は、図３８のバイアス条件下での書き込みシミュレーションを示している。  
同図において、横軸は、時間を、縦軸は、フローティングゲートに蓄積される電子数(Stored Electrons)を示している。
【０４２４】
ゲート電位VGが印加される前（0−2 nsec）では、フローティングゲートへの電子の注入が行われない。ゲート電位VGが上昇する2 nsec−3 nsecの間において、VGの上昇に応じて電子が一個ずつフローティングゲート内に注入される。
【０４２５】
このように、電子が一個ずつ注入される現象が見られるのは、このセル構造が単電子効果による書き込みを利用していることを表している。但し、このシミュレーションで用いたフローティングゲートのサイズは、5nmx5nmx5nmである。
【０４２６】
７．  データ保持特性  
図４０は、電子保持特性（データ保持特性）を示している。
【０４２７】
電子保持特性とは、フローティングゲート内に注入した電子をどれだけの期間保持していられるかを示す指標である。
【０４２８】
本発明のセル構造によれば、トンネル絶縁膜の厚さToxが3.5nmのとき、約100年間、フローティングゲート内に一定量の電荷を保持し続けることができる。但し、これは、トンネル絶縁膜に電荷トラップが発生していない場合の試算である。
【０４２９】
そこで、本発明のセル構造による書き込み／消去方法において、トンネル絶縁膜内に電荷トラップが発生したときの電荷保持特性を説明する。
【０４３０】
図４１は、書き込み時の電荷トラップの発生メカニズムを示している。図４２は、消去時の電荷トラップの発生メカニズムを示している。
【０４３１】
一般的な不揮発性半導体メモリでは、書き込み時及び消去時に同じトンネル絶縁膜を使用する。このため、トンネル絶縁膜の両サイドにトラップ準位が発生してしまう。トンネル絶縁膜の両サイドにおいて、その全体の厚さの25％の範囲内にトラップ準位が発生すると仮定すると、実際にトンネル絶縁膜として機能する部分は、トンネル絶縁膜の全体の厚さの50％ということになる。
【０４３２】
これに対し、本発明のマルチドットフラッシュメモリの特徴の一つは、既に述べたように、書き込み時に使用するトンネル絶縁膜と消去時に使用するトンネル絶縁膜が異なる点にある。
【０４３３】
この場合、図４１に示すように、書き込み時に使用するトンネル絶縁膜では、その一サイドのみにトラップ準位が発生する。このため、トンネル絶縁膜の一サイドにおいて、その全体の厚さの25％の範囲内にトラップ準位が発生すると仮定すると、実際にトンネル絶縁膜として機能する部分は、トンネル絶縁膜の全体の厚さの75％ということになる。
【０４３４】
同様に、図４２に示すように、消去時に使用するトンネル絶縁膜でも、その一サイドのみにトラップ準位が発生する。このため、トンネル絶縁膜の一サイドにおいて、その全体の厚さの25％の範囲内にトラップ準位が発生すると仮定すると、実際にトンネル絶縁膜として機能する部分は、トンネル絶縁膜の全体の厚さの75％ということになる。
【０４３５】
即ち、本発明のセル構造によれば、一般的な不揮発性半導体メモリのセル構造よりも、実際にトンネル絶縁膜として機能する部分を多くすることができるため、トンネル絶縁膜の薄膜化に有利である。
【０４３６】
また、ゲート絶縁膜とトンネル絶縁膜とが完全に分離されているので、書き込み／消去を繰り返しても閾値ウィンドウが狭まることはない。
【０４３７】
尚、本発明のメモリセルは、２つのトンネル絶縁膜を持っていることが特徴であり、信頼性の問題を考えるとき、各々について書き込み用と消去用とをそれぞれ定めて使用することが好ましい。
【０４３８】
８．  読み出し動作  
続いて、読み出し動作の例について説明する。
【０４３９】
図４３は、読み出し動作の例を示している。  
中央に一列に並んだメモリセルのデータ、即ち、フローティングゲート（灰色に塗り潰した部分）内に蓄積された電荷量を読み出す場合、それらの上部に存在するワード線ＷＬ(Select)をVREADにし、それ以外のワード線ＷＬ，・・・をVpassにする。また、フローティングゲートの左右に存在するビット線ＢＬ，・・・もVpassにする。
【０４４０】
VREADは、フローティングゲート内の電荷量に応じてメモリセルのオン／オフが決まる値とし、Vpassは、フローティングゲート内の電荷量によらずメモリセルが常にオンになる値とする。例えば、VREAD < Vpassである。
【０４４１】
この状態で、ソース領域(Source)とドレイン領域(Drain)との間に流れるセル電流を検出することにより、中央に一列に並んだメモリセルのデータを読み出すことができる。
【０４４２】
ここで、ソース領域及びドレイン領域に関しては、図４４に示すように、これらをメモリセルアレイの両端に配置すれば、例えば、ドレイン領域(Drain)とセンスアンプ(S/A)とを接続するための導電線ＣＬは、メモリセルアレイ上に配置する必要がない。
【０４４３】
また、メモリセルアレイ内にセレクトゲートトランジスタが不要になる。
【０４４４】
しかし、メモリセルアレイの大容量化を考えると、ソース領域とドレイン領域との間に非常に多くのメモリセルを接続する必要が生じる。この場合、読み出し時にソース領域とドレイン領域との間の抵抗が増大し、センス感度を低下させる原因となる。
【０４４５】
そこで、図４５に示すように、メモリセルアレイをブロック化してもよい。この場合、ＮＡＮＤ型フラッシュメモリと同様に、メモリセルアレイ上に、複数のブロックＢＫ，・・・に共通に第二方向に延びる新たなビット線（導電線）ＮＢＬ，・・・を設ける。この新たなビット線ＮＢＬは、複数のブロックＢＫ，・・・内のドレイン領域(Drain)とセンスアンプ(S/A)とを接続する。
【０４４６】
新たなビット線ＮＢＬは、フローティングゲートの左右に存在するビット線ＢＬとは異なる。
【０４４７】
また、このようにメモリセルアレイをブロック化した場合、メモリセルアレイ内にセレクトゲートトランジスタが必要になる。
【０４４８】
図４６及び図４７は、それぞれ、図４３のメモリセルアレイから互いに異なる一つのＮＡＮＤ列を取り出したものである。  
（ａ）は、ＮＡＮＤ列の平面図、（ｂ）は、ＮＡＮＤ列の第二方向の断面図である。
【０４４９】
メモリセルＭＣ，・・・は、ソース領域(Source)とドレイン領域(Drain)との間に直列に接続される。本例では、半導体基板内にメモリセルＭＣ，・・・の拡散層を有しないが、必要に応じて、半導体基板内にメモリセルＭＣ，・・・の拡散層（点線）を形成してもよい。
【０４５０】
ＮＡＮＤ列の中央のメモリセルＭＣ(Select)を選択する場合、選択されたメモリセルＭＣ(Select)上のワード線ＷＬ(Select)にVREADを与え、それ以外のワード線ＷＬにVpassを与える。
【０４５１】
図４６のＮＡＮＤ列の中央に存在するメモリセルＭＣ(Select)と図４７の中央に存在するメモリセルＭＣ(Select)とは、図４３から明らかなように、ワード線ＷＬ(Select)に共通に接続される。即ち、本発明のマルチドットフラッシュメモリでは、ＮＡＮＤフラッシュメモリと同様に、複数のメモリセル（例えば、１ページ又は複数ページ）のデータを同時に読み出すことが可能である。
【０４５２】
図４８は、読み出し動作の変形例である。  
この変形例は、Vpass及びVREADの値に特徴を有し、Vpassを電源電位VDDとし、VREADを−VDD/2とする。その他については、図４３乃至図４７と同じである。
【０４５３】
図４９は、ＮＡＮＤ列の変形例である。  
この変形例は、ＮＡＮＤ列を構成するメモリセルの数に特徴を有している。ＮＡＮＤ列のセル数は、もちろん５個でなくてもよい。これは一例に過ぎない。その他については、図４３乃至図４７と同じである。
【０４５４】
この例では、ワード線ＷＬ，・・・の幅を一定とした場合、ワード線ＷＬ，・・・のピッチを広げることにより、ワード線同士の干渉(Interference)を小さくし、読み出しディスターブを防止できる。
【０４５５】
９．  三次元化  
本発明の例に係わるマルチドットフラッシュメモリは、三次元化が可能である。
【０４５６】
図５０は、三次元化されたマルチドットフラッシュメモリを示している。
【０４５７】
同図では、図４乃至図６のメモリセルアレイを、半導体基板の表面に対して垂直方向となる第三方向に複数個積み重ねている。
【０４５８】
このような構造を実現するには、例えば、アクティブエリアをＳＯＩ基板の半導体層から構成する必要がある。半導体層は、多結晶シリコン層、若しくは、多結晶シリコン層を再結晶化して作成した単結晶シリコン層とする。
【０４５９】
具体的には、ＳＯＩ基板に最も下の一つめのメモリセルアレイを形成し、その上に第一絶縁層を形成し、第一絶縁層上に二つめのメモリセルアレイのアクティブエリアとなる半導体層を形成する。
【０４６０】
また、三つめ以降のメモリセルアレイについては、二つめのメモリセルアレイと同様に形成すればよい。
【０４６１】
これにより、マルチドットフラッシュメモリの三次元化を達成し、メモリ容量のさらなる大容量化を実現する。
【０４６２】
図５１は、図５０のメモリを駆動する周辺回路の例を示している。
【０４６３】
半導体基板（例えば、ＳＯＩ基板）２０上には、積み重ねられた複数のメモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mが配置される。複数のメモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの構造については、図５０と同じである。
【０４６４】
また、半導体基板２０上には、周辺回路として、ワード線デコーダ２１Ａ，２１Ｂ、ビット線デコーダ２２、データ線デコーダ２３及びメモリセルアレイ切り替え回路(Layer Exchanger)２４がそれぞれ配置される。
【０４６５】
ワード線デコーダ２１Ａは、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第一方向の一端に配置され、ワード線デコーダ２１Ｂは、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第一方向の他端に配置される。ワード線デコーダ２１Ａ，２１Ｂは、書き込み時、消去時及び読み出し時にワード線を駆動する。
【０４６６】
ビット線デコーダ２２は、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第二方向の一端に配置され、データ線デコーダ２３は、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mの第二方向の他端に配置される。
【０４６７】
ビット線デコーダ２２は、書き込み時及び消去時にビット線を駆動する。また、データ線デコーダ２３は、読み出し時にデータ線を駆動する。
【０４６８】
メモリセルアレイ切り替え回路２４は、メモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mにそれぞれ接続される。
【０４６９】
図５２は、図５１のメモリセルアレイの１つを示している。
【０４７０】
メモリセルアレイARRAR j 内のワード線ＷＬとワード線デコーダ２１Ａ，２１Ｂとの間、メモリセルアレイARRAR j 内のビット線ＢＬとビット線デコーダ２２との間、及び、メモリセルアレイARRAR j 内のＮＡＮＤ列のドレイン領域とデータ線デコーダ２３との間には、それぞれ、メモリセルアレイARRAY jを選択するためのレイヤーセレクトゲートトランジスタＬＳＧ(Layer SG)が接続される。
【０４７１】
レイヤーセレクトゲートトランジスタＬＳＧのオン／オフは、メモリセルアレイ切り替え回路２４により制御される。
【０４７２】
メモリセルアレイARRAY jが選択されるとき、レイヤーセレクトゲートトランジスタＬＳＧはオンになり、メモリセルアレイARRAY jが非選択のとき、レイヤーセレクトゲートトランジスタＬＳＧはオフになる。
【０４７３】
例えば、図５１の半導体基板２０上に積み重ねられた複数のメモリセルアレイARRAY 1,・・・ARRAY M-1, ARRAY Mのうちの一つ又は複数のメモリセルアレイは、書き込み／消去／読み出しの各モードに応じて選択される。
【０４７４】
図５３は、ビット線デコーダとメモリセルアレイとの間のレイヤーセレクトゲートトランジスタを示している。
【０４７５】
複数のメモリセルアレイARRAY 1, ・・・ARRAY M-1, ARRAY Mの各々は、例えば、図５２に示すように、（Ｎ＋１）本のビット線を有する。ＬＳＧＭ(0,・・・N)は、Ｍ番目のメモリセルアレイARRAY M内の（Ｎ＋１）個のレイヤーセレクトゲートトランジスタを意味する。
【０４７６】
尚、Ｍは２以上の自然数であり、Ｎは自然数とする。
【０４７７】
図５４は、データ線デコーダとメモリセルアレイとの間のレイヤーセレクトゲートトランジスタを示している。
【０４７８】
複数のメモリセルアレイARRAY 1, ・・・ARRAY M-1, ARRAY Mの各々は、例えば、図５２に示すように、Ｎ本のデータ線を有する。ＬＳＧＭ(1,・・・N)は、Ｍ番目のメモリセルアレイARRAY M内のＮ個のレイヤーセレクトゲートトランジスタを意味する。
【０４７９】
尚、Ｍは２以上の自然数であり、Ｎは自然数とする。
【０４８０】
図５５及び図５６は、ワード線デコーダとメモリセルアレイとの間のレイヤーセレクトゲートトランジスタを示している。
【０４８１】
複数のメモリセルアレイARRAY 1, ・・・ARRAY M-1, ARRAY Mの各々は、例えば、図５２に示すように、（Ｎ＋１）本のワード線を有する。また、（Ｎ＋１）本のワード線は、図５２に示すように、二つに分けられ、一つは、ワード線デコーダ２１Ａに接続され、他の一つは、ワード線デコーダ２１Ｂに接続される。
【０４８２】
図５５のＬＳＧＭ(1, 3, ・・・N)は、Ｍ番目のメモリセルアレイARRAY M内のワード線デコーダ２１Ａに接続される［（Ｎ＋１）／２］個のレイヤーセレクトゲートトランジスタを意味する。また、図５６のＬＳＧＭ(0, 2, ・・・N-1)は、Ｍ番目のメモリセルアレイARRAY M内のワード線デコーダ２１Ｂに接続される［（Ｎ＋１）／２］個のレイヤーセレクトゲートトランジスタを意味する。
【０４８３】
尚、Ｍは２以上の自然数であり、Ｎは奇数とする。
【０４８４】
１０．  製造方法  
本発明の例に係わるマルチドットフラッシュメモリの製造方法を説明する。
【０４８５】
ここで説明する製造方法は、図４５に示すレイアウト、即ち、メモリセルアレイがブロック化され、ＮＡＮＤ列にセレクトゲートトランジスタが接続される構造を実現する。
【０４８６】
図５７は、マルチドットフラッシュメモリの製造方法を示している。
【０４８７】
まず、同図（ａ）に示すように、Ｐ型シリコン基板（Ｐ−ｓｕｂ）３０上に第一酸化膜３１を形成する。また、同図（ｂ）に示すように、セレクトゲートトランジスタを形成する領域に存在する第一酸化膜３１に開口を形成する。
【０４８８】
次に、同図（ｃ）に示すように、Ｐ型シリコン基板３０上及び第一酸化膜３１上に第一アモルファスシリコン（1st a-Si）３２を堆積し、同図（ｄ）に示すように、第一アモルファスシリコン３２を横方向に固層エピ成長(L-SPE)させる。
【０４８９】
また、同図（ｅ）に示すように、第一アモルファスシリコンを結晶化し、シリコン膜３２’を形成する。続いて、同図（ｆ）に示すように、シリコン膜３２’上に第二酸化膜３３を形成し、ビット線コンタクトを形成する領域に存在する第二酸化膜３３に開口を形成する。
【０４９０】
次に、同図（ｇ）に示すように、シリコン膜３２’上及び第二酸化膜３３上に第二アモルファスシリコン（2nd a-Si）３４を堆積し、同図（ｈ）に示すように、第二アモルファスシリコン３４を横方向に固層エピ成長(L-SPE)させる。また、同図（ｉ）に示すように、第二アモルファスシリコンを結晶化し、シリコン膜３４’を形成する。
【０４９１】
ここで、同図（ｉ）において、「ＢＣ」は、ビット線コンタクトが形成される領域、「ＳＴ」は、セレクトゲートトランジスタが形成される領域、「ＭＣ」は、メモリセルが形成される領域を示している。
【０４９２】
以上の工程により、二つのシリコン膜３２’，３４’が絶縁膜を介して積み重ねられた構造（二重ＳＯＩ構造）が完成する。
【０４９３】
この二重ＳＯＩ構造を用いて、本発明のマルチドットフラッシュメモリを形成する。
【０４９４】
図５８（ａ）は、図５７（ｉ）の二重ＳＯＩ構造におけるビット線コンタクトの周辺部を取り出した鳥瞰図である。
【０４９５】
図５８（ａ）が図５７（ｉ）と異なる点は、セレクトゲートトランジスタが形成される領域におけるシリコン膜３２’内にＰ型拡散層３５が存在し、ビット線コンタクトが形成される領域におけるシリコン膜３２’内にＮ型拡散層３６が存在する点にある。
【０４９６】
Ｐ型拡散層３５は、セレクトゲートトランジスタのチャネル領域となり、Ｎ型拡散層３６は、ＮＡＮＤ列におけるドレイン拡散層となる。Ｐ型拡散層３５及びＮ型拡散層３６は、例えば、シリコン膜３２’を形成した後にイオン注入を行うことにより形成できる。
【０４９７】
この後、図５８（ｂ）に示すように、ライン＆スペースのフォトレジストを形成し、このフォトレジストをマスクにシリコン膜３４’をエッチングし、第一方向に延びるライン＆スペース構造のシリコン膜３４’を形成する。この後、フォトレジストについては、除去する。
【０４９８】
次に、図５８（ｃ）に示すように、ＣＶＤ法により、ライン＆スペース構造のシリコン膜３４‘の間のスペースを絶縁膜３７により満たし、さらに、ＣＭＰ法により、絶縁膜３７の上面がシリコン膜３４’の上面に一致する程度まで、絶縁膜３７を研磨する。
【０４９９】
また、図５８（ｄ）に示すように、側壁スペーサ転写プロセスを用いて、微細ライン＆スペースのハードマスクパターンを形成し、このハードマスクパターンをマスクにして、絶縁膜３７、シリコン膜３４’、第二酸化膜３３、及び、シリコン膜３２’を、順次、エッチングする。
【０５００】
その結果、シリコン膜３２’から構成され、第二方向に延びるライン＆スペース構造のアクティブエリアＡＡ，・・・が形成される。また、アクティブエリアＡＡ，・・・上には、第二酸化膜（ゲート絶縁膜）３３を介してフローティングゲートＦＧ，・・・が形成される。
【０５０１】
ビット線コンタクト領域ＢＣでは、シリコン膜３２’内のＮ型拡散層３６とシリコン膜３４’とが接触する。
【０５０２】
図５８（ｄ）のプロセスを終えると、側壁スペーサ転写プロセスに起因し、フローティングゲートＦＧの形状に偶奇ばらつきが発生する。
【０５０３】
但し、ここでは、製造方法を説明することを主眼にし、図面の複雑化をなくすため、図面上、偶奇ばらつきを表示していない。
【０５０４】
実際には、フローティングゲートＦＧの形状は、図４乃至図６に示すようになる。
【０５０５】
次に、図５９（ａ）に示すように、熱酸化法により、アクティブエリアＡＡ，・・・及びフローティングゲートＦＧ，・・・の側面に側壁熱酸化膜３８を形成する。この側壁酸化膜３８は、書き込み時又は消去時に使用するトンネル絶縁膜となる。
【０５０６】
また、図５９（ｂ）に示すように、アクティブエリアＡＡ，・・・の間のスペースを絶縁膜３９により満たす。
【０５０７】
続けて、図５９（ｃ）に示すように、ＣＶＤ法により、フローティングゲートＦＧ，・・・の間のスペースに導電材を満たし、さらに、ＣＭＰ法により、導電材の上面がフローティングゲートＦＧ，・・・の上面に一致する程度まで、導電材を研磨する。
【０５０８】
その結果、フローティングゲートＦＧ，・・・の間のスペースに第二方向に延びるビット線ＢＬ，・・・が形成される。
【０５０９】
次に、図５９（ｄ）に示すように、フローティングゲートＦＧ，・・・上及びビット線ＢＬ，・・・上に電極間絶縁膜４０を形成する。また、セレクトゲートトランジスタが形成される領域における電極間絶縁膜４０の一部を除去し、開口４１を形成する。
【０５１０】
この後、図５９（ｅ）に示すように、ＣＶＤ法により、電極間絶縁膜４０上に導電材４２を形成する。
【０５１１】
また、図５９（ｆ）に示すように、ライン＆スペースのフォトレジストを形成し、このフォトレジストをマスクに図５９（ｅ）の導電材４２をエッチングし、第一方向に延びるライン＆スペース構造のワード線ＷＬ，・・・を形成する。この後、フォトレジストについては、除去する。
【０５１２】
また、ＣＶＤ法により、ワード線ＷＬ，・・・の間のスペースを絶縁膜４３により満たし、さらに、ＣＭＰ法により、絶縁膜４３の上面がワード線ＷＬ，・・・の上面に一致する程度まで、絶縁膜４３を研磨する。
【０５１３】
最後に、図６０に示すように、ワード線ＷＬ，・・・上及び絶縁膜４３上に層間絶縁膜（図示せず）を形成し、さらに、シリコン膜３４’を介してＮ型拡散層（ドレイン拡散層）３６に電気的に接続されるビット線コンタクト４４を形成する。
【０５１４】
ここで、ビット線コンタクト４４は、例えば、図４５の導電線ＮＢＬに電気的に接続される。「ビット線コンタクト」という言葉は、ＮＡＮＤフラッシュメモリに対応させたものであり、本発明のマルチドットフラッシュメモリのビット線に対するコンタクトではない。
【０５１５】
図６１は、上述の製造方法により完成するデバイス構造の断面図を示している。
【０５１６】
同図から明らかなように、本発明のマルチドットフラッシュメモリの第二方向（ビット線が延びる方向）に沿う断面は、ＮＡＮＤフラッシュメモリのそれとほぼ同じである。つまり、ＮＡＮＤフラッシュメモリの製造技術を応用することにより、開発費を低く抑えることができる。
【０５１７】
尚、上述の製造方法において、絶縁膜や導電膜の材料については、デバイス仕様などを考慮して適宜選択することが可能である。酸化膜についても、これに代えて、窒化膜や、酸窒化膜などの材料を用いてもよい。
【０５１８】
また、構造に関しても、ワード線の直下にコントロールゲートとなるポリシリコン層を形成する、ワード線を立体千鳥格子にする、などの変形が可能である。
【０５１９】
また、フローティングゲートは、シリコンドットでなくてもよい。フローティングゲートは、シリサイド、金属、非金属などをドット状にしてもよいし、ドットのサイズについても、30nmx30nmx30nm以下のサイズであれば、本発明の原理によるマルチドットフラッシュメモリを実現できる。
【０５２０】
さらに、フローティングゲートのサイズは、単電子効果を利用する場合には、20nmx20nmx20nm以下にするのが好ましい。単電子効果を利用すれば、ばらつき耐性が強いマルチドットフラッシュメモリを提供できる。
【０５２１】
但し、単電子効果が利用できない20nmx20nmx20nmを越えるサイズであっても、本発明で提案する新しいアーキテクチャーを実現することは可能である。
【０５２２】
セレクトゲートトランジスタについては省略することが可能であるが、その場合には、ＳＯＩ構造を採用し、絶縁層上の半導体層の厚さをソース／ドレイン拡散層の深さよりも薄くするのが好ましい。
【０５２３】
１１．  むすび  
本発明によれば、マルチドットフラッシュメモリの新しいメモリセルアレイアーキテクチャーにおいて、書き込み／消去の低消費電力化を実現できる。
【０５２４】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【産業上の利用可能性】
【０５２５】
本発明は、高速ランダム書き込み可能なファイルメモリ、高速ランダム書き込みが必要なデジタルビデオカメラレコーダー、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して産業上のメリットは多大である。
【符号の説明】
【０５２６】
１１：  ＲＯＭ、  １２：  制御回路、  ２０：  半導体基板、  ２１，２１Ａ，２１Ｂ：  ワード線デコーダ、  ２２：  ビット線デコーダ、  ２３：  データ線デコーダ、  ２４：  メモリセルアレイ切り替え回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2011040138.tif 000041
【図７】
2011040138.tif 000042
【図８】
2011040138.tif 000043
【図９】
2011040138.tif 000044
【図１０】
2011040138.tif 000045
【図１１】
2011040138.tif 000046
【図１２】
2011040138.tif 000047
【図１３】
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【図１４】
2011040138.tif 000049
【図１５】
2011040138.tif 000050
【図１６】
2011040138.tif 000051
【図１７】
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【図１８】
2011040138.tif 000053
【図１９】
2011040138.tif 000054
【図２０】
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【図２１】
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【図２２】
2011040138.tif 000057
【図２３】
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【図２４】
2011040138.tif 000059
【図２５】
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【図２６】
2011040138.tif 000061
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2011040138.tif 000067
【図３３】
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【図３４】
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【図３５】
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【図３６】
2011040138.tif 000071
【図３７】
2011040138.tif 000072
【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
2011040138.tif 000077
【図４３】
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【図４４】
2011040138.tif 000079
【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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