(57)【要約】【課題】相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリを備える半導体装置において、工程数を削減してヒータ部の電流密度を高くする製造方法並びに構造を提供する。【解決手段】ヒータ電極１０を覆う層間絶縁膜１３に、ヒータ電極１０上面と同形状であり、全面を露出する開口部が形成されており、開口部に絶縁材料からなるサイドウォール１５が形成されており、相変化材料層１６は、サイドウォール１０の形成された開口部内でヒータ電極１０と接触しており、相変化材料層１６における相変化領域１８はサイドウォール１０で囲まれた開口部内に形成される。【選択図】図１
2011216768.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、ヒータ電極材料層とハードマスク用絶縁層を形成する工程、
前記ヒータ電極材料層とハードマスク用絶縁層をパターニングして柱状構造を形成する工程、
前記柱状構造を埋めて層間絶縁膜を形成し、平坦化して前記ハードマスク用絶縁層上面を露出する工程、
前記ハードマスク用絶縁層を除去して、前記ヒータ電極上面を露出する開口部を形成する工程、
前記開口部内に、絶縁材料からなるサイドウォールを形成する工程、
前記サイドウォールの形成された開口部を埋めて前記層間絶縁膜上に相変化材料層を形成する工程、及び
前記相変化材料層上に上部電極を形成する工程
とを備える半導体装置の製造方法。
【請求項２】
前記サイドウォールを構成する絶縁材料は、シリコン窒化膜である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記サイドウォールの上端が前記開口部の上端より低く形成されている請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ヒータ電極材料層の下に下部電極材料層を形成し、前記パターニングにより下部電極、ヒータ電極、ハードマスク用絶縁層の柱状構造を形成する工程を有する請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記ヒータ電極の上面がリソグラフィー最小加工寸法Ｆ値の幅以下になるようにパターニングする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
半導体基板上に選択能動素子を形成する工程と、
前記選択能動素子に接続されるコンタクトプラグを形成する工程と
をさらに有し、
前記ヒータ電極は、前記コンタクトプラグに電気的に接続されている請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリを備える半導体装置であって、
前記ヒータ電極を覆う層間絶縁膜に、前記ヒータ電極上面と同形状であり、ヒータ電極上面全面を露出する開口部が形成されており、
該開口部に絶縁材料からなるサイドウォールが形成されており、
前記相変化材料層は、前記サイドウォールで囲まれた開口部内で前記ヒータ電極と接触している半導体装置。
【請求項８】
前記ヒータ電極の上面がリソグラフィー最小加工寸法Ｆ値の幅以下に形成されている請求項７に記載の半導体装置。
【請求項９】
前記サイドウォールを構成する絶縁材料は、シリコン窒化膜である請求項７又は８に記載の半導体装置。
【請求項１０】
前記サイドウォールの上端が前記開口部の上端より低く形成されている請求項７乃至９のいずれかに記載の半導体装置。
【請求項１１】
前記ヒータ電極は、前記層間絶縁膜に埋設される柱状構造の下部電極上に同形状に形成されている請求項７乃至１０のいずれかに記載の半導体装置。
【請求項１２】
前記ヒータ電極の下方に位置し、前記ヒータ電極と電気的に接続されるコンタクトプラグと、
該コンタクトプラグに接続される選択能動素子と
前記相変化材料層の上面と接触する上部電極とを備えたことを特徴とする請求項７乃至１１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に相変化材料を用いた相変化メモリの改良に関する。
【背景技術】
【０００２】
携帯機器等における情報記憶手段として広く用いられている不揮発性メモリに関し、相変化材料の抵抗値変化を利用した相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ；以下ＰＲＡＭと記す）の開発が行われている。
【０００３】
相変化メモリは、結晶状態によって電気的抵抗が変わる相変化層（カルコゲナイド半導体薄膜等）をメモリセルに利用する素子である。相変化メモリに使用されるカルコゲナイド半導体としては、Ｇｅ（ゲルマニウム）、Ｔｅ（テルル）およびＳｂ（アンチモン）の化合物であるＧｅＳｂＴｅ（以下、ＧＳＴという）、あるいは、ＡｓＳｂＴｅやＳｅＳｂＴｅ等が知られている。
【０００４】
カルコゲナイド半導体は、非結晶状態と、結晶状態の２つの安定した状態をとることができ、非結晶状態から結晶状態に移行させるためには、エネルギー障壁を超える熱を供給する必要がある。非結晶状態は高抵抗を示し、これをデジタル値の”１”に対応させ、結晶状態は低抵抗を示し、これをデジタル値の”０”に対応させることにより、デジタル情報の記憶が可能となる。そして、カルコゲナイド半導体を介して流れる電流量（あるいは電圧降下）の差を検出することによって、記憶情報が”１”であるか、”０”であるかを判定することが可能となる。
【０００５】
カルコゲナイド半導体の相変化のために供給される熱としては、ジュール熱が利用される。すなわち、ピーク値ならびに時間幅が異なるパルスをカルコゲナイド半導体に供給することによって、電極とカルコゲナイド半導体との接触面近傍においてジュール熱を生じさせ、このジュール熱により相変化を生じさせる。
【０００６】
具体的には、カルコゲナイド半導体に、その溶融点の付近の熱を短時間供給した後に、急速に冷却すれば、カルコゲナイド半導体は非結晶状態になる。一方、カルコゲナイド半導体に溶融点に比べて低い結晶化温度を長時間にかけて供給した後に冷却すれば、カルコゲナイド半導体は結晶状態になる。例えば、ＧＳＴに融点（約６１０℃）付近の熱を短時間（１〜１０ｎｓ）に供給した後に、急速に冷却（約１ｎｓ）すれば、ＧＳＴは非結晶状態になる。一方、ＧＳＴに結晶化温度（約４５０℃）の熱を長時間（３０〜５０ｎｓ）印加した後に冷却すれば、ＧＳＴは結晶状態になる。
【０００７】
非結晶状態から結晶状態に移行させることを「セット（結晶化過程）」といい、このとき、カルコゲナイド半導体に与えられるパルスを「セットパルス」という。ここで、結晶化に最低限必要な温度（結晶化温度）をＴｃとし、結晶化に最低限必要な時間（結晶化時間）をｔｒとする。その逆に、結晶状態から非結晶状態に移行させることを「リセット（非結晶化過程）」といい、このとき、カルコゲナイド半導体に与えられるパルスを「リセットパルス」という。このとき、カルコゲナイド半導体に与えられる熱は融点Ｔｍ付近の熱であり、カルコゲナイド半導体は溶融後に急冷される。
【０００８】
従来のＰＲＡＭのメモリセル構造（断面図）を図８に示す。半導体基板３１上にＭＯＳ型トランジスタと、相変化材料を用いた記憶素子が形成されている。
【０００９】
３２はトランジスタのゲート電極で、Ｎ型の不純物を導入した拡散層３３、３４がソース・ドレイン領域として機能する。ゲート電極３２は、メモリセル選択のワード線として機能する。
【００１０】
ゲート電極上には層間絶縁膜３５が形成されている。拡散層３３にはヒータ電極３８が接続されている。ヒータ電極３８の上に相変化材料層３９があり、その上に上部電極４０が形成されている。
【００１１】
ヒータ電極３８に電流を流すことにより、ヒータ電極３８が発熱して相変化材料層３９が部分的に加熱される。この加熱により、相変化材料層３９とヒータ電極３８の界面近傍で相変化が起き、直列の電気抵抗に変化が現れる。このときに相変化が起こる領域を相変化領域４１として、図８に示している。
【００１２】
トランジスタを構成している他方の拡散層３４には、コンタクトプラグ３６を介してグランド（ＧＮＤ）配線３７が接続されている。
【００１３】
ヒータ電極３８と相変化材料層３９と上部電極４０により、記憶素子が形成されており、ＭＯＳ型トランジスタを介してＧＮＤ配線に接続することで、１つのメモリセルが構成されている。
【００１４】
ＧＮＤ配線３７を接地状態とし、トランジスタがオン（ＯＮ）状態の時に、上部電極４０にパルス電圧を印加すると、上部電極４０−相変化材料層３９−ヒータ電極３８−拡散層３３−トランジスタのチャネル−拡散層３４−ＧＮＤ配線３７で構成される電流経路に電流が流れる。この電流によりヒータ電極３８の発熱（ジュール熱）が起き、相変化材料層３９が部分的に加熱されることで、相変化が生じる。これにより電気抵抗値に変化が起きる。加熱の仕方を制御することで、相変化材料を抵抗値の低い結晶状態（セット状態）および抵抗値の高い非結晶状態（リセット状態）のいずれかにすることができ、加熱後もその状態を維持することができる。従って、所望のメモリセルにおいて、電気抵抗値の変化を利用してデータの記録（保持）を行うことができる。
【００１５】
図８の従来例の場合、ヒータ電極３８は拡散層３３に直接接続された構造となっている。ヒータ電極の材料としてはタングステン（Ｗ）等が使用できるが、拡散層とのオーミックコンタクトを得る為に、最下層部分に例えばチタン（Ｔｉ）を堆積、次にバリヤメタルとなる窒化チタン（ＴｉＮ）を堆積、次に埋め込み用のタングステンを堆積した構造となっている。相変化材料層３９とヒータ電極３８の接触面積はより小さいほど電流密度が上がって発熱効率が向上するが、図８の構造の場合、ＧＮＤ配線７の上方までヒータ電極１を延ばす必要がある。通常は、層間膜に形成したホールにヒータ電極を埋設して形成するが、ヒータ電極の深さが深くなってしまうので、径の小さなヒータ電極を形成することは加工の点から困難であった。このため、相変化させるためには多くの電流を流さなければならない。従って、トランジスタの電流能力も大きくしなければならなかった。この結果、トランジスタのサイズが大きくなり、そのためセルサイズが増大すると言う問題があった。また消費電流が増えると言う問題もあった。
【００１６】
上記のような問題点を改善した、従来のＰＲＡＭのメモリセル構造を図９に示す。
【００１７】
図９では、図８のヒータ電極３８の代わりに、コンタクトプラグ４２と、ヒータ電極４６を積層した構成としている。コンタクトプラグ４２は、図８のヒータ電極３８と同様に、チタン、窒化チタン、タングステンの３層により形成されている。ヒータ電極４６は、タングステン等を用いて形成し、コンタクトプラグ４２の上層に接続している。この構造ならば、ヒータ電極４６の高さを図８の場合よりも低く形成することができるので、径の小さなヒータ電極を形成することが可能となる。また、発熱効率を上げる為に、ヒータ電極４６を形成する材料を、コンタクトプラグ４２を形成する材料よりも抵抗の高い材料を選択することが可能となる（発熱量∝ｉ２Ｒ：ｉ＝電流，Ｒ＝抵抗）。例えば、ヒータ電極４６としてＴｉＮなどを用いることが出来る。しかし、ヒータ電極の径はパターニングの際のフォトリソグラフィーの解像度限界で決まってしまうので、より小さな径のヒータ電極を形成するために、ヒータ電極用の開口部４４の側面部にシリコン窒化膜等の絶縁膜でサイドウォール４５を形成し、その内部にヒータ電極材料を充填すると言う手法が知られている。
【００１８】
ここで、フォトリソグラフィーにより開口部４４のパターニングを行い、更にその後、絶縁膜によるサイドウォール４５を形成してヒータ径の縮小を行ったとしても、サイドウォールの厚さは開口部４４の底部の径で制限されてしまう。これは、ヒータ電極用の開口部４４とサイドウォール４５を異方性のドライエッチングで形成するときに、微細なコンタクトホールの場合には、側面の形状を完全に垂直に形成することは困難であることに起因する。すなわち、開口部４４の側面がテーパー形状となってしまうため、上部径よりも底部径が小さく形成されることになる。従って、サイドウォール４５の膜厚は、開口部４４の底部が塞がってしまうよりも薄くする必要がある。この結果、ヒータ電極４６の上部径は、所望のサイズまで縮小することが困難となる。さらに、ヒータ径を縮小していくと、ヒータ電極を形成する材料の埋設が困難になり、下部のコンタクトプラグ４２とのコンタクト性が悪化する懸念がある。
【００１９】
図８、図９の従来例ではヒータ電極のサイズをある程度の大きさより縮小して形成することが困難であるため、相変化領域４１がヒータ電極上の平面部に接触するように形成される。このため、電流（電子）の流れが上部電極側では拡散してしまい、電流密度が上がらない。従って、ヒータ電極の加熱効率が悪く、所望の温度に到達させるためには、大きな電流を流す必要があった。さらにヒータ電極上面の平面部分と相変化材料が接触しているため、相変化領域４１も大きく広がってしまう。このため、大きな領域で相変化を起こす必要があり、相変化が終了するまでに加える必要のある熱量が増大するので、この点においても印加する電流が増える要因となっていた。
【００２０】
メモリセルの電流能力は、図８、図９に示すようにトランジスタの電流能力で制限されてしまう。従って書き換えのために大電流を必要とする場合は、トランジスタの電流能力を高くしなければならない。これを実現しようとするには、トランジスタのチャネル幅を大きくする必要が生じる。しかし、トランジスタのチャネル幅を大きくするとメモリセルのサイズが大きくなるために、チップサイズの増大を招きコストパフォーマンスが落ちてしまう。
【００２１】
従って、コストパフォーマンスを落とすことなく、小さなメモリセルを実現するためには、少ない書き換え電流で相変化を起こさせる必要がある。すなわちヒータ部の効率の良い発熱が必要となる。言い換えれば、ヒータ部の電流密度を高くする必要がある。
【００２２】
一方、ヒータ電極を小さくするのではなく、相変化材料のヒータ電極との接触面積を小さくするという観点から、ヒータ電極上の絶縁膜に開口部を設け、この開口部にサイドウォールスペーサを形成して、開口幅を狭めることでヒータ電極との接触面積を縮小する方法が開示されている（特許文献１，２）。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２００７−６７４０３号公報
【特許文献２】特開２００９−１０３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
ヒータ電極の縮小と、開口パターンの縮小とが組み合わせられれば、トランジスタの実装密度をさらに高くして、高ビット数を有するメモリが得られることが予想される。しかしながら、通常のリソグラフィー技術で開口パターンを形成する場合、特許文献１，２に示されるように、目合わせずれを考慮して下地となるヒータ電極面積は開口パターンより大きくする必要がある。
【００２５】
本発明では、ヒータ電極を小さく形成し、さらにヒータ電極と相変化層との接触面積をヒータ電極上面の面積より小さくしてさらに電流密度を高めると同時に、メモリセル実装密度の向上を図る製造方法並びに構造を提供する。
【課題を解決するための手段】
【００２６】
すなわち、本発明の一実施形態によれば、
基板上に、ヒータ電極材料層とハードマスク用絶縁層を形成する工程、
前記ヒータ電極材料層とハードマスク用絶縁層をパターニングして柱状構造を形成する工程、
前記柱状構造を埋めて層間絶縁膜を形成し、平坦化して前記ハードマスク用絶縁層上面を露出する工程、
前記ハードマスク用絶縁層を除去して、前記ヒータ電極上面を露出する開口部を形成する工程、
前記開口部内に、絶縁材料からなるサイドウォールを形成する工程、
前記サイドウォールの形成された開口部を埋めて前記層間絶縁膜上に相変化材料層を形成する工程、及び
前記相変化材料層上に上部電極を形成する工程
とを備える半導体装置の製造方法が提供される。
【００２７】
また、本発明の別の実施形態では、
相変化材料層をヒータ電極で加熱して抵抗値を変化させ、情報の記憶を行う相変化メモリを備える半導体装置であって、
前記ヒータ電極を覆う層間絶縁膜に、前記ヒータ電極上面と同形状であり、ヒータ電極上面全面を露出する開口部が形成されており、
該開口部に絶縁材料からなるサイドウォールが形成されており、
前記相変化材料層は、前記サイドウォールで囲まれた開口部内で前記ヒータ電極と接触している半導体装置が提供される。
【発明の効果】
【００２８】
本発明によれば、相変化材料とヒータ電極の接触面積を、フォトリソグラフィーにより形成されるヒータサイズよりも小さく形成し、且つ相変化材料を埋設する構造とすることで電流密度を上げ、発熱効率を向上させ、書き換え（相変化）に必要な電流を低減することが可能となる。
【００２９】
その結果、メモリセルのセルトランジスタの電流能力は小さくても書換えが可能となるので、トランジスタサイズが小さくなってセルサイズの縮小が可能となり、コストパフォーマンスを向上させることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態になる半導体装置を説明する概略断面図である。
【図２】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図である。
【図３】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図である。
【図４】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図である。
【図５】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図である。
【図６】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図である。
【図７】本発明の一実施形態になる半導体装置の製造方法を説明する工程断面図である。
【図８】第１の従来技術を説明する概略断面図である。
【図９】第２の従来技術を説明する概略断面図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態について図面を参照して説明する。
本発明の実施例の構造を図１に示す。図１は、本発明の一実施形態になるＰＲＡＭのメモリセルの断面図である。Ｐ型の半導体基板１上に、選択能動素子としてのＭＯＳ型トランジスタが形成されている。２がトランジスタのゲート電極で、メモリセル選択のワード線として機能する。拡散層領域３、４にはリン等のＮ型不純物が導入されており、トランジスタのソース・ドレイン領域として機能する。拡散層領域３にはコンタクトプラグ８が接続されている。もう一方の拡散層領域４にはコンタクトプラグ６を介してグランド（ＧＮＤ）配線７が接続されている。コンタクトプラグ８に接続するように下部電極９とヒータ電極１０の積層構造が設けられている。ヒータ電極１０上にはサイドウォール１５が設けられた開口部が形成され、サイドウォール１５で囲まれた開口内でヒータ電極１０と相変化材料層１６が接触している。相変化材料層１６の上面には、上部電極１７が相変化材料層１６と接触するように設けられている。１８は、相変化材料層１６がヒータ電極１０により加熱されたときに相変化が起こり、電気抵抗値が変化する領域（相変化領域）を示している。
【００３２】
グランド配線７を接地状態とし、トランジスタがオン状態の時に、上部電極にパルス状の電圧を印加することで、相変化材料層１６とヒータ電極１０を介して、上部電極１７からグランド配線７に至る電流を流すことができる。この電流によりヒータ電極１０が発熱する。
【００３３】
相変化材料はその一部が第２層間絶縁膜１３に埋設された形状となっている。その側面はサイドウォール１５で覆われている。従って、相変化領域１８は絶縁膜に囲まれている部分に限定される。その結果、電流密度が上がり、発熱効率も上がり、相変化に必要な書換え電流を下げることが可能となる。
【００３４】
したがって、少ない電流でも相変化させることが可能となる。これにより形成された相変化領域は、従来例のものよりも小さくなる。すなわち、上部電極２０にパルス電圧を印加することにより、電流は、上部電極１７−相変化材料１６−ヒータ電極１０を通り、ゲート電極２と拡散層領域３、４で形成されたＭＯＳトランジスタを介してＧＮＤ配線７へ流れる。このとき、ヒータ電極１０と相変化材料１６の界面で発熱が起こり、この部分の相変化材料１６で相変化が起こり、相変化領域１８を形成し、直列の電気抵抗に変化が現れる。
【００３５】
本発明の実施例の製造方法を以下に示す。
図２に示すように、半導体基板１上に、公知の手段により、ＭＯＳ型トランジスタのゲート電極２、拡散層領域３、４、第１層間絶縁膜５、コンタクトプラグ６、８、グランド配線７を形成する。コンタクトプラグ８は、最下層から順番に、チタン、窒化チタン、タングステンの３層の膜を積層して形成されている。コンタクトプラグ８の表面はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化されている。このように形成された基板上に下部電極層９、ヒータ電極層１０、そしてハードマスク用絶縁膜１１を成膜し、ホトレジストをパターニングしてマスク１２を形成する。下部電極層９としてはタングステンを、ヒータ電極層１０としてはＴｉＮを、ハードマスク用絶縁層１１としては、シリコン窒化膜を積層した。各層の膜厚は、２０〜２００ｎｍの範囲で適宜選択することができる。また、マスク１２は、フォトリソグラフィーの最小加工寸法Ｆ値で規定される１Ｆ幅を有するパターンに形成した。なお、パターニングの際にホトレジストをスリミングしながらパターニングすることで、Ｆ値以下の幅にヒータ電極を形成することができ、さらに相変化層とヒータ電極との接触面積の縮小が図れる。
【００３６】
次に、図３に示すようにエッチングを行い、柱状の下部電極９、ヒータ電極１０を形成する。
そして、図４に示すように第２層間絶縁膜１３で覆い、ＣＭＰ法等により研磨して平坦化を行う。第２層間絶縁膜１３として、シリコン酸化膜を用いた。
次に、図５に示すように、ハードマスク用絶縁層１１を取り除き開口部１３Ａを形成する。ハードマスク用絶縁層１１は、熱リン酸を用いて除去した。
【００３７】
この後、図６に示すように、全面にサイドウォール形成用のシリコン窒化膜１４を形成した後に、エッチバックし、開口部１３Ａ内にサイドウォール１５を形成し、最後に相変化材料１６と上部電極１７を順次堆積し、図７に示す構造を得る。
【００３８】
相変化材料としては、背景技術で説明した各種カルコゲナイド半導体などの公知の材料が使用できる。本実施形態では、カルコゲナイド半導体としてＧＳＴを用いた。
【００３９】
また、上部電極１７としては、例えばチタン（Ｔｉ）や窒化チタン（ＴｉＮ）、あるいはそれらの積層膜等を用いることができる。
【００４０】
この後に、上部電極１７上に保護絶縁膜の形成、あるいはさらに上部の配線層の形成等を行えば、本発明のＰＲＡＭのメモリセルが完成する。
【００４１】
本構造とすることで相変化材料１６とヒータ電極１０の接触面積が、ヒータ電極パターニング時の解像度限界Ｆ値よりさらに縮小されるので電流密度が上がる。従って、少ない電流でも相変化させることが可能となる。これにより形成された相変化領域１８は、図１に示すように、従来例（図８，図９参照）のものよりも小さくなる。また、これにより、少ない電流で相変化を起こすことが可能となる。その結果、メモリセルのセルトランジスタの電流能力は小さくても書換えが可能となるので、トランジスタサイズが小さくなってセルサイズの縮小が可能となり、コストパフォーマンスを向上させることが出来る。さらに、ヒータ電極材料はカバレッジを懸念する必要がなく、微細化に向いている。また、窒化膜からなるサイドウォール１５に相変化材料が囲まれているため、セット、リセット操作を繰り返し行っても、酸化など膜質の変化を懸念する必要がなくなる。
【００４２】
また、ハードマスク用絶縁層を除去して形成された開口部にサイドウォールを形成するため、相変化領域はウエハ上で揃った大きさに形成できる。この結果、各トランジスタを経由する電流量の均一化が図れる。特に製造バッチの異なるウエハ間でもヒータ電極と相変化材料層との均一な接触面積の確保が可能となる。
【００４３】
なお、上記構造では、ヒータ電極と下部電極の積層構造としているが、これに限定されず、ヒータ電極のみの構造であっても良い。
【００４４】
また、トランジスタは、図面上では便宜的に従来技術の図８，９と同様に表示しているが、本発明では、上記の通りトランジスタサイズの縮小が可能であり、ヒータ電極面積の縮小と相まって、メモリセルサイズの縮小が可能となり、さらに高ビットのメモリの提供が可能となる。
【符号の説明】
【００４５】
１  半導体基板
２  ゲート電極
３，４  拡散層領域
５  第１層間絶縁膜
６，８  コンタクトプラグ
７  ＧＮＤ配線
９  下部電極
１０  ヒータ電極
１１  ハードマスク用絶縁層
１２  マスク
１３  第２層間絶縁膜
１４  シリコン窒化膜
１５  サイドウォール
１６  相変化材料
１７  上部電極
１８  相変化領域
【図１】
2011216768.tif 000003
【図２】
2011216768.tif 000004
【図３】
2011216768.tif 000005
【図４】
2011216768.tif 000006
【図５】
2011216768.tif 000007
【図６】
2011216768.tif 000008
【図７】
2011216768.tif 000009
【図８】
2011216768.tif 000010
【図９】
2011216768.tif 000011