(57)【要約】【課題】デプレッション型トランジスタを用いずに外部電源電圧を降圧可能な降圧回路を提供する。【解決手段】ダイオードストリング５２は、電源電圧を受けるための電源ポートＰＶＤＤと内部電源ライン５０の間に設けられる。ダイオードストリング５２は、カソードが内部電源ライン５０側となる向きで直列に接続された複数のダイオードＤ１〜Ｄ３を含んでいる。バイパススイッチＳＷ１は、対応するダイオードストリング５２に含まれるダイオードの少なくともひとつＤ３と並列に設けられる。バイパス制御部５４は、対応する電源電圧ＶＤＤのレベルに応じて、対応するバイパススイッチＳＷ１のオン、オフを制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部から供給される電源電圧を降圧して内部回路に供給する電源電圧降圧回路であって、
前記電源電圧を受けるための複数の電源ポートと、
内部電源ラインと、
前記複数の電源ポートのそれぞれと前記内部電源ラインの間に設けられた複数のダイオードストリングであって、それぞれが、カソードが前記内部電源ライン側となる向きで直列に接続された複数のダイオードを含んでいる、複数のダイオードストリングと、
前記複数のダイオードストリングごとに設けられ、それぞれが対応するダイオードストリングに含まれるダイオードの少なくともひとつと並列に設けられた、複数のバイパススイッチと、
前記複数のバイパススイッチごとに設けられ、それぞれが対応する電源電圧のレベルに応じて、対応する前記バイパススイッチのオン、オフを制御する複数のバイパス制御部と、
を備えることを特徴とする電源電圧降圧回路。
【請求項２】
前記バイパススイッチは、前記内部電源ラインに最も近いダイオードと並列に配置され、
前記バイパス制御部は、前記内部電源ラインに最も近いダイオードのアノードの電圧にもとづいて、前記バイパススイッチを制御することを特徴とする請求項１に記載の電源電圧降圧回路。
【請求項３】
前記複数のダイオードはそれぞれ、ゲートソース間、ドレインバックゲート間がショートされたＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であることを特徴とする請求項１または２に記載の電源電圧降圧回路。
【請求項４】
前記複数のダイオードはそれぞれ、ゲートソース間、ゲートドレイン間がショートされたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のボディダイオードであることを特徴とする請求項１または２に記載の電源電圧降圧回路。
【請求項５】
前記内部回路が動作しない状態において、前記内部電源ラインから電流を引き抜くダミー負荷回路をさらに備えることを特徴とする請求項１から４のいずれかに記載の電源電圧降圧回路。
【請求項６】
外部から供給される電源電圧を降圧して内部回路に供給する電源電圧降圧回路であって、
前記電源電圧を受けるための複数の電源ポートと、
内部電源ラインと、
前記複数の電源ポートのそれぞれと前記内部電源ラインの間に設けられた複数のダイオードストリングであって、それぞれが、カソードが前記内部電源ライン側となる向きで直列に接続された複数のダイオードを含んでいる、複数のダイオードストリングと、
前記内部回路が動作しない状態において、前記内部電源ラインから電流を引き抜くダミー負荷回路と、
を備えることを特徴とする電源電圧降圧回路。
【請求項７】
前記ダミー負荷回路は、
前記内部電源ラインと固定電圧端子の間に設けられた起動用スイッチと、
前記起動用スイッチのオン、オフを制御する起動制御部と、
を含むことを特徴とする請求項６に記載の電源電圧降圧回路。
【請求項８】
前記ダミー負荷回路は、前記内部電源ラインと固定電圧端子の間に、前記起動用スイッチと直列に設けられた抵抗をさらに含むことを特徴とする請求項７に記載の電源電圧降圧回路。
【請求項９】
前記起動制御部は、前記内部電源ラインの電位が所定のしきい値電圧より低いとき前記起動用スイッチをオンし、高いとき起動用スイッチをオフすることを特徴とする請求項７または８に記載の電源電圧降圧回路。
【請求項１０】
それぞれが電源ラインを有する複数のインタフェースと接続可能な電子機器であって、
各インタフェースの電源ラインに供給される電源電圧を受け、降圧して内部回路に供給する請求項１から９のいずれかに記載の電源電圧降圧回路を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部からの電源電圧を降圧し、内部回路へと供給する電源電圧降圧回路に関する。
【背景技術】
【０００２】
ＨＤＭＩ（High Definition Multimedia Interface）やＵＳＢ（Universal Serial Bus）をはじめとするインタフェースは、データ伝送のためのデータライン、クロックラインに加えて、電源電圧を供給するための電源ラインを有している。ＨＤＭＩやＵＳＢが接続可能な電子機器には、その電源ラインからの電源電圧を利用して動作したり、あるいはその電源電圧によって内部のバッテリを充電可能なものがある。
【０００３】
電子機器は、インタフェースごとにケーブルを着脱するためのソケットを有している。あるソケットに、ケーブルを介して外部機器が接続されると、そのケーブル内の電源ラインを介して、電子機器の内部のＩＣ（Integrated Circuit）に対して電源電圧が供給される。
【０００４】
近年の半導体プロセスの微細化にともない、ＩＣを構成するトランジスタの動作電圧は低下しており、その耐圧（絶対最大定格電圧）も低下している。たとえば高耐圧プロセスを用いない場合、トランジスタの耐圧は４．５Ｖ程度である一方、インタフェースを介して供給される電源電圧は依然として５Ｖのままである。このような状況においては、外部からの高い電源電圧をＩＣの内部にそのまま供給することはできないため、電源電圧降圧回路によって外部からの電源電圧を降圧し、降圧された電圧を用いて回路を動作させる手法がとられる場合がある（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−１４３８３号公報
【特許文献２】特開平５−８８７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら特許文献１の技術では、外部からの高い電源電圧に耐えうる高耐圧のトランジスタを用いる必要があり、その上、製造コストが高いデプレッション型のトランジスタを利用する必要がある。
【０００７】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、デプレッション型トランジスタを用いずに外部電源電圧を降圧可能な電源電圧降圧回路の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、外部から供給される電源電圧を降圧して内部回路に供給する電源電圧降圧回路（以下、単に降圧回路ともいう）に関する。降圧回路は、電源電圧を受けるための複数の電源ポートと、内部電源ラインと、複数の電源ポートのそれぞれと内部電源ラインの間に設けられた複数のダイオードストリングであって、それぞれが、カソードが内部電源ライン側となる向きで直列に接続された複数のダイオードを含んでいる、複数のダイオードストリングと、複数のダイオードストリングごとに設けられ、それぞれが対応するダイオードストリングに含まれるダイオードの少なくともひとつと並列に設けられた、複数のバイパススイッチと、複数のバイパススイッチごとに設けられ、それぞれが対応する電源電圧のレベルに応じて、対応するバイパススイッチのオン、オフを制御する複数のバイパス制御部と、を備える。
【０００９】
この態様によると、ダイオードストリングを用いて電源電圧を降圧するため、デプレッション型のトランジスタが不要となる。またバイパススイッチを設け、適切に制御することにより、ダイオードストリングによる降圧量を調節できるため、外部からの電源電圧の変動や、ダイオードの順方向電圧Ｖｆの温度変動、プロセスばらつきに起因する内部電源ラインの電圧の変動を抑制できる。
【００１０】
バイパススイッチは、内部電源ラインに最も近いダイオードと並列に配置されてもよい。バイパス制御部は、内部電源ラインに最も近いダイオードのアノードの電圧にもとづいて、バイパススイッチを制御してもよい。
この場合、バイパス制御部が監視する電圧は、バイパススイッチのオン、オフの影響を受けないため、外部からの電源電圧と高い相関を有しているといえる。なおかつ、バイパス制御部が監視する電圧は、内部電源ラインに最も近いダイオード以外のすべてのダイオードの順方向電圧のばらつきの影響が現れるため、監視対象として好適である。
【００１１】
複数のダイオードはそれぞれ、ゲートソース間、ドレインバックゲート間がショートされたＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよい。
複数のダイオードはそれぞれ、ゲートソース間、ゲートドレイン間がショートされたＰチャンネルＭＯＳＦＥＴのボディダイオードであってもよい。
【００１２】
本発明の別の態様もまた、降圧回路である。この降圧回路は、電源電圧を受けるための複数の電源ポートと、内部電源ラインと、複数の電源ポートのそれぞれと内部電源ラインの間に設けられた複数の降圧回路であって、それぞれが、カソードが内部電源ライン側となる向きで直列に接続された複数のダイオードを含んでいる、複数のダイオードストリングと、内部回路が動作しない状態において、内部電源ラインから電流を引き抜くダミー負荷回路と、を備える。
【００１３】
外部から電源電圧が供給された直後は、内部回路が動作していないため、降圧回路を構成するダイオードに電流が流れず、十分な電圧降下が発生しない。かかる状況では、内部電源ラインに、外部からの電源電圧が降圧されずにそのまま印加されるおそれがある。この態様では、ダミー負荷回路を設けることにより、外部から電源電圧が供給された直後においてダイオードに電流を流すことができるため、内部電源ラインの電位が高くなるのを防止できる。
【００１４】
ダミー負荷回路は、内部電源ラインと固定電圧端子の間に設けられた起動用スイッチと、起動用スイッチのオン、オフを制御する起動制御部と、を含んでもよい。
【００１５】
起動制御部は、内部電源ラインの電位が所定のしきい値電圧より低いとき起動用スイッチをオンし、高いとき起動用スイッチをオフしてもよい。
【００１６】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様によれば、デプレッション型のＭＯＳＦＥＴを用いない降圧回路を提供できる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態に係る降圧回路の構成を示す回路図である。
【図２】ダイオードストリングの別の構成例を示す回路図である。
【図３】図１の降圧回路を備えるディスプレイ装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
図１は、実施の形態に係る降圧回路３００の構成を示す回路図である。降圧回路３００は、ＩＣ（Integrated Circuit）２に内蔵され、このＩＣ２に外部から供給される複数の電源電圧ＶＤＤ１〜ＶＤＤｍ（ｍは２以上の整数）を受け、それらを降圧して内部電源電圧ＶＤＤＩを生成し、バンドギャップリファレンス回路３０２やレギュレータ３０４などの内部回路３０１へと供給する。
【００２１】
降圧回路３００は、複数の電源ポートＰＶＤＤ１〜ＰＶＤＤｍと、内部電源ライン５０と、複数のダイオードストリング５２１〜５２ｍと、複数のバイパススイッチＳＷ１１〜ＳＷ１ｍと、ダミー負荷回路６０と、を備える。
【００２２】
ｉ番目（１≦ｉ≦ｍ）の電源ポートＰＶＤＤｉは、複数の電源電圧ＶＤＤ１〜ＶＤＤｍのうち、対応するひとつＶＤＤｉを受ける。複数のダイオードストリング５２１〜５２ｍは、電源ポートＰＶＤＤ１〜ＰＶＤＤｍごとに設けられる。ダイオードストリング５２ｉは、対応する電源ポートＰＶＤＤｉと内部電源ライン５０の間に設けられている。ダイオードストリング５２ｉは、カソードが内部電源ライン５０側、アノードが電源ポートＰＶＤＤｉ側となる向きで直列に設けられた複数のダイオードＤ１〜Ｄ３を含む。図１ではダイオードの個数ｎ＝３の場合が示されるが、その個数は所望の降圧量ΔＶＤＤ（＝Ｖｆ×ｎ）に応じて定めればよい。
【００２３】
ダイオードＤ１〜Ｄ３は、エンハンスメント型のＮチャンネルＭＯＳＦＥＴ（Ｍ１〜Ｍ３）のボディダイオードである。各ＭＯＳＦＥＴのゲートソース間、ドレインバックゲート間はショートされている。
【００２４】
内部電源ライン５０よりも高電位側の素子は、たとえば最大定格６Ｖ程度の高耐圧素子を用いて構成され、内部電源ライン５０よりも低電位側の素子は、最大定格４．５Ｖの素子で構成される。
【００２５】
なお内部電源ライン５０よりも高電位側のトランジスタ素子のゲートソース間、ゲートドレイン間に４．５Ｖを超える電圧が印加されない場合には、最大定格４．５ＶのＮチャンネルＭＯＳＦＥＴ（Ｍ１〜Ｍ３）を利用してもよい。
【００２６】
複数のバイパススイッチＳＷ１１〜ＳＷ１ｍは、複数のダイオードストリング５２１〜５２ｍごとに設けられる。各バイパススイッチＳＷ１ｉは、対応するダイオードストリング５２ｉに含まれるダイオードＤ１〜Ｄ３の少なくともひとつと並列に設けられる。図１では、バイパススイッチＳＷ１ｉは、複数のダイオードＤ１〜Ｄ３のうち、最も内部電源ライン５０に近いダイオードＤ３と並列に配置されている。
【００２７】
バイパススイッチＳＷ１ｉがオフのときダイオードストリング５２ｉによる電圧降下量ΔＶＤＤｉは、
ΔＶＤＤｉ＝Ｖｆ×ｎ
となり、内部電源ライン５０に生ずる内部電源電圧ＶＤＤＩは、
ＶＤＤＩ＝ＶＤＤｉ−ΔＶＤＤｉ＝ＶＤＤｉ−Ｖｆ×ｎ
で与えられる。
【００２８】
バイパススイッチＳＷ１がオンするとダイオードストリング５２ｉによる電圧降下量ΔＶＤＤｉは、
ΔＶＤＤｉ＝Ｖｆ×（ｎ−１）
となり、内部電源電圧ＶＤＤＩは、
ＶＤＤＩ＝ＶＤＤｉ−Ｖｆ×（ｎ−１）
となる。ここでＶｆは各ダイオードの順方向電圧であり、典型的には０．７Ｖである。
【００２９】
複数のバイパス制御部５４１〜５４ｍは、バイパススイッチＳＷ１１〜ＳＷ１ｍごとに設けられる。各バイパス制御部５４ｉは、対応する電源電圧ＶＤＤのレベルに応じて、対応するバイパススイッチＳＷ１ｉのオン、オフを制御する。
【００３０】
具体的にバイパス制御部５４ｉは、対応するダイオードストリング５２ｉに含まれる内部電源ライン５０に最も近いダイオードＤ３のアノードの電圧ＶＡｉにもとづいて、対応するバイパススイッチＳＷ１ｉを制御する。バイパス制御部５４ｉは、抵抗Ｒ１〜Ｒ３、コンパレータ５６、レベルシフタ５８を備える。
【００３１】
抵抗Ｒ１〜Ｒ３は、電圧ＶＡｉを分圧する。コンパレータ５６は、内部電源ライン５０の電圧ＶＤＤＩを受けて動作し、分圧された電圧ＶＡｉ’を所定のしきい値電圧Ｖｒｅｆと比較する。基準電圧Ｖｒｅｆは、バンドギャップリファレンス回路３０２によって生成される。
【００３２】
コンパレータ５６は、電圧ＶＡｉ’が基準電圧Ｖｒｅｆより高いときアサート（ハイレベル）される制御信号Ｓ１を生成する。レベルシフタ５８は、コンパレータ５６の出力信号Ｓ１を受け、レベル反転とレベルシフトを行う。レベルシフタ５８には、電圧ＶＡｉを分圧した電圧ＶＡｉ’’が供給されており、ハイレベルがＶＡｉ’’、ローレベルが接地電圧ＶＧＮＤとなる制御信号Ｓ２が生成される。レベルシフタ５８の出力信号Ｓ２は、バイパススイッチＳＷ１ｉに供給される。
【００３３】
バイパススイッチＳＷ１ｉはＰチャンネルＭＯＳＦＥＴであり、制御信号Ｓ２がローレベル（ＶＧＮＤ）のときオンとなる。反対に、制御信号Ｓ２がハイレベル（ＶＡｉ’’）のときバイパススイッチＳＷ１ｉはオフとなる。
【００３４】
すなわち、バイパス制御部５４ｉは、電圧ＶＡｉとしきい値電圧Ｖｔｈを比較し、
ＶＡｉ＞Ｖｔｈ
のときバイパススイッチＳＷ１ｉをオンし、
ＶＡｉ＜Ｖｔｈ
のときバイパススイッチＳＷ１ｉをオフするように構成されている。
【００３５】
続いてダミー負荷回路６０について説明する。ダミー負荷回路６０は、内部回路３０１が動作しない状態、言い換えればその消費電流が実質的にゼロである状態において、内部電源ライン５０から電流Ｉｃを引き抜く。ダミー負荷回路６０は、起動制御部６１、起動用スイッチＳＷ２、起動用抵抗Ｒ４を含む。
【００３６】
起動用スイッチＳＷ２は、内部電源ライン５０と固定電圧端子（接地端子）の間に設けられている。起動用抵抗Ｒ４は、内部電源ライン５０と接地端子の間に、起動用スイッチＳＷ２と直列に設けられている。起動用抵抗Ｒ４の抵抗値によって、起動用スイッチＳＷ２に流れる電流Ｉｃを調節できる。起動用抵抗Ｒ４を設ける代わりに起動用スイッチＳＷ２のオン抵抗によって電流Ｉｃを調節してもよい。
【００３７】
起動制御部６１は、起動用スイッチＳＷ２のオン、オフを制御する。具体的には起動制御部６１は、内部電源ライン５０の電位ＶＤＤＩが所定のしきい値電圧より低いとき起動用スイッチＳＷ２をオンし、高いとき起動用スイッチＳＷ２をオフする。起動制御部６１は、内部電源電圧ＶＤＤＩを分圧する抵抗Ｒ５、Ｒ６と、分圧された電圧と基準電圧Ｖｒｅｆを比較するコンパレータ６２を含む。
【００３８】
以上が降圧回路３００の構成である。続いて降圧回路３００の利点を説明する。
【００３９】
降圧回路３００は、ダイオードストリング５２によって電源電圧Ｖｄｄを降圧して内部回路へと供給する。したがってデプレッション型のＭＯＳＦＥＴを用いる必要がなく、低コストで構成することができる。また、ある電源ポートＰＶＤＤと別の電源ポートＰＶＤＤの間には、向きが反対のダイオードが存在するため、電流の逆流を防止することができる。
【００４０】
さらに降圧回路３００は、以下の特筆すべき利点を有する。
電源ポートＰＶＤＤに供給される電源電圧ＶＤＤは常に一定であるとは限らず、時間的に変動したり、電源電圧ＶＤＤを生成する機器ごとに異なったレベルをとることが想定される。またダイオードストリング５２を形成するダイオードＤ１〜Ｄ３それぞれの順方向電圧Ｖｆは、プロセスばらつきや温度変化によって変化する。したがって内部電源ライン５０に発生する電圧ＶＤＤＩも、温度変化や電源電圧変動によって変動する可能性がある。もし電圧ＶＤＤＩが高くなると、電圧ＶＤＤＩを受ける内部回路３０１に、耐圧を超える電圧が印加されるおそれがある。
【００４１】
降圧回路３００は、バイパススイッチＳＷ１によってダイオードストリングの段数、つまり降圧量を調節することができるため、内部回路３０１に、意図しない過電圧が印加されるのを防止することができる。
【００４２】
またバイパス制御部５４ｉは、対応するダイオードストリング５２ｉに含まれる内部電源ライン５０に最も近いダイオードＤ３のアノードの電圧ＶＡｉを監視する。そのため、バイパスされるダイオードＤ３以外のすべてのダイオードの順方向電圧のばらつきや変動の影響を考慮して、バイパススイッチＳＷ１ｉを制御することができる。
【００４３】
またバイパス制御部５４にレベルシフタ５８を設けることにより、バイパススイッチＳＷ１を確実にオフすることができる。
【００４４】
続いてダミー負荷回路６０を設けたことの利点を説明する。
理解の容易のため、ダミー負荷回路６０を設けない場合の問題点を説明する。電源ポートＰＶＤＤに電源電圧ＶＤＤが供給されない状態では、ＩＣ２の消費電流は実質的にゼロである。ある電源ポートＰＶＤＤに電源電圧ＶＤＤが供給されると、その直後においてもＩＣ２の内部回路３０１は動作していないため、消費電流はゼロである。そうすると、ダイオードストリング５２には電流が流れないため、電圧降下ΔＶが発生せず、内部電源ライン５０の電圧ＶＤＤＩは、外部からの電源電圧ＶＤＤとほとんど等しくなる。これは、内部回路３０１に過電圧が印加されることを意味するため好ましくない。
【００４５】
図１の降圧回路３００では、内部回路３０１が動作しない状態において、電流Ｉｃを生成するダミー負荷回路６０が設けられる。その結果、内部回路３０１が正常動作する前の状態においても、ダイオードストリング５２は十分な電圧降下ΔＶを発生させることができ、内部電源ライン５０に過電圧が印加されるのを防止することができる。また、ダミー負荷回路６０が生成する電流Ｉｃは、起動用スイッチＳＷ２によって遮断することができるため、通常動作時に無駄な電流Ｉｃが流れるのを防止することができる。
【００４６】
図３は、図１の降圧回路３００を備えるディスプレイ装置１の構成を示すブロック図である。
【００４７】
ディスプレイ装置１は、信号処理回路（ＩＣ）２、ＤＳＰ（Digital Signal Processor）４、ディスプレイドライバ６、ディスプレイパネル８を備える。
【００４８】
信号処理回路２は、外部機器とのインタフェース機能を提供するユニットであり、ＨＤＭＩやＤＶＩをはじめとする画像データを受ける。信号処理回路２は、複数チャンネルＡ〜Ｅの画像データのうち、ユーザの指示に応じたひとつを選択し、ＤＳＰ４に送信する。ＤＳＰ４は、画像データにさまざまな信号処理を施し、ディスプレイドライバ６に出力する。ディスプレイドライバ６は、ＤＳＰ４からの画像データにもとづいてディスプレイパネル８を駆動する。
【００４９】
信号処理回路２は、マルチプレクサ１００、シリアルパラレル変換器１０、信号処理部１２、差動変換回路１４、パラレルシリアル変換器２００、送信部１６、および上述の降圧回路３００を備える。
マルチプレクサ１００は、複数チャンネルの画像データのうち、制御信号に応じたひとつを選択する。シリアルパラレル変換器１０は、マルチプレクサ１００によって選択された画像データをシリアル／パラレル変換する。信号処理部１２は、シリアルパラレル変換器１０の出力信号に対して、所定の信号処理を施す。信号処理の内容は限定されないが、Ｉ／Ｐ（インタレース／プログレッシブ）変換、解像度変換などが例示される。差動変換回路１４は、信号処理部１２により処理を受けた信号を差動信号に変換する。パラレルシリアル変換器２００は、差動変換部から出力される差動信号をパラレル／シリアル変換する。送信部１６は、パラレルシリアル変換器２００の出力信号を送信する。
【００５０】
複数のチャンネルのインタフェースＡ〜Ｅはそれぞれが電源ラインを有している。たとえばインタフェースＡのケーブルが挿入された場合、降圧回路３００には電源電圧ＶＤＤＡが供給される。降圧回路３００は、複数チャンネルＡ〜Ｅそれぞれに対応する電源ラインから、電源電圧を受け、それを降圧して内部電源電圧ＶＤＤＩを生成する。内部電源電圧ＶＤＤＩは、ディスプレイ装置１が備える電源から、電源電圧が供給されない状況において、ＩＣ２の内部回路の一部を動作させる目的で利用することができる。
【００５１】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００５２】
図２は、ダイオードストリングの別の構成例を示す回路図である。図２のダイオードストリング５２において、ダイオードＤ１〜Ｄ３は、ＰチャンネルＭＯＳＦＥＴのボディダイオードを利用して構成される。各ＭＯＳＦＥＴのゲートソース間、ゲートドレイン間はショートされている。
【００５３】
図１では、起動制御部６１が内部電源電圧ＶＤＤＩにもとづいて起動用スイッチＳＷ２を制御する場合を説明したが、本発明はそれには限定されない。たとえばタイマー回路を設け、外部からの電源電圧ＶＤＤが供給された後、一定期間の間、起動用スイッチＳＷ２をオンするように構成してもよい。
【００５４】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００５５】
２…ＩＣ、３００…降圧回路、５０…内部電源ライン、５２…ダイオードストリング、ＳＷ１…バイパススイッチ、ＰＶＤＤ…電源ポート、５４…バイパス制御部、５６…コンパレータ、５８…レベルシフタ、６０…ダミー負荷回路、６１…起動制御部、ＳＷ２…起動用スイッチ、Ｒ４…起動用抵抗、３０１…内部回路、３０２…バンドギャップリファレンス回路、３０４…レギュレータ。
【図１】
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【図２】
2011180881.tif 000004
【図３】
2011180881.tif 000005