(57)【要約】【課題】本発明の目的は、ＦＰ層とエミッタ電極を容量の大きい絶縁体を設けることにより、オン電圧が小さく、ゲートのノイズを低減したトレンチゲート型半導体装置を提供することである。【解決手段】上記目的を達成するために、本発明のトレンチゲート型半導体装置は、隣り合う絶縁ゲートの間に形成された領域であって、互いに隣接する第１領域及び第２領域の前記第２領域における第３半導体層が、大きな電気的容量を持つ絶縁体を介して第１主電極に電気的に接続されていることを特徴とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型の第１半導体層と、該第１半導体層と隣接する第２導電型の第２半導体層と、該第２半導体層と隣接する第１導電型の第３半導体層と、該第３半導体層の一主表面から該第３半導体層を貫き、前記第２半導体層に達する複数の絶縁ゲートと、隣り合う前記絶縁ゲートの間に形成された領域であって、互いに隣接する第１領域及び第２領域と、前記第１領域における前記第３半導体層内で前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第１領域で前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備えたトレンチゲート型半導体装置において、
前記第２領域における前記第３半導体層が、絶縁体の容量を介して前記第１主電極に電気的に接続されていることを特徴とするトレンチゲート型半導体装置。
【請求項２】
前記絶縁体の容量が、前記第２領域における前記第３半導体層と前記第１主電極に接する多結晶シリコン層に挟まれた膜厚が１００Åから１５００Åの酸化シリコン膜からなることを特徴とする請求項１に記載のトレンチゲート型半導体装置。
【請求項３】
前記絶縁体の容量が、前記第２領域における前記第３半導体層と前記第１主電極に接する多結晶シリコン層に挟まれた膜厚が１００Åから１５００Åの窒化シリコン膜からなる請求項１に記載のトレンチゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトレンチゲート型半導体装置に係り、例えばエアコン，電気自動車等のインバータに採用されるものに好適なトレンチゲート型半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと略する）は、コレクタ電極とエミッタ電極の間に流す電流を、ゲート電極に加える電圧によって制御するスイッチング素子である。ＩＧＢＴで制御できる電力は、数十ワットから数十万ワットであり、スイッチング周波数の幅も数十ヘルツから百キロヘルツに及ぶ。
【０００３】
この特徴を生かしたＩＧＢＴは、エアコンや電子レンジなどのような家庭用の小電力機器から、鉄道や製鉄所用のインバータなどのような大電力機器まで広く使われている。
【０００４】
近年、ＩＧＢＴのオン電圧及び導通損失を低減する構造としてトレンチゲート型ＩＧＢＴが注目されている。
【０００５】
トレンチゲート型ＩＧＢＴは、ゲート電極が半導体内に埋め込まれた構造をしている。トレンチゲート型ＩＧＢＴの基本的構成は、高抵抗のｎ型ドリフト層の一方の面に、低抵抗のｎ型バッファ層を挟んでｐ型コレクタ層が形成されている。ｎ型ドリフト層の他方の面にはｐ型ベース層が形成されている。このｐ型ベース層には、平面形状がストライプ形状の複数本の同じ形状をしたトレンチ（溝）が掘られている。このトレンチの中には、多結晶シリコンで形成されたゲート電極が、絶縁膜によりｎ型ドリフト層及びｐ型ベース層と絶縁された状態で設けられている。したがって、トレンチゲート電極の側壁が、ＭＯＳのチャネルとなる構造をしている。
【０００６】
このため、ゲート電極をシリコン基板表面に形成するプレーナーゲート型ＩＧＢＴに比して同じ面積により多くのゲート電極を形成することができ、チャネルの数を多くすることができるので、チャネル抵抗が低く損失が小さい。また、従来のプレーナー型ＩＧＢＴに比べて、オン電圧、即ち導通時のコレクタ−エミッタ間に発生する電圧が低い。
【０００７】
トレンチゲート電極の配列に関して、従来はトレンチゲート電極の配列ピッチを等間隔に配列する構造が示されているが、トレンチゲート電極を多く形成することにより、ゲート歩留の低下，耐圧の低下という課題があった。
【０００８】
この課題に対して、特開２０００−３０７１１６号公報では、トレンチゲート電極の配列ピッチを変える構造が開示されている。この従来技術には、ゲート間のピッチの広い箇所にはチャネルを形成せず、ｐ層だけをフローティング状態、即ちゲート電極，エミッタ電極，コレクタ電極のいずれの電極にも電気的に接触しない状態に形成し、ピッチの狭い箇所にだけチャネルを形成した構造が開示されている。
【０００９】
このような構成によれば、過電流による素子の破壊を防止するとともに、導通損失及びオン電圧を低減できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−３０７１１６号公報
【特許文献２】特開２００４−３９８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述の従来構造では、フローティング状態のフローティングｐ層（以下ＦＰ層と略する）を設けているが、コレクタ−ゲート間容量が大きくなり、ゲートにノイズが入りやすくなる。
【００１２】
この課題に対しては、特開２００４−３９８３８号公報に、ＦＰ層を少なくとも１００Ω以上の抵抗を介してエミッタ電極に電気的に接続する構造が開示されている。この従来技術によれば、コレクタ−ゲート間容量を低減できるとともに、抵抗によりエミッタ電極に流れるホール電流は制限されるため、ＦＰ層がフローティング状態に近くなるが、本発明者らの調査の結果、ＦＰ層をエミッタ電極と絶縁している場合と比較してオン電圧が大きくなる。
【００１３】
本発明は上述の点に鑑みなされたもので、その目的とするところは、ＦＰ層とエミッタ電極を容量の大きい絶縁体を設けることにより、オン電圧が小さく、ゲートのノイズを低減したトレンチゲート型半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明のトレンチゲート型半導体装置は、半導体基板上に形成された第１導電型の第１半導体層と、前記第１半導体層と隣接する第２導電型の第２半導体層と、前記第２半導体層と隣接する第１導電型の第３半導体層と、前記第３半導体層の一主表面から前記第３半導体層を貫き、前記第２半導体層に達する複数の絶縁ゲートと、隣り合う前記絶縁ゲートの間に形成された領域であって、互いに隣接する第１領域及び第２領域と、前記第１領域における前記第３半導体層内において、前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第１領域において、前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備えることを特徴とするトレンチ半導体装置において、前記第２領域における前記第３半導体層が、大きな電気的容量を持つ絶縁体を介して前記第１主電極に電気的に接続されていることを特徴とする。
【発明の効果】
【００１５】
本発明では、ＦＰ層とエミッタ電極を電気的容量の大きな絶縁体で電気的に接続することにより、オン電圧が小さく、かつ、ゲートのノイズを低減したトレンチゲート型半導体装置を提供できる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係るトレンチゲート型半導体装置の実施例１の平面図である。
【図２】図１のＡ−Ａ′断面構造図である。
【図３】本発明に係るトレンチゲート型半導体装置の実施例２の断面構造図である。
【図４】本発明に係るトレンチゲート型半導体装置の実施例３の断面構造図である。
【図５】実施例３におけるプロセスフローである。
【発明を実施するための形態】
【００１７】
（実施例１）
図１及び図２に本発明のトレンチゲート型半導体装置の第一の実施例を示す。該図において、トレンチゲート型半導体装置の表面に、ターミネーション領域１２４内とゲート端子１１２と複数のエミッタ端子１１４が配置されている。エミッタ端子１１４の境界にはゲート配線１２５が形成され、裏面にはコレクタ端子１１６が配置されている。ゲート端子１１２にかけられた電圧は、ゲート配線１２５を通じてトレンチゲート電極に伝えられる。
【００１８】
図２に示すコレクタ電極１１６は、半導体基板の一端部に形成される第１導電型の第１半導体層、例えばｐ導電型のコレクタ層１０１に電気的に接続している。このｐ導電型のコレクタ層１０１に隣接して第２導電型の第２半導体層、例えばｎ導電型の半導体層が設けられている。
【００１９】
本実施例では、ｎ導電型半導体層は、ｎ+導電型のバッファ層１０２とｎ+導電型のバッファ層１０２に隣接し、前記ｎ+導電型のバッファ層１０２よりも不純物濃度が低いｎ-導電型のドリフト層１０３から成っている。ドリフト層１０３に隣接して第１導電型の第３の半導体層、例えばｐ導電型のベース層１０４が設けられている。
【００２０】
ｐ導電型のベース層１０４の一主表面からｐ導電型のベース層１０４を貫いて、ｎ導電型のドリフト層１０３に達する複数のゲート電極１０５が設けられている。前記ゲート電極１０５の外周は、ゲート絶縁膜１０６により覆われ、前記ｐ導電型のベース層１０４の主表面上には、絶縁膜１０７が設けられている。
【００２１】
ｐ導電型のベース層１０４は、複数の前記ゲート電極１０５により第１の領域と第２の領域に区分される。第１領域に属するｐ導電型のベース層１０４内には、絶縁ゲート１０５に接する第２導電型の第４半導体層、例えばｎ導電型のエミッタ層１１１が形成されている。エミッタ電極１０９は、ｎ導電型のエミッタ層１１１に接続するとともに、ｐ導電型のコンタクト層１１０を介してｐ導電型のベース層１０４に接続する。これによって、二つのゲート電極１０５の間にチャネルが形成される。
【００２２】
一方、第２領域に属するｐ導電型ベース層１０４は、いずれの電極にも直接接続しないＦＰ層１１５であり、絶縁膜１２１からなる容量と多結晶シリコン１２２を介してエミッタ電極１０９へ接続する。ゲート電極１０５，エミッタ電極１０９，コレクタ電極１００は、それぞれゲート端子１１２，エミッタ端子１１４，コレクタ端子１１６を備えている。
【００２３】
本実施例の特徴は、ＦＰ層１１５に複数個のトレンチを形成し、トレンチの表面にも絶縁膜１２１が形成する点である。
【００２４】
トレンチの効果により、トレンチが無い場合と比較して絶縁膜１２１の表面積が広くなる。絶縁膜の面積が広くなるほど絶縁体の容量は大きくなるため、絶縁膜１２１の容量が従来技術と比較して大きくなり、ＦＰ層１１５とエミッタ電極１０９間をより大きな絶縁体の容量で短絡することができる。
【００２５】
したがって、大きなノイズがＩＧＢＴのコレクタ−エミッタ間に入力された際に、ノイズの原因になる寄生電流が、絶縁体の容量１２１を通ってエミッタ電極１０９にバイパスされる効果が大きくなるため、ノイズ低減効果が大きい。
【００２６】
ＦＰ層１１５に形成される複数個のトレンチは、ゲート絶縁膜１０６を構成するトレンチと幅が異なってもよい。また、ＦＰ層１１５に形成される複数個のトレンチは、ゲート絶縁膜１０６を構成するトレンチに垂直に形成してもよい。
【００２７】
次に、図２に基づいて本実施例の動作を説明する。
【００２８】
始めにコレクタ端子１１６とエミッタ端子１１４の間に数十ボルトから数千ボルト程度の電圧を加え、次にゲート端子１１２とエミッタ端子１１４の間に１５ボルト程度の電圧を加える。ゲート端子１１２に加えられた１５ボルトはゲート電極１０５に伝わり、ベース層１０４及びＦＰ層１１５とゲート絶縁膜１０６との境界部分に反転層を形成する。ベース層１０４に形成される反転層はエミッタ層１１１とドリフト層１０３を電気的に接続し、チャネルが形成される。
【００２９】
このチャネルを通って、電子がエミッタ層１１１からドリフト層１０３に注入され、この電子がコレクタ層１０１からのホールの注入を促す。コレクタ層１０１から注入されたホールはドリフト層１０３を通り、ベース層１０４を抜けてエミッタ電極１０９に流れ込む。
【００３０】
定常状態では、ＦＰ層１１５とエミッタ電極１０９の間の絶縁体の容量１２１が高インピーダンスになり、ＦＰ１１５とエミッタ層１０９が絶縁されて、特開２０００−３０７１１６号公報の従来技術と同様にして、ＦＰ層１１５がフローティング状態に近くなり、オン電圧が低くなる。
【００３１】
一方、ＩＧＢＴのオン／オフの遷移状態では、ＦＰ層１１５とエミッタ電極１０９の間のインピーダンスが低くなる。このため、ホール電流の一部がＦＰ層１１５を抜けてＦＰ層１１５とエミッタ電極１０９の間の容量に流れ込み、コレクタ−ゲート間の容量が低減でき、ゲートにノイズが入ることを防ぐことができる。
【００３２】
本実施例により、オン電圧が小さく、かつ、ゲートにノイズが入りにくいトレンチ半導体装置が実現できる。
【００３３】
（実施例２）
図３に本発明のトレンチゲート型半導体装置の第二の実施例を示す。本実施例では、ＦＰ層１１５とエミッタ電極１０９を短絡する絶縁体１２１が窒化シリコンであることが特徴である。窒化シリコンは低温ＣＶＤにより堆積することが望ましい。ゲート絶縁膜１０６は５００Åから１５００Åの膜厚で形成される。絶縁体１２１は容量を大きくするためには薄い方が良いが、耐圧確保のためには均一な膜質が必要なため１００Å以上であることが望ましい。また、絶縁体１２１は、ゲート絶縁膜１０６より薄く形成するので１５００Å以下であることが必要である。また、窒化シリコンを５０Åから１００Åのシリコン酸化膜で挟む構造にしても良い。窒化シリコンの誘電率はシリコン酸化膜の約２倍であり、シリコン酸化膜と同等の耐圧を半分の厚みで得ることができる。
【００３４】
したがって、絶縁体１２１の容量をシリコン酸化膜で形成する場合より４倍以上大きくすることができる。これにより、ＦＰ層とエミッタ電極を短絡する絶縁体の容量を大きくすることができ、ゲートに高周波ノイズが入ることによるゲートの誤動作を防ぐことができる。
【００３５】
本実施例によりオン電圧が低く、かつ、ゲートのノイズが低減されたトレンチゲート型半導体装置が実現できる。
【００３６】
（実施例３）
図４に本発明のトレンチゲート型半導体装置の第三の実施例の断面図を示す。本実施例は、ＦＰ層１０５とエミッタ電極１０９を短絡する絶縁体１２１がゲート絶縁膜１０６より薄いことを特徴とする。
【００３７】
これにより、絶縁体１２１をゲート絶縁膜１０６と同時形成する場合と比較して、絶縁体１２１の容量を大きくすることができる。
【００３８】
図５（ａ）〜（ｄ）に絶縁体１２１を形成するプロセスフローを示す。まず、図５（ａ）にてシリコンウェハ２０１をドライエッチによりトレンチ形成する。このトレンチ形成により、トレンチ幅が狭いゲートを構成する領域と、トレンチ幅が狭いＦＰ層を構成する領域に分けられる。次に、図５（ｂ）にてトレンチを酸化してゲート絶縁膜２０２を形成する。ゲート絶縁膜２０２は、５００Åから１５００Åのシリコン酸化膜から形成される。
【００３９】
次に、図５（ｃ）にてＦＰ層を構成する領域の中央部のゲート酸化膜２０２をウェットエッチによりエッチングし、ライト酸化により絶縁膜２０３を形成する。絶縁膜２０３はシリコン酸化膜で形成する。この絶縁体２０３は、容量を大きくするためには薄い方が良いが、耐圧確保のためには均一な膜質である必要であるため１００Å以上であることが好ましい。また、絶縁膜２０３は、ゲート酸化膜２０２よりも薄く形成する必要があるため１５００Å以下であることが望ましい。
【００４０】
次に、図５（ｄ）にて多結晶シリコン２０４をＣＶＤにより堆積し、ゲートを構成する領域と、ＦＰ層を構成する領域のうち絶縁膜２０３がゲート絶縁膜２０２と同等の領域の多結晶シリコン２０４をエッチングする。
【００４１】
以上のプロセスにより、ＦＰ層とエミッタをゲート酸化膜２０２より薄い絶縁体２０３で短絡することができる。
【００４２】
本実施例によりオン電圧が小さく、かつ、ノイズの小さいトレンチゲート半導体装置を実現できる。
【産業上の利用可能性】
【００４３】
本発明のトレンチゲート型半導体装置は、エアコン，電気自動車に採用されるものに好適なインバータ等の電力変換素子に利用できる。
【符号の説明】
【００４４】
１００  コレクタ電極
１０１  ｐ導電型のコレクタ層
１０２  ｎ導電型のバッファ層
１０３  ｎ導電型のドリフト層
１０４  ｐ導電型のベース層
１０５  ゲート電極
１０６  ゲート絶縁膜
１０７，２０３  絶縁膜
１０９  エミッタ電極
１１０  ｐ導電型のコンタクト層
１１１  ｎ導電型のエミッタ層
１１２  ゲート端子
１１４  エミッタ端子
１１５  フローティングｐ層
１１６  コレクタ端子
１２１  絶縁層
１２２，２０４  多結晶シリコン
１２４  ターミネーション領域
１２５  ゲート配線
１２６，１２７  コンタクト
２０１  シリコンウェハ
２０２  ゲート酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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