(57)【要約】【課題】本発明は、画像表示装置、電子機器、携帯機器及び画像表示方法に関し、例えば多ビットメモリ方式による液晶表示装置に適用して、多ビットメモリ方式による画像表示において、従来に比して効率良く高画質により画像表示することができるようにする。【解決手段】本発明は、各画素のメモリ部６２に入力画像データ（ＳＩＧ）を記録し、このメモリ部６２に記録した入力画像データ（ＳＩＧ）に応じた時分割の駆動により階調を表現する。【選択図】図１
2011215635.tif 000002
【特許請求の範囲】
【請求項１】
画素がマトリックス状に配置されて成る表示部を備え、
前記画素は、
複数系統の入力画像データを保持するメモリ部を有し、
当該メモリ部に保持した複数系統の入力画像データを、時分割の駆動で切り替えて表示する
画像表示装置。
【請求項２】
前記メモリ部は、
前記入力画像データの各ビットのデータをそれぞれ保持する複数ビットのメモリと、
前記入力画像データにおける前記各ビットの位置に応じた期間で、前記各ビットのデータを選択的に出力するメモリ出力用のスイッチ回路とを有し、
前記画素は、
前記メモリ出力用のスイッチ回路の出力信号により、前記画素の電極に印加する信号を切り換える駆動信号切り換え用のスイッチ回路を有する
請求項１に記載の画像表示装置。
【請求項３】
前記表示部にゲート信号を出力する垂直駆動部と、
前記入力画像データを前記表示部の信号線に振り分けて出力する水平駆動部とを備え、
前記水平駆動部は、
前記入力画像データをシリアルデータにより対応する信号線に出力し、
前記垂直駆動部は、
前記シリアルデータに同期して順次信号レベルが立ち上がる複数のゲート信号を出力し、
前記画素は、
前記複数のゲート信号により、前記シリアルデータの各ビットの論理値を順次取得して前記メモリ部に記録する
請求項１または請求項２に記載の画像表示装置。
【請求項４】
前記画素は、
前記表示部の隣接するライン間で、前記時分割の駆動に係る位相が異なる
請求項１から請求項３のいずれかに記載の画像表示装置。
【請求項５】
前記時分割の駆動が、１フレームの期間を繰り返し周期とした表示である
請求項１から請求項４のいずれかに記載の画像表示装置。
【請求項６】
前記時分割の駆動が、複数のフレームに前記入力画像データの各ビットによる駆動を振り分けた、前記複数フレームの期間を繰り返し周期とした表示である
請求項１から請求項４のいずれかに記載の画像表示装置。
【請求項７】
前記複数系統の切り換えによる画像の表示が、ブランキングによる画像の表示である
請求項１から請求項６のいずれかに記載の画像表示装置。
【請求項８】
前記複数系統の切り換えによる画像の表示が、スーパーインポーズによる画像の表示である
請求項１から請求項６のいずれかに記載の画像表示装置。
【請求項９】
画素がマトリックス状に配置されて成る表示部を備え、
前記画素は、
複数系統の入力画像データを保持するメモリ部を有し、
当該メモリ部に保持した複数系統の入力画像データを、時分割の駆動で切り替えて表示する
画像表示部を有する電子機器。
【請求項１０】
画素がマトリックス状に配置されて成る表示部を備え、
前記画素は、
複数系統の入力画像データを保持するメモリ部を有し、
当該メモリ部に保持した複数系統の入力画像データを、時分割の駆動で切り替えて表示する
画像表示部を有し、電池により動作する携帯機器。
【請求項１１】
画素がマトリックス状に配置されて成る表示部を備え、
前記画素は、
複数系統の入力画像データを保持するメモリ部を有する
画像表示装置における画像の表示に当たって、
前記メモリ部に保持した複数系統の入力画像データを、時分割の駆動で切り替えて表示する
画像表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置、電子機器、携帯機器及び画像表示方法に関し、例えば多ビットメモリ方式による液晶表示装置に適用することができる。本発明は、各画素のメモリ部に入力画像データを記録し、このメモリ部に記録した入力画像データに応じた時分割の駆動により階調を表現することにより、多ビットメモリ方式による画像表示において、従来に比して効率良く高画質により画像表示する。
【背景技術】
【０００２】
従来、液晶表示装置は、特開２００５−１６４１８１４号公報等に、面積の異なる複数のサブ画素により１つの画素を形成し、これら複数のサブ画素の表示、非表示の制御により、表示に供する領域の面積を可変して各画素の階調を可変するいわゆる面積階調方式が提案される。またこの特開２００５−１６４１８１４号公報では、１つのサブ画素にそれぞれ１ビットのメモリを設け、このメモリの記録により対応するサブ画素の表示、非表示を制御し、これにより多ビットによる入力画像データの階調を表現する方法が提案されている。なお以下においては、このように１つの画素に多ビットのメモリを設け、この多ビットのメモリの記録により各画素の階調を表現する方式を多ビットメモリ方式と呼ぶ。
【０００３】
すなわち図３４は、この面積階調方式の多ビットメモリ方式による画像表示装置を示すブロック図である。この画像表示装置１において、表示部２は、反射型液晶表示パネル又は透過型液晶表示パネルであり、赤色、緑色、青色のカラーフィルタを設けた画素がマトリックス状に配置して形成される。
【０００４】
ここで図３５にこの表示部２の１つの画素２Ａの構成を示すように、各画素２Ａは、表示に供する部位である電極３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆの面積が１：２：４：８：１６：３２に設定された複数のサブ画素２ＡＡ〜２ＡＦにより形成される。ここで各サブ画素２ＡＡ〜２ＡＦは、このような電極３Ａ〜３Ｆの面積が一定の比例関係に設定される点を除いて同一に形成され、図３６に示す画素回路４Ａ〜４Ｆによりそれぞれ電極３Ａ〜３Ｆによる液晶セル５Ａ〜５Ｆを駆動する。
【０００５】
すなわち画素回路４Ａ〜４Ｆは、ゲート及びドレインがそれぞれ共通に接続されたＮチャンネルＭＯＳ（以下、ＮＭＯＳと呼ぶ）トランジスタＱ１及びＰチャンネルＭＯＳ（以下、ＰＭＯＳと呼ぶ）トランジスタＱ２からなるＣＭＯＳインバーター６と、同様に、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ３及びＰＭＯＳトランジスタＱ４からなるＣＭＯＳインバーター７とが正側電源ラインＶＤＤと負側電源ラインＶＳＳとの間に並列に設けられ、これらＣＭＯＳインバーター６、７がループ状に接続されてＳＲＡＭ（Static Random Access Memory ）構成によるメモリが形成される。
【０００６】
画素回路４Ａ〜４Ｆは、ＮＭＯＳトランジスタＱ５によりこれらＣＭＯＳインバーター６、７に信号線ＳＩＧを接続して、信号線ＳＩＧの論理値をメモリに供給するスイッチ回路８が形成され、これにより図３７に示すように、ゲート信号ＧＡＴＥ（図３７（Ｂ））によるＮＭＯＳトランジスタＱ５の制御により、信号線ＳＩＧ（図３７（Ａ））によるデータをメモリにセットする（図３７（Ｃ））。なおここでＶ１は、このスイッチ回路８による入力側であるインバーター６の入力側の電位である。
【０００７】
画素回路４Ａ〜４Ｆは、このようにしてメモリに保持してなるデータに応じて、液晶セル５Ａ（５Ｂ〜５Ｆ）の共通電極に印加される共通電圧ＶＣＯＭ（図３７（Ｇ））に対して、同相の駆動信号ＦＲＰ（図３７（Ｄ））又は逆相の駆動信号ＸＦＲＰ（図３７（Ｅ））を選択して液晶セル５Ａ（５Ｂ〜５Ｆ）に印加し、これにより液晶セル５Ａ（５Ｂ〜５Ｆ）を駆動する。すなわち画素回路４Ａ〜４Ｆは、ＮＭＯＳトランジスタＱ６及びＰＭＯＳトランジスタＱ７からなるスイッチ回路９をインバーター７の出力によりオンオフ制御し、このスイッチ回路９を介して共通電位ＶＣＯＭと同相の駆動信号ＸＦＲＰを液晶セル５Ａ（５Ｂ〜５Ｆ）に印加する。また同様のＮＭＯＳトランジスタＱ８及びＰＭＯＳトランジスタＱ９からなるスイッチ回路１０をインバーター６の出力によりオンオフ制御し、このスイッチ回路１０を介して共通電位ＶＣＯＭと逆相の駆動信号ＦＲＰを液晶セル５Ａ（５Ｂ〜５Ｆ）に印加する。
【０００８】
これにより図３７に示すように、信号線ＳＩＧの電位を切り換えた場合、続くゲート信号ＧＡＴＥの立ち上がりの時点ｔ１より液晶セル５Ａ（５Ｂ〜５Ｆ）に印加される電圧Ｖ５（図３７（Ｆ））が共通電位ＶＣＯＭに対して同相から逆相に切り換わり、液晶セル５Ａ（５Ｂ〜５Ｆ）の表示、非表示を切り換えることができる。なおこの図３７に示す例は、いわゆるノーマリーブラックによる場合である。
【０００９】
画像表示装置１において（図３４）、インターフェース（ＩＦ）１１は、各画素の階調を順次示すシリアルデータによる画像データＳＤＩ、この画像データＳＤＩに同期したシステムクロックＳＣＫ、垂直同期信号に同期したタイミング信号ＳＣＳを、この画像表示装置１が設けられる機器の構成から入力する。インターフェース１１は、この画像データＳＤＩを表示部２の奇数ライン及び偶数ラインに対応する２系統に分離し、分離した画像データＤＡＴＡをそれぞれ水平駆動部１２Ｏ及び１２Ｅに出力する。またこの画像データＤＡＴＡに同期したクロックＬＳＳＣＫを生成してタイミングジェネレータ１４に出力する。またタイミング信号ＳＣＳにより、垂直同期信号に同期したタイミングで信号レベルが立ち上がるリッセット信号ＲＳＴをタイミングジェネレータ１４に出力する。
【００１０】
タイミングジェネレータ１４は、これらクロックＬＳＳＣＫ、リッセット信号ＲＳＴより水平駆動部１２Ｏ、１２Ｅ、垂直駆動部１５の動作に必要な各種タイミング信号を生成して出力する。
【００１１】
水平駆動部１２Ｏ、１２Ｅは、タイミングジェネレータ１４から出力されるタイミング信号により動作し、それぞれ表示部２の奇数ライン及び偶数ラインの画素について、インターフェース１１から出力される画像データＤＡＴＡに対応するように信号線ＳＩＧの論理レベルを設定する。
【００１２】
すなわち図３８に示すように、水平駆動部１２Ｏ、１２Ｅは、水平走査期間の開始のタイミングで立ち上がるタイミング信号ＨＳＴをシフトレジスタ（ＳＲ）２１Ａ、２１Ｂ、・により順次ライン方向に転送して、各シフトレジスタ２１Ａ、２１Ｂ、・から出力されるタイミング信号により画像データＤＡＴＡをサンプリングラッチ（ＳＬ）２２Ａ、２２Ｂ、・によりラッチする。これにより水平駆動部１２Ｏ、１２Ｅは、画像データＤＡＴＡを対応する信号線ＳＩＧに振り分ける。
【００１３】
第２ラッチ２３Ａ、２３Ｂ、・は、これらサンプリングラッチ２２Ａ、２２Ｂ、・によるラッチ結果をそれぞれラッチして出力し、これにより各信号線ＳＩＧに振り分けた画像データのタイミングを一致させて出力する。パラレルシリアル変換回路（ＰＳ）２４Ａ、２４Ｂ、・は、第２ラッチ２３Ａ、２３Ｂ、・のラッチ結果Ｌｏｕｔを構成する各ビットの論理値を、選択信号ＳＥＲＩにより順次選択して出力することにより、各信号線ＳＩＧに振り分けられた入力画像データをシリアルデータに変換して出力する。
【００１４】
すなわち図３９及び図４０に示すように、パラレルシリアル変換回路２４Ａ、２４Ｂ、・において、アンド回路２５〜３０は、順次循環的に信号レベルが立ち上がる選択信号ＳＥＲＩ０〜ＳＥＲＩ５（図３９（Ａ０）〜（Ａ５））により、それぞれラッチ結果Ｌｏｕｔの各ビットの論理値Ｌｏｕｔ０〜Ｌｏｕｔ５をゲートし、オア回路３１は、これらアンド回路２５〜３０の出力信号の論理和信号を生成する。パラレルシリアル変換回路２４Ａ、２４Ｂ、・は、このオア回路３１の出力信号をバッファ回路３２を介して出力し、これにより各信号線ＳＩＧに振り分けた画像データを１ビットのシリアルデータにより各信号線ＳＩＧ（図３９（Ｂ））に出力する。
【００１５】
垂直駆動部１５（図３４）は、これら水平駆動部１２Ｏ、１２Ｅによる信号線ＳＩＧの駆動に対応するように、タイミングジェネレータ１４で生成されたタイミング信号により表示部２の画素２Ａをライン単位で選択し、かつ各ライン内では、サブ画素を順次選択するゲート信号ＧＡＴＥ０〜ＤＡＴＥ５に出力する。
【００１６】
すなわち図４１に示すように、垂直駆動部１５は、垂直同期信号に同期して信号レベルが立ち上がるタイミング信号ＶＳＴ（図４０（Ｃ））をシフトレジスタ（ＳＲ）４１Ａ、４１Ｂ、・により順次垂直方向に転送する。垂直駆動部１５は、アンド回路４２Ａ０〜４２Ａ５、４２Ａ０〜４２Ａ５、・により、順次循環的に信号レベルが立ち上がる選択信号ＳＥＲＩ０〜ＳＥＲＩ５（図４０（Ｄ０）〜（Ｄ５））を、シフトレジスタ４１Ａ、４１Ｂ、・の出力信号によりゲートして、各ラインの各サブ画素を順次選択するゲート信号ＧＡＴＥ０〜ＤＡＴＥ５（図４０（Ｅ０）〜（Ｅ５））を生成し、このゲート信号ＧＡＴＥ０〜ＤＡＴＥ５をバッファ回路４３Ａ０〜４３Ａ５、４３Ａ０〜４３Ａ５、・を介して表示部２に出力する。
【００１７】
これらによりこの図３４に示す例による画像表示装置１は、垂直方向の複数の画素に１つの信号線を時分割により振り分けて、さらには１つの画素を構成するサブ画素に時分割により１つの信号線ＳＩＧに振り分けて、各サブ画素の表示、非表示を制御して所望する画像を表示する。なおこのような多ビットメモリ方式による画像表示装置は、反射型液晶、透過型液晶に代えて、反射型電極と透過型電極とを併用した液晶セルを用いる場合にあっても、広く適用することができる。
【００１８】
しかしながらこの多ビットメモリ方式は、１つの画素を構成する複数のサブ画素間で電極を絶縁する必要があり、その分、表示に供しない無駄な領域が１つの画素に発生し、その結果として１つの画素における透過率、反射率が低下する欠点がある。これにより効率良く画像表示できない問題がある。
【００１９】
また面積の異なるサブ画素をオンオフ制御して階調を表現していることにより、各画素の輝度に応じて各画素で表示に係る領域の重心の位置が変化し、これにより特定の階調でサブ画素の配置による固定パターンが見て取られる欠点ある。また最も面積の小さなサブ画素の加工精度により解像度、階調数が制限される欠点があり、さらには１つの画素に多くの半導体素子を設けることが必要になることにより、解像度、階調数が制限される欠点がある。これにより画質の点で実用上、未だ不十分な問題がある。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００５−１６４１８１４号
【発明の概要】
【発明が解決しようとする課題】
【００２１】
本発明は以上の点を考慮してなされたもので、多ビットメモリ方式において、これらの欠点を一挙に解決して、従来に比して効率良く高画質により画像表示することができる画像表示装置、電子機器、携帯機器及び画像表示方法を提案しようとするものである。
【課題を解決するための手段】
【００２２】
かかる課題を解決するため請求項１の発明は、マトリックス状に画素を配置した表示部と、前記表示部にゲート信号を出力する垂直駆動部と、入力画像データを前記表示部の信号線に振り分けて出力する水平駆動部と、前記表示部、前記水平駆動部、垂直駆動部に動作基準用のタイミング信号を出力するタイミングジェネレータとを有する画像表示装置に適用して、前記入力画像データが多ビットの画像データであり、前記画素は、前記信号線に出力される前記入力画像データを、前記ゲート信号により選択的に入力して保持するメモリ部を有し、前記メモリ部に保持した前記入力画像データに応じた時分割の駆動により階調を表現する。
【００２３】
また請求項１４の発明は、画像取得手段で入力画像データを取得し、前記入力画像データを画像表示部により表示する電子機器に適用して、前記画像表示部は、マトリックス状に画素を配置した表示部と、前記表示部にゲート信号を出力する垂直駆動部と、前記入力画像データを前記表示部の信号線に振り分けて出力する水平駆動部と、前記表示部、前記水平駆動部、垂直駆動部に動作基準用のタイミング信号を出力するタイミングジェネレータとを有し、前記入力画像データが多ビットの画像データであり、前記画素は、前記信号線に出力される前記入力画像データを、前記ゲート信号により選択的に入力して保持するメモリ部を有し、前記メモリ部に保持した前記入力画像データに応じた時分割の駆動により階調を表現する。
【００２４】
また請求項１５は、電池により動作し、画像取得手段で入力画像データを取得し、前記入力画像データを画像表示部により表示する携帯機器に適用して、前記画像表示部は、マトリックス状に画素を配置した表示部と、前記表示部にゲート信号を出力する垂直駆動部と、前記入力画像データを前記表示部の信号線に振り分けて出力する水平駆動部と、前記表示部、前記水平駆動部、垂直駆動部に動作基準用のタイミング信号を出力するタイミングジェネレータとを有し、前記入力画像データが多ビットの画像データであり、前記画素は、前記信号線に出力される前記入力画像データを、前記ゲート信号により選択的に入力して保持するメモリ部を有し、前記メモリ部に保持した前記入力画像データに応じた時分割の駆動により階調を表現する。
【００２５】
また請求項１６の発明は、マトリックス状に配置した画素を対応する入力画像データにより駆動して、前記入力画像データによる画像を表示する画像表示方法に適用して、１つの画素に設けられた多ビットによるメモリ部に、対応する前記入力画像データを記録する画像データ記録のステップと、前記メモリ部の各ビットに応じた時間間隔による駆動により、前記入力画像データに応じた時分割の駆動により階調を表現する表示のステップとを有する。
【００２６】
請求項１の構成により、マトリックス状に画素を配置した表示部と、前記表示部にゲート信号を出力する垂直駆動部と、入力画像データを前記表示部の信号線に振り分けて出力する水平駆動部と、前記表示部、前記水平駆動部、垂直駆動部に動作基準用のタイミング信号を出力するタイミングジェネレータとを有する画像表示装置に適用して、前記入力画像データが多ビットの画像データであり、前記画素は、前記信号線に出力される前記入力画像データを、前記ゲート信号により選択的に入力して保持するメモリ部を有し、前記メモリ部に保持した前記入力画像データに応じた時分割の駆動により階調を表現すれば、多ビットメモリ方式により画像表示するようにして、面積階調法による場合に比して大面積の電極により画素を作成することができ、これにより電極間の無駄な領域を低減し、さらには固定パターンの発生を防止することができる。また電極の加工精度による解像度、階調数の制限も緩和され、さらには半導体素子数も少なくすることができ、これらにより多ビットメモリ方式において、従来に比して効率良く高画質により画像表示することができる。
【００２７】
これにより請求項１４、請求項１５、請求項１６の構成によれば、多ビットメモリ方式において、従来に比して効率良く高画質により画像表示することができる。
【発明の効果】
【００２８】
本発明によれば、多ビットメモリ方式による画像表示において、従来の欠点を一挙に解決して、従来に比して効率良く高画質により画像表示することができる電子機器、携帯機器及び画像表示方法を提供することができる
【図面の簡単な説明】
【００２９】
【図１】本発明の実施例１に係る画像表示装置に適用される１つの画素の基本構成を示す接続図である。
【図２】本発明の実施例１に係る画像表示装置を示すブロック図である。
【図３】図１の画像表示装置に適用される１つの画素を示す接続図である。
【図４】図１の画素の動作の説明に供するタイムチャートである。
【図５】図３の構成の等化回路を示す接続図である。
【図６】図４の画素の動作の説明に供するタイムチャートである。
【図７】本発明の実施例２に係る画像表示装置に適用される１つの画素を示す接続図である。
【図８】本発明の実施例３に係る画像表示装置に適用される１つの画素を示す接続図である。
【図９】本発明の実施例４に係る画像表示装置に適用される１つの画素を示す接続図である。
【図１０】本発明の実施例５に係る画像表示装置に適用される画素の電極を示す平面図である。
【図１１】図１０とは異なる例による画素の電極を示す平面図である。
【図１２】図１０、図１１とは異なる例により画素の電極を示す平面図である。
【図１３】本発明の実施例６に係る画素回路を示す接続図である。
【図１４】図１３とは異なる例による画素回路を示す接続図である。
【図１５】図１３、図１４とは異なる例による画素回路を示す接続図である。
【図１６】本発明の実施例７に係る各画素の駆動の説明に供するブロック図である。
【図１７】図１６の各画素の駆動の説明に供するタイムチャートである。
【図１８】本発明の実施例８に係る画像表示装置を示すブロック図である。
【図１９】図１８の画像表示装置の１つの画素の構成を示す接続図である。
【図２０】図１９に示す構成において、多の系統側への書き込みの説明に供する接続図である。
【図２１】ブランキング表示を示す平面図である。
【図２２】スーパーインポーズによる表示を示す平面図である。
【図２３】本発明の実施例９に係る画像表示装置を示すブロック図である。
【図２４】図２３の画像表示装置による立体表示の説明に供する略線図である。
【図２５】本発明の実施例１０に係る画像表示装置の構成の説明に供するタイムチャートである。
【図２６】本発明の実施例１１に係る画像表示装置を示すブロック図である。
【図２７】図２６の画像表示装置における画素の構成を示す接続図である。
【図２８】図２６の画像表示装置における水平駆動部の構成を示すブロック図である。
【図２９】図２６の画像表示装置における垂直駆動部の構成を示すブロック図である。
【図３０】図２６の画像表示装置における多ビットメモリ方式による動作の説明に供するタイムチャートである。
【図３１】図２６の画像表示装置におけるアナログ信号駆動時の動作の説明に供するタイムチャートである。
【図３２】図２６の画像表示装置における動作切り換え時の説明に供するタイムチャートである。
【図３３】本発明の実施例１２に係る画像表示装置の表示画面を示す平面図である。
【図３４】従来の画像表示装置を示すブロック図である。
【図３５】図３４の画像表示装置の画素の構成を示す接続図である。
【図３６】図３５の画素における画素回路の構成を示す接続図である。
【図３７】図２５の構成の動作の説明に供するタイムチャートである。
【図３８】図３４の画像表示装置における水平駆動部を示すブロック図である。
【図３９】図３８の水平駆動部におけるパラレルシリアル変換回路を示すブロック図である。
【図４０】図３８の水平駆動部の動作の説明に供するタイムチャートである。
【図４１】図３４の画像表示装置における垂直駆動部を示すブロック図である。
【発明を実施するための形態】
【００３０】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例１】
【００３１】
（１）実施例の構成
図２は、本発明の実施例１に係る画像表示装置を示すブロック図である。この画像表示装置５１は、例えば図示しないチューナー部、外部機器等から出力されるビデオデータによる画像を、多ビットメモリ方式により表示部５２で表示する。なおこの図２に示す画像表示装置５１において、図３４について上述した画像表示装置１と同一の構成は、対応する符号を付して示し、重複した説明は省略する。
【００３２】
ここで表示部５２は、反射型液晶表示パネル又は透過型液晶表示パネルであり、赤色、緑色、青色のカラーフィルタを設けた画素がマトリックス状に配置して形成される。ここで図２にこの表示部５２の１つの画素５２Ａの構成を示すように、画素５２Ａは、大面積による１つの電極５３が表示に供する部位に配置され、この電極５３を用いて液晶セルが形成される。また各画素５２Ａは、画素回路５４が設けられ、この画素回路５４による電極５３の駆動により階調が表現される。
【００３３】
ここで２ビットにより階調を表現する場合を例に取って画素回路５４の構成を図１に示すように、各画素５２Ａは、図４に示すように、例えばフレーム周期により信号レベルが切り換わる共通電圧ＶＣＯＭ（図４（Ａ））が各液晶セル５５の共通電極に印加される。画素回路５４は、ソース及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ５１及びＰＭＯＳトランジスタＱ５２からなるスイッチ回路５６を介して、この共通電圧ＶＣＯＭと同相の駆動信号ＦＲＰ（図４（Ｂ））に電極５３が接続され、また同様にソース及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ５３及びＰＭＯＳトランジスタＱ５４からなるスイッチ回路５７を介して、共通電圧ＶＣＯＭと逆相の駆動信号ＸＦＲＰ（図４（Ｃ））に電極５３が接続される。
【００３４】
これにより画素回路５４は、このスイッチ回路５６、５７を相補的にオンオフ制御して、液晶セル５５の表示、非表示を切り換える。またさらに画素回路５４は、それぞれ画像データの各ビットの表示を担当する駆動回路５８Ａ及び５８Ｂにより時分割でこれらスイッチ回路５６、５７を相補的にオンオフ制御するようにして、これら駆動回路５８Ａ及び５８Ｂによる時分割の駆動により階調を表現する。より具体的に、駆動回路５８Ａ及び５８Ｂが担当する画像データのビットに対応するように、これら駆動回路５８Ａ及び５８Ｂによるスイッチ回路５６、５７の駆動時間を設定し、これにより時分割により１つの電極５３による液晶セル５５を駆動する。
【００３５】
ここで駆動回路５８Ａ及び５８Ｂは、担当するビット、制御に係る信号が異なる点を除いて同一に構成されることにより、以下においては、駆動回路５８Ａについてのみ構成を説明し、重複した説明は省略する。ここで駆動回路５８Ａは、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ５６及びＰＭＯＳトランジスタＱ５７からなるＣＭＯＳインバーター６０と、同様に、ゲート及びドレインがそれぞれ共通に接続されたＮＭＯＳトランジスタＱ５８及びＰＭＯＳトランジスタＱ５９からなるＣＭＯＳインバーター６１とが正側電源ラインＶＤＤ１と負側電源ラインＶＳＳとの間に並列に設けられ、これらＣＭＯＳインバーター６０、６１がループ状に接続されてＳＲＡＭ構成によるメモリ６２が形成される。
【００３６】
さらにゲート信号ＧＡＴＥによりオンオフ動作して信号線ＳＩＧの論理値をこのメモリ６２に書き込むＮＭＯＳトランジスタＱ６１によるスイッチ回路６４が設けられ、選択信号ＳＥＰによりこのメモリ６２の出力をスイッチ回路５６、５７に選択的に出力するＮＭＯＳトランジスタＱ６５、Ｑ６６によるスイッチ回路６５、６６が設けられる。これらによりこの画素回路５４は、図５に示す等化回路により表すことができる。
【００３７】
各画素回路５４は、図４（Ｄ１）及び（Ｄ２）に示すように、各駆動回路５８Ａ、５８Ｂに供給する選択信号ＳＥＰ０、ＳＥＰ１において、それぞれ信号レベルが立ち上がって駆動回路５８Ａ、５８Ｂにそれぞれスイッチ回路５６、５７の制御を委ねる期間Ｔ０及びＴ１の比率が、入力画像データの各ビットに対応する比率に設定され、これによりこの図１の例ではこの期間Ｔ０及びＴ１の比率が１：２に設定される。なお信号線ＳＩＧからの論理値の入力は、図３５を用いて各画素回路４Ａ〜４Ｆについて説明した場合と同様にして、シリアルデータにより各駆動回路５８Ａ及び５８Ｂに入力され、選択信号ＳＥＰ０、ＳＥＰ１によりスイッチ回路５６、５７の制御を委ねる期間が短い側の駆動回路５８Ａに画像データの下位側ビットの論理値が選択的に入力され、残りの駆動回路５８Ｂに上位側ビットの論理値が選択的に入力される。
【００３８】
これにより画素回路５４は、駆動回路５８Ａ及び５８Ｂのメモリ６２により構成されるメモリ部に入力画像データを記録して保持し、このメモリ部に保持した入力画像データに応じた時分割の駆動により、時間軸方向の積分効果を利用して２ビットによる入力画像データの階調を表現する（図４（Ｅ））。
【００３９】
このような階調表現原理により、画像表示装置５１の画素５２Ａは（図３）、６ビットによる階調を表現できるように、６個の駆動回路５８Ａ〜５８Ｆが設けられ、この６個の駆動回路５８Ａ〜５８Ｆによるスイッチ回路５６、５７の制御時間が、選択信号ＳＥＰ０〜ＳＥＰ５により、各駆動回路５８Ａ〜５８Ｆが表示を担当するビットに応じて設定される。
【００４０】
すなわち画像表示装置５１において（図２）、タイミングジェネレータ７１は、図６に示すように、共通電圧ＶＣＯＭ、駆動信号ＦＲＰ、ＸＦＲＰ（図６（Ａ）〜（Ｃ））を生成して出力する。またスイッチ回路５６、５７の制御を各駆動回路５８Ａ〜５８Ｆにそれぞれ委ねる選択信号ＳＥＰ０〜ＳＥＰ５（図６（Ｄ１）〜（Ｄ６））を、１フレームの期間の間で順次選択的に立ち上げるようにして、それぞれ選択信号ＳＥＰ０〜ＳＥＰ５の信号レベルが立ち上がっている期間Ｔ０〜Ｔ５が、下位側ビットから上位側ビットに向かうに従って２のべき乗で増大するように選択信号ＳＥＰ０〜ＳＥＰ５を生成する。これによりこの例では、最も下位側ビットに係る選択信号ＳＥＰ０において、信号レベルが立ち上がっている期間Ｔ０に対して、これより上位側に係るＳＥＰ１〜ＳＥＰ５は、信号レベルが立ち上がっている期間Ｔ１〜Ｔ５が、それぞれ２倍、４倍、８倍、１６倍、３２倍の期間に設定される（図６（Ｅ））。なおこの画像表示装置５１は、これらのタイミングジェネレータ７１、水平駆動部１２Ｏ、１２Ｅ等が表示部５２のガラス基板上に一体に形成される。
【００４１】
（２）実施例の動作
以上の構成において、この画像表示装置５１は（図２）、インターフェース１１を介して入力されるシリアルデータによる画像データＳＤＩが、奇数ライン及び偶数ラインに分離されてそれぞれ水平駆動部１２Ｏ及び１２Ｅに入力され、ここで表示部５２の各信号線ＳＩＧに振り分けられた後（図３８）、１ビットによるシリアルデータに変換されて表示部５２の各信号線ＳＩＧに出力される（図３９）。またこの水平駆動部１２Ｏ及び１２Ｅによる信号線ＳＩＧの駆動に対応するように、垂直駆動部１５によりゲート信号ＧＡＴＥが生成されて表示部５２に供給され、これにより水平駆動部１２Ｏ及び１２Ｅより信号線ＳＩＧに出力された画像データが順次対応する画素に入力されて表示に供される。これによりこの画像表示装置５１では、画像データＳＤＩによる画像が表示部５２で表示される。
【００４２】
表示部５２の各画素５２Ａにおいては（図１、図３及び図５）、対向電極が１つの大きな電極５３により形成されて液晶セル５５が形成され、スイッチ回路５６、５７の相補的なオンオフ制御により、この液晶セル５５の共通電極に印加する共通電圧ＶＣＯＭと同相の駆動信号ＦＲＰと、逆相の駆動信号ＸＦＲＰとが選択的に電極５３に印加され。これによりノーマリーブラックによる液晶セル５５を構成する場合には、スイッチ回路５６、５７の制御により同相の駆動信号ＦＲＰを電極５３に印加して画素５２Ａを非表示とすることができるのに対し、逆相の駆動信号ＸＦＲＰを電極５３に印加して表示状態とすることができる。
【００４３】
この画像表示装置５１は、ゲート信号ＧＡＴＥ０〜ＧＡＴＥ５による制御により、ビットシリアルにより信号線ＳＩＧに出力される画像データの論理値が、各ビット毎に、駆動回路５８Ａ〜５８Ｆに設けられたメモリ６２に順次書き込まれる。またこの書き込まれた論理値によりスイッチ回路５６、５７を制御するようにして、各駆動回路５８Ａ〜５８Ｆにスイッチ回路５６、５７の制御を委ねる期間が、選択信号ＳＥＰ０〜ＳＥＰ５により、各駆動回路５８Ａ〜５８Ｆが駆動を受け持つ画像データのビットに対応するように設定される。具体的に、上位階層を受け持つ駆動回路５８Ａ〜５８Ｆになるに従って、２のべき乗により駆動を受け持つ期間が増大するように設定される。
【００４４】
これによりこの画像表示装置５１は、入力画像データを各画素５２Ａのメモリ部に記録し、このメモリ部に保持した入力画像データに応じた時分割の駆動により階調を表現する。
【００４５】
すなわち各画素５２Ａでは、これら駆動回路５８Ａ〜５８Ｆの各メモリ６２に記録された各ビットの論理値に応じて表示、非表示の期間が切り換えられ、人間の目の積分効果により、画像データＳＤＩのビット数に対応する階調を表現することができる。これによりこの画像表示装置５１は、多ビットメモリ方式により液晶セル５５を駆動して、画像データＳＤＩのビット数に対応する階調を表現することができ、水平駆動部１２Ｏ、１２Ｅ等にアナログディジタル変換回路等を設ける必要が無い分、全体として簡易な構成により画像表示することができる。また必ずしもフレーム毎に画像データを書き込まなくてもよいこと等により、消費電力を低減することができる。
【００４６】
このようにして多ビットメモリ方式により画像表示するにつき、この画像表示装置５１では、１つの電極５３により１つの画素５２Ａを構成するようにして、この電極５３の駆動を時分割により切り換えて階調を表現していることにより、図３４について上述した面積階調方式による多ビットメモリ方式のような、サブ画素間の表示に供しない無駄な領域を省くことができ、その分、１つの画素における透過率、反射率の低下を防止して、効率良く画像表示することができる。
【００４７】
また１つの電極５３により１つの画素５２Ａを構成できることにより、面積階調方式による階調に応じた重心位置の変化を防止することができ、これにより固定パターンの発生を防止することができる。また最も面積の小さなサブ画素の加工精度による解像度、階調数の制限も回避することができる。さらに多ビットメモリ方式による場合のように、同相及び逆相の駆動信号の切り換えに係るスイッチ回路を、各ビット毎に設ける代わりに、各ビットに割り当てたメモリ６２の出力を選択的にスイッチ回路５６、５７に出力するスイッチ回路を各ビットに割り当てれば良いことにより、その分、半導体素子数を少なくして全体構成を簡略化することができ、半導体素子数による解像度、階調数の制限も回避することができる。具体的には、各ビットで４個のトランジスタＱ６〜Ｑ９（図３６）を省略し、代わりに全体としてスイッチ回路５６、５７を構成する４個のトランジスタＱ５１〜５４と、各ビットに２個のトランジスタＱ６５、Ｑ６６を設ければ良いことになり、この実施例に係る６ビットによる階調の表現では、面積階調方式による多ビットメモリ方式では５４個のトランジスタが必要であったところを、４６個に低減することができる。
【００４８】
これにより従来に比して効率良く高画質により画像表示することができる。
【００４９】
なおこれによりこの実施例に係る画像表示装置５１では、液晶セルに印加する駆動信号のパルス幅の制御により階調を表現していることになり、このような手法による階調表現には、従来、ＳＴＮ（Super Twisted Nematic ）液晶のパルス幅変調方式による階調表現方法がある。しかしながらこのＳＴＮ液晶のパルス幅変調方式は、アナログ方式により表示部の駆動であるのに対し、この実施例に係る駆動方式は、多ビットメモリ方式である点で根本的に相違していることになる。
【００５０】
（３）実施例の効果
以上の構成によれば、入力画像データを各画素のメモリ部に記録し、このメモリ部に保持した入力画像データに応じた時分割の駆動により階調を表現することにより、多ビットメモリ方式による画像表示において、従来に比して効率良く高画質により画像表示することができる。
【００５１】
より具体的に、入力画像データの各ビットの論理値をそれぞれ取得して記録する複数の１ビットのメモリを各画素に設け、この複数のメモリが担当する入力画像データのビット位置に応じた期間で、これら複数のメモリの記録をそれぞれ選択的にスイッチ回路により出力するようにして、このスイッチ回路の出力信号により、画素の電極に印加する信号を切り換えることにより、従来に比して簡易な構成により高画質の画像を表示することができる。
【００５２】
また水平駆動部からビットシリアルによるシリアルデータにより入力画像データを信号線に出力するようにして、この入力画像データの各ビットの論理値を各画素でメモリに記録して表示に供することにより、信号線の配線数を低減して、表示部の構成を簡略化することができる。
【実施例２】
【００５３】
図７は、図３との対比により、本発明の実施例２に係る画像表示装置に適用される表示部の１画素を示す接続図である。この実施例に係る画像表示装置は、この画素８２Ａに係る電極８３が透明電極と反射電極との併用により形成される。この実施例に係る画像表示装置は、この画素の構成が異なる点を除いて、実施例１の画像表示装置５１と同一に構成される。
【００５４】
この実施例によれば、透明電極と反射電極との併用により液晶セルの電極を作成する場合でも、実施例１と同一の効果を得ることができる。
【実施例３】
【００５５】
図８は、図３との対比により、本発明の実施例３に係る画像表示装置に適用される表示部の１画素を示す接続図である。この実施例３では、面積階調方法との組み合わせにより階調を表現する。このためこの実施例では、液晶セルの電極が複数のサブ電極により形成され、入力画像データの各ビットにおいて、表示に供するサブ電極の面積と駆動期間の長さとの乗算値が、それぞれビット位置に対応する２のべき乗比の関係となるように設定される。
【００５６】
すなわち画素８２Ａは、画像データのビット数より少ない、３つのサブ電極９３Ａ、９３Ｂ、９３Ｃにより形成される。またこれら３つのサブ電極９３Ａ、９３Ｂ、９３Ｃは、面積が２のべき乗の関係に設定されて、面積比が１：２：４に設定される。
【００５７】
また各サブ電極９３Ａ、９３Ｂ、９３Ｃには、それぞれ２ビットによる画素回路５４Ａ、５４Ｂ、５４Ｃが設けられ、各画素回路５４Ａ、５４Ｂ、５４Ｃでは、それぞれ駆動回路５８Ａ、５８Ｂにスイッチ回路５６、５７の制御を委ねる期間の長さが１：８の関係に設定され、これに対応するようにタイミングジェネレータから選択信号ＥＰ０、ＥＰ１が供給される。
【００５８】
また最も面積の小さなサブ電極９３Ａから面積の大きい側のサブ電極９３Ｂ及び９３Ｃに、順次、入力画像データの最下位ビットから３ビットが割り当てられ、また続く上位側３ビットが順次割り当てられる。この実施例に係る画像表示装置は、これらの構成が異なる点を除いて、上述の実施例に係る画像表示装置と同一に構成される。
【００５９】
この実施例によれば、面積階調方法との組み合わせにより階調を表現することにより、選択信号ＳＥＰの種類を少なくすることができ、その分、配線を簡略化してレイアウト効率を向上し、実施例１と同様の効果を得ることができる。また面積階調方式との組み合わせにより、画素設計の自由度を増大させることができる。
【実施例４】
【００６０】
図９は、図８との対比により、本発明の実施例４に係る画像表示装置に適用される表示部の１画素を示す接続図である。この実施例に係る画像表示装置は、この画素１０２Ａに係るサブ電極１０３Ａ、１０３Ｂ、１０３Ｃが透明電極と反射電極との併用により形成される。この実施例に係る画像表示装置は、この画素の構成が異なる点を除いて、上述の実施例に係る画像表示装置と同一に構成される。
【００６１】
この実施例によれば、透明電極と反射電極との併用により液晶セルの電極を作成する場合でも、実施例３と同一の効果を得ることができる。
【実施例５】
【００６２】
図１０〜図１２は、実施例３、実施例４とは異なる他の例による面積階調方法との組み合わせによる階調表現方法を示す平面図である。面積階調方法との組み合わせによる階調表現は、入力画像データの各ビットにおいて、表示に供するサブ電極の面積と駆動期間の長さとの乗算値が、それぞれビット位置に対応する２のべき乗の関係となるように設定すれば良く、種々の組み合わせが考えられ、図１０の例では、サブ電極の面積比を１：４：１６に設定し、駆動期間の長さ比を１：２に設定した場合である。また図１１は、サブ電極の面積比を１：８に設定し、駆動期間の長さ比を１：２：４に設定した場合であり、図１２は、サブ電極の面積比を１：２に設定し、駆動期間の長さ比を１：４：８に設定した場合である。この実施例に係る画像表示装置は、これらの構成が異なる点を除いて、上述の実施例に係る画像表示装置と同一に構成される。
【００６３】
この実施例のように、サブ電極の面積比、駆動期間の長さ比を種々に変更するようにしても、実施例３、実施例４と同様の効果を得ることができる。
【実施例６】
【００６４】
図１３〜図１５は、図５との対比により液晶セルの他の駆動回路の構成を示す接続図である。ここで液晶セルの時分割による駆動は、種々の構成を適用することができ、図１３の例では、スイッチ回路５７の駆動信号をインバーター１１０により反転してスイッチ回路５６を駆動するようにして、駆動回路１１８Ａ、１１８Ｂからの出力を１系統とし、スイッチ回路６５を省略したものである。また図１４は、スイッチ回路５６の駆動信号をインバーター１２０により反転してスイッチ回路５７を駆動するようにして、駆動回路１１８Ａ、１１８Ｂからの出力を１系統とし、駆動回路１２８Ａ、１２８Ｂからの出力を１系統とし、スイッチ回路６６を省略したものである。また図１５は、図１４におけるスイッチ回路５６、５７、インバーター１２０をイクスクルーシブオア回路１３１に置き換え、併せて画素回路内で駆動信号ＦＲＰから駆動信号ＸＦＲＰを生成するものである。この実施例に係る画像表示装置は、これらの構成が異なる点を除いて、上述の実施例に係る画像表示装置と同一に構成される。
【００６５】
これらの実施例のように、液晶セルの駆動回路に種々の構成を適用しても、上述の実施例と同様の効果を得ることができる。
【実施例７】
【００６６】
図１６は、本発明の実施例７に係る画像表示装置に適用される表示部の構成を示す平面図である。この実施例に係る画像表示装置は、この表示部１４２に係る構成が異なる点を除いて、上述の実施例と同様に構成される。
【００６７】
ここでこの実施例では、液晶セルの時分割による駆動を制御する選択信号ＳＥＰ０〜ＳＥＰＮ（ＳＥＰ００〜ＳＥＰＮ０、ＳＥＰ０１〜ＳＥＰＮ１、ＳＥＰ０２〜ＳＥＰＮ２、・）の位相が、隣接するラインで異なるように設定し、これによりフリッカを防止する。なおここでこのライン毎に位相を異ならせる方法は、ライン毎に、選択信号ＳＥＰ０〜ＳＥＰＮの極性を反転させるようにしてもよく、また図１７に示すように、ライン毎に一定位相づつ、選択信号ＳＥＰ０〜ＳＥＰＮの位相を順次シフトさせるようにしてもよく、これらを組み合わせるようにしてもよい。また連続するフレームの同一ラインで、これら選択信号ＳＥＰ０〜ＳＥＰＮの位相を異ならせるようにしてもよい。
【００６８】
この実施例のように、液晶セルの時分割による駆動を制御する選択信号の位相を隣接するラインで異なるように設定することにより、フリッカを防止して、上述の実施例と同様の効果を得ることができる。
【実施例８】
【００６９】
図１８は、図２との対比により本発明の実施例８に係る画像表示装置を示すブロック図である。この画像表示装置１８１は、例えば携帯電話、電子スチルカメラ、ビデオカメラ等の携帯機器であり、ユーザーによる操作に応動して図示しないメモリに記録したプログラムを実行することにより全体の動作を制御するコントローラ１８４の制御により、表示部１８２の表示を切り換える。
【００７０】
ここで表示部１８２は、図１９に示すように、信号線ＳＩＧに出力される画像データを記録してスイッチ回路５６、５７を駆動する駆動回路５８ＡＡ、５８ＡＢ、・による第１の系統による駆動回路群１８６Ａと、同様に、画像データを記録してスイッチ回路５６、５７を駆動する駆動回路５８ＢＡ、５８ＢＢ、・による第２の系統による駆動回路群１８６Ｂとの２系統により駆動回路が設けられ、これら２系統の駆動回路５８ＡＡ、５８ＡＢ、・、５８ＢＡ、５８ＢＢ、・の出力によりスイッチ回路５６、５７が制御される。
【００７１】
これに対応してタイミングジェネレータ１８３（図１８）は、コントローラ１８４の制御により、これら２系統の駆動回路５８ＡＡ、５８ＡＢ、・、５８ＢＡ、５８ＢＢ、・に対応するように２系統による選択信号ＳＥＰ０Ａ〜ＳＥＰ５Ａ、ＳＥＰ０Ｂ〜ＳＥＰ５Ｂを選択的に出力し、これによりこれら２系統による駆動回路５８ＡＡ、５８ＡＢ、・、５８ＢＡ、５８ＢＢ、・で、スイッチ回路５６、５７の制御を切り換える。
【００７２】
すなわちユーザーにより例えば撮像結果等による動画の表示が指示されると、図１９に示すように、第１の系統に係る駆動回路５８ＡＡ、５８ＡＢ、・によりスイッチ回路５６、５７を制御するように選択信号ＳＥＰ０Ａ〜ＳＥＰ５Ａ、ＳＥＰ０Ｂ〜ＳＥＰ５Ｂを出力する。またユーザーにより電子メール等の表示が指示されると、図１９との対比により図２０に示すように、第２の系統の駆動回路５８ＢＡ、５８ＢＢ、・によりスイッチ回路５６、５７を制御するように選択信号ＳＥＰ０Ａ〜ＳＥＰ５Ａ、ＳＥＰ０Ｂ〜ＳＥＰ５Ｂを出力する。
【００７３】
またこれによりインターフェース（Ｉ／Ｆ）１８５は、コントローラ１８４の制御により、ビデオデータＤＶＩ、コントローラ１８４で生成された画像データＤＶからこれら２系統の駆動回路群１８６Ａ、１８６Ｂに係る画像データＤＡＴＡＡ、ＤＡＴＡＢを時分割により出力する。また垂直駆動部１８６は、同様のコントローラ１８４の制御により、この画像データＤＡＴＡＡ、ＤＡＴＡＢの出力に対応するように、各系統のゲート信号ＧＡＴＥＡ、ＧＡＴＥＢを出力する。
【００７４】
これに対してコントローラ１８４は、例えば各部の動作の監視により異常が検出されると、検出された異常をユーザーに警告する記号、メッセージ等を表示する画像データＤＶを生成する。またタイミングジェネレータ１８３の制御により、図２１に示すように、これら２系統の駆動回路群１８６Ａ及び１８６Ｂのうちの一方の系統に、この画像データＤＶ（ＤＡＴＡＡ）を格納する。またこの画像データＤＶの階調を反転した画像データＤＶを生成し、残る他方の系統に、この階調を反転した画像データＤＶ（ＤＡＴＡＢ）を格納する。またこのようにして各系統に画像データを格納すると、タイミングジェネレータ１８３の制御により選択信号ＳＥＰＡ、ＳＥＰＢを複数フレーム周期で切り換えて出力し、これにより２系統の駆動回路よる画像表示を複数フレーム周期により切り換え、この警告表示をブランキングにより表示する。
【００７５】
また図２２に示すように、例えば電池残量が残り少なくなった場合、さらには記録媒体の空き容量が少なくなった場合には、これら２系統のうちの１系統でビデオデータＤＶによる画像を表示するようにして、これらの状況をユーザーに警告する記号、メッセージ等を表示する画像データＤＶを生成し、残る１系統にこの画像データＤＶを格納する。なおこの画像データＤＶの格納にあっては、例えば１つ又は複数の垂直ブランキング期間で実行するようにしてもよく、さらには１フレームの期間だけ、ビデオデータＤＶの書き込みを中止し、この中止した期間で実行するようにしてもよい。
【００７６】
この場合、コントローラ１８４は、このようにして画像データＤＶを残る１系統に格納すると、フレーム周期によりこれら２系統で表示を切り換え、これにより動画による画像上に、この警告に係る文字、記号等をスーパーインポーズして表示する。
【００７７】
この実施例によれば、各画素に、画像データを記録するメモリ部と、このメモリ部の記録により時分割に液晶セルを駆動する駆動部とを２系統設けることにより、これら２系統で表示を切り換えて種々の機能を確保するようにして、上述の実施例と同様の効果を得ることができる。
【実施例９】
【００７８】
図２３は、図１８との対比により本発明の実施例９に係る画像表示装置を示すブロック図である。この画像表示装置１９１は、例えばモニタ装置であり、ビデオデータＳＤＩＡを入力する。なおここでビデオデータＳＤＩは、立体表示に供するビデオデータであり、右目用及び左目用の画像データがフレーム周期で交互に連続するビデオデータである。画像表示装置１９１は、このビデオデータＳＤＩに係る構成が異なる点を除いて、実施例８について上述した画像表示装置１８１と同一に構成される。画像表示装置１９１は、この立体表示に供するビデオデータＳＤＩの右目用及び左目用の画像データを表示部１８２に設けられた２系統の駆動回路群１８６Ａ及び１８６Ｂにフレーム周期で交互に格納し、またフレーム周期でこの２系統の駆動回路群１８６Ａ及び１８６Ｂに記録した画像データによる画像を表示部１８２で交互に表示する。
【００７９】
この画像表示装置１９１は、この表示の切り換えに連動してコントローラ１９４により視差発生機構１９６の動作を制御し、これにより図２４に示すように、右目用の表示画像１８２Ｒ及び左目用の表示画像１８２Ｌに視差を設けて、ビデオデータＳＤＩによる右目用及び左目用の画像を視聴者に提供する。なおこのような視差発生機構１９６は、例えば光の偏向を利用した機構等、種々の機構を広く適用することができる。
【００８０】
この実施例では、画像データを記録するメモリ部と、このメモリ部の記録により時分割に液晶セルを駆動する駆動部とを２系統設けて、立体視に利用するようにして、上述の実施例と同様の効果を得ることができる。
【実施例１０】
【００８１】
ここで上述した実施例では、各液晶セルの時分割による駆動がフレーム周期で実行されているものの、この駆動の周期を複数フレームに設定してもよい。このように複数フレーム周期により各液晶セルを時分割による駆動した場合、各信号線ＳＩＧへの画像データの出力に時間的な余裕が発生する。これによりこの実施例では、この時間的な余裕を有効に利用して、少ない駆動回路により多くの階調を表現する。
【００８２】
これによりこの実施例に係る画像表示装置は、表示部の画素が図１に示す２ビットの階調に対応するように構成されて、４ビットによる階調を表現する。なおこの実施例では、この表示部と、この表示部に関連する構成が異なる点を除いて、実施例１について上述した画像表示部と同一に構成されることにより、図２の構成を流用して構成を説明する。
【００８３】
ここで図２５に示すように、この実施例において、水平駆動部１２Ｏ及び１２Ｅは、連続する３フレームのうちの先頭フレームで、４ビットによる画像データの最下位ビットＢ０、この最下位ビットＢ０から２ビットだけ上位のビットＢ２をビットシルアルにより信号線ＳＩＧに出力し、また続く２フレームで、残るビットＢ１及びＢ３をビットシルアルにより信号線ＳＩＧに出力する（図２５（Ａ））。
【００８４】
タイミングジェネレータ７１は、この先頭のフレームの期間を１：４の期間に分割し、続く２フレームの期間では、同様に、この２フレームの期間を１：４の期間に分割するように、選択信号ＳＥＰ０、ＳＥＰ１を出力する（図２５（Ｂ））。なおこの実施例では、この先頭フレームで出力した選択信号の繰り返しにより、続く２フレームの期間を１：４の期間に分割する。
【００８５】
表示部５２は、これにより先頭フレームで信号線ＳＩＧに出力される入力画像データの各ビットＢ０及びＢ２をそれぞれ駆動回路５８Ａ、５８Ｂに取得してスイッチ回路５８、５９の駆動に供する。また続く２フレームの期間で、信号線ＳＩＧに出力される入力画像データの各ビットＢ１及びＢ３をそれぞれ駆動回路５８Ａ、５８Ｂに取得してスイッチ回路５８、５９の駆動に供する。
【００８６】
これによりこの実施例では、連続する３フレームにおける時分割駆動の繰り返しにより、各ビットＢ０〜Ｂ３の表示に供する期間を１：２：４：８の関係に設定して所望する画像を表示する。
【００８７】
この実施例のように、複数フレームによる繰り返しにより、入力画像データに応じて時分割で駆動することにより、全体の構成を一段と簡略化することができる。
【実施例１１】
【００８８】
図２６は、図２との対比により本発明の実施例１１に係る画像表示装置を示すブロック図である。この画像表示装置２０１は、例えば携帯電話等の電池により動作する携帯機器に適用されて、高い階調が必要な場合には、アナログ信号による駆動により表示部２０２で画像を表示する。これに対して例えば電子メールのようなテキスト表示等の高い階調が不要な場合、さらには待ち受け画面の表示のように、常時、電力消費の表示の場合、ビット数の少ない多ビットメモリ方式により表示部２０２で画像表示する。このためこの画像表示装置２０１は、この駆動方式の切り換えに対応するように表示部２０２等が構成される。なおこの実施例において、上述の実施例と同一の構成は、対応する符号を付して示し、重複した説明は省略する。
【００８９】
ここで図２７は、この表示部２０２の１つの画素の構成を示す接続図である。この画素２０２Ａは、図１について上述した２ビットによる多ビットメモリ方式による構成に加えて、アナログ信号による駆動に供する構成が設けられる。すなわちこの画素２０２Ａは、２ビットによる画素回路５４Ａによるスイッチ回路５６、５７の出力が、ＮＭＯＳトランジスタＱ２０１によるディジタル駆動切り換え用のスイッチ回路２０３を介して液晶セル５５に出力される。
【００９０】
この液晶セル５５は、保持容量ＣＳ１が設けられ、アナログ駆動切り換え用のゲート信号ＡＤＡＴＥによりオンオフ動作するＮＭＯＳトランジスタＱ２０１によるスイッチ回路２０４を介して、信号線ＳＩＧに接続される。これによりこの画素２０２Ａは、アナログ駆動切り換え用のスイッチ回路２０４、ディジタル駆動切り換え用のスイッチ回路２０３をそれぞれオフ状態、オン状態に設定して、多ビットメモリ方式による時分割駆動により液晶セル５５を駆動する。またこれとは逆に、アナログ駆動切り換え用のスイッチ回路２０４、ディジタル駆動切り換え用のスイッチ回路２０３をそれぞれオン状態、オフ状態に設定して、信号線ＳＩＧに出力される駆動信号の信号レベルに応じた階調により液晶セル５５を駆動する。
【００９１】
水平駆動部２０６Ｏ、２０６Ｅは、それぞれ表示部２０２の奇数ライン及び偶数ラインの信号線ＳＩＧに、アナログ信号駆動に係る駆動信号、入力画像データを選択的に出力する。すなわち図２８に示すように、水平駆動部２０６Ｏ、２０６Ｅは、水平走査期間の開始のタイミングで立ち上がるタイミング信号ＨＳＴをシフトレジスタ（ＳＲ）２１Ａ、２１Ｂ、・により順次ライン方向に転送して、各シフトレジスタ２１Ａ、２１Ｂ、・から出力されるタイミング信号によりサンプリングラッチ（ＳＬ）２２Ａ、２２Ｂ、・により画像データＤＡＴＡをラッチし、これにより画像データＤＡＴＡを対応する信号線ＳＩＧに振り分ける。
【００９２】
また第２ラッチ２３Ａ、２３Ｂ、・によるこれらサンプリングラッチ２２Ａ、２２Ｂ、・によるラッチ結果をそれぞれラッチして出力し、これにより各信号線ＳＩＧに振り分けた画像データのタイミングを一致させ、パラレルシリアル変換回路（ＰＳ）２１０Ａ、２１０Ｂ、・は、タイミングジェネレータ２０５から出力されるタイミング信号ＳＥＲＩにより、第２ラッチ２３Ａ、２３Ｂ、・から出力される６ビットによる画像データの下位側２ビットを選択的に取得してシリアルデータに変換する。
【００９３】
水平駆動部２０６Ｏ、２０６Ｅは、さらにディジタルアナログ変換回路（ＤＡＣ）２１１Ａ、２１１Ｂ、・により第２ラッチ２３Ａ、２３Ｂ、・から出力される６ビットによる画像データをディジタルアナログ変換処理してアナログ信号駆動に係る駆動信号を出力する。
【００９４】
水平駆動部２０６Ｏ、２０６Ｅは、タイミングジェネレータ２０５から出力される選択信号ＳＥＬ、ＸＳＥＬにより相補的にオンオフ動作するスイッチ回路２１３Ａ及び２１４Ａ、２１３Ｂ及び２１４Ｂ、・を介して、パラレルシリアル変換回路２１０Ａ、２１０Ｂ、・の出力データ、ディジタルアナログ変換回路２１１Ａ、２１１Ｂ、・に出力されるアナログ信号駆動に係る駆動信号を選択的に信号線ＳＩＧに出力する。
【００９５】
図２９に示すように、垂直駆動部２０７は、垂直同期信号に同期して信号レベルが立ち上がるタイミング信号ＶＳＴをシフトレジスタ（ＳＲ）４１Ａ、４１Ｂ、・により順次垂直方向に転送する。垂直駆動部２０７は、それぞれアンド回路２１１Ａ〜２１Ｃにおいて、タイミングジェネレータ２０５から出力されるアナログ信号駆動の選択信号ＡＥＭＢ、多ビットメモリ方式の駆動においてそれぞれ下位側ビット及び上位側ビットの書き込みを指示する選択信号ＤＥＭＢ０、ＤＥＭＢ１を、シフトレジスタ４１Ａ、４１Ｂ、・の出力信号によりゲートし、これによりアナログ信号駆動、多ビットメモリ方式の駆動の各ビットを選択するゲート信号ＡＧＡＴＥ、ＤＧＡＴＥ１、ＤＧＡＴＥ２を生成し、このゲート信号ＡＧＡＴＥ、ＤＧＡＴＥ１、ＤＧＡＴＥ２をそれぞれバッファ回路２１２Ａ〜２１２Ｃを介して表示部２に出力する。
【００９６】
これらによりこの画像表示装置２０１では、図３０に示すように、選択信号レベルＳＥＬ（図３０（Ａ））をＨレベルに設定した状態で、タイミング信号ＳＥＲＩ、ＳＥＲ０（図３０（Ｂ）及び（Ｃ））に同期して第２ラッチ２３Ａ、２３Ｂ、・でラッチされる画像データの２ビットＬｏｕ０、Ｌｏｕ０が交互に信号線ＳＩＧ（図３０（Ｄ））に出力される。また垂直駆動部２０７からそれぞれ下位側ビット及び上位側ビットの書き込みを指示する選択信号ＤＥＭＢ０、ＤＥＭＢ１（図３０（Ｆ）及び（Ｇ））が、シフトレジスタ４１Ａから出力されるタイミング信号ＶＳＴ（図３０（Ｅ））によりゲートされて、ゲート信号ＤＧＡＴＥ１、ＤＧＡＴＥ２（図３０（Ｈ）及び（Ｌ））が出力され、このゲート信号ＤＧＡＴＥ１、ＤＧＡＴＥ２によりそれぞれ駆動回路５８Ａ及び５８Ｂに、信号線ＳＩＧに出力された画像データの各ビットが記録され、この記録により液晶セル５５が駆動される。
【００９７】
これに対して図３１に示すように、選択信号レベルＳＥＬ（図３１（Ａ））をＬレベルに設定した状態で、ディジタルアナログ変換回路２１１Ａ、２１１Ｂ、・による駆動信号が信号線ＳＩＧに出力され（図３１（Ｂ））、アナログ信号駆動を選択する選択信号ＳＥＮＢ（図３１（Ｄ））がシフトレジスタ４１Ａから出力されるタイミング信号ＶＳＴ（図３１（Ｃ））によりゲートされて、ゲート信号ＡＧＡＴＥ（図３１（Ｅ））が出力され、ゲート信号ＡＧＡＴＥにより信号線ＳＩＧに出力される駆動信号で液晶セル５５が駆動される。
【００９８】
なお図３２は、図３０及び図３１との対比により、時点ｔ１で、多ビットメモリ方式による駆動から、アナログ信号駆動に駆動を切り換えた場合を示すタイムチャートである。
【００９９】
これによりタイミングジェネレータ２０５は、コントローラ２０８の制御により、水平駆動部２０６Ｏ、２０６Ｅ、垂直駆動部２０７、表示部２０２に、これらの動作に必要な各種のタイミング信号を生成して出力する。
【０１００】
コントローラ２０８は、ユーザーによる操作に応動して図示しないメモリに記録したプログラムを実行することにより全体の動作を制御する制御手段であり、ユーザーが撮像結果の取得を指示すると、図示しない撮像部の動作を制御して撮像結果を取得する。コントローラは、この撮像結果による動画、静止画によるビデオデータＳＤＩをインターフェース１１に入力し、またアナログ信号駆動により動作するようにタイミングジェネレータ２０５の動作を制御する。また図示しないメモリにこの撮像結果を記録して保持し、この記録して保持した撮像結果の表示がユーザーにより指示されると、同様にしてこの撮像結果を表示部２０２で表示する。これによりコントローラ２０８は、高い階調による表示が必要な場合には、アナログ信号による駆動により表示部２０２で画像を表示するように全体の動作を制御する。
【０１０１】
これに対して待ち受け画面表示、電子メールの表示では、多ビットメモリ方式により表示するようにタイミングジェネレータ２０５の動作を切り換え、これにより消費電力を低減する。
【０１０２】
この実施例によれば、別途、アナログ信号駆動に構成を設けて表示を切り換えることにより、消費電力の低減を図りつつ、高画質により画像表示するようにして、実施例１と同様の効果を得ることができる。
【実施例１２】
【０１０３】
図３３は、本発明の実施例１２に係る画像表示装置の表示画面を示す平面図である。この実施例に係る画像表示装置は、携帯電話に適用されて、実施例１１について画像表示装置２０１の構成において、コントローラ２０８によるタイミングジェネレータ２０５の制御により、表示画面を縦方向に２つの領域ＡＲＡ、ＡＲＢに分割し、このうちの画面上部側の領域ＡＲＡをパーシャル表示領域に設定する。
【０１０４】
ここでパーシャル表示領域は、この機器の状況を常時通知することが必要な情報の表示領域であり、例えば電池の残量、電界強度等の情報が表示される。
【０１０５】
この実施例で、コントローラ２０８は、このパーシャル表示領域ＡＲＡを上述の多ビットメモリ方式により表示するようにタイミングジェネレータ２０５の動作を設定する。また表示中の情報の更新が必要になった場合にだけ、この多ビットメモリ方式に係る駆動回路に記録した画像データを更新し、その分消費電力を低減する。
【０１０６】
これに対して残りの領域ＡＲＢでは、アナログ信号駆動により画像表示する。
【０１０７】
この実施例によれば、表示画面の一部で多ビットメモリ方式により画像表示して、残りをアナログ信号駆動による画像表示することにより、消費電力を低減して、実施例１１と同様の効果を得ることができる。なおこの場合、この領域による表示方式の切り換えに対応するように、表示部の構成をそれぞれ各領域に専用な構成とするようにしてもよい。
【実施例１３】
【０１０８】
なお上述の実施例においては、多ビットメモリ方式により、２ビット又は６ビットの入力画像データを表示する場合について述べたが、本発明はこれに限らず、種々のビット数による画像データを表示する場合にも広く適用することができる。
【０１０９】
また上述の実施例においては、ＳＲＡＭの構成により各駆動回路にメモリを設ける場合について述べたが、本発明はこれに限らず、例えばＤＲＡＭによるメモリを適用する場合等、種々の構成を広く適用することができる。
【０１１０】
また上述の実施例においては、各６ビットの赤色、緑色、青色の色データによる入力画像データを入力して画像表示する場合について述べたが、本発明はこれに限らず、４種類以上の色データによりカラー画像を表示する場合等にも広く適用することができる。
【０１１１】
また上述の実施例においては、ガラス基板上に表示部等を作成してなる液晶表示装置に本発明を適用する場合について述べたが、本発明はこれに限らず、ＥＬ（Electro Luminescence）表示装置等、種々の表示装置に広く適用することができる。
【産業上の利用可能性】
【０１１２】
本発明は、例えば多ビットメモリ方式による液晶表示装置に適用することができる。
【符号の説明】
【０１１３】
１、５１、１８１、１９１、２０１・画像表示装置、２、５２、１４２、１８２、２０２・表示部、２Ａ、５２Ａ、８２Ａ、１０２Ａ、２０２Ａ・・・・・画素、３Ａ〜３Ｆ、５３、８３・電極、４Ａ〜４Ｆ、５４、５４Ａ、５４Ｂ、５４Ｃ・画素回路、５Ａ、５５・液晶セル、６、７、６０、６１、１１０、１２０・インバーター、８〜１０、５６〜５９、６４〜６６、２０３、２０４、２１３Ａ、２１４Ａ、２１３Ｂ、２１４Ｂ・スイッチ回路、１１、１２０・インターフェース、１２Ｏ、１２Ｅ、２０６Ｏ、２０６Ｅ・水平駆動部、１４、７１、１８３、２０５・タイミングジェネレータ、１５、１８６、２０７・垂直駆動部、２１Ａ、２１Ｂ、４１Ａ、４１Ｂ・シフトレジスタ、２２Ａ、２２Ｂ・サンプリングラッチ、２３Ａ、２３Ｂ・第２ラッチ、２４Ａ、２４Ｂ、２１０Ａ、２１０Ｂ・パラレルシリアル変換回路、３１、１８４、１９４・コントローラ、５８Ａ、５８Ｂ、５８ＡＡ、５８ＡＢ、５８ＢＡ、５８ＢＢ、１８６Ａ及び１８６Ｂ・駆動回路、６２・メモリ、９３Ａ〜９３Ｃ、１０３Ａ〜１０３Ｃ・サブ電極、２１１Ａ、２１１Ｂ・ディジタルアナログ変換回路、Ｑ１〜Ｑ６６・トランジスタ
【図１】
2011215635.tif 000003
【図２】
2011215635.tif 000004
【図３】
2011215635.tif 000005
【図４】
2011215635.tif 000006
【図５】
2011215635.tif 000007
【図６】
2011215635.tif 000008
【図７】
2011215635.tif 000009
【図８】
2011215635.tif 000010
【図９】
2011215635.tif 000011
【図１０】
2011215635.tif 000012
【図１１】
2011215635.tif 000013
【図１２】
2011215635.tif 000014
【図１３】
2011215635.tif 000015
【図１４】
2011215635.tif 000016
【図１５】
2011215635.tif 000017
【図１６】
2011215635.tif 000018
【図１７】
2011215635.tif 000019
【図１８】
2011215635.tif 000020
【図１９】
2011215635.tif 000021
【図２０】
2011215635.tif 000022
【図２１】
2011215635.tif 000023
【図２２】
2011215635.tif 000024
【図２３】
2011215635.tif 000025
【図２４】
2011215635.tif 000026
【図２５】
2011215635.tif 000027
【図２６】
2011215635.tif 000028
【図２７】
2011215635.tif 000029
【図２８】
2011215635.tif 000030
【図２９】
2011215635.tif 000031
【図３０】
2011215635.tif 000032
【図３１】
2011215635.tif 000033
【図３２】
2011215635.tif 000034
【図３３】
2011215635.tif 000035
【図３４】
2011215635.tif 000036
【図３５】
2011215635.tif 000037
【図３６】
2011215635.tif 000038
【図３７】
2011215635.tif 000039
【図３８】
2011215635.tif 000040
【図３９】
2011215635.tif 000041
【図４０】
2011215635.tif 000042
【図４１】
2011215635.tif 000043