(57)【要約】【課題】動作信頼性を向上させる不揮発性半導体記憶装置を提供すること。【解決手段】電気蓄積層と制御ゲートとを備え、且つ２値以上のデータを保持可能とするメモリセルを複数含むメモリセルアレイ１１と、前記メモリセルにデータを転送可能とされ、該メモリセルに前記データを書き込む際、ゼロ電位とされるビット線ＢＬと、前記制御ゲートに第１電圧（Ｖ１）及び該第１電圧よりも値の低い第２電圧（Ｖ２）を順次用いた第１書き込みを実行した後、前記メモリセルにベリファイを実行する電圧発生回路９とを具備する。【選択図】図６
2011040135.tif 000002
【特許請求の範囲】
【請求項１】
電気蓄積層と制御ゲートとを備え、且つ２値以上のデータを保持可能とするメモリセルを複数含むメモリセルアレイと、
前記メモリセルにデータを転送可能とされ、該メモリセルに前記データを書き込む際、ゼロ電位とされるビット線と、
前記制御ゲートに第１電圧及び該第１電圧よりも値の低い第２電圧を順次用いた第１書き込みを実行した後、前記メモリセルにベリファイを実行する電圧発生回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記電圧発生回路は前記メモリセルへの前記ベリファイ後、前記第１電圧よりも第３電圧だけ高い第４電圧及び前記第２電圧より前記第３電圧だけ高く、且つ前記第４電圧よりも小さな値の第５電圧を順次用いた第２書き込みを実行する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記電圧発生回路は、出力電圧をゼロに落とすことなく、前記第１電圧から前記第２電圧に遷移させ、前記第１電圧よりも第３電圧だけ高い第４電圧から前記第２電圧より前記第３電圧だけ高く、且つ前記第４電圧よりも小さな値の第５電圧に遷移させる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記電圧発生回路は前記メモリセルへの前記ベリファイ後、前記第１電圧よりも第３電圧だけ高い第４電圧及び前記第２電圧よりもパルス幅が広い第５電圧を順次前記メモリセルへと転送する
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルトランジスタＭＴの微細化に伴い、該メモリセルトランジスタＭＴが備える制御ゲートに印加する電圧により電荷蓄積層にトラップされる電子の量が少なくなってきている。そして、トラップされる電子の数がバラついた場合、メモリセルトランジスタＭＴの閾値に大きく影響してしまう。すなわち、メモリセルトランジスタＭＴ全体の動作信頼性を低下させてしまうといった問題があった（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−３７３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、動作信頼性を向上させる不揮発性半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る不揮発性半導体記憶装置は、電気蓄積層と制御ゲートとを備え、且つ２値以上のデータを保持可能とするメモリセルを複数含むメモリセルアレイと、前記メモリセルにデータを転送可能とされ、該メモリセルに前記データを書き込む際、ゼロ電位とされるビット線と、前記制御ゲートに第１電圧及び該第１電圧よりも値の低い第２電圧を順次用いた第１書き込みを実行した後、前記メモリセルにベリファイを実行する電圧発生回路とを具備する。
【発明の効果】
【０００６】
本発明によれば、動作信頼性を向上させる不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【０００７】
【図１】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るメモリセルアレイ及びセンスアンプのブロック図。
【図３】この発明の第１の実施形態に係るメモリセルトランジスタの閾値分布。
【図４】この発明の第１の実施形態に係るセンスユニットの回路図。
【図５】この発明の第１の実施形態に係るデータ制御ユニットの回路図。
【図６】この発明の第１の実施形態に係る制御電圧発生回路の電圧転送のタイムチャート。
【図７】この発明の第１の実施形態に係るメモリセルトランジスタの閾値変動のタイムチャート。
【図８】この発明の第２の実施形態に係る制御電圧発生回路の電圧転送のタイムチャート。
【図９】この発明の第３の実施形態に係る制御電圧発生回路の電圧転送のタイムチャート。
【図１０】この発明の変形例その１に係る制御電圧発生回路の電圧転送のタイムチャート。
【図１１】この発明の変形例その１に係るメモリセルトランジスタの閾値変動のタイムチャート。
【図１２】この発明の変形例その２に係る制御電圧発生回路の電圧転送のタイムチャート。
【図１３】実施形態に係る半導体記憶装置が適用されるアプリケーションを示す構成図。
【図１４】他のアプリケーションの例を示す構成図。
【図１５】他のアプリケーションの例を示す構成図。
【図１６】他のアプリケーションの例を示す構成図。
【図１７】他のアプリケーションの例を示す構成図。
【図１８】他のアプリケーションの例を示す構成図。
【図１９】他のアプリケーションの例を示す構成図。
【図２０】他のアプリケーションの例を示す構成図。
【図２１】他のアプリケーションの例を示す構成図。
【図２２】他のアプリケーションの例を示す構成図。
【発明を実施するための形態】
【０００８】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、本実施形態は、外部から取り込んだデータやアドレスに応じてそのデータをアドレスに指定されたメモリセルトランジスタＭＴに書き込む際、該メモリセルトランジスタＭＴに複数回電圧を印加することで、該メモリセルトランジスタＭＴの閾値分布のバラつきをなくし、該閾値分布を細化するものである。
【０００９】
[第１の実施形態]  
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は本実施形態に係る半導体記憶装置の概略構成を示している。図示するように、本実施形態に係る半導体記憶装置は、メモリセルアレイ１（図中、ＭＣＡと表記）、ワード線制御回路２、センスアンプ３、カラムデコーダ４、入出力制御回路５、データ入出力バッファ６、アドレスデコーダ７、制御信号発生回路８、制御電圧発生回路９、パラメータ記憶部１０を備える。まず、メモリセルアレイ１について説明する。
【００１０】
＜メモリセルアレイ１について＞  
図１において、メモリセルアレイ１は、例えば２値以上のデータを保持可能な不揮発性のメモリセルトランジスタＭＴを備えた半導体メモリであって、例えばＮＡＮＤ型フラッシュメモリである。そして、メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬに接続され、該メモリセルトランジスタＭＴの電流経路の一端はビット線ＢＬに接続される。また、メモリセルアレイ１の構成の詳細は図２を用いて説明する。
【００１１】
＜ワード線制御回路２について＞  
次に、ワード線制御回路２について説明する。ワード線制御回路２はロウデコーダとして機能する。すなわち、ワード線制御回路２は、メモリセルアレイ１のロウ方向を選択し、該選択されたメモリセルトランジスタＭＴに対して、制御電圧発生回路９が発生した必要とされる電圧を転送する。
【００１２】
＜センスアンプ３について＞  
次にセンスアンプ３について説明する。センスアンプ３はメモリセルアレイ１のビット線ＢＬに接続される。そして、センスアンプ３は、メモリセルトランジスタＭＴへのデータの読み出し及び書き込み機能を有する。
【００１３】
＜カラムデコーダ４について＞  
カラムデコーダ４は、アドレスデコーダ７の出力信号に応じて、メモリセルアレイ１のビット線を選択するカラム選択信号を出力する。
【００１４】
＜入出力制御回路５及びデータ入出力バッファ６について＞  
入出力制御回路５は、図示せぬホスト（host）機器から供給される各種コマンド、アドレス信号、及び書き込みデータを受ける。データ書き込み時、書き込みデータは、入出力制御回路５からデータ入出力バッファ６を介してセンスアンプ３に供給される。そしてデータ読み出し時、センスアンプ３に読み出されたデータは、データ入出力バッファ６を介して、入出力制御回路５に供給され、入出力制御回路５から図示せぬホスト機器へと出力される。
【００１５】
また、入出力制御回路５からデータ入出力バッファ６に供給されたアドレス信号は、アドレスデコーダ７に供給される。
【００１６】
更に、入出力制御回路５からデータ入出力バッファ６に供給されたコマンドは、制御信号発生回路８に供給される。制御信号発生回路８には、図示せぬホストからチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。
【００１７】
＜アドレスデコーダ７について＞  
アドレスデコーダ７は、データ入出力バッファ６からアドレス信号が供給される。そして、アドレスデコーダ７によりデコードされたこのアドレス信号は、ワード線制御回路２、及びカラムデコーダ４に供給される。
【００１８】
＜制御信号発生回路８について＞  
制御信号発生回路８は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンスを制御する制御信号、及びデータの読み出しを制御する制御信号を発生する。この制御信号は、制御電圧発生回路９、アドレスデコーダ７に供給される。
【００１９】
＜制御電圧生成回路９について＞  
制御電圧生成回路９は、制御信号生成回路８から供給される各種制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧、消去電圧など、メモリセルアレイ１やセンスアンプ回路３、カラムデコーダ４の各種動作に必要な電圧を生成する。そして、特に書き込み電圧として電圧Ｖ１の他、該電圧Ｖ１よりも少なくとも値の小さな電圧Ｖ２、そして該電圧Ｖ２よりもすくなくとも値の小さな電圧Ｖ３をそれぞれ生成する。
【００２０】
＜パラメータ記憶部１０について＞  
パラメータ記憶部１０は、入出力制御回路５、制御信号発生回路８に接続され、テスト工程で決定されたチップの品質に適したパラメータを記憶する。
【００２１】
＜メモリセルアレイ１及びセンスアンプ３の詳細について＞  
次に、上記説明したメモリセルアレイ１及びセンスアンプ３の構成の詳細について図２を用いて説明する。図２は、メモリセルアレイ１及びセンスアンプ３のブロック図である。まず、メモリセルアレイ１について説明する。図示するように、ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮＤストリング１１の各々は、例えば３２個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、６４個や１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００２２】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤストリング１１を選択出来るのであればいずれか一方のみが設けられていても良い。
【００２３】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング１１はブロックＢＬＫ単位で一括してデータが消去される。
【００２４】
次にセンスアンプ３について説明する。センスアンプ３は、複数のセンスアンプユニット（図中、ＳＡＵと記載）３ａと、複数のデータ制御ユニット（図中、ＤＣＵと記載）３ｂを有している。
【００２５】
データの読み出し時、各センスアンプユニット３ａはメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータを検知し、該データを一旦保持する。その後、データ制御ユニット３ｂを介してデータ入出力バッファ６へと転送する。また、センスアンプユニット３ａはデータ制御ユニット３ｂから供給されたデータを一旦保持し、該データをビット線ＢＬに転送する。
【００２６】
また、データ制御ユニット３ｂは、外部から供給された書き込みデータを保持するとともに、センスアンプユニット３ａから読み出されたデータを保持する。具体的には、後述するデータラッチ回路０ＤＬ、１ＤＬ、２ＤＬにデータを保持するとともに、保持したデータを加工することが可能とされている。つまり、データ制御ユニット３ｂは、保持したデータの例えば論理積“ＡＮＤ”、“ＮＡＮＤ”、論理和“ＯＲ”、反転に相当する動作が可能とされる。さらに、データの書き込み時、書き込みデータを、データ状態に応じて変換する操作を行う。
【００２７】
また、ＭＯＳトランジスタＴＲ０〜ＭＯＳトランジスタＴＲｎの電流経路の一端はデータ制御ユニット３ｂに接続され、電流経路の他端は、データ入出力バッファ６に接続される。なお、ＭＯＳトランジスタＴＲ０〜ＭＯＳトランジスタＴＲｎを区別しない場合は、単にＭＯＳトランジスタＴＲと呼ぶ。そして、ＭＯＳトランジスタＴＲ０〜ＭＯＳトランジスタＴＲｎのゲートにはカラム選択信号ＳＥＬ０〜ＳＥＬｎが与えられる。つまりカラム選択信号ＳＥＬ０〜ＳＥＬｎにより、ＭＯＳトランジスタＴＲがオン状態とされると、それぞれ対応するセンスアンプユニット３ａが保持したデータが、データ入出力バッファへと転送される。
【００２８】
また、書き込み動作（プログラム動作と呼ぶことがある）、読み出し動作、及びプログラムベリファイ動作（ベリファイ動作と呼ぶことがある）において、センスアンプユニット３ａに接続されているビット線ＢＬが選択されるとともに、ワード線ＷＬ０〜３１のいずれか１つが選択される。この選択されたワード線ＷＬに接続されている全てのメモリセルトランジスタＭＴに、書き込み、又は読み出し電圧を印加することにより一斉に書き込み、又は読み出し動作が行われる。
【００２９】
尚、図２において、センスアンプユニット３ａは、ビット線ＢＬに接続されているが、これに限定されるものではなく、例えば２つのビット線ＢＬに１つ設けてもよい。また、データ制御回路３ｂは、センスアンプユニット３ａに接続されているが、これに限定されるものではなく、例えば８つのセンスアンプに対して１つのデータ制御回路３ｂを設け、このデータ制御回路３ｂをセンスアンプユニット３ａに選択的に接続するような構成とすることも可能である。
【００３０】
次に上記メモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
【００３１】
図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、及び‘０’の２種のデータを保持できる。
【００３２】
メモリセルトランジスタＭＴにおける‘１’データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘０’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’データ、及び‘１’データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。
【００３３】
＜センスアンプユニット３ａの詳細について＞  
次にセンスアンプユニット（図中、ＳＡＵと表記）３ａの一例について図４を用いて説明する。図４はセンスアンプユニット３ａの回路図である。図示するようにセンスアンプユニット３ａは、ｐチャネルＭＯＳトランジスタ２０〜２３と、ｎチャネルＭＯＳトランジスタ３１〜３７と、例えばクロックドインバータ回路により構成されたラッチ回路ＬＡＴ１とにより構成される。
【００３４】
ＭＯＳトランジスタ２０の電流経路の一端には、電圧Ｖｄｄが供給され、他端はＭＯＳトランジスタ２１の電流経路の一端に接続され、ゲートには信号ＩＮＶが与えられる。なお、信号ＩＮＶは後述するノードＮ４に接続されている。すなわち、ノードＮ４における状態で、ＭＯＳトランジスタ２０のゲートに与えられる信号ＩＮＶが決定される。ＭＯＳトランジスタ２１の電流経路の他端はノードＮ１に接続され、ゲートには信号ＢＬＣ１が与えられる。ＭＯＳトランジスタ３１の電流経路の一端はノードＮ１でＭＯＳトランジスタ２１の電流経路の他端と共通接続され、他端はノードＮ２に接続され、ゲートには信号ＢＬＣ２が与えられる。そして、ノードＮ１は、ＭＯＳトランジスタ３１、ノードＮ２の電流経路を介してビット線ＢＬに接続される。またＭＯＳトランジスタ３２の電流経路の一端はノードＮ２でＭＯＳトランジスタ３１の電流経路の他端と共通接続され、他端はノードＮ３を介してデータ制御ユニット３ｂに接続され、ゲートには信号ＢＬＣ３が与えられる。
【００３５】
ＭＯＳトランジスタ３５の電流経路の一端はノードＮ１に接続され、他端はＭＯＳトランジスタ２３のゲートに接続され、ゲートには信号ＸＸＬが与えられる。そして、ＭＯＳトランジスタ３５の電流経路の他端、すなわちＭＯＳトランジスタ２３のゲートにおける電位を、電圧Ｖｎ３をする。
【００３６】
ＭＯＳトランジスタ２２の電流経路の一端には、電圧Ｖｄｄが供給され、他端はＭＯＳトランジスタ２３の電流経路の一端が接続され、ゲートには信号ＢＬＣ４が与えられる。ＭＯＳトランジスタ２３の電流経路の他端は、ノードＮ４を介してラッチ回路ＬＡＴ１に接続される。そして信号ＩＮＶがノードＮ４に与えられる。つまり信号ＩＮＶはノードＮ４の電位に応じて‘Ｌ’、または‘Ｈ’いずれかの信号をとる。換言すれば、信号ＩＮＶは、ノードＮ４に接続されたラッチ回路ＬＡＴ１の状態に応じて‘Ｌ’、または‘Ｈ’いずれかの状態をとる。そして、ＭＯＳトランジスタ３６の電流経路の一端にはノードＮ４が接続され、他端にはノードＮ５が接続され、ゲートには信号ＲＳＴが与えられる。また、ＭＯＳトランジスタ３７の電流経路の一端はノードＮ５でＭＯＳトランジスタ３６の電流経路と共通接続され、他端はノードＮ３でＭＯＳトランジスタ３２の電流経路と共通接続しつつ、データ制御ユニット３ｂに接続される。
【００３７】
ＭＯＳトランジスタ３３の電流経路の一端は、ノードＮ２を介してビット線ＢＬに接続され、ゲートには信号ＩＮＶが与えられる。なお、信号ＩＮＶはＭＯＳトランジスタ２０と同様にノードＮ４に接続されている。すなわち、ノードＮ４における状態で、ＭＯＳトランジスタ３３のゲートに与えられる信号ＩＮＶが決定される。ＭＯＳトランジスタ３４の電流経路の一端は、ＭＯＳトランジスタ３３の電流経路の他端に接続され、他端は接地され、ゲートには信号ＤＩＳが与えられる。
【００３８】
次に、図５を用いてデータ制御ユニット（図中、ＤＣＵと表記）３ｂの一例について説明する。図５は、データ制御ユニット３ｂの回路図である。図示するように、データ制御ユニット３ｂは、データキャッシュとして機能する、例えば３個のデータラッチ回路０ＤＬ、１ＤＬ、２ＤＬ、データバス４１、及びデータ形成回路４２を含んでいる。データバス４１の一端（図中、ノードＮ１１）は、センスアンプユニット３ａ（図４、ノードＮ３）に接続され、他端はデータ入出力バッファに接続されている。
【００３９】
データラッチ回路０ＤＬは、インバータ４０、４１、ｐチャネルＭＯＳトランジスタ４２、及びｎチャネルＭＯＳトランジスタ４３を備える。インバータ４０の入力端にノードＮ６における信号が入力され、該インバータ４０の出力がインバータ４１に入力される。そして、インバータ４１の出力はノードＮ６に出力される。すなわち、インバータ４０、４１によりラッチ回路ＬＡＴ２として機能する。
【００４０】
また、ＭＯＳトランジスタ４３の電流経路の一端はノードＮ６に接続され、他端はノードＮ１１を介してデータ入出力バッファに接続され、ゲートには信号φ０が与えられる。そして、ＭＯＳトランジスタ４２の電流経路の一端は、上記ＭＯＳトランジスタ４３の電流経路とノードＮ６で共通接続され、他端も上記ＭＯＳトランジスタ４２の電流経路の他端とノードＮ１１で共通接続され、ゲートには信号φ０の反転信号φｎが与えられる。そして、これらＭＯＳトランジスタ４２及び４３によりトランスファーゲートとして機能する。また、データラッチ回路０ＤＬの構成について説明したが、データラッチ回路１ＤＬ、２ＤＬについても、データラッチ回路０ＤＬと同一構成であり、トランスファーゲートに供給される信号がそれぞれ相違している。したがって、データラッチ回路０ＤＬ、１ＤＬ、２ＤＬは、選択的にデータバス４１に接続可能とされている。
【００４１】
次に、データ形成回路４２の構成について説明する。データ形成回路４２は、ラッチ回路ＬＡＴ３、ｐチャネルＭＯＳトランジスタ５１〜５６、ｎチャネルＭＯＳトランジスタ６１〜７０、及びインバータ回路７１を備える。ＭＯＳトランジスタ５１の電流経路の一端には電源Ｖｄｄが供給され、電流経路の他端はノードＮ１０に接続され、ゲートにはセット信号ＳＥＴ１が供給されている。また、ノードＮ１０にはラッチ回路ＬＡＴ３が接続され、ラッチ回路ＬＡＴ３はインバータ４３、４４で形成されている。図示するように、ノードＮ１０がインバータ４３の入力端に接続され、該インバータ４３の出力信号ＬＡＴｎがインバータ４４に入力される。そしてインバータ４４の出力信号ＬＡＴがノードＮ１０に出力される。ＭＯＳトランジスタ６１の電流経路の一端はノードＮ１０に接続され、他端は接地され、ゲートにはリセット信号ＲＳＴ２が与えられる。ＭＯＳトランジスタ６４の電流経路の一端はノードＮ１０に接続され、他端はＭＯＳトランジスタ６５の電流経路の一端に接続され、ゲートには信号ＬＡＴＬが与えられる。そしてＭＯＳトランジスタ６５の電流経路の他端は接地され、ゲートはデータバス４１に接続される。更にＭＯＳトランジスタ６２の電流経路の一端はノードＮ１０でラッチ回路ＬＡＴ３、及びＭＯＳトランジスタ６１、６４の電流経路の一端と共通接続され、他端はＭＯＳトランジスタ６３の電流経路の一端に接続され、ゲートには信号ＬＡＴＨが与えられる。ＭＯＳトランジスタ６３の電流経路の他端は接地され、ゲートには、入力端がノードＮ１１においてバス４１に接続されたインバータ回路７１の出力端に接続されている。すなわち、ＭＯＳトランジスタ５１の電流経路の他端はノードＮ１０、ＭＯＳトランジスタ６１を介して接地されるとともに、ＭＯＳトランジスタ６２、６３を介して接地され、更にＭＯＳトランジスタ６４、６５を介して接地されている。
【００４２】
ＭＯＳトランジスタ５２の電流経路の一端には電圧Ｖｄｄが供給され、他端はＭＯＳトランジスタ５３の電流経路の一端が接続され、ゲートには、信号ＢＵＳＨ２が供給される。ＭＯＳトランジスタ５３の電流経路の他端はノードＮ１１に接続され、ゲートには信号ＬＡＴｎが供給される。すなわち、ラッチ回路ＬＡＴ３における信号ＬＡＴｎの電位で、ＭＯＳトランジスタ５３のゲートに与えられる信号ＬＡＴｎが決定される。以上より、ＭＯＳトランジスタ５２、５３は、信号ＢＵＳＨ２とラッチ回路ＬＡＴ３の信号ＬＡＴｎの電位に応じてバス４１をＨレベルに充電する回路である。
【００４３】
ＭＯＳトランジスタ５４の電流経路の一端には電圧Ｖｄｄが供給され、他端はＭＯＳトランジスタ５５の電流経路の一端が接続され、ゲートには、信号ＢＵＳＬ２が供給される。ＭＯＳトランジスタ５５の電流経路の他端はノードＮ１１に接続され、ゲートには信号ＬＡＴが供給される。すなわち、ラッチ回路ＬＡＴ３における信号ＬＡＴの電位で、ＭＯＳトランジスタ５５のゲートに与えられる信号ＬＡＴが決定される。以上より、ＭＯＳ５４、５５は、信号ＢＵＳＬ２とラッチ回路ＬＡＴ３の信号ＬＡＴの電位に応じてバス４１をＨレベルに充電する回路である。
【００４４】
ＭＯＳトランジスタ５６電流経路の一端には電圧Ｖｄｄが供給され、他端はノードＮ１１に接続され、ゲートには、セット信号ＳＥＴ２が供給されている。つまり、ＭＯＳトランジスタ５６は、セット信号ＳＥＴ２に応じてバス４１をＨレベルに充電する回路である。
【００４５】
以上より、電源Ｖｄｄが供給されるＭＯＳトランジスタ５２の電流経路の一端とデータバス４１（ノードＮ１１）との間には、ＭＯＳトランジスタ５２、５３の直列回路が接続され、同様にＭＯＳトランジスタ５４、５５の直列回路が接続され、そしてＭＯＳトランジスタ５６が接続されている。
【００４６】
ＭＯＳトランジスタ６６の電流経路の一端はノードＮ１１でＭＯＳトランジスタ５３の電流経路の他端に接続され、他端はＭＯＳトランジスタ６７の電流経路の一端に接続され、ゲートには信号ＢＵＳＨ１が与えられる。ＭＯＳトランジスタ６７の電流経路の他端は接地され、ゲートには信号ＬＡＴｎが与えられる。すなわち、ＭＯＳトランジスタ６６、６７は、信号ＢＵＳＨ１とＬＡＴ３のノードＬＡＴｎの電位に応じてバス４１をＬレベルに放電する回路である。
【００４７】
ＭＯＳトランジスタ６８の電流経路の一端はノードＮ１１でＭＯＳトランジスタ５５の電流経路の他端に接続され、他端はＭＯＳトランジスタ６９の電流経路の一端に接続され、ゲートには信号ＢＵＳＬ１が与えられる。ＭＯＳトランジスタ６９の電流経路の他端は接地され、ゲートには信号ＬＡＴが与えられる。すなわち、ＭＯＳトランジスタ６８、６９は、信号ＢＵＳＬ１とＬＡＴ３のノードＬＡＴの電位に応じてバス４１をＬレベルに放電する回路である。
【００４８】
ＭＯＳトランジスタ７０の電流経路の一端はノードＮ１１でＭＯＳトランジスタ５６の電流経路の他端に接続され、他端は接地され、ゲートにはリセット信号ＲＳＴ２が与えられる。すなわち、ＭＯＳトランジスタ７０は、リセット信号ＲＳＴ２に応じてバス４１をＬレベルに放電する回路である。
【００４９】
次に、上記説明したセンスアンプユニット３ａのデータの書き込み動作、読み出し動作、書き込みベリファイ動作について説明する。まず、データの書き込み動作について、図４を参考にしつつ説明する。
【００５０】
＜書き込み動作について＞  
まず、書き込み動作の概要を説明する。書き込み動作では、データ制御ユニット３ｂの保持する‘０’または‘１’データをセンスアンプユニット３ａのラッチ回路ＬＡＴ１に取り込む。そして、その取り込んだデータに応じて、そのセンスアンプユニット３ａに接続されたビット線ＢＬを書き込み許可状態（ビット線ＢＬを０[Ｖ]で維持）とするか、非書き込み状態（ビット線ＢＬをある一定の電位で維持）とするかが決定される。具体的には、保持データが‘０’、すなわちＬレベルであれば、書き込み許可状態とし、該ビット線ＢＬに接続されたメモリセルトランジスタＭＴにデータが書き込まれる。また、保持データが‘１’データ、すなわちＨレベルであれば非書き込み状態とする。以下、具体的に説明する。
【００５１】
＜ステップ０＞  
図示せぬ制御部から書き込み命令があると、まずリセット信号ＲＳＴが一旦ハイレベル（以下、Ｈレベルと記す）とされ、ラッチ回路ＬＡＴ１がリセットされる。すなわち、ノードＮ４、すなわち信号ＩＮＶがＬレベルに設定される。これにより、ＭＯＳトランジスタ２０がオン状態、ＭＯＳトランジスタ３３はオフ状態とされる。
【００５２】
＜ステップ１＞  
次に、信号ＢＬＣ１、ＢＬＣ４、ＤＩＳがＬレベル（以下、Ｌレベルと記す）とされる。これにより、ＭＯＳトランジスタ２１、２２がオン状態、ＭＯＳトランジスタ３４はオフ状態とされる。引き続き信号ＢＬＣ２がＨレベルされる。これにより、電圧ＶｄｄがＭＯＳトランジスタ２０、２１、ノードＮ１、ＭＯＳトランジスタ３１、ノードＮ２の電流経路を介してビット線ＢＬに充電され、該ビット線ＢＬがＨレベルとされる。その後、信号ＢＬＣ３、ＸＸＬがそれぞれＨレベルとされる。すなわち、ＭＯＳトランジスタ３２、３１、３５がオン状態とされることで、データ制御ユニット３ｂからノードＮ３、ＭＯＳトランジスタ３２、ノードＮ２、Ｎ１、ＭＯＳトランジスタ３５の電流経路を介してデータが取り込まれる。
【００５３】
＜ステップ２＞  
＜データ書き込み＞  
データ制御ユニット３ｂから取り込んだデータが書き込み許可を示すＬレベル“０”である場合、ＭＯＳトランジスタ２３のゲートの電位ＶｎがＬレベルとされる。この結果、ＭＯＳトランジスタ２３はオン状態となる。このため、ラッチ回路ＬＡＴ１には、電圧ＶｄｄからＭＯＳトランジスタ２２、２３の閾値分を引いたＨレベルの電圧、すなわち“１”がセットされる。
【００５４】
その後、信号ＢＬＣ３、ＸＸＬがそれぞれＬレベルとされる。この後、信号ＤＩＳがＨレベルに設定される。また、ＭＯＳトランジスタ３３はオン状態であるため、ＭＯＳトランジスタ３３、３４を介してビット線ＢＬに充電された電荷が放電され０[Ｖ]とされる。その後、選択されたメモリセルトランジスタＭＴのワード線ＷＬに制御電圧発生回路９が生成した書き込み電圧Ｖｐｇｍが、ワード線制御回路２を介して印加される。このため、書き込みセルの場合、チャネルがＬレベル（ＶＳＳ＝０[Ｖ]）、ワード線ＷＬの電位が書き込み電圧Ｖｐｇｍに充電され、書き込みが行われる。なお、電圧Ｖｐｇｍとは、電荷蓄積層に電荷が注入される程度の電圧であり、その結果、メモリセルトランジスタＭＴの閾値が変動する。この様にセンスアンプユニット３ａは、メモリセルトランジスタＭＴに‘０’データを書き込む際、該メモリセルトランジスタＭＴの閾値分布の状態に寄らず、ビット線ＢＬを０[Ｖ]とする。そして、後述する電圧制御生成回路９が生成する書き込み電圧により、メモリセルトランジスタＭＴの制御ゲートとそのチャネルとの電位差を調整する。
【００５５】
＜データ非書き込み＞  
データ制御ユニット３ｂから取り込んだデータが非書き込み状態を示すＨレベル“１”である場合、ＭＯＳトランジスタ２３のゲートの電位が‘Ｈ’レベルとされる。この結果、ＭＯＳトランジスタ２３はオフ状態となる。このため、ラッチ回路ＬＡＴ１にはＬレベル“０”がセットされる。この場合ＭＯＳトランジスタ３３がオフ状態となることから、ビット線ＢＬの電位はＨレベルに保持される。この後、図２に示すビット線とＮＡＮＤストリング１１とを接続する選択ゲートトランジスタＳＴ１のセレクト線ＳＧＤがＨレベルとされると、このＨレベルに相当する書き込み禁止電圧がビット線ＢＬを介してメモリセルトランジスタＭＴのチャネルに転送される。その結果、メモリセルトランジスタＭＴのチャネルがＨレベル（Ｖｄｄ−Ｖｔｈ：Ｖｔｈは選択トランジスタＳＴ１の閾値電圧）、ワード線ＷＬの電位が電圧Ｖｐｇｍとなるため、データの非書き込みが行われる。
【００５６】
＜書き込みベリファイ動作について＞  
次に書き込みベリファイ動作について説明する。書き込みベリファイ動作の概要について説明する。書き込み動作後、メモリセルトランジスタＭＴの閾値電圧を検証する書き込みベリファイ動作は、後述する読み出し動作とほぼ同様である。つまり、後述するプリチャージ動作を行い、ビット線ＢＬをＨレベルに充電した後、選択ワード線ＷＬに所定のベリファイ電圧、例えば電圧Ｖｃｇｒが供給される。ここで電圧ＶｃｇｒとはメモリセルトランジスタＭＴが保持するデータに応じた電圧の値である。
【００５７】
メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧に達している場合、メモリセルトランジスタＭＴはオフ状態となる。このため、ビット線ＢＬの電位はＨレベルに保持される。
【００５８】
また、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧に達していない場合、メモリセルトランジスタＭＴはオン状態となる。そして非選択ワード線ＷＬには制御電圧発生回路９により生成された電圧Ｖｒｅａｄがワード線制御回路２を介して転送される。これにより、ＮＡＮＤストリング１１はオン状態とされ、ビット線ＢＬの電位はＬレベルとなる。なお、電圧Ｖｒｅａｄとは、メモリセルトランジスタＭＴをオン状態とする電圧である。以下、具体的に説明する。
【００５９】
＜書き込みベリファイ動作の詳細＞  
まず、信号ＢＬＣ１、ＢＬＣ２、ＸＸＬがＨレベル、信号ＢＬＣ４、ＢＬＣ３、ＤＩＳ、ＲＳＴがＬレベルとされる。その結果、ビット線ＢＬの電位が、ノードＮ２、ＭＯＳトランジスタ３１、ノードＮ１、ＭＯＳトランジスタ３５を介してＭＯＳトランジスタ２３のゲートに転送される。すなわち、ビット線ＢＬの電位に依存したデータがラッチ回路ＬＡＴ１に保持される。
【００６０】
すなわち、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧に達しており、ビット線ＢＬの電位がＨレベルの場合、ＭＯＳトランジスタ２３がオフ状態となる。このため、ラッチ回路ＬＡＴ１にはＬレベルが保持される。
【００６１】
また、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧に達しておらず、ビット線ＢＬの電位がＬレベルの場合、ＭＯＳトランジスタ２３がオン状態となる。このため、ラッチ回路ＬＡＴ１にはＨレベルが保持される。すなわち、ベリファイをパスした場合、ラッチ回路ＬＡＴ１におけるノードＮ４、すなわち信号ＩＮＶの電位はＬレベルとなり、ベリファイをパスしない場合、信号ＩＮＶはＨレベルとなる。
【００６２】
また、ラッチ回路ＬＡＴ１におけるノードＮ４の反転信号ＩＮＶｎのデータは、信号ＢＬＣ５をＨレベルとして、ＭＯＳトランジスタ３７をオンした状態において、データ制御ユニット３ｂに転送される。
【００６３】
＜読み出し動作について＞  
次に読み出し動作について説明する。センスアンプ３は、ビット線ＢＬを固定電圧に充電する。その後、メモリセルトランジスタＭＴがオン状態、すなわちビット線ＢＬとソース線ＳＬとが導通状態となることによって該ビット線ＢＬが放電された際の電圧をセンスすることで、読み出しデータを‘１’と判定する。これに対し、メモリセルトランジスタＭＴがオフ状態、すなわちビット線ＢＬとソース線ＳＬとが非導通状態となった場合には、そのビット線ＢＬの電位をセンスして、読み出しデータを‘０’と判定する。そして、センスアンプ３が判定したデータを、データ制御ユニット３ｂへと転送する。
【００６４】
＜プリチャージ＞  
まず、リセット信号ＲＳＴがＨレベルとされる。これによりラッチ回路ＬＡＴ１がリセットされ、また信号ＩＮＶはＬレベルとされる。この後、信号ＢＬＣ１、ＢＬＣ３、ＤＩＳ、ＸＸＬがＬレベル、信号ＢＬＣ２がＨレベルとされる。すなわち、電圧ＶｄｄがＭＯＳトランジスタ２０、２１、ノードＮ１、ＭＯＳトランジスタ３１、ノードＮ２の電流経路を介してビット線ＢＬに充電され、該ビット線ＢＬがＨレベルとされる。すなわち、ビット線ＢＬからソース線ＳＬに電流を流しながら、ビット線ＢＬの電位はＨレベルに固定される。
【００６５】
＜データの取り込み＞  
次に信号ＢＬＣ２がＬレベルとされる。これによりＭＯＳトランジスタ３１がオフ状態とされる。すなわち、ビット線ＢＬへの充電はストップする。その後、選択ワード線ＷＬに読み出しレベルが供給される。そしてメモリセルトランジスタＭＴの閾値電圧が読み出しレベルより高い場合、メモリセルトランジスタＭＴはオフ状態であり、ビット線ＢＬはＨレベルに保持される。また、メモリセルトランジスタＭＴの閾値電圧が読み出しレベルより低い場合、メモリセルトランジスタＭＴはオン状態となり、ビット線ＢＬの電荷が放電される。このため、ビット線ＢＬはＬレベルとなる。次いで、信号ＢＬＣ３がＨレベルとされ、ビット線ＢＬの電位がデータ制御ユニット３ｂに読み出される。
【００６６】
次に、上記説明したデータ制御ユニット３ｂの動作について、以下説明する。
【００６７】
＜データラッチ回路に記憶されたデータの反転動作＞  
図５におけるデータラッチ回路０ＤＬ〜２ＤＬのデータを反転させる反転動作について説明する。まず、データバス４１を充電し、データラッチ回路０ＤＬ〜２ＤＬのいずれかのトランスファーゲート４３が開けられる。例えばデータラッチ回路０ＤＬのトランスファーゲート４３が開けられた場合において、データラッチ回路０ＤＬの信号ＤＴがＨレベルである場合、データラッチ回路０ＤＬのクロックドインバータ回路を介してデータバス４１が放電され、反転された信号ＤＴのデータがデータバス４１へ転送されたこととなる。
【００６８】
次に、ＬＡＴ３リセットした後、信号ＳＥＴ１をＬレベルとしてＬＡＴ３のノードＮ１０の電位、すなわち信号ＬＡＴをＨレベルとする。
【００６９】
次に、信号ＬＡＴＬをＨレベルとすると、データバス４１がラッチ回路のデータによって放電されている場合、ノードＮ１０、すなわち信号ＬＡＴはＨレベルを維持し、データバス４１が充電状態を維持したままの場合、ＭＯＳトランジスタ６５がオンするため、ノードＮ１０における信号ＬＡＴはＬレベルに放電される。
【００７０】
次に、上述したようにデータバス４１を充電し、信号ＢＵＳＨ１をＨレベルにすると、ノードＮ１０における信号ＬＡＴがＨレベル（信号ＬＡＴｎがＬレベル）の場合、データバス４１はＨレベルを維持し、ノードＮ１０における信号ＬＡＴがＬレベル（信号ＬＡＴｎがＨレベル）の場合、データバス４１はＬレベルとなる。
【００７１】
最後に、データラッチ回路０ＤＬのラッチ回路ＬＡＴ２をリセットした後、トランスファーゲート４３を開けることにより、データバス４１のデータがトランスファーゲート４３を介してラッチ回路ＬＡＴ２に取り込まれる。この結果、データバス４１のデータがＨレベルの場合、信号ＤＴはＬレベルとなり、データバス４１のデータがＬレベルの場合、信号ＤＴはＨレベルとなる。
【００７２】
上記一連の動作を纏めると、ラッチ回路ＬＡＴ２の信号ＤＴの反転データがデータバス４１へ転送され、その反転データがセンスアンプユニット３ａのラッチ回路ＬＡＴ１へ転送される。ラッチ回路ＬＡＴ１のデータがデータバス４１に転送され、該データバス４１の反転データがラッチ回路ＬＡＴ２に保持される。このようにして、データラッチ回路０ＤＬ〜２ＤＬの信号ＤＴが反転される。
【００７３】
尚、データ制御ユニット３ｂの基本動作は、これに限定されるものではなく、他の動作によっても可能である。この動作を基本としてデータの“ＡＮＤ”、“ＮＡＮＤ”、“ＯＲ”動作を行うことが可能である。
【００７４】
＜書き込み動作について＞  
次に、特に書き込み動作時において制御信号発生回路８により制御電圧発生回路９が生成する書き込み電圧について図６を用いて説明する。図６は制御電圧発生回路９が生成する電圧Ｖｐｇｍの動作について示したタイムチャートである。なお、電圧Ｖｐｇｍとして制御電圧発生回路９は電圧Ｖ１、Ｖ２（＜Ｖ１）を生成する。ここで電圧Ｖ２とは、電圧Ｖ１の転送に再度同一のメモリセルトランジスタＭＴに対し転送される電圧であり、該メモリセルトランジスタＭＴの閾値分布を細化させる役割を持つ。ここで細化とは、メモリセルトランジスタＭＴの閾値分布の電位差（分布の低電圧側と高電圧側との差）を、例えば３ [Ｖ]から４０[ｍＶ]へと小さくするものである。つまり、その分布中に存在するメモリセルトランジスタＭＴの数を維持しつつ、その電位差を、例えば４０[ｍＶ]程度に小さくするものである。図示するように、横軸に時間をとり、縦軸に電圧をとる。なお、センスアンプユニット３ａにおけるＭＯＳトランジスタ２３のゲートに‘Ｌ’レベルが転送された場合、すなわち書き込み許可状態である場合（図中、Ｓ／Ａ内部の制御動作と表記）に、制御電圧発生回路９は書き込み電圧Ｖｐｇｍとして電圧Ｖ１及びＶ２をメモリセルトランジスタＭＴの制御ゲートに転送する。
【００７５】
まず、制御データユニット３ｂからＭＯＳトランジスタ２３のゲートに‘Ｌ’レベルが転送される。これを図中の「Ｓ／Ａ内部の制御動作」における「Ｌ１」と示す。なお、「Ｌｎ」における「ｎ」は書き込み回数を示す。つまり書き込み状態である期間Ｌ１における時刻ｔ１になると、制御電圧発生回路９により選択ワード線ＷＬに電圧Ｖｐｇｍとして電圧Ｖ１が転送される。これにより、メモリセルトランジスタＭＴの制御ゲートに上記電圧Ｖ１が印加される。引き続き、時刻ｔ２においても上記メモリセルトランジスタＭＴの制御ゲートに電圧Ｖｐｇｍとして電圧Ｖ２が印加される。その後、時刻ｔ３においてそのメモリセルトランジスタＭＴに対し書き込みベリファイ動作が行われる。すなわち、制御電圧発生回路９によりメモリセルトランジスタＭＴの制御ゲートに電圧Ｖｃｇｒが転送される。
【００７６】
この電圧Ｖ１、Ｖ２によりメモリセルトランジスタＭＴの閾値分布が変動する様子を図７に示す。図７は、上記図３で示したメモリセルトランジスタＭＴの閾値分布において、時刻ｔ１以前で‘１’データを保持していたメモリセルトランジスタＭＴが時刻ｔ１、ｔ２において‘０’データ方向へと閾値分布を変動させる様子を示している。図示するように、時刻ｔ１においてメモリセルトランジスタＭＴの閾値分布は、ベリファイポイントを跨ぐように位置している。すなわち、閾値電圧においてベリファイポイントよりも低い電圧をＶＬ、ベリファイポイントよりも高い電圧をＶＨとすると、時刻ｔ１では電圧ＶＬからベリファイポイントまでに位置するメモリセルトランジスタＭＴは‘０’データを保持していると判定されない。そして、時刻ｔ２になると、電圧ＶＬがベリファイポイントを超えることで、時刻ｔ３におけるベリファイ動作において‘０’データと判定される。以上、図７では電圧Ｖ１、Ｖ２によりメモリセルトランジスタＭＴの閾値がベリファイポイントを超える、すなわち‘０’データ書き込みが終了する場合について示した。しかし、図６において時刻ｔ２の電圧Ｖ２で、メモリセルトランジスタＭＴの電圧ＶＬがベリファイポイントを超えなかった場合、制御データユニット３ｂからＭＯＳトランジスタ２３のゲートに‘Ｌ’レベルが転送された、すなわち書き込み状態である期間Ｌ２における時刻ｔ４以降において、制御電圧発生回路９により書き込み電圧Ｖｐｇｍとしてそれぞれ電圧Ｖ１、Ｖ２に電圧ＶＳＴを追加した電圧（Ｖ１＋ＶＳＴ）、及び電圧（Ｖ２＋ＶＳＴ）がメモリセルトランジスタＭＴに転送される。更に、時刻ｔ７以降では電圧Ｖ１、Ｖ２に２×ＶＳＴを追加した電圧がメモリセルトランジスタＭＴに転送され、その後、時刻ｔ９でベリファイ動作が行われる。なお、書き込み状態である期間Ｌ３以降も同様に、例えば期間Ｌｎではそれぞれ電圧Ｖ１、Ｖ２に電圧（ｎ−１）×ＶＳＴを加えた電圧がメモリセルトランジスタＭＴに転送される。またなお、上記図６では電圧Ｖ２は電圧Ｖ１よりも小さい値であるが、電圧Ｖ１＝電圧Ｖ２であってもよい。また、期間Ｌ１、Ｌ２、Ｌ３を区別しない場合には単に期間Ｌと呼ぶ。
【００７７】
＜本実施形態に係る効果＞  
本実施形態に係る不揮発性半導体記憶装置によれば、（１）の効果を奏することができる。  
（１）動作信頼性を向上することができる（その１）  
本実施形態に係る不揮発性半導体記憶装置であると、大きさの異なる２つの電圧を用いて書き込み動作を行う。すなわち、ベリファイ動作を行う前に、同一のメモリセルトランジスタＭＴに電圧Ｖ１及び該電圧Ｖ１よりも低い電圧Ｖ２をそれぞれ印加する。そして、この電圧Ｖ２は電圧Ｖ１よりも少なくとも小さい値とされる。このため、書き込み電圧Ｖｐｇｍとして電圧Ｖ１を複数回印加しなければ、‘０’データ書き込みがされないメモリセルトランジスタＭＴであれば、電圧Ｖ１を複数回印加したとしても問題ないが、‘１’データと判断される電圧ＶＬの値がベリファイポイントに程近いメモリセルトランジスタＭＴである場合には電圧Ｖ２を印加することが有効とされる。なぜなら、この場合において複数回電圧Ｖ１を印加すると、ベリファイポイントを超え、電圧Ｌ近傍のメモリセルトランジスタＭＴの閾値電圧が電圧ＶＨを大きく超えてしまい、該メモリセルトランジスタＭＴの閾値分布が広がってしまうおそれがあるからである。
【００７８】
この点、本実施形態に係る不揮発性半導体記憶装置であると、電圧Ｖ２により、‘１’データと判断されたメモリセルトランジスタＭＴの閾値電圧が少しだけ上昇するため、該メモリセルトランジスタＭＴの閾値分布も広がらず、細化することが出来る。これは、電圧Ｖ１が印加されたことでメモリセルトランジスタＭＴの電荷蓄積層にトラップされた電子は、電圧Ｖ２では殆ど動くことはないからである。そしてこれは特に多値化である場合、細化が有効とされる。つまり、メモリセルトランジスタＭＴの閾値分布が広がらず、細化されることで、データの誤読み出しがなくなるといった問題を解決することが出来る。
【００７９】
また、電圧Ｖ２をメモリセルトランジスタＭＴに転送するため、データの書き込み時においてビット線ＢＬの電位を書き込み禁止電圧とゼロ電位との中間電位にする必要がない。すなわち、ビット線ＢＬの電位が上記中間電位とされるのは、制御ゲートに転送する電圧の大きさを変えず、メモリセルトランジスタＭＴの閾値変動を抑えたい場合である。この場合、そのメモリセルトランジスタＭＴの閾値分布を一度確認（ベリファイ）してから、ビット線ＢＬに転送する電位を設定するため、時間を要していた。しかし、本実施形態に係る不揮発性半導体装置であると、もともと電圧Ｖ１よりも小さな値の電圧Ｖ２を用いるためメモリセルトランジスタＭＴの閾値分布に応じてビット線ＢＬの電位を変動させる必要もない。つまり、動作速度向上といったことも期待できる。
【００８０】
更に、書き込みベリファイ後には、その直前で制御電圧発生回路９が出力した電圧Ｖ１及び電圧Ｖ２よりもそれぞれアシスト電圧ＶＳＴ分だけ高い電圧をメモリセルトランジスタＭＴに印加する。すなわち、追加書き込みが行われる。これにより、図７に示したように電圧Ｖ１でベリファイポイントを超えなかったメモリセルトランジスタＭＴに対しても‘０’データ書き込みをすることができる。換言すれば、例えば１度目の書き込み動作において‘０’データと判定がされなかったメモリセルトランジスタＭＴに対し、‘０’データの書き込みができる。
【００８１】
[第２の実施形態]  
次に本発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態では上記第１の実施形態において、データの書き込み時に制御電圧発生回路９により生成される書き込み電圧Ｖｐｇｍを更に多く生成させるものである。つまり、電圧Ｖ１、Ｖ２の他、該電圧Ｖ１、Ｖ２よりも小さな値の電圧Ｖ３をメモリセルトランジスタＭＴに印加したのち、該メモリセルトランジスタＭＴに対しベリファイ動作を行うものである。
【００８２】
＜書き込み動作について＞  
図８に制御電圧発生回路９がワード線制御回路２を介してメモリセルトランジスタＭＴの制御ゲートに電圧Ｖｐｇｍを印加するタイミングチャートを示す。上述したように、本実施形態では電圧Ｖｐｇｍとして電圧Ｖ１乃至電圧Ｖ３がメモリセルトランジスタＭＴの制御ゲートに印加される。図示するように横軸に時間をとり、縦軸に電圧の値をとる。また、図６と同様にセンスアンプユニット３ａにおけるＭＯＳトランジスタ２３のゲートに‘Ｌ’レベルが転送された場合、すなわち書き込み状態である場合（図中、Ｓ／Ａ内部の制御動作と表記）に、制御電圧発生回路９は書き込み電圧Ｖｐｇｍとして電圧Ｖ１乃至Ｖ３をメモリセルトランジスタＭＴの制御ゲートに印加する。なお、図６と同一の動作については説明を省略し、異なる動作のみ説明する。
【００８３】
制御電圧発生回路９は時刻ｔ２で電圧Ｖ２をメモリセルトランジスタＭＴに印加した後、時刻ｔ３において電圧Ｖ１、Ｖ２よりも小さな値の電圧Ｖ３を該メモリセルトランジスタＭＴに印加する。これにより、上記第１の実施形態における図７において電圧Ｖ２の転送後、例えばベリファイポイントを越えなかったメモリセルトランジスタＭＴに対し、該ベリファイポイントを超えるよう促しつつ、メモリセルトランジスタＭＴの閾値分布を細化する。なお、図８に示すように、ｔ４におけるベリファイ動作において、ベリファイポイントを超えなかったメモリセルトランジスタＭＴが存在する場合、制御電圧発生回路９は、それぞれ電圧Ｖ１乃至電圧Ｖ３にアシスト電圧ＶＳＴを加えた電圧を生成する。すなわち制御電圧発生回路９により、時刻ｔ５において電圧（Ｖ１+ＶＳＴ）がメモリセルトランジスタＭＴの制御ゲートに印加され、ｔ６において電圧（Ｖ２＋ＶＳＴ）がメモリセルトランジスタＭＴの制御ゲートに印加され、時刻ｔ７において電圧（Ｖ３＋ＶＳＴ）がメモリセルトランジスタＭＴの制御ゲートに印加される。またなお、時刻ｔ８におけるベリファイ動作後の書き込み動作では更にそれぞれ電圧Ｖ１乃至Ｖ３に２×ＶＳＴを加えた電圧を与える。なお、書き込み状態である、例えば期間Ｌｎでは、それぞれ電圧Ｖ１乃至電圧Ｖ３に電圧（ｎ−１）×ＶＳＴだけ追加した電圧がメモリセルトランジスタＭＴに印加される。
【００８４】
またなお、本実施形態では制御電圧発生回路９により書き込み電圧Ｖｐｇｍとして電圧Ｖ１乃至電圧Ｖ３が生成されたが、これに限らず書き込み電圧Ｖｐｇｍとしてｎ個の電圧が生成されてもよい。つまり、電圧Ｖ１乃至Ｖｎが制御電圧発生回路９により生成されてもよい。この場合、各々の電圧の大きさの関係は、Ｖ１＜Ｖ２＜…、＜Ｖ（ｎ−１）＜Ｖｎとされる。
【００８５】
＜本実施形態に係る効果＞  
本実施形態に係る不揮発性半導体記憶装置によれば、（２）の効果を奏することができる。  
（２）動作信頼性を向上することができる（その２）  
本実施形態に係る不揮発性半導体記憶装置であると、上記第１の実施形態で説明した電圧Ｖ２に加え、電圧Ｖ１及び電圧Ｖ２よりも小さな値とされる電圧Ｖ３をメモリセルトランジスタＭＴに印加する。これにより、電圧Ｖ２で電圧ＶＬがベリファイポイントを超えることの出来なかったメモリセルトランジスタＭＴに対し、‘０’データを書き込むことが出来、該メモリセルトランジスタＭＴの閾値分布をより細化することが出来る。なぜなら、‘１’データを保持するメモリセルトランジスタＭＴの閾値電圧が、電圧Ｖ２よりも小さな電圧Ｖ３が印加されることで、電圧ＶＨを超えるおそれが少なくなるからである。すなわち、上記第１の実施形態における書き込みベリファイ後に電圧（Ｖ１＋ＶＳＴ）及び電圧（Ｖ２＋ＶＳＴ）を印加することで、電圧ＶＨを超えてしまうおそれのあるメモリセルトランジスタＭＴに対し、電圧Ｖ３を印加することでその問題を克服することが出来る。
【００８６】
[第３の実施形態]  
次に本発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態では上記第１の実施形態において、制御電圧発生回路９がメモリセルトランジスタＭＴに書き込み電圧Ｖｐｇｍとする電圧Ｖ１を出力した後、該メモリセルトランジスタＭＴにゼロ電位を与えることなく、該電圧Ｖ１から電圧Ｖ２に遷移させるものである。
【００８７】
＜書き込み動作について＞  
図９に、制御電圧発生回路９がワード線制御回路２を介して選択ワード線ＷＬに対応するメモリセルトランジスタＭＴの制御ゲートに電圧Ｖｐｇｍを印加するタイミングチャートを示す。本実施形態では上述したように、制御電圧発生回路９により電圧Ｖｐｇｍとして生成された電圧Ｖ１が、０[Ｖ]とされずそのまま電圧Ｖ２へと遷移される。図示するように横軸に時間をとり、縦軸に電圧の値をとる。また、図６と同様にセンスアンプユニット３ａにおけるＭＯＳトランジスタ２３のゲートに‘Ｌ’レベルが転送された場合、すなわち書き込み状態である場合（図中、Ｓ／Ａ内部の制御動作と表記）に、制御電圧発生回路９は書き込み電圧ＶｐｇｍをメモリセルトランジスタＭＴの制御ゲートに印加する。なお、図６と同一の動作については説明を省略し、異なる動作のみ説明する。
【００８８】
まず、制御データユニット３ｂからＭＯＳトランジスタ２３のゲートに‘Ｌ’レベルが転送された、すなわち書き込み状態である期間Ｌ１において、時刻ｔ２で制御電圧発生回路９はそれまでの第１電圧から第２電圧へと出力電圧を低下させる。そして、メモリセルトランジスタＭＴの制御ゲートに与える電位をゼロとした後、時刻ｔ３において該メモリセルトランジスタＭＴに対しベリファイ動作を実行する。なお、図９に示すように、ｔ３におけるベリファイ動作において、ベリファイポイントを超えなかったメモリセルトランジスタＭＴが存在する場合、期間Ｌ２における電圧Ｖ１、Ｖ２にそれぞれアシスト電圧ＶＳＴだけ高い電圧を与える。すなわち制御電圧発生回路９により、時刻ｔ４において電圧（Ｖ１+ＶＳＴ）が印加され、ｔ５において電圧（Ｖ２＋ＶＳＴ）が印加される。またなお、時刻ｔ６のベリファイ動作後における書き込み動作では更に電圧Ｖ１、Ｖ２にそれぞれ２×ＶＳＴだけ高い電圧を与える。なお、書き込み状態である期間Ｌ３以降も同様に、例えば期間Ｌｎでは電圧Ｖ１、Ｖ２にそれぞれ電圧（ｎ−１）×ＶＳＴだけ追加した電圧がメモリセルトランジスタＭＴに印加される。
【００８９】
＜本実施形態に係る効果＞  
本実施形態に係る不揮発性半導体記憶装置によれば、（３）の効果を奏することができる。  
（３）動作速度を向上することが出来る（その１）。  
本実施形態に係る不揮発性半導体記憶装置であると、ワード線ＷＬに電圧Ｖ１の転送後、電圧Ｖ２を転送する前に、該ワード線ＷＬの電位を一旦０[Ｖ]に落とさず、該電圧Ｖ１から電圧Ｖ２へと遷移させるため、書き込み時間の短縮が可能とされる。これは、書き込み動作速度向上といった効果を期待出来る。また、本実施形態において制御電圧発生回路９は、ワード線ＷＬの電位を一旦０[Ｖ]へと落とさず、電圧Ｖ１から電圧Ｖ２へと遷移させたが、更に該電圧Ｖ２から電圧Ｖ３（＜電圧Ｖ２）へと遷移させてもよく、書き込み期間Ｌｎにおいてワード線ＷＬにはｎ個の書き込み電圧Ｖｎ（＜電圧Ｖ（ｎ−１））が転送されてもよい。また、場合によっては、（３）の効果に合わせて、前述の（１）及び（２）の効果を同時に奏することも期待できる。すなわち、書き込み時間の短縮を可能としながら、メモリセルトランジスタＭＴの閾値分布を細化する効果を奏することを期待できる。
【００９０】
＜変形例その１＞  
次に本発明の実施形態の変形例その１に係る不揮発性半導体記憶装置について説明する。本発明の実施形態の変形例その１では、上記第１乃至第３の実施形態において、メモリセルトランジスタＭＴの閾値電圧を示す状態分布の電圧ＶＨが、ベリファイポイントを跨ぐと、書き込みベリファイ動作が実行されるものである。図１０、図１１を用いて説明する。
【００９１】
図１０は制御電圧発生回路９が生成した電圧Ｖｐｇｍを、ワード線制御回路２を介して選択ワード線ＷＬに対応するメモリセルトランジスタＭＴの制御ゲートに印加するタイミングチャートである。ここで、制御電圧発生回路９により電圧Ｖｐｇｍとして電圧Ｖ１及び電圧Ｖ２が生成される。図示するように横軸に時間をとり、縦軸に電圧の値をとる。また、図６と同様にセンスアンプユニット３ａにおけるＭＯＳトランジスタ２３のゲートに‘Ｌ’レベルが転送された場合、すなわち書き込み状態である場合（図中、Ｓ／Ａ内部の制御動作と表記）に、制御電圧発生回路９は書き込み電圧ＶｐｇｍをメモリセルトランジスタＭＴの制御ゲートに印加する。なお、図６と同一の動作については説明を省略し、異なる動作のみ説明する。
【００９２】
まず、制御データユニット３ｂからＭＯＳトランジスタ２３のゲートに‘Ｌ’レベルが転送された、すなわち書き込み状態である期間Ｌ１における時刻ｔ１乃至時刻ｔ３において、制御電圧発生回路９は、電圧Ｖ１を複数回（図中では、３回）メモリセルトランジスタＭＴに印加する。
【００９３】
このときのメモリセルトランジスタＭＴの閾値分布の変化について図１１を用いて説明する。図１１は上記図３で示したメモリセルトランジスタＭＴの閾値分布において、‘１’データから‘０’データの方向へと、該メモリセルトランジスタＭＴの閾値分布を変動させる様子を示している。図示するように、時刻ｔ１、ｔ２において制御電圧発生回路９から転送される書き込み電圧Ｖ１により、メモリセルトランジスタＭＴの閾値分布が変動する（図中、（ａ）乃至（ｃ））。そして、時刻ｔ３における書き込み電圧Ｖ３により、メモリセルトランジスタＭＴの閾値分布の高電圧側（図中、ＶＨと表記）がベリファイポイントとされる電圧よりも高くなる。すなわち、ＮＡＮＤストリング１１におけるいずれかのメモリセルトランジスタＭＴに‘０’データが書き込まれたとされる。
【００９４】
このため、時刻ｔ４において書き込みベリファイを行う。その後は上記第１の実施形態と同一の動作を行うため説明を省略する。すなわち、電圧（Ｖ１＋ＶＳＴ）の他、電圧（Ｖ２＋ＶＳＴ）などがメモリセルトランジスタＭＴに転送されることで、該メモリセルトランジスタＭＴの閾値は図１１（ｅ）の分布をとる。
【００９５】
＜変形例その１に係る効果＞  
本発明の本実施形態の変形例にその１に係る不揮発性半導体記憶装置であると以下（４）の効果を奏することが期待できる。
【００９６】
（４）動作速度を向上することが出来る（その２）。  
本発明の本実施形態の変形例にその１に係る不揮発性半導体記憶装置であると、ＮＡＮＤストリング１１におけるメモリセルトランジスタＭＴのいずれかが、‘０’データ書き込みがなされない期間では、書き込みベリファイが実行されない。このため、この書き込みベリファイが実行されるだけの時間の短縮が可能とされ、チップ全体の動作速度の向上を期待することが出来る。つまり、メモリセルトランジスタＭＴの電荷蓄積層に電荷が注入されるまでには、ある一定以上の時間を要する。その時間が経過するまでの期間にメモリセルトランジスタＭＴに対し書き込みベリファイを実行することは時間の拡張を招いていた。この点、変形例その１に係る不揮発性半導体記憶装置であると、メモリセルトランジスタＭＴが‘０’データを保持し、ＮＡＮＤストリング１１がオン状態とされるまで書き込みベリファイを実行しないことから、時間短縮の向上が期待できる。
【００９７】
また、変形例その１では時刻ｔ１乃至時刻ｔ３の期間において、制御電圧発生回路９によりパルス状の書き込み電圧Ｖ１が３回ワード線ＷＬに転送されたが、このパルス状の書き込み電圧は１回でもよい。この場合、電圧Ｖ１がワード線ＷＬに転送される期間を長くしてあげればよい。
【００９８】
またなお、期間Ｌ２における時刻ｔ５、時刻ｔ６には、上記第３の実施形態で説明したような形状の電圧Ｖ１及び電圧Ｖ２が印加されてもよい。換言すれば、電圧Ｖ１から電圧Ｖ２へと遷移する転送方法でもよい。
【００９９】
＜変形例その２＞  
次に、本発明の実施形態の変形例その２に係る不揮発性半導体記憶装置について説明する。本発明の実施形態の変形例その２では、上記第１及び第２の実施形態において、書き込みベリファイ後の電圧Ｖ２にアシスト電圧ＶＳＴを追加せず、該電圧Ｖ２の電圧パルス幅を増加させるものである。そして、パルス幅は一定の間隔で増加させてもよいし、それ以外の幅で増加させてもよい。図１２を用いて説明する。
【０１００】
図１２は制御電圧発生回路９が生成した電圧Ｖｐｇｍを、ワード線制御回路２を介して選択ワード線ＷＬに対応するメモリセルトランジスタＭＴの制御ゲートに転送するタイミングチャートである。ここでは、制御電圧発生回路９により電圧Ｖｐｇｍとして電圧Ｖ１及び電圧Ｖ２が生成され、該電圧Ｖ２の電圧パルス幅が長くなるものである。図示するように横軸に時間をとり、縦軸に電圧の値をとる。また、図６と同様にセンスアンプユニット３ａにおけるＭＯＳトランジスタ２３のゲートに‘Ｌ’レベルが転送された場合、すなわち書き込み状態である場合（図中、Ｓ／Ａ内部の制御動作と表記）に、制御電圧発生回路９は書き込み電圧ＶｐｇｍをメモリセルトランジスタＭＴの制御ゲートに印加する。なお、図６と同一の動作については説明を省略し、異なる動作のみ説明する。
【０１０１】
まず、制御データユニット３ｂからＭＯＳトランジスタ２３のゲートに‘Ｌ’レベルが転送された、すなわち書き込み状態である期間Ｌ２における時刻ｔ５において、制御電圧発生回路９はΔｔ２（＞Δｔ１）の期間電圧Ｖ２を出力する。なおΔｔ１は、時刻ｔ２における電圧Ｖ２が印加される期間である。そして、書き込み状態である期間Ｌ３における時刻ｔ８において、制御電圧発生回路９はΔｔ３（＞Δｔ２）の期間電圧Ｖ２を出力する。以下、ｎ回目（ｎは自然数）の電圧Ｖ２のパルス幅をΔｔｎとすると、Δｔｎ＞Δｔ（ｎ−１）とされる電圧が、制御電圧生成回路９により生成される。
【０１０２】
＜変形例その２に係る効果＞  
本発明の実施形態の変形例その２に係る不揮発性半導体記憶装置であっても上記（１）と同様の効果を奏することが期待できる。変形例その２では一度目の書き込みベリファイにおいて‘１’データと判定されたメモリセルトランジスタＭＴに対し、大きさが一定でパルス幅を変えた電圧Ｖ２を転送する。つまり、この場合においても電圧Ｖ１によりベリファイポイントを超えず、‘１’データと判定されたメモリセルトランジスタＭＴに対し、該電圧Ｖ１よりも少なくとも小さな値の電圧Ｖ２を転送することで、該メモリセルトランジスタＭＴの閾値分布を細化することができる。
【０１０３】
（アプリケーションの例）  
次に、上記半導体記憶装置が適用されるアプリケーションについて図１３を用いて説明する。図１３は、半導体記憶装置が適用されるメモリカードの例を示している。図１３において、メモリカード９００は、上記実施形態で説明したＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を有している半導体記憶装置９０１は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
【０１０４】
すなわち、メモリカード９００に搭載された半導体記憶装置９０１は、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
【０１０５】
図１４は、別のメモリカードの例を示している。このメモリカードは、図１３に示したメモリカードと異なり、フラッシュメモリ３を制御し、図示せぬ外部装置と信号を授受するコントローラ９１０を有している。
【０１０６】
コントローラ９１０は、例えば図示せぬ外部装置から信号を入力し、若しくは、外部装置へ信号を出力するインターフェース部（Ｉ／Ｆ）９１１と、ＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１と信号を授受するインターフェース部９１２と、外部装置から入力された論理アドレスを物理アドレスに変換するなどの計算を行うマイクロプロセッサ（ＭＰＵ）９１３と、データを一時的に記憶するバッファとしてのＲＡＭ９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００のインターフェース部９１１には、コマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
【０１０７】
尚、上記メモリカードにおいて、各種信号線の数、信号線のビット幅、及びコントローラの構成は変形可能である。また、この構成を適用してハードディスクに変わるＳＳＤ（Solid State Drive）を構成することも可能である。
【０１０８】
図１５は、別のアプリケーションを示している。図１５に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は、コントローラ９１０の機能の一部を有していても良い。
【０１０９】
図１６は、別のアプリケーションを示している。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０は、接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。
【０１１０】
図１７は、別のアプリケーションを示している。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。
【０１１１】
図１８、図１９は、別のアプリケーションを示している。図１８、図１９に示すように、ＩＣカード２１００は、ＭＣＵ２２００を搭載している。ＭＣＵ２２００は、上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１と、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、図１８に示すように、その一表面に露出されたプレーンターミナル（plane terminal）２６００を有し、プレーンターミナル２６００はＭＣＵ２２００に接続されている。ＣＰＵ２５００は、演算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。
【０１１２】
図２０は、他のアプリケーションを示すものであり、例えば携帯音楽記録再生装置３０００の例を示している。この携帯音楽記録再生装置３０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。さらに、上記ＮＡＮＤ型フラッシュメモリを含むメモリカード９００が装着可能とされている。
【０１１３】
図２１は、他のアプリケーションを示すものであり、例えば携帯電話等の携帯端末装置４０００を示している。携帯端末装置４０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。さらに、上記ＮＡＮＤ型フラッシュメモリを含むメモリカード９００が装着可能とされている。
【０１１４】
図２２は、他のアプリケーションを示すものであり、例えばＵＳＢメモリ５０００を示している。ＵＳＢメモリ５０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。
【０１１５】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０１１６】
１…メモリセルアレイ、２…ワード線制御回路、３…センスアンプ、３ａ…センスアンプユニット、３ｂ…データ制御ユニット、４…カラムデコーダ、５…入出力制御回路、６…データ入出力バッファ、７…アドレスでコーダ、８…制御信号発生回路、９…制御電圧発生回路、１０…パラメータ記憶部、１１…ＮＡＮＤストリング、２０、２１、２２、２３、５１〜５６…ｐチャネルＭＯＳトランジスタ、３１〜３７、６１〜７０…ｎチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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