(57)【要約】【課題】ゲート電極の仕事関数で本質的にしきい値電圧が決定されるＦＩＮＦＥＴにおいて、ゲート電極の材料を変えることなく、ＦＩＮＦＥＴのしきい値電圧を調整することができる技術を提供する。【解決手段】基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板上にＦＩＮＦＥＴが形成されている。このとき、基板層１Ｓ内に埋め込み絶縁層ＢＯＸと接触する第１半導体領域ＦＳＲ１が形成されている。そして、ＳＯＩ基板のシリコン層を加工してフィンＦＩＮ１が形成されている。このとき、フィンＦＩＮ１のフィン幅に対するフィン高さの比が１以上２以下になるように形成されており、かつ、第１半導体領域ＦＳＲ１に電圧を印加することができるようになっている。【選択図】図３
2011040458.tif 000002
【特許請求の範囲】
【請求項１】
第１領域に形成された第１ＭＩＳＦＥＴを備え、
前記第１ＭＩＳＦＥＴは、
（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とからなるＳＯＩ基板と、
（ｂ）前記半導体層を加工して形成され、第１方向に長辺を有する直方体状のフィンと、
（ｃ）前記半導体層を加工して形成され、前記フィンの一端と接続されるように形成された第１ソース領域と、
（ｄ）前記半導体層を加工して形成され、前記フィンの他端と接続されるように形成された第１ドレイン領域と、
（ｅ）前記フィンの表面上に形成された第１ゲート絶縁膜と、
（ｆ）前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように形成された第１ゲート電極とを有する半導体装置であって、
前記埋め込み絶縁層と接する前記基板層内に導電型不純物が導入された第１半導体領域が形成されており、
前記フィンの前記第２方向の幅であるフィン幅に対する前記フィンの高さの比が、１以上２以下であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記第１半導体領域に導入されている前記導電型不純物は、ｎ型不純物であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、
前記第１ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記第１半導体領域に導入されている前記導電型不純物は、ｐ型不純物であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置であって、
前記埋め込み絶縁層の厚さは、１０ｎｍ以上２０ｎｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
前記第１半導体領域には、電圧が印加されることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記第１半導体領域に印加される電圧の絶対値は、前記第１ＭＩＳＦＥＴを動作させる電源電圧の絶対値の範囲内の電圧であることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置であって、
前記第１半導体領域に印加される電圧は、−１Ｖから１Ｖの範囲内の電圧であることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置であって、
さらに、第２領域に形成された第２ＭＩＳＦＥＴを備え、
前記第２ＭＩＳＦＥＴは、
（ｇ）前記基板層上に形成された第２ゲート絶縁膜と、
（ｈ）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｉ）前記基板層内に形成された第２ソース領域と、
（ｊ）前記基板層内に形成された第２ドレイン領域とを有することを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記第１ＭＩＳＦＥＴはＳＲＡＭまたはロジック回路を構成するＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴは入出力回路を構成するＭＩＳＦＥＴであることを特徴とする半導体装置。
【請求項１２】
（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、
（ｂ）前記ＳＯＩ基板の前記基板層に導電型不純物を導入することにより、前記基板層内に前記埋め込み絶縁層と接する第１半導体領域を形成する工程と、
（ｃ）前記ＳＯＩ基板の第１領域に第１ＭＩＳＦＥＴを形成する工程とを備え、
前記（ｃ）工程は、
（ｃ１）前記ＳＯＩ基板の前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程と、
（ｃ２）前記フィンの表面上に第１ゲート絶縁膜を形成する工程と、
（ｃ３）前記フィンを形成した前記ＳＯＩ基板上に前記フィンを覆う第１導体膜を形成する工程と、
（ｃ４）前記第１導体膜を加工することにより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成する工程と、
（ｃ５）前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程とを有し、
前記（ｃ）工程で形成される前記フィンの前記第２方向の幅であるフィン幅に対する前記フィンの高さの比が、１以上２以下であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記ＳＯＩ基板の前記埋め込み絶縁層の厚さは、１０ｎｍ以上２０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであり、前記（ｂ）工程で形成される前記第１半導体領域にｎ型不純物を導入することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであり、前記（ｂ）工程で形成される前記第１半導体領域にｐ型不純物を導入することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２記載の半導体装置の製造方法であって、
前記（ｃ５）工程は、
（ｃ５−１）前記（ｃ４）工程で前記第１ゲート電極を形成した後、前記第１ゲート電極で覆われずに露出している前記フィンの一部領域、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程と、
（ｃ５−２）前記（ｃ５−１）工程後、前記第１ゲート電極の側壁にサイドウォールを形成する工程と、
（ｃ５−３）前記（ｃ５−２）工程後、前記サイドウォールで覆われずに露出している前記フィンの一部領域、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記（ｃ５−１）工程は、ガスクラスタイオンビームを使用して、前記第１ゲート電極で覆われずに露出している前記フィンの一部領域、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入し、その後、前記ＳＯＩ基板を加熱することにより、導入した導電型不純物を拡散することを特徴とする半導体装置の製造方法。
【請求項１８】
第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、
（ｂ）前記ＳＯＩ基板の前記第２領域に形成されている前記半導体層および前記埋め込み絶縁層を除去して前記基板層を露出する工程と、
（ｃ）前記ＳＯＩ基板の前記第１領域に形成されている前記基板層に導電型不純物を導入することにより、前記第１領域に形成されている前記基板層内に前記埋め込み絶縁層と接する第１半導体領域を形成する工程と、
（ｄ）前記第１領域に前記第１ＭＩＳＦＥＴを形成し、前記第２領域に前記第２ＭＩＳＦＥＴを形成する工程とを備え、
前記（ｄ）工程は、
（ｄ１）前記第１領域において、前記ＳＯＩ基板の前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程と、
（ｄ２）前記第１領域に形成されている前記フィンの表面上に第１ゲート絶縁膜を形成し、前記第２領域に形成されている前記基板層上に第２ゲート絶縁膜を形成する工程と、
（ｄ３）前記第１領域において、前記フィンを形成した前記ＳＯＩ基板上に前記フィンを覆うように形成され、前記第２領域においては、前記第２ゲート絶縁膜上に形成される第１導体膜を形成する工程と、
（ｄ４）前記第１領域に形成されている前記第１導体膜を加工することにより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成し、前記第２領域に形成されている前記第１導体膜を加工することにより、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
（ｄ５）前記第１領域に形成されている前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程と、
（ｄ６）前記第２領域に形成されている前記基板層に導電型不純物を導入することにより、第２ソース領域と第２ドレイン領域とを形成する工程とを有し、
前記（ｄ１）工程で形成される前記フィンの前記第２方向の幅であるフィン幅に対する前記フィンの高さの比が、１以上２以下であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、
前記（ｄ５）工程は、ガスクラスタイオンビームを使用して、前記第１ゲート電極で覆われずに露出している前記フィンの一部領域、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入し、その後、前記ＳＯＩ基板を加熱することにより、導入した導電型不純物を拡散する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＦＩＮＦＥＴ（FIN Field Effect Transistor）を含む半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００９−１０５１２２号公報（特許文献１）には、ＦＩＮＦＥＴを構成するフィンやゲート電極の加工精度を向上し、または、複数のＦＩＮＦＥＴ間の素子ばらつきを改善することにより、特性の優れたＦＩＮＦＥＴを備える半導体装置を提供することを目的とする技術が記載されている。具体的には、ＳＯＩ（Silicon On Insulator）基板上にＦＩＮＦＥＴを形成し、このＦＩＮＦＥＴのゲート電極をウェットエッチングが可能な金属材料（メタル材料）またはシリサイド材料から構成することが記載されている。
【０００３】
特開２００９−１３５１４０号公報（特許文献２）には、薄膜ＢＯＸ（Buried Oxide）−ＳＯＩ構造で、同一半導体基板にロジック回路とメモリ回路が形成されている半導体装置において、ロジック回路の高速動作とメモリ回路の安定動作を両立できる技術を提供することを目的とする技術が記載されている。具体的に、特許文献２に記載されている半導体装置は、薄膜ＢＯＸ−ＳＯＩ構造をしている。そして、この半導体装置には、ロジック回路を構成する第一のゲート電極を有するトランジスタと、メモリ回路を構成する第二のゲート電極を有するトランジスタとを備えている。このとき、少なくとも、第一のゲート電極下方において、薄膜ＢＯＸ−ＳＯＩ構造を構成する支持基板にトリプルウェルを形成するとしている。これにより、ロジック回路を構成するトランジスタに印加するバックバイアスと、メモリ回路を構成するトランジスタに印加するバックバイアスとを異なる極性にすることができる。すなわち、前者のバックバイアスとして順方向バイアスを印加し、後者のバックバイアスとして逆方向バイアスを印加することができる。これにより、ロジック回路の高速化と、メモリ回路の動作安定性とを両立させることができるとしている。
【０００４】
特開２００６−１２９９５号公報（特許文献３）には、ＢＯＸ層の膜厚が２００ｎｍ以下のＳＯＩ基板を使用する技術が記載されている。さらに、この技術では、ＳＯＩ基板上にＦＩＮＦＥＴを形成してもよい旨が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１０５１２２号公報
【特許文献２】特開２００９−１３５１４０号公報
【特許文献３】特開２００６−１２９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、シリコンを使用したＬＳＩ（Large Scale Integration）において、その構成要素であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の寸法、特に、ゲート電極のゲート長は縮小の一途をたどっている。このＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、ＭＩＳＦＥＴの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型（平面型）ＭＩＳＦＥＴに代わる新規構造デバイスへの研究開発が盛んに進められている。
【０００７】
ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、プレーナ型ＭＩＳＦＥＴとは異なる３次元構造のＭＩＳＦＥＴである。近年、このＦＩＮＦＥＴは、重要なデバイス候補として注目を集めている。
【０００８】
ＦＩＮＦＥＴは、半導体層を加工して形成されたフィンを有している。このフィンは、細い短冊状（直方体状）の形状をした領域であり、このフィンの両側面部をＦＩＮＦＥＴのチャネルとして使用する。そして、ＦＩＮＦＥＴのゲート電極は、フィンを跨ぐような形でフィンの両側面部上に形成されており、いわゆるダブルゲート構造をしている。このように構成されているＦＩＮＦＥＴによれば、従来のシングルゲート構造のＭＩＳＦＥＴに比べて、ゲート電極によるチャネル領域に対するポテンシャル制御性が良好となっている。したがって、ＦＩＮＦＥＴによれば、ソース領域とドレイン領域の間のパンチスルー耐性が高く、より小さなゲート長まで短チャネル効果を抑制できる利点がある。そして、ＦＩＮＦＥＴでは、フィンの両側面部をチャネルとして使用していることから、電流を流すチャネル領域の面積を大きくすることができ、高い電流駆動力を得ることができる。つまり、ＦＩＮＦＥＴによれば、短チャネル効果の抑制と高い電流駆動力の確保を両立できるものと期待されている。
【０００９】
しかし、ＦＩＮＦＥＴでは、しきい値電圧を制御することが難しいという問題点がある。例えば、従来のプレーナ型ＭＩＳＦＥＴでは、チャネル領域中の不純物濃度を調整することで、しきい値電圧を制御する。この場合、プレーナ型ＭＩＳＦＥＴを縮小化が進むと、スケーリング則から、チャネル領域に導入される不純物の濃度が高くなる。すなわち、従来のプレーナ型ＭＩＳＦＥＴでは、特に、縮小化するとソース領域とドレイン領域間が近接することとなり、パンチスルーが生じやすくなるため、ソース領域とドレイン領域の間に形成されているチャネルの不純物濃度を高くして、パンチスルーを抑制しているのである。ところが、チャネルの不純物濃度を高くすると、素子間の不純物濃度のばらつきも大きくなるため、プレーナ型ＭＩＳＦＥＴの特性ばらつきが大きくなる。また、チャネルを通るキャリアによる不純物散乱が増大し、キャリアの移動度劣化が生じる。
【００１０】
これに対し、ＦＩＮＦＥＴは、完全空乏型ＭＩＳＦＥＴと同様の動作原理に基づいているため、チャネル中の不純物濃度を低減することが可能であり、高い不純物濃度に起因するＭＩＳＦＥＴの電気特性のばらつきを低減できるものと期待されている。つまり、ＦＩＮＦＥＴでは、チャネル中に導入される不純物の不純物濃度を調整することにより、しきい値電圧を制御するのではなく、ゲート電極の仕事関数を適切に選択することにより、ＦＩＮＦＥＴのしきい値電圧を制御することになる。したがって、ＦＩＮＦＥＴのしきい値は、本質的にゲート電極の仕事関数で決定されてしまうため、ＦＩＮＦＥＴのしきい値電圧を調整することは困難となる。つまり、ＦＩＮＦＥＴでは、一度ゲート電極の材料が決定されると、しきい値電圧が必然的に決定されてしまうのである。
【００１１】
ここで、ＬＳＩでは、様々な機能を有する回路が形成されており、それぞれの回路を構成するＭＩＳＦＥＴのしきい値電圧が異なる場合がある。すなわち、同一の半導体基板内に形成される複数のＭＩＳＦＥＴの間でしきい値電圧を変えることがある。この場合、ＦＩＮＦＥＴを使用すると、しきい値電圧を変えるためには、ゲート電極の材料を変える必要があり、半導体装置の製造プロセスや半導体装置の構造が複雑化する問題点がある。
【００１２】
本発明の目的は、ゲート電極の仕事関数で本質的にしきい値電圧が決定されるＦＩＮＦＥＴにおいて、ゲート電極の材料を変えることなく、ＦＩＮＦＥＴのしきい値電圧を調整することができる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
代表的な実施の形態における半導体装置は、第１領域に形成された第１ＭＩＳＦＥＴを備える。ここで、前記第１ＭＩＳＦＥＴは、（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とからなるＳＯＩ基板と、（ｂ）前記半導体層を加工して形成され、第１方向に長辺を有する直方体状のフィンとを有する。そして、（ｃ）前記半導体層を加工して形成され、前記フィンの一端と接続されるように形成された第１ソース領域と、（ｄ）前記半導体層を加工して形成され、前記フィンの他端と接続されるように形成された第１ドレイン領域とを有する。さらに、（ｅ）前記フィンの表面上に形成された第１ゲート絶縁膜と、（ｆ）前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように形成された第１ゲート電極とを有する。このとき、前記埋め込み絶縁層と接する前記基板層内に導電型不純物が導入された第１半導体領域が形成されており、前記フィンの前記第２方向の幅であるフィン幅に対する前記フィンの高さの比が、１以上２以下であることを特徴とするものである。
【００１６】
また、代表的な実施の形態における半導体装置の製造方法は、（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、（ｂ）前記ＳＯＩ基板の前記基板層に導電型不純物を導入することにより、前記基板層内に前記埋め込み絶縁層と接する第１半導体領域を形成する工程と、（ｃ）前記ＳＯＩ基板の第１領域に第１ＭＩＳＦＥＴを形成する工程とを備える。ここで、前記（ｃ）工程は、（ｃ１）前記ＳＯＩ基板の前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程と、（ｃ２）前記フィンの表面上に第１ゲート絶縁膜を形成する工程とを有する。そして、（ｃ３）前記フィンを形成した前記ＳＯＩ基板上に前記フィンを覆う第１導体膜を形成する工程と、（ｃ４）前記第１導体膜を加工することにより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成する工程とを有する。さらに、（ｃ５）前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程とを有する。このとき、前記（ｃ）工程で形成される前記フィンの前記第２方向の幅であるフィン幅に対する前記フィンの高さの比が、１以上２以下であることを特徴とするものである。
【００１７】
また、代表的な実施の形態における半導体装置の製造方法は、第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成するものである。ここで、（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、（ｂ）前記ＳＯＩ基板の前記第２領域に形成されている前記半導体層および前記埋め込み絶縁層を除去して前記基板層を露出する工程とを備える。そして、（ｃ）前記ＳＯＩ基板の前記第１領域に形成されている前記基板層に導電型不純物を導入することにより、前記第１領域に形成されている前記基板層内に前記埋め込み絶縁層と接する第１半導体領域を形成する工程と、（ｄ）前記第１領域に前記第１ＭＩＳＦＥＴを形成し、前記第２領域に前記第２ＭＩＳＦＥＴを形成する工程とを備える。このとき、前記（ｄ）工程は、（ｄ１）前記第１領域において、前記ＳＯＩ基板の前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程と、（ｄ２）前記第１領域に形成されている前記フィンの表面上に第１ゲート絶縁膜を形成し、前記第２領域に形成されている前記基板層上に第２ゲート絶縁膜を形成する工程とを有する。そして、（ｄ３）前記第１領域において、前記フィンを形成した前記ＳＯＩ基板上に前記フィンを覆うように形成され、前記第２領域においては、前記第２ゲート絶縁膜上に形成される第１導体膜を形成する工程とを有する。さらに、（ｄ４）前記第１領域に形成されている前記第１導体膜を加工することにより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成し、前記第２領域に形成されている前記第１導体膜を加工することにより、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程とを有する。次に、（ｄ５）前記第１領域に形成されている前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程と、（ｄ６）前記第２領域に形成されている前記基板層に導電型不純物を導入することにより、第２ソース領域と第２ドレイン領域とを形成する工程とを有する。このとき、前記（ｄ１）工程で形成される前記フィンの前記第２方向の幅であるフィン幅に対する前記フィンの高さの比が、１以上２以下であることを特徴とするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
ゲート電極の仕事関数で本質的にしきい値電圧が決定されるＦＩＮＦＥＴにおいて、ゲート電極の材料を変えることなく、ＦＩＮＦＥＴのしきい値電圧を調整することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１における半導体チップのレイアウト構成を示す図である。
【図２】内部回路領域に形成されているＦＩＮＦＥＴと、Ｉ／Ｏ回路領域に形成されているプレーナ型ＭＩＳＦＥＴの平面レイアウト構成を示す図である。
【図３】図２のＡ−Ａ線で切断した断面図である。
【図４】図２のＢ−Ｂ線で切断した断面図である。
【図５】ＦＩＮＦＥＴの外観構成を示す斜視図である。
【図６】図２のＣ−Ｃ線で切断した断面図である。
【図７】図２のＤ−Ｄ線で切断した断面図である。
【図８】ＦＩＮＦＥＴのＦＩＮ近傍の構成を拡大して示す断面図である。
【図９】図８に示すフィン形状をしたｎチャネル型ＦＩＮＦＥＴの第１半導体領域に−１Ｖ〜１Ｖのバックバイアスを印加した場合において、埋め込み絶縁層、フィン、ゲート絶縁膜中のポテンシャル（電圧）の変化を示すグラフである。
【図１０】ＦＩＮＦＥＴのＦＩＮ近傍の構成を拡大して示す断面図である。
【図１１】図１０に示すフィン形状をしたｎチャネル型ＦＩＮＦＥＴの第１半導体領域に−１Ｖ〜１Ｖのバックバイアスを印加した場合において、埋め込み絶縁層、フィン、ゲート絶縁膜中のポテンシャル（電圧）の変化を示すグラフである。
【図１２】本発明の実施の形態１における半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す斜視図である。
【図１８】図１７に続く半導体装置の製造工程を示す斜視図である。
【図１９】図１８に続く半導体装置の製造工程を示す斜視図である。
【図２０】図１９に続く半導体装置の製造工程を示す斜視図である。
【図２１】図２０に続く半導体装置の製造工程を示す斜視図である。
【図２２】図２１に続く半導体装置の製造工程を示す斜視図である。
【図２３】図２２に続く半導体装置の製造工程を示す斜視図である。
【図２４】図２３に続く半導体装置の製造工程を示す斜視図である。
【図２５】図２４に続く半導体装置の製造工程を示す斜視図である。
【図２６】図２５に続く半導体装置の製造工程を示す斜視図である。
【図２７】図２６に続く半導体装置の製造工程を示す斜視図である。
【図２８】図２７に続く半導体装置の製造工程を示す斜視図である。
【図２９】図２８に続く半導体装置の製造工程を示す斜視図である。
【図３０】図２９に続く半導体装置の製造工程を示す斜視図である。
【図３１】図３０に続く半導体装置の製造工程を示す斜視図である。
【図３２】図３１に続く半導体装置の製造工程を示す斜視図である。
【図３３】図３２に続く半導体装置の製造工程を示す斜視図である。
【図３４】実施の形態２において、フィンに注入する不純物の注入量と、フィンのシート抵抗との関係を示すグラフである。
【図３５】高エネルギーでフィンにイオン注入する場合において、フィンに形成される不純物拡散領域を示す図である。
【図３６】低エネルギーでフィンにイオン注入する場合において、フィンに形成される不純物拡散領域を示す図である。
【図３７】ガスクラスタイオンビームのメカニズムを示す図である。
【図３８】ガスクラスタイオンビームのメカニズムを示す図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２６】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。まず、マイクロコンピュータを含むシステムが形成された半導体チップのレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central  Processing  Unit）１、ＲＡＭ（Random  Access  Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  Read  Only  Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２７】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２８】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic  RAM）とスタティック回路を用いたＳＲＡＭ（Static  RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。本実施の形態１では、ＲＡＭ２をＳＲＡＭから構成することとする。
【００２９】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００３０】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）型トランジスタやＭＮＯＳ（Metal  Nitride  Oxide  Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００３１】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００３２】
本実施の形態１における半導体チップＣＨＰは上記のように構成されており、以下に、半導体チップＣＨＰに形成されている半導体素子の構造について説明する。本実施の形態１では、ＣＰＵ１やＲＡＭ２などの内部回路をＦＩＮＦＥＴから構成し、Ｉ／Ｏ回路６をプレーナ型ＭＩＳＦＥＴから構成している。つまり、本実施の形態１における半導体チップＣＨＰには、ＦＩＮＦＥＴとプレーナ型ＭＩＳＦＥＴが混載されている。以下に、半導体チップＣＨＰに形成されているＦＩＮＦＥＴとプレーナ型ＭＩＳＦＥＴのそれぞれの構成について説明する。
【００３３】
図２は、内部回路領域に形成されているＦＩＮＦＥＴと、Ｉ／Ｏ回路領域に形成されているプレーナ型ＭＩＳＦＥＴの平面レイアウトを示す図である。図２を参照してＦＩＮＦＥＴの平面レイアウトと、プレーナ型ＭＩＳＦＥＴの平面レイアウトについて説明する。まず、図２の内部回路領域に形成されているＦＩＮＦＥＴの平面レイアウトについて説明する。図２において、内部回路領域には周囲を囲むように素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで分離された活性領域にＦＩＮＦＥＴが形成されている。図２では、ｎチャネル型ＦＩＮＦＥＴとｐチャネル型ＦＩＮＦＥＴの２つが図示されている。ｎチャネル型ＦＩＮＦＥＴは、素子分離領域ＳＴＩで囲まれた活性領域にソース領域ＳＲ１とドレイン領域ＤＲ１を有している。そして、ソース領域ＳＲ１とドレイン領域ＤＲ１の間にフィンＦＩＮ１が形成されている。つまり、ｎチャネル型ＦＩＮＦＥＴにおいては、Ｙ方向に長辺を有する直方体状のフィンＦＩＮ１が形成されており、このフィンＦＩＮ１の一端はソース領域ＳＲ１に接続され、フィンＦＩＮ１の他端はドレイン領域ＤＲ１に接続されている。さらに、ｎチャネル型ＦＩＮＦＥＴには、Ｙ方向と交差するＸ方向に延在し、かつ、フィンＦＩＮ１と交差する領域で、ゲート絶縁膜（図示されず）を介してフィンＦＩＮ１の表面上を跨ぐようにゲート電極Ｇ１が形成されている。フィンＦＩＮ１のうち、ゲート電極Ｇ１で覆われている領域がチャネル領域として機能する。このように構成されているｎチャネル型ＦＩＮＦＥＴにおいて、ソース領域ＳＲ１とドレイン領域ＤＲ１は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されており、ソース領域ＳＲ１とドレイン領域ＤＲ１に挟まれるように形成されているフィンＦＩＮ１も半導体領域から構成されている。一方、ゲート電極Ｇ１は、例えば、ポリシリコン膜から形成されている。なお、ｎチャネル型ＦＩＮＦＥＴの横側には、基板電極ＳＥ１が形成されている。
【００３４】
続いて、ｐチャネル型ＦＩＮＦＥＴは、素子分離領域ＳＴＩで囲まれた活性領域にソース領域ＳＲ２とドレイン領域ＤＲ２を有している。そして、ソース領域ＳＲ２とドレイン領域ＤＲ２の間にフィンＦＩＮ２が形成されている。つまり、ｐチャネル型ＦＩＮＦＥＴにおいては、Ｙ方向に長辺を有する直方体状のフィンＦＩＮ２が形成されており、このフィンＦＩＮ２の一端はソース領域ＳＲ２に接続され、フィンＦＩＮ２の他端はドレイン領域ＤＲ２に接続されている。さらに、ｐチャネル型ＦＩＮＦＥＴには、Ｙ方向と交差するＸ方向に延在し、かつ、フィンＦＩＮ２と交差する領域で、ゲート絶縁膜（図示されず）を介してフィンＦＩＮ２の表面上を跨ぐようにゲート電極Ｇ２が形成されている。フィンＦＩＮ２のうち、ゲート電極Ｇ２で覆われている領域がチャネル領域として機能する。このように構成されているｐチャネル型ＦＩＮＦＥＴにおいて、ソース領域ＳＲ２とドレイン領域ＤＲ２は、ボロン（Ｂ）などのｐ型不純物を導入した半導体領域から構成されており、ソース領域ＳＲ２とドレイン領域ＤＲ２に挟まれるように形成されているフィンＦＩＮ２も半導体領域から構成されている。一方、ゲート電極Ｇ２は、例えば、ポリシリコン膜から形成されている。なお、ｐチャネル型ＦＩＮＦＥＴの横側には、基板電極ＳＥ２が形成されている。以上のようにして、内部回路領域にｎチャネル型ＦＩＮＦＥＴとｐチャネル型ＦＩＮＦＥＴが形成されている。
【００３５】
次に、図２のＩ／Ｏ回路領域に形成されているプレーナ型ＭＩＳＦＥＴの平面レイアウトについて説明する。図２において、Ｉ／Ｏ回路領域には周囲を囲むように素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで分離された活性領域にプレーナ型ＭＩＳＦＥＴが形成されている。図２では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの２つが図示されている。ｎチャネル型ＭＩＳＦＥＴは、素子分離領域ＳＴＩで囲まれた活性領域にソース領域ＳＲ３とドレイン領域ＤＲ３を有している。そして、ソース領域ＳＲ３とドレイン領域ＤＲ３の間にチャネル領域が形成されており、このチャネル領域上にゲート電極Ｇ３が形成されている。ゲート電極Ｇ３はＸ方向に延在するように構成されている。このように構成されているｎチャネル型ＭＩＳＦＥＴにおいて、ソース領域ＳＲ３とドレイン領域ＤＲ３は、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域から構成されている。一方、ゲート電極Ｇ３は、例えば、ポリシリコン膜から形成されている。
【００３６】
同様に、ｐチャネル型ＭＩＳＦＥＴは、素子分離領域ＳＴＩで囲まれた活性領域にソース領域ＳＲ４とドレイン領域ＤＲ４を有している。そして、ソース領域ＳＲ４とドレイン領域ＤＲ４の間にチャネル領域が形成されており、このチャネル領域上にゲート電極Ｇ４が形成されている。ゲート電極Ｇ４はＸ方向に延在するように構成されている。このように構成されているｐチャネル型ＭＩＳＦＥＴにおいて、ソース領域ＳＲ４とドレイン領域ＤＲ４は、ボロン（Ｂ）などのｐ型不純物を導入した半導体領域から構成されている。一方、ゲート電極Ｇ４は、例えば、ポリシリコン膜から形成されている。
【００３７】
続いて、ＦＩＮＦＥＴの断面構造について説明する。図３は、図２のＡ−Ａ線で切断した断面図である。図３において、ＳＯＩ基板上にｎチャネル型ＦＩＮＦＥＴとｐチャネル型ＦＩＮＦＥＴが形成されている。ＳＯＩ基板は、シリコンよりなる基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層から形成されている。このとき、埋め込み絶縁層ＢＯＸの厚さは、１０ｎｍ〜２０ｎｍ程度である。このように構成されているＳＯＩ基板に素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで区画された領域にｎチャネル型ＦＩＮＦＥＴとｐチャネル型ＦＩＮＦＥＴが形成されている。図３の左側領域に形成されている領域がｎチャネル型ＦＩＮＦＥＴ形成領域であり、図３の右側領域に形成されている領域がｐチャネル型ＦＩＮＦＥＴ形成領域である。そして、ｎチャネル型ＦＩＮＦＥＴ形成領域の左側に第１基板電極形成領域が形成され、ｐチャネル型ＦＩＮＦＥＴ形成領域の右側に第２基板電極形成領域が形成されている。
【００３８】
図３において、基板層１Ｓ内のｎチャネル型ＦＩＮＦＥＴ形成領域および第１基板電極形成領域には、ｎ型半導体領域から構成されるウェルＷＬ１が形成されている。そして、第１基板電極形成領域では、ウェルＷＬ１の表面が露出しており、この露出領域が基板電極ＳＥ１となっている。一方、ｎチャネル型ＦＩＮＦＥＴ形成領域では、ウェルＷＬ１上に第１半導体領域ＦＳＲ１が形成されている。この第１半導体領域ＦＳＲ１は、ｎ型不純物が導入された半導体領域であり、埋め込み絶縁層ＢＯＸに接触するように形成されている。第１半導体領域ＦＳＲ１に導入されている不純物の不純物濃度は、ウェルＷＬ１に導入されている不純物の不純物濃度よりも高くなっている。つまり、第１半導体領域ＦＳＲ１の不純物濃度は、基板層１Ｓのその他の領域（基板層１Ｓ自体とウェルＷＬ１）の不純物濃度よりも高くなっている。ウェルＷＬ１は、第１半導体領域ＦＳＲ１と基板電極ＳＥ１とを電気的に接続し、第１半導体領域ＦＳＲ１に所定の電圧を印加できるようにするために形成されている。
【００３９】
第１半導体領域ＦＳＲ１上には埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にフィンＦＩＮ１が形成されている。すなわち、フィンＦＩＮ１は、埋め込み絶縁層ＢＯＸ上に形成されているＳＯＩ基板のシリコン層から形成されていることになる。このフィンＦＩＮ１上にはゲート絶縁膜ＧＯＸ１が形成されており、ゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１が形成されている。そして、このゲート電極Ｇ１上にキャップ絶縁膜である窒化シリコン膜ＳＮ１が形成されている。ゲート電極Ｇ１の両側の側壁には、酸化シリコン膜ＯＸ１が形成されており、この酸化シリコン膜ＯＸ１の外側にサイドウォールＳＷが形成されている。つまり、ゲート電極Ｇ１の両側の側壁には、酸化シリコン膜ＯＸ１を介してサイドウォールＳＷが形成されている。
【００４０】
ゲート電極Ｇ１の下層に形成されているフィンＦＩＮ１内には低濃度ｎ型不純物拡散領域ＥＸ１が形成されており、低濃度ｎ型不純物拡散領域ＥＸ１の外側のフィンＦＩＮ１内には高濃度ｎ型不純物拡散領域ＮＲ１が形成されている。この高濃度ｎ型不純物拡散領域ＮＲ１の表面にはコバルトシリサイド膜ＣＳが形成されている。このとき、低濃度ｎ型不純物拡散領域ＥＸ１と、高濃度ｎ型不純物拡散領域ＮＲ１と、コバルトシリサイド膜ＣＳにより、ソース領域ＳＲ１とドレイン領域ＤＲ１が形成されている。コバルトシリサイド膜ＣＳは、ソース領域ＳＲ１およびドレイン領域ＤＲ１のシート抵抗を小さくするために形成されている膜であり、コバルトシリサイド膜ＣＳの代わりに、チタンシリサイド膜、ニッケルシリサイド膜あるいはプラチナシリサイド膜などのシリサイド膜を使用してもよい。
【００４１】
続いて、図３において、基板層１Ｓ内のｐチャネル型ＦＩＮＦＥＴ形成領域および第２基板電極形成領域には、ｐ型半導体領域から構成されるウェルＷＬ２が形成されている。そして、第２基板電極形成領域では、ウェルＷＬ２の表面が露出しており、この露出領域が基板電極ＳＥ２となっている。一方、ｐチャネル型ＦＩＮＦＥＴ形成領域では、ウェルＷＬ２上に第１半導体領域ＦＳＲ２が形成されている。この第１半導体領域ＦＳＲ２は、ｐ型不純物が導入された半導体領域であり、埋め込み絶縁層ＢＯＸに接触するように形成されている。第１半導体領域ＦＳＲ２に導入されている不純物の不純物濃度は、ウェルＷＬ２に導入されている不純物の不純物濃度よりも高くなっている。つまり、第１半導体領域ＦＳＲ２の不純物濃度は、基板層１Ｓのその他の領域（基板層１Ｓ自体とウェルＷＬ２）の不純物濃度よりも高くなっている。ウェルＷＬ２は、第１半導体領域ＦＳＲ２と基板電極ＳＥ２とを電気的に接続し、第１半導体領域ＦＳＲ２に所定の電圧を印加できるようにするために形成されている。
【００４２】
第１半導体領域ＦＳＲ２上には埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にフィンＦＩＮ２が形成されている。すなわち、フィンＦＩＮ２は、埋め込み絶縁層ＢＯＸ上に形成されているＳＯＩ基板のシリコン層から形成されていることになる。このフィンＦＩＮ２上にはゲート絶縁膜ＧＯＸ１が形成されており、ゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ２が形成されている。そして、このゲート電極Ｇ２上にキャップ絶縁膜である窒化シリコン膜ＳＮ１が形成されている。ゲート電極Ｇ２の両側の側壁には、酸化シリコン膜ＯＸ１が形成されており、この酸化シリコン膜ＯＸ１の外側にサイドウォールＳＷが形成されている。つまり、ゲート電極Ｇ２の両側の側壁には、酸化シリコン膜ＯＸ１を介してサイドウォールＳＷが形成されている。
【００４３】
ゲート電極Ｇ２の下層に形成されているフィンＦＩＮ２内には低濃度ｐ型不純物拡散領域ＥＸ２が形成されており、低濃度ｐ型不純物拡散領域ＥＸ２の外側のフィンＦＩＮ２内には高濃度ｐ型不純物拡散領域ＰＲ１が形成されている。この高濃度ｐ型不純物拡散領域ＰＲ１の表面にはコバルトシリサイド膜ＣＳが形成されている。このとき、低濃度ｐ型不純物拡散領域ＥＸ２と、高濃度ｐ型不純物拡散領域ＰＲ１と、コバルトシリサイド膜ＣＳにより、ソース領域ＳＲ２とドレイン領域ＤＲ２が形成されている。コバルトシリサイド膜ＣＳは、ソース領域ＳＲ２およびドレイン領域ＤＲ２のシート抵抗を小さくするために形成されている膜であり、コバルトシリサイド膜ＣＳの代わりに、チタンシリサイド膜、ニッケルシリサイド膜あるいはプラチナシリサイド膜などのシリサイド膜を使用してもよい。
【００４４】
次に、図４は、図２のＢ−Ｂ線で切断した断面図である。図４に示すように、基板層１Ｓ内にｎ型半導体領域であるウェルＷＬ１が形成されており、このウェルＷＬ１上にｎ型半導体領域である第１半導体領域ＦＳＲ１が形成されている。この第１半導体領域ＦＳＲ１上には埋め込み絶縁層ＢＯＸが形成されており、埋め込み絶縁層ＢＯＸ上にフィンＦＩＮ１が形成されている。そして、フィンＦＩＮ１の表面を覆うようにゲート絶縁膜ＧＯＸ１が形成されており、フィンＦＩＮ１を覆う埋め込み絶縁層ＢＯＸ上にゲート電極Ｇ１が形成されている。このゲート電極Ｇ１上に窒化シリコン膜ＳＮ１が形成されており、ゲート電極Ｇ１の両側の側壁に酸化シリコン膜ＯＸ１を介してサイドウォールＳＷが形成されている。
【００４５】
図２によって、ＦＩＮＦＥＴの平面構造について説明し、図３および図４によって、ＳＯＩ基板上に形成されているＦＩＮＦＥＴの断面構造について説明したが、さらに、ＦＩＮＦＥＴの構造をわかりやすくするため、ＦＩＮＦＥＴの構造を斜視図で説明する。図５は、例えば、ｎチャネル型ＦＩＮＦＥＴの構成を示す斜視図である。図５において、基板層１Ｓ（ウェルＷＬ１）上に第１半導体領域ＦＳＲ１が形成されており、この第１半導体領域ＦＳＲ１上に埋め込み絶縁層ＢＯＸが形成されている。そして、この埋め込み絶縁層ＢＯＸ上にソース領域ＳＲ１、フィンＦＩＮ１およびドレイン領域ＤＲ１が形成されている。すなわち、ＳＯＩ基板では、埋め込み絶縁層ＢＯＸ上にシリコン層が形成されているが、このシリコン層を加工することにより、ソース領域ＳＲ１、フィンＦＩＮ１およびドレイン領域ＤＲ１が形成されている。具体的に、ソース領域ＳＲ１とドレイン領域ＤＲ１の間にＹ方向に長辺を有する直方体状のフィンＦＩＮ１が形成されており、フィンＦＩＮ１の一端がソース領域ＳＲ１に接続され、フィンＦＩＮ１の他端がドレイン領域ＤＲ１に接続されている。このとき、ソース領域ＳＲ１は、高濃度ｎ型不純物拡散領域ＮＲ１とコバルトシリサイド膜ＣＳを含んでおり、ドレイン領域ＤＲ１も、高濃度ｎ型不純物拡散領域ＮＲ１とコバルトシリサイド膜ＣＳを含んでいる。
【００４６】
さらに、ｎチャネル型ＦＩＮＦＥＴには、Ｙ方向と交差するＸ方向に延在し、かつ、フィンＦＩＮ１と交差する領域で、ゲート絶縁膜（図示されず）を介してフィンＦＩＮ１の表面上を跨ぐようにゲート電極Ｇ１が形成されている。このとき、フィンＦＩＮ１のうち、ゲート電極Ｇ１で覆われている領域がチャネル領域として機能する。特に、ゲート電極Ｇ１に覆われているフィンＦＩＮ１の側面がチャネル領域として機能する。つまり、ＦＩＮＦＥＴでは、フィンＦＩＮ１を構成する直方体の両側側面をチャネル領域として使用するダブルゲート構造となっている。ゲート電極Ｇ１上には、キャップ絶縁膜である窒化シリコン膜ＳＮ１が形成され、ゲート電極Ｇ１の両側の側壁には、酸化シリコン膜ＯＸ１を介してサイドウォールＳＷが形成されている。ここで、フィンＦＩＮ１は、ゲート電極Ｇ１に覆われる領域と、ゲート電極Ｇ１やサイドウォールＳＷで覆われない領域が存在するが、ゲート電極Ｇ１で覆われている領域がチャネル領域となり、ゲート電極Ｇ１やサイドウォールＳＷで覆われていない領域がソース領域ＳＲ１やドレイン領域ＤＲ１の一部となる。詳細には、フィンＦＩＮ１には、ゲート電極Ｇ１に整合して低濃度ｎ型不純物拡散領域（図示せず）が形成され、さらに、サイドウォールＳＷに整合するように高濃度ｎ型不純物拡散領域ＮＲ１が形成されている。
【００４７】
このように構成されているｎチャネル型ＦＩＮＦＥＴを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬを貫通してｎチャネル型ＦＩＮＦＥＴのソース領域ＳＲ１やドレイン領域ＤＲ１と接続するプラグＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に配線Ｌ１が形成されている。
【００４８】
次に、Ｉ／Ｏ回路領域に形成されているプレーナ型ＭＩＳＦＥＴの断面構造について説明する。図６は、図２のＣ−Ｃ線で切断した断面図である。図６において、基板層１Ｓ上にｎチャネル型ＦＩＮＦＥＴとｐチャネル型ＦＩＮＦＥＴが形成されている。つまり、Ｉ／Ｏ回路領域では、シリコンよりなる基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板のうち、シリコン層と埋め込み絶縁層ＢＯＸが除去されており、基板層１Ｓだけが残存している。このように構成されている基板層１Ｓに素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで区画された領域にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが形成されている。図６の左側領域に形成されている領域がｎチャネル型ＭＩＳＦＥＴ形成領域であり、図６の右側領域に形成されている領域がｐチャネル型ＭＩＳＦＥＴ形成領域である。
【００４９】
まず、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているｎチャネル型ＭＩＳＦＥＴの構成について説明する。
【００５０】
基板層１Ｓには素子を分離する素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで分割された活性領域のうち、ｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型半導体領域よりなるウェルＷＬ３が形成されている。
【００５１】
ｎチャネル型ＭＩＳＦＥＴは、基板層１Ｓ内に形成されたウェルＷＬ３上にゲート絶縁膜ＧＯＸ２を有しており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ３が形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ３は、例えば、ポリシリコン膜から形成されている。そして、ゲート電極Ｇ３上にはキャップ絶縁膜である窒化シリコン膜ＳＮ１が形成されている。
【００５２】
ゲート電極Ｇ３の両側の側壁には、酸化シリコン膜ＯＸ１を介して、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の基板層１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ３が形成されている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｎ型不純物拡散領域ＥＸ３の外側に深いｎ型不純物拡散領域ＮＲ２が形成され、この深いｎ型不純物拡散領域ＮＲ２の表面にコバルトシリサイド膜ＣＳが形成されている。
【００５３】
サイドウォールＳＷは、ｎチャネル型ＭＩＳＦＥＴの半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｎチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ３と深いｎ型不純物拡散領域ＮＲ２より形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ３の不純物濃度は、深いｎ型不純物拡散領域ＮＲ２の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ３とすることにより、ゲート電極Ｇ３の端部下における電界集中を抑制できる。
【００５４】
続いて、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているｐチャネル型ＭＩＳＦＥＴの構成について説明する。
【００５５】
基板層１Ｓには素子を分離する素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで分割された活性領域のうち、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型半導体領域よりなるウェルＷＬ４が形成されている。
【００５６】
ｐチャネル型ＭＩＳＦＥＴは、基板層１Ｓ内に形成されたウェルＷＬ４上にゲート絶縁膜ＧＯＸ２を有しており、このゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ４が形成されている。ゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ４は、例えば、ポリシリコン膜から形成されている。そして、ゲート電極Ｇ４上にはキャップ絶縁膜である窒化シリコン膜ＳＮ１が形成されている。
【００５７】
ゲート電極Ｇ４の両側の側壁には、酸化シリコン膜ＯＸ１を介して、サイドウォールＳＷが形成されており、このサイドウォールＳＷ下の基板層１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ４が形成されている。サイドウォールＳＷは、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｐ型不純物拡散領域ＥＸ４の外側に深いｐ型不純物拡散領域ＰＲ２が形成され、この深いｐ型不純物拡散領域ＰＲ２の表面にコバルトシリサイド膜ＣＳが形成されている。
【００５８】
サイドウォールＳＷは、ｐチャネル型ＭＩＳＦＥＴの半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｐチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域は、浅いｐ型不純物拡散領域ＥＸ４と深いｐ型不純物拡散領域ＰＲ２より形成されている。このとき、浅いｐ型不純物拡散領域ＥＸ４の不純物濃度は、深いｐ型不純物拡散領域ＰＲ２の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域およびドレイン領域を低濃度の浅いｐ型不純物拡散領域ＥＸ４とすることにより、ゲート電極Ｇ４の端部下における電界集中を抑制できる。
【００５９】
次に、図７は、図２のＤ−Ｄ線で切断した断面図である。図７に示すように、基板層１Ｓ内にｐ型半導体領域であるウェルＷＬ３が形成されており、このウェルＷＬ３上にゲート絶縁膜ＧＯＸ２が形成されている。そして、ゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ３が形成され、このゲート電極Ｇ３上に窒化シリコン膜ＳＮ１が形成されている。さらに、ゲート電極Ｇ３の両側の側壁に酸化シリコン膜ＯＸ１を介してサイドウォールＳＷが形成されている。以上のようにして、内部回路領域にＦＩＮＦＥＴが形成され、Ｉ／Ｏ回路領域にプレーナ型ＭＩＳＦＥＴが形成されている。
【００６０】
本実施の形態１では、ＣＰＵやＳＲＡＭを構成する内部回路の半導体素子をＦＩＮＦＥＴから形成しているが、内部回路をＦＩＮＦＥＴから構成する利点と問題点について説明する。近年、半導体チップの縮小化が進められており、半導体チップに形成されるＭＩＳＦＥＴの寸法、特に、ゲート電極のゲート長の縮小化が進められている。ＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、ＭＩＳＦＥＴの縮小化が進むにつれて、ＭＩＳＦＥＴの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型ＭＩＳＦＥＴに代わる新規構造デバイスが望まれている。
【００６１】
ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、プレーナ型ＭＩＳＦＥＴとは異なる３次元構造のＭＩＳＦＥＴである。ＦＩＮＦＥＴは、上述したように、半導体層を加工して形成されたフィンを有している。このフィンは、細い短冊状（直方体状）の形状をした領域であり、このフィンの両側面部をＦＩＮＦＥＴのチャネルとして使用する。そして、ＦＩＮＦＥＴのゲート電極は、フィンを跨ぐような形でフィンの両側面部上に形成されており、いわゆるダブルゲート構造をしている。このように構成されているＦＩＮＦＥＴによれば、従来のプレーナ型ＭＩＳＦＥＴに比べて、ゲート電極によるチャネル領域に対するポテンシャル制御性が良好となっている。したがって、ＦＩＮＦＥＴによれば、ソース領域とドレイン領域の間のパンチスルー耐性が高く、より小さなゲート長まで短チャネル効果を抑制できる利点がある。そして、ＦＩＮＦＥＴでは、フィンの両側面部をチャネルとして使用していることから、電流を流すチャネル領域の面積を大きくすることができ、高い電流駆動力を得ることができる。つまり、ＦＩＮＦＥＴは、短チャネル効果の抑制と高い電流駆動力の確保を両立できる利点を有しているデバイスである。したがって、ＦＩＮＦＥＴは、微細化されたＭＩＳＦＥＴを使用するロジック回路（ＣＰＵ）やＳＲＡＭへの適用に適している。
【００６２】
さらに、例えば、従来のプレーナ型ＭＩＳＦＥＴでは、チャネル領域中の不純物濃度を調整することで、しきい値電圧を制御する。この場合、プレーナ型ＭＩＳＦＥＴの縮小化が進むと、スケーリング則から、チャネル領域に導入される不純物の濃度が高くなる。すなわち、従来のプレーナ型ＭＩＳＦＥＴでは、特に、縮小化するとソース領域とドレイン領域間が近接することとなり、パンチスルーが生じやすくなるため、ソース領域とドレイン領域の間に形成されているチャネルの不純物濃度を高くして、パンチスルーを抑制している。ところが、チャネルの不純物濃度を高くすると、素子間の不純物濃度のばらつきも大きくなるため、プレーナ型ＭＩＳＦＥＴの特性ばらつきが大きくなる。また、チャネルを通るキャリアによる不純物散乱が増大し、キャリアの移動度劣化が生じる。
【００６３】
特に、ＳＲＡＭではＭＩＳＦＥＴの微細化が進んでおり、微細化したプレーナ型ＭＩＳＦＥＴをＳＲＡＭに使用する場合、以下に示すような問題点が生じる。すなわち、微細化に伴ってチャネル領域に導入される不純物濃度が高くなるが、このことは、素子ばらつきが大きくなることを意味しており、例えば、ペア性が要求されるＳＲＡＭでは、素子間のしきい値電圧がばらつくと、正常に動作しなくなるおそれがある。したがって、ＳＲＡＭに微細化したプレーナ型ＭＩＳＦＥＴを使用するには限界があると考えられる。
【００６４】
これに対し、ＦＩＮＦＥＴは、完全空乏型ＭＩＳＦＥＴと同様の動作原理に基づいているため、チャネル中の不純物濃度を低減することが可能であり、高い不純物濃度に起因するＭＩＳＦＥＴの電気特性のばらつきを低減できると考えられている。つまり、ＦＩＮＦＥＴでは、チャネル中に導入される不純物の不純物濃度を調整することにより、しきい値電圧を制御するのではなく、ゲート電極の仕事関数を適切に選択することにより、ＦＩＮＦＥＴのしきい値電圧を制御することになる。したがって、ＦＩＮＦＥＴでは、チャネル領域（フィン）に導入する不純物の不純物濃度を低減することができ、チャネル領域に導入する不純物の高濃度化に起因する電気的特性のばらつきを抑制することができる。このとから、ＦＩＮＦＥＴは、特に、ＳＲＡＭへの適用に適している。以上のように、ＦＩＮＦＥＴによれば、プレーナ型ＭＩＳＦＥＴに比べて、短チャネル効果の抑制と高い電流駆動力を確保できるという利点を有するとともに、微細化しても、チャネル領域の不純物濃度を低減できることから、微細な半導体素子への適用が進められると考えられる。
【００６５】
ところが、ＦＩＮＦＥＴは、完全空乏型ＭＩＳＦＥＴと同様の動作原理に基づいているため、チャネル中に導入される不純物の不純物濃度を調整することにより、しきい値電圧を制御するのではなく、ゲート電極の仕事関数を適切に選択することにより、ＦＩＮＦＥＴのしきい値電圧を制御することになる。したがって、ＦＩＮＦＥＴのしきい値は、本質的にゲート電極の仕事関数で決定されてしまう。このため、ＦＩＮＦＥＴのしきい値電圧を調整することは困難となる。つまり、ＦＩＮＦＥＴでは、一度ゲート電極の材料が決定されると、しきい値電圧が必然的に決定されてしまう。
【００６６】
例えば、ＣＰＵやＳＲＡＭなどを含む内部回路では、様々な機能を有する回路が形成されており、それぞれの回路を構成するＭＩＳＦＥＴのしきい値電圧が異なる場合がある。すなわち、同一の半導体基板内に形成される複数のＭＩＳＦＥＴの間でしきい値電圧を変えることがある。この場合、半導体素子としてＦＩＮＦＥＴを使用すると、しきい値電圧を変えるためには、ゲート電極の材料を変える必要があり、半導体装置の製造プロセスや半導体装置の構造が複雑化する問題点がある。
【００６７】
そこで、本実施の形態１では、ゲート電極の仕事関数で本質的にしきい値電圧が決定されるＦＩＮＦＥＴにおいて、ゲート電極の材料を変えることなく、ＦＩＮＦＥＴのしきい値電圧を調整することができる工夫を施している。以下に、本実施の形態１における工夫について説明する。
【００６８】
まず、図３を参照しながら本実施の形態１における特徴点を説明する。図３において、ｎチャネル型ＦＩＮＦＥＴ形成領域に形成されているｎチャネル型ＦＩＮＦＥＴに着目する。このとき、本実施の形態１における特徴は、ＳＯＩ基板の基板層１Ｓに第１半導体領域ＦＳＲ１を形成している点にある。この第１半導体領域ＦＳＲ１は、基板層１Ｓに形成されているウェルＷＬ１を介して基板電極ＳＥ１と接続されている。したがって、第１半導体領域ＦＳＲ１には、基板電極ＳＥ１に印加した所定電圧が印加される。つまり、基板電極ＳＥ１に所定電圧を印加すると、この基板電極ＳＥ１と電気的に接続された第１半導体領域ＦＳＲ１に所定電圧が印加される。
【００６９】
ここで、第１半導体領域ＦＳＲ１上には埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にフィンＦＩＮ１が形成されている。したがって、第１半導体領域ＦＳＲ１に所定電位が印加されると、埋め込み絶縁層ＢＯＸを介した第１半導体領域ＦＳＲ１と半導体層であるフィンＦＩＮ１との間のバンドの関係から、フィンＦＩＮ１の表面に電圧が印加される。つまり、フィンＦＩＮ１の表面にはゲート絶縁膜ＧＯＸ１が形成されているが、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面に電圧が印加される。この結果、フィンＦＩＮ１の表面に印加される電圧に応じてｎチャネル型ＦＩＮＦＥＴのしきい値電圧が決定される。
【００７０】
例えば、第１半導体領域ＦＳＲ１に不純物が導入されていない場合、第１半導体領域ＦＳＲ１は、真性半導体領域となり、フェルミ準位は禁制帯のほぼ中央部に位置する。フィンＦＩＮ１の表面に印加される電圧は、第１半導体領域ＦＳＲ１のフェルミ準位の位置に応じて決定されるため、例えば、フィンＦＩＮ１の表面に印加される電圧を第１電圧とする。これに対し、第１半導体領域ＦＳＲ１にｎ型不純物を導入すると、第１半導体領域ＦＳＲ１のフェルミ準位は伝導帯側にシフトする。この結果、フィンＦＩＮ１の表面に印加される電圧は、第１半導体領域ＦＳＲ１のフェルミ準位がシフトしたことにより、第２電圧に変化する。このようにフィンＦＩＮ１の表面に印加される電圧が、例えば、第１電圧から第２電圧に変化するということは、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧が変化することを意味する。すなわち、本実施の形態１のように、埋め込み絶縁層ＢＯＸと接する基板層１Ｓ内に第１半導体領域ＦＳＲ１を形成し、この第１半導体領域ＦＳＲ１に導入する不純物の不純物濃度を変化させることにより、フィンＦＩＮ１の表面に印加される電圧を変化させることができる。この結果、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を変化させることができるのである。つまり、しきい値電圧を変化させたい複数のｎチャネル型ＦＩＮＦＥＴにおいて、第１半導体領域ＦＳＲ１に導入する不純物の不純物濃度を変化させることにより、複数のｎチャネル型ＦＩＮＦＥＴでしきい値電圧を変化させることができるのである。言い換えれば、基板電極ＳＥ１から同じ電圧を印加しても、第１半導体領域に導入されている不純物の不純物濃度が異なれば、しきい値電圧は異なることになる。このことから、第１半導体領域ＦＳＲ１に導入する不純物の不純物濃度を変えることにより、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を調整することができるのである。つまり、本実施の形態１の第１特徴点は、基板層１Ｓ内に埋め込み絶縁層ＢＯＸと接するｎ型半導体領域である第１半導体領域ＦＳＲ１を形成し、この第１半導体領域ＦＳＲ１に導入されるｎ型不純物の不純物濃度を調整することにより、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を調整できる点にある。このとき、第１半導体領域ＦＳＲ１に導入される不純物の不純物濃度は、フィンＦＩＮ１内のチャネル領域に導入されている不純物の不純物濃度よりも高くなっている。
【００７１】
続いて、本実施の形態１における第２特徴点について説明する。本実施の形態１における第２特徴点は、第１半導体領域ＦＳＲ１に印加する電圧を変えることにある。つまり、第１半導体領域ＦＳＲ１に印加する電圧を変化させると、フィンＦＩＮ１の表面に印加される電圧は変化するのである。この結果、第１半導体領域ＦＳＲ１に印加する電圧を変化させることにより、ｎチャネル型ＦＩＮＦＥＴのしきい値を変化させることができるのである。例えば、第１半導体領域ＦＳＲ１は、ウェルＷＬ１を介して基板電極ＳＥ１と接続されているので、この基板電極ＳＥ１に印加する電圧を調整することにより、第１半導体領域ＦＳＲ１に印加される電圧を変化させることができる。この結果、フィンＦＩＮ１の表面に印加される電圧が変化して、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を調整することができる。具体的に、第１半導体領域ＦＳＲ１に印加する電圧の範囲は、電源電圧の範囲内とすることができる。例えば、電源電圧よりも高い電圧を第１半導体領域ＦＳＲ１に印加する場合には、昇圧回路などを形成する必要があるが、第１半導体領域ＦＳＲ１に印加する電圧を電源電圧の範囲内とすることにより、昇圧回路などが不必要となり、簡便な構成とすることができる。例えば、正電源電圧を１Ｖとし、負電源電圧を−１Ｖとすると、第１半導体領域ＦＳＲ１には、−１Ｖ〜１Ｖの範囲の電圧が印加される。
【００７２】
以上のように、本実施の形態１における技術的思想は、基板層１Ｓ内に埋め込み絶縁層ＢＯＸと接触する第１半導体領域ＦＳＲ１を形成し、この第１半導体領域ＦＳＲ１に導入する不純物の不純物濃度を調整する第１特徴点と、第１半導体領域ＦＳＲ１に印加する電圧を調整する第２特徴点とを有している。これにより、ゲート電極の仕事関数で本質的にしきい値電圧が決定されるｎチャネル型ＦＩＮＦＥＴにおいて、ゲート電極の材料を変えることなく、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を調整することができる。さらに、本実施の形態１では、フィンＦＩＮ１内のチャネル領域に導入される不純物の不純物濃度を低く維持できるので、チャネル領域に導入する不純物の高濃度化に起因する電気的特性のばらつきを抑制することができる。
【００７３】
なお、上記では、ｎチャネル型ＦＩＮＦＥＴに着目して説明したが、ｐチャネル型ＦＩＮＦＥＴでも同様である。すなわち、図３に示すように、基板層１Ｓ内に埋め込み絶縁層ＢＯＸと接するｐ型半導体領域である第１半導体領域ＦＳＲ２を形成し、この第１半導体領域ＦＳＲ２に導入されるｐ型不純物の不純物濃度を調整することにより、ｐチャネル型ＦＩＮＦＥＴのしきい値電圧を調整できる。このとき、第１半導体領域ＦＳＲ２に導入される不純物の不純物濃度は、フィンＦＩＮ２内のチャネル領域に導入されている不純物の不純物濃度よりも高くなっている。
【００７４】
さらに、ｐチャネル型ＦＩＮＦＥＴにおいても、第１半導体領域ＦＳＲ２に印加する電圧を変化させることにより、ｐチャネル型ＦＩＮＦＥＴのしきい値を変化させることができる。例えば、第１半導体領域ＦＳＲ２は、ウェルＷＬ２を介して基板電極ＳＥ２と接続されているので、この基板電極ＳＥ２に印加する電圧を調整することにより、第１半導体領域ＦＳＲ２に印加される電圧を変化させることができる。この結果、フィンＦＩＮ２の表面に印加される電圧が変化して、ｐチャネル型ＦＩＮＦＥＴのしきい値電圧を調整することができる。具体的に、第１半導体領域ＦＳＲ２に印加する電圧の範囲は、電源電圧の範囲内とすることができる。例えば、正電源電圧を１Ｖとし、負電源電圧を−１Ｖとすると、第１半導体領域ＦＳＲ２には、−１Ｖ〜１Ｖの範囲の電圧が印加される。
【００７５】
本実施の形態１では、図３に示すｎチャネル型ＦＩＮＦＥＴに着目すると、基板層１Ｓ内に埋め込み絶縁層ＢＯＸと接触する第１半導体領域ＦＳＲ１を形成し、この第１半導体領域ＦＳＲ１に導入する不純物の不純物濃度を調整する第１特徴点と、第１半導体領域ＦＳＲ１に印加する電圧を調整する第２特徴点とを有している。ただし、すべてのｎチャネル型ＦＩＮＦＥＴにおいて、第１特徴点と第２特徴点を備えればｎチャネル型ＦＩＮＦＥＴのしきい値電圧を調整することができるものではない。すなわち、第１特徴点と第２特徴点によるしきい値電圧の調整ができるか否かは、ｎチャネル型ＦＩＮＦＥＴにおけるフィンＦＩＮ１の形状に依存するのである。以下に、このことについて図面を参照しながら説明する。
【００７６】
図８は、フィンＦＩＮ１近傍の構造を示す断面図である。図８において、ウェルＷＬ１上に第１半導体領域ＦＳＲ１が形成されており、この第１半導体領域ＦＳＲ１上に埋め込み絶縁層ＢＯＸが形成されている。そして、埋め込み絶縁層ＢＯＸ上にフィンＦＩＮ１が形成されており、このフィンＦＩＮ１の表面にゲート絶縁膜ＧＯＸ１が形成されている。さらに、フィンＦＩＮ１を覆うようにゲート電極Ｇ１が形成されている。このとき、フィンＦＩＮ１のフィン幅は約１５ｎｍであり、フィン高さは約２０ｎｍとなっている。このように構成されているｎチャネル型ＦＩＮＦＥＴの第１半導体領域ＦＳＲ１に−１Ｖ〜１ＶのバックバイアスＶｂｇを印加した場合を考える。
【００７７】
図９は、ｎチャネル型ＦＩＮＦＥＴの第１半導体領域ＦＳＲ１に−１Ｖ〜１ＶのバックバイアスＶｂｇを印加した場合において、埋め込み絶縁層ＢＯＸ、フィンＦＩＮ１、ゲート絶縁膜ＧＯＸ１中のポテンシャル（電圧）の変化を示すグラフである。図９において、横軸は第１半導体領域ＦＳＲ１の上面からの厚さ（距離）（μｍ）を示しており、縦軸は電圧値（ポテンシャル）を示している。
【００７８】
図９には、バックバイアスＶｂｇ＝０Ｖ、バックバイアスＶｂｇ＝−１Ｖ、バックバイアスＶｂｇ＝１Ｖの場合のグラフが示されている。まず、バックバイアスＶｂｇ＝０Ｖの場合のグラフについて説明する。この場合、第１半導体領域ＦＳＲ１と埋め込み絶縁層ＢＯＸとの界面での電圧は０．５３Ｖ程度となっている。そして、埋め込み絶縁層ＢＯＸの内部を進むにつれて電圧は減少し、埋め込み絶縁層ＢＯＸとフィンＦＩＮ１の界面で電圧は０．３Ｖとなっている。その後、フィンＦＩＮ１内を進むにつれて電圧値は緩やかに減少し、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面（言い換えれば、フィンＦＩＮ１の表面）で電圧は０．１９Ｖ程度となる。
【００７９】
次に、バックバイアスＶｂｇ＝−１Ｖの場合のグラフについて説明する。この場合、第１半導体領域ＦＳＲ１と埋め込み絶縁層ＢＯＸとの界面での電圧はグラフに図示されないほど低くなっている。そして、埋め込み絶縁層ＢＯＸの内部を進むにつれて電圧は増加し、埋め込み絶縁層ＢＯＸとフィンＦＩＮ１の界面で電圧は０．０５Ｖ程度となっている。その後、フィンＦＩＮ１内を進むにつれて電圧値は緩やかに増加し、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面（言い換えれば、フィンＦＩＮ１の表面）で電圧は０．１Ｖ程度となる。
【００８０】
さらに、バックバイアスＶｂｇ＝１Ｖの場合のグラフについて説明する。この場合、第１半導体領域ＦＳＲ１と埋め込み絶縁層ＢＯＸとの界面での電圧はグラフに図示されないほど高くなっている。そして、埋め込み絶縁層ＢＯＸの内部を進むにつれて電圧は減少し、埋め込み絶縁層ＢＯＸとフィンＦＩＮ１の界面で電圧は０．５Ｖ程度となっている。その後、フィンＦＩＮ１内を進むにつれて電圧値は緩やかに減少し、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面（言い換えれば、フィンＦＩＮ１の表面）で電圧は０．２１Ｖ程度となる。
【００８１】
上述した３本のグラフの考察から、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面では、電圧値が変化していることがわかる。このことは、第１半導体領域ＦＳＲ１に印加する電圧を−１Ｖ〜１Ｖの間で変化させる場合、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面での電圧を変化させることができることを意味している。フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１との界面での電圧を変化できるということは、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を変化することができることを意味している。したがって、図８に示すように、フィンＦＩＮ１のフィン幅は約１５ｎｍであり、フィン高さは約２０ｎｍとなっている構造では、第１半導体領域ＦＳＲ１に印加する電圧を変化させることにより、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を調整することができることがわかる。つまり、図８に示すフィンＦＩＮ１の構造では、本実施の形態１の第２特徴点によるしきい値電圧の調整が可能であることがわかる。
【００８２】
さらに、図９に示されていないが、第１半導体領域ＦＳＲ１に導入されるｎ型不純物の不純物濃度を変化させる場合、図９に示すグラフは上下方向にシフトする。例えば、バックバイアスＶｂｇ＝０Ｖのとき、第１半導体領域ＦＳＲ１に導入されるｎ型不純物の不純物濃度を変化させると、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面での電圧がシフトするのである。これは、バックバイアスＶｂｇ＝−１Ｖの場合やバックバイアスＶｂｇ＝１Ｖの場合も同様に電圧がシフトする。つまり、バックバイアスＶｂｇが同じ値であっても、第１半導体領域ＦＳＲ１に導入されているｎ型不純物の不純物濃度を変化させると、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面での電圧がシフトするのである。このことは、第１半導体領域ＦＳＲ１に導入されているｎ型不純物の不純物濃度を変化させると、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面での電圧を変化させることができることを意味している。フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１との界面での電圧を変化できるということは、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を変化することができることを意味している。したがって、図８に示すように、フィンＦＩＮ１のフィン幅は約１５ｎｍであり、フィン高さは約２０ｎｍとなっている構造では、第１半導体領域ＦＳＲ１に導入されているｎ型不純物の不純物濃度を変化させることにより、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を調整することができることがわかる。つまり、図８に示すフィンＦＩＮ１の構造では、本実施の形態１の第１特徴点によるしきい値電圧の調整が可能であることがわかる。以上にように、図８に示すフィンＦＩＮ１の構造では、本実施の形態１の第１特徴点と第２特徴点によるしきい値電圧の調整が可能であることがわかる。
【００８３】
図１０は、フィンＦＩＮ１近傍の構造を示す断面図である。図１０において、ウェルＷＬ１上に第１半導体領域ＦＳＲ１が形成されており、この第１半導体領域ＦＳＲ１上に埋め込み絶縁層ＢＯＸが形成されている。そして、埋め込み絶縁層ＢＯＸ上にフィンＦＩＮ１が形成されており、このフィンＦＩＮ１の表面にゲート絶縁膜ＧＯＸ１が形成されている。さらに、フィンＦＩＮ１を覆うようにゲート電極Ｇ１が形成されている。このとき、フィンＦＩＮ１のフィン幅は約１５ｎｍであり、フィン高さは約５０ｎｍとなっている。このように構成されているｎチャネル型ＦＩＮＦＥＴの第１半導体領域ＦＳＲ１に−１Ｖ〜１ＶのバックバイアスＶｂｇを印加した場合を考える。
【００８４】
図１１は、ｎチャネル型ＦＩＮＦＥＴの第１半導体領域ＦＳＲ１に−１Ｖ〜１ＶのバックバイアスＶｂｇを印加した場合において、埋め込み絶縁層ＢＯＸ、フィンＦＩＮ１、ゲート絶縁膜ＧＯＸ１中のポテンシャル（電圧）の変化を示すグラフである。図１１において、横軸は第１半導体領域ＦＳＲ１の上面からの厚さ（距離）（μｍ）を示しており、縦軸は電圧値（ポテンシャル）を示している。
【００８５】
図１１には、バックバイアスＶｂｇ＝０Ｖ、バックバイアスＶｂｇ＝−１Ｖ、バックバイアスＶｂｇ＝１Ｖの場合のグラフが示されている。まず、バックバイアスＶｂｇ＝０Ｖの場合のグラフについて説明する。この場合、第１半導体領域ＦＳＲ１と埋め込み絶縁層ＢＯＸとの界面での電圧は０．５３Ｖ程度となっている。そして、埋め込み絶縁層ＢＯＸの内部を進むにつれて電圧は減少し、埋め込み絶縁層ＢＯＸとフィンＦＩＮ１の界面で電圧は０．３Ｖとなっている。その後、フィンＦＩＮ１内を進むにつれて電圧値は緩やかに減少し、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面（言い換えれば、フィンＦＩＮ１の表面）で電圧は０．２Ｖ程度となる。
【００８６】
次に、バックバイアスＶｂｇ＝−１Ｖの場合のグラフについて説明する。この場合、第１半導体領域ＦＳＲ１と埋め込み絶縁層ＢＯＸとの界面での電圧はグラフに図示されないほど低くなっている。そして、埋め込み絶縁層ＢＯＸの内部を進むにつれて電圧は増加し、埋め込み絶縁層ＢＯＸとフィンＦＩＮ１の界面で電圧は０．０５Ｖ程度となっている。その後、フィンＦＩＮ１内を進むにつれて電圧値は緩やかに増加し、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面（言い換えれば、フィンＦＩＮ１の表面）で電圧は０．２Ｖ程度となる。
【００８７】
さらに、バックバイアスＶｂｇ＝１Ｖの場合のグラフについて説明する。この場合、第１半導体領域ＦＳＲ１と埋め込み絶縁層ＢＯＸとの界面での電圧はグラフに図示されないほど高くなっている。そして、埋め込み絶縁層ＢＯＸの内部を進むにつれて電圧は減少し、埋め込み絶縁層ＢＯＸとフィンＦＩＮ１の界面で電圧は０．５Ｖ程度となっている。その後、フィンＦＩＮ１内を進むにつれて電圧値は緩やかに減少し、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面（言い換えれば、フィンＦＩＮ１の表面）で電圧は０．２Ｖ程度となる。
【００８８】
上述した３本のグラフの考察から、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面では、電圧値が変化していないことがわかる。このことは、第１半導体領域ＦＳＲ１に印加する電圧を−１Ｖ〜１Ｖの間で変化させても、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面での電圧を変化させることができないことを意味している。フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１との界面での電圧を変化できないということは、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を変化することができないことを意味している。したがって、図１０に示すように、フィンＦＩＮ１のフィン幅は約１５ｎｍであり、フィン高さは約５０ｎｍとなっている構造では、第１半導体領域ＦＳＲ１に印加する電圧を変化させても、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を調整することができないことがわかる。つまり、図１０に示すフィンＦＩＮ１の構造では、本実施の形態１の第２特徴点によるしきい値電圧の調整ができないことがわかる。
【００８９】
さらに、図１１に示されていないが、第１半導体領域ＦＳＲ１に導入されるｎ型不純物の不純物濃度を変化させる場合、埋め込み絶縁層ＢＯＸとフィンＦＩＮ１の界面での電圧はシフトするが、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面での電圧はシフトしないのである。これは、バックバイアスＶｂｇ＝−１Ｖの場合やバックバイアスＶｂｇ＝１Ｖの場合も同様に、埋め込み絶縁層ＢＯＸとフィンＦＩＮ１の界面での電圧はシフトするが、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面での電圧はシフトしない。つまり、バックバイアスＶｂｇが同じ値である場合、第１半導体領域ＦＳＲ１に導入されているｎ型不純物の不純物濃度を変化させても、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面での電圧がシフトしないのである。このことは、第１半導体領域ＦＳＲ１に導入されているｎ型不純物の不純物濃度を変化させても、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面での電圧を変化させることができないことを意味している。フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１との界面での電圧を変化できないということは、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を変化することができないことを意味している。したがって、図１０に示すように、フィンＦＩＮ１のフィン幅は約１５ｎｍであり、フィン高さは約５０ｎｍとなっている構造では、第１半導体領域ＦＳＲ１に導入されているｎ型不純物の不純物濃度を変化させても、ｎチャネル型ＦＩＮＦＥＴのしきい値電圧を調整することができないのである。つまり、図１０に示すフィンＦＩＮ１の構造では、本実施の形態１の第１特徴点によるしきい値電圧の調整ができないことがわかる。以上にように、図１０に示すフィンＦＩＮ１の構造では、本実施の形態１の第１特徴点と第２特徴点によるしきい値電圧の調整ができないことがわかる。
【００９０】
以上のことから、フィンＦＩＮ１のフィン幅に対するフィン高さが大きくなると、本実施の形態１の第１特徴点と第２特徴点によるしきい値電圧の調整が困難になることがわかる。したがって、例えば、図１１を見ると、バックバイアスＶｂｇ＝０Ｖ、バックバイアスＶｂｇ＝−１Ｖ、バックバイアスＶｂｇ＝１Ｖの場合のグラフにおいて、フィンＦＩＮ１とゲート絶縁膜ＧＯＸ１の界面での電圧に差ができるためには、フィン高さが３０ｎｍ程度までであることがわかる。このとき、フィンＦＩＮ１のフィン幅は１５ｎｍであることから、フィンＦＩＮ１のフィン幅に対するフィン高さの比が１以上２以下である場合にしきい値電圧の調整ができることがわかる。つまり、本実施の形態１の第１特徴点と第２特徴点によるしきい値電圧の調整は、フィンＦＩＮ１のフィン幅に対するフィン高さの比が１以上２以下である場合に有効であることがわかる。
【００９１】
本実施の形態１における半導体装置は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。本実施の形態１における半導体装置では、同一の半導体基板にＦＩＮＦＥＴとプレーナ型ＭＩＳＦＥＴを混載している。したがって、本実施の形態１における半導体装置の製造方法では、ＦＩＮＦＥＴとプレーナ型ＭＩＳＦＥＴとを同時に形成する工程について説明する。
【００９２】
まず、図１２に示すように、基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層ＳＩＬからなるＳＯＩ基板を用意する。ＳＯＩ基板は、例えば、表面に酸化シリコン膜が形成された半導体基板（半導体ウェハ）と、もう一枚の半導体基板を熱圧着により貼り合せた後、片側の半導体基板を途中まで研削あるいは除去することにより形成することができる。また、ＳＯＩ基板は、半導体基板に酸素を高エネルギー（〜１８０ｋｅＶ）および高濃度（〜１×１０１８atoms／cm２）でイオン注入した後、半導体基板に対して高温の熱処理を施すことにより半導体基板の内部に埋め込み絶縁層を形成する方法でも形成することができる。
【００９３】
次に、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ＳＯＩ基板にトレンチＴＲを形成する。トレンチＴＲは、内部回路領域とＩ／Ｏ回路領域に形成される。このトレンチＴＲは、ＳＯＩ基板のシリコン層ＳＩＬと埋め込み絶縁層ＢＯＸを貫通して基板層１Ｓに達するように形成される。
【００９４】
続いて、図１４に示すように、トレンチＴＲを形成したＳＯＩ基板上に酸化シリコン膜を形成し、トレンチＴＲの内部を酸化シリコン膜で埋め込む。そして、ＳＯＩ基板上に形成されている不要な酸化シリコン膜を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法で除去し、トレンチＴＲの内部にだけ酸化シリコン膜を残すことにより、トレンチＴＲの内部に酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成する。
【００９５】
その後、図１５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、内部回路領域にある第１基板電極形成領域とｎチャネル型ＦＩＮＦＥＴ形成領域の基板層１Ｓ内にｎ型半導体領域であるウェルＷＬ１を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、内部回路領域にある第２基板電極形成領域とｐチャネル型ＦＩＮＦＥＴ形成領域にｐ型半導体領域であるウェルＷＬ２を形成する。一方、Ｉ／Ｏ回路領域においても、フォトリソグラフィ技術およびイオン注入法により、ｎチャネル型ＭＩＳＦＥＴ形成領域にｐ型半導体領域であるウェルＷＬ３を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型半導体領域であるウェルＷＬ４を形成する。
【００９６】
さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、内部回路領域内のｎチャネル型ＦＩＮＦＥＴ形成領域にｎ型半導体領域である第１半導体領域ＦＳＲ１を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、内部回路領域内のｐチャネル型ＦＩＮＦＥＴ形成領域にｐ型半導体領域である第１半導体領域ＦＳＲ２を形成する。このようにして、ｎチャネル型ＦＩＮＦＥＴ形成領域においては、基板層１Ｓ内にウェルＷＬ１が形成され、このウェルＷＬ１上に、埋め込み絶縁層ＢＯＸと接触する第１半導体領域ＦＳＲ１が形成される。同様に、ｐチャネル型ＦＩＮＦＥＴ形成領域においては、基板層１Ｓ内にウェルＷＬ２が形成され、このウェルＷＬ２上に、埋め込み絶縁層ＢＯＸと接触する第１半導体領域ＦＳＲ２が形成される。
【００９７】
次に、図１６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、内部回路領域内の第１基板電極形成領域と第２基板電極形成領域に形成されているシリコン層ＳＩＬおよび埋め込み絶縁層ＢＯＸを除去する。同時に、Ｉ／Ｏ回路領域内のｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているシリコン層ＳＩＬと埋め込み絶縁層ＢＯＸを除去する。これにより、第１基板電極形成領域と第２基板電極形成領域ではウェルＷＬ１あるいはウェルＷＬ２の表面が露出するとともに、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域においても、ウェルＷＬ３あるいはウェルＷＬ４の表面が露出する。以上のようにしてＳＯＩ基板を加工することができる。
【００９８】
続いて、加工したＳＯＩ基板上にＦＩＮＦＥＴ（ｎチャネル型ＦＩＮＦＥＴとｐチャネル型ＦＩＮＦＥＴ）とプレーナ型ＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴ）を形成するが、以下の工程では、ｎチャネル型ＦＩＮＦＥＴとｎチャネル型ＭＩＳＦＥＴを例に挙げて説明する。以降の製造工程では、わかりやすくするために斜視図を使用して説明する。そして、図１７〜図３３では、左側領域にｎチャネル型ＦＩＮＦＥＴ形成領域を示し、右側領域にｎチャネル型ＭＩＳＦＥＴ形成領域を示すことにする。
【００９９】
図１７に示すように、ｎチャネル型ＦＩＮＦＥＴ形成領域においては、ＳＯＩ基板のシリコン層ＳＩＬ上に酸化シリコン膜ＯＸ２を形成し、この酸化シリコン膜ＯＸ２上に窒化シリコン膜ＳＮ２を形成する。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ＳＯＩ基板の基板層１Ｓ上（詳細には図示しないウェル上）に酸化シリコン膜ＯＸ２を形成し、この酸化シリコン膜ＯＸ２上に窒化シリコン膜ＳＮ２を形成する。酸化シリコン膜ＯＸ２は、例えば、熱酸化法で形成することができ、窒化シリコン膜ＳＮ２は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。そして、ｎチャネル型ＦＩＮＦＥＴ形成領域上に形成されている窒化シリコン膜ＳＮ２上にポリシリコン膜ＰＦ１を形成し、ｎチャネル型ＭＩＳＦＥＴ形成領域でも、窒化シリコン膜ＳＮ２上にポリシリコン膜ＰＦ１を形成する。その後、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ１を形成する。続いて、フォトリソグラフィ技術を使用することにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、ｎチャネル型ＦＩＮＦＥＴ形成領域において、ダミーパターンを形成する領域にレジスト膜ＦＲ１が残り、かつ、ｎチャネル型ＭＩＳＦＥＴ形成領域において、全面にレジスト膜ＦＲ１が残るように行なわれる。そして、パターニングしたレジスト膜ＦＲ１をマスクにしたエッチングにより、ポリシリコン膜ＰＦ１を加工する。これにより、ｎチャネル型ＦＩＮＦＥＴ形成領域にダミーパターンが形成される。
【０１００】
次に、図１８に示すように、パターニングしたレジスト膜ＦＲ１を除去した後、ｎチャネル型ＦＩＮＦＥＴおよびｎチャネル型ＭＩＳＦＥＴにわたって酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法により形成することができる。そして、酸化シリコン膜に対して異方性エッチングを実施することにより、ｎチャネル型ＦＩＮＦＥＴ形成領域においては、ポリシリコン膜ＰＦ１（ダミーパターン）の側壁に酸化シリコン膜からなるサイドウォールＳＷＦが形成される。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜がすべて除去されてポリシリコン膜ＰＦ１が露出する。
【０１０１】
続いて、図１９に示すように、露出しているポリシリコン膜ＰＦ１を除去する。ポリシリコン膜ＰＦ１の除去は、例えば、ウェットエッチングにより実施することができる。これにより、ｎチャネル型ＦＩＮＦＥＴ形成領域においては、サイドウォールＳＷＦに挟まれるように形成されていたポリシリコン膜ＰＦ１が除去され、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜ＰＦ１が全面除去されて窒化シリコン膜ＳＮ２が露出する。このサイドウォールＳＷＦは、ｎチャネル型ＦＩＮＦＥＴのフィン幅を決定することになる。本実施の形態１では、ｎチャネル型ＦＩＮＦＥＴのフィン幅を決定するサイドウォールＳＷＦの幅はフォトリソグラフィではなく、堆積した酸化シリコン膜の膜厚により決定するので、サイドウォールＳＷＦの線幅は均一となる。したがって、このサイドウォールＳＷＦをマスクに使用してフィンを加工すれば、線幅が細く、かつ、均一なフィン幅のフィンを形成することができる。
【０１０２】
次に、図２０に示すように、ｎチャネル型ＦＩＮＦＥＴ形成領域においては、サイドウォールＳＷＦを形成した窒化シリコン膜ＳＮ２上に、反射防止膜ＢＡＲＣを形成し、この反射防止膜ＢＡＲＣ上にレジスト膜ＦＲ２を形成する。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、窒化シリコン膜ＳＮ２上に反射防止膜ＢＡＲＣを形成し、この反射防止膜ＢＡＲＣ上にレジスト膜ＦＲ２を形成する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ２のパターニングは、ｎチャネル型ＦＩＮＦＥＴ形成領域ではソース領域およびドレイン領域を形成する領域にレジスト膜ＦＲ２が残存するように行なわれ、ｎチャネル型ＭＩＳＦＥＴ形成領域では全面にレジスト膜ＦＲ２が残存するように行なわれる。
【０１０３】
続いて、図２１に示すように、パターニングされたレジスト膜ＦＲ２をマスクにして、反射防止膜ＢＡＲＣおよび窒化シリコン膜ＳＮ２をパターニングする。このとき、窒化シリコン膜ＳＮ２のパターニングでは、レジスト膜ＦＲ２だけでなく、酸化シリコン膜から形成されているサイドウォールＳＷＦもマスクとなる。この結果、さらに、窒化シリコン膜ＳＮ２の下層にある酸化シリコン膜ＯＸ２とシリコン層ＳＩＬをパターニングすると、シリコン層ＳＩＬは、直方体状のフィンＦＩＮ１と、このフィンＦＩＮ１の一端と接続するソース領域ＳＲ１と、フィンＦＩＮ１の他端と接続するドレイン領域ＤＲ１とに加工される。その後、反射防止膜ＢＡＲＣとレジスト膜ＦＲ２を除去する。このようにして、ｎチャネル型ＦＩＮＦＥＴ形成領域には、直方体状のフィンＦＩＮ１、ソース領域ＳＲ１およびドレイン領域ＤＲ１が形成される一方、ｎチャネル型ＭＩＳＦＥＴ形成領域では、窒化シリコン膜ＳＮ２が露出する。このとき、フィンＦＩＮ１のフィン幅に対するフィン高さの比が１以上２以下であるように形成する。
【０１０４】
次に、図２２に示すように、ｎチャネル型ＦＩＮＦＥＴ形成領域では、フィンＦＩＮ１の表面にゲート絶縁膜（図示せず）を形成し、ｎチャネル型ＭＩＳＦＥＴ形成領域では、基板層１Ｓ上にゲート絶縁膜ＧＯＸ２を形成する。ゲート絶縁膜（図示せず）およびゲート絶縁膜ＧＯＸ２は、例えば、酸化シリコン膜から形成される。
【０１０５】
ただし、ゲート絶縁膜は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物がフィンＦＩＮ１側や基板層１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。
【０１０６】
また、ゲート絶縁膜は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【０１０７】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【０１０８】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【０１０９】
その後、ｎチャネル型ＦＩＮＦＥＴ形成領域およびｎチャネル型ＭＩＳＦＥＴ形成領域の全面にポリシリコン膜ＰＦ２を形成する。そして、窒化シリコン膜ＳＮ２の表面が露出するまでＣＭＰ法によりポリシリコン膜ＰＦ２を加工する。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域ではポリシリコン膜ＰＦ２を除去する。
【０１１０】
次に、図２３に示すように、ｎチャネル型ＦＩＮＦＥＴ形成領域では、平坦化したポリシリコン膜ＰＦ２および窒化シリコン膜ＳＮ２上にポリシリコン膜ＰＦ３を形成し、このポリシリコン膜ＰＦ３上に窒化シリコン膜ＳＮ１を形成する。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜ＧＯＸ２上にポリシリコン膜ＰＦ３を形成し、このポリシリコン膜ＰＦ３上に窒化シリコン膜ＳＮ１を形成する。ポリシリコン膜ＰＦ３および窒化シリコン膜ＳＮ１は、例えば、ＣＶＤ法により形成することができる。そして、ｎチャネル型ＦＩＮＦＥＴ形成領域およびｎチャネル型ＭＩＳＦＥＴ形成領域において、窒化シリコン膜ＳＮ１上に炭素を含有したハードマスク膜ＨＭ１を形成し、このハードマスク膜ＨＭ１上にシリコンを含む中間層ＭＬ１を形成する。その後、中間層ＭＬ１上にレジスト膜ＦＲ３を形成する。続いて、フォトリソグラフィ技術を使用することにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、ゲート電極を形成する領域にレジスト膜ＦＲ３が残るように行なわれる。
【０１１１】
次に、図２４に示すように、パターニングしたレジスト膜ＦＲ３をマスクにしたエッチングにより、中間層ＭＬ１をパターニングする。パターニングしたレジスト膜ＦＲ３を除去した後、図２５に示すように、パターニングした中間層ＭＬ１をマスクにして、ハードマスク膜ＨＭ１をパターニングする。そして、図２６に示すように、パターニングした中間層ＭＬ１およびハードマスク膜ＨＭ１をマスクにして、窒化シリコン膜ＳＮ１をパターニングする。中間層ＭＬ１を除去した後、図２７に示すように、パターニングしたハードマスク膜ＨＭ１および窒化シリコン膜ＳＮ１をマスクにしてポリシリコン膜ＰＦ３およびポリシリコン膜ＰＦ２をパターニングする。これにより、ｎチャネル型ＦＩＮＦＥＴ形成領域においては、フィンＦＩＮ１の延在方向と交差する方向に延在し、かつ、フィンＦＩＮ１と交差する領域で、図示しないゲート絶縁膜を介してフィンＦＩＮ１の表面上を跨ぐようにゲート電極Ｇ１が形成される。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ３が形成される。
【０１１２】
続いて、図２８に示すように、ハードマスク膜ＨＭ１を除去した後、ｎチャネル型ＦＩＮＦＥＴ形成領域およびｎチャネル型ＭＩＳＦＥＴ形成領域の全面に酸化シリコン膜ＯＸ１を形成する。そして、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、ｎチャネル型ＦＩＮＦＥＴ形成領域に形成されているソース領域ＳＲ１およびドレイン領域ＤＲ１（ゲート電極Ｇ１で覆われていないフィンＦＩＮ１の一部も含む）にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。このとき、フィンＦＩＮ１に対して、両側面から斜めイオン注入を実施する。
【０１１３】
次に、図２９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているゲート電極Ｇ３に整合した基板層１Ｓ内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、浅いｎ型不純物拡散領域ＥＸ３を形成する。その後、導入した不純物を活性化するために活性化アニール（熱処理）を実施する。
【０１１４】
その後、図３０に示すように、ｎチャネル型ＦＩＮＦＥＴ形成領域およびｎチャネル型ＭＩＳＦＥＴ形成領域を含む全面に窒化シリコン膜を形成した後、この窒化シリコン膜を異方性エッチングする。これにより、ｎチャネル型ＦＩＮＦＥＴ形成領域では、ゲート電極Ｇ１の側壁に酸化シリコン膜ＯＸ１を介してサイドウォールＳＷが形成される。なお、ソース領域ＳＲ１およびドレイン領域ＤＲ１（ゲート電極Ｇ１で覆われていないフィンＦＩＮ１の一部も含む）上に形成されていた窒化シリコン膜ＳＮ２および酸化シリコン膜ＯＸ２は除去されている。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ３の側壁に酸化シリコン膜ＯＸ１を介してサイドウォールＳＷが形成される。なお、浅いｎ型不純物拡散領域ＥＸ３上に形成されていた酸化シリコン膜ＯＸ１は除去されている。そして、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、ｎチャネル型ＦＩＮＦＥＴ形成領域に形成されているソース領域ＳＲ１およびドレイン領域ＤＲ１（サイドウォールＳＷで覆われていないフィンＦＩＮ１の一部も含む）にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。このとき、フィンＦＩＮ１に対して、両側面から斜めイオン注入を実施する。
【０１１５】
続いて、図３１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているサイドウォールＳＷに整合した基板層１Ｓ内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、深いｎ型不純物拡散領域ＮＲ２を形成する。その後、導入した不純物を活性化するために活性化アニール（熱処理）を実施する。
【０１１６】
次に、図３２に示すように、ｎチャネル型ＦＩＮＦＥＴ形成領域およびｎチャネル型ＭＩＳＦＥＴ形成領域を含む全面にコバルト膜を形成した後、熱処理を施す。これにより、ｎチャネル型ＦＩＮＦＥＴ形成領域においては、ソース領域ＳＲ１、ドレイン領域ＤＲ１および露出しているフィンＦＩＮ１の表面にコバルトシリサイド膜ＣＳが形成される。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、深いｎ型不純物拡散領域ＮＲ２の表面にコバルトシリサイド膜ＣＳが形成される。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成するようにしてもよい。以上のようにして、ｎチャネル型ＦＩＮＦＥＴ形成領域にｎチャネル型ＦＩＮＦＥＴを形成し、ｎチャネル型ＭＩＳＦＥＴ形成領域にｎチャネル型ＭＩＳＦＥＴを形成することができる。
【０１１７】
続いて、図３３に示すように、ｎチャネル型ＦＩＮＦＥＴおよびｎチャネル型ＭＩＳＦＥＴを形成した半導体基板（基板層１Ｓ）上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、ｎチャネル型ＦＩＮＦＥＴおよびｎチャネル型ＭＩＳＦＥＴを覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
【０１１８】
コンタクト層間絶縁膜ＣＩＬをＴＥＯＳ膜から形成する理由は、ＴＥＯＳ膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜ＣＩＬを形成する下地は、半導体基板（基板層１Ｓ）にｎチャネル型ＦＩＮＦＥＴおよびｎチャネル型ＭＩＳＦＥＴが形成された凹凸のある状態である。つまり、半導体基板（基板層１Ｓ）にｎチャネル型ＦＩＮＦＥＴおよびｎチャネル型ＭＩＳＦＥＴが形成されているので、半導体基板（基板層１Ｓ）の表面にはゲート電極Ｇ１、Ｇ３が形成されて凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜ＣＩＬには、ＴＥＯＳ膜が使用される。なぜなら、ＴＥＯＳを原料とするＴＥＯＳ膜では、原料であるＴＥＯＳが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。
【０１１９】
次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬにコンタクトホールを形成する。このコンタクトホールは、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板（基板層１Ｓ）に形成されているｎチャネル型ＦＩＮＦＥＴやｎチャネル型ＭＩＳＦＥＴのソース領域あるいはドレイン領域に達するように加工される。
【０１２０】
続いて、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールに金属膜を埋め込むことによりプラグＰＬＧ１およびプラグＰＬＧ２を形成する。具体的には、コンタクトホールを形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、スパッタリングを使用してバリア導体膜となるチタン／窒化チタン膜（チタン膜とチタン膜上に形成された窒化チタン膜）を形成する。このチタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板（基板層１Ｓ）になされてダメージを与えることを防ぐためのものである。
【０１２１】
そして、チタン／窒化チタン膜上にタングステン膜を形成する。これにより、コンタクトホールの内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上でコンタクトホールを埋め込むようにタングステン膜が形成される。その後、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン／窒化チタン膜およびタングステン膜を、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホール内にだけ、チタン／窒化チタン膜とタングステン膜を埋め込んだプラグＰＬＧ１、ＰＬＧ２を形成することができる。
【０１２２】
次に、シングルダマシン法を使用して銅配線を形成する工程について説明する。図３３に示すように、プラグＰＬＧ１およびプラグＰＬＧ２を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜を形成する。この層間絶縁膜は、例えば、酸化シリコン膜から形成されており、この酸化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１２３】
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜にトレンチ（配線溝）を形成する。このトレンチは、酸化シリコン膜からなる層間絶縁膜を貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、トレンチの底部でプラグＰＬＧ１、ＰＬＧ２の表面が露出することになる。
【０１２４】
その後、トレンチを形成した層間絶縁膜上にバリア導体膜を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。
【０１２５】
続いて、トレンチの内部および層間絶縁膜上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜を形成する。この銅膜は、トレンチに埋め込まれるように形成される。この銅膜は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１２６】
次に、層間絶縁膜上に形成された不要なバリア導体膜および銅膜をＣＭＰ法で除去する。これにより、トレンチにバリア導体膜と銅膜を埋め込んだ配線Ｌ１を形成することができる。以上のようにして、本実施の形態１における半導体装置を製造することができる。
【０１２７】
（実施の形態２）
前記実施の形態１では、図２８に示すように、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、ｎチャネル型ＦＩＮＦＥＴ形成領域に形成されているソース領域ＳＲ１およびドレイン領域ＤＲ１（ゲート電極Ｇ１で覆われていないフィンＦＩＮ１の一部も含む）にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入している。つまり、ゲート電極Ｇ１で覆われていないフィンＦＩＮ１に不純物を導入する方法としてイオン注入法を使用している。この場合、フィンＦＩＮ１の低抵抗化を図ることがＦＩＮＦＥＴの特性を向上する観点から望まれている。フィンＦＩＮ１の低抵抗化を図るためには、イオン注入による不純物量と注入エネルギーを制御する必要がある。
【０１２８】
図３４は、フィンＦＩＮ１のシート抵抗とフィンＦＩＮ１に導入される不純物の注入量との関係を示すグラフである。図３４において、横軸は不純物の注入量を示しており、縦軸はシート抵抗を示している。図３４には２本の曲線が示されており、曲線（１）は高エネルギーで不純物をイオン注入した場合を示しており、曲線（２）は低エネルギーで不純物をイオン注入した場合を示している。曲線（１）に示すように、不純物を高エネルギーで注入する場合、シート抵抗の値とばらつきが大きくなっていることがわかる。そして、不純物の注入量を大きくすると、シート抵抗の値が上昇していることがわかる。
【０１２９】
これに対し、曲線（２）に示すように、不純物を低エネルギーで注入する場合、不純物を高エネルギーで注入する場合の曲線（１）に比べてシート抵抗の値とばらつきを小さくできていることがわかる。特に、曲線（２）では、不純物の注入量を大きくしていくと、シート抵抗は下がる傾向を示しているが、ある注入量を超えると、急激にシート抵抗の値とばらつきが大きくなっていることがわかる。したがって、例えば、シート抵抗の値を８００（Ω／□）程度に小さくして、かつ、ばらつきを小さくすることは、高エネルギーでのイオン注入だけなく、低エネルギーでのイオン注入でも実現することが困難であることがわかる。
【０１３０】
以下に、図３４に示す曲線（１）および曲線（２）の挙動に対する定性的な説明をする。まず、曲線（１）に示すような不純物を高エネルギーで注入する場合の挙動について説明する。図３５は、高エネルギーで不純物を注入したフィンＦＩＮ１を上部から見た図であり、フィンＦＩＮ１を覆うゲート電極Ｇ１は省略して示している。図３５において、イオン注入法でフィンＦＩＮ１に不純物を導入することにより、低濃度ｎ型不純物拡散領域ＥＸ１が形成されている。図３５に示す低濃度ｎ型不純物拡散領域ＥＸ１は、高エネルギーで不純物をフィンＦＩＮ１に導入することにより形成される場合を示している。つまり、この場合、フィンＦＩＮ１の両側の側面から斜めイオン注入法で不純物が導入されるが、イオン注入の際のエネルギーが高いため、フィンＦＩＮ１の深部まで不純物が導入されている。ここで、イオン注入の際には、フィンＦＩＮ１を構成する単結晶シリコンが不純物によるエネルギーで結晶構造が破壊されてアモルファスになる。そして、不純物を導入した後に活性化アニールが実施される。このとき、図３５に示すように、フィンＦＩＮ１の深部にまで不純物が導入されているので、その領域はアモルファスの状態となっている。このとき、活性化アニールが実施されても、この単結晶シリコン領域となっている領域が少ないことから、不純物が導入されてアモルファス化しているシリコンを単結晶状態に回復することができない。このことから、不純物を高エネルギーで注入する場合、電子の散乱が増幅されてフィンＦＩＮ１のシート抵抗が高抵抗となると推測される。
【０１３１】
続いて、曲線（２）に示すような不純物を低エネルギーで注入する場合の挙動について説明する。図３６は、低エネルギーで不純物を注入したフィンＦＩＮ１を上部から見た図であり、フィンＦＩＮ１を覆うゲート電極Ｇ１は省略して示している。図３６において、イオン注入法でフィンＦＩＮ１に不純物を導入することにより、低濃度ｎ型不純物拡散領域ＥＸ１ａおよび低濃度ｎ型不純物拡散領域ＥＸ１ｂが形成されている。図３６に示す低濃度ｎ型不純物拡散領域ＥＸ１ａ、ＥＸ１ｂは、低エネルギーで不純物をフィンＦＩＮ１に導入することにより形成される場合を示している。つまり、この場合、フィンＦＩＮ１の両側の側面から斜めイオン注入法で不純物が導入されるが、イオン注入の際のエネルギーが低いため、フィンＦＩＮ１の深部まで不純物が導入されていない。ここで、イオン注入の際には、フィンＦＩＮ１を構成する単結晶シリコンが不純物によるエネルギーで結晶構造が破壊されてアモルファスになる。そして、不純物を導入した後に活性化アニールが実施される。このとき、図３６に示すように、不純物が導入されていない領域があると、その領域は単結晶シリコンの状態となっている。このことから、活性化アニールが実施されると、この単結晶シリコン領域が種結晶となり、不純物が導入されてアモルファス化しているシリコンを単結晶状態に回復することができる。アモルファス化したシリコンを単結晶シリコンに回復すると、電子の散乱が抑制されてフィンＦＩＮ１の高抵抗化が抑制される。以上のことから、イオン注入の際の注入エネルギーを低エネルギーとする場合は、シート抵抗を小さくすることができると考えられる。ところが、注入エネルギーを低エネルギーとする場合であっても、不純物の注入量が多くなると、フィンＦＩＮ１の深部にまで不純物が注入され、結晶回復のために単結晶シリコンからなる種結晶が少なくなると考えられる。この結果、注入エネルギーを低エネルギーとする場合であっても、不純物の注入量が多くなると、結晶回復が充分に行なわれなくなるため、シート抵抗が急激に上昇するものと考えられる。以上のことから、例えば、シート抵抗の値を８００（Ω／□）程度に小さくして、かつ、ばらつきを小さくすることは、高エネルギーでのイオン注入だけなく、低エネルギーでのイオン注入でも実現することが困難であることになる。
【０１３２】
そこで、本実施の形態２では、ゲート電極Ｇ１で覆われていないフィンＦＩＮ１に不純物を導入する方法としてイオン注入法を使用するのではなく、ガスクラスタイオンビーム（ＧＣＩＢ：Gas Cluster Ion Beam）を使用する方法を採用している。このガスクラスタイオンビームは、数百個から数万個からなる分子の塊が主に１価に帯電した荷電ビームである。通常のイオンビーム（分子１個に１価の帯電）に比べて分子１個あたりのエネルギーが非常に小さいため、固体表面に衝突した際に固体表面に与える損傷が小さく、また、衝突した際の横方向へのスパッタリング（ラテラルスパッタリング）効果や物質の横移動効果により、固体表面を平坦化することができるという特徴を有している。
【０１３３】
ガスクラスタイオンビームは、図３７に示すように、数百個から数万個からなる分子の塊であるクラスタＣＬＳを基板ＳＵＢに衝突させる。この際、クラスタＣＬＳには基板ＳＵＢに導入する不純物が含まれている。そして、クラスタＣＬＳは、図３８に示すように、基板ＳＵＢに衝突するが、分子１個あたりのエネルギーが非常に小さいため、固体表面に衝突した際に固体表面に与える損傷を小さくできる。その後、加熱処理を施すことにより、不純物を基板ＳＵＢの内部に拡散させることができる。
【０１３４】
したがって、ゲート電極Ｇ１で覆われていないフィンＦＩＮ１に不純物を導入する方法として、ガスクラスタイオンビームを使用することにより、フィンＦＩＮ１の損傷を小さくすることができる。言い換えれば、不純物の注入量を多くしても、フィンＦＩＮ１に損傷を与えてアモルファス化することを抑制できるとともに、単結晶シリコンへの結晶回復も充分行なうことができる。このため、ガスクラスタイオンビーム技術を使用することにより、例えば、ＦＩＮＦＥＴのシート抵抗の値を８００（Ω／□）程度に小さくして、かつ、ばらつきを小さくすることが可能となる。
【０１３５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１３６】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１３７】
１  ＣＰＵ
１Ｓ  基板層
２  ＲＡＭ
３  アナログ回路
４  ＥＥＰＲＯＭ
５  フラッシュメモリ
６  Ｉ／Ｏ回路
ＢＯＸ  埋め込み絶縁層
ＣＨＰ  半導体チップ
ＣＩＬ  コンタクト層間絶縁膜
ＣＬＳ  クラスタ
ＣＳ  コバルトシリサイド膜
ＤＲ１  ドレイン領域
ＤＲ２  ドレイン領域
ＤＲ３  ドレイン領域
ＤＲ４  ドレイン領域
ＥＸ１  低濃度ｎ型不純物拡散領域
ＥＸ１ａ  低濃度ｎ型不純物拡散領域
ＥＸ１ｂ  低濃度ｎ型不純物拡散領域
ＥＸ２  低濃度ｐ型不純物拡散領域
ＥＸ３  浅いｎ型不純物拡散領域
ＥＸ４  浅いｐ型不純物拡散領域
ＦＩＮ１  フィン
ＦＩＮ２  フィン
ＦＲ１  レジスト膜
ＦＲ２  レジスト膜
ＦＲ３  レジスト膜
ＦＳＲ１  第１半導体領域
ＦＳＲ２  第１半導体領域
Ｇ１  ゲート電極
Ｇ２  ゲート電極
Ｇ３  ゲート電極
Ｇ４  ゲート電極
ＧＯＸ１  ゲート絶縁膜
ＧＯＸ２  ゲート絶縁膜
ＨＭ１  ハードマスク膜
Ｌ１  配線
ＭＬ１  中間層
ＮＲ１  高濃度ｎ型不純物拡散領域
ＮＲ２  深いｎ型不純物拡散領域
ＯＸ１  酸化シリコン膜
ＯＸ２  酸化シリコン膜
ＰＦ１  ポリシリコン膜
ＰＦ２  ポリシリコン膜
ＰＦ３  ポリシリコン膜
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＲ１  高濃度ｐ型不純物拡散領域
ＰＲ２  深いｐ型不純物拡散領域
ＳＥ１  基板電極
ＳＥ２  基板電極
ＳＩＬ  シリコン層
ＳＮ１  窒化シリコン膜
ＳＮ２  窒化シリコン膜
ＳＲ１  ソース領域
ＳＲ２  ソース領域
ＳＲ３  ソース領域
ＳＲ４  ソース領域
ＳＴＩ  素子分離領域
ＳＵＢ  基板
ＳＷ  サイドウォール
ＳＷＦ  サイドウォール
ＴＲ  トレンチ
ＷＬ１  ウェル
ＷＬ２  ウェル
ＷＬ３  ウェル
ＷＬ４  ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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