(57)【要約】【課題】特定のモニタ回路が動作不良であったり、モニタ回路内のリングオシレータを構成する一部の素子の特性に異常があったりした場合、最も動作速度の遅いモニタの結果に基づいて電圧制御をおこなうと、必要電圧を過大に見積もる恐れがある。その結果、消費電力の増加を招き、また、複数モニタの検出結果の平均値をとる際にも精度が低下する。【解決手段】複数のモニタ回路を設け、それらの検出結果の内、所定の範囲から外れたものについては検出結果を無視して残りのモニタ結果の平均値を最終的なモニタ検出値とする。【選択図】図２６
2011216620.tif 000002
【特許請求の範囲】
【請求項１】
同一の半導体チップにおける複数の場所にそれぞれ配置されて、前記複数の場所に応じた特性をそれぞれ有する複数の遅延素子と、
前記複数の遅延素子の特性の計測を行うモニタ回路群と、
前記モニタ回路群を制御する制御回路と、
前記計測の結果の集計を行って、前記半導体チップの全体的な特性を算出する集計回路と
を具備し、
前記制御回路は、前記複数の遅延素子のうち、前記計測の結果が所定の範囲から外れているものを、前記集計の対象外に設定する
半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記モニタ回路群は、
前記複数の遅延素子を含み、前記制御回路に制御されて所定の時間だけ発振するリングオシレータ群
を具備し、
前記リングオシレータ群は、
前記含まれた複数の遅延素子がそれぞれ配置された前記複数の場所に依存する発振周期
を具備し、
前記リングオシレータ群が、前記所定の時間内に発振する回数を計測するカウンタ
をさらに具備する
半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記リングオシレータ群は、
入力部および出力部が前記複数の遅延素子とリング状に接続されたＮＡＮＤゲート
をさらに具備し、
前記ＮＡＮＤゲートは、
前記制御回路から、前記所定の時間を指定する信号を入力する制御信号入力部
を具備する
半導体集積回路装置。
【請求項４】
請求項２または３に記載の半導体集積回路装置において、
前記制御回路に制御されて、前記リングオシレータ群の出力信号を無効化するＡＮＤ回路
をさらに具備し、
前記カウンタは、前記ＡＮＤ回路の前段に接続されている
半導体集積回路装置。
【請求項５】
請求項２または３に記載の半導体集積回路装置において、
前記制御回路に制御されて、前記リングオシレータ群の出力信号を無効化するＡＮＤ回路
をさらに具備し、
前記カウンタは、前記ＡＮＤ回路の後段に接続されている
半導体集積回路装置。
【請求項６】
請求項３に記載の半導体集積回路装置において、
前記複数の遅延素子は、前記ＮＡＮＤゲートの前記出力部および前記入力部の間に直列に接続されており、
前記リングオシレータ群は、
前記制御回路に制御されて、前記複数の遅延素子を個別にバイパスする第１のセレクタ群
を具備する
半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置において、
前記リングオシレータ群は、
前記複数の遅延素子にそれぞれ接続された複数のＮＡＮＤゲートと、
前記複数の遅延素子と、前記複数のＮＡＮＤゲートとの接続を、前記制御回路に制御されてリング状に切り替える第２のセレクタ群と
をさらに具備する
半導体集積回路装置。
【請求項８】
請求項１〜７のいずれかに記載の半導体集積回路装置において、
前記集計の結果および所定の基準値を比較した結果に応じて電圧制御信号を生成する電圧制御回路と、
前記電圧制御信号に応じた電圧を生成し、前記モニタ回路、前記制御回路および前記集計回路に供給する電圧供給回路と
をさらに具備する
半導体集積回路装置。
【請求項９】
請求項１〜８のいずれかに記載の半導体集積回路装置において、
前記制御回路は、前記所定の範囲を、前記集計の結果に応じて算出する演算回路
を具備する
半導体集積回路装置。
【請求項１０】
請求項１〜９のいずれかに記載の半導体集積回路装置において、
前記集計回路は、前記複数の場所に応じた特性の、平均値、最大値または最小値のいずれかを算出し、前記半導体チップの全体的な特性として出力する
半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、内部回路の特性を検出するモニタ回路を有する半導体集積回路装置に係る。
【背景技術】
【０００２】
ＣＭＯＳ論理ゲートを用いた半導体集積回路においては、電力を低減する方式として、要求される速度に応じて電源電圧を制御するＤＶＦＳ（Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｓｃａｌｉｎｇ）が有効である。
【０００３】
電源電圧を制御する代表的な方式として、遅延モニタに基づく方式がある。ここで、チップ内には特性ばらつきがあるため、遅延モニタで検出したチップ性能からある程度のマージンを差し引いたものが実際のチップ内での最低性能であり、この最低性能が要求速度を満たすように電圧を制御する必要がある。ここで、遅延モニタの検出するチップ性能の精度が低いと、マージンを大きく見積もる必要があり、電源電圧を高く制御することになるため消費電力が増加する。そこで、例えばチップ内に複数のモニタを配置し、最も動作速度の遅いモニタの結果を取り出すことで見積もるべきマージンを減らすことができる。
【０００４】
図１は、従来技術による半導体集積回路装置の構成を概略的に示すブロック図である。図１の半導体集積回路装置は、電源供給回路と、チップとを具備している。ここで、チップは、複数のモニタ回路と、検出回路と、制御回路とを具備している。複数のモニタ回路は、それぞれ異なる位置でチップの特性を検出し、検出結果を検出回路に向けて出力する。検出回路は、複数のモニタ回路から伝達された複数の検出結果をまとめた総合結果を制御回路に向けて出力する。制御回路は、総合結果に応じて制御信号を生成する。電源供給回路は、制御信号に応じて電源電圧ＶＤＤを調節し、チップに供給する。
【０００５】
図１の半導体集積回路装置では、チップ内の特性ばらつきの大きさが既知の場合には複数のモニタの検出結果の平均値をとり、ばらつき分を差し引くことでチップ内での最低性能を見積もることができる。
【０００６】
上記に関連して、特許文献１（特開２００９−１０３４４号公報）には、半導体集積回路に係る記載が開示されている。この半導体集積回路は、１つ以上の内部回路に電源電圧を供給する電源電圧供給手段を含む。この半導体集積回路は、以下のことを特徴とする。すなわち、この回路は、回路上の複数の箇所に配置されて、電源電圧に応じて動作して、各配置に関するモニタデータを検出する複数のプロセスモニタ手段を含む。電源電圧供給手段は、複数の前記モニタデータに応じた電源電圧を生成して、内部回路に供給する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１０３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特定のモニタ回路が動作不良であったり、モニタ回路内のリングオシレータを構成する一部の素子の特性に異常があったりした場合、最も動作速度の遅いモニタの結果に基づいて電圧制御をおこなうと、必要電圧を過大に見積もる恐れがある。その結果、消費電力の増加を招き、また、複数モニタの検出結果の平均値をとる際にも精度が低下する。
【課題を解決するための手段】
【０００９】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明による半導体集積回路装置（１）は、複数の遅延素子（２０４、２０（ｉ））と、モニタ回路群（２（ｉ）、２）と、制御回路（３）と、集計回路（４）とを具備する。ここで、複数の遅延素子（２０４、２０（ｉ））は、同一の半導体チップにおける複数の場所にそれぞれ配置されて、複数の場所に応じた特性をそれぞれ有する。モニタ回路群（２、２（ｉ））は、複数の遅延素子（２０４、２０（ｉ））の特性の計測を行う。制御回路（３）は、モニタ回路群（２（ｉ）、２）を制御する。集計回路（４）は、計測の結果の集計を行って、半導体チップの全体的な特性を算出する。制御回路（３）は、複数の複数の遅延素子（２０４、２０（ｉ））のうち、計測の結果が所定の範囲から外れているものを、集計の対象外に設定する。
【発明の効果】
【００１１】
本発明の半導体集積回路装置によれば、高いモニタ検出精度を得られる。その理由は、複数のモニタ回路を設け、それらの検出結果の内、所定の範囲から外れたものについては検出結果を無視して残りのモニタ結果の平均値を最終的なモニタ検出値とするからである。すなわち、たとえ一部のモニタ回路に不良が存在した場合でもその影響を排除することができるからである。
【図面の簡単な説明】
【００１２】
【図１】図１は、従来技術による半導体集積回路装置の構成を概略的に示すブロック図である。
【図２】図２は、本発明の第１の実施形態による半導体集積回路装置の構成を示すブロック図である。
【図３】図３は、本発明の第１の実施形態によるモニタ回路の構成を示すブロック図である。
【図４】図４は、本発明の第１の実施形態による制御回路の構成を示すブロック図である。
【図５】図５は、本発明の第１の実施形態による集計回路の構成を示すブロック図である。
【図６】図６は、本発明の第１の実施形態による半導体集積回路装置の動作例を説明するためのタイムチャートである。
【図７】図７は、本発明の第１の実施形態による集計回路の別の構成を示すブロック図である。
【図８】図８は、本発明の第２の実施形態による半導体集積回路装置の構成を示すブロック図である。
【図９】図９は、本発明の第２の実施形態によるモニタ回路の構成を示すブロック図である。
【図１０】図１０は、本発明の第２の実施形態による制御回路の構成を示すブロック図である。
【図１１】図１１は、本発明の第２の実施形態による半導体集積回路装置の動作を説明するためのタイムチャートである。
【図１２】図１２は、本発明の第３の実施形態による半導体集積回路装置の構成を示すブロック図である。
【図１３】図１３は、本発明の第３の実施形態による制御回路の構成を示すブロック図である。
【図１４】図１４は、本発明の第３の実施形態による反動板装置の動作を説明するためのタイムチャートである。
【図１５】図１５は、本発明の第４の実施形態による半導体集積回路装置の構成を示すブロック図である。
【図１６】図１６は、本発明の第４の実施形態によるモニタ回路の構成を示すブロック図である。
【図１７】図１７は、本発明の第４の実施形態による制御回路の構成を示すブロック図である。
【図１８】図１８は、本発明の第４の実施形態による半導体集積回路装置の動作を説明するためのタイムチャートである。
【図１９】図１９は、本発明の第４の実施形態によるモニタ回路の別の構成を示すブロック図である。
【図２０】図２０は、本発明の第５の実施形態による半導体集積回路装置の構成を示すブロック図である。
【図２１】図２１は、本発明の第５の実施形態によるモニタ回路の構成を示すブロック図である。
【図２２】図２２は、本発明の第５の実施形態による制御回路の構成を示すブロック図である。
【図２３】図２３は、本発明の第５の実施形態による半導体集積回路装置の動作について説明するためのフローチャートである。
【図２４】図２４は、本発明の第５の実施形態のモニタ回路の別の構成を示すブロック図である。
【図２５】図２５は、本発明の第５の実施形態の半導体集積回路装置の、図２４のモニタ回路を用いた場合の動作について説明するためのタイムチャートである。
【図２６】図２６は、本発明の第６の実施形態による半導体集積回路装置の構成を示すブロック図である。
【図２７】図２７は、本発明の第６の実施形態による電圧制御回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
添付図面を参照して、本発明による半導体集積回路装置を実施するための形態を以下に説明する。
【００１４】
（第１の実施形態）
図２は、本発明の第１の実施形態による半導体集積回路装置１の構成を示すブロック図である。図２の半導体集積回路装置１の構成要素について説明する。図２の半導体集積回路装置１は、合計Ｎ個のモニタ回路２（１）、２（２）、…、２（Ｎ）と、制御回路３と、集計回路４とを具備している。ここで、「Ｎ」は２以上の任意の整数を表す。なお、全てのモニタ回路２（１）〜２（Ｎ）の構成は同じであるので、以降、１〜Ｎの範囲に含まれる任意の整数を「ｉ」で表し、「２（ｉ）」などに一般化した表現で説明する。
【００１５】
Ｎ個のモニタ回路２（ｉ）のそれぞれは、ＲＥＳＥＴ信号入力部と、ＥＮＡＢＬＥ信号入力部と、Ｇ（ｉ）信号入力部と、Ｃ（ｉ）信号出力部とを具備している。制御回路３は、Ｃ（ｉ）信号入力部と、ＲＥＳＥＴ信号出力部と、ＥＮＡＢＬＥ信号出力部と、Ｎ個のＧ（ｉ）信号出力部と、Ｍ信号出力部とを具備している。集計回路４は、Ｃ（ｉ）信号入力部と、Ｍ信号入力部と、Ｃｏｕｔ信号出力部とを具備している。ＲＥＳＥＴ信号、ＥＮＡＢＬＥ信号、Ｇ（ｉ）信号、Ｃ（ｉ）信号、Ｍ信号およびＣｏｕｔ信号の役割については、後述する。
【００１６】
図２の半導体集積回路装置１の構成要素の接続関係について説明する。Ｎ個のモニタ回路２（ｉ）のそれぞれにおいて、ＲＥＳＥＴ信号入力部と、ＥＮＡＢＬＥ信号入力部と、Ｇ（ｉ）信号入力部とは、制御回路３のＲＥＳＥＴ信号出力部と、ＥＮＡＢＬＥ信号出力部と、対応するＧ（ｉ）信号出力部とにそれぞれ接続されており、Ｃ（ｉ）出力部は、制御回路３のＣ（ｉ）信号入力部と、集計回路４のＣ（ｉ）信号入力部とに接続されている。制御回路３のＭ信号出力部は、集計回路４のＭ信号入力部に接続されている。
【００１７】
図２の半導体集積回路装置１の動作について説明する。モニタ回路２（ｉ）は、それぞれ独立に、半導体集積回路装置１の性能を評価する。集計回路４は、モニタ回路２（ｉ）の評価を集めることで、半導体集積回路装置１の性能を精度良く評価する。制御回路３は、モニタ回路２（ｉ）および集計回路４を制御する。
【００１８】
図３は、本発明の第１の実施形態によるモニタ回路２（ｉ）の構成を示すブロック図である。図３のモニタ回路２（ｉ）の構成要素について説明する。モニタ回路２（ｉ）は、リングオシレータ２０２と、カウンタ２０３と、ＡＮＤゲート２０１とを具備している。ここで、リングオシレータ２０２は、ＮＡＮＤゲート２０５と、遅延素子２０４とを具備している。なお、図３では遅延素子２０４を１つだけ示しているが、実際には、直列に接続された複数の遅延素子２０４を用いても良い。これは、遅延素子２０４のそれぞれが持ち得る特性のランダムばらつきが遅延時間に与える影響を十分小さくするためである。
【００１９】
ここで、遅延素子２０４として、例えば、バッファ回路や、直列に接続された偶数個のＮＯＴゲートなどを用いても良い。また、遅延素子２０４として直列に接続された奇数個のＮＯＴゲートを用いても良いが、個の場合はＮＡＮＤゲート２０５をＡＮＤゲートに替える必要がある。
【００２０】
ＮＡＮＤゲート２０５は、第１の入力部と、ＥＮＡＢＬＥ信号入力部と、出力部とを具備している。遅延素子２０４は、入力部と、出力部とを具備している。カウンタ２０３は、第１の入力部と、ＲＥＳＥＴ信号入力部とを具備している。ＡＮＤゲート２０１は、第１の入力部と、Ｇ（ｉ）信号入力部と、Ｃ（ｉ）信号出力部とを具備している。
【００２１】
モニタ回路２（ｉ）のＲＥＳＥＴ信号入力部、ＥＮＡＢＬＥ信号入力部およびＧ（ｉ）信号入力部は、カウンタ２０３のＲＥＳＥＴ信号入力部、ＮＡＮＤゲート２０５のＥＮＡＢＬＥ信号入力部およびＡＮＤゲート２０１のＧ（ｉ）信号入力部に、それぞれ接続されている。ＮＡＮＤゲート２０５の出力部は、遅延素子２０４の入力部に接続されている。遅延素子２０４の出力部は、カウンタ２０３の第１の入力部およびＮＡＮＤゲート２０５の第１の入力部に接続されている。カウンタ２０３の出力部は、ＡＮＤゲート２０１の第１の入力部に接続されている。ＡＮＤゲート２０１のＣ（ｉ）信号出力部は、モニタ回路２（ｉ）のＣ（ｉ）信号出力部に接続されている。
【００２２】
図３のモニタ回路２（ｉ）の動作について説明する。まず、リングオシレータ２０２は、ＥＮＡＢＬＥ信号がハイ状態（すなわち「１」）である期間にのみ、所定の周期で発振する。この周期を、以降、「ＴＲＯＳＣ（ｉ）」と記す。すなわち、リングオシレータ２０２が出力するＲＯＯＵＴ信号は、ＥＮＡＢＬＥ信号がロー状態（すなわち「０」）である期間にはロー状態であるが、ＥＮＡＢＬＥ信号がハイ状態の期間にはロー状態とハイ状態を繰り返す。周期ＴＲＯＳＣ（ｉ）は、遅延素子２０４およびＮＡＮＤ回路２０５の特性によって決定される。
【００２３】
次に、カウンタ２０３は、ＲＯＯＵＴ信号を入力して、リングオシレータ２０２が発振した回数、すなわちＲＯＯＵＴ信号のパルス数を計測する。ここで、カウンタ２０３は、リングオシレータ２０２が出力するパルスの数の計測を始める前に、計測回数をリセットする必要がある。カウンタ２０３は、ＲＥＳＥＴ信号を入力することで、このリセットを行う。ＥＮＡＢＬＥ信号がロー状態からハイ状態になり、再度ロー状態に戻るまでの期間をＴと置くと、カウンタ２０３の出力信号はＴをＴＲＯＳＣ（ｉ）で割った商に等しい２進数値となる。厳密には、小数点以下を切り捨てて、すなわち余りを無視する必要があるが、以降、この商を「Ｔ／ＴＲＯＳＣ（ｉ）」と表す。カウンタ２０３の出力信号は、次にＲＥＳＥＴ信号がハイ状態になるまで、このまま変わらない。
【００２４】
最後に、ＡＮＤゲート２０１は、Ｇ（ｉ）信号がハイ状態ならＴ／ＴＲＯＳＣ（ｉ）を、Ｇ（ｉ）信号がロー状態なら０を、Ｃ（ｉ）として出力する。言い換えれば、Ｇ（ｉ）信号は、モニタ回路２（ｉ）の出力を有効化または無効化するゲーティング信号としての役割を果たす。ここで、ＲＯＯＵＴ信号およびＣ（ｉ）信号は、所定の整数であるｍ桁のビット数でＴ／ＴＲＯＳＣ（ｉ）を表す２進数値として出力されるものとする。したがって、ＡＮＤゲート２０１は、ｍビットの値を扱える必要がある。例えば、ｍ個のＡＮＤゲートを並列に用いても良い。ただし、本発明ではＲＯＯＵＴ信号およびＣ（ｉ）信号をこの形式に限定する必要はなく、各種回路を敵で変更した上で他の形式を用いても構わない。
【００２５】
図４は、本発明の第１の実施形態による制御回路３の構成を示すブロック図である。図４の制御回路３の構成要素について説明する。図４の制御回路３は、制御信号生成回路３１と、不良検出回路３２とを具備している。ここで、不良掲出回路３２は、レジスタ３２３と、セレクタ３２０と、セレクタ３２１と、比較回路３２２とを具備している。
【００２６】
レジスタ３２３は、ＭＡＸ信号出力部と、ＭＩＮ信号出力部とを具備している。セレクタ３２０は、ＭＡＸ信号入力部と、ＭＩＮ信号入力部と、ＣＭＰ信号入力部と、出力部とを具備している。セレクタ３２１は、Ｎ個のＣ（ｉ）信号入力部と、ＳＥＬ信号入力部と、出力部とを具備している。比較回路３２２は、第１および第２の入力部と、出力部とを具備している。制御信号生成回路３１は、入力部と、ＣＭＰ信号出力部と、ＳＥＬ信号出力部と、ＲＥＳＥＴ信号出力部と、ＥＮＡＢＬＥ信号出力部と、Ｎ個のＧ（ｉ）信号出力部とを具備している。
【００２７】
図４の制御回路３の構成要素の接続関係について説明する。レジスタ３２２におけるＭＡＸ信号出力部およびＭＩＮ信号出力部は、セレクタ３２０におけるＭＡＸ信号入力部およびＭＩＮ信号入力部に、それぞれ接続されている。制御回路３のＮ個のＣ（ｉ）信号入力部は、セレクタ３２１のＮ個のＣ（ｉ）信号入力部にそれぞれ接続されている。セレクタ３２０の出力部は、比較回路３２２の第１の入力部に接続されている。セレクタ３２１の出力部は、比較回路３２２の第２の入力部に接続されている。
比較回路３２２の出力部は、逝去信号生成回路３１の入力部に接続されている。制御信号生成回路３１のＣＭＰ信号出力部は、セレクタ３２０のＣＭＰ信号入力部に接続されている。制御信号生成回路３１のＳＥＬ信号出力部は、セレクタ３２１のＳＥＬ信号入力部に接続されている。制御信号生成回路３１におけるＲＥＳＥＴ信号出力部、ＥＮＡＢＬＥ信号出力部およびＧ（ｉ）信号出力部は、制御回路３におけるＲＥＳＥＴ信号出力部、ＥＮＡＢＬＥ信号出力部およびＧ（ｉ）信号出力部に、それぞれ接続されている。
【００２８】
図４の制御回路３の動作について説明する。レジスタ３２３は、所定の最大値および所定の最小値を、内部に格納している。レジスタ３２３は、この最大値を表すＭＡＸ信号と、この最小値を表すＭＩＮ信号とを、セレクタ３２０に向けて出力する。制御信号生成回路３１は、最大値または最小値を選択するための選択信号ＣＭＰを、セレクタ３２０に向けて出力する。セレクタ３２０は、ＣＭＰ信号がロー状態であればＭＩＮ信号を、ＣＭＰ信号がハイ状態であればＭＡＸ信号を、比較回路３２２に向けて出力する。
【００２９】
制御信号生成回路３１は、ＳＥＬ信号をセレクタ３２１に向けて出力する。セレクタ３２１は、Ｎ個のモニタ回路２（ｉ）から入力したＮ個のＣ（ｉ）信号のいずれか１つを、ＳＥＬ信号に応じて選択し、比較回路３２２に向けて出力する。
【００３０】
比較回路３２２は、セレクタ３２０から入力したＭＡＸ信号またはＭＩＮ信号と、セレクタ３２１から入力したいずれかのＣ（ｉ）信号とを比較して、その結果を制御信号生成回路３１に向けて出力する。
【００３１】
制御信号生成回路３１は、ＣＭＰ信号およびＳＥＬ信号のそれぞれを、所定の範囲で振ることで、Ｎ個のＣ（ｉ）信号のそれぞれについて所定の最大値以下かつ所定の最小値以上であるかどうかを確認する。ここで、ＭＩＮ＜Ｃ（ｉ）＜ＭＡＸの場合は第ｉのモニタ２（ｉ）は正常に動作していると判断され、その他の場合は第ｉのモニタ２（ｉ）は不良であると判定される。制御信号生成回路３１は、第ｉのモニタ２（ｉ）が正常であればＧ（ｉ）をハイ状態で出力し、第ｉのモニタ２（ｉ）が不良であればＧ（ｉ）をロー状態で出力する。制御信号生成回路３１は、さらに、ＲＥＳＥＴ信号およびＥＮＡＢＬＥ信号の出力も行う。
【００３２】
図５は、本発明の第１の実施形態による集計回路４の構成を示すブロック図である。図５の集計回路４の構成要素について説明する。図５の集計回路４は、Ｎ−１個の加算器４（１）〜４（Ｎ−１）と、平均化回路４０１とを具備している。Ｎ−１個の加算器４（ｉ）のそれぞれは、第１および第２の入力部と、出力部とを具備している。平均化回路４０１は、第１の入力部と、Ｍ信号入力部と、Ｃｏｕｔ信号出力部とを具備している。なお、ここではＮが２のべき乗であり、その指数をｋで表し、すなわちＮ＝２＾ｋが成り立ち、かつｋが０以上の整数である場合について説明する。その他の場合については、後述する。
【００３３】
図５の集計回路４の構成要素の接続関係について説明する。Ｎ−１個の加算器４（１）〜４（Ｎ−１）は、完全二分木を形成するノードの位置関係に接続されている。具体的には、まず、第１の加算器４（１）の第１および第２の入力部は、集計回路４のＣ（１）信号入力部およびＣ（２）信号入力部に、それぞれ接続されている。第２の加算器４（２）の第１および第２の入力部は、集計回路４のＣ（３）信号入力部およびＣ（４）信号入力部に、それぞれ接続されている。以下同様に続き、第Ｎ／２の加算器４（Ｎ／２）の第１および第２の入力部は、集計回路４のＣ（Ｎ−１）信号入力部およびＣ（Ｎ）信号入力部に、それぞれ接続されている。第１〜第Ｎ／２の加算器４（１）〜４（Ｎ／２）は、完全二分木の葉に対応する。
【００３４】
次に、第Ｎ／２＋１の加算器４（Ｎ／２＋１）の第１および第２の入力部は、第１および第２の加算器４（１）、４（２）の出力部に、それぞれ接続されている。第Ｎ／２＋２の加算器４（Ｎ／２＋２）の第１および第２の入力部は、第３および第４の加算器４（３）、４（４）の出力部に、それぞれ接続されている。以下同様に続き、４（Ｎ／２＋Ｎ／４）の第１および第２の入力部は、第Ｎ−１および第Ｎの加算器４（Ｎ−１）、４（Ｎ）の出力部に、それぞれ接続されている。第Ｎ／２＋１〜第Ｎ／２＋Ｎ／４の加算器４（Ｎ／２）〜４（Ｎ／２＋Ｎ／４）は、完全二分木の、葉を持つノードに対応する。
【００３５】
以下同様に続き、第Ｎ／２＋Ｎ／４＋１〜第Ｎ−２の加算器４（Ｎ／２＋Ｎ／４＋１）〜４（Ｎ−２）は、完全二分木のノードに対応する。最後に、第Ｎ−１の加算器４（Ｎ−１）の第１および第２の入力部は、第Ｎ−３および第Ｎ−２の加算器４（Ｎ−３）、４（Ｎ−２）の出力部に接続されている。第Ｎ−１の加算器４（Ｎ−１）が、完全二分木の根に対応する。
【００３６】
平均化回路４０１の第１の入力部、Ｍ信号入力部およびＣｏｕｔ信号出力部は、第Ｎ−１の加算器４（Ｎ−１）の出力部、集計回路４のＭ信号入力部および集計回路４のＣｏｕｔ信号出力部に、それぞれ接続されている。
【００３７】
集計回路４の構成要素の動作について説明する。加算器４（ｉ）は、２つのデータを入力して加算し、出力する。第１〜第Ｎ／２の加算器４（１）〜４（Ｎ／２）では、入力するＣ（ｉ）信号がｍビットで表現される２進数値なので、出力する信号はｍ＋１ビットの２進数値となる。同様に、第Ｎ／２＋１〜第Ｎ／２＋Ｎ／４の加算器４（Ｎ／２＋１）〜４（Ｎ／２＋Ｎ／４）はｍ＋２ビットの２進数値を出力し、第Ｎ−１の加算器４（Ｎ−１）はｍ＋ｋビットの２進数値を出力する。このとき、第Ｎ−１の加算器４（Ｎ−１）が出力するｍ＋ｋビットの２進数値は、Ｃ（１）〜Ｃ（Ｎ）の総和に等しい。
【００３８】
平均化回路４０１は、ｍ＋ｋビットの２進数値を入力し、下位にｋビットだけシフトし、ｍビットの２進数値を出力する。このとき、平均化回路４０１が出力するｍビットの２進数値は、Ｃ（１）〜Ｃ（Ｎ）の総和をＮで割った商に等しい。厳密にはＣ（１）〜Ｃ（Ｎ）の総和をＮで割った余りが無視されるものの、これは誤差範囲であって、このようにして得られるＣｏｕｔ信号をＣ（１）〜Ｃ（Ｎ）の平均値と捉えても事実上問題無い。
【００３９】
以上の説明は、有効なＣ（ｉ）信号の総数が２のべき乗である場合における集計回路４の動作である。有効なＣ（ｉ）信号の総数が２のべき乗ではない場合は、有効なＣ（ｉ）信号の一部をあえて無効化することで、扱う有効なＣ（ｉ）信号を２のべき乗の数に揃える。無効化されたＣ（ｉ）信号の値を全て０とすることで、Ｃ（１）〜Ｃ（Ｎ）の総和への影響を無くすことが出来る。その上で、平均値を計算する際に下位にシフトするビット数を適宜変更すれば良い。なお、シフトするビット数は、有効モニタ数を表すＭ信号として、制御信号３から平均化回路４０１に向けて伝達される。有効なＣ（ｉ）信号のうちどれを無効化するかについては、Ｇ（ｉ）信号を生成する制御信号生成回路３１が選択決定することが好ましいが、必ずしも本発明をこのように限定する必要は無い。
【００４０】
集計回路４のさらに別の構成としては、一般的な除算回路を用いても良い。この場合、週系回路４の構成は複雑になるが、有効なモニタ回路２（ｉ）を全て用いた平均値を得ることが出来る。
【００４１】
図６は、本発明の第１の実施形態による半導体集積回路装置１の動作例を説明するためのタイムチャートである。図６のタイムチャートに沿って、本発明の第１の実施形態による半導体集積回路装置１の動作例を説明する。
【００４２】
図６のタイムチャートは、上から順に、ＲＥＳＥＴ信号と、ＥＮＡＢＬＥ信号と、ＲＯＯＵＴ信号と、Ｃ（ｉ）信号と、Ｇ（ｉ）信号と、ＳＥＬ信号と、ＣＭＰ信号とのそれぞれにおける時間変化を表すグラフを示している。図６のタイムチャートにおいて、横軸は時間経過を示し、縦軸は各信号の強度を示している。
【００４３】
時刻ｔ０は、初期状態を示す。時刻ｔ０において、ＲＥＳＥＴ＝０、ＥＮＡＢＬＥ＝０、Ｇ（ｉ）＝１となっている。
【００４４】
時刻ｔ１にＲＥＳＥＴ信号はハイ状態になり、時刻ｔ２にＲＥＳＥＴ信号はロー状態に戻る。この間に、カウンタ２０３はリセットされる。
【００４５】
時刻ｔ３にＥＮＡＢＬＥ信号はハイ常態になり、時刻ｔ４にＥＮＡＢＬＥ信号はロー状態に戻る。時刻ｔ３から時刻ｔ４までの時間をＴと置く。この間に、リングオシレータ２０２は発振し、ＲＯＯＵＴ信号はロー状態とハイ状態とを周期的に繰り返し、カウンタ２０３はＲＯＯＵＴ信号がハイ状態になった回数を計測する。
【００４６】
以上の、時刻ｔ１〜ｔ４の動作を１度行うことによって、Ｎ個全てのモニタ回路２（ｉ）においてＣ（ｉ）信号が同時に確定する。
【００４７】
時刻ｔ５から時刻ｔ６の間、Ｃ（ｉ）信号はセレクタ３２１に送られ、ＣＭＰ信号はロー状態とハイ状態を繰り返し、ＳＥＬ信号はＣ（１）〜Ｃ（Ｎ）を順次選択し、全てのＣ（ｉ）について有効性が判定される。その結果、モニタ回路２（ｉ）が不良と判定されると、対応するＧ（ｉ）がロー状態となり、時刻ｔ７においてＣ（ｉ）信号が無効化され、すなわち０に固定される。
【００４８】
その後、全てのＣ（ｉ）信号は集計回路４に送られ、集計回路４は有効なＣ（ｉ）信号の平均値を出力する。
【００４９】
このように、本発明の第１の実施形態による半導体集積回路装置１を用いれば、チップ内の性能ばらつきを平均化した値を検出することが出来る。これは、チップ内のそれぞれ異なる個所に設置された複数のモニタ回路２（ｉ）が互いに独立して性能評価を行うからである。さらに、異常な値を示すモニタ回路２（ｉ）を排除した残りのモニタ回路２（ｉ）でモニタ動作を行うため、チップの性能を高精度にモニタすることが出来る。
【００５０】
なお、ここまで、複数のモニタ回路２（ｉ）が出力するＣ（ｉ）の平均値を用いていたが、その代わりに、Ｃ（ｉ）の最小値を用いることも可能である。そのためには、集計回路４の構成を以下のように変更すれば良い。
【００５１】
図７は、本発明の第１の実施形態による集計回路４の別の構成を示すブロック図である。図７の集計回路４の構成要素について説明する。図７の集計回路４は、Ｎ−１個の比較回路４１（ｉ）と、Ｎ−１個のセレクタ４２（ｉ）とを具備している。Ｎ−１個の比較回路４１（ｉ）のそれぞれは、第１および第２の入力部と、出力部とを具備している。Ｎ−１個のセレクタ４２（ｉ）のそれぞれは、第１〜第３の入力部と、出力部とを具備している。
【００５２】
図７の集計回路４の構成要素の接続関係について説明する。第１の比較回路４１（ｉ）の第１および第２の入力部は、Ｃ（１）信号およびＣ（２）信号をそれぞれ入力する。第１のセレクタ４２（１）の第１、第２および第３の入力部は、Ｃ（１）信号、Ｃ（２）信号および第１の比較回路４１（１）の出力信号をそれぞれ入力する。
【００５３】
第２の比較回路４１（２）の第１の入力部は、第１のセレクタ４２（１）の出力信号を入力する。第２の比較回路４１（２）の第２の入力部は、Ｃ（３）信号を入力する。第２のセレクタ４２（２）の第１の入力部は、第１のセレクタ４２（１）の出力信号を入力する。第２のセレクタ４２（２）の第２の入力部は、Ｃ（３）信号を入力する。第２のセレクタ４２（２）の第３の入力部は、第２の比較回路４１（２）の出力信号を入力する。
【００５４】
以下、２＜ｉ＜Ｎ−１の範囲において一般化して説明する。第ｉの比較回路４１（ｉ）の第１の入力部は、第ｉ−１のセレクタ４２（ｉ−１）の出力信号を入力する。第ｉの比較回路４１（ｉ）の第２の入力部は、Ｃ（ｉ＋１）信号を入力する。第ｉのセレクタ４２（ｉ）の第１の入力部は、第ｉ−１のセレクタ４２（ｉ−１）の出力信号を入力する。第ｉのセレクタ４２（ｉ）の第２の入力部は、Ｃ（ｉ＋１）信号を入力する。第ｉのセレクタ４２（ｉ）の第３の入力部は、第２の比較回路４１（ｉ）の出力信号を入力する。
【００５５】
最後に、第Ｎ−１のセレクタ４２（Ｎ−１）は、Ｃｏｕｔ信号を出力する。
【００５６】
図７の集計回路４の動作について説明する。Ｎ−１個の比較回路４１（ｉ）のそれぞれは、入力した２つの信号を比較し、その結果として２つの信号のうちより小さい方を示す信号を、同じ番号を持つセレクタ４２（ｉ）に向けて出力する。Ｎ−１個のセレクタ４２（ｉ）のそれぞれは、対応する比較回路４１（ｉ）から第３の入力部に入力した信号に応じて、第１および第２の入力部から入力した２つの信号のうちより小さい方を、次の番号を持つ比較回路４１（ｉ＋１）に向けて出力する。ただし、セレクタ４２（ｉ）は、無効化されてＣ（ｉ）＝０となっているようなＣ（ｉ）信号は無視して、他方のＣ（ｉ）を選択する必要がある。
【００５７】
図７の集計回路４を用いた場合、半導体集積回路装置１は、チップの最悪性能をＣｏｕｔ信号として検出することが可能となる。あるいは、セレクタ４２（ｉ）が比較回路４１（ｉ）の出力に基づいて大きい方の値を出力するようにしてもよい。このようにすることで、チップの最大性能を検出することができる。
【００５８】
（第２の実施形態）
図８は、本発明の第２の実施形態による半導体集積回路装置１の構成を示すブロック図である。図８の半導体集積回路装置１は、本発明の第１の実施形態の半導体集積回路装置１に以下の変更を加えたものに等しい。すなわち、集計回路４はＣ（ｉ）信号入力部を具備せず、モニタ回路２（ｉ）のＣ（ｉ）信号出力部は制御回路３のＣ（ｉ）信号入力部とだけ接続されている。制御回路３はＲＥＳＥＴ信号出力部を具備せず、モニタ回路２（ｉ）はＲＥＳＥＴ信号入力部を具備しない。制御回路３は、ＣＮＴ信号出力部を具備し、集計回路４はＣＮＴ信号入力部を具備し、制御回路３のＣＮＴ信号出力部は集計回路４のＣＮＴ信号入力部に接続されている。その他の構成要素、接続関係および動作については、本発明の第１の実施形態の場合と同じであるので、さらなる説明を省略する。
【００５９】
図９は、本発明の第２の実施形態によるモニタ回路２（ｉ）の構成を示すブロック図である。図９のモニタ回路２（ｉ）は、本発明の第１の実施形態によるモニタ回路２（ｉ）に、以下の変更を加えたものに等しい。すなわち、カウンタ２０３を省略し、遅延素子２０４のＲＯＯＵＴ信号出力部をＡＮＤゲート２０１の第１の入力部に接続する。図９のモニタ回路２（ｉ）における、その他の構成要素、接続関係および動作については、本発明の第１の実施形態の場合と同じであるので、さらなる説明を省略する。
【００６０】
図１０は、本発明の第２の実施形態による制御回路３の構成を示すブロック図である。図１０の制御回路３は、本発明の第１の実施形態による制御回路３に以下の変更を加えたものに等しい。すなわち、セレクタ３２１の出力部と、比較回路３２２の第２の入力部との間にカウンタ３２５を追加する。ここで、カウンタ３２５は、本発明の第１の実施形態によるカウンタ２０３と同様に、第１の入力部と、ＲＥＳＥＴ信号入力部と、出力部とを具備している。セレクタ３２１の出力部は、カウンタ３２５の第１の入力部に接続されている。制御信号生成回路３１のＲＥＳＥＴ信号出力部は、カウンタ３２５のＲＥＳＥＴ信号入力部に接続されている。カウンタ３２５の出力部は、比較回路３２２の第２の入力部と、制御回路３のＣＮＴ信号出力部とに接続されている。
【００６１】
カウンタ３２５には、２つの機能を有する。カウンタ３２５の第１の機能は、本発明の第１の実施形態によるカウンタ２０３と同じく、リングオシレータ２０２が出力するＲＯＯＵＴ信号がハイ状態になる回数の計測である。カウンタ３２５は、全てのＣ（ｉ）信号の有効性、すなわちＭＩＮ＜Ｃ（ｉ）＜ＭＡＸが満たされるかどうかを確認する間、第１の機能を行う。カウンタ３２５の第２の機能は、Ｃ（ｉ）信号の総和の演算である。Ｃ（ｉ）信号のそれぞれについて有効性が確認された後、有効なＣ（ｉ）信号の平均値を求めるためにその総和が必要となる。制御信号生成回路３１が、ハイ状態である全てのＧ（ｉ）に対応するＣ（ｉ）信号だけをＳＥＬ信号で順次指定することで、カウンタ３２５は有効なＣ（ｉ）信号の総和を演算することが出来る。カウンタ３２５は、有効なＣ（ｉ）信号の総和を、ＣＮＴ信号として、集計回路４に向けて出力する。その他の構成要素、接続関係および動作については、本発明の第１の実施形態の場合と同じであるので、さらなる説明を省略する。
【００６２】
本発明の第２の実施形態による集計回路４は、本発明の第１の実施形態による集計回路４から、比較回路４１（ｉ）およびセレクタ４２（ｉ）を取り除いたものに等しい。すなわち、本発明の第２の実施形態による集計回路４は、本発明の第１の実施形態による平均化回路４０１に等しい。その構成はあまりに単純なので図示を省略する。本発明の第２の実施形態による集計回路４は、すなわち平均化回路４０１は、第１の入力部にＣＮＴ信号を入力する。その他の接続関係および動作は、第１の実施形態と同じであるので、さらなる説明を省略する。
【００６３】
図１１は、本発明の第２の実施形態による半導体集積回路装置１の動作を説明するためのタイムチャートである。図１１のタイムチャートに沿って、本発明の第２の実施形態による半導体集積回路装置１の動作例を説明する。
【００６４】
図１１のタイムチャートは、上から順に、ＲＥＳＥＴ信号と、ＥＮＡＢＬＥ信号と、ＳＥＬ信号と、ＣＮＴ信号とのそれぞれにおける時間変化を表すグラフを示している。図１１のタイムチャートにおいて、横軸は時間経過を示し、縦軸は各信号の強度を示している。
【００６５】
時刻ｔ０は、初期状態を示す。時刻ｔ０において、ＲＥＳＥＴ＝０、ＥＮＡＢＬＥ＝０となっている。このとき、図示しないＧ（ｉ）はハイ状態になっていることが好ましい。
【００６６】
時刻ｔ１にＲＥＳＥＴ信号はハイ状態になり、時刻ｔ２にＲＥＳＥＴ信号はロー状態に戻る。この間に、カウンタ３２５はリセットされて、ＣＮＴ＝０となる。
【００６７】
時刻ｔ３より前に、制御信号生成回路３１は、いずれかのモニタ回路２（ｉ）を選択するＳＥＬ信号を出力する。
【００６８】
時刻ｔ３にＥＮＡＢＬＥ信号はハイ常態になり、ｔ４にＥＮＡＢＬＥ信号はロー状態に戻る。時刻７３から時刻ｔ４までの間に、全てのモニタ回路２（ｉ）においてリングオシレータ２０２は発振する。リングオシレータ２０２が出力するＲＯＯＵＴ信号は、ハイ状態のＧ（ｉ）信号を入力するＡＮＤゲート２０１を介して、モニタ回路２（ｉ）からＣ（ｉ）信号として出力される。このとき、ＳＥＬ信号で選択された１つのモニタ回路２（ｉ）が出力するＣ（ｉ）信号だけが、カウンタ３２５によってパルス数を計測される。
【００６９】
時刻ｔ４にリングオシレータ２０２の発振が終了し、カウンタ３２５のカウント数はＴ／ＴＲＯＳＣとなる。ここで、Ｔは時刻ｔ３から時刻ｔ４までの時間を示し、ＴＲＯＳＣはリングオシレータ２０２の発振周期を示す。
【００７０】
時刻ｔ４の後、制御信号生成回路３１がＣＭＰのロー状態とハイ状態を切り替えることで、比較回路３２２はＣ（ｉ）をＭＩＮまたはＭＡＸと比較する。ＭＡＸ＜Ｃ（ｉ）またはＣ（ｉ）＜ＭＩＮの結果が得られた場合、そのＣ（ｉ）信号を出力したモニタ回路２（ｉ）は不良と判定される。不良と判定されたモニタ回路２（ｉ）を無効化するために、制御信号生成回路３１がＧ（ｉ）をロー状態にする。
【００７１】
以降、制御信号生成回路３１はＳＥＬ信号を適宜変更して、上記の不良検出を全てのモニタ回路２（ｉ）について繰り返す。例えば、時刻ｔ５および時刻ｔ６は、時刻ｔ１および時刻ｔ３にそれぞれ対応する。
【００７２】
次に、時刻ｔ７に、制御信号生成回路３１がＲＥＳＴ信号をハイ状態にして、カウンタ３２５がリセットする。なお、時刻ｔ８以降、ＲＥＳＥＴ信号をハイ状態にする必要は無い。その後、制御信号生成回路３１は全てのモニタ回路２（ｉ）を１つずつＳＥＬ信号で選択しつつ、ＥＮＡＢＬＥ信号のハイ状態およびロー状態を繰り返し切り替える。ＥＮＡＢＬＥ信号が上記と同じＴの期間だけハイ状態になっている間、全てのリングオシレータ２０２が発振し、カウンタ３２５はＳＥＬ信号で選択されたモニタ回路のＣ（ｉ）信号のパルス数をカウントする。最終的には、有効と判定された、すなわちＧ（ｉ）信号がハイ状態のままになっている全てのモニタ回路２（ｉ）について、Ｃ（ｉ）信号のパルス数がカウントされる。その間、途中でリセットされないので、カウンタ３２５が出力するＣＮＴ信号は、有効なモニタ回路２（ｉ）のＣ（ｉ）信号のパルス数の総和に等しくなる。
【００７３】
最後に、集計回路４が、ＣＮＴ信号の数値を、有効なモニタ回路２（ｉ）の総数を示すＭ信号の数値で除算することで、有効なモニタ回路２（ｉ）のＣ（ｉ）信号の平均値が得られる。ここで、第１の実施形態と同様、Ｍ個の有効モニタ回路２（ｉ）のうち、２のべき乗となる数だけ扱って残りを無視することで、除算の代わりにシフト演算を行っても良い。
【００７４】
本発明の第２の実施形態でも、本発明の第１の実施形態と同様に、チップ内の複数個所に設置されたモニタ回路によって、チップ内の性能ばらつきを平均化した値を検出することが出来る。また、本発明の第１の実施形態と同様に、異常な値を示すモニタ回路２（ｉ）を排除した残りのモニタ回路２（ｉ）でモニタ動作を行うため、チップの性能を高精度にモニタすることが出来る。さらに、本発明の第２の実施形態では、必要となるカウンタ３２５の数が１つだけなので、本発明の第１の実施形態の場合よりも、半導体集積回路装置１の面積を節約することが出来る。
【００７５】
（第３の実施形態）
図１２は、本発明の第３の実施形態による半導体集積回路装置１の構成を示すブロック図である。図１２の半導体集積回路装置１は、本発明の第１の実施形態による半導体集積回路装置１に、以下の変更を加えたものに等しい。すなわち、制御回路３は、Ｍ信号出力部を具備せず、集計回路４は、Ｍ信号入力部を具備しない。また、制御回路３は、Ｃｏｕｔ信号入力部を具備しており、集計回路４のＣｏｕｔ信号出力部は制御回路３のＣｏｕｔ信号入力部に接続されている。その他の構成要素、接続関係および動作については、本発明の第１の実施形態の場合と同じであるので、さらなる説明を省略する。
【００７６】
本発明の第３の実施形態によるモニタ回路２（ｉ）の構成は、本発明の第１の実施形態の場合と同じであるので、さらなる説明および図示を省略する。
【００７７】
図１３は、本発明の第３の実施形態による制御回路３の構成を示すブロック図である。図１３の制御回路３は、本発明の第１の実施形態による制御回路３に、以下の変更を加えたものに等しい。すなわち、本発明の第３の実施形態による制御回路３は、シフタ３２４Ａおよびシフタ３２４Ｂをさらに具備している。シフタ３２４Ａは、Ｃｏｕｔ信号入力部と、ＭＡＸ信号出力部とを具備している。シフタ３２４Ｂは、Ｃｏｕｔ信号入力部と、ＭＩＮ信号出力部とを具備している。レジスタ３２３は、ＭＡＸ信号入力部と、ＭＩＮ信号入力部とを、さらに具備している。
【００７８】
シフタ３２４Ａおよびシフタ３２４ＢのＣｏｕｔ信号入力部は、制御回路３のＣｏｕｔ信号入力部に接続されている。シフタ３２４ＡのＭＡＸ信号入力部は、レジスタ３２３のＭＡＸ信号入力部に接続されている。シフタ３２４ＢのＭＩＮ信号入力部は、レジスタ３２３のＭＩＮ信号入力部に接続されている。
【００７９】
本発明の第１、第２の実施形態において、レジスタ３２３に格納されていたＭＡＸ信号およびＭＩＮ信号の値は固定値だったが、本発明の第３の実施形態では、ＭＡＸ信号およびＭＩＮ信号の値が、集計回路４が出力するＣｏｕｔ信号の値に応じて変化する。ここでは、例として、ＭＡＸ＝２×Ｃｏｕｔ、ＭＩＮ＝Ｃｏｕｔ／２、とする。Ｃｏｕｔ信号は、２進数値なので、シフタ３２４Ａは、Ｃｏｕｔ信号を１桁分上位にシフトすることでＭＡＸ信号を生成出来る。同様に、シフタ３２４Ｂは、Ｃｏｕｔ信号を１桁分下位にシフトすることでＭＩＮ信号を生成出来る。その他の構成要素、接続関係および動作については、本発明の第１の実施形態の場合と同じであるので、さらなる説明を省略する。
【００８０】
なお、ＭＡＸ信号およびＭＩＮ信号の値は、Ｃｏｕｔの２倍および１／２倍以外の値であっても構わない。ただし、その場合は、シフタ３２４Ａおよびシフタ３２４Ｂを一般的な演算回路などに置き換える必要がある。
【００８１】
図１４は、本発明の第３の実施形態による反動板装置１の動作を説明するためのタイムチャートである。図１４のタイムチャートは、上から順に、ＲＥＳＥＴ信号、ＥＮＡＢＬＥ信号、ＲＯＯＵＴ信号、Ｃ（ｉ）信号、Ｇ（ｉ）信号、ＳＥＬ信号、ＣＭＰ信号およびＣｏｕｔ信号の時間変化を示すグラフを具備している。図１４のタイムチャートの各グラフにおいて、横方向は時間経過を示し、縦方向は各信号の強度を示している。
【００８２】
図１４のタイムチャートにおいて、時刻ｔ０から時刻ｔ７までの動作は、本発明の第１の実施形態の場合と同じである。この間に、モニタ回路２（ｉ）の一部が不良と判定されてＧ（ｉ）＝０となった場合は、Ｃｏｕｔ信号の値にも変化が起こるので、時刻ｔ０から時刻ｔ７までの動作を時刻ｔ８から繰り返す。最終的に、変化が起こらなくなったときのＣｏｕｔ信号の値を、有効なモニタ回路のＣ（ｉ）信号の値の平均値とする。
【００８３】
このように、本発明の第１の実施形態による半導体集積回路装置１を用いれば、チップ内の性能ばらつきを平均化した値を検出することが出来る。これは、チップ内のそれぞれ異なる個所に設置された複数のモニタ回路２（ｉ）が互いに独立して性能評価を行うからである。さらに、異常な値を示すモニタ回路２（ｉ）を排除した残りのモニタ回路２（ｉ）でモニタ動作を行うため、チップの性能を高精度にモニタすることが出来る。また、不良を判定する閾値を各モニタ回路の平均値から算出しているため、予め閾値を定める必要が無い。
【００８４】
（第４の実施形態）
図１５は、本発明の第４の実施形態による半導体集積回路装置１の構成を示すブロック図である。図１５の半導体集積回路装置１の構成要素について説明する。図１５の半導体集積回路装置１は、モニタ回路２と、制御回路３とを具備している。モニタ回路２は、ＲＥＳＥＴ信号入力部と、ＥＮＡＢＬＥ信号入力部と、ｍ個のＢＰＳＥＬ（ｉ）信号入力部と、ＣＮＴ信号出力部とを具備している。制御回路３は、ＣＮＴ信号入力部と、ＲＥＳＥＴ信号出力部と、ＥＮＡＢＬＥ信号出力部と、ＲＥＳＥＴ信号出力部と、ｍ個のＢＰＳＥＬ（ｉ）信号出力部とを具備している。なお、ｍは、２以上の所定の整数であり、その意味ついては後述する。また、ここで、「ｉ」は１〜ｍの範囲に含まれる任意の整数とする。
【００８５】
図１５の半導体集積回路装置１は、図示しない集計回路４をさらに具備していることが好ましい。この集計回路４の構成は、本発明の第３の実施形態の場合と同じであることが好ましい。
【００８６】
図１５の半導体集積回路装置の接続関係について説明する。制御回路３のＲＥＳＥＴ信号出力部、ＥＮＡＢＬＥ信号出力部およびｍ個のＢＰＳＥＬ（ｉ）信号出力部は、モニタ回路２のＲＥＳＥＴ信号入力部、ＥＮＡＢＬＥ信号入力部およびｍ個のＢＰＳＥＬ（ｉ）信号入力部に、それぞれ接続されている。モニタ回路２のＣＮＴ信号出力部は、制御回路３のＣＮＴ信号入力部は、モニタ回路２のＣＮＴ信号出力部が接続されている。
【００８７】
モニタ回路２のＣＮＴ信号出力部は、図示しない集計回路４のＣＮＴ信号入力部に接続されていることが好ましい。
【００８８】
図１６は、本発明の第４の実施形態によるモニタ回路２の構成を示すブロック図である。図１６のモニタ回路２の構成要素について説明する。図１６のモニタ回路２は、リングオシレータ２０２と、カウンタ２０３とを具備している。リングオシレータ２０２は、ＥＮＡＢＬＥ信号入力部と、ＮＡＮＤゲート２０５と、ｍ個の遅延素子２０（ｉ）と、ｍ個の後方セレクタ２１（ｉ）と、ｍ個の前方セレクタ２２（ｉ）と、ＲＯＯＵＴ信号出力部とを具備している。カウンタ２０３は、ＲＯＯＵＴ信号入力部と、ＲＥＳＥＴ信号入力部と、ＣＮＴ信号出力部とを具備している。ＮＡＮＤゲート２０５は、ＥＮＡＢＬＥ信号入力部と、ＲＯＯＵＴ信号入力部と、出力部とを具備している。前方セレクタ２２（ｉ）は、第１の入力部と、ＢＰＳＥＬ（ｉ）信号入力部と、第１および第２の出力部とを具備している。遅延素子２０（ｉ）は、入力部と、出力部とを具備している。後方セレクタ２１（ｉ）は、第１および第２の入力部と、ＢＰＳＥＬ（ｉ）信号入力部と、出力部とを具備している。
【００８９】
図１６のモニタ回路２の接続関係について説明する。モニタ回路２のＥＮＡＢＬＥ信号入力部は、リングオシレータ２０２のＥＮＡＢＬＥ信号入力部に接続されている。リングオシレータ２０２のＥＮＡＢＬＥ信号入力部は、ＮＡＮＤゲート２０５のＥＮＡＢＬＥ信号入力部に接続されている。ＮＡＮＤゲート２０５の出力部は、第１の前方セレクタ２２（１）の第１の入力部に接続されている。
第１の前方セレクタ２２（１）の第１の出力部は、第１の後方セレクタ２１（１）の第１の入力部に接続されている。第１の前方セレクタ２２（１）の第２の出力部は、第１の遅延素子２０（１）の入力部に接続されている。第１の遅延素子２０（１）の出力部は、第１の後方セレクタ２１（１）の第２の入力部に接続されている。第１の後方セレクタ２１（１）の出力部は、第２の前方セレクタ２２（２）の第１の入力部に接続されている。
【００９０】
以下同様に、添え字ｉで一般化して説明すると、第ｉの前方セレクタ２２（ｉ）の第１の出力部は、第ｉの後方セレクタ２１（ｉ）の第１の入力部に接続されている。第ｉの前方セレクタ２２（ｉ）の第２の出力部は、第ｉの遅延素子２０（ｉ）の入力部に接続されている。第ｉの遅延素子２０（ｉ）の出力部は、第ｉの後方セレクタ２１（ｉ）の第２の入力部に接続されている。第ｉの後方セレクタ２１（ｉ）の出力部は、第ｉ＋１の前方セレクタ２２（ｉ＋１）の第１の入力部に接続されている。また、第ｉの前方セレクタ２２（ｉ）および第ｉの後方セレクタ２１（ｉ）のＢＰＳＥＬ（ｉ）信号入力部は、モニタ回路２のＢＰＳＥＬ（ｉ）信号入力部に接続されている。
【００９１】
最後に、第ｍの前方セレクタ２２（ｍ）の第１の出力部は、第ｍの後方セレクタ２１（ｍ）の第１の入力部に接続されている。第ｍの前方セレクタ２２（ｍ）の第２の出力部は、第ｍの遅延素子２０（ｍ）の入力部に接続されている。第ｍの遅延素子２０（ｍ）の出力部は、第ｍの後方セレクタ２１（ｍ）の第２の入力部に接続されている。第ｍの後方セレクタ２１（ｍ）の出力部は、リングオシレータ２０２のＲＯＯＵＴ信号出力部と、ＮＡＮＤゲート２０５のＲＯＯＵＴ信号入力部とに接続されている。リングオシレータ２０２のＲＯＯＵＴ信号出力部は、カウンタ２０３のＲＯＯＵＴ信号入力部に接続されている。カウンタ２０３のＲＥＳＥＴ信号入力部は、モニタ回路２のＲＥＳＥＴ信号入力部に接続されている。カウンタ２０３のＣＮＴ信号出力部は、半導体集積回路装置１のＣＮＴ信号出力部に接続されている。
【００９２】
図１６のモニタ回路２の動作について説明する。前方セレクタ２２（ｉ）と、後方セレクタ２１（ｉ）との間には、遅延素子２０（ｉ）を通る第１の経路と、遅延素子２０（ｉ）をバイパスする第２の経路とがある。前方セレクタ２２（ｉ）および後方セレクタ２１（ｉ）は、ＢＰＳＥＬ（ｉ）信号に応じて入力部および出力部の接続を切り替えることで、これら第１および第２の経路を切り替える。具体的には、ＢＰＳＥＬ（ｉ）信号がハイ状態であれば遅延素子２０（ｉ）を通る経路が選択され、ＢＰＳＥＬ（ｉ）信号がロー状態であれば遅延素子２０（ｉ）はバイパスされる。
【００９３】
ＢＰＳＥＬ（ｉ）は、後述するように、一度に１つのｉだけでロー状態になり、その他のｉではハイ状態になる。すなわち、一度にバイパスされる遅延素子２０（ｉ）は１つだけである。リングオシレータ２０２は、ＥＮＡＢＬＥ信号がハイ状態になると、残りのｍ−１個の遅延素子２０（ｉ）が直列に接続された状態で発振する。
【００９４】
カウンタ２０３は、リングオシレータ２０２が出力するＲＯＯＵＴ信号のパルス数をカウントする。カウンタ２０３のカウントは、ＲＥＳＥＴ信号がハイ状態になることでリセットされる。
【００９５】
図１７は、本発明の第４の実施形態による制御回路３の構成を示すブロック図である。図１７の制御回路３は、本発明の第１の実施形態による制御回路３に、以下の変更を加えたものに等しい。すなわち、制御信号生成回路３１は、ＳＥＬ信号出力部およびＧ（ｉ）信号出力部を具備せず、代わりにＢＰＳＥＬ（ｉ）信号出力部を具備している。不良検出回路３２は、セレクタ３２１を具備しない。比較回路３２２は、第２の入力部を具備せず、代わりにＣＮＴ信号入力部を具備している。
【００９６】
制御信号生成回路３１は、ＢＰＳＥＬ（ｉ）信号を切り替えることでバイパスされる遅延素子２０（ｉ）を順次切り替える。比較回路３２２は、ＣＮＴ信号を入力し、セレクタ３２０から入力するＭＡＸ信号またはＭＩＮ信号とＣＮＴ信号との比較を行い、その結果を制御信号生成回路３１に向けて出力する。図１７の制御回路３の、その他の構成要素、接続関係および動作は、本発明の第１の実施形態の場合と同じであるので、さらなる説明を省略する。
【００９７】
図１８は、本発明の第４の実施形態による半導体集積回路装置１の動作を説明するためのタイムチャートである。図１８のタイムチャートは、上から順に、ＲＥＳＥＴ信号、ＥＮＡＢＬＥ信号、ＲＯＯＵＴ信号、ＣＮＴ信号、ＢＰＳＥＬ（ｉ）信号およびＣＭＰ信号のグラフを示している。図１８のグラフのそれぞれにおいて、横軸は時間経過を示し、縦軸は各信号の強度を示している。
【００９８】
時刻ｔ０は、初期状態であり、ＲＥＳＥＴ＝０、ＥＮＡＢＬＥ＝０となっている。時刻ｔ１にＲＥＳＥＴ信号がハイ状態になり、カウンタ２０３のカウントがリセットされる。時刻ｔ２にＲＥＳＥＴ信号がロー状態に戻る。
【００９９】
時刻ｔ３から時刻ｔ４までの時間Ｔにおいて、ＥＮＡＢＬＥ信号がハイ状態となり、この期間だけリングオシレータ２０２が発振する。リングオシレータ２０２の発振周期をＴＲＯＳＣと置くと、時刻ｔ４におけるカウンタ２０３のカウントは、ＴをＴＲＯＳＣで除算した商となる。ただし、本発明の第１の実施形態の場合と同様に、除算の余りを無視して、以降、Ｔ／ＴＲＯＳＣと記す。
【０１００】
カウンタ２０３のカウントは、ＣＮＴ信号として比較回路３２２に送られる。セレクタ３２０は、レジスタ３２３から供給されるＭＡＸ信号およびＭＩＮ信号のうち、制御信号生成回路３１が出力するＣＭＰ信号がロー状態ならＭＩＮ信号を、同じくＣＭＰ信号がハイ状態ならＭＡＸ信号を、比較回路３２２に伝達する。比較回路３２２は、ＭＡＸ信号またはＭＩＮ信号の値と、ＣＮＴ信号の値とを比較して、その結果を制御信号生成回路３１に向けて出力する。
【０１０１】
ここで、比較結果としてＭＩＮ＞ＣＮＴまたはＣＮＴ＞ＭＡＸが得られた場合は、リングオシレータ２０２として動作した遅延素子２０（ｉ）のいずれかに不良品が含まれていることになる。この場合、制御信号生成回路３１がＰＳＥＬ（ｉ）信号の値を切り替えることで、リングオシレータ２０２内部で倍パスされる遅延素子２０を切り替える。
【０１０２】
その後、比較結果がＭＩＮ＜ＣＮＴ＜ＭＡＸとなるまで、時刻ｔ１から時刻ｔ６までの動作を、バイパスされる遅延素子２０（ｉ）を切り替えながら繰り返す。
【０１０３】
時刻ｔ７は、ＢＰＳＥＬ（ｉ）信号が切り替わらなくなった時点、すなわち比較結果がＭＩＮ＜ＣＮＴ＜ＭＡＸとなった時点を示す。このときのＣＮＴ信号の値が、モニタ出力となる。
【０１０４】
以上のように、本発明の第４の実施形態による半導体集積回路装置１を用いると、モニタ回路２のリングオシレータ２０２に含まれる複数の遅延素子２０（ｉ）のうち、遅延時間が異常なものをバイパスすることが出来る。その結果、チップの性能を高精度にモニタすることが出来る。
【０１０５】
図１９は、本発明の第４の実施形態によるモニタ回路２の別の構成を示すブロック図である。図１９のモニタ回路２は、本発明の第４の実施形態による図１７のモニタ回路２に、以下の変更を加えたものに等しい。すなわち、前方セレクタ２２（ｉ）を取り除き、ＮＡＮＤゲート２０５の出力部および最後段以外の後方セレクタ２１（ｉ）の出力部を、最前段または次段のセレクタ（ｉ＋１）および遅延素子（ｉ＋１）の入力部に常時接続する。その他の構成要素、接続関係および動作については、図１７の場合と同じであるので、さらなる説明を省略する。
【０１０６】
図１９の場合、バイパスされる遅延素子２０（ｉ）も動作するため、その分の消費電力が大きくなるが、省略された前方セレクタ２２（ｉ）の分だけチップ面積を小さくすることが出来る。さらに、遅延素子２０（ｉ）の総数ｍが大きいほど、消費電力のオーバーヘッドの割合も小さくすることが出来る。
【０１０７】
なお、上記の説明では、一度にバイパス出来る遅延素子２０（ｉ）の数を１つとしていたが、制御信号生成回路３１がＢＰＳＥＬ（ｉ）を適宜に出力することによって、複数の遅延素子２０（ｉ）をバイパスする構成とすることも可能である。
【０１０８】
（第５の実施形態）
図２０は、本発明の第５の実施形態による半導体集積回路装置１の構成を示すブロック図である。図２０の半導体集積回路装置１は、本発明の第４の実施形態による半導体集積回路装置１に、以下の変更を加えたものに等しい。すなわち、制御回路３は、ＴＥＳＴ信号出力部およびＳＥＬ信号出力部をさらに具備している。モニタ回路２は、ＴＥＳＴ信号入力部およびＳＥＬ信号入力部をさらに具備している。制御回路３のＴＥＳＴ信号出力部およびＳＥＬ信号出力部は、モニタ回路２のＴＥＳＴ信号入力部およびＳＥＬ信号入力部にそれぞれ接続されている。その他の構成要素、接続関係および動作については、本発明の第４の実施形態の場合と同じであるので、さらなる説明を省略する。
【０１０９】
なお、本発明の第５の実施形態による半導体集積回路装置１でも、本発明の第４の実施形態の場合と同様に、モニタ回路２のＣＮＴ信号出力部の後段に、本発明の第３の実施形態と同様の図示しない集計回路４が接続されていることが望ましい。
【０１１０】
図２１は、本発明の第５の実施形態によるモニタ回路２の構成を示すブロック図である。図２１のモニタ回路２の構成要素について説明する。図２１のモニタ回路２は、ＮＡＮＤゲート２０５と、Ｎ個のリングオシレータ２３（ｉ）と、セレクタ２０１と、カウンタ２０３とを具備している。なお、ここでも「ｉ」は１〜Ｎの範囲に含まれる整数を意味する。
【０１１１】
Ｎ個のリングオシレータ２３（ｉ）のそれぞれは、ＮＡＮＤゲート２０５（ｉ）と、前方セレクタ２２（ｉ）と、後方セレクタ２１（ｉ）とを具備している。
【０１１２】
ＮＡＮＤゲート２０５およびＮＡＮＤゲート２０５（ｉ）のそれぞれは、第１の入力部と、ＥＮＡＢＬＥ信号入力部と、出力部とを具備している。前方セレクタ２２（ｉ）のそれぞれは、第１および第２の入力部と、ＴＥＳＴ信号入力部と、出力部とを具備している。遅延素子２０（ｉ）のそれぞれは、入力部と、出力部とを具備している。後方セレクタ２１（ｉ）のそれぞれは、第１および第２の入力部と、ＢＰＳＥＬ（ｉ）信号入力部と、出力部とを具備している。セレクタ２０１は、Ｎ個の第ｉの入力部と、ＳＥＬ信号入力部と、出力部とを具備している。カウンタ２０３は、第１の入力部と、ＲＥＳＥＴ信号入力部と、ＣＮＴ信号出力部とを具備している。
【０１１３】
図２１のモニタ回路２の接続関係について説明する。ＮＡＮＤゲート２０５およびＮＡＮＤゲート２０５（ｉ）のＥＡＮＢＬＥ信号入力部は、モニタ回路２のＥＮＡＢＬＥ信号入力部に接続されている。セレクタ２０１のＳＥＬ信号入力部は、モニタ回路２のＥＮＡＢＬＥ信号入力部に接続されている。カウンタ２０３のＲＥＳＥＴ信号入力部およびＣＮＴ信号出力部は、モニタ回路２のＲＥＳＥＴ信号入力部およびＣＮＴ信号出力部に、それぞれ接続されている。Ｎ個のＮＡＮＤゲート２０５（ｉ）のそれぞれのＥＮＡＢＬＥ信号入力部は、モニタ回路２のＥＮＡＢＬＥ信号入力部に接続されている。Ｎ個の前方セレクタ２２（ｉ）のそれぞれのＴＥＳＴ信号入力部は、モニタ回路２のＴＥＳＴ信号入力部に接続されている。Ｎ個の後方セレクタ２２（ｉ）のそれぞれのＢＰＳＥＬ（ｉ）信号入力部は、モニタ回路２のＢＰＳＥＬ（ｉ）信号入力部に接続されている。
【０１１４】
ＮＡＮＤゲート２０５の出力部は、第１の前方セレクタ２２（１）の第１の入力部に接続されている。第１のＮＡＮＤゲート２０５（１）の出力部は、第１の前方セレクタ２２（１）の第２の入力部に接続されている。第１の前方セレクタ２２（１）の出力部は、第１の遅延素子２０（１）の入力部と、第１の後方セレクタ２１（１）の第１の入力部とに接続されている。第１の遅延素子２０（１）の出力部は、第１の後方セレクタ２１（１）の第２の入力部に接続されている。第２の後方セレクタ２１（１）の出力部は、第１のＮＡＮＤゲート２０５（１）の第１の入力部と、セレクタ２０１の第１の入力部と、第２の前方セレクタ２２（２）の第１の入力部とに接続されている。
【０１１５】
以下同様に、２〜Ｎ−１の範囲に含まれるｉで一般化すると、第ｉのＮＡＮＤゲート２０５（ｉ）の出力部は、第ｉの前方セレクタ２２（ｉ）の第２の入力部に接続されている。第ｉの前方セレクタ２２（ｉ）の出力部は、第ｉの遅延素子２０（ｉ）の入力部と、第ｉの後方セレクタ２１（ｉ）の第１の入力部とに接続されている。第ｉの遅延素子２０（ｉ）の出力部は、第ｉの後方セレクタ２１（ｉ）の第２の入力部に接続されている。第ｉの後方セレクタ２１（ｉ）の出力部は、第ｉのＮＡＮＤゲート２０５（ｉ）の第１の入力部と、セレクタ２０１の第１の入力部と、第ｉ＋１の前方セレクタ２２（ｉ＋１）の第１の入力部とに接続されている。
【０１１６】
最後に、第ＮのＮＡＮＤゲート２０５（Ｎ）の出力部は、第Ｎの前方セレクタ２２（Ｎ）の第２の入力部に接続されている。第Ｎの前方セレクタ２２（Ｎ）の出力部は、第Ｎの遅延素子２０（Ｎ）の入力部と、第Ｎの後方セレクタ２１（Ｎ）の第１の入力部とに接続されている。第Ｎの遅延素子２０（Ｎ）の出力部は、第Ｎの後方セレクタ２１（Ｎ）の第２の入力部に接続されている。第Ｎの後方セレクタ２１（Ｎ）の出力部は、第ＮのＮＡＮＤゲート２０５（Ｎ）の第１の入力部と、セレクタ２０１の第１の入力部と、第１の前方セレクタ２２（１）の第１の入力部とに接続されている。また、セレクタ２０１の出力部は、カウンタ２０３の第１の入力部に接続されている。
【０１１７】
図２１のモニタ回路２の動作について説明する。
図２１のモニタ回路２は、ＴＥＳＴ信号に応じて切り替わる２つの状態、すなわちテスト状態およびモニタ状態、を有する。本発明の第５の実施形態による半導体集積回路装置１では、テスト状態と、モニタ状態とを、以下のように定義する。
【０１１８】
まず、ＴＥＳＴ信号がハイ状態である時には、前方セレクタ２２（ｉ）の第２の入力部および出力部が導通し、遅延素子２０（ｉ）の出力部が入力部にＮＡＮＤゲート２０５（ｉ）を介して接続され、Ｎ個のリングオシレータ２３（ｉ）が独立に動作する。図２１のモニタ回路２のこの状態を、テスト状態と呼ぶ。
【０１１９】
次に、ＴＥＳＴ信号がロー状態である時には、前方セレクタ２２（ｉ）の第１の入力部および出力部が導通して、Ｎ個の遅延素子２０（ｉ）が番号順に直列に接続される。Ｎ個の遅延素子２０（ｉ）は、さらに、ＮＡＮＤゲート２０５を介してリング状に接続されて、単独のリングオシレータとして動作する。図２１のモニタ回路２のこの状態を、モニタ状態と呼ぶ。
【０１２０】
モニタ状態において、Ｎ個の遅延素子２０（ｉ）は、対応するＢＰＳＥＬ（ｉ）信号に応じて、それぞれ独立にバイパスされる。すなわち、ＢＰＳＥＬ（ｉ）がロー状態であるときは、後方セレクタ２１（ｉ）の第１の入力部および出力部が接続され、すなわち、前方セレクタ２２（ｉ）の出力部が後方セレクタ２（ｉ）の出力部に接続される。反対に、ＢＰＳＥＬ（ｉ）がハイ状態のときは、後方セレクタ２１（ｉ）の第２の入力部および出力部が接続され、すなわち、遅延素子２０（ｉ）の出力部が後方セレクタ２１（ｉ）に接続される。
【０１２１】
図２２は、本発明の第５の実施形態による制御回路３の構成を示すブロック図である。図２２の制御回路３は、本発明の第４の実施形態による制御回路３に、以下の変更絵加えたものに等しい。すなわち、制御信号生成回路３１は、ＳＥＬ信号出力部およびＴＥＳＴ信号出力部をさらに具備し、ＳＥＬ信号およびＴＥＳＴ信号をさらに生成する。図２２の制御回路３における、その他の構成要素、接続関係および動作については、本発明の第４の実施形態の場合と同じであるので、さらなる説明を省略する。
【０１２２】
図２３は、本発明の第５の実施形態による半導体集積回路装置１の動作について説明するためのフローチャートである。図２３のフローチャートは、上から順に、ＲＥＳＥＴ信号、ＥＮＡＢＬＥ信号、ＲＯＯＵＴ信号、ＣＮＴ信号、ＢＰＳＥＬ（ｉ）信号、ＳＥＬ信号およびＴＥＳＴ信号の時間変化を示すグラフを有している。これらのグラフにおいて、横軸は時間経過を示し、縦軸は各信号の強度を示している。
【０１２３】
時刻ｔ０は、初期状態であり、ＲＥＳＴ＝０、ＥＮＡＢＬＥ＝０、ＴＥＳＴ＝１となっている。以降、時刻ｔ８にＴＥＳＴ信号がロー状態になるまで、本発明の第５の実施形態による半導体集積回路装置１はテスト状態で動作する。また、１〜Ｎの範囲に含まれる全てのｉにおいて、ＢＰＳＥＬ（ｉ）＝１となっている。
【０１２４】
時刻ｔ１にＲＥＳＥＴ信号がハイ状態になり、カウンタ２０３のカウントがリセットされる。時刻ｔ２にＲＥＳＥＴ信号はロー状態に戻る。
【０１２５】
時刻ｔ３において、ＳＥＬ信号の値は１となる。これは、Ｎ個のリングオシレータ２３（ｉ）の中から第１のリングオシレータ２３（１）を指定するものである。時刻ｔ３から時刻ｔ４までの時間Ｔにおいて、ＥＮＡＢＬＥ信号がハイ状態となり、この期間だけリングオシレータ２３（１）が発振する。ここで、他のリングオシレータ２３（ｉ）が同時に発振していても構わない。
【０１２６】
リングオシレータ２３（１）の出力信号は、セレクタ２０１を介してカウンタ２０３に供給される。カウンタ２０３は、リングオシレータ２３（１）の出力信号における発振回数をカウントし、ＣＮＴ信号として出力する。ここで、リングオシレータ２３（１）の発振周期をＴＲＯＳＣ１と置くと、時刻ｔ５におけるＣＮＴ信号の値は、ＴをＴＲＯＳＣ１で除算した商となる。ただし、本発明の第１の実施形態の場合と同様に、除算の余りを無視して、以降、Ｔ／ＴＲＯＳＣ１と記す。
【０１２７】
ＣＮＴ信号は、不良検出回路３２に送られて、本発明の他の実施形態と同様に、ＭＡＸ信号およびＭＩＮ信号のそれぞれと比較される。ＣＮＴ信号の値が不良と判定された場合は、時刻ｔ６において、ＢＰＳＥＬ（１）がロー状態になる。
【０１２８】
また、時刻ｔ６において、ＳＥＬ信号の値は２となり、第２のリングオシレータ２３（２）が指定される。以下同様に、ＳＥＬ信号が順次切り替わり、Ｎ個全てのリングオシレータ２３（ｉ）のそれぞれについて、時刻ｔ１から時刻ｔ６までの動作が繰り返される。
【０１２９】
全てのリングオシレータ２３（ｉ）について判定が完了すると、時刻ｔ７において、ＳＥＬ信号の値はＮに設定される。その後、時刻ｔ８において、ＴＥＳＴ信号がロー状態になり、本発明の第５の実施形態による半導体集積回路装置１はモニタ状態に移行する。時刻ｔ９から時刻ｔ１０までの間、ＢＰＳＥＬ（ｉ）がハイ状態の、すなわち有効と判定された、全ての遅延素子２０（ｉ）が直列に接続された１つのリングオシレータについて、時刻ｔ１から時刻ｔ５までの動作を行う。
【０１３０】
時刻ｔ１０以降において、カウンタ２０３が出力するＣＮＴ信号と、ハイ状態であるＢＰＳＥＬ（ｉ）の数、すなわち有効な遅延素子２０（ｉ）の総数を示すＭ信号とが、図示しない集計回路４に供給される。集計回路４は、ＣＮＴ／Ｍを算出して出力する。
【０１３１】
以上のように、本発明の第５の実施形態の半導体集積回路装置１を用いることにより、モニタ回路２に含まれるリングオシレータから異常な遅延時間を示す遅延素子２０（ｉ）を排除することで、チップの性能を高精度にモニタすることができる。また、本発明の第５の実施形態では各遅延素子２０（ｉ）についてあらかじめ個別に正常か不良かの判定を行うため、異常な特性を示す遅延素子２０（ｉ）が複数存在する場合でも容易に不良箇所を検出して排除することができる。
【０１３２】
図２４は、本発明の第５の実施形態のモニタ回路２の別の構成を示すブロック図である。図２４のモニタ回路２は、図２１のモニタ回路２に、以下の変更を加えたものに等しい。すなわち、セレクタ２０１の後段に配置されていたカウンタ２０３を取り除き、代わりに、Ｎ個のカウンタ２３０（ｉ）を各リングオシレータ２３（ｉ）の出力部およびセレクタ２０１の入力部の間に配置する。
【０１３３】
こうすることで、Ｎ個の遅延素子２０（ｉ）の遅延時間を同時に計測することが可能となる。図２５は、本発明の第５の実施形態の半導体集積回路装置１の、図２４のモニタ回路２を用いた場合の動作について説明するためのタイムチャートである。図２５のタイムチャートは、図２３のタイムチャートに、次の変更を加えたものに等しい。すなわち、図２５のタイムチャートの場合は、時刻ｔ３から時刻ｔ４までＥＮＡＢＬＥ＝１とした後は、時刻ｔ６から時刻ｔ７まで、ＳＥＬ信号を切り替えるだけで各遅延素子２０（ｉ）の不良判定を順次行うことができ、評価時間を短縮することが出来る。
【０１３４】
図２４のモニタ回路２および図２５のタイムチャートの、その他の構成要素、接続関係および動作については、図２１および図２３の場合と同じであるので、さらなる詳細な説明を省略する。
【０１３５】
（第６の実施形態）
図２６は、本発明の第６の実施形態による半導体集積回路装置１の構成を示すブロック図である。図２６の半導体集積回路装置１は、本発明の第１の実施形態による半導体集積回路装置１に、以下の変更を加えたものに等しい。すなわち、本発明の第６の実施形態による半導体集積回路装置１は、チップと、電圧制御回路５と、電圧供給回路６とを具備している。ここで、チップは、本発明の第１の実施形態による半導体集積回路装置１の構成要素を具備している。
【０１３６】
チップは、電圧入力部と、Ｃｏｕｔ信号出力部とを具備している。電圧制御回路５は、Ｃｏｕｔ信号入力部と、制御信号出力部とを具備している。電圧供給回路６は、制御信号入力部と、電圧出力部とを具備している。
【０１３７】
集計回路４のＣｏｕｔ信号出力部は、チップのＣｏｕｔ信号出力部に接続されている。チップのＣｏｕｔ信号出力部は、電圧制御回路５のＣｏｕｔ信号入力部に接続されている。電圧制御回路５の制御信号出力部は、電圧供給回路６の制御信号入力部に接続されている。電圧供給回路６の電圧出力部は、チップの電圧入力部に接続されている。チップの電圧入力部は、チップ内部の各構成要素の図示しない電圧入力部に接続されている。
【０１３８】
本発明の第６の実施形態による半導体集積回路装置１の、その他の構成要素および接続関係は、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【０１３９】
図２７は、本発明の第６の実施形態による電圧制御回路５の構成を示すブロック図である。図２７の電圧制御回路５の構成要素について説明する。図２７の電圧制御回路５は、レジスタ５２と、比較回路５１とを具備している。
【０１４０】
レジスタ５２は、基準値信号出力部を具備している。比較回路５１は、基準値信号入力部と、Ｃｏｕｔ信号入力部と、制御信号出力部とを具備している。
【０１４１】
図２７の電圧制御回路５の接続関係について説明する。レジスタ５２の基準値信号出力部は、比較回路５１の基準値信号入力部に接続されている。比較回路５１のＣｏｕｔ信号入力部は、電圧制御回路５のＣｏｕｔ信号入力部に接続されている。比較回路５１の制御信号出力部は、電圧制御回路５の制御信号出力部に接続されている。
【０１４２】
図２７の電圧制御回路５の動作について説明する。レジスタ５２は、モニタ出力の基準値を格納している。この基準値としては、例えば、モニタ回路２（ｉ）が搭載されているチップのプロセス、チップに供給される電圧、チップの温度などが特定の条件を満たすときに、集計回路４がＣＮＴ信号として出力すべき値が用いられる。
【０１４３】
比較回路５１は、基準値を示す基準値信号と、ＣＮＴ信号とを入力し、両信号の大小を比較し、その結果を制御信号として出力する。ここで、ＣＮＴ信号の値が基準値よりも大きければ、本発明の第５の実施形態による比較回路５１は、電源電圧ＶＤＤを下げるための制御信号を生成して、電源供給回路６に向けて出力する。反対に、ＣＮＴ信号の値が基準値よりも小さければ、本発明の第５の実施形態による比較回路５１は、電源電圧ＶＤＤを上げるための制御信号を生成して、電源供給回路６に向けて出力する。電源供給回路６は、比較回路５１から入力する制御信号に応じて、電源電圧ＶＤＤを上下する。
【０１４４】
比較回路５１が入力するＣＮＴ信号は、モニタ回路２（ｉ）、制御回路３、集計回路４が、電源電圧ＶＤＤを供給されて一連のモニタ動作を完了した結果として得られるものである。このモニタ動作と、電圧供給回路６の制御動作とを繰り返すことによって、最終的に、集計回路４の出力値は基準値に収束する。
【０１４５】
以上のように、本実施例の半導体集積回路装置を用いることにより、チップ内に複数箇所設置したモニタ回路によってチップ内の性能ばらつきを平均化した値を検出することができる。さらに、異常な値を示すモニタ回路を排除した残りのモニタ回路でモニタ動作を行うため、チップの性能を高精度にモニタすることができる。
【０１４６】
チップ内に複数箇所設置したモニタ回路によってチップ内の性能ばらつきを平均化した値を検出することができる。さらに、各モニタ回路におけるリングオシレータの発振期間を精度よく一致させることができるので、チップの性能を高精度にモニタすることができる。さらに、モニタ結果に応じた電圧制御を行うことにより、チップの性能を精度よく目標値に近づけることができる。
【０１４７】
なお、本実施例では基準値を１つだけ用いて集計回路の出力値との比較を行っているが、レジスタ５２に最大基準値ＭＡＸと、最小基準値ＭＩＮを格納しておき、モニタ出力値がＭＡＸより大きければ電源電圧ＶＤＤを下げ、ＭＩＮより小さければ電源電圧ＶＤＤを上げるように電圧供給回路６を制御し、最終的に集計回路の出力値はＭＡＸとＭＩＮの間の数値になるように制御動作を行ってもよい。このような制御動作により、チップの性能が所定の範囲内に入った時点で電源電圧の制御動作が止まるため、電源電圧が常に上下することを防ぐことができる。
【０１４８】
また、本実施例では集計回路の出力値に応じて回路の電源電圧ＶＤＤを制御しているが、電源電圧ではなく基板バイアスを制御してもよい。この場合、電圧供給回路６は回路に基板バイアスを供給し、集計回路の出力値が基準値より大きければ基板バイアスを深くするように、基準値より小さければ基板バイアスを浅くするように制御する。このような制御を行うことで、電源電圧は常に一定に保たれるため、他のチップとの間の信号送受信を行う場合でも基本的にレベルシフタを用いる必要はない。
【０１４９】
また、本実施例では基準値として、モニタ回路が搭載されているチップのプロセス、電圧および温度が特定の条件であるときに集計回路が出力するべき値を用いているが、設計あるいは実チップのテストの結果にもとづいて定めた任意の値でもよい。
【０１５０】
以上、本発明の複数の実施形態について説明した。これら複数の実施形態による半導体集積回路装置１の構成および動作を、技術的に矛盾しない範囲において、自由に組み合わせることが可能であることは言うまでもない。例えば、本発明の第３の実施形態による半導体集積回路装置１の、集計回路の出力信号に応じて不良判定の基準値を動的に算出する構成は、他の実施形態にも容易に組み合わせ可能である。
【符号の説明】
【０１５１】
１  半導体集積回路装置
２、２（１）、２（２）、…、２（Ｎ）  モニタ回路
２０（１）、２０（２）、…、２０（Ｎ）  遅延素子
２１（１）、２１（２）、…、２１（Ｎ）  後方セレクタ
２２（１）、２２（２）、…、２２（Ｎ）  前方セレクタ
２３（１）、２３（２）、…、２３（Ｎ）  リングオシレータ
２０１  ＡＮＤゲート
２０２、２０２Ａ、２０２Ｂ  リングオシレータ
２０３  カウンタ
２０４  遅延素子
２０５  ＮＡＮＤゲート
２０５（１）、２０５（２）、…、２０５（Ｎ）  ＮＡＮＤゲート
２０６  出力バッファ
２０７  レジスタ
２０８  セレクタ
３  制御回路
３１  制御信号生成回路
３２  不良検出回路
３２０、３２１  セレクタ
３２２  比較回路
３２３  レジスタ
３２４Ａ、３２４Ｂ  シフタ
３２５  カウンタ
４  集計回路
４（１）、４（２）、…、４（Ｎ−１）  加算器
４１（１）、４１（２）、…、４１（Ｎ−１）  比較器
４２（１）、４２（２）、…、４２（Ｎ−１）  セレクタ
４０１  平均化回路
５  電圧制御回路
５１  比較回路
５２  レジスタ
６  電圧供給回路
【図１】
2011216620.tif 000003
【図２】
2011216620.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011216620.tif 000009
【図８】
2011216620.tif 000010
【図９】
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【図１０】
2011216620.tif 000012
【図１１】
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【図１２】
2011216620.tif 000014
【図１３】
2011216620.tif 000015
【図１４】
2011216620.tif 000016
【図１５】
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【図１６】
2011216620.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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