(57)【要約】【課題】正常に動作する相変化メモリ記憶装置を提供する。【解決手段】第１の方向に延伸し、互いに平行な複数の第１の配線２９−１と、第１の方向と垂直な第２の方向に延伸し、第１の配線と立体交差し、且つ互いに平行な複数の第２の配線２９−２と、第１の配線と第２の配線とが立体交差する各領域に設けられ、一端が第１の配線に接続され、且つ他端が第２の配線に接続され、可変抵抗素子２６及び非オーミック素子２７が直列接続されたメモリセル構造２８と、を備え、最も端の第１の配線の少なくとも一部が切断されている。【選択図】      図１２
2011040633.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延伸し、互いに平行な複数の第１の配線と、
前記第１の方向と垂直な第２の方向に延伸し、前記第１の配線と立体交差し、且つ互いに平行な複数の第２の配線と、
前記第１の配線と前記第２の配線とが立体交差する各領域に設けられ、一端が前記第１の配線に接続され、且つ他端が前記第２の配線に接続され、可変抵抗素子及び非オーミック素子が直列接続されたメモリセル構造と、
を備え、
最も端の前記第１の配線の少なくとも一部が切断されていることを特徴とする半導体装置。
【請求項２】
前記最も端の第１の配線に隣接する他の第１の配線上に形成されたメモリセル構造のうち少なくとも一つは、前記最も端の第１の配線に接触していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記最も端の第１の配線に隣接する他の第１の配線の少なくとも１部は切断されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記最も端の第１の配線上に設けられたメモリセル構造の数は他の第１の配線上に設けられたメモリセル構造よりも少ないことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の配線は規則的に切断されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、及びＲｅＲＡＭ（Resistance Random Access Memory）等の次世代メモリが提案されている。特に、ＲｅＲＡＭでは、基板上に複数積層される三次元構造の複数のメモリセルアレイを備えるものが提案されている（例えば、特許文献１参照）。この構造によれば、チップ面積を大幅に小さくできる利点を持つ。
【０００３】
しかし、上述したメモリでは、微細化に伴って、正確に製造することが困難になってきている。その結果、不良なメモリセルが増加するという問題がある。このため、不良なメモリセルが少ないメモリが求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、不良なメモリセルの形成が抑制された半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の一視点に係る半導体装置は、第１の方向に延伸し、互いに平行な複数の第１の配線と、前記第１の方向と垂直な第２の方向に延伸し、前記第１の配線と立体交差し、且つ互いに平行な複数の第２の配線と、前記第１の配線と前記第２の配線とが立体交差する各領域に設けられ、一端が前記第１の配線に接続され、且つ他端が前記第２の配線に接続され、可変抵抗素子及び非オーミック素子が直列接続されたメモリセル構造と、を備え、最も端の前記第１の配線の少なくとも一部が切断されている。
【発明の効果】
【０００７】
本発明によれば、不良なメモリセルの形成が抑制された半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る相変化メモリ装置の全体の構成を模式的に示した図である。
【図２】本発明の実施形態に係る相変化メモリ装置の基本的な構成を模式的に示した図である。
【図３】本発明の実施形態に係るセルアレイの基本的な回路構成を模式的に示した図である。
【図４】本発明の実施形態に係るメモリセル構造の基本的な構成を模式的に示した断面図である。
【図５】本発明の実施形態に係るセルアレイの基本的な構成を模式的に示した鳥瞰図である。
【図６】図２のＡ−Ａ線に沿ったメモリセルアレイの断面図である。
【図７】本発明の実施形態の比較例に係る相変化メモリ装置の配線形状を模式的に示した図である。
【図８】図７の構造を用いたパターン転写工程の一部を模式的に示した図である。
【図９】図７の構造を用いたパターン転写工程の一部を模式的に示した図である。
【図１０】図９のＢ−Ｂ線に沿ったセルアレイの断面図である。
【図１１】本発明の実施形態の比較例に係るセルアレイの基本的な回路構成を模式的に示した図である。
【図１２】第１の実施形態に係る相変化メモリ装置の配線形状を模式的に示した図である。
【図１３】図１２の構造を用いたパターン転写工程の一部を模式的に示した図である。
【図１４】図１２の構造を用いたパターン転写工程の一部を模式的に示した図である。
【図１５】図１５（ａ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図であり、図１５（ｂ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ワード線方向に沿った断面図である。
【図１６】図１６（ａ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図であり、図１６（ｂ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ワード線方向に沿った断面図である。
【図１７】図１７（ａ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図であり、図１７（ｂ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ワード線方向に沿った断面図である。
【図１８】図１８（ａ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図であり、図１８（ｂ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ワード線方向に沿った断面図である。
【図１９】図１９（ａ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図であり、図１９（ｂ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ワード線方向に沿った断面図である。
【図２０】図２０（ａ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図であり、図２０（ｂ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ワード線方向に沿った断面図である。
【図２１】図２１（ａ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図であり、図２１（ｂ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ワード線方向に沿った断面図である。
【図２２】図２２（ａ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図であり、図２２（ｂ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ワード線方向に沿った断面図である。
【図２３】図２３（ａ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図であり、図２３（ｂ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ワード線方向に沿った断面図である。
【図２４】図２４（ａ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図であり、図２４（ｂ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ワード線方向に沿った断面図である。
【図２５】第２の実施形態に係る相変化メモリ装置の配線形状を模式的に示した図である。
【図２６】図２５の構造を用いたパターン転写工程の一部を模式的に示した図である。
【図２７】図２５の構造を用いたパターン転写工程の一部を模式的に示した図である。
【図２８】第３の実施形態に係る相変化メモリ装置の配線形状を模式的に示した図である。
【図２９】図２８の構造を用いたパターン転写工程の一部を模式的に示した図である。
【図３０】図２８の構造を用いたパターン転写工程の一部を模式的に示した図である。
【図３１】第４の実施形態に係る相変化メモリ装置の配線形状を模式的に示した図である。
【図３２】図３１の構造を用いたパターン転写工程の一部を模式的に示した図である。
【図３３】図３１の構造を用いたパターン転写工程の一部を模式的に示した図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態の詳細を図面を参照して説明する。
【００１０】
（第１の実施形態）
本発明の実施形態に係る半導体装置の一例として、相変化メモリ装置を例に挙げて説明する。図１〜図６は、本発明の実施形態に係る半導体装置の基本的な構成を説明する図面である。
【００１１】
図１は本発明の実施形態に係る相変化メモリ装置の全体の構成を模式的に示した図である。
【００１２】
図１に示すように、本例に係る相変化メモリ装置は、メモリセルアレイ１０、ロウデコーダ１１、カラムゲート１２、センスアンプ１３、アドレスバッファ１４−１、コマンドバッファ１４−２、ヒューズ（Ｆｕｓｅ）用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、及び入出力バッファ１９を備えている。
【００１３】
メモリセルアレイ１０は、複数のワード線（ＷＬ）およびビット線（ＢＬ）の交差位置にマトリクス状に配置されランダムアクセスされる複数のＲｅＲＡＭメモリセルをそれぞれ有するメモリセルアレイ領域１０−１，１０−２、およびＲＯＭＦｕｓｅアレイ領域１０−３を有する。また、メモリセルアレイ１０は、後述するように半導体基板の基板面垂直方向に、メモリセルアレイが複数積層される三次元構造である。
【００１４】
ロウデコーダ１１は、ロウ方向（ワード線方向）のアドレスをデコードする。また、ロウデコーダ１１は、ワード線を駆動する駆動回路を備える。
【００１５】
カラムゲート１２は、カラム方向（ビット線方向）のアドレスをデコードする。また、カラムゲート１２は、ビット線を駆動する駆動回路を備える。本例では、カラムゲート１２は、ここでは図示しないが、後述するように、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される。
【００１６】
センスアンプ１３は、カラムゲート１２およびビット線に電気的に接続され、メモリセルのデータを読み出す。本例では、センスアンプ１３は、ここでは図示しないが、メモリセルアレイ１０の上側（Upper）および下側（Lower）にそれぞれ配置される。また、センスアンプ１３は、後述するＩ／Ｏピン０〜Ｉ／Ｏピン７のビット数の複数倍だけ存在する。
【００１７】
アドレスバッファ１４−１は、ロウデコーダ１１およびカラムゲート１２に電気的に接続され、ロウアドレスおよびカラムアドレスを一時的に保持する。
【００１８】
コマンドバッファ１４−２は、制御回路１７に電気的に接続され、制御コマンドを一時的に保持する。
【００１９】
ヒューズ用レジスタ１５は、入出力バッファ１９にデータバス線を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。
【００２０】
パワーオンリセット回路１６は、この装置のパワーオンを検知してリセット信号を制御回路１７に出力する。
【００２１】
電圧生成回路１８は、ロウデコーダ１１、カラムゲート１２、センスアンプ１３に電気的に接続され、制御回路１９の制御に従ってこれらの回路に必要な電圧を供給する。
【００２２】
入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５にデータバス線を介して電気的に接続され、ホスト装置等の外部からのデータ（Data）、アドレス（Address）、コマンド（Command）を一時的に保持する。
【００２３】
制御回路１７は、上記回路を制御する。例えば、制御回路１７は、上記回路を制御し、データ書込み、データ読み出し、データ消去を行う。
【００２４】
次に、図２を用い、本発明の実施形態に係るメモリセルアレイ１０の構成について説明する。
【００２５】
図２は本発明の実施形態に係る相変化メモリ装置の基本的な構成を模式的に示した図である。
【００２６】
図２に示すように、メモリセルアレイ１０は、メモリセル領域２０−１と、周辺領域２０−２と、ＰＡＤ（パッド）領域２０−３を備えている。メモリセル領域２０−１は、ＭＡＴ（マット）を含む領域２３と、セルアレイ領域２１と、セルアレイ周辺領域２２−１、２２−２とを備えている。また、ＰＡＤ領域２０−３には、複数のＰＡＤ２４が配置されている。
【００２７】
領域２３は、セルアレイ２５、カラムゲート１２−１、１２−２、センスアンプ１３−１，１３−２及びロウデコーダ１１を有している。セルアレイ２５は、セルアレイ領域２１中に配置され、複数のワード線とビット線との交差位置にマトリクス状に配置されてランダムアクセスされる複数のメモリセルを有している。カラムゲート１２−１は、セルアレイ周辺領域２２−１におけるセルアレイ２５の上面（upper）に配置される。カラムゲート１２−２は、セルアレイ周辺領域２２−２におけるセルアレイ２５の下面（lower）に配置される。センスアンプ１３−１は、セルアレイ周辺領域２２−１におけるカラムゲート１２−１の上面（upper）に配置される。センスアンプ１３−２は、セルアレイ周辺領域２２−２におけるカラムゲート１２−２の下面（lower）に配置される。なお、カラムゲート１２−１、１２−２及びセンスアンプ１３−１、１３−２は片側のみに形成することも可能である。また、ロウデコーダ１１は、セルアレイ周辺領域２２−１におけるセルアレイ２５の横側に配置される。
【００２８】
ＰＡＤ２４は、例えばアドレス及びコマンドが入力されるＩ／Ｏ０パッド〜Ｉ／Ｏ７パッドや、チップイネーブル信号が入力される／ＣＥパッド等の制御パッド等がある。
【００２９】
なお、セルアレイ２５の周囲には引き出し領域（図示せず）が設けられている。
【００３０】
次に、図３を用いて本発明の実施形態に係るセルアレイ領域等の基本的な回路構成及びその動作例について説明する。
【００３１】
図３は、本発明の実施形態に係るセルアレイ領域等の基本的な回路構成を模式的に示した図である。
【００３２】
図３に示すように、セルアレイは、複数のビット線ＢＬｊ−１〜ＢＬｊ＋１とワード線ＷＬｉ−１〜ＷＬｉ＋１との交差位置にマトリクス状に配置されたランダムアクセスされる複数のメモリセル（可変抵抗素子）２６及びダイオード（非オーミック素子）２７を有している。可変抵抗素子２６の一端は、ビット線ＢＬｊ−１〜ＢＬｊ＋１に接続され、他端はダイオード２７のカソードに接続される。そして、ダイオード２７のアノードは、ワード線ＷＬｉ−１〜ＷＬｉ＋１に接続される。
【００３３】
ビット線ＢＬｊ−１〜ＢＬｊ＋１の一端は、選択スイッチとしてとしてのＭＯＳトランジスタＣＳＷを経由してカラムゲート１２に電気的に接続される。そして、ワード線ＷＬｉ−１〜ＷＬｉ＋１の一端は、選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由してロウデコーダ１１に接続される。
【００３４】
ＭＯＳトランジスタＣＳＷのゲートには１本のビット線（カラム）を選択するための選択信号Ｃｉ−１、Ｃｉ、Ｃｉ＋１が入力される。また、ＭＯＳトランジスタＲＳＷのゲートには、一本のワード線（ロウ）を選択するための選択信号Ｒｉ−１、Ｒｉ、Ｒｉ＋１が入力される。
【００３５】
次に、メモリセル２６のデータ書き込み動作について概略的に説明する。
【００３６】
データを書き込むためには、選択された可変抵抗素子２６に電圧を印加し、その選択された可変抵抗素子２６内に電位勾配を発生させて、電流を流せば良い。例えば、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に高い状態を作る。ワード線ＷＬｉを、例えば３Ｖ程度の固定電位とすれば、ビット線ＢＬｊに接地電位を与えれば良い。
【００３７】
なお、このデータ書き込み動作の際には、非選択のワード線ＷＬｉ−１、ＷＬｉ＋１及びビット線ＢＬｊ−１、ＢＬｊ＋１については、全て同電位にバイアスしておくことが好ましい。また、データの書き込み動作前のスタンバイ時には、全てのワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１及び全てのビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１をプリチャージしておくことが好ましい。
【００３８】
次に、メモリセル（可変抵抗素子）２６のデータ読み込み動作について概略的に説明する。
【００３９】
データ読み出し動作は、例えば、電圧パルスを選択された可変抵抗素子２６に印加し、その可変抵抗素子２６の抵抗によって定まる電流を検出することにより行う。ここで、この電圧パルスは、可変抵抗素子２６を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。
【００４０】
例えば、読み出し電圧を、ビット線ＢＬｊから選択メモリセルに印加し、センスアンプによりそのときの電流値を測定することにより行う。
【００４１】
次に、メモリセル２６のデータ消去動作（リセット動作）について概略的に説明する。
【００４２】
データ消去動作は、選択された可変抵抗素子２６を大電流パルスによりジュール加熱して、その可変抵抗素子２６における酸化還元反応を促進させることにより行う。
【００４３】
次に、図４を用いて、本発明の実施形態に係るメモリセル２６を含むメモリセル構造の構成例について説明する。
【００４４】
図４は、本発明の実施形態に係るメモリセル２６を含むメモリセル構造の基本的な構成を模式的に示した断面図である。
【００４５】
図４に示すように、ビット線ＢＬｊとワード線ＷＬｉとの間には、記憶層（抵抗変化層）として働く可変抵抗素子（メモリセル）２６とダイオード２７とが積層されたメモリセル構造２８が形成されている。より具体的には、メモリセル構造２８はPillar（柱）形状であり、配線２９−１上に形成されたバリアメタル層（接着層）３０と、バリアメタル層３０上に形成された非オーミック素子（ダイオード）２７と、ダイオード２７上に形成された下部電極３１と、下部電極３１上に形成された可変抵抗素子（メモリセル）２６と、可変抵抗素子２６及び配線２９−２間に形成された上部電極（バッファ層）３２とを備えている。
【００４６】
配線２９−１、２９−２は、ワード線ＷＬｉ及びビット線ＢＬｊまたはビット線ＢＬｊ及びワード線ＷＬｉである。そして、配線２９−１、２９−２は、熱に強く、且つ抵抗の低い材料を主に用いる。具体的な材料としては、例えば、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等がある。
【００４７】
バリアメタル層３０は、例えば、Ｔｉ、ＴｉＮ等のバリアメタルで形成されている。
【００４８】
非オーミック素子２７は、ＰＩＮダイオードで形成されている。しかし、ＰＩＮダイオードに限らず、ＰＮ接合ダイオード、ショットキーダイオード等の各種ダイオード、ＭＩＭ（Metal-Insulator-Metal）構造及びＳＩＳ構造（Silicon-Insulator-Silicon）等を用いることも可能である。
【００４９】
下部電極３１及び上部電極３２は、例えば、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ等のバリアメタルで形成されている。
【００５０】
可変抵抗素子２６は、例えば、ＨｆＯ、ＮｉＯ、ＭｎＯ等の金属酸化膜で形成されている。
【００５１】
なお、可変抵抗素子２６及びダイオード２７の位置を入れ替えてもかまわない。
【００５２】
また、上部電極３２と配線２９−２との間にはコンタクト層を形成しても良い。
【００５３】
次に、図５を用いて、本発明の実施形態に係るセルアレイの三次元構成例を概略的に説明する。
【００５４】
図５は、本発明の実施形態に係るセルアレイの基本的な構成を模式的に示した鳥瞰図である。
【００５５】
セルアレイはクロスポイント型のセルアレイである。クロスポイント構造とは、平行に配置された配線と、それと立体交差する他の配線との間の交点にセル構造が形成されている構造を指す。本実施形態では、この構造が複数積層されている。
【００５６】
図５に示すように、半導体基板１００の基板面垂直方向に、メモリセル構造２８が複数積層されている。より具体的には、半導体基板１００上に絶縁膜層があり、さらにその上にワード線（ＷＬｉ−１（ｄ），ＷＬｉ（ｄ），ＷＬｉ＋１（ｄ））とビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）とがあり、これらの交差位置に、メモリセル構造２８（ｄ）が配置されている。さらに、ワード線（ＷＬｉ−１（ｕ），ＷＬｉ（ｕ），ＷＬｉ＋１（ｕ））とビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１）との交差位置に、２層目のメモリセル構造２８（ｕ）が配置されている。また、図５ではメモリセル構造２８を二層積層しているが、メモリセル構造２８を３層、４層、…、と積層しても良い。
【００５７】
また、図示していないが、半導体基板１００の表面領域であって、メモリセル構造（メモリセル構造２８（ｄ），メモリセル構造２８（ｕ），…）の下には、複数のメモリセルアレイを選択するための選択トランジスタや、抵抗素子等が形成されている。
【００５８】
次に、図６を用いて、本発明の実施形態に係るメモリセルアレイ１０の基本的な構成について説明する。
【００５９】
図６は、図２のＡ−Ａ線に沿ったメモリセルアレイ１０の断面図である。
【００６０】
図６に示すように、メモリセルアレイ１０は、周辺回路（図示せず）の基板垂直方向の上層側に３次元的に配置される複数のメモリセル構造２８を備える。複数のメモリセル構造２８は、ワード線とビット線との交差位置にマトリクス状に配置され、本例では４層のメモリセル構造２８が３次元的に積層されている。例えば、ワード線ＷＬ（１）とビット線ＢＬ（１）との交差位置にメモリセル構造２８（ｄ）が配置され、ワード線ＷＬ（２）とビット線ＢＬ（１）との交差位置にメモリセル構造２８（ｕ）が配置され、ワード線ＷＬ（３）とビット線ＢＬ（２）との交差位置にメモリセル構造２８（ｖ）が配置され、ワード線ＷＬ（４）とビット線ＢＬ（２）との交差位置にメモリセル構造２８（ｗ）が配置される。
【００６１】
各メモリセル構造２８は、上述したように、可変抵抗素子２６とダイオード２７との積層構造である。メモリセル構造２８（ｄ）、２８（ｕ）は、共有するビット線ＢＬ（１）を挟んで可変抵抗素子２６とダイオード２７とが鏡像関係にある。メモリセル構造２８（ｖ）、２８（ｗ）も、共有するビット線ＢＬ（２）を挟んで可変抵抗素子２６とダイオード２７とが鏡像関係にある。
【００６２】
配線層３３−１〜３３−４は、層間絶縁膜３４中に配置され、メモリセルアレイ１０と周辺領域等とを電気的に接続する。
【００６３】
次に、図７〜図１１を用いて、本発明の実施形態の比較例を説明する。なお、この比較例では、特にセルアレイのアレイ端近傍におけるメモリセル構造２８の形成ついて説明する。
【００６４】
図７は、本発明の実施形態の比較例に係る相変化メモリ装置の配線形状を模式的に示した図であり、図８及び図９は、図７の構造を用いたパターン転写工程の一部を模式的に示した図である。図１０は図９のＢ−Ｂ線に沿ったセルアレイの断面図であり、図１１は、本発明の実施形態の第１の比較例に係るセルアレイの基本的な回路構成を模式的に示した図である。
【００６５】
理想的には、図７に示すように、例えばワード線（ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１、ＷＬｉ＋２）と図示しないビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１、ＢＬｊ＋２）との交差位置（図中の破線部）に、リソグラフィ工程を用いてメモリセル構造２８が形成される。なお、セルアレイを囲む領域にはワード線及びビット線にビアコンタクトを接続する引き出し領域（図示せず）が設けられており、この領域にメモリセル構造は形成されない。
【００６６】
以下、本比較例の問題点について説明する。図８に示すように、リソグラフィ工程を行って、メモリセル構造２８を形成するためのレジストパターン３５を形成する。形成するパターンが微細なパターンである場合、例えばリソグラフィ工程における露光量不足や、レジスト形成後のレジスト倒れ等により、設計通りの場所（例えば、ワード線ＷＬｉ−１とビット線ＢＬｊとの交差位置）にレジストパターン３５（図中の円）が形成されないことがある。
【００６７】
また、アレイ端では、メモリセル構造２８の加工時にセルアレイ内部と端部で大きな加工変換差が発生する。図９に示すように、最外（アレイの最も端）のワード線ＷＬｉ−１上の各メモリセル構造２８は、セルアレイの内部と同様な微細パターンが形成されない疎な領域（引き出し領域）に隣接している。メモリセル構造２８を形成するＲＩＥ（Reactive Ion Etching）は、形成される構造の側壁を保護するため、エッチングによる反応生成物を付着させながら行われる。このとき、最外のメモリセル構造２８の引き出し領域側の側壁にはパターンが疎な引き出し領域をエッチングしたときの反応生成物が多く付着する。これに対しセルアレイ内部側の側壁はパターンが密なため反応生成物はわずかしか付着しない。このため最外のメモリセル構造２８は、下部に向かうにつれて引き出し領域側に延伸する。また、最外のメモリセル構造２８（引き出し領域に隣接するメモリセル構造２８）と例えばビット線方向で隣接するメモリセル構造２８の径は小さくなる。
【００６８】
このため、設計通りの場所（例えば、ワード線ＷＬｉ−１とビット線ＢＬｊとの交差位置）にメモリセル構造２８が形成されない場合、隣接するワード線ＷＬｉ上に形成されたメモリセル構造２８ｆは引き出し領域方向に延伸する。そして、図９及び図１０に示すように、メモリセル構造２８ｆはワード線ＷＬｉ−１に接触する。
【００６９】
その結果、図１１に示すように、ワード線ＷＬｉとビット線ＢＬｊとの交差位置に形成されたメモリセル構造２８ｆがワード線ＷＬｉ−１に電気的に接続されてしまう。このため、ワード線ＷＬｉ−１とワード線ＷＬｉとがショートし、動作不良が生じる恐れがある。具体的には、ロウデコータ１１及びカラムゲート１２がメモリセル構造２８ｆを選択すると、メモリセル構造２８ｆを介して全てのビット線ＢＬに電圧が供給されることになる。そのため、ＷＬｉ上のメモリセル構造の全てが正常に動作しなくなる恐れがある。同様に、ロウデコータ１１及びカラムゲート１２がワード線ＷＬｉ−１とビット線ＢＬｊとの交差位置に形成されたメモリセル構造２８を選択したときにも同様のことが発生する可能性がある。この動作不良はＷＬｉ＋１をダミーワード線とした場合であっても発生し、さらにダミーワード線をフローティング状態にしても発生する。
【００７０】
次に、図１２〜図１４を用いて、第１の実施形態に係る相変化メモリ装置の基本的な構成を概略的に説明する。
【００７１】
図１２は、第１の実施形態に係る相変化メモリ装置の配線形状を模式的に示した図であり、図１３及び図１４は、図１２の構造を用いたパターン転写工程の一部を模式的に示した図である。
【００７２】
図１２に示すように、例えばワード線（ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１、ＷＬｉ＋２）と図示しないビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１、ＢＬｊ＋２）との交差位置（図中の破線部）に、リソグラフィ工程を用いてメモリセル構造２８が形成される。また、最外（アレイの最も端）のワード線ＷＬｉ−１はメモリセル構造２８を電気的に二つずつ区切る断続的な破線形状になっている。また、最外のワード線ＷＬｉ−１はダミーのワード線であり、ワード線ＷＬｉ−１上に形成されるメモリセル構造２８はダミーのメモリセル構造として扱う。
【００７３】
なお、セルアレイは引き出し領域（図示せず）によって囲まれている。
【００７４】
次に、図１３を用いて、上述した比較例と同様にアレイ端（ワード線ＷＬｉ−１上）に一部のメモリセル構造２８が形成されない場合を説明する。
【００７５】
図１３に示すように、図１２に示した構成を用いてメモリセル構造２８を形成するためのレジストパターン３５を形成するリソグラフィ工程を行う。この際、例えばリソグラフィ工程における露光量の不足や、レジスト形成後のレジスト倒れ等により、設計通りの位置（例えば、ワード線ＷＬｉ−１とＢＬｊの交差位置）にレジストパターン３５が形成されないことがある。
【００７６】
次に、図１４に示すように、図１３で形成したレジストパターン３５を用いて、最外のメモリセル構造２８を形成するＲＩＥ工程を行うと、ＲＩＥの反応生成物が引き出し領域側に堆積しながらエッチングが行われる。このため、最外のメモリセル構造２８は下部に向かうにつれて引き出し領域側に延伸する。そして、最外のメモリセル構造２８にビット線方向で隣接するメモリセル構造２８は、レジストパターン３５に比べて幅が細いメモリセル構造となる。そこで、設計通りの位置にメモリセル構造が形成されない場合、ワード線ＷＬｉ及びビット線ＢＬｊの交差位置に形成されたメモリセル構造２８ｆが引き出し領域方向に延伸し、ワード線ＷＬｉ−１に接触する。
【００７７】
上述した第１の実施形態によれば、アレイ端の最外のワード線ＷＬｉ−１は、二つのメモリセル２８構造を電気的に接続する破線形状となっている。そして、最外のワード線ＷＬｉ−１上に形成されたメモリセル構造２８をダミーのメモリセル構造としている。リソグラフィ工程において、パターン欠け等で最外のワード線ＷＬｉ−１上にメモリセル構造２８が形成されない場合がある。この場合、メモリセル構造２８が形成されなかった領域に隣接するワード線ＷＬｉ上に形成されたメモリセル構造２８ｆが最外メモリセルとなる。加工時、引き出し領域に面する側壁へのＲＩＥ反応生成物の堆積量はメモリセルアレイ内に面する側壁への堆積量よりも多いため、加工が進むにつれて最外メモリセル構造２８は引き出し領域方向に延伸する。その結果、ワード線ＷＬｉとビット線ＢＬｊとの交差位置に形成されたメモリセル構造２８ｆは、ワード線ＷＬｉ−１と電気的に接続される。このとき、最外のワード線ＷＬｉ−１は破線形状であるため、動作不良を起こすメモリセル構造２８を最小限に抑えることができる。すなわち、動作不良となるメモリセル構造は、ワード線ＷＬｉとビット線ＢＬｊ−１との交差領域に形成されたメモリセル構造２８、及びワード線ＷＬｉとビット線ＢＬｊとの交差領域に形成されたメモリセル構造２８ｆの２つのみとなる。
【００７８】
したがって、正常に動作しない不良セル数を最小限に抑えることができる。相変化メモリ装置を微細化した場合でも、充分な動作セルアレイ領域を確保することが可能である。
【００７９】
次に、図１５〜図２４を用いて第１の実施形態の相変化メモリ装置の基本的な製造方法を概略的に説明する。
【００８０】
図１５（ａ）〜図２４（ａ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ビット線方向に沿った断面図であり、図１５（ｂ）〜図２４（ｂ）は第１の実施形態に係る相変化メモリ装置の基本的な製造方法を模式的に示した、ワード線方向に沿った断面図である。
【００８１】
まず、図１５に示すように、半導体基板（シリコン基板）１００上に膜厚４００ｎｍ程度のシリコン酸化膜１０１を成膜する。そして、パターンニングしたレジスト（図示せず）をマスクにシリコン酸化膜１０１の一部を除去する。その後、バリアメタル膜１０２として例えばＴｉＮを成膜し、ワード線ＷＬｉ−１、ＷＬｉ、、、となる例えばダングステンをスパッタ成膜する。その後、シリコン酸化膜１０１をストップ膜としてＣＭＰ(Chemical mechanical polish)により、余分なタングステン膜及びバリアメタル膜１０２を除去する。
【００８２】
次に、図１６に示すように、バリアメタル層３０（図４参照）となる膜厚数ｎｍ程度のバリアメタル膜１０３として例えばＴｉＮを成膜し、例えばドナ型の不純物がドープされた膜厚が５０ｎｍ程度のアモルファスシリコン層１０４を成膜する。
【００８３】
次に、図１７に示すように、ノンドープの膜厚が１００ｎｍ程度のアモルファスシリコン層１０５を成膜する。
【００８４】
次に、図１８に示すように、アクセプタ型の不純物がドープされた膜厚５０ｎｍ程度のアモルファスシリコン層１０６を成膜する。
【００８５】
次に、図１９に示すように、下部電極３１となる膜厚数ｎｍ程度のバリアメタル膜１０７として例えばＴｉＮを成膜した後、ＲｅＲＡＭのメモリセル（可変抵抗素子）２６となる膜厚１０ｎｍ程度の抵抗変化層１０８、例えばＨｆＯ膜を形成する。この抵抗変化層１０８の材料としては他に、ＮｉＯなどがある。続いて、上部電極３２となる膜厚数ｎｍ程度のバリアメタル膜１０９を形成する。
【００８６】
次に、図２０に示すように、電極コンタクト層１１０として、膜厚１００ｎｍ程度のＷを形成し、その後、マスク材料層１１１を形成する。このマスク材料層１１１は例えばシリコン酸化膜等を含む積層構造である。
【００８７】
次に、図２１に示すように、パターンニングしたレジスト１１２を形成する。このレジスト１１２を用いてマスク材料層１１１をパターニングする。
【００８８】
次に、図２２に示すように、パターニングされたマスク材料層をマスクとして用いて、ＲＩＥ法によって電極コンタクト層１１０、バリアメタル膜１０９、抵抗変化層１０８、バリアメタル膜１０７、アモルファスシリコン層１０６、アモルファスシリコン層１０５、アモルファスシリコン層１０４及びバリアメタル膜１０３をエッチングする。これにより、メモリセル構造２８（図４参照）が形成される。
【００８９】
この際、最外のメモリセル構造では引き出し領域に面した側とメモリセルアレイ内側に面した側で加工変換差が異なることによって、最外のメモリセル構造及び、最外のメモリセル構造に隣接するメモリセル構造は、レジスト１１２のパターンが正確に転写されない場合がある。より具体的には、ＲＩＥによってエッチングを行っている最中に、最外のメモリセル構造は特に引き出し領域の方向にエッチング反応生成物がより多く付着するので、メモリセル構造は下層になるにつれてアレイ端方向に延伸していく。また、最外のメモリセル構造に隣接するメモリセル構造は、レジスト１１２のパターンよりも幅の狭いパターンとなる。これは、引き出し領域はパターンが疎でありエッチングされる領域が広いため反応生成物が多く発生するが、メモリアレイ中ではパターンが密でありエッチング反応生成物の発生が少ないことに起因している。
【００９０】
次に、図２３に示すように、シリコン酸化膜１１３を全面に成膜し、各メモリセル構造の間を埋める。その後、電極コンタクト層１１０の表面が出るまでＣＭＰを行う。
【００９１】
次に、図２４に示すように、ビット線用の導電膜を形成する。そしてパターニングしたレジストを用いて、ビット線ＢＬｊ−１、ＢＬｊ、、、のパターンを形成する。これにより、バリアメタル層３０、ダイオード２７、下部電極３１、メモリセル２６、上部電極３２及び電極コンタクト層１１０からなるメモリセル構造２８が形成される。
【００９２】
（第２の実施形態）
図２５〜図２７を用いて、第２の実施形態に係る相変化メモリ装置の基本的な構成を説明する。
【００９３】
上述した第１の実施形態では、セルアレイの端部の配線であるワード線ＷＬｉ−１が、二つのメモリセル構造２８を電気的に接続する破線形状である場合について説明した。第２の実施形態では、セルアレイの端部のワード線ＷＬｉ−１が、三つのメモリセル構造２８を電気的に接続する破線形状である場合について説明する。
【００９４】
図２５は、第２の実施形態に係る相変化メモリ装置の配線形状を模式的に示した図であり、図２６及び図２７は、図２５の構造を用いたパターン転写工程の一部を模式的に示した図である。
【００９５】
図２５に示すように、例えばワード線（ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１、ＷＬｉ＋２）と図示しないビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１、ＢＬｊ＋２）との交差位置（図中の破線部）に、リソグラフィ工程を用いてメモリセル構造２８が形成される。また、最外のワード線ＷＬｉ−１はメモリセル構造２８を電気的に三つずつ区切る断続的な破線形状になっている。また、最外のワード線ＷＬｉ−１はダミーのワード線であり、ワード線ＷＬｉ−１上に形成されるメモリセル構造２８はダミーのメモリセル構造として扱う。
【００９６】
なお、セルアレイは引き出し領域（図示せず）によって囲まれている。
【００９７】
次に、図２６を用いて、上述した比較例と同様にアレイ端（ワード線ＷＬｉ−１上）に一部のメモリセル構造２８が形成されない場合を説明する。
【００９８】
図２６に示すように、図２５に示した構成を用いてメモリセル構造２８を形成するためのレジストパターン３５を形成するリソグラフィ工程を行う。この際、例えばリソグラフィ工程における露光量の不足や、レジスト形成後のレジスト倒れ等により、設計通りの位置（例えば、ワード線ＷＬｉ−１とＢＬｊの交差位置）にレジストパターン３５が形成されないことがある。
【００９９】
次に、図２７に示すように、図２６で形成したレジストパターン３５を用いて、最外のメモリセル構造２８を形成するＲＩＥ工程を行うと、上述した第１の実施形態と同様に、最外のメモリセル構造２８は、下部に向かうにつれて引き出し領域側に延伸する。そして、最外のメモリセル構造２８にビット線方向で隣接するメモリセル構造レジスト２８は、レジストパターン３５に比べて幅が細いメモリセル構造となる。そこで、設計通りの位置にメモリセル構造が形成されない場合、ワード線ＷＬｉ及びビット線ＢＬｊの交差位置に形成されたメモリセル構造２８ｆが引き出し領域方向に延伸し、ワード線ＷＬｉ−１に接触する。
【０１００】
上述した第２の実施形態によれば、アレイ端の最外のワード線ＷＬｉ−１は、三つのメモリセル構造２８を電気的に接続する破線形状となっている。そして、最外のワード線ＷＬｉ−１上に形成されたメモリセル構造２８をダミーのメモリセル構造としている。リソグラフィ工程において、リソグラフィ欠け等で最外のワード線ＷＬｉ−１上にメモリセル構造２８が形成されない場合がある。この場合、最外のメモリセル構造２８が形成されなかった領域に隣接するワード線ＷＬ上に形成されたメモリセル構造２８ｆが最外メモリセルとなる。加工時、引き出し領域に面する側壁へのＲＩＥ反応生成物の堆積量はメモリセルアレイ内に面する側壁への堆積量よりも多いため、加工が進むにつれて最外メモリセル構造２８は引き出し領域方向に延伸する。その結果、ワード線ＷＬｉとビット線ＢＬｊとの交差位置に形成されたメモリセル構造２８ｆは、ワード線ＷＬｉ−１と電気的に接続される。このとき、最外のワード線ＷＬｉ−１は破線形状であるため、動作不良を起こすメモリセル構造２８は、ワード線ＷＬｉとビット線ＢＬｊ−１との交差領域に形成されたメモリセル構造２８、ワード線ＷＬｉとビット線ＢＬｊとの交差領域に形成されたメモリセル構造２８ｆ、及びワード線ＷＬｉとビット線ＢＬｊ＋１との交差領域に形成されたメモリセル構造２８の３つのみである。
【０１０１】
これにより、上述した第１の実施形態と同様に、動作不良を起こすメモリセルの数を抑制し、かつダミーのメモリセル構造２８の数も抑制することが可能である。このため、相変化メモリ装置を微細化した場合でも、充分な動作セルアレイ領域を確保することが可能である。
【０１０２】
また、上述した第２の実施形態によれば、最外のワード線ＷＬｉ−１は、メモリセル構造２８を三つずつ区切る構造になっており、微細なパターンを必要としない。このため、容易に、最外のワード線ＷＬｉ−１を形成することが可能である。
【０１０３】
（第３の実施形態）
図２８〜図３０を用いて、第３の実施形態に係る相変化メモリ装置の基本的な構成を説明する。
【０１０４】
上述した第１の実施形態では、セルアレイの端部の配線であるワード線ＷＬｉ−１が、二つのメモリセル構造２８を電気的に接続する破線形状である場合について説明した。第３の実施形態では、セルアレイの端部のワード線ＷＬｉ−１及びワード線ＷＬｉが、二つのメモリセル構造２８を電気的に接続する破線形状である場合について説明する。
【０１０５】
図２８は、第３の実施形態に係る相変化メモリ装置の配線形状を模式的に示した図であり、図２９及び図３０は、図２８の構造を用いたパターン転写工程の一部を模式的に示した図である。
【０１０６】
図２８に示すように、例えばワード線（ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１、ＷＬｉ＋２）と図示しないビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１、ＢＬｊ＋２）との交差位置（図中の破線部）に、リソグラフィ工程を用いてメモリセル構造２８が形成される。また、最外のワード線ＷＬｉ−１、及びワード線ＷＬｉ−１に隣接するワード線ＷＬｉはメモリセル構造２８を電気的に二つずつ区切る断続的な破線形状になっている。また、この区切られた部分はＢＬ方向において互い違いになるように配置されている。具体的には、ＷＬｉ−１の区切られた部分は、ＢＬ方向において区切られたＷＬｉの中央部分に位置する。また、最外のワード線ＷＬｉ−１、及びワード線ＷＬｉはダミーのワード線であり、ワード線ＷＬｉ−１、及びワード線ＷＬｉ上に形成されるメモリセル構造２８はダミーのメモリセル構造として扱う。
【０１０７】
なお、セルアレイは引き出し領域（図示せず）によって囲まれている。
【０１０８】
次に、図２９を用いて、ワード線ＷＬｉ−１及びワード線ＷＬｉ上に一部のメモリセル構造２８が形成されない場合を説明する。
【０１０９】
図２９に示すように、図２８に示した構成を用いてメモリセル構造２を形成するためのレジストパターン３５を形成するリソグラフィ工程を行う。この際、例えばリソグラフィ工程における露光量の不足や、レジスト形成後のレジスト倒れ等により、設計通りの位置（例えば、ワード線ＷＬｉ−１とＢＬｊとの交差位置、及びワード線ＷＬｉとビット線ＢＬｊとの交差位置）にレジストパターン３５が形成されないことがある。
【０１１０】
次に、図３０に示すように、レジストパターン３５を用いて、最外のメモリセル構造２８を形成するＲＩＥ工程を行うと、上述した各実施形態と同様に、最外のメモリセル構造２８は、下部に向かうにつれて引き出し領域側に延伸する。そして、最外のメモリセル構造２８にビット線方向で隣接するメモリセル構造２８は、レジストパターン３５に比べて幅が細いメモリセル構造となる。そこで、設計通りの位置にメモリセル構造２８が形成されない場合、ワード線ＷＬｉ＋１及びビット線ＢＬｊの交差位置に形成されたメモリセル構造２８ｆが引き出し領域方向に延伸し、ワード線ＷＬｉに接触する。
【０１１１】
上述した第３の実施形態によれば、アレイ端の最外のワード線ＷＬｉ−１、及びワード線ＷＬｉは、二つのメモリセル構造２８を電気的に接続する破線形状となっている。そして、最外のワード線ＷＬｉ−１、及びワード線ＷＬｉ上に形成されたメモリセル構造２８をダミーのメモリセル構造としている。リソグラフィ工程において、リソグラフィ欠け等で最外のワード線ＷＬｉ−１及びワード線ＷＬｉ上にメモリセル構造２８が形成されない場合がある。この場合、最外のメモリセル構造２８が形成されなかった領域に隣接するワード線ＷＬ上に形成されたメモリセル構造２８ｆが最外メモリセルとなる。加工時、引き出し領域に面する側壁へのＲＩＥ反応生成物の堆積量はメモリセルアレイ内に面する側壁への堆積量よりも多いため、加工が進むにつれて最外メモリセル構造２８は引き出し領域方向に延伸する。その結果、ワード線ＷＬｉ＋１とビット線ＢＬｊとの交差位置に形成されたメモリセル構造２８は、ワード線ＷＬｉと電気的に接続される。このとき、最外のワード線ＷＬｉは破線形状であるため、動作不良を起こすメモリセル構造２８は、ワード線ＷＬｉ＋１とビット線ＢＬｊとの交差領域に形成されたメモリセル構造２８ｆ、及びワード線ＷＬｉ＋１とビット線ＢＬｊ＋１との交差領域に形成されたメモリセル構造２８の２つのみとなる。
【０１１２】
これにより、上述した各実施形態と同様に、動作不良を起こすメモリセルの数を抑制することが可能である。このため、相変化メモリ装置を微細化した場合でも、充分な動作セルアレイ領域を確保することが可能である。
【０１１３】
また、上述した第３の実施形態によれば、ダミー用のワード線ＷＬがアレイ端から順に二本設けられている。このため、例えばリソグラフィ工程における露光量の不足や、レジスト形成後のレジスト倒れ等の不具合に対する加工マージンが多くなる。
【０１１４】
（第４の実施形態）
図３１〜図３３を用いて、第４の実施形態に係る相変化メモリ装置の基本的な構成を説明する。
【０１１５】
上述した第３の実施形態では、セルアレイの端部であるワード線ＷＬｉ−１及びワード線ＷＬｉが、二つのメモリセル構造２８を電気的に接続する破線形状である場合について説明した。第４の実施形態では、最外のメモリセル構造２８はＷＬ方向において一つ飛ばしで形成され、最外のワード線ＷＬｉ−１はそのメモリセル構造２８の少なくとも直下に形成され、且つワード線ＷＬｉ−１は電気的に非連続である場合について説明する。
【０１１６】
図３１は、第４の実施形態に係る相変化メモリ装置の配線形状を模式的に示した図であり、図３２及び図３３は、図３１の構造を用いたパターン転写工程の一部を模式的に示した図である。
【０１１７】
図３１に示すように、例えばワード線（ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１、ＷＬｉ＋２）と図示しないビット線（ＢＬｊ−１，ＢＬｊ，ＢＬｊ＋１、ＢＬｊ＋２）との交差位置（図中の破線部）に、リソグラフィ工程を用いてメモリセル構造２８が形成される。また、最外のメモリセル構造２８はＷＬ方向において一つ飛ばしで形成される。そして、最外のワード線ＷＬｉ−１は、最外のメモリセル構造２８の少なくとも直下に形成され、且つワード線ＷＬｉ−１は電気的に非連続である。より具体的には、最外のメモリセル構造２８は、ワード線ＷＬｉ−１とビット線ＢＬｊ−１、ＢＬｊ＋１、、、（ビット線ＢＬ一本置き）との交差位置に形成される。また、ワード線ＷＬｉ−１に隣接するワード線ＷＬｉはメモリセル構造２８を電気的に二つずつ区切る断続的な破線形状になっている。また、最外のワード線ＷＬｉ−１、及びワード線ＷＬｉはダミーのワード線であり、ワード線ＷＬｉ−１、及びワード線ＷＬｉ上に形成されるメモリセル構造２８はダミーのメモリセル構造として扱う。
【０１１８】
なお、セルアレイは引き出し領域（図示せず）によって囲まれている。
【０１１９】
また、ワード線ＷＬｉ−１は、最外のメモリセル構造２８の少なくとも直下に形成され、且つワード線ＷＬｉ−１は電気的に非連続であれば、どのような形状をしていても良い。
【０１２０】
次に、図３２を用いて、ワード線ＷＬｉ上に一部のメモリセル構造２８が形成されない場合を説明する。
【０１２１】
図３２に示すように、図３１に示した構成を用いてメモリセル構造２８を形成するためのレジストパターン３５を形成するリソグラフィ工程を行う。この際、例えばリソグラフィ工程における露光量の不足や、レジスト形成後のレジスト倒れ等により、設計通りの位置（例えば、ワード線ＷＬｉとビット線ＢＬｊとの交差位置）にレジストパターン３５が形成されないことがある。
【０１２２】
次に、図３３に示すように、レジストパターン３５を用いて、最外のメモリセル構造２８を形成するＲＩＥ工程を行うと、上述した各実施形態と同様に、最外のメモリセル構造２８は、下部に向かうにつれて引き出し領域側に延伸する。そして、最外のメモリセル構造２８にビット線方向で隣接するメモリセル構造２８は、レジストパターン３５に比べて幅が細いメモリセル構造となる。そこで、設計通りの位置にメモリセル構造２８が形成されない場合、ワード線ＷＬｉ＋１及びビット線ＢＬｊの交差位置に形成されたメモリセル構造２８ｆが引き出し領域方向に延伸し、ワード線ＷＬｉに接触する。
【０１２３】
上述した第４の実施形態によれば、最外のメモリセル構造２８は一つ飛ばしで形成され、最外のワード線ＷＬｉ−１はそのメモリセル構造２８の少なくとも直下に形成され、且つワード線ＷＬｉ−１は電気的に非連続である。また、ワード線ＷＬｉは、二つのメモリセル構造２８を電気的に接続する破線形状となっている。そして、最外のワード線ＷＬｉ−１、及びワード線ＷＬｉ上に形成されたメモリセル構造２８をダミーのメモリセル構造としている。リソグラフィ工程において、リソグラフィ欠け等でワード線ＷＬｉ上にメモリセル構造２８が形成されない場合がある。この場合、最外のメモリセル構造２８が形成されなかった領域に隣接するワード線ＷＬ上に形成されたメモリセル構造２８が最外メモリセルとなる。加工時、引き出し領域に面する側壁へのＲＩＥ反応生成物の堆積量はメモリセルアレイ内に面する側壁への堆積量よりも多いため、加工が進むにつれて最外メモリセル構造２８は引き出し領域方向に延伸する。その結果、ワード線ＷＬｉ＋１とビット線ＢＬｊとの交差位置に形成されたメモリセル構造２８ｆは、ワード線ＷＬｉと電気的に接続される。このとき、ワード線ＷＬｉは破線形状であるため、動作不良を起こすメモリセル構造２８は、ワード線ＷＬｉ＋１とビット線ＢＬｊとの交差領域に形成されたメモリセル構造２８ｆ、及びワード線ＷＬｉ＋１とビット線ＢＬｊ＋１との交差領域に形成されたメモリセル構造２８の２つのみである。
【０１２４】
これにより、上述した各実施形態と同様に、動作不良を起こすメモリセルの数を抑制することが可能である。このため、相変化メモリ装置を微細化した場合でも、充分な動作セルアレイ領域を確保することが可能である。
【０１２５】
また、上述した第４の実施形態によれば、最外のメモリセル構造２８は、ビット線ＢＬ一本置きに形成されている。また、最外のワード線ＷＬｉ−１は、メモリセル構造２８の少なくとも直下に形成され、且つワード線ＷＬｉ−１は電気的に非連続であれば、どのような形状でも良い。そのため、セルアレイ２５端部における配線レイアウトの自由度が向上する。また、上述した第３の実施形態と同様に、ダミー用のワード線ＷＬがアレイ端から順に二本設けられている。このため、例えばリソグラフィ工程における露光量の不足や、レジスト形成後のレジスト倒れ等の不具合に対してマージンが多くなる。このため、容易に、動作不良を起こすメモリセルの数を抑制することが可能である。
【０１２６】
なお、上述した各実施形態において、ダミー用のワード線ＷＬの区切り方を数通り示した。しかし、ダミー用のワード線ＷＬが電気的に非連続になる構成であれば良い。例えばワード線ＷＬの少なくとも一箇所が電気的に切断されている形状であれば良い。
【０１２７】
また、上述した各実施形態において、ダミー用のワード線ＷＬは、最外のワード線ＷＬ、または最外のワード線ＷＬに隣接するワード線（最外から２本目）をダミー用として用いた。しかし、所望の本数だけダミー用の配線及びメモリセル構造として用いても良い。
【０１２８】
また、上述した各実施形態では、下層側から、ワード線ＷＬ、ダイオード２７、可変抵抗素子２６、及びビット線ＢＬが順次積層された構造を説明した。しかし、下層側から、ビット線ＢＬ、ダイオード２７、可変抵抗素子２６、及びワード線ＷＬが順次積層された構造や、下層側から、ワード線ＷＬ、可変抵抗素子２６、ダイオード２７、及びビット線ＢＬが順次積層された構造や、下層側から、ビット線ＢＬ、可変抵抗素子２６、ダイオード２７、及びワード線ＷＬが順次積層された構造であっても同様の実施形態を適用することが可能である。
【０１２９】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１３０】
２６…可変抵抗素子、      ２７…ダイオード、      ２７…非オーミック素子、
２８…メモリセル構造、      ２９−１、２９−２…配線、
３５…レジストパターン、      １００…半導体基板、
【図１】
2011040633.tif 000003
【図２】
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【図３】
2011040633.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2011040633.tif 000009
【図８】
2011040633.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2011040633.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
2011040633.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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