(57)【要約】【課題】データの書き込み不良を抑えつつ、面積を小さく抑えることができる不揮発性の記憶装置、または当該不揮発性の記憶装置を用いた半導体装置の提供を目的の一とする。【解決手段】不揮発性の記憶素子を有する第１の記憶部と、上記第１の記憶部へのデータの書き込みが正確に行われたかどうかを検証するベリファイ動作において、上記データを一時的に保存するための第２の記憶部（データバッファ）とを有する。そして、第２の記憶部が、記憶素子と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極めて小さい絶縁ゲート電界効果型トランジスタとを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準データが書き込まれることで第１のデータが記憶される、不揮発性の第１の記憶素子を有する第１の記憶部と、
前記基準データが書き込まれることで第２のデータが記憶される第２の記憶素子、及びチャネル形成領域に酸化物半導体を含んでいるトランジスタを有する第２の記憶部と、
前記第１の記憶部から読み出された前記第１のデータと、前記第２の記憶部から読み出された前記第２のデータとを比較する比較回路とを有し、
前記第２の記憶素子は、前記基準データが書き込まれることで蓄積された電荷を、前記トランジスタにより保持する記憶装置。
【請求項２】
基準データが書き込まれることで第１のデータが記憶される、不揮発性の第１の記憶素子を有する第１の記憶部と、
前記基準データが書き込まれることで第２のデータが記憶される第２の記憶素子、及びチャネル形成領域に酸化物半導体を含んでいるトランジスタを有する第２の記憶部と、
前記第１の記憶部から読み出された前記第１のデータと、前記第２の記憶部から読み出された前記第２のデータとを比較し、その結果を含む第３のデータを前記第２の記憶部に記憶させる比較回路とを有し、
前記第２の記憶素子は、前記基準データが書き込まれることで蓄積された電荷を、前記トランジスタにより保持する記憶装置。
【請求項３】
請求項１または請求項２において、
前記第１の記憶素子は、ゲート電極と活性層の間にフローティングゲートを有するトランジスタであり、前記フローティングゲートに電荷を蓄積させることによりデータが書き込まれる記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記第２の記憶素子は、容量素子またはトランジスタである記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか１項において、
前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体である記憶装置。
【請求項６】
請求項１乃至請求項５のいずれか１項において、
前記チャネル形成領域の水素濃度は、５×１０１９／ｃｍ３以下である記憶装置。
【請求項７】
請求項１乃至請求項６のいずれか１項において、
前記チャネル形成領域に酸化物半導体を含んでいるトランジスタのオフ電流密度は、１００ｚＡ／μｍ以下である記憶装置。
【請求項８】
請求項１乃至請求項７のいずれか１項に記載の記憶装置を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
不揮発性の記憶装置と、当該記憶装置を用いた半導体装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭやフラッシュメモリなどの、データの書き込みと消去を繰り返し行うことが可能な不揮発性の半導体記憶装置（以下、単に記憶装置とする）は、利便性が高く、また、物理的な衝撃に強い。そのため、主にＵＳＢメモリ、メモリーカードなどの携帯型の記憶媒体や、無線で情報の読み取りを行うＲＦＩＤ（Ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ  ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）の媒体であるＲＦタグなどに用いられ、市場に広く出回っている。上記記憶装置は、記憶素子として機能するトランジスタを各メモリセルに有する。そして、上記トランジスタは、フローティングゲートと呼ばれる電極を、ゲート電極と、活性層である半導体膜との間に有しており、フローティングゲートにおける電荷の蓄積によりデータの記憶を行うことができる。
【０００３】
下記の特許文献１と特許文献２には、ガラス基板上に形成された、フローティングゲートを有する薄膜トランジスタについて記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−０２１４７８号公報
【特許文献２】特開２００５−３２２８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
フラッシュメモリやＥＥＰＲＯＭでは、記憶素子に印加される電圧が低すぎて十分な電荷がフローティングゲートに蓄積されないこと、或いは、記憶素子に印加される電圧が高すぎて記憶素子が破損または劣化することなどにより、データの書き込み不良が引き起こされる。すなわち、書き込み不良を回避するには、記憶素子に印加する電圧の高さを、適切な範囲に設定することが重要である。
【０００６】
しかし、データの書き込みを行うのに適切な電圧の高さは、メモリセル間で異なる場合がある。これは、主に、記憶素子として機能するトランジスタの、フローティングゲートと活性層の間にある絶縁膜の膜厚が不均一であるために、記憶素子の特性がメモリセル間でばらつくことに起因する。
【０００７】
また、記憶素子に供給される電圧自体も、記憶装置間でばらつきやすい。例えば、記憶素子に供給する電圧を、昇圧回路において生成している場合、上記電圧は昇圧回路内に設けられたリミッタにより一定の値に制御される。しかし、昇圧回路を構成しているトランジスタ、或いはリミッタを構成しているトランジスタの閾値電圧がばらついていると、昇圧回路において生成される電圧が一定ではなくなる。特に、パッシブ型のＲＦタグでは、電波を受信することにより生成された電圧を、レギュレータなどの定電圧回路により一定の値に制御してから、昇圧回路のリミッタに電源電圧として供給している。よって、定電圧回路を構成しているトランジスタの閾値電圧のばらつきにより、リミッタに供給する電源電圧がばらつくと、リミッタから出力される電圧の上限値或いは下限値が変化してしまうため、メモリセルに供給される電圧のばらつきがさらに大きくなりやすい。
【０００８】
このような、記憶素子の特性のばらつきと、記憶素子に供給される電圧のばらつきとにより引き起こされる、データの書き込み不良を回避する方法の一つに、データの書き込みを複数回に渡って行い、書き込み回数に応じて段階的に電圧を上昇させるものがある。上記方法を用いることで、記憶素子に過剰な電圧が掛かることを防ぎつつ、電圧不足により十分な電荷がフローティングゲートに蓄積されない事態を回避することができるので、書き込み不良の発生を抑えることができる。
【０００９】
ところで、上記方法では、書き込み動作を行う度に、データが正確に記憶されているか検証するためのベリファイ動作が行われる。ベリファイ動作を行うにあたり、データを一時保存するためのデータバッファと呼ばれる記憶装置が別途必要となる。このデータバッファには、例えば、フリップフロップで構成されたレジスタ、ＳＲＡＭ、ＤＲＡＭなどの揮発性の記憶装置を用いることができる。しかし、レジスタは、１ビットあたりの面積が大きいため、一度に多くのデータを格納する場合には、データバッファの面積を小さく抑えることが難しく、データバッファを含めた記憶装置全体の小型化が妨げられる。また、レジスタは、１ビットあたりに必要となるトランジスタ数が多い上に、データを保持する間は常に電源電圧の供給を必要とするため、トランジスタのオフ電流やリーク電流により消費電流が嵩みやすい。ＳＲＡＭやＤＲＡＭの場合、レジスタよりも小型化が可能である。しかし、ＳＲＡＭはレジスタと同様の理由により消費電力が嵩みやすい。ＤＲＡＭも、リフレッシュを行う必要があるために、データを保持する間に消費電力が嵩みやすい。
【００１０】
上述の課題に鑑み、開示する本発明は、データの書き込み不良を抑えつつ、面積を小さく抑えることができる不揮発性の記憶装置、または当該不揮発性の記憶装置を用いた半導体装置の提供を目的の一とする。或いは、開示する本発明は、データの書き込み不良を抑えつつ、消費電力を小さく抑えることができる不揮発性の記憶装置、または当該不揮発性の記憶装置を用いた半導体装置の提供を目的の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る記憶装置は、不揮発性の記憶素子を有する第１の記憶部と、上記第１の記憶部へのデータの書き込みが正確に行われたかどうかを検証するベリファイ動作において、上記データを一時的に保存するための第２の記憶部（データバッファ）とを有する。そして、本発明の一態様に係る記憶装置は、第２の記憶部が、記憶素子と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極めて小さい絶縁ゲート電界効果型トランジスタ（以下、単にトランジスタとする）とを有することを特徴とするものである。
【００１２】
第２の記憶部は、第１の記憶部に書き込まれるデータの他に、第１の記憶部から読み出されるデータ、ベリファイ動作の結果を含むデータなどを、一時的に保存することもできる。上記各データは、一の第２の記憶部内に記憶されていても良いし、複数の第２の記憶部内に記憶されていても良い。
【００１３】
そして、第２の記憶部が有する上記トランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とする。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流またはリーク電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約３倍程度の大きなバンドギャップを有する、酸化物半導体が挙げられる。上記構成を有するトランジスタを、記憶素子に蓄積された電荷を保持するためのスイッチング素子として用いることで、第２の記憶部において記憶素子からの電荷のリークを防ぐことができる。
【００１４】
なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られるのと同程度の高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流またはリーク電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３未満とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流、リーク電流を下げることができる。
【００１５】
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。酸化物半導体膜中及び導電膜中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で行う。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００１６】
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流（ゲート電極とソース電極間の電圧を０Ｖ以下としたときのドレイン電流）が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタ（ゲート絶縁膜の厚さは１００ｎｍ）とを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いた実験において、当該トランジスタとして高純度化された酸化物半導体膜をチャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、１０ｚＡ／μｍ乃至１００ｚＡ／μｍという、さらに低いオフ電流が得られることが分かった。したがって、本発明の一態様に係る半導体装置では、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、ソース電極とドレイン電極間の電圧によっては、１０ｚＡ／μｍ以下、好ましくは１ｚＡ／μｍ以下、更に好ましくは１ｙＡ／μｍ以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
【００１７】
また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほとんど現れない。これは、酸化物半導体中で電子供与体（ドナー）となる不純物を除去して、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するためと言える。また、これは、酸化物半導体のエネルギーギャップが３ｅＶ以上であり、熱励起キャリアが極めて少ないことにも起因する。また、ソース電極及びドレイン電極が縮退した状態にあることも、温度依存性が現れない要因となっている。トランジスタの動作は、縮退したソース電極から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度には温度依存性がないことから、オフ電流の温度依存性がみられないことを説明することができる。
【００１８】
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。
【００１９】
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記することができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。
【発明の効果】
【００２０】
上記構成を有するトランジスタを、第２の記憶部において、記憶素子における電荷の保持を制御するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。そのため、上記構成を有する第２の記憶部は、ＤＲＡＭを用いる場合よりも長い期間に渡りデータを保持することができるので、ベリファイ動作中にリフレッシュを行わなくとも良い。また、上記構成を有する第２の記憶部は、レジスタやＳＲＡＭを用いた場合とは異なり、データを保持する間、電圧の供給を常時必要とするわけではない。よって、本発明の一態様に係る記憶装置は、ＤＲＡＭ、ＳＲＡＭ、或いはレジスタを用いた場合よりも、データの書き込み時における消費電力を小さく抑えることができる。
【００２１】
また、第２の記憶部が上記構成を有することで、一つのメモリセルに用いられるトランジスタの数を、フリップフロップで構成されたレジスタを用いる場合に比べて、少なくすることができる。よって、上記レジスタを用いた場合よりも第２の記憶部の面積を小さく抑えることができ、延いては第２の記憶部を含む記憶装置全体の小型化を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】記憶装置とメモリセルの構成を示す図。
【図２】メモリセルの構成を示す図。
【図３】メモリセルの断面図。
【図４】第２の記憶部に書き込まれるデータの流れを模式的に示す図。
【図５】第２の記憶部に書き込まれるデータの流れを模式的に示す図。
【図６】第２の記憶部の構成を示す図。
【図７】第２の記憶部の構成を示す図。
【図８】第２の記憶部の駆動方法を示すタイミングチャート。
【図９】読み出し回路の構成を示す図。
【図１０】記憶装置の構成を示す図。
【図１１】測定用回路の構成を示す図。
【図１２】測定結果を示す図（経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す図）。
【図１３】測定結果を示す図（ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を示す図）。
【図１４】ＲＦタグの構成を示す図。
【図１５】記憶媒体の構成を示す図。
【図１６】電子機器の構成を示す図。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
なお、マイクロプロセッサ、画像処理回路などの集積回路や、ＲＦタグ、記憶媒体、半導体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を画素部または駆動回路に有している半導体表示装置が、その範疇に含まれる。
【００２５】
（実施の形態１）
図１（Ａ）に、本発明の一態様に係る記憶装置の構成を、一例としてブロック図で示す。図１（Ａ）に示す記憶装置１００は、第１の記憶部１０１と、第２の記憶部１０２と、駆動回路１０３と、比較回路１０４とを有する。
【００２６】
第１の記憶部１０１には、不揮発性の記憶素子を有するメモリセルが複数設けられている。また、第２の記憶部１０２には、記憶素子と、当該記憶素子における電荷の保持を制御するための、オフ電流またはリーク電流が極めて小さいトランジスタとを有するメモリセルが複数設けられている。
【００２７】
駆動回路１０３は、第１の記憶部１０１の動作を制御する。具体的には、第１の記憶部１０１へのデータの書き込み、第１の記憶部１０１からのデータの読み出し、第１の記憶部１０１におけるデータの保持、第１の記憶部１０１におけるデータの消去などの各種動作を、制御回路からの信号に従って制御することができる。
【００２８】
また、駆動回路１０３は、第２の記憶部１０２の動作を制御する。具体的には、第２の記憶部１０２へのデータの書き込み、第２の記憶部１０２からのデータの読み出し、第２の記憶部１０２におけるデータの保持などの各種動作を、制御回路からの信号に従って制御することができる。
【００２９】
なお、図１（Ａ）では、第１の記憶部１０１と、第２の記憶部１０２の動作を、一の駆動回路１０３により制御している例を示しているが、本発明の一態様はこの構成に限定されない。第１の記憶部１０１と、第２の記憶部１０２の動作を、異なる駆動回路で制御していても良い。或いは、第１の記憶部１０１の動作を制御する駆動回路と、第２の記憶部１０２の動作を制御する駆動回路とが、その一部を共有していても良い。
【００３０】
また、図１（Ａ）では、駆動回路１０３に信号を供給する制御回路が、記憶装置１００に含まれておらず、記憶装置１００の外部に設けられている場合を想定しているが、制御回路は記憶装置の構成要素に含まれていても良い。
【００３１】
比較回路１０４は、第１の記憶部１０１に書き込まれたデータが正確に記憶されているかどうかをベリファイ動作において検証する。ベリファイ動作では、第２の記憶部１０２において、一時的にデータの保持が行われる。
【００３２】
図１（Ｂ）に、第２の記憶部１０２が有するメモリセルの構成を、一例として回路図で示す。図１（Ｂ）に示す回路図では、メモリセル１０７が、記憶素子１０５と、スイッチング素子として機能するトランジスタ１０６とを有する。記憶素子１０５は、容量素子、トランジスタなどの半導体素子を用いることができる。そして、記憶素子１０５は、容量素子、或いは、トランジスタのゲート電極と活性層の間に形成されるゲート容量に、電荷を蓄積させることで、データを記憶する。
【００３３】
なお、メモリセル１０７は、必要に応じて、トランジスタ、ダイオード、抵抗素子、インダクタンスなどのその他の回路素子を、さらに有していても良い。
【００３４】
本発明の一態様では、上記スイッチング素子として機能するトランジスタ１０６のチャネル形成領域に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を含むことを特徴とする。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流またはリーク電流が極めて低いトランジスタ１０６を実現することができる。上記構成を有するトランジスタ１０６を、記憶素子１０５に蓄積された電荷を保持するためのスイッチング素子として用いることで、第２の記憶部１０２において記憶素子１０５からの電荷のリークを防ぐことができる。
【００３５】
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができる。この中でも酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンのプロセス温度は約１５００℃、窒化ガリウムのプロセス温度は約１１００℃であるが、酸化物半導体の成膜温度は、３００〜５００℃（ガラス転移温度以下、最大でも７００℃程度）と低く、安価で入手しやすいガラス基板上への成膜が可能であり、また、１５００℃〜２０００℃もの高温での熱処理に対する耐性を有さない半導体材料を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
【００３６】
以下の説明ではトランジスタ１０６の半導体膜として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。
【００３７】
また、図１（Ｂ）では、トランジスタ１０６がゲート電極を活性層の片側にのみ有している場合を示している。トランジスタ１０６が、活性層を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはスイッチングを制御するための信号が与えられ、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみグラウンドなどの固定電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ１０６の閾値電圧を制御することができる。
【００３８】
また、図１（Ｂ）では、メモリセル１０７がスイッチング素子として機能するトランジスタ１０６を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限１つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル１０７がスイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【００３９】
トランジスタが直列に接続されている状態とは、第１のトランジスタのソース電極とドレイン電極のいずれか一方のみが、第２のトランジスタのソース電極とドレイン電極のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソース電極が第２のトランジスタのソース電極に接続され、第１のトランジスタのドレイン電極が第２のトランジスタのドレイン電極に接続されている状態を意味する。
【００４０】
また、特に断りがない限り、本明細書では、オフ電流とは、ｎチャネル型（ｐチャネル型）トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位（低い電位）とした状態において、ソース電極とゲート電極を同電位としたときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。また、特に断りがない限り、リーク電流とは、絶縁膜を通してソース電極あるいはドレイン電極とゲート電極との間に流れる電流のことを意味する。
【００４１】
次いで、記憶装置１００の動作について説明する。記憶装置１００では、制御回路から送られてきたデータが、駆動回路１０３によって第１の記憶部１０１に書き込まれる。
【００４２】
最初の第１の記憶部１０１へのデータの書き込みが終了したら、第１の記憶部１０１へのデータの書き込みが正常に行われたか否かを検証する、ベリファイ動作が行われる。具体的には、制御回路から送られてきた基準となるデータと、第１の記憶部１０１から読み出されたデータとを比較する。制御回路から送られてきた基準となるデータは、第２の記憶部１０２に一時的に保持される。比較回路１０４は、第１の記憶部１０１から読み出されたデータと、第２の記憶部１０２に一時的に保持されているデータとを比較し、その結果をデータとして出力する。出力されたベリファイ動作の結果を含むデータは、第２の記憶部１０２に一時的に保持される。
【００４３】
なお、上記ベリファイ動作の際に、第１の記憶部１０１から読み出されたデータを、第２の記憶部１０２に一時的に保持させておいても良い。
【００４４】
ベリファイ動作の結果、第１の記憶部１０１において全てのビットのデータが正常に書き込まれていることが確認されたら、そこで、第１の記憶部１０１への書き込み動作は終了する。
【００４５】
ベリファイ動作の結果、第１の記憶部１０１において、データの書き込みが正常に行われていない書き込み不良が検出されたら、記憶装置１００は、不良が生じたビットのデータを第１の記憶部１０１に再度書き込む。データの再書き込みを行う場合、書き込みが行われるメモリセル１０７において、記憶素子１０５に印加される電圧の絶対値を前回の書き込み時よりも大きくするか、記憶素子１０５に電圧を印加する時間を前回の書き込み時よりも長くする。或いは、上記２つの構成を組み合わせて再書き込みを行うようにしても良い。
【００４６】
再書き込みが終了したら、再度、ベリファイ動作によりデータが正確に記憶されているかどうかを検証する。そして、書き込み不良が検出されなくなるまで、上記動作を繰り返すことで、正確なデータを第１の記憶部１０１に書き込むことができる。
【００４７】
次いで、図２に、メモリセル１０７の具体的な構成例を示す。
【００４８】
図２（Ａ）に示すメモリセル２００は、スイッチング素子として機能するトランジスタ２０１と、記憶素子として機能する容量素子２０２とを有する。トランジスタ２０１のゲート電極は、ワード線ＷＬに接続されている。また、トランジスタ２０１のソース電極とドレイン電極は、一方がデータ線ＤＬに接続されており、他方が容量素子２０２の一方の電極に接続されている。容量素子２０２の他方の電極は、グラウンドなどの固定電位が与えられているノードに、接続されている。
【００４９】
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
【００５０】
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００５１】
また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。本明細書では、便宜上、ソース電極とドレイン電極とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース電極とドレイン電極の呼び方が入れ替わる。
【００５２】
図２（Ａ）に示すメモリセル２００では、データの書き込み時にトランジスタ２０１がオンになり、データ線ＤＬからデータを含む信号の電位が、トランジスタ２０１を介して容量素子２０２の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子２０２に蓄積されている電荷量が制御されることで、容量素子２０２へのデータの書き込みが行われる。
【００５３】
次いで、データの保持時には、トランジスタ２０１がオフになり、容量素子２０２において電荷が保持される。上述したように、トランジスタ２０１はオフ電流またはリーク電流が極めて低いという特性を有している。そのため、容量素子２０２に蓄積された電荷はリークしづらく、トランジスタ２０１にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【００５４】
データの読み出し時には、トランジスタ２０１がオンになり、データ線ＤＬを介して容量素子２０２に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、データを読み出すことができる。
【００５５】
図２（Ｂ）に示すメモリセル２１０は、スイッチング素子として機能するトランジスタ２１１と、記憶素子として機能するトランジスタ２１２及び容量素子２１３とを有する。トランジスタ２１１のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ２１１のソース電極とドレイン電極は、一方が第１データ線ＤＬａに接続されており、他方がトランジスタ２１２のゲート電極に接続されている。トランジスタ２１２のソース電極とドレイン電極は、一方が第２データ線ＤＬｂに接続されており、他方がグラウンドなどの固定電位が与えられているノードに接続されている。容量素子２１３が有する一対の電極は、一方がトランジスタ２１２のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続されている。
【００５６】
図２（Ｂ）に示すメモリセル２１０では、データの書き込み時にトランジスタ２１１がオンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ２１１を介してトランジスタ２１２のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ２１２のゲート容量、及び容量素子２１３に蓄積される電荷量が制御されることで、トランジスタ２１２及び容量素子２１３へのデータの書き込みが行われる。
【００５７】
次いで、データの保持時には、トランジスタ２１１がオフになり、トランジスタ２１２のゲート容量、及び容量素子２１３に蓄積された電荷が保持される。上述したように、トランジスタ２１１はオフ電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、トランジスタ２１１にシリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【００５８】
データの読み出し時には、第２ワード線ＷＬｂの電位を変化させる。容量素子２１３が有する一対の電極の電位差は、電荷保存則により維持されたままなので、第２ワード線ＷＬｂの電位の変化は、トランジスタ２１２のゲート電極に与えられる。トランジスタ２１２は、そのゲート容量に蓄積されている電荷量によって閾値電圧が変化している。よって、トランジスタ２１２のゲート電極の電位が変化することで得られるトランジスタ２１２のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。
【００５９】
なお、記憶素子として機能するトランジスタ２１２は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ２１２の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル２１０内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ２１２の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル２１０からのデータの読み出しを高速で行うことができる。
【００６０】
図２（Ｃ）に示すメモリセル２２０は、一つのデータ線ＤＬが、第１データ線ＤＬａと第２データ線ＤＬｂの機能を併せ持っている点において、図２（Ｂ）に示すメモリセル２１０と異なっている。具体的に、図２（Ｃ）に示すメモリセル２２０は、スイッチング素子として機能するトランジスタ２２１と、記憶素子として機能するトランジスタ２２２及び容量素子２２３とを有する。トランジスタ２２１のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ２２１のソース電極とドレイン電極は、一方がデータ線ＤＬに接続されており、他方がトランジスタ２２２のゲート電極に接続されている。トランジスタ２２２のソース電極とドレイン電極は、一方がデータ線ＤＬに接続されており、他方がグラウンドなどの固定電位が与えられているノードに接続されている。容量素子２２３が有する一対の電極は、一方がトランジスタ２２２のゲート電極に接続され、他方が第２ワード線ＷＬｂに接続されている。
【００６１】
図２（Ｃ）に示すメモリセル２２０は、データの書き込み、保持、読み出しなどの動作は、図２（Ｂ）に示すメモリセル２１０と同様に行うことができる。
【００６２】
また、記憶素子として機能するトランジスタ２２２は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ２２２の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル２２０内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、記憶素子として機能するトランジスタ２２２の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル２２０からのデータの読み出しを高速で行うことができる。
【００６３】
図２（Ｄ）に示すメモリセル２３０は、スイッチング素子として機能するトランジスタ２３１と、記憶素子として機能するトランジスタ２３２と、データの読み出しを制御するスイッチング素子として機能するトランジスタ２３３とを有する。トランジスタ２３１のゲート電極は、第１ワード線ＷＬａに接続されている。また、トランジスタ２３１のソース電極とドレイン電極は、一方が第１データ線ＤＬａに接続されており、他方がトランジスタ２３２のゲート電極に接続されている。トランジスタ２３２のソース電極とドレイン電極は、一方がトランジスタ２３３のソース電極とドレイン電極のいずれか一方に接続されており、他方がグラウンドなどの固定電位が与えられているノードに接続されている。トランジスタ２３３が有するソース電極とドレイン電極のうち、他方の電極は第２データ線ＤＬｂに接続されている。トランジスタ２３３のゲート電極は、第２ワード線ＷＬｂに接続されている。
【００６４】
図２（Ｄ）に示すメモリセル２３０では、データの書き込み時にトランジスタ２３１がオンになり、第１データ線ＤＬａからデータを含む信号の電位が、トランジスタ２３１を介してトランジスタ２３２のゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ２３２のゲート容量に蓄積される電荷量が制御されることで、トランジスタ２３２へのデータの書き込みが行われる。
【００６５】
次いで、データの保持時には、トランジスタ２３１がオフになり、トランジスタ２３２のゲート容量に蓄積された電荷が保持される。上述したように、トランジスタ２３１はオフ電流またはリーク電流が極めて低いという特性を有している。そのため、蓄積された上記電荷はリークしづらく、シリコンなどの半導体材料を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【００６６】
データの読み出し時には、第２ワード線ＷＬｂの電位が変化することでトランジスタ２３３がオンになる。トランジスタ２３３がオンになると、トランジスタ２３２には、そのゲート容量に蓄積されている電荷量に見合った大きさのドレイン電流が流れる。よって、トランジスタ２３２のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを読み出すことができる。
【００６７】
なお、トランジスタ２３２またはトランジスタ２３３は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ２３２またはトランジスタ２３３の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。メモリセル２３０内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。また、トランジスタ２３２またはトランジスタ２３３の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル２３０からのデータの読み出しを高速で行うことができる。
【００６８】
図２（Ｅ）に示すメモリセル２４０は、一つのワード線ＷＬが、第１ワード線ＷＬａと第２ワード線ＷＬｂの機能を併せ持っている点において、図２（Ｄ）に示すメモリセル２３０と異なっている。具体的に、図２（Ｅ）に示すメモリセル２４０は、スイッチング素子として機能するトランジスタ２４１と、記憶素子として機能するトランジスタ２４２と、データの読み出しを制御するスイッチング素子として機能するトランジスタ２４３とを有する。トランジスタ２４３はトランジスタ２４２と極性が異なる。そして、トランジスタ２４１のゲート電極は、ワード線ＷＬに接続されている。また、トランジスタ２４１のソース電極とドレイン電極は、一方が第１データ線ＤＬａに接続されており、他方がトランジスタ２４２のゲート電極に接続されている。トランジスタ２４２のソース電極とドレイン電極は、一方がトランジスタ２４３のソース電極とドレイン電極のいずれか一方に接続されており、他方がグラウンドなどの固定電位が与えられているノードに接続されている。トランジスタ２４３が有するソース電極とドレイン電極のうち、他方の電極は第２データ線ＤＬｂに接続されている。トランジスタ２４３のゲート電極は、ワード線ＷＬに接続されている。
【００６９】
図２（Ｅ）に示すメモリセル２４０は、データの書き込み、保持、読み出しなどの動作は、図２（Ｄ）に示すメモリセル２３０と同様に行うことができる。
【００７０】
なお、トランジスタ２４２は、その活性層に、酸化物半導体膜が用いられていても良い。或いは、トランジスタ２４２の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。また、トランジスタ２４２の活性層に、例えば、多結晶または単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体材料を用いることで、メモリセル２４０からのデータの読み出しを高速で行うことができる。
【００７１】
次いで、図３（Ａ）に、図２（Ｂ）に示した回路構成を有するメモリセル２１０を例に挙げて、第１の記憶部が有するメモリセルと、第２の記憶部が有するメモリセルの、断面図の一例を示す。
【００７２】
図３（Ａ）に示す断面図では、第１の記憶部が有するトランジスタ３０１と、第２の記憶部が有するトランジスタ３０２、トランジスタ３０３、容量素子３０４とが、絶縁表面を有する基板３００上に形成されている。
【００７３】
トランジスタ３０１は、第１の記憶部の記憶素子として機能する。そして、トランジスタ３０１は、活性層３１０と、フローティングゲートとして機能する電極３１１と、ゲート電極３１２と、絶縁膜３１３と、絶縁膜３１４とを有する。電極３１１は活性層３１０とゲート電極３１２の間に位置し、電極３１１と活性層３１０の間に絶縁膜３１３が設けられ、電極３１１とゲート電極３１２の間に絶縁膜３１４が設けられている。
【００７４】
トランジスタ３０３は、第２の記憶部の記憶素子として機能する。そして、トランジスタ３０３は、活性層３１５と、ゲート電極３１６と、絶縁膜３１３とを有する。ゲート電極３１６と活性層３１５の間に絶縁膜３１３が設けられている。
【００７５】
トランジスタ３０２は、第２の記憶部のスイッチング素子として機能する。そして、トランジスタ３０２は、トランジスタ３０１とトランジスタ３０３を覆っている絶縁膜３１８上に形成されている。具体的に、トランジスタ３０２は、絶縁膜３１８上に、ゲート電極３１９と、ゲート電極３１９上の絶縁膜３２０と、絶縁膜３２０を間に挟んでゲート電極３１９と重なる、酸化物半導体を含んだ活性層３２１と、活性層３２１上のソース電極３２２、ドレイン電極３２３と有している。さらに、トランジスタ３０２は、活性層３２１、ソース電極３２２及びドレイン電極３２３を覆っている絶縁膜３２４を構成要素に含んでいても良い。トランジスタ３０２は、ボトムゲート型であり、なおかつ、ソース電極３２２とドレイン電極３２３の間において、活性層３２１の一部がエッチングされたチャネルエッチ構造である。
【００７６】
なお、トランジスタ３０２は、絶縁膜３２４上において活性層３２１のチャネル形成領域と重なる位置にバックゲート電極を有していても良い。バックゲート電極を形成する場合、バックゲート電極を覆うように絶縁膜を形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極３１９と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ３０２の閾値電圧を制御することができる。
【００７７】
容量素子３０４は、トランジスタ３０２と同様に、絶縁膜３１８上に形成されている。容量素子３０４は、絶縁膜３１８上に第１の電極３２５と、第１の電極３２５と重なる絶縁膜３２０と、絶縁膜３２０を間に挟んで第１の電極３２５と重なる第２の電極３２６とを有する。第１の電極３２５と、トランジスタ３０２のゲート電極３１９とは、一の導電膜をパターニングすることにより形成することができる。また、第２の電極３２６と、トランジスタ３０２のソース電極３２２及びドレイン電極３２３とは、一の導電膜をパターニングすることにより形成することができる。
【００７８】
なお、容量素子３０４は、必ずしもトランジスタ３０２と同様に絶縁膜３１８上に形成されている必要はない。例えば、トランジスタ３０１またはトランジスタ３０３と共に、絶縁膜３１８下に形成されていても良い。
【００７９】
なお、図３（Ａ）では、トランジスタ３０２がボトムゲート型であり、なおかつ、チャネルエッチ構造を有する場合について示したが、本発明の一態様はこの構成に限定されない。
【００８０】
図３（Ｂ）に、トランジスタ３０２がチャネル保護構造を有する点が図３（Ａ）と異なる場合の、第１の記憶部が有するメモリセルと、第２の記憶部が有するメモリセルの、断面図の一例を示す。
【００８１】
図３（Ｂ）に示すトランジスタ３０２は、絶縁膜３１８上にゲート電極３３０と、ゲート電極３３０上の絶縁膜３３１と、絶縁膜３３１上においてゲート電極３３０と重なっている、酸化物半導体を含んだ活性層３３２と、ゲート電極３３０と重なる位置において活性層３３２上に形成されたチャネル保護膜３３３と、活性層３３２上に形成されたソース電極３３４、ドレイン電極３３５と、を有する。さらに、トランジスタ３０２は、活性層３３２上に形成された絶縁膜３３６を、その構成要素に含めても良い。
【００８２】
チャネル保護膜３３３を設けることによって、活性層３３２のチャネル形成領域となる部分に対する、後の工程時におけるダメージ（エッチング時のプラズマやエッチング剤による膜減りなど）を防ぐことができる。従ってトランジスタの信頼性を向上させることができる。
【００８３】
酸素を含む無機材料をチャネル保護膜３３３に用いることで、水分または水素を低減させるための加熱処理により活性層３３２中に酸素欠損が発生していたとしても、活性層３３２の少なくともチャネル保護膜３３３とそれぞれ接する領域に酸素を供給し、ドナーとなる酸素欠損を低減して化学量論比を満たす構成とすることが可能である。よって、チャネル形成領域を、ｉ型化または実質的にｉ型化させることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
【００８４】
なお、トランジスタ３０２は、絶縁膜３３６上に、バックゲート電極をさらに有していても良い。バックゲート電極は、活性層３３２のチャネル形成領域と重なるように形成する。バックゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が与えられる状態であっても良い。後者の場合、バックゲート電極には、ゲート電極３３０と同じ高さの電位が与えられていても良いし、グラウンドなどの固定電位が与えられていても良い。バックゲート電極に与える電位の高さを制御することで、トランジスタ３０２の閾値電圧を制御することができる。
【００８５】
図３（Ｃ）に、トランジスタ３０２がトップゲート型である点が図３（Ａ）と異なる場合の、第１の記憶部が有するメモリセルと、第２の記憶部が有するメモリセルの、断面図の一例を示す。
【００８６】
図３（Ｃ）に示すトランジスタ３０２は、絶縁膜３１８上にソース電極３４０、ドレイン電極３４１と、ソース電極３４０、ドレイン電極３４１上の酸化物半導体を含んだ活性層３４２と、活性層３４２上の絶縁膜３４３と、活性層３４２と重なる位置において絶縁膜３４３上に形成されたゲート電極３４４と、を有する。さらに、トランジスタ３０２は、ゲート電極３４４上に形成された絶縁膜３４５を、その構成要素に含めても良い。
【００８７】
また、図３（Ｃ）に示す断面図では、容量素子３０４の構成も図３（Ａ）とは異なる。具体的に、容量素子３０４は、導電膜３５０と、導電膜３５０上の半導体膜３５１と、導電膜３５０及び半導体膜３５１を覆っている絶縁膜３４３と、絶縁膜３４３を間に挟んで導電膜３５０及び半導体膜３５１と重なっている第２の電極３５２とを有する。容量素子３０４では、導電膜３５０及び半導体膜３５１が、容量素子３０４の第１の電極として機能する。そして、導電膜３５０と、トランジスタ３０２のソース電極３４０、ドレイン電極３４１とが、一の導電膜をパターニングすることにより形成されている。また、半導体膜３５１と、トランジスタ３０２の活性層３４２とが、一の半導体膜をパターニングすることにより形成されている。また、第２の電極３５２と、トランジスタ３０２のゲート電極３４４とが、一の導電膜をパターニングすることにより形成されている。
【００８８】
また、図３（Ｃ）に示す断面図では、絶縁膜３４５に形成されたコンタクトホールを介して、ゲート電極３４４と、第２の電極３５２とにそれぞれ接している導電膜３５３、導電膜３５４とが、絶縁膜３４５上に形成されている。
【００８９】
なお、図３では、薄膜の半導体膜を用いて、トランジスタ３０１と、トランジスタ３０３とが形成されている構成を例示しているが、本発明の一態様はこの構成に限定されない。第１の記憶部が有する記憶素子と、第２の記憶部が有する記憶素子とは、バルクの半導体基板を用いて形成されていても良い。
【００９０】
また、図３では、トランジスタ３０１〜トランジスタ３０３がシングルゲート構造である場合を例示しているが、上記トランジスタは、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造であっても良い。
【００９１】
また、図３では、トランジスタ３０１と、トランジスタ３０２、トランジスタ３０３及び容量素子３０４とが、一の基板３００上に形成されている場合を例示しているが、本発明の一態様はこの構成に限定されない。第１の記憶部が有する記憶素子と、第２の記憶部が有する記憶素子などの半導体素子は、異なる基板に形成されていても良い。
【００９２】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物である水分または水素が多量に含まれていることが判明している。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分または水素などの不純物を低減して高純度化するためには、酸化物半導体膜に対して、窒素、酸素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で加熱処理を行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下であることが望ましい。上記加熱処理は、５００℃以上８５０℃以下（若しくはガラス基板の歪点以下）、好ましくは５５０℃以上７５０℃以下の温度範囲で行うのが望ましい。なお、この加熱処理は、用いる基板の耐熱温度を超えないものとする。水分または水素の加熱処理による脱離の効果については、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ；昇温脱離ガス分析法）により確認済みである。
【００９３】
本発明の一態様では、第２の記憶部において、オフ電流またはリーク電流の極めて低いトランジスタを、記憶素子における電荷の保持を制御するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。そのため、上記構成を有する第２の記憶部は、ＤＲＡＭを用いる場合よりも長い期間に渡りデータを保持することができるので、ベリファイ動作中にリフレッシュを行わなくとも良い。また、上記構成を有する第２の記憶部は、レジスタやＳＲＡＭを用いた場合とは異なり、データを保持する間、電圧の供給を常時必要とするわけではない。よって、本発明の一態様に係る記憶装置は、ＤＲＡＭ、ＳＲＡＭ、或いはレジスタを用いた場合よりも、データの書き込み時における消費電力を小さく抑えることができる。
【００９４】
また、第２の記憶部が上記構成を有することで、一つのメモリセルに用いられるトランジスタの数を、フリップフロップで構成されたレジスタを用いる場合に比べて、少なくすることができる。よって、上記レジスタを用いた場合よりも第２の記憶部の面積を小さく抑えることができ、延いては第２の記憶部を含む記憶装置全体の小型化を実現することができる。
【００９５】
（実施の形態２）
本発明の一態様に係る記憶装置の動作について、より詳しく説明する。
【００９６】
本実施の形態では、第１の記憶部において、複数のメモリセルで構成される特定の記憶領域に、８ビットのデータを書き込む場合を例に挙げて、その動作について説明する。また、図４に、第１の記憶部へのデータの書き込み動作において、第２の記憶部に書き込まれるデータの流れを、一例として模式的に示す。図４では、第２の記憶部が有する４つの記憶領域を、４つのデータバッファとして用いている。
【００９７】
各データバッファが有する記憶領域は、第１の記憶部に書き込まれるデータと、同じビット数のデータを記憶することができる程度の記憶容量を有する。本実施の形態では、各データバッファが８ビットのデータを記憶するための記憶領域を少なくとも有しているものとする。
【００９８】
なお、図４に示す基準データ用データバッファは、制御回路から送られてくるデータ（基準データ）を一時的に記憶させるためのデータバッファである。また、読み出し用データバッファは、第１の記憶部から読み出されたデータを一時的に記憶させるためのデータバッファである。０書き込み用データバッファと１書き込み用データバッファは、ベリファイ動作により得られた結果を、データとして一時的に記憶させるためのデータバッファである。
【００９９】
次いで、書き込み動作の説明に移る。第１の記憶部へのデータの書き込み動作は、まず、第１の記憶部に既に保持されているデータと、これから新たに書き込むデータの比較から行う。
【０１００】
図４では、制御回路から送られてくる基準データを、基準データ用データバッファに書き込む（８００：基準データの書き込み）。図４では、”０１０１０１０１”のデジタル値で示される８ビットの基準データが、基準データ用データバッファに書き込まれた場合を例示している。
【０１０１】
次いで、図４では、第１の記憶部において既に保持されているデータを読み出し、読み出し用データバッファに書き込む（８０１：事前読み出し）。図４では、”１０１０１０１０”のデジタル値で示される８ビットのデータが、第１の記憶部から読み出されて、読み出し用データバッファに書き込まれる場合を例示している。読み出し用データバッファにデータを書き込んでいる間、基準データ用データバッファは書き込まれた基準データを保持し続ける。
【０１０２】
なお、図４では、（８００：基準データの書き込み）の後に（８０１：事前読み出し）を行う場合を例示しているが、本発明の一態様はこの構成に限定されない。（８０１：事前読み出し）の後に（８００：基準データの書き込み）を行うようにしても良い。この場合は、基準データ用データバッファに基準データを書き込んでいる間、読み出し用データバッファは書き込まれたデータを保持し続ける。
【０１０３】
次いで、比較回路において、基準データ用データバッファに保持されている基準データと、読み出し用データバッファに保持されているデータとを、ビットごとに比較する。そして、比較により、デジタル値が一致するビットと、デジタル値の異なるビットとを判別し、その結果が情報として含まれるデータ（比較データ）を、０書き込み用データバッファと、１書き込み用データバッファに書き込む（８０２：データの比較）。
【０１０４】
図４において、０書き込み用データバッファに記憶されている比較データは、基準データのデジタル値が０であり、読み出し用データバッファからのデータのデジタル値が１であるビットを白丸（○）で示している。また、基準データのデジタル値が０であり、読み出し用データバッファからのデータのデジタル値が０であるビットを乗算記号（×）で示している。すなわち、比較データの持つ値が○で表記されるビットは、０のデジタル値を書き込む必要があるビットを意味し、×で表記されるビットは、０のデジタル値を書き込む必要がないビットを意味する。
【０１０５】
また、図４において、１書き込み用データバッファに記憶されている比較データは、基準データのデジタル値が１であり、読み出し用データバッファからのデータのデジタル値が０であるビットを白丸（○）で示している。また、基準データのデジタル値が１であり、読み出し用データバッファからのデータのデジタル値が１であるビットを乗算記号（×）で示している。すなわち、比較データの持つ値が○で表記されるビットは、１のデジタル値を書き込む必要があるビットを意味し、×で表記されるビットは、１のデジタル値を書き込む必要がないビットを意味する。
【０１０６】
次いで、第１の記憶部への基準データの書き込みを行う（８０３：書き込みの実行）。第１の記憶部への基準データの書き込みは、０のデジタル値の書き込みと、１のデジタル値の書き込みとに分けて行われる。そして、上記基準データの書き込みは、０書き込み用データバッファに記憶されている比較データと、１書き込み用データバッファに記憶されている比較データとに従って行われる。
【０１０７】
図４の場合だと、０書き込み用データバッファに記憶されている比較データに従って、１ビット目、３ビット目、５ビット目、７ビット目の基準データを、第１の記憶部に書き込む。また、１書き込み用データバッファに記憶されている比較データに従って、２ビット目、４ビット目、６ビット目、８ビット目の基準データを、第１の記憶部に書き込む。
【０１０８】
第１の記憶部への基準データの書き込みが終了したら、次いで、ベリファイ動作により、第１の記憶部にデータが正常に書き込まれたか否かを検証する。図４では、第１の記憶部に記憶されているデータを読み出し、読み出し用データバッファに書き込む（８０４：データの読み出し）。図４では、７ビット目と８ビット目においてデータの書き込み不良が生じた場合を例示しており、”０１０１０１１０”のデジタル値で示される８ビットのデータが、第１の記憶部から読み出されて、読み出し用データバッファに書き込まれている。
【０１０９】
次いで、比較回路において、基準データ用データバッファに保持されている基準データと、読み出し用データバッファに保持されているデータとを、ビットごとに比較する。そして、比較により、デジタル値が一致するビットと、デジタル値の異なるビットとを判別し、その結果が情報として含まれるデータ（比較データ）を、０書き込み用データバッファと、１書き込み用データバッファに書き込む（８０５：データの比較）。
【０１１０】
図４において、０書き込み用データバッファに記憶されている比較データは、７ビット目のみ○となっており、１書き込み用データバッファに記憶されている比較データは、８ビット目のみ○となっている。すなわち、７ビット目にデジタル値が０のデータを、８ビット目にデジタル値が１のデータを、第１の記憶部に再度書き込みを行う必要があることを意味する。
【０１１１】
なお、比較回路において、全ビットのデータが正常に書き込まれていることが確認されたら、第１の記憶部への書き込み動作も終了となる。
【０１１２】
図４では、７ビット目と８ビット目においてデータの書き込み不良が生じているので、再度、第１の記憶部への基準データの書き込みを行う（８０６：書き込みの実行）。第１の記憶部への基準データの書き込みは、２回目以降、書き込み不良が生じたビットのデータだけ行えばよい。図４では、０書き込み用データバッファに記憶されている比較データと、１書き込み用データバッファに記憶されている比較データとに従って、７ビット目に対応する記憶領域にデジタル値が０のデータを、８ビット目に対応する記憶領域にデジタル値が１のデータを書き込む。
【０１１３】
データを再度書き込む場合、書き込みが行われる記憶領域内のメモリセルにおいて、記憶素子に印加される電圧の絶対値を前回の書き込み時よりも大きくするか、記憶素子に電圧を印加する時間を前回の書き込み時よりも長くする。或いは、上記２つの構成を組み合わせて再書き込みを行うようにしても良い。第１の記憶部の場合、記憶素子に印加される電圧とは、具体的には記憶素子として用いるトランジスタのゲート電極とソース電極（或いはソース領域）間の電圧に相当する。
【０１１４】
そして、第１の記憶部への基準データの書き込みが終了したら、ベリファイ動作により、第１の記憶部にデータが正常に書き込まれたか否かを検証する。図４では、第１の記憶部に記憶されているデータを読み出し、読み出し用データバッファに書き込む（８０７：データの読み出し）。図４では、２回目の基準データの書き込みにより、全ビットのデータの書き込みが正常に行われた場合を例示しており、”０１０１０１０１”のデジタル値で示される８ビットのデータが、第１の記憶部から読み出されて、読み出し用データバッファに書き込まれている。
【０１１５】
次いで、比較回路において、基準データ用データバッファに保持されている基準データと、読み出し用データバッファに保持されているデータとを、ビットごとに比較する。そして、比較により、デジタル値が一致するビットと、デジタル値の異なるビットとを判別し、その結果が情報として含まれるデータ（比較データ）を、０書き込み用データバッファと、１書き込み用データバッファに書き込む（８０８：データの比較）。
【０１１６】
書き込み不良が再度発生した場合は、該当するビットのデータを、第１の記憶部に再度書き込み、次いでベリファイ動作をするという上記一連の動作を繰り返す。図４では、比較回路において、全ビットのデータが正常に書き込まれていることが確認されたので、第１の記憶部への書き込み動作が終了する（８０９：書き込み動作の終了）。
【０１１７】
図４では、上記ベリファイ動作の際に、第１の記憶部１０１から読み出されたデータを、読み出し用データバッファに一時的に保持させておく構成について説明したが、本発明の一態様はこの構成に限定されない。読み出し用データバッファを特に設けなくとも、第１の記憶部に保持されているデータと、基準データ用データバッファに記憶されている基準データとを、直接比較回路において比較することも可能である。
【０１１８】
なお、第１の記憶部が有する記憶素子が、バルクの半導体基板を用いて形成されている場合などには、当該記憶素子に新たなデータの書き込み動作を行う前に、既に記憶されているデータを消去する必要がある。図５に、既存のデータが消去されている第１の記憶部へのデータの書き込み動作において、第２の記憶部に書き込まれるデータの流れを、一例として模式的に示す。
【０１１９】
図５では、図４の場合とは異なり、新たなデータの書き込み動作を行う前に、既に第１の記憶部において既存のデータの消去が行われている。よって、第１の記憶部へのデータの書き込み動作を行う前に、第１の記憶部に既に保持されているデータと、これから新たに書き込むデータの比較を行う必要はない。図５では、制御回路から送られてくる基準データを、基準データ用データバッファに書き込み（８００：基準データの書き込み）、その後、第１の記憶部への基準データの書き込みを行う（８０３：書き込みの実行）。
【０１２０】
なお、図５の場合、基準データ用データバッファへの基準データの書き込み（８００：基準データの書き込み）は、必ずしも、第１の記憶部への基準データの書き込みを行う（８０３：書き込みの実行）前に、実行する必要はない。第１の記憶部への基準データの書き込み（８０３：書き込みの実行）を行った後に、基準データ用データバッファへの基準データの書き込み（８００：基準データの書き込み）を行うようにしても良い。
【０１２１】
また、図４の場合だと、第１の記憶部への基準データの書き込みを比較データに従って行うが、図５の場合は、全ビットのデータを必ず書き込む必要があるので、比較データは不要である。
【０１２２】
第１の記憶部への基準データの書き込みが終了したら、次いで、ベリファイ動作により、第１の記憶部にデータが正常に書き込まれたか否かを検証する。そして、第１の記憶部に記憶されているデータを読み出し、読み出し用データバッファに書き込む（８０４：データの読み出し）動作以降は、図４の場合と同様であるので、説明を省略する。
【０１２３】
ただし、図５の場合、書き込み不良が生じたビットのデータを第１の記憶部に再度書き込む際に、記憶素子として用いるトランジスタのフローティングゲートに蓄積されている電荷を、一旦抜き出す必要がある。具体的に図５の場合だと、デジタル値が０のデータを書き込もうとして、実際には１のデータが書き込まれてしまった場合に、上記電荷を抜き出すことにより書き込まれたデータを全てのメモリセルにおいて一旦消去する。逆に、デジタル値が１のデータを書き込もうとして、実際には０のデータが書き込まれてしまった場合には、フローティングゲートに蓄積されている電荷量は次のデータの書き込み動作に影響を与える程多くはないので、データの消去を行う必要はない。
【０１２４】
なお、本実施の形態では、記憶素子において、電荷量の多い状態は１のデジタル値を、電荷量の少ない状態は０のデジタル値を意味するものとして、その動作について説明をしているが、電荷量とデジタル値の関係はこの構成に限定されない。例えば、電荷量の多い状態が０のデジタル値を、電荷量の少ない状態が１のデジタル値を意味していても良い。
【０１２５】
本発明の一態様では、オフ電流またはリーク電流が著しく低いトランジスタを、第２の記憶部において、記憶素子における電荷の蓄積、或いは保持を制御するためのスイッチング素子として用いることを特徴とする。よって、第２の記憶部は、記憶素子からの電荷のリークを防ぐことができ、ＤＲＡＭを用いる場合よりも長い期間に渡りデータを保持することができる。また、レジスタやＳＲＡＭを用いた場合とは異なり、データを保持する間、電圧の供給を常時必要とするわけではない。従って、図４と図５に示すように、読み出し用データバッファ、０書き込み用データバッファ、１書き込み用データバッファは、ベリファイ動作中において、電源電圧の供給を行わなくとも、リフレッシュせずに、記憶したデータを保持することができる。また、図４と図５に示すように、基準データ用データバッファは、第１の記憶部への書き込み動作中において、電源電圧の供給を行わなくとも、リフレッシュせずに、記憶したデータを保持することができる。よって、本発明の一態様に係る記憶装置は、ＤＲＡＭ、ＳＲＡＭ、或いはレジスタを用いた場合よりも、データの書き込み時における消費電力を小さく抑えることができる。
【０１２６】
なお、本実施の形態では、第２の記憶部が２値のデジタル値を有するデータを扱う場合を前提にして、記憶装置の動作について説明したが、本発明の記憶装置では、第２の記憶部において３値以上の多値のデータを扱うことも可能である。３値以上の多値のデータの場合、値が４値、５値と増えていくにつれて記憶素子に保持される電荷量の差が小さくなるため、微少なオフ電流が存在すると、データの正確さを維持するのが難しく、保持期間が短くなる傾向にある。しかし、本発明の一態様では、オフ電流またはリーク電流が著しく低減されたトランジスタをスイッチング素子として用いるので、シリコンを用いたトランジスタよりも、オフ電流を防ぐ効果がより高い。従って、多値化に伴う保持期間の短縮化を抑えることができる。また、多値化により、面積を抑えつつ、第２の記憶部の記憶容量を増やすことができる。
【０１２７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１２８】
（実施の形態３）
本実施の形態では、第２の記憶部の構成と、その動作について説明する。
【０１２９】
図６は、図２（Ａ）に示したメモリセル２００を複数有する第２の記憶部２０５の、回路図の一例である。メモリセル２００の構成については、実施の形態１において説明した内容を参酌することができる。
【０１３０】
図６に示す第２の記憶部２０５では、複数のワード線ＷＬ、複数のデータ線ＤＬなどの各種配線が設けられており、第２の記憶部２０５の駆動回路からの信号または固定電位が、これら配線を介して各メモリセル２００に供給される。上記配線の数は、メモリセル２００の数及び配置によって決めることができる。
【０１３１】
具体的に、図６に示す第２の記憶部２０５の場合、３行×４列のメモリセルがマトリクス状に接続されており、ワード線ＷＬ１〜ＷＬ３、データ線ＤＬ１〜ＤＬ４が、第２の記憶部２０５内に配置されている場合を例示している。
【０１３２】
次いで、図６に示す第２の記憶部２０５の動作について説明する。
【０１３３】
まず、データの書き込み時における第２の記憶部２０５の動作について説明する。書き込み時において、ワード線ＷＬ１にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、ワード線ＷＬ１に接続されているトランジスタ２０１のゲート電極に与えられる。よって、ワード線ＷＬ１にゲート電極が接続されているトランジスタ２０１は、全てオンになる。
【０１３４】
次いで、データ線ＤＬ１〜ＤＬ４に、データを情報として含む信号が入力される。データ線ＤＬ１〜ＤＬ４に入力される信号の電位のレベルは、データの内容によって当然異なる。データ線ＤＬ１〜ＤＬ４に入力されている電位は、オンのトランジスタ２０１を介して、容量素子２０２の一方の電極に与えられる。そして、上記信号の電位に従って、容量素子２０２に蓄積されている電荷量が制御されることで、容量素子２０２へのデータの書き込みが行われる。
【０１３５】
ワード線ＷＬ１への、パルスを有する信号の入力が終了すると、ワード線ＷＬ１にゲート電極が接続されているトランジスタ２０１が、全てオフになる。そして、ワード線ＷＬ２、ワード線ＷＬ３に、パルスを有する信号が順に入力され、ワード線ＷＬ２を有するメモリセル２００、ワード線ＷＬ３を有するメモリセル２００において、上述した動作が同様に繰り返される。
【０１３６】
次いで、データの保持時における第２の記憶部２０５の動作について説明する。保持時において、全てのワード線ＷＬ１〜ＷＬ３には、トランジスタ２０１がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ２０１は、上述したようにオフ電流が著しく低いので、容量素子２０２に蓄積された電荷はリークしづらく、シリコンなどの半導体材料をトランジスタ２０１に用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【０１３７】
次いで、データの読み出し時における第２の記憶部２０５の動作について説明する。データの読み出し時には、書き込み時と同様に、ワード線ＷＬ１〜ＷＬ３に順にパルスを有する信号が入力される。当該パルスの電位、具体的にはハイレベルの電位が、ワード線ＷＬ１に接続されているトランジスタ２０１のゲート電極に与えられると、当該トランジスタ２０１は全てオンになる。
【０１３８】
トランジスタ２０１がオンになると、データ線ＤＬを介して容量素子２０２に蓄積された電荷が取り出される。そして、上記電荷量の違いを読み取ることにより、データを読み出すことができる。
【０１３９】
なお、各データ線ＤＬの先には読み出し回路が接続されており、読み出し回路の出力信号が、第２の記憶部から実際に読み出されたデータを含んでいる。
【０１４０】
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル２００において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル２００においてのみ、上記動作を行うようにしても良い。
【０１４１】
また、図６に示した第２の記憶部２０５の場合、各メモリセル２００に、データ線ＤＬと、ワード線ＷＬと、容量素子２０２の電極に固定電位を供給するための配線との、３つの配線が接続されている場合を例示しているが、本発明の一態様では各メモリセルが有する配線の数はこれに限定されない。トランジスタ２０１のスイッチングを制御するための信号と、容量素子２０２の電荷量を制御するための信号と、固定電位とを、メモリセル２００に供給することができ、なおかつ、容量素子２０２に蓄積されている電荷量が情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。
【０１４２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１４３】
（実施の形態４）
本実施の形態では、第２の記憶部の構成と、その動作について説明する。
【０１４４】
図７は、図２（Ｄ）に示したメモリセル２３０を複数有する第２の記憶部２３５の、回路図の一例である。メモリセル２３０の構成については、実施の形態１において説明した内容を参酌することができる。
【０１４５】
図７に示す第２の記憶部２３５では、複数の第１ワード線ＷＬａ、複数の第２ワード線ＷＬｂ、複数の第１データ線ＤＬａ、複数の第２データ線ＤＬｂなどの各種配線が設けられており、第２の記憶部２３５の駆動回路からの信号または固定電位が、これら配線を介して各メモリセル２３０に供給される。上記配線の数は、メモリセル２３０の数及び配置によって決めることができる。
【０１４６】
具体的に、図７に示す第２の記憶部２３５の場合、３行×３列のメモリセルがマトリクス状に接続されており、第１ワード線ＷＬａ１〜ＷＬａ３、第２ワード線ＷＬｂ１〜ＷＬｂ３、第１データ線ＤＬａ１〜ＤＬａ３、第２データ線ＤＬｂ１〜ＤＬｂ３が、第２の記憶部２３５内に配置されている場合を例示している。
【０１４７】
次いで、図７に示す第２の記憶部２３５の動作について説明する。図８は、複数の第１ワード線ＷＬａ１〜ＷＬａ３、複数の第２ワード線ＷＬｂ１〜ＷＬｂ３、複数の第１データ線ＤＬａ１〜ＤＬａ３に入力される信号の電位の時間変化を示すタイミングチャートである。図８に示すタイミングチャートは、トランジスタ２３１〜トランジスタ２３３がｎチャネル型であり、なおかつ２値のデータを扱う場合を例示している。
【０１４８】
なお、タイミングチャートにおける信号の電位は、立ち上がりまたは立ち下がりが垂直になるように示している。しかし、実際の信号の電位は、配線の負荷やノイズ等の影響を受けるため、その波形が鈍ることは当業者であれば容易に理解できる。
【０１４９】
まず、データの書き込み時における第２の記憶部２３５の動作について説明する。書き込み時において、第１ワード線ＷＬａ１にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、第１ワード線ＷＬａ１に接続されているトランジスタ２３１のゲート電極に与えられる。よって、第１ワード線ＷＬａ１にゲート電極が接続されているトランジスタ２３１は、全てオンになる。一方、第２ワード線ＷＬｂ１〜ＷＬｂ３にローレベルの電位が入力されることで、トランジスタ２３３のゲート電極にローレベルの電位が与えられる。よって、第２ワード線ＷＬｂ１〜ＷＬｂ３にゲート電極が接続されているトランジスタ２３３は、全てオフになる。
【０１５０】
次いで、第１データ線ＤＬａ１〜ＤＬａ３に、データを情報として含む信号が入力される。第１データ線ＤＬａ１〜ＤＬａ３に入力される信号の電位のレベルは、データの内容によって当然異なる。第１データ線ＤＬａ１〜ＤＬａ３に入力されている電位は、オンのトランジスタ２３１を介して、トランジスタ２３２が有するゲート電極に与えられる。そして、上記信号の電位に従って、トランジスタ２３２のゲート容量に蓄積される電荷量が制御されることで、トランジスタ２３２へのデータの書き込みが行われる。
【０１５１】
第１ワード線ＷＬａ１への、パルスを有する信号の入力が終了すると、第１ワード線ＷＬａ１にゲート電極が接続されているトランジスタ２３１が、全てオフになる。そして、第１ワード線ＷＬａ２、第１ワード線ＷＬａ３に、パルスを有する信号が順に入力され、第１ワード線ＷＬａ２を有するメモリセル２３０、第１ワード線ＷＬａ３を有するメモリセル２３０において、上述した動作が同様に繰り返される。
【０１５２】
次いで、データの保持時における第２の記憶部２３５の動作について説明する。保持時において、全ての第１ワード線ＷＬａ１〜ＷＬａ３には、トランジスタ２３１がオフになるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ２３１は、上述したようにオフ電流が著しく低いので、トランジスタ２３２のゲート容量に蓄積された電荷はリークしづらく、シリコンなどの半導体材料をトランジスタ２３１に用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
【０１５３】
一方、第２ワード線ＷＬｂ１〜ＷＬｂ３にローレベルの電位が入力されることで、トランジスタ２３３のゲート電極にローレベルの電位が与えられる。よって、第２ワード線ＷＬｂ１〜ＷＬｂ３ゲート電極が接続されているトランジスタ２３３は、全てオフのままである。
【０１５４】
次いで、データの読み出し時における第２の記憶部２３５の動作について説明する。データの読み出し時では、全ての第１ワード線ＷＬａ１〜ＷＬａ３にローレベルの電位が入力されることで、トランジスタ２３１のゲート電極にローレベルの電位が与えられる。よって、第１ワード線ＷＬａ１〜ＷＬａ３にゲート電極が接続されているトランジスタ２３１は、全てオフのままである。
【０１５５】
一方、第２ワード線ＷＬｂ１には、パルスを有する信号が入力され、当該パルスの電位、具体的にはハイレベルの電位が、第２ワード線ＷＬｂ１に接続されているトランジスタ２３３のゲート電極に与えられる。よって、第２ワード線ＷＬｂ１にゲート電極が接続されているトランジスタ２３３は、全てオンになる。トランジスタ２３３がオンになると、トランジスタ２３２には、そのゲート容量に蓄積されている電荷量に見合った高さのドレイン電流が流れる。よって、トランジスタ２３２のドレイン電流の大きさから、蓄積されている電荷量の違いを読み取ることにより、データを第２データ線ＤＬｂ１から読み出すことができる。
【０１５６】
第２ワード線ＷＬｂ１への、パルスを有する信号の入力が終了すると、第２ワード線ＷＬｂ１にゲート電極が接続されているトランジスタ２３３が、全てオフになる。そして、第２ワード線ＷＬｂ２、第２ワード線ＷＬｂ３に、パルスを有する信号が順に入力され、第２ワード線ＷＬｂ２を有するメモリセル２３０、第２ワード線ＷＬｂ３を有するメモリセル２３０において、上述した動作が同様に繰り返される。
【０１５７】
なお、第２データ線ＤＬｂ１〜ＤＬｂ３の先には読み出し回路が接続されており、読み出し回路の出力信号が、第２の記憶部から実際に読み出されたデータを含んでいる。
【０１５８】
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセル２３０において順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセル２３０においてのみ、上記動作を行うようにしても良い。
【０１５９】
また、図７に示した第２の記憶部２３５の場合、各メモリセル２３０に、第１ワード線ＷＬａと、第２ワード線ＷＬｂと、第１データ線ＤＬａと、第２データ線ＤＬｂと、トランジスタ２３２に固定電位を供給するための配線との、５つの配線が接続されている場合を例示しているが、本発明の一態様では各メモリセルが有する配線の数はこれに限定されない。トランジスタ２３１のスイッチングを制御するための信号と、トランジスタ２３２のゲート容量に蓄積される電荷量を制御するための信号と、トランジスタ２３３のスイッチングを制御するための信号と、固定電位とを、メモリセル２３０に供給することができ、なおかつ、上記ゲート容量に蓄積される電荷量が情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。
【０１６０】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１６１】
（実施の形態５）
第２の記憶部から読み出された電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのはずである。しかし、実際には、記憶素子として機能するトランジスタ、または読み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する。よって、第２の記憶部から読み出された電位に多少のばらつきが生じていても、正確なデータを情報として含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み出し回路を、駆動回路に設けることが望ましい。
【０１６２】
図９に、読み出し回路の一例を回路図で示す。図９に示す読み出し回路は、第２の記憶部から読み出された電位Ｖｄａｔａの、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ２６０と、抵抗として機能するトランジスタ２６１とを有する。また、図９に示す読み出し回路は、オペアンプ２６２を有している。
【０１６３】
具体的に、トランジスタ２６１は、それぞれ、そのゲート電極とドレイン電極（または、ドレイン領域）が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベルの電源電位Ｖｄｄが与えられている。また、トランジスタ２６１は、ソース電極が、オペアンプ２６２の非反転入力端子（＋）に接続されている。よって、トランジスタ２６１は、電源電位Ｖｄｄが与えられているノードと、オペアンプ２６２の非反転入力端子（＋）との間に接続された、抵抗として機能する。なお、図９では、ゲート電極とドレイン電極が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。
【０１６４】
また、スイッチング素子として機能するトランジスタ２６０は、ゲート電極がビット線ＢＬ１〜ＢＬ３にそれぞれ接続されている。そして、ビット線ＢＬ１〜ＢＬ３の電位に従って、トランジスタ２６０が有するソース電極への電位Ｖｄａｔａの供給が制御される。
【０１６５】
例えば、ビット線ＢＬ１に接続されたトランジスタ２６０がオンになると、電位Ｖｄａｔａと電源電位Ｖｄｄとを、トランジスタ２６０とトランジスタ２６１により抵抗分割することで得られる電位が、オペアンプ２６２の非反転入力端子（＋）に与えられる。そして、電源電位Ｖｄｄのレベルは固定されているので、抵抗分割により得られる電位のレベルには、電位Ｖｄａｔａのレベル、すなわち、読み出されたデータのデジタル値が反映されている。
【０１６６】
一方、オペアンプ２６２の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている。そして、非反転入力端子（＋）に与えられる電位が、基準電位Ｖｒｅｆに対して高いか低いかにより、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それにより、間接的にデータを情報として含む信号を得ることができる。
【０１６７】
なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布が幅を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取るために、ノードの電位Ｖｄａｔａのばらつきを考慮して定める。
【０１６８】
また、図９では、２値のデジタル値を扱う場合の読み出し回路の一例であるので、データの読み出しに用いるオペアンプは、電位Ｖｄａｔａの与えられるノードに対して１つずつ用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）のデータを扱う場合は、電位Ｖｄａｔａの与えられるノードに対するオペアンプの数をｎ−１とする。
【０１６９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１７０】
（実施の形態６）
本実施の形態では、本発明の一態様に係る記憶装置の、駆動回路の構成について説明する。
【０１７１】
図１０に、本発明の一態様に係る記憶装置の構成を、一例としてブロック図で示す。なお、図１０に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
【０１７２】
図１０に示す記憶装置は、第１の記憶部５００と、第２の記憶部５０１と、駆動回路５０２とを有している。駆動回路５０２は、第１の記憶部５００から読み出されたデータを情報として含む信号を生成する読み出し回路５０３と、第１の記憶部５００が有するメモリセルを、行ごとに選択するワード線駆動回路５０４と、第１の記憶部５００において選択されたメモリセルにおけるデータの書き込みまたは消去を制御するデータ線駆動回路５０５とを有する。さらに、駆動回路５０２は、第２の記憶部５０１から読み出されたデータを情報として含む信号を生成する読み出し回路５０６と、第２の記憶部５０１が有するメモリセルを、行ごとに選択するワード線駆動回路５０７と、第２の記憶部５０１において選択されたメモリセルにおけるデータの書き込みを制御するデータ線駆動回路５０８とを有する。そして、駆動回路５０２は、読み出し回路５０３、ワード線駆動回路５０４、データ線駆動回路５０５、読み出し回路５０６、ワード線駆動回路５０７、データ線駆動回路５０８の動作を制御する制御回路５０９と、ベリファイ動作においてデータの比較を行う比較回路５１０とを有している。
【０１７３】
また、図１０に示す記憶装置では、ワード線駆動回路５０４が、デコーダ５１１と、レベルシフタ５１２と、バッファ５１３とを有している。データ線駆動回路５０５が、デコーダ５１４と、レベルシフタ５１５と、セレクタ５１６とを有している。さらに、図１０に示す記憶装置では、ワード線駆動回路５０７が、デコーダ５１７を有している。また、データ線駆動回路５０８が、デコーダ５１８と、セレクタ５１９とを有している。
【０１７４】
なお、本発明の一態様に係る記憶装置は、少なくとも第１の記憶部５００と、第２の記憶部５０１と、比較回路５１０とをその構成に含んでいればよい。さらに、本発明の一態様に係る記憶装置は、第１の記憶部５００、第２の記憶部５０１及び比較回路５１０と、比較回路５１０以外の駆動回路５０２の一部または全てとが接続された状態にあるメモリモジュールを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。
【０１７５】
また、第１の記憶部５００、第２の記憶部５０１、比較回路５１０は、全て一の基板を用いて形成されていても良いし、いずれか１つまたは全てが互いに異なる基板を用いて形成されていても良い。比較回路５１０以外の駆動回路５０２についても同様であり、第１の記憶部５００、第２の記憶部５０１、比較回路５１０の全てと共に、一の基板を用いて形成されていても良い。或いは、比較回路５１０以外の駆動回路５０２が、第１の記憶部５００、第２の記憶部５０１、比較回路５１０のいずれか１つ、または全てと、互いに異なる基板を用いて形成されていても良い。
【０１７６】
異なる基板を用いている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）などを介して電気的な接続を確保することができる。この場合、駆動回路５０２の一部がＦＰＣにＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）法を用いて接続されていても良い。或いは、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）法を用いて、電気的な接続を確保することができる。
【０１７７】
記憶装置に、第１の記憶部５００のアドレス（Ａ１ｘ、Ａ１ｙ）を情報として含む信号ＡＤ１が入力されると、制御回路５０９は、アドレスの列方向に関する情報Ａ１ｘをデータ線駆動回路５０５に送り、アドレスの行方向に関する情報Ａ１ｙをワード線駆動回路５０４に送る。また、制御回路５０９は、記憶装置に入力された基準データを情報として含む信号ＤＡＴＡを、データ線駆動回路５０５に送る。
【０１７８】
また、記憶装置に、第２の記憶部５０１のアドレス（Ａ２ｘ、Ａ２ｙ）を情報として含む信号ＡＤ２が入力されると、制御回路５０９は、アドレスの列方向に関する情報Ａ２ｘをデータ線駆動回路５０８に送り、アドレスの行方向に関する情報Ａ２ｙをワード線駆動回路５０７に送る。
【０１７９】
第１の記憶部５００におけるデータの書き込み動作、読み出し動作、消去動作の選択は、制御回路５０９に供給される信号ＲＥ（Ｒｅａｄ  ｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅ  ｅｎａｂｌｅ）、信号ＥＥ（Ｅｒａｓｅ  ｅｎａｂｌｅ）などによって選択される。また、第２の記憶部５０１におけるデータの書き込み動作、読み出し動作の選択も、制御回路５０９に供給される信号ＲＥ（Ｒｅａｄ  ｅｎａｂｌｅ）、信号ＷＥ（Ｗｒｉｔｅ  ｅｎａｂｌｅ）などによって選択される。さらに、制御回路５０９には、第１の記憶部５００と第２の記憶部５０１のいずれかを選択するための信号ＣＥ（Ｃｈｉｐ  ｅｎａｂｌｅ）が入力されている。そして、信号ＲＥ、信号ＷＥにより選択される動作が、信号ＣＥにより選択された第１の記憶部５００と第２の記憶部５０１のいずれかにおいて実行される。
【０１８０】
信号ＷＥによって第１の記憶部５００の書き込み動作が選択されると、制御回路５０９からの指示に従って、ワード線駆動回路５０４が有するデコーダ５１１において、アドレスＡ１ｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ５１２によって振幅が調整された後、バッファ５１３において波形が処理され、第１の記憶部５００に入力される。一方、データ線駆動回路５０５では、制御回路５０９からの指示に従って、デコーダ５１４において選択されたメモリセルのうち、アドレスＡ１ｘに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ５１５によって振幅が調整された後、セレクタ５１６に入力される。セレクタ５１６では、入力された信号に従って信号ＤＡＴＡをサンプリングし、アドレス（Ａ１ｘ、Ａ１ｙ）に対応するメモリセルにサンプリングした信号を入力する。
【０１８１】
また、信号ＲＥによって第１の記憶部５００の読み出し動作が選択されると、制御回路５０９からの指示に従って、ワード線駆動回路５０４が有するデコーダ５１１において、アドレスＡ１ｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ５１２によって振幅が調整された後、バッファ５１３において波形が処理され、第１の記憶部５００に入力される。一方、読み出し回路５０３では、制御回路５０９からの指示に従って、デコーダ５１１により選択されたメモリセルのうち、アドレスＡ１ｘに対応するメモリセルを選択する。そして、アドレス（Ａ１ｘ、Ａ１ｙ）に対応するメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。
【０１８２】
また、第１の記憶部５００では、信号ＥＥによって消去動作が選択されると、制御回路５０９からの指示に従って、ワード線駆動回路５０４が有するデコーダ５１１において、アドレスＡ１ｙに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ５１２によって振幅が調整された後、バッファ５１３において波形が処理され、第１の記憶部５００に入力される。一方、データ線駆動回路５０５では、制御回路５０９からの指示に従って、デコーダ５１４において選択されたメモリセルのうち、アドレスＡ１ｘに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシフタ５１５によって振幅が調整された後、セレクタ５１６に入力される。セレクタ５１６では、入力された信号に従ってデータを消去するための信号をアドレス（Ａ１ｘ、Ａ１ｙ）に対応するメモリセルに入力する。
【０１８３】
第２の記憶部５０１では、信号ＷＥによって書き込み動作が選択されると、制御回路５０９からの指示に従って、ワード線駆動回路５０７が有するデコーダ５１７により、第２の記憶部５０１のアドレスＡ２ｙに対応するメモリセルが選択される。一方、データ線駆動回路５０８では、制御回路５０９からの指示に従って、デコーダ５１８において選択されたメモリセルのうち、アドレスＡ２ｘに対応するメモリセルを選択するための信号が生成される。セレクタ５１９では、当該信号に従って、データをサンプリングし、アドレス（Ａ２ｘ、Ａ２ｙ）に対応するメモリセルに入力する。
【０１８４】
なお、第２の記憶部５０１に入力される上記データは、第２の記憶部５０１が持つデータバッファとしての機能によって異なる。例えば、読み出し回路５０３により第１の記憶部５００から読み出されたデータ、制御回路５０９から入力された信号ＤＡＴＡの有する基準データ、比較回路５１０からの比較データなどが、第２の記憶部５０１に入力される。
【０１８５】
また、第２の記憶部５０１では、信号ＲＥによって読み出し動作が選択されると、制御回路５０９からの指示に従って、ワード線駆動回路５０７が有するデコーダ５１７により、第２の記憶部５０１のアドレスＡ２ｙに対応するメモリセルが選択される。一方、読み出し回路５０６では、制御回路５０９からの指示に従って、デコーダ５１７により選択されたメモリセルのうち、アドレスＡ２ｘに対応するメモリセルを選択する。そして、アドレス（Ａ２ｘ、Ａ２ｙ）に対応するメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。
【０１８６】
比較回路５１０では、読み出し回路５０３において第１の記憶部５００から読み出されたデータと、読み出し回路５０６において第２の記憶部５０１から読み出された基準データとを比較する。そして、比較の結果を情報として含む比較データを、第２の記憶部５０１に送る。
【０１８７】
なお、図１０では、比較回路５１０において、第１の記憶部５００から読み出されたデータと、第２の記憶部５０１から読み出された基準データとを直接比較する場合について示しているが、本発明の一態様はこの構成に限定されない。第１の記憶部５００から読み出されたデータを第２の記憶部５０１に記憶し、当該データを、第２の記憶部５０１に記憶されている基準データと比較するようにしても良い。
【０１８８】
また、図１０では、第１の記憶部５００の動作を制御するためのワード線駆動回路５０４及びデータ線駆動回路５０５と、第２の記憶部５０１の動作を制御するためのワード線駆動回路５０７及びデータ線駆動回路５０８とを、記憶装置に設けているが、本発明の一態様はこの構成に限定されない。ワード線駆動回路５０４とワード線駆動回路５０７の機能を、一のワード線駆動回路で賄うようにしても良い。具体的に、図１０の場合だと、デコーダ５１１とデコーダ５１７の機能を、一のデコーダで賄うことができる。或いは、データ線駆動回路５０５とデータ線駆動回路５０８の機能を、１のデータ線駆動回路で賄うようにしても良い。具体的に、図１０の場合だと、デコーダ５１４とデコーダ５１８の機能を、一のデコーダで賄うことができる。また、セレクタ５１６とセレクタ５１９の機能を、一のセレクタで賄うことができる。
【０１８９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１９０】
（実施の形態７）
本実施の形態では、高純度化された酸化物半導体膜を有するトランジスタの、オフ電流の測定方法とその結果について説明する。
【０１９１】
図１１に、実際の測定に用いた、測定用回路の構成を示す。図１１に示す測定用回路は、容量素子の電荷を保持するためのスイッチング素子として、高純度化された酸化物半導体膜を有するトランジスタを用い、上記容量素子の単位時間あたりの電荷量の推移から、上記トランジスタのオフ電流を測定するものである。
【０１９２】
具体的に、図１１に示す測定用回路は、オフ電流を測定するための３つの測定系８０１−１〜測定系８０１−３が、並列に接続された構成を有している。そして、測定系８０１−１〜測定系８０１−３は、容量素子８０２と、測定の対象となるトランジスタ８０３とを、それぞれ有している。さらに、測定系８０１−１〜測定系８０１−３は、トランジスタ８０４〜トランジスタ８０６を、それぞれ有している。
【０１９３】
各測定系において、トランジスタ８０３のゲート電極は、電位Ｖｇｂが与えられるノードに接続されている。また、トランジスタ８０３は、ソース電極が電位Ｖｂの与えられるノードに接続されており、ドレイン電極がノードＡに接続されている。また、トランジスタ８０４のゲート電極は、電位Ｖｇａが与えられるノードに接続されている。また、トランジスタ８０４は、ソース電極がノードＡに接続されており、ドレイン電極が電位Ｖａの与えられるノードに接続されている。また、トランジスタ８０５のゲート電極とドレイン電極は、電位Ｖａが与えられるノードに接続されている。また、トランジスタ８０６のゲート電極は、ノードＡに接続されており、トランジスタ８０６は、ソース電極が電位Ｖｂの与えられるノードに接続されている。そして、トランジスタ８０５のソース電極とトランジスタ８０６のドレイン電極とが接続されており、これら２つの電極の電位が、電位Ｖｏｕｔ１〜電位Ｖｏｕｔ３として、各測定系からそれぞれ出力される。容量素子８０２が有する一対の電極は、一方がノードＡに接続され、他方が電位Ｖｂの与えられるノードに接続されている。
【０１９４】
また、本実施例では、測定の対象となるトランジスタ８０３は、高純度化された膜厚３０ｎｍの酸化物半導体膜と、膜厚が１００ｎｍのゲート絶縁膜を用いた。そして、トランジスタ８０３のチャネル形成領域は、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍとした。また、各測定系が有する容量素子８０２の容量値は、それぞれ、１００ｆＦ、１ｐＦ、３ｐＦとした。
【０１９５】
測定前に、初期化を行う。まず、電位Ｖｇｂを、トランジスタ８０３がオンとなるような高さに設定する。これによって、トランジスタ８０３がオンとなり、ノードＡには電位Ｖｂ、すなわちローレベルの電位ＶＳＳが与えられる。その後、電位Ｖｇｂを、トランジスタ８０３がオフとなるような高さに設定することで、トランジスタ８０３をオフとする。次に、電位Ｖｇａを、トランジスタ８０４がオンとなるような高さに設定する。これによって、ノードＡには電位Ｖａ、すなわちハイレベルの電位ＶＤＤが与えられ、容量素子８０２の一対の電極間には、ローレベルの電位ＶＳＳとハイレベルの電位ＶＤＤの電位差が印加された状態となる。その後、電位Ｖｇａの高さを、トランジスタ８０４がオフとなるような高さに設定することで、トランジスタ８０４がオフとなり、ノードＡがフローティング状態となる。
【０１９６】
次いで、測定の動作に移る。測定を行う際には、電位Ｖａおよび電位Ｖｂを、ノードＡに電荷が流れ込む、またはノードＡから電荷が流れ出すような高さに設定する。本実施の形態では、電位Ｖａおよび電位Ｖｂをローレベルの電位ＶＳＳとした。なお、電位Ｖｏｕｔを測定するタイミングにおいて、一時的に電位Ｖａをハイレベルの電位ＶＤＤに設定したが、それ以外は電位Ｖａおよび電位Ｖｂをローレベルの電位ＶＳＳに維持した。
【０１９７】
トランジスタ８０３には微少なオフ電流が流れるため、時間の経過と共にノードＡに保持される電荷量は変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動するため、電位Ｖｏｕｔ１〜Ｖｏｕｔ３は、トランジスタ８０３のオフ電流の値に従って、その高さが変化する。
【０１９８】
具体的に、本測定では、電位ＶＤＤを５Ｖ、電位ＶＳＳを０Ｖとした。そして、測定の際には、電位Ｖａを原則として電位ＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけ電位Ｖａを電位ＶＤＤにして、電位Ｖｏｕｔ１〜電位Ｖｏｕｔ３を測定した。
【０１９９】
図１２に、上記電流測定に係る経過時間Ｔｉｍｅと、電位Ｖｏｕｔとの関係を示す。９０時間程度から、電位変化の様子が確認できる。
【０２００】
あらかじめ、ノードＡの電位ＶＡと、電位Ｖｏｕｔの関係を求めておくことで、電位ＶｏｕｔからノードＡの電位ＶＡを求めることが可能である。一般に、ノードＡの電位ＶＡは、電位Ｖｏｕｔの関数として次式のように表すことができる。
【０２０１】
【数１】
2011216177.tif 000003
【０２０２】
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量値と他の容量（トランジスタ８０５及びトランジスタ８０６で構成される回路の入力容量など）の和である。
【０２０３】
【数２】
2011216177.tif 000004
【０２０４】
ノードＡの電流Ｉは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流Ｉは次式のように表現される。
【０２０５】
【数３】
2011216177.tif 000005
【０２０６】
このように、ノードＡに接続される容量ＣＡと、電位Ｖｏｕｔ１〜Ｖｏｕｔ３から、ノードＡの電流Ｉを求めることができる。
【０２０７】
図１３には、上記測定によって算出されたオフ電流を示す。トランジスタ８０３に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。なお、図１３は、ソース電極ドレイン電極間電圧Ｖと、オフ電流Ｉとの関係を表すものである。図１３から、ソース電極ドレイン電極間電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かる。
【０２０８】
このように、酸化物半導体の主成分以外の水分または水素などの不純物が極力含まれないように、酸化物半導体膜を高純度化することにより、トランジスタの動作を良好なものとすることができる。
【０２０９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２１０】
（実施の形態８）
本実施の形態では、本発明の半導体装置の一つであるＲＦタグの、構成の一例について説明する。
【０２１１】
図１４は本発明のＲＦタグの一形態を示すブロック図である。図１４においてＲＦタグ５５０は、アンテナ回路５５１と、集積回路５５２とを有している。集積回路５５２は、電源回路５５３、復調回路５５４、変調回路５５５、レギュレータ５５６、演算回路５５７、記憶装置５５８、昇圧回路５５９を有している。
【０２１２】
次いで、ＲＦタグ５５０の動作の一例について説明する。質問器から電波が送られてくると、アンテナ回路５５１において該電波が交流電圧に変換される。電源回路５５３では、アンテナ回路５５１からの交流電圧を整流し、電源用の電圧を生成する。電源回路５５３において生成された電源用の電圧は、演算回路５５７とレギュレータ５５６に与えられる。レギュレータ５５６は、電源回路５５３からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路５５２内の復調回路５５４、変調回路５５５、演算回路５５７、記憶装置５５８または昇圧回路５５９などの各種回路に供給する。
【０２１３】
復調回路５５４は、アンテナ回路５５１が受信した交流信号を復調して、後段の演算回路５５７に出力する。演算回路５５７は復調回路５５４から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、記憶装置５５８は一次キャッシュメモリまたは二次キャッシュメモリとして用いることができる。また演算回路５５７は、復調回路５５４から入力された信号を解析し、質問器から送られてきた命令の内容に従って、記憶装置５５８内の情報の出力、または記憶装置５５８内における命令の内容の実行を行う。演算回路５５７から出力される信号は符号化され、変調回路５５５に送られる。変調回路５５５は該信号に従ってアンテナ回路５５１が受信している電波を変調する。アンテナ回路５５１において変調された電波は質問器で受け取られる。
【０２１４】
このようにＲＦタグ５５０と質問器との通信は、キャリア（搬送波）として用いる電波を変調することで行われる。キャリアは、１２５ｋＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。
【０２１５】
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することができる。
【０２１６】
昇圧回路５５９は、レギュレータ５５６から出力された電圧を昇圧し、記憶装置５５８に供給している。
【０２１７】
本発明の一態様では、記憶装置５５８が上記実施の形態に示した構成を有しており、消費電力を低く抑えつつも書き込み不良の発生を抑えることができることを特徴とする。従って、本発明の一態様にかかるＲＦタグ５５０は、集積回路５５２の消費電力を低く抑えることで、ＲＦタグ５５０と質問器との間の通信距離を長くすることができる。そして、本発明の一態様にかかるＲＦタグ５５０は、記憶装置５５８における書き込み不良の発生を抑えることができるので、ＲＦタグ５５０の信頼性を高めることができる。
【０２１８】
本実施の形態では、アンテナ回路５５１を有するＲＦタグ５５０の構成について説明しているが、本発明の一態様にかかるＲＦタグは、必ずしもアンテナ回路をその構成要素に含む必要はない。また図１４に示したＲＦタグに、発振回路または二次電池を設けても良い。
【０２１９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２２０】
（実施の形態９）
本実施の形態では、本発明の一態様に係る記憶装置を用いた半導体装置の一つである、携帯型の記憶媒体の一例について説明する。
【０２２１】
図１５（Ａ）に、本発明の一態様にかかる記憶媒体の構成を、一例として示す。図１５（Ａ）に示す記憶媒体は、本発明の一態様に係る記憶装置７０１と、駆動装置と記憶媒体の電気的な接続を行うコネクタ７０２と、コネクタ７０２を介して入出力される各種信号に、仕様に合わせて信号処理を施すインターフェース７０３と、記憶媒体の動作状態などに従って点灯する発光ダイオード７０４と、記憶装置７０１、インターフェース７０３、発光ダイオード７０４などの、記憶媒体内の各種回路や半導体素子の動作を制御するコントローラ７０５とが、プリント配線基板７０６に実装されている。その他に、コントローラ７０５の動作を制御するためのクロック信号を生成するのに用いられる水晶振動子、記憶媒体内における電源電圧の高さを制御するためのレギュレータなどが設けられていても良い。
【０２２２】
図１５（Ａ）に示すプリント配線基板７０６は、図１５（Ｂ）に示すように、コネクタ７０２と発光ダイオード７０４が一部露出するように、樹脂等を用いたカバー材７０７で覆って、保護するようにしても良い。
【０２２３】
本発明の一態様にかかる記憶装置７０１は、その動作時における消費電力を低く抑えることができるので、記憶装置７０１を用いる記憶媒体の低消費電力化、延いては記録媒体に接続される駆動装置の低消費電力化を実現することができる。また、本発明の一態様にかかる記憶装置７０１は、データの書き込み不良を抑えることができるので、記憶媒体の信頼性を高めることができる。
【０２２４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０２２５】
本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０２２６】
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１６に示す。
【０２２７】
図１６（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲーム機、消費電力の低い携帯型ゲーム機を提供することができる。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２２８】
図１６（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話を提供することができる。
【０２２９】
図１６（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１６（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、消費電力の低い携帯情報端末を提供することができる。
【０２３０】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２３１】
１００    記憶装置
１０１    第１の記憶部
１０２    第２の記憶部
１０３    駆動回路
１０４    比較回路
１０５    記憶素子
１０６    トランジスタ
１０７    メモリセル
２００    メモリセル
２０１    トランジスタ
２０２    容量素子
２０５    第２の記憶部
２１０    メモリセル
２１１    トランジスタ
２１２    トランジスタ
２１３    容量素子
２２０    メモリセル
２２１    トランジスタ
２２２    トランジスタ
２２３    容量素子
２３０    メモリセル
２３１    トランジスタ
２３２    トランジスタ
２３３    トランジスタ
２３５    第２の記憶部
２４０    メモリセル
２４１    トランジスタ
２４２    トランジスタ
２４３    トランジスタ
２６０    トランジスタ
２６１    トランジスタ
２６２    オペアンプ
３００    基板
３０１    トランジスタ
３０２    トランジスタ
３０３    トランジスタ
３０４    容量素子
３１０    活性層
３１１    電極
３１２    ゲート電極
３１３    絶縁膜
３１４    絶縁膜
３１５    活性層
３１６    ゲート電極
３１８    絶縁膜
３１９    ゲート電極
３２０    絶縁膜
３２１    活性層
３２２    ソース電極
３２３    ドレイン電極
３２４    絶縁膜
３２５    電極
３２６    電極
３３０    ゲート電極
３３１    絶縁膜
３３２    活性層
３３３    チャネル保護膜
３３４    ソース電極
３３５    ドレイン電極
３３６    絶縁膜
３４０    ソース電極
３４１    ドレイン電極
３４２    活性層
３４３    絶縁膜
３４４    ゲート電極
３４５    絶縁膜
３５０    導電膜
３５１    半導体膜
３５２    電極
３５３    導電膜
３５４    導電膜
５００    第１の記憶部
５０１    第２の記憶部
５０２    駆動回路
５０３    回路
５０４    ワード線駆動回路
５０５    データ線駆動回路
５０６    回路
５０７    ワード線駆動回路
５０８    データ線駆動回路
５０９    制御回路
５１０    比較回路
５１１    デコーダ
５１２    レベルシフタ
５１３    バッファ
５１４    デコーダ
５１５    レベルシフタ
５１６    セレクタ
５１７    デコーダ
５１８    デコーダ
５１９    セレクタ
５５０    ＲＦタグ
５５１    アンテナ回路
５５２    集積回路
５５３    電源回路
５５４    復調回路
５５５    変調回路
５５６    レギュレータ
５５７    演算回路
５５８    記憶装置
５５９    昇圧回路
７０１    記憶装置
７０２    コネクタ
７０３    インターフェース
７０４    発光ダイオード
７０５    コントローラ
７０６    プリント配線基板
７０７    カバー材
８０１    測定系
８０２    容量素子
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
７０３１    筐体
７０３２    筐体
７０３３    表示部
７０３４    表示部
７０３５    マイクロホン
７０３６    スピーカー
７０３７    操作キー
７０３８    スタイラス
７０４１    筐体
７０４２    表示部
７０４３    音声入力部
７０４４    音声出力部
７０４５    操作キー
７０４６    受光部
７０５１    筐体
７０５２    表示部
７０５３    操作キー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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