(57)【要約】【課題】電界効果トランジスタにおけるゲート電極の汚染を防止し、かつゲート電極上に形成されるマスク膜の膜厚を薄くする。【解決手段】基板１０上にゲート絶縁膜１００を形成する。次いでゲート絶縁膜１００上にゲート電極膜１２０を形成する。ゲート電極膜１２０の一部上にマスク膜２３０を形成する。マスク膜２３０をマスクとしたエッチングによりゲート電極膜１２０を選択的に除去する。そして、マスク膜２３０とゲート電極膜１２０の側面に接するようゲート側壁膜１３０を形成する。マスク膜２３０は少なくとも第１膜２００、第２膜２１０、及び第３膜２２０をこの順に積層した積層膜により構成される。第２膜２１０は、ゲート側壁膜１３０に対して第３膜２２０よりも高いエッチング選択比を有する。第３膜２２０は、ゲート電極膜１２０に対して第２膜２１０よりも高いエッチング選択比を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜の一部上にマスク膜を形成する工程と、
前記マスク膜をマスクとしたエッチングを行うことにより前記ゲート電極膜を選択的に除去する工程と、
前記マスク膜と前記ゲート電極膜の側面に接するようゲート側壁膜を形成する工程と、
を備え、
前記マスク膜は少なくとも第１、第２、及び第３膜をこの順に積層した積層膜を有し、
前記第２膜は前記ゲート側壁膜に対して前記第３膜よりも高いエッチング選択比を有しており、
前記第３膜は前記ゲート電極膜に対して前記第２膜よりも高いエッチング選択比を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記ゲート側壁膜はＳｉＮにより構成される半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第２膜はＳｉＯ２により構成される半導体装置の製造方法。
【請求項４】
請求項１ないし３いずれか１項に記載の半導体装置の製造方法において、
前記第３膜はＳｉＮにより構成される半導体装置の製造方法。
【請求項５】
請求項１ないし４いずれか１項に記載の半導体装置の製造方法において、
前記ゲート側壁膜を形成する工程は、
ゲート電極の上面、及び側壁に絶縁膜を形成する工程と、
ＣＨ２Ｆ２、又はＣＨＦ３と、Ａｒ及びＯ２との混合ガスを用いてエッチバックする工程を含む半導体装置の製造方法。
【請求項６】
基板と、
前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極膜と、
前記ゲート電極膜上に形成された少なくとも第１、第２、及び第３膜をこの順に積層した積層膜を有するマスク膜と、
前記ゲート電極膜、及び前記マスク膜の側面に接するゲート側壁膜と、
を備え、
前記第２膜は、前記ゲート側壁膜に対して前記第３膜よりも高いエッチング選択比を有し、
前記第３膜は、前記ゲート電極膜に対して前記第２膜よりも高いエッチング選択比を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを有する半導体装置の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
電界効果トランジスタのゲート電極を金属材料により構成する場合がある。これはゲート電圧を効率よくチャネル領域へ印加し、電解効果トランジスタの性能を向上させることを目的としている。しかし金属材料により構成されるゲート電極をエッチング加工する場合、レジストをマスクとして使用すると、金属材料よりもマスクの方がエッチング速度が大きくなってしまう。
【０００３】
非特許文献１では、ゲート電極のエッチング加工にハードマスクを適用した電界効果トランジスタの製造方法が記載されている。これにより、エッチング加工によって金属材料からなるゲート電極膜の選択的な除去が可能となる。また特許文献１には、ハードマスクを２層の膜により構成する技術が開示されている。このとき、ハードマスクを構成する膜のうち上側の膜は、ゲート側壁膜に対するエッチング選択比が高い材料により構成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１３６３７６号公報
【非特許文献】
【０００５】
【非特許文献１】F. Ootsuka, Y. Tamura, Y. Akasaka , S. Inumiya, H. Nakata, M.Ohtsuka, T. Watanabe, M kitajima, Y. Nara and K. Nakamura 著、"Full-Metal-Gate Integration of Dual-Metal-Gate HfSiON CMOS Transistors by Using Oxidation-Free Dummy-Mask Process". Extended Abstracts of the 2006 International Conference on Solid State Devices and Materials, Yokohama、2006年、1116〜1117頁
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ゲート側壁膜を形成するエッチバック工程では、基板面内の均一性を向上するためオーバーエッチングが行われる。非特許文献１に記載の技術では、ゲート側壁膜を形成した後ハードマスクは薄くなり、又は無くなってしまう。この場合、その後の工程によりゲート電極が汚染されてしまう可能性がある。これに対して特許文献１に記載の技術によれば、ハードマスクを構成する膜のうち上側の膜はゲート側壁膜に対するエッチング選択比が高い材料により構成されている。このためハードマスクの厚みを維持することができる。しかしこの場合、ハードマスクのうち上側の膜はゲート電極膜に対してエッチング選択比がとりにくい。よってゲート側壁膜に対するエッチング選択比が高い膜にある程度の厚みがなくてはならず、ゲート側壁膜形成後にゲート電極上に残留するハードマスクが厚くなる。そのため層間絶縁膜形成後の段差が大きくなってしまう。
【課題を解決するための手段】
【０００７】
本発明によれば、基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜の一部上にマスク膜を形成する工程と、
前記マスク膜をマスクとしたエッチングを行うことにより前記ゲート電極膜を選択的に除去する工程と、
前記マスク膜と前記ゲート電極膜の側面に接するようゲート側壁膜を形成する工程と、
を備え、
前記マスク膜は少なくとも第１、第２、及び第３膜をこの順に積層した積層膜を有し、
前記第２膜は前記ゲート側壁膜に対して前記第３膜よりも高いエッチング選択比を有しており、
前記第３膜は前記ゲート電極膜に対して前記第２膜よりも高いエッチング選択比を有する半導体装置の製造方法が提供される。
【０００８】
本発明によれば、マスク膜は少なくとも第１、第２、及び第３膜をこの順に積層した積層膜を有する。そしてマスク膜を構成する第２膜はゲート側壁膜に対するエッチング選択比が高い。よって、第２膜を設けない場合と比較してゲート電極が汚染することを抑制できる。また第３膜は、第２膜よりもゲート電極膜に対するエッチング選択比が高い。このため第２膜を薄くすることができる。そして第２膜は、第３膜よりもゲート側壁膜に対するエッチング選択比が高い。このため第２膜を薄くしても、第３膜をエッチバック工程において除去することができる。従って、ゲート側壁膜形成後に残留するゲート電極膜上のマスク膜の膜厚を薄くすることができる。
【０００９】
本発明によれば、基板と、前記基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極膜と、前記ゲート電極膜上に形成された少なくとも第１、第２、及び第３膜をこの順に積層した積層膜を有するマスク膜と、前記ゲート電極膜、及び前記マスク膜の側面に接するゲート側壁膜と、を備え、前記第２膜は、前記ゲート側壁膜に対して前記第３膜よりも高いエッチング選択比を有し、前記第３膜は、前記ゲート電極膜に対して前記第２膜よりも高いエッチング選択比を有する半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、電界効果トランジスタにおけるゲート電極の汚染を防止し、かつゲート電極上に形成されるマスク膜の膜厚を薄くすることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】図１に示す製造方法により形成される半導体装置を示す断面図である。
【図３】第２の実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
図１は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。図２は、図１に示す製造方法により形成される半導体装置を示す断面図である。この製造方法では、まず基板１０上にゲート絶縁膜１００を形成する。次いでゲート絶縁膜１００上にゲート電極膜１２０を形成する。ゲート電極膜１２０の一部上にマスク膜２３０を形成する。マスク膜２３０は、第１膜２００、第２膜２１０、及び第３膜２２０により構成されている。マスク膜２３０をマスクとしたエッチングによりゲート電極膜１２０を選択的に除去する。そして、マスク膜２３０とゲート電極膜１２０の側面に接するようゲート側壁膜１３０を形成する。その後不純物導入工程を経て、これにより図２に示す半導体装置が形成される。
【００１４】
以下図１、及び図２を用いて、第１の実施形態に係る半導体装置の製造方法について詳細に説明する。まず図１（ａ）に示すように、基板１０上にゲート絶縁膜１００を形成する。基板１０は、例えばＳｉ基板である。またゲート絶縁膜１００は、例えば、窒素を含有した酸化ハフニウムとシリコン酸化膜との積層膜（ＨｆＯＮ／ＳｉＯＮ）である。次にゲート絶縁膜１００上に、仕事関数制御膜１１０を形成する。仕事関数制御膜１１０は、例えばｎＦＥＴならば窒素を含有するタンタルとシリコンとの混合膜（ＴａＳｉＮｘ）であり、ｐＦＥＴならば窒化チタン（ＴｉＮ）である。仕事関数制御膜１１０により、トランジスタの仕事関数が制御される。そして仕事関数制御膜１１０上に、ゲート電極膜１２０を形成する。ゲート電極膜１２０は、例えばＷにより構成される。ゲート電極膜１２０は、後述するゲート電極１５０の直列抵抗を安定させる。
【００１５】
次いで、ゲート電極膜１２０の一部上にマスク膜２３０を形成する。マスク膜２３０は、例えばリソグラフィーやドライエッチングにより形成される。マスク膜２３０は、第１膜２００、第２膜２１０、及び第３膜２２０をこの順に積層した積層膜により構成される。第３膜２２０は、例えばＳｉＮにより構成され、ゲート電極膜１２０に対して第２膜２１０よりも高いエッチング選択比を有する。第２膜２１０は、例えばＳｉＯ２により構成され、後述するゲート側壁膜１３０に対して第３膜２２０よりも高いエッチング選択比を有する。第１膜２００は、例えばＳｉＮにより構成される。
【００１６】
マスク膜２３０をマスクとしたエッチングにより、ゲート電極膜１２０、仕事関数制御膜１１０、及びゲート絶縁膜１００を選択的に除去する。これによりゲート電極１５０が形成される。その後、ゲート電極１５０をマスクとして基板１０に不純物イオンを注入し、エクステンション領域４０を形成する。
【００１７】
次いで図１（ｂ）に示すように、ゲート電極１５０の上面、及び側壁を含む全域に絶縁膜１４０を形成する。絶縁膜１４０は、例えばＳｉＮにより構成される。そして図１（ｃ）に示すように、この絶縁膜１４０をエッチバックして、ゲート側壁膜１３０を形成する。このエッチバックは、例えばＣＨ２Ｆ２、又はＣＨＦ３と、Ａｒ及びＯ２との混合ガスを用いて行われる。
【００１８】
その後、ゲート電極１５０及びゲート側壁膜１３０をマスクとして基板１０に不純物イオンを注入する。これにより図２に示すように、基板１０にソース・ドレイン領域２０が形成される。
【００１９】
次に本実施形態の作用及び効果について説明する。本実施形態によれば、マスク膜２３０は第１膜２００、第２膜２１０、及び第３膜２２０をこの順に積層した積層膜により構成される。そして第２膜２１０はゲート側壁膜１３０に対するエッチング選択比が高く、ゲート側壁膜１３０をエッチングする条件においてはエッチングされにくい。よって、エッチバック工程においてマスク膜２３０が薄くなることが抑制され、これによりゲート電極１５０が汚染されることを抑制することができる。
【００２０】
また第３膜２２０は第２膜２１０よりもゲート電極膜１２０に対するエッチング選択比が高く、ゲート電極膜１２０をエッチングする条件においては第２膜２１０よりもエッチングされにくい。よって第２膜２１０を薄くすることができる。そして第２膜２１０は、第３膜２２０よりもゲート側壁膜１３０に対するエッチング選択比が高く、ゲート側壁膜１３０をエッチングする条件においては第３膜２２０よりもエッチングされにくい。これにより第２膜２１０を薄くしても、第３膜２２０をエッチバック工程において除去することができる。従って、ゲート側壁膜１３０形成後にゲート電極１５０上に残留するマスク膜２３０の膜厚を薄くすることができる。
【００２１】
図３は第２の実施形態に係る半導体装置であり、第１の実施形態に係る図２に対応している。図３に示す半導体装置の製造方法は、ゲート電極１５０の形成後、エクステンション領域４０の形成前にゲート側壁膜１３４を形成する工程を有する点を除いて、第１の実施形態に係る半導体装置の製造方法と同様である。また図３に示す半導体装置は、ゲート側壁膜１３０がゲート側壁膜１３２、及びゲート側壁膜１３４の２層により構成されている点を除いて、第１の実施形態に係る半導体装置と同様である。
【００２２】
ゲート側壁膜１３０の形成方法は以下の通りである。図３に示すように、ゲート電極１５０の上面、及び側面を含む全域にゲート側壁膜１３４を堆積する。次いで基板１０に不純物イオンを注入し、エクステンション領域４０を形成する。そしてゲート電極１５０の上面、及び側面を含む全域に絶縁膜１４０を形成する。次いで絶縁膜１４０をエッチバックすることにより、ゲート側壁膜１３２が形成される。ゲート側壁膜１３２とゲート側壁膜１３４は、例えばＳｉＮとＳｉＮ、ＳｉＯ２とＳｉＮ、又はＳｉＮとＳｉＯ２によってそれぞれ構成される。
【００２３】
本実施形態においても、マスク膜２３０は第１膜２００、第２膜２１０、及び第３膜２２０をこの順に積層した積層膜により構成される。そして第２膜２１０はゲート側壁膜１３０に対するエッチング選択比が高い。また第３膜２２０は、第２膜２１０よりもゲート電極膜に対するエッチング選択比が高い。さらに第２膜２１０は、第３膜２２０よりもゲート側壁膜１３０に対するエッチング選択比が高い。従って、第１の実施形態と同様の効果を得ることができる。
【００２４】
なお、以上の実施形態によれば、以下の発明も開示されている。基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極膜を形成する工程と、前記ゲート電極膜の一部上にマスク膜を形成する工程と、前記マスク膜をマスクとしたエッチングを行うことにより前記ゲート電極膜を選択的に除去する工程と、前記マスク膜と前記ゲート電極膜の側面に接するようゲート側壁膜を形成する工程と、を備え、前記マスク膜は表面に第１（実施形態において第２膜２１０）、及び第２膜（実施形態において第３膜２２０）をこの順に積層した積層膜を有し、前記第１膜は前記ゲート側壁膜に対して前記第２膜よりも高いエッチング選択比を有しており、前記第２膜は前記ゲート電極膜に対して前記第１膜よりも高いエッチング選択比を有する半導体装置の製造方法。
【００２５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００２６】
１０  基板
２０  ソース・ドレイン領域
４０  エクステンション領域
１００  ゲート絶縁膜
１１０  仕事関数制御膜
１２０  ゲート電極膜
１３０  ゲート側壁膜
１３２  ゲート側壁膜
１３４  ゲート側壁膜
１４０  絶縁膜
１５０  ゲート電極
２００  第１膜
２１０  第２膜
２２０  第３膜
２３０  マスク膜
【図１】
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【図２】
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【図３】
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