(57)【要約】【課題】動作信頼性を向上させる半導体記憶装置を提供すること。【解決手段】２値以上のデータを保持可能な第１メモリセルと第２メモリセルと、ビット線と、書込みデータを保持する第１バッファ８１と、前記第１メモリセルからの読出しデータを保持する第２バッファ８２と、前記第１メモリセルに対し実行する第１書込み、及び再書込み並びに、第２メモリセルに実行する第２書込みを制御する制御部３とを具備し、前記第２書込みの命令が与えられる度に前記第１バッファ８１内の前記書込みデータが更新され、前記制御部は前記第１書込みを実行した後、前記第２書込みの命令があると前記第１メモリセルから前記データを読み出し、前記第２バッファ８２へと保持しつつ、前記データに基づき第２書込みを行った後、前記読出しデータの基づき前記第１メモリセルの前記閾値分布を補正すべく前記再書き込みを実行する。【選択図】図４
2011040136.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層と制御ゲートとを備え、且２値以上のデータを保持可能な第１メモリセルと該第１メモリセルに隣接した第２メモリセルと、
前記第１メモリセル及び前記第２メモリセルに前記データを転送可能なビット線と、
前記ビット線に接続され、前記第１メモリセル及び第２メモリセルへの書き込みデータを保持する第１バッファと、
前記ビット線に接続され、前記第１メモリセルからの読み出しデータを保持する第２バッファと、
前記ビット線に接続された前記第１メモリセルに対し実行する第１書き込み、及び再書き込み並びに、前記第２メモリセルに対し実行する第２書き込みを制御する制御部と
を具備し、
前記第２書き込みの命令が与えられる度に、前記第１バッファ内の前記書き込みデータが更新され、
前記制御部は、前記第１バッファの保持する前記書き込みデータに基づき前記第１書き込みを実行した後、前記第２書き込みの命令があると、前記第１メモリセルからデータを読み出し、この読み出しデータを前記第２バッファへと保持さえた後、前記第１バッファにおいて更新された前記書き込みデータに基づき、前記第２書き込みを行い、引き続き前記第２バッファが保持する前記読み出しデータに基づき、前記第１メモリセルの前記閾値分布を補正すべく前記再書き込みを実行する
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１メモリセルは前記第２メモリセルの電流経路を介して前記ビット線に接続され、
データの書き込みは全ての前記ビット線に対して一括して行われる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御部は外部端子から制御信号を供給される制御回路を備え、
前記制御回路は、前記第２書き込みの命令を受けると、前記第１メモリセルへの前記第１データの読み出し命令を発行する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記電圧制御発生回路は、前記第１メモリセルの前記閾値分布を補正すべく、前記第１メモリセルの保持する前記第１データに応じた第１電圧または前記第１電圧よりも大きな第２電圧を発生させる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記電圧制御発生回路は外部端子から制御信号を供給される制御部を備え、
前記制御部には、前記外部端子から前記第２メモリセルへの前記第２書き込み命令及び前記第１メモリセルへの前記第１データの読み出し命令がそれぞれ供給される
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置において、メモリセルの保持するデータの多値化が進んでいる。この為、その各々メモリセルの閾値分布を細化する必要が生じてきた。また近年において、特に微細化と共に隣接するメモリセルの間隔が狭くなってきている。
【０００３】
その結果、例えばデータ書き込み時において隣接するメモリセルの影響を受け、閾値が変動してしまうといった問題があった。これは、データの破壊や誤読み出しを引き起こしていた。また、メモリセルの閾値分布が当初より高くなることで、データ読み出し時に非選択ワード線ＷＬに転送する電圧を高くする必要性が生じ、信頼性の悪化要因の１つであった。
【０００４】
そこで、隣接するメモリセルの影響を少なくするため、閾値の影響を考慮したいろいろな書き込み方法でメモリセルの閾値分布を調整してきた。
【０００５】
しかし、閾値分布の調整を行うと、制御部などの設計変更が余儀なくされ、該制御部の回路面積が拡大するといった問題があった。
【０００６】
更に上記問題に加え、隣接メモリセル間で閾値の調整が十分に出来ていないといった問題があった。具体的にはワード線ＷＬ方向に沿ったメモリセル間で該メモリセルの閾値分布を調整したとしても、ビット線ＢＬ方向における隣接メモリセル間で閾値の調整が出来ていないといった問題があった（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２５８９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、動作信頼性を向上させる半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体記憶装置は、電荷蓄積層と制御ゲートとを備え、且２値以上のデータを保持可能な第１メモリセルと該第１メモリセルに隣接した第２メモリセルと、前記第１メモリセル及び前記第２メモリセルに前記データを転送可能なビット線と、前記ビット線に接続され、前記第１メモリセル及び第２メモリセルへの書き込みデータを保持する第１バッファと、前記ビット線に接続され、前記第１メモリセルからの読み出しデータを保持する第２バッファと、前記ビット線に接続された前記第１メモリセルに対し実行する第１書き込み、及び再書き込み並びに、前記第２メモリセルに対し実行する第２書き込みを制御する制御部とを具備し、前記第２書き込みの命令が与えられる度に、前記第１バッファ内の前記書き込みデータが更新され、前記制御部は、前記第１バッファの保持する前記書き込みデータに基づき前記第１書き込みを実行した後、前記第２書き込みの命令があると、前記第１メモリセルからデータを読み出し、この読み出しデータを前記第２バッファへと保持さえた後、前記第１バッファにおいて更新された前記書き込みデータに基づき、前記第２書き込みを行い、引き続き前記第２バッファが保持する前記読み出しデータに基づき、前記第１メモリセルの前記閾値分布を補正すべく前記再書き込みを実行する。
【発明の効果】
【００１０】
本発明によれば、動作信頼性を向上させる半導体記憶装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの全体図。
【図２】本発明の第１の実施形態に係るメモリセルトランジスタＭＴの閾値分布。
【図３】本発明の第１の実施形態に係る電圧発生回路のブロック図。
【図４】本発明の第１の実施形態に係る制御部のフローチャート。
【図５】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタＭＴｎに‘０’書き込みする際のタイムチャート。
【図６】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタＭＴｎに‘１’書き込みする際のタイムチャート。
【図７】本発明の第２の実施形態に係るメモリセルトランジスタＭＴの閾値分布。
【図８】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタＭＴｎに‘０’書き込みする際のタイムチャート。
【発明を実施するための形態】
【００１２】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
[第１の実施形態]  
本発明の第１の実施形態に係る不揮発性半導体装置の一例としてＮＡＮＤ型フラッシュメモリを例に挙げて図１を用いて説明する。図１は、ＮＡＮＤフラッシュメモリの全体構造である。
【００１４】
＜全体構造＞  
図示するように、ＮＡＮＤ型フラッシュメモリはメモリセルアレイ１、データ入出力端子２、制御部３、センスアンプ４、ロウデコーダ５、電圧発生回路６、ドライバ回路７、及びバッファ回路８を備える。まず、メモリセルアレイ１から説明する。
【００１５】
＜メモリセルアレイ１の詳細＞  
メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルトランジスタＭＴを備えている。そしてメモリセルトランジスタＭＴは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬとして機能し、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。そして、メモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。
【００１６】
図示するようにブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮＤストリング１１の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１７】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤストリング１１を選択出来るのであればいずれか一方のみが設けられていても良い。
【００１８】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング１１はブロックＢＬＫ単位で一括してデータが消去される。
【００１９】
＜メモリセルトランジスタＭＴの閾値分布について＞  
次に上記メモリセルトランジスタＭＴの閾値分布について図２を用いて説明する。図２は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
【００２０】
図示するように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、及び‘０’の２種のデータを保持できる。
【００２１】
メモリセルトランジスタＭＴにおける‘１’データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘０’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’データ、及び‘１’データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。
【００２２】
＜データ入出力端子２について＞  
図１に戻ってデータ入出力端子２の説明をする。データ入出力端子２は図示せぬＩ／Ｏ端子を介して図示せぬホスト（host）機器から供給される各種コマンド、アドレス信号、及び書き込みデータを受ける。データ書き込み時において、書き込みデータはデータ入出力端子２から図示せぬデータ線及びバッファ回路８を介してセンスアンプ４に供給される。そしてデータ読み出し時において、センスアンプ４からバッファ回路８に読み出されたデータは図示せぬデータ線を介してデータ入出力端子２に供給され、該データ入出力端子２から図示せぬホスト機器へと出力される。
【００２３】
また、データ入出力端子２から供給されたアドレス信号は、図示せぬアドレスデコーダに供給され、該アドレスデコーダによりデコードされた信号が、ロウデコーダ５、及びセンスアンプ４に供給される。
【００２４】
更に、データ入出力端子２から供給されたコマンドは、制御部３に供給される。制御部３には、図示せぬホストからチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。
【００２５】
＜制御部３について＞  
次に、制御部３の説明を行う。制御部３は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力端子２を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づき、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。特にデータの書き込み時において制御部３はワード線ＷＬｎへの書き込み命令の後、ワード線ＷＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴへの書き込み命令があると、まず、該ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴへの書き込みベリファイを行い、その後該ワード線ＷＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴにデータを書き込む動作シーケンスを生成する。そしてこの動作シーケンスを受けて後述する電圧発生回路６が以下説明する所望の電圧を生成及び、ワード線ＷＬへ転送する。
【００２６】
また、制御部３は上記アドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。制御部３は、ブロック選択信号をロウデコーダ５に出力する。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ５が複数あるメモリブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。また、制御部３はカラム選択信号をセンスアンプ４に出力する。カラム選択信号とは、カラム方向を選択する信号である。
【００２７】
＜センスアンプ４について＞  
センスアンプ４は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。本実施形態においてセンスアンプ４は電流検出型として機能する。すなわち、センスアンプ４は、ビット線ＢＬを介してＮＡＮＤストリング１１が備えるメモリセルトランジスタＭＴが流す電流をセンスする。すなわち、センスアンプ４は、ビット線ＢＬの電圧を一定にしつつ、メモリセルトランジスタＭＴが流す電流を直接センスする。そして、メモリセルトランジスタＭＴの有するデータによりビット線ＢＬの電流が決まる。このため、最終的にビット線ＢＬに接続されたセンスアンプ４における‘１’、または‘０’の判定は該メモリセルトランジスタＭＴが流す電流の値の相違により決定される。
【００２８】
またデータの書き込み時には、センスアンプ４は図示せぬホストからバッファ回路８を介して転送されたデータをビット線ＢＬに転送する。書き込みデータが‘０’データであれば、センスアンプ４はビット線ＢＬの電位を０[Ｖ]にまで低下させる。すなわち、ワード線ＷＬに転送される書き込み電圧ＶＧＰＭが、該ワード線ＷＬとゲート絶縁膜との電位差となる。また書き込みデータが‘１’データであれば、センスアンプ４はビット線ＢＬの電位を一定に維持し、ワード線ＷＬとビット線ＢＬとの電圧差を‘０’データ書き込み時よりも小さくする。
【００２９】
＜ロウデコーダ５について＞  
次にロウデコーダ５について説明する。ロウデコーダ５はブロックデコーダ５０及びｎチャネル型ＭＯＳトランジスタ５１乃至５３を備える。ブロックデコーダ５０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部３から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。すなわち、ブロックデコーダ５０は制御線ＴＧを介して、選択されたメモリセルトランジスタＭＴが含まれるブロックＢＬＫに対応するＭＯＳトランジスタ５１乃至５３を選択し、該ＭＯＳトランジスタ５１乃至５３をオン状態とする。このとき、ブロックデコーダ５０からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ５が複数あるメモリブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。またこれにより、ロウデコーダ５は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ方向を選択する。つまり、ブロックデコーダ５０から与えられる選択信号に基づいて、ロウデコーダ５はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路７を介して電圧発生回路６から与えられた電圧をそれぞれ印加する。
【００３０】
＜電圧発生回路６について＞  
次に電圧発生回路６ついて説明する。図示するように電圧発生回路６は、第１電圧発生回路６１、第２電圧発生回路６２、第３電圧発生回路６３、及び第４電圧発生回路６４を備える。第１電圧発生回路６１乃至第４電圧発生回路６４について図３を用いて説明する。
【００３１】
図示するように第１電圧発生回路６１乃至第４電圧発生回路６４は、それぞれリミッタ回路７０及びチャージポンプ回路７１を備える。チャージポンプ７１は、制御部３により制御される例えばデータの書き込み動作、消去動作、及び読み出し動作に必要な電圧を発生する。そして発生された上記各々の電圧は、ノードＮ１から出力され、ドライバ回路７及びロウデコーダ５を介してワード線ＷＬに供給される。リミッタ回路７０はノードＮ１の電位を監視しつつ、該ノードＮ１の電位に応じてチャージポンプ回路７１を制御する。すなわち、リミッタ回路７０はノードＮ１の電位が所定の値よりも高ければ、チャージポンプ回路７１のポンピングを停止し、該ノードＮ１の電位を降圧させる。そして、ノードＮ１の電位が所定の値よりも低ければ、チャージポンプ回路７１にポンピングするよう命令し、該ノードＮ１の電位を昇圧させる。
【００３２】
次に上記第１電圧発生回路６１乃至第４電圧発生回路６４が発生する電圧について説明する。まず、第１電圧発生回路６１はデータの読み出し時に電圧ＶＲＥＡＤを発生させ、非選択ワード線に該電圧ＶＲＥＡＤを転送する。電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。
【００３３】
そして、第２電圧発生回路６２はデータの読み出し時に電圧ＶＣＧＲを発生させ、選択ワード線ＷＬに該電圧ＶＣＧＲを転送する。電圧ＶＣＧＲとは、メモリセルトランジスタＭＴから読み出そうとするデータに応じた電圧である。また、この電圧ＶＣＧＲは書き込みベリファイ電圧としても使用される。すなわち、電圧ＶＣＧＲをある一定の値に設定することで、所望の書き込みベリファイ電圧を設定する。そして、この電圧ＶＣＧＲにより、メモリセルトランジスタＭＴがオン状態とされれば、メモリセルトランジスタＭＴの閾値電圧は設定した書き込みベリファイ電圧よりも低く、逆にメモリセルトランジスタＭＴがオフ状態とされればベリファイ電圧よりも高いことが確認できる。そして、この書き込みベリファイ電圧はリミッタ回路７０により制御される。すなわち、メモリセルトランジスタＭＴの閾値分布に応じて、この書き込みベリファイ電圧を個々に設定できる。
【００３４】
第３電圧発生回路６３はデータの書き込み時に所望の書き込み電圧を発生させ、選択ワード線ＷＬに該書き込み電圧を転送する。具体的には、第３電圧発生回路６３は電圧ＶＰＧＭ０、電圧ＶＰＧＭ２、及び電圧ＶＰＧＭ３を生成し、それら電圧をワード線ＷＬを介してメモリセルトランジスタＭＴに転送する。電圧ＶＰＧＭ０、電圧ＶＰＧＭ２、及び電圧ＶＰＧＭ３はそれぞれ、メモリセルトランジスタＭＴにおけるチャネル領域に発生した電荷が電荷蓄積層に注入され、該メモリセルトランジスタＭＴの閾値が別レベルに遷移する程度の大きさの電圧である。また、これら電圧ＶＰＧＭ０、電圧ＶＰＧＭ２、及び電圧ＶＰＧＭ３は同一の値でもよい。この場合、メモリセルトランジスタＭＴへの書き込み時間を変えてやればよい。そして、電圧ＶＰＧＭ０は‘１’データまたは‘０’データのいずれかを書き込む際に必要とされる電圧である。つまり、メモリセルトランジスタＭＴに‘１’データが書き込まれるか‘０’データが書き込まれるかは、ビット線ＢＬの電位に依存することになる。
【００３５】
電圧ＶＰＧＭ２は多値の場合において、例えば‘２’データを書き込む際に必要とされる電圧である。そして、電圧ＶＰＧＭ３は多値の場合において、例えば‘３’データを書き込む際に必要とされる電圧である。そして電圧ＶＰＧＭ０は、図２においてメモリセルトランジスタＭＴの閾値電圧が電圧Ｖ０１を越え、且つ閾値Ｖｔｈ１よりも低く位置する閾値電圧とされる電圧である。すなわち、第３電圧発生回路６３は、図２において電圧Ｖ０１を超えつつも、当初より低い電圧をメモリセルトランジスタＭＴに転送することで該メモリセルトランジスタＭＴの閾値電圧を調整する。電圧ＶＰＧＭ２、及び電圧ＶＰＧＭ３については第２の実施形態において説明する。
【００３６】
また、第３電圧発生回路６３は隣接するメモリセルトランジスタＭＴの閾値分布の変動に影響された、隣接メモリセルトランジスタＭＴの閾値分布を補正する書き込み電圧として‘１’データを保持するメモリセルトランジスタＭＴには再書き込み電圧ＶＰＧＭｒｅｖ１を転送し、‘０’データを保持するメモリセルトランジスタＭＴには再書き込み電圧ＶＰＧＭｒｅｖ１よりも大きな再書き込み電圧ＶＰＧＭｒｅｖ０をワード線ＷＬに転送する。これはメモリセルトランジスタＭＴが２値のデータを保持する場合である。
【００３７】
そして、メモリセルトランジスタＭＴが例えば４値のデータを保持する場合において、メモリセルトランジスタＭＴが、例えば‘２’または‘３’データを保持する場合に第３電圧発生回路６３が生成する電圧について説明する。第３電圧発生回路６３は‘２’データを保持するメモリセルトランジスタＭＴには再書き込み電圧ＶＧＰＭｒｅｖ２を転送する。そして、‘３’データを保持するメモリセルトランジスタＭＴには再書き込み電圧ＶＰＧＭｒｅｖ２よりも大きな再書き込み電圧ＶＧＰＭｒｅｖ３をワード線ＷＬに転送する。
【００３８】
上記書き込み電圧ＶＰＧＭ０、電圧ＶＰＧＭ２、及び電圧ＶＰＧＭ３、並びに再書き込み電圧ＶＧＰＭｒｅｖ０、電圧ＶＧＰＭｒｅｖ１、電圧ＶＧＰＭｒｅｖ２、及び電圧ＶＧＰＭｒｅｖ３の大きさは、それぞれリミッタ回路７０により制御される。また、上記各種電圧を区別しない場合には、単に電圧ＶＰＧＭと呼ぶ。また、これら電圧ＶＰＧＭｒｅｖ０、電圧ＶＰＧＭｒｅｖ１、電圧ＶＧＰＭｒｅｖ２、及び電圧ＶＰＧＭｒｅｖ３は同一の値でもよい。この場合、メモリセルトランジスタＭＴへの書き込み時間を変えてやればよい。
【００３９】
そして、第４電圧発生回路６４は電圧ＶＰＡＳＳを転送する。電圧ＶＰＡＳＳとはメモリセルトランジスタＭＴがオン状態とされる電圧である。なお、上記第１電圧発生回路６１乃至第４電圧発生回路６４を区別しない場合には、単に電圧発生回路６と呼ぶ。
【００４０】
＜ドライバ回路７について＞  
次にドライバ回路７について説明する。ここではドライバ回路７について機能的な説明を行う。ドライバ回路７は、上述した電圧発生回路６から転送された各種電圧を必要に応じてロウデコーダ５に転送する。つまり、制御部３から供給されたアドレス信号をデコードし、そのデコード結果に基づいて、上記各種電圧をロウデコーダ５に転送する。
【００４１】
＜バッファ回路８について＞  
次にバッファ回路８について説明する。図示するようにバッファ回路８は、第１ページバッファ８１及び第２ページバッファ８２を備える。第１ページバッファ８１は、上記メモリセルアレイ１の１ページ毎のデータを保持可能とする。そして、例えば制御部３から書き込み命令があると、第１ページバッファ８１はその保持するデータをセンスアンプ４に転送する。また、データの読み出し時において、メモリセルアレイ１から読み出されたデータはセンスアンプ４を介して、第１ページバッファ８１に一旦保持された後、図示せぬデータ線を介してデータ入出力端子２へと転送される。
【００４２】
そして、第２ページバッファ８２は、上記第１ページバッファ８１のデータに従ってメモリセルトランジスタＭＴに書き込まれたデータを保持可能とする。すなわち、例えばワード線ＷＬｎに対応するメモリセルトランジスタＭＴに書き込まれたデータを、制御部３からの指示により第２ページバッファ８２へと転送される。これにより、上記制御部３はデータが書き込まれたワード線ＷＬｎに対応するメモリセルトランジスタＭＴの閾値分布の状態を確認できる。
【００４３】
＜ＮＡＮＤフラッシュメモリの書き込み動作について＞  
次に、上記構成に係るＮＡＮＤフラッシュメモリによる２値データの書き込み動作について図４を用いて説明する。図４は、書き込み動作時におけるＮＡＮＤフラッシュメモリの書き込み動作のフローチャートである。
【００４４】
まず、制御部３はワード線ＷＬｎへのデータ書き込み命令があるかを確認する（ステップＳ０）。ステップＳ０において、図示せぬホストから書き込み命令を受信していなければ（Ｓ０、ＮＯ）、書き込みを実行しない。ステップＳ０において、図示せぬホストから書き込み命令を受信すれば（Ｓ０、ＹＥＳ）、制御部３はデータを書き込むメモリセルトランジスタＭＴにデータを書き込むため、該メモリセルトランジスタＭＴに対応したアドレス信号をドライバ回路７に供給する。また、制御部３は第３電圧発生回路６３に電圧ＶＰＧＭ０を生成するよう制御する。そして、このアドレス信号をデコードしたドライバ回路７を介して第３電圧発生回路６３により、ワード線ＷＬｎに書き込み電圧ＶＰＧＭ０が転送される。また書き込みデータ及び書き込み命令はそれぞれＮＡＮＤフラッシュメモリに与えられる。つまり、ステップＳ０において、図示せぬホストから書き込み命令を受信すれば（ステップＳ０、ＹＥＳ）、この書き込みデータが第１ページバッファ８１に格納され、該第１ページバッファ８１から更にビット線ＢＬに転送される。これにより、ワード線ＷＬｎに共通接続されたメモリセルトランジスタＭＴに対してページ単位で書き込まれる（Ｓ１）。
【００４５】
その後、制御部３はワード線ＷＬ（ｎ＋１）へのデータ書き込み命令があるかどうかを確認する。ワード線ＷＬ（ｎ＋１）へのデータ書き込み命令があれば（Ｓ２、ＹＥＳ）、まず制御部３はドライバ回路７に対しワード線ＷＬｎに接続されたメモリセルトランジスタＭＴのデータの書き込みベリファイ命令を実行する（Ｓ３）。そして、ステップＳ２において上記ワード線ＷＬ（ｎ＋１）へのデータ書き込み命令があると（Ｓ２、ＹＥＳ）、新たな書き込みデータが、第１ページバッファ８１に格納される。すなわち、第１ページバッファ８１内のデータが更新される。
【００４６】
ステップＳ３において制御部３は第２電圧発生回路６２に電圧ＶＣＧＲを生成するよう制御する。これにより、ドライバ回路７は第２電圧発生回路６２により生成された電圧ＶＣＧＲをワード線ＷＬｎに転送する。ここで、メモリセルトランジスタＭＴが備えるデータが２値であれば、電圧ＶＣＧＲは、例えば０[Ｖ]とされる。また、メモリセルトランジスタＭＴが、例えば４値以上のデータを備える場合には、電圧ＶＣＧＲの値は０[Ｖ]よりも大きな値とされ、読み出したいデータに応じた電圧とされる。この際、電圧ＶＣＧＲの値はリミッタ回路７０で制御される。なお、メモリセルトランジスタＭＴが備えるデータが多値の場合については、後述する第２の実施形態で説明する。そして、ステップＳ２において、ワード線ＷＬ（ｎ＋１）へのデータ書き込み命令がなければ（Ｓ２、ＮＯ）、書き込みを実行しない。
【００４７】
そしてステップＳ３によりワード線ＷＬｎに接続されたメモリセルトランジスタＭＴが保持するデータがセンスアンプ４を介して第２ページバッファ８２に転送される。なおこの場合、非選択ワード線ＷＬには第１電圧発生回路６１が生成した電圧ＶＲＥＡＤが転送される。これにより、制御部３は、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴの１ページ分のデータを確認することができる。引き続き、制御部３は、ドライバ回路７に対し、ワード線ＷＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴにデータを書き込むよう命令する（Ｓ４）。そして、ステップＳ３において第２ページバッファ８２が有するワード線ＷＬｎに接続されたメモリセルトランジスタＭＴの保持データが‘１’データであれば（Ｓ５、ＹＥＳ）、制御部３は、第３電圧発生回路６３に電圧ＶＰＧＭｒｅｖ１を転送するよう制御する（Ｓ６）。これにより、電圧ＶＰＧＭｒｅｖ１がドライバ回路７及びロウデコーダ５を介して、ワード線ＷＬｎに転送される。そしてステップＳ５において、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴの保持するデータが‘０’データであれば（Ｓ５、ＮＯ）、制御部３は、第３電圧発生回路６３に０[Ｖ]よりも大きな電圧ＶＰＧＭｒｅｖ０（＞電圧ＶＰＧＭｒｅｖ１）を転送するよう制御する（Ｓ７）。これにより、電圧ＶＰＧＭｒｅｖ０がドライバ回路７及びロウデコーダ５を介して、ワード線ＷＬｎに転送される。なお、電圧ＶＰＧＭｒｅｖ０、及び電圧ＶＰＧＭｒｅｖ１の値は、それぞれ再書き込みをしたいメモリセルトランジスタＭＴの閾値電圧に設定される。この場合、その閾値電圧でオン状態とされるメモリセルトランジスタＭＴに対して再書き込みが行われる。つまり、これにより後述するメモリセルトランジスタＭＴの低電圧側の閾値分布を高電圧側にシフト（細化）させる。
【００４８】
＜書き込み動作の具体例について＞  
次に、本実施形態に係る半導体記憶装置におけるワード線ＷＬｎに接続されたメモリセルトランジスタＭＴに対する書き込み動作の具体例を、‘１’データ書き込みと‘０’データ書き込みとに分け、それぞれについて図５及び図６を用いて説明する。図５及び図６は‘１’または‘０’データをワード線ＷＬｎに接続されたメモリセルトランジスタＭＴに書き込む際の、該ワード線ＷＬｎ及びＷＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴの閾値分布の変化を時間に沿って示したタイムチャートである。まず、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴに‘０’データ書き込みを行う場合について図５を用いて説明する。また、ここでワード線ＷＬｎ及びワード線ＷＬ（ｎ＋１）とビット線ＢＬｎとの交点に形成されたメモリセルトランジスタＭＴに（以下、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴをメモリセルトランジスタＭＴｎ、ワード線ＷＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴをメモリセルトランジスタＭＴ（ｎ＋１）と呼ぶ）着目して説明する。なお、それぞれの場合においてメモリセルトランジスタＭＴ（ｎ＋１）には‘０’データが書き込まれるものとする。
【００４９】
＜‘０’データ書き込み＞  
まず、時刻ｔ０においてメモリセルトランジスタＭＴｎに書き込み命令があると（Ｓ０、ＹＥＳ）、制御部３は書き込み電圧ＶＰＧＭ０をワード線ＷＬｎに転送するよう第３電圧発生回路６３及びドライバ回路７を制御する。これにより、第３電圧発生回路６３が生成する電圧ＶＰＧＭ０がドライバ回路７及びロウデコーダ５を介してワード線ＷＬｎに転送される。そして、センスアンプ４は第１ページバッファ８１から供給されたデータに基づき、ビット線ＢＬｎの電位を書き込み許可電圧、すなわち０[Ｖ]に維持させる。これにより、メモリセルトランジスタＭＴの制御ゲートとそのチャネル領域において電圧差ＶＰＧＭ０が掛かる。そして非選択ワード線ＷＬには第１電圧発生回路６１が生成した電圧ＶＰＡＳＳが転送される。この結果、メモリセルトランジスタＭＴｎに‘０’データの書き込みがなされる（Ｓ１）。
【００５０】
＜時刻ｔ１＞  
次に、時刻ｔ１においてメモリセルトランジスタＭＴ（ｎ＋１）に書き込み命令があると（Ｓ２、ＹＥＳ）、第１ページバッファ８１には図示せぬホストから新たなデータが格納され、また制御部３はドライバ回路７に対し時刻ｔ０において書き込みを行ったメモリセルトランジスタＭＴｎの書き込みベリファイをするよう命令する。すると第２電圧発生回路６２が生成した電圧ＶＣＧＲ（０[Ｖ]）がドライバ回路７及びロウデコーダ５を介してワード線ＷＬｎに転送される。そして第４電圧発生回路６４により、非選択ワード線ＷＬには電圧ＶＲＥＡＤが転送される。これにより、ＮＡＮＤストリング１１がオン状態とされ、読み出されたメモリセルトランジスタＭＴｎのデータが第２ページバッファ８２へと転送される。
【００５１】
＜時刻ｔ２＞  
時刻ｔ１においてメモリセルトランジスタＭＴｎへの書き込みベリファイが終了すると、引き続き時刻ｔ２において第３電圧発生回路６３によりワード線ＷＬ（ｎ＋１）に書き込み電圧ＶＰＧＭ０が転送される。そして、センスアンプ４は、上記時刻ｔ１で更新された第１ページバッファ８１が保持するデータに基づき、ビット線ＢＬｎの電位を書き込み許可電圧、すなわち０[Ｖ]に維持させる。そして非選択ワード線ＷＬには第４電圧発生回路６４が生成した電圧ＶＰＡＳＳが転送される。これにより、メモリセルトランジスタＭＴｎには‘０’データの書き込みがなされる（Ｓ４）。すると、メモリセルトランジスタＭＴ（ｎ＋１）の閾値変動に伴い、メモリセルトランジスタＭＴｎの閾値分布における、特に高電圧側が拡大する。
【００５２】
＜時刻ｔ３＞  
更に、制御部３は時刻ｔ２において拡大したメモリセルトランジスタＭＴｎの閾値分布を補正（細化）すべく、時刻ｔ３においてドライバ回路７に対し再書き込み電圧ＶＰＧＭｒｅｖ０を転送するよう命令する。ここでは、メモリセルトランジスタＭＴｎの閾値分布は正側に分布しているため（Ｓ５、ＹＥＳ）、第３電圧発生回路６３が生成した、再書き込み電圧ＶＰＧＭｒｅｖ０が、ドライバ回路７及びロウデコーダ５を介してワード線ＷＬｎに転送される（Ｓ７）。
【００５３】
＜‘１’データ書き込み＞  
＜時刻ｔ０＞  
まず、時刻ｔ０においてメモリセルトランジスタＭＴｎに対して書き込み命令があると（Ｓ０、ＹＥＳ）、制御部３は書き込み電圧ＶＰＧＭ０をワード線ＷＬｎに転送するようドライバ回路７を制御する。これにより、電圧ＶＰＧＭ０がドライバ回路７及びロウデコーダ５を介してワード線ＷＬｎに転送される。また、第４電圧発生回路６４が生成した電圧ＶＰＡＳＳが非選択ワード線ＷＬに転送される。また、センスアンプ４は第１ページバッファ８１から供給されたデータに基づき、ビット線ＢＬｎの電位を書き込み禁止電圧に維持させる。これにより、メモリセルトランジスタＭＴｎには‘１’データの書き込みがなされる（Ｓ１）。
【００５４】
＜時刻ｔ１＞  
次に、時刻ｔ１においてメモリセルトランジスタＭＴ（ｎ＋１）に対し書き込み命令があると（Ｓ２、ＹＥＳ）、第１ページバッファ８１には図示せぬホストから新たなデータが格納され、また制御部３はドライバ回路７に対し時刻ｔ０において書き込みを行ったメモリセルトランジスタＭＴｎの書き込みベリファイをするよう命令する。すると第２電圧発生回路６２が生成した電圧ＶＣＧＲ（０[Ｖ]）がドライバ回路７及びロウデコーダ５を介してワード線ＷＬｎに転送される。そして、第１電圧発生回路６１により非選択ワード線ＷＬには電圧ＶＲＥＡＤが転送される。これにより、ＮＡＮＤストリング１１がオン状態とされ、センスアンプ４により読み出されたメモリセルトランジスタＭＴｎのデータが、第２ページバッファ８２へと転送される。
【００５５】
＜時刻ｔ２＞  
時刻ｔ１においてメモリセルトランジスタＭＴｎへの書き込みベリファイが終了すると、引き続き時刻ｔ２において第３電圧発生回路６３によりワード線ＷＬ（ｎ＋１）に書き込み電圧ＶＰＧＭ０が転送される。そして、センスアンプ４は、上記時刻ｔ１で更新された第１ページバッファ８１が保持するデータに基づき、ビット線ＢＬｎの電位を書き込み許可電圧、すなわち０[Ｖ]に維持させる。そして第４電圧発生回路６４により電圧ＶＰＡＳＳが非選択ワード線ＷＬに転送される。これにより、メモリセルトランジスタＭＴｎには‘０’データの書き込みがなされる（Ｓ４）。すると、メモリセルトランジスタＭＴ（ｎ＋１）の閾値変動に伴い、メモリセルトランジスタＭＴｎの閾値分布における、特に高電圧側が拡大する。
【００５６】
＜時刻ｔ３＞  
更に、制御部３は時刻ｔ２において拡大したメモリセルトランジスタＭＴｎの閾値分布を補正（細化）すべく、時刻ｔ３においてドライバ回路７に対し再書き込み電圧ＶＰＧＭｒｅｖ１を転送するよう命令する。すると、第３電圧発生回路６３が生成した再書き込み電圧ＶＰＧＭｒｅｖ１が、ドライバ回路７及びロウデコーダ５を介してワード線ＷＬｎに転送される。ここで第３電圧発生回路６が生成する再書き込み電圧ＶＰＧＭｒｅｖ１とは、上述したように閾値分布を補正する電圧であり、ここでは時刻ｔ２において拡大したメモリセルトランジスタＭＴｎの閾値分布を補正するために必要とされる電圧である。またここでは、メモリセルトランジスタＭＴｎの閾値分布は負側に分布しているため（Ｓ５、ＹＥＳ）、第３電圧発生回路６３はメモリセルトランジスタＭＴｎの高電圧側が、図６におけるベリファイポイント（電圧Ｖ０１）を超えない程度の電圧ＶＰＧＭｒｅｖ１を転送する（Ｓ６）。
【００５７】
＜本実施形態に係る効果＞  
本実施形態に係る半導体記憶装置であると、（１）及び（２）の効果を得ることが出来る。  
（１）特に制御部３の回路規模拡大の抑制ができる。  
本実施形態に係る半導体記憶装置であると、制御部３は、図示せぬホストよりメモリセルトランジスタＭＴ（ｎ＋１）の書き込み命令があると、まず、メモリセルトランジスタＭＴｎへの書き込みベリファイ動作シーケンスを自身で生成する。そして、メモリセルトランジスタＭＴｎへの書き込みベリファイ動作後、メモリセルトランジスタＭＴ（ｎ＋１）への書き込み動作を実行する。つまり、この場合、外部からメモリセルトランジスタＭＴｎへの書き込みベリファイ動作コマンドを受けるための新たな設計を行わなくとも、制御部３が自身で上記ベリファイシーケンスを生成するため、制御部３における設計変更をせず、新たな動作シーケンスをメモリセルアレイ１に命令することができる。これは、以下効果（２）で説明する動作信頼性の向上や回路規模の拡大防止に留まらず、その回路設計に掛かる費用削減にも大きな効果を奏することができる。
【００５８】
（２）動作信頼性の向上を得ることが出来る（その１）。  
更に本実施形態に係る半導体記憶装置であると、メモリセルトランジスタＭＴｎの書き込みデータを第２ページバッファ８２が保持している。このため、このデータに基づき、第３電圧発生回路６３は適切な再書き込み電圧ＶＰＧＭｒｅｖ０または電圧ＶＰＧＭｒｅｖ１のいずれかを生成することができる。つまり、制御部３が第２ページバッファ８２のデータを参照することで、注目しているメモリセルトランジスタＭＴｎの閾値分布を確認することができる。そして、第２ページバッファ８２が保持するデータは、メモリセルトランジスタＭＴｎの閾値分布における、特に高電圧側が拡大する前のデータである。すなわち、メモリセルトランジスタＭＴｎにデータの書き込みを行った直後に書き込みベリファイを行う。このように第２ページバッファ８２が保持するデータは、隣接するメモリセルトランジスタＭＴ（ｎ＋１）へのデータ書き込みの影響を受けていないデータである。これにより、制御部３はメモリセルトランジスタＭＴｎの閾値分布が拡大した後であっても、その閾値分布を補正するために適切な電圧を第３電圧発生回路６３に命令することが出来る。これにより、メモリセルトランジスタＭＴの閾値分布を細化することができる。そして、本実施形態に係る半導体記憶装置であると、データの書き込み方法は、センスアンプ４によりすべてのビット線ＢＬが選択され、選択ワード線ＷＬに共通接続されたメモリセルトランジスタＭＴに対しデータの書き込みが実行される手法である。つまり、この方式であると、書き込み時におけるワード線ＷＬ方向に沿って隣接するメモリセルトランジスタＭＴ同士の閾値変動を気にすることがない。つまり、ビット線ＢＬ方向に沿って隣接するメモリセルトランジスタＭＴの閾値変動による影響のみを考慮するだけでよい。このため本実施形態に係る半導体記憶装置であると、メモリセルトランジスタＭＴｎの閾値の補正は、上記第３電圧発生回路６３による再書き込み動作で完了する。
【００５９】
また、ワード線ＷＬｎへの再書き込み電圧転送時に、例えば閾値分布が負側に分布したメモリセルトランジスタＭＴに対し、再書き込み電圧ＶＰＧＭｒｅｖ１よりも大きな再書き込み電圧ＶＰＧＭｒｅｖ０を誤って転送するといった問題もなくなる。換言すれば、書き込み電圧ＶＰＧＭ０により書き込まれたデータを、再書き込み電圧により、該データを壊すといったこともなくなる。そして、これは以下説明する多値化の場合、より効果が得られる。
【００６０】
[第２の実施形態]  
次に本発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態では、メモリセルトランジスタＭＴが多値のデータ、例えば４値を備える場合について説明する。
【００６１】
まず、メモリセルトランジスタＭＴが４値のデータを備える場合の閾値分布について図７を用いて説明する。図示するように、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示す。そして、図７は上記図２において正側に３つの閾値分布が存在するものである。この場合、メモリセルトランジスタＭＴは‘１’、‘２’、‘３’、‘４’のいずれか値を保持可能とし、それらは電荷蓄積層に注入される電子の量で判断される。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、‘２、‘３’、及び‘４’の４種のデータを保持できる。そして、本実施形態において、メモリセルトランジスタＭＴにおける‘０’データの閾値電圧Ｖｔｈ０を、Ｖｔｈ０＜Ｖ０１とする。メモリセルトランジスタＭＴにおける‘１’データの閾値電圧Ｖｔｈ１を、Ｖ０１＜Ｖｔｈ１＜Ｖ１２とする。以下同様に‘２’データの閾値電圧Ｖｔｈ２を、Ｖ１２＜Ｖｔｈ２＜Ｖ２３とする。そして‘３’データの閾値電圧Ｖｔｈ３を、Ｖ２３＜Ｖｔｈ３とする。
【００６２】
そして、例えば上記電圧Ｖ０１を０[Ｖ]とする。このため‘１’データの閾値電圧Ｖｔｈ０は負の値であり、‘２’〜‘４’データ閾値電圧Ｖｔｈ１〜Ｖｔｈ３は正の値である。そして、‘１’〜‘４’データのうち、‘１’データの読み出しレベルは負の値とされ、‘２’データ以上についての読み出しレベルは正の値とされる。そして、データの読み出し時には、上記読み出しレベルに相当する電圧が、メモリセルトランジスタＭＴのゲート・ソース間に印加される。
【００６３】
このようにメモリセルトランジスタＭＴは、閾値に応じて‘１’乃至‘４’データの２ビットデータを保持可能とされている。
【００６４】
なお、０Ｖとなる読み出しレベルはＶｔｈ１に限られるものでは無く、電圧Ｖｔｈ２やまたはＶｔｈ３であってもよく、少なくとも１つの読み出しレベルが負の値であれば良い。また、メモリセルトランジスタＭＴが保持可能なデータは上記４値に限られない。例えば、８値（３ビットデータ）、１６値（４ビットデータ）、または３２値（８ビットデータ）などであっても良い。
【００６５】
＜書き込み動作について＞  
次に、上記多値データ（例えば４値）を保持可能なメモリセルトランジスタＭＴに対するデータの書き込み動作について図８を用いて説明する。図８は、例えば図７における‘３’データをワード線ＷＬｎに接続されたメモリセルトランジスタＭＴに書き込み際の、該ワード線ＷＬｎ及びワード線ＷＬ（ｎ＋１）にそれぞれ接続されたメモリセルトランジスタＭＴの閾値分布の変化を時間に沿って示したタイムチャートである。なお、メモリセルトランジスタＭＴ（ｎ＋１）には、例えば図７における‘２’データが書き込まれるものとする。また、メモリセルトランジスタＭＴに‘２’データを書き込むための電圧を電圧ＶＰＧＭ２とし、‘３’データを書き込むための電圧を電圧ＶＰＧＭ３（＞電圧ＶＰＧＭ２＞電圧ＶＰＧＭ０）とする。そして、電圧ＶＰＧＭ２は、図７においてメモリセルトランジスタＭＴの閾値電圧が電圧Ｖ１２を越え、且つ閾値Ｖｔｈ２よりも低く位置する閾値電圧とされる電圧である。すなわち、第３電圧発生回路６３は、図７において電圧Ｖ１２を超えつつも、当初より低い電圧をメモリセルトランジスタＭＴに転送することで該メモリセルトランジスタＭＴの閾値電圧を調整する。電圧ＶＰＧＭ３についても同様である。つまり、図７においてメモリセルトランジスタＭＴの閾値電圧が電圧Ｖ２３を越え、且つ閾値Ｖｔｈ３よりも低く位置する閾値電圧とされる電圧である。すなわち、第３電圧発生回路６３は、図７において電圧Ｖ２３を超えつつも、当初より低い電圧をメモリセルトランジスタＭＴに転送することで該メモリセルトランジスタＭＴの閾値電圧を調整する。またなお、本実施形態に係るメモリセルトランジスタＭＴ（ｎ＋１）に‘０’データを書き込む際の動作については説明を省略する。
【００６６】
＜時刻ｔ０＞  
まず、時刻ｔ０においてメモリセルトランジスタＭＴｎに書き込み命令があると（Ｓ０、ＹＥＳ）、制御部３は書き込み電圧ＶＰＧＭ３をワード線ＷＬｎに転送するよう第３電圧発生回路６３及びドライバ回路７を制御する。これにより第３電圧発生回路６３が生成した電圧ＶＰＧＭ３がドライバ回路７及びロウデコーダ５を介してワード線ＷＬｎに転送される。そして、センスアンプ４は第１ページバッファ８１から供給されたデータに基づき、ビット線ＢＬｎの電位を書き込み許可電圧、すなわち０[Ｖ]に維持させる。また第４電圧発生回路６４により電圧ＶＰＡＳＳが非選択ワード線ＷＬに転送される。これにより、メモリセルトランジスタＭＴｎの制御ゲートとチャネル領域には電圧差として電圧ＶＰＧＭ３が掛かるため、該メモリセルトランジスタＭＴｎには‘３’データの書き込みがなされる（Ｓ１）。
【００６７】
＜時刻ｔ１＞  
次に、時刻ｔ１においてメモリセルトランジスタＭＴ（ｎ＋１）に対して書き込み命令があると（Ｓ２、ＹＥＳ）、第１ページバッファ８１には図示せぬホストから新たなデータが格納され、また制御部３は第２電圧発生回路６２及びドライバ回路７に対し、時刻ｔ０において書き込みを行ったメモリセルトランジスタＭＴｎの書き込みベリファイをするよう命令する。すると第２電圧発生回路６２が生成した電圧ＶＣＧＲがドライバ回路７及びロウデコーダ５を介してワード線ＷＬｎに転送される。ここで第２電圧発生回路６２が生成した電圧ＶＣＧＲの値は、リミッタ回路７０により０[Ｖ]から順次上昇し、例えば図７におけるＶ０１、Ｖ１２、Ｖ２３いずれかの値をとる。そしてこの場合、電圧ＶＣＧＲが電圧Ｖ２３とされた場合においてもメモリセルトランジスタＭＴがオフ状態とされる。これにより、読み出されたメモリセルトランジスタＭＴｎの保持する‘３’データが第２ページバッファ８２へと転送される。
【００６８】
＜時刻ｔ２＞  
時刻ｔ１においてメモリセルトランジスタＭＴｎへの書き込みベリファイが終了すると、引き続き時刻ｔ２において第３電圧発生回路６３はワード線ＷＬ（ｎ＋１）に書き込み電圧ＶＰＧＭ２を転送する。そして、センスアンプ４は、上記時刻ｔ１で更新された第１ページバッファ８１が保持するデータに基づき、ビット線ＢＬｎの電位を書込み許可電圧、すなわち０[Ｖ]に維持させる。これにより、メモリセルトランジスタＭＴ（ｎ＋１）の制御ゲートとチャネル領域との間に電圧ＶＰＧＭ２の電圧差が掛かる。このためメモリセルトランジスタＭＴｎには‘２’データの書き込みがなされる（Ｓ４）。すると、メモリセルトランジスタＭＴ（ｎ＋１）の閾値変動に伴い、メモリセルトランジスタＭＴｎの閾値分布における、特に高電圧側が拡大する。
【００６９】
＜時刻ｔ３＞  
更に、制御部３は時刻ｔ２において拡大したメモリセルトランジスタＭＴｎの閾値分布を補正（細化）すべく、時刻ｔ３において第３電圧発生回路６３及びドライバ回路７に対し再書き込み電圧ＶＰＧＭｒｅｖ３を転送するよう命令する。ここでは、メモリセルトランジスタＭＴｎの閾値分布は正側に分布しているため（Ｓ５、ＹＥＳ）、ここで第３電圧発生回路６３は図７におけるベリファイポイントＶｔｈ２３よりも大きな再書き込み電圧ＶＰＧＭｒｅｖ３を転送する（Ｓ７）。
【００７０】
＜本実施形態に係る効果＞  
本実施形態に係る半導体記憶装置であると、下記（３）の効果を得ることが出来る。  
（３）動作信頼性の向上を得ることが出来る（その２）。  
本実施形態に係る半導体記憶装置であると、上記第１の実施形態と同様、メモリセルトランジスタＭＴｎに書き込みしたデータを第２ページバッファ８２が保持している。このため、このデータに基づき、第３電圧発生回路６３は適切な再書き込み電圧ＶＰＧＭを生成することができる。これは、メモリセルトランジスタＭＴが保持可能とするデータが４値以上である場合、上記効果（１）以上の効果を期待することができる。つまり多値化に伴い、メモリセルトランジスタＭＴが保持するデータの電圧範囲が狭くなることから、拡大した閾値分布の補正に必要とされる電圧の調整が難しくなる。しかし本実施形態に係る半導体記憶装置であると、第２ページバッファ８２が保持するデータは、メモリセルトランジスタＭＴｎの閾値分布が拡大する前の書き込みデータである。つまり、制御部３はこの保持データを参照しつつ、第３電圧発生回路６３に適切な電圧を転送するよう制御することが出来る。これは４値以上の場合であっても同様である。このように、電圧発生回路６は、メモリセルトランジスタＭＴｎの閾値分布の拡大後であっても、複数保持可能なデータに応じた電圧を転送することが出来る。また、場合によっては、（３）の効果に合わせて、前述の（１）及び（２）の効果を同時に奏することも期待できる。
【００７１】
なお、上記第１の実施形態及び本実施形態（第２の実施形態）においてデータの書き込み動作で全てのビット線ＢＬに対してデータの一括読み出しまたは書き込みを採用したセンスアンプ４について説明した。しかし、複数（例えば２本）のビット線ＢＬに対して１つのセンスアンプ４が接続されていてもよい。つまり、センスアンプ４が偶数ビットと奇数ビットとに分けてデータの読み出し、書き込みをしてもよい。この場合であっても、制御部３の動作シーケンスを変えることによりメモリセルトランジスタＭＴの閾値分布補正は実施可能とされる。具体的には、メモリセルトランジスタＭＴｎに着目した場合、該メモリセルトランジスタＭＴｎに対して以下２つの影響が考えられる。一つ目にワード線ＷＬｎとビット線ＢＬ（ｎ＋１）とで交差する箇所に設けられ、メモリセルトランジスタＭＴｎに隣接するメモリセルトランジスタＭＴ（ｎ＋１）に対するデータ書き込みによる閾値分布の変動による影響がある。二つ目にワード線ＷＬ（ｎ＋１）とビット線ＢＬｎとで交差する箇所に設けられ、メモリセルトランジスタＭＴｎに隣接するメモリセルトランジスタＭＴ（ｎ＋１）に対するデータ書き込みによる閾値分布の変動による影響がある。これら２つの影響による閾値を補正するため、上記第１、第２の実施形態のように、例えば書き込みを実行した、隣接するメモリセルトランジスタＭＴの影響を受けていないメモリセルトランジスタＭＴのデータを複数のバッファで保持し、適切な電圧を転送することも出来る。
【００７２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００７３】
１…メモリセルアレイ、２…データ入出力端子、３…制御部、４…センスアンプ、５…ロウデコーダ、６…電圧発生回路、７…バッファ回路、８…ドライバ回路、２１、２２、２３…ｎチャネル型ＭＯＳトランジスタ、４１、４２、４３、４４、４５…第１乃至第５電圧発生回路、７１…第１ページバッファ、７２…第２ページバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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