(57)【要約】【課題】ＬＣＤドライバとしての特性を犠牲にすることなく、ＶＤＤ／２電源を使って消費電力を低減しつつ、かつＶＳＳ（ＧＮＤ）〜ＶＤＤの全出力動作を可能にした増幅器を提供する。【解決手段】２つの入力差動段回路部のそれぞれと、２つの出力駆動段回路部のそれぞれと、電圧範囲が異なる２つの電源で給電する。これら２つの電源の電圧範囲を合わせれば、後段回路の出力動作に必要な電圧範囲が得られるように設定されている。その結果、給電電圧を低減しつつ、かつ、後段回路の全出力動作が可能となっている。【選択図】図４
2011040923.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の動作モードを切り替える制御部と、
第１の入力信号を入力するための第１の入力部と、
第２の入力信号を入力するための第２の入力部と、
前記第１の動作モードでは前記第１の入力信号を差動増幅し、前記第２の動作モードでは前記第２の入力信号を差動増幅するための第１の入力差動段回路部と、
前記第１の動作モードでは前記第２の入力信号を差動増幅し、前記第２の動作モードでは前記第１の入力信号を差動増幅するための第２の入力差動段回路部と、
前記第１または前記第２の入力差動段回路部が差動増幅した前記第１の入力信号を増幅し、第１の駆動電圧として出力するための第１の出力駆動段回路部と、
前記第１または前記第２の入力差動段回路部が差動増幅した前記第２の入力信号を増幅し、第２の駆動電圧として出力するための第２の出力駆動段回路部と、
前記第１の動作モードでは前記第１の駆動電圧を出力し、前記第２の動作モードでは前記第２の駆動電圧を出力するための第１の出力部と、
前記第１の動作モードでは前記第２の駆動電圧を出力し、前記第２の動作モードでは前記第１の駆動電圧を出力するための第２の出力部と、
前記第１の動作モードでは前記第１の入力差動段回路部および前記第１の出力駆動段回路部を第１の電圧範囲で給電し、前記第２の動作モードでは前記第２の入力差動段回路部および前記第１の出力駆動段回路部を前記第１の電圧範囲で給電するための第１および第２の電源と、
前記第１の動作モードでは前記第２の入力差動段回路部および前記第２の出力駆動段回路部を前記第１の電圧範囲とは異なる第２の電圧範囲で給電し、前記第２の動作モードでは前記第１の入力差動段回路部および前記第２の出力駆動段回路部を前記第２の電圧範囲で給電するための第３および第４の電源と
を具備し、
前記第１の入力差動段回路部は、前記第１の出力部が出力する前記第１または前記第２の駆動電圧を、前記第１または前記第２の出力駆動段回路部の一方から帰還入力し、
前記第２の入力差動段回路部は、前記第２の出力部が出力する前記第１または前記第２の駆動電圧を、前記第１または前記第２の出力駆動段回路部の他方から帰還入力する
演算増幅器。
【請求項２】
請求項１に記載の演算増幅器において、
前記第１および前記第２の入力部と、前記第１および前記第２の入力差動段回路部との接続を、前記制御部の制御に基づいて切り替える第１の切り替え部と、
前記第１および前記第２の入力差動段回路部と、前記第１および前記第２の出力駆動段回路部との接続を、前記制御部の制御に基づいて切り替える第２の切り替え部と、
前記第１および前記第２の出力駆動段回路部と、前記第１および前記第２の出力部との接続を、前記制御部の制御に基づいて切り替える第３の切り替え部と、
前記第１および前記第２の電源と、前記第１および前記第２の入力差動段回路部との接続を、前記制御部の制御に基づいて切り替える第４の切り替え部と
をさらに具備する
演算増幅器。
【請求項３】
請求項１または２に記載の演算増幅器において、
前記第１の電源の電圧は、前記演算増幅器から出力する電圧範囲の上限以上であり、
前記第４の電源の電圧は、前記演算増幅器から出力する電圧範囲の下限以下であり、
前記第２および前記第３の電源のそれぞれにおける電圧は、前記第１および前記第４の電源の電圧の中間である
演算増幅器。
【請求項４】
請求項１〜３のいずれかに記載の演算増幅器において、
前記第１および前記第２の入力差動段回路部のそれぞれは、
第１のチャネルによる２つのトランジスタを有し、前記第１または前記第２の入力信号の一方と、前記第１または前記第２の駆動電圧の一方とを入力する第１の差動対と、
前記第１のチャネルとは反対である第２のチャネルによる２つのトランジスタを有し、一方では前記第１の差動対において能動負荷として接続され、他方では前記第１または前記第３の電源に接続されている第１の能動負荷と、
前記第１の差動荷に接続されている第１の定電流源と、
前記第２のチャネルによる２つのトランジスタを有し、前記第１または前記第２の入力信号の他方と、前記第１または前記第２の駆動電圧の他方とを入力する第２の差動対と、
前記第１のチャネルによる２つのトランジスタを有し、前記第２の差動対において能動負荷として接続され、他方では前記第２または前記第４の電源に接続されている第２の能動負荷と、
前記第２の差動対に接続されている第２の定電流源と
を具備する
演算増幅器。
【請求項５】
請求項４に記載の演算増幅器において、
前記第１の定電流源は、前記第４の電源にさらに接続されており、
前記第２の定電流源は、前記第１の電源にさらに接続されている
演算増幅器。
【請求項６】
請求項４に記載の演算増幅器において、
前記第１の定電流源は、前記第２または前記第４の電源にさらに接続されており、
前記第２の定電流源は、前記第１または前記第３の電源にさらに接続されている
演算増幅器。
【請求項７】
請求項１〜６のいずれかに記載の演算増幅器において、
前記第２の電源における電圧と、前記第３の電源における電圧とは、等しい
演算増幅器。
【請求項８】
請求項１〜７のいずれかに記載の演算増幅器において、
前記第１の出力駆動段回路部は、
前記第１または前記第２の入力差動段回路の一方が出力する２つの信号の一方を入力する第１の入力部と、
前記２つの信号の他方を入力する第２の入力部と、
前記第１の入力部と、前記第１の電源とに両端が接続された第１の定電流源と、
前記第２の入力部と、前記第２の電源とに両端が接続された第２の定電流源と、
ソースおよびドレインを、前記第１および前記第２の定電流源に接続されて、浮遊電流源として動作する、お互いに逆のチャネルによる第１および第２のＭＯＳトランジスタと、
前記第１の定電流源と、前記第１のＭＯＳトランジスタとに、両端がそれぞれ接続されている第１の定電圧源と、
前記第２の定電流源と、前記第２のＭＯＳトランジスタとに、両端がそれぞれ接続されている第２の定電圧源と、
前記第１の電源と、前記出力部との間に接続されて、出力トランジスタとして動作する第３のＭＯＳトランジスタと、
前記出力部と、前記第２の電源との間に接続されて、出力トランジスタとして動作する第４のＭＯＳトランジスタと、
前記第３および前記第４のＭＯＳトランジスタのそれぞれにおけるゲートの間に接続されて、かつ、前記出力部に接続されている第１の位相補償回路と
を具備し、
前記第２の出力駆動段回路部は、
前記第１または前記第２の入力差動段回路の他方が出力する２つの信号の一方を入力する第３の入力部と、
前記２つの信号の他方を入力する第４の入力部と、
前記第３の入力部と、前記第３の電源とに両端が接続された第３の定電流源と、
前記第４の入力部と、前記第４の電源とに両端が接続された第４の定電流源と、
ソースおよびドレインを、前記第３および前記第４の定電流源に接続されて、浮遊電流源として動作する、お互いに逆のチャネルによる第５および第６のＭＯＳトランジスタと、
前記第３の定電流源と、前記第３のＭＯＳトランジスタとに、両端がそれぞれ接続されている第３の定電圧源と、
前記第４の定電流源と、前記第４のＭＯＳトランジスタとに、両端がそれぞれ接続されている第４の定電圧源と、
前記第３の電源と、前記出力部との間に接続されて、出力トランジスタとして動作する第７のＭＯＳトランジスタと、
前記出力部と、前記第４の電源との間に接続されて、出力トランジスタとして動作する第８のＭＯＳトランジスタと、
前記第７および前記第８のＭＯＳトランジスタのそれぞれにおけるゲートの間に接続されて、かつ、前記出力部に接続されている第２の位相補償回路と
を具備する
演算増幅器。
【請求項９】
請求項１〜８のいずれかに記載の演算増幅器回路において、
複数の前記演算増幅器
を具備する
液晶表示装置用駆動回路。
【請求項１０】
（ａ）第１および第２の動作モードを切り替えるステップと、
（ｂ）前記第１の動作モードにおいて、第１の入力差動段回路部および第１の出力駆動段回路部を、第１および第２の電源による第１の電圧範囲で給電し、かつ、第２の入力差動段回路部および第２の出力駆動段回路部を、第３および第４の電源による前記第１の電圧範囲とは異なる第２の電圧範囲で給電するステップと、
（ｃ）前記第２の動作モードにおいて、前記第２の入力差動段回路部および前記第１の出力駆動段回路部を、前記第１の電圧範囲で給電し、かつ、前記第１の入力差動段回路部および前記第２の出力駆動段回路部を前記第２の電圧範囲で給電するステップと、
（ｄ）第１および第２の入力信号を入力するステップと、
（ｅ）前記第１の動作モードにおいて、第１の入力差動段回路部および第１の出力駆動段回路部を第１の電圧範囲で給電し、かつ、第２の入力差動段回路部および第２の出力駆動段回路部を第２の電圧範囲で給電するステップと、
（ｆ）前記第２の動作モードにおいて、第２の入力差動段回路部および第１の出力駆動段回路部を第１の電圧範囲で給電し、かつ、第１の入力差動段回路部および第２の出題九駆動段回路部を第２の電圧範囲で給電するステップと、
（ｇ）前記第１の動作モードにおいて、前記第１の入力差動段回路部で前記第１の入力信号を差動増幅し、かつ、前記第２の入力差動段回路部で前記第２の入力信号を差動増幅するステップと、
（ｈ）前記第２の動作モードにおいて、前記第１の入力差動段回路部で前記第２の入力信号を差動増幅し、かつ、前記第２の入力差動段回路部で前記第１の入力信号を差動増幅するステップと、
（ｉ）前記ステップ（ｇ）または（ｈ）において差動増幅された前記第１の入力信号を、第１の出力駆動段回路部で増幅するステップと、
（ｊ）前記ステップ（ｇ）または（ｈ）において差動増幅された前記第２の入力信号を、第２の出力駆動段回路部で増幅するステップと、
（ｋ）前記第１の動作モードにおいて、前記ステップ（ｉ）または（ｊ）で得られた前記第１および前記第２の駆動電圧を、前記第１および前記第２の出力部からそれぞれ出力するステップと、
（ｌ）前記第２の動作モードにおいて、前記ステップ（ｉ）または（ｊ）で得られた前記第１および前記第２の駆動電圧を、前記第２および前記第１の出力部からそれぞれ出力するステップと、
（ｍ）前記ステップ（ｋ）または（ｌ）において前記第１の出力部から出力された前記第１または前記第２の駆動電圧の一方を、前記第１の入力差動段回路部に帰還入力するステップと、
（ｎ）前記ステップ（ｋ）または（ｌ）において前記第２の出力部から出力された前記第１または前記第２の駆動電圧の他方を、前記第２の入力差動段回路部に帰還入力するステップと
を具備する
演算増幅方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器と、この演算増幅器を用いる演算増幅方法と、この演算増幅器を用いて液晶表示装置を駆動するための液晶表示装置用駆動回路と、この駆動回路を用いる液晶表示装置用駆動方法とに係り、特に、２つの演算増幅器回路を具備して２つの入力信号を同時に増幅する演算増幅器と、この演算増幅器を用いる演算増幅方法と、この演算増幅器を用いて液晶表示装置を駆動するための液晶表示装置用駆動回路と、この駆動回路を用いる液晶表示装置用駆動方法とに係る。
【背景技術】
【０００２】
最近の薄型フラットパネルの動向は、益々大型化の方向に進んでいる。特にテレビの分野では液晶パネルでさえも１００インチを越えるものまで出てきている状況であり、今後、益々この傾向は変わることはないと思われる。しかし、液晶パネルの大型化に伴ってＴＦＴ  ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）のデータ線負荷が益々重くなることから、これを駆動するＬＣＤドライバのアンプで消費する電力が大きくなる傾向にある。更にはＬＣＤドライバの使用個数を減らすため、１チップの出力数が益々増大する方向にある。ひいては１チップの消費電力が益々増加する。その結果、ＬＣＤドライバ全体としての消費電力が増大し、チップの温度が異常に高くなるという問題が発生するようになってきた。
【０００３】
このチップの温度上昇対策として、最近注目を浴びてきているのが、チップが消費する電力を削減する方式である。この方式では、電源電圧ＶＤＤの半分の電圧ＶＤＤ／２をチップに供給して、この範囲内で動作するアンプはこのＶＤＤ／２電源を使用する。
【０００４】
しかし、この方式の普及に伴い、回路的な様々な問題が浮上してきた。例えば、従来回路を単に差動段のみＶＳＳ（ＧＮＤ）〜ＶＤＤで動作させ、出力段をＶＤＤ／２電源で動作させると、回路動作上電位バランスがとれず、所望の特性が得られないという問題点があった。
【０００５】
上記に関連して、特許文献１（特開２００２−１７５０５２号公報）には、演算増幅器に係る記載が開示されている。この演算増幅器は、消費電力を低減させることを目的としている。以下、図１〜図３を参照して、特許文献１における従来技術による演算増幅器を説明する。
【０００６】
図１は、特許文献１に記載の演算増幅器回路の構成について説明するための回路図である。この従来技術による演算増幅器回路は、２つの差動型入力段回路１４０、２４０と、２つの駆動段回路１３０、２３０と、４つのスイッチ回路３０、４０、５０、６０と、２つのＰチャンネルＭＯＳトランジスタＭＰ１８０、ＭＰ２８０と、２つのＮチャンネルＭＯＳトランジスタＭＮ１８０、ＭＮ２８０とを具備する。ここで、２つの差動型入力段回路１４０、２４０と、２つの駆動段回路１３０、２３０とのそれぞれには、正電源電圧（ＶＤＤ）及び負電源電圧（ＶＳＳ）が供給されている。
【０００７】
駆動段回路１３０は、ＰチャンネルＭＯＳトランジスタＭＰ１８０及びＮチャンネルＭＯＳトランジスタＭＮ１８０のドレインを介して出力端子１１０に接続されている。同様に、駆動段回路２３０は、ＰチャンネルＭＯＳトランジスタＭＰ２８０及びＮチャンネルＭＯＳトランジスタＭＮ２８０のドレインを介して出力端子２１０に接続されている。ＰチャンネルＭＯＳトランジスタＭＰ１８０のソースには、正電源電圧ＶＤＤが供給されている。ＮチャンネルＭＯＳトランジスタＭＮ１８０のソースには、正電源電圧の１／２（ＶＤＤ／２）が供給されている。又、ＰチャンネルＭＯＳトランジスタＭＰ２８０のソースには、正電源電圧の１／２（ＶＤＤ／２）が供給されている。ＮチャンネルＭＯＳトランジスタＭＮ２８０のソースには、負電源電圧ＶＳＳが供給される。
【０００８】
スイッチ回路３０は、スイッチＳＷ３０１〜ＳＷ３０４を備え、出力端子１１０、２１０と奇数端子３１０及び偶数端子３２０との間に接続を制御する。スイッチ回路４０は、スイッチＳＷ４０１〜ＳＷ４０４を備え、端子４１０、４２０と差動型入力段回路１４０、２４０における入力端子１２０、２２０との接続を制御する。ここで、端子４１０には正ＤＡＣ（デジタルアナログコンバータ）から正極性電圧ＩＮＰが供給され、端子４２０には、負ＤＡＣから負極性電圧ＩＮＮが供給される。スイッチ回路５０は、４つのスイッチＳＷ５０１〜ＳＷ５０４を備え、差動型入力段回路１４０、２４０と駆動段回路１３０、２３０との間の接続を制御する。スイッチ回路６０は、４つのスイッチＳＷ６０１〜ＳＷ６０４を備え、出力端子１１０、２１０と、差動型入力段回路１４０、２４０における入力端子１２１、２２１との間の接続を制御する。
【０００９】
この従来技術による演算増幅器回路は、スイッチ回路３０〜６０によって、奇数端子３１０及び偶数端子３２０を駆動するアンプ回路の構成を変更することができる。詳細には、８つのスイッチＳＷ３０１、ＳＷ３０３、ＳＷ４０１、ＳＷ４０３、ＳＷ５０１、ＳＷ５０３、ＳＷ６０１、ＳＷ６０３がオン状態、８つのスイッチＳＷ３０２、ＳＷ３０４、ＳＷ４０２、ＳＷ４０４、ＳＷ５０２、ＳＷ５０４、ＳＷ６０２、ＳＷ６０４がオフ状態となるパタン１と、その逆のパタン２とが切り替えられる。
【００１０】
パタン１の場合、正ＤＡＣから供給される正極性電圧ＩＮＰは、差動型入力段回路１４０および駆動段回路１３０で構成されるアンプ回路に供給される。また、出力端子１１０からの出力は、奇数出力Ｖｏｄｄとして奇数端子３１０に出力される。この際、負ＤＡＣから供給される負極性電圧ＩＮＮは、差動型入力段回路２４０および駆動段回路２３０で構成されるアンプ回路に供給される。また、出力端子２１０からの出力は、偶数出力Ｖｅｖｅｎとして偶数端子３２０に出力される。
【００１１】
一方、パタン２の場合、正ＤＡＣから供給される正極性電圧ＩＮＰは、差動型入力段回路２４０および駆動段回路１３０で構成されるアンプ回路に供給される。また、出力端子１１０からの出力は、偶数出力Ｖｅｖｅｎとして偶数端子３２０に出力される。この際、負ＤＡＣから供給される負極性電圧ＩＮＮは、差動型入力段回路１４０と駆動段回路２３０とで構成されるアンプ回路に供給される。また、出力端子２１０からの出力は、奇数出力Ｖｏｄｄとして奇数端子３１０に出力される。
【００１２】
この従来技術による演算増幅器回路は、以上のように動作して、奇数端子３１０、偶数端子３２０に接続された容量性負荷を駆動する。この際、差動型入力段回路１４０および２４０と、駆動段回路１３０および２３０とは、正電源電圧ＶＤＤ〜負電源電圧ＶＳＳの電圧範囲で動作する。また、ＰチャンネルＭＯＳトランジスタＭＰ１８０およびＭＰ２８０と、ＮチャンネルＭＯＳトランジスタＭＮ１８０およびＭＮ２８０とは、出力トランジスタであり、それぞれ正電源電圧ＶＤＤ〜ＶＤＤ／２、ＶＤＤ／２〜ＶＳＳの電圧範囲で動作する。これにより、出力段で消費する消費電力を約半分にすることが可能となっている。
【００１３】
図２は、特許文献１に記載の差動型入力段回路１４０の構成について説明するための回路図である。この差動型入力段回路１４０は、６つのＰチャンネルＭＯＳトランジスタＭＰ１０１、ＭＰ１０２、ＭＰ１０３、ＭＰ１０４、ＭＰ１０５およびＭＰ１０６と、４つのＮチャンネルＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、ＭＮ１０３およびＭＮ１０４とを備える。ここで、４つのＰチャンネルＭＯＳトランジスタＭＰ１０３、ＭＰ１０４、ＭＰ１０５およびＭＰ１０６のそれぞれにおけるソースには、正電源電圧ＶＤＤが供給されている。２つのＮチャンネルＭＯＳトランジスタＭＮ１０３およびＭＮ１０４のそれぞれにおけるソースには、負電源電圧ＶＳＳが供給されている。２つのＮチャンネルＭＯＳトランジスタＭＮ１０１およびＭＮ１０２のそれぞれにおけるソースは、定電流源Ｉ１０１を介して負電源（ＶＳＳ）に接続されている。２つのＰチャンネルＭＯＳトランジスタＭＰ１０１およびＭＰ１０２のそれぞれにおけるソースは、定電流源Ｉ１０２を介して正電源（ＶＤＤ）に接続されている。
【００１４】
２つのＰチャンネルＭＯＳトランジスタＭＰ１０１、ＭＰ１０２は、差動対を構成する。２つのＮチャンネルＭＯＳトランジスタＭＮ１０３、ＭＮ１０４は、この差動対の能動負荷を構成する。
【００１５】
又、２つのＮチャンネルＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、差動対を構成する。２つのＰチャンネルＭＯＳトランジスタＭＰ１０３、ＭＰ１０４と、２つのＰチャンネルＭＯＳトランジスタＭＰ１０５、ＭＰ１０６とは、それぞれ、カレントミラー回路を構成する。これらのカレントミラー回路における出力は、２つのＮチャンネルＭＯＳトランジスタＭＮ１０３、ＭＮ１０４のそれぞれにおけるドレインに接続されている。
【００１６】
更に、入力端子１２０は、ＮチャンネルＭＯＳトランジスタＭＮ１０１及びＰチャンネルＭＯＳトランジスタＭＰ１０２のそれぞれにおけるゲートに接続されている。入力端子１２１は、ＮチャンネルＭＯＳトランジスタＭＮ１０２及びＰチャンネルＭＯＳトランジスタＭＰ１０１のそれぞれにおけるゲートに接続されている。
【００１７】
又、ＮチャンネルＭＯＳトランジスタＭＮ１０４及びＰチャンネルＭＯＳトランジスタＭＰ１０６のそれぞれにおけるドレインは、端子１２３を介して、２つのスイッチＳＷ５０１、ＳＷ５０２に接続される。
【００１８】
このような構成により、入力端子１２０、１２１に供給された差動入力信号は、シングル変換され、端子１２３から出力される。
【００１９】
差動型入力段回路２４０における構成及び動作も同様である。ただし、２つの入力端子１２０、１２１と、端子１２３と、２つのスイッチＳＷ５０１、ＳＷ５０２とは、２つの入力端子２２０、２２１と、端子２２３と、スイッチＳＷ５０３、ＳＷ５０４とにそれぞれ読み替える必要がある。
【００２０】
図３は、特許文献１に記載の駆動段回路１３０の構成について説明するための回路図である。この駆動段回路１３０は、３つのＰチャンネルＭＯＳトランジスタＭＮＰ１０７〜ＭＰ１０９と、ＮチャンネルＭＯＳトランジスタＭＮ１０５と、ＰチャンネルＭＯＳトランジスタＭＰ１１０と、２つの定電流源１０３、１０４とを備える。ここで、３つのＰチャンネルＭＯＳトランジスタＭＮＰ１０７〜ＭＰ１０９のそれぞれにおけるソースには、正電源電圧ＶＤＤが供給されている。ＮチャンネルＭＯＳトランジスタＭＮ１０５のソースには、負電源電圧ＶＳＳが供給されている。２つの定電流源１０３、１０４のそれぞれには、負電源電圧ＶＳＳが供給されている。
【００２１】
ＮチャンネルＭＯＳトランジスタＭＮ１０５のゲートは、端子１３１を介して、２つのスイッチＳＷ５０１、ＳＷ５０２のそれぞれに接続されている。ＮチャンネルＭＯＳトランジスタＭＮ１０５のドレインは、ＰチャンネルＭＯＳトランジスタＭＰ１０７のドレインに接続されている。
【００２２】
ＰチャンネルＭＯＳトランジスタＭＰ１０７は、ＰチャンネルＭＯＳトランジスタＭＰ１０８、ＭＰ１０９のそれぞれと、カレントミラー回路を構成する。ＰチャンネルＭＯＳトランジスタＭＰ１０８のドレインは、ＰチャンネルＭＯＳトランジスタＭＰ１１０を介して定電流源１０３に接続されている。ＰチャンネルＭＯＳトランジスタＭＰ１１０のゲートは、ＰチャンネルＭＯＳトランジスタＭＰ１８０のゲートに接続されている。ＰチャンネルＭＯＳトランジスタＭＰ１０９のドレインは、ＮチャンネルＭＯＳトランジスタＭＮ１８０のゲート及び定電流源１０４に接続される。
【００２３】
このような構成により、駆動段回路１３０では、端子１３１から供給される入力電圧をＮチャンネルＭＯＳトランジスタＭＮ１０５で受け、その出力によって、ＰチャンネルＭＯＳトランジスタＭＰ１８０及びＮチャンネルＭＯＳトランジスタＭＮ１８０を駆動する。すなわち、端子１３１からの入力信号に従ったコンポジット出力信号が端子１１０から出力される。
【００２４】
駆動段回路２３０も同様な構成及び動作である。ただし、ＰチャンネルＭＯＳトランジスタＭＰ１８０と、ＮチャンネルＭＯＳトランジスタＭＮ１８０と、端子１３１と、２つのスイッチＳＷ５０１、ＳＷ５０３とは、ＰチャンネルＭＯＳトランジスタＭＰ２８０と、ＮチャンネルＭＯＳトランジスタＭＮ２８０と、端子２３１と、２つのスイッチＳＷ５０２、ＳＷ５０４とに、それぞれ読み替える必要がある。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開２００２−１７５０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
上記従来例の最大の問題は、一般的なＰチャンネル差動とＮチャンネル差動の、いわゆる抱き合わせ差動段をもった回路とのインターフェースが非常に困難なことにある。この問題は、差動段と出力段とのインターフェースが１系統のみで構成されているために発生している。
【００２７】
ここで、図１および図３を参照し、２つの差動型入力段回路１４０、２４０に注目する。すると、２つのＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２による差動対が動作する時と、２つのＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２による差動対が動作する時とで、電流経路上のトランジスタ数とが異なる。このため、２つの駆動段回路１３０、２３０における出力特性の対称性が失われている。
【００２８】
なお、出力特性の対称性とは、次のように定義される。すなわち、出力パルスの立ち上がり時間と立ち下がり時間の差が小さい場合に、対称性が良好であるとする。また、立ち上がり時間と立ち下がり時間の差が大きい場合に、対称性が悪いとする。
【００２９】
例えば、図１において、奇数端子３１０（または偶数端子３２０）から出力される正極性出力信号ＯＵＴＰにおけるパルスの立ち上がり時間Ｔｒ１と、同じく立ち下がり時間Ｔｆ１とは、異なる値を示す。このような非対称のパルス形状の出力信号によって、液晶表示装置などの容量性負荷が駆動される場合、容量性負荷に対する充放電特性が悪くなる。このような演算増幅器回路は、ＬＣＤドライバの仕様を満たさない場合がある。
【課題を解決するための手段】
【００３０】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３１】
本発明による演算増幅器は、制御部と、第１の入力部（７１）と、第２の入力部（７２）と、第１の入力差動段回路部（８１０）と、第２の入力差動段回路部（８２０）と、第１の出力駆動段回路部（８３０）と、第２の出力駆動段回路部（８４０）と、第１の出力部（９０３）と、第２の出力部（９０４）と、第１および第２の電源（ＶＤＤ、ＶＭＬ）と、第３および第４の電源（ＶＭＨ、ＶＳＳ）とを具備する。ここで、制御部は、第１および第２の動作モードを切り替えるものである。第１の入力部（７１）は、第１の入力信号を入力するためのものである。第２の入力部（７２）は、第２の入力信号を入力するためのものである。第１の入力差動段回路部（８１０）は、第１の動作モードでは第１の入力信号を差動増幅し、第２の動作モードでは第２の入力信号を差動増幅するためのものである。第２の入力差動段回路部（８２０）は、第１の動作モードでは第２の入力信号を差動増幅し、第２の動作モードでは第１の入力信号を差動増幅するためのものである。第１の出力駆動段回路部（８３０）は、第１または第２の入力差動段回路部（８１０、８２０）が差動増幅した第１の入力信号を増幅し、第１の駆動電圧として出力するためのものである。第２の出力駆動段回路部（８４０）は、第１または第２の入力差動段回路部（８１０、８２０）が差動増幅した第２の入力信号を増幅し、第２の駆動電圧として出力するためのものである。第１の出力部（９０３）は、第１の動作モードでは第１の駆動電圧を出力し、第２の動作モードでは第２の駆動電圧を出力するためのものである。第２の出力部（９０４）は、第１の動作モードでは第２の駆動電圧を出力し、第２の動作モードでは第１の駆動電圧を出力するためのものである。第１および第２の電源（ＶＤＤ、ＶＭＬ）は、第１の動作モードでは第１の入力差動段回路部（８１０）および第１の出力駆動段回路部（８３０）を第１の電圧範囲で給電し、第２の動作モードでは第２の入力差動段回路部（８２０）および第１の出力駆動段回路部（８３０）を第１の電圧範囲で給電するものである。第３および第４の電源（ＶＭＨ、ＶＳＳ）は、第１の動作モードでは第２の入力差動段回路部（８２０）および第２の出力駆動段回路部（８４０）を第１の電圧範囲とは異なる第２の電圧範囲で給電し、第２の動作モードでは第１の入力差動段回路部（８１０）および第２の出力駆動段回路部（８４０）を第２の電圧範囲で給電するものである。なお、第１の入力差動段回路部（８１０）は、第１の出力部（９０３）が出力する第１または第２の駆動電圧を、第１または第２の出力駆動段回路（８３０、８４０）の一方から帰還入力する。第２の入力差動段回路部は（８２０）、第２の出力部（９０４）が出力する第１または第２の駆動電圧を、第１または第２の出力駆動段回路（８３０、８４０）の他方から帰還入力する。
【００３２】
本発明による演算増幅方法は、（ａ）第１および第２の動作モードを切り替えるステップと、（ｂ）第１の動作モードにおいて、第１の入力差動段回路部（８１０）および第１の出力駆動段回路部（８３０）を、第１および第２の電源（ＶＤＤ、ＶＭＬ）による第１の電圧範囲で給電し、かつ、第２の入力差動段回路部（８２０）および第２の出力駆動段回路部（８４０）を、第３および第４の電源（ＶＭＨ、ＶＳＳ）による第１の電圧範囲とは異なる第２の電圧範囲で給電するステップと、（ｃ）第２の動作モードにおいて、第２の入力差動段回路部（８２０）および第１の出力駆動段回路部（８３０）を、第１の電圧範囲で給電し、かつ、第１の入力差動段回路部（８１０）および第２の出力駆動段回路部（８４０）を第２の電圧範囲で給電するステップと、（ｄ）第１および第２の入力信号を入力するステップと、（ｅ）第１の動作モードにおいて、第１の入力差動段回路部（８１０）および第１の出力駆動段回路部（８３０）を第１の電圧範囲で給電し、かつ、第２の入力差動段回路部（８２０）および第２の出題九駆動段回路部（８４０）を第２の電圧範囲で給電するステップと、（ｆ）第２の動作モードにおいて、第２の入力差動段回路部（８２０）および第１の出力駆動段回路部（８３０）を第１の電圧範囲で給電し、かつ、第１の入力差動段回路部（８１０）および第２の出力駆動段回路部（８３０）を第２の電圧範囲で給電するステップと、（ｇ）第１の動作モードにおいて、第１の入力差動段回路部（８１０）で第１の入力信号を差動増幅し、かつ、第２の入力差動段回路部（８２０）で第２の入力信号を差動増幅するステップと、（ｈ）第２の動作モードにおいて、第１の入力差動段回路部（８１０）で第２の入力信号を差動増幅し、かつ、第２の入力差動段回路部（８２０）で第１の入力信号を差動増幅するステップと、（ｉ）ステップ（ｇ）または（ｈ）において差動増幅された第１の入力信号を、第１の出力駆動段回路部（８３０）で増幅するステップと、（ｊ）ステップ（ｇ）または（ｈ）において差動増幅された第２の入力信号を、第２の出力駆動段回路部（８４０）で増幅するステップと、（ｋ）第１の動作モードにおいて、ステップ（ｉ）または（ｊ）で得られた第１および第２の駆動電圧を、第１および第２の出力部（９０３、９０４）からそれぞれ出力するステップと、（ｌ）第２の動作モードにおいて、ステップ（ｉ）または（ｊ）で得られた第１および第２の駆動電圧を、第２および第１の出力部（９０４、９０３）からそれぞれ出力するステップと、（ｍ）ステップ（ｋ）または（ｌ）において第１の出力部（９０３）から出力された第１または第２の駆動電圧の一方を、第１の入力差動段回路部（８１０）に帰還入力するステップと、（ｎ）ステップ（ｋ）または（ｌ）において第２の出力部（９０４）から出力された第１または第２の駆動電圧の他方を、第２の入力差動段回路部（８２０）に帰還入力するステップとを具備する。
【発明の効果】
【００３３】
本発明によれば、２つの入力差動段回路部のそれぞれと、２つの出力駆動段回路部のそれぞれとを、電圧範囲が異なる２つの電源で給電する。これら２つの電源の電圧範囲を合わせれば、後段回路の出力動作に必要な電圧範囲が得られるように設定されている。その結果、給電電圧を低減しつつ、かつ、後段回路の全出力動作が可能となっている。
【図面の簡単な説明】
【００３４】
【図１】図１は、特許文献１に記載の演算増幅器回路の構成について説明するための回路図である。
【図２】図２は、特許文献１に記載の差動型入力段回路の構成について説明するための回路図である。
【図３】図３は、特許文献１に記載の駆動段回路の構成について説明するための回路図である。
【図４】図４は、本発明の第１の実施形態による演算増幅器の構成について説明するための回路図である。
【図５Ａ】図５Ａは、本発明の第１の実施形態による演算増幅器回路部８０の構成について説明するための回路図である。
【図５Ｂ】図５Ｂは、本発明の第１の実施形態による演算増幅器回路部８０の構成について説明するための回路図である。
【図６Ａ】図６Ａは、本発明の第２の実施形態による演算増幅器回路部８０の構成について説明するための回路図である。
【図６Ｂ】図６Ｂは、本発明の第２の実施形態による演算増幅器回路部８０の構成について説明するための回路図である。
【図７】図７は、本発明による演算増幅器で用いるトランスファースイッチ回路部の構成について説明するための回路図である。図７（Ａ−１）は、メーク型スイッチ回路部を概略的に示す回路図である。図７（Ａ−２）は、メーク型スイッチ回路部をＰチャンネルＭＯＳトランジスタで実現するための回路図である。図７（Ａ−３）は、メーク型スイッチ回路部をＮチャンネルＭＯＳトランジスタで実現するための回路図である。図７（Ａ−４）は、メーク型スイッチ回路部を２種類のＭＯＳトランジスタで実現するための回路図である。図７（Ｂ−１）は、トランスファースイッチ回路部を概略的に示す回路図である。図７（Ｂ−２）は、トランスファースイッチ回路部をＰチャンネルＭＯＳトランジスタで実現するための回路図である。図７（Ｂ−３）は、トランスファースイッチ回路部をＮチャンネルＭＯＳトランジスタで実現するための回路図である。図７（Ｂ−４）は、トランスファースイッチ回路部を２種類のＭＯＳトランジスタで実現するための回路図である。
【発明を実施するための形態】
【００３５】
添付図面を参照して、本発明による演算増幅器と、この演算増幅器を用いる演算増幅方法と、この演算増幅器を用いて液晶表示装置を駆動するための液晶表示装置用駆動回路と、この駆動回路を用いる液晶表示装置用駆動方法とを実施するための形態を以下に説明する。
【００３６】
（第１の実施形態）
図４は、本発明の第１の実施形態による演算増幅器の構成について説明するための回路図である。以下、この図面に基づき説明する。
【００３７】
まず、本実施形態による演算増幅器の構成要素について説明する。本実施形態による演算増幅器は、入力切替回路部７０と、演算増幅器回路部８０と、出力切替回路部９０とを具備する。
【００３８】
入力切替回路部７０は、第１および第２の入力部７１、７２と、第１および第２の入力トランスファースイッチ回路部ＳＷ１１、ＳＷ１２と、第１および第２の出力部７３、７４とを具備する。
【００３９】
演算増幅器回路部８０は、第１および第２の入力部８０１、８０２と、第１および第２の入力差動段回路部８１０、８２０と、第１および第２の出力駆動段回路部８３０、８４０と、第１〜第４の電源ＶＤＤ、ＶＭＬ、ＶＭＨ、ＶＳＳと、第１および第２の出力部８０３、８０４と、第１〜第１０のトランスファースイッチ回路部ＳＷ１〜ＳＷ１０とを具備する。なお、ＶＭＬおよびＶＭＨが供給する電圧は、いずれもＶＤＤが供給する電圧の半分程度である。第１の出力駆動段回路部８３０は、ＶＤＤ〜ＶＭＬの電圧を出力するので正専用出力段であり、第２の出力駆動段回路部８４０は、ＶＭＨ〜ＶＳＳの電圧を出力するので負専用出力段である。
【００４０】
第１の入力差動段回路部８１０は、第１および第２の入力部８１１、８１２と、第１および第２の出力部８１３、８１４と、正電圧入力部８１５と、負電圧入力部８１６とを具備する。なお、第１の入力部８１１は正転入力部であり、第２の入力部８１２は反転入力部である。
【００４１】
第２の入力差動段回路部８２０は、第１および第２の入力部８２１、８２２と、第１および第２の出力部８２３、８２４と、正電圧入力部８２５と、負電圧入力部８２６とを具備する。なお、第１の入力部８２１は正転入力部であり、第２の入力部８２２は反転入力部である。
【００４２】
第１の出力駆動段回路部８３０は、第１および第２の入力部８３１、８３２と、出力部８３３と、正電圧入力部８３４と、負電圧入力部８３５とを具備する。第２の出力駆動段回路部８４０は、第１および第２の入力部８４１、８４２と、出力部８４３と、正電圧入力部８４４と、負電圧入力部８４５とを具備する。
【００４３】
出力切替回路部９０は、第１および第２の入力部９０１、９０２と、第１３および第１４のトランスファースイッチ回路部ＳＷ１３、ＳＷ１４と、第１および第２の出力部９０３、９０４とを具備する。第１および第２の出力部９０３、９０４は、後述する奇数出力および偶数出力をそれぞれ担当する。ただし、この担当における組み合わせは、入れ替わっても構わない。
【００４４】
第１〜第１４のトランスファースイッチ回路部ＳＷ１〜ＳＷ１４のそれぞれは、共通端子と、第１の端子と、第２の端子とを具備する。また、第１〜第１４のトランスファースイッチ回路部ＳＷ１〜ＳＷ１４のそれぞれは、第１の状態と、第２の状態とを具備する。第１の状態における第１〜第１４のトランスファースイッチ回路部ＳＷ１〜ＳＷ１４のそれぞれにおいて、共通端子と第１の端子とが導通している一方で、共通端子と第２の端子とは絶縁されている。反対に、第２の状態における第１〜第１４のトランスファースイッチ回路部ＳＷ１〜ＳＷ１４のそれぞれにおいて、共通端子と第１の端子とが絶縁されている一方で、共通端子と第２の端子とは導通している。なお、図４において、第１〜第１４のトランスファースイッチ回路部ＳＷ１〜ＳＷ１４は、第１の状態で表されている。そこで、以降、第１〜第１４のトランスファースイッチ回路部ＳＷ１〜ＳＷ１４のそれぞれについて、第１の端子をブレーク端子、第２の端子をメーク端子と記す。
【００４５】
ここで、本実施形態による演算増幅器の構成要素同士における接続関係について説明する。
【００４６】
入力切替回路部７０の第１の入力部７１は、図示されない正ＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）に接続されている。入力切替回路部７０の第１の入力部７１は、さらに、第１１のトランスファースイッチＳＷ１１の共通端子に接続されている。第１１のトランスファースイッチＳＷ１１のブレーク端子は、入力切替回路部７０の第１の出力部７３に接続されている。第１１のトランスファースイッチＳＷ１１のメーク端子は、入力切替回路部７０の第２の出力部７４に接続されている。
【００４７】
入力切替回路部７０の第２の入力部７２は、図示されない負ＤＡＣに接続されている。入力切替回路部７０の第２の入力部７２は、さらに、第１２のトランスファースイッチＳＷ１２の共通端子に接続されている。第１２のトランスファースイッチＳＷ１２のメーク端子は、入力切替回路部７０の第１の出力部７３に接続されている。第１１のトランスファースイッチＳＷ１１のブレーク端子は、入力切替回路部７０の第２の出力部７４に接続されている。
【００４８】
入力切替回路部７０における第１および第２の出力部７１、７２は、演算増幅器回路部８０における第１および第２の入力部８０１、８０２にそれぞれ接続されている。
【００４９】
演算増幅器回路部８０における第１および第２の入力部８０１、８０２は、第１の入力差動段回路部８１０における第１の入力部８１１に接続されている。演算増幅器回路部８０における第２の入力部８０２は、第２の入力差動段回路部８２０における第１の入力部８２１に接続されている。
【００５０】
第１の入力差動段回路部８１０の第１の出力部８１３は、第２のトランスファースイッチ回路部ＳＷ２の共通端子に接続されている。第１の入力差動段回路部８１０の第２の出力部８１４は、第３のトランスファースイッチ回路部ＳＷ２の共通端子に接続されている。第２の入力差動段回路部８２０の第１の出力部８２３は、第６のトランスファースイッチ回路部ＳＷ６の共通端子に接続されている。第２の入力差動段回路部８２０の第２の出力部８２４は、第７のトランスファースイッチ回路部ＳＷ７の共通端子に接続されている。
【００５１】
第１の入力差動段回路部８１０の正電圧入力部８１５は、第１のトランスファースイッチ回路部ＳＷ１の共通端部に接続されている。第１の入力差動段回路部８１０の負電圧入力部８１６は、第４のトランスファースイッチ回路部ＳＷ４の共通端部に接続されている。第２の入力差動段回路部８２０の正電圧入力部８２５は、第５のトランスファースイッチ回路部ＳＷ５の共通端部に接続されている。第２の入力差動段回路部８２０の負電圧入力部８２６は、第８のトランスファースイッチ回路部ＳＷ８の共通端部に接続されている。
【００５２】
第１の入力差動段回路部８１０の第２の入力部は、第９のトランスファースイッチ回路部ＳＷ９の共通端子が接続されている。第２の入力差動段回路部８２０の第２の入力部は、第１０のトランスファースイッチ回路部ＳＷ１０の共通端子が接続されている。
【００５３】
第１の出力駆動段回路部８３０の第１の入力部８３１は、第２のトランスファースイッチ回路部ＳＷ２のブレーク端子と、第６のトランスファースイッチ回路部ＳＷ６のメーク端子とに接続されている。第１の出力駆動段回路部８３０の第２の入力部８３２は、第３のトランスファースイッチ回路部ＳＷ３のブレーク端子と、第７のトランスファースイッチ回路部ＳＷ７のメーク端子とに接続されている。第２の出力駆動段回路部８４０の第１の入力部８４１は、第６のトランスファースイッチ回路部ＳＷ６のブレーク端子と、第２のトランスファースイッチ回路部ＳＷ２のメーク端子とに接続されている。第２の出力駆動段回路部８４０の第２の入力部８４２は、第７のトランスファースイッチ回路部ＳＷ７のブレーク端子と、第３のトランスファースイッチ回路部ＳＷ３のメーク端子とに接続されている。
【００５４】
第１の出力駆動段回路部８３０の出力部８３３は、演算増幅器回路部８０の第１の出力部８０３と、第９のトランスファースイッチ回路部ＳＷ９のブレーク端子と、第１０のトランスファースイッチ回路部ＳＷ１０のメーク端子とに接続されている。第２の出力駆動段回路部８４０の出力部８４３は、演算増幅器回路部８０の第２の出力部８０４と、第１０のトランスファースイッチ回路部ＳＷ１０のブレーク端子と、第９のトランスファースイッチ回路部ＳＷ９のメーク端子とに接続されている。
【００５５】
第１の出力駆動段回路部８３０の正電圧入力部８３４は、第１の電源ＶＤＤと、第１のトランスファースイッチ回路部ＳＷ１のブレーク端子と、第５のトランスファースイッチ回路部ＳＷ５のメーク端子とに接続されている。第１の出力駆動段回路部８３０の負電圧入力部８３５は、第２の電源ＶＭＬと、第４のトランスファースイッチ回路部ＳＷ４のブレーク端子と、第８のトランスファースイッチ回路部ＳＷ８のメーク端子とに接続されている。第２の出力駆動段回路部８４０の正電圧入力部８４４は、第３の電源ＶＭＨと、第５のトランスファースイッチ回路部ＳＷ５のブレーク端子と、第１のトランスファースイッチ回路部ＳＷ１のメーク端子とに接続されている。第２の出力駆動段回路部８４０の負電圧入力部８３５は、第４の電源ＶＳＳと、第８のトランスファースイッチ回路部ＳＷ８のブレーク端子と、第４のトランスファースイッチ回路部ＳＷ４のメーク端子とに接続されている。
【００５６】
演算増幅器回路部８０の第１の出力部８０３は、出力切替回路部９０の第１の入力部９０１に接続されている。演算増幅器回路部８０の第２の出力部８０４は、出力切替回路部９０の第２の入力部９０２に接続されている。
【００５７】
出力切替回路部９０の第１の入力部９０１は、第１３のトランスファースイッチ回路部１３の共通端子に接続されている。出力切替回路部９０の第２の入力部９０１は、第１４のトランスファースイッチ回路部１４の共通端子に接続されている。第１３のトランスファースイッチ回路部１３のブレーク端子と、第１４のトランスファースイッチ回路部１４のメーク端子とは、出力切替回路部９０の第１の出力部９０３に接続されている。第１３のトランスファースイッチ回路部１３のメーク端子と、第１４のトランスファースイッチ回路部１４のブレーク端子とは、出力切替回路部９０の第２の出力部９０４に接続されている。
【００５８】
ここで、本発明による液晶表示装置用駆動回路について説明する。本発明による液晶表示装置用駆動回路は、複数の本実施形態による演算増幅器を具備する。
【００５９】
一般的に、液晶表示装置では、複数の液晶セルが縦横の行列として配置されている。そして、一般的には、液晶表示装置用駆動回路は、これら複数の液晶セルを、行単位または列単位で制御する。したがって、本発明による液晶表示装置用駆動回路におけるこれら複数の演算増幅器は、並列に接続されている。
【００６０】
さらに、本発明による液晶表示装置用駆動回路は、これら複数の液晶セルの制御を、２行単位または２列単位で行う。これは、正電圧と負電圧を交互に印加することが、液晶の性質上好ましいからであり、また、正電圧と負電圧の２つの入力を２行または２列の液晶セルに向けて交互に入れ替えて出力することが、制御上好ましいからである。
【００６１】
次に、本実施形態による演算増幅器の動作、すなわち本実施形態による演算増幅方法について説明する。
【００６２】
まず、第１〜第１４のトランスファースイッチ回路部ＳＷ１〜ＳＷ１４のそれぞれに共通する動作について説明する。各トランスファースイッチ回路部は、２つの状態を有する。すなわち、各トランスファースイッチ回路部は、共通端子が第１の端子と導通し、第２の端子と絶縁されている第１の状態と、共通端子が第２の端子と導通し、第１の端子と絶縁されている第２の状態との間で遷移する。なお、本実施形態による演算増幅器は、図示されない制御回路部をさらに具備して、この制御回路部が第１〜第１４のトランスファースイッチ回路部ＳＷ１〜ＳＷ１４の状態を制御することが好ましい。
【００６３】
次に、演算増幅器全体において、第１〜第１４のトランスファースイッチ回路部ＳＷ１〜ＳＷ１４は、全てが第１の状態であるか、全てが第２の状態であるかのいずれかである。すなわち、演算増幅器としても、２つの状態の間で遷移する。なお、図４は、第１の状態における演算増幅器を表している。
【００６４】
第１の状態における演算増幅器では、第１の差動方入力段回路部８１０と、第１の出力駆動段回路部８３０とが演算増幅器として動作する。このとき、正ＤＡＣの信号は、奇数出力される。
【００６５】
まず、図示されない正ＤＡＣから入力切替回路部７０の第１の入力部７１に供給される信号が、第１１のトランスファースイッチ回路部ＳＷ１１を介して、第１の入力差動段回路部８１０の第１の入力部８１１に供給される。このとき、第１の入力差動段回路部８１０の第１および第２の出力部８１３、８１４は、第２および第３のトランスファースイッチ回路部ＳＷ２、ＳＷ３をそれぞれ介して、第１の出力駆動段回路部８３０における第１および第２の入力部８３１、８３２に接続されている。このとき、第１の出力駆動段回路部８３０の出力部８３３は、第１３のトランスファースイッチ回路部ＳＷ１３を介して、出力切替回路部９０の第１の出力部９０３に接続されている。
【００６６】
また、第１の出力駆動段回路部８３０の出力部８３３は、第９のトランスファースイッチ回路部ＳＷ９を介して、第１の入力差動段回路部８１０の第２の入力部８１２に接続されている。したがって、第１の入力差動段回路部８１０と、第１の出力駆動段回路部８３０とは、ボルテージフォロワ接続された演算増幅器として動作する。ここで、第１の入力差動段回路部８１０の第１の入力部における入力電圧をＶｉｎ、第１の出力駆動段回路部８３０の出力部における出力電圧をＶｏｕｔとおくと、
Ｖｉｎ＝Ｖｏｕｔ
となる。
【００６７】
さらに、第１の入力差動段回路部８１０における正電圧入力部８１５および負電圧入力部８１６には、第１および第４のトランスファースイッチ回路部ＳＷ１、ＳＷ４をそれぞれ介して、第１の電源ＶＤＤおよび第２の電源ＶＭＬがそれぞれ接続されている。
【００６８】
第１の状態における演算増幅器では、上記と同時に、第２の差動方入力段回路部８２０と、第２の出力駆動段回路部８４０とが、演算増幅器として動作する。このとき、負ＤＡＣの信号は、偶数出力される。
【００６９】
まず、図示されない負ＤＡＣから入力切替回路部７０の第２の入力部７２に供給される信号が、第１２のトランスファースイッチ回路部ＳＷ１２を介して、第２の入力差動段回路部８２０の第１の入力部８２１に供給される。このとき、第２の入力差動段回路部８２０の第１および第２の出力部８２３、８２４は、第６および第７のトランスファースイッチ回路部ＳＷ６、ＳＷ７をそれぞれ介して、第２の出力駆動段回路部８４０における第１および第２の入力部８４１、８４２に接続されている。このとき、第２の出力駆動段回路部８４０の出力部８４３は、第１４のトランスファースイッチ回路部ＳＷ１４を介して、出力切替回路部９０の第２の出力部９０４に接続されている。
【００７０】
また、第２の出力駆動段回路部８４０の出力部８４３は、第１０のトランスファースイッチ回路部ＳＷ１０を介して、第２の入力差動段回路部８２０の第２の入力部８２２にも接続されている。したがって、第２の入力差動段回路部８２０と、第２の出力駆動段回路部８４０とは、ボルテージフォロワ接続された演算増幅器として動作する。ここで、第２の入力差動段回路部８２０の第１の入力部における入力電圧をＶｉｎ、第２の出力駆動段回路部８４０の出力部における出力電圧をＶｏｕｔとおくと、
Ｖｉｎ＝Ｖｏｕｔ
となる。
【００７１】
さらに、第２の入力差動段回路部８２０における正電圧入力部８２５および負電圧入力部８２６には、第５および第８のトランスファースイッチ回路部ＳＷ５、ＳＷ８をそれぞれ介して、第３の電源ＶＭＨおよび第４の電源ＶＳＳがそれぞれ接続されている。
【００７２】
第２の状態における演算増幅器では、第２の差動方入力段回路部８２０と、第１の出力駆動段回路部８３０とが演算増幅器として動作する。このとき、正ＤＡＣからの信号は偶数出力される。
【００７３】
まず、図示されない正ＤＡＣから入力切替回路部７０の第１の入力部７１に供給される信号が、第１１のトランスファースイッチ回路部ＳＷ１１を介して、第２の入力差動段回路部８２０の第１の入力部８２１に供給される。このとき、第２の入力差動段回路部８２０の第１および第２の出力部８２３、８２４は、第６および第７のトランスファースイッチ回路部ＳＷ６、ＳＷ７をそれぞれ介して、第１の出力駆動段回路部８３０における第１および第２の入力部８３１、８３２に接続されている。このとき、第１の出力駆動段回路部８３０の出力部８３３は、第１３のトランスファースイッチ回路部ＳＷ１３を介して、出力切替回路部９０の第２の出力部９０４に接続されている。
【００７４】
また、第１の出力駆動段回路部８３０の出力部８３３は、第１０のトランスファースイッチ回路部ＳＷ１０を介して、第２の入力差動段回路部８２０の第２の入力部８２２に接続されている。したがって、第２の入力差動段回路部８２０と、第１の出力駆動段回路部８３０とは、ボルテージフォロワ接続された演算増幅器として動作する。ここで、第２の入力差動段回路部８２０の第１の入力部における入力電圧をＶｉｎ、第１の出力駆動段回路部８３０の出力部における出力電圧をＶｏｕｔとおくと、
Ｖｉｎ＝Ｖｏｕｔ
となる。
【００７５】
さらに、第２の入力差動段回路部８２０における正電圧入力部８２５および負電圧入力部８２６には、第５および第８のトランスファースイッチ回路部ＳＷ５、ＳＷ８をそれぞれ介して、第１の電源ＶＤＤおよび第２の電源ＶＭＬがそれぞれ接続されている。
【００７６】
第２の状態における演算増幅器では、上記と同時に、第１の差動方入力段回路部８１０と、第２の出力駆動段回路部８４０とが、演算増幅器として動作する。このとき、負ＤＡＣからの信号は、奇数出力される。
【００７７】
まず、図示されない負ＤＡＣから入力切替回路部７０の第２の入力部７２に供給される信号が、第１２のトランスファースイッチ回路部ＳＷ１２を介して、第１の入力差動段回路部８１０の第１の入力部８１１に供給される。このとき、第１の入力差動段回路部８１０の第１および第２の出力部８１３、８１４は、第２および第３のトランスファースイッチ回路部ＳＷ２、ＳＷ３をそれぞれ介して、第２の出力駆動段回路部８４０における第１および第２の入力部８４１、８４２に接続されている。このとき、第２の出力駆動段回路部８４０の出力部８４３は、第１３のトランスファースイッチ回路部ＳＷ１３を介して、出力切替回路部９０の第１の出力部９０３に接続されている。
【００７８】
また、第２の出力駆動段回路部８４０の出力部８４３は、第９のトランスファースイッチ回路部ＳＷ９を介して、第１の入力差動段回路部８１０の第２の入力部８１２にも接続されている。したがって、第１の入力差動段回路部８１０と、第２の出力駆動段回路部８４０とは、ボルテージフォロワ接続された演算増幅器として動作する。ここで、第１の入力差動段回路部８１０の第１の入力部における入力電圧をＶｉｎ、第２の出力駆動段回路部８４０の出力部における出力電圧をＶｏｕｔとおくと、
Ｖｉｎ＝Ｖｏｕｔ
となる。
【００７９】
さらに、第１の入力差動段回路部８１０における正電圧入力部８１５および負電圧入力部８１６には、第１および第４のトランスファースイッチ回路部ＳＷ１、ＳＷ４をそれぞれ介して、第３の電源ＶＭＨおよび第４の電源ＶＳＳがそれぞれ接続されている。
【００８０】
一般的に、ＬＣＤドライバにおいては、ＬＣＤの焼付け防止の目的で正極性と負極性を交互に出力させる必要がある。そのため、このような正極性／負極性専用アンプ構成の場合は出力端とＬＣＤのドレインラインとの間に極性切り替えスイッチが必要となる。そのため、正専用出力段、負専用出力段とＬＣＤドレインラインとの間にクロススイッチ（図４においては第１３のスイッチＳＷ１３と第１４のスイッチＳＷ１４）が挿入される。更に、演算増幅器の前段に繋がる正専用のＤＡＣ（正ＤＡＣ）出力と負専用のＤＡＣ（負ＤＡＣ）出力と、差動段Ａと差動段Ｂとの間にクロススイッチが挿入する。
【００８１】
このようにして差動段Ａ／Ｂに正ＤＡＣの出力が供給される時は差動段Ａ／Ｂの電源は正側がＶＤＤで負側がＶＭＬとなる。一方負ＤＡＣの出力が供給される時は差動段Ａ／Ｂの電源は正側がＶＭＨで負側がＶＳＳ（ＧＮＤ）となる。
【００８２】
ここで、上記ＶＭＬとＶＭＨを共通に接続し、約ＶＤＤ／２電圧とする。すなわち１つの電源で動作させる応用例もある。
【００８３】
２つの差動段は電源が制限されているので、当然その入力電圧範囲は制限されるが、入力電圧範囲に応じて差動段の電源を切り換えることにより、結果として全ての入力電圧範囲（ＶＳＳ（ＧＮＤ）〜ＶＤＤ）で正常動作する。
【００８４】
同様に２つの出力段は電源が制限されているので、当然その出力電圧範囲は制限されるが、出力電圧範囲に応じて正専用出力段と負専用出力段を切り替えることにより、結果として奇数出力／偶数出力には全ての出力電圧範囲（ＶＳＳ（ＧＮＤ）〜ＶＤＤ）を出力することが可能である。
【００８５】
ここで、ＶＤＤ／２は必ずしも電源電圧の半分である必要はなく、ＶＤＤ／２±ΔＶは動作可能な範囲で動作的に問題ない。なお、一般的には、ΔＶは数Ｖ程度であってよい。
【００８６】
次に、本発明による液晶表示装置用駆動回路の動作、すなわち、本発明による液晶表示装置用駆動方法について説明する。
【００８７】
本発明による液晶表示装置用駆動回路において並列に配置された複数の演算増幅器は、全て同期的に動作することが好ましい。すなわち、これら全ての演算増幅器において、同期的に、第１または第２の動作モードが切り替わることが好ましい。そのためには、図示しないなんらかの制御装置がこれら全ての演算増幅器を制御することが好ましい。
【００８８】
図５Ａおよび図５Ｂは、本発明の第１の実施形態による演算増幅器回路部８０の構成について説明するための回路図である。なお、図５Ａおよび図５Ｂは、１枚の回路図を２枚の図面に分けて示している。５ａ〜５ｊは、両図で分断された１０本の線を特定するための表記である。
【００８９】
第１の入力差動段回路部８１０は、第１および第２の定電流源Ｉ１、Ｉ２と、第１〜第４のＰチャンネルＭＯＳトランジスタＭＰ１〜ＭＰ４と、第１〜第４のＮチャンネルＭＯＳトランジスタＭＮ１〜ＭＮ４とをさらに具備する。第１の出力駆動段回路部８３０は、第３および第４の定電流源Ｉ３、Ｉ４と、第１および第２のバイアス電圧源ＶＢＰ１、ＶＢＮ１と、第５および第６のＰチャンネルＭＯＳトランジスタＭＰ５、ＭＰ６と、第５および第６のＮチャンネルＭＯＳトランジスタＭＮ５、ＭＮ６と、第１および第２の抵抗Ｒ１、Ｒ２と、第１および第２の容量Ｃ１、Ｃ２とをさらに具備する。第２の入力差動段回路部８２０は、第５および第６の定電流源Ｉ５、Ｉ６と、第７〜第１０のＰチャンネルＭＯＳトランジスタＭＰ７〜ＭＰ１０と、第７〜第１０のＮチャンネルＭＯＳトランジスタＭＮ７〜ＭＮ１０とをさらに具備する。第２の出力駆動段回路部８４０は、第７および第８の定電流源Ｉ７、Ｉ８と、第３および第４のバイアス電圧源ＶＢＰ２、ＶＢＮ２と、第１１および第１２のＰチャンネルＭＯＳトランジスタＭＰ１１、ＭＰ１２と、第１１および第１２のＮチャンネルＭＯＳトランジスタＭＮ１１、ＭＮ１２と、第３および第４の抵抗Ｒ３、Ｒ４と、第３および第４の容量Ｃ３、Ｃ４とをさらに具備する。
【００９０】
第１の差動方入力段回路部８１０において、第１の定電流源Ｉ１の一方の端部は、第４の電源ＶＳＳに接続されている。第１の定電流源Ｉ１の他方の端部は、第１および第２のＮチャンネルＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれにおけるソースに接続されている。第１のＮチャンネルＭＯＳトランジスタＭＮ１のドレインは、第１のＰチャンネルＭＯＳトランジスタＭＰ１におけるドレインおよびゲートならびに第２のＰチャンネルＭＯＳトランジスタＭＰ２のゲートに接続されている。第２のＮチャンネルＭＯＳトランジスタＭＮ２のドレインは、第２のＰチャンネルＭＯＳトランジスタＭＰ２のドレインと、第２のトランスファースイッチ回路部ＳＷ２の共通端子とに接続されている。第１および第２のＰチャンネルＭＯＳトランジスタＭＰ１、ＭＰ２のそれぞれにおけるソースは、第１のトランスファースイッチ回路部ＳＷ１の共通端子に接続されている。第１のＮチャンネルＭＯＳトランジスタＭＮ１のゲートは、第３のＰチャンネルＭＯＳトランジスタＭＰ３のゲートと、第１の入力差動段回路部８１０の第２の入力部８１２とに接続されている。第２のＮチャンネルＭＯＳトランジスタＭＮ２のゲートは、第４のＰチャンネルＭＯＳトランジスタＭＰ４のゲートと、第１の入力差動段回路部８１０の第１の入力部８１１とに接続されている。第２の定電源流Ｉ２の一方の端部は、第１の電源ＶＤＤに接続されている。第２の定電源流Ｉ２の他方の端部は、第３および第４のＰチャンネルＭＯＳトランジスタＭＰ３、ＭＰ４のそれぞれにおけるソースに接続されている。第３のＰチャンネルＭＯＳトランジスタＭＰ３そのドレインは、第３のＮチャンネルＭＯＳトランジスタＭＮ３におけるドレインおよびゲートならびに第４のＮチャンネルＭＯＳトランジスタＭＮ４のゲートに接続されている。第４のＰチャンネルＭＯＳトランジスタＭＰ４のドレインは、第４のＮチャンネルＭＯＳトランジスタＭＮ４のドレインと、第３のトランスファースイッチ回路部ＳＷ３の共通端子とに接続されている。第３および第４のＮチャンネルＭＯＳトランジスタＭＮ３、ＭＮ４のそれぞれにおけるソースは、第４のトランスファースイッチ回路部ＳＷ４の共通端子に接続されている。
【００９１】
第２の入力差動段回路部８２０における各構成要素同士の接続関係は、上記に説明した第１の入力差動段回路部８１０の場合と同じであるので、その詳細な説明を省略する。ただし、第１〜第４のＰチャンネルＭＯＳトランジスタＭＰ１〜ＭＰ４を第７〜第１０のＰチャンネルＭＯＳトランジスタＭＰ７〜ＭＰ１０に、第１〜第４のＮチャンネルＭＯＳトランジスタＭＮ１〜ＭＮ４を第７〜第１０のＮチャンネルＭＯＳトランジスタＭＮ７〜ＭＮ１０に、第１および第２の定電源流Ｉ１、Ｉ２を第５および第６の定電源流Ｉ５、Ｉ６に、第１〜第４のトランスファースイッチ回路部ＳＷ１〜ＳＷ４を第５〜第８のトランスファースイッチ回路部ＳＷ５〜ＳＷ８に、点５ａ〜５ｊを点６ａ〜６ｊに、それぞれ読み替える必要がある。
【００９２】
第１の出力駆動段回路部８３０において、第１の電源ＶＤＤは、第１のトランスファースイッチ回路部ＳＷ１のブレーク端子と、第５のトランスファースイッチ回路部ＳＷ５のメーク端部と、第１の定電圧源ＶＢＰ１の正側端部と、第３の定電流源Ｉ３の一方の端部と、第６のＰチャンネルＭＯＳトランジスタＭＰ６のソースとに接続されている。ここで、第５のトランスファースイッチ回路部ＳＷ５のメーク端部と、その他の構成要素との接続を表す線は、図５Ａおよび図５Ｂを、点５ｅを介して跨っている。第３の定電流源Ｉ３の他方の端部は、第２のトランスファースイッチＳＷ２のブレーク端部と、第６のトランスファースイッチ回路部ＳＷ６のメーク端部と、第５のＰチャンネルＭＯＳトランジスタＭＰ５のソースと、第５のＮチャンネルＭＯＳトランジスタＭＮ５のドレインと、第１の抵抗Ｒ１の一方の端部と、第６のＰチャンネルＭＯＳトランジスタＭＰ６のゲートとに接続されている。ここで、第６のトランスファースイッチ回路部ＳＷ６のメーク端部と、その他の構成要素との接続を表す線は、図５Ａおよび図５Ｂを、点５ｆを介して跨っている。第１の定電圧源ＶＢＰ１の負側端部は、第５のＰチャンネルＭＯＳトランジスタＭＰ５のゲートに接続されている。第１の抵抗Ｒ１の他方の端部は、第１の容量Ｃ１の一方の端部に接続さている。第１の容量Ｃ１の他方の端部は、第２の容量Ｃ２の一方の端部と、第１の出力駆動段回路部８３０の出力部８３３と、第６のＰチャンネルＭＯＳトランジスタＭＰ６のドレインと、第６のＮチャンネルＭＯＳトランジスタＭＮ６のドレインと、第９のトランスファースイッチ回路部ＳＷ９のブレーク端部と、第１０のトランスファースイッチ回路部ＳＷ１０のメーク端部とに接続されている。ここで、第９のトランスファースイッチ回路部ＳＷ９のブレーク端部と、その他の構成要素との接続を表す線は、図５Ａおよび図５Ｂを、点５ｊを介して跨っている。また、第１０のトランスファースイッチ回路部ＳＷ１０のメーク端部と、その他の構成要素との接続を表す線は、図５Ａおよび図５Ｂを、点５ｉを介して跨っている。第２の容量Ｃ２の他方の端部は、第２の抵抗Ｒ２の一方の端部に接続されている。第２の抵抗Ｒ２の他方の端部は、第６のＮチャンネルＭＯＳトランジスタＭＮ６のゲートと、第５のＮチャンネルＭＯＳトランジスタＭＮ５のソースと、第４の定電流源Ｉ４の一方の端部と、第５のＰチャンネルＭＯＳトランジスタＭＰ５のドレインと、第３のトランスファースイッチ回路部ＳＷ３のブレーク端部と、第７のトランスファースイッチ回路部ＳＷ７のメーク端部とに接続されている。ここで、第７のトランスファースイッチ回路部ＳＷ７のメーク端部と、その他の構成要素との接続を表す線は、図５Ａおよび図５Ｂを、点５ａを介して跨っている。第５のＮチャンネルＭＯＳトランジスタＭＮ５のゲートは、第２の定電圧源ＶＢＮ１の正側端部に接続されている。第２の定電圧源ＶＢＮ１の負側端部は、第４の定電流源Ｉ４の他方の端部と、第６のＮチャンネルＭＯＳトランジスタＭＮ６のソースと、第２の電源ＶＭＬと、第４のトランスファースイッチ回路部ＳＷ４のブレーク端部と、第８のトランスファースイッチ回路部ＳＷ８のメーク端部とに接続されている。ここで、第８のトランスファースイッチ回路部ＳＷ８のメーク端部と、その他の構成要素との接続を表す線は、図５Ａおよび図５Ｂを、点５ｂを介して跨っている。
【００９３】
第２の出力駆動段回路部８４０における各構成要素同士の接続関係は、上記に説明した第１の出力駆動段回路部８３０の場合と同じであるので、その詳細な説明を省略する。ただし、第５および第６のＰチャンネルＭＯＳトランジスタＭＰ５、ＭＰ６を第１１および第１２のＰチャンネルＭＯＳトランジスタＭＰ１１、ＭＰ１２に、第５および第６のＮチャンネルＭＯＳトランジスタＭＮ５、ＭＮ６を第１１および第１２のＮチャンネルＭＯＳトランジスタＭＮ１１、ＭＮ１２に、第３および第４の定電源流Ｉ３、Ｉ４を第７および第８の定電源流Ｉ７、Ｉ８に、第１および第２の定電圧源ＶＢＰ１、ＶＢＮ１を第３および第４の定電圧源ＶＢＰ２、ＶＢＮ２に、第１〜第４のトランスファースイッチ回路部ＳＷ１〜ＳＷ４を第５〜第８のトランスファースイッチ回路部ＳＷ５〜ＳＷ８に、第５〜第８のトランスファースイッチ回路部ＳＷ５〜ＳＷ８を第１〜第４のトランスファースイッチ回路部ＳＷ１〜ＳＷ４に、第９および第１０のトランスファースイッチ回路部ＳＷ９、ＳＷ１０を第１０および第９のトランスファースイッチ回路部ＳＷ１０、ＳＷ９に、第１および第２の抵抗Ｒ１、Ｒ２を第３および第４の抵抗Ｒ３、Ｒ４に、第１および第２の容量Ｃ１、Ｃ２を第３および第４の容量Ｃ３、Ｃ４に、点５ｅ、５ｆ、５ｊ、５ｉ、５ａ、５ｂを点５ｄ、５ｃ、５ｉ、５ｊ、５ｈ、５ｇに、それぞれ読み替える必要がある。
【００９４】
図５Ａおよび図５Ｂを参照して、本実施形態による演算増幅器の動作、すなわち本実施形態による演算増幅方法について説明する。まず、第１の入力差動段回路部８１０の第１の入力部８１１に、正側電圧、すなわちＶＤＤ／２〜ＶＤＤが供給された場合を考える。この場合、各トランスファースイッチ回路部ＳＷ１〜ＳＷ１４の状態は、図５Ａおよび図５Ｂに示すとおりになる。この時、第１の差動方入力段回路部８１０における、第３および第４のＰチャンネルＭＯＳトランジスタＭＰ３、ＭＰ４で構成される差動対の電源は、ＶＤＤ／２〜ＶＤＤ間で動作する。
【００９５】
この時の出力段としては、正側専用出力段である第１の出力駆動段回路部８３０が選択されている。すなわち、上記差動対のシングルエンド出力となるＮチャンネルＭＯＳトランジスタＭＮ４のドレインと正側専用出力段の入力の一つであるＮチャンネルＭＯＳトランジスタＭＮ６のゲートとが接続されることになる。
【００９６】
この状態では、上記ＮチャンネルＭＯＳトランジスタＭＮ４のソースとドレイン間はＮチャンネルＭＯＳトランジスタＭＮ６のソースとゲート間電圧と一致し、ほぼ閾値ＶＴ＋α程度の電圧になる。これは上記差動対の能動負荷を構成するＮチャンネルＭＯＳトランジスタＭＮ３とＭＮ４のソースとドレイン間電圧が整合することになり、オフセット電圧的には良好な状態となる。もし仮に、上記差動対の負側電源、すなわちスイッチＳＷ４の共通端子電位が負電源ＶＳＳに接続されたならば、上記能動負荷の一方であるＮチャンネルＭＯＳトランジスタＭＮ４のソースとドレイン間電圧は約ＶＤＤ／２＋ＶＴ＋αとなり、上記差動対の能動負荷を構成するＮチャンネルＭＯＳトランジスタＭＮ３とＭＮ４のソースとドレイン間電圧が整合せず大きなオフセット電圧を発生してしまうことになる。
【００９７】
一方、第１および第２のＮチャンネルＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動対においてシングルエンド出力となる第２のＰチャンネルＭＯＳトランジスタＭＰ２のドレインと、正側専用出力段である第１の出力駆動段回路部の第２の入力部としての第６のＰチャンネルＭＯＳトランジスタＭＰ６のゲートとが、接続されることになる。この状態では、上記第６のＰチャンネルＭＯＳトランジスタＭＰ６のソースとゲートとの間で電圧が一致し、同様にほぼ閾値ＶＴ＋α程度の電圧になる。
【００９８】
その結果、上記差動対の能動負荷を構成する第１および第２のＰチャンネルＭＯＳトランジスタＭＰ１、ＭＰ２のそれぞれにおけるソースとドレインとの間で電圧が整合することになり、オフセット電圧的には良好な状態となる。もし仮に、上記差動対の正側電源、すなわち第１のトランスファースイッチ回路部ＳＷ１の共通端子に、電源電圧ＶＤＤの約半分の電圧である電源ＶＭＨに接続されたならば、上記能動負荷を構成するＰチャンネルＭＯＳトランジスタＭＰ１とＭＰ２は動作しなくなる。これは、第２のＰチャンネルＭＯＳトランジスタＭＰ２のドレインにおける電圧の方が、ソースにおける電圧より高くなってしまうからである。
【００９９】
このように、本発明による各トランスファースイッチ回路部ＳＷ１〜ＳＷ１４は、全てのバイアス状態が最良になるように切り替えられる。
【０１００】
ここで出力段、すなわち出力駆動段回路部８３０、８４０の動作について少し説明を加える。
【０１０１】
まず、第３および第４の定電流源Ｉ３、Ｉ４のそれぞれにおける電流が、同じになるように設定する。これは、第３の定電流源Ｉ３で流れる電流が、浮遊電流源を構成する第５のＰチャンネルＭＯＳトランジスタＭＰ５および第５のＮチャンネルＭＯＳトランジスタＭＮ５で電流分岐し、更にその全てが第４の電流源Ｉ４に流れるようにして、余分な電流が差動段８１０、８２０に流れないようにするためである。
【０１０２】
ここで、図５Ａおよび図５Ｂにおける浮遊電流源での動作を説明する。第５のＮチャンネルＭＯＳトランジスタのＭＮ５および第５のＰチャンネルＭＯＳトランジスタＭＰ５の組み合わせは、いわゆる「浮遊電流源」として動作する。一般的なトランジスタで構成する電流源では、一端が電源端子またはＧＮＤ端子に接続されているが、この「浮遊電流源」では、電流源の両端がフローティング状態で、自由な箇所に接続できる。この、第５のＮチャンネルＭＯＳトランジスタのＭＮ５および第５のＰチャンネルＭＯＳトランジスタＭＰ５の接続は、ローカル的に「１」という電流帰還がかかっている。このため、ＭＮ５のソースおよびＭＰ５のドレインの共通接続点と、ＭＮ５のドレインおよびＭＰ５のソースの共通接続点とは、この帰還の効果で高いインピーダンスを有する。このことからも、浮遊電流源が構成されていることが理解できる。
【０１０３】
ここで、この浮遊電流源のバイアス設計に関して説明を行う。まず、電源ＶＭＬおよびバイアス電圧端子ＢＮ１の間の電圧（ＶＢＮ１）は、出力トランジスタである第６のＮチャンネルＭＯＳトランジスタＭＮ６及び第５のＮチャンネルＭＯＳトランジスタＭＮ５のそれぞれにおけるゲートとソース間電圧の和に等しい。このことから、下記の関係が成り立つ。
ＶＢＮ１＝ＶＧＳ（ＭＮ５）＋ＶＧＳ（ＭＮ６）    …（１）
ここで、ＶＧＳ（ＭＮ５）は、ＭＮ５のゲート・ソース間電圧である。ＶＧＳ（ＭＮ６）は、ＭＮ６のゲート・ソース間電圧である。
【０１０４】
一般的に、ＭＯＳトランジスタのゲート・ソース間電圧は、次式で示される。すなわち、
ＶＧＳ＝√（２ＩＤ／β）＋Ｖγ０＋γ√ＶＢ    …（２）
ただし、
β＝（Ｗ／Ｌ）μＣ０    …（２ａ）
γ＝（√（２ε０εｓｑＮＡ））／Ｃ０    …（２ｂ）
Ｃ０＝ε０εｓ／ｔ０    …（２ｃ）
である。ここで、Ｗは、ゲート幅である。Ｌは、ゲート長である。μは、移動度である。Ｃ０は、単位面積当たりのゲート酸化膜容量である。Ｖγ０は、ＶＢ＝０における閾値である。ＶＢは、バックゲート電圧である。ε０は、自由空間の誘電率（８．８６×１０−１４Ｆ／ｃｍ）である。εｓは、半導体の比誘電率（３．９）である。ｑは、電子の電化量（１．６×１０−１２クーロン）である。ｔ０は、ゲート酸化膜圧である。ＮＡは、アクセプタ密度である。γは、プロセスによって変わる値であり、平均的な値は約０．５である。
【０１０５】
上記（１）式および（２）式に基づいて、ドレイン電流（ＩＤ）が所望の値となるようにバイアス電圧ＶＢＮ１を決定する。この時、バイアス電圧ＶＢＮ１を発生させる回路は、トランジスタの閾値ＶＴバラつきによるバイアス電流のバラつきを抑えるために、ＮチャンネルＭＯＳトランジスタで構成するのが一般的である。なお、図５Ａおよび図５Ｂではこのバラつき防止用トランジスタは図示していない。
【０１０６】
第５および第６のＰチャンネルＭＯＳトランジスタ側のＭＰ５、ＭＰ６に関しても、同様にしてバイアスを決定することができる。考え方は同じなので、その説明を省略する。
【０１０７】
次に、位相補償に関して説明する。第１および第２の容量Ｃ１、Ｃ２と、第１および第２の抵抗Ｒ１、Ｒ２とは、位相補償回路として動作する。このような位相補償回路に関する説明は、いわゆる当業者には自明であり、かつ、本発明と直接関係が薄いので、その説明を省略する。
【０１０８】
第２の入力差動段回路部８２０である差動段Ｂと、第２の出力駆動段回路部８４０である負側専用出力段に関しても、上述したように、各差動段のシングルエンド出力および各出力段の入力の関係が全てうまく動作するようにスイッチで切り替えられている。これに関しては上述した差動段Ａと正専用出力段とで説明した内容と同じ考え方なので、その説明を省略する。
【０１０９】
本実施形態による演算増幅器回路部８０は、さらに、ボルテージフォロワ接続用としての第９および第１０のトランスファースイッチ回路部ＳＷ９、ＳＷ１０を備える。図５Ａおよび図５Ｂに示すようなスイッチ状態の時は、差動段Ａと正側専用出力段とでボルテージフォロワ接続となり、差動段Ａに供給された電圧が正側専用出力段の出力端子Ｖｏｕｔに出力される。また、差動段Ｂと負専用出力段とでもボルテージフォロワ接続となり、差動段Ｂに供給された電圧が負専用出力段の出力端子Ｖｏｕｔに出力される。
【０１１０】
一方、第９および第１０のトランスファースイッチ回路部ＳＷ９、１０のそれぞれにおける状態が切り替わって、図５Ａおよび図５Ｂに示した状態と逆になった場合には、差動段Ａと負専用出力段とでボルテージフォロワ接続となり、差動段Ａに供給された電圧が負側専用出力段の出力端子Ｖｏｕｔに出力される。また、差動段Ｂと正専用出力段とでもボルテージフォロワ接続となり、差動段Ｂに供給された電圧が正専用出力段の出力端子Ｖｏｕｔに出力される。
【０１１１】
ここで、第１、第４、第５および第８のトランスファースイッチ回路部ＳＷ１、ＳＷ４、ＳＷ５、ＳＷ８は、電源切替用のスイッチとして動作し、これらのトランスファースイッチ回路部には電流が流れる。しかし、このスイッチに電流が流れるのは、差動段においてのみである。一般的な液晶ドライバに使用される演算増幅器の差動段における電流は約１μＡ程度であるので、このスイッチで生じる電圧降下はほとんど無視できる程度のものである。もし仮に、出力段の電源にこのようなスイッチを入れたなら、出力段に流れる電流は差動段に流れる電流の２桁以上であることから、スイッチによる電圧降下は無視できないレベルのものとなる。本発明による演算増幅器回路部８０の一つの特徴として、このようにスイッチに流れる電流による電圧降下がほぼ無視できうるように構成されていることも挙げられる。
【０１１２】
図７は、本発明による演算増幅器で用いるトランスファースイッチ回路部の構成について説明するための回路図である。図７（Ａ−１）は、メーク型スイッチ回路部を概略的に示す回路図である。図７（Ａ−２）は、メーク型スイッチ回路部をＰチャンネルＭＯＳトランジスタで実現するための回路図である。図７（Ａ−３）は、メーク型スイッチ回路部をＮチャンネルＭＯＳトランジスタで実現するための回路図である。図７（Ａ−４）は、メーク型スイッチ回路部を２種類のＭＯＳトランジスタで実現するための回路図である。図７（Ｂ−１）は、トランスファースイッチ回路部を概略的に示す回路図である。図７（Ｂ−２）は、トランスファースイッチ回路部をＰチャンネルＭＯＳトランジスタで実現するための回路図である。図７（Ｂ−３）は、トランスファースイッチ回路部をＮチャンネルＭＯＳトランジスタで実現するための回路図である。図７（Ｂ−４）は、トランスファースイッチ回路部を２種類のＭＯＳトランジスタで実現するための回路図である。
【０１１３】
図７（Ａ−２）および図７（Ａ−３）について説明する。メーク型のスイッチは、その両端が、ＮチャンネルＭＯＳトランジスタ又はＰチャンネルＭＯＳトランジスタの各々ドレイン／ソースに対応する。そして、スイッチのオン／オフの制御はゲートで行うものとする。ここでＮチャンネルＭＯＳトランジスタの場合はゲートがハイレベルの時にスイッチが閉じ、ゲートがローレベル時にスイッチがオフする。ＰチャンネルＭＯＳトランジスタの場合はその逆で、ゲートがローレベルの時にスイッチが閉じ、ゲートがハイレベル時にスイッチがオフする。
【０１１４】
図７（Ａ−４）について説明する。このスイッチ回路は、ＮチャンネルＭＯＳトランジスタと、ＰチャンネルＭＯＳトランジスタと、インバータ回路とを具備する。ＮチャンネルＭＯＳトランジスタと、ＰチャンネルＭＯＳトランジスタとは、抱き合わせ回路になっている。すなわち、ＮチャンネルＭＯＳトランジスタのドレインと、ＰチャンネルＭＯＳトランジスタのドレインとは接続されており、さらに、メーク型スイッチの一方の端部に接続されている。同様に、ＮチャンネルＭＯＳトランジスタのソースと、ＰチャンネルＭＯＳトランジスタのソースとは接続されており、さらに、メーク型スイッチの他方の端部に接続されている。スイッチ回路の制御端子は、インバータ回路部の入力部と、ＮチャンネルＭＯＳトランジスタのゲートとに接続されている。インバータ回路部の出力部は、ＰチャンネルＭＯＳトランジスタのゲートに接続されている。
【０１１５】
言い換えれば、図７（Ａ−４）のスイッチ回路は、ＮチャンネルとＰチャンネルを抱き合わせた回路でＮチャンネルとＰチャンネルの各々のドレインとソースを共通接続し、各々のゲートに対してはインバータを使って逆位相の信号で駆動する。この場合は、ＮチャンネルＭＯＳトランジスタのゲートがハイレベルの時ＰチャンネルＭＯＳトランジスタのゲートはインバータによりローレベルとなり、その両方がオンする。すなわちスイッチがオンする。逆にＮチャンネルＭＯＳトランジスタのゲートがローレベルの時Ｐチャンネルのゲートはインバータによりハイレベルとなり、その両方がオフする。すなわちスイッチがオフする。
【０１１６】
ブレーク型のスイッチは上述したメーク型スイッチの制御論理を逆にすることで実現することができる。考え方はメーク型と同じなので、その説明を省略する。
【０１１７】
図７（Ｂ−２）について説明する。このトランスファースイッチ回路部は、２つのＰチャンネルＭＯＳトランジスタのそれぞれにおけるソースを接続して共通点部としている。また、２つのＰチャンネルＭＯＳトランジスタのそれぞれにおけるドレインを、第１の端部および第２の端部、すなわち、ブレーク端部およびメーク端部としている。２つのＰチャンネルＭＯＳトランジスタにおけるゲートは、インバータ回路部の入力部および出力部にそれぞれ接続されている。インバータ回路部の入力部に、トランスファースイッチ回路部の制御端子を接続することによって、２つのＰチャンネルＭＯＳトランジスタは逆位相の制御信号を入力する。２つのＰチャンネルＭＯＳトランジスタのそれぞれにおけるさらに詳細な動作は、図７（Ａ−２）の場合と同じであるので、その説明を省略する。
【０１１８】
図７（Ｂ−３）について説明する。このトランスファースイッチ回路部は、２つのＮチャンネルＭＯＳトランジスタを用いる以外、図７（Ｂ−２）の場合と同じであるので、詳細な説明を省略する。また、２つのＮチャンネルＭＯＳトランジスタのそれぞれにおける詳細な動作は、図７（Ａ−３）の場合と同じであるので、その説明を省略する。
【０１１９】
図７（Ｂ−４）について説明する。このトランスファースイッチ回路部は、図７（Ａ−４）で説明したＮチャンネルＭＯＳトランジスタおよびＰチャンネルＭＯＳトランジスタの抱き合わせ構造を２つ用いる以外、考え方は図７（Ｂ−２）または図７（Ｂ−３）と同じであるので、詳細な説明を省略する。
【０１２０】
本発明による演算増幅器で用いるトランスファースイッチ回路部として、ＮチャンネルＭＯＳトランジスタと使うか、ＰチャンネルＭＯＳトランジスタを使うか、またはＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタの抱き合わせ回路を使うかの判断基準は、トランスファースイッチ回路部のそれぞれにおける電圧にある。例えば、電源電圧をＶＤＤとすると、スイッチにかかる電圧がほぼＶＤＤ／２より高い場合はＰチャンネルＭＯＳトランジスタを使用し、逆にスイッチにかかる電圧がほぼＶＤＤ／２より低い場合はＮチャンネルＭＯＳトランジスタを使用し、更に、ＶＳＳ（ＧＮＤ）からＶＤＤまで全入力電圧範囲で動作させる必要がある場合はＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタの抱き合わせ回路を使用することが好ましい。
【０１２１】
なお、図７で説明したスイッチ回路は、あくまでも例に過ぎず、本発明の構成はこれらに限定されない。
【０１２２】
ここで、再度、従来例の更なる問題点を列挙する。図２に示した従来例の差動段は、ＭＮ１０１およびＭＮ１０２の組と、ＭＰ１０１およびＭＰ１０２の組と、ＭＮ１０３およびＭＮ１０４の組と、ＭＰ１０３およびＭＰ１０４の組と、ＭＰ１０５およびＭＰ１０６の組とを具備する。これら計５つのトランジスタの組において、トランジスタの閾値のバラつきがアンプのオフセット電圧に影響する。この従来例では、通常のＰ／Ｎ抱き合わせ差動段の構成に比べて多いので、結果としてオフセット電圧が大きくなるという問題があった。したがって、この従来例による回路をＬＣＤドライバとして使用すると、偏差の特性が悪くなる場合がある。
【０１２３】
更には、従来例では、図３の構成からもわかるように、静消費電流を決定するパスが、出力段を除いても、３つもある。すなわち、ＭＰ１０７に流れるパスと、ＭＰ１０８に流れるパスと、ＭＰ１０９に流れるパスである。結果として、従来例には消費電力が大きいという問題点があった。
【０１２４】
更に、図３を参照すると、駆動段回路１３０におけるＰＭＯＳトランジスタＭＰ１０９のドレイン−ソース間の電圧と、駆動段回路２３０におけるＰＭＯＳトランジスタＭＰ２０９のドレイン−ソース間の電圧とでは、約ＶＤＤ／２分の電圧差がある。この電圧差と、トランジスタの五極管領域における出力抵抗とによって、２つのＰチャンネルＭＯＳトランジスタＭＰ１０９、ＭＰ２０９のそれぞれにおけるドレイン電流は、異なった値となる。すなわち、駆動段回路１３０と、駆動段回路２３０とは、異なる出力特性を示す。
【０１２５】
更に、この従来例による構成の適用範囲は、従来例で示した回路に限定され、その他の一般的な演算増幅器回路に適用できないという問題点があった。
【０１２６】
本実施形態による演算増幅器演算増幅器と、この演算増幅器を用いる演算増幅方法と、この演算増幅器を用いて液晶表示装置を駆動するための液晶表示装置用駆動回路と、この駆動回路を用いる液晶表示装置用駆動方法とによれば、これらの従来例の問題点が全て解決されている。すなわち、アンプのオフセット電圧に影響する閾値のバラつきを持つトランジスタが、４組しか無い。すなわち、ＭＮ１およびＭＮ２の組と、ＭＰ１およびＭＰ２の組と、ＭＰ３およびＭＰ４の組と、ＭＮ３およびＭＮ４の組と、の計４組であって、従来例の５組より１組の減少を実現している。これにより、オフセット電圧を従来例よりも改善することが可能である。
【０１２７】
また、本実施形態による演算増幅器回路部８０では、初段の電流パスがＩ１およびＩ２の２つだけである。さらに、出力段においても電流パスは２つしかない。このように、本実施形態によれば、消費電流を従来例よりも低くすることが可能である。
【０１２８】
また、本実施形態による演算増幅器回路部８０では、従来例のように、ある特定のトランジスタに高電圧がかかり、回路が非対称となる箇所はない。
【０１２９】
更に、本実施形態は、他の回路にも応用でき、従来例のように回路限定することがない、等々の利点がある。
【０１３０】
（第２の実施形態）
図６Ａおよび図６Ｂは、本発明の第２の実施形態による演算増幅器回路部８０の構成について説明するための回路図である。ここで、図６Ａおよび図６Ｂは、１枚の回路図を２枚の図面に分けて示している。６ａ〜６ｊは、両図で分断された１０本の線を特定するための表記である。なお、本実施形態による演算増幅器の全体的な構成は、本発明の第１の実施形態と同じであり、前述の図４を用いて説明したとおりであるので、さらなる説明を省略する。
【０１３１】
本実施形態による演算増幅器回路部８０の構成は、本発明の第１の実施形態による演算増幅器回路部８０の構成と、ほぼ同じであるが、次の４つの点でのみ異なっている。すなわち、第１の入力差動段回路部８１０において、第１の定電流源Ｉ１の一方の端部が、第４の電源ＶＳＳに接続される代わりに、第３および第４のＮチャンネルＭＯＳトランジスタＭＮ３、ＭＮ４のそれぞれにおけるソースならびに第４のトランスファースイッチ回路部ＳＷ４の共通端部に接続されている。同じく、第２の定電流源Ｉ２の一方の端部が、第１の電源ＶＤＤに接続される代わりに、第１および第２のＰチャンネルＭＯＳトランジスタＭＰ１、ＭＰ２のそれぞれにおけるソースならびに第１のトランスファースイッチ回路部ＳＷ１の共通端部に接続されている。また、第２の入力差動段回路部８２０において、第５の定電流源Ｉ５の一方の端部が、第４の電源ＶＳＳに接続される代わりに、第９および第１０のＮチャンネルＭＯＳトランジスタＭＮ９、ＭＮ１０のそれぞれにおけるソースならびに第８のトランスファースイッチ回路部ＳＷ８の共通端部に接続されている。同じく、第６の定電流源Ｉ６の一方の端部が、第１の電源ＶＤＤに接続される代わりに、第７および第８のＰチャンネルＭＯＳトランジスタＭＰ７、ＭＰ８のそれぞれにおけるソースならびに第５のトランスファースイッチ回路部ＳＷ５の共通端部に接続されている。
【０１３２】
本実施形態による演算増幅器回路部８０の、上記の４つの点以外の構成については、第１の実施形態と同じであるので、さらなる説明を省略する。
【０１３３】
図６Ａおよび図６Ｂを参照して、本実施形態による演算増幅器の動作、すなわち本実施形態による演算増幅方法について説明する。
【０１３４】
図６Ａおよび図６Ｂに表した本実施形態と、図５Ａおよび図５Ｂに表した第１の実施形態との違いは、差動対回路にかかる電源電圧の差である。すなわち、第１の実施形態では、第１の入力差動段回路部８１０における第１の電流源Ｉ１、差動対トランジスタＭＮ１／ＭＮ２およびその能動負荷となるＭＰ１／ＭＰ２で構成される差動対回路に印加される電圧が、各トランスファースイッチ回路部が第１の状態にある場合にはＶＤＤであり、同じく第２の状態にある場合には約ＶＤＤ／２である。これに対し、第２の実施形態では、差動対回路に印加される電圧は常に約ＶＤＤ／２である。
【０１３５】
このことは、全てのトランジスタのドレイン−ソース間電圧が約ＶＤＤ／２以下で動作することが可能であることに繋がる。すなわち、トランジスタの耐圧が半分で済むという利点があり、ひいてはローコスト化に繋がる。
【０１３６】
ここでは、第１の入力差動段回路部８１０に２つある差動対回路の内の一つについて述べたが、他の差動対回路（第２の電流源Ｉ２と差動対トランジスタＭＰ３／ＭＰ４とその能動負荷となるＭＮ３／ＭＮ４で構成される差動対回路）に関しても同じである。同様にして、第２の差動方入力段回路部８２０にある２つの差動対回路に関しても同様である。それぞれについての詳細な説明は省略する。
【０１３７】
また、本実施形態におけるこれ以外の動作に関しても、前述の第１の実施形態と全く同じであるので、その詳細な説明を省略する。
【０１３８】
以上、説明したように本発明における演算増幅器回路は、差動段を出力段の入力レベルに合うように差動段にかかる電源を切り換えることにより、どのようなタイプの演算増幅器にも適用しやすいという利点がある。従来例の回路では、従来例で示されたある回路構成でのみ実施可能であるが、それ以外の回路（例えば第１の実施形態で示した演算増幅器回路）においては適用できなかった。
【０１３９】
また、差動段電源に直列に入っているスイッチに流れる電流が小さいため、このスイッチによる電圧降下が小さく、回路に与える影響が小さいという利点もある。
【０１４０】
更に、第２の実施形態による回路構成にすることにより、トランジスタにかかる電圧を電源電圧の約半分にすることが可能である。このことはトランジスタの耐圧を下げることにつながり、ひいては本構成をＬＳＩで実現した場合にチップサイズの縮小が可能となる。すなわちローコスト化が可能となる。
【０１４１】
更に、差動段の回路構成がＰ／Ｎ対称構成になっているので、出力過渡特性波形も対称になり、ＬＣＤソースドライバとして要求される本特性にも合致するという利点もある。
【０１４２】
更に、回路静消費電流という観点からも、第１または第２の実施形態の構成では従来回路に比べ電流パスが少なく、低消費電流の演算増幅器回路を構成できるという利点もある。
【０１４３】
本発明の演算増幅器は、ＬＣＤソースドライバの出力アンプに用いる演算増幅器に適する。なぜなら、最近のＬＣＤソースドライバの出力数は１０００チャンネルを越すものまで出現してきている現状で、これだと電圧フォロワ接続された演算増幅器がチャンネル数だけ必要になる。従って、演算増幅器の１個の消費電力の１０００倍が１チップとしての消費電力になる。これだけ出力数が多いとチップの消費電力が大きくなり、チップ温度がシリコンの限界の１５０℃近くになることもある。そういう意味でも、本発明の演算増幅器を用いることにより消費電力が削減させることが可能となる。
【符号の説明】
【０１４４】
３０  スイッチ回路
ＳＷ３０１〜ＳＷ３０４  スイッチ
４０  スイッチ回路
ＳＷ４０１〜ＳＷ４０４  スイッチ
４１０  第１の入力部
４２０  第２の入力部
５０  スイッチ回路
ＳＷ５０１〜ＳＷ５０４  スイッチ
６０  スイッチ回路
ＳＷ６０１〜ＳＷ６０４  スイッチ
１３０、２３０  駆動段回路
１４０、２４０  差動型入力段回路
ＭＮ１０１〜ＭＮ１０６  ＮチャンネルＭＯＳトランジスタ
ＭＰ１０１〜ＭＰ１０６  ＰチャンネルＭＯＳトランジスタ
Ｉ１０１〜Ｉ１０６  定電流源
７０  入力切替回路部
ＳＷ１１  第１１の入力トランスファースイッチ回路部
ＳＷ１２  第１２の入力トランスファースイッチ回路部
７１  第１の入力部
７２  第２の入力部
７３  第１の出力部
７４  第２の出力部
８０  演算増幅器回路部
８０１  第１の入力部
８０２  第２の入力部
８０３  第１の出力部
８０４  第２の出力部
８１０  第１の入力差動段回路部（差動段Ａ）
８１１  第１の入力部
８１２  第２の入力部
８１３  第１の出力部
８１４  第２の出力部
８１５  正電圧入力部
８１６  負電圧入力部
８２０  第２の入力差動段回路部（差動段Ｂ）
８２１  第１の入力部
８２２  第２の入力部
８２３  第１の出力部
８２４  第２の出力部
８２５  正電圧入力部
８２６  負電圧入力部
８３０  第１の出力駆動段回路部（正側専用出力段）
８３１  第１の入力部
８３２  第２の入力部
８３３  出力部
８３４  正電圧入力部
８３５  負電圧入力部
８４０  第２の出力駆動段回路部（負側専用出力段）
８４１  第１の入力部
８４２  第２の入力部
８４３  出力部
８４４  正電圧入力部
８４５  負電圧入力部
ＳＷ１  第１のトランスファースイッチ回路部
ＳＷ２  第２のトランスファースイッチ回路部
ＳＷ３  第３のトランスファースイッチ回路部
ＳＷ４  第４のトランスファースイッチ回路部
ＳＷ５  第５のトランスファースイッチ回路部
ＳＷ６  第６のトランスファースイッチ回路部
ＳＷ７  第７のトランスファースイッチ回路部
ＳＷ８  第８のトランスファースイッチ回路部
ＳＷ９  第９のトランスファースイッチ回路部
ＳＷ１０  第１０のトランスファースイッチ回路部
ＶＤＤ  第１の電源
ＶＭＬ  第２の電源
ＶＭＨ  第３の電源
ＶＳＳ  第４の電源
９０  出力切替回路部
９０１  第１の入力部
９０２  第２の入力部
９０３  第１の出力部
９０４  第２の出力部
ＳＷ１３  第１３のトランスファースイッチ回路部
ＳＷ１４  第１４のトランスファースイッチ回路部
【図１】
2011040923.tif 000003
【図２】
2011040923.tif 000004
【図３】
2011040923.tif 000005
【図４】
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【図５Ａ】
2011040923.tif 000007
【図５Ｂ】
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【図６Ａ】
2011040923.tif 000009
【図６Ｂ】
2011040923.tif 000010
【図７】
2011040923.tif 000011