(57)【要約】【課題】基板上のレジスト膜に電子線露光を行って所望のレジストパターンを得る基板処理方法において、レジスト膜の帯電の影響を排し、パターンプロファイルの劣化が無い、高精度なレジストパターンを形成する。【解決手段】基板処理方法を、基板上にレジスト膜を設ける成膜工程と、前記基板上のレジスト膜に所望パターンの電子線露光を行う露光工程とを備え、さらに、前記成膜工程と露光工程との間に、前記レジスト膜上の前記露光がされない非描画領域に導電性のアースパターンを形成するアース形成工程を設けるよう構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上にレジスト膜を設ける成膜工程と、前記基板上のレジスト膜に所望パターンの露光を行う露光工程とを備えた基板処理方法であって、
前記成膜工程と前記露光工程との間に、前記レジスト膜上の前記露光がされない非描画領域に導電性のアースパターンを形成するアース形成工程を設けたことを特徴とする基板処理方法。
【請求項２】
前記露光工程は、電子線を用いて行われる露光工程であることを特徴とする請求項１に記載の基板処理方法。
【請求項３】
前記基板は、絶縁性の材料にクロム（Ｃｒ）コーティングして構成された基板または半導体材料からなる基板であることを特徴とする請求項１または２に記載の基板処理方法。
【請求項４】
前記アース形成工程で形成される前記アースパターンは、前記基板端面部にまで伸びるよう形成されることを特徴とする請求項１〜３のいずれか１項に記載の基板処理方法。
【請求項５】
前記アース形成工程における前記アースパターンの形成は、インクジェット法を用いてなされることを特徴とする請求項１〜４のいずれか１項に記載の基板処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板処理方法に関し、より詳しくは、レジスト膜を形成して行う基板処理方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度の増加に伴い個々の素子の寸法は微小化が進み、各素子を構成する配線やゲートなどの幅も微細化されている。
【０００３】
この微細化を実現する基板処理方法を支えているフォトリソグラフィ技術には、加工や処理を受ける基板の表面にレジスト組成物を塗布してレジスト膜を形成する工程、光や電子線を照射して所定のレジストパターンを露光することによりレジストパターン潜像を形成（すなわち、描画）する露光工程、必要に応じ加熱処理する工程、次いでこれを現像して所望の微細パターンを形成する現像工程、および、この微細パターンをマスクとして基板に対してエッチングなどの加工を行う工程が含まれる。
【０００４】
フォトリソグラフィ技術においては、露光光の波長が解像可能な配線パターン等の幅と比例関係にある。従って、パターンの微細化を図る手段の一つとして、上記のレジストパターン潜像を形成する際に使用される露光光の短波長化が進められている。
【０００５】
従来、例えば６４Ｍビットまでの集積度のＤＲＡＭの製造には、高圧水銀灯のｉ線（波長：３６５ｎｍ）が光源として使用されてきた。近年では、２５６メガビットＤＲＡＭの量産プロセスには、ＫｒＦ（フッ化クリプトン）エキシマレーザ（波長：２４８ｎｍ）を露光光源として用いた技術が実用化されている。また、１ギガビット以上の集積度を持つＤＲＡＭの製造には、ＡｒＦ（フッ化アルゴン）エキシマレーザ（波長：１９３ｎｍ）の実用化が検討されている。さらに、１００ｎｍ以下のデザイン・ルールに対応する微細パターンを実現する技術として、より波長の短いＦ２（フッ素）エキシマレーザ（波長：１５７ｎｍ）を露光光源として用いることも考えられている。
【０００６】
一方、より高解像度の露光技術として、電子線リソグラフィ技術の開発も進められている。電子線リソグラフィ技術は利用する電子線が荷電粒子線であるために本質的に優れた解像度を有し、また焦点深度を大きく確保することができるため高い段差上でも寸法変動を抑制することができる利点を有しており、ＤＲＡＭを代表とする最先端デバイスの開発に適用されている他、一部ＡＳＩＣの生産にも用いられている。
【０００７】
特許文献１には、電子線リソグラフィ技術を用いた半導体集積回路装置の製造方法が開示されている。
【０００８】
このようなフォトリソグラフィ技術や電子線リソグラフィ技術においては、スピンコーターやスリットコーター等で基板表面に薄膜状に成膜され、光や電子線との反応を利用して不要な部分を除去されてパターニングされる上記したレジストが重要な役割を果たしている。そして、素子の寸法の微細化に対応すべくレジストの解像度向上、ラインエッジの荒さ（ラフネス）改善、高感度化などの検討、開発が進められている。
【０００９】
特に、最先端の超微細デバイスへの適用が期待される電子線リソグラフィ技術においては、優れた解像度を備えるにも関わらず一度に露光できる面積が従来フォトリソグラフィ技術に比べ小さいため、露光に長時間を要してしまうことが指摘されており、対応するレジストに対して高感度化が強く求められている。
【００１０】
このような高感度化要求に応えるレジスト技術として、近年、化学増幅型レジストが提案され、盛んに開発が進められている。
【００１１】
化学増幅型レジストはネガ型とポジ型がある。一般に、ネガ型の化学増幅型レジストは、アルカリ可溶性樹脂、架橋剤および酸発生剤を含む。化学増幅ネガ型レジストは、そのままではアルカリ可溶の状態である。そして、電子線など露光光を照射することにより酸発生剤から生ずる酸を触媒とし、露光後ベーク（Ｐｏｓｔ  Ｅｘｐｏｓｕｒｅ  Ｂａｋｅ：ＰＥＢと略される）によって架橋剤とアルカリ可溶性樹脂を架橋させ、アルカリ不溶の状態になる。よって、マスクを介した露光光照射（いわゆるパターニング露光）及びアルカリ現像により、ネガ型の所望のレジストパターンを形成することができる。
【００１２】
なお、アルカリ可溶性樹脂としては、ノボラック樹脂、ポリビニルフェノール、水酸基の一部がアルキルエーテル化されたポリビニルフェノールなどが用いられる。また、架橋剤としては、ノボラック樹脂やポリビニルフェノールなどのアルカリ可溶性樹脂を架橋させて硬化させうるものが使用され、具体的には、エポキシ化合物や、メチロール基又はメチロールアルキルエーテル基を有する化合物などが用いられている。エポキシ系の架橋剤としては、例えば、ビスフェノールＡのような低分子量フェノール化合物やノボラック樹脂オリゴマーなどのフェノール性水酸基をグリシジルエーテル化したものが一般的である。
【００１３】
また、ポジ型の化学増幅型レジストは、アルカリ不溶性ポリマーおよび酸発生剤を含有する。ここで、アルカリ不溶性ポリマーは、例えば、ポリビニルフェノールのフェノール性水酸基を保護基によってブロックした構造を有している。
【００１４】
このようなポジ型の化学増幅型レジストに対し、適当なマスクを介して電子線など露光光を照射すると、露光部で酸発生剤が分解することによって酸を生じる。その後、加熱処理を行うと、フェノール性水酸基をブロックしている保護基が酸の触媒作用により加熱分解するために、保護基がはずれてフェノール性水酸基となる。これにより、化学増幅型レジストは、露光部においてアルカリ可溶性となる。したがって、アルカリ現像液を用いた現像処理によって露光部を溶解除去することによって、所望のレジストパターンを形成することができる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平１１−３１２６３４号公報
【特許文献２】特開平４−３２８４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
以上のように、フォトリソグラフィ技術や電子線リソグラフィ技術においてレジストは重要な技術であるが、最近、素子の寸法の微小化など要求の高度化に対応してレジストの持つ根本的特性に関する課題が指摘されるようになっている。
【００１７】
すなわち、レジストの材料は一般に高分子材料をベースにする有機材料であって電気的に絶縁性である。従って、レジスト膜は絶縁物となるが、そのためレジスト膜は下地基板が高抵抗である場合、その表面がチャージアップしやすいという性質を有する。
【００１８】
このようなレジストの性質は、特に電子線リソグラフィ技術において大きな問題となる。すなわち、電子線露光を行う基板が絶縁性のレジスト膜で被覆された場合、電荷がレジスト表面に帯電し、その結果、レジスト表面に電界が形成され、この電界の影響により、その後入射してくる電子線の軌道を曲げてしまう場合がある。
【００１９】
このような電子線軌道が曲がってしまう現象は、潜像形成すなわち、パターン露光による描画の位置の精度を大きく低下させ、位置ずれを引き起こすことになる。また、エッチング時においてレジスト膜中に滞留する電荷によりゲート酸化膜が破壊される障害を引き起こすこともある。
【００２０】
そして、こうした課題、特に位置ずれの問題に対し、上述の電子線軌道の曲がりを照射した電子線量から予測し、予め位置ずれ（大きさと分布）を予測して電子線照射段階で照射位置の補正を行う方法が提案されている。このような補正は、基板処理方法の工程変更の必要が無く、レジスト膜へのダメージも無いため非常に有用と思われる。しかしながら、実際には、電子線照射と帯電のメカニズムを完全に模擬するモデルの構築が難しく、補正計算に誤差が残って、目的通りの結果を精度よく達成することはできない。
【００２１】
また、別の改善方法として、レジスト膜と接するレジスト膜の上層に電子の滞留を解消可能な導電性の層を設ける技術が提案されている。
【００２２】
特許文献２には、レジスト膜の上層に帯電防止膜を設ける技術が開示されている。この帯電防止膜の作用によりレジスト膜における帯電を防止することができるとされている。
【００２３】
しかしながら、こうした帯電防止膜の配設については、レジスト膜上に帯電防止膜を塗膜するための新たな工程が必須であり、工程増加による基板処理方法の煩雑さを引き起こす問題が指摘されていた。
【００２４】
また、別の新たな問題点の発生も指摘されている。それは、帯電防止を目的として導入された導電性膜が、その含有成分によりレジスト層とその界面で反応してしまうことに起因する。その結果、例えば、化学増幅型レジスト膜を水溶性の帯電防止膜で被覆する場合、露光により生成した酸が帯電防止膜の材料により中和されてしまったり、帯電防止膜の材料に含まれる酸成分がレジスト表面を侵食し、露光してないにも拘らずあたかも露光をしたような層を形成してしまう、所謂ミキシング現象を引き起こす。
【００２５】
すなわち、レジスト膜の導電性帯電防止膜と接する面からレジスト膜内部に及ぶミキシング層と呼ばれる新たな層を形成してしまう現象を引き起こす。このような現象は、パターニング後のレジストパターンにおける膜減りとなって現れることがある。また、例えば、レジスト膜上での不溶もしくは難溶な層の形成をもたらし、露光パターンの解像度を劣化させる現象として大きな問題となっている。以下、図面を用い、上述のミキシング現象による問題例についてより詳細に説明する。
【００２６】
図６は、従来技術である化学増幅型レジスト膜上に導電性の帯電防止膜を設けて行う基板処理方法の要部工程を示すフローチャート図である。そして、図７は、従来技術であるポジ型の化学増幅型のレジスト膜上に帯電防止膜を設けて行う基板処理工程において、上述の問題点を説明するのに好適な、図６の各工程におけるポジ型レジスト膜に対応する工程断面図である。
【００２７】
図６において、従来の基板処理方法は、図示されない成膜工程において基板上にレジスト膜の成膜された基板試料を使用し、そのレジスト膜上に帯電防止膜を形成する塗膜工程（Ｓ１００１）と、電子線露光を行う描画工程（Ｓ１００２）と、描画後の加熱処理であって露光後のレジスト内での反応を促進するためＰＥＢ（Ｐｏｓｔ  Ｅｘｐｏｓｕｒｅ  Ｂａｋｅ）処理を行うＰＥＢ工程（Ｓ１００３）と、現像工程（Ｓ１００４）という一連の工程を実施する。塗膜工程は、レジスト膜上に帯電防止膜を設けるための工程であり、上述のように、従来基板処理方法に加えられた工程である。
【００２８】
図７（ａ）において、基板１０１上にポジ型のレジスト膜１０２の設けられた初期状態の試料１００を示す。そして、図７（ｂ）に示すように、この試料１００に対し、塗膜工程として基板１０１上のレジスト膜１０２の上に帯電防止膜１０３を塗布して積層する。
【００２９】
そして、図７（ｃ）に示す描画工程において、電子線を用いて所定のパターンの露光をし、レジスト膜１０２に所定のパターンを描画する。描画工程までに、このレジスト膜１０２上に帯電防止膜１０３が積層された試料１００においては、帯電防止膜１０３とレジスト膜１０２との反応によりレジスト膜１０２の帯電防止膜１０３と接する界面にミキシング層１０４が形成されている。
【００３０】
図７（ｄ）において、ＰＥＢ工程として、描画終了後、パターンが描画された試料１００についてＰＥＢ処理を行う。このＰＥＢ処理によりレジスト膜１０２内での反応が促進され、試料１００上のレジスト膜１０２には露光パターンに対応する潜像が形成される。このとき、加熱により帯電防止膜１０３とレジスト膜１０２との反応も促進され、ミキシング層１０４の拡大が起こる。そして、ミキシング層１０４はレジスト膜１０２の内部でその厚みを増大させてしまう。このレジスト膜１０２の上面から内部に広がるミキシング層１０４は、劣化されたレジスト膜１０２であり、レジスト材としては性能の劣化が起こっている。
【００３１】
図７（ｅ）において、現像工程として、試料１００を現像液に浸漬して現像処理を行う。これにより基板１００上にレジストパターンを形成する。このとき、性能の劣るレジスト材であるミキシング層１０４の影響により、レジスト膜１０２の一部も影響を受けて、所望のレジストパターンの形成は実現できない。すなわち、例えば、レジスト形状は理想的な矩形形状とはならず、図７（ｅ）に示すような逆テーパ形状（Ｔトップ形状）となってしまう。
【００３２】
このように、帯電防止を目的とする導電性膜の導入により、導電性膜とレジスト膜の界面での反応が起こり、レジスト層表面から内部に及ぶミキシング層が形成され、このミキシング層の形成によりレジストパターンのパターンプロファイルの劣化が起こってしまう。
【００３３】
また、図８は、従来技術であるネガ型の化学増幅型のレジスト膜上に帯電防止膜を設けて行う基板処理工程において、上述の問題点を説明するのに好適な、図６の各工程におけるネガ型レジスト膜に対応する工程断面図である。
【００３４】
図８（ａ）において、基板２０１上にネガ型のレジスト膜２０２の設けられた初期状態の試料２００を示す。そして、図８（ｂ）に示すように、この試料２００に対し、塗膜工程として基板２０１上のレジスト膜２０２の上に帯電防止膜２０３を塗布して積層する。
【００３５】
そして、図８（ｃ）に示す描画工程において、電子線を用いて所定のパターンの露光をし、レジスト膜２０２に所定のパターンを描画する。描画工程までに、このレジスト膜１０２上に帯電防止膜２０３が積層された試料２００においては、帯電防止膜２０３とレジスト膜２０２との反応によりレジスト膜２０２の帯電防止膜２０３と接する界面にミキシング層２０４が形成されている。
【００３６】
図８（ｄ）において、ＰＥＢ工程として、描画終了後、パターンが描画された試料２００についてＰＥＢ処理を行う。このＰＥＢ処理によりレジスト膜２０２内での反応が促進され、試料２００上のレジスト膜２０２には露光パターンに対応する潜像が形成される。このとき、加熱により帯電防止膜２０３とレジスト膜２０２との反応も促進され、ミキシング層２０４の拡大が起こる。そして、ミキシング層２０４はレジスト膜２０２の内部でその厚みを増大させてしまう。このレジスト膜２０２の上面から内部に広がるミキシング層２０４は、劣化されたレジスト膜２０２であり、レジスト材としては性能の劣化が起こっている。
【００３７】
図８（ｅ）において、現像工程として、試料２００を現像液に浸漬して現像処理を行う。これにより基板２０１上にレジストパターンを形成する。このとき、性能の劣るレジスト材であるミキシング層２０４も併せて除去される。その結果、残されたレジスト膜２０２も影響を受けて、初期のレジスト膜より薄い膜厚のレジストパターンが形成されることとなる。
【００３８】
このように、帯電防止を目的とする導電性膜の導入により、導電性膜とレジスト膜の界面での反応が起こり、レジスト層表面から内部に及ぶミキシング層が形成され、このミキシング層の形成により、得られるレジストパターンはその形状の劣化が起こってしまう。
【００３９】
以上のような新たな問題に対し、ミキシング層の形成を引き起こさない帯電防止膜の開発が求められているが、実現はされるにいたっていない。
【００４０】
また、描画工程の後であって、ＰＥＢ工程の前に、水洗による帯電防止膜を剥離する工程を挿入する方法が提案されている。しかしながら、従来、描画とＰＥＢ処理は連続して一体的に行うことが通常行われており、水洗による剥離工程の挿入は基板処理工程を煩雑化させ、基板処理の生産性を低下させてしまうという問題点があった。
【００４１】
また、ミキシング層の形成は描画に際してレジスト層内部にまで及んでおり、水洗によって帯電防止膜を剥離する剥離工程を設けたとしてもミキシング層の除去を完全に行うことはできない場合などもあり、レジストパターンのパターンプロファイルの劣化を十分に防止することはできなかった。
【００４２】
本発明は、こうした問題に鑑みてなされたものである。すなわち、本発明の目的は、レジスト層における帯電の防止を目的とする。
【００４３】
また、本発明の別の目的は、レジスト層の上に、パターニングされた導電性の層としてアースパターンを配設し、描画領域内でのミキシング層の形成を抑制するとともに、電子線露光時のレジスト膜中での電子の滞留を抑制して、パターンプロファイルの劣化が無い、所望のレジストパターンの形成を実現する基板処理方法を提供することにある。
【００４４】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００４５】
本発明の第１の態様は、基板上にレジスト膜を設ける成膜工程と、前記基板上のレジスト膜に所望パターンの露光を行う露光工程とを備えた基板処理方法であって、前記成膜工程と露光工程との間に、前記レジスト膜上の前記露光がされない非描画領域に導電性のアースパターンを形成するアース形成工程を設けたことを特徴とするものである。
【００４６】
本発明の第１の態様において、前記露光工程は電子線を用いて行われる露光工程であることが好ましい。
【００４７】
また、本発明の第１の態様において、前記基板は、絶縁性の材料にクロム（Ｃｒ）コーティングがされて構成された基板または半導体材料からなる基板であることが好ましい。
【００４８】
また、本発明の第１の態様において、前記アース形成工程で形成される前記アースパターンは、前記基板端面部にまで伸びるよう形成されることが好ましい。
【００４９】
さらに、本発明の第１の態様において、前記アース形成工程におけるアースパターンの形成は、インクジェット法を用いて導電性のアースパターン形成がなされることが好ましい。
【発明の効果】
【００５０】
本発明の第１の態様によれば、レジスト層の上に、パターニングされた導電性の層としてアースパターンを配設することができ、所望のパターンが露光される描画領域でのミキシング層の形成を抑制するとともに、露光時などのレジスト膜中での電子の滞留を抑制して、パターンプロファイルの劣化の無い、所望のレジストパターンの形成を実現することが可能となる。
【００５１】
また、本発明の第１の態様によれば、電子線を用いて行われる露光の工程を備えた基板処理方法においても、レジスト膜における帯電の防止を可能とし、特に、レジスト膜が化学増幅型レジスト膜であっても描画領域でのミキシング層の形成を抑制するとともにレジスト膜における帯電の防止が可能となる。
【００５２】
また、本発明の第１の態様によれば、レジスト膜内で発生した電子を、基板上のレジスト膜内に滞留させることなく、基板端面部にまで伸びるアースパターンと基板本体を介して基板外に拡散させ、レジスト膜での帯電を防止することが可能となる。
【００５３】
さらに、本発明の第１の態様によれば、レジスト層の上に設けるアースパターンについて、インクジェット法を利用して、簡便に非描画領域を選択して形成することができ、基板処理法の工程を煩雑にすること無く所望のアースパターンを導入することが可能となる。
【図面の簡単な説明】
【００５４】
【図１】本実施の形態である基板処理方法の要部工程を示すフローチャート図である。
【図２】図１の各工程における工程断面図である。
【図３】本実施の形態における基板試料の要部上に形成されたアースパターンの一例を示す平面図である。
【図４】図３に示されたアースパターンの要部を拡大して示す平面図である。
【図５】電子線露光における露光パターンの位置ずれの大きさと発生位置およびそれらと露光パターンの描画面積率との関係を示すグラフである。
【図６】従来技術である化学増幅型レジスト膜上に導電性の帯電防止膜を設けて行う基板処理方法の要部工程を示すフローチャート図である。
【図７】図６の各工程におけるポジ型レジスト膜に対応する工程断面図である。
【図８】図６の各工程におけるネガ型レジスト膜に対応する工程断面図である。
【発明を実施するための形態】
【００５５】
図１は、本実施の形態である基板処理方法の要部工程を示すフローチャート図である。
図１において、本実施の形態である基板処理方法は、シリコンなどの半導体基板上にレジスト膜コーティングして構成された試料を使用し、導電性材料からなるアースパターンを形成するアース形成工程（Ｓ１０１）と、電子線露光を行う描画工程（Ｓ１０２）と、描画後の加熱処理であって露光後のレジスト内での反応を促進するためＰＥＢ（Ｐｏｓｔ  Ｅｘｐｏｓｕｒｅ  Ｂａｋｅ）処理を行うＰＥＢ工程（Ｓ１０３）と、現像工程（Ｓ１０４）という一連の工程を実施する。
【００５６】
そして、図２は、本実施の形態である基板処理方法において、レジスト膜上に導電性のアースパターンを設けて行う基板処理方法を説明する、図１の各工程における工程断面図である。
【００５７】
本実施の形態である基板処理方法に適用する試料は、図２（ａ）に示す、半導体基板２上にレジスト膜４が積層された初期状態の試料１である。なお、基板としては、シリコンなどの半導体基板２のほかに、ガラス基板に端面部までをクロム（Ｃｒ）などの遮光材をコーティングした基板を使用することも可能である。クロム膜は遮光膜として作用し、遮光膜は基板からの反射を抑え、露光における定在波の発生を抑制することを目的として設けられる。そして同時に、導電に関する性質も利用される。
【００５８】
また、レジスト膜４は化学増幅型レジストの膜である。化学増幅型レジストは、上記したように、光および電子線の照射により酸を発生する酸発生剤と、酸により反応する化合物を含むレジストであり、酸触媒による反応を用いて化合物のアルカリ溶解特性を変化させることによりレジストパターンを形成するものである。
【００５９】
酸発生剤としては、照射される光源および電子線源のエネルギーに応じて公知の材料から適宜選択して用いることができる。ベース樹脂としては、光源および電子線源の波長において透明な材料が用いられる。また、側鎖に酸加水分解を生じやすい側鎖を有する材料が用いられる。こうすることにより、露光前後の現像液への溶解度差を十分に確保することができる。具体的には、化学増幅型レジストに通常用いられる公知の材料を適宜用いることが可能である。
【００６０】
例えば、ポジ型レジスト組成物の場合は、アルカリ可溶性基で保護された酸性官能基を有するアルカリ不溶性または難溶性の樹脂であって、該アルカリ可溶性基が脱離したときにアルカリ可溶性となるベース樹脂を用いることができる。
【００６１】
また、ネガ型レジスト組成物の場合は、アルカリ可溶性樹脂であって、架橋剤による架橋によってアルカリ難溶性となるベース樹脂を用いることができる。例えば、アルカリ可溶性樹脂としては、ノボラック樹脂、ポリビニルフェノール、水酸基の一部がアルキルエーテル化されたポリビニルフェノールなどが使用可能である。
【００６２】
そして、化学増幅型レジストは、酸発生剤およびベース樹脂が、有機溶媒に溶解した状態で基板上に塗布できる。さらに、化学増幅型レジストは、適宜クエンチャー等の材料を含むことができる。こうすることにより、より一層確実にリソグラフィにおける感度を上昇させることができる。化学増幅型レジストがポジ型である場合には溶解阻止剤を含んでいてもよい。
【００６３】
また、ネガ型である場合には架橋剤を含んでいてもよい。架橋剤としては、ノボラック樹脂やポリビニルフェノールなどのアルカリ可溶性樹脂を架橋させて硬化させうるものが使用可能であり、具体的には、エポキシ化合物や、メチロール基又はメチロールアルキルエーテル基を有する化合物などの使用が可能である。
【００６４】
エポキシ系の架橋剤としては、例えば、ビスフェノールＡのような低分子量フェノール化合物やノボラック樹脂オリゴマーなどのフェノール性水酸基をグリシジルエーテル化したものを使用することができる。また、レジスト中には酸発生剤が含まれ、例えばジアゾジスルホン系、トリフェニルスルホニウム系等が含まれる。
【００６５】
本実施の形態である基板処理方法に適用する試料１においては、レジスト膜４にはネガ型の化学増幅型レジストを使用している。
【００６６】
次に、図２（ｂ）に示すように、本実施形態における基板処理方法では、試料１を使用し、電子線露光の前に、アース形成工程（Ｓ１０１）を設け、導電性材料からなるアースパターン５をレジスト膜４上に形成する。
【００６７】
図３は基板試料の要部上に形成されたアースパターンの一例を示す平面図である。図４は、図３に示されたアースパターンの要部をさらに拡大して示す平面図である。
【００６８】
図３および図４に示すように、本実施の形態である基板処理方法においては、試料１のレジスト膜４上であって、パターン露光のなされない非描画領域２２に導電性材料からなるアースパターン５を形成する。すなわち、図３及び図４に示すように試料１の所望のパターンの露光がなされるレジスト膜上の描画領域２１の周囲には電子線露光のなされない非描画領域２２があるが、このパターン露光のなされない非描画領域２２に導電性材料からなるアースパターン５を形成する。
【００６９】
図３及び図４に示す例では、アースパターン５は、所望の露光パターン２５の周囲を取り囲むようにして設けられている。そして、その端部は試料１の基板の端面部２３にまで伸びている。そして、半導体基板からなる試料１の基板端面部２３では、その部分をアースパターン５が被覆している状態となっている。こうすることにより、レジスト膜の描画領域で発生する電子の滞留とそれにともなう帯電を効率よく解消することができる。
【００７０】
なお、アースパターン５の形状については、図３および図４に示すように、露光パターン２５の周囲を完全に取り囲むことは必須では無い。例えば、アースパターンをストライプ状とし、露光パターンを挟むようにして形成し、その端部が基板端面部までのびてその部分を被服するようにしても良い。すなわち、アースパターンは露光パターンと接することなく、その近傍に形成されていれば良い。
【００７１】
こうして、図３及び図４に示す導電性材料からなるアースパターン５をレジスト膜４上に設けることにより、電子線露光によりレジスト膜４内で発生した電子を、基板上のレジスト膜４内に滞留させることなく、基板端面部２３にまで伸びるアースパターン５と基板２本体を介して基板外に拡散させ、レジスト膜４での帯電を防止することが可能となる。
次に、本実施の形態である基板処理方法において、導電性材料からなるアースパターン５を描画領域２１の周囲にある非描画領域２２に設けることの有効性について説明する。
【００７２】
図５は、電子線露光における露光パターンの位置ずれの大きさと発生位置およびそれらと露光パターンの描画面積率との関係を示すグラフである。
図５に示すように、描画面積率が５０％、７５％、およびほぼ１００％である、異なる３種の露光パターンは、それぞれ、幅が等しく３０ｍｍの露光パターンである。なお、ここで、図５に示す描画面積率（％）とは、露光パターン全体の面積に対する、実際に電子線が照射されている露光部分のみの面積比率（％）である。
【００７３】
このとき、各露光パターンの中心がｙ軸上にあるように、それぞれのパターンについて（ｘ、ｙ）座標を定義すると、各露光パターンは、図５に示すように、ｘ座標（ｍｍ）として、ｘ＝−１５（ｍｍ）からｘ＝＋１５（ｍｍ）までの範囲に広がる領域内に形成されていることになる。そして、描画面積率の異なる各パターンの露光において、その露光パターン近傍及びその周囲で発生する露光パターンの位置ずれを約２００箇所で計測する。
【００７４】
より詳細には、位置ずれ計測をするための複数のパートからなる約２００組の極小さな計測パターンを、上述のパターンごとに、直線状に設ける。すなわち、ｙ軸上に中心を有する各パターンに対し、そのｘ軸と平行となるよう、約２００組の計測パターンが直線状に設けられていることとなる。このとき、計測パターンは露光パターンと極近傍にあるが重なることはないよう、各露光パターンと対応する各計測パターンの位置は決められている。そして、各露光パターンに対応するｘ軸と平行な直線状となるよう設けられた約２００組の計測パターンは、上述の露光パターンより広域の、ｘ座標（ｍｍ）として、ｘ＝−３０（ｍｍ）からｘ＝＋３０（ｍｍ）までの範囲で約２００箇所に設けられている。
【００７５】
そして、露光パターンの位置ずれの計測については、上述の露光パターンを露光する前に各計測パターンの一部を電子線露光し、上述の露光パターンの露光の後に、各計測パターンの残りの一部を露光して行う。すなわち、各計測パターンの露光は、対応する一部ずつが、それぞれ上述の露光パターンの露光前後で行われることになる。その結果、後に行われる方の計測パターンの一部の露光では、上述の各露光パターンの露光によるレジスト膜の帯電の影響を受けることとなる。従って、後に行われる方の計測パターンの露光が当初設定された露光位置よりずれた位置で行われることになる。
【００７６】
よって、そのずれの大きさを各計測パターンについて計測することによって、上述の各露光パターンの露光により発生する位置ずれの大きさ（図５中、位置ずれ量（ｎｍ））を評価できることとなる。そしてさらに、上述の約２００組の計測パターンのそれぞれについて、位置ずれ量（ｎｍ）を計測し、そのずれ量の違いを評価することにより、上述の各露光パターンに対して、どのような位置関係にある場合、電子線露光の位置ずれが発生しやすいかを評価することができる。
【００７７】
図５に示すように、描画面積比が５０％と７５％と概ね１００％の場合を比較した場合、描画面積比が小さい方（レジスト膜での未露光部分が大きい）が、露光パターンの位置ずれが大きいことが分かった。すなわち、描画面積比が小さいほうが、レジスト膜の帯電が起こりやすく、露光パターンの位置ずれへの影響が大きいことがわかった。
【００７８】
また、さらに、図５に示すように、露光パターンの位置ずれは、電子線描画を行う領域部分より、その周辺部で大きくなることが分かった。
【００７９】
以上の評価結果は、電子線描画を行っている部位より、その周辺の未露光の部分に導電性のアースパターンを形成したほうが、レジスト膜の帯電防止にはより有効であることを示している。
【００８０】
従って、以上の評価結果より、本実施の形態である基板処理方法において、導電性のアースパターンは電子線露光を行う描画領域の周囲の非描画領域に、露光パターンを囲むようにして設けることとした。
【００８１】
次に、図１のアース形成工程（Ｓ１０１）におけるアースパターンの形成は、周知の印刷方法やパターニング方法を利用して行うことができるが、特に直接描画の可能なインクジェット法を利用して行われることが好ましい。
【００８２】
インクジェット（ｉｎｋｊｅｔ）法は、インクを微滴化し、被印刷媒体に対し直接に吹き付けて印刷を行う直接描画技術のことである。フォトリソグラフィ技術が多用される半導体やディスプレイ基板の製造分野において、新しい技術として適用が検討されている技術である。フォトリソグラフィ技術では微細な配線を形成可能であるものの、成膜、レジスト塗布、露光、現像など多くの工程が必要となるうえに、使用材料に大量のロスが発生する。
【００８３】
一方、インクジェット法では、必要な部分に使用材料を直接塗付できるため、材料ロスが軽減でき、また、方法もより簡便である。従って、本発明の実施形態においては、こうしたインクジェット法の特徴に着目し、レジスト膜４上でのアースパターン５の形成において、この新しい直接描画技術が新規に採用されている。インクジェット法による直接描画の最小寸法は、２０μｍ程度であり、電子線照射によるパターン描画を代替することは難しいが、アースパターンの形成に対しては十分な精度を備えている。
【００８４】
図２（ａ）に示すアースパターン５を形成するためのインクジェット法に用いられるインクとしては、図７に示した従来の基板処理方法における帯電防止膜の成膜に使用された導電性塗料の使用も可能である。
【００８５】
例えば、溶剤（樹脂バインダを含んでもよい）に、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：酸化インジウムスズ)や、銀微粒子、銀コートされた金微粒子を分散させた無機系の帯電防止膜用の塗料の使用が可能である。
【００８６】
また、有機系の材料としては、導電性ポリマーを使用した帯電防止膜形成用の塗料の使用が可能である。例えば、導電性ポリマーと水と界面活性剤とを含んで構成された帯電防止膜用の塗料の使用が可能である。このとき、導電性ポリマーを約５％、水を約９５％として混合、調製することが可能である。レジスト膜の表面は通常、撥水性であり、一方、帯電防止膜用の塗料は大部分が水で構成されるため、レジスト膜上に塗布しやすいように界面活性剤を使用してもよい。また、帯電防止膜のレジスト膜上の塗布性を上げるために少量のエタノールを加えてもよい。
【００８７】
導電性ポリマーとしては、例えば、ポリピロール系、ポリチオフェン系、ポリアセチレン系、ポリフェニレン系、ポリフェニレンビニレン系、ポリアセン系、ポリチオフェンビニレン系、ポリパラフィレン系、ポリアニリン系等の共役二重結合を主鎖に持つポリマーまたはポリアニリンスルホン化物等が使用できる。そして、空気中での安定性の観点から、ポリピロール系、ポイチオフェン系、ポリアニリン系ポリマーが好ましい。
【００８８】
なお、図２（ｂ）において、基板２上、レジスト膜４と導電性のアースパターン５との間に上述のミキシング層が形成されたとしても、後に説明する電子線露光がなされる領域とは離れており、その影響はほとんどない。
【００８９】
次に、図２（ｃ）において、基板２上、レジスト膜４とアースパターン５の積層された試料１を示す。この試料１に対し、描画工程として電子線を用いて露光し、レジスト膜４に所定のパターンを描画する。
【００９０】
図２（ｄ）において、ＰＥＢ工程として、描画終了後、パターンが描画された試料１についてＰＥＢ処理を行う。このＰＥＢ処理によりレジスト膜４内での反応が促進され、試料１上のレジスト膜４には露光パターンに対応する潜像が形成される。このとき、加熱によってアースパターン５とレジスト膜４との間の反応も促進され、ミキシング層（図示されない）の形成が引き起こされるが、その形成部位が潜像の形成された領域とは離れており、影響はほとんどない。
【００９１】
図２（ｅ）において、剥離工程として、アースパターン５を剥離する。この剥離処理により、アースパターン５とともにミキシング層も除去される。
【００９２】
なお、図２（ｅ）に示す剥離工程においては、アースパターン５とレジスト膜４の一部の剥離をドライエッチング、若しくはアースパターン５とレジスト膜４の一部とを酸化させて除去するアッシングにより行うことができる。ドライエッチング及びアッシングは帯電防止膜５のみではなく、レジスト膜４も高精度に剥離することが可能であり、好適である。
【００９３】
このとき、レジスト膜４をその上面から一部分のみ剥離することとなるが、その厚さは試料１における初期のレジスト膜４の厚さの１０％〜３０％が好ましい。
その場合、処理前の試料１におけるレジスト膜４の厚みを剥離する分だけ従来試料より厚くして設けておくことが好ましい。すなわち、従来試料より１０％〜３０％厚さを厚くして試料１を準備しておくことが好ましい。
【００９４】
このように初期のレジスト膜４の膜厚を設定しておくことで、基板処理の後、所望の厚みのレジストパターンが得られる。尚、試料１の初期状態におけるレジスト膜４の膜厚をこれ以上に厚くしてしまうと、従来試料よりはるかに厚いレジスト膜厚で電子線露光が行われることになるため、最終的に得られるパターンの解像度が低下してしまう可能性がある。
【００９５】
図２（ｆ）において、現像工程として、剥離工程を経た後の試料１を現像液に浸漬して現像処理をする。これにより、レジストパターンを形成する。
【００９６】
以上の工程により、導電性のアースパターン５の導入によりレジスト膜４で発生する帯電の影響を排除して、パターンプロファイルの劣化が無い、所望のレジストパターンを基板上に形成する基板処理を実現することができる。
【００９７】
尚、本発明は上記した実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々変形して実施することができる。
【符号の説明】
【００９８】
１、１００、２００    試料
２、１０１、２０１    基板
４、１０２、２０２    レジスト膜
５    アースパターン
２１    描画領域
２２    非描画領域
２３    基板端面部
２５    露光パターン
１０３、２０３    帯電防止膜
１０４、２０４    ミキシング層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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