(57)【要約】      （修正有）【課題】ＡＳＩＣと実装基板間の接続検査を簡単に行う方法を提供する。【解決手段】集積回路の通常使用されている入出力端子に、並列にドライブ能力の小さいトライステート入出力バッファーを設け、テスト全体を制御するテスト制御回路を設ける。テスト時にはテスト用入力端子から信号を送りテスト制御回路を駆動し、テスト用に設けた入出力トライステート回路の出力側から信号を出力し、その駆動結果を入出力トライステート回路の入力バッファで観測することにより、負荷のプルアップ、プルダウン抵抗があるかどうかをチェックする。【選択図】図７
2011007591.tif 000002
【特許請求の範囲】
【請求項１】
すくなくとも、ＡＳＩＣが入力端子として用いられる一個の入力バッファを有し、該入力バッファは、双方向バッファの機能を有し、その端子に接続されている入力負荷のインピーダンスを、ＡＳＩＣの内部から、前記双方向バッファの出力端子を制御し、その負荷のインピーダンスをＡＳＩＣ内部から判断するＡＳＩＣとそのＡＳＩＣを実装する基板との接続検査方法。
【請求項２】
前記双方向バッファを構成する3ステートバッファのドライブ能力が、負荷に対して小さく、入力端子をＨに設定しても、Ｌに設定しても、入力レベルが外部インピーダンスによって一意的に決まってしまう場合、外部インピーダンスが接続されているとＡＳＩＣ内部で判断することを特徴とする請求項1記載の接続検査方法。
【請求項３】
前記双方向バッファを構成する3ステートバッファのドライブ能力が、負荷に対して小さく、本来入力端子をＨに設定しても、Ｌに設定しても、入力レベルが外部インピーダンスによって一意的に決まってしまう場合でも、入力端子をＨに設定すると入力端子の入力信号がＨとして認識され、Ｌに設定すると入力端子の入力信号がＬとして認識される場合、外部インピーダンスが接続されていないとＡＳＩＣ内部で判断することを特徴とする請求項1記載の接続検査方法。
【請求項４】
すくなくとも、ＡＳＩＣが出力端子に接続されている一個の出力バッファを有し、該バッファは、双方向バッファ機能を有して、その端子に接続されている負荷のインピーダンスを、ＡＳＩＣの内部から、前記双方向バッファの出力端子を制御し、その出力状態をＡＳＩＣ内部に読込み、その負荷のインピーダンスをＡＳＩＣ内部から判断することを特徴とする請求項1記載の接続検査方法。
【請求項５】
前記双方向バッファの出力バッファ及び、双方向バッファとして本来用いる双方向バッファの出力バッファは、２つの独立制御可能な3ステートバッファより構成され、一方は通常の負荷駆動用のドライブ能力を有する3ステートバッファであり、他方は出力の負荷インピーダンスより小さいインピーダンスを有する3ステートバッファであることを特徴とする請求項4記載の接続検査方法。
【請求項６】
前記3ステートバッファは、出力の負荷インピーダンスより小さいインピーダンスを有する3ステートバッファで、その出力端子に接続されている負荷のインピーダンスを、ＡＳＩＣの内部から、前記双方向バッファの出力端子を制御し、その出力状態をＡＳＩＣ内部に読込み、その負荷のインピーダンスをＡＳＩＣ内部から判断することを特徴とする請求項5記載の接続検査方法。
【請求項７】
ASICが画像形成装置に設けられ、前記画像形成装置の動作に必要なＡＳＩＣの全てのIO端子を、その出力バファは高出力ドライブのものと、低出力ドライブの複数の3ステートバッファを具備した双方向バッファで構成したASICを有する機能モジュールで前記低出力ドライブの3ステートバッファでIOをドライブしそのレベルを前記双方向バッファの入力バッファを通してＡＳＩＣ内部のレジスタに設定しASICと外部回路の接続をチェックすることを特徴とする請求項3記載の接続検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置に用いるASICとそれを取り付けるボード間の接続チェックを容易にする接続検査方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路の入出力部検査方法として、バウンダリスキャン技術（ＩＥＥＥ１１４９．１）がある。このバウンダリスキャン技術は、入出力ピンと直接接続されるバウンダリスキャンセルを各ピンに設け、ＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）と呼ばれる制御回路でテスト動作をコントロールし、入出力部検査、及び被試験物が基板のときは導体配線パターンの検査を行う事が可能であった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、この技術は、ＴＡＰとバウンダリスキャンセル追加によるゲート数増大を招く。更にテストデータステップ数もピン数に比例し増大する。又、基板との同通チェック、負荷チェックには、用いている複数ASICの全てがバウンダリスキャンに対応している必要があるが、汎用ASICには、実装されている物が少なく実質的に有効性が少ない。
【０００５】
又、バウンダリスキャンで特定のPINのみの接続を検証するには、実装負荷がおもすぎ又、テスト方法も非常に煩雑となり、又、接続先のASICにもバウンダリスキャンを実装する必要が生じる問題点がある。
【０００６】
このようなバンダリスキャンを用いない場合には、ASICの実装基板上にPINからの配線をチェックするための配線を引き出すようにする為、余計な基板スペースが必要となっていた。また、簡単に自動でテストできない問題点があった。又、バンダリスキャンのIOテストには、同時ON等ノイズの問題等も問題になっていた。（特許文献１参照）
【課題を解決するための手段】
【０００７】
すくなくとも、ＡＳＩＣの入力端子として用いられる一個の入力バッファは、双方向バッファの機能を有し、その端子に接続されている入力負荷のインピーダンスを、ＡＳＩＣの内部から、前記双方向バッファの出力端子を制御し、その負荷のインピーダンスをＡＳＩＣ内部から判断するＡＳＩＣとそのＡＳＩＣを実装する基板との接続検査を実施する。
【０００８】
上記双方向バッファを構成する3ステートバッファのドライブ能力が、負荷に対して小さく、入力端子をＨに設定しても、Ｌに設定しても、入力レベルが外部インピーダンスによって一意的に決まってしまう場合、外部インピーダンスが接続されているとＡＳＩＣ内部で判断する事でＡＳＩＣとそのＡＳＩＣを実装する基板との接続検査を実施する。
【０００９】
又、前記双方向バッファを構成する3ステートバッファのドライブ能力が、負荷に対して小さく、本来入力端子をＨに設定しても、Ｌに設定しても、入力レベルが外部インピーダンスによって一意的に決まってしまう場合でも、じっさいには、入力端子をＨに設定すると入力端子の入力信号がＨとして認識され、Ｌに設定すると入力端子の入力信号がＬとして認識される場合、外部インピーダンスが接続されていないとＡＳＩＣ内部でＡＳＩＣとそのＡＳＩＣを実装する基板との接続を判断する。
【００１０】
又すくなくとも、ＡＳＩＣの出力端子に接続されている一個の出力バッファは、双方向バッファ機能を有して、その端子に接続されている負荷のインピーダンスを、ＡＳＩＣの内部から、前記双方向バッファの出力端子を制御し、その出力状態をＡＳＩＣ内部に読込み、その負荷のインピーダンスをＡＳＩＣ内部から判断するＡＳＩＣとそのＡＳＩＣを実装する基板との接続判断する。
【発明の効果】
【００１１】
１：ICのリードフレームとその外部との接続を、本特許のIOを具備すれば、ASICの入力、出力、双方向端子の種類に関わらず、PINの検査をするASICの内部からだけでチェックすることが出来る効果がある。
【００１２】
２：接続状態を、長期にわたってチェックすることで、負荷変動を検出する事が出来る効果がある。
【００１３】
３：ICのリードフレームとその外部との接続を、外部の接続先のJTAGと自分自身に挿入するJTAGのような大きな回路が不要であり、又レジスタの読み書きで簡単にチェックできる効果がある。
【００１４】
４：内蔵プルアップ、プルダウンをせず、全てASICの外部に負荷のプルアップ、プルダウンを付加するルールのあるIOで、ASICの基板実装時の接続テストが容易となる。
【００１５】
この場合、ボードには負荷がついていない（他のボード上に付加がある場合等）時外部の接続用ソケットにプルアップ、プルダウン抵抗のみ付け加えられたケーブルを挿入する事で、DUTの実装されているの基板上に負荷がない端子の接続テストも容易となる。
【００１６】
５：PIN毎にテスト可能なので、同時スイッチング等の問題も避ける事ができる効果がある。
【００１７】
６：バンダリスキャンを用いないので、TAPコントローラを制御するための余計なIOPINも必要が無くなる効果がある。
【図面の簡単な説明】
【００１８】
【図１】第一の実施例を説明する図。
【図２】従来のＡＳＩＣの構成を示す図。
【図３】第一の実施例を説明するタイムチャート。
【図４】第一の実施例を説明するタイムチャート。
【図５】第一の実施例を説明するタイムチャート。
【図６】第一の実施例を説明するタイムチャート。
【図７】第二の実施例を説明する図。
【図８】負荷ドライブの等価回路を示す図。
【図９】第三の実施例を示す図。
【発明を実施するための形態】
【００１９】
（実施例１）
図１が第1の実施例である。
【００２０】
この説明を判りやすくするために、従来の通常のIOを持つASIC例を図２に示してまず説明する。１−２がASICであり、そのリードフレームを通して外部ボードに１−３が出力PINとして、１−４が入力端子として、１−５が双方向端子として接続されている。１−６，１−８，１−１０が上記IOのそれぞれのIOパッドであり、１−６には１−７の出力バッファの出力端子が接続され、１−８には１−９の入力バッファの入力端子に接続され、１−１０には、１−１でそのコントロール端子が制御される１−１１の3ステートバッファの出力端子と、１−１２の入力バッファの入力端子に接続されている。
【００２１】
１−１がASICの信号処理回路で、１−４，１−５からの信号を読み込み１−１内部で信号処理し、１−７，１−１１を通じて、（このとき１−１１のコントロール端子はH）１−３，１−５に結果を出力する回路である。
【００２２】
このままの回路では、１−２のASICとそれを実装する基板間の接続チェックは簡単には出来ず、通常、基板上に各リードフレームのPINの接続先（又はBGAのPIN）から配線を引き出し、チェクPIN等を用いて、外部から信号を観測する事でASICの内部信号をみれるかどうかで接続を判断していた。
【００２３】
それ以外の方法では、１−７、１−９、１−１１，１−１２と１−１の間にバンダリスキャン用のバッファを追加し、それをその他の制御用レジスタや、制御用TAP等を付加してIOの情報操作をし、かつ、接続先のASICにも同等のものを挿入することで、接続チェックを実現していた。
【００２４】
詳細は、特許文献１にも書かれているので省略する。
【００２５】
この場合は、ASIC単独での接続チェックは出来ないため、単一のASICの基板接続チェックの場合は無力であった。
【００２６】
それに対して、本実施例を図１に第1の実施例を示す。
【００２７】
１−１〜１−１２まで（１−７を除く）は図１と同じであるので省略し、追加されている回路について、説明する。１−６のPADには、１−７の出力バッファの出力端子のみでなく、２−７の３ステートバッファの出力端子、２−４の入力バッファの入力端子に接続され１−３のリードフレームのIOPIN（ポート）は、図示されていない実装基板に接続されており、それがそのボード上で２−１４の抵抗でVDD（＋３．３V）にプルアップされている。
【００２８】
２−７の3ステートバッファの入力端子には２−２のDFFのQ出力端子が接続され、２−４の入力バッファの出力端子には、２−１のテスト制御回路に接続されている。
【００２９】
２−２のDFFのD入力端子も２−１のテスト制御回路に接続されている。結果としては、１−７の出力バッファに２−７，２−４から構成される出力ドライブ能力の小さい双方向バッファが接続された形になっている。１−７は出力バッファから、3ステートバッファに変更されており、そのフ論理で制御されるコントロール端子が２−９の出力に接続されており、２−１７がHのときは、Hインピーダンスとなり１−３に影響をもたなくなるように制御される。
【００３０】
１−８のパッドには、１−９の入力バッファの入力端子のみだけでなく、２−１３の３ステートバッファの出力端子が接続されており、２−１３の入力端子は、２−５のDFFのQ出力端子に接続され、２−５のD入力端子は、２−１に接続されている。
【００３１】
同様に１−１０のパッドには、１−１１の3ステートバッファの出力端子と、１−１２の入力バッファの入力端子以外に、２−６の3ステートバッファの出力端子が接続されている。
【００３２】
２−６の入力端子は、２−３のDFFのQ出力端子に接続され、２−３のD入力端子は２−１のテスト制御回路に接続されている。
【００３３】
２−６、２−１３、２−７の３ステートバッファのコントロール端子は、２−９の入力バッファの出力端子に接続され、２−９の入力バッファの入力端子は２−１０のPADに接続されそれがリードフレームの２−１７のテスト用入力端子にワーヤ-ボンデイングで接続されている。１−１０は外部のボード上で２−１６の抵抗でGND（＋０．０V）にプルダウンされている。１−８は外部のボード上で２−１５の抵抗でVDD（＋３．３V）にプルアップされている。
【００３４】
また、２−９の入力バッファの出力端子は２−１にも接続されている。
【００３５】
２−２，２−５，２−３のDFFのクロック端子は３−１のテスト制御回路に接続されている。１−１１のコントロール端子は、２−８の2入力NORの出力端子に接続され、２−８の2入力NORの入力端子の一方は、２−９のバッファの出力端子に接続され、他端は２−５のインバータの出力端子に接続され、２−５のインバータの入力端子は、従来例１で１−１１のコントロール端子に接続されていた１−１のASICの信号処理回路の制御信号の出力端子に接続されている。
【００３６】
２−１７端子は、テスト用端子のため、ASIC内部で図示していないPADの部分でプルダウンされており、外部接続で負荷チェックを必要としない構造となっている。
【００３７】
又、２−１２は双方向バス等を含む外部２−２０のCPUとのインタフェースで、外部２−２０のCPUは、２−１の内部のレジスタに自由にデータを書いたり、読み出したりする事が可能な構造となっている。（日立マイコンマニュアル参照）また、２−１から読み出した情報の結果を判断して、２−２１に結果を表示することが可能となっている。
【００３８】
つぎに、動作について説明する。
【００３９】
２−１７がLのときは、２−１の動作は禁止され、図１の回路は、図２の回路の動作と同一になる。
【００４０】
次に、２−１７にHが入力されたときのIOのテスト動作に関して説明する。
【００４１】
いま、２−１４、２−１５、２−１６の負荷抵抗が実装されていない場合、
即ち、負荷への接続が配線等の断線やコネクタの接触不良等で不良となった場合を考える。
【００４２】
図４に、２−１２のインタフェースを用いて外部２−２０のCPUが２−２，２−３，２−５のDFFのD入力端子にデータを設定し、また１−６，１−１０，２−１０のパッドからの情報を読み出すタイミングチャートを示す。これは、一般には、図３のCPUの読み書きタイミングに準じたタイミングで設計されている。
【００４３】
このインタフェースの詳細回路は既知な物でここでの説明は省略する。
【００４４】
今、２−２，２−３，２−５のDFFのD入力端子の情報は、外部２−２０のCPUからは同じアドレスでかつ3ステートで読み書き可能な構成になっている。
【００４５】
まず、第1の3ステ-トのライトサイクルで、２−２０のCPUは、データバス上に２−２，２−３，２−５のDFFのD入力端子の情報がHとなるように送出し、それをWRD（もともとCPUのライトイネーブル信号で、２−１から２−２、２−３、２−５のクロック端子に接続されている信号線上に送出される信号）の立ち上がりでそのデータが２−２，２−３，２−５のDFFのQ出力端子にラッチされるように動作する。
【００４６】
さらにその信号は、２−７、２−６、２−１３の３ステートバッファでドライブされ１−６，１−10，１−８のIOパッドに出力される。
【００４７】
さらにその信号は、２−１４，１−１２，１−９の入力バッファを通じて２−１に送出され第1の3ステ-トのリードサイクルで、リード信号がLからHに立ち上がる直前でそれぞれ２−２０のCPUにラッチされ、図４の場合２−２，２−３，２−５のDFFのQ出力端子の情報（すべてHレベル）がそのまま、２−２０のCPUに読み出されるように動作する。
【００４８】
次に第２の3ステ-トのライトサイクルで、２−２０のCPUは、データバス上に２−２，２−３，２−５のDFFのD入力端子の情報がLとなるように送出し、それをWRDの立ち上がりでそのデータが２−２，２−３，２−５のDFFのQ出力端子にラッチされるように動作する。
【００４９】
さらにその信号は、２−７，２−６，２−１３の2ステートバッファでドライブされ１−６，１−１０，１−８のIOパッドに出力される。
【００５０】
さらにその信号は２−４，１−１２，１−９の入力バッファを通じて２−１に伝送され第1の3ステ-トのリードサイクルで、リード信号がLからHに立ち上がる直前で２−２０のCPUにラッチされ、図４の場合２−２，２−３，２−５のDFFのQ出力端子の情報（すべてLレベル）がそのまま、２−２０のCPUに読み出されるように動作する。
【００５１】
次に、２−１４、２−１５、２−１６の負荷抵抗が図１のとおりに実装されている場合を考える。
【００５２】
図５に２−１２のインタフェースを用いて２−２，２−３，２−５のDFFのD入力端子にデータを設定し、また１−６，１−１０，２−１０のパッドからの情報を読み出すタイミングチャートを示す。
【００５３】
ここでも、２−２，２−３，２−５のDFFのD入力端子の情報は、外部２−２０のCPUからは同じアドレスでかつ3ステートで読み書き可能な構成になっている。
【００５４】
まず、第1の3ステ-トのライトサイクルで、２−２０のCPUは、データバス上に２−２，２−３，２−５のDFFのD入力端子の情報がHとなるように送出し、それをWRDの立ち上がりでそのデータが２−２，２−３，２−５のDFFのQ出力端子にラッチされるように動作する。その信号は、２−７，２−６，２−１３の３ステートバッファでドライブされ１−６，１−５，１−８のIOパッドに出力される。
【００５５】
その信号は、ＩＣパッケージ外に接続されている２−１４，２−１６，２−１５のプルアップもしくはプルダウンの負荷の大きさと、２−１１，２−６，２−１３のクロックドバッファのドライブ能力の差で、２−１に送出されるデータの値が変わってくる。
【００５６】
プルアップの場合は、その抵抗での電圧降下は生じないので、そのままHが２−１に送出される。（図６−１の等価回路）ただし、プルダウンの場合は、プルダウン抵抗の大きさと、２−６の3ステートバッファの出力インピーダンスのバランスで、送出されるレベルが変わってくる。この等価回路を図６−２に示す。
【００５７】
この場合、送出される論理は、今の実施形の場合、２−６の3ステートバッファのドライブ能力に依存し、等価回路は、図６−２の様になる。２−６の出力インピーダンスROと２−１６の負荷抵抗（RF）で分圧される１−１０の電圧VOは、
VO＝（VDD-GND）×RF／（RO＋RF）            式１
で表され、この値が１−１２の入力バッファのVILより小さい場合、Lとして１−１２の出力から２−１に送出される。（プルダウンがついていない場合は、電流が流れず、１−１０はVIHのレベル以上のHレベルのままとなる）
通常、プルダウン抵抗は１KΩから、５０KΩ程度の大きさまで扱われ、システムによって値は異なってくる。
【００５８】
例えば、通常のCOMSのASICの場合、
VILは、0.2×（VDD-GND）                    式２
で３．３V電源の場合、式１と式２より、プルダウン抵抗が最大５０KΩある場合でも、２−６の出力インピーダンスROが2５0KΩ以上になるような低ドライブ能力の出力バッファを設計する事で、２−６のバッファの入力がHレベルとなっても、その出力は、１−１２の入力バッファのVIL以下の電圧となり、負荷インピーダンスが接続された結果としてLレベルが２−１に送出される。
【００５９】
その信号は、第1の3ステ-トのリードサイクルで、リード信号がLからHに立ち上がる直前で２−２０のCPUにラッチされ、図４の場合２−２，２−３，２−５のDFFのQ出力端子の情報（すべてHレベル）は、２−２と２−５の情報はそのまま、2−3の情報は負荷のプルダウンの影響でLとして２−２０のCPUに読み出されるように動作する。
【００６０】
次に第２の3ステ-トのライトサイクルで、２−２０のCPUは、データバス上に２−２，２−３，２−５のDFFのD入力端子の情報がLとなるように送出し、それをWRDの立ち上がりでそのデータが２−２，２−３，２−５のDFFのQ出力端子にラッチされるように動作する。
【００６１】
その信号は、２−７，２−６，２−１３の３ステートバッファでドライブされ１−６，１−５，１−８のIOパッドに出力される。
【００６２】
その信号は、ＩＣパッケージ外に接続されている２−１４，２−１６，２−１５のプルアップもしくはプルダウンの負荷の大きさと、２−１１，２−６，２−１３のクロックドバッファのドライブ能力の差で、２−１に送出されるデータの値が変わってくる。
【００６３】
プルダウンの場合は、その抵抗での電圧降下は生じないので、そのままLが２−１に送出される。（図８のＣの等価回路）
ただし、プルアップの場合は、プルアップ抵抗の大きさと、２−7,2-13の3ステートバッファの出力インピーダンスのバランスで、送出されるレベルが変わってくる。この等価回路を図６−３に示す。
【００６４】
この場合、送出される論理は、今の実施形の場合、２−7,2-13の3ステートバッファのドライブ能力に依存し、等価回路は、図８のＤの様になる。２−7,2-13の出力インピーダンスは等しくRO２とし、それらとそれぞれ２−１４、2-15の負荷抵抗（RF）で分圧される１−６、および1-8の電圧VO２は、
VO2＝（VDD-GND）×RO2／（RO2＋RF2）            式３
で表され、この値が１−１２の入力バッファのVIHより大きい場合、Hレベルが２−４と１−９の出力から２−１に送出される。（プルアップがついていない場合は、電流が流れず、１−１０はVILのレベル以下のLレベルのままとなる）
通常、プルアップ抵抗は１KΩから、５０KΩ程度の大きさまで扱われ、システムによって値は異なってくる。
【００６５】
例えば、通常のCOMSのASICの場合、VIHは、
0.8×（VDD-GND）                              式４
より大きい電圧レベルであり、で３．３V電源の場合、式３と式４より、プルダウンアップが最大５０KΩある場合でも、
２−７,2-13の出力インピーダンスRO２が２００KΩ以上になるような低ドライブ能力の出力バッファを設計する事で、２−６のバッファの入力がLレベルとなっても、その出力は、１−１２の入力バッファのVIH以上の電圧となり、負荷インピーダンスが接続された結果としてHレベルが２−１に送出される。
【００６６】
通常の場合は、１００ｋΩ以上の出力インピーダンスを持てば問題ないシステムを構築できる。（プルアップ、プルダウンを１０KΩ以下にすればよい）
なおその信号は、第２の3ステ-トのリードサイクルで、リード信号がLからHに立ち上がる直前で２−２０のCPUにラッチされ、図４の場合２−２，２−３，２−５のDFFのQ出力端子の情報（すべてLレベル）は、2−3の情報はそのまま、２−２と２−５の情報は負荷のプルアップの影響でHとして２−２０のCPUに読み出されるように動作する。
【００６７】
なお、図４−６ではCPU側では、LSBに２−５のQ出力端子の信号が読み出され、LSB+1ビット目が２−３のQ出力端子の信号が読み出され、LSB+２ビット目に２−２のQ出力端子の信号が読み出されるように構成されているので、（書き込み時も同じ順序データ設定される）図中の値が最終的に２−２０のCPUに読み出される構成となっている。
【００６８】
ここで、２−２０のCPUは、予め正常に読み出される場合の結果を持っており、図５のように値が読み出された物と比較して、一致した場合は、外部負荷と正常に接続されていると判断し、２−２１の表示装置に正常接続の表示をすることが可能となっている。
【００６９】
それに対して、図４のような結果が読み出された場合、負荷の接続に異常があると判断し、表示装置に表示する。
【００７０】
（実施例２）
図７に第２の実施例を示す。
【００７１】
第１の実施例に対して、２−１４，２−１５のプルアップ抵抗がプルダウン抵抗になり、２−１６のプルダウン抵抗がプルアップ抵抗になった点と、２−２０のCPUが１−２に内蔵され、CPUとのインタフェースがCPU外部に出なくなった点と、IOの接続のOK、NOTOKの表示する２−２１のASIC外部の表示装置に、２−２０から２−２２の出力バッファを通じて２−２３のPADに制御信号が送られ、そこから２−２１に単線で接続されている点である。
【００７２】
動作に関しては、２−６，２−７,２−１３の3ステートバッファのVOH,VOL.VIH、VILの規格を、出力インピーダンスがみな同じになるように設計しておく事によって、第1の実施例のプルダウンでの動作が本実施例の1-3,1―4の端子対して成り立ち、プルアップでの動作が本実施例の１−５の端子に対して成り立つ。
【００７３】
これをタイムチャートで示した物が図６である。
【００７４】
それ以外の動作に関しては、第1の実施例と違う部分のみ説明する。
【００７５】
図７の回路では、２−１２のCPUがASICに内蔵されたので、複写機の動作に供する信号端子、１−３，１−４，１−５は全て、ASICの内部より、IOの負荷の接続チェックが実現できる構造となっており、その他に必要な入力端子は、１−４，１―８に接続するIOを増設すればよく、出力端子は、１−３、１−６に接続するIOを増設すればよく、双方向端子は、1-5,1-10に接続するIOを増設すればよい。
【００７６】
このASICの場合、すべてのPINを双方向にする必要は無く、テスト用の入力PIN２−１７はこの機能を有しないし、テスト結果を出力する２−２４PINにもそのきのうを具備していない。それは、この両端子は、テストのときのみ機能すればよく、かえって余計な動作をさせたくない端子だからである。（一度動作すれば経時変化考えられない端子でもあるからである）
それ以外のPINに関しては、配線のマイグレーションや、ソケットの抜き差しで当然難度もチェックする必要があるものであるのは勿論である。
【００７７】
このIOのチェックは出力インピーダンスが大きいので、バンダリスキャン時のような同時スイッチングの問題は生じないが、CPUは当然であるが、１アドレスで１レジスタのアクセスもつくれるため、１PIN毎にドライブ条件を変更することも可能である。
【００７８】
（実施例３）
図９に第3の実施例を示す。１０−１の複写機の制御用の回路に、第2の実施形のASICを１０―４のように搭載したものである。
【００７９】
１０−４は、１０−８の基板上に実装されており、２−１７は、１０−１の制御指示基盤から１０−１３を通じて接続されており、テストの結果を出力する２−２４のポートが、UART出力ポートとなっており、１０−１２の配線と１０−１４のコネクタを通じて１０−１の制御指示基盤に基盤接続テストの結果を通信できるようになっている。
【００８０】
２−１４の出力ポートは多端がGNDに接続された１０−１５の抵抗の一端と１０−５のバッファの入力端子に接続され、１０−５の出力端子は１０−６のコネクタに接続されている。
【００８１】
１−４の端子は、１０−７−３の配線、１−３のコネクタ１０−８７のコネクタを通じて第2の基版の多端がGND接続されているプルダウン抵抗１０−１６の一端に接続され、さらにそれが１０−１１のたのASICの出力端子に接続されている。
【００８２】
同様に、１−５の端子は、出力ポートとして用いられ、１０−７−２の配線、１−３のコネクタ１０−１８のコネクタを通じて第2の基版の他端がGND接続されているプルダウン抵抗１０−１７の一端に接続され、同時に１０−２のバッファの入力端子に接続され、さらにその出力端子が１０−１１の他のASICの入力端子に接続されている。１０−１８と、１０−３のコネクタは、さらに、１０−７−１の線でGND同士が接続されている。
【００８３】
１０−１の複写機の操作部から、テスト時は、２−１７にHが出力されテストモードになると同時に、２−２０のCPUは２−９の信号の状態を監視しており、それがHとなることで、第１の実施例、第２の実施例に記述したテスト方法を実行する。
【００８４】
いま、１０−１８、１−３のコネクタの接続が正常であれば、また１０−４の実装がもんだいなければ、CPUは、１０−１６，１０−１７，１０−１５のプルダウン抵抗を、前記テストで検出でき（出力値が０）正常接続していることをにんしきし、その結果をuartを通じて１０−１２の信号線を通じて１０−１の制御指示基版へ結果を送出し、その制御指示基盤はその結果をLCD上で、OK表示を示す。
【００８５】
その逆に、１０−８のコネクタ又は、１０−３のコネクタの挿入が不正常で接続されていない場合には、１−４と１−５へのテスト結果はそのポートにHを出力するばHが、Lを出力すればLがそのまま帰ってくるように結果が２−１に出力され、２−２０のCPUは、その誤動作したポートの端子番号と、不良モードを前記UARTを通じて、制御指示基版へ送出する。
【００８６】
その結果、制御指示基版へ、×印と誤動作ポートのPIN  NOをLCD上に表示する。
【００８７】
このことは、１−３のリードフレームが浮いていて、１−３と１０−１５の接続が不良の場合も同様に実行可能である。
【符号の説明】
【００８８】
VDD,+3.3V  ＋電源（端子）
VSS、GND  −電源（端子）
2-14,15,16  負荷抵抗
１１−１  ORのゲート回路
１−７，２−７，２−４  テスト回路付出力バッファ
２−１４，１−９  テスト回路付入力バッファ
2-6,1-11,1-12  テスト回路付双方向バッファ
２−２１  表示装置
２−２０  CPU
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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