(57)【要約】【課題】メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】シリコン基板上にボロンドープドポリシリコン層とノンドープドポリシリコン層とを交互に積層させて積層体を形成し、Ｘ方向に延びるスリットを形成することにより、ボロンドープドポリシリコン層を複数本のゲート電極２１に分断する。次に、スリット内に絶縁材料を埋め込んで絶縁板材を形成し、積層体を貫通するように貫通ホール３０を形成する。次に、貫通ホール３０を介してウェットエッチングを行い、ノンドープドポリシリコン層を除去する。次に、貫通ホール３０の内面上及びゲート電極２１の上下面上にブロック絶縁膜３５を堆積させる。次に、ブロック絶縁膜３５上に電荷蓄積膜３６及びトンネル絶縁膜３７を堆積させる。次に、貫通ホール３０内にポリシリコンを埋め込んで、シリコンピラー３９を形成する。【選択図】図３
2011040533.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、前記基板の上面に対して平行な第１方向に延び、前記第１方向及び前記上面に対して垂直な上下方向の双方に対して直交する第２方向並びに前記上下方向に沿ってマトリクス状に配列され、それぞれに前記上下方向に延びる貫通ホールが形成された複数本のゲート電極と、
前記第２方向における前記ゲート電極間に設けられ、前記第１方向及び前記上下方向に拡がる絶縁板材と、
前記貫通ホールの内面上及び前記ゲート電極の上下面上に設けられ、前記絶縁板材に接したブロック絶縁膜と、
前記ブロック絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に設けられたトンネル絶縁膜と、
前記貫通ホール内に設けられ、前記上下方向に延びる半導体ピラーと、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ブロック絶縁膜における一の前記ゲート電極の上面上に配置された部分と前記一のゲート電極の一段上に配置された他のゲート電極の下面上に配置された部分とは相互に接しており、その接触面にはシームが形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記電荷蓄積膜は、前記上下方向における前記ゲート電極間の空間に侵入していないことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積膜は、前記上下方向における前記ゲート電極間の空間に侵入していることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
前記ゲート電極は、不純物を含有したシリコンによって形成されていることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記ゲート電極の表面にはメタルシリサイド層が形成されていることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記メタルシリサイド層は、前記ゲート電極の表面における前記ブロック絶縁膜に対向する領域に形成されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記メタルシリサイド層は、前記ゲート電極の表面における前記絶縁板材に対向する領域に形成されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項９】
前記基板と最下段の前記ゲート電極との間に設けられたバックゲート電極と、
前記バックゲート電極内に設けられ、前記第２方向において隣り合う一対の前記半導体ピラーの下端部同士を接続する接続部材と、
をさらに備え、
前記絶縁板材は、前記一対の半導体ピラー間を通過していることを特徴とする請求項１〜８のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１０】
前記ゲート電極上に配置され、前記第１方向に沿って一列に配列された複数本の前記半導体ピラー毎に設けられた複数本の制御電極と、
前記制御電極上に設けられ、前記第１方向に延び、前記一対の半導体ピラーのうちの一方が接続されたソース線と、
前記制御電極上に設けられ、前記第２方向に延び、前記一対の半導体ピラーのうちの他方が接続されたビット線と、
をさらに備えたことを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
基板上に、不純物を導入したシリコン層と不純物を導入していないシリコン層とを交互に積層させて積層体を形成する工程と、
前記積層体に、その上面側から前記基板の上面に対して平行な第１方向に延びるスリットを形成することにより、前記不純物を導入したシリコン層を複数本のゲート電極に分断する工程と、
前記スリット内に絶縁材料を埋め込んで絶縁板材を形成する工程と、
前記積層体を貫通するように、前記基板の上面に対して垂直な上下方向に延びる貫通ホールを形成する工程と、
前記貫通ホールを介してウェットエッチングを行い、前記不純物を導入していないシリコン層を除去する工程と、
前記貫通ホールの内面上及び前記ゲート電極の上下面上にブロック絶縁膜を堆積させる工程と、
前記ブロック絶縁膜上に電荷蓄積膜を堆積させる工程と、
前記電荷蓄積膜上にトンネル絶縁膜を堆積させる工程と、
前記貫通ホール内に半導体材料を埋め込んで、前記上下方向に延びる半導体ピラーを形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記不純物を導入していないシリコン層を除去した後、前記ゲート電極の露出面にメタルシリサイド層を形成する工程をさらに備えたことを特徴とする請求項１１記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
基板上に、不純物を導入したシリコン層と不純物を導入していないシリコン層とを交互に積層させて積層体を形成する工程と、
前記積層体の上面に、前記基板の上面に対して平行な第１方向に延びるスリットを形成することにより、前記不純物を導入したシリコン層を複数本のゲート電極に分断する工程と、
前記スリット内に犠牲材を埋め込む工程と、
前記積層体を貫通するように、前記基板の上面に対して垂直な上下方向に延びる貫通ホールを形成する工程と、
前記貫通ホールを介してウェットエッチングを行い、前記不純物を導入していないシリコン層を除去する工程と、
前記貫通ホールの内面上及び前記ゲート電極の上下面上にブロック絶縁膜を堆積させる工程と、
前記ブロック絶縁膜上に電荷蓄積膜を堆積させる工程と、
前記電荷蓄積膜上にトンネル絶縁膜を堆積させる工程と、
前記貫通ホール内に半導体材料を埋め込んで、前記上下方向に延びる半導体ピラーを形成する工程と、
前記犠牲材を除去する工程と、
前記ゲート電極における前記スリット内に露出した面にメタルシリサイド層を形成する工程と、
前記スリット内に絶縁材料を埋め込んで絶縁板材を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記ブロック絶縁膜の堆積量を、前記上下方向における前記ゲート電極間の距離の半分以上とすることを特徴とする請求項１１〜１３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記ウェットエッチングはアルカリ性のエッチング液を用いて行うことを特徴とする請求項１１〜１４のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記基板上にバックゲート電極を形成する工程と、
前記バックゲート電極に凹部を形成する工程と、
をさらに備え、
前記スリットは、前記凹部における前記第１方向及び前記上下方向の双方に対して直交する第２方向の中央部の直上域を通過するように形成し、
前記貫通ホールは前記接続部材の前記第２方向の両端部に到達するように形成し、
前記貫通ホール内に半導体材料を埋め込む工程において、前記凹部内にも前記半導体材料を埋め込んで接続部材を形成することを特徴とする請求項１１〜１５のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記積層体上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記導電膜を前記第１方向に配列された複数の前記貫通ホールからなる列毎に分断して複数本の制御電極を形成する工程と、
前記制御電極上に、前記第１方向に延び、前記接続部材に接続された一対の半導体ピラーのうちの一方が接続されるようにソース線を形成する工程と、
前記制御電極上に、前記第２方向に延び、前記一対の半導体ピラーのうちの他方が接続されるようにビット線を形成する工程と、
をさらに備え、
前記貫通ホールは前記導電膜及び前記絶縁膜も貫通するように形成することを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、メモリセルが３次元的に配列された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。
【０００３】
高集積化の限界をブレークスルーする技術として、メモリセルを積層して３次元的に集積させる方法がある。但し、単純に一層ずつ積層して加工していく方法では、積層数の増加に伴って工程数が増加してしまい、コストが増加してしまう。そこで、シリコン基板上にゲート電極と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成し、貫通ホールの側面上にブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜をこの順に堆積させて、更に貫通ホールの内部にシリコンピラーを埋設する技術が提案されている（例えば、特許文献１参照。）。
【０００４】
この一括加工型３次元積層メモリにおいては、各ゲート電極とシリコンピラーとの交差部分にメモリセルトランジスタが形成され、各ゲート電極及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積膜に対して電荷を出し入れし、情報を記憶させることができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、ゲート電極の積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
【０００５】
しかしながら、このような一括加工型３次元積層メモリにおいては、積層体全体において特性が均一なメモリセルトランジスタを形成することが困難である。例えば、積層体に貫通ホールを形成する際に、貫通ホールの側面を完全に垂直に加工することは極めて困難であり、特に絶縁膜を貫通する部分にどうしてもテーパー角が生じてしまう。従って、積層体の下部では、上部と比べて貫通ホールが細くなり、これにより、メモリトランジスタの特性がばらついてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板と、前記基板上に設けられ、前記基板の上面に対して平行な第１方向に延び、前記第１方向及び前記上面に対して垂直な上下方向の双方に対して直交する第２方向並びに前記上下方向に沿ってマトリクス状に配列され、それぞれに前記上下方向に延びる貫通ホールが形成された複数本のゲート電極と、前記第２方向における前記ゲート電極間に設けられ、前記第１方向及び前記上下方向に拡がる絶縁板材と、前記貫通ホールの内面上及び前記ゲート電極の上下面上に設けられ、前記絶縁板材に接したブロック絶縁膜と、前記ブロック絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に設けられたトンネル絶縁膜と、前記貫通ホール内に設けられ、前記上下方向に延びる半導体ピラーと、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
本発明の他の一態様によれば、基板上に、不純物を導入したシリコン層と不純物を導入していないシリコン層とを交互に積層させて積層体を形成する工程と、前記積層体に、その上面側から前記基板の上面に対して平行な第１方向に延びるスリットを形成することにより、前記不純物を導入したシリコン層を複数本のゲート電極に分断する工程と、前記スリット内に絶縁材料を埋め込んで絶縁板材を形成する工程と、前記積層体を貫通するように、前記基板の上面に対して垂直な上下方向に延びる貫通ホールを形成する工程と、前記貫通ホールを介してウェットエッチングを行い、前記不純物を導入していないシリコン層を除去する工程と、前記貫通ホールの内面上及び前記ゲート電極の上下面上にブロック絶縁膜を堆積させる工程と、前記ブロック絶縁膜上に電荷蓄積膜を堆積させる工程と、前記電荷蓄積膜上にトンネル絶縁膜を堆積させる工程と、前記貫通ホール内に半導体材料を埋め込んで、前記上下方向に延びる半導体ピラーを形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００１０】
本発明のさらに他の一態様によれば、基板上に、不純物を導入したシリコン層と不純物を導入していないシリコン層とを交互に積層させて積層体を形成する工程と、前記積層体の上面に、前記基板の上面に対して平行な第１方向に延びるスリットを形成することにより、前記不純物を導入したシリコン層を複数本のゲート電極に分断する工程と、前記スリット内に犠牲材を埋め込む工程と、前記積層体を貫通するように、前記基板の上面に対して垂直な上下方向に延びる貫通ホールを形成する工程と、前記貫通ホールを介してウェットエッチングを行い、前記不純物を導入していないシリコン層を除去する工程と、前記貫通ホールの内面上及び前記ゲート電極の上下面上にブロック絶縁膜を堆積させる工程と、前記ブロック絶縁膜上に電荷蓄積膜を堆積させる工程と、前記電荷蓄積膜上にトンネル絶縁膜を堆積させる工程と、前記貫通ホール内に半導体材料を埋め込んで、前記上下方向に延びる半導体ピラーを形成する工程と、前記犠牲材を除去する工程と、前記ゲート電極における前記スリット内に露出した面にメタルシリサイド層を形成する工程と、前記スリット内に絶縁材料を埋め込んで絶縁板材を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、メモリセルトランジスタの特性が均一な不揮発性半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置におけるメモリアレイ領域の中央部を例示する斜視図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置におけるゲート電極間の部分を例示する一部拡大断面図である。
【図４】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図５】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図６】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図７】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図８】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図９】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１０】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１１】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１２】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１３】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１４】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１５】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１６】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１７】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１８】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図１９】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２０】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２１】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２２】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２３】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２４】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２５】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２６】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２７】（ａ）は比較例に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２８】（ａ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２９】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３０】（ａ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３１】（ａ）は本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３２】（ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３３】（ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３４】（ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３５】（ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３６】（ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３７】（ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３８】（ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３９】（ａ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１（ａ）〜（ｃ）は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、（ａ）はメモリアレイ領域の端部を示し、（ｂ）はメモリアレイ領域の中央部を示し、（ｃ）は周辺回路領域を示し、
図２は、本実施形態に係る不揮発性半導体記憶装置におけるメモリアレイ領域の中央部を例示する斜視図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置におけるゲート電極間の部分を例示する一部拡大断面図である。
なお、図２においては、図示の便宜上、原則として導電部分のみを示し、絶縁部分は省略している。
【００１４】
先ず、本実施形態の特徴部分を概略的に説明する。
本実施形態に係る不揮発性半導体記憶装置の特徴は、シリコン基板上に複数本のゲート電極が積層され、これらのゲート電極に貫通ホールが形成され、貫通ホール内に上下方向に延びるシリコンピラーが埋設され、シリコンピラーの周囲にトンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜が設けられた３次元積層型の記憶装置において、ブロック絶縁膜が貫通ホールの内面上からゲート電極の上下面上に延出し、ゲート電極を分断しているスリットまで到達していることである。これにより、上下方向において隣り合うゲート電極同士を絶縁する専用の層間絶縁膜が存在しないため、この層間絶縁膜をエッチングしたときの後退量のばらつきにより貫通ホールの直径がばらつくことがなく、このばらつきに起因してメモリセルトランジスタの特性が変動することがない。また、ゲート電極間の隙間が、特性が均一で絶縁耐性が高いブロック絶縁膜によって埋め込まれるため、メモリセルトランジスタの特性が均一であり、且つ、ゲート電極間の絶縁耐性が高い。
【００１５】
また、本実施形態に係る製造方法の特徴は、シリコン基板上にボロンドープドシリコン層とノンドープドシリコン層とを交互に積層させて積層体を形成した後、積層体にスリットを形成して絶縁板材を埋め込むと共にボロンドープシリコン層を複数本のゲート電極に分割し、その後、積層体に貫通ホールを形成し、この貫通ホールを介したエッチングによりノンドープドシリコン層を除去し、ブロック絶縁膜を堆積させることである。これにより、貫通ホール形成時には積層体内にシリコン酸化膜等の絶縁膜が存在しないため、貫通ホールをほぼ垂直に形成することができる。また、スリット内や貫通ホール内に一旦犠牲材を埋め込み、後で除去する工程がないため、不揮発性半導体記憶装置を少ない工程数で製造することができる。
【００１６】
以下、本実施形態に係る不揮発性半導体記憶装置の構成を詳細に説明する。
図１（ａ）〜（ｃ）に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられている。シリコン基板１１の上層部分には、ＳＴＩ（shallow trench isolation）１２が選択的に形成されている。また、装置１には、メモリアレイ領域Ｒｍ及び周辺回路領域Ｒｃが設定されている。
【００１７】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち上下方向をＺ方向とする。
【００１８】
先ず、メモリアレイ領域Ｒｍについて説明する。
図１（ａ）〜（ｃ）及び図２に示すように、メモリアレイ領域Ｒｍにおいては、シリコン基板１１上にシリコン酸化膜１３が形成されており、その上に、導電性材料、例えば、リンがドープされたシリコン（リンドープドシリコン）からなるバックゲート電極１４が設けられている。バックゲート電極１４の上層部分には、Ｙ方向に延びる直方体形状の凹部１５が複数形成されており、凹部１５の内面上には誘電率が低い絶縁膜、例えばシリコン酸化膜１６が設けられている。また、バックゲート電極１４上には、シリコン酸化膜１７が設けられている。
【００１９】
シリコン酸化膜１７上には、積層体２０が設けられている。積層体２０においては、複数本のゲート電極２１が設けられている。ゲート電極２１は、ボロンが導入されたシリコン（ボロンドープドシリコン）からなり、その形状はＸ方向に延びる帯状であって、Ｙ方向及びＺ方向に沿ってマトリクス状に配列されている。また、積層体２０の端部は階段状に加工されており、Ｚ方向に配列されたゲート電極２１のそれぞれが各段を構成している。
【００２０】
Ｙ方向において隣り合うゲート電極２１間には、例えばシリコン酸化物からなる絶縁板材２２が設けられている。絶縁板材２２の形状は、Ｘ方向及びＺ方向に拡がる板状であり、積層体２０を貫通している。また、Ｚ方向において隣り合うゲート電極２１間には、後述するブロック絶縁膜３５（図３参照）が埋め込まれている。積層体２０上にはシリコン酸化膜２６が設けられており、その上には、ボロンドープドシリコンからなり、Ｘ方向に延びる制御電極２７が複数本設けられている。
【００２１】
そして、積層体２０、シリコン酸化膜２６及び制御電極２７には、Ｚ方向に延びる複数本の貫通ホール３０が形成されている。貫通ホール３０はＸ方向及びＹ方向に沿ってマトリクス状に配列されており、制御電極２７、シリコン酸化膜２６及び積層体２０を貫いて、凹部１５のＹ方向両端部に到達している。これにより、Ｙ方向において隣り合う一対の貫通ホール３０が、凹部１５によって連通されて、１本のＵ字ホール３１を構成している。各貫通ホール３０の形状は例えば円柱形であり、各Ｕ字ホール３１の形状はほぼＵ字形である。また、各ゲート電極２１は、Ｘ方向に沿って配列された２列の貫通ホール３０によって貫かれている。Ｙ方向における凹部１５の配列とゲート電極２１の配列とは、配列周期が同じで位相が半周期分ずれているため、各ゲート電極２１を貫く２列の貫通ホール３０の各列は、相互に異なるＵ字ホール３１に属している。
【００２２】
図１及び図３に示すように、Ｕ字ホール３１の内面上には、ブロック絶縁膜３５が設けられている。ブロック絶縁膜３５は、装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、高誘電率材料、例えば、誘電率が後述の電荷蓄積膜３６を形成する材料の誘電率よりも高い材料によって形成されており、例えば、シリコン酸化物によって形成されている。ブロック絶縁膜３５は、貫通ホール３０の内面上からゲート電極２１の上下面上に回り込んでおり、ゲート電極２１の上下面を覆っている。
【００２３】
本実施形態においては、ブロック絶縁膜３５におけるあるゲート電極２１の上面上に配置された部分と、このゲート電極２１の一段上に配置された他のゲート電極２１の下面上に配置された部分とは相互に接しており、その接触面にはシーム３４ａが形成されている。これにより、Ｚ方向において隣り合うゲート電極２１間の空間は、ブロック絶縁膜３５によって充填されている。また、ある貫通ホール３０の内面上からゲート電極２１の上下面上に回り込むことによってゲート電極２１間の空間に侵入したブロック絶縁膜３５と、隣の貫通ホール３０の内面上から同じゲート電極２１の上下面上に回り込むことによって同じゲート電極２１間の空間に侵入したブロック絶縁膜３５とは相互に接しており、その接触面にはシーム３４ｂが形成されている。シーム３４ａ及び３４ｂにおいては、ブロック絶縁膜３５のミクロ組織が不連続となっており、シーム３４ａ及び３４ｂを含む断面に対して薬液処理等を施すことによって、シーム３４ａ及び３４ｂを観察することができる。
【００２４】
ブロック絶縁膜３５上には、電荷蓄積膜３６が設けられている。電荷蓄積膜３６は電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えばシリコン窒化膜である。本実施形態においては、電荷蓄積膜３６はＵ字ホール３１内のみに配置されており、Ｚ方向において隣り合うゲート電極２１間の空間には侵入していない。
【００２５】
電荷蓄積膜３６上には、トンネル絶縁膜３７が設けられている。トンネル絶縁膜３７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、シリコン酸化物によって形成されている。トンネル絶縁膜３７もＵ字ホール３１内のみに配置されており、Ｚ方向において隣り合うゲート電極２１間の空間には侵入していない。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７が積層されることにより、メモリ膜３３が形成されている。
【００２６】
Ｕ字ホール３１内には、不純物、例えばリンが導入されたポリシリコンが埋め込まれており、Ｕ字ピラー３８が形成されている。Ｕ字ピラー３８の形状は、Ｕ字ホール３１の形状を反映したＵ字形である。Ｕ字ピラー３８はトンネル絶縁膜３７に接している。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分がシリコンピラー３９となっており、凹部１５内に配置された部分が接続部材４０となっている。シリコンピラー３９の形状は、貫通ホール３０の形状を反映した円柱形であり、接続部材４０の形状は、凹部１５の形状を反映した直方体状である。なお、ポリシリコンはＵ字ホール３１内に完全に充填されていて柱状のＵ字ピラー３８を形成していてもよく、中心軸に沿って空洞を残すように充填されていてパイプ状のＵ字ピラー３８を形成していてもよい。
【００２７】
また、図１及び図２に示すように、階段状に加工された積層体２０の側面上、シリコン酸化膜２６の側面上、及び制御電極２７の側面上には、シリコン窒化膜４１が設けられている。シリコン窒化膜４１は積層体２０の端部の形状を反映して階段状に形成されている。また、制御電極２７上及びシリコン窒化膜４１上には、例えばシリコン酸化物からなる層間絶縁膜４２が設けられており、積層体２０を埋め込んでいる。
【００２８】
層間絶縁膜４２内には、プラグ４３、コンタクト４４及び４５が埋め込まれている。プラグ４３はシリコンピラー３９の直上域に配置されており、シリコンピラー３９に接続されている。コンタクト４４は、制御電極２７のＸ方向の一端部の直上域に配置されており、制御電極２７に接続されている。コンタクト４５は、ゲート電極２１のＸ方向の一端部の直上域に配置されており、ゲート電極２１に接続されている。
【００２９】
また、層間絶縁膜４２内におけるプラグ４３、コンタクト４４及び４５よりも上方の部分には、ソース線４７、プラグ４８、配線４９及び５０が埋め込まれている。ソース線４７は、Ｘ方向に延びており、Ｕ字ピラー３８に属する一対のシリコンピラー３９のうちの一方にプラグ４３を介して接続されている。プラグ４８はＵ字ピラー３８に属する一対のシリコンピラー３９のうちの他方にプラグ４３を介して接続されている。配線４９及び５０はＹ方向に延びており、それぞれ、コンタクト４４及び４５に接続されている。
【００３０】
層間絶縁膜４２上には、Ｙ方向に延びるビット線５１が設けられており、プラグ４８に接続されている。また、層間絶縁膜４２上には、配線５２が設けられており、プラグ５３を介して配線４９に接続されている。層間絶縁膜４２上には、ビット線５１及び配線５２を埋め込むように、シリコン窒化膜５４及び層間絶縁膜５５が設けられており、所定の配線等が埋設されている。
【００３１】
一方、図１（ｃ）に示すように、周辺回路領域Ｒｃにおいては、シリコン基板１１の上層部分にトランジスタ６１等が形成されており、シリコン基板１１上には層間絶縁膜４２、シリコン窒化膜５４及び層間絶縁膜５５が設けられており、これらの内部には所定の配線等が埋設されている。なお、図１（ｃ）の横軸はＸ方向としているが、Ｙ方向であってもうよい。
【００３２】
装置１においては、ゲート電極２１とシリコンピラー３９との交差部分にメモリセルトランジスタが形成され、制御電極２７とシリコンピラー３９との交差部分に選択トランジスタが形成される。これにより、ビット線５１とソース線４７との間に、複数のメモリセルトランジスタが相互に直列に接続され、その両側に選択トランジスタが接続されたメモリストリングが構成される。
【００３３】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図４〜図１３は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
なお、図４〜図１３は、装置１のメモリアレイ領域Ｒｍを示している。
【００３４】
先ず、図１（ａ）〜（ｃ）に示すように、シリコン基板１１を用意する。そして、シリコン基板１１の上層部分にＳＴＩ１２を選択的に形成する。次に、周辺回路領域Ｒｃにトランジスタ６１を形成する。また、メモリアレイ領域Ｒｍにおいて、シリコン基板１１の上面上にシリコン酸化膜１３を形成する。
【００３５】
次に、図４（ａ）及び（ｂ）に示すように、メモリアレイ領域Ｒｍにおいて、リンがドープされたポリシリコンからなる膜を成膜し、パターニングすることにより、バックゲート電極１４を形成する。次に、フォトリソグラフィ法により、バックゲート電極１４の上面にＹ方向を長手方向とする直方体形状の凹部１５を形成する。凹部１５は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列するように、複数の領域に形成する。
【００３６】
次に、図５（ａ）及び（ｂ）に示すように、凹部１５の内面上にシリコン酸化膜１６を形成する。次に、全面に不純物が導入されていないシリコン（ノンドープドシリコン）を堆積させて、全面エッチングを行う。これにより、ノンドープドシリコンをバックゲート電極１４の上面上から除去すると共に、凹部１５内に残留させる。この結果、バックゲート電極１４の上面における凹部１５間の領域が露出すると共に、凹部１５内にノンドープドシリコン材７１が埋め込まれる。
【００３７】
次に、図６（ａ）及び（ｂ）に示すように、バックゲート電極１４上の全面にシリコン酸化膜１７を成膜する。シリコン酸化膜１７の膜厚は、バックゲート電極１４と、後の工程においてシリコン酸化膜１７上に形成されるゲート電極２１のうち、最下段のゲート電極２１との間で耐圧が確保できる程度の膜厚とする。次に、ボロンが導入されたボロンドープドポリシリコン層７２と、不純物が導入されていないノンドープドポリシリコン層７３とを、交互に積層させる。これにより、ボロンドープドポリシリコン層７２とノンドープドポリシリコン層７３とが交互に積層された積層体２０が形成される。なお、本実施形態においては、ボロンドープドポリシリコン層７２とノンドープドポリシリコン層７３とを４層ずつ積層させる例を示しているが、積層数は４層には限定されない。
【００３８】
次に、図７（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、積層体２０に、その上面側から、Ｘ方向に延びる複数本のスリット７４を形成する。各スリット７４は、積層体２０をＺ方向に貫通し、凹部１５におけるＹ方向中央部の直上域を通過するように形成する。これにより、ボロンドープドシリコン層７２を複数本のゲート電極２１に分断する。
【００３９】
次に、図８（ａ）及び（ｂ）に示すように、全面にシリコン酸化物等の絶縁材料を堆積させる。このとき、この絶縁材料はスリット７４内にも埋め込まれる。その後、全面エッチングを施して、積層体２０の上面上から絶縁材料を除去すると共に、スリット７４内に残留させる。これにより、スリット７４内にＸ方向及びＺ方向に拡がる板状の絶縁板材２２が形成される。また、積層体２０の上面においては、最上段のゲート電極２１が露出する。
【００４０】
次に、図９（ａ）及び（ｂ）に示すように、積層体２０上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。このとき、シリコン酸化膜２６の膜厚は、最上段のゲート電極２１とボロンドープドポリシリコン膜７５との間の耐圧を十分に確保できる膜厚とする。
【００４１】
次に、図１０（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングにより、ボロンドープドポリシリコン膜７５、シリコン酸化膜２６及び積層体２０を貫通するように、Ｚ方向に延びる複数本の貫通ホール３０を形成する。貫通ホール３０は、Ｚ方向から見て円形に形成する。また、貫通ホール３０はＸ方向及びＹ方向に沿ってマトリクス状に配列させ、Ｙ方向において隣り合う一対の貫通ホール３０を、凹部１５のＹ方向両端部に到達させる。これにより、１つの凹部１５の両端に一対の貫通ホール３０が連通されて、Ｕ字ホール３１が形成される。
【００４２】
次に、図１１（ａ）及び（ｂ）に示すように、貫通ホール３０を介してウェットエッチングを行う。このウェットエッチングは、例えば、アルカリ性のエッチング液を用いて行う。これにより、積層体２０内のノンドープドポリシリコン層７３（図１０（ｂ）参照）及び凹部１５内のノンドープドシリコン材７１（図１０（ｂ）参照）が除去される。このとき、エッチング液を適当に選択することにより、ボロンドープドシリコンとノンドープドシリコンとの間で高いエッチング選択比を実現できるため、ボロンドープドポリシリコン層７２からなるゲート電極２１及びボロンドープドポリシリコン膜７５は、ほとんどエッチングされずに残留する。この結果、Ｚ方向におけるゲート電極２１間に隙間７６が形成される。このとき、ゲート電極２１は板状の絶縁板材２２によって支持される。なお、図１１（ｂ）においては、ゲート電極２１におけるＵ字ホール３１間に位置する部分は宙に浮いているように描かれているが、実際には、Ｘ方向（図１１（ｂ）では紙面に対して垂直な方向）にずれた位置で、ゲート電極２１における絶縁板材２２に接合した部分と繋がっている。
【００４３】
次に、図１２（ａ）及び（ｂ）並びに図３に示すように、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法により、シリコン酸化物を堆積させる。このシリコン酸化物はＵ字ホール３１内に侵入し、Ｕ字ホール３１の内面上にブロック絶縁膜３５を堆積させる。また、シリコン酸化物は貫通ホール３０を介して隙間７６内にも侵入し、隙間７６の内面上、すなわち、ゲート電極２１の上下面上及び絶縁板材２２における隙間７６内に露出した面上にもブロック絶縁膜３５を堆積させる。本実施形態においては、ブロック絶縁膜３５の堆積量を、Ｚ方向におけるゲート電極２１間の距離の半分以上とする。これにより、図３に示すように、隙間７６内はブロック絶縁膜３５によって完全に埋め込まれ、ブロック絶縁膜３５におけるゲート電極２１の上面上に形成された部分と、このゲート電極２１の一段上に配置されたゲート電極２１の下面上に形成された部分とが接触し、両部分の接触面にシーム３４ａが形成される。また、隣り合う貫通ホール３０を介して同一の隙間７６内に侵入したブロック絶縁膜３５同士が隙間７６内において接触し、その接触面にシーム３４ｂが形成される。
【００４４】
次に、シリコン窒化物を堆積させる。これにより、ブロック絶縁膜３５上に電荷蓄積膜３６が形成される。このとき、隙間７６内はブロック絶縁膜３５によって埋め込まれているため、電荷蓄積膜３６は隙間７６内には侵入せず、Ｕ字ホール３１内のみに形成される。次に、シリコン酸化膜を堆積させる。これにより、電荷蓄積膜３６上にトンネル絶縁膜３７が形成される。トンネル絶縁膜３７も隙間７６内には侵入せず、Ｕ字ホール３１内のみに形成される。ブロック絶縁膜３５、電荷蓄積膜３６及びトンネル絶縁膜３７により、メモリ膜３３が形成される。
【００４５】
次に、Ｕ字ピラー３１内に、不純物、例えばリンを含有させたポリシリコンを埋め込む。これにより、Ｕ字ピラー３１内にＵ字ピラー３８が形成される。Ｕ字ピラー３８のうち、貫通ホール３０内に配置された部分がＺ方向に延びるシリコンピラー３９となり、凹部１５内に配置された部分がＹ方向に延びる接続部材４０となる。その後、全面にエッチングを施し、ボロンドープドポリシリコン膜７５上に堆積されたポリシリコン、トンネル絶縁膜３７、電荷蓄積膜３６及びブロック絶縁膜３５を除去し、ボロンドープドポリシリコン膜７５を露出させる。
【００４６】
次に、図１３（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜７５に対して、その上面側からＸ方向に延びるスリット７７を複数本形成する。このとき、スリット７７は、Ｘ方向に配列された複数の貫通ホール３０からなる列間に形成し、また、各スリット７７にはボロンドープドポリシリコン膜７５を貫通させてシリコン酸化膜２６まで到達させる。これにより、ボロンドープドポリシリコン膜７５が、Ｘ方向に配列された複数の貫通ホール３０からなる列毎に分断され、Ｘ方向に延びる複数本の制御電極２７となる。その後、スリット７７内にシリコン酸化物を埋め込む。
【００４７】
次に、図１（ａ）〜（ｃ）及び図２に示すように、積層体２０上にレジストマスク（図示せず）を形成し、このレジストマスクのスリミングと、このレジストマスクをマスクとしたエッチングとを交互に行い、積層体２０及びボロンドープドポリシリコン膜７５の端部を階段状に加工する。次に、積層体２０及びボロンドープドポリシリコン膜７５の側面上にシリコン窒化膜４１を形成し、全体を層間絶縁膜４２によって埋め込む。次に、層間絶縁膜４２内にプラグ４３を形成すると共に、シリコン窒化膜４１をストッパとして、コンタクト４４及び４５を形成する。その後、層間絶縁膜４２上にソース線４７、配線４９及び５０を形成し、更に層間絶縁膜４２を堆積させて、プラグ４８を形成する。次に、層間絶縁膜４２上に、ビット線５１及び配線５２を形成し、その上にシリコン窒化膜５４を形成し、その上に層間絶縁膜５５を形成する。このようにして、本実施形態に係る不揮発性半導体記憶装置１が製造される。
【００４８】
次に、本実施形態の作用効果について説明する。
本実施形態においては、ブロック絶縁膜３５が、貫通ホール３０の内面上からゲート電極２１の上下面上に延出しており、Ｚ方向において隣り合うゲート電極２１同士がブロック絶縁膜３５によって絶縁されている。ブロック絶縁膜３５は、本来、ＭＯＮＯＳ膜の一部として形成されるものであり、良好な絶縁耐性が得られるような条件で成膜されるため、装置１においては、Ｚ方向におけるゲート電極２１間の絶縁性が高い。
【００４９】
また、本実施形態においては、Ｚ方向において隣り合うゲート電極２１間にシーム３４ａ及び３４ｂが形成されている。シーム３４ａ及び３４ｂが形成されることにより、Ｚ方向において隣り合うゲート電極２１間の容量が減少する。
【００５０】
更に、本実施形態においては、図１０（ａ）及び（ｂ）に示す工程において、積層体２０に貫通ホール３０を形成する際に、積層体２０内にはボロンドープドポリシリコン層７２及びノンドープドポリシリコン層７３のみが存在し、シリコン酸化膜等のエッチングが困難な膜は存在しないため、貫通ホール３０を、内面がほぼ垂直になるように、すなわち、テーパー角がほぼ９０°となるように、円柱形状に形成することができる。このため、貫通ホール３０の下部が上部と比べて細くなることがない。これにより、積層体２０の上部に形成されるメモリセルトランジスタと下部に形成されるメモリセルトランジスタとで、貫通ホール３０の直径をほぼ等しくすることができ、貫通ホール３０の直径のばらつきに起因するメモリセルトランジスタの特性のばらつきを抑えることができ、メモリセルトランジスタの特性を均一化することができる。
【００５１】
なお、貫通ホール３０は、シリコン酸化膜２６内においては内面が傾斜し、下方にいくほど直径が小さくなる。このため、貫通ホール３０において、ゲート電極２１に形成される部分の直径は、制御電極２７に形成される部分の直径よりも小さくなる。しかしながら、ゲート電極２１とシリコンピラー３９との交差部分に形成されるメモリセルトランジスタと、制御電極２７とシリコンピラー３９との交差部分に形成される選択トランジスタとは、装置１における機能が異なるため、特性が異なっていても問題はない。
【００５２】
更にまた、本実施形態においては、図１２（ａ）及び（ｂ）に示す工程において、ブロック絶縁膜３５の堆積量をＺ方向におけるゲート電極２１間の距離の半分以上としているため、隙間７６の内部全体をブロック絶縁膜３５によって埋め込むことができる。この結果、その後に形成される電荷蓄積膜３６が隙間７６内に侵入することがなく、従って、電荷蓄積膜３６における隙間７６内に侵入した部分に電荷が蓄積されてしまうことがなく、この電荷の蓄積によってメモリセルトランジスタの特性が変動することがない。
【００５３】
更にまた、本実施形態においては、ゲート電極２１及び制御電極２７を形成するポリシリコンに対して、ボロンを含有させている。これにより、ノンドープドポリシリコンとの間で、高い選択比を実現することができる。但し、ゲート電極２１及び制御電極２７を形成するポリシリコンに含有させる不純物は、ボロンには限定されず、シリコンに対して導電性を付与でき、且つ、ノンドープドシリコンとの間で選択比を確保できるものであればよく、例えば、リンであってもよい。
【００５４】
次に、本実施形態の比較例について説明する。
図１４〜図２７は、本比較例に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
なお、図１４〜図２７は、メモリアレイ領域Ｒｍを示している。
【００５５】
先ず、前述の第１の実施形態と同様に、図１に示すように、シリコン基板１１の上層部分にＳＴＩ１２を形成し、周辺回路領域Ｒｃにトランジスタ６１を形成し、メモリアレイ領域Ｒｍにおいて、シリコン基板１１の上面上にシリコン酸化膜１３を形成する。
次に、図１４（ａ）及び（ｂ）に示すように、メモリアレイ領域Ｒｍにおいて、シリコン酸化膜１３上にバックゲート電極１４を形成し、その上面にＹ方向を長手方向とする直方体形状の凹部１５を形成する。
【００５６】
次に、図１５（ａ）及び（ｂ）に示すように、全面にシリコン窒化物を堆積させて、その後、全面に対してエッチングを施す。これにより、バックゲート電極１４の上面上からシリコン窒化物を除去して、バックゲート電極１４の上面における凹部１５間の領域を露出させると共に、凹部１５内にシリコン窒化物からなる犠牲材８１を埋め込む。
次に、図１６（ａ）及び（ｂ）に示すように、バックゲート電極１４上及び犠牲材８１上の全面にシリコン酸化膜１７を成膜する。次に、ボロンドープドポリシリコン層７２とノンドープドポリシリコン層７３とを交互に積層させて、積層体２０を形成する。
【００５７】
次に、図１７（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、積層体２０に、その上面側から、貫通ホール３０ａを形成する。貫通ホール３０ａはＸ方向及びＹ方向に沿ってマトリクス状に配列させ、Ｙ方向において隣り合う一対の貫通ホール３０ａが凹部１５のＹ方向両端部に到達するようにする。
【００５８】
次に、図１８（ａ）及び（ｂ）に示すように、全面にシリコン窒化物を堆積させて、その後、全面にエッチングを施し、積層体２０の上面上に堆積されたシリコン窒化物を除去する。これにより、貫通ホール３０ａ内にシリコン窒化物からなる犠牲材８２を埋め込む。
次に、図１９（ａ）及び（ｂ）に示すように、積層体２０上に、最上層のボロンドープドポリシリコン層７２を保護するためのシリコン酸化膜８３を形成する。
【００５９】
次に、図２０（ａ）及び（ｂ）に示すように、積層体２０及びシリコン酸化膜８３に、上面側から複数本のスリット７４を形成する。各スリット７４は、シリコン酸化膜８３及び積層体２０をＺ方向に貫通し、凹部１５におけるＹ方向の中央部の直上域を通過してＸ方向に延びるように形成する。これにより、ボロンドープドシリコン層７２を複数本のゲート電極２１に分断する。
【００６０】
次に、図２１（ａ）及び（ｂ）に示すように、スリット７４を介してウェットエッチングを行う。このウェットエッチングは、例えば、アルカリ性のエッチング液を用いて行う。これにより、積層体２０内のノンドープドポリシリコン層７３（図２０（ｂ）参照）が除去されて、Ｚ方向におけるゲート電極２１間に隙間７６が形成される。このとき、ゲート電極２１は円柱形状の犠牲材８２によって支持される。
【００６１】
次に、図２２（ａ）及び（ｂ）に示すように、例えばＡＬＤ法により、全面にシリコン酸化物を堆積させる。これにより、隙間７６内及びスリット７４内にシリコン酸化物８４が埋め込まれる。
次に、図２３（ａ）及び（ｂ）に示すように、積層体２０上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。
【００６２】
次に、図２４（ａ）及び（ｂ）に示すように、ボロンドープドポリシリコン膜７５及びシリコン酸化膜２６に貫通ホール３０ｂを形成する。貫通ホール３０ｂは貫通ホール３０ａの直上域に形成し、貫通ホール３０ａに連通させる。貫通ホール３０ａ及び３０ｂにより、連続した貫通ホール３０が形成される。また、貫通ホール３０及び凹部１５により、Ｕ字ホール３１が形成される。
【００６３】
次に、図２５（ａ）及び（ｂ）に示すように、高温リン酸を用いてウェットエッチングを行い、貫通ホール３０ａ内から犠牲材８２（図２４（ｂ）参照）を除去すると共に、凹部１５内から犠牲材８１（図２４（ｂ）参照）を除去する。このとき、シリコン酸化膜２６及びシリコン酸化物８４における貫通ホール３０内に露出した部分もある程度除去されて、貫通ホール３０の側面において凹部を形成する。また、ボロンドープドシリコンからなるゲート電極２１及びボロンドープドポリシリコン膜７５における貫通ホール３０に露出した部分も若干エッチングされ、表面が荒れる。
【００６４】
次に、図２６（ａ）及び（ｂ）に示すように、Ｕ字ホール３１の内面上に、ブロック絶縁膜、電荷蓄積膜及びトンネル絶縁膜を成膜してメモリ膜３３を形成し、その後、Ｕ字ポール３１内にポリシリコンを埋め込んでＵ字ピラー３８を形成する。
次に、図２７（ａ）及び（ｂ）に示すように、フォトリソグラフィ及びエッチングを行い、ボロンドープドポリシリコン膜７５に対して、その上面側からＸ方向に延びるスリット７７を複数本形成する。これにより、ボロンドープドポリシリコン膜７５が、Ｘ方向に延びる複数本の制御電極２７となる。
【００６５】
以後の製造方法は、前述の第１の実施形態と同様である。すなわち、積層体２０の端部を階段状に加工し、層間絶縁膜４２によって埋め込み、ソース線４７及びビット線５１等を形成する。これにより、本比較例に係る不揮発性半導体記憶装置が製造される。
【００６６】
本比較例においては、図２５（ａ）及び（ｂ）に示す工程において、高温リン酸を用いて犠牲材８１及び８２を除去しているため、ゲート電極２１及び制御電極２７における貫通ホール３０内に露出する面が荒れてしまう。これにより、メモリセルトランジスタ及び選択トランジスタにおいて、ブロック絶縁膜３５の耐圧が低下してしまう。
【００６７】
これに対して、前述の第１の実施形態においては、シリコン窒化物からなる犠牲材を埋め込む工程がなく、従って、高温リン酸を用いて犠牲材を除去する工程がないため、このような問題は発生しない。
【００６８】
また、本比較例においては、ゲート電極２１間にシリコン酸化物８４が介在しており、ブロック絶縁膜３５と接している。そして、図２５（ａ）及び（ｂ）に示す工程において、高温リン酸がシリコン酸化物８４をエッチングする量は、上下方向の位置によって異なるため、このエッチングによるシリコン酸化物８４の後退量も、上下方向の位置によって異なる。一般的には、積層体２０の下部にいくほど、未反応の高温リン酸が届きにくくなるため、シリコン酸化物８４の後退量は少なくなる。この結果、上下方向の位置によって、貫通ホール３０の直径がばらつき、メモリトランジスタの特性が変動してしまう。
【００６９】
これに対して、前述の第１の実施形態においては、Ｚ方向におけるゲート電極２１間はブロック絶縁膜３５によって埋め込まれており、シリコン酸化物８４は存在しないため、シリコン酸化物８４の後退量によって貫通ホール３０の直径が変動し、メモリセルトランジスタの特性が変動することもない。
【００７０】
更に、本比較例においては、図１５（ａ）及び（ｂ）に示す工程において、凹部１５内に犠牲材８１を埋め込み、図１８（ａ）及び（ｂ）に示す工程において、貫通ホール３０ａ内に犠牲材８２を埋め込み、図２５（ａ）及び（ｂ）に示す工程において、犠牲材８１及び８２を除去している。このため、工程数が多い。
【００７１】
これに対して、前述の第１の実施形態においては、図１１（ａ）及び（ｂ）に示す工程において、貫通ホール３０を介してノンドープドポリシリコン層７３及びノンドープドシリコン材７１を除去している。このため、貫通ホール３０内に一旦犠牲材を埋め込み、後で除去する工程がない。また、図７（ａ）及び（ｂ）に示す工程において、積層体２０にスリット７４を形成し、その後、図８（ａ）及び（ｂ）に示す工程において、スリット７４内に絶縁板材２２を埋設している。このため、スリット７４内に一旦犠牲材を埋め込み、後で除去する工程もない。この結果、装置１を少ない工程数で製造することができる。
【００７２】
更にまた、本比較例においては、図２１（ａ）及び（ｂ）に示す工程において、ノンドープドポリシリコン層７３を除去した後、ゲート電極２１を円柱形状の犠牲材８２によって支持している。このため、構造体全体の強度が低く、犠牲材８２が倒壊することにより、構造体が破損する可能性がある。
【００７３】
これに対して、前述の第１の実施形態においては、図１１（ａ）及び（ｂ）に示すように、ノンドープドポリシリコン層７３を除去した後、ゲート電極２１を板状の絶縁板材２２によって支持している。このため、構造体の強度が高く、取り扱いが容易である。
【００７４】
次に、本発明の第２の実施形態について説明する。
図２８〜図３０は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
なお、図２８〜図３０は、メモリアレイ領域Ｒｍを示している。
【００７５】
先ず、前述の第１の実施形態において説明した方法により、図１１（ａ）及び（ｂ）に示す構造体を作製する。
次に、図２８（ａ）及び（ｂ）に示すように、例えばＣＶＤ（chemical vapor deposition：化学気相成長）法により、ニッケル又はコバルト等の金属をＵ字ホール３１の内面上及び隙間７６の内面上に堆積させる。その後、熱処理を行う。これにより、Ｕ字ホール３１内及び隙間７６内におけるシリコンが露出した面、すなわち、ゲート電極２１の露出面及びボロンドープドポリシリコン膜７５の露出面にメタルシリサイド層９１が形成される。なお、堆積させる金属はニッケル及びコバルトには限定されず、シリコンと反応してメタルシリサイドを形成し、反応前よりも電気抵抗を低減させる金属であればよい。
【００７６】
以後の工程は、前述の第１の実施形態において図１２以降に示す工程と同様である。すなわち、図２９（ａ）及び（ｂ）に示すように、隙間７６内及びＵ字ホール３１内にメモリ膜３３を堆積させる。このとき、図３に示すように、隙間７６内をブロック絶縁膜３５によって埋め込み、ブロック絶縁膜３５上に電荷蓄積膜３６を堆積させ、その上にトンネル絶縁膜３７を堆積させる。その後、Ｕ字ホール３１内にＵ字ピラー３８を埋め込む。次に、図３０（ａ）及び（ｂ）に示すように、ボロンドープドポリシリコン膜７５にスリット７７を形成して複数本の制御電極２７に分断する。次に、ソース線４７及びビット線５１等を形成する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００７７】
本実施形態によれば、ゲート電極２１の表面及び制御電極２７の表面におけるブロック絶縁膜３５に対向する領域に、メタルシリサイド層９１を形成することができる。これにより、前述の第１の実施形態と比較して、ゲート電極２１及び制御電極２７の抵抗を低減することができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００７８】
次に、本発明の第３の実施形態について説明する。
図３１〜図３９は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
なお、図３１〜図３９は、メモリアレイ領域Ｒｍを示している。
【００７９】
先ず、前述の第１の実施形態において説明した方法により、図７（ａ）及び（ｂ）に示す構造体を作製する。
次に、図３１（ａ）及び（ｂ）に示すように、全面にシリコン窒化物を堆積させる。このシリコン窒化物はスリット７４内にも埋め込まれる。その後、全面にエッチングを施して、積層体２０の上面上からシリコン窒化物を除去し、スリット７４内に残留させる。これにより、スリット７４内に犠牲材９３が埋め込まれる。また、積層体２０の上面には、最上段のゲート電極２１が露出する。
【００８０】
以後、図３２〜図３５に示す工程は、前述の第１の実施形態において、図９〜図１２を参照して説明した工程と同様である。
すなわち、図３２（ａ）及び（ｂ）に示すように、積層体２０上にシリコン酸化膜２６を成膜し、その上に、ボロンドープドポリシリコン膜７５を成膜する。
次に、図３３（ａ）及び（ｂ）に示すように、ボロンドープドポリシリコン膜７５、シリコン酸化膜２６及び積層体２０に対して、Ｚ方向に延びる複数本の貫通ホール３０を形成する。このとき、Ｙ方向において隣り合う一対の貫通ホール３０を、凹部１５のＹ方向両端部に到達させる。
【００８１】
次に、図３４（ａ）及び（ｂ）に示すように、アルカリ性のエッチング液により、貫通ホール３０を介したウェットエッチングを行い、ノンドープドポリシリコン層７３（図３３（ｂ）参照）及びノンドープドシリコン材７１（図３３（ｂ）参照）を除去する。
次に、図３５（ａ）及び（ｂ）に示すように、Ｕ字ホール３１内及び隙間７６内にメモリ膜３３を形成する。すなわち、図３に示すように、隙間７６内にブロック絶縁膜３５を埋め込むと共に、Ｕ字ホール３１の内面上にブロック絶縁膜３５を形成し、次いで、電荷蓄積膜３６及びトンネル絶縁膜３７を順次成膜する。その後、Ｕ字ホール３１内にＵ字ピラー３８を埋め込む。
【００８２】
以後の工程は、前述の第１の実施形態とは異なる。
すなわち、図３６（ａ）及び（ｂ）に示すように、ボロンドープドポリシリコン膜７５及びシリコン酸化膜２６を貫通するように、Ｘ方向に延びるスリット７７を形成する。これにより、ボロンドープドポリシリコン膜７５が複数本の制御電極２７に分断される。このとき、スリット７７はＸ方向に沿って一列に配列された貫通ホール３０の列毎に形成するが、１本おきにスリット７７の直上域に形成されるため、これらのスリット７７の底面において犠牲材９３が露出する。
【００８３】
次に、図３７（ａ）及び（ｂ）に示すように、高温リン酸を使用して、スリット７７を介したウェットエッチングを行い、犠牲材９３（図３６（ｂ）参照）を除去する。これにより、スリット７４内が空洞になり、スリット７４の内面においてゲート電極２１が露出する。
【００８４】
次に、図３８（ａ）及び（ｂ）に示すように、ニッケル又はコバルト等の金属をスリット７４の内面上及びスリット７７の内面上に堆積させる。その後、熱処理を行う。これにより、スリット７４及び７７内におけるシリコンが露出した面、すなわち、スリット７４の内面においてゲート電極２１が露出した面、及びスリット７７の内面において選択電極２７が露出した面に、メタルシリサイド層９４が形成される。なお、前述の第２の実施形態と同様に、堆積させる金属はニッケル及びコバルトには限定されず、シリコンと反応してメタルシリサイドを形成し、反応前よりも電気抵抗を低減させる金属であればよい。
【００８５】
次に、図３９（ａ）及び（ｂ）に示すように、全面にシリコン酸化物等の絶縁材料を堆積させた後、全面をエッチングすることにより、スリット７４及び７７内に絶縁材料を埋め込む。これにより、スリット７４内に絶縁板材２２が形成される。
次に、前述の第１の実施形態と同様に、ソース線４７及びビット線５１等を形成する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００８６】
本実施形態によれば、前述の第２の実施形態と比較して、メタルシリサイド層９４を、ゲート電極２１の表面及び制御電極２７の表面における絶縁板材２２に対向する領域、すなわち、シリコンピラー３９に対向していない領域に形成することができる。これにより、メタルシリサイド層９４の存在がメモリセルトランジスタ及び選択トランジスタの動作に及ぼす影響を抑えることができる。本実施形態における上記以外の構成及び作用効果は、前述の第２の実施形態と同様である。
【００８７】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００８８】
例えば、前述の各実施形態においては、ブロック絶縁膜３５の堆積量をＺ方向において隣り合うゲート電極２１間の距離の半分以上とすることにより、隙間７６内をブロック絶縁膜３５によって完全に埋め込み、電荷蓄積膜３６が隙間７６内に侵入しないようにする例を示したが、本発明はこれに限定されず、ブロック絶縁膜３５の堆積量をゲート電極２１間の距離の半分未満とし、電荷蓄積膜３６を隙間７６内に侵入させてもよい。また、電荷蓄積膜３６と共にトンネル絶縁膜３７を隙間７６内に侵入させてもよい。但し、シリコンピラー３９は隙間７６内に侵入しないようにする必要がある。
【００８９】
また、前述の各実施形態においては、積層体２０の各段において、Ｘ方向に沿って配列された２列のシリコンピラー３９毎に１本のゲート電極２１を設ける例を示したが、本発明はこれに限定されず、例えば、１列のシリコンピラー３９毎に１本のゲート電極２１を設けてもよい。
【００９０】
更に、前述の各実施形態においては、Ｕ字形状のＵ字ピラー３８に沿ってメモリストリングを構成する例を示したが、本発明はこれに限定されず、シリコン基板１１と積層体２０との間に、バックゲート電極１４の代わりにソース線を配置し、積層体２０の上方に配置されたビット線と下方に配置されたソース線との間にＩ字形状のシリコンピラーを接続し、このシリコンピラーに沿ってメモリストリングを構成してもよい。
【符号の説明】
【００９１】
１  不揮発性半導体記憶装置、１１  シリコン基板、１２  ＳＴＩ、１３  シリコン酸化膜、１４  バックゲート電極、１５  凹部、１６、１７  シリコン酸化膜、２０  積層体、２１  ゲート電極、２２  絶縁板材、２６  シリコン酸化膜、２７  制御電極、３０、３０ａ、３０ｂ  貫通ホール、３１  Ｕ字ホール、３３  メモリ膜、３４ａ、３４ｂ  シーム、３５  ブロック絶縁膜、３６  電荷蓄積膜、３７  トンネル絶縁膜、３８  Ｕ字ピラー、３９  シリコンピラー、４０  接続部材、４１  シリコン窒化膜、４２  層間絶縁膜、４３  プラグ、４４、４５  コンタクト、４７  ソース線、４８  プラグ、４９、５０  配線、５１  ビット線、５２  配線、５３  プラグ、５４  シリコン窒化膜、５５  層間絶縁膜、６１  トランジスタ、７１  ノンドープドシリコン材、７２  ボロンドープドポリシリコン層、７３  ノンドープドポリシリコン層、７４  スリット、７５  ボロンドープドポリシリコン膜、７６  隙間、７７  スリット、８１、８２  犠牲材、８３、８４  シリコン酸化膜、９１  メタルシリサイド層、９３  犠牲材、９４  メタルシリサイド層、Ｒｃ  周辺回路領域、Ｒｍ  メモリアレイ領域
【図１】
2011040533.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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