(57)【要約】【課題】バイアス条件によらず、モデルに対する解析精度を向上させる。【解決手段】本発明による半導体回路の設計支援方法は、第１モデル２２を用いて、プロセスパラメータが変動したときのデバイス特性の変動量１０２を算出するステップと、第２モデル２３を用いて算出されたデバイス特性と実測値２１との誤差に対して、変動量１０２で規格化するステップと、演算装置１１が、規格化された誤差を用いて第２モデル２３に対する解析を行うステップとを具備する。【選択図】図８
2011215749.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスのデバイスモデルとして、第１モデルと第２モデルの２つのモデルを記憶装置に記録するステップと、
演算装置が、前記第１モデルを用いて、プロセスパラメータが変動したときのデバイス特性の変動量を算出するステップと、
前記演算装置が、前記第２モデルを用いて算出されたデバイス特性と実測値との誤差に対して、前記変動量で規格化するステップと、
前記演算装置が、前記規格化された誤差を用いて前記第２モデルに対する解析を行うステップと
を具備する
半導体回路の設計支援方法。
【請求項２】
請求項１に記載の半導体回路の設計支援方法において、
前記解析を行うステップは、前記規格化された誤差に対する評価を行うステップを備える
半導体回路の設計支援方法。
【請求項３】
請求項１又は２に記載の半導体回路の設計支援方法において、
前記解析を行うステップは、
前記規格化された誤差の平均値が最小となるときの前記第２モデルのモデルパラメータを抽出し、前記記憶装置に記録するステップを備える
半導体回路の設計支援方法。
【請求項４】
請求項１から３のいずれか１項に記載の半導体回路の設計支援方法において、
前記解析を行うステップは、
実測値に基づいたコーナーモデルに対してプロセス変動による変動量を加えた第１コーナーモデルを生成するステップと、
前記第１コーナーモデルを前記規格化された誤差に基づいて拡張又は縮小して第２コーナーモデルを生成するステップと
を備える
半導体回路の設計支援方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体回路の設計支援方法において、
前記変動量を算出するステップは、
前記第１モデルを用いて第１デバイス特性を算出するステップと、
モデルパラメータのいずれかを変化させた前記第１モデルを用いて、変化させたモデルパラメータに対応する第２デバイス特性を少なくとも１つ算出するステップと、
前記第１デバイス特性の対数値と少なくとも１つの前記第２デバイス特性のそれぞれの対数値との差の対数値の二乗平均値を前記変動量として算出するステップと
を備える
半導体回路の設計支援方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体回路の設計支援方法において、
前記規格化するステップは、
デバイス条件毎に、前記第２モデルを用いて算出されたデバイス特性の対数値と実測値の対数値との誤差を、前記変動量で除算してデバイス条件毎の誤差を算出するステップと、
前記デバイス条件毎の誤差の二乗平均を前記規格化された誤差の平均値として出力するステップと
を備える
半導体回路の設計支援方法。
【請求項７】
請求項１から６のいずれか１項に記載の半導体回路の設計支援方法において、
前記変動量を算出するステップは、
前記プロセスパラメータとして、トランジスタのゲート長、ゲート幅、酸化膜厚、チャネル不純物濃度のいずれかを変動させるステップを備える
半導体回路の設計支援方法。
【請求項８】
請求項１から７のいずれか１項に記載の半導体回路の設計支援方法において、
前記第１モデルは、特性変動の予測精度が、実測値と所定の範囲で一致するモデルである
半導体回路の設計支援方法。
【請求項９】
請求項１から８のいずれか１項に記載の半導体回路の設計支援方法において、
前記演算装置が、第１モデルに対して、所定のバイアス条件において所定のプロセスパラメータを変動させて、第１モデルパラメータを抽出するステップを更に具備し、
前記変動量を算出するステップは、前記第１モデルパラメータの一部のパラメータを変動させて前記変動量を算出するステップを備える
半導体回路の設計支援方法。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体回路の設計支援方法において、
前記デバイス特性は、トランジスタにおけるゲート電圧に対するドレイン電流特性である
半導体回路の設計支援方法。
【請求項１１】
請求項１から１０のいずれか１項に記載の半導体回路の設計支援方法をコンピュータに実行させる設計支援プログラム。
【請求項１２】
半導体デバイスのデバイスモデルとして、第１モデルと第２モデルの２つのモデルが記録される記憶装置と、
演算装置と
を具備し、
前記演算装置は、
前記第１モデルを用いて、プロセスパラメータが変動したときのデバイス特性の変動量を算出する特性変動量算出部と、
前記第２モデルを用いて算出されたデバイス特性と実測値との誤差に対して、前記変動量で規格化し、前記規格化された誤差を用いて前記第２モデルに対する解析を行う解析部と
を具備する
半導体回路設計支援装置。
【請求項１３】
請求項１２に記載の半導体回路設計支援装置において、
前記解析部は、前記規格化された誤差に対する評価を行う特性誤差評価部を備える
半導体回路設計支援装置。
【請求項１４】
請求項１２又は１３に記載の半導体回路設計支援装置において、
前記解析部は、前記規格化された誤差の平均値が最小となるときの前記第２モデルのモデルパラメータを抽出し、前記記憶装置に記録するモデルパラメータ抽出部を備える
半導体回路設計支援装置。
【請求項１５】
請求項１２から１４のいずれか１項に記載の半導体回路設計支援装置において、
前記解析部は、実測値に基づいたコーナーモデルに対してプロセス変動による変動量を加えた第１コーナーモデルを生成し、前記第１コーナーモデルを前記規格化された誤差に基づいて拡張又は縮小して第２コーナーモデルを生成するマージン設計部を備える
半導体回路設計支援装置。
【請求項１６】
請求項１２から１５のいずれか１項に記載の半導体回路設計支援装置において、
前記特性変動算出部は、前記第１モデルを用いて第１デバイス特性を算出し、モデルパラメータのいずれかを変化させた前記第１モデルを用いて、変化させたモデルパラメータに対応する第２デバイス特性を少なくとも１つ算出し、前記第１デバイス特性の対数値と少なくとも１つの前記第２デバイス特性のそれぞれの対数値との差の対数値の二乗平均値を前記変動量として算出する
半導体回路設計支援装置。
【請求項１７】
請求項１２から１６のいずれか１項に記載の半導体回路設計支援装置において、
前記解析部は、デバイス条件毎に、前記第２モデルを用いて算出されたデバイス特性の対数値と実測値の対数値との誤差を、前記変動量で除算してデバイス条件毎の誤差を算出し、前記デバイス条件毎の誤差の二乗平均を前記規格化された誤差の平均値として出力する
半導体回路設計支援装置。
【請求項１８】
請求項１２から１７のいずれか１項に記載の半導体回路設計支援装置において、
前記特性変動量算出部は、前記プロセスパラメータとして、トランジスタのゲート長、ゲート幅、酸化膜厚、チャネル不純物濃度のいずれかを変動させる
半導体回路設計支援装置。
【請求項１９】
請求項１２から１８のいずれか１項に記載の半導体回路設計支援装置において、
前記第１モデルは、特性変動の予測精度が、実測値と所定の範囲で一致するモデルである
半導体回路設計支援装置。
【請求項２０】
請求項１２から１９のいずれか１項に記載の半導体回路設計支援装置において、
第１モデルに対して、所定のバイアス条件において所定のプロセスパラメータを変動させて、第１モデルパラメータを抽出するパラメータ抽出部を更に具備し、
前記特性変動量算出部は、前記第１モデルパラメータの一部のパラメータを変動させて前記変動量を算出する
半導体回路設計支援装置。
【請求項２１】
請求項１２から２０のいずれか１項に記載の半導体回路設計支援装置において、
前記デバイス特性は、トランジスタにおけるゲート電圧に対するドレイン電流特性である
半導体回路設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計支援方法に関し、特に、半導体デバイスのモデルパラメータを評価する方法、及びモデルパラメータを抽出する方法に関する。
【背景技術】
【０００２】
半導体回路の解析や設計を行う際、半導体デバイスの電気的特性（電流電圧特性や容量電圧特性）を計算するための解析式（デバイスモデル：以下、モデルと称す）が用いられる。精度の高い回路シミュレーションを行うためには、デバイスの電気的特性を精度良くシミュレーションできるモデルが必要となる。
【０００３】
モデルを作成するとき、デバイス特性の測定値（実測曲線）とモデルによるシミュレーション値との誤差が最小となるようにモデルパラメータが抽出される。このとき、回路設計に最適となるモデルを作成する（モデルパラメータを抽出する）ためには誤差の評価を適切に行う必要がある。
【０００４】
一例として、図１〜図６を参照して、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のドレイン電流Ｉｄの特定値の実測値とシミュレーション値との誤差評価について説明する。以下では、モデルＡ、Ｂ、Ｃのシミュレーション値と実測値との誤差評価について説明する。尚、モデルＡ、Ｂ、Ｃは、モデルパラメータを抽出するためのフィッティング処理（モデルパラメータ抽出処理）において検証対象となるモデルである。
【０００５】
図１は、ＭＯＳＦＥＴのゲート電圧に対するドレイン電流特性のシミュレーション値と実測値を示す特性図である。図２は、ＭＯＳＦＥＴのゲート電圧に対するドレイン電流特性のシミュレーション値と実測値を片対数表示で示す特性図である。図１及び図２を参照して、ゲート電圧Ｖｇが０［Ｖ］のオフ条件の場合、ドレイン電流Ｉｄは、単位ゲート幅あたり、１０−９〜１０−１２［μＡ／μｍ］と非常に小さい値を示す。一方、ドレイン電流Ｉｄは、ゲート電圧Ｖｇを増加させると、指数関数的に増加し、ゲート電圧Ｖｇが閾値電圧Ｖｔｈを超えると、１〜２次関数的に増加する。ゲート電圧Ｖｇが電源電圧であるオン条件では数百［μＡ／μｍ］となる。
【０００６】
図１及び図２に示されるように、モデルＡのシミュレーション値は、ゲート電圧Ｖｇが閾値電圧Ｖｔｈより低いオフ条件領域（Ｖｇ＜Ｖｔｈ）で、測定値との誤差が大きくなる。又、モデルＢのシミュレーション値は、ゲート電圧Ｖｇが閾値電圧Ｖｔｈより高いオン条件領域（Ｖｇ＞Ｖｔｈ）で、測定値との誤差が大きくなる。更に、モデルＢのシミュレーション値は、ゲート電圧Ｖｇ近傍で、測定値との誤差が大きくなる。
【０００７】
このように、モデル毎に、実測値との誤差が大きくなるゲート電圧Ｖｇの大きさは異なるため、誤差の評価方法によって異なるモデルが誤差の小さいモデルとして検出されてしまう。
【０００８】
誤差の評価方法としては、例えば、ドレイン電流の測定値をＩｄ，ｍｅａｓ（ｉ）、モデルの計算値をＩｄ，ｓｉｍ（ｉ）とすると、式（１）で示される絶対誤差ｅｒｒｏｒ（ｉ）や、式（２）で示される相対誤差ｅｒｒｏｒ（ｉ）がある。ただし、ｉはゲート電圧Ｖｇに例示される各バイアス条件を示す。
【数１】
2011215749.tif 000003
【数２】
2011215749.tif 000004
【数３】
2011215749.tif 000005
【０００９】
図３は、ＭＯＳＦＥＴのゲート電圧に対するドレイン電流特性のシミュレーション値と実測値との絶対誤差ｅｒｒｏｒ（ｉ）を示す図である。上述のように、ドレイン電流Ｉｄは、ゲート電圧Ｖｇが０［Ｖ］付近のとき非常に小さく、ゲート電圧Ｖｇの増加とともに指数関数的増加し、オン条件のとき１〜２次関数的に増加する。このため、絶対誤差ｅｒｒｏｒ（ｉ）は、ゲート電圧Ｖｇが０［Ｖ］付近からオフ条件の領域では小さい値を示し、ゲート電圧Ｖｇが増大しオン条件の領域では大きな値を示す。このため、絶対誤差ｅｒｒｏｒ（ｉ）で誤差評価を行うと、ドレイン電流Ｉｄが小さいオフ条件の領域における誤差は評価されず、オン条件における誤差が主に評価されることとなる。図３の一例では、モデルＡが、誤差の小さいモデルとして評価され、モデルＢが誤差の大きいモデルとして評価される。
【００１０】
図４は、ＭＯＳＦＥＴのゲート電圧に対するドレイン電流特性のシミュレーション値と実測値との相対誤差ｅｒｒｏｒ（ｉ）を示す図である。ドレイン電流Ｉｄは、ゲート電圧Ｖｇが０［Ｖ］付近では非常に小さい値を示すため、この付近の相対誤差ｅｒｒｏｒ（ｉ）は、大きな値を示す。一方、ゲート電圧Ｖｇが閾値電圧Ｖｔｈ以上のオン条件の領域では、ドレイン電流Ｉｄは大きくなるため、その相対誤差ｅｒｒｏｒ（ｉ）は小さな値を示す。このため、相対誤差ｅｒｒｏｒ（ｉ）で誤差評価を行うと、ドレイン電流Ｉｄが大きいオン条件の領域における誤差は評価されず、オフ条件における誤差が主に評価されることとなる。図４の一例では、モデルＢが、誤差の小さいモデルとして評価され、モデルＡは誤差の大きいモデルとして評価される。
【００１１】
このように、バイアス条件によって電気的特性が異なるため、評価対象の誤差によって過小に評価される領域が生じてしまう。例えば、絶対誤差で評価した場合、オフ条件の領域が過小評価されるため、オフ条件において相対誤差が大きいモデルＡが適切なモデルとして選択されてしまう。一方、相対誤差で評価した場合、オン条件の領域が過小評価されるため、オン条件において絶対誤差が大きいモデルＢが適切なモデルとして選択されてしまう。
【００１２】
このような問題は、式（３）及び図５に示すドレイン電流Ｉｄの対数値の絶対誤差（対数誤差）を評価した場合も同様に発生する。
【００１３】
一方、モデルを作成する際、式（４）に示す誤差の平均値ｔｏｔａｌ＿ｅｒｒｏｒ又は式（５）に示す誤差の二乗平均値ｔｏｔａｌ＿ｅｒｒｏｒの値が最小となるときのモデルパラメータが、最適なモデルパラメータとして抽出される。ただし、Ｎは、解析対象となるバイアス条件ｉの個数を示す。
【数４】
2011215749.tif 000006
【数５】
2011215749.tif 000007
【００１４】
しかし、上述したいずれの誤差の評価方法を用いても、一部のバイアス条件で誤差を適切に評価できないため、モデルの精度が低下する恐れがある。
【００１５】
このような問題を解決する技術が、例えば特開２００５−３８２１６に記載されている（特許文献１参照）。特許文献１では、バイアス条件毎に評価対象の誤差の算出方法を変更することで、評価方法の違いで過小評価されていた領域を他の評価方法により補完している。詳細には、バイアス条件ｉがＶｇ＜Ｖｔｈの場合、式（６）で示される誤差が評価され、バイアス条件ｊがＶｇ≧Ｖｔｈの場合、式（７）で示される誤差が評価される。このとき、モデルを作成する際に利用される誤差の平均値は、各バイアス条件ｉ、ｊにおける誤差の二乗平均として式（８）、（９）で表される。ただし、Ｎは、解析対象となるバイアス条件ｉ、ｊの個数を示す。
【数６】
2011215749.tif 000008
【数７】
2011215749.tif 000009
【数８】
2011215749.tif 000010
【数９】
2011215749.tif 000011
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−３８２１６
【非特許文献】
【００１７】
【非特許文献１】Ｍ．  Ｍｉｕｒａ  Ｍａｔｔａｕｓｃｈ，  ｅｔ  ａｌ．，“Ｕｎｉｆｉｅｄ  ｃｏｍｐｌｅｔｅ  ＭＯＳＦＥＴ  ｍｏｄｅｌ  ｆｏｒ  ａｎａｌｙｓｉｓ  ｏｆ  ｄｉｇｉｔａｌ  ａｎｄ  ａｎａｌｏｇ  ｃｉｒｃｕｉｔｓ”，  ＩＥＥＥ  Ｔｒａｎｓ．ＣＡＤ／ＩＣＡＳ，Ｖｏｌ．  １５，  Ｎｏ．  １，  ｐｐ．  １−７，  １９９６．１
【非特許文献２】Ｈ．  Ｓａｋａｍｏｔｏ，  ｅｔ  ａｌ．，  “Ａ  Ｄｉｓｃｒｅｔｅ  Ｓｕｒｆａｃｅ  Ｐｏｔｅｎｔｉａｌ  Ｍｏｄｅｌ  ｗｈｉｃｈ  Ａｃｃｕｒａｔｅｌｙ  Ｒｅｆｌｅｃｔｓ  Ｃｈａｎｎｅｌ  Ｄｏｐｉｎｇ  Ｐｒｏｆｉｌｅ  ａｎｄ  ｉｔｓ  Ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  Ｕｌｔｒａ−Ｆａｓｔ  Ａｎａｌｙｓｉｓ  ｏｆ  Ｒａｎｄｏｍ  Ｄｏｐａｎｔ  Ｆｌｕｃｔｕａｔｉｏｎ”，  Ｐｒｏｃ．  ｏｆ  ＳＩＳＰＡＤ  ２００９，  ｐｐ．  ９５−９８，  ２００９
【発明の概要】
【発明が解決しようとする課題】
【００１８】
図６は、特許文献１の方法によって評価される、モデルＡ、Ｂ、Ｃのシミュレーション値と測定値との誤差を示す図である。特許文献１の方法では、評価対象となる誤差は、閾値電圧Ｖｔｈを境として異なる方法で算出されているため、閾値電圧Ｖｔｈ付近不連続な値を示す。この場合、閾値Ｖｔｈ付近の誤差評価が適切に行われない。例えば、モデルＣのように、閾値電圧Ｖｔｈ付近で実測値との相対誤差が大きなモデルでも、閾値Ｖｔｈ付近の誤差が小さく評価されてしまうことがある。
【００１９】
このような評価に基づいてモデルパラメータの抽出が行われると、ゲート電圧Ｖｇが閾値電圧Ｖｔｈ近傍において、モデルの精度は低下してしまう。
【００２０】
又、式（８）に示す誤差の二乗平均値ｔｏｔａｌ＿ｅｒｒｏｒは、異なる方法で算出された誤差を用いているため、厳密には誤差の二乗平均値ではなく物理的に意味のない値となる。例えば、ｔｏｔａｌ＿ｅｒｒｏｒ＝０．１であったとしても、モデルによるシミュレーション値が、測定値に対して１０％の誤差があることを示すわけではない。
【００２１】
このため、生成されたモデルを回路設計で使用する場合に、モデルパラメータの抽出誤差を取り込むことが困難であり、回路設計でのマージンを過小又は過大に見積もることにつながる恐れがある。
【課題を解決するための手段】
【００２２】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００２３】
本発明による半導体回路の設計支援方法は、半導体デバイスのデバイスモデルとして、第１モデル（２２）と第２モデル（２２）の２つのモデルを記憶装置（１３）に記録するステップと、演算装置（１１）が、第１モデル（２２）を用いて、プロセスパラメータが変動したときのデバイス特性の変動量（１０２）を算出するステップと、演算装置（１１）が、第２モデル（２３）を用いて算出されたデバイス特性と実測値（２１）との誤差に対して、変動量（１０２）で規格化するステップと、演算装置（１１）が、規格化された誤差を用いて第２モデル（２３）に対する解析を行うステップを具備する。
【００２４】
又、本発明による半導体回路の設計支援方法では、解析を行うステップにおいて、演算装置（１１）は、規格化された誤差に対する評価を行うことが好ましい。
【００２５】
又、本発明による半導体回路の設計支援方法では、解析を行うステップにおいて、演算装置（１１）は、規格化された誤差の平均値が最小となるときの第２モデル（２３）のモデルパラメータを抽出し、記憶装置（１２）に記録することが好ましい。
【００２６】
本発明による半導体回路の設計支援方法は、コンピュータによって実行される設計支援プログラムによって実現されることが好ましい。
【００２７】
本発明による半導体回路の設計支援装置は、半導体デバイスのデバイスモデルとして、第１モデル（２２）と第２モデル（２３）の２つのモデルが記録される記憶装置（１３）と、演算装置（１１）とを具備する。演算装置（１１）は、特性変動量算出部（３２）と、解析部とを備える。特性変動量算出部（３２）は、第１モデル（２２）を用いて、プロセスパラメータが変動したときのデバイス特性の変動量（１０２）を算出する。解析部は、第２モデル（２３）を用いて算出されたデバイス特性と実測値（２１）との誤差に対して、変動量（１０２）で規格化し、規格化された誤差を用いて第２モデル（２３）に対する解析を行う。
【００２８】
解析部は、規格化された誤差に対する評価を行う特性誤差評価部（３３）を備えることが好ましい。
【００２９】
又、解析部は、規格化された誤差の平均値が最小となるときの第２モデル（２３）のモデルパラメータを抽出し、記憶装置（１３）に記録するモデルパラメータ抽出部（３４）備えることが好ましい。
【００３０】
本発明では、第１モデルによって得られた特性変動量で誤差を規格化して解析を行っている。このため、バイアス条件によらず同条件でモデルの解析を行うことができる。
【発明の効果】
【００３１】
本発明によれば、バイアス条件によらず、モデルに対する解析精度を向上できる。
【図面の簡単な説明】
【００３２】
【図１】図１は、ＭＯＳＦＥＴのゲート電圧に対するドレイン電流特性のシミュレーション値と実測値を示す特性図である。
【図２】図２は、ＭＯＳＦＥＴのゲート電圧に対するドレイン電流特性のシミュレーション値と実測値を片対数表示で示す特性図である。
【図３】図３は、ＭＯＳＦＥＴのゲート電圧に対するドレイン電流特性のシミュレーション値と実測値との絶対誤差を示す図である。
【図４】図４は、ＭＯＳＦＥＴのゲート電圧に対するドレイン電流特性のシミュレーション値と実測値との相対誤差を示す図である。
【図５】図５は、ＭＯＳＦＥＴのゲート電圧に対するドレイン電流特性のシミュレーション値と実測値との対数誤差を示す図である。
【図６】図６は、特許文献１の方法によって評価される、モデルＡ、Ｂ、Ｃのシミュレーション値と測定値との誤差を示す図である。
【図７】図７は、本発明による半導体回路設計支援装置の第１及び第２の実施の形態における構成を示す図である。
【図８】図８は、本発明による半導体回路設計支援装置の第１の実施の形態における機能ブロック図である。
【図９】図９は、本発明に係る第１モデルによる変動量シミュレーション結果の一例を示す図である。
【図１０】図１０は、ＭＯＳＦＥＴのゲート電圧に対するドレイン電流特性のシミュレーション値と実測値との対数誤差と、プロセス変動による特性変動の一例を示す図である。
【図１１】図１１は、本発明による評価方法において評価対象となる誤差の一例を示す図である。
【図１２】図１２は、本発明による半導体回路設計支援装置の第２の実施の形態における機能ブロック図である。
【図１３】図１３は、本発明による半導体回路設計支援装置の第３の実施の形態における構成を示す図である。
【図１４】図１４は、本発明による半導体回路設計支援装置の第３の実施の形態における機能ブロック図である。
【図１５】図１５は、本発明によるモデル抽出方法によって抽出されたモデルを利用したマージン設計の一例を示す図である。
【発明を実施するための形態】
【００３３】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。以下では、解析対象の半導体デバイスとしてＭＯＳＦＥＴを一例として、そのデバイスモデルに対して解析を行う半導体回路設計支援装置及び方法について説明する。又、本発明による解析内容として、モデル評価（第１の実施の形態）、モデルパラメータ抽出（第２の実施の形態）、マージン設計（第３の実施の形態）について説明する。
【００３４】
１．第１の実施の形態
図７から図１１を参照して、本発明による半導体回路設計支援装置１０（以下、設計支援装置１０と称す）の第１の実施の形態を説明する。第１の実施の形態では、用意されたモデルに対する評価を行う装置及び方法について説明する。
【００３５】
図７は、本発明による設計支援装置１０の第１の実施の形態における構成図である。設計支援装置１０は、バス１６を介して相互に接続されるＣＰＵ１１と、ＲＡＭ１２と、記憶装置１３と、入力装置１４と、出力装置１５とを具備する。記憶装置１３はハードディスクやメモリ等に例示される外部記憶装置である。又、入力装置１４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１１や記憶装置１３に出力する。出力装置１５は、モニタやプリンタに例示され、ＣＰＵ１１から出力されるモデルパラメータの評価結果をユーザに対し視認可能に出力する。
【００３６】
記憶装置１３は、特性測定値２１、第１モデル２２、第２モデル２３、変動量データ２４、設計支援プログラム３０を格納している。ＣＰＵ１１は、入力装置１４からの入力に応答して、記憶装置１３内の設計支援プログラム３０を実行し、半導体デバイスのモデルの評価を行う。この際、記憶装置１３からの各種データやプログラムはＲＡＭ１２に一時格納され、ＣＰＵ１１は、ＲＡＭ１２内のデータを用いて各種処理を実行する。
【００３７】
特性測定値２１は、実デバイスの電気的特性（電流電圧特性や容量電圧特性）を測定した結果である。例えば、図１、図２に示すような、様々な寸法のトランジスタのドレイン電流特性の測定値が特性測定値２１として記録される。
【００３８】
第１モデル２２は、半導体プロセスのパラメータに対応したモデルパラメータを変動したときに、デバイス条件に関係なく特性の変動量の予測精度が高いデバイスモデル（解析式）であることが好ましい。特性変動量の予測精度が高いとは、モデルパラメータ（例えば、酸化膜厚、チャネル不純物濃度、ゲート幅等）を変動させたときに、シミュレーションによる特性の変動量と実測変動量とが所定の範囲で一致することをいう。測定値と異なる値を算出するようなモデルは、第１モデル２２として利用できない。例えば、非特許文献１で提案されているモデル（ＨｉＳＩＭ）や非特許文献２で提案されているモデルを第１モデル２２として利用することが好ましい。
【００３９】
第２モデル２３は、回路設計や回路解析を行うために利用されるデバイスモデル（解析式）である。第２モデル２３としては、従来からあるモデルや第１モデル２２と同じモデルが利用できる。
【００４０】
変動量データ２４は、プロセスパラメータの変動幅を規定する情報である。変動量データ２４によって変動幅が規定されるプロセスパラメータは、例えば、ＭＯＳＦＥＴのゲート長Ｌ、ゲート幅Ｗ、酸化膜厚Ｔｏｘ、チャネル不純物濃度Ｎｓｕｂ等がある。変動量データ２４としては、予め測定されたプロセス（ゲート長Ｌ、ゲート幅Ｗ、酸化膜厚Ｔｏｘ）の変動幅、過去のプロセスの変動幅から想定されたチャネル不純物濃度Ｎｏｘの変動幅、予め行われたＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ  ＣＡＤ）シミュレーションから予測される不純物濃度Ｔｏｘの変動幅、あるいは、理論的に予測されるプロセスパラメータの変動幅が好適に設定される。
【００４１】
第１の実施の形態における設計支援プログラム３０は、ＣＰＵ１１によって実行されることで、図８に示す第１モデルパラメータ抽出部３１、特性変動量算出部３２、特性誤差評価部３３（モデル解析部）の各機能を実現する。
【００４２】
図８は、本発明による半導体回路設計支援装置の第１の実施の形態における機能ブロック図である。図８を参照して、設計支援プログラム３０によって実現される各機能について説明する。以下では、解析対象とする電気的特性をドレイン電流−ゲート電圧特性とし、バイアス条件をゲート電圧Ｖｇとして説明する。ただし、バイアス条件ｉは、基板電圧Ｖｂ、ドレイン電圧Ｖｄ、ソース電圧Ｖｓ、動作温度Ｔのいずれかでも構わない。
【００４３】
第１モデルパラメータ抽出部３１は、特性測定値２１と第１モデル２２のシミュレーション値とのフィッティング処理を行い、最適なモデルパラメータ（以下、第１モデルパラメータ１０１と称す）を抽出する。ここでは、第１モデル２２を使用し、主要なモデルパラメータのみを変動させて、最小二乗法やニュートン法、マルカート法等に例示されるアルゴリズムによって、第１モデルパラメータ１０１を抽出する。この際、主要なバイアス条件（例えばゲート電圧Ｖｇが０［Ｖ］、閾値電圧Ｖｔｈ、電源電圧である場合）に対して測定値とシミュレーション値のフィッティング処理が行われることが好適である。
【００４４】
例えば、第１モデルパラメータ抽出部３１は、主要パラメータのみを使用して、ゲート電圧Ｖｇが０［Ｖ］、閾値電圧Ｖｔｈ、電源電圧の３つのバイアス条件におけるデバイス特性（ドレイン電流特性）のフィッティングを行って第１モデルパラメータ１０１を抽出する。ここで、フィッティング対象となるバイアス条件は例示した３点に限らない。ただし、第１モデルパラメータ１０１の信頼度を向上させるためには、トランジスタがオフ状態となるバイアス条件、トランジスタの閾値電圧付近、トランジスタがオン状態となるバイアス条件の少なくとも３つのバイアス条件に対してフィッティング処理することが好適である。
【００４５】
第１モデルパラメータ１０１を抽出する際に使用される主要なパラメータは、例えば、ＭＯＳＦＥＴの酸化膜厚Ｔｏｘ、チャネル不純物濃度Ｎｓｕｂ、移動度μが好適である。
【００４６】
第１モデルパラメータ抽出部３１によって抽出される第１モデルパラメータ１０１は、デバイス（例えばトランジスタ）の製造条件に関する情報、寸法に関する情報、動作条件に関する情報等を含む。例えば、トランジスタの製造条件に関する情報は、ゲート電極及びゲート酸化膜、拡散層（ソース領域／ドレイン領域）の製造条件（イオン注入条件、拡散条件）に関する情報である。製造条件に関する情報として、キャリアの移動度μ、チャネル不純物濃度Ｎｓｕｂ、フラットバンド電圧Ｖｆｂが例示される。又、トランジスタの寸法（構成）に関する情報として、ゲート長Ｌ、ゲート幅Ｗ、酸化膜厚Ｔｏｘが例示される。更に、トランジスタの動作条件（バイアス条件）に関する情報として、基板電圧Ｖｂ、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、ソース電圧Ｖｓ、動作温度Ｔが例示される。
【００４７】
特性変動量算出部３２は、第１モデルパラメータ１０１と第１モデルを用いて、プロセスパラメータが変動したときの特性変動量をシミュレーションする。この際、特性変動量算出部３２は、変動量データ２４で規定された変動幅で、第１モデルパラメータにおけるプロセスパラメータを変動させる。変動させるプロセスパラメータは、ゲート長Ｌ、ゲート幅Ｗ、酸化膜厚Ｔｏｘ、チャネル不純物濃度Ｎｓｕｂが好適である。
【００４８】
特性変動量算出部３２は、変動前の第１モデルパラメータ１０１を用いたデバイス特性のシミュレーション値と、プロセスパラメータを所定の大きさだけを変動させた第１モデルパラメータ１０１を用いたシミュレーション値との差から特性変動量１０２を算出する。
【００４９】
図９及び図１０を参照して、半導体デバイスの電気的特性の特性変動量１０２を算出する方法の詳細を説明する。
【００５０】
ここでは先ず、特性変動量算出部３２は、バイアス条件ｉに対して、第１モデルパラメータ１０１（例えばゲート長Ｌ、ゲート幅Ｗ、酸化膜厚Ｔｏｘ、チャネル不純物濃度ｓｕｂ）を用いて第１モデル２２（ｓｉｍ１）を計算することにより、式（１０）及び図９で示されるドレイン電流Ｉｄ，ｔｙｐｉｃａｌ（ｉ）を算出する。
【数１０】
2011215749.tif 000012
【００５１】
次に、特性変動量算出部３２は、バイアス条件ｉに対して、第１モデルパラメータ１０１のうち、例えばゲート長Ｌ、ゲート幅Ｗ、酸化膜厚Ｔｏｘ、チャネル不純物濃度ｓｕｂのそれぞれを変動させたモデルパラメータを用いて、第１モデル２２（ｓｉｍ１）を計算し、変動させたパラメータ毎のドレイン電流を算出する。この際、特性変動量算出部３２は、ドレイン電流が増加するようにプロセスパラメータを変動させることが好適である。
【００５２】
ここでは、ゲート長ＬをΔＬだけ変動させたときのドレイン電流Ｉｄ，ｓｉｍ１（Ｌ−ΔＬ，Ｗ，Ｔｏｘ，Ｎｓｕｂ，ｉ）、ゲート幅ＷをΔＷだけ変動させたときのドレイン電流Ｉｄ，ｓｉｍ１（Ｌ，Ｗ＋ΔＷ，Ｔｏｘ，Ｎｓｕｂ，ｉ）、酸化膜厚ＴｏｘをΔＴｏｘだけ変動させたときのドレイン電流Ｉｄ，ｓｉｍ１（Ｌ−ΔＬ，Ｗ，Ｔｏｘ−ΔＴｏｘ，Ｎｓｕｂ，ｉ）、チャネル不純物濃度ＮｓｕｂをΔＮｓｕｂだけ変動させたときのドレイン電流Ｉｄ，ｓｉｍ１（Ｌ，Ｗ，Ｔｏｘ，Ｎｓｕｂ−ΔＮｓｕｂ，ｉ）が算出される。そして、特性変動量算出部３２は、変動させたパラメータ毎のドレイン電流の対数値とドレイン電流Ｉｄ，ｔｙｐｉｃａｌ（ｉ）の対数値との差を、変動させたパラメータ毎の特性変動量として算出する。この計算結果は、式（１１）〜式（１４）で示される。又、一例として、チャネル不純物濃度ＮｓｕｂをΔＮｓｕｂだけ変動したときの特性変動量（ドレイン電流変動量）“ΔＩｄ，ΔＮｓｕｂ”を図９に示す。
【数１１】
2011215749.tif 000013
【数１２】
2011215749.tif 000014
【数１３】
2011215749.tif 000015
【数１４】
2011215749.tif 000016
【００５３】
特性変動量算出部３２は、変動させたパラメータ毎の特性変動量の二乗和の二乗根を特性変動量１０２“ΔＩｄ（ｉ）”として算出する。この計算結果は式（１５）で示される。
【数１５】
2011215749.tif 000017
【００５４】
上述の一例では、変動するプロセスパラメータをゲート長Ｌ、ゲート幅Ｗ、酸化膜厚Ｔｏｘ、チャネル不純物濃度Ｎｓｕｂとしたが、他のパラメータを変動させても構わない。又、変動させるパラメータの組み合わせは任意に設定できる。更に、特性変動量１０２を算出する際、変動量データ２４を用いず、ユーザによって入力される任意の値によって変動量が決められても構わない。
【００５５】
上述の特性変動量１０２の計算は、デバイス条件ｉに対して実施される。例えば、図１０に示すように、ゲート電圧Ｖｇ＝０［Ｖ］〜電源電圧１．５［Ｖ］までの範囲内の所定のゲート電圧Ｖｇに対して特性変動量１０２“ΔＩｄ（ｉ）”が算出される。
【００５６】
特性誤差評価部３３は、第２モデル２３によるデバイス特性の計算値と特性測定値２１との誤差を評価し、評価結果を出力装置１５に出力する。この際、特性誤差評価部３３は、第２モデル２３によるデバイス特性の計算値と特性測定値２１との誤差を特性変動量１０２で規格化して評価する。
【００５７】
詳細には、特性誤差評価部３３は、式（１６）に示すように、第２モデル２３（ｓｉｍ２）による特性計算値（ここではドレイン電流Ｉｄ，ｓｉｍ２（ｉ）と特性測定値２１のそれぞれの対数値の差を特性変動量１０２“ΔＩｄ（ｉ）”で割った（除算した）値を、バイアス条件ｉにおける誤差ｅｒｒｏｒ（ｉ）として算出する。尚、変動させたパラメータ毎の特性変動量や、誤差ｅｒｒｏｒ（ｉ）は対数を取らずに算出されても良い。
【数１６】
2011215749.tif 000018
【００５８】
図１１は、本発明による評価方法において評価対象となる誤差ｅｒｒｏｒ（ｉ）の一例を示す図である。図１１を参照して、特性誤差評価部３３は、基準範囲３００内に、誤差ｅｒｒｏｒ（ｉ）が収まるモデルＤを回路解析に利用できる適正なモデルとして判定する。又、誤差ｅｒｒｏｒが基準範囲３００外となるモデルＡ、Ｂ、Ｃは回路解析に利用できない不適正なモデルとして判定される。基準範囲３００は、評価対象となる第２モデル２３毎に設定されることが好適である。
【００５９】
あるいは、特性誤差評価部３３は、バイアス条件ｉにおける誤差ｅｒｒｏｒの二乗平均を平均誤差ｔｏｔａｌ＿ｅｒｒｏｒとして、モデルの評価に利用してもよい。この場合、平均誤差ｔｏｔａｌ＿ｅｒｒｏｒは式（１７）及び式（１８）で示される。ただし、Ｎは、解析対象となるバイアス条件ｉの個数を示す。
【数１７】
2011215749.tif 000019
【数１８】
2011215749.tif 000020
【００６０】
この場合、特性誤差評価部３３は、平均誤差ｔｏｔａｌ＿ｅｒｒｏｒが基準値以下である場合、評価対象の第２モデル２３を回路解析に利用できる適正なモデルとして判定する。一方、平均誤差ｔｏｔａｌ＿ｅｒｒｏｒが基準値を超える場合、評価対象の第２モデル２３は回路解析に利用できない不適正なモデルとして判定される。尚、平均誤差ｔｏｔａｌ＿ｅｒｒｏｒは、二乗平均に限らず平均値でも良い。
【００６１】
又、特性誤差評価部３３は、平均誤差ｔｏｔａｌ＿ｅｒｒｏｒが、第２モデル２３と特性測定値２１とがフィッティングしたときの値（誤差の最小値）であるか否かを評価結果として出力してもよい。この際、平均誤差ｔｏｔａｌ＿ｅｒｒｏｒが最小値を示す場合、検証した第２モデル２３のモデルパラメータは、回路解析や回路設計に利用できるモデルパラメータとして評価される。
【００６２】
以上のように、本発明による設計支援装置１０では、モデルによる特性シミュレーション結果と測定値との誤差を、特性変動の予測精度が高い第１モデル２２によってシミュレーションされた特性変動量で規格化している。本発明において評価対象となる誤差は、トランジスタのオフ条件からオン条件まで、同じ基準で規格化されているため、バイアス条件に応じて評価が偏重されることはない。又、式（１７）で示される平均誤差ｔｏｔａｌ＿ｅｒｒｏｒは、プロセス変動による特性変動量に対する誤差の大きさを示す。例えば、平均誤差ｔｏｔａｌ＿ｅｒｒｏｒが１０％である場合、どのようなバイアス条件ｉであっても、第２モデル２３によるシミュレーション値と特性測定値２１との誤差が、プロセス変動によるデバイス特性の変動幅に対して１０％であることを示す。
【００６３】
又、本発明は、ドレイン電流の誤差評価のみならず、ドレイン電流の微係数であるＧＭ（相互コンダクタンス）やＧＤＳ（ドレインコンダクタンス）、あるいは基板バイアスに対する微係数であるＧＭＢＳ（相互コンダクタンス）のばらつき評価にも利用できる。
【００６４】
２．第２の実施の形態
図１２を参照して、本発明による設計支援装置１０の第２の実施の形態を説明する。第１の実施の形態では、用意された第２モデル２３のシミュレーション結果と特性測定値２１との誤差を検証する装置及び方法について説明した。第２の実施の形態では、この検証結果を用いて、回路解析等に利用可能な適正なパラメータを抽出する装置及び方法について説明する。
【００６５】
以下では、第１の実施の形態と異なる構成及び動作について説明する。図１２は、本発明による設計支援装置１０の第２の実施の形態における機能ブロック図である。図１２を参照して、第２の実施の形態における設計支援プログラム３０は、第１の実施の形態における特性誤差評価部３３に替えて、第２モデルパラメータ抽出部３４の機能（解析部）を実現する。その他の構成及び動作は、第１の実施の形態と同様である。すなわち、第２の実施の形態における設計支援装置１０においても、第１の実施の形態と同様に第１モデルパラメータ１０１の抽出及び特性変動量１０２の算出が行われる。
【００６６】
第２モデルパラメータ抽出部３４は、特性測定値２１と第２モデル２３のシミュレーション値とのフィッティング処理を行い、最適なモデルパラメータ（以下、第２モデルパラメータ１００と称す）を抽出する。第２モデルパラメータ抽出部３４は、第２モデル２３を使用し、モデルパラメータを変動させて、最小二乗法やニュートン法、マルカート法等に例示されるアルゴリズムによって、第２モデルパラメータ１００を抽出する。この際、フィッティング処理において評価される誤差は、第１の実施の形態における特性誤差評価部３３と同様に、特性変動量１０２によって規格化されている。
【００６７】
詳細には、第２モデルパラメータ抽出部３４は、式（１７）及び式（１８）に示された、特性変動量１０２によって規格化された平均誤差ｔｏｔａｌ＿ｅｒｒｏｒが最小となるまでフィッティング処理を行い、平均誤差ｔｏｔａｌ＿ｅｒｒｏｒが最小となるときのモデルパラメータを第２モデルパラメータ１００として抽出する。抽出された第２モデルパラメータ１００は、対応する第２モデル２３に対応付けられて記憶装置１３に記録される。
【００６８】
第２モデルパラメータ抽出部３４によって抽出される第２モデルパラメータ１００は、デバイス（例えばトランジスタ）の製造条件に関する情報、寸法に関する情報、動作条件に関する情報等を含む。例えば、トランジスタの製造条件に関する情報は、ゲート電極及びゲート酸化膜、拡散層（ソース領域／ドレイン領域）の製造条件（イオン注入条件、拡散条件）に関する情報である。製造条件に関する情報として、キャリアの移動度μチャネル不純物濃度Ｎｓｕｂ、フラットバンド電圧Ｖｆｂが例示される。又、トランジスタの寸法（構成）に関する情報として、ゲート長Ｌ、ゲート幅Ｗ、酸化膜厚Ｔｏｘが例示される。更に、トランジスタの動作条件（バイアス条件）に関する情報として、基板電圧Ｖｂ、ゲート電圧Ｖｇ、ドレイン電圧Ｖｄ、ソース電圧Ｖｓ、動作温度Ｔが例示される。
【００６９】
以上のように、本実施の形態における設計支援装置１０では、特性変動の予測精度が高い第１モデル２２によってシミュレーションされた特性変動量で規格化した誤差を用いて、モデルパラメータの抽出を行っている。本発明では、フィッティング処理で利用される誤差は、トランジスタのオフ条件からオン条件まで、同じ基準で規格化されている。このため、バイアス条件に応じて誤差評価が偏重されることなくモデルパラメータの抽出が可能となる。このため、本発明によれば、バイアス条件によらず、精度の高いモデルパラメータを抽出することができる。
【００７０】
又、式（１７）で示される平均誤差ｔｏｔａｌ＿ｅｒｒｏｒは、プロセス変動による特性変動量に対する誤差の大きさを示す。例えば、平均誤差ｔｏｔａｌ＿ｅｒｒｏｒが１０％である場合、どのようなバイアス条件ｉであっても、第２モデル２３によるシミュレーション値と特性測定値２１との誤差は、プロセス変動によるデバイス特性の変動幅に対して１０％となる。この場合、第２モデルパラメータ１００の抽出誤差が、プロセス変動によるデバイス特性の変動幅に対して１０％であることを示す。すなわち、本発明によるモデルパラメータ抽出方法によって抽出された第２モデルパラメータを用いることで、パラメータの抽出誤差を考慮した回路解析や回路設計を行うことができる。
【００７１】
３．第３の実施の形態
図１３から図１５を参照して、本発明による設計支援装置１０の第３の実施の形態を説明する。第１の実施の形態では、用意された第２モデル２３のシミュレーション結果と特性測定値２１との誤差を検証する装置及び方法について説明した。第３の実施の形態では、この検証結果を用いてマージン設計を行う装置及び方法について説明する。
【００７２】
以下では、第１の実施の形態と異なる構成及び動作について説明する。図１３は、本発明による設計支援装置１０の第３の実施の形態における構成を示す図である。図１４は、本発明による設計支援装置１０の第３の実施の形態における機能ブロック図である。図１３及び図１４を参照して、第３の実施の形態における記憶装置１３にはコーナーモデル２５が格納され、設計支援プログラム３０は、第１の実施の形態における特性誤差評価部３３に替えて、特性誤差算出部３５とマージン設計部３６の機能（解析部）を実現する。その他の構成及び動作は、第１の実施の形態と同様である。すなわち、第３の実施の形態における設計支援装置１０においても、第１の実施の形態と同様に第１モデルパラメータ１０１の抽出及び特性変動量１０２の算出が行われる。ただし、第２モデル２３は、回路解析や回路設計に使用可能な適正なモデルパラメータが設定されているものとする。
【００７３】
特性誤差算出部３５は、第２モデル２３によるデバイス特性の計算値と特性測定値２１との誤差を算出し、当該誤差を特性変動量１０２で規格化した特性誤差１０３を出力する。
【００７４】
詳細には、特性誤差算出部３５は、式（１６）に示すように、第２モデル２３（ｓｉｍ２）による特性計算値（ここではドレイン電流Ｉｄ，ｓｉｍ２（ｉ）と特性測定値２１のそれぞれの対数値の差を特性変動量１０２ΔＩｄ（ｉ）で割った値を、各バイアス条件ｉにおける誤差ｅｒｒｏｒ（ｉ）として算出する。
【００７５】
又、特性誤差算出部３５は、各バイアス条件ｉにおける誤差ｅｒｒｏｒの二乗平均を平均誤差ｔｏｔａｌ＿ｅｒｒｏｒとして、モデルの評価に利用してもよい。この場合、平均誤差ｔｏｔａｌ＿ｅｒｒｏｒは式（１７）及び式（１８）で示される。特性誤差算出部３５は、平均誤差ｔｏｔａｌ＿ｅｒｒｏｒを特性誤差１０３としてマージン設計部３６に出力する。
【００７６】
マージン設計部３６は、コーナーモデル２５と特性誤差１０３とを用いて半導体デバイス（例示：ＭＯＳＦＥＴ）のマージン設計を行う。
【００７７】
図１５を参照して、本発明によるマージン設計方法の詳細を説明する。図１５は、本発明によるモデル抽出方法によって抽出されたモデルを利用したマージン設計の一例を示す図である。図１５では、ＣＭＯＳにおけるＰチャネル型ＭＯＳトランジスタのオン電流Ｉｏｎ＿ｐをＹ軸、Ｎチャネル型ＭＯＳトランジスタのオン電流Ｉｏｎ＿ｎをＸ軸とし、最も少ない遅延量の電流値（ＦＡＳＴ）をＦ、最も遅延量の大きい電流値（ＳＬＯＷ）をＳとする。コーナーモデルは、オン電流Ｉｏｎ＿ｐ及びオン電流Ｉｏｎ＿ｎのそれぞれに対応するＦとＳの組み合わせ、すなわちＦＦ、ＦＳ、ＳＳ、ＳＦを結ぶ直線で囲まれた領域で表される。尚、図１５に示すコーナーモデルは、トランジスタのオン電流で表現しているが、他のパラメータ（トランジスタの閾値電圧）で表現されてもよい。
【００７８】
マージン設計部３６は、先ず特性測定値２１から抽出したモデルをｔｙｐｉｃａｌモデル２００として設定する。次にマージン設計部３６は、ｔｙｐｉｃａｌモデル２００に対し、プロセス変動による特性変動量を考慮した第１コーナーモデル２０１を生成又はコーナーモデル２５から抽出する。ここでは、コーナーＦＦ１、ＦＳ１、ＳＳ１、ＳＦ１で囲まれた第１コーナーモデル２０１が生成される。続いてマージン設計部３６は、第１コーナーモデル２０１のコーナーＦＦ１、ＦＳ１、ＳＳ１、ＳＦ１を特性誤差１０３（平均誤差ｔｏｔａｌ＿ｅｒｒｏｒ）に応じた大きさで拡張（又は縮小）し、第２コーナーモデル２０２を生成する。これにより、第２コーナーモデル２０２の各コーナーＦＦ２、ＦＳ２、ＳＳ２、ＳＦ２は、ｔｙｐｉｃａｌモデル２００に対してプロセス変動による特性変動分と、プロセス変動による特性変動量に対する誤差分を加味したコーナーとなる。第２コーナーモデル２０２は、マージン設計で利用するコーナーモデル２５として記憶装置１３に記録される。
【００７９】
すなわち、第２コーナーモデル２０２のオン電流（Ｉｏｎ＿ｎ、Ｉｏｎ＿ｐ）は、第１コーナーモデル２０１のオン電流に対する特性誤差１０３分（プロセス変動による特性変動分に対する誤差）だけ、第１コーナーモデル２０１のオン電流に追加された値となる。例えば、特性誤差１０３（平均誤差ｔｏｔａｌ＿ｅｒｒｏｒ）が１０％であり、第１コーナーモデル２０１のオン電流（Ｉｏｎ＿ｎ、Ｉｏｎ＿ｐ）がｔｙｐｉｃａｌモデル２００の±３０％である場合、第２コーナーモデル２０２のオン電流は、ｔｙｐｉｃａｌモデル２００の±３３％となる。
【００８０】
あるいは、特性誤差１０３（平均誤差ｔｏｔａｌ＿ｅｒｒｏｒ）が１０％であり、第１コーナーモデル２０１の閾値電圧Ｖｔｈがｔｙｐｉｃａｌモデル２００に対して±５０［ｍＶ］である場合、第２コーナーモデル２０２の閾値電圧Ｖｔｈは、ｔｙｐｉｃａｌモデル２００に対して±５５［ｍＶ］となる。
【００８１】
更に、特性誤差１０３（平均誤差ｔｏｔａｌ＿ｅｒｒｏｒ）が１０％であり、第１コーナーモデル２０１のオフ条件における電流値がｔｙｐｉｃａｌモデル２００に対してｅｘｐ（±３）＝０．０５倍／２０倍である場合、第２コーナーモデル２０２のオフ条件における電流値は、ｔｙｐｉｃａｌモデル２００に対してｅｘｐ（±３．３）＝０．０３７倍／２７倍となる。
【００８２】
第２の実施の形態と第３の実施の形態とを組み合わせると、第２モデルパラメータ１００を抽出するときの平均誤差ｔｏｔａｌ＿ｅｒｒｏｒが特性誤差１０３として利用される。この場合、第２コーナーモデル２０２は、ｔｙｐｉｃａｌモデル２００に対し、プロセス変動による特性変動分と、第２モデルパラメータ１００の抽出誤差とを加えたモデルとなる。すなわち、本発明では、モデルパラメータの抽出誤差を考慮したプロセス変動に対するマージン設計が可能となる。
【００８３】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。第１の実施の形態から第３の実施の形態の設計支援装置１０及び解析、設計方法は、技術的に可能な範囲で組み合せることができる。上述の実施の形態では、電子デバイスとしてＭＯＳＦＥＴを一例として説明したが、例えばダイオード、ショットキ・バリア・ダイオードＭＯＳＦＥＴ、トランジスタ、ジャンクションＦＥＴ、ａ−Ｓｉ  ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、ｐｏｌｙ−Ｓｉ  ＴＦＴ、バイポーラトランジスタ等にも同様に適用できる。
【００８４】
又、上述の実施の形態では、ドレイン電流−ゲート電圧特性についての誤差評価やこれを用いたモデルパラメータの抽出方法を説明したが、これに限らず、ゲートリーク電流特性、ゲート容量特性、基板電流特性やノイズ特性についてのモデル誤差評価や、これを用いたモデルパラメータの抽出、マージン設計を行っても良い。ただし、本発明は、バイアス条件によって特性が変動するようなドレイン電流特性やノイズ特性に適用することが好適である。又、ドレイン電流特性以外の電気的特性について評価及びパラメータ抽出を行う場合、特性変動量１０２を算出するときに使用する第１モデル２２は、それぞれの特性に対して変動予測精度が高いモデルが選択されることは言うまでもない。
【符号の説明】
【００８５】
１０：設計支援装置
１１：ＣＰＵ
１２：ＲＡＭ
１３：記憶装置
１４：入力装置
１５：出力装置
１６：バス
２１：特性測定値
２２：第１モデル
２３：第２モデル
２４：変動量データ
２５：コーナーモデル
３０：設計支援プログラム
３１：第１モデルパラメータ抽出部
３２：特性変動量算出部
３３：特性誤差評価部
３４：第２モデルパラメータ抽出部
３５：特性誤差算出部
３６：マージン設計部
１００：第２モデルパラメータ
１０１：第１モデルパラメータ
１０２：特性変動量
１０３：特性誤差
２００：ｔｙｐｉｃａｌモデル
２０１：第１コーナーモデル
２０２：第２コーナーモデル
３００：基準範囲
【図１】
2011215749.tif 000021
【図２】
2011215749.tif 000022
【図３】
2011215749.tif 000023
【図４】
2011215749.tif 000024
【図５】
2011215749.tif 000025
【図６】
2011215749.tif 000026
【図７】
2011215749.tif 000027
【図８】
2011215749.tif 000028
【図９】
2011215749.tif 000029
【図１０】
2011215749.tif 000030
【図１１】
2011215749.tif 000031
【図１２】
2011215749.tif 000032
【図１３】
2011215749.tif 000033
【図１４】
2011215749.tif 000034
【図１５】
2011215749.tif 000035