(57)【要約】【課題】ビット数の増加に伴うスイッチ数の増加を抑制し、面積の増大を防止することができるＤ−Ａ変換回路を提供すること。【解決手段】本発明の一態様に係るＤ−Ａ変換回路は、抵抗ストリング１９０、第１選択回路１９１、アンプ回路１９２、第２選択回路１９３、第３選択回路１９４を備える。抵抗ストリング１９０は、上限電圧、下限電圧、中間電圧を含む複数の電圧を生成する。第１選択回路１９１は、下位ビットに応じて、複数の電圧のうちの中間電圧以下の第１電圧を選択して出力する。第２選択回路１９３は、上位ビットに応じて、複数の電圧のうちの中間電圧以上の電圧又は低位電源電圧のいずれかを選択して第２電圧を出力する。第３選択回路１９４は、上位ビットに応じて、下限電圧又は低位電源電圧を選択して第３電圧を出力する。アンプ回路１９２は、第１電圧と第２電圧とを加算し、第３電圧を減算して、出力電圧を出力する。【選択図】図１
2011040904.tif 000002
【特許請求の範囲】
【請求項１】
上限電圧、下限電圧及び前記上限電圧と前記下限電圧との間の中間電圧を含む複数の電圧を生成する抵抗ストリングと、
下位ビットに応じて、前記複数の電圧のうちの前記中間電圧以下の第１電圧を選択して出力する第１選択回路と、
上位ビットに応じて、前記複数の電圧のうちの前記中間電圧以上の電圧又は低位電源電圧のいずれかを選択して第２電圧を出力する第２選択回路と、
前記上位ビットに応じて、前記下限電圧又は低位電源電圧を選択して第３電圧を出力する第３選択回路と、
前記第１電圧と前記第２電圧とを加算し、前記第３電圧を減算して、出力電圧を出力するアンプ回路と、
を備えるＤ−Ａ変換回路。
【請求項２】
上限電圧、下限電圧及び前記上限電圧と前記下限電圧との間の中間電圧を含む複数の電圧を生成する抵抗ストリングと、
下位ビットに応じて、前記複数の電圧のうちの前記中間電圧以下の第１電圧を選択して出力する第１選択回路と、
上位ビットに応じて、前記複数の電圧のうちの前記中間電圧以上の電圧又は低位電源電圧のいずれかを選択して第２電圧を出力する第２選択回路と、
前記第１電圧と前記第２電圧とを加算して、出力電圧を出力するアンプ回路と、
を備えるＤ−Ａ変換回路。
【請求項３】
前記中間電圧は、前記上限電圧と前記下限電圧の中間の電圧であることを特徴とする請求項１又は２に記載のＤ−Ａ変換回路。
【請求項４】
前記中間電圧は、下位中間電圧、前記下位中間電圧よりも高い中位中間電圧、前記中位中間電圧よりも高い上位中間電圧を含み、
前記第１選択回路は、前記複数の電圧のうちの前記下位中間電圧以下の電圧を前記第１電圧として出力し、
前記第２選択回路は、前記上位中間電圧、前記中位中間電圧、前記下位中間電圧及び前記低位電源電圧のいずれかを前記第２電圧として出力することを特徴とする請求項１に記載のＤ−Ａ変換回路。
【請求項５】
前記中位中間電圧は、前記上限電圧と前記下限電圧の中間の電圧であり、
前記上位中間電圧は、前記中位中間電圧と前記上限電圧の中間の電圧であり、
前記下位中間電圧は、前記中位中間電圧と前記下限電圧の中間の電圧であることを特徴とする請求項４に記載のＤ−Ａ変換回路。
【請求項６】
前記下位ビットは、最上位ビット以外のビットであり、
前記上位ビットは、最上位ビットであることを特徴とする請求項１〜５のいずれか１項に記載のアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ−Ａ変換回路に関し、特に抵抗ストリング・スイッチングツリー型のＤ−Ａ変換回路に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラ等に使用される液晶表示パネルは、大画面化（狭額縁化）、２６万色（６ビットＲＧＢ）から１６７７万色（８ビットＲＧＢ）のような多色化（多階調化）が進んでいる。また、この液晶表示パネルは、低電圧化の傾向にある。
【０００３】
液晶パネルの多色化、低電圧化が進むことにより、１階調あたりの液晶印加電圧は小さくなる。つまり、隣の階調との差が小さくなることから、液晶印加電圧の小さなずれが画質に影響を与えることになる。
【０００４】
ここで、画質性能のひとつであるフリッカについて、ライン反転表示方式（ソース出力及びコモン出力がラインごとに反転する方式）の液晶表示パネルで考える。図５に、ソース及びコモンの出力波形が示される。ソース出力２０とコモン出力２１の電位差が液晶に印加される。ライン反転表示方式では、ソース出力２０とコモン出力２１の極性が１ライン毎に反転する。
【０００５】
コモン電圧の振幅２３及びコモンセンター電圧（ＤＣ値）２２を調整することにより、色及びフリッカが最適に調整される。この電圧の調整ステップは、１階調あたりの液晶印加電圧が小さいほど小さくする必要がある。
【０００６】
図６に示すように、コモン電圧の振幅２３は液晶表示パネル駆動ＩＣ１１内のＤ−Ａ変換回路１３内で、センター電圧２２はＤ−Ａ変換回路１４内で生成される。このため、多色、低電圧の液晶表示パネル駆動用ＩＣには、より小さいステップでコモン電圧の振幅２３及びセンター電圧（ＤＣ値）２２の設定が可能な多ビットのＤ−Ａ変換回路を搭載することが望まれている。従来は７ビット程度であったが、近年は８ビット以上の要求がある。また、狭額縁化やコストの面から、さらなる小型化も重要となる。
【０００７】
図７は、特許文献１に記載の基準電圧発生回路を元にした抵抗ストリング・スイッチングツリー型の３ビットＤ−Ａ変換回路である。説明を容易にするため実際のコモン電圧生成用Ｄ−Ａ変換回路よりも少ないビット数の回路となっている。
【０００８】
本回路は、抵抗ストリング９０、選択回路９１、アンプ回路９２を備える。抵抗ストリング９０は、基準電圧ＶＲＥＦ３１から所望の上限電圧ＶＴＯＰ３２と下限電圧ＶＢＴＭ４０を生成し、その間を８等分して電圧Ｖ３３〜Ｖ３９を得るものである。選択回路９１は、デジタル入力データＤ［２：０］に応じて、抵抗ストリング９０から取り出したアナログ電圧Ｖ３３〜Ｖ３９を選択し、アナログ電圧Ｖ４１として出力する。アンプ回路９２は、選択したアナログ電圧Ｖ４１を増幅（本回路の場合は２倍となる）して、出力電圧ＶＯＵＴ４７として出力する。
【０００９】
選択回路９１は、トーナメントに配置されたスイッチＳＷ５０〜ＳＷ６３を備える。デジタル入力データＤ［２：０］により、選択回路９１の１つの経路のみがＯＮとなりアナログ電圧Ｖ４１が出力される。アンプ回路９２はオペアンプＡＭＰ７４と抵抗Ｒ８０、Ｒ８１を備えている。アンプ回路９２の増幅度は、抵抗Ｒ８０、Ｒ８１で決定される。
【００１０】
基準電圧ＶＲＥＦ３１＝５Ｖ、デジタルデータとしてＤ［２：０］＝（１，０，０）が与えられているときの動作を考えると次のようになる。基準電圧ＶＲＥＦ３１が抵抗ストリング９０によって分圧されることにより、上限電圧ＶＴＯＰ３２及び下限電圧ＶＢＴＭ４０が生成される。上限電圧ＶＴＯＰ３２から下限電圧ＶＢＴＭ４０を８等分した電圧Ｖ３３〜Ｖ３９が各タップから引き出される。
【００１１】
抵抗ストリング９０は１０個の抵抗を備え、それぞれが図７に示す値を取るものとすると、上限電圧ＶＴＯＰ３２、下限電圧ＶＢＴＭ４０、電圧ステップＶＳＴＥＰは以下のようになる。
ＶＴＯＰ３２＝（５．５・Ｒ）／（１０・Ｒ）×５Ｖ＝２．７５Ｖ
ＶＢＴＭ４０＝（１．５・Ｒ）／（１０・Ｒ）×５Ｖ＝０．７５Ｖ
ＶＳＴＥＰ＝（ＶＴＯＰ３２−ＶＢＴＭ４０）／８＝２Ｖ／８＝０．２５Ｖ
【００１２】
Ｄ［２：０］＝（１，０，０）が入力された場合、ＳＷ５０、ＳＷ５２、ＳＷ５４、ＳＷ５６、ＳＷ５８、ＳＷ６０、ＳＷ６３がＯＮ、ＳＷ５１、ＳＷ５３、ＳＷ５５、ＳＷ５７、ＳＷ５９、ＳＷ６１、ＳＷ６２がＯＦＦとなり、電圧Ｖ３５が選択されアナログ電圧Ｖ４１として出力される。アナログ電圧Ｖ４１はアンプ回路９２により２倍に増幅され出力電圧ＶＯＵＴ４７として出力される。
【００１３】
アナログ電圧Ｖ４１、出力電圧は、以下の式により求められる。
Ｖ４１＝ＶＢＴＭ４０＋ＶＳＴＥＰ×５＝０．７５＋０．２５×５＝２．０Ｖ
ＶＯＵＴ４７＝Ｖ４１×２＝２．０Ｖ×２＝４．０Ｖ
【００１４】
デジタル入力データがＤ［２：０］＝（０，０，０）〜（１，１，１）のときを考えると出力電圧ＶＯＵＴ４７は以下のように表される。
ＶＯＵＴ４７＝（ＶＢＴＭ＋ＶＳＴＥＰ×（ｎ＋１））×２    （ｎ＝０〜７）
図８にデジタル入力データに対応する、アナログ電圧Ｖ４１、出力電圧Ｖ４７を示す。
【００１５】
さらに、ｍビットのＤ−Ａ変換回路の場合を考えると、以下のようになる。
ＶＳＴＥＰ＝（ＶＴＯＰ−ＶＢＴＭ）／２ｍ
ＶＯＵＴ＝（ＶＢＴＭ＋ＶＳＴＥＰ×（ｎ＋１））×２    （ｎ＝０〜２ｍ−１）
【００１６】
上述したように、多色、低電圧の液晶表示パネル駆動用ＩＣには、より小さいステップでコモン電圧の設定が可能な多ビットのＤ−Ａ変換回路を搭載することが望まれるが、図７に記載の回路ではデジタル入力データに応じてトーナメントに配置されたスイッチにより抵抗ストリングで生成したアナログ電圧を選択するため、ビット数が増加すると電圧選択回路のスイッチ数が増加する。これによりチップサイズが大きくなり、狭額縁化への対応及びコスト面での問題が生じる。ｍビットＤ−Ａ変換回路の場合、電圧選択回路のスイッチ数は以下の式で表される。
２ｍ＋２（ｍ−１）＋２（ｍ−２）＋・・・＋２１個
【００１７】
例えば、７ビットＤ−Ａ変換回路の場合は２５４個、８ビットＤ−Ａ変換回路の場合は５１０個となり、２５６個のスイッチ数の差が生じるため、電圧選択回路の面積は約２倍となる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平１−１７５３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
このように、特許文献１に記載の基準電圧発生回路に基づいた抵抗ストリング・スイッチングツリー型のＤ−Ａ変換回路では、ビット数の増加に伴ってスイッチ数が増加し、面積が増大するという問題がある。
【課題を解決するための手段】
【００２０】
本発明の一態様に係るＤ−Ａ変換回路は、抵抗ストリング、第１選択回路、アンプ回路、第２選択回路、第３選択回路を備える。抵抗ストリングは、上限電圧、下限電圧、中間電圧を含む複数の電圧を生成する。第１選択回路は、下位ビットに応じて、複数の電圧のうちの中間電圧以下の第１電圧を選択して出力する。第２選択回路は、上位ビットに応じて、複数の電圧のうちの中間電圧以上の電圧又は低位電源電圧のいずれかを選択して第２電圧を出力する。第３選択回路は、上位ビットに応じて、下限電圧又は低位電源電圧を選択して第３電圧を出力する。アンプ回路は、第１電圧と第２電圧とを加算し、第３電圧を減算して、出力電圧を出力する。
【００２１】
本発明の一態様に係るＤ−Ａ変換回路は、抵抗ストリング、第１選択回路、アンプ回路、第２選択回路を備える。抵抗ストリングは、上限電圧、下限電圧、中間電圧を含む複数の電圧を生成する。第１選択回路は、下位ビットに応じて、複数の電圧のうちの中間電圧以下の第１電圧を選択して出力する。第２選択回路は、上位ビットに応じて、複数の電圧のうちの中間電圧以上の電圧又は低位電源電圧のいずれかを選択して第２電圧を出力する。アンプ回路は、第１電圧と第２電圧とを加算して、出力電圧を出力する。これにより、電圧選択回路のスイッチ数を削減することができ、多ビットでも省面積なＤ−Ａ変換回路を実現することができる。
【発明の効果】
【００２２】
本発明によれば、ビット数の増加に伴うスイッチ数の増加を抑制し、面積の増大を防止することができるＤ−Ａ変換回路を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１に係るＤ−Ａ変換回路の構成を示す図である。
【図２】図１に示す回路におけるデジタル入力データに対応する、アナログ出力電圧を示す図である。
【図３】実施の形態２に係るＤ−Ａ変換回路の構成を示す図である。
【図４】実施の形態３に係るＤ−Ａ変換回路の構成を示す図である。
【図５】液晶表示パネル駆動ＩＣの出力波形を示す図である。
【図６】液晶パネル駆動ＩＣの構成を示す図である。
【図７】特許文献１に記載の基準電圧発生回路を元にした抵抗ストリング・スイッチングツリー型のＤ−Ａ変換回路の構成を示す図である。
【図８】図７に示す回路におけるデジタル入力データに対応する、アナログ出力電圧を示す図である。
【発明を実施するための形態】
【００２４】
実施の形態１．
本発明の実施の形態１に係るＤ−Ａ変換回路について、図１を参照して説明する。図１は、本実施の形態に係るＤ−Ａ変換回路１００の構成を示す図である。Ｄ−Ａ変換回路１００は、抵抗ストリング・スイッチングツリー型のＤ−Ａ変換回路である。ここでは、３ビットのＤ−Ａ変換回路１００の例について説明する。
【００２５】
図１に示すように、Ｄ−Ａ変換回路１００は、抵抗ストリング１９０、第１選択回路１９１、アンプ回路１９２、第２選択回路１９３、第３選択回路１９４を備えている。抵抗ストリング１９０は、基準電圧ＶＲＥＦ１３１から所望の上限電圧ＶＴＯＰ１３２と下限電圧ＶＢＴＭ１４０を生成し、その間を８等分して中間電圧ＶＭＩＤ１４４とＶ１３３〜Ｖ１３９を得るものである。
【００２６】
抵抗ストリング１９０は、１０個の抵抗がシリーズに接続されている。なお、１個目及び１０個目の抵抗については、中間に配置された２〜９個目の抵抗と等しい抵抗値を有するものでもよく、異なる抵抗値を有するものや抵抗ストリングであってもよい。
【００２７】
１個目の抵抗の一端には、基準電圧ＶＲＥＦ１３１が供給されている。１個目と２個目の抵抗の間の接続点の電圧が上限電圧ＶＴＯＰ１３２である。１０個目の抵抗の一端には、接地電圧が供給されている。９個目と１０個目の抵抗の間の接続点の電圧が下限電圧ＶＢＴＭ１４０である。
【００２８】
２個目から９個目のそれぞれの抵抗の間の接続点の電圧が順に、Ｖ１３３〜Ｖ１３５、中間電圧ＶＭＩＤ１４４、Ｖ１３７〜Ｖ１３９である。すなわち、５個目と６個目の抵抗の間の接続点の電圧が中間電圧ＶＭＩＤ１４４である。つまり、中間電圧ＶＭＩＤ３４４は、上限電圧ＶＴＯＰ３３２と下限電圧ＶＢＴＭ３４０との中間の電圧である。
【００２９】
抵抗ストリング１９０の出力側には、第１選択回路１９１が設けられている。第１選択回路１９１は、下位ビットであるデジタル入力データＤ［１：０］に応じて中間電圧ＶＭＩＤ１４４及び電圧Ｖ１３７〜Ｖ１３９から選択した１つの電圧を電圧Ｖ１４１としてアンプ回路１９２に出力する。電圧Ｖ１４１は、中間電圧ＶＭＩＤ１４４以下の電圧である。
【００３０】
第１選択回路１９１は、トーナメントに配置されたスイッチＳＷ１５０〜ＳＷ１５９を備えている。デジタル入力データＤ［１：０］に応じてスイッチＳＷ１５０〜ＳＷ１５９のＯＮ／ＯＦＦが制御され、１つの経路のみがＯＮとなる。
【００３１】
デジタル入力データＤ［０］は、スイッチＳＷ１５１、ＳＷ１５３に供給される。また、デジタル入力データＤ［０］は、インバータＩＮＶ１７０により反転されてスイッチＳＷ１５０、ＳＷ１５３に供給される。デジタル入力データＤ［１］はスイッチＳＷ１５９に供給され、インバータＩＮＶ１７１により反転されてスイッチＳＷ１５８に供給される。入力データが「１」のときに、各スイッチはＯＮ状態となるものとする。
【００３２】
第１選択回路１９１の出力側には、第２選択回路１９３が設けられている。第２選択回路１９３は、上位ビットであるデジタル入力データＤ［２］に応じて、中間電圧ＶＭＩＤ１４４又は低位電源電圧（０Ｖ）を選択して電圧Ｖ１４３を出力する。第３選択回路１９４は、上位ビットであるデジタル入力データＤ［２］に応じて、下限電圧ＶＢＴＭ１４０又は低位電源電圧（０Ｖ）を選択してＶ１４２を出力する。
【００３３】
第２選択回路１９３はスイッチＳＷ１６６、ＳＷ１６７を備えている。スイッチＳＷ１６７の一端には接地電圧（０Ｖ）が供給され、他端はスイッチＳＷ１６６の出力側に接続されている。第２選択回路１９３は、デジタル入力データＤ［２］に応じて、中間電圧ＶＭＩＤ１４４か０Ｖのどちらかを選択する。デジタル入力データＤ［２］はスイッチＳＷ１６７に供給され、インバータＩＮＶ１７２により反転されてスイッチＳＷ１６６に供給される。
【００３４】
第３選択回路１９４は、スイッチＳＷ１６４、ＳＷ１６５を備えている。スイッチＳＷ１６４の一端には接地電圧（０Ｖ）が供給され、他端はスイッチＳＷ１６４の出力側に接続されている。第３選択回路１９４は、デジタル入力データＤ［２］に応じて、下限電圧ＶＢＴＭ１４０か０Ｖのどちらかを選択する。デジタル入力データＤ［２］はスイッチＳＷ１６４に供給され、インバータＩＮＶ１７２により反転されてスイッチＳＷ１６５に供給される。
【００３５】
アンプ回路１９２は、第１選択回路１９１により選択されたアナログ電圧Ｖ１４１に第２選択回路１９３から出力された電圧Ｖ１４３を加算、第３選択回路１９４から出力された電圧Ｖ１４２を減算して、出力電圧ＶＯＵＴ１４７として出力する。
【００３６】
アンプ回路１９２は、オペアンプＡＭＰ１７４、抵抗Ｒ１８０、Ｒ１８１、Ｒ１８２、Ｒ１８３を備えている。これらの抵抗Ｒ１８０〜Ｒ１８３の抵抗値はそれぞれ等しいものとする。抵抗Ｒ１８０の一端は第３選択回路１９４の出力に接続され、他端はオペアンプＡＭＰ１７４の反転端子に接続されている。抵抗Ｒ１８１は、抵抗Ｒ１８０の他端とオペアンプＡＭＰ１７４の出力との間に接続されている。
【００３７】
抵抗Ｒ１８２の一端は第１選択回路１９１の出力に接続され、他端はオペアンプＡＭＰ１７４の非反転出力端子に接続されている。抵抗Ｒ１８３は、第２選択回路１９３の出力と抵抗Ｒ１８２の他端との間に接続されている。
【００３８】
ここで、基準電圧ＶＲＥＦ１３１＝６Ｖ、デジタル入力データとしてＤ［２：０］＝（１，０，０）が与えられているときの動作を考えると次のようになる。なお、ここではデジタル入力データＤ［１：０］を下位ビット、Ｄ［２］を上位ビットとしている。
【００３９】
基準電圧ＶＲＥＦ１３１が抵抗ストリング１９０によって分圧されることによりＶＴＯＰ１３２及びＶＢＴＭ１４０、中間電圧ＶＭＩＤ１４４が生成される。また、ＶＴＯＰ１３２からＶＢＴＭ１４０を８等分した電圧Ｖ１３３〜Ｖ１３９が各タップから引き出される。
【００４０】
１０個の抵抗の抵抗値が図に示される値であるとすると、各電圧は以下の通り算出される。
ＶＴＯＰ１３２＝（１１・Ｒ）／（１２・Ｒ）×６Ｖ＝５．５Ｖ
ＶＢＴＭ１４０＝３Ｒ／（１２・Ｒ）×６Ｖ＝１．５Ｖ
ＶＳＴＥＰ＝（ＶＴＯＰ１３２−ＶＢＴＭ１４０）／８＝４Ｖ／８＝０．５Ｖ
ＶＭＩＤ１４４＝（７・Ｒ）／（１２・Ｒ）×６Ｖ＝３．５Ｖ
【００４１】
デジタル入力データＤ［２：０］＝（１，０，０）が入力された場合、まず下位の２ビットにより電圧選択回路１９１のＳＷ１５０、ＳＷ１５２、ＳＷ１５８がＯＮ、ＳＷ１５１、ＳＷ１５３、ＳＷ１５９がＯＦＦとなり、Ｖ１３９が選択され電圧Ｖ１４１として以下の電圧が出力される。
Ｖ１４１＝ＶＢＴＭ１４０＋ＶＳＴＥＰ×１＝１．５＋０．５×１＝２．０Ｖ
【００４２】
また、上位１ビットＤ［２］により第２選択回路１９３のＳＷ１６６がＯＮ、ＳＷ１６７がＯＦＦとなり、電圧Ｖ１４３として中間電圧ＶＭＩＤ１４４が出力される。さらに、第３選択回路１９４のＳＷ１６４がＯＮ、ＳＷ１６５がＯＦＦとなり、電圧Ｖ１４２として下限電圧ＶＢＴＭ１４０が出力される。
【００４３】
これらの電圧がアンプ回路１９２に入力される。アンプ回路１９２は、電圧Ｖ１４１とＶ１４３とを加算し、電圧Ｖ１４２を減算して、以下の出力電圧ＶＯＵＴ１４７を出力する。
ＶＯＵＴ１４７＝Ｖ１４１＋Ｖ１４３−Ｖ１４２＝２．０＋３．５−１．５＝４．０Ｖ
【００４４】
デジタル入力データがＤ［２：０］＝（０，０，０）〜（１，１，１）（ｎ＝０〜７）の場合を考えると出力電圧ＶＯＵＴ１４７は以下のように表すことができる。
１）ｎ＝０〜３のとき
Ｖ１４１＝ＶＳＴＥＰ×（ｎ＋１）＋ＶＢＴＭ１４０
Ｖ１４３＝０、Ｖ１４２＝０
ＶＯＵＴ１４７＝Ｖ１４１＋Ｖ１４３−Ｖ１４２＝ＶＳＴＥＰ×（ｎ＋１）＋ＶＢＴＭ１４０
【００４５】
２）ｎ＝４〜７のとき
Ｖ１４１＝ＶＳＴＥＰ×（ｎ−３）＋ＶＢＴＭ１４０
Ｖ１４３＝ＶＭＩＤ１４４、Ｖ１４２＝ＶＢＴＭ１４０
ＶＯＵＴ１４７＝Ｖ１４１＋Ｖ１４３−Ｖ１４２
＝ＶＳＴＥＰ×（ｎ−３）＋ＶＢＴＭ１４０＋ＶＭＩＤ１４４−ＶＢＴＭ１４０
＝ＶＳＴＥＰ×（ｎ−３）＋ＶＭＩＤ１４４
【００４６】
図１に示すＤ−Ａ変換回路１００におけるデジタル入力データに対応する、アナログ電圧Ｖ１４１、出力電圧ＶＯＵＴを図２に示す。図２に示すように、デジタル入力データの最上位ビットが「１」のデータに対応する出力電圧を、デジタル入力データの最上位ビットが「０」のデータに対応する出力電圧と中間電圧ＶＭＩＤ１４４とを加算し、下限電圧ＶＢＴＭ１４０を減算することにより得ることができる。図７に示す回路では、３ビットのＤ−Ａ変換回路を実現するために１４個のスイッチが必要であったが、本実施の形態では１０個のスイッチで実現することが可能である。
【００４７】
さらに、ｍビットＤ−Ａ変換回路の場合を考えると、電圧ステップＶＳＴＥＰ及び中間電圧ＶＭＩＤは、以下のようになる。
ＶＳＴＥＰ＝（ＶＴＯＰ−ＶＢＴＭ）／２ｍ
ＶＭＩＤ＝（ＶＴＯＰ−ＶＢＴＭ）／２＋ＶＢＴＭ  ・・・  （１）
【００４８】
そして、ｎ＝０〜２ｍ−１の場合を考えると出力電圧ＶＯＵＴは以下のように表すことができる。
１）ｎ＝０〜２（ｍ−１）−１のとき
ＶＯＵＴ＝ＶＳＴＥＰ×（ｎ＋１）＋ＶＢＴＭ
２）ｎ＝２（ｍ−１）〜２ｍ−１のとき
ＶＯＵＴ＝ＶＳＴＥＰ×（ｎ−２（ｍ−１）＋１）＋ＶＢＴＭ＋ＶＭＩＤ−ＶＢＴＭ
＝ＶＳＴＥＰ×（ｎ−２（ｍ−１）＋１）＋ＶＭＩＤ  ・・・  （２）
【００４９】
上記式（１）を用いて式（２）をまとめると、以下の式（３）のようになる。
ＶＯＵＴ＝ＶＳＴＥＰ×（ｎ＋１）＋ＶＢＴＭ  ・・・（３）
このように、本実施の形態に係るＤ−Ａ変換回路１００で、図７に示すタイプの回路と同様の電圧が出力できる。
【００５０】
Ｄ−Ａ変換回路１００におけるｍビットの電圧選択回路のスイッチの数は、以下のように表される。
２（ｍ−１）＋２（ｍ−２）＋・・・＋２１＋４  個
従って、Ｄ−Ａ変換回路１００では、図７に示すタイプのｍビットＤ−Ａ変換回路と比較して電圧選択回路のスイッチ数を２ｍ−４個削減できる。これにより、多ビットでも省面積なＤ−Ａ変換回路が実現可能となる。
【００５１】
例えば、８ビットＤ−Ａ変換回路の場合、図７に示すタイプの回路ではスイッチの数は５１０個となるが、本実施の形態に係る回路では２５８個となり、２５２個のスイッチ数の削減が可能となる。図７に示すタイプの回路では７ビットＤ−Ａ変換回路のスイッチ数は２５４個であることから、本発明によれば図７に示すタイプの回路による７ビットＤ−Ａ変換回路相当の面積で８ビットＤ−Ａ変換回路が実現できる。
【００５２】
このように、デジタル入力データの最上位ビットが「０」のデータに対応する出力電圧と出力電圧範囲の中間電圧ＶＭＩＤとを加算し、下限電圧ＶＢＴＭ１４０を減算することにより、最上位ビットが「１」のデジタル入力データに対応する出力電圧を得ることができる。このため、上限電圧ＶＴＯＰ１３２〜下限電圧ＶＢＴＭ１４０を２ｍ等分した電圧で、中間電圧ＶＭＩＤ１４４より高い側の電圧を選択するためのスイッチを２ｍ−４個削減することが可能となる。これにより、多ビットでも省面積なＤ−Ａ変換回路が実現可能となる。また、多色、低電圧の液晶表示パネル駆動ＩＣへの対応が可能となる。
【００５３】
実施の形態２．
本発明の実施の形態２に係るＤ−Ａ変換回路について、図３を参照して説明する。図３は、本実施の形態に係るＤ−Ａ変換回路２００の構成を示す図である。ここでは、３ビットのＤ−Ａ変換回路の例について説明する。
【００５４】
図３に示すように、Ｄ−Ａ変換回路２００は、第１選択回路２９１、アンプ回路２９２、第２選択回路２９３を備えている。Ｄ−Ａ変換回路２００は、実施の形態１に係るＤ−Ａ変換回路１００と比較して、デジタル入力データＤ［２］に応じて、下限電圧ＶＢＴＭと０Ｖを選択して出力する第３選択回路がなく、減算回路のないアンプ回路２９２を備えている。
【００５５】
アンプ回路２９２は、第１選択回路２９１からの出力電圧Ｖ２４１と、第２選択回路２９３からの出力電圧Ｖ２４３とを加算する。アンプ回路２９２は、抵抗Ｒ２８０〜Ｒ２８３を備えている。これらの抵抗Ｒ２８０〜Ｒ２８３抵抗は、等しい抵抗値を有する。Ｒ２８０の一端は接地されており、他端はオペアンプＡＭＰ２７４の反転入力端子に接続されている。抵抗２８１は、抵抗Ｒ２８０の他端とオペアンプＡＭＰ２７４の出力との間に設けられている。
【００５６】
本実施の形態において、デジタル入力データＤ［１：０］を下位ビット、Ｄ［２］を上位ビットとする。ｍビットＤ−Ａ変換回路の場合を考えると、電圧ステップＶＳＴＥＰ及び中間電圧ＶＭＩＤは、以下のようになる。
ＶＳＴＥＰ＝ＶＴＯＰ／２ｍ
ＶＭＩＤ＝ＶＴＯＰ／２  ・・・  （４）
【００５７】
そして、ｎ＝０〜２ｍ−１の場合を考えると出力電圧ＶＯＵＴは以下のように表すことができる。
１）ｎ＝０〜２（ｍ−１）−１のとき
ＶＯＵＴ＝ＶＳＴＥＰ×（ｎ＋１）
２）ｎ＝２（ｍ−１）〜２ｍ−１のとき
ＶＯＵＴ＝ＶＳＴＥＰ×（ｎ−２（ｍ−１）＋１）＋ＶＭＩＤ  ・・・  （５）
【００５８】
式（４）を用いて式（５）をまとめると、以下式（６）のようになる。
ＶＯＵＴ＝ＶＳＴＥＰ×（ｎ＋１）  ・・・（６）
このように、本実施の形態に係るＤ−Ａ変換回路２００でも、図７に示すタイプの回路と同様の電圧が出力できる。
【００５９】
本発明回路の場合のｍビットの電圧選択回路のスイッチの数は以下のように表される。
２（ｍ−１）＋２（ｍ−２）＋・・・＋２１＋２  個
従って、本発明回路では、図７に示すタイプのｍビットＤ−Ａ変換回路と比較して電圧選択回路のスイッチ数を２ｍ−２個削減できる。
【００６０】
本実施の形態に係るＤ−Ａ変換回路２００では、下限電圧ＶＢＴＭが０Ｖとなる。このような場合には、実施例２の回路にすることでスイッチ数を削減できる。
【００６１】
実施の形態３．
本発明の実施の形態３に係るＤ−Ａ変換回路３００について、図４を参照して説明する。図４は、本実施の形態に係るＤ−Ａ変換回路３００の構成を示す図である。ここでは、３ビットのＤ−Ａ変換回路について説明する。
【００６２】
図４に示すように、Ｄ−Ａ変換回路３００は、抵抗ストリング３９０、第１選択回路３９１、アンプ回路３９２、第２選択回路３９３、第３選択回路３９４を備えている。抵抗ストリング３９０は、基準電圧ＶＲＥＦ３３１から所望の上限電圧ＶＴＯＰ３３２と下限電圧ＶＢＴＭ３４０を生成し、その間を８等分して中間電圧ＶＭＩＤ３４４、上位中間電圧ＶＨＭ３４６、下位中間電圧ＶＬＭ３４５、及び電圧Ｖ３３４〜Ｖ３３９を得るものである。なお、本実施の形態における中間電圧ＶＭＩＤ３４４は、中位中間電圧である。
【００６３】
抵抗ストリング３９０は、１０個の抵抗がシリーズに接続されている。１個目の抵抗の一端には、基準電圧ＶＲＥＦ３３１が供給されている。１個目と２個目の抵抗の間の接続点の電圧が上限電圧ＶＴＯＰ３３２である。１０個目の抵抗の一端には、接地電圧が供給されている。９個目と１０個目の抵抗の間の接続点の電圧が下限電圧ＶＢＴＭ３４０である。
【００６４】
また、３個目と４個目の抵抗の間の接続点における電圧が上位中間電圧ＶＨＭ３４６である。５個目と６個目の抵抗の間の接続点における電圧が中間電圧ＶＭＩＤ３４４である。７個目と８個目の抵抗の間の接続点における電圧が下位中間電圧ＶＬＭ３４５である。
【００６５】
すなわち、中間電圧ＶＭＩＤ３４４は、上限電圧ＶＴＯＰ３３２と下限電圧ＶＢＴＭ３４０との中間の電圧である。上位中間電圧ＶＨＭ３４６は、上限電圧ＶＴＯＰ３３２と中間電圧ＶＭＩＤ３４４との中間、つまり、上限電圧ＶＴＯＰ３３２と下限電圧ＶＢＴＭ３４０の３／４の電圧である。下位中間電圧ＶＬＭ３４５は、中間電圧ＶＭＩＤ３４４と下限電圧ＶＢＴＭ３４０の中間、つまり、上限電圧ＶＴＯＰ３３２と下限電圧ＶＢＴＭ３４０の１／４の電圧である。
【００６６】
第１選択回路３９１は、デジタル入力データＤ［０］に応じて抵抗ストリング３９０から取り出した下位中間電圧ＶＬＭ３４５又はＶ３３９を選択し、電圧Ｖ３４１として出力する。すなわち、第１選択回路３９１は、抵抗ストリング３９０で生成した複数の電圧のうち、下位中間電圧ＶＬＭ３４５以下の電圧を出力する。
【００６７】
第１選択回路３９１は、スイッチＳＷ３５０、ＳＷ３５１を備えている。デジタル入力データＤ［０］により１つの経路のみがＯＮとなる。デジタル入力データＤ［０］がスイッチＳＷ３５１に供給され、これのインバータＩＮＶ３７０により反転された信号がスイッチＳＷ３５０に供給される。
【００６８】
第２選択回路３９３は、デジタル入力データＤ［２：１］に応じて、中間電圧ＶＭＩＤ３４４、上位中間電圧ＶＨＭ３４６、下位中間電圧ＶＬＭ３４５、低位電源電圧（０Ｖ）のいずれかを選択して、電圧Ｖ３４３として出力する。選択回路３９３は、スイッチＳＷ３３６〜ＳＷ３６９を備えている。
【００６９】
スイッチＳＷ３６９には、アンド回路ＡＮＤ３７５の出力が供給される。アンド回路ＡＮＤ３７５は、デジタル入力データＤ［２］、［１］のアンドをとる。スイッチＳＷ３６８には、アンド回路ＡＮＤ３７６の出力が供給される。アンド回路ＡＮＤ３７６は、デジタル入力データＤ［２］、デジタル入力データＤ［１］のインバータＩＮＶ３７２により反転された信号のアンドをとる。
【００７０】
スイッチＳＷ３６６には、アンド回路ＡＮＤ３７７の出力が供給される。アンド回路ＡＮＤ３７７は、デジタル入力データＤ［２］のインバータＩＮＶ３７１により反転された信号と、デジタル入力データＤ［１］のアンドをとる。スイッチＳＷ３６７には、アンド回路ＡＮＤ３７８の出力が供給される。アンド回路ＡＮＤ３７８は、デジタル入力データＤ［２］、［１］がそれぞれインバータＩＮＶ３７１、ＩＮＶ３７２により反転された信号のアンドをとる。
【００７１】
第３選択回路３９４は、デジタル入力データＤ［２：１］に応じて、下限電圧ＶＢＴＭ３４０と０Ｖのいずれか選択して、電圧Ｖ３４２として出力する。第３選択回路３９４は、スイッチＳＷ３６４、ＳＷ３６５を備えている。アンド回路ＡＮＤ３７８からの信号がスイッチＳＷ３６５に供給され、これのインバータＩＮＶ３７３により反転された信号がスイッチＳＷ３６４に供給される。
【００７２】
アンプ回路３９２は、選択したアナログ電圧Ｖ３４１とＶ３４３を加算し、電圧Ｖ３４２を減算して、ＶＯＵＴ３４７として出力する。アンプ回路３９２はオペアンプＡＭＰ３７４と抵抗Ｒ３８０、Ｒ３８１、Ｒ３８２、Ｒ３８３を備えている。抵抗Ｒ３８０〜Ｒ３８３の抵抗値はそれぞれ等しい。本実施の形態では、デジタル入力データＤ［０］を下位ビット、Ｄ［２：１］を上位ビットとする。
【００７３】
ｍビットＤ−Ａ変換回路の場合を考えると、電圧ステップ及び中間電圧ＶＭＩＤ２４４、上位中間電圧ＶＨＭ、下位中間電圧ＶＬＭは、以下のようになる。
ＶＳＴＥＰ＝（ＶＴＯＰ−ＶＢＴＭ）／２ｍ
ＶＬＭ＝（ＶＴＯＰ−ＶＢＴＭ）／４＋ＶＢＴＭ  ・・・（７）
ＶＭＩＤ＝（ＶＴＯＰ−ＶＢＴＭ）／２＋ＶＢＴＭ  ・・・（８）
ＶＨＭ＝（ＶＴＯＰ−ＶＢＴＭ）×３／４＋ＶＢＴＭ・・・（９）
【００７４】
そして、ｎ＝０〜２ｍ−１の場合を考えると出力電圧ＶＯＵＴ３４７は以下のように表すことができる。
１）ｎ＝０〜２（ｍ−２）−１のとき
ＶＯＵＴ＝ＶＳＴＥＰ×（ｎ＋１）＋ＶＢＴＭ
【００７５】
２）ｎ＝２（ｍ−２）〜２（ｍ−１）−１のとき
ＶＯＵＴ＝ＶＳＴＥＰ×（ｎ−２（ｍ−２）＋１）＋ＶＢＴＭ＋ＶＬＭ−ＶＢＴＭ
＝ＶＳＴＥＰ×（ｎ−２（ｍ−２）＋１）＋ＶＬＭ  ・・・（１０）
【００７６】
３）ｎ＝２（ｍ−１）〜３×２（ｍ−２）−１のとき
ＶＯＵＴ＝ＶＳＴＥＰ×（ｎ−３×２（ｍ−１）＋１）＋ＶＢＴＭ＋ＶＭＩＤ−ＶＢＴＭ
＝ＶＳＴＥＰ×（ｎ−３×２（ｍ−１）＋１）＋ＶＭＩＤ  ・・・（１１）
【００７７】
４）ｎ＝３×２（ｍ−２）〜２ｍ−１のとき
ＶＯＵＴ＝ＶＳＴＥＰ×（ｎ−３×２（ｍ−２）＋１）＋ＶＢＴＭ＋ＶＨＭ−ＶＢＴＭ
＝ＶＳＴＥＰ×（ｎ−３×２（ｍ−２）＋１）＋ＶＨＭ  ・・・（１２）
【００７８】
式（７）、（８）、（９）を用いて、式（１０）、（１１）、（１２）をまとめると、以下の式（１３）になる。
ＶＯＵＴ＝ＶＳＴＥＰ×（ｎ＋１）＋ＶＢＴＭ  ・・・（１３）
このように、本実施の形態に係るＤ−Ａ変換回路３００でも、図７に示すタイプの回路と同様の電圧が出力できる。
【００７９】
本発明回路の場合のｍビットの電圧選択回路のスイッチの数は以下のように表される。
２（ｍ−２）＋２（ｍ−３）＋・・・＋２１＋４＋２  個
従って、本発明回路では、図７に示すタイプのｍビットＤ−Ａ変換回路と比較して電圧選択回路のスイッチ数を２ｍ＋２（ｍ−１）−６個削減できる。このため、多ビットでも省面積なＤ−Ａ変換回路が実現可能となる。
【００８０】
以上説明したように、本発明によれば、デジタル入力データの下位ビットで選択される電圧と、上位のビットで選択される１つ又は複数の中間電圧とを加減算することにより、デジタル入力データのすべてに対応した電圧を出力することができる。これにより、電圧を選択するためのスイッチを削減することが可能となり、多ビットでも省面積なＤ−Ａ変換回路が実現可能となる。また、これにより多色、低電圧の液晶表示パネル駆動ＩＣへの対応が可能となる。
【００８１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００８２】
１００  Ｄ−Ａ変換回路
１９０  抵抗ストリング
１９１  第１選択回路
１９２  アンプ回路
１９３  第２選択回路
１９４  第３選択回路
１７４  オペアンプＡＭＰ
１３１  基準電圧ＶＲＥＦ
１３２  上限電圧ＶＴＯＰ
Ｖ１３３〜Ｖ１３９  電圧
１４０  下限電圧ＶＢＴＭ
１４４  中間電圧ＶＭＩＤ
１４７  出力電圧ＶＯＵＴ
Ｒ１８０〜Ｒ１８３  抵抗
２００  Ｄ−Ａ変換回路
２７４  オペアンプＡＭＰ
２９０  抵抗ストリング
２９１  第１選択回路
２９２  アンプ回路
２９３  第２選択回路
３００  Ｄ−Ａ変換回路
３９０  抵抗ストリング
３９１  第１選択回路
３９２  アンプ回路
３９３  第２選択回路
３９４  第３選択回路
【図１】
2011040904.tif 000003
【図２】
2011040904.tif 000004
【図３】
2011040904.tif 000005
【図４】
2011040904.tif 000006
【図５】
2011040904.tif 000007
【図６】
2011040904.tif 000008
【図７】
2011040904.tif 000009
【図８】
2011040904.tif 000010