(57)【要約】      （修正有）【課題】容量素子の上部電極の配線抵抗の上昇を防ぐ半導体装置を提供する。【解決手段】半導体装置１００は、基板上に形成された層間絶縁膜１０４と、層間絶縁膜１０４上に形成され、導電材料により構成された下部電極１０８、下部電極１０８上に形成された容量絶縁膜１１０、および容量絶縁膜１１０上に形成され、下層ＴｉＮ膜１１４、タングステン膜１１６、および上層ＴｉＮ膜１１８が下層からこの順で積層された構成を有する上部電極１１２、により構成された容量素子１０１と、容量素子１０１上に形成され、酸素を含む層間絶縁膜１２０と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、導電材料により構成された下部電極、前記下部電極上に形成された容量絶縁膜、および前記容量絶縁膜上に形成され、下層ＴｉＮ膜、タングステン膜、および上層ＴｉＮ膜が下層からこの順で積層された構成を有する上部電極、により構成された容量素子と、
前記上部電極上に形成され、酸素を含む第２の絶縁膜と、
を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記容量素子の前記下部電極、前記容量絶縁膜、および前記上部電極の前記下層ＴｉＮ膜は、前記第１の絶縁膜に形成された凹部内にシリンダ形状に形成され、
前記上部電極の前記タングステン膜は、前記凹部を埋め込むように形成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記上部電極において、前記上層ＴｉＮ膜は、前記下層ＴｉＮ膜よりも平坦部における膜厚が厚く形成された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、とくに、容量素子を含む半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭなどの半導体素子では、容量素子が形成される。近年の容量素子は、半導体素子の限られた占有面積で必要な容量値を得るため、たとえば、絶縁膜に凹部が設けられ、その内部に、下部電極、容量絶縁膜、上部電極が下層よりこの順に形成される構造を有するものがある。
【０００３】
特許文献１（特開２００４−１３４５７９号公報）には、このような構成が記載されている。当該文献には、下部電極及び上部電極との間に複数の絶縁膜の積層膜を容量絶縁膜として挟みこんで形成されるキャパシタであって、前記容量絶縁膜は第１絶縁膜と第２絶縁膜との積層膜を含み、前記第１絶縁膜は有機金属化合物を原料として成膜され、膜中の残留炭素が除去された絶縁膜となっている構成が記載されている。ここで、キャパシタの上部電極は、下層よりＴｉＮ、Ｗが積層された構成となっている。
【０００４】
また、特許文献２（特開平５−１３６１３９号公報）には、ＳｉＯ２膜が設けられたシリコン基板上に、スパッタ法でＴｉＮ膜を成膜し、その上に配線層なるタングステン膜をＣＶＤ法によって堆積する手順が記載されている。ここで、ＴｉＮは接着用として設けられている。
【０００５】
特許文献３（特開２００５−２５２０２７号公報）には、金属配線としてＡｌＣｕを用いた場合に、上下にＴｉ層およびＴｉＮ層とからなるバリアメタル膜が設けられた構成が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１３４５７９号公報
【特許文献２】特開平５−１３６１３９号公報
【特許文献３】特開２００５−２５２０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来、特許文献１や特許文献２に記載されたように、タングステン膜の下地側に、たとえば密着性を向上させるためにＴｉＮ膜を設ける構成は検討されている。しかし、本発明者は、タングステン膜の上層にたとえばＳｉＯ２膜等の酸素を含む絶縁膜を形成する際に、タングステン膜の表面が酸化されて酸化物が生成され、配線抵抗が上昇してしまうという別の問題が生じることを見出した。
【課題を解決するための手段】
【０００８】
本発明によれば、
基板と、
前記基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、導電材料により構成された下部電極、前記下部電極上に形成された容量絶縁膜、および前記容量絶縁膜上に形成され、下層ＴｉＮ膜、タングステン膜、および上層ＴｉＮ膜が下層からこの順で積層された構成を有する上部電極、により構成された容量素子と、
前記上部電極上に形成され、酸素を含む第２の絶縁膜と、
を含む半導体装置が提供される。
【０００９】
この構成によれば、上部電極のタングステン膜と第２の絶縁膜との間に上層ＴｉＮ膜が設けられている。そのため、第２の絶縁膜を形成する際に、タングステン（Ｗ）の酸化を防ぐことができ、配線抵抗の上昇を防ぐことができる。
【００１０】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明によれば、容量素子の上部電極の配線抵抗の上昇を防ぐことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図８】本発明の実施の形態における半導体装置の構成の他の例を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、本実施の形態における半導体装置の構成を示す断面図である。
半導体装置１００は、基板（不図示）と、基板上にこの順で形成された層間絶縁膜１０２および層間絶縁膜１０４（第１の絶縁膜）と、層間絶縁膜１０４に形成された凹部１０５に、下層からこの順で形成された下部電極１０８、容量絶縁膜１１０、および上部電極１１２と、上部電極１１２上に形成された層間絶縁膜１２０（第２の絶縁膜）とを含む。下部電極１０８、容量絶縁膜１１０、および上部電極１１２により容量素子１０１が構成される。本実施の形態における容量素子１０１は、たとえばＤＲＡＭのキャパシタとして用いることができる。
【００１５】
本実施の形態において、上部電極１１２は、下層ＴｉＮ膜１１４、タングステン膜１１６、および上層ＴｉＮ膜１１８が下層からこの順で形成された３層構造により構成することができる。また、本実施の形態において、容量素子１０１の下部電極１０８、容量絶縁膜１１０、および上部電極１１２の下層ＴｉＮ膜１１４は、層間絶縁膜１０４に形成された凹部１０５内にシリンダ形状に形成されている。また、上部電極１１２のタングステン膜１１６は、凹部１０５を埋め込むように形成されている。
【００１６】
ここで、基板は、たとえばシリコン基板等の半導体基板とすることができる。また、基板には、トランジスタ等の素子が形成された構成とすることができる。
【００１７】
層間絶縁膜１０２は、たとえばＳｉＯ２膜やＢＰＳＧ膜等により構成することができる。また、層間絶縁膜１０２は、複数の層間絶縁膜の積層膜とすることもできる。層間絶縁膜１０２には、下部電極１０８とその下層のたとえば基板に形成された所定の拡散層等とを接続するコンタクトプラグ１０６が形成されている。コンタクトプラグ１０６は、たとえばタングステン（Ｗ）により構成することができる。
【００１８】
層間絶縁膜１０４は、たとえばＳｉＯ２膜により構成することができる。また、層間絶縁膜１０４は、複数の層間絶縁膜の積層膜とすることもできる。層間絶縁膜１０４の膜厚は、たとえば０．３μｍ〜０．６μｍ程度とすることができる。
【００１９】
次に、本実施の形態における半導体装置１００の製造手順を説明する。図２から図７は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
【００２０】
まず、このような層間絶縁膜１０４に、既知のリソグラフィ技術を用いて、コンタクトプラグ１０６と接続するように凹部１０５を形成する。凹部１０５は、たとえば、直径が０．２μｍ〜０．４μｍ程度、深さが０．３μｍ〜０．６μｍ程度とすることができる。ここで、凹部１０５の深さは、層間絶縁膜１０４の膜厚とほぼ等しくすることができる。
【００２１】
つづいて、層間絶縁膜１０４上の全面に、下部電極１０８を構成する導電膜を形成する。この状態を図２に示す。下部電極１０８を構成する導電膜は、たとえばＴｉＮ、ＴａＮ、またはＷＮ等により構成することができる。下部電極１０８を構成する導電膜は、たとえばＭＯＣＶＤ法やスパッタ法等によって形成することができる。次いで、凹部１０５外部に露出して形成された導電膜を公知のエッチング法によって除去する。これにより、下部電極１０８が凹部１０５の内部の側壁と底部にのみ選択的に形成された構成とすることができる（図３）。ここで、下部電極１０８の膜厚は、たとえば１５０Å〜３００Å程度とすることができる。下部電極１０８の底部は、コンタクトプラグ１０６に接して設けられる。これにより、下部電極１０８は、コンタクトプラグ１０６を介して、たとえば基板に設けられた所定の拡散層に導通される。
【００２２】
この後、層間絶縁膜１０４上の全面に容量絶縁膜１１０を形成する（図４）。容量絶縁膜１１０は、たとえばＺｒＯ２、Ｔａ２Ｏ５、Ｓｉ３Ｎ４、ＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３等により構成することができる。容量絶縁膜１１０は、たとえばＭＯＣＶＤ法やＡＬＤ−ＣＶＤ法によって形成することができる。容量絶縁膜１１０の膜厚は、たとえば５０Å〜１５０Å程度とすることができる。
【００２３】
つづいて、容量絶縁膜１１０上の全面に上部電極１１２を形成する。
まず、容量絶縁膜１１０上の全面にＴｉＮ膜である下層ＴｉＮ膜１１４を形成する（図５）。下層ＴｉＮ膜１１４は、たとえばＭＯＣＶＤ法やスパッタ法等によって形成することができる。下層ＴｉＮ膜１１４の膜厚は、後述する。
【００２４】
つづいて、下層ＴｉＮ膜１１４上の全面に、タングステン膜（Ｗ膜）１１６を形成する（図６）。ここで、タングステン膜１１６は、凹部１０５をほぼ埋め込むように形成することができる。タングステン膜１１６は、たとえばＣＶＤ法によって形成することができる。タングステン膜１１６の膜厚は、平坦部においてたとえば５００Å〜１０００Å程度とすることができる。
【００２５】
容量絶縁膜１１０上に下層ＴｉＮ膜１１４を設けることにより、上部電極１１２と容量絶縁膜１１０との密着性を良好にできるとともに、タングステン膜１１６から容量絶縁膜１１０へのフッ素（Ｆ）の侵入を防ぎ、信頼性劣化を抑制することができる。
【００２６】
次いで、タングステン膜１１６上の全面にＴｉＮ膜である上層ＴｉＮ膜１１８を形成する（図７）。上層ＴｉＮ膜１１８は、たとえばＭＯＣＶＤ法やスパッタ法等によって形成することができる。上層ＴｉＮ膜１１８の膜厚は、後述する。
【００２７】
この後、下層ＴｉＮ膜１１４、タングステン膜１１６、および上層ＴｉＮ膜１１８の積層膜を公知のエッチング法によって所定の形状にパターニングして上部電極１１２を形成する。なお、このとき、容量絶縁膜１１０も同時に所定の形状にパターニングしてもよい。
【００２８】
この後、上部電極１１２上の基板上の全面に層間絶縁膜１２０を形成する。本実施の形態において、層間絶縁膜１２０は、酸素を含む絶縁膜により構成することができる。層間絶縁膜１２０は、たとえばＳｉＯ２膜や、ＨＳＱ、ＭＨＳＱ、ＭＳＱ、またはＳｉＯＣ等の低誘電率膜とすることができる。また、第３の層間絶縁膜１２０は、複数の種類の絶縁膜が積層されていてもよい。層間絶縁膜１２０は、たとえばＣＶＤ法により形成することができる。
【００２９】
次いで、層間絶縁膜１２０に、既知のリソグラフィ技術を用いて、上部電極１１２の上層ＴｉＮ膜１１８と接続するように凹部を形成し、当該凹部にビアプラグ１２２を形成する。上部電極１１２は、上部電極１１２の上層ＴｉＮ膜１１８とその上層の配線（不図示）等とを接続する。ビアプラグ１２２は、たとえばタングステン（Ｗ）や銅（Ｃｕ）等の金属膜により構成することができ、またこれらの金属膜の側壁および底部にバリアメタル膜が形成された構成とすることもできる。以上により、図１に示した構成の半導体装置１００が得られる。
【００３０】
本実施の形態において、タングステン膜１１６と層間絶縁膜１２０との間に上層ＴｉＮ膜１１８が設けられている。そのため、層間絶縁膜１２０を形成する際に、タングステン（Ｗ）の酸化を防ぐことができ、配線抵抗の上昇を防ぐことができる。
【００３１】
なお、容量絶縁膜１１０上に下層ＴｉＮ膜１１４を形成する際、および上層ＴｉＮ膜１１８上に層間絶縁膜１２０を形成する際に、容量絶縁膜１１０と下層ＴｉＮ膜１１４との間、および上層ＴｉＮ膜１１８と層間絶縁膜１２０との間にそれぞれＴｉＯｘ膜が形成されことがある。しかし、この場合でも、ＴｉＯｘ膜の膜厚を薄くすることができ、配線抵抗の上昇を防ぐことができる。
【００３２】
また、本実施の形態において、上部電極１１２の上層ＴｉＮ膜１１８は、下層ＴｉＮ膜１１４よりも平坦部における膜厚が厚くなるように形成することができる。ここで、平坦部とは、凹部１０５外部の層間絶縁膜１０４上の領域とすることができる。下層ＴｉＮ膜１１４の膜厚を厚くしすぎると、凹部１０５内にタングステン膜１１６を埋め込む際に、埋め込み不良が生じ、タングステン膜１１６と下層ＴｉＮ膜１１４との接触不良箇所が生じてしまう。そのため、下層ＴｉＮ膜１１４の膜厚は、タングステン膜１１６の埋め込み不良が生じない程度に薄くする必要がある。一方、上層ＴｉＮ膜１１８の膜厚を厚くすることにより、上層ＴｉＮ膜１１８を防湿膜として機能させることもでき、容量素子１０１が上層からの水素や水分の影響を受けるのを防ぐことができる。このような観点からは、下層ＴｉＮ膜１１４の膜厚は、たとえば５０Å〜５００Å程度とすることができる。また、上層ＴｉＮ膜１１８の膜厚は、たとえば３００Å〜７５０Å程度とすることができる。
【００３３】
他の例において、図８に示すように、上部電極１１２の上層ＴｉＮ膜１１８と下層ＴｉＮ膜１１４とは、略等しい膜厚とすることもできる。この場合でも、タングステン膜１１６と層間絶縁膜１２０との間に上層ＴｉＮ膜１１８が設けられた構成とすることにより、層間絶縁膜１２０を形成する際に、タングステン（Ｗ）の酸化を防ぐことができ、配線抵抗の上昇を防ぐことができる。この場合、下層ＴｉＮ膜１１４および上層ＴｉＮ膜１１８の膜厚は、たとえば３００Å〜５００Å程度とすることができる。
【００３４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３５】
１００ 半導体装置
１０１ 容量素子
１０２ 層間絶縁膜
１０４ 層間絶縁膜
１０５ 凹部
１０６ コンタクトプラグ
１０８ 下部電極
１１０ 容量絶縁膜
１１２ 上部電極
１１４ 下層ＴｉＮ膜
１１６ タングステン膜
１１８ 上層ＴｉＮ膜
１２０ 層間絶縁膜
１２２ ビアプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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