(57)【要約】【課題】複数のＣＰＵによって外部デバイスに対するアクセスとアクセス設定値変更が同時に発生することによる不具合を効率的に抑制する制御回路を提供する。【解決手段】制御回路３１は、複数のＣＰＵと、複数のＣＰＵに共通に利用され、外部デバイス３２，３３，３４へのアクセスに関する設定値を設定する外部デバイスアクセス設定レジスタ４５と、設定値を設定レジスタ４５から受け取り、設定値を、外部デバイスへのアクセス状況に応じて更新可能に保持する保持レジスタ６２とを含む。アクセスタイミング制御回路６３は、保持レジスタ６２に保持された設定値に基づいて外部デバイスへのアクセスタイミングを制御する。【選択図】図３
2011215752.tif 000002
【特許請求の範囲】
【請求項１】
複数のＣＰＵと、
前記複数のＣＰＵに共通に利用され、外部デバイスへのアクセスに関する設定値を設定する外部デバイスアクセス設定レジスタと、
前記設定値を前記設定レジスタから受け取り、前記設定値を、前記外部デバイスへのアクセス状況に応じて更新可能に保持する保持レジスタと、
前記保持レジスタに保持された設定値に基づいて前記外部デバイスへのアクセスタイミングを制御するアクセスタイミング制御回路と、
を備えた制御回路。
【請求項２】
請求項１に記載の制御回路において、該制御回路は、
前記設定レジスタからの設定値と、前記保持レジスタに保持された保持設定値とを受け取り、前記設定値および前記保持設定値のいずれかを選択する設定値選択回路をさらに備え、
前記設定値選択回路は、
前記複数のＣＰＵのうち一ＣＰＵが外部デバイスにアクセス中に、前記一ＣＰＵと異なる他の一ＣＰＵから前記設定値を更新する新たな設定値が前記設定レジスタに入力された場合、前記新たな設定値を無効にして前記保持設定値を前記保持レジスタに保持させ、いずれのＣＰＵも外部デバイスにアクセスしていないアイドル期間中に前記新たな設定値を有効にして前記新たな設定値を前記保持レジスタにロードする、制御回路。
【請求項３】
請求項２に記載の制御回路において、
前記他の一ＣＰＵは、前記設定値を更新する際に、新たな設定値の前記設定レジスタへの設定完了前であることを示す設定更新無効情報と、新たな設定値の前記設定レジスタへの設定が完了したことを示す設定更新有効情報とを、前記設定レジスタに設定する、制御回路。
【請求項４】
請求項３に記載の制御回路において、
前記設定値選択回路は、
前記アイドル期間中であり、かつ前記設定レジスタに前記設定更新有効情報が設定されていることを条件に、前記設定レジスタに入力された新たな設定値を前記保持レジスタにロードする、制御回路。
【請求項５】
請求項１に記載の制御回路において、
複数の前記設定レジスタと、
各設定レジスタに対応して複数の前記保持レジスタとが設けられ、
各保持レジスタは、各ＣＰＵから前記設定レジスタを介して入力された前記設定値を各々保持するとともに、前記外部デバイスを選択する選択信号を各々生成し、
当該制御回路は、
前記複数の保持レジスタからの前記選択信号を用いて、前記設定値を設定する対象となる外部デバイスを選択する選択回路をさらに備え、
前記アクセスタイミング制御回路は、
選択された外部デバイスに対応する保持レジスタに保持された設定値に基づいて、前記選択された外部デバイスへのアクセスタイミングを制御する、制御回路。
【請求項６】
請求項５に記載の制御回路において、
各設定レジスタは、前記複数のＣＰＵのいずれかのＣＰＵに対してそれぞれ個別に割り当て可能であり、
設定レジスタが割り当てられた各ＣＰＵは、対応する設定レジスタに対して、アドレス空間および選択する外部デバイスを任意に設定可能である、制御回路。
【請求項７】
請求項１から６のいずれか一項に記載の制御回路において、
前記外部デバイスは外部メモリであり、
前記設定値は、前記外部メモリに対するアクセススピードを設定するアクセススピード値である、制御回路。
【請求項８】
被記録媒体に画像を形成する画像形成装置であって、
請求項１から請求項７のいずれか一項に記載の制御回路と、
前記制御回路の制御に基づいて、画像を形成する画像形成部とを備え、
前記外部デバイスは、該画像形成装置の動作を制御するための各種プログラムであって前記複数のＣＰＵによって実行される各種プログラムが格納された不揮発メモリである、画像形成装置。
【請求項９】
複数のＣＰＵを備えた制御回路から外部デバイスへのアクセスを制御する方法であって、前記制御回路は、前記複数のＣＰＵに共通に利用され、前記外部デバイスへのアクセスに関する設定値を設定する外部デバイスアクセス設定レジスタを備え、該方法は、
前記複数のＣＰＵのうち一ＣＰＵが外部デバイスにアクセス中に、前記一ＣＰＵと異なる他の一ＣＰＵから前記設定値を更新する新たな設定値が前記設定レジスタに入力された場合、前記新たな設定値を無効にして前記保持設定値を前記設定レジスタとは別個の保持レジスタに保持させるレジスタ維持工程と、
いずれのＣＰＵも外部デバイスにアクセスしていないアイドル期間中に、前記新たな設定値を有効にし、新たな設定値を前記保持レジスタにロードするレジスタ更新工程と、
前記保持レジスタに保持された設定値に基づいて前記外部デバイスへのアクセスタイミングを制御する工程と、
を含む、外部デバイスアクセス制御方法。
【請求項１０】
請求項９に記載の外部デバイスアクセス制御方法は、
前記設定値を更新する際に、新たな設定値の前記設定レジスタへの設定完了前であること示す設定更新無効情報と、新たな設定値の前記設定レジスタへの設定が完了したことを示す設定更新有効情報とを、前記設定レジスタに設定する工程をさらに含み、
前記レジスタ更新工程は、
前記アイドル期間中であり、かつ前記設定レジスタに前記設定更新有効情報が設定されていることを条件に、前記設定レジスタに入力された新たな設定値を前記保持レジスタにロードすることを含む、外部デバイスアクセス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は制御回路、当該制御回路を備えた画像形成装置および外部デバイスアクセス制御方法に関し、特に、複数のＣＰＵから共通の外部デバイスへのアクセスを制御する技術に関する。
【背景技術】
【０００２】
従来、複数のＣＰＵから共通の外部デバイスへのアクセスを制御する技術が、例えば、特許文献１に、開示されている。ここでは、複数のＣＰＵが共通のメモリ（外部デバイス）へアクセスする際に、共通のメモリへのアクセスが競合した場合、その調整手段を設けて、複数のＣＰＵから共通のメモリへのアクセス性を向上させる技術が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１８６６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、複数のＣＰＵからメモリ等の共通の外部デバイスへのアクセスを行う場合、アクセスの競合の他に、複数のＣＰＵのうち一ＣＰＵ（ＣＰＵ１）が外部メモリにアクセス中に、他の一ＣＰＵ（ＣＰＵ０）が、所定の設定レジスタを介して外部メモリのアクセススピード（アクセス設定値）を設定変更する場合も想定される。このような場合、すなわち、ＣＰＵ１による外部デバイスに対するアクセスと、ＣＰＵ０によるアクセス設定値変更とが同時に発生した場合、ＣＰＵ１は外部デバイスに正常にアクセスできなくなる虞があった。
【０００５】
本発明は、複数のＣＰＵによって外部デバイスに対するアクセスとアクセス設定値変更が同時に発生することによる不具合を効率的に抑制する技術を提供するものである。
【課題を解決するための手段】
【０００６】
第１の発明に係る制御回路は、複数のＣＰＵと、前記複数のＣＰＵに共通に利用され、外部デバイスへのアクセスに関する設定値を設定する外部デバイスアクセス設定レジスタと、前記設定値を前記設定レジスタから受け取り、前記設定値を、前記外部デバイスへのアクセス状況に応じて更新可能に保持する保持レジスタと、前記保持レジスタに保持された設定値に基づいて前記外部デバイスへのアクセスタイミングを制御するアクセスタイミング制御回路とを備える。
【０００７】
本構成によれば、複数のＣＰＵにより外部デバイスに対するアクセスが可能な構成において、外部デバイスに対するアクセスと、アクセスに関する設定値、例えば、アクセススピードの設定値の変更とが同時に発生することによる不具合を効率的に抑制することができる。例えば、一ＣＰＵが外部デバイスへアクセス中の場合には、保持レジスタに保持された設定値の変更を禁止することにより、外部デバイスに対するアクセスと、アクセスに関する設定値の変更とが同時に発生することを防止できる。
また、設定レジスタとは別個に保持レジスタを設けることにより、設定レジスタにおける設定値の更新を、独自に行える。すなわち、外部デバイスへのアクセス状態とは関係なく、設定レジスタのみの設定変更は行える。
【０００８】
第２の発明は、第１の発明の制御回路において、前記設定レジスタからの設定値と、前記保持レジスタに保持された保持設定値とを受け取り、前記設定値および前記保持設定値のいずれかを選択する設定値選択回路をさらに備え、前記設定値選択回路は、前記複数のＣＰＵのうち一ＣＰＵが外部デバイスにアクセス中に、前記一ＣＰＵと異なる他の一ＣＰＵから前記設定値を更新する新たな設定値が前記設定レジスタに入力された場合、前記新たな設定値を無効にして前記保持設定値を前記保持レジスタに保持させ、いずれのＣＰＵも外部デバイスにアクセスしていないアイドル期間中に前記新たな設定値を有効にして前記新たな設定値を前記保持レジスタにロードする。
本構成によれば、保持レジスタの設定値の変更、すなわち、外部デバイスに対する設定値の変更がアイドル期間中に行われるため、外部デバイスに対するアクセスと、アクセスに関する設定値の変更とが同時に発生することを好適に防止できる。
【０００９】
第３の発明は、第２の発明の制御回路において、前記他の一ＣＰＵは、前記設定値を更新する際に、新たな設定値の前記設定レジスタへの設定完了前であることを示す設定更新無効情報と、新たな設定値の前記設定レジスタへの設定が完了したことを示す設定更新有効情報とを、前記設定レジスタに設定する。
本構成によれば、設定更新無効情報と設定更新有効情報とによって、設定レジスタにおける設定値の更新状況を把握することができる。そのため、例えば、設定変更制御回路は、設定更新有効情報を利用して、新たな設定値の有効性を判断できる。
【００１０】
第４の発明は、第３の発明の制御回路において、前記設定値選択回路は、前記アイドル期間中であり、かつ前記設定レジスタに前記設定更新有効情報が設定されていることを条件に、前記設定レジスタに入力された新たな設定値を前記保持レジスタにロードする。
本構成によれば、アイドル期間中の条件に設定更新有効情報の条件が加味されて外部デバイスに係る設定値が更新されるため、より適切なタイミングで設定値が更新される。
【００１１】
第５の発明は、第１の発明の制御回路において、複数の前記設定レジスタと、各設定レジスタに対応して複数の前記保持レジスタとが設けられ、各保持レジスタは、各ＣＰＵから前記設定レジスタを介して入力された前記設定値を各々保持するとともに、前記外部デバイスを選択する選択信号を各々生成し、当該制御回路は、前記複数の保持レジスタからの前記選択信号を用いて、前記設定値を設定する対象となる外部デバイスを選択する選択回路をさらに備え、前記アクセスタイミング制御回路は、選択された外部デバイスに対応する保持レジスタに保持された設定値に基づいて、前記選択された外部デバイスへのアクセスタイミングを制御する。
【００１２】
本構成によれば、複数のＣＰＵにより外部デバイスに対するアクセスと、アクセス設定値の変更が同時に発生することによる不具合を効率的に抑制することができる。さらに、一ＣＰＵによって設定値の設定中の外部デバイスに、他の一ＣＰＵがアクセスすることになっても、他の一ＣＰＵは、自身のアクセス設定値を参照しながらアクセスできる。
【００１３】
第６の発明は、第５の発明の制御回路において、各設定レジスタは、前記複数のＣＰＵのいずれかのＣＰＵに対してそれぞれ個別に割り当て可能であり、設定レジスタが割り当てられた各ＣＰＵは、対応する設定レジスタに対して、アドレス空間および選択する外部デバイスを任意に設定可能である。
【００１４】
本構成によれば、各設定レジスタには、任意のアドレス空間および外部デバイスを設定することができる。そのため、外部デバイスが外部メモリである場合、異なるメモリアドレスから同一の外部デバイスにアクセスできるように設定できるので、例えば、設定レジスタ１はメモリアドレス0x0000−0x0FFFで外部デバイス１に、設定レジスタ２はメモリアドレス0x1000−0x1FFFで外部デバイス１にアクセスするように割り当てる。そうすれば、一ＣＰＵは0x0000−0x0FFF、他の一ＣＰＵは0x1000−0x1FFFにアクセスするので、一方のＣＰＵがアクセススピードを変更しても、他方のアクセスへのその影響をなくすことができる。
【００１５】
第７の発明は、第１から第６のいずれか一つ発明の制御回路において、前記外部デバイスは外部メモリであり、前記設定値は、前記外部メモリに対するアクセススピードを設定するアクセススピード値である。
本構成によれば、外部デバイスがメモリである場合、メモリのアクセススピードはメモリに応じて異なることが多いため、通常、メモリへのアクセススピードは適宜、設定変更される。そのため、本構成によれば、メモリへのアクセススピードの設定変更を、より少ない工程で、かつ適切なタイミングで行うことができる。
【００１６】
第８の発明に係る画像形成装置は、被記録媒体に画像を形成する画像形成装置であって、請求項１から請求項７のいずれか一項に記載の制御回路と、前記制御回路の制御に基づいて、画像を形成する画像形成部とを備え、前記外部デバイスは、該画像形成装置の動作を制御するための各種プログラムであって前記複数のＣＰＵによって実行される各種プログラムが格納された不揮発メモリである。
本構成によれば、複数のＣＰＵを用いて画像形成装置の動作を制御する際に、不揮発メモリに対するアクセスと、アクセスに関する設定値、例えば、アクセススピードの設定値の変更とが同時に発生することによる不具合を効率的に抑制することができる。ひいては、画像形成の効率化を図ることができる。
【００１７】
第９の発明に係る外部デバイスアクセス制御方法は、複数のＣＰＵを備えた制御回路から外部デバイスへのアクセスを制御する方法であって、前記制御回路は、前記複数のＣＰＵに共通に利用され、前記外部デバイスへのアクセスに関する設定値を設定する外部デバイスアクセス設定レジスタを備え、該方法は、前記複数のＣＰＵのうち一ＣＰＵが外部デバイスにアクセス中に、前記一ＣＰＵと異なる他の一ＣＰＵから前記設定値を更新する新たな設定値が前記設定レジスタに入力された場合、前記新たな設定値を無効にして前記保持設定値を前記設定レジスタとは別個の保持レジスタに保持させるレジスタ維持工程と、いずれのＣＰＵも外部デバイスにアクセスしていないアイドル期間中に、前記新たな設定値を有効にし、新たな設定値を前記保持レジスタにロードするレジスタ更新工程と、前記保持レジスタに保持された設定値に基づいて前記外部デバイスへのアクセスタイミングを制御する工程とを含む。
本構成によれば、保持レジスタの設定値の変更、すなわち、外部デバイスに対する設定値の変更がアイドル期間中に行われるため、外部デバイスに対するアクセスと、アクセスに関する設定値の変更とが同時に発生することを好適に防止できる。
【００１８】
第１０の発明は、第９の発明の外部デバイスアクセス制御方法において、前記設定値を更新する際に、新たな設定値の前記設定レジスタへの設定完了前であること示す設定更新無効情報と、新たな設定値の前記設定レジスタへの設定が完了したことを示す設定更新有効情報とを、前記設定レジスタに設定する工程をさらに含み、前記レジスタ更新工程は、前記アイドル期間中であり、かつ前記設定レジスタに前記設定更新有効情報が設定されていることを条件に、前記設定レジスタに入力された新たな設定値を前記保持レジスタにロードすることを含む。
本構成によれば、本構成によれば、アイドル期間中の条件に設定更新有効情報の条件が加味されて外部デバイスに係る設定値が更新されるため、より適切なタイミングで設定値が更新される。
【発明の効果】
【００１９】
本発明によれば、複数のＣＰＵによって外部デバイスに対するアクセスとアクセス設定値変更が同時に発生することによる不具合を効率的に抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態１に係るプリンタの概略的な電気的構成を示すブロック図
【図２】プリンタの制御回路に係る概略的な電気的構成を示すブロック図
【図３】制御回路のＲＯＭ・外部ＬＳＩ−Ｉ／Ｆに係る概略的な電気的構成を示すブロック図
【図４】実施形態２におけるＲＯＭ・外部ＬＳＩ−Ｉ／Ｆの概略的な電気的構成を示すブロック図
【発明を実施するための形態】
【００２１】
＜実施形態１＞
本発明の実施形態１について図１から図３を参照して説明する。
【００２２】
１．印刷システムの電気的構成
図１は、複数のパーソナルコンピュータ（以下、「ＰＣ」と記す）１０と、プリンタ３０（画像形成装置の一例）とを含む印刷システムの電気的構成を示すブロック図である。なお、画像形成装置はプリンタに限られず、例えば、ファクシミリ、コピー機であってもよいし、それらの機能を備えた複合機であってのよい。
【００２３】
プリンタ３０は、ＡＳＩＣ（特定用途向け集積回路：「制御回路」の一例）３１、外部ＲＯＭ（「外部デバイス」の一例）３２、第１外部ＬＳＩ（「外部デバイス」の一例）３３、第２外部ＬＳＩ（「外部デバイス」の一例）３４、操作部３５、表示部３６、および画像形成部３７等を含む。ＡＳＩＣ３１は第１ＣＰＵ４１、第２ＣＰＵ４２およびネットワークインターフェイス（Ｉ／Ｆ）４３等を含む。なお、制御回路はＡＳＩＣに限られず、例えば、個別のＩＣおよび論理回路によって構成されてもよい。
【００２４】
外部ＲＯＭ３２には、プリンタ３０の動作を制御するための各種プログラムが記録されており、第１ＣＰＵ４１および第２ＣＰＵ４２は、外部ＲＯＭ（「外部メモリ」の一例）３２から読み出したプログラムに従って、その処理結果をＳＤＲＡＭ（「外部メモリ」の一例）やＡＳＩＣ３１内部の画像処理用ＳＲＡＭ（（図示せず）に記憶させながら、プリンタ３０の動作を制御する。ネットワークＩ／Ｆ４３は、ＬＡＮ（ローカルエリアネットワーク）２０を介して複数のＰＣ１０に接続されており、相互のデータ通信が可能となっている。
【００２５】
操作部３５は、複数のボタンを備え、ユーザによって印刷開始の指示や動作モード指示などの各種の入力操作が可能である。表示部３６は、液晶ディスプレイやランプ等を備えており、各種の設定画面や動作状態等を表示することが可能である。画像形成部３７は、用紙等の被記録媒体の表裏両面に印刷を行う機能を備えている。
【００２６】
２．ＡＳＩＣ（制御回路）の構成
次に図２を参照して、ＡＳＩＣ３１の構成を説明する。図２は、ＡＳＩＣ３１の概略的な構成を示すブロック図である。
【００２７】
ＡＳＩＣ３１は、図２に示されるように、第１ＣＰＵ（ＣＰＵ０）４１、第２ＣＰＵ（ＣＰＵ１）４２、レジスタＩ／Ｆ４４、外部デバイスアクセス設定レジスタ４５、およびＲＯＭ・外部ＬＳＩ−Ｉ／Ｆ６０を含む。
【００２８】
第１ＣＰＵ４１は、主に画像形成部３７による処理を実行し、第２ＣＰＵは主にネットワークＩ／Ｆ４３を介した通信処理を実行する。なお、実施形態１では、複数のＣＰＵとして、二個のＣＰＵを示すがこれに限られない。
【００２９】
外部デバイスアクセス設定レジスタ（以下、単に「設定レジスタ」という）４５は、複数のレジスタを含み、各レジスタには、例えば、ＣＰＵのアドレス空間、メモリデバイス（例えば、外部ＲＯＭ３２）のフォーマット、メモリデバイスへのアクセススピード、外部デバイスのチップセレクト等が個別に設定される。
【００３０】
また、設定レジスタ４５は、第１ＣＰＵ４１および第２ＣＰＵ４２によって共通に利用される。そして、設定レジスタ４５には、外部デバイスへのアクセスに関する設定値、実施形態１では、例えば、外部ＲＯＭ３２へのアクセススピード値が、第１ＣＰＵ４１あるいは第２ＣＰＵ４２によって設定される。
【００３１】
ＲＯＭ・外部ＬＳＩ−Ｉ／Ｆ６０は、第１ＣＰＵ４１および第２ＣＰＵ４２と外部デバイス３２，３３，３４とのインタフェースを行う。外部ＲＯＭ３２の選択には選択信号ＣＳＮ０を、第１外部ＬＳＩ３３の選択には選択信号ＣＳＮ１を、第２外部ＬＳＩ３４の選択には選択信号ＣＳＮ２を、それぞれ出力する。また、ＲＯＭ・外部ＬＳＩ−Ｉ／Ｆ６０は、各外部デバイス３２，３３，３４と、リード信号ＲＤ、ライト信号ＷＲ、アドレス信号ＡＤＲおよびデータ信号ＤＡＴＡ等の信号を送受信する。
【００３２】
また、ＡＳＩＣ３１は、各種バス接続回路として、バスブリッジ５１，５２、調停回路（ＢＵＳアービタ）５３等を含む。調整回路５３は内部メインバスＭＢに接続するＣＰＵを調停する。
【００３３】
３．ＲＯＭ・外部ＬＳＩ−Ｉ／Ｆの構成および動作
次に図３を参照して、ＲＯＭ・外部ＬＳＩ−Ｉ／Ｆの構成を説明する。図３は、ＲＯＭ・外部ＬＳＩ−Ｉ／Ｆ６０の概略的な構成を示すブロック図である。
【００３４】
ＲＯＭ・外部ＬＳＩ−Ｉ／Ｆ６０は、図３に示されるように、アクセススピード設定値選択回路（「設定値選択回路」の一例：以下、単に「設定値選択回路」という）６１、アクセススピード保持レジスタ（「保持レジスタ」の一例：以下、単に「保持レジスタ」という）６２、タイミング制御回路（「アクセスタイミング制御回路」に相当）６３、およびデバイス選択回路６４を含む。
【００３５】
設定値選択回路６１は、設定レジスタ４５からのアクセススピード値（レジスタデータ：設定値）と、保持レジスタ６２に保持されたアクセススピード値（アクセススピード保持値：保持設定値）とを受け取る。また、設定値選択回路６１は、設定レジスタ４５からレジスタデータ更新イネーブル信号ren_enを受け取り、例えば、タイミング制御回路６３からアイドルフラグ信号Ｆｉを受け取る。そして、レジスタデータ更新イネーブル信号ren_enおよびアイドルフラグ信号Ｆｉの信号レベルに応じて、設定レジスタ４５からのアクセススピード値および保持レジスタ６２からのアクセススピード保持値のいずれかを選択する。
【００３６】
実施形態１では、ＣＰＵ４１，４２のうちアクセススピード値を設定変更するＣＰＵ（「他の一ＣＰＵ」に相当）は、アクセススピード値を更新する際に、新たなアクセススピード値の設定レジスタ４５への設定完了前であることを示す「設定更新無効情報」と、新たなアクセススピード値の設定レジスタ４５への設定が完了したことを示す「設定更新有効情報」とを、設定レジスタ４５に設定する。
【００３７】
ここで、ローレベル（「Ｌ」）のレジスタデータ更新イネーブル信号ren_enが「設定更新無効情報」に相当し、ハイレベル（「Ｈ」）のレジスタデータ更新イネーブル信号ren_enが「設定更新有効情報」に相当する。すなわち、「設定更新無効情報」が設定されている場合には、設定レジスタ４５は、ローレベルのレジスタデータ更新イネーブル信号ren_enを設定値選択回路６１に出力する。一方、「設定更新有効情報」が設定されている場合には、設定レジスタ４５は、ハイレベルのレジスタデータ更新イネーブル信号ren_enを設定値選択回路６１に出力する。
【００３８】
そして、設定値選択回路６１は、アイドル期間中（アイドルフラグ信号Ｆｉが「Ｈ」）であり、かつ設定レジスタ４５に設定更新有効情報が設定されていること（レジスタデータ更新イネーブル信号ren_enが「Ｈ」）を条件に、設定レジスタ４５に入力された新たなアクセススピード値を保持レジスタ６２にロードする。一方、アイドルフラグ信号Ｆｉおよびレジスタデータ更新イネーブル信号ren_enのいずれかが「Ｌ」である場合、保持レジスタ６２に保持されたアクセススピード保持値をそのまま保持レジスタ６２に保持させる。すなわち、アクセススピード値は設定変更されない。
【００３９】
このように、実施形態１では、アイドル期間中の条件（アイドルフラグ信号Ｆｉが「Ｈ」）に「設定更新有効情報」の条件（レジスタデータ更新イネーブル信号ren_enが「Ｈ」）が加味されて外部ＲＯＭ３２のアクセススピード値が更新される。そのため、より適切なタイミングで精度よくアクセススピード値を更新することができる。
【００４０】
上記したように、保持レジスタ６２は、アクセススピード値を設定レジスタ４５から設定値選択回路６１を介して受け取り、アクセススピード値を、外部ＲＯＭ（外部デバイス）３２へのアクセス状況に応じて更新可能に保持する。例えば、第１ＣＰＵ４１が外部ＲＯＭ３２へアクセス中に、第２ＣＰＵ４２が設定レジスタ４５に新たなアクセススピード値を設定した場合は、保持レジスタ６２に保持されたアクセススピード値の更新が禁止される。
【００４１】
また、保持レジスタ６２は、外部デバイスへのアクセス設定値（レジスタデータ）を保持するとともに、外部デバイスを選択するデバイス選択信号ＣＳを生成し、デバイス選択信号ＣＳをデバイス選択回路６４に供給する。
【００４２】
このように、設定レジスタ４５とは別個に保持レジスタ６２を設けることによって、設定レジスタ４５におけるアクセススピード値の更新を、独自に行える。すなわち、外部ＲＯＭ３２へのアクセス状態とは関係なく、設定レジスタ４５のみの設定変更は行える。そのため、外部ＲＯＭ３２へのアクセスの終了に応じて即座に、アクセススピード値を更新することができる。
【００４３】
また、タイミング制御回路６３は、保持レジスタ６２に保持されたアクセススピード値に基づいて、選択された外部デバイス、この場合、外部ＲＯＭ３２へのアクセスタイミングを制御する。
【００４４】
デバイス選択回路６４は、保持レジスタ６２からのデバイス選択信号ＣＳを用いて、アクセスの対象となる、およびアクセススピード値（設定値）を設定する対象となる外部デバイスを選択する。なお、ＲＯＭ・外部ＬＳＩ−Ｉ／Ｆ６０は、タイミング制御回路６３の出力側に、さらに、出力信号生成回路および入力データラッチ回路（図示せず）等を含む。
【００４５】
なお、外部ＲＯＭ３２に対する実際のアクセススピードは、その設定値に基づいて、例えば、タイミング制御回路６３によって、以下のようにして設定される。外部ＲＯＭ３２の制御信号は、上記したように、ＣＳ（チップセレクト）、ＲＤ（リード）、ＷＲ（ライト）、ＡＤＲ[20:1]、ＤＡＴＡ[15:0]などがあり、タイミング制御回路６３は、各信号変化タイミングを制御することでアクセススピードを制御する。例えば、タイミング制御回路６３は、ＣＳの立下りに対するＲＤの立下りタイミング、ＲＤのＬｏｗ期間、ＲＤの立上りに対するＣＳの立上りなど、各信号変化タイミングをクロック数で設定して、アクセススピードを設定している。
【００４６】
４．実施形態１の効果
第１ＣＰＵ４１および第２ＣＰＵ４２（複数のＣＰＵ）により外部ＲＯＭ３２等の外部デバイスに対するアクセスが可能な構成において、設定レジスタ４５とは別途に保持レジスタ６２を設けることによって、外部デバイスに対するアクセスと、アクセスに関する設定値、例えば、アクセススピード値の変更とが同時に発生することによる不具合を効率的に抑制することができる。
【００４７】
＜実施形態２＞
次に、本発明の実施形態２について図４を参照して説明する。図４は、実施形態２のＲＯＭ・外部ＬＳＩ−Ｉ／Ｆ６０Ａに係る構成を示すブロック図である。なお、実施形態２は、実施形態１とはＲＯＭ・外部ＬＳＩ−Ｉ／Ｆ６０Ａに係る構成のみが異なる。そのため、ＲＯＭ・外部ＬＳＩ−Ｉ／Ｆ６０Ａに係る構成のみを説明する。
【００４８】
実施形態２では、設定レジスタが複数個（図４では、設定レジスタ４５Ａ，４５Ｂの二個の場合が示される）設けられ、各設定レジスタに対応して、設定値選択回路および保持レジスタも複数個、設けられる（図４では、設定値選択回路６１Ａ，６１Ｂおよび保持レジスタ６２Ａ，６２Ｂ、それぞれ二個の場合が示される）。
【００４９】
各設定レジスタ４５Ａ，４５Ｂは、複数のＣＰＵのいずれかのＣＰＵに対してそれぞれ個別に割り当て可能である。実施形態２では、例えば、設定レジスタ４５Ａは第１ＣＰＵ４１に割り当てられ、設定レジスタ４５Ｂは第２ＣＰＵ４２に割り当てられる。また、各ＣＰＵ４１，４２は、対応する設定レジスタ４５Ａ，４５Ｂに対して、アドレス空間および選択する外部デバイスを任意に設定可能である。
【００５０】
そのため、異なるメモリアドレス（アドレス空間）から同一の外部ＲＯＭ３２にアクセスできるように設定できる。例えば、設定レジスタ４５Ａはメモリアドレス0x0000−0x0FFFにおいて外部ＲＯＭ３２に、設定レジスタ４５Ｂはメモリアドレス0x1000−0x1FFFにおいて外部ＲＯＭ３２にアクセスするように割り当てる。そうすれば、第１ＣＰＵ４１はアドレス0x0000−0x0FFF、第２ＣＰＵ４２はアドレス0x1000−0x1FFFにアクセスする。そのため、二個のＣＰＵ４１，４２が同一の外部ＲＯＭ３２（外部デバイス）にアクセスする場合であっても、一方のＣＰＵがアクセススピード値を変更しても、他方のアクセスへのその影響をなくすことができる。
【００５１】
各保持レジスタ６２Ａ，６２Ｂは、各ＣＰＵ４１，４２から設定レジスタ４５Ａ，４５Ｂを介して入力された設定値（レジスタデータ１，２）を各々保持するとともに、外部デバイスを選択する選択信号（ＣＳ１，ＣＳ２）を各々生成する。
【００５２】
デバイス選択回路６４は、各保持レジスタ６２Ａ，６２Ｂからの選択信号ＣＳ１，ＣＳ２を用いて、アクセススピード値（設定値）を設定する対象となる外部デバイスを選択する。
【００５３】
タイミング制御回路６３は、選択された外部デバイスに対応する保持レジスタに保持された設定値に基づいて、選択された外部デバイスへのアクセスタイミングを制御する。
【００５４】
上記メモリアドレスの設定例を基に、外部デバイスが外部ＲＯＭ３２である場合のタイミング制御回路６３等によるアクセスタイミング制御をより詳しく説明すると、以下のようになる。
【００５５】
タイミング制御回路６３は、内部メインバスＭＢに含まれるアドレス線の情報からメモリアドレス0x0000−0x0FFFが選択されるのを認識すると、第１ＣＰＵ４１によって外部ＲＯＭ３２へのアクセス要求がなされたと判断する。一方、アドレス線の情報からメモリアドレス0x1000−0x1FFFが選択されるのを認識すると、第２ＣＰＵ４２によって外部ＲＯＭ３２へのアクセス要求がなされたと判断する。そして、タイミング制御回路６３は、内部メインバスＭＢに含まれるアドレス線の情報からメモリアドレス0x0000−0x0FFFが選択されるのを検出すると、各設定レジスタに設定されたアドレスから対応するレジスタを判別する。
【００５６】
例えば、タイミング制御回路６３は、メモリアドレス0x0000−0x0FFFに対応するレジスタが設定レジスタ１であると判断した場合、第１ＣＰＵ４１によって外部ＲＯＭ３２へのアクセス要求がなされたと判断する。一方、アドレス線の情報からメモリアドレス0x1000−0x1FFFが選択されるのを検出すると、前記と同様に、各設定レジスタの設定アドレスから対応するレジスタを判別し、第２ＣＰＵ４２によって外部ＲＯＭ３２へのアクセス要求がなされたと判断する。そして、対応するレジスタが判断されると、それに対応するアクセススピードとＣＳを対応する保持レジスタから取得し、各信号のタイミング制御とＣＳの選択を行う。
【００５７】
なお、ＣＰＵそれぞれに設定レジスタが割り当てられる実施形態２においても、レジスタデータ更新イネーブル信号ren_enおよびアイドルフラグ信号Ｆｉの有効性は実施形態１と同等である。
【００５８】
５．実施形態２の効果
複数のＣＰＵ４１、４２による外部ＲＯＭ３２に対するアクセスと、アクセススピード値（アクセス設定値）の変更が同時に発生することによる不具合を効率的に抑制することができる。さらに、例えば、第１ＣＰＵ４１によってアクセススピード値の設定中の外部ＲＯＭ３２に、第２ＣＰＵ４２がアクセスすることになっても、第２ＣＰＵ４２は、自身のアクセススピード値を参照しながら外部ＲＯＭ３２にアクセスできる。
【００５９】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００６０】
（１）上記実施形態では、アイドルフラグ信号Ｆｉが「Ｈ」の条件にレジスタデータ更新イネーブル信号ren_enが「Ｈ」の条件が加味されて外部ＲＯＭ３２のアクセススピード値が更新される例を示したが、これに限られない。例えば、アクセススピード値の設定の際にタイミング的ずれが生じない等、アクセスに関する設定値の設定にタイミング的な不都合が生じない場合は、アイドルフラグ信号Ｆｉのみに基づいて、外部ＲＯＭ３２のアクセススピード値を更新するようにしてもよい。
【００６１】
その場合、設定値選択回路６１は、第１ＣＰＵ４１および第２ＣＰＵ４２のうち一個のＣＰＵが外部ＲＯＭ３２にアクセス中に、外部ＲＯＭ３２にアクセス中のＣＰＵと異なる他の一個のＣＰＵからアクセススピード値を更新する新たなアクセススピード値が設定レジスタ４５に入力（設定）された場合、新たなアクセススピード値を無効にして、保持レジスタ６２に保持されたアクセススピード保持値をそのまま保持レジスタ６２に保持させる（「レジスタ維持工程」）。一方、設定値選択回路６１は、いずれのＣＰＵ４１，４２も外部ＲＯＭ３２にアクセスしていないアイドル期間中に新たなアクセススピード値を有効にして新たなアクセススピード値を保持レジスタ６２にロードする（「レジスタ更新工程」）。
【００６２】
この場合、保持レジスタ６２のアクセススピード値の変更、すなわち、外部ＲＯＭ３２に対するアクセススピード値の変更が、外部ＲＯＭ３２のアイドル期間中に行われる。そのため、外部ＲＯＭ３２に対するアクセスと、アクセススピード値の変更とが同時に発生することを防止できる。
【符号の説明】
【００６３】
３０…プリンタ
３１，３１Ａ…ＡＳＩＣ
３２…外部ＲＯＭ
３３…第１外部ＬＳＩ
３４…第２外部ＬＳＩ
４１…第１ＣＰＵ
６２…第２ＣＰＵ
４５，４５Ａ，４５Ｂ…外部デバイスアクセス設定レジスタ
６０，６０Ａ…ＲＯＭ・外部ＬＳＩ−Ｉ／Ｆ
６１，６１Ａ，６１Ｂ…アクセススピード設定値選択回路
６２，６２Ａ，６２Ｂ…アクセススピード保持レジスタ
６３…タイミング制御回路
６４…デバイス選択回路
【図１】
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【図２】
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【図３】
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【図４】
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