(57)【要約】【課題】メモリ機能を有する電子回路またはメモリ素子と集積化可能な電子回路を提供すること。【解決手段】本発明は、半導体からなるチャネルと、前記チャネルにスピン偏極した電子を注入し強磁性体を含むソース２０ａ、２０ｂと、前記チャネルから前記スピン偏極した電子を受け強磁性体を含むドレイン２２ａ、２２ｂと、前記チャネルの電界を共通に変化させるゲート２４ａ、２４ｂと、を各々備える複数のトランジスタ３０ａ、３０ｂを具備し、前記複数のトランジスタの各々チャネルにおける電子の走行方向は、スピン軌道相互作用に起因する有効磁場に交差する方向であり、かつ前記ゲートに共通に印加されるゲート電圧により前記複数のトランジスタの各チャネルにおける電子に加わる有効磁場の大きさが相対的に変化する方向である電子回路である。【選択図】図１
2011040678.tif 000002
【特許請求の範囲】
【請求項１】
半導体からなるチャネルと、前記チャネルにスピン偏極した電子を注入し強磁性体を含むソースと、前記チャネルから前記スピン偏極した電子を受け強磁性体を含むドレインと、前記チャネルの電界を共通に変化させるゲートと、を各々備える複数のトランジスタを具備し、
前記複数のトランジスタの各々チャネルにおける電子の走行方向は、スピン軌道相互作用に起因する有効磁場に交差する方向であり、かつ前記ゲートに共通に印加されるゲート電圧により前記複数のトランジスタの各チャネルにおける電子に加わる有効磁場の大きさが相対的に変化する方向である電子回路。
【請求項２】
前記複数のトランジスタは、前記ソースである第１ソース、前記チャネルである第１チャネルおよび前記ドレインである第１ドレインを備える第１トランジスタと、前記ソースである第２ソース、前記チャネルである第２チャネルおよび前記ドレインである第２ドレインを備える第２トランジスタと、を含み、
前記ゲート電圧が第１レベルの場合、前記第１チャネルを走行する電子に加わる有効磁場は、前記第２チャネルを走行する電子に加わる有効磁場より大きく、前記ゲート電圧が第２レベルの場合、前記第１チャネルを走行する電子に加わる有効磁場は、前記第２チャネルを走行する電子に加わる有効磁場より小さい請求項１記載の電子回路。
【請求項３】
前記ゲート電圧が第１レベルの場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさおよび方向が同じであり、
前記ゲート電圧が第２レベルの場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じで、方向が反転する請求項２記載の電子回路。
【請求項４】
前記第１ソースと前記第１ドレインとの磁化の相対方向は、前記第１ソースから前記第１ドレインに至るコンダクタンスが、前記ゲート電圧が前記第１レベルの場合より前記ゲート電圧が前記第２レベルの場合が大きくなる方向であり、
前記第２ソースと前記第２ドレインとの磁化の相対方向は、前記第２ソースから前記第２ドレインに至るコンダクタンスが、前記ゲート電圧が前記第１レベルの場合より前記ゲート電圧が前記第２レベルの場合が小さくなる方向である請求項２または３記載の電子回路。
【請求項５】
前記第１ソースと前記第１ドレインとの磁化の相対方向、および前記第２ソースと前記第２ドレインとの磁化の相対方向の少なくとも一方は変更可能であることを特徴とする請求項２または３記載の電子回路。
【請求項６】
前記ゲート電圧が前記第１レベルの場合、前記第１チャネルにおいては電子のスピン方向が反転し、前記第２チャネルにおいては電子のスピン方向は同じであり、
前記ゲートの電圧が前記第２レベルの場合、前記第１チャネルにおいては電子のスピン方向が同じであり、前記第２チャネルにおいては電子のスピン方向が反転する請求項２または３記載の電子回路。
【請求項７】
前記第１ソースと前記第１ドレインとの磁化方向は同じであり、前記第２ソースと前記第２ドレインとの磁化方向は同じ方向である請求項６記載の電子回路。
【請求項８】
前記第１ソースと前記第１ドレインとの磁化方向は反転しており、前記第２ソースと前記第２ドレインとの磁化方向は反転している請求項６記載の電子回路。
【請求項９】
前記第１ソースと前記第１ドレインとの磁化方向は、同じ方向または反転方向に変更可能であり、前記第２ソースと前記第２ドレインとの磁化方向は、同じ方向または反転方向に変更可能である請求項６記載の電子回路。
【請求項１０】
前記第１および第２ソースは共通である、または前記第１および第２ドレインは共通である請求項２から９のいずれか一項記載の電子回路。
【請求項１１】
前記第１および第２チャネルは、閃亜鉛鉱型結晶構造を有し、（００１）面上に形成され、前記第１および第２チャネルにおける前記スピン偏極した電子の走行方向は、それぞれ［１１０］および［−１１０］方向である請求項２から１０のいずれか一項記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、特に、スピン軌道相互作用を用いた電子回路に関する。
【背景技術】
【０００２】
スピンを用いたスピンエレクトロニクスはその実用化が期待されている。スピンエレクトロニクスの分野において、強磁性体の磁化方向によるメモリ機能を有する装置が開発されている。また、非特許文献１では、スピン軌道相互作用に起因する有効磁場を活用したスピン電界効果トランジスタが提案されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】APPl. Phys. Lett. 56, 665 (1990)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
強磁性体を有する電子回路において、メモリ機能を有する電子回路またはメモリ素子と集積化可能な電子回路が求められている。本発明は、メモリ機能を有する電子回路またはメモリ素子と集積化可能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、半導体からなるチャネルと、前記チャネルにスピン偏極した電子を注入し強磁性体を含むソースと、前記チャネルから前記スピン偏極した電子を受け強磁性体を含むドレインと、前記チャネルの電界を共通に変化させるゲートと、を各々備える複数のトランジスタを具備し、前記複数のトランジスタの各々チャネルにおける電子の走行方向は、スピン軌道相互作用に起因する有効磁場に交差する方向であり、かつ前記ゲートに共通に印加されるゲート電圧により前記複数のトランジスタの各チャネルにおける電子に加わる有効磁場の大きさが相対的に変化する方向である電子回路である。本発明によれば、メモリ機能を有する電子回路またはメモリ素子と集積化可能な電子回路を提供することができる。
【０００６】
上記構成において、前記複数のトランジスタは、前記ソースである第１ソース、前記チャネルである第１チャネルおよび前記ドレインである第１ドレインを備える第１トランジスタと、前記ソースである第２ソース、前記チャネルである第２チャネルおよび前記ドレインである第２ドレインを備える第２トランジスタと、を含み、前記ゲート電圧が第１レベルの場合、前記第１チャネルを走行する電子に加わる有効磁場は、前記第２チャネルを走行する電子に加わる有効磁場より大きく、前記ゲート電圧が第２レベルの場合、前記第１チャネルを走行する電子に加わる有効磁場は、前記第２チャネルを走行する電子に加わる有効磁場より小さい構成とすることができる。この構成によれば、ゲート電圧が第１レベルの場合、第１チャネルの電子の回転角度を第２チャネルの電子より大きくできる。また、ゲート電圧が第２レベルの場合、第１チャネルの電子の回転角度を第２チャネルの電子より小さくできる。
【０００７】
上記構成において、前記ゲート電圧が第１レベルの場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさおよび方向が同じであり、前記ゲート電圧が第２レベルの場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じで、方向が反転する構成とすることができる。この構成によれば、第１レベルと第２レベルとで、第１チャネルと第２チャネルを走行する電子に加わる有効磁場の大きさを反転できる。
【０００８】
上記構成において、前記第１ソースと前記第１ドレインとの磁化の相対方向は、前記第１ソースから前記第１ドレインに至るコンダクタンスが、前記ゲート電圧が前記第１レベルの場合より前記ゲート電圧が前記第２レベルの場合が大きくなる方向であり、前記第２ソースと前記第２ドレインとの磁化の相対方向は、前記第２ソースから前記第２ドレインに至るコンダクタンスが、前記ゲート電圧が前記第１レベルの場合より前記ゲート電圧が前記第２レベルの場合が小さくなる方向である構成とすることができる。
【０００９】
上記構成において、前記第１ソースと前記第１ドレインとの磁化の相対方向、および前記第２ソースと前記第２ドレインとの磁化の相対方向の少なくとも一方は変更可能である構成とすることができる。この構成によれば、磁化の相対方向に依存し電子回路の論理を変更することができる。
【００１０】
上記構成において、前記ゲート電圧が前記第１レベルの場合、前記第１チャネルにおいては電子のスピン方向が反転し、前記第２チャネルにおいては電子のスピン方向は同じであり、前記ゲートの電圧が前記第２レベルの場合、前記第１チャネルにおいては電子のスピン方向が同じであり、前記第２チャネルにおいては電子のスピン方向が反転する構成とすることができる。
【００１１】
上記構成において、前記第１ソースと前記第１ドレインとの磁化方向は同じであり、前記第２ソースと前記第２ドレインとの磁化方向は同じ方向である構成とすることができる。この構成によれば、コンプリメンタリ回路を実現することができる。
【００１２】
上記構成において、前記第１ソースと前記第１ドレインとの磁化方向は反転しており、前記第２ソースと前記第２ドレインとの磁化方向は反転している構成とすることができる。この構成によれば、コンプリメンタリ回路を実現できる。
【００１３】
上記構成において、前記第１ソースと前記第１ドレインとの磁化方向は、同じ方向または反転方向に変更可能であり、前記第２ソースと前記第２ドレインとの磁化方向は、同じ方向または反転方向に変更可能である構成とすることができる。この構成によれば、コンプリメンタリ回路の出力を反転できる。
【００１４】
上記構成において、前記第１および第２ソースは共通である、または前記第１および第２ドレインは共通である構成とすることができる。
【００１５】
上記構成において、前記第１および第２チャネルは、閃亜鉛鉱型結晶構造を有し、（００１）面上に形成され、前記第１および第２チャネルにおける前記スピン偏極した電子の走行方向は、それぞれ［１１０］および［−１１０］方向である構成とすることができる。
【発明の効果】
【００１６】
本発明によれば、メモリ機能を有する電子回路またはメモリ素子と集積化可能な電子回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、実施例１に係る電子回路の上面図である。
【図２】図２（ａ）および図２（ｂ）はそれぞれ図１のＡ−Ａ断面図およびＢ−Ｂ断面図である。
【図３】図３は、実施例１に係る電子回路の回路図である。
【図４】図４（ａ）および図４（ｂ）は、（００１）平面ｋ空間内の電子に及ぼす有効磁場の大きさと方向を示した図である。
【図５】図５（ａ）は、有効磁場の大きさを示す図であり、図５（ｂ）は、ゲート電圧ＶｇがＶ１またはＶ２の場合の第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２のレベルを示した図である。
【図６】図６（ａ）から図６（ｄ）は、各トランジスタを示す模式図である。
【図７】図７は、第１および第２トランジスタの断面図である。
【図８】図８は、ゲート電圧ＶｇがＶ１またはＶ２の場合の第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２のレベルを示した図である。
【図９】図９は、実施例２に係る半導体積層構造を示す図である。
【図１０】図１０は、実施例２に係る半導体積層構造のバンドエネルギ（Ｅ−ＥＦ）および規格化した電子の波動関数の規格化した大きさ｜Ψ｜を距離に対しシミュレーションした結果を示した図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施例を、図面を参照に説明する。
【実施例１】
【００１９】
図１は、実施例１に係る電子回路の上面図である。（００１）面半導体基板に、トランジスタ３０ａおよび３０ｂが形成されている。第１トランジスタ３０ａは第１ソース２０ａ、第１ドレイン２２ａおよび第１ゲート２４ａを備え、第２トランジスタ３０ｂは第２ソース２０ｂ、第２ドレイン２２ｂおよび第２ゲート２４bを備えている。第１トランジスタ３０ａの第１チャネルにおける電子の走行方向は［１１０］方向であり、第２トランジスタ３０ｂの第２チャネルにおける電子の走行方向は［−１１０］方向である。第１ゲート２４ａおよび第２ゲート２４ｂは、それぞれ第１チャネルおよび第２チャネルの［００１］方向に設けられている。第１ソース２０ａおよび第２ソース２０ｂは共通して設けられている。第１ソース２０ａおよび第２ソース２０ｂを共通とすることにより、面積を削減できる。また、第１ドレイン２２ａおよび第２ドレイン２２ｂを共通としても面積を削減できる。当然のことながら、第１ソース２０ａと第２ソース２０ｂとは分離して設けられてもよい。
【００２０】
図２（ａ）および図２（ｂ）はそれぞれ図１のＡ−Ａ断面図およびＢ−Ｂ断面図である。第１トランジスタ３０ａと第２トランジスタ３０ｂとの構造は同じであるため、図２（ａ）および図２（ｂ）では、トランジスタ３０として説明する。図２（ａ）および図２（ｂ）のように、基板１０上に障壁層１２、井戸層１４および障壁層１６が順に形成されている。井戸層１４に接するようにソース２０およびドレイン２２が形成されている。障壁層１６上には金属からなるゲート２４が形成されている。井戸層１４のバンドギャップを障壁層１２および１６より小さくすることにより、電子をチャネル１８付近に閉じ込めることができる。井戸層１４付近がチャネル１８として機能する。
【００２１】
ソース２０は強磁性体を含むことにより、スピン偏極した電子をチャネルに注入することができる。ドレイン２２はチャネル１８からスピン偏極した電子を受ける。ドレイン２２は強磁性体を含んでいる。このため、チャネル１８から受けたスピンの向きがドレイン２２の磁化方向と同じ場合、ソース２０からドレイン２２に至るコンダクタンスは大きくなる。一方、チャネル１８から受けたスピンの向きがドレイン２２の磁化方向と反対の場合、ソース２０からドレイン２２に至るコンダクタンスは小さくなる。実施例１では、ソース２０とドレイン２２の磁化方向は同じ方向である。ゲート２４に電圧を印加することにより、井戸層１４内（つまりチャネル１８内）の電界を変化させることができる。ゲート２４による電界は縦方向（［００１］方向）に勾配を有する。これにより、井戸層１４内のスピン軌道相互作用に起因した有効磁場の大きさおよび向きを変化させることができる。
【００２２】
基板１０としては、例えば（００１）面を主面とするＩｎＰ基板を用いることができる。障壁層１２および１６としては、例えばＩｎＸＡｌ１−ＸＡｓ層を用いることができる。Ｉｎの組成比Ｘを０．５２とすることにより、障壁層１２および１６をＩｎＰに格子整合させることができる。井戸層１４としては、例えばＩｎＸＧａ１−ＸＡｓ層を用いることができる。Ｉｎの組成比Ｘを０．５３とすることにより、井戸層１４をＩｎＰに格子整合させることができる。
【００２３】
図３は、実施例１に係る電子回路の回路図である。第１トランジスタ３０ａと第２トランジスタ３０ｂのソースは共通に電源（接地側）に接続されている。第１トランジスタ３０ａと第２トランジスタ３０ｂのゲートには共通にゲート電圧Ｖｇが印加される。第１トランジスタ３０ａのドレインは第１出力端子Ｖｏｕｔ１に接続されている。第２トランジスタ３０ｂのドレインは第２出力端子Ｖｏｕｔ２に接続されている。第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２は、それぞれ第１抵抗Ｒ１および第２抵抗Ｒ２を介し電源（電源供給側）に接続される。第１抵抗Ｒ１および第２抵抗Ｒ２は、それぞれ第１トランジスタ３０ａおよび第２トランジスタ３０ｂのコンダクタンスが大きい場合より小さいコンダクタンスを有する。また、第１抵抗Ｒ１および第２抵抗Ｒ２は、それぞれ第１トランジスタ３０ａおよび第２トランジスタ３０ｂのコンダクタンスが小さい場合より大きいコンダクタンスを有する。
【００２４】
次に、実施例１の動作原理について説明する。半導体におけるスピン軌道相互作用は電子スピンに対し有効磁場として作用する。有効磁場は、電子が走行することにより受ける磁場である。例えば、閃亜鉛鉱型結晶構造を有する化合物半導体にはラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との２種類が存在している。以下では、ラシュバスピン軌道相互作用の強さを表すパラメータをαとし、ドレッセルハウススピン軌道相互作用の強さを表すパラメータをβとする。ドレッセルハウススピン軌道相互作用の強さβは、電子が走行する方向によって定まり、電界によらず一定である。ラシュバスピン軌道相互作用の強さαは、電界により可変である。
【００２５】
図４（ａ）および図４（ｂ）は、（００１）平面ｋ空間内の電子に及ぼす有効磁場の大きさと方向を示した図である。点線矢印は［１１０］方向と［−１１０］方向を示している。ｋ空間の原点を中心とする円上の電子は、それぞれ対応する方向に同じ速度で走行している電子を示している。例えば、［１１０］方向上の点は、［１１０］方向に走行している電子に対応している。実矢印は、円上に示された電子に働く有効磁場の方向と磁場の大きさを示している。図４（ａ）は、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じとき、すなわちα＝βのときを示す図である。図４（ｂ）は、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じで方向が図４（ａ）とは反転しているとき、すなわち−α＝βのときを示す図である。
【００２６】
図４（ａ）および図４（ｂ）のように、α＝βおよび−α＝βのとき、有効磁場は一軸配向となる。図４（ａ）のように、α＝βのとき、［１１０］方向に走行する電子には垂直方向に有効磁場が働く。このときの有効磁場の大きさをＡとする。一方、［−１１０］方向に走行する電子に働く有効磁場は０である。図４（ｂ）のように、−α＝βのとき、［−１１０］方向に走行する電子には垂直方向に有効磁場が働く。このときの有効磁場の大きさは、α＝βのときと同じＡである。一方、［１１０］方向に走行する電子に働く有効磁場は０である。スピン偏極した電子に有効磁場が印加されると、電子のスピンは歳差運動し、スピンの方向が回転する。
【００２７】
図５（ａ）は、第１トランジスタ３０ａおよび第２トランジスタ３０ｂのゲート電圧を第１レベルＶ１および第２レベルＶ２にしたときのα、［１１０］および［−１１０］方向に走行する電子に印加される有効磁場の大きさを示す図である。ここで、［１１０］および［−１１０］は、それぞれ第１トランジスタ３０ａの第１チャネルおよび第２トランジスタ３０ｂの第２チャネルを走行する電子に対応する。ゲート電圧Ｖｇ＝Ｖ１のときα＝βとなり、Ｖｇ＝Ｖ２のとき−α＝βとなるように、第１レベルＶ１および第２レベルＶ２を設定する。例えば、第１レベルＶ１をローレベル、第２レベルＶ２をハイレベルとする。ゲート電圧Ｖｇが第１レベルＶ１のとき、［１１０］方向の電子には大きさＡの有効磁場が加わり、［−１１０］方向の電子には有効磁場は加わらない。一方、ゲート電圧Ｖｇが第２レベルＶ２のとき、［１１０］方向の電子には有効磁場は加わらず、［−１１０］方向の電子には大きさＡの有効磁場が加わる。
【００２８】
図５（ｂ）は、ゲート電圧ＶｇがＶ１またはＶ２のときの、［１１０］方向電子が第１チャネルを走行した際のスピンの回転角度および第１出力端子Ｖｏｕｔ１の出力、［−１１０］方向電子が第２チャネルを走行した際のスピンの回転角度および第２出力端子Ｖｏｕｔ２の出力を示している。
【００２９】
図６（ａ）から図６（ｄ）は、各トランジスタを示す模式図である。図６（ａ）は、ゲート電圧Ｖｇ＝Ｖ１のときの第１トランジスタ３０ａの模式図である。図６（ｂ）は、ゲート電圧Ｖｇ＝Ｖ１のときの第２トランジスタ３０ｂの模式図である。図６（ｃ）は、ゲート電圧Ｖｇ＝Ｖ２のときの第１トランジスタ３０ａの模式図である。図６（ｄ）は、ゲート電圧Ｖｇ＝Ｖ２のときの第２トランジスタ３０ｂの模式図である。第１トランジスタ３０ａの第１ソース２０ａおよび第１ドレイン２２ａ並びに第２トランジスタ３０ｂの第２ソース２０ｂおよび第２ドレイン２２ｂの磁化方向（実矢印の方向）は上方向である。
【００３０】
図５（ｂ）および図６（ａ）のように、第１トランジスタ３０ａにおいて、ゲート電圧Ｖｇ＝Ｖ１のとき、第１ソース２０ａから第１チャネル１８ａに注入される電子は、上方向にスピン偏極している。第１ソース２０ａに対し第１ドレイン２２ａに電圧を印加することにより、電子は第１ソース２０ａから第１ドレイン２２ａの方向に走行する。上方向にスピン偏極した電子が第１チャネル１８ａを走行すると、大きさＡの有効磁場を受けスピン方向が回転する。第１チャネル１８ａの長さを、電子のスピン方向が反転するように設定しておく。第１ドレイン２２ａに到達する電子のスピンの方向は１８０°（π）回転し、下向きとなる。第１ドレイン２２ａの磁化方向と第１ドレイン２２ａに到達する電子のスピンの方向とは反平行である。このため、第１トランジスタ３０ａのコンダクタンスは小さくなる。第１トランジスタ３０ａのコンダクタンスが第１抵抗Ｒ１のコンダクタンスより小さくなることにより、第１出力端子Ｖｏｕｔ１にはハイレベルが出力される。
【００３１】
図５（ｂ）および図６（ｂ）のように、第２トランジスタ３０ｂにおいて、ゲート電圧Ｖｇ＝Ｖ１のとき、上方向にスピン偏極した電子が第２チャネル１８ｂを走行しても有効磁場は０である、電子のスピン方向は回転しない。第２ドレイン２２ｂに到達する電子のスピンの方向は、上向きである。第２ドレイン２２ｂの磁化方向と第２ドレイン２２ｂに到達する電子のスピンの方向とは平行である。このため、第２トランジスタ３０ｂのコンダクタンスは大きくなる。第２トランジスタ３０ｂのコンダクタンスが第２抵抗Ｒ２のコンダクタンスより大きくなることにより、第２出力端子Ｖｏｕｔ２にはローレベルが出力される。
【００３２】
図５（ｂ）および図６（ｃ）のように、第１トランジスタ３０ａにおいて、ゲート電圧Ｖｇ＝Ｖ２のとき、第１チャネル１８ａを走行する電子に加わる有効磁場は０である。このため、第１ドレイン２２ａの磁化方向と第１ドレイン２２ａに到達する電子のスピンの方向とは平行であり、第１トランジスタ３０ａのコンダクタンスは大きくなる。第１トランジスタ３０ａのコンダクタンスが第１抵抗Ｒ１のコンダクタンスより大きくなることにより、よって、第１出力端子Ｖｏｕｔ１にはローレベルが出力される。
【００３３】
図５（ｂ）および図６（ｄ）のように、第２トランジスタ３０ｂにおいて、ゲート電圧Ｖｇ＝Ｖ２のとき、上方向にスピン偏極した電子が第２チャネル１８ｂを走行すると、大きさＡの有効磁場を受けスピン方向が回転する。第２チャネル１８ｂの長さを、電子のスピン方向が反転するように設定しておく。第２ドレイン２２ｂに到達する電子のスピンの方向は１８０°（π）回転し、下向きとなる。第２ドレイン２２ｂの磁化方向と第２ドレイン２２ｂに到達する電子のスピンの方向とは反平行であり、第２トランジスタ３０ｂのコンダクタンスは小さくなる。第２トランジスタ３０ｂのコンダクタンスが第２抵抗Ｒ２のコンダクタンスより小さくなることにより、、第２出力端子Ｖｏｕｔ２にはハイレベルが出力される。
【００３４】
以上のように、ゲート電圧ＶｇがＶ１のとき、第１出力端子Ｖｏｕｔ１には、ハイレベル、第２出力端子Ｖｏｕｔ２にはローレベルが出力される。また、ゲート電圧ＶｇがＶ２のとき、第１出力端子Ｖｏｕｔ１には、ローレベル、第２出力端子Ｖｏｕｔ２にはハイレベルが出力される。このように、コンプリメンタリ回路が実現できる。
【００３５】
図７は、ドレイン２２の磁化方向とソース２０の磁化方向とを反転させたときの第１および第２トランジスタ３０ａおよび３０ｂの断面図である。図７のように、第１および第２トランジスタ３０ａおよび３０ｂともに、ソース２０の磁化方向は上向きのまま、ドレイン２２の磁化方向を下向きとする。
【００３６】
図８は、ゲート電圧ＶｇがＶ１またはＶ２の場合の第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２のレベルを示した図である。図８のように、ゲート電圧ＶｇがＶ１のとき、第１出力端子Ｖｏｕｔ１には、ローレベル、第２出力端子Ｖｏｕｔ２にはハイレベルが出力される。また、ゲート電圧ＶｇがＶ２のとき、第１出力端子Ｖｏｕｔ１には、ハイレベル、第２出力端子Ｖｏｕｔ２にはローレベルが出力される。このように第１および第２トランジスタ３０ａおよび３０ｂのドレイン２２の磁化方向を反転させることにより、コンプリメンタリ回路の出力を反転させることができる。なお、第１および第２トランジスタ３０ａおよび３０ｂのドレイン２２の磁化方向は反転させず、ソース２０の磁化方向を反転させても同様の結果となる。
【００３７】
以上のように、実施例１によれば、コンプリメンタリ回路を実現できる。このような回路を組み合わせてロジック回路とすることができる。さらに、ソース２０およびドレイン２２の少なくとも一方の磁化方向を変更することにより、例えば、コンプリメンタリ回路の出力を反転できる。このように、メモリ機能を同時に有することもできる。また、ソース２０およびドレイン２２が強磁性体を含むため、強磁性体の磁化方向によるメモリ機能を有する素子との集積化も可能となる。
【００３８】
実施例１では、トランジスタ３０が２つの場合を例に説明したが、トランジスタ３０は３以上の複数でもよい。複数のトランジスタ３０の各々チャネル１８における電子の走行方向を、スピン軌道相互作用に起因する有効磁場に交差する方向とする。好ましくは、複数のトランジスタ３０の各々チャネル１８における電子の走行方向を、スピン軌道相互作用に起因する有効磁場に直交する方向とする。加えて、各々チャネル１８における電子の走行方向を、ゲート２４に共通に印加されるゲート電圧により複数のトランジスタ３０の各チャネル１８における電子に加わる有効磁場の大きさが相対的に変化する方向とする。ゲート電圧のレベルを所定の値に設定することにより、様々な機能を有する電子回路を実現することができる。例えば、実施例１のように、コンプリメンタリ回路を実現することができる。
【００３９】
例えば、第１チャネル１８ａの電子に加わる有効磁場の大きさと、第２チャネル１８ｂの電子に加わる有効磁場の大きさとは、ゲート電圧Ｖｇにより相対的に変化する。これにより、第１チャネル１８ａを走行した電子と第２チャネル１８ｂを走行した電子とでスピンの回転角度を異ならせることができる。そして、ゲート電圧に依存し、第１チャネル１８ａまたは第２チャネル１８ｂを走行した電子のスピンの回転角度を変化させることができる。
【００４０】
例えば、図５（ａ）のように、ゲート電圧Ｖｇが第１レベルＶ１の場合、第１チャネル１８ａを走行する電子に加わる有効磁場を、第２チャネル１８ｂを走行する電子に加わる有効磁場より大きくする。また、ゲート電圧Ｖｇが第２レベルＶ２の場合、第１チャネル１８ａを走行する電子に加わる有効磁場を、第２チャネル１８ｂを走行する電子に加わる有効磁場より小さくする。これにより、例えば図５（ｂ）のように、ゲート電圧Ｖｇが第１レベルＶ１の場合、第１チャネル１８ａの電子の回転角度を第２チャネル１８ｂの電子より大きくできる。また、ゲート電圧Ｖｇが第２レベルＶ２の場合、第１チャネル１８ａの電子の回転角度を第２チャネル１８ｂの電子より小さくできる。
【００４１】
例えば、図４（ａ）のように、ゲート電圧Ｖｇが第１レベルＶ１の場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じ（α＝β）とする。また、図４（ｂ）のように、ゲート電圧Ｖｇが第２レベルＶ２の場合、ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用との大きさが同じで、方向がゲート電圧が第１レベルの場合とは反転する（−α＝β）とする。これにより、図５（ａ）のように、第１レベルＶ１と第２レベルＶ２とで、第１チャネル１８ａと第２チャネル１８ｂを走行する電子に加わる有効磁場の大きさを反転できる。
【００４２】
第１ソース２０ａと第１ドレイン２２ａとの磁化の相対方向、および第２ソース２０ｂと第２ドレイン２２ｂとの磁化の相対方向の少なくとも一方を変更可能とする。これにより、図５（ｂ）および図８のように、磁化の相対方向に依存し電子回路の論理を変更することができる。なお、ソース２０とドレイン２２との磁化の相対方向の変更は以下のように行う。ソース２０に含まれる強磁性体の保磁力とドレイン２２に含まれる強磁性体の保磁力を異ならせる。ソース２０またはドレイン２２の近傍に磁界を生じさせる配線を設ける。配線に電流を印加することにより磁界が発生する。これにより、保磁力の小さなソース２０およびドレイン２２の他方は磁化方向が変更される。一方、保磁力の大きな方の磁化方向は変更されない。これにより、ソース２０とドレイン２２との磁化の相対方向を変更できる。磁化の相対方向を変更する方法としては、スピン注入磁化反転法を用いることもできる。
【００４３】
図６（ａ）から図６（ｄ）のように、ゲート電圧Ｖｇが第１レベルＶ１の場合、第１チャネル１８ａにおいては電子のスピン方向が反転し、第２チャネル１８ｂにおいては電子のスピン方向は同じである。また、ゲート電圧Ｖｇが第２レベルＶ２の場合、第１チャネル１８ａにおいては電子のスピン方向が同じであり、第２チャネル１８ｂにおいては電子のスピン方向が反転する。図２（ａ）のように、第１ソース２０ａと第１ドレイン２２ａとの磁化方向は同じとし、第２ソース２０ｂと第２ドレイン２２ｂとの磁化方向も同じとする。これにより、図５（ｂ）のように、コンプリメンタリ回路が実現できる。
【００４４】
さらに、図７のように、第１ソース２０ａと第１ドレイン２２ａとの磁化方向は反転し、第２ソース２０ｂと第２ドレイン２２ｂとの磁化方向は反転させる。これにより、図８のように、コンプリメンタリ回路が実現できる。
【００４５】
さらに、第１ソース２０ａと第１ドレイン２２ａとの磁化方向は、同じ方向または反転方向に変更可能であり、第２ソース２０ｂと第２ドレイン２２ｂとの磁化方向は、同じ方向または反転方向に変更可能であるとする。これにより、図５（ｂ）および図８のように、コンプリメンタリ回路の出力を反転できる。
【００４６】
実施例１では、上記のようにソース２０とドレイン２２の磁化の相対方向が同じ方向の場合と反対方向の場合を例に説明した磁化方向はこれに限られない。第１ソース２０ａと第１ドレイン２２ａとの磁化の相対方向は、第１ソース２０ａから第１ドレイン２２ａに至るコンダクタンスが、ゲート電圧Ｖｇが第１レベルＶ１の場合よりゲート電圧Ｖｇが第２レベルＶ２の場合の方が大きくなるような方向でもよい。また、第２ソース２０ｂと第２ドレイン２２ｂとの磁化の相対方向は、第２ソース２０ｂから第２ドレイン２２ｂに至るコンダクタンスが、ゲート電圧Ｖｇが第１レベルＶ１の場合よりゲート電圧Ｖｇが第２レベルＶ２の場合の方が小さくなるような方向であればよい。この条件を満たすように、電子の回転角度φおよび磁化の相対方向を設定すればよい。例えば、図５（ｂ）において、回転角度φがπ／２となるようにチャネルの長さを設定した場合、ソース２０とドレイン２２の磁化の相対角度を９０°とすることができる。
【実施例２】
【００４７】
実施例２は、障壁層１２および１６と井戸層１４の構造を変えた例である。図９は、実施例２に係る半導体積層構造を示す図である。基板１０から順に、バッファ層３８、障壁層１２、第１半導体層３２、第２半導体層３４、第３半導体層３６および障壁層１６が積層されている。第１半導体層３２から第３半導体層３６が井戸層１４に対応する。基板１０は半絶縁性ＩｎＰ基板であり、（００１）面を主面としている。バッファ層３８は、膜厚が２００ｎｍでアンドープのＩｎ０．５２Ａｌ０．４８Ａｓ層と、電子濃度が４×１０１８ｃｍ−３で膜厚が６ｎｍのＩｎ０．５２Ａｌ０．４８Ａｓ層である。障壁層１２は、膜厚が１５ｎｍでアンドープのＩｎ０．５２Ａｌ０．４８Ａｓ層である。第１半導体層３２は膜厚が５ｎｍでアンドープの（Ｉｎ０．５３Ｇａ０．４７Ａｓ）０．４１（ＩｎＰ）０．５９層である。第２半導体層３４は、膜厚が１０ｎｍでアンドープのＩｎ０．５３Ａｌ０．４７Ａｓ層である。第３半導体層３６は、膜厚が３ｎｍでアンドープの（Ｉｎ０．５２Ａｌ０．４８Ａｓ）０．３（Ｉｎ０．５３Ｇａ０．４７Ａｓ）０．７層である。障壁層１６は、膜厚が２５ｎｍでアンドープのＩｎ０．５２Ａｌ０．４８Ａｓ層である。Ｉｎ０．５３Ａｌ０．４７Ａｓ層およびＩｎ０．５３Ｇａ０．４７Ａｓ層は、ＩｎＰと格子整合するため、実施例２の半導体積層構造は、格子歪の少ない構造となる。
【００４８】
図１０は、実施例２に係る半導体積層構造のバンドエネルギ（Ｅ−ＥＦ）および規格化した電子の波動関数の規格化した大きさ｜Ψ｜を距離に対しシミュレーションした結果を示した図である。なおＥＦはフェルミエネルギである。Ｅｃは伝導帯の底のエネルギ、Ｅｖｈはヘビーホールの価電子帯のトップのエネルギ、Ｅｖｓはスピンスプリットした価電子帯のトップのエネルギを示している。電子の波動関数が第１半導体層３２と第２半導体層３４との界面Ｉ１付近にピークを有している。ラシュバスピン軌道相互作用に起因した有効磁場は、価電子帯の電界変化の大きいところ大きくなる。よって、図１０の第２半導体層３４の電界が大きく変化する領域Ｆ１および第１半導体層３２と第２半導体層３４との界面Ｉ１において、ラシュバスピン軌道相互作用に起因した有効磁場が大きくなる。電子に有効磁場を働かせるためには、有効磁場の大きい領域における電子密度を大きくすることが好ましい。
【００４９】
実施例２によれば、第１半導体層３２と第２半導体層３４との界面Ｉ１の伝導帯の不連続エネルギΔＥｃ１を界面Ｉ１の価電子帯の不連続エネルギΔＥｖ１より小さくする。これにより、界面Ｉ１におけるスピン軌道相互作用に起因した有効磁場を大きくすることができ、かつ界面Ｉ１における電子分布を大きくすることができる。
【００５０】
また、第２半導体層３４と第３半導体層３６との界面Ｉ２の伝導帯の不連続エネルギΔＥｃ２をΔＥｃ１より大きくする。界面Ｉ２の価電子帯の不連続エネルギΔＥｖ２をΔＥｖ１より小さくする。ΔＥｃ２がΔＥｃ１より大きいことにより、界面Ｉ１の電子分布を大きくすることができる。ΔＥｖ２がΔＥｖ１より小さいことにより、界面Ｉ２におけるスピン軌道相互作用に起因した有効磁場を弱くすることができる。界面Ｉ２に生じるスピン軌道相互作用は界面Ｉ１の生じるスピン軌道相互作用と反対となる。このため、界面Ｉ２におけるスピン軌道相互作用に起因した有効磁場を弱くすることにより、全体としてのスピン軌道相互作用を大きくすることができる。
【００５１】
ラシュバスピン軌道相互作用とドレッセルハウススピン軌道相互作用とを用いるため、実施例１および２のように、第１および第２チャネル１８ａおよび１８ｂは、閃亜鉛鉱型結晶構造を有することが好ましい。特に、III−Ｖ族化合物半導体であることが好ましい。例えば、第１および第２チャネル１８ａおよび１８ｂとしてＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＧａＰ、ＩｎＰ、ＡｌＰ、ＧａＳｂ、ＩｎＳｂ、ＡｌＳｂ、ＧａＮ、ＩｎＮおよびＡｌＮを用いることができる。また、これらの混晶を用いることができる。また、チャネル１８として、II−IV族化合物半導体を用いることもできる。
【００５２】
図４のように、第１および第２チャネル１８ａおよび１８ｂは、（００１）面上に形成され、第１および第２チャネル１８ａおよび１８ｂにおける電子の走行方向は、それぞれ［１１０］および［−１１０］方向であることが好ましい。なお、（００１）面は、この面と等価な（１００）面、（０１０）面を含む。また、［１１０］方向は、この方向と等価な［−１−１０］方向、［０１１］方向、［０−１−１］方向、［１０１］方向および［−１０−１］方向を含む。［−１１０］方向は、この方向と等価な［１−１０］方向、［０−１１］方向、［０１−１］方向、［−１０１］方向および［１０−１］方向を含む。
【００５３】
ソース２０およびドレイン２２は、例えばＦｅＰｔ等の強磁性体を含む。強磁性体は、単元素金属でもよく合金でもよい。また、ソース２０およびドレイン２２は、単層の強磁性体層でもよく、複数の強磁性体層でもよい。さらに、強磁性体は強磁性半導体でもよい。
【００５４】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５５】
１８        チャネル
１８ａ      第１チャネル
１８ｂ      第２チャネル
２０        ソース
２０ａ      第１ソース
２０ｂ      第２ソース
２２        ドレイン
２２ａ      第１ドレイン
２２ｂ      第２ドレイン
２４        ゲート
２４ａ      第１ゲート
２４ｂ      第２ゲート
３０        トランジスタ
３０ａ      第１トランジスタ
３０ｂ      第２トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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