(57)【要約】【課題】本発明によれば、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにする。【解決手段】半導体装置１００は、下部電極１０６と上部電極１１０と、その間に形成された容量膜１０８とを含む容量１１２と、下部電極１０６に電気的に接続する一以上の第１のビア(１２８)を含む第１のビア群と、上部電極１１０に電気的に接続するとともに第１のビア群と同時に形成される一以上の第２のビア(１３０)を含む第２のビア群と、を含む。半導体装置１００は、容量１１２の容量値を第１のビア群および第２のビア群に含まれる第１のビア(１２８)および第２のビア(１３０)の総数で除した値が所定値以下となるように第１のビアおよび第２のビアの数を設定する工程を含む方法で設計される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された第１の電極と第２の電極と、その間に形成された容量膜とを含む容量と、
前記基板上に形成され、前記第１の電極に電気的に接続するとともに、互いに同時に形成される一以上の第１のビアを含む第１のビア群と、
前記基板上に形成され、前記第２の電極に電気的に接続するとともに前記第１のビア群と同時に形成される一以上の第２のビアを含む第２のビア群と、
を含む半導体装置の設計方法であって、
前記容量の容量値を前記第１のビア群および前記第２のビア群に含まれる前記第１のビアおよび前記第２のビアの総数で除した値が所定値以下となるように前記第１のビアおよび前記第２のビアの数を設定する工程を含む半導体装置の設計方法。
【請求項２】
請求項１に記載の半導体装置の設計方法において、
前記所定値が、ビアの高抵抗不良を発生させない範囲の容量値である半導体装置の設計方法。
【請求項３】
請求項１または２に記載の半導体装置の設計方法において、
前記所定値が、８ｐＦである半導体装置の設計方法。
【請求項４】
請求項１から３いずれかに記載の半導体装置の設計方法において、
前記第１のビアおよび前記第２のビアの数を設定する工程は、前記第１のビア群または前記第２のビア群の直下にバリアメタル膜が存在する場合に行う半導体装置の設計方法。
【請求項５】
請求項４に記載の半導体装置の設計方法において、
前記バリアメタル膜は、Ｔｉ膜、ＴｉＮ膜、またはこれらの積層膜により構成された半導体装置の設計方法。
【請求項６】
請求項１から５いずれかに記載の半導体装置の設計方法において、
前記容量は、下部電極、容量膜、および上部電極がこの順に積層して構成された半導体装置の設計方法。
【請求項７】
請求項１から５いずれかに記載の半導体装置の設計方法において、
前記容量は、同層に形成された第１の配線および第２の配線、ならびにこれらの間に配置された絶縁膜により構成された半導体装置の設計方法。
【請求項８】
請求項１から７いずれかに記載の半導体装置の設計方法により設計された半導体装置を製造する半導体装置の製造方法であって、
前記第１のビア群および前記第２のビア群を構成するビアを形成するためのビアホールを同時に形成する工程を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
配線に接続されるビアは、電気的に低抵抗であることが求められている。しかし、従来、ポリシリコンまたは金属を電極とし、酸化膜または窒化膜等の絶縁膜を容量膜として構成されたＰＩＰ（Polysilicon-Insulator-Polysilicon）容量やＭＩＭ（Metal-Insulator-Metal）容量に電気的に接続されるビアに高抵抗層が形成されてしまい、導通不良の原因となるという問題があった。しかし、ビア形成後の検査でこのようなビアの高抵抗化による導通不良を検出するのは困難である。そのため、もともとビアの導通不良が生じないように、半導体装置を設計する必要がある。
【０００３】
特許文献１（特開２００５−２５２０２７号公報）には、半導体基板と、半導体基板上に設けられ、層間絶縁膜で上下に電気的に分離されている複数の金属配線と、層間絶縁膜を貫通し、第１の層の金属配線と第１の層の金属配線の上層にある第２の層の金属配線とを接続する少なくとも１つのビアとを有する多層配線構造の半導体装置であって、第１の層の金属配線の所定の配線の電位が、半導体基板から電気的にフローティングになっているとともに、第１の層の金属配線の所定の配線に設けられるビア１個当たりの第１の層の金属配線と半導体基板との間の容量値が、所定の値以下であることを特徴とする多層配線構造の半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５２０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の構成では、ビアの必要個数が多くなり、チップサイズが大きくなるという問題があった。本発明者は、容量に電気的に接続されるビアを形成するために、ビアホールを開口する際に工程内の電荷や水分等の影響で高抵抗層が形成されることに鑑み、種々の検討を行った結果、本発明の構成を見出した。
【課題を解決するための手段】
【０００６】
本発明によれば、
基板上に形成された第１の電極と第２の電極と、その間に形成された容量膜とを含む容量と、
前記基板上に形成され、前記第１の電極に電気的に接続するとともに、互いに同時に形成される一以上の第１のビアを含む第１のビア群と、
前記基板上に形成され、前記第２の電極に電気的に接続するとともに前記第１のビア群と同時に形成される一以上の第２のビアを含む第２のビア群と、
を含む半導体装置の設計方法であって、
前記容量の容量値を前記第１のビア群および前記第２のビア群に含まれる前記第１のビアおよび前記第２のビアの総数で除した値が所定値以下となるように前記第１のビアおよび前記第２のビアの数を設定する工程を含む半導体装置の設計方法が提供される。
【０００７】
また、本発明によれば、上記半導体装置の設計方法により設計された半導体装置を製造する半導体装置の製造方法であって、
前記第１のビア群および前記第２のビア群を構成するビアを形成するためのビアホールを同時に形成する工程を含む半導体装置の製造方法が提供される。
【０００８】
本発明者は、容量の第１の電極および第２の電極それぞれに電気的に接続されるビアが存在する場合、ビアの個数の総数が以下の式１を満たしていれば、ビアの高抵抗不良やオープン不良を防ぐことができ、かつ、過剰なビア個数増加を防ぐことができることを見出した。ここで、容量の第１の電極に電気的に接続されるビアの個数をＮａ、第２の電極に電気的に接続されるビアの個数をＮｂとする。また、Ｃは容量の容量値、Ｃｒｅｆは所定値である。ここで、所定値Ｃｒｅｆは、ビアの高抵抗不良を発生させない範囲の容量値とすることができる。所定値Ｃｒｅｆは、たとえば８ｐＦとすることができる。
Ｎａ＋Ｎｂ≧Ｃ／Ｃｒｅｆ・・・(式１)
(ただしＮａおよびＮｂはそれぞれ１以上（回路として構成される場合）)
【０００９】
これにより、特許文献１に記載された従来の構成に比べて、ビアの必要個数を減らすことができ、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにすることができる。また、配置の自由度も改善することができる。
【００１０】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明によれば、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにすることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施における設計方法で設計され、製造される対象の半導体装置の基本構成を示す断面図である。
【図２】図１に示した半導体装置の配線を拡大して示す工程断面図である。
【図３】本発明の実施の形態におけるビアを形成する手順を示す工程断面図である。
【図４】本発明の実施の形態におけるビアを形成する手順を示す工程断面図である。
【図５】図４に示した半導体装置の構成を示す上面図である。
【図６】２つの配線上にそれぞれ２個のビアを設けた構成を示す断面図である。
【図７】抵抗と度数分布との関係を示す図である。
【図８】本発明の実施における設計方法で設計され、製造される対象の半導体装置の構成を示す断面図である。
【図９】本発明の実施における設計方法で設計され、製造される対象の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施の形態）
図１は、本実施の形態における設計方法で設計され、製造される対象の半導体装置の基本構成を示す断面図である。
半導体装置１００は、下部電極１０６(第１の電極)と上部電極１１０(第２の電極)と、その間に形成された容量膜１０８とを含む容量１１２と、下部電極１０６に電気的に接続する一以上のビア１２８(第１のビア)を含む第１のビア群と、上部電極１１０に電気的に接続するとともに第１のビア群と同時に形成される一以上のビア１３０(第２のビア)を含む第２のビア群と、を含む。本実施の形態において、半導体装置１００は、容量１１２の容量値を第１のビア群および第２のビア群に含まれるビアの総数で除した値が所定値以下となるようにビアの数を設定する工程を含む設計方法により設計される。
【００１５】
半導体装置１００は、シリコン基板等の半導体基板１０２と、半導体基板１０２表面に形成された絶縁膜１０４と、絶縁膜１０４上にこの順で形成された層間絶縁膜１４０、層間絶縁膜１４２および層間絶縁膜１４４とを含む。層間絶縁膜１４０中には、絶縁膜１０４上に、下部電極１０６、容量膜１０８および上部電極１１０の順で積層された容量１１２と、容量１１２の下部電極１０６に接続されたビア１１４と、容量１１２の上部電極１１０に接続されたビア１１６とが形成されている。容量１１２は、半導体基板１０２から絶縁されており、電気的にフローティングとなっている。
【００１６】
層間絶縁膜１４２中には、ビア１１４に接続された配線１２４およびビア１１６に接続された配線１２６が形成されている。層間絶縁膜１４４中には、配線１２４に接続されたビア１２８（第１のビア）および配線１２６に接続されたビア１３０（第２のビア）が形成されている。さらに、層間絶縁膜１４４上には、他の層間絶縁膜（不図示）が形成されており、当該層間絶縁膜中にビア１２８に接続された配線１３２およびビア１３０に接続された配線１３４が形成されている。
【００１７】
ここで、容量１１２は、下部電極１０６および上部電極１１０がそれぞれポリシリコンにより構成されたＰＩＰ容量とすることができる。容量膜１０８は、たとえば、ＳｉＯ２やＴａ２Ｏ５、Ａｌ２Ｏ３、ＺｒＯｘ、ＨｆＯｘ、またはＨｆＳｉＯｘ等の高誘電率材料により構成することができる。容量膜１０８は、たとえばＣＶＤ法やＡＬＤ（原子層堆積）法等により成膜することができる。
【００１８】
絶縁膜１０４は、たとえばＳｉＯ２により構成することができる。層間絶縁膜１４０、層間絶縁膜１４２および層間絶縁膜１４４は、たとえばＳｉＯ２やＳｉＯＦにより構成することができる。ビア１１４、ビア１１６、ビア１２８、およびビア１３０は、たとえばタングステン等により構成することができる。
【００１９】
配線１２４、配線１２６、配線１３２、配線１３４は、それぞれ、下部バリアメタル膜１１８、配線膜１２０および上部バリアメタル膜１２２がこの順に積層された構成を有する。下部バリアメタル膜１１８および上部バリアメタル膜１２２は、それぞれ、たとえばＴｉ、ＴｉＮ、これらの積層膜により構成することができる。下部バリアメタル膜１１８および上部バリアメタル膜１２２は、たとえばＴｉおよびＴｉＮがこの順に積層された積層膜とすることもできる。
【００２０】
図２は、半導体装置１００の配線１２４を拡大して示す工程断面図である。
ここでは、下部バリアメタル膜１１８および上部バリアメタル膜１２２がそれぞれＴｉＮ膜１１８ｂおよびＴｉ膜１１８ａの積層膜ならびにＴｉ膜１２２ｂおよびＴｉＮ膜１２２ａの積層膜により構成される例を示す。
【００２１】
ビア１２８を形成する際、まず層間絶縁膜１４２に、上部バリアメタル膜１２２の上面を露出するビアホール１２９を形成する。ここで、図１に示したように、ビア１１４は容量１１２の下部電極１０６に接続されている。大容量の容量１１２には、エッチング工程や製膜工程におけるプラズマ等により正電荷が蓄積される。そのため、容量１１２に接続された配線１２４にも正電荷が蓄積されやすくなる。層間絶縁膜１４２にビアホール１２９を形成する際に、上部バリアメタル膜１２２の上面が露出してウェット処理やライン放置や長期保管等でビアホール１２９底面の上部バリアメタル膜１２２のＴｉＮ膜１２２ａやＴｉ膜１２２ｂが水分にさらされると、正電荷が水を吸着し、上部バリアメタル膜１２２と水との反応で水酸化物が形成される。次いで、脱水の過程で体積収縮し、酸化物（絶縁膜）が形成されて上部バリアメタル膜１２２の表面に高抵抗層１２３が形成されやすくなる（図２(ａ)）。また、開口時のエッチングガスに含まれるフッ素ガス等の残留も酸化物形成の加速要因となる。
【００２２】
上部バリアメタル膜１２２の表面にこのような高抵抗層１２３が形成されてしまうと、ビアホール１２９内に金属を埋め込んでビア１２８を形成したときに(図２(ｂ))、ビア１２８の上層に形成される配線（不図示）と配線１２４との導通が不良となってしまう。
【００２３】
本発明者は、容量１１２の下部電極１０６および上部電極１１０それぞれに接続される配線１２４および配線１２６上のビアの個数の総数が以下の式(１)を満たしていれば、ビアの高抵抗不良やオープン不良を防ぐことができ、かつ、過剰なビア個数増加を防ぐことができることを見出した。ここで、容量１１２の下部電極１０６に接続される配線１２６上のビア(第１のビア群に含まれる第１のビア)の個数をＮａ、上部電極１１０に接続される配線１２４上のビア(第２のビア群に含まれる第２のビア)の個数をＮｂとする。また、Ｃは容量１１２の容量値、Ｃｒｅｆは所定値である。本実施の形態において、所定値Ｃｒｅｆは、たとえば８ｐＦとすることができる。なお、配線１２４と配線１２６との距離が近く、これらの間で形成される容量の値が無視できない場合は、以下の式(１)のＣは容量１１２の容量値に加えて、配線１２４と配線１２６との間で形成される容量の容量値も含むように設定することができる。
Ｎａ＋Ｎｂ≧Ｃ／Ｃｒｅｆ・・・式(１)
(ただしＮａおよびＮｂはそれぞれ１以上（回路として構成される場合）)
【００２４】
本実施の形態の半導体装置１００の設計方法においては、高抵抗層１２３が形成されないように、一つの容量１１２の下部電極１０６または上部電極１１０に電気的に接続されたビアであって、同時に形成されるビアの数を上記式を満たすように設定する。これにより、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにすることができる。また、従来よりも、配置の自由度も改善することができる。
【００２５】
たとえば、所定値Ｃｒｅｆが８ｐＦで、容量１１２の容量値が２４ｐＦの場合、Ｎａ＋Ｎｂが３以上となればよい。そのため、ビアの数を最少とするためには、配線１２４上に形成されるビア１２８の数を２個として配線１２６上に形成されるビア１３０の数を１個とするか、または配線１２４上に形成されるビア１２８の数を１個として配線１２６上に形成されるビア１３０の数を２個とするかのいずれかとすることができる。
【００２６】
図３および図４は、本実施の形態におけるビア１２８およびビア１３０を形成する手順を示す工程断面図である。
層間絶縁膜１４２中に配線１２４および配線１２６を形成した後、層間絶縁膜１４２上に層間絶縁膜１４４を形成する。つづいて、層間絶縁膜１４２上にビアホールを形成するための開口部を有するレジスト膜１５０を形成する（図３（ａ））。ここでは、配線１２４上に２個のビア、配線１２６上に１個のビアを形成する場合を例として示す。
【００２７】
次いで、レジスト膜１５０をマスクとして層間絶縁膜１４２をエッチングして、層間絶縁膜１４２にビアホール１２９およびビアホール１３１を形成する（図３（ｂ））。ビアホール１２９およびビアホール１３１は、それぞれ配線１２４および配線１２６の上面に達するように形成する。ここで、ビアホール１２９およびビアホール１３１は、エッチング条件を制御することにより、同時に底部に配線１２４および配線１２６のバリアメタル膜１２２が露出するようにエッチングされる。
【００２８】
このとき、ビアホール１２９およびビアホール１３１を形成して配線１２４および配線１２６の上面が露出すると、配線１２４および配線１２６の表面には正電荷が生じる。ここで、配線１２４上には、２つのビアホール１２９が形成されているため、ビアホール１２９一つあたりにかかる正電荷を分散することができる。これにより、正電荷の影響による各ビアホール１２９底面での上部バリアメタル膜１２２の酸化を防ぐことができ、高抵抗成分の発生を防ぐことができる。
【００２９】
一方、配線１２４上には、配線１２６に比べて多数のビアホールが形成されているため、より多くの正電荷が容量１１２の下部電極１０６に流れ込む。そのため、上部電極１１０に負電荷が引き寄せられ、結果として上部電極１１０側の正電荷の量を相対的に減少することができる。これにより、正電荷の影響によるビアホール１３１底面での上部バリアメタル膜１２２の酸化を防ぐことができ、高抵抗成分の発生を防ぐことができる。
【００３０】
このように、一つの容量１１２に電気的に接続されるビアの数は、同時にビアホールが形成され、容量１１２の下部電極１０６または上部電極１１０のいずれかに接続された配線等が略同時に露出するものの総数を考慮して決定することができる。
【００３１】
なお、以上とは逆に、配線１２４上に１個のビア、配線１２６上に２個のビアを形成するようにすることもできる。
【００３２】
この後、ビアホール１２９およびビアホール１３１内にタングステン等の導電性材料を埋め込むことにより、ビア１２８ａ、ビア１２８ｂ、およびビア１３０を形成する。つづいて、層間絶縁膜１４４上に層間絶縁膜(不図示)を形成し、層間絶縁膜１４４内に配線１３２および配線１３４を形成する。これにより、図４に示した構成の半導体装置１００が得られる。図５は、図４に示した半導体装置１００の上面図である。ここでは、わかりやすくするために配線１３４、配線１３２、層間絶縁膜１４４、層間絶縁膜１４２、層間絶縁膜１４０は省略している。なお、図示していないが、配線１３２および配線１３４上にビアを形成する際も、ビアの個数は、ビア１２８ａ、ビア１２８ｂ、およびビア１３０の個数を設定したのと同様にして設定することができる。
【００３３】
次に、本実施の形態における半導体装置１００の設計方法および製造方法の効果を説明する。
図６に示すように、配線１２６上に２個のビア（ビア１３０ａおよびビア１３０ｂ）を設け、配線１２４上に２個または４個のビア（２個のビア１２８ａおよびビア１２８ｂのみ表示）を設けて、上部電極１１０側のビア１２８ａ−配線１２４−ビア１２８ｂ間の抵抗（ビア抵抗（Ω））を測定した。図７に抵抗と度数分布との関係を示す。図７中の（１）が、配線１２４上に２個のビアを設けた場合、（２）が、配線１２４上に４個のビアを設けた場合の結果を示す。配線１２４上に４個のビアを設けた（２）においては、配線１２４上に２個のビアを設けた（１）に比べて上部電極１１０側のビア１２８ａ−配線１２４−ビア１２８ｂ間のビア抵抗が低く保たれている。
【００３４】
この結果から、容量１１２の上部電極１１０に電気的に接続された配線１２６側のビアの数を固定したままでも、同じ容量１１２の上部電極１１０の対極である下部電極１０６に電気的に接続された配線１２４側のビアの数を増やすことにより、配線１２６側のビアに高抵抗成分が形成されるのを防ぎ、抵抗の低下を防ぐことができることが明らかになった。つまり、容量１１２の下部電極１０６および上部電極１１０にそれぞれ電気的に接続される配線上のビアの個数を個別に増やさなくても、容量１１２の下部電極１０６および上部電極１１０にそれぞれ電気的に接続される配線上のビアの個数の合計数を設定することにより、高抵抗成分の発生を防ぐことができる。これにより、配置の自由度が改善できるとともにチップサイズを縮小することができる。これにより、ビアの歩留まり向上および品質確保ができるとともに、過剰なビアの個数増加を防ぐことができる。
【００３５】
（第２の実施の形態）
図８は、本実施の形態における半導体装置１００の構成を示す断面図である。
本実施の形態において、容量１１２の下部電極１０６および上部電極１１０が、それぞれバリアメタル膜１０６ａ、配線膜１０６ｂ、およびバリアメタル膜１０６ｃ、ならびにバリアメタル膜１１０ａ、配線膜１１０ｂ、およびバリアメタル膜１１０ｃを含む点で第１の実施の形態と異なる。ここでは、層間絶縁膜１４０が容量膜として機能する。
【００３６】
このような場合、ビア１１４やビア１１６を形成する際に、ビア底のバリアメタル膜１１０ｃやバリアメタル膜１０６ｃの表層に高抵抗層が形成されやすくなる。本実施の形態において、容量１１２の下部電極１０６または上部電極１１０に電気的に接続されたビアであって、同時に形成されるビアであるビア１１６およびビア１１４の数の総数を、第１の実施の形態で説明した式(１)を満たすように設定する。ここで、ビア１１６およびビア１１４をそれぞれ形成するためのビアホール（不図示）は、エッチング条件を制御することにより、同時に底部にバリアメタル膜１１０ｃやバリアメタル膜１０６ｃが露出するようにエッチングされる。これにより、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにすることができる。また、従来よりも、配置の自由度も改善することができる。
【００３７】
（第３の実施の形態）
図９は、本実施の形態における半導体装置１００の構成を示す断面図である。
本実施の形態において、配線１２４と配線１２６との間で容量を形成する点で第１および第２の実施の形態と異なる。配線１２４および配線１２６が、半導体基板１０２から電気的にフローティングとなっている場合、配線１２４と配線１２６との間で容量が形成される。
【００３８】
このような構造の場合も、第１の実施の形態と同様に、ビア１２８やビア１３０を形成する際に、ビアホール底に露出する上部バリアメタル膜１２２の表層に高抵抗層が形成されやすくなる。本実施の形態において、配線１２４または配線１２６に電気的に接続されたビアであって、同時に形成されるビアであるビア１２８およびビア１３０の数の総数を、第１の実施の形態で説明した式(１)を満たすように設定する。これにより、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにすることができる。また、従来よりも、配置の自由度も改善することができる。
【００３９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４０】
以上の実施の形態においては、容量１１２が、下部電極１０６および上部電極１１０がそれぞれポリシリコンにより構成されたＰＩＰ容量である場合を例として説明したが、容量１１２は、下部電極１０６および上部電極１１０の両方が金属により構成されたＭＩＭ（Metal-Insulator-Metal）容量素子、または下部電極１０６および上部電極１１０のいずれか一方が金属、他方がポリシリコンにより構成されたMetal-Insulator- Polysiliconの構造を有する容量素子とすることもできる。
【符号の説明】
【００４１】
１００ 半導体装置
１０２ 半導体基板
１０４ 絶縁膜
１０６ 下部電極
１０６ａ バリアメタル膜
１０６ｂ 配線膜
１０６ｃ バリアメタル膜
１０８ 容量膜
１１０ 上部電極
１１０ａ バリアメタル膜
１１０ｂ 配線膜
１１０ｃ バリアメタル膜
１１２ 容量
１１４ ビア
１１６ ビア
１１８ 下部バリアメタル膜
１１８ａ Ｔｉ膜
１１８ｂ ＴｉＮ膜
１２０ 配線膜
１２２ 上部バリアメタル膜
１２２ａ ＴｉＮ膜
１２２ｂ Ｔｉ膜
１２３ 高抵抗層
１２４ 配線
１２６ 配線
１２８ ビア
１２８ａ ビア
１２８ｂ ビア
１２９ ビアホール
１３０ ビア
１３０ａ ビア
１３０ｂ ビア
１３１ ビアホール
１３２ 配線
１３４ 配線
１４０ 層間絶縁膜
１４２ 層間絶縁膜
１４４ 層間絶縁膜
１５０ レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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