(57)【要約】【課題】高精度なマルチストローブ回路を提供する。【解決手段】Ｎ個（Ｎは自然数）の第１遅延素子Ｄ１は多段接続され、被試験信号Ｓ１に対し１段ごとに遅延を与える。Ｎ個の第２遅延素子Ｄ２は多段接続され、基準となるストローブ信号ＳＴＲＢに対し１段ごとに遅延を与え、マルチストローブ信号ＳＴＲＢ１〜ＳＴＲＢＮを生成する。ｉ段目のラッチ素子Ｌｉは、被試験信号Ｓ１ｉを、ストローブ信号ＳＴＲＢｉのタイミングでラッチする。遅延量調節部２０は、キャリブレーション時に、ｉ（ｉは自然数）を１からＮまでインクリメントしながら、ｉ段目のラッチ素子Ｌｉに入力される被試験信号Ｓ１ｉとストローブ信号ＳＴＲＢｉのエッジのタイミングが一致するように、ｉ段目の第１遅延素子Ｄ１ｉと第２遅延素子Ｄ２ｉの少なくとも一方の遅延量を調節する。続いて遅延量調節部２０は、第１遅延素子Ｄ１および第２遅延素子Ｄ２の少なくとも一方のすべてのステージの遅延量を、所定量だけ変化させる。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のエッジを有するマルチストローブ信号のそれぞれエッジのタイミングで、評価対象の被試験信号をラッチするマルチストローブ回路であって、
Ｎ個（Ｎは自然数）の第１遅延素子が多段接続されて構成され、前記被試験信号に対し１段ごとに遅延を与え、複数の被試験信号を生成する第１遅延回路と、
前記Ｎ個の第１遅延素子ごとに設けられたＮ個の第２遅延素子が多段接続されて構成され、基準となるストローブ信号に対し１段ごとに遅延を与え、複数のストローブ信号を生成する第２遅延回路と、
前記Ｎ個の第１遅延素子ごとに設けられたＮ個のラッチ素子を含み、ｉ段目のラッチ素子は、ｉ段目の第１遅延素子から出力される前記被試験信号を、ｉ段目の第２遅延素子から出力されるストローブ信号のタイミングでラッチするように構成されたラッチ回路と、
前記Ｎ個の第１遅延素子と前記Ｎ個の第２遅延素子の少なくとも一方の遅延量を調節する遅延量調節部と、
を備え、
前記遅延量調節部は、キャリブレーション時に、ｉ（ｉは自然数）を１からＮまでインクリメントしながら、ｉ段目のラッチ素子に入力される前記被試験信号と前記ストローブ信号のエッジのタイミングが一致するように、ｉ段目の第１遅延素子と第２遅延素子の少なくとも一方の遅延量を調節するゼロアジャストステップと、
前記第１遅延素子および前記第２遅延素子の少なくとも一方のすべてのステージの遅延量を、所定量だけ変化させる分解能設定ステップと、
を実行することを特徴とするマルチストローブ回路。
【請求項２】
前記Ｎ個の第１遅延素子および前記Ｎ個の第２遅延素子は可変遅延素子であり、
前記遅延量調節部は、前記Ｎ個の第１遅延素子および前記第２遅延素子の遅延量を最小に設定した状態を初期状態として、前記ゼロアジャストステップを実行し、
前記ゼロアジャストステップにおいて、ｉ段目のラッチ素子に入力される前記被試験信号のエッジのタイミングが前記ストローブ信号のエッジのタイミングより早いとき、ｉ段目の第１遅延素子の遅延量を増加させ、ｉ段目のラッチ素子に入力される前記被試験信号のエッジのタイミングが前記ストローブ信号のエッジのタイミングより遅いとき、ｉ段目の第２遅延素子の遅延量を増加させることを特徴とする請求項１に記載のマルチストローブ回路。
【請求項３】
前記遅延量調節部は、前記ゼロアジャストステップにおいて、ｉ段目の調整を行う際に、ｉ段目の前記第１遅延素子および前記第２遅延素子の相対的な遅延量を段階的に変化させながら、ｉ段目の前記ラッチ素子にラッチされた値が第１のレベルに確定するときの相対的な遅延量を第１相対遅延量として、ｉ段目の前記ラッチ素子によりラッチされた値が前記第１のレベルと相補的な第２のレベルに確定するときの相対的な遅延量を第２相対遅延量として取得し、ｉ段目の前記第１遅延素子および前記第２遅延素子の相対的な遅延量を、前記第１相対遅延量と前記第２相対遅延量の間の値に設定することを特徴とする請求項１に記載のマルチストローブ回路。
【請求項４】
被試験デバイスから出力される信号をしきい値電圧と比較するコンパレータと、
任意のタイミングでレベルが遷移するストローブ信号を生成するタイミング発生器と、
前記ストローブ信号と、前記被試験信号としての前記コンパレータの出力信号と、を受ける請求項１から３のいずれかに記載のマルチストローブ回路と、
を備えることを特徴とする試験装置。
【請求項５】
複数のエッジを有するマルチストローブ信号のそれぞれエッジのタイミングで、評価対象の被試験信号をラッチするマルチストローブ回路のキャリブレーション方法であって、
前記マルチストローブ回路は、
Ｎ個（Ｎは自然数）の第１遅延素子が多段接続されて構成され、前記被試験信号に対し１段ごとに遅延を与え、複数の被試験信号を生成する第１遅延回路と、
前記Ｎ個の第１遅延素子ごとに設けられたＮ個の第２遅延素子が多段接続されて構成され、基準となるストローブ信号に対し１段ごとに遅延を与え、複数のストローブ信号を生成する第２遅延回路と、
前記Ｎ個の第１遅延素子ごとに設けられたＮ個のラッチ素子を含み、ｉ段目のラッチ素子は、ｉ段目の第１遅延素子から出力される前記被試験信号を、ｉ段目の第２遅延素子から出力されるストローブ信号のタイミングでラッチするように構成されたラッチ回路と、
を備えており、当該キャリブレーション方法は、
ｉ（ｉは自然数）を１からＮまでインクリメントしながら、ｉ段目のラッチ素子に入力される前記被試験信号と前記ストローブ信号のエッジのタイミングが一致するように、ｉ段目の第１遅延素子と第２遅延素子の少なくとも一方の遅延量を調節するゼロアジャストステップと、
前記第１遅延素子および前記第２遅延素子の少なくとも一方の、すべてのステージの遅延量を、所定量だけ変化させる分解能設定ステップと、
を備えることを特徴とするキャリブレーション方法。
【請求項６】
前記Ｎ個の第１遅延素子および前記Ｎ個の第２遅延素子は可変遅延素子であり、
前記キャリブレーション方法は、
前記Ｎ個の第１遅延素子および前記第２遅延素子の遅延量を最小に設定した状態を初期状態として、前記ゼロアジャストステップを実行し、
前記ゼロアジャストステップにおいて、ｉ段目のラッチ素子に入力される前記被試験信号のエッジのタイミングが前記ストローブ信号のエッジのタイミングより早いとき、ｉ段目の第１遅延素子の遅延量を増加させ、ｉ段目のラッチ素子に入力される前記被試験信号のエッジのタイミングが前記ストローブ信号のエッジのタイミングより遅いとき、ｉ段目の第２遅延素子の遅延量を増加させることを特徴とする請求項５に記載のキャリブレーション方法。
【請求項７】
前記ゼロアジャストステップにおいて、ｉ段目の調整を行う際に、ｉ段目の前記第１遅延素子および前記第２遅延素子の相対的な遅延量を段階的に変化させながら、ｉ段目の前記ラッチ素子にラッチされた値が第１のレベルに確定するときの相対的な遅延量を第１相対遅延量として、ｉ段目の前記ラッチ素子によりラッチされた値が前記第１のレベルと相補的な第２のレベルに確定するときの相対的な遅延量を第２相対遅延量として取得し、ｉ段目の前記第１遅延素子および前記第２遅延素子の相対的な遅延量を、前記第１相対遅延量と前記第２相対遅延量の間の値に設定することを特徴とする請求項５に記載のキャリブレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相のストローブ信号（マルチストローブ信号）を生成し、評価対象の信号のレベルをマルチストローブ信号の複数のエッジのタイミングで評価するマルチストローブ回路に関する。
【背景技術】
【０００２】
メモリやＤＳＰ（Digital Signal Processor）をはじめとする半導体デバイスを試験する試験装置にマルチストローブ回路が利用される。マルチストローブ回路は、半導体デバイスから出力される被試験信号（たとえば２値のデジタル信号）の１サイクル期間内に、複数のエッジを有するマルチストローブ信号（多相ストローブ信号ともいう）を発生し、各エッジのタイミングにおいて半導体デバイスから出力される信号のレベルを判定する。マルチストローブ回路を利用することにより、半導体デバイスから出力される信号のレベル遷移のタイミング（変化点）の検出等が可能となり、半導体デバイスの評価に利用することができる。
【０００３】
図１は、マルチストローブ回路３００の構成例を示す回路図である。Ｎ個の第１遅延素子Ｄ１１〜Ｄ１Ｎ（第１遅延素子Ｄ１と総称される）は、多段にカスケード接続されている。１段目の第１遅延素子Ｄ１１にはＤＵＴから出力される被試験信号Ｓ１が入力され、被試験信号Ｓ１には第１遅延素子Ｄ１を１段経るごとに、所定の遅延Ｔｐｄが与えられる。つまりｉ段目の第１遅延素子Ｄ１ｉからは、ＤＵＴから出力される被試験信号Ｓ１に対して、ｉ×Ｔｐｄだけ遅延した被試験信号Ｓ１ｉが出力される。
【０００４】
Ｎ個の第２遅延素子Ｄ２１〜Ｄ２Ｎ（第２遅延素子Ｄ２と総称される）はそれぞれ、Ｎ個の第１遅延素子Ｄ１１〜Ｄ１Ｎごとに設けられ、多段にカスケード接続されている。１段目の第２遅延素子Ｄ２１には、基準となるストローブ信号ＳＴＲＢが入力される。ストローブ信号ＳＴＲＢには、第２遅延素子Ｄ２を１段経るごとに、所定の遅延（Ｔｐｄ＋Δｔ）の遅延が与えられる。ｉ段目の第２遅延素子Ｄ２からは、基準ストローブ信号ＳＴＲＢに対して、ｉ×（Ｔｐｄ＋Δｔ）だけ遅延したｉ相目のストローブ信号ＳＴＲＢｉが出力される。
【０００５】
Ｎ個のラッチ素子Ｌ１〜ＬＮ（ラッチ素子Ｌと総称される）もまた、Ｎ個の第１遅延素子Ｄ１１〜Ｄ１Ｎごとに設けられる。ｉ（ｉは１≦ｉ≦Ｎを満たす自然数）番目のラッチ素子Ｌｉは、ｉ相目のストローブ信号ＳＴＲＢｉのエッジのタイミングで、ｉ番目の第１遅延素子Ｄ１ｉの出力信号をラッチする。なお図２においてＤフリップフロップで示されるラッチ素子Ｌ１は、その他のフリップフロップやラッチ回路など、さまざまな素子で代替可能であることはいうまでもない。Ｎ個のラッチ素子Ｌの出力信号ＳＬ１〜ＳＬＮは、論理演算部３１０へと入力される。論理演算部３１０は、ＤＵＴの評価事項に応じた所定の信号処理を行う。被試験信号Ｓ１がある点を境に０から１（または１から０）に遷移するとき、出力信号ＳＬ１〜ＳＬＮはあるビットを境に０と１が変化するサーモメータコードとなる。したがって論理演算部３１０は、プライオリティエンコーダを含んでいる。
【０００６】
Ｎ個の第２遅延素子Ｄ２の前段に設けられた第３遅延素子Ｄ３によって、第１遅延素子Ｄ１に入力される被試験信号Ｓ１と、第２遅延素子Ｄ２に入力されるストローブ信号ＳＴＲＢの位相差（タイミング）が調整される。
【０００７】
第１遅延素子Ｄ１、第２遅延素子Ｄ２を１段通過するごとに、被試験信号Ｓ１とストローブ信号ＳＴＲＢの相対的な時間差は、Δｔだけ変化する。つまり、被試験信号Ｓ１は、互いにΔｔだけ位相がシフトしたＮ個のストローブ信号（マルチストローブ信号）ＳＴＲＢ１〜ＳＴＲＢＮのタイミングでその値が判定される。以上がマルチストローブ回路３００の構成の概要とその動作である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このようなマルチストローブ回路３００において、第１遅延素子Ｄ１、第２遅延素子Ｄ２の遅延量が変動すると、被試験信号Ｓ１とマルチストローブ信号ＳＴＲＢ１〜ＳＴＲＢＮのタイミング精度が悪化してしまう。特に分解能Δｔが小さければ小さいほど、第１遅延素子Ｄ１、第２遅延素子Ｄ２の遅延量ばらつきの影響は顕著となる。
【０００９】
本発明はこうした課題に鑑みてなされたものであり、その目的は、キャリブレーションが可能なマルチストローブ回路およびキャリブレーション方法の提供にある。
【課題を解決するための手段】
【００１０】
本発明のある態様は、複数のエッジを有するマルチストローブ信号のそれぞれエッジのタイミングで、評価対象の被試験信号をラッチするマルチストローブ回路に関する。このマルチストローブ回路は、Ｎ個（Ｎは自然数）の第１遅延素子が多段接続されて構成され、被試験信号に対し１段ごとに遅延を与え、複数の被試験信号を生成する第１遅延回路と、Ｎ個の第１遅延素子ごとに設けられたＮ個の第２遅延素子が多段接続されて構成され、基準となるストローブ信号に対し１段ごとに遅延を与え、複数のストローブ信号を生成する第２遅延回路と、Ｎ個の第１遅延素子ごとに設けられたＮ個のラッチ素子を含み、ｉ段目のラッチ素子は、ｉ段目の第１遅延素子から出力される被試験信号を、ｉ段目の第２遅延素子から出力されるストローブ信号のタイミングでラッチするように構成されたラッチ回路と、Ｎ個の第１遅延素子とＮ個の第２遅延素子の少なくとも一方の遅延量を調節する遅延量調節部と、を備える。遅延量調節部は、キャリブレーション時に、ｉ（ｉは自然数）を１からＮまでインクリメントしながら、ｉ段目のラッチ素子に入力される被試験信号とストローブ信号のエッジのタイミングが一致するように、ｉ段目の第１遅延素子と第２遅延素子の少なくとも一方の遅延量を調節するゼロアジャストステップと、第１遅延素子および第２遅延素子の少なくとも一方のすべてのステージの遅延量を、所定量だけ変化させる分解能設定ステップと、を実行する。
【００１１】
この態様によると、１段目から順番に、各相（ステージ）の第１遅延素子と第２遅延素子の遅延量のばらつきをキャンセルしていき、その後、分解能に応じた遅延量を第２遅延素子に付加することにより、マルチストローブ回路を高精度にキャリブレートできる。
【００１２】
Ｎ個の第１遅延素子およびＮ個の第２遅延素子は可変遅延素子であってもよい。遅延量調節部は、Ｎ個の第１遅延素子および第２遅延素子の遅延量を最小に設定した状態を初期状態として、ゼロアジャストステップを実行してもよい。ゼロアジャストステップにおいて、ｉ段目のラッチ素子に入力される被試験信号のエッジのタイミングがストローブ信号のエッジのタイミングより早いとき、ｉ段目の第１遅延素子の遅延量を増加させ、ｉ段目のラッチ素子に入力される被試験信号のエッジのタイミングがストローブ信号のエッジのタイミングより遅いとき、ｉ段目の第２遅延素子の遅延量を増加させてもよい。
この場合、第１遅延素子および第２遅延素子の初期値を調整幅のセンターに設定してからキャリブレーションを行う場合に比べて、ある段における遅延のばらつきが後段に及ぼす影響を低減できる。
【００１３】
遅延量調節部は、ゼロアジャストステップにおいて、ｉ段目の調整を行う際に以下の処理を行ってもよい。
（１）  ｉ段目の第１遅延素子および第２遅延素子の相対的な遅延量を段階的に変化させる。
（２）  （１）の過程において、ｉ段目のラッチ素子によりラッチされた値が、第１のレベルに確定するときの相対的な遅延量を第１相対遅延量として取得する。
（３）  （１）の過程において、ｉ段目のラッチ素子によりラッチされた値が、第１のレベルと相補的な第２のレベルに確定するときの相対的な遅延量を第２相対遅延量として取得する。
（４）  ｉ段目の第１遅延素子および第２遅延素子の相対的な遅延量を、第１相対遅延量と第２相対遅延量の間の値に設定する。
なお、（４）において、第１遅延素子および第２遅延素子の相対的な遅延量は、第１相対遅延量と第２相対遅延量の中点としてもよい。
【００１４】
本発明の別の態様は、試験装置である。この試験装置は、被試験デバイスから出力される信号をしきい値電圧と比較するコンパレータと、任意のタイミングでレベルが遷移するストローブ信号を生成するタイミング発生器と、ストローブ信号と、被試験信号としてのコンパレータの出力信号と、を受ける上述のいずれかのマルチストローブ回路と、を備える。
【００１５】
本発明のさらに別の態様は、複数のエッジを有するマルチストローブ信号のそれぞれエッジのタイミングで、評価対象の被試験信号をラッチするマルチストローブ回路のキャリブレーション方法に関する。マルチストローブ回路は、Ｎ個（Ｎは自然数）の第１遅延素子が多段接続されて構成され、被試験信号に対し１段ごとに遅延を与え、複数の被試験信号を生成する第１遅延回路と、Ｎ個の第１遅延素子ごとに設けられたＮ個の第２遅延素子が多段接続されて構成され、基準となるストローブ信号に対し１段ごとに遅延を与え、複数のストローブ信号を生成する第２遅延回路と、Ｎ個の第１遅延素子ごとに設けられたＮ個のラッチ素子を含み、ｉ段目のラッチ素子は、ｉ段目の第１遅延素子から出力される被試験信号を、ｉ段目の第２遅延素子から出力されるストローブ信号のタイミングでラッチするように構成されたラッチ回路と、を備える。当該キャリブレーション方法は、ｉ（ｉは自然数）を１からＮまでインクリメントしながら、ｉ段目のラッチ素子に入力される被試験信号とストローブ信号のエッジのタイミングが一致するように、ｉ段目の第１遅延素子と第２遅延素子の少なくとも一方の遅延量を調節するゼロアジャストステップと、第１遅延素子および第２遅延素子の少なくとも一方のすべてのステージの遅延量を、所定量だけ変化させる分解能設定ステップと、を備える。
【００１６】
Ｎ個の第１遅延素子およびＮ個の第２遅延素子は可変遅延素子であってもよい。この場合、キャリブレーション方法は、Ｎ個の第１遅延素子および第２遅延素子の遅延量を最小に設定した状態を初期状態として、ゼロアジャストステップを実行し、ゼロアジャストステップにおいて、ｉ段目のラッチ素子に入力される被試験信号のエッジのタイミングがストローブ信号のエッジのタイミングより早いとき、ｉ段目の第１遅延素子の遅延量を増加させ、ｉ段目のラッチ素子に入力される被試験信号のエッジのタイミングがストローブ信号のエッジのタイミングより遅いとき、ｉ段目の第２遅延素子の遅延量を増加させてもよい。
【００１７】
ゼロアジャストステップにおいて、ｉ段目の調整を行う際に、ｉ段目の第１遅延素子および第２遅延素子の相対的な遅延量を段階的に変化させながら、ｉ段目のラッチ素子に保持される値が第１のレベルに確定するときの相対的な遅延量を第１相対遅延量として、ｉ段目のラッチ素子によりラッチされた値が第１のレベルと相補的な第２のレベルに確定するときの相対的な遅延量を第２相対遅延量として取得し、ｉ段目の第１遅延素子および第２遅延素子の相対的な遅延量を、第１相対遅延量と第２相対遅延量の間の値に設定してもよい。
【００１８】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明によれば、時間的に高精度なマルチストローブ回路が提供される。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが部材Ｂに接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
図２は、実施の形態に係るマルチストローブ回路１０を備える試験装置１００の構成を示すブロック図である。試験装置１００は、メモリやＤＳＰ、その他のデジタル回路などの被試験デバイス（ＤＵＴ）１１０から出力される被試験信号Ｓ１を受け、所定の試験を実行する。
【００２３】
試験装置１００は、マルチストローブ回路１０に加えて、タイミング発生器３０、レベルコンパレータ４０を備える。レベルコンパレータ４０は、第１コンパレータ４２、第２コンパレータ４４を含む。第１コンパレータ４２は、ＤＵＴ１１０から出力される被試験信号Ｓ１の電位をローレベルのしきい値電圧ＶＯＬと比較し、比較結果に応じてハイレベルとローレベルが変化する被試験信号Ｓ１Ｌを生成する。第２コンパレータ４４は被試験信号Ｓ１の電位をハイレベルのしきい値電圧ＶＯＨと比較し、比較結果に応じた被試験信号Ｓ１Ｈを生成する。なお、最も簡易には、レベルコンパレータ４０は被試験信号Ｓ１の電位を単一のしきい値電圧と比較するコンパレータ、もしくは単なるインバータ（バッファ）でも構成可能である。
【００２４】
タイミング発生器３０は、テストプログラムで規定されるシーケンスに応じた任意のタイミングでレベルが遷移する（つまりエッジを有する）ストローブ信号ＳＴＲＢを生成する。
【００２５】
マルチストローブ回路１０は、被試験信号Ｓ１Ｌ、Ｓ１Ｈおよびストローブ信号ＳＴＲＢを受ける。マルチストローブ回路１０は、被試験信号Ｓ１Ｌ、Ｓ１Ｈそれぞれをマルチストローブ信号を利用して評価する２つのブロックに分かれている。被試験信号Ｓ１Ｌを処理するブロックには、”Ｌ”を、被試験信号Ｓ１Ｈを処理するブロックには”Ｈ”が付されており、両者の構成は同一である。以下では、被試験信号Ｓ１Ｌを処理するブロックを例に、その構成を詳細に説明する。また説明に際しては、添え字”Ｌ”は省略する。
【００２６】
マルチストローブ回路１０は、複数のエッジを有するマルチストローブ信号のそれぞれのエッジのタイミングで、評価対象の被試験信号をラッチして各タイミングにおける値を評価する。
【００２７】
マルチストローブ回路１０は、第１遅延回路１２、第２遅延回路１４、ラッチ回路１６、論理演算部１８、遅延量調節部２０を備える。
第１遅延回路１２は、多段にカスケード接続されたＮ個（Ｎは自然数）の第１遅延素子Ｄ１１〜Ｄ１Ｎ（第１遅延素子Ｄ１と総称される）を含む。１段目の第１遅延素子Ｄ１１にはレベルコンパレータ４０からの被試験信号Ｓ１Ｌが入力される。被試験信号Ｓ１Ｌには第１遅延素子Ｄ１を１段経るごとに、所定の第１遅延量τ１（＝Ｔｐｄ）が与えられる。つまりｉ段目の第１遅延素子Ｄ１ｉからは、被試験信号Ｓ１Ｌに対して（ｉ×Ｔｐｄ）だけ遅延した被試験信号Ｓ１ｉが出力される。
【００２８】
第２遅延回路１４は、多段にカスケード接続されたＮ個の第２遅延素子Ｄ２１〜Ｄ２Ｎ（第２遅延素子Ｄ２と総称される）を含む。これらの第２遅延素子Ｄ２１〜Ｄ２Ｎはそれぞれ、Ｎ個の第１遅延素子Ｄ１１〜Ｄ１Ｎごとに設けられている。１段目の第２遅延素子Ｄ２１には、タイミング発生器３０により生成された基準となるストローブ信号ＳＴＲＢが、第３遅延素子Ｄ３を介して入力されており、ストローブ信号ＳＴＲＢには、第２遅延素子Ｄ２を１段経るごとに、所定の第２遅延量τ２（＝Ｔｐｄ＋Δｔ）の遅延が与えられる。ｉ段目の第２遅延素子Ｄ２からは、基準ストローブ信号ＳＴＲＢに対して、ｉ×（Ｔｐｄ＋Δｔ）だけ遅延したｉ相目のストローブ信号ＳＴＲＢｉが出力される。
【００２９】
図３は、第１遅延素子および第２遅延素子として利用可能な可変遅延回路５０の構成例を示す回路図である。可変遅延回路５０は、バッファ５２、複数ｍ個（ｍは自然数）のキャパシタＣ１〜Ｃｍ、複数のキャパシタＣ１〜Ｃｍごとに設けられた複数のスイッチＳＷ１〜ＳＷｍを備える。複数のキャパシタＣ１〜Ｃｍの容量値は２進数で重み付けされている。重み１に対応する単位容量をＣと書くとき、ｉ（１≦）番目の容量値は２ｍ−１Ｃと表される。ｉ番目のキャパシタＣｉとｉ番目のスイッチＳＷｉは、バッファ５２の出力端子と固定電圧端子（接地端子）の間に直列に接続される。
【００３０】
スイッチＳＷｉをオンすると、バッファ５２の出力端子には、そのスイッチＳＷｉに対応したキャパシタＣｉが接続される。つまり時定数が大きくなり、後段に出力される信号の波形の変化速度が遅くなり、結果として遅延量が増加する。複数のスイッチＳＷ１〜ＳＷｍのオン、オフを制御することにより、遅延量を２ｍ段階で切り換えることができる。
【００３１】
図３の可変遅延回路５０は、単位容量Ｃを小さくすることにより、遅延量を高分解能で段階的に切り換えることができる。なお、遅延量の分解能がそれほど要求されない場合、可変遅延回路は、直列にカスケード接続された複数のインバータで構成できる。各ステージのインバータの出力にタップを設け、複数のタップの信号を選択するセレクタを設けることで、可変遅延回路が構成できる。さらに別の構成例では、インバータやバッファのバイアス電圧やバイアス電流を多段階で調節可能に構成することにより、可変遅延回路を実現してもよい。
【００３２】
図２に戻る。ラッチ回路１６は、Ｎ個のラッチ素子Ｌ１〜ＬＮ（ラッチ素子Ｌと総称される）を含む。Ｎ個のラッチ素子Ｌは、Ｎ個の第１遅延素子Ｄ１１〜Ｄ１Ｎ、第２遅延素子Ｄ２１〜Ｄ２Ｎごとに設けられる。
【００３３】
ｉ（ｉは１≦ｉ≦Ｎを満たす自然数）番目のラッチ素子Ｌｉは、対応するｉ相目のストローブ信号ＳＴＲＢｉのエッジのタイミングで、対応するｉ番目の第１遅延素子Ｄ１ｉの出力信号Ｓ１ｉをラッチする。Ｎ個のラッチ素子Ｌの出力信号ＳＬ１〜ＳＬＮは、論理演算部１８へと入力される。論理演算部１８は、ＤＵＴ１１０の評価事項に応じた所定の信号処理を行う。被試験信号Ｓ１がある点を境に０から１（または１から０）に遷移するとき、出力信号ＳＬ１〜ＳＬＮはあるビットを境に０と１が変化するサーモメータコードとなる。したがって論理演算部１８は、出力信号ＳＬ１〜ＳＬＮの値が変化するビットの位置を示すデータを生成するプライオリティエンコーダを含んでもよい。
【００３４】
遅延量調節部２０は、論理演算部１８の信号処理の結果にもとづいて、Ｎ個の第１遅延素子Ｄ１１〜Ｄ１Ｎと、Ｎ個の第２遅延素子Ｄ２１〜Ｄ２Ｎの少なくとも一方の遅延量を調節するキャリブレーション処理を行う。遅延量調節部２０によってすべてのステージの第１遅延量τ１と第２遅延量τ２の相対的な値が調節され、マルチストローブ信号ＳＴＲＢ１〜ＳＴＲＢＮのエッジのタイミングが所望の位置に設定される。以下、このキャリブレーション処理を説明する。
【００３５】
図４は、マルチストローブ回路１０のキャリブレーションの手順を示すフローチャートである。
【００３６】
遅延量調節部２０は、まずすべてのステージの第１遅延量τ１、第２遅延量τ２を初期化する（Ｓ１００）。第１遅延素子Ｄ１、第２遅延素子Ｄ２がいずれも可変遅延素子として構成される場合、すべての遅延素子Ｄ１、Ｄ２の遅延量を設定可能な最小値にセットする。
【００３７】
続いて、ｉ（ｉは自然数）を１からＮまで１ずつインクリメントしながら、ゼロアジャストステップを繰り返す（Ｓ１０２）。ゼロアジャストステップ（Ｓ１０４）は、ｉ段目のラッチ素子Ｌｉに入力される被試験信号Ｓ１ｉと、ｉ相目のストローブ信号ＳＴＲＢｉのエッジのタイミングが一致するように、ｉ段目の第１遅延素子Ｄ１ｉの遅延量τ１ｉと、第２遅延素子Ｄ２ｉの遅延量τ２ｉの少なくとも一方の遅延量を調節する。
【００３８】
ゼロアジャストステップＳ１０４は、以下のように実行することができる。すなわち、ｉ段目のラッチ素子Ｌｉに入力される被試験信号Ｓ１ｉのエッジのタイミングが、ストローブ信号ＳＴＲＢｉのエッジのタイミングより早いとき、ｉ段目の第１遅延素子Ｄ１ｉの遅延量τ１ｉを最小幅だけ増加させる。反対に、被試験信号Ｓ１ｉのエッジのタイミングが、ストローブ信号ＳＴＲＢｉのエッジのタイミングより遅いとき、ｉ段目の第２遅延素子Ｄ２ｉの遅延量τ２ｉを増加させる。この処理を繰り返せば、被試験信号Ｓ１ｉのエッジとストローブ信号ＳＴＲＢｉのエッジのタイミングが一致するように収束する。
【００３９】
あるいはゼロアジャストステップＳ１０４は、以下のステップＡ〜Ｄを含んでもよい。
【００４０】
ステップＡ．  ｉ段目の第１遅延素子Ｄ１ｉおよび第２遅延素子Ｄ２ｉの相対的な遅延量ＴＲを段階的に変化させる。たとえば被試験信号Ｓ１ｉがローレベル（第１レベル）からハイレベル（第２レベル）に遷移する場合を考える。このときストローブ信号ＳＴＲＢｉが、被試験信号Ｓ１ｉがハイレベルに遷移する前であって、ローレベルに安定している期間に位置するとき、ｉ段目のラッチ素子Ｌｉの出力信号（ラッチデータＬＤｉともいう）は、第１レベル（ローレベル）で確定される。反対に、ストローブ信号ＳＴＲＢｉが、被試験信号Ｓ１ｉがハイレベルに遷移した後であって、ハイレベルに安定している期間に位置するとき、ラッチデータＬＤｉは、第２レベル（ハイレベル）で確定される。ストローブ信号ＳＴＲＢｉが、被試験信号Ｓ１ｉの遷移期間中に位置するとき、その値は不定となる。つまりハイレベルとなるかローレベルとなるかは、確率的な現象となる。図５は、ストローブ信号ＳＴＲＢｉと被試験信号Ｓ１ｉのタイミングと、ラッチデータＬＤｉの関係を示すタイムチャートである。図中、ラッチデータＬＤｉが不定となる状態は”Ｘ”で示される。
【００４１】
ステップＢ．  ステップＡの過程において、ラッチデータＬＤｉが、第１レベル（たとえばローレベル）に確定するときの相対的な遅延量ＴＲを、第１相対遅延量ＴＲ１として取得する。
【００４２】
ステップＣ．  ステップＡの過程において、ラッチデータＬＤｉが、第２レベル（たとえばハイレベル）に確定するときの相対的な遅延量ＴＲを、第２相対遅延量ＴＲ２として取得する。
【００４３】
ステップＤ．  ｉ段目の第１遅延素子Ｄ１ｉと第２遅延素子Ｄ２ｉの相対的な遅延量ＴＲを、第１相対遅延量ＴＲ１と第２相対遅延量ＴＲ２の間の値に設定する。たとえば第１相対遅延量ＴＲ１と第２相対遅延量ＴＲ２の中点ＴＲｃを選んでもよい。あるいは、第１相対遅延量ＴＲ１もしくは第２相対遅延量ＴＲ２を選択しても構わない。
【００４４】
図４に戻る。すべてのステージについてゼロアジャストステップが完了したら、分解能設定ステップＳ１０６を実行する。分解能設定ステップＳ１０６において遅延量調節部２０は、第１遅延素子Ｄ１および第２遅延素子Ｄ２の少なくとも一方のすべてのステージの遅延量を、所定量Δｔだけ変化させる。たとえば第２遅延素子Ｄ２のすべてのステージの遅延量τ２１〜τ２ＮをΔｔ増加させてもよい。
【００４５】
以上がマルチストローブ回路１０の構成である。
【００４６】
実施の形態に係るマルチストローブ回路１０の効果を説明する前に、キャリブレーションを行わない場合を考察する。図６（ａ）、（ｂ）は、実施の形態に係るキャリブレーションを行わない場合のストローブ信号と被試験信号のタイミング関係を示すタイムチャートである。
【００４７】
図６（ａ）は、第１遅延素子Ｄ１および第２遅延素子Ｄ２に設定された遅延量の誤差が無視しうる理想的な状態を示す。つまり、第１遅延素子Ｄ１の遅延量をＴｐｄ１、第２遅延素子Ｄ２の遅延量をＴｐｄ２＋Δｔと書くとき、Ｔｐｄ１＝Ｔｐｄ２が成り立つ場合を示す。分解能を設定する前のステップ１の段階において、ｉ相目のストローブ信号ＳＴＲＢｉとｉ相目の被試験信号Ｓ１ｉのタイミングは一致するであろう。この状態において、各ステージの第２遅延素子Ｄ２の遅延量をさらにΔｔだけ増加させれば、各相のストローブ信号ＳＴＲＢ１〜ＳＴＲＢＮは理想的なタイミングに設定される。
【００４８】
以上は理想的な場合であるが、実際には第１遅延素子Ｄ１と第２遅延素子Ｄ２の遅延量が、プロセスばらつきや電源電圧変動、温度変動の影響によって、設計値から逸脱する場合が想定される。仮に第１遅延素子Ｄ１と第２遅延素子Ｄ２の遅延量がそれぞれ、設計値Ｔｐｄに対してδｔ１、δｔ２だけ増加もしくは減少しても、同じ半導体基板上に集積化されていれば、両者の遅延量は互いに追従して変動するため、δｔ１≒δｔ２となる。つまり、分解能を設定する前のステップ１の段階において、ｉ相目のストローブ信号ＳＴＲＢｉとｉ相目の被試験信号Ｓ１ｉのタイミングはほぼ一致する。
【００４９】
しかしながら分解能Δｔが数ｐｓ程度と小さくなると、遅延量の誤差δｔ１とδｔ２の差分（δｔ１−δｔ２）が無視出来なくなる。この場合、分解能を設定する前のステップ１の段階において、ｉ相目のストローブ信号ＳＴＲＢｉとｉ相目の被試験信号Ｓ１ｉのタイミングにずれが生じてしまう。結果としてステップ２の分解能設定後のストローブ信号ＳＴＲＢｉは、所望の位置から大きくずれてしまう。図６（ｂ）はこの状態を示している。
【００５０】
続いて実施の形態に係るマルチストローブ回路１０によるキャリブレーションについて説明する。
【００５１】
図７（ａ）、（ｂ）は、図２のマルチストローブ回路１０のキャリブレーションの様子を示すタイムチャートである。図７（ａ）はゼロアジャストステップを、図７（ｂ）は分解能設定ステップを示す。図７（ａ）では、説明を簡潔とするために、第１遅延素子Ｄ１の遅延量τ１を固定した状態で、第２遅延素子Ｄ２の遅延量τ２を増減させて、ストローブ信号ＳＴＲＢｉと被試験信号Ｓ１ｉのタイミングを揃える場合を図示している。しかしながら本発明はこれに限定されず、第２遅延素子Ｄ２の遅延量τ２を固定した状態で、第１遅延素子Ｄ１の遅延量τ１を増減させて、ストローブ信号ＳＴＲＢｉと被試験信号Ｓ１ｉのタイミングを揃えてもよい。
【００５２】
より好ましい態様では、上述したように、第１遅延素子Ｄ１と第２遅延素子Ｄ２の初期遅延を最小としておき、被試験信号Ｓ１ｉのエッジのタイミングが、ストローブ信号ＳＴＲＢｉのエッジのタイミングより早いとき、第１遅延素子Ｄ１ｉの遅延量τ１ｉを増加させ、反対に、被試験信号Ｓ１ｉのエッジのタイミングが、ストローブ信号ＳＴＲＢｉのエッジのタイミングより遅いとき、第２遅延素子Ｄ２ｉの遅延量τ２ｉを増加させてもよい。この場合、第１遅延素子Ｄ１の遅延量τ２と第２遅延素子Ｄ２の遅延量τ２が最小となる状態でキャリブレーションがとれるため、遅延量のばらつきが分解能に及ぼす影響を抑制することができる。
【００５３】
ゼロアジャストステップが完了すると、各相において、図７（ｂ）に示すように、第２遅延素子Ｄ２の遅延量τ２が所定量Δｔだけ増加し、ストローブ信号ＳＴＲＢが被試験信号Ｓ１に対して時間的に遅れることになる。各相（各ステージ）ごとにΔｔずつ遅れることになるため、ｉ相目の被試験信号Ｓ１ｉとストローブ信号ＳＴＲＢｉの位相差は、ｉ×Δｔで与えられる。
【００５４】
このように本実施の形態に係るマルチストローブ回路１０によれば、遅延素子の遅延量のばらつきを好適にキャンセルすることができ、ひいては高精度なマルチストローブ信号ＳＴＲＢ１〜ＳＴＲＢＮによって被試験信号Ｓ１を評価することができる。
【００５５】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００５６】
【図１】マルチストローブ回路の構成例を示す回路図である。
【図２】実施の形態に係るマルチストローブ回路を備える試験装置の構成を示すブロック図である。
【図３】第１遅延素子および第２遅延素子として利用可能な可変遅延回路の構成例を示す回路図である。
【図４】マルチストローブ回路のキャリブレーションの手順を示すフローチャートである。
【図５】ストローブ信号ＳＴＲＢｉと被試験信号Ｓ１ｉのタイミングと、ラッチデータＬＤｉの関係を示すタイムチャートである。
【図６】図６（ａ）、（ｂ）は、実施の形態に係るキャリブレーションを行わない場合のストローブ信号と被試験信号のタイミング関係を示すタイムチャートである。
【図７】図７（ａ）、（ｂ）は、図２のマルチストローブ回路のキャリブレーションの様子を示すタイムチャートである。
【符号の説明】
【００５７】
１０…マルチストローブ回路、１２…第１遅延回路、１４…第２遅延回路、１６…ラッチ回路、１８…論理演算部、２０…遅延量調節部、３０…タイミング発生器、４０…レベルコンパレータ、４２…第１コンパレータ、４４…第２コンパレータ、Ｄ１…第１遅延素子、Ｄ２…第２遅延素子、Ｌ…ラッチ素子、１００…試験装置、１１０…ＤＵＴ、Ｓ１…被試験信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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