(57)【要約】【課題】結晶性が良く、平坦度の高いデバイス形成面を有する半導体基板を汚染を防止しながら製造することができる並列ｐｎ接合構造を有する半導体基板の製造方法を提供することを目的とする。【解決手段】エピタキシャル成長させるシリコン単結晶基板を準備する工程と、準備したシリコン単結晶基板上に第１導電型半導体をエピタキシャル成長させることにより、第１導電型半導体層を形成する工程と、形成した第１導電型半導体層にトレンチを形成する工程と、トレンチが形成された第１導電型半導体層上に第２導電型半導体をエピタキシャル成長させることにより、トレンチ内に第２導電型半導体領域を形成するとともに、第１導電型半導体層上に第２導電型半導体層を形成する工程と、シリコン単結晶基板を除去する工程とを有し、除去されたシリコン単結晶基板側の面をデバイス形成面とする並列ｐｎ接合構造を有する半導体基板の製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体領域と第２導電型半導体領域が交互に繰り返し接合された並列ｐｎ接合構造を有する半導体基板を製造する方法であって、少なくとも、
エピタキシャル成長させるシリコン単結晶基板を準備する工程と、
前記準備したシリコン単結晶基板上に第１導電型半導体をエピタキシャル成長させることにより、第１導電型半導体層を形成する工程と、
前記形成した第１導電型半導体層にトレンチを形成する工程と、
前記トレンチが形成された第１導電型半導体層上に第２導電型半導体をエピタキシャル成長させることにより、前記トレンチ内に第２導電型半導体領域を形成するとともに、前記第１導電型半導体層上に第２導電型半導体層を形成する工程と、
前記シリコン単結晶基板を除去する工程とを有し、
前記除去されたシリコン単結晶基板側の面をデバイス形成面とすることを特徴とする並列ｐｎ接合構造を有する半導体基板の製造方法。
【請求項２】
前記第１導電型半導体層を形成する工程の前に、前記シリコン単結晶基板上にエッチストップ層を形成して、該エッチストップ層上に前記第１導電型半導体層を形成することを特徴とする請求項１に記載の並列ｐｎ接合構造を有する半導体基板の製造方法。
【請求項３】
前記準備するシリコン単結晶基板としてｐ型基板を準備し、前記エッチストップ層としてｎ型エピタキシャル層を形成し、前記シリコン単結晶基板を除去する工程において、少なくとも前記エッチストップ層を露出させる際に電気化学的エッチングを行うことを特徴とする請求項２に記載の並列ｐｎ接合構造を有する半導体基板の製造方法。
【請求項４】
前記シリコン単結晶基板を除去する工程において、前記シリコン単結晶基板を厚さ１０〜３０μｍになるまで研削して、その後前記電気化学的エッチングを行って前記エッチストップ層を露出させることを特徴とする請求項３に記載の並列ｐｎ接合構造を有する半導体基板の製造方法。
【請求項５】
前記電気化学的エッチングを行う前に、予め前記第２導電型半導体層を保護膜で覆うことを特徴とする請求項３又は請求項４に記載の並列ｐｎ接合構造を有する半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎ型の半導体領域とｐ型の半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板の製造方法に関する。
【背景技術】
【０００２】
シリコン単結晶基板上にシリコン単結晶薄膜を気相エピタキシャル成長させたシリコンエピタキシャルウェーハ（以下、半導体基板ともいう）において、成長させたシリコン単結晶薄膜（以下、シリコンエピタキシャル層あるいは単にエピタキシャル層ともいう）に、イオン注入法により不純物元素のイオン注入層を形成し、さらに別のエピタキシャル層を形成して埋込層となす技術が知られている。
ここで、エピタキシャル成長を行って半導体基板を作製する場合に、パワーＭＯＳＦＥＴや縦型バイポーラトランジスタ等の素子を作り込むために、深さ方向に長い不純物添加領域（以下、縦方向添加領域と称する）を形成して、並列ｐｎ接合構造を形成しなければならない場合がある。プレーナ型のＭＯＳＦＥＴでは不純物添加領域の面内が電流経路の主体となるのに対し、縦方向添加領域を作りこむことにより、該領域の層厚方向に電流を導通させることができ、素子のＯＮ抵抗を低減できる利点がある。
【０００３】
このような深い縦方向添加領域の形成方法としては、エピタキシャル層の成長工程とイオン注入工程とを繰り返して形成する方法が特許文献１に開示されているが、この場合、工程数が増大しやすくコストアップにつながりやすい欠点がある。
そこで、特許文献２、３、４には、シリコン単結晶基板の主表面にエッチングによりトレンチ（溝）を形成し、このトレンチを埋めるようにエピタキシャル層を成長させて縦方向添加領域を形成する技術が開示されている。この方法では、トレンチ内への例えばｐ型半導体のエピタキシャル成長が終了すると、半導体基板表面のトレンチ開口部やマスク酸化膜上にシリコンの盛り上がり（１〜数μｍの段差）やポリシリコンが形成されており、またマスク酸化膜も残っているため、基板表面を研磨して、マスク酸化膜やポリシリコンを除去するとともに、平坦化する必要がある。
【０００４】
この平坦化処理に関して、特許文献２には、エピタキシャル成長後の基板表面をＣＭＰ（化学機械研磨）法により研磨することが記載されている。また、特許文献３には、トレンチを形成する際に用いたマスク酸化膜を、基板を平坦化する際の研磨ストッパ膜としても用い、ＣＭＰ法により基板表面の研磨を行うことが記載されている。ＣＭＰ法による研磨以外にも、ドライエッチング法により基板表面をシリコンエッチングする方法が公知である。特許文献４には、トレンチを形成した際のマスク酸化膜をエッチストップ層として用いてシリコンエッチングを行うことが記載されている。
【０００５】
また、特許文献５にはトレンチを形成する際に用いたマスク酸化膜を、基板表面の研磨時に研磨ストッパ膜として用い、一旦ポリシリコンを除去した後にそのマスク酸化膜をＨＦ等で除去し、さらにマスク酸化膜厚に相当する表面段差を再度研磨して表面を平坦化する技術が開示されている。
ＭＯＳＦＥＴ等のデバイスは、平坦化処理によって研磨された半導体基板表面に形成される。そのため、上記のような研磨後の基板表面の汚染が少ないことが重要である。また、研磨により除去する基板表面の厚さ（削り厚さ）を管理する必要があり、製造された半導体基板表面の平坦度が高いことが重要である。
【０００６】
上記したような、従来の並列ｐｎ接合構造を有する半導体基板の製造方法のフロー図を図４に示す。
図４に示すように、従来の製造において、まず例えばｎ型のシリコン単結晶基板１０１上に第１導電型半導体層１０２を形成して（図４（ａ））、その第１導電型半導体層１０２にマスク酸化膜１０３を形成してパターニング後トレンチ１０４を形成し（図４（ｂ））、トレンチ１０４内に埋め込みエピタキシャル成長させて第２導電型半導体領域１０５を形成する（図４（ｃ））。この際生じるエピタキシャル層の盛り上がりを除去して平坦化するために、研磨ストッパ膜として残したマスク酸化膜１０３が露出するまで研磨する（図４（ｄ））。そして、デバイス形成面を露出するためにマスク酸化膜１０３をエッチング等で除去する（図４（ｅ））。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−１３９３９９号公報
【特許文献２】特開２０００−３４０５７８号公報
【特許文献３】特開２００１−１９６５７３号公報
【特許文献４】特開２００１−１６８３２７号公報
【特許文献５】特開２００５−５７１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、マスク酸化膜を研磨ストッパ膜として表面を平坦化しても、埋め込みエピタキシャル成長を行った位置に図４（ｄ）（ｅ）に示すようなへこみ（ディッシング）やマスク酸化膜の厚さに相当する段差が残ってしまう。また、さらにその段差を取り去るためにマスク酸化膜を除去した後、再度研磨を行っても、一度段差が生じた表面を平坦化するのは困難であり、工程が増えるだけで完全には段差を無くすことは出来ず、平坦度が上がらない問題点があった。
【０００９】
また、研磨ストッパ膜としてマスク酸化膜を用いるため、トレンチ溝を形成する際に用いたマスク酸化膜が基板表面に残留した状態でトレンチ埋め込みの為のエピタキシャル成長を行うことになり、マスク酸化膜自身やマスク酸化膜とシリコンの間の熱応力に起因する欠陥がエピタキシャル層内に発生してしまい、結晶性の低下、ひいてはデバイス特性の劣化を引き起こす問題もあった。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、結晶性が良く、平坦度の高いデバイス形成面を有する半導体基板を汚染を防止しながら製造することができる並列ｐｎ接合構造を有する半導体基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、第１導電型半導体領域と第２導電型半導体領域が交互に繰り返し接合された並列ｐｎ接合構造を有する半導体基板を製造する方法であって、少なくとも、エピタキシャル成長させるシリコン単結晶基板を準備する工程と、前記準備したシリコン単結晶基板上に第１導電型半導体をエピタキシャル成長させることにより、第１導電型半導体層を形成する工程と、前記形成した第１導電型半導体層にトレンチを形成する工程と、前記トレンチが形成された第１導電型半導体層上に第２導電型半導体をエピタキシャル成長させることにより、前記トレンチ内に第２導電型半導体領域を形成するとともに、前記第１導電型半導体層上に第２導電型半導体層を形成する工程と、前記シリコン単結晶基板を除去する工程とを有し、前記除去されたシリコン単結晶基板側の面をデバイス形成面とすることを特徴とする並列ｐｎ接合構造を有する半導体基板の製造方法を提供する。
【００１２】
このように、エピタキシャル成長させたシリコン単結晶基板を除去してシリコン単結晶基板側の面をデバイス形成面とすることで、シリコン単結晶基板の平坦度が反映された平坦な面をデバイス形成面とすることができる。また、酸化膜とシリコン、ｐ型とｎ型等の異種材質のものを同時にエッチング、研磨する必要がないため、エッチングレートや強度の違いによる凹凸も生じず、平坦度の高いデバイス形成面を得ることができる。さらに、デバイス形成面はシリコン単結晶基板を除去するまで露出されないため、研磨、エッチング等による汚染はほとんどない。また、エピタキシャル成長する面にマスク酸化膜を残してエピタキシャル成長させる必要がないため、成長させるエピタキシャル層を結晶性良く形成することができる。
以上より、本発明の並列ｐｎ接合構造を有する半導体基板の製造方法によれば、結晶性が良く、平坦度の高いデバイス形成面を有する半導体基板を汚染を防止しながら製造することができる。
【００１３】
このとき、前記第１導電型半導体層を形成する工程の前に、前記シリコン単結晶基板上にエッチストップ層を形成して、該エッチストップ層上に前記第１導電型半導体層を形成することが好ましい。
このように、シリコン単結晶基板上にエッチストップ層を形成することで、シリコン単結晶基板除去の際に、エッチングによりデバイス形成面となる面の平坦度を維持しながら確実かつ容易に基板を除去することができる。
【００１４】
このとき、前記準備するシリコン単結晶基板としてｐ型基板を準備し、前記エッチストップ層としてｎ型エピタキシャル層を形成し、前記シリコン単結晶基板を除去する工程において、少なくとも前記エッチストップ層を露出させる際に電気化学的エッチングを行うことが好ましい。
このように、エッチストップ層としてｎ型エピタキシャル層を形成し、シリコン単結晶基板を除去する工程において、少なくともエッチストップ層を露出させる際に電気化学的エッチングを行うことで、ｎ型エピタキシャル層で確実にエッチングを止めることができるため、より確実に平坦度の高いデバイス形成面を得ることができる。また、エッチストップ層として形成したｎ型エピタキシャル層上に第１導電型半導体をエピタキシャル成長させるため、平坦度が高く、結晶性が良い第１導電型半導体層を形成できる。
【００１５】
このとき、前記シリコン単結晶基板を除去する工程において、前記シリコン単結晶基板を厚さ１０〜３０μｍになるまで研削して、その後前記電気化学的エッチングを行って前記エッチストップ層を露出させることが好ましい。
このように、シリコン単結晶基板を厚さ１０〜３０μｍになるまで研削して、その後電気化学的エッチングを行ってエッチストップ層を露出させることで、シリコン単結晶基板除去を効率的に行うことができ、またエッチストップ層を露出させるのは電気化学的エッチングによるため平坦度の維持も確実かつ容易である。
【００１６】
前記電気化学的エッチングを行う前に、予め前記第２導電型半導体層を保護膜で覆うことが好ましい。
このように、予め第２導電型半導体層を保護膜で覆うことで、電気化学的エッチングの際に第２導電型半導体層の表面がエッチングされて荒れたり、汚染されることを防止できるため、より高品質の半導体基板を製造できる。
【発明の効果】
【００１７】
以上のように、本発明の並列ｐｎ接合構造を有する半導体基板の製造方法によれば、結晶性が良く、平坦度の高いデバイス形成面を有する半導体基板を汚染を防止しながら製造することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の並列ｐｎ接合構造を有する半導体基板の製造方法の実施態様の一例を示すフロー図である。
【図２】実施例において製造した半導体基板の断面ＳＥＭ写真である。
【図３】比較例において製造した半導体基板の断面ＳＥＭ写真である。
【図４】従来の並列ｐｎ接合構造を有する半導体基板の製造方法の一例を示すフロー図である。
【発明を実施するための形態】
【００１９】
以下、本発明の並列ｐｎ接合構造を有する半導体基板の製造方法について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
図１は、本発明の並列ｐｎ接合構造を有する半導体基板の製造方法の実施態様の一例を示すフロー図である。
【００２０】
本発明の製造方法では、図１（ａ）に示すように、エピタキシャル成長させるシリコン単結晶基板１０を準備する。
このとき、準備するシリコン単結晶基板１０としては、特に限定されないが、後工程において、シリコン単結晶基板１０の除去の際に電気化学的エッチングを用いる場合には、ｐ型基板を準備する。
【００２１】
次に、図１（ｂ）に示すように、シリコン単結晶基板１０上にエッチストップ層１１を形成することが好ましい。
このように、エッチストップ層を形成することで、後工程でのシリコン単結晶基板除去の際に表面の平坦度を高く維持しながらエッチングで除去することが容易にできる。また、このときエッチストップ層１１を厚さ１〜５μｍで形成することで、デバイス形成面を露出する際に容易に除去できる。
【００２２】
このとき形成されるエッチストップ層１１としては、特に限定されず、用いた基板よりエッチング速度が大幅に小さく、基板が除去された後に、実質的にエッチングを停止できるものであればよい。電気化学的エッチングを用いるために、シリコン単結晶基板１０としてｐ型基板を準備した場合には、エッチストップ層１１としてｎ型エピタキシャル層を形成することが好ましい。これにより、後工程でｎ型エピタキシャル層上に結晶性の良い第１導電型半導体層を成長させることができる。
【００２３】
また、本発明の製造方法に用いることができる他のエッチストップ層１１としては、シリコン単結晶基板１０上に例えば高濃度ボロン層を形成することで、シリコン単結晶基板とのエッチレートの違いにより良好なエッチストップ層として機能する。
【００２４】
次に、図１（ｃ）に示すように、第１導電型半導体をエピタキシャル成長させることにより、第１導電型半導体層１２を形成する。
このとき形成される第１導電型半導体層１２としては、特に限定されず、作製されるデバイスの耐圧特性等から、例えば厚さ２０〜６０μｍ、抵抗率０．５〜３．０Ωｃｍのｐ型エピタキシャル層を形成することができる。
【００２５】
次に、図１（ｄ）に示すように、第１導電型半導体層１２にトレンチ１３を形成する。
トレンチ１３の形成方法としては、例えば、熱酸化法やＣＶＤ（化学気相成長）法により第１導電型半導体層の表面に厚さ１μｍ程度の酸化膜をマスクとして形成する。そして、フォトリソグラフィー技術により、トレンチ形成領域の酸化膜を除去して、トレンチ形成用酸化膜パターンを形成した後、プラズマエッチング、ＲＩＥ（反応性イオンエッチング）、異方性ウェットエッチング等の異方性エッチングによりトレンチを形成することができる。このときのマスクとしては酸化膜に限定されず、例えば窒化膜を形成することもできる。この際、本発明では、トレンチ形成時のマスクを後工程での研磨ストッパ膜等として用いる必要がなく、良好なエピタキシャル成長を行うために、トレンチ形成後にはマスクを除去するのが好ましい。
【００２６】
次に、図１（ｅ）に示すように、第２導電型半導体をエピタキシャル成長させることにより、トレンチ１３内に第２導電型半導体領域１７を形成するとともに、第１導電型半導体層１２上に第２導電型半導体層１９を形成する。
例えば８５０〜１１００℃の範囲で成長温度を調整しながら、トレンチ１３内が第２導電型半導体で充填されて第２導電型半導体領域１７が形成された後も、エピタキシャル成長を継続し、第１導電型半導体層１２上に第２導電型半導体層１９を所定厚さになるまで成長させる。このとき形成される第２導電型半導体層１９の厚さとしては、特に限定されず、第１導電型半導体層１２を覆う程度以上に成長させればよい。
【００２７】
次に、図１（ｆ）に示すように、シリコン単結晶基板１０を除去する。
除去する方法としては、特に限定されず、例えば、予め第２導電型半導体層１９側に機械的強度を補強するための保持基板１８を接着させて貼り付け、その後シリコン単結晶基板１０を研削、研磨、エッチング等により除去することができる。この保持基板１８は、第２導電型半導体層１９を厚く形成した場合等には貼り合わせる必要はないが、第２導電型半導体層１９を厚くエピタキシャル成長させる時間等を考慮すると、第２導電型半導体層１９を薄く形成して保持基板１８を貼り合わせる方が、生産効率が良い。
【００２８】
このとき、エッチストップ層１１が形成されている場合には、シリコン単結晶基板１０の除去としては、まずシリコン単結晶基板１０を厚さ１０〜３０μｍになるまで研削して、その後エッチングを行ってエッチストップ層１１を露出させることが好ましい。
このように、上記厚さになるまで研削してからエッチングを行うことで、作業効率が格段に良くなり、また、最後はエッチングによりエッチストップを起こさせて基板を除去するため、デバイス形成面となる面の平坦度を悪化させることもない。
【００２９】
また、シリコン単結晶基板１０としてｐ型基板を準備し、エッチストップ層１１としてｎ型エピタキシャル層を形成している場合には、エッチストップ層１１を露出させる際に電気化学的エッチングを行うことが好ましい。この電気化学的エッチングの方法としては、特に限定されず、エッチングする面をＫＯＨ等のアルカリ溶液中に浸漬し、基板とアルカリ溶液間に所定の電圧を印加して電気化学的エッチングを行う。これにより、エッチングが進行し、ｎ型エピタキシャル層がアルカリ溶液に露出すると、その表面にＳｉＯ２膜が形成されてエッチングが停止する。
このように、電気化学的エッチングであれば、エッチストップ層で確実にエッチングを停止させることができ、これにより露出される面は、シリコン単結晶基板とｎ型エピタキシャル層の界面の形状を反映しているため平坦度は非常に高い。
【００３０】
このとき、電気化学的エッチングを行う前に、予め第２導電型半導体層１９を例えばアルカリ溶液にエッチングされない材質の保護膜１６で覆うことが好ましい。
これにより、第２導電型半導体層がエッチングされることを確実に防止できるため、エッチングのための作業がより容易になって複数枚同時にバッチ処理することで生産性がより向上し、さらに製造する半導体基板の品質も向上する。
【００３１】
また、エッチストップ層１１として例えば高濃度ボロン層を形成している場合には、エッチストップ層１１（高濃度ボロン層）を露出する際に、例えばエチレンジアミンとピロカテコール混合溶液（ＥＤＰ）、ＮａＯＨ溶液、或いは、ＫＯＨ溶液を用いて、シリコン単結晶基板１０のエッチングを行うことで、エッチングレートが極めて遅い高濃度ボロン層でエッチストップを起こすため、デバイス形成面となる面の平坦度を高く維持しながらシリコン単結晶基板の除去を行うことができる。この場合も、上記した保護膜１６を第２導電型半導体層１９側に形成することが好ましい。
【００３２】
そして、図１（ｇ）に示すように、エッチストップ層１１等をエッチング等により除去して、デバイス形成面１４を有する半導体基板１５を製造する。
このように、本発明によれば、従来のように最終的に得られるデバイス形成面を平坦化するために、凹凸面を研削、研磨、エッチングしたり、異種材質の酸化膜とシリコン部分、ｐ型とｎ型等を同時に研磨等する必要が無く、さらに、シリコン単結晶基板の平坦度を反映しているため、デバイス形成面の平坦度が非常に高い半導体基板を効率的かつ確実に製造することができる。また、研磨、エッチング等を用いた基板除去の際にはデバイス形成面は露出していないため、研磨等によりデバイス形成面が汚染されることは無い。
【００３３】
以上より、本発明の半導体基板の製造方法によれば、デバイス形成面が高平坦度で、結晶性が良い並列ｐｎ接合構造を有する半導体基板を汚染を防止しながら、生産性良く製造することができる。
【実施例】
【００３４】
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
図１に示す工程で半導体基板を製造した。
まず、ｐ型シリコン単結晶基板１０を準備して（図１（ａ））、その上に厚さ３μｍのｎ型シリコンエピタキシャル層１１を形成し（図１（ｂ））、さらにその上に厚さ４０μｍ、抵抗率２Ωｃｍのｐ型シリコンエピタキシャル層１２を形成した（図１（ｃ））。
【００３５】
次に、マスク酸化膜をｐ型シリコンエピタキシャル層１２上に形成して、フォトリソグラフィー技術とプラズマエッチングによりトレンチ１３を形成した（図１（ｄ））。トレンチ形成後にマスク酸化膜を除去した。
次に、ｎ型シリコンエピタキシャル層１９を形成するとともに、トレンチ内に埋め込みエピタキシャル成長してｎ型半導体領域１７を形成した（図１（ｅ））。
次に、ｎ型シリコンエピタキシャル層１９側に保持基板１８を接着して貼り付け、さらに保護膜１６を形成した後、厚さ２０μｍになるまでシリコン単結晶基板１０を研削し、その後研削面をＫＯＨ溶液中に浸漬させて電気化学的エッチングを行い、シリコン単結晶基板１０を除去した（図１（ｆ））。
【００３６】
最後にｎ型シリコンエピタキシャル層１１と保護膜１６を除去してデバイス形成面１４を有する半導体基板１５を製造した（図１（ｇ））。
図２に、実施例で製造されたデバイス形成用半導体基板の断面ＳＥＭ写真（図２（ａ））とその拡大図（図２（ｂ））、及び選択エッチングを行って結晶欠陥を観察した断面ＳＥＭ写真（図２（ｃ））を示す。
【００３７】
（比較例）
図４に示す工程で半導体基板を製造した。
まず、ｐ型シリコン単結晶基板１０１を準備して、その上にｎ型エピタキシャル層１０２を形成した（図４（ａ））。その後、実施例と同様にマスク酸化膜１０３を形成してトレンチ１０４を形成した（図４（ｂ））。その後ｎ型シリコンをエピタキシャル成長させてトレンチ１０４を埋め込んで、ｎ型半導体領域１０５を形成した（図４（ｃ））。次に、マスク酸化膜１０３が露出するまでｎ型半導体領域１０５の盛り上がりを研磨し（図４（ｄ））、その後マスク酸化膜１０３をＨＦで除去した。
図３に、比較例で製造されたデバイス形成用半導体基板の断面ＳＥＭ写真（図３（ａ））とその拡大図（図３（ｂ））、及び選択エッチングを行って結晶欠陥を観察した断面ＳＥＭ写真（図３（ｃ））を示す。
【００３８】
図２（ａ）、（ｂ）に示すように、実施例で製造された半導体基板は凹凸が無く平坦度が高い。さらには、図２（ｃ）に示すように、選択エッチングにより欠陥はほとんど検出されなかった。
一方、図３（ａ）、（ｂ）に示すように、比較例で製造された半導体基板はマスク酸化膜の厚みの段差ができており、図３（ｃ）に示す選択エッチングを行った後には、エピタキシャル成長時の温度によるマスク酸化膜とシリコンの応力に起因する転位が表面付近に多数発生していた。
【００３９】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【００４０】
１０…シリコン単結晶基板、  １１…エッチストップ層、
１２…第１導電型半導体層、  １３…トレンチ、  １４…デバイス形成面、
１５…半導体基板、  １６…保護膜、  １７…第２導電型半導体領域、
１８…保持基板、  １９…第２導電型半導体領域。
【図１】
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【図２】
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【図３】
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【図４】
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