(57)【要約】【課題】電子通過層にピンホールが発生するのを抑制でき、従来に比べて電子放出特性を向上できる電子源を提供する。【解決手段】下部電極２は、スリット２ｂにより複数の電極１２に分離する。電子通過層６は、各電極１２と基板１１の一表面とに跨って形成する。第２の電子通過部６ｂは、基板１１の厚み方向に沿って形成された多数の第２のグレイン３２ａと、各第２のグレイン３２ａの表面に形成された薄い第１の絶縁膜３５と、互いに隣り合う第２のグレイン３２ａ間に介在する多数のナノメータオーダの微結晶半導体３３と、微結晶半導体３３の表面に形成され微結晶半導体３３の結晶粒径よりも小さな膜厚の第２の絶縁膜３４とを有する。第２の電子通過部６ｂの厚み方向において第２のグレイン３２ａが形成された領域３６と、第１の電子通過部６ａとは、結晶配向性が異なり、第２のグレイン３２ａの方が、第１のグレインに比べて柱状性が高くなっている。【選択図】図１
2011216349.tif 000002
【特許請求の範囲】
【請求項１】
基板と、基板の一表面上に形成された下部電極と、前記下部電極の前記基板側とは反対側で前記下部電極に対向する表面電極と、前記下部電極と前記表面電極との間に形成され電子が通過する電子通過層とを備えた電子源であって、前記電子通過層は、前記基板の厚み方向に沿って形成された多数の第１のグレインの集合体からなる第１の電子通過部と、前記第１の電子通過部上に設けた第２の電子通過部とを有し、前記第２の電子通過部は、少なくとも、前記厚み方向に沿って形成された多数の第２のグレインと、互いに隣り合う前記第２のグレイン間に介在する多数のナノメータオーダの微結晶半導体と、前記微結晶半導体それぞれの表面に形成され前記微結晶半導体の結晶粒径よりも小さな膜厚の絶縁膜とを有するものであり、前記第２の電子通過部の厚み方向において前記第２のグレインが形成された領域と前記第１の電子通過部とは、結晶配向性が異なり、前記第２のグレインの方が、前記第１のグレインに比べて柱状性が高く、前記下部電極が、スリットにより複数個の電極に分離されてなり、前記電子通過層は、前記各電極と前記基板の前記一表面とに跨って形成されてなることを特徴とする電子源。
【請求項２】
前記基板が、ガラス基板であり、前記第２の電子通過部の前記領域は、前記第１の電子通過部よりも、〔（１１１）配向率〕／〔（２２０）配向率〕の値が大きいことを特徴とする請求項１記載の電子源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界放射により電子線を放射するようにした電子源に関するものである。
【背景技術】
【０００２】
従来から、多結晶半導体層（多結晶シリコン層）に陽極酸化処理を施すことにより形成されるナノメータオーダの微結晶半導体（微結晶シリコン）を利用した電子デバイスとして、電子源が提案されている（例えば、特許文献１参照）。
【０００３】
この種の電子源は、下部電極と、下部電極に対向する金属薄膜よりなる表面電極と、下部電極と表面電極との間に介在し下部電極と表面電極との間に表面電極を高電位側として電圧を印加したときに作用する電界により下部電極から表面電極へ向かって電子がドリフトする強電界ドリフト層とを備えている。この電子源は、表面電極と下部電極との間に表面電極を高電位側として電圧を印加することにより、下部電極から注入され強電界ドリフト層をドリフトした電子が表面電極を通して放出される。ここにおいて、電子源は、強電界ドリフト層が多数の微結晶シリコンを含んでおり、表面電極が１０ｎｍ程度の膜厚の金属薄膜（例えば、金薄膜）により構成されている。なお、上述の電子源においては、抵抗率が導体の抵抗率に比較的近い半導体基板の裏面にオーミック電極からなる下部電極を形成したものや、ガラス基板上に導電性層からなる下部電極を形成したものなどがある。
【０００４】
ところで、上述の強電界ドリフト層は、多結晶シリコン層をフッ酸系溶液からなる電解液中で陽極酸化処理することにより多孔質多結晶シリコン層を形成し、多孔質多結晶シリコン層を急速加熱法により酸化することによって形成されている。このため、強電界ドリフト層は、柱状の多結晶シリコンのグレインと、各グレインの表面に形成された薄い第１のシリコン酸化膜と、グレイン間に介在する多数のナノメータオーダの微結晶シリコンと、各微結晶シリコンそれぞれの表面に形成され当該微結晶シリコンの結晶粒径よりも小さな膜厚の第２のシリコン酸化膜とを有している。
【０００５】
上述の電子源では、強電界ドリフト層に印加された電界の大部分が、微結晶シリコンの表面の第２のシリコン酸化膜に集中的にかかり、注入された電子が当該第２のシリコン酸化膜にかかっている強電界により加速されグレイン間を表面に向かってドリフトする。要するに、下部電極と表面電極との間に介在する強電界ドリフト層が、電子が通過する電子通過層を構成している。なお、電子通過層は、強電界ドリフト層のもととなる多結晶シリコン層の一部と、強電界ドリフト層とで構成される場合もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１００３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上述の電子源において良好な電子放出特性を得るためには、第２のシリコン酸化膜により覆われた微結晶シリコンが下部電極側から表面電極側に向って連続的に整列して形成されていることが望ましい。
【０００８】
ここで、特許文献１に開示された電子源では、多結晶シリコン層を陽極酸化処理することにより微結晶シリコンを形成しているので、多結晶シリコン層におけるグレインの内部よりも粒界において優先的に陽極酸化反応が進行する。したがって、微結晶シリコンが多結晶シリコンのグレインの表面に沿って並ぶように形成されるものと考えられる。
【０００９】
そこで、上述の電子源の電子放出特性の向上を図るためには、電子通過層のもとになる多結晶シリコン層の結晶配向性を高めることが考えられる。
【００１０】
しかしながら、本願発明者らは、鋭意研究の結果、多結晶シリコン層の結晶配向性を高めると、陽極酸化処理時に電子通過層にピンホールが発生して、電子通過層が下部電極から剥離しやすくなって陽極酸化処理に対するプロセス耐性が低下する傾向があるとともに、電子源の駆動時に表面電極と下部電極との間の短絡による絶縁破壊が起こりやすく寿命が短くなってしまうという知見を得た。このため、多結晶シリコン層の結晶配向性を高めるだけでは、電子放出特性の向上が難しいという知見を得た。
【００１１】
本発明は上記事由に鑑みて為されたものであり、電子通過層にピンホールが発生するのを抑制でき、従来に比べて電子放出特性を向上できる電子源を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
本発明の電子源は、基板と、基板の一表面上に形成された下部電極と、前記下部電極の前記基板側とは反対側で前記下部電極に対向する表面電極と、前記下部電極と前記表面電極との間に形成され電子が通過する電子通過層とを備えた電子源であって、前記電子通過層は、前記基板の厚み方向に沿って形成された多数の第１のグレインの集合体からなる第１の電子通過部と、前記第１の電子通過部上に設けた第２の電子通過部とを有し、前記第２の電子通過部は、少なくとも、前記厚み方向に沿って形成された多数の第２のグレインと、互いに隣り合う前記第２のグレイン間に介在する多数のナノメータオーダの微結晶半導体と、前記微結晶半導体それぞれの表面に形成され前記微結晶半導体の結晶粒径よりも小さな膜厚の絶縁膜とを有するものであり、前記第２の電子通過部の厚み方向において前記第２のグレインが形成された領域と前記第１の電子通過部とは、結晶配向性が異なり、前記第２のグレインの方が、前記第１のグレインに比べて柱状性が高く、前記下部電極が、スリットにより複数個の電極に分離されてなり、前記電子通過層は、前記各電極と前記基板の前記一表面とに跨って形成されてなることを特徴とする。
【００１３】
この電子源において、前記基板が、ガラス基板であり、前記第２の電子通過部の前記領域は、前記第１の電子通過部よりも、〔（１１１）配向率〕／〔（２２０）配向率〕の値が大きいことが好ましい。
【発明の効果】
【００１４】
本発明の電子源においては、電子通過層にピンホールが発生するのを抑制でき、従来に比べて電子放出特性を向上できる。
【図面の簡単な説明】
【００１５】
【図１】実施形態の電子源を示し、（ａ）は概略断面図、（ｂ）は要部概略構成図である。
【図２】同上の電子源の動作説明図である。
【図３】同上の電子源の製造方法を説明するための主要工程断面図である。
【図４】多結晶シリコン膜の成膜時の圧力を変化させた種々のサンプルの断面ＴＥＭ像図である。
【図５】多結晶シリコン膜の成膜時の圧力を変化させた種々のサンプルのＸ線回折スペクトル図である。
【図６】多結晶シリコン膜の成膜時の圧力と膜応力との関係説明図である。
【図７】膜応力の測定方法の説明図である。
【図８】多結晶シリコン膜の成膜時の圧力と面方位との関係説明図である。
【図９】多結晶シリコン膜の成膜時の圧力と面方位との関係説明図である。
【図１０】多結晶シリコン膜の結晶方位の面内分布の説明図である。
【図１１】多結晶シリコン膜の結晶方位の面内分布の説明図である。
【図１２】実施形態の電子源の他の構成例を示す一部破断した概略斜視図である。
【発明を実施するための形態】
【００１６】
本実施形態の電子源１０は、図１（ａ）に示すように、基板１１と、基板１１の一表面上に形成された下部電極２と、下部電極２の基板１１側とは反対側で下部電極２に対向する表面電極７と、下部電極２と表面電極７との間に形成され電子が通過する電子通過層６とを備えている。表面電極７の厚さは１０ｎｍに設定してあるが、この値は一例であり、特に限定するものではない。なお、下部電極２と電子通過層６と表面電極７とで、電子源素子１０ａを構成している。
【００１７】
基板１１は、絶縁性を有するガラス基板により構成してある。ガラス基板としては、例えば、無アルカリガラス基板や石英ガラス基板などを用いることができる。また、基板１１としては、絶縁性のセラミック基板なども用いることができる。
【００１８】
下部電極２は、Ｔｉ膜とＷ膜との積層膜からなる金属層により構成してある。下部電極２は、この金属層に限らず、例えば、金属材料からなる単層（例えば、Ｃｒ，Ｗ，Ｔｉ，Ｔａ，Ｎｉ，Ａｌ，Ｃｕ，Ａｕ，Ｐｔ，Ｍｏなどの金属あるいは合金あるいはシリサイドなど金属間化合物からなる単層）または多層（例えば、Ｃｒ，Ｗ，Ｔｉ，Ｔａ，Ｎｉ，Ａｌ，Ｃｕ，Ａｕ，Ｐｔ，Ｍｏなどの金属あるいは合金あるいはシリサイドなど金属間化合物からなる多層）の金属層により構成すればよい。なお、下部電極２の厚さは３００ｎｍに設定してあるが、この値は一例であり、特に限定するものではない。
【００１９】
下部電極２は、スリット２ｂにより複数個の電極１２に分離されている。したがって、電極１２と電子通過層６と表面電極７とが重なる部位ごとに１個の電子源素子１０ａが形成されているとみなすこともできる。なお、本実施形態では、電極１２の幅（図１（ａ）における左右方向の幅）を１．８ｍｍ、スリット２ｂの幅（図１（ａ）における左右方向の幅）を１００μｍ、電極１２の長さを１ｃｍ、スリットの長さを１ｃｍに設定してあるが、これらの数値は一例であり、特に限定するものではない。
【００２０】
電子通過層６は、各電極１２と基板１１の上記一表面とに跨って形成されている。要するに、電子通過層６は、下部電極２の各電極１２および基板１１の上記一表面を覆うように形成されている。電子通過層６は、下部電極２および基板１１側に成膜された第１の多結晶半導体膜３１と第１の多結晶シリコン膜３１上に成膜された第２の多結晶半導体膜３２とからなる半導体層３に陽極酸化処理（ナノ結晶化プロセス）を施してから、酸化処理（酸化プロセス）を施すことにより形成されており、第１の多結晶半導体膜３１の少なくとも一部からなる第１の電子通過部６ａと、少なくとも第２の多結晶半導体膜３２を基礎として形成された第２の電子通過部６ｂとを備えている。
【００２１】
ここにおいて、第２の電子通過部６ｂは、第２の多結晶半導体膜３２において電極１２に重なる領域の一部もしくは全部、あるいは、第２の多結晶半導体膜３２と第１の多結晶半導体膜３１における第２の多結晶半導体膜３２側の部分とにおいて電極１２に重なる領域を、陽極酸化処理することにより形成すればよい。いずれにしても、電子通過層６は、第１の電子通過部６ａと、第１の電子通過部６ａ上に設けられた第２の電子通過部６ｂとで構成される。なお、本実施形態では、半導体層３の膜厚を２μｍ、第１の多結晶半導体膜３１の膜厚を１．６μｍ、第２の多結晶半導体膜３２の膜厚を０．４μｍに設定してあるが、これらの数値は一例であり、特に限定するものではない。
【００２２】
第１の多結晶半導体膜３１と第２の多結晶半導体膜３２とは、両方ともノンドープの多結晶シリコン膜により構成されているが、第１の多結晶半導体膜３１と第２の多結晶半導体膜３２とは、互いの結晶配向性が異なるように、成膜条件を異ならせてある。しかして、基板１１の厚み方向において後述の第２のグレイン３２ａ（図１（ｂ）参照）が形成された領域３６と第１の電子通過部６ａとは、結晶配向性が異なる。
【００２３】
第１の電子通過部６ａは、基板１１の厚み方向に沿って形成された多数の第１のグレインの集合体により構成されている。ここで、第１のグレインは、第１の多結晶半導体膜３１のグレイン（結晶粒）により構成されている。
【００２４】
また、第２の電子通過部６ｂは、少なくとも、図１（ｂ）に示すように、基板１１の厚み方向（下部電極２の厚み方向）に沿って形成された多数の第２のグレイン３２ａと、各第２のグレイン３２ａそれぞれの表面に形成された薄い第１の絶縁膜３５と、互いに隣り合う第２のグレイン３２ａ間に介在する多数のナノメータオーダの微結晶半導体３３と、微結晶半導体３３それぞれの表面に形成され微結晶半導体３３の結晶粒径よりも小さな膜厚の第２の絶縁膜３４とを有している。要するに、上述の領域３６は、第２のグレイン３２ａおよび隣り合う第２のグレイン３２ａの粒界付近に存在する多数の微結晶半導体３３が混在している。本実施形態では、微結晶半導体３３が、微結晶シリコンにより構成され、第１の絶縁膜３５および第２の絶縁膜３４が、シリコン酸化膜により構成されている。ここで、第２の電子通過部６ｂにおいて、下部電極２の電極１２に重ならない部分には、上述の微結晶半導体３３や各絶縁膜３４，３５は形成されていない。
【００２５】
第１の電子通過部６ａおよび第２の電子通過部６ｂについては、電子源１０の基本的な製造方法について説明した後で更に説明する。
【００２６】
表面電極７は、Ａｕなどの金属材料からなる金属薄膜により構成してある。表面電極７の金属材料は、Ａｕに限らず、導電率が比較的高く且つ仕事関数が比較的小さく、耐酸化性に優れ化学的に安定な金属材料であればよく、例えば、Ｐｔなどを採用してもよく、また、表面電極７は単層構造に限らず、２層構造としてもよい。
【００２７】
図１（ａ）に示す構成の電子源素子１０ａから電子を放出させるには、例えば、図２に示すように、表面電極７に対向配置されたコレクタ電極９を設け、表面電極７とコレクタ電極９との間を真空とした状態で、表面電極７が下部電極２に対して高電位側となるように表面電極７と下部電極２との間に直流電圧Ｖpsを印加するとともに、コレクタ電極９が表面電極７に対して高電位側となるようにコレクタ電極９と表面電極７との間に直流電圧Ｖｃを印加する。各直流電圧Ｖps，Ｖｃを適宜に設定すれば、下部電極２から注入された電子が電子通過層６をドリフトし表面電極７を通して放出される（図２中の一点鎖線は表面電極７を通して放出された電子ｅ−の流れを示す）。なお、電子通過層６の表面に到達した電子はホットエレクトロンであると考えられ、表面電極７を容易にトンネルし真空中に放出される。つまり、電子通過層６では、下部電極２に対して表面電極７を高電位側としたときに作用する電界により下部電極２から表面電極７へ向かう向きへ電子が加速されてドリフトする量子効果が発現することになる。
【００２８】
電子源素子１０ａでは、表面電極７と下部電極２との間に流れる電流をダイオード電流Ｉpsと呼び、コレクタ電極９と表面電極７との間に流れる電流をエミッション電流（放出電子電流）Ｉeと呼ぶことにすれば（図２参照）、ダイオード電流Ｉpsに対するエミッション電流Ｉｅの比率（＝Ｉe／Ｉps）が大きいほど電子放出効率（＝（Ｉe／Ｉps）×１００〔％〕）が高くなる。ここで、電子源素子１０ａは、表面電極７と下部電極２との間に印加する直流電圧Ｖpsを１０〜２０Ｖ程度の低電圧としても電子を放出させることができ、電子放出特性の真空度依存性が小さくポッピング現象が発生せず安定して電子を放出することができる。
【００２９】
上述の電子源素子１０ａでは、次のようなモデルで電子放出が起こると考えられる。電子源素子１０ａから電子を放出させるには、例えば、表面電極７と下部電極２との間に表面電極７を高電位側として直流電圧Ｖpsを印加するとともに、コレクタ電極９と表面電極７との間にコレクタ電極９を高電位側として直流電圧Ｖｃを印加する。ここで、電子ｅ−は下部電極２から電子通過層６に熱的に励起されて注入される。一方、電子通過層６に直流電圧Ｖpsを印加すると、大部分の電界は第２の絶縁膜３４にかかる。このため、電子通過層６に注入された電子ｅ−は第２の絶縁膜３４にかかっている強電界により加速され、電子通過層６内で第２のグレイン３２ａの間の部分を表面電極７に向かって図１（ｂ）中の矢印の向き（図１（ｂ）における上向き）にドリフトする。ここで、直流電圧Ｖpsが所定値（例えば、表面電極７の電位が仕事関数以上となる電圧）以上であれば、表面電極７に到達した電子ｅ−が表面電極７をトンネルし真空中に放出される。電子通過層６中の各微結晶半導体３３はボーア半径程度の大きさであり、電子ｅ−は微結晶半導体３３で散乱されることなくトンネルする。このため、微結晶半導体３３表面の薄い第２の絶縁膜３４にかかっている強電界で加速された電子ｅ−は、電子通過層６中をほとんど散乱されることなくドリフトし、表面電極７を通して真空中に放出される。また、電子通過層６で発生した熱は第２のグレイン３２ａを通して放熱されるから、電子放出時にポッピング現象が発生せず、安定して電子を放出することができる。なお、電子通過層６の表面に到達した電子はホットエレクトロンであると考えられ、表面電極７を容易にトンネルし真空中に放出される。以上説明した動作原理の電子源素子１０ａは、弾道電子面放出型電子源（Ballistic  electron  Surface-emitting  Device）と呼ばれている。また、この電子源素子１０ａは、表面電極７と下部電極２との間に表面電極７を高電位側として直流電圧Ｖpsを印加するとともに、コレクタ電極９と表面電極７との間にコレクタ電極９を高電位側として直流電圧Ｖｃを印加することにより、下部電極２から電子通過層６へ電子を注入でき、真空中に限らず、大気中でも安定して電子を放出することができる。
【００３０】
以下、電子源１０の製造方法について図３を参照しながら説明する。
【００３１】
まず、基板１１の上記一表面側に下部電極２を形成することによって、図３（ａ）に示す構造を得て、その後、基板１１の上記一表面側に第１の多結晶半導体膜３１と第２の多結晶半導体膜３２との積層膜からなる所定膜厚（例えば、２μｍ）の半導体層３を形成することにより、図３（ｂ）に示す構造を得る。ここで、下部電極２の形成にあたっては、例えば、基板１１の上記一表面側の全面に下部電極２の基礎となる金属層を、スパッタ法や蒸着法などにより成膜し、その後、フォトリソグラフィ技術およびエッチング技術を利用して金属層をパターニングすることにより、下部電極２を形成すればよい。また、リフトオフ法とスパッタ法とを利用して下部電極２を形成するようにしてもよい。また、第１の多結晶半導体膜３１および第２の多結晶半導体膜３２の成膜方法としては、プラズマＣＶＤ法を採用している。この第１の多結晶半導体膜３１および第２の多結晶半導体膜３２の成膜方法については後述する。
【００３２】
半導体層３を形成した後、上述の陽極酸化処理（ナノ結晶化プロセス）を行うことで、少なくも、第２の多結晶半導体膜３２の第２のグレイン３２ａと微結晶半導体３３とが混在する第１の複合部４を形成することによって、図３（ｃ）に示す構造を得る。ここにおいて、陽極酸化処理では、所定の電解液の入った処理槽を利用し、白金電極（図示せず）と下部電極２との間に電圧を印加して、第１の所定の電流密度の定電流を第１の所定時間だけ流すことによって、第１の複合部４を形成する。ここで、第１の複合部４は、電極１２に重なる部分には、微結晶半導体３３が形成されているが、電極１２に重ならない部分には、微結晶半導体３３が形成されず半導体層３の構造がそのまま残存している。半導体層３のうち第１の複合部４が形成された部分を除いた部分が第１の電子通過部６ａとなる（つまり、半導体層３の厚み方向において基板１１側の部分が第１の電子通過部６ａとなり、基板１１側とは反対側の部分が第１の複合部４となる）。上述の陽極酸化処理においては、半導体層３の半導体材料がシリコンなので、電解液として、５５ｗｔ％のフッ化水素水溶液とエタノールとを略１：１で混合した混合液からなるフッ酸系溶液を用いている。フッ化水素水溶液の濃度やエタノールとの混合比は特に限定するものではない。また、フッ化水素水溶液と混合する液体も、エタノールに限らず、メタノール、プロパノール、イソプロパノール（ＩＰＡ）などのアルコールなど、陽極酸化反応で発生した気泡を除去できる液体であれば、特に限定するものではない。なお、陽極酸化反応は、隣り合う第２のグレイン３２ａの粒界付近で優先的に反応が進むので、多数の微結晶半導体３３が第２の多結晶半導体膜３２の厚み方向に連なって形成される。また、電解液は、半導体層３の半導体材料に応じて適宜の混合液を用いればよい。
【００３３】
また、陽極酸化処理においては、第１の所定の電流密度を１２ｍＡ／ｃｍ２、第１の所定時間（陽極酸化時間）を６秒あるいは１２秒に設定してあるが、これらの数値は一例であり、特に限定するものではない。また、本実施形態では、第２の多結晶半導体膜３２および第１の多結晶半導体膜３１それぞれをノンドープの多結晶シリコン膜により構成しているので、陽極酸化処理時に、半導体層３に光源から光照射を行いながら電流を流すようにしているが、ｐ形の多結晶シリコン膜により構成する場合には、光照射の必要はない。
【００３４】
上述の陽極酸化処理が終了した後に、上述の酸化処理（酸化プロセス）を行うことで図１（ｂ）のような領域３６を有する第２の電子通過部６ｂを形成することによって、図３（ｄ）に示す構造を得る。酸化処理では、例えば、エチレングリコールからなる有機溶媒中に０．０４ｍｏｌ／Ｌの硝酸カリウムからなる溶質を溶かした溶液よりなる電解質溶液の入った酸化処理槽を利用し、白金電極（図示せず）と下部電極２との間に所定の電圧を印加して第２の所定の電流密度の定電流を流し、白金電極と下部電極２との間の電圧が規定電圧だけ上昇するまで第１の複合部４を電気化学的に酸化することによって、グレイン３２ａ、微結晶半導体３３、第１の絶縁膜３５、および第２の絶縁膜３４を少なくとも含む第２の複合部からなる第２の電子通過部６ｂを形成している。これにより、第１の電子通過部６ａと第２の電子通過部６ｂとからなる電子通過層６が形成されることになる。ただし、第２の電子通過部６ｂは、電極１２に重なる部分に、グレイン３２ａ、微結晶半導体３３、第１の絶縁膜３５、および第２の絶縁膜３４が形成されているが、電極１２に重ならない部分には、微結晶半導体３３、各絶縁膜３４，３５が形成されず半導体層３の構造が残存している。本実施形態では、第２の所定の電流密度を０．１ｍＡ／ｃｍ２とし、規定電圧を２０Ｖとしているが、これらの数値は一例であり、特に限定するものではない。なお、酸化処理は、電気化学的な酸化方法に限らず、例えば、急速熱酸化法、プラズマ酸化法、オゾンによる酸化方法などを採用してもよい。
【００３５】
電子通過層６を形成した後、電子通過層６上に表面電極７を蒸着法やスパッタ法などにより形成することによって、図３（ｅ）に示す構造の電子源１０を得る。
【００３６】
以下、第１の多結晶半導体膜３１および第２の多結晶半導体膜３２の成膜方法について説明する。
【００３７】
本願発明者らは、第１の多結晶半導体膜３１および第２の多結晶半導体膜３２それぞれの結晶配向性を制御するための多結晶半導体膜の成膜時のプロセスパラメータ（成膜条件）として、プラズマＣＶＤ法による成膜時の圧力に着目した。そして、成膜時の圧力以外のプロセスパラメータを一定として、多結晶半導体膜である多結晶シリコン膜の成膜時の圧力を種々変化させて、多結晶シリコン膜について、Ｘ線回折（x-ray diffraction：ＸＲＤ）測定、電子後方散乱回折（electronback scattering diffraction：ＥＢＳＤ）測定、透過型電子顕微鏡（transmissionelectron microscope：ＴＥＭ）による断面観察、光学顕微鏡による表面観察、応力（膜応力）の測定などによる評価を行った。
【００３８】
ここにおいて、多結晶シリコン膜を成膜するためのプラズマＣＶＤ装置としては、チャンバのプラズマ生成室の内部にアンテナを備えた低インダクタンス誘導結合プラズマ型のプラズマＣＶＤ装置を用いた。そして、成膜時の圧力以外のプロセスパラメータに関しては、ＳｉＨ４ガスの流量を標準状態で０．００２５Ｌ／ｍｉｎ（２．５ｓｃｃｍ）、Ｈ２ガスの流量を標準状態で０．０３０Ｌ／ｍｉｎ（３０ｓｃｃｍ）、ＲＦ電力を１．７ｋＷ、基板温度を４２０℃とし、成膜時の圧力については、０．８Ｐａ〜２．４Ｐａの範囲で種々変化させた。なお、ＲＦ電力が１．７ｋＷという点に関しては、プラズマ生成室の容積で規格化すると、０．０８９Ｗ／ｃｍ３となる。また、基板１１として用いるガラス基板としては、無アルカリガラスの一種であるコーニング１７３７ガラス（コーニング社製）、あるいは、石英ガラスを用いた。また、基板１１の厚さは、０．７ｍｍとした。また、多結晶シリコン膜の下地となる下部電極２としては、厚さが５０ｎｍのＴｉ膜と厚さが２５０ｎｍのＷ膜との積層膜を用い、スリット２ｂを設けていない構造（つまり、複数の電極１２に分離されていない構造）を採用した。
【００３９】
ここで、ＸＲＤ測定はθ−２θ法により行っている。このＸＲＤ測定の結果、プラズマＣＶＤ法による多結晶シリコン膜の成膜時の圧力を高くするにつれて、（２２０）配向の回折線強度が高くなるのに対して、（１１１）配向の回折線強度がほとんど変わらないという知見を得た。
【００４０】
ガラス基板としてコーニング１７３７ガラス（＃１７３７）を用い、成膜時の圧力を１．８Ｐａとした場合のサンプルについて、図４（ａ）に、２θの２８．４°付近に現われた（１１１）方向の回折線のＸＲＤスペクトルを示し、図４（ｂ）に、２θの４７．４°付近に現われた（２２０）方向の回折線のＸＲＤスペクトルを示す。ここで、図４（ａ），（ｂ）は、横軸が２θ（°）、縦軸が回折線強度Ｉ（ｃｐｓ）である。なお、他のサンプルについても、（１１１）方向の回折線、（２２０）方向の回折線が現われた。
【００４１】
図５は、成膜時の圧力と面方位との関係説明図であって、横軸が圧力（Ｐａ）、縦軸が回折線強度（ｃｐｓ）である。ここで、図５に関して、Ａ１（黒色の四角）は、基板１１が＃１７３７の場合の各サンプルの（１１１）方向の回折線強度であり、Ａ２（白色の四角）は、基板１１が＃１７３７の場合の（２２０）方向の回折線強度である。また、Ａ３（黒色の三角）は、基板１１が石英ガラスの場合の（１１１）方向の回折線強度であり、Ａ４（白色の三角）は、基板１１が石英の場合の（２２０）方向の回折線強度である。
【００４２】
図５から、基板１１が＃１７３７、石英ガラスいずれの場合も、多結晶シリコン膜の成膜時の圧力が高くなるにつれて、（２２０）配向の回折線強度が高くなるのに対して、（１１１）配向の回折線強度がほとんど変わらないことが分かる。また、（１１１）配向の回折線強度、（２２０）方向の回折線強度とも、基板１１の違いによる大きな差はないことも分かる。
【００４３】
また、図６も成膜時の圧力と面方位との関係説明図であるが、縦軸が図５とは相違する。図６における縦軸は、（１１１）方向の回折線強度（ｃｐｓ）をＩ（１１１）とし、（２２０）方向の回折線強度（ｃｐｓ）をＩ（２２２）としたときの〔Ｉ（１１１）〕／〔Ｉ（２２０）〕の値である。ここで、図６に関して、Ａ１（黒色の菱形）は、基板１１が＃１７３７の場合の各サンプルの〔Ｉ（１１１）〕／〔Ｉ（２２０）〕の値であり、Ａ３（黒色の四角）は、基板１１が石英ガラスの場合の各サンプルの〔Ｉ（１１１）〕／〔Ｉ（２２０）〕の値である。
【００４４】
図６から、多結晶シリコン膜の成膜時の圧力が高くなるにつれて、〔Ｉ（１１１）〕／〔Ｉ（２２０）〕の値が小さくなることが分かる。これら図５および図６の結果から、成膜時の圧力が高くなるにつれて、（２２０）配向率が増加しているものと推測される。
【００４５】
また、図７は、ＥＢＳＤ測定の結果の一例を示したものであり、成膜時の圧力を１．８Ｐａとして、多結晶シリコン膜を成膜した場合について、多結晶シリコン膜の膜厚ごとの多結晶シリコン膜の結晶配向マップ（結晶方位面内分布図）を示している。ここで、３つの結晶配向マップのうち左端のものは、膜厚が６１９ｎｍのとき、真ん中のものは、膜厚が１３７８ｎｍのとき、右端のものは、膜厚が１９２４ｎｍのときの測定結果であり、３つの結晶配向マップそれぞれの右横に示した模式図のように、膜厚が大きくなるにつれて、（１１１）配向のグレインのサイズは略一定なのに対して、（２２０）配向のグレインのサイズは大きくなっている。なお、ＥＢＳＤ測定に用いたＥＢＳＤ測定装置による粒径の検出限界は２０ｎｍである。
【００４６】
これに対して、図８には、成膜時の圧力を１．８Ｐａ、膜厚を２μｍとして成膜した多結晶シリコン膜と、成膜時の圧力を１．３Ｐａ、膜厚を２μｍとして成膜した多結晶シリコン膜とのそれぞれについてＥＢＳＤ測定の結果として、結晶配向マップおよび結晶粒径のヒストグラムを図示してある。この図８から、成膜時の圧力を１．３Ｐａとしたほうが、１．８Ｐａとした場合に比べて、（２２０）配向の結晶粒のサイズが小さく、結晶粒径のばらつきが小さいことが分かる。
【００４７】
また、図９（ａ），（ｂ）に、成膜時の圧力を１．８Ｐａ、膜厚を２μｍとして成膜した多結晶シリコン膜と、成膜時の圧力を１．３Ｐａ、膜厚を１．６μｍとして成膜した多結晶シリコン膜とのそれぞれについて、ＴＥＭにより観測した断面ＴＥＭ像図を示す。
【００４８】
上述の図５〜図９の結果から、多結晶シリコン膜の成膜時の圧力を高くするにつれて（２２０）配向の結晶粒が楔状に成長して、その周辺の結晶構造も乱しているものと推測され、成膜時の圧力を低くすることにより、多結晶シリコン膜のグレインの柱状性が高くなるものと推測される。柱状性が高いとは、基板１１の厚み方向（言い換えれば、下地の法線方向）において結晶粒（グレイン）のサイズの変化が少ないことを意味している。
【００４９】
しかしながら、上述の半導体層３として単層の多結晶シリコン膜を採用するようにし、成膜時の圧力を０．８Ｐａまで低くして、膜厚を２μｍとした場合について、陽極酸化処理および酸化処理を行った後に光学顕微鏡による観察を行ったところ、電子通過層にピンホールが発生しているという知見を得た。また、この電子通過層上に表面電極７を形成した電子源１０は、正常に動作しない短絡不良品となってしまうという知見を得た。また、本願発明者らは、多結晶シリコン膜の成膜時の圧力を低くするにつれて、電子通過層が下部電極２から剥れやすくなるという知見を得た。また、本願発明者らは、多結晶シリコン膜の圧力を高くするにつれて電子通過層のピンホールに起因した短絡不良が起こりにくくなるという知見を得た。また、本願発明者らは、基板１１の上記一表面上に形成する下部電極２にスリット２ｂを設けることにより、電子通過層６のピンホールの発生を抑制できるという知見を得た。なお、光学顕微鏡による観察では、電子通過層６にピンホールは見当たらなかった。
【００５０】
また、基板１１を＃１７３７、下部電極２をＴｉ膜とＷ膜との積層膜とし、多結晶シリコン膜の成膜時のＲＦ電力を１．７ｋＷ、基板温度を４２０℃、膜厚を２μｍとして、成膜時の圧力を種々変化させた各サンプルについて、室温下において多結晶シリコン膜の応力（膜応力）を測定した。この測定にあたっては、Ｚｙｇｏ社製の３次元形状測定装置を用いた。ここで、図１０に示すように、基板１１と下部電極２と多結晶シリコン膜とで構成される構造体２０について、水平方向のスパンを４ｍｍとして、垂直方向の変位量であるδ〔ｍｍ〕を３次元形状測定装置により計測し、この変位量δから応力を求めた。応力を求めるにあたっては、基板１１のヤング率をＥ〔Ｐａ〕、基板１１の厚さをｔ１〔ｍｍ〕、基板１１のポアソン比をγ、多結晶シリコン膜の膜厚をｔ２〔ｍｍ〕、水平方向のスパンをｘ〔ｍｍ〕とし、下部電極２が多結晶シリコン膜の応力に与える影響を無視できると仮定して、下記（１）式で求めた。
応力〔Ｐａ〕＝Ｅ×ｔ１２×δ／３／（１−γ）／ｘ２／ｔ２      ・・・（１）式
図１１に、多結晶シリコン膜の成膜時の圧力と成膜後の多結晶シリコン膜の応力である膜応力との関係を示す。図１１は、横軸が成膜時の圧力、縦軸が膜応力であり、縦軸の数値に「−」が付いているのは、圧縮応力の値であることを意味している。図１１から、成膜時の圧力が低くなるにつれて、応力（圧縮応力）が大きくなっていることが確認された。したがって、多結晶シリコン膜の成膜時の圧力を低くするにつれて、多結晶シリコン膜の下部電極２への密着性が低下し、多結晶シリコン膜が下部電極２から剥れやすくなるものと推測される。
【００５１】
そこで、本実施形態では、電子源１０の製造時に形成する半導体層３を、第１の多結晶半導体膜３１と第２の多結晶半導体膜３２との積層膜により構成するようにし、且つ、第１の多結晶半導体膜３１と第２の多結晶半導体膜３２との結晶配向性が異なり、第２の多結晶シリコン膜３２の結晶粒（グレイン）である第２のグレイン３２ａの方が、第１の多結晶半導体膜３１の結晶粒（グレイン）である第１のグレインに比べて柱状性が高くなるようにしてある。具体的には、第１の多結晶半導体膜３１および第２の多結晶半導体膜３２それぞれの成膜時のプロセスパラメータに関して、圧力以外の条件は同じにして、第１の多結晶半導体膜３１の成膜時の圧力である第１の圧力と、第２の多結晶半導体膜３２の成膜時の圧力である第２の圧力とを異ならせ、第２の圧力を第１の圧力よりも低くしてある。一例として、第１の多結晶半導体膜３１を膜厚が１．６μｍのノンドープの多結晶シリコン膜、第２の多結晶半導体膜３２を膜厚が０．４μｍのノンドープの多結晶シリコン膜とし、成膜時の圧力以外のプロセスパラメータについて、ＳｉＨ４ガスの流量を２．５ｓｃｃｍ、Ｈ２ガスの流量を標準状態で３０ｓｃｃｍ、ＲＦ電力を１．７ｋＷ、基板温度を４２０℃とし、第１の圧力を１．３Ｐａ、第２の圧力を１．０Ｐａとしてあるが、これらの値は特に限定するものではない。
【００５２】
また、この一例の成膜条件で第１の多結晶半導体膜３１と第２の多結晶半導体膜３２の積層膜からなる半導体層３を形成した後の陽極酸化処理に関して、下部電極２にスリット２ｂを設けず陽極酸化時間を６秒として製造した参考例の電子源１０、下部電極２にスリット２ｂを設けて陽極酸化時間を１２秒として製造した実施例の電子源１０それぞれについて電子源１０の電子放出特性を測定した。その結果、参考例の電子源１０の電子放出効率が１．４％であるのに対し、実施例の電子源１０の電子放出効率は２０．１％であり、実施例では、電子放出効率が大幅に向上していることが分かった。ここで、実施例および参考例に関して、第２の電子通過部６ｂの厚みは、それぞれ、２５０ｎｍ〜３００ｎｍ、５００ｎｍ〜６００ｎｍ程度である。陽極酸化反応は、第１の多結晶半導体膜３１の隣り合う第２のグレイン３２ａの粒界付近で優先的に反応が進むので、第２の電子通過部６ｂの厚み方向において第２のグレイン３２ａが形成された領域３６と、第１の電子通過部６ａとは、結晶配向性が異なり、第２のグレイン３２ａの方が、第１のグレインに比べて柱状性が高くなっているものと考えられる。また、第１の電子通過部６ａのほうが第２の電子通過部６ｂの領域３６よりも膜応力が低くなるものと考えられる。図９（ｃ）に、実施例の電子源１０と同じ成膜条件で成膜した半導体層３の断面ＴＥＭ像図を示す。
【００５３】
また、半導体層３を単層の多結晶シリコン膜として成膜時の圧力を１．０Ｐａ、膜厚を２μｍとし、陽極酸化時間を６秒とした比較例１の電子源、陽極酸化時間を１２秒とした比較例２の電子源それぞれの電子放出特性を測定したところで、短絡不良品であることが確認された。また、半導体層３を単層の多結晶シリコン膜として成膜時の圧力を１．３Ｐａ、膜厚を２μｍとし、陽極酸化時間を６秒とした比較例３の電子源、陽極酸化時間を１２秒とした比較例４の電子源それぞれの電子放出特性を測定したところ、比較例３の電子源の電子放出効率は１．２％であり、比較例４は短絡不良品であることが確認された。
【００５４】
要するに、実施例および参考例では、比較例１〜４に比べて、電子放出効率が向上し、実施例では、参考例に比べて、電子放出効率が大幅に向上していることが確認された。
【００５５】
以上説明した本実施形態の電子源１０は、第２の電子通過部６ｂの厚み方向において第２のグレイン３２ａが形成された領域３６と、第１の電子通過部６ａとは、結晶配向性が異なり、第２のグレイン３２ａの方が、第１のグレインに比べて柱状性が高くなっているので、従来に比べて電子放出特性を向上できる。しかも、下部電極２にスリット２ｂを設けてあることにより、電子通過層６にピンホールが発生するのを抑制でき、従来に比べて、陽極酸化処理に対するプロセス耐性が向上し、電子通過層６と下部電極２との密着性を確保しつつ、電子放出特性のより一層の向上を図れる。
【００５６】
また、本実施形態の電子源１０において、各多結晶半導体膜３１，３２が多結晶シリコン膜の場合には、第２の電子通過部６ｂの領域３６が、第１の電子通過部６ａよりも、〔（１１１）配向率〕／〔（２２０）配向率〕の値が大きくなるように第１の多結晶半導体膜３１および第２の多結晶半導体膜３２それぞれのプロセスパラメータを設定することにより、第２のグレイン３２ａの方が、第１のグレインに比べて柱状性が高くなり、従来に比べて電子放出特性を向上できる。
【００５７】
また、本実施形態の電子源１０において、第１の電子通過部６ａのほうが第２の電子通過部６ｂの領域３６よりも膜応力が低いので、電子通過層６と下部電極２との密着性を向上できる。
【００５８】
ところで、本実施形態では、第２の電子通過部６ｂにおける各絶縁膜３４，３５がシリコン酸化膜により構成されているが、シリコン酸化膜の代わりにシリコン窒化膜やシリコン酸窒化膜により構成されるようにしてもよく、この場合には、上述の酸化処理（酸化プロセス）の代わりに、窒化処理（窒化プロセス）や酸窒化処理（酸窒化プロセス）を採用すればよい。
【００５９】
また、電子源１０の構造は図１の構造に限らず、例えば、図１２に示すように、表面電極７を下部電極２の電極１２に直交するストライプ状に形成して、電極１２と電子通過層６と電極１２との重なる領域ごとに電子源素子１０ａを有する構造としてもよい。この図１２の構造は、複数の表面電極７の群と複数の電極１２の群とからなるマトリクス（格子）の格子点に、電極１２と電子通過層６と表面電極７とからなる電子源素子１０ａを配置したことに相当する。したがって、電圧を印加する表面電極７と電極１２との組を選択することによって、所望の電子源素子１０ａから電子を放出させることが可能となる。なお、各電極１２の長手方向の両端部上には、パッド２８が形成され、各表面電極１７の長手方向の両端部上には、パッド２７が形成されている。また、電子通過層６の第２の電子通過部６ｂのうち電極１２と表面電極７との両方に重なる部分が、強電界により電子が加速されてドリフトする強電界ドリフト層を構成し、電子通過層６のうち電極１２と表面電極７との両方に重なる部分以外の部分が、隣り合う電子源素子１０ａ間でのクロストークの発生を抑制する分離層を構成している。
【００６０】
また、表面電極７を電子源素子１０ａに対応する部位のみに形成して電極１２に直交する方向に並んだ表面電極７を低抵抗のバス電極により電気的に接続した構成としてもよい。
【符号の説明】
【００６１】
２  下部電極
２ｂ  スリット
６  電子通過層
６ａ  第１の電子通過部
６ｂ  第２の電子通過部
７  表面電極
１０  電子源
１１  基板
３２ａ  第２のグレイン
３３  微結晶半導体
３４  第２の絶縁膜
３５  第１の絶縁膜
３６  領域
【図１】
2011216349.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１０】
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【図１１】
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【図１２】
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【図７】
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【図８】
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【図９】
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