(57)【要約】      （修正有）【課題】可変抵抗素子の抵抗値ばらつきに起因する誤動作を抑制する抵抗変化メモリを提供する。【解決手段】抵抗変化メモリは、第１の電極１４、抵抗変化膜１５、及び第２の電極１６が積層された積層構造からなり、かつ記憶データに基づいて低抵抗状態又は高抵抗状態を取り得る可変抵抗素子１７と、可変抵抗素子１７の側面に設けられた絶縁膜１９と、絶縁膜１９の側面に設けられた導電膜からなり、かつ可変抵抗素子１７に並列接続された固定抵抗素子２０とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の電極、抵抗変化膜、及び第２の電極が積層された積層構造からなり、かつ記憶データに基づいて低抵抗状態又は高抵抗状態を取り得る可変抵抗素子と、
前記可変抵抗素子の側面に設けられた絶縁膜と、
前記絶縁膜の側面に設けられた導電膜からなり、かつ前記可変抵抗素子に並列接続された固定抵抗素子と、
を具備することを特徴とする抵抗変化メモリ。
【請求項２】
第１の電極、抵抗変化膜、及び第２の電極が積層された積層構造からなり、かつ記憶データに基づいて異なる抵抗状態を有する可変抵抗素子と、
前記可変抵抗素子の側面に設けられた導電膜からなり、かつ前記可変抵抗素子に並列接続された固定抵抗素子と、
を具備することを特徴とする抵抗変化メモリ。
【請求項３】
前記固定抵抗素子の抵抗値は、前記可変抵抗素子の高抵抗状態の抵抗値よりも小さく、かつ前記可変抵抗素子の低抵抗状態の抵抗値よりも大きく設定されることを特徴とする請求項１又は２に記載の抵抗変化メモリ。
【請求項４】
前記固定抵抗素子の抵抗値Ｒpは、前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させる電圧Ｖset、前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させる時に流す電流の上限Ｉcompとすると、
Ｒp＜Ｖset／Ｉcomp
を満たすことを特徴とする請求項１乃至３のいずれかに記載の抵抗変化メモリ。
【請求項５】
前記可変抵抗素子の一端に接続された選択素子と、
前記可変抵抗素子の他端に接続された第１の配線と、
前記選択素子に接続された第２の配線と、
をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の抵抗変化メモリ。
【請求項６】
前記可変抵抗素子、前記固定抵抗素子、及び前記選択素子からメモリセルが構成され、
複数の第１の配線と複数の第２の配線との交差領域の各々には、前記メモリセルが配置されることを特徴とする請求項５に記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化メモリに係り、例えば記憶素子として可変抵抗素子を備えた抵抗変化メモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリは、ＰＣ（パーソナルコンピュータ）、携帯電話、デジタルカメラ、ＰＤＡ（Personal Digital Assistant）などの電子機器の記憶装置として幅広く利用されている。この不揮発性半導体メモリとして、可変抵抗素子をメモリセルに用いたＰＣＲＡＭ（Phase-Change Random Access Memory）、ＲｅＲＡＭ（Resistive RAM）、或いはＭＲＡＭ（Magnetic RAM）などが開発されている。
【０００３】
ＲｅＲＡＭでは、電圧または電流を印加することで変化する可変抵抗素子の抵抗値をメモリ情報として利用する。２値動作をさせる場合、例えば、低抵抗状態を“１”、高抵抗状態を“０”に対応付ける。高抵抗状態から低抵抗状態へと変化させることをセット、逆をリセットと呼ぶ。
【０００４】
例えば金属酸化膜を抵抗変化膜として用いた場合、一般的に、抵抗変化膜をセットするのに必要な電圧（セット電圧）は、リセットするのに必要な電圧（リセット電圧）より高い。可変抵抗素子を用いてメモリセルアレイを形成した場合、抵抗変化膜には配線や選択素子が接続されているため、リセット時に抵抗変化膜の抵抗が一気に高くなると、それまで配線や選択素子に印加されていた電圧も大部分が抵抗変化膜に印加されるようになる。もしこのリセット直後に抵抗変化膜に印加される電圧がセット電圧より高い場合には、再び低抵抗状態へと遷移してしまい誤動作となる。
【０００５】
一般的に、抵抗変化膜のセット電圧、リセット電圧、低抵抗状態の抵抗値、及び高抵抗状態の抵抗値などは、素子間でばらつきを持ち、または１つの素子でもスイッチする毎にばらつきを持つ。例えば、高抵抗状態の抵抗値がばらつくとリセット直後に抵抗変化膜に印加される電圧がばらつくため、誤動作が発生する可能性が高くなる。
【０００６】
この種の関連技術としては、抵抗変化メモリの書き込み方式が開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開ＷＯ  ２００９／０３４６８７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、可変抵抗素子の抵抗値ばらつきに起因する誤動作を抑制することが可能な抵抗変化メモリを提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る抵抗変化メモリは、第１の電極、抵抗変化膜、及び第２の電極が積層された積層構造からなり、かつ記憶データに基づいて低抵抗状態又は高抵抗状態を取り得る可変抵抗素子と、前記可変抵抗素子の側面に設けられた絶縁膜と、前記絶縁膜の側面に設けられた導電膜からなり、かつ前記可変抵抗素子に並列接続された固定抵抗素子とを具備する。
【００１０】
本発明の一態様に係る抵抗変化メモリは、第１の電極、抵抗変化膜、及び第２の電極が積層された積層構造からなり、かつ記憶データに基づいて異なる抵抗状態を有する可変抵抗素子と、前記可変抵抗素子の側面に設けられた導電膜からなり、かつ前記可変抵抗素子に並列接続された固定抵抗素子とを具備する。
【発明の効果】
【００１１】
本発明によれば、可変抵抗素子の抵抗値ばらつきに起因する誤動作を抑制することが可能な抵抗変化メモリを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る抵抗変化メモリの構成を示す平面図。
【図２】図１に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図。
【図３】１個のメモリセルＭＣの回路図。
【図４】可変抵抗素子１７及び固定抵抗素子２０のＩＶカーブを示すグラフ。
【図５】セット電圧Ｖsetの分布を説明するグラフ。
【図６】第１の実施形態に係る抵抗変化メモリの製造工程を示す断面図。
【図７】図６に続く抵抗変化メモリの製造工程を示す断面図。
【図８】図７に続く抵抗変化メモリの製造工程を示す断面図。
【図９】図８に続く抵抗変化メモリの製造工程を示す断面図。
【図１０】図９に続く抵抗変化メモリの製造工程を示す断面図。
【図１１】第２の実施形態に係る抵抗変化メモリの構成を示す平面図。
【図１２】図１１に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図。
【図１３】第３の実施形態に係る抵抗変化メモリの構成を示す平面図。
【図１４】図１３に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図。
【図１５】図１３に示したＢ−Ｂ´線に沿った抵抗変化メモリの断面図。
【図１６】第３の実施形態に係る抵抗変化メモリの製造工程を示す平面図。
【図１７】図１６に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図。
【図１８】図１７に続く抵抗変化メモリの製造工程を示す断面図。
【図１９】図１８に続く抵抗変化メモリの製造工程を示す断面図。
【図２０】図１９に続く抵抗変化メモリの製造工程を示す断面図。
【図２１】図２０に続く抵抗変化メモリの製造工程を示す断面図。
【図２２】図２１に続く抵抗変化メモリの製造工程を示す平面図。
【図２３】図２２に示したＢ−Ｂ´線に沿った抵抗変化メモリの断面図。
【図２４】図２３に続く抵抗変化メモリの製造工程を示す断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る抵抗変化メモリの構成を示す平面図である。図２は、図１に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図である。本実施形態の抵抗変化メモリは、可変抵抗素子をメモリセルに利用した半導体記憶装置である。
【００１５】
例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えばシリコン酸化物（ＳｉＯ２）からなる層間絶縁層１１が設けられている。層間絶縁層１１内には、Ｘ方向にそれぞれが延在するように、複数の下部配線層が設けられている。下部配線層は、ワード線ＷＬに対応する。図１には、簡略化のために、３本のワード線ＷＬ１〜ＷＬ３を示している。
【００１６】
ワード線ＷＬの上方には、Ｘ方向と交差するＹ方向にそれぞれが延在するように、複数の上部配線層が設けられている。上部配線層は、ビット線ＢＬに対応する。図１には、簡略化のために、３本のビット線ＢＬ１〜ＢＬ３を示している。
【００１７】
複数のワード線ＷＬと複数のビット線ＢＬとの交差領域にはそれぞれ、複数のメモリセルＭＣが設けられている。すなわち、本実施形態の抵抗変化メモリは、クロスポイント型である。
【００１８】
メモリセルＭＣの平面形状は、特に制限されない。本実施形態では、メモリセルＭＣの平面形状は、例えば、円である。メモリセルＭＣは、ワード線ＷＬ上にピラー状に形成されており、記憶素子としての可変抵抗素子１７と、この可変抵抗素子１７に並列接続された固定抵抗素子２０と、これら並列抵抗成分に直列に接続された選択素子としてのダイオード１３とから構成されている。
【００１９】
具体的には、ワード線ＷＬ上には、ワード線ＷＬの金属がダイオード１３のシリコン（Ｓｉ）と反応するのを防ぐために、バリア膜１２が設けられている。ワード線ＷＬとしては、例えば、タングステン（Ｗ）、又はアルミニウム（Ａｌ）が挙げられる。バリア膜１２としては、例えば、窒化チタン（ＴｉＮ）や、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜が挙げられる。バリア膜１２上には、ダイオード１３が設けられている。ダイオード１３としては、Ｎ型半導体層、Ｐ型半導体層、及びこれらに挟まれた真性（intrinsic）半導体層（Ｉ層）からなるＰＩＮダイオードが用いられる。
【００２０】
ダイオード１３上には、可変抵抗素子１７が設けられている。可変抵抗素子１７は、下部電極１４、抵抗変化膜１５、上部電極１６が積層されて構成されている。下部電極１４の径（又は面積）は、ダイオード１３のそれと同じである。抵抗変化膜１５及び上部電極１６の径（又は面積）はそれぞれ、下部電極１４のそれより小さい。
【００２１】
抵抗変化膜１５は、電圧が印加又は電流が供給されることにより、少なくとも２値の抵抗値を、室温にて双安定状態として取り得る。この２つの安定な抵抗値を書き込み及び読み出すことにより、少なくとも２値のメモリ動作を実現できる。２値のメモリ動作をさせる場合、例えば、抵抗変化膜１５の低抵抗状態を“１”、高抵抗状態を“０”に対応付ける。高抵抗状態から低抵抗状態へと変化させることをセット、逆をリセットと呼ぶ。抵抗変化膜１５としては、例えば、ＮｉＯｘ、ＣｏＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｅＯｘ、ＨｆＯｘ、ＺｒＯｘ、ＭｎＯｘ、ＣｒＯｘ、ＦｅＯｘ、又はＣｕＯｘが挙げられる。
【００２２】
下部電極１４としては、例えば、チタンシリサイドと窒化チタン（ＴｉＮ）との積層膜が用いられる。すなわち、窒化チタン（ＴｉＮ）とシリコン（Ｓｉ）との間にチタン（Ｔｉ）を挟み、このチタン（Ｔｉ）をシリサイド化することで、ダイオード１３と窒化チタン（ＴｉＮ）との界面に、チタンシリサイドを形成する。ダイオード１３と窒化チタン（ＴｉＮ）との界面にチタンシリサイドを設けることで、界面抵抗を下げることができる。上部電極１６としては、例えば、窒化チタン（ＴｉＮ）が用いられる。
【００２３】
可変抵抗素子１７上には、可変抵抗素子１７を保護し、かつＣＭＰ（chemical mechanical polishing）工程時のストッパーとして機能する導電性のストッパー層１８が設けられている。ストッパー層１８としては、例えば、タングステン（Ｗ）が挙げられる。
【００２４】
可変抵抗素子１７の周囲には、この可変抵抗素子１７に並列に接続される固定抵抗素子２０が設けられている。具体的には、可変抵抗素子１７及びストッパー層１８の周囲には、これらの側面に接するように絶縁膜１９が設けられている。絶縁膜１９の周囲には、これの側面に接するように、固定抵抗素子として機能する導電膜２０が設けられている。絶縁膜１９としては、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、又は酸化アルミニウム（Ａｌ２０３）が挙げられる。絶縁膜１９の膜厚は、１〜１０ｎｍ程度である。導電膜２０としては、例えば、ホウ素（Ｂ）、リン（Ｐ）、又は砒素（Ａｓ）がドープされたシリコン（Ｓｉ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、又は窒化タンタル（ＴａＮ）が挙げられる。導電膜２０の膜厚は、１〜１０ｎｍ程度である。
【００２５】
ストッパー層１８、絶縁膜１９、及び導電膜２０上には、バリア膜２１が設けられている。バリア膜２１上には、ビット線ＢＬが設けられている。バリア膜２１は、ビット線ＢＬの金属が導電膜２０のシリコン（Ｓｉ）と反応するのを防ぐために設けられている。バリア膜２１としては、例えば、窒化チタン（ＴｉＮ）や、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）との積層膜が挙げられる。ビット線ＢＬとしては、例えば、タングステン（Ｗ）、又はアルミニウム（Ａｌ）が挙げられる。
【００２６】
メモリセルＭＣ間には、シリコン酸化物（ＳｉＯ２）などからなる層間絶縁層２２が設けられている。このようにして、第１の実施形態に係る抵抗変化メモリが構成される。
【００２７】
図３は、１個のメモリセルＭＣの回路図である。可変抵抗素子１７の一端は、ビット線ＢＬに接続されている。可変抵抗素子１７の他端は、ダイオード１３のカソードに接続されている。ダイオード１３のアノードは、ワード線ＷＬに接続されている。なお、ダイオード１３の接続関係は、抵抗変化メモリの周辺回路構成や、抵抗変化膜１５の構成に応じて適宜設定される。固定抵抗素子（導電膜）２０は、可変抵抗素子１７に並列に接続されている。
【００２８】
前述したように、可変抵抗素子１７に２値動作をさせる場合、例えば、可変抵抗素子１７の低抵抗状態を“１”、高抵抗状態を“０”に対応付ける。高抵抗状態から低抵抗状態へと変化させることをセット、逆をリセットと呼ぶ。抵抗変化膜１５として例えば金属酸化膜を用いた場合、一般的に、抵抗変化膜をセットするのに必要な電圧（セット電圧）は、リセットするのに必要な電圧（リセット電圧）より高い。
【００２９】
本実施形態では、可変抵抗素子１７に並列に接続される固定抵抗素子２０を新たに導入している。この固定抵抗素子２０を導入することで、可変抵抗素子１７の高抵抗状態の抵抗値バラツキによる誤動作を抑制できる。
【００３０】
図４は、可変抵抗素子１７及び固定抵抗素子２０の電流電圧特性（ＩＶカーブ）を示すグラフである。図４の縦軸は電流Ｉの対数ｌｏｇ１０Ｉ、横軸は電圧（Ｖ）を表している。図４において、低抵抗状態の可変抵抗素子１７は、曲線Ｒonで示している。高抵抗状態の可変抵抗素子１７は直線Ｒoffで示しており、高抵抗状態の抵抗値はバラツキを有するため、一例として３本の直線で表している。固定抵抗素子２０は、曲線Ｒpで示している。
【００３１】
低抵抗状態の可変抵抗素子１７は、その抵抗値Ｒonが小さいため、小さな印加電圧で大きな電流が流れる。可変抵抗素子１７への印加電圧がリセット電圧Ｖresetを超えると、可変抵抗素子１７がリセットされ、可変抵抗素子１７が高抵抗状態に変化する。
【００３２】
ここで、固定抵抗素子２０の抵抗値Ｒpは、バラツキを持った、可変抵抗素子１７の高抵抗状態の抵抗値Ｒoffよりも小さく設定される。すると、図４に示すように、リセット直後に可変抵抗素子１７に印加される電圧は、可変抵抗素子１７の高抵抗状態の抵抗値バラツキによらず、固定抵抗素子２０の曲線Ｒpとダイオード１３の負荷曲線との交点で決まる電圧となる。すなわち、可変抵抗素子１７に印加される電圧が固定抵抗素子２０によって決定されるため、可変抵抗素子１７の抵抗値バラツキによる誤動作を抑制することができる。
【００３３】
固定抵抗素子２０の抵抗値Ｒpが低すぎると、可変抵抗素子１７の低抵抗状態と高抵抗状態との抵抗値の差が小さくなり読み出しマージンが減少する、又はセット動作時の消費電力が増加するなどの問題が発生する。このため、固定抵抗素子２０の抵抗値Ｒpは、可変抵抗素子１７の高抵抗状態の抵抗値バラツキを包含する中で最も大きく設定することが望ましい。具体的には、固定抵抗素子２０の抵抗値Ｒpは、１０ｋ〜５０ＭΩの範囲が望ましい。
【００３４】
セット時には、抵抗変化膜１５が絶縁破壊されるような大きな電流が流れないように、周辺回路によって制限電流Ｉcompを規定しており、抵抗変化膜１５には制限電流Ｉcompを超えてセット電流Ｉsetを流さないようにしている。このセット時の制限電流Ｉcompは、抵抗変化膜１５が絶縁破壊する電流より小さく、かつ、抵抗変化膜１５をセットする電流より大きい。この制限電流Ｉcompを用いると、固定抵抗素子２０の抵抗値Ｒpの上限は、以下の式を満たす。  
Ｒp＝Ｖset／Ｉp＜Ｖset／Ｉcomp
Ｖsetは可変抵抗素子１７のセット電圧、Ｉpはセット電圧Ｖset印加時に固定抵抗素子２０に流れる電流である。
【００３５】
また、固定抵抗素子２０の抵抗値Ｒpは、可変抵抗素子１７の低抵抗状態の抵抗値Ｒonより大きく設定される。すなわち、固定抵抗素子２０の抵抗値Ｒpの下限は、以下の式を満たす。  
Ｒp＞Ｒon
なお、特に誤動作の原因となるのは、高抵抗状態のうち特に大きな抵抗値へと変化する場合である。そのため、図５に示すように、固定抵抗素子２０の曲線Ｒpとダイオード１３の負荷曲線との交点がセット電圧Ｖsetの分布よりも低い電圧であれば、誤動作は抑制できる。このため、固定抵抗素子２０の抵抗値Ｒpは、高抵抗状態の抵抗値Ｒoffの分布の範囲内であっても、上記条件を満たすような抵抗値であれば問題はない。
【００３６】
（製造方法）
次に、第１の実施形態に係る抵抗変化メモリの製造方法の一例について、図面を参照しながら説明する。なお、以下の説明で用いる製造工程図は、図１のＡ−Ａ´の位置での断面図である。
【００３７】
図６に示すように、例えばシリコン単結晶基板（図示せず）上に形成された任意のレベル層上に、例えばシリコン酸化物（ＳｉＯ２）からなる層間絶縁層１１を堆積する。続いて、例えばダマシン法によって、層間絶縁層１１内に、複数の下部配線層（ワード線ＷＬ）を形成する。すなわち、層間絶縁層１１内に、ワード線ＷＬと同じ形状を有する複数の溝を形成する。続いて、これらの溝内に配線材料を堆積した後、この配線材料を溝部分だけ残すように層間絶縁層１１の上面を平坦化する。これにより、層間絶縁層１１内に、それぞれがＸ方向に延在するライン状の複数のワード線ＷＬが形成される。
【００３８】
続いて、ワード線ＷＬ及び層間絶縁層１１上に、バリア膜１２、ＰＩＮダイオード１３の材料（Ｐ型半導体層、真性半導体層、Ｎ型半導体層）、下部電極１４、抵抗変化膜１５、上部電極１６、ストッパー層１８を順に堆積する。ダイオード１３は、シリコン層を成膜中にリン（Ｐ）やホウ素（Ｂ）を含むソースガスを選択的に流すことで、Ｎ型半導体層、Ｐ型半導体層、不純物を含まない（又は不純物濃度が十分低い）真性半導体層を形成する。或いは、シリコン層を成膜後に、イオン注入によってＰＩＮダイオード１３を形成してもよい。
【００３９】
続いて、図７に示すように、リソグラフィ及びＲＩＥ（Reactive Ion Etching）法を用いて、ストッパー層１８上かつ可変抵抗素子１７の形成予定領域に、可変抵抗素子１７の数に対応するハードマスク層３０を形成する。各ハードマスク層３０の平面形状は、可変抵抗素子１７と同じ平面形状を有している。ハードマスク層３０としては、例えば、酸化シリコン、酸窒化シリコン、又は窒化シリコンが挙げられる。続いて、例えばＲＩＥ法を用いて、ハードマスク層３０をマスクとして、ストッパー層１８、上部電極１６及び抵抗変化膜１５の積層膜をピラー状に加工する。
【００４０】
続いて、図８に示すように、例えばＡＬＤ（Atomic Layer Deposition）法を用いて装置全面に絶縁材料１９を堆積した後、ＲＩＥ法を用いて下部電極１４上及びピラー上の絶縁材料を除去する。この結果、下部電極１４上に、ピラーを囲みかつこれに接する側壁（絶縁膜）１９が形成される。続いて、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて、装置全面にホウ素（Ｂ）をドープしたシリコン膜（導電膜）２０を堆積する。
【００４１】
続いて、図９に示すように、例えばＲＩＥ法を用いて、導電膜２０の外周と同じ平面形状になるように下部電極１４及びダイオード１３を加工する。これにより、ワード線ＷＬ上に、可変抵抗素子１７、固定抵抗素子２０、及びダイオード１３からなるピラー状のメモリセルＭＣが形成される。
【００４２】
続いて、図１０に示すように、メモリセルＭＣ間を層間絶縁層２２で埋める。続いて、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、ストッパー層１８をＣＭＰストッパーとして、ハードマスク層３０を削り、ストッパー層１８の上面を露出させる。これにより、メモリセルＭＣの上面及び層間絶縁層２２の上面が平坦化される。
【００４３】
続いて、メモリセルＭＣ及び層間絶縁層２２上に、バリア膜２１及び上部配線層（ビット線ＢＬ）の材料を堆積する。続いて、リソグラフィ及びＲＩＥ法を用いて、バリア膜２１及びビット線ＢＬをライン状に加工する。このようにして、第１の実施形態に係る抵抗変化メモリが製造される。
【００４４】
以上詳述したように第１の実施形態では、ワード線ＷＬとビット線ＢＬとの交差領域にメモリセルＭＣが配置されたクロスポイント型の抵抗変化メモリにおいて、メモリセルＭＣに含まれる選択素子（例えばダイオード）１３上に可変抵抗素子１７を設ける。そして、この可変抵抗素子１７の周囲に絶縁膜１９を介して、固定抵抗素子としての導電膜２０を設ける。このようにして、選択素子１３とビット線ＢＬとの間に直列接続された可変抵抗素子１７に対して並列接続された固定抵抗素子２０を付加するようにしている。さらに、固定抵抗素子２０の抵抗値Ｒpは、バラツキを持った、可変抵抗素子１７の高抵抗状態の抵抗値Ｒoffよりも小さく設定される。
【００４５】
従って第１の実施形態によれば、以下の効果を得ることができる。可変抵抗素子１７は、高抵抗状態での抵抗値Ｒoffがバラツキを有する。このバラツキには、複数の可変抵抗素子の間のバラツキと、１個の可変抵抗素子がセットとリセットとを繰り返した場合における高抵抗状態の抵抗値バラツキとが含まれる。リセット直後には、可変抵抗素子１７が高抵抗状態に変化するため、可変抵抗素子１７に大きな電圧が印加されることになる。しかし、可変抵抗素子１７に印加される電圧は、可変抵抗素子１７に並列接続された固定抵抗素子２０によって規定される。
【００４６】
よって、可変抵抗素子１７には、可変抵抗素子１７の高抵抗状態の抵抗値バラツキによらず、セット電圧より低い一定の電圧が印加される。これにより、可変抵抗素子１７がセットされる、すなわち再度低抵抗状態に変化するのを抑制することができるため、メモリセルＭＣの誤動作を抑制することができる。
【００４７】
なお、第１の実施形態では、導電膜２０が可変抵抗素子１７を囲む構成を示したが、導電膜２０及び絶縁膜１９が可変抵抗素子１７の側面の一部に形成されていてもよい。
【００４８】
（第２の実施形態）
可変抵抗素子を作成した段階では、抵抗値が非常に高い。そこで、まず、フォーミングと呼ぶ処理によって、可変抵抗素子を低抵抗状態に変化させる。すなわち、可変抵抗素子に高電圧を印加することで、絶縁膜内に電流路（フィラメント）を形成し、可変抵抗素子に電流が流れる状態にする。例えば柱状結晶など結晶性の高い抵抗変化膜１５を用いる場合、フォーミング段階で形成されるフィラメントに指向性がある。よって、フィラメントが下部電極１４と上部電極１６との間に垂直方向に形成される。この場合には、第１の実施形態で示した側壁絶縁膜１９が無く、導電膜２０が可変抵抗素子１７の側面に直接形成されていてもよい。ただし、導電膜２０が金属膜と接するため、金属と反応しない窒化チタン（ＴｉＮ）などを導電膜２０として使用するのが好ましい。
【００４９】
図１１は、本発明の第２の実施形態に係る抵抗変化メモリの構成を示す平面図である。図１２は、図１１に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図である。第２の実施形態に係る抵抗変化メモリの回路図は、図３と同じである。
【００５０】
可変抵抗素子１７及びストッパー層１８の周囲には、これらの側面に接するように導電膜２０が設けられている。また、導電膜２０は、下部電極１４及びバリア膜２１に接している。
【００５１】
抵抗変化膜１５としては、例えば、ＮｉＯｘ、ＣｏＯｘ、ＴｉＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｅＯｘ、ＨｆＯｘ、ＺｒＯｘ、ＭｎＯｘ、ＣｒＯｘ、ＦｅＯｘ、ＣｕＯｘ、又はＡｌＯｘが挙げられる。導電膜２０としては、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、又は窒化タンタル（ＴａＮ）が挙げられる。導電膜２０の膜厚は、１〜１５ｎｍ程度である。
【００５２】
ストッパー層１８及び導電膜２０上には、バリア膜２１が設けられている。バリア膜２１上には、ビット線ＢＬが設けられている。このようにして、第２の実施形態に係る抵抗変化メモリが構成される。
【００５３】
第２の実施形態に係る抵抗変化メモリは、第１の実施形態で説明した製造方法を応用して製造することができる。すなわち、可変抵抗素子１７の側面に形成される絶縁膜１９の製造工程を省き、可変抵抗素子１７の側面に直接に導電膜２０を形成することで実施可能である。
【００５４】
以上詳述したように第２の実施形態によれば、第１の実施形態と同じ効果を得ることができる。また、第１の実施形態と比べて絶縁膜１９が無い分、コスト低減が可能である。
【００５５】
なお、第２の実施形態では、導電膜２０が可変抵抗素子１７を囲む構成を示したが、導電膜２０が可変抵抗素子１７の側面の一部に形成されていてもよい。
【００５６】
（第３の実施形態）
第３の実施形態は、第１の実施形態と異なる製造方法を用いて抵抗変化メモリを形成するようにしている。なお、製造方法が異なることに起因して、抵抗変化メモリの構造も第１の実施形態と比べて一部が異なっている。
【００５７】
図１３は、本発明の第３の実施形態に係る抵抗変化メモリの構成を示す平面図である。図１４は、図１３に示したＡ−Ａ´線に沿った抵抗変化メモリの断面図である。図１５は、図１３に示したＢ−Ｂ´線に沿った抵抗変化メモリの断面図である。第３の実施形態に係る抵抗変化メモリの回路図は、図３と同じである。
【００５８】
第３の実施形態のメモリセルＭＣは、第１の実施形態と同様に、並列接続された可変抵抗素子１７及び固定抵抗素子２０と、これら並列抵抗成分に直列に接続された選択素子（例えばダイオード）１３とを備えている。このメモリセルＭＣは、後述する製造方法に起因して、その平面形状が四角形である。
【００５９】
可変抵抗素子１７及びストッパー層１８のＹ方向両側面には、これらに接するように絶縁膜１９が設けられている。絶縁膜１９の両側面には、これに接するように、固定抵抗素子として機能する導電膜２０が設けられている。それ以外の構成は、第１の実施形態と同じである。
【００６０】
（製造方法）
次に、第３の実施形態に係る抵抗変化メモリの製造方法の一例について、図面を参照しながら説明する。
【００６１】
図１６（平面図）及び図１７（断面図）に示すように、層間絶縁層１１上に、ワード線ＷＬ、バリア膜１２、ＰＩＮダイオード１３の材料（Ｐ型半導体層、真性半導体層、Ｎ型半導体層）、下部電極１４、抵抗変化膜１５、上部電極１６、ストッパー層１８を順に堆積する。続いて、リソグラフィ及びＲＩＥ法を用いて、ストッパー層１８上に、可変抵抗素子１７のＹ方向の幅と同じ幅を有しかつＸ方向に延在するライン状のハードマスク層３１を形成する。ハードマスク層３１としては、例えば、酸化シリコン、酸窒化シリコン、又は窒化シリコンが挙げられる。
【００６２】
続いて、図１８に示すように、例えばＲＩＥ法を用いて、ハードマスク層３１をマスクとして、ストッパー層１８、上部電極１６及び抵抗変化膜１５の積層膜をライン状に加工する。
【００６３】
続いて、図１９に示すように、例えばＡＬＤ法を用いて装置全面に絶縁材料１９を堆積した後、ＲＩＥ法を用いて下部電極１４上及びハードマスク層３１上の絶縁材料を除去する。この結果、下部電極１４上かつライン状の積層膜の両側面に、側壁（絶縁膜）１９が形成される。続いて、例えばＬＰＣＶＤ法を用いて、装置全面にホウ素（Ｂ）をドープしたシリコン膜（導電膜）２０を堆積する。
【００６４】
続いて、図２０に示すように、例えばＲＩＥ法を用いて、導電膜２０の外周と同じ平面形状になるように下部電極１４、ダイオード１３、バリア膜１２、ワード線ＷＬを加工する。これにより、Ｘ方向に延在するワード線ＷＬの加工が完了する。
【００６５】
続いて、図２１に示すように、層間絶縁層１１上及びライン状の積層膜の間を層間絶縁層２２で埋める。続いて、ＣＭＰ法を用いて、ストッパー層１８をＣＭＰストッパーとして、ハードマスク層３１を削り、ストッパー層１８の上面を露出させる。これにより、積層膜の上面及び層間絶縁層２２の上面が平坦化される。
【００６６】
続いて、図２２（平面図）及び図２３（断面図）に示すように、装置全面に、バリア膜２１及び上部配線層（ビット線ＢＬ）の材料を堆積する。続いて、ビット線ＢＬ材料上に、このビット線ＢＬの平面形状と同じ平面形状を有するハードマスク層３２を形成する。
【００６７】
続いて、図２４に示すように、例えばＲＩＥ法を用いて、ハードマスク層３２をマスクとして、積層膜をバリア膜１２まで加工する。これにより、四角形のメモリセルＭＣ、及びＹ方向に延在するビット線ＢＬが形成される。
【００６８】
続いて、図１４及び図１５に示すように、メモリセルＭＣ間及びビット線ＢＬ間に層間絶縁層２２を埋める。続いて、ＣＭＰ法を用いて、層間絶縁層２２及びビット線ＢＬの上面を平坦化する。このようにして、第３の実施形態に係る抵抗変化メモリが製造される。
【００６９】
以上詳述したように第３の実施形態でも、並列接続された可変抵抗素子１７及び固定抵抗素子２０と、これら並列抵抗成分に直列に接続された選択素子（例えばダイオード）１３からなるメモリセルＭＣを形成することができる。従って、第３の実施形態によれば、第１の実施形態と同じ効果を有する抵抗変化メモリを得ることができる。
【００７０】
なお、第３の実施形態で説明した製造方法を用いて第２の実施形態の抵抗変化メモリを形成してもよい。
【００７１】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【００７２】
ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、１１，２２…層間絶縁層、１２，２１…バリア膜、１３…ダイオード、１４…下部電極、１５…抵抗変化膜、１６…上部電極、１７…可変抵抗素子、１８…ストッパー層、１９…絶縁膜、２０…固定抵抗素子、３０〜３２…ハードマスク層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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