(57)【要約】【課題】ブリッジ故障検出用の追加的なテストパタンを用いることなくブリッジ故障の検出を可能とし、また、ブリッジ故障の検出漏れを減らす。【解決手段】スキャンチェインのシフト操作によってスキャンチェインに入力論理値を伝播させる。次に、クロック線にクロックパルスを入力することによって、入力論理値をスキャンチェインから組合せ回路に供給する。続いて、クロック線の電位を所定の電位に固定した状態で半導体装置の電源電流を測定することによって、クロック線と組合せ回路内の信号線との間のブリッジ故障を検出する。さらに続いて、クロック線にクロックパルスを入力することによって、スキャンチェインに出力論理値を伝播させる。最後に、出力論理値を観測することによって、組合せ回路内における縮退故障又はブリッジ故障の発生を検出する。【選択図】図５
2011215066.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の故障検出方法であって、
前記半導体装置は、
互いに鎖状に連結された複数のフリップフロップを含むスキャンチェインと、
前記複数のフリップフロップに動作クロックを供給するクロック線と、
前記スキャンチェインから入力論理値を供給され、前記スキャンチェインに出力論理値を供給する組合せ回路と、を備え、
前記方法は、
前記スキャンチェインのシフト操作によって前記スキャンチェインに前記入力論理値を伝播させ、
前記クロック線にクロックパルスを入力することによって、前記入力論理値を前記スキャンチェインから前記組合せ回路に供給し、
前記クロック線の電位を所定の電位に固定した状態で前記半導体装置の電源電流を測定することによって、前記クロック線と前記組合せ回路内の信号線との間のブリッジ故障を検出し、
前記クロック線にクロックパルスを入力することによって、前記スキャンチェインに前記出力論理値を伝播させ、
前記出力論理値を観測することによって、前記組合せ回路内における縮退故障又はブリッジ故障の発生を検出する、
半導体装置の故障検出方法。
【請求項２】
前記電源電流の測定による前記ブリッジ故障の検出は、前記スキャンチェインから前記組合せ回路に前記入力論理値を供給した後に、前記組合せ回路から前記スキャンチェインに前記出力論理値を取り込むまでの間に行う、請求項１に記載の方法。
【請求項３】
前記所定の電位は、前記組合せ回路の電源電位および接地電位を含む、請求項１又は２に記載の方法。
【請求項４】
前記入力論理値は、前記組合せ回路における縮退故障を検出するために生成されたスキャンテストパタンに従って、前記スキャンチェインを介して前記組合せ回路に供給される、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
半導体装置の試験装置であって、
前記半導体装置は、
互いに鎖状に連結された複数のフリップフロップを含むスキャンチェインと、
前記複数のフリップフロップに動作クロックを供給するクロック線と、
前記スキャンチェインから入力論理値を供給され、前記スキャンチェインに出力論理値を供給する組合せ回路と、を備え、
前記試験装置は、
前記スキャンチェインを介して前記組合せ回路に前記入力論理値を供給するテストパタン供給部と、
前記クロック線に前記動作クロック及び前記所定の電位を供給するクロック供給部と、
前記スキャンチェインを介して前記出力論理値を取得する出力監視部と、
請求項１〜４のいずれか１項に記載の故障検出方法に関する制御を実行する制御部と、
を備え、
前記制御は、（i）前記動作クロック及び前記所定の電位を前記クロック線に供給することの制御、（ii）前記入力論理値を前記スキャンチェインに供給することの制御、及び（iii）前記出力論理値を前記スキャンチェインから取得することの制御を含む、
試験装置。
【請求項６】
請求項１〜４のいずれか１項に記載の故障検出方法に関する制御をコンピュータに行わせるためのプログラムであって、
前記制御は、（i）前記動作クロック及び前記所定の電位を前記クロック線に供給することの制御、（ii）前記入力論理値を前記スキャンチェインに供給することの制御、及び（iii）前記出力論理値を前記スキャンチェインから取得することの制御を含む、プログラム。
【請求項７】
半導体装置の故障検出方法であって、
前記半導体装置は、
互いに鎖状に連結された複数のフリップフロップを含むスキャンチェインと、
前記複数のフリップフロップに動作クロックを供給するクロック線と、
前記スキャンチェインから入力論理値を供給され、前記スキャンチェインに出力論理値を供給する組合せ回路と、を備え、
前記方法は、
前記半導体装置のスキャンテストにおいて前記入力論理値を前記組合せ回路に与えて前記組合せ回路を動作させるキャプチャ期間内に、ブリッジ故障を検出するための前記半導体装置の電源電流の測定を行うこと、
を備える半導体装置の故障検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の故障検出に関し、特に、半導体装置で発生するブリッジ故障の検出に関する。
【背景技術】
【０００２】
２つの信号線に互いに異なる電位を与えた状態（つまり、信号線間に電位差を与えた状態）で電源電流を測定することで、測定端子での論理値測定（スキャンテスト）に依らずに、ブリッジ故障を検出することが行われている。
【０００３】
特許文献１は、レイアウトパタンから互いに隣接する信号線の組み合わせを検出し、これら２つの信号線に互いに異なる電位を与えた状態で電源電流を測定することによって、ブリッジ故障を検出することを開示している。また、特許文献２は、クロック線とこれに隣接するシールド線に異なる電位を与えた状態で電源電流を測定することによって、クロック線とシールド線の間のブリッジ故障を検出することを開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２６４６７６号公報
【特許文献２】特開２００７−２５６１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された手法は、半導体装置のレイアウトパタンをもとに隣接配線の組み合わせを選び、ブリッジ故障検出用のテストパタンを生成することを含む。つまり、ブリッジ故障検出用のテストパタンを別個に生成する。したがって、縮退故障検出用のテストパタンを用いたスキャンテストに加えて、ブリッジ故障検用のテストパタンを用いたブリッジ故障検出テストを行う必要があるため、全体のテスト時間が増大するおそれがある。さらに、特許文献１に記載された手法は、配線間をブリッジする異物の抵抗値が大きい場合に電源電流の増加が検出できず、ブリッジ故障の検出漏れが生ずるおそれがある。
【０００６】
なお、特許文献２は、クロック線とシールド線の間のブリッジ故障の検出について開示するのみであり、上記の特許文献１の手法が持つ問題点の解決に寄与する技術思想を開示するものではない。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、半導体装置の故障検出方法に関する。ここで、前記半導体装置は、スキャンチェイン、クロック線、及び組合せ回路を含む。前記スキャンチェインは、互いに鎖状に連結された複数のフリップフロップを含む。前記クロック線は、前記複数のフリップフロップに動作クロックを供給する。前記組合せ回路は、前記スキャンチェインから入力論理値を供給され、前記スキャンチェインに出力論理値を供給する。本態様に係る方法は、以下の（ａ）〜（ｅ）を含む。
（ａ）前記スキャンチェインのシフト操作によって前記スキャンチェインに前記入力論理値を伝播させること、
（ｂ）前記クロック線にクロックパルスを入力することによって、前記入力論理値を前記スキャンチェインから前記組合せ回路に供給すること、
（ｃ）前記クロック線の電位を所定の電位に固定した状態で前記半導体装置の電源電流を測定することによって、前記クロック線と前記組合せ回路内の信号線との間のブリッジ故障を検出すること、
（ｄ）前記クロック線にクロックパルスを入力することによって、前記スキャンチェインに前記出力論理値を伝播させること、及び
（ｅ）前記出力論理値を観測することによって、前記組合せ回路内における縮退故障又はブリッジ故障の発生を検出すること。
【０００８】
本発明の第２の態様は、半導体装置の試験装置に関する。ここで、前記半導体装置は、スキャンチェイン、クロック線、及び組合せ回路を含む。前記スキャンチェインは、互いに鎖状に連結された複数のフリップフロップを含む。前記クロック線は、前記複数のフリップフロップに動作クロックを供給する。前記組合せ回路は、前記スキャンチェインから入力論理値を供給され、前記スキャンチェインに出力論理値を供給する。
本態様に係る試験装置は、テストパタン供給部、クロック供給部、出力監視部、及び制御部を含む。前記テストパタン供給部は、前記スキャンチェインを介して前記組合せ回路に前記入力論理値を供給する。前記クロック供給部は、前記クロック線に前記動作クロック及び前記所定の電位を供給する。前記出力監視部は、前記スキャンチェインを介して前記出力論理値を取得する。前記制御部は、上述の第１の態様に係る故障検出方法に関する制御を実行する。前記制御部による制御は、（i）前記動作クロック及び前記所定の電位を前記クロック線に供給することの制御、（ii）前記入力論理値を前記スキャンチェインに供給することの制御、及び（iii）前記出力論理値を前記スキャンチェインから取得することの制御を含む。
【０００９】
本発明の第３の態様は、上述の第１の態様に係る故障検出方法に関する制御をコンピュータに行わせるためのプログラムに関する。ここで、前記制御は、（i）前記動作クロック及び前記所定の電位を前記クロック線に供給することの制御、（ii）前記入力論理値を前記スキャンチェインに供給することの制御、及び（iii）前記出力論理値を前記スキャンチェインから取得することの制御を含む。
【００１０】
上述した本発明の各態様は、電源電流の測定によるブリッジ故障検出テストを、縮退故障の検出を主目的としたスキャンテストの実行中に併せて行うことができる。よって、上述した本発明の各態様は、ブリッジ故障検出用の追加的なテストパタンを用いることなく、縮退故障検出を目的とするスキャンテスト用のテストパタンを用いて、クロック線と信号線との間のブリッジ故障の有無を網羅的に検査できる。また、上述した本発明の各態様は、クロック線と信号線との間のブリッジ故障を、電流異常（電源電流の増大）及び信号値異常（出力論理値と期待値との不一致）という２つの現象によって検出できる。よって、上述した本発明の各態様は、ブリッジ故障の検出漏れを減らすことができる。
【発明の効果】
【００１１】
上述した本発明の各態様によれば、ブリッジ故障検出用の追加的なテストパタンを用いることなくブリッジ故障の検出が可能となり、また、ブリッジ故障の検出漏れを減らすことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態にかかる故障検出方法による試験対象である半導体装置の構成例を示す図である。
【図２】スキャンＦＦの構成例を示す図である。
【図３】本発明の実施の形態にかかる故障検出方法に関するタイミングチャートである（クロック線にＬＯＷ電位を供給する場合）。
【図４】本発明の実施の形態にかかる故障検出方法に関するタイミングチャートである（クロック線にＨＩＧＨ電位を供給する場合）。
【図５】本発明の実施の形態にかかる故障検出方法に関するフローチャートである（クロック線にＬＯＷ電位を供給する場合）。
【図６】本発明の実施の形態にかかる故障検出方法に関するフローチャートである（クロック線にＨＩＧＨ電位を供給する場合）。
【図７】本発明の実施の形態にかかる故障検出装置の構成例を示す図である。
【図８】図７に示した制御部の具体例としてのコンピュータシステムを示す図である。
【発明を実施するための形態】
【００１３】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００１４】
＜発明の実施の形態１＞
図１は、本実施の形態にかかる故障検出方法による試験対象である半導体装置１の構成例を示している。半導体装置１は、縮退故障検出のためのスキャンテスト法に対応している。つまり、半導体装置１は、スキャンチェインを形成するスキャン・フリップフロップ（ＳＦＦ）１１〜１４を含む。ＳＦＦ１１〜１４は、クロック端子（ＳＣＫ）、スキャンイン端子（ＳＩＮ）、スキャンアウト端子（ＳＯＵＴ）、モード切替端子（ＳＭＣ）を用いて直接的に制御、観測することができる。
【００１５】
図２は、ＳＦＦ１１の構成例を示す図である。他のＳＦＦ１２〜１４もＳＦＦ１１と同様の構成とすればよい。図２示すＳＦＦ１１は、Ｄフリップフロップ（Ｄ−ＦＦ）１１０、マルチプレクサ１１１、及び遅延素子１１２を含む。Ｄ−ＦＦ１１０は、データ入力端子（Ｄ端子）に供給されたデータをクロックの起ち上がりエッジで出力端子（Ｑ端子）に出力する。マルチプレクサ１１１は、Ｄ−ＦＦ１１０のデータ入力端子（Ｄ端子）の手前に配置されている。マルチプレクサ１１１は、ＳＭＣに供給される動作モード切替信号に応じて通常入力及びスキャン入力から選択された一方をＤ端子に供給する。通常入力は、半導体装置１内に配置された前段の組合せ回路からの入力である。一方、スキャン入力は、前段のＳＦＦ又はＳＩＮ端子からの入力である。なお、以下では、通常入力が選択される動作モードを「通常モード」と呼び、スキャン入力が選択される動作モードを「スキャンモード」と呼ぶ。
【００１６】
遅延素子１１２は、Ｄ−ＦＦ１１０のクロック端子に供給されるクロック信号を遅延させる。遅延素子１１２による遅延時間は、同一のクロックドメインに属しておりスキャンチェインを構成する全てのＳＦＦ１１〜１４のデータ出力タイミングが実質的に揃うように決定すればよい。ＳＦＦ１１〜１４のデータ出力タイミングを揃えることによって、後述する静消費電流の計測タイミングの制御が容易になる。しかしながら、遅延素子１１２は設けなくてもよい。この場合、ＳＣＫ端子から最も遠いＳＦＦのデータ出力タイミングを基準として静消費電流を計測する期間を定めればよい。
【００１７】
図１の構成例では、半導体装置１は、組合せ回路１５を含む。さらに、図１の例では、組合せ回路１５は、ＮＯＴゲート１５１、２つのＡＮＤゲート１５２及び１５３を含む。組合せ回路１５の縮退故障テストを行うためには、ＳＦＦ１１〜１４を含むスキャンチェインに外部からテストパタン（組合せ回路１５に対する入力論理値）を供給し、当該スキャンチェインを介して組合せ回路１５の出力論理値を取り出せばよい。
【００１８】
電源５０は、半導体装置１に電源電圧（ＶＤＤ）を供給する。電流計５１は、電源５０から半導体装置１に流れる電源電流（静消費電流）を計測する。
【００１９】
続いて以下では、本実施の形態に係る故障検出方法について説明する。本実施の形態に係る故障検出方法の特徴の１つは、スキャンテストの実行中に静消費電流の計測によるブリッジ故障検出を併せて行うことである。本実施の形態において検出対象とするブリッジ故障は、クロック線１６と組合せ回路１５の信号線（信号線１７等）の間のブリッジ故障である。
【００２０】
具体的には、本実施の形態では、通常のスキャンテスト手順と同様に、スキャンモードでスキャンシフトを行うことによって、テストパターン（入力論理値）をＳＦＦ１１〜１４に与える。次に、通常モードに切り替えてＳＣＫ端子に１パルスを入力する。これにより、組合せ回路１５に入力論理値が供給される（キャプチャ）。続いて、本実施の形態では、スキャンシフトによって出力論理値を取り出す前に、静消費電流の計測を行う。具体的には、組合せ回路１５内に信号が伝播するのに必要な時間が経過した後に、電流計５１を用いて静消費電流を計測すればよい。このとき、網羅的なテストを行うために、クロック線１６の電位をＨＩＧＨ電位（具体的にはＶＤＤ）とした状態での電流計測と、ＬＯＷ電位（具体的には接地電位ＧＮＤ）とした状態での電流計測をともに行うとよい。静消費電流の計測が終了した後に、スキャンモードでスキャンシフトを行うことによって、組合せ回路１５の出力論理値をＳＯＵＴ端子において観測する。そして、組合せ回路１５の出力論理値を期待値と照合することによって、ブリッジ故障を含む半導体装置１の故障を検出する。
【００２１】
図３は、クロック線１６をＬＯＷ電位とした状態で静消費電流の測定を行う場合のシーケンス図を示している。図３のスキャンシフト動作期間（Ｓ１１）では、スキャンチェインのシフト動作によってスキャンチェイン（ＳＦＦ１１〜１４）にテストパタンを与える。なお、図３の例では、ＳＭＣ端子がＬＯＷ電位のときがスキャンモードに対応し、ＳＭＣ端子がＨＩＧＨ電位のときが通常モード対応する。図３のキャプチャ動作期間（Ｓ１２）では、通常モードに切り替えた後に、ＳＣＫ端子にクロックパルスを与え、テストパタンを組合せ回路１５に供給する。図３に示したΔＴは、クロック信号の起ちあがり後にＳＦＦ１１Ｑ端子に出力が現れるまでの遅延時間（所謂アクセスタイム）である。また、本実施の形態では、キャプチャ動作期間（Ｓ１２）において、静消費電流の測定を行う（Ｓ１３）。静消費電流の測定によって、ＬＯＷ電位を持つクロック線１６と、クロック線１６と異なる電位（つまりＨＩＧＨ電位）を持つ信号線１７との間のブリッジ故障を検出できる。なお、静消費電流の測定は、ＳＦＦから供給されたテストパタンが組合せ回路１５内に十分に伝播して安定状態となった後に行えばよい。静消費電流の測定の後、図３のスキャンシフト動作期間（Ｓ１４）では、組合せ回路１５の出力論理値をスキャンチェインに取り込み、スキャンチェインのシフト動作によって組合せ回路１５の出力論理値をＳＯＵＴ端子から取り出す。そして、組合せ回路１５の出力論理値を期待値と照合することによって、ブリッジ故障を含む半導体装置１の故障を検出する。
【００２２】
図４は、クロック線１６をＨＩＧＨ電位とした状態で静消費電流の測定を行う場合のシーケンス図を示している。クロック線１６をＨＩＧＨ電位に設定するため、図４のキャプチャ期間（Ｓ１２）では、ＳＦＦのデータキャプチャのためのクロック起ちあがりエッジ（Ｔ１）以降においてＳＣＫ端子をＨＩＧＨ電位のまま維持すればよい。図４の期間Ｓ１３における静消費電流の測定によって、ＨＩＧＨ電位を持つクロック線１６と、クロック線１６と異なる電位（つまりＬＯＷ電位）を持つ信号線１７との間のブリッジ故障を検出できる。
【００２３】
図５は、クロック線１６をＬＯＷ電位とした状態での静消費電流の測定を含む試験手順の具体例を示すフローチャートである。ステップＳ１０１では、ＳＭＣ端子をスキャンモードに設定した状態でのスキャンシフトによって、テストパタンをＳＦＦ１１〜１４に設定する。ステップＳ１０２では、ＳＭＣ端子をスキャンモードから通常モードに切り替える。ステップＳ１０３では、ＳＣＫ端子に１クロックパルスを与え、テストパタンを組合せ回路１５に供給し、組合せ回路１５を動作させる。ステップＳ１３におけるパルス入力後は、クロック線１６の電位はＬＯＷ電位となる。
【００２４】
ステップＳ１０４では、電流計５１を用いて電源電流（静消費電流）を測定する。ＬＯＷ電位のクロック線１６とＨＩＧＨ電位の信号線１７の間のブリッジ故障が存在する場合、異常電流が観測される場合がある。異常電流が観測された場合（ステップＳ１０５でＹＥＳ）、半導体装置１の故障を検出する（ステップＳ１１１）。
【００２５】
異常電流が観測されなければ（ステップＳ１０５でＮＯ）、ＳＭＣ端子を通常モードからスキャンモードに切り替える（ステップＳ１０６）。ステップＳ１０７では、スキャンシフトを行って、組合せ回路１５の出力論理値をＳＯＵＴ端子で観測する。ステップＳ１０８では、ＳＯＵＴ端子に現れる組合せ回路１５の出力論理値を期待値と照合する。クロック線１６と信号線１７の間のブリッジ故障が存在する場合、出力論理値が異常となる場合がある。出力論理値と期待値が不一致である場合（ステップＳ１０９でＮＯ）、半導体装置１の故障を検出する（ステップＳ１１１）。出力論理値と期待値が一致する場合（ステップＳ１０９でＹＥＳ）、全スキャンテストパタンが終了するまで、ステップＳ１０１〜Ｓ１０９を繰り返す。
【００２６】
図６は、クロック線１６をＨＩＧＨ電位とした状態での静消費電流の測定を含む試験手順の具体例を示すフローチャートである。図６のステップＳ２０１〜Ｓ２０２は、図５のステップＳ１０１〜１０２と同様である。ステップＳ２０３では、クロック線１６をＨＩＧＨ電位にセットする。ステップＳ２０３でのクロック起ち上がりによって、テストパタンが組合せ回路１５に供給され、組合せ回路１５が動作する。図６のステップＳ２０４〜Ｓ２０５は、図５のステップＳ１０４〜Ｓ１０５と同様である。ステップＳ２０６では、クロック線１６をＬＯＷ電位にセットする。図６のステップＳ２０７〜Ｓ２１２は、図５のステップＳ１０６〜Ｓ１１１と同様である。
【００２７】
上述したように、本実施の形態に係る故障検出方法は、電源電流の測定によるブリッジ故障検出テストを、縮退故障の検出を主目的としたスキャンテストの実行中に併せて行う。よって、本実施の形態に係る故障検出方法は、ブリッジ故障検出用の追加的なテストパタンを用いることなく、縮退故障検出を目的とするスキャンテスト用のテストパタンを用いて、クロック線１６と信号線１７との間のブリッジ故障の有無を網羅的に検査できる。また、本実施の形態に係る故障検出方法は、クロック線１６と信号線１７との間のブリッジ故障を、電流異常（電源電流の増大）及び信号値異常（出力論理値と期待値との不一致）という２つの現象によって検出できる。例えば、クロック線１６と信号線１７の間をブリッジする異物の抵抗値が大きい場合に静消費電流の増加が検出できないおそれがある。しかしながら、本実施の形態によれば、出力論理値と期待値との不一致によってブリッジ故障を検出できる可能性が高い。よって、本実施の形態に係る故障検出方法は、ブリッジ故障の検出漏れを減らすことができる。
【００２８】
なお、本実施の形態に係る故障検出方法は、図７に示すような、試験装置２を用いて実施すればよい。制御部２１は、上述した本実施の形態に係る故障検出方法に関する制御を実行する。この制御は、（i）動作クロック（クロックパルス）及び所定の電位（ＬＯＷ電位又はＨＩＧＨ電位）をクロック線１６に供給することの制御、（ii）入力論理値をスキャンチェインに供給することの制御、及び（iii）出力論理値をスキャンチェインから取得することの制御を含む。具体的には、制御部２１は、クロック供給部２２、テストパタン供給部２３、動作モード信号供給部２４、及び出力監視部２５の動作を制御する。クロック供給部２２は、ＳＣＫ端子に結合され、クロック線にクロックパルス及び所定の電位を供給する。テストパタン供給部２３は、ＳＩＮ端子に結合され、スキャンチェイン（ＳＦＦ１１〜１４）を介して組合せ回路１５に入力論理値を供給する。動作モード信号供給部２４は、ＳＭＣ端子と結合され、スキャンモードと通常モードの切り替えを行う。出力監視部２５は、ＳＯＵＴ端子と結合され、スキャンチェインを介して組合せ回路１５の出力論理値を取得する。
【００２９】
図７に示した制御部２１は、図８に示すような一般的なコンピュータシステムを用いて構成してもよい。プロセッサ２１０は、プログラム（命令ストリーム）の取得、命令のデコード、命令のデコード結果に応じた演算処理を行う。なお、図８では、１つのプロセッサ２１０のみを示しているが、当該コンピュータシステムは、複数のプロセッサ２１０を有するマルチプロセッサ構成であってもよい。また、プロセッサ２１０は、マルチコアプロセッサでもよい。プロセッサ２１０は、システムプログラムとしてのオペレーティングシステム（ＯＳ）２１４を実行することによりマルチプログラミング環境を提供する。
【００３０】
実行用メモリ２１１は、プロセッサ２１０によるプログラム実行のために使用されるメモリである。実行用メモリ２１１には、不揮発性メモリ２１３からロードされたプログラム（ＯＳ２１４及びアプリケーションプログラム２１５）、プロセッサ２１０の入出力データ等が記憶される。なお、プロセッサ２１０は、プログラムを不揮発性メモリ２１３から実行用メモリ２１１にロードすることなく、これらのプログラムを不揮発性メモリ２１３から直接実行してもよい。具体的には、実行用メモリ２１１は、ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）等のランダムアクセス可能な揮発性メモリとすればよい。図８の実行用メモリ２１１は、論理的な構成単位を示している。すなわち、実行用メモリ２１１は、例えば、複数のＳＲＡＭデバイスの組み合わせ、複数のＤＲＡＭデバイスの組み合わせ、又はＳＲＡＭデバイスとＤＲＡＭデバイスの組み合わせでもよい。
【００３１】
Ｉ／Ｏポート２１２は、クロック供給部２２、テストパタン供給部２３、動作モード信号供給部２４、及び出力監視部２５を含む外部デバイスとの間のデータ送受信に使用される。
【００３２】
不揮発性メモリ２１３は、電力の供給を受けることなく、実行用メモリ２１１に比べて安定的に記憶内容を維持することが可能なメモリデバイスである。例えば、不揮発性メモリ２１３は、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ハードディスクドライブ若しくは光ディスクドライブ、又はこれらの組み合わせである。不揮発性メモリ２１３は、ＯＳ２１４及びアプリケーションプログラム２１５を格納する。なお、不揮発性メモリ２１３の少なくとも一部は当該コンピュータシステムから取り外し可能に構成されてもよい。例えば、アプリケーションプログラム２１５が格納されたメモリを取り外し可能としてもよい。また、不揮発性メモリ２１３の少なくとも一部は、コンピュータシステムの外部に配置されてもよい。
【００３３】
テスト制御アプリケーションプログラム２１５は、本実施の形態に係る故障検出方法に関する命令群を含むプログラムである。コンピュータシステムは、テスト制御アプリケーションプログラム２１５を実行することによって制御部２１として動作する。
【００３４】
プログラム２１５は、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（random access memory））を含む。また、プログラム２１５は、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラム２１５をコンピュータに供給できる。
【００３５】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【符号の説明】
【００３６】
１  半導体装置
２  試験装置
１１〜１４  スキャン・フリップフロップ（ＳＦＦ）
１５  組合せ回路
１６  クロック線
１７  信号線
２１  制御部
２２  クロック供給部
２３  テストパタン供給部
２４  動作モード信号供給部
２５  出力監視部
５０  電源
５１  電流計
１１０  Ｄフリップフロップ
１１１  マルチプレクサ
１１２  遅延回路
１５１  ＮＯＴゲート
１５２、１５３  ＡＮＤゲート
２１０  プロセッサ
２１１  実行用メモリ
２１２  Ｉ／Ｏポート
２１３  不揮発性メモリ
２１４  オペレーティングシステム（ＯＳ）
２１５  テスト制御アプリケーションプログラム
【図１】
2011215066.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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