(57)【要約】【課題】ＥＳＤから内部回路を確実に保護できて、しかも入力すべき信号は損失なく内部回路に入力することができる保護回路を提供する。【解決手段】ＶDD及びＧＮＤから電力の供給を受けて、内部回路１０１を保護する保護回路を、内部回路１０１に接続されている外部端子１０３とＧＮＤとの間に接続されたＭＯＳトランジスタ１０４と、ＭＯＳトランジスタ１０４のゲート端子ｇ１に接続されたＭＯＳトランジスタ１０５と、ＶDDにより電力が供給されていない場合、内部回路１０１に接続されている外部端子１０３から入力された電流をＧＮＤに流すようにＭＯＳトランジスタ１０４を制御すると共に、ＶDDにより電力が供給されている場合、ＭＯＳトランジスタ１０４がオフされるようにＭＯＳトランジスタ１０５を制御する遅延回路１０６によって構成する。【選択図】  図１
2011040520.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１電源及び第２電源から電力の供給を受けて、内部回路を保護する保護回路であって、
前記内部回路に接続されている外部端子と前記第２電源との間に接続された第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲート端子の電圧を制御可能に接続された第２ＭＯＳトランジスタと、
前記第１電源により電力が供給されていない場合、前記外部端子から入力された電流を前記第２電源に流すように前記第１ＭＯＳトランジスタを制御すると共に、前記第１電源により電力が供給されている場合、前記第１ＭＯＳトランジスタがオフとなるように前記第２ＭＯＳトランジスタを制御するトランジスタ制御回路と、を備えることを特徴とする保護回路。
【請求項２】
前記トランジスタ制御回路は、
前記第１ＭＯＳトランジスタがスナップバック動作を開始するタイミングに遅れて前記第２ＭＯＳトランジタをオンさせる遅延回路を含むことを特徴とする請求項１に記載の保護回路。
【請求項３】
前記トランジスタ制御回路は、
前記第１ＭＯＳトランジスタのゲート端子に接続される第１容量素子及び第１抵抗素子と、
前記第２ＭＯＳトランジスタのゲート端子に接続される第２容量素子及び第２抵抗素子と、
を含み、
前記第１容量素子は、前記外部端子と前記第１ＭＯＳトランジスタのゲート端子との間に接続され、前記第１抵抗素子は、前記第１ＭＯＳトランジスタのゲート端子と前記第２電源との間に接続され、前記第１ＭＯＳトランジスタのゲート端子に前記第２ＭＯＳトランジスタのドレインが接続され、前記第２抵抗素子が前記第２ＭＯＳトランジスタのゲート端子と前記第１電源との間に接続され、前記第２ＭＯＳトランジスタのゲート端子と前記第２電源との間に前記第２容量素子が接続されてなることを特徴とする請求項１または２に記載の保護回路。
【請求項４】
前記トランジスタ制御回路は、
前記第２ＭＯＳトランジスタにデジタル信号を出力し、前記第１ＭＯＳトランジスタがスナップバック動作を開始するタイミングに遅れて前記第２ＭＯＳトランジスタをオンさせることを特徴とする請求項１に記載の保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護回路にかかり、特に、静電気放電（ＥＳＤ(Electrostatic Discharge)）から回路を保護するための保護回路に関する。
【背景技術】
【０００２】
半導体デバイスには、半導体チップの内部回路を静電気放電から保護する保護素子を含む、保護回路が組み込まれている。保護回路は、半導体デバイスの外部端子から入力されるＥＳＤサージを引き込み、グランド配線に流すよう動作する。その結果、ＥＳＤサージは内部回路には流れ込むことがなく、内部回路に高電圧が加わることを防ぐことができる。このような保護回路を、本明細書では、以降ＥＳＤ（Electrostatic Discharge）回路とも記す。
【０００３】
図５は、従来のＥＳＤ保護回路を例示した図である。図示したＥＳＤ保護回路は、２つのダイオード５４、５５を備えたことにより、外部端子５３からＥＳＤが入力された場合、そのＥＳＤが保護素子５６に流される。なお、図中に示したｒ１は、ＶSSを基準としてマイナスのパルスのＥＳＤが流れる経路である。また、ｒ２は、ＶSSを基準としてプラスのパルスのＥＳＤが流れる経路である。図５に示した従来技術は、例えば、特許文献１に記載されている。
【０００４】
図６は、従来の他のＥＳＤ保護回路を示した図である。図６に示したＥＳＤ保護回路は、図５に示したダイオード５４がなく、代わりに容量素子Ｃ、抵抗素子Ｒ、ＭＯＳトランジスタ６１を使ってＥＳＤサージを流している。
高いパルスのＥＳＤが入力されると、ＭＯＳトランジスタ６１がスナップバック現象を起こしてサージ電流を流すことにより、内部回路を保護することができる。このとき、容量素子Ｃ、抵抗素子Ｒは、ＥＳＤが入力されたときにＭＯＳトランジスタ６１のゲートに電圧を印加してスナップバックを起こりやすくしている。
【０００５】
図６に示したＥＳＤ回路は、図５に示したＥＳＤ回路において、電源電圧以上の電圧が印加される、電源間の保護回路までの距離が長く、配線抵抗が大きい等の理由によってダイオード５４を設けることができない、効果が期待できない場合に適用することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１３４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ただし、内部回路には、高速の信号を入力すべき場合もある。このため、上記した図６のＥＳＤ保護回路には、入力すべき信号のパルスに対してはＭＯＳトランジスタ６１のゲート電圧を高めることがなく、ＥＳＤのパルスが入力された場合にだけゲート電圧を印加してサージ電流を流すことが要求される。このような動作は、容量素子Ｃ、抵抗素子Ｒの容量や抵抗値によって決まる時定数を、信号のパルスについては小さく、ＥＳＤについては大きくすることによって可能になる。
【０００８】
しかしながら、近年、半導体デバイスには、ＥＳＤに対するより高い信頼性が要求されるようになっている。また、内部回路には、高速の信号を損失なく入力すべきであることから、ＥＳＤサージだけが保護回路に流されるように容量素子Ｃ、抵抗素子Ｒを設計することは困難になっている。
本発明は、このような点に鑑みてなされたものであり、ＥＳＤから内部回路を確実に保護できて、しかも入力すべき信号は損失なく内部回路に入力することができる保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明の請求項１の保護回路は、少なくとも第１電源（例えばＶDD）及び第２電源（例えばＶSS）から電力の供給を受けて、内部回路(例えば図１に示した内部回路１０１)を保護する保護回路であって、前記内部回路に接続されている外部端子(例えば図１に示した外部端子１０３)と前記第２電源との間に接続された第１ＭＯＳトランジスタ(例えば図１に示したＭＯＳトランジスタ１０４)と、前記第１ＭＯＳトランジスタのゲート端子に接続された第２ＭＯＳトランジスタ(例えば図１に示したＭＯＳトランジスタ１０５)と、前記第１電源により電力が供給されていない場合、前記外部端子から入力された電流を前記第２電源に流すように前記第１ＭＯＳトランジスタを制御すると共に、前記第１電源により電力が供給されている場合、前記第１ＭＯＳトランジスタがオフとなるように前記第２ＭＯＳトランジスタを制御するトランジスタ制御回路(例えば図１に示した遅延回路)と、を備えることを特徴とする。
本発明の請求項２の保護回路は、請求項１に記載の発明において、前記トランジスタ制御回路が、前記第１ＭＯＳトランジスタがスナップバック動作を開始するタイミングに遅れて前記第２ＭＯＳトランジタをオンさせる遅延回路を含むことを特徴とする。
【００１０】
本発明の請求項３の保護回路は、請求項１または２に記載の発明において、前記トランジスタ制御回路が、前記第１ＭＯＳトランジスタのゲート端子に接続される第１容量素子(例えば図１に示した容量素子１０９)及び第１抵抗素子(例えば図１に示した抵抗素子１１０)と、前記第２ＭＯＳトランジスタのゲート端子に接続される第２容量素子(例えば図１に示した容量素子１０８)及び第２抵抗素子(例えば図１に示した抵抗素子１０７)と、を含み、前記第１容量素子は、前記外部端子と前記第１ＭＯＳトランジスタのゲート端子との間に接続され、前記第１抵抗素子は、前記第１ＭＯＳトランジスタのゲート端子と前記第２電源との間に接続され、前記第１ＭＯＳトランジスタのゲート端子に前記第２ＭＯＳトランジスタのドレインが接続され、前記第２抵抗素子が前記第２ＭＯＳトランジスタのゲート端子と前記第１電源との間に接続され、前記第２ＭＯＳトランジスタのゲート端子と前記第２電源との間に前記第２容量素子が接続されてなることを特徴とする。
【００１１】
本発明の請求項４の保護回路は、請求項１に記載の発明において、前記トランジスタ制御回路（例えば図３に示した制御回路３０１）は、前記第２ＭＯＳトランジタにデジタル信号を出力し、前記第１ＭＯＳトランジスタがスナップバック動作を開始するタイミングに遅れて前記第２ＭＯＳトランジスタをオンさせることを特徴とする。
【発明の効果】
【００１２】
請求項１の発明によれば、電力が供給されていない場合、内部回路に接続されている外部端子から入力された電流を第２電源に流すことができる。このため、外部端子から静電気放電が入力された場合、この静電気放電を電源に流して内部回路を保護することができる。また、電力が供給されている場合、外部端子から入力された電流が第２電源へ流れることを防ぐことができるので、内部回路に入力すべき信号を効率的に内部回路に入力させることができる。
請求項２の発明によれば、トランジスタ制御回路の遅延回路が、第１ＭＯＳトランジスタがスナップバック動作を開始するタイミングに遅れて第２ＭＯＳトランジタをオンさせることができるので、１つのアナログ電源を使い、入力された静電気放電を電源に流して内部回路を保護することができる。
【００１３】
請求項３の発明によれば、第１容量素子を外部端子と第１ＭＯＳトランジスタのゲート端子との間に接続し、第１抵抗素子を第１容量素子とゲート端子との接続ノードと第２電源との間に接続し、接続ノードに第２ＭＯＳトランジスタのドレインを接続し、第２抵抗素子を第２ＭＯＳトランジスタのゲート端子と第１電源との間に接続し、この接続の接続ノードと第２電源との間に第２容量素子を接続してトランジスタ制御回路を構成することができる。このため、比較的簡易な構成によって請求項１の保護回路を実現することができる。
請求項４の発明によれば、トランジスタ制御回路が、第２ＭＯＳトランジタにデジタル信号を出力して第１ＭＯＳトランジスタがスナップバック動作を開始するタイミングに遅れて第２ＭＯＳトランジスタをオンさせるので、構成及びその制御をより簡易化することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態の保護回路を説明するための回路図である。
【図２】図１に示した保護回路の動作を説明するための図である。
【図３】本発明の実施形態の変形例を説明するための回路図である。
【図４】本発明の実施形態の他の変形例を説明するための回路図である。
【図５】従来のＥＳＤ保護回路を説明するための回路図である。
【図６】従来の他のＥＳＤ保護回路を説明するための回路図である。
【発明を実施するための形態】
【００１５】
以下、図を参照して本発明に係る保護回路の一実施形態を説明する。
（構成）
図１は、本発明の一実施形態の保護回路を説明するための回路図である。図１には、保護対象となっている内部回路１０１と、内部回路１０１を保護するための保護素子１０２、保護素子１０２と共に内部回路１０１を保護する、本実施形態の保護回路１００が示されている。
保護回路１００は、ＶDDとＶSS（本実施形態ではＧＮＤ）とから電力の供給を受け、内部回路１０１を保護するＥＳＤ保護回路である。保護回路１００は、内部回路１０１に接続されている外部端子１０３とＧＮＤとの間に接続されたＭＯＳトランジスタ１０４と、ＭＯＳトランジスタ１０４のゲート端子ｇ１に接続されたＭＯＳトランジスタ１０５と、ＭＯＳトランジスタ１０４、１０５を制御するトランジスタ制御回路を含んでいる。
【００１６】
トランジスタ制御回路は、ＶDDにより電力が供給されていない場合、内部回路１０１に接続されている外部端子１０３から入力された電流をＧＮＤに流すようにＭＯＳトランジスタ１０４を制御すると共に、ＶDDにより電力が供給されている場合、外部端子１０３から入力された電流がＭＯＳトランジスタ１０４によってＧＮＤへ流れることを防ぐようにＭＯＳトランジスタ１０５を制御する。
また、本実施形態のトランジスタ制御回路は、このような制御を実現するため、ＭＯＳトランジスタ１０４がスナップバック動作を開始するタイミングに遅れてＭＯＳトランジタ１０５をオンさせる遅延回路１０６を含んでいる。本実施形態の遅延回路１０６は、抵抗素子１０７、容量素子１０８によって構成され、時定数の大きいローパスフィルタとして機能する。
【００１７】
より具体的には、本実施形態の遅延回路１０６は、ＭＯＳトランジスタ１０４のゲート端子ｇ１に接続される容量素子１０９、抵抗素子１１０、ＭＯＳトランジスタ１０５のゲート端子ｇ２に接続される遅延回路１０６によって構成されている。そして、容量素子１０９は、外部端子１０３とＭＯＳトランジスタ１０４のゲート端子ｇ１との間に接続され、抵抗素子１１０はＭＯＳトランジスタ１０４のゲート端子とＧＮＤとの間に接続されている。抵抗素子１１０とＭＯＳトランジスタ１０４のゲート端子との接続点を、以降、接続点ｐ１と記す。
【００１８】
また、ＭＯＳトランジスタ１０４のゲート端子には、ＭＯＳトランジスタ１０５のドレインｄ２が接続され、抵抗素子１０７はＭＯＳトランジスタ１０５のゲート端子ｇ２とＶDDとの間に接続されている。さらに、ＭＯＳトランジスタ１０５のゲート端子ｇ２とＧＮＤとの間には容量素子１０８が接続されている。この接続の接続ノード上の点ｐ２を、以降、接続点ｐ２と記す。
さらに、図１に示した保護回路には、保護素子１０２と、保護素子１０２にＥＳＤ電流を流すためのダイオード１１１、１１２が設けられている。
【００１９】
ここで、本実施形態が想定するＥＳＤについて説明する。
本実施形態の保護回路１００は、半導体デバイスがプリント回路基板に実装される工程や、半導体デバイスをテストする工程で発生するＥＳＤサージから内部回路を保護するものである。実装やテストの工程では、半導体デバイスのパッケージや装置の冶具等が摩擦静電気によって帯電する。静電気が帯電することによって半導体デバイスの電位が高まって、他の半導体デバイスに静電気が放電される。半導体デバイスが単体の状態では、放電された静電気を他に流すことができないため、半導体デバイスの内部回路が破壊される可能性が高くなる。
【００２０】
一方、半導体デバイスが実装されて機器に組み込まれ、電力が供給されている場合、電源のインピーダンスが低い状態となる。このため、ＥＳＤは、電源（ＶDD,ＶSS）どちらの経路でも同じように外部に流れることが出来る。
本実施形態は、電力が供給されていない状態の半導体デバイスに流れ込むＥＳＤから内部回路を保護し、高速の信号は内部回路に効率的に入力されるように、保護回路を制御するものである。
【００２１】
（動作）
以下、本実施形態の保護回路１００の動作を説明する。ここでは、保護回路１００にＶDDが供給されている場合とされていない場合とに分けて、その動作を説明するものとする。
・ＶDDが保護回路に供給されていない場合
図２は、本実施形態の保護回路１００の動作を説明するため、図１に示した回路の複数のノードについて、ＥＳＤによる高速の信号（以降、ＥＳＤパルスとも記す）が入力された場合の電位の変化を示す図である。図２（ａ）は、図１に示した外部端子１０３の電位を示している。また、図２（ｂ）は図１に示したＶDDのノードの電位を、図２（ｃ）は接続点ｐ２の電位を、図２（ｄ）は接続点ｐ１の電位を、図２（ｅ）はＭＯＳトランジスタ１０４に流れる電流をそれぞれ示している。
【００２２】
なお、図２（ａ）〜（ｅ）は、いずれもＶDDが保護回路１００に供給されていない場合の状態を示している。ＶDDが保護回路１００に供給されていない場合、ＭＯＳトランジスタ１０５はオフ状態であるものとする。
ＥＳＤパルスが外部端子１０３に入力されると、外部端子の電位は、本来図２（ａ）の破線で示した直線のように時間に比例して上昇する。しかし、図１に示した回路では、外部端子１０３に入ったＥＳＤパルスがＭＯＳトランジスタ１０４のドレインに加わる。このことにより、ドレインに電流が流れてドレインと図示しない基板間でブレークダウンが生じる。
【００２３】
ブレークダウンによる電流が大きくなると、ソースに電流が注入されてドレインに達し、ＭＯＳトランジスタ１０４がバイポーラ動作する。ＭＯＳトランジスタ１０４がバイポーラ動作に移行することを、本明細書ではスナップバック動作を開始するという。なお、スナップバック現象を利用してデバイスをＥＳＤから保護する技術は、公知のものであるから、これ以上の説明を省く。
【００２４】
ＭＯＳトランジスタ１０４のスナップバックにより、外部端子の電位は、図２（ａ）に実線で示したように一定の値以上になることがない。このため、本実施形態では、ＥＳＤパルスが内部回路１０１に流れることを防ぐことができる。なお、ＭＯＳトランジスタ１０５は、ＭＯＳトランジスタ１０４のスナップバックを起こりやすくするように動作する。動作の具体的な内容については、図２（ｅ）において後に説明する。
【００２５】
また、ＥＳＤパルスは、ダイオード１１１によって保護素子１０２に流される。このため、図２（ｂ）に示したように、ＶDDのノードの電位も一定の値以上になることがない。
また、ＥＳＤパルスは、保護素子１０２より下流のノードに流れる。このとき、接続点ｐ２の電位は、遅延回路１０６によって遅れて上昇する。図２（ｃ）に、接続点ｐ２の電位が、外部端子１０３やＶDDのノードの電位が上昇を開始するタイミングｔ１よりも遅いタイミングｔ２で上昇することを示す。
【００２６】
接続点ｐ２の電位の上昇により、ＭＯＳトランジスタ１０５のゲート端子ｇ２に電圧が印加されてＭＯＳトランジスタ１０５がオンされる。ただし、本実施形態では、前述したように、接続点ｐ２の電位がＶDDのノードの電位上昇よりも遅れて上昇する。このため、図２（ｄ）に示したように、接続点ｐ２の電位が上昇してＭＯＳトランジスタ１０５がオンされる以前に容量素子１０９に電荷が蓄積され、接続点ｐ１の電位が上昇する。接続点ｐ１の電位上昇により、ＭＯＳトランジスタ１０４のスナップバック現象が起こる。
【００２７】
ＭＯＳトランジスタ１０４はスナップバック動作に入り、図２（ｅ）に示したように、ＥＳＤパルスによって生じた電流がＭＯＳトランジスタ１０４を介してＧＮＤへ流れる。この結果、ＥＳＤパルスが内部回路１０１に入って内部回路１０１にダメージを与えることが回避することができる。
以上の動作により、本実施形態の遅延回路１０６は、ＭＯＳトランジスタ１０４がスナップバックを開始するタイミングに遅れてＭＯＳトランジタ１０５をオンさせるものといえる。
【００２８】
・ＶDDが保護回路に供給されている場合
ＶDDが保護回路１００に供給されている場合、ＭＯＳトランジスタ１０５はオン状態になっている。このため、接続点ｐ１の電位が上昇せず、ＭＯＳトランジスタ１０４のスナップバックが起こらない。したがって、内部回路１０１が入力すべき高速の信号（以降、高速パルスとも記す）の入力時には高速パルスがＭＯＳトランジスタ１０４によって損失することがなく、効率的に高い振幅の信号を内部回路１０１に入力させることができる。
【００２９】
また、ＶDDが保護回路１００に供給されている状態でＥＳＤパルスが入力されることがある。このとき、ＥＳＤパルスは、保護ダイオード１１１を通じてＶDDへ流れ、主に外部のインピーダンスの低い電源を通じて流れる。
なお、本実施形態は、以上説明した構成に限定されるものではない。例えば、上述した本実施形態では、保護素子１０２を設けているが、本実施形態の保護回路１００に保護素子１０２は必須の構成ではない。
【００３０】
ただし、通常の電源端子も外部端子となっているため、その保護として備えている事が多い。この場合でも、保護素子１０２までの距離が遠く、配線抵抗が大きい場合かりに抵抗値５オームとして説明すると、ＥＳＤパルスの電流値は一般的に１〜２Ａであり５Ｖ〜１０Ｖが保護素子１０２の保護電圧に加算された電圧がＰＡＤ１０３すなわち内部回路の入力端子に発生する事になるが、保護回路１００の場合は前記ＶＤＤが供給されていない場合の説明で分かるようにＰＡＤ１０３の電圧はＭＯＳトランジスタ１０４により制限されるため、内部回路１０１がダメージを受けることを確実に防ぐことができる。
【００３１】
（変形例）
・変形例１
（構成）
図３は、上記した実施形態の変形例を説明するための図である。なお、図３において、図１に示した構成と同様の構成については同様の符号を付して示し、構成の説明を一部略すものとする。
変形例１の保護回路は、図示したように、ＶDDの電源系統がＶDD１、ＶDD２の２系統ある点で図１に示した実施形態１と相違する。図３に示した例では、ＶDD１がアナログ電源、ＶDD２がデジタル電源であるものとする。また、図３に示した回路には、ＧＮＤを基準にＥＳＤパルスが印加される。
【００３２】
（動作）
図３に示した保護回路では、デジタル電源であるＶDD２が、保護回路に電力が供給されていない場合にＭＯＳトランジスタ１０５をオフ、保護回路に電力が供給されていない場合にＭＯＳトランジスタ１０５をオンさせる制御回路３０１を備えている。
このようにすれば、保護回路に電力が供給されていない場合には接続点ｐ１の電位が上昇し、ＭＯＳトランジスタ１０４がスナップバック動作を促してＥＳＤパルスをＧＮＤに流させる。また、保護回路に電力が供給されている場合には、接続点ｐ１の電位を一定の値のまま維持することができる。すなわち、図３に例示した保護回路では、制御回路３０１が、ＶDDにより電力が供給されていない場合、外部端子１０３から入力された電流をＧＮＤに流すようにＭＯＳトランジスタ１０５を制御すると共に、ＶDDにより電力が供給されている場合、外部端子１０３から入力された電流がＭＯＳトランジスタ１０５によってＧＮＤへ流れることを防ぐようにＭＯＳトランジスタ１０４を制御するトランジスタ制御回路として機能する。
【００３３】
・変形例２
（構成）
図４は、実施形態１の変形例２の保護回路を説明するための図である。図４に示した保護回路は、外部端子１０３ａ、１０３ｂから各々信号が差動入力され、内部回路１０１に差動出力する回路である。外部端子１０３ａ、１０３ｂの間には容量素子４０２ａ、４０２ｂが直列に接続されていて、容量素子４０２ａと４０２ｂとの接続ノード上の点ｐ３（以降、接続点ｐ３と記す）にはＭＯＳトランジスタ４０１ａ、４０１ｂのゲート端子ｇ３、ｇ４が接続されている。
接続点ｐ３には、さらに、抵抗素子４０３とＭＯＳトランジスタ４０４とが並列に接続されている。ＭＯＳトランジスタ４０４のゲート端子ｇ５は電源ＶDDに接続されていて、ＶDDから電力が供給されていない場合にＭＯＳトランジスタ４０４はオフし、電力が供給されている場合にＭＯＳトランジスタ４０４はオンされる。
【００３４】
（動作）
図４に示した構成では、外部端子１０３ａ、１０３ｂから互いに位相が１８０度異なる高速パルスが入力された場合、容量素子４０２ａによって生じる接続点ｐ３の電位の変化と容量素子４０２ｂによって生じる接続点ｐ３の電位の変化とが打ち消しあう。このため、接続点ｐ３の電位が殆ど上昇することなく、ＭＯＳトランジスタ４０１ａ、４０１ｂのゲート電位も上昇することがない。
一方、ＥＳＤパルスについては、外部端子１０３ａ、１０３ｂから同時に１８０度位相がずれた状態で入力されることは考えにくい。このため、ＥＳＤパルスの入力時には、接続点ｐ３の電位が上昇し、ＭＯＳトランジスタ４０１ａ、４０１ｂのスナップバックが起こりやすくなる。
【００３５】
さらに、図４に示した回路では、前記したように、接続点ｐ３にＭＯＳトランジスタ４０４が接続されていて、ＭＯＳトランジスタ４０４がオン状態のとき接続点ｐ３とＧＮＤとが同電位になる。ＭＯＳトランジスタ４０４のゲート端子ｇ５はＶDDと接続されている。このため、保護回路に電力が供給されている場合、ＭＯＳトランジスタ４０４はオン状態になり、接続点ｐ３の電位の上昇を確実に防ぐことができる。
また、図４に示した回路では、保護回路に電力が供給されていない場合、ＭＯＳトランジスタ４０４はオフ状態になる。このため、ＥＳＤパルスの入力時には接続点ｐ３の電位が上昇し、ＭＯＳトランジスタ４０１ａ、４０１ｂをスナップバックさせて内部回路１０１を保護することができる。
【産業上の利用可能性】
【００３６】
以上述べた本発明の保護回路は、アナログの交流信号を入力して処理する内部回路を保護する保護回路であれば、どのような構成に対しても適用することができる。特に、試験工程等において静電気放電が入力され得る半導体デバイスに好適である。
【符号の説明】
【００３７】
１００  保護回路
１０１  内部回路
１０２  保護素子
１０３、１０３ａ、１０３ｂ  外部端子
１０４、１０５、４０１ａ、４０１ｂ、４０４  ＭＯＳトランジスタ
１０６  遅延回路
１０７  抵抗素子
１０８、１０９  容量素子
１１０  抵抗素子
１１１  ダイオード
３０１  制御回路
４０２ａ  容量素子
４０２ｂ  容量素子
４０３  抵抗素子
【図１】
2011040520.tif 000003
【図２】
2011040520.tif 000004
【図３】
2011040520.tif 000005
【図４】
2011040520.tif 000006
【図５】
2011040520.tif 000007
【図６】
2011040520.tif 000008